(57)【特許請求の範囲】
【請求項１】
同じ極性の電界効果トランジスタを用いて製造され、同一段がカスケード接続された複数の段を含むシフトレジスタであって、偶数列の前記段はクロック信号（Ｃｋ２）を受信し、奇数列の前記段は相補クロック信号（Ｃｋ１）を受信し、前記複数の段はライン選択フェーズ中に出力ノードにクロックパルスを次々に送信するように順序付けられる、シフトレジスタであって、各段（Ｅｎ）は、
−そのゲートが内部ノード（Ｐｎ）に接続され、そのソースが段の出力ノード（Ｓｎ）を形成し、そのドレインが前記段のクロック信号（Ｃｋ２）を受信する出力トランジスタであって、そのゲートとそのソース間に接続されたキャパシタ（Ｃ２）を含むトランジスタ（Ｔ３）、
−前記ライン選択フェーズ中に前記出力トランジスタ（Ｔ３）がオンするように、前記ライン選択フェーズ（Δｔｎ）に先行するプリチャージフェーズ（Δｔｎ−１）中に前記内部ノードをプリチャージ電圧にすることができる、前記内部ノード（Ｐｎ）に接続された第１の制御トランジスタ（Ｔ１）、
−前記ライン選択フェーズに続く非選択フェーズ中に、前記内部ノードを出力トランジスタ遮断電圧にすることができる、前記内部ノード（Ｐｎ）に接続された第２の制御トランジスタ（Ｔ２）、
−前記内部ノード（Ｐｎ）に接続されたキャパシタＣ１であって、前記出力トランジスタの前記ドレインｄ３に印加される前記クロック信号の相補クロック信号により制御されるキャパシタＣ１、を含み、
各段は、前記出力トランジスタと同じ技術かつ同じ極性の付加トランジスタ（Ｔ５）であって、そのドレイン（ｄ５）が前記内部ノード（Ｐｎ）に接続され、そのソースが少なくとも前記プリチャージフェーズ中に出力トランジスタ遮断電圧にバイアスされ、その機能が前記段のプリチャージフェーズおよび／または選択フェーズ中に前記出力トランジスタ（Ｔ３）の導通性能特性に基づいて前記内部ノード（Ｐｎ）に電圧を調節することである付加トランジスタ（Ｔ５）を含むことを特徴とするシフトレジスタ。
【請求項２】
前記付加トランジスタ（Ｔ５）はゲートとドレインが連結されたダイオードとして搭載されることを特徴とする請求項１に記載のレジスタ。
【請求項３】
前記付加トランジスタ（Ｔ５）の前記ソースは前記出力トランジスタ（Ｔ３）の前記ドレイン（ｄ３）または前記ソース（ｓ３）に接続されることを特徴とする請求項２に記載のレジスタ。
【請求項４】
前記付加トランジスタ（Ｔ５）は、そのゲートが前記第１のトランジスタ（Ｔ１）の前記ゲートに連結されることを特徴とする請求項１に記載のシフトレジスタ。
【請求項５】
前記付加トランジスタ（Ｔ５）の前記ソース（ｓ５）は前記第２のトランジスタ（Ｔ２）の前記ソースに接続されることを特徴とする請求項２または４に記載のレジスタ。
【請求項６】
前記付加トランジスタ（Ｔ５）の前記ソース（ｓ５）は前記クロック信号の低レベルに対応する電圧（Ｖｇｏｆｆ）にバイアスされることを特徴とする請求項２または４に記載のレジスタ。
【請求項７】
前記第１のトランジスタ（Ｔ１）はそのゲートがそのドレインに連結されるダイオードとして搭載され、そのソース（ｓ１）は前記内部ノード（Ｐｎ）に接続され、そのゲート（ｇ１）は、前記プリチャージフェーズ中は前記クロック信号のパルスの高レベル（Ｖｇｏｎ）でありそれ以外は低レベルである制御信号を受信することを特徴とする請求項１〜６のいずれか一項に記載のシフトレジスタ。
【請求項８】
前記第１のトランジスタの前記ゲート（ｇ１）は、前記プリチャージフェーズ中は前記クロック信号のパルスの高レベル（Ｖｇｏｎ）でありそれ以外は低レベルである制御信号を受信し、そのドレイン（ｄ１）は前記高レベル（Ｖｇｏｎ）に対応する一定電圧を受信し、そのソースは内部ノード（Ｐｎ）に接続されることを特徴とする請求項１〜６のいずれか一項に記載のシフトレジスタ。
【請求項９】
マトリクス選択ラインを駆動するための請求項１〜８のいずれか一項に記載のシフトレジスタを含むアクティブマトリクスフラットスクリーン。
【請求項１０】
前記レジスタのトランジスタと前記アクティブマトリクスのトランジスタは１つの同じ基板上に同じ技術を用いて製造される、請求項９に記載のアクティブマトリクスフラットスクリーン。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶またはＯＬＥＤ（ｏｒｇａｎｉｃ  ｌｉｇｈｔ−ｅｍｉｔｔｉｎｇ  ｄｉｏｄｅ：有機発光ダイオード）スクリーン等のフラットスクリーンのアクティブマトリクスの選択ラインを制御するのに特に好適な、最適化された電界効果トランジスタシフトレジスタに関する。
【背景技術】
【０００２】
アクティブマトリクスフラットスクリーンでは、各画像ドットはスイッチングトランジスタによりアドレス指定される。したがってマトリクスの各選択ラインは画像ドットの行のスイッチングトランジスタのゲートに接続される。このためこれらのラインは大いに容量性である。各ビデオフレーム上で、これらのラインはそれぞれ、フレーム期間の一部に対応するライン選択時間の間、スクリーンのラインの走査方向に１つずつ順に選択され、これによりビデオ電圧を行の画像ドットに印加できるようにする。
【０００３】
したがってラインの選択は、対応ライン選択時間中の画像ドットの対応行のスイッチングトランジスタのオン（ｐａｓｓｉｎｇ）状態を制御する所定の電圧レベルの印加に対応する。ライン選択時間以外では、ラインはアクティブマトリクスのスイッチングトランジスタを遮断状態に保持することができる電圧レベルに保持される。ＶｇｏｎとＶｇｏｆｆは通常、これらのトランジスタをオンさせるためにラインに印加される電圧レベル（Ｖｇｏｎ）および遮断させるためにラインに印加される電圧レベル（Ｖｇｏｆｆ）を示すために使用される。これらのレベルは特徴的ビデオ電圧に基づいて決定される。
【０００４】
選択ラインは通常、１つまたは複数のシフトレジスタを直列に含む回路により制御され、それぞれ複数の縦続段を有し、各段は、ラインの選択順序付けに従って、出力のレベルＶｇｏｎとＶｇｏｆｆをマトリクスの対応ラインに切り替えることができる。
【０００５】
フラットスクリーンの分野では、アクティブマトリクス内のスイッチングトランジスタ（画素に電圧を印加できるようにする）とこのマトリクスの選択ラインの制御回路のシフトレジスタのトランジスタとの両方に薄膜電界効果トランジスタ（ＴＦＴ）を使用することは周知のことである。
【０００６】
このような回路の設計者が遭遇する１つの周知の問題は、薄膜トランジスタの閾値電圧のドリフトをいかに管理するかである。このドリフトは、特には温度条件、また印加される電圧レベル、そしてこれらのトランジスタにより導通される電流レベルに依存する。このドリフトはこれらトランジスタの寿命を左右する。
【０００７】
また、アクティブマトリクスと制御回路とを１つの同じ基板上に集積することが有利である。しかしながらこの集積化は、特にマトリクスが多数の画素を含む場合に制御回路がスペースをほとんどとらないことを前提とする。
【０００８】
ライン制御回路はこれらの様々な要求を満たすように設計されてきた。特に、欧州特許出願公開第０８１５  ５６２号明細書では、少数の同じ極性の電界効果トランジスタを有し小さなフットプリントのシフトレジスタ構造を開示する。この構造は、トランジスタの低いデューティサイクルをもたらし、また、それらトランジスタに印加される電圧レベルを制限するように設計される。特に、段がアクティブでない場合はそのトランジスタは零ボルト以下のゲートソース電圧を有する。これらのトランジスタ制御条件により、トランジスタの寿命を向上させることができる。
【０００９】
より具体的には、この構造は、そのゲートとソース間に接続された「ブートストラップ」キャパシタに関連する出力の容量性ラインを充電するのに十分な電流を導通することができる出力トランジスタを各段において利用することに基づく。出力トランジスタのドレインはクロック信号を受信し、そのソースはアクティブマトリクスのライン上の出力ノードを形成し、そのゲートはプリチャージトランジスタのバイアスにより制御され、これによりゲートを、ライン選択フェーズ中の入力時に出力トランジスタのオン状態を制御できるようにするプリチャージ電位にする。選択フェーズでは、出力トランジスタのゲートはブートストラップキャパシタ（ライン選択フェーズにわたってトランジスタをオン状態に保持する）を介しそのソース電位に従う。ゲートプリチャージ電位は、出力トランジスタがそのドレインに印加されたクロック信号のパルスを、出力ノードを形成するそのソースに転送するのに十分なレベルの出力電流を導通するように決定される。出力トランジスタのゲートはまた、出力トランジスタのゲートを、トランジスタを遮断できるようにする電圧レベルにするために、ライン選択フェーズ後に活性化される放電トランジスタにより制御される。
【００１０】
しかしながら、この構造は、出力に印加されるレベルＶｇｏｎとＶｇｏｆｆに関し最適化される少数のトランジスタ（低いデューティサイクルと低い電圧レベルで制御される）だけを必要とするという点で有利であるが、その寿命を制限する出力トランジスタの閾値電圧のドリフトに対する感度を示す。
【００１１】
実際には、選択フェーズでは、ゲート電位はゲートとソース間に接続されたキャパシタからのブートストラップ効果によりソース電位とともに増加することが分かっている。選択フェーズにおける入力のゲートのプリチャージ電位を示すためにＶ１を用いると、ゲート電位は出力ノードの電圧Ｖｇｏｎに比例した量Ｖａだけ増加する。したがって各ライン選択フェーズ中に出力トランジスタが見るゲートソース電圧Ｖｇｓはトランジスタの閾値電圧より大きい。時間とともに、ゲートソース電圧Ｖｇｓは１０ボルト程度に達し得る閾値電圧のドリフトを誘起する。このドリフトのために、ゲート上のプリチャージ電圧レベルＶ１が出力トランジスタをオンさせる（あるいは、出力ノードまたはラインのキャパシタを充電するためには少なくとも十分に導電性にする）にはもはや十分でない時が来る。この瞬間がシフトレジスタの寿命の最後を示す。
【００１２】
また、共に集積化されるアクティブマトリクスの寿命を踏まえた制御回路に望まれる寿命に依存するが、ラインのキャパシタを単に充電する出力トランジスタの寿命の最初に必要かつ十分となるであろうプリチャージ電圧レベルより大きなプリチャージ電圧レベルＶ１を規定する必要がある。
【００１３】
実際には、プリチャージトランジスタにより印加されるプリチャージ電圧レベルＶ１は、関連ライン選択時間中にプリチャージ段の出力ノードにより供給されるレベルＶｇｏｎからプリチャージトランジスタの閾値電圧を引いたものに等しい。したがって、出力トランジスタの閾値電圧の経時ドリフトを考慮するために、求める寿命に従って過大評価されなければならないのはレベルＶｇｏｎである。
【００１４】
例えば、寿命の最初にその閾値電圧が１または２ボルト程度であるトランジスタは、約１３ボルトだけ閾値電圧がドリフトする可能性がある。この場合、２０ボルト程度の電圧Ｖｇｏｎを選択することができるが、寿命の最初は７ボルト程度の電圧Ｖｇｏｎで十分であったであろう。これは、寿命の最初に出力トランジスタが極めて導電的であることを意味する。過度の出力電流は、出力トランジスタの閾値電圧がドリフトする速度を加速する傾向がある。従ってその寿命は減少される。
【００１５】
したがって対象アプリケーションまたは製品毎に、このようなレジスタの設計は次の３つの判定基準を考慮しなければならない。
−出力ラインを充電するために制御トランジスタが供給できなければならない最少電流レベル。これは、特に関係スクリーンのタイプ、具体的には１ライン当たりの画像ドット数および使用技術に依存する。この最少電流レベルはトランジスタの寿命（製品（すなわちスクリーン）が最初に作動された時に始まり、トランジスタの寿命の最後は、出力トランジスタがもはやこの最少電流を供給することができなくなる瞬間により示される）の最後を規定する。
−出力トランジスタの閾値電圧のドリフトの速度（そのゲートに印加される電圧レベルの関数である）とその技術。
−制御回路に印加することができる最大レベルＶｇｏｎ（関係するスクリーン制御装置の関数である）。
【発明の概要】
【発明が解決しようとする課題】
【００１６】
本発明の目的はシフトレジスタの寿命を向上させることである。
【課題を解決するための手段】
【００１７】
本発明が基づく１つの考えは、出力トランジスタのゲートのプリチャージ電圧レベルが寿命の最後よりも寿命の最初にそれほど高くならないように、そのゲートのプリチャージ電圧レベルをその導通レベル（すなわちその閾値電圧）に適合させることにより、出力トランジスタの制御を改善することである。その結果、ライン選択フェーズにおいて、出力トランジスタのゲートソース電圧は、寿命の最後よりも寿命の最初に、より低くなり出力トランジスタの正しい導通レベルに適合される。
【００１８】
本発明により提供される技術的解決法は、各出力トランジスタに対し、プリチャージ電圧のレベルをその閾値電圧に適合させるために、同じ技術の、同時に製造されるトランジスタであってその閾値電圧が時間とともに少なくとも出力トランジスタ自身と同じくらい速くドリフトするトランジスタ、を利用することにある。
【００１９】
このため、特許請求されるように、本発明は、同じ極性の電界効果トランジスタを用いて製造され、同一段がカスケード接続された複数の段を含むシフトレジスタであって、偶数列の段はクロック信号を受信し、奇数列の段は相補クロック信号を受信し、複数の段はライン選択フェーズ中に出力ノードにクロックパルスを次々に送信するように順序付けられる、シフトレジスタに関する。各段は、
−そのゲートが内部ノードに接続され、そのソースが段の出力ノードを形成し、そのドレインが段のクロック信号を受信する出力トランジスタであって、そのゲートとそのソース間に接続されたキャパシタを含むトランジスタ、
−ライン選択フェーズ中に出力トランジスタがオンするように、ライン選択フェーズに先行するプリチャージフェーズ中に内部ノードをプリチャージ電圧にすることができる、内部ノードに接続された第１の制御トランジスタ、
−ライン選択フェーズに続く非選択フェーズ中に、内部ノードを出力トランジスタ遮断電圧にすることができる、内部ノードに接続された第２の制御トランジスタ、
−内部ノード（Ｐｎ）に接続されたキャパシタＣ１であって、出力トランジスタのドレインｄ３に印加されるクロック信号の相補クロック信号により制御されるキャパシタＣ１、を含み、各段は、同じ技術のかつ出力トランジスタと同じ極性の付加トランジスタであって、そのドレインが内部ノードに接続され、そのソースが少なくともプリチャージフェーズ中に出力トランジスタ遮断電圧にバイアスされ、その機能が段のプリチャージおよび／または選択フェーズ中に出力トランジスタの導通性能にしたがって内部ノードに電圧を調節することである、付加トランジスタを含むことを特徴とする。
【００２０】
プリチャージ電圧の、得られる出力トランジスタの導通レベルへの最適化は、寿命の最初から最後までの使用期間にわたって適用される。回路が使用されるにつれて、付加トランジスタはますますアクティブでなくなり、プリチャージ電圧を制限する。この最適化はまた使用温度に適用されることが示される。
【００２１】
本発明はアクティブマトリクスフラットスクリーンに適用される。特に、本発明は、マトリクスと選択ラインの制御回路との両方の１つの同じ基板上（そして同じトランジスタ技術）での集積化を可能にする。
【００２２】
本発明の他の利点および特徴については、非限定的例として提供される本発明の実施形態の例示的添付図面を参照し、以下の明細書に詳述される。
【図面の簡単な説明】
【００２３】
【図１】アクティブマトリクスのライン制御シフトレジスタの概略図である。
【図２ａ】本発明を適用することができる最先端技術によるシフトレジスタの段の構成の詳細である。
【図２ｂ】このようなレジスタの動作を示す信号のタイミング図である。
【図３】本発明によるこのようなシフトレジスタの段の第１の実施形態を示す。
【図４】最先端技術と本発明による、寿命の最初と寿命の最後における段の出力トランジスタのゲートノードの電圧の様々な曲線を示す。
【図５】本発明の第２の実施形態を示す。
【図６】本実施形態の変形を示す。
【図７】本発明の第３の実施形態を示す。
【図８】図３、５、６に示す本発明の様々な実施形態に適用可能な改良型制御を示す。
【図９】集積化制御回路を有するアクティブマトリクス基板を図式的に示す。
【発明を実施するための形態】
【００２４】
本発明は一般的には、同じ極性の電界効果トランジスタを使用して製造されるシフトレジスタに適用される。本発明について、限定しないが例えばフラットスクリーンのアクティブマトリクス選択ラインの制御に特に有利なアモルファスシリコンに基づき薄膜トランジスタＴＦＴを用いるレジスタとの関連で、さらに具体的に説明する。
【００２５】
周知のようにそして図１に示すように、シフトレジスタはＮ個の同一のカスケード接続された段Ｅ１〜ＥＮを含む。奇数列Ｅ１，Ｅｎ−１，Ｅｎ＋１，．．．，ＥＮはクロック信号Ｃｋ１を受信する。偶数列Ｅ２，．．．，Ｅｎの段は相補クロック信号Ｃｋ２を受信する。これらのクロック信号の高レベル、低レベルはレベルＶｇｏｎ、Ｖｇｏｆｆである。これらは図２ｂに示される。
【００２６】
第１番目の段Ｅ１は、表示すべき各新しいビデオフレームＦのクロックパルスを送信するライン走査（垂直走査）信号ＩＮを受信する。この信号ＩＮのパルスは第１番目の段Ｅ１の出力Ｓ１に「伝播」され、次に段Ｅ１，Ｅ２，．．．，Ｅｎ，．．．，ＥＮの出力上のラインからラインへ「伝播」され、したがってラインＲ（１）〜Ｒ（Ｎ）は、フレームＦ毎に１回、対応するライン選択フェーズΔｔ１，Δｔ２，．．．，Δｔｎ，．．．，ΔｔＮにおいて次々に選択される。
【００２７】
このようなシフトレジスタの段Ｅｎの基本構成は、上記欧州特許出願公開第０８１５  ５６２号明細書に開示されるように以下のものを含む（図２ａ）。
−そのゲートｇ３が内部ノードＰｎに接続され、そのソースｓ３が段の出力ノードＳｎを形成し、そのドレインｄ３が段のクロック信号（本例ではＣｋ２）を受信する出力トランジスタＴ３であって、そのゲートとそのソース間に接続された「ブートストラップ」キャパシタＣ２を含む、出力トランジスタＴ３。
−内部ノードＰｎにそのソースにより接続される第１の制御トランジスタＴ１であって、ライン選択フェーズに先行するプリチャージフェーズ（またはライン時間）中にこの内部ノードをプリチャージ電圧Ｖ１（ライン選択フェーズ中に出力トランジスタがオンするような電圧）にすることができる制御トランジスタＴ１。
−内部ノードに接続された第２の制御トランジスタＴ２であって、ライン選択フェーズに続くフェーズ中に内部ノードを出力トランジスタＴ３の遮断電圧ＶＢにすることができる制御トランジスタＴ２。この出力トランジスタ遮断電圧は実際には、出力トランジスタにおける漏れ電流がラインキャパシタを充電することができない程度に十分に低いゲート電圧レベルを維持するように定義される。したがって、この遮断電圧は通常、出力トランジスタのソース電圧（Ｖｇｏｆｆ）にその閾値電圧を加えた電圧以下となるように選択されなければならない。例えば、Ｖｇｏｆｆに等しいＶＢを選択することが可能である。その最適レベルは通常、トランジスタの導通閾値に依存する。
【００２８】
トランジスタＴ１、Ｔ２は（それらのゲートにより）、第１のＴ１は、前段Ｅｎ−１の出力ノードＳｎ−１により供給される信号によりあるいは第１番目の段Ｅ１のトランジスタＴ１の場合はライン走査信号ＩＮにより、第２のＴ２は、次段Ｅｎ＋１の出力ノードＳｎ＋１により供給される信号によりあるいは最終段ＥＮのトランジスタＴ１の場合には最終ライン掃引信号Ｒ＿ｌａｓｔにより制御されると有利である。
【００２９】
本例では、トランジスタＴ１のゲートｇ１とドレインｄ１は出力ノードＳｎ−１に共通に接続される。トランジスタＴ２は、出力ノードＳｎ＋１に接続されたゲート、内部ノードＰｎに接続されたドレインｄ２、およびＶＢで表される遮断電圧に接続されたソースを有する。
【００３０】
最適動作を得るために、別のトランジスタＴ４もまた一般的には設けられ、出力ノードＳｎに接続され、そのソースはマトリクスのスイッチングトランジスタの遮断電圧（すなわちＶｇｏｆｆ）に接続される。そのゲートは次段Ｒ（ｎ＋１）の出力ノードＳｎ＋１に接続される。その機能は、出力ノードＳｎをＶｇｏｆｆに引っ張ることによりライン選択フェーズの最後の出力ノードＳｎの放電を容易にすることである。遮断電圧ＶＢとＶｇｏｆｆは、必ずしも等しくなく、特に絶縁目的のために別の電源バスによりもたらされてもよいことに留意すべきである。
【００３１】
この構造では、ドレインｄ３に印加されるクロック信号の切り換えの間に出力トランジスタＴ３の擬似ゲートドレインキャパシタンスの影響を補正する手段を設けることが知られている。本発明では、キャパシタＣ１はこの機能のために使用され、内部ノードＰｎに接続され、出力トランジスタのドレインｄ３に印加されるクロック信号の相補クロック信号（すなわち、本例ではＣｋ１）により制御される。
【００３２】
２００５年１月１３日公開の米国特許出願公開第２００５／０００８１１４Ａ１号明細書では、この相殺機能がトランジスタ（Ｑ５、図３）により処理されるシフトレジスタを開示し、そのゲートは出力トランジスタのドレインを駆動するのと同じクロックにより高周波数で制御される。したがって、各表示フレームに関し、この補償トランジスタは１つおきのライン毎に活性化されるがその寿命への影響無しには活性化されない。さらに、このトランジスタの寸法決めは、「ブートストラップ」効果型の遮蔽効果（ｓｃｒｅｅｎｉｎｇ  ｅｆｆｅｃｔ）を内部ノードＰｎに与えることを避けるために精密に検討されなければならない。
【００３３】
１つの段からの次の段へ、クロック信号Ｃｋ１とＣｋ２の役割は交換される。例えば、段Ｅｎ−１とＥｎ＋１では、トランジスタＴ３は信号Ｃｋ１を受信し、キャパシタＣ１はクロック信号Ｃｋ２を受信する（図示せず）。
【００３４】
レジスタのこのような段Ｅｎの動作について以下に簡潔に説明する。
【００３５】
図２ｂは関連する様々な信号を示すタイミング図である。クロック信号Ｃｋ１とＣｋ２は相補的すなわち反対位相にある。クロックパルスの高レベルのＶｇｏｎは、アクティブマトリクスのスイッチングトランジスタが画素電極に印加されるビデオ電圧レベルを無損失に充電することができ、かつ寿命の最後にシフトレジスタの段の出力トランジスタＴ３のオンしかつ十分に導電的な状態に切り換えできるように、定義される。例えば、Ｖｇｏｎ＝２０ボルトである。パルスの低レベルＶｇｏｆｆはこれらのスイッチングトランジスタを遮断できるように定義され、例えばＶｇｏｆｆ＝−７ボルトである。
【００３６】
ラインＲ（ｎ−１）の選択フェーズΔｔｎ−１は時刻ｔｎ−１で始まり時刻ｔｎに終了し、ラインＲ（ｎ）の選択フェーズΔｔｎは時刻ｔｎ＋１で始まり時刻ｔｎ＋１に終了し、等々である。
【００３７】
ラインＲ（ｎ−１）の選択フェーズΔｔｎ−１中に、ｔｎ−１とｔｎ間、クロック信号Ｃｋ１とＣｋ２はそれぞれハイ状態Ｖｇｏｎとロー状態Ｖｇｏｆｆにある。出力ノードＳｎ−１は高レベルＶｇｏｎであり、段ＥｎのトランジスタＴ１はオンしており、ゲートｇ３の制御ノードＰｎをプリチャージ電圧レベルＶ１＝Ｖｇｏｎ−ＶｔＴ１まで充電する。ここでＶｔＴ１はトランジスタＴ１の閾値電圧である。
【００３８】
時刻ｔｎに、クロック信号Ｃｋ１とＣｋ２の状態は反転され，Ｃｋ１はロー状態Ｖｇｏｆｆに遷移し、Ｃｋ２はレベルＶｇｏｎに遷移する。出力ノードＳｎ−１はＶｇｏｆｆに遷移し、段ＥｎのトランジスタＴ１を遮断する。
【００３９】
内部ノードＰｎはプリチャージ電圧レベルＶ１＝Ｖｇｏｎ−ＶｔＴ１に充電されたので、トランジスタＴ３はオンしている。Ｃｋ２はハイ状態Ｖｇｏｎにあるので、ソースｓ３はそれに追随し、キャパシタＣ２のおかげでトランジスタＴ３のゲートｇ３（フローティング状態にある）を持ち上げる。このとき、トランジスタＴ３はライン時間Δｔｎの期間を通して大いに導電的であり、出力ノードＳｎは時刻ｔｎ＋１の降下までクロック信号Ｃｋ２に完全に追随する。この時点で、次のラインの出力ノードＳｎ＋１は上昇し、段ＥｎのトランジスタＴ２とＴ４をオンにし、内部ノードＰｎと出力ノードＳｎは遮断電圧ＶＢとＶｇｏｆｆにそれぞれ引っ張られる。キャパシタＣ２は放電される。ラインＲ（ｎ）は非選択状態にされる。
【００４０】
Ｃｋ１が再びＶｇｏｎに上昇しＣｋ２がＶｇｏｆｆまで低下すると、このシーケンスは、ｎ−１をｎで置換し、ｎをｎ＋１で置換し、Ｃｋ１をＣｋ２にＣｋ２をＣｋ１に置換して次の段Ｅｎ＋１で繰り返される。
【００４１】
マトリクスのライン走査シーケンスは、走査制御信号ＩＮの活性化で始まり、第１番目の段の内部ノードＰ１をプリチャージする。信号Ｒ＿ｌａｓｔは、最終段の内部ノードＰＮと出力ノードＳＮを放電するために使用され、関連ラインＲ（Ｎ）の選択フェーズの終了とビデオフレームの終了を示す。ライン走査は次のビデオフレームの第１番目のライン上で再び始まる。
【００４２】
本発明によれば、同じ技術および同じ極性のトランジスタＴ５が各段で使用され、出力トランジスタＴ３と同じ製造工程中に製造され、したがって、トランジスタＴ５は、関係段のプリチャージおよび／または選択フェーズ中に、この出力トランジスタのゲート電圧をその導通性能特性に適合させるために、寿命の最初のこの出力トランジスタとほぼ同じ閾値電圧（技術的な偏差は別として）を有する。
【００４３】
したがって、本発明によると、シフトレジスタの各段Ｅｎは出力トランジスタＴ３と同じ技術の同じ極性の付加トランジスタ（Ｔ５で示す）を含む。この付加トランジスタのドレインｄ５は内部ノードＰｎに接続され、そのソースｓ５は少なくともプリチャージフェーズにおいて出力トランジスタＴ３の遮断電圧に接続される。この付加トランジスタの機能は、関係する段のプリチャージおよび／または選択フェーズ中に、出力トランジスタＴ３の導通性能特性に基づいて出力トランジスタＴ３のゲートに接続された内部ノードＰｎに対する電圧を調節することである。
【００４４】
この機能は、特にこの付加トランジスタのゲートとソースの接続部の様々な変形を有する様々な実施形態により得られる。これらすべての実施形態では、トランジスタＴ５の接続部は、その閾値電圧が少なくとも出力トランジスタと同じくらい速くドリフトするように分極条件（プリチャージ電圧を出力トランジスタの導通条件に適合させるために使用される）を提供する。
【００４５】
図３には第１の実施形態を示す。この実施形態では、そして上に示したように、付加トランジスタＴ５のドレインｄ５は内部ノードＰｎに接続され、ソースｓ５は出力トランジスタＴ３のソースｓ３に連結される。トランジスタＴ５のゲートｇ５は（ノードＰｎにおいて）トランジスタＴ３のゲートｇ３に連結される。
【００４６】
これらの条件では、トランジスタＴ５はフレーム期間を通して出力トランジスタＴ３と同じゲートソース電圧により分極され、その閾値電圧は出力トランジスタＴ３のものと同様にドリフトする。
【００４７】
したがって、トランジスタＴ５の閾値電圧に基づいてプリチャージ電圧レベルを適合させることは、トランジスタＴ３の閾値電圧に基づいてプリチャージ電圧のレベルを適合させることと等価であり、トランジスタＴ５は、プリチャージ電圧のレベルを適合させるために出力トランジスタＴ３の閾値電圧の変動の尺度として使用される。換言すれば、トランジスタＴ３がより浅く導通することができればできるほど、トランジスタＴ３の導通を維持できるようにトランジスタＴ５はより浅く導通しゲートをより少し放電する。
【００４８】
したがって、その詳細を示すと、図２ｂと図３を参照し動作は次の通りとなる。
【００４９】
寿命の最初では、トランジスタＴ３とＴ５の閾値電圧は技術に固有の定格値であり、例えば、１または２ボルトである。
【００５０】
段ＥｎのプリチャージフェーズΔｔｎ−１中に、時刻ｔｎ−１とｔｎ間、ＶｇｏｎはトランジスタＴ１のドレインｄ１（ノードＳｎ−１）に印加され、ＶｇｏｆｆはトランジスタＴ５のソース（ノードＳｎ）に印加される。トランジスタＴ１は導通し始め、ノードＰｎの電圧を上昇させる。
【００５１】
寿命の最初では、トランジスタＴ５は、ノードＰｎの電圧がその閾値電圧を越えるやいなや急速に導通し始めることになる。トランジスタＴ５はノードＰｎが上昇するにつれてますます導電的になる。したがって、トランジスタＴ５により引き出される電流はノードＰｎの上昇を減速する傾向がある。したがって、直列に導通するＴ１とＴ５は、ＶｇｏｎとＶｇｏｆｆ間でノードＰｎにおける分割ブリッジを形成する。この分割ブリッジは、時刻ｔｎにおいてノードＰｎの電圧上昇を値Ｖ１に制限する。これはつぎのように表すことができる。
Ｖ（Ｐｎ）（ｔｎ）＝Ｖ１’＝（Ｒ５／（Ｒ５＋Ｒ１））×（Ｖｇｏｎ−ＶｔＴ１−Ｖｇｏｆｆ）
ここでＲ１とＲ５はＴ１とＴ５のそれぞれのインピーダンスである。
【００５２】
トランジスタＴ５が無いと、時刻ｔｎのノードＰｎのプリチャージ電圧は、Ｖ（Ｐｎ）（ｔｎ）＝Ｖ１＝Ｖｇｏｎ−ＶｔＴ１となるであろう。
【００５３】
寿命の最初のトランジスタＴ５の有り無しのノードＰｎの２つのプリチャージ曲線ＶＡ（Ｐｎ）（ｔ）を図４に示す。Ｔ５無しでは、ノードＰｎはＶ１まで上昇する。Ｔ５有りでは、ノードＰｎの上昇はＶ１’<Ｖ１に制限される。この電位Ｖ１’は、トランジスタＴ３をオンさせるには十分であり、かつｔｎとｔｎ＋１間の、ラインＲ（ｎ）の次の選択フェーズΔｔｎ中、そのドレインに印加されるクロック信号のレベルＶｇｏｎをそのソースに伝えるには十分であるが過度とならない程度にトランジスタＴ３を導電的にする。この選択フェーズでは、ノードＰｎの電圧はトランジスタＴ３のソースｓ３と共に量Ｖａだけ上昇する（キャパシタＣ２の影響）が、この量は両方（Ｔ５が有る、Ｔ５が無い）の場合、ほぼ同じである。
【００５４】
ｔｎとｔｎ＋１間の選択の場合、ダイオードとして搭載されたトランジスタＴ５が導通し続け、したがってノードＰｎを放電してストレスを制限し続ける。
【００５５】
寿命の最後には、少なくとも出力トランジスタと同じくらいドリフトしているであろうトランジスタＴ５の閾値電圧ははるかに高い。例えば、トランジスタＴ５の閾値電圧は１０ボルトだけドリフトする。このため、トランジスタＴ５はＴ１のそれと比べ高い直列インピーダンスを有する。このトランジスタＴ５の高い直列インピーダンスは、プリチャージフェーズにおいて、電圧Ｖ１’と本発明のトランジスタＴ５無しで得られていたであろう電圧Ｖ１との差を低減する効果を有する。換言すれば、寿命の最後では、プリチャージ曲線Ｖ（Ｐｎ）（ｔ）はトランジスタＴ５有りまたはトランジスタＴ５無しでほぼ同じであり、図４に示すようにＶ１’＝Ｖ１である。ノードＰｎの電圧は上記低減効果を抑制することなく上昇することができるようになる。これらの条件では、時刻ｔｎで、Ｖ（Ｐｎ）（ｔｎ）＝Ｖ１＝Ｖｇｏｎ−Ｖｇｏｆｆ。
【００５６】
実際には、トランジスタＴ５の寸法は、寿命の最後の内部ノードＰｎの充電にもはや影響を与えないように、決定される。
【００５７】
本発明によるトランジスタＴ５により、トランジスタＴ５の無い同じ回路と比べ、一定のＶｇｏｎでもってより長い寿命を有する回路を得ることができる。
【００５８】
トランジスタＴ５により、温度条件に対する出力トランジスタＴ３の制御を最適化することもできる。
【００５９】
実際には、高温では、トランジスタの移動度はより大きく、閾値電圧は低温の閾値電圧より低い。したがって高温では、内部ノードＰｎの放電はさらに効果的となり、トランジスタＴ５の移動度は大きくなり、プリチャージの終了時のノードＰｎの電圧は低くなり、したがって内部ノードＰｎの放電は出力トランジスタの閾値電圧に完全に適する。
【００６０】
低温では、移動度は低減され、閾値電圧は増加する。移動度が低減されたトランジスタＴ５は、結果として時刻ｔｎに高いプリチャージレベルに達する内部ノードＰｎ（高い直列インピーダンス）を放電する際に概ね無効となり、これにより出力トランジスタＴ３の良好な導通を可能にする。
【００６１】
図３の実施形態では、トランジスタＴ３とＴ５は、それらのゲートが互いに連結され、それらのソースが互いに連結され、したがってトランジスタＴ３とＴ５は、関係するフェーズにかかわらず同じゲートソース電圧を見る。これらの閾値電圧のドリフトはほぼ同一である（技術的分散は別として）。
【００６２】
図５に示す本発明の第２の実施形態では、トランジスタＴ５は、そのソースｓ５は出力トランジスタのソースｓ３ではなく、出力トランジスタを遮断するための一定電圧定電圧に接続されている。したがって図５に示す例では、ソースｓ５はトランジスタＴ２のソースｓ２に接続される。一変形では、ソースｓ５は、通常はトランジスタＴ４のソースｓ４にソースｓ５を接続することにより、クロック信号の低電圧レベルＶｇｏｆｆに対応する遮断電圧に分極されてよい。
【００６３】
この実施形態では、トランジスタＴ３とＴ５は常に、それらのゲートｇ３とｇ５が同じ電位に互いに接続されるが、トランジスタＴ５のソースは恒久的に、クロック信号の低レベルであるＶｇｏｆｆ以下の遮断電圧ＶＢに分極され、一方、トランジスタＴ３のソースはライン選択時間Δｔｎの間はＶｇｏｆｆに分極され、残りの時間はＶｇｏｎに分極される。したがって、トランジスタＴ５から見たゲートソース電圧はフレーム時間を通して全体的に高い。したがって、その閾値電圧はトランジスタＴ３のものより速くドリフトすることになる。こうして、Ｔ３の閾値電圧のドリフトにしたがってトランジスタＴ５の導通を適合させることができる。この変形実施形態は、プリチャージフェーズのラインの極性のいかなる変更も生じない（導通パスＴ１〜Ｔ５を介したラインのプリチャージが無い）ので、またその閾値電圧はより速くドリフトすることになるので、回路の他のトランジスタと比べトランジスタＴ５の寸法決めをより簡単にすることができる。
【００６４】
図６に示す別の実施形態では、トランジスタＴ５は、そのソースｓ５が出力トランジスタのドレインｄ３（すなわち、このドレインを駆動するクロック信号Ｃｋ２）に接続されている。したがって、プリチャージフェーズでは、ｔｎ−１とｔｎ間、そのソースｓ５はクロック信号Ｃｋ２の低レベルＶｇｏｆｆに保持され、一方、選択フェーズでは、ｔｎとｔｎ＋１間、そのソースｓ５はクロック信号Ｃｋ２の高レベルＶｇｏｎに保持される。これらの２つのフェーズでは、トランジスタＴ５のゲートソース電圧はトランジスタＴ３のものにほぼ等しい。フレームＦの他のフェーズでは、このトランジスタＴ５のソースはクロック信号に追随する。それら（すなわちＴ３とＴ５）の閾値電圧のドリフトはほぼ同じとなる。
【００６５】
別の実施形態を図７に示す。この変形では、トランジスタＴ５のゲートｇ５はトランジスタＴ１のゲートｇ１に連結される。図示（図７）の実施形態では、トランジスタＴ５のソースｓ５はトランジスタＴ２のソースｓ２（すなわち出力トランジスタＴ３の遮断電圧ＶＢ）に連結される。トランジスタＴ５のソースｓ５はまた、スイッチングトランジスタの遮断電圧Ｖｇｏｆｆ（クロック信号の低レベルの）に分極されてもよいであろう。図示の例では、これは通常、トランジスタＴ５のソースｓ５をトランジスタＴ４のソースｓ４に接続することにより得られるだろう。
【００６６】
この実施形態では、トランジスタＴ５はトランジスタＴ１と同時に活性化され遮断される。したがって、トランジスタＴ５は、時刻ｔｎ−１とｔｎ間のプリチャージフェーズ（これはまた、先行ラインの選択フェーズである）においてだけアクティブである。本実施形態により、電圧Ｖ１を決定するためのトランジスタＴ１とＴ５のそれぞれの寸法を決定することが簡単になる。これらのトランジスタＴ１とＴ５のそれぞれの寸法は回路の寿命の最初に、プリチャージフェーズの最後のノードＰｎの望ましい電圧Ｖ１’に基づいて選択される。トランジスタＴ５は回路が古くなるにつれてますますアクティブでなくなる。
【００６７】
この実施形態では、トランジスタＴ５は、時間Δｔｎ−１中はＶｇｏｎ（そのゲート上の電圧）マイナスＶＢに等しいゲートソース電圧に分極され、フレームの残り時間中はＶｇｏｆｆマイナスＶＢに等しい電圧に分極される。アクティブなときかつ時間Δｔｎ中、トランジスタＴ３は、Ｖ１’＋Ｖａ（そのゲート電圧）マイナスＶｇｏｎ（そのソース電圧）に等しいゲートソース電圧で分極される。このゲートソース電圧はアクティブ状態のトランジスタＴ５のゲートソース電圧以下である。これらの理由のために、トランジスタＴ５の閾値電圧は、トランジスタＴ３と同様にあるいはトランジスタＴ３より速くドリフトすることになる。
【００６８】
図８には、既に説明した様々な実施形態に適用可能な本発明の改良版を示す。これについては、図３に示す実施形態を再度参照し説明する。
【００６９】
この改良版では、トランジスタＴ１のドレインｄ１はもはやｇ１のゲートに接続されなく、電圧Ｖｇｏｎに連結される。この電気的方式は、プリチャージフェーズ中に段ＥｎのトランジスタＴ１とＴ５が導通するとき（すなわちノードＳｎ−１がＶｇｏｎであるとき）のプリチャージ段Ｅｎ−１の出力ノードＳｎ−１上の電圧降下を回避できるようにする。
【００７０】
このとき、電圧Ｖｇｏｎを制御回路の各段にもってくるために電源バスが実際には設けられる。
【００７１】
本発明は、関係技術（薄膜、ＭＯＳ等）にかかわらず、制御回路の電界効果トランジスタの閾値電圧のドリフトをよりうまく管理することにより、スクリーンの寿命を延ばすことができる。
【００７２】
本発明は、アクティブマトリクスタイプのフラットスクリーン（特には液晶またはＯＬＥＤフラットスクリーン）に適用すると有利である。本発明は、図９に図式的に示されるように、ライン（および列）制御回路がアクティブマトリクスと同じ基板に製造される場合、すなわち本発明に従って製造されるアクティブマトリクスＭＡ（すなわち、画素電極およびそれらの関連スイッチ素子）とライン制御回路ＤＸがスクリーンの１つの同じ基板上Ｓ上に製造される場合に、特に重要である。
【図１】
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【図２ａ】
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【図２ｂ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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