(57)【特許請求の範囲】
【請求項１】
炭化珪素基板の第１の主面に第１導電型の第１の炭化珪素層を形成し、
前記第１の炭化珪素層の上面に、前記第１の主面に略垂直な２つの領域からなる第１のマスク材と、前記第１のマスク材の間を充填する第２のマスク材とで形成される第１のイオン注入マスクを形成し、
前記第１のイオン注入マスクを用いて、第２導電型不純物を前記第１の炭化珪素層にイオン注入し、第１の炭化珪素領域を形成し、
前記第２のマスク材を除去することで前記第１のマスク材で形成される第２のイオン注入マスクを形成し、前記第２のイオン注入マスクを用いて、第２導電型不純物を前記第１の炭化珪素層にイオン注入し、対向する前記第１の炭化珪素領域の間に、前記第１の炭化珪素層を介して形成される第４の炭化珪素領域を形成し、
前記第１の炭化珪素層の上面に第３のイオン注入マスクを形成し、前記第３のイオン注入マスクを用いて、第１導電型不純物を前記第１の炭化珪素層にイオン注入し、第２の炭化珪素領域を形成し、
前記第１の炭化珪素層の上面に第４のイオン注入マスクを形成し、前記第４のイオン注入マスクを用いて、第２導電型不純物を前記第１の炭化珪素層にイオン注入し、第３の炭化珪素領域を形成し、
前記第１の炭化珪素領域、前記第１の炭化珪素層および前記第４の炭化珪素領域の表面に連続的にゲート絶縁膜を形成し、
前記ゲート絶縁膜上にゲート電極を形成し、
前記ゲート電極上に層間絶縁膜を形成し、
前記第２の炭化珪素領域と前記第３の炭化珪素領域と電気的に接続される第１の電極を形成し、
前記炭化珪素基板の前記第２の主面に第２の電極を形成することを特徴とする半導体装置の製造方法。
【請求項２】
前記第３のイオン注入マスクは、前記第１のマスク材の間を充填し、かつ、一部が前記第１のマスク材に側壁残しで形成される第３のマスク材と、前記第１のマスク材とで構成されることを特徴とする請求項１記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、炭化珪素（ＳｉＣ）を用いた高耐圧半導体装置に関する。
【背景技術】
【０００２】
次世代のパワー半導体デバイス材料として炭化珪素（以下、ＳｉＣとも記述する）が期待されている。ＳｉＣはＳｉと比較して、バンドギャップが３倍、破壊電界強度が約１０倍、及び熱伝導率が約３倍と優れた物性を有する。この特性を活用すれば超低損失かつ高温動作可能なパワー半導体デバイスを実現することができる。
【０００３】
このような、ＳｉＣの特性を利用した高耐圧半導体装置は種々存在する。その一つとして、ｐウェルとソース領域をイオン注入で形成する、Ｄｏｕｂｌｅ  Ｉｍｐｌａｎｔａｔｉｏｎ  ＭＯＳＦＥＴ  （以下、ＤＩＭＯＳＦＥＴと称する）が知られている（特許文献１）。
【０００４】
ＤＩＭＯＳＦＥＴは、イオン注入法により精度良くチャネル形成できるプレーナプロセスを用いるため製造が容易である。また、ゲート駆動が電圧制御であるためドライブ回路の電力を小さくでき、並列動作にも適した優れた素子である。
【０００５】
しかしながら、ＳｉＣ  ＤＩＭＯＳＦＥＴは対向するｐウェルに挟まれた部分（以下、ＪＦＥＴ領域と称する）の上部にかかる電界が構造上高くなる。このため、素子破壊がＪＦＥＴ部分の表面に形成されるゲート絶縁膜で発生するという問題がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許第６０５４３５２号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００７】
従来のＤＩＭＯＳＦＥＴ構造で、ＪＦＥＴ領域上部のゲート絶縁膜にかかる電界を低く抑えるために、ＪＦＥＴ領域の幅を狭くする方法がある。しかし、この場合ＪＦＥＴ領域の抵抗成分が上昇するため、素子のオン特性が悪化する。すなわち、素子のオン電流が減少する。
【０００８】
また、従来のＤＩＭＯＳＦＥＴ構造では、素子の耐圧が、ＪＦＥＴ領域上部のゲート絶縁膜耐性で制限されるため、ゲート絶縁膜の品質のばらつきにより、素子の耐圧にばらつきが生ずる。このため、高耐圧デバイスを安定して得るためには、オン特性を犠牲にする必要があり、オン抵抗の低いＳｉＣ  ＭＯＳＦＥＴを得るうえでの妨げとなっている。
【０００９】
本発明は、上記事情を考慮してなされたものであり、その目的とするところは、ＳｉＣを用いた、高耐圧、低オン抵抗、かつ信頼性にも優れた半導体装置および半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１５】
本発明の第２の態様の半導体装置の製造方法は、炭化珪素基板の第１の主面に第１導電型の第１の炭化珪素層を形成し、前記第１の炭化珪素層の上面に、前記第１の主面に略垂直な２つの領域からなる第１のマスク材と、前記第１のマスク材の間を充填する第２のマスク材とで形成される第１のイオン注入マスクを形成し、前記第１のイオン注入マスクを用いて、第２導電型不純物を前記第１の炭化珪素層にイオン注入し、第１の炭化珪素領域を形成し、前記第２のマスク材を除去することで前記第１のマスク材で形成される第２のイオン注入マスクを形成し、前記第２のイオン注入マスクを用いて、第２導電型不純物を前記第１の炭化珪素層にイオン注入し、対向する前記第１の炭化珪素領域の間に、前記第１の炭化珪素層を介して形成される第４の炭化珪素領域を形成し、前記第１の炭化珪素層の上面に第３のイオン注入マスクを形成し、前記第３のイオン注入マスクを用いて、第１導電型不純物を前記第１の炭化珪素層にイオン注入し、第２の炭化珪素領域を形成し、前記第１の炭化珪素層の上面に第４のイオン注入マスクを形成し、前記第４のイオン注入マスクを用いて、第２導電型不純物を前記第１の炭化珪素層にイオン注入し、第３の炭化珪素領域を形成し、前記第１の炭化珪素領域、前記第１の炭化珪素層および前記第４の炭化珪素領域の表面に連続的にゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電極を形成し、前記ゲート電極上に層間絶縁膜を形成し、前記第２の炭化珪素領域と前記第３の炭化珪素領域と電気的に接続される第１の電極を形成し、前記炭化珪素基板の前記第２の主面に第２の電極を形成することを特徴とする。
【発明の効果】
【００１６】
本発明によれば、ＳｉＣを用いた、高耐圧、低オン抵抗、かつ信頼性にも優れた半導体装置および半導体装置の製造方法を提供することが可能となる。
【図面の簡単な説明】
【００１７】
【図１】第１の実施の形態の半導体装置であるＭＯＳＦＥＴの構成を示す断面図である。
【図２】ゲート絶縁膜にかかる電界強度のシミュレーション結果を示す図である。
【図３】第１の実施の形態の半導体装置の製造方法を示す工程断面図である。
【図４】第１の実施の形態の半導体装置の製造方法を示す工程断面図である。
【図５】第１の実施の形態の半導体装置の製造方法を示す工程断面図である。
【図６】第１の実施の形態の半導体装置の製造方法を示す工程断面図である。
【図７】第１の実施の形態の半導体装置の製造方法を示す工程断面図である。
【図８】第１の実施の形態の半導体装置の製造方法を示す工程断面図である。
【図９】第２の実施の形態の半導体装置であるＩＧＢＴの構成を示す断面図である。
【発明を実施するための形態】
【００１８】
以下、図面を参照しつつ本発明の実施の形態を説明する。
【００１９】
（第１の実施の形態）
本実施の形態の半導体装置は、第１と第２の主面を有する炭化珪素基板と、炭化珪素基板の第１の主面に設けられた第１導電型の第１の炭化珪素層と、第１の炭化珪素層の表面に形成された第２導電型の第１の炭化珪素領域と、第１の炭化珪素領域の表面に形成された第１導電型の第２の炭化珪素領域と、第１の炭化珪素領域の表面に形成された第２導電型の第３の炭化珪素領域と、対向する第１の炭化珪素領域の間に、第１の炭化珪素層を介して形成された第２導電型の第４の炭化珪素領域と、第１の炭化珪素領域、第１の炭化珪素層および第４の炭化珪素領域の表面に連続的に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、ゲート電極を被覆する層間絶縁膜と、第２の炭化珪素領域と第３の炭化珪素領域と電気的に接続される第１の電極と、炭化珪素基板の第２の主面に形成された第２の電極と、を備えている。
【００２０】
図１は、本実施の形態の半導体装置であるＭＯＳＦＥＴの構成を示す断面図である。このＭＯＳＦＥＴ１００は、第１と第２の主面を有するＳｉＣ基板（炭化珪素基板）１２を備えている。図１においては、第１の主面とは図の上側の面であり、第２の主面とは図の下側の面である。このＳｉＣ基板１２は、不純物濃度５×１０１８〜１×１０１９ｃｍ−３程度の、例えばＮ（窒素）をｎ型不純物として含む六方晶ＳｉＣ基板（ｎ＋基板）である。
【００２１】
このＳｉＣ基板１２の第１の主面上には、ｎ型不純物の不純物濃度５×１０１５〜２×１０１６ｃｍ−３程度のｎ型の第１のＳｉＣ層（ｎ−層）１４が形成されている。ｎ−層１４の膜厚は、例えば５〜１０μｍ程度である。
【００２２】
ｎ−層１４の一部表面には、ｐ型不純物の不純物濃度１×１０１７〜５×１０１７ｃｍ−３程度のｐ型の第１のＳｉＣ領域（ｐウェル領域）１６が形成されている。ｐウェル領域１６の深さは、例えば０．６μｍ程度である。
【００２３】
第１のＳｉＣ領域（ｐウェル領域）１６の一部表面には、ｎ型不純物の不純物濃度１×１０２０程度のｎ型の第２のＳｉＣ領域（ソース領域）１８が形成されている。ソース領域１８の深さは、第１のＳｉＣ領域（ｐウェル領域）１６の深さよりも浅く、例えば０．３μｍ程度である
【００２４】
また、第１のＳｉＣ領域（ｐウェル領域）１６の一部表面であって、ｎ型の第２のＳｉＣ領域（ソース領域）１８の側方に、ｐ型不純物の不純物濃度１×１０１９〜１×１０２０ｃｍ−３程度のｐ型の第３のＳｉＣ領域（ｐウェルコンタクト領域）２０が形成されている。ｐウェルコンタクト領域２０の深さは、第１のＳｉＣ領域（ｐウェル領域）１６の深さよりも浅く、例えば０．３μｍ程度である。
【００２５】
さらに、対向する第１のＳｉＣ領域（ｐウェル領域）１６の間に、第１のＳｉＣ層（ｎ−層）１４を介して形成された、ｐ型の第４のＳｉＣ領域（ｐ−領域）２２が形成されている。第４のＳｉＣ領域（ｐ−領域）２２のｐ型不純物の不純物濃度は１×１０１７〜５×１０１８ｃｍ−３程度である。
【００２６】
ｐ型の第４のＳｉＣ領域（ｐ−領域）２２の深さは、オン抵抗の上昇をより抑制する観点から、第１のＳｉＣ領域（ｐウェル領域）１６の深さより浅いことが望ましい。ｐ型の第４のＳｉＣ領域（ｐ−領域）２２の深さは、例えば０．１μｍ程度である。
【００２７】
なお、第４のＳｉＣ領域（ｐ−領域）２２の不純物は拡散速度の遅いアルミニウムであることが望ましい。不純物の拡散速度が速いと第４のＳｉＣ領域（ｐ−領域）２２のプロファイルが安定せず、その結果、ＭＯＳＦＥＴの特性が不安定になるからである。
【００２８】
さらに、第１のＳｉＣ領域（ｐウェル領域）１６、第１のＳｉＣ層（ｎ−層）１４および第４のＳｉＣ領域（ｐ−領域）２２の表面に連続的に、これらの領域および層を跨ぐように形成されたゲート絶縁膜２８を有している。ゲート絶縁膜２８には、例えばＳｉ酸化膜やｈｉｇｈ−ｋ絶縁膜が適用可能である。
【００２９】
そして、ゲート絶縁膜２８上には、ゲート電極３０が形成されている。ゲート電極３０には、例えばポリシリコン等が適用可能である。ゲート電極３０上には、例えば、シリコン酸化膜で形成される層間絶縁膜３２が形成されている。
【００３０】
そして、第２のＳｉＣ領域（ソース領域）１８と、第３のＳｉＣ領域（ｐウェルコンタクト領域）２０と電気的に接続される第１の電極（ソース・ｐウェル共通電極）２４を備えている。第１の電極（ソース・ｐウェル共通電極）２４は、例えば、Ｎｉのバリアメタル層２４ａと、バリアメタル層２４ａ上のＡｌのメタル層２４ｂとで構成される。Ｎｉのバリアメタル層２４ａとＡｌのメタル層２４ｂとは反応により合金を形成していてもよい。また、ＳｉＣ基板１２の第２の主面上には、第２の電極（ドレイン電極）３６が形成されている。
【００３１】
なお、本実施の形態において、ｎ型不純物は例えば、Ｎ（窒素）が好ましいが、Ｐ（リン）、またはＡｓ（ヒ素）等を適用することも可能である。また、ｐ型不純物は例えば、Ａｌ（アルミニウム）が好ましいが、Ｂ（ボロン）等を適用することも可能である。
【００３２】
本実施の形態のＭＯＳＦＥＴ１００は、ＪＦＥＴ領域のゲート絶縁膜２８下に、ｐ型の第４のＳｉＣ領域（ｐ−領域）２２が形成されている。このため、ＭＯＳＦＥＴ１００がオフ状態のときに、ＪＦＥＴ領域上部の空乏化が促進される。したがって、ＪＦＥＴ領域上部のゲート絶縁膜２８にかかる電界強度を、この領域が無い場合に比較して、低く抑えることが可能となる。よって、素子に高電圧がかかった場合のゲート絶縁膜の破壊が抑制され、かつ、ゲート絶縁膜の信頼性が向上する。
【００３３】
そして、ＪＦＥＴ幅、すなわち、対向する第１のＳｉＣ領域（ｐウェル領域）１６間の距離を広く保つことができる。したがって、低いオン抵抗を実現することが可能となる。よって、高耐圧、低オン抵抗、かつ信頼性にも優れたＭＯＳＦＥＴを実現することが可能となる。
【００３４】
図２は、ゲート絶縁膜にかかる電界強度のシミュレーション結果である。図１に示す本実施の形態の構造を基にシミュレーションした結果を実施例とする。そして、ｐ型の第４のＳｉＣ領域（ｐ−領域）がない従来構造の結果を比較例とする。ここで、シミュレーションの際のパラメータは以下の通りである。
ゲート絶縁膜厚：５０ｎｍ
ｎ−層濃度：１×１０１６ａｔｏｍｓ／ｃｍ３
ｎ−層厚：１０μｍ
ｐウェル深さ：０．６μｍ
ｐ−領域濃度：１×１０１８ａｔｏｍｓ／ｃｍ３
ｐ−領域深さ：０．１μｍ
ＪＦＥＴ幅：１．０〜５．０μｍ
ソース電圧：０Ｖ
ドレイン電圧：１２００Ｖ
ゲート電圧：０Ｖ
図２に示すように、実施例では比較例に対して、ゲート絶縁膜にかかる電気強度が１／２程度に緩和されることがわかる。
【００３５】
また、実施例と比較例のオン電流のシミュレーション結果によれば、実施例におけるオン電流の減少は、上記ＪＦＥＴ幅の範囲では比較例の１０％減以下にとどめられることが明らかになっている。
【００３６】
このように、シミュレーションにより、本実施の形態の効果が確認された。
【００３７】
次に本実施の形態の半導体装置の製造方法について説明する。図３〜図８は、本実施の形態の半導体装置の製造方法を示す工程断面図である。
【００３８】
図３に示すように、ｎ型不純物としてＰ（リン）またはＮ（窒素）を不純物濃度１×１０１９ｃｍ−３程度含み、例えば、厚さ３００μｍであり、六方晶系の結晶格子を有する低抵抗のＳｉＣ基板１２を準備する。そして、ＳｉＣ基板１２の一方の主面上にエピタキシャル成長法により、ｎ型不純物として、例えばＮを不純物濃度５×１０１５ｃｍ−３程度含み、厚さが１０μｍ程度の高抵抗のＳｉＣ層１４を成長させる。
【００３９】
その後、ＳｉＣ層１４の上面のＳｉＯ２膜４０上に、ＳｉＣ基板１２の一方の主面上に略垂直な２つの領域からなるＳｉＯ２４２をパターニングし第１のマスク材とする。このＳｉＯ２４２が後に、第２のイオン注入マスクとなる。
【００４０】
その後、図４に示すように、ＳｉＯ２４２上に、ポリシリコン４４を成膜して、第１のマスク材であるＳｉＯ２４２間を、この第２のマスク材であるポリシリコン４４で充填する。そして、ポリシリコン４４をレジスト４６をマスクにリソグラフィーおよびＲＩＥ法によりパターニングする。
【００４１】
図５に示すように、第１のマスク材であるＳｉＯ２４２と第２のマスク材であるポリシリコン４４とを第１のイオン注入マスクとして用いて、ｐ型不純物であるＡｌをＳｉＣ層１４にイオン注入し、ｐウェル領域１６を形成する。ここで、最終的なｐウェル領域１６の濃度を調整するために、ｎ型不純物であるＮを追加してイオン注入してもよい。
【００４２】
次に、図６に示すように、第２のマスク材であるポリシリコン４４を、例えば、ドライエッチングにより除去する。そして、第１のマスク材であるＳｉＯ２４２を第２のイオン注入マスクとして用いて、ｐ型不純物であるＡｌをＳｉＣ層１４にイオン注入し、ｐ−領域２２を形成する。
【００４３】
このように、ｐウェル領域１６を形成するための第１のイオン注入マスクと、ｐ−領域２２を形成するための第２のイオン注入マスクに第１のマスク材であるＳｉＯ２４２を共用することで、２つの領域をセルフアラインで形成することが可能である。
【００４４】
次に、図７に示すように、ＳｉＯ２４２上に、ポリシリコン４８を成膜し、レジスト５０をマスクにリソグラフィーおよびＲＩＥ法によりパターニングする。この時、ポリシリコン４８の一部は、第１のマスク材であるＳｉＯ２４２に対して側壁残しとなる。
【００４５】
次に、図８に示すように、ポリシリコン４８とＳｉＯ２４２とを第３のイオン注入マスクとして、ｎ型不純物であるＰをＳｉＣ層１４にイオン注入し、ソース領域１８を形成する。この際、ソース領域１８は、ｐウェル領域１６およびｐ−領域２２に対してセルフアラインとなる。
【００４６】
その後、図示しない第４のイオン注入マスクを用いてｐ型不純物であるＡｌをＳｉＣ層１４にイオン注入し、ｐウェルコンタクト領域２０を形成する。この後、例えば１６００℃程度の熱処理によりイオン注入した不純物を活性化する。
【００４７】
その後、公知の半導体プロセスにより、ゲート絶縁膜２８、ゲート電極３０、層間絶縁膜３２、第１の電極（ソース・ｐウェル共通電極）２４、第２の電極（ドレイン電極）３６を形成し、図１に示すＭＯＳＦＥＴが製造される。
【００４８】
本実施の形態の製造方法によれば、その相互位置関係が、ＭＯＳＦＥＴの特性を大きく左右するｐウェル領域１６、ｐ−領域２２、ソース領域１８をセルフアラインで形成できる。したがって、高性能なＭＯＳＦＥＴを安定して形成することが可能である。
【００４９】
（第２の実施の形態）
本実施の形態の半導体装置は、第１の実施の形態のＳｉＣ基板がｎ型であるのに対し、ｐ型でありＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）を構成する。ＳｉＣ基板の不純物タイプが異なる点以外は第１の実施の形態と同様であるので、重複する記載を省略する。
【００５０】
図９は、本実施の形態の半導体装置であるＩＧＢＴの構成を示す断面図である。このＩＧＢＴ２００は、第１と第２の主面を有するＳｉＣ基板（炭化珪素基板）５２を備えている。図９においては、第１の主面とは図の上側の面であり、第２の主面とは図の下側の面である。このＳｉＣ基板５２は、不純物濃度５×１０１８〜１×１０１９ｃｍ−３程度の、例えばＡｌをｐ型不純物として含む六方晶ＳｉＣ基板（ｐ＋基板）である。
【００５１】
本実施の形態のＩＧＢＴ２００は、ＪＦＥＴ領域のゲート絶縁膜２８下に、ｐ型の第４のＳｉＣ領域（ｐ−領域）２２が形成されている。このため、ＪＦＥＴ領域上部のゲート絶縁膜２８にかかる電界を、この領域が無い場合に比較して、低く抑えることが可能となる。また、ＪＦＥＴ幅、すなわち、対向する第１のＳｉＣ領域（ｐウェル領域）１６間の距離を広く保つことができる。したがって、低いオン抵抗を実現することが可能となる。よって、高耐圧、低オン抵抗、かつ信頼性にも優れたＩＧＢＴを実現することが可能となる。
【００５２】
また、本実施の形態の半導体装置の製造方法は、準備するＳｉＣ基板が、例えばＡｌをｐ型不純物として含む六方晶ＳｉＣ基板（ｐ＋基板）であること以外は第１の実施の形態と同様である。したがって、本実施の形態の半導体装置の製造方法によれば、高耐圧、低オン抵抗、かつ信頼性にも優れたＩＧＢＴを製造することが可能となる。
【００５３】
以上、具体例を参照しつつ本発明の実施の形態について説明した。上記、実施の形態はあくまで、例として挙げられているだけであり、本発明を限定するものではない。また、実施の形態の説明においては、半導体装置、半導体装置の製造方法等で、本発明の説明に直接必要としない部分等については記載を省略したが、必要とされる半導体装置、半導体装置の製造方法等に関わる要素を適宜選択して用いることができる。
【００５４】
例えば、実施の形態においては、電子をキャリアとするｎ型ＭＯＳＦＥＴ、ｎ型ＩＧＢＴについて説明したが、本発明は、正孔をキャリアとするｐ型ＭＯＳＦＥＴ、ｐ型ＩＧＢＴにも適用可能である。
【００５５】
その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての半導体装置、半導体装置の製造方法が、本発明の範囲に包含される。本発明の範囲は、特許請求の範囲およびその均等物の範囲によって定義されるものである。
【符号の説明】
【００５６】
１２      ＳｉＣ基板（炭化珪素基板）
１４      第１のＳｉＣ層（ｎ−層）
１６      第１のＳｉＣ領域（ｐウェル領域）
１８      第２のＳｉＣ領域（ソース領域）
２０      第３のＳｉＣ領域（ｐウェルコンタクト領域）
２２      第４のＳｉＣ領域（ｐ−領域）
２４      第１の電極（ソース・ｐウェル共通電極）
２８      ゲート絶縁膜
３０      ゲート電極
３２      層間絶縁膜
３６      第２の電極（ドレイン電極）
４２      第１のマスク材
４４      第２のマスク材
１００      ＭＯＳＦＥＴ
２００      ＩＧＢＴ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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