(57)【特許請求の範囲】
【請求項１】
ｎ型半導体上に硫化ニッケル膜を、硫化ニッケルをターゲットとするスパッタ法により堆積し、
前記硫化ニッケル膜上にニッケルを含有する第１の金属膜を堆積し、
熱処理により前記ｎ型半導体と前記第１の金属膜を反応させて金属半導体化合物膜を形成するとともに、前記ｎ型半導体と前記金属半導体化合物膜との界面に硫黄を導入することを特徴とする半導体装置の製造方法。
【請求項２】
ｎ型半導体上に硫化ニッケル膜を、硫化ニッケルをターゲットとするスパッタ法により堆積し、
熱処理により前記ｎ型半導体と前記硫化ニッケル膜を反応させて金属半導体化合物膜を形成するとともに、前記ｎ型半導体と前記金属半導体化合物膜との界面に硫黄を導入することを特徴とする半導体装置の製造方法。
【請求項３】
ｎ型半導体上にニッケルを含有する第１の金属膜を堆積し、
第１の熱処理により前記ｎ型半導体と前記第１の金属膜を反応させて金属半導体化合物膜を形成し、  
前記金属半導体化合物膜上に、硫化ニッケル膜を、硫化ニッケルをターゲットとするスパッタ法により堆積し、
第２の熱処理により前記ｎ型半導体と前記金属半導体化合物膜との界面に硫黄を導入することを特徴とする半導体装置の製造方法。
【請求項４】
ｎ型半導体上に硫化ニッケル膜を、硫化ニッケルをターゲットとするスパッタ法により堆積し、
前記硫化ニッケル膜上にニッケルを含有する第１の金属膜を堆積し、
前記第１の金属膜上にニッケルよりも高いシリサイド化温度を有する金属を含有する第２の金属膜を堆積し、
熱処理により前記ｎ型半導体と前記第１の金属膜を反応させて金属半導体化合物膜を形成するとともに、前記ｎ型半導体と前記金属半導体化合物膜との界面に硫黄を導入することを特徴とする半導体装置の製造方法。
【請求項５】
ｎ型半導体上に硫化ニッケル膜を、硫化ニッケルをターゲットとするスパッタ法により堆積し、
前記硫化ニッケル膜上にニッケルと異なる金属を含有する第２の金属膜を堆積し、
熱処理により前記ｎ型半導体と前記硫化ニッケル膜を反応させて金属半導体化合物膜を形成するとともに、前記ｎ型半導体と前記金属半導体化合物膜との界面に硫黄を導入することを特徴とする半導体装置の製造方法。
【請求項６】
ｎ型半導体上にニッケルを含有する第１の金属膜を堆積し、
第１の熱処理により前記ｎ型半導体と前記第１の金属膜を反応させて金属半導体化合物膜を形成し、  
前記金属半導体化合物膜上に硫化ニッケル膜を、硫化ニッケルをターゲットとするスパッタ法により堆積し、
前記硫化ニッケル膜上にニッケルと異なる金属を含有する第２の金属膜を堆積し、
第２の熱処理により前記ｎ型半導体と前記金属半導体化合物膜との界面に硫黄を導入することを特徴とする半導体装置の製造方法。
【請求項７】
前記第２の金属膜に含有される前記金属が、バナジウム、モリブデン、チタン、ジルコニウム、ハフニウム、タンタル、ニオブ、またはチタンナイトライドであることを特徴とする請求項５または請求項６記載の半導体装置の製造方法。
【請求項８】
ｎ型半導体上に硫化ニッケル膜を、硫化ニッケルをターゲットとするスパッタ法により堆積し、
前記硫化ニッケル膜上にニッケルを含有する第１の金属膜を堆積し、
前記第１の金属膜上にバナジウム、モリブデン、チタン、ジルコニウム、ハフニウム、タンタル、ニオブ、またはチタンナイトライドを含有する第２の金属膜を堆積し、
熱処理により前記ｎ型半導体と前記第１の金属膜を反応させて金属半導体化合物膜を形成するとともに、前記ｎ型半導体と前記金属半導体化合物膜との界面に硫黄を導入することを特徴とする半導体装置の製造方法。
【請求項９】
前記ｎ型半導体のｎ型不純物濃度が３×１０１８ｃｍ−３以下であることを特徴とする請求項１ないし請求項８いずれか一項記載の半導体装置の製造方法。
【請求項１０】
請求項１ないし請求項９いずれか一項記載の半導体装置の製造方法により、縦型パワーＭＯＳＦＥＴのドレイン電極を形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施の形態は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
各種の半導体装置において、半導体と金属半導体化合物電極との間の接触抵抗の低減が必要とされている。接触抵抗の低減のために、半導体にドーパントとなる高濃度の不純物をイオン注入やエピタキシャル成長等により導入し、金属半導体化合物電極との界面近傍に高濃度のドーパント層を形成する方法がある。
【０００３】
例えば、高耐圧で駆動する半導体スイッチであるパワーＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）では、素子耐圧を上げるために基板のキャリア濃度を低く保つ必要がある。
【０００４】
このため、高濃度のドーパント層を形成する方法では、後工程によって不純物が低濃度の基板中に拡散し、素子の耐圧が低下するという問題が生じる。また、イオン注入やエピタキシャル成長による高濃度不純物層の形成は、プロセスコストが増大するという問題もある。
【０００５】
硫黄などの非ドーパント不純物をイオン注入により導入してショットキー障壁高さを下げ、半導体と金属半導体化合物電極との間の接触抵抗を低減する方法が知られている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１０−１０９１２２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、上記事情を考慮してなされたものであり、その目的とするところは、金属半導体化合物電極の界面抵抗を低減する半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
実施の形態の半導体装置の製造方法は、ｎ型半導体上に硫化ニッケル膜を、硫化ニッケルをターゲットとするスパッタ法により堆積し、硫化ニッケル膜上にニッケルを含有する第１の金属膜を堆積し、熱処理によりｎ型半導体と第１の金属膜を反応させて金属半導体化合物膜を形成するとともに、ｎ型半導体と金属半導体化合物膜との界面に硫黄を導入する。
【図面の簡単な説明】
【０００９】
【図１】第１の実施の形態の半導体装置の製造方法を示す工程断面図である。
【図２】第１の実施の形態の半導体装置の製造方法による半導体―金属半導体化合物間の電圧−電流特性を示す図である。
【図３】第１の実施の形態の変形例の半導体装置の製造方法を示す工程断面図である。
【図４】第１の実施の形態の変形例の半導体装置の製造方法による半導体―金属半導体化合物間の電圧−電流特性を示す図である。
【図５】第２の実施の形態の半導体装置の製造方法を示す工程断面図である。
【図６】第２の実施の形態の変形例の半導体装置の製造方法を示す工程断面図である。
【図７】第３の実施の形態の半導体装置の製造方法を示す工程断面図である。
【図８】第３の実施の形態の変形例の半導体装置の製造方法を示す工程断面図である。
【図９】第３の実施の形態の変形例の半導体装置の製造方法による半導体―金属半導体化合物間の電圧−電流特性を示す図である。
【図１０】第４の実施の形態の半導体装置の製造方法を示す工程断面図である。
【図１１】第４の実施の形態の変形例の半導体装置の製造方法を示す工程断面図である。
【図１２】第５の実施の形態の半導体装置の製造方法を示す工程断面図である。
【図１３】第５の実施の形態の変形例の半導体装置の製造方法を示す工程断面図である。
【図１４】第６の実施の形態の半導体装置の製造方法を示す工程断面図である。
【図１５】第６の実施の形態の変形例の半導体装置の製造方法を示す工程断面図である。
【図１６】第７の実施の形態の半導体装置の製造方法を示す工程断面図である。
【図１７】第７の実施の形態の変形例の半導体装置の製造方法を示す工程断面図である。
【図１８】第８の実施の形態の半導体装置の製造方法を示す工程断面図である。
【図１９】第８の実施の形態の変形例の半導体装置の製造方法を示す工程断面図である。
【図２０】第９の実施の形態の半導体装置の製造方法を示す工程断面図である。
【図２１】第９の実施の形態の変形例の半導体装置の製造方法を示す工程断面図である。
【図２２】第１０の実施の形態の半導体装置の製造方法を示す工程断面図である。
【図２３】第１０の実施の形態の変形例の半導体装置の製造方法を示す工程断面図である。
【図２４】第１１の実施の形態の半導体装置の製造方法を示す工程断面図である。
【図２５】第１１の実施の形態の変形例の半導体装置の製造方法を示す工程断面図である。
【図２６】第１２の実施の形態の半導体装置の製造方法を示す工程断面図である。
【図２７】第１２の実施の形態の変形例の半導体装置の製造方法を示す工程断面図である。
【図２８】第１３の実施の形態の半導体装置の製造方法を示す工程断面図である。
【図２９】第１３の実施の形態の変形例の半導体装置の製造方法を示す工程断面図である。
【図３０】第１４の実施の形態の半導体装置の製造方法を示す工程断面図である。
【図３１】第１４の実施の形態の変形例の半導体装置の製造方法を示す工程断面図である。
【図３２】第１５の実施の形態の半導体装置の製造方法を示す工程断面図である。
【図３３】第１５の実施の形態の変形例の半導体装置の製造方法を示す工程断面図である。
【発明を実施するための形態】
【００１０】
以下、図面を用いて実施の形態を説明する。なお、図面中、同一または類似の箇所には、同一または類似の符号を付している。
【００１１】
（第１の実施の形態）
本実施の形態の半導体装置の製造方法は、ｎ型半導体上に硫黄を含有する硫黄含有膜を堆積し、硫黄含有膜上に第１の金属を含有する第１の金属膜を堆積し、熱処理によりｎ型半導体と第１の金属膜を反応させて金属半導体化合物膜を形成するとともに、ｎ型半導体と金属半導体化合物膜との界面に硫黄を導入する。
【００１２】
そして、本実施の形態の製造方法は、縦型パワーＭＯＳＦＥＴのドレイン電極の形成に適用される製造方法である。上記構成により、縦型パワーＭＯＳＦＥＴのドレイン電極の接触抵抗を低減することが可能になる。
【００１３】
図１は、本実施の形態の半導体装置の製造方法を示す工程断面図である。
【００１４】
まず、例えばアンチモン（Ｓｂ）を比較的低濃度にドープしたｎ型のシリコン（Ｓｉ）基板１０を準備する。ドーパントであるｎ型不純物濃度は、耐圧を維持するために、例えば、３×１０１８ｃｍ−３以下であることが好ましい。
【００１５】
シリコン基板１０の上面には、公知の製造方法で、ｐ−型のウェル領域１２、ｎ＋型のソース領域１４、ｐ＋型のウェルコンタクト領域１６、ゲート絶縁膜１７、ゲート電極１８が形成される。また、シリコン基板１０の裏面には自然酸化膜や保護酸化膜等の酸化膜２０が形成されている（図１（ａ））。
【００１６】
次に、酸化膜２０をエッチングにより除去する（図１（ｂ））。エッチングは、例えば、純水で希釈したフッ化水素酸により行われる。
【００１７】
次に、シリコン基板１０の裏面に硫黄（Ｓ）を含有する硫黄含有膜２２を堆積する（図１（ｃ））。硫黄含有膜２２は、例えば、硫黄とニッケルを含有する非金属の膜、例えば、硫化ニッケル（ＮｉＳ）の薄膜である。
【００１８】
硫黄含有膜２２は、例えば、蒸着またはスパッタ法により堆積する。安定した化合物である硫化ニッケルのターゲットを用いたスパッタ法によって形成されることが、量産性を上げる観点から望ましい。
【００１９】
硫黄含有膜２２の膜厚は、例えば、３０ｎｍ程度であり、２ｎｍ以上１００ｎｍ以下であることが望ましい。２ｎｍ未満になると、ドレイン電極の接触抵抗低減効果が十分得られないおそれがある、
【００２０】
なお、硫黄含有膜２２には必ずしも金属が含有されなくてもよいが、金属が含有される場合は、金属がニッケル（Ｎｉ）、チタン（Ｔｉ）、または、コバルト（Ｃｏ）であることが望ましい。これらの金属はシリコン基板１０と反応してシリサイドを形成しやすいからである。
【００２１】
次に、硫黄含有膜２２上に、第１の金属を含有する第１の金属膜２４を堆積する（図１（ｄ））。第１の金属膜２４は、例えば、蒸着またはスパッタ法により堆積する。第１の金属膜２４は、例えば、ニッケルの薄膜である。第１の金属としては、ニッケルの他には、シリサイドを形成しやすいチタン、または、コバルトであることが望ましい。
【００２２】
第１の金属膜２４の膜厚は、例えば、６０ｎｍ程度である。
【００２３】
なお、硫黄含有膜２２に金属が含まれる場合は、第１の金属膜２４に含有される第１の金属と同種の金属とすることがプロセスの安定性の観点から望ましい。
【００２４】
次に、例えば、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）による熱処理を行う。この熱処理により、シリコン基板１０と、第１の金属膜２４を反応させてシリサイド膜２６を形成する。また、この熱処理により、シリコン基板１０とシリサイド膜２６との界面に硫黄原子が導入された界面層２８が形成される（図１（ｅ））。
【００２５】
この界面層２８は、例えば１×１０２０ａｔｏｍｓ／ｃｍ３以上の高濃度の硫黄原子（Ｓ）が偏析する層である。
【００２６】
例えば、硫黄含有膜２２が硫黄とニッケルを含有する膜であり、第１の金属膜２４がニッケル膜である場合は、ニッケルシリサイド膜２６が形成されるとともに、シリコン基板
１０とニッケルシリサイド膜２６との界面に硫黄原子を含有する界面層２８が形成される。
【００２７】
熱処理の温度は、３５０℃以上５５０℃以下であることが望ましい。３５０℃未満では反応が十分に進まないおそれがある。また５５０℃を超えるとシリサイド膜が凝集するなどの問題が生ずるおそれがある。
【００２８】
なお、シリサイド膜２６が縦型パワーＭＯＳＦＥＴのドレイン電極として機能する。
【００２９】
本実施の形態の半導体装置の製造方法によれば、例えば、１×１０１９ｃｍ−３以下の比較的低濃度のｎ型半導体基板上に、非ドーパントである硫黄を用いて低抵抗な金属半導体化合物電極の形成が可能となる。したがって、縦型パワーＭＯＳＦＥＴにおいても、ドーパントの拡散による素子の耐圧劣化を生じさせることなく低抵抗の金属半導体化合物電極が形成できる。また、イオン注入やエピタキシャル成長など高価なプロセスを用いずに低抵抗の金属半導体化合物電極が形成できる。さらに、イオン注入ダメージによる結晶欠陥に起因する素子の特性劣化の懸念もない。
【００３０】
本実施の形態の製造方法により、低濃度の半導体に対しても、低い接触抵抗が実現できるのは、以下の理由によると考えられる。ｎ型半導体と金属半導体化合物との界面の高濃度の硫黄原子の存在により、ｎ型半導体の伝導体付近に界面準位が形成される。この界面準位により、フェルミ準位がｎ型半導体の伝導体付近にピニングされるため、ｎ型半導体と金属半導体化合物との界面のショットキー障壁が低下する。
【００３１】
図２は、本実施の形態の半導体装置の製造方法による半導体―金属半導体化合物間の電圧−電流特性を示す図である。図２（ａ）が縦軸を対数表示にした図、図２（ｂ）が縦軸を線形表示にした図である。
【００３２】
図２の実施例の構造は、ｎ型不純物濃度が１×１０１６ｃｍ−３のシリコン基板に、硫化ニッケル（ＮｉＳ）をターゲットとする蒸着により硫黄とニッケルを含有する膜を３０ｎｍ、ニッケルをターゲットとする蒸着によりニッケル膜を６０ｎｍ堆積した後、ＲＴＡにより５００℃、１０分の熱処理を行って作成している。また、比較例の構造は、硫黄とニッケルを含有する膜を堆積しない以外は実施例と同様に作成している。
【００３３】
図２（ａ）から明らかなように、実施例によれば、比較例に対してショットキー障壁が低下したことにより、比較例に対し、逆方向（負の印加電圧側）、順方向（正の印加電圧側）ともに電流が増加している。また、図２（ｂ）から明らかように、比較例では非オーミック特性が顕著であるのに対し、実施例ではオーミック特性が実現されている。
【００３４】
図３は、本実施の形態の変形例の半導体装置の製造方法を示す工程断面図である。硫黄含有膜２２上に、第１の金属を含有する第１の金属膜２４を堆積するまでは実施の形態と同様である（図３（ａ）〜図３（ｄ））。
【００３５】
その後、第１の金属膜２４上に、第１の金属と異なる第２の金属を含有する第２の金属膜３０を堆積する（図３（ｅ））。
【００３６】
その後、例えば、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）による熱処理を行う。この熱処理により、シリコン基板１０と、第１の金属膜２４を反応させてシリサイド膜２６を形成する。また、この熱処理により、シリコン基板１０とシリサイド膜２６との界面に硫黄原子が導入された界面層２８が形成される（図３（ｆ））。
【００３７】
第２の金属膜３０は、熱処理中に硫黄含有膜２２中の硫黄が酸化されたり、外方拡散されたりすることを防ぐキャップ膜として機能する。第２の金属は、第１の金属よりもシリサイド化温度が高い金属であることが好ましい。例えば、バナジウム（Ｖ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）、チタンナイトライド（ＴｉＮ）が好適である。
【００３８】
また、第２の金属膜３０の膜厚は、例えば３０ｎｍ程度である。
【００３９】
図４は、本実施の形態の変形例の半導体装置の製造方法による半導体―金属半導体化合物間の電圧−電流特性を示す図である。
【００４０】
図４の変形例の構造は、ｎ型不純物濃度が１×１０１６ｃｍ−３のシリコン基板に、硫化ニッケル（ＮｉＳ）をターゲットとする蒸着により硫黄とニッケルを含有する膜を３０ｎｍ、ニッケルをターゲットとする蒸着によりニッケル膜を６０ｎｍ、チタンをターゲットとする蒸着によるチタン膜を３０ｎｍ堆積した後、ＲＴＡにより５００℃、１０分の熱処理を行って作成している。比較例の構造は、図２の比較例と同様である。
【００４１】
図４から明らかなように、変形例によれば、比較例に対してショットキー障壁が低下したことにより、比較例に対し、逆方向（負の印加電圧側）、順方向（正の印加電圧側）ともに電流が増加している。また、図２（ａ）のキャップ膜なしの場合に比べても、電流が増加している。
【００４２】
本変形例によれば、さらに、ｎ型半導体−金属半導体化合物間の接触抵抗を低減することが可能となる。
【００４３】
（第２の実施の形態）
本実施の形態の半導体装置の製造方法は、ｎ型半導体上に硫黄と第１の金属を含有する硫黄含有膜を堆積し、熱処理によりｎ型半導体と硫黄含有膜を反応させて金属半導体化合物膜を形成するとともに、ｎ型半導体と金属半導体化合物膜との界面に硫黄を導入する。
【００４４】
本実施の形態は、硫黄含有膜に金属を含有させるとともに、硫黄含有膜上には金属膜を堆積せずに、熱処理を行う点で、第１の実施の形態と相違する。以下、第１の実施の形態と重複する内容については一部記載を省略する。
【００４５】
図５は、本実施の形態の半導体装置の製造方法を示す工程断面図である。
【００４６】
まず、例えばアンチモン（Ｓｂ）を比較的低濃度にドープしたｎ型のシリコン（Ｓｉ）基板１０を準備する。ドーパントであるｎ型不純物濃度は、耐圧を維持するために、例えば、３×１０１８ｃｍ−３以下であることが好ましい。
【００４７】
シリコン基板１０の上面には、公知の製造方法で、ｐ−型のウェル領域１２、ｎ＋型のソース領域１４、ｐ＋型のウェルコンタクト領域１６、ゲート電極１８が形成される。また、シリコン基板１０の裏面には自然酸化膜や保護酸化膜等の酸化膜２０が形成されている（図５（ａ））。
【００４８】
次に、酸化膜２０をエッチングにより除去する（図５（ｂ））。エッチングは、例えば、純水で希釈したフッ化水素酸により行われる。
【００４９】
次に、シリコン基板１０の裏面に硫黄（Ｓ）と第１の金属を含有する硫黄含有膜３２を堆積する（図５（ｃ））。硫黄含有膜３２は、例えば、硫黄とニッケルを含有する非金属の膜、例えば、硫化ニッケル（ＮｉＳ）の薄膜である。
【００５０】
硫黄含有膜３２は、例えば、蒸着またはスパッタ法により堆積する。安定した化合物である硫化ニッケルのターゲットを用いたスパッタ法によって形成されることが、量産性を上げる観点から望ましい。
【００５１】
硫黄含有膜３２の膜厚は、例えば、３０ｎｍ程度であり、２ｎｍ以上１００ｎｍ以下であることが望ましい。２ｎｍ未満になると、ドレイン電極の接触抵抗低減効果が十分得られないおそれがある、
【００５２】
第１の金属としては、ニッケルの他には、シリサイドを形成しやすいチタン、または、コバルトであることが望ましい。
【００５３】
次に、例えば、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）による熱処理を行う。この熱処理により、シリコン基板１０と、硫黄含有膜３２を反応させてシリサイド膜２６を形成する。また、この熱処理により、シリコン基板１０とシリサイド膜２６との界面に硫黄原子が導入された界面層２８が形成される（図５（ｄ））。
【００５４】
例えば、硫黄含有膜２２が硫化ニッケル（ＮｉＳ）である場合は、ニッケルシリサイド膜２６が形成されるとともに、シリコン基板１０とニッケルシリサイド膜２６との界面に硫黄原子を含有する界面層２８が形成される。硫黄原子は、熱処理により、ニッケルシリサイド膜２６中を拡散し、界面へ達する。
【００５５】
熱処理の温度は、３５０℃以上５５０℃以上であることが望ましい。４５０℃未満では反応が十分に進まないおそれがある。また５５０℃を超えるとシリサイド膜が凝集するなどの問題が生ずるおそれがある。
【００５６】
なお、シリサイド膜２６が縦型パワーＭＯＳＦＥＴのドレイン電極として機能する。
【００５７】
本実施の形態の半導体装置の製造方法によれば、第１の実施の形態と同様の効果が得られる。さらに、金属膜の堆積工程が削減できるため製造コストの低減も実現できる。
【００５８】
図６は、本実施の形態の変形例の半導体装置の製造方法を示す工程断面図である。硫黄含有膜３２を堆積するまでは実施の形態と同様である（図６（ａ）〜図６（ｃ））。
【００５９】
その後、硫黄含有膜３２上に、第１の金属と異なる第２の金属を含有する第２の金属膜３０を堆積する（図６（ｄ））。その後、例えば、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）による熱処理を行う。この熱処理により、シリコン基板１０と、硫黄含有膜３２を反応させてシリサイド膜２６を形成する。また、この熱処理により、シリコン基板１０とシリサイド膜２６との界面に硫黄原子が導入された界面層２８が形成される（図６（ｅ））。
【００６０】
第２の金属膜３０は、熱処理中に硫黄含有膜２２中の硫黄が酸化されたり、外方拡散されたりすることを防ぐキャップ膜として機能する。第２の金属は、第１の金属よりもシリサイド化温度が高い金属であることが好ましい。例えば、バナジウム（Ｖ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）、チタンナイトライド（ＴｉＮ）が好適である。
【００６１】
また、第２の金属膜３０の膜厚は、例えば３０ｎｍ程度である。
【００６２】
本変形例によれば、さらに、ｎ型半導体−金属半導体化合物間の接触抵抗を低減することが可能となる。
【００６３】
（第３の実施の形態）
本実施の形態の半導体装置の製造方法は、ｎ型半導体上に第１の金属を含有する第１の金属膜を堆積し、第１の熱処理によりｎ型半導体と第１の金属膜を反応させて金属半導体化合物膜を形成し、金属半導体化合物膜上に、硫黄を含有する硫黄含有膜を堆積し、第２の熱処理によりｎ型半導体と金属半導体化合物膜との界面に硫黄を導入する。
【００６４】
本実施の形態は、金属半導体化合物を形成した後、硫黄含有膜を堆積し、さらに熱処理を行う点で、第１の実施の形態と相違する。以下、第１の実施の形態と重複する内容については一部記載を省略する。
【００６５】
図７は、本実施の形態の半導体装置の製造方法を示す工程断面図である。
【００６６】
まず、例えばアンチモン（Ｓｂ）を比較的低濃度にドープしたｎ型のシリコン（Ｓｉ）基板１０を準備する。ドーパントであるｎ型不純物濃度は、耐圧を維持するために、例えば、３×１０１８ｃｍ−３以下であることが好ましい。
【００６７】
シリコン基板１０の上面には、公知の製造方法で、ｐ−型のウェル領域１２、ｎ＋型のソース領域１４、ｐ＋型のウェルコンタクト領域１６、ゲート電極１８が形成される。また、シリコン基板１０の裏面には自然酸化膜や保護酸化膜等の酸化膜２０が形成されている（図７（ａ））。
【００６８】
次に、酸化膜２０をエッチングにより除去する（図７（ｂ））。エッチングは、例えば、純水で希釈したフッ化水素酸により行われる。
【００６９】
次に、シリコン基板１０の裏面に第１の金属を含有する第１の金属膜２４を堆積する（図７（ｃ））。第１の金属膜２４は、例えば、蒸着またはスパッタ法により堆積する。第１の金属膜２４は、例えば、ニッケルの薄膜である。第１の金属としては、ニッケルの他には、シリサイドを形成しやすいチタン、または、コバルトであることが望ましい。
【００７０】
第１の金属膜２４の膜厚は、例えば、６０ｎｍ程度である。
【００７１】
次に、例えば、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）による第１の熱処理を行う。この熱処理により、シリコン基板１０と、第１の金属膜２４を反応させてシリサイド膜２６を形成する（図７（ｄ））。
【００７２】
例えば、第１の金属膜２４がニッケル膜である場合は、ニッケルシリサイド膜２６が形成される。
【００７３】
第１の熱処理の温度は、４５０℃以上５５０℃以上であることが望ましい。４５０℃未満では反応が十分に進まないおそれがある。また５５０℃を超えるとシリサイド膜が凝集するなどの問題が生ずるおそれがある。
【００７４】
次に、シリサイド膜２６上に硫黄（Ｓ）を含有する硫黄含有膜２２を堆積する（図６（ｅ））。硫黄含有膜２２は、例えば、硫黄とニッケルを含有する非金属の膜、例えば、硫化ニッケル（ＮｉＳ）の薄膜である。
【００７５】
硫黄含有膜２２は、例えば、蒸着またはスパッタ法により堆積する。安定した化合物である硫化ニッケルのターゲットを用いたスパッタ法によって形成されることが、量産性を上げる観点から望ましい。
【００７６】
硫黄含有膜２２の膜厚は、例えば、３０ｎｍ程度であり、２ｎｍ以上１００ｎｍ以下であることが望ましい。２ｎｍ未満になると、ドレイン電極の接触抵抗低減効果が十分得られないおそれがある、
【００７７】
なお、硫黄含有膜２２には必ずしも金属が含有されなくてもよいが、金属が含有される場合は、金属がニッケル（Ｎｉ）、チタン（Ｔｉ）、または、コバルト（Ｃｏ）であることが望ましい。これらの金属はシリコン基板１０と反応してシリサイドを形成しやすいからである。
【００７８】
なお、硫黄含有膜２２に金属が含まれる場合は、第１の金属膜２４に含有される第１の金属と同種の金属とすることがプロセスの安定性の観点から望ましい。
【００７９】
次に、例えば、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）による第２の熱処理を行う。この熱処理により、シリコン基板１０とシリサイド膜２６との界面に硫黄原子が導入された界面層２８が形成される（図７（ｆ））。
【００８０】
例えば、第１の金属膜２４がニッケル膜であり、硫黄含有膜２２が硫黄とニッケルを含有する膜である場合は、シリコン基板１０とニッケルシリサイド膜２６との界面に硫黄原子を含有する界面層２８が形成される。硫黄原子は、熱処理により、ニッケルシリサイド膜２６中を拡散し、界面へ達する。
【００８１】
第２の熱処理の温度は、４５０℃以上５５０℃以上であることが望ましい。４５０℃未満では反応が十分に進まないおそれがある。また５５０℃を超えるとシリサイド膜が凝集するなどの問題が生ずるおそれがある。
【００８２】
なお、シリサイド膜２６が縦型パワーＭＯＳＦＥＴのドレイン電極として機能する。
【００８３】
本実施の形態の半導体装置の製造方法によっても、第１の実施の形態と同様の効果が実現される。
【００８４】
図８は、本実施の形態の変形例の半導体装置の製造方法を示す工程断面図である。第１の金属膜２４上に、硫黄含有膜２２を堆積するまでは実施の形態と同様である（図８（ａ）〜図８（ｅ））。
【００８５】
その後、硫黄含有膜２２上に、第１の金属と異なる第２の金属を含有する第２の金属膜３０を堆積する（図８（ｆ））。その後、例えば、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）による第２の熱処理を行う。この第２の熱処理により、シリコン基板１０とシリサイド膜２６との界面に硫黄原子が導入された界面層２８が形成される（図８（ｇ））。
【００８６】
第２の金属膜３０は、熱処理中に硫黄含有膜２２中の硫黄が酸化されたり、外方拡散されたりすることを防ぐキャップ膜として機能する。第２の金属は、第１の金属よりもシリサイド化温度が高い金属であることが好ましい。例えば、バナジウム（Ｖ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）、チタンナイトライド（ＴｉＮ）が好適である。
【００８７】
また、第２の金属膜３０の膜厚は、例えば３０ｎｍ程度である。
【００８８】
図９は、本実施の形態の変形例の半導体装置の製造方法による半導体―金属半導体化合物間の電圧−電流特性を示す図である。
【００８９】
図９の変形例の構造は、ｎ型不純物濃度が１×１０１６ｃｍ−３のシリコン基板に、ニッケル（Ｎｉ）をターゲットとする蒸着によりニッケル膜を２０ｎｍ堆積した後、ＲＴＡにより４５０℃、１０分の熱処理を行ってニッケルシリサイド膜を形成し、その後に硫化ニッケルをターゲットとする蒸着によってニッケルと硫黄を含有する膜３０ｎｍを堆積し、チタンをターゲットとする蒸着によるチタン膜を３０ｎｍ堆積した後、ＲＴＡにより５００℃，１０分の熱処理を行って作成している。比較例の構造は、図２の比較例と同様である。
【００９０】
図９から明らかなように、変形例によれば、比較例に対してショットキー障壁が低下したことにより、比較例に対し、逆方向（負の印加電圧側）、順方向（正の印加電圧側）ともに電流が増加している。
【００９１】
本変形例によれば、さらに、ｎ型半導体−金属半導体化合物間の接触抵抗を低減することが可能となる。
【００９２】
（第４の実施の形態）
本実施の形態の半導体装置の製造方法は、縦型パワーＭＯＳＦＥＴのドレイン電極の形成に適用される製造方法ではなく、ｐｎダイオードのｎ側電極の形成に適用される製造方法である点で第１の実施の形態と相違する。以下、第１の実施の形態と重複する内容については一部記載を省略する。
【００９３】
図１０は、本実施の形態の半導体装置の製造方法を示す工程断面図である。
【００９４】
まず、例えばリン（ｐ）を比較的低濃度にドープしたｎ型のシリコン（Ｓｉ）基板１０を準備する。ドーパントであるｎ型不純物濃度は、ダイオードの耐圧を維持するために、例えば、３×１０１８ｃｍ−３以下であることが好ましい。
【００９５】
シリコン基板１０の上面には、公知の製造方法で、ｐ型領域４０、ｐ側電極４２が形成される。また、シリコン基板１０の裏面には自然酸化膜や保護酸化膜等の酸化膜２０が形成されている（図１０（ａ））。
【００９６】
次に、酸化膜２０をエッチングにより除去する（図１０（ｂ））。
【００９７】
次に、シリコン基板１０の裏面に硫黄（Ｓ）を含有する硫黄含有膜２２を堆積する（図１０（ｃ））。
【００９８】
次に、硫黄含有膜２２上に、第１の金属を含有する第１の金属膜２４を堆積する（図１０（ｄ））。
【００９９】
次に、例えば、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）による熱処理を行う。この熱処理により、シリコン基板１０と、第１の金属膜２４を反応させてシリサイド膜２６を形成する。また、この熱処理により、シリコン基板１０とシリサイド膜２６との界面に硫黄原子が導入された界面層２８が形成される（図１０（ｅ））。
【０１００】
なお、シリサイド膜２６がダイオードのｎ側電極として機能する。
【０１０１】
本実施の形態の半導体装置の製造方法によれば、金属半導体化合物電極の形成について、第１の実施の形態同様の効果が得られる。したがって、安価なプロセスで、信頼性が高く、高耐圧のダイオードが実現される。
【０１０２】
図１１は、本実施の形態の変形例の半導体装置の製造方法を示す工程断面図である。硫黄含有膜２２上に、第１の金属を含有する第１の金属膜２４を堆積するまでは実施の形態と同様である（図１１（ａ）〜図１１（ｄ））。
【０１０３】
その後、第１の金属膜２４上に、第１の金属と異なる第２の金属を含有する第２の金属膜３０を堆積する（図１１（ｅ））。
【０１０４】
その後、例えば、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）による熱処理を行う。この熱処理により、シリコン基板１０と、第１の金属膜２４を反応させてシリサイド膜２６を形成する。また、この熱処理により、シリコン基板１０とシリサイド膜２６との界面に硫黄原子が導入された界面層２８が形成される（図１１（ｆ））。
【０１０５】
第２の金属膜３０は、熱処理中に硫黄含有膜２２中の硫黄が酸化されたり、外方拡散されたりすることを防ぐキャップ膜として機能する。
【０１０６】
本変形例によれば、さらに、ｎ型半導体−金属半導体化合物間の接触抵抗を低減することが可能となる。
【０１０７】
（第５の実施の形態）
本実施の形態の半導体装置の製造方法は、縦型パワーＭＯＳＦＥＴのドレイン電極の形成に適用される製造方法ではなく、ｐｎダイオードのｎ側電極の形成に適用される製造方法である点で第２の実施の形態と相違する。以下、第２の実施の形態と重複する内容については一部記載を省略する。
【０１０８】
図１２は、本実施の形態の半導体装置の製造方法を示す工程断面図である。
【０１０９】
まず、例えばリン（Ｐ）を比較的低濃度にドープしたｎ型のシリコン（Ｓｉ）基板１０を準備する。ドーパントであるｎ型不純物濃度は、耐圧を維持するために、例えば、３×１０１８ｃｍ−３以下であることが好ましい。
【０１１０】
シリコン基板１０の上面には、公知の製造方法で、ｐ型領域４０、ｐ側電極４２が形成される。また、シリコン基板１０の裏面には自然酸化膜や保護酸化膜等の酸化膜２０が形成されている（図１２（ａ））。
【０１１１】
次に、酸化膜２０をエッチングにより除去する（図１２（ｂ））。
【０１１２】
次に、シリコン基板１０の裏面に硫黄（Ｓ）と第１の金属を含有する硫黄含有膜３２を堆積する（図１２（ｃ））。
【０１１３】
次に、例えば、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）による熱処理を行う。この熱処理により、シリコン基板１０と、硫黄含有膜３２を反応させてシリサイド膜２６を形成する。また、この熱処理により、シリコン基板１０とシリサイド膜２６との界面に硫黄原子が導入された界面層２８が形成される（図１２（ｄ））。
【０１１４】
なお、シリサイド膜２６がダイオードのｎ側電極として機能する。
【０１１５】
本実施の形態の半導体装置の製造方法によれば、金属半導体化合物電極の形成について、第２の実施の形態同様の効果が得られる。したがって、安価なプロセスで、信頼性が高く、高耐圧のダイオードが実現される。
【０１１６】
図１３は、本実施の形態の変形例の半導体装置の製造方法を示す工程断面図である。硫黄含有膜３２を堆積するまでは実施の形態と同様である（図１３（ａ）〜図１３（ｃ））。
【０１１７】
その後、硫黄含有膜３２上に、第１の金属と異なる第２の金属を含有する第２の金属膜３０を堆積する（図１３（ｄ））。その後、例えば、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）による熱処理を行う。この熱処理により、シリコン基板１０と、硫黄含有膜３２を反応させてシリサイド膜２６を形成する。また、この熱処理により、シリコン基板１０とシリサイド膜２６との界面に硫黄原子が導入された界面層２８が形成される（図１３（ｅ））。
【０１１８】
第２の金属膜３０は、熱処理中に硫黄含有膜２２中の硫黄が酸化されたり、外方拡散されたりすることを防ぐキャップ膜として機能する。
【０１１９】
本変形例によれば、さらに、ｎ型半導体−金属半導体化合物間の接触抵抗を低減することが可能となる。
【０１２０】
（第６の実施の形態）
本実施の形態の半導体装置の製造方法は、縦型パワーＭＯＳＦＥＴのドレイン電極の形成に適用される製造方法ではなく、ｐｎダイオードのｎ側電極の形成に適用される製造方法である点で第３の実施の形態と相違する。以下、第３の実施の形態と重複する内容については一部記載を省略する。
【０１２１】
図１４は、本実施の形態の半導体装置の製造方法を示す工程断面図である。
【０１２２】
まず、例えばリン（ｐ）を比較的低濃度にドープしたｎ型のシリコン（Ｓｉ）基板１０を準備する。ドーパントであるｎ型不純物濃度は、ダイオードの耐圧を維持するために、例えば、３×１０１８ｃｍ−３以下であることが好ましい。
【０１２３】
シリコン基板１０の上面には、公知の製造方法で、ｐ型領域４０、ｐ側電極４２が形成される。また、シリコン基板１０の裏面には自然酸化膜や保護酸化膜等の酸化膜２０が形成されている（図１４（ａ））。
【０１２４】
次に、酸化膜２０をエッチングにより除去する（図１４（ｂ））。
【０１２５】
次に、シリコン基板１０の裏面に第１の金属を含有する第１の金属膜２４を堆積する（図１４（ｃ））。
【０１２６】
次に、例えば、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）による第１の熱処理を行う。この熱処理により、シリコン基板１０と、第１の金属膜２４を反応させてシリサイド膜２６を形成する（図１４（ｄ））。
【０１２７】
次に、シリサイド膜２６上に硫黄（Ｓ）を含有する硫黄含有膜２２を堆積する（図１４（ｅ））。
【０１２８】
次に、例えば、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）による第２の熱処理を行う。この熱処理により、シリコン基板１０とシリサイド膜２６との界面に硫黄原子が導入された界面層２８が形成される（図１４（ｆ））。
【０１２９】
なお、シリサイド膜２６がダイオードのｎ側電極として機能する。
【０１３０】
本実施の形態の半導体装置の製造方法によれば、金属半導体化合物電極の形成について、第３の実施の形態同様の効果が得られる。したがって、安価なプロセスで、信頼性が高く、高耐圧のダイオードが実現される。
【０１３１】
図１５は、本実施の形態の変形例の半導体装置の製造方法を示す工程断面図である。第１の金属膜２４上に、硫黄含有膜２２を堆積するまでは実施の形態と同様である（図１５（ａ）〜図１５（ｅ））。
【０１３２】
その後、硫黄含有膜２２上に、第１の金属と異なる第２の金属を含有する第２の金属膜３０を堆積する（図１５（ｆ））。その後、例えば、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）による第２の熱処理を行う。この第２の熱処理により、シリコン基板１０とシリサイド膜２６との界面に硫黄原子が導入された界面層２８が形成される（図１５（ｇ））。
【０１３３】
第２の金属膜３０は、熱処理中に硫黄含有膜２２中の硫黄が酸化されたり、外方拡散されたりすることを防ぐキャップ膜として機能する。
【０１３４】
本変形例によれば、さらに、ｎ型半導体−金属半導体化合物間の接触抵抗を低減することが可能となる。
【０１３５】
（第７の実施の形態）
本実施の形態の半導体装置の製造方法は、縦型パワーＭＯＳＦＥＴのドレイン電極の形成に適用される製造方法ではなく、ロジック向けｎ型ＭＯＳＦＥＴのソース・ドレイン電極の形成に適用される製造方法である点で第１の実施の形態と相違する。以下、第１の実施の形態と重複する内容については一部記載を省略する。
【０１３６】
図１６は、本実施の形態の半導体装置の製造方法を示す工程断面図である。
【０１３７】
まず、ｐ型のシリコン（Ｓｉ）基板１０を準備する。
【０１３８】
シリコン基板１０の上面には、公知の製造方法で、ｎ＋型ソース・ドレイン領域５０、ｎ−型エクステンション領域５２、ゲート電極５４、ゲート側壁５６が形成される。また、ｎ＋型ソース・ドレイン領域５０上には自然酸化膜の酸化膜２０が形成されている（図１６（ａ））。
【０１３９】
次に、酸化膜２０をエッチングにより除去する（図１６（ｂ））。
【０１４０】
次に、ｎ＋型ソース・ドレイン領域５０上に硫黄（Ｓ）を含有する硫黄含有膜２２を堆積する（図１６（ｃ））。
【０１４１】
次に、硫黄含有膜２２上に、第１の金属を含有する第１の金属膜２４を堆積する（図１６（ｄ））。
【０１４２】
次に、例えば、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）による熱処理を行う。この熱処理により、シリコン基板１０と、第１の金属膜２４を反応させてシリサイド膜２６を形成する。また、この熱処理により、シリコン基板１０とシリサイド膜２６との界面に硫黄原子が導入された界面層２８が形成される（図１６（ｅ））。
【０１４３】
その後、未反応の硫黄含有膜２２、第１の金属膜２４を酸によるウェットエッチングで除去する（図１６（ｆ））。
【０１４４】
なお、シリサイド膜２６がｎ型ＭＯＳＦＥＴのソース・ドレイン電極として機能する。
【０１４５】
本実施の形態の半導体装置の製造方法によれば、金属半導体化合物電極の形成について、第１の実施の形態同様の効果が得られる。したがって、安価なプロセスで、信頼性が高く、高駆動力を有するＭＯＳＦＥＴが実現される。
【０１４６】
特に、信頼性に関しては、イオン注入ダメージに起因する素子の特性劣化、例えば、ゲート絶縁膜の信頼性劣化や、ＭＯＳＦＥＴのリーク電流増大等の懸念がないことからも、向上が見込まれる。。
【０１４７】
図１７は、本実施の形態の変形例の半導体装置の製造方法を示す工程断面図である。硫黄含有膜２２上に、第１の金属を含有する第１の金属膜２４を堆積するまでは実施の形態と同様である（図１７（ａ）〜図１７（ｄ））。
【０１４８】
その後、第１の金属膜２４上に、第１の金属と異なる第２の金属を含有する第２の金属膜３０を堆積する（図１７（ｅ））。
【０１４９】
その後、例えば、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）による熱処理を行う。この熱処理により、シリコン基板１０と、第１の金属膜２４を反応させてシリサイド膜２６を形成する。また、この熱処理により、シリコン基板１０とシリサイド膜２６との界面に硫黄原子が導入された界面層２８が形成される（図１７（ｆ））。
【０１５０】
第２の金属膜３０は、熱処理中に硫黄含有膜２２中の硫黄が酸化されたり、外方拡散されたりすることを防ぐキャップ膜として機能する。
【０１５１】
その後、第２の金属膜３０、未反応の硫黄含有膜２２、第１の金属膜２４を酸によるウェットエッチングで除去する（図１７（ｇ））。
【０１５２】
本変形例によれば、さらに、ｎ型半導体−金属半導体化合物間の接触抵抗を低減することが可能となる。
【０１５３】
なお、本実施の形態では、ゲート電極をソース・ドレイン構造の形成前に形成するいわゆるゲート先作りプロセスを例に説明しているが、ゲート電極をソース・ドレイン構造の形成後に形成するいわゆるゲート後作りプロセスを採用することも可能である。
【０１５４】
（第８の実施の形態）
本実施の形態の半導体装置の製造方法は、縦型パワーＭＯＳＦＥＴのドレイン電極の形成に適用される製造方法ではなく、ロジック向けｎ型ＭＯＳＦＥＴのソース・ドレイン電極の形成に適用される製造方法である点で第２の実施の形態と相違する。以下、第２の実施の形態と重複する内容については一部記載を省略する。
【０１５５】
図１８は、本実施の形態の半導体装置の製造方法を示す工程断面図である。
【０１５６】
まず、ｐ型のシリコン（Ｓｉ）基板１０を準備する。
【０１５７】
シリコン基板１０の上面には、公知の製造方法で、ｎ＋型ソース・ドレイン領域５０、ｎ−型エクステンション領域５２、ゲート電極５４、ゲート側壁５６が形成される。また、ｎ＋型ソース・ドレイン領域５０上には自然酸化膜の酸化膜２０が形成されている（図１８（ａ））。
【０１５８】
次に、酸化膜２０をエッチングにより除去する（図１８（ｂ））。
【０１５９】
次に、ｎ＋型ソース・ドレイン領域５０上に硫黄（Ｓ）と第１の金属を含有する硫黄含有膜３２を堆積する（図１８（ｃ））。
【０１６０】
次に、例えば、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）による熱処理を行う。この熱処理により、シリコン基板１０と、硫黄含有膜３２を反応させてシリサイド膜２６を形成する。また、この熱処理により、シリコン基板１０とシリサイド膜２６との界面に硫黄原子が導入された界面層２８が形成される（図１８（ｄ））。
【０１６１】
その後、未反応の硫黄含有膜３２を酸によるウェットエッチングで除去する（図１８（ｅ））。
【０１６２】
本実施の形態の半導体装置の製造方法によれば、金属半導体化合物電極の形成について、第２の実施の形態同様の効果が得られる。したがって、安価なプロセスで、信頼性が高く、高駆動力を有するＭＯＳＦＥＴが実現される。
【０１６３】
特に、信頼性に関しては、イオン注入ダメージに起因する素子の特性劣化、例えば、ゲート絶縁膜の信頼性劣化や、ＭＯＳＦＥＴのリーク電流増大等の懸念がないことからも、向上が見込まれる。
【０１６４】
図１９は、本実施の形態の変形例の半導体装置の製造方法を示す工程断面図である。硫黄含有膜３２を堆積するまでは実施の形態と同様である（図１９（ａ）〜図１９（ｃ））。
【０１６５】
その後、硫黄含有膜３２上に、第１の金属と異なる第２の金属を含有する第２の金属膜３０を堆積する（図１９（ｄ））。その後、例えば、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）による熱処理を行う。この熱処理により、シリコン基板１０と、硫黄含有膜３２を反応させてシリサイド膜２６を形成する。また、この熱処理により、シリコン基板１０とシリサイド膜２６との界面に硫黄原子が導入された界面層２８が形成される（図１９（ｅ））。
【０１６６】
第２の金属膜３０は、熱処理中に硫黄含有膜２２中の硫黄が酸化されたり、外方拡散されたりすることを防ぐキャップ膜として機能する。
【０１６７】
その後、第２の金属膜３０、未反応の硫黄含有膜３２を酸によるウェットエッチングで除去する（図１９（ｆ））。
【０１６８】
本変形例によれば、さらに、ｎ型半導体−金属半導体化合物間の接触抵抗を低減することが可能となる。
【０１６９】
（第９の実施の形態）
本実施の形態の半導体装置の製造方法は、縦型パワーＭＯＳＦＥＴのドレイン電極の形成に適用される製造方法ではなく、ロジック向けｎ型ＭＯＳＦＥＴのソース・ドレイン電極の形成に適用される製造方法である点で第３の実施の形態と相違する。以下、第３の実施の形態と重複する内容については一部記載を省略する。
【０１７０】
図２０は、本実施の形態の半導体装置の製造方法を示す工程断面図である。
【０１７１】
まず、ｐ型のシリコン（Ｓｉ）基板１０を準備する。
【０１７２】
シリコン基板１０の上面には、公知の製造方法で、ｎ＋型ソース・ドレイン領域５０、ｎ−型エクステンション領域５２、ゲート電極５４、ゲート側壁５６が形成される。また、ｎ＋型ソース・ドレイン領域５０上には自然酸化膜の酸化膜２０が形成されている（図２０（ａ））。
【０１７３】
次に、酸化膜２０をエッチングにより除去する（図２０（ｂ））。
【０１７４】
次に、ｎ＋型ソース・ドレイン領域５０上に第１の金属を含有する第１の金属膜２４を堆積する（図２０（ｃ））。
【０１７５】
次に、例えば、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）による第１の熱処理を行う。この熱処理により、シリコン基板１０と、第１の金属膜２４を反応させてシリサイド膜２６を形成する（図２０（ｄ））。
【０１７６】
次に、シリサイド膜２６上に硫黄（Ｓ）を含有する硫黄含有膜２２を堆積する（図２０（ｅ））。
【０１７７】
次に、例えば、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）による第２の熱処理を行う。この熱処理により、シリコン基板１０とシリサイド膜２６との界面に硫黄原子が導入された界面層２８が形成される（図２０（ｆ））。
【０１７８】
その後、未反応の硫黄含有膜２２、第１の金属膜２４を酸によるウェットエッチングで除去する（図２０（ｇ））。
【０１７９】
なお、シリサイド膜２６がｎ型ＭＯＳＦＥＴのソース・ドレイン電極として機能する。
【０１８０】
本実施の形態の半導体装置の製造方法によれば、金属半導体化合物電極の形成について、第３の実施の形態同様の効果が得られる。したがって、安価なプロセスで、信頼性が高く、高駆動力を有するＭＯＳＦＥＴが実現される。
【０１８１】
特に、信頼性に関しては、イオン注入ダメージに起因する素子の特性劣化、例えば、ゲート絶縁膜の信頼性劣化や、ＭＯＳＦＥＴのリーク電流増大等の懸念がないことからも、向上が見込まれる。
【０１８２】
図２１は、本実施の形態の変形例の半導体装置の製造方法を示す工程断面図である。第１の金属膜２４上に、硫黄含有膜２２を堆積するまでは実施の形態と同様である（図２１（ａ）〜図２１（ｅ））。
【０１８３】
その後、硫黄含有膜２２上に、第１の金属と異なる第２の金属を含有する第２の金属膜３０を堆積する（図２１（ｆ））。その後、例えば、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）による第２の熱処理を行う。この第２の熱処理により、シリコン基板１０とシリサイド膜２６との界面に硫黄原子が導入された界面層２８が形成される（図２１（ｇ））。
【０１８４】
第２の金属膜３０は、熱処理中に硫黄含有膜２２中の硫黄が酸化されたり、外方拡散されたりすることを防ぐキャップ膜として機能する。
【０１８５】
その後、第２の金属膜３０、未反応の硫黄含有膜２２、第１の金属膜２４を酸によるウェットエッチングで除去する（図２１（ｈ））。
【０１８６】
本変形例によれば、さらに、ｎ型半導体−金属半導体化合物間の接触抵抗を低減することが可能となる。
【０１８７】
（第１０の実施の形態）
本実施の形態の半導体装置の製造方法は、縦型パワーＭＯＳＦＥＴのドレイン電極の形成に適用される製造方法ではなく、配線層等の基板へのコンタクト電極の形成に適用される製造方法である点で第１の実施の形態と相違する。以下、第１の実施の形態と重複する内容については一部記載を省略する。
【０１８８】
図２２は、本実施の形態の半導体装置の製造方法を示す工程断面図である。
【０１８９】
まず、ｐ型のシリコン（Ｓｉ）基板１０を準備する。
【０１９０】
シリコン基板１０の上面には、公知の製造方法で、ｎ型領域６０、層間絶縁膜６２、および、層間絶縁膜６２のｎ型領域６０部が開口されたコンタクトホールが形成される。また、シリコン基板１０のコンタクトホール底部には自然酸化膜の酸化膜２０が形成されている（図２２（ａ））。
【０１９１】
次に、酸化膜２０をエッチングにより除去する（図２２（ｂ））。
【０１９２】
次に、硫黄（Ｓ）を含有する硫黄含有膜２２を堆積する（図２２（ｃ））。
【０１９３】
次に、硫黄含有膜２２上に、第１の金属を含有する第１の金属膜２４を堆積する（図２２（ｄ））。
【０１９４】
次に、例えば、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）による熱処理を行う。この熱処理により、シリコン基板１０と、第１の金属膜２４を反応させてシリサイド膜２６を形成する。また、この熱処理により、シリコン基板１０とシリサイド膜２６との界面に硫黄原子が導入された界面層２８が形成される（図２２（ｅ））。
【０１９５】
なお、シリサイド膜２６がコンタクト電極として機能する。
【０１９６】
本実施の形態の半導体装置の製造方法によれば、金属半導体化合物電極の形成について、第１の実施の形態同様の効果が得られる。したがって、安価なプロセスで、低抵抗なコンタクト電極が実現される。
【０１９７】
図２３は、本実施の形態の変形例の半導体装置の製造方法を示す工程断面図である。硫黄含有膜２２上に、第１の金属を含有する第１の金属膜２４を堆積するまでは実施の形態と同様である（図２３（ａ）〜図２３（ｄ））。
【０１９８】
その後、第１の金属膜２４上に、第１の金属と異なる第２の金属を含有する第２の金属膜３０を堆積する（図２３（ｅ））。
【０１９９】
その後、例えば、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）による熱処理を行う。この熱処理により、シリコン基板１０と、第１の金属膜２４を反応させてシリサイド膜２６を形成する。また、この熱処理により、シリコン基板１０とシリサイド膜２６との界面に硫黄原子が導入された界面層２８が形成される（図２３（ｆ））。
【０２００】
第２の金属膜３０は、熱処理中に硫黄含有膜２２中の硫黄が酸化されたり、外方拡散されたりすることを防ぐキャップ膜として機能する。
【０２０１】
本変形例によれば、さらに、ｎ型半導体−金属半導体化合物間の接触抵抗を低減することが可能となる。
【０２０２】
（第１１の実施の形態）
本実施の形態の半導体装置の製造方法は、縦型パワーＭＯＳＦＥＴのドレイン電極の形成に適用される製造方法ではなく、配線層等の基板へのコンタクト電極の形成に適用される製造方法である点で第２の実施の形態と相違する。以下、第２の実施の形態と重複する内容については一部記載を省略する。
【０２０３】
図２４は、本実施の形態の半導体装置の製造方法を示す工程断面図である。
【０２０４】
まず、ｐ型のシリコン（Ｓｉ）基板１０を準備する。
【０２０５】
シリコン基板１０の上面には、公知の製造方法で、ｎ型領域６０、層間絶縁膜６２、および、層間絶縁膜６２のｎ型領域６０部が開口されたコンタクトホールが形成される。また、シリコン基板１０のコンタクトホール底部には自然酸化膜の酸化膜２０が形成されている（図２４（ａ））。
【０２０６】
次に、酸化膜２０をエッチングにより除去する（図２４（ｂ））。
【０２０７】
次に、硫黄（Ｓ）と第１の金属を含有する硫黄含有膜３２を堆積する（図２４（ｃ））。
【０２０８】
次に、例えば、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）による熱処理を行う。この熱処理により、シリコン基板１０と、硫黄含有膜３２を反応させてシリサイド膜２６を形成する。また、この熱処理により、シリコン基板１０とシリサイド膜２６との界面に硫黄原子が導入された界面層２８が形成される（図２４（ｄ））。
【０２０９】
なお、シリサイド膜２６がコンタクト電極として機能する。
【０２１０】
本実施の形態の半導体装置の製造方法によれば、金属半導体化合物電極の形成について、第２の実施の形態同様の効果が得られる。したがって、安価なプロセスで、低抵抗なコンタクト電極が実現される。
【０２１１】
図２５は、本実施の形態の変形例の半導体装置の製造方法を示す工程断面図である。硫黄含有膜３２を堆積するまでは実施の形態と同様である（図２５（ａ）〜図２５（ｃ））。
【０２１２】
その後、硫黄含有膜３２上に、第１の金属と異なる第２の金属を含有する第２の金属膜３０を堆積する（図２５（ｄ））。その後、例えば、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）による熱処理を行う。この熱処理により、シリコン基板１０と、硫黄含有膜３２を反応させてシリサイド膜２６を形成する。また、この熱処理により、シリコン基板１０とシリサイド膜２６との界面に硫黄原子が導入された界面層２８が形成される（図２５（ｅ））。
【０２１３】
第２の金属膜３０は、熱処理中に硫黄含有膜２２中の硫黄が酸化されたり、外方拡散されたりすることを防ぐキャップ膜として機能する。
【０２１４】
本変形例によれば、さらに、ｎ型半導体−金属半導体化合物間の接触抵抗を低減することが可能となる。
【０２１５】
（第１２の実施の形態）
本実施の形態の半導体装置の製造方法は、縦型パワーＭＯＳＦＥＴのドレイン電極の形成に適用される製造方法ではなく、配線層等の基板へのコンタクト電極の形成に適用される製造方法である点で第３の実施の形態と相違する。以下、第３の実施の形態と重複する内容については一部記載を省略する。
【０２１６】
図２６は、本実施の形態の半導体装置の製造方法を示す工程断面図である。
【０２１７】
まず、ｐ型のシリコン（Ｓｉ）基板１０を準備する。
【０２１８】
シリコン基板１０の上面には、公知の製造方法で、ｎ型領域６０、層間絶縁膜６２、および、層間絶縁膜６２のｎ型領域６０部が開口されたコンタクトホールが形成される。また、シリコン基板１０のコンタクトホール底部には自然酸化膜の酸化膜２０が形成されている（図２６（ａ））。
【０２１９】
次に、酸化膜２０をエッチングにより除去する（図２６（ｂ））。
【０２２０】
次に、第１の金属を含有する第１の金属膜２４を堆積する（図２６（ｃ））。
【０２２１】
次に、例えば、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）による第１の熱処理を行う。この熱処理により、シリコン基板１０と、第１の金属膜２４を反応させてシリサイド膜２６を形成する（図２６（ｄ））。
【０２２２】
次に、シリサイド膜２６上に硫黄（Ｓ）を含有する硫黄含有膜２２を堆積する（図２６（ｅ））。
【０２２３】
次に、例えば、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）による第２の熱処理を行う。この熱処理により、シリコン基板１０とシリサイド膜２６との界面に硫黄原子が導入された界面層２８が形成される（図２６（ｆ））。
【０２２４】
なお、シリサイド膜２６がコンタクト電極として機能する。
【０２２５】
本実施の形態の半導体装置の製造方法によれば、金属半導体化合物電極の形成について、第１２の実施の形態同様の効果が得られる。したがって、安価なプロセスで、低抵抗なコンタクト電極が実現される。
【０２２６】
図２７は、本実施の形態の変形例の半導体装置の製造方法を示す工程断面図である。第１の金属膜２４上に、硫黄含有膜２２を堆積するまでは実施の形態と同様である（図２７（ａ）〜図２７（ｅ））。
【０２２７】
その後、硫黄含有膜２２上に、第１の金属と異なる第２の金属を含有する第２の金属膜３０を堆積する（図２５（ｆ））。その後、例えば、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）による第２の熱処理を行う。この第２の熱処理により、シリコン基板１０とシリサイド膜２６との界面に硫黄原子が導入された界面層２８が形成される（図２７（ｇ））。
【０２２８】
第２の金属膜３０は、熱処理中に硫黄含有膜２２中の硫黄が酸化されたり、外方拡散されたりすることを防ぐキャップ膜として機能する。
【０２２９】
本変形例によれば、さらに、ｎ型半導体−金属半導体化合物間の接触抵抗を低減することが可能となる。
【０２３０】
（第１３の実施の形態）
本実施の形態の半導体装置の製造方法は、縦型パワーＭＯＳＦＥＴのドレイン電極の形成に適用される製造方法ではなく、ｎｐｎバイポーラトランジスタのコレクタ電極の形成に適用される製造方法である点で第１の実施の形態と相違する。以下、第１の実施の形態と重複する内容については一部記載を省略する。
【０２３１】
図２８は、本実施の形態の半導体装置の製造方法を示す工程断面図である。
【０２３２】
まず、ｐ型のシリコン（Ｓｉ）基板１０を準備する。
【０２３３】
シリコン基板１０の上面には、公知の製造方法で、ｎ＋型コレクタ領域７０、トレンチ分離領域７２、素子分離領域７４、ｐ型ベース領域７６、ベース電極７８、エミッタ電極８０が形成される。さらに、層間絶縁膜６２、および、層間絶縁膜６２のｎ＋型コレクタ領域７０上が開口されたコンタクトホールが形成される。また、ｎ＋型ソース・ドレイン領域５０上には自然酸化膜の酸化膜２０が形成されている（図２８（ａ））。
【０２３４】
次に、酸化膜２０をエッチングにより除去する（図２８（ｂ））。
【０２３５】
次に、硫黄（Ｓ）を含有する硫黄含有膜２２を堆積する（図２８（ｃ））。
【０２３６】
次に、硫黄含有膜２２上に、第１の金属を含有する第１の金属膜２４を堆積する（図２８（ｄ））。
【０２３７】
次に、例えば、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）による熱処理を行う。この熱処理により、シリコン基板１０と、第１の金属膜２４を反応させてシリサイド膜２６を形成する。また、この熱処理により、シリコン基板１０とシリサイド膜２６との界面に硫黄原子が導入された界面層２８が形成される（図２８（ｅ））。
【０２３８】
なお、シリサイド膜２６がｎｐｎバイポーラトランジスタのコレクタ電極として機能する。
【０２３９】
本実施の形態の半導体装置の製造方法によれば、金属半導体化合物電極の形成について、第１の実施の形態同様の効果が得られる。したがって、安価なプロセスで、信頼性が高く、高駆動力を有するｎｐｎバイポーラトランジスタが実現される。
【０２４０】
図２９は、本実施の形態の変形例の半導体装置の製造方法を示す工程断面図である。硫黄含有膜２２上に、第１の金属を含有する第１の金属膜２４を堆積するまでは実施の形態と同様である（図２９（ａ）〜図２９（ｄ））。
【０２４１】
その後、第１の金属膜２４上に、第１の金属と異なる第２の金属を含有する第２の金属膜３０を堆積する（図２９（ｅ））。
【０２４２】
その後、例えば、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）による熱処理を行う。この熱処理により、シリコン基板１０と、第１の金属膜２４を反応させてシリサイド膜２６を形成する。また、この熱処理により、シリコン基板１０とシリサイド膜２６との界面に硫黄原子が導入された界面層２８が形成される（図２９（ｆ））。
【０２４３】
第２の金属膜３０は、熱処理中に硫黄含有膜２２中の硫黄が酸化されたり、外方拡散されたりすることを防ぐキャップ膜として機能する。
【０２４４】
本変形例によれば、さらに、ｎ型半導体−金属半導体化合物間の接触抵抗を低減することが可能となる。
【０２４５】
（第１４の実施の形態）
本実施の形態の半導体装置の製造方法は、縦型パワーＭＯＳＦＥＴのドレイン電極の形成に適用される製造方法ではなく、ｎｐｎバイポーラトランジスタのコレクタ電極の形成に適用される製造方法である点で第２の実施の形態と相違する。以下、第２の実施の形態と重複する内容については一部記載を省略する。
【０２４６】
図３０は、本実施の形態の半導体装置の製造方法を示す工程断面図である。
【０２４７】
まず、ｐ型のシリコン（Ｓｉ）基板１０を準備する。
【０２４８】
シリコン基板１０の上面には、公知の製造方法で、ｎ＋型コレクタ領域７０、トレンチ分離領域７２、素子分離領域７４、ｐ型ベース領域７６、ベース電極７８、エミッタ電極８０が形成される。さらに、層間絶縁膜６２、および、層間絶縁膜６２のｎ＋型コレクタ領域７０上が開口されたコンタクトホールが形成される。また、ｎ＋型ソース・ドレイン領域５０上には自然酸化膜の酸化膜２０が形成されている（図３０（ａ））。
【０２４９】
次に、酸化膜２０をエッチングにより除去する（図３０（ｂ））。
【０２５０】
次に、硫黄（Ｓ）と第１の金属を含有する硫黄含有膜３２を堆積する（図３０（ｃ））。
【０２５１】
次に、例えば、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）による熱処理を行う。この熱処理により、シリコン基板１０と、硫黄含有膜３２を反応させてシリサイド膜２６を形成する。また、この熱処理により、シリコン基板１０とシリサイド膜２６との界面に硫黄原子が導入された界面層２８が形成される（図３０（ｄ））。
【０２５２】
なお、シリサイド膜２６がｎｐｎバイポーラトランジスタのコレクタ電極として機能する。
【０２５３】
本実施の形態の半導体装置の製造方法によれば、金属半導体化合物電極の形成について、第２の実施の形態同様の効果が得られる。したがって、安価なプロセスで、信頼性が高く、高駆動力を有するｎｐｎバイポーラトランジスタが実現される。
【０２５４】
図３１は、本実施の形態の変形例の半導体装置の製造方法を示す工程断面図である。硫黄含有膜３２を堆積するまでは実施の形態と同様である（図３１（ａ）〜図３１（ｃ））。
【０２５５】
その後、硫黄含有膜３２上に、第１の金属と異なる第２の金属を含有する第２の金属膜３０を堆積する（図３１（ｄ））。その後、例えば、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）による熱処理を行う。この熱処理により、シリコン基板１０と、硫黄含有膜３２を反応させてシリサイド膜２６を形成する。また、この熱処理により、シリコン基板１０とシリサイド膜２６との界面に硫黄原子が導入された界面層２８が形成される（図３１（ｅ））。
【０２５６】
第２の金属膜３０は、熱処理中に硫黄含有膜２２中の硫黄が酸化されたり、外方拡散されたりすることを防ぐキャップ膜として機能する。
【０２５７】
本変形例によれば、さらに、ｎ型半導体−金属半導体化合物間の接触抵抗を低減することが可能となる。
【０２５８】
（第１５の実施の形態）
本実施の形態の半導体装置の製造方法は、縦型パワーＭＯＳＦＥＴのドレイン電極の形成に適用される製造方法ではなく、ｎｐｎバイポーラトランジスタのコレクタ電極の形成に適用される製造方法である点で第３の実施の形態と相違する。以下、第３の実施の形態と重複する内容については一部記載を省略する。
【０２５９】
図３２は、本実施の形態の半導体装置の製造方法を示す工程断面図である。
【０２６０】
まず、ｐ型のシリコン（Ｓｉ）基板１０を準備する。
【０２６１】
シリコン基板１０の上面には、公知の製造方法で、ｎ＋型コレクタ領域７０、トレンチ分離領域７２、素子分離領域７４、ｐ型ベース領域７６、ベース電極７８、エミッタ電極８０が形成される。さらに、層間絶縁膜６２、および、層間絶縁膜６２のｎ＋型コレクタ領域７０上が開口されたコンタクトホールが形成される。また、ｎ＋型ソース・ドレイン領域５０上には自然酸化膜の酸化膜２０が形成されている（図３２（ａ））。
【０２６２】
次に、酸化膜２０をエッチングにより除去する（図３２（ｂ））。
【０２６３】
次に、第１の金属を含有する第１の金属膜２４を堆積する（図３２（ｃ））。
【０２６４】
次に、例えば、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）による第１の熱処理を行う。この熱処理により、シリコン基板１０と、第１の金属膜２４を反応させてシリサイド膜２６を形成する（図３２（ｄ））。
【０２６５】
次に、シリサイド膜２６上に硫黄（Ｓ）を含有する硫黄含有膜２２を堆積する（図３２（ｅ））。
【０２６６】
次に、例えば、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）による第２の熱処理を行う。この熱処理により、シリコン基板１０とシリサイド膜２６との界面に
硫黄原子が導入された界面層２８が形成される（図３２（ｆ））。
【０２６７】
なお、シリサイド膜２６がｎｐｎバイポーラトランジスタのコレクタ電極として機能する。
【０２６８】
本実施の形態の半導体装置の製造方法によれば、金属半導体化合物電極の形成について、第３の実施の形態同様の効果が得られる。したがって、安価なプロセスで、信頼性が高く、高駆動力を有するｎｐｎバイポーラトランジスタが実現される。
【０２６９】
図３３は、本実施の形態の変形例の半導体装置の製造方法を示す工程断面図である。第１の金属膜２４上に、硫黄含有膜２２を堆積するまでは実施の形態と同様である（図３３（ａ）〜図３３（ｅ））。
【０２７０】
その後、硫黄含有膜２２上に、第１の金属と異なる第２の金属を含有する第２の金属膜３０を堆積する（図３１（ｆ））。その後、例えば、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）による第２の熱処理を行う。この第２の熱処理により、シリコン基板１０とシリサイド膜２６との界面に硫黄原子が導入された界面層２８が形成される（図３３（ｇ））。
【０２７１】
第２の金属膜３０は、熱処理中に硫黄含有膜２２中の硫黄が酸化されたり、外方拡散されたりすることを防ぐキャップ膜として機能する。
【０２７２】
本変形例によれば、さらに、ｎ型半導体−金属半導体化合物間の接触抵抗を低減することが可能となる。
【０２７３】
以上、具体例を参照しつつ本発明の実施の形態について説明した。上記、実施の形態はあくまで、例として挙げられているだけであり、本発明を限定するものではない。また、各実施の形態の構成要素を適宜組み合わせてもかまわない。
【０２７４】
例えば、実施の形態においては、ｎ型半導体として、ｎ型のシリコンを例に説明したが、ｎ型のシリコンカーバイド（ＳｉＣ）にも本発明を適用することは可能である。
【０２７５】
そして、実施の形態の説明においては、半導体装置、半導体装置の製造方法等で、本発明の説明に直接必要としない部分等については記載を省略したが、必要とされる半導体装置、半導体装置の製造方法に関わる要素を適宜選択して用いることができる。
【０２７６】
その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての半導体装置の製造方法は、本発明の範囲に包含される。本発明の範囲は、特許請求の範囲およびその均等物の範囲によって定義されるものである。
【符号の説明】
【０２７７】
１０        シリコン基板（ｎ型半導体）
２０        酸化膜
２２        硫黄含有膜
２４        第１の金属膜
２６        金属半導体化合物膜
２８        界面層
３０        第２の金属膜
３２        硫黄含有膜
【図１】
0005550511.tif 000002
【図２】
0005550511.tif 000003
【図３】
0005550511.tif 000004
【図４】
0005550511.tif 000005
【図５】
0005550511.tif 000006
【図６】
0005550511.tif 000007
【図７】
0005550511.tif 000008
【図８】
0005550511.tif 000009
【図９】
0005550511.tif 000010
【図１０】
0005550511.tif 000011
【図１１】
0005550511.tif 000012
【図１２】
0005550511.tif 000013
【図１３】
0005550511.tif 000014
【図１４】
0005550511.tif 000015
【図１５】
0005550511.tif 000016
【図１６】
0005550511.tif 000017
【図１７】
0005550511.tif 000018
【図１８】
0005550511.tif 000019
【図１９】
0005550511.tif 000020
【図２０】
0005550511.tif 000021
【図２１】
0005550511.tif 000022
【図２２】
0005550511.tif 000023
【図２３】
0005550511.tif 000024
【図２４】
0005550511.tif 000025
【図２５】
0005550511.tif 000026
【図２６】
0005550511.tif 000027
【図２７】
0005550511.tif 000028
【図２８】
0005550511.tif 000029
【図２９】
0005550511.tif 000030
【図３０】
0005550511.tif 000031
【図３１】
0005550511.tif 000032
【図３２】
0005550511.tif 000033
【図３３】
0005550511.tif 000034