(57)【特許請求の範囲】
【請求項１】
直方体状の誘電体チップと、該チップに内蔵されるとともに端部がそれぞれ前記チップの表面に引き出された複数の内部電極と、前記内部電極の端部に導電接続するように前記チップの表面に形成された外部電極と、を有する積層チップコンデンサの回路定数解析プログラムであって、
前記積層チップコンデンサの等価回路を、
複数の内部電極のそれぞれ上面に接する誘電体及び下面に接する誘電体に存在する電磁効果を表すキャパシタンスC1及びレジスタンスRc1を並列接続して構成した第１並列回路と、
この第１並列回路及び電磁近接効果を表す相互キャパシタンスCmを直列接続して構成した第１直列回路と、
誘電体材料内の寄生キャパシタンスCpと誘電体材料の損失を表す絶縁抵抗Rp2とを並列接続して構成した第２並列回路と、
この第２並列回路に誘電体材料の損失を表す絶縁抵抗Rp1を直列接続して構成した第２直列回路と、
前記第１直列回路、第２直列回路及び静電容量C0を並列接続して構成した第３並列回路と、
複数の内部電極のそれぞれ上下面の金属表皮効果を表すインダクタンスL1及びレジスタンスRL1を直列接続して構成した第３直列回路と、
この第３直列回路に電磁近接効果を考慮する相互インダクタンスLmを並列接続して構成した第４並列回路と、
前記第３並列回路、第４並列回路、及び電極の寄生インダクタンスLsに電極の直流抵抗Rsを直列接続して構成した第４直列回路と、
によって構成し、
該積層チップコンデンサの等価回路のインピーダンスの値と、積層チップコンデンサのインピーダンスの実測値との相対誤差のティピカル値が小さくなるように、前記積層チップコンデンサの等価回路に含まれている回路定数の数値を決定するとともに、
決定した回路定数に基づいて、インピーダンスの周波数特性を得る機能をコンピュータによって実現することを特徴とする積層チップコンデンサの回路定数解析プログラム。
【請求項２】
直方体状の誘電体チップと、該チップに内蔵されるとともに端部がそれぞれ前記チップの表面に引き出された複数の内部電極と、前記内部電極の端部に導電接続するように前記チップの表面に形成された外部電極と、を有する積層チップコンデンサの回路定数解析プログラムであって、
前記積層チップコンデンサの等価回路を、
複数の内部電極のそれぞれ上面に接する誘電体及び下面に接する誘電体に存在する電磁効果を表すキャパシタンスC1及びレジスタンスRc1を並列接続して構成した第１並列回路と、
複数の内部電極のそれぞれ一方の側面に接する誘電体及び他方の側面に接する誘電体に存在する電磁効果を表すキャパシタンスC2及びレジスタンスRc2を並列接続して構成した第２並列回路と、
複数の内部電極のそれぞれオープン端面に接する誘電体に存在する電磁効果を表すキャパシタンスC3及びレジスタンスRc3を並列接続して構成した第３並列回路と、
前記第１並列回路、第２並列回路、第３並列回路および相互キャパシタンスCmを直列接続して構成した第１直列回路と、
誘電体材料内の寄生キャパシタンスCpと誘電体材料の損失を表す絶縁抵抗Rp2とを並列接続して構成した第４並列回路と、
この第４並列回路に誘電体材料の損失を表す絶縁抵抗Rp1を直列接続して構成した第２直列回路と、
前記第１直列回路、第２直列回路及び静電容量C0を並列接続して構成した第５並列回路と、
複数の内部電極のそれぞれ上下面の金属表皮効果を表すインダクタンスL1及びレジスタンスRL1を直列接続して構成した第３直列回路と、
複数の内部電極のそれぞれ両側面の金属表皮効果を表すインダクタンスL2及びレジスタンスRL2を直列接続して構成した第４直列回路と、
複数の内部電極のそれぞれオープン端面の金属表皮効果を表すインダクタンスL3及びレジスタンスRL3を直列接続して構成した第５直列回路と、
前記第３直列回路、第４直列回路、および第５直列回路に電磁近接効果を考慮する相互インダクタンスLmを並列接続して構成した第６並列回路と、
前記第５並列回路、第６並列回路、および電極の寄生インダクタンスLsに電極の直流抵抗Rsを直列接続して構成した第６直列回路と、
によって構成し、
該積層チップコンデンサの等価回路のインピーダンスの値と、積層チップコンデンサのインピーダンスの実測値との相対誤差のティピカル値が小さくなるように、前記積層チップコンデンサの等価回路に含まれている回路定数の数値を決定するとともに、
決定した回路定数に基づいて、インピーダンスの周波数特性を得る機能をコンピュータによって実現することを特徴とする積層チップコンデンサの回路定数解析プログラム。
【請求項３】
積層チップコンデンサの回路定数解析装置であって、
請求項１又は２記載のプログラムがメモリ手段に格納されており、該プログラムを実行して、積層チップコンデンサの等価回路の回路定数解析を行う演算処理手段を備えたことを特徴とする積層チップコンデンサの回路定数解析装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層チップコンデンサ（ないしキャパシタ）の回路定数解析プログラム及び回路定数解析装置に関し、例えば、セラミックを使用する積層チップコンデンサを含む回路の特性シミュレーションに好適な積層チップコンデンサの回路定数解析プログラム及び回路定数解析装置の改良に関する。
【背景技術】
【０００２】
直方体状の誘電体チップと、該チップに内蔵されるとともに一方の端部がそれぞれ前記チップの表面に引き出された複数の内部電極と、前記内部電極の端部に導電接続するように前記チップの表面に形成された外部電極と、を有する積層チップコンデンサ，特に積層セラミックコンデンサ（MLCC）は、携帯電話などの電子機器に大量に使われている。積層チップコンデンサを使用する回路の設計や分析は、例えばスパイスシミュレータなどを利用しており、等価回路モデルとして、理想的なコンデンサモデルや、図１(A)に示す単純なRLC直列回路が使用されている。しかし、寄生成分があるため、理想的なコンデンサモデルでは良好に積層チップコンデンサの特性を表すことができない。また、図示のRLC直列回路を使用した場合は、実施上は各回路素子が周波数に依存するため、大きな誤差が発生し、設計した回路の実際の性能と設計目標値は大きく外れてしまう。そこで、良好なシミュレーションを行なうための各種の等価回路モデルが提案されている。
【０００３】
コンデンサの等価回路モデルに関する背景技術としては、例えば、下記特許文献１〜３に開示されたものがある。特許文献１には、コンデンサの種類に依存することのない共通の手続きによって、時間領域でシミュレーション可能なコンデンサの等価回路モデルを導出することを目的とし、RC，RL，RCLのいずれかの回路を、入力したコンデンサの周波数特性の等価回路モデルとして形成するとともに、その精度を判定するための評価関数を合成し、これを最小化することによって回路定数を決定するようにしたコンデンサの等価回路モデル導出方法が開示されている。
【０００４】
特許文献２には、蓄電部に対応する第１の回路と、第１の回路に直列に接続され、端子部に対応する第２の回路とを備え、第１の回路は、第１の並列回路と第２の並列回路とを直列に接続した直列回路を少なくとも１つ含み、第１の並列回路は、第１の抵抗と、第１の抵抗に並列に接続された第１のインダクタンスとからなり、第２の並列回路は、第２の抵抗と、第２の抵抗に並列に接続されたキャパシタンスとによって等価回路を構成することで、印加交流信号の周波数に応じて等価インピーダンスの実数部が測定インピーダンスの実数部に略一致するように変化する等価回路モデルが開示されている。特許文献３は、前記特許文献２に近似しており、抵抗とキャパシタンスの直列回路を追加した等価回路モデルが開示されている。
【０００５】
更に、下記非特許文献１には、回路素子のモデリングを行なう際に分数多項式を２次ごとに分解し、直列共振回路の並列接続や並列共振回路の直列接続で合成するようにした回路モデリング手法が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００２−２５９４８２号公報
【特許文献２】特開２００５−３３９１５７号公報
【特許文献３】特開２００６−０３８７０４号公報
【非特許文献】
【０００７】
【非特許文献１】河野通孝，加藤利次，井上馨「最小自乗法による集中定数等価回路のパラメータ抽出法」, The SCIENCE and ENGINEERING REVIEW of DOSHISHA UNIVERSITY, Vol. 45, No. 2 pp.1-14, July 2004
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、以上のような特許文献記載の等価回路モデルを使用して得た特性は、実際の積層チップコンデンサの特性を必ずしも良好に反映しておらず、回路シミュレータによる回路設計等を行なう際において、所望の周波数帯域における精度の良い特性予測が難しい。また、非特許文献記載の一般分数多項式による回路合成の手法では、高い精度を達成するために多項式の次数を上げなければならず、回路構成が相当複雑になってしまう。
【０００９】
本発明は以上の点に着目したもので、回路シミュレータを用いた回路設計における目標性能と実際の回路性能との周波数変動に伴う誤差の発生を良好に抑制することができる積層チップコンデンサの回路定数解析プログラム及び回路定数解析装置を提供することを、その目的とする。
【課題を解決するための手段】
【００１０】
前記目的を達成するため、本発明の積層チップコンデンサの回路定数解析プログラムは、直方体状の誘電体チップと、該チップに内蔵されるとともに端部がそれぞれ前記チップの表面に引き出された複数の内部電極と、前記内部電極の端部に導電接続するように前記チップの表面に形成された外部電極と、を有する積層チップコンデンサの回路定数解析プログラムであって、前記積層チップコンデンサの等価回路を、複数の内部電極のそれぞれ上面に接する誘電体及び下面に接する誘電体に存在する電磁効果を表すキャパシタンスC1及びレジスタンスRc1を並列接続して構成した第１並列回路と、この第１並列回路及び電磁近接効果を表す相互キャパシタンスCmを直列接続して構成した第１直列回路と、誘電体材料内の寄生キャパシタンスCpと誘電体材料の損失を表す絶縁抵抗Rp2とを並列接続して構成した第２並列回路と、この第２並列回路に誘電体材料の損失を表す絶縁抵抗Rp1を直列接続して構成した第２直列回路と、前記第１直列回路、第２直列回路及び静電容量C0を並列接続して構成した第３並列回路と、複数の内部電極のそれぞれ上下面の金属表皮効果を表すインダクタンスL1及びレジスタンスRL1を直列接続して構成した第３直列回路と、この第３直列回路に電磁近接効果を考慮する相互インダクタンスLmを並列接続して構成した第４並列回路と、前記第３並列回路、第４並列回路、及び電極の寄生インダクタンスLsに電極の直流抵抗Rsを直列接続して構成した第４直列回路と、によって構成し、該積層チップコンデンサの等価回路のインピーダンスの値と、積層チップコンデンサのインピーダンスの実測値との相対誤差のティピカル値が小さくなるように、前記積層チップコンデンサの等価回路に含まれている回路定数の数値を決定するとともに、決定した回路定数に基づいて、インピーダンスの周波数特性を得る機能をコンピュータによって実現することを特徴とする。
【００１１】
他の発明の積層チップコンデンサの回路定数解析プログラムは、直方体状の誘電体チップと、該チップに内蔵されるとともに端部がそれぞれ前記チップの表面に引き出された複数の内部電極と、前記内部電極の端部に導電接続するように前記チップの表面に形成された外部電極と、を有する積層チップコンデンサの回路定数解析プログラムであって、前記積層チップコンデンサの等価回路を、複数の内部電極のそれぞれ上面に接する誘電体及び下面に接する誘電体に存在する電磁効果を表すキャパシタンスC1及びレジスタンスRc1を並列接続して構成した第１並列回路と、複数の内部電極のそれぞれ一方の側面に接する誘電体及び他方の側面に接する誘電体に存在する電磁効果を表すキャパシタンスC2及びレジスタンスRc2を並列接続して構成した第２並列回路と、複数の内部電極のそれぞれオープン端面に接する誘電体に存在する電磁効果を表すキャパシタンスC3及びレジスタンスRc3を並列接続して構成した第３並列回路と、前記第１並列回路、第２並列回路、第３並列回路および相互キャパシタンスCmを直列接続して構成した第１直列回路と、誘電体材料内の寄生キャパシタンスCpと誘電体材料の損失を表す絶縁抵抗Rp2とを並列接続して構成した第４並列回路と、この第４並列回路に誘電体材料の損失を表す絶縁抵抗Rp1を直列接続して構成した第２直列回路と、前記第１直列回路、第２直列回路及び静電容量C0を並列接続して構成した第５並列回路と、複数の内部電極のそれぞれ上下面の金属表皮効果を表すインダクタンスL1及びレジスタンスRL1を直列接続して構成した第３直列回路と、複数の内部電極のそれぞれ両側面の金属表皮効果を表すインダクタンスL2及びレジスタンスRL2を直列接続して構成した第４直列回路と、複数の内部電極のそれぞれオープン端面の金属表皮効果を表すインダクタンスL3及びレジスタンスRL3を直列接続して構成した第５直列回路と、前記第３直列回路、第４直列回路、および第５直列回路に電磁近接効果を考慮する相互インダクタンスLmを並列接続して構成した第６並列回路と、前記第５並列回路、第６並列回路、および電極の寄生インダクタンスLsに電極の直流抵抗Rsを直列接続して構成した第６直列回路と、によって構成し、該積層チップコンデンサの等価回路のインピーダンスの値と、積層チップコンデンサのインピーダンスの実測値との相対誤差のティピカル値が小さくなるように、前記積層チップコンデンサの等価回路に含まれている回路定数の数値を決定するとともに、決定した回路定数に基づいて、インピーダンスの周波数特性を得る機能をコンピュータによって実現することを特徴とする。
【００１４】
本発明の積層チップコンデンサの回路定数解析装置は、前記プログラムがメモリ手段に格納されており、該プログラムを実行して、積層チップコンデンサの等価回路の回路定数解析を行う演算処理手段を備えたことを特徴とする。
【００１５】
本発明の前記及び他の目的，特徴，利点は、以下の詳細な説明及び添付図面から明らかにする。
【発明の効果】
【００１６】
本発明によれば、複数の内部電極のそれぞれ上面に接する誘電体及び下面に接する誘電体に存在する電磁効果を表すキャパシタンスC1及びレジスタンスRc1を並列接続した回路と、複数の内部電極のそれぞれ上下面の金属表皮効果を表すインダクタンスL1及びレジスタンスRL1を直列接続した回路を含めることとし、更には、複数の内部電極のそれぞれ一方の側面、他方の側面、及びオープン端面についても、同様の回路を含めることとしたので、回路シミュレータを用いた回路設計における目標性能と実際の回路性能との周波数変動に伴う誤差の発生を良好に抑制することができる。
【図面の簡単な説明】
【００１７】
【図１】積層チップコンデンサの基本等価回路、基本等価回路における周波数に依存するキャパシタンスＣ及びレジスタンスＲの周波数特性を捉えるために使用されるラダー回路、及び本発明の実施例１の等価回路を示す回路図である。
【図２】電極の厚みを考慮したラダー回路及び本発明の実施例２の等価回路を示す回路図である。
【図３】前記等価回路における回路定数を具体的に求めるための手法の一例を示すフローチャートである。
【図４】比較的容量値が小さい実際の積層チップコンデンサにおける前記実施例の等価回路を利用したシミュレーション結果を示すグラフである。
【図５】容量値が大きい実際の積層チップコンデンサにおける前記実施例の等価回路を利用したシミュレーション結果を示すグラフである。
【図６】容量値が更に大きい実際の積層チップコンデンサにおける前記実施例の等価回路を利用したシミュレーション結果を示すグラフである。
【図７】本発明が適用されるシミュレーション装置の一例を示すブロック図である。
【発明を実施するための形態】
【００１８】
以下、本発明を実施するための最良の形態を、実施例に基づいて詳細に説明する。
【実施例１】
【００１９】
最初に、本発明の理解を容易にするため、図１を参照しながら、上述したRLC直列回路モデルから本願発明の等価回路モデルに至る経過を説明する。積層チップコンデンサの最も簡単な等価回路は、上述したように、等価直列キャパシタンスC，等価直列インダクタンスL，及び等価直列レジスタンスR，が直列接続されたRLC直列回路である（図１(A)参照）。積層チップコンデンサの電気特性により各回路素子は周波数に依存する。そのうち、等価直列レジスタンスＲは、特に周波数に強く依存する。
【００２０】
そこで、周波数に依存する等価直列キャパシタンスCと、等価直列レジスタンスRの一部を、図１(B)に示すようなラダー回路に代替する。同図中、キャパシタンスC0は、スタティックキャパシタンスである。キャパシタンスCm及びC1，レジスタンスRc1は、積層チップコンデンサ内の内部電極における電磁効果を表すもので、電極の角や端の近くに発生する電磁場分布の異常特性に関する回路素子である。キャパシタンスC1とレジスタンスRc1が並列接続された並列回路に、キャパシタンスCmを直列接続するとともに、それら全体に対してキャパシタンスC0を並列接続する。これにより、周波数に依存する等価直列キャパシタンスCと、等価直列レジスタンスRの一部の周波数特性を補足ないし反映することができる。
【００２１】
次に、本発明の実施例１の等価回路について説明する。積層チップコンデンサ内部における複数の内部電極の表皮効果と、電磁近接効果を考慮するとともに、誘電体材料の損失や寄生キャパシタンス，外部電極の寄生インダクタンスも考慮すると、図１(C)に示すような等価回路を得ることができる。同図において、レジスタンス（絶縁抵抗）Rp1，Rp2は誘電体材料の損失を表し、キャパシタンスCpは誘電体材料内の寄生キャパシタンスを表す。また、インダクタンスL1及びレジスタンスRL1は複数の内部電極の表皮効果を表し、インダクタンスLmは複数の内部電極の電磁近接効果を考慮したものである。インダクタンスLsは、外部電極の寄生インダクタンスを表す。更に、レジスタンスRsは、電極の直流抵抗を表す。
【００２２】
キャパシタンスC1とレジスタンスRc1が並列接続された第1並列回路は、キャパシタンスCmと直列接続されて第１直列回路を構成する。一方、キャパシタンスCpとレジスタンスRp2が並列接続された第２並列回路は、レジスタンスRp1と直列接続されて第２直列回路を構成する。第１直列回路，第２直列回路，及びキャパシタンスC0を、並列接続して第３並列回路が構成される。インダクタンスL1とレジスタンスRL1が直列接続された第３直列回路は、インダクタンスLmと並列接続されて第４並列回路を構成する。この第４並列回路は、前記第３並列回路，インダクタンスLs，レジスタンスRsを、直列接続して、本実施例の等価回路（以下「モデル１」という）が得られる。
【００２３】
次に、以上のような本実施例における積層チップコンデンサの等価回路を使用してシミュレーションを行なう場合について説明する。シミュレータとして、例えばＳＰＩＣＥシミュレータを使用する場合、前記図１の等価回路のＳＰＩＣＥファイルは、例えば下記の通りになる。
.subckt MLCC1 1 2 
Ｃ0   1 3 Cval1
Ｃm   1 6 Cval2
C1   6 3 Cval3
Rc1  6 3 Rval1
Rp1  1 8 Rval2
Rp2  8 3 Rval3
Cp   8 3 Cval4
Ls   3 4 Lval1
Lm   4 5 Lval2
L1   4 7 Lval3
RL1  7 5 Rval4
Rs   5 2 Rval5
.ends 
【００２４】
なお、必要に応じて、製品名や著作権表示がコメントとして付加される。また、上記ファイル中、Cval1，Cval2，・・・には、具体的な回路定数の数値が記述される。例えば、C0の値が3.00870681pFのときは、
Ｃ0   1 3 3.00870681p
と記述されるという具合である。具体例は後述する。
【００２５】
Fortranで記述したＳＰＩＣＥモデルのプログラムファイルは、下記の通りになる。上述したＳＰＩＣＥファイルは、そのままＳＰＩＣＥシミュレータに読み込むことができるが、以下のプログラムファイルは、コンパイルする必要がある。この場合も、必要に応じて、製品名や著作権表示がコメントとして付加される。
Complex Function ZMLCC1(C0,Cm,C1,Rc1,Rp1,Rp2,Cp,Ls,Lm,L1,RL1,Rs,Freq)
Complex AIM,YC0,YCm,YC1,YCp,ZLs,ZLm,ZL1,Z1,Z2,Z3,AW
data PI/3.1415926/,AIM/(0.0,1.0)
AW= AIM*2.0*PI*Freq
YC0=AW*C0
YCm=AW*Cm
YC1=AW*C1
YCp=AW*Cp
ZLs=AW*Ls
ZLm=AW*Lm
ZL1=AW*L1
Z1=1./(YC0+1./(Rp1+1./(YCp+1/Rp2))+1./(1./(YC1+1./Rc1)+1./YCm))
Z2=1./(1./(ZL1+RL1)+1./ZLm)
Z3=Rs+ZLs
ZMLCC1=Z1+Z2+Z3
Return
End
【実施例２】
【００２６】
次に、図２を参照しながら、本発明の実施例２について説明する。本実施例は、積層チップコンデンサの複数の内部電極の厚みを考慮したものである。図２(A)に示すように、積層チップコンデンサ１０では、複数の内部電極２０が積層されており、交互に引き出しが行なわれている。より的確な等価回路を得るためには、複数の内部電極２０の上面２２及び下面２４の電磁効果のほか、複数の内部電極の一方の側面２６及び他方の側面２８と、オープン端面３０の電磁効果も考慮しなければならない。これらの電磁効果は内部電極の表面に接する誘電体の電磁分布特性を異常にさせる（無限大になる）ものの、内部電極の表面に発生する金属の表皮効果と電磁近接効果に相応する。
【００２７】
そうすると、図１(B)のラダー回路は、図２(B)のようになる。すなわち、キャパシタンスC1とレジスタンスRc1を並列接続した第１並列回路に、キャパシタンスC2とレジスタンスRc2を並列接続した第２並列回路と、キャパシタンスC3とレジスタンスRc3を並列接続した第３並列回路を、直列に追加接続した構成となる。他の素子については、前記と同様である。
【００２８】
これらのうち、キャパシタンスC1とレジスタンスRc1による第１並列回路は、複数の内部電極２０のそれぞれ上面２２及び下面２４の電磁効果を考慮したもので、前記実施例と同様である。キャパシタンスC2とレジスタンスRc2による第２並列回路は、複数の内部電極２０のそれぞれ一方の側面２６および他方の側面２８の電磁効果を考慮したものである。キャパシタンスC3とレジスタンスRc3による第３並列回路は、複数の内部電極３０のそれぞれオープン端面３０の電磁効果を考慮したものである。
【００２９】
同様にして、複数の内部電極２０のそれぞれ一方の側面２６及び他方の側面２８と、オープン端面３０における表皮効果と電磁近接効果も考慮すると、図１(C)の回路は図２(C)のようになる。すなわち、インダクタンスL1とレジスタンスRL1を直列接続した第３直列回路に、インダクタンスL2とレジスタンスRL2を直列接続した第４直列回路と、インダクタンスL3とレジスタンスRL3を直列接続した第５直列回路を、並列に追加接続した構成となる。他の素子については、前記と同様である。以上のようにして、内部電極の厚みを考慮した図２(C)に示す高精度の等価回路（以下「モデル２」という）が得られる。
【００３０】
以上のような図２(C)に示す等価回路のＳＰＩＣＥファイルは、例えば下記の通りになる。
.subckt MLCC3 1 2
C0   1 3 Cval1
Cm   1 6 Cval2
C1   6 7 Cval3
Rc1  6 7 Rval1
C2   7 8 Cval4
Rc2  7 8 Rval2
C3   8 3 Cval5
Rc3  8 3 Rval3
Rp1  1 9 Rval4
Rp2  9 3 Rval5
Cp   9 3 Cval6
Ls   3 4 Lval1
Lm   4 5 Lval2
L1   4 10 Lval3
RL1  10 5 Rval6
L2   4 11 Lval4
RL2  11 5 Rval7
L3   4 12 Lval5
RL3  12 5 Rval8
Rs   5 2 Rval9
.ends 
【００３１】
また、Fortranによる前記ＳＰＩＣＥモデルのプログラムファイルは、下記の通りになる。
Complex Function ZMLCC2(C0,Cm,C1,Rc1,C2,Rc2,C3,Rc3,
1                  Rp1,Rp2,Cp,Ls,Lm,L1,RL1,L2,RL2,L3,RL3,Rs,Freq)
Complex AIM,YC0,YCm,YC1,YC2,YC3,YCp,ZLs,ZLm,ZL1,ZL2,ZL3,
1         Z1,Z2,Z3,AW
data PI/3.1415926/,AIM/(0.0,1.0)
AW= AIM*2.0*PI*Freq
YC0=AW*C0
YCm=AW*Cm
YC1=AW*C1
YC2=AW*C2
YC3=AW*C3
YCp=AW*Cp
ZLs=AW*Ls
ZLm=AW*Lm
ZL1=AW*L1
ZL2=AW*L2
ZL3=AW*L3
Z1=1./(YC0+1./(Rp1+1./(YCp+1./Rp2))+1./(1./(YC1+1./Rc1)+
1    1./(YC2+1./Rc2)+ 1./(YC3+1./Rc3)+1./YCm))
Z2=1./(1./(ZL1+RL1)+1./(ZL2+RL2) +1./(ZL3+RL3)+1./ZLm)
Z3=Rs+ZLs
ZMLCC2=Z1+Z2+Z3
Return
End
＜具体例＞
【００３２】
次に、図３〜図６を参照しながら、前記実施例の具体的な数値例及びシミュレーション例を説明する。上述した実施例の等価回路モデル１，２を利用してシミュレーションを行なうためには、各等価回路に含まれている回路定数を具体的に決定する必要がある。例えば、ＡＢＣ社製の型番「○○○」の積層チップコンデンサを使用するときは、当該積層チップコンデンサにおける前記回路定数の値を具体的に決定するという具合である。
【００３３】
そのための手法としては、ニュートン法など、各種の手法が知られているが、以下、一例として、グローバル最適化アルゴリズムによる方法を説明する。まず、
Ｚ_test(ｆn)＝ＥＳＲ_test(ｆn)＋ｊＸ_test(ｆn)
を、対象となる特定の積層チップコンデンサの周波数ｆnにおけるインピーダンスの実測値とする。「ｊ」は虚数単位である。また、
Ｚ_circuit(Ｖ,ｆn)＝ＥＳＲ_circuit(Ｖ,ｆn)＋ｊＸ_circuit(Ｖ,ｆn)
を、当該積層チップコンデンサのＳＰＩＣＥモデルの周波数ｆnにおける回路インピーダンスとする。なお、これらの式中のＶ={Ｖ1,Ｖ2, …,Ｖm}，Ｖi(i=1, 2, …, m)は、ＳＰＩＣＥモデルの回路素子である。
【００３４】
回路定数を抽出する最適化数学モデルは、次の数１式，あるいは数２式で示される。これらの数式で表される目標関数は、該当する積層チップコンデンサのインピーダンスの実測値と、ＳＰＩＣＥモデルにおけるインピーダンス値との相対誤差を定義し、その相対誤差を最小化して表したものである。数１式は、全帯域の誤差の合計を表したものである。数２式は、周波数ごとのインピーダンスの実数部と虚数部の誤差の最大値を表したものである。
【数１】
0005475563.tif 000002
【数２】
0005475563.tif 000003
【００３５】
図３には、前記グローバル最適化アルゴリズムによる手順がフローチャートとして示されている。同図に示すように、まず、回路素子の最初の領域[ＶA,ＶB]を決める（ステップＳＡ）。求める最適解がなるべく含まれるように最初の領域[ＶA,ＶB]をできるだけ大きくする。そうすると、グローバル最適化アルゴリズムにより一回で最適解が求められる。シミュレーション時間は大幅短縮できる。
【００３６】
次に、グローバル最適化アルゴリズムにより最適解Ｖ0を求める（ステップＳＢ）。そして、前記数１式及び数２式を利用して、回路インピーダンスの誤差を求め、最適解Ｖ0が適切かどうか判断する（ステップＳＣ）。その結果、もしＳＰＩＣＥモデルの回路インピーダンスと積層チップコンデンサの実測値との誤差が大き過ぎて、前記最適解Ｖ0が適切でないと判明したら（ステップＳＣのNo）、最適解Ｖ0によって新しい領域[ＶA,ＶB]を再構成し（ステップＳＤ）、グローバル最適化アルゴリズムによって最適解Ｖ0をもう一度求める（ステップＳＢ）。
【００３７】
ＳＰＩＣＥモデルによる回路インピーダンスと積層チップコンデンサの実測値との誤差は、ＳＰＩＣＥモデルの精度を表す。この回路インピーダンス対実測値の相対誤差は、次の数３式及び数４式で示される。これらのうち、数３式はＥＳＲの相対誤差，数４式はリアクタンスの相対誤差を表す。
【数３】
0005475563.tif 000004
【数４】
0005475563.tif 000005
【００３８】
以上の処理を繰り返し行ない、回路インピーダンス対実測値の相対誤差のティピカル値が例えば１０％以下となったら、高精度のＳＰＩＣＥモデルが得られたと判断し（ステップＳＣのYes）、その結果を保存して終了する（ステップＳＥ）。
【００３９】
積層チップコンデンサは、低周波数側において、インピーダンスのリアクタンスXと等価直列レジスタンスESRの比（X／ESR）が非常に大きい。実測値を計測する測定器の確度により、リアクタンスXが高精度で測定できるのに対し、ESRの測定値の精度は非常に悪い。また、測定器で測定する際にノイズを生じ、測定値にノイズ成分が含まれてしまう。このノイズは、およそ±１０％程度ある。加えて、積層チップコンデンサ個々のばらつきも大きい。積層チップコンデンサの公差は、一般の積層セラミックコンデンサ（温度補償型），超低歪積層セラミックコンデンサ，高周波用積層セラミックコンデンサではＪ公差（±５％）、その他はＫ公差（±１０％）もしくはＭ公差（±２０％）と定められている。それらの要因を考慮すると、高精度のＳＰＩＣＥモデルとしては、回路インピーダンスの相対誤差のティピカル値は、Ｊ公差品に対しては１０％以下，Ｋ交差品及びＭ公差品に対しては１５％以下とするのが好ましい。
【００４０】
次に、以上の等価回路モデルを検証するため、複数の積層チップコンデンサについてＳＰＩＣＥモデルを求めた。対象となる積層チップコンデンサ製品は、一般積層セラミックコンデンサ(class1，温度補償型)、一般積層セラミックコンデンサ（Class2，高誘電体率系）、高周波用積層セラミックコンデンサ、超低歪積層セラミックコンデンサ，大容量積層セラミックコンデンサである。その結果、検証した全製品のＳＰＩＣＥモデルが、広帯域において実際の積層セラミックコンデンサの実測データと極めてよく一致していることが判明した。また、低容量の積層セラミックコンデンサに対しては、モデル１の等価回路でも高い精度が得られた。大容量の積層セラミックコンデンサに対しては、モデル１の等価回路では精度が少し低くかったが、モデル２の等価回路では、モデル１よりも精度が大きく向上していることが確認された。以下、代表例として、本件出願人製の３つの積層セラミックコンデンサの場合を具体的に説明する。
【００４１】
［Ａ］積層セラミックコンデンサ「UMK105CH050(5pF)」Class1の場合
等価回路における回路定数は、次のとおりである。適用周波数範囲は３００kHz〜６GHzで、常温，直流バイアスなしとしている。
【００４２】
まず、図１(A)に示した基本等価回路における各素子の回路定数の数値を上記方法で求めたところ、以下のようになった。
C=4.93325138pF,
L=0.464808911nH,
R=0.167322427Ω,
【００４３】
次に、図１(C)に示した実施例１のモデル１の等価回路における各素子の回路定数の数値を求めたところ、以下のようになった。
C0=3.00870681pF,
Cm=3.92837548pF,
C1=3.7405591pF,
Rc1=7202.6935kΩ,
Ls=0.0288861934nH,
Rs=0.104859829Ω,
Lm=0.48061493nH,
L1= 4.30294275nH,
RL1=31.4885731Ω,
Rp1=8105.667kΩ,
Rp2=54.898688GΩ,
Cp=0.00244404329pF,
【００４４】
次に、図２(C)に示した実施例２のモデル２の等価回路における各素子の回路定数の数値を求めたところ、以下のようになった。
C0=3.9467504pF,
Cm=1.99481005818pF,
C1=1.92191601pF,
Rc1=7.3327831752MΩ,
C2=537.584838791pF,
Rc2=26.571081839Ω,
C3=5677.255716pF,
Rc3=1940.5187538Ω,
Ls=0.01834981398642nH,
Rs=0.09982694501712Ω,
Lm=0.494221687nH,
L1=4.28829861nH,
RL1=29.8570557Ω,
L2=5.99605989nH,
RL2=37.9544725MΩ,
L3=3.00039339nH,
RL3=2.172284532MΩ,
Rp1=52.59297555072MΩ,
Rp2=76.23516519333GΩ,
Cp=0.0010273870248478pF,
【００４５】
これらのうち、モデル１及びモデル２に対応するＳＰＩＣＥファイルは、下記の通りとなる。コメント行は省略している。
ａ，モデル１の場合
.subckt UMK105CH050_1 1 2 
C0   1 3 3.00870681p
Cm   1 6 3.92837548p
C1   6 3 3.7405591p
Rc1  6 3 7202.6935k
Rp1  1 8 8105.667k
Rp2  8 3 54.898688G
Cp   8 3 0.00244404329p
Ls   3 4 0.0288861934n
Lm   4 5 0.48061493n
L1   4 7 4.30294275n
RL1  7 5 31.4885731
Rs   5 2 0.104859829
.ends
【００４６】
ｂ，モデル２の場合
.subckt UMK105CH050_2 1 2 
C0   1 3 3.9467504p
Cm   1 6 1.99481005818p
C1   6 7 1.92191601p
Rc1  6 7 7.3327831752MEG
C2   7 8 537.584838791p
Rc2  7 8 26.571081839
C3   8 3 5677.255716p
Rc3  8 3 1940.5187538
Rp1  1 9 52.59297555072MEG
Rp2  9 3 76.23516519333G
Cp   9 3 0.0010273870248478p
Ls   3 4 0.01834981398642n
Lm   4 5 0.494221687n
L1   4 10 4.28829861n
RL1  10 5 29.8570557
L2   4 11 5.99605989n
RL2  11 5 37.9544725MEG
L3   4 12 3.00039339n
RL3  13 5 2.172284532MEG
Rs   5 2 0.09982694501712
.ends 
【００４７】
プログラミングしたＳＰＩＣＥモデルを呼び出すためのプログラムは、次の通りとなる。コメント行は省略している。
ａ，モデル１の場合
Complex Function Z_050_1(Freq)
Complex ZMLCC1
C0=3.00870681e-12
Cm=3.92837548e-12
C1=3.7405591e-12
Rc1=7202.6935e3
Rp1=8105.667e3
Rp2=54.898688e9
Cp=0.00244404329e-12
Ls=0.0288861934e-9
Lm=0.48061493e-9
L1=4.30294275e-9
RL1=31.4885731
Rs=0.104859829
Z_050_1=ZMLCC1(C0,Cm,C1,Rc1,Rp1,Rp2,Ls,Lm,L1,RL1,Rs,Freq)
Return
End
【００４８】
ｂ，モデル２の場合
Complex Function Z_050_2(Freq)
COMPLEX ZMLCC2
C0=3.9467504e-12
Cm=1.99481005818e-12
C1=1.92191601e-12
Rc1=7.3327831752e6
C2=537.584838791e-12
Rc2=26.571081839
C3=5677.255716e-12
Rc3=1940.5187538
Rp1=52.59297555072e6
Rp2=76.23516519333e9
Cp=0.0010273870248478e-12
Ls=0.01834981398642e-9
Lm=0.494221687e-9
L1=4.28829861e-9
RL1=29.8570557
L2=5.99605989e-9
RL2=37.9544725e6
L3=3.00039339e-9
RL3=2.172284532e6
Rs=0.09982694501712
Z_050_2=ZMLCC2(C0,Cm,C1,Rc1,C2,Rc2,C3,Rc3,
1       Rp1,Rp2,Cp,Ls,Lm,L1,RL1,L2,RL2,L3,RL3,Rs,Freq)
Return
End
【００４９】
次に、以上のようにして得たモデル１及びモデル２の回路定数を用いたＳＰＩＣＥシミュレータによる計算結果と、図１(A)に示した基本回路のＳＰＩＣＥシミュレータによる計算結果と、インピーダンスの実測値とを比較する。
【００５０】
図４(A)は、ＥＳＲ（等価直列レジスタンス）及びＸ（リアクタンス）の周波数特性を示すグラフである。図中、横軸は周波数，縦軸はＥＳＲないしＸである。「Experimental」は実測値であり、「BasicCircuit」は図１(A)の基本回路の場合，「Model1」は図１(C)のモデル１の等価回路の場合，「Model2」は図２(C)のモデル２の等価回路の場合をそれぞれ示す。同図に示すように、モデル１及びモデル２のいずれも、実測値に極めて近似しており、いずれも極めて高い精度を持っていることが分かる。
【００５１】
図４(B)は、モデル１，２及び基本回路のそれぞれについての実測値に対するＥＳＲ及びＸの相対誤差を示したものである。これらのグラフから、モデル１及びモデル２の等価回路は、基本回路と比較して非常に誤差が少なく、いずれも高い精度を持っていることが分かる。
【００５２】
［Ｂ］積層セラミックコンデンサ「LMK105BJ104（100ｎF）」の場合
上記例と比較して、コンデンサとしての容量がおよそ２万倍である。等価回路における回路定数は、次のとおりである。適用周波数範囲は４０Hz〜３GHzで、同様に、常温，直流バイアスなしとしている。
【００５３】
まず、図１(A)に示した基本等価回路における各素子の回路定数の数値を上記方法で求めたところ、以下のようになった。
C=89.9078438nF,
L=0.477196515nH,
R=0.0198914502Ω,
【００５４】
次に、図１(C)に示した実施例１のモデル１の等価回路における各素子の回路定数の数値を求めたところ、以下のようになった。
C0=83.6392969nF,
Cm=4.66933203nF,
C1=33.8231964pF,
Rc1=341.446442Ω,
Ls=0.0508201979nH,
Rs=0.0153297028Ω,
Lm=0.464667767nH,
L1=1.6764729nH,
RL1=2.67282844Ω,
Rp1=21.0695625kΩ,
Rp2=1539.72775kΩ,
Cp=4.80782568nF,
【００５５】
次に、図２(C)に示した実施例２のモデル２の等価回路における各素子の回路定数の数値を求めたところ、以下のようになった。
C0=81.4033672nF,
Cm=8.90467383nF,
C1=0.0236405972pF,
Rc1=62.131218Ω,
C2=5.06878516nF,
Rc2=3.2561145kΩ,
C3=19.4931113nF,
Rc3=16.9028672kΩ,
Ls=0.0195942447nH,
Rs=0.0117002334Ω,
Lm=0.516070485ｎH,
L1=3.86673999nH,
RL1=181.950104Ω,
L2=1.81303155nH,
RL2=1.42072558MΩ,
L3=14.6117744nH,
RL3=79.1412582Ω,
Rp1=845.107483Ω,
Rp2=2.44012475MΩ,
Cp=3.1665105nF,
【００５６】
これらのうち、モデル２に対応するＳＰＩＣＥファイルは、下記の通りとなる。コメント行は省略している。なお、モデル１については、後述するように精度が低いので示していない。プログラミングしたＳＰＩＣＥモデルを呼び出すためのプログラムについても同様である。
.subckt LMK105BJ104 1 2
C0   1 3 81.4033672n
Cm   1 6 8.90467383n
C1   6 7 0.0236405972p
Rc1  6 7 62.131218
C2   7 8 5.06878516n
Rc2  7 8 3.2561145k
C3   8 3 19.4931113n
Rc3  8 3 16.9028672k
Rp1  1 9 845.107483
Rp2  9 3 2.44012475MEG
Cp   9 3 3.1665105n
Ls   3 4 0.0195942447n
Lm   4 5 0.516070485ｎ
L1   4 10 3.86673999n
RL1  10 5 181.950104
L2   4 11 1.81303155n
RL2  11 5 1.42072558
L3   4 12 14.6117744n
RL3  13 5 79.1412582
Rs   5 2 0.0117002334
.ends
【００５７】
プログラミングしたＳＰＩＣＥモデルを呼び出すためのプログラムは、次の通りとなる。コメント行は省略している。
Complex Function Z_104_2(Freq)
COMPLEX ZMLCC2
C0=81.4033672e-9
Cm=8.90467383e-9
C1=0.0236405972e-12
Rc1=62.131218
C2=5.06878516e-9
Rc2=3256.1145
C3=19.4931113e-9
Rc3=16.9028672e3
Rp1=845.107483
Rp2=2.44012475e6
Cp=3.1665105e-9
Ls=0.0195942447e-9
Lm=0.516070485e-9
L1=3.86673999e-9
RL1=181.950104
L2=1.81303155e-9
RL2=1.42072558
L3=14.6117744e-9
RL3=79.1412582
Rs=0.0117002334
Z_104_2=ZMLCC2(C0,Cm,C1,Rc1,C2,Rc2,C3,Rc3,
1       Rp1,Rp2,Cp,Ls,Lm,L1,RL1,L2,RL2,L3,RL3,Rs,Freq)
Return
End
【００５８】
前記例と同様にＥＳＲ（等価直列レジスタンス）及びＸ（リアクタンス）の周波数特性を示すと図５(A)のようになり、実測値に対するＥＳＲ及びＸの相対誤差を示すと図５(B)のようになる。これらの図から明らかなように、本例の積層セラミックコンデンサにおいては、モデル１よりもモデル２のほうが測定値に近く、精度が高いことを示している。これは、コンデンサとしての容量が大きいために積層数が増大し、誘電体の厚みは小さくなる。それに対して電極の厚みが相対的に大きくなり、電極の側面等が影響するようになるためと考えられる。
【００５９】
［Ｃ］積層セラミックコンデンサ「GMK316BJ106（10μF）」の場合
上記Ｂの例と比較して、コンデンサとしての容量が更に１００倍である。等価回路における回路定数は、次のとおりである。適用周波数範囲は１００Hz〜１１０MHzで、同様に、常温，直流バイアスなしとしている。
【００６０】
まず、図１(A)に示した基本等価回路における各素子の回路定数の数値を上記方法で求めたところ、以下のようになった。
C=9.399774μF,
L=1.44098794nH,
R=0.00600963226Ω,
【００６１】
次に、図１(C)に示した実施例１のモデル１の等価回路における各素子の回路定数の数値を求めたところ、以下のようになった。
C0=8.549285μF,
Cm=0.133352078μF,
C1=5.26498175pF,
Rc1=113.886116Ω,
Ls=0.23356232nH,
Rs=0.00471188826Ω,
Lm=1.36378956nH,
L1=1.9533869nH,
RL1=0.319902778Ω,
Rp1=686.746887Ω,
Rp2=7.95768896Ω,
Cp=0.372943531μF,
【００６２】
次に、図２(C)に示した実施例２のモデル２の等価回路における各素子の回路定数の数値を求めたところ、以下のようになった。
C0=8.409048μF,
Cm=0.314550.094μF,
C1=2.755476μF,
Rc1=4.12212038Ω,
C2=277.556335pF,
Rc2=58.4974747Ω,
C3=0．267274031μF,
Rc3=157.866211Ω,
Ls=0.130296141nH,
Rs=0.00436108653Ω,
Lm=1.51660061nH,
L1=3.64575338nH,
RL1=1.36221182Ω,
L2=4.10134459nH,
RL2=0.20093511Ω,
L3=2.32526946nH,
RL3=17.3404484Ω,
Rp1=2.36281958kΩ,
Rp2=20.4238203kΩ,
Cp=0.344478062μF,
【００６３】
これらのうち、モデル２に対応するＳＰＩＣＥファイルは、下記の通りとなる。コメント行は省略している。
.subckt GMK316BJ106 1 2
C0   1 3 8.409048u
Cm   1 6 0.314550094u
C1   6 7 2.755476u
Rc1  6 7 4.12212038
C2   7 8 277.556335p
Rc2  7 8 58.4974747
C3   8 3 0.267274031u
Rc3  8 3 157.866211
Rp1  1 9 2.36281958k
Rp2  9 3 20.4238203k
Cp   9 3 0.344478062u
Ls   3 4 0.130296141n
Lm   4 5 1.51660061n
L1   4 10 3.64575338n
RL1  10 5 1.36221182
L2   4 11 4.10134459n
RL2  11 5 0.20093511
L3   4 12 2.32526946n
RL3  13 5 17.3404484
Rs   5 2 0.00436108653
.ends
【００６４】
プログラミングしたＳＰＩＣＥモデルを呼び出すためのプログラムは、次の通りとなる。コメント行は省略している。
Complex Function Z_106_2(Freq)
COMPLEX ZMLCC2
C0= 8.409048e-6
Cm= 0.314550094e-6
C1= 2.755476e-6
Rc1= 4.12212038
C2= 277.556335e-12
Rc2= 58.4974747
C3= 0.267274031e-6
Rc3= 157.866211
Rp1= 2362.81958
Rp2= 20.4238203e3
Cp= 0.344478062e-6
Ls= 0.130296141e-9
Lm= 1.51660061e-9
L1= 3.64575338e-9
RL1= 1.36221182
L2= 4.10134459e-9
RL2= 0.20093511
L3= 2.32526946e-9
RL3= 17.3404484
Rs= 0.00436108653
Z_106_2=ZMLCC2(C0,Cm,C1,Rc1,C2,Rc2,C3,Rc3,
1       Rp1,Rp2,Cp,Ls,Lm,L1,RL1,L2,RL2,L3,RL3,Rs,Freq)
Return
End
【００６５】
前記例と同様にＥＳＲ（等価直列レジスタンス）及びＸ（リアクタンス）の周波数特性を示すと図６(A)のようになり、実測値に対するＥＳＲ及びＸの相対誤差を示すと図６(B)のようになる。これらの図から明らかなように、本例の積層セラミックコンデンサにおいても、モデル１よりもモデル２のほうが高い精度を示している。
【実施例３】
【００６６】
次に、図７を参照しながら、シミュレーション装置の実施例について説明する。本実施例のシミュレーション装置１００は、一般的なコンピュータシステムによって構成されており、ＣＰＵを中心に構成された演算処理部１１０に、キーボードなどの入力部１２２，液晶ディスプレイなどの出力部１２４，プログラムメモリ１３０，データメモリ１４０が接続された構成となっている。プログラムメモリ１３０には、シミュレーションプログラム，例えばＳＰＩＣＥシミュレータ１３２が格納されている。データメモリ１４０には、上述した積層チップコンデンサのＳＰＩＣＥファイルのみならず、その他のインダクタなどの各種の電子部品のＳＰＩＣＥファイル１４２が格納されている。
【００６７】
演算処理部１１０は、入力部１２２からの入力指示に基づいて、データメモリ１４０からシミュレーション対象の回路に含まれる電子部品のＳＰＩＣＥファイルを読み出し、ＳＰＩＣＥシミュレータ１３２に組み込んで、回路特性などのシミュレーションの演算処理が行われる。このとき、積層チップコンデンサについて上述した実施例１あるいは実施例２の等価回路のＳＰＩＣＥファイルを使用することで、非常に精度の高いシミュレーション結果を得ることができる。
【００６８】
以上のように、本発明の実施例によれば、次のような効果が得られる。
(1)電子部品メーカーやその代理商社は、上述した等価回路に基づく積層チップコンデンサのＳＰＩＣＥモデルを顧客に提供し、もしくは会社のホームペイジに公開し、自社製品を採用する顧客に対して回路設計上の便宜を図ることができる。
(2)電子部品メーカーやその代理商社は、前記積層チップコンデンサのＳＰＩＣＥモデルをＳＰＩＣＥファイルもしくはプログラミングし、市販のＳＰＩＣＥシミュレータに搭載して、もしくは、顧客がダウンロードできるように会社のホームペイジに公開することで、自社製品の販路の拡大を図ることができる。
(3)電子機器メーカーや電子回路の設計会社は、前記公開されたＳＰＩＣＥモデルを使用することで、電子製品を精度よく設計でき、設計時間が大幅に短縮できる。また、積層チップコンデンサの採用の検証，機器故障の解析なども行うことができる。
【００６９】
なお、本発明は、上述した実施例に限定されるものではなく、本発明の要旨に逸脱しない範囲内において種々変更を加え得ることができる。例えば、以下のものも含まれる。
(1)前記実施例で示した等価回路定数の数値は一例であり、使用回路電圧、使用温度条件、または部品によって異なる数値となる。
(2)前記実施例は、ＳＰＩＣＥシミュレータに対して本発明を適用した例であるが、他の各種のシミュレータに適用することを妨げるものではない。
(3)更に、前記等価回路において、容量値が極めて小さいキャパシタンス素子，抵抗値が極めて大きいレジスタンス素子，インダクタンス値が極めて大きいインダクタンス素子は、いずれもオープン回路に変更してもよい。また、容量値が極めて大きいキャパシタンス素子，抵抗値が極めて小さいレジスタンス素子，インダクタンス値が極めて小さいインダクタンス素子は、いずれもショート回路に変更してもよい。例えば、内部電極の幅が内部電極の長さに対して極めて小さい場合、内部電極のオープン端面の電磁効果を無視することができる。実施例２の等価回路モデルについて、内部電極のオープン端面の電磁効果を表すキャパシタンスC3とレジスタンスRc3，インダクタンスL3とレジスタンスRL3を省略することができる。つまり、レジスタンスRc3はショート、レジスタンスRL3はオープンにする。
(4)積層チップコンデンサとしては、MLCC（積層セラミックコンデンサ）が主なものであるが、いずれのタイプの積層チップコンデンサであっても、本発明は適用可能である。
【産業上の利用可能性】
【００７０】
本発明によれば、積層チップコンデンサの特性が精度よく表されるため、積層チップコンデンサを含む各種の回路シミュレーションに好適である。
【符号の説明】
【００７１】
１０：積層チップコンデンサ
２０：内部電極
２２：上面
２４：下面
２６，２８：側面
３０：オープン端面
１００：シミュレーション装置
１１０：演算処理部
１２２：入力部
１２４：出力部
１３０：プログラムメモリ
１３２：シミュレーションプログラム
１４０：データメモリ
１４２：ＳＰＩＣＥファイル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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