(57)【特許請求の範囲】
【請求項１】
所定の間隔をおいて配置され順次にゲート電圧が印加される第１および第２ゲート線と、
前記第１および第２ゲート線と交差しデータ電圧が印加される複数のデータ線と、
一つの画素内に位置して互いに電気的に分離された第１および第２副画素電極から成る画素電極と、
前記第１ゲート線、前記データ線、および前記第１副画素電極に接続される第１スイッチング素子と、
前記第１ゲート線、前記データ線、および前記第２副画素電極に接続される第２スイッチング素子と、
前記第１および第２副画素電極の間で電荷を分配するための電荷分配キャパシタと、
前記電荷分配キャパシタを介して前記第１副画素電極と接続される第３スイッチング素子と、
前記第２ゲート線および前記第２副画素電極に接続され、前記電荷分配キャパシタを介して前記第１副画素電極に接続される第４スイッチング素子と、を含む、液晶表示装置。
【請求項２】
前記第１および第２ゲート線と所定の間隔をおいて配置され、共通電圧が印加されるストレージラインをさらに含み、
前記第３スイッチング素子は、前記第１ゲート線に接続される制御端子と、前記電荷分配キャパシタに接続される出力端子と、前記ストレージラインに接続される入力端子と、を含む、請求項１に記載の液晶表示装置。
【請求項３】
前記第３スイッチング素子の入力端子は、前記ストレージラインに直接接続される、請求項２に記載の液晶表示装置。
【請求項４】
前記第１ゲート線にゲートオン電圧が印加されるとき、前記電荷分配キャパシタには前記データ電圧と前記共通電圧の差に相当する電圧が充電される、請求項３に記載の液晶表示装置。
【請求項５】
前記第３スイッチング素子の入力端子は、補助キャパシタを介して前記ストレージラインに接続される、請求項２に記載の液晶表示装置。
【請求項６】
前記データ線と所定間隔をおいて配置され、所定の電荷分配用電圧を印加する電荷分配用配線をさらに含み、
前記第３スイッチング素子は、前記第１ゲート線に接続される制御端子と、前記電荷分配キャパシタに接続される出力端子と、前記電荷分配用配線に接続される入力端子と、を含む、請求項１に記載の液晶表示装置。
【請求項７】
前記電荷分配用電圧の極性は、前記データ電圧の極性と反対である、請求項６に記載の液晶表示装置。
【請求項８】
前記第１および第２副画素電極の画素電圧の間に電荷分配が起きた後、前記第１副画素電極の画素電圧および前記第２副画素電極の画素電圧が前記データ電圧より高くなる、請求項６に記載の液晶表示装置。
【請求項９】
前記画素は、
前記第１スイッチング素子に接続する第１液晶キャパシタおよび第１ストレージキャパシタと、前記第２スイッチング素子に接続する第２液晶キャパシタおよび第２ストレージキャパシタと、を含み、
前記データ電圧および前記電荷分配用電圧は、
【数１】
0005396039.tif 000016
を満足する、請求項８に記載の液晶表示装置。
（ここで、Ｖｐはデータ電圧であり、Ｖｍは電荷分配用電圧であり、Ｃｈは第１液晶キ
ャパシタと第１ストレージキャパシタのキャパシタンスの和であり、Ｃｂは電荷分配キャ
パシタのキャパシタンスである。）
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はディスプレイ装置に関するものであって、さらに詳細には液晶表示装置に関するものである。
【背景技術】
【０００２】
液晶表示装置は、現在最も広く使用されている平板表示装置のうちの一つであって、画素電極と、共通電極などの電界生成電極が形成されている２枚の表示板と、その間に挿入される液晶層とからなり、電界生成電極に電圧を印加し、液晶層に電界を生成して液晶層の液晶分子の配向を決定し、入射光の偏光を制御することによって映像を表示する。
【０００３】
また、電界が印加されてない状態で、液晶分子の長軸を上下表示板に対して垂直となるように配列した垂直配向モード液晶表示装置は、コントラスト比が大きく、広い基準視野角の具現が容易であるため注目を浴びている。ここで、基準視野角とは、コントラスト比が１０：１である視野角または階調間の輝度反転の限界角度を意味する。
【０００４】
垂直配向モード液晶表示装置において、広い視野角を具現するための手段としては、電界生成電極に切開部を形成する方法、電界生成電極の上に突起を形成する方法などがある。切開部および／または突起で液晶分子が傾く方向を決定することができるため、これらを使用して液晶分子の傾斜方向を様々な方向に分散させることによって基準視野角を広めることができる。
【０００５】
従来の垂直配向方式の液晶表示装置は、正面の視認性に比べて側面の視認性が劣るという問題点がある。例えば、切開部が具備されたＰＶＡ（ｐａｔｔｅｒｎｅｄ  ｖｅｒｔｉｃａｌｌｙ  ａｌｉｇｎｅｄ）方式液晶表示装置の場合には、側面に行くほど映像が明るくなり、酷い場合には高い階調間の輝度の差がなくなって画像が歪んで見えることもある。
【特許文献１】韓国公開特許２００５−０６０７３０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明が解決しようとする課題は、側面の視認性を高めつつ、輝度減少を防止できる液晶表示装置を提供することである。
【０００７】
本発明が解決しようとする課題は、上で言及した課題に制限されない。また、言及されていない他の課題は、以下の記載から当業者に明確に理解されるであろう。
【課題を解決するための手段】
【０００８】
前記課題を達成するための本発明の一実施形態による液晶表示装置は、所定の間隔をおいて配置され順次にゲート電圧が印加される第１および第２ゲート線と、前記第１および第２ゲート線と交差しデータ電圧が印加される複数のデータ線と、一つの画素内に位置して互いに電気的に分離された第１および第２副画素電極から成る画素電極と、前記第１ゲート線、前記データ線、および前記第１副画素電極に接続される第１スイッチング素子と、前記第１ゲート線、前記データ線、および前記第２副画素電極に接続される第２スイッチング素子と、前記第１および第２副画素電極の間で電荷を分配するための電荷分配キャパシタと、電荷分配キャパシタを介して前記第１副画素電極と接続される第３スイッチング素子と、前記第２ゲート線および前記第２副画素電極に接続され、前記電荷分配キャパシタを介して前記第１副画素電極接続される第４スイッチング素子と、を含む。
【０００９】
その他の実施形態の具体的な事項は、詳細な説明および図面に含まれる。
【発明の効果】
【００１０】
前述したように、本発明による液晶表示装置によれば、一つの画素電極を一対の副画素電極に分割した後、電荷分配（ｃｈａｒｇｅ  ｓｈａｒｉｎｇ）することによって、各副画素電極の画素電圧に差を生じさせ、側面の視認性を高めることができる。また、電荷分配を起こす電荷分配キャパシタの一端にスイッチング素子を連結することにより、一対の副画素電極の画素電圧の差が大きくなり、側面の視認性をさらに向上させることが可能である。また、前記スイッチング素子は、データ電圧より画素電圧が過度に減少することを防止することによって、電荷分配にともなう輝度減少を抑制することができる。
【発明を実施するための最良の形態】
【００１１】
本発明の利点、特徴、およびそれらを達成する方法は、添付される図面と共に詳細に後述される実施形態を参照すれば明確になるであろう。しかし、本発明は、以下で開示される実施形態に限定されるものではなく、互いに異なる多様な形態で具現されることが可能である。本実施形態は、単に本発明の開示が完全になるように、本発明が属する技術分野で通常の知識を有する者に対して発明の範疇を完全に知らせるために提供されるものであり、本発明は、請求項の範疇によってのみ定義される。なお、明細書全体にかけて、同一の参照符号は同一の構成要素を指すものとする。
【００１２】
一つの素子（ｅｌｅｍｅｎｔｓ）が、他の素子と「接続された（ｃｏｎｎｅｃｔｅｄ  ｔｏ）」または「カップリングされた（ｃｏｕｐｌｅｄ  ｔｏ）」と参照されるときは、他の素子と直接連結またはカップリングされた場合、あるいは中間に他の素子を介在させた場合のすべてを含む。これに対し、一つの素子が異なる素子と「直接接続された（ｄｉｒｅｃｔｌｙ  ｃｏｎｎｅｃｔｅｄ  ｔｏ）」または「直接カップリングされた（ｄｉｒｅｃｔｌｙ  ｃｏｕｐｌｅｄ  ｔｏ）」と参照されるときは、間に他の素子を介在させないことを表わす。明細書全体にかけて、同一の参照符号は、同一の構成要素を参照する。「および／または」は、言及されたアイテムの各々および一つ以上のすべての組合せを含む。
【００１３】
第１、第２等が、多様な素子、構成要素および／またはセクションを説明するために使用される。しかしながら、これら素子、構成要素および／またはセクションは、これらの用語によって制限されないことはもちろんである。これらの用語は単に一つの素子、構成要素、またはセクションを他の素子、構成要素、またはセクションと区別するために使用されるものである。したがって、以下で言及される第１素子、第１構成要素、または第１セクションは、本発明の技術的思想内で第２素子、第２構成要素、または第２セクションであり得ることはもちろんである。
【００１４】
本明細書で使用された用語は、実施形態を説明するためであり、本発明を制限しようとするものではない。本明細書において単数形は、文言で特別に言及しない限り、複数形をも含む。明細書で使用される「含む（ｃｏｍｐｒｉｓｅｓ）」および／または「含む（ｃｏｍｐｒｉｓｉｎｇ）」は、言及した構成要素、段階、動作、および／または素子は、一つ以上の他の構成要素、段階、動作、および／または素子の存在または追加を排除しない。
【００１５】
他に定義されなければ、本明細書で使用されるすべての用語（技術および科学的用語を含む）は、本発明が属する技術分野で通常の知識を有する者に共通に理解され得る意味において使用されるものである。また、一般的に使用される辞典に定義されている用語は、明確に特別に定義されていない限り理想的にまたは過度に解釈されない。
【００１６】
以下、図１ないし図３を参照して本発明の第１実施形態による液晶表示装置について説明する。図１は、本発明の第１実施形態による液晶表示装置のブロック図である。図２は、本発明の第１実施形態による液晶表示装置の一つの画素を表す回路図である。図３は、本発明の第１実施形態による液晶表示装置において、データ電圧と画素電圧との関係を表したグラフである。
【００１７】
図１を参照すれば、本発明の第１実施形態による液晶表示装置は、液晶パネルアッセンブリ（ｌｉｑｕｉｄ  ｃｒｙｓｔａｌ  ｐａｎｅｌ  ａｓｓｅｍｂｌｙ）３００と、これに連結されたゲート駆動部４００およびデータ駆動部５００と、データ駆動部５００に連結された階調電圧生成部８００と、これらを制御する信号制御部６００と、を含む。
【００１８】
液晶パネルアッセンブリ３００は、等価回路として見るとき、複数の表示信号線と、これに連結され、概ね行列の形態で配列された複数の画素（ＰＸ）と、を含む。ここで、液晶パネルアッセンブリ３００は、互いに対向する下部表示板および上部表示板と、これらの間に介在した液晶層と、を含む。
【００１９】
表示信号線は、下部表示板に具備されており、ゲート信号を印加する複数のゲート線（Ｇ１−Ｇｎ）と、データ信号を印加する複数のデータ線（Ｄ１−Ｄｍ）を含む。ゲート線（Ｇ１−Ｇｎ）は、概ね行方向にのびており、互いにほぼ平行に配置される。データ線（Ｄ１−Ｄｍ）は、概ね列方向にのびており、互いにほぼ平行に配置される。
【００２０】
各画素（ＰＸ）は、対応するゲート線（Ｇ１−Ｇｎ）およびデータ線（Ｄ１−Ｄｍ）に連結されているスイッチング素子と、これに連結された液晶キャパシタ（ｌｉｑｕｉｄ  ｃｒｙｓｔａｌ  ｃａｐａｃｉｔｏｒ）を含む。ここで、必要であればスイッチング素子にストレージキャパシタ（ｓｔｏｒａｇｅ  ｃａｐａｃｉｔｏｒ）を、液晶キャパシタと並列に連結することができる。
【００２１】
ここで、各画素（ＰＸ）のスイッチング素子は、薄膜トランジスタなどで形成され、各々対応するゲート線（Ｇ１−Ｇｎ）に連結されている制御端子と、データ線（Ｄ１−Ｄｍ）に連結されている入力端子と、液晶キャパシタに連結されている出力端子と、を有する三端子素子である。
【００２２】
ゲート駆動部４００は、ゲート線（Ｇ１−Ｇｎ）に連結されて外部からハイレバルのゲート信号（これをゲートオン電圧（Ｖｏｎ）という）とローレベルのゲート信号（これをゲートオフ電圧（Ｖｏｆｆ）という）との組合からなるゲート信号をゲート線（Ｇ１−Ｇｎ）に印加する。図１に示されるゲート駆動部４００は、液晶パネルアッセンブリ３００の一側に位置し、すべてのゲート線（Ｇ１−Ｇｎ）に連結されている。ただし、本発明はこれに限定されず、一対のゲート駆動部が、各々液晶パネルアッセンブリ３００の左右に位置し、各ゲート線（Ｇ１−Ｇｎ）に同時に連結され得る。例えば、大型液晶表示装置の場合において、一つのゲート駆動部だけではゲート線（Ｇ１−Ｇｎ）の最後までゲートオン電圧（Ｖｏｎ）またはゲートオフ電圧（Ｖｏｆｆ）を十分に伝達しにくいため、このような一対のゲート駆動部を各ゲート線（Ｇ１−Ｇｎ）の両側に連結することができる。また、このようなゲート駆動部４００は、液晶パネルアッセンブリ３００の下部表示板上に少なくとも一つの薄膜トランジスタからなる集積回路形態で内蔵され得る。
【００２３】
階調電圧生成部（ｇｒａｙ  ｖｏｌｔａｇｅ  ｇｅｎｅｒａｔｏｒ）８００は、画素の透過率と関連した階調電圧を生成する。階調電圧は、各画素に提供され、共通電圧（Ｖｃｏｍ）に対して正の値を有するものと、負の値を有するものとを含む。
【００２４】
データ駆動部５００は、液晶パネルアッセンブリ３００のデータ線（Ｄ１−Ｄｍ）に連結され、階調電圧生成部８００からの階調電圧、すなわちデータ電圧を画素に印加する。ここで、階調電圧生成部８００が、すべての階調に対する電圧を提供するわけではなく、基本階調電圧だけを提供する場合、データ駆動部５００は、基本階調電圧を分圧して全体階調に対する階調電圧を生成してこれのうちからデータ電圧を選択することができる。
【００２５】
ゲート駆動部４００またはデータ駆動部５００は、表示信号線（Ｇ１−Ｇｎ、Ｄ１−Ｄｍ）と薄膜トランジスタなどと共に、液晶パネルアッセンブリ３００に集積され得る。これとは異なり、ゲート駆動部４００またはデータ駆動部５００は、可撓性印刷回路フィルム（ｆｌｅｘｉｂｌｅ  ｐｒｉｎｔｅｄ  ｃｉｒｃｕｉｔ  ｆｉｌｍ）（不図示）の上に装着されてテープキャリアパッケージ（ｔａｐｅ  ｃａｒｒｉｅｒ  ｐａｃｋａｇｅ）の形態で液晶パネルアッセンブリ３００に装着することもできる。
【００２６】
信号制御部６００は、ゲート駆動部４００、データ駆動部５００等の動作を制御する。
【００２７】
信号制御部６００は、外部のグラフィック制御器（不図示）からの入力映像信号（Ｒ、Ｇ、Ｂ）、これらの表示を制御する入力制御信号、例えば垂直同期信号（Ｖｓｙｎｃ）および水平同期信号（Ｈｓｙｎｃ）、メインクロック（ＭＣＬＫ）、データイネイブル信号（ＤＥ）等を提供される。信号制御部６００の入力映像信号（Ｒ、Ｇ、Ｂ）と入力制御信号に基づいて、映像信号（Ｒ、Ｇ、Ｂ）を液晶パネルアッセンブリ３００の動作条件に合うように適切に処理する。それから、ゲート制御信号（ＣＯＮＴ１）、データ制御信号（ＣＯＮＴ２）等を生成した後、ゲート制御信号（ＣＯＮＴ１）をゲート駆動部４００に送り出し、データ制御信号（ＣＯＮＴ２）と処理された映像信号（ＤＡＴ）とをデータ駆動部５００に送り出す。
【００２８】
ゲート制御信号（ＣＯＮＴ１）は、ゲート駆動部４００の動作の開始、すなわち走査開始を指示する走査開始信号（ＳＴＶ）と、ゲートオン電圧（Ｖｏｎ）の出力時間を制御する少なくとも一つのクロック信号とを含む。ゲート制御信号（ＣＯＮＴ１）は、またゲートオン電圧（Ｖｏｎ）の持続時間を限定する出力イネイブル信号（ＯＥ）を含むことができる。ここで、クロック信号は、選択信号（ＳＥ）として使用され得る。
【００２９】
データ制御信号（ＣＯＮＴ２）は、一行の画素（ＰＸ）に対するデータの送信を知らせる水平同期開始信号（ＳＴＨ）と、データ線（Ｄ１−Ｄｍ）に対応データ電圧を印加するためのロード信号（ＬＯＡＤ）と、データクロック信号（ＨＣＬＫ）とを含む。また、データ制御信号（ＣＯＮＴ２）は、共通電圧（Ｖｃｏｍ）に対するデータ電圧の極性（以下、「共通電圧に対するデータ電圧の極性」を縮めて「データ電圧の極性」と称する）を反転させる反転信号（ＲＶＳ）を含み得る。
【００３０】
信号制御部６００からのデータ制御信号（ＣＯＮＴ２）によって、データ駆動部５００は、画素（ＰＸ）に対する映像データ（ＤＡＴ）を受信し、階調電圧生成部８００からの映像データ（ＤＡＴ）に対応する階調電圧を選択することによって、映像データ（ＤＡＴ）を対応するデータ電圧に変換した後、これを対応するデータ線（Ｄ１−Ｄｍ）に印加する。
【００３１】
ゲート駆動部４００は、信号制御部６００からのゲート制御信号（ＣＯＮＴ１）によってゲートオン電圧（Ｖｏｎ）をゲート線（Ｇ１−Ｇｎ）に印加し、このゲート線（Ｇ１−Ｇｎ）に連結されたスイッチング素子をターンオンする。これによって、データ線（Ｄ１−Ｄｍ）に印加されたデータ電圧が、ターンオンされたスイッチング素子をとおして対応する画素（ＰＸ）に印加される。
【００３２】
各画素（ＰＸ）に印加されたデータ電圧と、共通電圧（Ｖｃｏｍ）との差は、液晶キャパシタの充電電圧、すなわち画素電圧として表れる。液晶分子は、画素電圧の大きさによってその配列を異にし、それに伴い液晶層を通過する光の偏光が変化する。これは、光の透過率変化として表れる。
【００３３】
本発明の第１実施形態による液晶表示装置は、画素（ＰＸ）を形成する一対の副画素に同一のデータ電圧を供給した後、隣接するゲート線にゲートオン電圧（Ｖｏｎ）が印加される時、前記一対の副画素のうち何れか一つの副画素に充電されたデータ電圧を電荷分配（ｃｈａｒｇｅ  ｓｈａｒｉｎｇ）方式によって低下させる。このように、一対の副画素に互いに異なるデータ電圧が充電されるため、一つの画素（ＰＸ）のガンマ曲線は、一対の副画素のガンマ曲線から合成されることになる。電荷分配によって各副画素に充電されるデータ電圧を決定する時には、正面での合成ガンマ曲線が、正面での基準ガンマ曲線に近くなるようにし、側面での合成ガンマ曲線が、正面での基準ガンマ曲線に最も近くなるようにすることによって、側面の視認性を向上させることができる。
【００３４】
図２を参照すれば、本発明の第１実施形態による液晶表示装置は、ゲート電圧が印加される複数のゲート線（ＧＬｉ、ＧＬｉ＋１）と、ゲート線（ＧＬｉ、ＧＬｉ＋１）に交差して形成され、データ電圧が印加される複数のデータ線（ＤＬｊ）とを含む。
【００３５】
各画素は、第１副画素（ＳＰ１）と第２副画素（ＳＰ２）とで形成される。第１副画素（ＳＰ１）は、第１スイッチング素子（Ｔ１）、第１液晶キャパシタ（Ｃｌｃ１）および第１ストレージキャパシタ（Ｃｓｔ１）を含み、第２副画素（ＳＰ２）は、第２スイッチング素子（Ｔ２）、第２液晶キャパシタ（Ｃｌｃ２）および第２ストレージキャパシタ（Ｃｓｔ２）を含む。
【００３６】
第ｉゲート線（ＧＬｉ）と第ｊデータ線（ＤＬｊ）とが交差する地点に、第１スイッチング素子（Ｔ１）および第２スイッチング素子（Ｔ２）が形成され、第ｉゲート線（ＧＬｉ）に連結された第３スイッチング素子（Ｔ３）が形成され、第ｉ＋１ゲート線（ＧＬｉ＋１）に連結された第４スイッチング素子（Ｔ４）が形成される。ここで、第１スイッチング素子（Ｔ１）、第２スイッチング素子（Ｔ２）、第３スイッチング素子（Ｔ３）および第４スイッチング素子（Ｔ４）は、薄膜トランジスタから形成され得る。
【００３７】
第１スイッチング素子（Ｔ１）は、第ｉゲート線（ＧＬｉ）に接続された制御端子と、第ｊデータ線（ＤＬｊ）に接続された入力端子と、第１液晶キャパシタ（Ｃｌｃ１）および第１ストレージキャパシタ（Ｃｓｔ１）に接続された出力端子とを含む。第２スイッチング素子（Ｔ２）は、第ｉゲート線（ＧＬｉ）に接続された制御端子と、第ｊデータ線（ＤＬｊ）に接続された入力端子と、第２液晶キャパシタ（Ｃｌｃ２）および第２ストレージキャパシタ（Ｃｓｔ２）に接続された出力端子とを含む。第３スイッチング素子（Ｔ３）は、第ｉゲート線（ＧＬｉ）に接続された制御端子と、電荷分配キャパシタ（Ｃｃｓ）を介して第１スイッチング素子（Ｔ１）の出力端子と接続された出力端子と、ストレージライン（ＳＬ）に接続された入力端子とを含む。さらに具体的に、第３スイッチング素子（Ｔ３）の入力端子は、ストレージライン（ＳＬ）に直接接続されている。第４スイッチング素子（Ｔ４）は、第ｉ＋１ゲート線（ＧＬｉ＋１）に接続された制御端子と、第２スイッチング素子（Ｔ２）の出力端子に接続された入力端子と、第３スイッチング素子（Ｔ３）の出力端子と接続された出力端子とを含む。したがって、第４スイッチング素子（Ｔ４）の出力端子は、電荷分配キャパシタ（Ｃｃｓ）を介し第１スイッチング素子（Ｔ１）の出力端子と接続されている。
【００３８】
このような構造の下部表示板を構成する画素毎に、第１スイッチング素子（Ｔ１）の出力端子に接続された第１副画素電極と、第２スイッチング素子（Ｔ２）の出力端子に接続された第２副画素電極からなる画素電極とが形成されている。そして、下部表示板に対向する上部表示板には共通電極が形成されている。
【００３９】
第１液晶キャパシタ（Ｃｌｃ１）は、第１スイッチング素子（Ｔ１）に接続された第１副画素電極と、共通電極と、これらの間に介在された液晶物質とからなる。第１ストレージキャパシタ（Ｃｓｔ１）は、第１副画素電極と、下部表示板に形成されたストレージライン（ＳＬ）と、これらの間に介在した誘電物質とからなる。
【００４０】
第２液晶キャパシタ（Ｃｌｃ２）は、第２スイッチング素子（Ｔ２）に接続された第２副画素電極と、共通電極と、これらの間に介在された液晶物質とからなる。第２ストレージキャパシタ（Ｃｓｔ２）は、第２副画素電極と、下部表示板に形成されたストレージライン（ＳＬ）と、これらの間に介在された誘電物質とからなる。
【００４１】
電荷分配キャパシタ（Ｃｃｓ）は、第１スイッチング素子（Ｔ１）の出力端子と、第３スイッチング素子の出力端子と、これらの間に介在した誘電物質とからなる。電荷分配キャパシタ（Ｃｃｓ）および第３スイッチング素子（Ｔ３）は、第２液晶キャパシタ（Ｃｌｃ２）に充電された画素電圧を下げ、第１液晶キャパシタ（Ｃｌｃ１）に充電された画素電圧を上げる役割を担う。
【００４２】
第１ストレージキャパシタ（Ｃｓｔ１）および第２ストレージキャパシタ（Ｃｓｔ２）は、各々第１液晶キャパシタ（Ｃｌｃ１）および第２液晶キャパシタ（Ｃｌｃ２）に充電された画素電圧を維持する役割を担う。ストレージライン（ＳＬ）には、固定電圧、例えば共通電圧（Ｖｃｏｍ）が印加され得る。
【００４３】
第ｉゲート線（ＧＬｉ）にゲートオン電圧（Ｖｏｎ）が印加されると、第１スイッチング素子（Ｔ１）および第２スイッチング素子（Ｔ２）をとおして第ｉ行（ｒｏｗ）に位置する第１副画素電極および第２副画素電極に同一のデータ電圧が伝達される。すなわち、第ｉゲート線（ＧＬｉ）に連結された第１液晶キャパシタ（Ｃｌｃ１）および第２液晶キャパシタ（Ｃｌｃ２）に同一のデータ電圧が充電される。このように、第１液晶キャパシタ（Ｃｌｃ１）および第２液晶キャパシタ（Ｃｌｃ２）に充電されたデータ電圧を画素電圧と称する。
【００４４】
また、第ｉゲート線（ＧＬｉ）にゲートオン電圧（Ｖｏｎ）が印加されると、第３スイッチング素子（Ｔ３）がターンオンされ、第３スイッチング素子（Ｔ３）の出力端子に共通電圧（Ｖｃｏｍ）が伝達される。したがって、電荷分配キャパシタ（Ｃｃｓ）には、データ電圧と共通電圧（Ｖｃｏｍ）の差に相当する電圧が充電される。
【００４５】
続いて、第ｉゲート線（ＧＬｉ）にゲートオフ電圧（ＯＦＦ）が印加されると、第１副画素（ＳＰ１）と第２副画素（ＳＰ２）は、互いに電気的に分離される。すなわち、第１副画素電極と第２副画素電極に各々同一のデータ電圧が印加された後、第１副画素電極と第２副画素電極は、フローティング（ｆｌｏａｔｉｎｇ）状態を維持する。
【００４６】
第ｉ＋１ゲート線（ＧＬｉ＋１）にゲートオン電圧（Ｖｏｎ）が印加されると、第ｉ＋１ゲート線（ＧＬｉ＋１）に連結された一対の第１スイッチング素子（不図示）および第２スイッチング素子（不図示）をとおして第ｉ＋１行に位置した一対の副画素電極に各々同一のデータ電圧が伝達される。
【００４７】
また、第ｉ＋１ゲート線（ＧＬｉ＋１）にゲートオン電圧（Ｖｏｎ）が印加されると、第４スイッチング素子（Ｔ４）がターンオンされる。したがって、第２スイッチング素子（Ｔ２）に連結された第２副画素電極に保存されるデータ電圧が、第４スイッチング素子（Ｔ４）をとおして電荷分配キャパシタ（Ｃｃｓ）に分配される。これは、第４スイッチング素子（Ｔ４）の入力端子が第２スイッチング素子（Ｔ２）の出力端子に接続されており、第４スイッチング素子（Ｔ４）の出力端子が電荷分配キャパシタ（Ｃｃｓ）に接続されているからである。したがって、第ｉ行に位置する、第１スイッチング素子（Ｔ１）および第２スイッチング素子（Ｔ２）に各々連結された第１副画素電極および第２副画素電極に保存されるデータ電圧が互い異なる値を有するようになる。
【００４８】
以下、電荷量保存法則を利用して第１副画素電極と第２副画素電極の画素電圧を具体的に検討する。ここで、第１ノード（Ｎ１）は、第１スイッチング素子（Ｔ１）の出力端子と電荷分配キャパシタ（Ｃｃｓ）の間のノードであり、第２ノード（Ｎ２）は、第２スイッチング素子（Ｔ２）の出力端子と第４スイッチング素子（Ｔ４）の入力端子との間のノードであり、第３ノード（Ｎ３）は、電荷分配キャパシタ（Ｃｃｓ）と第３スイッチング素子（Ｔ３）の出力端子との間のノードである。また、第３ノード（Ｎ３）は、電荷分配キャパシタ（Ｃｃｓ）と第４スイッチング素子（Ｔ４）の出力端子との間のノードでもある。
【００４９】
第ｉゲート線（ＧＬｉ）にゲートオン電圧（Ｖｏｎ）が印加されると、第１スイッチング素子（Ｔ１）および第２スイッチング素子（Ｔ２）がターンオンされ、第１ノード（Ｎ１）および第２ノード（Ｎ２）にデータ電圧（Ｖｄ）が印加される。また、第３スイッチング素子（Ｔ３）がターンオンされることにより第３ノード（Ｎ３）に共通電圧（Ｖｃｏｍ）が印加される。以下、説明の便宜のため共通電圧（Ｖｃｏｍ）を０Ｖと仮定し、データ電圧（Ｖｄ）を共通電圧（Ｖｃｏｍ）に対する相対的な電圧とする。したがって、第１ノード（Ｎ１）、第２ノード（Ｎ２）および第３ノード（Ｎ３）での各電圧は、Ｖｄ、Ｖｄ、０となる。また、第１液晶キャパシタ（Ｃｌｃ１）と第１ストレージキャパシタ（Ｃｓｔ１）のキャパシタンスの和をＣｈと称し、第２液晶キャパシタ（Ｃｌｃ２）と第２ストレージキャパシタ（Ｃｓｔ２）のキャパシタンスの和をＣｌと称し、電荷分配キャパシタ（Ｃｃｓ）のキャパシタンスをＣｂと称する。
【００５０】
この時第１液晶キャパシタ（Ｃｌｃ１）および第１ストレージキャパシタ（Ｃｓｔ１）の電荷量Ｑｈと、第２液晶キャパシタ（Ｃｌｃ２）および第２ストレージキャパシタ（Ｃｓｔ２）の電荷量Ｑｌと、電荷分配キャパシタ（Ｃｃｓ）の電荷量Ｑｂは次のとおりである。
【００５１】
【数１】
0005396039.tif 000002
【００５２】
続いて、第ｉゲート線（ＧＬｉ）にゲートオフ電圧（Ｖｏｆｆ）が印加され、第ｉ＋１ゲート線（ＧＬｉ＋１）にゲートオン電圧（Ｖｏｎ）が印加されると、第１スイッチング素子（Ｔ１）、第２スイッチング素子（Ｔ２）および第３スイッチング素子（Ｔ３）は、ターンオフされ、第４スイッチング素子（Ｔ４）がターンオンされる。
【００５３】
この時、第１ノード（Ｎ１）、第２ノード（Ｎ２）および第３ノード（Ｎ３）での各電圧をＶ１、Ｖ２およびＶ３（＝Ｖ２）とする時、第１液晶キャパシタ（Ｃｌｃ１）と第１ストレージキャパシタ（Ｃｓｔ１）の電荷量Ｑｈ’と、第２液晶キャパシタ（Ｃｌｃ２）と第２ストレージキャパシタ（Ｃｓｔ２）の電荷量Ｑｌ’と、電荷分配キャパシタ（Ｃｃｓ）の電荷量Ｑｂ’は次のとおりである。
【００５４】
【数２】
0005396039.tif 000003
【００５５】
第１ノード（Ｎ１）に連結されたキャパシタの総電荷量は保存されるため次の関係式が成立する。
【００５６】
【数３】
0005396039.tif 000004
【００５７】
第３ノード（Ｎ３）に連結されたキャパシタの総電荷量は保存されるため次の関係式が成立する。
【００５８】
【数４】
0005396039.tif 000005
【００５９】
式１ないし式４の関係を整理すると、次式で示すように第１ノード（Ｎ１）および第２ノード（Ｎ２）での電圧Ｖ１およびＶ２を得ることができる。
【００６０】
【数５】
0005396039.tif 000006
【００６１】
データ電圧（Ｖｄ）が共通電圧（Ｖｃｏｍ）より大きい正の電圧の場合、第１副画素（ＳＰ１）の画素電圧（Ｖ１）は、データ電圧（Ｖｄ）より高くなり、第２副画素（ＳＰ２）の画素電圧（Ｖ２）は、データ電圧（Ｖｄ）より低くなる。データ電圧（Ｖｄ）が共通電圧（Ｖｃｏｍ）より小さい負の電圧の場合は、これと反対となる。したがって、第１副画素（ＳＰ１）の画素電圧（Ｖ１）の絶対値は、第２副画素（ＳＰ２）の画素電圧（Ｖ２）の絶対値より常に大きくなる。
【００６２】
このように、一つの画素内に位置する第１副画素（ＳＰ１）および第２副画素（ＳＰ２）の画素電圧（Ｖ１、Ｖ２）が互いに異なる値を有するようになる場合の側面の視認性を向上させることができる。すなわち、第１副画素（ＳＰ１）および第２副画素（ＳＰ２）に、一つの映像情報から得られた互い異なるガンマ曲線を有する一対の階調電圧集合が保存され、第１副画素（ＳＰ１）および第２副画素（ＳＰ２）からなる一つの画素のガンマ曲線は、これらを合成したガンマ曲線となる。一対の階調電圧集合を決定する時には、正面での合成ガンマ曲線が正面での基準ガンマ曲線に近くなるようにし、側面での合成ガンマ曲線が正面での基準ガンマ曲線と最も近くなるようにすることによって、側面の視認性を向上させることができる。
【００６３】
図３は、データ線をとおして印加されるデータ電圧に対して第１副画素電極の画素電圧と第２副画素電極の画素電圧の変化を表したグラフである。このグラフは、Ｃｌ：Ｃｈ：Ｃｂ＝２：１：２である場合を例にとり、画素電圧を計算したものである。
【００６４】
図３に示されるように、６Ｖのデータ電圧を印加する場合、第１副画素電極の画素電圧は、３Ｖ上昇して９Ｖとなり、第２副画素電極の画素電圧は、１．５Ｖ下降して４．５Ｖとなることが分かる。したがって、第１副画素電極の画素電圧と第２副画素電極の画素電圧との間の十分な電位差を確保することができる。また、第２副画素電極の画素電圧については、データ電圧に比べて過度に減少されないため輝度減少を抑制することができる。
【００６５】
以下、図４および図５を参照して本発明の第２実施形態による液晶表示装置を説明する。ここで、図４は、本発明の第２実施形態による液晶表示装置の一つの画素を表す回路図である。図５は、本発明の第２実施形態による液晶表示装置におけるデータ電圧と画素電圧との関係を表したグラフである。説明の便宜上、第１実施形態の図面（図１ないし図３）に表した各部材と同一機能を有する部材は同一符号で表し、以下に相異点を中心に説明する。
【００６６】
図４を参照すれば、第３スイッチング素子（Ｔ３）は、第ｉゲート線（ＧＬｉ）に接続された制御端子と、電荷分配キャパシタ（Ｃｃｓ）を介して第１スイッチング素子（Ｔ１）の出力端子に接続された出力端子と、ストレージライン（ＳＬ）に接続された入力端子とを含む。さらに具体的に、第３スイッチング素子（Ｔ３）の入力端子は、補助キャパシタ（Ｃ３）を介しストレージライン（ＳＬ）と接続されている。液晶表示装置の製造工程において、第３スイッチング素子（Ｔ３）の入力端子とストレージライン（ＳＬ）とが互いに異なる層に形成され、これらが直接接続しにくい場合、前記補助キャパシタ（Ｃ３）を利用して互いにカップリングされ得る。
【００６７】
以下、電荷量保全法則を利用して第１副画素電極と第２副画素電極の画素電圧を具体的に検討する。ここで、第４ノード（Ｎ４）は、第３スイッチング素子（Ｔ３）の入力端子と補助キャパシタ（Ｃ３）との間のノードを称する。また、説明の便宜のため共通電圧（Ｖｃｏｍ）を０Ｖと定義し、データ電圧（Ｖｄ）を共通電圧（Ｖｃｏｍ）に対する相対的な電圧とする。また、補助キャパシタ（Ｃ３）のキャパシタンスをＣｃと称する。
【００６８】
（ｎ−１）番目フレームにおいて、第１ノード（Ｎ１）、第２ノード（Ｎ２）、第３ノード（Ｎ３）および第４ノード（Ｎ４）での電圧をＶ１、Ｖ２、Ｖ３およびＶ４と称すると、Ｖ２＝Ｖ３となる。第１液晶キャパシタ（Ｃｌｃ１）および第１ストレージキャパシタ（Ｃｓｔ１）のキャパシタンスの和に対応する電荷量Ｑｈと、第２液晶キャパシタ（Ｃｌｃ２）と第２ストレージキャパシタ（Ｃｓｔ２）のキャパシタンスの和に対応する電荷量Ｑｌと、電荷分配キャパシタ（Ｃｃｓ）の電荷量Ｑｂと、補助キャパシタ（Ｃ３）の電荷量Ｑｃは次のとおりある。
【００６９】
【数６】
0005396039.tif 000007
【００７０】
ｎ番目のフレームで第ｉゲート線（ＧＬｉ）にゲートオン電圧（Ｖｏｎ）が印加されると、第１スイッチング素子（Ｔ１）および第２スイッチング素子（Ｔ２）がターンオンされ、第１ノード（Ｎ１）および第２ノード（Ｎ２）にデータ電圧（Ｖｄ）が印加される。また、第３スイッチング素子（Ｔ３）がターンオンされることによって第３ノード（Ｎ３）と第４ノード（Ｎ４）が連結される。この時、第１ノード（Ｎ１）、第２ノード（Ｎ２）、第３ノード（Ｎ３）および第４ノード（Ｎ４）での各電圧をＶ１’、Ｖ２’、Ｖ３’、Ｖ４’とすると、Ｖ１’＝Ｖ２’＝ＶｄでＶ３’＝Ｖ４’となる。
【００７１】
この時、第１液晶キャパシタ（Ｃｌｃ１）および第１ストレージキャパシタ（Ｃｓｔ１）のキャパシタンスの和に対応する電荷量Ｑｈ’と、第２液晶キャパシタ（Ｃｌｃ２）および第２ストレージキャパシタ（Ｃｓｔ２）のキャパシタンスの和に対応する電荷量Ｑｌ’と、電荷分配キャパシタ（Ｃｃｓ）の電荷量Ｑｂ’と、補助キャパシタ（Ｃ３）の電荷量Ｑｃ’は次のとおりある。
【００７２】
【数７】
0005396039.tif 000008
【００７３】
第３ノード（Ｎ３）および第４ノード（Ｎ４）に連結されたキャパシタの総電荷量は保存されるため、次の関係式が成立する。
【００７４】
【数８】
0005396039.tif 000009
【００７５】
続いて、第ｉゲート線（ＧＬｉ）にゲートオフ電圧（Ｖｏｆｆ）が印加されて第ｉ＋１ゲート線（ＧＬｉ＋１）にゲートオン電圧（Ｖｏｎ）が印加されると、第１スイッチング素子（Ｔ１）、第２スイッチング素子（Ｔ２）および第３スイッチング素子（Ｔ３）はターンオフされ、第４スイッチング素子（Ｔ４）がターンオンされる。
【００７６】
この時、第１ノード（Ｎ１）、第２ノード（Ｎ２）、第３ノード（Ｎ３）および第４ノード（Ｎ４）での各電圧をＶ１’’、Ｖ２’’、Ｖ３’’およびＶ４’’とすると、Ｖ２’’＝Ｖ３’’となる。第１液晶キャパシタ（Ｃｌｃ１）と第１ストレージキャパシタ（Ｃｓｔ１）の電荷量Ｑｈ’’と、第２液晶キャパシタ（Ｃｌｃ２）と第２ストレージキャパシタ（Ｃｓｔ２）の電荷量Ｑｌ’’と、電荷分配キャパシタ（Ｃｃｓ）の電荷量Ｑｂ’’と、補助キャパシタ（Ｃ３）の電荷量Ｑｃ’’は次のとおりある。
【００７７】
【数９】
0005396039.tif 000010
【００７８】
第１ノード（Ｎ１）に連結されたキャパシタの総電荷量は保存されるため、次の関係式が成立する。
【００７９】
【数１０】
0005396039.tif 000011
【００８０】
第３ノード（Ｎ３）に連結されたキャパシタの総電荷量は保存されるため、次の関係式が成立する。
【００８１】
【数１１】
0005396039.tif 000012
【００８２】
式６ないし式１１の関係を整理すれば、次のように第１ノード（Ｎ１）および第２ノード（Ｎ２）での電圧Ｖ１’’およびＶ２’’を得ることができる。
【００８３】
【数１２】
0005396039.tif 000013
【００８４】
したがって、データ電圧（Ｖｄ）が共通電圧（Ｖｃｏｍ）より大きい正の電圧の場合、第１副画素（ＳＰ１）の画素電圧（Ｖ１’’）は、データ電圧（Ｖｄ）より高くなり、第２副画素（ＳＰ２）の画素電圧（Ｖ２’’）は、データ電圧（Ｖｄ）より低くなる。データ電圧（Ｖｄ）が共通電圧（Ｖｃｏｍ）より小さい負の電圧である場合は、これと反対になる。したがって、第１副画素（ＳＰ１）の画素電圧（Ｖ１’’）の絶対値が第２副画素（ＳＰ２）の画素電圧（Ｖ２’’）の絶対値より常に大きくなる。
【００８５】
このように、一つの画素内に位置する第１副画素（ＳＰ１）および第２副画素（ＳＰ２）の画素電圧（Ｖ１’’、Ｖ２’’）が互いに異なる値を有するようになる場合、側面の視認性を向上させることができる。
【００８６】
図５は、フレームごとにデータ電圧に対して第１副画素電極の画素電圧と第２副画素電極の画素電圧の変化を表したグラフである。このグラフは、Ｃｌ：Ｃｈ：Ｃｂ：Ｃｃ＝２：１：０．８：２であり、データ電圧が６Ｖから２Ｖに、そして再び６Ｖに変わる場合を例にあげて画素電圧を計算したグラフである。
【００８７】
図５に示されるように、第１副画素電極の画素電圧は、データ電圧より高くなり、第２副画素電極の画素電圧はデータ電圧より低くなる。したがって、第１副画素電極の画素電圧と第２副画素電極の画素電圧との間の十分な電位差を確保することができる。また、第２副画素電極の画素電圧については、データ電圧に比べて過度に減少することがないため、輝度減少を抑制することができる。
【００８８】
以下、図６ないし図８を参照して本発明の第３実施形態による液晶表示装置を説明する。ここで、図６は本発明の第３実施形態による液晶表示装置のブロック図である。図７は、本発明の第３実施形態による液晶表示装置の一つの画素を表す回路図である。図８は、本発明の第３実施形態による液晶表示装置におけるデータ電圧と画素電圧との関係を表したグラフである。説明の便宜上、第１実施形態の図面（図１ないし図３）に表した各部材と同一機能を有する部材は同一符号で表し、以下では相異点を中心に説明する。
【００８９】
図６を参照すれば、液晶パネルアッセンブリ３００は、等価回路として見る時、複数の表示信号線と、これに連結され、概ね行列の形態で配列された複数の画素（ＰＸ）とを含む。ここで、液晶パネルアッセンブリ３００は、互いに対向する下部表示板、上部表示板およびこれらの間に介在した液晶層を含む。
【００９０】
表示信号線は、下部表示板に具備され、ゲート信号を伝達する複数のゲート線（Ｇ１−Ｇｎ）と、データ信号を伝達するデータ線（ＤＡ１−ＤＡｍ）と、電荷分配信号を伝達する電荷分配用配線（ＤＢ１−ＤＢｍ）とを含む。ゲート線（Ｇ１−Ｇｎ）は、概ね行方向に伸びており、互いにほぼ平行に配置され、データ線（ＤＡ１−ＤＡｍ）は、概ね列方向に伸びており、互いにほぼ平行に配置され、電荷分配用配線（ＤＢ１−ＤＢｍ）は、データ線（ＤＢ１−ＤＢｍ）と実質的に平行になるように伸びている。ゲート線（Ｇ１−Ｇｎ）は、ゲート電圧を伝達し、データ線（ＤＡ１−ＤＡｍ）は、データ電圧を伝達して、電荷分配用配線（ＤＢ１−ＤＢｍ）は、電荷分配のためのスイッチング素子に電荷分配用電圧を伝達する。
【００９１】
図７を参照すれば、本発明の第３実施形態による液晶表示装置の場合、第１実施形態と比較して画素毎にデータ線（ＤＡｊ）と実質的に平行するように電荷分配用配線（ＤＢｊ）が形成されている。また、第３スイッチング素子（Ｔ３）は、第ｉゲート線（ＧＬｉ）に接続された制御端子と、電荷分配キャパシタ（Ｃｃｓ）を介して第１スイッチング素子（Ｔ１）の出力端子に接続された出力端子と、電荷分配用配線（ＤＢｊ）に接続された入力端子とを含む。
【００９２】
データ線（ＤＡｊ）に共通電圧（Ｖｃｏｍ）より大きい正の電圧を有するデータ電圧、例えば、＋｜Ｖｐ｜が印加され、電荷分配用配線（ＤＢｊ）に共通電圧（Ｖｃｏｍ）より小さい負の電圧を有する電荷分配用電圧、例えば−｜Ｖｍ｜が印加される場合を考える。ここで、正の電圧とは、共通電圧（Ｖｃｏｍ）より高い電圧を指し、負の電圧とは、共通電圧（Ｖｃｏｍ）より低い電圧を指す。
【００９３】
第１実施形態の場合、第３スイッチング素子（Ｔ３）の入力端子に共通電圧（Ｖｃｏｍ）が印加されるが（以下、共通電圧（Ｖｃｏｍ）を０Ｖと仮定する）、本実施形態の場合、第３スイッチング素子（Ｔ３）の入力端子には、共通電圧（Ｖｃｏｍ）より低い、電荷分配用電圧、すなわち、−｜Ｖｍ｜が印加される。したがって、第ｉゲート線（ＧＬｉ）にゲートオン電圧（Ｖｏｎ）が印加され、第３スイッチング素子（Ｔ３）がターンオンされると、電荷分配キャパシタ（Ｃｃｓ）には、｜Ｖｐ｜＋｜Ｖｍ｜の電圧が充電される。したがって、第１副画素（ＳＰ１）と第２副画素（ＳＰ２）に対し電荷分配がさらに効果的に起きる。第１実施形態で言及した計算過程を経れば、結果的に第１副画素電極および第２副画素電極に充電された画素電圧、すなわち、第１ノード（Ｎ１）の電圧Ｖ１および第２ノード（Ｎ２）の電圧Ｖ２は、次式を満足する。
【００９４】
【数１３】
0005396039.tif 000014
【００９５】
式１３から、第１副画素（ＳＰ１）の画素電圧（Ｖ１）は、データ電圧、｜Ｖｐ｜より高くなる。第２副画素（ＳＰ２）の画素電圧（Ｖ２）は画素電圧（Ｖ１）より低くなる。
【００９６】
さらに、次式を満足する場合、第１副画素（ＳＰ１）の画素電圧（Ｖ１）だけではなく、第２副画素（ＳＰ２）の画素電圧（Ｖ２）もデータ電圧｜Ｖｐ｜より高くなる可能性がある。
【００９７】
【数１４】
0005396039.tif 000015
【００９８】
式１４に示したように、｜Ｖｍ｜が｜Ｖｐ｜より非常に小さくならない限り、ほとんどの場合に画素電圧（Ｖ１）および画素電圧（Ｖ２）が共に高くなる効果がある。このような場合に、データ駆動部から低いデータ電圧が出力されるとしても、第１副画素（ＳＰ１）および第２副画素（ＳＰ２）に互いに異なる２つの高い画素電圧を発生させることができる。一般的に、垂直電界を利用したＶＡ（ｖｅｒｔｉｃａｌ  ａｌｉｇｎｍｅｎｔ）モードの液晶表示装置では、高いデータ電圧を必要とされるが、本実施形態のような電荷分配用配線（ＤＢｊ）をとおして適切な電荷分配用電圧を第３スイッチング素子（Ｔ３）に印加する場合、低いデータ電圧でも高い画素電圧を得ることができる。ここで、電荷分配用電圧の極性は、データ電圧の極性と反対であることが好ましい。例えば、データ電圧が正の電圧の場合、電荷分配用電圧は負の電圧であり、データ電圧が負の場合、電荷分配用電圧は正であることが好ましい。
【００９９】
以上で説明した動作は、データ電圧が共通電圧（Ｖｃｏｍ）より小さい負の電圧である場合も同様に適用され得る。
【０１００】
図８は、データ線をとおし、印加されるデータ電圧に対して第１副画素電極の画素電圧と第２副画素電極の画素電圧との変化を表したグラフである。このグラフは、Ｃｌ：Ｃｈ：Ｃｂ＝２：１：２である場合を例にあげて画素電圧を計算したものある。
【０１０１】
図８に示すように、６Ｖのデータ電圧を印加する場合に、第１副画素電極の画素電圧は１４．４Ｖに上昇し、第２副画素電極の画素電圧は１０．８Ｖに上昇することが分かる。したがって、第１副画素電極の画素電圧と第２副画素電極の画素電圧との間の十分な電位差を確保しつつ、同時に、第１副画素電極の画素電圧および第２副画素電極の画素電圧を昇圧させることができる。したがって、輝度減少を防止することができる。
【０１０２】
以上、添付した図面を参照して本発明の実施形態を説明したが、本発明が属する技術分野で通常の知識を有する者は、本発明がその技術的思想や必須の特徴を変更せず、他の具体的な形態で実施され得ることを理解し得るものである。したがって、以上に記述した実施形態は、すべての面で例示的なものであり、限定的ではないことを理解しなければならない。
【産業上の利用可能性】
【０１０３】
本発明のディスプレイ装置は、例えば、液晶表示装置に適用され得る。
【図面の簡単な説明】
【０１０４】
【図１】本発明の第１実施形態による、液晶表示装置のブロック図である。
【図２】本発明の第１実施形態による、液晶表示装置の一つの画素を表す回路図である。
【図３】本発明の第１実施形態による、液晶表示装置におけるデータ電圧と画素電圧との関係を表したグラフである。
【図４】本発明の第２実施形態による、液晶表示装置の一つの画素を表す回路図である。
【図５】本発明の第２実施形態による、液晶表示装置におけるデータ電圧と画素電圧との関係を表したグラフである。
【図６】本発明の第３実施形態による、液晶表示装置のブロック図である。
【図７】本発明の第３実施形態による、液晶表示装置の一つの画素を表す回路図である。
【図８】本発明の第３実施形態による、液晶表示装置におけるデータ電圧と画素電圧との関係を表したグラフである。
【符号の説明】
【０１０５】
３００  液晶パネルアッセンブリ、
４００  ゲート駆動部、
５００  データ駆動部、
６００  信号制御部、
８００  階調電圧生成部、
ＤＬｊ  データ線、
ＧＬｉ，ＧＬｉ＋１  ゲート線、
ＳＬｉ  ストレージライン、
ＳＰ１  第１副画素、
ＳＰ２  第２副画素、
Ｔ１  第１スイッチング素子、
Ｔ２  第２スイッチング素子、
Ｔ３  第３スイッチング素子、
Ｔ４  第４スイッチング素子。
【図１】
0005396039.tif 000017
【図２】
0005396039.tif 000018
【図４】
0005396039.tif 000019
【図６】
0005396039.tif 000020
【図７】
0005396039.tif 000021
【図３】
0005396039.tif 000022
【図５】
0005396039.tif 000023
【図８】
0005396039.tif 000024