(57)【特許請求の範囲】
【請求項１】
金属素材に感光性物質を１次塗布し、露光および現像した後１次エッチングし、前記１次塗布した感光性物質を除去して１次パターンを形成してパッド部を形成する第１ステップと、
前記パッド部上に感光性物質を２次塗布し、露光および現像した後表面メッキ処理または有機物コーティングを行って２次パターンとしてエッチングレジスト層を形成する第２ステップと、
前記２次塗布した感光性物質を除去し、前記エッチングレジスト層の下部に形成されるアンダーカットの長さを前記１次エッチングしたパッド部の深さよりも小さく形成してエッチングする第３ステップと、を含んでなることを特徴とするリードフレームの製造方法。
【請求項２】
前記第１ステップは、
前記金属素材の両面または片面に前記１次パターンを形成して前記パッド部を形成することを特徴とする請求項１に記載のリードフレームの製造方法。
【請求項３】
前記第１ステップの前記感光性物質または前記第２ステップの感光性物質は、フィルム状または液状の感光性物質であることを特徴とする請求項１に記載のリードフレームの製造方法。
【請求項４】
前記第３ステップは、
前記メッキまたは有機物コーティング層をマスクでエッチングすることを特徴とする請求項１に記載のリードフレームの製造方法。
【請求項５】
金属素材に感光性物質を塗布し、マスクを利用して１次露光および現像を行い、エッチングしてパッド部を形成する第１ステップと、
前記パッド部上に感光性物質を塗布し、２次露光および現像した後表面メッキ処理または有機物コーティングを行って前記パッド部よりも幅が狭いエッチングレジスト層を前記パッド部上に形成し、前記エッチングレジスト層に電解質または無電解質のメッキを塗布し、回路が形成されていない領域に、前記塗布したメッキを除去して回路を形成する第２ステップと、
前記エッチングレジスト層の下部に形成されるアンダーカットの長さをエッチングされた前記パッド部の深さよりも小さく形成する第３ステップと、
を含んでなることを特徴とするリードフレームの製造方法。
【請求項６】
前記第２ステップは、
感光性物質の塗布時、屋根型感光性物質の塗布または保護型感光性物質の塗布を行うことを特徴とする請求項５に記載のリードフレームの製造方法。
【請求項７】
前記第２ステップは、
表面処理時に表面メッキ処理を行い、前記メッキは、電解質または無電解質のＮｉ、Ｐｄ、Ａｕ、Ｓｎ、Ａｇ、Ｃｏ、Ｃｕの中から単一成分または２元や３元の合金層を用い、単層あるいは複層でメッキを行うことを特徴とする請求項５に記載のリードフレームの製造方法。
【請求項８】
シート単位で金属素材に感光性物質を塗布し、マスクを利用して１次露光および現像を行い、エッチングしてパッド部を形成する第１ステップと、
前記第１ステップの後、前記パッド部上に感光性物質を塗布し、２次露光および現像後表面メッキ処理または有機物コーティングを行って、前記パッド部よりも幅が狭いエッチングレジスト層を形成し前記エッチングレジスト層に電解質または無電解質のメッキを塗布し、回路が形成されていない領域に、前記塗布したメッキを除去して回路を形成する第２ステップと、
前記第２ステップの後、前記エッチングレジスト層の下部に形成されるアンダーカットの長さをエッチングされた前記パッド部の深さよりも小さく形成して、ストリップ単位への切断を行う第３ステップと、を含んでなることを特徴とするリードフレームの製造方法。
【請求項９】
前記第３ステップは、
パンチング、ルーティング、レーザカッティング、リソグラフィーの中から一つ以上を用いてストリップ単位への切断を行うことを特徴とする請求項８に記載のリードフレームの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体チップパッケージに関し、特に、段階的なエッチングを適用してアンダーカット(ｕｎｄｅｒ ｃｕｔ)現象を最小化させることができる多列リードフレーム(Ｍｕｌｔｉ-ｒｏｗ ｌｅａｄ ｆｒａｍｅ)及び半導体チップパッケージ並びにその製造方法に関する。
【０００２】
又、本発明は、基本的な回路及び半導体チップ能動素子の埋め込みのためのエッチング工程後に選択的に表面処理層を形成し、酸化防止処理をすることにより、アンダーカット現象のために発生するパッド部の消失、又は、サイズ縮小現象を効果的に防止することができる能動素子埋め込み型リードフレーム及び半導体パッケージ並びにその製造方法に関する。
【０００３】
又、本発明は、パターン形成のためにストリップ(ｓｔｒｉｐ)が切断された形態の第１次エッチング品(ｅｔｃｈｉｎｇ ｐｒｏｄｕｃｔ)を用いることなく、一枚板のエッチング品を使用するため位置合せ(ａｌｉｇｎｍｅｎｔ)が容易であり、入出力端子の微細パターン(ｆｉｎｅ ｐａｔｔｅｒｎ)の形成が可能であり、且つアンダーカット現象が発生せず、工程上への適用が容易であり、工程速度も速い製造方法を提供することができる多列リードレスフレーム及び半導体パッケージの製造方法に関する。
【背景技術】
【０００４】
一般に、半導体チップパッケージにおいて、半導体チップ自体は、外部から電気供給を受けて電気信号を伝達したり伝達を受けることができないので、半導体チップが各種電気的な信号を外部とやりとりするためには、チップをパッケージングする必要がある。近年、チップの大きさの縮小、熱放出能力および電気的遂行能力向上、信頼性向上、製造コストなどを考慮して、リードフレーム、印刷回路基板、回路フィルムなどの各種部材を利用して様々な構造で製造されている。
【０００５】
そして、半導体チップの高集積化に伴って半導体チップと外部回路基板との間の電気的な接続線(Ｌｅａｄ)の入出力端子の数を増加させる必要がある。そのために、互いに別にチップと外部回路とを接続する２列以上の配列を有するリードを備えた多列(ｍｕｌｔｉ-ｒｏｗ)リードフレームの半導体チップパッケージが注目されている。
【０００６】
図１は、従来半導体装置の製造方法によって半導体装置を製造する工程を示す概念図であり、特許文献１に言及されている技術内容である。
【０００７】
図１(ａ)で、銅、銅合金、又は鉄合金などからなる所定厚みのリードフレーム材２３を用意し、図１(ｂ)で、その表裏面をそれぞれ第１および第２のレジスト膜２４、２５でコーティング処理を行った後、図１(ｃ)で、第１および第２のレジスト膜２４、２５にそれぞれ露光処理及び現像処理を行った。そして、リードフレーム材２３の表面側に、半導体素子１３からのボンディングワイヤ(Ｂｏｎｄｉｎｇ Ｗｉｒｅ)１５の接合端子１４、１４ａ及びこれに接合されるリード１７となる部分を露出させた表側配線パターン２６を形成する。また、リードフレーム材２３の裏面側に端子パッド１１となる部分を露出させた裏側配線パターン２７を形成する。
【０００８】
その後、図１(ｄ)で、第１及び第２のレジスト膜２４、２５によって表側配線パターン２６及び裏面配線パターン２７が形成されたリードフレーム材２３の表裏露出部に貴金属めっき２１(耐エッチングめっき処理)をそれぞれ行う。この貴金属めっき２０、２１は以下の工程で使用するエッチング液に対して溶解されず、耐エッチングめっき被膜として作用する。
【０００９】
また、図１(ｅ)で、裏面側の第２のレジスト膜２５を除去して、図１(ｆ)で、貴金属めっき２０、２１を耐エッチング用のレジスト膜としてリードフレーム材２３の裏面側のハーフエッチングを行う。この場合、リードフレーム材２３の表面側は貴金属めっき２０と第１のレジスト膜２４で覆われているので、第２のレジスト膜２５で形成された内部配線パターン２７の露出部分のみがハーフエッチングされて窪み部２９が形成される。ハーフエッチングの深さはリードフレーム材２３の厚みの４/５〜１/２程度で十分である。これによって、グリッドアレイ状に配置された端子パッド１１となる部分が突出した状態になる。
【００１０】
また、図１(ｇ)で、表面側の第１のレジスト膜２４を除去する。そして、図１(ｈ)で、裏面側のハーフエッチングされた窪み部２９に樹脂１９をモールド金型装置を用いて注入する。この金型装置においては、金型と端子パッド１１となる貴金属めっき２１との間に隙間があると樹脂で端子パッド１１の表面が汚されることになるので、その隙間が十分小さくなるように(例えば、１０μｍ以下)、金型を貴金属めっき２１に押しつけながら行う。これによって、各端子パッド１１が樹脂１９によって連結されることになる。なお、表面側の第１のレジスト膜２４の剥離は樹脂１９を窪み部２９に注入した後に行ってもよい。
【００１１】
また、図１(ｉ)で、リードフレーム材２３の表面側のエッチング処理を行う。この場合、リードフレーム材２３の表面側の貴金属めっき２０が耐エッチング用のレジスト膜として作用する。これによって、各接合端子１４と各リード１７に接合された接合端子１４ａが電気的に非接合状態で分離する。また、分離した各接合端子１４、１４ａ及びリード１７は樹脂１９で連結され、リードフレームベース１２を形成する。
【００１２】
以上の工程で形成されたリードフレームベース１２の中央に、図１(ｊ)に示すように、半導体素子１３を搭載し、接合端子１４、１４ａと半導体素子１３の各電極パッド２２をボンディングワイヤ１５で連結するワイヤーボンディングを行う。その後、金型装置(図示せず)を用いて、裏面に端子パッド１１を露出させた状態で、リードフレームベース１２、半導体素子１３及びボンディングワイヤ１５の樹脂封止(Ｐａｃｋｉｎｇ)を行う。これによって、半導体装置１０が完成するが、裏面側に露出した端子パッド１１の表面に更に貴金属めっきや半田によって肉盛りしてもよいし、裏面側の樹脂１９を薬品又はレーザーによって一部除去して、端子パッド１１を突出させる。この後、図１(ｋ)のように、格子状に並べられた半導体装置１０の分離を行って、個々の半導体装置１０を完成することになる。
【００１３】
それで既存の半導体用パッケージ基板、特に、熱放出効果と電気的特性に優れた金属素材基板の場合、様々なデザインの多列Ｉ/Ｏパッド(Ｐａｄ)を有した回路形成およびチップが実装されるダイパッド(ｄｉｅ ｐａｄ)の実現のために、感光性フォトレジスト(液状及びフィルム状)を用いて、ワイヤーボンディング又は半田のための表面処理めっき(代表的にＮｉ/Ａｕ)後にフォトレジストを除去し、エッチングにより回路を実現することになる。その後、組み立て工程でワイヤーボンディングにより半導体チップを実装した後、エポキシモールドコンパウンドを用いてモールディングを行い、最終的に下部基板と接合される部位の金属性キャリア材料をエッチングにより除去して完成する。
【００１４】
この方法によって単位大きさ（ｐｏｒｔｉｏｎ  ｓｉｚｅ）の多列Ｉ/Ｏパッドを実現し、優れた熱放出および電気的特性の実現が可能であった。
【００１５】
しかしながら、このような従来技術の場合、エッチングに対するレジストを形成した後メッキを行うため、回路構成時、エッチングレジスト金属層の側面にエッチング液が浸透してアンダーカットが発生してしまい、所望サイズの回路を実現し難かった。また、実現された回路も構造的に脆弱であるため、顧客社アセンブリ工程(ｃｕｓｔｏｍｅｒ’ｓ ａｓｓｅｍｂｌｙ ｐｒｏｃｅｓｓ)中に高圧洗浄工程によって剥離又は脱落が発生して歩留まりが低くなるという問題点があった。
【００１６】
図２は、図１と同様の方法で半導体装置を製造する場合に発生する代表的な不良例を示す図である。
【００１７】
ここで、図２(ａ)において、参照番号「３１」は金属素材であり、「３２」は代表的なエッチングレジストとしてＮｉ/Ａｕ層であり、「３３」はアンダーカットであって脆弱な下部構造を示している。
【００１８】
また、図２(ｂ)において、参照番号「３４」は正常パッドであり、「３５」は損失パッドである。
【００１９】
図２(ａ)におけるアンダーカット３３の発生によって図２(ｂ)における損失パッド３５のような不良が発生して歩留まりが低くなり、回路の信頼性が低下するという問題点があった。
【００２０】
又、従来技術は、半導体用パッケージ基板、特に、熱放出効果と電気的特性に優れた金属素材を用いる基板の場合、様々なデザインの多列Ｉ/Ｏパッドを有した回路形成およびチップが実装されるダイパッドの実現のために、感光性フォトレジストを用いてワイヤーボンディング又は半田のための表面処理メッキ後にフォトレジストを除去し、エッチングにより回路を実現する。この方法によって単位大きさの多列Ｉ/Ｏパッドに対する優れた熱放出および電気的特性の実現が可能であった。しかし、エッチングに対するレジストを形成した後メッキを行うため、回路構成時にエッチングレジスト金属層の側面にエッチング液が浸透してアンダーカットが発生してしまい、所望サイズの回路を実現し難かった。そして実現された回路も構造的に脆弱であるため、アセンブリ工程中に高圧洗浄工程によって剥離又は脱落が発生して歩留まりが低くなるという問題点があった。
【００２１】
一方、一般に半導体チップパッケージにおいて、半導体チップ自体は、外部から電気供給を受けて電気信号を伝達したり伝達を受けることができないので、半導体チップが各種電気的な信号を外部とやりとりするためには、チップをパッケージングする必要がある。近年、チップの大きさの縮小、熱放出能力および電気的遂行能力向上、信頼性向上、製造コストなどを考慮して、リードフレーム、印刷回路基板、回路フィルムなどの各種部材を利用して様々な構造で製造されている。
【００２２】
そして、半導体チップの高集積化に伴って半導体チップと外部回路基板との間の電気的な接続線の入出力端子の数を増加させる必要がある。そのために、互いに別にチップと外部回路とを接続する２列以上の配列を有するリードを備えた多列リードフレームの半導体チップパッケージが注目されている。
【００２３】
図３は、従来ストリップ切断エッチング品を用いて多列リードレスフレームおよび半導体パッケージを製造する方法を示す流れ図である。
【００２４】
図に示すように、シートに対してストリップ単位で第１次エッチングを行う(ＳＴ０１)。そして両面ラミネート後回路を形成する(ＳＴ０２)。その後、メッキを行い(ＳＴ０３)、分離（ｓｅｐａｒａｔｉｏｎ）をして多列リードレスフレームを製造する(ＳＴ０４)。
【００２５】
また、多列リードレスフレームが製造されると、チップ単位で切断した後エポキシモールディングを行って半導体パッケージを完成する(ＳＴ０５)。
【００２６】
図４は図３による製造工程を示す概念図である。
先ず、図４において、図４(ａ)はシート０１０に対してストリップ切断部０１１でストリップ単位で第１次エッチングを行うことを示している。
【００２７】
その後、図４(ｂ)でのように、ストリップが形成されたシートに感光性物質のラミネート０１２を行う。
【００２８】
そして、図４(ｃ)でのようにフォトマスク０１３を利用して露光しメッキを行うことになる。この際、感光性物質をフォトマスクで露光を行うと、既存のシート０１０に形成されたストリップとラミネートにより押されたストリップとの位置がずれて正常にパターンが形成できなくなる。すなわち、図４(ｃ)においてＷだけの位置合せずれによりパターン不良が発生することになる。
【００２９】
図５において、図５(ａ)は、図４(ａ)でストリップ単位で切断されているシートを示す平面図であり、図５(ｂ)は、ストリップが固定されずパターン位置合せが正常に行われない例を示す図である。ここで、図５(ｂ)において、図面番号「０１４」は形成された半導体パッケージであり、「０１５」は金属素材であり、「０１６」は金属素材上に形成されるメッキ層である。
【００３０】
図５(ｂ)でのように、金属素材０１５上に形成されるメッキ層０１６が金属素材０１５の中心に形成されず、中心から上方向に傾いた状態でパターン位置合せがなされたことが分かる。
【００３１】
このように、従来の多列リードレスフレームの場合、シート単位でパターン工程を行う際、ストリップ単位で切断されていてストリップを形成するＣｕ素子が固定されずパターンの形成が困難であった。すなわち、図５でのようにパターン部のストリップ部分が固定されていなく、マスクで露光するとき元の位置と正確に合わなくなり、これにより、パターンが歪んでしまうという問題点もあった。
【先行技術文献】
【特許文献】
【００３２】
【特許文献１】特開第２００７-１５７８４６号公報
【発明の概要】
【発明が解決しようとする課題】
【００３３】
本発明の目的は、段階的なエッチングを適用してアンダーカット現象を最小化させることができる多列リードフレームおよび半導体チップパッケージ並びにその製造方法を提供することにある。
【００３４】
本発明の他の目的は、基本的な回路および半導体チップ能動素子の埋め込みのためのエッチング工程後に選択的に表面処理層を形成し、酸化防止処理をすることにより、アンダーカット現象のために発生するパッド部の消失、又は、サイズの縮小現象を効果的に防止することができる能動素子埋め込み型リードフレームおよび半導体パッケージ並びにその製造方法を提供することにある。
【００３５】
本発明のさらに他の目的は、パターン形成のためにストリップが切断された形態の１次エッチング品を用いることなく、一枚板(ｓｈｅｅｔ)のエッチング品を使用して位置合せが容易であり、入出力端子の微細パターンの形成を可能とするため、且つアンダーカット現象が発生せず、工程上への適用が容易であり、工程速度も速い多列リードレスフレームおよび半導体パッケージの製造方法を提供することにある。
【課題を解決するための手段】
【００３６】
本発明の一実施例に係るリードフレームの製造方法は、金属素材にパッド部を形成する第１ステップと、感光性物質を塗布し、露光/現像した後表面メッキ処理又は有機物コーティングを行ってエッチングレジスト層を形成する第２ステップと、前記感光性物質を除去した後エッチングを実施する第３ステップと、を含む。
【００３７】
ここで、前記第１ステップは、前記金属素材に感光性物質を塗布し、露光/現像/エッチングを行うことにより前記パッド部を形成させることができる。
【００３８】
前記第１ステップの前記感光性物質又は前記第２ステップの感光性物質は、例えばフィルム状又は液状の感光性物質である。
【００３９】
また、前記第３ステップは、前記メッキ又は有機物コーティング層をマスクでエッチングすることができる。
【００４０】
前記第３ステップは、前記エッチングレジスト層のアンダーカットの長さをエッチングされた深さよりも小さく形成することができる。
【００４１】
本発明の他の実施例に係るリードフレームの製造方法は、金属素材にパッド部を形成する第１ステップと、感光性物質を塗布し、露光/現像した後表面メッキ処理又は有機物コーティングを行って前記パッド部よりも幅が狭いエッチングレジスト層を形成する第２ステップと、を含む。
【００４２】
ここで、前記第１ステップは、前記金属素材に感光剤を塗布し、マスクを利用して露光および現像を行い、エッチングして前記パッド部を形成することができる。
【００４３】
また、前記第２ステップは、感光性物質の塗布時、屋根型(ｒｏｏｆ-ｓｈａｐｅｄ)感光性物質の塗布又は保護型感光性物質の塗布を行うことができる。
【００４４】
前記第２ステップは、表面処理時に表面処理メッキを行い、前記メッキは、電解質又は無電解質のＮｉ、Ｐｄ、Ａｕ、Ｓｎ、Ａｇ、Ｃｏ、Ｃｕの中から単一成分又は２元や３元の合金層を用い、単層あるいは複層でメッキを行うことができる。
【００４５】
本発明のさらに他の実施例に係るリードフレームの製造方法は、シート単位で第１次エッチングを行う第１ステップと、前記第１ステップの後、ラミネートし回路を形成してから、メッキ及び剥離処理を行う第２ステップと、前記第２ステップの後、ストリップ単位への切断を行う第３ステップと、を含む。
【００４６】
ここで、前記第１ステップは、前記シート単位の金属素材に感光剤を塗布し、マスクを利用して露光及び現像を行い、エッチングを行うことができる。
【００４７】
また、前記第２ステップは、感光性物質を塗布し、露光/現像した後表面メッキ処理又は有機物コーティングを行うことができる。
【００４８】
また、前記第３ステップは、パンチング、ルーティング、レーザカッティング、リソグラフィーの中から一つ以上を用いてストリップ単位への切断を行うことができる。
【００４９】
本発明のさらに他の実施例に係る能動素子の装着のための垂直リード型リードフレームは、素子装着工程で垂直リードとなるパッド部が形成された金属素材と、前記パッド部上に電解又は無電解のメッキで形成されたパターン層と、を含む。
【００５０】
ここで、前記パターン層は、アンダーカットの長さを下部の前記金属素材のエッチング深さよりも小さく形成することができる。
【００５１】
本発明のさらに他の実施例に係る能動素子の装着のためのリードフレームは、素子装着工程でリードとなるパッド部が形成された金属素材と、前記パッド部上にメッキで形成され、前記パッド部の幅よりも狭く形成されたパターン層と、を含む。
【００５２】
ここで、前記パターン層のメッキは、電解質又は無電解質のＮｉ、Ｐｄ、Ａｕ、Ｓｎ、Ａｇ、Ｃｏ、Ｃｕの中から単一成分又は２元や３元の合金層を用い、単層あるいは複層のメッキでなる。
【００５３】
本発明のさらに他の実施例に係る能動素子の装着のためのリードフレームは、素子装着工程でリードとなるパッド部が形成された金属素材と、前記パッド部上に電解又は無電解のメッキで形成されたパターン層と、含み、前記パターン層の中心点と前記パッド部の中心点により形成される位置合せバイアス(ａｌｉｇｎｍｅｎｔ ｂｉａｓ)は３８.６７μｍ以下であることを特徴とする。
【００５４】
ここで、前記リードフレームは、例えばパターン幅当りの位置合せバイアスが０.１１以下である。
【発明の効果】
【００５５】
本発明の製造工程を経たリードレスチップキャリアリードフレームは、従来のリードフレームとは異なり、メッキでリードフレームを形成せず、また、メッキ工程で用いたキャリア素材をチップの組み立て後に完全に除去しないため、品質、生産性およびコスト低減に効果がある。 
【００５６】
又、本発明は、ダイパッド部とリードとの間の間隔が小さくなることにより、コストの面で低減することが可能であり、電気的特性も向上させることができる。また、ダイパッド部とリードとの間隔にできたスペースに容易に端子を増加させることが可能である(端子の多数化が実現可能)。
【００５７】
又、本発明は、一般的なエッチングによるリードフレームの製造工程を修正して多列リードフレームの製造が可能であるので、多列リードフレームの製造のための新規投資費用を最小化することができる。
【００５８】
又、本発明の多列リードフレームは、一般的なリードフレームを用いながらも、リードフレームのサイズと大きさおよび重さを顕著に低減でき、様々な表面処理を導入することにより、フリップチップリードフレーム(ｆｌｉｐ ｃｈｉｐ ｌｅａｄｆｒａｍｅ）、システムインパッケージリードフレーム（Ｓｙｓｔｅｍ ｉｎ ｐａｃｋａｇｅ ｌｅａｄｆｒａｍｅ)など様々なリードフレームの製造が可能である。
【００５９】
又、本発明は、エッチングレジストと段階別に選択的にエッチングを適用することにより、アンダーカットが最小化された回路線幅の実現が可能である。
【００６０】
又、本発明は、上部面と下部面に機能性(耐アルカリ、耐酸性)感光性高分子物質をコーティングすることにより、様々な方法の表面処理パターンメッキが可能である。
【００６１】
又、本発明は、基本的な回路及び半導体チップ能動素子の埋め込みのためのエッチング工程後に、選択的に表面処理層を形成し、酸化防止処理をすることにより、アンダーカット現象のために発生するパッド部の消失又はサイズ縮小現象を効果的に防止できる効果がある。
【００６２】
又、本発明の製造工程を経った半導体用パッケージ基板の場合、能動素子を埋め込むことにより、最終半導体パッケージの厚みと実装密度を増加させることができ、熱放出及び電気的特性に優れた基板を製造することができる。
【００６３】
又、本発明は、金属素材以外に半導体基板のコア素材が高分子及び高分子とエポキシが結合されたコア層に銅薄板が接合されている素材の場合には、上記の回路形成工程後にエッチング及びレーザ加工によりキャビティ(ｃａｖｉｔｙ)形態のホール及び空間を有した構造を加工することができる。
【００６４】
又、本発明は、パターン表面処理メッキで形成されるパッドの形態に円型を導入することにより、制限されたパッドのサイズで高密度回路の実現が可能な半導体パッケージ基板を製造することができる。
【００６５】
又、本発明は、エッチングに対するレジストを先に形成しエッチングをする既存工法とは異なり、エッチングによるパッド下部のアンダーカット現象を完全に除去でき、既存工程で発生するパッド部の消失及びアンダーカットによるパッド部の縮小を効果的に防止することができる。
【００６６】
又、本発明は、パターン形成のためにストリップが切断された形態の第１次エッチング品をを用いることなく、一枚板(ｓｈｅｅｔ)のエッチング品を使用するため位置合せが容易であり、入出力端子の微細パターンの形成が可能であり、且つアンダーカット現象が発生せず、工程上への適用が容易であり、工程速度も速い製造方法を提供できる効果がある。
【図面の簡単な説明】
【００６７】
【図１】従来の半導体装置の製造方法によって半導体装置を製造する工程を示す概念図である。
【図２】図１と同様の方法で半導体装置を製造する場合に発生する代表的な不良例を示す図である。
【図３】従来のストリップ切断エッチング品を用いて多列リードレスフレーム及び半導体パッケージを製造する方法を示す流れ図である。
【図４】図３による製造工程を示す概念図である。
【図５】(ａ)は、図４(ａ)でストリップ単位で切断されているシートを示す平面図であり、(ｂ)は、ストリップが固定されず、パターン位置合せが正常に行われない例を示す図である。
【図６】本発明の一実施例に係る多列リードフレーム又は半導体チップパッケージの製造方法を示す流れ図である。
【図７】本発明の他の実施例に係る多列リードフレーム又は半導体チップパッケージの製造方法を示す流れ図である。
【図８】本発明の他の実施例に係る多列リードフレーム又は半導体チップパッケージの製造方法を示す工程図である。
【図９】本発明によって実現された多列リードフレームにおいて一般的なタイプと半導体チップ埋め込みタイプ(ｅｍｂｅｄｄｉｎｇ ｔｙｐｅ)の例を示す概念図である。
【図１０】本発明によって実現された半導体チップパッケージにおいて一般的なタイプと半導体チップ埋め込みタイプの例を示す概念図である。
【図１１】本発明が適用される多列リードフレーム又は半導体チップパッケージの平面図である。
【図１２】従来技術と本発明を比べた図である。
【図１３】本発明のさらに他の実施例に係る能動素子埋め込み型リードフレームの製造方法を示す流れ図である。
【図１４】図１３の能動素子埋め込み型リードフレームの製造方法による製造工程を示す概念図である。
【図１５】図１４(ｅ)に対する拡大概念図である。
【図１６】図１３の工程後アセンブリ工程を行って能動素子埋め込み型リードフレームの半導体パッケージを製造する方法を示す流れ図である。
【図１７】図１６の能動素子埋め込み型リードフレームの半導体パッケージの製造方法による製造工程を示す概念図である。
【図１８】本発明のさらに他の実施例に係る能動素子埋め込み型リードフレームの製造方法を示す流れ図である。
【図１９】図１８の能動素子埋め込み型リードフレームの製造方法による製造工程を示す概念図である。
【図２０】図１９において(ｇ-１)、(ｇ-２)、(ｈ-１)、(ｈ-２)でのＢ部分に対する拡大概念図である。
【図２１】図１８の工程後アセンブリ工程を行って能動素子埋め込み型リードフレームの半導体パッケージを製造する方法を示す流れ図である。
【図２２】図２１の能動素子埋め込み型リードフレームの半導体パッケージの製造方法による製造工程を示す概念図である。
【図２３】本発明の又他の実施例に係る多列リードレスフレーム及び半導体パッケージの製造方法を示す流れ図である。
【図２４】図２３の製造工程を示す概念図である。
【図２５】図２４の(ａ)で一枚板シートの第１次エッチング品に対する平面図である。
【図２６】(ａ)は、従来のストリップ別に分離されたシートでパターンを形成する例を示す図であり、(ｂ)は、本発明によって一枚板シートでパターンを形成する例を示す図である。
【図２７】図２６の(ｂ)で位置合せが正常に行われるかどうかを説明するための概念図である。
【発明を実施するための形態】
【００６８】
このように構成された本発明による多列リードフレーム及び半導体チップパッケージ並びにその製造方法の望ましい実施例を添付した図面に基づいて詳しく説明する。但し、本発明はこれらの実施例により限定されるものではない。
【００６９】
(第１実施形態)
第１実施形態による本発明は、段階的なエッチングを適用してアンダーカット現象を最小化させることができるものである。
【００７０】
図６は、本発明の一実施例に係る多列リードフレーム又は半導体チップパッケージの製造方法を示す流れ図である。
【００７１】
先ず、金属素材４１に感光性物質４２を塗布し、露光/現像/エッチングを行って金属素材４１に第１次パターンを形成させる。この際、金属素材４１はリードフレームの元素材である(ＳＴ１)。
【００７２】
このように第１次パターンを形成した後、表面メッキ処理又は有機物コーティングを行う(ＳＴ２)。
【００７３】
その後、第１次パターンが形成された状態でメッキ又は有機物コーティング層をマスクでエッチングして金属素材４１に第２次パターンを形成させる(ＳＴ３)。
【００７４】
また、第２次パターンの形成後、半導体チップ４４をダイパッド部５１が実装される金属素材４１の上端部分に接着材を用いて接着させ、ワイヤーボンディング４５とエポキシモールディング４６をしてパッケージングを行うことにより、半導体チップパッケージを構成する。
【００７５】
そして、半導体チップパッケージに対してバックエッチング(ｂａｃｋ ｅｔｃｈｉｎｇ)をさらに行うことができる(ＳＴ５)。
【００７６】
図７は、本発明の他の実施例に係る多列リードフレーム又は半導体チップパッケージの製造方法を示す流れ図であり、図８は、本発明の他の実施例に係る多列リードフレーム又は半導体チップパッケージの製造方法を示す工程図である。
【００７７】
先ず、図８(ａ)でリードフレームの元素材である金属素材４１上に感光性物質４２を１次塗布する。この際、金属素材４１の両面又は片面にパターンを形成することが可能である。また、感光性物質４２はフィルム状又は液状の感光性物質４２を用いる(ＳＴ１１)。
【００７８】
そして図８(ｂ)で露光及び現像した後、第１次エッチングを進めて感光性物質４２を除去する。こうして金属素材４１に第１次パターンが形成される(ＳＴ１２)。
【００７９】
その後、図８(ｃ-１)でフィルム状の感光性物質４２を金属素材４１上に２次塗布する。この際、金属素材４１の両面又は片面にパターンを形成することが可能である。又は図８(ｃ-２)で液状の感光性物質４２を金属素材４１上に２次塗布する(ＳＴ１３)。
【００８０】
以下では、図８(ｃ-１)のフィルム型感光性物質を用いた場合を例として説明する。
図８(ｄ)で感光性物質４２に対する第２次露光及び現像を行う(ＳＴ１４)。
【００８１】
そうすると、図８(ｅ)で電解又は無電解メッキのエッチングレジスト層４３が形成される(ＳＴ１５)。
【００８２】
そして、図８(ｆ)でフィルム状又は液状の感光性物質４２を除去する(ＳＴ１６)。
【００８３】
次いで、図８(ｇ)で感光性物質４２が除去された金属素材４１とエッチングレジスト層４３に対して第２次エッチングを行って金属素材４１に第２次パターンを形成させる。こうして半導体回路が完成される(ＳＴ１７)。
【００８４】
このような半導体回路に対して半導体チップ４４をダイパッド部５１が実装される金属素材４１の上端部分に接着材を用いて接着させ、 ワイヤーボンディング４５とエポキシモールディング４６とを行うことにより、半導体チップパッケージが完成される(ＳＴ１８)。
【００８５】
また、さらにバックエッチングを行うことができる(ＳＴ１９)。
【００８６】
図９は、本発明によって実現された多列リードフレームにおいて一般的なタイプと半導体チップ埋め込みタイプ(ｅｍｂｅｄｄｉｎｇ ｔｙｐｅ)の例を示す概念図である。図９(ａ)は一般的なタイプの多列リードフレームであり、図９(ｂ)は半導体チップ埋め込みタイプの多列リードフレームである。
【００８７】
また、図９(ａ)の一般的なタイプに対し本発明による工程を金属素材４１の上部と下部に対して選択的に適用でき、半導体チップ４４が実装される部分をエッチングするか、あるいはエッチングしないなどの方式にて様々な形態の多列リードフレームを製造することができる。
【００８８】
図１０は、本発明によって実現された半導体チップパッケージにおいて一般的なタイプと半導体チップ埋め込みタイプの例を示す概念図である。図１０(ａ)は、パッケージ後の一般的なタイプの半導体チップパッケージであり、図１０(ｂ)は、パッケージ後の半導体チップ埋め込みタイプの半導体チップパッケージである。
【００８９】
図に示すように、半導体チップ４４の実装及びエポキシモールディング４６の後、下部に最終エッチングによりそれぞれの信号接続部が多列パッド形態で構成される多列リードフレームのパッケージを構成することができる。
【００９０】
図１１は、本発明が適用される多列リードフレーム又は半導体チップパッケージの平面図である。
【００９１】
本発明では、多列リードフレーム５０における金属素材４１上のダイパッド部５１又は内部Ｉ/Ｏ部５２が形成される部分に電解又は無電解のメッキで形成されたエッチングレジスト層４３を含んで構成する。
【００９２】
図１２は、従来技術と本発明を比べた図である。ここで、図１２(ａ)は、従来技術でエッチングレジスト層に対してエッチングを行う例を示し、図１２(ｂ)は、本発明でエッチングレジスト層に対してエッチングを行う例を示す。そして、ｗ１はエッチングレジスト層４３の下部に形成されるアンダーカットの長さであり、ｗ２はエッチングされた深さである。
【００９３】
それで、図１２(ａ)のような従来技術では、エッチングレジスト層に対してエッチングを行ってエッチングされた深さ(ｗ２)とアンダーカットの長さ(ｗ１)との割合が１:１となる。これは、エッチングレジスト層を用いてエッチングをする際、金属をエッチングする深さと等しくエッチングレジスト層の側面にエッチング液が侵透するアンダーカットが発生するためである。
【００９４】
しかしながら、図１２(ｂ)のような本発明では、１次的にエッチングをした後に第２次感光性物質をＩ/Ｏパッド又はダイパッド部の上端部に形成して図５(ｄ)の拡大部分のように形成し、エッチングレジスト層４３を図５(ｆ)の拡大部分のように形成することにより、アンダーカットの長さ(ｗ１)がエッチングされた深さ(ｗ２)よりも小さくパターンを形成することができる。
【００９５】
このように本発明の第１実施形態は、段階的なエッチングを適用してアンダーカット現象を最小化させることができる。
【００９６】
(第２実施形態)
第２実施形態による本発明は、基本的な回路及び半導体チップ能動素子の埋め込みのためのエッチング工程後に選択的に表面処理層を形成し、酸化防止処理をすることにより、アンダーカット現象のために発生するパッド部の消失又はサイズ縮小現象を効果的に防止することができる。
【００９７】
本実施形態の発明は、半導体基板の素材(金属、高分子及び高分子とエポキシが結合されたコア層に銅薄板が接合されている素材)に感光性液状/フィルム型フォトレジストを接合し、 露光/現像工程により多列Ｉ/Ｏパッド及び半導体チップが実装されるダイパッドによるパッド部を形成した後、選択的なエッチング(ｈａｌｆ ｅｔｃｈｉｎｇ)を進めてからフォトレジストを除去する。この工程によって半導体チップは半導体基板の上部又は内部に位置可能な構造を形成するようになる。
【００９８】
半導体基板のコア素材が、エポキシとガラス纎維が含沈したり、ポリイミド素材に銅箔が接合した構成の場合には、上記の回路形成工程後エッチング及びレーザ加工により能動素子を埋め込むことができる構造を有したホール及び空間を加工することが可能であり、基本的に下記の工程を適用または応用する。
【００９９】
半導体チップ及びＩ/Ｏパッドが形成された素材は、感光性フォトレジストを用いて再度露光/現像工程を繰り返すことにより、パターン表面処理メッキのためのＩ/Ｏパッドと半導体チップパッド部分とを形成する。この際、上部ワイヤーボンディング及び下部半田のためのパッドは、一般的な形態以外に、特に多列及び高密度(０.４ピッチ以下)の実現のために円形の形状を有することができる。
【０１００】
表面処理メッキは、電解/無電解のＮｉ、Ｐｄ、Ａｕ、Ｓｎ、Ａｇ、Ｃｏ、Ｃｕメッキにより各元素の金属層を実現でき、これの二元、三元合金メッキを単層あるいは多層まで行うことができる。
【０１０１】
表面処理工程でメッキされない部分は、元素材の酸化を阻むために表面処理メッキ及びフォトレジストの剥離工程後、酸化防止処理(ａｎｔｉ ｔａｒｎｉｓｈ)を行うことができる。
【０１０２】
顧客のアセンブリ工程(ワイヤーボンディング及びエポキシモールディング)によって半導体パッケージ用基板は素材の酸化を促進させる外部の熱や湿気から半導体チップを保護する。
【０１０３】
この際、連結されたＩ/Ｏ及び半導体チップの実装パッドは、顧客のデザイン及び内部工程にしたがって下部を完全にエッチングする工程を用いることにより、独立的にパッドが形成される構造を有することが可能であり、その後、レーザ又は機械的な加工によって下部半導体基板に実装できる独立的なパッケージとして存在するようになる。
【０１０４】
このような本発明について添付の図面を参照してより詳しく説明する。ここで、パッド部は、両面をエッチング加工しても、片面をエッチング加工しても良いが、以下の実施例では、両面をエッチング加工した後にパターン部を形成する工程を中心に説明する。
【０１０５】
図１３は、本発明の一実施例に係る能動素子埋め込み型リードフレームの製造方法を示す流れ図であり、図１４は、図１３の能動素子埋め込み型リードフレームの製造方法による製造工程を示す概念図である。
【０１０６】
図に示すように、金属素材１４１に感光剤１４２を塗布し(図１３のＳＴ２１及び図１４(ａ)参照)、マスク１４３を用いて露光及び現像１４４を行い(図１３のＳＴ２２及び図１４(ｂ)参照)、エッチングを行ってパッド部１５２を形成する(図１３のＳＴ２３及び図１４(ｃ)参照)。
【０１０７】
そしてパターン部１４７の形成のための感光性物質を金属素材１４１に塗布１４５、１４６し(図１３のＳＴ２４及び図１４(ｄ)参照)、表面処理を行ってパターン部１４７を形成する(図１３のＳＴ２５及び図１４(ｅ)参照)。
【０１０８】
この際、パターン部１４７の形成時、パターン部１４７の幅がパッド部１５２の幅よりも狭く形成されるようにする。
【０１０９】
また、感光性物質の塗布時、図１４(ｄ-１)のように、屋根型感光性物質の塗布１４５を行うか、若しくは図１４(ｄ-２)のように、保護型感光性物質の塗布１４６を行う。
【０１１０】
また、表面処理時、表面処理メッキを行い、メッキは電解質又は無電解質のＮｉ、Ｐｄ、Ａｕ、Ｓｎ、Ａｇ、Ｃｏ、Ｃｕの中から単一成分又は２元や３元の合金層を用い、単層あるいは複層でメッキを行う。
【０１１１】
図１５は図１４(ｅ)に対する拡大概念図である。それで、図１５(ａ)は図１４の(ｅ)をそのまま示している。また、図１５(ｂ)と(ｃ)は図１５(ａ)で 「Ａ」部分の平面を示すものである。
【０１１２】
上記「Ａ」部分の平面は、図１５(ｂ)のような一般型(四角形)で構成することも、図１５(ｃ)のような高密度型(円形)で構成することもできる。
また、図１５(ｄ)は図１５(ｂ)と(ｃ)についての一構成例を示す図である。
【０１１３】
図１６は、図１３の工程後アセンブリ工程を行って能動素子埋め込み型リードフレームの半導体パッケージを製造する方法を示す流れ図であり、図１７は、図１６の能動素子埋め込み型リードフレームの半導体パッケージの製造方法による製造工程を示す概念図である。
【０１１４】
上記アセンブリ工程によって半導体チップ１４８の実装(図１６のＳＴ２６及び図１７(ｆ)参照)、 ワイヤーボンディング１４９(図１６のＳＴ２７及び図１７(ｇ)参照)、エポキシモールディング１５０(図１６のＳＴ２８及び図１７(ｈ)参照)、バックエッチング１５０(図１６のＳＴ２９及び図１７(ｉ)参照)を行う。
【０１１５】
ここで、パッド部は、両面をエッチング加工しても、片面をエッチング加工しても良いが、 以下の実施例は、両面をエッチング加工した後にパターン部を形成する工程を中心に説明する。
【０１１６】
以下、両面をエッチング加工した後にパターン部を形成する例について説明するが、もし片面をエッチング加工する場合には次のように行うと良い。すなわち、上面をパターンを用いてエッチングし、上面及び下面に屋根型又は保護型感光性物質を用いて表面処理を行うことにより、パターン部を形成し(こうすると、上部にはエッチングされており、下部にはエッチングされていない状態で存在するようになる)、エポキシモールディング後に下部エッチングを行うと良い。
【０１１７】
一方、本発明の一実施例に係る能動素子埋め込み型リードフレームは、金属素材１４１に形成されたパッド部１５２とパターン部１４７とからなる。
【０１１８】
この際、パターン部１４７は、パッド部１５２上にメッキで形成され、パッド部１５２の幅よりも狭く形成される。また、パターン部１４７のメッキは、電解質又は無電解質のＮｉ、Ｐｄ、Ａｕ、Ｓｎ、Ａｇ、Ｃｏ、Ｃｕの中から単一成分又は２元や３元の合金層を用い、単層あるいは複層のメッキでなる。
【０１１９】
このようなリードフレームに半導体チップ１４８を実装し、ワイヤーボンディング１４９を行い、 エポキシモールディング１５０を行った後、バックエッチングを行うと半導体パッケージを構成するようになる。
【０１２０】
図１８は、本発明の他の実施例に係る能動素子埋め込み型リードフレームの製造方法を示す流れ図であり、図１９は、図１８の能動素子埋め込み型リードフレームの製造方法による製造工程を示す概念図である。
【０１２１】
図に示すように、金属基板１４１に感光剤１４２を塗布する。この際、金属基板１４１の上/下ともに感光剤１４２を塗布するか、若しくは金属基板１４１の上部又は下部のうち一方だけに感光剤１４２を塗布することもできる(図１８のＳＴ３１及び図１９(ａ)参照)。そしてマスク１４３を利用して露光させる(図１８のＳＴ３２及び図１９(ｂ)参照)。また、これを現像１４４する(図１８のＳＴ３３ 及び図１９(ｃ)参照)。
【０１２２】
そして第１次エッチングを行う。この際、ダイパッド部が凹んでいても良く、膨らんでいても良い(図１８のＳＴ３４ 及び図１９(ｄ)参照)。その後、剥離（ｓｅｐａｒａｔｉｏｎ）を行う(図１８のＳＴ３５ 及び図１９(ｅ)参照)。そして第２次感光性物質１４５、１４６を塗布する(図１８のＳＴ３６及び図１９(ｆ)参照)。この際、図１９(ｆ-１)では屋根型感光性物質の塗布１４５を、図１９(ｆ-２)では保護型感光性物質の塗布１４６を示している。
【０１２３】
また、表面処理によってメッキ１４７を行う(図１８のＳＴ３７及び図１９(ｇ)参照)。この際、図１９(ｇ-１)では、屋根型感光性物質塗布１４５に対する表面処理を、図１９(ｇ-２)では、保護型感光性物質塗布１４６に対する表面処理を行うことを示している。
【０１２４】
次いで剥離を行う(図１８のＳＴ３８及び図１９(ｈ)参照)。この際、図１９(ｈ-１)では、屋根型感光性物質塗布１４５の表面処理に対する剥離を行うことを示し、図１９(ｈ-２)では、保護型感光性物質塗布１４６の表面処理に対する剥離を行うことを示している。
【０１２５】
図２０は、図１９における(ｇ-１)、(ｇ-２)、(ｈ-１)、(ｈ-２)でのＢ部分に対する拡大概念図である。図に示すように、パターン部であるＷ１の幅は、パッド部であるＷ２の幅より狭く形成できることが分かる。
【０１２６】
図２１は、図１８の工程後アセンブリ工程を行って能動素子埋め込み型リードフレームの半導体パッケージを製造する方法を示す流れ図であり、図２２は、図２１の能動素子埋め込み型リードフレームの半導体パッケージの製造方法による製造工程を示す概念図である。
【０１２７】
図に示すように、アセンブリ工程によって半導体チップ１４８の実装(図２１のＳＴ３９及び図２２(ｉ)参照)、ワイヤーボンディング１４９(図２１のＳＴ４０及び図２２(ｊ)参照)、エポキシモールディング１５０(図２１のＳＴ４１及び２２(ｋ)参照)、バックエッチング１５０(図２１のＳＴ４２及び図２２(ｌ)参照)を行う。
【０１２８】
このように、本実施形態の発明は、基本的な回路及び半導体チップ能動素子の埋め込みのためのエッチング工程後に、選択的に表面処理層を形成し、酸化防止処理をすることにより、アンダーカット現象のために発生するパッド部の消失又はサイズ縮小現象を效果的に防止することができる。
【０１２９】
(第３実施形態)
第３実施形態による本発明は、パターン形成のためにストリップが切断された形態の第１次エッチング品を用いることなく、一枚板のエッチング品を使用するため位置合せが容易であり、入出力端子の微細パターンの形成が可能であり、且つアンダーカット現象が発生せず、工程上への適用が容易であり、工程速度も速い製造方法を提供するためのものである。
【０１３０】
図２３は、本発明の一実施例に係る多列リードレスフレーム及び半導体パッケージの製造方法を示す流れ図である。
【０１３１】
図に示すように、リードレスフレームに対する１次エッチングを行う際、ストリップ別のパターンの形成ではない、シート別にパターンを形成して第１次エッチングを行う(ＳＴ４１)。
【０１３２】
そしてパターンが形成された第１次エッチング品に液状又はドライフィルム(Ｄｒｙ ｆｉｌｍ)レジストで回路を形成する(ＳＴ４２)。その後、所望のパターンを形成した後メッキを実施する(ＳＴ４３)。そして剥離によってメッキレジストを除去する(ＳＴ４４)。
次いでストリップ別に切断を実施する(ＳＴ４５)。この際、パンチング、ルーティング、レーザカッティング、リソグラフィーなどを用いてストリップ別に切断工程を進める。
【０１３３】
また、半導体チップの実装及びワイヤーボンディング後にエポキシモールディングを実施して半導体パッケージを構成し、信頼性を向上させる(ＳＴ４６)。
また、モールディング後に下部を完全にエッチングして独立的な入出力端子の形成のための下部エッチングを進める(ＳＴ４７)。
【０１３４】
図２４は図２３の製造工程を示す概念図である。
【０１３５】
先ず、図２４(ａ)のように、金属素材２２１を用いた多列リードレスフレームの製造において、第１次エッチングを行う際、ストリップ別のパターン形成ではない、シート別にパターンを形成して第１次エッチングを行う。
【０１３６】
そして図２４(ｂ)のように、パターンが形成された第１次エッチング品に両面ラミネート２２２を行って液状又はドライフィルムレジストで回路を形成する。その後、図２４(ｃ)のように、所望のパターンを形成した後メッキを実施してメッキ層２２３を形成する。また、図２４(ｄ)のように、剥離によってメッキレジストを除去する。
【０１３７】
また、図２４(ｅ)のように、ストリップ別に切断を実施する(ＳＴ４５)。この際、パンチング、ルーティング、レーザカッティング、リソグラフィなどを用いてストリップ別に切断工程を進める。
【０１３８】
また、図２４(ｆ)のように、半導体チップ２２７の実装及びワイヤーボンディング２２８後にエポキシモールディング２２９を実施し半導体パッケージを構成して信頼性を向上させる。
【０１３９】
また、図２４(ｇ)のように、モールディング後に下部を完全にエッチングして独立的な入出力端子の形成のための下部エッチングを進める。
【０１４０】
図２５は、図２４(ａ)で一枚板シートの第１次エッチング品に対する平面図である。ここで、参照番号「２２４」はシートであり、「２２５」はストリップ切断部であり、「２２６」は複数の半導体パッケージである。また参照番号「２３０」は複数の半導体パッケージ内にある一つの半導体パッケージである。
【０１４１】
このように、従来は第１次エッチングを行う時からストリップ切断エッチング品を用いていたが、本発明では図２５のような 一枚板シート(Ｏｎｅ ｃｏｍｐｌｅｔｅ ｓｈｅｅｔ)を第１次エッチング品として用いる。
【０１４２】
図２６において、(ａ)は、従来ストリップ別に分離されたシートでパターンを形成する例を示す図であり、(ｂ)は、本発明によって一枚板シートでパターンを形成する例を示す図である。ここで参照番号「２３１」は金属素材２２１によって形成されるパターン部であり、参照番号「２３２」はメッキ層２２３によって形成されるパッド部である。
【０１４３】
図に示すように、エッチングサンプルでパターンを行う際、図２６(ａ)のように、ストリップ別に分離されたシートでパターンを形成すると、位置合せバイアス(Ａｌｉｇｎ ｂｉａｓ)が３８.６７μｍであるが、図２６(ｂ)のように、一枚板シートで行う場合は位置合せバイアスが１.７３μｍとなることが分かり、本発明が従来技術に比べはるかに優れた性能を有することが分かる。
【０１４４】
図２７は、図２６(ｂ)で位置合せが正常に行われるかどうかを説明するための概念図である。ここで、位置合せバイアスとは、パターン部２３１の中心点とパッド部２３２の中心点間の距離である。
【０１４５】
現在、位置合せバイアスは、パターン部３１の３５０μｍに対しパッド部２３２の ２３０μｍの中心点の距離である。このような図２７は、図２６の(ｂ)でのように結合されて形成される位置合せバイアスは約 ２０μｍ以内に管理されなければならない。もし、従来技術のようにストリップ別に分離されたパターンを行う場合には仕様から外れるという問題点がある。
【０１４６】
そして本実施形態の発明は、シート形態の第１次エッチング品でパターン形成を進めた後、後工程の進行時、パンチング、ルーティング、レーザカッティング、リソグラフィーなどによってストリップ単位で切断する。
【０１４７】
また、本実施形態の発明は、パターン部２３１とパッド部２３２により形成される位置合せバイアスは３８.６７μｍ以下となるようにする。
また、本実施形態の発明は、パターン幅当りの位置合せバイアスが０.１１以下((位置合せバイアス３８.６７μｍ)/(パターンの幅３５０μｍ)＝０.１１０４８)となるようにする。
【０１４８】
このように、本実施形態の発明は、パターン形成のためにストリップが切断された形態の第１次エッチング品を用いることなく、一枚板のエッチング品を使用するため位置合せが容易であり、入出力端子の微細パターンの形成が可能であり、且つアンダーカット現象が発生せず、工程上への適用が容易であり、工程速度も速い製造方法を提供することができる。
【符号の説明】
【０１４９】
４１    金属素材
４２    感光性物質
４３    エッチングレジスト層
４４    半導体チップ
４５    ワイヤーボンディング
４６    エポキシモールディング
【図１】
0005443497.tif 000002
【図２（ａ）】
0005443497.tif 000003
【図２（ｂ）】
0005443497.tif 000004
【図３】
0005443497.tif 000005
【図４】
0005443497.tif 000006
【図５（ａ）】
0005443497.tif 000007
【図５（ｂ）】
0005443497.tif 000008
【図６】
0005443497.tif 000009
【図７】
0005443497.tif 000010
【図８（ａ）】
0005443497.tif 000011
【図８（ｂ）】
0005443497.tif 000012
【図８（ｃ−１）】
0005443497.tif 000013
【図８（ｃ−２）】
0005443497.tif 000014
【図８（ｄ）】
0005443497.tif 000015
【図８（ｅ）】
0005443497.tif 000016
【図８（ｆ）】
0005443497.tif 000017
【図８（ｇ）】
0005443497.tif 000018
【図９】
0005443497.tif 000019
【図１０】
0005443497.tif 000020
【図１１】
0005443497.tif 000021
【図１２】
0005443497.tif 000022
【図１３】
0005443497.tif 000023
【図１４（ａ）】
0005443497.tif 000024
【図１４（ｂ）】
0005443497.tif 000025
【図１４（ｃ）】
0005443497.tif 000026
【図１４（ｄ−１）】
0005443497.tif 000027
【図１４（ｄ−２）】
0005443497.tif 000028
【図１４（ｅ）】
0005443497.tif 000029
【図１５（ａ）】
0005443497.tif 000030
【図１５（ｂ）】
0005443497.tif 000031
【図１５（ｃ）】
0005443497.tif 000032
【図１５（ｄ）】
0005443497.tif 000033
【図１６】
0005443497.tif 000034
【図１７（ｆ）】
0005443497.tif 000035
【図１７（ｇ）】
0005443497.tif 000036
【図１７（ｈ）】
0005443497.tif 000037
【図１７（ｉ）】
0005443497.tif 000038
【図１８】
0005443497.tif 000039
【図１９（ａ）】
0005443497.tif 000040
【図１９（ｂ）】
0005443497.tif 000041
【図１９（ｃ）】
0005443497.tif 000042
【図１９（ｄ）】
0005443497.tif 000043
【図１９（ｅ）】
0005443497.tif 000044
【図１９（ｆ−１）】
0005443497.tif 000045
【図１９（ｆ−２）】
0005443497.tif 000046
【図１９（ｇ−１）】
0005443497.tif 000047
【図１９（ｇ−２）】
0005443497.tif 000048
【図１９（ｈ−１）】
0005443497.tif 000049
【図１９（ｈ−２）】
0005443497.tif 000050
【図２０】
0005443497.tif 000051
【図２１】
0005443497.tif 000052
【図２２（ｉ）】
0005443497.tif 000053
【図２２（ｊ）】
0005443497.tif 000054
【図２２（ｋ）】
0005443497.tif 000055
【図２２（ｌ）】
0005443497.tif 000056
【図２３】
0005443497.tif 000057
【図２４（ａ）】
0005443497.tif 000058
【図２４（ｂ）】
0005443497.tif 000059
【図２４（ｃ）】
0005443497.tif 000060
【図２４（ｄ）】
0005443497.tif 000061
【図２４（ｅ）】
0005443497.tif 000062
【図２４（ｆ）】
0005443497.tif 000063
【図２４（ｇ）】
0005443497.tif 000064
【図２５】
0005443497.tif 000065
【図２６】
0005443497.tif 000066
【図２７】
0005443497.tif 000067