(57)【特許請求の範囲】
【請求項１】
半導体メモリであって、
それぞれが交差する複数のビット線及び複数のワード線と、
前記ビット線及び前記ワード線のクロスポイントで列と行に整列された複数のメモリセルによって形成されたメモリセルアレイと、
前記メモリセルアレイの両側に整列された少なくとも１組の第１および第２のセンスアンプバンクであって、前記１組のセンスアンプバンクの各センスアンプバンクは、ビット線の長手方向に互い違いに配置された複数のセンスアンプを備え、前記第１のセンスアンプバンクの各センスアンプに電気的に結合された各ビット線と、前記第２のセンスアンプバンクの各センスアンプに電気的に結合された各ビット線とが前記各ワード線に１本ずつ交互に接続された、前記少なくとも１組のセンスアンプバンクとを備え、
前記各センスアンプバンクは、前記センスアンプバンクの少なくとも１つのセンスアンプを選択する、少なくとも１つのローカル列デコーダを備え、前記ローカル列デコーダは、前記センスアンプと共に互い違いに配置され、前記ビット線と平行に走る出力線によって前記センスアンプバンクの少なくとも１つのセンスアンプと電気的に結合されたことを特徴とする半導体メモリ。
【請求項２】
各センスアンプバンクは、前記センスアンプバンクの各センスアンプに電気的に結合した単一のローカル列デコーダを備えたことを特徴とする請求項１に記載の半導体メモリ。
【請求項３】
各センスアンプバンクは、複数のローカル列デコーダを備えたことを特徴とする請求項１に記載の半導体メモリ。
【請求項４】
前記ローカル列デコーダは、ＮＯＲゲート又はＮＡＮＤゲートであることを特徴とする請求項１から３のいずれかに記載の半導体メモリ。
【請求項５】
前記ローカル列デコーダは、複数のデコーダセクションを備え、各デコーダセクションは、前記センスアンプバンクのそれぞれのセンスアンプと電気的に結合されたことを特徴とする請求項１から４のいずれかに記載の半導体メモリ。
【請求項６】
前記センスアンプバンクは、ＳＯＩ基板上に実装され、デコーダセクションは、接地とデコーダセクションの第１の入力との間に連続して２つのコンプリメンタリダブルゲートトランジスタを有している擬似インバータを備え、各コンプリメンタリダブルゲートトランジスタは、第１のゲートと第２のゲートを有し、前記第１のゲートは、前記第２のゲートが前記第１の入力の信号の相補信号に電気的に結合されている場合、デコーダセクションの前記第２の入力に電気的に結合され、デコーダセクションの出力は、２つのトランジスタのひと続きの関連の中点に供給されていることを特徴とする請求項５に記載の半導体メモリ。
【請求項７】
前記ローカル列デコーダの第１の入力は、第１の入力線によって第１の列アドレスバスに接続され、前記ローカル列デコーダの第２の入力は、第２の入力線によって第２の列アドレスバスに接続され、前記第１及び第２の入力線は、利用できる相互接続のスペース内に走ることを特徴とする請求項１から６のいずれかに記載の半導体メモリ。
【請求項８】
前記第１の入力線は、メタル―０線及びメタル―１バスである前記第１の列アドレスバスであることを特徴とする請求項７に記載の半導体メモリ。
【請求項９】
前記第２の入力線は、メタル―０線及びメタル―１バスである前記第２の列アドレスバスであることを特徴とする請求項７または８に記載の半導体メモリ。
【請求項１０】
前記第２の入力線は、メタル―０線であり、前記第２の列アドレスバスは、前記ビット線の長手方向へ走っているメタル―２バス及びメタル―２バスに電気的に結合された前記ワード線の横方向へ走っているメタル―１バスを備えたことを特徴とする請求項７または８に記載の半導体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体のメモリに関し、より詳細には、ローカル列デコーダが互い違いに配置されたセンスアンプに関連付けられているＤＲＡＭ（ダナミックランダムアクセスメモリ）に関する。
【背景技術】
【０００２】
従来、ＤＲＡＭは、大きな数のセルのバイナリフォーム（例えば“１” 又は“０”）のデータを蓄えている集積回路である。データはセル内に位置するキャパシタ上の電荷としてセルの中に蓄積する。典型的に、ハイ論理レベルが電源電圧とおよそ同じであり、ロー論理レベルが接地とおよそ同じである。
【０００３】
従来のＤＲＡＭのセルはアレイ状に整列されているので、個々のセルがアドレス指定され、アクセスされる。アレイはセルの行として及び列としてみなすことができる。各列は共通の制御信号により列のセルに相互に接続するワード線を含む。同様に、各行は、各列において１個のセルと電気的に結合したビット線を含む。このように、ワード線及びビット線を、アレイの各セルへ個別的にアクセスするために、制御することができる。
【０００４】
セルからデータを読み出すため、セルのキャパシタはセルに関連付けられたワード線の選択によりアクセスされる。選択されたセルのビット線とペアになる補完的なビット線は、平衡電圧まで平衡に保たれる。この平衡電圧（Ｖｅｑ）は、高いＶｄｄと低いＶｓｓ（一般的に接地した）の論理レベルの間で典型的に中間である。したがって、従来、ビット線は電源電圧の２分の１（Ｖｄｄ／２）に平衡に保たれる。ワード線が選択されたセルのために活性化される場合、選択されたセルのキャパシタはビット線上に格納された電圧を放電し、それにより、ビット線上の電圧を変更する。その後、従来、センスアンプと呼ばれた差動増幅器は１組になっているビット線上の電圧の差を検知し増幅するために使用される。
【０００５】
図１は、従来のメモリアーキテクチャを表わし、メモリアレイのメモリセルからデータ項目を正確に読むために、アドレス指定されたメモリマトリックスＡＭのセルから読み出した電流は、センスアンプアレイＳＡＡのセンスアンプＳＡ０−ＳＡ７において、リファレンスメモリマトリックスＲＭのセルからから読み出した電流と比較され、特に、組立て工程での不規則性による未知のオフセット値を補う。
【０００６】
メモリの表面積を縮小するために、積み重ねの技術(いわゆる「互い違いに配置された」技術)は、従来、センスアンプとセルの間でピッチ差を、考慮に入れていた。図１の場合には一般的には４または８である、いくつかのセンスアンプＳＡ０―ＳＡ７は、センスアンプＳＡ２と電気的に結合したビット線ＢＬ２およびｂＢＬ２（ＢＬ２の補完)のように、ビット線の長手方向で、互いに背後で、交互に配置される。
【０００７】
図１のアーキテクチャは、ビット線およびその補完は、すべての互い違いに配置されたセンスアンプ上を走ることになる。これは、センスアンプの１００％を確かにカバーするメタル―０(メタルはビット線に使用する)として利用可能なスペースの過密に結びつく。
【０００８】
さらに、メモリの特定のセルのアドレス指定は、メタルトラック（一般的にはメタル―１トラック）から構築された行／列アドレスバスを必要とする。６４列アドレスバスを使用して、センスアンプアレイのセンスアンプをデコーダするとき、約１００のメタル―１トラックが、電源、制御コマンド、Ｉ／Ｏ及びデコーダ（この最後のグループ用の６４トラック)のために存在する必要がある。しかし、近い将来、特にセンスアンプで、ＤＲＡＭのコア回路の多くの中心がそこに必要となる。確かに、ＦＤＳＯＩ（完全空乏型シリコンオンインシュレータ）技術の導入又はＨｉｇｈ−ｋ／メタルゲートの導入と共に、装置はより小さくなりメタル線は制限要因になるが、それほど大きくない装置のサイズになる。それ故、１００のメタル―１トラックはあまりに多いことが理解される。
【０００９】
図２は、利用可能スペースの過密を制限することを助ける別のメモリアーキテクチャを示す。このアーキテクチャでは、センスアンプアレイは、互い違いに配置されたセンスアンプバンクＳＡＢｅ、ＳＡＢｏの組に分割され、ビット線は交互配列を採用することによって、第１のバンクＳＡＢ０の組のセンスアンプＳＡ０、ＳＡ２に電気的に結合したビット線ＢＬ０、ｂＢＬ０、ＢＬ２、ｂＢＬ２と、第２のバンクＳＡＢ１の組のセンスアンプＳＡ１と電気的に結合したビット線ＢＬ１、ｂＢＬ１との間を、ワード線ＷＬの横方向に、ビット線は行ったり来たりする。ビット線の交互配列は、組になっている平行なビット線の各センスアンプバンクにおいて連結する利用可能なスペースをもたらす。例としてバンクＳＡＢｅを挙げれば、連結するスペースはビット線ＢＬ０、ｂＢＬ０とビット線ＢＬ２、ｂＢＬ２との間で利用可能である。例としてバンクＳＡＢｏを挙げれば、連結するスペースはビット線ＢＬ１、ｂＢＬ１の前で利用可能である。この交互配列と一体となって、メタル―０はセンスアンプの５０％のみカバーする。センスアンプ上の緩和された制約と共に、配置がより容易になる。
【００１０】
しかしながら、このアークテクチャはメモリセルアレイとサブアレイに分割する必要があり、その結果、上端及び下端にあるサブアレイが半分だけの使用になる。
【００１１】
さらに、６４列アドレスバスＣＡＢを使用すると（３２バスはセンスアンプセクションのそれぞれのために設けられる）、約１４０のメタル―１トラックは引き出す必要がある（センスアンプセクションごとに約７０）。図２のアークテクチャもそれゆえ、多くの列アドレスバスになる。
【発明の概要】
【００１２】
本発明は、上記で言及した短所を被らない半導体メモリを提供することが目的であり、本発明は、特に、少ししか列アドレスバスを必要としない半導体メモリである。この点において、本発明は、それぞれが交差する複数のビット線及び複数のワード線と、ビット線及びワード線のクロスポイントで列と行に整列された複数のメモリセルによって形成されたメモリセルアレイと、メモリセルアレイの反対側に整列された少なくとも１組のセンスアンプバンクであって、各センスアンプバンクの組は、ビット線の長手方向に互い違いに配置された複数のセンスアンプを備え、各センスアンプは、交互の配列により、対応するビット線に接続されていることによって、ビット線は、１組の第１のバンクのセンスアンプに電気的に結合されたビット線と、１組の第２のバンクのセンスアンプに電気的に結合されたビット線との間を横方向へ行ったり来たりして、ビット線の交互配列が、ビット線と平行な各センスアンプバンクの組で利用可能なスペースに相互接続することとを備え、各センスアンプバンクは、センスアンプバンクの少なくとも１つのセンスアンプを選択する、少なくとも１つのローカル列デコーダを備え、ローカル列デコーダは、センスアンプと共に互い違いに配置され、ビット線と平行な利用可能な相互接続スペース内に走っている出力線によってセンスアンプバンクの少なくとも１つのセンスアンプと電気的に結合されたことを特徴とする半導体メモリを提案する。
【００１３】
他に、有利で、しかし限定されないこのメモリの側面は以下の通りである。
―各センスアンプバンクは、前記センスアンプバンクの各センスアンプと電気的に結合した単一のローカル列デコーダを備えたこと
―各センスアンプバンクは、複数のローカル列デコーダを備えたこと、
―前記ローカル列デコーダは、ＮＯＲゲート又はＮＡＮＤゲートであること、
―前記ローカル列デコーダは、複数のデコーダセクションを備え、各デコーダセクションは、前記センスアンプバンクのそれぞれのセンスアンプと電気的に結合されたこと、
―前記センスアンプバンクは、ＳＯＩ基板上に実装され、デコーダセクションは、接地とデコーダセクションの第１の入力との間に連続して２つのコンプリメンタリダブルゲートトランジスタを有している擬似インバータを備え、各ダブルゲートトランジスタは、第１のゲートと第２のゲートを有し、トランジスタの第１のゲートは、トランジスタの第２のゲートが第１の入力の補完に電気的に結合されている場合、デコーダセクションの第２の入力に電気的に結合され、デコーダセクションの出力は、２つのトランジスタのひと続きの関連の中点に供給されていること、
―前記ローカル列デコーダの第１の入力は、第１の入力線によって第１の列アドレスバスに接続され、前記ローカル列デコーダの第２の入力は、第２の入力線によって第２の列アドレスバスに接続され、第１及び第２の入力線は、利用できる相互接続のスペース内に走ること
―第１の入力線は、メタル―０線及びメタル―１バスである第１の列アドレスバスであること、
―第２の入力線は、メタル―０線及びメタル―１バスである第２の列アドレスバスであること、
―第２の入力線は、メタル―０線であり、第２の列アドレスバスは、ビット線の長手方向へ走っているメタル―２バス及びメタル―２バスに電気的に結合されたメタル―１バスを備え、ワード線の横方向へ走っているメタル―１バスを備えたこと、である。
【図面の簡単な説明】
【００１４】
本発明の他の態様、目的及び効果は、例による方法、及び付随する図面での言及と共に与えられる、それについての望ましい本実施例の以下の詳細な説明を読むことで、より明白になるだろう。
【図１】既に上記で論じた従来のＤＲＡＭのアーキテクチャの図である。
【図２】既に上記で論じた、ビット線が交互配列されている、別の従来のＤＲＡＭのアーキテクチャの図である。
【図３】本発明の実施例によるＤＲＡＭの概略図である。
【図４】本発明の第１の実施例によるＤＲＡＭの列アドレス指定の図である。
【図５】本発明の第２の実施例によるＤＲＡＭの列アドレス指定の図である。
【図６ａ】本発明の様々な可能な実施例を表した図である。
【図６ｂ】本発明の様々な可能な実施例を表した図である。
【図６ｃ】本発明の様々な可能な実施例を表した図である。
【図７】本発明の可能な実施例において、ローカル列デコーダとして使用されることができる、ＦＤＳＯＩ上のＮＯＲゲートを表わした図である。
【発明を実施するための形態】
【００１５】
図３に関して、本発明は半導体メモリを提供し、特に、複数のビット線ＢＬ０、ｂＢＬ０、ＢＬ１、ｂＢＬ１、ＢＬ２、ｂＢＬ２、...ＢＬ７、ｂＢＬ７及び互いに交差する複数のワード線ＷＬを備えるＤＲＡＭを提供する。メモリは、当該ビット線と当該ワード線とのクロスポイントで行と列に整列された複数のメモリセルによりできたメモリセルアレイＭＣＡをさらに備えるメモリである。メモリは、少なくとも１組のセンスアンプバンクＳＡＢ０、ＳＡＢ１をさらに備え、これらセンスアンプバンクは、メモリセルアレイＭＣＡの反対側に整列された１組のセンスアンプバンクをさらに備える。１組の各センスアンプバンクは、ビット線の長手方向に互い違いに配置された複数のセンスアンプＳＡ０、ＳＡ２、ＳＡ４、ＳＡ６；ＳＡ１、ＳＡ３、ＳＡ５、ＳＡ７をさらに備える。１組のセンスアンプバンクはメモリセルアレイＭＣＡの反対側に並べられている。
【００１６】
図３は４つの互い違いに配置されたセンスアンプを有する各バンクをさらに備える単一の組のセンスアンプバンクＳＡＢ０、ＳＡＢ１を表わす。約１２８組のような、より多くの組のセンスアンプバンクにも本発明が適用され、例えば、２又は８の互い違いに配置されたセンスアンプのような、センスアンプバンクの中の異なる数の互い違いに配置されたセンスアンプにも適用されることが理解されるだろう。
【００１７】
各センスアンプは、交互配列により対応するビット線に電気的に結合されており、したがって、ビット線は、第１のバンクの組のセンスアンプに電気的に結合されたビット線と、第２のバンクの組のセンスアンプと電気的に結合したビット線との間をワード線の横方向へ行ったり来たりする。ワード線方向にある、連続的なビット線の１例としてビット線ｂＢＬ０、ＢＬ１及びｂＢＬ２を挙げると、ビット線ｂＢＬ０はセンスアンプバンクＳＡＢ０の上端のセンスアンプＳＡ０と電気的に結合しており、ビット線ＢＬ１はセンスアンプバンクＳＡＢ１の下端のセンスアンプＳＡ１と電気的に結合しており、ビット線ｂＢＬ２はセンスアンプバンクＳＡＢ０の上端のセンスアンプＳＡ２と電気的に結合している。この交互配列の結果、ビット線ＢＬ１は、センスアンプバンクＳＡＢ０の上端を越えず、それによって、ビット線ｂＢＬ０とｂＢＬ２との間で利用可能な連結スペースを離れることになる。同様に、ビット線ｂＢＬ０及びｂＢＬ２は、センスアンプバンクＳＡＢ１の下端を越えず、連結スペースはビット線ｂＢＬ１、ｂＢＬ１の両側が利用可能になる。さらに、特に、利用可能な連結スペースは図のメタル―０線のため、利用可能な自由なスペースになる。
【００１８】
本発明は、センスアンプバンク内に列デコーダのロジックを配置することによってセンスアンプをローカルにデコーダすることをさらに提供する。より詳細には、各センスアンプバンクＳＡＢ０、ＳＡＢ１は、センスアンプバンクの少なくとも１つのセンスアンプを選択する、少なくとも１つのローカル列デコーダＬＣＤ０、ＬＣＤ１を備えている。ローカル列デコーダＬＣＤ０、ＬＣＤ１は、出力線ＯＬ０、ＯＬ１によってバンクのセンスアンプと共に交互に配置され、バンクの少なくとも１つのセンスアンプに電気的に結合しており、典型的には、メタル―０線は、出力線ＯＬ０に対するセンスアンプバンクＳＡＢ０の上端を越えてビット線ＢＬ０とＢＬ２との間の利用可能な相互接続スペース又は出力線ＯＬ１に対するセンスアンプバンクＳＡＢ１の下端を越えてビット線ＢＬ１の前に利用可能な相互接続スペースのように、ビット線と平行な利用可能な相互接続スペースを超えている。
【００１９】
ローカル列デコーダのピッチは、センスアンプの最大のピッチであるとわかるだろう（図の例の８メモリ列）。望ましい本発明の実施例では、ローカル列デコーダは複数入力論理ゲートであり、例えば、２入力ゲートであるが、特に、その入力の１つの組から特定の値を、生成する、ＮＯＲゲート又はＮＡＮＤゲートのような、ゲートである。ＮＯＲゲートはセンスアンプがＮ型パスゲートを有しているとき典型的に実装され、ＮＡＮＤゲートはセンスアンプがＰ型パスゲートを有されている場合、実装されるとわかるだろう。すべての２入力機能が８列ピッチに合致するとき、配置は比較的容易となる。
【００２０】
図３及び図６ａに示すように、ローカル列デコーダは、ＬＣＤ１のように、バンクのすべてのセンスアンプと電気的に結合することができる。バンクがこれらの図による例示では、４つのセンスアンプとみなすとき、ローカル列デコーダＬＣＤ１は、４つのセンスアンプＳＡ１、ＳＡ３、ＳＡ５、ＳＡ７をデコーダすることを許可する。同じワードの４つの連続ビットゆえに、同じアドレスを共有する。
【００２１】
望ましくは、センスアンプバンクは奇数の互い違いに配置されたセンスアンプを備え、ローカル列デコーダは、それぞれの側面の等しい数のセンスアンプを有するため、バンクの中央に位置する。
【００２２】
代わりに、センスアンプバンクは、複数のローカル列デコーダを備えることができる。センスアンプバンク内の複数のローカル列デコーダの可能な配列は図６ｂで示されており、そこには、センスアンプバンクは２つのローカル列デコーダＬＣＤ３、ＬＣＤ５を備えており、各ローカル列デコーダはバンクのセンスアンプの半分と電気的に結合することが示されている。図６ｂの互い違いに配置された配列において、各ローカル列デコーダＬＣＤ３、ＬＣＤ５は、互いに電気的に結合された２つの直接的に隣り合ったセンスアンプＳＡ１、ＳＡ３、ＳＡ５、ＳＡ７を有する。この配列によれば、同じワードの２つの連続ビットは同じアドレスを共有する。しかしローカル列デコーダのアドレスも全く同じにできたため、同じワードの４つの連続ビットは同じアドレスを共有する。
【００２３】
もう１つの変形では、ローカル列デコーダは複数のデコーダセクションを備えることができ、図６ｃに示すような、２つのデコーダセクションＬＣＤ７、ＬＣＤ９のようにそれぞれのセンスアンプと電気的に結合している各セクションを備えることができる。図６の配列では、ローカル列デコーダは中心に配置され、２つのセクションを備える。ローカル列デコーダの第１のデコーダセクションＬＣＤ９は、上端及び下端にあるセンスアンプＳＡ１、ＳＡ７に電気的に結合している。このため、ローカル列デコーダの第２のデコーダセクションＬＣＤ７が、中間にあるセンスアンプＳＡ３、ＳＡ５と電気的に結合されている。デコーダセクションのアドレスがアプリケーション次第で、同じであったり異なったりすることができるのがわかるだろう。デコーダセクションの累積するピッチがセンスアンプのピッチを下回ったままの場合だけ、そのような配置が可能になることが理解されるだろう（図の例の８メモリ列）。
【００２４】
この点において、出願人が２つのトランジスタのみ有するＦＤＳＯＩ（完全空乏型シリコンオンインシュレータ）上のＮＯＲ２ゲートを前もって、設計していたことがわかる。そのようなＮＯＲ２ゲートは、このように４つのメモリ列だけ図に描かれている。そのような設計によれば、２つのデコーダセクションは、それ故に８メモリ列のピッチを有するセンスアンプと共に互い違いに配置されたローカル列デコーダ内に組み込まれることができる。当然のことながら、そのようなＮＯＲ２ＦＤＳＯＩゲートは、２０１０年９月８日に出願された欧州特許出願番号１０１７５８４９．８号において記載がある。このＮＯＲ２ＦＤＳＯＩゲートは図７で示された擬似インバータ構造で使用し、入力はＡ及びＢに言及される。擬似インバータ構造のトランジスタは、埋め込まれた酸化層のＳＯＩ基板の下、フロント制御ゲート及びバック制御ゲートを有する二重ゲートＦＤＳＯＩトランジスタであり、バックゲートは、Ｐ型トランジスタのソースに適用される入力信号Ａと補完的である信号Ａ＃によって制御されている。当然のことながら、ＳＯＩＦｉｎＦＥＴｓもＦＤＳＯＩトランジスタの場所で使われることができる。
【００２５】
当然のことながら、そのようなローカル列デコーダのバックゲートはセンスアンプを強化するために使用することができ、特に、センスアンプのトランジスタのドライブが、メモリセルでデータがやがて回復するために不十分なとき、使用することができる。この効果はセンスアンプの両側にさらに均整のとれた、不整合を含んでいない。
【００２６】
ＦＤＳＯＩトランジスタはばらつきが少ないことを示すことで、ＦＤＳＯＩもまた利点が明らかになる。バルク基板上の本発明の実装と比較してトランジスタの長さや幅を減らすことができ、センスアンプ領域は２から２．５に分割できる。
【００２７】
いずれにせよ、当然のことながら、ローカル列デコーダは、例えば複数入力論理ゲートのような、例えば２入力ゲートのような、例えば図７の擬似インバータ構造のような、二重ゲートトランジスタを使用することができる。各二重ゲートトランジスタは、ＳｅＯＩ基板（ＳＯＩ（シリコンオンインシュレータ））の埋め込まれた絶縁体の層の下のバック制御ゲート有する二重ゲートトランジスタである。各二重ゲートトランジスタは、フィン型の独立した二重ゲートトランジスタにもなり得る。平行に配置された２つの単一のゲートトランジスタからなることもできる。
【００２８】
したがって、当然のことながら、本発明はすべての技術に実施することができる。バルク、部分空乏シリコンオンインシュレータ（ＰＤＳＯＩ）、完全空乏シリコンオンインシュレータ（ＦＤＳＯＩ）、ＦｉｎＦＥＴｓ及び独立したダブルゲートトランジスタの他の型も一緒である。上記で示すように、バルクと比べて機能ごとの領域がより小さくなる余地があるという有利な点を、強化するという利点を、ＦＤＳＯＩは示す。
【００２９】
図４は、２つのセンスアンプバンクがワード線の方向で連続していることを示す。各バンクは、中心で互い違いに配置されており、すべてのセンスアンプバンクと電気的に結合されているローカル列デコーダＬＣＤ００、ＬＣＤ０１を備える。図４の例では、各ローカル列デコーダは、２入力ＮＯＲゲートとして実装されている。ＮＯＲゲートの第１の入力は、第１の列アドレスバスＣＡＢ−ＬＳＢと電気的に結合しており、例えば、ＣＡＢ−ＬＳＢは、利用可能な相互接続スペース内に走る第１の入力線Ｉ１０、Ｉ１１によって、最下位ビットへアドレスを指定する。第１と第２の入力線Ｉ１０、Ｉ１１及びＩ２０、Ｉ２１は、望ましくは、ビット線によって、左の自由なスペース内に走っているメタル―０線である。
【００３０】
もし、従来の回路のアーキテクチャが最初に、図１又は図２のようなバンク内の各センスアンプをデコーダするために、例えば６４バスが必要であるとすると、本発明により提案された新しい機構は同じ機能を実行するため、１６バスだけのＣＡＢ−ＬＳＢ、ＣＡＢ−ＭＳＢ（８の最下位ビット―ＬＳＢ―、８の最上位ビット―ＭＳＢ―）を必要とする。当然のことながら、これらのバスＣＡＢ−ＬＳＢ及びＣＡＢ−ＭＳＢは、センスアンプバンクの中の対応するローカル列デコーダへ列選択信号を出力するように構成されたメイン列デコーダと電気的に結合している。図１の既存技術のアーキテクチャで、必要な１００のトラックと比べて、これらの１６バスは、約４０から４５のメタル―１トラックに対応する。このように、バスの制約は、かなり最小化されており、トランジスタの領域の制約と同値であると考えられる。
【００３１】
図４に表されている第１の実施例によれば、第１及び第２の列アドレスバスＣＡＢ−ＬＳＢ、ＣＡＢ−ＭＳＢは、ワード線の横側の方向へ走っているメタル―１バスである。第１のＭＳＢバスＭＳＢ０はワード線の方向で第１の８つの連続したセンスアンプバンクと電気的に結合する。このとき、これら８つの各バンクに電気的に結合されたＬＳＢバスを、第１のＬＳＢバスＬＳＢ０から第８のＬＳＢバスＬＳＢ７に達するまで連続して変化させる。８つの第１のセンスアンプバンクが、アドレス指定されると、ＭＳＢバスはそのとき、第１のＭＳＢバスＭＳＢ０からＭＳＢバスＭＳＢ１へ変化しており、すべてのＬＳＢバスＬＳＢ０からＬＳＢ７は、再度連続して使用される。この工程は６４センスアンプバンクについて繰り返される。
【００３２】
図５に表されている別の実施例によれば、第１の列アドレスバスＣＡＢ−ＬＳＢは、ワード線の横側の方向へ走っているメタル―１バスである。このため、第２の列アドレスバスＣＡＢ−ＭＳＢが、ビット線の長手方向へ走っている一連のメタル―２バスＭ２０、Ｍ２１、．．．、Ｍ２７を備え、一連の各メタル―２バスと電気的に結合しているワード線の横方向へ走っているメタル―１バスＭ１０、Ｍ１１、．．．、Ｍ１７を備える。
【００３３】
図５の実施例では、メタル―２バスは、８倍のセンスアンプバンク（６４メモリセル）のピッチに相当する距離を置いて互いに配置される。メタル―２バスＭ２０及びメタル―１バスＭ１０は、第１の８つのセンスアンプバンクにアドレスを指定するために使用される。そして、メタル―１バスＭ１０は、第１の８つのセンスアンプバンクのローカル列デコーダ第２の入力Ｉ２１、Ｉ２２と電気的に結合される。同様に、メタル―２バスＭ２１及びメタル―１バスＭ１１は、９から１６のセンスアンプバンクにアドレスを指定するために使用される。そして、メタル―１バスＭ１１は、９から１６のセンスアンプバンクのローカル列デコーダの第２の入力と電気的に結合される。この工程は６４センスアンプバンクについて繰り返される。
【００３４】
本発明は、列デコーダ回路の大部分はオンピッチ領域と一体とすることができ、メモリの周辺にはもはや一体とする必要がないという利点を、最後に示す。すなわち、オンピッチ回路となり、それ自身が領域内でとても小さくなり、もっと少ない消費とより早いスピードを有することになる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６ａ】
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【図６ｂ】
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【図６ｃ】
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【図７】
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