(57)【特許請求の範囲】
【請求項１】
電源入力部に供給される電源電圧から第１の電位と負の第２の電位とを生成する電圧生成回路と、
前記電圧生成回路の出力に接続され、前記第１の電位が供給される高電位入力部と、前記第２の電位が供給される低電位入力部と、入力信号が入力される信号入力部と、ハイレベルが入力されると前記第１の電位を出力し、ローレベルが入力されるとそのままローレベルとして出力する第１のレベルシフト回路と、前記第１のレベルシフト回路の出力のハイレベルが入力されるとそのままハイレベルとして出力し、前記第１のレベルシフト回路の出力のローレベルが入力されると前記第２の電位を出力する第２のレベルシフト回路と、を有し、前記入力信号のハイレベルを前記第１の電位に変換し、前記入力信号のローレベルを前記第２の電位に変換して出力する駆動回路と、
前記駆動回路の出力により端子間の接続を切り替えるスイッチ部と、
を備え、
前記第１のレベルシフト回路は、
ソースがグランドに接続され、ゲートが一対の入力端子にそれぞれ接続された一対の第１のＮチャネル型ＦＥＴ（Field Effect Transistor）と、
前記一対の第１のＮチャネル型ＦＥＴのドレインにそれぞれドレインが接続され、ゲートに第１のバイアス電位Ｖｂ１が供給される一対の第１のＰチャネル型ＦＥＴと、
ソースに前記第１の電位が供給され、ゲートが互いに相手のドレインと接続されると共に前記一対の第１のＰチャネル型ＦＥＴのソースとそれぞれ接続された一対の第２のＰチャネル型ＦＥＴと、
を有し、
前記第２のレベルシフト回路は、
ソースに前記第１の電位が供給され、ゲートが前記一対の第２のＰチャネル型ＦＥＴのドレインとそれぞれ接続された一対の第３のＰチャネル型ＦＥＴと、
ソースが前記一対の第３のＰチャネル型ＦＥＴのドレインとそれぞれ接続され、ゲートに前記第１のバイアス電位Ｖｂ１が供給される一対の第４のＰチャネル型ＦＥＴと、
ドレインが前記一対の第４のＰチャネル型ＦＥＴのドレインおよび一対の制御信号出力端子とそれぞれ接続され、ゲートに第２のバイアス電位Ｖｂ２が供給される一対の第２のＮチャネル型ＦＥＴと、
ソースに前記第２の電位が供給され、ゲートが互いに相手のドレインと接続されると共に前記一対の第２のＮチャネル型ＦＥＴのソースとそれぞれ接続された一対の第３のＮチャネル型ＦＥＴと、
を有し、
０＜Ｖｂ１＜Ｖｂ２であることを特徴とする半導体スイッチ。
【請求項２】
前記駆動回路は、
前記一対の制御信号出力端子にそれぞれアノードが接続された一対のダイオードと、
ドレイン・ソース間が前記一対のダイオードのそれぞれのカソードとグランドとの間に接続され、前記制御信号出力端子の電位がハイレベルからローレベルに切り替わる前に、前記ドレイン・ソース間が遮断状態から導通状態に切り替わる一対のＦＥＴと、
をさらに有することを特徴とする請求項１記載の半導体スイッチ。
【請求項３】
ＳＯＩ（Silicon On Insulator）基板をさらに備え、
前記電圧生成回路と前記駆動回路と前記スイッチ部とは、前記ＳＯＩ基板に設けられる請求項１または２に記載の半導体スイッチ。
【請求項４】
前記電源入力部に電源電圧が供給された後の第１の期間は前記高電位入力部を前記電源入力部に接続し、前記第１の期間の経過後は前記高電位入力部を前記電源入力部から切り離すように制御する電源制御回路をさらに備えたことを特徴とする請求項１〜３のいずれか１つに記載の半導体スイッチ。
【請求項５】
前記電源入力部に接続され、前記電源電圧よりも低電位となる電圧を生成する内部レギュレータをさらに備え、
前記電源制御回路は、前記第１の期間においては前記高電位入力部を前記内部レギュレータの出力に接続し、前記第１の期間の経過後は前記高電位入力部を前記内部レギュレータの出力から切り離すように制御することを特徴とする請求項４記載の半導体スイッチ。
【請求項６】
前記電源制御回路は、
ソースが前記高電位入力部に接続され、ドレインが前記電源入力部に接続された第１のトランジスタと、
前記第１のトランジスタのゲートと前記高電位入力部との間に接続された第１の抵抗と、
ドレインが前記第１のトランジスタのゲートに接続され、ソースが接地に接続された第２のトランジスタと、
前記第２のトランジスタのゲートに接続され、前記第１の期間はハイレベルを出力し、前記第１の期間の経過後はローレベルを出力するパルス発生回路と、
を有することを特徴とする請求項４または５に記載の半導体スイッチ。
【請求項７】
前記電圧生成回路の出力の電流供給能力は、前記第１の期間において前記駆動回路を介して前記高電位入力部から前記低電位入力部へ流れる貫通電流よりも小さいことを特徴とする請求項１〜６のいずれか１つに記載の半導体スイッチ。
【請求項８】
前記パルス発生回路は、前記電源入力部に電源電圧が供給されたときに、前記パルス発生回路を初期化するパワーオンリセット回路をさらに有することを特徴とする請求項６記載の半導体スイッチ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体スイッチに関する。
【背景技術】
【０００２】
携帯電話機の高周波回路部においては、送信回路および受信回路が高周波信号用スイッチ回路を介して共通のアンテナに選択的に接続されるようになっている。従来、このような高周波信号用スイッチ回路のスイッチ素子には、化合物半導体を用いたＨＥＭＴ（High Electron Mobility Transistor：高電子移動度トランジスタ）が用いられてきたが、近年、低コスト、小型化の要求から、シリコン基板上に形成されたＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor：金属酸化物半導体電界効果トランジスタ）に置き換えることが検討されている。
【０００３】
ただし、通常のシリコン基板上に形成されたＭＯＳＦＥＴでは、ソースあるいはドレイン電極とシリコン基板との間の寄生容量が大きい。また、シリコンは半導体であることから、高周波信号の電力損失が大きいといった問題がある。そこで、高周波信号用スイッチ回路をＳＯＩ（Silicon On Insulator）基板上に形成する技術が提案されている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特表２００９−２７４８７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の実施形態は、ＦＥＴの端子間にかかる電圧を抑えつつ、高周波特性を向上できる半導体スイッチを提供する。
【課題を解決するための手段】
【０００６】
本発明の一態様によれば、電源入力部に供給される電源電圧よりも高電位な第１の電位と負の第２の電位とを生成する電圧生成回路と、前記電圧生成回路の出力に接続され、前記第１の電位が供給される高電位入力部と、前記第２の電位が供給される低電位入力部と、入力信号が入力される信号入力部と、ハイレベルが入力されると前記第１の電位を出力し、ローレベルが入力されるとそのままローレベルとして出力する第１のレベルシフト回路と、前記第１のレベルシフト回路の出力のハイレベルが入力されるとそのままハイレベルとして出力し、前記第１のレベルシフト回路の出力のローレベルが入力されると前記第２の電位を出力する第２のレベルシフト回路と、を有し、前記入力信号のハイレベルを前記第１の電位に変換し、前記入力信号のローレベルを前記第２の電位に変換して出力する駆動回路と、前記駆動回路の出力により端子間の接続を切り替えるスイッチ部と、を備えたことを特徴とする半導体スイッチが提供される。前記第１のレベルシフト回路は、ソースがグランドに接続され、ゲートが一対の入力端子にそれぞれ接続された一対の第１のＮチャネル型ＦＥＴ（Field Effect Transistor）と、前記一対の第１のＮチャネル型ＦＥＴのドレインにそれぞれドレインが接続され、ゲートに第１のバイアス電位Ｖｂ１が供給される一対の第１のＰチャネル型ＦＥＴと、ソースに前記第１の電位が供給され、ゲートが互いに相手のドレインと接続されると共に前記一対の第１のＰチャネル型ＦＥＴのソースとそれぞれ接続された一対の第２のＰチャネル型ＦＥＴと、を有する。前記第２のレベルシフト回路は、ソースに前記第１の電位が供給され、ゲートが前記一対の第２のＰチャネル型ＦＥＴのドレインとそれぞれ接続された一対の第３のＰチャネル型ＦＥＴと、ソースが前記一対の第３のＰチャネル型ＦＥＴのドレインとそれぞれ接続され、ゲートに前記第１のバイアス電位Ｖｂ１が供給される一対の第４のＰチャネル型ＦＥＴと、ドレインが前記一対の第４のＰチャネル型ＦＥＴのドレインおよび一対の制御信号出力端子とそれぞれ接続され、ゲートに第２のバイアス電位Ｖｂ２が供給される一対の第２のＮチャネル型ＦＥＴと、ソースに前記第２の電位が供給され、ゲートが互いに相手のドレインと接続されると共に前記一対の第２のＮチャネル型ＦＥＴのソースとそれぞれ接続された一対の第３のＮチャネル型ＦＥＴと、を有する。前記第１のバイアス電位Ｖｂ１及び前記第２のバイアス電位Ｖｂ２は、０＜Ｖｂ１＜Ｖｂ２の関係を満たす。
【発明の効果】
【０００７】
本発明の実施形態によれば、ＦＥＴの端子間にかかる電圧を抑えつつ、高周波特性を向上させた半導体スイッチが提供される。
【図面の簡単な説明】
【０００８】
【図１】本発明の実施形態に係る半導体スイッチの構成を例示するブロック図である。
【図２】図１に表した半導体スイッチ１のスイッチ部２の構成を例示する回路図である。
【図３】図１に表した半導体スイッチ１のデコーダ回路５および駆動回路４の構成を例示する回路図である。
【図４】レベルシフト回路の構成を例示する回路図である。
【図５】図１に表した半導体スイッチ１の電圧生成回路７の構成を例示する回路図である。
【図６】図１に表した半導体スイッチ１の電源制御回路６の構成を例示する回路図である。
【図７】電圧生成回路の出力電位の時間変化を表すグラフ図である。
【図８】レベルシフト回路のシミュレーションに用いる電圧生成回路の出力電位の時間変化を表すグラフ図である。
【図９】貫通電流の時間変化を表すグラフ図である。
【図１０】第１のレベルシフト回路の出力ＯＵＴ１Ａ、ＯＵＴ１Ｂの時間変化を表すグラフ図である。
【図１１】第２のレベルシフト回路の出力ＯＵＴ２Ａ、ＯＵＴ２Ｂの時間変化を表すグラフ図である。
【図１２】ＰＭＯＳ Ｐ２１のゲート・ソース間電圧Ｖｇｓ、ドレイン・ソース間電圧Ｖｄｓの時間変化を表すグラフ図である。
【図１３】ＰＭＯＳ Ｐ２２のゲート・ソース間電圧Ｖｇｓ、ドレイン・ソース間電圧Ｖｄｓの時間変化を表すグラフ図である。
【図１４】ＮＭＯＳ Ｎ２３のゲート・ソース間電圧Ｖｇｓ、ドレイン・ソース間電圧Ｖｄｓの時間変化を表すグラフ図である。
【図１５】ＮＭＯＳ Ｎ２４のゲート・ソース間電圧Ｖｇｓ、ドレイン・ソース間電圧Ｖｄｓの時間変化を表すグラフ図である。
【図１６】レベルシフト回路の他の構成を例示する回路図である。
【図１７】電圧生成回路の出力電位の軌跡を例示する模式図である。
【図１８】電源制御回路の他の構成を例示する回路図である。
【図１９】電源制御回路の他の構成を例示する回路図である。
【図２０】図１９に表した電源制御回路６ｂのパワーオンリセット回路３５の構成を例示する回路図である。
【図２１】図１９に表した電源制御回路６ｂのパワーオンリセット回路３５の動作を表す模式図である。
【図２２】電源制御回路の他の構成を例示する回路図である。
【図２３】電源制御回路の他の構成を例示する回路図である。
【図２４】電源制御回路の他の構成を例示する回路図である。
【発明を実施するための形態】
【０００９】
以下、本発明の実施形態について図面を参照して詳細に説明する。  
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【００１０】
図１は、本発明の実施形態に係る半導体スイッチの構成を例示するブロック図である。  図１に表したように、半導体スイッチ１は、スイッチ部２、駆動回路４、デコーダ回路５、電源制御回路６、電圧生成回路７、及び電源端子８を備える。そして、これらを同一基板に形成して、１チップ化した構造を備える。例えば、ＳＯＩ基板に形成する。
【００１１】
マルチモード・マルチバンド無線機器などには、例えばＳＰ８Ｔ（Single-Pole ８-Throw）のような多ポートのスイッチ部が用いられる。  
半導体スイッチ１は、マルチモード・マルチバンド無線機器などに用いることのできる多ポートの半導体スイッチである。
【００１２】
スイッチ部２は、端子間の接続を切り替える。図１においては、スイッチ部２は、ＳＰ８Ｔであり、アンテナ端子ＡＮＴと、８つの高周波端子ＲＦ１〜ＲＦ８との間の接続を切り替える。なお、スイッチ部２は、例えばＭＯＳＦＥＴにより構成することができる。
【００１３】
図２は、図１に表した半導体スイッチ１のスイッチ部２の構成を例示する回路図である。  
図２に表したように、アンテナ端子ＡＮＴと、各高周波端子ＲＦ１〜ＲＦ８との間には、スイッチ回路１０ａ〜１０ｈがそれぞれ接続されている。  
スイッチ回路１０ａ〜１０ｈのそれぞれは、ｎ段（ｎは自然数）のスルーＦＥＴ（Field Effect Transistor）、ｍ段（ｍは自然数）のシャントＦＥＴ、及び高周波漏洩防止用の抵抗を有する。
【００１４】
アンテナ端子ＡＮＴと高周波端子ＲＦ１との間には、スイッチ回路１０ａのスルーＦＥＴ Ｔ１１、Ｔ１２、・・・、Ｔ１ｎが直列に接続されている。高周波端子ＲＦ１と接地との間には、スイッチ回路１０ａのシャントＦＥＴ Ｓ１１、Ｓ１２、・・・、Ｓ１ｍが直列に接続されている。
【００１５】
高周波端子ＲＦ１に接続されたスイッチ回路１０ａのスルーＦＥＴ Ｔ１１、Ｔ１２、・・・、Ｔ１ｎのゲートは、それぞれ高周波漏洩防止用の抵抗ＲＴ１１、ＲＴ１２、・・・、ＲＴ１ｎを介して、制御端子Ｃｏｎ１ａと接続されている。制御端子Ｃｏｎ１ａは、駆動回路４と接続されている。抵抗ＲＴ１１、ＲＴ１２、・・・、ＲＴ１ｎは、それぞれ高周波信号が駆動回路４に漏洩しない程度の高い抵抗値を有する。
【００１６】
高周波端子ＲＦ１に接続されたスイッチ回路１０ａのシャントＦＥＴ Ｓ１１、Ｓ１２、・・・、Ｓ１ｍのゲートは、それぞれ、高周波漏洩防止用の抵抗ＲＳ１１、ＲＳ１２、・・・、ＲＳ１ｍを介して、制御端子Ｃｏｎ１ｂと接続されている。制御端子Ｃｏｎ１ｂは、駆動回路４と接続されている。抵抗ＲＳ１１、ＲＳ１２、・・・、ＲＳ１ｍは、それぞれ高周波信号が駆動回路４に漏洩しない程度の高い抵抗値を有する。
【００１７】
アンテナ端子ＡＮＴと各高周波端子ＲＦ２〜ＲＦ８との間には、同様にスイッチ回路１０ｂ〜１０ｈのスルーＦＥＴがそれぞれ接続されている。各高周波端子ＲＦ２〜ＲＦ８と接地との間には、スイッチ回路１０ｂ〜１０ｈのシャントＦＥＴがそれぞれ接続されている。
【００１８】
各高周波端子ＲＦ２〜ＲＦ８に接続されたスイッチ回路１０ｂ〜１０ｈのスルーＦＥＴのゲートは、高周波漏洩防止用の抵抗を介して、制御端子Ｃｏｎ２ａ〜Ｃｏｎ８ａと接続されている。制御端子Ｃｏｎ２ａ〜Ｃｏｎ８ａは、それぞれ駆動回路４と接続されている。
【００１９】
各高周波端子ＲＦ２〜ＲＦ８に接続されたスイッチ回路１０ｂ〜１０ｈのシャントＦＥＴのゲートは、高周波漏洩防止用の抵抗を介して、制御端子Ｃｏｎ２ｂ〜Ｃｏｎ８ｂと接続されている。制御端子Ｃｏｎ２ｂ〜Ｃｏｎ８ｂは、それぞれ駆動回路４と接続されている。
【００２０】
例えば、高周波端子ＲＦ１とアンテナ端子ＡＮＴとの間を導通するためには、高周波端子ＲＦ１とアンテナ端子ＡＮＴとの間のｎ段直列接続スルーＦＥＴ Ｔ１１〜Ｔ１ｎをオンとし、高周波端子ＲＦ１と接地との間のｍ段直列接続シャントＦＥＴ Ｓ１１〜Ｓ１ｍをオフとする。同時に他の各高周波端子ＲＦ２〜ＲＦ８とアンテナ端子ＡＮＴとの間のスルーＦＥＴをすべてオフとし、他の各高周波端子ＲＦ２〜ＲＦ８と接地との間のシャントＦＥＴをすべてオンとすればよい。
【００２１】
すなわち、上記の場合、制御端子Ｃｏｎ１ａにはオン電位Ｖｏｎ、制御端子Ｃｏｎ２ｂ〜Ｃｏｎ８ｂにはオン電位Ｖｏｎ、制御端子Ｃｏｎ１ｂにはオフ電位Ｖｏｆｆ、制御端子Ｃｏｎ２ａ〜Ｃｏｎ８ａにはオフ電位Ｖｏｆｆの電位が与えられる。オン電位Ｖｏｎは、各ＦＥＴが導通状態となりそのオン抵抗が十分小さい値になるゲート電位であり、オフ電位Ｖｏｆｆは各ＦＥＴが遮断状態となり高周波信号が重畳しても遮断状態を十分維持できるゲート電位である。各ＦＥＴの閾値電圧Ｖｔｈは例えば０Ｖである。
【００２２】
オン電位Ｖｏｎが所望の電位（例えば３．５Ｖ）よりも低いと導通状態のＦＥＴのオン抵抗が高くなり、挿入損失が劣化すると共に、導通状態のＦＥＴで発生する歪（オン歪）が増大する。また、オフ電位Ｖｏｆｆが所望の電位（例えば−１．５Ｖ）よりも高いと、最大許容入力電力が下がると共に、規定入力時に遮断状態のＦＥＴで発生する歪（オフ歪）が増大する。  
ただし、オン電位Ｖｏｎが高すぎたり、オフ電位Ｖｏｆｆが低すぎるとＦＥＴの耐圧を超えてしまうので、オン電位Ｖｏｎおよびオフ電位Ｖｏｆｆには最適な範囲がある。
【００２３】
スイッチ部２の各ＦＥＴのゲート電位を制御する制御信号は、図１に表した制御回路部３で生成される。  
制御回路部３は、端子ＩＮに入力される端子切替信号をデコードするデコーダ回路５、スイッチ部２を駆動するための駆動回路４、電圧生成回路７などから構成されている。
【００２４】
図３は、図１に表した半導体スイッチ１のデコーダ回路５および駆動回路４の構成を例示する回路図である。  
図３に表したように、端子切替信号は、デコーダ回路５ａによりデコードされ、反転・非反転信号生成回路５ｂを介して、駆動回路４を制御する。なお、半導体スイッチ１においては、ＳＰ８Ｔのスイッチ部２を備えている。そのため、デコーダ回路５ａは、３ビットの端子切替信号をデコードしている。
【００２５】
駆動回路４は、８つのレベルシフト回路２０ａ〜２０ｈが並置された構成である。駆動回路４は、高電位端子９、低電位端子９ａを有する。高電位端子９には、電源端子８に供給される電源電圧Ｖｄｄよりも高い第１の電位Ｖｐが供給される。低電位端子９ａには、負の第２の電位Ｖｎが供給される。
【００２６】
なお、レベルシフト回路２０ａ〜２０ｈは差動回路であるため、デコーダ回路５ａと駆動回路４との間に、反転・非反転信号生成回路５ｂが設けられている。また、他の回路部、例えば駆動回路４の前段のデコーダ回路５ａなどには電位Ｖｄｄ１の電源が供給される。ここで、電位Ｖｄｄ１は、例えば１．８Ｖであり、図示しないレギュレータにより供給される。また、電位Ｖｄｄ１は電源電圧Ｖｄｄと同じでもよい。
【００２７】
図４は、レベルシフト回路の構成を例示する回路図である。  
図４においては、駆動回路４を構成するレベルシフト回路２０の回路図を表わしている。  
駆動回路４は、レベルシフト回路２０と同一構成のレベルシフト回路２０ａ〜２０ｈにより構成される。
【００２８】
レベルシフト回路２０は、第１のレベルシフト回路２１と第２のレベルシフト回路２２とを有する。第１のレベルシフト回路２１は、一対のＮチャンネル型ＭＯＳＦＥＴ（以下、ＮＭＯＳ）Ｎ１１、Ｎ１２と、一対のＰチャンネル型ＭＯＳＦＥＴ（以下、ＰＭＯＳ）Ｐ１１、Ｐ１２とを有する。第２のレベルシフト回路２２は、一対のＰＭＯＳ Ｐ２１、Ｐ２２と、一対のＮＭＯＳ Ｎ２３、Ｎ２４とを有する。
【００２９】
ＮＭＯＳ Ｎ１１、Ｎ１２のソースは、それぞれ接地に接続されている。ＮＭＯＳ Ｎ１１、Ｎ１２のゲートはそれぞれ入力端子ＩＮＡ、ＩＮＢを介して図示されない前段のデコーダ回路に接続されている。
【００３０】
ＮＭＯＳ Ｎ１１、Ｎ１２のドレインは、それぞれＰＭＯＳ Ｐ１１、Ｐ１２のドレインと接続されている。ＰＭＯＳ Ｐ１１、Ｐ１２のそれぞれのソースには、高電位端子９を介して、電圧生成回路７から第１の電位Ｖｐが供給される。ＰＭＯＳ Ｐ１１のゲートは、ＰＭＯＳ Ｐ１２のドレインと接続され、これらは第１のレベルシフト回路２１の差動出力の一方のラインＯＵＴ１Ｂに接続されている。ＰＭＯＳ Ｐ１２のゲートは、ＰＭＯＳ Ｐ１１のドレインと接続され、これらは第１のレベルシフト回路２１の差動出力の他方のラインＯＵＴ１Ａに接続されている。
【００３１】
上記ラインＯＵＴ１Ａ、ＯＵＴ１Ｂはそれぞれ第２のレベルシフト回路２２のＰＭＯＳ Ｐ２１、Ｐ２２のゲートに接続される。ラインＯＵＴ１Ａ、ＯＵＴ１Ｂを介して第１のレベルシフト回路２１の出力は、第２のレベルシフト回路２２へ入力される。ＰＭＯＳ Ｐ２１、Ｐ２２のそれぞれのソースには、高電位端子９を介して、電圧生成回路７から第１の電位Ｖｐが供給される。
【００３２】
ＰＭＯＳ Ｐ２１のドレインは、ＮＭＯＳ Ｎ２３のドレインと接続され、これらの接続ノードは出力端子ＯＵＴ２Ａに接続されている。ＰＭＯＳ Ｐ２２のドレインはＮＭＯＳ Ｎ２４のドレインと接続され、これらの接続ノードは出力端子ＯＵＴ２Ｂに接続されている。出力端子ＯＵＴ２Ａ、ＯＵＴ２Ｂを介して前述したオン電位Ｖｏｎ、オフ電位Ｖｏｆｆが、図２に表したスイッチ部２のスルーＦＥＴ、シャントＦＥＴのゲートに供給される。
【００３３】
第１のレベルシフト回路２１の差動入力ＩＮＡ、ＩＮＢの入力レベルは例えばハイレベルが１．８Ｖ、ローレベルが０Ｖであり、図示されない前段のデコーダ回路から供給される。高電位端子９には、第１の電位Ｖｐとして、例えば３．５Ｖが供給される。
【００３４】
例えば、ＩＮＡにハイレベル（１．８Ｖ）、ＩＮＢにローレベル（０Ｖ）が入力すると、ラインＯＵＴ１Ａの電位はローレベル（０Ｖ）になり、ラインＯＵＴ１Ｂの電位は、第１の電位Ｖｐと等しい３．５Ｖになる。すなわち、第１のレベルシフト回路２１における出力振幅は０〜Ｖｐの３．５Ｖ程度となる。
【００３５】
第２のレベルシフト回路２２は、第１のレベルシフト回路２１の出力信号を入力とする。高電位端子９には、第１のレベルシフト回路２１と同様第１の電位Ｖｐとして、例えば３．５Ｖが供給され、低電位端子９ａには、負の第２の電位Ｖｎとして、例えば−１．５Ｖが供給される。
【００３６】
例えば、ラインＯＵＴ１Ａがローレベル（０Ｖ）、ラインＯＵＴ１Ｂがハイレベル（３．５Ｖ）とすると、出力端子ＯＵＴ２Ａの電位は、第１の電位Ｖｐと等しい３．５Ｖになり、出力端子ＯＵＴ２Ｂの電位は、第２の電位Ｖｎと等しい−１．５Ｖになる。したがって、オン電位Ｖｏｎとして３．５Ｖを、オフ電位Ｖｏｆｆとして−１．５Ｖを、図２に示すスイッチ部２のスルーＦＥＴ、シャントＦＥＴのゲートに供給することができ、スイッチ部２が駆動される。
【００３７】
すなわち、第１のレベルシフト回路２１は、入力のハイレベルがＶｄｄ１、ローレベルが０Ｖである差動入力信号を、ハイレベルが第１の電位Ｖｐ、ローレベルが０Ｖ（接地電位）の差動信号として出力する。すなわち、ハイレベルの電位を第１の電位Ｖｐに変換する。また第２のレベルシフト回路２２は、その出力レベルをハイレベルが第１の電位Ｖｐ、ローレベルが第２の電位Ｖｎの差動信号として出力する。すなわちローレベルの電位を第２の電位Ｖｎに変換する。
【００３８】
従って、レベルシフト回路２０は、入力のハイレベルがＶｄｄ１、ローレベルが０Ｖである差動入力信号を、ハイレベルが第１の電位Ｖｐ、ローレベルが第２の電位Ｖｎの差動信号として出力する。すなわち、入力されたハイレベル及びローレベルの電位をそれぞれ第１の電位Ｖｐ、第２の電位Ｖｎに変換する。
【００３９】
図５は、図１に表した半導体スイッチ１の電圧生成回路７の構成を例示する回路図である。  
図５に表したように、電圧生成回路７は、発振回路１１、チャージポンプ回路１２ａ、１２ｂ、ローパスフィルタ１３ａ、１３ｂ、内部レギュレータ１４を有する。
【００４０】
発振回路１１は、奇数段のインバータで構成されたリングオシレータであり、相補クロックＣＫ、ＣＫ−を出力する。  
チャージポンプ回路１２ａは、直列接続した複数のダイオードと、各ダイオード間に一端が接続された複数の容量とを有する。直列接続した複数のダイオードのアノード側は、接地に接続され、カソード側は、ローパスフィルタ１３ａに接続されている。各容量の他端は、発振回路１１の出力である相補クロックＣＫ、ＣＫ−に交互に接続されている。
【００４１】
チャージポンプ回路１２ｂは、直列接続した複数のダイオードと、各ダイオード間に一端が接続された複数の容量とを有する。直列接続した複数のダイオードのカソード側は、接地に接続され、アノード側は、ローパスフィルタ１３ｂに接続されている。各容量の他端は、発振回路１１の出力である相補クロックＣＫ、ＣＫ−に交互に接続されている。チャージポンプ回路１２ｂは、ダイオードの向きと数がチャージポンプ回路１２ａと異なる。
【００４２】
相補クロックＣＫ、ＣＫ−による電荷の蓄積、移動によりチャージポンプ回路１２ａ、１２ｂにそれぞれ正の電圧、負の電圧が生成される。  
ローパスフィルタ１３ａ、１３ｂは、それぞれ抵抗と容量で構成される。チャージポンプ回路１２ａ、１２ｂの出力を平滑化してそれぞれ高電位端子９、低電位端子９ａに出力する。
【００４３】
高電位端子９に接続されたローパスフィルタ１３ａの出力側の容量Ｃｐの端子電圧が第１の電位Ｖｐとなる。  
また、低電位端子９ａに接続されたローパスフィルタ１３ｂの出力側の容量Ｃｎの端子電圧が、第２の電位Ｖｎとなる。
【００４４】
なお、図示しないが、高電位端子９、低電位端子９ａには、電位を一定にする回路としてクランプ回路またはレギュレータがそれぞれ設けられている。  
また、発振回路１１に供給される電源の電位Ｖｄｄ２は、電源電圧Ｖｄｄよりも低電位であり、例えば２．４Ｖである。図５に表したように、内部レギュレータ１４から電位Ｖｄｄ２の電源が供給される。なお、内部レギュレータ１４を介さずに、電源端子８から電圧Ｖｄｄを供給してもよい。
【００４５】
図６は、図１に表した半導体スイッチ１の電源制御回路６の構成を例示する回路図である。  
図６に表したように、電源制御回路６は、接続回路３１とパルス発生回路３２とを有する。
【００４６】
パルス発生回路３２は、電源投入時すなわち電源端子８に電源電圧が供給された後の第１の期間Ｔ１はハイレベルのパルスを発生する回路である。電源投入時からの第１の期間Ｔ１は、ハイレベルを出力し、第１の期間の経過後は、ローレベルを出力する。
【００４７】
ここで、第１の期間Ｔ１とは、第２のトランジスタＰ１を介して、電源端子８からローパスフィルタ１３ａの出力側の容量Ｃｐが、電源電圧Ｖｄｄに充電されるのに要する期間（例えば５μｓ）である。
【００４８】
パルス発生回路３２の出力は、接続回路３１に入力される。  
接続回路３１は、高電位端子９と電源端子８とを接続し、また接続を切り離す回路である。接続回路３１は、第１のトランジスタＮ１、第２のトランジスタＰ１、第１の抵抗Ｒ１を有する。
【００４９】
パルス発生回路３２の出力は、第１のトランジスタＮ１のゲートに入力される。第１のトランジスタＮ１のソースは接地され、第１のトランジスタＮ１のドレインは、第１の抵抗Ｒ１を介して高電位端子９に接続されている。また、第１のトランジスタＮ１のドレインは、第２のトランジスタＰ１のゲートに接続される。第２のトランジスタＰ１のソースは高電位端子９に接続され、そのドレインは電源端子８に接続されている。
【００５０】
パルス発生回路３２から、ハイレベルが出力されている第１の期間Ｔ１は、第１のトランジスタＮ１は、オン状態となる。そのため第２のトランジスタＰ１がオン状態となり、高電位端子９は、電源端子８に接続される。また、パルス発生回路３２の出力がローレベルの場合は、第１のトランジスタＮ１、第２のトランジスタＰ１がオフ状態となり、高電位端子９と電源端子８との接続は切り離される。
【００５１】
このように、電源制御回路６は、第１の期間Ｔ１は、電圧生成回路７の出力（高電位端子９）を電源端子８に接続し、第１の期間Ｔ１の経過後は電圧生成回路７の出力（高電位端子９）を電源端子８から切り離すように制御する回路である。  
なお、パルス発生回路に供給される電源の電位Ｖｄｄ１は、例えば１．８Ｖであり、図示しないレギュレータにより供給される。また、電位Ｖｄｄ１は電源電圧Ｖｄｄと同じでもよい。
【００５２】
また、図６においては、第２のトランジスタＰ１のドレインは電源端子８に接続されている。しかし、電源端子８に接続され、電源電圧Ｖｄｄよりも低電位Ｖｄｄ２を生成する図５に表した内部レギュレータ１４の出力に接続してもよい。  
すなわち、電源制御回路６は、第１の期間Ｔ１は、電圧生成回路７の出力（高電位端子９）を電源電圧Ｖｄｄよりも低電位Ｖｄｄ２を生成する内部レギュレータ１４の出力に接続する。そして、第１の期間Ｔ１の経過後は電圧生成回路７の出力（高電位端子９）から内部レギュレータ１４の出力を切り離すように制御する構成としてもよい。
【００５３】
図７は、電圧生成回路の出力電位の時間変化を表すグラフ図である。  
図７においては、時間ｔ＝０で電源を投入してからの、第１及び第２の電位Ｖｐ、Ｖｎの時間変化を、無負荷の場合について表している。なお、電源端子８に供給される電源電圧Ｖｄｄ＝２．４Ｖとしている。また、第１の電位Ｖｐにおいて、電源制御回路６が有る場合とない場合とをそれぞれ実線、破線で表している。
【００５４】
電源が投入された後の第１の期間Ｔ１は、電圧生成回路７の出力、すなわち第１の電位Ｖｐは、電源端子８に供給される電源電圧Ｖｄｄに維持され、その後、第１の電位Ｖｐの所望値Ｖ１（ここでは３．５Ｖ）まで昇圧される。破線に表したように、比較例として電源制御回路６がない場合は、第１の電位Ｖｐは０Ｖから昇圧が開始されることになる。また、第２の電位Ｖｎは０Ｖから所望値Ｖ２（ここでは−１．５Ｖ）に漸近する。
【００５５】
ＣＭＯＳプロセスを用いる利点は、このような制御回路部３を高集積、低消費電力で実現でき、かつ、スイッチ部２と混載できる可能性を有していることである。  
しかし、内蔵可能な発振回路およびチャージポンプ回路のレイアウト面積には限りがあるため、チャージポンプ回路の電流供給能力は必ずしも大きくない。
【００５６】
図１に表した半導体スイッチ１においては、チャージポンプ回路１２ａ、１２ｂの負荷は、上記のレベルシフト回路２０を有する駆動回路４となる。  
このレベルシフト回路２０が、チャージポンプ回路１２ａ、１２ｂに負荷として接続された場合、高電位端子９から低電位端子９ａに貫通電流が生じることがある。
【００５７】
すなわち、電源投入後の第１の電位Ｖｐおよび第２の電位Ｖｎが、所望の電位Ｖ１、Ｖ２にそれぞれ到達するまでの間に、第２のレベルシフト回路２２において高電位端子９から低電位端子９ａに貫通電流が生じることがある。チャージポンプ回路１２ａ、１２ｂの電流供給能力がその貫通電流よりも十分大きければ問題ないが、小さいと第１の電位Ｖｐおよび第２の電位Ｖｎが所望の電位に到達できないという誤動作が生じる危険性がある。
【００５８】
本発明の実施形態に係る半導体スイッチ１の構成は、以下に説明するシミュレーション結果により新たに見いだされたレベルシフト回路の貫通電流という現象に基づいて構築されたものである。
【００５９】
図４に表したレベルシフト回路２０の動作について、図８〜図１５に表したシミュレーション結果を用いて説明する。  
図８は、レベルシフト回路のシミュレーションに用いる電圧生成回路の出力電位の時間変化を表すグラフ図である。図９は、貫通電流の時間変化を表すグラフ図である。図１０は、第１のレベルシフト回路の出力ＯＵＴ１Ａ、ＯＵＴ１Ｂの時間変化を表すグラフ図である。図１１は、第２のレベルシフト回路の出力ＯＵＴ２Ａ、ＯＵＴ２Ｂの時間変化を表すグラフ図である。
【００６０】
レベルシフト回路２０の入力端子ＩＮＡにハイレベル（１．８Ｖ）が、入力端子ＩＮＢにローレベル（０Ｖ）が印加されている。図９においては、レベルシフト回路２０の高電位端子９に第１の電位Ｖｐ、低電位端子９ａに第２の電位Ｖｎとして、図８に表された波形で印加された場合の、貫通電流を表している。また、図１０、図１１においては、各ノードの電位を表しいる。  
なお、ＮＭＯＳの閾値電圧は０．６Ｖ、ＰＭＯＳの閾値電圧は−０．６Ｖである。
【００６１】
図１２〜図１５は各ＦＥＴのゲート・ソース間電圧Ｖｇｓとドレイン・ソース間電圧Ｖｄｓの波形を示している。  
図１２は、ＰＭＯＳ Ｐ２１のゲート・ソース間電圧Ｖｇｓ、ドレイン・ソース間電圧Ｖｄｓの時間変化を表すグラフ図である。図１３は、ＰＭＯＳ Ｐ２２のゲート・ソース間電圧Ｖｇｓ、ドレイン・ソース間電圧Ｖｄｓの時間変化を表すグラフ図である。図１４は、ＮＭＯＳ Ｎ２３のゲート・ソース間電圧Ｖｇｓ、ドレイン・ソース間電圧Ｖｄｓの時間変化を表すグラフ図である。図１５は、ＮＭＯＳ Ｎ２４のゲート・ソース間電圧Ｖｇｓ、ドレイン・ソース間電圧Ｖｄｓの時間変化を表すグラフ図である。
【００６２】
図１２と図１４に着目する。図１２においては、ＰＭＯＳ Ｐ２１のゲート・ソース間電圧Ｖｇｓとドレイン・ソース間電圧Ｖｄｓを表している。ＰＭＯＳ Ｐ２１において、ゲート・ソース間電圧Ｖｇｓが−０．６Ｖに達した後はオン状態を維持する。  
一方、図１４においては、ＮＭＯＳ Ｎ２３のゲート・ソース間電圧Ｖｇｓとドレイン・ソース間電圧Ｖｄｓを表している。
【００６３】
図１４に図示される区間Ａにおいてはゲート・ソース間電圧Ｖｇｓが０．６Ｖを超えており、ＮＭＯＳ Ｎ２３はオン状態になる。すなわち、区間ＡにおいてはＰＭＯＳ Ｐ２１とＮＭＯＳ Ｎ２３の両方がオン状態となり、図９が示すように、区間Ａにおいて、高電位端子９から低電位端子９ａに貫通電流が生じることになる。その貫通電流は数百マイクロアンペア程度であり、第１の電位Ｖｐ、第２の電位Ｖｎを生成するチャージポンプにそれ以上の電流供給能力がないと、貫通電流によって第１の電位Ｖｐ、第２の電位Ｖｎがクランプされてしまうことになる。スイッチＩＣに内蔵可能なチャージポンプの電源供給能力は高々数十マイクロアンペアであり、第１の電位Ｖｐ、第２の電位Ｖｎが所望の値Ｖ１、Ｖ２に達しないという起動エラーが生じることになる。
【００６４】
上記のように、貫通電流は、２段構成のレベルシフト回路で生じる可能性がある。  
図１６は、レベルシフト回路の他の構成を例示する回路図である。  
図１６に表したように、レベルシフト回路２３は、各ＦＥＴの電極間に印加する電圧を抑制するため、以下に説明するようなカスコード接続を用いた構成になっている。
【００６５】
ＰＭＯＳ Ｐ１１〜Ｐ１４及びＮＭＯＳ Ｎ１１、Ｎ１２により初段のレベルシフト回路２１ａが構成されている。  
初段のレベルシフト回路２１ａの差動入力端子ＩＮＡ、ＩＮＢの入力レベルは、例えばハイレベルが１．８Ｖ、ローレベルが０Ｖであり、図示されない前段のデコーダ回路から供給される。高電位端子９には第１の電位Ｖｐ、例えば３．５Ｖが供給される。
【００６６】
ＰＭＯＳ Ｐ１３、Ｐ１４はカスコード接続段であり、そのゲートにはバイアス電位Ｖｂ１が供給される。Ｖｂ１を例えば１Ｖに設定することにより、各ＦＥＴの端子間に印加される電圧は分圧される。ＰＭＯＳのゲート・ソース間電圧Ｖｇｓ、ドレイン・ソース間電圧Ｖｄｓは２．８Ｖを超えず、ＮＭＯＳのゲート・ソース間電圧Ｖｇｓ、ドレイン・ソース間電圧Ｖｄｓは３．５Ｖを超えることはない。
【００６７】
第１のレベルシフト回路２１ａの差動出力はＰＭＯＳ Ｐ１１とＰ１３との接続点、およびＰＭＯＳ Ｐ１２とＰ１４との接続点であり、それら出力のハイレベルは第１の電位Ｖｐと等しく３．５Ｖ、ローレベルは１．２Ｖ程度となる。すなわち、第１のレベルシフト回路２１ａの出力振幅は２．３Ｖ程度となる。
【００６８】
また、ＰＭＯＳ Ｐ２１〜Ｐ２４及びＮＭＯＳ Ｎ２１〜Ｎ２４により第２のレベルシフト回路２２ａが構成されている。第２のレベルシフト回路２２ａは、第１のレベルシフト回路２１ａの出力信号を入力とする。高電位端子９の第１の電位Ｖｐには、第１のレベルシフト回路２１ａと同様に、例えば３．５Ｖが、低電位端子９ａの第２の電位Ｖｎには、例えば−１．５Ｖが供給される。
【００６９】
ＰＭＯＳ Ｐ２３、Ｐ２４及びＮＭＯＳ Ｎ２１、Ｎ２２はカスコード接続段であり、それぞれのゲートには前記バイアス電位Ｖｂ１及びバイアス電位Ｖｂ２が供給される。バイアス電位Ｖｂ２を例えば１．８Ｖに設定することにより、ＰＭＯＳのゲート・ソース間電圧Ｖｇｓ及びドレイン・ソース間電圧Ｖｄｓは２．８Ｖを超えず、ＮＭＯＳのゲート・ソース間電圧Ｖｇｓ及びドレイン・ソース間電圧Ｖｄｓは３．５Ｖを超えることない。そして、ハイレベルが３．５Ｖ、 ローレベルが−１．５Ｖの出力振幅を生成することが出来る。
【００７０】
すなわち、微細プロセスゆえにＮＭＯＳの耐圧が３．５Ｖ、ＰＭＯＳの耐圧が２．８Ｖと低くても、出力振幅が５Ｖの制御信号を生成することができる。  
なお、ＮＭＯＳ Ｎ３１、Ｎ３２、ダイオードＤ１１、Ｄ１２は出力が立ち下がるとき、第２の電位Ｖｎに放電する前に、まず、接地に放電するための回路である。この回路により、立下り波形を高速にすることが出来る。
【００７１】
図１７は、電圧生成回路の出力電位の軌跡を例示する模式図である。  
図１７においては、図１６に表したレベルシフト回路２３で生じる貫通電流発生領域（図中実線Ｘで囲んだ部分）および電源投入時の電圧生成回路の出力電位の軌跡を模式的に表している。すなわち、縦軸に第１の電位Ｖｐを、横軸に第２の電位Ｖｎをとり、電源投入後の点（Ｖｎ、Ｖｐ）の軌跡を表している。なお、実線Ｐ０Ｐ１は電源制御回路６がある場合を、実線Ｑ０Ｑ１は電源制御回路６がない場合である。  
なお、貫通電流発生領域Ｘを貫通電流が発生する第１及び第２の電位Ｖｐ、Ｖｎの組合せの点（Ｖｎ、Ｖｐ）として模式的に表している。
【００７２】
電源制御回路６が無い場合、点（Ｖｎ、Ｖｐ）の軌跡は、電源投入時の点Ｑ０から所望の電位の点Ｐ１（Ｖ２、Ｖ１）へ行く途中の点Ｑ１において貫通電流発生領域Ｘに衝突してしまう。従って、チャージポンプ回路１２ａ、１２ｂの電流供給能力が十分ないと貫通電流によって途中の点Ｑ１の第１及び第２の電位Ｖｐ、Ｖｎにトラップされ、所望の電位Ｖ１、Ｖ２に到達することが出来ない。
【００７３】
一方、電源制御回路６を有する場合は、電源投入時の点Ｐ０（０、Ｖｄｄ）から所望の電位の点Ｐ１（Ｖ２、Ｖ１）へ移動する。点（Ｖｎ、Ｖｐ）の軌跡が貫通電流発生領域Ｘに衝突することはなく、電源投入時に生じ得る誤動作を回避できる。
【００７４】
なお、図１７においては、レベルシフト回路２３を用いる場合を例に説明したが、図４に表したレベルシフト回路２０を用いた場合についても同様の動作となる。すなわち、電源制御回路６を有する場合は、貫通電流発生領域に衝突することはなく、電源投入時に生じ得る誤動作を回避できる。
【００７５】
このように、半導体スイッチ１によれば、レイアウト面積を増大させずに電圧生成回路の誤動作を回避した半導体スイッチを提供することができる。  
なお、本実施例においては、ＳＰ８Ｔのスイッチの構成を例示したが、同様にＳＰｎＴ、ｍＰｎＴ（ｍ、ｎは２以上の自然数）などの多ポートのスイッチを構成することができる。
【００７６】
図１８は、電源制御回路の他の構成を例示する回路図である。  
図１８に表したように、電源制御回路６ａは、接続回路３１とパルス発生回路３２ａとを有する。すなわち、電源制御回路６ａは、図６に表した電源制御回路６のパルス発生回路３２を、パルス発生回路３２ａに置き換えた構成である。
【００７７】
パルス発生回路３２ａは、ＲＣ時定数回路３３、インバータ３４を有する。  
ＲＣ時定数回路３３は、電源端子８と接地との間に接続された抵抗と容量とからなる。ＲＣ時定数回路３３の容量の端子電圧は、インバータ３４に入力され、インバータ３４の出力は、接続回路３１に入力される。
【００７８】
電源端子８に電圧Ｖｄｄの電源が投入されると、ＲＣ時定数回路３３の容量の端子電圧はある時定数を持って０ＶからＶｄｄに上昇する。この時定数は、ＲＣ時定数回路３３の容量及び抵抗値により決まる。容量の端子電圧がインバータ３４の論理閾値電圧に達する時間は、第１の期間Ｔ１となるように設定されている。
【００７９】
なお、上記のとおり第１の期間Ｔ１とは、電源端子８に供給される電源により、第２のトランジスタＰ１を介して、ローパスフィルタ１３ａの出力側の容量Ｃｐが、電源電圧Ｖｄｄに充電されるのに要する時間（例えば５μｓ）である。
【００８０】
電源投入後の第１の期間Ｔ１までは、インバータ３４の出力はハイレベルである。接続回路３１の第１のトランジスタＮ１はオン状態で、第２のトランジスタＰ１はオン状態を維持する。従って、電源が投入された後の第１の期間Ｔ１は、高電位端子９は、電源端子８に接続され、第１の電位Ｖｐは、電源電圧Ｖｄｄとなる。
【００８１】
第１の期間Ｔ１経過後は、ＲＣ時定数回路３３の容量の端子電圧は、インバータ３４の論理閾値電圧よりも高くなる。インバータ３４の出力はローレベルとなり、接続回路３１の第１のトランジスタＮ１はオフ状態、第２のトランジスタＰ１はオフ状態となる。高電位端子９と電源端子８との接続は解除され、第１の電位Ｖｐは、所望の電位Ｖ１に上昇する。
【００８２】
なお、インバータ３４に供給される電源の電位Ｖｄｄ１は、例えば１．８Ｖである。また、電位Ｖｄｄ１は、電源電圧Ｖｄｄと同じでもよい。
【００８３】
また、図１８においては、第２のトランジスタＰ１のドレインは電源端子８に接続されている。しかし、電源端子８に接続され、電源電圧Ｖｄｄよりも低電位Ｖｄｄ２を生成する図５に表した内部レギュレータ１４の出力に接続してもよい。
【００８４】
ところで、電源端子８に電圧Ｖｄｄの電源が投入された後、一旦、電源を遮断した際、しばらくの間は、ＲＣ時定数回路３３の容量の端子電圧は、インバータ３４の論理閾値よりも高い電位を維持している。従って、この期間に電源が再投入されてしまうと、高電位端子９と電源端子８とは接続されないまま、チャージポンプ回路１２ａ、１２ｂが動作を開始してしまい、誤動作の危険性がある。
【００８５】
図１９は、電源制御回路の他の構成を例示する回路図である。  
図１９に表したように、電源制御回路６ｂは、接続回路３１、パルス発生回路３２ｂを有する。すなわち、電源制御回路６ｂは、図１８に表した電源制御回路６ａのパルス発生回路３２ａを、パルス発生回路３２ｂに置き換えた構成である。
【００８６】
パルス発生回路３２ｂは、ＲＣ時定数回路３３、インバータ３４、パワーオンリセット回路３５、ＮＭＯＳ Ｎ２を有する。すなわち、パルス発生回路３２ｂは、図１８に表したパルス発生回路３２ａに、パワーオンリセット回路３５、ＮＭＯＳ Ｎ２を追加した構成である。
【００８７】
パワーオンリセット回路３５は、電源投入時に一定時間ハイレベルとなるＲＥＳＥＴ信号を出力してパルス発生回路３２ｂを初期化する回路である。  
図２０は、図１９に表した電源制御回路６ｂのパワーオンリセット回路３５の構成を例示する回路図である。
【００８８】
図２０に表したように、パワーオンリセット回路３５は、３段構成のインバータ、ＰＭＯＳ Ｐ２、ＲＣ時定数回路３６などを有する。  
パワーオンリセット回路３５に供給される電源は電位Ｖｄｄ１で、ここで、ＲＣ時定数回路３６の時定数は、図１９に表したＲＣ時定数回路３３より小さく設定されている。ＲＣ時定数回路３６の容量の端子電圧は、抵抗を介して３段構成のインバータに入力される。インバータの出力が、ＲＥＳＥＴ信号となる。
【００８９】
図２１は、図１９に表した電源制御回路６ｂのパワーオンリセット回路３５の動作を表す模式図である。  
図２１（ａ）は、パワーオンリセット回路３５に供給される電源の電位Ｖｄｄ１を、図２１（ｂ）は、パワーオンリセット回路３５の出力信号ＲＥＳＥＴを、それぞれ模式的に表している。
【００９０】
図２１（ａ）に表したように、電源投入時、パワーオンリセット回路３５には、時間ｔ＝０で、電位Ｖｄｄ１の電源が供給される。  
電源が印加されると、ＲＣ時定数回路３６の容量の端子電圧は、ある時定数を持って０ＶからＶｄｄ１に上昇する。容量の端子電圧が３段構成のインバータの論理閾値電圧に達するまでは、３段構成のインバータはハイレベルを出力する。
【００９１】
出力信号ＲＥＳＥＴは、ハイレベルであり、３段構成のインバータの電源の電位Ｖｄｄ１に追随する。  
容量の端子電圧が、論理閾値を越えると、３段構成のインバータは、ローレベルを出力する。従って、出力信号ＲＥＳＥＴは、ローレベルとなる。
【００９２】
図２１（ｂ）に表したように、出力信号ＲＥＳＥＴは、ハイレベルのパルスを発生する。このパルス幅は、ＲＣ時定数回路３６の時定数により決まり、第１の期間Ｔ１よりも短く設定されている。
【００９３】
なお、ＰＭＯＳ Ｐ２は、３段構成のインバータの初段の入出力間に接続され、ノイズなどによる誤動作を防止する。  
再度図２０に戻ると、パワーオンリセット回路３５の出力信号ＲＥＳＥＴは、ＮＭＯＳ Ｎ２のゲートに入力される。
【００９４】
電源投入直後、ＲＣ時定数回路３３の出力と接地間に設けられたＮＭＯＳ Ｎ２がオン状態となる。従って、電源投入直後は、確実にＲＣ時定数回路３３の出力はローレベルとなる。  
パワーオンリセット回路３５を設けることにより、電源再投入時にもパルス発生回路３２ｂは初期化され確実に高電位端子９は電源端子８と接続される。これにより、電圧生成回路７の誤動作を回避することができる。
【００９５】
なお、図１９においては、第２のトランジスタＰ１のドレインは電源端子８に接続されている。しかし、電源端子８に接続され、電源電圧Ｖｄｄよりも低電位Ｖｄｄ２を生成する図５に表した内部レギュレータ１４の出力に接続してもよい。
【００９６】
図２２は、電源制御回路の他の構成を例示する回路図である。  
図２２に表したように、電源制御回路６ｃは、接続回路３１とパルス発生回路３２ｃとを有する。すなわち、電源制御回路６ｃは、図１８に表した電源制御回路６ａのパルス発生回路３２ａを、パルス発生回路３２ｃに置き換えた構成である。
【００９７】
パルス発生回路３２ｃは、インバータ３４、チャージポンプ回路１２ｃ、クランプ回路３７を有する。すなわち、パルス発生回路３２ｃは、図１８に表したパルス発生回路３２ａのＲＣ時定数回路３３を、チャージポンプ回路１２ｃ、クランプ回路３７に置き換えた構成である。
【００９８】
電源投入時、チャージポンプ回路１２ｃの出力は、０Ｖからクランプ回路３７でクランプされる電位まで上昇する。チャージポンプ回路１２ｃの出力の電位がインバータ３４の論理閾値に達するまでの時間は、第１の期間Ｔ１となるように設定される。
【００９９】
なお、図２２においては、第２のトランジスタＰ１のドレインは電源端子８に接続されている。しかし、電源端子８に接続され、電源電圧Ｖｄｄよりも低電位Ｖｄｄ２を生成する図５に表した内部レギュレータ１４の出力に接続してもよい。
【０１００】
ところで、図２２に表した電源制御回路６ｃにおいても、図１８に表した電源制御回路６ａと同様に、電源再投入時に誤動作の危険性がある。  
図２３は、電源制御回路の他の構成を例示する回路図である。  
図２３に表したように、電源制御回路６ｄは、接続回路３１とパルス発生回路３２ｄを有する。すなわち、電源制御回路６ｄは、図２２に表した電源制御回路６ｃのパルス発生にパワーオンリセット回路３５を追加した構成である。
【０１０１】
パワーオンリセット回路３５を設けることにより、電源再投入時にもパルス発生回路３２ｄを初期化して確実に高電位端子９は電源端子８と接続される。これにより、電圧生成回路７の誤動作を回避することができる。
【０１０２】
なお、図２３においては、第２のトランジスタＰ１のドレインは電源端子８に接続されている。しかし、電源端子８に接続され、電源電圧Ｖｄｄよりも低電位Ｖｄｄ２を生成する図５に表した内部レギュレータ１４の出力に接続してもよい。
【０１０３】
図２４は、電源制御回路の他の構成を例示する回路図である。  
図２４に表したように、電源制御回路６ｅは、接続回路３１、パルス発生回路３２ｅを有する。すなわち、電源制御回路６ｅは、図６に表した電源制御回路６のパルス発生回路３２をパルス発生回路３２ｅに置き換えた構成である。
【０１０４】
パルス発生回路３２ｅは、発振回路１１の出力である相補クロックＣＫ、ＣＫ−を入力して、第１の期間Ｔ１だけハイレベルのパルスを出力する回路である。例えば、タイマまたはカウンタにより構成することができる。なお、パルス発生回路３２ｅは、電源投入直後に出力を強制的に０Ｖにするリセット機能（初期化機能）を有しており、電源制御回路６ｂ、および６ｄと同様の効果が得られる。
【０１０５】
なお、図２４においては、第２のトランジスタＰ１のドレインは電源端子８に接続されている。しかし、電源端子８に接続され、電源電圧Ｖｄｄよりも低電位Ｖｄｄ２を生成する図５に表した内部レギュレータ１４の出力に接続してもよい。
【０１０６】
以上、具体例を参照しつつ本発明の実施形態について説明した。しかし、本発明は、それらに限定されるものではなく、本発明の技術的思想に基づいて種々の変形が可能である。
【符号の説明】
【０１０７】
１  半導体スイッチ
２  スイッチ部
３  制御回路部
４  駆動回路
５、５ａ  デコーダ回路
５ｂ  反転・非反転信号生成回路
６、６ａ〜６ｅ  電源制御回路
７  電圧生成回路
８  電源端子
９  高電位端子
９ａ  低電位端子
１０ａ〜１０ｈ  スイッチ回路
１１  発振回路
１２ａ〜１２ｃ  チャージポンプ回路
１３ａ、１３ｂ  ローパスフィルタ
１４  内部レギュレータ
２０、２０ａ〜２０ｈ、２３  レベルシフト回路
２１、２１ａ  第１のレベルシフト回路
２２、２２ａ  第２のレベルシフト回路
３１  接続回路
３２、３２ａ〜３２ｅ  パルス発生回路
３３、３６  ＲＣ時定数回路
３４  インバータ
３５  パワーオンリセット回路
３７  クランプ回路
ＡＮＴ  アンテナ端子
Ｃｐ、Ｃｎ  容量
Ｄ１１、Ｄ１２  ダイオード
Ｎ１  第１のトランジスタ
Ｎ２、Ｎ１１，Ｎ１２、Ｎ２１〜Ｎ２４、Ｎ３１、Ｎ３２  Ｎチャンネル型ＭＯＳＦＥＴ（ＮＭＯＳ）
Ｐ１  第２のトランジスタ
Ｐ２、Ｐ１１、Ｐ１２、Ｐ２１〜Ｐ２４  Ｐチャンネル型ＭＯＳＦＥＴ（ＰＭＯＳ）
Ｒ１  第１の抵抗
ＲＳ１１〜ＲＳ１ｍ、ＲＴ１１〜ＲＴ１ｎ  抵抗
ＲＦ１〜ＲＦ８  高周波端子
Ｓ１１〜Ｓ１ｍ  シャントＦＥＴ
Ｔ１１〜Ｔ１ｎ  スルーＦＥＴ
【図１】
0005538610.tif 000002
【図２】
0005538610.tif 000003
【図３】
0005538610.tif 000004
【図４】
0005538610.tif 000005
【図５】
0005538610.tif 000006
【図６】
0005538610.tif 000007
【図７】
0005538610.tif 000008
【図８】
0005538610.tif 000009
【図９】
0005538610.tif 000010
【図１０】
0005538610.tif 000011
【図１１】
0005538610.tif 000012
【図１２】
0005538610.tif 000013
【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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