(57)【特許請求の範囲】
【請求項１】
入射光が光電変換される光電変換部と、
前記光電変換部で発生した電荷に基づく信号を出力する増幅ＭＯＳトランジスタと、
前記増幅ＭＯＳトランジスタのゲートの電圧をリセットするリセットＭＯＳトランジスタと、
を含む複数の画素を有する固体撮像装置において、
前記増幅ＭＯＳトランジスタがＮチャネルの埋め込みチャネル型ＭＯＳトランジスタであり、
前記増幅ＭＯＳトランジスタのゲートの電圧は、前記リセットＭＯＳトランジスタのゲートに印加される電圧および前記リセットＭＯＳトランジスタの閾値電圧によって決まる電圧にリセットされ、
前記リセットＭＯＳトランジスタの導通時に前記リセットＭＯＳトランジスタのゲートに印加される電圧が、前記リセットＭＯＳトランジスタのドレインに印加される電圧よりも低い
ことを特徴とする固体撮像装置。
【請求項２】
前記リセットＭＯＳトランジスタの導通時に前記リセットＭＯＳトランジスタのゲートに印加される電圧ＶｒｅｓＨと、前記増幅ＭＯＳトランジスタのドレインに印加される電圧ＳＶＤＤと、前記増幅ＭＯＳトランジスタの閾値電圧Ｖｔｈ＿ｓｆと、前記リセットＭＯＳトランジスタの閾値電圧Ｖｔｈ＿ｒｅｓとが、次の二つの式を満足することを特徴とする請求項１に記載の固体撮像装置：
【数１】
0005538876.tif 000007
【数２】
0005538876.tif 000008
【請求項３】
入射光が光電変換される光電変換部と、
前記光電変換部で発生した電荷に基づく信号を出力する増幅ＭＯＳトランジスタと、
前記増幅ＭＯＳトランジスタのゲートの電圧をリセットするリセットＭＯＳトランジスタと、
を含む複数の画素を有する固体撮像装置において、
前記増幅ＭＯＳトランジスタがＰチャネルの埋め込みチャネル型ＭＯＳトランジスタであり、
前記増幅ＭＯＳトランジスタのゲートの電圧は、前記リセットＭＯＳトランジスタのゲートに印加される電圧および前記リセットＭＯＳトランジスタの閾値電圧によって決まる電圧にリセットされ、
前記リセットＭＯＳトランジスタの導通時に前記リセットＭＯＳトランジスタのゲートに印加される電圧が、前記リセットＭＯＳトランジスタのドレインに印加される電圧よりも高い
ことを特徴とする固体撮像装置。
【請求項４】
前記リセットＭＯＳトランジスタの導通時に前記リセットＭＯＳトランジスタのゲートに印加される電圧ＶｒｅｓＨと、前記増幅ＭＯＳトランジスタのドレインに印加される電圧ＳＶＳＳと、前記増幅ＭＯＳトランジスタの閾値電圧Ｖｔｈ＿ｓｆと、前記リセットＭＯＳトランジスタの閾値電圧Ｖｔｈ＿ｒｅｓとが、次の二つの式を満足することを特徴とする請求項３に記載の固体撮像装置：
【数３】
0005538876.tif 000009
【数４】
0005538876.tif 000010
【請求項５】
前記リセットＭＯＳトランジスタが埋め込みチャネル型ＭＯＳトランジスタであり、前記リセットＭＯＳトランジスタの閾値電圧が負電圧であることを特徴とする請求項１、または、請求項２に記載の固体撮像装置。
【請求項６】
前記リセットＭＯＳトランジスタが埋め込みチャネル型ＭＯＳトランジスタであり、前記リセットＭＯＳトランジスタの閾値電圧が正電圧であることを特徴とする請求項３、または、請求項４に記載の固体撮像装置。
【請求項７】
前記増幅ＭＯＳトランジスタの閾値電圧が負電圧であることを特徴とする請求項１、請求項２、請求項５のいずれか一項に記載の固体撮像装置。
【請求項８】
前記増幅ＭＯＳトランジスタの閾値電圧が正電圧であることを特徴とする請求項３、請求項４、請求項６のいずれか一項に記載の固体撮像装置。
【請求項９】
前記画素にさらに転送ＭＯＳトランジスタと、フローティングディフュージョンとが含まれ、
前記転送ＭＯＳトランジスタは前記光電変換部で発生した電荷を前記フローティングディフュージョンに転送することを特徴とする請求項１乃至請求項８のいずれか一項に記載の固体撮像装置。
【請求項１０】
前記リセットＭＯＳトランジスタのゲートに信号を供給する第１の駆動回路と、
前記転送ＭＯＳトランジスタのゲートに信号を供給する第２の駆動回路と、を有することを特徴とする請求項９に記載の固体撮像装置。
【請求項１１】
前記第１の駆動回路の電源ノードに印加される電圧が、前記リセットＭＯＳトランジスタのドレインに印加される電圧よりも、前記増幅ＭＯＳトランジスタがＮチャネル型である場合に低い、あるいは、前記増幅ＭＯＳトランジスタがＰチャネル型である場合に高いことを特徴とする請求項１０に記載の固体撮像装置。
【請求項１２】
前記第１の駆動回路の電源ノードに印加される電圧が、前記第２の駆動回路の電源ノードに供給される電圧よりも、前記増幅ＭＯＳトランジスタがＮチャネル型である場合に低い、あるいは、前記増幅ＭＯＳトランジスタがＰチャネル型である場合に高いことを特徴とする請求項１０または請求項１１に記載の固体撮像装置。
【請求項１３】
前記第２の駆動回路の電源ノードに印加される電圧が、前記増幅ＭＯＳトランジスタのドレインに印加される電圧とは異なることを特徴とする請求項１０乃至請求項１２のいずれか一項に記載の固体撮像装置。
【請求項１４】
前記第１の駆動回路はインバータ回路を含んで構成されることを特徴とする請求項１０乃至請求項１３のいずれか一項に記載の固体撮像装置。
【請求項１５】
前記増幅ＭＯＳトランジスタのドレインと、前記リセットＭＯＳトランジスタのドレインとが、画素領域内に配された１本の電源配線に接続されたことを特徴とする請求項１乃至請求項１４のいずれか一項に記載の固体撮像装置。
【請求項１６】
前記リセットＭＯＳトランジスタのドレインに印加される電圧と前記増幅ＭＯＳトランジスタのドレインに印加される電圧とが等しいことを特徴とする請求項１乃至請求項１５のいずれか一項に記載の固体撮像装置。
【請求項１７】
前記増幅ＭＯＳトランジスタはソースフォロアを構成することを特徴とする請求項１乃至請求項１６のいずれか一項に記載の固体撮像装置。
【請求項１８】
前記増幅ＭＯＳトランジスタの閾値電圧と前記リセットＭＯＳトランジスタの閾値電圧とが等しいことを特徴とする請求項１乃至請求項１７のいずれか一項に記載の固体撮像装置。
【請求項１９】
リセット時の前記増幅ＭＯＳトランジスタのゲートの電圧が、前記リセットＭＯＳトランジスタのドレインに印加される電圧よりも低いことを特徴とする請求項１に記載の固体撮像装置。
【請求項２０】
リセット時の前記増幅ＭＯＳトランジスタのゲートの電圧が、前記リセットＭＯＳトランジスタのドレインに印加される電圧よりも高いことを特徴とする請求項３に記載の固体撮像装置。
【請求項２１】
前記増幅ＭＯＳトランジスタのチャネル部、および、前記リセットＭＯＳトランジスタのチャネル部に、同一のマスクを用いて第１導電型の不純物と第２導電型の不純物とが注入され、
前記増幅ＭＯＳトランジスタのチャネルの導電型に対応する方の不純物が、他方よりも半導体基板の深くに注入されたことを特徴とする請求項１乃至請求項２０のいずれか一項に記載の固体撮像装置。
【請求項２２】
請求項１乃至請求項２１のいずれか一項に記載の固体撮像装置と、
前記固体撮像装置から出力された撮像信号を処理する信号処理部と、を有したことを特徴とする撮像システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置および撮像システムに関するものである。
【背景技術】
【０００２】
ＡＰＳ（Ａｃｔｉｖｅ  Ｐｉｘｅｌ  Ｓｅｎｓｏｒ）型の固体撮像装置は、画素にソースフォロアアンプなどの増幅部を有する。増幅部に用いられるＭＯＳトランジスタで生じる１／ｆノイズあるいはＲＴＳ（Ｒａｎｄｏｍ  ｔｅｌｅｇｒａｐｈ  ｓｉｇｎａｌ）ノイズは、ノイズ発生の大きな要因となる。これらのノイズを低減するためには、ソースフォロアアンプを埋め込み型のＭＯＳトランジスタで構成することが有効であるとされている（特許文献１）。
【０００３】
特許文献２には、ソースフォロアアンプをデプレッション型の増幅ＭＯＳトランジスタとした構成が開示されている。光電変換部に一端が接続されたリセットＭＯＳトランジスタのドレイン電圧を、増幅ＭＯＳトランジスタのドレイン電圧よりも低くすることが開示されている。このような電圧関係とするのは信号線の定電流負荷用のＭＯＳトランジスタを飽和動作させるためであるとされている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−２８６１６８号公報
【特許文献２】特開２０００−２４４８１８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
１／ｆノイズあるいはＲＴＳノイズを低減するには、ソースフォロアアンプを構成する増幅ＭＯＳトランジスタのチャネルを半導体表面から深い位置に形成するのが有効である。しかしながらチャネルを深い位置に形成すると、ＮＭＯＳトランジスタの場合、閾値電圧が低下する。そうすると、ソースフォロアアンプを構成する増幅ＭＯＳトランジスタが飽和領域動作から外れる、もしくは飽和領域と線形領域との境界領域で動作する場合がある。ＭＯＳトランジスタが線形領域で動作すると、ソースフォロアアンプの出力信号のリニアリティが悪化する。特に画素毎もしくは複数画素毎に増幅ＭＯＳトランジスタを有している場合には、素子ばらつきもあり、飽和領域で動作するＭＯＳトランジスタと線形領域で動作するＭＯＳトランジスタとが混在する場合もありうる。
【０００６】
上述の課題に鑑み、本発明は良好なリニアリティを確保しつつ、ノイズを低減可能な固体撮像装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明に係る固体撮像装置は、入射光が光電変換される光電変換部と、前記光電変換部で発生した電荷に基づく信号を出力する増幅ＭＯＳトランジスタと、前記増幅ＭＯＳトランジスタのゲートの電圧をリセットするリセットＭＯＳトランジスタと、を含む複数の画素を有する固体撮像装置において、前記増幅ＭＯＳトランジスタがＮチャネルの埋め込みチャネル型トランジスタであり、前記増幅ＭＯＳトランジスタのゲートの電圧は、前記リセットＭＯＳトランジスタのゲートに印加される電圧および前記リセットＭＯＳトランジスタの閾値電圧によって決まる電圧にリセットされ、前記リセットＭＯＳトランジスタの導通時に前記リセットＭＯＳトランジスタのゲートに印加される電圧が、前記リセットＭＯＳトランジスタのドレインに印加される電圧よりも低いことを特徴とする。
【発明の効果】
【０００８】
本発明によれば、リニアリティが良好で、ノイズが低減された固体撮像装置を提供することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明に係る固体撮像装置の一実施形態における画素回路図
【図２】本発明に係る固体撮像装置の一実施形態における全体ブロック図
【図３】本発明の固体撮像装置を搭載した撮像システムのブロック図
【発明を実施するための形態】
【００１０】
図面を用いて本発明の実施形態について説明する。以下の説明では、画素をＮチャネルＭＯＳトランジスタで構成した例を説明する。画素をＰチャネルＭＯＳトランジスタで構成する場合にも本発明は適用できる。この場合には、電圧の極性を全て逆にすればよい。
【実施例１】
【００１１】
図１は本発明に係る固体撮像装置の一実施形態を示す画素回路図である。本実施例において、画素１００は、フォトダイオード１０１、転送ＭＯＳトランジスタ１０２、フローティングディフュージョン（ＦＤ）１０３、増幅ＭＯＳトランジスタ１０４、リセットＭＯＳトランジスタ１０５、選択トランジスタ１０６を含む。
【００１２】
フォトダイオード１０１は光電変換部の一例であり、入射光を光電変換するものであればよい。転送ＭＯＳトランジスタ１０２は、光電変換によって発生した信号電荷をＦＤ１０３に転送する。ＦＤ１０３は増幅ＭＯＳトランジスタ１０４のゲートに電気的に接続されている。増幅ＭＯＳトランジスタ１０４は、ソースフォロアアンプの一部を構成し、ＦＤに転送された信号電荷の量に応じた信号を出力する。増幅ＭＯＳトランジスタ１０４のゲートがソースフォロアアンプの入力である。リセットＭＯＳトランジスタ１０５は、ＦＤ１０３を電源電圧ＳＶＤＤにリセットする。本実施例において、増幅ＭＯＳトランジスタ１０４、リセットＭＯＳトランジスタ１０５のドレイン電圧は共通の電源電圧ＳＶＤＤに設定されている。選択トランジスタ１０６は、出力する行を選択する。
【００１３】
ソースフォロアアンプの出力は垂直読み出し線１０７に接続される。垂直読み出し線１０７には定電流源１０８が接続される。増幅ＭＯＳトランジスタ１０４と定電流源１０８とでソースフォロアアンプを構成している。
【００１４】
転送ＭＯＳトランジスタ１０２、リセットＭＯＳトランジスタ１０５、選択トランジスタ１０６のゲートには、それぞれ転送ＭＯＳトランジスタの駆動線１０９、リセットＭＯＳトランジスタの駆動線１１０、選択トランジスタの駆動線１１１が接続される。
【００１５】
増幅ＭＯＳトランジスタ１０４は埋め込みチャネル型のＭＯＳトランジスタである。埋め込みチャネル型のＭＯＳトランジスタを形成する方法の一例を説明する。必要に応じてゲート絶縁膜界面近傍の半導体領域にＰ型の不純物をイオン注入する。Ｐ型の不純物としてはボロンなどが挙げられる。Ｐ型の不純物が注入された領域よりも下部に、Ｎ型の不純物をイオン注入する。Ｎ型の不純物としてはヒ素などが挙げられる。ゲート絶縁膜界面よりも基板の深い位置にＮ型の半導体領域があることで、埋め込みチャネル型のＭＯＳトランジスタとなる。
【００１６】
本実施例では、リセットＭＯＳトランジスタ１０５、選択トランジスタ１０６も埋め込みチャネル型ＭＯＳトランジスタとしても良い。特に、リセットＭＯＳトランジスタ１０５、選択トランジスタ１０６を、増幅ＭＯＳトランジスタ１０４と閾値電圧特性をそろえたトランジスタとすることで、プロセス工程を簡略化することができる。具体的には、各トランジスタのチャネル部のイオン注入を行なう際に増幅ＭＯＳトランジスタと同一マスクでのイオン注入が可能であり、製造コストを削減することが可能となる。
【００１７】
本実施例では、光電変換によって発生した電荷をＦＤ１０３に転送する転送ＭＯＳトランジスタ１０２が画素に含まれる。転送ＭＯＳトランジスタ１０２のゲートに電圧が印加されることで転送ＭＯＳトランジスタ１０２が導通し、フォトダイオード１０１の電荷がＦＤに転送される。より好ましくは完全空乏転送される。このように、転送ＭＯＳトランジスタ１０２を配して、フォトダイオード１０１の電荷が完全空乏転送される構造とすることで、フォトダイオード１０１でのリーク電流の発生を低減することが可能となる。
【００１８】
次に、駆動ブロック１１２について説明する。駆動ブロック１１２は、撮像動作に必要な信号を画素に供給する。端子１１３に垂直シフトレジスタからのパルスが入力される。端子１１４、１１５、１１６に各駆動パルスが入力される。垂直シフトレジスタからのパルスと各駆動パルスとの論理演算が行われ、論理演算回路からの出力は、駆動回路１１７、１１８、１１９に入力される。駆動回路１１７、１１８、１１９は、それぞれリセットＭＯＳトランジスタ１０５、転送ＭＯＳトランジスタ１０２、選択トランジスタ１０６のゲートに信号を供給する。
【００１９】
リセットＭＯＳトランジスタ１０５のゲートに供給される電圧は、導通時に印加される電圧がＶｒｅｓＨ、非導通時に印加される電圧がグランド電位ＶＳＳである。転送ＭＯＳトランジスタ１０２、選択トランジスタ１０６のゲートに供給される電圧は、導通時に印加される電圧が電源電圧ＶＤＤ、非導通時に印加される電圧がグランド電位ＶＳＳである。フォトダイオードの暗電流を抑える為に、転送ＭＯＳトランジスタ１０２に供給する信号の非導通時の電圧はグランド電位より低い負電圧を与えても良い。以後、本明細書において、「ゲートに印加される電圧」と言う場合には、特に断りがない限り、ゲートに供給される信号の導通時の電圧を意味する。
【００２０】
ソースフォロアアンプの電源電圧ＳＶＤＤと、各トランジスタのゲートに電圧を供給する駆動回路の電源電圧ＶＤＤは通常異なる電圧が用いられる。一般的には、ＶＤＤはＳＶＤＤよりも高い電圧である。しかし、ＳＶＤＤとＶＤＤが同じ電圧でもよい。
【００２１】
リセットＭＯＳトランジスタのゲートに印加されるＶｒｅｓＨが、増幅ＭＯＳトランジスタのドレイン及びリセットＭＯＳトランジスタのドレインが接続された電源電圧ＳＶＤＤより低いことが本実施例の特徴である。また、ＶｒｅｓＨは、電源電圧ＶＤＤよりも低いことが望ましい。
【００２２】
図２は図１の画素回路を用いた固体撮像装置の全体ブロック図を示したものである。図２において、画素１００ａ〜１００ｉは、それぞれ図１の画素１００に対応している。図２では３行×３列の画素配列が示されているが、このような構成に限らず、複数の画素が線状または行列状に配されていればよい。
【００２３】
１０７ａ、１０７ｂ、１０７ｃは、画素１００ａ〜１００ｉからの画素信号を出力する垂直読み出し線である。２０１ａ、２０１ｂ、２０１ｃは、行毎に読み出す画素を選択する水平駆動線である。水平駆動線２０１ａ、２０１ｂ、２０１ｃは、その各々が図１の駆動線１０９、１１０、１１１をまとめて表している。
【００２４】
２０２および１１２は、水平駆動線２０１ａ〜２０１ｃを順次選択し駆動する垂直シフトレジスタおよび駆動ブロックである。駆動ブロック１１２の詳細な構成は図１に示されている。
【００２５】
２０３ａ、２０３ｂ、２０３ｃは、画素の信号を処理する列信号読み出し手段である。２０４は列信号読み出し手段２０３ａ、２０３ｂ、２０３ｃに保持された画素信号を順次読み出す為の制御信号を発生する水平シフトレジスタ（ＨＳＲ）である。画素信号はスイッチ２０５ａ、２０５ｂ、２０５ｃを選択することにより順次、増幅手段２０６に転送される。画素信号は増幅手段２０６によって増幅され、出力端子２０７から出力される。
【００２６】
本実施例では、リセットＭＯＳトランジスタ１０５の導通時に、該リセットＭＯＳトランジスタ１０５のゲートにＶｒｅｓＨが印加される。具体的には、リセットＭＯＳトランジスタ１０５のゲートに電圧を供給する駆動回路１１７をインバータ回路で構成し、そのインバータの電源電圧をＶｒｅｓＨに設定している。そして、ＶｒｅｓＨが、リセットＭＯＳトランジスタ１０５のドレインに供給される電源電圧ＳＶＤＤよりも低い。
【００２７】
リセットＭＯＳトランジスタ１０５のゲートに印加される電圧がＶｒｅｓＨのとき、増幅ＭＯＳトランジスタ１０４のゲートの電圧ＶＧＳは、リセットＭＯＳトランジスタ１０５の閾値電圧をＶｔｈ＿ｒｅｓとすると、次の式で表される。
【００２８】
【数１】
0005538876.tif 000002
【００２９】
式（１）が表すとおり、リセットＭＯＳトランジスタ１０５のゲートに印加される電圧が低くなることで、増幅ＭＯＳトランジスタ１０４のゲート電圧ＶＧＳが下がる。
【００３０】
増幅ＭＯＳトランジスタ１０４のドレインには電源電圧ＳＶＤＤが印加されている。増幅ＭＯＳトランジスタ１０４が飽和領域で動作するには、増幅ＭＯＳトランジスタの閾値電圧をＶｔｈ＿ｓｆとしたときに、次の式を満足すればよい。
【００３１】
【数２】
0005538876.tif 000003
【００３２】
したがって、増幅ＭＯＳトランジスタ１０４のゲート電圧ＶＧＳが下がると、式（２）の右辺の値が小さくなるので、増幅ＭＯＳトランジスタ１０４の動作が飽和領域での動作に近づく。
【００３３】
好ましくは、リセットＭＯＳトランジスタのゲートに印加されるＶｒｅｓＨが、式（１）と式（２）から得られる次の関係式を満たすとよい。
【００３４】
【数３】
0005538876.tif 000004
【００３５】
すなわち、ＶｒｅｓＨが、増幅ＭＯＳトランジスタのドレイン電圧ＳＶＤＤ、閾値電圧Ｖｔｈ＿ｓｆ、及びリセットＭＯＳトランジスタの閾値電圧Ｖｔｈ＿ｒｅｓの和より低いことが好ましい。
【００３６】
また、リセットＭＯＳトランジスタ１０５がＯＮするためには次の式を満たす必要がある。
【００３７】
【数４】
0005538876.tif 000005
【００３８】
このように、ＶｒｅｓＨが電源電圧ＶＤＤよりも低いことで、増幅ＭＯＳトランジスタ１０４が飽和領域で動作しやすくなる。さらには、導通時の電圧が式（３）及び式（４）で与えられる条件を満たす信号を供給する駆動回路を設ける事により、リニアリティがより良好な固体撮像装置が得られる。
【００３９】
本実施例では、リセットＭＯＳトランジスタ１０５のドレインに接続された電源電圧ＳＶＤＤが４．８Ｖである。転送ＭＯＳトランジスタ１０２、選択トランジスタ１０６の導通時にゲートに印加される電圧ＶＤＤが５．０Ｖである。増幅ＭＯＳトランジスタ１０４の閾値電圧Ｖｔｈ＿ｓｆ、リセットＭＯＳトランジスタ１０５の閾値電圧Ｖｔｈ＿ｒｅｓはそれぞれ−０．２Ｖである。リセットＭＯＳトランジスタ１０５の導通時にゲートに印加される電圧ＶｒｅｓＨは３．８Ｖである。
【００４０】
１／ｆノイズ、ＲＴＳノイズを低減する為に、埋め込みチャネル型のＭＯＳトランジスタをソースフォロアアンプに用いる場合、Ｖｔｈ＿ｓｆは０Ｖに近い値あるいは負電圧となる。さらにリセットトランジスタも埋め込みチャネル型のＭＯＳトランジスタにした場合、同様にＶｔｈ＿ｒｅｓも０Ｖに近い値あるいは負電圧となる。また、ノイズ低減の効果を高めるために、埋め込みチャネルを深い位置に形成すると、閾値電圧は負の方向にシフトする。それに応じて、ＶｒｅｓＨがさらに低いことが望ましい。
【００４１】
本実施例では、増幅ＭＯＳトランジスタ１０４などに埋め込みチャネル型のＭＯＳトランジスタを適用してノイズを低減した場合でも、ＶｒｅｓＨを低くすることで、良好なリニアリティを確保することができる。
【００４２】
また、本実施例は、リセットＭＯＳトランジスタ１０５のドレイン電圧と増幅ＭＯＳトランジスタ１０４のドレイン電圧とが共通の電圧になっている。各ドレインを共通の電源配線に接続することにより配線数を削減することができる。
【００４３】
１画素に含まれる、光電変換部１０１、転送ＭＯＳトランジスタ１０２、ＦＤ１０３、増幅ＭＯＳトランジスタ１０４、リセットＭＯＳトランジスタ１０５、選択トランジスタ１０６は、半導体基板の画素領域に形成される。そして画素領域は半導体基板に行列状または線状に配置される。画素領域間には素子分離部が配されてもよい。
【００４４】
画素領域内を通り、画素領域上に絶縁膜を介して配された１本の配線に、増幅ＭＯＳトランジスタ１０４のドレインとリセットＭＯＳトランジスタ１０５のドレインとが接続されている。これによって、実質的な光電変換部の開口率を向上させることが可能である。
【００４５】
なお、本実施例において、リセットＭＯＳトランジスタ１０５のドレイン電圧と、増幅ＭＯＳトランジスタ１０４のドレイン電圧とを別々に供給する構成としてもよい。
【００４６】
比較例として、リセットＭＯＳトランジスタの導通時に、ゲートの電位がドレインの電位より高いか、同程度になっている構成について説明する。ソースフォロアアンプを構成する増幅ＭＯＳトランジスタのゲートには、リセットＭＯＳトランジスタのドレイン電圧にほぼ等しい電圧が供給される。リセットＭＯＳトランジスタのドレインと、増幅ＭＯＳトランジスタのドレインに共通の電圧が供給されていると、式（２）においてＳＶＤＤ≒ＶＧＳとなる。増幅ＭＯＳトランジスタが飽和領域で動作するためには、閾値電圧Ｖｔｈが正の電圧である必要がある。そのため、閾値電圧Ｖｔｈが負となるような埋め込みチャネル型ＭＯＳトランジスタとすると、飽和動作からはずれてしまう。また、各画素の閾値電圧Ｖｔｈの平均値が仮に正であっても、製造プロセスなどに起因する素子毎のバラツキにより、一部の画素の増幅ＭＯＳトランジスタのＶｔｈが負になっていることがある。したがって、比較例の構成では、リニアリティが改善されない。
【００４７】
以上述べた通り、本実施例においては、リセットＭＯＳトランジスタのゲートに印加される電圧が、電源電圧ＶＤＤよりも低い電圧である。そのため、ソースフォロアアンプに用いられる埋め込みチャネル型のＭＯＳトランジスタが飽和動作領域で動作しやすくなる。このような構成によれば、リニアリティを向上させつつ、ノイズを低減することが可能となる。
【実施例２】
【００４８】
本発明に係る固体撮像装置の別の実施形態について説明する。本実施例は、リセットＭＯＳトランジスタ１０５のゲートに印加される電圧を下げるかわりに、リセットＭＯＳトランジスタ１０５の閾値電圧Ｖｔｈを高くすることを特徴とする。駆動回路１１７の電源を電源電圧ＶＤＤとすることで、リセットＭＯＳトランジスタ１０５のゲートに印加される電圧を電源電圧ＶＤＤとする。
【００４９】
増幅ＭＯＳトランジスタ１０４のゲート電圧ＶＧＳを下げるためには、式（３）のＶｒｅｓＨにＶＤＤを代入して得られる以下の関係式を満足するように、リセットＭＯＳトランジスタ１０５の閾値電圧Ｖｔｈを設定する。
【００５０】
【数５】
0005538876.tif 000006
【００５１】
電源電圧ＶＤＤが５．０Ｖ、電源電圧ＳＶＤＤが４．８Ｖ、増幅ＭＯＳトランジスタ１０４の閾値電圧Ｖｔｈ＿ｓｆが０Ｖであるとすると、リセットＭＯＳトランジスタ１０５の閾値電圧Ｖｔｈ＿ｒｅｓは０．２Ｖ以上となる。しかし、実際にはＭＯＳトランジスタ特性のバラツキなどを考慮すると、望ましくは０．４Ｖ以上、さらに望ましくは０．６Ｖ以上の設定値がよい。
【００５２】
本実施例においては、リセットＭＯＳトランジスタ１０５の閾値電圧が式（５）を満足する値である。このような構成によれば、ソースフォロアアンプに用いられる埋め込みチャネル型のＭＯＳトランジスタが飽和動作領域で動作しやすくなる。したがって、リニアリティを向上させつつ、ノイズを低減することが可能となる。
【実施例３】
【００５３】
本発明の固体撮像装置をカメラシステムに適用した場合の一実施例について詳述する。撮像システムとして、デジタルスチルカメラやデジタルカムコーダーなどがあげられる。図３に、撮像システムの例としてデジタルスチルカメラに光電変換装置を適用した場合のブロック図を示す。
【００５４】
図３において、１はレンズの保護のためのバリア、２は被写体の光学像を固体撮像装置４に結像させるレンズ、３はレンズ２を通った光量を可変するための絞りである。４は上述の各実施例で説明した固体撮像装置であって、レンズ２により結像された光学像を画像データとして変換する。ここで、固体撮像装置４の基板にはＡＤ変換器が形成されているものとする。７は固体撮像装置４より出力された撮像データに各種の補正やデータを圧縮する信号処理部である。そして、図３において、８は固体撮像装置４および信号処理部７に、各種タイミング信号を出力するタイミング発生部、９は各種演算とデジタルスチルカメラ全体を制御する全体制御・演算部である。１０は画像データを一時的に記憶する為のメモリ部、１１は記録媒体に記録または読み出しを行うためのインターフェース部、１２は撮像データの記録または読み出しを行う為の半導体メモリ等の着脱可能な記録媒体である。そして、１３は外部コンピュータ等と通信する為のインターフェース部である。ここで、タイミング信号などは撮像システムの外部から入力されてもよく、撮像システムは少なくとも固体撮像装置４と、固体撮像装置から出力された撮像信号を処理する信号処理部７とを有すればよい。
【００５５】
本実施例では、固体撮像装置４とＡＤ変換器とが同一基板に形成されている構成を説明したが、固体撮像装置４とＡＤ変換器とが別の基板に設けられている場合であってもよい。また、固体撮像装置４と信号処理部７とが同一の基板上に形成されていてもよい。
【００５６】
以上のように、本発明に係る固体撮像装置をカメラシステムに適用することが可能である。本発明に係る固体撮像装置をカメラシステムに適用することにより、リニアリティが良好で、ノイズの低減された画像を撮影することが可能となる。
【００５７】
以上の説明では、画素をＮＭＯＳトランジスタで構成した例を説明した。画素をＰＭＯＳトランジスタで構成する場合にも本発明は適用できる。増幅ＭＯＳトランジスタをＰＭＯＳトランジスタで構成することで、ＮＭＯＳの場合に比べて１／ｆノイズが低減される。
【００５８】
画素をＰＭＯＳトランジスタで構成する場合には、電圧の極性を全て逆にすればよい。すなわち、リセットＭＯＳトランジスタのドレイン、及び増幅ＭＯＳトランジスタのドレインにグランド電位ＳＶＳＳを印加する。
【００５９】
また別の構成としては、リセットＭＯＳトランジスタのドレイン、増幅ＭＯＳトランジスタのドレインが接続される電源の電源電圧ＳＶＳＳがグランド電位よりも負の電圧になる。このとき、各トランジスタの導通時にゲートに印加される電圧ＶＳＳもグランド電位よりも低い負の電圧になる。
【００６０】
画素をＰＭＯＳトランジスタで構成する場合は、増幅ＭＯＳトランジスタのドレインに印加される電圧より高い電圧が、リセットＭＯＳトランジスタのゲートに印加される。また、式（１）乃至式（５）はそれぞれ、ＳＶＤＤがドレイン電圧ＳＶＳＳと置き換えられ、不等号の向きが反転された形になる。増幅ＭＯＳトランジスタがＰチャネルの埋め込みチャネル型のＭＯＳトランジスタの場合、閾値電圧は負電圧から正電圧の方向にシフトする。
【００６１】
ＰＭＯＳトランジスタを画素に適用する具体的な構成として、ホールを信号電荷として収集する構成が考えられる。この場合には画素のトランジスタをすべてＰＭＯＳトランジスタで構成することが可能となり、全てＮ型ウェルに形成できるため微細化に向いている。また、電子を信号電荷とし、Ｎ型ウェルにＰＭＯＳトランジスタからなる増幅ＭＯＳトランジスタを配する構成としてもよい。この場合には転送ＭＯＳトランジスタをＰ型のウェルに形成するため、画素を微細化する場合には、フローディングディフュージョンより後段の回路を光電変換部とは別の基板に形成した裏面入射型の構成などが考えられる。
【符号の説明】
【００６２】
１００ａ〜ｉ  画素
１０１  フォトダイオード
１０２  転送ＭＯＳトランジスタ
１０３  フローティングディフュージョン
１０４  増幅ＭＯＳトランジスタ
１０５  リセットＭＯＳトランジスタ
１０６  選択トランジスタ
１０７  垂直読み出し線
１０８  定電流源
１０９  転送ＭＯＳトランジスタの駆動線
１１０  リセットＭＯＳトランジスタの駆動線
１１１  選択トランジスタの駆動線
１１２  駆動ブロック
１１３  シフトレジスタからのパルスの入力端子
１１４、１１５、１１６  駆動パルスの入力端子
１１７、１１８、１１９  駆動回路
２０１ａ、２０１ｂ、２０１ｃ  水平駆動線
２０２  垂直シフトレジスタ
２０３ａ、２０３ｂ、２０３ｃ  列読み出し手段
２０４  水平シフトレジスタ
２０５ａ、２０５ｂ、２０５ｃ  スイッチ
２０６  増幅手段
２０７  出力端子
【図１】
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【図２】
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【図３】
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