(57)【特許請求の範囲】
【請求項１】
新旧２つの異なるシステムを用いたボタン電話装置であって、
前記２つのシステムのうち新システムにおけるデータ、クロック及びリセットを旧システムに応じたデータ、クロック及びリセットに変換する変換手段を有し、
前記変換手段は、前記旧システムに設けられ、前記新システムとケーブルにて接続され、
前記旧システムを新システムの増設架として用い、
前記新システムの中央制御装置が前記旧システムを制御するボタン電話システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ボタン電話装置に関する。
【背景技術】
【０００２】
ボタン電話装置においては、旧システムと新システムとが存在し、旧システムに新システムを導入することが望まれている。
【０００３】
特許文献１には、ボタン電話装置として、サブＣＰＵ側の機能アップを実現する技術が開示されている。
【特許文献１】特開平６−１６９４８０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上述したような関連技術においては、新ボタン電話システムを導入するに際し，旧システムを撤去しなければならず、また、新システムの中に、旧システムに収容された外線数や端末を増加するような仕組みとすることができないという問題点がある。
【０００５】
また、新システムの機能を旧システムで使用することができないという問題点がある。
【０００６】
本発明は、既に設置された旧システムを撤去することなく、新システムへの増設部分として利用でき、新システムへ交換することなしに、旧システムにおいて新システムの新機能を使用することができるボタン電話装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するために本発明は、
新旧２つの異なるシステムを用いたボタン電話装置であって、
前記２つのシステムのうち新システムにおけるデータ、クロック及びリセットを旧システムに応じたデータ、クロック及びリセットに変換する変換手段を有し、
前記変換手段は、前記旧システムに設けられ、前記新システムとケーブルにて接続され、
前記旧システムを新システムの増設架として用い、
前記新システムの中央制御装置が前記旧システムを制御する。
【発明の効果】
【０００８】
本発明は、以上説明したように構成されているので、既に設置された旧システムを撤去することなく、新システムへの増設部分として利用でき、新システムへ交換することなしに、旧システムにおいて新システムの新機能を使用することができる。
【発明を実施するための最良の形態】
【０００９】
以下に、本発明の実施の形態について図面を参照して説明する。
【００１０】
図１は、本発明のボタン電話システムの実施の一形態を示す図である。
【００１１】
本形態は図１に示すように、８Ｍの動作周波数で動作する新システムであるＣｙｇｎｕｓシステム１０と、２Ｍの動作周波数で動作する旧システムであるＩＰＫIIシステム２０
とがＣａｔ．５ストレートケーブル３０を介して接続されて構成されている。
【００１２】
Ｃｙｇｎｕｓシステム１０は、メインＣＰＵ１１とＥＸＩＦＵパッケージ１２とを有する。
【００１３】
ＩＰＫIIシステム２０は、１つの基本架２１と２つの増設架２２ａ，２２ｂを有してい
る。基本架２１は、変換ボード２３とオプションパッケージ２４とを有し、増設架２２ａ，２２ｂはそれぞれ、ＥＸＰパッケージ２５ａ，２５ｂと、オプションパッケージ２６ａ，２６ｂとを有している。これら基本架２１と増設架２２ａ，２２ｂとは専用ケーブル２７を介して互いに接続されている。
【００１４】
上記のように構成されたボタン電話システムにおいては、新システムであるＣｙｇｎｕｓシステム１０の導入に際し、変換ボード２３において、ＩＰＫIIシステム２０のデータ
、クロック及びリセットをＣｙｇｎｕｓシステム１０に応じた形態に変換し、ＩＰＫIIシ
ステム２０をＣｙｇｎｕｓシステム１０の増設架として使用する。これによりＩＰＫIIシ
ステム２０の撤去作業が不要になる。ＩＰＫIIシステム２０収容の外線数や端末数を増加
する。また、Ｃｙｇｎｕｓシステム１０の機能をＩＰＫIIシステム２０で使用することが
できる。
【００１５】
以下に、その詳細について説明する。
【００１６】
図２は、図１に示した変換ボード２３の構成を示す機能ブロック図である。
【００１７】
図１に示した変換ボード２３は図２に示すように、ＡＤＳＰ２８とＦＰＧＡ２９とを有している。
【００１８】
ＡＤＳＰ２８は、Ｃｙｇｎｕｓシステム１０の統合バスを、ＩＰＫIIシステム２０のＢ
ｃｈバスとＣｃｈパケットとに分離し、Ｃｙｇｎｕｓシステム１０のＢｃｈのマッピング、Ｃｃｈのデータを、ＩＰＫIIシステム２０のＢｃｈバスへマッピング、ＣｃｈのＨＤＬＣ用メモリへセットする。ＡＤＳＰ２８は、２系統のシリアルポートＳＰＯＲＴ０，１を介してＦＰＧＡ２９と接続され、ＳＰＯＲＴ０ではＣｙｇｎｕｓＨＷデータを、また、ＳＰＯＲＴ１ではＩＰＫIIＨＷデータの送受信を行う。ＡＤＳＰ２８のｂｏｏｔは、ＳＰＩ経由でＦｌａｓｈよりｂｏｏｔを行う。Ｆｌａｓｈへのデータの書き込みは、デバッグ時はＸｉｌｉｎｘツールによりＰＣより書き込み、量産時はＲＯＭライターを用いて書き込む。
【００１９】
ＦＰＧＡ２９は、ハードウェアの合成、分割、伝送レートの速度変換を行う。また、ＩＰＫIIシステム２０のオプションパッケージ２６ａ，２６ｂとのＣｃｈ通信を行うための
ＨＤＬＣコントローラを搭載している。また、Ｃｃｈ用データバッファリング用ＳＲＡＭとのインタフェースを有する。
【００２０】
ＦＰＧＡ２９の機能としては、Ｃｙｇｎｕｓシステム１０とＩＰＫIIシステム２０との
変換においては、リセット出力、ＨＷの合成・分割・伝送レートの変換、ＨＤＬＣコントローラ、メモリインタフェース、クロック生成機能、ＤＰＬＬ機能、ウォッチドッグタイマーリセット機能、デバッグ用ＩＯポート、デバッグ用ＬＥＤ機能を有する。
【００２１】
リセット出力においては、ＥＸＩＦＵパッケージ１２からのＦＳ、８Ｍクロックの断検出を行い、２．５ｓｅｃ以上停止した場合、ＡＤＳＰ２８及びシステムの全てのボードに対してリセットを出力する（同期外れリセット）。ＦＳが５ｍｓ（４０ＣＬＯＣＫ）間連続で認識された場合、リセットを解除する。また、ＡＤＳＰ２８へのリセットを生成して出力する。
【００２２】
ＨＷの合成・分割・伝送レートの変換においては、Ｃｙｇｎｕｓシステム１０の統合バスと、ＩＰＫIIシステムのバスでのデータ通信を可能とするために、ＨＷの合成、分割、
伝送レートの速度変換を行う。
【００２３】
ＨＤＬＣコントローラにおいては、オプションパッケージ２４とのＣｃｈ通信を行う。
【００２４】
メモリインタフェースにおいては、Ｃｃｈデータの書き込みや読み出しを行うためのＳＲＡＭインタフェース機能を有する。
【００２５】
クロック生成機能においては、ＯＳＣ入力の３２．７６８ＭＨｚを分周してＡＤＳＰ２８とのシリアルデータ送受信用クロック（１６．３８４ＭＨｚ）を生成する。
【００２６】
ＤＰＬＬ機能においては、Ｃｙｇｎｕｓシステム１０のＤＰＬＬチャネルから供給されるＦＳ信号に対して常に同期化を行う。
【００２７】
ウォッチドッグタイマーリセット機能においては、ソフトウェア暴走時リセットを出力する。
【００２８】
デバッグ用ＩＯポートにおいては、デバック用として４ｂｉｔのＤＩＰ  ＳＷ入力を有する。
【００２９】
デバッグ用ＬＥＤ機能においては、デバッグ時のＬＥＤ制御として、８ポートのＬＥＤ制御ポートを有する。
【００３０】
ＦＰＧＡ２９におけるリセット処理としては、ＰＯＮリセット（パワーオンリセット）、マニュアルリセット、ＷＤＴリセット（ウォッチドッグ・タイマーリセット）、Ｃｙｇｎｕｓ同期外れリセット、Ｃｙｇｎｕｓコマンドリセット、ＩＣＥリセットがある。ＰＯＮリセット（パワーオンリセット）は、システムリセット制御ＩＣにより、＋５Ｖ電源を監視してリセットを実行する。マニュアルリセットは、ボード内に実装したスイッチによる手動リセットである。ＷＤＴリセットは、ソフトウェア暴走時のウォッチドッグ・タイマーによるリセットである。Ｃｙｇｎｕｓ同期外れリセットは、Ｃｙｇｎｕｓ装置からのＦＳが２．５秒以上受信されなかった時のリセットである。Ｃｙｇｎｕｓコマンドリセットは、Ｃｙｇｎｕｓ装置からのコマンドによるリセットである。ＩＣＥリセットは、エミュレータ接続時のＩＣＥによるリセットである。
【００３１】
図３は、図１に示したボタン電話装置におけるＨＷ変換イメージを示す図である。
【００３２】
図３に示すように、ハードウェアとなるＲＪ−４２のコネクタに接続されるＣｙｇｎｕｓシステム１０からＩＰＫIIシステム２０へ変換する。ここでは、Ｃｙｇｎｕｓシステム
１０及びＩＰＫIIシステム２０に使用するＨｉｇｈｗａｙクロックの違いがあり、ＦＰＧ
Ａ２９にて変換している。
【００３３】
図４は、図１に示したボタン電話装置におけるＤＳＰ−２ＨＷ  Ｂｃｈ接続イメージ図である。
【００３４】
図４に示すように、ＦＰＧＡ２９において、新旧のデータバスでデータ通信を可能とする合成、分割、伝送レートの速度変換を行っている。
【００３５】
図５は、図２に示した変換ボード２３におけるクロック系統図であり、Ｃｙｇｎｕｓシステム１０における８．１９２ＭｈｚとＩＰＫIIシステム２０における４．０９６Ｍｈｚ
とするクロック系統図である。
【００３６】
図５に示すように、図２に示した変換ボード２３においては、Ｃｙｇｎｕｓシステム１０における８．１９２ＭＨｚとＩＰＫIIシステム２０における４．０９６ＭＨｚとが、ＦＰＧＡ２９において、共通の１６．３８４ＭＨｚに変換される。
【００３７】
図６は、図２に示した変換ボード２３におけるリセット系統図である。
【００３８】
図２に示したＦＰＧＡ２９においては、ウォッチドッグタイマー回路４１と、同期外れ検出回路４２と、コマンドデコード回路４３とを設けることにより、リセット変換が実現されている。
【００３９】
上述した構成によって、Ｃｙｇｎｕｓシステム１０とＩＰＫIIシステム２０との接続に
おいて、システムのデータ変換、クロックの変換、リセットの変換が実現されている。
【００４０】
本形態における変換ボード２３においては、上記の他に、システム起動処理機能及びＤＳＰ機能を有する。
【００４１】
システム起動処理機能においては、電源投入後、システムリセット制御ＩＣからのリセット信号の解除により動作可能な状態となる。この時、ＤＳＰはリセット信号の解除により、ＳＰＩシリアルＦＬＡＳＨからＢｏｏｔを開始して変換ボード２３の立ち上げを行う。ＦＰＧＡ２９は、電源投入によりコンフィギュレーションを開始し、リセット信号によりリセットされる。
【図面の簡単な説明】
【００４２】
【図１】本発明のボタン電話システムの実施の一形態を示す図である。
【図２】図１に示した変換ボードの構成を示す機能ブロック図である。
【図３】図１に示したボタン電話装置におけるＨＷ変換イメージを示す図である。
【図４】図１に示したボタン電話装置におけるＤＳＰ−２ＨＷ  Ｂｃｈ接続イメージ図である。
【図５】図２に示した変換ボードにおけるクロック系統図である。
【図６】図２に示した変換ボードにおけるリセット系統図である。
【符号の説明】
【００４３】
１０    Ｃｙｇｎｕｓシステム
１１    メインＣＰＵ
１２    ＥＸＩＦＵパッケージ
２０    ＩＰＫIIシステム
２１    基本架
２２ａ，２２ｂ    増設架
２３    変換ボード
２４，２６ａ，２６ｂ    オプションパッケージ
２５ａ，２５ｂ    ＥＸＰパッケージ
２７    専用ケーブル
２８    ＡＤＳＰ
２９    ＦＰＧＡ
３０    ケーブル
４１    ウォッチドッグタイマー回路
４２    同期外れ検出回路
４３    コマンドデコード回路
【図１】
0005408685.tif 000002
【図２】
0005408685.tif 000003
【図３】
0005408685.tif 000004
【図４】
0005408685.tif 000005
【図５】
0005408685.tif 000006
【図６】
0005408685.tif 000007