(57)【特許請求の範囲】
【請求項１】
第１制御端を有し電流路の一端及び他端を有する第１半導体素子と、
第２制御端を有し電流路の一端及び他端を有する第２半導体素子と、
第３制御端を有し電流路の一端及び他端を有する第３半導体素子と、
第４制御端を有し電流路の一端及び他端を有する第４半導体素子と、
第５制御端を有し電流路の一端及び他端を有する第５半導体素子と、
第１抵抗素子と、第２抵抗素子と、を備え、
前記第１制御端、前記第２制御端、前記第３制御端及び前記第４制御端には、前記第２抵抗素子を介して外部のバイアス電位が印加されるべく構成され、
前記第１半導体素子の電流路の一端には、前記第１抵抗素子を介して外部の直流電源が供給する電流が流れるべく構成され、
前記第２半導体素子の電流路の他端には、前記第１半導体素子の他端を介して外部の直流電源が供給する電流が流れるべく構成され、
前記第３半導体素子の電流路の一端には、前記第２抵抗素子を介して外部の直流電源が供給する電流が流れるべく構成され、
前記第４半導体素子の電流路の他端には、前記第３半導体素子の他端を介して外部の直流電源が供給する電流が流れるべく構成され、
前記第２半導体素子の電流路の一端の電位は、前記第５半導体素子の電流路の一端に伝達されるべく構成され、
前記第４半導体素子の電流路の一端の電位は、前記第５半導体素子の電流路の他端に伝達されるべく構成され、
前記第４半導体素子の電流路の一端の電位が、前記第２半導体素子の電流路の一端の電位と同一又は超えるとき、前記第１半導体素子及び前記第２半導体素子の電流路は導通し、前記第１半導体素子の電流路の一端の電位が伝達される前記第５制御端の電位は低下し、前記第５半導体素子の電流路は非導通であり、
前記第４半導体素子の電流路の一端の電位が、前記第２半導体素子の電流路の一端の電位未満のとき、前記第１半導体素子の電流路は非導通し、該第１半導体素子の電流路の一端の電位が伝達される前記第５制御端の電位は上昇し、前記第５半導体素子の電流路が導通する該第５半導体素子の電流路の一端と該第５半導体素子の電流路の他端とを整流作用電流路とすることを特徴とする整流回路。
【請求項２】
第１制御端を有し電流路の一端及び他端を有する第１半導体素子と、
第２制御端を有し電流路の一端及び他端を有する第２半導体素子と、
第３制御端を有し電流路の一端及び他端を有する第３半導体素子と、
第４制御端を有し電流路の一端及び他端を有する第４半導体素子と、
第１抵抗素子と、第２抵抗素子と、を備え、
前記第１制御端、前記第２制御端、前記第３制御端及び前記第４制御端には、前記第２抵抗素子を介して外部のバイアス電位が印加されるべく構成され、
前記第１半導体素子の電流路の一端には、前記第１抵抗素子を介して外部の直流電源が供給する電流が流れるべく構成され、
前記第２半導体素子の電流路の他端には、前記第１半導体素子の他端を介して外部の直流電源が供給する電流が流れるべく構成され、
前記第３半導体素子の電流路の一端には、前記第２抵抗素子を介して外部の直流電源が供給する電流が流れるべく構成され、
前記第４半導体素子の電流路の他端には、前記第３半導体素子の他端を介して外部の直流電源が供給する電流が流れるべく構成され、
前記第２半導体素子の電流路の一端の電位は、外部に存在する第５半導体素子の電流路の一端に伝達されるべく構成され、
前記第４半導体素子の電流路の一端の電位は、外部に存在する第５半導体素子の電流路の他端に伝達されるべく構成され、
前記第４半導体素子の電流路の一端の電位が、前記第２半導体素子の電流路の一端の電位と同一又は超えるとき、前記第１半導体素子及び前記第２半導体素子の電流路は導通し、前記第１半導体素子の電流路の一端の電位が伝達される前記外部に存在する第５半導体素子の第５制御端の電位は低下し、該外部に存在する第５半導体素子の電流路は非導通であり、
前記第４半導体素子の電流路の一端の電位が、前記第２半導体素子の電流路の一端の電位未満のとき、前記第１半導体素子の電流路は非導通し、該第１半導体素子の電流路の一端の電位が伝達される前記外部に存在する第５半導体素子の第５制御端の電位は上昇し、前記外部に存在する第５半導体素子の電流路が導通する該外部に存在する第５半導体素子の電流路の一端と該外部に存在する第５半導体素子の電流路の他端とを整流作用電流路として制御することを特徴とする制御回路。
【請求項３】
前記第１半導体素子、前記第２半導体素子、前記第３半導体素子、前記第４半導体素子及び前記第５半導体素子は、Ｎチャネル型ＦＥＴであり、
前記第１半導体素子、前記第２半導体素子、前記第３半導体素子及び前記第４半導体素子の電流路の一端はドレインであり、該第１半導体素子、該第２半導体素子、該第３半導体素子及び該第４半導体素子の電流路の他端はソースであり、
前記第５半導体素子の電流路の一端はソースであり他端はドレインであることを特徴とする請求項１に記載の整流回路。
【請求項４】
前記第１半導体素子、前記第２半導体素子、前記第３半導体素子及び前記第４半導体素子は、Ｎチャネル型ＦＥＴであり、
前記第１半導体素子、前記第２半導体素子、前記第３半導体素子及び前記第４半導体素子の電流路の一端はドレインであり、該第１半導体素子、該第２半導体素子、該第３半導体素子及び該第４半導体素子の電流路の他端はソースであり、
前記外部に存在する第５半導体素子の電流路の一端はソースであり他端はドレインであることを特徴とする請求項２に記載の制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＦＥＴを高度に制御した低損失整流回路により、ダイオード回路、ＯＲｉｎｇＦＥＴダイオード用途回路等を実現し、また、これを応用したスイッチング電源等の整流回路に適合するダイオード回路に関する。
【背景技術】
【０００２】
従来から使用されている整流用ダイオードにおいて、通常のＰＮ接合のシリコンダイオードでは、順方向電圧降下は０．６Ｖ〜０．７Ｖ程度であり、近年、情報処理装置に採用される低電圧駆動のディバイスにおいては、電力損失が大きい。
また、順方向電圧降下が比較的小さいショットキーバリアダイオードでも順方向電圧降下は、０．４Ｖ〜０．５Ｖ程度であり、電力損失の大きさにおいてシリコンダイオードと大差はない。さらに、このダイオードは逆耐圧電圧が小さいので、高電圧の整流用途として向かない。
ＯＲダイオード回路は、電力容量の小さい直流電源（たとえば、ＤＣ／ＤＣコンバータなど）をダイオードにより並列接続し、大電力（大電流）を得たり、同様に並列接続されたディバイスを予備機として使用するためのものであり、すなわち、電源の出力をダイオードを通して複数並列接続するものである。
最近では、情報処理機器の電力損失（高発熱）を抑えるため、これらの機器は低電圧駆動される。したがって、出力電圧の低い（１２Ｖが標準になりつつある。）直流電源が使用されるため、ＯＲダイオード回路に通常のＰＮ接合のシリコンダイオード又はショットキーバリアダイオードを使用した場合、直流電源電圧に対する順方向電圧降下の割合が大きく電力損失が大きい。したがって、ＦＥＴを用いた低導通抵抗による低損失整流回路か考えられる。
また、整流作用をもたせる同期整流回路に使用されるＦＥＴ（a field-effect transistor）を制御すると複雑な回路となる。同様な目的に使用されるスイッチング電源のダイオードには高い周波数応答が求められる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００４−３２０８７３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１の動作は以下のとおりである。
（１）ＦＥＴ１のソース電位がドレイン電位より低いとき、又は、端子１２が開放されているときはバイポーラトランジスタ３のエミッタ電位は、ベース電位よりも低いため、バイポーラトランジスタ３は非導通であり、バイポーラトランジスタ３のコレクタ電位は高く、ＦＥＴ１は導通する。
（２）バイポーラトランジスタ３のエミッタ電位がベース電位よりも高いとき、バイポーラトランジスタ３は導通する。したがって、バイポーラトランジスタ３のコレクタ電位が低下し、ＦＥＴ１は非導通となる。
（３）さらにバイポーラトランジスタ３のエミッタ電位が高くなると、バイポーラトランジスタ３のエミッタ→ベース→抵抗素子９→抵抗素子６→バイポーラトランジスタ２のベースの経路でバイポーラトランジスタ３のエミッタ電位が、バイポーラトランジスタ２のベース印加され、仮に、ダイオード４がバイポーラトランジスタ２のベース、エミッタ間に挿入されていないとバイポーラトランジスタ２のベースが高電位となり破壊される。
（４）上記（３）において、ダイオード４があるため、バイポーラトランジスタ２は破壊されないが、ダイオード４が導通（端子１２から端子１１へ電流が流れることと等価）し、逆流阻止回路として機能しない。
（５）抵抗素子７による電位の印加は機能していない。すなわち、抵抗素子７の回路はオープンでよい。
以上のように、特許文献１の動作は後述する本発明の動作と基本的に相違する。
【０００５】
以上の現状に鑑み、本発明は、逆流阻止が確実である整流回路であり、ＯＲｉｎｇＦＥＴダイオード用途回路、スイッチング電源回路に適合するダイオード回路、等を実現する。
【課題を解決するための手段】
【０００６】
上記の目的を実現するべく本発明は以下の構成とする。
（１）請求項１に係る整流回路は、
第１制御端を有し電流路の一端及び他端を有する第１半導体素子と、
第２制御端を有し電流路の一端及び他端を有する第２半導体素子と、
第３制御端を有し電流路の一端及び他端を有する第３半導体素子と、
第４制御端を有し電流路の一端及び他端を有する第４半導体素子と、
第５制御端を有し電流路の一端及び他端を有する第５半導体素子と、
第１抵抗素子と、第２抵抗素子と、を備え、
前記第１制御端、前記第２制御端、前記第３制御端及び前記第４制御端には、前記第２抵抗素子を介して外部のバイアス電位が印加されるべく構成され、
前記第１半導体素子の電流路の一端には、前記第１抵抗素子を介して外部の直流電源が供給する電流が流れるべく構成され、
前記第２半導体素子の電流路の他端には、前記第１半導体素子の他端を介して外部の直流電源が供給する電流が流れるべく構成され、
前記第３半導体素子の電流路の一端には、前記第２抵抗素子を介して外部の直流電源が供給する電流が流れるべく構成され、
前記第４半導体素子の電流路の他端には、前記第３半導体素子の他端を介して外部の直流電源が供給する電流が流れるべく構成され、
前記第２半導体素子の電流路の一端の電位は、前記第５半導体素子の電流路の一端に伝達されるべく構成され、
前記第４半導体素子の電流路の一端の電位は、前記第５半導体素子の電流路の他端に伝達されるべく構成され、
前記第４半導体素子の電流路の一端の電位が、前記第２半導体素子の電流路の一端の電位と同一又は超えるとき、前記第１半導体素子及び前記第２半導体素子の電流路は導通し、前記第１半導体素子の電流路の一端の電位が伝達される前記第５制御端の電位は低下し、前記第５半導体素子の電流路は非導通であり、
前記第４半導体素子の電流路の一端の電位が、前記第２半導体素子の電流路の一端の電位未満のとき、前記第１半導体素子の電流路は非導通し、該第１半導体素子の電流路の一端の電位が伝達される前記第５制御端の電位は上昇し、前記第５半導体素子の電流路が導通する該第５半導体素子の電流路の一端と該第５半導体素子の電流路の他端とを整流作用電流路とすることを特徴とする。
（２）請求項２に係る整流回路は、請求項１の整流回路において、
前記第１半導体素子の一端と前記第５制御端との間に、定電圧素子と第１容量素子の並列接続回路を挿入し、該並列接続回路と該第５制御端の接続部と、前記第２半導体素子の一端との間に、整流素子と第３抵抗素子の直列接続回路を挿入し、該定電圧素子は、前記第１抵抗素子が供給する電位極性に逆方向であり、該整流素子は、該第１抵抗素子が供給する電位極性に順方向であることを特徴とする。
（３）請求項３に係る整流回路は、請求項１又は２整流回路において、
前記第２半導体素子の電流路一端と他端との間に第２容量素子を挿入することを特徴とする。
（４）請求項４に係る整流回路は、請求項１〜３のいずれかの整流回路において、
さらに、第６制御端を有し電流路の一端及び他端を有する第６半導体素子を備え、前記第１半導体素子の一端と前記第２半導体素子の一端との間に、該第６半導体素子の一端と該第６半導体素子の他端を挿入し、該第６制御端に電位を印加し、該第６半導体素子を導通又は非導通とすることができることを特徴とする。
（５）請求項５に係る制御回路は、
第１制御端を有し電流路の一端及び他端を有する第１半導体素子と、
第２制御端を有し電流路の一端及び他端を有する第２半導体素子と、
第３制御端を有し電流路の一端及び他端を有する第３半導体素子と、
第４制御端を有し電流路の一端及び他端を有する第４半導体素子と、
第１抵抗素子と、第２抵抗素子と、を備え、
前記第１制御端、前記第２制御端、前記第３制御端及び前記第４制御端には、前記第２抵抗素子を介して外部のバイアス電位が印加されるべく構成され、
前記第１半導体素子の電流路の一端には、前記第１抵抗素子を介して外部の直流電源が供給する電流が流れるべく構成され、
前記第２半導体素子の電流路の他端には、前記第１半導体素子の他端を介して外部の直流電源が供給する電流が流れるべく構成され、
前記第３半導体素子の電流路の一端には、前記第２抵抗素子を介して外部の直流電源が供給する電流が流れるべく構成され、
前記第４半導体素子の電流路の他端には、前記第３半導体素子の他端を介して外部の直流電源が供給する電流が流れるべく構成され、
前記第２半導体素子の電流路の一端の電位は、外部に存在する第５半導体素子の電流路の一端に伝達されるべく構成され、
前記第４半導体素子の電流路の一端の電位は、外部に存在する第５半導体素子の電流路の他端に伝達されるべく構成され、
前記第４半導体素子の電流路の一端の電位が、前記第２半導体素子の電流路の一端の電位と同一又は超えるとき、前記第１半導体素子及び前記第２半導体素子の電流路は導通し、前記第１半導体素子の電流路の一端の電位が伝達される前記外部に存在する第５半導体素子の第５制御端の電位は低下し、該外部に存在する第５半導体素子の電流路は非導通であり、
前記第４半導体素子の電流路の一端の電位が、前記第２半導体素子の電流路の一端の電位未満のとき、前記第１半導体素子の電流路は非導通し、該第１半導体素子の電流路の一端の電位が伝達される前記外部に存在する第５半導体素子の第５制御端の電位は上昇し、前記外部に存在する第５半導体素子の電流路が導通する該外部に存在する第５半導体素子の電流路の一端と該外部に存在する第５半導体素子の電流路の他端とを整流作用電流路として制御することを特徴とする。
（６）請求項６に係る制御回路は、請求項５の制御回路において、
前記第１半導体素子の一端と前記外部に存在する第５半導体素子の第５制御端との間に、定電圧素子と第１容量素子の並列接続回路を挿入し、該並列接続回路と該第５制御端の接続部と、前記第２半導体素子の一端との間に、整流素子と第３抵抗素子の直列接続回路を挿入し、該定電圧素子は、前記第１抵抗素子が供給する電位極性に逆方向であり、該整流素子は、該第１抵抗素子が供給する電位極性に順方向であることを特徴とする。
（７）請求項７に係る制御回路は、請求項５又は６の制御回路において、
前記第２半導体素子の電流路一端と他端との間に第２容量素子を挿入することを特徴とする。
（８）請求項８に係る制御回路は、請求項５〜７のいずれかの制御回路において、
さらに、第６制御端を有し電流路の一端及び他端を有する第６半導体素子を備え、前記第１半導体素子の一端と前記第２半導体素子の一端との間に、該第６半導体素子の一端と該第６半導体素子の他端を挿入し、該第６制御端に電位を印加し、該第６半導体素子を導通又は非導通とすることができることを特徴とする。
（９）請求項９に係る整流回路は、請求項１〜４のいずれかの整流回路において、
前記第１半導体素子、前記第２半導体素子、前記第３半導体素子、前記第４半導体素子及び前記第５半導体素子は、Ｎチャネル型ＦＥＴであり、
前記第１半導体素子、前記第２半導体素子、前記第３半導体素子及び前記第４半導体素子の電流路の一端はドレインであり、該第１半導体素子、該第２半導体素子、該第３半導体素子及び該第４半導体素子の電流路の他端はソースであり、
前記第５半導体素子の電流路の一端はソースであり他端はドレインであり、
前記第６半導体素子を含む場合、該第６半導体素子は、Ｎチャネル型ＦＥＴであり、該第６半導体素子の電流路の一端はドレインであり他端はソースであることを特徴とする。
（１０）請求項１０に係る整流回路は、請求項１〜４のいずれかの整流回路において、
前記第１半導体素子、前記第２半導体素子、前記第３半導体素子及び前記第４半導体素子、ＮＰＮ型バイポーラトランジスタであり、
前記第１半導体素子、前記第２半導体素子、前記第３半導体素子及び前記第４半導体素子の電流路の一端はコレクタであり、該第１半導体素子、該第２半導体素子、該第３半導体素子及び該第４半導体素子の電流路の他端はエミッタであり、
前記第５半導体素子は、Ｎチャネル型ＦＥＴであり、該第５半導体素子電流路の一端はソースであり他端はドレインであり、
前記第６半導体素子を含む場合、該第６半導体素子はＮＰＮ型バイポーラトランジスタであり、該第６半導体素子の電流路の一端はコレクタであり他端はエミッタであることを特徴とする。
（１１）請求項１１に係る整流回路は、請求項１〜４のいずれかの整流回路において、
前記第１半導体素子、前記第２半導体素子、前記第３半導体素子、前記第４半導体素子及びの前記第５半導体素子は、Ｐチャネル型ＦＥＴであり、
前記第１半導体素子、前記第２半導体素子、前記第３半導体素子及び前記第４半導体素子の電流路の一端はドレインであり、該第１半導体素子、該第２半導体素子、該第３半導体素子及び該第４半導体素子の電流路の他端はソースであり、
前記第５半導体素子の電流路の一端はソースであり他端はドレインであり、
前記第６半導体素子を含む場合、該第６半導体素子はＰチャネル型ＦＥＴであり、該第６半導体素子の電流路の一端はドレインであり他端はソースであることを特徴とする。
（１２）請求項１２に係る整流回路は、請求項１〜４のいずれかの整流回路において、
前記第１半導体素子、前記第２半導体素子、前記第３半導体素子及び前記第４半導体素子は、ＰＮＰ型バイポーラトランジスタであり、
前記第１半導体素子、前記第２半導体素子、前記第３半導体素子及び前記第４半導体素子の電流路の一端はコレクタであり、該第１半導体素子、該第２半導体素子、該第３半導体素子及び該第４半導体素子の電流路の他端はエミッタであり、
前記第５半導体素子は、Ｐチャネル型ＦＥＴであり、
前記第５半導体素子の電流路の一端はソースであり他端はドレインであり、
前記第６半導体素子を含む場合、該第６半導体素子はＰＮＰ型バイポーラトランジスタであり、該第６半導体素子の電流路の一端はコレクタであり他端はエミッタであることを特徴とする。
（１３）請求項１３に係る制御回路は、請求項５〜８のいずれかの制御回路において、
前記第１半導体素子、前記第２半導体素子、前記第３半導体素子、前記第４半導体素子及び前記外部に存在する第５半導体素子は、Ｎチャネル型ＦＥＴであり、
前記第１半導体素子、前記第２半導体素子、前記第３半導体素子及び前記第４半導体素子の電流路の一端はドレインであり、該第１半導体素子、該第２半導体素子、該第３半導体素子及び該第４半導体素子の電流路の他端はソースであり、
前記外部に存在する第５半導体素子の電流路の一端はソースであり他端はドレインであり、
前記第６半導体素子を含む場合、該第６半導体素子は、Ｎチャネル型ＦＥＴであり、該第６半導体素子の電流路の一端はドレインであり他端はソースであることを特徴とする。
（１４）請求項１４に係る制御回路は、請求項５〜８のいずれかの制御回路において、
前記第１半導体素子、前記第２半導体素子、前記第３半導体素子及び前記第４半導体素子、ＮＰＮ型バイポーラトランジスタであり、
前記第１半導体素子、前記第２半導体素子、前記第３半導体素子及び前記第４半導体素子の電流路の一端はコレクタであり、該第１半導体素子、該第２半導体素子、該第３半導体素子及び該第４半導体素子の電流路の他端はエミッタであり、
前記外部に存在する第５半導体素子は、Ｎチャネル型ＦＥＴであり、該第５半導体素子電流路の一端はソースであり他端はドレインであり、
前記第６半導体素子を含む場合、該第６半導体素子はＮＰＮ型バイポーラトランジスタであり、該第６半導体素子の電流路の一端はコレクタであり他端はエミッタであることを特徴とする。
（１５）請求項１５に係る制御回路は、請求項５〜８のいずれかの制御回路において、
前記第１半導体素子、前記第２半導体素子、前記第３半導体素子、前記第４半導体素子及び前記外部に存在する第５半導体素子は、Ｐチャネル型ＦＥＴであり、
前記第１半導体素子、前記第２半導体素子、前記第３半導体素子及び前記第４半導体素子の電流路の一端はドレインであり、該第１半導体素子、該第２半導体素子、該第３半導体素子及び該第４半導体素子の電流路の他端はソースであり、
前記外部に存在する第５半導体素子の電流路の一端はソースであり他端はドレインであり、
前記第６半導体素子を含む場合、該第６半導体素子はＰチャネル型ＦＥＴであり、該第６半導体素子の電流路の一端はドレインであり他端はソースであることを特徴とする。
（１６）請求項１６に係る制御回路は、請求項５〜８のいずれかの制御回路において、
前記第１半導体素子、前記第２半導体素子、前記第３半導体素子及び前記第４半導体素子は、ＰＮＰ型バイポーラトランジスタであり、
前記第１半導体素子、前記第２半導体素子、前記第３半導体素子及び前記第４半導体素子の電流路の一端はコレクタであり、該第１半導体素子、該第２半導体素子、該第３半導体素子及び該第４半導体素子の電流路の他端はエミッタであり、
前記外部に存在する第５半導体素子は、Ｐチャネル型ＦＥＴであり、
前記外部に存在する第５半導体素子の電流路の一端はソースであり他端はドレインであり、
前記第６半導体素子を含む場合、該第６半導体素子はＰＮＰ型バイポーラトランジスタであり、該第６半導体素子の電流路の一端はコレクタであり他端はエミッタであることを特徴とする。
【発明の効果】
【０００７】
（Ａ）本発明による整流回路は、制御端を有する半導体素子を整流電流路に使用しているため、整流による順方向電圧降下が極めて小さく、極めて低電力損失である。
（Ｂ）本発明による整流回路は、制御端を有する半導体素子を整流電流路に使用し、該整流電流路の両端の電位を制御回路が比較し、該半導体素子の電流路の導通／非導通の制御をするので、該整流電流路の電流の逆流がない。
（Ｃ）本発明による制御回路は、制御端を有する半導体素子の組み合わせにより整流電流路を制御するので、該整流電流路の他端から一端への電流の逆流がない。
（Ｄ）本発明による制御回路は、第１容量素子、第２容量素子を付加的に備えることにより、高速に整流電流路を遮断できる。
【図面の簡単な説明】
【０００８】
【図１】は、本発明による整流回路、制御回路の第１の実施の形態を示す回路構成図である。
【図２】は、本発明による整流回路、制御回路の第２の実施の形態を示す回路構成図である。
【図３】は、本発明による整流回路、制御回路の第３の実施の形態を示す回路構成図で
【発明を実施するための形態】
【０００９】
（１）第１の実施の形態
（１−１）回路構成
図１は、本発明による第１の実施の形態である整流回路及び該整流回路における整流電流路を構成する第５半導体素子であるＮチャネル型ＦＥＴＱ５を制御する制御回路を示す回路構成図である。
図１において破線で囲まれた部分が整流回路の一部を構成する該制御回路である。該制御回路は、第１半導体素子であるＮチャネル型ＦＥＴＱ１、第２半導体素子であるＮチャネル型ＦＥＴＱ２、第３半導体素子であるＮチャネル型ＦＥＴＱ３、第４半導体素子であるＮチャネル型ＦＥＴＱ４、第１抵抗素子である抵抗素子Ｒ１及び第２抵抗素子である抵抗素子Ｒ２で構成される。
【００１０】
以下、図１を参照して本発明の回路構成を説明する。
直流電源の正極電位を入力する端子Ｔ１（ダイオードでいうアノードに相当）、直流電源の正極電位を出力する端子Ｔ２（ダイオードでいうカソードに相当）が存在する。
端子Ｔ１には、第５半導体素子であるＮチャネル型ＦＥＴＱ５のソースＳが接続され、ＦＥＴＱ５のドレインＤは、端子Ｔ２に接続されている。電流は端子Ｔ１から端子Ｔ２へ、すなわち、ＦＥＴＱ５のソースＳからドレインＤへ電流が流れる。ドレインＤからソースＳに向かう電流は遮断されるように制御される。
【００１１】
さらに、端子Ｔ１には、第２半導体素子であるＮチャネル型ＦＥＴＱ２の一端であるドレインＤが接続され、端子Ｔ２には、第４半導体素子であるＮチャネル型ＦＥＴＱ４ドレインＤが接続される。
【００１２】
Ｎチャネル型ＦＥＴＱ２の他端であるソースにはＮチャネル型ＦＥＴＱ１の他端であるソースが接続され、Ｎチャネル型ＦＥＴＱ４の他端であるソースにはＮチャネル型ＦＥＴＱ３の他端であるソースが接続されている。
ＦＥＴＱ１の一端であるドレインＤは、第５半導体素子であるＮチャネル型ＦＥＴＱ５の第５制御端に接続されている。
【００１３】
ＦＥＴＱ１の第１制御端、ＦＥＴＱ２の第２制御端、ＦＥＴＱ３の第３制御端及びＦＥＴＱ４の第４制御端であるのゲートＧは接続され、この接続部は、ＦＥＴＱ３の一端であるドレインＤに接続されている。
また、ＦＥＴＱ３の一端であるドレインＤには第２抵抗素子である抵抗素子Ｒ２の一端が接続され、抵抗素子Ｒ２の他端は、ＦＥＴＱ１、ＦＥＴＱ２、ＦＥＴＱ３及びＦＥＴＱ４のゲートＧにバイアス電位を供給する外部の直流電源が印加される端子Ｔ３に接続される。
【００１４】
ＦＥＴＱ１の一端であるドレインＤは、第１抵抗素子である抵抗素子Ｒ１の一端に接続され、抵抗素子Ｒ１の他端は、ＦＥＴＱ１の一端であるドレインＤ及びＦＥＴＱ２の他端であるソースＳに電位を印加するための端子Ｔ３に接続される。
なお、特許請求の範囲において制御回路を記載した請求項に、「外部に存在する」という文言が使用されているが、これは該当するものが当該請求項に含まれないことを意味し、具体的には、第５半導体素子を示す。これは、他の実施の形態からも全て同様に引用される。
【００１５】
（１）第１の実施の形態
（１−２）回路動作
図１を参照して本発明の第１の実施の形態である整流回路及び制御回路の回路動作を説明する。
ＦＥＴＱ５のソースからドレインへ向かう電流路が整流電流路である。
本発明の図１の回路における整流回路は、ＦＥＴＱ５のソース（端子Ｔ１）をアノードとし、ＦＥＴＱ５のドレイン（端子Ｔ２）をカソードとしたダイオードを構成し、ＦＥＴＱ５のソース電位とＦＥＴＱ５のドレインの電位を制御回路が比較しＦＥＴＱ５のゲートＧに印加する電位を制御し、ＦＥＴＱ５の導通／非導通を制御する。
【００１６】
なお、本発明の回路動作説明において、各素子の電位はＦＥＴＱ２のドレイン電位を基準電位（＝端子Ｔ１の電位。）とする。各素子は端子Ｔ３に印加される直流正極性電位により動作する。
ＦＥＴＱ２のドレインＤを接地する必要はないが、ＦＥＴＱ２のドレインＤを接地する場合は、このドレインＤの電位は接地電位となる。
【００１７】
端子Ｔ１に外部の負荷動作用の外部の直流電源の一端を接続し、端子Ｔ２には該外部の負荷の一端を接続する。図１の回路には示されていないが、別の電流路により、該外部の直流電源の他端と該外部の負荷の他端を接続し、該外部の直流電源と該外部の負荷間の電流路を構成する。
本発明の説明において、該外部の直流電源の一端は正極性電位であり、該外部の直流電源の他端は負極性電位とする。
【００１８】
（１−２−１）ＦＥＴＱ５を非導通とする動作
ＦＥＴＱ４のドレインＤが開放状態のとき、ＦＥＴＱ３及びＦＥＴＱ４の電流路に電流は流れない。したがって、抵抗素子Ｒ２に電流は流れなく、ＦＥＴＱ３のドレイン電位は、端子Ｔ３の電位と同電位であり、ＦＥＴＱ１、ＦＥＴＱ２のゲート電位もＦＥＴＱ３のドレイン電位と同電位であり、ＦＥＴＱ１、ＦＥＴＱ２のゲート電位は、ＦＥＴＱ１、ＦＥＴＱ２を導通状態とするに十分な電位が印加され、ＦＥＴＱ１、ＦＥＴＱ２は導通状態である。
【００１９】
ＦＥＴＱ１、ＦＥＴＱ２が導通状態であれば、ＦＥＴＱ１のドレイン電位は略０Ｖであり、この電位が印加されるＦＥＴＱ５の第５制御端の電位も略０Ｖであり、ＦＥＴＱ５は非導通状態となる。
【００２０】
このとき、ＦＥＴＱ５のドレインＤからＦＥＴＱ５のソースＳに向かう電流は流れない。
よって、端子Ｔ１は、ダイオードのアノード、端子Ｔ２は、ダイオードのカソードとして、図１の回路は動作する。
【００２１】
端子Ｔ１と端子Ｔ２が同電位（ＦＥＴＱ２のドレインＤとＦＥＴＱ４のドレインＤが同電位であり、ＦＥＴＱ５のソースＳとＦＥＴＱ５のドレインＤが同である。）のとき、これは、外部条件により、端子Ｔ１と端子Ｔ２が同電位であることを意味するが、ＦＥＴＱ５が非導通の場合でも、端子Ｔ３から抵抗素子Ｒ２、ＦＥＴＱ３、ＦＥＴＱ４、端子Ｔ２の経路で電流が流れる。
【００２２】
抵抗素子Ｒ２の抵抗値ｒ２は小さく、抵抗素子Ｒ２に流れる電流は多いが、抵抗値ｒ２による電圧降下は小さい。
抵抗素子Ｒ１の抵抗値ｒ１は抵抗値ｒ２より大きく、抵抗素子Ｒ２に流れる電流は少ないが、抵抗値ｒ１による電圧降下は大きい。
抵抗値ｒ１、抵抗値ｒ２の設定は、ＦＥＴＱ１、ＦＥＴＱ２、ＦＥＴＱ３及びＦＥＴＱ４が導通を開始する第１〜第４制御端であるＦＥＴＱ１、ＦＥＴＱ２、ＦＥＴＱ３及びＦＥＴＱ４のゲートＧのスレッシホールド電圧にもよるが、ＦＥＴＱ１、ＦＥＴＱ２、ＦＥＴＱ３及びＦＥＴＱ４が同一特性の場合、抵抗値ｒ１＞抵抗値ｒ２と設定する。
これら、ＦＥＴＱ１〜Ｑ４の特性を同一とすることは、温度特性の観点からも好適である。
【００２３】
抵抗値ｒ２の値の設定と、ＦＥＴＱ３の特性にもよるが、ＦＥＴＱ３のドレインＤとＦＥＴＱ３のゲートＧは接続されているので、ＦＥＴＱ３のドレインＤからＦＥＴＱ３のゲートＧに負帰還がかかり、ＦＥＴＱ３のゲート電位は、２Ｖ程度となるよう均衡される。したがって、ＦＥＴＱ３は導通状態である。なお、端子Ｔ３には、２Ｖを超える電位を印加する。
【００２４】
ＦＥＴＱ４は、ドレイン接地であるため、ゲート電位は０．５Ｖ程度で導通状態となるがＦＥＴＱ３と同様の２Ｖ程度の電位がＦＥＴＱ４のゲートＧに印加されてＦＥＴＱ４は導通状態である。
【００２５】
ＦＥＴＱ１とＦＥＴＱ２も、ＦＥＴＱ３とＦＥＴＱ４と同様にゲート電位が印加され、導通状態である。したがって、ＦＥＴＱ１の一端であるドレイン電位が略０Ｖとなり、この電位が印加されるＦＥＴＱ５の第５制御端の電位も略０Ｖであり、ＦＥＴＱ５は非導通である。
【００２６】
（１−２−２）ＦＥＴＱ５を導通とする動作
ＦＥＴＱ５のドレイン電位がＦＥＴＱ５のソース電位より低下すると、ＦＥＴＱ５のドレインに接続されているＦＥＴＱ４のドレイン電位も低下し、ＦＥＴＱ４のゲート電位も低下する。
【００２７】
ＦＥＴＱ５のドレイン電位がＦＥＴＱ５のソース電位より低下する電位は、数ｍＶ〜数１０ｍＶ程度でよい、ただし、ＦＥＴＱ５ボディダイオードにより、ＦＥＴＱ５のドレイン電位がＦＥＴＱ５のソース電位より０．６Ｖ程度を超えて下ることはない。
【００２８】
ＦＥＴＱ４のドレイン電位が低下することにより、ＦＥＴＱ４のゲート電位も低下し、ＦＥＴＱ４ゲート電位と同電位のＦＥＴＱ１のゲート電位も低下する。
したがって、ＦＥＴＱ１は非導通となる。ＦＥＴＱ１のゲート電位は、２Ｖ程度から、数ｍＶ程度の低下でもＦＥＴＱ１は非導通となる。
【００２９】
ＦＥＴＱ１が非導通となると、ＦＥＴＱ２のボディダイオードによる導通があっても、抵抗素子Ｒ１に電流は流れない。
したがって、ＦＥＴＱ１のドレイン電位と抵抗素子Ｒ１の一端の電位は、端子Ｔ３の電位と同電位となる。
【００３０】
このため、ＦＥＴＱ５のゲート電位は、端子Ｔ３の電位と同電位となって、ＦＥＴＱ５は導通する。
【００３１】
ＦＥＴＱ５が導通することにより、ＦＥＴＱ５のソースからドレイン、すなわち、端子Ｔ１から端子Ｔ２へ向かう電流が流れる。
ＦＥＴＱ５のソースＳがダイオードのアノード、ＦＥＴＱ５のドレインがダイオードのカソードを構成する。
【００３２】
なお、ＦＥＴＱ１のゲート電位が低下し、ＦＥＴＱ１が非導通となっても、ＦＥＴＱ３及びＱ４は導通している。
ＦＥＴＱ２のドレイン電位（制御回路の基準電位）からみたＦＥＴＱ１、ＦＥＴＱ２、ＦＥＴＱ３及びＦＥＴＱ４のゲート電位は同一である。
したがって、ＦＥＴＱ１〜ＦＥＴＱ４のゲート電位は全て基準電位から低下する。
【００３３】
ただし、ＦＥＴＱ４のドレイン電位が低下しているため、ＦＥＴＱ４のソース電位も低下し、ＦＥＴＱ３のソース電位はＦＥＴＱ４のソース電位と同であり、ＦＥＴＱ３のソース電位に対するＦＥＴＱ３のゲート電位は元のままである（低下しない。）。
よって、相対的にはＦＥＴＱ３のゲート電位はＦＥＴＱ１のゲート電位より高い電位となっているため、ＦＥＴＱ３は導通し、ＦＥＴＱ１は非導通である。
【００３４】
（２）第２の実施の形態
（２−１）回路構成
図２は、本発明による第２の実施の形態である整流回路及び該整流回路における整流電流路を構成する第５半導体素子であるＮチャネル型ＦＥＴＱ５を制御する制御回路を示す回路構成図である。
図２において破線で囲まれた部分が整流回路の一部を構成する該制御回路である。該制御回路は、第１半導体素子であるＮＰＮバイポーラトランジスタＱ１、第２半導体素子であるＮＰＮバイポーラトランジスタＱ２、第３半導体素子であるＮＰＮバイポーラトランジスタＱ３、第４半導体素子であるＮＰＮバイポーラトランジスタＱ４、第１抵抗素子である抵抗素子Ｒ１及び第２抵抗素子である抵抗素子Ｒ２で構成される。
【００３５】
以下、図２を参照して本発明の回路構成を説明する。
直流電源の正極電位を入力する端子Ｔ１（ダイオードでいうアノードに相当）、直流電源の正極電位を出力する端子Ｔ２（ダイオードでいうカソードに相当）が存在する。
端子Ｔ１には、第５半導体素子であるＮチャネル型ＦＥＴＱ５のソースＳが接続され、ＦＥＴＱ５のドレインＤは、端子Ｔ２に接続されている。電流は端子Ｔ１から端子Ｔ２へ、すなわち、ＦＥＴＱ５のソースＳからドレインＤへ電流が流れる。ドレインＤからソースＳに向かう電流は遮断されるように制御される。
【００３６】
さらに、端子Ｔ１には、第２半導体素子であるＮＰＮバイポーラトランジスタＱ２の一端であるコレクタＣが接続され、端子Ｔ２には、第４半導体素子であるＮＰＮバイポーラトランジスタＱ４コレクタＣが接続される。
【００３７】
ＮＰＮバイポーラトランジスタＱ２の他端であるエミッタＥにはＮＰＮバイポーラトランジスタＱ１の他端であるエミッタＥが接続され、ＮＰＮバイポーラトランジスタＱ４の他端であるエミッタＥにはＮＰＮバイポーラトランジスタＱ３の他端であるエミッタＥが接続されている。
ＮＰＮバイポーラトランジスタＱ１の一端であるコレクタＣは、第５半導体素子であるＮチャネル型ＦＥＴＱ５の第５制御端に接続されている。
【００３８】
ＮＰＮバイポーラトランジスタＱ１の第１制御端、ＮＰＮバイポーラトランジスタＱ２の第２制御端、ＮＰＮバイポーラトランジスタＱ３の第３制御端及びＮＰＮバイポーラトランジスタＱ４のの第４制御端であるベースＢは接続され、この接続部は、ＮＰＮバイポーラトランジスタＱ３の一端であるコレクタＣに接続されている。
また、ＮＰＮバイポーラトランジスタＱ３の一端であるコレクタＣには第２抵抗素子である抵抗素子Ｒ２の一端が接続され、抵抗素子Ｒ２の他端は、ＮＰＮバイポーラトランジスタＱ１、ＮＰＮバイポーラトランジスタＱ２、ＮＰＮバイポーラトランジスタＱ３及びＮＰＮバイポーラトランジスタＱ４のベースＢにバイアス電位を供給する外部の直流電源が印加される端子Ｔ３に接続される。
【００３９】
ＮＰＮバイポーラトランジスタＱ１の一端であるコレクタＣは、第１抵抗素子である抵抗素子Ｒ１の一端に接続され、抵抗素子Ｒ１の他端は、ＮＰＮバイポーラトランジスタＱ１の一端であるコレクタＣ及びＮＰＮバイポーラトランジスタＱ２の他端であるエミッタＥに電位を印加するための端子Ｔ３に接続される。
【００４０】
（２）第２の実施の形態
（２−２）回路動作
図２を参照して本発明の第２の実施の形態である整流回路及び制御回路の回路動作を説明する。
ＦＥＴＱ５のソースからドレインへ向かう電流路が整流電流路である。
本発明の図２の回路における整流回路は、ＦＥＴＱ５のソース（端子Ｔ１）をアノードとし、ＦＥＴＱ５のドレイン（端子Ｔ２）をカソードとしたダイオードを構成し、ＦＥＴＱ５のソース電位とＦＥＴＱ５のドレインの電位を制御回路が比較しＦＥＴＱ５のゲートＧに印加する電位を制御し、ＦＥＴＱ５の導通／非導通を制御する。
【００４１】
なお、本発明の回路動作説明において、各素子の電位はＮＰＮバイポーラトランジスタＱ２のコレクタ電位を基準電位（＝端子Ｔ１の電位。）とする。各素子は端子Ｔ３に印加される直流正極性電位により動作する。
ＮＰＮバイポーラトランジスタＱ２のコレクタＣを接地する必要はないが、ＮＰＮバイポーラトランジスタＱ２のコレクタＣを接地する場合は、このコレクタＣの電位は接地電位となる。
【００４２】
端子Ｔ１に外部の負荷動作用の外部の直流電源の一端を接続し、端子Ｔ２には該外部の負荷の一端を接続する。図２の回路には示されていないが、別の電流路により、該外部の直流電源の他端と該外部の負荷の他端を接続し、該外部の直流電源と該外部の負荷間の電流路を構成する。
本発明の説明において、該外部の直流電源の一端は正極性電位であり、該外部の直流電源の他端は負極性電位とする。
【００４３】
（２−２−１）ＦＥＴＱ５を非導通とする動作
ＮＰＮバイポーラトランジスタＱ４のコレクタＣが開放状態のとき、ＮＰＮバイポーラトランジスタＱ３及びＮＰＮバイポーラトランジスタＱ４の電流路に電流は流れない。したがって、抵抗素子Ｒ２に電流は流れなく、ＮＰＮバイポーラトランジスタＱ３のコレクタ電位は、端子Ｔ３の電位と同電位であり、ＮＰＮバイポーラトランジスタＱ１、ＮＰＮバイポーラトランジスタＱ２のベース電位もＮＰＮバイポーラトランジスタＱ３のコレクタ電位と同電位であり、ＮＰＮバイポーラトランジスタＱ１のベース電位、ＮＰＮバイポーラトランジスタＱ２のベース電位は、ＮＰＮバイポーラトランジスタＱ１、ＮＰＮバイポーラトランジスタＱ２を導通状態とするに十分な電位が印加され、ＮＰＮバイポーラトランジスタＱ１、ＮＰＮバイポーラトランジスタＱは導通状態である。
【００４４】
ＮＰＮバイポーラトランジスタＱ１、ＮＰＮバイポーラトランジスタＱ２が導通状態であれば、ＮＰＮバイポーラトランジスタＱ１のコレクタ電位は略０Ｖであり、この電位が印加されるＦＥＴＱ５の第５制御端の電位も略０Ｖであり、ＦＥＴＱ５は非導通状態となる。
【００４５】
このとき、ＦＥＴＱ５のドレインＤからＦＥＴＱ５のソースＳに向かう電流は流れない。
よって、端子Ｔ１は、ダイオードのアノード、端子Ｔ２は、ダイオードのカソードとして、図２の回路は動作する。
【００４６】
端子Ｔ１と端子Ｔ２が同電位（ＮＰＮバイポーラトランジスタＱ２のコレクタＣとＮＰＮバイポーラトランジスタＱ４のコレクタＣが同電位であり、ＦＥＴＱ５のソースＳとＦＥＴＱ５のドレインＤが同である。）のとき、これは、外部条件により、端子Ｔ１と端子Ｔ２が同電位であることを意味するが、ＦＥＴＱ５が非導通の場合でも、端子Ｔ３から抵抗素子Ｒ２、ＮＰＮバイポーラトランジスタＱ３、ＮＰＮバイポーラトランジスタＱ４、端子Ｔ２の経路で電流が流れる。
【００４７】
抵抗素子Ｒ２の抵抗値ｒ２は小さく、抵抗素子Ｒ２に流れる電流は多いが、抵抗値ｒ２による電圧降下は小さい。
抵抗素子Ｒ１の抵抗値ｒ１は抵抗値ｒ２より大きく、抵抗素子Ｒ２に流れる電流は少ないが、抵抗値ｒ１による電圧降下は大きい。
抵抗値ｒ１、抵抗値ｒ２の設定は、ＮＰＮバイポーラトランジスタＱ１、ＮＰＮバイポーラトランジスタＱ２、ＮＰＮバイポーラトランジスタＱ３及びＮＰＮバイポーラトランジスタＱ４の電流増幅率ｈｆｅにもよるが、ＮＰＮバイポーラトランジスタＱ１、ＮＰＮバイポーラトランジスタＱ２、ＮＰＮバイポーラトランジスタＱ３及びＮＰＮバイポーラトランジスタＱ４が同一特性の場合、抵抗値ｒ１＞抵抗値ｒ２と設定する。
これら、バイポーラトランジスタＱ１〜Ｑ４の特性を同一とすることは、温度特性の観点からも好適である。
【００４８】
バイポーラトランジスタＱ３は、コレクタＣとベースＢが接続されているため、見かけ上は、バイポーラトランジスタＱ３のベースＢとエミッタＥはＰＮ接合として、抵抗素子Ｒ２の一端とバイポーラトランジスタＱ４の他端との間に挿入されているように見える。
しかしながら、バイポーラトランジスタＱ３は、コレクタＣとベースＢが接続されていても、バイポーラトランジスタとしての動作をする。
【００４９】
バイポーラトランジスタＱ３は、コレクタＣとベースＢが接続されているため、バイポーラトランジスタＱ３が導通状態のときでも、バイポーラトランジスタＱ３のコレクタＣとエミッタＥ間の電位差は略０Ｖではなく、ベースＢとエミッタＥ間の電位差と同一の電位差となる。
【００５０】
バイポーラトランジスタ３のコレクタＣとベースＢは接続されているため、負帰還回路を構成し、バイポーラトランジスタＱ３のコレクタＣからベースＢに負帰還がかかり、バイポーラトランジスタＱ３のベース電位を均衡させる。
【００５１】
バイポーラトランジスタＱ３のｈｆｅにより、バイポーラトランジスタＱ３のベース電流は少なく、バイポーラトランジスタＱ３を導通とする最小限のベース電流が流れるため、バイポーラトランジスタＱ３のベースＢとエミッタＥの電位差が略０．６Ｖである。この電位は、バイポーラトランジスタＱ３のコレクタＣからベースＢへの負帰還による均衡電位である。
【００５２】
バイポーラトランジスタＱ３のベース電位は、バイポーラトランジスタＱ２〜バイポーラトランジスタＱ４のベースＢに印加され、バイポーラトランジスタＱ１〜バイポーラトランジスタＱ４は導通状態である。したがって、バイポーラトランジスタＱ１の一端であるコレクタ電位が略０Ｖとなり、この電位が印加されるＦＥＴＱ５の第５制御端の電位も略０Ｖであり、ＦＥＴＱ５は非導通である。
【００５３】
（２−２−２）ＦＥＴＱ５を導通とする動作
ＦＥＴＱ５のドレイン電位がＦＥＴＱ５のソース電位より低下すると、ＦＥＴＱ５のドレインに接続されているバイポーラトランジスタＱ４のコレクタ電位も低下し、バイポーラトランジスタＱ４のベース電位も低下する。
【００５４】
ＦＥＴＱ５のドレイン電位がＦＥＴＱ５のソース電位より低下する電位は、数ｍＶ〜数１０ｍＶ程度でよい、ただし、ＦＥＴＱ５ボディダイオードにより０．６Ｖ程度以上は下がらない。
【００５５】
バイポーラトランジスタＱ４のコレクタ電位が低下することにより、バイポーラトランジスタＱ４のベース電位も低下し、バイポーラトランジスタＱ４ベース電位と同電位であるバイポーラトランジスタＱ１及びバイポーラトランジスタＱ２のベース電位も低下する。
したがって、バイポーラトランジスタＱ１及びＱ２は非導通となる。バイポーラトランジスタＱ１及びＱ２のベース電位は、０．６Ｖ程度から、数ｍＶの低下でもバイポーラトランジスタＱ１及びＱ２は非導通となる。
【００５６】
バイポーラトランジスタＱ１が非導通となると、抵抗素子Ｒ１に電流は流れない。
したがって、バイポーラトランジスタＱ１のコレクタ電位と抵抗素子Ｒ１の一端の電位は、端子Ｔ３の電位と同電位となる。
【００５７】
このため、ＦＥＴＱ５のゲート電位は、端子Ｔ３の電位と同電位となって、ＦＥＴＱ５は導通する。
【００５８】
ＦＥＴＱ５が導通することにより、ＦＥＴＱ５のソースからドレイン、すなわち、端子Ｔ１から端子Ｔ２へ向かう電流が流れる。
ＦＥＴＱ５のソースＳがダイオードのアノード、ＦＥＴＱ５のドレインがダイオードのカソードを構成する。
【００５９】
なお、バイポーラトランジスタＱ１及びＱ２のベース電位が低下し、バイポーラトランジスタＱ１及びＱ２が非導通となっても、バイポーラトランジスタＱ３及びＱ４は導通している。
バイポーラトランジスタＱ２のコレクタ電位（制御回路の基準電位）からみたバイポーラトランジスタＱ１、バイポーラトランジスタＱ２、バイポーラトランジスタＱ３及びバイポーラトランジスタＱのゲート電位は同一である。
したがって、バイポーラトランジスタＱ１〜バイポーラトランジスタＱ４のベース電位は全て基準電位から低下する。
【００６０】
ただし、バイポーラトランジスタＱ４のコレクタ電位が低下しているため、バイポーラトランジスタＱ３のエミッタ電位も低下し、バイポーラトランジスタＱ３のエミッタ電位に対するバイポーラトランジスタＱ３のベース電位は元のままである。（低下しない。）  また、バイポーラトランジスタＱ４のコレクタ電位に対するバイポーラトランジスタＱ４のベース電位も元のままである。（低下しない。）
よって、相対的にはバイポーラトランジスタＱ３及Ｑ４のベース電位は、バイポーラトランジスタＱ１及びＱ２のベース電位より高い電位となっているため、バイポーラトランジスタＱ３及びＱ４は導通している。
【００６１】
（３）第３の実施の形態
（３−１）回路構成
図３は、本発明による第３の実施の形態である整流回路及び該整流回路における整流電流路を構成する第５半導体素子であるＮチャネル型ＦＥＴＱ５を制御する制御回路を示す回路構成図である。
図３において破線で囲まれた部分が整流回路の一部を構成する該制御回路である。該制御回路は、第１半導体素子であるＮＰＮバイポーラトランジスタＱ１、第２半導体素子であるＮＰＮバイポーラトランジスタＱ２、第３半導体素子であるＮＰＮバイポーラトランジスタＱ３、第４半導体素子であるＮＰＮバイポーラトランジスタＱ４、第１抵抗素子である抵抗素子Ｒ１及び第２抵抗素子である抵抗素子Ｒ２で構成される。
【００６２】
上記の回路構成においては、本発明による第２の実施の形態である図２と同一であるが、制御回路の用途に応じて選択的に以下（１）〜（３）の各素子が図３の制御回路（破線で囲まれた部分に示す。）に追加される。
（１）定電圧素子であるツェナーダイオードＺｅ、第１容量素子であるコンデンサＣ１、整流素子であるダイオードＤ及び第３抵抗素子である抵抗素子Ｒ３。
（２）第２容量素子であるコンデンサＣ２。
（３）第６半導体素子であるＮＰＮバイポーラトランジスタＱ６、第４抵抗素子である抵抗素子Ｒ４、第５抵抗素子である抵抗素子Ｒ５。
【００６３】
以下、図３を参照して本発明の回路構成を説明する。
ただし、図２の回路と同一の部分は、図２の各素子と同一の符号を付して、図２の説明を援用し、重複する回路説明を省略し、上記（１）、（２）及び（３）により付加された回路構成の説明をする。
【００６４】
（上記（１）の説明）
ツェナーダイオードＺｅとコンデンサＣ１の並列接続回路は、ＮＰＮバイポーラトランジスタＱ１の一端であるコレクタＣと端子Ｔ４の接続部と、第５半導体素子であるＦＥＴＱ５の第５制御端であるゲートＧとの間に接続され、ツェナーダイオードの向きは、ＮＰＮバイポーラトランジスタＱ１の一端であるコレクタＣにカソードが接続される方向である。
【００６５】
ツェナーダイオードＺｅのアノードには、整流素子であるダイオードＤのアノードが接続され、ダイオードＤのカソードには、第３抵抗素子である抵抗素子Ｒ３の一端が接続され、抵抗素子Ｒ３の他端は、ＮＰＮバイポーラトランジスタＱ２の一端であるコレクタＣに接続されている。
【００６６】
（上記（２）の説明）
第２半導体素子であるＮＰＮバイポーラトランジスタＱ２の一端（コレクタＣ）とＮＰＮバイポーラトランジスタＱ２の他端（エミッタＥ）間には、第２容量素子であるコンデンサＣ２が接続されている。
【００６７】
（上記（３）の説明）
ＮＰＮバイポーラトランジスタＱ１の一端（コレクタＣ）に、第６半導体素子であるＮＰＮバイポーラトランジスタＱ６の一端（コレクタＣ）が接続され、ＮＰＮバイポーラトランジスタＱ２の一端（コレクタＣ）には、第６半導体素子であるＮＰＮバイポーラトランジスタＱ６の他端（エミッタＥ）が接続されている。
【００６８】
端子Ｔ５とＮＰＮバイポーラトランジスタＱ６の第６制御端であるベースＢ間に、第５抵抗素子である抵抗素子Ｒ５が接続され、ＮＰＮバイポーラトランジスタＱ２の一端とＮＰＮバイポーラトランジスタＱ６のベースＢ間には、第４抵抗素子である抵抗素子Ｒ４が接続されている。
【００６９】
この各素子（上記（１）〜（３））の追加以外は、第２の実施の形態である図２の整流回路及び制御回路と相違する部分はない。
【００７０】
上記（１）、（２）及び（３）に記載した各素子は、（１）、（２）、（３）それぞれの単位毎に選択して付加することが可能である。（１）、（２）、（３）に記載した各素子は、全て同時に制御回路に使用することができるが、（１）、（２）、（３）のうち一つだけ選択したり、複数の組み合わせで使用することができる。
【００７１】
（３）第３の実施の形態
（３−２）回路動作
図３を参照して本発明の第３の実施の形態である整流回路及び制御回路の回路動作を説明する。
【００７２】
ただし、図３の整流回路及び該整流回路における整流電流路を構成する第５半導体素子であるＮチャネル型ＦＥＴＱ５の回路動作、ＦＥＴＱ５を制御する制御回路（図３の破線で囲まれた回路から、上記（１）、（２）及び（３）の各素子を除いた回路を意味する。）の回路動作は、第２の実施の形態である図２に示す制御回路の動作と同様であるから図２における回路動作説明を援用し重複する回路動作説明を割愛し、上記（１）、（２）、（３）により追加された回路動作を順次説明する。
【００７３】
（３−２−１）上記（１）の各素子を追加した回路動作
コンデンサＣ１は、端子Ｔ３に印加される電位を抵抗素子Ｒ１、コンデンサＣ１、ダイオードＤ、抵抗素子Ｒ３、端子Ｔ１の電流路で充電される。
コンデンサＣ１の電位極性は、ツェナーダイオードＺｅのカソード側が正極性、ツェナーダイオードＺｅのアノード側が負極性となる。
【００７４】
ＦＥＴＱ５が導通している状態で、急速にＦＥＴＱ５を非導通状態に遷移する需要がある場合、端子Ｔ４を端子Ｔ１に接続すると、コンデンサＣ１の充電電位極性である端子Ｔ４側が正極性電位、ＦＥＴＱ５のゲートＧ側が負極性電位であるため、単にＦＥＴＱ５の第５制御端であるゲートＧを端子Ｔ１に直接接続するよりも、コンデンサＣ１の電位極性によりＦＥＴＱ５のゲートＧに蓄積された電荷を急速に放電でき、ＦＥＴＱ５は急速に導通状態から非導通状態に遷移する。
【００７５】
この需要は、スイッチング電源等のダイオードとして整流回路に使用するえＦＥＴ制御回路より簡素な回路であり、スイッチング電源等のダイオードとして好適であり、高周波でＦＥＴＱ５を導通から非導通に制御できる制御回路を実現できる。
ＯＲｉｎｇＦＥＴダイオードとして使用する場合、低周波の交流を整流する場合、等、は高速スイッチングの需要は無いため、この（１）の付加回路は、特に必要としない。
【００７６】
コンデンサＣ１の両端の電圧は、ツェナーダイオードのツェナー電圧まで充電できる。ツェナーダイオードＺｅは、端子Ｔ３に印加された電位をＦＥＴＱ５のゲートＧに印加
する。
ツェナーダイオードＺｅのツェナー電圧は、ＦＥＴＱ５のゲート電位をＦＥＴＱ５が導
通する電位となるように設定する。すなわち、該ツェナー電圧は、ＦＥＴＱ５が完全に導通するためのゲートスレッシホールド電圧より小さく、ＦＥＴＱ５のゲート電位を充分満たすように設定するか、又は端子Ｔ３の電位とも関連するので、端子Ｔ３の電位を高くし、ＦＥＴＱ５のゲートスレッシホールド電位、ツェナー電圧とも関連する最適値電位に設定する。
【００７７】
（３−２−２）上記（２）の素子を追加した回路動作
コンデンサＣ２の両端は、ＮＰＮバイポーラトランジスタＱ２のエミッタＥとコレクタＣ間に接続されているため、ＮＰＮバイポーラトランジスタＱ１のエミッタＥの電位を急速に端子Ｔ１の電位とすることができる。すなわち、バイポーラトランジスタＱ２のエミッタＥとコレクタＣ間をバイパスし、バイポーラトランジスタＱ２が非導通状態から導通状態に遷移する時間を必要としない。
【００７８】
ＮＰＮバイポーラトランジスタＱ１とＮＰＮバイポーラトランジスタＱ２を導通状態と
し、ＮＰＮバイポーラトランジスタＱ１のコレクタＣの電位を略０Ｖとし、ＦＥＴＱ５のゲート電位を低下させ、ＦＥＴＱ５を急速に非導通状態に遷移する場合に好適である。
【００７９】
この（２）の素子を使用するときも、上記（１）の回路各素子と組み合わせると、より高速にＦＥＴＱ５を導通状態から非導通状態に遷移することが可能であり、より好適である。
【００８０】
（３−２−３）上記（３）の各素子を追加した回路動作
第６半導体素子であるバイポーラトランジスタＱ６の電流路の両端は、端子Ｔ４と端子Ｔ１間に接続されている。すなわち、バイポーラトランジスタＱ６の一端と他端は、バイポーラトランジスタＱ１のコレクタＣとバイポーラトランジスタＱ２のコレクタＣ間に接続されている。
第４抵抗素子である抵抗素子Ｒ４は、バイポーラトランジスタＱ６のベース接地抵抗であり、第５抵抗素子である抵抗素子Ｒ５は、バイポーラトランジスタＱ６のベース電流制限抵抗である。
【００８１】
端子Ｔ５に正極性電位を印加すると、バイポーラトランジスタＱ６の第６制御端であるベースＢには順方向バイアス電流が流れ、バイポーラトランジスタＱ６のコレクタＣとエミッタＥ間は導通する。端子Ｔ５に印加する正極性電位は、０．６Ｖ以上である。
【００８２】
端子Ｔ４を端子Ｔ１に接続（端子Ｔ４を端子Ｔ１間短絡）することは、端子Ｔ４に０Ｖ電位を印加することを意味し、端子Ｔ５に正極性電位を印加することは、端子Ｔ４と端子Ｔ１が接続されることを意味する。
【００８３】
したがって、外部の制御回路、たとえば、スイッチング電源のクロックパルス信号が０Ｖ電位を標準出力としている場合、この出力電位を図３の回路の端子Ｔ４に印加し、コンデンサＣ１の電荷を放電させる。
これにより、ＦＥＴＱ５のゲート電位を負電位とし、ＦＥＴＱ５を導通状態から非導通状態に遷移する場合。
また、外部の制御回路（同様に、たとえば、スイッチング電源のクロックパルス信号を出力する回路）が正極性電位を標準出力としている場合、この出力電位を図３の回路の端子Ｔ５に印加し、バイポーラトランジスタＱ６のベースＢに順バイアス電位を与え、バイポーラトランジスタＱ６を非導通状態から導通状態とし、ＦＥＴＱ５のゲート電位を負電位とし、ＦＥＴＱ５を導通状態から非導通状態に遷移する場合。
この両者は、ＦＥＴＱ５を導通状態から非導通状態に遷移させる効果は同一である。
【００８４】
よって、外部の制御回路の制御出力電位の極性に応じて、端子Ｔ４と端子Ｔ５を使い分けることができる。
【００８５】
（４）第４の実施の形態
（４−１）回路構成
第４の実施の形態は、図示しないが、第３の実施の形態における図３の制御回路のバイポーラトランジスタＱ１、バイポーラトランジスタＱ２、バイポーラトランジスタＱ３、バイポーラトランジスタＱ４を、それぞれ、ＦＥＴＱ１、ＦＥＴＱ２、ＦＥＴＱ３、ＦＥＴＱ４に置換した回路構成とする。
【００８６】
したがって、第１の実施の形態である図１の整流回路の制御回路に、第３の実施の形態である図３の整流回路の制御回路の上記付加素子（１）、（２）、（３）を選択的に付加したものと同一となる。
【００８７】
したがって、第４の実施の形態の回路説明は、第１の実施の形態の図１と、第３の実施の形態の図３の回路説明を援用し、重複する説明は割愛する。
【００８８】
（４）第４の実施の形態
（４−２）回路動作
第１の実施の形態である図１の回路動作説明は、説明済であり、第３の実施の形態である図３の回路動作説明も説明済である。
【００８９】
したがって、第４の実施の形態である図示しないが、図１と図３の上記付加素子（１）、（２）及び（３）の説明を援用し、重複する説明を割愛する。
【００９０】
（補足事項１）
第１の実施の形態である図１のＮチャネル型ＦＥＴＱ１〜ＦＥＴＱ５は、Ｐチャネル型ＦＥＴに置き換えることが可能である。
このとき、端子Ｔ３の電位は負極性電位となる。また、ＦＥＴＱ５の電流は、ドレインＤからソースＳに流れる整流電流路となる。すなわち、ドレインＤがアノード、ソースＳがカソードとなる。
【００９１】
Ｐチャネル型ＦＥＴを使用しても、Ｎチャネル型ＦＥＴを使用した図１の制御回路の動作原理と同一である。
全て、各素子の電位極性が反転するのみである。
【００９２】
（補足事項２）
第２の実施の形態である図２のＮＰＮバイポーラトランジスタＱ１〜Ｑ４は、ＰＮＰバイポーラトランジスタに置き換えることが可能である。
このとき、端子Ｔ３の電位は負極性電位となる。また、ＦＥＴＱ５はＰチャネル型ＦＥＴを使用する。ＦＥＴＱ５の電流は、ドレインＤからソースＳに流れる整流電流路となる。すなわち、ドレインＤがアノード、ソースＳがカソードとなる。
【００９３】
図２の制御回路にＰＮＰバイポーラトランジスタを使用しても、それは、ＮＰＮバイポーラトランジスタを使用した図２の制御回路の動作原理と同一である。
全て、各素子の電位極性が反転するのみである。
【００９４】
（補足事項３）
第３の実施の形態である図３も、（補足事項２）のＮＰＮバイポーラトランジスタからＰＮＰバイポーラトランジスタに置き換えること、ＦＥＴＱ５の説明と同様である。そして、ツェナーダイオードＺｅのアノードとカソード、ダイオードＤのアノードとカソードの極性も逆となる。
バイポーラトランジスタＱ６もＰＮＰバイポーラトランジスタとする。したがって、端子Ｔ５には負極性電位を印加して、第３の実施の形態の図３の制御回路と同様な動作をする。
全て、各素子の電位極性が反転するのみである。
【００９５】
（補足事項４）
第４の実施の形態も、（補足事項１）から（補足事項３）の説明を援用し、ＦＥＴを全てＰチャネル型ＦＥＴとし、全て、各素子の電位極性が反転するのみである。
【符号の説明】
【００９６】
Ｑ１〜Ｑ６        半導体素子
Ｒ１〜Ｒ５        抵抗素子
Ｚｅ              定電圧素子
Ｄ                整流素子
Ｃ１、Ｃ２        容量素子
Ｔ１〜Ｔ５        端子
【図１】
0005524717.tif 000002
【図２】
0005524717.tif 000003
【図３】
0005524717.tif 000004