(57)【特許請求の範囲】
【請求項１】
少なくともゲート絶縁膜、ゲート電極、ソース電極、ドレイン電極及び半導体層を有する電界効果トランジスタにおいて、該半導体層が塗布法により形成され、ソース電極及び／又はドレイン電極がゲート絶縁膜の凹部に配置された構造を有する電界効果トランジスタであってゲート絶縁膜表面に対するソース電極及び／又はドレイン電極の高さが、１０ｎｍ以上である電界効果トランジスタ。
【請求項２】
ソース電極及び／又はドレイン電極とゲート絶縁膜との間に接着層を有する請求項１に記載の電界効果トランジスタ。
【請求項３】
ゲート絶縁膜の凹部の高さが、接着層の膜厚よりも大きい請求項２に記載の電界効果トランジスタ。
【請求項４】
半導体層が、半導体の前駆体を含有する塗布液を塗布し、その後半導体に変換して半導体層としたものである請求項１乃至３のいずれかに記載の電界効果トランジスタ。
【請求項５】
請求項１乃至４のいずれかに記載の電界効果トランジスタを用いた電子デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果トランジスタに関する。
【背景技術】
【０００２】
従来、電界効果トランジスタなどの電子デバイスは、蒸着、PVD（物理蒸着法）、CVD（化学蒸着法）などの高真空下での素子作製プロセスを経て製造されていたため、製造ラインに高価な設備を必要とし、多くのエネルギーを要していた。
一方、塗布プロセスによって半導体層を形成できる塗布型半導体材料は、大面積の電子デバイスを高価な設備を必要とせず低コスト、低エネルギーで製造できる利点がある。
【０００３】
このような半導体材料の例として、特許文献１には、ビシクロ化合物を基板上に塗布して、半導体材料へ変換させて電界効果トランジスタとする記載がある。この方法は、溶解性の高いビシクロ化合物を加熱によりエチレンを脱離し、平面性の高い構造となることで、アモルファスまたはアモルファスに近い半導体層を形成する。そのため、低分子でありながら塗布プロセスにより製膜することが可能であり、さらに高い移動度を持った電界効果トランジスタを形成することができる。
しかしながら、本願発明者らの検討によれば、移動度のばらつきが大きく、実用上には問題があった。
【０００４】
一方、ソース・ドレイン電極をゲート絶縁膜に埋め込み、電極の高さをゲート絶縁膜表面の高さに近づけることで移動度の向上を行った例がある。特許文献２では、Cr接着層とAuからなるソース・ドレイン電極をゲート絶縁膜上に形成した凹部に作製し、その高さをゲート絶縁膜表面と同等にすることで、蒸着によって形成した半導体ペンタセンの結晶膜が連続的にソース・ドレイン電極間に形成され、移動度の向上、オン電流の増加がなされている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００３−３０４０１４号公報
【特許文献２】特開２００８−４１９１４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
従来の電界効果トランジスタには、移動度、Ｖｔｈ（スレッショルド電圧）、Ｏｎ／Ｏｆｆ比などの半導体特性にバラツキを生じる問題が有った。
【０００７】
本発明は上記の課題に鑑みて創案されたもので、塗布型の半導体材料を使用した電界効果トランジスタの移動度のばらつきを抑制する方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の発明者は、上記の課題を解決するべく鋭意検討した結果、半導体層を塗布法で形成し、ソース・ドレイン電極をゲート絶縁膜に埋め込むことで、移動度のばらつき抑制が実現できる電界効果トランジスタが得られることを見出し、本発明を完成させた。
すなわち本発明は、（１）少なくともゲート絶縁膜、ゲート電極、ソース電極、ドレイン電極及び半導体層を有する電界効果トランジスタにおいて、該半導体層が塗布法により形成され、ソース電極及び／又はドレイン電極がゲート絶縁膜の凹部に配置された構造を有する電界効果トランジスタであってゲート絶縁膜表面に対するソース電極及び／又はドレイン電極の高さが、１０ｎｍ以上である電界効果トランジスタに存する。そしてより好ましくは、（２）ソース電極及び／又はドレイン電極とゲート絶縁膜との間に接着層を有
する（１）に記載の電界効果トランジスタ、さらに好ましくは（３）ゲート絶縁膜の凹部の高さが、接着層の膜厚よりも大きい（２）に記載の電界効果トランジスタ、特に好ましくは（４）半導体層が、半導体の前駆体を含有する塗布液を塗布し、その後半導体に変換して半導体層としたものである（１）乃至（３）のいずれかに記載の電界効果トランジスタに存する。
【発明の効果】
【０００９】
本発明により、有機半導体材料を使用した電界効果トランジスタにおいて、素子間の移動度のばらつきが小さく、安定した性能の電界効果トランジスタを得ることができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の一実施形態における電界効果トランジスタの構造である。
【図２】実施例におけるソース・ドレイン電極の作成方法である。
【図３】実施例におけるソース・ドレイン電極の断面ＳＥＭ像である。
【発明を実施するための形態】
【００１１】
以下、本発明の実施形態を詳細に説明する。
以下に記載する構成要件の説明は、本発明の実施形態の一例（代表例）であり、本発明はその要旨を超えない限り、これらの内容に特定はされない。
本発明は、少なくともゲート絶縁膜、ゲート電極、ソース電極、ドレイン電極及び半導体層を有する電界効果トランジスタにおいて、該半導体層が塗布法により形成され、ソース電極及び／又はドレイン電極がゲート絶縁膜の凹部に配置された構造を有する電界効果トランジスタである。
【００１２】
（ソース電極、ドレイン電極）
本発明のソース電極及び／又はドレイン電極は、ゲート絶縁膜の凹部に配置された構造を有することを特徴とする。ゲート絶縁膜の凹部に配置されたとは、ゲート絶縁膜表面に対して、ソース電極及び／又はドレイン電極が埋め込まれた構造であることである。ゲート絶縁膜の凹部の高さは少なくとも１ｎｍ以下であることが好ましい。さらに好ましくは５ｎｍ以下であり、より好ましくは１０ｎｍ以下である。高さの差が小さすぎると電極の埋め込みによる移動度のバラツキ抑制効果が得られず、大きすぎるとソース電極及び／又はドレイン電極とゲート電極間のリークが生じ易くなる。
【００１３】
ソース電極及び／又はドレイン電極とゲート絶縁膜との間に、後述の接着層を使用する場合、ゲート絶縁膜の凹部の高さは、接着層の膜厚よりも大きいことが望ましい。接着層は、電荷注入効率は良いが、基板から剥離し易い電極材料に対して用いられている。しかし、接着層を使用した場合でも、電極末端における接着層と電極材料間の剥離が生じることがあり、電界効果トランジスタの特性にバラツキを引き起こす。電極接着層をゲート絶縁膜表面よりも低くすることにより、剥離が生じにくくなり、さらに接着層と電極間に剥離が生じた場合でも特性のバラツキが抑制されると考えられる。
【００１４】
図１に、ゲート絶縁膜の凹部の高さの定義方法を示す。
ゲート絶縁膜表面に対するソース電極及び／又はドレイン電極の高さは特に限定はないが、１０μｍ以下であることが好ましい。さらに好ましくは１μｍ以下、より好ましくは５００ｎｍ以下、特に好ましくは２００ｎｍ以下である。又、１０ｎｍ以上が好ましく、さらに好ましくは２０ｎｍ以上である。ゲート絶縁膜表面に対するソース電極及び／又はドレイン電極の高さが高すぎると、薄膜内の応力の増大によって剥離が生じ易くなるといった問題点がある。低すぎると、ソース電極及び／又はドレイン電極から半導体層への電荷注入の効率が低下する可能性がある。
【００１５】
本発明のソース・ドレイン電極の種類は特に限定はない。具体的には、Ａｕ、Ｃｏ、Ｃｕ、Ｉｒ、Ｍｏ、Ｎｉ、Ｐｄ、Ｐｔ、Ｔｅ、Ｗ等の金属および合金、積層膜を用いることができる。その他にも、ＮｉＯｘ、ＣｏＯｘ、ＣｕＯｘ、ＩＴＯ、ＩＺＯ、ＩＷＺＯ、ＩＧＺＯなどの金属酸化物を電極に用いても良い。好ましくは、Ａｕである。また、空気中や酸素雰囲気下において加熱したり、ＵＶ・オゾン処理やＯ２プラズマ処理することによ
ってソース・ドレイン電極表面に酸化物の層を作製しても良い。
ソース・ドレイン電極には、接着層を隣接することができる。接着層としては、特に限定はないが、具体的にはＣｒ、Ｔｉ、Ｍｏ、Ｗ等が挙げられる。
ソース、ドレイン電極の表面の仕事関数は、４．６ｅＶ以上であることが好ましい。さらに好ましくは、５．０ｅＶ以上である。
【００１６】
（半導体層）
本発明の半導体層は塗布法で形成されることを特徴とする。塗布法で半導体層を形成すると、生産性の観点と、半導体層とソース電極及び／又はドレイン電極との接合の点から塗布法で形成されることが好ましい。塗布法によって形成されることにより、ソース電極、ドレイン電極との接合が隙間無く良好となる傾向がある。
塗布法は、特に限定はないが、スピンコート、インクジェット、スクリーン印刷、凸版印刷、凹版印刷、グラビアオフセット印刷の方法が挙げられる。
半導体層を塗布法によって形成する方法としては、特に限定はないが、具体的には１）半導体の前駆体を含有する塗布液を塗布し、その後半導体に変換して半導体層とする、２）半導体を含む塗布液を塗布し、乾燥後半導体層とする方法が挙げられる。好ましくは、１）半導体の前駆体を含有する塗布液を塗布し、その後半導体に変換して半導体層とする方法である。
【００１７】
塗布型半導体としては特に限定はない。有機半導体材料や無機半導体材料を用いても良い。有機低分子材料としては、ペンタセン等のアセン類、オリゴチオフェンやベンゾチオフェン等の含複素縮合間化合物、ぺリレンジイミド等のイミド化合物、ポルフィリン、フタロシアニン等のアヌレン化合物が挙げられ、中でもポルフィリン、フタロシアニン等のアヌレン化合物が好ましい。有機高分子材料としては、ポリチオフェン、ポリパラフェニレンビニレン、無機材料としては、カーボンナノチューブ、シリコン、ＩＧＺOやＺｎＯ
等の酸化物半導体が上げられる。好ましくは加熱により逆ディールス・アルダー反応を起こす熱変換型のビシクロ構造であり、中でも式（Ｉ）にあるビシクロベンゾポルフィリン類が好ましい。
【００１８】
【化１】
0005644065.tif 000002
【００１９】
本発明の半導体層は、ポルフィリン骨格を有する化合物であることが好ましい。ポルフィリン化合物としては、特に限定はないが、好ましい化合物の例を挙げる。ここでは、無金属体の構造を例示しているが、以下の例に対応するＺｎ，Ｃｕ，Ｎｉ，Ｍｇ，Ｐｔ，Ｃｏ，Ｐｄ，Ｓｉ，Ｔｉ，Ｍｎ，Ｆｅ，Ｍｏ，Ｃｒ，Ｉｒ，Ｒｕ，Ｐｂ，Ｎｉ等の金属塩や、更に置換基を有する化合物であっても同様に好ましい例として使用することができる。また、対称性の良い分子構造を主に例示しているが、部分的な構造の組み合わせによる非対称構造であっても使用できる。もちろん本発明ではこれらの例示化合物に限定されるわけではない。
本発明の電界効果トランジスタは、該半導体層が塗布法により形成され、ソース電極及び／又はドレイン電極がゲート絶縁膜の凹部に配置された構造を有することにより、電界効果トランジスタの移動度のばらつきを抑制するものである。このメカニズムは明らかで
はないが、塗布プロセスにおいては、塗布後のアニーリングによって半導体層の結晶化及び焼き締めを行うため、半導体層に収縮が生じる。そのため、ソース・ドレイン電極の形状のばらつき、及び接着層からの剥離による影響が、半導体層とソース・ドレイン電極間の接合に現れ易いと考えられる。ソース・ドレイン電極が、ゲート絶縁膜の凹部に配置された構造を有することにより、ソース・ドレイン電極の均一性が増し、接着層からの剥離が生じ難くなるため、電界効果トランジスタの移動度のばらつきが抑制されたと考えられる。
【００２０】
（ゲート電極）
本発明のゲート電極としては、特に限定はないが、具体的には導電性ｎ型シリコンウェハー、タンタル、アルミニウム、銅、クロム、モリブデンやこれらの金属を用いた合金および積層膜、ポリアニリン、ポリピロール、ＰＥＤＯＴ等の導電性高分子、金属粒子を用いた導電性インク等も使用可能である。
【００２１】
（ゲート絶縁膜）
本発明のゲート絶縁膜の種類には特に限定はない。具体的には、ポリイミド、ポリビニルフェノール、ポリビニルアルコール、エポキシ等の絶縁ポリマーを塗布・焼成したり、ＣＶＤやスパッターによってＳｉＯ２やＳｉＮｘ、ＳｉＯｘＮｙ、酸化アルミニウム、酸化タンタル等を形成しても構わない。また、ゲート電極にタンタルやアルミニウムを用いている場合は、陽極酸化によりゲート電極表面に形成される酸化タンタルや酸化アルミニウムを用いても良い。
【００２２】
（基板）
本発明の基板の種類は特に限定はないが、具体的には、ガラス、石英等の無機材料や、ポリイミド膜、ポリエステル膜、ポリエチレン膜、ポリフェニレンスルフィド膜、ポリパラキシリレン膜等の絶縁プラスチック、無機材料、金属・合金板、絶縁プラスチックを組み合わせたハイブリッド基板等が使用可能である。又、導電性ｎ型シリコンウェハーのように、後述のゲート絶縁膜と基板が一体になったものを用いても構わない。
【００２３】
（電界効果トランジスタ）
図１に、本発明を用いたボトムコンタクト・ボトムゲート型電界効果トランジスタの概略図を示す。本発明を用いた電界効果トランジスタの構造としては他にも、ボトムコンタクト・トップゲート型、トップ・ボトムコンタクト型等が有る。また、ソース・ドレイン電極の上下にゲート電極を有するデュアルゲート型を用いても良い。
（電界効果トランジスタの製造方法）
以下に、図２を用いて本電界効果トランジスタの製造方法について説明するが、本発明はその趣旨に反しない限り、これに限定されるものではない。
【００２４】
基板上にゲート電極を形成する。ゲート電極の形成方法は説く限定はないが、ウェットエッチング及びドライエッチング、リフトオフ、導電性高分子及び導電性インクの印刷といった方法で形成される。ゲート電極の膜厚は、１０ｎｍ〜１０μｍが好ましい。
ゲート電極上に、ゲート絶縁膜（４）を形成する。ゲート絶縁膜の形成方法は特に限定はないが、金属の熱酸化及び陽極酸化、ＣＶＤ、ＰＶＤ、スパッター、真空蒸着、スピンコート等による塗布といった方法で形成される。ゲート絶縁膜の膜厚は、１０ｎｍ〜１０μｍが好ましい。
尚、導電性ｎ型Ｓｉウェハーのように、基板とゲート電極及び／又はゲーと絶縁膜を兼ねた材料を用いる場合、これらの工程は省略できる。
【００２５】
次に、ゲート絶縁膜上に、後述のエッチングの保護層となるレジスト層を形成する。形成方法としては特に限定はないが、ネガ型レジストを膜厚１００ｎｍ〜１００μｍでスピ
ンコートする。その後、加熱してネガ型レジスト層を形成する。レジスト層は、単層であってもよいが、後述の反応性イオンエッチング耐性の点から、積層構造とすることが好ましい。具体的には、ネガ型レジスト層上に、Ａｕ等の金属を蒸着し、１０ｎｍ〜１０μｍの金属膜を形成する。さらに金属膜上に、ネガ型レジスト層を膜厚１００ｎｍ〜１００μｍでスピンコートする。その後、加熱してネガ型レジスト層を形成する。
【００２６】
次に、ゲート絶縁膜に接しているネガ型レジストを反応性イオンエッチング（ＲＩＥ）によって電極の形状にエッチングする。
レジスト層が積層構造になっている場合は、まず、フォトリソグラフィーによって最表面のネガ型レジスト層を電極の形状にパターニングする。露光、アルカリ現像により行う。その後、金属膜をウェットエッチングする。さらにゲート絶縁膜に接しているネガ型レジストを反応性イオンエッチング（ＲＩＥ）によって電極の形状にエッチングする。
【００２７】
次に、ゲート絶縁膜をＲＩＥによってエッチングし、ソース・ドレイン電極の凹部（６）を形成する。この時、異方性ＲＩＥを用いることで、電極の側面とゲート絶縁膜との間に隙間が生じることを防ぐことができる。凹部の深さをコントロールするには、エッチング速度と時間を制御する必要がある。
【００２８】
ゲート絶縁膜の凹部が形成された基板に対し、ソース及び又はドレイン電極を製膜する電極の製膜方法に特に限定はないが、真空蒸着およびスパッターが挙げられる。ソース及び又はドレイン電極の膜厚は、ソース・ドレイン電極の高さがゲート絶縁膜表面から１０ｎｍ〜１０μｍになるように製膜することが好ましい。
その後、レジスト層をリフトオフして剥離することで、ソース・ドレイン電極（２）がゲート絶縁膜の凹部に埋め込まれた基板を作成することができる。
最後に半導体層を形成する。半導体層の形成方法は特に限定はないが、蒸着法や前述の塗布法が挙げられる。半導体層の膜厚は、１ｎｍ〜１０μｍが好ましい。
【００２９】
（電界効果トランジスタの用途）
本発明の電界効果トランジスタは、フラットパネルディスプレイ、フレキシブルディスプレイ、電子タグ、光・圧力センサー等に利用可能である。
【実施例】
【００３０】
以下、本発明を実施例に基づきさらに詳細に説明する。なお、本発明はその趣旨に反しない限り実施例に限定されるものではない。
【００３１】
［実施例１］
基板とゲート電極を兼ねた導電性ｎ型シリコンウェハーの表面に、ゲート絶縁膜として膜厚３００ｎｍの熱酸化シリコン膜を形成した板を用いた。
次に、熱酸化シリコン膜上にネガ型のフォトレジスト（日本ゼオン社製ＺＰＮ−１１５０）を厚さ４μｍにスピンコートし、８０℃、６０秒間加熱した。作製したレジスト膜上にＡｕを１００ｎｍの厚さで真空蒸着したのちに、さらにネガ型のフォトレジスト（日本ゼオン社製ＺＰＮ−１１５０）を厚さ４μｍにスピンコートし、８０℃、６０秒間加熱した。その後、４０秒間露光し、１１０℃、６０秒加熱した。有機アルカリ現像液（長瀬ケムテックス社製ＮＰＤ−１８）によって現像することで、最表面のネガ型レジストに電極のパターンを形成した。その後、Ａｕをウェットエッチングによって、下層のネガ型レジストを反応性イオンエッチング（ＲＩＥ）により電極パターンの形状に除去した後に、電極形状に露出した熱酸化シリコン膜をＲＩＥによって、８ｎｍの深さになるようにエッチングし、埋め込み部を持った基板を作成した。
図２に本実施例における埋め込み部の作製方法を示す。
【００３２】
埋め込み部を持った基板に対し、Ｃｒ接着層を５ｎｍになるように真空蒸着によって製膜し、さらにＡｕを１００ｎｍ真空蒸着した。その後、リフトオフ法により上記レジストパターンごと、不要なＣｒおよびＡｕを除去することによって、ゲート絶縁膜に埋め込まれたソース・ドレイン電極を持った基板を作成した。
最後に、式（Ｉ）に示すような、加熱により逆ディールス・アルダー反応を起こす熱変換型のビシクロ構造を有したポルフィリン誘導体をスピンコートし、加熱により変換および結晶化させて、半導体層を形成した。
【００３３】
【化２】
0005644065.tif 000003
【００３４】
得られた電界効果トランジスタは、１０μｍのチャンネル長および５００μｍのチャンネル幅において２０個のサンプルを測定したところ、移動度は平均０．４４ｃｍ２／Ｖ・ｓであり、移動度の標準偏差は０．０５０ｃｍ２／Ｖ・ｓに抑えられた。
以上の結果から、塗布プロセスにより形成された半導体を持つ電界効果トランジスタにおいて、ゲート絶縁膜表面にソース・ドレイン電極が埋め込むことによって、移動度のバラツキが抑制されていることが分かった。
図３に、得られた電界効果トランジスタの断面SEM像を示す。
【００３５】
［比較例１］
基板とゲート電極を兼ねた導電性ｎ型シリコンウェハーの表面に、ゲート絶縁膜として膜厚３００ｎｍの熱酸化シリコン膜を形成した板を用いた。
次に、熱酸化シリコン膜上にネガ型のフォトレジスト（日本ゼオン社製ＺＰＮ−１１５０）を厚さ４μｍにスピンコートし、９０℃、９０秒加熱した。その後、４０秒間露光し、１１０℃、６０秒加熱した。有機アルカリ現像液（長瀬ケムテックス社製ＮＰＤ−１８）によって現像することで、ネガ型レジストに電極のパターンを形成した。
Ｃｒ接着層を５ｎｍになるように真空蒸着によって製膜し、さらにＡｕを１００ｎｍ真空蒸着した。その後、リフトオフ法により上記レジストパターンごと、不要なＣｒおよびＡｕを除去することによって、埋め込みの無いソース・ドレイン電極を持った基板を作成した。
次に実施例１の方法に従い、ビシクロ構造を有したポルフィリン誘導体をスピンコートし、加熱により変換および結晶化させて、半導体層を形成した。
【００３６】
得られた電界効果トランジスタは、１０μｍのチャンネル長および５００μｍのチャンネル幅において１０個のサンプルを測定したところ、移動度は平均０．２９ｃｍ２／Ｖ・ｓであり、移動度の標準偏差は０．１３ｃｍ２／Ｖ・ｓであった。  
【００３７】
［比較例２］
実施例に記載の、ゲート絶縁膜に埋め込まれたソース・ドレイン電極を持った基板に対し、ペンタセンを０．０５ｎｍ／ｓの速度で１００ｎｍの膜厚になるように蒸着し、半導体層を形成した。
【００３８】
得られた電界効果トランジスタは、１０μｍのチャンネル長および５００μｍのチャン
ネル幅において１０個のサンプルを測定したところ、移動度は平均０．０１１ｃｍ２／Ｖ・ｓであり、移動度の標準偏差は０．００３８ｃｍ２／Ｖ・ｓであった。
【００３９】
［比較例３］
比較例１に記載の、ゲート絶縁膜に埋め込まれていないソース・ドレイン電極を持った基板に対し、ペンタセンを０．０５ｎｍ／ｓの速度で１００ｎｍの膜厚になるように蒸着し、半導体層を形成した。
【００４０】
得られた電界効果トランジスタは、１０μｍのチャンネル長および５００μｍのチャンネル幅において１０個のサンプルを測定したところ、移動度は平均０．０１３ｃｍ２／Ｖ・ｓであり、移動度の標準偏差は０．００３４ｃｍ２／Ｖ・ｓであった。
以上の結果より、真空蒸着したペンタセンによって半導体層を形成した電界効果トランジスタにおいては、ゲート絶縁膜表面へのソース・ドレイン電極の埋め込みによる移動度のばらつきの抑制効果は見られなかった。
【産業上の利用可能性】
【００４１】
本発明により、移動度のばらつきが少ない電界効果トランジスタを得ることができる。
【符号の説明】
【００４２】
１  半導体層
２  ソース・ドレイン電極
３  接着層
４  ゲート絶縁膜
５  ゲート絶縁膜表面
６  ゲート絶縁膜凹部（埋め込み部）
７  ゲート電極
８  ネガ型レジスト
９  Ａｕ膜
【図２】
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【図１】
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【図３】
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