(57)【特許請求の範囲】
【請求項１】
電位制御回路と、
電位供給端子と、
ゲート端子、ソース端子、及びドレイン端子を有し、前記ゲート端子に前記電位制御回路から第１の電位が与えられ、且つ前記ソース端子及び前記ドレイン端子の一方に前記電位供給端子から第２の電位が与えられるＰ型トランジスタと、
第１端子及び第２端子を有し、前記第１端子に前記Ｐ型トランジスタの前記ソース端子及び前記ドレイン端子の他方が電気的に接続し、且つ前記Ｐ型トランジスタを介して前記電位供給端子から前記第２の電位が与えられ、前記第２端子に前記電位制御回路から負電位である第３の電位が与えられ、前記第１端子及び前記第２端子間の抵抗値が変化することによりデータが書き込まれた状態となる記憶素子と、を有し、
前記記憶素子にデータを書き込むために必要な電圧は、前記Ｐ型トランジスタの絶縁耐圧より高く、
データ書き込み時における前記第１の電位と前記第２の電位の電位差は、前記Ｐ型トランジスタの閾値電圧の絶対値より大きく、且つ前記Ｐ型トランジスタの絶縁耐圧以下であり、
前記データ書き込み時における前記第２の電位と前記第３の電位の電位差は、前記Ｐ型トランジスタの絶縁耐圧より高く、且つ前記記憶素子にデータを書き込むために必要な電圧以上である半導体記憶装置。
【請求項２】
複数の記憶回路を有する記憶回路部と、
複数の第１のワード線及び複数の第２のワード線を介して前記記憶回路部に電気的に接続されたワード線制御回路と、
複数のビット線を介して前記記憶回路部に電気的に接続されたビット線制御回路と、を有し、
前記複数の記憶回路のいずれか一つは、ゲート端子、ソース端子、及びドレイン端子を有し、前記ゲート端子に前記複数の第１のワード線のいずれか一つを介して前記ワード線制御回路から第１の電位が与えられ、前記ソース端子及び前記ドレイン端子の一方に前記複数のビット線のいずれか一つを介して前記ビット線制御回路から第２の電位が与えられるＰ型トランジスタと、
第１端子及び第２端子を有し、前記第１端子に前記Ｐ型トランジスタの前記ソース端子及び前記ドレイン端子の他方が電気的に接続し、且つ前記複数のビット線のいずれか一つ及び前記Ｐ型トランジスタを介して前記ビット線制御回路から前記第２の電位が与えられ、前記第２端子に前記複数の第２のワード線のいずれか一つを介して前記ワード線制御回路から負電位である第３の電位が与えられ、前記第１端子及び前記第２端子間の抵抗値が変化することによりデータが書き込まれた状態となる記憶素子と、を有し、
前記記憶素子にデータを書き込むために必要な電圧は、前記Ｐ型トランジスタの絶縁耐圧より高く、
データ書き込み時における前記第１の電位と前記第２の電位の電位差は、前記Ｐ型トランジスタの閾値電圧の絶対値より大きく、且つ前記Ｐ型トランジスタの絶縁耐圧以下であり、
前記データ書き込み時における前記第２の電位と前記第３の電位の電位差は、前記Ｐ型トランジスタの絶縁耐圧より高く、且つ前記記憶素子にデータを書き込むために必要な電圧以上である半導体記憶装置。
【請求項３】
請求項１または請求項２において、
前記データ書き込み時における前記第２の電位と前記第３の電位の電位差は、１０Ｖより高い値である半導体記憶装置。
【請求項４】
請求項１乃至請求項３のいずれか一項において、
前記Ｐ型トランジスタは、ゲート絶縁膜の厚さが１０ｎｍ以下である半導体記憶装置。
【請求項５】
請求項１乃至請求項４のいずれか一項において、
前記記憶素子は、前記第１端子の一部となる第１の電極と、
前記第１の電極上に設けられた有機化合物層と、
前記有機化合物層上に設けられた前記第２端子の一部となる第２の電極と、を有する半導体記憶装置。
【請求項６】
請求項１乃至請求項４のいずれか一項において、
前記記憶素子は、前記第１端子の一部となる第１の電極と、
前記第１の電極上に設けられた無機化合物層と、
前記無機化合物層上に設けられた前記第２端子の一部となる第２の電極と、を有する半導体記憶装置。
【請求項７】
請求項１乃至請求項５のいずれか一項に記載の半導体記憶装置と、
データの送受信を行うアンテナと、
前記アンテナから受信した信号を用いて電源電圧を生成するＲＦ回路と、
前記電源電圧が入力され、前記半導体記憶装置に記憶されたデータを用いて演算処理を行うロジック回路と、を有する半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関する。また、該半導体記憶装置を有する半導体装置に関する。
【背景技術】
【０００２】
近年、コンピュータなど様々な電子機器の多くは、様々なデータを用いることにより所望の動作をさせることができる。これらのデータは、例えば記憶装置（メモリともいう）などに保持することにより、一時的または半永久的に用いることができる。記憶装置とは、広義にはハードディスクや、フレキシブルディスクなどの外部記憶装置（補助記憶装置）も含むが、ＣＰＵ（中央処理装置）などの半導体記憶装置のことを意味する場合がほとんどである。記憶装置には、大きく分けて揮発性メモリと、不揮発性メモリとが存在する。揮発性メモリとは、データを保持した後に、時間を経ることによってデータが消えてしまう記憶装置をいう。また、不揮発性メモリとは、データを保持した後でそのデータを半永久的に保持できる記憶装置をいう。
【０００３】
揮発性メモリは、データが失われてしまう可能性はあるが、アクセス時間が短いというメリットを有する。また、不揮発性メモリは、データを半永久的に保持することはできるが、消費電力が高いというデメリットを有する。このように記憶装置には、各々に特徴があり、各記憶装置は扱うデータの種類又は用途に応じて使い分けられている。
【０００４】
上記記憶装置の中には、記憶素子の抵抗を変化させ、その抵抗を変化させた前と後のそれぞれの電圧を判別して、その電圧をデータとして保持することにより記憶装置として機能させるものがある（以下、抵抗変化型記憶装置という）。以下に、抵抗変化型記憶装置の一例を述べる。該抵抗変化型記憶装置は、一対の電極間に少なくとも一層からなる有機化合物またはシリコンなどの無機化合物を有する層（以下、化合物層ともいう）を挟んで設けられた構造の記憶素子を有する。該記憶素子は、対となる電極間に高電圧を与え、電極同士を短絡（ショートともいう）させることができる。これに伴い、記憶素子における抵抗値が低下する。上記の抵抗変化型記憶装置は、この記憶素子の短絡の有無により書き込み状態または未書き込み状態を区別し、それぞれの状態における電圧を保持することにより記憶装置として機能（以下、短絡型メモリともいう）している。（例えば特許文献１）
【０００５】
特許文献１に示す従来の記憶装置は、ワード線、ビット線に接続された選択トランジスタと、そのソース又はドレインの一方の電気的に接続された記憶素子と、を有する記憶回路を備えた構成である。ワード線及びビット線に電気的に接続された記憶回路において、ワード線及びビット線を介して所定の値の電位が記憶素子の第１端子及び第２端子に与えられる。記憶素子は、第１端子と第２端子との電位差が所定の値以上となることにより短絡し（データ書き込み状態）、また、電位差が所定の値未満の場合には、短絡しない（データ未書き込み状態）。これにより、各記憶素子に１または０のデータが記憶される。また、選択トランジスタは、外部からの電位により記憶素子にデータを書き込むか否かを選択するため、ばらつきの少ないものが好適である。例えば、ゲート絶縁膜を薄くしたトランジスタが好適である。ゲート絶縁膜を薄くすることにより、ばらつきを低減すること、及び単位面積当たりの容量を大きくすることができるからである。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−０１２０３５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、従来の抵抗変化型の記憶装置において、選択トランジスタに上記のようなばらつきの少ない構造を適用した場合、絶縁耐圧が下がってしまう。これにより、選択トランジスタを介してビット線の電位を記憶素子に与えたときに選択トランジスタが絶縁破壊され、記憶素子においてデータの書き込みができなくなる可能性がある。特に、記憶素子にデータを書き込むために必要な電圧（書き込み電圧ともいう）が選択トランジスタの絶縁耐圧より高い場合は、書き込み動作において、記憶素子にデータを書き込むために必要な電圧（書き込み電圧ともいう）を印加した際に選択トランジスタが絶縁破壊され、データの書き込みが行えなくなる可能性が高くなる。なお、本明細書中において、絶縁耐圧とは、薄膜トランジスタのゲート端子と、ソース端子若しくはドレイン端子との間に高電圧が印加されることにより、ゲート絶縁膜が破壊され、ゲート端子と、ソース端子若しくはドレイン端子がショートする、又は薄膜トランジスタのスイッチング特性が劣化する臨界の電圧を指すこととする。
【０００８】
上記問題を鑑み、本発明では、書き込み電圧がトランジスタの絶縁耐圧より高い場合においてもトランジスタの絶縁破壊を抑制し、且つ記憶素子に正確なデータの書き込みを行うことを課題の一とする。
【課題を解決するための手段】
【０００９】
本発明の一態様は、電位制御回路と、電位供給端子と、ゲート端子、ソース端子、及びドレイン端子を有し、ゲート端子に電位制御回路から第１の電位が与えられ、且つソース端子及びドレイン端子の一方に電位供給端子から第２の電位が与えられるＰ型トランジスタと、第１端子及び第２端子を有し、第１端子にＰ型トランジスタのソース端子及びドレイン端子の他方が電気的に接続し、且つＰ型トランジスタを介して電位供給端子から第２の電位が与えられ、第２端子に電位制御回路から負電位である第３の電位が与えられ、第１端子及び第２端子間の抵抗値が変化することによりデータが書き込まれた状態となる記憶素子と、を有し、記憶素子にデータを書き込むために必要な電圧は、Ｐ型トランジスタの絶縁耐圧より高く、データ書き込み時における第１の電位と第２の電位の電位差は、Ｐ型トランジスタの閾値電圧の絶対値より大きく、且つＰ型トランジスタの絶縁耐圧以下であり、データ書き込み時における第２の電位と第３の電位の電位差は、Ｐ型トランジスタの絶縁耐圧より高く、且つ記憶素子にデータを書き込むために必要な電圧以上である半導体記憶装置である。
【００１０】
また、本発明の一態様は、複数の記憶回路を有する記憶回路部と、複数の第１のワード線及び複数の第２のワード線を介して記憶回路部に電気的に接続されたワード線制御回路と、複数のビット線を介して記憶回路部に電気的に接続されたビット線制御回路と、を有し、記憶回路は、ゲート端子、ソース端子、及びドレイン端子を有し、ゲート端子に複数の第１のワード線のいずれか一つを介してワード線制御回路から第１の電位が与えられ、且つソース端子及びドレイン端子の一方に複数のビット線のいずれか一つを介してビット線制御回路から第２の電位が与えられるＰ型トランジスタと、第１端子及び第２端子を有し、第１端子にＰ型トランジスタのソース端子及びドレイン端子の他方が電気的に接続し、且つ複数のビット線のいずれか一つ及びＰ型トランジスタを介してビット線制御回路から第２の電位が与えられ、第２端子に複数の第２のワード線のいずれか一つを介してワード線制御回路から負電位である第３の電位が与えられ、第１端子及び第２端子間の抵抗値が変化することによりデータが書き込まれた状態となる記憶素子と、を有し、記憶素子にデータを書き込むために必要な電圧は、Ｐ型トランジスタの絶縁耐圧より高く、データ書き込み時における第１の電位と第２の電位の電位差は、Ｐ型トランジスタの閾値電圧の絶対値より大きく、且つＰ型トランジスタの絶縁耐圧以下であり、データ書き込み時における第２の電位と第３の電位の電位差は、絶縁耐圧より高く、且つ記憶素子にデータを書き込むために必要な電圧以上である半導体記憶装置である。
【００１１】
なお、データ書き込み時における第２の電位及び第３の電位の電位差は、１０Ｖより高い値とすることができる。
【００１２】
また、Ｐ型トランジスタのゲート絶縁膜の厚さが１０ｎｍ以下とすることができる。
【００１３】
また、記憶素子は、第２端子の一部となる第１の電極と、第１の電極上に設けられた有機化合物層と、有機化合物上に設けられた第１端子の一部となる第２の電極と、を有する構成とすることができる。
【００１４】
また、記憶素子は、第２端子の一部となる第１の電極と、第１の電極上に設けられた無機化合物層と、無機化合物層上に設けられた第１端子の一部となる第２の電極と、を有する構成とすることができる。
【００１５】
本発明の一態様は、上記一態様として挙げた記憶回路と、データの送受信を行うアンテナと、アンテナから受信した信号を用いて電源電圧を生成するＲＦ回路と、電源電圧が入力され、半導体記憶装置に記憶されたデータを用いて演算処理を行うロジック回路と、を有する半導体装置である。
【発明の効果】
【００１６】
本発明の一態様では、トランジスタの絶縁破壊を抑制し、且つ記憶素子に正確なデータの書き込みを行うことができる。
【図面の簡単な説明】
【００１７】
【図１】実施の形態１における半導体記憶装置の構成を示す図である。
【図２】実施の形態２における半導体記憶装置の構成を示す図である。
【図３】実施の形態２における半導体記憶装置の構成を示す図である。
【図４】トランジスタの電圧と電流との関係図である。
【図５】記憶素子の書き込み電圧と書き込み成功率との関係図である。
【図６】実施の形態３における半導体記憶装置の構成を示す上面図である。
【図７】実施の形態３における半導体記憶装置の構成を示す断面図である。
【図８】実施の形態４における半導体記憶装置の構成を示す上面図である。
【図９】実施の形態４における半導体記憶装置の構成を示す断面図である。
【図１０】実施の形態５における半導体記憶装置を備えた半導体装置の構成を示す図である。
【図１１】実施の形態５における半導体記憶装置を備えた半導体装置の構成を示す図である。
【図１２】実施の形態５における半導体記憶装置を備えた半導体装置の構成を示す図である。
【図１３】実施の形態６における半導体記憶装置を備えた半導体装置の構成を示す図である。
【図１４】実施の形態７における半導体記憶装置を備えた半導体装置の構成を示す図である。
【図１５】実施の形態８における半導体記憶装置を備えた半導体装置の使用例を示す図である。
【発明を実施するための形態】
【００１８】
以下では、本発明の実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００１９】
（実施の形態１）
本実施の形態では、本発明の半導体記憶装置の一態様について説明する。
【００２０】
まず、本実施の形態における半導体記憶装置の構成について図１を用いて説明する。図１は、本実施の形態における半導体記憶装置の構成を示す回路図である。
【００２１】
図１に示すように、本実施の形態の半導体記憶装置は、電位制御回路１００と、トランジスタ１０１と、電位供給端子１０２と、記憶素子１０３と、を有する。
【００２２】
電位制御回路１００は、入力端子と、第１の出力端子と、第２の出力端子と、を有するが、図１では入力端子は図示せず、第１の出力端子及び第２の出力端子のみを図示している。また、トランジスタ１０１は、ゲート端子と、ソース端子と、ドレイン端子と、を有し、ゲート端子が電位制御回路１００の第１の出力端子に電気的に接続され、ソース端子及びドレイン端子の一方が電位供給端子１０２に電気的に接続される。また、記憶素子１０３は、第１端子と、第２端子と、を有し、第１端子がトランジスタ１０１のソース端子及びドレイン端子の他方に電気的に接続され、第２端子が電位制御回路１００の第２の出力端子に電気的に接続される。なお、本実施の形態ではトランジスタ１０１はＰ型の導電型である。また、図示していないが、記憶素子１０３において、データの書き込み時に電荷を補うための容量手段を別途設けた構成とすることもできる。
【００２３】
電位制御回路１００は、外部から入力される信号に従って接続された回路の電位を制御する機能を有する。例えば、デコーダ回路などを用いて、電位制御回路１００を構成することができる。
【００２４】
トランジスタ１０１は、ゲート端子に電位制御回路１００から第１の電位（Ｖ１ともいう）として所定の値である電位Ａ、または接地電位である電位Ｂが与えられ、ソース端子及びドレイン端子の一方に電位供給端子１０２を介して第２の電位（Ｖ２ともいう）として所定の値である電位Ｃ、または接地電位である電位Ｄが与えられる。なお、接地電位とは半導体装置内で用いられる共通基準電位を意味する。例えば、正負いずれかの値をとる定電位、または０Ｖを接地電位とすることができる。また、電位Ａは、Ａ＞Ｂの正電位であり、電位Ｃは、Ｃ＞Ｄの正電位である。
【００２５】
トランジスタ１０１として、非晶質シリコン、多結晶シリコン、または微結晶（マイクロクリスタル、ナノクリスタル、またはセミアモルファスともいう）シリコンなどに代表される非単結晶半導体膜を有する薄膜トランジスタ（ＴＦＴ）などを用いることができる。ＴＦＴは、ゲート端子、ソース端子、及びドレイン端子を有する。また、ＴＦＴは、絶縁基板（例えば、ガラス基板など）上に設けられることが好ましい。ＴＦＴを用いる場合、様々なメリットがある。例えば、単結晶シリコンを用いたトランジスタの場合よりも低い温度で製造できるため、製造コストの削減、又は製造装置の大型化を図ることができる。また、耐熱性の低い基板を用いることができる。また、透光性を有する基板上に製造することができる。なお、本実施の形態におけるトランジスタとして、ゲート絶縁膜を薄膜化したトランジスタを用いることもできる。例えば、ゲート絶縁膜の厚さを１０ｎｍ以下とすることもできる。
【００２６】
また、トランジスタ１０１として、半導体基板またはＳＯＩ基板などを用いたトランジスタを適用することもできる。半導体基板またはＳＯＩ基板などを用いたトランジスタは、特性、サイズ、または形状などのばらつきが少なく、電流供給能力が高く、サイズが小さいため、回路の低消費電力化、または回路の高集積化を図ることができる。本実施の形態では、各記憶回路のトランジスタをＰ型の導電型であるＰ型トランジスタとする。
【００２７】
記憶素子１０３は、第１端子及び第２端子間に印加された電圧が所定の値以上となることにより抵抗値が変化し、抵抗値が変化した状態または抵抗値が変化していない状態が１または０のデータとして記憶される。また、記憶素子１０３は、第２端子に電位制御回路１００から第３の電位（Ｖ３ともいう）として、接地電位である電位Ｅ、または所定の値の電位である電位Ｆが与えられる。なお、電位Ｆは、Ｆ＜Ｅの負電位である。
【００２８】
記憶素子１０３としては、第１の電極と、第２の電極と、第１の電極と第２の電極の間に設けられた有機化合物層と、を有する記憶素子（有機メモリ素子ともいう）、第１の電極と、第２の電極と、第１の電極と第２の電極の間に設けられたアモルファスシリコンなどの半導体層と、を有する記憶素子（無機メモリ素子ともいう）、または相変化メモリ（ＰＲＡＭ：Ｐｈａｓｅ  Ｃｈａｎｇｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）など、素子の電気抵抗の変化によりデータを保持する記憶素子であれば適用することができる。
【００２９】
次に、本実施の形態における半導体記憶装置の動作について説明する。なお、本実施の形態において、各記憶回路における記憶素子の第１端子及び第２端子間の抵抗値が変化した状態をデータが書き込まれた状態とし、記憶素子の第１端子及び第２端子間の抵抗値が変化していない状態をデータが書き込まれていない状態とする。また、データが書き込まれた状態において、記憶素子には１のデータが記憶されているものとし、データが書き込まれていない状態において、記憶素子には０のデータが記憶されているものとする。なお、上記の定義は一例であり、本発明の実施の形態は、これに限定されない。例えば、データが書き込まれた状態を０のデータが記憶されているものとし、データが書き込まれていない状態を１のデータが記憶されているものとすることもできる。
【００３０】
まず、記憶素子にデータが書き込まれない場合における動作について説明する。
【００３１】
記憶素子にデータが書き込まれない場合、トランジスタ１０１では、ゲート端子に電位制御回路１００から第１の電位が与えられる。また、ソース端子及びドレイン端子の一方に電位供給端子１０２を介して第２の電位が与えられる。記憶素子１０３にデータが書き込まれない場合における第１の電位及び第２の電位の値としては、第１の電位の値が電位Ａであり、第２の電位の値が電位Ｃであるとき、第１の電位の値が電位Ａであり、第２の電位の値が電位Ｄであるとき、または第１の電位の値が電位Ｂであり、第２の電位の値が電位Ｄであるとき、の３つの場合がある。これらの場合のとき、トランジスタ１０１はオフ状態になる。なお、トランジスタ１０１のゲート端子及びソース端子間に印加される電圧、すなわち第１の電位と第２の電位との電位差がトランジスタ１０１の絶縁耐圧以下になるように第１の電位及び第２の電位を設定することが好ましい。
【００３２】
記憶素子１０３では、トランジスタ１０１がオフ状態であるため、第１端子の電位は変化せず、第２端子に電位制御回路１００を介して第３の電位が与えられる。このとき第３の電位の値は、電位Ｅである。このとき、記憶素子１０３の第１端子及び第２端子間の抵抗値は変化しないため、データは書き込まれない。よって、記憶素子１０３には、データが書き込まれていない、すなわち、０のデータが記憶されていることになる。
【００３３】
次に、記憶素子にデータが書き込まれる場合について説明する。
【００３４】
データ書き込み時において、トランジスタ１０１では、ゲート端子に電位制御回路１００から第１の電位が与えられる。また、ソース端子及びドレイン端子の一方に電位供給端子１０２を介して第２の電位が与えられる。記憶素子１０３にデータが書き込まれる場合において、第１の電位の値は、電位Ｂであり、第２の電位の値は、電位Ｃである。このとき、トランジスタ１０１はオン状態になる。なお、トランジスタ１０１のゲート端子及びソース端子間に印加される電圧、すなわち第１の電位と第２の電位との電位差がトランジスタ１０１の閾値電圧の絶対値より大きく、且つ絶縁耐圧以下になるように第１の電位及び第２の電位を設定することが好ましい。
【００３５】
記憶素子１０３では、第１端子にトランジスタ１０１を介して電位供給端子１０２から第２の電位が与えられ、第２端子に電位制御回路１００から第３の電位が与えられる。このとき、第３の電位の値は電位Ｆとなる。また、このときの記憶素子１０３の第１端子及び第２端子間に印加される電圧、すなわち第２の電位と第３の電位との電位差は、Ｖ２＋｜Ｖ３｜となる。第２の電位と第３の電位との電位差は、書き込み電圧以上であるため、記憶素子１０３において第１端子及び第２端子間の抵抗値が変化する。よって、記憶素子１０３には、データが書き込まれている、すなわち、１のデータが記憶されていることになる。このとき、書き込み電圧は、トランジスタ１０１の絶縁耐圧より高いことが好ましい。
【００３６】
以上により、記憶素子１０３に１または０のデータを記憶させることができる。
【００３７】
また、データ書き込み時において、第１の電位と第２の電位との電位差をトランジスタの絶縁耐圧以下とし、記憶素子に与えられる第２電位と第３の電位との電位差をトランジスタの絶縁耐圧より高く、且つ記憶素子の書き込み電圧以上とすることにより、トランジスタにばらつきの少ない構成（例えば、ゲート絶縁膜を薄膜化）を適用した場合においても、トランジスタの絶縁破壊を抑制し、且つ確実に記憶素子にデータを書き込むことができる。また、ゲート絶縁膜の膜厚を薄くしたトランジスタを用いることにより、ばらつきの低減、トランジスタの特性の向上、及び回路面積の縮小を図ることができ、半導体記憶装置全体としても特性を向上させることができる。
【００３８】
（実施の形態２）
本実施の形態では、実施の形態１で説明した半導体装置の具体的な構成の一態様について説明する。
【００３９】
まず、本実施の形態における半導体記憶装置の構成について図２を用いて説明する。図２は、本実施の形態における半導体記憶装置の構成を示すブロック図である。
【００４０】
図２に示すように、本実施の形態における半導体記憶装置は、記憶回路２００ＡＡを基準として記憶回路２００ＡＡから記憶回路２００ｍＡまでの複数の記憶回路２００を第１行とし、記憶回路２００ＡＡから記憶回路２００Ａｎまでの複数の記憶回路２００を第１列とした、ｍ行ｎ列の複数の記憶回路２００を有する記憶回路部２０１と、ビット線２０２Ａ乃至ビット線２０２ｍからなる複数のビット線２０２と、第１のワード線２０３Ａ乃至第１のワード線２０３ｎからなる複数の第１のワード線２０３と、第２のワード線２０４Ａ乃至第２のワード線２０４ｎからなる複数の第２のワード線２０４と、ビット線制御回路２０５と、ワード線制御回路２０６と、を有する。
【００４１】
各記憶回路は、複数のビット線２０２のいずれかを介してビット線制御回路２０５に電気的に接続され、複数の第１のワード線２０３及び複数の第２のワード線２０４のいずれかを介してワード線制御回路２０６に電気的に接続される。例えば、１列目における複数の記憶回路２００（記憶回路２００ＡＡ乃至記憶回路２００Ａｎ）が、ビット線２０２Ａを介してビット線制御回路２０５に電気的に接続され、第１行目における複数の記憶回路２００（記憶回路２００ＡＡ乃至記憶回路２００ｍＡ）が、それぞれ第１のワード線２０３Ａ及び第２のワード線２０４Ａを介してワード線制御回路２０６に電気的に接続される。
【００４２】
さらに、領域２０７における本実施の形態の半導体記憶装置のより具体的な構成について図３を用いて説明する。図３は、本実施の形態の半導体記憶装置のより具体的な構成を示すブロック図である。
【００４３】
図３に示すように、領域２０７における半導体記憶装置は、記憶回路２００ＡＡ、記憶回路２００ＢＡ、記憶回路２００ＡＢ、及び記憶回路２００ＢＢを有する記憶回路部２０１と、ビット線２０２Ａ及びビット線２０２Ｂと、第１のワード線２０３Ａ及び第１のワード線２０３Ｂと、第２のワード線２０４Ａ及び第２のワード線２０４Ｂと、ワード線制御回路２０６と、を有する。
【００４４】
記憶回路２００ＡＡは、トランジスタ２０８ＡＡと、記憶素子２０９ＡＡと、を有する。トランジスタ２０８ＡＡは、ゲート端子、ソース端子、及びドレイン端子を有し、ゲート端子が第１のワード線２０３Ａを介してワード線制御回路２０６に電気的に接続され、ソース端子及びドレイン端子の一方がビット線２０２Ａに電気的に接続される。また、記憶素子２０９ＡＡは、第１端子及び第２端子を有し、第１端子がトランジスタ２０８ＡＡのソース端子及びドレイン端子の他方に電気的に接続され、第２端子が第２のワード線２０４Ａに電気的に接続される。
【００４５】
記憶回路２００ＢＡは、トランジスタ２０８ＢＡと、記憶素子２０９ＢＡと、を有する。トランジスタ２０８ＢＡは、ゲート端子、ソース端子、及びドレイン端子を有し、ゲート端子が第１のワード線２０３Ａを介してワード線制御回路２０６に電気的に接続され、ソース端子及びドレイン端子の一方がビット線２０２Ｂを介してビット線制御回路２０５に電気的に接続される。また、記憶素子２０９ＢＡは、第１端子及び第２端子を有し、第１端子がトランジスタ２０８ＢＡのソース端子及びドレイン端子の他方に電気的に接続され、第２端子が第２のワード線２０４Ａを介してワード線制御回路２０６に電気的に接続される。
【００４６】
記憶回路２００ＡＢは、トランジスタ２０８ＡＢと、記憶素子２０９ＡＢと、を有する。トランジスタ２０８ＡＢは、ゲート端子、ソース端子、及びドレイン端子を有し、ゲート端子が第１のワード線２０３Ｂを介してワード線制御回路２０６に電気的に接続され、ソース端子及びドレイン端子の一方がビット線２０２Ａを介してビット線制御回路２０５に電気的に接続される。また、記憶素子２０９ＡＢは、第１端子及び第２端子を有し、第１端子がトランジスタ２０８ＡＢのソース端子及びドレイン端子の他方に電気的に接続され、第２端子が第２のワード線２０４Ｂを介してワード線制御回路２０６に電気的に接続される。
【００４７】
記憶回路２００ＢＢは、トランジスタ２０８ＢＢと、記憶素子２０９ＢＢと、を有する。トランジスタ２０８ＢＢは、ゲート端子、ソース端子、及びドレイン端子を有し、ゲート端子が第１のワード線２０３Ｂを介してワード線制御回路２０６に電気的に接続され、ソース端子及びドレイン端子の一方がビット線２０２Ｂを介してビット線制御回路２０５に電気的に接続される。また、記憶素子２０９ＢＢは、第１端子及び第２端子を有し、第１端子がトランジスタ２０８ＢＢのソース端子及びドレイン端子の他方に電気的に接続され、第２端子が第２のワード線２０４Ｂを介してワード線制御回路２０６に電気的に接続される。
【００４８】
なお、図３に示した半導体装置において、ワード線制御回路２０６は、図１の電位制御回路１００に相当し、各記憶回路に設けられたトランジスタ及び記憶素子は、図１のトランジスタ１０１及び記憶素子１０３に相当する。また、第１のワード線２０３Ａ及び第１のワード線２０３Ｂと接続したワード線制御回路２０６の端子が、図１における電位制御回路１００の第１の出力端子に相当し、第２のワード線２０４Ａ及び第２のワード線２０４Ｂと接続したワード線制御回路２０６の端子が、図１における電位制御回路１００の第２の出力端子に相当する。
【００４９】
トランジスタ２０８ＡＡ、トランジスタ２０８ＢＡ、トランジスタ２０８ＡＢ、及びトランジスタ２０８ＢＢとして、非晶質シリコン、多結晶シリコン、または微結晶（マイクロクリスタル、ナノクリスタル、またはセミアモルファスともいう）シリコンなどに代表される非単結晶半導体膜を有する薄膜トランジスタ（ＴＦＴ）などを用いることができる。ＴＦＴは、ゲート端子、ソース端子、及びドレイン端子を有する。また、ＴＦＴは、絶縁基板（例えば、ガラス基板など）上に設けられることが好ましい。ＴＦＴを用いる場合、様々なメリットがある。例えば、単結晶シリコンを用いたトランジスタの場合よりも低い温度で製造できるため、製造コストの削減、又は製造装置の大型化を図ることができる。また、耐熱性の低い基板を用いることができる。また、透光性を有する基板上に製造することができる。なお、本実施の形態におけるトランジスタとして、ゲート絶縁膜を薄膜化したトランジスタを用いることもできる。例えば、ゲート絶縁膜の厚さを１０ｎｍ以下とすることもできる。
【００５０】
また、トランジスタ２０８ＡＡ、トランジスタ２０８ＢＡ、トランジスタ２０８ＡＢ、及びトランジスタ２０８ＢＢとして、半導体基板またはＳＯＩ基板などを用いたトランジスタを適用することもできる。半導体基板またはＳＯＩ基板などを用いたトランジスタは、特性、サイズ、または形状などのばらつきが少なく、電流供給能力が高く、サイズが小さいため、回路の低消費電力化、または回路の高集積化を図ることができる。本実施の形態では、各記憶回路のトランジスタをＰ型の導電型であるＰ型トランジスタとして説明する。
【００５１】
トランジスタ２０８ＡＡ及びトランジスタ２０８ＡＢは、ソース端子及びドレイン端子の一方にビット線２０２Ａを介してビット線制御回路２０５から所定の値の電位である電位Ｇ、または接地電位である電位Ｈが与えられる。同様に、トランジスタ２０８ＢＡ及びトランジスタ２０８ＢＢは、ソース端子及びドレイン端子の一方にビット線２０２Ｂを介してビット線制御回路２０５から所定の値の電位である電位Ｇ、または接地電位である電位Ｈが与えられる。なお、接地電位とは半導体装置内で用いられる共通基準電位を意味する。例えば、正負いずれかの値をとる定電位、または０Ｖを接地電位とすることができる。また、電位Ｇは、Ｇ＞Ｈの正電位である。
【００５２】
記憶素子２０９ＡＡ、記憶素子２０９ＢＡ、記憶素子２０９ＡＢ、及び記憶素子２０９ＢＢは、第１端子及び第２端子間に印加された電圧、すなわち、第１端子と第２端子との電位差が所定の値以上となることにより抵抗値が変化し、抵抗値が変化した状態または抵抗値が変化していない状態が１または０のデータとして記憶される。
【００５３】
記憶素子２０９ＡＡ、記憶素子２０９ＢＡ、記憶素子２０９ＡＢ、及び記憶素子２０９ＢＢとしては、第１の電極と、第２の電極と、第１の電極と第２の電極の間に設けられた有機化合物層と、を有する記憶素子（有機メモリ素子ともいう）、第１の電極と、第２の電極と、第１の電極と第２の電極の間に設けられたアモルファスシリコンなどの半導体層と、を有する記憶素子（無機メモリ素子ともいう）、または相変化メモリ（ＰＲＡＭ：Ｐｈａｓｅ  Ｃｈａｎｇｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）など、素子内の電気抵抗の変化によりデータを保持する記憶素子であれば適用することができる。
【００５４】
また、ワード線制御回路２０６は、選択回路２１０と、第１のレベルシフタ回路２１２Ａと、第１のレベルシフタ回路２１２Ｂと、第１の電位供給端子２１３Ａと、第１の電位供給端子２１３Ｂと、第２の電位供給端子２１４Ａと、第２の電位供給端子２１４Ｂと、第１のバッファ回路２１５Ａと、第１のバッファ回路２１５Ｂと、第２のレベルシフタ回路２１６Ａと、第２のレベルシフタ回路２１６Ｂと、第３の電位供給端子２１７Ａと、第３の電位供給端子２１７Ｂと、第４の電位供給端子２１８Ａと、第４の電位供給端子２１８Ｂと、第２のバッファ回路２１９Ａと、第２のバッファ回路２１９Ｂと、を有する。
【００５５】
選択回路２１０は、アドレス線２１１に電気的に接続され、アドレス線２１１を介して入力されたアドレス信号（選択信号ともいう）に従って、データ書き込みを行う記憶回路を選択する機能を有する。
【００５６】
第１のレベルシフタ回路２１２Ａは、入力端子及び出力端子を有し、第１のレベルシフタ回路２１２Ａの入力端子は、選択回路２１０に電気的に接続される。また、第１のレベルシフタ回路２１２Ａは、第１の電位供給端子２１３Ａ及び第２の電位供給端子２１４Ａに電気的に接続される。
【００５７】
第１のバッファ回路２１５Ａは、複数のインバータ回路からなる。各インバータ回路は、入力端子及び出力端子を有する。また、第１のバッファ回路２１５Ａでは、各インバータ回路がそれぞれ直列接続で電気的に接続されている。すなわち、１つのインバータ回路を１段とすると、１段目のインバータ回路の出力端子は、２段目のインバータ回路の入力端子に電気的に接続される。また、２段目のインバータ回路の出力端子は、３段目のインバータ回路の入力端子に電気的に接続される。なお、第１のバッファ回路２１５Ａにおいて、最初の段のインバータ回路の入力端子（図３の第１のバッファ回路２１５Ａにおける１段目のインバータ回路の入力端子）を第１のバッファ回路２１５Ａの入力端子とし、最後の段のインバータ回路の出力端子（図３の第１のバッファ回路２１５Ａにおける３段目のインバータ回路の出力端子）を第１のバッファ回路２１５Ａの出力端子とする。また、各インバータ回路は、第１の電位供給端子２１３Ａ及び第２の電位供給端子２１４Ａに電気的に接続される。なお、図３において、第１のバッファ回路２１５Ａとして３つのインバータ回路を直列接続で電気的に接続した構成を示しているが、これに限定されず、インバータ回路の数は、適宜設定することができる。
【００５８】
また、第１のバッファ回路２１５Ａは、入力端子が第１のレベルシフタ回路２１２Ａの出力端子に電気的に接続され、出力端子が第１のワード線２０３Ａを介して記憶回路２００ＡＡにおけるトランジスタ２０８ＡＡのゲート端子及び記憶回路２００ＢＡにおけるトランジスタ２０８ＢＡのゲート端子に電気的に接続される。
【００５９】
第２のレベルシフタ回路２１６Ａは、入力端子及び出力端子を有し、第２のレベルシフタ回路２１６Ａの入力端子は、選択回路２１０に電気的に接続される。また、第２のレベルシフタ回路２１６Ａは、第３の電位供給端子２１７Ａ及び第４の電位供給端子２１８Ａに電気的に接続される。
【００６０】
第２のバッファ回路２１９Ａは、複数のインバータ回路からなる。各インバータ回路は、入力端子及び出力端子を有する。また、第２のバッファ回路２１９Ａでは、各インバータ回路がそれぞれ直列接続で電気的に接続されている。すなわち、１つのインバータ回路を１段とすると、１段目のインバータ回路の出力端子は、２段目のインバータ回路の入力端子に電気的に接続される。また、２段目のインバータ回路の出力端子は、３段目のインバータ回路の入力端子に電気的に接続される。なお、第２のバッファ回路２１９Ａにおいて、最初の段のインバータ回路の入力端子（図３の第２のバッファ回路２１９Ａにおける１段目のインバータ回路の入力端子）を第２のバッファ回路２１９Ａの入力端子とし、最後の段のインバータ回路の出力端子（図３の第２のバッファ回路２１９Ａにおける３段目のインバータ回路の出力端子）を第２のバッファ回路２１９Ａの出力端子とする。また、各インバータ回路において、第２の入力端子は、第３の電位供給端子２１７Ａに電気的に接続され、第３の入力端子は、第４の電位供給端子２１８Ａに電気的に接続される。なお、図３において、第２のバッファ回路２１９Ａとして３つのインバータ回路を直列接続で電気的に接続した構成を示しているが、これに限定されず、インバータ回路の数は、適宜設定することができる。
【００６１】
また、第２のバッファ回路２１９Ａは、入力端子が第２のレベルシフタ回路２１６Ａの出力端子に電気的に接続され、出力端子が第２のワード線２０４Ａを介して記憶回路２００ＡＡにおける記憶素子２０９ＡＡの第２端子及び記憶回路２００ＢＡにおける記憶素子２０９ＢＡの第２端子に電気的に接続される。
【００６２】
第１のレベルシフタ回路２１２Ｂは、入力端子及び出力端子を有し、第１のレベルシフタ回路２１２Ｂの入力端子は、選択回路２１０に電気的に接続される。また、第１のレベルシフタ回路２１２Ｂは、第１の電位供給端子２１３Ｂ及び第２の電位供給端子２１４Ｂに電気的に接続される。
【００６３】
第１のバッファ回路２１５Ｂは、複数のインバータ回路からなる。各インバータ回路は、入力端子及び出力端子を有する。また、第１のバッファ回路２１５Ｂでは、各インバータ回路がそれぞれ直列接続で電気的に接続されている。すなわち、１つのインバータ回路を１段とすると、１段目のインバータ回路の出力端子は、２段目のインバータ回路の入力端子に電気的に接続される。また、２段目のインバータ回路の出力端子は、３段目のインバータ回路の入力端子に電気的に接続される。なお、第１のバッファ回路２１５Ｂにおいて、最初の段のインバータ回路の入力端子（図３の第１のバッファ回路２１５Ｂにおける１段目のインバータ回路の入力端子）を第１のバッファ回路２１５Ｂの入力端子とし、最後の段のインバータ回路の出力端子（図３の第１のバッファ回路２１５Ｂにおける３段目のインバータ回路の出力端子）を第１のバッファ回路２１５Ｂの出力端子とする。また、各インバータ回路は、第１の電位供給端子２１３Ｂ及び第２の電位供給端子２１４Ｂに電気的に接続される。なお、図３において、第１のバッファ回路２１５Ｂとして３つのインバータ回路を直列接続で電気的に接続した構成を示しているが、これに限定されず、インバータ回路の数は、適宜設定することができる。
【００６４】
また、第１のバッファ回路２１５Ｂは、入力端子が第１のレベルシフタ回路２１２Ｂの出力端子に電気的に接続され、出力端子が第１のワード線２０３Ｂを介して記憶回路２００ＡＢにおけるトランジスタ２０８ＡＢのゲート端子及び記憶回路２００ＢＢにおけるトランジスタ２０８ＢＢのゲート端子に電気的に接続される。
【００６５】
第２のレベルシフタ回路２１６Ｂは、入力端子及び出力端子を有し、第２のレベルシフタ回路２１６Ｂの入力端子は、選択回路２１０に電気的に接続される。また、第２のレベルシフタ回路２１６Ｂは、第３の電位供給端子２１７Ｂ及び第４の電位供給端子２１８Ｂに電気的に接続される。
【００６６】
第２のバッファ回路２１９Ｂは、複数のインバータ回路からなる。各インバータ回路は、入力端子及び出力端子を有する。また、第２のバッファ回路２１９Ｂでは、各インバータ回路がそれぞれ直列接続で電気的に接続されている。すなわち、１つのインバータ回路を１段とすると、１段目のインバータ回路の出力端子は、２段目のインバータ回路の入力端子に電気的に接続される。また、２段目のインバータ回路の出力端子は、３段目のインバータ回路の入力端子に電気的に接続される。なお、第２のバッファ回路２１９Ｂにおいて、最初の段のインバータ回路の入力端子（図３の第２のバッファ回路２１９Ｂにおける１段目のインバータ回路の入力端子）を第２のバッファ回路２１９Ｂの入力端子とし、最後の段のインバータ回路の出力端子（図３の第２のバッファ回路２１９Ｂにおける３段目のインバータ回路の出力端子）を第２のバッファ回路２１９Ｂの出力端子とする。また、各インバータ回路は、第３の電位供給端子２１７Ｂ及び第４の電位供給端子２１８Ｂに電気的に接続される。なお、図３において、第２のバッファ回路２１９Ｂとして３つのインバータ回路を直列接続で電気的に接続した構成を示しているが、これに限定されず、インバータ回路の数は、適宜設定することができる。
【００６７】
また、第２のバッファ回路２１９Ｂは、入力端子が第２のレベルシフタ回路２１６Ｂの出力端子に電気的に接続され、出力端子が第２のワード線２０４Ｂを介して記憶回路２００ＡＢにおける記憶素子２０９ＡＢの第２端子及び記憶回路２００ＢＢにおける記憶素子２０９ＢＢの第２端子に電気的に接続される。
【００６８】
なお、第１の電位供給端子２１３Ａ及び第１の電位供給端子２１３Ｂからは所定の値の電位である電位Ｉが与えられる。さらに読み出し動作の場合には電位Ｉより低い電位である電位Ｊが与えられる。
【００６９】
また、第２の電位供給端子２１４Ａ及び第２の電位供給端子２１４Ｂからは接地電位である電位Ｋが与えられる。なお、電位Ｉ、Ｊは、Ｉ＞Ｊ＞Ｋの正電位である。
【００７０】
また、第３の電位供給端子２１７Ａ及び第３の電位供給端子２１７Ｂからは接地電位である電位Ｌが与えられる。
【００７１】
また、第４の電位供給端子２１８Ａ及び第４の電位供給端子２１８Ｂからは所定の値の電位である電位Ｍが与えられる。さらに読み出し動作の場合には接地電位である電位Ｎが与えられる。なお、電位Ｍは、Ｍ＜Ｎの負電位である。
【００７２】
なお、本実施の形態において、バッファ回路は必ずしも設ける必要はないが、バッファ回路を設けることで選択回路２１０からの入力電位を増幅することができるため、選択回路２１０からの入力電位を小さくすることができる。
【００７３】
次に、本実施の形態における半導体記憶装置の動作について説明する。なお、本実施の形態において、各記憶回路における記憶素子の第１端子及び第２端子間の抵抗値が変化した状態をデータが書き込まれた状態とし、記憶素子の第１端子及び第２端子間の抵抗値が変化していない状態をデータが書き込まれていない状態とする。また、データが書き込まれた状態において、記憶素子には１のデータが記憶されているものとし、データが書き込まれていない状態において、記憶素子には０のデータが記憶されているものとする。なお、上記の定義は一例であり、本発明の実施の形態は、これに限定されない。例えば、データが書き込まれた状態を０のデータが記憶されているものとし、データが書き込まれていない状態を１のデータが記憶されているものとすることもできる。なお、本実施の形態において電位Ｇは、電位Ｉと同等の値として説明する。同等とは実質的に同等である場合も含まれる。
【００７４】
まず、ビット線制御回路２０５において、ビット線２０２Ａ乃至ビット線２０２ｍの中からいずれかのビット線が選択される。
【００７５】
また、ワード線制御回路２０６により第１のワード線２０３Ａ乃至第１のワード線２０３ｎの中からいずれかの第１のワード線、及び第２のワード線２０４Ａ乃至第２のワード線２０４ｎの中からいずれかの第２のワード線が選択される。より具体的には、選択回路２１０において、複数のアドレス線２１１からいずれかのアドレス線が選択され、選択されたアドレス線に電気的に接続された記憶回路にワード線を介して所定の値の電位が与えられる。ここでは例として、ビット線２０２Ａ、第１のワード線２０３Ａ、及び第２のワード線２０４Ａが選択された場合について説明する。
【００７６】
選択された第１のワード線２０３Ａには、選択回路２１０、第１のレベルシフタ回路２１２Ａ、及び第１のバッファ回路２１５Ａにより接地電位である電位Ｋが与えられ、選択されていない第１のワード線２０３Ｂには、選択回路２１０、第１のレベルシフタ回路２１２Ｂ、及び第１のバッファ回路２１５Ｂにより所定の値の電位である電位Ｉが与えられる。また、選択された第２のワード線２０４Ａには、選択回路２１０、第２のレベルシフタ回路２１６Ａ、及び第２のバッファ回路２１９Ａにより所定の値の電位である電位Ｍが与えられ、選択されていない第２のワード線２０４Ｂには、選択回路２１０、第２のレベルシフタ回路２１６Ｂ、及び第２のバッファ回路２１９Ｂにより接地電位である電位Ｌが与えられる。また、選択されたビット線２０２Ａには、ビット線制御回路２０５から所定の値の電位である電位Ｇが与えられる。
【００７７】
このとき、記憶回路２００ＡＡにおいて、トランジスタ２０８ＡＡには、ゲート端子に第１の電位（Ｖ１ともいう）として接地電位である電位Ｋが与えられ、ソース端子及びドレイン端子の一方に第２の電位（Ｖ２ともいう）として所定の値の電位である電位Ｇが与えられる。このときトランジスタ２０８ＡＡはオン状態になる。なお、トランジスタ２０８ＡＡのゲート端子及びソース端子間に印加される電圧、すなわち、第１の電位と第２の電位との電位差がトランジスタ２０８ＡＡの閾値電圧の絶対値より大きく、且つトランジスタ２０８ＡＡの絶縁耐圧以下となるように第１の電位及び第２の電位を設定することが好ましい。
【００７８】
トランジスタ２０８ＡＡがオン状態になることにより、記憶素子２０９ＡＡには、第１端子にトランジスタ２０８ＡＡを介して第２の電位（電位Ｇ）が与えられ、第２端子に第３の電位（Ｖ３ともいう）となる所定の値の電位Ｍが与えられる。このとき記憶素子２０９ＡＡの第１端子及び第２端子間に印加される電圧、すなわち第２の電位と第３の電位との電位差は、Ｖ２＋｜Ｖ３｜となる。Ｖ２＋｜Ｖ３｜は書き込み電圧以上であるため、記憶素子２０９ＡＡの第１端子及び第２端子間の抵抗値が変化する。抵抗値が変化した記憶素子２０９ＡＡは、データが書き込まれた状態、すなわち記憶素子２０９ＡＡには、１のデータが記憶されていることになる。
【００７９】
また、記憶回路２００ＢＡにおいて、トランジスタ２０８ＢＡには、ゲート端子に第１の電位として電位Ｋが与えられ、ソース端子及びドレイン端子の一方に第２の電位として接地電位である電位Ｈが与えられる。このときトランジスタ２０８ＢＡはオフ状態になる。なお、トランジスタ２０８ＢＡのゲート端子及びソース端子間に印加される電圧、すなわち、第１の電位と第２の電位との電位差がトランジスタ２０８ＢＡの絶縁耐圧以下となるように第１の電位及び第２の電位を設定することが好ましい。
【００８０】
トランジスタ２０８ＢＡがオフ状態であることにより、記憶素子２０９ＢＡの第１端子の電位は変化せず、記憶素子２０９ＢＡの第２端子に第３の電位として電位Ｍが与えられる。このとき記憶素子２０９ＢＡの第１端子及び第２端子間の抵抗値は変化しないため、データが書き込まれない。よって記憶素子２０９ＢＡは、データが書き込まれていない状態、すなわち０のデータが記憶されていることになる。
【００８１】
また、記憶回路２００ＡＢにおいて、トランジスタ２０８ＡＢには、ゲート端子に第１の電位として電位Ｉが与えられ、ソース端子及びドレイン端子の一方に第２の電位として電位Ｇが与えられる。このときトランジスタ２０８ＡＢはオフ状態になる。なお、トランジスタ２０８ＡＢのゲート端子及びソース端子間に印加される電圧、すなわち、第１の電位と第２の電位との電位差がトランジスタ２０８ＡＢの絶縁耐圧以下となるように第１の電位及び第２の電位を設定することが好ましい。
【００８２】
トランジスタ２０８ＡＢがオフ状態であることにより、記憶素子２０９ＡＢの第１端子の電位は変化せず、記憶素子２０９ＡＢの第２端子に第３の電位として接地電位である電位Ｌが与えられる。このとき記憶素子２０９ＡＢの第１端子及び第２端子間の抵抗値は変化しないため、データが書き込まれない。よって記憶素子２０９ＡＢは、データが書き込まれていない状態、すなわち０のデータが記憶されていることになる。
【００８３】
また、記憶回路２００ＢＢにおいて、トランジスタ２０８ＢＢには、ゲート端子に第１の電位として電位Ｉが与えられ、ソース端子及びドレイン端子の一方に第２の電位として接地電位である電位Ｈが与えられる。このときトランジスタ２０８ＢＢはオフ状態になる。なお、トランジスタ２０８ＢＢのゲート端子及びソース端子間に印加される電圧、すなわち、第１の電位と第２の電位との電位差がトランジスタ２０８ＢＢの絶縁耐圧以下となるように第１の電位及び第２の電位を設定することが好ましい。
【００８４】
トランジスタ２０８ＢＢがオフ状態であることにより、記憶素子２０９ＢＢの第１端子の電位は変化せず、記憶素子２０９ＢＢの第２端子に第３の電位として接地電位である電位Ｌが与えられる。このとき記憶素子２０９ＢＢの第１端子及び第２端子間の抵抗値は変化しないため、データが書き込まれない。よって記憶素子２０９ＢＢは、データが書き込まれていない状態、すなわち０のデータが記憶されていることになる。
【００８５】
なお、本実施の形態において記憶回路２００ＡＡにデータが書き込まれる例について説明したがこれに限定されず、他の記憶回路においてもデータを書き込むこともできる。
【００８６】
また、記憶素子の第２端子に第２のワード線を介してワード線制御回路を電気的に接続させた構成例について説明したが、上記の構成例は一例であり、本発明の実施の形態は、これに限定されない。例えば、ワード線制御回路の構成をビット線制御回路に適用し、さらに第２のビット線を設け、記憶素子の第２端子に第２のビット線を介してビット線制御回路を電気的に接続させた構成とすることもできる。
【００８７】
実施の形態の半導体記憶装置における第１の電位（Ｖ１）及び第３の電位（Ｖ３）の最適値について以下に説明する。
【００８８】
本実施の形態において、第１の電位及び第３の電位の値は、トランジスタの絶縁耐圧、及び記憶素子においてデータの書き込みに必要な電圧を考慮して適宜設定することが好ましい。
【００８９】
トランジスタの絶縁耐圧について、図４に示すトランジスタのゲート端子及びソース端子間の電圧（ＶＧともいう）とソース端子及びドレイン端子間に流れる電流（ＩＤともいう）との関係図を用いて説明する。図４（Ａ）は、ゲート端子に８Ｖのストレス電圧を印加した場合の図であり、図４（Ｂ）は、ゲート端子に１０Ｖのストレス電圧を印加した場合の図である。なお、このときのトランジスタのゲート絶縁膜は薄膜化されており、膜厚は約１０ｎｍである。
【００９０】
図４（Ａ）に示すように、８Ｖのストレス電圧を印加した場合には、通常のトランジスタのスイッチング特性が見られるのに対し、図４（Ｂ）に示すように１０Ｖのストレス電圧を印加した場合には、オフ電流が高くなり、スイッチング特性が下がっている。これより、トランジスタに１０Ｖ程度のストレス電圧が印加されると劣化することがわかる。これを考慮するとトランジスタのゲート端子及びソース端子間に印加される電圧、すなわち第１の電位と第２の電位との電位差は１０Ｖ未満が好ましいといえる。
【００９１】
また、書き込み電圧については、図５に示す書き込み電圧と書き込み成功率との関係図を用いて説明する。図５からわかるように、記憶素子は約１０Ｖ程度で抵抗値が下がっていることから、書き込み電圧は１０Ｖより高い値に設定されることが好ましく、記憶素子における第２の電位と第３の電位との電位差は１０Ｖ以上であることが好ましいことがわかる。
【００９２】
以上のことから、例えば、第２の電位を７Ｖ、第３の電位を−３Ｖと、第２の電位の絶対値（以下｜Ｖ２｜と記す）＞第３の電位の絶対値（以下｜Ｖ３｜と記す）となるようにそれぞれの電位を設定することにより、トランジスタの絶縁破壊の抑制、記憶素子への正確なデータの書き込み、及び記憶素子への負荷の低減が可能である。
【００９３】
また、例えば第２の電位を５Ｖ、第３の電位を−５Ｖと、｜Ｖ２｜＝｜Ｖ３｜となるようにそれぞれの電位を設定することにより、トランジスタの絶縁破壊の抑制及び記憶素子への正確なデータの書き込みが可能である。
【００９４】
また、例えば第２の電位を１．５Ｖ、第３の電位を−８．５Ｖと、｜Ｖ２｜＜｜Ｖ３｜となるようにそれぞれの電位を設定することにより、トランジスタの絶縁破壊の抑制、記憶素子への正確なデータの書き込み、及び別途昇圧回路を設ける必要がなくなることによる回路面積の縮小が可能である。
【００９５】
なお、上記したそれぞれの電位の値は一例であり、この組み合わせに限定されるものではなく、トランジスタのゲート端子及びソース端子間に印加される電圧がトランジスタの絶縁耐圧以下であり、記憶素子の第１端子及び第２端子間に印加される電圧がトランジスタの絶縁耐圧より高く、且つ書き込み電圧以上であれば他の組み合わせにおいても適用することができる。
【００９６】
以上のように、記憶素子に１または０のデータを記憶させることができる。
【００９７】
また、データ書き込み時において、第１の電位と第２の電位との電位差をトランジスタの閾値電圧の絶対値より大きく、且つトランジスタの絶縁耐圧以下とし、記憶素子の第２の電位と第３の電位との電位差をトランジスタの絶縁耐圧より高く、且つ記憶素子の書き込み電圧以上とすることにより、例えば記憶素子のトランジスタにばらつきの少ない構成（例えばゲート絶縁膜を薄膜化）を適用した場合においても、トランジスタの絶縁破壊を抑制し、且つ確実に記憶素子にデータを書き込むことができる。また、ゲート絶縁膜の膜厚を薄くしたトランジスタを用いることにより、ばらつきの低減、トランジスタの特性の向上、及び回路面積の縮小を図ることができ、半導体記憶装置全体としても特性を向上させることができる。
【００９８】
さらに本実施の形態における半導体記憶装置は、複数の記憶回路において選択的にデータを書き込むことができるため、より多くの情報をデータとして記憶させることができる。
【００９９】
なお、上記実施の形態は他の実施の形態と適宜組み合わせることができる。
【０１００】
（実施の形態３）
本実施の形態では、本発明の半導体記憶装置の一例として有機化合物を用いた記憶素子を記憶回路に適用した半導体記憶装置（有機メモリともいう）について説明する。
【０１０１】
本実施の形態における有機メモリの構成について図６及び図７を用いて説明する。図６は、本実施の形態の半導体記憶装置における記憶回路の構成を示す上面図であり、図７は、本実施の形態の半導体記憶装置における記憶回路の構成を示す断面図である。なお、図６及び図７は便宜のため半導体装置を模式的に示したものであり、一部または全部において実際とは異なる寸法を用いて図示している。
【０１０２】
図６（Ａ）に示すように、本実施の形態の半導体記憶装置における記憶回路は、半導体層３００と、電極３０１と、電極３０２と、電極３０３と、電極３０４と、開口部３０５と、開口部３０６と、を有する。また、本実施の形態の半導体記憶装置における記憶回路には、トランジスタ３０７が設けられている。さらに、図６（Ｂ）は、便宜のため、図６（Ａ）のうち、電極３０４を図示していないものであり、図６（Ｂ）に示すように、本実施の形態の半導体記憶装置における記憶回路は、開口部３０８を有する。なお、本実施の形態の半導体記憶装置における記憶回路では、実際には電極３０４上に有機化合物層、及び上部電極となる電極が形成されるが、図６においては便宜のため図示しない。
【０１０３】
次に、本実施の形態の半導体記憶装置における記憶回路の線分ＡＢにおける断面の構成を図７に示す。本実施の形態の半導体記憶装置は、基板３０９と、基板３０９上に設けられ、不純物領域３１０を有する半導体層３００と、半導体層３００を覆うように設けられたゲート絶縁膜３１１と、ゲート絶縁膜３１１を介して半導体層３００上に設けられた電極３０３と、電極３０３及びゲート絶縁膜３１１上に設けられた第１の層間膜３１２と、第１の層間膜３１２上に設けられた第２の層間膜３１３と、ゲート絶縁膜３１１、第１の層間膜３１２、及び第２の層間膜３１３に設けられた開口部を介して不純物領域３１０に接するように設けられた電極３０１及び電極３０２と、電極３０１及び電極３０２上、並びに第２の層間膜３１３上に設けられた第３の層間膜３１４と、第３の層間膜３１４に設けられた開口部３０６を介して電極３０２に接するように設けられた電極３０４と、電極３０４及び第３の層間膜３１４上に設けられた第４の層間膜３１５と、第４の層間膜３１５に設けられた開口部３０５を介して電極３０４に接するように設けられた有機化合物層３１６と、有機化合物層３１６上に設けられた電極３１７と、を有する。
【０１０４】
さらに、図７における半導体記憶装置は、半導体層３００、ゲート絶縁膜３１１、電極３０１、電極３０２、及び電極３０３により構成されるトランジスタ３０７を有する。
【０１０５】
トランジスタ３０７における不純物領域３１０は、ｐ型の導電型を付与する不純物元素が添加されることにより形成される。例えば、ボロン等のｐ型不純物元素を添加することにより不純物領域３１０を形成することができる。
【０１０６】
基板３０９としては、ガラス基板や可撓性基板の他、石英基板、シリコン基板、金属基板、ステンレス基板などを用いることができる。可撓性基板とは、折り曲げることができる（フレキシブルである）基板のことである。例えば、ポリカーボネート、ポリアリレート、ポリエーテルスルフォン等からなるプラスチック基板等が挙げられる。また、貼り合わせフィルム（ポリプロピレン、ポリエステル、ビニル、ポリフッ化ビニル、塩化ビニルなどからなる）、繊維状な材料からなる紙、基材フィルム（ポリエステル、ポリアミド、無機蒸着フィルム、紙類等）などを用いることもできる。また、この他にも、シリコン等の半導体基板上に形成された電界効果トランジスタの上部や、ガラス等の基板上に形成された薄膜トランジスタの上部にメモリセルアレイを設けることができる。
【０１０７】
また、基板３０９として、ｎ型またはｐ型の導電型を有する単結晶シリコン基板、化合物半導体基板（ＧａＡｓ基板、ＩｎＰ基板、ＧａＮ基板、ＳｉＣ基板、サファイア基板、またはＺｎＳｅ基板等）、及び貼り合わせ法またはＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔｅｄ  Ｏｘｙｇｅｎ）法を用いて作製されたＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板のいずれかを用いることもできる。また、ガラス基板上に単結晶シリコンを貼り合わせたものも用いることができる。
【０１０８】
半導体層３００としては、非晶質シリコン、多結晶シリコン、微結晶（マイクロクリスタル、セミアモルファスとも言う）シリコンなどを単層または積層して用いることができる。また、半導体層３００はスパッタ法、ＬＰＣＶＤ法、プラズマＣＶＤ法等により形成することができる。
【０１０９】
ゲート絶縁膜３１１としては、酸化シリコン、窒化シリコン、酸化窒化シリコン、及び窒化酸化シリコンのいずれか一つまたは複数などを適用することができる。なお、本実施の形態におけるゲート絶縁膜３１１の膜厚は１０ｎｍ以下とすることができる。
【０１１０】
第１の層間膜３１２、第２の層間膜３１３、第３の層間膜３１４、及び第４の層間膜３１５としては、有機材料または無機材料を用いることができる。例えば、酸化シリコン、窒化シリコン、酸化窒化シリコン、及び窒化酸化シリコンのいずれか一つ若しくは複数、またはポリイミド、アクリル、ポリアミド、ポリイミドアミド、ベンゾシクロブテン、シロキサン、及びポリシラザンのいずれか一つ若しくは複数などを適用することができる。
【０１１１】
電極３０３は、トランジスタ３０７におけるゲート電極、及び上記実施の形態２における第１のワード線として機能する。電極３０３としては、タンタル、タングステン、チタン、モリブデン、アルミニウム、銅、クロム、またはニオブ等を適用することができる。また、電極３０３は、上記金属で形成された膜の他に、上記金属を主成分とする合金で形成された膜、或いは上記金属を含む化合物を用いて形成された膜を適用することもできる。また、それらを単層または積層することにより形成することができる。また、半導体膜に導電性を付与するリン等の不純物元素をドーピングした、多結晶シリコンなどの半導体を適用することもできる。また、電極３０３は、上記の材料を基板全面に成膜後、所定の形状に加工（パターニングなど）することによって形成することができる。
【０１１２】
電極３０１及び電極３０２は、トランジスタ３０７におけるソース電極またはドレイン電極、及び上記実施の形態２におけるビット線として機能する。
【０１１３】
電極３０４、電極３１７、及び有機化合物層３１６は、上記実施の形態１及び実施の形態２における記憶素子として機能する。具体的には、電極３０４は、記憶素子における第１端子の一部として機能し、電極３１７は、記憶素子における第２端子の一部として機能する。
【０１１４】
また、電極３０１、電極３０２、電極３０４、及び電極３１７としては、導電性の高い元素や化合物等を用いることができる。例えば、金、銀、白金、ニッケル、シリコン、タングステン、クロム、モリブデン、鉄、コバルト、銅、パラジウム、炭素、アルミニウム、マンガン、チタン、及びタンタルなどから選ばれた一種の元素または当該元素を複数含む合金からなる材料を用いることができる。また、それらを単層または積層構造とすることで形成することができる。上記元素を複数含んだ合金としては、例えば、アルミニウムとチタンを含んだ合金アルミニウム、チタンと炭素を含んだ合金、アルミニウムとニッケルを含んだ合金、アルミニウムと炭素を含んだ合金、アルミニウムとニッケルと炭素を含んだ合金またはアルミニウムとモリブデンを含んだ合金等を適用することができる。また、インジウム錫酸化物（ＩＴＯ）、酸化珪素を含むインジウム錫酸化物（ＩＴＳＯ）、または酸化インジウム酸化亜鉛（ＩＺＯ）などの透光性材料を用いることができる。また、電極３０１、電極３０２、電極３０４、及び電極３１７は、それぞれ異なる材料を用いて形成することもできる。また、電極３０１、電極３０２、電極３０４、及び電極３１７は、蒸着法、スパッタ法、ＣＶＤ法、印刷法または液滴吐出法を用いて形成することができる。
【０１１５】
有機化合物層３１６としては、ポリイミド、アクリル、ポリアミド、ベンゾシクロブテン、またはエポキシなどの有機樹脂と、正孔輸送性を有する有機化合物又は電子輸送性を有する有機化合物と、を組み合わせたものを用いることができる。
【０１１６】
正孔輸送性の有機化合物としては、例えば、フタロシアニン（略称：Ｈ２Ｐｃ）、銅フタロシアニン（略称：ＣｕＰｃ）、バナジルフタロシアニン（略称：ＶＯＰｃ）の他、４，４’，４’’−トリス（Ｎ，Ｎ−ジフェニルアミノ）トリフェニルアミン（略称：ＴＤＡＴＡ）、４，４’，４’’−トリス［Ｎ−（３−メチルフェニル）−Ｎ−フェニルアミノ］トリフェニルアミン（略称：ＭＴＤＡＴＡ）、１，３，５−トリス［Ｎ，Ｎ−ジ（ｍ−トリル）アミノ］ベンゼン（略称：ｍ−ＭＴＤＡＢ）、Ｎ，Ｎ’−ジフェニル−Ｎ，Ｎ’−ビス（３−メチルフェニル）−１，１’−ビフェニル−４，４’−ジアミン（略称：ＴＰＤ）、４，４’−ビス［Ｎ−（１−ナフチル）−Ｎ−フェニルアミノ］ビフェニル（略称：ＮＰＢ）、４，４’−ビス｛Ｎ−［４−ジ（ｍ−トリル）アミノ］フェニル−Ｎ−フェニルアミノ｝ビフェニル（略称：ＤＮＴＰＤ）、４，４’−ビス［Ｎ−（４−ビフェニリル）−Ｎ−フェニルアミノ］ビフェニル（略称：ＢＢＰＢ）、４，４’，４’’−トリ（Ｎ−カルバゾリル）トリフェニルアミン（略称：ＴＣＴＡ）などが挙げられるが、これらに限定されることはない。ここに述べた物質は、主に１０−６ｃｍ２／Ｖｓ以上の正孔移動度を有する物質である。
【０１１７】
電子輸送性を有する有機化合物としては、トリス（８−キノリノラト）アルミニウム（略称：Ａｌｑ３）、トリス（４−メチル−８−キノリノラト）アルミニウム（略称：Ａｌｍｑ３）、ビス（１０−ヒドロキシベンゾ［ｈ］−キノリナト）ベリリウム（略称：ＢｅＢｑ２）、ビス（２−メチル−８−キノリノラト）−４−フェニルフェノラト−アルミニウム（略称：ＢＡｌｑ）等キノリン骨格またはベンゾキノリン骨格を有する金属錯体等からなる材料を用いることができる。また、この他、ビス［２−（２−ヒドロキシフェニル）ベンゾオキサゾラト］亜鉛（略称：Ｚｎ（ＢＯＸ）２）、ビス［２−（２−ヒドロキシフェニル）ベンゾチアゾラト］亜鉛（略称：Ｚｎ（ＢＴＺ）２）などのオキサゾール系、チアゾール系配位子を有する金属錯体などの材料も用いることができる。さらに、金属錯体以外にも、２−（４−ビフェニリル）−５−（４−ｔｅｒｔ−ブチルフェニル）−１，３，４−オキサジアゾール（略称：ＰＢＤ）、１，３−ビス［５−（ｐ−ｔｅｒｔ−ブチルフェニル）−１，３，４−オキサジアゾール−２−イル］ベンゼン（略称：ＯＸＤ−７）、３−（４−ｔｅｒｔ−ブチルフェニル）−４−フェニル−５−（４’’−ビフェニル）−１，２，４−トリアゾール（略称：ＴＡＺ）、３−（４−ｔｅｒｔ−ブチルフェニル）−４−（４−エチルフェニル）−５−（４−ビフェニリル）−１，２，４−トリアゾール（略称：ｐ−ＥｔＴＡＺ）、バソフェナントロリン（略称：ＢＰｈｅｎ）、バソキュプロイン（略称：ＢＣＰ）等を用いることができる。ここに述べた物質は、主に１０−６ｃｍ２／Ｖｓ以上の電子移動度を有する物質である。
【０１１８】
なお、上記範囲外の移動度を有する物質であっても良く、例えば２，３−ビス（４−ジフェニルアミノフェニル）キノキサリン（略称：ＴＰＡＱｎ）、９−［４−（Ｎ−カルバゾリル）］フェニル−１０−フェニルアントラセン（以下、ＣｚＰＡという）等を用いて形成してもよい。
【０１１９】
また、有機化合物層３１６は上記に示す有機化合物を複数混合して形成してもよい。また、上記に示す有機化合物を積層して形成してもよい。
【０１２０】
また、有機化合物層３１６は、正孔輸送性もしくは電子輸送性を有する有機化合物に絶縁物が混合されていても良い。なお、絶縁物は、均一に分散されている必要はない。絶縁物を混合することにより、有機化合物層３１６のモルフォロジーを向上することができる。よって、部分的な膜の結晶化等を抑制することができるため、記憶素子毎の挙動のばらつきを抑制することができる。
【０１２１】
また、有機化合物層３１６の厚さは、電極３０４及び電極３１７間への電圧印加により記憶素子の電気抵抗が変化する厚さであることが好適である。有機化合物層３１６の代表的な膜厚は、１ｎｍから１００ｎｍ、好ましくは１０ｎｍから６０ｎｍ、更に好ましくは５〜３０ｎｍである。
【０１２２】
以下に、本実施の形態における記憶素子の書き込みの原理について説明する。
【０１２３】
有機化合物層３１６は、その物質の転移点まで温度が上昇すると流動性を有する。よって、有機化合物材料を用いた有機化合物層３１６は、転移点以上の温度となると、流動性を有し、一定の形状を保たない状態となる。流動性を有するようになると、その材料の固体時の形状は保持されず、時間と共に変化する。よって、有機化合物層３１６は変形し、一部で電極３０４と電極３１７が短絡する領域が形成される。電極３０４と電極３１７が短絡することにより、記憶素子における抵抗値が下がる。この抵抗値が変化する原理を利用し、抵抗値の変化前後のそれぞれの状態を記憶素子におけるデータとして識別する。
【０１２４】
また、電極３０４と電極３１７との間に絶縁層を設ける構成を適用することもできる。絶縁層を設けることにより、流動性を有する有機化合物層の広がりを制御することができ、より確実に電極３０４と電極３１７を短絡させることができる。
【０１２５】
以上のように、本実施の形態における半導体記憶装置に有機メモリを適用することにより、半導体記憶装置を安価に作製することができる。また、構成する材料を変えることで記憶素子の特性を容易に変えることもできる。また、本実施の形態の半導体記憶装置を用いることにより、厚さが薄く、信頼性の高い半導体記憶装置を提供することができる。
【０１２６】
なお、本実施の形態は、他の実施の形態と適宜組み合わせることができる。
【０１２７】
（実施の形態４）
本実施の形態では、本発明の半導体記憶装置の一例として無機化合物を用いた記憶素子を記憶回路に適用した半導体記憶装置（無機メモリともいう）について説明する。
【０１２８】
本実施の形態における無機メモリの構成について図８及び図９を用いて説明する。図８は、本実施の形態の半導体記憶装置における記憶回路の構成を示す上面図であり、図９は、本実施の形態の半導体記憶装置における記憶回路の構成を示す断面図である。なお、図８及び図９は便宜のため半導体装置を模式的に示したものであり、一部または全部において実際とは異なる寸法を用いて図示している。
【０１２９】
図８（Ａ）に示すように本実施の形態の半導体記憶装置における記憶回路は、半導体層４００と、電極４０１と、電極４０２と、電極４０３と、電極４０４と、電極４０５と、開口部４０６と、開口部４０７と、開口部４０８と、を有する。
【０１３０】
本実施の形態の半導体記憶装置における記憶回路の線分ＡＢにおける断面の構成を図９に示す。本実施の形態の半導体記憶装置における記憶回路は、基板４１０と、基板４１０上に設けられ、不純物領域４１１を有する半導体層４００と、半導体層４００を覆うように設けられたゲート絶縁膜４１２と、ゲート絶縁膜４１２を介して半導体層４００上に設けられた電極４０５と、電極４０５と同一材料で設けられた電極４０１と、電極４０５及びゲート絶縁膜４１２上に設けられた第１の層間膜４１３と、第１の層間膜４１３上に設けられた第２の層間膜４１４と、ゲート絶縁膜４１２、第１の層間膜４１３、及び第２の層間膜４１４に設けられた開口部４０６を介して不純物領域４１１に接するように設けられた電極４０２と、ゲート絶縁膜４１２、第１の層間膜４１３、及び第２の層間膜４１４に設けられた開口部４０６を介して不純物領域４１１に接するように設けられ、且つゲート絶縁膜４１２、第１の層間膜４１３、及び第２の層間膜４１４に設けられた開口部４０７を介して電極４０１に接するように設けられた電極４０３と、ゲート絶縁膜４１２、第１の層間膜４１３、及び第２の層間膜４１４に設けられた開口部４０８を介して電極４０１に接するように設けられた電極４１５と、電極４１５上に設けられた無機化合物層４１６と、無機化合物層４１６上に設けられた電極４０４と、を有する。
【０１３１】
さらに、図９における半導体記憶装置は、半導体層４００、ゲート絶縁膜４１２、電極４０５、電極４０２及び電極４０３により構成されるトランジスタ４０９を有する。
【０１３２】
トランジスタ４０９における不純物領域４１１は、ｐ型の導電型を付与する不純物元素が添加されることにより形成される。例えば、ボロン等のｐ型不純物元素を添加することにより不純物領域４１１を形成することができる。
【０１３３】
基板４１０としては、ガラス基板や可撓性基板の他、石英基板、シリコン基板、金属基板、ステンレス基板などを用いることができる。可撓性基板とは、折り曲げることができる（フレキシブルである）基板のことである。例えば、ポリカーボネート、ポリアリレート、ポリエーテルスルフォン等からなるプラスチック基板等が挙げられる。また、貼り合わせフィルム（ポリプロピレン、ポリエステル、ビニル、ポリフッ化ビニル、塩化ビニルなどからなる）、繊維状な材料からなる紙、基材フィルム（ポリエステル、ポリアミド、無機蒸着フィルム、紙類等）などを用いることもできる。また、この他にも、シリコン等の半導体基板上に形成された電界効果トランジスタの上部や、ガラス等の基板上に形成された薄膜トランジスタの上部に記憶素子を設けることができる。
【０１３４】
また、基板４１０としては、ｎ型またはｐ型の導電型を有する単結晶シリコン基板、化合物半導体基板（ＧａＡｓ基板、ＩｎＰ基板、ＧａＮ基板、ＳｉＣ基板、サファイア基板、またはＺｎＳｅ基板等）、及び貼り合わせ法またはＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔｅｄ  Ｏｘｙｇｅｎ）法を用いて作製されたＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板のいずれかを用いることもできる。また、ガラス基板上に単結晶シリコンを貼り合わせたものも用いることができる。
【０１３５】
半導体層４００としては、非晶質シリコン、多結晶シリコン、微結晶（マイクロクリスタル、セミアモルファスとも言う）シリコンなどを単層または積層して用いることができる。また、半導体層４００はスパッタ法、ＬＰＣＶＤ法、プラズマＣＶＤ法等により形成することができる。
【０１３６】
ゲート絶縁膜４１２としては、酸化シリコン、窒化シリコン、酸化窒化シリコン、及び窒化酸化シリコンのいずれか一つまたは複数などを用いることができる。なお、本実施の形態におけるゲート絶縁膜４１２の膜厚は１０ｎｍ以下とすることができる。
【０１３７】
第１の層間膜４１３、第２の層間膜４１４としては、有機材料または無機材料を用いることができる。例えば、酸化シリコン、窒化シリコン、酸化窒化シリコン、及び窒化酸化シリコンのいずれか一つ若しくは複数、またはポリイミド、アクリル、ポリアミド、ポリイミドアミド、ベンゾシクロブテン、シロキサン、及びポリシラザンのいずれか一つ若しくは複数などを適用することができる。
【０１３８】
電極４０５は、トランジスタ４０９におけるゲート電極、及び上記実施の形態２における第１のワード線として機能する。電極４０５としては、タンタル、タングステン、チタン、モリブデン、アルミニウム、銅、クロム、またはニオブ等を適用することができる。また、電極４０５は、上記金属で形成された膜の他に、上記金属を主成分とする合金で形成された膜、或いは上記金属を含む化合物を用いて形成された膜を適用することもできる。また、それらを単層または積層することにより形成することができる。また、半導体膜に導電性を付与するリン等の不純物元素をドーピングした、多結晶シリコンなどの半導体を適用することもできる。また、電極４０５は、所定の形状に加工（パターニングなど）することによって形成することができる。
【０１３９】
電極４０２及び電極４０３は、トランジスタ４０９におけるソース電極またはドレイン電極、及び上記実施の形態２におけるビット線として機能する。
【０１４０】
電極４１５、電極４０４、及び無機化合物層４１６は、上記実施の形態１及び実施の形態２における記憶素子として機能する。具体的には、電極４１５は、記憶素子における第１端子の一部として機能し、電極４０４は、記憶素子における第２端子の一部として機能する。
【０１４１】
なお、本実施の形態において、記憶回路に補助容量を設けることもできる。補助容量を設けることにより、書き込み電圧を補償することができる。
【０１４２】
また、電極４０１、電極４０２、電極４０３、電極４０４、及び電極４１５としては、導電性の高い元素や化合物等を用いることができる。例えば、金、銀、白金、ニッケル、タングステン、クロム、モリブデン、鉄、コバルト、銅、パラジウム、炭素、アルミニウム、マンガン、チタン、及びタンタルなどから選ばれた一種の元素または当該元素を複数含む合金からなる材料を用いることができる。また、それらを単層または積層構造とすることで形成することができる。上記元素を複数含んだ合金としては、例えば、アルミニウムとチタンを含んだ合金アルミニウム、チタンと炭素を含んだ合金、アルミニウムとニッケルを含んだ合金、アルミニウムと炭素を含んだ合金、アルミニウムとニッケルと炭素を含んだ合金またはアルミニウムとモリブデンを含んだ合金等を適用することができる。また、インジウム錫酸化物（ＩＴＯ）、酸化珪素を含むインジウム錫酸化物（ＩＴＳＯ）、または酸化インジウム酸化亜鉛（ＩＺＯ）などの透光性材料を用いることができる。また、電極４０１、電極４０２、電極４０３、電極４０４、及び電極４１５は、異なる材料を用いて形成することもできる。また、電極４０１、電極４０２、電極４０３、電極４０４、及び電極４１５は、蒸着法、スパッタ法、ＣＶＤ法、印刷法または液滴吐出法を用いて形成することができる。
【０１４３】
無機化合物層４１６としては、アモルファスシリコン膜、微結晶シリコン膜、またはポリシリコン膜などシリコンを含む材料等を用いることができる。これらのシリコン膜は、スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法などを用いて形成することができる。
【０１４４】
また、無機化合物層４１６としてシリコン膜に酸素や窒素を含ませたものを用いることもできる。
【０１４５】
以下に、本実施の形態における記憶素子の書き込みの原理について説明する。なお、本実施の形態では、シリコンを主構成元素とする無機化合物層を有する記憶素子を無機メモリ素子に適用しており、当該記憶素子への書き込みについて説明する。
【０１４６】
電極４１５及び電極４０４間に所定の値の電圧を印加することにより、無機化合物層４１６と、電極４１５または電極４０４でシリサイド反応が起こる。シリサイド反応が起こると無機化合物層４１６と、電極４１５または電極４０４との間にシリサイドが形成される。シリサイドが形成された記憶素子は、抵抗値が下がる。この抵抗値が変化する原理を利用し、抵抗値の変化前後のそれぞれの状態を記憶素子におけるデータとして識別する。
【０１４７】
以上のように、記憶素子に無機メモリ素子を用いることにより、半導体記憶装置を容易に作製することができる。また、厚さが薄く、信頼性の高い半導体記憶装置を提供することができる。
【０１４８】
なお、本実施の形態は、他の実施の形態と適宜組み合わせることができる。
【０１４９】
（実施の形態５）
本実施の形態では、本発明の半導体記憶装置の適用例として、半導体記憶装置を備えた半導体装置について説明する。
【０１５０】
本実施の形態における半導体装置は、内部に記憶回路を有し、記憶回路に必要な情報を記憶し、非接触手段、例えば無線通信を用いて外部と情報のやりとりを行うものである。この特徴を利用して、本実施の形態における半導体装置は、物品などの個体情報を記憶させておき、その情報を読み取ることにより物品の認識をさせる個体認証システムなどの用途がある。また、これらの用途に用いるには、個体情報のデータを記憶して物品の識別などを行うため、より高い信頼性が要求される。
【０１５１】
本実施の形態における半導体装置の構成について図１０を用いて説明する。図１０は、本実施の形態における半導体装置の構成を示すブロック図である。
【０１５２】
図１０に示すように半導体装置５００は、ＲＦ回路５０１、クロック信号生成回路５０２、ロジック回路５０３、及びアンテナ部５１８におけるアンテナ５１７により構成されている。なお、図８には示していないが、半導体装置５００は、無線通信装置（リーダライタ、または質問器など、無線により通信が可能なもの）などの外部の回路とアンテナ５１７を介して無線信号の送受信を行っている。なお、データの伝送形式は、一対のコイルを対向配置して相互誘導によって交信を行う電磁結合方式、誘導電磁界によって交信する電磁誘導方式、電波を利用して交信する電波方式の３つに大別され、本実施の形態ではいずれの方式も適用することができる。
【０１５３】
各回路の構成について説明する。ＲＦ回路５０１は、電源回路５０４と、復調回路５０５と、変調回路５０６と、を有する。また、クロック信号生成回路５０２は、分周回路５０７と、カウンタ回路５０９と、基準クロック生成回路５１９と、を有する。また、ロジック回路５０３は、演算処理を行う機能を有し、コントローラ５１３と、ＣＰＵ（中央演算回路ともいう）５１０と、ＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）５１１と、ＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）５１２と、を有する。
【０１５４】
また、コントローラ５１３は、ＣＰＵインターフェース５１４と、ＲＦインターフェース５１５と、メモリコントローラ５１６と、を有する。
【０１５５】
また、ＲＦ回路５０１において、電源回路５０４は、整流回路と、保持容量と、を有し、受信した信号から電源電圧を生成し、その他の回路に供給する機能を有する。また、復調回路５０５は、整流回路と、ＬＰＦ（ローパスフィルタ）と、を有し、通信信号からコマンドやデータを抽出する機能を有する。変調回路５０６は、送信データを変調する機能を有し、変調されたデータは、アンテナ５１７から送信信号として送信される。
【０１５６】
以下に、本実施の形態における半導体装置の動作について説明する。まず、外部の通信装置から送信された信号が、半導体装置で受信される。半導体装置に入力された受信信号は、復調回路５０５で復調された後、コントローラ５１３におけるＲＦインターフェース５１５に出力される。ＲＦインターフェース５１５に入力された受信信号は、ＣＰＵインターフェース５１４を介してＣＰＵ５１０で演算処理される。また、ＲＦインターフェース５１５に入力された受信信号により、メモリコントローラ５１６を介してＲＯＭ５１１、ＲＡＭ５１２に対するアクセスが行われる。
【０１５７】
そして、ＣＰＵ５１０による演算処理、ＲＯＭ５１１、ＲＡＭ５１２におけるデータの入出力後に送信データが生成され、送信データは、信号として変調回路５０６で変調され、アンテナ５１７から外部の通信装置に送信される。
【０１５８】
本実施の形態では、半導体記憶装置を半導体装置のＲＯＭ５１１、ＲＡＭ５１２、またはその他の記憶回路として搭載することができる。半導体記憶装置を搭載することにより、厚さが薄く、信頼性の高い半導体装置を提供することができる。また、半導体記憶装置は安価に製造することができるため、半導体装置の製造コストを低減することができる。
【０１５９】
なお、本実施の形態は、他の実施の形態と適宜組み合わせることができる。
【０１６０】
（実施の形態６）
本実施の形態では、半導体記憶装置を備えた半導体装置の作製方法について説明する。
【０１６１】
本実施の形態の半導体装置について図１１を用いて説明する。図１１は、本実施の形態における半導体装置の構成を示す模式図及び断面図である。
【０１６２】
図１１（Ａ）に示す半導体装置は、基板６００と、基板６００に設けられた素子部６０１と、素子部６０１に電気的に接続されたアンテナ６０２と、を有する。
【０１６３】
素子部６０１は、半導体記憶装置等の複数の素子を有し、外部から受信した信号を処理する機能を有し、アンテナ６０２は、半導体装置におけるデータの伝送を行う機能を有する。
【０１６４】
図１１（Ａ）に示した半導体装置のより具体的な構成例を図１１（Ｂ）に示す。図１１（Ｂ）に示した半導体装置は、基板６００上に設けられた素子６０４と、素子６０４及び基板６００上に設けられた層間膜６０３と、層間膜６０３上に設けられたアンテナ６０２として機能する導電層６０５と、素子６０４に接続された導電層６０６と、を有する。なお、素子６０４及び導電層６０６を含む部分が素子部６０１となる。
【０１６５】
なお、図１１（Ｂ）の構成において、導電層６０６と同じ層にアンテナ６０２として機能する導電層６０５を設けているが、図１１（Ａ）に示した半導体装置は、この構成に限定されない。例えば、素子部６０１を設けた後、素子部を覆うように別途絶縁膜を設け、該絶縁膜上に導電層６０５を設けることもできる。
【０１６６】
また、本実施の形態の半導体装置は、図１１の構成に限定されない。本実施の形態の半導体装置の他の構成例について図１２を用いて説明する。図１２は、本実施の形態における半導体装置の他の構成の模式図及び断面図である。
【０１６７】
図１２（Ａ）に示す半導体装置は、基板６０７と、基板６０７上に設けられた素子部６０８と、素子部６０８に電気的に接続されたアンテナ６０９と、を有する。
【０１６８】
図１１に示す構成と同様に、素子部６０８は、記憶素子等の複数の素子を有し、外部から受信した信号を処理する機能を有する。また、アンテナ６０９は、半導体装置におけるデータの伝送を行う機能を有する。
【０１６９】
図１２（Ａ）に示した半導体装置のより具体的な構成例を図１２（Ｂ）に示す。図１２（Ｂ）に示した半導体装置は、基板６０７と、基板６０７上に設けられた樹脂６１０と、一部がアンテナ６０９として機能する導電層６１１と、導電層６１１の一部の上に設けられた導電性粒子６１２と、樹脂６１０上及び導電性粒子６１２上に設けられた導電層６１３と、導電層６１３上に設けられた素子部６０８と、素子部６０８上に設けられた基板６１４と、を有する。
【０１７０】
図１２の構成の場合、端子部６１５を設けており、導電層６１１の一部が端子部６１５に含まれる。また、素子部６０８が設けられた基板６１４と、アンテナ６０９が設けられた基板６０７と、が貼り合わされている。
【０１７１】
本実施の形態において、素子部６０８における半導体記憶装置として実施の形態１乃至４の半導体記憶装置を適用することができる。実施の形態１乃至４の半導体記憶装置を適用することにより高い信頼性を有する半導体装置を安価に製造することができる。
【０１７２】
素子部６０８は、予め大きな面積の基板上に複数形成し、その後、分断することで形成すれば、安価に形成することができる。このときに用いる基板６０７及び基板６１４としては、ガラス基板、石英基板、セラミック基板、金属基板（例えばステンレス基板など）、または半導体基板（例えばシリコン基板など）などを適用することができる。他にもプラスチック基板として、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、アクリルなどの可撓性基板等を適用することができる。
【０１７３】
素子部６０８に含まれる複数のトランジスタや半導体記憶装置等は、同じ層に設ける構成に限定されず、複数の層に形成した構成とすることもできる。複数の層に素子部６０８を形成する際には、層間絶縁膜を用いるが、当該層間絶縁膜の材料としては、エポキシ樹脂やアクリル樹脂等の樹脂材料、透過性を有するポリイミド樹脂等の樹脂材料、シロキサン樹脂等のシロキサン材料を有する化合物材料、水溶性ホモポリマーと水溶性共重合体を含む材料、無機材料を適用することができる。また、これらの材料を複数種選択して積層構造とすることもできる。シロキサン材料とは、Ｓｉ−Ｏ−Ｓｉ結合を含む材料に相当する。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いてもよい。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。また、層間絶縁膜は、ＣＶＤ法、スパッタ法、ＳＯＧ法、液滴吐出法、スクリーン印刷法等により、形成することができる。
【０１７４】
また、層間絶縁膜の材料として、層間で発生する寄生容量の減少を目的として、低誘電率材料を適用することも好適である。寄生容量が減少すれば、高速の動作を実現し、また、低消費電力化を実現する。
【０１７５】
導電層６１１及び導電層６１３は、ＣＶＤ法、スパッタ法、スクリーン印刷やグラビア印刷等の印刷法、液滴吐出法、ディスペンサ法、またはメッキ法等を用いて形成することができる。導電層６１１及び導電層６１３としては、アルミニウム、チタン、銀、銅、金、白金、ニッケル、パラジウム、タンタル、モリブデンから選択された元素、またはこれらの元素を主成分とする合金材料若しくは化合物材料で、単層構造または積層構造で形成することができる。
【０１７６】
例えば、スクリーン印刷法を用いて導電層６１１及び導電層６１３を形成する場合には、粒径が数ｎｍから数十μｍの導電体粒子を有機樹脂に溶解または分散させた導電性のペーストを選択的に印刷することによって設けることができる。導電体粒子としては、銀、金、銅、ニッケル、白金、パラジウム、タンタル、モリブデン、およびチタン等のいずれか一つ以上の金属粒子やハロゲン化銀の微粒子、または分散性ナノ粒子を用いることができる。また、導電性ペーストに含まれる有機樹脂は、金属粒子のバインダー、溶媒、分散剤および被覆材として機能する有機樹脂から選ばれた一つまたは複数を用いることができる。代表的には、エポキシ樹脂、シリコーン樹脂等の有機樹脂が挙げられる。また、導電層の形成において、焼成工程は導電性のペーストを押し出した後に行うことが好ましい。例えば、導電性のペーストの材料として、銀を主成分とする微粒子（例えば粒径１ｎｍ以上１００ｎｍ以下）を用いる場合、１５０℃以上３００℃以下の温度範囲で焼成することにより硬化させて導電層を得ることができる。また、微粒子として、はんだや鉛フリーのはんだを主成分とする微粒子を用いてもよく、この場合は粒径２０μｍ以下の微粒子を用いることが好ましい。はんだや鉛フリーはんだを用いることにより、低コストで製造することができる。
【０１７７】
素子部６０８に上記集積回路などを設ける場合などに用いられるトランジスタは、非晶質半導体、微結晶半導体（マイクロクリスタル半導体ともいう）、多結晶半導体、または有機半導体等のいずれの半導体を単層または積層させて活性層として作製されたものを適用することができる。良好な特性のトランジスタを得るために、金属元素を触媒として結晶化した活性層、レーザ照射法により結晶化した活性層を用いるとよい。また、プラズマＣＶＤ法により、ＳｉＨ４／Ｆ２ガス、ＳｉＨ４／Ｈ２ガス（Ａｒガス）を用いて形成した半導体層や、半導体層にレーザ照射を行ったものを活性層として適用することができる。
【０１７８】
また、素子部６０８に用いられるトランジスタは、２００度から６００度の温度（好適には３５０度から５００度）で結晶化した結晶質半導体層（低温ポリシリコン層）や、６００度以上の温度で結晶化した結晶質半導体層（高温ポリシリコン層）を用いることができる。なお、基板上に高温ポリシリコン層を作成する場合は、ガラス基板では熱に脆弱な場合があるので、石英基板を使用するとよい。
【０１７９】
素子部６０８に用いられるトランジスタの活性層（特にチャネル領域）には、１×１０１９ａｔｏｍｓ／ｃｍ３〜１×１０２２ａｔｏｍｓ／ｃｍ３の濃度、好適には１×１０１９ａｔｏｍｓ／ｃｍ３〜５×１０２０ａｔｏｍｓ／ｃｍ３の濃度で、水素又はハロゲン元素を添加するとよい。そうすると、欠陥が少なく、クラックが生じにくい活性層を得ることができる。
【０１８０】
また、素子部６０８に用いられるトランジスタを包むように、又は素子部６０８自身を包むように、アルカリ金属等の汚染物質をブロックするバリア膜を設けるとよい。そうすると、汚染されることがなく、信頼性が向上した素子部６０８を提供することができる。なおバリア膜としては、窒化シリコン膜、窒化酸化シリコン膜、又は酸化窒化シリコン膜等が挙げられる。また、素子部６０８が含むトランジスタの活性層の厚さは、２０ｎｍ〜２００ｎｍ、好ましくは４０ｎｍ〜１７０ｎｍ、さらに好ましくは４５ｎｍ〜５５ｎｍ、１４５ｎｍ〜１５５ｎｍ、さらに好ましくは５０ｎｍ、１５０ｎｍとするとよい。そうすると、折り曲げても、クラックが生じにくい素子部６０８を提供することができる。
【０１８１】
また、素子部６０８に用いられるトランジスタの活性層を構成する結晶は、キャリアの流れる方向（チャネル長方向）と平行に延びる結晶粒界を有するように形成するとよい。このような活性層は、連続発振レーザや、１０ＭＨｚ以上、好ましくは６０〜１００ＭＨｚで動作するパルスレーザを用いて形成するとよい。
【０１８２】
また、素子部６０８に用いられるトランジスタのＳ値（サブスレッシュホールド値）は０．３５Ｖ／ｄｅｃ以下（好ましくは０．０９〜０．２５Ｖ／ｄｅｃ）、移動度１０ｃｍ２／Ｖｓ以上の特性を有するとよい。このような特性は、活性層を、連続発振レーザや、１０ＭＨｚ以上で動作するパルスレーザで形成すれば、実現することができる。
【０１８３】
また、素子部６０８に用いられるトランジスタは、リングオシレータレベルで１ＭＨｚ以上、好適には１０ＭＨｚ以上（３〜５Ｖにて）の特性を有する。または、トランジスタ一つあたり、１００ｋＨｚ以上、好適には１ＭＨｚ以上（３〜５Ｖにて）の周波数特性を有する。
【０１８４】
また、実施の形態１乃至４の半導体装置は、素子部が形成された基板をそのまま用いることができるが、これに限定されない。素子部が形成された基板とは別の基板を用いて、実施の形態１乃至４の半導体装置を作製する例について図１３を用いて説明する。端的に言うと、図１３は、本実施の形態における半導体装置の他の構成及び作製方法を示す模式図である。
【０１８５】
図１３（Ａ）に示すように、素子部６１７が形成された基板６１６において、基板６１６上の素子部６１７を剥離する。さらに図１３（Ｂ）に示すように、剥離した素子部６１７を基板６１６とは別の基板６１８に貼り合わせた構成とすることもできる。なお、基板６１８としては、可撓性基板などを適用することができる。
【０１８６】
基板６１６からの素子部６１７の剥離は、耐熱性の高い基板６１６と素子部６１７の間に金属酸化膜を設け、当該金属酸化膜を結晶化により脆弱化して、素子部６１７を剥離する方法、耐熱性の高い基板６１６と素子部６１７の間に水素を含む非晶質シリコン膜を設け、レーザ光の照射またはエッチングにより当該非晶質シリコン膜を除去することで、素子部６１７を剥離する方法、または素子部６１７が形成された耐熱性の高い基板６１６を機械的に削除又は溶液やＣＦ３等のガスによるエッチングで除去することで、素子部６１７を切り離す方法等を用いて行うことができる。
【０１８７】
また、上記記載の方法以外にも、基板６１６と素子部６１７の間に剥離層として機能する金属膜（例えば、タングステン、モリブデン、チタン、タンタル、コバルト）、金属酸化膜（例えば、タングステン酸化物、モリブデン酸化物、チタン酸化物、タンタル酸化物、コバルト酸化物）、または金属膜と金属酸化膜との積層構造を設け、基板６１６と素子部６１７とを物理的手段を用いて剥離することも可能である。また、他にも選択的に開口部を形成して剥離層を露出させた後に、フッ化ハロゲン（例えば、ＣｌＦ３）等のエッチング剤によって剥離層の一部を除去した後に、基板６１６から素子部６１７を物理的に剥離することもできる。
【０１８８】
また、剥離した素子部６１７の基板６１８への貼り付けは、市販の接着剤を用いればよい。例えば、エポキシ樹脂系接着剤や樹脂添加剤等の接着剤を用いればよい。
【０１８９】
上記のように、素子部６１７を基板６１８に貼り合わせて半導体装置を作製することにより、薄くて軽く、落下した場合にも壊れにくい半導体装置を提供することができる。また、基板６１８は可撓性を有する基板を適用するため、曲面や異形の形状上に貼り合わせることが可能となり、多種多様の用途が実現する。例えば、図１３（Ｃ）に示すように、薬の瓶のような曲面上に、半導体装置６１９を密着して貼り合わせることができる。さらに、基板６１６を再利用することにより、より安価に半導体装置を提供することができる。
【０１９０】
なお、本実施の形態は、他の実施の形態と適宜組み合わせることができる。
【０１９１】
（実施の形態７）
本実施の形態は、剥離プロセスによって形成した素子部を用いて、可撓性を有する半導体装置を作製する場合について説明する。
【０１９２】
本実施の形態における半導体装置を作製する方法について図１４を用いて説明する。図１４は、本実施の形態における半導体装置の構成を示す上面図である。
【０１９３】
図１４（Ａ）に示すように本実施の形態における半導体装置は、可撓性を有する保護層７０１と、アンテナ７０４を含む可撓性を有する保護層７０３と、剥離プロセスにより形成される素子部７０２と、を有する。保護層７０３上に形成されたアンテナ７０４は、素子部７０２に電気的に接続する。図示する構成では、アンテナ７０４は保護層７０３上にのみ形成されているが、この構成に限定されず、アンテナ７０４を保護層７０１上に形成することもできる。また、素子部７０２と、保護層７０１及び保護層７０３との間には、窒化シリコン膜等からなるバリア膜を形成する構成とすることにより、素子部７０２が汚染されることなく、信頼性を向上させた半導体装置を提供することもできる。
【０１９４】
アンテナ７０４として機能する導電層としては、上記実施の形態４において述べた材料を適用することができる。なお、本実施の形態では、素子部７０２とアンテナ７０４とは、異方性導電膜を用いてＵＶ処理又は超音波処理を行うことで接続させるが、この方法に限定されず、様々な方法を用いることができる。
【０１９５】
図１４（Ｂ）に示すように保護層７０１、７０３に挟まれた素子部７０２の厚さは、７μｍ以下、好ましくは０．１μｍ〜３μｍの厚さを有するように形成するとよい。また、保護層７０１、保護層７０３を重ねたときの厚さをｄとしたとき、保護層７０１、保護層７０３の厚さは、好ましくは（ｄ／２）±３０μｍ、さらに好ましくは（ｄ／２）±１０μｍとする。また、保護層７０１、保護層７０３それぞれの厚さは１０μｍ〜２００μｍであることが望ましい。さらに、素子部７０２の面積は５ｍｍ角（２５ｍｍ２）以下であり、望ましくは０．３ｍｍ角〜４ｍｍ角（０．０９ｍｍ２〜１６ｍｍ２）の面積を有するとよい。
【０１９６】
保護層７０１及び保護層７０３は、有機樹脂材料を用いて形成することができる。有機樹脂材料は、折り曲げに対して強い特性を有するため、保護層７０１及び保護層７０３の材料として好ましい。また、剥離プロセスにより形成した素子部７０２自体も、単結晶半導体に比べて、折り曲げに対して強い特性を有する。そして、素子部７０２と、保護層７０１及び保護層７０３とは空隙がないように、密着させることができるため、完成した半導体装置自体も折り曲げに対して強い特性を有する。このような保護層７０１及び保護層７０３で囲われた素子部７０２は、他の個体物の表面または内部に配置しても良いし、紙の中に埋め込んでも良い。
【０１９７】
以下に、剥離プロセスにより形成する素子部を、曲面を有する基板に貼る場合について説明する。
【０１９８】
図１４（Ｃ）に示すように、剥離プロセスにより形成した素子部から選択された１つのトランジスタは、電流が流れる方向に直線状である。つまり、ドレイン電極７０５、ゲート電極７０７、ソース電極７０６の位置が直線状である。そして、電流が流れる方向と、基板が弧を描く方向は垂直に配置される。このような配置にすれば、基板が折り曲げられて、弧を描いても、応力の影響が少なく、素子部に含まれるトランジスタの特性の変動を抑制することができる。
【０１９９】
また、トランジスタなどのアクティブ素子の活性領域（シリコンアイランド部分）の面積を基板全体の面積に対して、１％〜５０％（好ましくは１〜３０％）にすることにより、応力を起因とする素子の破壊を防止することができる。
【０２００】
また、アクティブ素子の存在しない領域には、下地絶縁膜材料、層間絶縁膜材料、及び配線材料が主として設けられる。トランジスタ等の活性領域以外の面積は、基板全体の面積の６０％以上にする。このようにすると、曲げやすく、高い集積度を有する半導体装置を提供することができる。
【０２０１】
以上のように、本実施の形態における作製方法を用いて半導体記憶装置を有する半導体装置を作製することにより、曲面上においても作製することができ、半導体装置の適用分野をより拡大することができる。
【０２０２】
なお、本実施の形態は他の実施の形態と適宜組み合わせることができる。
【０２０３】
（実施の形態８）
本実施の形態では、上記実施の形態７における半導体記憶装置を備えた半導体装置の使用例について説明する。
【０２０４】
上記実施の形態における半導体記憶装置を備えた半導体装置の使用例について図１５を用いて説明する。図１５は、本発明の半導体装置の使用例を示す模式図である。
【０２０５】
図１５に示すように、半導体装置の用途は広範囲にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等、図１５（Ａ）参照）、包装用容器類（包装紙やボトル等、図１５（Ｃ）参照）、記録媒体（ＤＶＤソフトやビデオテープ等、図１５（Ｂ）参照）、乗り物類（自転車等、図１５（Ｄ）参照）、身の回り品（鞄や眼鏡等）、食品類、植物類、動物類、人体、衣類、生活用品類、または電子機器（液晶表示装置、ＥＬ表示装置、テレビジョン装置、または携帯電話）等の物品、若しくは各物品に取り付ける荷札（図１５（Ｅ）、図１５（Ｆ）参照）等に設けて使用することができる。
【０２０６】
本実施の形態の半導体装置８００は、プリント基板に実装、表面に貼る、または埋め込むことにより、物品に固定される。例えば、本であれば紙に埋め込む、または有機樹脂からなるパッケージであれば当該有機樹脂に埋め込み、各物品に固定される。本実施の形態の半導体装置８００は、小型、薄型、軽量を実現するため、物品に固定した後もその物品自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、または証書類等に本実施の形態の半導体装置８００を設けることにより、認証機能を設けることができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、または電子機器等に本実施の形態の半導体装置８００を取り付けることにより、検品システム等のシステムの効率化を図ることができる。また、乗り物類であっても、本実施の形態の半導体装置８００を取り付けることにより、盗難などに対するセキュリティ性を高めることができる。
【０２０７】
以上のように、本発明の半導体記憶装置を備えた半導体装置を本実施の形態に挙げた各用途に用いることにより、情報のやりとりに用いられるデータを正確の値のまま維持することができるため、物品認証の正確性、またはセキュリティ性を高めることができる。
【０２０８】
なお、本実施の形態は、他の実施の形態と適宜組み合わせることができる。
【符号の説明】
【０２０９】
１００        電位制御回路
１０１        トランジスタ
１０２        電位供給端子
１０３        記憶素子
２００        記憶回路
２００ＡＡ    記憶回路
２００ＡＢ    記憶回路
２００Ａｎ    記憶回路
２００ＢＡ    記憶回路
２００ＢＢ    記憶回路
２００ｍＡ    記憶回路
２０１        記憶回路部
２０２        ビット線
２０２Ａ      ビット線
２０２Ｂ      ビット線
２０２ｍ      ビット線
２０３        第１のワード線
２０３Ａ      第１のワード線
２０３Ｂ      第１のワード線
２０３ｎ      第１のワード線
２０４        第２のワード線
２０４Ａ      第２のワード線
２０４Ｂ      第２のワード線
２０４ｎ      第２のワード線
２０５        ビット線制御回路
２０６        ワード線制御回路
２０７        領域
２０８ＡＡ    トランジスタ
２０８ＡＢ    トランジスタ
２０８ＢＡ    トランジスタ
２０８ＢＢ    トランジスタ
２０９ＡＡ    記憶素子
２０９ＡＢ    記憶素子
２０９ＢＡ    記憶素子
２０９ＢＢ    記憶素子
２１０        選択回路
２１１        アドレス線
２１２Ａ      第１のレベルシフタ回路
２１２Ｂ      第１のレベルシフタ回路
２１３Ａ      第１の電位供給端子
２１３Ｂ      第１の電位供給端子
２１４Ａ      第２の電位供給端子
２１４Ｂ      第２の電位供給端子
２１５Ａ      第１のバッファ回路
２１５Ｂ      第１のバッファ回路
２１６Ａ      第２のレベルシフタ回路
２１６Ｂ      第２のレベルシフタ回路
２１７Ａ      第３の電位供給端子
２１７Ｂ      第３の電位供給端子
２１８Ａ      第４の電位供給端子
２１８Ｂ      第４の電位供給端子
２１９Ａ      第２のバッファ回路
２１９Ｂ      第２のバッファ回路
３００        半導体層
３０１        電極
３０２        電極
３０３        電極
３０４        電極
３０５        開口部
３０６        開口部
３０７        トランジスタ
３０８        開口部
３０９        基板
３１０        不純物領域
３１１        ゲート絶縁膜
３１２        第１の層間膜
３１３        第２の層間膜
３１４        第３の層間膜
３１５        第４の層間膜
３１６        有機化合物層
３１７        電極
４００        半導体層
４０１        電極
４０２        電極
４０３        電極
４０４        電極
４０５        電極
４０６        開口部
４０７        開口部
４０８        開口部
４０９        トランジスタ
４１０        基板
４１１        不純物領域
４１２        ゲート絶縁膜
４１３        第１の層間膜
４１４        第２の層間膜
４１５        電極
４１６        無機化合物層
５００        半導体装置
５０１        ＲＦ回路
５０２        クロック信号生成回路
５０３        ロジック回路
５０４        電源回路
５０５        復調回路
５０６        変調回路
５０７        分周回路
５０９        カウンタ回路
５１０        ＣＰＵ
５１１        ＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）
５１２        ＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）
５１３        コントローラ
５１４        ＣＰＵインターフェース
５１５        ＲＦインターフェース
５１６        メモリコントローラ
５１７        アンテナ
５１８        アンテナ部
５１９        基準クロック生成回路
６００        基板
６０１        素子部
６０２        アンテナ
６０３        層間膜
６０４        素子
６０５        導電層
６０６        導電層
６０７        基板
６０８        素子部
６０９        アンテナ
６１０        樹脂
６１１        導電層
６１２        導電性粒子
６１３        導電層
６１４        基板
６１５        端子部
６１６        基板
６１７        素子部
６１８        基板
６１９        半導体装置
７０１        保護層
７０２        素子部
７０３        保護層
７０４        アンテナ
７０５        ドレイン電極
７０６        ソース電極
７０７        ゲート電極
８００        半導体装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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