(57)【特許請求の範囲】
【請求項１】
電気光学装置の画素を駆動する画素回路であって、
データ信号をラッチするラッチ部と、
バッファー回路を有し、前記ラッチ部からのラッチデータ信号に基づく駆動データ信号をバッファリングして前記画素に出力する出力回路を含み、
前記出力回路は、
前記バッファー回路の出力ノードと画素回路出力ノードとの間に設けられる抵抗と、
高電位側電源ノードと前記画素回路出力ノードとの間に設けられ、前記画素回路出力ノードから前記高電位側電源ノードに向かう方向を順方向とする第１のダイオードと、
前記画素回路出力ノードと低電位側電源ノードとの間に設けられ、前記低電位側電源ノードから前記画素回路出力ノードに向かう方向を順方向とする第２のダイオードと、
を含み、
前記出力回路の前記バッファー回路は、
直列接続されたＰ型トランジスターとＮ型トランジスターを含み、
前記抵抗は、
前記Ｐ型トランジスターのドレインを延在形成したＰ型不純物領域と前記Ｎ型トランジスターのドレインを延在形成したＮ型不純物領域により形成されることを特徴とする画素回路。
【請求項２】
請求項１において、
前記第１のダイオードは、
前記Ｐ型不純物領域をアノードとし、前記Ｐ型不純物領域に対向し前記高電位側電源ノードに接続される電位安定化用Ｎ型不純物領域及び前記電位安定化用Ｎ型不純物領域が形成されるＮ型ウェルをカソードとするダイオードであり、
前記第２のダイオードは、
前記Ｎ型不純物領域をカソードとし、前記Ｎ型不純物領域に対向し前記低電位側電源ノードに接続される電位安定化用Ｐ型不純物領域及び前記電位安定化用Ｐ型不純物領域が形成されるＰ型ウェルをアノードとするダイオードであることを特徴とする画素回路。
【請求項３】
請求項２において、
前記Ｐ型不純物領域は、
第１の延在方向に沿って延在形成される第１のＰ型不純物領域と、前記第１のＰ型不純物領域の端部から前記第１の延在方向に交差する第２の延在方向に沿って延在形成される第２のＰ型不純物領域を有し、
前記Ｎ型不純物領域は、
前記第１の延在方向に沿って延在形成される第１のＮ型不純物領域と、前記第１のＮ型不純物領域の端部から前記第１の延在方向に交差する第３の延在方向に沿って延在形成される第２のＮ型不純物領域を有し、
前記電位安定化用Ｎ型不純物領域は、前記第２のＰ型不純物領域の前記第１の延在方向側であって、前記第２のＰ型不純物領域と対向する場所に配置され、
前記電位安定化用Ｐ型不純物領域は、前記第２のＮ型不純物領域の前記第１の延在方向側であって、前記第２のＮ型不純物領域と対向する場所に配置されることを特徴とする画素回路。
【請求項４】
請求項１乃至３のいずれかにおいて、
前記出力回路は、
所与の信号が入力又は出力される信号ノードと前記出力回路の前記出力ノードとの間に設けられ、並列接続された第１のＰ型トランジスター及び第１のＮ型トランジスターにより構成されるトランスファーゲートと、
前記バッファー回路であるクロックドインバーター回路を含み、
前記クロックドインバーター回路は、
直列接続された第２のＰ型トランジスター、第３のＰ型トランジスター、第３のＮ型トランジスター及び第２のＮ型トランジスターにより構成され、
前記Ｐ型トランジスターは、前記クロックドインバーター回路の前記第３のＰ型トランジスターであり、
前記Ｎ型トランジスターは、前記クロックドインバーター回路の前記第３のＮ型トランジスターであることを特徴とする画素回路。
【請求項５】
請求項４において、
前記クロックドインバーター回路を構成する前記第２のＰ型トランジスター及び前記第３のＰ型トランジスターと、前記トランスファーゲートを構成する前記第１のＰ型トランジスターが第１の方向に沿って配置され、
前記クロックドインバーター回路を構成する前記第２のＮ型トランジスター及び前記第３のＮ型トランジスターと、前記トランスファーゲートを構成する前記第１のＮ型トランジスターが前記第１の方向に沿って配置されることを特徴とする画素回路。
【請求項６】
請求項５において、
前記第２のＰ型トランジスターのドレインと前記第３のＰ型トランジスターのソースが共通の不純物領域により形成され、前記第３のＰ型トランジスターのドレインと前記第１のＰ型トランジスターのソースが共通の不純物領域により形成され、
前記第２のＮ型トランジスターのドレインと前記第３のＮ型トランジスターのソースが共通の不純物領域により形成され、前記第３のＮ型トランジスターのドレインと前記第１のＮ型トランジスターのソースが共通の不純物領域により形成されることを特徴とする画素回路。
【請求項７】
請求項４乃至６のいずれかにおいて、
テスト時において、前記トランスファーゲートの前記信号ノードに対してテスト信号が前記所与の信号として入力される、或いは前記トランスファーゲートの前記信号ノードから前記画素の検査結果信号が前記所与の信号として出力されることを特徴とする画素回路。
【請求項８】
請求項７において、
通常動作時には、
前記トランスファーゲートの前記第１のＰ型トランジスター及び前記第１のＮ型トランジスターがオフになり、前記クロックドインバーター回路の前記第２のＰ型トランジスター及び前記第２のＮ型トランジスターがオンになり、
テスト時には、
前記トランスファーゲートの前記第１のＰ型トランジスター及び前記第１のＮ型トランジスターがオンになり、前記クロックドインバーター回路の前記第２のＰ型トランジスター及び前記第２のＮ型トランジスターがオフになることを特徴とする画素回路。
【請求項９】
電気光学装置の画素を駆動する画素回路であって、
データ信号をラッチするラッチ部と、
バッファー回路を有し、前記ラッチ部からのラッチデータ信号に基づく駆動データ信号をバッファリングして前記画素に出力する出力回路を含み、
前記出力回路は、
前記バッファー回路の出力ノードと画素回路出力ノードとの間に設けられる抵抗と、
高電位側電源ノードと前記画素回路出力ノードとの間に設けられ、前記画素回路出力ノードから前記高電位側電源ノードに向かう方向を順方向とする第１のダイオードと、
前記画素回路出力ノードと低電位側電源ノードとの間に設けられ、前記低電位側電源ノードから前記画素回路出力ノードに向かう方向を順方向とする第２のダイオードと、
を含み、
前記ラッチ部は、
前記画素を駆動するためのデータ信号をラッチして記憶する第１のラッチ回路と、
前記第１のラッチ回路から転送される前記データ信号をラッチして記憶する第２のラッチ回路を含み、
前記第２のラッチ回路からの前記ラッチデータ信号に基づいて制御され、オン駆動用波形信号、オフ駆動用波形信号のいずれかを選択して出力するセレクターを更に含むことを特徴とする画素回路。
【請求項１０】
請求項９において、
１フレームが複数のサブフレームに分割され、前記複数のサブフレームの各サブフレームにおいて、前記電気光学装置の複数の走査線の各走査線が順次選択される場合に、
前記第１のラッチ回路は、
前記複数の走査線のうちの画素回路に対応する走査線が選択される場合にアクティブになる走査信号に基づいて、前記データ信号をラッチし、
前記第２のラッチ回路は、
前記各サブフレームに同期してアクティブになるサブフレーム同期信号に基づいて、前記第１のラッチ回路から転送される前記データ信号をラッチすることを特徴とする画素回路。
【請求項１１】
複数の画素と、
各画素回路が請求項１乃至１０のいずれかに記載の画素回路である複数の画素回路と、
を含むことを特徴とする電気光学装置。
【請求項１２】
請求項１１に記載の電気光学装置を含むことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画素回路、電気光学装置及び電子機器等に関する。
【背景技術】
【０００２】
液晶装置（ＬＣＤ）などの電気光学装置の画素を駆動する画素回路の従来技術としては特許文献１、２に開示される技術が知られている。
【０００３】
特許文献１の従来技術では、複数の画素に対応して複数の画素回路が設けられ、各画素回路には、スタティックＲＡＭ（スタティック・ランダムアクセスメモリー）型のラッチ回路が設けられる。そしてスタティックＲＡＭ型のラッチ回路に保持されたデータ信号（画像データ）に基づく駆動データ信号が、所定タイミングで一斉に全画素回路から全画素に転送される。
【０００４】
特許文献２の従来技術では、片チャンネルのＮ型トランジスターとキャパシターにより構成される容量ホールド型のラッチ回路が各画素回路に設けられる。この容量ホールド型のラッチ回路では、そのキャパシターに電荷を保持することでデータ信号をラッチしている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００４−４２１６号公報
【特許文献２】特開２００５−３５２４５７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、このような画素回路では、駆動データ信号を出力する出力回路を構成するトランジスターに対して、その耐圧を超える電圧が印加されるおそれがあることが判明した。このような耐圧を超える電圧が出力回路のトランジスターのドレイン等に対して印加されると、トランジスターの特性が劣化するおそれがある。しかしながら、特許文献１、２の従来技術では、このようなトランジスターの特性の劣化等を考慮した回路構成やレイアウト手法については提案されていなかった。
【０００７】
本発明の幾つかの態様によれば、出力回路のトランジスターの劣化等を抑制しながら画素を駆動できる画素回路、電気光学装置及び電子機器等を提供できる。
【課題を解決するための手段】
【０００８】
本発明の一態様は、電気光学装置の画素を駆動する画素回路であって、データ信号をラッチするラッチ部と、バッファー回路を有し、前記ラッチ部からのラッチデータ信号に基づく駆動データ信号をバッファリングして前記画素に出力する出力回路を含み、前記出力回路は、前記バッファー回路の出力ノードと画素回路出力ノードとの間に設けられる抵抗と、高電位側電源ノードと前記画素回路出力ノードとの間に設けられ、前記画素回路出力ノードから前記高電位側電源ノードに向かう方向を順方向とする第１のダイオードと、前記画素回路出力ノードと低電位側電源ノードとの間に設けられ、前記低電位側電源ノードから前記画素回路出力ノードに向かう方向を順方向とする第２のダイオードとを含む画素回路に関係する。
【０００９】
本発明の一態様では、画素回路は、ラッチ部と出力回路を含み、出力回路は抵抗と第１、第２のダイオードを含む。そして抵抗は、出力回路が有するバッファー回路の出力ノードと画素回路出力ノードとの間に設けられる。また第１のダイオードは、高電位側電源ノードと画素回路出力ノードとの間に設けられ、第２のダイオードは、画素回路出力ノードと低電位側電源ノードとの間に設けられる。このような接続構成の抵抗と第１、第２のダイオードを設ければ、画素からの電荷を第１、第２のダイオードを介して高電位側電源側や低電位側電源側に効率的に逃がすことが可能になり、出力回路のトランジスターの劣化等を抑制できるようになる。
【００１０】
また本発明の一態様では、前記出力回路の前記バッファー回路は、直列接続されたＰ型トランジスターとＮ型トランジスターを含み、前記抵抗は、前記Ｐ型トランジスターのドレインを延在形成したＰ型不純物領域と前記Ｎ型トランジスターのドレインを延在形成したＮ型不純物領域により形成されてもよい。
【００１１】
このようにすれば、バッファー回路のＰ型トランジスターのドレインやＮ型トランジスターのドレインを延在形成することで、バッファー回路の出力ノードに抵抗を形成できる。従って、レイアウト面積をそれほど増加することなく抵抗を形成することが可能になる。
【００１２】
また本発明の一態様では、前記第１のダイオードは、前記Ｐ型不純物領域をアノードとし、前記Ｐ型不純物領域に対向し前記高電位側電源ノードに接続される電位安定化用Ｎ型不純物領域及び前記電位安定化用Ｎ型不純物領域が形成されるＮ型ウェルをカソードとするダイオードであり前記第２のダイオードは、前記Ｎ型不純物領域をカソードとし、前記Ｎ型不純物領域に対向し前記低電位側電源ノードに接続される電位安定化用Ｐ型不純物領域及び前記電位安定化用Ｐ型不純物領域が形成されるＰ型ウェルをアノードとするダイオードであってもよい。
【００１３】
このようにすれば、バッファー回路のＰ型トランジスターのドレインを延在形成したＰ型不純物領域と電位安定化用Ｎ型不純物領域等とにより第１のダイオードを形成し、バッファー回路のＮ型トランジスターのドレインを延在形成したＮ型不純物領域と電位安定化用Ｐ型不純物領域等とにより第２のダイオードを形成することが可能になる。
【００１４】
また本発明の一態様では、前記Ｐ型不純物領域は、第１の延在方向に沿って延在形成される第１のＰ型不純物領域と、前記第１のＰ型不純物領域の端部から前記第１の延在方向に交差する第２の延在方向に沿って延在形成される第２のＰ型不純物領域を有し、前記Ｎ型不純物領域は、前記第１の延在方向に沿って延在形成される第１のＮ型不純物領域と、前記第１のＮ型不純物領域の端部から前記第１の延在方向に交差する第３の延在方向に沿って延在形成される第２のＮ型不純物領域を有し、前記電位安定化用Ｎ型不純物領域は、前記第２のＰ型不純物領域の前記第１の延在方向側であって、前記第２のＰ型不純物領域と対向する場所に配置され、前記電位安定化用Ｐ型不純物領域は、前記第２のＮ型不純物領域の前記第１の延在方向側であって、前記第２のＮ型不純物領域と対向する場所に配置されてもよい。
【００１５】
このようなレイアウト配置によれば、画素回路の幅をそれほど増やすことなく、延在形成されるＰ型不純物領域やＮ型不純物領域の長さを長くでき、Ｐ型不純物領域やＮ型不純物領域により形成される抵抗の抵抗値を大きくすることが可能になる。また、対向しながら第２の延在方向に沿って形成される第２のＰ型不純物領域と電位安定化用Ｎ型不純物領域とによって、第１のダイオードを形成し、対向しながら第３の延在方向に沿って形成される第２のＮ型不純物領域と電位安定化用Ｐ型不純物領域とによって第２のダイオードを形成することが可能になる。これにより、第１、第２のダイオードのＰＮ接合面の面積を、より大きくすることが可能になる。従って、画素からの電荷を第１、第２のダイオード側に流れやすくすることが可能になり、出力回路のバッファー回路のトランジスターの劣化等を抑制できるようになる。
【００１６】
また本発明の一態様では、前記出力回路は、所与の信号が入力又は出力される信号ノードと前記出力回路の前記出力ノードとの間に設けられ、並列接続された第１のＰ型トランジスター及び第１のＮ型トランジスターにより構成されるトランスファーゲートと、前記バッファー回路であるクロックドインバーター回路を含み、前記クロックドインバーター回路は、直列接続された第２のＰ型トランジスター、第３のＰ型トランジスター、第３のＮ型トランジスター及び第２のＮ型トランジスターにより構成され、前記Ｐ型トランジスターは、前記クロックドインバーター回路の前記第３のＰ型トランジスターであり、前記Ｎ型トランジスターは、前記クロックドインバーター回路の前記第３のＮ型トランジスターであってもよい。
【００１７】
このようにすれば、抵抗と第１、第２のダイオードにより、画素からの電荷を高電位側電源側や低電位側電源側に効率的に逃がすことで、出力回路のクロックドインバーター回路の第３のＰ型トランジスターや第３のＮ型トランジスターの劣化を抑制することが可能になる。
【００１８】
また本発明の一態様では、前記クロックドインバーター回路を構成する前記第２のＰ型トランジスター及び前記第３のＰ型トランジスターと、前記トランスファーゲートを構成する前記第１のＰ型トランジスターが第１の方向に沿って配置され、前記クロックドインバーター回路を構成する前記第２のＮ型トランジスター及び前記第３のＮ型トランジスターと、前記トランスファーゲートを構成する前記第１のＮ型トランジスターが前記第１の方向に沿って配置されてもよい。
【００１９】
このようなレイアウト配置にすれば、クロックドインバーター回路やトランスファーゲートを構成するトランジスターを効率良くコンパクトにレイアウト配置できる。これにより、画素回路の第２の方向での幅等を縮小化でき、画素回路のレイアウト面積を小規模化できる。
【００２０】
また本発明の一態様では、前記第２のＰ型トランジスターのドレインと前記第３のＰ型トランジスターのソースが共通の不純物領域により形成され、前記第３のＰ型トランジスターのドレインと前記第１のＰ型トランジスターのソースが共通の不純物領域により形成され、前記第２のＮ型トランジスターのドレインと前記第３のＮ型トランジスターのソースが共通の不純物領域により形成され、前記第３のＮ型トランジスターのドレインと前記第１のＮ型トランジスターのソースが共通の不純物領域により形成されてもよい。
【００２１】
このように隣り合うトランジスターのドレインとソースを共用するレイアウト配置にすれば、例えば画素回路の第１の方向での幅等を縮小化でき、画素回路のレイアウト面積を小規模化できる。
【００２２】
また本発明の一態様では、テスト時において、前記トランスファーゲートの前記信号ノードに対してテスト信号が前記所与の信号として入力される、或いは前記トランスファーゲートの前記信号ノードから前記画素の検査結果信号が前記所与の信号として出力されてもよい。
【００２３】
このようにすれば、例えばテスト時において、トランスファーゲートの信号ノードに対して、テスト信号を所与の信号として入力したり、トランスファーゲートの信号ノードから、画素の検査結果信号を所与の信号として出力できるようになる。
【００２４】
また本発明の一態様では、通常動作時には、前記トランスファーゲートの前記第１のＰ型トランジスター及び前記第１のＮ型トランジスターがオフになり、前記クロックドインバーター回路の前記第２のＰ型トランジスター及び前記第２のＮ型トランジスターがオンになり、テスト時には、前記トランスファーゲートの前記第１のＰ型トランジスター及び前記第１のＮ型トランジスターがオンになり、前記クロックドインバーター回路の前記第２のＰ型トランジスター及び前記第２のＮ型トランジスターがオフになってもよい。
【００２５】
このようにすれば、テスト時において、クロックドインバーター回路をハイインピーダンス出力状態に設定して、トランスファーゲートを介してテスト信号を入力したり、トランスファーゲートを介して画素の検査結果信号を出力することが可能になる。
【００２６】
また本発明の一態様では、前記ラッチ部は、前記画素を駆動するためのデータ信号をラッチして記憶する第１のラッチ回路と、前記第１のラッチ回路から転送される前記データ信号をラッチして記憶する第２のラッチ回路を含んでもよい。
【００２７】
このようにすれば、データ信号を第１のラッチ回路に取り込んだ後に、第２のラッチ回路に転送し、第２のラッチ回路のラッチデータ信号に基づく駆動データ信号を、画素に対して供給できるようになる。
【００２８】
また本発明の一態様では、前記第２のラッチ回路からの前記ラッチデータ信号に基づいて制御され、オン駆動用波形信号、オフ駆動用波形信号のいずれかを選択して出力するセレクターを含んでもよい。
【００２９】
このようにすれば、第２のラッチ回路からのラッチデータ信号に基づいて、オン駆動用波形信号及びオフ駆動用波形信号のいずれかを選択して、駆動データ信号として画素に対して供給できるようになる。
【００３０】
また本発明の一態様では、１フレームが複数のサブフレームに分割され、前記複数のサブフレームの各サブフレームにおいて、前記電気光学装置の複数の走査線の各走査線が順次選択される場合に、前記第１のラッチ回路は、前記複数の走査線のうちの画素回路に対応する走査線が選択される場合にアクティブになる走査信号に基づいて、前記データ信号をラッチし、前記第２のラッチ回路は、前記各サブフレームに同期してアクティブになるサブフレーム同期信号に基づいて、前記第１のラッチ回路から転送される前記データ信号をラッチしてもよい。
【００３１】
このようにすれば、サブフレーム駆動手法による電気光学装置の駆動が可能になる。
【００３２】
また本発明の他の態様は、複数の画素と、各画素回路が上記のいずれかに記載の画素回路である複数の画素回路とを含む電気光学装置に関係する。
【００３３】
また本発明の他の態様は、上記に記載の電気光学装置を含む電子機器に関係する。
【図面の簡単な説明】
【００３４】
【図１】本実施形態の画素回路の構成例。
【図２】本実施形態の画素回路の詳細な構成例。
【図３】本実施形態の画素回路の更に詳細な構成例。
【図４】画素回路の出力回路のトランジスターの特性の劣化についての説明図。
【図５】画素回路のレイアウト配置例。
【図６】図６（Ａ）、図６（Ｂ）は抵抗及び第１、第２のダイオードのレイアウト配置の詳細な説明図。
【図７】図７（Ａ）、図７（Ｂ）も抵抗及び第１、第２のダイオードのレイアウト配置の詳細な説明図。
【図８】画素回路の第１のメタル層のレイアウト配線例。
【図９】画素回路の第２のメタル層のレイアウト配線例。
【図１０】画素回路の第３のメタル層のレイアウト配線例。
【図１１】等間隔のサブフレーム駆動についての説明図。
【図１２】電気光学装置の回路装置の構成例。
【図１３】電気光学装置の構成例。
【図１４】本実施形態の動作を説明するための信号波形例。
【図１５】電子機器の構成例。
【発明を実施するための形態】
【００３５】
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【００３６】
１．画素回路の構成
図１に本実施形態の画素回路の構成例を示す。本実施形態の画素回路は、電気光学装置の画素を駆動する回路であり、ラッチ部１０と出力回路３０を含む。
【００３７】
液晶装置や有機ＥＬ装置等の電気光学装置の各画素は、例えば液晶素子等の電気光学素子ＣＥＬと画素電極ＥＰＸを有する。画素電極ＥＰＸは、複数の画素に対して共通の電極である対向電極ＥＣＭ（コモン電極）に対向している。そして液晶素子等の電気光学素子は、例えば画素電極ＥＰＸと対向電極ＥＣＭの間に設けられ、画素回路は、駆動データ信号を画素電極ＥＰＸに出力して画素を駆動する。
【００３８】
ラッチ部１０は、第１のラッチ回路１１と第２のラッチ回路１２を含む。第１のラッチ回路１１は、画素を駆動するためのデータ信号（画像データ）をラッチして記憶する。第２のラッチ回路１２は、第１のラッチ回路１１に接続され、第１のラッチ回路１１から転送されるデータ信号（第１のラッチ回路１１にラッチされた画像データ）をラッチして記憶する。
【００３９】
出力回路３０は、画素を駆動するための駆動データ信号を画素に対して出力する。具体的には、第２のラッチ回路１２からのラッチデータ信号に基づく駆動データ信号を、画素（画素電極）に出力する。
【００４０】
図２に本実施形態の画素回路の詳細な構成例を示す。図２では、図１のラッチ部１０、出力回路３０に加えて、更にセレクター２０が設けられている。また出力回路３０の詳細な構成例が示されている。なお本実施形態の画素回路は図２の構成に限定されず、その構成要素の一部（例えばセレクター）を省略したり、他の構成要素を追加する等の種々の変形実施が可能である。
【００４１】
出力回路３０は、抵抗ＲＰ、第１のダイオードＤＩ１、第２のダイオードＤＩ２を含む。またトランスファーゲートＴＧＱ、クロックドインバーター回路ＣＩＶＱ（広義にはバッファー回路）を含む。
【００４２】
抵抗ＲＰは、バッファー回路であるクロックドインバーター回路ＣＩＶＱの出力ノードＮＣＱと、画素回路出力ノードＮＱとの間に設けられる。この抵抗ＲＰは、後述するように例えば不純物領域（拡散領域）により形成できる。具体的には出力回路３０のバッファー回路が、直列接続されるＰ型トランジスターとＮ型トランジスターを含む場合には、抵抗ＲＰは、このＰ型トランジスターのドレインを延在形成したＰ型不純物領域と、このＮ型トランジスターのドレインを延在形成したＮ型不純物領域により形成できる。この場合の出力回路３０のバッファー回路のＰ型トランジスターは、例えば図２のクロックドインバーター回路ＣＩＶＱのＰ型トランジスターＴＰＱ３であり、Ｎ型トランジスターはクロックドインバーター回路ＣＩＶＱのＮ型トランジスターＴＮＱ３である。なお、不純物領域以外（例えばポリシリコン層）により抵抗ＲＰを形成することも可能である。
【００４３】
第１のダイオードＤＩ１は、高電位側電源であるＶＤＤのノードと画素回路出力ノードＮＱとの間に設けられる。この第１のダイオードＤＩ１は、ノードＮＱからＶＤＤのノードに向かう方向を順方向とするダイオードである。更に具体的にはダイオードＤＩ１は、例えばＰ型不純物領域（Ｐ型拡散領域）をアノードとし、電位安定化用Ｎ型不純物領域（Ｎ型拡散領域、Ｎ型ストッパー領域）や電位安定化用Ｎ型不純物領域が形成されるＮ型ウェル（Ｎ型基板）をカソードとするダイオードである。
【００４４】
第２のダイオードＤＩ２は、ノードＮＱと、低電位側電源であるＶＳＳのノードとの間に設けられる。この第２のダイオードＤＩ２は、ＶＳＳのノードからノードＮＱに向かう方向を順方向とするダイオードである。更に具体的にはダイオードＤＩ２は、例えばＮ型不純物領域（Ｎ型拡散領域）をカソードとし、電位安定化用Ｐ型不純物領域（Ｐ型拡散領域、Ｐ型ストッパー領域）や電位安定化用Ｐ型不純物領域が形成されるＰ型ウェル（Ｐ型基板）をアノードとするダイオードである。
【００４５】
このような抵抗ＲＰとダイオードＤＩ１、ＤＩ２を設けることで、後述するように画素電極からの電荷を電源ＶＤＤ側やＶＳＳ側に効率的に逃がすことが可能になる。これにより、出力回路３０のトランジスターＴＰＱ３、ＴＮＱ３等の特性の劣化を抑制できるようになる。
【００４６】
トランスファーゲートＴＧＱは、所与の信号ＴＩＮが入力される信号ノード（又は所与の信号ＴＱが出力される信号ノード）と、クロックドインバーター回路ＣＩＶＱ（バッファー回路）の出力ノードＮＣＱとの間に設けられる。このトランスファーゲートＴＧＱは、並列接続された第１のＰ型トランジスターＴＰＱ１及び第１のＮ型トランジスターＴＮＱ１により構成される。これらのトランジスターＴＰＱ１、ＴＮＱ１は、そのソース同士が共通接続されると共にそのドレイン同士が共通接続される。またＰ型トランジスターＴＰＱ１のゲートには、負論理のテスト信号ＸＳＴが入力され、Ｎ型トランジスターＴＮＱ１のゲートには、正論理のテスト信号ＳＴが入力される。なお信号名に付される「Ｘ」は負論理の信号であることを意味する。
【００４７】
クロックドインバーター回路ＣＩＶＱは、直列接続された第２のＰ型トランジスターＴＰＱ２、第３のＰ型トランジスターＴＰＱ３、第３のＮ型トランジスターＴＮＱ３及び第２のＮ型トランジスターＴＮＱ２により構成される。そして出力ノードＮＣＱに駆動データ信号ＳＤＲを出力する。例えばＰ型トランジスターＴＰＱ２、ＴＰＱ３は、ＶＤＤのノードと出力ノードＮＣＱとの間に設けられ、Ｎ型トランジスターＴＮＱ３、ＴＮＱ２は、出力ノードＮＣＱとＶＳＳのノードとの間に設けられる。そしてＰ型トランジスターＴＰＱ３、Ｎ型トランジスターＴＮＱ３のゲートには、セレクター２０の出力信号ＳＬＱが入力される。またＰ型トランジスターＴＰＱ２、Ｎ型トランジスターＴＮＱ２のゲートには、各々、負論理のハイインピーダンス制御信号ＸＳＨＺ、正論理のハイインピーダンス制御信号ＳＨＺが入力される。
【００４８】
なおクロックドインバーター回路は図２に示す構成に限定されず、トランジスターの接続関係や個数などを図３とは異ならせるなどの種々の変形実施が可能である。またクロックドインバーター回路ＣＩＶＱは通常構成のインバーター回路であってもよい。この場合には、例えば、通常構成のインバーター回路を構成するＰ型トランジスターのドレインを延在形成したＰ型不純物領域と、通常構成のインバーター回路のＮ型トランジスターのドレインを延在形成したＮ型不純物領域により、抵抗ＲＰを形成すればよい。
【００４９】
セレクター２０は、ラッチ部１０からのラッチデータ信号ＬＴＱに基づいて制御される。そしてオン駆動用波形信号ＳＯＮ、オフ駆動用波形信号ＳＯＦＦのいずれかを選択して出力する。即ち、ラッチデータ信号ＬＴＱに基づいて波形信号ＳＯＮ、ＳＯＦＦのいずれかを選択して、信号ＳＬＱとして出力回路３０に出力する。そして出力回路３０は、この信号ＳＬＱを受け、ラッチ部１０からのラッチデータ信号ＬＴＱに基づく駆動データ信号ＳＤＲを、画素（画素電極）に出力する。
【００５０】
図３に本実施形態の画素回路の更に詳細な構成例を示す。図３では、ラッチ部１０の第１、第２のラッチ回路１１、１２とセレクター２０の詳細な構成例が示されている。なおラッチ部１０、セレクター２０の構成は図３に示す構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加する等の種々の変形実施が可能である。
【００５１】
第１のラッチ回路１１は、第１のトランスファーゲートＴＧ１、帰還用の第１のクロックドインバーター回路ＣＩＶ１、第１のインバーター回路ＩＶ１を含む。
【００５２】
トランスファーゲートＴＧ１は、データ信号ＳＤＡの入力ノードＮＤと第１のノードＮ１との間に設けられる。このトランスファーゲートＴＧ１は、並列接続された第１のＰ型トランジスターＴＰ１及び第１のＮ型トランジスターＴＮ１により構成される。例えば、Ｐ型トランジスターＴＰ１とＮ型トランジスターＴＮ１は、そのソース同士が共通接続されると共にそのドレイン同士が共通接続される。またＰ型トランジスターＴＰ１のゲートには、負論理の走査信号ＸＳＧ（負論理のゲート信号）が入力され、Ｎ型トランジスターＴＮ１のゲートには、正論理の走査信号ＳＧ（正論理のゲート信号）が入力される。
【００５３】
クロックドインバーター回路ＣＩＶ１は、第２のノードＮ２を入力ノードとし、第１のノードＮ１を出力ノードとする。このクロックドインバーター回路ＣＩＶ１は、直列接続された第２のＰ型トランジスターＴＰ２、第３のＰ型トランジスターＴＰ３、第３のＮ型トランジスターＴＮ３及び第２のＮ型トランジスターＴＮ２により構成される。トランジスターＴＰ３、ＴＮ３のゲートには第２のノードＮ２が接続され、トランジスターＴＰ２、ＴＮ２のゲートには、各々、走査信号ＳＧ、ＸＳＧが入力される。
【００５４】
インバーター回路ＩＶ１は、第１のノードＮ１を入力ノードとし、第２のノードＮ２を出力ノードとする。このインバーター回路ＩＶ１は、直列接続された第４のＰ型トランジスターＴＰ４及び第４のＮ型トランジスターＴＮ４により構成される。なおインバーター回路ＩＶ１は、クロックドインバーター回路の構成であってもよい。
【００５５】
第２のラッチ回路１２は、第２のトランスファーゲートＴＧ２、帰還用の第２のクロックドインバーター回路ＣＩＶ２、第２のインバーター回路ＩＶ２を含む。
【００５６】
トランスファーゲートＴＧ２は、第２のノードＮ２と第３のノードＮ３との間に設けられる。このトランスファーゲートＴＧ２は、並列接続された第５のＰ型トランジスターＴＰ５及び第５のＮ型トランジスターＴＮ５により構成される。Ｐ型トランジスターＴＰ５のゲートには、負論理のサブフレーム同期信号ＸＳＦが入力され、Ｎ型トランジスターＴＮ５のゲートには、正論理のサブフレーム同期信号ＳＦが入力される。なお走査信号ＳＧ、ＸＳＧ、サブフレーム同期信号ＳＦ、ＸＳＦの詳細については後述する。
【００５７】
クロックドインバーター回路ＣＩＶ２は、第４のノードＮ４を入力ノードとし、第３のノードＮ３を出力ノードとする。このクロックドインバーター回路ＣＩＶ２は、直列接続された第６のＰ型トランジスターＴＰ６、第７のＰ型トランジスターＴＰ７、第７のＮ型トランジスターＴＮ７及び第８のＮ型トランジスターＴＮ８により構成される。トランジスターＴＰ７、ＴＮ７のゲートには第４のノードＮ４が接続され、トランジスターＴＰ６、ＴＮ６のゲートには、各々、サブフレーム同期信号ＳＦ、ＸＳＦが入力される。
【００５８】
インバーター回路ＩＶ２は、第３のノードＮ３を入力ノードとし、第４のノードＮ４を出力ノードとする。このインバーター回路ＩＶ２は、直列接続された第８のＰ型トランジスターＴＰ８及び第８のＮ型トランジスターＴＮ８により構成される。なおインバーター回路ＩＶ２は、クロックドインバーター回路の構成であってもよい。
【００５９】
セレクター２０は、セレクター用のトランスファーゲートＴＧＳ１、トランスファーゲートＴＧＳ２を含む。
【００６０】
トランスファーゲートＴＧＳ１は、オン駆動用波形信号ＳＯＮ（オン駆動電圧）の入力ノードとセレクター２０の出力ノードＮＳとの間に設けられ、ラッチデータ信号ＬＴＱ、ＸＬＴＱに基づいてオン・オフ制御される。具体的には、ラッチデータ信号ＬＴＱ、ＸＬＴＱが、各々、Ｈレベル、Ｌレベルの場合にトランスファーゲートＴＧＳ１はオンになり、ＬＴＱ、ＸＬＴＱが、各々、Ｌレベル、Ｈレベルの場合にオフになる。
【００６１】
トランスファーゲートＴＧＳ２は、オフ駆動用波形信号ＳＯＦＦの入力ノードとセレクター２０の出力ノードＮＳとの間に設けられ、ラッチデータ信号ＬＴＱ、ＸＬＴＱに基づいてオン・オフ制御される。具体的には、ラッチデータ信号ＬＴＱ、ＸＬＴＱが、各々、Ｌレベル、Ｈレベルの場合にトランスファーゲートＴＧＳ２はオンになり、ＬＴＱ、ＸＬＴＱが、各々、Ｈレベル、Ｌレベルの場合にオフになる。このようにトランスファーゲートＴＧＳ１とＴＧＳ２は互いに排他的にオン又はオフになる。
【００６２】
次に図３等に示す本実施形態の画素回路の動作について説明する。
【００６３】
まず、走査信号ＳＧ（広義には第１のラッチ信号）がＨレベル（ＸＳＧがＬレベル）になると、トランスファーゲートＴＧ１がオンして、データ信号ＳＤＡが第１のラッチ回路１１にラッチされる。例えばデータ信号ＳＤＡがＨレベル（論理「１」）である場合には、ノードＮ１、Ｎ２は、各々、Ｈレベル、Ｌレベルに設定され、データ信号ＳＤＡがＬレベル（論理「０」）である場合には、ノードＮ１、Ｎ２は、各々、Ｌレベル、Ｈレベルに設定される。この時、クロックドインバーター回路ＣＩＶ１のトランジスターＴＰ２、ＴＮ２は信号ＳＧ、ＸＳＧによりオフになるため、ＣＩＶ１はハイインピーダンス出力状態に設定される。従って、トランスファーゲートＴＧ１を介したデータ信号ＳＤＡと、クロックドインバーター回路ＣＩＶ１の出力信号とが衝突して、ノードＮ１等が不安定な中間電位レベルに設定されてしまう事態を防止できる。
【００６４】
次に、走査信号ＳＧがＬレベル（ＸＳＧがＨレベル）になると、トランスファーゲートＴＧ１がオフになると共に、クロックドインバーター回路ＣＩＶ１のトランジスターＴＰ２、ＴＮ２がオンになり、ＣＩＶ１が通常の帰還用のインバーター回路として機能する。これによりデータ信号ＳＤＡの電圧レベルが第１のラッチ回路１１にスタティックに保持されるようになる。例えばデータ信号ＳＤＡがＨレベルである場合には、ノードＮ１、Ｎ２に、各々、Ｈレベル、Ｌレベルの電圧レベルがスタティックに保持され、データ信号ＳＤＡがＬレベルである場合には、ノードＮ１、Ｎ２に、各々、Ｌレベル、Ｈレベルの電圧レベルがスタティックに保持されるようになる。
【００６５】
次に、サブフレーム同期信号ＳＦ（広義には第２のラッチ信号）がＨレベル（ＸＳＦがＬレベル）になると、トランスファーゲートＴＧ２がオンして、第１のラッチ回路１１に保持されていたデータ信号が第２のラッチ回路１２に転送されて保持される。この時、クロックドインバーター回路ＣＩＶ２のトランジスターＴＰ６、ＴＮ６は信号ＳＦ、ＸＳＦによりオフになるため、ＣＩＶ２はハイインピーダンス出力状態に設定される。従って、トランスファーゲートＴＧ２を介したデータ信号と、クロックドインバーター回路ＣＩＶ２の出力信号とが衝突して、ノードＮ３等が不安定な中間電位レベルに設定されてしまう事態を防止できる。
【００６６】
次に、サブフレーム同期信号ＳＦがＬレベル（ＸＳＦがＨレベル）になると、トランスファーゲートＴＧ２がオフになると共に、クロックドインバーター回路ＣＩＶ２のトランジスターＴＰ６、ＴＮ６がオンになり、ＣＩＶ２が通常の帰還用のインバーター回路として機能する。これにより第１のラッチ回路１１から転送されてきたデータ信号の電圧レベルが第２のラッチ回路１２にスタティックに保持されるようになる。例えば第１のラッチ回路１１に入力されたデータ信号ＳＤＡがＨレベルである場合には、ノードＮ４、Ｎ３に、各々、Ｈレベル、Ｌレベルの電圧レベルがスタティックに保持される。これによりラッチデータ信号ＬＴＱ、ＸＬＴＱは、各々、Ｈレベル、Ｌレベルになる。また第１のラッチ回路１１に入力されたデータ信号ＳＤＡがＬレベルである場合には、ノードＮ４、Ｎ３に、各々、Ｌレベル、Ｈレベルの電圧レベルがスタティックに保持される。これによりラッチデータ信号ＬＴＱ、ＸＬＴＱは、各々、Ｌレベル、Ｈレベルになる。
【００６７】
セレクター２０のトランスファーゲートＴＧＳ１、ＴＧＳ２は、第２のラッチ回路１２からのラッチデータ信号ＬＴＱ、ＸＬＴＱにより制御される。そしてラッチデータ信号ＬＴＱがＨレベル（画像データの論理レベルが「１」）である場合には、トランスファーゲートＴＧＳ１がオンになりＴＧＳ２がオフになる。従って、オン駆動用波形信号ＳＯＮが選択され、信号ＳＬＱが出力回路３０によりバッファリングされて、駆動データ信号ＳＤＲとして画素に出力される。一方、データ信号ＬＴＱがＬレベル（画像データの論理レベルが「０」）である場合には、トランスファーゲートＴＧＳ１がオフになりＴＧＳ２がオンになる。従って、オフ駆動用波形信号ＳＯＦＦが選択され、信号ＳＬＱが出力回路３０によりバッファリングされて、駆動データ信号ＳＤＲとして画素に出力される。
【００６８】
また電気光学装置の通常動作時には、テスト信号ＳＴがＬレベル（ＸＳＴがＨレベル）になり、ハイインピーダンス制御信号ＳＨＺがＨレベル（ＸＨＺがＬレベル）になる。従って、トランスファーゲートＴＧＱのＰ型トランジスターＴＰＱ１及びＮ型トランジスターＴＮＱ１がオフになり、クロックドインバーター回路ＣＩＶＱのＰ型トランジスターＴＰＱ２及びＮ型トランジスターＴＮＱ２がオンになる。これによりクロックドインバーター回路ＣＩＶＱは、通常構成のインバーター回路として動作し、セレクター２０からの信号ＳＬＱをバッファリングして、駆動信号ＳＤＲとして出力するようになる。
【００６９】
一方、テスト時（検査時）には、テスト信号ＳＴがＨレベル（ＸＳＴがＬレベル）になり、ハイインピーダンス制御信号ＳＨＺがＬレベル（ＸＨＺがＨレベル）になる。従って、トランスファーゲートＴＧＱのＰ型トランジスターＴＰＱ１及びＮ型トランジスターＴＮＱ１がオンになり、クロックドインバーター回路ＣＩＶＱのＰ型トランジスターＴＰＱ２及びＮ型トランジスターＴＮＱ２がオフになる。これによりクロックドインバーター回路ＣＩＶＱがハイインピーダンス出力状態に設定される。従って、テスト時（検査時）において、トランスファーゲートＴＧＱの信号ノードに対してテスト信号を、所与の信号として入力できるようになる。或いはトランスファーゲートＴＧＱの信号ノードから画素の検査結果信号を、所与の信号として出力できるようになる。これにより電気光学装置の効率的なテスト（検査）が可能になる。
【００７０】
即ちトランスファーゲートＴＧＱは、片チャンネルのＮ型トランジスターのスイッチではなく、Ｐ型トランジスターＴＰＱ１及びＮ型トランジスターＴＮＱ１からなる相補的な構成のスイッチとなる。従って、しきい値電圧分の電圧降下も発生せず、トランスファーゲートＴＧＱを介して高速にテスト信号を入力したり、高速に検査結果信号を出力できるようになる。従って、テスト時間を短縮化することが可能になり、製品の低コスト化等を図れる。
【００７１】
２．トランジスターの劣化抑制
さて、電気光学装置において極性反転駆動を行う場合には、画素回路のトランジスターに耐圧を超える電圧が印加される可能性がある。具体的には図３のクロックドインバーター回路ＣＩＶＱのＰ型トランジスターＴＰＱ３、ＴＮＱ３に対して、その耐圧を超える電圧が印加され、これらのトランジスターの特性等が劣化するおそれがある。
【００７２】
そこで本実施形態では、抵抗ＲＰやダイオードＤＩ１、ＤＩ２を出力回路３０に設けることで、このような耐圧を超える電圧の印加によるトランジスターの劣化を抑制している。
【００７３】
まず、図４を用いて、耐圧を超える電圧の発生について説明する。なお以下では、画素電極や対向電極を駆動する電圧が０Ｖ〜５Ｖである場合を例に説明する。
【００７４】
図４のＧ１に示すように、対向電極の駆動電圧が０Ｖであり、画素電極の駆動電圧が５Ｖであるとする。このとき、Ｇ２に示すように、液晶容量（液晶層の寄生容量）には、５Ｖ分の電荷がチャージされている。
【００７５】
Ｇ３に示すように、極性反転の際に、対向電極の駆動電圧が５Ｖに変化し、それと同時に画素電極の駆動電圧が０Ｖに変化したとする。この時、上述のように液晶容量には５Ｖ分の電荷がチャージされているため、Ｇ４に示すように、画素電極の電圧が１０Ｖ程度まで上昇する。この電圧パルスは、画素電極を駆動するクロックドインバーター回路ＣＩＶＱ（広義にはバッファー回路）を構成するトランジスターＴＰＱ３、ＴＮＱ３のドレインに印加される。そして、この電圧パルスの電荷は、ＴＰＱ３、ＴＮＱ３のうちのオンしている方のトランジスター等を介して電源（ＶＤＤ、ＶＳＳ）側に抜けていく。或いは、ドレインの寄生ダイオードを介して電源側に抜けていく。
【００７６】
この電圧パルスによる電流は、液晶容量の容量値は数ｆＦと小さいことから画素単体で見れば小さいが、パネル全面で同時に極性反転が生じるため、ラッチアップのトリガー電流となる可能性がある。また、画素回路のエリア削減のため、画素回路には通常の５Ｖ耐圧のトランジスターを用いることが望ましい。５Ｖ耐圧のトランジスターを用いた場合、上述の電圧パルスにより耐圧以上の電圧がトランジスターＴＰＱ３、ＴＮＱ３のドレインに印加され、トランジスターＴＰＱ３、ＴＮＱ３の劣化に影響する可能性がある。
【００７７】
このように、対向電極と画素電極の駆動電圧が同時に反転すると、画素回路のトランジスターに耐圧を超える電圧が印加されるという課題がある。
【００７８】
そこで本実施形態では、図３等に示すように、出力回路３０の出力側に、抵抗ＲＰとダイオードＤＩ１、ＤＩ２を設ける構成にしている。このような構成にすれば、トランジスターの耐圧を超える電圧が発生した場合にも、画素電極からの電荷を、電源ＶＤＤ側やＶＳＳ側に効率的に逃がすことが可能になる。即ち、抵抗ＲＰが設けられることで、画素電極からの電荷は、トランジスターＴＰＱ３、ＴＮＱ３よりも、ダイオードＤＩ１、ＤＩ２側に流れ、ＤＩ１、ＤＩ２を介して、電源ＶＤＤ、ＶＳＳ側に流れるようになる。従って、出力回路３０のトランジスターＴＰＱ３、ＴＮＱ３等の特性の劣化を抑制することが可能になり、信頼性等の向上を図れる。
【００７９】
３．レイアウト手法
次に本実施形態の画素回路のレイアウト手法について説明する。なお本実施形態の画素回路のレイアウト手法は以下に説明する手法には限定されず、種々の変形実施が可能である。
【００８０】
図５に本実施形態の画素回路のレイアウト配置例を示す。図５では、トランジスターのソース、ドレイン等を形成する不純物層（ＡＣＴ）と、ゲートを形成するポリシリコン層（ＰＯＬＹ）を示している。また、紙面に向かって縦方向が第１の方向Ｄ１となっており、横方向が第２の方向Ｄ２となっている。また図５では、上側の領域が、Ｎ型ウェル上に形成されるＰ型トランジスターの領域となっており、下側の領域が、Ｐ型ウェル上に形成されるＮ型トランジスター領域となっている。
【００８１】
図３の抵抗ＲＰは、図５のＣ１に示すようにＰ型トランジスターＴＰＱ３のドレイン（ＴＰＱ１のソース）を延在形成したＰ型不純物領域と、Ｃ２に示すようにＮ型トランジスターＴＮＱ３のドレイン（ＴＮＱ１のソース）を延在形成したＮ型不純物領域とにより形成される。例えばＣ１では、第１の方向Ｄ１に直交する第２の方向Ｄ２に沿って、Ｐ型トランジスターＴＰＱ３とＮ型トランジスターＴＮＱ３のドレインが延在形成されて、この延在形成部分により抵抗ＲＰ（拡散抵抗）が実現される。
【００８２】
そしてダイオードＤＩ１は、Ｃ１に示すＰ型不純物領域をアノードとし、Ｃ３に示す電位安定化用Ｎ型不純物領域及びこの電位安定化用Ｎ型不純物領域が形成されるＮ型ウェルをカソードとするダイオードとなる。ここでＣ３に示す電位安定化用Ｎ型不純物領域は、Ｃ１に示す延在形成されたＰ型不純物領域に対向すると共に、ＶＤＤノードに接続される。
【００８３】
またダイオードＤＩ２は、Ｃ２に示すＮ型不純物領域をカソードとし、Ｃ４に示す電位安定化用Ｐ型不純物領域及びこの電位安定化用Ｐ型不純物領域が形成されるＰ型ウェルをアノードとするダイオードとなる。ここでＣ４に示す電位安定化用Ｐ型不純物領域は、Ｃ２に示す延在形成されたＮ型不純物領域に対向すると共に、ＶＳＳノードに接続される。
【００８４】
図６（Ａ）、図６（Ｂ）、図７（Ａ）、図７（Ｂ）は、抵抗ＲＰ、ダイオードＤＩ１、ＤＩ２のレイアウト配置の詳細を説明するための図である。図６（Ｂ）は、図６（Ａ）のＡ−Ａ断面図であり、図７（Ｂ）は、図７（Ａ）のＢ−Ｂ断面図である。
【００８５】
例えば図６（Ａ）に示すように、Ｐ型トランジスターＴＰＱ３のドレインを延在形成したＰ型不純物領域は、第１のＰ型不純物領域ＰＲ１と第２のＰ型不純物領域ＰＲ２を有する。第１のＰ型不純物領域ＰＲ１は、Ｐ型トランジスターＴＰＱ３のドレインを第１の延在方向ＤＥ１に沿って延在形成した領域である。一方、第２のＰ型不純物領域ＰＲ２は、第１のＰ型不純物領域ＰＲ１の端部（コーナー位置）から第２の延在方向ＤＥ２に沿って延在形成した領域である。即ち、Ｐ型トランジスターＴＰＱ３のドレインをＬ字状に延在形成することで、第１、第２のＰ型不純物領域ＰＲ１、ＰＲ２が形成される。なお第２の延在方向ＤＥ２は、第１の延在方向ＤＥ１に交差する方向であり、図６（Ａ）ではＤＥ１に直交する方向になっている。
【００８６】
そして電位安定化用Ｎ型不純物領域ＮＲＳは、第２のＰ型不純物領域ＰＲ２の第１の延在方向ＤＥ１側であって、ＰＲ２と対向する場所にレイアウト配置される。即ち、第２のＰ型不純物領域ＰＲ２と電位安定化用Ｎ型不純物領域ＮＲＳは、お互いに対向しながら第２の延在方向ＤＥ２に沿って形成される。そして図６（Ｂ）に示すように、ダイオードＤＩ１は、Ｐ型不純物領域ＰＲ２等をアノードとし、電位安定化用Ｎ型不純物領域ＮＲＳ及びＮＲＳが形成されるＮ型ウェルＮＷＬをカソードとするダイオードとなる。
【００８７】
また図７（Ａ）に示すように、Ｎ型トランジスターＴＮＱ３のドレインを延在形成したＮ型不純物領域は、第１のＮ型不純物領域ＮＲ１と第２のＮ型不純物領域ＮＲ２を有する。第１のＮ型不純物領域ＮＲ１は、Ｎ型トランジスターＴＮＱ３のドレインを第１の延在方向ＤＥ１に沿って延在形成した領域である。一方、第２のＮ型不純物領域ＮＲ２は、第１のＮ型不純物領域ＮＲ１の端部（コーナー位置）から第３の延在方向ＤＥ３に沿って延在形成した領域である。即ち、Ｎ型トランジスターＴＮＱ３のドレインをＬ字状に延在形成することで、第１、第２のＮ型不純物領域ＮＲ１、ＮＲ２が形成される。なお第３の延在方向ＤＥ３は、第１の延在方向ＤＥ１に交差する方向であり、図７（Ａ）ではＤＥ１に直交する方向になっている。
【００８８】
そして電位安定化用Ｐ型不純物領域ＰＲＳは、第２のＮ型不純物領域ＮＲ２の第１の延在方向ＤＥ１側であって、ＮＲ２と対向する場所にレイアウト配置される。即ち、第２のＮ型不純物領域ＮＲ２と電位安定化用Ｐ型不純物領域ＰＲＳは、お互いに対向しながら第３の延在方向ＤＥ３に沿って形成される。そして図７（Ｂ）に示すように、ダイオードＤＩ２は、Ｎ型不純物領域ＮＲ２等をカソードとし、電位安定化用Ｐ型不純物領域ＰＲＳ及びＰＲＳが形成されるＰ型ウェルＰＷＬをアノードとするダイオードとなる。
【００８９】
以上のように抵抗ＲＰを、Ｌ字状のＰ型不純物領域やＮ型不純物領域を用いて形成すれば、第２の方向Ｄ２での画素回路の幅をそれほど増やすことなく、延在形成される不純物領域の長さを長くでき、抵抗ＲＰの抵抗値を大きくすることが可能になる。即ち、小規模のレイアウト面積で、高い抵抗値の抵抗ＲＰを得ることができる。そして抵抗ＲＰの抵抗値を高くすることで、画素電極から出力回路３０（ＣＩＶＱ）のトランジスター側に流れる電荷を、より制限できるようになり、出力回路３０のトランジスターの特性の劣化等を抑制できる。
【００９０】
また図６（Ａ）、図６（Ｂ）では、対向しながら第２の延在方向ＤＥ２に沿って形成される第２のＰ型不純物領域ＰＲ２と電位安定化用Ｎ型不純物領域ＮＲＳとによって、ダイオードＤＩ１が形成される。同様に図７（Ａ）、図７（Ｂ）では、対向しながら第３の延在方向ＤＥ３に沿って形成される第２のＮ型不純物領域ＮＲ２と電位安定化用Ｐ型不純物領域ＰＲＳとによってダイオードＤＩ２が形成される。このようにすれば、ダイオードＤＩ１、ＤＩ２のＰＮ接合面の面積を、より大きくすることが可能になり、画素電極からの電荷がダイオードＤＩ１、ＤＩ２側に流れやすくなるため、出力回路３０のトランジスターの特性の劣化等を抑制できるようになる。
【００９１】
図５のレイアウト配置の説明に戻る。図５のＦ１に示すように、図３のクロックドインバーター回路ＣＩＶＱを構成するＰ型トランジスターＴＰＱ２及びＴＰＱ３と、トランスファーゲートＴＧＱを構成するＰ型トランジスターＴＰＱ１が、第１の方向Ｄ１に沿ってレイアウト配置される。同様にＦ２に示すように、クロックドインバーター回路ＣＩＶＱを構成するＮ型トランジスターＴＮＱ２及びＴＮＱ３と、トランスファーゲートＴＧＱを構成するＮ型トランジスターＴＮＱ１が、第１の方向Ｄ１に沿ってレイアウト配置される。具体的には、これらのトランジスターのチャネル領域（ポリシリコン層と不純物層の重複領域）が第１の方向Ｄ１に沿ってレイアウト配置される。
【００９２】
このようなレイアウト配置にすれば、６つのトランジスターＴＰＱ２、ＴＰＱ３、ＴＰＱ１、ＴＮＱ２、ＴＮＱ３、ＴＮＱ１を、横方向の狭いスペースに、効率良くコンパクトに配置できる。従って、画素回路の横方向（Ｄ２方向）の幅を縮小化でき、画素回路のレイアウト面積を小規模化できる。
【００９３】
更に図５ではＦ３に示すように、クロックドインバーター回路ＣＩＶＱのＰ型トランジスターＴＰＱ２のドレインとＰ型トランジスターＴＰＱ３のソースが共通の不純物領域（Ｐ型不純物領域）により形成される。またＦ４に示すように、Ｐ型トランジスターＴＰＱ３のドレインと、トランスファーゲートＴＧＱのＰ型トランジスターＴＰＱ１のソースが、共通の不純物領域（Ｐ型不純物領域）により形成される。即ち、１つのＰ型不純物領域に重畳するように、ＴＰＱ２、ＴＰＱ３、ＴＰＱ１のゲートに対応する３つのポリシリコンのパターンが形成されている。同様にＦ５に示すように、クロックドインバーター回路ＣＩＶＱのＮ型トランジスターＴＮＱ２のドレインと、Ｎ型トランジスターＴＮＱ３のソースが、共通の不純物領域（Ｎ型不純物領域）により形成される。またＦ６に示すように、Ｎ型トランジスターＴＮＱ３のドレインと、トランスファーゲートＴＧＱのＮ型トランジスターＴＮＱ１のソースが、共通の不純物領域（Ｎ型不純物領域）により形成される。即ち１つのＮ型不純物領域に重畳するように、ＴＮＱ２、ＴＮＱ３、ＴＮＱ１のゲートに対応する３つのポリシリコンのパターンが形成されている。
【００９４】
このようなレイアウト配置にすれば、６つのトランジスターＴＰＱ２、ＴＰＱ３、ＴＰＱ１、ＴＮＱ２、ＴＮＱ３、ＴＮＱ１を、縦方向の狭いスペースに、効率良くコンパクトに配置できる。従って、画素回路の縦方向（Ｄ１方向）の幅を縮小化でき、画素回路のレイアウト面積を小規模化できる。なお、トランジスターのソースは、電源側（ＶＤＤ側、ＶＳＳ側）の不純物領域（拡散領域）であり、ドレインは、出力ノード側の不純物領域である。
【００９５】
また図５のＢ１に示すように、図３のクロックドインバーター回路ＣＩＶ１を構成するＰ型トランジスターＴＰ２及びＴＰ３と、トランスファーゲートＴＧ１を構成するＰ型トランジスターＴＰ１が、第１の方向Ｄ１に沿ってレイアウト配置される。同様にＢ２に示すように、クロックドインバーター回路ＣＩＶ１を構成するＮ型トランジスターＴＮ２及びＴＮ３と、トランスファーゲートＴＧ１を構成するＮ型トランジスターＴＮ１が、第１の方向Ｄ１に沿ってレイアウト配置される。
【００９６】
このようなレイアウト配置にすれば、６つのトランジスターＴＰ２、ＴＰ３、ＴＰ１、ＴＮ２、ＴＮ３、ＴＮ１を、横方向の狭いスペースに、効率良くコンパクトに配置できる。従って、画素回路の横方向（Ｄ２方向）の幅を縮小化でき、画素回路のレイアウト面積を小規模化できる。
【００９７】
更に図４ではＢ３に示すように、クロックドインバーター回路ＣＩＶ１のＰ型トランジスターＴＰ２のドレインとＰ型トランジスターＴＰ３のソースが共通の不純物領域（Ｐ型不純物領域）により形成される。またＢ４に示すように、Ｐ型トランジスターＴＰ３のドレインと、トランスファーゲートＴＧ１のＰ型トランジスターＴＰ１のソースが、共通の不純物領域（Ｐ型不純物領域）により形成される。同様にＢ５に示すように、クロックドインバーター回路ＣＩＶ１のＮ型トランジスターＴＮ２のドレインと、Ｎ型トランジスターＴＮ３のソースが、共通の不純物領域（Ｎ型不純物領域）により形成される。またＢ６に示すように、Ｎ型トランジスターＴＮ３のドレインと、トランスファーゲートＴＧ１のＮ型トランジスターＴＮ１のソースが、共通の不純物領域（Ｎ型不純物領域）により形成される。
【００９８】
このようなレイアウト配置にすれば、６つのトランジスターＴＰ２、ＴＰ３、ＴＰ１、ＴＮ２、ＴＮ３、ＴＮ１を、縦方向の狭いスペースに、効率良くコンパクトに配置できる。従って、画素回路の縦方向（Ｄ１方向）の幅を縮小化でき、画素回路のレイアウト面積を小規模化できる。
【００９９】
また図５ではＢ６に示すように、クロックドインバーター回路ＣＩＶ２を構成するＰ型トランジスターＴＰ６及びＴＰ７と、トランスファーゲートＴＧ２を構成するＰ型トランジスターＴＰ５が、第１の方向Ｄ１に沿ってレイアウト配置される。同様にＢ７に示すように、クロックドインバーター回路ＣＩＶ２を構成するＮ型トランジスターＴＮ６及びＴＮ７と、トランスファーゲートＴＧ２を構成するＮ型トランジスターＴＮ５が、第１の方向Ｄ１に沿ってレイアウト配置される。
【０１００】
更に図５では、Ｐ型トランジスターＴＰ６のドレインとＰ型トランジスターＴＰ７のソースが共通の不純物領域により形成され、Ｐ型トランジスターＴＰ７のドレインとＰ型トランジスターＴＰ５のソースが共通の不純物領域により形成される。同様に、Ｎ型トランジスターＴＮ６のドレインとＮ型トランジスターＴＮ７のソースが共通の不純物領域により形成され、Ｎ型トランジスターＴＮ７のドレインとＮ型トランジスターＴＮ５のソースが共通の不純物領域により形成される。このようなレイアウト配置にすることで、画素回路のレイアウト面積を更に小規模化できる。
【０１０１】
また図５ではＢ１、Ｂ２に示すように、Ｐ型トランジスターＴＰ２、ＴＰ３、ＴＰ１、Ｎ型トランジスターＴＮ２、ＴＮ３、ＴＮ１が、第１の方向Ｄ１に沿った第１のラインＬ１に沿ってレイアウト配置される。同様にＢ６、Ｂ７に示すように、Ｐ型トランジスターＴＰ６、ＴＰ７、ＴＰ５、Ｎ型トランジスターＴＮ６、ＴＮ７、ＴＮ５が、第１の方向Ｄ１に沿った第２のラインＬ２に沿ってレイアウト配置される。
【０１０２】
そしてＢ８、Ｂ９に示すように、図３のインバーター回路ＩＶ１を構成するＰ型トランジスターＴＰ４及びＮ型トランジスターＴＮ４が、第１のラインＬ１と第２のラインＬ２の間にレイアウト配置される。
【０１０３】
このようにすれば第１のラインＬ１と第２のラインＬ２の間のスペースを有効活用して、インバーター回路ＩＶ１を構成するＰ型トランジスターＴＰ４及びＮ型トランジスターＴＮ４をレイアウト配置できる。従って、画素回路の横方向や縦方向での幅の増加を最小限に抑えながら、インバーター回路ＩＶ１を効率的にレイアウト配置できる。また、トランスファーゲートＴＧ１やクロックドインバーター回路ＣＩＶ１のトランジスターが配置される第１、第２のラインＬ１、Ｌ２の間に、インバーター回路ＩＶ１のトランジスターをレイアウト配置することで、インバーター回路ＩＶ１の入力や出力に接続される信号線も効率的に配線できるようになる。
【０１０４】
図８は、図５の不純物層（ＡＣＴ）、ポリシリコン層（ＰＯＬＹ）に加えて、第１のメタル層（ＭＥＴ１）の配線が示されるレイアウト配置例である。ここでメタル層は例えばアルミ層である。図８に示すように、トランジスター間を接続する信号線の大部分は第１のメタル層で形成される。
【０１０５】
図９は、画素回路の第２のメタル層（ＭＥＴ２）のレイアウト配線例である。図９では第２のメタル層で形成される信号線が第２の方向Ｄ２に沿って配線されている。具体的には、走査信号ＳＧ、ＸＳＧ、テスト信号ＸＴ、ＸＳＴの信号線が、第２のメタル層で形成されて第２の方向Ｄ２に沿って横方向に配線される。そして、これらの信号線は、ビアコンタクトを介して下層の信号線やトランジスターに接続される。
【０１０６】
図１０は、画素回路の第３のメタル層（ＭＥＴ３）のレイアウト配線例である。図１０では第３のメタル層で形成される信号線が第１の方向Ｄ１に沿って配線されている。具体的には、データ信号ＳＤＡ、サブフレーム同期信号ＳＦ、ＸＳＦ、オン駆動用波形信号ＳＯＮ、オフ駆動用波形信号ＳＯＦＦ、ハイインピーダンス制御信号ＳＨＺ、ＸＳＨＺの信号線が、第３のメタル層で形成されて第１の方向Ｄ１に沿って縦方向に配線される。そして、これらの信号線は、ビアコンタクトを介して下層の信号線やトランジスターに接続される。
【０１０７】
本実施形態では、同じ走査線に接続される画素回路及び対応する画素は、第２の方向Ｄ２に沿って配置される。そして同じ走査線に接続される画素回路に対して、図９のように第２の方向Ｄ２に沿って第２のメタル層で配線される信号線から、走査信号ＳＧ、ＸＳＧが供給される。テスト信号ＳＴ、ＸＳＴも同様である。
【０１０８】
一方、同じデータ線に接続される画素回路及び対応する画素は、第１の方向Ｄ１に沿って配置される。そして同じ信号線に接続される画素回路に対して、図１０のように第１の方向Ｄ１に沿って第３のメタル層で配線されるデータ信号ＳＤＡ、サブフレーム同期信号ＳＦ、ＸＳＦ、オン駆動用波形信号ＳＯＮ、オフ駆動用波形信号ＳＯＦＦ、ハイインピーダンス制御信号ＳＨＺ、ＸＳＨＺの信号線から信号が供給される。なお、ＶＤＤ、ＶＳＳの電源線は、電源補強のために、図９に示すように第２の方向Ｄ２に沿って配線されると共に図１０に示すように第１の方向Ｄ１に沿っても配線される。
【０１０９】
以上のように、第２、第３のメタル層で形成された信号線を配線することで、画素の配列状態に応じた適正で効率的な信号線のレイアウト配線を実現できる。
【０１１０】
４．サブフレーム駆動
次に本実施形態が適用される電気光学装置（電気光学パネル）の駆動手法の一例として、等間隔のサブフレーム駆動について説明する。
【０１１１】
サブフレーム駆動では、図１１のＡ１に示すように、１フレームを例えば６つのサブフレームＳＦ１〜ＳＦ６に分割する。このサブフレームＳＦ１〜ＳＦ６は、それぞれ期間の長さが等しい等間隔のサブフレームである。
【０１１２】
各サブフレームでは、画素をオン電圧又はオフ電圧で駆動する。なお、図１１では、オン電圧で駆動するサブフレームを網掛けで表す。例えば、オン電圧は、印加電圧に対する液晶の透過率特性において、透過率が最大になる印加電圧である。オフ電圧は、印加電圧に対する液晶の透過率特性において、透過率が最小になる印加電圧である。
【０１１３】
Ａ１に示すように、サブフレームＳＦ１においてオン電圧を印加し、サブフレームＳＦ２〜ＳＦ６においてオフ電圧を印加したとする。この場合、Ａ２に示すように、液晶の応答時間に対してサブフレームの長さが短いため、サブフレームＳＦ１の期間内では透過率は最大にならず、透過率は徐々に上昇していく。そして、その後のサブフレームにおいて透過率は徐々に下降していく。このとき、画素値の階調は、Ａ２に示す透過率曲線の積分値により決まり、積分値が大きいほど高階調に対応する。
【０１１４】
Ａ３に示すように、オン電圧とオフ電圧の組み合わせパターン（以下では、サブフレームパターンと呼ぶ）を変更すると、Ａ４に示すように、サブフレームパターンに応じて透過率曲線の形が変化する。そのため、所望の階調特性が得られるように、各階調に対するサブフレームパターンをあらかじめ設定しておくことで、画像の階調を表示することができる。なお本実施形態では、画素をオン電圧で駆動するサブフレームにおいてオフ電圧で駆動する期間を設け、透過率の応答特性の変化による階調特性の変化を抑制してもよい。
【０１１５】
図１２にサブフレーム駆動を実現する電気光学装置の回路装置の構成例を示す。この回路装置は、波形信号供給回路４０と第１〜第ｋの画素回路５０−１〜５０−ｋ（ｋは自然数）を含む。なお、本実施形態の回路装置は図１２の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加する等の種々の変形実施が可能である。
【０１１６】
画素回路５０−１〜５０−ｋは、駆動データ信号ＳＤＲ１〜ＳＤＲｋを出力して画素６０−１〜６０−ｋの画素電極を駆動する。より具体的には、画素回路５０−１〜５０−ｋは、それぞれラッチ部１０−１〜１０−ｋ、セレクター２０−１〜２０−ｋ、出力回路３０−１〜３０−ｋを含む。なお以下では、画素回路５０−１を例にしてその構成、動作について説明するが、他の画素回路５０−２〜５０−ｋの構成、動作も同様である。
【０１１７】
ラッチ部１０−１は、走査信号ＳＧ（ＸＳＧ）、データ信号ＳＤＡ、サブフレーム同期信号ＳＦ（ＸＳＦ）を受けて、画素６０−１に対応するデータ信号をラッチ（記憶、保持）する。
【０１１８】
セレクター２０−１は、オン駆動用波形信号ＳＯＮ、オフ駆動用波形信号ＳＯＦＦ、ラッチ部１０−１に保持されたデータ信号を受けて、信号ＳＬＱ１を出力する。具体的には、セレクター２０−１は、データ信号がオン論理レベルであるサブフレームにおいて、オン駆動用波形信号ＳＯＮを信号ＳＬＱ１として出力する。一方、セレクター２０−１は、データ信号がオフ論理レベルであるサブフレームにおいて、オフ駆動用波形信号ＳＯＦＦを信号ＳＬＱ１として出力する。そして出力回路３０−１は、セレクター２０−１からの信号ＳＬＱ１をバッファリングした信号を、駆動データ信号ＳＤＲ１として、対応する画素６０−１に出力する。
【０１１９】
ここでデータ信号のオン論理レベルとは、画素のオン駆動状態に対応する第１の論理レベルであり、例えば論理レベル「１」である。また、データ信号のオフ論理レベルとは、画素のオフ駆動状態に対応する第２の論理レベルであり、例えば論理レベル「０」である。例えば、ＬＣＯＳ（Liquid Crystal On Silicon）等の液晶表示装置において、画素を光が透過可能な状態に駆動する駆動状態がオン駆動状態であり、画素を光が非透過な状態に駆動する駆動状態がオフ駆動状態である。図１１等で上述したサブフレームパターンは、このオン論理レベルとオフ論理レベルの組み合わせによって表され、各階調データに対応してその組み合わせが設定される。
【０１２０】
波形信号供給回路４０は、オン駆動用波形信号ＳＯＮとオフ駆動用波形信号ＳＯＦＦを出力する。例えば、図示しない温度センサーからの温度検出結果に基づいてこれらの波形信号を生成して出力する。また、波形信号供給回路４０は、対向電極駆動信号ＶＣＯＭ（対向電極駆動電圧）を出力して、画素６０−１〜６０−ｋの対向電極を駆動する。
【０１２１】
波形信号供給回路４０が出力するオン駆動用波形信号ＳＯＮ（オン駆動用波形電圧）は、データ信号のオン論理レベルに対応する駆動データ信号の電圧波形を規定する信号である。またオフ駆動用波形信号ＳＯＦＦ（オフ駆動用波形電圧）は、データ信号のオフ論理レベルに対応する駆動データ信号の電圧波形を規定する信号である。そして、この駆動データ信号の電圧波形と、対向電極駆動信号の電圧波形によって、画素６０−１に印加される電圧波形が決まる。
【０１２２】
５．電気光学装置
図１３に本実施形態の画素回路が用いられる電気光学装置の構成例を示す。この電気光学装置は、電気光学パネル４００（狭義には液晶表示パネル）、走査信号出力回路４１０、データ信号出力回路４２０、表示コントローラー４３０、波形信号供給回路４４０を含み、いわゆる面順次のデジタル駆動を実現する。なお本実施形態の電気光学装置は図１３の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加したりする等の種々の変形実施が可能である。
【０１２３】
電気光学パネル４００は、表示画像を表示するための複数の画素と、その複数の画素を駆動する複数の画素回路を含む。この画素回路には、走査信号、データ信号、駆動用波形信号ＳＯＮ、ＳＯＦＦ、対向電極駆動信号ＶＣＯＭ、サブフレーム同期信号ＳＦが入力される。１つの画素には例えば１つの画素回路が対応し、その画素と画素回路が、走査線（ゲート線）とデータ線に沿ってマトリックス状に配置される。例えば、走査信号ＳＧ１のラインとデータ信号ＳＤＡ１のラインの交点には、画素ＰＸ１１とＰＸ１１を駆動する画素回路ＣＰＸ１１が配置される。
【０１２４】
表示コントローラー４３０は、外部のホストコントローラー等からのデータ転送用クロック信号ＤＣＫ、データ信号ＤＡＴＡ、その他の制御信号を受けて、電気光学装置の各構成要素を制御し、電気光学装置の表示制御を行う。また、表示コントローラー４３０は、データ信号ＤＡＴＡに基づいて等間隔サブフレーム駆動用のデータ信号を生成する。すなわち、データ信号ＤＡＴＡの階調データを、オン論理レベルとオフ論理レベルの組み合わせであるサブフレームパターンに変換する。
【０１２５】
走査信号出力回路４１０は、電気光学パネル４００に対して走査信号ＳＧ１〜ＳＧｍ（ｍは自然数）を供給する。走査信号ＳＧ１〜ＳＧｍ（ゲート信号）は、画素回路によりデータ信号ＳＤＡ１〜ＳＤＡｎが取り込まれる走査線（ゲート線）を選択（指示）するための信号である。走査信号出力回路４１０には、表示コントローラー４３０からの水平同期信号ＨＳＹＮＣやサブフレーム同期信号ＳＦ等が入力される。
【０１２６】
データ信号出力回路４２０は、電気光学パネル４００に対してデータ信号ＳＤＡ１〜ＳＤＡｎを供給する。データ信号ＳＤＡ１〜ＳＤＡｎは、各データ線上の画素に対応する等間隔サブフレーム駆動用のデータ信号である。データ信号出力回路４２０には、表示コントローラー４３０からの水平同期信号ＨＳＹＮＣやサブフレーム同期信号ＳＦやサブフレームパターンに変換されたデータ信号等が入力される。
【０１２７】
波形信号供給回路４４０は、電気光学パネル４００に対して、オン駆動用波形信号ＳＯＮ、オフ駆動用波形信号ＳＯＦＦ、対向電極駆動信号ＶＣＯＭを供給する。波形信号供給回路４４０には、図示しない温度センサーからの温度検出結果や、表示コントローラー４３０からの信号（サブフレーム同期信号、水平同期信号カウント値、サブフレーム同期信号カウント値等）が入力される。
【０１２８】
図１３の電気光学装置は、例えばＬＣＯＳ（広義には、液晶表示装置）により構成される。ＬＣＯＳとは、シリコン基板（広義には、半導体基板）に画素回路や、配線層、反射電極（画素電極）、液晶層、対向電極が積層されて形成された液晶表示装置である。シリコン基板には、波形信号供給回路４４０等の周辺回路も集積される。ＬＣＯＳは、反射型の液晶表示装置であり、透明な対向電極側から入射された光が液晶層を通過して反射電極により反射され、その反射光が再び液晶層を通過して出射される。表示画像は、その出射光がスクリーン等に投影されることで得られる。
【０１２９】
図１４に本実施形態の動作を説明するための信号波形例を示す。図１４には、サブフレーム同期信号ＳＦ、走査信号ＳＧ１〜ＳＧｍ、データ信号ＳＤＡの信号波形例が示されている。
【０１３０】
図１４のＥ１に示すように、走査信号ＳＧ１がＨレベル（アクティブ）になると、図３のトランスファーゲートＴＧ１がオンになり、クロックドインバーター回路ＣＩＶ１がハイインピーダンス出力状態となり、データ信号ＳＤＡが第１のラッチ回路１１に取り込まれる。そしてＥ２に示すように、走査信号ＳＧ１がＬレベル（非アクティブ）になると、トランスファーゲートＴＧ１がオフになり、クロックドインバーター回路ＣＩＶ１が出力状態となり、取り込まれたデータ信号が第１のラッチ回路１１にホールドされる。
【０１３１】
そして、１画面分の走査線が選択された後に、Ｅ３に示すようにサブフレーム同期信号ＳＦがＨレベル（アクティブ）になると、トランスファーゲートＴＧ２がオンになり、クロックドインバーター回路ＣＩＶ２がハイインピーダンス出力状態となり、第１のラッチ回路１１にラッチされていたデータ信号が第２のラッチ回路１２に転送されて取り込まれる。そしてＥ４に示すように、サブフレーム同期信号ＳＦがＬレベルになると、トランスファーゲートＴＧ２がオフになり、クロックドインバーター回路ＣＩＶ２が出力状態となり、取り込まれたデータ信号が第２のラッチ回路１２にホールドされる。
【０１３２】
以上のように本実施形態をサブフレーム駆動に適用した場合には、図１１に示すようにフレームが複数のサブフレームに分割される。そして複数のサブフレームの各サブフレームにおいて、図１４に示すように電気光学装置の複数の走査線の各走査線が順次選択される。
【０１３３】
そして図３の画素回路のトランスファーゲートＴＧ１と、クロックドインバーター回路ＣＩＶ１のＰ型トランジスターＴＰ３及びＮ型トランジスターＴＮ３は、走査信号ＳＧに基づいて、オン・オフ制御される。この走査信号ＳＧは、複数の走査線のうちの画素回路に対応する走査線が選択される場合にアクティブ（Ｈレベル）になる信号である。
【０１３４】
一方、画素回路のトランスファーゲートＴＧ２とクロックドインバーター回路ＣＩＶ２のＰ型トランジスターＴＰ６及びＮ型トランジスターＴＮ６は、サブフレーム同期信号ＳＦに基づいてオン・オフ制御される。このサブフレーム同期信号ＳＦは、各サブフレームに同期してアクティブになる信号（サブフレームの開始に同期してアクティブになる信号）である。
【０１３５】
以上のようにすることで本実施形態の画素回路を有する電気光学装置にサブフレーム駆動を適用して、電気光学パネルを駆動できようになる。
【０１３６】
６．電子機器
図１５に、本実施形態の電気光学装置が適用される電子機器の構成例を示す。この電子機器は、電気光学装置５００、コントローラー５１０（ホストコントローラー）、処理部５２０、記憶部５３０、Ｉ／Ｆ部（外部インターフェース部）５４０を含む。なお、本実施形態の電子機器は図１５の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
【０１３７】
この電子機器では、Ｉ／Ｆ部５４０を介して画像データや動画データが入力される。入力された画像データや動画データは記憶部５３０に記憶される。処理部５２０は、記憶部５３０からの画像データや動画データの処理を行う。例えば、処理部５２０は、階調補正処理や、画質を改善するための処理、データ形式を変換する処理等を行う。処理部５２０は、処理後のデータを電気光学装置５００に出力し、電気光学装置５００は、そのデータに基づいて上述の等間隔のサブフレーム駆動等により画像表示を行う。コントローラー５１０は、例えばＭＰＵにより構成され、上記の処理の制御を行う。
【０１３８】
以上の構成によれば、液晶プロジェクター、プロジェクション方式のテレビジョン装置、３Ｄプロジェクター等の種々の電子機器を実現できる。
【０１３９】
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義又は同義な異なる用語（バッファー回路、電気光学装置等）と共に記載された用語（クロックドインバーター回路、液晶表示装置等）は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また画素回路、電気光学装置、電子機器等の構成、動作も本実施形態で説明したものに限定に限定されず、種々の変形実施が可能である。
【符号の説明】
【０１４０】
ＲＰ  抵抗、ＤＩ１、ＤＩ２  第１、第２のダイオード、
ＴＧ１、ＴＧ２、ＴＧＳ１、ＴＧＳ２、ＴＧＱ  トランスファーゲート、
ＣＩＶ１、ＣＩＶ２、ＣＩＶＱ  クロックドインバーター回路、
ＩＶ１、ＩＶ２  インバーター回路、
ＳＤＡ、ＳＤＡ１〜ＳＤＡｎ  データ信号、ＳＧ、ＸＳＧ、ＳＧ１〜ＳＧｍ  走査信号、
ＳＤＲ、ＳＤＲ１〜ＳＤＲｋ  駆動データ信号、
ＳＯＮ  オン駆動用波形信号、ＳＯＦＦ  オフ駆動用波形信号、
ＳＦ、ＸＳＦ  サブフレーム同期信号、
ＳＴ  ＸＳＴ  テスト信号、ＳＨＺ、ＸＳＨＺ  ハイインピーダンス制御信号、
１０、１０−１〜１０−ｋ  ラッチ部、
１１  第１のラッチ回路、１２  第２のラッチ回路、
２０、２０−１〜２０−ｋ  セレクター、３０、３０−１〜３０−ｋ  出力回路、
４０  波形信号供給回路、５０−１〜５０−ｋ  画素回路、６０−１〜６０−ｋ  画素、
４１０  走査信号出力回路、４２０  データ信号出力回路、
４３０  表示コントローラー、４４０  波形信号供給回路、
５００  電気光学装置、５１０  コントローラー、５２０  処理部、
５３０  記憶部、５４０  Ｉ／Ｆ部（外部インターフェース部）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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