(57)【特許請求の範囲】
【請求項１】
半導体スイッチング素子と、その駆動回路と、制御回路と、前記半導体スイッチング素子の印加電圧を検出し、印加電圧が所定電圧値以上の場合、両電圧差に基づく差信号を駆動回路に帰還して印加電圧を所定電圧近傍に抑制する印加電圧抑制回路と、前記半導体スイッチング素子、前記駆動回路、前記制御回路等が実装された第１の基板と、前記第１の基板とは分離した構成で、かつ電気的に接続される第２の基板を備え、
前記印加電圧抑制回路は前記第２の基板に配設され、前記駆動回路の構成部品で、欠如すると前記半導体スイッチング素子がオフする少なくとも一つの部品を前記第２の基板に配設し、さらには前記第１の基板に上記少なくとも一つの部品を実装する箇所を設け、前記印加電圧抑制回路を選択しない場合は前記第２の基板を不要とする構成とした半導体スイッチング素子を有する電力変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体スイッチング素子を有する電力変換器に関するもので、特には半導体スイッチング素子の過電圧保護手段を提供するものである。
【背景技術】
【０００２】
近年、半導体技術の進歩により大電力を扱う電力変換器が比較的低価格で実用に供され得るようになり、電子レンジ等においては２０ｋ〜５０ｋＨｚ程度の共振型高周波インバータ電源（電力変換器）を用いたものが実用化されている。
【０００３】
このような半導体スイッチング素子を用いる電力変換器において、半導体スイッチング素子の耐圧破壊防止を目的とする過電圧保護手段は、必須構成である。
【０００４】
図４は、従来のインバータ電源に示される半導体スイッチング素子の過電圧保護手段の一例を示す一部抜粋の回路構成図である（例えば、特許文献１参照）。
【０００５】
同図において、インバータ電源３０は半導体スイッチング素子３の電圧耐量よりも低く設定した電圧耐量を持つ強制転流回路３１を設けている。
【０００６】
この設定電圧以上の過電圧が半導体スイッチング素子３の端子間に発生した場合、半導体スイッチング素子３のベース（制御端子）にその情報（電圧信号）が帰還（入力）され、半導体スイッチング素子３をＯＦＦからＯＮに転流することで、過電圧を抑制するように構成されている。
【０００７】
図示されるインバータ電源３０は共振型のため、半導体スイッチング素子３はその端子間電圧（コレクタ電圧）は６００Ｖから６５０Ｖ程度で動作するので、一般的に１０００Ｖ耐圧の品種が選択される。
【０００８】
したがって強制転流回路３１の設定電圧は、上記コレクタ電圧に過渡時のオーバーシュート等を考慮し、８００Ｖから９００Ｖ程度に設定される。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開平７−１３５０７６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、前記従来の構成では、前記した強制転流回路３１のツェナーダイオードが逆極性に実装された場合、わずかなコレクタ電圧であっても半導体スイッチング素子３を転流させて熱破壊させるという課題があるが、組立後にインサーキットテスター等の検査で除去可能である。
【００１１】
しかし、強制転流回路３１のツェナーダイオードは、その設定電圧を誤った高い電圧仕様の部品が実装されると、半導体スイッチング素子３は、過電圧が印加されたにもかかわらず強制転流しないため、耐圧破壊するという課題があり、一方、低い電圧仕様の部品が実装されると、半導体スイッチング素子３は、断続的に常時強制転流するため、熱破壊するという課題がある。
【００１２】
これは、前記した８００Ｖから９００Ｖ程度の高電圧をツェナーダイオードに印加することで、設定電圧を確認できるので、除去可能である。
【００１３】
しかし、高電圧を印加するため、制御部３２等の小信号を扱う回路のＩＣ等を電圧破壊させてしまうという課題が新たに生じる。
【００１４】
さらには、強制転流回路３１が実装されない場合、半導体スイッチング素子３は過大電圧印加時に強制転流が成されず、破壊するという課題がある。
【００１５】
また、半導体スイッチング素子３の耐電圧を上げることで電圧破壊を防止でき、強制転流回路３１を不要とする手段も選択可能であることが好ましい。
【００１６】
また、強制転流回路３１は有極性のため、接続極性が定まる構成にしなければならない。
【００１７】
本発明は、前記従来の課題を解決するもので、半導体スイッチング素子の電圧破壊を防止する印加電圧抑制回路は、確実な実装が成されると共に、その設定電圧を周辺回路のＩＣ等を破壊することなく検査できる構成にすることを目的とする。
【課題を解決するための手段】
【００１８】
前記従来の課題を解決するために、本発明の半導体スイッチング素子を有する電力変換器は、半導体スイッチング素子と、その駆動回路と、制御回路と、前記半導体スイッチング素子の印加電圧を検出し、印加電圧が所定電圧値以上の場合、両電圧差に基づく差信号を駆動回路に帰還して印加電圧を所定電圧近傍に抑制する印加電圧抑制回路と、前記半導体スイッチング素子、前記駆動回路、前記制御回路等が実装された第１の基板と、前記第１の基板とは分離した構成で、かつ電気的に接続される第２の基板を備え、前記印加電圧抑制回路は前記第２の基板に配設され、前記駆動回路の構成部品で、欠如すると前記半導体スイッチング素子がオフする少なくとも一つの部品を前記第２の基板に配設し、さらには前記第１の基板に上記少なくとも一つの部品を実装する箇所を設け、前記印加電圧抑制回路を選択しない場合は前記第２の基板を不要とするものである。
【００１９】
これによって、電圧破壊防止機能は確実に動作する。
【００２０】
また、印加電圧抑制回路の実装忘れは、半導体スイッチング素子の耐圧破壊を引き起こす危険性があるが、印加電圧抑制回路と、駆動回路の構成部品で、欠如すると半導体スイッチング素子がオフする少なくとも一つの部品とを子基板に実装しているので、半導体スイッチング素子がオフして電力変換器の停止という形で検出できる。
【発明の効果】
【００２１】
本発明の半導体スイッチング素子を有する電力変換器は、印加電圧抑制回路のツェナーダイオードは、電力制御部、駆動回路、半導体スイッチング素子等を実装した親基板と分離して検査できるため、電力制御部等の小信号を扱う回路のＩＣ等を電圧破壊させること無く、またその極性、および電圧仕様を正確に検査でき、誤りは検出できる。
【００２２】
従って、印加電圧抑制回路と半導体スイッチング素子とで構成される電圧破壊防止機能は確実に動作する。
【００２３】
また、印加電圧抑制回路の実装忘れは、半導体スイッチング素子の耐圧破壊を引き起こす危険性があるが、印加電圧抑制回路と、駆動回路の構成部品で、欠如すると半導体スイッチング素子がオフする少なくとも一つの部品とを子基板に実装しているので、半導体ス
イッチング素子がオフして電力変換器の停止という形で検出される。
【００２４】
従って、スイッチング素子の耐圧破壊防止機能の欠如は未然に防止される。
【００２５】
さらには、親基板に上記少なくとも一つの部品を実装する箇所を設け、印加電圧抑制回路を選択しない場合は子基板を不要とする構成も実現できる。
【００２６】
また、印加電圧抑制回路のツェナーダイオードのブレークダウン電圧は温度特性を有するが、印加電圧抑制回路は半導体スイッチング素子に、過電圧の情報を帰還する構成にしているため、自己発熱によるブレークダウン電圧の変動は少ない。
【００２７】
従って、半導体スイッチング素子の印加電圧は公称ツェナー電圧近傍で抑制され、その耐圧に対し安定したマージンが確保されるため、確実な耐圧破壊防止効果が得られる。
【００２８】
また、子基板と親基板とは有極性の接続構造のため、印加電圧抑制回路の接続も誤ることなく正しく成され、目的とする過大電圧抑制効果が得られる。
【００２９】
当然のことながら、印加電圧抑制回路を半導体スイッチング素子に内蔵していないため、半導体スイッチング素子の耐圧検査に支障をきたさない。
【図面の簡単な説明】
【００３０】
【図１】本発明の第１の実施の形態による高周波インバータ電源の一部抜粋の回路構成図
【図２】本発明の第１の実施の形態による高周波インバータ電源の各部波形図
【図３】本発明の第１の実施の形態による高周波インバータ電源の一部抜粋の構造図
【図４】従来のインバータ電源の一部抜粋の回路構成図
【発明を実施するための形態】
【００３１】
本発明の半導体スイッチング素子を有する電力変換器は、半導体スイッチング素子の印加電圧を検出し、印加電圧が所定電圧値以上の場合、両電圧差に基づく差信号を半導体スイッチング素子の制御端子に帰還して印加電圧を所定電圧近傍に抑制する印加電圧抑制回路を、半導体スイッチング素子、およびその駆動回路等が実装された親基板とは分離した構成で、かつ電気的に接続される子基板（別ユニット）に配置することにより、印加電圧抑制回路の設定電圧は子基板の状態で検査できるようになり、この検査に伴う電力制御回路等の小信号を扱う回路のＩＣ等の電圧破壊を防止することができる。
【００３２】
また、駆動回路の構成部品で、欠如すると半導体スイッチング素子がオフする少なくとも一つの部品を、子基板に移設することにより、印加電圧抑制回路を備えた子基板の実装忘れは、半導体スイッチング素子がオフして電力変換器の停止という形で検出されるようになり、スイッチング素子の耐圧破壊防止機能の欠如は未然に防止することができる。
【００３３】
さらには、親基板に上記少なくとも一つの部品を実装する箇所を設けることにより、印加電圧抑制回路を選択しない場合は子基板を不要とする構成も実現できる。
【００３４】
また、子基板と親基板との接続は有極性構造とすることにより、印加電圧抑制回路の接続は誤ることなく正しく成されるようになり、目的とする過大電圧抑制効果を得ることができる。
【００３５】
以下、本発明の実施の形態について、図面を参照しながら説明する。なお、この実施の形態によって本発明が限定されるものではない。
【００３６】
（実施の形態１）
図１は、本発明の第１の実施の形態による高周波インバータ電源の一部抜粋の回路構成図である。商用電源１を整流・平滑回路２で直流電源に変換されたＶｄｃは、半導体スイッチング素子３の高周波スイッチング動作で高周波電源に変換される。
【００３７】
この高周波電源は、共振コンデンサ４を並列接続された高圧（昇圧）トランス５の一次側に入力され、昇圧された二次側出力は高圧整流回路６で、マグネトロン７を付勢する直流高圧電源に変換される。
【００３８】
電力制御回路８は、商用電源１からの入力電流をカレントトランス９で検出した入力電流情報１０と基準信号１１とを比較して、両者が略一致するべくパルス信号１２を変化させて、駆動回路１３に入力する。
【００３９】
駆動回路１３は、この信号をインピーダンス変換し、整合抵抗１４を介して半導体スイッチング素子３の制御端子に入力する。整合抵抗１４は、駆動回路１３が過負荷とならないように出力電流を制限する役割を有している。
【００４０】
印加電圧抑制回路１５は、半導体スイッチング素子３の印加電圧（Ｖｃｅ）を監視し、何らかの原因で所定電圧（設定電圧）値以上に上昇した時、印加電圧との差信号（電流信号）を半導体スイッチング素子３の制御端子に帰還して強制転流させる。
【００４１】
図２は、印加電圧抑制回路１５が動作して半導体スイッチング素子３を強制転流させ、その印加電圧が所定電圧（設定電圧）近傍に抑制された場合の各部波形図である。
【００４２】
正常動作時の半導体スイッチング素子３は、駆動回路１３の信号に従い、図２のような共振波形で、かつ印加電圧抑制回路１５の設定電圧以下でＯＮ／ＯＦＦ動作する。この共振波形の発生電圧は、直前のＯＮ動作の時間幅等で決定される。
【００４３】
しかし何らかの要因で、例えば雷サージ印加等で設定電圧以上に上昇した期間、図２では、時刻ｔ１〜ｔ２の期間は、図のように印加電圧抑制回路１５を介して印加電圧と設定電圧との差信号（電流信号）が、半導体スイッチング素子３の制御端子に帰還され、この期間のみ転流して点線のように上昇しようとする印加電圧を実線で示されるように抑制する。
【００４４】
図３は、本発明の第１の実施の形態による高周波インバータ電源の一部抜粋の構造図である。
【００４５】
同図において、印加電圧抑制回路１５と、駆動回路１３の整合抵抗１４を移設して配設した子基板１６（第２の基板）は、半導体スイッチング素子３、電力制御回路８、駆動回路１３、高圧トランス５等を搭載した親基板１７（第１の基板）と別構成であるが、接続部ａ，ｂ，ｃを介して電気的に接続される。
【００４６】
図１にも同一符号で示されるが、接続部ａ，ｂ，ｃは、基板対基板の接続用コネクタ等でよい。
【００４７】
また、接続部ａ，ｂ，ｃの各接続端子間を不等ピッチにする等で子基板１６と親基板１７との接続方向は定まり、有極性の印加電圧抑制回路１５と半導体スイッチング素子３との接続極性は、正しく成される。
【００４８】
ここで、印加電圧抑制回路１５を配設した子基板１６の親基板１７への実装（電気的接続）を忘れた場合の高周波インバータ電源の振舞いについて説明する。
【００４９】
当然であるが、強制転流動作による半導体スイッチング素子３の過電圧抑制機能は成されない。
【００５０】
しかし、駆動回路１３と半導体スイッチング素子３の間に介在するべき整合抵抗１４が、子基板１６に移設されているため接続されず、半導体スイッチング素子３は、オフ状態を維持するため、印加電圧は整流・平滑回路２で直流電源に変換されたＶｄｃ以上にならない。
【００５１】
このように、欠如すると半導体スイッチング素子３がオフする駆動回路１３の少なくとも一つの部品を、子基板１６に移設することで、子基板１６の親基板１７への装着が確実に成された場合のみ、高周波インバータ電源は動作するように構成され、印加電圧抑制回路１５の接続忘れによる半導体スイッチング素子３の耐圧破壊は、未然に防止することができる。
【００５２】
また、接続部ａ，ｂの接続箇所を設け整合抵抗１４‘を親基板１７へ実装することで、駆動回路１３の出力を整合抵抗１４‘を介して半導体スイッチング素子３の制御端子に接続する構成も選択可能にしている。
【００５３】
ただし、半導体スイッチング素子３の耐圧破壊を防止するため、その耐圧は発生し得る最大電圧に対し余裕が必要になる。
【００５４】
また、印加電圧抑制回路１５は、例えば、微小な直流電圧を印加して電流が流れるか否かでその極性を、また電流パルスを印加し、その制限電圧を計測することでその電圧仕様を、それぞれ検査できる。
【００５５】
これら検査は、子基板１６単独で実施できるため、電力制御回路８等の小信号回路に用いられるＩＣ等を破壊することはない。
【００５６】
また、この検査は子基板１６単独のため正確に行え、異常時等の半導体スイッチング素子３の過電圧破壊防止を十分担保できる。
【００５７】
また、印加電圧抑制回路１５は半導体スイッチング素子３に過電圧の情報を帰還する構成にしているため、自己発熱は少なく、ブレークダウン電圧の温度特性の影響も少ないため、公称ツェナー電圧近傍で過大電圧は抑制される。
【００５８】
従って、半導体スイッチング素子３の耐圧に対し安定したマージンが確保されるため、確実な耐圧破壊防止効果が得られる。
【００５９】
また、半導体スイッチング素子３を、過大電圧印加時の電圧吸収素子に用いる構成のため、新たな電圧吸収素子を用いることなく、印加電圧抑制回路１５の追加のみで確実な耐圧破壊防止効果が得られる。
【００６０】
さらには、印加電圧抑制回路１５は半導体スイッチング素子３と別構成のため、半導体スイッチング素子３の耐圧検査に支障は生じない。
【００６１】
なお、本実施の形態では、半導体スイッチング素子としてトランジスタの場合について説明したが、これに限定されるものではない。
【産業上の利用可能性】
【００６２】
以上のように、電子レンジのマグネトロンを駆動する高周波インバータ電源（電力変換器）における一実施例を説明したが、本願発明は、電磁調理器の高周波インバータ電源、あるいはモータのインバータ駆動回路等に用いられている半導体スイッチング素子の電圧破壊防止手段にも応用できる。
【符号の説明】
【００６３】
３  半導体スイッチング素子
８  電力制御回路
１３  駆動回路
１４，１４’  整合抵抗
１５  印加電圧抑制回路
１６  子基板（第２の基板）
１７  親基板（第１の基板）
１８  直流電源
【図１】
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【図２】
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【図４】
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【図３】
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