(57)【特許請求の範囲】
【請求項１】
平面レイアウトにおいて互いに隣接して配置された少なくとも２つのスタティックランダムアクセスメモリセルを有する半導体装置であって、
前記少なくとも２つのスタティックランダムアクセスメモリセルのそれぞれは、
第１ドライバゲートを有する第１ドライバトランジスタと、
第１ロードゲートを有し、かつ前記第１ドライバトランジスタに第１記憶ノードで電気的に接続された第１ロードトランジスタと、
第２ドライバゲートを有する第２ドライバトランジスタと、
第２ロードゲートを有し、かつ前記第２ドライバトランジスタに第２記憶ノードで電気的に接続された第２ロードトランジスタと、
データの入出力を行う第１ビット線および第２ビット線と、
第１アクセスゲートおよび１対の第１ソース／ドレインを有し、前記第１記憶ノードに前記１対の第１ソース／ドレインの一方が電気的に接続され、かつ前記第１ビット線に前記１対の第１ソース／ドレインの他方が電気的に接続された第１アクセストランジスタと、
第２アクセスゲートおよび１対の第２ソース／ドレインを有し、前記第２記憶ノードに前記１対の第２ソース／ドレインの一方が電気的に接続され、かつ前記第２ビット線に前記１対の第２ソース／ドレインの他方が電気的に接続された第２アクセストランジスタと、を備え、
前記平面レイアウトにおいて、前記第１および第２アクセスゲート、前記第１および第２ドライバゲートおよび前記第１および第２ロードゲートの各々が同一方向に延在しており、
前記平面レイアウトにおいて、前記１対の第１ソース／ドレインの一方から他方に向かう第１の方向と、前記１対の第２ソース／ドレインの一方から他方に向かう第２の方向とが同じであり、
前記少なくとも２つのスタティックランダムアクセスメモリセルのそれぞれの前記第１の方向同士が互いに同じ方向であり、かつ前記第２の方向同士が互いに同じ方向であり、
前記第１アクセストランジスタは、前記第１ソース／ドレインの他方に隣接し、前記第１ソース／ドレインの第１導電型の不純物とは異なる第２導電型の不純物を有する第１ハロ領域と、
前記第１ソース／ドレインの一方に隣接し、前記第１ハロ領域の不純物濃度より高い不純物濃度の前記第２導電型の不純物を有する第２ハロ領域と、を含み、
前記第２アクセストランジスタは、前記第２ソース／ドレインの他方に隣接し、前記第２ソース／ドレインの第１導電型の不純物とは異なる第２導電型の不純物を有する第３ハロ領域と、
前記第２ソース／ドレインの一方に隣接し、前記第３ハロ領域の不純物濃度より高い不純物濃度の前記第２導電型の不純物を有する第４ハロ領域と、を含んでいる、半導体装置。
【請求項２】
平面レイアウトにおいて互いに隣接して配置された少なくとも２つのスタティックランダムアクセスメモリセルを有する半導体装置であって、
前記少なくとも２つのスタティックランダムアクセスメモリセルのそれぞれは、
第１ドライバゲートを有する第１ドライバトランジスタと、
第１ロードゲートを有し、かつ前記第１ドライバトランジスタに第１記憶ノードで電気的に接続された第１ロードトランジスタと、
第２ドライバゲートを有する第２ドライバトランジスタと、
第２ロードゲートを有し、かつ前記第２ドライバトランジスタに第２記憶ノードで電気的に接続された第２ロードトランジスタと、
データの入出力を行う第１ビット線および第２ビット線と、
第１アクセスゲートおよび１対の第１ソース／ドレインを有し、前記第１記憶ノードに前記１対の第１ソース／ドレインの一方が電気的に接続され、かつ前記第１ビット線に前記１対の第１ソース／ドレインの他方が電気的に接続された第１アクセストランジスタと、
第２アクセスゲートおよび１対の第２ソース／ドレインを有し、前記第２記憶ノードに前記１対の第２ソース／ドレインの一方が電気的に接続され、かつ前記第２ビット線に前記１対の第２ソース／ドレインの他方が電気的に接続された第２アクセストランジスタと、を備え、
前記平面レイアウトにおいて、前記第１および第２アクセスゲート、前記第１および第２ドライバゲートおよび前記第１および第２ロードゲートの各々が同一方向に延在しており、
前記平面レイアウトにおいて、前記１対の第１ソース／ドレインの一方から他方に向かう第１の方向と、前記１対の第２ソース／ドレインの一方から他方に向かう第２の方向とが同じであり、
前記少なくとも２つのスタティックランダムアクセスメモリセルのそれぞれの前記第１の方向同士が互いに同じ方向であり、かつ前記第２の方向同士が互いに同じ方向であり、
前記平面レイアウトにおいて、前記第１および第２ビット線が前記スタティックランダムアクセスメモリセルを横断して延在する方向に互いに隣接して配置された２つの前記スタティックランダムアクセスメモリセルの前記第１および第２ドライバトランジスタと、前記第１および第２ロードトランジスタとのそれぞれは、
前記平面レイアウトにおいて線対称に配置されている、半導体装置。
【請求項３】
前記第１および第２アクセストランジスタは、前記第１および第２ドライバトランジスタのしきい値電圧と異なるしきい値電圧を有するように設けられている、請求項１に記載の半導体装置。
【請求項４】
前記第１および第２アクセストランジスタは、前記第１および第２ドライバトランジスタのしきい値電圧より高いしきい値電圧を有するように設けられている、請求項１に記載の半導体装置。
【請求項５】
平面レイアウトにおいて互いに隣接して配置された少なくとも２つのスタティックランダムアクセスメモリセルを有する半導体装置であって、
前記少なくとも２つのスタティックランダムアクセスメモリセルのそれぞれは、
第１ドライバゲートを有する第１ドライバトランジスタと、
第１ロードゲートを有し、かつ前記第１ドライバトランジスタに第１記憶ノードで電気的に接続された第１ロードトランジスタと、
第２ドライバゲートを有する第２ドライバトランジスタと、
第２ロードゲートを有し、かつ前記第２ドライバトランジスタに第２記憶ノードで電気的に接続された第２ロードトランジスタと、
データの入出力を行う第１ビット線および第２ビット線と、
第１アクセスゲートおよび１対の第１ソース／ドレインを有し、前記第１記憶ノードに前記１対の第１ソース／ドレインの一方が電気的に接続され、かつ前記第１ビット線に前記１対の第１ソース／ドレインの他方が電気的に接続された第１アクセストランジスタと、
第２アクセスゲートおよび１対の第２ソース／ドレインを有し、前記第２記憶ノードに前記１対の第２ソース／ドレインの一方が電気的に接続され、かつ前記第２ビット線に前記１対の第２ソース／ドレインの他方が電気的に接続された第２アクセストランジスタと、を備え、
前記平面レイアウトにおいて、前記第１および第２アクセスゲート、前記第１および第２ドライバゲートおよび前記第１および第２ロードゲートの各々が同一方向に延在しており、
前記平面レイアウトにおいて、前記１対の第１ソース／ドレインの一方から他方に向かう第１の方向と、前記１対の第２ソース／ドレインの一方から他方に向かう第２の方向とが同じであり、
前記少なくとも２つのスタティックランダムアクセスメモリセルのそれぞれの前記第１の方向同士が互いに同じ方向であり、かつ前記第２の方向同士が互いに同じ方向であり、
前記第１ドライバトランジスタは、１対の第３ソース／ドレインを有し、
前記第１記憶ノードに前記１対の第３ソース／ドレインの一方が電気的に接続され、かつ接地配線に前記１対の第３ソース／ドレインの他方が電気的に接続されており、
前記第２ドライバトランジスタは、１対の第４ソース／ドレインを有し、
前記第２記憶ノードに前記１対の第４ソース／ドレインの一方が電気的に接続され、かつ接地配線に前記１対の第４ソース／ドレインの他方が電気的に接続されており、かつ、
第３ドライバゲートおよび１対の第５ソース／ドレインを有し、前記第１記憶ノードに前記１対の第５ソース／ドレインの一方が電気的に接続され、かつ接地配線に前記１対の第５ソース／ドレインの他方が電気的に接続された第３ドライバトランジスタと、
第４ドライバゲートおよび１対の第６ソース／ドレインを有し、前記第２記憶ノードに前記１対の第６ソース／ドレインの一方が電気的に接続され、かつ接地配線に前記１対の第６ソース／ドレインの他方が電気的に接続された第４ドライバトランジスタと、をさらに備え、
前記平面レイアウトにおいて、前記第１および第２ドライバゲートと、前記第３および第４ドライバゲートとの各々が同一方向に延在しており、
前記平面レイアウトにおいて、前記１対の第３ソース／ドレインの一方から他方に向かう第３の方向と、前記１対の第５ソース／ドレインの一方から他方に向かう第５の方向とが反対であり、かつ前記１対の第４ソース／ドレインの一方から他方に向かう第４の方向と、前記１対の第６ソース／ドレインの一方から他方に向かう第６の方向とが反対であり、
前記平面レイアウトにおいて、前記１対の第５ソース／ドレインの一方から他方に向かう第５の方向と、前記１対の第６ソース／ドレインの一方から他方に向かう第６の方向とが同じであり、
前記少なくとも２つのスタティックランダムアクセスメモリセルのそれぞれの前記第５の方向同士が互いに同じ方向であり、かつ前記第６の方向同士が互いに同じ方向であり、
前記第１ドライバトランジスタは、前記第１ドライバゲートの直下の領域において、
前記第３ソース／ドレインの他方に隣接し、前記第３ソース／ドレインの第１導電型の不純物とは異なる第２導電型の不純物を有する第５ハロ領域と、
前記第３ソース／ドレインの一方に隣接し、前記第５ハロ領域の不純物濃度より高い不純物濃度の前記第２導電型の不純物を有する第６ハロ領域とを含み、
前記第２ドライバトランジスタは、前記第２ドライバゲートの直下の領域において、
前記第４ソース／ドレインの他方に隣接し、前記第４ソース／ドレインの第１導電型の不純物とは異なる第２導電型の不純物を有する第７ハロ領域と、
前記第４ソース／ドレインの一方に隣接し、前記第７ハロ領域の不純物濃度より高い不純物濃度の前記第２導電型の不純物を有する第８ハロ領域とを含み、
前記第３ドライバトランジスタは、前記第３ドライバゲートの直下の領域において、
前記第５ソース／ドレインの一方に隣接し、前記第５ソース／ドレインの第１導電型の不純物とは異なる第２導電型の不純物を有する第９ハロ領域と、
前記第５ソース／ドレインの他方に隣接し、前記第９ハロ領域の不純物濃度より高い不純物濃度の前記第２導電型の不純物を有する第１０ハロ領域とを含み、
前記第４ドライバトランジスタは、前記第４ドライバゲートの直下の領域において、
前記第６ソース／ドレインの一方に隣接し、前記第６ソース／ドレインの第１導電型の不純物とは異なる第２導電型の不純物を有する第１１ハロ領域と、
前記第６ソース／ドレインの他方に隣接し、前記第１１ハロ領域の不純物濃度より高い不純物濃度の前記第２導電型の不純物を有する第１２ハロ領域とを含んでいる、半導体装置。
【請求項６】
前記第１アクセストランジスタの前記第１アクセスゲートの幅は、前記第１ドライバトランジスタの前記第１ドライバゲートの幅および前記第３ドライバトランジスタの前記第３ドライバゲートの幅より大きくなるように設けられており、
前記第２アクセストランジスタの前記第２アクセスゲートの幅は、前記第２ドライバトランジスタの前記第２ドライバゲートの幅および前記第４ドライバトランジスタの前記第４ドライバゲートの幅より大きくなるように設けられている、請求項５に記載の半導体装置。
【請求項７】
前記第１および第２ドライバトランジスタは、前記第１および第２アクセストランジスタのしきい値電圧より高いしきい値電圧を有するように設けられている、請求項１に記載の半導体装置。
【請求項８】
平面レイアウトにおいて互いに隣接して配置された少なくとも２つのスタティックランダムアクセスメモリセルを有する半導体装置であって、
前記少なくとも２つのスタティックランダムアクセスメモリセルのそれぞれは、
第１ドライバゲートを有する第１ドライバトランジスタと、
第１ロードゲートを有し、かつ前記第１ドライバトランジスタに第１記憶ノードで電気的に接続された第１ロードトランジスタと、
第２ドライバゲートを有する第２ドライバトランジスタと、
第２ロードゲートを有し、かつ前記第２ドライバトランジスタに第２記憶ノードで電気的に接続された第２ロードトランジスタと、
データの入出力を行う第１ビット線および第２ビット線と、
第１アクセスゲートおよび１対の第１ソース／ドレインを有し、前記第１記憶ノードに前記１対の第１ソース／ドレインの一方が電気的に接続され、かつ前記第１ビット線に前記１対の第１ソース／ドレインの他方が電気的に接続された第１アクセストランジスタと、
第２アクセスゲートおよび１対の第２ソース／ドレインを有し、前記第２記憶ノードに前記１対の第２ソース／ドレインの一方が電気的に接続され、かつ前記第２ビット線に前記１対の第２ソース／ドレインの他方が電気的に接続された第２アクセストランジスタと、を備え、
前記平面レイアウトにおいて、前記第１および第２アクセスゲート、前記第１および第２ドライバゲートおよび前記第１および第２ロードゲートの各々が同一方向に延在しており、
前記平面レイアウトにおいて、前記１対の第１ソース／ドレインの一方から他方に向かう第１の方向と、前記１対の第２ソース／ドレインの一方から他方に向かう第２の方向とが同じであり、
前記少なくとも２つのスタティックランダムアクセスメモリセルのそれぞれの前記第１の方向同士が互いに同じ方向であり、かつ前記第２の方向同士が互いに同じ方向であり、
前記平面レイアウトにおいて、前記第１および前記第２ビット線が前記スタティックランダムアクセスメモリセルを横断して延在する方向に互いに隣接して配置された２つの前記スタティックランダムアクセスメモリセルの前記第１および第２アクセストランジスタの前記第１および第２ソース／ドレインを形成する活性領域は、連続して延びて、２つの前記スタティックランダムアクセスメモリセルを横断するように設けられている、請求項１に記載の半導体装置。
【請求項９】
前記少なくとも２つのスタティックランダムアクセスメモリセルのそれぞれは、
下層配線と、
前記下層配線の上に位置し、かつ平面視において前記下層配線と交差する方向に延びる上層配線とを含み、
前記下層配線と前記上層配線とが電気的に接続されている、請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、ＳＲＡＭを備えた半導体装置に関するものである。
【背景技術】
【０００２】
複数のロジック回路およびメモリセルなどが１つのチップに搭載されたＳｏＣ（Ｓｙｓｔｅｍ  ｏｎ  Ｃｈｉｐ）と称される半導体装置が用いられている。この半導体装置では、メモリセルとしてたとえばＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ；スタティックランダムアクセスメモリ）が用いられている。【０００３】
ＳｏＣへの大容量のＳＲＡＭの搭載が求められていることなどによってＳＲＡＭの微細化が図られている。この微細化によってＳＲＡＭの特性のばらつきは増大する。そして、このばらつきの増大によってＳＲＡＭの動作マージンは低下する。このばらつきの１つとして、ＳＲＡＭを構成するトランジスタのしきい値電圧のばらつきがある。このしきい値電圧のばらつきには、ローカルばらつきとグローバルばらつきとがある。ローカルばらつきはトランジスタの不純物のゆらぎによって発生する。グローバルばらつきは微細加工による加工寸法のばらつきであり、たとえばチップ全体でトランジスタのゲート長またはゲート幅が同じ方向に発生する。ローカルばらつきおよびグローバルばらつきを低減するためには、対称性がよく、屈曲の少ないレイアウト構造が効果的である。【０００４】
たとえば、非特許文献１にはゲートおよび拡散層の対称性がよく、屈曲の少ないレイアウト形状を有するＳＲＡＭメモリセルが提案されている。非特許文献１のＳＲＡＭメモリセルでは、対称性がよいためマスクずれに起因したローカルばらつきの低減が期待される。また屈曲が少ないため微細加工が容易である。そのためグローバルばらつきの低減が期待される。また、非特許文献２および３にはしきい値電圧を調整するためにハロ（Ｈａｌｏ）領域が形成されたＳＲＡＭメモリセルが提案されている。非特許文献２および３のＳＲＡＭメモリセルでは読み出しと書き込みの双方の動作マージンの向上が期待される。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】Shigeki  Ohbayashi  et  al.,  "A  65-nm  SoC  Embedded  6T-SRAM  Designed  for  Manufacturability  With  Read  and  Write  Operation  Stabilizing  Circuits",  IEEE  JOURNAL  OF  SOLID-STATE  CIRCUITS,  VOL.42,  No.4,  APRIL  2007,  pp.820-829
【非特許文献２】Koji  Nii  et  al.,  "A  0.5V  100MHz  PD-SOI  SRAM  with  Enhanced  Read  Stability  and  Write  Margin  by  Asymmetric  MOSFET  and  Forward  Body  Bias",  Solid-State  Circuits  Conference  Digest  of  Technical  Papers(ISSCC),  Feb.  2010,  pp.356-357
【非特許文献３】Jae-Joon  Kim  et  al.,  “Relaxing  Conflict  Between  Read  Stability  and  Writability  in  6T  SRAM  Cell  Using  Asymmetric  Transistors”IEEE  ELECTRON  DEVICE  LETTERS,  VOL.30,  NO.8,  AUGUST  2009,  pp.852-854
【発明の概要】
【発明が解決しようとする課題】
【０００６】
非特許文献１のＳＲＡＭメモリセルでは、２つのアクセストランジスタではそれぞれのソース／ドレインが互いに反対の向きに配置されているため、電流の向きが逆になる。そのため、セルレイアウト起因のミスマッチ特性が大きくなるため、セル特性のばらつきが大きくなるというおそれがある。【０００７】
また、非特許文献２のＳＲＡＭメモリセルでは、アクセストランジスタとドライバトランジスタとでゲートの向きが直交しているため、マスクずれに起因したローカルばらつきが大きくなるというおそれがある。またゲートの向きが異なるため微細加工が容易でない。そのためグローバルばらつきが大きくなるというおそれがある。【０００８】
また、非特許文献３のＳＲＡＭメモリセルでは、左右の非対称ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を別々に構成するため、不純物注入量がばらついてローカルばらつきが大きくなるという問題がある。また左右のアクセストランジスタ、ドライバトランジスタ、ロードトランジスタの電流の向きは逆になる。そのためセル特性のばらつきが大きくなるという問題がある。【０００９】
本発明は、上記の課題を鑑みてなされたものであり、その目的は、ＳＲＡＭのばらつきを低減させることによりセル特性を向上させた半導体装置を提供することである。
【課題を解決するための手段】
【００１０】
本発明の一実施例の半導体装置は、平面レイアウトにおいて互いに隣接して配置された少なくとも２つのスタティックランダムアクセスメモリセルを有する半導体装置であって、少なくとも２つのスタティックランダムアクセスメモリセルのそれぞれは、第１ドライバゲートを有する第１ドライバトランジスタと、第１ロードゲートを有し、かつ第１ドライバトランジスタに第１記憶ノードで電気的に接続された第１ロードトランジスタと、第２ドライバゲートを有する第２ドライバトランジスタと、第２ロードゲートを有し、かつ第２ドライバトランジスタに第２記憶ノードで電気的に接続された第２ロードトランジスタと、データの入出力を行う第１ビット線および第２ビット線と、第１アクセスゲートおよび１対の第１ソース／ドレインを有し、第１記憶ノードに１対の第１ソース／ドレインの一方が電気的に接続され、かつ第１ビット線に１対の第１ソース／ドレインの他方が電気的に接続された第１アクセストランジスタと、第２アクセスゲートおよび１対の第２ソース／ドレインを有し、第２記憶ノードに１対の第２ソース／ドレインの一方が電気的に接続され、かつ第２ビット線に１対の第２ソース／ドレインの他方が電気的に接続された第２アクセストランジスタと、を備えている。平面レイアウトにおいて、第１および第２アクセスゲート、第１および第２ドライバゲートおよび第１および第２ロードゲートの各々が同一方向に延在している。平面レイアウトにおいて、１対の第１ソース／ドレインの一方から他方に向かう第１の方向と、１対の第２ソース／ドレインの一方から他方に向かう第２の方向とが同じである。少なくとも２つのスタティックランダムアクセスメモリセルのそれぞれの第１の方向同士が互いに同じ方向であり、かつ第２の方向同士が互いに同じ方向である。第１アクセストランジスタ（ＮＡ１）は、第１ソース／ドレイン（ＳＤ１）の他方に隣接し、第１ソース／ドレイン（ＳＤ１）の第１導電型の不純物とは異なる第２導電型の不純物を有する第１ハロ領域（ＨＲ１）と、第１ソース／ドレイン（ＳＤ１）の一方に隣接し、第１ハロ領域（ＨＲ１）の不純物濃度より高い不純物濃度の第２導電型の不純物を有する第２ハロ領域（ＨＲ２）と、を含んでいる。第２アクセストランジスタ（ＮＡ２）は、第２ソース／ドレイン（ＳＤ２）の他方に隣接し、第２ソース／ドレイン（ＳＤ２）の第１導電型の不純物とは異なる第２導電型の不純物を有する第３ハロ領域（ＨＲ３）と、第２ソース／ドレイン（ＳＤ２）の一方に隣接し、第３ハロ領域（ＨＲ３）の不純物濃度より高い不純物濃度の第２導電型の不純物を有する第４ハロ領域（ＨＲ４）と、を含んでいる。
【発明の効果】
【００１１】
本発明の一実施例の半導体装置によれば、ＳＲＡＭのばらつきを低減させることによりセル特性を向上させることができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施の形態１におけるＳＲＡＭを備えた半導体装置の配置関係の一例を示す概略平面図である。
【図２】本発明の実施の形態１における図１に示す点線枠内のＳＲＡＭメモリセルの構成を示す概略平面図である。
【図３】本発明の実施の形態１におけるＳＲＡＭメモリセルの等価回路を示す図である。
【図４】本発明の実施の形態１におけるＳＲＡＭメモリセルの配置パターンを示す平面図である。
【図５】図４のＶ−Ｖ線に沿う概略断面図である。
【図６】図４のＶＩ−ＶＩ線に沿う概略断面図である。
【図７】図４のＶ−Ｖ線に沿うアクセストランジスタを示す部分拡大断面図である。
【図８】本発明の実施の形態１におけるＳＲＡＭメモリセルの多層線構造の全層を示す概略平面図である。
【図９】本発明の実施の形態１におけるＳＲＡＭメモリセルの下層を示す概略平面図である。
【図１０】本発明の実施の形態１におけるＳＲＡＭメモリセルの上層を示す概略平面図である。
【図１１】本発明の実施の形態１におけるＳＲＡＭセルの平面レイアウトにあわせた等価回路を示す図である。
【図１２】本発明の実施の形態１における図８に示すＳＲＡＭセルに隣接するＳＲＡＭメモリセルの多層線構造の全層を示す概略平面図である。
【図１３】本発明の実施の形態１における半導体装置の製造方法の第１工程を示す概略断面図であって、図４のＶ−Ｖ線に沿う概略断面図（Ａ）と、図４のＶＩ−ＶＩ線に沿う概略断面図（Ｂ）である。
【図１４】本発明の実施の形態１における半導体装置の製造方法の第１工程を示す概略平面図である。
【図１５】本発明の実施の形態１における半導体装置の製造方法の第２工程を示す概略平面図である。
【図１６】本発明の実施の形態１における半導体装置の製造方法の第３工程を示す概略断面図であって、図４のＶ−Ｖ線に沿う概略断面図（Ａ）と、図４のＶＩ−ＶＩ線に沿う概略断面図（Ｂ）である。
【図１７】本発明の実施の形態１における半導体装置の製造方法の第４工程を示す概略平面図である。
【図１８】本発明の実施の形態１における半導体装置の製造方法の第５工程を示す概略断面図であって、図４のＶ−Ｖ線に沿う概略断面図（Ａ）と、図４のＶＩ−ＶＩ線に沿う概略断面図（Ｂ）である。
【図１９】本発明の実施の形態１における半導体装置の製造方法の第６工程を示す概略平面図である。
【図２０】本発明の実施の形態１における半導体装置の製造方法の第７工程を示す概略断面図であって、図４のＶ−Ｖ線に沿う概略断面図（Ａ）と、図４のＶＩ−ＶＩ線に沿う概略断面図（Ｂ）である。
【図２１】本発明の実施の形態１における半導体装置の製造方法の第８工程を示す概略平面図である。
【図２２】本発明の実施の形態１における半導体装置の製造方法の第９工程を示す概略断面図であって、図４のＶ−Ｖ線に沿う概略断面図（Ａ）と、図４のＶＩ−ＶＩ線に沿う概略断面図（Ｂ）である。
【図２３】本発明の実施の形態１における半導体装置の製造方法の第１０工程を示す概略断面図であって、図４のＶ−Ｖ線に沿う概略断面図（Ａ）と、図４のＶＩ−ＶＩ線に沿う概略断面図（Ｂ）である。
【図２４】本発明の実施の形態１における半導体装置の製造方法の第１１工程を示す概略断面図であって、図４のＶ−Ｖ線に沿う概略断面図（Ａ）と、図４のＶＩ−ＶＩ線に沿う概略断面図（Ｂ）である。
【図２５】本発明の実施の形態１における半導体装置の製造方法の第１２工程を示す概略断面図であって、図４のＶ−Ｖ線に沿う概略断面図（Ａ）と、図４のＶＩ−ＶＩ線に沿う概略断面図（Ｂ）である。
【図２６】本発明の実施の形態１における半導体装置のＳＲＡＭセルアレイのＳＲＡＭメモリセルの配置を示す平面図である。
【図２７】本発明の実施の形態１における半導体装置のＳＲＡＭメモリセルの配置パターンおよび電流の向きを模式的に示す平面図である。
【図２８】本発明の実施の形態１における半導体装置のＳＲＡＭメモリセルの下層を示す概略平面図であって、ゲートがラウンド状に形成された場合を示す図である。
【図２９】本発明の実施の形態１における変形例のＳＲＡＭメモリセルの下層を示す概略平面図である。
【図３０】図２９のＸＸＸ−ＸＸＸ線に沿う概略断面図である。
【図３１】図２９のＸＸＸＩ−ＸＸＸＩ線に沿う概略断面図である。
【図３２】比較例における半導体装置のＳＲＡＭメモリセルの配置パターンを示す概略平面図である。
【図３３】比較例におけるＳＲＡＭメモリセルの等価回路を示す図である。
【図３４】比較例における半導体装置のＳＲＡＭメモリセルの配置パターンおよび電流の向きを模式的に示す平面図である。
【図３５】本発明の実施の形態２における半導体装置のＳＲＡＭメモリセルの下層を示す概略平面図である。
【図３６】本発明の実施の形態３における半導体装置のＳＲＡＭメモリセルの多層線構造の全層を示す概略平面図である。
【図３７】本発明の実施の形態４における半導体装置のＳＲＡＭメモリセルの下層を示す概略平面図である。
【図３８】図３７のＸＸＸＶＩＩＩ−ＸＸＸＶＩＩＩ線に沿う概略断面図である。
【図３９】図３７のＸＸＸＩＸ−ＸＸＸＩＸ線に沿う概略断面図である。
【図４０】図３７のＸＸＸＶＩＩＩ−ＸＸＸＶＩＩＩ線に沿うアクセストランジスタを示す部分拡大断面図である。
【図４１】図４０のアクセストランジスタのハロ領域の不純物濃度プロファイルを示すグラフである。
【図４２】本発明の実施の形態４における半導体装置の製造方法の第１工程を示す概略断面図であって、図３７のＸＸＸＶＩＩＩ−ＸＸＸＶＩＩＩ線に沿う概略断面図（Ａ）と、図３７のＸＸＸＩＸ−ＸＸＸＩＸ線に沿う概略断面図（Ｂ）である。
【図４３】本発明の実施の形態４における半導体装置の製造方法の第２工程を示す概略平面図である。
【図４４】本発明の実施の形態４における半導体装置の製造方法の第３工程の前の工程を示す概略断面図であって、図３７のＸＸＸＶＩＩＩ−ＸＸＸＶＩＩＩ線に沿う概略断面図（Ａ）と、図３７のＸＸＸＩＸ−ＸＸＸＩＸ線に沿う概略断面図（Ｂ）である。
【図４５】本発明の実施の形態４における半導体装置の製造方法の第３工程の後の工程を示す概略断面図であって、図３７のＸＸＸＶＩＩＩ−ＸＸＸＶＩＩＩ線に沿う概略断面図（Ａ）と、図３７のＸＸＸＩＸ−ＸＸＸＩＸ線に沿う概略断面図（Ｂ）である。
【図４６】本発明の実施の形態４における半導体装置の製造方法の第４工程を示す概略断面図であって、図３７のＸＸＸＶＩＩＩ−ＸＸＸＶＩＩＩ線に沿う概略断面図（Ａ）と、図３７のＸＸＸＩＸ−ＸＸＸＩＸ線に沿う概略断面図（Ｂ）である。
【図４７】本発明の実施の形態４における半導体装置の製造方法の第５工程を示す概略平面図である。
【図４８】本発明の実施の形態４における半導体装置の製造方法の第６工程の前の工程を示す概略断面図であって、図３７のＸＸＸＶＩＩＩ−ＸＸＸＶＩＩＩ線に沿う概略断面図（Ａ）と、図３７のＸＸＸＩＸ−ＸＸＸＩＸ線に沿う概略断面図（Ｂ）である。
【図４９】本発明の実施の形態４における半導体装置の製造方法の第７工程を示す概略平面図である。
【図５０】本発明の実施の形態４における半導体装置の製造方法の第７工程の前の工程を示す概略断面図であって、図３７のＸＸＸＶＩＩＩ−ＸＸＸＶＩＩＩ線に沿う概略断面図（Ａ）と、図３７のＸＸＸＩＸ−ＸＸＸＩＸ線に沿う概略断面図（Ｂ）である。
【図５１】本発明の実施の形態４における半導体装置の製造方法の第８工程を示す概略平面図である。
【図５２】本発明の実施の形態４における半導体装置の製造方法の第９工程の前の工程を示す概略断面図であって、図３７のＸＸＸＶＩＩＩ−ＸＸＸＶＩＩＩ線に沿う概略断面図（Ａ）と、図３７のＸＸＸＩＸ−ＸＸＸＩＸ線に沿う概略断面図（Ｂ）である。
【図５３】本発明の実施の形態４における半導体装置の製造方法の第１０工程の前の工程を示す概略断面図であって、図３７のＸＸＸＶＩＩＩ−ＸＸＸＶＩＩＩ線に沿う概略断面図（Ａ）と、図３７のＸＸＸＩＸ−ＸＸＸＩＸ線に沿う概略断面図（Ｂ）である。
【図５４】本発明の実施の形態４における半導体装置の製造方法の第１１工程の前の工程を示す概略断面図であって、図３７のＸＸＸＶＩＩＩ−ＸＸＸＶＩＩＩ線に沿う概略断面図（Ａ）と、図３７のＸＸＸＩＸ−ＸＸＸＩＸ線に沿う概略断面図（Ｂ）である。
【図５５】本発明の実施の形態４における半導体装置の製造方法の第１２工程の前の工程を示す概略断面図であって、図３７のＸＸＸＶＩＩＩ−ＸＸＸＶＩＩＩ線に沿う概略断面図（Ａ）と、図３７のＸＸＸＩＸ−ＸＸＸＩＸ線に沿う概略断面図（Ｂ）である。
【図５６】本発明の実施の形態４におけるアクセストランジスタに流れる電流を示す概略図である。
【図５７】本発明の実施の形態４におけるアクセストランジスタにおけるゲート電圧に対する電流特性を示すグラフである。
【図５８】本発明の実施の形態５におけるＳＲＡＭメモリセルの下層を示す概略平面図である。
【図５９】本発明の実施の形態５における半導体装置の製造方法の一工程を示す概略平面図である。
【図６０】本発明の実施の形態６におけるＳＲＡＭメモリセルの多層線構造の全層を示す概略平面図である。
【図６１】本発明の実施の形態６におけるＳＲＡＭメモリセルの下層を示す概略平面図である。
【図６２】図６１のＬＸＩＩ−ＬＸＩＩ線に沿う概略断面図である。
【図６３】本発明の実施の形態６におけるＳＲＡＭメモリセルの上層を示す概略平面図である。
【図６４】本発明の実施の形態６におけるＳＲＡＭセルの平面レイアウトにあわせた等価回路を示す図である。
【図６５】本発明の実施の形態６における変形例のＳＲＡＭメモリセルの下層を示す概略平面図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施の形態について図に基づいて説明する。
（実施の形態１）
最初に本発明の実施の形態１の半導体装置の構成について説明する。まず、ＳＲＡＭを組み込んだＳｏＣと称される半導体装置の一例について説明する。
【００１４】
図１を参照して、半導体装置ＳＣＤは、ＳＲＡＭ部ＳＲと、ロジック回路ＬＣと、ＩＯ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）領域ＩＯとを主に有している。半導体装置ＳＣＤでは、マイクロコントロールユニット、アナログデジタル変換器、デジタルアナログ変換器、バスコントローラなど、それぞれ特定の機能を実現する複数のロジック回路ＬＣ、そのロジック回路ＬＣのいくつかに接続されてデータを一時記憶するＳＲＡＭ部ＳＲが１つのチップに搭載されている。ロジック回路ＬＣおよびＳＲＡＭ部ＳＲを取り囲むように、ＩＯ領域ＩＯが形成されている。
【００１５】
図２を参照して、ＳＲＡＭ部ＳＲは、行列状に配置された複数のメモリセルを有したＳＲＡＭセルアレイＭＡ、ＸデコーダＸＤ、ＹデコーダＹＤ、センスアンプＳＡ、ライトドライバＷＤおよび主制御回路ＭＣを主に有している。
【００１６】
次に、ＳＲＡＭメモリセルの等価回路について説明する。図３を参照して、ＳＲＡＭメモリセルは、２つのインバータをクロスカップリングさせたフリップフロップと、第１アクセストランジスタＮＡ１および第２アクセストランジスタＮＡ２とにより構成されている。フリップフロップには、クロスカップリングさせた第１記憶ノードＳＮ１と第２記憶ノードＳＮ２とが設けられている。
【００１７】
第１アクセストランジスタＮＡ１と第２アクセストランジスタＮＡ２とは、第１記憶ノードＳＮ１および第２記憶ノードＳＮ２と第１ビット線ＢＬおよび第２ビット線／ＢＬとの間に接続されている。第１ビット線ＢＬが正相の場合には第２ビット線／ＢＬが逆相となる。第１アクセストランジスタＮＡ１および第２アクセストランジスタＮＡ２のゲートは、ワード線ＷＬに接続されている。
【００１８】
フリップフロップでは、第１記憶ノードＳＮ１と接地配線（接地電位）ＶＳＳとの間に第１ドライバトランジスタＮＤ１および第３ドライバトランジスタＮＤ３が並列に接続されている。第２記憶ノードＳＮ２と接地配線ＶＳＳとの間に第２ドライバトランジスタＮＤ２および第４ドライバトランジスタＮＤ４が並列に接続されている。
【００１９】
また、第１記憶ノードＳＮ１と電源配線ＶＤＤとの間に第１ロードトランジスタＰＬ１が接続されている。第１ロードトランジスタＰＬ１は第１ドライバトランジスタＮＤ１および第３ドライバトランジスタＮＤ３の各々に直列に接続されている。第２記憶ノードＳＮ２と電源配線ＶＤＤとの間に第２ロードトランジスタＰＬ２が接続されている。第２ロードトランジスタＰＬ２は第２ドライバトランジスタＮＤ２および第４ドライバトランジスタＮＤ４の各々に直列に接続されている。第３ドライバトランジスタＮＤ３および第４ドライバトランジスタＮＤ４を備えることによりドライバトランジスタの電流を増大することができる。
【００２０】
第１ドライバトランジスタＮＤ１および第３ドライバトランジスタの各ゲート、第１ロードトランジスタＰＬ１のゲート、第２記憶ノードＳＮ２が互いに電気的に接続されている。また、第２ドライバトランジスタＮＤ２および第４ドライバトランジスタＮＤ４の各ゲート、第２ロードトランジスタＰＬ２のゲート、第１記憶ノードＳＮ１が互いに電気的に接続されている。ロードトランジスタＰＬ１，ＰＬ２はＰチャネル型絶縁ゲート電界効果トランジスタで構成され、アクセストランジスタＮＡ１，ＮＡ２及びドライブトランジスタＮＤ１乃至ＮＤ４はＮチャネル型絶縁ゲート電界効果トランジスタで構成される。
【００２１】
なお、上記ではＳＲＡＭメモリセルがドライバトランジスタを４つ備えている場合について説明したが、ドライバトランジスタは２つ備えていればよい。つまり第１ドライバトランジスタＮＤ１および第２ドライバトランジスタＮＤ３に加えて、第３ドライバトランジスタＮＤ４および第４ドライバトランジスタＮＤ４を備えている場合について説明したが、第３ドライバトランジスタＮＤ３および第４ドライバトランジスタＮＤ４は備えていなくてもよい。
【００２２】
次に、ＳＲＡＭメモリセルの構造について説明する。図４は、ＳＲＡＭセルアレイのＳＲＡＭメモリセルを構成するトランジスタおよびそのトランジスタに接続するコンタクトなどの平面レイアウトを示す概略平面図である。図４では、コンタクトに電気的に接続される第１金属配線と、第１金属配線にヴィアホールで電気的に接続される第２金属配線と、第２金属配線にヴィアホールで電気的に接続される第３金属配線も示されている。
【００２３】
図４を参照して、点線で囲まれる領域のそれぞれが一つのＳＲＡＭメモリセルを構成する。一つのＳＲＡＭメモリセルには、隣接する他のＳＲＡＭメモリセルの活性領域、コンタクトおよび金属配線の一部が入り込むように配置されている。代表的にＳＲＡＭメモリセルＭＣ１を中心に説明する。ＳＲＡＭメモリセルＭＣ１は、上述したように第１および第２アクセストランジスタＮＡ１，ＮＡ２と、第１〜第４ドライバトランジスタＮＤ１〜ＮＤ４と、第１および第２ロードトランジスタＰＬ１，ＰＬ２とを有している。
【００２４】
平面レイアウトにおいて、第１ビット線ＢＬおよび第２ビット線／ＢＬがＳＲＡＭメモリセルＭＣ１を横断して延在する方向において、ＳＲＡＭメモリセルＭＣ１と隣接してＳＲＡＭメモリセルＭＣ２は配置されている。ＳＲＡＭメモリセルＭＣ１とＳＲＡＭメモリセルＭＣ２とにおいて、第１〜第４ドライバトランジスタＮＤ１〜ＮＤ４、第１および第２ロードトランジスタＰＬ１，ＰＬ２のそれぞれは、平面レイアウトにおいてＳＲＡＭメモリセルＭＣ１とＳＲＡＭメモリセルＭＣ２との間の仮想の境界線ＶＬに対して線対称（鏡面対称）に配置されている。
【００２５】
半導体基板ＳＳの主表面では、素子分離領域ＩＲを形成することによって、互いに電気的に分離された素子形成領域ＦＲＮ，ＦＲＰが規定されている。素子形成領域ＦＲＮはＮＭＩＳ（Ｎ  ｃｈａｎｎｅｌ  ｔｙｐｅ  Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）領域ＲＮに形成されている。素子形成領域ＦＲＮには、ｎチャネル型のＭＩＳトランジスタとして、第１および第２アクセストランジスタＮＡ１，ＮＡ２と、第１〜第４ドライバトランジスタＮＤ１〜ＮＤ４とが形成されている。
【００２６】
素子形成領域ＦＲＰはＰＭＩＳ（Ｐ  ｃｈａｎｎｅｌ  ｔｙｐｅ  Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）領域ＲＰに形成されている。素子形成領域ＦＲＰには、ｐチャネル型のＭＩＳトランジスタとして第１および第２ロードトランジスタＰＬ１，ＰＬ２が形成されている。
【００２７】
第１アクセストランジスタＮＡ１は、第１アクセスゲートＡＧ１および１対の第１ソース／ドレインＳＤ１を有している。第１記憶ノードＳＮ１に１対の第１ソース／ドレインＳＤ１の一方が電気的に接続され、第１ビット線ＢＬに１対の第１ソース／ドレインＳＤ１の他方が電気的に接続されている。第２アクセストランジスタＮＡ２は、第２アクセスゲートＡＧ２および１対の第２ソース／ドレインＳＤ２を有している。第２記憶ノードＳＮ２に１対の第２ソース／ドレインＳＤ２の一方が電気的に接続され、第２ビット線／ＢＬに１対の第２ソース／ドレインＳＤ２の他方が電気的に接続されている。
【００２８】
第１ドライバトランジスタＮＤ１は、第１ドライバゲートＤＧ１および１対の第３ソース／ドレインＳＤ３を有している。第１記憶ノードＳＮ１に１対の第３ソース／ドレインＳＤ３の一方が電気的に接続され、接地配線ＶＳＳに１対の第３ソース／ドレインＳＤ３の他方が電気的に接続されている。第２ドライバトランジスタＮＤ２は、第２ドライバゲートＤＧ２および１対の第４ソース／ドレインＳＤ４を有している。第２記憶ノードＳＮ２に１対の第４ソース／ドレインＳＤ４の一方が電気的に接続され、接地配線ＶＳＳに１対の第４ソース／ドレインＳＤ４の他方が電気的に接続されている。
【００２９】
第３ドライバトランジスタＮＤ３は、第３ドライバゲートＤＧ３および１対の第５ソース／ドレインＳＤ５を有している。第１記憶ノードＳＮ１に１対の第５ソース／ドレインＳＤ５の一方が電気的に接続され、接地配線ＶＳＳに１対の第５ソース／ドレインＳＤ５の他方が電気的に接続されている。第４ドライバトランジスタＮＤ４は、第４ドライバゲートＤＧ４および１対の第６ソース／ドレインＳＤ６を有している。第２記憶ノードＳＮ２に１対の第６ソース／ドレインＳＤ６の一方が電気的に接続され、接地配線ＶＳＳに１対の第６ソース／ドレインＳＤ６の他方が電気的に接続されている。
【００３０】
第１ロードトランジスタＰＬ１は、第１ロードゲートＬＧ１および１対のソース／ドレインを有している。第１ロードトランジスタＰＬ１は、第１ドライバトランジスタＮＤ１に第１記憶ノードＳＮ１で電気的に接続されている。第２ロードトランジスタＰＬ２は、第１ロードゲートＬＧ２および１対のソース／ドレインを有している。第２ロードトランジスタＰＬ２は、第２ドライバトランジスタＮＤ２に第２記憶ノードＳＮ２で電気的に接続されている。
【００３１】
第１アクセストランジスタＮＡ１の第１アクセスゲートＡＧ１と、第２アクセストランジスタＮＡ２の第２アクセスゲートＡＧ２と、第１ドライバトランジスタＮＤ１の第１ドライバゲートＤＧ１と、第２ドライバトランジスタＮＤ２の第２ドライバゲートＤＧ２と、第３ドライバトランジスタＮＤ３の第３ドライバゲートＤＧ３と、第４ドライバトランジスタＮＤ４の第４ドライバゲートＤＧ４は、素子形成領域ＦＲＮを横切るように形成されている。第１ロードトランジスタＰＬ１の第１ロードゲートＬＧ１と、第２ロードトランジスタＰＬ２の第２ロードゲートＬＧ２は、素子形成領域ＦＲＰを横切るように形成されている。
【００３２】
平面レイアウトにおいて、第１アクセスゲートＡＧ１および第２アクセスゲートＡＧ２の各々は同一方向に延在するように形成されている。また第１ドライバゲートＤＧ１、第２ドライバゲートＤＧ２、第３ドライバゲートＤＧ３および第４ドライバゲートＤＧ４、第１ロードゲートＬＧ１および第２ロードゲートＬＧ２の各々は同一方向に延在するように形成されている。
【００３３】
平面レイアウトにおいて、１対の第１ソース／ドレインＳＤ１の一方から他方に向かう第１の方向Ｄ１と、１対の第２ソース／ドレインＳＤ２の一方から他方に向かう第２の方向Ｄ２とが同じである。またＳＲＡＭメモリセルＭＣ１およびＳＲＡＭメモリセルＭＣ２のそれぞれの第１の方向Ｄ１同士が互いに同じ方向であり、第２の方向Ｄ２同士が互いに同じ方向である。
【００３４】
平面レイアウトにおいて、１対の第３ソース／ドレインＳＤ３の一方から他方に向かう第３の方向Ｄ３と、１対の第５ソース／ドレインＳＤ５の一方から他方に向かう第５の方向Ｄ５とが反対である。また、１対の第４ソース／ドレインＳＤ４の一方から他方に向かう第４の方向Ｄ４と、１対の第６ソース／ドレインＳＤ６の一方から他方に向かう第６の方向Ｄ６とが反対である。
【００３５】
平面レイアウトにおいて、１対の第５ソース／ドレインＳＤ５の一方から他方に向かう第５の方向Ｄ５と、１対の第６ソース／ドレインＳＤ６の一方から他方に向かう第６の方向Ｄ６とが同じである。またＳＲＡＭメモリセルＭＣ１およびＳＲＡＭメモリセルＭＣ２のそれぞれの、第５の方向Ｄ５同士が互いに同じ方向であり、かつ第６の方向Ｄ６同士が互いに同じ方向である。なお「１対のソース／ドレイン」とは、単に、電界効果トランジスタの１対の導通端子を形成する不純物領域（Ｎチャネル型トランジスタであればＮ型不純物領域、Ｐチャネル型トランジスタであればＰ型の不純物領域）と同じ意味であり、１対の不純物領域の各々がソース端子及びドレイン端子のいずれにもなることを必ずしも意味しない。
【００３６】
図５は、図４においてＳＲＡＭメモリセルＭＣ１の第１アクセストランジスタＮＡ１と、ＳＲＡＭメモリセルＭＣ１に隣接するＳＲＡＭメモリセルＭＣ２のコンタクトＣ２１とを通るように第１アクセスゲートＡＧ１の延在方向に直交する断面線Ｖ−Ｖに沿う概略断面図である。
【００３７】
第１アクセスゲートＡＧ１に対して、ダミーゲートＤＵが位置する側とは反対側に位置する素子形成領域ＦＲＮの部分には、エクステンション領域ＥＲ、第１ソース／ドレインＳＤ１および金属シリサイド膜ＳＣＬが形成されている。
【００３８】
第１アクセスゲートＡＧ１とダミーゲートＤＵとの間に位置する素子形成領域ＦＲＮの部分には、第１ソース／ドレインＳＤ１、金属シリサイド膜ＳＣＬおよび素子分離領域ＩＲが形成されている。ダミーゲートＤＵに対して、第１アクセスゲートＡＧ１が位置する側とは反対側に位置する素子形成領域ＦＲＮの部分には、ＳＲＡＭメモリセルＭＣ２の第１ソース／ドレインＳＤ１および金属シリサイド膜ＳＣＬが形成されている。
【００３９】
第１アクセスゲートＡＧ１およびダミーゲートＤＵを覆うように、シリコン窒化膜などのストレスライナー膜ＳＬが形成されている。そのストレスライナー膜ＳＬを覆うように、シリコン酸化膜（たとえばＴＥＯＳ（Ｔｅｔｒａ  Ｅｔｈｙｌ  Ｏｒｔｈｏ  Ｓｉｌｉｃａｔｅ）膜）などの層間絶縁膜ＩＬ１が形成されている。
【００４０】
層間絶縁膜ＩＬ１およびストレスライナー膜ＳＬを貫通して金属シリサイド膜ＳＣＬに電気的に接続されるプラグＰＧ１が形成されている。プラグＰＧ１は、ＴｉＮ膜などのバリア金属膜ＢＡ１とタングステン膜ＴＬ１とを含んでいる。金属シリサイド膜ＳＣＬにそれぞれ接続するプラグＰＧ１は、図４に示すコンタクトＣ１，Ｃ２，Ｃ２１をそれぞれ構成する。
【００４１】
プラグＰＧ１を覆うように、層間絶縁膜ＩＬ１上にシリコン窒化膜などのエッチングストッパ膜ＥＳ１が形成されている。そのエッチングストッパ膜ＥＳ１上にシリコン酸化膜などの層間絶縁膜ＩＬ２が形成されている。層間絶縁膜ＩＬ２およびエッチングストッパ膜ＥＳ１を貫通してプラグＰＧ１に電気的に接続される銅配線ＣＷ１が形成されている。銅配線ＣＷ１はＴａＮ膜などのバリア金属膜ＢＡ２と銅膜ＣＬ１とを含んでいる。プラグＰＧ１にそれぞれ接続する銅配線ＣＷ１は、図４に示す第１金属配線Ｍ１，Ｍ２，Ｍ１４をそれぞれ構成する。
【００４２】
銅配線ＣＷ１を覆うように、層間絶縁膜ＩＬ２上にシリコン酸化膜などの層間絶縁膜ＩＬ３が形成されている。層間絶縁膜ＩＬ３を貫通して銅配線ＣＷ１に電気的に接続されるプラグＰＧ２が形成されている。プラグＰＧ２は、ＴｉＮ膜などのバリア金属膜ＢＡ３とタングステン膜ＴＬ２とを含んでいる。銅配線ＣＷ１にそれぞれ接続するプラグＰＧ２は、図４に示すヴィアホールＶ１，Ｖ１１をそれぞれ構成する。
【００４３】
プラグＰＧ２を覆うように、層間絶縁膜ＩＬ３上にプラグＰＧ２に電気的に接続される銅配線ＣＷ２が形成されている。銅配線ＣＷ２は、ＴａＮ膜などのバリア金属膜ＢＡ４と銅膜ＣＬ２とを含んでいる。プラグＰＧ２にそれぞれ接続する銅配線ＣＷ２は、図４に示す第２金属配線Ｍ２１を構成する。
【００４４】
銅配線ＣＷ２を覆うように、シリコン酸化膜などの層間絶縁膜ＩＬ４が形成されている。層間絶縁膜ＩＬ４上にシリコン窒化膜などのエッチングストッパ膜ＥＳ２が形成されている。そのエッチングストッパ膜ＥＳ２上にシリコン酸化膜などの層間絶縁膜ＩＬ５が形成されている。層間絶縁膜ＩＬ５およびエッチングストッパ膜ＥＳ２を貫通して銅配線ＣＷ３が形成されている。銅配線ＣＷ３はＴａＮ膜などのバリア金属膜ＢＡ５と銅膜ＣＬ３とを含んでいる。銅配線ＣＷ３は、図４に示す第３金属配線Ｍ３１を構成する。
【００４５】
図６は、図４においてＳＲＡＭメモリセルＭＣ１の第１ドライバトランジスタＮＤ１と第３ドライバトランジスタＮＤ３とを通るように第１ドライバゲートＤＧ１の延在方向に直交する断面線ＶＩ−ＶＩに沿う概略断面図である。
【００４６】
第１ドライバゲートＤＧ１に対して、第３ドライバゲートＤＧ３が位置する側とは反対側に位置する素子形成領域ＦＲＮの部分には、エクステンション領域ＥＲ、第３ソース／ドレインＳＤ３および金属シリサイド膜ＳＣＬが形成されている。
【００４７】
第１ドライバゲートＤＧ１と第３ドライバゲートＤＧ３との間に位置する素子形成領域ＦＲＮの部分には、エクステンション領域ＥＲ、第３ソース／ドレインＳＤ３、第５ソース／ドレインＳＤ５および金属シリサイド膜ＳＣＬが形成されている。
【００４８】
第３ドライバゲートＤＧ３に対して、第１ドライバゲートＤＧ１が位置する側とは反対側に位置する素子形成領域ＦＲＮの部分には、エクステンション領域ＥＲ、第５ソース／ドレインＳＤ５および金属シリサイド膜ＳＣＬが形成されている。
【００４９】
第１ドライバゲートＤＧ１および第３ドライバゲートＤＧ３を覆うように、シリコン窒化膜などのストレスライナー膜ＳＬが形成されている。そのストレスライナー膜ＳＬを覆うように、シリコン酸化膜（たとえばＴＥＯＳ膜）などの層間絶縁膜ＩＬ１が形成されている。層間絶縁膜ＩＬ１およびストレスライナー膜ＳＬを貫通して金属シリサイド膜ＳＣＬに電気的に接続されるプラグＰＧ１が形成されている。プラグＰＧ１は、ＴｉＮ膜などのバリア金属膜ＢＡ１とタングステン膜ＴＬ１とを含んでいる。金属シリサイド膜ＳＣＬにそれぞれ接続するプラグＰＧ１は、図４に示すコンタクトＣ５，Ｃ６，Ｃ７をそれぞれ構成する。
【００５０】
プラグＰＧ１を覆うように、層間絶縁膜ＩＬ１上にシリコン窒化膜などのエッチングストッパ膜ＥＳ１が形成されている。そのエッチングストッパ膜ＥＳ１上にシリコン酸化膜などの層間絶縁膜ＩＬ２が形成されている。層間絶縁膜ＩＬ２およびエッチングストッパ膜ＥＳ１を貫通してプラグＰＧ１に電気的に接続される銅配線ＣＷ１が形成されている。銅配線ＣＷ１はＴａＮ膜などのバリア金属膜ＢＡ２と銅膜ＣＬ１とを含んでいる。プラグＰＧ１にそれぞれ接続する銅配線ＣＷ１は、図４に示す第１金属配線Ｍ１，Ｍ４，Ｍ５をそれぞれ構成する。
【００５１】
銅配線ＣＷ１を覆うように、層間絶縁膜ＩＬ２上にシリコン酸化膜などの層間絶縁膜ＩＬ３が形成されている。層間絶縁膜ＩＬ３を貫通して銅配線ＣＷ１に電気的に接続されるプラグＰＧ２が形成されている。プラグＰＧ２は、ＴｉＮ膜などのバリア金属膜ＢＡ３とタングステン膜ＴＬ２とを含んでいる。銅配線ＣＷ１にそれぞれ接続するプラグＰＧ２は、図４に示すヴィアホールＶ３，Ｖ４をそれぞれ構成する。
【００５２】
プラグＰＧ２を覆うように、層間絶縁膜ＩＬ３上にプラグＰＧ２に電気的に接続される銅配線ＣＷ２が形成されている。銅配線ＣＷ２は、ＴａＮ膜などのバリア金属膜ＢＡ４と銅膜ＣＬ２とを含んでいる。プラグＰＧ２にそれぞれ接続する銅配線ＣＷ２は、図４に示す第２金属配線Ｍ２２を構成する。
【００５３】
銅配線ＣＷ２を覆うように、シリコン酸化膜などの層間絶縁膜ＩＬ４が形成されている。層間絶縁膜ＩＬ４上にシリコン窒化膜などのエッチングストッパ膜ＥＳ２が形成されている。そのエッチングストッパ膜ＥＳ２上にシリコン酸化膜などの層間絶縁膜ＩＬ５が形成されている。層間絶縁膜ＩＬ５およびエッチングストッパ膜ＥＳ２を貫通して銅配線ＣＷ３が形成されている。銅配線ＣＷ３はＴａＮ膜などのバリア金属膜ＢＡ５と銅膜ＣＬ３とを含んでいる。銅配線ＣＷ３は、図４に示す第３金属配線Ｍ３１を構成する。
【００５４】
次に、アクセストランジスタの構造について詳しく説明する。なお、図７は、図４に示すＶ−Ｖ線に対応する断面線に沿った断面構造を示す。またアクセストランジスタの構造として第１アクセストランジスタＮＡ１を例に説明するが、第２アクセストランジスタＮＡ２も同様の構造を有している。
【００５５】
図７を参照して、素子形成領域ＦＲＮ（図４参照）を横切るように形成された第１アクセストランジスタＮＡ１の第１アクセスゲートＡＧ１は、ＳｉＯＮなどの界面層（Ｉｎｔｅｒ  Ｌａｙｅｒ）ＳＦ上に、それぞれＬａを含有したＨｆＯ2、ＨｆＳｉＯＮなど所定の誘電率を有するＨｉｇｈ−ｋ膜ＨＫ、ＴｉＮなど所定の仕事関数を有する金属膜ＭＬおよびポリシリコン（多結晶シリコン）膜ＰＳを積層させる態様で形成され、ポリシリコン膜ＰＳの表面にはさらにニッケルシリサイドなどの金属シリサイド膜ＳＣＬが形成されている。第１アクセスゲートＡＧ１の両側面上には、たとえばシリコン窒化膜などのオフセットスペーサＯＳが形成されている。そのオフセットスペーサＯＳの上には、シリコン酸化膜ＳＯとシリコン窒化膜ＳＮＩからなるサイドウォールスペーサＳＷが形成されている。
【００５６】
第１アクセスゲートＡＧ１が延在する方向と直交する方向（ゲート長方向）の素子形成領域の部分には、エクステンション領域ＥＲ、ソース／ドレインＳＤ１および金属シリサイド膜ＳＣＬが形成されている。
【００５７】
次に、各トランジスタを電気的に接続する多層配線構造について説明する。図８は、ＳＲＡＭメモリセルの各トランジスタと第３金属配線との接続関係を示す概略平面図である。図９は、各トランジスタと第１金属配線との接続構造を示す概略平面図である。図１０は、第２の金属配線と第３の金属配線との接続構造を示す平面図である。図１１は、図８の平面レイアウトにあわせて示したＳＲＡＭメモリセルの等価回路を示す図である。
【００５８】
図１２は、図８に示すＳＲＡＭメモリセルと隣接するＳＲＡＭメモリセルの平面レイアウトを示す概略平面図である。図８〜図１０は、１つのＳＲＡＭメモリセルに対する多層配線構造を示すが、その隣接するＳＲＡＭメモリセル上の多層配線構造は、図１２に示すように図８と第１アクセストランジスタおよび第２アクセストランジスタを除き、その隣接するＳＲＡＭメモリセル間の仮想の境界線ＶＬ（図４参照）に対して線対称（鏡面対称）に配線パターンが形成されるので、ＳＲＡＭメモリセルＭＣ１について主に説明する。
【００５９】
図８〜図１０を参照して、第１アクセストランジスタＮＡ１の第１ソース／ドレインＳＤ１の一方は、コンタクトＣ１（プラグＰＧ１）、第１金属配線Ｍ１（銅配線ＣＷ１）およびコンタクトＣ５を介して、第１ドライバトランジスタＮＤ１の第３ソース／ドレインＳＤ３の一方と、第３ドライバトランジスタＮＤ３の第５ソース／ドレインＳＤ５の一方とに電気的に接続されている。
【００６０】
また第１アクセストランジスタＮＡ１の第１ソース／ドレインＳＤ１の一方は、コンタクトＣ１、第１金属配線Ｍ１、コンタクトＣ９を介して、第１ロードトランジスタＰＬ１のＳＤの一方と、第２ロードトランジスタＰＬ２の第２ロードゲートＬＧ２と、第２ドライバトランジスタＮＤ２の第２ドライバゲートＤＧ２と、第４ドライバトランジスタＮＤ４の第４ドライバゲートＤＧ４とに電気的に接続されている。
第１アクセストランジスタＮＡ１の第１ソース／ドレインＳＤ１の他方は、コンタクトＣ２（プラグＰＧ１）、第１金属配線Ｍ２（銅配線ＣＷ１）およびヴィアホールＶ１を介して、ビット線ＢＬとしての第２金属配線Ｍ２１に電気的に接続されている。
【００６１】
第１アクセストランジスタＮＡ１の第１アクセスゲートＡＧ１は、コンタクトＣ４、第１金属配線Ｍ３、ヴィアホールＶ２、第２金属配線Ｍ２６およびヴィアホールＶ２１を介して、ワード線ＷＬとしての第３金属配線Ｍ３１に電気的に接続されている。ダミーゲートＤＵは、コンタクトＣ３、第１金属配線Ｍ３、ヴィアホールＶ２、第２金属配線Ｍ２６およびヴィアホールＶ２１を介して、ワード線ＷＬとしての第３金属配線Ｍ３１に電気的に接続されている。
【００６２】
第１ドライバトランジスタＮＤ１の第３ソース／ドレインＳＤ３の他方は、コンタクトＣ６、第１金属配線Ｍ１およびヴィアホールＶ３を介して、接地電位が与えられる接地配線ＶＳＳとしての第２金属配線Ｍ２２に電気的に接続されている。第３ドライバトランジスタＮＤ１の第５ソース／ドレインＳＤ５の他方は、コンタクトＣ７、第１金属配線Ｍ５およびヴィアホールＶ４を介して、接地電位が与えられる接地配線ＶＳＳとしての第２金属配線Ｍ２２に電気的に接続されている。
【００６３】
第１ロードトランジスタＰＬ１のソース／ドレインＳＤの他方は、コンタクトＣ８、第１金属配線Ｍ６およびヴィアホールＶ５を介して、電源配線ＶＤＤとしての第２金属配線Ｍ２３に電気的に接続されている。
【００６４】
第２アクセストランジスタＮＡ２の第１ソース／ドレインＳＤ２の一方は、コンタクトＣ１１、第１金属配線Ｍ８およびコンタクトＣ１５を介して、第２ドライバトランジスタＮＤ２の第４ソース／ドレインＳＤ４の一方と、第４ドライバトランジスタＮＤ４の第６ソース／ドレインＳＤ６の一方とに電気的に接続されている。
【００６５】
また第２アクセストランジスタＮＡ２の第２ソース／ドレインＳＤ２の一方は、コンタクトＣ１１、第１金属配線Ｍ８、コンタクトＣ１８を介して、第２ロードトランジスタＰＬ２のＳＤの一方と、第１ロードトランジスタＰＬ１の第１ロードゲートＬＧ１と、第１ドライバトランジスタＮＤ３の第１ドライバゲートＤＧ３と、第３ドライバトランジスタＮＤ３の第３ドライバゲートＤＧ３とに電気的に接続されている。
第２アクセストランジスタＮＡ２の第２ソース／ドレインＳＤ２の他方は、コンタクトＣ１２、第１金属配線Ｍ９およびヴィアホールＶ６を介して、ビット線／ＢＬとしての第２金属配線Ｍ２４に電気的に接続されている。
【００６６】
第２アクセストランジスタＮＡ２の第２アクセスゲートＡＧ２は、コンタクトＣ１４、第１金属配線Ｍ１０、ヴィアホールＶ１０、第２金属配線Ｍ２７およびヴィアホールＶ２２を介して、ワード線ＷＬとしての第３金属配線Ｍ３１に電気的に接続されている。ダミーゲートＤＵは、コンタクトＣ１３、第１金属配線Ｍ１０、ヴィアホールＶ２２、第２金属配線Ｍ２７およびヴィアホールＶ２２を介して、ワード線ＷＬとしての第３金属配線Ｍ３１に電気的に接続されている。
【００６７】
第２ドライバトランジスタＮＤ２の第４ソース／ドレインＳＤ４の他方は、コンタクトＣ１６、第１金属配線Ｍ１１およびヴィアホールＶ７を介して、接地電位が与えられる接地配線ＶＳＳとしての第２金属配線Ｍ２５に電気的に接続されている。第４ドライバトランジスタＮＤ４の第６ソース／ドレインＳＤ６の他方は、コンタクトＣ１７、第１金属配線Ｍ１２およびヴィアホールＶ８を介して、接地電位が与えられる接地配線ＶＳＳとしての第２金属配線Ｍ２５に電気的に接続されている。
【００６８】
第２ロードトランジスタＰＬ２のソース／ドレインＳＤの他方は、コンタクトＣ１９、第１金属配線Ｍ１３およびヴィアホールＶ９を介して、電源配線ＶＤＤとしての第２金属配線Ｍ２３に電気的に接続されている。
【００６９】
したがって、図４に示すように、ＳＲＡＭメモリセルＭＣ１においてコンタクトＣ１，Ｃ１１には共通のワード線ＷＬが接続される。コンタクトＣ６，Ｃ７，Ｃ１６，Ｃ１７には接地配線ＶＳＳが接続される。コンタクトＣ８，Ｃ１９には電源配線ＶＤＤが接続される。コンタクトＣ２，Ｃ１２にはそれぞれビット線ＢＬ、／ＢＬが接続される。コンタクトＣ１，Ｃ５が記憶ノードＳＮ１を構成し、コンタクトＣ１１、Ｃ１５が記憶ノードＳＮ２を構成する。
【００７０】
また、ＳＲＡＭメモリセルＭＣ１に隣接するＳＲＡＭメモリセルＭＣ２において、コンタクトＣ２１は、第１金属配線Ｍ１４、ヴィアホールＶ１１を介してビット線ＢＬに電気的に接続されている。
【００７１】
次に、上述した半導体装置の製造方法について説明する。半導体装置には、ＳＲＡＭ回路の他にロジック回路なども含まれるが、ここでは、ＳＲＡＭメモリセルのアクセストランジスタおよびドライバトランジスタを形成する方法を中心に説明する。なお、以降に参照する図１３、図１６、図１８、図２０、図２２、図２３〜２５では、各図（Ａ）は図４に示すＶ−Ｖ線に対応する断面線に沿った断面構造を示し、各図（Ｂ）は図４に示すＶＩ−ＶＩ線に対応する断面線に沿った断面構造を示している。
【００７２】
まず、図１３（Ａ）および（Ｂ）、図１４を参照して、半導体基板ＳＳの主表面に素子分離領域ＩＲを形成することによって、互いに電気的に分離される素子形成領域ＦＲＮ，ＦＲＰが規定される。素子形成領域ＦＲＮ，ＦＲＰは、互いに隣接するＳＲＡＭメモリセルとなる領域を跨ぐように形成される。規定される次に、素子形成領域ＦＲＮにｐウェルＰＷが形成される。
【００７３】
次に、半導体基板ＳＳの表面上に、界面層ＳＦを介在させて、所定の誘電率を有するＨｉｇｈ−ｋ膜ＨＫ、所定の仕事関数を有する金属膜ＭＬおよびポリシリコン膜ＰＳを積層させる態様で、第１アクセスゲートＡＧ１、ダミーゲートＤＵとなるゲート構造Ｇと、第１ドライバゲートＤＧ１、第３ドライバゲートＤＧ３となる各々のゲート構造Ｇが形成される。ゲート構造Ｇは、互いに隣り合うＳＲＡＭメモリセルとなる領域を跨ぐように形成される。次に、ゲート構造Ｇを覆うように半導体基板ＳＳ上に、たとえばシリコン窒化膜（図示せず）が形成される。次に、そのシリコン窒化膜に異方性エッチングを施すことにより、ゲート構造Ｇの両側面にオフセットスペーサＯＳが形成される。
【００７４】
次に、図１５を参照して、所定の写真製版処理を施すことにより、ＮＭＩＳ領域ＲＮを露出し、ＰＭＩＳ領域ＲＰを覆うレジストマスクＲＭ１が形成される。レジストマスクＲＭ１は、第１アクセスゲートＡＧ１となるゲート構造Ｇと、第１ドライバゲートＤＧ１となるゲート構造Ｇと、第３ドライバゲートＤＧ３となるゲート構造Ｇとを１つの開口で露出し、第２アクセスゲートＡＧ２となるゲート構造Ｇと、第２ドライバゲートＤＧ２となるゲート構造Ｇと、第４ドライバゲートＤＧ４となるゲート構造Ｇとを１つの開口で露出するパターンに形成される。すなわちレジストマスクＲＭ１の個々の開口部は、隣接するＳＲＡＭメモリセルＭＣ１とＳＲＡＭメモリセルＭＣ２とを跨ぐように連続的に形成される。
【００７５】
次に、図１６（Ａ）および（Ｂ）を参照して、レジストマスクＲＭ１を注入マスクとして、たとえば、リンまたは砒素を、半導体基板ＳＳの主表面に垂直な方向から半導体基板ＳＳ内に注入することにより、露出したｐウェルＰＷの表面から所定の深さにわたりエクステンション領域ＥＲが形成される（エクステンション注入）。その後、レジストマスクＲＭ１が除去される。
【００７６】
次に、図１７を参照して、ＮＭＩＳ領域ＲＮを覆い、ＰＭＩＳ領域ＲＰを露出するレジストマスクＲＭ２が形成される。次に、レジストマスクＲＭ２を注入マスクとして、たとえばボロンを、半導体基板ＳＳの主表面に垂直な方向から半導体基板ＳＳ内に注入することにより、エクステンション領域（図示せず）が形成される。その後、レジストマスクＲＭ２が除去される。
【００７７】
次に、ゲート構造Ｇ（第１アクセスゲートＡＧ１、ダミーゲートＤＵ、第１ドライバゲートＤＧ１、第３ドライバゲートＤＧ３など）を覆うように、たとえばシリコン酸化膜とシリコン窒化膜（図示せず）が順次形成される。次に、図１８（Ａ）および（Ｂ）を参照して、そのシリコン酸化膜とシリコン窒化膜とに異方性エッチングを施すことにより、ゲート構造Ｇの両側面上に、シリコン酸化膜ＳＯとシリコン窒化膜ＳＮＩとからなるサイドウォールスペーサＳＷが形成される。
【００７８】
次に、図１９を参照して、ＮＭＩＳ領域ＲＮを露出し、ＰＭＩＳ領域ＲＰを覆うレジストマスクＲＭ３が形成される。次に、図２０（Ａ）および（Ｂ）を参照して、レジストマスクＲＭ３（図１９）およびサイドウォールスペーサＳＷなどを注入マスクとして、たとえばリンまたは砒素を、半導体基板ＳＳの主表面に垂直な方向から半導体基板ＳＳ内に注入することにより、露出したｐウェルＰＷの表面から所定の深さにわたり第１ソース／ドレインＳＤ１、第３ソース／ドレインＳＤ３、第５ソース／ドレインＳＤ５が形成される。その後、レジストマスクＲＭ３が除去される。
【００７９】
次に、図２１を参照して、ＮＭＩＳ領域ＲＮを覆い、ＰＭＩＳ領域ＲＰを露出するレジストマスクＲＭ４が形成される。次に、レジストマスクＲＭ４およびサイドウォールスペーサＳＷなどを注入マスクとして、たとえばボロンを、半導体基板ＳＳの主表面に垂直な方向から半導体基板ＳＳ内に注入することにより、露出した素子形成領域ＦＲＰの表面から所定の深さにわたりソース／ドレイン（図示せず）が形成される。その後、レジストマスクＲＭ４が除去される。
【００８０】
次に、図２２（Ａ）および（Ｂ）を参照して、所定のアニール処理を施すことにより、注入された不純物を熱拡散させることによって、第１ソース／ドレインＳＤ１、第３ソース／ドレインＳＤ３、第５ソース／ドレインＳＤ５およびエクステンション領域ＥＲが活性化される。このとき、不純物が熱拡散することで、第１ソース／ドレインＳＤ１、第３ソース／ドレインＳＤ３、第５ソース／ドレインＳＤ５およびエクステンション領域ＥＲは、横方向と縦（深さ）方向に広がることになる。
【００８１】
次に、図２３（Ａ）および（Ｂ）を参照して、サリサイドプロセスにより、露出している第１ソース／ドレインＳＤ１、第３ソース／ドレインＳＤ３、第５ソース／ドレインＳＤ５、第１アクセスゲートＡＧ１、ダミーゲートＤＵ、第１ドライバゲートＤＧ１、第３ドライバゲートＤＧ３のポリシリコン膜ＰＳの表面に、たとえばニッケルシリサイドなどの金属シリサイド膜ＳＣＬが形成される。次に、図２４（Ａ）および（Ｂ）を参照して、第１アクセスゲートＡＧ１、ダミーゲートＤＵ、第１ドライバゲートＤＧ１および第３ドライバゲートＤＧ３を覆うように、たとえば、シリコン窒化膜などのストレスライナー膜ＳＬが形成される。そのストレスライナー膜ＳＬを覆うように、シリコン酸化膜（たとえばＴＥＯＳ膜）などの層間絶縁膜ＩＬ１が形成される。
【００８２】
次に、図２５（Ａ）および（Ｂ）を参照して、層間絶縁膜ＩＬ１に異方性エッチングを施すことにより、金属シリサイド膜ＳＣＬを露出するコンタクトホールＣＨが形成される。次に、コンタクトホールＣＨの内壁を覆うように、チタンナイトライド（ＴｉＮ）などのバリア金属膜ＢＡ１が形成され、さらに、そのバリア金属膜ＢＡ１の上にコンタクトホールＣＨ内を充填するようにタングステン膜ＴＬ１が形成される。次に、化学的機械研磨処理（ＣＭＰ：Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）を施すことにより、層間絶縁膜ＩＬ１の上面上に位置するバリア金属膜およびタングステン膜の部分が除去されて、図２５（Ａ）および（Ｂ）に示すように、コンタクトホールＣＨ内に、バリア金属膜ＢＡ１とタングステン膜ＴＬ１を含むプラグＰＧ１が形成される。
【００８３】
次に、図５および図６に示すように、プラグＰＧ１を覆うように、シリコン窒化膜などのエッチングストッパ膜ＥＳ１が形成される。そのエッチングストッパ膜ＥＳ１上に、シリコン酸化膜などの層間絶縁膜ＩＬ２が形成される。次に、プラグＰＧ１の表面を露出する溝が形成される。次に、溝の内壁を覆うように、たとえばタンタルナイトライド（ＴａＮ）などのバリア金属膜ＢＡ２が形成され、さらに、そのバリア金属膜ＢＡ２の上に溝内を充填するように銅膜ＣＬ１が形成される。次に、化学的機械研磨処理を施すことにより、層間絶縁膜ＩＬ２の上面上に位置するバリア金属膜および銅膜の部分が除去されて、溝内に、バリア金属膜ＢＡ２と銅膜ＣＬ１を含む銅配線ＣＷ１が形成される。銅配線ＣＷ１は第１金属配線に対応する。
【００８４】
この後、銅配線ＣＷ１を覆うように層間絶縁膜ＩＬ２上にシリコン酸化膜などの層間絶縁膜ＩＬ３が形成される。その層間絶縁膜ＩＬ３に、プラグＰＧ１を形成する方法と同様の方法によりヴィアホールＶ１、Ｖ３、Ｖ４、Ｖ１１が形成される。次に、ヴィアホールＶ１、Ｖ３、Ｖ４、Ｖ１１を覆うように層間絶縁膜（図示せず）が形成される。その層間絶縁膜に、銅配線ＣＷ１を形成する方法と同様の方法により、銅配線ＣＷ２が形成される。銅配線ＣＷ２は第２金属配線Ｍ２１，Ｍ２２に対応する。
【００８５】
次に、銅配線ＣＷ２を覆うように層間絶縁膜ＩＬ４が形成される。その層間絶縁膜ＩＬ４に、プラグＰＧ１を形成する方法と同様の方法によりヴィアホール（図示せず）が形成される。次に、このヴィアホール（図示せず）を覆うようにシリコン窒化膜などのエッチングストッパ膜ＥＳ２が形成される。そのエッチングストッパ膜ＥＳ２上に、シリコン酸化膜などの層間絶縁膜ＩＬ５が形成される。その層間絶縁膜ＩＬ５に、銅配線ＣＷ１を形成する方法と同様の方法により、銅配線ＣＷ３が形成される。銅配線ＣＷ３は第３金属配線Ｍ３１に対応する。こうしてＳＲＡＭメモリセルの主要部分が形成される。
【００８６】
次に、ＳＲＡＭメモリセルの動作について説明する。図３を参照して、ＳＲＡＭメモリセルＭＣ１を例として説明する。第１ビット線ＢＬ、第２ビット線／ＢＬはともにＨレベルにプリチャージされる。読み出し動作の際には、Ｈレベルの第１ビット線ＢＬおよび第２ビット線／ＢＬから第１記憶ノードＳＮ１および第２記憶ノードＳＮ２にそれぞれ電流が流れる。
【００８７】
たとえば、仮に標準電源電圧を１Ｖとすると、保持データが０の場合は、ＳＲＡＭメモリセルの第１記憶ノードＳＮ１が０Ｖであり、第２記憶ノードＳＮ２は１Ｖである。ワード線ＷＬがＬレベル（０Ｖ）からＨレベル（１Ｖ）となって読み出し動作が始まると、第１アクセストランジスタＮＡ１はＯＮ状態であり、第１ドライバトランジスタＮＤ１および第３ドライバトランジスタＮＤ３もＯＮ状態であるため、あらかじめＨレベル（１Ｖ）にプリチャージされた第１ビット線ＢＬから第１記憶ノードＳＮ１に電流が流れる。これにより第１ビット線ＢＬの電位が１Ｖからわずかに下がる。
【００８８】
一方、第２ビット線／ＢＬでは、第２アクセストランジスタＮＡ２はＯＮ状態であるが、第２ドライバトランジスタＮＤ２および第４ドライバトランジスタＮＤ４はＯＦＦ状態であるため、第２ビット線／ＢＬから第２記憶ノードＳＮ２には電流が流れない。したがって、第２記憶ノードＳＮ２はプリチャージされたＨレベル（１Ｖ）を保持する。
【００８９】
この結果、第１ビット線ＢＬと第２ビット線／ＢＬに電位差が生じる。このわずかな電位差を第１ビット線ＢＬおよび第２ビット線／ＢＬ（相補ビット線）に接続された図示しないセンスアンプで増幅して出力する。これにより、所望のＳＲＡＭメモリセルＭＣ１の保持データが読み出される。上記では保持データとして０（０データ）を読み出す場合について説明したが、１データを読み出す場合には第１記憶ノードＳＮ１と第２記憶ノードＳＮ２の電位が上記と逆になり、第１ビット線ＢＬから第１記憶ノードＳＮ１に流れる電流と第２ビット線／ＢＬから第２記憶ノードＳＮ２に流れる電流も逆になる。
【００９０】
読み出し動作の際、第１アクセストランジスタＮＡ１に流れる電流の向きは第１ビット線ＢＬから第１記憶ノードＳＮ１に向かう方向となる。第２アクセストランジスタＮＡ２に流れる電流の向きは第２ビット線／ＢＬから第２記憶ノードＳＮ２に向かう方向となる。
【００９１】
図４を参照して、第１アクセストランジスタＮＡ１に流れる電流の向きは、第１ビット線ＢＬに電気的に接続された第１ソース／ドレインＳＤ１の他方から第１記憶ノードＳＮ１に電気的に接続された第１ソース／ドレインＳＤ１の一方に向かう方向となる。第２アクセストランジスタＮＡ２に流れる電流の向きは、第２ビット線／ＢＬに電気的に接続された第２ソース／ドレインＳＤ２の他方から第２記憶ノードＳＮ２に電気的に接続された第２ソース／ドレインＳＤ２の一方に向かう方向となる。
【００９２】
第１アクセストランジスタＮＡ１および第２アクセストランジスタＮＡ２の電流の向きは同じ方向であり、第１アクセストランジスタＮＡ１および第２アクセストランジスタＮＡ２の電流の向きが揃っているため、セル特性の対称性を向上することができる。このため、動作マージンを拡大することができる。
【００９３】
図２６を参照して、図８に示すレイアウトを有するＳＲＡＭメモリセルＭＣ１を“Ｆodd”とし、図１２に示すレイアウトを有するＳＲＡＭメモリセルＭＣ２を“Ｆeven”とした場合、ＳＲＡＭセルアレイＭＡにおいて、図中縦方向にはＦodd、ＦevenのＳＲＡＭメモリセルＭＣ１，ＭＣ２が交互に配置されている。また、図中横方向には、奇数列では同一のＦoddが複数個配置されており、偶数列では同一のＦevenが複数個配置されている。このようにして、Ｍ行Ｎ列（Ｍは行の数およびＮは列の数を示す）のＳＲＡＭメモリセルＭＣ１，ＭＣ２がＳＲＡＭセルアレイＭＡ内に配置されている。ＳＲＡＭメモリセルＭＣ１，ＭＣ２において、１対のアクセストランジスタ（第１アクセストランジスタＮＡ１，第２アクセストランジスタＮＡ２）のストレージノード（第１記憶ノードＳＮ１，第２記憶ノードＳＮ２）の不純物領域からビット線（第１ビット線ＢＬ，第２ビット線／ＢＬ）の不純物領域への方向は同じ方向である。
【００９４】
図２７を参照して、互いに隣接するＳＲＡＭメモリセルＭＣ１，ＭＣ２では各々の第１アクセストランジスタＮＡ１と第２アクセストランジスタＮＡ２の電流の向きは同じである。このため、セルレイアウトに起因するミスマッチ特性を低減することができる。
【００９５】
また、図２８を参照して、ＳＲＡＭメモリセルの製造方法において、ゲートがエッチングされた結果、平面レイアウトにおいてゲートが屈曲しているとゲートが屈曲に沿ってラウンド状に形成されることがある。この場合、ゲートが拡散層上でラウンドすることにより、トランジスタのしきい値電圧などのばらつきが発生するおそれがある。このため、本実施の形態の変形例に示すように、ゲートを屈曲させずにローカルインタコネクタＬＩＣによってゲート間が電気的に接続されていてもよい。以下、その変形例について説明する。
【００９６】
図２９は、各トランジスタと第１金属配線との接続構造を示す概略平面図である。図２９を参照して、本実施の形態の変形例では、第１ドライバトランジスタＮＤ１の第１ドライバゲートＤＧ１を構成するゲート構造Ｇと第３ドライバトランジスタＮＤ３の第３ドライバゲートＤＧ３を構成するゲート構造ＧとがローカルインタコネクタＬＩＣで電気的に接続されている。つまり、第１ドライバゲートＤＧ１と第３ドライバゲートＤＧ３とが延在する方向において、第１ドライバゲートＤＧ１を構成するゲート構造Ｇと第３ドライバゲートを構成するゲート構造Ｇとが素子形成領域ＦＲＮ，ＦＲＰの間でローカルインタコネクタＬＩＣで電気的に接続されている。
【００９７】
また第２ドライバトランジスタＮＤ２の第２ドライバゲートＤＧ２を構成するゲート構造Ｇと第４ドライバトランジスタＮＤ４の第４ドライバゲートＤＧ４を構成するゲート構造ＧとがローカルインタコネクタＬＩＣで電気的に接続されている。つまり、第２ドライバゲートＤＧ２と第４ドライバゲートＤＧ４とが延在する方向において、第２ドライバゲートＤＧ２を構成するゲート構造Ｇと第４ドライバゲートＤＧ４を構成するゲート構造Ｇとが素子形成領域ＦＲＮ，ＦＲＰの間でローカルインタコネクタＬＩＣで電気的に接続されている。
【００９８】
図３０および図３１を参照して、ローカルインタコネクタＬＩＣは素子分離領域ＩＲ上に形成されている。第１ドライバゲートＤＧ１を構成するゲート構造Ｇと第３ドライバトランジスタＮＤ３の第３ドライバゲートＤＧ３を構成するゲート構造Ｇの間に各々の金属シリサイド膜ＳＣＬを覆うようにローカルインタコネクタＬＩＣが形成されている。ローカルインタコネクタＬＩＣを覆うように層間絶縁膜ＩＬ１が形成されている。
【００９９】
ローカルインタコネクタＬＩＣは次のように製造することができる。まずゲート構造Ｇを覆うように層間絶縁膜ＩＬ１がローカルインタコネクタＬＩＣの高さまで形成される。続いてローカルインタコネクタＬＩＣを形成するための溝がエッチングされる。さらにその溝を充填するようにたとえばタングステン膜が形成される。次に化学的機械研磨処理を施すことにより層間絶縁膜ＩＬ１の上面上に位置するタングステン膜の部分が除去される。これによりローカルインタコネクタＬＩＣが形成される。この後、層間絶縁膜ＩＬ１を形成することにより上記の本実施の形態の半導体装置ＳＣＤの製造方法が適用される。
【０１００】
この変形例では、ローカルインタコネクタＬＩＣによってゲート構造Ｇ間を電気的に接続するため、ゲートを屈曲させずに直線状に形成することができる。そのため、ゲートが拡散層上でラウンドすることを抑制することができる。このため、ゲートのラウンドによるトランジスタのしきい値電圧などのばらつきの発生を抑制することができる。また、ゲートが直線状に形成されるためリソグラフィが容易になることからゲートを容易に形成することができる。そのため微細加工の精度を向上することができる。
【０１０１】
次に本実施の形態の半導体装置の作用効果について比較例と対比して説明する。
まず図３２および図３３を参照して比較例について説明する。図３２を参照して、点線で囲まれる領域のそれぞれが一つのＳＲＡＭメモリセルを構成する。各ＳＲＡＭメモリセルのトランジスタおよびコンタクトは、その隣接するＳＲＡＭメモリセルと線対称（鏡面対象）に配置されている。図３２および図３３を参照して、代表的にＳＲＡＭメモリセルＭＣ１は、アクセストランジスタＴ１，Ｔ２と、ドライバトランジスタＴ３，Ｔ４と、ロードトランジスタＴ５，Ｔ６とを有している。
【０１０２】
アクセストランジスタＴ１，Ｔ２のアクセスゲートＡＧ１，ＡＧ２と、ドライバトランジスタＴ３，Ｔ４のドライバゲートＤＧ１，ＤＧ２と、ロードトランジスタＴ５，Ｔ６のロードゲートＬＧ１，ＬＧ２とは、いずれも同一方向に延在するように形成されている。
【０１０３】
アクセストランジスタＴ１では第１ビット線ＢＬに電気的に接続されたソース／ドレインの一方から第１記憶ノードＳＮ１に電気的に接続されたソース／ドレインの他方に向かって矢印Ａ方向に電流が流れる。またアクセストランジスタＴ２では第２ビット線／ＢＬに電気的に接続されたソース／ドレインの一方から第２記憶ノードＳＮ２に電気的に接続されたソース／ドレインの他方に向かって矢印Ａ方向に電流が流れる。アクセストランジスタＴ１，Ｔ２に流れる電流の向きは逆方向になる。そのため、セルレイアウト起因のミスマッチ特性が大きくなるため、セル特性のばらつきが大きくなるというおそれがある。
【０１０４】
ＳＲＡＭメモリセルＭＣ１に隣接するＳＲＡＭメモリセルＭＣ２でもＳＲＡＭメモリセルＭＣ１と同様にアクセストランジスタＴ１，Ｔ２に流れる電流の向きは逆方向になる。さらに、図３２および図３４を参照して、ＳＲＡＭメモリセルＭＣ１とＳＲＡＭメモリセルＭＣ２とでは、隣接する方向に配置された互いのアクセストランジスタＴ１，Ｔ２の電流の向きが逆方向になる。そのため、隣接するセル間のセルレイアウト起因のミスマッチも大きくなるため、セル特性のばらつきが大きくなるというおそれがある。
【０１０５】
図４に示すように、本実施の形態の半導体装置ＳＣＤによれば、平面レイアウトにおいて、１対の第１ソース／ドレインＳＤ１の一方から他方に向かう第１の方向Ｄ１と、１対の第２ソース／ドレインＳＤ２の一方から他方に向かう第２の方向Ｄ２とが同じである。そして、ＳＲＡＭメモリセルＭＣ１およびＳＲＡＭメモリセルＭＣ２のそれぞれの第１の方向Ｄ１同士が互いに同じ方向であり、第２の方向Ｄ２同士が互いに同じ方向である。
【０１０６】
そのため、第１アクセストランジスタＮＡ１および第２アクセストランジスタＮＡ２の電流の向きを同じ方向にすることができる。このため、セルレイアウト起因のミスマッチ特性を低減することができ、セル特性のばらつきを低減させることができる。したがって、動作マージンを拡大することができる。
【０１０７】
また、ＳＲＡＭメモリセルＭＣ１およびＳＲＡＭメモリセルＭＣ２のそれぞれの第１アクセストランジスタＮＡ１および第２アクセストランジスタＮＡ２の電流の向きを同じ方向にすることができる。そのため、隣接するセル間のセルレイアウト起因のミスマッチも低減することができる。このため、複数セルのセル特性のばらつきを低減させることができる。したがって、動作マージンをさらに拡大することができる。
また、平面レイアウトにおいて、第１アクセスゲートＡＧ１および第２アクセスゲートＡＧ２、第１ドライバゲートＤＧ１、第２ドライバゲートＤＧ２、第１ロードゲートＬＧ１および第２ロードゲートＬＧ２の各々は同一方向に延在するように形成されている。そのため、ソース／ドレインを形成する際に、不純物注入を２ステップ化（２方向）することができる。つまり、ゲートに対してソースおよびドレインが配置された２方向からソース／ドレインを形成するための不純物を注入することができる。これにより、不純物ゆらぎ起因のローカルばらつきを低減することができる。
【０１０８】
また、ゲートが同一方向に形成されているため、マスクずれに起因してソース／ドレインが十分に形成されないことを低減することができる。そのため、マスクずれに起因するローカルばらつきを低減することができる。また、ゲートが同一方向に形成されているため、微細加工を容易にすることができる。そのため、微細加工に起因するグローバルばらつきを低減することができる。
【０１０９】
本実施の形態の半導体装置ＳＣＤによれば、ＳＲＡＭメモリセルＭＣ１とＳＲＡＭメモリセルＭＣ２とにおいて、第１ドライバトランジスタＮＤ１、第２ドライバトランジスタＮＤ２、第１ロードトランジスタＰＬ１、第２ロードトランジスタＰＬ２のそれぞれは、平面レイアウトにおいて線対称（鏡面対称）に配置されている。
【０１１０】
そのため、ＳＲＡＭメモリセルＭＣ１とＳＲＡＭメモリセルＭＣ２とにおいて、第１ドライバトランジスタＮＤ１と第２ドライバトランジスタＮＤ２とを覆う直線状のレジストマスクを用いてソース／ドレインを形成するために不純物注入することができる。また第１ロードトランジスタＰＬ１と第２ロードトランジスタＰＬ２とを覆う直線状のレジストマスクを用いてソース／ドレインを形成するために不純注入することができる。
【０１１１】
このため、不純物ゆらぎ起因のローカルばらつきを低減することができる。また、ＳＲＡＭメモリセルＭＣ１とＳＲＡＭメモリセルＭＣ２とで第１ロードトランジスタＰＬ１と第２ロードトランジスタＰＬ２との一部を共有することができる。そのため、ＳＲＡＭセルアレイＭＡを小さくすることができる。したがって、ＳＲＡＭ部ＳＲを小さくすることができる。
【０１１２】
本実施の形態の半導体装置ＳＣＤによれば、平面レイアウトにおいて、第１ドライバゲートＤＧ１および第２ドライバゲートＤＧ２と、第３ドライバゲートＤＧ３および第４ドライバゲートＤＧ４との各々は同一方向に延在するように形成されている。
【０１１３】
第１アクセスゲートＡＧ１、第２アクセスゲートＡＧ２、第１ドライバゲートＤＧ１、第２ドライバゲートＤＧ２、第３ドライバゲートＤＧ３、第４ドライバゲートＤＧ４の各々の延在する方向を同一方向にするため、第１アクセストランジスタＮＡ１および第２アクセストランジスタＮＡ２が第１ドライバトランジスタＮＤ１および第２ドライバトランジスタＮＤ２の外側に配置されている。このため、第１ビット線ＢＬおよび第２ビット線／ＢＬが延在する方向に第３ドライバトランジスタＮＤ３および第４ドライバトランジスタＮＤ４を設けることができる。これによりドライバトランジスタの電流を増大することができる。
【０１１４】
また、一般的に、ＳＲＡＭメモリセルの読み出しマージンを確保するためにはβ比を高くすることが望ましい。β比はアクセストランジスタに対するドライバトランジスタの電流比（ただし、アクセストランジスタとドライバトランジスタとの間でソース対ゲート電圧およびソース対ドレイン電圧はともに同一）で表される。β比が大きくなれば、ＳＮＭ（Ｓｔａｔｉｃ  Ｎｏｉｓｅ  Ｍａｒｇｉｎ）の改善が期待される。ＳＮＭは、ＳＲＡＭメモリセルが動作する際の余裕度を電圧で示す指標である。
【０１１５】
本実施の形態の半導体装置ＳＣＤでは、第１ドライバトランジスタＮＤ１および第２ドライバトランジスタＮＤ２の電流に加えて、第３ドライバトランジスタＮＤ３および第４ドライバトランジスタＮＤ４の電流が流れる。このため、ドライバトランジスタの電流を増大することができる。そのため、β比を大きくすることができる。これにより、ＳＲＡＭメモリセルの読み出しマージンを確保することができる。
【０１１６】
（実施の形態２）
本発明の実施の形態２の半導体装置では、実施の形態１の半導体装置と比較して、アクセストランジスタのしきい値電圧がドライバトランジスタのしきい値電圧と異なっている点で主に異なっている。
【０１１７】
図３５を参照して、第１アクセストランジスタＮＡ１は、第１ドライバトランジスタＮＤ１および第３ドライバトランジスタＮＤ３としきい値電圧が異なるよう形成されている。また第２アクセストランジスタＮＡ２は、第２ドライバトランジスタＮＤ２および第４ドライバトランジスタＮＤ４よりしきい値電圧が異なるよう形成されている。
【０１１８】
第１アクセストランジスタＮＡ１および第２アクセストランジスタＮＡ２のチャネル不純物濃度と、第１ドライバトランジスタＮＤ１、第２ドライバトランジスタＮＤ２、第３ドライバトランジスタＮＤ３および第４ドライバトランジスタＮＤ４のチャネル不純物濃度とが異なることによって、第１および第２アクセストランジスタＮＡ１，ＮＡ２と第１〜第４ドライバトランジスタＮＤ１〜ＮＤ４のしきい値電圧が異なるように形成されている。
【０１１９】
本実施の形態の半導体装置ＳＣＤの製造方法において、第１および第２アクセストランジスタＮＡ１，ＮＡ２、第１〜第４ドライバトランジスタＮＤ１〜ＮＤ４のチャネルドープが行われる。その後、第１および第２アクセストランジスタＮＡ１，ＮＡ２が開口されたレジストマスクが形成され、さらに第１および第２アクセストランジスタＮＡ１，ＮＡ２のチャネルドープが行われる。これにより、第１および第２アクセストランジスタＮＡ１，ＮＡ２のチャネル不純物濃度は、第１〜第４ドライバトランジスタＮＤ１〜ＮＤ４のチャネル不純物濃度と異なるように設定される。
【０１２０】
また、第１アクセストランジスタＮＡ１は、第１ドライバトランジスタＮＤ１および第３ドライバトランジスタＮＤ３のしきい値電圧（Ｌｖｔｈ）より高いしきい値電圧（Ｈｖｔｈ）を有するよう形成されていてもよい。また第２アクセストランジスタＮＡ２は、第２ドライバトランジスタＮＤ２および第４ドライバトランジスタＮＤ４のしきい値電圧（Ｌｖｔｈ）より高いしきい値電圧（Ｈｖｔｈ）を有するよう形成されていてもよい。
【０１２１】
この場合、第１アクセストランジスタＮＡ１のチャネル不純物濃度が第１ドライバトランジスタＮＤ１および第３ドライバトランジスタＮＤ３のチャネル不純物濃度より高くなっている。また、第２アクセストランジスタＮＡ２のチャネル不純物濃度が第２ドライバトランジスタＮＤ２および第４ドライバトランジスタＮＤ４のチャネル不純物濃度より高くなっている。
【０１２２】
なお、本実施の形態のこれ以外の構成および製造方法は、上述した実施の形態１の構成および製造方法と同様であるため同一の要素については同一の符号を付し、その説明を繰り返さない。
【０１２３】
本実施の形態の半導体装置ＳＣＤによれば、第１アクセストランジスタＮＡ１および第２アクセストランジスタＮＡ２は、第１ドライバトランジスタＮＤ１および第２ドライバトランジスタＮＤ２のしきい値電圧と異なるしきい値電圧を有するように設けられている。そのため、β比を変更することができる。したがって、β比を大きくすることによって、ＳＲＡＭメモリセルの読み出しマージンを確保することが可能である。
【０１２４】
また、本実施の形態の半導体装置ＳＣＤによれば、第１アクセストランジスタＮＡ１および第２アクセストランジスタＮＡ２は、第１ドライバトランジスタＮＤ１および第２ドライバトランジスタＮＤ２のしきい値電圧より高いしきい値電圧を有するように設けられている。そのため、β比を大きくすることができる。これにより、ＳＲＡＭメモリセルの読み出しマージンを確保することができる。
【０１２５】
（実施の形態３）
本発明の実施の形態３の半導体装置では、実施の形態１の半導体装置と比較して、アクセストランジスタのゲート幅がドライバトランジスタのゲート幅より大きい点で主に異なっている。
【０１２６】
図３６を参照して、第１アクセストランジスタＮＡ１の第１アクセスゲートＡＧ１の幅は、第１ドライバトランジスタＮＤ１の第１ドライバゲートＤＧ１の幅ＷＡ１および第３ドライバトランジスタＮＤ３の第３ドライバゲートＤＧ３の幅ＷＡ３より大きくなるように設けられている。また第２アクセストランジスタＮＡ２の第２アクセスゲートＡＧ２の幅は、第２ドライバトランジスタＮＤ２の第２ドライバゲートＤＧ２の幅ＷＡ２および第４ドライバトランジスタＮＤ４の第４ドライバゲートＤＧ４の幅ＷＡ４より大きくなるように設けられている。
【０１２７】
本実施の形態の半導体装置ＳＣＤの製造方法において、第１ドライバトランジスタＮＤ１の第３ソース／ドレインＳＤ３および第３ドライバトランジスタＮＤ３の第５ソース／ドレインＳＤ５を形成する拡散層の幅より第１アクセストランジスタＮＡ１の第１ソース／ドレインＳＤ１を形成する拡散層の幅を大きくすることで、第１アクセスゲートＡＧ１の幅が第１ドライバゲートＤＧ１の幅ＷＡ１および第３ドライバゲートＤＧ３の幅ＷＡ３より大きく形成される。また第２ドライバトランジスタＮＤ２の第４ソース／ドレインＳＤ４および第４ドライバトランジスタＮＤ４の第６ソース／ドレインＳＤ６を形成する拡散層の幅より第２アクセストランジスタＮＡ２の第２ソース／ドレインＳＤ２を形成する拡散層の幅を大きくすることで、第２アクセスゲートＡＧ２のゲート幅が第２ドライバゲートＤＧ２の幅ＷＡ２および第３ドライバゲートＤＧ４の幅ＷＡ４より大きく形成される。
【０１２８】
なお、本実施の形態のこれ以外の構成および製造方法は、上述した実施の形態１の構成および製造方法と同様であるため同一の要素については同一の符号を付し、その説明を繰り返さない。
【０１２９】
本実施の形態の半導体装置ＳＣＤによれば、第１アクセストランジスタＮＡ１の第１アクセスゲートＡＧ１の幅は、第１ドライバトランジスタＮＤ１の第１ドライバゲートＤＧ１の幅ＷＡ１および第３ドライバトランジスタＮＤ３の第３ドライバゲートＤＧ３の幅ＷＡ３より大きくなるように設けられており、第２アクセストランジスタＮＡ２の第２アクセスゲートＡＧ２の幅は、第２ドライバトランジスタＮＤ２の第２ドライバゲートＤＧ２の幅ＷＡ２および第４ドライバトランジスタＮＤ４の第４ドライバゲートＤＧ４の幅ＷＡ４より大きくなるように設けられている。
【０１３０】
第１ドライバトランジスタＮＤ１および第２ドライバトランジスタＮＤ２に加えて第３ドライバトランジスタＮＤ３および第４ドライバトランジスタＮＤ４が設けられているため、第１ドライバトランジスタＮＤ１および第３ドライバトランジスタＮＤ３の電流が大きくなり、第２ドライバトランジスタＮＤ２および第４ドライバトランジスタＮＤ４の電流も大きくなる。そのためβ比が大きくなる。したがって、第１アクセスゲートＡＧ１の幅が第１ドライバゲートＤＧ１の幅ＷＡ１および第３ドライバゲートＤＧ３の幅ＷＡ３より大きくなるように設けられても第３ドライバトランジスタＮＤ３が設けられていない場合に比較してβ比を大きい状態で維持することができる。
【０１３１】
同様に、第２アクセスゲートＡＧ２の幅が第２ドライバゲートＤＧ２の幅ＷＡ２および第４ドライバゲートＤＧ４の幅ＷＡ４より大きくなるように設けられても第４ドライバトランジスタＮＤ４が設けられていない場合に比較してβ比を大きい状態で維持することができる。これにより、ＳＲＡＭメモリセルの読み出しマージンを確保することができる。
【０１３２】
また、第１ドライバゲートＤＧ１の幅ＷＡ１〜第４ドライバゲートＤＧ４の幅ＷＡ４が第１アクセスゲートＡＧ１の幅および第２アクセスゲートＡＧ２の幅より小さくすることができるので、ＳＲＡＭメモリセルの面積を小さくすることができる。
【０１３３】
（実施の形態４）
本発明の実施の形態４の半導体装置では、実施の形態１の半導体装置と比較して、非対称ハロ（Ｈａｌｏ）領域が設けられている点で主に異なっている。
【０１３４】
図３７を参照して、半導体装置ＳＣＤの複数のＳＲＡＭメモリセルのそれぞれにおいて、第１および第２アクセストランジスタＮＡ１，ＮＡ２、第１〜第４ドライバトランジスタＮＤ１〜ＮＤ４のそれぞれに第１ハロ領域ＨＲ１〜第１２ハロ領域ＨＲ１２が形成されている。第１ハロ領域ＨＲ１〜第１２ハロ領域ＨＲ１２はｐ型の不純物領域として形成されている。一方、後述する第１および第２ロードトランジスタＰＬ１，ＰＬ２に形成されるハロ領域はｎ型の不純物領域として形成されている。
【０１３５】
第１アクセストランジスタＮＡ１は、第１ソース／ドレインＳＤ１の他方に隣接し、第１ソース／ドレインＳＤ１の第１導電型の不純物とは異なる第２導電型の不純物を有する第１ハロ領域ＨＲ１と、第１ソース／ドレインＳＤ１の一方に隣接し、第１ハロ領域ＨＲ１の不純物濃度より高い不純物濃度の第２導電型の不純物を有する第２ハロ領域ＨＲ２とを有している。
【０１３６】
第２アクセストランジスタＮＡ２は、第２ソース／ドレインＳＤ２の他方に隣接し、第２ソース／ドレインＳＤ２の第１導電型の不純物とは異なる第２導電型の不純物を有する第３ハロ領域ＨＲ３と、第２ソース／ドレインＳＤ２の一方に隣接し、第３ハロ領域ＨＲ３の不純物濃度より高い不純物濃度の第２導電型の不純物を有する第４ハロ領域ＨＲ４とを有している。
【０１３７】
第１ドライバトランジスタＮＤ１は、第３ソース／ドレインＳＤ３の他方に隣接し、第３ソース／ドレインＳＤ３の第１導電型の不純物とは異なる第２導電型の不純物を有する第５ハロ領域ＨＲ５と、第３ソース／ドレインＳＤ３の一方に隣接し、第５ハロ領域ＨＲ５の不純物濃度より高い不純物濃度の第２導電型の不純物を有する第６ハロ領域ＨＲ６とを有している。
【０１３８】
第２ドライバトランジスタＮＤ２は、第４ソース／ドレインＳＤ４の他方に隣接し、第４ソース／ドレインＳＤ４の第１導電型の不純物とは異なる第２導電型の不純物を有する第７ハロ領域ＨＲ７と、第４ソース／ドレインＳＤ４の一方に隣接し、第７ハロ領域ＨＲ７の不純物濃度より高い不純物濃度の第２導電型の不純物を有する第８ハロ領域ＨＲ８とを有している。
【０１３９】
第３ドライバトランジスタＮＤ３は、第５ソース／ドレインＳＤ５の一方に隣接し、第５ソース／ドレインＳＤ５の第１導電型の不純物とは異なる第２導電型の不純物を有する第９ハロ領域ＨＲ９と、第５ソース／ドレインＳＤ５の他方に隣接し、第９ハロ領域ＨＲ９の不純物濃度より高い不純物濃度の第２導電型の不純物を有する第１０ハロ領域ＨＲ１０とを有している。
【０１４０】
第４ドライバトランジスタＮＤ４は、第６ソース／ドレインＳＤ６の一方に隣接し、第６ソース／ドレインＳＤ６の第１導電型の不純物とは異なる第２導電型の不純物を有する第１１ハロ領域ＨＲ１１と、第６ソース／ドレインＳＤ６の他方に隣接し、第１１ハロ領域ＨＲ１１の不純物濃度より高い不純物濃度の第２導電型の不純物を有する第１２ハロ領域ＨＲ１２とを有している。
【０１４１】
後述するように第１〜第１２ハロ領域ＨＲ１〜ＨＲ１２は、２Ｓｔｅｐ  Ｈａｌｏ  Ｉｍｐｌａ（２方向ハロ注入）によって形成される。２Ｓｔｅｐ  Ｈａｌｏ  Ｉｍｐｌａでは、一方向から薄いＨａｌｏ  Ｉｍｐｌａ（ハロ注入）が行われ、一方向と反対の他方向から濃いＨａｌｏ  Ｉｍｐｌａ（ハロ注入）が行われる。これにより、非対称ハロ領域ＨＲが設けられる。
【０１４２】
第１アクセストランジスタＮＡ１および第２アクセストランジスタＮＡ２では、それぞれに形成される第１ハロ領域ＨＲ１〜第４ハロ領域ＨＲ４のうち、第１記憶ノードＳＮ１および第２記憶ノードＳＮ２に接続されている側の第２ハロ領域ＨＲ２，第４ハロ領域ＨＲ４の不純物濃度が、第１ビット線ＢＬおよび第２ビット線／ＢＬに接続されている側の第１ハロ領域ＨＲ１，第３ハロ領域ＨＲ３の不純物濃度よりも高く設定されている。
【０１４３】
第１ドライバトランジスタＮＤ１および第２ドライバトランジスタＮＤ２では、それぞれに形成される第５ハロ領域ＨＲ５〜第８ハロ領域ＨＲ８のうち、第１記憶ノードＳＮ１および第２記憶ノードＳＮ２に接続されている側の第６ハロ領域ＨＲ６，第８ハロ領域ＨＲ８の不純物濃度が、第１ビット線ＢＬおよび第２ビット線／ＢＬに接続されている側の第５ハロ領域ＨＲ５，第６ハロ領域ＨＲ６の不純物濃度よりも高く設定されている。
【０１４４】
第３ドライバトランジスタＮＤ３および第４ドライバトランジスタＮＤ４では、それぞれに形成される第９ハロ領域ＨＲ９〜第１２ハロ領域ＨＲ１２のうち、接地配線ＶＳＳに接続されている側の第１０ハロ領域ＨＲ１０，第１２ハロ領域ＨＲ１２の不純物濃度が、第１記憶ノードＳＮ１および第２記憶ノードＳＮ２に接続されている側の第９ハロ領域ＨＲ９，第１１ハロ領域ＨＲ１１の不純物濃度よりも高く設定されている。これにより、第２ハロ領域ＨＲ２，第４ハロ領域ＨＲ４，第６ハロ領域ＨＲ６，第８ハロ領域ＨＲ８，第１０ハロ領域ＨＲ１０，第１２ハロ領域ＨＲ１２では濃いハロ領域ＤＨＩが形成されている。
【０１４５】
図３８は、図３７においてＳＲＡＭメモリセルＭＣ１の第１アクセストランジスタＮＡ１を通るように第１アクセスゲートＡＧ１の延在方向に直交する断面線ＸＸＸＶＩＩＩ−ＸＸＸＶＩＩＩに沿う概略断面図である。
【０１４６】
第１アクセスゲートＡＧ１に対して、ダミーゲートＤＵが位置する側とは反対側に位置する素子形成領域ＦＲＮの部分には、第１ハロ領域ＨＲ１、エクステンション領域ＥＲ、第１ソース／ドレインＳＤ１および金属シリサイド膜ＳＣＬが形成されている。第１ハロ領域ＨＲ１は、第１アクセスゲートＡＧ１の直下の領域に達するように形成されている。
【０１４７】
第１アクセスゲートＡＧ１とダミーゲートＤＵとの間に位置する素子形成領域ＦＲＮの部分には、第２ハロ領域ＨＲ２、エクステンション領域ＥＲ、第１ソース／ドレインＳＤ１、金属シリサイド膜ＳＣＬが形成されている。第２ハロ領域ＨＲ２は、第２アクセスゲートＡＧ２の直下の領域に達するように形成されている。
【０１４８】
第１アクセスゲートＡＧ１を覆うように、シリコン窒化膜などのストレスライナー膜ＳＬが形成されている。そのストレスライナー膜ＳＬを覆うように、シリコン酸化膜（たとえばＴＥＯＳ膜）などの層間絶縁膜ＩＬ１が形成されている。層間絶縁膜ＩＬ１およびストレスライナー膜ＳＬを貫通して金属シリサイド膜ＳＣＬに電気的に接続されるプラグＰＧ１が形成されている。プラグＰＧ１は、ＴｉＮ膜などのバリア金属膜ＢＡ１とタングステン膜ＴＬ１とを含んでいる。金属シリサイド膜ＳＣＬにそれぞれ接続するプラグＰＧ１は、図３７に示すコンタクトＣ１，Ｃ２をそれぞれ構成する。
【０１４９】
プラグＰＧ１を覆うように、層間絶縁膜ＩＬ１上にシリコン窒化膜などのエッチングストッパ膜ＥＳ１が形成されている。そのエッチングストッパ膜ＥＳ１上にシリコン酸化膜などの層間絶縁膜ＩＬ２が形成されている。層間絶縁膜ＩＬ２およびエッチングストッパ膜ＥＳ１を貫通してプラグＰＧ１に電気的に接続される銅配線ＣＷ１が形成されている。銅配線ＣＷ１はＴａＮ膜などのバリア金属膜ＢＡ２と銅膜ＣＬ１とを含んでいる。プラグＰＧ１にそれぞれ接続する銅配線ＣＷ１は、図３７に示す第１金属配線Ｍ１，Ｍ２をそれぞれ構成する。
【０１５０】
図３９は、図３７においてＳＲＡＭメモリセルＭＣ１の第１ドライバトランジスタＮＤ１と第３ドライバトランジスタＮＤ３とを通るように第１ドライバゲートＤＧ１の延在方向に直交する断面線ＸＸＸＩＸ−ＸＸＸＩＸに沿う概略断面図である。
【０１５１】
第１ドライバゲートＤＧ１に対して、第３ドライバゲートＤＧ３が位置する側とは反対側に位置する素子形成領域ＦＲＮの部分には、第５ハロ領域ＨＲ５、エクステンション領域ＥＲ、第３ソース／ドレインＳＤ３および金属シリサイド膜ＳＣＬが形成されている。第５ハロ領域ＨＲ５は、第１ドライバゲートＤＧ１の直下の領域に達するように形成されている。
【０１５２】
第１ドライバゲートＤＧ１と第３ドライバゲートＤＧ３との間に位置する素子形成領域ＦＲＮの部分には、第６ハロ領域ＨＲ６、第９ハロ領域ＨＲ９、エクステンション領域ＥＲ、第３ソース／ドレインＳＤ３、第５ソース／ドレインＳＤ５および金属シリサイド膜ＳＣＬが形成されている。第６ハロ領域ＨＲ６は、第１ドライバゲートＤＧ１の直下の領域に達するように形成されている。第９ハロ領域ＨＲ９は、第３ドライバゲートＤＧ３の直下の領域に達するように形成されている。
【０１５３】
第３ドライバゲートＤＧ３に対して、第１ドライバゲートＤＧ１が位置する側とは反対側に位置する素子形成領域ＦＲＮの部分には、第１０ハロ領域ＨＲ１０、エクステンション領域ＥＲ、第５ソース／ドレインＳＤ５および金属シリサイド膜ＳＣＬが形成されている。第１０ハロ領域ＨＲ１０は、第３ドライバゲートＤＧ３の直下の領域に達するように形成されている。
【０１５４】
第１ドライバゲートＤＧ１および第３ドライバゲートＤＧ３を覆うように、シリコン窒化膜などのストレスライナー膜ＳＬが形成されている。そのストレスライナー膜ＳＬを覆うように、シリコン酸化膜（たとえばＴＥＯＳ膜）などの層間絶縁膜ＩＬ１が形成されている。層間絶縁膜ＩＬ１およびストレスライナー膜ＳＬを貫通して金属シリサイド膜ＳＣＬに電気的に接続されるプラグＰＧ１が形成されている。プラグＰＧ１は、ＴｉＮ膜などのバリア金属膜ＢＡ１とタングステン膜ＴＬ１とを含んでいる。金属シリサイド膜ＳＣＬにそれぞれ接続するプラグＰＧ１は、図３７に示すコンタクトＣ５，Ｃ６，Ｃ７をそれぞれ構成する。
【０１５５】
プラグＰＧ１を覆うように、層間絶縁膜ＩＬ１上にシリコン窒化膜などのエッチングストッパ膜ＥＳ１が形成されている。そのエッチングストッパ膜ＥＳ１上にシリコン酸化膜などの層間絶縁膜ＩＬ２が形成されている。層間絶縁膜ＩＬ２およびエッチングストッパ膜ＥＳ１を貫通してプラグＰＧ１に電気的に接続される銅配線ＣＷ１が形成されている。銅配線ＣＷ１はＴａＮ膜などのバリア金属膜ＢＡ２と銅膜ＣＬ１とを含んでいる。プラグＰＧ１にそれぞれ接続する銅配線ＣＷ１は、図３７に示す第１金属配線Ｍ１，Ｍ４，Ｍ５をそれぞれ構成する。なお、上記以外の各ハロ領域は各ゲートの直下の領域に達するように形成されている。
【０１５６】
次に、アクセストランジスタの構造について詳しく説明する。なお、図４０は、図３７に示すＸＸＸＶＩＩＩ−ＸＸＸＶＩＩＩ線に対応する断面線に沿った断面構造を示す。またアクセストランジスタの構造として第１アクセストランジスタＮＡ１を例に説明するが、第２アクセストランジスタＮＡ２も同様の構造を有している。
【０１５７】
図４０を参照して、素子形成領域ＦＲＮ（図４参照）を横切るように形成された第１アクセストランジスタＮＡ１の第１アクセスゲートＡＧ１は、ＳｉＯＮなどの界面層ＳＦ上に、それぞれＬａを含有したＨｆＯ2、ＨｆＳｉＯＮなど所定の誘電率を有するＨｉｇｈ−ｋ膜ＨＫ、ＴｉＮなど所定の仕事関数を有する金属膜ＭＬおよびポリシリコン膜ＰＳを積層させる態様で形成され、ポリシリコン膜ＰＳの表面にはさらにニッケルシリサイドなどの金属シリサイド膜ＳＣＬが形成されている。
【０１５８】
第１アクセスゲートＡＧ１の両側面上には、たとえばシリコン窒化膜などのオフセットスペーサＯＳが形成されている。そのオフセットスペーサＯＳの上には、シリコン酸化膜ＳＯとシリコン窒化膜ＳＮＩからなるサイドウォールスペーサＳＷが形成されている。
【０１５９】
第１アクセスゲートＡＧ１が延在する方向と直交する方向（ゲート長方向）の素子形成領域の部分には、第１ハロ領域ＨＲ１、第２ハロ領域ＨＲ２、エクステンション領域ＥＲ、第１ソース／ドレインＳＤ１および金属シリサイド膜ＳＣＬが形成されている。
【０１６０】
第１ハロ領域ＨＲ１および第２ハロ領域ＨＲ２は、図４０に示すように、一対のソースまたはドレインの互いに対向する部分にそれぞれ隣接した領域にあり、サイドウォールスペーサＳＷの直下の領域から第１アクセスゲートＡＧ１の直下の領域に達するように形成されている。ハロ領域ＨＲの不純物濃度は１×１０18／ｃｍ3〜１×１０19／ｃｍ3のオーダであるが、半導体装置ＳＣＤでは、第２ハロ領域ＨＲ２の不純物濃度は、第１ハロ領域ＨＲ１の不純物濃度よりも高く設定されている。
【０１６１】
ハロ領域ＨＲの不純物濃度プロファイルを図４１に示す。横軸は、第１アクセスゲートＡＧ１の側面下端部の半導体基板ＳＳの表面の部分からの深さ（矢印Ｆ１，Ｆ２）を示し、縦軸はＰ型不純物の不純物濃度を示す。第１ハロ領域ＨＲ１および第２ハロ領域ＨＲ２では、第１アクセスゲートＡＧ１の側面下端部の半導体基板ＳＳの表面の部分において、第２ハロ領域ＨＲ２の不純物濃度は、第１ハロ領域ＨＲ１の不純物濃度よりも高い。
【０１６２】
また、それぞれ表面から所定の深さｆ１、ｆ２において不純物濃度のピーク（極大値）が最初に現れ、第２ハロ領域ＨＲ２の不純物濃度のピークも、第１ハロ領域ＨＲ１の不純物濃度のピークよりも高く、第２ハロ領域ＨＲ２では約６×１０18／ｃｍ3であり、第１ハロ領域ＨＲ１では約５×１０18／ｃｍ3である。ＳＲＡＭメモリセルＭＣ１のエクステンション領域ＥＲの不純物濃度は５×１０20／ｃｍ3〜１×１０21／ｃｍ3であり、ソースまたはドレインの不純物濃度は約５×１０21／ｃｍ3である。
【０１６３】
後述するように、半導体装置ＳＣＤでは、第１アクセストランジスタＮＡ１および第２アクセストランジスタＮＡ２の１対のハロ領域ＨＲのうち、第１記憶ノードＳＮ１および第２記憶ノードＳＮ２に接続されている側の第２ハロ領域ＨＲ２および第４ハロ領域ＨＲ４の不純物濃度が、第１ビット線ＢＬおよび第２ビット線／ＢＬに接続されている側の第１ハロ領域ＨＲ１および第３ハロ領域ＨＲ３の不純物濃度よりも高く設定されていることで、読み出しマージンおよび書き込みマージンを確保することができる。
【０１６４】
次に、半導体装置の製造方法について説明する。半導体装置には、ＳＲＡＭ回路の他にロジック回路なども含まれるが、ここでは、ＳＲＡＭメモリセルのアクセストランジスタおよびドライバトランジスタを形成する方法を中心に説明する。なお、以降に参照する図４２、図４４〜図４６、図４８、図５０、図５２〜図５５では、各図（Ａ）は図３７に示すＸＸＸＶＩＩＩ−ＸＸＸＶＩＩＩ線に対応する断面線に沿った断面構造を示し、各図（Ｂ）は図３７に示すＸＸＸＩＸ−ＸＸＸＩＸ線に対応する断面線に沿った断面構造を示している。
【０１６５】
まず、半導体基板ＳＳの主表面に素子分離領域ＩＲを形成することによって、互いに電気的に分離される素子形成領域ＦＲＮ，ＦＲＰが規定される。次に、素子形成領域ＦＲＮにｐウェルＰＷが形成される。
【０１６６】
次に、図４２（Ａ）および（Ｂ）を参照して、半導体基板ＳＳの表面上に、界面層ＳＦを介在させて、所定の誘電率を有するＨｉｇｈ−ｋ膜ＨＫ、所定の仕事関数を有する金属膜ＭＬおよびポリシリコン膜ＰＳを積層させる態様で、第１アクセスゲートＡＧ１となるゲート構造Ｇと、第１ドライバゲートＤＧ１、第３ドライバゲートＤＧ３となる各々のゲート構造Ｇが形成される。次に、ゲート構造Ｇを覆うように半導体基板ＳＳ上に、たとえばシリコン窒化膜（図示せず）が形成される。次に、そのシリコン窒化膜に異方性エッチングを施すことにより、ゲート構造Ｇの両側面にオフセットスペーサＯＳが形成される。
【０１６７】
次に、図４３を参照して、所定の写真製版処理を施すことにより、各ハロ領域ＨＲを形成するための注入マスクとなるレジストマスクＲＭ１１が形成される。レジストマスクＲＭ１１はＮＭＩＳ領域ＲＮを露出し、ＰＭＩＳ領域ＲＰを覆うようにパターン形成される。レジストマスクＲＭ１１は、第１アクセスゲートＡＧ１、第１ドライバゲートＤＧ１、第３ドライバゲートＤＧ３となる各々のゲート構造Ｇを１つの開口で露出し、第２アクセスゲートＡＧ２、第２ドライバゲートＤＧ２、第４ドライバゲートＤＧ４となる各々のゲート構造Ｇを１つの開口で露出するパターンに形成される。すなわちレジストマスクＲＭ１１の個々の開口部は、隣接するＳＲＡＭメモリセルＭＣ１とＳＲＡＭメモリセルＭＣ２とを跨ぐように連続的に形成される。
【０１６８】
次に、図４４（Ａ）および（Ｂ）を参照して、レジストマスクＲＭ１１を注入マスクとして、たとえばボロンを、ゲート構造Ｇが延在する方向と略直交する一方から、半導体基板ＳＳの主表面に垂直な方向に対し斜め（θ＝約７度）に注入することにより、露出しｐウェルＰＷにｐ型不純物領域ＰＩＲが形成される。
【０１６９】
次に、図４５（Ａ）および（Ｂ）を参照して、同じレジストマスクＲＭ１１を注入マスクとして、たとえばボロンを、ゲート構造Ｇが延在する方向と略直交する一方と逆方向の他方から、半導体基板ＳＳの主表面に垂直な方向に対し斜め（θ＝約７度）に注入することにより、露出したｐウェルＰＷにｐ型不純物領域ＰＩＲが形成される。なお、図４４（Ａ）および（Ｂ）に示す工程の注入と図４５（Ａ）および（Ｂ）に示す工程の注入では、同じ注入量および同じ注入エネルギーをもってボロンが注入される。また、注入量および注入エネルギーとしては、異なる注入量および異なる注入エネルギーにしてもよい。
【０１７０】
次に、図４６（Ａ）および（Ｂ）を参照して、同じレジストマスクＲＭ１１を注入マスクとして、たとえば、リンまたは砒素を、半導体基板ＳＳの主表面に垂直な方向から半導体基板ＳＳ内に注入することにより、露出したｐウェルＰＷの表面から所定の深さにわたりエクステンション領域ＥＲが形成される（エクステンション注入）。その後、レジストマスクＲＭ１１が除去される。なお、図４６に示すエクステンション注入工程は、図４３に示すマスク形成工程後、図４４（Ａ）および（Ｂ），図４５（Ａ）および（Ｂ）に示すハロ注入工程よりも前に行ってもよい。
【０１７１】
次に、図４７を参照して、ＮＭＩＳ領域ＲＮを覆い、ＰＭＩＳ領域ＲＰを露出するレジストマスクＲＭ１２が形成される。次に、素子形成領域ＦＲＮにハロ領域ＨＲを形成する工程と同様にして、レジストマスクＲＭ１２を注入マスクとして、たとえばリンまたは砒素を、半導体基板ＳＳの主表面に垂直な方向から半導体基板ＳＳ内に注入することにより、素子形成領域ＦＲＰにハロ領域（図示せず）が形成される。次に、レジストマスクＲＭ１２を注入マスクとして、たとえばボロンを、半導体基板ＳＳの主表面に垂直な方向から半導体基板ＳＳ内に注入することにより、エクステンション領域（図示せず）が形成される。その後、レジストマスクＲＭ１２が除去される。
【０１７２】
次に、ゲート構造Ｇ（第１アクセスゲートＡＧ１、ダミーゲートＤＵ、第１ドライバゲートＤＧ１、第３ドライバゲートＤＧ３など）を覆うように、たとえばシリコン酸化膜とシリコン窒化膜（図示せず）が順次形成される。次に、図４８（Ａ）および（Ｂ）を参照して、そのシリコン酸化膜とシリコン窒化膜とに異方性エッチングを施すことにより、ゲート構造Ｇの両側面上に、シリコン酸化膜ＳＯとシリコン窒化膜ＳＮＩとからなるサイドウォールスペーサＳＷが形成される。
【０１７３】
次に、図４９を参照して、ＮＭＩＳ領域ＲＮを露出し、ＰＭＩＳ領域ＲＰを覆うレジストマスクＲＭ１３が形成される。レジストマスクＲＭ１３はレジストマスクＲＭ１１と同じフォトマスクによって形成される。次に、図５０（Ａ）および（Ｂ）を参照して、レジストマスクＲＭ１３（図４９）およびサイドウォールスペーサＳＷなどを注入マスクとして、たとえばリンまたは砒素を、半導体基板ＳＳの主表面に垂直な方向から半導体基板ＳＳ内に注入することにより、露出したｐウェルＰＷの表面から所定の深さにわたり第１ソース／ドレインＳＤ１、第３ソース／ドレインＳＤ３、第５ソース／ドレインＳＤ５が形成される。その後、レジストマスクＲＭ１３が除去される。
【０１７４】
次に、図５１を参照して、ＮＭＩＳ領域ＲＮを覆い、ＰＭＩＳ領域ＲＰを露出するレジストマスクＲＭ１４が形成される。次に、レジストマスクＲＭ１４およびサイドウォールスペーサＳＷなどを注入マスクとして、たとえばボロンを、半導体基板ＳＳの主表面に垂直な方向から半導体基板ＳＳ内に注入することにより、露出した素子形成領域ＦＲＰの表面から所定の深さにわたりソース／ドレイン（図示せず）が形成される。その後、レジストマスクＲＭ１４が除去される。
【０１７５】
次に、図５２（Ａ）および（Ｂ）を参照して、所定のアニール処理を施すことにより、注入された不純物を熱拡散させることによって、第１ソース／ドレインＳＤ１、第３ソース／ドレインＳＤ３、第５ソース／ドレインＳＤ５、エクステンション領域ＥＲ、第１ハロ領域ＨＲ１、第２ハロ領域ＨＲ２、第５ハロ領域ＨＲ５、第６ハロ領域ＨＲ６、第９ハロ領域ＨＲ９、第１０ハロ領域ＨＲ１０が活性化される。
【０１７６】
このとき、不純物が熱拡散することで、第１ソース／ドレインＳＤ１、第３ソース／ドレインＳＤ３、第５ソース／ドレインＳＤ５、エクステンション領域ＥＲ第１ハロ領域ＨＲ１、第２ハロ領域ＨＲ２、第５ハロ領域ＨＲ５、第６ハロ領域ＨＲ６、第９ハロ領域ＨＲ９、第１０ハロ領域ＨＲ１０は、横方向と縦（深さ）方向に広がることになる。
【０１７７】
次に、図５３（Ａ）および（Ｂ）を参照して、サリサイドプロセスにより、露出している第１ソース／ドレインＳＤ１、第３ソース／ドレインＳＤ３、第５ソース／ドレインＳＤ５、第１アクセスゲートＡＧ１、第１ドライバゲートＤＧ１、第３ドライバゲートＤＧ３のポリシリコン膜ＰＳの表面に、たとえばニッケルシリサイドなどの金属シリサイド膜ＳＣＬが形成される。
【０１７８】
次に、図５４（Ａ）および（Ｂ）を参照して、第１アクセスゲートＡＧ１、第１ドライバゲートＤＧ１および第３ドライバゲートＤＧ３を覆うように、たとえば、シリコン窒化膜などのストレスライナー膜ＳＬが形成される。そのストレスライナー膜ＳＬを覆うように、シリコン酸化膜（たとえばＴＥＯＳ膜）などの層間絶縁膜ＩＬ１が形成される。
【０１７９】
次に、図５５（Ａ）および（Ｂ）を参照して、層間絶縁膜ＩＬ１に異方性エッチングを施すことにより、金属シリサイド膜ＳＣＬを露出するコンタクトホールＣＨが形成される。次に、コンタクトホールＣＨの内壁を覆うように、チタンナイトライド（ＴｉＮ）などのバリア金属膜ＢＡ１が形成され、さらに、そのバリア金属膜ＢＡ１の上にコンタクトホールＣＨ内を充填するようにタングステン膜ＴＬ１が形成される。
【０１８０】
次に、化学的機械研磨処理（ＣＭＰ）を施すことにより、層間絶縁膜ＩＬ１の上面上に位置するバリア金属膜およびタングステン膜の部分が除去されて、図５５（Ａ）および（Ｂ）に示すように、コンタクトホールＣＨ内に、バリア金属膜ＢＡ１とタングステン膜ＴＬ１を含むプラグＰＧ１が形成される。
【０１８１】
なお、本実施の形態のこれ以外の構成および製造方法は、上述した実施の形態１の構成および製造方法と同様であるため同一の要素については同一の符号を付し、その説明を繰り返さない。
【０１８２】
次に本実施の形態の半導体装置の作用効果について説明する。
本実施の形態の半導体装置ＳＣＤによれば、第１アクセストランジスタＮＡ１は第１ソース／ドレインＳＤ１の他方に隣接する第１ハロ領域ＨＲ１と、第１ソース／ドレインＳＤ１の一方に隣接し、第１ハロ領域ＨＲ１の不純物濃度より高い不純物濃度を有する第２ハロ領域ＨＲ２とを含んでいる。また第２アクセストランジスタＮＡ２は第２ソース／ドレインＳＤ２の他方に隣接する第３ハロ領域ＨＲ３と、第２ソース／ドレインＳＤ２の一方に隣接し、第３ハロ領域ＨＲ３の不純物濃度より高い不純物濃度を有する第４ハロ領域ＨＲ４とを含んでいる。
【０１８３】
読出しマージンおよび書込みマージンの双方を確保する手段として、電流の流れる向きにより電流特性が異なるという非対称な性質をもつトランジスタをアクセストランジスタに用いることが有効である。半導体装置ＳＣＤでは、第１アクセストランジスタＮＡ１において第２ハロ領域ＨＲ２の不純物濃度が第１ハロ領域ＨＲ１の不純物濃度よりも高く設定されており、第２アクセストランジスタＮＡ２において第４ハロ領域ＨＲ４の不純物濃度が第３ハロ領域ＨＲ３の不純物濃度よりも高く設定されている。つまり、第１アクセストランジスタＮＡ１および第２アクセストランジスタＮＡ２は非対称ハロ領域ＨＲを有している。
【０１８４】
図５６を参照して、非対称ハロ領域ＨＲによる動作マージンの向上について説明する。代表的に第１アクセストランジスタＮＡ１について説明するが、第２アクセストランジスタＮＡ２についても同様である。第１アクセストランジスタＮＡ１において、相対的に不純物濃度が高い第２ハロ領域ＨＲ２が形成された側に位置する第１ソース／ドレインＳＤ１の一方から相対的に不純物濃度が低い第１ハロ領域ＨＲ１が形成された側に位置する第１ソース／ドレインＳＤ１の他方に向かって流れる電流を電流ＩＦとし、その逆方向に向かって流れる電流を電流ＩＳとする。
【０１８５】
図５７を参照して、同一のソース対ドレイン電圧における、電流ＩＦ，ＩＳとソース対ゲート電圧Ｖｇｓとの関係を説明する。すなわち、第２ハロ領域ＨＲ２側の第１ソース／ドレインＳＤ１の一方から第１ハロ領域ＨＲ１側の第１ソース／ドレインＳＤ１に電流が流れる際の第１アクセストランジスタＮＡ１のしきい値電圧は、その逆の第１ハロ領域ＨＲ１側の第１ソース／ドレインＳＤ１の他方から第２ハロ領域ＨＲ２側の第１ソース／ドレインＳＤ１の一方に電流が流れる際の第１アクセストランジスタＮＡ１のしきい値電圧よりも低くなる。
【０１８６】
このことから、不純物濃度が相対的に高い第２ハロ領域ＨＲ２を第１記憶ノードＳＮ１側に形成し、不純物濃度が相対的に低い第１ハロ領域ＨＲ１を第１ビット線ＢＬ側に形成することで、読出し時において第１ビット線ＢＬから第１記憶ノードＳＮ１への電流を抑えやすく、かつ、書き込み時には第１記憶ノードＳＮ１から第１ビット線ＢＬへの電流を増加させやすくすることができる。
【０１８７】
ＳＲＡＭメモリセルの読み出しマージンを確保するためにはβ比を高くすることが望ましく、書き込みマージンを高くするためにはγ比を高くすることが望ましい。γ比はロードトランジスタに対するアクセストランジスタの電流比（アクセストランジスタとロードトランジスタとの間で、ソース対ゲート電圧およびソース対ドレイン電圧はともに同一）で表される。
【０１８８】
本実施の形態では、β比を劣化させることなくγ比を高くすることができ、また、γ比を劣化させることなくβ比を高くすることができる。あるいは、β比とγ比の双方を高くすることができる。その結果、読み出しマージンと書き込みマージンを拡大することができる。
【０１８９】
本実施の形態の半導体装置ＳＣＤでは、平面レイアウトにおいて、第１アクセスゲートＡＧ１および第２アクセスゲートＡＧ２、第１ドライバゲートＤＧ１、第２ドライバゲートＤＧ２、第１ロードゲートＬＧ１および第２ロードゲートＬＧ２の各々は同一方向に延在するように形成されている。そのため、ハロ領域ＨＲを形成する際に、ハロ注入を２ステップ化（２方向）することができる。これにより、不純物ゆらぎ起因のローカルばらつきを低減することができる。
【０１９０】
また、ゲートが同一方向に形成されているため、マスクずれに起因してハロ領域ＨＲが十分に形成されないことを低減することができる。そのため、マスクずれに起因するローカルばらつきを低減することができる。
【０１９１】
本実施の形態の半導体装置ＳＣＤでは、ＳＲＡＭメモリセルＭＣ１とＳＲＡＭメモリセルＭＣ２とにおいて、第１ドライバトランジスタＮＤ１、第２ドライバトランジスタＮＤ２、第１ロードトランジスタＰＬ１、第２ロードトランジスタＰＬ２のそれぞれは、平面レイアウトにおいて線対称（鏡面対称）に配置されている。
【０１９２】
そのため、ＳＲＡＭメモリセルＭＣ１とＳＲＡＭメモリセルＭＣ２とにおいて、第１ドライバトランジスタＮＤ１と第２ドライバトランジスタＮＤ２とを覆う直線状のレジストマスクＲＭ１１，ＲＭ１２を用いてハロ領域ＨＲを形成するためにハロ注入することができる。また第１ロードトランジスタＰＬ１と第２ロードトランジスタＰＬ２とを覆う直線状のレジストマスクを用いてハロ領域ＨＲを形成するためにハロ注入することができる。このため、不純物ゆらぎ起因のローカルばらつきを低減することができる。
【０１９３】
また、エクステンション領域ＥＲとハロ領域ＨＲとを同じレジストマスクＲＭ１１，ＲＭ１２で形成することができる。さらにエクステンション領域ＥＲとハロ領域ＨＲとを形成するレジストマスクＲＭ１１，ＲＭ１２とソース／ドレインを形成するレジストマスクＲＭ１３，ＲＭ１４とを同じＩｍｐｌａマスク（フォトマスク）で形成することができる。このため、生産コストを低減することができる。
【０１９４】
また、ハロ注入に用いられるレジストマスクＲＭ１１，ＲＭ１２では、開口部（抜きのパターン）として隣接するゲート間に比べて十分に大きい開口部が形成される。これにより、半導体基板ＳＳの主表面に対して斜めにハロ注入してもレジストマスクＲＭ１１，ＲＭ１２によってハロ注入が遮断されることが抑制される。このため、ハロ領域ＨＲを確実に形成することができる。
【０１９５】
本実施の形態の半導体装置ＳＣＤでは、平面レイアウトにおいて、１対の第３ソース／ドレインＳＤ１の一方から他方に向かう第３の方向Ｄ３と、１対の第５ソース／ドレインＳＤ５の一方から他方に向かう第５の方向Ｄ５とが反対であり、かつ１対の第４ソース／ドレインＳＤ４の一方から他方に向かう第４の方向Ｄ４と、１対の第６ソース／ドレインＳＤ６の一方から他方に向かう第６の方向Ｄ６とが反対である。そして、平面レイアウトにおいて、１対の第５ソース／ドレインＳＤ５の一方から他方に向かう第５の方向Ｄ５と、１対の第６ソース／ドレインＳＤ６の一方から他方に向かう第６の方向Ｄ６とが同じである。そしてＳＲＡＭメモリセルＭＣ１およびＳＲＡＭメモリセルＭＣ２のそれぞれの第５の方向Ｄ５同士が互いに同じ方向であり、かつ第６の方向Ｄ６同士が互いに同じ方向である。
【０１９６】
第１ドライバトランジスタＮＤ１〜第４ドライバトランジスタＮＤ４に非対称ハロ領域が形成されるが、第１ドライバトランジスタＮＤ１と第３ドライバトランジスタＮＤ３とは互いに向きが反対であり、第２ドライバトランジスタＮＤ２と第４ドライバトランジスタＮＤ４とは互いに向きが反対である。そのため、第１ドライバトランジスタＮＤ１と第３ドライバトランジスタＮＤ３とで非対称ハロ領域の影響がキャンセルされる。また第２ドライバトランジスタＮＤ２と第４ドライバトランジスタＮＤ４とで非対称ハロ領域の影響がキャンセルされる。このため、第１ドライバトランジスタＮＤ１および第３ドライバトランジスタＮＤ３と、第２ドライバトランジスタＮＤ２および第４ドライバトランジスタＮＤ４とによって、セルの左右インバータ特性はバランスが確保される。したがって、セル特性を向上させることができる。
【０１９７】
（実施の形態５）
本発明の実施の形態５の半導体装置では、実施の形態１の半導体装置と比較して、ドライバトランジスタのしきい値電圧がアクセストランジスタのしきい値電圧より高くなっている点で主に異なっている。
【０１９８】
図５８を参照して、第１アクセストランジスタＮＡ１および第２アクセストランジスタＮＡ２は非対称ハロ領域が形成されており、それぞれ濃いハロ領域ＤＨＩが形成されている。第１ドライバトランジスタＮＤ１および第３ドライバトランジスタＮＤ３は、第１アクセストランジスタＮＡ１より高いしきい値電圧（Ｈｖｔｈ）を有するように形成されている。第２ドライバトランジスタＮＤ２および第４ドライバトランジスタＮＤ４は第２アクセストランジスタＮＡ２より高いしきい値電圧（Ｈｖｔｈ）を有するように形成されている。
【０１９９】
本実施の形態の半導体装置ＳＣＤの製造方法において、第１，第２アクセストランジスタＮＡ１，ＮＡ２、第１〜第４ドライバトランジスタＮＤ１〜ＮＤ４にハロ領域ＨＲを形成するためのハロ注入が行われる。その後、図５９を参照して、第１〜第４ドライバトランジスタＮＤ１〜ＮＤ４を開口するようにレジストマスクＲＭ２１が形成される。レジストマスクＲＭ２１を注入マスクとして、２方向ハロ注入が行われる。
【０２００】
これにより、第１ドライバトランジスタＮＤ１〜第４ドライバトランジスタＮＤ４の各々のドライバゲートＤＧ１〜ＤＧ４の直下の領域においてハロ領域の濃度が高くなる。そのため、第１〜第４ドライバトランジスタＮＤ１〜ＮＤ４のしきい値電圧が第１および第２アクセストランジスタＮＡ１，ＮＡ２のしきい値電圧より高くなる。
【０２０１】
なお、本実施の形態のこれ以外の構成および製造方法は、上述した実施の形態１の構成および製造方法と同様であるため同一の要素については同一の符号を付し、その説明を繰り返さない。
【０２０２】
本実施の形態の半導体装置ＳＣＤによれば第１ドライバトランジスタＮＤ１および第２ドライバトランジスタＮＤ２は、第１アクセストランジスタＮＡ１および第２アクセストランジスタＮＡ２のしきい値電圧より高いしきい値電圧を有するように設けられている。そのため、第１ドライバトランジスタＮＤ１および第２ドライバトランジスタＮＤ２のリーク電流を低減することができる。これにより、セル特性のばらつきを低減させることができる。また、消費電力を低減することができる。
【０２０３】
（実施の形態６）
本発明の実施の形態６の半導体装置では、アクセストランジスタを形成する活性領域が複数のＳＲＡＭメモリセル間も連続して延伸している点と、接地配線の上層と下層とを電気的に接続するシャントが形成されている点で主に異なっている。
【０２０４】
図６０は、ＳＲＡＭメモリセルの各トランジスタと第３金属配線との接続関係を示す概略平面図である。図６１は、各トランジスタと第１金属配線との接続構造を示す概略平面図である。図６２は、図６１においてＳＲＡＭメモリセルＭＣ１の第１アクセストランジスタＮＡ１と、ダミートランジスタＤＮＭとを通るように第１アクセスゲートＡＧ１の延在方向に直交する断面線ＬＸＩＩ−ＬＸＩＩに沿う概略断面図である。図６３は、第２の金属配線と第３の金属配線との接続構造を示す平面図である。図６４は、図６０の平面レイアウトにあわせて示したＳＲＡＭメモリセルの等価回路を示す図である。
図６０および図６１を参照して、平面レイアウトにおいて、第１ビット線ＢＬおよび第２ビット線／ＢＬはＳＲＡＭメモリセルＭＣ１を横断して延在している。ＳＲＡＭメモリセルＭＣ１と図示しないＳＲＡＭメモリセルＭＣ２とは、第１ビット線ＢＬおよび第２ビット線／ＢＬが延在する方向に互いに隣接して配置されている。
【０２０５】
ＳＲＡＭメモリセルＭＣ１およびＳＲＡＭメモリセルＭＣ２（図示せず）の第１アクセストランジスタＮＡ１の第１ソース／ドレインＳＤ１および第２アクセストランジスタＮＡ２の第２ソース／ドレインＳＤ２を形成する活性領域ＡＲは、連続して延びて、ＳＲＡＭメモリセルＭＣ１とＳＲＡＭメモリセルＭＣ２（図示せず）とを横断するように設けられている。
【０２０６】
第１アクセストランジスタＮＡ１側に形成されたダミートランジスタＤＮＭのダミーゲートＤＵはコンタクトＣ３、第１金属配線Ｍ１５、ヴィアホールＶ１２、第２金属配線Ｍ２８、ヴィアホールＶ２３を介してワード線ＷＬに電気的に接続されている。第２アクセストランジスタＮＡ２側に形成されたダミーゲートＤＵはコンタクトＣ１３、第１金属配線Ｍ１６、ヴィアホールＶ１３、第２金属配線Ｍ２９、ヴィアホールＶ２４を介してワード線ＷＬに電気的に接続されている。
【０２０７】
図６２を参照して、ダミートランジスタＤＮＭのダミーゲートＤＵに常時接地電気が印加されている。そのため、ダミートランジスタＤＮＭは、常時オフとなる。したがって、ダミートランジスタＤＮＭには電流が流れない。
【０２０８】
図６０および図６３を参照して、代表的にＳＲＡＭメモリセルＭＣ１について説明するが、ＳＲＡＭメモリセルＭＣ２についても同様である。ＳＲＡＭメモリセルＭＣ１において、第２金属配線である接地配線（下層配線）ＶＳＳが平面レイアウトにおいて第１ビット線ＢＬに沿うように形成されている。第３金属配線である接地配線（上層配線）ＶＳＳが接地配線（下層配線）ＶＳＳの上に配置されている。接地配線（上層配線）ＶＳＳは平面視において接地配線（下層配線）ＶＳＳと交差する方向に延びるように形成されている。
【０２０９】
第３ドライバトランジスタＮＤ３の上において、接地配線（下層配線）ＶＳＳと設置配線（上層配線）ＶＳＳとがシャントであるヴィアホールＶ２５によって電気的に接続されている。第４ドライバトランジスタＮＤ４の上において、接地配線（下層配線）ＶＳＳと設置配線（上層配線）ＶＳＳとがシャントであるヴィアホールＶ２６によって電気的に接続されている。
【０２１０】
図６４に示すように、第１アクセストランジスタＮＡ１側に形成されたダミートランジスタＤＮＭは第１ビット線ＢＬに電気的に接続されており、第２アクセストランジスタＮＡ２側に形成されたダミートランジスタＤＮＭは第２ビット線／ＢＬに電気的に接続されている。
【０２１１】
図６５に示すように、本実施の形態の半導体装置ＳＣＤにおいても実施の形態１と同様にローカルインタコネクタＬＩＣを適用することができる。この場合、ローカルインタコネクタＬＩＣの構造および製造方法は実施の形態１と同様である。
【０２１２】
なお、本実施の形態のこれ以外の構成および製造方法は、上述した実施の形態１の構成および製造方法と同様であるため同一の要素については同一の符号を付し、その説明を繰り返さない。
【０２１３】
本実施の形態の半導体装置ＳＣＤによれば、平面レイアウトにおいて、第１ビット線ＢＬおよび第２ビット線／ＢＬがＳＲＡＭメモリセルＭＣ１を横断して延在する方向に互いに隣接して配置されたＳＲＡＭメモリセルＭＣ１およびＳＲＡＭメモリセルＭＣ２の第１アクセストランジスタＮＡ１および第２アクセストランジスタＮＡ２の第１ソース／ドレインＳＤ１および第２ソース／ドレインＳＤを形成する活性領域ＡＲは、連続して延びて、ＳＲＡＭメモリセルＭＣ１およびＳＲＡＭメモリセルＭＣ２を横断するように設けられている。
【０２１４】
活性領域ＡＲが連続して延びるように形成されているため、活性領域ＡＲを形成するためのマスクずれなどによる仕上がり寸法のばらつきを小さくすることができる。また活性領域ＡＲが長方形に形成されるため、ＲＤＲ（Ｒｅｓｔｒｉｄｔｅｄ  Ｄｅｓｉｇｎ  Ｒｕｌｅ）の観点よりリソグラフィが容易になる。そのため微細加工が容易になる。これにより、グローバルばらつきを低減することができる。
【０２１５】
また活性領域ＡＲが連続して延びるように形成されているため、活性領域ＡＲにかかるストレスによってオン電流（Ｉｏｎ）が向上する。そのため、セル電流が増加する。これにより動作速度を向上することができる。
【０２１６】
本実施の形態の半導体装置ＳＣＤによれば、ＳＲＡＭメモリセルＭＣ１およびＳＲＡＭメモリセルＭＣ２のそれぞれは、接地配線（下層配線）ＶＳＳと、接地配線（下層配線）ＶＳＳの上に位置し、かつ平面視において接地配線（下層配線）ＶＳＳと交差する方向に延びる接地配線（上層配線）ＶＳＳとを含んでいる。接地配線（下層配線）ＶＳＳと接地配線（上層配線）ＶＳＳとが電気的に接続されている。
【０２１７】
接地配線（下層配線）ＶＳＳと接地配線（上層配線）ＶＳＳとがシャントで電気的に接続されているため、接地配線ＶＳＳがメッシュ状に形成される。そのため、ＩＲドロップを低減することができる。
【０２１８】
上記の各実施の形態は、適時組み合わせることができる。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることを意図される。
【産業上の利用可能性】
【０２１９】
本発明は、ＳＲＡＭを備えた半導体装置に特に有利に適用され得る。
【符号の説明】
【０２２０】
ＡＧ１  第１アクセスゲート、ＡＧ２  第２アクセスゲート、ＡＲ  活性領域、ＢＡ１〜ＢＡ５  バリア金属膜、ＢＬ  第１ビット線、／ＢＬ  第２ビット線、Ｃ１〜Ｃ２１  コンタクト、ＣＨ  コンタクトホール、ＣＬ１〜ＣＬ３  銅膜、ＣＷ１〜ＣＷ３  銅配線Ｄ１〜Ｄ６  第１の方向〜第６の方向、ＤＧ１〜ＤＧ４  第１ドライバゲート〜第４ドライバゲート、ＤＨＩ  濃いハロ領域、ＤＮＭ  ダミートランジスタ、ＤＵ  ダミーゲート、ＥＲ  エクステンション領域、ＥＳ１，ＥＳ２  エッチングストッパ膜、ＦＲＮ，ＦＲＰ  素子形成領域、Ｇ  ゲート構造、ＨＫ  Ｈｉｇｈ−ｋ膜、ＨＲ  ハロ領域、ＨＲ１〜ＨＲ１２  第１ハロ領域〜第１２ハロ領域、ＩＦ，ＩＳ  電流、ＩＬ１〜ＩＬ５  層間絶縁膜、ＩＯ  ＩＯ領域、ＩＲ  素子分離領域、ＬＣ  ロジック回路、ＬＧ１，ＬＧ２  ロードゲート、ＬＩＣ  ローカルインタコネクタ、Ｍ１〜Ｍ３２  金属配線、ＭＡ  ＳＲＡＭセルアレイ、ＭＣ  主制御回路、ＭＣ１，ＭＣ２  ＳＲＡＭメモリセル、ＭＬ  金属膜、ＮＡ１  第１アクセストランジスタ、ＮＡ２  第２アクセストランジスタ、ＮＤ１〜ＮＤ４  第１ドライバトランジスタ〜第４ドライバトランジスタ、ＯＳオフセットスペーサ、ＰＧ１，ＰＧ２  プラグ、ＰＩＲ  型不純物領域、ＰＬ１  第１ロードトランジスタ、ＰＬ２  第２ロードトランジスタ、ＰＳ  ポリシリコン膜、ＰＷ  ｐウェル、Ｒ１２〜ＲＭ２１  レジストマスク、ＲＮ  ＮＭＩＳ領域、ＲＰ  ＰＭＩＳ領域、ＳＤ１〜ＳＤ６  第１ソース／ドレイン〜第６ソース／ドレイン、ＳＡ  センスアンプ、ＳＣＬ  金属シリサイド膜、ＳＣＤ  半導体装置、ＳＦ  界面層、ＳＬ  ストレスライナー膜、ＳＮ１  第１記憶ノード、ＳＮ２  第２記憶ノード、ＳＮＩ  シリコン窒化膜、ＳＯ  シリコン酸化膜、ＳＲ  ＳＲＡＭ部  、ＳＳ  半導体基板、ＳＷ  サイドウォールスペーサ、Ｔ１，Ｔ２  アクセストランジスタ、Ｔ３，Ｔ４  ドライバトランジスタ、Ｔ５，Ｔ６  ロードトランジスタ、ＴＬ１，ＴＬ２  タングステン膜、Ｖ１〜Ｖ２４  ヴィアホール、ＶＤＤ  電源配線、Ｖｇｓ  ソース対ゲート電圧、ＶＬ  境界線、ＶＳＳ  接地配線（接地電位）、ＷＡ１〜ＷＡ４  ゲート幅、ＷＤ  ライトドライバ、ＷＬ  ワード線、ＸＤ  Ｘデコーダ、ＹＤ  Ｙデコーダ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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