(57)【特許請求の範囲】
【請求項１】
２系統以上の電源を供給可能な電源供給手段と、
前記電源供給手段の制御手段を有する第１のユニットと、
前記電源供給手段から供給される第１の電源、及び前記電源供給手段から前記第１のユニットに供給された電源から所定電圧に生成された第２の電源が供給される第２のユニットと、
前記第１のユニットと前記第２のユニット間の信号線を結合する第１のコネクタと、
前記第２のユニットに前記第１のユニットから前記第２の電源を供給するための第２のコネクタと、
を備え、
前記２系統以上の電源のうち１系統の電源はシステム電源をＯＮすることによって自動的に供給され、他の１系統の電源は前記第１のユニットから前記電源供給手段への制御信号に基づいて供給される電子機器であって、
前記第２のコネクタから電源供給が行われない状態になったとき、前記第１のユニットから出力される前記制御信号の出力を禁止する手段を備えていること
を特徴とする電子機器。
【請求項２】
請求項１記載の電子機器であって、
前記制御信号の出力を禁止する手段は、前記制御手段から前記電源供給手段への信号線であり、
当該信号線が前記第２のコネクタに実装されていること
を特徴とする電子機器。
【請求項３】
請求項１記載の電子機器であって、
前記制御信号の出力を禁止する手段は、前記第２のコネクタの接続の有無を検知する検知信号に基づいて前記電源供給手段への制御信号の出力の是非を判断すること
を特徴とする電子機器。
【請求項４】
請求項３記載の電子機器であって、
前記電源供給手段への制御信号の出力の是非の判断は、前記制御手段に搭載されたソフトウェアによって実行されること
を特徴とする電子機器。
【請求項５】
請求項３記載の電子機器であって、
前記電源供給手段への制御信号の出力の是非の判断は、ロジック回路からなる前記制御手段によって実行されること
を特徴とする電子機器。
【請求項６】
請求項３ないし５のいずれか１項に記載の電子機器であって、
前記第２のコネクタの接続の有無を検知する検知信号は、前記第２のユニット側がＧＮＤ接続され、前記第１のユニット側が前記制御手段に接続された信号線のＨ又はＬ信号であること
を特徴とする電子機器。
【請求項７】
請求項３ないし６のいずれか１項に記載の電子機器であって、
前記電源供給手段へ制御信号を出力する信号線は、前記第１のコネクタに実装されていること
を特徴とする電子機器。
【請求項８】
請求項１記載の電子機器であって、
前記第１のユニットから出力される前記制御信号の出力を禁止する手段に代えて前記第２のユニットに供給される前記第１の電源の供給を遮断する手段を備えていること
を特徴とする電子機器。
【請求項９】
請求項８記載の電子機器であって、
前記第１の電源の供給を遮断する手段は、前記第２のコネクタの接続の有無を検知する検知信号に基づいて前記第１の電源の供給の是非を判断すること
を特徴とする電子機器。
【請求項１０】
請求項９記載の電子機器であって、
前記第２のコネクタの接続の有無を検知する検知信号は、前記第１のユニット側がＧＮＤ接続され、前記第２のユニット側が前記遮断する手段に接続された信号線のＨ又はＬ信号であること
を特徴とする電子機器。
【請求項１１】
請求項７記載の電子機器であって、
前記信号線が第１のコネクタの中央部もしくはその近傍に実装されていること
を特徴とする電子機器。
【請求項１２】
請求項７記載の電子機器であって、
前記信号線が第１のコネクタの両端部からそれぞれ１／３の範囲内に実装されていること
を特徴とする電子機器。
【請求項１３】
請求項１ないし１２のいずれか１項に記載の電子機器が画像形成手段を備えていることを特徴とする画像形成装置。
【請求項１４】
２系統以上の電源を供給可能な電源供給手段と、
前記電源供給手段の制御手段を有する第１のユニットと、
前記電源供給手段から供給される第１の電源、及び前記電源供給手段から前記第１のユニットに供給された電源から所定電圧に生成された第２の電源が供給される第２のユニットと、
前記第１のユニットと前記第２のユニット間の信号線を結合する第１のコネクタと、
前記第２のユニットに前記第１のユニットから前記第２の電源を供給するための第２のコネクタと、
を備え、
前記２系統以上の電源のうち１系統の電源はシステム電源をＯＮすることによって自動的に供給され、他の１系統の電源は前記第１のユニットから前記電源供給手段への制御信号に基づいて供給される電子機器の電源供給方法であって、
前記第２のコネクタから電源供給が行われない状態になったとき、前記第１のユニットから出力される前記制御信号の出力を禁止すること
を特徴とする電子機器の電源供給方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、２つのユニットのデータ線や信号線をコネクタで繋ぐ形式の基板を備えた電子機器に係り、特に、前記コネクタを使用して電源供給を行う際の電源制御に特徴のある複写機、プリンタ、ファクシミリ、デジタル複合機などの画像形成装置などの電子機器に関する。
【背景技術】
【０００２】
２つのユニット（例えばユニットＡ，ユニットＢとする）のデータ線あるいは信号線を繋ぐには、ボード  トゥ  ボードのコネクタを使用し、データあるいは信号を伝達するようにすることが一般的に行われている。ただし、機器の構造的な制約から、ボード  トゥ  ボードのコネクタでは接続できない場合は、フレキシブル・ハーネスなどで接続される場合もある。この場合、電源はフレキシブル・ハーネスの１ピンあたりの電流容量の規格から、別に設けられることも多く、機器の構成はフレキシブル・ハーネス（信号線の伝達手段）と電源ケーブル（電源の伝達手段）という構成になるのが一般的である。
【０００３】
ところで、昨今のＭＦＰ（デジタル複合機）などの機器は、省エネルギ（以下、省エネと称す）の観点から電源系統をいくつかに分け、省エネ時に一方の電源を切ることによって省エネを達成しているものも多い。電源系統をいくつかに分け、省エネ時に一方の電源を切るというのは、例えば、機器の電源を入れたときにＯＮされ、常にＯＮされているＶＥ系電源と、ユニットＡで制御されるＶ系電源で構成され、省エネ時はＶ系電源を切断することで省エネを達成するなどである。その場合、ユニットＡがＰＳＵを制御するために、制御信号が必用であり、フレキシブル・ハーネスで伝達されていた。つまり、２つのコネクタにて信号（フレキシブル・ハーネス）と電源（電源ケーブル）を伝達し、制御信号がフレキシブル・ハーネス側にアサインされている構成は既に知られている。
【０００４】
図５は本発明の対象となっている従来例に係る機器、ここでは画像形成手段を備えた電子機器としてのＭＦＰの要部の構成を示すブロック図である。同図において、ＭＦＰは、ＰＳＵ（電源供給装置）１、ユニットＡ、ユニットＢ、及びＯＰＵ（操作パネル）１０を備えている。ＰＳＵ１は、システム電源ＯＮによって自動的に供給される電源５ＶＥと、ユニットＡからのＰＯＮＥＮＧ信号にて供給される電源５Ｖ（電源Ａ）と、ＦＥＴ（電界効果型トランジスタ）１１を備え、２系統の電源を供給できるようになっている。
【０００５】
ユニットＡはＣＰＵ２１と、ＲＥＧ（レギュレータ）２２を備え、ＣＰＵ２１には５ＶＥが接続され、ＲＥＧ２２には５Ｖが接続されている。ユニットＡでは、５ＶＥが投入されたあと、ハード、及びソフト手段にてＰＯＮＥＮＧ信号を制御する機能を有する。また、５ＶがＲＥＧ２２に供給されるとＲＥＧ２２は３．３Ｖを製造し、ユニットＢへ送る。
【０００６】
ユニットＢは半導体からなる第１のロジック回路３１を備え、この第１のロジック回路３１は、５Ｖと３．３Ｖが供給されて動作する。その際、５Ｖから３．３Ｖの供給時に所定の時間内を遵守する必要がある。遵守しないと第１のロジック回路３１へのダメージが発生し、第１のロジック回路３１が破損し、あるいは第１のロジック回路３１の寿命が縮む結果となる。
【０００７】
ユニットＡ及びＢは第１及び第２のコネクタＣＮ１，ＣＮ２によって接続される。第１のコネクタＣＮ１は、主にデータ信号、制御信号がアサインされているコネクタである。３．３Ｖ以外の電源等がアサインされていても良い。このコネクタＣＮ１はフレキシブル・ハーネスのコネクタでもボード  トゥ  ボードのコネクタでも良い。第２のコネクタＣＮ２は、主に３．３ＶとＧＮＤがアサインされているコネクタである。このコネクタＣＮ２もフレキシブル・ハーネスでも、ボード  トゥ  ボードでものコネクタでも良い。
【０００８】
図５に係る機器では、５ＶＥはＣＰＵ２１に供給され、電源Ａの５ＶはユニットＡのＲＥＧ２２及びユニットＢの第１のロジック回路３１にそれぞれ独立して供給される。ＣＰＵ２１は第１のコネクタＣＮ１を介して第１のＦＥＴにＰＯＮＥＮＧ信号を送り、ＯＰＵ１０と通信し、第１のロジック回路３１に対してデータや信号の授受を行う。その際、ＣＰＵ２１は第１のＦＥＴとは第１の信号線ＳＧ１で、ＯＰＵ１０とは第２の信号線ＳＧ２で、第１のロジック回路３１には第３の信号線ＳＧ３を介して接続される。また、第２のコネクタＣＮ２はＲＥＧ２２から第１のロジック回路３１への３．３Ｖの電源供給用のコネクタであり、このコネクタＣＮ２を介して３．３Ｖの電源供給が行われる。
【０００９】
図６は図５に示した機器の電源供給時の処理手順を示すフローチャートである。すなわち、システム電源がＯＮされると（ステップＳ１０１）、ＰＳＵ１からユニットＡに５ＶＥが供給される（ステップＳ１０２）。ユニットＡはＰＳＵ１の５Ｖ電源をＯＮするＰＯＮＥＮＧ信号をアサートする（ステップＳ１０３）。これによりＰＳＵ１は第１のＦＥＴをＯＮにし、５Ｖ＿ＰＲＥから５Ｖ（電源Ａ）が供給され、ユニットＡのＲＥＧ２２とユニットＢの第１のロジック回路３１に５Ｖが供給される（ステップＳ１０４）。次いで、ＲＥＧ２２は供給された５Ｖから３．３Ｖを製造し、第１のロジック回路３１に電源Ｂとして供給する（ステップＳ１０５）。ステップＳ１０３のＰＯＮＥＮＧ信号のアサートについては、ＣＰＵ２１がＰＯＮＥＮＧ信号をアサートするときには＋５Ｖを出力し、ディアサートするときには０Ｖにする。
【００１０】
ユニットＢのロジック回路（ＡＳＩＣなどの半導体単体も含む）３１は、所定のシーケンス（５Ｖ→３．３Ｖが一定期間内に収まること）が規定されており（図５：ＳＱ１）、この規定を守らないと第１のロジック回路３１の半導体へダメージを与え、破損、あるいは寿命が縮まる。特に第２のコネクタＣＮ２の挿入が外れていたり、破損していると、ＳＱ１で示すシーケンスを遵守できず、ＳＱ２で示すシーケンスになってしまい、第１のロジック回路３１の半導体へのダメージの発生を回避することが難しかった。
【００１１】
一方、同種の装置として、例えば特許文献１（特許第４０２８８１１号公報）に記載された発明が公知である。この発明は、システム全体に対する電源の投入、切断時及び省エネ状態相互間の遷移時に、半導体回路相互間で電源の回り込みを防止して、回路を構成する半導体の寿命を短くするようなことを防止することを目的とするもので、エンジン、コントローラ、前記エンジンとコントローラとを接続するＰＣＩバスを備えて構成される画像形成装置において、前記コントローラに、メインスイッチのオン時常に電源が供給されるタイミング生成部を設け、画像形成装置を構成する機構部、機能回路に電源を供給する電源を複数の電源系統に分割し、装置の電源切断時、前記複数の電源系統の電源のそれぞれを切断するタイミングに順番を定めて装置の電源を切断することを特徴としている。
【発明の概要】
【発明が解決しようとする課題】
【００１２】
前述のように２つのコネクタによって信号（フレキシブル・ハーネス）と電源（電源ケーブル）を伝達し、かつ制御信号がフレキシブル・ハーネス側にアサインされている機器においては、例えば制御信号ＯＮによりユニットＢにＰＳＵから別ハーネスで電源Ａが供給され、そのあとユニットＡから電源Ｂが供給されるシーケンスになっている場合、ロジックやデバイスの規格上、ある一定時間内に電源Ｂが供給されなければならないが、電源ハーネスが外れている、あるいは、破損している場合、前述のように３．３Ｖの電源Ｂが供給されず、ロジックやデバイスの前記規格をオーバして、デバイスやロジックに破損も含めたダメージを与えてしまう。
【００１３】
しかし、特許文献１記載の発明は、システム全体に対する電源の投入、切断時及び省エネ状態相互間の遷移時に、半導体回路相互間で電源の回り込みを防止して、回路を構成する半導体の寿命を短くするようなことを防止することを目的としており、電源ハーネスが抜けている、あるいは、破損している場合については何ら配慮されておらず、前記従来技術で指摘した事態が発生したときに対処することはできない。
【００１４】
そこで、本発明が解決しようとする課題は、電源ハーネスが外れ、あるいは破損しているときに電源がＯＮされた場合でも、デバイスやロジックに破損も含めたダメージが生じないようにすることにある。
【課題を解決するための手段】
【００１５】
前記課題を解決するため、第１の手段は、２系統以上の電源を供給可能な電源供給手段と、前記電源供給手段の制御手段を有する第１のユニットと、前記電源供給手段から供給される第１の電源、及び前記電源供給手段から前記第１のユニットに供給された電源から所定電圧に生成された第２の電源が供給される第２のユニットと、前記第１のユニットと前記第２のユニット間の信号線を結合する第１のコネクタと、前記第２のユニットに前記第１のユニットから前記第２の電源を供給するための第２のコネクタと、を備え、前記２系統以上の電源のうち１系統の電源はシステム電源をＯＮすることによって自動的に供給され、他の１系統の電源は前記第１のユニットから前記電源供給手段への制御信号に基づいて供給される電子機器であって、前記第２のコネクタから電源供給が行われない状態になったとき、前記第１のユニットから出力される前記制御信号の出力を禁止する手段を備えていることを特徴とする。
【００１６】
第２の手段は、第１の手段において、前記制御信号の出力を禁止する手段は、前記制御手段から前記電源供給手段への信号線であり、当該信号線が前記第２のコネクタに実装されていることを特徴とする。
【００１７】
第３の手段は、第１の手段において、前記制御信号の出力を禁止する手段は、前記第２のコネクタの接続の有無を検知する検知信号に基づいて前記電源供給手段への制御信号の出力の是非を判断することを特徴とする。
【００１８】
第４の手段は、第３の手段において、前記電源供給手段への制御信号の出力の是非の判断は、前記制御手段に搭載されたソフトウェアによって実行されることを特徴とする。
【００１９】
第５の手段は、第３の手段において、前記電源供給手段への制御信号の出力の是非の判断は、ロジック回路からなる前記制御手段によって実行されることを特徴とする。
【００２０】
第６の手段は、第３ないし第５のいずれかの手段において、前記第２のコネクタの接続の有無を検知する検知信号は、前記第２のユニット側がＧＮＤ接続され、前記第１のユニット側が前記制御手段に接続された信号線のＨ又はＬ信号であることを特徴とする。
【００２１】
第７の手段は、第３ないし第６のいずれかの手段において、前記電源供給手段へ制御信号を出力する信号線は、前記第１のコネクタに実装されていることを特徴とする。
【００２２】
第８の手段は、第１の手段において、前記第１のユニットから出力される前記制御信号の出力を禁止する手段に代えて前記第２のユニットに供給される前記第１の電源の供給を遮断する手段を備えていることを特徴とする。
【００２３】
第９の手段は、第８の手段において、前記第１の電源の供給を遮断する手段は、前記第２のコネクタの接続の有無を検知する検知信号に基づいて前記第１の電源の供給の是非を判断することを特徴とする。
【００２４】
第１０の手段は、第９の手段において、前記第２のコネクタの接続の有無を検知する検知信号は、前記第１のユニット側がＧＮＤ接続され、前記第２のユニット側が前記遮断する手段に接続された信号線のＨ又はＬ信号であることを特徴とする。
【００２５】
第１１の手段は、第７の手段において、前記信号線が第１のコネクタの中央部もしくはその近傍に実装されていることを特徴とする。
【００２６】
第１２の手段は、第７の手段において、前記信号線が第１のコネクタの両端部からそれぞれ１／３の範囲内に実装されていることを特徴とする。
【００２７】
第１３の手段は、第１ないし第１２のいずれかの手段に係る電子機器が画像形成手段を備えた画像形成装置からなることを特徴とする。
【００２８】
第１４の手段は、２系統以上の電源を供給可能な電源供給手段と、前記電源供給手段の制御手段を有する第１のユニットと、前記電源供給手段から供給される第１の電源、及び前記電源供給手段から前記第１のユニットに供給された電源から所定電圧に生成された第２の電源が供給される第２のユニットと、前記第１のユニットと前記第２のユニット間の信号線を結合する第１のコネクタと、前記第２のユニットに前記第１のユニットから前記第２の電源を供給するための第２のコネクタと、を備え、前記２系統以上の電源のうち１系統の電源はシステム電源をＯＮすることによって自動的に供給され、他の１系統の電源は前記第１のユニットから前記電源供給手段への制御信号に基づいて供給される電子機器の電源供給方法であって、前記第２のコネクタから電源供給が行われない状態になったとき、前記第１のユニットから出力される前記制御信号の出力を禁止することを特徴とする。
【００２９】
なお、後述の実施形態では、電源供給手段はＰＳＵ（電源供給装置）１に、制御手段はＣＰＵ２１に、第１のユニットはユニットＡに、第１の電源は電源Ａに、第２の電源は電源Ｂに、第２のユニットはユニットＢに、第１のコネクタはＣＮ１に、第２のコネクタはＣＮ２に、制御信号はＰＯＮＥＮＧ信号に、第２のコネクタに実装され制御手段から前記電源供給手段への信号線はＳＧ４に、検知信号は信号線５又は信号線６から得られるＨ，Ｌ信号に、第１の電源の供給を遮断する手段は第２のロジック回路３２及び第２のＦＥＴ３３に、それぞれ対応する。
【発明の効果】
【００３０】
本発明によれば、第２のコネクタから電源供給が行われない状態になったとき、第１のユニットから制御信号が出力されないので、半導体の所定のシーケンスに準拠できる。その結果、電源ハーネスが外れ、あるいは破損しているときに電源がＯＮされた場合でも、デバイスやロジックに破損も含めたダメージが生じさせないようにすることができる。
【図面の簡単な説明】
【００３１】
【図１】本発明の実施形態における実施例１に係る電子機器の回路構成を示すブロック図である。
【図２】実施例２に係る機器の回路構成を示すブロック図である。
【図３】実施例３に係る機器の回路構成を示すブロック図である。
【図４】実施例４に係る機器の回路構成を示すブロック図である。
【図５】従来例に係る機器の回路構成を示すブロック図である。
【図６】図５に示した機器の電源供給時の処理手順を示すフローチャートである。
【発明を実施するための形態】
【００３２】
本発明は、電源がＯＮされたときに、電源ハーネスの抜け、破損を検知し、電源供給を行う際の所定のシーケンスのトリガとなる制御信号を出力しないようにして５Ｖ電源が供給されないようにしたものである。
【００３３】
以下、本発明の実施形態について、図面を参照しながら実施例を挙げて説明する。なお、機器及び回路の基本構成は図５を参照して説明した従来技術と同等なので、同等な各部には同一の参照符号を付し、重複する説明は適宜省略する。
【実施例１】
【００３４】
図１は本発明の実施形態における実施例１に係る電子機器の回路構成を示すブロック図である。
【００３５】
同図において、実施例１に係る機器は、従来例と同様に、ＰＳＵ１、ユニットＡ、ユニットＢ、及びＯＰＵ１０から基本的に構成されている。ユニットＡはＣＰＵ２１とＲＥＧ２２を備え、ユニットＢは第１のロジック回路３１を備えている。両者は第１及び第２のコネクタＣＮ１，ＣＮ２により接続されている。ＣＰＵ２１はまたユーザＩ／ＦとしてのＯＰＵ１０と第１のコネクタＣＮ１を介して接続され、第１のロジック回路３１とも第１のコネクタＣＮ１を介して接続されている。また、第１のロジック回路３１とＲＥＧ２２は第２のコネクタＣＮ２を介して接続されている。
【００３６】
本実施例１が従来例と異なる点は、従来例では、ＣＰＵ２１から第１のＦＥＴに対して送信されるＰＯＮＥＮＧ信号が第１のコネクタＣＮ１を介して信号線ＳＧ１で送信されていたのに対し、本実施例１では、ＰＯＮＥＮＧ信号は第２のコネクタＣＮ２を介し、信号線ＳＧ４によって第１のＦＥＴに送信されるという点である。ＰＯＮＥＮＧ信号は前述のようにシステム電源がＯＮになったときに、ＲＥＧ２２と第１のロジック回路３１に電源５Ｖを供給するための信号であり、この信号が入力されない限り電源Ａから５Ｖは供給されない。
【００３７】
そこで、本実施例１では、第２のコネクタＣＮ２で信号線ＳＧ４を接続する。すなわち第２のコネクタＣＮ２にＰＯＮＥＮＧ信号を実装するようにした。これにより、第２のコネクタＣＮ２が抜けていると、信号線ＳＧ４は開放された状態であり、システム電源がＯＮされ、電源５ＶＥがＣＰＵ２１に印加されたとしても、ＰＯＮＥＮＧ信号が第１のＦＥＴに出力されることはない。その結果、第１のＦＥＴから電源Ａの５Ｖ電圧がユニットＢ側に供給されることがない。これにより、３．３Ｖが印加されないにも拘わらず、５Ｖが第１のロジック回路３１に印加されることはなく、前記シーケンスＳＱ２のようなＮＧシーケンスが発生することはない。
【実施例２】
【００３８】
図２は実施例２に係る機器の回路構成を示すブロック図である。
【００３９】
同図において、実施例２に係る機器は従来例と同様に、ＰＳＵ１、ユニットＡ、ユニットＢ、及びＯＰＵ１０から基本的に構成されている。ユニットＡはＣＰＵ２１とＲＥＧ２２を備え、ユニットＢは第１のロジック回路３１を備えている。両者は第１及び第２のコネクタＣＮ１，ＣＮ２により接続されている。ＣＰＵ２１はまたユーザＩ／ＦとしてのＯＰＵ１０と第１のコネクタＣＮ１を介して接続され、第１のロジック回路３１とも第１のコネクタＣＮ１を介して接続されている。また、第１のロジック回路３１とＲＥＧ２２は第２のコネクタＣＮ２を介して接続されている。
【００４０】
本実施例２が従来例と異なる点は、第２のコネクタＣＮ２にディテクト信号検出用の信号線ＳＧ５を設け、このディテクト信号をＣＰＵ２１で検出し、第２のコネクタＣＮ２の接続状態を検出できるようにした点である。ディテクト信号の信号線ＳＧ５は、ユニットＢ側がＧＮＤ接続され、ユニットＡ側がＣＰＵ２１に接続されている。このように構成すると、例えばユニットＢが第２のコネクタＣＮ２にささると、ユニットＢ側でこのディテクト信号がＧＮＤに接続されているため、信号の状態はＬになる。ユニットＡはこの状態をＣＰＵ２１のポーリングで確認にいき、Ｌである場合はＰＯＮＥＮＧ信号をアサートし、Ｈである場合はディアサートする。このようにしてＰＯＮＥＮＧ信号の出力制御が可能となる。
【００４１】
従って、第２のコネクタＣＮ２が抜けていると、信号線ＳＧ５はＨとなり、ＰＯＮＥＮＧ信号はアサートされないので、システム電源がＯＮされ、電源５ＶＥがＣＰＵ２１に印加されたとしても、ＰＯＮＥＮＧ信号が第１のＦＥＴに出力されることはない。これにより実施例１と同様に３．３Ｖが印加されないにも拘わらず、５Ｖが第１のロジック回路３１に印加されることはなく、前記シーケンスＳＱ２のようなＮＧシーケンスが発生することはない。
【００４２】
なお、本実施例２では、前述のようにディテクト信号のＨ／Ｌの状態をソフト的にＣＰＵ２１のポーリングで検出するようにしているが、ＣＰＵ２１に代えて前記ディテクト信号をハード的なロジック回路で検知し、ＰＯＮＥＮＧ信号を出力するように構成することもできる。このロジック回路は、Ｌが接続されていることを入力条件として、Ｌの場合にＰＯＮＥＮＧ信号を出力するような回路であれば良い。
【実施例３】
【００４３】
図３は実施例３に係る機器の回路構成を示すブロック図である。
【００４４】
同図において、実施例２に係る機器は従来例と同様に、ＰＳＵ１、ユニットＡ、ユニットＢ、及びＯＰＵ１０から基本的に構成されている。ユニットＡはＣＰＵ２１とＲＥＧ２２を備え、ユニットＢは第１のロジック回路３１を備えている。両者は第１及び第２のコネクタＣＮ１，ＣＮ２により接続されている。ＣＰＵ２１はまたユーザＩ／ＦとしてのＯＰＵ１０と第１のコネクタＣＮ１を介して接続され、第１のロジック回路３１とも第１のコネクタＣＮ１を介して接続されている。また、第１のロジック回路３１とＲＥＧ２２は第２のコネクタＣＮ２を介して接続されている。
【００４５】
本実施例３が従来例と異なる点は、第２のコネクタＣＮ２にディテクト信号検出用の信号線ＳＧ６を設け、このディテクト信号をユニットＡのＣＰＵ２１で検知するのではなく、ユニットＢ内に設けられた第２のロジック回路３２で検出し、第２のＦＥＴ３３のＯＮ／ＯＦＦを制御するようにした点である。ディテクト信号の信号線ＳＧ６は、ユニットＡ側がＧＮＤ接続され、ユニットＢ側が第２のロジック回路３２に接続されている。このように構成すると、例えばユニットＢが第２のコネクタＣＮ２にささると、ユニットＡ側でこのディテクト信号がＧＮＤに接続されているため、信号の状態はＬになる。ユニットＢの第２のロジック回路３２は、第２のコネクタＣＮ２が抜けている場合には、信号状態をＬと検知し、第２のＦＥＴ３３にＬが入力され、第２のＦＥＴ３３はＯＮとなることはない。そのため、第１のコネクタＣＮ１のＰＯＮＥＮＧ信号でＰＳＵ１がＯＮになり、電源Ａの５ＶがＯＮになっても、第２のＦＥＴ３３がＯＮになっていないために、ユニットＢの第１のロジック回路３１に電源Ａの５Ｖが供給されることはない。これにより実施例１と同様に３．３Ｖが印加されないにも拘わらず、５Ｖが第１のロジック回路３１に印加されることはなく、前記シーケンスＳＱ２のようなＮＧシーケンスが発生することはない。
【実施例４】
【００４６】
図４は実施例４に係る機器の回路構成を示すブロック図である。
【００４７】
本実施例は、コネクタの半抜けを想定した例である。第１のコネクタＣＮ１はボード  トゥ  ボードのものでは、４８ｍｍ〜６８ｍｍ程度のものが一般的であり、フレキシブル・ケーブルの場合は２３ｍｍ〜３０ｍｍ程度のものが一般的である。電源コネクタである第２のコネクタＣＮ２は１０〜２０ｍｍ程度のものが一般的である。また、第１のコネクタＣＮ１は６０ピン程度のものが一般に使用され、第２のコネクタＣＮ２は３ピン程度であり、ユニットＡ及びＢそれぞれＡ４サイズ位の大きさのものである場合に、ボード  トゥ  ボードで第１及び第２のコネクタＣＮ１，ＣＮ２を結合したものでは、何らかの外力が作用したときに、ボードの上側と下側、言い換えればコネクタＣＮ１、ＣＮ２が取り付けられたボードの端部に沿った部分の一端Ｅ１又は他端Ｅ２側の対向するボード位置が互いにずれると、そのずれ量に応じてピンが半抜け状態になる場合がある。
【００４８】
このような半抜けは第２のコネクタＣＮ２では、長さも短く、ピン数も少ないので、ピンのうちのいくつかが抜け、他は結合されているという状態はほとんど生じないが、第１のコネクタＣＮ１では、長さも長く、ピン数も多いので、ボード間が片開きの状態になったときに、一部は結合を保ったまま、他部は物理的に抜けているという状態が起こりうる。このような状態に対応する第１の手法は、ＰＯＮＥＮＧ信号の信号線ＳＧ４（実施例１）を第１のコネクタＣＮ１の真ん中もしくはその近傍で結合するようにする。実施例２の図２の信号線ＳＧ１はこの位置に対応している。
【００４９】
このようにすると、半抜けはボードの第１のコネクタＣＮ１の長手方向の両端部Ｆ１，Ｆ２から１／３程度までの部分で発生しやすいことから、ＰＯＮＥＮＧ信号の信号線ＳＧ４用のピンが半抜け状態になる虞は小さく、ＰＯＮＥＮＧ信号の出力が遮断されることはほとんどない。従って、多少のピンの半抜けがあっても、電源側の第２のコネクタＣＮ２が抜けていない以上、前記ＳＱ１のシーケンスで第１のロジック回路３１への３．３Ｖの印加が可能になる。
【００５０】
一方、第１のコネクタＣＮ１の半抜け状態を検出するには、前述のように半抜けがボードの第１のコネクタＣＮ１の長手方向の両端部Ｆ１，Ｆ２から１／３程度までの部分で発生しやすいことから、この部分に信号線ＳＧ４を通せば（図４（ｂ））、ＰＯＮＥＮＧ信号がＣＰＵ２１から出力されたときに第１のコネクタＣＮ１のいずれかの端部Ｆ１，Ｆ２が半抜けになっていると、出力されたＰＯＮＥＮＧ信号は第１のＦＥＴに入力されることはない。そのため、電源Ａから電源５ＶがユニットＡ及びＢに出力されることはなく、前記ＳＱ２のシーケンスで電源５Ｖが第１のロジック回路３１に印加されることはない。
【００５１】
その他、特に説明しない各部は、実施例２と同等に構成され、同等に機能する。
【００５２】
なお、実施例１ないし４では単に電子機器として説明しているが、背景技術で説明したように、画像形成手段を備えた画像形成装置、その他、省エネの考慮される電子機器全般に適用することができる。このように、本発明は本実施形態に限定されるものではなく種々の変形が可能であり、特許請求の範囲に記載された発明の技術思想に含まれる技術的事項の全てが本発明の対象となる。
【符号の説明】
【００５３】
１  ＰＳＵ（電源供給装置）
１１  第１のＦＥＴ
２１  ＣＰＵ
２２  ＲＥＧ
３１  第１のロジック回路
３２  第２のロジック回路
３３  第２のＦＥＴ
ＣＮ１  第１のコネクタ
ＣＮ２  第２のコネクタ
ＳＧ１〜６  信号線
【先行技術文献】
【特許文献】
【００５４】
【特許文献１】特許第４０２８８１１号公報
【図１】
0005434710.tif 000002
【図２】
0005434710.tif 000003
【図３】
0005434710.tif 000004
【図４】
0005434710.tif 000005
【図５】
0005434710.tif 000006
【図６】
0005434710.tif 000007