(57)【特許請求の範囲】
【請求項１】
光電変換を行う複数の画素が行列状に配列された画素部と、
内部または外部で生成されたバイアス電圧の供給を受けて動作する機能部を含み、上記画素部から複数の画素単位で画素信号の読み出しを行い、アナログデジタル（ＡＤ）変換を行うＡＤ変換機能を含む列並列処理が可能な画素信号読み出し部と、
内部または外部の電圧生成回路で生成されたバイアス電圧を制御信号に応じた期間サンプリングして、当該サンプリングしたバイアス電圧を上記画素信号読み出し部に供給する電圧サンプリング部と、
上記画素信号読み出し部の信号読み出し動作および上記電圧サンプリング部の電圧サンプリング動作を制御する制御部と、を有し、
上記電圧サンプリング部は、
上記電圧生成回路と上記画素信号読み出し部の上記機能部との間に配置され、上記制御信号によりオン、オフ制御されるサンプリングスイッチを含み、
上記サンプリングスイッチがオンに制御された後、サンプリングしたバイアス電圧を上記機能部に供給し、
上記画素信号読み出し部は、
画素から読み出した信号を上記画素信号読み出し部に転送する信号線の負荷回路を上記機能部として含み、
ランプ波である参照信号を生成する参照信号生成部と、
ランプ波である参照信号と該当列の画素の読み出しアナログ信号電位とを比較する複数の比較器と、を含み、
上記比較器は、
トランジスタの差動対比較部と、
上記差動対比較部の第１電流源と、を上記機能部として含み、
上記参照信号生成部は、
ランプ波を生成するための第２電流源を上記機能部として含み、
上記負荷回路、上記第１電流源、および上記第２電流源は、
上記電圧サンプリング部によりサンプリング後のバイアス電圧が供給され、
上記制御部は、
上記電圧サンプリング部の電圧サンプリングを、アナログ信号読み出し期間およびＡＤ変換期間のうち、少なくとも一方の期間外に行うように制御し、
アナログ信号読み出し期間およびＡＤ変換期間のうち、少なくとも一方の期間外に行うように上記サンプリングスイッチがオンするように制御し、
アナログ信号読み出し期間およびＡＤ変換期間のうち、少なくとも一方の期間内は上記サンプリングスイッチがオフするように制御する
固体撮像素子。
【請求項２】
上記制御部は、
上記電圧サンプリング部がバイアス電圧をサンプリングするタイミング、サンプル周期を可変に制御可能である
請求項１記載の固体撮像素子。
【請求項３】
上記画素信号読み出し部は、
上記複数の比較器に対応して配置され、対応する上記比較器の比較時間をカウント可能で、当該比較器の出力が反転するとカウントを停止するカウンタと、
上記カウンタのカウント値を保持する複数のメモリと、を含む
請求項１または２記載の固体撮像素子。
【請求項４】
内部または外部で生成されたバイアス電圧の供給を受けて動作する機能部を含み、光電変換を行う複数の画素が行列状に配列された画素部から複数の画素単位で画素信号の読み出しを行う読み出しステップと、
内部または外部で生成されたバイアス電圧の供給を受けて動作する機能部を含み、アナログデジタル（ＡＤ）変換を行うＡＤ変換機能を含む列並列処理を行う列並列ステップと、
内部または外部の電圧生成回路で生成されたバイアス電圧を制御信号に応じた期間サンプリングして、当該サンプリングしたバイアス電圧を上記信号読み出しステップおよび上記列並列ステップの少なくとも一方の機能部に供給する電圧サンプリングステップと、
上記電圧サンプリングステップの電圧サンプリング動作を制御する制御ステップと、を有し、
上記電圧サンプリングステップは、
上記電圧生成回路と上記画素信号読み出し部の上記機能部との間に配置されたサンプリングスイッチを、上記制御信号によりオン、オフ制御し、
上記サンプリングスイッチがオンに制御された後、サンプリングしたバイアス電圧を上記機能部に供給し、
上記画素信号読み出しステップは、
上記機能部として配置された、上記画素から読み出した信号を上記画素信号読み出し部に転送する信号線の負荷回路、ランプ波である参照信号と該当列の画素の読み出しアナログ信号電位とを比較する複数の比較器におけるトランジスタの差動対比較部の第１電流源、およびランプ波である参照信号を生成する参照信号生成部におけるランプ波を生成するための第２電流源に、上記電圧サンプリングステップによりサンプリング後のバイアス電圧を供給し、
上記制御ステップは、
上記電圧サンプリング部の電圧サンプリングを、アナログ信号読み出し期間およびＡＤ変換期間のうち、少なくとも一方の期間外に行うように制御し、
アナログ信号読み出し期間およびＡＤ変換期間のうち、少なくとも一方の期間外に行うように上記サンプリングスイッチがオンするように制御し、
アナログ信号読み出し期間およびＡＤ変換期間のうち、少なくとも一方の期間内は上記サンプリングスイッチがオフするように制御する
固体撮像素子の駆動方法。
【請求項５】
上記制御ステップは、
上記電圧サンプリング部がバイアス電圧をサンプリングするタイミング、サンプル周期を可変に制御可能である
請求項３記載の固体撮像素子の駆動方法。
【請求項６】
固体撮像素子と、
上記固体撮像素子に被写体像を結像する光学系と、を有し、
上記固体撮像素子は、
光電変換を行う複数の画素が行列状に配列された画素部と、
内部または外部で生成されたバイアス電圧の供給を受けて動作する機能部を含み、上記画素部から複数の画素単位で画素信号の読み出しを行い、アナログデジタル（ＡＤ）変換を行うＡＤ変換機能を含む列並列処理が可能な画素信号読み出し部と、
内部または外部の電圧生成回路で生成されたバイアス電圧を制御信号に応じた期間サンプリングして、当該サンプリングしたバイアス電圧を上記画素信号読み出し部に供給する電圧サンプリング部と、
上記画素信号読み出し部の信号読み出し動作および上記電圧サンプリング部の電圧サンプリング動作を制御する制御部と、を有し、
上記電圧サンプリング部は、
上記電圧生成回路と上記画素信号読み出し部の上記機能部との間に配置され、上記制御信号によりオン、オフ制御されるサンプリングスイッチを含み、
上記サンプリングスイッチがオンに制御された後、サンプリングしたバイアス電圧を上記機能部に供給し、
上記画素信号読み出し部は、
画素から読み出した信号を上記画素信号読み出し部に転送する信号線の負荷回路を上記機能部として含み、
ランプ波である参照信号を生成する参照信号生成部と、
ランプ波である参照信号と該当列の画素の読み出しアナログ信号電位とを比較する複数の比較器と、を含み、
上記比較器は、
トランジスタの差動対比較部と、
上記差動対比較部の第１電流源と、を上記機能部として含み、
参照信号生成部は、
ランプ波を生成するための第２電流源を上記機能部として含み、
上記負荷回路、上記第１電流源、および上記第２電流源は、
上記電圧サンプリング部によりサンプリング後のバイアス電圧が供給され、
上記制御部は、
上記電圧サンプリング部の電圧サンプリングを、アナログ信号読み出し期間およびＡＤ変換期間のうち、少なくとも一方の期間外に行うように制御し、
アナログ信号読み出し期間およびＡＤ変換期間のうち、少なくとも一方の期間外に行うように上記サンプリングスイッチがオンするように制御し、
アナログ信号読み出し期間およびＡＤ変換期間のうち、少なくとも一方の期間内は上記サンプリングスイッチがオフするように制御する
カメラシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、列並列読み出しを行う固体撮像素子およびその駆動方法、カメラシステムに関するものである。
【背景技術】
【０００２】
ＣＭＯＳイメージセンサは、その製造には一般的なＣＭＯＳ型集積回路と同様の製造プロセスを用いることが可能であり、また単一電源での駆動が可能、さらにＣＭＯＳプロセスを用いたアナログ回路や論理回路を同一チップ内に混在させることができる。
このため、周辺ＩＣの数を減らすことができるといった、大きなメリットを複数持ち合わせている。
【０００３】
ＣＣＤの出力回路は、浮遊拡散層（ＦＤ：Floating Diffusion)を有するＦＤアンプを用いた１チャネル（ｃｈ）出力が主流である。
これに対して、ＣＭＯＳイメージセンサは各画素毎にＦＤアンプを持ち合わせており、その出力は、画素アレイの中のある一行を選択し、それらを同時に列方向へと読み出すような列並列出力型が主流である。
これは、画素内に配置されたＦＤアンプでは十分な駆動能力を得ることは難しく、したがってデータレートを下げることが必要で、並列処理が有利とされているからである。
【０００４】
列並列出力型ＣＭＯＳイメージセンサの画素信号読み出し（出力）回路については実に様々なものが提案されている。
その最も進んだ形態のひとつが列毎にアナログ−デジタル変換装置（以下、ＡＤＣ（Analog Digital Converter)と略す）を備え、デジタル信号として画素信号を取り出すタイプである。
【０００５】
このような列並列型のＡＤＣを搭載したＣＭＯＳイメージセンサは、たとえば非特許文献１や特許文献１に開示されている。
【０００６】
図１は、列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。
【０００７】
この固体撮像素子１は、図１に示すように、画素部２、垂直走査回路（行走査回路）３、水平転送走査回路（列走査回路）４、負荷回路５、およびＡＤＣ群からなる列並列処理部６を有する。
さらに、固体撮像素子１は、デジタル−アナログ変換装置（以下、ＤＡＣ(Digital - Analog Converter)と略す）７、内部電圧生成回路８、およびタイミング制御回路９を有する。
【０００８】
画素部２は、フォトダイオード（光電変換素子）と画素内アンプとを含む単位画素２１がマトリクス状（行列状）に配置されて構成される。
画素部２において、同一行に配列された単位画素２１は同一の行制御線ＣＴＬに接続され、同一列に配列された単位画素２１は信号読み出しのための垂直信号線１０−１〜１０−ｎに接続されている。
【０００９】
負荷回路５は、画素の列配列に対応して各垂直信号線１０−１〜１０−ｎにドレインが接続され、ソースが基準電位ＶＳＳに接続された負荷ＭＯＳトランジスタ５１−１〜５１−ｎを有する。
そして、負荷ＭＯＳトランジスタ５１−１〜５１−ｎのゲートが内部電圧生成回路８で生成されるバイアス電圧ＶＢＩＡＳ１の供給ラインに共通に接続されている。
負荷ＭＯＳトランジスタ５１−１〜５１−ｎは画素読み出し時のソースフォロワの電流源として機能する。
【００１０】
列並列処理部６は、列ごとにＡＤＣを形成するカラム処理回路６１が複数列配列されている。
各カラム処理回路（ＡＤＣ）６１は、ＤＡＣ７により生成される参照信号を階段状に変化させたランプ波形である参照信号ＲＡＭＰ（Ｖｓｌｏｐ）と、行線毎に画素から垂直信号線を経由し得られるアナログ信号Ｖｓｌとを比較する比較器６１−１を有する。
さらに、各カラム処理回路６１は、比較器６１−１の比較時間をカウントするカウンタ６１−２と、カウンタ６１−２のカウント結果を保持するメモリ（ラッチ）６１−３を有する。また、カラム処理回路６１は、転送スイッチ６１−４を有する。
なお、外部バイアス入力端子Ｔ１から入力されるバイアス電圧ＶＢＩＡＳ３が比較器６１−１の差動対トランジスタの電流源となるトランジスタのゲートに供給される。
カラム処理回路６１は、ｎビットデジタル信号変換機能を有し、垂直信号線（列線）１０−１〜１０−ｎ毎に配置され、これにより列並列ＡＤＣブロックが構成される。
各メモリ５１−２の出力は、たとえばｋビット幅の水平転送線１１に接続されている。
そして、水平転送線１１に対応した図示しないｋ個のアンプ回路が配置される。
【００１１】
ＤＡＣ７は、内部電圧生成回路８で生成されたバイアス電圧ＶＢＩＡＳ２が供給されて、参照信号を階段状に変化させたランプ波形である参照信号ＲＡＭＰ（Ｖｓｌｏｐ）を生成し、各カラム処理回路６１の比較器６１−１に供給する。
【００１２】
タイミング制御回路９は、垂直走査回路３、水平転送走査回路４、列並列処理部６、およびＤＡＣ７における各処理タイミング等を制御する。
【００１３】
図２は、図１の回路のタイミングチャートを示す図である。
【００１４】
各カラム処理回路（ＡＤＣ）６１において、垂直信号線１０に読み出されたアナログ信号（電位Ｖｓｌ）が列毎に配置された比較器６１−１で階段状に変化する参照信号ＲＡＭＰ（Ｖｓｌｏｐ）と比較される。
このとき、アナログ電位Ｖｓｌと参照信号ＲＡＭＰ（Ｖｓｌｏｐ）のレベルが交差し比較器６１−１の出力が反転するまでカウンタ６１−２でカウントが行われ、垂直信号線１０の電位（アナログ信号）Ｖｓｌがデジタル信号に変換される（ＡＤ変換される）。
このＡＤ変換は、１度の読出しで２回行われる。
１回目は単位画素２１のリセットレベル（Ｐ相）が垂直信号線１０（−１〜−ｎ）に読み出され、ＡＤ変換が実行される。
このリセットレベルＰ相には画素毎のばらつきが含まれる。
２回目は各単位画素２１で光電変換された信号が垂直信号線１０（−１〜−ｎ）に読み出され（Ｄ相）、ＡＤ変換が実行される。
このＤ相にも、画素毎のばらつきが含まれるため、（Ｄ相レベル−Ｐ相レベル）を実行することで、相関二重サンプリング（ＣＤＳ）が実現できる。
デジタル信号に変換された信号はメモリ６１−３に記録され、水平（列）転送走査回路４により、順番に水平転送線１１を介してアンプ回路に読み出され、最終的に出力される。
このようにして、列並列出力処理が行われる。
【００１５】
なお、Ｐ相時のカウンタ６１−２のカウント処理を１次サンプリング、Ｄ相時のカウンタ６１−２のカウント処理を２次サンプリングという。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】特開２００５−２７８１３５号公報
【非特許文献】
【００１７】
【非特許文献１】W. Yang等 (W. Yang et. Al., “An Integrated 800x600 CMOS Image System,” ISSCC Digest of Technical Papers, pp. 304-305、 Feb., 1999)
【発明の概要】
【発明が解決しようとする課題】
【００１８】
ところで、増幅型固体撮像素子において、多画素化、小型化が進むにつれて画素のユニットセルサイズが小さくなってきている。
それに伴い回路ノイズ量に対する画素信号量が相対的に小さくなることで、内部の回路ノイズや外部から経由するノイズが撮像した画質に与える影響を無視することができなくなっている。
【００１９】
上述した列並列読み出しを行うＣＭＯＳ型固体撮像装置において、負荷回路５やＤＡＣ７で使用するバイアス電圧は図１のように内部電圧生成回路８から直接供給される。
この際、この内部電圧生成回路８で生じる回路ノイズやデバイス外部から経由される外部ノイズ等が列回路へ回り込み、画質の劣化を引き起こす。
【００２０】
この問題を回避する手段として、帯域を制限するための外部容量を付加する手段が採られることあるが、外部部品点数の増加や起動時の電圧収束不足、低周波帯域ノイズの抑制不足等の問題を生じる。
【００２１】
本発明は、外部容量を付加することなく、画像劣化の要因となるバイアス電圧の生成回路で生じる回路ノイズやデバイス外部から経由する外部ノイズのカラム処理系への回り込みを抑止することが可能な固体撮像素子およびその駆動方法、カメラシステムを提供することにある。
【００２２】
本発明の第１の観点の固体撮像素子は、光電変換を行う複数の画素が行列状に配列された画素部と、内部または外部で生成されたバイアス電圧の供給を受けて動作する機能部を含み、上記画素部から複数の画素単位で画素信号の読み出しを行い、アナログデジタル（ＡＤ）変換を行うＡＤ変換機能を含む列並列処理が可能な画素信号読み出し部と、内部または外部の電圧生成回路で生成されたバイアス電圧を制御信号に応じた期間サンプリングして、当該サンプリングしたバイアス電圧を上記画素信号読み出し部に供給する電圧サンプリング部と、上記画素信号読み出し部の信号読み出し動作および上記電圧サンプリング部の電圧サンプリング動作を制御する制御部と、を有し、上記電圧サンプリング部は、上記電圧生成回路と上記画素信号読み出し部の上記機能部との間に配置され、上記制御信号によりオン、オフ制御されるサンプリングスイッチを含み、上記サンプリングスイッチがオンに制御された後、サンプリングしたバイアス電圧を上記機能部に供給し、上記画素信号読み出し部は、画素から読み出した信号を上記画素信号読み出し部に転送する信号線の負荷回路を上記機能部として含み、ランプ波である参照信号を生成する参照信号生成部と、ランプ波である参照信号と該当列の画素の読み出しアナログ信号電位とを比較する複数の比較器と、を含み、上記比較器は、トランジスタの差動対比較部と、上記差動対比較部の第１電流源と、を上記機能部として含み、参照信号生成部は、ランプ波を生成するための第２電流源を上記機能部として含み、上記負荷回路、上記第１電流源、および上記第２電流源は、上記電圧サンプリング部によりサンプリング後のバイアス電圧が供給され、上記制御部は、上記電圧サンプリング部の電圧サンプリングを、アナログ信号読み出し期間およびＡＤ変換期間のうち、少なくとも一方の期間外に行うように制御し、アナログ信号読み出し期間およびＡＤ変換期間のうち、少なくとも一方の期間外に行うように上記サンプリングスイッチがオンするように制御し、アナログ信号読み出し期間およびＡＤ変換期間のうち、少なくとも一方の期間内は上記サンプリングスイッチがオフするように制御する。
【００２３】
本発明の第２の観点の固体撮像素子の駆動方法は、内部または外部で生成されたバイアス電圧の供給を受けて動作する機能部を含み、光電変換を行う複数の画素が行列状に配列された画素部から複数の画素単位で画素信号の読み出しを行う読み出しステップと、内部または外部で生成されたバイアス電圧の供給を受けて動作する機能部を含み、アナログデジタル（ＡＤ）変換を行うＡＤ変換機能を含む列並列処理を行う列並列ステップと、内部または外部の電圧生成回路で生成されたバイアス電圧を制御信号に応じた期間サンプリングして、当該サンプリングしたバイアス電圧を上記信号読み出しステップおよび上記列並列ステップの少なくとも一方の機能部に供給する電圧サンプリングステップと、上記電圧サンプリングステップの電圧サンプリング動作を制御する制御ステップと、を有し、上記電圧サンプリングステップは、上記電圧生成回路と上記画素信号読み出し部の上記機能部との間に配置されたサンプリングスイッチを、上記制御信号によりオン、オフ制御し、上記サンプリングスイッチがオンに制御された後、サンプリングしたバイアス電圧を上記機能部に供給し、上記画素信号読み出しステップは、上記機能部として配置された、上記画素から読み出した信号を上記画素信号読み出し部に転送する信号線の負荷回路、ランプ波である参照信号と該当列の画素の読み出しアナログ信号電位とを比較する複数の比較器におけるトランジスタの差動対比較部の第１電流源、およびランプ波である参照信号を生成する参照信号生成部におけるランプ波を生成するための第２電流源に、上記電圧サンプリングステップによりサンプリング後のバイアス電圧を供給し、上記制御ステップは、上記電圧サンプリング部の電圧サンプリングを、アナログ信号読み出し期間およびＡＤ変換期間のうち、少なくとも一方の期間外に行うように制御し、アナログ信号読み出し期間およびＡＤ変換期間のうち、少なくとも一方の期間外に行うように上記サンプリングスイッチがオンするように制御し、アナログ信号読み出し期間およびＡＤ変換期間のうち、少なくとも一方の期間内は上記サンプリングスイッチがオフするように制御する。
【００２４】
本発明の第３の観点のカメラシステムは、固体撮像素子と、上記固体撮像素子に被写体像を結像する光学系と、を有し、上記固体撮像素子は、光電変換を行う複数の画素が行列状に配列された画素部と、内部または外部で生成されたバイアス電圧の供給を受けて動作する機能部を含み、上記画素部から複数の画素単位で画素信号の読み出しを行い、アナログデジタル（ＡＤ）変換を行うＡＤ変換機能を含む列並列処理が可能な画素信号読み出し部と、内部または外部の電圧生成回路で生成されたバイアス電圧を制御信号に応じた期間サンプリングして、当該サンプリングしたバイアス電圧を上記画素信号読み出し部に供給する電圧サンプリング部と、上記画素信号読み出し部の信号読み出し動作および上記電圧サンプリング部の電圧サンプリング動作を制御する制御部と、を有し、上記電圧サンプリング部は、上記電圧生成回路と上記画素信号読み出し部の上記機能部との間に配置され、上記制御信号によりオン、オフ制御されるサンプリングスイッチを含み、上記サンプリングスイッチがオンに制御された後、サンプリングしたバイアス電圧を上記機能部に供給し、上記画素信号読み出し部は、画素から読み出した信号を上記画素信号読み出し部に転送する信号線の負荷回路を上記機能部として含み、ランプ波である参照信号を生成する参照信号生成部と、ランプ波である参照信号と該当列の画素の読み出しアナログ信号電位とを比較する複数の比較器と、を含み、上記比較器は、トランジスタの差動対比較部と、上記差動対比較部の第１電流源と、を上記機能部として含み、上記参照信号生成部は、ランプ波を生成するための第２電流源を上記機能部として含み、上記負荷回路、上記第１電流源、および上記第２電流源は、上記電圧サンプリング部によりサンプリング後のバイアス電圧が供給され、上記制御部は、上記電圧サンプリング部の電圧サンプリングを、アナログ信号読み出し期間およびＡＤ変換期間のうち、少なくとも一方の期間外に行うように制御し、アナログ信号読み出し期間およびＡＤ変換期間のうち、少なくとも一方の期間外に行うように上記サンプリングスイッチがオンするように制御し、アナログ信号読み出し期間およびＡＤ変換期間のうち、少なくとも一方の期間内は上記サンプリングスイッチがオフするように制御する。
【発明の効果】
【００２５】
本発明によれば、外部容量を付加することなく、画像劣化の要因となるバイアス電圧の生成回路で生じる回路ノイズやデバイス外部から経由する外部ノイズのカラム処理系への回り込みを抑止することができる。
【図面の簡単な説明】
【００２６】
【図１】列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。
【図２】図１の回路のタイミングチャートを示す図である。
【図３】本発明の実施形態に係る列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。
【図４】図３の第１の実施形態に係る列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）における画素部、列回路を含む要部をより具体的に示すブロック図である。
【図５】本実施形態に係る４つのトランジスタで構成されるＣＭＯＳイメージセンサの画素の一例を示す図である。
【図６】本実施形態に係る比較器の構成例を示す回路図である。
【図７】本実施形態に係る電流制御型ＤＡＣの基本的な構成例を示す図である。
【図８】本第１の実施形態に係る固体撮像素子の動作を説明するためのタイミングチャートである。
【図９】図３の第２の実施形態に係る列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）における画素部、列回路を含む要部をより具体的に示すブロック図である。
【図１０】例としてＡＤ期間中にスイッチ制御を行わない場合およびスイッチ制御を行った場合の暗時横引きノイズ量を示す図である。
【図１１】本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
【発明を実施するための形態】
【００２７】
以下、本発明の実施の形態を図面に関連付けて説明する。
なお、説明は以下の順序で行う。
１．第１の実施形態（固体撮像素子の第１の構成例）
２．第２の実施形態（固体撮像素子の第２の構成例）
３．第３の実施形態（カメラシステムの構成例）
【００２８】
＜１．第１の実施形態＞
図３は、本発明の実施形態に係る列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。
図４は、図３の第１の実施形態に係る列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）における画素部、列回路を含む要部をより具体的に示すブロック図である。
【００２９】
［固体撮像素子の全体構成例］
この固体撮像素子１００は、図３および図４に示すように、撮像部としての画素部１１０、垂直走査回路（行走査回路）１２０、水平転送走査回路（列走査回路）１３０、およびタイミング制御回路１４０を有する。
さらに、固体撮像素子１００は、列回路としての負荷回路１５０、ＡＤＣ群である列並列処理部１６０、並びにＤＡＣ（デジタル−アナログ変換装置）１７０、および内部電圧生成回路（バイアス回路）１８０を有する。
固体撮像素子１００は、サンプルホールド回路（Ｓ／Ｈ）１９０，２００、アンプ回路（Ｓ／Ａ）２１０、信号処理回路２２０、およびラインメモリ２３０を有する。
これらの構成要素のうち、画素部１１０、垂直走査回路１２０、水平転送走査回路１３０、負荷回路１５０、列並列処理部１６０、ＤＡＣ１７０、内部電圧生成回路１８０、およびサンプルホールド回路１９０，２００はアナログ回路により構成される。
また、タイミング制御回路１４０、信号処理回路２２０、およびラインメモリ２３０はデジタル回路により構成される。
【００３０】
本実施形態において、水平転送走査回路１３０、負荷回路１５０、列並列処理部１６０、ＤＡＣ１７０等により画素信号読み出し部が形成され、タイミング制御回路１４０が制御部に相当する機能を有している。
また、本実施形態においては、負荷回路１５０、列並列処理部１６０、ＤＡＣ１７０が、内部または外部で生成されたバイアス電圧が供給される機能部を含んで構成される。
【００３１】
画素部１１０は、フォトダイオード（光電変換素子）と画素内アンプとを含む複数の単位画素１１０Ａがｍ行ｎ列の２次元状（マトリクス状）に配列されている。
【００３２】
［単位画素の構成例］
図５は、本実施形態に係る４つのトランジスタで構成されるＣＭＯＳイメージセンサの画素の一例を示す図である。
【００３３】
この単位画素１１０Ａは、光電変換素子としてたとえばフォトダイオード１１１を有している。
単位画素１１０Ａは、１個のフォトダイオード１１１に対して、転送素子としての転送トランジスタ１１２、リセット素子としてのリセットトランジスタ１１３、増幅トランジスタ１１４、および選択トランジスタ１１５の４トランジスタを能動素子として有する。
【００３４】
フォトダイオード１１１は、入射光をその光量に応じた量の電荷（ここでは電子）に光電変換する。
転送トランジスタ１１２は、フォトダイオード１１１と出力ノードとしてのフローティングディフュージョンＦＤとの間に接続されている。
転送トランジスタ１１２は、転送制御線ＬＴｘを通じてそのゲート（転送ゲート）に駆動信号ＴＧが与えられることで、光電変換素子であるフォトダイオード１１１で光電変換された電子をフローティングディフュージョンＦＤに転送する。
【００３５】
リセットトランジスタ１１３は、電源ラインＬＶＤＤとフローティングディフュージョンＦＤとの間に接続されている。
リセットトランジスタ１１３は、リセット制御線ＬＲＳＴを通してそのゲートにリセットＲＳＴが与えられることで、フローティングディフュージョンＦＤの電位を電源ラインＬＶＤＤの電位にリセットする。
【００３６】
フローティングディフュージョンＦＤには、増幅トランジスタ１１４のゲートが接続されている。増幅トランジスタ１１４は、選択トランジスタ１１５を介して垂直信号線１１６に接続され、画素部外の負荷回路１５０の定電流源とソースフォロアを構成している。
そして、選択制御線ＬＳＥＬを通して制御信号（アドレス信号またはセレクト信号)ＳＥＬが選択トランジスタ１１５のゲートに与えられ、選択トランジスタ１１５がオンする。
選択トランジスタ１１５がオンすると、増幅トランジスタ１１４はフローティングディフュージョンＦＤの電位を増幅してその電位に応じた電圧を垂直信号線１１６に出力する。垂直信号線１１６を通じて、各画素から出力された電圧は、画素信号読み出し回路としての列並列処理部１６０に出力される。
これらの動作は、たとえば転送トランジスタ１１２、リセットトランジスタ１１３、および選択トランジスタ１１５の各ゲートが行単位で接続されていることから、１行分の各画素について同時並列的に行われる。
【００３７】
画素部１１０に配線されているリセット制御線ＬＲＳＴ、転送制御線ＬＴｘ、および選択制御線ＬＳＥＬが一組の制御線ＬＣＴＬとして画素配列の各行単位で配線されている。
これらのリセット制御線ＬＲＳＴ、転送制御線ＬＴｘ、および選択制御線ＬＳＥＬは、画素駆動部としての垂直走査回路１２０により駆動される。
【００３８】
固体撮像素子１００は、画素部１１０の信号を順次読み出すための制御回路として内部クロックを生成するタイミング制御回路１４０、行アドレスや行走査を制御する垂直走査回路１２０、列アドレスや列走査を制御する水平転送走査回路１３０が配置される。
【００３９】
タイミング制御回路１４０は、画素部１１０、垂直走査回路１２０、水平転送走査回路１３０、列並列処理部１６０、ＤＡＣ１７０、内部電圧生成回路１８０、信号処理回路２２０、ラインメモリ２３０の信号処理に必要なタイミング信号を生成する。
タイミング制御回路１４０は、サンプルホールド回路１９０，２００におけるサンプリングスイッチのオン、オフの制御を行う。
タイミング制御回路１４０は、１Ｈ期間中のアナログ読み出しおよびＡＤ変換を行う期間以外の期間にサンプルホールド回路１９０，２００におけるサンプリングスイッチがオンしてバイアス電圧のサンプリングを行うようにサンプリングパルスにより制御する。
タイミング制御回路１４０は、サンプルホールド回路１９０のサンプリングパルスＳＭＰ１１を出力し、サンプルホールド回路２００にサンプリングパルスＳＭＰ１２を出力する。
タイミング制御回路１４０は、サンプルホールド回路１９０，２００がバイアス電圧をサンプリングするタイミング、サンプル周期を可変に制御可能である。
【００４０】
タイミング制御回路１４０は、たとえばＤＡＣ１７０および内部電圧生成回路１８０における参照信号ＲＡＭＰ（Ｖｓｌｏｐ）の生成を制御するＤＡＣ制御機能部を含む。
ＤＡＣ制御機能部は、列並列処理部１６０の各カラム処理回路（ＡＤＣ）１６１のＡＤ変換を行う行ごとに、参照信号ＲＡＭＰのオフセットを調整するように制御する。
ＤＡＣ制御機能部は、列並列処理部１６０におけるＣＤＳ（Correlated Double Sampling；ＣＤＳ）時に、１次サンプリング、２次サンプリングそれぞれの参照信号ＲＡＭＰのオフセット調整を行うように制御可能である。
【００４１】
画素部１１０においては、ラインシャッタを使用した光子蓄積、排出により、映像や画面イメージを画素行毎に光電変換し、アナログ信号ＶＳＬを列並列処理部１６０の各カラム処理回路１６１に出力する。
列並列処理部１６０では、ＡＤＣブロック（各カラム部）でそれぞれ、画素部１１０のアナログ出力をＤＡＣ１７０からの参照信号（ランプ信号）ＲＡＭＰを使用したＡＰＧＡ対応積分型ＡＤＣ、およびデジタルＣＤＳを行い、数ビットのデジタル信号を出力する。
【００４２】
列回路としての負荷回路１５０は、画素の列配列に対応して各垂直信号線１１６−１〜１１６−ｎにドレインが接続され、ソースが基準電位ＶＳＳに接続された機能部としての負荷ＭＯＳトランジスタ１５１−１〜１５１−ｎを有する。
そして、負荷ＭＯＳトランジスタ１５１−１〜１５１−ｎのゲートが内部電圧生成回路８で生成され、サンプルホールド回路１９０でサンプルホールドされたバイアス電圧ＶＢＩＡＳ１１の供給ラインに共通に接続されている。
負荷ＭＯＳトランジスタ１５１−１〜１５１−ｎは画素読み出し時のソースフォロワの電流源として機能する。
バイアス電圧ＶＢＩＡＳ１１は、アナログ信号ＶＳＬの読み出し中およびアナログデジタル（ＡＤ）変換中にサンプルホールド回路１９０により供給される。
負荷回路１５０は、アナログ信号読み出しおよびＡＤ変換期間中にノイズ発生源である内部電圧生成回路１８０からサンプルホールド回路１９０により電気的に切り離される。
このように負荷回路１５０は、アナログ信号読み出しおよびＡＤ変換期間中にノイズ発生源である内部電圧生成回路１８０からサンプルホールド回路１９０により電気的に切り離されることから、ノイズの負荷回路、ひいてはＡＤＣへの回り込みが抑制される。
【００４３】
［カラムＡＤＣの構成例］
本実施形態の列並列処理部１６０は、ＡＤＣブロックであるカラム処理回路（ＡＤＣ）１６１が複数列配列されている。
すなわち、列並列処理部１６０は、ｋビットデジタル信号変換機能を有し、各垂直信号線（列線）１１６−１〜１１６−ｎ毎に配置され、列並列ＡＤＣブロックが構成される。
各ＡＤＣ１６１は、ＤＡＣ１７０により生成される参照信号を階段状に変化させたランプ波形である参照信号ＲＡＭＰ（Ｖｓｌｏｐ）と、行線毎に画素から垂直信号線を経由し得られるアナログ信号ＶＳＬとを比較する機能部としての比較器１６２を有する。
さらに、各ＡＤＣは、比較時間をカウントするカウンタ１６３と、カウンタ１６３のカウント結果を保持するメモリ（ラッチ）１６４を有する。ＡＤＣ１６１は、転送スイッチ１６５を有する。
各メモリ１６４の出力は、たとえばｋビット幅の水平転送線ＬＴＲＦに接続されている。
そして、水平転送線ＬＴＲＦに対応したｋ個のアンプ回路２１０、および信号処理回路２２０が配置される。
【００４４】
比較器１６２は、差動対トランジスタを含み、外部バイアス入力端子Ｔ１１から入力され、サンプルホールド回路２００でサンプルホールドされたバイアス電圧ＶＢＩＡＳ１３が比較器１６１−１の差動対の電流源となるトランジスタのゲートに供給される。
このように、バイアス電圧ＶＢＩＡＳ１３は、アナログ信号ＶＳＬの読み出し中にサンプルホールド回路２００により供給される。
比較器１６２は、アナログ信号読み出しおよびＡＤ変換期間中にノイズ発生源である外部ラインからサンプルホールド回路２００により電気的に切り離される。
【００４５】
図６は、本実施形態に係る比較器の構成例を示す回路図である。
ここでは、比較器を符号３００により示す。
【００４６】
比較器３００は、図６に示すように、初段で低速信号比較動作を行って動作帯域を狭くする機能を含むアンプ３１０を有する。
【００４７】
アンプ３１０は、ｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタＰＴ３１１〜ＰＴ３１４、およびｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタＮＴ３１１〜ＮＴ３１３を有する。
アンプ３１０は、ＡＺ（オートゼロ）レベルのサンプリング容量である第１のキャパシタＣ３１１およびキャパシタＣ３１２を有する。
【００４８】
ＰＭＯＳトランジスタＰＴ３１１のソースおよびＰＭＯＳトランジスタＰＴ３１２のソースが電源電位ＶＤＤに接続されている。
ＰＭＯＳトランジスタＰＴ３１１のドレインがＮＭＯＳトランジスタＮＴ３１１のドレインに接続され、その接続点によりノードＮＤ３１１が形成されている。また、ＰＭＯＳトランジスタＰＴ３１１のドレインとゲートが接続され、その接続点がＰＭＯＳトランジスタ３１２のゲートに接続されている。
ＰＭＯＳトランジスタＰＴ３１２のドレインがＮＭＯＳトランジスタＮＴ３１２のドレインに接続され、その接続点によりアンプ３１０の出力ノードＮＤ３１２が形成されている。
ＮＭＯＳトランジスタＮＴ３１１とＮＭＯＳトランジスタＮＴ３１２のエミッタ同士が接続され、その接続点がＮＭＯＳトランジスタＮＴ３１３のドレインに接続されている。ＮＭＯＳトランジスタＮＴ３１３のソースは接地電位ＧＮＤに接続されている。
【００４９】
ＮＭＯＳトランジスタＮＴ３１１のゲートがキャパシタＣ３１１の第１電極に接続され、その接続点によりノードＮＤ３１３が形成されている。そして、キャパシタＣ３１１の第２電極がランプ信号ＲＡＭＰの入力端子ＴＲＡＭＰに接続されている。
ＮＭＯＳトランジスタＮＴ３１２のゲートがキャパシタＣ３１２の第１電極に接続され、その接続点によりノードＮＤ３１４が形成されている。そして、キャパシタＣ３１２の第２電極がアナログ信号ＶＳＬの入力端子ＴＶＳＬに接続されている。
そして、差動対トランジスタの電流源としてのＮＭＯＳトランジスタＮＴ３１３のゲートがバイアス信号ＶＢＩＡＳ１３の入力端子ＴＢＩＡＳに接続されている。
ＰＭＯＳトランジスタＰＴ３１３のソースがノードＮＤ３１１に接続され、ドレインがノードＮＤ３１３に接続されている。ＰＭＯＳトランジスタＰＴ３１４のソースがノードＮＤ３１２に接続され、ドレインがノードＮＤ３１４に接続されている。
そして、ＰＭＯＳトランジスタＰＴ３１３およびＰＴ３１４のゲートがローレベルでアクティブの第１の制御パルス信号ＣＰＬの入力端子ＴＣＰＬに共通に接続されている。
【００５０】
このような構成を有するアンプ３１０において、ＰＭＯＳトランジスタＰＴ３１１，ＰＴ３１２によりカレントミラー回路が構成される。
さらに、ＮＭＯＳトランジスタＮＴ３１１，ＮＴ３１２によりＮＭＯＳトランジスタＮＴ３１３を電流源とする差動の比較部が構成されている。
そして、ＮＭＯＳトランジスタＮＴ３１１のゲートにより第１の信号入力端子が形成され、ＮＭＯＳトランジスタＮＴ３１２のゲートにより第２の信号入力端子が形成される。
また、ＰＭＯＳトランジスタＰＴ３１３，ＰＴ３１４がＡＺスイッチとして機能し、キャパシタＣ３１１，Ｃ３１２がＡＺレベルのサンプリング容量として機能する。
そして、アンプ３１０の出力信号は出力ノードＮＤ３１２から出力される。
【００５１】
このように、比較器３００は、電流源としてのＮＭＯＳトランジスタ３１３のゲートにバイアス信号ＶＢＩＡＳ１３が供給される。
このとき、比較器３００は、アナログ信号読み出しおよびＡＤ変換期間中にノイズ発生源である外部ラインからサンプルホールド回路２００により電気的に切り離されることから、外部ノイズのＡＤＣへの回り込みが抑制される。
【００５２】
このような比較器を有する列並列処理部１６０においては、垂直信号線１１６に読み出されたアナログ信号電位ＶＳＬは列毎（カラム毎）に配置された比較器１６２で参照信号ＲＡＭＰと比較される。
このとき、比較器１６２と同様に列毎に配置されたカウンタ１６３が動作している。
各ＡＤＣ１６１は、ランプ波形のある参照信号ＲＡＭＰ（電位Ｖｓｌｏｐ）とカウンタ値が一対一の対応を取りながら変化することで垂直信号線１１６の電位（アナログ信号）ＶＳＬをデジタル信号に変換する。
ＡＤＣ１６１は、参照信号ＲＡＭＰ（電位Ｖｓｌｏｐ）の電圧の変化を時間の変化に変換するものであり、その時間をある周期(クロック)で数えることでデジタル値に変換する。
アナログ信号ＶＳＬと参照信号ＲＡＭＰ（Ｖｓｌｏｐ）が交わったとき、比較器１６２の出力が反転し、カウンタ１６３の入力クロックを停止し、または、入力を停止していたクロックをカウンタ１６３に入力し、ＡＤ変換を完了させる。ＡＤ変換されたデータはメモリ１６４に保持される。
【００５３】
以上のＡＤ変換期間終了後、水平転送走査回路１３０により、メモリ１６４に保持されたデータが、水平転送線ＬＴＲＦに転送され、アンプ回路２１０を経て信号処理回路２２０に入力され、所定の信号処理により２次元画像が生成される。
【００５４】
水平転送走査回路１３０では、転送速度の確保のために数チャンネル同時並列転送を行う。
タイミング制御回路１４０においては、画素部１１０、列並列処理部１６０等の各ブロックでの信号処理に必要なタイミングを作成している。
後段の信号処理回路２２０では、ラインメモリ２３０内に格納された信号より縦線欠陥や点欠陥の補正、信号のクランプ処理を行ったり、パラレル-シリアル変換、圧縮、符号化、加算、平均、間欠動作などデジタル信号処理を行う。
ラインメモリ２３０には、画素行毎に送信されるデジタル信号が格納される。
本実施形態の固体撮像素子１００においては、信号処理回路２２０のデジタル出力がＩＳＰやベースバンド（baseband）ＬＳＩの入力として送信される。
【００５５】
ＤＡＣ１７０は、タイミング制御回路１４０のＤＡＣ制御機能部の制御の下、ある傾きを持った線形に変化するスロープ波形である参照信号（ランプ信号）を生成し、参照信号ＲＡＭＰを列並列処理部１６０に供給する。
ＤＡＣ１７０は、たとえばＤＡＣ制御機能部の制御の下、列並列処理部１６０の各カラム処理回路（ＡＤＣ）１６１のＡＤ変換を行う行ごとに、オフセット調整した参照信号ＲＡＭＰを生成する。
ＤＡＣ１７０は、ＤＡＣ制御機能部の制御の下、列並列処理部１６０におけるＣＤＳ時に、１次サンプリング、２次サンプリングそれぞれのサンプリング処理時にオフセット調整した参照信号ＲＡＭＰを生成する。
【００５６】
ＤＡＣ１７０は、電流制御型ＤＡＣにより構成され、サンプルホールド回路１９０でサンプルホールドされたバイアス電圧ＶＢＩＡＳ１２が電流制御用電流源（たとえばトランジスタのゲート）に供給される。
このように、バイアス電圧ＶＢＩＡＳ１２は、アナログ信号ＶＳＬの読み出しおよびＡＤ変換期間中にサンプルホールド回路１９０により供給される。
ＤＡＣ１７０は、アナログ信号読み出しおよびＡＤ変換期間中にノイズ発生源である内部電圧生成回路１８０からサンプルホールド回路１９０により電気的に切り離される。
このようにＤＡＣ１７０は、アナログ信号読み出しおよびＡＤ変換期間中にノイズ発生源である内部電圧生成回路１８０からサンプルホールド回路１９０により電気的に切り離されることから、ノイズのＤＡＣ、ひいてはＡＤＣへの回り込みが抑制される。
【００５７】
ＤＡＣ１７０は、図７に示すように、ランプＤＡＣ（スロープ（ＳＬＯＰＥ）ＤＡＣ）１７１、クランプ（ＣＬＡＭＰ）ＤＡＣ１７２、および加算部１７３を含んで構成される。
【００５８】
図７は、本実施形態に係る電流制御型ＤＡＣの基本的な構成例を示す図である。
【００５９】
この電流制御型ＤＡＣ１７０は、電源ＶＤＤを基準とした電源基準型のＤＡＣとして構成されている。なお、グランドＧＮＤを基準としたグランド基準型ＤＡＣとしても構成することが可能である。
すなわち、電源ＶＤＤに基準抵抗Ｒ１の一端が接続され、基準抵抗Ｒ１の他端にランプＤＡＣ１７１の出力およびクランプＤＡＣ１７２の出力が接続され、その接続点によりランプ出力ノードＮＤ１７１が形成されている。
基準抵抗Ｒ１および出力ノードＮＤ１７１により加算部１７３が形成される。
【００６０】
ランプＤＡＣ１７１は、ｘ個の電流源Ｉ１−１〜Ｉ１−ｘ、およびスイッチＳＷ１−１〜ＳＷ１−ｘを有する。
各スイッチＳＷ１−１〜ＳＷ１−ｘの端子ａにそれぞれ基準電位ＶＳＳ、たとえばグランドＧＮＤに接続された電流源Ｉ１−１〜Ｉ１−ｘが接続されている。
スイッチＳＷ１−１〜ＳＷ１−ｘの端子ｂは、出力ノードＮＤ１７１に共通に接続されている。
スイッチＳＷ１−１〜ＳＷ１−ｘは、ＤＡＣ制御機能部による制御信号ＣＴＬ１に応じて選択的にオン、オフされる。
【００６１】
ランプＤＡＣ１７１は、サンプルホールド回路１９０でサンプルホールドされたバイアス電圧ＶＢＩＡＳ１２が電流制御用電流源Ｉ１−１〜Ｉ１−ｘに供給される。
このように、バイアス電圧ＶＢＩＡＳ１２は、アナログ信号ＶＳＬの読み出しおよびＡＤ変換期間中にサンプルホールド回路１９０により供給される。
ランプＤＡＣ１７１は、アナログ信号読み出しおよびＡＤ変換期間中にノイズ発生源である内部電圧生成回路１８０からサンプルホールド回路１９０により電気的に切り離される。
このようにして、ＤＡＣ１７０は、アナログ信号読み出しおよびＡＤ変換期間中にノイズ発生源である内部電圧生成回路１８０からサンプルホールド回路１９０により電気的に切り離されることから、ノイズのＤＡＣ、ひいてはＡＤＣへの回り込みが抑制される。
【００６２】
クランプＤＡＣ１７２は、ｙ個の電流源Ｉ２−１〜Ｉ２−ｙ、およびスイッチＳＷ２−１〜ＳＷ２−ｙを有する。
各スイッチＳＷ２−１〜ＳＷ２−ｙの端子ａにそれぞれグランドＧＮＤに接続された電流源Ｉ２−１〜Ｉ２−ｙが接続されている。
スイッチＳＷ２−１〜ＳＷ２−ｙの端子ｂは、出力ノードＮＤ１７１に共通に接続されている。
スイッチＳＷ２−１〜ＳＷ２−ｙは、ＤＡＣ制御部１４１による制御信号ＣＴＬ２に応じて選択的にオン、オフされる。
【００６３】
ＤＡＣ１７０において、積分型ＡＤＣにおける参照信号ＲＡＭＰ（ランプ波）は、図７に示すように、ＤＣレベル制御用のクランプＤＡＣ１７２の出力信号Ｓ１７２とランプＤＡＣ１７１の出力信号Ｓ１７１を加算することで生成される。
【００６４】
［サンプルホールド回路の構成例］
サンプルホールド回路１９０は、２つのサンプルホールド部１９１，１９２を有する。
【００６５】
サンプルホールド部１９１は、内部電圧生成回路１８０で生成されるＤＣバイアス電圧ＶＤＣ１１を、制御信号としてのサンプリングパルスＳＭＰ１１がアクティブ（たとえばハイレベル）で供給される期間サンプリングし、ホールドする。
サンプルホールド部１９１は、１Ｈ期間においてアナログ信号読み出しやＡＤ変換以外の期間に内部電圧生成回路から出力されたＤＣバイアス電圧ＶＤＣ１１をサンプルホールドする。
サンプルホールド部１９１は、ホールドしたＤＣバイアス電圧ＶＤＣ１１をバイアスＶＢＩＡＳ１１として負荷回路１５０の負荷ＭＯＳトランジスタ１５１−１〜１５１−ｎのゲートに共通に供給する。
このように、サンプルホールド部１９１は、アナログ信号読み出しやＡＤ変換以外の期間に内部電圧生成回路１８０から出力されたバイアス電圧をサンプルホールドする。そして、サンプルホールド部１９１は、アナログ信号読み出しおよびＡＤ変換期間中にノイズ発生源である内部電圧生成回路１８０から負荷回路（列回路）、ひいてはＡＤＣから電気的に切り離すことでノイズ経路を遮断する。
【００６６】
サンプルホールド部１９１は、サンプリングスイッチＳＷ１９１およびホールド用キャパシタＣ１９１を有する。
サンプリングスイッチＳＷ１９１は、端子ａが内部電圧生成回路１８０のＤＣバイアス電圧ＶＤＣ１１の供給ラインに接続され、端子ｂがキャパシタＣ１９１の一端に接続され、その接続点がバイアス電圧ＶＢＩＡＳ１１の供給ラインに接続されている。
キャパシタＣ１９１の他端は基準電位ＶＳＳに接続されている。
サンプリングスイッチＳＷ１９１は、タイミング制御回路１４０によるサンプリングパルスＳＭＰ１１がアクティブ（たとえばハイレベル）で供給される期間オン状態となる。
サンプリングパルスＳＭＰ１１は、１Ｈ期間中のアナログ読み出しおよびＡＤ変換を行う期間以外の期間にサンプルホールド部１９１におけるサンプリングスイッチＳＷ１９１がオンしてバイアス電圧のサンプリングおよびホールドを行うように供給される。
【００６７】
サンプルホールド部１９２は、内部電圧生成回路１８０で生成されるＤＣバイアス電圧ＶＤＣ１２を制御信号としてのサンプリングパルスＳＭＰ１１がアクティブ（たとえばハイレベル）で供給される期間サンプリングし、ホールドする。
サンプルホールド部１９２は、１Ｈ期間においてアナログ信号読み出しやＡＤ変換以外の期間に内部電圧生成回路から出力されたＤＣバイアス電圧ＶＤＣ１２をサンプルホールドする。
サンプルホールド部１９２は、ホールドしたＤＣバイアス電圧ＶＤＣ１２をバイアスＶＢＩＡＳ１２としてＤＡＣ１７０に共通に供給する。
このように、サンプルホールド部１９２は、アナログ信号読み出しやＡＤ変換以外の期間に内部電圧生成回路１８０から出力されたバイアス電圧ＶＤＣ２をサンプルホールドする。
そして、サンプルホールド部１９２は、アナログ信号読み出しおよびＡＤ変換期間中にノイズ発生源である内部電圧生成回路１８０からＤＡＣ、ひいてはＡＤＣから電気的に切り離すことでノイズ経路を遮断する。
【００６８】
サンプルホールド部１９２は、サンプリングスイッチＳＷ１９２およびホールド用キャパシタＣ１９２を有する。
サンプリングスイッチＳＷ１９２は、端子ａが内部電圧生成回路１８０のＤＣバイアス電圧ＶＤＣ１２の供給ラインに接続され、端子ｂがキャパシタＣ１９２の一端に接続され、その接続点がバイアス電圧ＶＢＩＡＳ１２の供給ラインに接続されている。
キャパシタＣ１９２の他端は基準電位ＶＳＳに接続されている。
サンプリングスイッチＳＷ１９２は、タイミング制御回路１４０によるサンプリングパルスＳＭＰ１１がアクティブ（たとえばハイレベル）で供給される期間オン状態となる。
サンプリングパルスＳＭＰ１１は、１Ｈ期間中のアナログ読み出しおよびＡＤ変換を行う期間以外の期間にサンプルホールド部１９２におけるサンプリングスイッチＳＷ１９２がオンしてバイアス電圧のサンプリングおよびホールドを行うように供給される。
【００６９】
本実施形態においては、サンプルホールド回路１９０の２つのサンプルホールド部１９１，１９２のサンプリングスイッチＳＷ１９１，ＳＷ１９２を同じサンプリングパルスＳＭＰ１１でオン、オフ制御を行っている。
２つのサンプルホールド部１９１，１９２のサンプリングスイッチＳＷ１９１，ＳＷ１９２を異なるサンプリングパルスで個別にオン、オフ制御を行うように構成することも可能である。
【００７０】
サンプルホールド回路２００は、１つのサンプルホールド部２０１を有する。
【００７１】
サンプルホールド部２０１は、外部バイアス入力端子Ｔ１００を介して入力されたＤＣバイアス電圧ＶＤＣ１３を制御信号としてのサンプリングパルスＳＭＰ１２がアクティブ（たとえばハイレベル）で供給される期間サンプリングし、ホールドする。
サンプルホールド部２０１は、１Ｈ期間においてアナログ信号読み出しやＡＤ変換以外の期間に内部電圧生成回路から出力されたＤＣバイアス電圧ＶＤＣ１３をサンプルホールドする。
サンプルホールド部２０１は、ホールドしたＤＣバイアス電圧ＶＤＣ１３をバイアスＶＢＩＡＳ１３として列並列処理部１６０の比較器１６２の電流源を形成するＮＭＯＳトランジスタ３１３のゲートに共通に供給する。
このように、サンプルホールド部２０１は、アナログ信号読み出しやＡＤ変換以外の期間に外部から入力されたバイアス電圧をサンプルホールドする。そして、サンプルホールド部２０１は、アナログ信号読み出しおよびＡＤ変換期間中にノイズ発生源である外部ラインからＡＤＣから電気的に切り離すことでノイズ経路を遮断する。
【００７２】
サンプルホールド部２０１は、サンプリングスイッチＳＷ２０１およびホールド用キャパシタＣ２０１を有する。
サンプリングスイッチＳＷ２０１は、端子ａが入力端子Ｔ１００に接続され、端子ｂがキャパシタＣ２０１の一端に接続され、その接続点がバイアス電圧ＶＢＩＡＳ１３の供給ラインに接続されている。
キャパシタＣ２０１の他端は基準電位ＶＳＳに接続されている。
サンプリングスイッチＳＷ２０１は、タイミング制御回路１４０によるサンプリングパルスＳＭＰ１２がアクティブ（たとえばハイレベル）で供給される期間オン状態となる。
サンプリングパルスＳＭＰ１２は、１Ｈ期間中のアナログ読み出しおよびＡＤ変換を行う期間以外の期間にサンプルホールド部２０１におけるサンプリングスイッチＳＷ２０１がオンしてバイアス電圧のサンプリングおよびホールドを行うように供給される。
【００７３】
内部電圧生成回路１８０は、ＤＣバイアス電圧ＶＤＣ１１，ＶＤＣ１２を生成し、生成したＤＣバイアス電圧ＶＤＣ１１をサンプルホールド部１９１に供給し、ＤＣバイアス電圧ＶＤＣ１２をサンプルホールド部１９２に供給する。
【００７４】
［固体撮像素子の動作例］
図８は、本第１の実施形態に係る固体撮像素子の動作を説明するためのタイミングチャートである。
次に、上記構成による動作を、図８に関連付けて説明する。
【００７５】
１Ｈ期間中のアナログ読み出しおよびＡＤ変換を行う期間以外の期間に、サンプルホールド回路１９０，２００がタイミング制御回路１４０よりサンプリングパルスＳＭＰ１１，ＳＭＰ１２を受け取る。
この例では、１Ｈ期間のスタート時点から所定の期間を電圧サンプリング期間ＴＶＳＰＬとしてアクティブのハイレベルでタイミング制御回路１４０よりサンプリングパルスＳＭＰ１１，ＳＭＰ１２が供給される。
サンプルホールド回路１９０においては、サンプリングパルスＳＭＰ１１がハイレベルの期間にサンプリングスイッチＳＷ１９１，ＳＷ１９２がオンする。
これにより、サンプルホールド回路１９０において、内部電圧生成回路１８０から供給されるＤＣバイアス電圧ＶＤＣ１１，ＶＤＣ１２が内部容量であるキャパシタＣ１９１，Ｃ１９２にサンプリングする。
その後、サンプリングパルスＳＭＰ１１がローレベルに切り替えられて、サンプリングスイッチＳＷ１９１，ＳＷ１９２がオフする。
これにより、サンプルホールド回路１９０において、ＤＣバイアス電圧ＶＤＣ１１，ＶＤＣ１２が内部容量であるキャパシタＣ１９１，Ｃ１９２にホールドする。
サンプルホールド回路２００においては、サンプリングパルスＳＭＰ１２がハイレベルの期間にサンプリングスイッチＳＷ２０１がオンする。
これにより、サンプルホールド回路２００において、外部バイアス入力端子Ｔ１００から供給されるＤＣバイアス電圧ＶＤＣ１３が内部容量であるキャパシタＣ２０１にサンプリングする。
その後、サンプリングパルスＳＭＰ１２がローレベルに切り替えられて、サンプリングスイッチＳＷ２０１がオフする。
これにより、サンプルホールド回路２００において、ＤＣバイアス電圧ＶＤＣ１３が内部容量であるキャパシタＣ２０１にホールドする。
【００７６】
負荷回路１５０およびＤＡＣ１７０には、アナログ読み出しおよびＡＤ変換期間中、サンプルホールド回路１９０の内部容量であるキャパシタＣ１９１，Ｃ１９２にホールドされた電圧がバイアス電圧ＶＢＩＡＳ１１，ＶＢＩＡＳ１２として供給される。
列並列処理部１６０の比較器１６２には、アナログ読み出しおよびＡＤ変換期間中、サンプルホールド回路２００の内部容量であるキャパシタＣ２０１にホールドされた電圧がバイアス電圧ＶＢＩＡＳ１３として供給される。
これらのバイアス電圧ＶＢＩＡＳ１１，１２，１３は、サンプルホールド回路１９０，２００内のサンプリングスイッチＳＷ１９１，ＳＷ１９２，ＳＷ２０１によりノイズ源となる電圧生成回路および外部バイアス入力端子から電気的に切り離されている。
このため、時間的なノイズを全く含まないＤＣバイアス電圧として負荷回路１５０、ＤＡＣ１７０、ＡＤＣを含む列並列処理部１６０に供給され、ＡＤ変換期間中のノイズの伝播による画質の劣化が抑制される。
【００７７】
また、上記のＤＣバイアス電圧サンプルホールドを行う周期は、タイミング制御回路１４０によって可変に制御を行うことができ、図８で示されている１Ｈ周期に限らない。
【００７８】
そして、ＤＡＣ１７０において、Ｐ相時には、たとえばオフセット調整を受けたＤＣレベル制御用のクランプＤＡＣ１７２の出力信号Ｓ１７２とランプＤＡＣ１７１の出力信号Ｓ１７１が加算されて参照信号ＲＡＭＰ（Ｖｓｌｏｐ）が生成される。
各カラム処理回路（ＡＤＣ）１６１において、垂直信号線１１６に読み出されたアナログ信号電位ＶＳＬが列毎に配置された比較器１６２で参照信号ＲＡＭＰと比較される。
アナログ電位ＶＳＬと参照信号ＲＡＭＰのレベルが交差し比較器１６２の出力が反転するまで、カウンタ１６３でカウントが行われる。
カウンタ１６３では、たとえばクロックＣＬＫに同期してカウント動作が行われ、比較器１６２の出力レベルが反転するとカウント動作が停止され、そのときの値がメモリ１６４に保持される。
このリセットレベルＰ相には画素毎のばらつきが含まれる。
２回目は各単位画素１１０Ａで光電変換された信号が垂直信号線１１６（−１〜−ｎ）に読み出され（Ｄ相）、ＡＤ変換が実行される。
【００７９】
ＤＡＣ１７０において、Ｄ相時にも、オフセット調整を受けたＤＣレベル制御用のクランプＤＡＣ１７２の出力信号Ｓ１７２とランプＤＡＣ１７１の出力信号Ｓ１７２が加算されて参照信号ＲＡＭＰ（Ｖｓｌｏｐ）が生成される。
各カラム処理回路（ＡＤＣ）１６１において、垂直信号線１１６に読み出されたアナログ信号電位ＶＳＬが列毎に配置された比較器１６２で参照信号ＲＡＭＰと比較される。
アナログ電位ＶＳＬと参照信号ＲＡＭＰのレベルが交差し比較器１６２の出力が反転するまで、カウンタ１６３でカウントが行われる。
カウンタ１６３では、たとえばクロックＣＬＫに同期してカウント動作が行われ、比較器１６２の出力レベルが反転するとカウント動作が停止され、そのときの値がメモリ１６４に保持される。
そして、このＰ相およびＤ相変換の結果と合わせて、（Ｄ相レベル−Ｐ相レベル）を実行することで、相関二重サンプリング（ＣＤＳ）が実現できる。
デジタル信号に変換された信号は、水平（列）転送走査回路１３０により、順番に水平転送線ＬＴＲＦを介してアンプ回路２１０に読み出され、最終的に出力される。
このようにして、列並列出力処理が行われる。
【００８０】
以上説明したように、本実施形態の固体撮像素子によれば、外部容量を付加することなく、画像劣化の要因となるバイアス電圧の生成回路で生じる回路ノイズやデバイス外部から経由する外部ノイズのカラム処理系への回り込みを抑止することができる。
【００８１】
＜２．第２の実施形態＞
図９は、図３の第２の実施形態に係る列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）における画素部、列回路を含む要部をより具体的に示すブロック図である。
【００８２】
本第２の実施形態に係る固体撮像素子１００Ａが第１の実施形態に係る固体撮像素子１００と異なる点は、以下のとおりである。
第１の実施形態に係る固体撮像素子１００では、負荷回路１５０のバイアス電圧の供給段に共通のサンプルホールド回路１９０のサンプルホールド部１９１が配置されている。
これに対して、本第２の実施形態に係る固体撮像素子１００Ａでは、負荷回路１５０Ａの負荷ＭＯＳトランジスタ１５１−１〜１５１−ｎに１対１対応で個別にサンプルホールド部１９１Ａ−１〜１９１Ａ−ｎが配置されている。
【００８３】
サンプルホールド部１９１Ａ−１は、サンプリングスイッチＳＷ１９１Ａ−１およびホールド用キャパシタＣ１９１Ａ−１を有する。
サンプリングスイッチＳＷ１９１Ａ−１は、端子ａが内部電圧生成回路１８０のＤＣバイアス電圧ＶＤＣ１１の供給ラインに接続されている。
サンプリングスイッチＳＷ１９１Ａ−１は、端子ｂがキャパシタＣ１９１Ａ−１の一端に接続され、その接続点がバイアス電圧ＶＢＩＡＳ１１の供給部として負荷ＭＯＳトランジスタ１５１−１のゲートに接続されている。
キャパシタＣ１９１Ａ−１の他端は基準電位ＶＳＳに接続されている。
サンプリングスイッチＳＷ１９１Ａ−１は、タイミング制御回路１４０によるサンプリングパルスＳＭＰ１１Ａがアクティブ（たとえばハイレベル）で供給される期間オン状態となる。
【００８４】
サンプルホールド部１９１Ａ−２は、サンプリングスイッチＳＷ１９１Ａ−２およびホールド用キャパシタＣ１９１Ａ−２を有する。
サンプリングスイッチＳＷ１９１Ａ−２は、端子ａが内部電圧生成回路１８０のＤＣバイアス電圧ＶＤＣ１１の供給ラインに接続されている。
サンプリングスイッチＳＷ１９１Ａ−２は、端子ｂがキャパシタＣ１９１Ａ−２の一端に接続され、その接続点がバイアス電圧ＶＢＩＡＳ１１の供給部として負荷ＭＯＳトランジスタ１５１−２のゲートに接続されている。
キャパシタＣ１９１Ａ−２の他端は基準電位ＶＳＳに接続されている。
サンプリングスイッチＳＷ１９１Ａ−２は、タイミング制御回路１４０によるサンプリングパルスＳＭＰ１１Ａがアクティブ（たとえばハイレベル）で供給される期間オン状態となる。
【００８５】
サンプルホールド部１９１Ａ−３は、サンプリングスイッチＳＷ１９１Ａ−３およびホールド用キャパシタＣ１９１Ａ−３を有する。
サンプリングスイッチＳＷ１９１Ａ−３は、端子ａが内部電圧生成回路１８０のＤＣバイアス電圧ＶＤＣ１１の供給ラインに接続されている。
サンプリングスイッチＳＷ１９１Ａ−３は、端子ｂがキャパシタＣ１９１Ａ−３の一端に接続され、その接続点がバイアス電圧ＶＢＩＡＳ１１の供給部として負荷ＭＯＳトランジスタ１５１−３のゲートに接続されている。
キャパシタＣ１９１Ａ−３の他端は基準電位ＶＳＳに接続されている。
サンプリングスイッチＳＷ１９１Ａ−３は、タイミング制御回路１４０によるサンプリングパルスＳＭＰ１１Ａがアクティブ（たとえばハイレベル）で供給される期間オン状態となる。
【００８６】
同様に、サンプルホールド部１９１Ａ−ｎは、サンプリングスイッチＳＷ１９１Ａ−ｎおよびホールド用キャパシタＣ１９１Ａ−ｎを有する。
サンプリングスイッチＳＷ１９１Ａ−ｎは、端子ａが内部電圧生成回路１８０のＤＣバイアス電圧ＶＤＣ１１の供給ラインに接続されている。
サンプリングスイッチＳＷ１９１Ａ−ｎは、端子ｂがキャパシタＣ１９１Ａ−ｎの一端に接続され、その接続点がバイアス電圧ＶＢＩＡＳ１１の供給部として負荷ＭＯＳトランジスタ１５１−ｎのゲートに接続されている。
キャパシタＣ１９１Ａ−ｎの他端は基準電位ＶＳＳに接続されている。
サンプリングスイッチＳＷ１９１Ａ−ｎは、タイミング制御回路１４０によるサンプリングパルスＳＭＰ１１Ａがアクティブ（たとえばハイレベル）で供給される期間オン状態となる。
【００８７】
サンプリングパルスＳＭＰ１１Ａは、１Ｈ期間中のアナログ読み出しおよびＡＤ変換を行う期間以外の期間にサンプリングスイッチＳＷ１９１Ａ−１〜ｎがオンしてバイアス電圧のサンプリングおよびホールドを行うように供給される。
【００８８】
このように、本第２の実施形態においては、アナログ読み出しおよびＡＤ変換を行う期間以外の期間に、負荷回路の各列回路に配置したサンプルホールド部１９１Ａ−１〜１９１Ａ−ｎで各列回路に供給するＤＣバイアス電圧をサンプルホールドする。
このように本発明は電圧生成回路および外部からバイアス電圧を供給する全ての回路構成に対し適用することが可能である。
なお、ノイズを遮断するサンプルホールド部の配置は負荷回路の内外に限らない。
【００８９】
本第２の実施形態によれば、上述した第１の実施形態の効果と同様の効果を得ることができる。
すなわち、第２の実施形態によれば、外部容量を付加することなく、画像劣化の要因となるバイアス電圧の生成回路で生じる回路ノイズやデバイス外部から経由する外部ノイズのカラム処理系への回り込みを抑止することができる。
【００９０】
図１０は、例としてＡＤ期間中にスイッチ制御を行わない場合およびスイッチ制御を行った場合の暗時横引きノイズ量を示す図である。
図１０に示すように、第１および第２の実施形態のように、アナログ信号読出し期間およびＡＤ期間中における電圧生成回路からのノイズの回り込みを完全に遮断することで、出力画像における横引きノイズは外部容量を付加した場合と同程度まで改善している。
【００９１】
このような効果を有する固体撮像素子は、デジタルカメラやビデオカメラの撮像デバイスとして適用することができる。
【００９２】
＜３．第３の実施形態＞
図１１は、本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
【００９３】
本カメラシステム４００は、図１１に示すように、本実施形態に係る固体撮像素子１００，１００Ａが適用可能な撮像デバイス４１０を有する。
カメラシステム４００は、撮像デバイス４１０の画素領域に入射光を導く（被写体像を結像する）光学系として、たとえば入射光（像光）を撮像面上に結像させるレンズ４２０を有する。
さらに、カメラシステム４００は、撮像デバイス４１０を駆動する駆動回路(ＤＲＶ)４３０と、撮像デバイス４１０の出力信号を処理する信号処理回路(ＰＲＣ)４４０と、を有する。
【００９４】
駆動回路４３０は、撮像デバイス４１０内の回路を駆動するスタートパルスやクロックパルスを含む各種のタイミング信号を生成するタイミングジェネレータ(図示せず)を有し、所定のタイミング信号で撮像デバイス４１０を駆動する。
【００９５】
また、信号処理回路４４０は、撮像デバイス４１０の出力信号に対して所定の信号処理を施す。
信号処理回路４４０で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路４４０で処理された画像信号が液晶ディスプレイ等からなるモニターに動画として映し出される。
【００９６】
上述したように、デジタルスチルカメラ等の撮像装置において、撮像デバイス４１０として、先述した固体撮像素子１００，１００Ａを搭載することで、高精度なカメラが実現できる。
【符号の説明】
【００９７】
１００・・・固体撮像素子、１１０・・・画素部、１２０・・・垂直走査回路、１３０・・・水平転送走査回路、１４０・・・タイミング制御回路、１５０・・・負荷回路、１６０・・・列並列処理部、１６１・・・カラム処理回路（ＡＤＣ）、１６２・・・比較器、１６３・・・カウンタ、１６４・・・メモリ、１７０・・・ＤＡＣ、１８０・・・内部電圧生成回路、１９０，２００・・・サンプルホールド回路（Ｓ／Ｈ）、２１０・・・アンプ回路（Ｓ／Ａ）、２２０・・・信号処理回路、２３０・・・ラインメモリ、ＬＴＲＦ・・・水平転送線、４００・・・カメラシステム、４１０・・・撮像デバイス、４２０・・・レンズ、４３０・・・駆動回路、４４０・・・信号処理回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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