(57)【特許請求の範囲】
【請求項１】
上面に絶縁層が形成され、前記絶縁層上に接合層が形成され、所望の深さに損傷領域が形成された複数の単結晶半導体基板と、ベース基板とを用意し、
複数の前記単結晶半導体基板を第１のトレイに配置し、
前記第１のトレイに配置された複数の前記単結晶半導体基板を、前記接合層を介して、前記ベース基板に密接させることで、前記接合層の表面と前記ベース基板表面とを接合させて、前記ベース基板と複数の前記単結晶半導体基板を貼り合わせ、
複数の前記単結晶半導体基板の加熱によって前記損傷領域に亀裂を生じさせ、各単結晶半導体基板から分離された複数の第１の単結晶半導体層が密着されたベース基板を形成し、
前記絶縁層の形成工程は、第２のトレイに複数の前記単結晶半導体基板を配置した状態で、前記単結晶半導体基板上に、１層または２層以上の絶縁膜を形成することを含み、
前記損傷領域の形成工程は、第３のトレイに前記絶縁層が形成された複数の前記単結晶半導体基板を配置した状態で、ソースガスを励起してプラズマを生成し、前記プラズマに含まれるイオン種を前記単結晶半導体基板に照射することで、前記単結晶半導体基板中に前記損傷領域を形成することを含み、
前記接合層の形成工程は、第４のトレイに前記絶縁層および前記損傷領域が形成された複数の前記単結晶半導体基板を配置した状態で、前記単結晶半導体基板上に、前記絶縁層を介して前記接合層を形成することを含み、
前記第２のトレイ、前記第３のトレイ、および前記第４のトレイは同一のトレイでも、異なるトレイでもよく、
前記第１のトレイと前記第４のトレイは、同一のトレイでも、異なるトレイでもよいことを特徴とする半導体膜付き基板の作製方法。
【請求項２】
上面に絶縁層が形成され、前記絶縁層上に接合層が形成され、所望の深さに損傷領域が形成された複数の単結晶半導体基板と、ベース基板とを用意し、
複数の前記単結晶半導体基板を第１のトレイに配置し、
前記第１のトレイに配置された複数の前記単結晶半導体基板を、前記接合層を介して、前記ベース基板に密接させることで、前記接合層の表面と前記ベース基板表面とを接合させて、前記ベース基板と複数の前記単結晶半導体基板を貼り合わせ、
複数の前記単結晶半導体基板の加熱によって前記損傷領域に亀裂を生じさせ、各単結晶半導体基板から分離された複数の第１の単結晶半導体層が密着されたベース基板を形成し、
前記絶縁層の形成工程は、第２のトレイに複数の前記単結晶半導体基板を配置した状態で、複数の前記単結晶半導体基板上に、１層または２層以上の絶縁膜を形成することを含み、
前記接合層の形成工程は、第３のトレイに前記絶縁層が形成された複数の前記単結晶半導体基板を配置した状態で、複数の前記単結晶半導体基板上に、前記絶縁層を介して前記接合層を形成することを含み、
前記損傷領域の形成工程は、第４のトレイに前記絶縁層および前記接合層が形成された複数の前記単結晶半導体基板を配置した状態で、ソースガスを励起してプラズマを生成し、前記プラズマに含まれるイオン種を、複数の前記単結晶半導体基板に照射することで、複数の前記単結晶半導体基板中に前記損傷領域を形成することを含み、
前記第２のトレイ、前記第３のトレイ、および前記第４のトレイは同一のトレイでも、異なるトレイでもよく、
前記第１のトレイと前記第４のトレイは、同一のトレイでも、異なるトレイでもよいことを特徴とする半導体膜付き基板の作製方法。
【請求項３】
上面に絶縁層が形成され、前記絶縁層上に接合層が形成され、所望の深さに損傷領域が形成された複数の単結晶半導体基板と、ベース基板とを用意し、
複数の前記単結晶半導体基板を第１のトレイに配置し、
前記第１のトレイに配置された複数の前記単結晶半導体基板を、前記接合層を介して、前記ベース基板に密接させることで、前記接合層の表面と前記ベース基板表面とを接合させて、前記ベース基板と複数の前記単結晶半導体基板を貼り合わせ、
複数の前記単結晶半導体基板の加熱によって前記損傷領域に亀裂を生じさせ、各単結晶半導体基板から分離された複数の第１の単結晶半導体層が密着されたベース基板を形成し、
前記損傷領域の形成工程は、第２のトレイに複数の前記単結晶半導体基板を配置した状態で、ソースガスを励起してプラズマを生成し、前記プラズマに含まれるイオン種を、複数の前記単結晶半導体基板にドープすることで、複数の前記単結晶半導体基板中に前記損傷領域を形成することを含み、
前記絶縁層の形成工程は、第３のトレイに、前記損傷領域が形成された複数の前記単結晶半導体基板を配置した状態で、複数の前記単結晶半導体基板上に、１層または２層以上の絶縁膜を形成することを含み、
前記接合層の形成工程は、第４のトレイに、前記損傷領域および前記絶縁層が形成された複数の前記単結晶半導体基板を配置した状態で、複数の前記単結晶半導体基板上に、前記絶縁層を介して前記接合層を形成することを含み、
前記第２のトレイ、前記第３のトレイ、および前記第４のトレイは同一のトレイでも、異なるトレイでもよく、
前記第１のトレイと前記第４のトレイは、同一のトレイでも、異なるトレイでもよいことを特徴とする半導体膜付き基板の作製方法。
【請求項４】
上面に絶縁層が形成され、前記絶縁層に接合層が形成され、かつ所望の深さに損傷領域が形成された複数の単結晶半導体基板と、ベース基板とを用意し、
複数の前記単結晶半導体基板を第１のトレイに配置し、
前記第１のトレイに配置された複数の前記単結晶半導体基板を、前記接合層を介して、前記ベース基板に密接させることで、前記接合層の表面と前記ベース基板表面とを接合させて、前記ベース基板と複数の前記単結晶半導体基板を貼り合わせ、
前記第１のトレイに配置された状態での複数の前記単結晶半導体基板の加熱によって前記損傷領域に亀裂を生じさせ、各単結晶半導体基板から分離された複数の第１の単結晶半導体層が密着されたベース基板を形成し、
前記絶縁層の形成工程は、フッ化物ガスまたはフッ素ガスを含む反応室に、第２のトレイに配置された複数の前記単結晶半導体基板を設置し、前記反応室にプロセスガスを導入し、前記プロセスガスを励起してプラズマを生成し、当該プラズマに含まれる活性種の化学反応により、複数の前記単結晶半導体基板上に１層または２層以上の絶縁膜を形成することを含み、
前記第１のトレイと前記第２のトレイは同じでも、異なっていてもよいことを特徴とする半導体膜付き基板の作製方法。
【請求項５】
上面に絶縁層が形成され、前記絶縁層上に接合層が形成され、所望の深さに損傷領域が形成された複数の単結晶半導体基板と、ベース基板とを用意し、
複数の前記単結晶半導体基板を第１のトレイに配置し、
前記第１のトレイに配置された複数の前記単結晶半導体基板を、前記接合層を介して、前記ベース基板に密接させることで、前記接合層の表面と前記ベース基板表面とを接合させて、前記ベース基板と複数の前記単結晶半導体基板を貼り合わせ、
複数の前記単結晶半導体基板の加熱によって前記損傷領域に亀裂を生じさせ、各単結晶半導体基板から分離された複数の第１の単結晶半導体層が密着されたベース基板を形成し、
前記絶縁層の形成工程は、フッ化物ガスまたはフッ素ガスを含む反応室に、第２のトレイに配置された複数の前記単結晶半導体基板を設置し、前記反応室にプロセスガスを導入し、前記プロセスガスを励起してプラズマを生成し、当該プラズマに含まれる活性種の化学反応により、複数の前記単結晶半導体基板上に１層または２層以上の絶縁膜を形成することを含み、
前記損傷領域の形成工程は、第３のトレイに前記絶縁層が形成された複数の前記単結晶半導体基板を配置した状態で、ソースガスを励起してプラズマを生成し、前記プラズマに含まれるイオン種を複数の前記単結晶半導体基板に照射することで、複数の前記単結晶半導体基板中に前記損傷領域を形成することを含み、
前記接合層の形成工程は、第４のトレイに前記絶縁層および前記損傷領域が形成された複数の前記単結晶半導体基板を配置した状態で、複数の前記単結晶半導体基板上に、前記絶縁層を介して前記接合層を形成することを含み、
前記第２のトレイ、前記第３のトレイ、および前記第４のトレイは同一のトレイでも、異なるトレイでもよく、
前記第１のトレイと前記第４のトレイは、同一のトレイでも、異なるトレイでもよいことを特徴とする半導体膜付き基板の作製方法。
【請求項６】
上面に絶縁層が形成され、前記絶縁層上に接合層が形成され、所望の深さに損傷領域が形成された複数の単結晶半導体基板と、ベース基板とを用意し、
複数の前記単結晶半導体基板を第１のトレイに配置し、
前記第１のトレイに配置された複数の前記単結晶半導体基板を、前記接合層を介して、前記ベース基板に密接させることで、前記接合層の表面と前記ベース基板表面とを接合させて、前記ベース基板と複数の前記単結晶半導体基板を貼り合わせ、
複数の前記単結晶半導体基板の加熱によって前記損傷領域に亀裂を生じさせ、各単結晶半導体基板から分離された複数の第１の単結晶半導体層が密着されたベース基板を形成し、
前記絶縁層の形成工程は、フッ化物ガスまたはフッ素ガスを含む反応室に、第２のトレイに配置された複数の前記単結晶半導体基板を設置し、前記反応室にプロセスガスを導入し、前記プロセスガスを励起してプラズマを生成し、当該プラズマに含まれる活性種の化学反応により、複数の前記単結晶半導体基板上に１層または２層以上の絶縁膜を形成することを含み、
前記接合層の形成工程は、第３のトレイに前記絶縁層が形成された複数の前記単結晶半導体基板を配置した状態で、複数の前記単結晶半導体基板上に、前記絶縁層を介して前記接合層を形成することを含み、
前記損傷領域の形成工程は、第４のトレイに前記絶縁層および前記接合層が形成された複数の前記単結晶半導体基板を配置した状態で、ソースガスを励起してプラズマを生成し、前記プラズマに含まれるイオン種を複数の前記単結晶半導体基板に照射することで、複数の前記単結晶半導体基板中に前記損傷領域を形成することを含み、
前記第２のトレイ、前記第３のトレイ、および前記第４のトレイは同一のトレイでも、異なるトレイでもよく、
前記第１のトレイと前記第４のトレイは、同一のトレイでも、異なるトレイでもよいことを特徴とする半導体膜付き基板の作製方法。
【請求項７】
上面に絶縁層が形成され、前記絶縁層上に接合層が形成され、所望の深さに損傷領域が形成された複数の単結晶半導体基板と、ベース基板とを用意し、
複数の前記単結晶半導体基板を第１のトレイに配置し、
前記第１のトレイに配置された状態で複数の前記単結晶半導体基板を、前記接合層を介して、前記ベース基板に密接させることで、前記接合層の表面と前記ベース基板表面とを接合させて、前記ベース基板と複数の前記単結晶半導体基板を貼り合わせ、
複数の前記単結晶半導体基板の加熱によって前記損傷領域に亀裂を生じさせ、各単結晶半導体基板から分離された複数の第１の単結晶半導体層が密着されたベース基板を形成し、
前記損傷領域の形成工程は、第２のトレイに複数の前記単結晶半導体基板を配置した状態で、ソースガスを励起してプラズマを生成し、前記プラズマに含まれるイオン種を複数の前記単結晶半導体基板に照射することで、複数の前記単結晶半導体基板中に前記損傷領域を形成することを含み、
前記絶縁層の形成工程は、フッ化物ガスまたはフッ素ガスを含む反応室に、前記損傷領域が形成された複数の前記単結晶半導体基板を第３のトレイに配置した状態で設置し、前記反応室にプロセスガスを導入し、前記プロセスガスを励起してプラズマを生成し、当該プラズマに含まれる活性種の化学反応により、複数の前記単結晶半導体基板上に１層または２層以上の絶縁膜を形成することを含み、
前記接合層の形成工程は、第４のトレイに、前記損傷領域および前記絶縁層が形成された複数の前記単結晶半導体基板を配置した状態で、前記単結晶半導体基板上に、前記絶縁層を介して前記接合層を形成することを含み、
前記第２のトレイ、前記第３のトレイ、および前記第４のトレイは同一のトレイでも、異なるトレイでもよく、
前記第１のトレイと前記第４のトレイは、同一のトレイでも、異なるトレイでもよいことを特徴とする半導体膜付き基板の作製方法。
【請求項８】
請求項１乃至７のいずれか１項において、
前記損傷領域の形成のためのソースガスに水素ガスを用い、
前記水素ガスを励起して、Ｈ３＋を含むプラズマを生成し、前記プラズマに含まれるイオン種を加速して、前記単結晶半導体基板にドープすることで、前記損傷領域を形成することを特徴とする半導体膜付き基板の作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体膜付き基板およびその作製方法に関する。本発明に係る半導体膜付き基板は、ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）構造を有する半導体基板である。
【背景技術】
【０００２】
近年、ＶＬＳＩ技術が飛躍的な進歩を遂げる中で、高速化、低消費電力化を実現できるＳＯＩ技術が注目されている。この技術は、従来、バルク単結晶シリコンで形成されている電界効果トランジスタ（ＦＥＴ；Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）の活性領域（チャネル形成領域）を、単結晶シリコン薄膜で形成する技術である。ＳＯＩ構造を用いてＭＯＳ型電界効果トランジスタを作製すると、従来のバルク単結晶シリコン基板を用いる場合よりも寄生容量を小さくでき、高速化に有利になることが知られている。
【０００３】
ＳＯＩ基板としては、ＳＩＭＯＸ基板、貼り合わせ基板が知られている。例えばＳＩＭＯＸ基板は、単結晶シリコン基板に酸素イオンを注入し、１３００℃以上で熱処理して埋め込み酸化膜（ＢＯＸ；Ｂｕｒｉｅｄ  Ｏｘｉｄｅ）層を形成することにより、表面に単結晶シリコン薄膜を形成してＳＯＩ構造を得ている。ＳＩＭＯＸ基板は、酸素イオンの注入を精密に制御できるため単結晶シリコン薄膜を均一な膜厚で高制御に形成できるが、酸素イオンの注入に長時間を有するため、工程作業時間及びコストに問題がある。また、酸素イオン注入によって、単結晶シリコン薄膜を損傷させやすいという問題もある。
【０００４】
貼り合わせ基板は、酸化膜を介して２枚の単結晶シリコン基板（ベース基板及びボンド基板）を貼り合わせ、一方の単結晶シリコン基板（ボンド基板）を裏面（貼り合わせた面ではない面）から薄膜化することにより、単結晶シリコン薄膜を形成してＳＯＩ構造を得ている。薄膜化する手段としては、研削・研磨では、均一で薄い単結晶シリコン薄膜を形成することが難しいため、スマートカット（登録商標）と呼ばれる水素イオン注入を利用する技術が提案されている（例えば、特許文献１参照）。
【特許文献１】特開平５−２１１１２８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来のＳＯＩ基板は単結晶シリコンウエハの大きさに依存しており、大面積化を図ることは難しかった。したがって、本発明は、単結晶シリコン基板よりも大面積な基板に、複数の単結晶半導体層を貼り付けた半導体膜付き基板を提供することを課題の１つとする。また、複数の単結晶半導体層を効率良く大面積基板に貼り付けることを可能にする半導体膜付き基板の作製方法を提供することを課題とする。
【課題を解決するための手段】
【０００６】
本発明の半導体膜付き基板の１つは、ベース基板と、ベース基板上面に密着された複数の絶縁層と、絶縁層の上面に密着された複数の単結晶半導体層とを有するものである。ベース基板には、一辺が３００ｍｍ以上の基板を用いることが好ましい。
【０００７】
本発明の半導体膜付き基板の作製方法の１つは、上面に接合層が形成され、所望の深さに損傷領域が形成された複数の単結晶半導体基板およびベース基板を用意し、複数の単結晶半導体基板をトレイに配置し、トレイに配置された複数の単結晶半導体基板を、接合層を介して、ベース基板に密接させて、接合層の表面とベース基板表面とを接合させることで、ベース基板と複数の単結晶半導体基板を貼り合わせ、トレイに配置された状態での複数の単結晶半導体基板の加熱によって損傷領域に亀裂を生じさせ、各単結晶半導体基板から分離された複数の第１の単結晶半導体層が密着されたベース基板を形成することを含むものである。
【０００８】
本発明の半導体膜付き基板の作製方法の他の１つは、上面に接合層が形成され、所望の深さに損傷領域が形成された複数の単結晶半導体基板およびベース基板を用意し、複数の単結晶半導体基板を第１のトレイに配置し、第１のトレイに配置された複数の単結晶半導体基板を、接合層を介して、ベース基板に密接させることで、接合層の表面とベース基板表面とを接合させて、ベース基板と複数の単結晶半導体基板を貼り合わせ、第１のトレイに配置された状態での複数の単結晶半導体基板の加熱によって損傷領域に亀裂を生じさせ、各単結晶半導体基板から分離された複数の第１の単結晶半導体層が密着されたベース基板を形成することを含む。
【０００９】
また、上記の絶縁層の形成工程は、フッ化物ガスまたはフッ素ガスを含む反応室に、第２のトレイに配置された複数の単結晶基板を設置し、反応室にプロセスガスを導入し、プロセスガスを励起してプラズマを生成し、当該プラズマに含まれる活性種の化学反応により１層または２層以上の絶縁膜を形成することを含む工程とすることができる。第１のトレイと第２のトレイは同じでも、異なっていてもよい。
【００１０】
反応室にフッ化物ガスまたはフッ素ガスを含ませることは、フッ化物ガスまたはフッ素ガスによるプラズマガスエッチングによって前記反応室内をクリーニングすることでフッ化物ガスまたはフッ素ガスを反応室に残留させることで実現することができる。また、反応室にフッ化物ガスまたはフッ素ガスを供給することでも実現することができる。
【００１１】
上記の発明において、ベース基板には、一辺が３００ｍｍ以上の基板を用いることが好ましい。また、接合層を単結晶半導体基板に接して形成された絶縁層上に形成することが好ましい。
【発明の効果】
【００１２】
本発明の半導体膜付き基板は、Ｓｉウエハなどのバルク状単結晶半導体基板よりも大面積なＳＯＩ構造を有する基板である。よって、本発明に係る半導体膜付き基板を用いることで、例えば、半導体集積回路等の半導体装置の生産性を向上させることができる。なお、本明細書中において半導体装置とは半導体特性を利用することで機能しうる装置全般を示す。
【００１３】
本発明の作製方法により、Ｓｉウエハなどのバルク状単結晶半導体基板よりも大面積なＳＯＩ構造を有する半導体膜付き基板を作製することが可能である。
【発明を実施するための最良の形態】
【００１４】
以下に、本発明を説明する。本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨およびその範囲から逸脱することなく、その形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は実施形態の記載内容に限定して解釈されるものではない。また、異なる図面間で同じ参照符号が付されている要素は同じ要素を表しており、材料、形状、作製方法などについて繰り返しになる説明は省略している。
【００１５】
（実施形態１）
本実施形態では、複数の単結晶半導体層を基板上に有するＳＯＩ構造を有する半導体膜付き基板およびその作製方法について説明する。
【００１６】
図１は、半導体膜付き基板１００の構成例を示す斜視図である。半導体付き基板１００は、１枚のベース基板１０１に複数の単結晶半導体層１１６が貼り付けられている。各単結晶半導体層１１６は絶縁層１０２を介してベース基板１０１に設けられており、半導体膜付き基板１００はいわゆるＳＯＩ構造の半導体基板である。よって、以下、半導体膜付き基板１００を半導体基板１００と呼ぶことにする。
【００１７】
絶縁層１０２は、単層構造でも積層構造でもよい。本実施形態では絶縁層１０２は３層構造であり、ベース基板１０１側から、接合層１１４、絶縁膜１１２ｂ、絶縁膜１１２ａが積層されている。
【００１８】
単結晶半導体層１１６は、単結晶半導体基板を薄膜化することで形成される層である。単結晶半導体基板には、市販の半導体基板を用いることができ、例えば、単結晶シリコン基板、単結晶ゲルマニウム基板、単結晶シリコンゲルマニウム基板など、第１４族元素でなる単結晶半導体基板を用いることができる。また、ガリウムヒ素やインジウムリン等の化合物半導体基板も用いることができる。
【００１９】
ベース基板１０１は、絶縁表面を有する基板を用いる。具体的には、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスのような電子工業用に使われる各種ガラス基板、石英基板、セラミック基板、サファイア基板が挙げられる。好ましくはベース基板１０１としてガラス基板を用いるのがよい。ガラス基板には、熱膨張係数が２５×１０−７／℃以上５０×１０−７／℃以下（好ましくは、３０×１０−７／℃以上４０×１０−７／℃以下）であり、歪み点が５８０℃以上６８０℃以下（好ましくは、６００℃以上６８０℃以下）である基板を用いることが好ましい。また、半導体装置の汚染を抑えるため、ガラス基板は無アルカリガラス基板が好ましい。無アルカリガラス基板の材料には、例えば、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスなどのガラス材料などがある。また、ベース基板１０１には、ガラス基板の他、セラミック基板、石英基板やサファイア基板などの絶縁体でなる絶縁性基板、金属やステンレスなどの導電体でなる導電性基板、シリコンやガリウムヒ素などの半導体でなる半導体基板などを用いることができる。
【００２０】
ベース基板１０１には、３００ｍｍ×３００ｍｍ以上の基板を用いることが好ましい。例えば、このような大面積基板として、液晶パネルの製造用に開発されたマザーガラス基板が好適である。マザーガラス基板としては、例えば、第３世代（５５０ｍｍ×６５０ｍｍ）、第３．５世代（６００ｍｍ×７２０ｍｍ）、第４世代（６８０ｍｍ×８８０ｍｍ、または７３０ｍｍ×９２０ｍｍ）、第５世代（１１００ｍｍ×１３００ｍｍ）、第６世代（１５００ｍｍ×１８５０ｍｍ）、第７世代（１８７０ｍｍ×２２００ｍｍ）、第８世代（２２００ｍｍ×２４００ｍｍ）などのサイズの基板が知られている。大面積のマザーガラス基板をベース基板１０１に用いてＳＯＩ基板を製造することで、ＳＯＩ基板の大面積化が実現できる。
【００２１】
マザーガラス基板のような大面積な基板をベース基板１０１として用いることで、ＳＯＩ基板の大面積化が実現できる。ＳＯＩ基板の大面積化が実現すれば、１枚のＳＯＩ基板から多数のＩＣ、ＬＳＩ等のチップを製造することができ、１枚の基板から製造されるチップ数が増加するので、生産性を飛躍的に向上させることができる。
【００２２】
以下、図２〜図１０を参照して、図１に示す半導体基板１００（半導体膜付き基板１００）の作製方法を説明する。
【００２３】
まず、単結晶半導体基板１１１を準備する。単結晶半導体基板１１１は所望の大きさ、形状に加工されている。図２は、単結晶半導体基板１１１の構成の一例を示す外観図である。矩形状のベース基板１０１に貼り合わせること、および縮小投影型露光装置などの露光装置の露光領域が矩形であること等を考慮すると、図２に示すように単結晶半導体基板１１１の形状は矩形であることが好ましい。なお、特段の断りが無い限り、矩形には正方形が含まれることとする。例えば、矩形状の単結晶半導体基板１１１の長辺の長さは、縮小投影型露光装置の１ショットの露光領域の一辺のｎ倍（ｎは任意の正の整数で、ｎ≧１）を満たすように加工することが好ましい。
【００２４】
矩形の単結晶半導体基板１１１は、市販の円形状のバルク単結晶半導体基板を切断することで形成することができる。基板の切断には、ダイサー或いはワイヤソー等の切断装置、レーザ切断、プラズマ切断、電子ビーム切断、その他任意の切断手段を用いることができる。また、基板として薄片化する前の半導体基板製造用のインゴットを、その断面が矩形になるように直方体状に加工し、この直方体状のインゴットを薄片化することでも、矩形状の単結晶半導体基板１１１を製造することができる。
【００２５】
なお、単結晶半導体基板１１１に、単結晶シリコン基板のような結晶構造がダイヤモンド構造の第１４族元素でなる基板を用いる場合は、その主表面の面方位は、（１００）であってもよいし、（１１０）面であってもよいし、（１１１）であってもよい。（１００）の単結晶半導体基板１１１を用いることで、単結晶半導体層１１６とその表面に形成される絶縁層との界面準位密度を小さくすることができるため、電界効果型トランジスタの作製に好適である。
【００２６】
主表面が（１１０）の単結晶半導体基板１１１を用いることで、絶縁膜１１２ａと単結晶半導体層１１６との接合面において、接合層１１４を構成する元素と単結晶半導体層１１６を構成する第１４族元素（例えばシリコン元素）との結合が密に形成されるため、接合層１１４と単結晶半導体層１１６との結合力が向上する。
【００２７】
主表面が（１１０）面の単結晶半導体基板１１１を用いることで、その主表面には、他の面方位に比べて原子が密に配列しているため、単結晶半導体層１１６の平坦性が向上する。したがって、主表面が（１１０）面の単結晶半導体層１１６を用いて作製したトランジスタは、小さいＳ値、高電界効果移動度などの、優れた電気的特性を有する。なお、主表面が（１１０）面の単結晶半導体基板は、（１００）面の単結晶半導体基板よりもヤング率が大きく、劈開しやすいという長所がある。
【００２８】
単結晶半導体基板１１１を洗浄した後、トレイ１０に複数の単結晶半導体基板１１１を配置する。図３は、トレイ１０の構成の一例を示す外観図である。トレイ１０は、板状の部材であり、単結晶半導体基板１１１を保持するための複数の凹部１１が形成されている。図３は、図１の半導体基板１００を製造するためのトレイであり、３行３列に凹部１１が形成されている。図４に示すように、凹部１１に収めるように単結晶半導体基板１１１をトレイ１０に並べる。図４は、トレイ１０に複数の単結晶半導体基板１１１を配置した状態を示す外観図である。
【００２９】
トレイ１０は、半導体基板１００の基板の作製工程での熱処理で変質、変形しない材料で作製される。特に、熱処理での熱膨張が少ない材料を選択することが好ましい。例えば、石英ガラス、ステンレス、または無アルカリガラス等でトレイ１０を作製することができる。
【００３０】
トレイ１０の厚さは、１．１ｍｍ以上２ｍｍ以下とすることができる。凹部１１の深さは、０．２ｍｍ以上０．６ｍｍ以下とすることができ、０．３ｍｍ以上０．５ｍｍ以下が好ましい。トレイ１０のサイズは、ベース基板１０１と同じサイズとすることが好ましい。凹部１１のサイズは、単結晶半導体基板１１１が収まるサイズであればよい。なお本実施形態の作製方法では、図４に示すように、凹部１１のサイズおよび配列によって、半導体基板１００の単結晶半導体層１１６のサイズ、配列が制約される。
【００３１】
図５Ａ、図５Ｂ、図６Ａ、および図６Ｂはトレイ１０の構成例を示す上面図である。図５Ａ、図５Ｂは、ベース基板１０１に、サイズが６００ｍｍ×７２０ｍｍであるマザーガラス基板を用いる場合のトレイ１０の平面図であり、トレイ１０のサイズは６００ｍｍ×７２０ｍｍである。図６Ａ、図６Ｂは、ベース基板１０１に、サイズが７３０ｍｍ×９２０ｍｍである第４世代のマザーガラス基板を用いる場合のトレイ１０の平面図であり、トレイ１０のサイズは７３０ｍｍ×９２０ｍｍである。
【００３２】
図５Ａは、露光領域のサイズが４インチ角の縮小投影型露光装置に対応するように、凹部１１のサイズおよび配置を考慮したトレイ１０の平面図である。トレイ１０は４つのブロックに区分されており、各ブロックには３行３列に配置された９つの凹部１１が形成されている。各凹部１１のサイズは１ショットの露光領域に収まる１０２ｍｍ×８２ｍｍである。１ブロックにおいて、凹部１１の間隔は、縦、横共に１１ｍｍであり、トレイ１０の縁から凹部１１までの距離は、縦、横共に１６ｍｍである。
【００３３】
図５Ｂは、露光領域のサイズが５インチ角の縮小投影型露光装置に対応するように、凹部１１のサイズおよび配置を考慮したトレイ１０の平面図である。トレイ１０は４つのブロックに区分されており、各ブロックには３行２列に配置された６つの凹部１１が形成されている。各凹部１１のサイズは１ショットの露光領域に収まる１０２ｍｍ×１３０ｍｍである。一ブロックにおいて、凹部１１の間隔は、縦は１１ｍｍであり横は１０ｍｍであり、トレイ１０の縁から凹部１１までの距離は、縦、横共に１６ｍｍである。
【００３４】
図６Ａは、露光領域のサイズが４インチ角の縮小投影型露光装置に対応するように、凹部１１のサイズおよび配置を考慮したトレイ１０の平面図である。トレイ１０は６つのブロックに区分されており、各ブロックには３行３列に配置された９つの凹部１１が形成されている。各凹部１１のサイズは１ショットの露光領域に収まる１０５ｍｍ×８４ｍｍである。一ブロックにおいて、凹部１１の間隔は、縦は１１ｍｍであり、横は１０ｍｍであり、トレイ１０の縁から凹部１１までの距離は、縦は１６ｍｍであり、横は１５ｍｍである。
【００３５】
図６Ｂは、露光領域のサイズが５インチ角の縮小投影型露光装置に対応するように、凹部１１のサイズおよび配置を考慮したトレイ１０の平面図である。トレイ１０は６つのブロックに区分されており、各ブロックには２行３列に配置された６つの凹部１１が形成されている。各凹部１１のサイズは１ショットの露光領域に収まる１３２ｍｍ×１０５ｍｍである。一ブロックにおいて、凹部１１の間隔は、縦は１３ｍｍであり横は１０ｍｍであり、トレイ１０の縁から凹部１１までの距離は、縦、横共に１５ｍｍである。
【００３６】
以下、図７Ａ〜図１０Ｂの断面図を参照しながら、図３に示すように、トレイ１０に単結晶半導体基板１１１を配置した後の半導体基板１００の作製方法を説明する。まず、図７Ａに示すように、単結晶半導体基板１１１上に絶縁層１１２を形成する。絶縁層１１２は単層構造、２層以上の多層構造とすることができる。その厚さは５ｎｍ以上４００ｎｍ以下とすることができる。絶縁層１１２を構成する膜には、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、酸化ゲルマニウム膜、窒化ゲルマニウム膜、酸化窒化ゲルマニウム膜、窒化酸化ゲルマニウム膜などのシリコンまたはゲルマニウムを組成に含む絶縁膜を用いることができる。また、酸化アルミニウム、酸化タンタル、酸化ハフニウムなどの金属の酸化物でなる絶縁膜、窒化アルミニウムなどの金属の窒化物でなる絶縁膜、酸化窒化アルミニウム膜などの金属の酸化窒化物でなる絶縁膜、窒化酸化アルミニウム膜などの金属の窒化酸化物でなる絶縁膜を用いることもできる。
【００３７】
なお、本明細書において、酸化窒化物とは、その組成として、窒素原子よりも酸素原子の数が多い物質とし、また、窒化酸化物とは、その組成として、酸素原子より窒素原子の数が多い物質とする。例えば、酸化窒化シリコンとは、酸素が５０原子％以上６５原子％以下、窒素が０．５原子％以上２０原子％以下、Ｓｉが２５原子％以上３５原子％以下、水素が０．１原子％以上２０原子％以下の範囲で含まれる物質とする。また、窒化酸化シリコンとは、酸素が５原子％以上３０原子％以下、窒素が２０原子％以上５５原子％以下、Ｓｉが２５原子％以上３５原子％以下、水素が１０原子％以上３０原子％以下の範囲で含まれる物質とする。なお、酸化窒化物および窒化酸化物の組成は、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ  Ｂａｃｋｓｃａｔｔｅｒｉｎｇ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）及び水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ  Ｆｏｒｗａｒｄ  Ｓｃａｔｔｅｒｉｎｇ）を用いて測定することができる。また、ここで述べた酸化窒化シリコンおよび窒化酸化シリコンの酸素、窒素、水素、Ｓｉの含有比率は、各物質を構成する元素の合計を１００原子％としたときの値である。
【００３８】
絶縁層１１２を構成する絶縁膜は、ＣＶＤ法、スパッタ法、単結晶半導体基板１１１を酸化するまたは窒化するなどの方法により形成することができる。
【００３９】
ベース基板１０１にアルカリ金属若しくはアルカリ土類金属などの半導体装置の信頼性を低下させる不純物を含むような基板を用いた場合、このような不純物がベース基板１０１から、ＳＯＩ基板の半導体層に拡散することを防止できるような膜を少なくとも１層以上、絶縁層１１２に設けることが好ましい。このような膜には、窒化シリコン膜、窒化酸化シリコン膜、窒化アルミニウム膜、または窒化酸化アルミニウム膜などがある。このような膜を含ませることで、絶縁層１１２をバリア層として機能させることができる。
【００４０】
例えば、絶縁層１１２を単層構造のバリア層として形成する場合、厚さ５ｎｍ以上２００ｎｍ以下の窒化シリコン膜、窒化酸化シリコン膜、窒化アルミニウム膜、または窒化酸化アルミニウム膜で形成することができる。
【００４１】
絶縁層１１２を、バリア層として機能する２層構造の膜とする場合は、上層は、バリア機能の高い絶縁膜で構成する。このような絶縁膜としては、厚さ５ｎｍ〜２００ｎｍの窒化シリコン膜、窒化酸化シリコン膜、窒化アルミニウム膜、または窒化酸化アルミニウム膜を形成することができる。これらの膜は、不純物の拡散を防止するブロッキング効果が高いが、内部応力が高い。そのため、単結晶半導体基板１１１と接する下層の絶縁膜には、上層の絶縁膜の応力を緩和する効果のある膜を選択することが好ましい。このような絶縁膜には、酸化シリコン膜、酸化窒化シリコン膜、および単結晶半導体基板１１１を熱酸化して形成した熱酸化膜などがある。下層の絶縁膜の厚さは５ｎｍ以上３００ｎｍ以下とすることができる。
【００４２】
本実施形態では、絶縁層１１２を絶縁膜１１２ａと絶縁膜１１２ｂでなる２層構造とする。絶縁層１１２をブロッキング膜として機能させる絶縁膜１１２ａと絶縁膜１１２ｂの組み合わせは、例えば、酸化シリコン膜と窒化シリコン膜、酸化窒化シリコン膜と窒化シリコン膜、酸化シリコン膜と窒化酸化シリコン膜、酸化窒化シリコン膜と窒化酸化シリコン膜などがある。
【００４３】
例えば、上層の絶縁膜１１２ａは、プロセスガスにＳｉＨ４およびＮ２Ｏを用いてプラズマ励起ＣＶＤ法（以下、「ＰＥＣＶＤ法」という。）で形成した酸化窒化シリコン膜で形成することができる。また、絶縁膜１１２ａとして、プロセスガスに有機シランガスと酸素を用いて、ＰＥＣＶＤ法で酸化シリコン膜を形成することもできる。また、単結晶半導体基板１１１を酸化した、酸化膜で絶縁膜１１２ａを形成することもできる。
【００４４】
有機シランとは、テトラエトキシシラン（ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）、テトラメチルシラン（ＴＭＳ：化学式Ｓｉ（ＣＨ３）４）、テトラメチルシクロテトラシロキサン（ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、ヘキサメチルジシラザン（ＨＭＤＳ）、トリエトキシシラン（ＳｉＨ（ＯＣ２Ｈ５）３）、またはトリスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ３）２）３）などの化合物である。
【００４５】
下層の絶縁膜１１２ｂは、プロセスガスにＳｉＨ４、Ｎ２Ｏ、ＮＨ３およびＨ２を用いてＰＥＣＶＤ法で形成した窒化酸化シリコン膜で、または、プロセスガスにＳｉＨ４、Ｎ２、ＮＨ３およびＨ２を用いてＰＥＣＶＤ法で形成した窒化シリコン膜で形成することができる。
【００４６】
例えば、ＰＥＣＶＤ法で、酸化窒化シリコンでなる絶縁膜１１２ａ、窒化酸化シリコンでなる絶縁膜１１２ｂを形成する場合、トレイ１０に配置された複数の単結晶半導体基板１１１をＰＥＣＶＤ装置の処理室に搬入する。そして、絶縁膜１１２ａ形成用のプロセスガスとしてＳｉＨ４およびＮ２Ｏを処理室に供給し、このプロセスガスのプラズマを生成し、窒化酸化シリコン膜を単結晶半導体基板１１１上に形成する。次に、処理室に導入するガスを絶縁膜１１２ｂ形成用のプロセスに変更する。ここでは、ＳｉＨ４、ＮＨ３およびＨ２およびＮ２Ｏを用いる。これらの混合ガスのプラズマを生成して、酸化窒化シリコン膜上に窒化酸化シリコン膜を連続して形成する。また、複数の処理室を有するＰＥＣＶＤ装置を用いる場合は、酸化窒化シリコン膜と窒化酸化シリコン膜とを異なる処理室で形成することもできる。もちろん、処理室に導入するガスを変更することで、下層に酸化シリコン膜を形成することもできるし、上層に窒化シリコン膜を形成することもできる。
【００４７】
上記のように絶縁膜１１２ａおよび絶縁膜１１２ｂを形成することで、スループット良く、複数の単結晶半導体基板１１１に絶縁層１１２を形成することができる。また、大気に触れさせることなく絶縁膜１１２ａ、絶縁膜１１２ｂを形成できるので、絶縁膜１１２ａと絶縁膜１１２ｂの界面が大気によって汚染されることを防止することができる。
【００４８】
また、絶縁膜１１２ａとして、単結晶半導体基板１１１を酸化処理して酸化膜を形成することができる。この酸化膜を形成するための熱酸化処理は、ドライ酸化でもよいが、酸化雰囲気中にハロゲンを含むガスを添加することが好ましい。ハロゲンを含むガスとして、ＨＣｌ、ＨＦ、ＮＦ３、ＨＢｒ、Ｃｌ、ＣｌＦ、ＢＣｌ３、Ｆ２、Ｂｒ２などから選ばれた一種又は複数種類のガスを用いることができる。
【００４９】
例えば、酸素に対しＨＣｌを０．５〜１０体積％（好ましくは３体積％）の割合で含む雰囲気中で、７００℃以上の温度で熱処理を行う。９５０℃以上１１００℃以下の加熱温度で熱酸化を行うとよい。処理時間は０．１〜６時間、好ましくは０．５〜１時間とすればよい。形成される酸化膜の膜厚は、１０ｎｍ〜１０００ｎｍ（好ましくは５０ｎｍ〜２００ｎｍ）とし、例えば１００ｎｍの厚さとすることができる。
【００５０】
このような温度範囲で酸化処理を行うことで、ハロゲン元素によるゲッタリング効果を得ることができる。ゲッタリング効果としては、特に、金属不純物を除去する効果がある。すなわち、塩素の作用により、金属などの不純物が揮発性の塩化物となって気相中へ離脱して、単結晶半導体基板１１１から除去される。また、酸化膜に含まれるハロゲン元素により、単結晶半導体基板１１１の表面の未結合手が終端されるため、酸化膜と単結晶半導体基板１１１との界面の局在準位密度が低減できる。
【００５１】
このハロゲンを含む雰囲気での熱酸化処理により、酸化膜にハロゲンを含ませることができる。ハロゲン元素を１×１０１７ａｔｏｍｓ／ｃｍ３〜５×１０２０ａｔｏｍｓ／ｃｍ３の濃度で含ませることにより、半導体基板１００において、金属などの不純物を捕獲して単結晶半導体層１１６の汚染を防止する保護膜としての機能を発現させることができる。
【００５２】
熱酸化処理で下層の絶縁膜１１２ａを形成し、ＰＥＣＶＤ法などの気相法で上層の絶縁膜１１２ｂを形成する方法の一例には、単結晶半導体基板１１１をトレイ１０に配置する前に、熱酸化処理で絶縁膜１１２ａを形成し、酸化膜でなる絶縁膜１１２ａが形成された単結晶半導体基板１１１をトレイ１０に並べ、しかる後、絶縁膜１１２ｂを形成する方法がある。
【００５３】
また、本実施形態において、単層構造または積層構造の絶縁層１１２を構成する絶縁膜の少なくとも１層にフッ素を含む絶縁膜を構成することが好ましい。特に、絶縁層１１２の単結晶半導体基板１１１に接する層をフッ素を含む絶縁膜で形成することが好ましい。本実施形態の場合、絶縁膜１１２ａにフッ素を含ませるには、フッ化物ガスまたはフッ素ガスを含むＰＥＣＶＤ装置の反応室で、絶縁膜１１２ａを形成することでも実現できる。このような反応室に絶縁膜１１２ａ形成用プロセスガスを導入し、このプロセスガスを励起してプラズマを生成し、当該プラズマに含まれる活性種の化学反応により、単結晶半導体基板１１１上に絶縁膜１１２ａを形成する。
【００５４】
ＰＥＣＶＤ装置の反応室にフッ素化合物ガスを含ませるには、フッ化物ガスを用いたプラズマガスエッチングによって反応室をクリーニングすることで実現できる。ＰＥＣＶＤ装置で膜を形成すると、基板表面だけでなく、反応室の内壁、電極、基板ホルダーなどにも原料が反応した生成物が堆積する。この堆積物はパーティクルやダストの原因となる。そこで、このような堆積物を除去するクリーニング工程が定期的に行われる。反応室のクリーニング方法の代表的な１つとして、プラズマガスエッチングによる方法がある。反応室にＮＦ３などのフッ化物ガスを導入して、フッ化物ガスを励起してプラズマ化することで、フッ素ラジカルを生成し、堆積物をエッチングして除去する方法である。フッ素ラジカルと反応して生成されたフッ化物は蒸気圧が高いため、排気系によって反応室から除去される。
【００５５】
プラズマガスエッチングによるクリーニングを行うことで、クリーニングガスとして用いたフッ化物ガスが、反応室の内壁や、反応室に設けられている電極、各種の治具に吸着する。つまり、反応室にフッ化物ガスを含むませることができる。なお、フッ化物ガスを反応室に含ませる方法には、反応室をフッ化物ガスによりクリーニングして、反応室にフッ化物ガスを残留させる方法の他に、トレイ１０に配置した単結晶半導体基板１１１を反応室に設置した後に、反応室にフッ化物ガス導入する方法を用いることができる。
【００５６】
例えば、ＳｉＨ４およびＮ２Ｏから、ＰＥＣＶＤ法で形成される酸化窒化シリコン膜を絶縁膜１１２ａとする場合、反応室にＳｉＨ４およびＮ２Ｏを供給し、これらのガスを励起しプラズマを生成することで、反応室に残存しているフッ化物ガスも励起し、フッ素ラジカルが生成される。よって、酸化窒化シリコン膜にフッ素を含ませることができる。また、反応室に残存しているフッ化物は微量であり、酸化窒化シリコン膜の形成中に供給されないため、酸化窒化シリコン膜の形成の初期の段階にフッ素が取り込まれることとなる。よって、絶縁膜１１２ａにおいて、単結晶半導体基板１１１と絶縁膜１１２ａ（絶縁層１１２）の界面、またはその近傍のフッ素濃度を高くすることができる。つまり、図１の半導体基板１００の絶縁層１１２においては、単結晶半導体層１１６との界面、またはその界面の近傍のフッ素濃度を高くすることができる。
【００５７】
このような領域にフッ素を含ませることにより、単結晶半導体層１１６との界面における半導体の未結合手がフッ素で終端することができるため、単結晶半導体層１１６と絶縁層１１２との界面準位密度を低減できる。また、ベース基板１０１からナトリウムなどの金属が絶縁層１１２に拡散した場合でも、フッ素が存在することで、フッ素により金属を捕獲することができるため、単結晶半導体層１１６の金属汚染を防止することができる。
【００５８】
フッ化物ガスの代わりにフッ素（Ｆ２）ガスを反応室に含ませることもできる。フッ化物とは、組成にフッ素（Ｆ）を含む化合物である。フッ化物ガスには、ＯＦ２、ＣｌＦ３、ＮＦ３、ＦＮＯ、Ｆ３ＮＯ、ＳＦ６、ＳＦ５ＮＯ、ＳＯＦ２などから選ばれたガスを用いることができる。また、フッ化物ガスには、炭素を組成に含む以下のようなフッ素化合物のガスを用いることができる。パーフルオロカーボン（ＰＦＣ：Ｐｅｒｆｌｕｏｒｏｃａｒｂｏｎ）、ハイドロフルオロカーボン（ＨＦＣ：Ｈｙｄｒｏｆｌｕｏｒｏｃａｒｂｏｎ）、ハイドロクロロフルオロカーボン（ＨＣＦＣ：Ｈｙｄｒｏｃｈｌｏｒｏｆｌｕｏｒｏｃａｒｂｏｎ）、エーテル系フッ化物、カルボニル系フッ化物、エステル系フッ化物。
【００５９】
パーフルオロカーボンとしては、ＣＦ４、Ｃ２Ｆ６、Ｃ３Ｆ８、Ｃ４Ｆ１０、Ｃ３Ｆ８、Ｃ４Ｆ６、Ｃ４Ｆ８、Ｃ５Ｆ８などを用いることができる。またハイドロフルオロカーボンとしては、ＣＦ３ＣＨＦ２、ＣＨＦ２ＣＨＦ２、ＣＦ３ＣＨＦＣＦ３、ＣＦ３ＣＦ２ＣＨＦ２、ＣＨＦ２ＣＦ２ＣＨＦ２などを用いることができる。エーテル系フッ化物としては、ＣＨＦ２ＯＣＨＦ２、ＣＦ３ＯＣＨＦＣＦ３のようなハイドロフルオロエーテル（ＨＦＥ：Ｈｙｄｒｏｆｌｕｏｒｏｅｔｈｅｒ）、ＣＦ３ＯＣＦ＝ＣＦ２、Ｃ２Ｆ５ＯＣＦ＝ＣＦ２、Ｃ３Ｆ６Ｏ、Ｃ３Ｆ６Ｏ２、Ｃ４Ｆ８Ｏ、Ｃ４Ｆ８Ｏ２などを用いることができる。カルボニル系フッ化物としては、ＣＦ３ＣＯＣＦ３などを用いることができる。エステル系フッ化物としては、ＣＦ３ＣＯＯＣＨＦ２、ＣＦ３ＣＯＯＣ２Ｆ５などを用いることができる。
【００６０】
さらに、炭素を組成に含むフッ素化合物のガスとしては、ＣＯＦ２、ＣＦ３ＣＯＦ、ＣＦ２（ＣＯＦ）２、Ｃ３Ｆ７ＣＯＦＣＦ３ＯＦ、ＣＦ３Ｉ、ＣＦ３ＯＯＣＦ３、ＣＦ３ＯＯＯＣＦ３、ＣＦ３ＣＮ、ＣＦ３ＮＯなどから選ばれたガスを用いることもできる。
【００６１】
次に、図７Ｂを参照して、単結晶半導体基板１１１に損傷領域１１３を形成する工程を説明する。絶縁層１１２を介して、電界で加速されたイオンでなるイオンビーム１２１を単結晶半導体基板１１１に照射して、単結晶半導体基板１１１の表面から所定の深さの領域に、損傷領域１１３を形成する。このイオン照射工程は、加速されたイオン種でなるイオンビーム１２１を単結晶半導体基板１１１に照射することで、イオン種を構成する元素を単結晶半導体基板１１１に添加する工程である。よって、イオンビーム１２１を単結晶半導体基板１１１に照射すると、加速されたイオン種の衝撃により、単結晶半導体基板１１１の所定の深さに結晶構造が脆くなっている脆化層が形成される。この層が損傷領域１１３である。イオンビーム１２１は、ソースガスを励起して、ソースガスのプラズマを生成し、電界の作用により、プラズマに含まれるイオンを引き出すことで生成される。
【００６２】
損傷領域１１３が形成される領域の深さは、イオンビーム１２１の加速エネルギーとイオンビーム１２１の入射角を制御することによって調節することができる。加速エネルギーは加速電圧、ドーズ量などを制御することにより調節できる。イオンの平均侵入深さとほぼ同じ深さの領域に損傷領域１１３が形成される。イオンを注入する深さで、単結晶半導体基板１１１から分離される半導体層の厚さが決定される。損傷領域１１３が形成される深さは５０ｎｍ以上５００ｎｍ以下であり、好ましい深さの範囲は５０ｎｍ以上２００ｎｍ以下である。
【００６３】
イオンを単結晶半導体基板１１１に添加するには、質量分離を伴うイオン注入法よりも、質量分離を伴わないイオンドーピング法が好ましい。これにより、大面積なトレイ１０に配置された複数の単結晶半導体基板１１１に損傷領域１１３を形成するタクトタイムを短縮できるからである。
【００６４】
トレイ１０に収められた単結晶半導体基板１１１を、イオンドーピング装置の処理室に搬入する。ソースガスを励起しプラズマを生成し、プラズマ中からイオン種を引き出し、加速して、イオンビーム１２１を生成する。そのイオンビーム１２１を、複数の単結晶半導体基板１１１に照射することで、所定の深さの領域にイオンが高濃度に導入され、単結晶半導体基板１１１に損傷領域１１３が形成される。
【００６５】
ソースガスに水素（Ｈ２）を用いる場合、水素ガスを励起してＨ＋、Ｈ２＋、Ｈ３＋を含むプラズマを生成することができる。ソースガスから生成されるイオン種の割合は、プラズマの励起方法、プラズマを発生させる雰囲気の圧力、ソースガスの供給量などを調節することで、変化させることができる。イオンビーム１２１に、Ｈ＋、Ｈ２＋、Ｈ３＋の総量に対してＨ３＋が５０％以上含まれるようにすることが好ましく、Ｈ３＋の割合は８０％以上がより好ましい。
【００６６】
Ｈ３＋は他の水素イオン種（Ｈ＋、Ｈ２＋）よりも、水素原子の数が多く、その結果、質量が大きいので、同じエネルギーで加速される場合、Ｈ＋、Ｈ２＋よりも単結晶半導体基板１１１のより浅い領域に注入される。よって、イオンビーム１２１に含まれるＨ３＋の割合を高くすることにより、水素イオンの平均侵入深さのばらつきが小さくなるので、単結晶半導体基板１１１における水素の深さ方向の濃度プロファイルはより急峻になり、そのプロファイルのピーク位置を浅くすることができる。よって、イオンビーム１２１に含まれるＨ＋、Ｈ２＋、Ｈ３＋の総量に対してＨ３＋が５０％以上含まれるようにすることが好ましく、Ｈ３＋の割合は８０％以上がより好ましい。
【００６７】
水素ガスを用いて、イオンドーピング法でイオン注入を行う場合、加速電圧１０ｋＶ以上２００ｋＶ以下、ドーズ量１×１０１６ｉｏｎｓ／ｃｍ２以上６×１０１６ｉｏｎｓ／ｃｍ２以下とすることができる。この条件で水素イオンを注入することで、イオンビーム１２１に含まれるイオン種および、その割合にもよるが、損傷領域１１３を単結晶半導体基板１１１の深さ５０ｎｍ以上５００ｎｍ以下の領域に形成することができる。
【００６８】
例えば、単結晶半導体基板１１１が単結晶シリコン基板であり、絶縁膜１１２ａが厚さ５０ｎｍの酸化窒化シリコン膜であり、絶縁膜１１２ｂが厚さ５０ｎｍの窒化酸化シリコン膜の場合、ソースガスが水素であり、加速電圧４０ｋＶ、ドーズ量２．２×１０１６ｉｏｎｓ／ｃｍ２の条件では、単結晶半導体基板１１１から厚さ１２０ｎｍ程度の単結晶半導体層を剥離することができる。また、絶縁膜１１２ａを厚さ１００ｎｍの酸化窒化シリコン膜とし、他は同じ条件で水素イオンをドープすると、単結晶半導体基板１１１から厚さ７０ｎｍ程度の単結晶半導体層を剥離することができる。
【００６９】
イオンビーム１２１のソースガスにヘリウム（Ｈｅ）を用いることもできる。ヘリウムを励起して生成されるイオン種は、Ｈｅ＋が殆どであるため、質量分離を伴わないイオンドーピング法でも、Ｈｅ＋を主なイオンとして単結晶半導体基板１１１に注入することができる。よって、イオンドーピング法で、効率良く、微小な空孔を損傷領域１１３に形成することができる。ヘリウムを用いて、イオンドーピング法でイオン注入を行う場合、加速電圧１０ｋＶ以上２００ｋＶ以下、ドーズ量１×１０１６ｉｏｎｓ／ｃｍ２以上６×１０１６ｉｏｎｓ／ｃｍ２以下とすることができる。
【００７０】
ソースガスに塩素ガス（Ｃｌ２ガス）、フッ素ガス（Ｆ２ガス）などのハロゲンガスを用いることもできる。
【００７１】
損傷領域１１３を形成した後、絶縁層１１２の上面に、図７Ｃに示すように、接合層１１４を形成する。接合層１１４を形成する工程では、単結晶半導体基板１１１の加熱温度は、損傷領域１１３に添加した元素または分子が析出しない温度とし、その加熱温度は３５０℃以下が好ましい。言い換えると、この加熱温度は損傷領域１１３からガスが抜けない温度である。なお、接合層１１４は、損傷領域１１３の形成前に形成することもできる。この場合は、接合層１１４を形成するときのプロセス温度は、３５０℃以上にすることができる。
【００７２】
接合層１１４は、平滑で親水性の接合面を単結晶半導体基板１１１の表面に形成するため層である。そのため、接合層１１４の平均粗さＲａは、０．７ｎｍ以下、より好ましくは、０．４ｎｍ以下が好ましい。また、接合層１１４の厚さは１０ｎｍ以上２００ｎｍ以下とすることができる。好ましい厚さは５ｎｍ以上５００ｎｍ以下であり、より好ましくは１０ｎｍ以上２００ｎｍ以下である。
【００７３】
接合層１１４には、化学的気相反応により形成される絶縁膜が好ましい。例えば、酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、窒化シリコン膜などを、接合層１１４として形成することとができる。接合層１１４として、ＰＥＣＶＤ法で酸化シリコン膜を形成する場合には、ソースガスに有機シランガスおよび酸素（Ｏ２）ガスを用いることが好ましい。ソースガスに有機シランを用いることで、プロセス温度が３５０℃以下で、平滑な表面を有する酸化シリコン膜を形成することができる。また、熱ＣＶＤ法で、加熱温度が５００℃以下２００℃以上で形成されるＬＴＯ（低温酸化物、ｌｏｗ  ｔｅｍｐｅｒａｔｕｒｅ  ｏｘｉｄｅ）で形成することができる。ＬＴＯの形成には、シリコンソースガスにモノシラン（ＳｉＨ４）またはジシラン（Ｓｉ２Ｈ６）などを用い、酸素ソースガスにＮＯ２などを用いることができる。
【００７４】
例えば、ソースガスにＴＥＯＳとＯ２を用いて、酸化シリコン膜でなる接合層１１４を形成するための条件例としては、処理室に、流量１５ｓｃｃｍでＴＥＯＳを導入し、流量７５０ｓｃｃｍでＯ２を導入する。成膜圧力は１００Ｐａ、成膜温度３００℃、高周波電源出力３００Ｗ、電源周波数１３．５６ＭＨｚが挙げられる。
【００７５】
また、図７Ｂの工程と図７Ｃの工程の順序を逆にすることもできる。すなわち、トレイ１０に配置された複数の単結晶半導体基板１１１に、絶縁層１１２および接合層１１４を形成した後、損傷領域１１３を形成することもできる。この場合、絶縁層１１２と接合層１１４を同じ成膜装置で形成できる場合は、絶縁層１１２と接合層１１４の形成を連続して行うことが好ましい。
【００７６】
また、図７Ｂの工程を行った後、図７Ａの工程と図７Ｃの工程を行うこともできる。すなわち、トレイ１０に配置された複数の単結晶半導体基板１１１にイオンをドープして損傷領域１１３を形成した後、絶縁層１１２および接合層１１４を形成することもできる。この場合、絶縁層１１２と接合層１１４を同じ成膜装置で形成できる場合は、絶縁層１１２と接合層１１４の形成を連続して行うことが好ましい。また、損傷領域１１３を形成する前に、単結晶半導体基板１１１の表面を保護するために、単結晶半導体基板１１１を酸化処理して、表面に酸化膜を形成し、酸化膜を介してイオン種を単結晶半導体基板１１１にドープすることもできる。損傷領域１１３を形成した後はこの酸化膜を除去する。また、酸化膜を残した状態で、絶縁層１１２を形成することもできる。
【００７７】
なお、損傷領域１１３を形成するために、イオンドーピング法でソースガスから生成されたイオン種を単結晶半導体基板１１１にドープしているため、イオンビーム１２１中に、ソースガスのイオン種以外の、イオン種が含まれる。このようなイオン種は、例えば、イオンドーピング装置の処理室の治具や電極を構成している金属などである。これらのイオン種は、ソースガス（水素、ヘリウムなど）のイオン種より質量が大きいため、単結晶半導体基板１１１の表面に形成される膜（絶縁層１１２、接合層１１４または酸化膜）の表面にドープされる。この金属などの不純物を除去するため、イオンドーピング工程の後、単結晶半導体基板１１１の表面に形成される膜の表面をウエットエッチングして、その膜を薄く除去することもできる。
【００７８】
次に、絶縁層１１２、損傷領域１１３および接合層１１４が形成された単結晶半導体基板１１１をトレイ１０からはずし、複数の単結晶半導体基板１１１を洗浄する。この洗浄工程は、純水による超音波洗浄で行うことができる。超音波洗浄はメガヘルツ超音波洗浄（メガソニック洗浄）が好ましい。超音波洗浄の後、単結晶半導体基板１１１をオゾン水で洗浄してもよい。オゾン水で洗浄することで、有機物の除去と、接合層１１４表面の親水性を向上させる表面活性化処理を行うことができる。洗浄処理、および表面活性化処理の終了後、図７Ｄに示すように単結晶半導体基板１１１をトレイ１０の凹部１１に配置する。
【００７９】
接合層１１４の表面の活性化処理には、オゾン水による洗浄の他、原子ビーム若しくはイオンビームの照射処理、プラズマ処理、若しくはラジカル処理で行うことができる。原子ビーム若しくはイオンビームを利用する場合には、アルゴン等の不活性ガス中性原子ビーム若しくは不活性ガスイオンビームを用いることができる。これらの処理は、単結晶半導体基板１１１をトレイ１０に配置した状態で行うこともできる。
【００８０】
次に、トレイ１０に配置された単結晶半導体基板１１１とベース基板１０１を貼り合わせる。貼り合わせる前に、ベース基板１０１も洗浄する。塩酸と過酸化水素水を用いた洗浄や、メガヘルツ超音波洗浄で行うことができる。また、接合層１１４と同様に、ベース基板１０１の接合面となる表面に対して表面活性化処理を行うことが好ましい。
【００８１】
図８Ａは接合工程を説明する断面図である。複数の単結晶半導体基板１１１が配置されたトレイ１０の上方からベース基板１０１を載置して、接合層１１４を介して、ベース基板１０１と複数の単結晶半導体基板１１１を密接させる。ベース基板１０１の端の一箇所に３００〜１５０００Ｎ／ｃｍ２程度の圧力を加える。この圧力は、１０００〜５０００Ｎ／ｃｍ２が好ましい。圧力をかけた部分から接合層１１４とベース基板１０１とが接合し始める。やがて１枚のベース基板１０１に対して、トレイ１０上の全ての単結晶半導体基板１１１が接合し、ベース基板１０１に複数の単結晶半導体基板１１１を密着させることができる。この接合工程は、加熱処理を伴わず、常温で行うことができるため、ベース基板１０１に、ガラス基板のように耐熱温度が７００℃以下の低耐熱性の基板を用いることが可能である。
【００８２】
複数の単結晶半導体基板１１１をトレイ１０に並べているため、単結晶半導体基板１１１の厚さの違いにより、接合層１１４の表面がベース基板１０１と接触しない単結晶半導体基板１１１が生じる場合がある。そのため、圧力をかける場所は一箇所（１枚の単結晶半導体基板）ではなく、各単結晶半導体基板１１１に圧力をかけるようにすることが好ましい。また、単結晶半導体基板１１１がトレイ１０に配置された状態で、接合層１１４表面の高さの違いがあっていても、ベース基板１０１のたわみにより接合層１１４の一部分がベース基板１０１と密着すれば、接合層１１４表面全体に接合が進行することが可能である。
【００８３】
また、図８Ａのようにベース基板１０１をトレイ１０に載せた後、図９のように、ベース基板１０１を下側に入れ替えてもよい。ベース基板１０１とトレイ１０の天地を入れ替えることで、単結晶半導体基板１１１の厚さの違いが相殺され、接合層１１４の表面全体をベース基板１０１の表面に容易に接触させることができる。
【００８４】
ベース基板１０１に単結晶半導体基板１１１を貼り合わせた後、ベース基板１０１と接合層１１４との接合界面での結合力を増加させるための加熱処理を行うことが好ましい。この処理温度は、損傷領域１１３に亀裂を発生させない温度とし、２００℃以上４５０℃以下の温度範囲で処理することができる。また、この温度範囲で加熱しながら、ベース基板１０１に単結晶半導体基板１１１を貼り合わせることで、ベース基板１０１と接合層１１４との接合界面での結合力を強固にすることができる。
【００８５】
図８Ａに示すように、トレイ１０に配置された単結晶半導体基板１１１上にベース基板１０１を載置するときに、接合面がゴミなどにより汚染されてしまうと、汚染部分は接合されなくなる。そのため、接合面の汚染を防ぐため、ベース基板１０１を載置するときは、気密な処理室内で行うことが好ましい。また、処理室内を５．０×１０−３Ｐａ程度の減圧状態とし、接合処理の雰囲気を清浄にすることが好ましい。
【００８６】
次いで、加熱処理を行い、損傷領域１１３で剥離を生じさせて、単結晶半導体基板１１１から単結晶半導体層１１５を分離する。図８Ｂは、単結晶半導体基板１１１から単結晶半導体層１１５を分離する分離工程を説明する図である。１１７を付した要素は単結晶半導体層１１５が分離された単結晶半導体基板１１１を示している。
【００８７】
なお、図８Ｂに示すように、単結晶半導体基板１１１の周辺部がベース基板１０１に接合しない場合が多くある。これは、単結晶半導体基板１１１の周辺部が面取りされているために、または、単結晶半導体基板１１１を移動した際に接合層１１４の周辺部を傷つけたり汚したりしたために、周辺部でベース基板１０１と接合層１１４とが密着しないことによるものである。或いは、単結晶半導体基板１１１の周辺部では損傷領域１１３が分離しにくいなどの理由もある。そのため、ベース基板１０１には、単結晶半導体基板１１１よりもサイズが小さい単結晶半導体層１１５が貼り付けられ、また、単結晶半導体基板１１７の周囲には凸部が形成され、その凸部上に、ベース基板１０１に貼り付けられなかった絶縁膜１１２ｂ、絶縁膜１１２ａおよび接合層１１４が残っている。
【００８８】
加熱処理を行うことで、温度上昇によって損傷領域１１３に形成されている微小な孔には、イオンドーピングで添加した元素が析出し、内部の圧力が上昇する。圧力の上昇により、損傷領域１１３の微小な孔に体積変化が起こり、損傷領域１１３に亀裂が生じるので、損傷領域１１３に沿って単結晶半導体基板１１１が劈開される。接合層１１４はベース基板１０１に接合しているので、ベース基板１０１上には単結晶半導体基板１１１から分離された単結晶半導体層１１５が固定される。単結晶半導体層１１５を単結晶半導体基板１１１から分離するための加熱処理の温度は、ベース基板１０１の歪み点を越えない温度とする。
【００８９】
この加熱処理には、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置、抵抗加熱炉、マイクロ波加熱装置を用いることができる。ＲＴＡ装置には、ＧＲＴＡ（Ｇａｓ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置を用いることができる。この加熱処理で、単結晶半導体層１１５が貼り付けられたベース基板１０１の温度が５５０℃以上６５０℃以下の範囲に上昇させることが好ましい。
【００９０】
ＧＲＴＡ装置を用いる場合は、加熱温度５５０℃以上６５０℃以下、処理時間０．５分以上６０分以内とすることができる。抵抗加熱炉を用いる場合は、加熱温度２００℃以上６５０℃以下、処理時間２時間以上４時間以内とすることができる。マイクロ波加熱装置を用いる場合は、例えば、周波数２．４５ＧＨｚのマイクロ波を照射し、処理時間を１０分以上２０分以内とすることができる。
【００９１】
抵抗加熱を有する縦型炉を用いた加熱処理の具体的な処理方法を説明する。トレイ１０に配置された単結晶半導体基板１１１が貼り付けられたベース基板１０１（図８Ａ参照）を縦型炉のボートに載置する。このボートを縦型炉のチャンバーに搬入する。単結晶半導体基板１１１の酸化を抑制するため、まずチャンバー内を排気して真空状態とする。真空度は、５×１０−３Ｐａ程度とする。真空状態にした後、窒素をチャンバー内に供給して、チャンバー内を大気圧の窒素雰囲気にする。この間、温度を２００℃に上昇させる。
【００９２】
チャンバー内を大気圧の窒素雰囲気にした後、温度２００℃で２時間加熱する。その後、１時間かけて４００℃に温度上昇させる。加熱温度４００℃の状態が安定したら、１時間かけて６００℃に温度上昇させる。加熱温度６００℃の状態が安定したら、６００℃で２時間加熱処理する。その後、１時間かけて、加熱温度を４００℃まで下げ、１０分〜３０分間後に、チャンバー内からボートを搬出する。大気雰囲気下で、ボート上のトレイ１０に並べられた単結晶半導体基板１１７、および単結晶半導体層１１５が貼り付けられたベース基板１０１を冷却する。
【００９３】
上記の抵抗加熱炉を用いた加熱処理は、接合層１１４とベース基板１０１との結合力を強化するための加熱処理と、損傷領域１１３に分離を生じさせる加熱処理が連続して行われる。この２つの加熱処理を異なる装置で行う場合は、例えば、抵抗加熱炉において、処理温度２００℃、処理時間２時間の加熱処理を行った後、貼り合わされたベース基板１０１と単結晶半導体基板１１１を炉から搬出する。次いで、ＲＴＡ装置で、処理温度６００℃以上７００℃以下、処理時間１分以上３０分以下の加熱処理を行い、単結晶半導体基板１１１を損傷領域１１３で分割させる。
【００９４】
７００℃以下の低温処理で、接合層１１４とベース基板１０１を強固に接合させるためには、接合層１１４の表面、およびベース基板の表面にＯＨ基、水分子（Ｈ２Ｏ）が存在することが好ましい。これは、接合層１１４とベース基板１０１との接合が、ＯＨ基や水分子が共有結合（酸素分子と水素分子の共有結合）や水素結合を形成することで、開始するからである。
【００９５】
したがって、接合層１１４、ベース基板１０１の表面を活性化して親水性とすることは好ましい。また、酸素または水素を含ませるような方法で、接合層１１４を形成することが好ましい。例えば、処理温度４００℃以下のＰＥＣＶＤ法により、酸化シリコン膜、酸化窒化シリコン膜、または窒化酸化シリコン膜、窒化シリコン膜などを形成することで水素を膜に含ませることができる。酸化シリコン膜または酸化窒化シリコン膜を形成するには、例えば、プロセスガスにＳｉＨ４およびＮ２Ｏを用いればよい。窒化酸化シリコン膜を形成するには、例えばＳｉＨ４、ＮＨ３およびＮ２Ｏを用いればよい。窒化シリコン膜を形成するには、例えばＳｉＨ４、およびＮＨ３を用いればよい。また、ＰＥＣＶＤ法で形成するときの原料に、ＴＥＯＳ（化学式Ｓｉ（ＯＣ２Ｈ５）４）のようなＯＨ基を有する化合物を用いることが好ましい。
【００９６】
なお、ここで、加熱温度が７００℃以下の処理を低温処理と呼ぶのは、ガラス基板の耐熱温度以下で行う処理であるからである。また、本実施の形態と対照的に、スマートカット（登録商標）で形成されるＳＯＩ基板では単結晶シリコン層と単結晶シリコンウエハを貼り付けるために８００℃以上の加熱処理を行っており、ガラス基板の耐熱温度を超える温度での加熱処理を必要とすることから、７００℃以下の処理を低温処理と呼ぶことにする。
【００９７】
なお、ベース基板１０１に熱収縮量が大きな基板を用いると、半導体基板１００の製造過程、および、半導体基板１００を用いた半導体装置の製造過程での温度上昇による熱収縮が問題になる場合がある。その場合には、単結晶半導体基板１１１に貼り合わせる前に、ベース基板１０１を加熱処理して、予め熱収縮させることでその影響を抑えることができる。この加熱処理は、例えば、抵抗加熱炉で、６４０℃で４時間加熱し、しかる後０．２℃／分の速度で冷却することで行うことができる。または、ＧＲＴＡ装置で、６５０℃で６分間の加熱を３〜５回程度繰り返すことで行うことができる。なお、図８Ｂの単結晶半導体基板１１１を分割するための加熱処理で、ベース基板１０１を熱収縮させることができる場合は、貼り合わせる前の加熱処理を行わなくともよい。
【００９８】
ここで、ベース基板１０１に密着された単結晶半導体層１１５は、損傷領域１１３の分離、および損傷領域１１３の形成によって、結晶欠陥が形成されている。また、その表面は平坦性が損なわれている。結晶欠陥の低減、および、表面の平坦性の向上のために、図１０Ａに示すように、単結晶半導体層１１５にレーザビーム１２２を照射する。
【００９９】
レーザビーム１２２を単結晶半導体層１１５側から照射することで、単結晶半導体層１１５上面から溶融させる。溶融した後、単結晶半導体層１１５が冷却、固化することで、図１０Ｂに示すように、その上面の平坦性が向上された単結晶半導体層１１６が形成される。図１０Ｂの外観図が図１である。
【０１００】
このレーザビームの照射工程では、レーザビーム１２２を用いているため、ベース基板１０１の温度上昇が抑えられ、ガラス基板のような耐熱性の低い基板をベース基板１０１に用いることが可能になる。レーザビーム１２２の照射によって単結晶半導体層１１５は部分溶融させることが好ましい。完全溶融させると、液相となった単結晶半導体層１１５での無秩序な核発生により、単結晶半導体層１１５が再結晶化することとなり、単結晶半導体層１１５の結晶性が低下するからである。部分溶融させることで、単結晶半導体層１１５では、溶融されていない固相部分から結晶成長が進行する、いわゆる縦成長が起こる。縦成長による再結晶化によって、単結晶半導体層１１５の結晶欠陥が減少され、結晶性が回復される。なお、単結晶半導体層１１５が完全溶融状態であるとは、図１０Ａの積層構造では、単結晶半導体層１１５が接合層１１４との界面まで溶融され、液体状態になっていることをいう。他方、単結晶半導体層１１５が部分溶融状態であるとは、上層が溶融して液相であり、下層が固相である状態をいう。
【０１０１】
レーザビーム１２２を発振するレーザ発振器は、その発振波長が、紫外光域乃至可視光域にあるものが選択される。レーザビームの１２２の波長は、単結晶半導体層１１５に吸収される波長とする。その波長は、レーザ光の表皮深さ（ｓｋｉｎ  ｄｅｐｔｈ）などを考慮して決定することができる。例えば、波長は２５０ｎｍ以上７００ｎｍ以下の範囲とすることができる。
【０１０２】
このレーザ発振器には、連続発振レーザ、疑似連続発振レーザ及びパルス発振レーザを用いることができる。部分溶融させるためパルス発振レーザが好ましい。例えば、パルス発振レーザの場合は、繰り返し周波数１ＭＨｚ以下、パルス幅１０ｎ秒以上５００ｎ秒以下である。例えば、繰り返し周波数１０Ｈｚ〜３００Ｈｚ、パルス幅２５ｎ秒、波長３０８ｎｍのＸｅＣｌエキシマレーザを用いることができる。
【０１０３】
また、レーザビーム１２２のエネルギーは、レーザビーム１２２の波長、レーザビーム１２２の表皮深さ、単結晶半導体基板１１１の膜厚などを考慮して決定することができる。レーザビーム１２２のエネルギーは、例えば、３００ｍＪ／ｃｍ２以上８００ｍＪ／ｃｍ２以下の範囲とすることができる。例えば、単結晶半導体層１１５の厚さが１２０ｎｍ程度であり、レーザ発振器にパルス発振レーザを用い、レーザビーム１２２の波長が３０８ｎｍの場合は、レーザビーム１２２のエネルギー密度は６００ｍＪ／ｃｍ２〜７００ｍＪ／ｃｍ２とすることができる。
【０１０４】
レーザビーム１２２の照射の雰囲気は、希ガスまたは窒素雰囲気のような不活性雰囲気、または真空状態で行うことが好ましい。不活性雰囲気中でレーザビーム１２２を照射するには、気密性のあるチャンバー内でレーザビーム１２２を照射し、このチャンバー内の雰囲気を制御すればよい。チャンバーを用いない場合は、レーザビーム１２２の被照射面に窒素ガス、希ガスなど不活性ガスを吹き付けることで、不活性雰囲気でのレーザビーム１２２の照射を実現することができる。
【０１０５】
窒素などの不活性雰囲気や真空状態のほうが、大気雰囲気よりも単結晶半導体層１１６の平坦性を向上させる効果が高く、また、これらの雰囲気のほうが大気雰囲気よりも単結晶半導体層１１６にクラックやリッジの発生を抑える効果が高くなるため、レーザビーム１２２の使用可能なエネルギー範囲が広くなる。
【０１０６】
光学系により、レーザビーム１２２は、エネルギー分布を均一にし、かつ断面の形状を線状にすることが好ましい。このことにより、スループット良く、かつレーザビーム１２２の照射を均一に行うことができる。レーザビーム１２２のビーム長は、ベース基板１０１の１辺より長くすることで、１回の走査で、ベース基板１０１に貼り付けられた全ての単結晶半導体層１１５にレーザビーム１２２を照射することができる。レーザビーム１２２のビーム長がベース基板１０１の１辺より短い場合は、複数回の走査で、ベース基板１０１に貼り付けられた全ての単結晶半導体層１１５にレーザビーム１２２を照射すればよい。
【０１０７】
なお、レーザビーム１２２を単結晶半導体層１１５に照射する前に、単結晶半導体層１１５の表面に形成されている自然酸化膜などの酸化膜を除去する処理を行う。酸化膜を除去するのは、単結晶半導体層１１５表面に酸化膜が残存した状態で、レーザビーム１２２を照射しても、平坦化の効果が十分に得られないからである。酸化膜の除去処理は、フッ酸水溶液で単結晶半導体層１１５を処理することで行うことができる。フッ酸による処理は、単結晶半導体層１１５の表面が撥水性を示すまで行うことが望ましい。撥水性を示すことで、単結晶半導体層１１５から酸化膜が除去されたことが確認できる。
【０１０８】
図１０Ａのレーザビーム１２２の照射工程は、次のように行うことができる。まず、単結晶半導体層１１５を１：１００（＝フッ酸：水）の割合で希釈されたフッ酸水溶液で１１０秒間処理して、表面の酸化膜を除去する。レーザビーム１２２のレーザ発振器として、ＸｅＣｌエキシマレーザ（波長：３０８ｎｍ、パルス幅：２５ｎ秒、繰り返し周波数：６０Ｈｚ）を用いる。光学系により、レーザビーム１２２の断面を３００ｍｍ×０．３４ｍｍの線状に整形する。レーザビーム１２２の走査速度を２．０ｍｍ／秒とし、スキャンピッチを３３μｍ、ビームショット数を約１０ショットで、レーザビーム１２２を単結晶半導体層１１５に照射する。照射面に窒素ガスを吹き付けながら、レーザビーム１２２を走査する。ベース基板１０１が７３０ｍｍ×９２０ｍｍの場合は、レーザビーム１２２のビーム長が３００ｍｍであるので、レーザビーム１２２の照射領域を３分割することで、ベース基板１０１に貼り付けられた全ての単結晶半導体層１１５にレーザビーム１２２を照射することができる。
【０１０９】
レーザビーム１２２が照射された単結晶半導体層１１６の表面は平坦化され、その表面の凹凸形状の平均面粗さを１ｎｍ以上７ｎｍ以下とすることができる。また、その凹凸形状の二乗平均平方根粗さを１ｎｍ以上１０ｎｍ以下とすることができる。また、その凹凸形状の最大高低差が５ｎｍ以上２５０ｎｍ以下とすることができる。すなわち、レーザビーム１２２の照射処理は、単結晶半導体層１１５の平坦化処理ということができる。
【０１１０】
このように、表面が平坦な単結晶半導体層１１６を形成することで、単結晶半導体層１１６上に形成されるゲート絶縁膜の膜厚を５ｎｍ乃至５０ｎｍ程度まで薄くすることが可能である。よって、ゲート電圧を抑えつつも高いオン電流のトランジスタを形成することができる。
【０１１１】
平坦化処理には、化学機械研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ、略称：ＣＭＰ）が知られているが、マザーガラス基板は大面積でうねりがあるため、ベース基板１０１にマザーガラス基板を使用した場合、ＣＭＰで単結晶半導体層１１５の平坦化処理を行うことは困難である。本実施形態では、この平坦化処理をレーザビーム１２２の照射処理で行うため、マザーガラス基板を破損する力を加えることなく、かつ耐熱温度を超える温度でマザーガラス基板を加熱することなく、単結晶半導体層１１５の平坦化を可能にする。
【０１１２】
レーザビーム１２２を照射した後、単結晶半導体層１１６に５００℃以上６５０℃以下の加熱処理を行うことが好ましい。この加熱処理によって、レーザビーム１２２の照射で回復されなかった、単結晶半導体層１１６欠陥の消滅、単結晶半導体層１１６の歪みの緩和をすることができる。この加熱処理には、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置、抵抗加熱炉、マイクロ波加熱装置を用いることができる。ＲＴＡ装置には、ＧＲＴＡ（Ｇａｓ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置を用いることができる。例えば、抵抗加熱炉を用いた場合は、５００℃の温度で１時間加熱した後、５５０℃で４時間加熱するとよい。
【０１１３】
以上の工程により、図１および図１０Ｂに示す半導体基板１００を作製することができる。本実施形態では、絶縁層１１２の形成、損傷領域１１３の形成および接合層１１４の形成を、複数の単結晶半導体基板１１１をトレイ１０に載置して行うため、複数の単結晶半導体基板１１１を一括処理できるので、スループット良く、半導体基板１００を形成することができる。なお、トレイ１０に単結晶半導体基板１１１を載置せずに、絶縁層１１２の形成、損傷領域１１３の形成および接合層１１４の形成を行うこともできる。
【０１１４】
また、トレイ１０に単結晶半導体基板１１１を載置した状態で、ベース基板１０１を貼り合わせているため、複数の単結晶半導体基板１１１をベース基板１０１の所望の位置に、スループット良く、かつ容易に貼り合わせることができる。
【０１１５】
図７Ａから図１０Ｂまでの工程を７００℃以下の温度で行うことができるため、ベース基板１０１に耐熱温度が７００℃以下のガラス基板を用いることが可能である。よって、安価なガラス基板を使用できるため、半導体基板１００の材料コストを低減することができる。また、マザーガラス基板のような大面積基板（５００ｍｍ×５００ｍｍ以上、好ましくは、６００ｍｍ×７００ｍｍ以上、より好ましくは７００ｍｍ×９００ｍｍ以上）をベース基板に使用することができるため、単結晶半導体層を有する大面積な半導体膜付き基板を提供することができる。
【０１１６】
なお、図７Ａから図７Ｃまでの工程では、単結晶半導体基板１１１を別のトレイ１０に移動することなく行ったが、工程毎にその工程で使用する装置の専用のトレイ１０に単結晶半導体基板１１１を移しかえてもよい。例えば、図７Ａの絶縁層１１２の形成工程では、ＰＥＣＶＤ装置専用のトレイ１０を使用し、図７Ｃの工程ではドーピング装置専用のトレイ１０を使用してもよい。
【０１１７】
また、図７Ａの絶縁層１１２の形成工程の後、絶縁層１１２が形成された単結晶半導体基板１１１をトレイ１０から取り出し、この単結晶半導体基板１１１を超音波洗浄などの洗浄処理を行い、洗浄処理後、清浄な別のトレイ１０に単結晶半導体基板１１１を配置することもできる。
【０１１８】
また、図７Ｂの損傷領域１１３の形成工程の後、損傷領域１１３が形成された単結晶半導体基板１１１をトレイ１０から取り出し、これらの単結晶半導体基板１１１に超音波洗浄などの洗浄処理を行い、洗浄処理後、清浄な別のトレイ１０に単結晶半導体基板１１１を配置することもできる。
【０１１９】
（実施形態２）
本実施形態では、単結晶半導体基板の再生処理について説明する。ここでは、図８Ｂに示す単結晶半導体層１１５が分離された単結晶半導体基板１１７を再生処理する方法を、図１１を用いて、説明する。
【０１２０】
図８Ｂの工程の後、図１１Ａに示すように、単結晶半導体基板１１７の周囲には凸部１１７ａが形成され、その凸部１１７ａ上に、ベース基板１０１に貼り付けられなかった、絶縁膜１１２ｂ、絶縁膜１１２ａおよび接合層１１４が残っている。
【０１２１】
まず、絶縁膜１１２ｂ、絶縁膜１１２ａおよび接合層１１４を除去するエッチング処理を行う。これらの膜が、酸化シリコン、酸化窒化シリコン、窒化酸化シリコンで形成されている場合、フッ酸水溶液を用いたウエットエッチング処理を行う。このエッチング処理により、図１１Ｂに示すように、単結晶半導体基板１１７が得られる。図１１Ｃは、図１１Ｂの鎖線ＸＹによる断面図である。
【０１２２】
次に、図１１Ｂおよび図１１Ｃに示す単結晶半導体基板１１７をエッチング処理して、凸部１１７ａおよび単結晶半導体層１１５の分離面１１７ｂを除去する。図１１Ｃの鎖線で囲った部分は、このエッチング処理によって、除去すべき部分を示している。このエッチングにより、単結晶半導体基板１１７に残っている損傷領域１１３のような水素を過剰に含んでいる領域を除去する。単結晶半導体基板１１７のエッチング処理はウエットエッチング処理が好ましく、エッチング液には、水酸化テトラメチルアンモニウム（ｔｅｔｒａｍｅｔｈｙｌａｍｍｏｎｉｕｍ  ｈｙｄｒｏｘｉｄｅ、略称；ＴＭＡＨ）溶液を用いることができる。
【０１２３】
単結晶半導体基板１１７をエッチング処理して、図１１Ｃに示す凸部１１７ａ、分離面１１７ｂ、及び損傷領域１１３を除去した後、その表面を研磨し、図１１Ｄに示すような平滑な表面を有する単結晶半導体基板１１８を形成する。この単結晶半導体基板１１８を図２に示す単結晶半導体基板１１１として再利用することができる。
【０１２４】
研磨処理には、化学機械研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ、略称：ＣＭＰ）を用いることができる。単結晶半導体基板１１８の表面を平滑にするため、１μｍ〜１０μｍ程度研磨することが望ましい。研磨後は、単結晶半導体基板１１８表面に研磨粒子などが残るため、フッ酸洗浄やＲＣＡ洗浄を行う。
【０１２５】
単結晶半導体基板１１８を再利用することで、半導体基板１００の材料コストを削減することができる。
【０１２６】
（実施形態３）
図１２〜図１４を用いて、本実施形態では、半導体基板１００を用いた半導体装置の作製方法の一例として、薄膜トランジスタ（ＴＦＴ）を作製する方法を説明する。複数の薄膜トランジスタを組み合わせることで、各種の半導体装置が作製される。本実施形態では、実施形態１の作製方法で作製した半導体基板１００を用いることにする。
【０１２７】
図１２Ａに示すように、ベース基板１０１上の単結晶半導体層１１６をエッチングにより所望の形状に加工する（パターニングする）ことで、半導体膜６０３と半導体膜６０４とを形成する。半導体膜６０３からｐ型トランジスタが形成され、半導体膜６０４からｎ型トランジスタが形成される。
【０１２８】
半導体膜６０３と半導体膜６０４には、閾値電圧を制御するために、硼素、アルミニウム、ガリウムなどのｐ型不純物元素、若しくはリン、砒素などのｎ型不純物元素が添加されていてもよい。例えば、ｐ型を付与する不純物元素としてボロンを添加する場合、５×１０１６ｃｍ−３以上１×１０１７ｃｍ−３以下の濃度で添加すればよい。閾値電圧を制御するための不純物元素の添加は、単結晶半導体層１１６に対して行ってもよいし、半導体膜６０３と半導体膜６０４に対して行ってもよい。また、閾値電圧を制御するための不純物元素の添加を、単結晶半導体基板１１１に対して行ってもよい。若しくは、不純物元素の添加を、閾値電圧を大まかに調整するために単結晶半導体基板１１１に対して行った上で、閾値電圧を微調整するために、単結晶半導体層１１６に対して、または半導体膜６０３及び半導体膜６０４に対しても行うようにしてもよい。
【０１２９】
単結晶半導体基板１１１に弱いｐ型の単結晶シリコン基板を用いた場合を例に、この不純物元素の添加方法の一例を説明する。まず、単結晶半導体層１１６をエッチングする前に、単結晶半導体層１１６全体にボロンを添加する。このボロンの添加は、ｐ型トランジスタの閾値電圧を調節することを目的とする。ドーパントガスにＢ２Ｈ６を用い、１×１０１６〜１×１０１７／ｃｍ３の濃度でボロンを添加する。ボロンの濃度は、活性化率などを考慮して決定される。たとえば、ボロンの濃度は６×１０１６／ｃｍ３とすることができる。次に、単結晶半導体層１１６をエッチングして、半導体膜６０３、６０４を形成する。そして、半導体膜６０４のみにボロンを添加する。この２回目のボロンの添加は、ｎ型トランジスタの閾値電圧を調節することを目的とする。ドーパントガスにＢ２Ｈ６を用い、１×１０１６〜１×１０１７／ｃｍ３の濃度でボロンを添加する。たとえば、ボロンの濃度は６×１０１６／ｃｍ３とすることができる。
【０１３０】
なお、単結晶半導体基板１１１に、ｐ型トランジスタ又はｎ型トランジスタの一方の閾値電圧に適した導電型および抵抗を有する基板が用いることができる場合は、閾値制御をするための不純物添加の工程を１回にすることができ、半導体膜６０３または半導体膜６０４の一方に閾値電圧の制御のための不純物元素を添加すればよい。
【０１３１】
次に図１２Ｂに示すように、半導体膜６０３と半導体膜６０４を覆うように、ゲート絶縁膜６０６を形成する。ゲート絶縁膜６０６は、高密度プラズマ処理を行うことにより半導体膜６０３と半導体膜６０４の表面を酸化または窒化することで形成することができる。高密度プラズマ処理は、例えばＨｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガスと酸素、酸化窒素、アンモニア、窒素、水素などの混合ガスとを用いて行う。この場合プラズマの励起をマイクロ波により行うことで、低電子温度で高密度のプラズマを生成することができる。このような高密度のプラズマで生成された酸素ラジカル（ＯＨラジカルを含む場合もある）や窒素ラジカル（ＮＨラジカルを含む場合もある）によって、半導体膜の表面を酸化または窒化することにより、厚さ１〜２０ｎｍ、望ましくは５〜１０ｎｍの絶縁膜が半導体膜に接して形成される。このプラズマ処理によって形成された絶縁膜をゲート絶縁膜６０６として用いる。
【０１３２】
上述した高密度プラズマ処理による半導体膜の酸化または窒化は固相反応で進むため、ゲート絶縁膜６０６と半導体膜６０３及び半導体膜６０４との界面準位密度をきわめて低くすることができる。また高密度プラズマ処理により半導体膜を直接酸化または窒化することで、形成される絶縁膜の厚さのばらつきを抑えることができる。また半導体膜が結晶性を有する場合、高密度プラズマ処理を用いて半導体膜の表面を固相反応で酸化させることにより、結晶粒界においてのみ酸化が速く進んでしまうのを抑え、均一性が良く、界面準位密度の低いゲート絶縁膜を形成することができる。これらのことから、高密度プラズマ処理により形成された絶縁膜を、ゲート絶縁膜の一部または全部に含んで形成されるトランジスタは、特性のばらつきを抑えることができる。
【０１３３】
或いは、半導体膜６０３と半導体膜６０４を熱酸化させることで、ゲート絶縁膜６０６を形成するようにしてもよい。また、ＰＥＣＶＤ法またはスパッタリング法などを用い、酸化珪素、窒化酸化珪素、窒化珪素、酸化ハフニウム、酸化アルミニウムまたは酸化タンタルを含む膜を、単層で、または積層させることで、ゲート絶縁膜６０６を形成してもよい。
【０１３４】
或いは、水素を含んだゲート絶縁膜６０６を形成した後、３５０℃以上４５０℃以下の温度による加熱処理を行うことで、ゲート絶縁膜６０６中に含まれる水素を半導体膜６０３及び半導体膜６０４中に拡散させるようにしてもよい。この場合、ゲート絶縁膜６０６は、プロセス温度を３５０℃以下で、ＰＥＣＶＤ法で窒化シリコン又は窒化酸化シリコンを堆積することで形成することができる。半導体膜６０３及び半導体膜６０４に水素を供給することで、半導体膜６０３及び半導体膜６０４中、及びゲート絶縁膜６０６と半導体膜６０３及び半導体膜６０４の界面での、電荷捕獲中心となるような結晶欠陥を効果的に低減することができる。
【０１３５】
次に図１２Ｃに示すように、ゲート絶縁膜６０６上に導電膜を形成した後、該導電膜を所定の形状に加工（パターニング）することで、半導体膜６０３と半導体膜６０４の上方に電極６０７を形成する。導電膜の形成にはＣＶＤ法、スパッタリング法等を用いることができる。導電膜は、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等でなる金属膜を用いることができる。また上記金属を主成分とする合金膜を用いてもよいし、上記金属を含む化合物膜を用いてもよい。または、リンを含む多結晶シリコン膜等の導電性を付与する不純物元素が添加された半導体膜を用いて形成してもよい。
【０１３６】
また、本実施形態では電極６０７を単層の導電膜で形成しているが、本実施形態はこの構成に限定されない。電極６０７は積層された複数の導電膜で形成されていてもよい。２層構造の場合、２つの導電膜の組み合わせとして、１層目に窒化タンタルまたはタンタル（Ｔａ）でなる膜を用い、２層目にタングステン（Ｗ）膜を用いることができる。この他に、窒化タングステン膜とタングステン膜、窒化モリブデン膜とモリブデン膜、アルミニウム膜とタンタル膜、アルミニウム膜とチタン膜等が挙げられる。タングステン膜や窒化タンタル膜は、耐熱性が高いため、２層構造の導電膜を形成した後の工程において、熱活性化を目的とした加熱処理を行うことを可能にする。また、２層構造の導電膜を構成する膜の他の組み合わせとして、例えば、ｎ型を付与する不純物が添加されたＳｉ膜とニッケルシリサイド膜、および、ｎ型を付与する不純物がドーピングされたＳｉ膜とタングステンシリサイド膜等もある。
【０１３７】
また、電極６０７を３つ以上の導電膜を積層する３層構造とする場合は、モリブデン膜とアルミニウム膜とモリブデン膜の積層構造を採用するとよい。
【０１３８】
なお電極６０７を形成する際に用いるマスクとして、レジストの代わりに酸化珪素、窒化酸化珪素等をマスクとして用いてもよい。この場合、酸化珪素、窒化酸化珪素等をエッチングする工程が加わるが、エッチング時におけるマスクの膜減りがレジストよりも少ないため、所望の幅を有する電極６０７を形成することができる。またマスクを用いずに、液滴吐出法を用いて選択的に電極６０７を形成してもよい。
【０１３９】
なお液滴吐出法とは、所定の組成物を含む液滴を細孔から吐出または噴出することで所定のパターンを形成する方法を意味し、インクジェット法などがその範疇に含まれる。
【０１４０】
また電極６０７は、導電膜を形成後、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用いる。エッチング条件（コイル型の電極層に印加される電力量、基板側の電極層に印加される電力量、基板側の電極温度等）を適宜調節することにより、所望のテーパー形状を有するようにエッチングすることができる。また、テーパー形状は、マスクの形状によっても角度等を制御することができる。なお、エッチング用ガスとしては、塩素、塩化硼素、塩化珪素もしくは四塩化炭素などの塩素系ガス、四弗化炭素、弗化硫黄もしくは弗化窒素などのフッ素系ガス又は酸素を適宜用いることができる。
【０１４１】
次に図１２Ｄに示すように、電極６０７をマスクとして一導電型を付与する不純物元素を半導体膜６０３、半導体膜６０４に添加する。本実施形態では、半導体膜６０３にｐ型を付与する不純物元素（例えばボロン）を添加し、半導体膜６０４にｎ型を付与する不純物元素（例えばリンまたはヒ素）を添加する。この工程は、半導体膜６０３にソース領域、またはドレイン領域となる不純物領域を形成し、半導体膜６０４に高抵抗領域として機能する不純物領域を形成するための工程である。
【０１４２】
なお、ｐ型を付与する不純物元素を半導体膜６０３に添加するときには、ｐ型を付与する不純物元素が添加されないように、半導体膜６０４はマスク等で覆う。他方、ｎ型を付与する不純物元素を半導体膜６０４に添加するときには、ｎ型を付与する不純物元素が添加されないように、半導体膜６０３はマスク等で覆う。或いは、まず、導体膜６０３及び半導体膜６０４の双方に、ｐ型（もしくはｎ型）の不純物元素を添加する。次いで、マスクを用いて、半導体膜６０４のみに（もしくは半導体膜６０３のみに）、ｎ型（もしくはｐ型）の不純物元素を、既に添加されているｐ型（もしくはｎ型）の不純物元素よりも高濃度に添加するようにしてもよい。この不純物元素の添加工程により、半導体膜６０３にｐ型の高濃度不純物領域６０８が形成され、半導体膜６０４にｎ型の低濃度不純物領域６０９が形成される。また、半導体膜６０３、６０４において、それぞれ、電極６０７と重なる領域はチャネル形成領域６１０、６１１となる。
【０１４３】
次に、図１３Ａに示すように、電極６０７の側面にサイドウォール６１２を形成する。サイドウォール６１２は、例えば、ゲート絶縁膜６０６及び電極６０７を覆うように新たに絶縁膜を形成し、垂直方向を主体とした異方性エッチングにより、新たに形成された該絶縁膜を部分的にエッチングすることで形成することができる。この異方性エッチングにより、新たに形成された絶縁膜が部分的にエッチングされて、電極６０７の側面にサイドウォール６１２が形成される。なおこの異方性エッチングにより、ゲート絶縁膜６０６も部分的にエッチングされる。サイドウォール６１２を形成するための絶縁膜は、ＰＥＣＶＤ法やスパッタリング法等により、シリコン膜、酸化シリコン膜、窒化酸化シリコン膜や、有機樹脂などの有機材料を含む膜を、１層または２層以上積層して形成することができる。本実施形態では、膜厚１００ｎｍの酸化シリコン膜をＰＥＣＶＤ法によって形成する。酸化シリコン膜のエッチングガスには、ＣＨＦ３とヘリウムの混合ガスを用いることができる。なお、サイドウォール６１２を形成する工程は、これらに限定されるものではない。
【０１４４】
次に図１３Ｂに示すように、電極６０７及びサイドウォール６１２をマスクとして半導体膜６０４にｎ導電型を付与する不純物元素を添加する。この工程は、半導体膜６０４にソース領域またはドレイン領域として機能する不純物領域を形成するための工程である。この工程では、半導体膜６０３はマスク等で覆い、半導体膜６０４にｎ型を付与する不純物元素を添加する。
【０１４５】
上記不純物元素の添加により、電極６０７、サイドウォール６１２がマスクとなり、半導体膜６０４に一対のｎ型の高濃度不純物領域６１４が自己整合的に形成される。次に、半導体膜６０３を覆うマスクを除去した後、加熱処理を行い、半導体膜６０３に添加したｐ型を付与する不純物元素、および半導体膜６０４に添加したｎ型を付与する不純物元素を活性化する。図１２Ａ〜図１３Ｂに示す一連の工程により、ｐチャネル型トランジスタ６１７、およびｎチャネル型トランジスタ６１８が形成される。
【０１４６】
なお、ソース及びドレインの抵抗を下げるために、半導体膜６０３の高濃度不純物領域６０８、半導体膜６０４の高濃度不純物領域６１４をシリサイド化して、シリサイド層を形成してもよい。シリサイド化は、半導体膜６０３、６０４に金属を接触させ、加熱処理によって、半導体層中のシリコンと金属とを反応させてシリサイド化合物を生成する。この金属にはコバルトまたはニッケルが好ましく、チタン（Ｔｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、ジルコニウム（Ｚｒ）、Ｈａ（ハフニウム）、タンタル（Ｔａ）、バナジウム（Ｖ）、ネオジム（Ｎｄ）、クロム（Ｃｒ）、白金（Ｐｔ）、パラジウム（Ｐｄ）等を用いることができる。半導体膜６０３、半導体膜６０４の厚さが薄い場合には、この領域の半導体膜６０３、半導体膜６０４の底部までシリサイド反応を進めてもよい。シリサイド化のための加熱処理には、抵抗加熱炉、ＲＴＡ装置、マイクロ波加熱装置、またはレーザ照射装置を用いることができる。
【０１４７】
次に図１３Ｃに示すように、トランジスタ６１７、トランジスタ６１８を覆うように絶縁膜６１９を形成する。絶縁膜６１９として、水素を含む絶縁膜を形成する。本実施形態では、モノシラン、アンモニア、Ｎ２Ｏを含むソースガスを用いて、ＰＥＣＶＤ法で形成した膜厚６００ｎｍ程度の窒化酸化シリコン膜を形成する。これは、水素を絶縁膜６１９に含ませることで、絶縁膜６１９から水素を拡散させて、半導体膜６０３、半導体膜６０４の未結合手を終端させることができるからである。また、絶縁膜６１９を形成することで、アルカリ金属やアルカリ土類金属などの不純物がトランジスタ６１７、トランジスタ６１８へ侵入するのを防ぐことができる。絶縁膜６１９に好ましい材料として、具体的には、窒化珪素、窒化酸化珪素、窒化アルミニウム、酸化アルミニウム、酸化珪素などがある。
【０１４８】
次に、トランジスタ６１７、トランジスタ６１８を覆うように、絶縁膜６１９上に絶縁膜６２０を形成する。絶縁膜６２０は、ポリイミド、アクリル、ポリイミド、ベンゾシクロブテン、ポリアミド、エポキシ等の、耐熱性を有する有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、酸化珪素、窒化珪素、窒化酸化珪素、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）、アルミナ等を用いることができる。シロキサン系樹脂は、置換基に水素の他、フッ素、アルキル基、またはアリール基のうち少なくとも１種を有していてもよい。なお、これらの材料で形成される絶縁膜を複数積層させることで、絶縁膜６２０を形成してもよい。絶縁膜６２０は、その表面をＣＭＰ法などにより平坦化させてもよい。
【０１４９】
なおシロキサン系樹脂とは、シロキサン系材料を出発材料として形成されたＳｉ−Ｏ−Ｓｉ結合を含む樹脂に相当する。シロキサン系樹脂は、置換基に水素の他、フッ素、アルキル基、またはアリール基のうち、少なくとも１種を有していてもよい。
【０１５０】
絶縁膜６２０の形成には、その材料に応じて、ＣＶＤ法、スパッタ法、ＳＯＧ法、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法、スクリーン印刷、オフセット印刷等）、ドクターナイフ、ロールコーター、カーテンコーター、ナイフコーター等を用いることができる。
【０１５１】
次に、窒素雰囲気中で、４００℃〜４５０℃程度（例えば、４１０℃）の加熱処理を１時間程度行い、絶縁膜６１９から水素を拡散させ、半導体膜６０３および半導体膜６０４の未結合手を水素で終端する。なお、単結晶半導体層１１６は、非晶質シリコン膜を結晶化した多結晶シリコン膜とくらべて非常に欠陥密度が小さいため、この水素による終端処理を短時間にすることができる。
【０１５２】
次に、図１４に示すように、半導体膜６０３と半導体膜６０４がそれぞれ一部露出するように絶縁膜６１９及び絶縁膜６２０にコンタクトホールを形成する。コンタクトホールの形成は、ＣＨＦ３とＨｅの混合ガスを用いたドライエッチング法で行うことができるが、これに限定されるものではない。そして、該コンタクトホールを介して半導体膜６０３と半導体膜６０４に接する導電膜６２１、６２２を形成する。導電膜６２１はｐチャネル型トランジスタ６１７の高濃度不純物領域６０８に接続されている。導電膜６２２はｎチャネル型トランジスタ６１８の高濃度不純物領域６１４に接続されている。
【０１５３】
導電膜６２１、６２２は、ＣＶＤ法やスパッタリング法等により形成することができる。具体的に導電膜６２１、６２２として、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、マンガン（Ｍｎ）、ネオジム（Ｎｄ）、等でなる金属膜を用いることができる。また上記金属を主成分とする合金膜を用いてもよいし、上記金属を含む化合物膜（例えば、金属シリサイド膜）を用いてもよい。導電膜６２１、６２２は、これらの導電膜を単層または複数積層させて形成することができる。
【０１５４】
アルミニウムを主成分とする合金の例として、アルミニウムを主成分としニッケルを含むものが挙げられる。また、アルミニウムを主成分とし、ニッケルと、炭素または珪素の一方または両方とを含むものも例として挙げることができる。アルミニウムやアルミニウムシリコンは抵抗値が低く、安価であるため、導電膜６２１、６２２を形成する材料として最適である。特にアルミニウムシリコン（Ａｌ−Ｓｉ）膜の形状をエッチングで加工する場合は、エッチング用のマスクを形成する際のレジストベークにおけるヒロックの発生をアルミニウム膜に比べて防止することができる。また、珪素（Ｓｉ）の代わりに、アルミニウム膜に０．５％程度のＣｕを混入させてもよい。
【０１５５】
導電膜６２１、６２２は、例えば、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜とバリア膜の積層構造、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜と窒化チタン膜とバリア膜の積層構造を採用するとよい。なお、バリア膜としては、チタン、チタンの窒化物、モリブデンまたはモリブデンの窒化物を用いて形成された膜を用いることができる。アルミニウムシリコン（Ａｌ−Ｓｉ）膜を間に挟むようにバリア膜を形成すると、アルミニウムやアルミニウムシリコンのヒロックの発生をより防止することができる。また、還元性の高い元素であるチタンを用いてバリア膜を形成すると、半導体膜６０３と半導体膜６０４上に薄い酸化膜ができていたとしても、バリア膜に含まれるチタンがこの酸化膜を還元し、導電膜６２１、６２２と、半導体膜６０３及び半導体膜６０４とがそれぞれよ好なコンタクトをとることができる。またバリア膜を複数積層するようにして用いてもよい。その場合、例えば、導電膜６２１、６２２を下層からＴｉ膜、窒化チタン膜、Ａｌ−Ｓｉ膜、Ｔｉ膜、窒化チタン膜の５層構造とすることができる。
【０１５６】
また導電膜６２１、６２２として、ＷＦ６ガスとＳｉＨ４ガスから化学気相成長法で形成したタングステンシリサイド膜を用いてもよい。また、ＷＦ６を水素還元して形成したタングステン膜を、導電膜６２１、６２２として用いてもよい。
【０１５７】
図１４には、ｐチャネル型トランジスタ６１７及びｎチャネル型トランジスタ６１８の上面図と、この上面図の切断線Ａ−Ｂに沿った断面図が共に示されている。なお、図１４の上面図では導電膜６２１、６２２、絶縁膜６１９、絶縁膜６２０を省略した図を示している。
【０１５８】
本実施形態では、ｐチャネル型トランジスタ６１７とｎチャネル型トランジスタ６１８が、それぞれゲートとして機能する電極６０７を１つずつ有する場合を例示しているが、本発明はこの構成に限定されない。本発明で作製されるトランジスタは、ゲートとして機能する電極を複数有し、なおかつ該複数の電極が電気的に接続されているマルチゲート構造を有していてもよい。
【０１５９】
また本発明で作製される半導体装置が有するトランジスタは、ゲートプレナー構造を有していてもよい。
【０１６０】
なお、本発明の半導体膜付き基板が有する半導体層は、単結晶半導体基板を薄片化した層であるため、配向のばらつきがない。そのため、半導体基板を用いて作製される複数のトランジスタの閾値電圧や移動度などの電気的特性のばらつきを小さくすることができる。また、結晶粒界が殆どないため、結晶粒界に起因するリーク電流を抑え、また、半導体装置の省電力化を実現することができる。したがって、信頼性の高い半導体装置を作製することができる。
【０１６１】
レーザ結晶化により得られる多結晶の半導体膜からトランジスタを作製する場合、高い移動度を得るために、レーザ光の走査方向を考慮して、トランジスタの半導体膜のレイアウトを決める必要があったが、本発明の半導体膜付き基板は、その必要がないため、半導体装置の設計における制約が少ない。
【０１６２】
（実施形態４）
実施形態３では、半導体装置の作製方法の一例として、ＴＦＴの作製方法を説明したが、半導体膜付き基板に、ＴＦＴと共に容量、抵抗など各種の半導体素子を形成することで、高付加価値の半導体装置を作製することができる。本実施形態では、図面を参照しながら半導体装置の具体的な態様を説明する。
【０１６３】
まず、半導体装置の一例として、マイクロプロセッサについて説明する。図１５はマイクロプロセッサ２００の構成例を示すブロック図である。
【０１６４】
マイクロプロセッサ２００は、演算回路２０１（Ａｒｉｔｈｍｅｔｉｃ  ｌｏｇｉｃ  ｕｎｉｔ。ＡＬＵともいう。）、演算回路制御部２０２（ＡＬＵ  Ｃｏｎｔｒｏｌｌｅｒ）、命令解析部２０３（Ｉｎｓｔｒｕｃｔｉｏｎ  Ｄｅｃｏｄｅｒ）、割り込み制御部２０４（Ｉｎｔｅｒｒｕｐｔ  Ｃｏｎｔｒｏｌｌｅｒ）、タイミング制御部２０５（Ｔｉｍｉｎｇ  Ｃｏｎｔｒｏｌｌｅｒ）、レジスタ２０６（Ｒｅｇｉｓｔｅｒ）、レジスタ制御部２０７（Ｒｅｇｉｓｔｅｒ  Ｃｏｎｔｒｏｌｌｅｒ）、バスインターフェース２０８（Ｂｕｓ  Ｉ／Ｆ）、読み出し専用メモリ２０９（ＲＯＭ２０９）、及びＲＯＭインターフェース２１０を有している。
【０１６５】
バスインターフェース２０８を介してマイクロプロセッサ２００に入力された命令は、命令解析部２０３に入力され、デコードされた後、演算回路制御部２０２、割り込み制御部２０４、レジスタ制御部２０７、タイミング制御部２０５に入力される。演算回路制御部２０２、割り込み制御部２０４、レジスタ制御部２０７、及びタイミング制御部２０５は、デコードされた命令に基づき、様々な制御を行う。
【０１６６】
演算回路制御部２０２は、演算回路２０１の動作を制御するための信号を生成する。また、割り込み制御部２０４は、マイクロプロセッサ２００のプログラム実行中に、外部の入出力装置や周辺回路からの割り込み要求を処理する回路であり、割り込み制御部２０４は、割り込み要求の優先度やマスク状態を判断して、割り込み要求を処理する。レジスタ制御部２０７は、レジスタ２０６のアドレスを生成し、マイクロプロセッサ２００の状態に応じてレジスタ２０６の読み出しや書き込みを行う。タイミング制御部２０５は、演算回路２０１、演算回路制御部２０２、命令解析部２０３、割り込み制御部２０４、およびレジスタ制御部２０７の動作のタイミングを制御する信号を生成する。例えば、タイミング制御部２０５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えている。図１５に示すように、内部クロック信号ＣＬＫ２は他の回路に入力される。
【０１６７】
次に、非接触でデータの送受信を行う機能、及び演算機能を備えた半導体装置の一例を説明する。図１６は、このような半導体装置の構成例を示すブロック図である。図１６に示す半導体装置２１１は、無線通信により外部装置と信号の送受信を行って動作する演算処理装置として機能する。
【０１６８】
図１６に示すように、半導体装置２１１は、アナログ回路部２１２とデジタル回路部２１３を有している。アナログ回路部２１２として、共振容量を有する共振回路２１４、整流回路２１５、定電圧回路２１６、リセット回路２１７、発振回路２１８、復調回路２１９と、変調回路２２０を有している。デジタル回路部２１３は、ＲＦインターフェース２２１、制御レジスタ２２２、クロックコントローラ２２３、ＣＰＵインターフェース２２４、中央処理ユニット２２５（ＣＰＵ２２５）、ランダムアクセスメモリ２２６（ＲＡＭ２２６）、読み出し専用メモリ２２７（ＲＯＭ２２７）を有している。
【０１６９】
半導体装置２１１の動作の概要は以下の通りである。アンテナ２２８が受信した信号は共振回路２１４により誘導起電力を生じる。誘導起電力は、整流回路２１５を経て容量部２２９に充電される。この容量部２２９はセラミックコンデンサーや電気二重層コンデンサーなどのキャパシタで形成されていることが好ましい。容量部２２９は、半導体装置２１１を構成する基板に集積されている必要はなく、他の部品として半導体装置２１１に組み込むこともできる。
【０１７０】
リセット回路２１７は、デジタル回路部２１３をリセットし初期化する信号を生成する。例えば、電源電圧の上昇に遅延して立ち上がる信号をリセット信号として生成する。発振回路２１８は、定電圧回路２１６により生成される制御信号に応じて、クロック信号の周波数とデューティー比を変更する。復調回路２１９は、受信信号を復調する回路であり、変調回路２２０は、送信するデータを変調する回路である。
【０１７１】
例えば、復調回路２１９はローパスフィルタで形成され、振幅偏移変調（ＡＳＫ）方式の受信信号を、その振幅の変動をもとに、二値化する。また、送信データを振幅偏移変調（ＡＳＫ）方式の送信信号の振幅を変動させて送信するため、変調回路２２０は、共振回路２１４の共振点を変化させることで通信信号の振幅を変化させている。
【０１７２】
クロックコントローラ２２３は、電源電圧または中央処理ユニット２２５における消費電流に応じてクロック信号の周波数とデューティー比を変更するための制御信号を生成している。電源電圧の監視は電源管理回路２３０が行っている。
【０１７３】
アンテナ２２８から半導体装置２１１に入力された信号は復調回路２１９で復調された後、ＲＦインターフェース２２１で制御コマンドやデータなどに分解される。制御コマンドは制御レジスタ２２２に格納される。制御コマンドには、読み出し専用メモリ２２７に記憶されているデータの読み出し、ランダムアクセスメモリ２２６へのデータの書き込み、中央処理ユニット２２５への演算命令などが含まれている。
【０１７４】
中央処理ユニット２２５は、ＣＰＵインターフェース２２４を介して読み出し専用メモリ２２７、ランダムアクセスメモリ２２６、制御レジスタ２２２にアクセスする。ＣＰＵインターフェース２２４は、中央処理ユニット２２５が要求するアドレスより、読み出し専用メモリ２２７、ランダムアクセスメモリ２２６、制御レジスタ２２２のいずれかに対するアクセス信号を生成する機能を有している。
【０１７５】
中央処理ユニット２２５の演算方式は、読み出し専用メモリ２２７にＯＳ（オペレーティングシステム）を記憶させておき、起動とともにプログラムを読み出し実行する方式を採用することができる。また、専用回路で演算回路を構成して、演算処理をハードウェア的に処理する方式を採用することもできる。ハードウェアとソフトウェアを併用する方式では、専用の演算回路で一部の演算処理を行い、プログラムを使って、残りの演算を中央処理ユニット２２５が処理する方式を適用できる。
【０１７６】
次に、図１７〜図１９を用いて、半導体装置の構成例として表示装置について説明する。
【０１７７】
図１７は、実施形態１の作製方法により作製された半導体基板１００の主要部を示す図面である。１枚の半導体基板１００から、複数の表示装置を構成する表示パネルを作製することができる。図１７には、１つの単結晶半導体層１１６から、１つの表示装置を作製するための回路配置例を示す。各単結晶半導体層１１６には、１つの表示パネル形成領域３００が形成される。表示装置は、走査線駆動回路、信号線駆動回路、画素部を有する。そのため、各表示パネル形成領域３００において、これらが形成される領域（走査線駆動回路形成領域３０１、信号線駆動回路形成領域３０２、画素形成領域３０３）を有する。
【０１７８】
図１８Ａ、Ｂは、液晶表示装置の構成例を示す図面である。図１８Ａは液晶表示装置の画素の平面図であり、図１８ＢはＪ−Ｋ切断線による図１８Ａの断面図である。図１８Ａにおいて、半導体層３１１は、単結晶半導体層１１６から形成された層であり、画素のＴＦＴ３２５を構成する。画素は、半導体層３１１、半導体層３１１と交差している走査線３２２、走査線３２２と交差している信号線３２３、画素電極３２４、画素電極３２４と半導体層３１１を電気的に接続する電極３２８を有する。
【０１７９】
図１８Ｂに示すように、基板３１０上に、接合層１１４、絶縁膜１１２ｂと絶縁膜１１２ａでなる絶縁層１１２、半導体層３１１が積層されている。基板３１０は分割されたベース基板１０１である。半導体層３１１は、単結晶半導体層１１６をエッチングによる素子分離により形成された層である。半導体層３１１には、チャネル形成領域３１２、ｎ型の不純物領域３１３が形成されている。ＴＦＴ３２５のゲート電極は走査線３２２に含まれ、ソース電極またはドレイン電極の一方は信号線３２３に含まれている。
【０１８０】
層間絶縁膜３２７上には、信号線３２３、画素電極３２４および電極３２８が設けられている。層間絶縁膜３２７上には、柱状スペーサ３２９が形成され、信号線３２３、画素電極３２４、電極３２８および柱状スペーサ３２９を覆って配向膜３３０が形成されている。対向基板３３２には、対向電極３３３、対向電極を覆う配向膜３３４が形成されている。柱状スペーサ３２９は、基板３１０と対向基板３３２の隙間を維持するために形成される。柱状スペーサ３２９によって形成される隙間に液晶層３３５が形成されている。信号線３２３および電極３２８と不純物領域３１３との接続部は、コンタクトホールの形成によって層間絶縁膜３２７に段差が生じるので、この接続部では液晶層３３５の液晶の配向が乱れやすい。そのため、この段差部に柱状スペーサ３２９を形成して、液晶の配向の乱れを防ぐ。
【０１８１】
次に、エレクトロルミネセンス表示装置（以下、ＥＬ表示装置という。）について、説明する。図１９Ａ、Ｂは実施形態２の方法で作製されたＥＬ表示装置を説明するための図面である。図１９ＡはＥＬ表示装置の画素の平面図であり、図１９Ｂは画素の断面図である。図１９Ａに示すように、画素は、ＴＦＴでなる選択用トランジスタ４０１、表示制御用トランジスタ４０２、走査線４０５、信号線４０６、および電流供給線４０７、画素電極４０８を含む。エレクトロルミネセンス材料を含んで形成される層（ＥＬ層）が一対の電極間に挟んだ構造の発光素子が各画素に設けられている。発光素子の一方の電極が画素電極４０８である。
【０１８２】
選択用トランジスタ４０１はｎチャネル型のＴＦＴであり、単結晶半導体層１１６からなる半導体層４０３を有する。選択用トランジスタ４０１において、ゲート電極は走査線４０５に含まれ、ソース電極またはドレイン電極の一方は信号線４０６に含まれ、他方は電極４１１として形成されている。表示制御用トランジスタ４０２は、ゲート電極４１２が電極４１１と電気的に接続され、ソース電極またはドレイン電極の一方は、画素電極４０８に電気的に接続される電極４１３として形成され、他方は、電流供給線４０７に含まれている。
【０１８３】
表示制御用トランジスタ４０２はｐチャネル型のＴＦＴであり、単結晶半導体層１１６からなる半導体層４０４を有する。図１９Ｂに示すように、半導体層４０４には、チャネル形成領域４５１、ｐ型の不純物領域４５２が形成されている。表示制御用トランジスタ４０２のゲート電極４１２を覆って、層間絶縁膜４２７が形成されている。層間絶縁膜４２７上に、信号線４０６、電流供給線４０７、電極４１１、４１３などが形成されている。また、層間絶縁膜４２７上には、電極４１３に電気的に接続されている画素電極４０８が形成されている。画素電極４０８は周辺部が絶縁性の隔壁層４２８で囲まれている。画素電極４０８上にはＥＬ層４２９が形成され、ＥＬ層４２９上には対向電極４３０が形成されている。補強板として対向基板４３１が設けられており、対向基板４３１は樹脂層４３２により基板４００に固定されている。基板４００はベース基板１０１を分割した基板である。
【０１８４】
なお、図１７の半導体基板１００において、表示パネル形成領域３００には、図１５及び図１６で説明したような半導体装置も形成することができる。つまり、表示装置内にコンピュータの機能を持たせることもできる。また非接触でデータの入出力を可能とした表示装置を作製することもできる。
【０１８５】
したがって、半導体基板１００を用いて様々な電気機器を作製することができる。電気機器としては、ビデオカメラ、デジタルカメラ、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポなど）、コンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍など）、画像再生装置（具体的にはＤＶＤ（ｄｉｇｉｔａｌ  ｖｅｒｓａｔｉｌｅ  ｄｉｓｃ）などの記憶媒体に記憶されている画像データを表示する表示装置を備えた装置など）が含まれる。
【０１８６】
図２０Ａ−Ｃを用いて、本発明が適用される電気機器の具体的な態様を説明する。図２０Ａは携帯電話機９０１の一例を示す外観図である。この携帯電話機９０１は、表示部９０２、操作スイッチ９０３などを含んで構成されている。表示部９０２に、図１９で説明した液晶表示装置または図１９で説明したＥＬ表示装置を適用することで、表示むらが少なく画質の優れた表示部９０２とすることができる。
【０１８７】
また、図２０Ｂは、デジタルプレーヤー９１１の構成例を示す外観図である。デジタルプレーヤー９１１は、表示部９１２、操作部９１３、イヤホン９１４などを含んでいる。イヤホン９１４の代わりにヘッドホンや無線式イヤホンを用いることができる。表示部９１２に、図１８で説明した液晶表示装置または図１９で説明したＥＬ表示装置を適用することで、画面サイズが０．３インチから２インチ程度の場合であっても。高精細な画像および多量の文字情報を表示することができる。
【０１８８】
また、図２０Ｃは、電子ブック９２１の外観図である。この電子ブック９２１は、表示部９２２、操作スイッチ９２３を含んでいる。電子ブック９２１にはモデムを内蔵していてもよいし、図１６の半導体装置を内蔵させて、無線で情報を送受信できる構成としてもよい。表示部９２２には、図１８で説明した液晶表示装置、または図１９で説明したＥＬ表示装置を適用することで、高画質の表示を行うことができる。
【０１８９】
（実施形態５）
本実施形態では、半導体膜付き基板を作製するために使用するトレイについて説明する。図３のトレイ１０には、１枚の単結晶半導体基板を収めるための複数の凹部１１を有している。トレイの１つの凹部に複数の単結晶半導体基板を収めて、半導体膜付き基板を作製することもできる。
【０１９０】
図２１に、このようなトレイの構成の一例を示す。トレイ２０は、トレイ１０と同様な材料で形成された板状の部材である。単結晶半導体基板１１１を保持するための凹部２１が形成されている。凹部２１は、複数の単結晶半導体基板１１１を隙間なく並べることができる形状とする。図２１のトレイ２０では、例えば、３行３列に単結晶半導体基板１１１を配列させて一つのブロックとする場合の凹部１１を示している。
【図面の簡単な説明】
【０１９１】
【図１】半導体膜付き基板の構成の一例を示す外観図。
【図２】単結晶半導体基板の構成の一例を示す外観図。
【図３】トレイの構成の一例を示す外観図。
【図４】トレイに配置された複数の単結晶半導体基板を示す外観図。
【図５】Ａ、Ｂ：トレイの構成例を示す上面図。
【図６】Ａ、Ｂ：トレイの構成例を示す上面図。
【図７】Ａ−Ｄ：半導体膜付き基板の作製方法を示す断面図。
【図８】Ａ、Ｂ：半導体膜付き基板の作製方法を示す断面図。
【図９】半導体膜付き基板の作製方法を示す断面図。
【図１０】Ａ、Ｂ：半導体膜付き基板の作製方法を示す断面図。
【図１１】Ａ−Ｄ：単結晶半導体基板の再生処理を説明する図。
【図１２】Ａ−Ｄ：半導体装置の作製方法を説明する断面図。
【図１３】Ａ−Ｃ：半導体装置の作製方法を説明する断面図。
【図１４】半導体装置の断面図および上面図。
【図１５】マイクロプロセッサの構成の一例を示すブロック図。
【図１６】半導体装置の構成の一例を示すブロック図。
【図１７】半導体膜付き基板の主要部を示す斜視図。
【図１８】Ａ：液晶表示装置の画素の平面図。Ｂ：Ｊ−Ｋ切断線による図１８Ａの断面図。
【図１９】Ａ：エレクトロルミネセンス表示装置の画素の平面図。Ｂ：Ｊ−Ｋ切断線による図１９Ａの断面図。
【図２０】Ａ：携帯電話の外観図。Ｂ：デジタルプレーヤーの外観図。Ｃ：電子ブックの外観図。
【図２１】トレイの構成の一例を示す外観図。
【符号の説明】
【０１９２】
１０、２０      トレイ
１１、２１      凹部
１００      半導体膜付き基板（半導体基板）
１０１      ベース基板
１０２      絶縁層
１１１、１１７、１１８      単結晶半導体基板
１１２      絶縁層
１１３      損傷領域
１１４      接合層
１１５、１１６      単結晶半導体層
１２１      イオンビーム
１２２      レーザビーム
【図１】
0005452900.tif 000002
【図２】
0005452900.tif 000003
【図３】
0005452900.tif 000004
【図４】
0005452900.tif 000005
【図５】
0005452900.tif 000006
【図６】
0005452900.tif 000007
【図７】
0005452900.tif 000008
【図８】
0005452900.tif 000009
【図９】
0005452900.tif 000010
【図１０】
0005452900.tif 000011
【図１１】
0005452900.tif 000012
【図１２】
0005452900.tif 000013
【図１３】
0005452900.tif 000014
【図１４】
0005452900.tif 000015
【図１５】
0005452900.tif 000016
【図１６】
0005452900.tif 000017
【図１７】
0005452900.tif 000018
【図１８】
0005452900.tif 000019
【図１９】
0005452900.tif 000020
【図２０】
0005452900.tif 000021
【図２１】
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