(57)【特許請求の範囲】
【請求項１】
単結晶Ａｌ配線を具備しない化合物半導体基体の表面の少なくとも一部を窒化珪素系絶縁膜で被覆した化合物半導体装置であって、前記窒化珪素系絶縁膜が、前記化合物半導体基体に接し、特性が一定の第１の窒化珪素系絶縁膜と、前記第１の窒化珪素系絶縁膜上に形成され、特性が一定の第２の窒化珪素系絶縁膜との２層構造膜からなり、
前記第１の窒化珪素系絶縁膜が、前記第２の窒化珪素系絶縁膜より前記化合物半導体基体に対する被覆性が高い窒化珪素膜であり、
前記第２の窒化珪素系絶縁膜が、前記第１の窒化珪素系絶縁膜より粒塊を多く含み、且つ、表面の凹凸が大きいことによりレジスト膜に対する密着性が高い窒化珪素系絶縁膜である
ことを特徴とする化合物半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は化合物半導体装置に関するものであり、特に、高出力用途の化合物半導体表面に配置する絶縁膜のレジストに対する密着性を向上するための構成に特徴のある化合物半導体装置に関するものである。
【背景技術】
【０００２】
近年、ＨＥＭＴ（高電子移動度トランジスタ）を始めとする化合物半導体装置は、携帯通信機器或いは衛星放送受信装置のキーデバイスとして使用されているが、特に、高出力用途に使用される化合物半導体の性能は、半導体表面を覆う絶縁膜の性質に大きく左右される。
【０００３】
これは、化合物半導体の表面状態が化学的・物理的に脆弱であることに起因するとともに、化合物半導体結晶は、ドライエッチング等による損傷にも弱く、表面状態に変化をきたすためである。
【０００４】
特に、高出力用途のデバイスでは、良好な表面状態の維持・安定化は重要となり、各研究機関等で、表面保護用絶縁膜に関わるデバイス製造手法の検討がなされてきたので、ここで、図１０及び図１１を参照して、従来の化合物半導体装置を説明する（例えば、特許文献１或いは特許文献２参照）。
【０００５】
図１０参照 
図１０は、従来のＩｎＧａＡｓ系電界効果型半導体装置の概略的断面図であり、半絶縁性ＧａＡｓ基板５１上に、ｉ型ＧａＡｓバッファ層５２、ｉ型ＩｎＧａＡｓ電子走行層５３、ｎ型ＡｌＧａＡｓ電子供給層５４、ｎ＋型ＧａＡｓコンタクト層５５を順次堆積させたのち、Ｏ２をイオン注入して素子分離領域５６を形成する。
【０００６】
次いで、素子分離領域５６で囲まれた活性領域の周辺部に一対でのオーミック電極５７，５８を設けたのち、全面にＳｉＮ膜５９を形成し、次いで、フォトリソグラフィー工程を用いてゲート形成領域のｎ＋型ＧａＡｓコンタクト層５５を除去する。
【０００７】
次いで、再び全面にＳｉＮ膜６０を堆積させたのち、３層構造のレジストパターンを用いたリフトオフ法によってＴ字状のゲート電極６１を形成したものである。
なお、ゲート電極６１の形成前に、ゲート電極形成領域のＳｉＮ膜６０はエッチング除去する。
【０００８】
図１１参照 
図１１は、従来のＧａＮ系電界効果型半導体装置の概略的断面図であり、半絶縁性ＳｉＣ基板７１上に、低温ＧａＮバッファ層７２、ｉ型ＧａＮ電子走行層７３、ｎ型ＡｌＧａＮ電子供給層７４、ＧａＮ表面層７５を順次堆積させたのち、Ａｒをイオン注入して素子分離領域７６を形成する。
【０００９】
次いで、素子分離領域７６で囲まれた活性領域の周辺部に一対でのオーミック電極７７，７８を設けたのち、全面にＳｉＮ膜７９を形成し、次いで、フォトリソグラフィー工程を用いてゲート形成領域のＳｉＮ膜７９を除去する。
次いで、２層構造のレジストパターンを用いたリフトオフ法によってゲート電極８０を形成したものである。
【００１０】
このような化合物半導体装置における信頼性を含むデバイスの性能は、半導体表面／絶縁膜界面の状態および絶縁膜自体の性質に左右されることは言うまでも無く、ゲート電極／化合物半導体界面の状態にも左右される。
【００１１】
半導体表面を保護する絶縁膜として要求される性能には、半導体表面に対する密着性、稠密性、低ストレス性等が上げられる。構成元素および結晶構造が多岐にわたる化合物半導体デバイスでは、上述のように半導体側の性質に合わせてストレス等を調整しやすい窒化珪素膜を表面保護用絶縁膜として使用することが多い。
【００１２】
別の観点からは、表面に安定な自然酸化膜を形成しない化合物半導体結晶では、表面保護膜として酸化珪素膜を使用することができないということになる。
【特許文献１】特開２００１−２５７２１５号公報
【特許文献２】特開２００４−２８８９５２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
ところが、従来用いている表面保護膜としての窒化珪素膜は耐レジスト密着性の観点から問題を有する。
【００１４】
例えば、上述のゲート電極／半導体基板界面を良好に保つためには、ドライエッチングによるプラズマダメージを回避する必要があり、そのための一手法として、ウェット・エッチングによりゲート電極形成部の絶縁膜をエッチングし開口を形成する方法が考えられる。
【００１５】
しかしながら、ゲート電極形成部を確定するためのパターニングに使用するフォトレジストを構成するフェノール樹脂は窒化珪素と密着性（分子間力）が低く、ウェット・エッチング時にエッチャントがレジストと絶縁膜の界面に著しくしみ込むという問題があり、絶縁膜を精度良く所望の形状にエッチングすることができなくなる。
【００１６】
したがって、本発明は、パッシベーション効果を保ったままで絶縁膜とレジストとの密着性を改善して、デバイス特性及び信頼性を向上することを目的とする。
【課題を解決するための手段】
【００１７】
図１は本発明の原理的構成図であり、ここで図１を参照して、本発明における課題を解決するための手段を説明する。
なお、図における符号５，６は、夫々ゲート電極及びオーミック電極である。
図１参照
上記課題を解決するために、本発明は、単結晶Ａｌ配線を具備しない化合物半導体基体１の表面の少なくとも一部を窒化珪素系絶縁膜２で被覆した化合物半導体装置であって、窒化珪素系絶縁膜２が、化合物半導体基体１に接し、特性が一定の第１の窒化珪素系絶縁膜と、前記第１の窒化珪素系絶縁膜上に形成され、特性が一定の第２の窒化珪素系絶縁膜との２層構造膜からなり、前記第１の窒化珪素系絶縁膜が、前記第２の窒化珪素系絶縁膜より前記化合物半導体基体１に対する被覆性が高い窒化珪素膜であり、前記第２の窒化珪素系絶縁膜が、前記第１の窒化珪素系絶縁膜より粒塊を多く含み、且つ、表面の凹凸が大きいことによりレジスト膜に対する密着性が高い窒化珪素系絶縁膜であることを特徴とする。
【００１８】
このような構成により、化合物半導体に対する密着性，稠密性とレジストに対する密着性を両立することができる。
即ち、窒化珪素系絶縁膜２の化合物半導体基体１に接する側４の被覆性を表面側３より高くすることによって、化合物半導体基体１に対するパッシベーション効果が良好になり、且つ、窒化珪素系絶縁膜２の表面側３のレジスト膜に対する密着性を化合物半導体基体１に接する側４より高くすることによって、精度の高いウェット・エッチングが可能になる。
なお、本発明における「基体（ｂｏｄｙ）」とは、基板（ｓｕｂｓｔｒａｔｅ）や基板上に成長させたエピタキシャル成長層を意味するものである。
【００２０】
窒化珪素系絶縁膜２の化合物半導体基体１に接する側４が、被覆性・稠密性に優れる窒化珪素膜からなるとともに、表面側３が窒化珪素膜よりレジスト膜に対する密着性が高い窒化珪素系絶縁膜２の２層構造膜から構成することが望ましい。
【００２２】
上述のように、前記窒化珪素系絶縁膜２の表面側が前記化合物半導体基体１に接する側より粒塊を多く含むようにすることにより、窒化珪素系絶縁膜２の化合物半導体基体１に接する側４の被覆性を表面側３より高くし、且つ、窒化珪素系絶縁膜２の表面側３のレジスト膜に対する密着性を化合物半導体基体１に接する側４より高くするためには、窒化珪素系絶縁膜２を成膜する際の原料ガス種或いは成膜条件の少なくとも一方を変えれば良い。
【００２３】
この場合、窒化珪素系絶縁膜２を成膜する際の原料ガス種或いは成膜条件の少なくとも一方をステップ的に変えて化合物半導体基体１に接する側４を被覆性・稠密性に優れる窒化珪素膜とすることが望ましい。
【００２４】
或いは、窒化珪素系絶縁膜２を成膜する際の原料ガス種或いは成膜条件の少なくとも一方を連続的に変えても良く、それによって、特性が連続的に変化している特性連続変化型絶縁膜とすることができる。
【００２５】
また、窒化珪素系絶縁膜２の表面側３に化合物半導体基体１に接する側４より粒塊を多く含ませるためには、窒化珪素系絶縁膜２を成膜する際の、原料ガス種及びガス比、或いは、高周波電力周波数、或いは、高周波電力のいずれかを変えれば良い。
【発明の効果】
【００２６】
本発明によれば、化合物半導体に対する密着性，稠密性とレジストに対する密着性を両立させているので、良好なパッシベーション効果と精度の高いウェット・エッチングが可能になる。
【発明を実施するための最良の形態】
【００２８】
まず、一対のオーミック電極が形成された化合物半導体基体上に、例えば、原料ガスとしてＳｉＨ４及びＮＨ３を用い、高周波電力を１３．５６ＭＨｚとしたプラズマＣＶＤ法を用いて厚さが、例えば、４０ｎｍのＳｉＮからなる第１の絶縁膜を形成する。
一般的に、この条件で成膜されたＳｉＮ膜は粒塊が少なく滑らかであり、半導体表面被覆膜の観点からは優れた膜である。
【００２９】
次いで、第１の絶縁膜上に、例えば、原料ガスとしてＳｉＨ４及びＮ２を用い、高周波電力を１３．５６ＭＨｚとしたプラズマＣＶＤ法を用いて厚さが、例えば、１０ｎｍのＳｉＮからなる第２の絶縁膜を形成する。
この条件で成膜したＳｉＮ膜は、一般的に粒塊が多く表面の凹凸が大きく、この凹凸により表面積が増大するので、レジストとの密着性が向上する。
【実施例１】
【００３０】
ここで、図２乃至図４を参照して、本発明の実施例１のＩｎＧａＡｓ系電界効果型半導体装置を説明する。
図２参照 
まず、半絶縁性ＧａＡｓ基板１１上に、ＭＯＣＶＤ法（有機金属気相成長法）を用いてｉ型ＧａＡｓバッファ層１２、ｉ型ＩｎＧａＡｓ電子走行層１３、ｎ型ＡｌＧａＡｓ電子供給層１４、及び、ｎ＋型ＧａＡｓコンタクト層１５を順次エピタキシャル成長させる。   なお、ｉ型ＧａＡｓバッファ層１２は、半絶縁性ＧａＡｓ基板１１の表面の格子欠陥がｉ型ＩｎＧａＡｓ電子走行層１３に伝播するのを防ぐ役割があり、また、ｎ＋型ＧａＡｓコンタクト層１５はソース抵抗等を低減する目的で導入されている。
【００３１】
次いで、酸素をイオン注入することによって素子分離領域１６を形成し、素子分離領域１６で囲まれた領域を素子形成領域とする。
【００３２】
次いで、フォトリソグラフィーおよび真空蒸着法により、厚さが、例えば、２０ｎｍのＡｕＧｅと厚さが、例えば、２００ｎｍのＡｕを順次蒸着したのち、リフトオフすることによって電極パターンを形成し、次いで、例えば、３５０℃で３分間の熱処理を施すことによってソース・ドレイン電極となる一対のオーミック電極１７を形成する。
【００３３】
図３参照 
次いで、プラズマＣＶＤ法を用いて、例えば、周波数１３．５６ＭＨｚ、高周波電力１００Ｗ、ＳｉＨ４／ＮＨ３／Ｎ２流量比１：０．５：１００、基板温度２５０℃の成膜条件で、厚さが、例えば、４０ｎｍのＳｉＮ膜１８を全面に堆積させる。
この成膜条件で得られるＳｉＮ膜１８の特性は、屈折率２．１０、ストレス５０ＭＰａ（引っ張り）である。
また、このＳｉＮ膜１８は、粒塊が少なく滑らかな絶縁膜であるので、半導体表面被覆性に優れている。
【００３４】
引き続いて、プラズマＣＶＤ法を用いて、例えば、周波数１３．５６ＭＨｚ、高周波電力１００Ｗ、ＳｉＨ４／Ｎ２流量比１：１００、基板温度２５０℃の成膜条件で、厚さが、例えば、１０ｎｍのＳｉＮ膜１９を全面に堆積させる。
この成膜条件で得られるＳｉＮ膜１９の特性は、屈折率２．１０、ストレス５０ＭＰａ（圧縮）である。
また、このＳｉＮ膜１９は、２０ｎｍ程度の直径を持つ粒塊を多く含むため、表面が凹凸に覆われており、この凹凸表面はレジストとの接合面積の増大に寄与するため、ＳｉＮ膜とレジスト間の密着強度が向上することになる。
【００３５】
次いで、レジストパターン２０をマスクとしてＢＨＦ（バッファフッ酸）を用いてＳｉＮ膜１９及びＳｉＮ膜１８の露出部を除去する。
【００３６】
引き続いて、露出するｎ+ 型ＧａＡｓコンタクト層１５をウェット・エッチングで除去してゲート形成領域を形成する。
【００３７】
図４参照 
次いで、レジストパターン２０を除去したのち、再び、プラズマＣＶＤ法を用いて、例えば、周波数１３．５６ＭＨｚ、高周波電力１００Ｗ、ＳｉＨ４／ＮＨ３／Ｎ２流量比１：０．５：１００、基板温度２５０℃の成膜条件で、厚さが、例えば、４０ｎｍのＳｉＮ膜１８を全面に堆積させる。
この成膜条件で得られるＳｉＮ膜１８の特性は、屈折率２．１０、ストレス５０ＭＰａ（引っ張り）である。
【００３８】
引き続いて、プラズマＣＶＤ法を用いて、例えば、周波数１３．５６ＭＨｚ、高周波電力１００Ｗ、ＳｉＨ４／Ｎ２流量比１：１００、基板温度２５０℃の成膜条件で、厚さが、例えば、１０ｎｍのＳｉＮ膜１９を全面に堆積させる。
この成膜条件で得られるＳｉＮ膜１９の特性は、屈折率２．１０、ストレス５０ＭＰａ（圧縮）で、ＳｉＮ膜とレジスト間の密着強度が向上することになる。
【００３９】
次いで、下層レジスト層２１（ＺＥＰ５２０：日本ゼオン製商品名）／中間レジスト層２２（ＰＭＧＩ：米国マイクロケム製商品名）／上層レジスト層２３（ＺＥＰ５２０：日本ゼオン製商品名）を塗布し、電子線描画により０．８μｍ幅の開口を上層レジスト層２３に形成する。
【００４０】
次いで、上層レジスト層２３をマスクとして、開口に露出する中間レジスト層２２をアルカリ現像液でエッチングすることによって、庇構造を形成する。
【００４１】
次いで、再び、電子線描画により０．１μｍ幅の開口を下層レジスト層２１に形成したのち、厚さが、例えば、１０ｎｍのＰｔ膜と厚さが、例えば、３００ｎｍのＡｕ膜からなるゲートメタル２４を蒸着する。
なお、ここでは、図示を簡略化するために、上層レジスト層２３上に堆積したゲートメタルは図示を省略している。
【００４２】
最後に、加温した有機溶剤をもちいてリフトオフを行い、上層レジスト層２３上に堆積したゲートメタルをレジストとともに除去することによって、図示するようなゲート電極２５を有するＩｎＧａＡｓ系電界効果型半導体装置の基本構成が完成する。
【００４３】
このように、本発明の実施例１においては、化合物半導体に直接接する絶縁膜を稠密性及び被覆性に優れた滑らかなＳｉＮ膜１８を用いているので、パッシベーション効果が良好になるとともに、表面側を粒塊を多く含むＳｉＮ膜１９で構成しているので、レジストとの密着性が高まり、良好なウェット・エッチングが可能になる。
【実施例２】
【００４４】
次に、図５を参照して本発明の実施例２のＩｎＧａＡｓ系電界効果型半導体装置を説明するが、絶縁膜の形成条件が異なるだけで、基本的構成は上記の実施例１と同様であるので、最終構成の断面図のみを図示する。
【００４５】
図５参照
上記の実施例１と全く同様の工程を経て、一対のオーミック電極１７を形成したのち、上述の図３の上段図の工程と全く同様に、プラズマＣＶＤ法を用いて、例えば、周波数１３．５６ＭＨｚ、高周波電力１００Ｗ、ＳｉＨ４／ＮＨ３／Ｎ２流量比１：０．５：１００、基板温度２５０℃の成膜条件で、厚さが、例えば、４０ｎｍのＳｉＮ膜１８を全面に堆積させる。
【００４６】
引き続いて、プラズマＣＶＤ法を用いて、例えば、周波数１３．５６ＭＨｚ、高周波電力１００Ｗ、ＳｉＨ４／Ｎ２流量比１：５０、基板温度２５０℃の成膜条件で、厚さが、例えば、１０ｎｍのＳｉＮ膜２７を全面に堆積させる。
【００４７】
この場合のＳｉＮ膜２７の特性は、屈折率２．３０、ストレス２００ＭＰａ（圧縮）となる。
このＳｉＮ膜２７は、２０ｎｍ程度の直径を持つ粒塊を多く含むと同時に、Ｎ空孔が多い絶縁膜となり、ＮサイトにＳｉ−Ｈ結合が形成されてプライマーの効果が増大するため、絶縁膜−レジスト間の密着強度が向上する。
【００４８】
次いで、上記の実施例１と全く同様に、ゲート電極形成部を形成したのち、上述の図４の上段図の工程において、厚さが、例えば、４０ｎｍのＳｉＮ膜１８及び厚さが、例えば、１０ｎｍのＳｉＮ膜２７を順次積層させ、以降は、上記の実施例１と全く同じ工程を経ることによって、本発明の実施例２のＩｎＧａＡｓ系電界効果型半導体装置が完成する。
【実施例３】
【００４９】
次に、図６を参照して本発明の実施例３のＩｎＧａＡｓ系電界効果型半導体装置を説明するが、絶縁膜の形成条件が異なるだけで、基本的構成は上記の実施例１と同様であるので、最終構成の断面図のみを図示する。
【００５０】
図６参照
上記の実施例１と全く同様の工程を経て、一対のオーミック電極１７を形成したのち、上述の図３の上段図の工程において、プラズマＣＶＤ法を用いて、例えば、周波数１３．５６ＭＨｚ、高周波電力１００Ｗ、ＳｉＨ４／ＮＨ３／Ｎ２流量比１：０．５：１００、基板温度２５０℃の成膜条件で、厚さが、例えば、１０ｎｍのＳｉＮ膜２８を全面に堆積させる。
【００５１】
引き続いて、プラズマＣＶＤ法を用いて、例えば、周波数１３．５６ＭＨｚ、高周波電力１００Ｗ、ＳｉＨ４／Ｎ２流量比１：ｘ、基板温度２５０℃の成膜条件で、厚さが、例えば、４０ｎｍのＳｉＮ膜３０を全面に堆積させる。
【００５２】
この場合、Ｎ２の流量比ｘを成膜開始時には１００とし、成膜終了時に５０になるように連続的に増加させる。
この場合のＳｉＮ膜３０の最表面側は、２０ｎｍ程度の直径を持つ粒塊を多く含むと同時に、Ｎ空孔が多い絶縁膜となるため、プライマーの効果が増大し、絶縁膜−レジスト間の密着強度が向上する。
【００５３】
次いで、上記の実施例１と全く同様に、ゲート電極形成部を形成したのち、上述の図４の上段図の工程において、厚さが、例えば、１０ｎｍのＳｉＮ膜２８及び厚さが、例えば、４０ｎｍのＳｉＮ膜３０を順次積層させ、以降は、上記の実施例１と全く同じ工程を経ることによって、本発明の実施例３のＩｎＧａＡｓ系電界効果型半導体装置が完成する。
この実施例３においても、組成（屈折率）が徐々に変化しており、組成（屈折率）の不連続がないため、内部応力が一か所に集中することはなく、信頼度の高い絶縁膜を形成することができる。
【実施例４】
【００５４】
次に、図７乃至図９を参照して、本発明の実施例４のＧａＮ系電界効果型半導体装置を説明する。
図７参照 
まず、半絶縁性ＳｉＣ基板３１上に、ＭＯＣＶＤ法を用いて低温ＧａＮバッファ層３２、ｉ型ＧａＮ電子走行層３３、ｎ型ＡｌＧａＮ電子供給層３４、及び、ｉ型ＧａＮ表面層３５を順次エピタキシャル成長させる。
なお、低温ＧａＮバッファ層３２は、半絶縁性ＳｉＣ基板３１の表面の格子欠陥がｉ型ＧａＮ電子走行層３３に伝播するのを防ぐ役割がある。
【００５５】
次いで、Ａｒをイオン注入することによって素子分離領域３６を形成し、素子分離領域３６で囲まれた領域を素子形成領域とする。
【００５６】
次いで、フォトリソグラフィーおよび真空蒸着法により、厚さが、例えば、２０ｎｍのＴｉと厚さが、例えば、２００ｎｍのＡｌを順次蒸着したのち、リフトオフすることによって電極パターンを形成し、次いで、熱処理を施すことによってソース・ドレイン電極となる一対のオーミック電極３７を形成する。
【００５７】
図８参照 
次いで、プラズマＣＶＤ法を用いて、例えば、周波数１３．５６ＭＨｚ、高周波電力１００Ｗ、ＳｉＨ４／ＮＨ３／Ｎ２流量比１：０．５：１００、基板温度２５０℃の成膜条件で、厚さが、例えば、４０ｎｍのＳｉＮ膜３８を全面に堆積させる。
【００５８】
この成膜条件で得られるＳｉＮ膜３８の特性は、屈折率２．１０、ストレス５０ＭＰａ（引っ張り）である。
また、このＳｉＮ膜３８は、粒塊が少なく滑らかな絶縁膜であるので、半導体表面被覆性に優れている。
【００５９】
引き続いて、プラズマＣＶＤ法を用いて、例えば、周波数１３．５６ＭＨｚ、高周波電力１００Ｗ、ＳｉＨ４／Ｎ２流量比１：１００、基板温度２５０℃の成膜条件で、厚さが、例えば、１０ｎｍのＳｉＮ膜３９を全面に堆積させる。
【００６０】
この成膜条件で得られるＳｉＮ膜３９の特性は、屈折率２．１０、ストレス５０ＭＰａ（圧縮）である。
また、このＳｉＮ膜３９は、２０ｎｍ程度の直径を持つ粒塊を多く含むため、表面が凹凸に覆われており、この凹凸表面はレジストとの接合面積の増大に寄与するため、ＳｉＮ膜とレジスト間の密着強度が向上することになる。
次いで、ゲート形成領域をパターニングするためにレジストパターン４０を形成する。
【００６１】
図９参照 
次いで、レジストパターン４０をマスクとして、ＳｉＮ膜３９及びＳｉＮ膜３８の露出部を順次エッチング除去してゲート形成領域を画定する。
【００６２】
次いで、下層レジスト層４１（ＰＭＧＩ：米国マイクロケム製商品名）／上層レジスト層４２（ＺＥＰ５２０：日本ゼオン製商品名）を塗布し、電子線描画により０．８μｍ幅の開口を上層レジスト層４２に形成する。
【００６３】
次いで、上層レジスト層４２をマスクとして、開口に露出する下層レジスト層４１をアルカリ現像液でエッチングすることによって、庇構造を形成する。
【００６４】
次いで、厚さが、例えば、１０ｎｍのＮｉ膜と厚さが、例えば、３００ｎｍのＡｕ膜からなるゲートメタル４３を蒸着する。
なお、ここでは、図示を簡略化するために、上層レジスト層４２上に堆積したゲートメタルは図示を省略している。
【００６５】
最後に、加温した有機溶剤をもちいてリフトオフを行い、上層レジスト層４２上に堆積したゲートメタルをレジストとともに除去することによって、図示するようなゲート電極４４を有するＧａＮ系電界効果型半導体装置の基本構成が完成する。
【００６６】
このように、本発明の実施例４においても、ＧａＮ系化合物半導体に直接接する絶縁膜を稠密性及び被覆性に優れた滑らかなＳｉＮ膜を用いているので、パッシベーション効果が良好になるとともに、表面側を粒塊を多く含むＳｉＮ膜で構成しているので、レジストとの密着性が高まり、良好なウェット・エッチングが可能になる。
【００６７】
以上、本発明の各実施例を説明してきたが、本発明は各実施例に記載された構成・条件等に限られるものではなく各種の変更が可能であり、例えば、上記の実施例４のＧａＮ系電界効果型半導体装置については、一つの実施例しか記載していないものの、上記の実施例２，３に記載された絶縁膜の構成を実施例４の絶縁膜の構成と置き換えても良いことはいうまでもない。
【００６８】
また、上記の実施例１及び実施例４においては、粒塊を多く含むＳｉＮ膜を形成する際に、原料ガス種を変えているが、ガス種ではなく、高周波電力周波数或いは高周波電力を変えても良いものであり、例えば、高周波電力周波数を低周波化或いは高周波電力を高出力化することによって、粒塊を多く含むＳｉＮ膜を形成することができる。
【００６９】
また、上記の実施例２及び実施例３においては、窒素空孔を多く含むＳｉＮ膜を形成する際に、原料ガス種を変えているが、ガス種ではなく、高周波電力周波数或いは高周波電力を変えても良いものであり、例えば、高周波電力を低出力化することによって、窒素空孔を多く含むＳｉＮ膜を形成することができる。
【００７０】
また、上記の実施例１乃至実施例３においては、電子走行層をＩｎＧａＡｓで構成するＩｎＧａＡｓ系電界効果型半導体装置として説明しているが、電子走行層をＧａＡｓで構成するＧａＡｓ系電界効果型半導体装置にも適用されるものである。
【００７１】
さらには、上記の実施例１乃至実施例３で示した構成は、ＩｎＧａＡｓ系やＧａＡｓ系だけではなく、実施例４に示したＧａＮ系化合物半導体にも適用されるものである。
【産業上の利用可能性】
【００７３】
本発明の活用例としては、ＨＥＭＴ等の化合物電界効果型半導体装置が典型的なものであるが、電界効果型半導体装置に限られるものではなく、ＨＢＴ（ヘテロバイポーラトランジスタ）、半導体レーザ、発光ダイオード、ｐｉｎフォトダイオード、或いは、サブバンド間遷移を利用したＱＷＩＰ及びＱＤＩＰ等の各種の化合物半導体装置にも適用されるものである。
【図面の簡単な説明】
【００７４】
【図１】本発明の原理的構成の説明図である。
【図２】本発明の実施例１のＩｎＧａＡｓ系電界効果型半導体装置の途中までの製造工程の説明図である。
【図３】本発明の実施例１のＩｎＧａＡｓ系電界効果型半導体装置の図２以降の途中までの製造工程の説明図である。
【図４】本発明の実施例１のＩｎＧａＡｓ系電界効果型半導体装置の図３以降の製造工程の説明図である。
【図５】本発明の実施例２のＩｎＧａＡｓ系電界効果型半導体装置の概略的断面図である。
【図６】本発明の実施例３のＩｎＧａＡｓ系電界効果型半導体装置の概略的断面図である。
【図７】本発明の実施例４のＧａＮ系電界効果型半導体装置の途中までの製造工程の説明図である。
【図８】本発明の実施例４のＧａＮ系電界効果型半導体装置の図７以降の途中までの製造工程の説明図である。
【図９】本発明の実施例４のＧａＮ系電界効果型半導体装置の図８以降の製造工程の説明図である。
【図１０】従来のＩｎＧａＡｓ系電界効果型半導体装置の概略的断面図である。
【図１１】従来のＧａＮ系電界効果型半導体装置の概略的断面図である。
【符号の説明】
【００７５】
１ 化合物半導体基体
２ 窒化珪素系絶縁膜
３ 表面側
４ 基体に接する側
５ ゲート電極
６ オーミック電極
１１ 半絶縁性ＧａＡｓ基板
１２ ｉ型ＧａＡｓバッファ層
１３ ｉ型ＩｎＧａＡｓ電子走行層
１４ ｎ型ＡｌＧａＡｓ電子供給層
１５ ｎ＋型ＧａＡｓコンタクト層
１６ 素子分離領域
１７ オーミック電極
１８ ＳｉＮ膜
１９ ＳｉＮ膜
２０ レジストパターン
２１ 下層レジスト層
２２ 中間レジスト層
２３ 上層レジスト層
２４ ゲートメタル
２５ ゲート電極
２７ ＳｉＮ膜
２８ ＳｉＮ膜
３０ ＳｉＮ膜
３１ 半絶縁性ＳｉＣ基板
３２ 低温ＧａＮバッファ層
３３ ｉ型ＧａＮ電子走行層
３４ ｎ型ＡｌＧａＮ電子供給層
３５ ｉ型ＧａＮ表面層
３６ 素子分離領域
３７ オーミック電極
３８ ＳｉＮ膜
３９ ＳｉＮ膜
４０ レジストパターン
４１ 下層レジスト層
４２ 上層レジスト層
４３ ゲートメタル
４４ ゲート電極
５１ 半絶縁性ＧａＡｓ基板
５２ ｉ型ＧａＡｓバッファ層
５３ ｉ型ＩｎＧａＡｓ電子走行層
５４ ｎ型ＡｌＧａＡｓ電子供給層
５５ ｎ＋型ＧａＡｓコンタクト層
５６ 素子分離領域
５７ オーミック電極
５８ オーミック電極
５９ ＳｉＮ膜
６０ ＳｉＮ膜
６１ ゲート電極
７１ 半絶縁性ＳｉＣ基板
７２ 低温ＧａＮバッファ層
７３ ｉ型ＧａＮ電子走行層
７４ ｎ型ＡｌＧａＮ電子供給層
７５ ＧａＮ表面層
７６ 素子分離領域
７７ オーミック電極
７８ オーミック電極
７９ ＳｉＮ膜
８０ ゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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