(57)【特許請求の範囲】
【請求項１】
半導体基板上の絶縁層の上または絶縁性基板の上に設けられた半導体層と、第１導電型のコレクタ領域、第２導電型のベース領域および第１導電型のエミッタ領域を含むバイポーラトランジスタと、を有し、
前記コレクタ領域、前記ベース領域および前記エミッタ領域は、下層側からこの順で積層配置され、
前記絶縁層または前記絶縁性基板と前記コレクタ領域との間に、第２導電型半導体層領域を有し、
前記第２導電型半導体層領域の第２導電型不純物濃度が、前記コレクタ領域の第１導電型不純物濃度より低く、
前記第１導電型はｎ型であり、前記第２導電型はｐ型である、半導体装置。
【請求項２】
前記第２導電型半導体層領域は、該第２導電型半導体層領域の第１導電型不純物濃度が、該第２導電型半導体層領域の第２導電型不純物濃度と同等またはそれ以下である領域を含む、請求項１に記載の半導体装置。
【請求項３】
前記第２導電型半導体層領域は、第１導電型不純物が導入されていないノンドープ領域を含む、請求項１に記載の半導体装置。
【請求項４】
前記コレクタ領域は、前記絶縁層上または前記絶縁性基板上の第２導電型の前記半導体層の上層側に第１導電型不純物を導入して形成された第１導電型領域であり、
前記第２導電型半導体層領域は、前記絶縁層または前記絶縁性基板に接し、前記第１導電型領域に至る半導体領域である、請求項１から３のいずれか一項に記載の半導体装置。
【請求項５】
前記ベース領域は、前記絶縁層上または前記絶縁性基板上の前記半導体層の表面に形成されたフィールド絶縁膜で囲まれた領域に設けられ、
前記コレクタ領域は、前記フィールド絶縁膜下において、前記ベース領域下から該フィールド絶縁膜の外縁まで延在し、
前記コレクタ領域の延在部に接続する引き出し領域が設けられ、該引き出し領域に電気的に接続するように、前記フィールド絶縁膜外側の前記半導体層上にコレクタ電極が設けられている、請求項４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特にバイポーラトランジスタを備えた半導体装置に関する。
【背景技術】
【０００２】
バイポーラトランジスタは、例えば、半導体基板に、第１導電型のコレクタ層と第２導電型のベース層と第１導電型のエミッタ層とが順番に積層して設けられ、これらの各層に個々に導通する電極が形成された構造をもつ。このようなバイポーラトランジスタのエミッタコレクタ耐圧特性やベースコレクタ耐圧特性に代表される耐圧特性において高い耐圧を得るには、低濃度コレクタ層の膜厚を厚くする必要がある。【０００３】
一方、コレクタと基板間の容量低下を図るため、ＳＯＳ（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｏｎ  Ｓａｐｐｈｉｒｅ）に代表される絶縁性基板上に半導体層が設けられた基板や、ＳＯＩ（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板に代表される半導体基板上に埋込絶縁層を介して半導体層が設けられた基板を用いて形成された種々のバイポーラトランジスタが提案されている。例えば、特開平８−９７２２５号公報には、ＳＯＩ基板を用いて形成されたバイポーラトランジスタが開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平８−９７２２５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記のようなバイポーラトランジスタにおいて、所望の耐圧特性を得るには、絶縁性基板上あるいは埋込絶縁層上の半導体層の厚さを数ミクロン以上に厚くする必要がある。高い耐圧特性を得るために、この半導体層の厚さを数ミクロン以上に厚くすると、製造コストが増加し、さらに、通常用いられる汎用のＣＭＯＳやｎｐｎバイポーラトランジスタ、ｐｎｐバイポーラトランジスタと同一ウェハ内に作り込むことが困難になり、そのためワンチップＩＣの製造が困難になる。【０００６】
本発明は上記問題を解決するためになされたものであって、その目的は、高耐圧のバイポーラトランジスタを備えた半導体装置を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、半導体基板上の絶縁層の上または絶縁性基板の上に設けられた半導体層と、第１導電型のコレクタ領域、第２導電型のベース領域および第１導電型のエミッタ領域を含むバイポーラトランジスタと、を有し、前記コレクタ領域、前記ベース領域および前記エミッタ領域は、下層側からこの順で積層配置され、前記絶縁層または前記絶縁性基板と前記コレクタ領域との間に、第２導電型半導体層領域を有する半導体装置が提供される。
【発明の効果】
【０００８】
本発明によれば、絶縁性基板上に半導体層が設けられた基板や半導体基板上に絶縁層を介して半導体層が設けられた基板を用いて形成可能なバイポーラトランジスタ構造を有しながら、前記半導体層の厚さにかかわらず、高い耐圧特性を実現できる半導体装置を提供することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明によるｎｐｎ型バイポーラトランジスタの一例を示す断面図である。
【図２】本発明によるｎｐｎ型バイポーラトランジスタの一例のエミッタコレクタ耐圧とベースコレクタ耐圧のエミッタコレクタ間隔依存性（実測値とシミュレーション計算値）を示す図である。
【発明を実施するための形態】
【００１０】
本発明の一実施形態による半導体装置は、半導体基板上の絶縁層の上または絶縁性基板の上に設けられた半導体層と、第１導電型のコレクタ領域、第２導電型のベース領域および第１導電型のエミッタ領域を含むバイポーラトランジスタと、を有し、前記コレクタ領域、前記ベース領域および前記エミッタ領域は、下層側からこの順で積層配置され、前記絶縁層または前記絶縁性基板と前記コレクタ領域との間に、第２導電型半導体層領域を有する。
【００１１】
上記半導体装置において、前記絶縁層または前記絶縁性基板と前記コレクタ領域との間の前記半導体層領域は、第２導電型不純物濃度が第１導電型不純物濃度に対して同等である領域を含んでいてもよい。
【００１２】
上記半導体装置において、前記絶縁層または前記絶縁性基板と前記コレクタ領域との間の前記半導体層領域は、第２導電型不純物濃度が前記コレクタ領域の第１導電型不純物濃度より低いことが好ましい。
【００１３】
上記半導体装置において、前記絶縁層または前記絶縁性基板と前記コレクタ領域との間の前記半導体層領域は、第１導電型不純物が導入されていないノンドープ領域を含んでいてもよい。
【００１４】
上記半導体装置は、前記コレクタ領域が、前記絶縁層上または前記絶縁性基板上の第２導電型の前記半導体層の上層側に第１導電型不純物を導入して形成された第１導電型領域であり、前記第２導電型半導体層領域が、前記絶縁層または前記絶縁性基板に接し、前記第１導電型領域に至る半導体領域である構造をとることができる。
【００１５】
上記導体装置は、前記ベース領域が、前記絶縁層上または前記絶縁性基板上の前記半導体層の表面に形成されたフィールド絶縁膜で囲まれた領域に設けられ、前記コレクタ領域が、前記フィールド絶縁膜下において、前記ベース領域下から該フィールド絶縁膜の外縁まで延在し、前記コレクタ領域の延在部に接続する引き出し領域が設けられ、該引き出し領域に電気的に接続するように、前記フィールド絶縁膜外側の前記半導体層上にコレクタ電極が設けられている構造をとることができる。
【００１６】
本発明の一実施形態による半導体装置は、第１導電型のコレクタ領域、第２導電型のベース領域および第１導電型のエミッタ領域が下層側からこの順に積層配置されたバイポーラトランジスタを備えている。このコレクタ領域は、半導体基板上の絶縁層の上または絶縁性基板（以下、絶縁層と絶縁性基板を併せて「絶縁基体」という）の上の第２導電型半導体層に第１導電型不純物をイオン注入により導入してこの半導体層の上層側に形成することができる。このコレクタ領域上にベース領域およびエミッタ領域が積層される。このように形成されたコレクタ領域と絶縁基体の間の半導体層領域は、第２導電型を有する。すなわち、この半導体層領域は、コレクタ領域の導電型と反対の導電型を有し、この半導体層領域とコレクタ領域とでｎｐ接合あるいはｐｎ接合が形成されている。
【００１７】
上記のように形成されたコレクタ領域と絶縁基体の間の第２導電型の半導体層領域は、第２導電型の不純物濃度が前記コレクタ領域の第１導電型不純物濃度より低い。
【００１８】
この第２導電型の半導体層領域は、第１導電型不純物濃度が第２導電型不純物濃度と同等またはそれ以下になるように、第１導電型不純物が導入されたドープ領域であっても、第１導電型不純物が導入されていないノンドープ領域であってもよい。すなわち、この第２導電型の半導体層領域は、コレクタ領域の導電型（第１導電型）に対して反対の導電型（第２導電型）を持ち、第２導電型である限り第１導電型不純物を含んでいてもよいし、含まなくてもよい。
【００１９】
このような構造にすることにより、前記絶縁基体上の半導体層において、コレクタ領域に相当する上層側領域に対して下層側領域の伝導帯下端のポテンシャルが持ち上がり、ベースコレクタ接合に逆バイアスを印加すると、コレクタ領域に相当する上層側領域から下層側領域にわたって空乏層が一様に広がる。この現象は、エミッタコレクタ間隔（基板平面におけるエミッタ領域の中央部からコレクタ電極までの最短距離）を広げた場合でも同様に生じる。したがって、上記構造によって、前記半導体層の厚みによらないで、エミッタコレクタ間隔を広げることにより、耐圧特性を向上させることできる。
【００２０】
以下、図面を参照して、本発明の実施の形態について詳細に説明する。
【００２１】
図１は、本実施形態におけるｎｐｎ型バイポーラトランジスタの一例を示す断面図である。
【００２２】
図１に示すバイポーラトランジスタは、半導体基板（シリコン基板）１上に絶縁層（埋込酸化膜）２を介して半導体層（ＳＯＩ層）が設けられたＳＯＩ基板を用いて形成される。このＳＯＩ層には、下層側に低濃度第２導電型層（低濃度ｐ型領域）３、上層側に第１導電型のコレクタ層（ｎ型コレクタ領域）４が設けられる。第１導電型コレクタ層４上には第２導電型のベース層（ｐ型ベース領域）７が設けられ、このベース層７の表面領域には第１導電型のエミッタ層（ｎ型エミッタポリシリコン層）８が設けられている。このエミッタ層８上にはエミッタ電極９が設けられている。第２導電型のベース層７の周辺領域のフィールド酸化膜１２上にはベース引き出し用の第２導電型ポリシリコン領域（ｐ型ポリシリコン領域）１１が設けられている。この第２導電型ポリシリコン領域１１上には、ベース電極６が設けられている。第２導電型ポリシリコン領域１１とエミッタ層８は層間絶縁膜１０で絶縁されている。コレクタ層４の周辺領域には、オーミック性電極を形成するために、イオン注入などによりコレクタ引き出し用の第１導電型高濃度領域（ｎ＋引き出し層）１３が形成されている。この第１導電型高濃度領域１３上にはコレクタ電極５が設けられている。
【００２３】
なお、本発明において、第１導電型とはｐ型とｎ型の一方を意味しており、第２導電型とはｐ型とｎ型の他方を意味する。以下においては、本発明の一実施形態として、第１導電型をｎ型とし、第２導電型をｐ型としたものを例示するが、この形態に限定されない。
【００２４】
上記のバイポーラトランジスタ構造は、埋込酸化膜２上に１０１５ｃｍ−３程度の低濃度ｐ型層をＳＯＩ層として有するＳＯＩ基板を用いて、下記の通り形成することができる。
【００２５】
まず、ＳＯＩ基板上に、バイポーラトランジスタを形成する部分を規定するために、ＬＯＣＯＳプロセスにてフィールド酸化膜１２を形成する。その後、リンのイオン注入を行い、ＳＯＩ層の上層側領域に１０１６ｃｍ−３程度のｎ型層であるコレクタ層４を形成する。次に、このコレクタ層４の一部分に選択的に高濃度リンイオン注入を行い、ｎ＋コレクタ引き出し層１３を形成する。その後、コレクタ電極５を前記ｎ＋コレクタ引き出し層１３上に設ける。
【００２６】
このようにして、ＳＯＩ層の埋込酸化膜２に近い下層側領域は低濃度ボロンでドーピングされたｐ型層となっており、このＳＯＩ層のベース層に近い上層側領域は、イオン注入法でリンがドーピングされたｎ型層（コレクタ層４）となっている。本例の場合、このｐ型層（低濃度ｐ型領域３）は、０．５μｍ程度の厚みに設定することができる。
【００２７】
次に、ボロンのイオン注入を行い、バイポーラトランジスタのベース層７を形成する。なお、ベース層は、拡散またはエピタキシャル層で形成してもよい。このようにして、ベース層の厚みより厚いフィールド酸化膜１２でベース層側面が囲まれ、基板平面方向にベース層中心部からフィールド酸化膜に至って不純物濃度がほぼ均一であるベース層が形成される。その後、ポリシリコン層を形成し、これを加工してベース引き出し用ポリシリコン領域１１を形成する。
【００２８】
次に、層間絶縁膜１０を形成し加工した後、ベース層に通じる高濃度ｎ型ポリシリコン層を形成し加工してエミッタ層８とする。その後、エミッタ層８上にエミッタ電極９を、ベース引き出し用ポリシリコン領域１１上にベース電極６をそれぞれ設ける。
【００２９】
エミッタ層８のベース層と接触する部分の幅（図１における横方向の幅：エミッタ幅ＷＥ）は、高耐圧特性を重視する点、つくり易さの点から、例えば０．３μｍ程度又はそれ以上に設定することができる。
【００３０】
ベース層７のエミッタコレクタ間隔方向の幅（図１における横方向の幅：ベース幅ＷＢ）は、エミッタ層８と引き出し用ポリシリコン領域１１との間に層間絶縁膜１０を設けて絶縁を確保するため、エミッタ幅ＷＥより例えば０．４μｍ程度広く又はそれ以上広く設定することができる。
【００３１】
このようにして形成したｎｐｎバイポーラトランジスタのエミッタコレクタ耐圧特性、ベースコレクタ耐圧特性において、例えばＳＯＩ層の下層側領域に１０１５ｃｍ−３程度の低濃度ｐ型層３、ＳＯＩ層の上層側領域に１０１６ｃｍ−３程度のｎ型層（コレクタ層）４を配置することにより、ＳＯＩ層の上層側領域に比べてＳＯＩ層の下層側領域の伝導体下端のポテンシャルが持ち上がるため、ベースコレクタ接合に逆バイアスが印加したとき、ＳＯＩ層の上層側領域と下層側領域の全体に均一に空乏層が広がり、コレクタ引き出し用高濃度ｎ型領域１３近辺において最も高い電界が印加されるため、ＳＯＩ層の厚みによらないで、エミッタコレクタ間隔を広げることにより、耐圧特性を向上させることできる。
【００３２】
図２に、ＳＯＩ層の下層側領域に１０１５ｃｍ−３程度の低濃度ｐ型層３、ＳＯＩ層の上層側領域に１０１６ｃｍ−３程度のｎ型層（コレクタ層）４が配置されたｎｐｎバイポーラトランジスタにおいて、エミッタ電極９とコレクタ電極５の間隔（エミッタコレクタ間隔：ΔＬＥ−Ｃ）に対する、エミッタコレクタ耐圧（ＢＶＣＥＯ）とベースコレクタ耐圧（ＢＶＣＢＯ）のシミュレーション計算値の変化を示す（図中に「ｓｉｍ．特性」として「◇」（ベースコレクタ耐圧）及び「○」（エミッタコレクタ耐圧）で示す）。エミッタコレクタ間隔が広がるにしたがって、空乏層がコレクタ層の横方向に大きく広がり、それぞれの耐圧特性が向上する。これは、ＳＯＩ層の下層側領域に低濃度ｐ型層３、ＳＯＩ層の上層側領域にｎ型層４が配置されていることにより、ＳＯＩ層の上層側領域に比べてＳＯＩ層の下層側領域の伝導体下端のポテンシャルが持ち上がるため、ＳＯＩ層と埋込酸化膜の界面に存在するドーパント不純物のパイルアップ層の影響が軽減されているためと考えられる。実際に拡散試作を行ったデバイスのエミッタコレクタ耐圧とベースコレクタ耐圧を、図２にシミュレーション計算値と併せて示す（図中に「実測特性」として「◆」（ベースコレクタ耐圧）及び「●」（エミッタコレクタ耐圧）で示す）。シミュレーション耐圧特性とほぼ同等の耐圧特性が実デバイスにおいて得られていることが分かる。
【００３３】
なお、ＳＯＩ層の下層側領域にｐ型のノンドープ層が設けられている場合においても、上記実施例とほぼ同じ耐圧特性向上効果が得られる。また、ＳＯＩ層の下層側領域に第１導電型の不純物濃度と第２導電型の不純物濃度が同程度であるｐ型のドープ層が設けられている場合においても、上記実施例に示したような耐圧特性の向上を得ることができる。
【００３４】
以上のように、本発明によれば、絶縁基体上の半導体層の膜厚を維持したまま、バイポーラトランジスタのエミッタコレクタ耐圧特性、ベースコレクタ耐圧特性を大きく向上させることができる。従って、通常の汎用的なＣＭＯＳ、ｎｐｎバイポーラトランジスタ、ｐｎｐバイポーラトランジスタと同一ウェハ内に、本発明の高耐圧トランジスタを作り込むことができ、ワンチップＩＣの提供が可能となる。
【００３５】
以上、実施例を参照して本発明を説明したが、本発明は上記実施例に限定されるものではない。本発明の構成や詳細には、本発明の範囲内で当業者が理解し得る様々な変更をすることができる。
【００３６】
この出願は、２００９年７月１０日に出願された日本出願特願２００９−１６３６８５を基礎とする優先権を主張し、その開示の全てをここに取り込む。
【符号の説明】
【００３７】
１  シリコン基板
２  埋込酸化膜
３  低濃度ｐ型領域
４  コレクタ層（ｎ型コレクタ領域）
５  コレクタ電極
６  ベース電極
７  ベース層（ｐ型ベース領域）
８  エミッタ層（ｎ型エミッタポリシリコン層）
９  エミッタ電極
１０  層間絶縁膜
１１  ベース引き出し用ポリシリコン領域（ｐ型ポリシリコン領域）
１２  フィールド酸化膜
１３  コレクタ引き出し用高濃度ｎ型領域（ｎ＋引き出し層）
【図１】
0005569526.tif 000002
【図２】
0005569526.tif 000003