(57)【特許請求の範囲】
【請求項１】
フラッシュメモリ装置を動作させる方法において、
選択されたワードラインに印加されたプログラム電圧が所定の電圧より大きくない場合はノンローカルセルフブーストを直列接続したメモリセルに適用し、前記所定の電圧より大きい場合はローカルセルフブーストを、直列接続したメモリセルに選択的に適用するステップを含み、
前記複数のセルフブーストのそれぞれは、異なる駆動タイミングとブースト効率を有することを特徴とする方法。
【請求項２】
前記ノンローカルセルフブーストとローカルセルフブーストを選択的に適用するステップは、直列接続したセルの第２ストリングの選択されたセルの増加形ステップパルスプログラミング（ＩＳＰＰ）区間で、前記プログラミング電圧に応答して、直列接続したセルの第１ストリングにノンローカルセルフブーストとローカルセルフブーストを選択的に適用するステップを含む請求項１に記載の方法。
【請求項３】
前記増加形ステップパルスプログラミング（ＩＳＰＰ）は、前記選択されたセルの閾電圧のテストに応答して、前記プログラミング電圧を変化させるステップを含む請求項２に記載の方法。
【請求項４】
前記ノンローカルセルフブーストとローカルセルフブーストを選択的に適用させる方法は、
前記プログラミング電圧を変化させるステップと、
前記プログラミング電圧の変化に応答して、ノンローカルセルフブーストとローカルセルフブーストをストリングに選択的に適用するステップとを含む請求項１に記載の方法。
【請求項５】
前記直列接続したセルのストリングは、直列接続したセルの第１ストリングを含み、前記プログラミング電圧を変化させるステップは、直列接続したセルの第２ストリングの選択されたセルの閾電圧テストに応答して、前記プログラミング電圧を段階的に変化させるステップを含む請求項４に記載の方法。
【請求項６】
予め定められた回数に到達した多数の前記プログラミング電圧の変化に応答して、プログラムフェイルを検出するステップをさらに含む請求項５に記載の方法。
【請求項７】
ビットラインとソースラインとの間に直列接続するように構成されたメモリセルのストリングを含むフラッシュメモリ装置の動作方法において、
プログラム禁止されたセルのコントロールゲートに印加されるプログラム電圧と前記セルのチャネルの電圧差が、正しくないプログラミングを防止する程度に低い場合には、
前記ビットラインと前記プログラム禁止されたセル間にカップリングされたアップストリームセルを制御するワードラインと、前記ソースラインと前記プログラム禁止されたセル間にカップリングされたダウンストリームセルを制御するワードラインに通過電圧を印加する間、プログラム禁止されたセルを制御する選択されたワードラインに第１レベルのプログラミング電圧を印加するステップを実施し、
前記プログラム禁止されたセルのコントロールゲートに印加されるプログラム電圧と前記セルのチャネルの電圧差が、正しくないプログラミングを防止する程度に低くない場合には、
前記アップストリームセルを制御する前記ワードラインに通過電圧を印加し、前記多数のダウンストリームセルのうちの何れか一つを制御するワードラインに分離電圧を印加する間、前記第１レベルと異なる第２レベルの前記プログラミング電圧を前記選択されたワードラインに印加するステップを実施することを含む方法。
【請求項８】
前記アップストリームセルを制御する前記ワードラインに通過電圧を印加し、前記ダウンストリームセルのうちの何れか一つを制御するワードラインに分離電圧を印加する間、前記第１レベルと異なる第２レベルの前記プログラミング電圧を選択された前記選択されたワードラインに印加するステップは、
前記プログラミング電圧を前記第１レベルから前記第２レベルに変化させるステップと、
前記第２レベルが予め定められた基準に合うかを決定することに応答して、前記アップストリームセルを制御する前記ワードラインに前記通過電圧を印加し、前記ダウンストリームセルのうちの何れか一つを制御するワードラインに前記分離電圧を印加する間、前記第２レベルの前記プログラミング電圧を前記選択されたワードラインに印加するステップとを含む請求項７に記載の方法。
【請求項９】
前記予め定められた基準は、電圧閾基準を含む請求項８に記載の方法。
【請求項１０】
前記アップストリームセルを制御する前記ワードラインに通過電圧を印加し、前記ダウンストリームセルのうちの何れか一つを制御するワードラインに分離電圧を印加する間、前記第１レベルと異なる第２レベルの前記プログラミング電圧を選択された前記選択されたワードラインに印加するステップは、
前記アップストリームセルを制御する前記ワードラインに通過電圧を印加する間、前記第１レベルと異なる第２レベルの前記プログラミング電圧を前記選択されたワードラインに印加するステップと、
前記プログラム禁止されたセルに隣接するダウンストリーム側の第１ダウンストリームセルを制御するワードラインに分離電圧を印加するステップと、
第２ダウンストリームセルを制御するワードラインに前記通過電圧、プログラミング電圧、そして前記分離電圧以外の電圧を印加するステップとを含む請求項７に記載の方法。
【請求項１１】
前記ビットラインと前記プログラム禁止されたセル間にカップリングされたアップストリームセルを制御するワードラインと、前記ソースラインと前記プログラム禁止されたセル間にカップリングされたダウンストリームセルを制御するワードラインとに通過電圧を印加する間、プログラム禁止されたセルを制御する選択されたワードラインに第１レベルのプログラミング電圧を印加するステップは、
前記第１レベルの前記プログラミング電圧を発生させるステップと、
前記第１レベルをプログラミング電圧閾と比較するステップにより行われ、
前記ビットラインと前記プログラム禁止されたセル間にカップリングされたアップストリームセルを制御するワードラインと、前記ソースラインと前記プログラム禁止されたセル間にカップリングされたダウンストリームセルを制御するワードラインとに通過電圧を印加する間、プログラム禁止されたセルを制御する選択されたワードラインに第１レベルのプログラミング電圧を印加するステップは、
前記第１レベルの前記プログラミング電圧を前記選択されたワードラインに印加する間、チャネルバイアス電圧を前記ビットラインに印加するステップと、
前記プログラミング電圧閾より小さな前記第１レベル電圧に応答して、前記アップストリームとダウンストリームセルを制御する前記ワードラインに前記通過電圧を印加するステップとを含み、
前記アップストリームセルを制御する前記ワードラインに通過電圧を印加し、前記ダウンストリームセルのうちの何れか一つを制御するワードラインに分離電圧を印加する間、前記第１レベルと異なる第２レベルの前記プログラミング電圧を前記選択されたワードラインに印加するステップは、
直列接続したセルの第２ストリングの選択されたセルに対する閾電圧テストを行うステップと、
前記選択されたセルの閾電圧がトランジスタ閾電圧基準を充足させるのに失敗したか否かを決定することに応答して、前記プログラミング電圧を前記第２レベルに変化させるステップと、
前記第２レベルを前記プログラミング電圧閾と比較するステップにより行われ、
前記アップストリームセルを制御する前記ワードラインに通過電圧を印加し、前記ダウンストリームセルのうちの何れか一つを制御するワードラインに分離電圧を印加する間、前記第１レベルと異なる第２レベルの前記プログラミング電圧を前記選択されたワードラインに印加するステップは、
前記アップストリームセルを制御する前記ワードラインに前記通過電圧を印加する間、前記第２レベルの前記プログラミング電圧を前記選択されたワードラインに印加するステップと、
前記プログラミング電圧閾より大きい前記第２レベルに応答して、前記ダウンストリームセルのうちの何れか一つを制御する前記ワードラインに前記分離電圧を印加するステップとを含む請求項７に記載の方法。
【請求項１２】
予め定められた回数に到達した前記選択されたセルをプログラミングする間、印加された前記プログラミング電圧の多数の変化に応答して、プログラムフェイルを確認するステップをさらに含む請求項１１に記載の方法。
【請求項１３】
選択されたワードラインに印加されたプログラム電圧のレベルが所定の電圧より大きくない場合はノンローカルセルフブーストを直列接続したメモリセルに適用し、前記所定の電圧より大きい場合はローカルセルフブーストを、直列接続したメモリセルに選択的に適用するように構成されたプログラム回路を含み、
前記複数のセルフブーストのそれぞれは、異なる駆動タイミングとブースト効率を有することを特徴とするフラッシュメモリ装置。
【請求項１４】
前記プログラム回路は、増加形ステップパルスプログラミング（ＩＳＰＰ）を行い、直列接続したセルの第２ストリングの選択されたセルにＩＳＰＰを行う間、前記プログラミング電圧に応答して、直列接続したメモリセルの第１ストリングにノンローカルセルフブーストとローカルセルフブーストを選択的に適用するように構成された請求項１３に記載のフラッシュメモリ装置。
【請求項１５】
前記プログラム回路は、前記選択されたセルの閾電圧をテストすることに応答して、前記プログラミング電圧を変化させるように構成された請求項１４に記載のフラッシュメモリ装置。
【請求項１６】
前記プログラム回路は、予め定められた回数に到達した前記プログラミング電圧の多数の変化に応答して、プログラムフェイルを確認するように構成された請求項１４に記載のフラッシュメモリ装置。
【請求項１７】
前記プログラム回路は、前記プログラミング電圧を変化させ、前記プログラミング電圧を変化させることに応答して、前記ストリングにノンローカルセルフブーストとローカルセルフブーストを選択的に適用させるように構成された請求項１３に記載のフラッシュメモリ装置。
【請求項１８】
前記プログラム回路は、選択されたセルの閾電圧テストに応答して、前記プログラミング電圧を段階的に変化させるように構成された請求項１７に記載のフラッシュメモリ装置。
【請求項１９】
前記プログラム回路は、
プログラミング電圧、通過電圧、そして分離電圧を発生させ、プログラミング電圧制御信号に応答して、前記プログラミング電圧を変化させるように構成されたワードライン電圧発生回路と、
前記ワードライン電圧発生回路とカップリングされ、選択制御信号に応答して、複数の直列接続したストリングの前記ワードラインに前記プログラミング電圧、前記通過電圧、そして前記分離電圧を選択的に印加するように構成されたセレクタ回路と、
前記プログラミング電圧制御信号と前記選択制御信号を生成するように構成された制御回路とを含む請求項１３に記載のフラッシュメモリ装置。
【請求項２０】
前記複数のストリングは、前記メモリ装置のメモリセルの複数のブロックのメモリセルのブロックのように配列され、
前記セレクタ回路は、
前記プログラミング電圧、前記通過電圧、そして前記分離電圧を入力させ、前記選択制御信号に応答して、複数の中間ワードラインに前記プログラミング電圧、前記通過電圧、そして前記分離電圧を選択的に通過させるように構成された第１デコーダ回路と、
前記中間ワードラインとカップリングされ、ブロックアドレス信号に応答して、前記複数のストリングの前記ワードラインに前記中間ワードラインをカップリングさせるように構成された第２デコーダ回路とを含む請求項１９に記載のフラッシュメモリ装置。
【請求項２１】
前記第１デコーダ回路は、ページアドレス信号に応答して、ストリング選択及び接地選択信号を生成させるように構成された請求項２０に記載のフラッシュメモリ装置。
【請求項２２】
ワードラインを共有する直列接続したメモリセルの複数のストリングと、
プログラム禁止されたセルのコントロールゲートに印加されるプログラム電圧と前記セルのチャネルの電圧差が、正しくないプログラミングを防止する程度に低い場合には、前記ビットラインと前記プログラム禁止されたセル間にカップリングされたアップストリームセルを制御するワードラインと、前記ソースラインと前記プログラム禁止されたセル間にカップリングされたダウンストリームセルを制御するワードラインとに通過電圧を印加する間に、プログラム禁止されたセルを制御する選択されたワードラインに第１レベルのプログラミング電圧を印加し、前記プログラム禁止されたセルのコントロールゲートに印加されるプログラム電圧と前記セルのチャネルの電圧差が、正しくないプログラミングを防止する程度に低くない場合には、前記アップストリームセルを制御する前記ワードラインに通過電圧を印加し、前記ダウンストリームセルのうちの何れか一つを制御するワードラインに分離電圧を印加する間に、第１レベルとは異なる第２レベルの前記プログラミング電圧を前記選択されたワードラインに印加するように構成されたプログラム回路とを含み、
前記メモリセルの各ストリングは、ビットラインとソースラインとの間に直列接続されるように構成されたフラッシュメモリ装置。
【請求項２３】
前記プログラム回路は、
前記プログラミング電圧を前記第１レベルから前記第２レベルに変化させ、
前記第２レベルが予め定められた基準を満足させるように決定することに応答して、前記アップストリームセルを制御する前記ワードラインに前記通過電圧を印加する間、前記第２レベルの前記プログラミング電圧を前記選択されたワードラインに印加し、
前記ダウンストリームセルのうちの何れか一つを制御するワードラインに前記分離電圧を印加するように構成された請求項２２に記載のフラッシュメモリ装置。
【請求項２４】
前記予め定められた基準は、電圧閾基準を含む請求項２３に記載のフラッシュメモリ装置。
【請求項２５】
前記プログラム回路は、
前記ビットラインと前記プログラム禁止されたセル間にカップリングされたアップストリームセルを制御するワードライン、及び前記ソースラインと前記プログラム禁止されたセル間にカップリングされたダウンストリームセルを制御するためのワードラインに通過電圧を印加する間に、プログラム禁止されたセルを制御する選択されたワードラインに第１レベルのプログラミング電圧を印加し、
前記アップストリームセルを制御する前記ワードラインに通過電圧を印加し、第１ダウンストリームセルを制御するワードラインに分離電圧を印加し、前記通過電圧、前記プログラミング電圧、そして前記分離電圧以外の電圧を第２ダウンストリームセルを制御するワードラインに印加する間に、前記第１レベルとは異なる第２レベルの前記プログラミング電圧を前記選択されたワードラインに印加するように構成された請求項２２に記載のフラッシュメモリ装置。
【請求項２６】
前記プログラム回路は、
第１レベルの前記プログラミング電圧を生成し、
前記第１レベルをプログラミング電圧閾と比較し、
第１レベルの前記プログラミング電圧を前記選択されたワードラインに印加し、
前記アップストリーム及びダウンストリームセルを制御する前記ワードラインに前記通過電圧を印加する間、チャネルバイアス電圧を前記ビットラインに印加し、
直列接続したセルの第２ストリングの選択されたセルに対する閾電圧テストを行い、
前記選択されたセルの閾電圧がトランジスタ閾電圧基準を満足させなかったかを決定することに応答して、前記プログラミング電圧を前記第２レベルに変化させ、
前記第２レベルと前記プログラミング電圧閾とを比較し、
前記プログラミング電圧閾より大きい前記第２レベルに応答して、前記アップストリームセルを制御する前記ワードラインに前記通過電圧を印加し、
前記ダウンストリームセルのうちの何れか一つを制御する前記ワードラインに前記分離電圧を印加する間、前記第２レベルの前記プログラミング電圧を前記選択されたワードラインに印加するように構成された請求項２２に記載のフラッシュメモリ装置。
【請求項２７】
前記プログラム回路は、予め定められた回数に到達した前記選択されたメモリセルをプログラミングする間に印加された前記プログラミング電圧の多数の変化に応答して、プログラムフェイルを確認するように構成された請求項２６に記載のフラッシュメモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュメモリ装置及びその動作方法に関し、さらに詳細には、フラッシュメモリ装置のプログラムに関する。
【背景技術】
【０００２】
フラッシュメモリ装置は、電子機器等の多様な分野においてデータ格納装置のために用いられる。例えば、フラッシュメモリ装置は、コンピュータメモリーカード、半導体を利用した格納装置（ＵＳＢメモリキー等）、デジタルカメラ、メディア再生装置、そして携帯電話等において利用される。一般的な形態のフラッシュメモリは、それぞれのビットラインに接続されるように設定されたフローティングゲートトランジスタ装置の直列接続したストリングで構成された列と、共通ワードラインに並列に接続したコントロールゲートの行を有するので、ＮＡＮＤフラッシュメモリと呼ばれる。
【０００３】
このような装置において行われる動作は、一般にプログラミング、消去、読み出し動作を含む。フラッシュメモリ装置のフローティングゲートトランジスタセルのプログラミングは、一般に、ソース領域に対して、セルのドレイン領域に第１の陽電圧を印加し、前記装置のコントロールゲートに第１の陽電圧より大きい第２の陽電圧を印加することで行われる。フローティングゲートに格納された電子がない場合には、このようなバイアス条件は、ソースとドレインとの間の基板の表面に逆階層チャネルの形成を引き起こす。ドレイン・ソース電圧は、十分に大きい運動エネルギーを得て、通常、「ホット」エレクトロンと呼ばれる電子を、チャネルを介してドレイン領域に加速する。また、コントロールゲートのより大きいポジティブバイアスは、チャネル領域からフローティングゲートを分離するトンネルリング酸化物層に電界を形成する。前記電界は、ホットエレクトロンを引き込み、トンネルリングと呼ばれる過程によりコントロールゲートとチャネル領域との間に配置されたフローティングゲートに向かって加速させる。その後、フローティングゲートは、電荷を蓄積し、該蓄積した電荷を拘束する。
【０００４】
フローティングゲートに多い量の拘束電荷（電子）を蓄積することは、トランジスタの有効閾電圧の上昇を引き起こす。閾電圧の上昇が十分に大きいと、読み出し動作中に予め定められた読み出し電圧がコントロールゲートに印加されたときに、前記トランジスタは、非導電的「オフ」状態を維持するはずである。プログラムされた状態で知られたこの状態において、前記セルは、論理「０」を格納している。一旦プログラムされると、前記装置は、通常、長い時間の間電源供給が妨害されるか、または遮断されても、高い閾電圧を維持する。
【０００５】
セル読み出しは、予め定められた読み出し電圧を、通常、各セルの行を接続するワードラインを介してコントロールゲートに印加し、陽電圧を通常各セルの列を接続するビットラインを介してドレイン領域に印加することにより行われる。仮りに、セルがプログラムされたとすれば、ドレイン電流は流れない。しかしながら、仮りにセルがプログラムされないとすれば（あるいは、消去されたとすれば）、ドレイン電流は流れるはずである。このような状態において、セルは、論理「１」を格納しているという。したがって、ビットライン電流をモニターリングすることで、セルの状態が判断され得る。
【０００６】
セルの消去は、フローティングゲート内に格納された電荷を除去することによって行われる。例えば、消去動作は、コントロールゲートを接地し、陽電圧を基板に印加（例えば、１０〜２０ボルト）することで行われることができる。一般に、フラッシュメモリ装置では、多数のセルが一度に消去される。
【０００７】
上述のように、ＮＡＮＤフラッシュメモリ装置には、セルが直列に接続したストリングを含んだ多数の列が配列される。ＮＡＮＤストリング内のセルをプログラムするために、前記ストリングと接続したビットラインは接地される。その後、ストリングをビットラインに接続する選択トランジスタがターンオンし、ストリング内のプログラムされないセルは、トンネルリングを引き起こさずにも係らず、セルを作動するのに充分な通過電圧（例えば、１０ボルト）を当該ワードラインに印加することで作動される。プログラムされるセルのワードラインにさらに高いプログラム電圧（例えば、１８ボルト）が印加されると、セルのチャネルとフローティングゲートとの間にトンネルリングが発生する。
【０００８】
ＩＳＰＰ技法では、プログラムされるセルのコントロールゲートに印加されるプログラム電圧は、セル閾電圧が要求された水準に到達するまで次第に増加する。特に、プログラム電圧が第１レベルとして印加された後、プログラムされるセルの閾電圧は、前記セルが正しくプログラムされたか否かを判断するために点検（読み出し）される。検証が失敗すると、プログラム電圧が増加し、再度検証が行われる。プログラム電圧は、要求される閾電圧が達成されるまで、上記のような方法により段階的に増加する。上記の方法において、セルの過プログラミング（Ｏｖｅｒ  Ｐｒｏｇｒａｍｍｉｎｇ）は、減少または回避される。
【０００９】
ＮＡＮＤフラッシュメモリ装置において、プログラムされるセルのワードラインは、他のストリングのセルにも接続される。一般に、上記の他のセルは、正しくないプログラミングが減少するか、又は除去されるようにバイアスされる。特に、チャネルポテンシャルを増加させるために、すなわち、コントロールゲートにプログラム電圧が印加される時のチャネルとゲート電極との間の電圧差を減らすために、上記のプログラム防止されたセルに電圧が印加される。
【００１０】
正しくないプログラミングの可能性をさらに減らすために、プログラム禁止されたセルのチャネル電圧を上げる技法が開発されてきた。「セルフブースト」技法では、選択されないストリングのセルは、まずストリング選択トランジスタとビットラインを介して電源電圧に接続され、前記のチャネルは、電源電圧まで上昇される。したがって、ストリング選択トランジスタは、ターンオフし、プリチャージされたチャネルは、フローティングされる。その後、選択されたセルと前記同一なワードラインを共有する選択されないストリングのプログラム禁止されたセルとにプログラム電圧が印加されると、プログラム禁止されたセルのチャネル電圧は上昇する。これは、コントロールゲートとチャネル間の電圧が、チャネルとプログラム禁止されたセルのフローティングゲート電極との間のトンネルリングを維持する程度に十分に大きくなるのを防止するようにする。
【００１１】
上記のようなセルフブースト技法の潜在的問題は、プログラム禁止されたセルに接続したセルが既にプログラムされた時に発生する。上述のように、プログラミングは、通常、セルトランジスタの閾電圧を上昇させる。したがって、上述のセルフブースト技法が用いられた場合、プログラム電圧がプログラム禁止されたセルのコントロールゲートに印加された時には、既にプログラムされたセルに接続したプログラム禁止されたセルのチャネル電圧が、プログラムされないセルのチャネル電圧よりかなり低くなる。これは、コントロールゲートとプログラム禁止されたセルとのチャネル間に、チャネルとプログラム禁止されたセルのフローティングゲートとの間にトンネルリングを起こすことができる程度の、さらに大きい電圧を引き起こす。したがって、プログラム攪乱として知られた現象である、プログラム禁止されたセルの正しくないプログラミングが発生する。
【００１２】
プログラム攪乱の可能性を減らすための技術を「ローカルセルフブースト」という。この技術において、通過電圧の適用後とプログラム電圧の適用前に、低い電圧（例えば、０ボルト）がプログラム禁止されたセルに隣接したセルのコントロールゲートに印加され、既にプログラムされたセルのチャネルは、ストリング内のセルのチャネルがプリチャージされた後にプログラム禁止されたセロから分離される。これは、プログラム電圧が印加される時にプログラム禁止されたセルのチャネル電圧が既にプログラムされたセルの閾電圧に対して独立的に増加するようにし、したがって、コントロールゲートとプログラム禁止されたセルのチャネルとの間の電圧を制限する。しかしながら、こういう技法の潜在的問題は、プログラミング時間を増加させる、通過電圧と分離電圧の順次的適用のための追加時間を必要とするという点である。セルフブースト技法は、下記の特許文献１等に説明されており、ローカルセルフブーストを利用した技法は、下記の特許文献２と特許文献３に説明されている。
【特許文献１】米国特許第５，６７７，８７３号
【特許文献２】米国特許第５，７１５，１９４号
【特許文献３】米国特許第６，０６１，２７０号
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明は、上述の問題点に鑑みてなされたもので、その目的は、プログラムディスターブを最小化し、かつプログラム時間を減らすことができるフラッシュメモリ装置及びそのプログラム方法を提供することにある。
【課題を解決するための手段】
【００１４】
本発明の例示的な実施の形態は、フラッシュメモリ装置を動作させる方法において、選択されたワードラインに印加されたプログラム電圧に応答して、相異するセルフブースト技術を直列接続したメモリセルに選択的に適用するステップを含む方法を提供する。
【００１５】
例示的な実施の形態において、前記選択されたワードラインに印加されたプログラム電圧に応答して、相異するセルフブースト技術を直列接続したメモリセルに選択的に適用するステップは、前記選択されたワードラインに印加された前記プログラミング電圧に応答して、ノンローカルセルフブーストとローカルセルフブーストを選択的に適用するステップを含む。
【００１６】
例示的な実施の形態において、前記ノンローカルセルフブーストとローカルセルフブーストを選択的に適用するステップは、直列接続したセルの第２ストリングの選択されたセルの増加形ステップパルスプログラミング(ＩＳＰＰ)区間で、前記プログラミング電圧に応答して、直列接続したセルの第１ストリングにノンローカルセルフブーストとローカルセルフブーストを選択的に適用するステップを含む。
【００１７】
例示的な実施の形態において、前記増加形ステップパルスプログラミング（ＩＳＰＰ）は、前記選択されたセルの閾電圧のテストに応答して、前記プログラミング電圧を変化させるステップを含む。
【００１８】
例示的な実施の形態において、前記ノンローカルセルフブーストとローカルセルフブーストを選択的に適用させる方法は、前記プログラミング電圧を変化させるステップと、前記プログラミング電圧の変化に応答して、ノンローカルセルフブーストとローカルセルフブーストを前記ストリングに選択的に適用するステップとを含む。
【００１９】
例示的な実施の形態において、前記直列接続したセルのストリングは、直列接続したセルの第１ストリングを含み、前記プログラミング電圧を変化させるステップは、直列接続したセルの第２ストリングの選択されたセルの閾電圧テストに応答して、前記プログラミング電圧を段階的に変化させるステップを含む。
【００２０】
例示的な実施の形態において、予め定められた回数に到達した多数の前記プログラミング電圧の変化に応答して、プログラムフェイルを検出するステップをさらに含む。
【００２１】
本発明の他の例示的な実施の形態は、ビットラインとソースラインとの間に直列接続するように構成されたメモリセルのストリングを含むフラッシュメモリ装置の動作方法において、前記ビットラインと前記プログラム禁止されたセル間にカップリングされたアップストリームセルを制御するワードラインと、前記ソースラインと前記プログラム禁止されたセル間にカップリングされたダウンストリームセルを制御するワードラインに通過電圧を印加する間、プログラム禁止されたセルを制御する選択されたワードラインに第１レベルのプログラミング電圧を印加するステップと、次に、前記アップストリームセルを制御する前記ワードラインに通過電圧を印加し、前記多数のダウンストリームセルのうちの何れか一つを制御するワードラインに分離電圧を印加する間、前記第１レベルと異なる第２レベルの前記プログラミング電圧を前記選択されたワードラインに印加するステップとを含む方法を提供する。
【００２２】
例示的な実施の形態において、前記アップストリームセルを制御する前記ワードラインに通過電圧を印加し、前記ダウンストリームセルのうちの何れか一つを制御するワードラインに分離電圧を印加する間、前記第１レベルと異なる第２レベルの前記プログラミング電圧を選択された前記選択されたワードラインに印加するステップは、前記プログラミング電圧を前記第１レベルから前記第２レベルに変化させるステップと、前記第２レベルが予め定められた基準に合うかを決定することに応答して、前記アップストリームセルを制御する前記ワードラインに前記通過電圧を印加し、前記ダウンストリームセルのうちの何れか一つを制御するワードラインに前記分離電圧を印加する間、前記第２レベルの前記プログラミング電圧を前記選択されたワードラインに印加するステップとを含む。
【００２３】
例示的な実施の形態において、前記予め定められた基準は、電圧閾基準を含む。
【００２４】
例示的な実施の形態において、前記アップストリームセルを制御する前記ワードラインに通過電圧を印加し、前記ダウンストリームセルのうちの何れか一つを制御するワードラインに分離電圧を印加する間、前記第１レベルと異なる第２レベルの前記プログラミング電圧を選択された前記選択されたワードラインに印加するステップは、前記アップストリームセルを制御する前記ワードラインに通過電圧を印加する間、前記第１レベルと異なる第２レベルの前記プログラミング電圧を前記選択されたワードラインに印加するステップと、前記プログラム禁止されたセルのダウンストリーム後直ちに第１ダウンストリームセルを制御するワードラインに分離電圧を印加するステップと、第２ダウンストリームセルを制御するワードラインに前記通過電圧を印加するステップとを含む。
【００２５】
例示的な実施の形態において、前記アップストリームセルを制御する前記ワードラインに通過電圧を印加し、前記ダウンストリームセルのうちの何れか一つを制御するワードラインに分離電圧を印加する間、前記第１レベルと異なる第２レベルの前記プログラミング電圧を選択された前記選択されたワードラインに印加するステップは、前記アップストリームセルを制御する前記ワードラインに通過電圧を印加する間、前記第１レベルと異なる第２レベルの前記プログラミング電圧を前記選択されたワードラインに印加するステップと、前記プログラム禁止されたセルのダウンストリーム後直ちに第１ダウンストリームセルを制御するワードラインに分離電圧を印加するステップと、第２ダウンストリームセルを制御するワードラインに前記通過電圧、プログラミング電圧、そして前記分離電圧以外の電圧を印加するステップとを含む。
【００２６】
例示的な実施の形態において、前記ビットラインと前記プログラム禁止されたセル間にカップリングされたアップストリームセルを制御するワードラインと、前記ソースラインと前記プログラム禁止されたセル間にカップリングされたダウンストリームセルを制御するワードラインとに通過電圧を印加する間、プログラム禁止されたセルを制御する選択されたワードラインに第１レベルのプログラミング電圧を印加するステップは、前記第１レベルの前記プログラミング電圧を発生させるステップと、前記第１レベルをプログラミング電圧閾と比較するステップによって行われ、前記ビットラインと前記プログラム禁止されたセル間にカップリングされたアップストリームセルを制御するワードラインと、前記ソースラインと前記プログラム禁止されたセル間にカップリングされたダウンストリームセルを制御するワードラインとに通過電圧を印加する間、プログラム禁止されたセルを制御する選択されたワードラインに第１レベルのプログラミング電圧を印加するステップは、前記第１レベルの前記プログラミング電圧を前記選択されたワードラインに印加する間、チャネルバイアス電圧を前記ビットラインに印加するステップと、前記プログラミング電圧閾より小さな前記第１レベル電圧に応答して、前記アップストリームとダウンストリームセルを制御する前記ワードラインに前記通過電圧を印加するステップとを含み、前記アップストリームセルを制御する前記ワードラインに通過電圧を印加し、前記ダウンストリームセルのうちの何れか一つを制御するワードラインに分離電圧を印加する間、前記第１レベルと異なる第２レベルの前記プログラミング電圧を前記選択されたワードラインに印加するステップは、直列接続したセルの第２ストリングの選択されたセルに対する閾電圧テストを行うステップと、前記選択されたセルの閾電圧がトランジスタ閾電圧基準を充足させるのに失敗したか否かを決定することに応答して、前記プログラミング電圧を前記第２レベルに変化させるステップと、前記第２レベルを前記プログラミング電圧閾と比較するステップによって行われ、前記アップストリームセルを制御する前記ワードラインに通過電圧を印加し、前記ダウンストリームセルのうちの何れか一つを制御するワードラインに分離電圧を印加する間、前記第１レベルと異なる第２レベルの前記プログラミング電圧を前記選択されたワードラインに印加するステップは、前記アップストリームセルを制御する前記ワードラインに前記通過電圧を印加する間、前記第２レベルの前記プログラミング電圧を前記選択されたワードラインに印加するステップと、前記プログラミング電圧閾より大きい前記第２レベルに応答して、前記ダウンストリームセルのうちの何れか一つを制御する前記ワードラインに前記分離電圧を印加するステップとを含む。
【００２７】
例示的な実施の形態において、予め定められた回数に到達した前記選択されたセルをプログラミングする間、印加された前記プログラミング電圧の多数の変化に応答して、プログラムフェイルを確認するステップをさらに含む。
【００２８】
本発明のさらに他の例示的な実施の形態は、ワードラインを共有する直列接続したメモリセルの複数のストリングと、選択されたワードラインに印加されたプログラミング電圧に応答して、前記複数のストリングのプログラム禁止されたストリングに相異するセルフブースト技術を選択的に適用するように構成されたプログラム回路を含むフラッシュメモリ装置を提供する。
【００２９】
例示的な実施の形態において、前記プログラム回路は、前記選択されたワードラインに印加された前記プログラミング電圧に応答して、ノンローカルセルフブーストとローカルセルフブーストを選択的に適用するように構成される。
【００３０】
例示的な実施の形態において、前記プログラム回路は、増加形ステップパルスプログラミング（ＩＳＰＰ）を行い、直列接続したセルの第２ストリングの選択されたセルにＩＳＰＰを行う間、前記プログラミング電圧に応答して、直列接続したメモリセルの第１ストリングにノンローカルセルフブーストとローカルセルフブーストを選択的に適用するように構成される。
【００３１】
例示的な実施の形態において、前記プログラム回路は、前記選択されたセルの閾電圧をテストすることに応答して、前記プログラミング電圧を変化させるように構成される。
【００３２】
例示的な実施の形態において、前記プログラム回路は、予め定められた回数に到達した前記プログラミング電圧の多数の変化に応答して、プログラムフェイルを確認するように構成される。
【００３３】
例示的な実施の形態において、前記プログラム回路は、前記プログラミング電圧を変化させ、前記プログラミング電圧を変化させることに応答して、前記ストリングにノンローカルセルフブーストとローカルセルフブーストを選択的に適用させるように構成される。
【００３４】
例示的な実施の形態において、前記プログラム回路は、選択されたセルの閾電圧テストに応答して、前記プログラミング電圧を段階的に変化させるように構成される。
【００３５】
例示的な実施の形態において、前記プログラム回路は、プログラミング電圧、通過電圧、そして分離電圧を発生させ、プログラミング電圧制御信号に応答して、前記プログラミング電圧を変化させるように構成されたワードライン電圧発生回路と、前記ワードライン電圧発生回路とカップリングされ、選択制御信号に応答して、複数の直列接続したストリングの前記ワードラインに前記プログラミング電圧、前記通過電圧、そして前記分離電圧を選択的に印加するように構成されたセレクタ回路と、前記プログラミング電圧制御信号と前記選択制御信号を生成するように構成された制御回路とを含む。
【００３６】
例示的な実施の形態において、前記複数のストリングは、前記メモリ装置のメモリセルの複数のブロックのメモリセルのブロックのように配列され、前記セレクタ回路は、前記プログラミング電圧、前記通過電圧、そして前記分離電圧を入力させ 、前記選択制御信号に応答して、複数の中間ワードラインに前記プログラミング電圧、前記通過電圧、そして前記分離電圧を選択的に通過させるように構成された第１デコーダ回路と、前記中間ワードラインとカップリングされ、ブロックアドレス信号に応答して、前記複数のストリングの前記ワードラインに前記中間ワードラインをカップリングさせるように構成された第２デコーダ回路とを含む。
【００３７】
例示的な実施の形態において、前記第１デコーダ回路は、ページアドレス信号に応答して、ストリング選択及び接地選択信号を生成させるように構成される。
【００３８】
本発明のさらに他の例示的な実施の形態は、ワードラインを共有する直列接続したメモリセルの複数のストリングと、前記ビットラインと前記プログラム禁止されたセル間にカップリングされたアップストリームセルを制御するワードラインと、前記ソースラインと前記プログラム禁止されたセル間にカップリングされたダウンストリームセルを制御するワードラインとに通過電圧を印加する間に、プログラム禁止されたセルを制御する選択されたワードラインに第１レベルのプログラミング電圧を印加し、前記アップストリームセルを制御する前記ワードラインに通過電圧を印加し、前記ダウンストリームセルのうちの何れか一つを制御するワードラインに分離電圧を印加する間に、第１レベルとは異なる第２レベルの前記プログラミング電圧を前記選択されたワードラインに印加するように構成されたプログラム回路とを含み、前記メモリセルの各ストリングは、ビットラインとソースラインとの間に直列接続されるように構成されたフラッシュメモリ装置を提供する。
【００３９】
例示的な実施の形態において、前記プログラム回路は、前記プログラミング電圧を前記第１レベルから前記第２レベルに変化させ、前記第２レベルが予め定められた基準を満足させるように決定することに応答して、前記アップストリームセルを制御する前記ワードラインに前記通過電圧を印加する間、前記第２レベルの前記プログラミング電圧を前記選択されたワードラインに印加し、前記ダウンストリームセルのうちの何れか一つを制御するワードラインに前記分離電圧を印加するように構成される。
【００４０】
例示的な実施の形態において、前記予め定められた基準は、電圧閾基準を含む。
【００４１】
例示的な実施の形態において、前記プログラム回路は、前記ビットラインと前記プログラム禁止されたセル間にカップリングされたアップストリームセルを制御するワードライン、及び前記ソースラインと前記プログラム禁止されたセル間にカップリングされたダウンストリームセルを制御するためのワードラインに通過電圧を印加する間に、プログラム禁止されたセルを制御する選択されたワードラインに第１レベルのプログラミング電圧を印加し、前記アップストリームセルを制御する前記ワードラインに通過電圧を印加し、第１ダウンストリームセルを制御するワードラインに分離電圧を印加し、第２ダウンストリームセルを制御するワードラインに前記通過電圧を印加する間に、前記第１レベルとは異なる第２レベルの前記プログラミング電圧を前記選択されたワードラインに印加するように構成される。
【００４２】
例示的な実施の形態において、前記プログラム回路は、前記ビットラインと前記プログラム禁止されたセル間にカップリングされたアップストリームセルを制御するワードライン、及び前記ソースラインと前記プログラム禁止されたセル間にカップリングされたダウンストリームセルを制御するためのワードラインに通過電圧を印加する間に、プログラム禁止されたセルを制御する選択されたワードラインに第１レベルのプログラミング電圧を印加し、前記アップストリームセルを制御する前記ワードラインに通過電圧を印加し、第１ダウンストリームセルを制御するワードラインに分離電圧を印加し、前記通過電圧、前記プログラミング電圧、そして前記分離電圧以外の電圧を第２ダウンストリームセルを制御するワードラインに印加する間に、前記第１レベルとは異なる第２レベルの前記プログラミング電圧を前記選択されたワードラインに印加するように構成される。
【００４３】
例示的な実施の形態において、前記プログラム回路は、第１レベルの前記プログラミング電圧を生成し、前記第１レベルをプログラミング電圧閾と比較し、第１レベルの前記プログラミング電圧を前記選択されたワードラインに印加し、前記アップストリーム及びダウンストリームセルを制御する前記ワードラインに前記通過電圧を印加する間、チャネルバイアス電圧を前記ビットラインに印加し、直列接続したセルの第２ストリングの選択されたセルに対する閾電圧テストを行い、前記選択されたセルの閾電圧がトランジスタ閾電圧基準を満足させなかったかを決定することに応答して、前記プログラミング電圧を前記第２レベルに変化させ、前記第２レベルと前記プログラミング電圧閾とを比較し、前記プログラミング電圧閾より大きい前記第２レベルに応答して、前記アップストリームセルを制御する前記ワードラインに前記通過電圧を印加し、前記ダウンストリームセルのうちの何れか一つを制御する前記ワードラインに前記分離電圧を印加する間、前記第２レベルの前記プログラミング電圧を前記選択されたワードラインに印加するように構成される。
【００４４】
例示的な実施の形態において、前記プログラム回路は、予め定められた回数に到達した前記選択されたメモリセルをプログラミングする間に印加された前記プログラミング電圧の多数の変化に応答して、プログラムフェイルを確認するように構成される。
【発明の効果】
【００４５】
本発明によれば、プログラム電圧が目標電圧まで到達されたか否かに応じて、ノンローカルセルフブースト方式及びローカルセルフブースト方式を選択的に使用することによって、プログラムディスターブを最小化し、かつプログラム時間を減らすことが可能である。
【発明を実施するための最良の形態】
【００４６】
以下、本発明の好ましい実施の形態を、添付図面に基づき詳細に説明する。
【００４７】
本発明による一部の実施の形態は、通常、プログラム攪乱の危険は、プログラム電圧の増加と共に増加し、さらに複雑でさらに多くの時間を消耗するローカルセルフブーストは、相対的に低いプログラム電圧水準のプログラム攪乱を減らすか、又は除去するためには必要でないという認識に基づく。
【００４８】
本発明による一部の実施の形態は、プログラミング速度とプログラム攪乱の危険との間での折衝のためのプログラム電圧レベルに基づいた選択的セルフブーストと共に、ＩＳＰＰのような漸増プログラミング技法を有益に使用する。
【００４９】
図１は、本発明の実施の形態に係るメモリ装置１００とその動作を示す。
【００５０】
図１に示すように、メモリ装置１００は、複数のフラッシュメモリセルのＮＡＮＤストリングと、該ストリングでそれぞれのワードラインＷＬにより制御される行を含むメモリセルアレイ３０とを含む。前記メモリ装置１００は、プログラム電圧Ｖｐｇｍ、通過電圧Ｖｐａｓｓ、分離電圧Ｖｄｅｃｏｕｐｌｅを含む多数の相異する電圧を生成するように構成されたワードライン電圧生成回路１０をさらに含む。
【００５１】
選択回路２０は、制御回路４０により生成されたプログラム電圧Ｖｐｇｍに対応する制御入力に応答して、プログラム電圧Ｖｐｇｍ、通過電圧Ｖｐａｓｓ、分離電圧ＶｄｅｃｏｕｐｌｅをワードラインＷＬに選択的に印加するように構成される。
【００５２】
特に、制御回路４０は、プログラム電圧Ｖｐｇｍのレベルに応答して、プログラム電圧Ｖｐｇｍ、通過電圧Ｖｐａｓｓ、分離電圧Ｖｄｅｃｏｕｐｌｅの印加を制御するように構成される。例えば、一部の実施の形態において、ワードライン電圧生成回路１０は、ＩＳＰＰ動作においてプログラム電圧Ｖｐｇｍを段階的に増加させるように構成される。例えば、制御回路４０は、アレイ３０のセルプログラミングで多数の相異するセルフブースト技法のうち、どれを適用するかを確認するために、例えばプログラム電圧Ｖｐｇｍ、通過電圧Ｖｐａｓｓ、分離電圧Ｖｄｅｃｏｕｐｌｅをノンローカルセルフブースト効果を表すために印加するか、又はローカルセルフブースト効果を表すために印加するかを決定するために、プログラム電圧Ｖｐｇｍを一つあるいはそれ以上の閾電圧と比較するように構成される。
【００５３】
図２は、本発明の実施の形態に係るメモリ装置１００の好ましい動作を示すフローチャートである。
【００５４】
図２に示すように、選択されたセル（ブロック２０５）にプログラミングされるデータとアドレスとを入力させ 、これに応答して、制御回路４０は、ループカウントとプログラム電圧Ｖｐｇｍを初期化する。プログラム電圧Ｖｐｇｍが目標電圧Ｖｔａｒｇｅｔより小さいと、制御回路４０は、選択回路２０がプログラム電圧Ｖｐｇｍと通過電圧ＶｐａｓｓとをワードラインＷＬに印加するようにして、ノンローカルセルフブーストが適用される。例えば、通過電圧Ｖｐａｓｓが他のすべてのワードライン（ブロック２２５ａ）に印加される間、プログラム電圧Ｖｐｇｍは、選択されたセルのワードラインに印加される。しかしながら、プログラム電圧Ｖｐｇｍが目標電圧Ｖｔａｒｇｅｔより大きいと、制御回路４０は、選択回路２０がプログラム電圧Ｖｐｇｍ、通過電圧Ｖｐａｓｓ、分離電圧Ｖｄｅｃｏｕｐｌｅをローカルセルフブースト（ブロック２２５ｂ）効果を表すように印加させる。
【００５５】
ワードライン電圧の印加後に、制御回路４０は、選択されたセル（ブロック２３０）の閾電圧Ｖｔｈを決定する。例えば、制御回路４０は、選択されたセルが適切に電流を遮断しているかを決定するために、プログラム検証の読み出し動作を行う。選択されたセルが閾電圧テストを通過すれば、プログラムは完了する（ブロック２４５）。しかしながら、そうでない場合、制御回路４０は、最大ループカウントに到達したか否かを判断し、最大ループカウントに到達した場合、制御回路４０は、プログラムをフェイル（ブロック２５０）と確認する。しかしながら、最大ループカウントに到達しなかった場合、制御回路４０は、プログラム電圧Ｖｐｇｍを増加させ、ループカウントを増加させ（ブロック２４０）、選択的にさらに他のノンローカルセルフブーストプログラミング動作を行うか、又は上述したとおりの検証に応じて、ローカルセルフブーストプログラミング動作を行う（ブロック２２５ａ、２２５ｂ、２３０）。
【００５６】
図３は、本発明の実施の形態に係るメモリ装置３０を示す。
【００５７】
図３に示すように、特に、前記メモリ装置３００は、上述の選択的セルフブーストと共にＩＳＰＰ動作を行うように構成される。前記メモリ装置３００は、ワードラインＷＬとビットラインＢＬを含むＮＡＮＤメモリセルアレイ１１０を含む。ビットラインＢＬは、ｙ−セレクタ回路とデータをやりとりするページバッファＰＢ回路に接続される。ページバッファＰＢ回路１２０とｙ−セレクタ回路１３０は、ビットラインＢＬと入出力ラインＩ／Ｏとの間にデータを伝達するように構成される。前記装置３００は、ワードライン電圧生成回路１４０で生成されたワードライン電圧でワードラインＷＬを選択的に駆動するように構成されたｘ−セレクタ回路１６０を含む。
【００５８】
ｘ−セレクタ回路１６０によるワードライン電圧の印加は、制御回路１９０により制御される。制御回路１９０は、ワードライン電圧生成回路１４０で生成されたプログラム電圧Ｖｐｇｍと予め定められた閾電圧との比較に対応する、比較信号ＯＫを生成する比較回路１８０を含む。比較信号ＯＫに応答して、制御ロジック１５０は、ｘ−セレクタ回路によりワードラインＷＬにワードライン電圧が印加されるのを制御する。制御回路１９０は、ＩＳＰＰ動作の一部として、プログラム電圧Ｖｐｇｍが次第に増加するようにワードライン電圧生成回路１４０に制御入力を生成するように構成される。制御回路１９０は、例えば制御ロジック１５０がプログラムフェイルを確認することができるようにするために、プログラム電圧Ｖｐｇｍが指定された回数を制御ロジック１５０に指示するように構成される。
【００５９】
図４は、本発明の実施の形態に係るメモリ装置３００のｘ−セレクタ回路１６０を示す。
【００６０】
図４に示すように、ｘ−セレクタ回路１６０は、プログラム電圧Ｖｐｇｍ、通過電圧Ｖｐａｓｓ、分離電圧Ｖｄｅｃｏｕｐｌｅと図３のワードライン電圧生成回路１４０で生成された内部電圧ＩＶＣと共にページアドレスＰＡを受信する１次デコーダ／ドライバ回路１６２を含む。ページアドレスＰＡに基づいて、前記ワードライン電圧は、ワードライン駆動信号ラインＳｉに選択的に印加される。また、前記第１デコーダ／ドライバ回路１６２は、ページアドレスＰＡに基づいて、ストリング選択駆動信号ラインＳＳとグラウンド選択駆動信号ラインＧＳに電圧を発生させる。ｘ−セレクタ回路１６０は、ブロックアドレスＢＡを受け、これに応答してワードライン駆動信号ラインＳｉ、ストリング選択駆動信号ラインＳＳ、グラウンド選択駆動信号ラインＧＳをメモリアレイ１１０のワードラインＷＬ、ストリング選択ラインＳＳＬ、グラウンド選択ラインＧＳＬにそれぞれ接続する２次デコーダ／ドライバ回路１６４を含む。
【００６１】
図５は、本発明の実施の形態に係る第１デコーダ／ドライバ回路１６２の好ましい実施の形態を示す。
【００６２】
図５に示すように、第１デコーダ／ドライバ回路１６２は、ページアドレスを受け、これに応答してデコードされた信号ＤＡを生成するページアドレスデコーダ回路１６２ａを含む。デコードされた信号ＤＡは、ワードライン駆動信号ラインＳ０〜Ｓ３１のそれぞれに接続する出力を有するそれぞれのドライバＤＲＶを含むドライバ回路１６２ｂに印加される。デコードされた信号ＤＡと制御論理１５０で生成された制御信号ＰＧＭ＿ＷＬＶＰＡＳＳ、ＰＧＭ＿ＷＬＶＰＧＭ、ＳＬＦＢ／ＬＳＬＦＢに応答して、ドライバＤＲＶは、プログラム電圧Ｖｐｇｍ、通過電圧Ｖｐａｓｓ、分離電圧Ｖｄｅｃｏｕｐｌｅと内部電圧ＩＶＣをワードライン駆動信号ラインＳ０〜Ｓ３１に選択的に印加する。特に、制御信号ＰＧＭ＿ＷＬＶＰＡＳＳは、通過電圧Ｖｐａｓｓが印加される期間を制御し、制御信号ＰＧＭ＿ＷＬＶＰＧＭは、プログラム電圧Ｖｐｇｍが印加される期間を制御し、制御信号ＳＬＦＢ／ＬＳＦＬＢは、（ノンローカル）セルフブーストとローカルセルフブーストのうちのどれが適用されるのかを制御する。
【００６３】
図６は、図４の第２デコーダ／ドライバ回路１６４の好ましい実施の形態を示す。
【００６４】
図６に示すように、第２デコーダ／ドライバ回路１６４は、ブロックアドレスＢＡを受け、これに応答してワードライン駆動信号ラインＳ０〜Ｓ３１、ストリング選択駆動信号ラインＳＳ、グラウンド選択駆動信号ラインＧＳとメモリアレイ１１０のワードラインＷＬ０〜ＷＬ３１、ストリング選択ラインＳＳＬ、グラウンド選択ラインＧＳＬをそれぞれ断続する複数のトランジスタＷＴ０〜ＷＴ３１、ＳＴ、ＧＴを集団的に制御する制御信号ＢＬＫＷＬを生成するブロックアドレスデコーダ回路１６４ａを含む。図６に示すように、ストリング選択ラインＳＳＬは、ストリング選択トランジスタＳＳＴに接続され、ワードラインＷＬ０〜ＷＬ３１は、メモリセルＭ０〜Ｍ３１に接続され、グラウンド選択ラインＧＳＬは、並列ＮＡＮＤストリングのグラウンド選択トランジスタＧＳＴと各ビットラインＢＬ０〜ＢＬｍ−１に接続される。
【００６５】
図７Ａ及び図７Ｂは、プログラム電圧Ｖｐｇｍがプログラム攪乱を減らすか、又は避けることができる程度に十分に低い場合に、図３のメモリ装置３００で行われる好ましいノンローカルセルフブースト動作を示す。
【００６６】
図７Ａに示すように、目標セル６１０のプログラミング動作において、電源電圧Ｖｃｃが隣接ＮＡＮＤストリングのビットラインに印加されると同時に、目標セル６１０を含むＮＡＮＤストリングのビットラインは接地される。また、グラウンド選択ラインＧＳＬが接地されたと同時に、電源電圧Ｖｃｃは、ストリング選択ラインＳＳＬに印加される。これは、目標でないストリングのセルのチャネルが充電され、その後にフローティングされるようにする。
【００６７】
図７Ｂに示すように、プログラム電圧Ｖｐｇｍは、目標セル６１０の選択されたワードラインＷＬ２９に印加される反面、通過電圧Ｖｐａｓｓは、他のワードラインＷ０〜Ｗ２８、Ｗ３０、Ｗ３１に印加される。これは、選択されたワードラインＷＬ２９に接続したプログラム禁止されたセル６２０を含んで、選択されないセルストリングのチャネル電圧を上昇させる。プログラム電圧Ｖｐｇｍが十分に低い場合、プログラム禁止されたセル６２０のコントロールゲートに印加されるプログラム電圧Ｖｐｇｍと前記セルのチャネルの電圧差は、正しくないプログラミングを防止する程度に十分に低い。
【００６８】
図８Ａ及び図８Ｂは、プログラム攪乱の可能性が好ましくなく大きくなる程度にプログラム電圧Ｖｐｇｍが十分に高い場合に、図３のメモリ装置３００により行われる好ましいノンローカルセルフブースト動作を示す。
【００６９】
図８Ａに示すように、電源電圧Ｖｃｃがプログラム禁止されたセル６２０を含む隣接ＮＡＮＤストリングのビットラインに印加されると同時に、目標セル６１０を含むＮＡＮＤストリングのビットラインは接地される。また、グラウンド選択ラインＧＳＬが接地されると同時に、電源電圧Ｖｃｃは、ストリング選択ラインＳＳＬに印加される。
【００７０】
図８Ｂに示すように、最初に通過電圧Ｖｐａｓｓは、すべてのワードラインＷＬ０〜ＷＬ３１に印加される。ｔ２０区間以後、選択されたワードラインＷＬ２９に隣接したワードラインＷＬ２８は、ｔ２１区間で接地され、以後、分離電圧Ｖｄｅｃｏｕｐｌｅにより駆動される。選択されたワードラインＷＬ２９の上部のワードラインＷＬ３０〜ＷＬ３１が通過電圧Ｖｐａｓｓで駆動され続ける間、分離ワードラインＷＬ２８の下部のワードラインＷＬ０〜ＷＬ２７は、内部電圧ＩＶＣで駆動される。他の実施の形態において、例えば、下部ワードラインＷＬ０〜ＷＬ２７のうち、他のものは、一般に通過電圧Ｖｃｃ、内部電圧ＩＶＣ、そして（又は）分離電圧Ｖｄｅｃｏｕｐｌｅの組み合わせで駆動されることもある。時間区間ｔ２２以後、選択されたワードラインＷＬ２９は、時間区間ｔ２３の間、プログラム電圧Ｖｐｇｍで駆動される。時間区間ｔ２３が過ぎた後、すべてのワードラインＷＬ０〜ＷＬ３１は、時間区間ｔ２４の間に接地される。
【００７１】
図９は、メモリ装置３００がどのように本発明の一部の実施の形態に係る選択的セルフブーストと共にＩＳＰＰを使用しているかを示す。
【００７２】
図９に示すように、プログラム電圧Ｖｐｇｍが最小レベルＶｐｇｍ＿ｍｉｎから増加し、目標レベルＶｔａｒｇｅｔより低いレベルを維持すると、前記装置３００は、ノンローカルセルフブーストが適用された動作を使用する。しかしながら、プログラム電圧Ｖｐｇｍが一旦目標レベルＶｔａｒｇｅｔを越えて最大プログラム電圧Ｖｐｇｍ＿ｍａｘに向かって上昇すれば、前記装置３００は、プログラム攪乱の発生可能性を減らすためにローカルセルフブーストを使用する。
【００７３】
図３〜図９の回路と動作は、説明のために提供されており、本発明が他の多様な方法により具現され得ることは理解できるはずであろう。例えば、本発明の一部の実施の形態において、上述のノンローカルセルフブーストとローカルセルフブーストの選択的な適用の代わりに、あるいはそれに加えて、プログラム電圧に基づいた相異するノンローカルセルフブースト動作又は相異するローカルセルフブースト動作を選択的に採用するように構成されたメモリ装置もあり得る。上述のローカルセルフブースト技法の代わりに、あるいはそれに加えて、米国特許第５，７１５，１９４号と米国特許第６，０６１，２０７号で上述されたローカルセルフブーストのような他の形式のローカルセルフブーストが用いられることができる。実施の形態において、さらにプログラム電圧に基づいた選択的なセルフブーストは、ＩＳＰＰ動作のような循環動作外のプログラミング動作にも用いられることができる。
【００７４】
上述した本発明の好ましい実施の形態は、例示の目的のために開示されたものであり、本発明の属する技術の分野における通常の知識を有する者であれば、本発明の技術的思想を逸脱しない範囲内で、様々な置換、変形、及び変更が可能であり、このような置換、変更などは、特許請求の範囲に属するものである。
【図面の簡単な説明】
【００７５】
【図１】本発明の実施の形態に係るメモリ装置とその動作を示す。
【図２】本発明の実施の形態に係るメモリ装置の好ましい動作を示すフローチャートである。
【図３】本発明の実施の形態に係るメモリ装置を示す。
【図４】本発明の実施の形態に係るメモリ装置のｘ−セレクタ回路を示す。
【図５】本発明の実施の形態に係る第１デコーダ／ドライバ回路の好ましい実施の形態を示す。
【図６】図４の第２デコーダ／ドライバ回路の好ましい実施の形態を示す。
【図７Ａ】プログラム電圧Ｖｐｇｍがプログラム攪乱を減すか、又は避けることができる程度に十分に低い場合、図３のメモリ装置で行われる好ましいノンローカルセルフブースト動作を示す。
【図７Ｂ】プログラム電圧Ｖｐｇｍがプログラム攪乱を減すか、又は避けることができる程度に十分に低い場合、図３のメモリ装置で行われる好ましいノンローカルセルフブースト動作を示す。
【図８Ａ】プログラム攪乱の可能性が好ましくなく大きくなる程度にプログラム電圧Ｖｐｇｍが十分に高い場合、図３のメモリ装置により行われる好ましいノンローカルセルフブースト動作を示す。
【図８Ｂ】プログラム攪乱の可能性が好ましくなく大きくなる程度にプログラム電圧Ｖｐｇｍが十分に高い場合、図３のメモリ装置により行われる好ましいノンローカルセルフブースト動作を示す。
【図９】メモリ装置がどのように本発明の一部の実施の形態に係る選択的セルフブーストと共にＩＳＰＰを使用しているかを示す。
【符号の説明】
【００７６】
１０  ワードライン電圧生成回路
２０  選択回路
３０  メモリセルアレイ
４０  制御回路
１００  メモリ装置
【図１】
0005452851.tif 000002
【図２】
0005452851.tif 000003
【図３】
0005452851.tif 000004
【図４】
0005452851.tif 000005
【図５】
0005452851.tif 000006
【図６】
0005452851.tif 000007
【図７Ａ】
0005452851.tif 000008
【図７Ｂ】
0005452851.tif 000009
【図８Ａ】
0005452851.tif 000010
【図８Ｂ】
0005452851.tif 000011
【図９】
0005452851.tif 000012