(57)【特許請求の範囲】
【請求項１】
第１導電型の第１半導体領域と、
第２導電型であり、第１半導体領域に接している第２半導体領域と、
第１導電型であり、第２半導体領域に接しており、第２半導体領域によって第１半導体領域から分離されている第３半導体領域と、
第２導電型であり、第３半導体領域に接しており、第３半導体領域によって第１半導体領域及び第２半導体領域から分離されている第４半導体領域と、
第１半導体領域と導通している第１主電極と、
第３半導体領域及び第４半導体領域と導通している第２主電極と、
第２主電極から絶縁されており、第２半導体領域と第３半導体領域と第４半導体領域に第１絶縁膜を介して接続しており、第４半導体領域と第２半導体領域を分離している範囲の第３半導体領域に対して第１絶縁膜を介して対向しているゲート電極と、
第２主電極と導通しており、第２半導体領域と第３半導体領域に第２絶縁膜を介して接続している導電体領域と、を備えており、
導電体領域は、その少なくとも一部に第１導電型の第１導電材領域を有しており、導電体領域においては、第１導電材領域によって第２主電極が第２半導体領域から分離されており、
導電体領域は、第２導電型であり、第１導電材領域と接している第２導電材領域をさらに有しており、
第２導電材領域の第２導電型の不純物濃度が第２半導体領域の第２導電型の不純物濃度よりも低くされており、
導電体領域においては、第２主電極は、第１導電材領域によって第２導電材領域から分離されており、第２半導体領域は、第２導電材領域によって第１導電材領域から分離されている、半導体装置。
【請求項２】
第１導電型はｐ型であり、第２導電型はｎ型であり、
第１導電材領域は、第２主電極に接する一方で第２絶縁膜に接していない、請求項１に記載の半導体装置。
【請求項３】
導電体領域は、さらに、第４半導体領域に第２絶縁膜を介して接しており、第４半導体領域と第２半導体領域を分離している範囲の第３半導体領域に対して第２絶縁膜を介して対向している、請求項１又は２に記載の半導体装置。
【請求項４】
第３半導体領域は、第４半導体領域の下方及び側方に設けられており、
第２半導体領域は、第３半導体領域の下方に設けられており、
第１半導体領域は、第２半導体領域の下方に設けられており、
第１主電極は、第１半導体領域の下方に設けられており、
第２主電極は、第３半導体領域及び第４半導体領域の上方に設けられており、
ゲート電極は、第４半導体領域の上面から第３半導体領域を貫通して第２半導体領域に達する第１トレンチ内に設けられており、
導電体領域は、第３半導体領域を貫通して第２半導体領域に達する第２トレンチ内に設けられている、請求項１〜３のいずれか一項に記載の半導体装置。
【請求項５】
第２導電材領域は、第２トレンチの底部に設けられており、
第１導電材領域は、第２導電材領域の上方に設けられており、
第１導電材領域と第２導電材領域の境界と、第２半導体領域と第３半導体領域の境界とが、同一の高さとなる、請求項４に記載の半導体装置。
【請求項６】
第３半導体領域は、第４半導体領域の下方及び側方に設けられており、
第２半導体領域は、第３半導体領域の下方及び側方に設けられており、
第１半導体領域は、第２半導体領域の下方に設けられており、
第１主電極は、第１半導体領域の下方に設けられており、
第２主電極は、第３半導体領域及び第４半導体領域の上方に設けられており、
ゲート電極は、第４半導体領域の上面、第３半導体領域の上面及び第２半導体領域の上面に第１絶縁膜を介して接しており、
導電体領域は、第３半導体領域の上面及び第２半導体領域の上面に第２絶縁膜を介して接続している、請求項１〜３のいずれか一項に記載の半導体装置。
【請求項７】
第１導電型の第１半導体領域と、
第２導電型であり、第１半導体領域に接している第２半導体領域と、
第１導電型であり、第２半導体領域に接しており、第２半導体領域によって第１半導体領域から分離されている第３半導体領域と、
第２導電型であり、第３半導体領域に接しており、第３半導体領域によって第１半導体領域及び第２半導体領域から分離されている第４半導体領域と、
第１半導体領域と導通している第１主電極と、
第３半導体領域及び第４半導体領域と導通している第２主電極と、
第２主電極から絶縁されており、第２半導体領域と第３半導体領域と第４半導体領域に第１絶縁膜を介して接続しており、第４半導体領域と第２半導体領域を分離している範囲の第３半導体領域に対して第１絶縁膜を介して対向しているゲート電極と、
第２主電極と導通しており、第２半導体領域と第３半導体領域に第２絶縁膜を介して接続している導電体領域と、を備えており、
導電体領域は、その少なくとも一部に第１導電型の第１導電材領域を有しており、導電体領域においては、第１導電材領域によって第２主電極が第２半導体領域から分離されており、
第３半導体領域は、第４半導体領域の下方及び側方に設けられており、
第２半導体領域は、第３半導体領域の下方に設けられており、
第１半導体領域は、第２半導体領域の下方に設けられており、
第１主電極は、第１半導体領域の下方に設けられており、
第２主電極は、第３半導体領域及び第４半導体領域の上方に設けられており、
ゲート電極は、第４半導体領域の上面から第３半導体領域を貫通して第２半導体領域に達する第１トレンチ内に設けられており、
導電体領域は、第３半導体領域を貫通して第２半導体領域に達する第２トレンチ内に設けられており、
導電体領域は、第２導電型であり、第２トレンチの底部に設けられると共に第１導電材領域と接している第２導電材領域を有しており、
第２導電材領域の第２導電型の不純物濃度は、第２半導体領域の第２導電型の不純物濃度よりも低く、
第１導電材領域は、第２導電材領域の上方に設けられており、
第１導電材領域と第２導電材領域の境界と、第２半導体領域と第３半導体領域の境界とが、同一の高さとなる、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、ゲート電極へ印加する電圧を制御することでオン−オフ制御されるバイポーラ型の半導体装置に関する。
【背景技術】
【０００２】
この種の半導体装置では、スイッチング速度を高速化するために、ゲート容量の低減が求められている。ゲート容量はゲート電極の数に比例して増大するため、ゲート容量の低減はゲート電極の数を減らすことで実現できる。しかしながら、単にゲート電極の数を減らすと、半導体装置をオフしたときの半導体装置内の電位分布がくずれ、半導体装置の耐圧が低下してしまう。そこで、特開２００２−３５３４５６号公報の技術が提案されている。【０００３】
特開２００２−３５３４５６号公報の半導体装置では、半導体基板の上面からボディ領域を貫通してドリフト領域に達する第１及び第２トレンチが設けられる。第１トレンチ内には、エミッタ電極から絶縁されたゲート電極が形成される。第２トレンチ内には、エミッタ電極と導通するポリシリコン領域が形成される。この半導体装置では、第２トレンチ内にゲート電極が形成されないため、その分だけゲート電極の数を減らすことができる。これによって、ゲート容量の低減が図られる。また、第２トレンチ内のポリシリコン領域はエミッタ電極と導通するため、ポリシリコン領域にはエミッタ電極と同一の電位が印加される。このため、半導体装置がオフしたときには、第２トレンチ内のポリシリコン領域はゲート電極と同一の電位を持ち、半導体装置内の電位分布がくずれることを抑制する。これによって、半導体装置の耐圧が低下することが抑制される。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上述した半導体装置では、第２トレンチ内にｎ型のポリシリコン領域が形成され、このｎ型のポリシリコン領域が薄い酸化膜を介してｎ型のドリフト領域に接続している。このため、ポリシリコン領域を覆う酸化膜に形成不良が生じると、ポリシリコン領域とドリフト領域とが導通する。また、バイポーラ型の半導体装置では、ドリフト領域に接してコレクタ領域が形成されている。このため、ポリシリコン領域を覆う酸化膜に形成不良が発生すると、半導体装置がオフしたときに、コレクタ電極からコレクタ領域、ドリフト領域及びポリシリコン領域を介してエミッタ電極にキャリアが流れてしまう。すなわち、半導体装置がオフのときに、コレクタ電極とエミッタ電極の間にリーク電流が流れるという問題が発生する。【０００５】
本願は上記の実情に鑑みて創作されたものである。本願は、半導体装置の耐圧を低下させることなくゲート容量を低減でき、かつ、酸化膜の形成不良があっても主電極間にリーク電流が発生し難い半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本願の半導体装置は、第１半導体領域と、第２半導体領域と、第３半導体領域と、第４半導体領域を備えている。第１半導体領域は、第１導電型である。第２半導体領域は、第２導電型であり、第１半導体領域に接している。第３半導体領域は、第１導電型であり、第２半導体領域に接しており、第２半導体領域によって第１半導体領域から分離されている。第４半導体領域は、第２導電型であり、第３半導体領域に接しており、第３半導体領域によって第１半導体領域及び第２半導体領域から分離されている。
この半導体装置は、第１主電極と、第２主電極と、ゲート電極と、導電体領域をさらに備えている。第１主電極は、第１半導体領域と導通している。第２主電極は、第３半導体領域及び第４半導体領域と導通している。ゲート電極は、第２主電極から絶縁されており、第２半導体領域と第３半導体領域と第４半導体領域に第１絶縁膜を介して接続しており、第４半導体領域と第２半導体領域を分離している範囲の第３半導体領域に対して第１絶縁膜を介して対向している。導電体領域は、第２主電極と導通しており、第２半導体領域と第３半導体領域に第２絶縁膜を介して接続している。また、導電体領域は、その少なくとも一部に第１導電型の第１導電材領域を有している。そして、導電体領域においては、第１導電材領域によって第２主電極が第２半導体領域から分離されている。【０００７】
なお、「第１導電型」及び「第２導電型」とは、ｎ型またはｐ型のいずれかを意味する。すなわち、「第１導電型」がｎ型である場合には「第２導電型」がｐ型であり、「第１導電型」がｐ型である場合には「第２導電型」がｎ型である。【０００８】
この半導体装置では、導電体領域を設けることでゲート電極の数を減らすことができ、ゲート容量を低減することができる。また、導電体領域は第２主電極と導通し、第２主電極と同一の電位を有する。このため、半導体装置がオフのときに、半導体装置内の電位分布がくずれることを抑制し、半導体装置の耐圧が低下することを抑制することができる。また、導電体領域においては、第１導電型の第１導電材領域が形成され、その第１導電材領域によって第２主電極が第２半導体領域から分離されている。すなわち、第２導電型の第２半導体領域と反対の導電型である第１導電型の第１導電材領域によって、第２主電極が第２半導体領域から分離されている。このため、導電体領域を覆う第２絶縁膜に形成不良が発生しても、第１導電型の第１半導体領域から第２半導体領域に流入するキャリア（第１導電型）が、第１導電材領域を介して第２主電極に流れることを抑制することができる。【０００９】
上記の半導体装置では、導電体領域は、第２導電材領域をさらに有することができる。この場合においては、第２導電材領域は、第２導電型であり、第１導電材領域と接している。第２導電材領域の第２導電型の不純物濃度は、第２半導体領域の第２導電型の不純物濃度よりも低くされている。そして、導電体領域においては、第２主電極は、第１導電材領域によって第２導電材領域から分離されており、第２半導体領域は、第２導電材領域によって第１導電材領域から分離されている。
このような構成によると、導電体領域において、第１導電材領域と第２導電材領域の境界にｐｎ接合が形成される。また、第２導電材領域の第２導電型の不純物濃度は、第２半導体領域の第２導電型の不純物濃度よりも低くされている。このため、導電体領域を覆う第２絶縁膜に形成不良が発生しても、半導体装置のオフ時に第１導電材領域と第２導電材領域の境界のｐｎ接合から空乏層が広がり、その耐圧を保持することができる。なお、このような構成の一態様としては、例えば、第１導電材領域が第２主電極側に配置され、第２導電材領域が第２半導体領域側に配置される。【００１０】
また、上記の半導体装置では、第１導電型をｐ型とし、第２導電型をｎ型とすることができる。この場合においては、ｐ型の第１導電材領域は、第２主電極に接する一方で第２絶縁膜に接していないことが好ましい。ｐ型の第１導電材領域が第２絶縁膜に接していないため、第１導電材領域に注入した不純物（例えば、ボロン）が第２絶縁膜を突き抜けて第３半導体領域等に移動することを抑制することができる。【００１１】
また、上記の半導体装置では、導電体領域は、さらに、第４半導体領域に第２絶縁膜を介して接しており、第４半導体領域と第２半導体領域を分離している範囲の第３半導体領域に対して第２絶縁膜を介して対向することができる。このような構成によると、ゲート電極と導電体領域とを略同一の構成とすることができる。【００１２】
上記の半導体装置は、例えば、トレンチゲート型の半導体装置とすることができる。すなわち、第３半導体領域は、第４半導体領域の下方及び側方に設けられる。第２半導体領域は、第３半導体領域の下方に設けられる。第１半導体領域は、第２半導体領域の下方に設けられる。第１主電極は、第１半導体領域の下方に設けられる。第２主電極は、第３半導体領域及び第４半導体領域の上方に設けられる。ゲート電極は、第４半導体領域の上面から第３半導体領域を貫通して第２半導体領域に達する第１トレンチ内に設けられる。導電体領域は、第３半導体領域を貫通して第２半導体領域に達する第２トレンチ内に設けられている。【００１３】
上記のトレンチゲート型半導体装置では、導電体領域は、第２導電材領域さらに有することができる。この場合においては、第２導電材領域は、第２導電型であり、第２トレンチの底部に設けられると共に第１導電材領域と接している。第２導電材領域の第２導電型の不純物濃度は、第２半導体領域の第２導電型の不純物濃度よりも低くされている。第１導電材領域は、第２導電材領域の上方に設けられている。第１導電材領域と第２導電材領域の境界と、第２半導体領域と第３半導体領域の境界とが、同一の高さとなることが好ましい。この半導体装置では、第１導電材領域と第２導電材領域の境界のｐｎ接合面と、第２半導体領域と第３半導体領域の境界のｐｎ接合面が同一の高さとなる。このため、導電体領域を覆う第２絶縁膜に形成不良が発生したときに、半導体装置の耐圧を好適に高めることができる。【００１４】
また、上記の半導体装置は、例えば、プレーナゲート型の半導体装置とすることができる。すなわち、第３半導体領域は、第４半導体領域の下方及び側方に設けられている。第２半導体領域は、第３半導体領域の下方及び側方に設けられている。第１半導体領域は、第２半導体領域の下方に設けられている。第１主電極は、第１半導体領域の下方に設けられている。第２主電極は、第３半導体領域及び第４半導体領域の上方に設けられている。ゲート電極は、第４半導体領域の上面、第３半導体領域の上面及び第２半導体領域の上面に第１絶縁膜を介して接続している。導電体領域は、第３半導体領域の上面及び第２半導体領域の上面に第２絶縁膜を介して接続している。
【図面の簡単な説明】
【００１５】
【図１】実施例１の半導体装置１０の平面図。
【図２】図１のII−II線断面図。
【図３】図１のIII−III線断面図。
【図４】実施例１の変形例に係る半導体装置の断面図。
【図５】実施例１の他の変形例に係る半導体装置の断面図。
【図６】実施例１の他の変形例に係る半導体装置の断面図。
【図７】実施例１の他の変形例に係る半導体装置の断面図（図１のII−II線断面に相当）。
【図８】図７に示す半導体装置の他の断面における断面図（図１のIII−III線断面に相当）。
【図９】実施例１の他の変形例に係る半導体装置の断面図（図１のII−II線断面に相当）。
【図１０】図９に示す半導体装置の他の断面における断面図（図１のIII−III線断面に相当）。
【図１１】実施例１の他の変形例に係る半導体装置の断面図（図１のII−II線断面に相当）。
【図１２】実施例２の半導体装置の縦断面図。
【図１３】実施例３の半導体装置の縦断面図。
【図１４】実施例３の変形例に係る半導体装置の縦断面図。
【図１５】図１３に示す半導体装置の絶縁体に形成不良が生じたときの耐圧をシミュレーションしたときの計算条件を説明するための図。
【図１６】耐圧シミュレーションの結果を示す図。
【図１７】実施例４の半導体装置の縦断面図。
【図１８】実施例４の半導体装置の製造工程を説明する図（１）。
【図１９】実施例４の半導体装置の製造工程を説明する図（２）。
【図２０】実施例４の半導体装置の製造工程を説明する図（３）。
【図２１】実施例４の半導体装置の製造工程を説明する図（４）。
【図２２】実施例４の半導体装置の製造工程を説明する図（５）。
【図２３】実施例４の半導体装置の製造工程を説明する図（６）。
【図２４】実施例４の半導体装置の製造工程を説明する図（７）。
【図２５】実施例４の半導体装置の製造工程を説明する図（８）。
【発明を実施するための形態】
【実施例１】
【００１６】
実施例１に係る半導体装置１０について説明する。図１に示すように、半導体装置１０は、半導体素子が形成されるセル領域９０と、セル領域９０を取り囲む終端領域９２を有している。なお、図１では、半導体基板の上面に形成される電極等の図示を省略している。セル領域９０には、複数のゲートトレンチ２６と、複数のダミーゲートトレンチ２８が形成されている。ゲートトレンチ２６は、図１のｙ方向に伸びており、図１のｘ方向に一定の間隔を空けて配列されている。ダミーゲートトレンチ２８は、ゲートトレンチ２６と同一寸法に形成されており、隣接するゲートトレンチ２６の間に配置されている。ダミーゲートトレンチ２８も、ゲートトレンチ２６と同様、図１のｙ方向に伸びており、図１のｘ方向に間隔を空けて配列されている。終端領域９２には終端トレンチ９４が形成されている。終端トレンチ９４は、セル領域９０の周囲を一巡している。終端トレンチ９４内には、例えば、絶縁体が充填されている。セル領域９０と終端領域９２は、同一の半導体基板に形成されている。半導体基板には、公知の基板（例えば、シリコン基板（Ｓｉ基板），炭化シリコン基板（ＳｉＣ基板）等）を用いることができる。【００１７】
図２，３に示すように、半導体装置１０には縦型のＩＧＢＴ（Insulated Gate Bipolar Transistor）が形成されている。半導体装置１０は、半導体基板１１と、半導体基板１１の上面及び下面に形成されている金属層１２，２４及び絶縁膜３４，４０を備えている。【００１８】
半導体基板１１には、ゲートトレンチ２６とダミーゲートトレンチ２８が形成されている。ゲートトレンチ２６は、後述するエミッタ領域２２及び低濃度ボディ領域１８を貫通し、その下端はドリフト領域１６まで伸びている。ゲートトレンチ２６内には、ゲート電極３２が形成されている。ゲート電極３２は、その下端が低濃度ボディ領域１８の下面よりわずかに深くなるように形成されている。ゲート電極３２の材料には、例えば、ポリシリコン、ＴｉＮ，ＴａＳｉＮ等を用いることができる。ゲートトレンチ２６の壁面とゲート電極３２の間（すなわち、ゲート電極３２の側方及び下方）には絶縁体（絶縁膜）３０が充填されている。このため、ゲート電極３２は、絶縁体３０を介して低濃度ボディ領域１８及びエミッタ領域２４に対向しており、絶縁体３０を介してドリフト領域１６、低濃度ボディ領域１８及びエミッタ領域２２と接続している。ゲート電極３２の上部には層間絶縁膜３４が形成されている。これによって、ゲート電極３２は、エミッタ電極２４から絶縁されている。【００１９】
なお、ゲート電極３２には、ｎ型の不純物がドープされたポリシリコンを用いることが好ましい。ゲート電極３２にｐ型の不純物（ボロン）がドープされた材料を用いると、ｐ型の不純物（ボロン）が絶縁体３０を突き抜けて低濃度ボディ領域１８に移動し（いわゆる、ボロン突き抜け）、半導体装置１０の閾値電圧の変動等を招くおそれがあるためである。【００２０】
図２，３に示すように、ダミーゲートトレンチ２８は、ゲートトレンチ２６と同様、エミッタ領域２２及び低濃度ボディ領域１８を貫通し、その下端はドリフト領域１６まで伸びている。ダミーゲートトレンチ２８の下端は、ゲートトレンチ２６の下端と同一の位置となっている。ダミーゲートトレンチ２８内には、ｐ型の導電材領域３８が形成されている。導電材領域３８の材料には、例えば、ｐ型の不純物がドープされたポリシリコンや、ｐ型の特性を有するＴｉＮ等を用いることができる。導電材領域３８は、ゲート電極３２と同様、その下端が低濃度ボディ領域１８の下面よりわずかに深くなるように形成されている。ダミーゲートトレンチ２８の壁面と導電材領域３８の間（すなわち、導電材領域３８の側方及び下方）には絶縁体（絶縁膜）３６が充填されている。このため、導電材領域３８も、絶縁体３６を介して低濃度ボディ領域１８及びエミッタ領域２２に対向しており、絶縁体３６を介してドリフト領域１６、低濃度ボディ領域１８及びエミッタ領域２２と接続している。また、図３に示すように、半導体基板１１の上面には絶縁膜４０が設けられており、その絶縁膜４０には開口部４１が形成されている。導電材領域３８の上端は、絶縁膜４０の開口部４１においてエミッタ電極２４と導通している。なお、図２に示すように、導電材領域３８の上端部は、ダミーゲートトレンチ２８の幅よりもわずかに側方に張り出している。これにより、導電材領域３８とエミッタ電極２４との接触面積が広く確保されている。【００２１】
上述した説明から明らかなように、導電材領域３８の上端はエミッタ電極２４に接する一方で、導電材領域３８の下端は絶縁体３６を介してドリフト領域１６に接続している。このため、ダミーゲートトレンチ２８が形成された部位においては、エミッタ電極２４は導電材領域３８によってドリフト領域１６から分離されていることとなる。【００２２】
半導体基板１１の上面に臨む領域には、ｎ＋型のエミッタ領域２２とｐ＋型のボディコンタクト領域２０が形成されている。ゲートトレンチ２６に隣接するエミッタ領域２２は絶縁体３０と接しており、ダミーゲートトレンチ２８に隣接するエミッタ領域２２は絶縁体３６と接している。ボディコンタクト領域２０は、エミッタ領域２２に接するように形成されている。【００２３】
エミッタ領域２２とボディコンタクト領域２０の下側には、ｐ−型の低濃度ボディ領域１８が形成されている。低濃度ボディ領域１８の不純物濃度は、ボディコンタクト領域２０の不純物濃度より低くされている。低濃度ボディ領域１８は、エミッタ領域２２及びボディコンタクト領域２０に接しており、エミッタ領域２２の下側で絶縁体３０，３６に接している。このため、エミッタ領域２２は、低濃度ボディ領域１８及びボディコンタクト領域２０によって囲まれている。【００２４】
低濃度ボディ領域１８の下側には、ｎ−型のドリフト領域１６が形成されている。ドリフト領域１６は半導体基板１１の全面に形成されている。ドリフト領域１８は、低濃度ボディ領域１８の下面に接している。ドリフト領域１８は、低濃度ボディ領域１８によってエミッタ領域２２から分離されている。【００２５】
半導体基板１１の下面に臨む領域には、ｐ＋型のコレクタ領域１４が形成されている。コレクタ領域１４は半導体基板１１の全面に形成されている。コレクタ領域１４は、ドリフト領域１６の下面に接している。コレクタ領域１４は、ドリフト領域１６によって低濃度ボディ領域１８から分離されている。【００２６】
半導体基板１１の下面にはコレクタ電極１２が形成されている。コレクタ電極１２は、半導体基板１１の全面に形成されている。コレクタ電極１２は、コレクタ領域１４とオーミック接触している。半導体基板１１の上面には、エミッタ電極２４が形成されている。エミッタ電極２４は、セル領域９０内に形成されている。エミッタ電極２４は、層間絶縁膜３４を覆うように形成されており、ゲート電極３２から絶縁されている。エミッタ電極２４は、エミッタ領域２２、ボディコンタクト領域２０及び導電材領域３８とオーミック接触している。【００２７】
半導体装置１０の動作について説明する。エミッタ電極２４をグランド電位に接続し、コレクタ電極１２を電源電位に接続した状態で、ゲート電極３２にオン電位（チャネルが形成されるのに必要な電位以上の電位）を印加すると、半導体装置１０がオンする。すなわち、ゲート電極３２へのオン電位の印加により、絶縁体３０に接する範囲の低濃度ボディ領域１８にチャネルが形成される。ただし、ダミーゲートトレンチ２８内壁面の絶縁体３６に接する範囲の低濃度ボディ領域１８にはチャネルが形成されない。すると、電子が、エミッタ電極２４から、エミッタ領域２２、チャネル、ドリフト領域１６及びコレクタ領域１４を介して、コレクタ電極１２に流れる。また、ホールが、コレクタ電極１２から、コレクタ領域１４、ドリフト領域１６、低濃度ボディ領域１８及びボディコンタクト領域２０を介して、エミッタ電極２４に流れる。すなわち、コレクタ電極１２からエミッタ電極２４に電流が流れる。半導体装置１０では、ゲート電極３２の代わりに導電材領域３８が設けられ、その分だけゲート電極３２の数が減らされている。これによって、ゲート容量が低減し、ゲート電極３２へオン電位を印加してから短時間で半導体装置１０がオンする。【００２８】
ゲート電極５４に印加する電位を、オン電位からオフ電位（すなわち、グランド電位）に切り換えると、ＩＧＢＴがターンオフする。半導体装置１０では、ゲート容量が低減されているため、ゲート電極３２に印加する電位をオフ電位（グランド電位）に切替えると、短時間でチャネルが消失し、半導体装置１０がオフする。【００２９】
半導体装置１０がオフすると、低濃度ボディ領域１８とドリフト領域１６のｐｎ接合から空乏層が広がり、エミッタ電極２４とコレクタ電極１２の間の耐圧が確保される。導電材領域３８はエミッタ電極２４と導通しているため、導電材領域３８にはエミッタ電極２４と同一の電位（すなわち、グランド電位）が印加される。このため、導電材領域３８とゲート電極３２に同一の電位（グランド電位）が印加され、半導体装置１０内の電位分布がくずれることが抑制される。すなわち、ゲート電極３２の数だけを減らすと、ゲート電極３２の先端部への電界集中が大きくなり、半導体装置１０の耐圧を低下させる。一方、導電材領域３８が設けられると、ゲート電極３２と導電材領域３８のそれぞれへの電界集中が緩和され、半導体装置１０内の電位分布がくずれることが抑制される。その結果、半導体装置１０の耐圧が低下することを抑制することができる。【００３０】
なお、導電材領域３８を被覆する絶縁体３６に形成不良が生じると、導電材領域３８とドリフト領域１６が導通する。しかしながら、導電材料域３８はｐ型であり、ドリフト領域１６はｎ型であり、両者の境界にはｐｎ接合が形成される。このため、コレクタ領域１４からドリフト領域１６に流入するキャリア（ホール）が、ｐ型の導電材料域３８を通ってエミッタ電極２４に流れることが抑制される。したがって、半導体装置１０をオフした時のエミッタ−コレクタ間のリーク電流を抑制することができる。【００３１】
以上に説明したように、実施例１の半導体装置１０では、エミッタ電極２４と導通する導電材領域３８を設けることで、ゲート容量を低減してスイッチング速度を高速化しながら、半導体装置１０の耐圧を確保することができる。また、導電材領域３８を被覆する絶縁体３６の形成不良が生じても、導電材領域３８はドリフト領域１６と反対の導電型を有している。このため、半導体装置１０がオフした時のエミッタ−コレクタ間のリーク電流を抑制することができる。【００３２】
さらに、実施例１の半導体装置では、導電材領域３８を被覆する絶縁体３６の形成不良の許容度が大きくなる。このため、製造歩留まりを向上することができる。また、絶縁体３６を薄膜化することが可能となり、その分だけ設計自由度を向上することができる。さらに、絶縁体３６の形成不良を厳密に検査しなくてもよくなるため、そのための設備（大電流装置等）を不要とすることができる。【００３３】
なお、上述した実施例１の半導体装置１０は、３つのゲート電極３２と、２つの導電材領域３８を有していたが、本願の技術はこのような実施例に限られない。ゲート電極の数と配置、導電材領域の数と配置は、半導体装置１０に求められる特性に応じて適宜決定することができる。例えば、上述した実施例のように、ゲート電極と導電材領域を交互に配置する必要はなく、導電材領域を連続して配置するようにしてもよい。また、半導体基板の中心は高温となりやすいため、半導体基板の中心に導電材領域をより多く配置するようにしてもよい。すなわち、半導体基板の中心部に配置される導電材領域の数が、半導体基板の周辺部に配置される導電材領域の数よりも多くするようにしてもよい。【００３４】
また、上述した実施例１では、導電材領域３８は、その長手方向の一部（すなわち、絶縁膜４０の開口部４１）でエミッタ電極２４と導通していたが、長手方向の全体で導電材領域とエミッタ電極が接触するようにしてもよい。【００３５】
また、上述した実施例１では、半導体基板１１にＩＧＢＴのみが形成されていたが、本願の技術は、ＩＧＢＴ領域とダイオード領域が同一半導体基板に形成されている半導体装置に適用することができる。この場合、ＩＧＢＴ領域に設けられるゲート電極の少なくとも１つを、エミッタ電極と導通する導電材領域とすればよい。【００３６】
また、上述した実施例１では、導電材領域３８の上端部を、ダミーゲートトレンチ２８の幅よりもわずかに側方に張り出すように形成し、その上端部をエミッタ電極２４に接続した。しかしながら、本願の技術はこのような形態に限られない。
例えば、図４に示す半導体装置５０のように、導電材領域５２の上端部をダミートレンチ２８の幅内となるようしてもよい。また、図５に示す半導体装置６０のように、導電材領域６２の上部に層間絶縁膜６４を形成し、別に設けた配線６６によってエミッタ電極２４と導通させてもよい。このような構成によると、ゲート電極３２と導電材領域６２が略同一の構成とすることができる。また、図６に示す半導体装置７０のように、ゲート電極３２の上方に第１電極７２ａを形成し、導電材領域３８の上方に第２電極７２ｂを形成し、第１電極７２ａと第２電極７２ｂを外部配線７４で接続するようにしてもよい。【００３７】
また、上述した実施例１では、ダミーゲートトレンチ２８の全体にｐ型の導電材領域３８を配置していたが、本願の技術はこのような実施形態に限られない。ダミーゲートトレンチ２８が形成された部位において、エミッタ電極２４とドリフト領域１６がｐ型の導電材領域で分離できるのであれば、どのような構成を採ってもよい。
例えば、図７，８に示す半導体装置８０のように構成してもよい。すなわち、半導体装置８０では、ダミーゲートトレンチ２８内に、第１導電材領域８４と第２導電材領域８２が充填されている。第１導電材領域８４は、ｐ型の導電材料（例えば、ｐ型の不純物がドープされたポリシリコン、ｐ型の特性を有するＴｉＮ等）で形成されている。第１導電材領域８４は、絶縁膜４０の開口部４１の全域でエミッタ電極２４と接触し、絶縁体３６には接していない。第１導電材領域８４が絶縁体３６に接していないため、第１導電材領域８４にボロン（ｐ型不純物）をドープしたポリシリコンを用いても、ボロンが絶縁体３６を突き抜けて、低濃度ボディ領域１８に移動することが抑制される。したがって、絶縁体３６近傍の低濃度ボディ領域１８の不純物濃度が変化することが抑制される。【００３８】
第２導電材領域８２は、導電材料によって形成されていればよく、種々の導電材料を用いることができる。例えば、ｎ型又はｐ型の不純物がドープされたポリシリコン、ｐ型の特性を有するＴｉＮ，ｎ型の特性を有するＴａＳｉＮ等を用いることができる。第２導電材領域８２は、第１導電材領域８４の下方及び側方に形成され、第１導電材領域８４に接すると共に絶縁体３６に接している。第２導電材領域８２は、第１導電材領域８４によって、エミッタ電極２４から分離されている。すなわち、第２導電材領域８２は、エミッタ電極２４と直接接続することはなく、第１導電材領域８４を介してエミッタ電極２４に接続している。逆に、第１導電材領域８４は、第２導電材領域８２によって、ドリフト領域１６から分離されている。すなわち、第１導電材領域８４は、第２導電材領域８２を介することなくドリフト領域１８に接続することはなく、第２導電材領域８２を介してドリフト領域１８に接続している。【００３９】
上述した半導体装置８０においても、ダミーゲートトレンチ２８が形成された部位においては、ｐ型の第１導電材領域８４によって、エミッタ電極２４がドリフト領域１６から分離されている。このため、絶縁体３６の形成不良により第２導電材領域８２とドリフト領域１６が導通しても、エミッタ電極２４とコレクタ電極１２との間にリーク電流が流れることを抑制することができる。【００４０】
なお、半導体装置８０においては、ｐ型の第１導電材領域８４がダミーゲートトレンチ２８の深さ方向の略中央まで形成されていたが、ｐ型の第１導電材領域８４を上端部（エミッタ電極とのコンタクト部）にのみ形成するようにしてもよい。【００４１】
また、図９，１０に示す半導体装置９０のように構成することもできる。すなわち、半導体装置９０では、ダミーゲートトレンチ２８内に、第１導電材領域９６と第２導電材領域９４と第３導電材領域９２が充填されている。第１導電材領域９６は、種々の導電材料によって形成することができ、例えば、ｎ型又はｐ型の不純物がドープされたポリシリコン、ｐ型の特性を有するＴｉＮ，ｎ型の特性を有するＴａＳｉＮ等によって形成することができる。第１導電材領域９６は、絶縁膜４０の開口部４１の全域でエミッタ電極２４と導通（接触）している。【００４２】
第２導電材領域９４は、ｐ型の導電材料（例えば、ｐ型の不純物がドープされたポリシリコン、ｐ型の特性を有するＴｉＮ等）で形成されている。第２導電材領域９４は、第１導電材領域９６の下側に形成されている。第２導電材領域９４は、第１導電材領域９６の下面に接しており、また、その側面が全周で絶縁体３６に接している。【００４３】
第３導電材領域９２は、種々の導電材料によって形成することができ、例えば、ｎ型又はｐ型の不純物がドープされたポリシリコン、ｐ型の特性を有するＴｉＮ，ｎ型の特性を有するＴａＳｉＮ等によって形成することができる。第３導電材領域９２は、第２導電材領域９４の下側に形成されている。第３導電材領域９２は、第２導電材領域９４の下面に接しており、その下面と側面が絶縁体３６に接している。【００４４】
上述した半導体装置９０においては、ｐ型の第２導電材領域９４は、その側面の全周で絶縁体３６に接している。このため、ダミーゲートトレンチ２８が形成された部位においては、ｐ型の第２導電材領域９４によって、エミッタ電極２４とドリフト領域１６とが分離されている。すなわち、エミッタ電極２４とドリフト領域１６を接続する導電経路は、必ずｐ型の第２導電材領域９４を通過することとなる。このため、絶縁体３６の形成不良が生じても、エミッタ電極２４とコレクタ電極１２との間にリーク電流が流れることを抑制することができる。【００４５】
さらには、図１１に示す半導体装置１００のように、ダミーゲートトレンチ２８内に、ｐ型の導電材領域１０４，１０８を複数設けるようにしてもよい。ｐ型の導電材領域１０４，１０８は、その側面が全周で絶縁体３６に接している。導電材領域１０２，１０６，１１０は、導電材料によって形成されていればよい。この半導体装置１００においても、ダミーゲートトレンチ２８が形成された部位においては、ｐ型の導電材領域１０４，１０８によって、エミッタ電極２４とドリフト領域１６とが分離されている。このため、絶縁体３６に形成不良が生じても、エミッタ電極２４とコレクタ電極１２との間にリーク電流が流れることが抑制することができる。
【実施例２】
【００４６】
次に、実施例２の半導体装置１２０について説明する。上述した実施例１の半導体装置１０は、トレンチゲート型の半導体装置であったが、実施例２の半導体装置１２０は、プレーナゲート型の半導体装置１２０である点で相違する。【００４７】
図１２に示すように、半導体装置１２０では、半導体基板１１２の上面に臨む領域に、ｎ＋型のエミッタ領域１３２とｐ−型のボディ領域１２８とｎ−型のドリフト領域１２６が形成されている。エミッタ領域１３２はボディ領域１２８によって囲まれており、ボディ領域１２８はドリフト領域１２６によって囲まれている。このため、エミッタ領域１３２は、ボディ領域１２８によってドリフト領域１２６から分離されている。半導体基板１１２の下面に臨む領域には、ｐ＋型のコレクタ領域１２４が形成されている。コレクタ領域１２４は、ドリフト領域１６の下面に接している。【００４８】
半導体基板１１２の下面にはコレクタ電極１２２が形成されている。コレクタ電極１２２は、コレクタ領域１２４とオーミック接触している。半導体基板１１２の上面には、エミッタ電極１３０が形成されている。エミッタ電極１３０は、ボディ領域１２８とエミッタ領域１３２にオーミック接触している。【００４９】
また、半導体基板１１２の上面には、ゲート電極１３６と、導電材領域（ダミーゲート領域）１４１が形成されている。ゲート電極１３６は、絶縁体１３４によって被覆され、エミッタ電極１３０から絶縁されている。ゲート電極１３６は、エミッタ領域１３２とボディ領域１２８とドリフト領域１２６とに絶縁体１３４を介して接続しており、エミッタ領域１３２とドリフト領域１２６を分離する範囲のボディ領域１２８と絶縁体１３４を介して対向している。【００５０】
ダミーゲート領域１４１は、その下面、側面及び上面の一部が絶縁体１３８によって被覆されている。ダミーゲート領域１４１は、ゲート電極１３６と同様、エミッタ領域１３２とボディ領域１２８とドリフト領域１２６とに絶縁体１３８を介して接続しており、エミッタ領域１３２とドリフト領域１２６を分離する範囲のボディ領域１２８と絶縁体１３８を介して対向している。ダミーゲート領域１４１は、第１導電材領域１４２と第２導電材領域１４０とから構成されている。第１導電材領域１４２は、ｐ型の導電材料（例えば、ｐ型の不純物がドープされたポリシリコン、ｐ型の特性を有するＴｉＮ等）で形成されている。第１導電材領域１４２は、絶縁体１３８の開口部でエミッタ電極１３０と接触している。第２導電材領域１４０は、導電材料によって形成されていればよく、例えば、ｎ型又はｐ型の不純物がドープされたポリシリコン、ｐ型の特性を有するＴｉＮ，ｎ型の特性を有するＴａＳｉＮ等を用いることができる。第２導電材領域１４０は、第１導電材領域１４２の下側に形成されている。【００５１】
上述した半導体装置１２０においても、エミッタ電極１３０と導通するダミーゲート領域１４１を設けることで、ゲート容量を低減してスイッチング速度を高速化しながら、半導体装置１２０の耐圧を確保することができる。また、ダミーゲート領域１４１は、ｐ型の第１導電材領域１４２を有している。このため、ダミーゲート領域１４１においては、第１導電材領域１４２によってエミッタ電極１３０とドリフト領域１２６が分離されている。このため、絶縁体１３８の形成不良が生じても、エミッタ−コレクタ間のリーク電流を抑制することができる。
【実施例３】
【００５２】
次に、実施例３の半導体装置１６０について説明する。実施例３の半導体装置１６０は、ダミーゲートトレンチ２８内にｐ型の導電材領域とｎ−型の導電材領域を配置した点で、実施例１の半導体装置１０と相違する。実施例３の半導体装置１６０のその他の構造は、実施例１の半導体装置１０と等しい。このため、実施例１の半導体装置と同一の構成要素については、同一の符号を付与し、その説明を省略する。【００５３】
図１３に示すように、半導体装置１６０では、ダミーゲートトレンチ２８内に、第１導電材領域１６４と第２導電材領域１６２が充填されている。第１導電材領域１６４は、ｐ型の導電材料（例えば、ｐ型の不純物がドープされたポリシリコン、ｐ型の特性を有するＴｉＮ等）で形成されている。第１導電材領域８４は、ダミーゲートトレンチ２８内の上部に充填され、エミッタ電極２４と導通（接触）している。【００５４】
第２導電材領域１６２は、ｎ型の導電材料（例えば、ｎ型の不純物がドープされたポリシリコン、ｎ型の特性を有するＴａＳｉＮ等）で形成されている。第２導電材領域１６２のｎ型不純物濃度は、ドリフト領域１６のｎ型不純物濃度よりも低い。第２導電材領域１６２は、第１導電材領域１６４の下方に形成されており、絶縁体３６を介してドリフト領域１６と接続している。第２導電材領域１６４は、実施例１と同様、エミッタ電極２４と直接接続することはなく、第１導電材領域１６４を介してエミッタ電極２４に接続している。【００５５】
上述した半導体装置１６０では、ダミーゲートトレンチ２８が形成された部位においては、ｐ型の第１導電材領域１６４によって、エミッタ電極２４がドリフト領域１６から分離されている。このため、絶縁体３６の形成不良が生じても、エミッタ−コレクタ間にリーク電流が流れることを抑制することができる。【００５６】
また、半導体装置１６０では、エミッタ電極２４側に配置された第１導電材領域１６４と、ドリフト領域１６側に配置された第２導電材領域１６２の境界にｐｎ接合が形成され、かつ、第２導電材領域１６２のｎ型不純物濃度がドリフト領域１６のｎ型不純物濃度よりも低くされている。このため、絶縁体３６の形成不良が生じ、ドリフト領域１６が第２導電材領域１６２と導通しても、第１導電材領域１６４と第２導電材領域１６２の境界のｐｎ接合面から空乏層が広がる。このため、ダミーゲートトレンチ２８の先端部に印加される電界強度を下げることができ、電解集中による耐圧の低下を抑制することができる。その結果、絶縁体３６の形成不良が生じても、半導体装置１６０の耐圧を高く維持することができる。【００５７】
なお、半導体装置１６０においては、第２導電材領域１６２のｎ型不純物濃度を一定としてもよいし、ｎ型不純物濃度がドリフト領域１６側からエミッタ電極２４側に向かって徐々に低くなるようにしてもよい。第２導電材領域１６２のｎ型不純物濃度がドリフト領域１６側からエミッタ電極２４側に向かって徐々に低くなるようにした場合でも、第２導電材領域１６２のｎ型不純物濃度の最大値がドリフト領域１６のｎ型不純物濃度よりも低いことが好ましい。これによって、半導体装置の耐圧を高く維持することができる。【００５８】
また、ダミーゲートトレンチ２８内における、ｐ型の導電材領域とｎ−型の導電材領域の配置は、種々の態様を採ることができる。例えば、図１４に示す半導体装置１７０のように、ダミーゲートトレンチ２８内には、エミッタ電極２４側から順に、ｐ型の第１導電材領域１７８、ｎ型の第２導電材領域１７６、ｐ型の第３導電材領域１７４、ｎ型の第４導電材領域１７２の順に配置するようにしてもよい。この場合に、各導電材領域１７８，１７６，１７４，１７２は、その側面が全周で絶縁体３６に接し、また、導電材領域１７６，１７２のｎ型不純物濃度はドリフト領域１６のｎ型不純物濃度よりも低くされている。半導体装置１７０においても、上述した半導体装置１６０と同様の効果を奏することができる。【００５９】
なお、導電材領域１７６，１７２のｎ型不純物濃度は同一であってもよいし、異なっていてもよい。導電材領域１７６，１７２のｎ型不純物濃度が異なる場合には、導電材領域１７６のｎ型不純物濃度が導電材領域１７２のｎ型不純物濃度よりも低いことが好ましい。これによって、ドリフト領域１６側からエミッタ電極２４側に向かって、ｎ型不純物濃度が徐々に低下するため、半導体装置の耐圧を高めることができる。【００６０】
ここで、ダミーゲートトレンチ内にｐ型の導電材領域とｎ−型の導電材領域を配置した半導体装置において、ダミーゲートトレンチ壁面の絶縁体に形成不良が生じたときの耐圧をシミュレーションにより算出した結果について説明する。図１５に示すように、上述した半導体装置１６０において、絶縁体３６の下面に孔８３が形成されている場合を想定した。孔８３の直径は０．１μｍとした。第１導電材領域１６４のｐ型不純物濃度を４．０×ｅ１３ａｔｏｍｓ／ｃｍ３とし、第２導電材領域１６２のｎ型不純物濃度を４．０×ｅ１３ａｔｏｍｓ／ｃｍ３とし、ドリフト領域１６のｎ型不純物濃度を９．３５×ｅ１３ａｔｏｍｓ／ｃｍ３とし、ボディ領域１８の最大ｐ型不純物濃度を２．３×ｅ１７ａｔｏｍｓ／ｃｍ３とした。なお、シミュレーションでは、第１導電材領域１６４と第２導電材領域１６２の境界の位置を半導体基板１１の深さ方向に変化させて計算した。【００６１】
図１６は、縦軸にコレクタ−エミッタ間の耐圧を示し、横軸に第１導電材領域（ｐ型領域）１６４の下面の位置を示している。図１６に示すように、第１導電材領域１６４と第２導電材領域１６２の境界の位置がボディ領域１６の下面の位置に一致するときに最大の耐圧を示した。なお、第１導電材領域１６４の下面がダミーゲートトレンチ２８の深さと一致する場合（ダミーゲートトレンチ２８内が全てｐ型の第１導電材領域１６４となる場合）は、他の条件と比較して、わずかに耐圧が低下した。ただし、従来技術（ダミーゲートトレンチ内にｎ型のポリシリコン領域を形成した半導体装置）の耐圧が１Ｖ未満となるのに対して、いずれの場合も耐圧が１０００Ｖ以上となり、本願の技術の優位性が確認された。【００６２】
なお、図１４に示す半導体装置１７０についても耐圧をシミュレーションしたが、その結果は、上述した図１６と同様の結果となった。すなわち、ドリフト領域１６側のｐｎ接合の位置（第３導電材領域１７４と第４導電材領域１７２の境界）がボディ領域１８の下面の位置と一致するときに耐圧が最大となった。なお、半導体装置１７０の耐圧も１０００Ｖ以上となった。
【実施例４】
【００６３】
次に、実施例４の半導体装置１８０について説明する。図１７に示すように、実施例４の半導体装置１８０は、実施例３の半導体装置１６０と比較し、（１）ダミーゲートトレンチ２８内壁面の絶縁体３６と接する領域にエミッタ領域が形成されていない点、（２）第１導電材領域１６４と第２導電材領域１６２の境界の位置がボディコンタクト領域１５２の下面の位置と一致する点で相違する。実施例４の半導体装置１８０のその他の構造は、実施例３の半導体装置１６０と等しい。このため、実施例３の半導体装置と同一の構成要素については、同一の符号を付与し、その説明を省略する。【００６４】
図１７に示すように、半導体装置１８０では、ダミーゲートトレンチ２８内壁面の絶縁体３６と接する位置に、エミッタ領域２２に代えてボディコンタクト領域１５２が形成されている。本実施例では、ダミーゲートトレンチ２８内に充填される導電材領域１６４，１６２にはオン電位（ゲート電位）が印加されず、ダミーゲートトレンチ２８の近傍の低濃度ボディ領域１８にはチャネルが形成されない。このため、エミッタ領域２２に代えてボディコンタクト領域１５２を形成することができる。【００６５】
また、半導体装置１８０では、ダミーゲートトレンチ２８内にｐ型の第１導電材領域１６４とｎ型の第２導電材領域１６２が充填されており、第１導電材領域１６４と第２導電材領域１６２の境界の位置がボディコンタクト領域１５２の下面の位置と一致している。これによって、ボディコンタクト領域１５２を形成する工程と、第１導電材領域１６４を形成する工程の共通化が図られている。【００６６】
次に、上述した半導体装置１８０の製造方法について説明する。なお、第１導電材領域１６４と第２導電材領域１６２の構造以外に係る製造方法は、従来公知の製造方法を用いることができるため、ここでは、その詳細な説明を省略する。【００６７】
まず、図１８に示すように、ドリフト領域１６上にボディ領域１８が積層された半導体基板の上面からゲートトレンチ２６とダミーゲートトレンチ２８を形成し、その表面に絶縁体１８２を形成する。次に、図１９に示すように、半導体基板の表面にｎ型の不純物がドープされたポリシリコン１８４を堆積し、図２０に示すように、体積したポリシリコン１８４をエッチバックする。次に、図２１に示すように、ポリシリコン１８４の表面に不純物をドープしていないポリシリコン１８６を堆積し、図２２に示すように、半導体基板上のポリシリコン１８６をエッチバックする。【００６８】
次に、図２３に示すように、半導体基板上にレジストを塗布し、そのレジストをパターニングすることでマスク１８８を形成する。マスク１８８は、エミッタ領域２２となる領域とゲート電極３２となる領域に開口部を有している。次いで、マスク１８８の上方より半導体基板にｎ型の不純物を注入し、注入した不純物を熱拡散させる。これによって、ゲートトレンチ２６に接する領域にエミッタ領域２２が形成される。また、ゲートトレンチ２６内のポリシリコン１８６がｎ型となり、ゲート電極３２が形成される。【００６９】
次に、図２４に示すように、半導体基板上にレジストを塗布し、そのレジストをパターニングすることでマスク１９０を形成する。マスク１９０は、ボディコンタクト領域１５２となる領域と、第１導電材領域１６４となる領域に開口部を有している。次いで、マスク１９０の上方より半導体基板にｐ型の不純物を注入し、注入した不純物を熱拡散させる。これによって、ダミーゲートトレンチ２８に接する領域にボディコンタクト領域１５２が形成される。また、ダミーゲートトレンチ２８内のポリシリコン１８６がｐ型となり、第１導電材領域１６４が形成される（図２５）。【００７０】
上述した製造方法では、ボディコンタクト領域１５２を形成する工程と、第１導電材領域１６４を形成する工程が共通化されているため、少ない工程で半導体装置１８０を製造することができる。【００７１】
なお、上述した各実施例は、半導体基板内を縦方向（厚み方向）に電流が流れる縦型の半導体装置であったが、本願の技術は、半導体基板内を横方向（厚み方向と垂直な方向）に電流が流れる横型の半導体装置にも適用することができる。
また、上述した各実施例は、第１導電型がｐ型となり、第２導電型がｎ型となる半導体装置の例であったが、本願の技術は、第１導電型がｎ型となり、第２導電型がｐ型となる半導体装置にも適用することができる。すなわち、コレクタ領域がｎ型となり、ドリフト領域がp型となり、ボディ領域がｎ型となり、エミッタ領域がｐ型となる半導体装置にも適用することができる。この場合には、ダミーゲートトレンチが形成された部位において、エミッタ電極とドリフト領域（ｐ型）をｎ型の導電材領域によって分離すればよい。ｎ型の導電材料域は、例えば、ｎ型の不純物がドープされたポリシリコンや、ｎ型の特性を有するＴａＳｉＮで形成することができる。【００７２】
以上、本発明の具体例を詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。
本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【図１】
0005482886.tif 000002
【図２】
0005482886.tif 000003
【図３】
0005482886.tif 000004
【図４】
0005482886.tif 000005
【図５】
0005482886.tif 000006
【図６】
0005482886.tif 000007
【図７】
0005482886.tif 000008
【図８】
0005482886.tif 000009
【図９】
0005482886.tif 000010
【図１０】
0005482886.tif 000011
【図１１】
0005482886.tif 000012
【図１２】
0005482886.tif 000013
【図１３】
0005482886.tif 000014
【図１４】
0005482886.tif 000015
【図１５】
0005482886.tif 000016
【図１６】
0005482886.tif 000017
【図１７】
0005482886.tif 000018
【図１８】
0005482886.tif 000019
【図１９】
0005482886.tif 000020
【図２０】
0005482886.tif 000021
【図２１】
0005482886.tif 000022
【図２２】
0005482886.tif 000023
【図２３】
0005482886.tif 000024
【図２４】
0005482886.tif 000025
【図２５】
0005482886.tif 000026