(57)【特許請求の範囲】
【請求項１】
半導体基板に低フリッカノイズトランジスタ及びＰＭＯＳトランジスタを形成する半導
体装置の製造方法であって、
前記半導体基板の低フリッカノイズトランジスタ形成領域に第１及び第２のＰ型低濃度
不純物層を形成する工程と、
前記半導体基板に埋め込まれ、前記第１及び第２のＰ型低濃度不純物層の相互間に位置
する埋め込みチャネル層を形成する工程と、
前記埋め込みチャネル層の上方に位置する前記半導体基板及びＰＭＯＳトランジスタ形
成領域に位置する前記半導体基板それぞれの表面上にゲート絶縁膜を介してポリシリコン
膜からなるゲート電極を形成する工程と、
前記ＰＭＯＳトランジスタの前記ゲート電極をマスクとして前記半導体基板にＰ型不純
物を導入することにより、前記ＰＭＯＳトランジスタのＬＤＤ領域のＰ型層を形成する工
程と、
前記低フリッカノイズトランジスタ及び前記ＰＭＯＳトランジスタそれぞれのゲート電
極の側壁にサイドウォールを形成する工程と、
前記ＰＭＯＳトランジスタ形成領域を第１のレジストマスクで覆いながら前記低フリッ
カノイズトランジスタの前記ゲート電極にＮ型不純物を導入する工程と、
前記Ｎ型不純物が導入された前記ゲート電極を第２のレジストマスクで覆いながら前記
ゲート電極及び前記サイドウォールをマスクとして前記半導体基板にＰ型不純物を導入す
ることにより、前記第１及び第２のＰ型低濃度不純物層内で且つ前記第１及び第２のＰ型
低濃度不純物層の深さより浅い領域にソース領域及びドレイン領域のＰ型層を形成すると
ともに、前記ＰＭＯＳトランジスタのソース領域及びドレイン領域のＰ型層を形成する工
程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板に低フリッカノイズトランジスタ及びＰＭＯＳトランジスタを形成する半導
体装置の製造方法であって、
前記半導体基板の低フリッカノイズトランジスタ形成領域に第１及び第２のＬＯＣＯＳ
オフセット酸化膜を形成する工程と、
前記第１のＬＯＣＯＳオフセット酸化膜の下に位置する前記半導体基板に第１のＰ型低
濃度不純物層を形成するとともに、前記第２のＬＯＣＯＳオフセット酸化膜の下に位置す
る前記半導体基板に第２のＰ型低濃度不純物層を形成する工程と、
前記第１及び第２のＰ型低濃度不純物層の相互間に位置しつつ前記半導体基板に埋め込
まれた埋め込みチャネル層を形成する工程と、
前記埋め込みチャネル層の上方に位置する前記半導体基板及びＰＭＯＳトランジスタ形
成領域に位置する前記半導体基板それぞれの表面上にゲート絶縁膜を介してポリシリコン
膜からなるゲート電極を形成する工程と、
前記ＰＭＯＳトランジスタの前記ゲート電極をマスクとして前記半導体基板にＰ型不純
物を導入することにより、前記ＰＭＯＳトランジスタのＬＤＤ領域のＰ型層を形成する工
程と、
前記低フリッカノイズトランジスタ及び前記ＰＭＯＳトランジスタそれぞれのゲート電
極の側壁にサイドウォールを形成する工程と、
前記ＰＭＯＳトランジスタ形成領域を第１のレジストマスクで覆いながら前記低フリッ
カノイズトランジスタの前記ゲート電極にＮ型不純物を導入する工程と、
前記Ｎ型不純物が導入された前記ゲート電極を第２のレジストマスクで覆いながら前記
低フリッカノイズトランジスタ及び前記ＰＭＯＳトランジスタそれぞれの前記ゲート電極
及び前記サイドウォールをマスクとして前記半導体基板にＰ型不純物を導入することによ
り、前記第１のＰ型低濃度不純物層及び前記第１のＬＯＣＯＳオフセット酸化膜の外側に
位置し且つ前記第１のＰ型低濃度不純物層に繋げられ且つ前記第１のＰ型低濃度不純物層
の深さより浅い領域にソース領域及びドレイン領域の一方のＰ型層を形成し、前記第２の
Ｐ型低濃度不純物層及び前記第２のＬＯＣＯＳオフセット酸化膜の外側に位置し且つ前記
第２のＰ型低濃度不純物層に繋げられ且つ前記第２のＰ型低濃度不純物層の深さより浅い
領域にソース領域及びドレイン領域の他方のＰ型層を形成するとともに、前記ＰＭＯＳト
ランジスタのソース領域及びドレイン領域のＰ型層を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に係り、特に、フリッカノイズを低減できる半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
図５は、ＣＭＯＳ半導体装置の一従来例のうちでＰＭＯＳトランジスタの部分を示している。この一従来例では、Ｓｉ基板１１の表面に素子分離用のＳｉＯ2膜１２が形成されており、ＰＭＯＳトランジスタ１３の形成領域にＮウェル１４が形成されている。
【０００３】
ＳｉＯ2膜１２に囲まれているＳｉ基板１１の表面には、ゲート酸化膜としてのＳｉＯ2膜１５が形成されている。そして、Ｎ＋型の多結晶Ｓｉ膜１６とＷＳｉｘ膜１７等とから成るポリサイド層でゲート電極１８が形成されており、このゲート電極１８にはＬＤＤ構造用の側壁がＳｉＯ2膜２１等で形成されている。
【０００４】
Ｎウェル１４のうちで多結晶Ｓｉ膜１６下には、Ｎ＋型のゲート電極１８の仕事関数を補正するためのＰ−−領域２２が形成されており、ＳｉＯ2膜２１下には、ＬＤＤ部としてのＰ−領域２３と所謂ポケット部としてのＮ−領域２４とが形成されている。また、Ｎウェル１４のうちで多結晶Ｓｉ膜１６及びＳｉＯ2膜２１下以外の部分には、ソース／ドレイン部としてのＰ＋領域２５が形成されている（例えば特許文献１参照）。
【０００５】
ところで、デュアルゲートプロセスによるＭＯＳトランジスタは、表面チャネル型を使用しているが、低周波領域で動作する製品においてフリッカノイズが課題となることがある。表面チャネル型のデュアルゲート構造は、ＭＯＳトランジスタの電気的なチャネルが、Ｎ型トランジスタ及びＰ型トランジスタの双方ともにシリコン基板表面に形成されている。ＮＭＯＳトランジスタには、Ｎ型のポリシリコンゲート電極が形成され、ＰＭＯＳトランジスタには、Ｐ型のポリシリコンゲート電極が形成されている。
【０００６】
フリッカノイズはトランジスタの面積（Ｌ／Ｗ）に反比例し、従来のデュアルゲートプロセスによるＭＯＳトランジスタの表面チャネル構造では、ゲート絶縁膜とチャネル層との界面で発生しやすいフリッカノイズが大きくなってしまう。そこで、フリッカノイズの対策として、トランジスタの面積を大きくすることによりフリッカノイズを低減していた。また、トランジスタをバイポーラー構造にすることよって低フリッカノイズ化を図っていた。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平８−１８６１７９号公報（図５）
【発明の概要】
【発明が解決しようとする課題】
【０００８】
前述したように、従来のデュアルゲートプロセスの場合、トランジスタの面積を大きくすることによりフリッカノイズを低減させているため、製品チップの面積の増大を招いていた。また、ＣＯＭＳプロセスにバイポーラートランジスタを混載させる場合、プロセスが複雑となってしまう。
【０００９】
本発明の一態様は、トランジスタの面積を小さくしてもフリッカノイズを低減できる半導体装置及びその製造方法を提供することを課題とする。
【課題を解決するための手段】
【００１５】
本発明の一態様は、半導体基板に低フリッカノイズトランジスタ及びＰＭＯＳトランジスタを形成する半導体装置の製造方法であって、
前記半導体基板の低フリッカノイズトランジスタ形成領域に第１及び第２のＰ型低濃度不純物層を形成する工程と、
前記半導体基板に埋め込まれ、前記第１及び第２のＰ型低濃度不純物層の相互間に位置する埋め込みチャネル層を形成する工程と、
前記埋め込みチャネル層の上方に位置する前記半導体基板及びＰＭＯＳトランジスタ形成領域に位置する前記半導体基板それぞれの表面上にゲート絶縁膜を介してポリシリコン膜からなるゲート電極を形成する工程と、
前記ＰＭＯＳトランジスタの前記ゲート電極をマスクとして前記半導体基板にＰ型不純物を導入することにより、前記ＰＭＯＳトランジスタのＬＤＤ領域のＰ型層を形成する工程と、
前記低フリッカノイズトランジスタ及び前記ＰＭＯＳトランジスタそれぞれのゲート電極の側壁にサイドウォールを形成する工程と、
前記ＰＭＯＳトランジスタ形成領域を第１のレジストマスクで覆いながら前記低フリッカノイズトランジスタの前記ゲート電極にＮ型不純物を導入する工程と、
前記Ｎ型不純物が導入された前記ゲート電極を第２のレジストマスクで覆いながら前記ゲート電極及び前記サイドウォールをマスクとして前記半導体基板にＰ型不純物を導入することにより、前記第１及び第２のＰ型低濃度不純物層内で且つ前記第１及び第２のＰ型低濃度不純物層の深さより浅い領域にソース領域及びドレイン領域のＰ型層を形成するとともに、前記ＰＭＯＳトランジスタのソース領域及びドレイン領域のＰ型層を形成する工程と、
を具備することを特徴とする半導体装置の製造方法である。
【００１７】
本発明の一態様は、半導体基板に低フリッカノイズトランジスタ及びＰＭＯＳトランジスタを形成する半導体装置の製造方法であって、
前記半導体基板の低フリッカノイズトランジスタ形成領域に第１及び第２のＬＯＣＯＳオフセット酸化膜を形成する工程と、
前記第１のＬＯＣＯＳオフセット酸化膜の下に位置する前記半導体基板に第１のＰ型低濃度不純物層を形成するとともに、前記第２のＬＯＣＯＳオフセット酸化膜の下に位置する前記半導体基板に第２のＰ型低濃度不純物層を形成する工程と、
前記第１及び第２のＰ型低濃度不純物層の相互間に位置しつつ前記半導体基板に埋め込まれた埋め込みチャネル層を形成する工程と、
前記埋め込みチャネル層の上方に位置する前記半導体基板及びＰＭＯＳトランジスタ形成領域に位置する前記半導体基板それぞれの表面上にゲート絶縁膜を介してポリシリコン膜からなるゲート電極を形成する工程と、
前記ＰＭＯＳトランジスタの前記ゲート電極をマスクとして前記半導体基板にＰ型不純物を導入することにより、前記ＰＭＯＳトランジスタのＬＤＤ領域のＰ型層を形成する工程と、
前記低フリッカノイズトランジスタ及び前記ＰＭＯＳトランジスタそれぞれのゲート電極の側壁にサイドウォールを形成する工程と、
前記ＰＭＯＳトランジスタ形成領域を第１のレジストマスクで覆いながら前記低フリッカノイズトランジスタの前記ゲート電極にＮ型不純物を導入する工程と、
前記Ｎ型不純物が導入された前記ゲート電極を第２のレジストマスクで覆いながら前記低フリッカノイズトランジスタ及び前記ＰＭＯＳトランジスタそれぞれの前記ゲート電極及び前記サイドウォールをマスクとして前記半導体基板にＰ型不純物を導入することにより、前記第１のＰ型低濃度不純物層及び前記第１のＬＯＣＯＳオフセット酸化膜の外側に位置し且つ前記第１のＰ型低濃度不純物層に繋げられ且つ前記第１のＰ型低濃度不純物層の深さより浅い領域にソース領域及びドレイン領域の一方のＰ型層を形成し、前記第２のＰ型低濃度不純物層及び前記第２のＬＯＣＯＳオフセット酸化膜の外側に位置し且つ前記第２のＰ型低濃度不純物層に繋げられ且つ前記第２のＰ型低濃度不純物層の深さより浅い領域にソース領域及びドレイン領域の他方のＰ型層を形成するとともに、前記ＰＭＯＳトランジスタのソース領域及びドレイン領域のＰ型層を形成する工程と、
を具備することを特徴とする半導体装置の製造方法である。
【図面の簡単な説明】
【００１８】
【図１】（ａ）〜（ｄ）は第１の実施形態による半導体装置の製造方法を示す断面図。
【図２】（ａ）〜（ｃ）は第１の実施形態による半導体装置の製造方法を示す断面図。
【図３】図２（ｃ）に示す半導体装置の平面図。
【図４】第２の実施形態による半導体装置における低フリッカノイズトランジスタを示す断面図。
【図５】従来の半導体装置を示す断面図。
【発明を実施するための形態】
【００１９】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００２０】
（第１の実施形態）
図１（ａ）〜（ｄ）及び図２（ａ）〜（ｃ）は、本発明の第１の実施形態による半導体装置の製造方法を示す断面図である。
【００２１】
本実施形態に係る半導体装置は、Ｎ＋型ゲート電極とＤＤＤ構造を有する低フリッカノイズのＰＭＯＳトランジスタをデュアルゲートのトランジスタに混載したものであるが、図１及び図２では、低フリッカノイズのＰＭＯＳトランジスタと、デュアルゲートのトランジスタのＰＭＯＳトランジスタを示している。
【００２２】
まず、図１（ａ）に示すように、低フリッカノイズのＰＭＯＳトランジスタ形成領域（以下、「低フリッカノイズトランジスタ形成領域」ともいう。）３０及びデュアルゲートのトランジスタのＰＭＯＳトランジスタ形成領域（以下、「ＰＭＯＳトランジスタ形成領域」ともいう。）３１それぞれに位置するシリコン基板１にウェルを形成し、シリコン基板１の表面上に素子分離膜としてのＬＯＣＯＳ酸化膜２を形成する。
【００２３】
次に、図１（ｂ）に示すように、シリコン基板１上に図示せぬレジストパターンを形成し、このレジストパターンをマスクとしてシリコン基板１にＰ型不純物イオンを注入する。これにより、低フリッカノイズトランジスタ形成領域３０に位置するシリコン基板１にオフセットとなる第１及び第２のＰ−型低濃度不純物層（ＤＤＤ）３ａ，３ｂが形成される。その後、レジストパターンを剥離する。
【００２４】
次に、図１（ｃ）に示すように、シリコン基板１上に図示せぬレジストパターンを形成し、このレジストパターンをマスクとしてシリコン基板１にイオン注入を行う。これにより、シリコン基板１に埋め込まれ、第１及び第２のＰ−型低濃度不純物層３ａ，３ｂの相互間に位置する埋め込みチャネル層５を形成する。その後、レジストパターンを剥離する。
【００２５】
次に、図１（ｄ）に示すように、シリコン基板１の表面上にゲート絶縁膜６となるゲート酸化膜を熱酸化法にて形成する。その後、ゲート絶縁膜６及びＬＯＣＯＳ酸化膜２の上にＣＶＤ（Chemical  Vapor  Deposition）法にてポリシリコン膜を成膜し、このポリシリコン膜をフォトリソグラフィー法及びドライエッチング法を用いて加工する。これにより、低フリッカノイズトランジスタ形成領域３０のゲート絶縁膜６上にゲート電極７が形成され、ＰＭＯＳトランジスタ形成領域３１のゲート絶縁膜６上にゲート電極７ｃが形成される。
【００２６】
次いで、低フリッカノイズトランジスタ形成領域３０を覆うレジストマスク（図示せず）を形成し、このレジストマスク及びＰＭＯＳトランジスタ形成領域３１のゲート電極７ｃをマスクとしてシリコン基板１にＰ型不純物イオンを注入することにより、ＰＭＯＳトランジスタのＬＤＤ領域のＰ型層４を形成する。その後、レジストマスクを剥離する。
【００２７】
次いで、ゲート電極７，７ｃを含む全面上に例えばシリコン窒化膜をＣＶＤ法により成膜する。その後、エッチバックにてシリコン窒化膜を全面エッチングすることにより、ゲート電極７，７ｃの側壁にはサイドウォール８が形成される。
【００２８】
次いで、図２（ａ）に示すように、ゲート電極７の中央部７ａ上を開口した第１のレジストパターン９を形成する。なお、ゲート電極７の外側７ｂは第１のレジストパターン９によって覆われている。次いで、第１のレジストパターン９をマスクとしてゲート電極７にＮ型不純物イオン７を注入することにより、低フリッカノイズトランジスタ形成領域３０のゲート電極の中央部７ａにＮ型不純物が導入される。なお、このイオン注入工程は、デュアルゲートのトランジスタのＮＭＯＳトランジスタ（図示せず）のソース領域及びドレイン領域にＮ型不純物イオンを注入する工程と同時に行うことが好ましい。
その後、第１のレジストパターン９を剥離する。
【００２９】
次いで、図２（ｂ）に示すように、ゲート電極の中央部７ａを覆い且つ低フリッカノイズトランジスタ形成領域３０のソース・ドレイン領域を開口した第２のレジストパターン１２ａを形成する。次いで、第２のレジストパターン１２ａ、ゲート電極７ｃ及びサイドウォール８をマスクとしてシリコン基板１にＰ型不純物イオン１１ａを注入することにより、第１及び第２のＰ−型低濃度不純物層３ａ，３ｂ内で且つ第１及び第２のＰ−型低濃度不純物層３ａ，３ｂの深さより浅い領域にソース領域及びドレイン領域のＰ型層１３ａ，１３ｂを形成するとともに、ＰＭＯＳトランジスタ形成領域３１のソース領域及びドレイン領域のＰ型層１３ｃ，１３ｄを形成する。
【００３０】
次いで、図２（ｃ）に示すように、第２のレジストパターン１２ａを剥離する。これにより、同一のシリコン基板１には低フリッカノイズトランジスタ及びＰＭＯＳトランジスタが混載され、デュアルゲートプロセスに容易に混載が可能となる。低フリッカノイズトランジスタは埋め込みチャネル構造のトランジスタであり、ＰＭＯＳトランジスタは表面チャネル構造のトランジスタである。
【００３１】
このようにして作製された図２（ｃ）に示す半導体装置の平面図を図３に示している。
図２（ｃ）及び図３に示すように、半導体装置は低フリッカノイズトランジスタ形成領域３０及びＰＭＯＳトランジスタ形成領域３１を備えたシリコン基板１を有している。
【００３２】
このシリコン基板１の低フリッカノイズトランジスタ形成領域３０には第１及び第２のＰ−型低濃度不純物層３ａ，３ｂが形成されている。シリコン基板１には第１及び第２のＰ−型低濃度不純物層３ａ，３ｂの相互間に位置する埋め込みチャネル層５が形成されている。第１及び第２のＰ−型低濃度不純物層３ａ，３ｂそれぞれと埋め込みチャネル層５との境界は、ゲート電極７におけるＮ型不純物が導入された領域７ａの下方の内側に位置している。この埋め込みチャネル層５の上方に位置するシリコン基板１の表面上にゲート絶縁膜６を介してゲート電極７が形成されており、このゲート電極７の中央部７ａにはＮ型不純物が導入されている。第１のＰ−型低濃度不純物層３ａ内における深さが浅い領域にはソース領域及びドレイン領域の一方のＰ型層１３ａが形成されており、第２のＰ−型低濃度不純物層３ｂ内における深さが浅い領域にはソース領域及びドレイン領域の他方のＰ型層１３ｂが形成されている。また、低フリッカノイズトランジスタは、図３に示すようにアクティブ領域（フィールド）１５ａ及びオフセット領域３を有している。
【００３３】
また、シリコン基板１のＰＭＯＳトランジスタ形成領域３１にはＰＭＯＳトランジスタが形成されている。このＰＭＯＳトランジスタは、ゲート電極７ｃ、ゲート絶縁膜６、ソース領域及びドレイン領域のＰ型層１３ｃ，１３ｄ及びＬＤＤ領域のＰ型層４を有している。また、ＰＭＯＳトランジスタは、図３に示すようにアクティブ領域（フィールド）１５ｂ及びオフセット領域３を有している。
【００３４】
上記第１の実施形態によれば、シリコン基板１に深さの深い第１及び第２のＰ−型低濃度不純物層（ＤＤＤ）３ａ，３ｂを形成し、第１及び第２のＰ−型低濃度不純物層３ａ，３ｂの相互間に位置する埋め込みチャネル層５をシリコン基板１に形成し、ゲート電極７の中央部７ａにＮ型不純物を導入している。従って、埋め込みチャネル層５によってゲート絶縁膜の下方にトランジスタの電流経路を形成することができ、ゲート電極７をＮ型とすることでトランジスタの電流経路をさらに下方に押し下げることができる。その結果、ゲート絶縁膜とチャネル層との界面で発生しやすいフリッカノイズを低減することができる。具体的には、ゲート絶縁膜の厚さが７０オングストロームの場合、フリッカノイズを従来のトランジスタに比べて１／２０に軽減することができる。これにより、フリッカノイズを低減する領域のトランジスタ面積を縮小することが可能となり、製品の小型化が実現できる。
【００３５】
また、本実施形態による低フリッカノイズトランジスタを、例えば微小電流が流れるアンプを構成する半導体回路に使用し、その他の部分にデュアルゲートの表面チャネル構造トランジスタを使用することが好ましい。
【００３６】
また、本実施形態では、既存のトランジスタに低フリッカノイズトランジスタを混載する場合、既存のトランジスタ形成プロセスに対し、イオン注入工程とデザインの変更のみにより、埋め込みチャネル構造のトランジスタと表面チャネル構造のトランジスタを容易に同一基板上に混載して形成することが可能となる。
【００３７】
（第２の実施形態）
図４は、本発明の第２の実施形態による半導体装置における低フリッカノイズトランジスタを示す断面図である。図４に示す低フリッカノイズトランジスタは、図１及び図２に示す低フリッカノイズトランジスタ形成領域３０に形成されるトランジスタである。図４において図１及び図２と同一部分には同一符合を付し、同一部分の説明は省略する。
【００３８】
第１の実施形態と同様の方法で、シリコン基板１の表面上に素子分離膜としてのＬＯＣＯＳ酸化膜２を形成する際に、図４に示すように、ＬＯＣＯＳ酸化膜２ａを形成するとともに第１及び第２のＬＯＣＯＳオフセット酸化膜２ａを形成する。
【００３９】
次いで、第１の実施形態と同様の方法で、第１のＬＯＣＯＳオフセット酸化膜３ａの下に位置するシリコン基板１に第１のＰ−型低濃度不純物層３ａを形成するとともに、第２のＬＯＣＯＳオフセット酸化膜２ａの下に位置するシリコン基板１に第２のＰ−型低濃度不純物層３ｂを形成する。
【００４０】
次いで、第１及び第２のＰ−型低濃度不純物層の相互間に位置しつつシリコン基板１に埋め込まれた埋め込みチャネル層５を形成する。次いで、埋め込みチャネル層５の上方に位置するシリコン基板及びＰＭＯＳトランジスタ形成領域に位置するシリコン基板１それぞれの表面上にゲート絶縁膜６を介してポリシリコン膜からなるゲート電極７ｄを形成する。
【００４１】
次いで、ＰＭＯＳトランジスタ形成領域３１のゲート電極７ｃをマスクとしてシリコン基板１にＰ型不純物イオンを注入することにより、ＰＭＯＳトランジスタのＬＤＤ領域のＰ型層４を形成する（図１（ｄ）参照）。
【００４２】
次いで、低フリッカノイズトランジスタ形成領域３０及びＰＭＯＳトランジスタ形成領域３１それぞれのゲート電極の側壁にサイドウォール８を形成する。次いで、ＰＭＯＳトランジスタ形成領域３１を第１のレジストパターン９で覆いながら低フリッカノイズトランジスタ形成領域３０のゲート電極７ｄにＮ型不純物イオンを注入する（図２（ａ）参照）。
【００４３】
次いで、Ｎ型不純物が導入されたゲート電極７ｄを第２のレジストパターン１２ａで覆いながら低フリッカノイズトランジスタ形成領域３０及びＰＭＯＳトランジスタ形成領域３１それぞれのゲート電極及びサイドウォール８をマスクとしてシリコン基板１にＰ型不純物イオンを注入する（図２（ｂ）参照）。これにより、第１のＰ−型低濃度不純物層３ａ及び第１のＬＯＣＯＳオフセット酸化膜２ａの外側に位置し且つ第１のＰ−型低濃度不純物層３ａに繋げられ且つ第１のＰ−型低濃度不純物層３ａの深さより浅い領域にソース領域及びドレイン領域の一方のＰ型層１３ａを形成し、第２のＰ−型低濃度不純物層３ｂ及び第２のＬＯＣＯＳオフセット酸化膜２ａの外側に位置し且つ第２のＰ−型低濃度不純物層３ｂに繋げられ且つ第２のＰ−型低濃度不純物層３ｂの深さより浅い領域にソース領域及びドレイン領域の他方のＰ型層１３ｂを形成するとともに、ＰＭＯＳトランジスタ形成領域３１のソース領域及びドレイン領域のＰ型層１３ｃ，１３ｄを形成する。
【００４４】
以上、本発明の第２の実施形態においても第１の実施の形態と同様の効果を得ることができる。
【符号の説明】
【００４５】
１…シリコン基板、２…ＬＯＣＯＳ酸化膜、３…オフセット領域、３ａ，３ｂ…第１及び第２のＰ−型低濃度不純物層（ＤＤＤ）、４…ＬＤＤ領域のＰ型層、５…埋め込みチャネル層、６…ゲート絶縁膜、７，７ｃ，７ｄ…ゲート電極、７ａ…ゲート電極の中央部、８…サイドウォール、９…第１のレジストパターン、１１ａ…Ｐ型不純物イオン、１１…Ｓｉ基板、１２ａ…第２のレジストパターン、１２…素子分離用のＳｉＯ2膜、１３ａ〜１３ｄ…ソース領域及びドレイン領域のＰ型層、１３…ＰＭＯＳトランジスタ、１４…Ｎウェル、１５ａ，１５ｂ…アクティブ領域（フィールド）、１５…ＳｉＯ2膜、１６…Ｎ＋型の多結晶Ｓｉ膜、１７…ＷＳｉｘ膜、１８…ゲート電極、２１…ＳｉＯ2膜、２２…Ｐ−−領域、２３…Ｐ−領域、２４…Ｎ−領域、２５…Ｐ＋領域、３０…低フリッカノイズのＰＭＯＳトランジスタ形成領域、３１…デュアルゲートのトランジスタのＰＭＯＳトランジスタ形成領域
【図１】
0005434489.tif 000002
【図２】
0005434489.tif 000003
【図３】
0005434489.tif 000004
【図４】
0005434489.tif 000005
【図５】
0005434489.tif 000006