(57)【特許請求の範囲】
【請求項１】
行アドレス信号の変化に反応する第１検出パルスを生成する第１アドレス遷移検出器と、列アドレス信号の変化に反応する第２検出パルスを生成する第２アドレス遷移検出器と、前記第１検出パルスに基づいて、ブースト電圧を用いて選択電圧を生成するとともに、前記第１検出パルスと前記第２検出パルスの間の遅延時間に基づいて、前記ブースト電圧を用いて前記選択電圧を生成するかどうかを決定するブースト操作ユニットとを含むワード線ブースト回路。
【請求項２】
前記ブースト操作ユニットが、前記第１検出パルスに基づいて、ブーストパルスとイネーブルパルスを順番に生成するとともに、前記遅延時間に基づいて、前記ブーストパルスと前記イネーブルパルスを順番に生成するかどうかを決定するコントローラと、前記ブーストパルスに基づいて、前記ブースト電圧を生成するブースターと、前記イネーブルパルスに基づいて、前記選択電圧を前記ブースト電圧に切り替えるスイッチ素子とを含む請求項１記載のワード線ブースト回路。
【請求項３】
前記スイッチ素子が、前記第１検出パルスまたは前記第２検出パルスに基づいて、前記選択電圧を参照電圧に切り替える請求項２記載のワード線ブースト回路。
【請求項４】
前記遅延時間が所定の時間よりも長い時、前記コントローラが、前記ブーストパルスと前記イネーブルパルスを順番に生成し、前記遅延時間が前記所定の時間よりも短いか等しい時、前記コントローラが、前記ブーストパルスを生成しない請求項２記載のワード線ブースト回路。
【請求項５】
前記コントローラが、前記第１検出パルスを受信した時に再計数を行い、前記第２検出パルスを受信した時に計数値を生成する計数装置を含み、前記コントローラが、前記計数値に基づいて、前記遅延時間の大きさを決定する請求項２記載のワード線ブースト回路。
【請求項６】
前記ブースターが、接地電圧を受信するソースを有する第１ＰＭＯＳトランジスタと、前記接地電圧を受信するソース、前記第１ＰＭＯＳトランジスタのドレインに電気接続されたゲート、および前記第１ＰＭＯＳトランジスタのゲートに電気接続されたドレインを有し、前記ブースト電圧を生成する第２ＰＭＯＳトランジスタと、前記第１ＰＭＯＳトランジスタの前記ドレインに電気接続された第１端を有する第１コンデンサと、前記第２ＰＭＯＳトランジスタの前記ドレインに電気接続された第１端を有する第２コンデンサと、ブーストクロック信号を受信する入力端、および前記第１コンデンサの第２端に電気接続された出力端を有する第１インバータと、前記第１インバータの前記出力端に電気接続された入力端、および前記第２コンデンサの第２端に電気接続された出力端を有する第２インバータとを含む請求項２記載のワード線ブースト回路。
【請求項７】
前記遅延時間が所定の時間よりも長い時、前記ブースト操作ユニットが、前記ブースト電圧を用いて前記選択電圧を生成し、前記遅延時間が前記所定の時間よりも短いか等しい時、前記ブースト操作ユニットが、前記ブースト電圧を再生成しない請求項１記載のワード線ブースト回路。
【請求項８】
行アドレス信号に基づいて、第１検出パルスを生成するかどうかを決定する第１アドレス遷移検出器と、列アドレス信号に基づいて、第２検出パルスを生成するかどうかを決定する第２アドレス遷移検出器と、前記第１検出パルスに基づいて、選択電圧をブースト電圧に切り替えるとともに、前記第１検出パルスと前記第２検出パルスの間の遅延時間に基づいて、前記選択電圧を前記ブースト電圧に切り替えるかどうかを決定するブースト操作ユニットとを含むワード線ブースト回路。
【請求項９】
前記ブースト操作ユニットが、前記第１検出パルスに基づいて、ブーストパルスとイネーブルパルスを順番に生成するとともに、前記遅延時間に基づいて、前記ブーストパルスと前記イネーブルパルスを順番に生成するかどうかを決定するコントローラと、前記ブーストパルスに基づいて、前記ブースト電圧を生成するブースターと、前記イネーブルパルスに基づいて、前記選択電圧を前記ブースト電圧に切り替えるスイッチ素子とを含む請求項８記載のワード線ブースト回路。
【請求項１０】
前記スイッチ素子が、前記第１検出パルスまたは前記第２検出パルスに基づいて、前記選択電圧を参照電圧に切り替える請求項９記載のワード線ブースト回路。
【請求項１１】
前記遅延時間が所定の時間よりも長い時、前記コントローラが、前記ブーストパルスと前記イネーブルパルスを順番に生成し、前記遅延時間が前記所定の時間よりも短いか等しい時、前記コントローラが、前記ブーストパルスを生成しない請求項９記載のワード線ブースト回路。
【請求項１２】
前記コントローラが、前記第１検出パルスを受信した時に再計数を行い、前記第２検出パルスを受信した時に計数値を生成する計数装置を含み、前記コントローラが、前記計数値に基づいて、前記遅延時間の大きさを決定する請求項９記載のワード線ブースト回路。
【請求項１３】
前記ブースターが、接地電圧を受信するソースを有する第１ＰＭＯＳトランジスタと、前記接地電圧を受信するソース、前記第１ＰＭＯＳトランジスタのドレインに電気接続されたゲート、および前記第１ＰＭＯＳトランジスタのゲートに電気接続されたドレインを有し、前記ブースト電圧を生成する第２ＰＭＯＳトランジスタと、前記第１ＰＭＯＳトランジスタの前記ドレインに電気接続された第１端を有する第１コンデンサと、前記第２ＰＭＯＳトランジスタの前記ドレインに電気接続された第１端を有する第２コンデンサと、ブーストクロック信号を受信する入力端、および前記第１コンデンサの第２端に電気接続された出力端を有する第１インバータと、前記第１インバータの前記出力端に電気接続された入力端、および前記第２コンデンサの第２端に電気接続された出力端を有する第２インバータとを含む請求項９記載のワード線ブースト回路。
【請求項１４】
前記遅延時間が所定の時間よりも長い時、前記ブースト操作ユニットが、前記選択電圧を前記ブースト電圧に切り替え、前記遅延時間が前記所定の時間よりも短いか等しい時、前記ブースト操作ユニットが、前記ブースト電圧の再生成を停止する請求項８記載のワード線ブースト回路。
【請求項１５】
選択されたメモリセルをワード線アドレスとビット線アドレスによって指定するメモリアレイにおいてブースト電圧をブーストするために用いるワード線ブースト回路であって、前記ワード線アドレスの変化を検出する第１アドレス遷移検出器と、前記ビット線アドレスの変化を検出する第２アドレス遷移検出器と、前記第１アドレス遷移検出器と前記第２アドレス遷移検出器の検出結果に基づいて、ブーストクロック信号を生成するブースト操作ユニットとを含み、前記ブーストクロック信号が、前記選択されたメモリセルが前記同じワード線アドレスで指定された時に使用停止(disable)になり、
前記ワード線アドレスの前記変化が検出された時に、前記第１アドレス遷移検出器が第１検出パルスを生成し、前記ビット線アドレスの前記変化が検出された時に、前記第２アドレス遷移検出器が第２検出パルスを生成し、
前記ブースト操作ユニットが、前記第１検出パルスに基づいて、前記ブーストクロック信号を使用可能(enable)にして、イネーブルパルスを生成するとともに、前記第１検出パルスと前記第２検出パルスの間の遅延時間に基づいて、前記ブーストクロック信号を使用可能(enable)にして前記イネーブルパルスを生成するかどうかを決定するコントローラと、前記ブーストクロック信号に基づいて、前記ブースト電圧を生成するブースターと、前記イネーブルパルスに基づいて、前記選択されたメモリセルに印加される選択電圧を前記ブースト電圧に切り替えるスイッチ素子とを含む、ワード線ブースト回路。
【請求項１６】
前記スイッチ素子が、前記第１検出パルスまたは前記第２検出パルスに基づいて、前記選択電圧を参照電圧に切り替える請求項１５記載のワード線ブースト回路。
【請求項１７】
前記遅延時間が所定の時間よりも長い時、前記コントローラが、前記ブーストクロック信号を使用可能(enable)にして、前記イネーブルパルスを生成し、前記遅延時間が前記所定の時間よりも短いか等しい時、前記コントローラが、前記ブーストクロック信号を使用停止(disable)にする請求項１５記載のワード線ブースト回路。
【請求項１８】
前記コントローラが、前記第１検出パルスを受信した時に再計数を行い、前記第２検出パルスを受信した時に計数値を生成する計数装置を含み、前記コントローラが、前記計数値に基づいて、前記遅延時間の大きさを決定する請求項１５記載のワード線ブースト回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ブースト回路（boost circuit）に関するものであり、特に、ワード線ブースト回路（word line boost circuit）に関するものである。
【背景技術】
【０００２】
図１は、従来のメモリユニットの読み出し中のバイアス模式図である。図１を参照すると、従来のメモリユニット１００は、選択トランジスタＭＳ１と、メモリセルＭＣ１とを含む。読み出し操作中、ワード線ドライバ（図示せず）がワード線ＷＬ１に−１．２Ｖの選択電圧を提供して、ソース線ＳＬ１に１．８Ｖの電圧が印加されて、選択トランジスタＭＳ１がオンになる。さらに、１．８Ｖおよび０．３Ｖの電圧がそれぞれ制御線ＣＬ１およびビット線ＢＬ１に印加される。このように、メモリ素子の検出回路は、検出電流１０１の大きさに基づいて、メモリセルＭＣ１の状態を決定することができる。
【０００３】
さらに、読み出し操作の前に、ワード線ドライバは、ワード線ＷＬ１に１．８Ｖの操作電圧を提供する。つまり、読み出し操作の間、ワード線ドライバは、操作電圧（１．８Ｖ）よりも低い選択電圧（−１．２Ｖ）をワード線ＷＬ１に提供しなければならない。そのため、実際の応用では、メモリ素子は、ワード線ブースト回路を含み、ワード線ブースト回路は、負（negative）のブーストを行う方法で選択電圧を生成する。一般的に、従来のワード線ブースト回路は、アドレス遷移検出器（address transfer detector）を介して、列‐行アドレス信号（column-row address signal）の変化を検出する。列‐行アドレス信号が変化した時、従来のワード線ブースト回路内のブースターは、−１．２Ｖのブースト電圧を生成するため、従来のワード線ブースト回路は、このブースト電圧を用いて、選択電圧を生成することができる。
【０００４】
例えば、図２は、従来のワード線ブースト回路の信号波形図である。列‐行アドレス信号ＰＡ１は、１２のビットを有するが、列‐行アドレス信号ＰＡ１の前の４つのビットＰＡＹ＜０＞〜ＰＡＹ＜３＞と第１２ビットＰＡＸ＜１１＞のみを図２に示してある。さらに、列‐行アドレス信号ＰＡ１の前の５つのビットは、ビット線アドレス（ＢＬアドレス）を示すために使用され、残りの７つのビットは、ワード線アドレス（ＷＬアドレス）を示すために使用される。また、ＫＩＣＫＢは、ブースト操作のタイミングを決定するブーストパルス（boost pulse）によって形成されたブーストクロック信号（boost clock signal）を示し、ＶＢＢは、従来のワード線ブースト回路のブースターの出力信号を示し、ＥＮＢＯＯＳＴは、切り替え操作のタイミングを決定するイネーブルパルス（enable pulse）によって形成された信号を示し、ＺＷＬは、ワード線ＷＬ１が受信した信号を示す。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
図２に示すように、時点ｔ２１とｔ２２の間の期間中、選択されたメモリユニットの行アドレスは変化しないため、同じワード線ＷＬ１を選択する。しかし、選択されたメモリユニットの行アドレスが変化しなくても、メモリユニットの列アドレスは変化するため、従来のワード線ブースト回路は、ブーストパルスＰ２１〜Ｐ２５に基づいて、ブースト操作を継続的に行い、信号ＥＮＢＯＯＳＴにイネーブルパルスを生成し続けて、出力信号ＶＢＢを０Ｖから−１．２Ｖに切り替える。そのため、実際の操作では、従来のワード線ブースト回路は、電力消費量が非常に高い。
【課題を解決するための手段】
【０００６】
本発明は、第１アドレス遷移検出器と、第２アドレス遷移検出器と、ブースト操作ユニットとを含むワード線ブースト回路を提供する。第１アドレス遷移検出器は、行アドレス信号の変化に反応する第１検出パルスを生成する。第２アドレス遷移検出器は、列アドレス信号の変化に反応する第２検出パルスを生成する。さらに、ブースト操作ユニットは、第１検出パルスに基づいて、ブースト電圧を用いて選択電圧を生成するとともに、第１検出パルスと第２検出パルスの間の遅延時間に基づいて、ブースト電圧を用いて選択電圧を生成するかどうかを決定する。
【０００７】
本発明のある実施形態中、ブースト操作ユニットは、コントローラと、ブースターと、スイッチ素子とを含む。コントローラは、第１検出パルスに基づいて、ブーストパルスとイネーブルパルスを順番に生成するとともに、遅延時間に基づいて、ブーストパルスとイネーブルパルスを順番に生成するかどうかを決定する。ブースターは、ブーストパルスに基づいて、ブースト電圧を生成する。スイッチ素子は、イネーブルパルスに基づいて、選択電圧をブースト電圧に切り替える。
【０００８】
本発明のある実施形態中、遅延時間が所定の時間よりも長い時、コントローラは、ブーストパルスとイネーブルパルスを順番に生成する。また、遅延時間が所定の時間よりも短いか等しい時、コントローラは、ブーストパルスを生成しない。
【０００９】
本発明のある実施形態中、遅延時間が所定の時間よりも長い時、ブースト操作ユニットは、ブースト電圧を用いて選択電圧を生成する。また、遅延時間が所定の時間よりも短いか等しい時、ブースト操作ユニットは、ブースト電圧を再生成しない。
【００１０】
本発明は、第１アドレス遷移検出器と、第２アドレス遷移検出器と、ブースト操作ユニットとを含むワード線ブースト回路を提供する。第１アドレス遷移検出器は、行アドレス信号に基づいて、第１検出パルスを生成するかどうかを決定する。第２アドレス遷移検出器は、列アドレス信号に基づいて、第２検出パルスを生成するかどうかを決定する。また、ブースト操作ユニットは、第１検出パルスに基づいて、選択電圧をブースト電圧に切り替えるとともに、第１検出パルスと第２検出パルスの間の遅延時間に基づいて、選択電圧をブースト電圧に切り替えるかどうかを決定する。
【００１１】
本発明のある実施形態中、遅延時間が所定の時間よりも長い時、ブースト操作ユニットは、選択電圧をブースト電圧に切り替える。また、遅延時間が所定の時間よりも短いか等しい時、ブースト操作ユニットは、ブースト電圧の再生成を停止する。
【００１２】
本発明は、選択されたメモリセルをワード線アドレスとビット線アドレスによって指定するメモリアレイにおいて、ブースト電圧をブーストするためのワード線ブースト回路を提供する。ワード線ブースト回路は、第１アドレス遷移検出器と、第２アドレス遷移検出器と、ブースト操作ユニットとを含む。第１アドレス遷移検出器は、ワード線アドレスの変化を検出する。第２アドレス遷移検出器は、ビット線アドレスの変化を検出する。ブースト操作ユニットは、第１アドレス遷移検出器と第２アドレス遷移検出器の検出結果に基づいて、ブーストクロック信号を生成する。ブーストクロック信号は、選択されたメモリセルが同じワード線アドレスで指定された時に使用停止（disable）になる。
【発明の効果】
【００１３】
以上のように、本発明は、選択されたメモリセルの列アドレスが変化した時にブースト操作ユニットがブースト操作を選択的に行うため、ワード線ブースト回路の電力消費量を減らすことができる。
【図面の簡単な説明】
【００１４】
【図１】従来のメモリユニットの読み出し中のバイアス模式図である。
【図２】従来のワード線ブースト回路の信号波形図である。
【図３】本発明の実施形態に係るワード線ブースト回路のブロック模式図である。
【図４】本発明の実施形態に係るワード線ブースト回路のタイミング図である。
【図５】本発明の実施形態に係るブースト操作ユニットのブロック図である。
【図６】ブースト操作ユニットの信号波形図である。
【図７】本発明の実施形態に係るブースターの回路図である。
【図８】本発明の実施形態に係るメモリ素子の部分回路図である。
【発明を実施するための形態】
【００１５】
図３は、本発明の実施形態に係るワード線ブースト回路のブロック模式図である。図３を参照すると、実際の応用では、ワード線ブースト回路３００は、ワード線ドライバ３０１に選択電圧ＶＢＷを提供するために使用され、ワード線ドライバ３０１は、さらに、操作電圧ＶＰＰを受信する。このように、ワード線ドライバ３０１は、行アドレス信号ＰＡＸおよび列アドレス信号ＰＡＹに基づいて、ワード線ＷＬ（ｉ）に選択電圧ＶＢＷまたは操作電圧ＶＰＰを選択的に提供することができる。また、行アドレス信号ＰＡＸは、ワード線アドレスを表示するために使用され、列アドレス信号ＰＡＹは、ビット線アドレスを表示するために使用される。ワード線アドレスおよびビット線アドレスによって、メモリアレイにおいて選択されたメモリセルを指定する。
【００１６】
図３を参照すると、ワード線ブースト回路３００は、第１アドレス遷移検出器３１０と、第２アドレス遷移検出器３２０と、ブースト操作ユニット３３０とを含む。第１アドレス遷移検出器３１０および第２アドレス遷移検出器３２０は、ブースト操作ユニット３３０に電気接続される。
【００１７】
操作中、第１アドレス遷移検出器３１０は、行アドレス信号ＰＡＸに基づいて、第１検出パルスＡＴＤＸを生成するかどうかを決定する。例えば、行アドレス信号ＰＡＸが変化した時、第１アドレス遷移検出器３１０は、行アドレス信号ＰＡＸの変化に反応する第１検出パルスＡＴＤＸを生成する。つまり、第１アドレス遷移検出器３１０は、ワード線アドレスの変化を検出する。行アドレス信号ＰＡＸが異なるワード線を選択するよう使用された時、すなわち、ワード線アドレスが変化した時、ワード線アドレスの変化を第１アドレス遷移検出器３１０で検出し、その後、第１アドレス遷移検出器３１０が第１検出パルスＡＴＤＸを生成する。
【００１８】
一方、第２アドレス遷移検出器３２０は、列アドレス信号ＰＡＹに基づいて、第２検出パルスＡＴＤＹを生成するかどうかを決定する。例えば、列アドレス信号ＰＡＹが変化した時、第２アドレス遷移検出器３２０は、列アドレス信号ＰＡＹの変化に反応する第２検出パルスＡＴＤＹを生成する。つまり、第２アドレス遷移検出器３２０は、ビット線アドレスの変化を検出する。列アドレス信号ＰＡＹが異なるビット線を選択するよう使用された時、すなわち、ビット線アドレスが変化した時、ビット線アドレスの変化を第２アドレス遷移検出器３２０で検出し、その後、第２アドレス遷移検出器３２０が第２検出パルスＡＴＤＹを生成する。
【００１９】
さらに、ブースト操作ユニット３３０は、第１検出パルスＡＴＤＸに基づいて、ブースト電圧を用いて選択電圧ＶＢＷを生成する。また、ブースト操作ユニット３３０は、ブーストクロック信号を使用可能（enable）にすることによってブースト操作を行い、ブースト電圧を生成する。例えば、行アドレス信号ＰＡＸが異なるワード線を選択した時、ブースト操作ユニット３３０は、ブーストクロック信号を使用可能にしてブースト操作を行い、ブースト電圧を生成する。さらに、ブースト操作ユニット３３０は、選択電圧ＶＢＷをブースト電圧に切り替えて、操作電圧ＶＰＰよりも高いまたは低い選択電圧ＶＢＷを提供する。つまり、ある実施形態において、行アドレス信号ＰＡＸが異なるワード線を選択した時、ブースト操作ユニット３３０は、第１検出パルスＡＴＤＸに基づいて、選択電圧ＶＢＷをブースト電圧に切り替える。
【００２０】
一方、行アドレス信号ＰＡＸと列アドレス信号ＰＡＹが順番に変化した時、ブースト操作ユニット３３０は、第１検出パルスＡＴＤＸと第２検出パルスＡＴＤＹの間の遅延時間に基づいて、ブースト電圧を用いて選択電圧ＶＢＷを生成するかどうかを決定する。例えば、行アドレス信号ＰＡＸが変化した後に列アドレス信号ＰＡＹが変化した時、すなわち、第１検出パルスＡＴＤＸの後に第２検出パルスＡＴＤＹが生成された時、ブースト操作ユニット３３０は、検出パルスＡＴＤＸとＡＴＤＹの間の遅延時間を計算する。つまり、パルスＡＴＤＸとＡＴＤＹの間の時間差を検出する。
【００２１】
さらに、遅延時間が所定の時間（例えば、１μｓ）よりも長い場合、ブースト操作ユニット３３０は、ブーストクロック信号を使用可能にしてブースト電圧を生成し、ブースト電圧を用いて選択電圧ＶＢＷを生成する。つまり、ある実施形態において、ブースト操作ユニット３３０は、選択電圧ＶＢＷをブースト電圧に切り替える。逆に、遅延時間が所定の時間よりも短いか等しい場合、ブースト操作ユニット３３０は、ブーストクロック信号を使用停止にしてブースト電圧の生成を停止する。つまり、ある実施形態において、ブースト操作ユニット３３０は、選択電圧ＶＢＷを切り替えない。
【００２２】
このように、行アドレス信号ＰＡＸが異なるワード線を選択した時、すなわち、選択されたメモリユニットの行アドレスが変化した時、ブースト操作ユニット３３０は、ブースト操作を行う。しかし、列アドレス信号ＰＡＹが異なるビット線を選択した時、すなわち、選択されたメモリユニットの列アドレスが変化した時、ブースト操作ユニット３３０は、ブースト操作を選択的に行うため、ワード線ブースト回路３００の電力消費量を減らすことができる。
【００２３】
例えば、図４は、本発明の実施形態に係るワード線ブースト回路のタイミング図である。列アドレス信号ＰＡＹは、５つのビットを有するが、列アドレス信号ＰＡＹの前の４つのビットＰＡＹ＜０＞〜ＰＡＹ＜３＞のみを図４に示してある。また、行アドレス信号ＰＡＸは、７つのビットを有するが、行アドレス信号ＰＡＸの第１ビットＰＡＹ＜０＞のみを図４に示してある。さらに、ＫＩＣＫＢは、ブースト操作のタイミングを決定するブーストパルスによって形成されたブーストクロック信号を示し、ＶＢＢは、ブースト操作ユニット３３０のブースターの出力信号を示し、ＥＮＢＯＯＳＴは、切り替え操作のタイミングを決定するイネーブルパルスによって形成された信号を示し、ＺＷＬは、ワード線ＷＬ（ｉ）が受信した信号を示す。
【００２４】
図４に示すように、時点ｔ４１とｔ４２の間の期間中、行アドレス信号ＰＡＸは変化しないため、同じワード線ＷＬ（ｉ）を選択する。また、時点ｔ４１とｔ４２の間の期間中、列アドレス信号ＰＡＹの前の３つのビットＰＡＹ＜０＞〜ＰＡＹ＜２＞が変化するため、第２アドレス遷移検出器３２０は、複数の第２検出パルスＡＴＤＹを順番に生成する。さらに、ブースト操作ユニット３３０は、それぞれの第２検出パルスＡＴＤＹと前の第１検出パルスＡＴＤＸを比較して、複数の遅延時間を得る。そして、複数の遅延時間がいずれも所定の時間よりも小さい場合、時点ｔ４１とｔ４２の間、ブーストクロック信号ＫＩＣＫＢにおいてブーストパルスが発生しないため、ブースト操作ユニット３３０のブースターは、この期間の間ブースト操作を行わない。また、時点ｔ４１とｔ４２の間、信号ＥＮＢＯＯＳＴにおいてイネーブル信号が発生しない、つまり、信号ＥＮＢＯＯＳＴのレベルが変化しないため、ブースト操作ユニット３３０は、選択電圧ＶＢＷを切り替えない。このようにして、ワード線ブースト回路３００の電力消費量を減らすことができる。
【００２５】
それから、行アドレス信号ＰＡＸの第１ビットＰＡＸ＜０＞が時点ｔ４２で変化する。その時、第１アドレス遷移検出器３１０は、新しい第１検出パルスＡＴＤＸを生成し、ブースト操作ユニット３３０は、新しい第１検出パルスＡＴＤＸに基づいて、ブーストパルスＰ４１を生成する。そのため、時点ｔ４２とｔ４３の間の期間中、ブースト操作ユニット３３０のブースターは、ブーストパルスＰ４１に基づいて負のブースト操作を行うことによって、出力信号ＶＢＢを接地電圧ＶＳＳからブースト電なるＶＢ４に切り替える。また、ワード線ＷＬ（ｉ）に行アドレス信号ＰＡＸが送られないため、ワード線ドライバ３１０が、ワード線ＷＬ（ｉ）に操作電圧ＶＰＰを提供する。
【００２６】
本発明の精神を当業者に完全に理解してもらうため、本発明の詳細について以下に説明する。図５は、本発明の実施形態に係るブースト操作ユニットのブロック図であり、図６は、ブースト操作ユニットの信号波形図である。ブースト操作ユニットの詳細な操作手順について、図５および図６を参照しながら以下に説明する。
【００２７】
ブースト操作ユニット３３０は、さらに、コントローラ５１０と、ブースター５２０と、スイッチ素子５３０とを含み、コントローラ５１０は、計数装置５１１を含む。コントローラ５１０は、ブースター５２０に電気接続され、スイッチ素子５３０は、ブースター５２０およびコントローラ５１０に電気接続される。操作中、行アドレス信号ＰＡＸが変化した時、コントローラ５１０は、第１検出パルスＡＴＤＸに基づいて、ブーストパルスＰ４１とイネーブルパルスＰ４２を順番に生成する。図６のＳＴＤＸは、第１検出パルスＡＴＤＸによって形成された第１検出信号を示し、ＫＩＣＫＢは、ブーストパルスＰ４１によって形成されたブーストクロック信号を示し、ＥＮＢＯＯＳＴは、イネーブルパルスＰ４２によって形成された信号を示す。
【００２８】
また、ブースター５２０は、ブーストパルスＰ４１に基づいてブースト操作を行い、ブースト電圧ＶＢ４を生成する。ブースター５２０の詳細構造について、さらに、以下に説明する。図７は、本発明の実施形態に係るブースターの回路図である。図７を参照すると、ブースター５２０は、ＰＭＯＳ（P-channel metal oxide semiconductor）トランジスタＭＰ７１と、ＰＭＯＳトランジスタＭＰ７２と、ＮＭＯＳ（N-channel metal oxide semiconductor）トランジスタＭＮ７１によって形成されたコンデンサＣ７１と、ＮＭＯＳトランジスタＭＮ７２によって形成されたコンデンサＣ７２と、インバータ７１０と、インバータ７２０とを含む。ＰＭＯＳトランジスタＭＰ７１およびＭＰ７２のソースは、接地電圧ＶＳＳを受信し、ＰＭＯＳトランジスタＭＰ７１およびＭＰ７２のドレインは、それぞれコンデンサＣ７１およびＣ７２の第１端に接続される。
【００２９】
さらに、ＰＭＯＳトランジスタＭＰ７１のゲートは、ＰＭＯＳトランジスタＭＰ７２のドレインに電気接続され、ＰＭＯＳトランジスタＭＰ７２のゲートは、ＰＭＯＳトランジスタＭＰ７１のドレインに電気接続される。また、インバータ７１０の入力端は、ブーストクロック信号ＫＩＣＫＢを受信し、インバータ７１０の出力端は、コンデンサＣ７１の第２端に電気接続される。インバータ７２０の入力端は、インバータ７１０の出力端に電気接続され、インバータ７２０の出力端は、コンデンサＣ７２の第２端に電気接続される。操作中、ブーストクロック信号ＫＩＣＫＢのブーストパルスが入力された時、インバータ７１０および７２０は、それぞれコンデンサＣ７１およびＣ７２の第２端を異なる電圧レベルに引き上げる。その時、コンデンサＣ７１およびＣ７２の第１端の電圧レベルがそれに基づいて変化し、ブースト電圧ＶＢ４を生成する。
【００３０】
図６を参照すると、ブースター５２０は、負のブースト操作を行うため、ブースター５２０の出力信号ＶＢＢが接地電圧ＶＳＳからブースト電圧ＶＢ４に切り替えられる。また、スイッチ素子５３０は、イネーブルパルスＰ４２に基づいて、選択電圧ＶＢＷをブースト電圧ＶＢ４に切り替える。このように、行アドレス信号ＰＡＸによって指定されたワード線に印加された信号ＺＷＬｊは、ワード線ドライバを介して、操作電圧ＶＰＰからブースト電圧ＶＢ４に切り替えられる。また、行アドレス信号ＰＡＸによってその前に指定されたワード線に印加された信号ＺＷＬｉは、ブースト電圧ＶＢ４から操作電圧ＶＰＰに切り替えられる。
【００３１】
ある実施形態において、スイッチ素子５３０は、さらに、第１検出パルスＡＴＤＸおよび第２検出パルスＡＴＤＹを受信する。このように、コントローラ５１０が第１検出パルスＡＴＤＸに基づいてブーストパルスＰ４１およびイネーブルパルスＰ４２を生成した時、スイッチ素子５３０は、さらに、選択電圧ＶＢＷをブースト電圧ＶＢ４に切り替える前に、第１検出パルスＡＴＤＸに基づいて、選択電圧ＶＢＷを参照電圧ＶＲＥＦに切り替えることができる。このように、図６に示すように、ワード線の信号ＺＷＬｊを操作電圧ＶＰＰからブースト電圧ＶＢ４に切り替えるプロセスにおいて、最初に、メモリユニットの操作性を向上させる効果を持つ参照電圧ＶＲＥＦに切り替える。
【００３２】
一方、行アドレス信号ＰＡＸおよび列アドレス信号ＰＡＹが順番に変化した時、コントローラ５１０は、第１検出パルスＡＴＤＸと第２検出パルスＡＴＤＹの間の遅延時間に基づいて、ブーストパルスＰ１とイネーブルパルスＰ４２を順番に生成するかどうかを決定する。例えば、コントローラ５１０は、計数装置５１１によって生成された計数値に基づいて、遅延時間の大きさを決定する。計数装置５１１は、第１検出パルスＡＴＤＸを受信した時に再度計数を行い、第２検出パルスＡＴＤＹを受信した時に計数値を生成する。そのため、計数装置５１１によって生成された計数値は、遅延時間の大きさに比例する。
【００３３】
また、遅延時間が所定の時間よりも長い場合、コントローラ５１０は、ブーストパルスＰ４１を生成して、イネーブルパルスＰ４２をリセットする。つまり、この時、コントローラ５１０がブーストクロック信号ＫＩＣＫＢを使用可能にするため、信号ＥＮＢＯＯＳＴのレベルが低状態から高状態に切り替わり、イネーブルパルスＰ４２を形成する。遅延時間が所定の時間よりも短いか等しい場合、コントローラ５１０は、ブーストパルスＰ４１を生成せず、イネーブルパルスＰ４２もリセットしない。つまり、この時、コントローラ５１０がブーストクロック信号ＫＩＣＫＢを使用停止にするため、信号ＥＮＢＯＯＳＴのレベルが高状態を維持し、イネーブルパルスＰ４２の生成を停止する。同様にして、ブースター５２０およびスイッチ素子５３０は、ブーストパルスＰ４１およびイネーブルパルスＰ４２に基づいて上述した操作を行い、選択電圧ＶＢＷをブースト電圧ＶＢ４に切り替える。また、ある実施形態において、コントローラ５１０が遅延時間に基づいてブーストパルスＰ４１およびイネーブルパルスＰ４２を生成した時、スイッチ素子５３０は、選択電圧ＶＢＷをブースト電圧ＶＢ４に切り替える前に、第２検出パルスＡＴＤＹを用いて、最初に、選択電圧ＶＢＷを参照電圧ＶＲＥＦに切り替えることができる。
【００３４】
上述した実施形態において、アドレス遷移検出器によって生成された検出パルスをワード線ブースト回路に印加することによって、ワード線ブースト回路の電力消費量を減らすことができる。また、実際の応用では、アドレス遷移検出器によって生成された検出パルスを印加して、メモリセルの検出電流を読み出すことによって、メモリセルの状態を誤判断することを防ぐこともできる。
【００３５】
例えば、図８は、本発明の実施形態に係るメモリ素子の部分回路図である。図８を参照すると、メモリ素子８００は、選択トランジスタＭＳ８１〜ＭＳ８２と、メモリセルＭＣ８１〜ＭＣ８２と、ＮＭＯＳトランジスタＭＮ８１〜ＭＮ８９と、ＰＭＯＳトランジスタＭＰ８１と、検出アンプ（sensing amplifier）８１０と、ＯＰアンプ（operational amplifier）８２０と、電流源８３０と、電流源８４０とを含む。メモリセルＭＣ８１は、選択トランジスタＭＳ８１を介してソース線ＳＬ８に電気接続され、メモリセルＭＣ８１および選択トランジスタＭＳ８１のゲートは、それぞれ制御線ＣＬ８およびワード線ＷＬ８に接続される。また、メモリセルＭＣ８２および選択トランジスタＭＳ８２は、同じ接続構造を有する。
【００３６】
さらに、選択トランジスタＭＳ８１、メモリセルＭＣ８１およびＮＭＯＳトランジスタＭＮ８１〜ＭＮ８３が直列に接続され、選択トランジスタＭＳ８２、メモリセルＭＣ８２およびＮＭＯＳトランジスタＭＮ８３〜ＭＮ８６が直列に接続される。このように、ＮＭＯＳトランジスタＭＮ８１〜ＭＮ８６の導通状態が、アドレス信号ＰＡ８の前の４つのビットＰＡ８＜０＞〜ＰＡ８＜３＞を介して制御されることによって、異なるメモリセルに送信される。また、ビット線ＢＬ８がメモリセルＭＣ８２に結合されるため、メモリセルＭＣ８２の状態をビット線ＢＬ８からの検出電流に基づいて決定することができる。
【００３７】
メモリセルＭＣ８２の状態を決定するプロセスの間、ＯＰアンプ８２０は、電圧Ｖ８１を受信して、ノードＮ８１の電圧を安定させる。このように、ビット線ＢＬ８が完全に起動した時、検出アンプ８１０がビット線ＢＬ８からの検出電流および電流源８３０によって生成された参照電流Ｉ８１に基づいて検出信号Ｓ８１を生成することによって、メモリセルＭＣ８２の状態を決定する。しかし、ビット線ＢＬ８が完全に起動しなかった時、ビット線からの検出電流は非常に小さい。その時、ビット線ＢＬ８に提供されない電流があった場合、ＯＰアンプ８２０は、ノードＮ８１の電圧を安定させることができないため、検出アンプ８１０がエラー検出信号Ｓ８１を生成する可能性がある。
【００３８】
そのため、このような状況を回避するため、ビット線ＢＬ８が完全に起動しなかった時に、ＮＭＯＳトランジスタＭＮ８９およびＰＭＯＳトランジスタＭＰ８１によって形成された伝送ゲートが、検出パルスＡＴＤ８に基づいて、電流源８４０によって生成されたプリチャージ電流Ｉ８２をビット線ＢＬ８に一時的に提供する。検出パルスＡＴＤ８は、メモリ素子８００のアドレス遷移検出器（図示せず）によって生成された信号である。このように、ビット線ＢＬ８が完全に起動しなかった期間中、ＯＰアンプ８２０は、プリチャージ電流Ｉ８２を用いることによって、最初に、ノードＮ８１の電圧を安定させることができる。ある実施形態において、電流源８４０によって生成されたプリチャージ電流Ｉ８２は、参照電流Ｉ８１の０．５倍である。
【００３９】
以上のように、第１アドレス遷移検出器を用いて、行アドレス信号に関連する第１検出パルスを生成し、第２アドレス遷移検出器を用いて、列アドレス信号に関連する第２検出パルスを生成する。また、ブースト操作ユニットは、第１検出パルスと第２検出パルスの間の遅延時間に基づいて、ブースト操作を行うかどうかを決定する。そのため、選択したメモリユニットの列アドレスが変化した時、ブースト操作ユニットは、ブースト操作を選択的に行うため、ワード線ブースト回路の電力消費量を減らすことができる。
【００４０】
以上のごとく、この発明を実施形態により開示したが、もとより、この発明を限定するためのものではなく、当業者であれば容易に理解できるように、この発明の技術思想の範囲内において、適当な変更ならびに修正が当然なされうるものであるから、その特許権保護の範囲は、特許請求の範囲および、それと均等な領域を基準として定めなければならない。
【産業上の利用可能性】
【００４１】
本発明の実施形態に係るワード線ブースト回路は、第１検出パルスと第２検出パルスに基づいて、ブースト操作を選択的に行うため、回路の電力消費量を減らすことができる。
【符号の説明】
【００４２】
１００  従来のメモリ素子
３００  ワード線ブースト回路
３０１  ワード線ドライバ
３１０  第１アドレス遷移検出器
３２０  第２アドレス遷移検出器
３３０  ブースト操作ユニット
５１０  コントローラ
５２０  ブースター
５３０  スイッチ素子
５１１  計数装置
７１０、７２０  インバータ
８００  メモリ素子
８１０  検出アンプ
８２０  ＯＰアンプ
８３０、８４０  電流源
ＭＳ１、ＭＳ８１〜ＭＳ８２  選択トランジスタ
ＭＣ１、ＭＣ８１〜ＭＣ８２  メモリセル
ＳＬ１、ＳＬ８  ソース線
ＷＬ１、ＷＬ８、ＷＬ（ｉ）  ワード線
ＣＬ１、ＣＬ８  制御線
ＢＬ１、ＢＬ８  ビット線
ＰＡＹ＜０＞〜ＰＡＹ＜３＞、ＰＡＸ＜１１＞  列‐行アドレス信号ＰＡ１のビット
ＫＩＣＫＢ  ブーストパルスによって形成された信号
ＶＢＢ  ブースターの出力信号
ＺＷＬ、ＺＷＬｉ、ＺＷＬｊ  ワード線が受信した信号
Ｐ２１〜Ｐ２５、Ｐ４１  ブーストパルス
ｔ２１、ｔ２２、ｔ４１、ｔ４２、ｔ４３  時点
ＶＢＷ  選択電圧
ＶＰＰ  操作電圧
ＰＡＸ  行アドレス信号
ＰＡＹ  列アドレス信号
ＡＴＤＸ  第１検出パルス
ＡＴＤＹ  第２検出パルス
ＰＡＹ＜０＞〜ＰＡＹ＜３＞  列アドレス信号ＰＡＹの前の４ビット
ＰＡＸ＜０＞  行アドレス信号ＰＡＸの最初のビット
ＶＢ４  ブースト電圧
ＶＳＳ  接地電圧
Ｐ４２  イネーブルパルス
ＶＲＥＦ  参照電圧
ＳＴＤＸ  第１検出パルスによって形成された信号
ＥＮＢＯＯＳＴ  イネーブルパルスによって形成された信号
ＭＰ７１、ＭＰ７２、ＭＰ８１  ＰＭＯＳトランジスタ
ＭＮ７１、ＭＮ７２、ＭＮ８１〜ＭＮ８９  ＮＭＯＳトランジスタ
Ｃ７１、Ｃ７２  コンデンサ
ＰＡ８  アドレス信号
ＰＡ８＜０＞〜ＰＡ８＜３＞  アドレス信号ＰＡ８の前の４ビット
Ｖ８１  電圧
Ｎ８１  ノード
Ｓ８１  検出信号
Ｉ８１  参照電流
ＡＴＤ８  検出パルス
Ｉ８２  プリチャージ電流
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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