(57)【特許請求の範囲】
【請求項１】
ＳｉＣ種結晶基板上に、貫通らせん転位の密度が１０個／ｃｍ２以下である第１のＳｉＣ半導体層を準安定溶媒エピタキシャル成長によって所定の厚さに形成する第１のＳｉＣ半導体層形成工程と、
前記第１のＳｉＣ半導体層の上に、第２のＳｉＣ半導体層をＣＶＤ法によるエピタキシャル成長によって所定の厚さに形成する第２のＳｉＣ半導体層形成工程と、
前記第２のＳｉＣ半導体層の上に、ゲート酸化膜を形成するゲート酸化膜形成工程とを有しているＭＯＳＦＥＴの製造方法であり、
前記ＳｉＣ種結晶基板の（０００１）面上に前記第１のＳｉＣ半導体層を形成することを特徴とするＭＯＳＦＥＴの製造方法。
【請求項２】
請求項１に記載のＭＯＳＦＥＴの製造方法を用いて製造されているＭＯＳＦＥＴであり、
貫通らせん転位の密度が１０個／ｃｍ２以下のＳｉＣ半導体基板を用いてゲート酸化膜が形成されており、
前記ＳｉＣ半導体基板は、前記ＳｉＣ種結晶基板上に前記第１のＳｉＣ半導体層が形成されて構成されている
ことを特徴とするＭＯＳＦＥＴ。
【請求項３】
請求項１に記載のＭＯＳＦＥＴの製造方法を用いて製造されているＭＯＳＦＥＴであり、
ＳｉＣ半導体基板上に０．００１ｃｍ２以上の面積のゲート酸化膜が形成されたＭＯＳＦＥＴであって、貫通らせん転位の密度が、下記式（１）におけるＳｉＣ半導体素子の歩留まりＹがＹ≧３０％を満足する密度であるＳｉＣ半導体基板の上にゲート酸化膜が形成されており、
前記ＳｉＣ半導体基板は、前記ＳｉＣ種結晶基板上に前記第１のＳｉＣ半導体層が形成されて構成されている
ことを特徴とするＭＯＳＦＥＴ。
Ｙ＝ｅｘｐ（−ＤＡ）  ・・・・（１）
Ｙ：ＳｉＣ半導体素子の歩留まり（％）
Ｄ：ＳｉＣ半導体基板の貫通らせん転位の密度（個／ｃｍ２）
Ａ：ゲート酸化膜の面積（ｃｍ２）
【請求項４】
請求項１に記載のＭＯＳＦＥＴの製造方法を用いて製造されているＭＯＳＦＥＴであり、
貫通らせん転位の密度が１０個／ｃｍ２以下であるＳｉＣ半導体基板を用いて形成され、かつ面積が０．０１ｃｍ２以上であるゲート酸化膜を有しており、
前記ＳｉＣ半導体基板は、前記ＳｉＣ種結晶基板上に前記第１のＳｉＣ半導体層が形成されて構成されている
ことを特徴とするＭＯＳＦＥＴ。
【請求項５】
前記第１のＳｉＣ半導体層が、準安定溶媒エピタキシャル成長によって形成されたＳｉＣ層を有していることを特徴とする請求項２ないし請求項４のいずれか１項に記載のＭＯＳＦＥＴ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳＦＥＴおよびその製造方法に関し、特にＳｉＣ半導体基板に貫通らせん転位が少ないＭＯＳＦＥＴおよびその製造方法に関する。
【背景技術】
【０００２】
炭化ケイ素（ＳｉＣ）は、シリコン（Ｓｉ）に比べてバンドギャップが３倍、絶縁破壊電圧が約１０倍、電子飽和速度が約２倍、さらに熱伝導率が約３倍大きいという優れた特性を有している。このため、高効率・高耐圧パワーデバイス、高周波パワーデバイス、高温動作デバイス等の種々の半導体素子に用いることができ、近年注目を浴びている。
【０００３】
特に、ＳｉＣ半導体基板上にＳｉＯ２膜等のゲート酸化膜を形成して製造されたＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：金属／酸化膜／半導体電界効果トランジスタ、モスフェット）は、高速スイッチング可能なユニポーラ素子でありながら、１ｋＶ以上の高耐圧を実現可能であるため注目を浴びている。
【０００４】
この１ｋＶ以上の高耐圧は、Ｓｉを用いたＳｉ半導体素子では、ＧＴＯ（Ｇａｔｅ  Ｔｕｒｎ  Ｏｆｆ  Ｔｈｙｒｉｓｔｏｒ：ゲートターンオフサイリスタ）、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲートバイポーラトランジスタ）等のスイッチング速度が遅いバイポーラ素子でのみ可能な高耐圧領域である。このため、ＳｉＣ半導体素子のＭＯＳＦＥＴは、高耐圧、低損失かつ高速スイッチングが可能な素子として非常に期待されている。
【０００５】
ＭＯＳＦＥＴは、絶縁膜であるゲート酸化膜に電圧を印加したり、印加した電圧を除去したりすることによりスイッチングが行われる。このため、ゲート酸化膜の経時劣化がＭＯＳＦＥＴの長期信頼性に大きな影響を与える。
【０００６】
一方、ＳｉＣ半導体基板には、結晶成長機構などに起因して以下に示すような各種の結晶欠陥が生じる。即ち、マイクロパイプ（ＭＰ：Ｍｉｃｒｏ  Ｐｉｐｅ）、貫通らせん転位（ＴＳＤ：Ｔｈｒｅａｄｉｎｇ  Ｓｃｒｅｗ  Ｄｉｓｌｏｃａｔｉｏｎｓ）、貫通刃状転位（ＴＥＤ：Ｔｈｒｅａｄｉｎｇ  Ｅｄｇｅ  Ｄｉｓｌｏｃａｔｉｏｎｓ）、基底面転位（ＢＰＤ：Ｂａｓａｌ  Ｐｌａｎｅ  Ｄｉｓｌｏｃａｔｉｏｎｓ）等の線欠陥（転位）である。
【０００７】
このうち、ＭＰは、ＳｉＣ半導体素子に悪影響を及ぼすことが明らかになっている。即ち、ＳｉＣ半導体素子中にＭＰが１個でも存在すると、その１個のＭＰが致命的なダメージ源となり、ＳｉＣ半導体素子は不良品となってしまう。このように、ＭＰはＳｉＣ半導体素子の不良と直接的な対応関係を持つ欠陥であることが広く認識されているため、ＳｉＣ単結晶を形成する際に単に結晶を効率よく形成するだけでなく、ＭＰの発生密度を低減させることが重要な課題とされていたが、この課題の解決については従来より多くの提案がなされて、現時点ではほぼ解決されている（特許文献１、特許文献２）。
【０００８】
また、最近、ＳｉＣ半導体基板で作製されたｐｎダイオードの信頼性に、ＢＰＤが大きな悪影響を及ぼす、具体的には、順方向の長期間通電を行うと抵抗が徐々に増加して電流が流れ難くなるという研究が発表され、ＢＰＤの発生密度を低減させる取り組みが行われている。
【特許文献１】特開２００５−１２６２４９号公報
【特許文献２】特開２００６−１８３６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、ＭＰはもちろんＢＰＤが少ないＳｉＣ単結晶をゲート酸化膜に用いたＭＯＳＦＥＴであっても、その長期信頼性、即ち経時劣化特性がユーザの要求を充分に満たしているとは言えず、生産性も高くないのが実状であった。
【００１０】
このため、ＳｉＣの優れた特性を有し、生産性も優れているだけでなく、十分な長期信頼性を有するＭＯＳＦＥＴの開発が望まれていた。
【課題を解決するための手段】
【００１１】
本発明者は、上記の課題を解決することを目的として鋭意研究を行なった結果、ＳｉＣ半導体素子に直接的な悪影響を与えることがない、ないし、問題視するほどの影響を与えることはないとして取り扱われてきたＴＳＤが、ＭＯＳＦＥＴのゲート酸化膜の寿命、即ち長期信頼性あるいは経時劣化特性に大きく影響していることを突き止め、ＴＳＤの存在とゲート酸化膜の不良とが直接的に関係していることを見出し、本発明を完成するに至った。
【００１２】
はじめに、前記研究の過程を説明する。
本発明者は、まず、ＭＯＳＦＥＴを模して作製したＳｉＣ半導体素子のゲート酸化膜の絶縁破壊の耐久性の試験において、絶縁破壊が発生した箇所を詳細に調べた。その結果、ゲート酸化膜の絶縁破壊が発生した箇所の下側に位置するＳｉＣドリフト層にＴＳＤが存在することを見出し、ＳｉＣドリフト層におけるＴＳＤの存在とゲート酸化膜の絶縁破壊との間に関係がある可能性に気付いた。
【００１３】
そこで、ＴＳＤを含まないＳｉＣドリフト層およびＴＳＤを含むＳｉＣドリフト層の各々にゲート酸化膜を形成し、それぞれのゲート酸化膜の寿命を測定し、比較、評価した。
【００１４】
その結果、ＳｉＣドリフト層にＴＳＤが存在しないゲート酸化膜は、ＳｉＣドリフト層にＴＳＤが存在する酸化膜に比較して寿命が格段に長いことが確かめられた。即ち、ドリフト層のＴＳＤの存在がゲート酸化膜の寿命に対して大きな悪影響を及ぼしていることが確認できた。
【００１５】
以下、その確認手順を説明する。
ゲート酸化膜はＳｉＣ半導体のドリフト層の表面を熱酸化することで形成されたＳｉＯ２膜（酸化膜）である。ゲート酸化膜に電極をつけ、電圧をかけ続けると、ある時間を経過すると絶縁破壊が生じ、電流が流れるようになる。この絶縁破壊が起こるまでの時間がゲート酸化膜の寿命である。そして、絶縁破壊が起こった箇所とＳｉＣドリフト層における転位の種類および位置を調べることにより、どの欠陥が絶縁破壊を引き起こしているかを知ることができる。
【００１６】
ＳｉＣの欠陥の位置を調べる方法としては、一般に、ＫＯＨ（水酸化カリウム）エッチングによる観察方法が用いられている。４００〜５００℃に加熱したＫＯＨ溶融液にＳｉＣのサンプルを数分つけるとＳｉＣの表面がエッチングされる。ＴＳＤ、ＴＥＤ、ＢＰＤなどの転位（欠陥）のある部分は完全結晶より弱いため、より速くエッチングされる。その結果、転位のある部分は他の表面に比べ、より窪んだエッチピットとして現れる。現れたエッチピットは、転位の種類によって形状と大きさが異なるため、転位の種類を特定することができる。
【００１７】
即ち、ＴＳＤとＴＥＤはＳｉＣ基板の（０００１）面に垂直に伸びる転位であるため、垂直方向にエッチングされ、表面から見ると結晶構造に起因して正六角形に近いエッチピットとして現れる。そして、転位の大きさはＴＳＤの方が大きいのでＴＥＤよりもエッチピットは大きくなる。また、ＢＰＤは（０００１）面に水平に伸びる転位なので、転位線の方向に向かってエッチングされ、エッチピットの形状はやや細長い楕円形として現れる。
【００１８】
図１にＫＯＨエッチング後のＳｉＣのサンプルの顕微鏡写真の一例を示す。転位の位置にエッチピットができている。図１において、□はＴＳＤの位置を、○はＢＰＤの位置を、△はＴＥＤの位置を示している。このように、ＳｉＣのサンプルをＫＯＨエッチングすることにより、前記の通り、転位の種類を特定することができる。
【００１９】
一方、ゲート酸化膜の絶縁破壊が起こると、大きな電流が絶縁破壊の起こった位置に局所的に流れるため、ゲート酸化膜の下のＳｉＣ表面が破壊され、破壊痕が残る。従って、絶縁破壊を起こしたＳｉＣのサンプルをＫＯＨエッチングした後で、顕微鏡観察することによって、絶縁破壊の位置と転位の種類および位置との関係を確認することができる。
【００２０】
この一例を図２に示す。図２は、ゲート酸化膜の絶縁破壊が発生した箇所とＴＳＤの位置との関係を示す顕微鏡写真であり、絶縁破壊が発生したサンプルのＫＯＨエッチングの前後における様子を示している。図２において、（１）はＫＯＨエッチング前の、また（２）はＫＯＨエッチング後のＳｉＣドリフト層の様子を示しており、上下方向と水平方向の破線の交点が絶縁破壊を起こした場所を示す。両者を比較することにより、正確な絶縁破壊の位置と転位の種類および位置との関係を確認することができる。
【００２１】
即ち、エッチピットを表面から見た直径は約１０μｍであり、エッチング時間が長くなると、エッチピットは大きくなる。それに対し、絶縁破壊の破壊痕の大きさは、絶縁破壊のときに流れた電流の大きさによって、直径数μｍ〜１０数μｍとばらつく。そのため、ＫＯＨエッチング後の様子を観察した場合、エッチピットよりも小さい破壊痕は、エッチピットによって消されてしまい、破壊痕の存在を認識することができない。特に、ＴＳＤは他の転位に比べエッチピットが大きいため、ＴＳＤの位置で破壊が起こったとしても、破壊痕はエッチピットで消されてしまい、ほとんど認識することができない。
【００２２】
そこで、エッチピットによって絶縁破壊の破壊痕が消されてしまい確認できなくなることを防ぐために、ＫＯＨエッチングの前に予め顕微鏡写真をとり（図２（１）参照）、絶縁破壊の位置を把握した後に、ＫＯＨエッチングを行い再び顕微鏡写真をとり（図２（２）参照）、両者を比較して、絶縁破壊の破壊痕の位置と転位の種類および位置を確認する。
【００２３】
以上の方法により試験を行った結果、ほとんどの絶縁破壊の破壊痕がＴＳＤのエッチピットと一致した。これは、他のＢＰＤ、ＴＥＤなどの転位が多く存在していても、ＴＳＤの位置でゲート酸化膜の絶縁破壊が起こっていることを示している。
【００２４】
次に、絶縁破壊とＴＳＤとの直接的な対応を確認するために、ＴＳＤが存在するサンプルと存在しないサンプルを用いて、ゲート酸化膜の絶縁性の耐久性試験（寿命試験）を行なった。以下、その試験の内容を説明する。
【００２５】
図３に、ＳｉＣ半導体素子のゲート酸化膜の絶縁破壊の試験装置の構成を示す。図３において、１５はＳｉＣ半導体基板であり、９０はゲート酸化膜であり、８０は電流計であり、８１は電圧源であり、８２は試験電極である。なお、ゲート酸化膜９０はＳｉＣ半導体基板１５の表面を熱酸化させて形成した。
【００２６】
図３に示す状態で、ゲート酸化膜９０に一定の電圧をかけ、絶縁破壊が生じて電流が流れ出すまでの時間を測定する。前記した通り、絶縁破壊が起こり、電流が流れ出すまでの時間がゲート酸化膜９０の寿命である。なお、ＭＯＳＦＥＴの実用電界強度は３．０ＭＶ／ｃｍであるが、ここでは測定時間短縮のために、電界強度を９．０ＭＶ／ｃｍと８．５ＭＶ／ｃｍに高めて加速試験を行なった。
【００２７】
それぞれの電界強度の下で、ＴＳＤが存在する複数のサンプルおよびＴＳＤが実質的に存在しない複数のサンプルにつき試験を行った結果、電界強度が９．０ＭＶ／ｃｍの場合には、ＴＳＤが存在するサンプルの平均寿命は１７．４秒であり、存在しないサンプルの平均寿命は８０．７秒であることが分かった。また、電界強度が８．５ＭＶ／ｃｍの場合には、ＴＳＤが存在するサンプルの平均寿命は１８１秒であり、存在しないサンプルの平均寿命は１８００秒であることが分かった。これを図４に示す。図４において、（１）は電界強度９．０ＭＶ／ｃｍの場合の測定結果であり、（２）は電界強度８．５ＭＶ／ｃｍの場合の測定結果である。
【００２８】
この試験結果より、ＴＳＤが存在する場合は、存在しない場合に比較して、寿命が、電界強度９．０ＭＶ／ｃｍのときにはおよそ１／５に、電界強度８．５ＭＶ／ｃｍのときにはおよそ１／１０に低下していることが分かる。
【００２９】
前記したように、ＭＯＳＦＥＴの実用電界強度は３．０ＭＶ／ｃｍであるため、その場合の寿命は、前記の電界強度９．０ＭＶ／ｃｍの場合と電界強度８．５ＭＶ／ｃｍの場合の結果から外挿することにより予測することが可能である。
【００３０】
図５は、実際のＭＯＳＦＥＴの寿命を予測するための図である。図５において、縦軸は寿命であり、横軸は電界強度である。また、２本の直線は、◇はＴＳＤが存在する場合であり、●はＴＳＤが存在しない場合である。図５より、実用電界の３．０ＭＶ／ｃｍの場合、ＴＳＤが存在するときとＴＳＤが存在しないときでは、４桁以上寿命が相違することが分かる。
【００３１】
以上の研究結果より、ＳｉＣドリフト層のＴＳＤの存在がゲート酸化膜の寿命と大きく関係していることが確認でき、ＭＯＳＦＥＴを製造するに際して、そのゲート酸化膜の下方のドリフト層に、ＴＳＤが存在しないあるいは密度が非常に小さい、実質的にＴＳＤが存在しないＭＯＳＦＥＴとすれば、長期信頼性、即ち経時劣化特性に優れたＭＯＳＦＥＴを提供できることが分かる。
【００３２】
そこで、実質的にＴＳＤが存在しないＳｉＣドリフト層を、ＳｉＣ基板上にＣＶＤ法によるエピタキシャル成長を用いて形成する方法を検討した。以下、この方法について説明する。
【００３３】
従来、ＳｉＣドリフト層は、（０００１）面ＳｉＣ基板上にＣＶＤ法によってＳｉＣ層をエピタキシャル成長させることによって形成されていたが、この際用いるＳｉＣ基板には数千個／ｃｍ２の密度でＴＳＤが存在している。そして、このＳｉＣ基板上にＣＶＤ法によるエピタキシャル成長によって形成されるＳｉＣドリフト層は、このＴＳＤをそのまま引き継いで成長していく。
【００３４】
前記のＣＶＤ法によるエピタキシャル成長によって形成されるＳｉＣドリフト層が基板のＴＳＤをそのまま引き継いでいる様子を、図６に示す。図６において、１０はＣＶＤ法によるエピタキシャル成長によって形成されるドリフト層であり、１９はその内部のＴＳＤであり、２０は従来から用いられているＳｉＣ基板であり、２９はその内部のＴＳＤである。なお、９０はゲート酸化膜であるが、この時点では未だ形成されていないため点線で示す。
【００３５】
図６によると、ＳｉＣ基板２０のＴＳＤ２９はドリフト層１０の下面から表面まで厚さ方向の全域に亘ってＴＳＤ１９として引き継がれ、このためＭＯＳＦＥＴを製作すると、そのゲート酸化膜９０直下までＴＳＤ１９が存在することになることが分かる。
【００３６】
そこで、ＭＯＳＦＥＴの作製のためのＳｉＣドリフト層の形成に際しては、ＴＳＤを引き継がないＭＳＥ法（準安定溶媒エピタキシャル法）で基板上に一旦薄いＳｉＣ層を形成し、その後ＣＶＤ法によるエピタキシャル成長によってドリフト層を前記ＳｉＣ層上に形成することにより、優れたＭＯＳＦＥＴを得ることに成功し、本発明を完成させるに至った。以下、本発明に関する各技術について説明する。
【００３７】
本発明に関する第１の技術は、
ＳｉＣ半導体基板の実質的に貫通らせん転位が存在しない箇所にゲート酸化膜が形成されていることを特徴とするＭＯＳＦＥＴである。
【００３８】
本技術においては、ゲート酸化膜の下方のＳｉＣ層内に貫通らせん転位が実質的に存在しないＳｉＣ半導体基板を用いてＭＯＳＦＥＴを作製しているため、ゲート酸化膜の経時劣化が少なくなり、ひいてはＳｉＣの優れた特性を有するだけでなく、十分な長期信頼性と生産性に優れたＭＯＳＦＥＴを提供することができる。
【００３９】
本発明に関する第２の技術は、
ＳｉＣ半導体基板上に０．００１ｃｍ２以上の面積のゲート酸化膜が形成されたＭＯＳＦＥＴであって、貫通らせん転位の密度が、下記式（１）におけるＳｉＣ半導体素子の歩留まりＹがＹ≧３０％を満足する密度であるＳｉＣ半導体基板の上にゲート酸化膜が形成されていることを特徴とするＭＯＳＦＥＴである。
Ｙ＝ｅｘｐ（−ＤＡ）  ・・・・（１）
Ｙ：ＳｉＣ半導体素子の歩留まり（％）
Ｄ：ＳｉＣ半導体基板の貫通らせん転位の密度（個／ｃｍ２）
Ａ：ゲート酸化膜の面積（ｃｍ２）
【００４０】
ＳｉＣ半導体素子の歩留まりは、重要な悪影響を与える欠陥の密度とＳｉＣ半導体素子の面積から定められることが知られている。本技術は、このことに着目し、ＳｉＣ半導体素子の歩留まりの観点から、実質的にＳｉＣ半導体基板の貫通らせん転位の密度を規定するものである。そして、貫通らせん転位の密度が、式（１）におけるＳｉＣ半導体素子の歩留まりＹがＹ≧３０％を満足する密度であるＳｉＣ半導体基板の上にゲート酸化膜が形成されていれば、工業的な量産に適したＭＯＳＦＥＴの提供が可能となる。なお、本技術の趣旨より、面積としては、ＳｉＣ半導体素子の面積に替えてゲート酸化膜の面積を適用している。
【００４１】
本発明に関する第３の技術は、
貫通らせん転位の密度が１０個／ｃｍ２以下のＳｉＣ半導体基板を用いてゲート酸化膜が形成されていることを特徴とするＭＯＳＦＥＴである。
【００４２】
本技術においては、ＳｉＣ半導体基板の貫通らせん転位の密度が、後述する実施の形態より明らかな通り、１０個／ｃｍ２以下のＳｉＣ半導体基板を用いてＭＯＳＦＥＴを作製しているため、ゲート酸化膜の経時劣化が少なく、十分な長期信頼性と生産性に優れたＭＯＳＦＥＴを提供することができる。
【００４３】
本発明に関する第４の技術は、
貫通らせん転位の密度が１０個／ｃｍ２以下であるＳｉＣ半導体基板を用いて形成され、かつ面積が０．０１ｃｍ２以上であるゲート酸化膜を有していることを特徴とするＭＯＳＦＥＴである。
【００４４】
本技術は、後述する実施の形態より規定されたＭＯＳＦＥＴであり、長期信頼性と生産性に優れたＭＯＳＦＥＴを提供することができる。
【００４５】
なお、歩留まりが多少低下するが、用途等の関係でゲート酸化膜の面積を０．５ｃｍ２（７ｍｍ角）あるいはそれ以上、例えば１ｃｍ角と大きくすることも可能である。
【００４６】
本発明に関する第５の技術は、
前記ＳｉＣ半導体基板のＳｉＣ半導体層が、準安定溶媒エピタキシャル成長によって形成されたＳｉＣ層を有していることを特徴とする第１ないし第４の技術のいずれかに記載のＭＯＳＦＥＴである。
【００４７】
本技術においては、貫通らせん転位の密度が小さく、実質的に貫通らせん転位が存在しないＳｉＣ層を形成することが可能なＭＳＥ（準安定溶媒エピタキシャル）成長によって形成されたＳｉＣ層を有しているため、ゲート酸化膜の長期信頼性が向上したＭＯＳＦＥＴを効率的に作製することができる。
【００４８】
本発明に関する第６の技術は、
ＳｉＣ種基板上に、貫通らせん転位の密度が１０個／ｃｍ２以下である第１のＳｉＣ半導体層を準安定溶媒エピタキシャル成長によって所定の厚さに形成する第１のＳｉＣ半導体層形成工程と、
前記第１のＳｉＣ半導体層の上に、第２のＳｉＣ半導体層をＣＶＤ法によるエピタキシャル成長によって所定の厚さに形成する第２のＳｉＣ半導体層形成工程と、
前記第２のＳｉＣ半導体層の上に、ゲート酸化膜を形成するゲート酸化膜形成工程とを有していることを特徴とするＭＯＳＦＥＴの製造方法である。
【００４９】
本技術においては、例え、ＳｉＣ種基板にＴＳＤが存在しても、第１のＳｉＣ半導体層形成ステップにおけるＭＳＥ成長によって形成された第１のＳｉＣ半導体層ではＴＳＤが１０個／ｃｍ２以下と非常に少ないため、第２のＳｉＣ半導体層形成ステップにおいて形成効率が良好なＣＶＤ法によるエピタキシャル成長によって第２のＳｉＣ半導体層を厚く形成する際にも、その内部にＴＳＤが大きな悪影響を与える程度までには存在しない第２のＳｉＣ半導体層を形成することができる。
【００５０】
その結果、ＳｉＣ半導体層上に形成されたゲート酸化膜の長期信頼性が向上したＳｉＣ半導体を、歩留まり良く、生産性高く作製することが可能となり、長期信頼性に優れたＭＯＳＦＥＴを低コストで提供することができる。
【００５１】
本発明は、上記した各技術に基づいてなされたものであり、請求項１に記載の発明は、
ＳｉＣ種結晶基板上に、貫通らせん転位の密度が１０個／ｃｍ２以下である第１のＳｉＣ半導体層を準安定溶媒エピタキシャル成長によって所定の厚さに形成する第１のＳｉＣ半導体層形成工程と、
前記第１のＳｉＣ半導体層の上に、第２のＳｉＣ半導体層をＣＶＤ法によるエピタキシャル成長によって所定の厚さに形成する第２のＳｉＣ半導体層形成工程と、
前記第２のＳｉＣ半導体層の上に、ゲート酸化膜を形成するゲート酸化膜形成工程とを有しているＭＯＳＦＥＴの製造方法であり、
前記ＳｉＣ種結晶基板の（０００１）面上に前記第１のＳｉＣ半導体層を形成することを特徴とするＭＯＳＦＥＴの製造方法である。
【００５２】
請求項２に記載の発明は、
請求項１に記載のＭＯＳＦＥＴの製造方法を用いて製造されているＭＯＳＦＥＴであり、
貫通らせん転位の密度が１０個／ｃｍ２以下のＳｉＣ半導体基板を用いてゲート酸化膜が形成されており、
前記ＳｉＣ半導体基板は、前記ＳｉＣ種結晶基板上に前記第１のＳｉＣ半導体層が形成されて構成されている
ことを特徴とするＭＯＳＦＥＴである。
【００５３】
請求項３に記載の発明は、
請求項１に記載のＭＯＳＦＥＴの製造方法を用いて製造されているＭＯＳＦＥＴであり、
ＳｉＣ半導体基板上に０．００１ｃｍ２以上の面積のゲート酸化膜が形成されたＭＯＳＦＥＴであって、貫通らせん転位の密度が、下記式（１）におけるＳｉＣ半導体素子の歩留まりＹがＹ≧３０％を満足する密度であるＳｉＣ半導体基板の上にゲート酸化膜が形成されており、
前記ＳｉＣ半導体基板は、前記ＳｉＣ種結晶基板上に前記第１のＳｉＣ半導体層が形成されて構成されている
ことを特徴とするＭＯＳＦＥＴである。
Ｙ＝ｅｘｐ（−ＤＡ）  ・・・・（１）
Ｙ：ＳｉＣ半導体素子の歩留まり（％）
Ｄ：ＳｉＣ半導体基板の貫通らせん転位の密度（個／ｃｍ２）
Ａ：ゲート酸化膜の面積（ｃｍ２）
【００５４】
請求項４に記載の発明は、
請求項１に記載のＭＯＳＦＥＴの製造方法を用いて製造されているＭＯＳＦＥＴであり、
貫通らせん転位の密度が１０個／ｃｍ２以下であるＳｉＣ半導体基板を用いて形成され、かつ面積が０．０１ｃｍ２以上であるゲート酸化膜を有しており、
前記ＳｉＣ半導体基板は、前記ＳｉＣ種結晶基板上に前記第１のＳｉＣ半導体層が形成されて構成されている
ことを特徴とするＭＯＳＦＥＴである。
【００５５】
請求項５に記載の発明は、
前記第１のＳｉＣ半導体層が、準安定溶媒エピタキシャル成長によって形成されたＳｉＣ層を有していることを特徴とする請求項２ないし請求項４のいずれか１項に記載のＭＯＳＦＥＴである。
【発明の効果】
【００５６】
本発明により、ＳｉＣの優れた特性を有し、生産性も優れているだけでなく、十分な長期信頼性を有するＭＯＳＦＥＴを提供することができる。
【図面の簡単な説明】
【００５７】
【図１】ＫＯＨエッチング後の各種の転位を示す顕微鏡写真である。
【図２】ゲート酸化膜の絶縁破壊をした箇所とＴＳＤの位置の関係を示す顕微鏡写真である。
【図３】ＳｉＣ半導体素子のゲート酸化膜の絶縁破壊の試験装置の構成図である。
【図４】ＳｉＣ半導体素子のゲート酸化膜の絶縁破壊の加速試験結果を示す図である。
【図５】加速試験結果を外挿して実用電界強度におけるＭＯＳＦＥＴの寿命を求める方法を示すグラフである。
【図６】ＣＶＤ法によるエピタキシャル成長によって形成されるＳｉＣドリフト層が、基板のＴＳＤをそのまま引き継いでいる様子を示す図である。
【図７】本発明の一実施の形態に係るＳｉＣの単結晶からなるＭＳＥエピタキシャル膜を形成する方法を示す図である。
【図８】本発明の一実施の形態に係るＭＯＳＦＥＴ用のＳｉＣ半導体基板の製造方法を説明する図である。
【図９】本発明の一実施の形態に係るＭＯＳＦＥＴの作製方法の概要を示す図である。
【図１０】欠陥密度Ｄの値を種々変えた場合の歩留まりＹと面積Ａの関係を示すグラフである。
【発明を実施するための形態】
【００５８】
以下、本発明をその最良の実施の形態に基づいて説明する。なお、本発明は、以下の実施の形態に限定されるものではない。本発明と同一および均等の範囲内において、以下の実施の形態に対して種々の変更を加えることが可能である。
【００５９】
以下では、ＭＳＥ成長によってＴＳＤの密度を低減させたＳｉＣ半導体基板を用いて、縦型ＭＯＳＦＥＴを作製する一例について、工程順に説明する。
【００６０】
１．単結晶ＳｉＣエピタキシャル膜の形成
最初に、従来から用いられているＳｉＣ半導体基板の表面に準安定溶媒エピタキシャル成長法（ＭＳＥ法）を用いて単結晶ＳｉＣエピタキシャル膜を以下の手順により形成させる。図７は、この単結晶ＳｉＣエピタキシャル膜の形成方法を説明する図である。図７において、２１は表面に何も形成されていないＳｉＣ種結晶基板であり、５０は極薄Ｓｉ融液層であり、６０はＣ原子供給基板であり、７０はルツボであり、７５は上部スペーサであり、７６は下部スペーサである。なお、ＳｉＣ種結晶基板２１としては４Ｈ−ＳｉＣ単結晶基板を、Ｃ原子供給基板６０の材料としては多結晶ＳｉＣ半導体基板を用いた。
【００６１】
なお、極薄Ｓｉ融液層５０は、予め設置しておいたＳｉ板（図示せず）が溶融して形成される。
【００６２】
具体的には、（０００１）面より８度傾けたＳｉＣ種結晶基板２１（ＴＳＤ：２０００個／ｃｍ２）とＣ原子供給基板６０とを、四周に配置した厚さ５０μｍの上部スペーサ７５を介して対向させ、さらにＣ原子供給基板６０を下部スペーサ７６を介してルツボ７０の底面に対向させる。なお、ＳｉＣ種結晶基板２１とＣ原子供給基板６０との間には、図示しない極薄のＳｉ板を配置している。また、上部スペーサの厚さとしては、Ｃ原子供給基板から供給される炭素が種結晶基板表面に移動できる厚さであればよく、特に限定されないが、適切な移動のためには１〜１００μｍが好ましい。
【００６３】
次いで、ルツボ７０内を真空雰囲気とし、５００℃で３０分保持して脱ガスを行い、その後Ｓｉの融点（１４２０℃）に近い１３００℃まで１０．０℃／分の割合で昇温する。さらに所定の成長温度である１８００℃まで、Ｓｉの蒸発を抑制できるように３０℃／分の割合で昇温する。途中、Ｓｉの融点を超えるとＳｉ板が溶融し、極薄Ｓｉ融液層５０が形成される。その後、さらにこの成長温度を４時間保持する。これにより、Ｃ原子供給基板６０から炭素が極薄Ｓｉ融液層５０内に溶け出し、ＳｉＣ種結晶基板２１上に厚さ３０μｍの単結晶ＳｉＣエピタキシャル膜（ＴＳＤ：１個／ｃｍ２）が生成される。
【００６４】
その後、成長温度（１８００℃）から８００℃まで、形成された単結晶ＳｉＣエピタキシャル膜に熱応力が蓄積されないように、１℃／分程度の速度で降温し、さらに自然冷却して４０℃とし、表面に単結晶ＳｉＣエピタキシャル膜が形成された単結晶ＳｉＣ基板を取出す。
以上により、ＴＳＤの少ない単結晶ＳｉＣエピタキシャル膜が形成された単結晶ＳｉＣ基板を得ることができる。
【００６５】
２．ＭＯＳＦＥＴ用のＳｉＣ半導体基板の作製
続いて、得られた単結晶ＳｉＣ基板を用いて、以下の手順により、図８に示すＭＯＳＦＥＴ用のＳｉＣ半導体基板１５を作製する。即ち、図８に示すように、ＳｉＣ種結晶基板２０の表面に形成された単結晶ＳｉＣエピタキシャル膜４０をバッファ層とし、その表面に、ＣＶＤ（気相成長）法を用いてＳｉＣドリフト層１０となるＳｉＣ層を５〜１００μｍ程度形成する。
【００６６】
具体的には、例えば、キャリアガスとして水素（Ｈ２）５０ＳＬＭ、炭素原料としてＣ３Ｈ８、シリコン原料としてＳｉＨ４、ｎ型ドーパントとして窒素（Ｎ２）を用い、炭素／シリコン（Ｃ／Ｓ）比を１：１、成長温度は１６００℃、圧力は６．７×１０３Ｐａの条件でＣＶＤを行うことにより、バッファ層上に単結晶ＳｉＣエピタキシャル層を生成し、ＳｉＣドリフト層とする。
【００６７】
このとき、ＳｉＣ種結晶基板２０内のＴＳＤ（２０００個／ｃｍ２）は単結晶ＳｉＣエピタキシャル膜４０に引き継がれず、１個／ｃｍ２以下程度となっている。
【００６８】
３．ＭＯＳＦＥＴの作製
続いて、得られたＭＯＳＦＥＴ用のＳｉＣ半導体基板を用いて、以下の手順により、ＭＯＳＦＥＴを作製する。図９は、このＭＯＳＦＥＴの作製方法の概要を説明する図である。図９において、１１はｎ＋ソース領域であり、１２はｐ型ウェル領域であり、１３はドリフトｎ−層であり、９１はゲート酸化膜であり、９２はゲート電極であり、９４はソース電極であり、９６はドレイン電極である。
【００６９】
（１）ｐ型ウェル領域、ｎ＋ソース領域、ドリフトｎ−層の形成
作製したＭＯＳＦＥＴ用のＳｉＣ半導体基板のＳｉＣドリフト層に、イオン注入法によりｐ型不純物となるＡｌを注入し、Ａｒ（アルゴン）雰囲気中、１７００℃で活性化アニ―ルを行なって、ｐ型ウェル領域１２を形成する。次いで、イオン注入法によりｎ型不純物となるＮ（窒素）イオンを注入し、Ａｒ雰囲気中、１７００℃で活性化アニ―ルを行なって、ｎ＋ソース領域１１を形成する。また、これに伴い、ドリフトｎ−層１３も形成される。（図９（１）参照）
【００７０】
（２）ゲート酸化膜の形成
ドリフトｎ−層１３の表面をＯ２（酸素）雰囲気中、１１５０℃で５時間加熱して熱酸化し、厚さ５０ｎｍのＳｉＯ２膜であるゲート酸化膜９１を形成する。（図９（２）参照）
【００７１】
（３）ソース電極およびドレイン電極の形成
Ｎｉをスパッタまたは蒸着し、Ａｒ雰囲気中、１０００℃でアニールすることにより、ｎ＋ソース領域１１およびＳｉＣ種結晶基板２１のそれぞれにオーミック接合を形成するソース電極９４とドレイン電極９６を形成する。
【００７２】
（４）ゲート電極の形成
ゲート酸化膜９１のドリフトｎ−層１３と反対側の面に、Ａｌをスパッタまたは蒸着してゲート電極９２を形成する。
【００７３】
４．歩留まり
一般にＳｉＣ半導体素子の歩留まりは、重要な悪影響を与える欠陥の密度とＳｉＣ半導体素子の面積から、以下の関係式で表される。
Ｙ＝ｅｘｐ（−ＤＡ）
ここで、Ｙ：歩留まり（％）、Ｄ：欠陥密度（個／ｃｍ２）、Ａ：面積（ｃｍ２）である。ＭＯＳＦＥＴのゲート酸化膜の場合、ＴＳＤが存在するＳｉＣ半導体素子は寿命が短いことが分かったため不良品とし、ＴＳＤが存在しないＳｉＣ半導体素子を良品とすることにより、上式を適用することができる。
【００７４】
そこで、表１に、ＤとＡとの組合せを変化させたときの、Ｙの変化を示す。さらに、表１をグラフ化して図１０に示す。
【００７５】
【表１】
0005569871.tif 000002
【００７６】
本実施の形態においては、ＴＳＤ密度を１個／ｃｍ２以下となるようにしているため、表１、図１０より、５〜７ｍｍ角程度の面積を有するＭＯＳＦＥＴであっても、６０パーセント以上の歩留まりで長期信頼性に優れたＭＯＳＦＥＴが製作可能であることが分かる。また、表１、図１０より、ＴＳＤ密度が小さくなるに伴い、歩留まりがより向上していることが分かる。
【００７７】
これに対し、市販品レベルでは、ＴＳＤ密度が２０００〜３０００個／ｃｍ２であり、長期信頼性に優れたＭＯＳＦＥＴを得ることはできない。また、学会等で報告されているレベルでもＴＳＤ密度が１７５個／ｃｍ２程度であり、１ｍｍ角と面積を小さくしても、長期信頼性に優れたＭＯＳＦＥＴは、歩留まり１７％でしか得ることができない。
【００７８】
なお、本実施の形態においては、面積としてデバイスの面積を用いているが、ゲート酸化膜の面積の場合も、略同様の結果を得ることができる。
【００７９】
また、本実施の形態では縦型ＭＯＳＦＥＴを用いて説明したが、これは横型ＭＯＳＦＥＴであっても良い。また、同じく基板の傾き角を８度としたが、８度以外の傾きを持つ基板または傾きのない基板としてもよい。
【符号の説明】
【００８０】
１０                ＳｉＣドリフト層
１１                ｎ＋ソース領域
１２                ｐ型ウェル領域
１３                ドリフトｎ−層
１５                ＳｉＣ半導体基板
１９、２９          ＴＳＤ
２０、２１          ＳｉＣ種結晶基板
９０、９１          ゲート酸化膜
４０                ＭＳＥエピタキシャル膜
５０                極薄Ｓｉ融液層
６０                Ｃ原子供給基板
７０                ルツボ
７５                上部スペーサ
７６                下部スペーサ
８０                電流計
８１                電圧源
８２                試験電極
９２                ゲート電極
９４                ソース電極
９６                ドレイン電極
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１】
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【図２】
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