(57)【特許請求の範囲】
【請求項１】
ガイガーモードで使用される複数のアバランシェフォトダイオードのアレイと、
前記アバランシェフォトダイオードの各々からの出力信号をそれぞれ矩形パルスに変換する複数の弁別回路と、
前記複数の弁別回路によって生成された前記矩形パルスを加算して出力する加算回路と、
を備えることを特徴とする光検出器。
【請求項２】
請求項１に記載の光検出器であって、
前記矩形パルスのパルス幅は、前記アバランシェフォトダイオードにおける光電変換に関連して決定されることを特徴とする光検出器。
【請求項３】
請求項１又は２に記載の光検出器であって、
前記弁別回路は、電流源を制御して前記矩形パルスとして電流矩形パルスを生成し、
前記加算回路は、前記電流矩形パルスをアナログ的に合成する共通出力接点であることを特徴とする光検出器。
【請求項４】
請求項１又は２に記載の光検出器であって、
前記加算回路は、アクティブ状態にある前記矩形パルスをデジタル的に加算する２値加算回路であり、
前記加算回路の出力と基準値とを比較して、その比較結果に応じてトリガ信号を出力する比較回路を備えることを特徴とする光検出器。
【請求項５】
請求項４に記載の光検出器であって、
前記トリガ信号に同期して、前記加算回路の出力値を保持及び出力する保持回路と、
前記保持回路に保持されている値に応じて前記トリガ信号のタイミング誤差を補正する補正回路を備えることを特徴とする光検出器。
【請求項６】
請求項４に記載の光検出器であって、
前記矩形パルスに同期して前記矩形パルスよりも長いパルス幅を有する第２矩形パルスを発生させる第２弁別回路と、
前記第２矩形パルスをデジタル的に２値加算する第２加算回路と、
前記トリガ信号に同期して、前記第２加算回路の出力値を保持及び出力する保持回路と、
を備えることを特徴とする光検出器。
【請求項７】
請求項６に記載の光検出器であって、
前記第２弁別回路は、前記アバランシェフォトダイオードのデッドタイムに略等しいパルス幅を有する前記第２矩形パルスを生成するクエンチング又は再チャージ回路であることを特徴とする光検出器。
【請求項８】
請求項６に記載の光検出器であって、
前記第２弁別回路は、前記比較回路において前記加算回路の出力が前記基準値以上となるまで前記第２矩形パルスを非アクティブ状態とすることを特徴とする光検出器。
【請求項９】
請求項１〜８のいずれか１つに記載の光検出器であって、
相補型金属酸化膜半導体技術を用いて前記アバランシェフォトダイオードのアレイ、前記弁別回路及び前記加算回路がモノリシックに実装されていることを特徴とする光検出器。
【請求項１０】
請求項１〜９のいずれか１つに記載の光検出器を備え、
照射光の飛行時間検出により測距を行う光学測距装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光検出器に関し、特に、アバランシェ効果を利用した光検出器に関する。
【背景技術】
【０００２】
光通信や光レーダ等において微弱な光信号を検出するための受光素子としてアバランシェフォトダイオード（ＡＰＤ）が用いられている。ＡＰＤにフォトンが入射すると電子・正孔対が生成され、電子と正孔が各々高電解で加速されて、次々と雪崩のように衝突電離を引き起こして新たな電子・正孔対を生成する。
【０００３】
ＡＰＤの使用モードには、逆バイアス電圧を降伏電圧（ブレークダウン電圧）未満で動作させるリニアモードと、降伏電圧以上で動作させるガイガーモードがある。リニアモードでは生成される電子・正孔対の割合よりも消滅（高電界から出る）する電子・正孔対の割合が大きく、アバランシェは自然に止まる。出力電流は入射光量にほぼ比例するため入射光量の測定に用いることができる。ガイガーモードでは、単一フォトンの入射でもアバランシェ現象を起こすことができる。このようなフォトダイオードをシングルフォトンフォトダイオード（ＳＰＡＤ：Ｓｉｎｇｌｅ  Ｐｈｏｔｏｎ  Ａｖａｌａｎｃｈｅ  Ｄｉｏｄｅ）という。ＳＰＡＤでは、印加電圧を降伏電圧まで下げることによりアバランシェを止めることができる。印加電圧を下げてアバランシェ現象を停止させることはクエンチングと呼ばれる。最も単純なクエンチング回路はＡＰＤと直列にクエンチング抵抗を接続することで実現される。アバランシェ電流が生ずるとクエンチング抵抗端子間の電圧上昇によってＡＰＤのバイアス電圧が降下し、降伏電圧未満となるとアバランシェ電流が止まる。ＡＰＤには高電界を印加できるため、微弱光に高速に応答することができ、光学的測距装置や光通信等の分野で広く使われている。
【０００４】
ＡＰＤを用いて飛行時間計測法（ＴＯＦ：Ｔｉｍｅ  ｏｆ  Ｆｌｉｇｈｔ）を行う光学的測距装置は、そのナノ秒程度の測定精度及び低消費電力性から道路上の障害物や人までの距離を測定する衝突回避安全装置等に適用できる。このような光学的測距装置は、反応速度、耐ノイズ性、感度、省電力性、サイズ及びコスト面からの要求を満たす必要がある。
【０００５】
このような要件を幾つか満たすものとして相補型金属酸化膜半導体技術（ＣＭＯＳ：ｃｏｍｐｌｅｍｅｎｔａｒｙ  ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ）が知られている。このＣＭＯＳ技術をＡＰＤへ適用したシリコンフォトマルチプライヤ（ＳｉＰＭ：Ｓｉｌｉｃｏｎ  Ｐｈｏｔｏ  Ｍｕｌｔｉｐｌｉｅｒｓ）が知られている（非特許文献１）。ＳｉＰＭは、複数のＡＰＤをアレイ状に行列配置し、全体として大きな光検出器を構成する。
【０００６】
しかしながら、ＳＰＡＤの各フォトダイオードから出力される電流パルスは検出する光子の数に正確には比例せず、１つのＳＰＡＤで検出された光子の数を知ることはできない。そこで、多数のＳＰＡＤを備えるＳｉＰＭを用いて連続的な光検出を空間的に平均化された電流値として検出している。
【０００７】
例えば、図１７に示すように、４つのＳＰＡＤ４０にクエンチング抵抗４２を直列接続した要素を並列に接続した構成とし、その接続点を流れる電流において４つのＳＰＡＤ４０から出力される電流パルスの和を検出する。ＳｉＰＭでは、電流パルスは指数関数的な減少を示し、その和は図１８の例に示すような波形となる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００６−１７９８２８号公報
【特許文献２】米国特許公開第２００９／０１２１３０６号明細書
【非特許文献】
【０００９】
【非特許文献１】"Silicon photomultiplier and its possible application", Nuclear Inst. & Methods in Physics Research, 2003, 504(1-3), pp. 48-52.
【発明の概要】
【発明が解決しようとする課題】
【００１０】
図１８に示すように、複数のＳＰＡＤで光子が検出された場合、指数関数的に減少する電流パルスが重畳された信号が得られる。このとき、信号の波高値は光子を検出したＳＰＡＤから出力される電流パルスのピークの和にならず、ＳｉＰＭで検出された光子の数に対応しない。
【００１１】
ＴＯＦを用いた測距装置では、被測定対象物で反射されたレーザ光を正確に検出してトリガ信号を発生させることが重要であり、複数のＳＰＡＤでほぼ同時に検出される光子の合計数を正確に知ることができる技術が望まれている。
【００１２】
なお、特許文献２には、ＳｉＰＭの素子面積に対する受光領域がしめる面積の割合を増加させることにより、ＳｉＰＭの受光感度を増加させ、素子間のクロストークを低減する技術が開示されている。しかしながら、この技術においても、上記指数関数的な出力パルスの減少に起因する問題は解決されない。
【００１３】
さらに、一般的には、光学的測距装置は、反応速度、耐ノイズ性、感度、省電力性、サイズ及びコスト面からの要求を満たす必要がある。
【課題を解決するための手段】
【００１４】
本発明は、ガイガーモードで使用される複数のアバランシェフォトダイオードのアレイと、前記アバランシェフォトダイオードの各々からの出力信号をそれぞれ矩形パルスに変換する複数の弁別回路と、前記複数の弁別回路によって生成された前記矩形パルスを加算して出力する加算回路と、を備えることを特徴とする光検出器である。
【００１５】
ここで、前記矩形パルスのパルス幅は、前記アバランシェフォトダイオードにおける光電変換に関連して決定されることが好適である。
【００１６】
また、前記弁別回路は、電流源を制御して前記矩形パルスとして電流矩形パルスを生成し、前記加算回路は、前記電流矩形パルスをアナログ的に合成する共通出力接点であることが好適である。
【００１７】
また、前記加算回路は、アクティブ状態にある前記矩形パルスをデジタル的に加算する２値加算回路であり、前記加算回路の出力と基準値とを比較して、その比較結果に応じてトリガ信号を出力する比較回路を備えることが好適である。
【００１８】
また、前記トリガ信号に同期して、前記加算回路の出力値を保持する保持回路と、前記保持回路に保持されている値に応じて前記トリガ信号のタイミング誤差を補正する補正回路を備えることが好適である。
【００１９】
また、前記矩形パルスに同期して前記矩形パルスよりも長いパルス幅を有する第２矩形パルスを発生させる第２弁別回路と、前記第２矩形パルスをデジタル的に２値加算する第２加算回路と、前記トリガ信号に同期して、前記第２加算回路の出力値を保持する保持回路と、を備えることが好適である。
【００２０】
また、前記第２弁別回路は、前記アバランシェフォトダイオードのデッドタイムに略等しいパルス幅を有する前記第２矩形パルスを生成するクエンチング又は再チャージ回路であることが好適である。
【００２１】
また、前記第２弁別回路は、前記比較回路において前記加算回路の出力が前記基準値以上となるまで前記第２矩形パルスを非アクティブ状態とすることが好適である。
【００２２】
また、相補型金属酸化膜半導体技術を用いて前記アバランシェフォトダイオードのアレイ、前記弁別回路及び前記加算回路がモノリシックに実装されていることが好適である。
【００２３】
また、上記いずれか１つの光検出器を備え、照射光の飛行時間検出により測距を行う光学測距装置としてもよい。
【発明の効果】
【００２４】
本発明によれば、ＴＯＦを用いた測距装置において高い精度で検出トリガ信号を生成することができる反応速度が高く、高感度で耐ノイズ性が良好なガイガーモードで動作するアバランシェフォトダイオードを含む光検出器を提供することができる。
【図面の簡単な説明】
【００２５】
【図１】第１の実施の形態における光検出器の構成を示す図である。
【図２】本発明の実施の形態における弁別回路の構成を示す図である。
【図３】第１の実施の形態における光検出器の動作を示すタイミングチャートである。
【図４】第２の実施の形態における光検出器の構成を示す図である。
【図５】第２の実施の形態における光検出器の動作を示すタイミングチャートである。
【図６】第３の実施の形態における光検出器の構成を示す図である。
【図７】第３の実施の形態における光検出器の動作を示すタイミングチャートである。
【図８】第４の実施の形態における光検出器の構成を示す図である。
【図９】第５の実施の形態における光検出器の構成を示す図である。
【図１０】第６の実施の形態における光検出器の構成を示す図である。
【図１１】第６の実施の形態における光検出器の動作を示すタイミングチャートである。
【図１２】本発明の実施の形態における弁別回路の構成を示す図である。
【図１３】第６の実施の形態における光検出器の別例の構成を示す図である。
【図１４】第７の実施の形態における光検出器の構成を示す図である。
【図１５】第７の実施の形態における光検出器の動作を示すタイミングチャートである。
【図１６】本発明の実施の形態における弁別回路の構成を示す図である。
【図１７】従来の光検出器の構成を示す図である。
【図１８】従来の光検出器によって検出された信号の例を示す図である。
【発明を実施するための形態】
【００２６】
＜第１の実施の形態＞
第１の実施の形態における光検出器１００は、図１に示すように、シリコンフォトマルチプライヤ（ＳｉＰＭ）１０、クエンチング素子１２（１２ａ〜１２ｄ）、弁別回路１４（１４ａ〜１４ｄ）、電流源１６（１６ａ〜１６ｄ）を含んで構成される。光検出器１００は、以下に示す他の実施の形態の基本となる構成を有している。なお、以下の説明では、各信号がハイレベルのときをアクティブ状態、ローレベルのときを非アクティブ状態として説明するが、ローレベルのときをアクティブ状態、ハイレベルのときを非アクティブ状態とする回路構成としても同様の作用・効果を得ることができる。
【００２７】
光検出器１００は、４つのシングルフォトンアバランシェフォトダイオード（ＳＰＡＤ）１０ａ〜１０ｄを含むＳｉＰＭ１０を含んで構成される例を示している。もちろん、本発明の適用範囲は４つのＳＰＡＤ１０ａ〜１０ｄを含むＳｉＰＭ１０に限定されるものでなく、例えば１０×１０の行列状にＳＰＡＤを配置した構成等、４つ以外のＳＰＡＤを含むＳｉＰＭ１０であっても同様に適用できる。
【００２８】
ＳｉＰＭ１０は、ＳＰＡＤ１０ａ〜１０ｄを含んで構成される。各ＳＰＡＤ１０ａ〜１０ｄは、ガイガーモードで動作する。すなわち、各ＳＰＡＤ１０ａ〜１０ｄは、逆バイアス電圧を降伏電圧以上として動作させられ、単一フォトンの入射でもアバランシェ現象を起こす。したがって、ＳｉＰＭ１０は、レーザ光等の入射光に対して高い感度を有する。
【００２９】
ここで、各ＳＰＡＤ１０ａ〜１０ｄは、ガードリングや金属配線の領域をできるだけ小さくし、素子面積に対する受光領域の割合であるフィルファクタ（開口率）を高めることが好適である。特に、クエンチング素子やリチャージ素子を行列状に配置されたＳＰＡＤの内部に形成しないことで、フィルファクタを高めることができる。
【００３０】
クエンチング素子１２（１２ａ〜１２ｄ）は、トランジスタや抵抗で構成することができる。クエンチング素子１２（１２ａ〜１２ｄ）は、ＳＰＡＤ１０ａ〜１０ｄの外部において金属配線によってＳＰＡＤ１０ａ〜１０ｄに対して接続することが好適である。
【００３１】
ＳＰＡＤ１０ａ〜１０ｄにアバランシェ電流が生ずるとクエンチング素子１２の端子間の電圧上昇によってＳＰＡＤ１０ａ〜１０ｄに対するバイアス電圧が降下し、降伏電圧未満となるとアバランシェ電流が止まる。クエンチング素子１２（１２ａ〜１２ｄ）は、各ＳＰＡＤ１０ａ〜１０ｄに直列に接続され、弁別回路１４（１４ａ〜１４ｄ）のそれぞれに対する出力電圧を発生させるためにも利用される。
【００３２】
弁別回路１４（１４ａ〜１４ｄ）は、ＳＰＡＤ１０ａ〜１０ｄ及びクエンチング素子１２ａ〜１２ｄのペア毎にそれぞれ設けられる。以下、弁別回路１４ａを例に説明するが、弁別回路１４ｂ，１４ｃ及び１４ｄも同様である。
【００３３】
弁別回路１４ａは、クエンチング素子１２ａの端子電圧を所定の基準値と比較し、その比較結果に応じて矩形パルスを生成する。弁別回路１４ａは、図２に示すように、コンパレータ１４ｅ、遅延素子１４ｆ及びアンド素子１４ｇを含んで構成することかできる。また、図３に弁別回路１４ａ〜１４ｄの動作を説明するためのタイミングチャートを示す。
【００３４】
コンパレータ１４ｅは、クエンチング素子１２ａの端子電圧Ｖａを受けて、端子電圧Ｖａと基準電圧ＶＲＥＦとを比較し、端子電圧Ｖａが基準電圧ＶＲＥＦ以上であればハイレベルであり、端子電圧Ｖａが基準電圧ＶＲＥＦ未満であればローレベルである出力パルスＡ１を出力する。遅延素子１４ｆは、コンパレータ１４ｅの出力パルスを受けて、出力パルスの変化を遅延時間Ｗだけ遅延させて出力パルスＢ１として出力する。遅延時間Ｗは、ＳＰＡＤ１０ａのデッドタイム、すなわちＳＰＡＤ１０ａの出力である端子電圧Ｖａの立ち上がりから消滅までの時間よりも短い時間とすることが好適である。具体的には、遅延時間Ｗは、１ｎ秒以上２０ｎ秒以下とすることがより好適である。アンド素子１４ｇは、コンパレータ１４ｅからの出力パルスＡ１と、遅延素子１４ｆからの出力パルスＢ１の反転信号と、を受けて、それらの論理積を算出して出力する。これにより、弁別回路１４ａは、ＳＰＡＤ１０ａからの出力である端子電圧Ｖａが基準電圧ＶＲＥＦ以上となった時点から所定の遅延時間Ｗだけのパルス幅を有する矩形パルスＣ１を生成して出力する。
【００３５】
なお、ＳＰＡＤ１０ａの出力である端子電圧Ｖａは、ＳＰＡＤ１０ａがフォトンの受光時刻に応じて急峻な立ち上がりを示すので、矩形パルスＣ１はＳＰＡＤ１０ａがフォトンを受けた時刻とほぼ同時に立ち上がる信号となる。また、図３に示すように、弁別回路１４ｂ，１４ｃ及び１４ｄも弁別回路１４ａと同様に機能する。
【００３６】
電流源１６（１６ａ〜１６ｄ）は、弁別回路１４（１４ａ〜１４ｄ）から出力される矩形パルスＣ１〜Ｃ４を受けて、それぞれ矩形パルスＣ１〜Ｃ４がハイレベルとなっている期間に所定値の電流を流す。電流源１６（１６ａ〜１６ｄ）は、１つの出力端子Ｔ１に接続され、図１に示すように、出力端子Ｔ１には電流源１６（１６ａ〜１６ｄ）から出力される電流を加算した加算電流Ｉｓｕｍが流れる。
【００３７】
加算電流Ｉｓｕｍは、図３に示すように、ＳｉＰＭ１０に含まれるＳＰＡＤ１０ａ〜１０ｄでほぼ同時に検出された光子の合計数に応じた値となる。したがって、加算電流Ｉｓｕｍをトリガ信号として利用することによって、被測定対象物で反射されたレーザ光の検出精度を高めることができる。例えば、本実施の形態では、加算電流Ｉｓｕｍが３単位（ＳＰＡＤ１０ａ〜１０ｄのうち３つにフォトンが入射した状態）以上となった場合にトリガ信号を出力するものとすれば光の検出を高い精度で行うことができる。
【００３８】
＜第２の実施の形態＞
第２の実施の形態における光検出器２００は、図４に示すように、シリコンフォトマルチプライヤ（ＳｉＰＭ）１０、クエンチング素子１２（１２ａ〜１２ｄ）、弁別回路１４（１４ａ〜１４ｄ）、デジタル加算器１８及びデジタルコンパレータ２０を含んで構成される。
【００３９】
以下、図５のタイミングチャートを参照して、本実施の形態における光検出器２００の機能について説明する。なお、本実施の形態において、ＳｉＰＭ１０、クエンチング素子１２及び弁別回路１４の機能は上記第１の実施の形態と同様であるので説明を省略する。
【００４０】
デジタル加算器１８は、弁別回路１４で生成された出力パルスＣ１〜Ｃ４をデジタル的に加算して、その値を出力値Ｄｓｕｍとして出力する。すなわち、デジタル加算器１８は、出力パルスＣ１〜Ｃ４のうちハイレベルである信号の合計数を算出して出力する。
【００４１】
デジタルコンパレータ２０は、デジタル加算器１８の出力値Ｄｓｕｍと所定の基準値ＤＲＥＦとを比較して、デジタル加算器の出力値Ｄｓｕｍが基準値ＤＲＥＦ以上であればトリガ信号ＴＲＧをハイレベルとし、そうでなければローレベルとする。例えば、基準値ＤＲＥＦを３としておけば、デジタル加算器の出力値Ｄｓｕｍが３以上の期間にトリガ信号ＴＲＧがハイレベルとされる。
【００４２】
本実施の形態の光検出器２００においても、被測定対象物で反射されたレーザ光の検出精度を高めることができる。なお、本実施の形態ではハイレベルを各信号のアクティブ状態としたが、ローレベルを各信号のアクティブ状態としてもよい。
【００４３】
＜第３の実施の形態＞
第３の実施の形態における光検出器３００は、図６に示すように、第１の実施の形態の構成に抵抗素子Ｒ及びコンスタントフラクションディスクリミネータ（ＣＦＤ）２２を加えて構成される。
【００４４】
以下、図７のタイミングチャートを参照して、本実施の形態における光検出器３００の機能について説明する。なお、本実施の形態において、ＳｉＰＭ１０、クエンチング素子１２、弁別回路１４及び電流源１６の機能は上記第１の実施の形態と同様であるので説明を省略する。
【００４５】
抵抗素子Ｒは、端子Ｔ１に接続され、加算電流Ｉｓｕｍを端子電圧Ｖｉｎに変換して出力する。端子電圧Ｖｉｎは、図７に示すように、電源電圧Ｖから抵抗素子Ｒによる電圧降下分である電位差Ｒ×Ｉｓｕｍを減算した値となる。
【００４６】
ＣＦＤ２２は、入力されるパルスの立ち上がり時刻をパルスの大きさに依存せずに正確に検出するために用いられる回路である。ＣＦＤ２２は、図６に示すように、コンパレータ２２ａ、増幅器２２ｂ、遅延素子２２ｃ、コンパレータ２２ｄ及びアンド素子２２ｅを含んで構成することができる。コンパレータ２２ａは、入力電圧Ｖｉｎと基準電圧ＶＴＨＲとを比較し、入力電圧Ｖｉｎが基準電圧ＶＴＨＲ以下であれば出力信号Ｄをハイレベルとし、入力電圧Ｖｉｎが基準電圧ＶＴＨＲより大きければ出力信号Ｄをローレベルとする。
【００４７】
基準電圧ＶＴＨＲは、入力信号Ｖｉｎに含まれる光学的なノイズや他のノイズをモニタリングし、これらのノイズの大きさに応じて動的に変化させることが好適である。例えば、ノイズが大きいほど基準電圧ＶＴＨＲは小さくすることが好適である。
【００４８】
一方、入力信号Ｖｉｎは、増幅器２２ｂによって所定の増幅率Ａで増幅され、遅延素子２２ｃにおいて所定の遅延時間だけ遅延されて信号Ｅとして出力される。増幅率Ａは、例えば、３〜６ｄＢとすることが好適である。また、遅延素子２２ｃの遅延時間は、入力信号Ｖｉｎのパルス幅よりも小さくすることが好適である。コンパレータ２２ｄは、信号Ｅと入力信号Ｖｉｎとを比較し、入力信号Ｖｉｎが信号Ｅ以上であれば出力信号Ｆをハイレベルとし、入力信号Ｖｉｎが信号Ｅ未満であれば出力信号Ｆをローレベルとする。アンド素子２２ｅは、コンパレータ２２ａからの出力信号Ｄ及びコンパレータ２２ｄからの出力信号Ｆを受けて、両信号の論理積を算出して出力信号Ｇとして出力する。
【００４９】
一般的に、入力信号Ｖｉｎの最大振幅（加算電流Ｉｓｕｍの最大振幅）の違いに応じて入力信号Ｖｉｎ（加算電流Ｉｓｕｍ）の立ち上がりの速さ（信号の立ち上がりの傾き）が異なってくる。通常のコンパレータを用いて入力信号Ｖｉｎ（加算電流Ｉｓｕｍ）が所定の基準値以上となった時点を入力信号Ｖｉｎの立ち上がり時点として検出する処理では、入力信号Ｖｉｎの最大振幅（加算電流Ｉｓｕｍの最大振幅）に応じて検出時点に誤差が発生する。一方、光学的測距装置では、１ｎ秒の誤差が約１５ｃｍの距離の誤差として影響する。ＣＦＤ２２は、このような信号の立ち上がりの速さに依る距離の検出誤差を無くすための回路であり、入力信号Ｖｉｎの立ち上がり時点の検出における入力信号Ｖｉｎの振幅による影響を低減する。本実施の形態の光検出器３００によれば、被測定対象物で反射されたレーザ光の検出精度をさらに高めることができる。
【００５０】
＜第４の実施の形態＞
第４の実施の形態における光検出器４００は、図８に示すように、第３の実施の形態の構成の抵抗素子Ｒに代えて伝達インピーダンス増幅器（ＴＩＡ）２４を含んで構成される。
【００５１】
ＴＩＡ２４は、加算電流Ｉｓｕｍに応じた出力信号Ｖｉｎを生成して出力する。このとき、ＴＩＡ２４は、図８に示す配線上の寄生キャパシタンスＣの影響を低減し、出力信号Ｖｉｎの立ち上がりをより急峻とすることを可能とする。
【００５２】
これにより、ＳｉＰＭ１０へのフォトンの入力に対応する入力信号Ｖｉｎの立ち上がりの遅れや鈍りを低減することができ、被測定対象物で反射されたレーザ光の検出精度をさらに高めることができる。
【００５３】
＜第５の実施の形態＞
第５の実施の形態における光検出器５００は、図９に示すように、第２の実施の形態における構成にメモリ素子２６を加えた構成を有する。
【００５４】
メモリ素子２６は、デジタルコンパレータ２０からのトリガ信号ＴＲＧの変化に同期して、デジタル加算器１８の出力値Ｄｓｕｍを保持して出力する。メモリ素子２６は、１つ又は複数のフリップフロップ素子やラッチ素子によって構成することができる。
【００５５】
メモリ素子２６に保持される出力値Ｄｓｕｍは、出力値Ｄｓｕｍに応じてトリガ信号ＴＲＧに含まれる時間的な誤差の補正に用いることができる。例えば、出力値Ｄｓｕｍが大きくなるほど、トリガ信号ＴＲＧはより早くハイレベルになる傾向を示すので、そのような傾向を補償する処理を行うための補正回路（図示しない）を設け、メモリ素子２６から出力される出力値Ｄｓｕｍに応じてトリガ信号ＴＲＧの立ち上がりタイミングを補正する処理を行うことができる。
【００５６】
＜第６の実施の形態＞
第６の実施の形態における光検出器６００は、図１０に示すように、第５の実施の形態における構成にさらに弁別回路２８（２８ａ〜２８ｄ）、デジタル加算器３０及び遅延素子３２を加えた構成を有する。また、図１１に光検出器６００の動作を説明するためのタイミングチャートを示す。
【００５７】
弁別回路２８（２８ａ〜２８ｄ）は、それぞれ弁別回路１４（１４ａ〜１４ｄ）からの出力信号Ｃ１〜Ｃ４を受けて、遅延時間Ｗよりも長いパルス幅Ｔを有する矩形パルスＨ１〜Ｈ４を生成して出力する。具体的には、弁別回路２８（２８ａ〜２８ｄ）は、図１２に示すように、それぞれフリップフロップ素子２８ｅ及び遅延素子２８ｆを含んで構成することができる。以下、弁別回路２８ａを例に説明する。
【００５８】
フリップフロップ素子２８ｅは、矩形パルスＣ１をクロック信号として受けて、矩形パルスＣ１がローレベルからハイレベルに変化したタイミングに同期して出力Ｑをローレベルからハイレベルへ変化させると共に、反転出力Ｑバーをハイレベルからローレベルへ変化させる。遅延素子２８ｆは、反転出力Ｑバーの反転信号を遅延時間Ｔだけ遅延させて出力する。遅延素子２８ｆの出力はフリップフロップ素子２８ｅのリセット端子へ入力される。したがって、フリップフロップ素子２８ｅは、出力Ｑがローレベルからハイレベルへ変化してから遅延時間Ｔ経過後にリセットされ、出力Ｑをハイレベルからローレベルへ変更する。このようにして、弁別回路２８ａは、パルス幅Ｗの矩形パルスＣ１をパルス幅Ｔの矩形パルスＨ１に変更する機能を有する。
【００５９】
なお、遅延素子２８ｆの遅延時間Ｔは、ＳＰＡＤ１０ａのデッドタイム、すなわちＳＰＡＤ１０ａの出力である端子電圧Ｖａの立ち上がりから消滅までの時間と略等しくすることが好適である。具体的には、遅延時間Ｔは、５ｎ秒以上１００ｎ秒以下とすることが好適である。
【００６０】
デジタル加算器３０は、弁別回路２８（２８ａ〜２８ｄ）からの出力パルスＨ１〜Ｈ４をデジタル的に加算して、その値を出力値Ｄｓｕｍ２として出力する。すなわち、デジタル加算器３０は、出力パルスＨ１〜Ｈ４のうちハイレベルである信号の合計数を算出して出力する。
【００６１】
一方、遅延素子３２は、デジタルコンパレータ２０から出力されるトリガ信号ＴＲＧを所定の遅延時間τだけ遅延させてメモリ素子２６のクロック信号ＴＲＧτとして出力する。
【００６２】
メモリ素子２６は、遅延素子３２からのクロック信号ＴＲＧτの変化に同期して、デジタル加算器３０の出力値Ｄｓｕｍ２を保持して出力値Ｄｏｕｔとして出力する。メモリ素子２６は、１つ又は複数のフリップフロップ素子やラッチ素子によって構成することができる。
【００６３】
このように、弁別回路２８（２８ａ〜２８ｄ）を用いて遅延時間Ｗよりも長いパルス幅Ｔを有する矩形パルスＨ１〜Ｈ４を生成して、デジタル加算器３０を用いて矩形パルスＨ１〜Ｈ４を加算して出力値Ｄｓｕｍ２を算出すると共に、トリガ信号ＴＲＧを遅延させてメモリ素子２６で出力値Ｄｓｕｍ２を保持することによって、光検出器６００において略同時に検出された光子の最大値を正確に出力値Ｄｏｕｔとして得ることができる。
【００６４】
メモリ素子２６から出力される出力値Ｄｏｕｔは、第５の実施の形態と同様に、トリガ信号ＴＲＧに含まれる時間的な誤差の補正等に用いることができる。
【００６５】
なお、図１３に示すように、弁別回路１４（１４ａ〜１４ｄ）を介さず、シリコンフォトマルチプライヤ（ＳｉＰＭ）１０からの出力電圧Ｖａ〜Ｖｄを弁別回路２８（２８ａ〜２８ｄ）へ直接入力する構成を有する光検出器６０２としてもよい。
【００６６】
＜第７の実施の形態＞
第７の実施の形態における光検出器７００は、図１４に示すように、第６の実施の形態における構成にさらに弁別回路３４を加えた構成を有する。また、図１５に光検出器７００の動作を説明するためのタイミングチャートを示す。
【００６７】
なお、光検出器７００に含まれる弁別回路２８（２８ａ〜２８ｄ）は、図１６に示すように、第６の実施の形態における弁別回路２８（２８ａ〜２８ｄ）にゲート機能が付いたバッファ素子２８ｇを加えた構成となっている。すなわち、弁別回路２８（２８ａ〜２８ｄ）は、バッファ素子２８ｇに入力されるイネーブル信号ＥＮがハイレベルとなっている期間のみ出力を行う。
【００６８】
弁別回路３４は、デジタルコンパレータ２０からトリガ信号ＴＲＧを受けて、トリガ信号ＴＲＧが立ち上がった時点からパルス幅Ｔの矩形パルスを生成して出力する。この矩形パルスがイネーブル信号ＥＮとなる。イネーブル信号ＥＮは、弁別回路２８（２８ａ〜２８ｄ）の各バッファ素子２８ｇ及び遅延素子３２へ入力される。
【００６９】
弁別回路２８（２８ａ〜２８ｄ）は、イネーブル信号ＥＮがハイレベルとなった時点ではじめて出力パルスＨ１〜Ｈ４を出力する。したがって、デジタル加算器３０は、イネーブル信号ＥＮがハイレベルとなるまで実質的に加算処理を行う必要が無く、本実施の形態ではデジタル加算器３０における消費電力を抑えることができる。
【００７０】
遅延素子３２は、イネーブル信号ＥＮを遅延時間τだけ遅延させてメモリ素子２６のクロック信号ＴＲＧτとして出力する。メモリ素子２６は、遅延素子３２からのクロック信号ＴＲＧτの変化に同期して、デジタル加算器３０の出力値Ｄｓｕｍ２を保持して出力値Ｄｏｕｔとして出力する。
【００７１】
このように、本実施の形態における光検出器７００では、トリガ信号ＴＲＧが立ち上がるまでデジタル加算器３０における加算処理を実質的に行わないようにすることによって回路全体の消費電力を低減することができる。
【００７２】
なお、上記総ての実施の形態における各構成要素はＳｉＰＭ１０と同一の半導体基板上にモノリシックに形成することがより好適である。
【符号の説明】
【００７３】
１０  シリコンフォトマルチプライヤ、１０ａ〜１０ｄ  シングルフォトンアバランシェフォトダイオード、１２（１２ａ〜１２ｄ）  クエンチング素子、１４（１４ａ〜１４ｄ  弁別回路、１４ｅ  コンパレータ、１４ｆ  遅延素子、１４ｇ  アンド素子、１６（１６ａ〜１６ｄ）  電流源、１８  デジタル加算器、２０  デジタルコンパレータ、２２  コンスタントフラクションディスクリミネータ（ＣＦＤ）、２２ａ  コンパレータ、２２ｂ  増幅器、２２ｃ  遅延素子、２２ｄ  コンパレータ、２２ｅ  アンド素子、２４  伝達インピーダンス増幅器（ＴＩＡ）、２６  メモリ素子、２８（２８ａ〜２８ｄ）  弁別回路、２８ｅ  フリップフロップ素子、２８ｆ  遅延素子、２８ｇ  バッファ素子、３０  デジタル加算器、３２  遅延素子、３４  弁別回路、４０  シングルフォトンアバランシェフォトダイオード、４２  クエンチング抵抗、１００，２００，３００，４００，５００，６００，６０２，７００  光検出器。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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