(57)【特許請求の範囲】
【請求項１】
周期配列された導体片と、前記導体片に対応して周期配列された開口部を有する導体プレーンと、前記導体プレーンの開口部内に配置された島状電極と、インダクタンス要素とを有し、
前記導体片と前記島状電極とが導体柱により電気的に接続され、且つ、前記島状電極と前記導体プレーンとが前記インダクタンス要素を介して接続され、
前記インダクタンス要素は、前記導体プレーンとは別の層に形成され、前記インダクタンス要素の一方の端子が前記島状電極と、他方の端子が前記導体プレーンとそれぞれ導体柱により電気的に接続されていることを特徴とする電磁バンドギャップ素子。
【請求項２】
前記開口部の大きさは前記導体片より小さいことを特徴とする請求項１に記載の電磁バンドギャップ素子。
【請求項３】
前記インダクタンス要素はスパイラルコイルであることを特徴とする請求項１又は２に記載の電磁バンドギャップ素子。
【請求項４】
前記インダクタンス要素はミアンダコイルであることを特徴とする請求項１又は２に記載の電磁バンドギャップ素子。
【請求項５】
前記インダクタンス要素が形成された導体層に隣接して絶縁性磁性層が配置されていることを特徴とする請求項１乃至４のいずれか１項に記載の電磁バンドギャップ素子。
【請求項６】
前記導体片は、隣接する辺同士が互いに噛み合うインタディジタル構造をなしていることを特徴とする請求項１乃至５のいずれか１項に記載の電磁バンドギャップ素子。
【請求項７】
前記導体片の周期配列が、第１層の第１導体片と第２層の第２導体片の２つの導体層で形成され、前記第１導体片と前記第２導体片との間で重なり合う領域が存在することを特徴とする請求項１乃至６のいずれか１項に記載の電磁バンドギャップ素子。
【請求項８】
請求項１乃至７のいずれか１項に記載の電磁バンドギャップ素子を反射板として具備し、その使用周波数帯が前記電磁バンドギャップ素子のバンドギャップ周波数帯域に含まれることを特徴とするアンテナ。
【請求項９】
前記アンテナはパッチアンテナであることを特徴とする請求項８に記載のアンテナ。
【請求項１０】
前記アンテナは逆Ｆアンテナであることを特徴とする請求項８に記載のアンテナ。
【請求項１１】
請求項１乃至７のいずれか１項に記載の電磁バンドギャップ素子により構成されるコモンモードフィルタ。
【請求項１２】
請求項１乃至７のいずれか１項に記載の電磁バンドギャップ素子と、第１導体プレーンとを有し、前記第１導体プレーンと前記電磁バンドギャップ素子間は電気的に絶縁されており、かつ前記電磁バンドギャップ素子を構成する導体片の周期配列は前記第１導体プレーンと前記電磁バンドギャップ素子を構成する導体プレーンの間の層に設けられていることを特徴とする平行平板導波路型電磁バンドギャップ素子。
【請求項１３】
請求項１２に記載の平行平板導波路型電磁バンドギャップ素子と、前記第１導体プレーン及び第２の導体プレーンからなる平行平板とを有し、前記平行平板の一部又は全てが、前記平行平板導波路型電磁バンドギャップ素子として形成されており、且つ、前記第１及び第２の導体プレーンのうちいずれか一方が電源に接続され、他方がグランドに接続されていることを特徴とする電源ノイズ抑制フィルタ。
【請求項１４】
前記インダクタンス要素が平面型であることを特徴とする請求項１又は２に記載の電磁バンドギャップ素子。
【請求項１５】
前記インダクタンス要素が平面型であり、該平面型のインダクタンス要素が設けられる導体層は、前記導体プレーンを挟んで前記導体片が設けられる導体層の配置側とは逆側に配置されていることを特徴とする請求項１に記載の電磁バンドギャップ素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、特性の周波数帯において表面波の伝播抑制や電磁波の同相反射等を可能とする電磁バンドギャップ(electromagnetic band gap)素子及びそれを用いたアンテナ並びにフィルタに関するものである。特に、ＥＢＧ構造の一形態である高インピーダンス表面(high impedance surface)に関するものである。
【背景技術】
【０００２】
近年の技術の発展に伴い、電磁バンドギャップ（以下、ＥＢＧという）構造が開発されており、例えば、高周波回路からの不要電磁放射による回路間の電磁干渉を防ぐ手段として提案されている。ＥＢＧ構造は、広義には、誘電体または導体が２次元的あるいは３次元的に周期構造をなし、特定周波数帯の電磁波の２次元あるいは３次元方向の伝播を抑制、または大きく減衰させる構造をいう。【０００３】
ＥＢＧ構造の一形態として、高インピーダンス表面（以下、ＨＩＳという）が特許文献１等に開示されている。その重要な特性として、表面波（表面電流）の抑制、電磁波の同相反射等がある。【０００４】
図１は従来のＨＩＳ構造を有する素子を示す図である。図１（ａ）は特許文献１のＦＩＧ．２ａに記載されているＨＩＳの断面図を、図１（ｂ）は特許文献１のＦＩＧ．２ｂに記載されているＨＩＳの上面図を、図１（ｃ）は特許文献２のＦＩＧ．３ａに記載されているＨＩＳの上面図をそれぞれ示す。【０００５】
ＨＩＳ １は図１（ａ）に示すように導体プレーン３上に導体片２と導体柱７により構成される画鋲状の導体要素４が周期的に配置され、各導体要素４が導体プレーン３と電気的に接続された構造をなしている。導体片２の形状としては、図１（ｂ）に示すような正六角形や、図１（ｃ）に示すような正方形のもの等が提案されている。【０００６】
図２は特許文献１のＦＩＧ．１に記載されている従来のＨＩＳの等価回路図を示す。図１（ａ）〜図１（ｃ）のＨＩＳは、図２に示すように隣接する画鋲状導体間の直列容量Ｃと、２つ画鋲状導体と導体プレーンから形成される並列インダクタンスＬとが２次元的に配列された分布定数回路と考えることができる。【０００７】
並列インダクタンスＬは主として導体柱７により形成され、その大きさは導体柱７の長さに依存する。一方、直列容量Ｃは隣接する導体片間に形成され、隣接する導体片間の距離及び導体片の大きさに依存する。ＨＩＳは並列インダクタンスＬと直列容量Ｃからなる共振回路の共振周波数付近で、インピーダンスが高くなることにより表面電流の伝播が抑制されることが特許文献１に記載されている。また、伝播が抑制される帯域幅（バンドギャップ帯域幅）が直列容量Ｃの逆数に比例することが特許文献１に記載されている。【０００８】
図２に示すように直列容量Ｃと並列インダクタンスＬの積の値を保ちながら導体片２を小さくすることにより、バンドギャップの中心周波数を変えずにＨＩＳの占有する面積を小さくすることが可能となる。【０００９】
更に、バンドギャップ帯域幅は直列容量Ｃの逆数に比例することから、直列容量Ｃと並列インダクタンスＬの積の値を保ちながら、並列インダクタンスＬを増やすことによりバンドギャップ帯域幅を広くすることが可能となる。【００１０】
並列インダクタンスＬを増やす方法はいくつか提案されている。例えば、特許文献３のＦＩＧ．１３や特許文献４の図１７に記載の方法では、図３（ａ）に示すように導体片２と導体プレーン３間の誘電体板を２層構造（第１誘電体板１８と第２誘電体板２８）とし、下層の第２誘電体板２８上にインダクタンス要素６が形成されている。また、導体片２とインダクタンス要素６とが第１導体柱１７により接続され、インダクタンス要素６と導体プレーン３間が第２導体柱２７により電気的に接続されている。【００１１】
図３（ｂ）は図３（ａ）に示す構造の等価回路図である。図３（ｂ）から明らかなようにインダクタンス要素６を挿入することにより、並列インダクタンスＬを増やしている。インダクタンス要素６としては、例えば、図４（ａ）に示すスパイラルコイル１６や図４（ｂ）に示すミアンダコイル２６のほか、弾性表面波共振器、或いはバルク弾性波共振器が挙げられる。【００１２】
上記ＥＢＧ構造の適用事例がいくつか知られている。例えば、特許文献１においては、ＥＢＧ構造のバンドギャップ周波数帯域に含まれる周波数帯を使用したアンテナの反射板としてＥＢＧ構造を用いることが記載されている。その場合、表面波がＥＢＧ構造中を伝播できなくなるため裏面放射が抑圧され、アンテナ特性の劣化を防止することが記載されている。【００１３】
特に、逆Ｌ型アンテナの反射板として上記ＥＢＧ構造を用いた場合、表面波抑制の他に、ＥＢＧ構造に対する電磁波の同相反射を利用できるため、放射効率が向上し、且つ、アンテナエレメントを反射板表面に近接して配置できるため、アンテナの薄型化が可能になることが記載されている。【００１４】
また、特許文献３においては、表面電流を介した２つのアンテナ間の干渉を防ぐ方法として、グランドとして使用する筐体にＥＢＧ構造が用いられている。更に、特許文献５においては筐体の内壁の一部にＥＢＧ構造が用いられている。筐体内部の高周波回路に様々な機能を集積化する場合、筐体内に不要電磁放射が発生して、各々の機能間の信号が互いに電磁干渉し、高周波回路全体の特性に悪影響を及ぼすという問題がある。【００１５】
ＥＢＧ構造を高周波回路に対向する側の筐体内壁に用いることにより、筐体内の不要電磁放射を防ぎ、筐体の内壁を高周波回路に近接させても高周波回路の特性が変化せず、筐体の小形化を可能としている。【００１６】
さらに、上記ＥＢＧ構造を用いて平行平板導波路型ＥＢＧ構造が構成されることも特許文献６より知られている。平行平板導波路型ＥＢＧ素子とはある特定の帯域において平行平板導波路内の電磁波伝播を抑制する構造であり、図５は特許文献６に記載の平行平板導波路型ＥＢＧ構造１１を示す。【００１７】
平行平板導波路型ＥＢＧ構造１１は第１導体プレーン１４と図１に示したＨＩＳ１により構成されている。第１導体プレーン１４とＨＩＳ １は電気的に絶縁されている。またＨＩＳ １の導体片２の周期配列は第１導体プレーン１４とＨＩＳ １の導体プレーン３間の導体層に設けられている。さらに各導体片２と導体プレーン３は導体柱７により電気的に接続されている。【００１８】
平行平板導波路型ＥＢＧ構造１１はその構成単位である単位セル９の周期構造をみなすことができる。【００１９】
第１導体プレーン１４とＨＩＳ １の導体片２が近接した場合、平行平板導波路型ＥＢＧ構造１１の単位セル９当たりの等価回路は図６に示すように伝送線路の中心部に直列共振回路１２がシャントされた方式となることが特許文献６より知られている。ここで、図６における容量Ｃ１は導体片２と第１導体プレーン１４間に形成される容量を、インダクタンスＬは導体片２と導体プレーン３間の導体柱７によるインダクタンスを表す。【００２０】
ここで、ＨＩＳ １の場合と異なり、画鋲状導体間の直列容量Ｃが図６の等価回路に現れないのは、第１導体プレーン１４とＨＩＳ １の導体片２が近接することにより、隣接する画鋲状導体間の直列容量Ｃよりも、導体片２とは第１導体プレーン１４間の容量Ｃ１の方が支配的となり、画鋲状導体間の直列容量Ｃは無視できるためである。【００２１】
平行平板導波路型ＥＢＧ構造１１におけるバンドギャップ周波数帯域は図６に示す直列共振回路１２の共振周波数付近で現れること、単位セル９を小型化すると直列共振回路１２の共振周波数が高くなるため、ストップバンドは高周波側にシフトすることが特許文献６等に記載されている。【００２２】
このことは、第１導体プレーン１４を設け、さらに導体片２と第１導体プレーン１４間の距離を調整することにより、ＨＩＳ １単体におけるバンドギャップ周波数帯域とは異なる帯域にバンドギャップを持たせることが可能であることを意味する。【００２３】
またＨＩＳ １の場合とは異なり、直列容量Ｃが増加してもバンドギャップは狭帯域化しないことが特許文献７等に記載されている。【００２４】
平行平板導波路型ＥＢＧ構造１１を用いて、例えば、電子機器内のプリント回路基板（ＰＣＢ）における電源−グランドプレーンを形成することにより、ＰＣＢに実装された能動デバイスのスイッチング動作に伴う電源ノイズを抑制することが可能である。
【特許文献１】ＵＳ６２６２４９５  Ｂ１号（ＦＩＧ．１、ＦＩＧ．２ａ、ＦＩＧ．２ｂ）
【特許文献２】ＵＳ６４８３４８１  Ｂ１号（ＦＩＧ．２ａ、ＦＩＧ．３ａ）
【特許文献３】ＵＳ６９３３８９５  Ｂ２号（ＦＩＧ．１３）
【特許文献４】特開２００６−２５３９２９号公報（図１）
【特許文献５】特開２００４-２２５８７号公報（図１）
【特許文献６】ＵＳ２００５／００２９６３２  Ａ１号（ＦＩＧ．１、２、４）
【発明の開示】
【発明が解決しようとする課題】
【００２５】
特許文献１のＦＩＧ．２に挙げたＨＩＳ １は、並列インダクタンスＬと直列容量Ｃからなる共振回路の共振周波数付近でバンドギャップが現れ、そのバンドギャップ帯域幅は直列容量Ｃの逆数に比例する。そのため、直列容量Ｃと並列インダクタンスＬの積の値を保ちながら、並列インダクタンスＬを増やすことによりバンドギャップ帯域幅は広くなる。【００２６】
また、ＨＩＳ １の導体柱７を長くすることにより並列インダクタンスＬは大きくなり、また導体片２を大きくすることにより直列容量Ｃは大きくなる。よって、ＨＩＳ １の構造でバンドギャップ帯域幅を広くするためには、導体柱７を長くする必要があるため、これに伴いＨＩＳ １が厚くなるという課題がある。【００２７】
更に、ＨＩＳ１を薄型に構成し、且つ、特定の周波数でバンドギャップが現れるようにしたい場合には、導体柱７が短くなる分、並列インダクタンスＬが小さくなるため、直列容量Ｃを大きくする必要があり、これに伴い導体片２のサイズが大きくなるという課題があった。【００２８】
一方、特許文献６のＦＩＧ．１に挙げた平行平板導波路型ＥＢＧ構造１１の場合、インダクタンスＬと容量Ｃ１からなる直列共振回路の共振周波数付近でバンドギャップが現れる。容量Ｃ１は導体片２の面積に比例するため、単位セルの小型化に伴い導体片２の面積も減少し、結果として容量Ｃ１も減少してしまう。よって、導体片と上側導体プレーン間の誘電体板の誘電率を高くするか板厚を薄くすることにより容量Ｃ１の減少分を抑えるか、導体柱７を長くことによりインダクタンスＬを大きくする必要がある。【００２９】
高誘電率材料からなる高価な誘電体板、もしくは板厚の薄い高価な誘電体板を使用すると、製造コストの上昇という課題がある。【００３０】
また、導体柱７を長くすると、これに伴い、平行平板導波路型ＥＢＧ構造１１が厚くなるという課題がある。【００３１】
本発明の典型的な目的は、小型化、薄型化、さらにはバンドギャップの広帯域化を実現することが可能な電磁バンドギャップ素子及びそれを用いたアンテナ並びにフィルタを提供することにある。
【課題を解決するための手段】
【００３２】
本発明の典型的な電磁バンドギャップ素子は、周期配列された導体片と、前記導体片に対応して周期配列された開口部を有する導体プレーンと、前記開口部内に配置された島状電極と、インダクタンス要素とを有し、前記導体片と前記島状電極とが導体柱により電気的に接続され、且つ、前記島状電極と前記導体プレーンとが前記インダクタンス要素を介して接続され、
前記インダクタンス要素は、前記導体プレーンとは別の層に形成され、前記インダクタンス要素の一方の端子が前記島状電極と、他方の端子が前記導体プレーンとそれぞれ導体柱により電気的に接続されていることを特徴とする。
【００３３】
また、本発明の典型的なアンテナは、上記電磁バンドギャップ素子を反射板として具備し、その使用周波数帯が前記電磁バンドギャップ素子のバンドギャップ周波数帯域に含まれることを特徴とする。【００３４】
また、本発明の典型的なコモンモードフィルタは、上記電磁バンドギャップ素子により構成されることを特徴とする。【００３５】
また、本発明の典型的な平行平板導波路型電磁バンドギャップ素子は上記電磁バンドギャップ素子と、第１導体プレーンとを有し、上記電磁バンドギャップ素子内の導体片２の周期配列と第１導体プレーンが対向した構造となっていることを特徴とする。【００３６】
さらに、本発明の典型的な電源ノイズ抑制フィルタは、第１及び第２の導体プレーンからなる平行平板の一部又は全てが上記平行平板導波路型電磁バンドギャップ素子により構成され、且つ、前記第１及び第２の導体プレーンのうちいずれか一方が電源に接続され、他方がグランドに接続されていることを特徴とする。【００３７】
本願は、２００７年１２月２６日に出願された特願２００７−３３４２６１号に基づき、優先権の利益を主張するものである。そして、特願２００７−３３４２６１号の内容は本願の明細書の内容に含まれる。
【発明の効果】
【００３８】
本発明によれば、導体片と導体プレーンを並列型インダクタンスを介して接続することにより、並列インダクタンスの増大化が可能となり、電磁バンドギャップ素子の小型化、薄型化を実現することができ、また、バンドギャップの広帯域化を実現することが可能となる。
【図面の簡単な説明】
【００３９】
【図１】従来例のＨＩＳ構造を示す図である。
【図２】従来例のＨＩＳの等価回路図である。
【図３】導体柱間にインダクタンス要素を有するＨＩＳの例、及びその等価回路を示す図である。
【図４】ＨＩＳにインダクタンス要素として用いられるスパイラルコイルやミアンダコイルを示す図である。
【図５】特許文献６に記載の平行平板導波路型ＥＢＧ構造１１を示す図である。
【図６】図６の平行平板導波路型ＥＢＧ構造１１の等価回路図である。
【図７】本発明に係るＥＢＧ素子の第１の実施形態を示す図である。
【図８】導体片上に誘電体板が設けられている場合におけるＥＢＧ構造を示す断面図である。
【図９】図７の導体片と導体プレーンのレイアウトを示す平面図である。
【図１０】図７の導体片と導体プレーンのレイアウトの一部を示す平面図である。
【図１１】隣接する導体片の辺同士が互いに噛み合うインタディジタル構造を示す平面図である。
【図１２】平面型インダクタンス要素としてミアンダコイルを用いた場合の導体プレーン層を示す平面図である。
【図１３】平面型インダクタンス要素としてスパイラルコイルやミアンダコイル以外 の線状の導体パターンを用いた場合の導体プレーン層を示す平面図である。
【図１４】本発明の第２の実施形態を示す断面図である。
【図１５】図１４の導体プレーン層のレイアウトを示す平面図である。
【図１６】本発明の第３の実施形態を示す断面図である。
【図１７】本発明の第４の実施形態を示す平面図である。
【図１８】図１７のＡ−Ａ線断面を示す断面図である。
【図１９】本実施形態のＥＢＧ素子を反射板として用いたパッチアンテナの一実施形態を示す図である。
【図２０】本実施形態のＥＢＧ素子を反射板として用いた逆Ｌ型アンテナの一実施形態を示す断面図である。
【図２１】本実施形態のＥＢＧ素子を用いたチップ部品型コモンモードフィルタの一実施形態を示す断面図である。
【図２２】本実施形態のチップ部品型コモンモードフィルタをＰＣＢ上に実装した例を示す平面図である。
【図２３】図２２のＢ−Ｂ線断面を示す断面図である。
【図２４】本実施形態のコモンモードフィルタを内蔵したＰＣＢの一例を示す平面図である。
【図２５】図２４のＣ−Ｃ線断面を示す断面図である。
【図２６】本発明のコモンモードフィルタ７１０を内蔵したＰＣＢの他の例を示す平面図である。
【図２７】図２６のＤ−Ｄ線断面を示す断面図である。
【図２８】本発明の第８の実施形態の平行平板導波路型ＥＢＧ素子を示す断面図である。
【図２９】導体柱として貫通ビアを用いた場合の本発明の第８の実施形態の平行平板導波路型ＥＢＧ素子を示す断面図である。
【図３０】本実施形態のＥＢＧ素子を用いた電源ノイズ抑制フィルタを内蔵するＰＣＢの一例を示す平面図である。
【図３１】図３０のＥ−Ｅ線断面を示す断面図である。
【図３２】本実施形態のＥＢＧ素子を用いた電源ノイズ抑制フィルタ８１０を内蔵するＰＣＢの別の一例を示す断面図である。
【図３３】本実施形態のＥＢＧ素子を用いた電源ノイズ抑制フィルタを内蔵する半導体パッケージの一例を示す断面図である。
【図３４】電源・グランド層間の一部分に電源ノイズ抑制フィルタ８１０を形成した例を示す断面図である。
【図３５】導体柱として貫通ビアを用いた場合の本実施形態のＥＢＧ素子を構成要素とする電源ノイズ抑制フィルタを内蔵するＰＣＢの一例を示す断面図である。
【符号の説明】
【００４０】
１  ＨＩＳ
２、１０２、２０２  導体片
３、１０３、２０３、４０３  導体プレーン
４  導体要素
６  インダクタンス要素
７  導体柱
８、１０８  誘電体板
９  単位セル
１１、８１１  平行平板導波路型ＥＢＧ構造
１２  直列共振回路
１５  インダクタンス要素６と第１導体柱１７との接続点
１６、１１６  スパイラルコイル
１７、２１７、４１７  第１導体柱
１８、１１８、２１８、４１８、８１８  第１誘電体板
２５  インダクタンス要素６と第２導体柱２７との接続点
２６、１２６  ミアンダコイル
２７、２２７、４２７  第２導体柱
２８、１２８，２２８、４２８  第２誘電体板
１０１、２０１、３０１、４０１  ＥＢＧ素子
１０４、２０４、４０４  開口部
１０５、２０５、４０５  島状電極
１０６、２０６、４０６  平面型インダクタンス要素
１０７  導体柱
１１７  非貫通ビア
１１９、２１９、４１９  平面型インダクタンス要素の第１端子
１２７、８２７  貫通ビア
１２９、２２９、４２９  平面型インダクタンス要素の第２端子
１３０  隙間領域
２３７  第３導体柱
３０９  絶縁性磁性層
４１２  第１層導体片
４２２  第２層導体片
４３２  重なり合う領域
５１０  パッチアンテナ
５１１  アンテナエレメント
５２０  逆Ｌ型アンテナ
５２１  給電線
６０４、７０４  グランド層
６１０  コモンモードフィルタ
６１１  基板
６１２  第１パッド
６２２  第２パッド
６１３、７１３、８１３  ＰＣＢ
６１４、７１４  第１グランドパターン
６１５  ビア
６１６  ＰＣＢ上のパッド
６２４、７２４  第２グランドパターン
７１０  コモンモードフィルタ
７１５、８１５  ノイズ源となるデバイス
７１６  コネクタ
７１７  ケーブル
７２５、８２５  ノイズの影響を受けやすいデバイス
８１０  電源ノイズ抑制フィルタ
８１４  第１導体プレーン
８１６  ＢＧＡ
８２３  インターポーダ
８２４  第２導体プレーン
８２８  クリアランス
８３５  半導体チップ
８４０  インターポーザ８２３内の電源・グランド層と半導体チップ８３５との接続部
８５０  インターポーザ８２３内の電源・グランド層と外部回路との接続部
【発明を実施するための最良の形態】
【００４１】
次に、発明を実施するための最良の形態について図面を参照して詳細に説明する。まず、本発明の電磁バンドギャップ（ＥＢＧ）素子とは、上述のように特性の周波数帯において表面波の伝播抑制や電磁波の同相反射を可能とするものである。例えば、高周波回路からの不要電磁放射による回路間の電磁干渉を防ぐ手段として好適に用いることが可能である。【００４２】
（第１の実施形態）
図７は本発明の第１の実施形態に係る電磁バンドギャップ（ＥＢＧ）素子の断面図を示す。ＥＢＧ素子１０１は、導体２層及びその導体２層により挟まれる誘電体板１０８により構成されている。導体２層は導体片１０２の周期配列から構成される導体層と、開口部１０４が周期的に設けられた導体プレーン１０３の層とからなる。開口部１０４は導体片１０２の周期配列に対応している。【００４３】
導体プレーン１０３の各開口部１０４内には島状電極１０５とインダクタンス要素１０６が設けられており、導体プレーン１０３、平面型インダクタンス要素１０６及び島状電極１０５は同じ導体層に形成されている。島状電極１０５と各導体片１０２とは導体柱１０７により電気的に接続されている。【００４４】
誘電体板１０８には、例えば、エポキシ樹脂基板、セラミック基板等が用いられる。或いは、誘電体板１０８として、何も設けなくてもよい（空気でもよい）。インダクタンス要素には平面型インダクタンス要素１０６を用いている。これは、後述する他の実施形態でも同様である。【００４５】
また、導体プレーン１０３、平面型インダクタンス要素１０６及び島状電極１０５を同じ導体層に１つの連続するパターンとして形成することにより、島状電極１０５が導体プレーン１０３とそれぞれ平面型インダクタンス要素１０６を介して電気的に接続されている。【００４６】
このように平面型インダクタンス要素１０６を介して導体片１０２から導体プレーン１０３まで電気的に接続することにより、導体片１０２から導体プレーン１０３までの距離を大きくすることなく、並列インダクタンスＬの増大化が可能となり、ＥＢＧ素子１０１の薄型化を実現することが可能となる。【００４７】
また、並列インダクタンスと直列容量による共振周波数をある特定の値に設定したい場合には、平面型インダクタンス要素１０６を設けることにより平面型インダクタンス要素１０６を設けない場合に比べて並列インダクタンスが増加するため、直列容量を小さく抑えることが可能となる。【００４８】
ここで、導体片１０２が小さくなればなるほど直列容量も小さくなることから、並列インダクタンスの増加により導体片１０２を小型化することも可能となり、同時にバンドギャップ帯域幅を広げることが可能となる。【００４９】
なお、図７では導体片１０２が最表層に形成されているが、導体片１０２上に誘電体板を設けてもよい。図８（ａ）、図８（ｂ）は導体片１０２上に誘電体板が設けられている場合における本発明の第１の実施形態に係るＥＢＧ素子１０１の断面図を示す。図８（ａ）、図８（ｂ）において、第１誘電体板１１８はＥＢＧ素子１０１内に設けられ、第２誘電体板１２８は導体片１０２上に設けられている。この場合、導体柱１０７として図８（ａ）に示す非貫通ビア１１７により形成することも可能であるが、図８（ｂ）に示す貫通ビア１２７により形成することも可能である。【００５０】
図９（ａ）は図７におけるＥＢＧ素子の導体片１０２の周期配列を構成する導体層のレイアウトを示す平面図である。図９（ｂ）は図７の導体プレーン１０３のレイアウトを示す平面図である。図１０は図９（ｂ）における導体プレーン１０３の各要素を分解して示す図である。なお、図７の断面図は図９（ａ）、図９（ｂ）、図１０の一部断面を示すものではない。図１０のスパイラルコイル１１６は図７のインダクタンス要素１０６となるが、図９、１０のスパイラルコイル１１６の断面は図７のインダクタンス要素１０６に対応していない。図９（ａ）の導電体小片１０２、図９（ｂ）の導体プレーン１０３、島状電極１０５はそれぞれ図７に示す導電体小片１０２、導体プレーン１０３、島状電極１０５に対応し、同様な断面形状を有する。【００５１】
図９（ａ）は正方形の導体片１０２を正方格子状に周期配列する例を示しているが、導体片１０２のレイアウトは図９（ａ）の正方形に限ることはない。また、導体片１０２の配列も正方格子状に限ることはない。例えば、図１（ｂ）に示すように正六角形の導体片１０２を三角格子状に配置しても良い。【００５２】
また、図１１に示すように隣接する導体片１０２の辺同士が隙間領域１３０において互いに噛み合うインタディジタル構造を用いることも可能である。その場合、隣接する導体片１０２の対向する辺が長くなるため、直列容量Ｃの増大化が可能となる。よって、導体片１０２を小型化しても直列容量Ｃの値を保つことが可能となり、結果として導体片１０２の小型化が可能となる。【００５３】
一方、導体プレーン１０３の層には図９（ｂ）や図１０に示すようにスパイラルコイル１１６により形成された平面型インダクタンス要素１０６、島状電極１０５、導体プレーン１０３が同じ導体層に連続する１つのパターンとして形成されている。平面型インダクタンス要素１０６にある２つの端子のうち一方の第１端子１１９と島状電極１０５とが連続し、平面型インダクタンス要素１０６にあるもう一方の端子の第２端子１２９と導体プレーン１０３とが連続している。【００５４】
このように導体プレーン１０３、平面型インダクタンス要素１０６及び島状電極１０５を同じ導体層にパターニング形成することにより、導体層数を減らすことが可能となり、製造コストを抑えることが可能となる。【００５５】
図９（ｂ）、図１０の例では、平面型インダクタンス要素１０６をスパイラルコイル１１６により形成した例を示しているが、平面型インダクタンス要素１０６としてスパイラルコイル１１６以外を用いることも可能である。図１２は平面型インダクタンス要素１０６としてミアンダコイル１２６を用いた場合の導体プレーン１０３層のレイアウトを示す平面図である。このように、スパイラルコイル１１６の代わりにミアンダコイル１２６を用いても良い。また、スパイラルコイル１１６やミアンダコイル１２６を用いることで、並列インダクタンスＬの増大化が可能である。【００５６】
更に、図１３（ａ）、図１３（ｂ）は平面型インダクタンス要素１０６としてスパイラルコイル１１６やミアンダコイル１２６以外の線状の導体パターンを用いた場合の導体プレーン層を示す平面図である。図１３（ａ）は平面型インダクタンス要素１０６を直線の導体パターンにより形成した例を示す。また、図１３（ｂ）は平面型インダクタンス要素１０６を折れ線状の導体パターンにより形成した例を示す。【００５７】
また、導体プレーン１０３に設けられた開口部１０４の大きさを導体片１０２よりも小さくすることにより、導体プレーン１０３の電気抵抗の増加を防ぐことが可能となる。なお、ＥＢＧ構造は、多層プリント回路基板やＩＰＤの製造プロセスにより実現することが可能である。【００５８】
（第２の実施形態）
図１４は本発明の第２の実施形態を示す断面図である。本実施形態では、ＥＢＧ素子２０１は、３つの導体層により構成される。３つの導体層は、導体片２０２の周期配列を構成する導体層、開口部２０４が周期的に設けられた導体プレーン２０３の導体層、平面型インダクタンス要素２０６が形成される導体層とからなる。【００５９】
導体片２０２の周期配列を構成する導体層と導体プレーン２０３との間には第１誘電体板２１８が介在し、導体プレーン２０３と平面型インダクタンス要素２０６が形成される層との間には第２誘電体板２２８が介在している。また、導体プレーン２０３は導体片２０２が形成される導体層と平面型インダクタンス要素２０６が形成される導体層との間の層に形成されている。導体プレーン２０３の各開口部２０４内には島状電極２０５が設けられており、導体プレーン２０３、島状電極２０５は同じ導体層で形成されている。【００６０】
図１５は図１４のＥＢＧ素子を構成する導体プレーン２０３のレイアウトを示す平面図である。平面型インダクタンス要素２０６が導体プレーン２０３とは別の層に形成されているため、図９（ｂ）に示す第１の実施形態と比較すると、スパイラルコイル１１６をなくしたレイアウトとなっている。第１及び第２誘電体板２１８と２２８には、図７と同様に例えば、エポキシ樹脂基板、セラミック基板等が用いられ、或いは、特に、何も設けなくて空気でもよい。【００６１】
各導体片２０２は図１４に示すように島状電極２０５と第１導体柱２１７により電気的に接続されている。島状電極２０５は図１４に示す最下層に形成された平面型インダクタンス要素２０６の２つの端子のうちの第１端子２１９とも第２導体柱２２７により電気的に接続されている。更に、平面型インダクタンス要素２０６にある２つの端子のうち他方の端子である第２端子２２９と導体プレーン２０３とが第３導体柱２３７により電気的に接続されている。【００６２】
本実施形態では、上述のような第１の実施形態の効果に加えて、平面型インダクタンス要素２０６を導体プレーン２０３とは別の層に形成することにより、導体層の数が増えるもののコイルの大型化が可能となり、並列インダクタンスＬの増大化が可能となる。平面型インダクタンス要素２０６には、スパイラルコイル１１６やミアンダコイル１２６等の線状パターンを用いることが可能である。【００６３】
更に、導体プレーン２０３に設けられた開口部２０４の大きさを導体片２０２よりも小さくすることにより、導体プレーン２０３の電気抵抗の増加を防ぐことが可能となる。なお、本実施形態においても第１の実施形態と同様に多層プリント回路基板やＩＰＤの製造プロセスにより実現可能である。【００６４】
（第３の実施形態）
平面型インダクタンス要素のインダクタンスを増やす構造として平面型インダクタンス要素を絶縁性磁性層で覆うことも可能である。図１６（ａ）、図１６（ｂ）はそのような本発明の第３の実施形態を示すものである。図１６（ａ）は図１の実施形態に平面型インダクタンス要素を絶縁性磁性層で覆う構造を適用した場合の断面図である。図１６（ａ）では図７と同一部分には同一符号を付している。【００６５】
また、図１６（ｂ）は図１４の実施形態に平面型インダクタンス要素を絶縁性磁性層で覆う構造を適用した場合の断面図である。図１６（ｂ）では図１４と同一部分には同一符号を付している。【００６６】
まず、図７の第１の実施形態や図１４の第２の実施形態では、平面型インダクタンス要素１０６及び２０６を表面の導体層に形成することが可能な構造となっている。従って、図１６（ａ）に示すように平面型インダクタンス要素１０６を表面の導体層に形成した後、フェライトめっきにより平面型インダクタンス要素１０６を覆う絶縁性磁性層３０９を容易に形成することが可能であり、高周波特性に優れた絶縁性磁性層３０９を形成することが可能となる。【００６７】
また、図１６（ｂ）に示すように平面型インダクタンス要素２０６を表面の導体層に形成した後、同様にフェライトめっきにより平面型インダクタンス要素２０６を覆う絶縁性磁性層３０９を容易に形成可能であり、高周波特性に優れた絶縁性磁性層３０９を形成することが可能となる。【００６８】
本実施形態では、平面型インダクタンス要素１０６や２０６を絶縁性磁性層３０９で覆うことにより、平面型インダクタンス要素１０６や２０６のインダクタンス値が増加するため、並列インダクタンスＬの更なる増大化が可能となる。【００６９】
（第４の実施形態）
直列容量Ｃを増やす構造として図１１に示すインタディジタル構造以外の構成でも可能である。図１７は本発明の第４の実施形態を示す平面図、図１８は図１７のＡ−Ａ線における断面図である。【００７０】
図１８に示すように本実施形態のＥＢＧ素子４０１は、導体片の周期配列が第１誘電体板４１８を介して２つの導体層によって形成されている。それぞれの導体片を図１８の上から順に第１層導体片（第１導体片となる）４１２、第２層導体片（第２導体片となる）４２２とすると、図１７に示すように第１層導体片４１２と第２層導体片４２２との間で重なり合う領域４３２が存在する。重なり合う領域４３２は第２層導体片４２２の周期配列から第１層導体片４１２を上下左右半周期ずらして周期配列することにより容易に形成することが可能である。【００７１】
上面から見た時に重なり合う領域４３２では第１層導体片４１２と第２層導体片４２２とが第１誘電体板４１８を介して対向する構造となるため、この重なり合う領域においては隣接する第１層導体片４１２と第２層導体片４２２間で容量が生じる。重なり合う領域４３２の面積を増やことにより、直列容量Ｃを増やすことが容易となるため、第１層導体片４１２及び第２層導体片４２２を小型化しても直列容量Ｃの値を保つことが可能となり、結果として第１層導体片４１２及び第２層導体片４２２の小型化が可能となる。【００７２】
また、図１７及び図１８において、４０３は導体プレーン、４０４は開口部、４０５は島状電極、４０６は平面型インダクタンス要素、４１７は第１導体柱、４２７は第２導体柱、４２８は第２誘電体板である。第１層導体片４１２は第１導体柱４１７で島状電極４０５と電気的に接続され、第２層導体片４２２は第２導体柱４２７で導体プレーン４０３と電気的に接続されている。島状電極４０５と導体プレーン４０３は平面型インダクタンス要素４０６を介して接続されている。【００７３】
ここで、第１層導体片４１２、及び第２層導体片４２２と導体プレーン４０３との電気的な接続方法としては、図１８とは逆に第１層導体片４１２を第１導体柱４１７で導体プレーン４０３と電気的に接続し、第２層導体片４２２を第２導体柱４２７で島状電極４０５と電気的に接続しても良い。また、第１層導体片４１２、第２層導体片４２２ともそれぞれ第１導体柱４１７、第２導体柱４２７を介して島状電極４０５と電気的に接続しても良い。これらの場合においては、いずれも島状電極４０５と導体プレーン４０３は平面型インダクタンス要素４０６を介して接続される。【００７４】
なお、第１誘電体板４１８としては高誘電率材料を用いたり、或いは第１誘電体板４１８の厚みを薄くすることにより、直列容量Ｃを増加させることも可能である。更に、本実施形態のＥＢＧ素子４０１を構成する第１層導体片４１２及び第２層導体片４２２のレイアウトとしては、図１７に示す正方形に限らず、正六角形の三角格子配列等でも良いことはもちろんである。【００７５】
（第５の実施形態）
本発明のＥＢＧ素子は、アンテナの反射板として用いることが可能である。図１９は本発明の第１の実施形態のＥＢＧ素子を反射板として用いたパッチアンテナの一例を示す図である。パッチアンテナ５１０は反射板としてのＥＢＧ素子１０１、アンテナエレメント５１１及び給電線５２１より構成されている。【００７６】
パッチアンテナ５１０の使用周波数帯を反射板として用いるＥＢＧ素子のバンドギャップ周波数帯域内に収まるように設計することにより、表面波がＥＢＧ素子１０１中を伝播できなくなるため裏面放射が抑圧され、アンテナ特性の劣化を防止することが可能となる。また、パッチアンテナ以外のアンテナの反射板として第１の実施形態のＥＢＧ素子を用いることも可能である。【００７７】
図２０は本発明の第１の実施形態のＥＢＧ素子を反射板として用いた逆Ｌ型アンテナの一例を示す図である。パッチアンテナ５１０と同様に逆Ｌ型アンテナ５２０は反射板としてのＥＢＧ素子１０１、アンテナエレメント５１１及び給電線５２１より構成されている。逆Ｌ型アンテナ５２０の使用周波数帯を反射板として用いるＥＢＧ素子のバンドギャップ周波数帯域内に収まるように設計することにより、表面波がＥＢＧ素子１０１中を伝播できなくなるため、パッチアンテナ５１０の場合と同様に裏面放射が抑圧され、アンテナ特性の劣化を防止することが可能となる。【００７８】
また逆Ｌ型アンテナ５２０の場合には、ＥＢＧ素子１０１の反射板に対して電磁波が同相反射することにより、放射効率が向上し、且つ、アンテナエレメント５１１をＥＢＧ素子１０１表面に近接して配置することが可能となるため、逆Ｌ型アンテナ５２０全体の薄型化が可能となる。【００７９】
なお、図１９、図２０を用いた説明したアンテナの実施形態では、反射板として本発明の第１の実施形態のＥＢＧ素子１０１を用いているが、本発明の第２乃至第４の実施形態のＥＢＧ素子を用いることも可能である。【００８０】
（第６の実施形態）
本発明のＥＢＧ素子によりコモンモードフィルタを構成することも可能である。図２１はそのような本発明の第１の実施形態のＥＢＧ素子を用いたチップ部品型コモンモードフィルタの一例を示す図である。図２１に示すチップ部品型コモンモードフィルタ６１０は、コモンモードフィルタとして機能するＥＢＧ素子１０１が基板６１１上に形成されており、層構成としては図７の断面図とは逆に下から順に導体片１０２を形成する層、導体プレーン１０３層となっている。【００８１】
基板６１１はＥＢＧ素子１０１の厚みが、例えば、１００ミクロンメートル以下の場合にＥＢＧ素子１０１を機械的に補強するためのものである。また２つのパッド６１２、６２２がそれぞれ導体プレーン１０３上の端部の２箇所に形成され、パッド６１２、６２２はＥＢＧ素子１０１の導体部と電気的に接続されている。【００８２】
導体層の層構成としては、図２１の例とは逆に下から順に導体プレーン１０３、導体片１０２を形成する層を基板６１１上に形成することも可能である。この場合、２つのパッド６１２、６２２はＥＢＧ素子１０１の端部の２箇所で且つ導体片１０２上に形成することにより、パッド６１２、６２２をＥＢＧ素子１０１の導体部と電気的に接続することが可能である。【００８３】
本実施形態のチップ部品型コモンモードフィルタ６１０は、例えば、ＩＰＤの製造プロセスを用い、基板６１１としてガラス基板等を使用して作製することが可能である。即ち、基板６１１上にＥＢＧ素子１０１及びパッド６１２、６２２を形成する導体及び誘電体を成膜することにより実現可能である。【００８４】
なお、図２１の例ではコモンモードフィルタとして機能するＥＢＧ素子として第１の実施形態のＥＢＧ素子１０１を用いているが、本発明の第２乃至第４の実施形態のＥＢＧ構造を用いることも可能である。【００８５】
図２２及び図２３は本実施形態のチップ部品型コモンモードフィルタ６１０をＰＣＢ(printed-circuit board) ６１３上に実装した例を示す図である。図２２は平面図、図２３は図２２のＢ−Ｂ線における断面図を示す。図２２及び図２３に示す構成例では、ＰＣＢ６１３は分離された２つのグランドパターンの第１グランドパターン６１４と第２グランドパターン６２４を具備している。第１グランドパターン６１４と第２グランドパターン６２４はビア６１５を介してＰＣＢ６１３上のパッド６１６と電気的に接続されている。第１及び第２のグランドパターンはＰＣＢ６１３内のグランド層６０４を形成するものである。【００８６】
ここで、ＰＣＢ６１３上のパッド６１６とチップ部品型コモンモードフィルタ６１０の図２１に示すような第１パッド６１２及び第２パッド６２２（図２２及び図２３では図示せず）とをそれぞれ半田等により電気的に接続する。そうすることで、チップ部品型コモンモードフィルタ６１０はＰＣＢ６１３内の第１グランドパターン６１４と第２グランドパターン６２４との間に電気的に接続された形となる。【００８７】
このように図２１に示した実施形態のチップ部品型コモンモードフィルタ６１０を介してＰＣＢ６１３内の分離された２つのグランドパターンを電気的に接続することにより、一方のグランドパターンからもう一方のグランドパターンへのコモンモード電流の伝播を抑制することが可能となる。【００８８】
（第７の実施形態）
本発明のＥＢＧ素子をＰＣＢ内部に設けることにより、コモンモードフィルタをＰＣＢに内蔵させることも可能である。図２４は本発明の第１の実施形態のＥＢＧ素子により構成されるコモンモードフィルタ７１０を内蔵したＰＣＢ７１３の一例を示す平面図、図２５は図２４のＣ−Ｃ線における断面図を示す。【００８９】
図２４に示すＰＣＢ７１３は２つのグランドパターンである第１グランドパターン７１４と第２グランドパターン７２４、ＥＢＧ素子１０１により構成されるコモンモードフィルタ７１０、ノイズ源となるデバイス７１５及びノイズの影響を受けやすいデバイス７２５を具備している。【００９０】
ノイズ源となるデバイス７１５のグランド端子が第１グランドパターン７１４と電気的に接続され、ノイズの影響を受けやすいデバイス７２５のグランド端子が第２グランドパターン７２４と電気的に接続されている。また、第１グランドパターン７１４と第２グランドパターン７２４がコモンモードフィルタ７１０を介して電気的に接続されている。【００９１】
その様子を示すのが図２５の断面図である。第１グランドパターン７１４と第２グランドパターン７２４が形成されているＰＣＢ７１３内のグランド層７０４にＥＢＧ素子１０１の導体プレーン１０３を配置し、ＰＣＢ７１３内のグランド層７０４とは別の層に導体片１０２の周期配列を配置することにより（図７参照）、ＰＣＢ７１３内にＥＢＧ素子１０１を設けることが可能である。【００９２】
ここで、グランド層７０４に形成されている第１グランドパターン７１４、第２グランドパターン７２４及びＥＢＧ素子１０１の導体プレーン１０３を連続したパターンとすることにより、ＥＢＧ素子１０１の導体プレーン１０３用の導体層を余分に設けることなく、コモンモードフィルタ７１０を介して第１グランドパターン７１４と第２グランドパターン７２４を電気的に接続することが可能となる。【００９３】
図２５に示す構造により、部品のフィルタを用いることなくノイズ源となるデバイス７１５側の第１グランドパターン７１４から第２グランドパターン７２４へのコモンモード電流の伝播を抑制することが可能となる。そのため、ノイズの影響を受けやすいデバイス７２５がコモンモード電流により受ける影響を抑えることが可能となる。【００９４】
図２４ではノイズの影響を受けやすいデバイス７２５をコモンモード電流から保護する目的でコモンモードフィルタ７１０をＰＣＢ７１３に内蔵する例を示しているが、ＰＣＢ７１３と接続するケーブルからのコモンモード放射を抑制する目的で、コモンモードフィルタ７１０を用いることも可能である。【００９５】
図２６は本発明の第１の実施形態のＥＢＧ素子を用いたコモンモードフィルタ７１０を内蔵する別のＰＣＢ７１３の例を示す平面図である。図２７は図２６のＤ−Ｄ線における断面図を示す。【００９６】
図２６に示すようにケーブル７１７と接続されたＰＣＢ７１３上のコネクタ７１６を囲うようにコネクタ７１６の周辺部に本実施形態のＥＢＧ素子により構成されるコモンモードフィルタ７１０が配置されている。ＰＣＢ７１３上のコネクタ７１６をＰＣＢ７１３の第２グランドパターン７２４と電気的に接続することにより、コネクタ７１６にケーブル７１７をつないだ時に、ケーブル７１７のグランドは第２グランドパターン７２４と電気的に接続されることになる。【００９７】
ここで、コモンモードフィルタ７１０がなく、図２７における第１グランドパターン７１４と第２グランドパターン７２４が連続した導体プレーンである場合には、ＰＣＢ７１３の内部で発生したコモンモード電流Ｉが連続した導体プレーンを流れ、コネクタ７１６を経由してケーブル７１７へ伝播する。【００９８】
それに対して、所望の周波数帯域でバンドギャップが現れるＥＢＧ素子１０１を図２６に示すようにコネクタ７１６の周辺部に配置することにより、第１グランドパターン７１４を流れるコモンモード電流Ｉのコネクタ７１６への伝播が抑制されるため、ケーブル７１７への伝播も抑制される。結果としてケーブル７１７からの不要電磁波の発生を抑制することが可能となる。【００９９】
同時に外部の不要電磁波によりケーブル７１７のグランドにコモンモード電流Ｉが流れる場合も同様にＥＢＧ素子１０１によりコネクタ７１６から第１グランドパターン７１４側へのコモンモード電流Ｉの伝播も抑制される。よって、ＰＣＢ７１３内部の回路動作特性がコモンモード電流Ｉにより受ける影響を抑えることが可能となる。【０１００】
なお、図２４と図２５、及び図２６と図２７の例ではコモンモードフィルタ７１０として第１の実施形態のＥＢＧ素子１０１を用いているが、本発明の第２乃至第４の実施形態のＥＢＧ素子を用いても良い。【０１０１】
（第８の実施形態）
本発明のＥＢＧ素子を用いて平行平板導波路型ＥＢＧ素子を構成することも可能である。図２８はそのような本発明の第１の実施形態のＥＢＧ素子を用いた平行平板導波路型ＥＢＧ素子を示す断面図である。平行平板導波路型ＥＢＧ素子８１１は第１導体プレーン８１４、第１誘電体板８１８、および図７のＥＢＧ素子１０１により構成されている。【０１０２】
第１導体プレーン８１４とＥＢＧ素子１０１の導体プレーン１０３の間の導体層にＥＢＧ素子１０１の導体片１０２の周期配列は設けられている。各導体片１０２とＥＢＧ素子１０１の導体プレーン１０３とを電気的に接続する導体柱１０７は層間ビアにより形成されている。なおここでは、ＥＢＧ素子として第１の実施形態のＥＢＧ素子１０１を用いているが、第２乃至第４の実施形態のＥＢＧ素子を用いることも可能である。【０１０３】
更に、平行平板導波路型ＥＢＧ素子８１０の構成要素であるＥＢＧ素子に用いる導体柱として貫通ビアを用いることも可能である。図２９は導体柱として貫通ビア８２７を用いた場合の第１の実施形態のＥＢＧ素子１０１を構成要素とする平行平板導波路型ＥＢＧ素子の一例を示す。なおここでは、ＥＢＧ素子として第１の実施形態のＥＢＧ素子１０１を用いているが、第２乃至第４の実施形態のＥＢＧ素子を用いることも可能である。図２９において第１導体プレーン８１４のビア貫通部にクリアランス８２８を設けることによりＥＢＧ素子１０１と第１導体プレーン８１４とを電気的に非接触にすることが可能となる。これにより、第１導体プレーン８１４及び導体プレーン１０３を電気的に非接触にすることが可能となる。【０１０４】
さらに、第１誘電体板８１８に高誘電率材料を用いたり、或いは第１誘電体板８１８の厚みを薄くすることにより、容量Ｃ１を増加させることも可能である。更に、本実施形態の平行平板導波路型ＥＢＧ素子８１０を構成する導体片１１２のレイアウトとしては、図９（ｂ）に示す正方形に限らず、正六角形の三角格子配列等でも良いことはもちろんである。【０１０５】
（第９の実施形態）
本発明の平行平板導波路型ＥＢＧ素子を用いて電源ノイズ抑制フィルタを構成することも可能である。図３０及び図３１はそのような本発明の第８の実施形態の平行平板導波路型ＥＢＧ素子を用いた電源ノイズ抑制フィルタを内蔵するＰＣＢの一例を示すものである。図３０は平面図、図３１は図３０のＥ−Ｅ線における断面図である。【０１０６】
図３１に示すようにＰＣＢ８１３内の第１導体プレーン８１４及び第２導体プレーン８２４のうちの一方が電源層、もう一方がグランド層となっている。ＰＣＢ８１３上にはノイズ源となるデバイス８１５、ノイズの影響を受けやすいデバイス８２５が実装されており、それぞれのデバイスは電源層及びグランド層と電気的に接続されている。ＰＣＢ８１３内の電源・グランド層間のうちの一部領域に電源ノイズ抑制フィルタ８１０が配置されている。【０１０７】
電源ノイズ抑制フィルタ８１０は図２８の平行平板導波路型ＥＢＧ素子８１１により構成されている。平行平板導波路型ＥＢＧ素子８１１は第１導体プレーン８１４と図７のＥＢＧ素子１０１により構成されており、ＥＢＧ素子１０１の導体プレーン１０３はＰＣＢ８１３内の第２導体プレーン８２４層の一部分に形成され、ＥＢＧ素子１０１の導体片１０２の周期配列は第１導体プレーン８１４と第２導体プレーン８２４の間の導体層に設けられている。各導体片１０２とＥＢＧ素子１０１の導体プレーン１０３とを電気的に接続する導体柱１０７は層間ビアにより形成されている。【０１０８】
なお、図３１に示す例においては、ＥＢＧ素子１０１の導体プレーン１０３が下層側の導体プレーン層である第２導体プレーン８２４に形成されているが、上層側の導体プレーン層である第１導体プレーン８１４にＥＢＧ素子１０１の導体プレーン１０３を形成してもよい。【０１０９】
電源ノイズ抑制フィルタ８１０の配置箇所は図３０、図３１に示すように電源ノイズ抑制フィルタ８１０によって第１導体プレーン８１４及び第２導体プレーン８２４がともにノイズ源となるデバイス８１５側とノイズの影響を受けやすいデバイス８２５側とに分離されるようなレイアウトとなっている。【０１１０】
このように電源ノイズ抑制フィルタ８１０を配置することにより、ノイズ源となるデバイス８１５から電源・グランドをなす第１導体プレーン８１４と第２導体プレーン８２４の層間を伝播する電源ノイズを抑制することが可能となる。そして、ノイズの影響を受けやすいデバイス８２５の誤動作抑制、及びＰＣＢ８１３からの不要電磁放射を抑制することが可能となる。【０１１１】
なお、電源ノイズ抑制フィルタ８１０の配置箇所は、図３０及び図３１の例では電源・グランド層間のうちの一部領域となっているが、第１導体プレーン８１４及び第２導体プレーン８２４全面に電源ノイズ抑制フィルタ８１０をレイアウトすることも可能である。この場合も、図３０及び図３１の例と同様にノイズ源となるデバイス８１５から電源・グランドをなす第１導体プレーン８１４と第２導体プレーン８２４の層間を伝播する電源ノイズを抑制することが可能となり、ノイズの影響を受けやすいデバイス８２５の誤動作抑制及びＰＣＢ８１３からの不要電磁放射を抑制することが可能となる。【０１１２】
更に、図３２は電源ノイズ抑制フィルタ８１０を内蔵するＰＣＢの別の一例を示す断面図である。ノイズ源となるデバイス８１５側もしくはノイズの影響を受けやすいデバイス８２５を搭載するＰＣＢ８１３において、第１導体プレーン８１４と第２導体プレーン８２４により構成される平行平板の周囲に電源ノイズ抑制フィルタ８１０が配置されている。このようにノイズ源となるデバイス８１５側の周囲を電源ノイズ抑制フィルタ８１０で囲うことにより、ＰＣＢ８１３から外部への不要電磁放射を抑制することが可能となり、またノイズの影響を受けやすいデバイス８２５の周囲を電源ノイズ抑制フィルタ８１０で囲うことにより、外部からの不要電磁放射によりＰＣＢ８１３内部へ伝播する電源ノイズを抑制することが可能となる。【０１１３】
また、本発明のＥＢＧ素子を用いた電源ノイズ抑制フィルタを半導体パッケージのインターポーザ内に構成することも可能である。図３３はそのような本発明のＥＢＧ素子を具備する電源ノイズ抑制フィルタを内蔵するインターポーザ８２３の一例を示す断面図である。【０１１４】
図３３に示すようにインターポーザ８２３の第１導体プレーン８１４及び第２導体プレーン８２４のうちの一方が電源層、もう一方がグランド層となっている。インターポーザ８２３上には半導体チップ８３５が実装されており、電源層及びグランド層と電気的に接続されている。電源ノイズ抑制フィルタ８１０の層構成は図３０及び図３１に示す電源ノイズ抑制フィルタを内蔵するＰＣＢ８１３と同様である。インターポーザ８２３の電源・グランド層間全領域に電源ノイズ抑制フィルタ８１０が構成されている。【０１１５】
これにより、半導体チップ８３５から電源・グランドをなす第１導体プレーン８１４と第２導体プレーン８２４の層間を伝播する電源ノイズを抑制することが可能となり、ＢＧＡ８１６を介してインターポーザ８２３と電気的に接続される外部回路への電源ノイズの伝播を抑制することが可能となる。【０１１６】
同時に、外部回路からＢＧＡ８１６を介してインターポーザ８２３へ伝播する電源ノイズがインターポーザ８２３内の電源ノイズ抑制フィルタ８１０により半導体チップ８３５への伝播が抑制されるため、電源ノイズによる半導体チップ８３５の誤動作を抑制することが可能となる。
また、図３３の例ではインターポーザ８２３の電源・グランド層間全領域に電源ノイズ抑制フィルタ８１０が構成されているが、ＰＣＢの場合同様、電源・グランド層間の一部分に電源ノイズ抑制フィルタ８１０を形成することも可能である。図３４は電源・グランド層間の一部分に電源ノイズ抑制フィルタ８１０を形成した例を示す。図３４において、インターポーザ８２３内の電源・グランド層と半導体チップ８３５との接続部８４０と、インターポーザ８２３内の電源・グランド層と外部回路との接続部８５０の間に電源ノイズ抑制フィルタ８１０が設けられている。このため、インターポーザ８２３内の電源ノイズ抑制フィルタ８１０により、半導体チップ８３５と外部回路間の電磁波伝播を抑制することが可能となる。【０１１７】
なお、図３０と図３１、及びや図３３の例では電源ノイズ抑制フィルタ８１０の構成要素として用いるＥＢＧ素子として第１の実施形態のＥＢＧ素子１０１を用いているが、第２乃至第４の実施形態のＥＢＧ素子を用いることも可能である。【０１１８】
更に、電源ノイズ抑制フィルタ８１０として図２９に示すような導体柱として貫通ビア８２７を用いた平行平板導波路型ＥＢＧ素子を用いることも可能である。図３４は導体柱として貫通ビア８２７を用いた場合の第１の実施形態のＥＢＧ素子１０１を構成要素とする電源ノイズ抑制フィルタを内蔵するＰＣＢの一例を示す。なおここでは、ＥＢＧ素子として第１の実施形態のＥＢＧ素子１０１を用いているが、第２乃至第４の実施形態のＥＢＧ素子を用いることも可能である。図３４において第１導体プレーン８１４のビア貫通部にクリアランス８２８を設けることによりＥＢＧ素子１０１と第１導体プレーン８１４とを電気的に非接触にすることが可能となる。これにより、第１導体プレーン８１４及び第２導体プレーン８２４のうちの一方を電源層、もう一方をグランド層に用いることができる。【０１１９】
また、以上説明した各実施形態では、ＥＢＧ素子の導体片、導体プレーンの開口部、並列型インダクタンス要素等を二次元に周期配列した例を示したが、本発明は、これに限ることなく、一次元に周期配列しても同様の効果が得られる。【０１２０】
以上、本発明の代表的な実施形態について説明したが、本発明は、本願の請求の範囲によって規定される、その精神または主要な特徴から逸脱することなく、他の種々の形で実施することができる。そのため、前述した各実施形態は単なる例示にすぎず、限定的に解釈されるべきではない。本発明の範囲は特許請求の範囲によって示すものであって、明細書や要約書の記載には拘束されない。さらに、特許請求の範囲の均等範囲に属する変形や変更はすべて本発明の範囲内のものである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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