(57)【特許請求の範囲】
【請求項１】
半導体基板の主面の第１領域に第１電界効果トランジスタを含み、第２領域に前記第１電界効果トランジスタに隣接する第２電界効果トランジスタを含む不揮発性メモリセルを有する半導体記憶装置であって、
前記第１領域に形成された前記第１電界効果トランジスタの第１ゲート電極と、
前記第２領域に形成された前記第２電界効果トランジスタの第２ゲート電極と、
前記半導体基板と前記第１ゲート電極との間に形成されたゲート絶縁膜と、
前記半導体基板と前記第２ゲート電極との間および前記第１ゲート電極と前記第２ゲート電極との間に形成された電荷蓄積層と、
前記半導体基板と前記電荷蓄積層との間および前記第１ゲート電極と前記電荷蓄積層との間に形成された第１絶縁膜と、
前記電荷蓄積層と前記第２ゲート電極の間に形成された第２絶縁膜と、
を有し、
前記第２ゲート電極と前記第１ゲート電極の間の前記第２絶縁膜の厚さが、前記第２ゲート電極と前記半導体基板の間の前記第２絶縁膜の厚さよりも厚く、かつ、前記第２ゲート電極と前記半導体基板の間の前記第２絶縁膜の厚さの１．５倍以下であることを特徴とする半導体記憶装置。
【請求項２】
半導体基板の主面の第１領域に第１電界効果トランジスタを含み、第２領域に前記第１電界効果トランジスタに隣接する第２電界効果トランジスタを含む不揮発性メモリセルを有する半導体記憶装置であって、
前記第１領域に形成された前記第１電界効果トランジスタの第１ゲート電極と、
前記第２領域に形成された前記第２電界効果トランジスタの第２ゲート電極と、
前記半導体基板と前記第１ゲート電極との間に形成されたゲート絶縁膜と、
前記半導体基板と前記第２ゲート電極との間および前記第１ゲート電極と前記第２ゲート電極との間に形成された電荷蓄積層と、
前記半導体基板と前記電荷蓄積層との間および前記第１ゲート電極と前記電荷蓄積層との間に形成された第１絶縁膜と、
前記電荷蓄積層と前記第２ゲート電極の間に形成された第２絶縁膜と、
を有し、
前記第２ゲート電極と前記第１ゲート電極の間の前記第２絶縁膜の厚さが、前記第２ゲート電極と前記半導体基板の間の前記第２絶縁膜の厚さよりも厚く、
前記第２絶縁膜は、２層の酸化シリコン膜の間に窒化シリコン膜またはアモルファスシリコン膜が挿入された絶縁膜であることを特徴とする半導体記憶装置。
【請求項３】
半導体基板の主面の第１領域に第１電界効果トランジスタを含み、第２領域に前記第１電界効果トランジスタに隣接する第２電界効果トランジスタを含む不揮発性メモリセルを有する半導体記憶装置であって、
前記第１領域に形成された前記第１電界効果トランジスタの第１ゲート電極と、
前記第２領域に形成された前記第２電界効果トランジスタの第２ゲート電極と、
前記半導体基板と前記第１ゲート電極との間に形成されたゲート絶縁膜と、
前記半導体基板と前記第２ゲート電極との間および前記第１ゲート電極と前記第２ゲート電極との間に形成された電荷蓄積層と、
前記半導体基板と前記電荷蓄積層との間および前記第１ゲート電極と前記電荷蓄積層との間に形成された第１絶縁膜と、
前記電荷蓄積層と前記第２ゲート電極の間に形成された第２絶縁膜と、
を有し、
前記第２ゲート電極と前記第１ゲート電極の間の前記第２絶縁膜の厚さが、前記第２ゲート電極と前記半導体基板の間の前記第２絶縁膜の厚さよりも厚く、
前記第２絶縁膜は、前記電荷蓄積層と前記第２ゲート電極の間に形成された第３絶縁膜と、前記電荷蓄積層と前記第３絶縁膜の間に形成された第４絶縁膜からなり、
前記第２ゲート電極と前記第１ゲート電極の間には前記第４絶縁膜が存在し、前記第２ゲート電極と前記半導体基板の間には前記第４絶縁膜が存在しないことを特徴とする半導体記憶装置。
【請求項４】
前記電荷蓄積層は多結晶シリコンを含むことを特徴とする、請求項１、請求項２または請求項３記載の半導体記憶装置。
【請求項５】
前記電荷蓄積層は窒化シリコン膜、酸窒化シリコン膜、酸化タンタル膜、酸化ハフニウムまたは酸化アルミニウム膜のいずれかを含むことを特徴とする、請求項１、請求項２または請求項３記載の半導体記憶装置。
【請求項６】
前記第２絶縁膜は酸化シリコン膜または酸窒化シリコン膜を含むことを特徴とする、請求項１、請求項２または請求項３記載の半導体記憶装置。
【請求項７】
前記電荷蓄積層にＳＳＩ方式によりホットエレクトロンを注入することにより、情報を書込むことを特徴とする、請求項１、請求項２または請求項３記載の半導体記憶装置。
【請求項８】
前記電荷蓄積層にＢＴＢＴ現象を利用してホットホールを注入することにより、情報を消去することを特徴とする、請求項１、請求項２または請求項３記載の半導体記憶装置。
【請求項９】
前記第３絶縁膜の比誘電率をｅ１とし、前記第４絶縁膜の比誘電率をｅ２とすると、前記第４絶縁膜の物理的厚さが、前記第２ゲート電極と前記半導体基板の間の前記第３絶縁膜の物理的厚さの（ｅ２/ｅ１）・０．５倍以下であることを特徴とする請求項３記載の半導体記憶装置。
【請求項１０】
前記第３絶縁膜および前記第４絶縁膜は、いずれも酸化シリコン膜を含むことを特徴とする請求項３記載の半導体記憶装置。
【請求項１１】
前記第３絶縁膜および前記第４絶縁膜は、いずれも酸窒化シリコン膜を含むことを特徴とする請求項３記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特に、窒化シリコン膜等を電荷蓄積層とするＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）メモリセルを有する半導体記憶装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
電気的に書込み・消去が可能な不揮発性半導体記憶装置として、現在、ＥＥＰＲＯＭ（Electrical Erasable and Programmable Read Only Memory）やフラッシュメモリが使用されている。ＥＥＰＲＯＭやフラッシュメモリに代表される不揮発性半導体記憶装置のメモリセルは、ＭＩＳ（Metal Insulator Semiconductor）トランジスタのゲート電極下に、酸化膜で囲まれた導電性の浮遊ゲート電極またはトラップ性絶縁膜に代表される電荷蓄積領域を有しており、この電荷蓄積領域に記憶情報として電荷を蓄積し、それをＭＩＳトランジスタのしきい値電圧として読み出すものである。
【０００３】
トラップ性絶縁膜を電荷蓄積領域とするメモリセルとしては、ＭＯＮＯＳ方式のメモリセル（以下、単にＭＯＮＯＳメモリセルと言う）がある。なかでも、１つのメモリセルがメモリゲート電極と選択ゲート電極との２つのゲート電極を持つスプリットゲート型メモリセルが、近年、広く使用されている。スプリットゲート型メモリセルは、電荷蓄積領域としてトラップ性絶縁膜を用いているので、離散的に電荷を蓄積することができ、データ保持の信頼性に優れる。また、データ保持の信頼性に優れていることから、トラップ性絶縁膜の上下に形成される酸化膜を薄膜化することができるので、書込み・消去動作の低電圧化が可能である等の利点を有している。また、スプリットゲート型メモリセルを用いることで、注入効率の優れたＳＳＩ（Source Side Injection：ソースサイド注入）方式によりホットエレクトロンをトラップ性絶縁膜へ注入することができ、高速で低電流の書込みを図ることができる。また、書込み、消去動作の制御が簡単であることから、周辺回路を小規模にすることができるという利点も有している。トラップ性絶縁膜とは、電荷蓄積を可能とする絶縁膜を言い、一例として、窒化シリコン膜を挙げることができる。
【０００４】
スプリットゲート型メモリセルのセル構造には、図２６に示すように、先に選択ゲート電極６を形成した後、下部酸化膜２４、窒化シリコン膜２５および上部酸化膜２６からなるＯＮＯ（Oxide Nitride Oxide）膜を形成し、メモリゲート電極１２を選択ゲート電極６の側壁スペーサの形状で形成するものがある（例えば特許文献１参照）。
【０００５】
スプリットゲート型メモリセルの利点は、メモリゲート電極１２と選択ゲート電極６との間にＯＮＯ膜があるため、メモリゲート電極１２と選択ゲート電極６との間の耐圧を確保しやすく、両者間の距離をＯＮＯ膜の厚さ程度に短くできることである。メモリゲート電極１２と選択ゲート電極６との間の距離が短くできると、メモリゲート電極１２と選択ゲート電極６との間の下のチャネル部のギャップ抵抗が小さくなり、大きな読み出し電流を得ることができる。なお、図２６中の符号１、３、１６ｓおよび１６ｄは、それぞれ半導体基板、ｐウェル、ソース領域およびドレイン領域を示している。
【０００６】
特許文献２（特開２００９−５４７０７号公報）には、選択ゲートと半導体基板との間の絶縁膜にバーズビークを形成することで、選択ゲートのゲート長方向端部の絶縁膜を厚くし、電界緩和によりディスターブ寿命を増大させる技術が開示されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００５−１２３５１８号公報
【特許文献２】特開２００９−５４７０７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
スプリットゲート型ＭＯＮＯＳメモリセルにおいてＳＳＩ方式による書込みを行うと、書込み時にディスターブが発生することが問題となる。ここで言う書込み時のディスターブとは、複数あるメモリセルの内のあるメモリセル（選択メモリセル）を選択し、その選択メモリセルの書込み動作を行うと、選択メモリセルに印加した電圧が、同じ配線に接続されている非選択メモリセルにも印加され、非選択メモリセルが弱い書込みおよび弱い消去動作を行い、徐々にデータが失われていく現象を言う。ＳＳＩ方式による書込みでは、複数のメモリセルのソース領域が接続されたソース線と、複数のメモリセルのメモリゲート電極が接続されたメモリゲート線との両方に高電圧が印加される。このため、ソース領域とメモリゲート電極との両方に書込み条件と同じ高電圧が印加される非選択メモリセルが存在し、その非選択メモリセルにおいては、電荷蓄積領域に電子が注入される弱い書込み現象が起こる。ソース電圧Ｖｓあるいはメモリゲート電圧Ｖｍｇにより書込みを高速化すると、ディスターブ寿命は短くなるため、書込みの高速化とディスターブ寿命はトレードオフの関係にある。このため、スプリットゲート型であってＳＳＩ方式による書込みを行うＭＯＮＯＳ方式のメモリ（以下、単にＭＯＮＯＳメモリと言う）において、ディスターブの増大が問題となる。
【０００９】
ディスターブを解決する方法として、同一のソース線および同一のメモリゲート線に接続されるメモリセルの数を減らす方法が考えられる。しかしながら、この方法では、記憶容量の大きさを小さくしないためには１本の配線を複数本に分割し、かつ配線を駆動するドライバの数を増やす必要があるため、メモリモジュールの面積が増加してしまう。
【００１０】
本発明の目的は、スプリットゲート型メモリセルにおいて、ＳＳＩ方式による書込み時のディスターブ耐性を向上させることのできる半導体記憶装置を提供することにある。
【００１１】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１３】
本願の一発明による半導体記憶装置は、
半導体基板の主面の第１領域に第１電界効果トランジスタを含み、第２領域に前記第１電界効果トランジスタに隣接する第２電界効果トランジスタを含む不揮発性メモリセルを有する半導体記憶装置である。
【００１４】
前記半導体記憶装置は、前記第１領域に形成された前記第１電界効果トランジスタの第１ゲート電極と、前記第２領域に形成された前記第２電界効果トランジスタの第２ゲート電極と、前記半導体基板と前記第１ゲート電極との間に形成されたゲート絶縁膜を有する。また、前記半導体記憶装置は、前記半導体基板と前記第２ゲート電極との間および前記第１ゲート電極と前記第２ゲート電極との間に形成された電荷蓄積層と、前記半導体基板と前記電荷蓄積層との間および前記第１ゲート電極と前記電荷蓄積層との間に形成された第１絶縁膜と、前記電荷蓄積層と前記第２ゲート電極の間に形成された第２絶縁膜とを有する。
【００１５】
本願の一発明による半導体記憶装置は、前記第２ゲート電極と前記第１ゲート電極の間の前記第２絶縁膜の厚さが、前記第２ゲート電極と前記半導体基板の間の前記第２絶縁膜の厚さよりも厚いものである。
【発明の効果】
【００１６】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１７】
半導体記憶装置において、書込み時のディスターブ耐性を向上させることができる。また、非選択メモリセルのディスターブ耐性が向上することにより、メモリモジュールの面積を低減することができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の実施の形態１である半導体記憶装置の要部断面図である。
【図２】本発明の実施の形態１であるメモリセルのアレイ構成を示す回路図である。
【図３】本発明の実施の形態１である選択セルの書込み、消去および読出し時において、各配線に印加される電圧条件の一例である。
【図４】本発明の実施の形態１である選択セルに情報を書込む場合に、選択セル、非選択セルの各端子（選択ゲート線、メモリゲート線、ソース線およびビット線）に印加される電圧条件の一例である。
【図５】書込み選択メモリセルの電荷の動きを示すメモリセルの要部断面図である。
【図６】ディスターブ時の電子注入のメカニズムを説明するためのメモリセルの要部断面図である。
【図７】（ａ）は、本発明者が検討したメモリゲート電極側面の下層絶縁膜を厚くしたスプリットゲート型メモリセルを示す要部断面図である。（ｂ）は、本発明者らが検討したメモリゲート電極側面の上層絶縁膜を厚くしたスプリットゲート型メモリセルを示す要部断面図である。
【図８】本発明者が検討した、メモリゲート電極側面の下層絶縁膜を厚くしたスプリットゲート型メモリセルにおける書込み特性とディスターブ特性の側面下層絶縁膜依存性を示すグラフである。
【図９】本発明者が検討した、メモリゲート電極側面の上層絶縁膜を厚くしたスプリットゲート型メモリセルにおける書込み特性とディスターブ特性の側面上層絶縁膜依存性を示すグラフである。
【図１０】（ａ）は、本発明者が検討したメモリゲート電極側面の下層絶縁膜を厚くした場合の書込み時間とディスターブ寿命の関係を示すグラフである。（ｂ）は、本発明者が検討したメモリゲート電極側面の上層絶縁膜を厚くした場合の書込み時間とディスターブ寿命の関係を示すグラフである。
【図１１】本発明者が検討した、メモリゲート電極側面の下層絶縁膜または上層絶縁膜を厚くした場合のディスターブ寿命と書込み時間の関係を示すグラフである。
【図１２】本発明者が検討した、ディスターブ寿命と書込み時間の比と、メモリゲート電極側面の下層絶縁膜の厚さまたは上層絶縁膜の厚さの関係を示すグラフである。
【図１３】本発明の実施の形態１であるメモリセルの上層絶縁膜の厚さを定義するメモリセルの要部断面図である。
【図１４】本発明の実施の形態１である選択ゲート電極側面の上層絶縁膜厚さとメモリ用ｎＭＩＳの最大相互コンダクタンスとの関係を示すグラフである。
【図１５】本発明の実施の形態１である半導体記憶装置の製造方法を示す要部断面図である。
【図１６】図１５に続く半導体記憶装置の製造方法を示す要部断面図である。
【図１７】図１６に続く半導体記憶装置の製造方法を示す要部断面図である。
【図１８】図１７に続く半導体記憶装置の製造方法を示す要部断面図である。
【図１９】図１８に続く半導体記憶装置の製造方法を示す要部断面図である。
【図２０】図１９に続く半導体記憶装置の製造方法を示す要部断面図である。
【図２１】図２０に続く半導体記憶装置の製造方法を示す要部断面図である。
【図２２】図２１に続く半導体記憶装置の製造方法を示す要部断面図である。
【図２３】図２２に続く半導体記憶装置の製造方法を示す要部断面図である。
【図２４】本発明の実施の形態２であるスプリットゲート型ＭＯＮＯＳメモリセルの製造方法を示す要部断面図である。
【図２５】本発明の実施の形態２であるスプリットゲート型ＭＯＮＯＳメモリセルを示す要部断面図である。
【図２６】従来のスプリットゲート型メモリセルの構造の一例を示す要部断面図である。
【発明を実施するための形態】
【００１９】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００２０】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００２１】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。また、実施の形態等において構成要素等について、「Ａからなる」、「Ａよりなる」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。
【００２２】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２３】
また、材料等について言及するときは、特にそうでない旨明記したとき、または、原理的または状況的にそうでないときを除き、特定した材料は主要な材料であって、副次的要素、添加物、付加要素等を排除するものではない。例えば、シリコン部材は特に明示した場合等を除き、純粋なシリコンの場合だけでなく、添加不純物、シリコンを主要な要素とする２元、３元等の合金（例えばＳｉＧｅ）等を含むものとする。
【００２４】
また、以下の実施の形態を説明するための全図において同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２５】
（実施の形態１）
本発明の実施の形態１によるスプリットゲート型ＭＯＮＯＳメモリセルの構造の一例を図１を用いて説明する。図１はチャネルをメモリゲート電極に対して交差する方向に沿って切断したスプリットゲート型ＭＯＮＯＳメモリセルの要部断面図である。
【００２６】
図１に示すように、半導体基板１は、例えばｐ型の単結晶シリコンからなり、上部にはｐ型の不純物が導入されたｐウェル３が形成されている。半導体基板１の主面（デバイス形成面）の活性領域には、本実施の形態１によるメモリセルＭＣ１の選択用ｎＭＩＳとメモリ用ｎＭＩＳとが配置されている。このメモリセルＭＣ１のドレイン領域およびソース領域は、相対的に低濃度のｎ−型の半導体領域１４ｄ、１４ｓと、そのｎ−型の半導体領域１４ｓ、１４ｄよりも不純物濃度の高い相対的に高濃度のｎ＋型のソース領域１６ｓおよびドレイン領域１６ｄとを有し、ＬＤＤ（Lightly Doped Drain）構造となっている。ｎ−型の半導体領域１４ｓ、１４ｄは、メモリセルＭＣ１のチャネル領域側に配置され、ｎ＋型のソース領域１６ｓおよびドレイン領域１６ｄは、それぞれゲート長方向の距離において、メモリセルＭＣ１のチャネル領域側からｎ−型の半導体領域１４ｓ、１４ｄの幅の分だけ離れた位置に形成されている。
【００２７】
この半導体領域１４ｓおよび半導体領域１４ｄの間の半導体基板１の主面上には、上記選択用ｎＭＩＳの選択ゲート電極６と、上記メモリ用ｎＭＩＳのメモリゲート電極１２とが隣接して延在しており、その延在方向において複数のメモリセルＭＣ１が半導体基板１に形成された素子分離部（図示しない）を介して隣接している。
【００２８】
また、選択ゲート電極６は半導体基板１の主面の第１領域に配置され、メモリゲート電極１２は半導体基板１の主面の第１領域とは異なる第２領域に配置されている。選択ゲート電極６は、例えばｎ型の多結晶シリコン膜からなり、その不純物濃度は、例えば２×１０２０ｃｍ−３程度、そのゲート長は、例えば１００〜１５０ｎｍ程度である。選択ゲート電極６、ソース領域１６ｓおよびドレイン領域１６ｄは、第１電界効果トランジスタを構成している。また、メモリゲート電極１２は、例えばｎ型の多結晶シリコン膜からなり、その不純物濃度は、例えば２×１０２０ｃｍ−３程度であり、そのゲート長は、例えば５０〜１００ｎｍ程度である。メモリゲート電極１２、ソース領域１６ｓおよびドレイン領域１６ｄは、第２電界効果トランジスタを構成している。
【００２９】
選択ゲート電極６、メモリゲート電極１２、ソース領域１６ｓおよびドレイン領域１６ｄの上面には、例えばコバルトシリサイド、ニッケルシリサイド、チタンシリサイド等のようなシリサイド層１７が形成されている。ＭＯＮＯＳ型メモリセルでは、選択ゲート電極６およびメモリゲート電極１２の双方に電位を供給する必要があり、その動作速度は選択ゲート電極６およびメモリゲート電極１２の抵抗値に大きく依存する。従ってシリサイド層１７を形成することにより、選択ゲート電極６およびメモリゲート電極１２の低抵抗化を図ることが望ましい。シリサイド層１７の厚さは、例えば２０ｎｍ程度である。
【００３０】
選択ゲート電極６と半導体基板１の主面との間には、例えば厚さ１〜５ｎｍ程度の薄い酸化シリコン膜からなるゲート絶縁膜５が設けられている。
【００３１】
ゲート絶縁膜５の下方の半導体基板１の主面には、例えばボロンが導入されたｐ型の半導体領域４が形成されている。この半導体領域４は、選択用ｎＭＩＳのチャネル形成用の半導体領域であり、この半導体領域４により選択用ｎＭＩＳのしきい値電圧が所定の値に設定されている。
【００３２】
本実施の形態のメモリセルは、メモリゲート電極１２が選択ゲート電極６の側面の片側に設けられており、下層の絶縁膜８、電荷蓄積層９および上層の絶縁膜１０、１１を積層した電荷保持用絶縁膜により選択ゲート電極６とメモリゲート電極１２との絶縁がなされているスプリットゲート型の構造を有している。また、絶縁膜８、１１および電荷蓄積層９を介した半導体基板１の第２領域上にメモリゲート電極１２が配置されている。なお、絶縁膜１０はメモリゲート電極１２の側面と選択ゲート電極６との間に形成されているが、メモリゲート電極１２の下面と半導体基板１との間には、絶縁膜１０は形成されていない。すなわち、電荷蓄積層９はメモリゲート電極１２と選択ゲート電極６の側面との間およびメモリゲート電極１２と半導体基板１の主面との間に形成されており、絶縁膜１１は電荷蓄積層９とメモリゲート電極１２との間に形成されている。また、絶縁膜１０は選択ゲート電極６の側面の電荷蓄積層９とメモリゲート電極１２の側面の絶縁膜１１との間のみに形成され、絶縁膜８は、電荷蓄積層９と選択ゲート電極６の側面との間および電荷蓄積層９と半導体基板１の主面との間に形成されている。絶縁膜８、電荷蓄積層９および絶縁膜１０、１１は、ＭＯＮＯＳメモリにおけるＯＮＯ膜を構成している。
【００３３】
電荷蓄積層９は、絶縁膜８と絶縁膜１０および１１とで挟まれて形成されており、その部材は例えば窒化シリコン膜からなり、その厚さは例えば５〜２０ｎｍ程度である。窒化シリコン膜は、その膜中に離散的なトラップ準位を有し、このトラップ準位に電荷を蓄積する機能を有する絶縁膜である。絶縁膜８、１０および１１は、例えば酸化シリコン膜等からなり、下層の絶縁膜８の厚さは、例えば１．５〜６ｎｍ程度、上層の絶縁膜１０、１１の厚さは、例えば１〜８ｎｍ程度である。なお、絶縁膜８、１０および１１は窒素を含んだ酸化シリコン膜で形成することもできる。
【００３４】
上記下層の絶縁膜８の下方であって、ｐ型の半導体領域４とソース領域１６ｓとの間の半導体基板１の主面には、例えばヒ素またはリンが導入されたｎ型の半導体領域７が形成されている。この半導体領域７は、メモリ用ｎＭＩＳのチャネル形成用の半導体領域であり、この半導体領域７によりメモリ用ｎＭＩＳのしきい値電圧は所定の値に設定されている。選択ゲート電極６およびメモリゲート電極１２の上方には窒化シリコン膜１８および酸化シリコン膜１９からなる層間絶縁膜が形成されており、この層間絶縁膜にはドレイン領域１６ｄに達するコンタクトホール２０が形成されている。ドレイン領域１６ｄには、コンタクトホール２０に埋め込まれたプラグ２１を介して、第１方向に延在するメモリゲート電極１２（または選択ゲート電極６）に対して交差する方向である第２方向に延在する第１層配線２２が接続されている。この第１層配線２２が、各メモリセルのビット線を構成している。
【００３５】
次に、上記スプリットゲート型ＭＯＮＯＳメモリセルのアレイ構成の一例を図２を用いて説明する。図２はメモリセルのアレイ構成を示す回路図である。なお、図２では、簡略化のため、２×４個のメモリセルのみを示している。
【００３６】
各メモリセルＭＣ１の選択ゲート電極６を接続する選択ゲート線（ワード線）ＣＧＬ０〜ＣＧＬ３、メモリゲート電極１２を接続するメモリゲート線ＭＧＬ０〜ＭＧＬ３および２つの隣接したメモリセルが共有するソース領域を接続するソース線ＳＬ０、ＳＬ１は第１の方向にそれぞれ平行に延在する。また、各メモリセルのドレイン領域を接続するビット線ＢＬ０、ＢＬ１は第２の方向、すなわち、選択ゲート線ＣＧＬ０等と直交する方向に延在する。なお、これらの配線は、回路図上だけでなく、図１に示す各メモリセルＭＣ１または配線のレイアウト上も前述した方向に延在する。また、図２に示す選択ゲート線ＣＧＬ０等は、選択ゲート電極６により構成しても良く、選択ゲート電極６に接続される配線により構成してもよい。
【００３７】
図２において、ソース線ＳＬ０、ＳＬ１とメモリゲート線ＭＧＬ０〜ＭＧＬ３には、書込み・消去時に高電圧が印加されるので、高耐圧のＭＩＳからなる昇圧ドライバが接続されている（図示しない）。また、選択ゲート線ＣＧＬ０〜ＣＧＬ３には、１．５Ｖ程度の低電圧のみが印加されるので、低耐圧で高速の昇圧ドライバが接続されている（図示しない）。１本のローカルビット線には１６個、３２個または６４個のメモリセルが接続され、ローカルビット線はローカルビット線を選択するＭＩＳを介してグローバルビット線に接続され、グローバルビット線はセンスアンプに接続されている。
【００３８】
図２に示したアレイ構成では、ソース線ＳＬ０、ＳＬ１は一本毎に独立して配線され、メモリゲート線ＭＧＬ０〜ＭＧＬ３は複数本を接続して共通のメモリゲート線ＭＧＬとしているが、ソース線ＳＬ０、ＳＬ１およびメモリゲート線ＭＧＬ０〜ＭＧＬ３ともに複数本を接続して、それぞれ共有のソース線およびメモリゲート線としても良い。共有の配線とすることで、それぞれの線を駆動する高耐圧のドライバ数が削減され、チップ面積を低減することができる。逆に、ソース線ＳＬ０、ＳＬ１およびメモリゲート線ＭＧＬ０〜ＭＧＬ３ともに一本毎に独立して配線しても良い。この場合、高耐圧のドライバ数は多くなるが、書込みおよび消去時にディスターブを受ける時間を減らすことができる。
【００３９】
次に、スプリットゲート型ＭＯＮＯＳメモリセルのメモリ動作（書込み、書込みディスターブ、消去および読出し）の一例を図３〜図５を用いて説明する。図３は図２に示した選択セルＢＩＴ１の書込み、消去および読出し時において、各配線（選択ゲート線ＣＧＬ０〜ＣＧＬ３、メモリゲート線ＭＧＬ、ソース線ＳＬ０、ＳＬ１、ビット線ＢＬ０、ＢＬ１）に印加される電圧条件の一例である。図４は図２に示した選択セルＢＩＴ１に情報を書込む場合に、選択セルＢＩＴ１、非選択セルＤＩＳＴＡ、ＤＩＳＴＢ、ＤＩＳＴＣの各端子に印加される電圧条件の一例である。図５は書込み選択メモリセルの電荷の動きを説明するために示すメモリセルの要部断面図である。ここでは、電荷蓄積層９への電子の注入を「書込み」、ホールの注入を「消去」と定義する。
【００４０】
まず、「消去」について説明する。
【００４１】
図３の「消去」欄に示すように、情報の消去は、ＢＴＢＴ（Band To Band Tunneling）現象によりホールを発生させ電界加速することでホットホールを電荷蓄積層９中に注入するＢＴＢＴ消去、または、メモリゲート電極１２または半導体基板１からホールをＦＮ（Fowler-Nordheim）トンネリングで電荷蓄積層中に注入するＦＮ消去のいずれかによって行う。
【００４２】
ＢＴＢＴ消去を行う場合は、メモリゲート電極に印加する電圧を−６Ｖ、ソース領域に印加する電圧を６Ｖ、選択ゲート電極に印加する電圧を０Ｖとし、ドレイン領域は浮遊状態とする。ｐウェルには０Ｖを印加する。上記電圧を印加した場合、ソース領域とメモリゲート電極との間にかかる電圧によってソース領域の端部においてＢＴＢＴ現象で生成されたホールが、ソース領域に印加された高電圧によって加速されてホットホールとなり、メモリゲート電極１２に印加された高電圧によってホットホールがメモリゲート電極方向へと引張られ、電荷蓄積層中に注入される。注入されたホットホールは電荷蓄積層９中のトラップ準位に捕獲され、メモリ用ｎＭＩＳのしきい値電圧が低下する。
【００４３】
図１に示すメモリゲート電極１２からホールを注入するＦＮ消去の場合、ホールのＦＮトンネル注入が起こりやすいように、メモリセルＭＣ１の上層の絶縁膜１１および絶縁膜１０の合計の厚さを３ｎｍ以下とすると良い。また、上層の絶縁膜１１および絶縁膜１０がある構造の場合、よりホールが注入しやすいように、上層の絶縁膜１１を、２層の酸化シリコン膜の間に厚さ１ｎｍ程度の窒化シリコン膜またはアモルファスシリコン膜を挿入した構造にすると良い。
【００４４】
メモリゲート電極１２からホール注入するＦＮ消去の印加電圧としては、メモリゲート電極１２に印加する電圧を１５Ｖとし、ソース領域１６ｓに印加する電圧、選択ゲート電極６に印加する電圧、ドレイン領域１６ｄに印加する電圧およびｐウェル３に印加する電圧はいずれも０Ｖとする。上記電圧を印加すると、メモリゲート電極１２からホールがＦＮトンネリングで電荷蓄積層９に注入される。加えて、書込み時に電荷蓄積層９に蓄積された電子がメモリゲート電極１２へ引き抜かれる。
【００４５】
半導体基板１からホールを注入するＦＮ消去の場合、ホールのＦＮトンネル注入が起こりやすいように、メモリセルＭＣ１の下層の絶縁膜８を３ｎｍ以下の膜厚にするか、よりホールを注入しやすいように下層の絶縁膜８を、２層の酸化シリコン膜の間に厚さ１ｎｍ程度の窒化シリコン膜またはアモルファスシリコン膜を挿入した構造とする。半導体基板１からホール注入するＦＮ消去の印加電圧としては、メモリゲート電極１２に印加する電圧を−１５Ｖとし、その他ソース領域１６ｓに印加する電圧、選択ゲート電極６に印加する電圧、ドレイン領域１６ｄに印加する電圧、ｐウェル３に印加する電圧は０Ｖとする。上記電圧を印加すると、半導体基板１からホールがトンネリングで電荷蓄積層９に注入される。加えて、書込み時に電荷蓄積層９に蓄積された電子が半導体基板１へ引き抜かれる。
【００４６】
次に、「書込み」および「書込みディスターブ」について説明する。
【００４７】
情報の書込みは、所謂ＳＳＩ方式によって行なわれる。図２に示す非選択セルＤＩＳＴＡは、選択セルＢＩＴ１と同じメモリゲート線ＭＧＬ、ソース線ＳＬ０および選択ゲート線ＣＧＬ０に接続されたメモリセル、非選択セルＤＩＳＴＢ、ＤＩＳＴＣは、選択セルＢＩＴ１と同じメモリゲート線ＭＧＬ、ソース線ＳＬ０に接続されたメモリセルである。
【００４８】
図３および図４に示すように、選択セルＢＩＴ１のソース領域に印加する電圧Ｖｓを５Ｖ、メモリゲート電極に印加する電圧Ｖｍｇを９Ｖ、選択ゲート電極に印加する電圧Ｖｓｇを１Ｖとする。そして、ドレイン領域に印加する電圧Ｖｄは書込み時のチャネル電流がある設定値となるように制御する。このときの電圧Ｖｄはチャネル電流の設定値と選択用ＭＩＳのしきい値電圧によって決まり、例えば設定電流値１μＡで０．４Ｖ程度となる。ｐウェル３に印加する電圧Ｖｗｅｌｌは０Ｖである。
【００４９】
図５に、選択セルＢＩＴ１に書込み電圧を印加したときの電荷の動きを示す。ドレイン領域１６ｄよりも大きな電圧を選択ゲート電極６に印加して選択用ＭＩＳをオン状態とし、ソース領域１６ｓに正の高電圧を印加することで、ドレイン領域１６ｄからソース領域１６ｓへ電子が流れる。チャネル領域を流れるこの電子は、選択ゲート電極６とメモリゲート電極１２との境界付近下のチャネル領域（ソース領域１６ｓとドレイン領域１６ｄとの間）で加速されてホットエレクトロンになる。そして、ホットエレクトロンは、メモリゲート電極１２に印加された正電圧によってメモリゲート電極１２に引き寄せられメモリゲート電極１２下の電荷蓄積層９中に注入される。注入されたホットエレクトロンは、電荷蓄積層９中のトラップ準位に捕獲され、その結果、電荷蓄積層９に電子が蓄積されてメモリ用ｎＭＩＳのしきい値電圧が上昇する。
【００５０】
図４に示すように、書込みディスターブを受ける非選択セルＤＩＳＴＡでは、ソース領域に印加する電圧Ｖｓを５Ｖ、メモリゲート電極に印加する電圧Ｖｍｇを９Ｖ、選択ゲート電極に印加する電圧Ｖｓｇを１Ｖとし、選択セルＢＩＴ１と同じ電圧を印加する。ドレイン領域に印加する電圧Ｖｄは選択セルＢＩＴ１とは異なり、選択ゲート電極に印加する電圧Ｖｓｇよりも大きい１．５Ｖとしている。選択ゲート電極よりも大きな電圧をドレイン領域に印加して、選択用ｎＭＩＳをオフ状態とすることで書込みを禁止する。
【００５１】
書込みディスターブを受ける非選択セルＤＩＳＴＢ、ＤＩＳＴＣでは、ソース領域に印加する電圧Ｖｓは５Ｖ、メモリゲート電極に印加する電圧Ｖｍｇは９Ｖとし、選択セルＢＩＴ１と同じ電圧を印加する。選択ゲート電極に印加する電圧Ｖｓｇは非選択の０Ｖ、ドレイン領域に印加する電圧Ｖｄは、選択セルＢＩＴ１と同じビット線ＢＬ０に接続された非選択セルの場合は０．４Ｖ、選択セルＢＩＴ１と異なるビット線ＢＬ１に接続された非選択セルの場合は１．５Ｖが印加される。選択ゲート電極に印加する電圧Ｖｓｇよりも大きな電圧をドレイン領域に印加して、選択用ｎＭＩＳをオフ状態とすることで書込みを禁止する。
【００５２】
次に、「読出し」について説明する。
【００５３】
図３の「読出し」欄に示すように、読出しには、書込みと逆方向に電流を流して読み出す方法と、順方向に電流を流して読み出す方法の２種類がある。図３に示すように、書込みと逆方向に電流を流して読み出す場合、ドレイン領域に印加する電圧Ｖｄを１Ｖ、ソース領域に印加する電圧Ｖｓを０Ｖ、選択ゲート電極に印加する電圧Ｖｓｇを１．５Ｖ、メモリゲート電極に印加する電圧Ｖｍｇを１．５Ｖとする。書込みと順方向に電流を流して読み出す場合、ドレイン領域に印加する電圧Ｖｄとソース領域に印加する電圧Ｖｓを入れ替え、それぞれ０Ｖ、１Ｖとする。
【００５４】
読出し時のメモリゲート電極に印加する電圧Ｖｍｇは、書込み状態におけるメモリ用ｎＭＩＳのしきい値電圧と消去状態におけるメモリ用ｎＭＩＳのしきい値電圧との間に設定する。書込み状態および消去状態のしきい値電圧をそれぞれ４Ｖおよび−１Ｖに設定すると、上記読出し時のＶｍｇは両者の中間値となる。中間値とすることで、データ保持中に書込み状態のしきい値電圧が２Ｖ低下するか、または消去状態のしきい値電圧が２Ｖ上昇したとしても、書込み状態と消去状態を判別することができ、データ保持特性のマージンが広がる。消去状態におけるメモリセルＭＣ１のしきい値電圧を十分低くしておけば、読出し時の電圧Ｖｍｇを０Ｖとすることもできる。読出し時の電圧Ｖｍｇを０Ｖとすることで、読出しディスターブ、すなわち、メモリゲート電極への電圧印加によるしきい値電圧の変動を避けることが可能となる。
【００５５】
次に、図６〜図１２を用いて、ディスターブの起こる原理とディスターブの特性を説明する。
【００５６】
まず、図６に、ディスターブ時の電荷蓄積層への電子注入のメカニズムを説明するためのＭＯＮＯＳメモリセルの模式図を示す。図４のディスターブ電圧が印加された場合、メモリゲート電極１２に正電圧が印加され、メモリゲート電極１２下にチャネル領域が形成されるため、ソース領域１６ｓに印加した５Ｖの高電位が選択ゲート電極６の端部近傍まで達する。選択ゲート電極６に印加する電圧Ｖｓｇ（１Ｖまたは０Ｖ）よりも大きな電圧が、選択ゲート電極６のゲート長方向端部下のゲート絶縁膜５の下にかかることになるため、所謂ＧＩＤＬ（Gate Induced drain leakage）電流が流れる。このＧＩＤＬ電流は、選択ゲート電極６とメモリゲート電極１２の間の下部の半導体基板１の表面（図１における半導体領域４）でＢＴＢＴにより生成した電子正孔対によるもので、この電子正孔対の内の電子がソース領域１６ｓとメモリゲート電極１２に印加した正の高電圧に引張られて電荷蓄積層９中に注入されることでディスターブが起こる。
【００５７】
そこで、本発明者は、メモリゲート電極１２の側面に形成された上層の絶縁膜１１を厚くした場合、書込み速度の変化率に比べてディスターブ寿命の変化率の方が大きく、メモリ特性が改善することを見出した。これは、書込み時の電子の注入メカニズムがＳＳＩ方式であるのに対し、ディスターブ時の電子の注入メカニズムがＢＴＢＴで生成したキャリアの注入であることによる。電子の注入確率に関しては、両メカニズムとも同じ電界依存性を有するが、キャリア密度に関しては、ＢＴＢＴ生成率が電界に指数関数的に依存するため、ＢＴＢＴ発生位置の電界を緩和することにより、書込み速度への影響を抑えつつディスターブ寿命を改善することが可能となる。しかしながら、メモリゲート電極１２と基板間の絶縁膜を厚くすることは、膜厚方向電界の減少をもたらすため、消去速度が遅くなるデメリットがある。
【００５８】
上記デメリットの解決策としては、消去速度に影響しない範囲で、メモリゲート電極１２下部の絶縁膜厚さを厚くせず、メモリゲート電極１２側面の絶縁膜厚さのみを厚くすることが考えられる。その場合、図７（ａ）に示すように、メモリゲート電極１２側面の下層の絶縁膜８を厚くする場合と、図７（ｂ）に示すように、メモリゲート電極１２側面の上層の絶縁膜１１を厚くする場合の２通りが存在する。
【００５９】
そこで、本発明者はデバイスシミュレーションにより、選択セルＢＩＴ１の書込み特性と、ディスターブの一例として非選択セルＤＩＳＴＡのディスターブ特性の関係の絶縁膜厚依存性を、図７（ａ）の構成と図７（ｂ）の構成のそれぞれに対して比較した。なお、ここでは選択ゲート電極６の側面とメモリゲート電極１２の側面との間に形成された絶縁膜８および絶縁膜１１を、それぞれ側面下層絶縁膜、側面上層絶縁膜と呼ぶ。
【００６０】
図８は、図７（ａ）に示すメモリセルの場合の書込み特性とディスターブ特性であり、側面上層絶縁膜厚さを４ｎｍに固定し、側面下層絶縁膜厚さを４、６、８ｎｍと変化させた場合の結果である。図９は、図７（ｂ）に示すメモリセルの場合の書込み特性とディスターブ特性であり、側面下層絶縁膜厚さを４ｎｍに固定し、側面上層絶縁膜を４、６、８ｎｍと変化させた場合の結果である。図８、９に示すように、書込み特性は側面下層絶縁膜厚および側面上層絶縁膜厚にほとんど依存しない。これに対し、ディスターブ特性は、側面下層絶縁膜を厚くする場合には改善は小さいが、側面上層絶縁膜を厚くする場合には大きく改善する。
【００６１】
ここで、図７（ａ）および図７（ｂ）に示したそれぞれのメモリセルでディスターブ寿命に相違が現れた理由を、図１０を用いて説明する。図１０は、デバイスシミュレーションによるディスターブ時の等電位線分布である。図１０（ａ）は側面上層絶縁膜を４ｎｍ、側面下層絶縁膜を８ｎｍにした場合、図１０（ｂ）は逆に側面上層絶縁膜を８ｎｍ、側面下層絶縁膜を４ｎｍにした場合の電位の分布を示す図である。絶縁膜８（酸化膜）と電荷蓄積膜（窒化膜）は比誘電率の違いにより、選択ゲート電極６とメモリゲート電極１２の間の平坦部でも電界は絶縁膜８（酸化膜）の方が大きい。図１０において破線で示す丸印は、ＢＴＢＴによる電子・正孔対生成箇所近傍の領域であり、図１０（ａ）と図１０（ｂ）とで差が見られる。絶縁膜８の等電位線の間隔は図１０（ａ）の方が図１０（ｂ）より狭く、図１０（ａ）の方が電界が大きい、すなわちＢＴＢＴによる電子正孔対の生成量が多いことを示している。側面下層絶縁膜を厚くすると、ＢＴＢＴの生成箇所の電界は、側面下層絶縁膜電界の影響を受けるようになり、厚膜化による電界緩和と相殺する。図１０（ｂ）の場合には、ＢＴＢＴの生成箇所の電界は、窒化膜電界の影響もあるために、厚膜化による電界緩和の効果は大きい。
【００６２】
このことから、本実施の形態の半導体記憶装置では、電荷蓄積層にＳＳＩ方式によりホットエレクトロンを注入することで情報を書込み、また、電荷蓄積層にＢＴＢＴ現象を利用してホットホールを注入することで情報を消去する。
【００６３】
図１１は、図１０（ａ）に示すメモリセルおよび図１０（ｂ）に示すメモリセルについて、書込み時間とディスターブ寿命の関係をプロットした結果である。プロットされた箇所が図１１のグラフの左上に位置するほど、短い書込み時間（速い書込み速度）に対して長いディスターブ寿命を有することになるため、ディスターブ特性が改善していると言える。図１１から、側面下層絶縁膜厚を厚くする場合にはディスターブ寿命の改善効果は小さいが、側面上層絶縁膜厚を厚くする場合にはディスターブ寿命の改善効果は大きいことがわかる。
【００６４】
図１２は、側面下層絶縁膜厚、側面上層絶縁膜厚とディスターブ寿命と書込み時間の比の関係をプロットした結果である。図１２において、プロットされた箇所が上に位置するほど、ディスターブ特性が改善していると言える。図１２から、側面下層絶縁膜厚を厚くする場合にはディスターブ寿命の改善効果が小さいが、側面上層絶縁膜厚を厚くする場合にはディスターブ寿命の改善効果が大きいことがわかる。
【００６５】
図７〜図１２から、側面下層絶縁膜厚を厚くする場合よりも側面上層絶縁膜厚を厚くする場合の方が、ディスターブ寿命の改善に関して効果が大きいことがわかる。このことから、本実施の形態では図１に示すように、選択ゲート電極６とメモリゲート電極１２の間の絶縁膜１１の一部と絶縁膜１０との合計の膜厚を、メモリゲート電極１２下部の絶縁膜１１の膜厚よりも厚くしている。なお、絶縁膜１０、１１の比誘電率が異なる一般的な場合を含めるために、絶縁膜１０、１１の積層から構成される選択ゲート電極６とメモリゲート電極１２の間との絶縁膜に関しては、単に厚さと呼ぶ場合は、物理的膜厚ではなく、絶縁膜１１の比誘電率を有する膜に換算した換算膜厚を指す。
【００６６】
なお、選択ゲート電極６とメモリゲート電極１２の間の絶縁膜厚さを拡げすぎると、メモリ用ｎＭＩＳの最大相互コンダクタンスが減少し、読出し電流が減少するデメリットがある。選択ゲート電極６とメモリゲート電極１２との間の距離を離していくと、両電極間下のチャネル領域に選択ゲート電極６およびメモリゲート電極１２の電圧の影響を受けにくい領域が拡がり、両電極間下のチャネル領域の抵抗成分を増やしてしまうためである。
【００６７】
図１３は、図１の要部を拡大して示した本実施の形態のＭＯＮＯＳメモリセルの模式図である。図１３に示すように、メモリゲート電極１２側面の、絶縁膜１０、１１からなる上層絶縁膜厚さをＬ１、メモリゲート電極１２下部の絶縁膜１１からなる上層絶縁膜厚さをＬ２と表記する。ここで、図１４にデバイスシミュレーションにより得られたＬ１とメモリ用ｎＭＩＳの最大相互コンダクタンスとの関係を示す。図１４の横軸はＬ１とＬ２の比で表し、縦軸はメモリ用ｎＭＩＳの最大相互コンダクタンスを表わしている。メモリ用ｎＭＩＳの最大相互コンダクタンスは、その値が大きいほど大きな読出し電流が取れることを示しており、比Ｌ１／Ｌ２が１のときの値で規格化してある。すなわち、比Ｌ１／Ｌ２が１のとき、メモリ用ｎＭＩＳの最大相互コンダクタンスの値が１になるものとしている。
【００６８】
図１４に示すように、メモリゲート電極１２側面の上層絶縁膜厚さ（Ｌ１）とメモリゲート電極１２下部の上層絶縁膜厚さ（Ｌ２）の比Ｌ１／Ｌ２が１．５以下であれば、相互コンダクタンスの低下をもたらさずに、大きな読出し電流が得られることが分かる。しかしながら、上記比Ｌ１／Ｌ２が１．５倍より大きくなると、相互コンダクタンスが小さくなり、読出し電流が大きく減少する。従って、読出し電流を確保しつつディスターブ寿命を増大させるには、メモリゲート電極１２側面の上層絶縁膜の下部の厚さを、メモリゲート電極１２下部の上層絶縁膜厚さの１．５倍以下にする必要がある。
【００６９】
以上に述べたように、スプリットゲート型ＭＯＮＯＳメモリセルにおいて、メモリゲート電極の側面の上層絶縁膜の厚さを、メモリゲート電極下部の上層絶縁膜の厚さよりも厚くすることにより、非選択メモリセルにディスターブが発生することを防ぐことができる。
【００７０】
本実施の形態では、図１に示すように、選択ゲート電極６とメモリゲート電極１２との間において、電荷蓄積層９と絶縁膜１１の間に絶縁膜１０を設けることで、メモリゲート電極１２側面に形成された絶縁膜１０および絶縁膜１１からなる上層絶縁膜の厚さを、メモリゲート電極１２下部の絶縁膜１１からなる上層絶縁膜よりも厚く形成している。このとき、図１に示すように絶縁膜１０および絶縁膜１１の合計の厚さが、絶縁膜１１の厚さの１．５倍以下になるようにする。これにより、本実施の形態におけるスプリットゲート型ＭＯＮＯＳメモリセルでは、非選択メモリセルのディスターブ耐性を向上させることを可能としている。
【００７１】
また、絶縁膜１０および絶縁膜１１のそれぞれの物理的厚さをＴ１、Ｔ２とすると、Ｔ１とＴ２の比は、絶縁膜１０および絶縁膜１１のそれぞれの部材の比誘電率から規定することができる。すなわち、絶縁膜１１の比誘電率をｅ１とし、絶縁膜１０の比誘電率をｅ２とすると、メモリゲート電極１２側面の上層絶縁膜の厚さＬ１はＴ１（ｅ２／ｅ１）＋Ｔ２であるので、絶縁膜１０の物理的厚さＴ１がメモリゲート電極１２と半導体基板１の間における絶縁膜１１の物理的厚さＴ２の（ｅ２/ｅ１）・０．５倍以下であれば良い。
【００７２】
次に、本発明の実施の形態１によるスプリットゲート型のＭＯＮＯＳメモリセルの製造方法の一例を図１５〜図２３を用いて説明する。図１５〜図２３のそれぞれは、半導体記憶装置の製造工程中におけるメモリセルの要部断面図であり、図１に示したメモリセルの要部断面図と同じ箇所を示す。
【００７３】
まず、図１５に示すように、例えば１〜１０Ω・ｃｍ程度の比抵抗を有するｐ型の単結晶シリコンからなる半導体基板（この段階では半導体ウエハと称する平面略円形状の半導体からなる薄板）１を準備する。続いて半導体基板１の主面に、例えば溝型の素子分離部（図示しない）およびこれに取り囲まれるように配置された活性領域等を形成する。すなわち、半導体基板１の主面の素子分離部形成領域に分離溝を形成した後、半導体基板１の主面上に、例えば酸化シリコン膜からなる絶縁膜を形成し、さらにその絶縁膜が分離溝内のみに残されるように絶縁膜をＣＭＰ（Chemical Mechanical Polishing）法等によって半導体基板１の主面が露出するまで研磨することで、素子分離部を形成する。
【００７４】
次に、半導体基板１の所定部分に所定の不純物を選択的に所定のエネルギーでイオン注入法等によって導入することにより、埋め込みｎウェル２およびｐウェル３を形成する。続いて半導体基板１の主面にｐ型不純物、例えばボロンをイオン注入することにより、選択用ｎＭＩＳのチャネル形成用のｐ型の半導体領域４を形成する。この時のｐ型不純物イオンの打ち込みエネルギーは、例えば２０ＫｅＶ程度、ドーズ量は、例えば１．５×１０１３ｃｍ−２程度である。
【００７５】
次に、半導体基板１に対して熱酸化処理を施すことにより、半導体基板１の主面に、例えば酸化シリコン膜からなる厚さ１〜５ｎｍ程度のゲート絶縁膜５を形成する。続いて、半導体基板１の主面上に、例えば２×１０２０ｃｍ−３程度の不純物濃度を有する多結晶シリコン膜からなる第１導体膜６ａを堆積する。この第１導体膜６ａはＣＶＤ（Chemical Vapor Deposition）法により形成され、その厚さは、例えば１５０〜２５０ｎｍ程度を例示することができる。
【００７６】
次に、図１６に示すように、レジストパターンをマスクとして、エッチングにより第１導体膜６ａを加工することにより、第１導体膜６ａからなる選択ゲート電極６を形成する。選択ゲート電極６のゲート長は、例えば１００〜１５０ｎｍ程度である。選択ゲート電極６は図面の奥行き方向に延在する線状のパターンである。このパターンは、例えば図２に示したメモリセルのアレイ構成における選択ゲート線ＣＧＬ０〜ＣＧＬ３に相当する。続いて、露出したゲート絶縁膜５を、例えばフッ酸水溶液で除去する。
【００７７】
その後、選択ゲート電極６およびレジストパターンをマスクとして、半導体基板１の主面にｎ型不純物、例えばヒ素またはリンをイオン注入することにより、メモリ用ｎＭＩＳのチャネル形成用のｎ型の半導体領域７を形成する。この時のｎ型不純物イオンの打ち込みエネルギーは、例えば２５ｋｅＶ程度、ドーズ量は、例えば６．５×１０１２ｃｍ−２程度である。
【００７８】
次に、図１７に示すように、半導体基板１の主面上に、例えば酸化シリコン膜からなる
下層の絶縁膜８、窒化シリコン膜からなる電荷蓄積層９および酸化シリコン膜からなる上層の絶縁膜１０ａを順次堆積する。絶縁膜８はＩＳＳＧ（In-Situ Stream Generation）酸化法により形成され、その厚さは、例えば１．５〜６ｎｍ程度、電荷蓄積層９はＣＶＤ法により形成され、その厚さは、例えば５〜２０ｎｍ程度、絶縁膜１０ａはＩＳＳＧ酸化法またはＣＶＤ法により形成され、その厚さは、例えば１〜３ｎｍ程度を例示することができる。
【００７９】
次に、図１８に示すように、絶縁膜１０ａをドライエッチング法でエッチバックすることによって、選択ゲート電極６の側面の電荷蓄積層９の側面のみに、絶縁膜１０ａからなる絶縁膜１０をサイドウォールとして残す。このとき、電荷蓄積層９をエッチングストッパ層として絶縁膜１０がエッチバックされるが、エッチバックにより電荷蓄積層９がダメージを受けて損傷しないように、低ダメージのエッチング条件を設定することが望ましい。
【００８０】
次に、図１９に示すように、例えば酸化シリコン膜からなる上層の絶縁膜１１を形成する。絶縁膜１１はＩＳＳＧ酸化法またはＣＶＤ法により形成され、その厚さは、例えば４〜６ｎｍ程度を例示することができる。なお、絶縁膜１１の厚さは絶縁膜１０の厚さの２倍以上の厚さで形成する。
【００８１】
また、絶縁膜１０と絶縁膜１１の部材には、酸化シリコン膜の他に酸窒化シリコン膜等を使用することができるが、絶縁膜１０と絶縁膜１１とが異種材料により形成されている場合、電荷が絶縁膜１０と絶縁膜１１との界面にトラップされるため、絶縁膜１０および絶縁膜１１は同種の部材からなる膜により形成することが望ましい。すなわち、絶縁膜１１に酸化シリコン膜を用いる場合には絶縁膜１０にも酸化シリコン膜を用い、絶縁膜１１に酸窒化シリコン膜を用いる場合には絶縁膜１０にも酸窒化シリコン膜を用いる。
【００８２】
なお、絶縁膜８、１０、１１および電荷蓄積層９を構成する各膜の構成は、製造する半導体記憶装置の使用方法によって変わるため、ここでは代表的な構成および値のみを例示しているが、上記構成および値に限定されるものではない。
【００８３】
次に、半導体基板１の主面上に、例えば２×１０２０ｃｍ−３程度の不純物濃度を有する多結晶シリコン膜からなる第２導体膜１２ａを堆積する。この第２導体膜１２ａはＣＶＤ法により形成され、その厚さは、例えば５０〜１００ｎｍ程度を例示することができる。
【００８４】
次に、図２０に示すように、上記第２導体膜１２ａをドライエッチング法でエッチバックすることにより、選択ゲート電極６の両側面に絶縁膜８、１０、１１および電荷蓄積層９を介して、第２導体膜１２ａからなるサイドウォール１２ｂを形成する。その後、図示は省略するが、レジストパターンをマスクとして第２導体膜１２ａを加工し、後にメモリゲート電極１２に接続するコンタクトホールを形成する領域に引き出し部を形成しておく。また、このサイドウォール１２ｂの形成工程では、上層の絶縁膜１１をエッチングストッパ層として第２導体膜１２ａがエッチバックされるが、エッチバックにより上層の絶縁膜１１およびその下の電荷蓄積層９がダメージを受けて損傷しないように、低ダメージのエッチング条件を設定することが望ましい。
【００８５】
その後、選択ゲート電極６の上部から、隣り合う他の選択ゲート電極６の上部にかけての領域を除く半導体基板１の主面上に、絶縁膜１１およびサイドウォール１２ｂのそれぞれの表面を覆うように形成されたレジストパターン１３を形成する。すなわち、選択ゲート電極６の両側面に形成されたサイドウォール１２ｂの内、一方のサイドウォール１２ｂを覆い、他方のサイドウォール１２ｂを覆うようにレジストパターン１３を形成する。
【００８６】
次に、図２１に示すように、レジストパターン１３をマスクとして、レジストパターン１３から露出するサイドウォール１２ｂをエッチングし、選択ゲート電極６の側面の片側のみにサイドウォール１２ｂからなるメモリゲート電極１２を形成する。メモリゲート電極１２のゲート長は、例えば５０〜１００ｎｍ程度である。その後、レジストパターン１３を除去し、選択ゲート電極６とメモリゲート電極１２との間および半導体基板１とメモリゲート電極１２との間の絶縁膜８、１０、１１および電荷蓄積層９を残して、その他の領域の絶縁膜８、１０、１１および電荷蓄積層９を選択的にエッチングして除去する。
【００８７】
次に、メモリゲート電極１２が形成されていない選択ゲート電極６の側面と、それに対向する選択ゲート電極６の側面と間の半導体基板１の主面を覆うレジストパターンを形成する。その後、選択ゲート電極６、メモリゲート電極１２およびレジストパターンをマスクとしてｎ型不純物、例えばヒ素を半導体基板１の主面にイオン注入することにより、半導体基板１の主面にｎ−型の半導体領域１４ｓをメモリゲート電極１２に対して自己整合的に形成した後、レジストパターンを除去する。この時の不純物イオンの打ち込みエネルギーは、例えば５ｋｅＶ程度、ドーズ量は、例えば１×１０１５ｃｍ−２程度である。
【００８８】
次に、メモリゲート電極１２が形成されている選択ゲート電極６の側面と、それに対向する選択ゲート電極６の側面と間の半導体基板１の主面を覆うレジストパターンを形成する。その後、選択ゲート電極６、メモリゲート電極１２および上記レジストパターンをマスクとしてｎ型不純物、例えばヒ素を半導体基板１の主面にイオン注入することにより、半導体基板１の主面にｎ−型の半導体領域１４ｄを選択ゲート電極６に対して自己整合的に形成した後、レジストパターンを除去する。この時のｎ型不純物イオンの打ち込みエネルギーは、例えば７ｋｅＶ程度、ドーズ量は、例えば１×１０１５ｃｍ−２である。
【００８９】
ここでは、先にｎ−型の半導体領域１４ｓを形成し、その後ｎ−型の半導体領域１４ｄを形成したが、先にｎ−型の半導体領域１４ｄを形成し、その後ｎ−型の半導体領域１４ｓを形成してもよく、また、同時にｎ−型の半導体領域１４ｓ、１４ｄを形成してもよい。また、ｎ−型の半導体領域１４ｄを形成するｎ型不純物のイオン注入に続いて、ｐ型不純物、例えばボロンを半導体基板１の主面にイオン注入し、ｎ−型の半導体領域１４ｓ、１４ｄの下部を囲むようにｐ型の半導体領域を形成してもよい。ｐ型不純物イオンの打ち込みエネルギーは、例えば２０ｋｅＶ程度、ドーズ量は、例えば２．５×１０１３ｃｍ−２である。
【００９０】
次に、図２２に示すように、半導体基板１の主面上に、例えば酸化シリコン膜からなる厚さ８０ｎｍ程度の絶縁膜をＣＶＤ法により堆積した後、これをドライエッチング法でエッチバックすることにより、選択ゲート電極６の片側面およびメモリゲート電極１２の片側面にそれぞれサイドウォール１５を形成する。選択ゲート電極６のゲート長方向におけるサイドウォール１５のスペーサ長は、例えば６０ｎｍ程度である。これにより、選択ゲート電極６と半導体基板１との間のゲート絶縁膜５の露出していた側面、ならびにメモリゲート電極１２と半導体基板１との間の絶縁膜８、１１および電荷蓄積層９の露出していた側面をサイドウォール１５によって覆うことができる。
【００９１】
次に、サイドウォール１５をマスクとしてｎ型不純物、例えばヒ素およびリンを半導体基板１の主面にイオン注入することにより、半導体基板１の主面にｎ＋型の半導体領域であるソース領域１６ｓおよびドレイン領域１６ｄを選択ゲート電極６およびメモリゲート電極１２に対して自己整合的に形成する。この時のｎ型不純物イオンの打ち込みエネルギーは、例えば５０ｋｅＶ程度、ドーズ量は、例えば４×１０１５ｃｍ−２、リンイオンの打ち込みエネルギーは、例えば４０ｋｅＶ程度、ドーズ量は、例えば５×１０１３ｃｍ−２である。これにより、ｎ−型の半導体領域１４ｄおよびｎ＋型のドレイン領域１６ｄからなるドレイン領域、ｎ−型の半導体領域１４ｓおよびｎ＋型のソース領域１６ｓからなるソース領域が形成される。
【００９２】
次に、図２３に示すように、選択ゲート電極６およびメモリゲート電極１２の上面、ならびにｎ＋型のソース領域１６ｓおよびドレイン領域１６ｄの上面に、例えばコバルトシリサイド（ＣｏＳｉ２）からなるシリサイド層１７を自己整合法、例えばサリサイド（Salicide：Self Align silicide）プロセスにより形成する。まず、半導体基板１の主面上にスパッタリング法によりコバルト膜を堆積する。続いて、半導体基板１にＲＴＡ（Rapid Thermal Anneal）法を用いた熱処理を施すことにより、コバルト膜と選択ゲート電極６を構成する多結晶シリコン膜およびメモリゲート電極１２を構成する多結晶シリコン膜、コバルト膜と半導体基板１（ｎ＋型のソース領域１６ｓおよびドレイン領域１６ｄ）を構成する単結晶シリコンとを反応させてコバルトシリサイドからなるシリサイド層１７を形成する。その後、未反応のコバルト膜を除去する。シリサイド層１７を形成することにより、シリサイド層１７と、その上部に形成されるプラグ等との接触抵抗を低減することができ、また選択ゲート電極６、メモリゲート電極１２、ソース領域およびドレイン領域自身の抵抗を低減することができる。
【００９３】
次に、半導体基板１の主面上に、例えば窒化シリコン膜１８および酸化シリコン膜１９からなる層間絶縁膜をＣＶＤ法により形成する。続いて層間絶縁膜にコンタクトホール２０を形成した後、コンタクトホール２０内にプラグ２１を形成する。プラグ２１は、例えばチタンおよび窒化チタンの積層膜からなる相対的に薄いバリア膜と、そのバリア膜に包まれるように形成されたタングステンまたはアルミニウム等からなる相対的に厚い導体膜とを有している。その後、酸化シリコン膜１９上に、例えばタングステン、アルミニウムまたは銅等からなる第１層配線２２を形成することによって、図１に示したメモリセルＭＣ１が完成する。これ以降は、通常の半導体記憶装置の製造工程を経て、本実施の形態のＭＯＮＯＳメモリを製造する。
【００９４】
以上に述べたように、本実施の形態では、メモリゲート電極側面の上層絶縁膜の厚さをメモリゲート電極下部の上層絶縁膜の厚さよりも厚く形成することにより、ＢＴＢＴ発生位置の電界を緩和することにより、書込み速度への影響を抑えつつＳＳＩ方式による書込み時の非選択メモリセルのディスターブ耐性を向上させることができる。
【００９５】
また、従来は、ディスターブ対策としてソース線およびメモリゲート線の配線を複数本に分割し、かつ配線を駆動するドライバの数を増やすことで、同一のソース線および同一のメモリゲート線に接続されるメモリセルの数を減らしていた。しかし、この方法を用いた場合、配線を駆動するドライバの数を増やすことでメモリモジュールの面積が増加する問題があった。これに対し本実施の形態では、メモリゲート電極側面の上層絶縁膜の厚さをメモリゲート電極下部の上層絶縁膜の厚さよりも厚く形成することで非選択メモリセルのディスターブ耐性を向上させることができるため、ディスターブを防ぐ目的で配線を駆動するドライバの数を増やす必要性がなく、メモリモジュールの面積を低減することができる。
【００９６】
（実施の形態２）
本実施の形態２では、メモリゲート電極１２の上層絶縁膜の形成方法が上記実施の形態１とは異なるスプリットゲート型ＭＯＮＯＳメモリセルの製造方法の一例を説明する。本実施の形態２によるスプリットゲート型ＭＯＮＯＳメモリセルの製造方法を図２４を用いて説明する。
【００９７】
前述した実施の形態１の図１６を用いて説明したように、選択ゲート電極６を形成した後、図２４に示すように、半導体基板１の主面上に、例えば酸化シリコン膜からなる下層の絶縁膜８、窒化シリコン膜からなる電荷蓄積層９および酸化シリコン膜からなる上層の絶縁膜１０ｂを順次堆積する。下層の絶縁膜８はＩＳＳＧ酸化法により形成され、その厚さは、例えば１．５〜６ｎｍ程度、電荷蓄積層９はＣＶＤ法により形成され、その厚さは、例えば５〜２０ｎｍ程度、上層の絶縁膜１０ｂはＩＳＳＧ酸化法またはＣＶＤ法により形成され、その厚さは、例えば１〜８ｎｍ程度を例示することができる。
【００９８】
その後、形成した上層の絶縁膜１０ｂをドライエッチングする。その際、エッチング条件を調整することにより、選択ゲート電極６の側面の絶縁膜を厚く、それ以外の領域は薄くなるようにエッチングを行う。すなわち、絶縁膜１０ｂを形成する工程では、上記実施の形態１で形成した絶縁膜１０および絶縁膜１１の２層の合計の膜厚と同等の膜厚になるように絶縁膜１０ｂを形成する。その後、絶縁膜１０ｂをエッチングする際には、下層の電荷蓄積層９を露出せず、半導体基板１の主面と平行に形成された絶縁膜１０ｂの厚さが上記実施の形態１における絶縁膜１１と同等の厚さになるように絶縁膜１０ｂをエッチングする。これにより、選択ゲート電極６の側面に形成された絶縁膜１０ｂは、半導体基板１の主面と平行に形成された絶縁膜１０ｂの厚さよりも厚く形成される。
【００９９】
この後の多結晶シリコン膜からなる第２導体膜１２ａを堆積する工程以降は実施例１の図１９以降の工程と同様の工程により、図２５に示すメモリセルＭＣ１が完成する。なお、図２５は本実施の形態のスプリットゲート型ＭＯＮＯＳメモリセルを示す要部断面図である。
【０１００】
すなわち、図２４に示す絶縁膜１０ｂの側面に導体膜からなるサイドウォールを形成し、各選択ゲート電極６の一方の側面に形成された前記サイドウォールと前記サイドウォールの側面および下部の絶縁膜８、電荷蓄積層９および絶縁膜１０ｂとを残し、各選択ゲート電極６のもう一方の側面に形成されたサイドウォールと他の領域の絶縁膜８、電荷蓄積層９、絶縁膜１０ｂおよびサイドウォールとを除去する。次に、半導体基板１の主面に半導体領域１４ｄ、１４ｓを形成し、各選択ゲート電極６の一方の側面に形成された前記サイドウォールからなるメモリゲート電極１２の側面および選択ゲート電極６の側面に絶縁膜からなるサイドウォール１５を形成した後、半導体基板１の主面にソース領域１６ｓおよびドレイン領域１６ｄを形成する。その後、ソース領域１６ｓ、ドレイン領域１６ｄおよび選択ゲート電極６の上面にシリサイド層１７をそれぞれ形成した後、半導体基板１の主面上に窒化シリコン膜１８および酸化シリコン膜１９からなる層間絶縁膜を形成する。続いて層間絶縁膜にコンタクトホール２０を形成した後、コンタクトホール２０内にプラグ２１を形成し、酸化シリコン膜１９上に、第１層配線２２を形成することで、メモリセルＭＣ１が完成する。
【０１０１】
図２５に示すように、絶縁膜１０ｂは電荷蓄積層９とメモリゲート電極１２との間に形成されており、選択ゲート電極６の側面とメモリゲート電極１２との間の絶縁膜１０ｂの厚さは、メモリゲート電極１２と半導体基板１との間の絶縁膜１０ｂの厚さよりも厚く形成されている。
【０１０２】
このように、本実施の形態２によれば、メモリゲート電極１２の側面の絶縁膜１０ｂを厚く、メモリゲート電極１２の下部の絶縁膜１０ｂを薄く形成することができるので、前述した実施の形態１と同様の効果が得られる。
【０１０３】
また、上記実施の形態１における図１８で説明した工程では、絶縁膜１０を形成する際のエッチングによって電荷蓄積層９がダメージを受けることを防ぐため、低ダメージのエッチング条件を設定したが、本実施の形態では絶縁膜１０ｂを形成する際に電荷蓄積層９を露出しないため、電荷蓄積層９がダメージを受けることを防ぐことができる。
【０１０４】
なお、上記実施の形態１のように絶縁膜１０、１１の２層からなる上層絶縁膜を形成した場合、絶縁膜１０、１１のそれぞれを異なる材料で形成すると異種材料の境界に電荷がトラップされる。このことから、絶縁膜１０、１１は同じ材料で構成されることが好ましく、特に、本実施の形態の絶縁膜１０ｂのように一括で形成された一層の膜からなることが望ましい。
【０１０５】
また、本実施の形態では、上記実施の形態１と同様に、絶縁膜１０ｂの部材に酸窒化シリコン膜を用いても良い。これにより、選択ゲート電極６およびメモリゲート電極１２間の物理的距離を広げることができ、ディスターブ特性をより改善することができる。
【０１０６】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発
明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可
能であることは言うまでもない。
【０１０７】
例えば、上記実施の形態においては、メモリセルの電荷保持用絶縁膜として、窒化シリコン膜からなる電荷蓄積層を用いたが、窒化シリコン膜に代わり、酸窒化シリコン膜、酸化タンタル膜、酸化ハフニウムまたは酸化アルミニウム膜等の電荷トラップ性絶縁膜を用いてもよい。また、電荷蓄積層として多結晶シリコン膜等の導電性材料または導電性材料からなる微粒子（ドット）を用いてもよい。
【産業上の利用可能性】
【０１０８】
本発明は、窒化シリコン膜等のような絶縁膜に電荷を蓄える不揮発性メモリセルおよび多結晶シリコン膜に電荷を蓄える不揮発性メモリセルを有する半導体記憶装置に幅広く利用されるものである。
【符号の説明】
【０１０９】
１  半導体基板
２  埋め込みｎウェル
３  ｐウェル
４、７、１４ｄ、１４ｓ  半導体領域
３  第１導体膜
５  ゲート絶縁膜
６  選択ゲート電極
８、１０、１０ａ、１０ｂ、１１  絶縁膜
９  電荷蓄積層
１２  メモリゲート電極
１２ａ  第２導体膜
１２ｂ、１５  サイドウォール
１３  レジストパターン
１６ｓ  ソース領域
１６ｄ  ドレイン領域
１７  シリサイド層
１８、２５  窒化シリコン膜
１９  酸化シリコン膜
２０  コンタクトホール
２１  プラグ
２２  第１層配線
２４  下部酸化膜
２６  上部酸化膜
ＢＩＴ１  選択セル
ＢＬ０、ＢＬ１  ビット線
ＣＧＬ０、ＣＧＬ１、ＣＧＬ２、ＣＧＬ３  選択ゲート線（ワード線）
ＤＩＳＴＡ、ＤＩＳＴＢ、ＤＩＳＴＣ  非選択セル
ＭＣ１  メモリセル
ＭＧＬ、ＭＧＬ０、ＭＧＬ１、ＭＧＬ２、ＭＧＬ３  メモリゲート線
ＳＬ０、ＳＬ１  ソース線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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