(57)【特許請求の範囲】
【請求項１】
複数のピクセル、
駆動方法の第１フェーズの間は予め定められた駆動電圧レベルによって、各々のピクセルを駆動し、前記第１フェーズに続く前記駆動方法の第２フェーズの間はオーバードライブ駆動電圧レベルによって、各々のピクセルを駆動する駆動回路、
表示のためのフルフレームのビデオデータの量より少ない容量を有する部分フレーム記憶部、
前記第１フェーズの間に第１レートで前記部分フレーム記憶部に、フルフレームの第１の部分の入力ビデオデータを書き込み、続いて、前記第２フェーズの間に第１レートで前記部分フレーム記憶部に、入力する前記フルフレームの第２の部分の前記ビデオデータを書き込む手段であって、前記部分フレーム記憶部の全体が書き込まれるとすぐに、前記第２フェーズの間に、前記部分フレーム記憶部に記憶された前記フルフレームの前記第１の部分の前記ビデオデータが、前記フルフレームの前記第２の部分の前記ビデオデータにより上書きされる、書き込む手段、
前記第２フェーズの間のみに第１レートより速い第２レートで前記部分フレーム記憶部から前記フルフレームの第１の部分及び第２の部分のビデオデータを順次読み出す手段であって、前記フルフレームの前記第１の部分の前記ビデオデータが上書きされ始められる前に、読み出す操作が始められる、読み出す手段、及び
前記オーバードライブ駆動電圧レベルを導出するために、前記部分フレーム記憶部から読み出された前記フルフレームのビデオデータを処理する処理手段、
を有し、
前記オーバードライブ駆動電圧レベルの絶対値は、前記予め定められた駆動電圧レベルの絶対値より大きく、
前記フルフレームは、重複しない前記第１の部分及び前記第２の部分に分割される、アクティブマトリクス型ディスプレイ装置。
【請求項２】
第１レートが、前記入力ビデオデータのデータレートである請求項１に記載のアクティブマトリクス型ディスプレイ装置。
【請求項３】
入力ビデオデータが、前記部分フレーム記憶部に実質的に連続的に読み込まれ、データが、ビデオフレーム周期の一部である期間の間、前記部分フレーム記憶部から読み出される、請求項１又は請求項２に記載のアクティブマトリクス型ディスプレイ装置。
【請求項４】
データが、前記第２フェーズの間に前記部分フレーム記憶部から読み出される、請求項３に記載のアクティブマトリクス型ディスプレイ装置。
【請求項５】
第１及び第２フェーズが実質的に連続しており、各々がビデオフレーム周期の約半分である、請求項３又は請求項４に記載のアクティブマトリクス型ディスプレイ装置。
【請求項６】
前記部分フレーム記憶部が、フルフレームのビデオデータの1/2に実質的に等しい容量を備える、請求項５に記載のアクティブマトリクス型ディスプレイ装置。
【請求項７】
第１フェーズが不連続な複数の副フェーズを有し、第２フェーズが不連続な複数の副フェーズを有し、第１フェーズの不連続な２つの副フェーズの間に第２フェーズの１つの副フェーズが連続することを繰り返し、第２フェーズの各副フェーズの間に、前記フルフレームの一部のビデオデータが、前記部分フレーム記憶部に読み込まれて読み出される、請求項３又は請求項４に記載のアクティブマトリクス型ディスプレイ装置。
【請求項８】
前記部分フレーム記憶部が、フルフレームのビデオデータの1/(2N)（Nは副フェーズの数）に実質的に等しい容量を備える、請求項７に記載のアクティブマトリクス型ディスプレイ装置。
【請求項９】
第２レートで前記部分フレーム記憶部からデータを読み出す前記手段が、前記入力ビデオデータのデータレートにおけるクロック信号の周波数を倍にするクロックマルチプライヤ回路を有する、請求項１から請求項８のいずれか一項に記載のアクティブマトリクス型ディスプレイ装置。
【請求項１０】
前記予め定められた駆動電圧レベルが各々のピクセルに対して同じであり、各々のピクセルに対する前記オーバードライブ駆動電圧レベルが、それぞれのピクセルのためのデータ信号に対応する、各々のピクセルに対するオーバードライブ補正電圧レベルである、請求項１から請求項９のいずれか一項に記載のアクティブマトリクス型ディスプレイ装置。
【請求項１１】
バックライト及びバックライト制御回路をさらに有し、
当該バックライト制御回路が、前記駆動回路がピクセルを又は特定のピクセルを前記予め定められた駆動電圧レベルによって又は前記オーバードライブ駆動電圧レベルによって駆動しているかに関連して、バックライトのオンオフを切り替える、請求項１から請求項１０のいずれか一項に記載のアクティブマトリクス型ディスプレイ装置。
【請求項１２】
前記バックライトが分割されたバックライトからなり、前記バックライトがピクセルのロウを駆動するタイミングに同期して、連続して駆動される、請求項１１に記載のアクティブマトリクス型ディスプレイ装置。
【請求項１３】
前記アクティブマトリクス型ディスプレイ装置が液晶ディスプレイである請求項１から請求項１２のいずれか一項に記載のアクティブマトリクス型ディスプレイ装置。
【請求項１４】
複数のピクセルを有するアクティブマトリクス型液晶ディスプレイ装置を駆動する方法であって、
駆動方法の第１フェーズの間、予め定められた駆動電圧レベルで各々のピクセルを駆動し、且つ、第１レートで部分フレーム記憶部にフルフレームの第１の部分のビデオデータを記憶し、前記部分フレーム記憶部は前記フルフレームのビデオデータの量より少ない容量を有し、
前記第１フェーズに続く前記駆動方法の第２フェーズの間、第１レートで前記部分フレーム記憶部にビデオ入力からの前記フルフレームの第２の部分のビデオデータを記憶し続け、第１レートよりも速い第２レートで前記部分フレーム記憶部から前記フルフレームの第１の部分及び第２の部分のビデオデータを順次読み出し、前記フルフレームの前記第１の部分の前記ビデオデータが上書きされ始められる前に、読み出す操作が始められ、オーバードライブ駆動電圧レベルを導出するために前記部分フレーム記憶部から読み出された前記フルフレームのビデオデータを処理し、前記オーバードライブ駆動電圧レベルで各々のピクセルを駆動し、
前記オーバードライブ駆動電圧レベルの絶対値は、前記予め定められた駆動電圧レベルの絶対値より大きく、
前記部分フレーム記憶部の全体が書き込まれるとすぐに、前記第２フェーズの間に前記部分フレーム記憶部に記憶された前記フルフレームの前記第１の部分の前記ビデオデータが、前記フルフレームの前記第２の部分の前記ビデオデータにより上書きされ、
前記フルフレームは、重複しない前記第１の部分及び前記第２の部分に分割される、方法。
【請求項１５】
第１レートが入力ビデオデータのデータレートである請求項１４に記載の方法。
【請求項１６】
入力ビデオデータが、第１及び第２フェーズにわたって実質的に連続的に、前記部分フレーム記憶部に読み込まれる、請求項１４又は請求項１５に記載の方法。
【請求項１７】
第１及び第２フェーズが実質的に連続であり、各々がビデオフレーム周期の約半分である、請求項１４から請求項１６のいずれか一項に記載の方法。
【請求項１８】
前記部分フレーム記憶部が、フルフレームのビデオデータの1/2に実質的に等しい容量を備える、請求項１７に記載の方法。
【請求項１９】
第１フェーズが不連続な複数の副フェーズを有し、第２フェーズが不連続な複数の副フェーズを有し、第１フェーズの不連続な２つの副フェーズの間に第２フェーズの１つの副フェーズが連続することを繰り返し、第２フェーズの各副フェーズの間に、前記フルフレームの一部のビデオデータが、前記部分フレーム記憶部に読み込まれて読み出される、請求項１４から請求項１６のいずれか一項に記載の方法。
【請求項２０】
前記部分フレーム記憶部が、フルフレームのビデオデータの1/(2N)（Nは副フェーズの数）に実質的に等しい容量を備える、請求項１９に記載の方法。
【請求項２１】
ピクセルのロウを駆動するタイミングに同期して、連続して分割されたバックライトを制御する、請求項１４から請求項２０のいずれか一項に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マトリクスディスプレイ装置及びシステム、並びにそのようなディスプレイ装置の駆動又はアドレッシング方法に関する。
【背景技術】
【０００２】
液晶ディスプレイ装置は周知であり、通常、ロウ及びカラムのアレイに配置される複数のピクセルを有する。
【０００３】
一般的に、ピクセルは、以下のようにアドレス指定され又は駆動される。ピクセルのロウが、１つずつ選択される。現在選択されているロウ内のピクセルは、各々のカラムに印加されているそれぞれのデータ電圧によって、それぞれの表示設定を提供される。そのようなデータ電圧は、従来技術において、データ信号、ビデオ信号、画像信号、駆動電圧、カラム電圧などを含む、複数の名前で知られている。
【０００４】
ロウの各々を１つずつ選択することによって、各々のロウが選択されている間に必要に応じてカラムを駆動することにより、表示される画像の１フレームが表示される。それから、表示は、同様の態様などで、表示される更なるフレームによってリフレッシュされる。
【０００５】
ピクセルに印加されるデータ電圧のレベルは、ピクセル中の液晶層の光変調効果の程度を制御することによって、どのくらいの光がそのピクセルによって出力されるかを決定する。液晶層の静電容量効果及び時間応答に起因して、液晶層は、アドレッシングスキームにおいて駆動電圧が印加される時間の終りまでに、所与の駆動電圧に対して定常状態において達するであろう光変調状態に到達することに失敗する可能性があることが知られている。オーバードライブ補正（ODC）（オーバードライブ補償とも呼ばれる）と呼ばれる補正方法が、この効果を軽減するために使用された。
【０００６】
ODCの下では、ピクセルは、定常状態動作のために必要とされる電圧レベルより高い又は低い電圧レベルで駆動され、ピクセル全体の電圧は、関連する電圧印加期間の終りまでに、定常状態レベルとしてあるべきレベルに実質的に等しいと推定されるレベルに達する。さらに、既知のODC方法の詳細は、US 5,495,265及びWO 2004/013835中に説明される。上記文献を本願明細書に引用したものとする。
【０００７】
ODCの下で適用される補正（すなわち、ピクセルの液晶層全体を所与の電圧に到達させるためにピクセルに印加される電圧のレベルが、前記所与の電圧からどの程度異なるか）は、液晶パネル設計によって異なる。さらに、補正されるフレームの前のフレーム中でピクセルがどんな電圧レベルにあるか、及び現在のフレームにおいてどんな電圧レベルが求められているかによって、すなわち現在のピクセルデータ設定及び次のピクセルデータ設定（これはしばしば電圧ペアと呼ばれる）によって、必要な補正は異なる。必要な補正は、一般的に、各々のフレームで各々のピクセルのために改めて計算される。したがって、従来のODCスキームでは、電圧ペアを決定するためのフレームバッファ、決定された電圧ペアに対して適切な補正を読み出すための、多くの電圧ペア及び多くの電圧設定（場合により種々のパネル）のマトリクスを有するルックアップテーブル、並びに、これらのアイテムから補正を決定するためのプロセッサを備える必要がある。
【０００８】
加えて、液晶伝達曲線の両端に向かって又はその近くで、グレーレベル遷移のためのODCを実施するために、パネル駆動ＩＣにおいてバッファを追加し及び／又はセレクタマトリクスの複雑性を高めることが一般的に必要であり、シリコン面積及びコストが増加する。
【０００９】
液晶ディスプレイは、しばしば、バックライト（例えば蛍光ランプ）を備え、当該バックライトからの光がピクセルを通過するように配置され、光はそこで液晶層によって変調される。US 2004/0012551 A1は、駆動スキームにおいて使用される可変バックライト制御システムを記載する。
【００１０】
それとは別に、ピクチャ画像フィールド間に挿入されるいわゆるブラックフィールドによって他の液晶パネルを駆動することが知られており、すなわち、本願明細書に引用したものとするUS 5,912,651にて説明されるように、各々のフレームにおいて、ピクセルが、いくらかの時間の間はデータ電圧レベルで駆動され、フレームの残りの間はブラックモードで駆動される駆動スキームが使用される。観察者によって知覚される視覚効果は、このアプローチが動画のぼやけ効果を低減することができることである。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明の発明者は、従来のODCスキームによって必要とされる処理の大部分を軽減又は低減する、マトリクスディスプレイ装置のためのODC駆動スキームを提供することが望ましいことを認識した。本発明の発明者はさらに、従来のODCスキームにおいて用いられていたようなフレームバッファ及び／又はルックアップテーブルのサイズを低減するマトリクスディスプレイ装置のためのODC駆動スキームを提供することが望ましいことを認識した。
【課題を解決するための手段】
【００１２】
本発明によれば、アクティブマトリクス型ディスプレイ装置が提供され、当該アクティブマトリクス型ディスプレイ装置は、
複数のピクセル、
第１フェーズの間は予め定められた駆動電圧レベルによって、続いて第２フェーズの間はオーバードライブ駆動電圧レベルによって、各々のピクセルを駆動するように配置される駆動回路、
表示のためのピクセルデータの一部を記憶するための部分フレーム記憶部、
第１レートで前記部分フレーム記憶部に入力ビデオデータを書き込むための手段、
第１レートより速い第２レートで、前記部分フレーム記憶部からデータを読み出すための手段、及び
前記オーバードライブ駆動電圧レベルを導出するために、前記部分フレーム記憶部から読み出されるデータを処理するための処理手段、
を有する。
【００１３】
第１駆動フェーズを使用して、予め定められた駆動レベルでピクセルを実質的にリセットし、現在のピクセルデータと前のフレーム中のピクセルデータとの間の比較は必要ない。これは、処理及びメモリ要求を低減する。しかしながら、ビデオデータは、予め定められた駆動レベルで挿入されるフレームと一緒の特定のフォーマットであることを必要とする。（これらの追加のフレームのない）異なるフォーマットのデータが装置の入力において受信される場合、いくつかのデータ処理（したがって一時的なデータ記憶）が必要とされる。
【００１４】
この装置は、部分フレーム記憶部を使用して、表示データをこのように処理することで、従来の入力ビデオデータに基づいて、オーバードライブスキームが実施されることができるようにする。異なるレートで、データをフレーム記憶部メモリに読み込みそして読み出すことによって、部分フレーム記憶部の使用が可能になる。２つの駆動フェーズを使用することで、データが１つのフェーズの間にメモリ中に蓄積し、（データがまだ読み込まれている間に）第２フェーズにおいて読み出されることが、可能になる。
【００１５】
好ましくは、部分フレーム記憶部は、部分フレーム記憶部に読み込まれる全てのデータが所与の長さの時間の間保持されるように、循環メモリとして（すなわちFIFOメモリとして）実施される。
【００１６】
このアプローチは、ディスプレイインタフェースにおいてビデオデータのフォーマットを従来のフォーマットから変更することが可能でない場合に、オーバードライブスキームが適用されることを可能にしつつ、メモリに対する要求が低減されることを意味する。
【００１７】
２段階の駆動スキームはさらに、メモリ容量に関するオーバーヘッドを低減しつつ、モーションブラー（motion blur）低減を適用する。
【００１８】
好ましくは、第１レートは、入力データがオンザフライ（on-the-fly）で処理されることができるように、入力ビデオデータのデータレートを有する。
【００１９】
好ましくは、入力ビデオデータは、実質的に連続的に部分フレーム記憶部に読み込まれ、データは、第２ピクセル駆動フェーズの間、ビデオフレーム周期の数分の一の時間の間に部分フレーム記憶部から読み出される。
【００２０】
第１及び第２フェーズは、実質的に（内的に）連続であることができ、そして各々は、ビデオフレーム周期のほぼ半分からなる。この場合、部分フレーム記憶部は、フルフレームのビデオデータの半分の容量を必要とする。
【００２１】
しかしながら、第１及び第２フェーズは、その代わりに不連続であることができ、複数の副フェーズから成ることができる。この場合、一組の関連する副フェーズの間、ビデオデータの第１部分が、部分フレーム記憶部に読み込まれ、そして読み出される。複数の副フェーズの使用は、部分フレーム記憶部がより小さな容量、特に、フルフレームのビデオデータの1/(2N)の容量（Nは副フェーズの数）を備えることを可能にする。
【００２２】
第２レートで部分フレーム記憶部からデータを読み出すための手段は、入力ビデオデータのデータレートのクロック信号周波数を倍にするためのクロックマルチプライヤ回路を有することができる。
【００２３】
好ましくは、予め定められた駆動電圧レベルは、各々のピクセルに対して同じであり、各々のピクセルのためのオーバードライブ駆動電圧レベルは、それぞれのピクセルの各々のための、当該それぞれのピクセルのためのデータ信号に対応するオーバードライブ補正電圧レベルを有する。
【００２４】
装置は、好ましくは、バックライト及びバックライト制御回路をさらに有し、バックライト制御回路は、駆動回路が、前記ピクセル又は特定のピクセルを、前記予め定められた駆動電圧レベルによって又は前記オーバードライブ駆動電圧レベルによって駆動しているかどうかに関連して、バックライトのオンオフを切り替えるように配置される。前記バックライトは分割されたバックライトから成ることができ、前記バックライトはスキャンモード動作で駆動される。
【００２５】
前記装置は、好ましくは液晶ディスプレイである。
【００２６】
本発明は、また、複数のピクセルを有するアクティブマトリクス型液晶ディスプレイ装置を駆動する方法を提供し、当該方法は、
第１フェーズの間、予め定められた駆動電圧レベルによって各々のピクセルを駆動して、ビデオ入力からのデータを第１レートで部分フレーム記憶部に記憶し、
第２フェーズの間、ビデオ入力からのデータを第１レートで前記部分フレーム記憶部に記憶し続けて、第１レートより速い第２レートで前記部分フレーム記憶部からデータを読み出し、オーバードライブ駆動電圧レベルを導出するために前記部分フレーム記憶部から読み出されるデータを処理して、前記オーバードライブ駆動電圧レベルによって各々のピクセルを駆動する。
【００２７】
本発明の実施の形態は、一例として、添付の図面を参照して以下に説明される。
【発明を実施するための最良の形態】
【００２８】
図1は、本発明が実施されるアクティブマトリクス型液晶ディスプレイ装置の概略図である。ビデオピクチャの表示に適したディスプレイ装置は、各々のロウ中にn個の水平に配置されたピクセル12（1〜n）を有するm個のロウ（1〜m）から構成される、ピクセルのロウ及びカラムアレイを備えるアクティブマトリクス型アドレス指定液晶ディスプレイパネル10を有する。説明を簡単にするため、少数のピクセルだけが示される。
【００２９】
各々のピクセル12は、薄膜トランジスタ(TFT)11の形のそれぞれのスイッチ素子と結合している。同じロウ中のピクセルと結合される全てのTFT 11のゲート端子は、動作中に選択（ゲーティング）信号が供給される共通のロウ導線14に接続される。同様に、同じカラム中の全てのピクセルと結合されるソース端子は、データ（ビデオ）信号が印加される共通のカラム導線16に接続される。TFTのドレイン端子は、ピクセルの一部を構成してピクセルを規定するそれぞれの透明ピクセル電極17に各々接続される。導線14及び16、TFT11及びピクセル電極17は１つの透明プレート上で運ばれ、第２の、間隔を置いて配置される透明プレートが、全てのピクセルに共通の電極（以下、共通電極と呼ばれる）を運ぶ。液晶は、前記プレート達の間に配置されている。
【００３０】
バックライト28は、当該バックライト28からの光が、パネル中を通過してピクセル12の伝送特性によって変調されるように、配置されている。バックライトは、バックライト制御モジュール30によって制御される。
【００３１】
ディスプレイパネルは、次のように操作される。TFTのロウを順番にオンにするためにロウ導線14を選択（ゲーティング）信号でスキャンし、完全な表示フレーム（ピクチャ）を構築するために、適切に且つ選択信号と同期して、データ（ビデオ）信号をピクチャディスプレイ素子の各々のロウのカラム導線に順番に適用することによって、装置は一度に１つのロウが駆動される。時間アドレッシングで１つのロウを使用して、選択されたロウの全てのTFT11は、選択信号の継続時間によって決定される期間の間オンに切り替えられ、その間に、データ信号は、カラム導線16からピクセル12へ伝達される。
【００３２】
ロウ導線14は、それらの選択順に、タイミング・制御回路21からの定期的なタイミングパルスによって制御されるデジタルシフトレジスタを有するロウドライバ回路20によって選択信号を供給される。選択信号間のインターバルにおいて、ロウ導線14は、ロウドライバ回路20によって実質的に一定の基準電位を供給される。
【００３３】
ODC駆動電圧（データ電圧）23は、カラムドライバ回路22からカラム導線16へ供給される。カラムドライバ回路22は、タイミング・制御回路21を介して（LCDパネルに外付けでありLCDパネルにビデオストリームを供給する）ビデオ処理回路24（VPC）から最初に受信されるビデオ信号25を供給される。タイミングパルス27も、ロウスキャンと同期して、パネル10の時間アドレッシングにおいてロウに適切なシリアルパラレル変換を提供するために、タイミング・制御回路21から提供される。カラムドライバ回路22は、電圧源26から直流電圧29をさらに供給される。この実施の形態において、電圧源26によって供給される直流電圧29は、１つ又はいくつかの離散的な直流電圧レベルである。
【００３４】
図2は、カラムドライバ回路22をさらに詳細に示すブロック図である。カラムドライバ回路22は、タイミング・制御回路21からタイミングパルス27を受信するためにタイミング・制御回路21に結合されるセレクタ制御モジュール90を有する。
【００３５】
カラムドライバ回路22は、n個のカラム導線16の各々に対して１つの、n個のセレクタ92をさらに有する。各々のセレクタ92は、セレクタ制御モジュール90に結合される。
【００３６】
カラムドライバ回路22は、n個の出力バッファ82をさらに有し、それぞれの出力バッファ82は、それぞれのセレクタ92及び対応するそれぞれの共通カラム導線16に各々結合される。
【００３７】
カラムドライバ回路22は、電圧源26から直流電圧29を受信するために電圧源26に結合される電気抵抗Ｄ／Ａコンバータ（R-DAC）91をさらに有する。R-DAC 91は、N本の導線を含む共通バス93によって、セレクタ92の各々に結合され、N個の電圧レベルの各々に対する１本が、N個のグレーレベルのそれぞれ１つを提供する。
【００３８】
動作において、R-DAC 91は直流電圧29を変換し、N個の電圧レベル（バス93の導線の各々にそれぞれ１個の電圧レベル）をセレクタ92の全てに提供する。各々のセレクタ92それぞれに対して、セレクタ制御モジュール90は、タイミングパルス27のタイミング制御の下で、それぞれのセレクタ92に、それぞれのカラム導線16に受信されるビデオ信号25に従って、N個の電圧レベルのどれを選択するかについて指示する。選ばれた電圧レベルがセレクタ92によって選択されてそれぞれのバッファ82に入力され、そこから出力されてそれぞれのODC駆動電圧レベル23としてカラム導線16に印加される。
【００３９】
以下で別途明示される場合を除き、液晶ディスプレイ装置の他の詳細は、ODCスキームによって駆動される任意の従来のアクティブマトリクス型液晶ディスプレイ装置のとおりであることができ、この特定の実施の形態において、US5,495,265に開示される液晶ディスプレイ装置と同じであり、かつ同じように動作する。US5,495,265の内容は本明細書に参照として組み込まれる。あるいは、詳細のいくつか若しくは全ては、US5,130,829に開示される液晶ディスプレイ装置と同じであることができ、及び／又は、詳細のいくつか若しくは全ては、その代わりに、US5,130,829に開示される液晶ディスプレイ装置と同じであることができる。US5,130,829の内容は、本明細書に参照として組み込まれる。
【００４０】
ビデオ処理回路24、電圧源26及びカラムドライバ回路は、ブランクフィールド挿入を含むODC駆動スキームを実行するように適応される。
【００４１】
このアプローチにおいて、各々のフレームは、ピクセル毎に、ODCレベルの駆動電圧によって駆動される前に、予め定められたレベルに駆動される。前記予め定められたレベルは、暗い状態、すなわち「ブラック」に対応するレベルであることができる。さらに、所与のフレームにおいて、全てのピクセルは、全てのピクセルがそれらのそれぞれのODCレベルの駆動電圧によって駆動される前に、前記予め定められたレベルに駆動される。これによって、各々のピクセルに対して、及び各々のフレームに対して、電圧の必要なODCレベルは常に同じ起点に基づいており、すなわち、達成されるべきデータ電圧が前のフレーム中のピクセルの電圧レベルに依存する従来技術のODCシステムの２次元マトリクスはもはや存在しない。
【００４２】
原理上は、これはフレームバッファ、及び、前のフレームからバッファされた電圧レベルと比較される所与のデータ電圧の２次元マトリクスを有する従来のODCルックアップテーブルを不要にする。
【００４３】
しかしながら、このプロセスは、従来のODCバージョンの装置と比較して、異なる電圧駆動スキームが適用されることを必要とし、したがって、電圧源26は、必要な電圧を供給するように適応されなければならない。従来のODC駆動は、一般的に、閾値電圧Vth及び／若しくは飽和電圧Vsatへの又はそれらの近傍のオーバードライブ遷移に対処するために、更なる電圧レベルが提供されることを必要とし、結果的に、Vth及びVsatの外側の電圧が従来のODC装置において必要とされる。
【００４４】
さらに、従来のODC装置では、ODCが発生しない特定の電圧レベルが必要とされる。更なる電圧レベルに対するこれらのそれぞれの理由は、これらの変動が含まれないように、必要なODCレベルの電圧が常に同じ起点に基づくことよって、ブランクフェーズを用いて回避される傾向がある。
【００４５】
バックライトは、ODC電圧レベル駆動ステージ及びブランクフィールド駆動ステージに関連して、オン及びオフにされることができる。
【００４６】
上記の方法は、本出願人によって提案されたが、まだ公開されていない。上記したように、本方法は、ディスプレイインタフェースにおけるビデオデータが、ブラック駆動スキームからのオーバードライブを提供するためにビデオフレームコンテント間に挿入されるブラックフレームを含む特定のフォーマットであることを必要とする。
【００４７】
本発明は、ディスプレイインタフェースにおける従来フォーマット（特に、追加的なブラックフレーム（又は他の一定の出力フレーム）の導入を必要としないフォーマット）のビデオデータに、ODC方法を適用することが望ましいという認識に基づく。ディスプレイインタフェースにおけるビデオデータのフォーマットを特定して、ブラックフレームを導入することは、必ずしも可能でないかもしれない。
【００４８】
従来のビデオを挿入されたブラックフレームを有するビデオに内部で変換するための変換回路を含むことが可能である。しかしながら、このアプローチは、ビデオデータを必要なフォーマットにローカルで変換するために、フルフレーム記憶RAM及び関連する論理回路素子を再導入するという代償を支払う必要がある。
【００４９】
RAM及びEPROMは共に、ドライバ集積回路のコストの重大な部分に相当する可能性があり、これらの必要性を削減することが常に望まれる。
【００５０】
本発明は、任意の望ましいオーバードライブスキーム（ブラックフレームの導入を含む）の駆動に適した値にデータ値をローカルで変換することを可能にするが、フルフレームを記憶する必要性を回避するように、ビデオデータを処理する方法を提供する。
【００５１】
ディスプレイがN個のロウを備えているとして、ディスプレイは複数のセクションSに分割され、各々のセクションは、おおよそN/Sと実質的に等しい数のロウを含む。しかしながら最も基本的な場合は、S = 1の場合である。
【００５２】
以下のように、インタフェースにおけるピクセルクロックを実質的にちょうど２倍にして、ロウのアドレス指定の順序及びタイミングを修正する。各々のセクションは、各々のピクセルが、各々のビデオフレームの間に２回（「ブランク」データによって１回、部分フレームバッファRAMからのビデオデータによって１回）アドレス指定されるように、順番にアドレス指定される。
【００５３】
部分フレームバッファRAMは、最も新しいデータが常に最も古いデータを置き換えるように、すなわち、データがトップからボトムへRAMに書き込まれ、RAM全体が書き込まれるとすぐに、プロセスが再びトップから始まって、前のデータを上書きする「ラップアラウンド」RAMを使用して、組織される。特別な態様で計時される場合、このアプローチは、フルフレームの数分の一のバッファRAMを必要とする。この「数分の一」は、実質的に、1/2S（例えば、同じRAM位置を同時に読み取り及び書き込みするという潜在的な競合を回避するための若干のマージンを伴う1/2S）である。
【００５４】
このアプローチの最も基本的な実施態様は、図1を参照して説明される。
【００５５】
図1は、最も基本的な実施態様において、半フレームのデータ（又は半フレームのデータより僅かに多くのデータ）を記憶するように配置される部分RAM30を示す。これは、ラップアラウンドRAM及びバッファ構成として実施される。部分RAM30は、カラム駆動回路22にデータを供給するためにタイミング・制御回路21によって用いられ、カラム駆動回路22は、オーバードライブスキームを実施するために、そのデータを用いる。RAM30は、タイミング・制御回路の一部であることができ、又はその外付けであることができる。
【００５６】
クロック周波数２倍器は34として示され、これは、ビデオ処理ユニット24に供給される従来のビデオデータ36のデータクロックを受け取る。この倍にされたクロックが、オーバードライブスキームを制御するために、タイミング・制御回路21によって用いられる。
【００５７】
ディスプレイのロウは、ビデオデータがインタフェースに到着する際の通常のレートの２倍のレートでアドレス指定され、ピクセルクロックは、この目的のために、内部的に実質的に倍にされる。
【００５８】
ビデオフレームの第１ハーフの間、ディスプレイは「ブランク」データによってアドレス指定される。ビデオフレームの第２ハーフの間、フレームRAM 30中に記憶されるビデオデータが用いられる。RAM中のデータを用いるこの第２スキャンが開始すると、それはロウ１に対応するデータを用い、そのデータは、その後すぐにRAM30中で上書きされる。しかしながら、データがインタフェース36に到着しているレートの実質的に倍のレートでRAMからの読み取りが発生するので、ディスプレイのアドレス指定のために必要とされるデータは、たとえそれがフルフレームデータの半分だけを記憶するとしても、読み出される必要がある時にRAM中に常に存在する。
【００５９】
この原理は、図3においてより明確に示される。
【００６０】
各々のビデオフレームの間、ビデオデータは、通常のフレームレートで受信され、ライン40は、ロウ1からロウNのデータをフレーム時間を通じて一様に受信することを表す。ビデオフレームの第１ハーフの間、ロウの第１ハーフ（H1）のためのビデオデータが受信され、ピクセルはブランク（例えばブラック）値に駆動される。ライン41は、それぞれのロウがブランクデータによってアドレス指定される時刻を表す。
【００６１】
ビデオフレームの第２ハーフが開始する時、データの第１ロウは、RAM中に記憶されるデータに基づいて、データによってアドレス指定される。その後すぐに、第１ロウのためのデータは、RAMから失われる。ハッチングで表された領域42は、所与の時刻においてビデオデータがRAM中に記憶されているロウを表す。
【００６２】
データを用いたディスプレイのアドレス指定は、ビデオレートの倍のレートで進行し、ライン44はそれぞれのロウがビデオデータによってアドレス指定される時刻を表す。ディスプレイのアドレス指定は、RAMに入ってくるビデオデータに追いつき、最後のロウ（ロウN）のためのビデオデータは、アドレス指定スキャン44が最後のロウに達する直前にのみ、利用できるようになる。
【００６３】
ディスプレイスキャンは、インタフェースに到着するビデオデータに対して、時間について僅かにオフセットされる。これは、RAMの同じ位置に対する読み取り及び書き込みを同時に行なうことから生じる競合を回避するためである。このオフセットは、RAMがフルフレームバッファRAMの半分より僅かに大きいので可能である。
【００６４】
ディスプレイのアドレス指定に用いられるデータは、オーバードライブスキームを使用して、必要な駆動レベルを導き出すために処理されることができ、これは、標準のビデオデータストリームとオーバードライブ方法のために必要とされる駆動値との間の変換を可能にする。
【００６５】
RAMのサイズの更なる低減は、ディスプレイを２等分に分割する（S=2）ことによって達成されることができる。この結果、RAMはフレームデータの４分の１（クォーター）のために用いられ、駆動スキームのための４つのフェーズが存在する。
【００６６】
図4に示すように、ビデオフレームの第１クォーターの間、プロット41によって示されるように、ディスプレイの上半分（ロウ1からロウN/2）は「ブランク」でアドレス指定される。ビデオフレームの第２クォーターの間、ディスプレイの上半分は、プロット44によって示されるように、今度はRAMからのビデオデータによって再びアドレス指定される。
【００６７】
ディスプレイのロウ1がアドレス指定される時点において、ビデオフレームの第１クォーターのロウ1のためのデータは、ビデオフレームの第２クォーターのロウ1のためのデータによって上書きされようとしている。しかしながら、RAMからの読み取りが、データがインタフェースから到着するレートの倍のレートで発生し、ディスプレイのアドレス指定を行うために必要とされるデータは、その時点でディスプレイRAM中に存在するデータの間に常にある。
【００６８】
そして、同じプロセスが、ディスプレイの下半分に対して繰り返される。その結果、どの時点においても、フルフレームバッファRAMの４分の１だけが（若干の更なるマージンを伴って）必要である。
【００６９】
ロウをセクションに分割するこの方法は、複数のロウドライバ回路を、それらが個別に制御されることができるように、タイミング・制御回路に独立して接続することによって実施されることができる。複数のロウドライバＩＣは、従来、大きなディスプレイパネルのために用いられる。
【００７０】
図4において、同じ参照番号が、図3と同じデータプロセスを示すために用いられる。図1のクロック回路34は、ここでもクロック周波数を２倍にして、RAM 30は、フレームデータの４分の１よりも僅かに大きい。この実施態様の動作は、図3を参照して説明される原理と同じ原理に従う。
【００７１】
今度は、駆動フェーズが不連続であり、複数の副フェーズを含むことが分かる。したがって、駆動フェーズ41は２つの時間分離された副フェーズを含み、駆動フェーズ44も、２つの時間分離された副フェーズを含む。一組の関連する副フェーズの間に、ビデオデータの半分が、部分フレーム記憶部に読み込まれ、そして読み出される。
【００７２】
一般に、部分フレーム記憶部は、フルフレームのビデオデータの数分の一の容量を必要とし、この「数分の一」は、実質的に1/(2N)に等しい（Nは副フェーズの数）。この例では、1/4のフレーム記憶部である。
【００７３】
他の実施例として、ディスプレイは３つの実質的に等しいセクションに分割されることができ、この場合、フルフレームバッファRAMの1/6（+マージン）のみが、動作のために必要である。再び、内部スキャンは、同時の読み出し及び書き込み動作を回避するために時間的にオフセットされ、クロック周波数もまた２倍にされる。
【００７４】
タイミング図が、再び同じ参照番号によって図5に示され、同じ原理が適用される。データのスキャンは、３つの分離したフェーズにおいて行われる。
【００７５】
上記の例は、ビデオデータの読み込みと第１ブランクスキャンの開始との間にタイムラグを与えることによって、潜在的なRAM読み出し／書き込み競合を回避し、これは、わずかな量の更なるメモリを必要とする。この競合は、他の方法でも解消されることができる。
【００７６】
例えば、2つのクロックが、インタフェースにおけるピクセルクロックから導き出されることができ、一方はちょうど２倍よりも速く、他方はちょうど２倍よりも遅い。これにより、フルフレームバッファの1/2Sよりもわずかに大きいRAMを必要とすることなく、RAMの読み出し／書き込み競合を回避することができる。
【００７７】
図6は、S=1の基本的な場合について、この原理を図示する。ブランクスキャン41が傾斜するレートは、データスキャン44が傾斜するレートより大きく、RAMへのデータ書き込みとRAMからのデータ読み出しとの間に常にマージンがあることを保証するために、データスキャン44は、ビデオフレームの半分を過ぎるより前に開始することができる。再びタイムラグが導入されるが、更なるメモリは必要ない。
【００７８】
上記のスキームは、モーションブラーを低減するために、いわゆる「ブラック挿入」と共に、オーバードライブスキームが動画に適用されること可能にする。これは、ディスプレイインタフェースにおいて従来のビデオデータフォーマットを同時に維持しつつ、フルフレームの数分の一のバッファRAMを用いて達成されることができる。
【００７９】
部分RAMは、他の機能のために用いられることもできる。例えば、（オーバードライブ及び「ブラック挿入」の無い）従来の方法でディスプレイの一部を駆動するために、低消費電力自己リフレッシュ部分ディスプレイモードが、利用可能なRAMを使用して可能である。
【００８０】
複数の例が上記において説明され、それらは、必要とされるメモリ機能の異なる低減を可能にする。明らかにディスプレイは、理論上、多数のセクションに分割されることができ、RAMの必要量は僅かとなる。しかしながら、液晶ピクセルが次の「ビデオ」レベルによってアドレス指定される前に「ブランク」レベルに安定するために有限の時間を必要とするという、実際的な制限が存在する。
【００８１】
最良の対比として、スキャニングバックライトが、これらのディスプレイ駆動スキームと共に用いられる。
【００８２】
インタフェースピクセルクロックの周波数を逓倍するための回路が、必ずしもピクセルクロックを入力とする必要があるというわけではない。例えば、ピクセルクロックはアプリケーションにおいて固定されるはずなので、正しい周波数の自励発振器が、（できる限り較正及び温度補正された）内部ディスプレイクロックとして用いられることができる。許容できる周波数変動の量は、どれくらいのマージンがシステムに組み込まれているかに依存する。
【００８３】
バックライトは、複数の異なる態様で制御されることができる。好ましくは、バックライトはスキャンモードで動作する。この目的のために、バックライトは、複数の部分として配置され、各々の部分は、ピクセルの複数の連続的なロウに対応し、所与の時間において駆動されるバックライトの部分のみが、選択されたロウが位置するピクセルの連続的なロウのグループに対応するバックライトの部分である。
【００８４】
そして、バックライトは、ブランクスキャンの間オフにされることができ、データスキャンの間のみオンにされることができる。さらに、バックライトは、ピクセルにデータを適用した後の冒頭の安定化期間後のみ、オンにされることができ、照明は、ピクセルが所望の出力レベルのとき、又はそのレベルに近づいているときにのみ、提供される。
【００８５】
このアプローチは、ODC駆動を、バックライト28がオフである第１ステージとバックライト28がオンである第２ステージに効果的に分割する。このアプローチは、表示される画像光量が、より変動する冒頭のステージよりも安定した又は正しい後のステージの間にのみ表示されるので、ディスプレイのコントラスト比を改善することができる。さらに、コントラスト比は、ブランク駆動期間の間バックライト28がオフになることによっても改善される。
【００８６】
所与のパネルにおいて、ODCモードと非ODCモードとの間の切り替えができることが望ましい。図1及び7を参照して以下に説明される以下の実施の形態は、効率的な仕方でこの機能を提供することに特に適している。
【００８７】
この実施の形態のアクティブマトリクス型液晶ディスプレイ装置はまた、この実施の形態において、カラムドライバ回路22の特定の詳細が、第１の実施の形態のカラムドライバ回路22と比較して異なることを除いては、図1に示すものと同様である。図7は、この実施の形態のカラムドライバ回路22を示すブロック図である。この実施の形態のカラムドライバ回路22は、図2に示される第１の実施の形態のカラムドライバ回路22中にもあり、同じ参照番号によって示される以下の要素を含む：セレクタ制御モジュール90、n個のセレクタ92、n個の出力バッファ82及び電気抵抗Ｄ／Ａコンバータ（R-DAC）91。以下に示される場合を除いて図2の例と同様に、これらの要素は、お互いに結合され、さらにアクティブマトリクス型液晶ディスプレイ装置の他の部分に結合される。
【００８８】
この実施の形態のカラムドライバ回路22はさらに、ルックアップテーブル（LUT）112及びN対Xセレクタ110を有し、それらは共に、セレクタ制御モジュール90に結合される。N対Xセレクタ110はまた、バス93を介してセレクタ92に結合され、さらに図7においてバス93aとして示されるバス93の特定の部分を介してR-DAC 91に結合される。
【００８９】
この実施の形態において、電圧源26からR-DAC 91によって受信される直流電圧29は、X個（X>N）のレベルからなる。動作において、セレクタ制御モジュール90の制御の下で、N対Xセレクタ110は、利用可能なX個の電圧レベルからN個の電圧レベルのセットを選択して、セレクタに転送する。したがって、この実施の形態において、N個の電圧の複数の異なるセットが使用されることができる。したがって、例えば、N個の電圧の異なるセットが、温度補償を実行するため、及び／又はODCモードと非ODCモードとの間の切り替えのために、使用されることができる。したがって、この実施の形態において、セレクタ制御モジュールが、LUT112から必要な値のセットを読み取ることによってN個の電圧レベルのセットを選択するようにプログラムされる、LUT112を含むプログラマブル回路を有するという点で、設計の柔軟性が提供される。これは、例えば、複数の異なる液晶パネル用の共通の設計を提供するために用いられることができるフレキシブルな装置を提供し、所与の種類のパネルのための適切な電圧レベルがLUTから適宜読み取られる。
【００９０】
しかしながら、他の実施の形態において、電圧レベルの複数のセットは、例えば予め定められた一定のセットを利用可能とすることにより、LUTを必要としない柔軟性が低い態様で提供されることができ、例えば所与の種類の液晶パネルのための固定の設計として便利に用いられることができる。
【００９１】
したがって、図7に示されるカラムドライバ回路は、N個のグレースケールレベル電圧の動的に選択可能な少なくとも２つのセット（１つはODCモード用、１つは非ODCモード用）を提供する。更なる選択可能なセットが、例えばディスプレイ動作の透過型モードと比較して反射型モードのために、必要に応じて提供されることができる。他の実施の形態において、グレースケールレベル電圧の動的に選択可能なセットの２つかそれ以上のセット（例えば選択可能な固定された電圧セット、選択可能でプログラム可能な固定されたセット等）を提供する他の態様が、実施されることができる。
【００９２】
これらの動的に選択可能なグレースケールレベルのセットの利点は、カラムドライバ回路22が様々な異なるパネルに用いられることができ、グレースケール電圧が任意の特定の状況において用いられる特定のパネルに従ってプログラムされることができることである。さらに、他の変数（例えば温度補償、異なるフレームレートの使用など）が、製品の１つの設計において適応されることができる。
【００９３】
図7及び図2に示される実施の形態において、（カラム）バッファ82が、（1対N）セレクタ92の後に接続される。これは、「カラム毎のバッファ」アーキテクチャと呼ばれ、一般的に大きなパネルに用いられる。他の実施の形態において、特に、小さいパネルのために（しかしそれに限定されない）、他の所謂「グレーレベル毎のバッファ」アーキテクチャが使用され、バッファが1対Nセレクタの前に接続され、すなわち、１つのバッファ（又は１セットのバッファ）が全てのカラムによって共有される。
【００９４】
上記の実施の形態の各々において、ODC駆動の温度補償が、従来のODC駆動装置と同様に実施されることができ、すなわち、異なるODC駆動電圧レベル値が、温度に従う所与の電圧データレベルのために必要とされる。そのような処理は、本発明によって、一般的に温度補償されるべきデータが非常に少ないので、従来のODC装置と比較して簡単にされる。
【００９５】
セレクタ制御モジュール90は、ルックアップテーブルを用いて実施されることができる。ルックアップテーブルは、異なるγ曲線を提供する能力を備えることを一般に要求される。これらは、温度補償と同様に、異なるフレームレートを可能にする。したがって、温度補償されたオーバードライブのために、黒からでさえ、複数のγ曲線が必要である。異なるγ曲線は、異なるパネル設計のためにも必要とされる。グレーレベルよりも多くのタップを備える電気抵抗DAC及び電圧タップを選択するためのLUTの使用は、この機能を提供するための１つの方途である。
【００９６】
部分フレーム記憶部に（第１のレートで）入力ビデオデータを書き込むための手段及び部分フレーム記憶部から（第２のレートで）データを読み出すための手段は、標準的なメモリアクセスハードウェア/ソフトウェアを含み、メモリ及びアクセス制御のための多くの可能な実施態様は、当業者にとって明らかである。
【００９７】
様々な修正は、当業者にとって明らかである。
【図面の簡単な説明】
【００９８】
【図１】本発明のアクティブマトリクス型液晶ディスプレイ装置の概略図。
【図２】図1のアクティブマトリクス型液晶ディスプレイ装置のカラムドライバ回路を示すブロック図。
【図３】本発明の第１の駆動方法を示す図。
【図４】本発明の第２の駆動方法を示す図。
【図５】本発明の第３の駆動方法を示す図。
【図６】本発明の第４の駆動方法を示す図。
【図７】図1に示すアクティブマトリクス型液晶ディスプレイ装置のカラムドライバ回路の他の例を示すブロック図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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