(57)【特許請求の範囲】
【請求項１】
絶縁基板上に形成されたゲート電極と、前記ゲート電極上にゲート絶縁膜を介して配置された真性半導体層と、前記真性半導体層上に低抵抗半導体層を介して配置されソース電極およびドレーン電極となる第１および第２の電極とを有する薄膜トランジスタであって、
前記薄膜トランジスタのチャネル領域は、互いに対向配置された前記第１および第２の電極の平行電極肢間にだけ形成され、
前記第１の電極は、互いに平行に配置されたＭ（Ｍは自然数）個の第１平行電極肢と、前記Ｍ個の第１平行電極肢を共通に連結する第１共通連結部とを有し、
前記第２の電極は、前記Ｍ個の第１平行電極肢と互いに平行し、前記Ｍ個の第１平行電極肢と交番的に配置されたＭ＋１個の第２平行電極肢と、前記Ｍ＋１個の第２平行電極肢を共通に連結する第２共通連結部とを有し、
前記真性半導体層は、前記チャネル領域と、少なくとも前記第１および第２の電極と前記ゲート電極とが平面的に重なる領域とに形成され、
前記低抵抗半導体層は、前記真性半導体層と、前記第１および第２の電極との重畳する領域にだけ形成され、
前記真性半導体層および前記低抵抗半導体層は、前記第１共通連結部と前記第２平行電極肢の先端部との間の領域と、前記第２共通連結部と前記第１平行電極肢の先端部との間の領域で、完全に除去され、
前記第１電極の前記第１共通連結部および前記第１平行電極肢と、前記第２電極の前記第２共通連結部および前記第２平行電極肢との全体が、前記ゲート電極の平面と重畳されており、前記チャネル領域の全体が、前記ゲート電極の平面と重畳されており、
前記各第１平行電極肢と前記各第２平行電極肢の間に形成される、前記真性半導体層の前記各チャネル領域の幅は、前記各第１平行電極肢と前記各第２平行電極肢が互いに対向する部分における前記各第１平行電極肢および前記各第２平行電極肢のそれぞれの幅と同一である
ことを特徴にする薄膜トランジスタ。
【請求項２】
請求項１に記載の薄膜トランジスタにおいて、
前記第１共通連結部および前記第２平行電極肢の先端部は、それぞれ互いに対向する曲線型エッジ部を有し、
前記第２共通連結部および前記第１平行電極肢の先端部は、それぞれ互いに対向する曲線型エッジ部を有し、
前記真性半導体層および前記低抵抗半導体層は、
前記第１共通連結部の曲線型エッジ部と、前記第２平行電極肢の曲線型エッジ部の間の領域で完全に除去され、
前記第２共通連結部の曲線型エッジ部と、前記第１平行電極肢の曲線型エッジ部の間の領域で完全に除去された
ことを特徴にする薄膜トランジスタ。
【請求項３】
絶縁基板上に形成されたゲート電極と、前記ゲート電極上にゲート絶縁膜を介して配置された真性半導体層と、前記真性半導体層上に低抵抗半導体層を介して配置されソース電極およびドレーン電極となる第１および第２の電極とを有する薄膜トランジスタの製造方法であって、
前記薄膜トランジスタのチャネル領域は、互いに対向配置された前記第１および第２の電極の平行電極肢間にだけ形成され、
前記第１の電極は、互いに平行に配置されたＭ（Ｍは自然数）個の第１平行電極肢と、前記Ｍ個の第１平行電極肢を共通に連結する第１共通連結部とを有し、
前記第２の電極は、前記Ｍ個の第１平行電極肢と互いに平行し、前記Ｍ個の第１平行電極肢と交番的に配置されたＭ＋１個の第２平行電極肢と、前記Ｍ＋１個の第２平行電極肢を共通に連結する第２共通連結部とを有し、
前記真性半導体層は、前記チャネル領域と、少なくとも前記第１および第２の電極と前記ゲート電極とが平面的に重なる領域とに形成され、
前記低抵抗半導体層は、前記真性半導体層と、前記第１および第２の電極との重畳する領域にだけ形成され、
前記真性半導体層および前記低抵抗半導体層は、前記第１共通連結部と前記第２平行電極肢の先端部との間の領域と、前記第２共通連結部と前記第１平行電極肢の先端部との間の領域で、完全に除去され、
前記第１電極の前記第１共通連結部および前記第１平行電極肢と、前記第２電極の前記第２共通連結部および前記第２平行電極肢との全体が、前記ゲート電極の平面と重畳されており、前記チャネル領域の全体が、前記ゲート電極の平面と重畳されており、
前記各第１平行電極肢と前記各第２平行電極肢の間に形成される、前記真性半導体層の前記各チャネル領域の幅は、前記各第１平行電極肢と前記各第２平行電極肢が互いに対向する部分における前記各第１平行電極肢および前記各第２平行電極肢のそれぞれの幅と同一である
ことを特徴とする薄膜トランジスタの製造方法。
【請求項４】
請求項３に記載の薄膜トランジスタの製造方法において、
前記絶縁基板上にゲート電極を形成した後に、前記ゲート電極の上面を覆うゲート絶縁膜を形成するステップと、
前記ゲート絶縁膜上に、前記真性半導体層および低抵抗半導体層を順次形成するステップと、
前記低抵抗半導体層上に、前記ソース電極および前記ドレーン電極の電極材料を成膜するステップと、
ハーフトーンマスクを適用するフォトリソグラフィおよびエッチングにより、前記成膜された電極材料膜をパターニングして、前記第１および第２電極と、前記第１および第２電極を連結する前記第１および第２平行電極肢の間の平行電極部分を形成するステップであって、前記第１および第２平行電極肢の間の前記平行電極部分の上には、前記第１および第２電極の上に形成されるレジストより薄いレジストが形成されているステップと、
ドライエッチング法により、前記互いに連結された第１および第２電極が形成された部分以外の部分の前記真性半導体層および前記低抵抗半導体層を除去するステップと、
追加のドライエッチング法により、前記薄いレジストに対応する、前記第１および第２平行電極肢の間の前記平行電極部分を前記低抵抗半導体層まで除去するステップと
を備えたことを特徴とする薄膜トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、大電流を供給するための櫛歯状のソース電極およびドレーン電極（第１および第２の電極）を有する薄膜トランジスタ（ＴＦＴ：ｔｈｉｎ−ｆｉｌｍ  ｔｒａｎｓｉｓｔｏｒ）の製造方法に関し、特に、交錯配置された第１および第２の電極の櫛歯根本連結部におけるリーク電流を抑制した薄膜トランジスタの製造方法に関するものである。
【背景技術】
【０００２】
従来から、たとえば大画面の液晶表示装置に電力供給を行う表示装置用駆動回路などに用いられる大電流供給用の薄膜トランジスタにおいては、ソース・ドレーン電極間（すなわち、チャネル長）を短くするとともに、両電極の対向部長さ（すなわち、チャネル幅）を増大させることを目的として、櫛歯状のソース電極およびドレーン電極が適用されている（たとえば、特許文献１参照）。
【０００３】
図６は、特許文献１に示された従来の薄膜トランジスタを模式的に示す平面図である。図６において、薄膜トランジスタ（ＴＦＴ）は、ゲート電極１と、アモルファスシリコン層（以下、「ａ−Ｓｉ層」と記す）２からなる半導体層と、櫛歯状のソース電極３およびドレーン電極４（どちらか一方が第１の電極、他方が第２の電極に相当）とにより構成されている。
【０００４】
なお、図６の平面図では認識できないが、ソース電極３およびドレーン電極４とａ−Ｓｉ層２（後述する真性半導体層、ｉ・ａ−Ｓｉ層に相当）との間には、オーミックコンタクト層（ｎ＋型のａ−Ｓｉ層からなる低抵抗半導体層に相当）が介在している。この結果、アモルファスシリコン半導体を用いた薄膜トランジスタは、良好なｎ−ｃｈ動作を示す。
また、ここでは、図面の煩雑さを回避するために、ゲート電極１が形成される絶縁基板（ガラス基板）と、ゲート電極１の上面を覆うゲート絶縁膜との図示を省略している。
さらに、櫛歯状のソース電極３およびドレーン電極４の各平行電極肢の数は、それぞれ、２個、３個の場合を示しているが、必要に応じて、任意数だけ設定され得る。また、両電極がともに櫛歯状を有している場合には限定されず、ソース電極３およびドレーン電極４の各平行電極肢の数は、一方が１個の平行電極肢を有し、他方が櫛歯状の２個の平行電極肢を有する場合もある。
【０００５】
ゲート電極１は、絶縁基板上に形成され、ゲート絶縁膜は、ゲート電極１を覆うように絶縁基板上に形成される。
ａ−Ｓｉ層（真性半導体層）２は、ゲート絶縁膜を介して絶縁基板上に形成され、櫛歯状のソース電極３およびドレーン電極４は、両電極間にＴＦＴのチャネル領域５を形成するように、ａ−Ｓｉ層２上に対向配置されている。
【０００６】
ソース電極３は、一片を共有する１個のコ字状電極部６と、コ字状電極部６からチャネル領域５内に延長された２個の平行電極肢とを有する。
ドレーン電極４は、一片を共有する２個のコ字状電極部７と、コ字状電極部７からチャネル領域５内に延長された３個の平行電極肢とを有する。
【０００７】
ここで、コ字状電極部６、７は、櫛歯状の平行電極肢を根本でつなぐ櫛歯根本連結部に相当する。そして、この櫛歯根本連結部の形状は、コ字状には限定されず、例えば、Ｕ字状など他の形状で構成することも可能である。
【０００８】
ソース電極３およびドレーン電極４の各平行電極肢は、互いに平行に対向しており、ＴＦＴのチャネル領域５内において、平行対向電極ＴＦＴを構成する。
【０００９】
また、この場合、ソース電極３およびドレーン電極４の各コ字状電極部６、７と、各コ字状電極部６、７内に位置する各平行電極肢の先端部との間にも、ＴＦＴのチャネル領域内において、コ字状電極ＴＦＴが構成される。
つまり、図６に示すように、特許文献１に記載の櫛歯状のソース電極３およびドレーン電極４を用いたＴＦＴ特性は、４つの「平行対向電極ＴＦＴ」と３つの「コ字状電極ＴＦＴ」とからなる並列接続ＴＦＴ特性の合成と考えることができる。
【００１０】
ところで、通常、液晶表示装置においては、各画素に対応したコンデンサを充放電するために、ソース電極３とドレーン電極４との間で両方向に電流を流す必要があり、ソース電極３とドレーン電極４との極性関係は、必要に応じて逆転する。
このとき、両電極の相互関係は、平行対向電極ＴＦＴにおいては、いずれの極性の場合もほぼ同一であるが、コ字状電極ＴＦＴにおいては、両電極の相互関係が極性によって異なる。
【００１１】
また、コ字状電極ＴＦＴにおいては、ゲート電極１に印加されるゲート電圧がマイナスＶｇｓ（負のゲート電圧）の場合に、チャネル領域に形成されるホールキャリアによってドレーン電流Ｉｄｓが増大することが認められる。
つまり、櫛歯状電極を用いたＴＦＴにおいては、コ字状電極ＴＦＴ部分の相対的寄与率に起因して、ドレーン電流ＩｄｓがマイナスＶｇｓ領域で増加する。
【００１２】
【特許文献１】特開２００４−３５６６４６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
従来の薄膜トランジスタは、ソース電極３およびドレーン電極４の各平行電極肢による平行対向電極ＴＦＴのみならず、ソース電極３およびドレーン電極４の各コ字状電極部６、７内にコ字状電極ＴＦＴが構成されていることから、コ字状電極ＴＦＴにおいてマイナスＶｇｓ（ゲート電圧）でＩｄｓ（ドレーン電流）が増すので、スイッチング性能を示すＩｄｓのオンオフ比（Ｉｏｎ／Ｉｏｆｆ）が低下するという課題があった。
また、特に、この種の薄膜トランジスタを表示装置用駆動回路に用いた場合には、Ｉｄｓの増加が、駆動回路に接続されるコンデンサに蓄積された電荷の流出（リーク）を招くので、所望の表示電位が維持できない（すなわち、表示画面に支障を及ぼす）という課題があった。
【００１４】
この発明は上述のような課題を解決するためになされたもので、櫛歯根本連結部（例えば、コ字状電極部６、７）内のａ−Ｓｉ層を残さずに完全に除去してＴＦＴ動作しないように構成し、櫛歯根本連結部におけるＴＦＴ（例えば、コ字状電極ＴＦＴ）の構成を回避することにより、大電流を安定に流すとともに、リーク電流を抑制することのできる薄膜トランジスタの製造方法を得ることを目的とする。
【課題を解決するための手段】
【００１５】
この発明に係る薄膜トランジスタは、絶縁基板上に形成されたゲート電極と、ゲート電極上にゲート絶縁膜を介して配置された真性半導体層と、真性半導体層上に低抵抗半導体層を介して配置されソース電極およびドレーン電極となる第１および第２の電極とを有する薄膜トランジスタであって、薄膜トランジスタのチャネル領域は、互いに対向配置された第１および第２の平行電極肢間にだけ形成され、第１の電極は、互いに平行に配置されたＭ（Ｍは自然数）個の第１平行電極肢と、Ｍ個の第１平行電極肢を共通に連結する第１共通連結部とを有し、第２の電極は、Ｍ個の第１平行電極肢と互いに平行し、Ｍ個の第１平行電極肢と交番的に配置されたＭ＋１個の第２平行電極肢と、Ｍ＋１個の第２平行電極肢を共通に連結する第２共通連結部とを有し、真性半導体層は、チャネル領域と、少なくとも第１および第２の電極とゲート電極とが平面的に重なる領域とに形成され、低抵抗半導体層は、真性半導体層と、第１および第２の電極との重畳する領域にだけ形成され、真性半導体層および低抵抗半導体層は、第１共通連結部と第２平行電極肢の先端部との間の領域と、第２共通連結部と第1平行電極肢の先端部との間の領域で、完全に除去され、第１電極の第１共通連結部および第１平行電極肢と、第２電極の第２共通連結部および第２平行電極肢との全体が、ゲート電極の平面と重畳されており、チャネル領域の全体が、ゲート電極の平面と重畳されており、各第１平行電極肢と各第２平行電極肢の間に形成される、真性半導体層の各チャネル領域の幅は、各第１平行電極肢と各第２平行電極肢が互いに対向する部分における前記各第１平行電極肢および前記各第２平行電極肢のそれぞれの幅と同一であるものである。
【００１６】
また、この発明に係る薄膜トランジスタの製造方法は、絶縁基板上に形成されたゲート電極と、ゲート電極上にゲート絶縁膜を介して配置された真性半導体層と、真性半導体層上に低抵抗半導体層を介して配置されソース電極およびドレーン電極となる第１および第２の電極とを有する薄膜トランジスタの製造方法であって、薄膜トランジスタのチャネル領域は、互いに対向配置された第１および第２の電極の平行電極肢間にだけ形成され、第１の電極は、互いに平行に配置されたＭ（Ｍは自然数）個の第１平行電極肢と、Ｍ個の第１平行電極肢を共通に連結する第１共通連結部とを有し、第２の電極は、Ｍ個の第１平行電極肢と互いに平行し、Ｍ個の第１平行電極肢と交番的に配置されたＭ＋１個の第２平行電極肢と、Ｍ＋１個の第２平行電極肢を共通に連結する第２共通連結部とを有し、真性半導体層は、チャネル領域と、少なくとも第１および第２の電極とゲート電極とが平面的に重なる領域とに形成され、低抵抗半導体層は、真性半導体層と、第１および第２の電極との重畳する領域にだけ形成され、真性半導体層および低抵抗半導体層は、第１共通連結部と第２平行電極肢の先端部との間の領域と、第２共通連結部と第１平行電極肢の先端部との間の領域で、完全に除去され、第１電極の第１共通連結部および第１平行電極肢と、第２電極の第２共通連結部および第２平行電極肢との全体が、ゲート電極の平面と重畳されており、チャネル領域の全体が、ゲート電極の平面と重畳されており、各第１平行電極肢と各第２平行電極肢の間に形成される、真性半導体層の各チャネル領域の幅は、各第１平行電極肢と各第２平行電極肢が互いに対向する部分における前記各第１平行電極肢および前記各第２平行電極肢のそれぞれの幅と同一であるものである。
【発明の効果】
【００１７】
この発明によれば、ソース電極およびドレーン電極を形成した後に、櫛歯根本連結部に対応する除去領域を形成することにより、櫛歯根本連結部における真性半導体層および低抵抗半導体層を完全に除去することが可能となり、大電流を安定に流すとともに、リーク電流を抑制した薄膜トランジスタの製造方法を得ることができる。
【発明を実施するための最良の形態】
【００１８】
実施の形態１．
以下、図面を参照しながら、この発明の実施の形態１に係る薄膜トランジスタおよびその製造方法について詳細に説明する。
ここでは、前述と同様に、半導体層としてａ−Ｓｉ層（アモルファスシリコン層）を用いた場合を例にとって説明する。
また、櫛歯状の平行電極肢を根本でつなぐ櫛歯根本連結部の形状としては、図１においてはコ字状のものを一例として示しており、図２以降においてはＵ字状のものを一例として示している。
【００１９】
図１は、この発明の実施の形態１に係る薄膜トランジスタを模式的に示す平面図であり、前述（図６参照）と同様のものについては、前述と同一符号を付して、または符号の後に「Ａ」を付して詳述を省略する。
また、図１においても、煩雑さを回避するために、絶縁基板およびゲート絶縁膜（図２とともに後述する）の図示を省略している。また、前述と同様に、第１の電極をソース電極３とし、第２の電極をドレーン電極４としているが、これに限定されることはなく、第１の電極をドレーン電極４とし、第２の電極をソース電極３としてもよい。
【００２０】
図１において、ａ−Ｓｉ層２Ａは、ソース電極３のコ字状電極部６の内側と、ドレーン電極４の平行電極肢の先端部との間の除去領域８において、完全に除去されている。同様に、ａ−Ｓｉ層２Ａは、ドレーン電極４のコ字状電極部７の内側と、ソース電極３の平行電極肢の先端部との間の除去領域９において、完全に除去されている。
各除去領域８、９は、コ字状電極部６、７内にＴＦＴ構造が形成されることがないように、所要サイズ（たとえば、１μｍ×１μｍ程度）以上の面積に設定される。
【００２１】
すなわち、ａ−Ｓｉ層２Ａは、ソース電極３およびドレーン電極４の各平行電極肢間のチャネル領域５Ａと、少なくともソース電極３およびドレーン電極４とゲート電極１とが平面的に重なる領域とに形成されている。
これにより、コ字状電極部６、７内にＴＦＴ構造が形成されることはない。
【００２２】
図２は、この発明の実施の形態１に係る薄膜トランジスタを示す断面図であり、ゲート電極１の周辺端部とソース電極３およびドレーン電極４との関係を模式的に示している。この図２における薄膜トランジスタは、１個の櫛歯根本連結部がＵ字電極形状であるとともに、櫛歯状の２個の平行電極肢を有するソース電極３と、ソース電極３の２個の平行電極肢の間に延びた１個の平行電極肢を有するドレーン電極４とを備えた場合を一例として、除去領域８の断面構成を説明するための図である。
【００２３】
以下の説明においては、図２の構成における除去領域８の製造方法について具体的に説明するが、第１および第２の電極が、ともに櫛歯状を有する図１のような構成に対しても同様の製造方法が適用できる。
【００２４】
図２において、薄膜トランジスタは、ガラス基板（絶縁基板）１０と、ガラス基板１０上に形成されたゲート電極１と、ゲート電極１を覆うようにガラス基板１０上に形成されたゲート絶縁膜１１と、ゲート電極１上にゲート絶縁膜１１を介して形成されたａ−Ｓｉ層２Ａと、ａ−Ｓｉ層２Ａと各電極３、４との接触面に形成されたｎ＋ａ−Ｓｉオーミックコンタクト層１２と、オーミックコンタクト層１２を介してａ−Ｓｉ層２Ａ上に互いに対向配置され、両電極間にチャネル領域５Ａを形成するソース電極３およびドレーン電極４とを備えている。
【００２５】
次に、図面を参照しながら、図２に示した薄膜トランジスタの製造方法について説明する。図３Ａ〜図３Ｄは、図２に示した薄膜トランジスタの５マスクによる製造工程を示す平面図である。これに対して図４Ａ〜図４は、図２に示した薄膜トランジスタの４マスクによる製造工程を示す平面図であり、本発明の製造方法に相当するものである。なお、図３Ａ〜図３Ｄ、図４Ａ〜図４Ｄにおいても、煩雑さを回避するために、絶縁基板およびゲート絶縁膜の図示を省略している。
【００２６】
まず、図３Ａにおいて、ガラス基板（図示せず）上にゲート電極１を形成する。その後、少なくともゲート電極１の上面を覆うように、たとえばＰ（プラズマ）−ＣＶＤ法により、ガラス基板上にＳｉＯ２からなるゲート絶縁膜１１を形成する（図示せず）。
【００２７】
続いて、図３Ｂにおいて、ゲート電極１のゲート絶縁膜１１上に、Ｐ−ＣＶＤ法によりｉ（真性：ｉｎｔｒｉｎｓｉｃ）・ａ−Ｓｉ層２Ａを形成すると同時に、連続して、ａ−Ｓｉ層２Ａの上面にｎ＋ａ−Ｓｉ層からなるオーミックコンタクト層１２を形成する。さらに、フォトリソグラフィおよびドライエッチング法により、図３Ｂのようにパターニングされたａ−Ｓｉ層２Ａおよびオーミックコンタクト層１２からなる島を形成する。
このとき、除去領域８には、ａ−Ｓｉ層２Ａおよびオーミックコンタクト層１２からなる島は形成されず、ゲート絶縁膜１１が露出する形になる。
【００２８】
次に、図３Ｃにおいて、スパッタリング（Ｓｐｕｔｔｅｒｉｎｇ）法により、オーミックコンタクト層１２上にソース電極３およびドレーン電極４の電極材料を成膜し、フォトリソグラフィ＋エッチング法により、図３Ｃのようにパターニングされたソース電極３およびドレーン電極４を形成する。
【００２９】
最後に、図３Ｄにおいて、ドライエッチング法により、ソース電極３およびドレーン電極４の下部のみを残して、オーミックコンタクト層（ｎ＋ａ−Ｓｉ層）１２を完全にエッチングして除去する。
これにより、先の図１に示したように、平行対向電極ＴＦＴ領域のみにａ−Ｓｉ層２Ａが残され、Ｕ字状電極部の除去領域８（櫛歯根本連結部におけるＴＦＴ領域）では、ａ−Ｓｉ層２Ａが除去されたＴＦＴ構造が実現できる。これにより、平行対向電極ＴＦＴのみが形成され、Ｕ字状電極部のＴＦＴが形成されることはない。
【００３０】
詳細説明は省略するが、さらに、薄膜トランジスタを安定化させるために、たとえばＰ−ＣＶＤ法によるＳｉＮ保護膜層が積層される。最後に、トランジスタのゲート電極端子（接続用）やソース・ドレーン電極端子（接続用）を形成するために、ゲート絶縁層や保護膜層にコンタクトホールをリソグラフィ＆エッチングを用いて形成する。
【００３１】
しかしながら、このような５マスクによるプロセスでは、図３Ｂに示したような除去領域８に相当するゲート絶縁膜１１が露出した部分を、図３Ｃに示したようなソース電極３およびドレーン電極４の形成よりも先に作り込んでおく必要がある。従って、図３Ｂに示したａ−Ｓｉ層２Ａおよびオーミックコンタクト層１２からなる島と、図３Ｃに示したソース電極３およびドレーン電極４との間の合わせマージンが必要となる。
【００３２】
このような合わせマージンを必要とする結果、図３Ｄに示したように、除去領域８に相当するゲート絶縁膜１１が露出した部分の周りに、ａ−Ｓｉ層２Ａが、わずかながら残ってしまう。
【００３３】
そこで、このような除去領域８において、ａ−Ｓｉ層２Ａを完全に除去するためのプロセスが、図４Ａ〜図４Ｄに示した４マスクプロセスである。このような４マスクによるプロセスでは、除去領域８の形成を、ソース電極３およびドレーン電極４の形成よりも後に行うことができ、５マスクプロセスにおける上述の問題を解消することができる。
【００３４】
このような４マスクプロセスの手順を、図４Ａ〜図４Ｄに基づいて順に説明する。
まず、図４Ａにおいて、ガラス基板（図示せず）上にゲート電極１を形成する。その後、少なくともゲート電極１の上面を覆うように、たとえばＰ（プラズマ）−ＣＶＤ法により、ガラス基板上にＳｉＯ２からなるゲート絶縁膜１１を形成する（図示せず）。
【００３５】
続いて、図４Ｂにおいて、ゲート電極１のゲート絶縁膜１１上に、Ｐ−ＣＶＤ法によりｉ（真性：ｉｎｔｒｉｎｓｉｃ）・ａ−Ｓｉ層２Ａを形成すると同時に、連続して、ａ−Ｓｉ層２Ａの上面にｎ＋ａ−Ｓｉ層からなるオーミックコンタクト層１２を形成する。さらに、スパッタリング（Ｓｐｕｔｔｅｒｉｎｇ）法により、オーミックコンタクト層１２上にソース電極３およびドレーン電極４の電極材料を成膜する。
【００３６】
その後、フォトリソグラフィ＋エッチング法により、図４Ｂのようにパターニングされたソース電極３およびドレーン電極４を形成する。ここで、図４Ｂでは、ソース電極３およびドレーン電極４の間のチャネル領域が形成される部分には、ハーフトーンフォトリソグラフィ技術を用いることにより、ソース電極３およびドレーン電極４上のレジスト（図示せず）より薄いレジスト１３を形成している点を特徴としている。
【００３７】
次に、図４Ｃにおいて、ドライエッチング法により、ソース電極３およびドレーン電極４の形成部分と薄いレジスト１３の形成部分以外の部分のａ−Ｓｉ層２Ａおよびオーミックコンタクト層１２を除去する。この結果、除去領域８には、ａ−Ｓｉ層２Ａおよびオーミックコンタクト層１２からなる島は形成されず、ゲート絶縁膜１１が露出する形になり、除去領域８が形成される。
【００３８】
最後に、図４Ｄにおいて、ドライエッチング法により、ソース電極３およびドレーン電極４の間の薄いレジスト１３部分を、オーミックコンタクト層（ｎ＋ａ−Ｓｉ層）１２まで完全に除去する。
【００３９】
これにより、先の図１に示したように、平行対向電極ＴＦＴ領域のみにａ−Ｓｉ層２Ａが残され、Ｕ字状電極部の除去領域８（櫛歯根本連結部におけるＴＦＴ領域）では、ａ−Ｓｉ層２Ａが除去されたＴＦＴ構造が実現できる。これにより、平行対向電極ＴＦＴのみが形成され、Ｕ字状電極部のＴＦＴが形成されることはない。
【００４０】
さらに、先の図３Ａ〜図３Ｄで説明した５マスクプロセスにおける合わせマージンが不要となり、除去領域８からａ−Ｓｉ層２Ａおよびオーミックコンタクト層１２を完全に除去することが可能となる。
【００４１】
図５は、この発明の実施の形態１によるゲート電圧Ｖｇｓとドレーン電流Ｉｄｓとの関係を示す特性図であり、マイナスＶｇｓ領域におけるＩｄｓ激減効果を示している。
図５において、破線は、従来（図６参照）の薄膜トランジスタによる特性曲線であり、実線は、この発明の実施の形態１（図１参照）に係る薄膜トランジスタによる特性曲線である。また、１点鎖線は、円弧状電極の薄膜トランジスタによる特性曲線である。
【００４２】
図５から明らかなように、従来特性（破線）においては、マイナスＶｇｓ領域でドレーン電流Ｉｄｓが著しく増大していたが、この発明の実施の形態１（実線）によれば、マイナスＶｇｓ領域のドレーン電流Ｉｄｓを、平行対向電極ＴＦＴのみの特性レベルにまで低減させることができる。
【００４３】
なお、上述の実施の形態では、図１における除去領域８を対象に説明したが、除去領域９についても同様の製造方法が適用可能であり、説明は省略する。
【００４４】
以上のように、大電流に対応可能な櫛歯状ａ−Ｓｉ・ＴＦＴにおいて、ソース電極３とドレーン電極４を形成した後に除去領域８、９を形成する製造方法においては、ドレーン電極４の先端部とソース電極３の櫛歯根本連結部とに挟まれた除去領域８と、ソース電極３の先端部とドレーン電極４の櫛歯根本連結部とに挟まれた除去領域９とから、ａ−Ｓｉ層２Ａを完全に除去することができる。これにより、Ｉｄｓが増大するという不安定性要因が回避でき、安定した低リーク電流のＴＦＴ構造を実現することができる。
【００４５】
さらに、本発明のような除去領域を設けない場合には、櫛歯根本連結部の形状をＵ字状にすることにより、櫛歯根本連結部におけるＴＦＴ領域での電極間の距離を一定とすることができた。しかしながら、本発明のような除去領域を設けた場合には、櫛歯根本連結部においてＴＦＴが構成されないため、櫛歯根本連結部の形状をＵ字状以外の形状としても同等の性能を得ることが可能となり、設計の自由度が増すこととなる。
【００４６】
なお、図２の断面図においては図示を省略したが、ゲート電極１の周辺端部は、段差部を有している。この結果、ゲート電極１上において、ソース電極３およびドレーン電極４の真下、ならびに各電極３、４の周辺には、必ずａ−Ｓｉ層２Ａが残されている。
これにより、ゲート電極１の周辺端部の段差部とソース電極３およびドレーン電極４との交差領域に、ａ−Ｓｉ層２Ａが残されるので、薄膜トランジスタの製造時の歩留りや長時間動作後に発生する画質不良を向上させることができる。
すなわち、ゲート絶縁膜１１には段差部にならって段差が生じるので、ゲート絶縁膜１１の段差部においては、絶縁膜成膜前の洗浄工程でも除去しきれない微小なゴミや汚れに起因する絶縁膜の不均質が生じる。また、工程中の熱衝撃や経時劣化などによって絶縁膜にクラックが発生しやすい。しかしながら、半導体であるａ−Ｓｉ層２Ａを介在させることにより、上面電極とゲート電極１との電極間ショートやリークを回避することができる。
【００４７】
また、上記実施の形態１では、絶縁基板としてガラス基板１０を用いたが、他の絶縁基板を用いてもよい。
また、半導体層として、ａ−Ｓｉ（アモルファスシリコン）層２Ａを用いたが、たとえば有機半導体層などを用いてもよい。
【００４８】
また、上記実施の形態では、薄膜トランジスタに注目して説明したが、上述のような方法により製造された薄膜トランジスタを表示装置および表示装置用駆動回路に適用してもよい。
この場合、たとえば液晶表示装置を駆動するために一体集積形成される駆動回路のドライブＴＦＴのリーク電流を低減することができ、ａ−Ｓｉ−ＴＦＴを使用したＴＦＴ−ＬＣＤ駆動回路（ゲート駆動回路またはデータ駆動回路）の電荷保持特性を向上させることができる。
【００４９】
同様に、Ｏ（有機：ｏｒｇａｎｉｃ）ＬＥＤ（Ｌｉｇｈｔ−Ｅｍｉｔｔｉｎｇ−Ｄｉｏｄｅ）装置に適用した場合にも、ａ−Ｓｉ−ＴＦＴを使用したＯＬＥＤ駆動回路の電荷保持特性を向上させることができる。
さらに、上記薄膜トランジスタは、表示装置のどの回路部に用いられてもよく、大電流が要求されない画素部に用いられてもよい。
【図面の簡単な説明】
【００５０】
【図１】この発明の実施の形態１に係る薄膜トランジスタを模式的に示す平面図である。
【図２】この発明の実施の形態１に係る図１の薄膜トランジスタを示す断面図である。
【図３Ａ】図１および図２に示した薄膜トランジスタの５マスクによる製造工程を示す平面図である。
【図３Ｂ】図１および図２に示した薄膜トランジスタの５マスクによる製造工程を示す平面図である。
【図３Ｃ】図１および図２に示した薄膜トランジスタの５マスクによる製造工程を示す平面図である。
【図３Ｄ】図１および図２に示した薄膜トランジスタの５マスクによる製造工程を示す平面図である。
【図４Ａ】この発明の実施の形態１に係る図１および図２に示した薄膜トランジスタの４マスクによる製造工程を示す平面図である。
【図４Ｂ】この発明の実施の形態１に係る図１および図２に示した薄膜トランジスタの４マスクによる製造工程を示す平面図である。
【図４Ｃ】この発明の実施の形態１に係る図１および図２に示した薄膜トランジスタの４マスクによる製造工程を示す平面図である。
【図４Ｄ】この発明の実施の形態１に係る図１および図２に示した薄膜トランジスタの４マスクによる製造工程を示す平面図である。
【図５】この発明の実施の形態１によるゲート電圧Ｖｇｓとドレーン電流Ｉｄｓとの関係を示す特性図である。
【図６】従来の薄膜トランジスタを模式的に示す平面図である。
【符号の説明】
【００５１】
１  ゲート電極、２Ａ  ａ−Ｓｉ層（アモルファスシリコン層、真性半導体層、ｉ・ａ−Ｓｉ層）、３、  ソース電極（第１の電極または第２の電極）、４  ドレーン電極（第１の電極または第２の電極）、５Ａ  チャネル領域（平行対向電極ＴＦＴ領域）、６、７  コ字状電極部（櫛歯根本連結部）、８、９  除去領域、１０  ガラス基板（絶縁基板）、１１  ゲート絶縁層、１２  オーミックコンタクト層（低抵抗半導体層、ｎ＋ａ−Ｓｉ層）、  １３  薄いレジスト。
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
0005452842.tif 000007
【図４Ａ】
0005452842.tif 000008
【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図５】
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【図６】
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