(57)【特許請求の範囲】
【請求項１】
電界効果トランジスタ（ＦＥＴ）（１０）を製造する方法であって、
ゲート積層体（ＰＣ）（２６）を形成するため、第１の組成を有する基板（１７）の単結晶半導体領域（１４）の上に重なるゲート多結晶半導体層（２６）をパターン付けするステップと、
前記ゲート積層体（２６）の側壁の上に重なる犠牲スペーサ（５０）を形成するステップと、
前記犠牲スペーサ（５０）に隣接する位置（６６）において前記単結晶半導体領域（１４）の部分に窪みを付けるステップと、
前記第１の組成とは異なる第２の組成を有し、本質的に単結晶半導体合金から成る領域（３９）であって、前記犠牲スペーサ（５０）は前記半導体合金領域（３９）と前記ゲート積層体（２６）の間の第１の間隔を少なくとも部分的に決定する、半導体合金領域（３９）を前記位置（６６）の前記窪みにエピタキシャルに成長させるステップと、
前記エピタキシャル成長に続けて前記犠牲スペーサ（５０）を除去するステップと、
前記ＦＥＴ（１０）を完成するステップとを含み、
前記単結晶半導体領域（１４）の前記部分に窪みを付ける前記ステップは、前記部分にイオン注入するステップと、前記イオン注入によって注入されない前記単結晶半導体領域（１４）の部分に対して、前記イオン注入された部分を優先的にエッチングするステップとを含み、
前記ＦＥＴ（１０）を完成させる前記ステップは、前記犠牲スペーサ（５０）の除去後の前記ゲート積層体（２６）の側壁の上に重なる第１のスペーサ（３２）を形成するステップと、前記ゲート積層体（２６）及び前記第１のスペーサ（３２）をマスクとして使用して、少なくとも前記半導体合金領域（３９）にソース及びドレインのドーパント注入を実施するステップとを含み、
前記ＦＥＴ（１０）のソース及びドレイン領域（２４）の位置は、前記ソース及びドレインのドーパント注入によって決定され、前記第１のスペーサ（３２）は前記ソース及びドレイン領域（２４）と前記ゲート積層体（２６）との間の第２の間隔を少なくとも部分的に決定し、前記第１の間隔は前記第２の間隔と異なる、方法。
【請求項２】
前記単結晶半導体領域（１４）はシリコンから成り、前記半導体合金領域（３９）はシリコン・ゲルマニウムから成る、請求項１に記載の方法。
【請求項３】
前記ＦＥＴ（１０）を完成させる前記ステップは、前記第１のスペーサ（３２）を形成する前に、拡張領域のドーパント注入（２５）及びハロー領域のドーパント注入（２３）の少なくとも１つを実施するステップをさらに含む、請求項１に記載の方法。
【請求項４】
前記単結晶半導体領域（１４）は、前記基板（１７）の埋め込み酸化物層（１８）の上に重なる前記基板（１７）のシリコン・オン・インシュレータ（ＳＯＩ）層（１４）の内に配置される、請求項２に記載の方法。
【請求項５】
前記部分にイオン注入するステップは、前記単結晶半導体領域（１４）の前記部分にＧｅイオンを注入するステップを含み、前記イオン注入の深さは、前記部分が窪みを付けられる窪みの深さ（６０）を決定する、請求項１に記載の方法。  
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の製造に関し、より具体的には、チャネル領域に隣接して配置される半導体合金材料によってチャネル領域に応力が加えられる絶縁ゲート電界効果トランジスタ（ＩＧＦＥＴ）のような、歪みチャネル電界効果トランジスタ（ＦＥＴ）を製造するための装置及び方法に関する。
【背景技術】
【０００２】
理論的及び経験的な研究はともに、トランジスタ内のキャリア移動度は、十分な大きさの応力がトランジスタのチャネル領域に加えてそこに歪みを生成するときに、大幅に増加し得ることを実証している。応力は単位面積あたりの力として定義される。歪みは、力が同じ方向、即ち、この場合にはその長さの方向に加えられるときの、物の寸法、例えばその長さの、原の寸法、例えば原の長さに対する変化として定義される無次元量である。従って、歪みは引張り歪み又は圧縮歪みのいずれかとなり得る。ｐ型電界効果トランジスタ（ＰＦＥＴ）においては、チャネル領域にその長さの方向に加えられる圧縮応力、即ち、圧縮縦応力が、ＰＦＥＴの駆動電流を増加させることが知られている歪みを生成する。
【０００３】
同一出願人に譲渡された、同時係属中の、２００３年８月４日出願の特許文献１、及び、２００３年９月１０日出願の特許文献２は、その駆動電流を増加させるためにＦＥＴのチャネル領域に応力を加える方法を説明している。そこで説明されているように、ＦＥＴのチャネル領域に応力を加える１つの方法は、チャネル領域に隣接する半導体合金材料の浅い領域を形成することであり、その場合、半導体合金材料はチャネル領域に存在する半導体材料に対して格子不整合とする。従って、１つの実施例においては、単結晶シリコン・ゲルマニウム（ＳｉＧｅ）の浅い領域が、シリコン領域内に設けられるチャネル領域の両側に形成される。ＳｉＧｅ領域は、ＦＥＴのソース及びドレイン領域を画定する注入と一致する基板の領域に配置される。
【０００４】
しかしながら、歪みチャネルトランジスタ構造体のＳｉＧｅ領域が、ソース及びドレイン注入の位置と一致することは必ずしも望ましいとは限らない。ＳｉＧｅ領域は、高い駆動電流を獲得するのに必要な応力を加えるためにチャネル領域の近くに配置される必要がある一方で、それらをあまり近くに配置することは、トランジスタのしきい電圧を所望の値から逸脱させるような問題を引き起こす可能性がある。
【０００５】
さらに、ＦＥＴのソース及びドレイン領域は、チャネル領域の長さ（Ｌ）を小さくすることによってＦＥＴの駆動電流ｉＤを増加させるために、互いに近い間隔に配置されることが望ましい。これは次の方程式の結果であり、
ｉＤ＝ｆ（Ｗ／Ｌ）
ここでｉＤはトランジスタの駆動電流であり、Ｗはチャネル領域の幅、及び、Ｌはチャネル領域の長さ、即ち、基板のソース領域とドレイン領域の間の間隔である。しかしながら、ソース領域とドレイン領域を互いにどの位近くに配置できるかには限度がある。それらが互いに余りに近くに配置される場合には、短チャネル効果が発生して、トランジスタを停止させることが困難になる可能性がある。トランジスタを完全に停止させることができないときには、トランジスタがオフのときに過剰な漏れ電流が生じて、トランジスタがオフのときにもより多くの電力が消耗されることになる。過剰な漏れ電流はまた、時には出力信号レベルの好ましくないドリフトを引き起こす可能性がある。
【０００６】
【特許文献１】米国特許出願第１０／６０４，６０７号明細書
【特許文献２】米国特許出願第１０／６０５，１３４号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上の理由のために、半導体合金領域がチャネル領域から、ソース及びドレイン領域の端部が配置される位置から独立に選択される間隔を置いて形成される、ＦＥＴの構造体及び方法を提供することが望まれる。
【課題を解決するための手段】
【０００８】
本発明の態様によれば、基板の単結晶半導体領域の上に重なるゲート積層体と、該ゲート積層体の側壁上に配置される１対の第１のスペーサと、該ゲート積層体の両側に配置される本質的に単結晶半導体合金から成る１対の領域とを含む、電界効果トランジスタ（「ＦＥＴ」）が提供される。半導体合金領域の各々は、ゲート積層体から第１の間隔を置かれる。ＦＥＴのソース領域及びドレイン領域は、少なくとも部分的に半導体合金領域のそれぞれ１つの内に配置され、その結果、ソース領域及びドレイン領域の各々は、１対の第１スペーサの内の１つの第１スペーサによってゲート積層体から、第１の間隔とは異なる第２の間隔を置かれる。
【０００９】
本発明の別の態様によると、ゲート多導体（「ＰＣ」）を形成するために、基板の単結晶半導体領域の上に重なるゲート多結晶半導体層をパターン付けするステップを含む、電界効果トランジスタ（「ＦＥＴ」）を製造するための方法が提供される。その後、犠牲スペーサがＰＣの側壁の上に重ねて形成され、単結晶半導体領域の部分は犠牲スペーサに隣接する位置において窪みを付けられる。その後、本質的に単結晶半導体合金から成る領域がその位置でエピタキシャルに成長させられ、その結果、犠牲スペーサは、単結晶半導体合金領域とＰＣとの間の第１の間隔を少なくとも部分的に決定する。その後、犠牲スペーサが除去されて、ＦＥＴが完成する。
【発明を実施するための最良の形態】
【００１０】
本発明の一実施形態による歪みチャネル電界効果トランジスタ（ＦＥＴ）が、図１において、断面図で示される。ＦＥＴ１０はｐ型導電性のチャネル領域２２を有するＰＦＥＴであるか、又はＦＥＴ１０はｎ型導電性を有するＮＦＥＴであるかのいずれかである。チャネル領域２２はＦＥＴのゲート導電体２９の下に配置される。ＦＥＴ１０がＰＦＥＴである場合には、半導体合金領域３９はチャネル領域２２の近くに配置されて、チャネル領域２２に圧縮縦応力を加える。チャネル領域２２は、本質的にシリコンから成る領域１４内に配置され、半導体合金領域３９は、本質的にシリコン・ゲルマニウムから成ることが好ましい。以下、半導体合金領域３９は、ここではシリコン・ゲルマニウム領域３９と呼ばれる。シリコン・ゲルマニウム領域３９のゲート導電体２９に対する間隔は、シリコン・ゲルマニウム領域３９が望ましい大きさの応力をチャネル領域２２に加えるために、１０ｎｍ又はそれ以下であることが好ましい。上述のように、このような応力はＰＦＥＴの駆動電流を増加させて、ＰＦＥＴのスイッチング速度を、チャネル領域に加えられる応力をもたないＮＦＥＴのスイッチング速度により近くさせる。しかしながら、ＰＦＥＴの場合とは違って、圧縮応力はＮＦＥＴの駆動電流を減少させる。従って、ＦＥＴがＮＦＥＴであって、シリコン・ゲルマニウム領域３９が圧縮縦応力を加える型のものである場合には、シリコン・ゲルマニウム領域３９は、ＮＦＥＴの駆動電流に過酷な影響を与えることを避けるために、削除するか、あるいは、ＰＦＥＴの場合におけるよりもチャネル領域２２からさらに離れて配置しなければならない。歪みチャネルを有するＰＦＥＴとＮＦＥＴを１つの基板上に同時に製造する方法が、ここに組み入れられる出願において説明されている。以下の説明においては、ＮＦＥＴを形成するために必要な変更が、組み入れられる出願において説明されるようなものであるという条件付きで、ＰＦＥＴ１０の製造について言及されるであろう。
【００１１】
図１を参照すると、好ましい実施形態においては、ＰＦＥＴ１０のチャネル領域２２は、基板１７の相対的に薄い単結晶半導体オン・インシュレータ（ＳＯＩ）層１４内に配置されるが、その基板１７は基板のバルク領域１６からＳＯＩ層１４を隔てる埋め込み酸化物（ＢＯＸ）層１８を有する。代替的に、基板１７はバルク基板とすることができるが、その場合、ＢＯＸ層は省かれ、前述のＰＦＥＴは前述のバルク基板の上面近くに配置されるチャネル領域を有する。電界効果トランジスタ（ＦＥＴ）がＳＯＩ基板に形成されるとき、ＳＯＩの場合には、トランジスタのチャネル領域２２と基板のバルク領域１６との間の接合容量が除去されるので、ＦＥＴがバルク基板内に形成されるときよりも速いスイッチング動作が達成されることが多い。
【００１２】
ここでさらに説明されるように、本質的にシリコンなどの第１の半導体から成る単結晶領域１４内に配置されるチャネル領域２２を有するＰＦＥＴ１０のようなＦＥＴを製造する方法が提供される。第１の半導体がシリコンであるときには、ＰＦＥＴ１０は、シリコンと不整合の格子定数を有するシリコン・ゲルマニウムなどの第２の半導体材料から本質的に成る半導体合金領域３９を含む。再び、半導体合金領域３９は、ここではシリコン・ゲルマニウム領域３９と呼ばれる。１つの実施例においては、シリコン・ゲルマニウム（ＳｉｘＧｅｙ）領域は、ｘ及びｙがそれぞれＳｉ及びＧｅの重量パーセントであり、ｘプラスｙが１００パーセントに等しい化学式によって定義される。ｘとｙの間の変動の範囲は相当に大きくすることができて、例示的にはｙは１％から９９％まで変化し、その場合、ｘはそれに対応して９９％と１％の間で変化する。好ましい実施形態においては、ＰＦＥＴ１０はＳＯＩ層１４内に配置されるチャネル領域を有する。このような実施形態においては、ＳＯＩ層１４は本質的にはＧｅ含有率のない単結晶シリコンから本質的に成り、シリコン・ゲルマニウム領域３９は、組み合わせられた合金の重量の約１０％と約５０％の間の範囲のＧｅ含有率を有する。
【００１３】
しかしながら、本発明は、純粋なシリコン結晶内に配置されるチャネル領域を有するトランジスタの製造に限定されない。基板の単結晶ＳＯＩ領域１４は、第１の化学式Ｓｉｘ１Ｇｅｙ１による割合でシリコン・ゲルマニウムから本質的に成るものとすることができるが、ここでｘ１及びｙ１は、ｘ１＋ｙ１＝１００％となるパーセンテージであり、第２の半導体の領域３９は第２の化学式Ｓｉｘ２Ｇｅｙ２による異なる割合でシリコン・ゲルマニウムから本質的に成り、ここで、ｘ２及びｙ２はｘ２＋ｙ２＝１００％となるパーセンテージであり、ｘ１はｘ２に等しくなく、ｙ１はｙ２に等しくない。本発明の好ましい実施形態による方法において、第２の半導体は、第１の半導体と格子不整合であり、ＰＦＥＴ１０のチャネル領域２２に隣接する位置にエピタキシャル成長によって形成される。
【００１４】
本発明の教示は、組成ＡｌＡＩｎＢＧａＣＡｓＤＰＥＮＦ、但しここで、Ａ、Ｂ、Ｃ、Ｄ、Ｅ及びＦは半導体結晶中の各元素Ａｌ、Ｉｎ、Ｇａ、Ａｓ、Ｐ及びＮのそれぞれのパーセンテージを表し、そのパーセンテージは合計で１００となるが、この組成を有するＩＩＩ−Ｖ族化合物半導体のような他の型の半導体におけるトランジスタの製造にも適用できることを理解されたい。ガリウムヒ素（ＧａＡｓ）、インジウム・リン（ＩｎＰ）、窒化ガリウム（ＧａＮ）及びＩｎＧａＡｓＰは、そのような半導体の一般例である。代替的に、本発明の教示はまた、ＩＩ−ＶＩ族化合物半導体領域におけるトランジスタの製造にも適用できる。
【００１５】
図１にさらに示されるように、ＰＦＥＴ１０のチャネル領域２２は、ゲート誘電体２７に接触する高濃度にドープされたポリシリコンの下部層２６を有することが好ましいゲート導電体２９の下に配置される。ゲート誘電体２７は、単結晶半導体領域１４上に熱的に成長させられた二酸化シリコンの層から成ることが好ましい。代替的に、ゲート誘電体２７は、窒化シリコンなどの、或いは、高誘電率又は「高ｋ」の誘電体材料として周知の材料などの、任意の適切な薄い誘電体材料とすることができる。一実施形態においては、ハロー領域２３及び拡張領域２５が、チャネル領域２２の近傍でソース及びドレイン領域２４に隣接して配置される。しかしながら、幾つかの実施形態においては、ハロー領域２３及び拡張領域２５は設けられず、ハロー領域２３及び拡張領域２５はＰＦＥＴ１０の特別な設計要求によって設けられる随意の特徴となる。
【００１６】
ゲート導電体２９のポリシリコンの下部層２６は、約１０１７ｃｍ−３と１０２１ｃｍ−３との間の濃度、例示的には約１０１９ｃｍ−３の濃度に高濃度でドープされる。ＰＦＥＴ１０のポリシリコン層２６は、ＰＦＥＴ１０が動作中にオン状態になるとき、チャネル領域２２の反転層のｐ型導電率の仕事関数に整合させるために、ホウ素などのｐ型ドーパントを含むことが好ましい。ゲート導電体２９はまた、ポリシリコン部分２６の上に配置される低抵抗部分２８を含むことが好ましい。低抵抗部分２８は、ポリシリコン部分２６より遥かに小さな抵抗を有し、金属、金属のシリサイド、又はその両方を含むことが好ましい。好ましい実施形態においては、低抵抗部分２８は、自己整合工程によって形成されるシリサイド（「サリサイド」）を含み、ここでシリサイドは、コバルト、モリブデン、ニッケルのモノシリサイド、ニオブ、パラジウム、プラチナ、タンタル、チタン、タングステン及びバナジウムを含むがそれらに限定はされない任意の適切な金属のシリサイドである。シリサイドは、コバルト・シリサイド、タンタル・シリサイド、チタン・シリサイド、タングステン・シリサイド及び／又はニッケル・モノシリサイドを含むことがより好ましい。
【００１７】
代替的に、ゲート導電体２９は、ゲート誘電体２７に接触するポリシリコン層２６の代わりに金属層（図示せず）を含むことができ、その金属層はまた、その上に重なる低抵抗層の代わりになることができるが、その金属層はトランジスタのソース及びドレイン領域の高温処理が完了した後に、交替ゲートとして形成されていることが好ましい。
【００１８】
ＰＦＥＴ１０のソース及びドレイン領域２４は、少なくとも部分的にシリコン・ゲルマニウム領域３９内に配置され、ソース及びドレイン領域２４の各々は、第１の誘電体スペーサ３２とゲート導電体２９の側壁上に配置される酸化物領域３１とによって、ＰＦＥＴ１０のゲート導電体２９から横方向に間隔を置いて配置される。このようにして、ソース及びドレイン領域２４がチャネル領域２２に対して望ましく近い間隔で配置されるが、その間隔は約５ｎｍから１５ｎｍまでであり、１つの実施形態においては１０ｎｍとなるが、このような間隔はチャネル領域２２からシリコン・ゲルマニウム領域３９までの間隔と一致することが望ましい。しかしながら、ゲート導電体２７からソース及びドレイン領域２４までの間隔は、ゲート導電体２７からシリコン・ゲルマニウム合金領域３９までの間隔とは異なってもよい。
【００１９】
酸化物領域３１は、例示的には、初めに酸化物領域３１の間の空間を満たすポリシリコン材料の酸化によって形成される薄い熱酸化物である。図１に示される実施形態においては、ゲート導電体２９の各々の側の低抵抗層４０は、第２の誘電体スペーサ３４によってソース及びドレイン領域２４から間隔を置いて配置される。低抵抗層４０は、シリコン・ゲルマニウム層３９上に堆積され、その後シリサイドを形成するようにシリコン・ゲルマニウムと反応する金属から、自己整合様式で形成されるシリサイド、即ち、「サリサイド」であることが好ましい。シリサイドは、コバルト、モリブデン、ニッケルのモノシリサイド、ニオブ、パラジウム、プラチナ、タンタル、チタン、タングステン及びバナジウムを含むがそれらに限定はされない、任意の適切な金属の化合物とすることができる。シリサイドは、コバルト・シリサイド、タンタル・シリサイド、チタン・シリサイド、タングステン・シリサイド、及び／又はニッケル・モノシリサイドを含むことがより好ましい。
【００２０】
図２から図１１までは、本発明の好ましい実施形態による、絶縁ゲート歪みチャネル電界効果トランジスタ（ＦＥＴ）の製造における段階を示す断面図である。ここで参照される全ての図面の場合と同様に、図２に示される特徴的形態は、一定の尺度で描かれてはいない。図２は、それからＦＥＴが製造されるシリコン・オン・インシュレータ（ＳＯＩ）基板が形成される、製造の最初の段階を示す。図２に示されるように、ＳＯＩ基板１７は、相対的に薄いシリコン・オン・インシュレータ（ＳＯＩ）層１４と、埋め込み酸化物（ＢＯＸ）層１８によってＳＯＩ層１４から隔てられるバルク領域１６とを含む。
【００２１】
図３は、ＳＯＩ基板１７の上に積層体が形成された製造段階を示す。積層体は、ＳＯＩ層１４から上に順番に記載されているように、ゲート誘電体２７、ポリシリコン層２６、並びに、ポリシリコン層２６の上に重なる、順に酸化物４２、窒化物４４及び酸化物４６の層を含む。ゲート誘電体２７は前述のような材料を含み、シリコン・オン・インシュレータ層１４の熱酸化又は熱窒化などによって形成される。代替的に、ゲート誘電体２７は、堆積法、特に、低圧化学気相堆積（ＬＰＣＶＤ）法によって形成される。高誘電率材料（「高ｋ」誘電体材料とも呼ばれる）の幾つかの周知の種類の何れかから選択される他の型の誘電体も、二酸化シリコン又は窒化シリコンの代わりに堆積によって形成することができる。
【００２２】
特に図３に示されるように、酸化物層４６は、酸化物層４６の下にある層をパターン付けするためのパターン付けされたハードマスク層として機能する。このようなハードマスク層は、テトラエチルオルトシリケート（ＴＥＯＳ）前駆体、或いは代替的に、ボロンリンシリケート・ガラス（ＢＰＳＧ）又は非ドープのシリケート・ガラス（ＵＳＧ）から堆積された層として生成されることが好ましい。ポリシリコン層２６は、製造のこの段階ではドープされていないか、又は希薄にドープされていることが好ましく、その後の製造段階で、イオン注入などによって、好ましい高ドーパント濃度までドープされることになる。
【００２３】
図４は、ゲート積層体が積層体からパターン付けされた後の製造の次の段階を示す。図４に示されるように、ゲート・ポリシリコン層２６、ゲート・キャップ酸化物４２及びゲート・キャップ窒化物４４は、ここでは、基板１７の上に重なるゲート誘電体２７の上にパターン付けされたゲート積層体として残る。さらに、ゲート積層体としてのゲート・ポリシリコン層２６の側壁はパタ付け処理によって露出され、その後、熱酸化によって酸化されて酸化物領域３１を形成する。
【００２４】
その後、図５に示されるように、１対の犠牲スペーサ５０が、ポリシリコン層２６の側壁の上に重なる酸化物領域３１の上に形成される。スペーサ５０は、誘電体材料、例えば、二酸化シリコンに対して優れたエッチング選択性を有するシリコン窒化物から形成されることが好ましい。
【００２５】
その後、図６に示されるように、垂直方向のイオン注入５８がＳＯＩ層１４の領域６５に対して、その後に形成されるシリコン・ゲルマニウム領域の下端部６０の深さ及び横方向の寸法６２を画定するのに役立つように、実施される。このイオン注入は、領域６５内の注入された単結晶シリコン材料を、ＳＯＩ層１４の他の領域に対して優先的にエッチングされることが可能である材料に変える機能を有する。このようなイオン注入は、例えば、低ドーズ量において、そこの単結晶シリコン材料を「予めアモルファス化する」のに十分なエネルギーによる、ゲルマニウム（Ｇｅ）イオンの注入によって実施される。現在、普通に使用されるＳＯＩ基板内のＳＯＩ層１４は、薄く、例えば、１００ｎｍ未満、より一般的には約４０ｎｍと７０ｎｍの間の厚さを有する。イオン注入は、後に形成されるシリコン・ゲルマニウム領域が実質的にそれらの領域６５内でＳＯＩ層１４の代わりとなるように、ＢＯＸ層１８の上面６４に近い深さ６０まで及ぶことが好ましい。ＳＯＩ層１４の上面（ゲート誘電体２７によって画定される）からのイオン注入の深さ６０は、ＢＯＸ層１８の上面６４の深さの８０％又はそれ以上であることが望ましい。１つの実施形態において、ＳＯＩ層１４が約４０ｎｍの厚さを有するときは、領域６５は３０ｎｍ又はそれ以上の深さまで注入されることが望ましい。ＳＯＩ層１４と同じ又は類似の厚さの単結晶ＳｉＧｅ領域は、隣接するシリコン領域に圧縮応力を与える。深さ６０においてＳｉＧｅ領域によって与えられるこのような応力は、シリコンのより広い面積にわたる応力の分布のために、ＳｉＧｅ領域がＳＯＩ層１４より遥かに薄かったとした場合に達成される応力よりも高くなる。
【００２６】
図７を参照すると、ＳＯＩ層１４の単結晶シリコン材料に対して選択的なＳＯＩ層１４の注入領域を優先的にエッチングする工程が実施される。この工程は、予めアモルファス化された領域６５（図６）と概ね一致する深さ６０及び横方向の寸法６２を有する開放領域６６を生成する結果を生じる。このようなエッチング工程は、反応性イオン・エッチング（ＲＩＥ）法、予めアモルファス化されていない層１４の単結晶シリコン材料に対して選択的な等方性エッチング法、あるいは、それら２つの組み合わせによって実施される。例えば、１つの実施形態においては、ＲＩＥ工程が実施され、次いで、例えば、ＲＩＥ工程後に残留する層１４の損傷領域を除去するために「洗浄」の目的で、等方性エッチングが実施される。洗浄目的のこのようなエッチングは、初めに露出表面６８が熱酸化によって酸化され、その後、酸化物が等方性エッチングによって除去される２段階工程の一部とすることができる。別の実施形態においては、ＲＩＥ工程が実施され、次に、シリコンの残りの層１４の短時間の等方性エッチングが実施されて、予めアモルファス化された領域６５（図６）と概ね一致する開放領域６６が生成される。別の実施形態においては、等方性エッチングは、スペーサ５０の部分の下にある半導体材料の下部を切り落とすような条件下で実施することができる。図１をさらに参照すると、このようなエッチングによって各スペーサ５０が下部を切り落とされる横方向の間隔は、ＦＥＴ１０のチャネル領域２２に対するＳｉＧｅ領域３９の近さを制御するのに利用可能なさらなるパラメータとなる。
【００２７】
その後、図８に示されるように、単結晶シリコン・ゲルマニウム（ＳｉＧｅ）の層が、シリコン・ゲルマニウム領域３９を形成するために、単結晶シリコンの上面６８の上に選択的にエピタキシャルに成長させられる。この選択的な成長工程の間、ＳｉＧｅ材料はスペーサ５０、酸化物キャップ４２及び窒化物キャップ４４によって覆われる範囲には成長又は堆積させられない。ＳＯＩ層１４がいくらかのゲルマニウム（Ｇｅ）含有量を有するＳｉＧｅを含む実施形態においては、この時に成長したＳｉＧｅ領域３９は、ＳＯＩ層１４より実質的により高いパーセンテージのゲルマニウムを有する。領域３９のゲルマニウム含有パーセンテージは、領域３９とゲート・ポリシリコン２６の端部との近さ、領域３９の厚さ、及び、もし有ればＳＯＩ層１４のＧｅ含有量に従って、ＦＥＴのチャネル領域に加えられるべき応力に影響するパラメータとして選択される。
【００２８】
この時、犠牲スペーサ５０は、ゲート・ポリシリコン２６からＳｉＧｅ領域３９を隔てる機能を果たし、次に、構造体から除去される。スペーサ５０は、酸化物に対して、並びに、シリコン及びＳｉＧｅに対して選択的なスペーサ５０のシリコン窒化物材料の等方性エッチングによって除去される。スペーサ５０の除去はまた、図９に示されるように、ゲート・ポリシリコン層２６の上の位置に酸化物キャップ４２及び側壁酸化物領域３１を残して、窒化物キャップ４４の除去をもたらす。
【００２９】
図１０を参照すると、犠牲スペーサが除去されて、チャネル領域２２に隣接するハロー領域２３及び拡張領域２５を画定するために、ゲート・ポリシリコン２６及び酸化物領域３１をマスクとして使用して、注入が実施される。この工程は、図１０に示されるように、深さ７０まで注入されたＳｉＧｅ領域３９を生じる。シリコン・ゲルマニウム領域３９の形成後のハロー領域２３及び拡張領域２５の形成は、以下のように有益である。シリコン・ゲルマニウム領域は、空間的に均一のドーパント濃度を有する、単結晶半導体、例えば、単結晶シリコンの表面上に最も良く形成される。ハロー及び拡張領域が注入されるとき、垂直方向に不均一なドーパント・プロファイルが生じる。不均一なドーパント・プロファイルは、シリコン・ゲルマニウム結晶とシリコン結晶が接する位置で結晶格子に欠陥を生じる可能性があるので、不均一なドーパント・プロファイルを有する表面上へのシリコン・ゲルマニウムのエピタキシャル成長は望ましくない。そのような欠陥は、シリコン・ゲルマニウム領域によってトランジスタのチャネル領域に加えられる応力の特性を劣化させる可能性がある。これらの問題は、本発明のこの実施形態により、犠牲スペーサの使用中にシリコン領域の側壁３０を含む表面にシリコン・ゲルマニウム領域を成長させ、犠牲スペーサを除去し、その後にハロー及び拡張領域への注入を実行することによって、避けることができる。
【００３０】
その後、図１１を参照して、新規の一対のスペーサ３２が側壁の酸化物領域３１の上の構造体の側壁上に形成される。１つの実施形態においては、新規のスペーサ３２は、酸化物キャップ４２の酸化物材料、並びに構造体のシリコン及びＳｉＧｅ材料に対して選択的なＲＩＥによってスペーサを形成することを可能にするために、シリコン窒化物で形成される。しかしながら、例えば他の非導電性窒化物のような、二酸化シリコン及び他のシリコン酸化物、シリコン並びにＳｉＧｅに対して選択的にエッチングすることができる任意の誘電体材料を、スペーサ３２を形成するのに用いることができる。ゲート・ポリシリコン２６、酸化物領域３１及びスペーサ３２をマスクとして用いて、付加的な注入７２がＦＥＴのソース及びドレイン領域２４を画定するために実施される。この注入はまた、ハロー領域の注入及び／又は拡張領域の注入が実施された深さ７０（図１０）と同じであるか又は異なってもよい深さ７４まで、ＳｉＧｅ領域３９を注入する効果を有する。１つの実施形態においては、ソース及びドレイン領域の注入７２は、ハロー及び拡張領域を形成するために用いられた注入より１桁又はそれ以上高いドーズ量で実施される。ソース及びドレイン領域２４のゲート・ポリシリコン２６からの間隔は、スペーサ３２によって画定され、シリコン・ゲルマニウム領域３９のゲート・ポリシリコン２６からの間隔は、犠牲スペーサ５０（図６）によって画定されるので、本発明のこの実施形態によれば、間隔は独立に制御できることが明らかである。従って、ソース及びドレイン領域２４のゲート・ポリシリコン２６からの特定の間隔は、シリコン・ゲルマニウム領域３９の間隔に望ましく近い一方で、ソース及びドレイン領域２４は、ゲート・ポリシリコンにある程度より近くに又はさらに離して間隔を置くことができる。
【００３１】
再び図１を参照すると、ＦＥＴ１０を完成させるための加工処理が実施される。そこに示されるように、付加的なスペーサ３４が第１のスペーサ３２の側壁上に形成されるが、その付加的なスペーサ３４は、窒化物、特に、窒化シリコンのような、酸化物、シリコン及びＳｉＧｅと比較して遥かに速い速度でエッチングする様式でエッチングすることができる誘電体材料から成る。その後、ゲート・ポリシリコン層２６の上面を覆う酸化物キャップ４２（図１１）が、窒化シリコンに対して選択的なエッチング工程によって除去される。次に、シリサイドを形成するように、ポリシリコン及びＳｉＧｅと反応しやすい金属が堆積させられる。シリサイド形成金属は、コバルト、モリブデン、ニッケルのモノシリサイド、ニオブ、パラジウム、プラチナ、タンタル、チタン、タングステン及びバナジウムを含むがそれらに限定はされない金属の１つ又は複数とすることができる。より好ましくは、この段階で形成されるシリサイドは、コバルト・シリサイド、タンタル・シリサイド、チタン・シリサイド、タングステン・シリサイド、又は、ニッケル・モノシリサイドである。
【００３２】
次に、基板１７は反応を加速させるために加熱され、その結果、ＳｉＧｅ領域３９の上に重なるシリサイド４０と、ゲート・ポリシリコン層２６の上に重なるゲート・シリサイド層２８とが形成される。このようなシリサイドは、金属がシリコン及びＳｉＧｅに接触する範囲においてのみ形成され、自己整合シリサイド又は「サリサイド」として知られている。この場合には、シリサイド４０及び２８は、ゲート・ポリシリコン２６とＳｉＧｅ領域３９との間にあるスペーサ３２、３４に対して自己整合される。スペーサ３４は、スペーサ３２の後に形成されるが、ＳｉＧｅ領域３９のゲート・ポリシリコン２６に対する間隔とは独立にシリサイド領域４０の間隔を制御するのに用いられる。スペーサ３４は、厚さはスペーサ３２から独立に調整できて、シリサイド領域４０とゲート・ポリシリコン２６との間の間隔を独立に制御することを可能にする。
【００３３】
従って、ここで、ハロー領域２３及び拡張領域２５の位置がＦＥＴの半導体合金領域３９の後に形成され、ソース及びドレイン領域２４の位置から独立して制御される、構造体及び方法が提供されている。従って、本発明は歪みチャネル領域を有するＦＥＴの製造を制御するための改善された方法及び構造体を提供する。
【００３４】
本発明は、その特定の好ましい実施形態を参照して説明されたが、当業者は、添付の特許請求の範囲によってのみ限定される本発明の真の範囲及び精神から離れることなしに施すことができる多くの変更及び拡張を理解するであろう。例えば、最初のパターン付けされたゲート積層体（図４）において、ポリシリコン層２６の側壁上に窒化物領域を酸化物領域３１の代わりに配置することができ、窒化物キャップをポリシリコン層２６の上に重なる酸化物キャップ４２の代わりに用いることができる。このような場合、スペーサ５０は、窒化物の代わりに酸化物で形成することができ、次に、スペーサ５０を除去するのに用いる工程は、酸化物が窒化物に対して選択的にエッチングされるように選択することができる。
【００３５】
工業的適用性
本発明による構造体及び方法は、半導体集積回路の製造に有用であり、チャネル領域に隣接して配置される半導体合金材料によって応力がチャネル領域に加えられる、絶縁ゲート電界効果トランジスタ（ＩＧＦＥＴ）のような歪みチャネル電界効果トランジスタ（ＦＥＴ）を製造するための費用効果の高い方法を提供する。
【図面の簡単な説明】
【００３６】
【図１】本発明の一実施形態による、歪みチャネル電界効果トランジスタを示す断面図である。
【図２】本発明の一実施形態による、図１に示される歪みチャネル電界効果トランジスタの製造段階を示す。
【図３】本発明の一実施形態による、図１に示される歪みチャネル電界効果トランジスタの製造段階を示す。
【図４】本発明の一実施形態による、図１に示される歪みチャネル電界効果トランジスタの製造段階を示す。
【図５】本発明の一実施形態による、図１に示される歪みチャネル電界効果トランジスタの製造段階を示す。
【図６】本発明の一実施形態による、図１に示される歪みチャネル電界効果トランジスタの製造段階を示す。
【図７】本発明の一実施形態による、図１に示される歪みチャネル電界効果トランジスタの製造段階を示す。
【図８】本発明の一実施形態による、図１に示される歪みチャネル電界効果トランジスタの製造段階を示す。
【図９】本発明の一実施形態による、図１に示される歪みチャネル電界効果トランジスタの製造段階を示す。
【図１０】本発明の一実施形態による、図１に示される歪みチャネル電界効果トランジスタの製造段階を示す。
【図１１】本発明の一実施形態による、図１に示される歪みチャネル電界効果トランジスタの製造段階を示す。
【符号の説明】
【００３７】
１０：歪みチャネル電界効果トランジスタ（ＦＥＴ）
１４：シリコン・オン・インシュレータ（ＳＯＩ）層
１６：バルク領域
１７：基板
１８：埋め込み酸化物（ＢＯＸ）層
２２：チャネル領域
２３：ハロー領域
２４：ソース及びドレイン領域
２５：拡張領域
２６：ポリシリコン層
２７：ゲート誘電体
２８：低抵抗部分
２９：ゲート積層体
３１：酸化物領域
３２：第１の誘電体スペーサ
３４：第２の誘電体スペーサ
３９：半導体合金領域（シリコン・ゲルマニウム領域）
４０：低抵抗層
４２：酸化物層
４４：窒化物層
５０：犠牲層
５８：イオン注入
６０：下端部
６２：横方向の寸法
６４：ＢＯＸ層の上面
６５：シリコン・ゲルマニウム領域
６６：開放領域
６８：露出表面
７０：深さ
７２：注入
７４：深さ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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