(57)【特許請求の範囲】
【請求項１】
基板上の半導体層と、前記半導体層上の第１の絶縁膜と、前記第１の絶縁膜上のゲート電極と、前記ゲート電極上の第２の絶縁膜と、前記第２の絶縁膜上であって、前記半導体層と電気的に接続するソース電極またはドレイン電極とを有するトランジスタと、
前記ソース電極または前記ドレイン電極上の第３の絶縁膜と、
前記第３の絶縁膜の上面に接する第１の電極及び第２の電極と、
前記第１の電極と前記第２の電極との間を埋めるように設けられた有機化合物を含む層と、を有し、
前記第１の電極、前記第２の電極、及び前記有機化合物を含む層は、記憶素子として機能し、
前記第１の電極は、前記ソース電極または前記ドレイン電極と電気的に接続し、
前記第１の電極、前記第２の電極、及び前記第１の電極と前記第２の電極との間の前記有機化合物を含む層は、前記トランジスタと重なることを特徴とする半導体装置。
【請求項２】
基板上の半導体層と、前記半導体層上の第１の絶縁膜と、前記第１の絶縁膜上のゲート電極と、前記ゲート電極上の第２の絶縁膜と、前記第２の絶縁膜上であって、前記半導体層と電気的に接続するソース電極またはドレイン電極とを有するトランジスタと、
前記ソース電極または前記ドレイン電極上の第３の絶縁膜と、
前記第３の絶縁膜の上面に接する第１の電極及び第２の電極と、
前記第１の電極と前記第２の電極との間を埋めるように設けられ、且つ前記第１の電極及び前記第２の電極の上面に接する有機化合物を含む層と、を有し、
前記第１の電極、前記第２の電極、及び前記有機化合物を含む層は、記憶素子として機能し、
前記第１の電極は、前記ソース電極または前記ドレイン電極と電気的に接続し、
前記第１の電極、前記第２の電極、及び前記第１の電極と前記第２の電極との間の前記有機化合物を含む層は、前記トランジスタと重なることを特徴とする半導体装置。
【請求項３】
基板上の半導体層と、前記半導体層上の第１の絶縁膜と、前記第１の絶縁膜上のゲート電極と、前記ゲート電極上の第２の絶縁膜と、前記第２の絶縁膜上であって、前記半導体層と電気的に接続するソース電極またはドレイン電極とを有するトランジスタと、
前記ソース電極または前記ドレイン電極上の第３の絶縁膜と、
前記第３の絶縁膜の上面に接する第１の電極及び第２の電極と、
前記第１の電極と前記第２の電極との間を埋めるように設けられ、且つ前記第１の電極の一対の側面及び上面並びに前記第２の電極の一対の側面及び上面に接する有機化合物を含む層と、を有し、
前記第１の電極、前記第２の電極、及び前記有機化合物を含む層は、記憶素子として機能し、
前記第１の電極は、前記ソース電極または前記ドレイン電極と電気的に接続し、
前記第１の電極、前記第２の電極、及び前記第１の電極と前記第２の電極との間の前記有機化合物を含む層は、前記トランジスタと重なることを特徴とする半導体装置。
【請求項４】
請求項３において、
前記有機化合物を含む層は、帯状であることを特徴とする半導体装置。
【請求項５】
請求項１乃至請求項４のいずれか一において、
前記有機化合物を含む層は、その上面において、前記第１の電極と前記第２の電極とで挟まれた部分を有するとともに、絶縁層で挟まれる部分も有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データを記憶可能な半導体装置に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装
置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
【背景技術】
【０００３】
記憶素子は、記憶素子の二端子として誘電体層の上下に２つの電極を配置している構造
が一般的である。
【０００４】
特許文献１には素子の二端子として有機化合物を含む層の上下に電極を配置して電圧を印
加することで短絡させ初期状態を０、導通状態を１として情報の記憶を行うメモリデバイ
ス及びその駆動方法が提案されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００２−２６２７７
【発明の概要】
【発明が解決しようとする課題】
【０００６】
半導体装置に設けられる記憶回路として、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａ
ｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  
Ｍｅｍｏｒｙ）、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓ
ｓ  Ｍｅｍｏｒｙ）、マスクＲＯＭ（Ｍａｓｋｅｄ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ
）、ＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏ
ｎｌｙ  Ｍｅｍｏｒｙ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ
ａｎｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）、フラッシ
ュメモリなどが挙げられる。このうち、ＤＲＡＭ、ＳＲＡＭは揮発性の記憶回路であり、
電源をオフするとデータが消去されてしまうため、電源をオンする度にデータを書き込む
必要がある。ＦｅＲＡＭは不揮発性の記憶回路であるが、強誘電体層を含む容量素子を用
いているため、作製工程が増加してしまう。マスクＲＯＭは、簡単な構造であるが、製造
工程でデータを書き込む必要があり、追記することはできない。ＥＰＲＯＭ、ＥＥＰＲＯ
Ｍ、フラッシュメモリは、不揮発性の記憶回路ではあるが、２つのゲート電極を含む素子
を用いているため、作製工程が増加してしまうといった問題があった。
【０００７】
また、無機材料を誘電体に用いたＤＲＡＭなどの記憶回路は、キャパシタに蓄えられた
電荷の有無により２値を記憶させている。
【０００８】
一方、有機化合物を誘電体に用いた記憶回路は、一対の上下電極間に有機化合物を設けて
記憶素子を形成するが、有機化合物を含む層の上に電極を形成した場合、電極の形成時の
温度によっては有機化合物を含む層への影響があるため温度に制限がある。この温度の制
限のため電極の形成方法が限定され、希望通りの電極を形成することができず、素子の微
細化を阻害している問題があった。有機化合物を含む層の上に電極を形成することは、素
子の微細化を阻害している面から解決されるべき問題である。
【０００９】
また、二端子として有機化合物を含む層の上下に形成した一対の電極を用いた有機記憶素
子の場合、一対の電極を上下に配置することで、一対の電極を複数の工程に分けて形成し
なければならない。そのため製造プロセスが複雑化するといった問題があった。製造プロ
セスが複雑化することは、製造コストの面から解決されるべき問題である。
【００１０】
上記問題を鑑み、本発明は、素子の微細化の阻害と製造プロセスの複雑化を解決すること
を課題とする。また、製造時以外にデータの追記が可能であり、書き換えによる偽造等を
防止可能な不揮発の記憶装置及びそれを有する半導体装置を提供することを目的とする。
また、信頼性が高く、安価な不揮発の記憶装置及び半導体装置の提供を課題とする。
【課題を解決するための手段】
【００１１】
上記課題を鑑み、本発明は、記憶素子の二端子として機能する第１の導電層と、第２の導
電層とを同一絶縁層上に配置した記憶素子とする。
【００１２】
また、本発明においては、素子の二端子間に電圧を印加し、有機化合物を含む層の変化に
より引き起こされる有機化合物を含む層の導電性の変化や、電極の短絡によって一対の電
極を導通させる。また、有機化合物を含む層に対して基板面と平行に電圧印加し、一対の
電極の導通を行う。本発明の素子は、「初期状態」と「導電性変化後状態」とに対応した
２値を記憶させることができる。本発明の素子は、前記一対の電極間に電位差を形成し、
前記電流経路を高抵抗状態から低抵抗状態に不可逆に変化させる構造の素子であると言え
る。
【００１３】
本明細書で開示する発明の構成１は、図１（Ａ）、及び図１（Ｂ）、及び図１（Ｃ）にそ
の一例を示しており、絶縁表面を有する基板上に複数の素子及び複数のスイッチング素子
がマトリクス状に配置された半導体装置であり、前記素子は、同一平面に配置された一対
の電極と、同一平面に有機化合物を含む層とを有し、且つ、一対の電極のうち、一方の電
極からもう一方の電極へ向かう基板面と平行な方向に電流が流れ、前記有機化合物を含む
層は前記一対の電極の間に配置され、前記一対の電極のうち一方の電極は、前記スイッチ
ング素子と電気的に接続されている半導体装置である。
【００１４】
スイッチング素子のゲート線（ゲート電極）は、ワード線に相当する。また、スイッチン
グ素子の半導体層と電気的に接続している電極は、半導体層に含まれるソース領域やドレ
イン領域とそれぞれ接続するため、少なくとも２つ存在している。ワード線と交差してい
るビット線は、スイッチング素子の半導体層と電気的に接続している。また、本明細書に
おいて、同一平面に配置された一対の電極は、第１の電極と、第２の電極とも呼び、スイ
ッチング素子の半導体層と電気的に接続する電極を第１の電極と呼ぶ。また、第１の電極
に対向して設ける第２の電極は、コモン線（コモン電極）に相当する。例えば、スイッチ
ング素子がｎチャネル型薄膜トランジスタである場合、ビット線はｎチャネル型薄膜トラ
ンジスタのドレイン領域と接続し、第１の電極は、ｎチャネル型薄膜トランジスタのソー
ス領域と接続する。また、スイッチング素子がｐチャネル型薄膜トランジスタである場合
、ビット線はｐチャネル型薄膜トランジスタのソース領域と接続し、第１の電極は、ｐチ
ャネル型薄膜トランジスタのドレイン領域と接続する。
【００１５】
また、上記構成１において、前記有機化合物を含む層は、少なくとも前記第１の電極の
一方の側面の一部、及び該側面と対向する前記コモン線側面の一部と接していればよい。
【００１６】
また、有機化合物を含む層は、一対の絶縁層と、前記第１の電極と、前記第２の電極と
で周りを囲む構成としてもよく、他の発明の構成２は、絶縁表面を有する基板上に複数の
素子及び複数のスイッチング素子がマトリクス状に配置された半導体装置であり、前記素
子は、同一平面に配置された一対の電極と、同一平面に有機化合物を含む層及び一対の絶
縁層を有し、且つ、一対の電極のうち、一方の電極からもう一方の電極へ向かう基板面と
平行な方向に電流が流れ、前記有機化合物を含む層は、前記一対の絶縁層及び前記一対の
電極で周りを囲まれ、前記一対の電極のうち一方の電極は、前記スイッチング素子と電気
的に接続されている半導体装置である。
【００１７】
この一対の絶縁層は、有機化合物を含む層の形成位置を制御するために設けられており、
隔壁とも呼ぶ。また、この一対の絶縁層は、一つの素子と、該素子と隣り合う記憶素子と
の間の領域に設けられる。発明の構成２では、有機化合物を含む層は、一方の電極からも
う一方の電極へ向かう基板面と平行な方向である電流径路の方向では一対の電極間に挟ま
れ、電流径路と垂直な方向では一対の絶縁層に挟まれる。
【００１８】
また、上記構成２において、前記一対の絶縁層は、前記電流経路の両側に電流経路を挟
むように配置されている。
【００１９】
また、上記構成１または上記構成２において、図１（Ａ）にその一例を示すように、前
記一対の電極の合計幅（Ｗａ＋Ｗｃ）は、有機化合物を含む層の幅（Ｗｘ）よりも広いこ
とを特徴の一つとしている。ここでの一対の電極の合計幅及び有機化合物を含む層の幅と
は、一対の電極を含む断面における幅を指している。また、一対の電極を含む断面におい
て最短の電流経路が、一対の電極の間隔距離（Ｗｂ）に相当する。少なくとも有機化合物
を含む層の幅（Ｗｘ）は、一対の電極の間隔距離（Ｗｂ）と同じもしくはそれ以上とする
。
【００２０】
また、有機化合物を含む層は、コモン線と第１の電極の間に配置されれば、特に限定され
ず、上面から見て様々なパターン形状としてもよい。例えば、有機化合物を含む層の上面
形状は、矩形状、楕円状、円状、または帯状とすればよい。有機化合物を含む層を全面に
形成するのではなく、選択的に有機化合物を含む層を形成することで材料の使用量を抑え
ることができる。
【００２１】
また、図２（Ａ）、及び図２（Ｂ）にその一例を示すように、前記有機化合物を含む層
は、上面から見て帯状のパターンに形成してもよく、電流経路の方向に互いに隣接して設
けられた複数の素子で共有されてもよい。この場合、前記一対の電極の合計幅は、有機化
合物を含む層の幅、即ち帯状としたパターンの長さよりも狭い。なお、帯状のパターンに
形成する方法は液滴吐出法（代表的にはインクジェット法やディスペンス法など）を用い
ればよい。また、隣り合うコモン線とビット線との間にも有機化合物を含む層が配置され
るため、隣り合うコモン線とビット線との間隔距離Ｗｄは、第１の電極とコモン線の間隔
距離（Ｗｂ）よりも広く、具体的には２μｍ以上することが好ましい。また、有機化合物
を含む層の形成位置を制御するために一対の絶縁層が設けられている。
【００２２】
また、図３（Ａ）、及び図３（Ｂ）にその一例を示すように、前記有機化合物を含む層
は、前記第１電極やコモン線上に一部重なるように形成されてもよく、前記第１電極の側
面及びその上端部と、前記第１電極の側面に対向する前記コモン線の側面及びその上端部
とを覆ってもよい。図３（Ａ）における有機化合物を含む層の幅Ｗｘは、図１（Ａ）にお
ける有機化合物を含む層の幅Ｗｘよりも広い。
【００２３】
また、図４（Ａ）、及び図４（Ｂ）にその一例を示すように、前記有機化合物を含む層
は、隔壁を設けずに上面から見て帯状のパターンに形成してもよく、電流経路の方向に互
いに隣接して設けられた複数の素子で共有されてもよい。
【００２４】
また、図５（Ａ）、及び図５（Ｂ）にその一例を示すように、接続電極及びビット線上に
絶縁層を形成し、その上に第１の電極、第２の電極、有機化合物を含む層を形成する構成
でもよい。なお、接続電極は、絶縁層に設けられたコンタクトホールを介して第１の電極
と電気的に接続する。接続電極及びビット線上に絶縁層を設けることによって素子の占有
面積縮小が図れる。
【００２５】
また、上記構成１または上記構成２において、前記ビット線の側面と、前記第１の電極の
側面と、該側面に対向する前記コモン線の側面は、テーパー形状を有していることを特徴
の一つとしている。本明細書において、電極（または配線）の側面がテーパー形状を有し
ているとは、電極（または配線）の側壁面が基板面に対して傾斜していることを指してい
る。ただし、本明細書において、テーパー形状は、電極（または配線）の上端部が突出し
た形状、即ちオーバーハング形状を除く。
【００２６】
テーパー形状とすることで、一対の電極の対向する下端部の間隔を狭めることができ、電
界が集中しやすくなるため、比較的低電力で電流経路に配置された有機化合物を含む層を
高抵抗状態から低抵抗状態に不可逆に変化させることができる。本明細書において、電極
（または配線）の側面がテーパー形状を有しているとは、電極（または配線）の側壁面が
傾斜していることを指している。ただし、本明細書において、テーパー形状は、電極（ま
たは配線）の上端部が突出した形状、即ちオーバーハング形状を除く。
【００２７】
また、上記構成１を実現するための作製工程も本発明の一つであり、本発明は、絶縁表
面を有する基板上に半導体層を形成し、前記半導体層を覆う絶縁膜を形成し、前記絶縁膜
上の同一面上に一方が前記半導体層と電気的に接続する一対の電極を形成し、前記一対の
電極間に有機化合物を含む層を選択的に形成する半導体装置の作製方法である。
【００２８】
上記作製方法に関する発明の構成において、前記一対の電極を形成する際、ビット線の
側面、第１の電極の側面及びコモン線の側面をテーパー形状とすることを特徴の一つとし
ている。テーパー形状とすることで、その上に形成する膜の被覆性を向上させることがで
きる。また、有機化合物を含む層を形成する方法が液滴吐出法である場合、材料液滴を一
対の電極（第１の電極とコモン線）間に吐出すると、吐出位置がずれてもテーパー形状で
ある電極側面に吐出できれば、材料液滴が側面に沿って一対の電極間の絶縁表面に移動し
、一対の電極間に露出している絶縁表面を覆うことができる。
【００２９】
また、上記構成２を実現するための作製工程も本発明の一つであり、本発明は、絶縁表
面を有する基板上に半導体層を形成し、前記半導体層を覆う絶縁膜を形成し、前記絶縁膜
上の同一面上に一方が前記半導体層と電気的に接続する一対の電極を形成し、前記絶縁膜
上に一対の絶縁層を形成し、前記一対の電極と前記一対の絶縁層とで四方を囲まれた領域
に重なるように、有機化合物を含む層を選択的に形成する半導体装置の作製方法である。
【００３０】
上記作製方法に関する発明の構成において、前記一対の電極を形成する際、少なくとも
有機化合物を含む層を挟む一対の電極の側面のうち、有機化合物を含む層と接する側面を
テーパー形状とすることを特徴の一つとしている。また、一対の絶縁層を形成する際、少
なくとも有機化合物を含む層を挟む一対の絶縁層の側面のうち、有機化合物を含む層と接
する側面をテーパー形状とすることを特徴の一つとしている。
【発明の効果】
【００３１】
本発明によって、素子の微細化と製造プロセスの簡略化といった効果を奏することができ
る。
【００３２】
また、本発明の記憶装置及び半導体装置は、同一絶縁層上の一対の電極に有機化合物を含
む層が挟まれた単純な構造の記憶素子を有するため、安価な記憶装置及び半導体装置を提
供することができる。
【図面の簡単な説明】
【００３３】
【図１】本発明の半導体装置の断面図及び上面図を示す図。（実施の形態１）
【図２】本発明の半導体装置の断面図及び上面図を示す図。（実施の形態２）
【図３】本発明の半導体装置の断面図及び上面図を示す図。（実施の形態３）
【図４】本発明の半導体装置の断面図及び上面図を示す図。（実施の形態４）
【図５】本発明の半導体装置の断面図及び上面図を示す図。（実施の形態５）
【図６】本発明の半導体装置の断面図及び上面図を示す図。（実施の形態６）
【図７】本発明の半導体装置の等価回路図を示す図。（実施の形態７）
【図８】本発明の半導体装置の構成例について説明する図。（実施の形態８）
【図９】本発明の半導体装置の使用形態について説明する図。（実施の形態９）
【図１０】本発明の半導体装置を有する電子機器を説明する図。（実施の形態１０）
【発明を実施するための形態】
【００３４】
以下に、本発明の実施の形態を図面に基づいて説明する。但し、本発明は多くの異なる態
様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形
態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施
の形態の記載内容に限定して解釈されるものではない。なお、実施の形態を説明するため
の全図において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り
返しの説明は省略する。
【００３５】
（実施の形態１）
本実施の形態では、本発明の半導体装置が有する記憶素子の一構成例に関して図面を用
いて説明する。より具体的には、複数の記憶素子がマトリクス状に配置された記憶回路の
構成例に関して以下に示す。
【００３６】
図１（Ａ）は、本発明の記憶素子を複数有するメモリセルアレイの断面構造の一部を示
している。図１（Ｂ）は、上面構造であり、鎖線Ａ−Ｂで切断した図１（Ｂ）の断面が図
１（Ａ）に対応する。図１（Ｃ）は、断面構造であり、鎖線Ｃ−Ｄで切断した断面が図１
（Ｂ）に対応する。
【００３７】
第２の絶縁層１０４、第３の絶縁層１０６、及び第４の絶縁層１０７には半導体層１０３
に達する開口（コンタクトホール）が設けられている。この開口を覆うようにビット線１
０９、第１の電極１０８、及びコモン電極（第２の電極）１１２が設けられている。また
、開口を介して半導体層１０３と電気的に接続している第１の電極１０８、及びコモン電
極１１２は第４の絶縁層１０７上に設ける。図１（Ａ）では、同じ層に、即ち第４の絶縁
層１０７上にビット線１０９と第１の電極１０８とコモン電極１１２とを設けている。
【００３８】
ここでは、ｎチャネル型の薄膜トランジスタをスイッチング素子として用いる例を示す。
半導体層１０３、ゲート線（ワード線）１０５、ソース電極を兼ねる第１の電極１０８、
及びドレイン電極を兼ねるビット線１０９はｎチャネル型の薄膜トランジスタを構成して
いる。ｎチャネル型の薄膜トランジスタは、第１の電極１０８とコモン電極１１２と有機
化合物を含む層１１３とで構成される記憶素子に電気的に接続している。
【００３９】
なお、ｎチャネル型の薄膜トランジスタに代えてｐチャネル型トランジスタを用いる場
合、ビット線は薄膜トランジスタのソース電極として機能し、第１の電極は薄膜トランジ
スタのドレイン電極として機能する。
【００４０】
半導体層１０３は、少なくともチャネル形成領域とソース領域とドレイン領域を有してい
る。また、オフ電流値を低減するため、ｎチャネル型の薄膜トランジスタを低濃度ドレイ
ン（ＬＤＤ：Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造としてもよい。このＬＤＤ
構造はチャネル形成領域と、高濃度に不純物元素を添加して形成するソース領域またはド
レイン領域との間に低濃度に不純物元素を添加した領域を設けたものであり、この領域を
ＬＤＤ領域と呼んでいる。ＬＤＤ構造はドレイン近傍の電界を緩和してホットキャリア注
入による劣化を防ぐ効果がある。また、ホットキャリアによるオン電流値の劣化を防ぐた
め、ｎチャネル型の薄膜トランジスタをＧＯＬＤ（Ｇａｔｅ−ｄｒａｉｎ  Ｏｖｅｒｌａ
ｐｐｅｄ  ＬＤＤ）構造としてもよい。ゲート絶縁膜を介してＬＤＤ領域をゲート電極と
重ねて配置させた構造であるＧＯＬＤ構造は、ＬＤＤ構造よりもさらにドレイン近傍の電
界を緩和してホットキャリア注入による劣化を防ぐ効果がある。このようなＧＯＬＤ構造
とすることで、ドレイン近傍の電界強度が緩和されてホットキャリア注入を防ぎ、劣化現
象の防止に有効である。
【００４１】
また、半導体層１０３としては、非晶質半導体膜、結晶構造を含む半導体膜、非晶質構造
を含む化合物半導体膜などを適宜用いることができる。さらにＴＦＴの活性層として、非
晶質と結晶構造（単結晶、多結晶を含む）の中間的な構造を有し、自由エネルギー的に安
定な第３の状態を有する半導体であって、短距離秩序を持ち格子歪みを有する結晶質な領
域を含んでいるセミアモルファス半導体膜（微結晶半導体膜、マイクロクリスタル半導体
膜とも呼ばれる）も用いることができる。半導体層１０３の材料に限定はないが、好まし
くはシリコンまたはシリコンゲルマニウム（ＳｉＧｅ）合金などで形成すると良い。また
、半導体層１０３としてペンタセンなどの有機化合物を用いることもできる。
【００４２】
トランジスタはスイッチング素子として機能し得るものであれば、スイッチング素子の
構造に関係なく、本発明を適用することが可能である。図１（Ａ）では、絶縁性を有する
基板上にトップゲート型の薄膜トランジスタを設けた例を示しているが、ボトムゲート型
（逆スタガ型）ＴＦＴや、順スタガ型ＴＦＴを用いることが可能である。また、シングル
ゲート構造のＴＦＴに限定されず、複数のチャネル形成領域を有するマルチゲート型ＴＦ
Ｔ、例えばダブルゲート型ＴＦＴとしてもよい。
【００４３】
半導体層１０３、ゲート線（ワード線）１０５、ソース電極又はドレイン電極を兼ねる第
１の電極１０８、及びソース電極又はドレイン電極を兼ねるビット線１０９はトランジス
タを構成している。ソース電極又はドレイン電極を兼ねる第１の電極１０８は、コモン電
極１１２と有機化合物を含む層１１３とで記憶素子を構成する。
【００４４】
このように、第４の絶縁層１０７上に第１の電極１０８、コモン電極１１２、及び有機
化合物を含む層１１３を形成することによって、第１の電極１０８、コモン電極１１２、
及び有機化合物を含む層１１３で構成される記憶素子を自由に配置することができる。
【００４５】
ワード線（ゲート線）１０５は、メモリセルアレイの中から一列を選択するための制御信
号線である。メモリセルアレイは、マトリクス状に複数のメモリセルが配置されたもので
ある。一つのメモリセルは、ビット線１０９とワード線（ゲート線）１０５との交点に配
置されたトランジスタとコモン電極１１２の間に配置されており、読み出し、書き込みを
行なうアドレスに対応するワード線の電圧を上げることで書き込み、読み出しが可能にな
る。
【００４６】
また、ビット線１０９は、メモリセルアレイからデータを取り出すための信号線である
。電圧が印加されたワード線（ゲート線）１０５に接続されているメモリセルは、記憶素
子に記録されたデータをビット線１０９に出力することで、データの読み出しを行なう。
【００４７】
また、第１の電極１０８とコモン電極１１２との間に接するように有機化合物を含む層
１１３を設ける。本発明の記憶素子は、有機化合物を含む層１１３と、該有機化合物を含
む層１１３を基板面に水平方向で挟む第１の電極１０８、及びコモン電極１１２とで構成
している。有機化合物を含む層１１３に用いる材料は、電気的作用により、結晶状態や導
電性、形状が変化する物質、代表的には、有機化合物、又は有機化合物と無機化合物との
混合物を用いる。
【００４８】
上記構成を有する記憶素子は、電気的作用で導電性が変化するので、「初期状態」と「導
電性変化後状態」とに対応した２値を記憶させることができる。なお、電気的作用とは、
第１の電極とコモン電極に電圧を印加し、有機化合物を含む層に電流を流すことである。
【００４９】
ここで、電圧印加前後での上記記憶素子の導電性の変化について説明する。
【００５０】
第１の電極１０８の側面とコモン電極１１２の側面との間に電圧を印加すると、有機化合
物を含む層１１３の導電性が変化して記憶素子の導電性が高くなる。また、第１の電極１
０８の側面とコモン電極１１２の側面との間に電圧を印加すると、第１の電極１０９とコ
モン電極１１２とが短絡する場合もある。また、第１の電極１０９の側面とコモン電極１
１２の側面との間に電圧を印加すると、有機化合物を含む層１１３で絶縁破壊が生じ、導
電性を示す場合もある。これは、電極の端部において電界が集中しやすいため、有機化合
物を含む層において絶縁破壊が生じやすくなるためである。上記いずれの場合においても
、電気的作用で導電性が変化するので、「初期状態」と「導電性変化後」とに対応した２
値を記憶させることができる。なお、絶縁破壊とは、絶縁体にかかる電圧がある限度以上
になった時に、絶縁体が電気的に破壊し絶縁性を失って電流を流すようになる現象のこと
を指しており、有機化合物を含む層は、材料によっては絶縁体ではないが、絶縁体と見な
した場合に同じような現象が生じるため、有機化合物を含む層に絶縁破壊が生じると言う
。
【００５１】
有機化合物を含む層１１３に適用することが可能な、外部からの電気的作用により導電性
が変化する有機化合物としては、正孔輸送性が高い有機化合物又は電子輸送性が高い有機
化合物を用いることができる。
【００５２】
正孔輸送性の高い有機化合物としては、４，４’−ビス［Ｎ−（１−ナフチル）−Ｎ−フ
ェニル−アミノ］−ビフェニル（略称：α−ＮＰＤ）や４，４’−ビス［Ｎ−（３−メチ
ルフェニル）−Ｎ−フェニル−アミノ］−ビフェニル（略称：ＴＰＤ）や４，４’，４’
’−トリス（Ｎ，Ｎ−ジフェニル−アミノ）−トリフェニルアミン（略称：ＴＤＡＴＡ）
、４，４’，４’’−トリス［Ｎ−（３−メチルフェニル）−Ｎ−フェニル−アミノ］−
トリフェニルアミン（略称：ＭＴＤＡＴＡ）や４，４’−ビス（Ｎ−（４−（Ｎ，Ｎ−ジ
−ｍ−トリルアミノ）フェニル）−Ｎ−フェニルアミノ）ビフェニル（略称：ＤＮＴＰＤ
）などの芳香族アミン系（即ち、ベンゼン環−窒素の結合を有する）の化合物やフタロシ
アニン（略称：Ｈ２Ｐｃ）、銅フタロシアニン（略称：ＣｕＰｃ）、バナジルフタロシア
ニン（略称：ＶＯＰｃ）等のフタロシアニン化合物を用いることができる。ここに述べた
物質は、主に１０−６ｃｍ２／Ｖｓ以上の正孔移動度を有する物質である。但し、電子よ
りも正孔の輸送性が高い物質であれば、上記の物質以外のものを用いてもよい。
【００５３】
なお、有機化合物を含む層として、有機化合物と無機化合物との混合層を設ける場合には
、正孔輸送性の高い有機化合物と電子を受け取りやすい無機化合物とを混合させることが
好ましい。上記有機化合物を含む層とすることによって、本来内在的なキャリアをほとん
ど有さない有機化合物に多くのホールキャリアが発生し、有機化合物は極めて優れたホー
ル注入性・輸送性を示す。その結果、有機化合物を含む層は優れた導電性を得ることが可
能となる。
【００５４】
電子を受け取りやすい無機化合物として、周期表第４族乃至第１２族のいずれかの遷移
金属の金属酸化物、金属窒化物または金属酸化窒化物を用いることができる。具体的には
、チタン酸化物（ＴｉＯｘ）、ジルコニウム酸化物（ＺｒＯｘ）、バナジウム酸化物（Ｖ
Ｏｘ）、モリブデン酸化物（ＭｏＯｘ）、タングステン酸化物（ＷＯｘ）、タンタル酸化
物（ＴａＯｘ）、ハフニウム酸化物（ＨｆＯｘ）、ニオブ酸化物（ＮｂＯｘ）、コバルト
酸化物（Ｃｏｘ）、レニウム酸化物（ＲｅＯｘ）、ルテニウム酸化物（ＲｕＯｘ）、亜鉛
酸化物（ＺｎＯ）、ニッケル酸化物（ＮｉＯｘ）、銅酸化物（ＣｕＯｘ）等を用いること
ができる。また、ここでは具体例として酸化物を例に挙げたが、もちろんこれらの窒化物
や酸化窒化物を用いてもよい。
【００５５】
電子輸送性の高い有機化合物としては、トリス（８−キノリノラト）アルミニウム（略
称：Ａｌｑ３）、トリス（４−メチル−８−キノリノラト）アルミニウム（略称：Ａｌｍ
ｑ３）、ビス（１０−ヒドロキシベンゾ［ｈ］−キノリナト）ベリリウム（略称：ＢｅＢ
ｑ２）、ビス（２−メチル−８−キノリノラト）−４−フェニルフェノラト−アルミニウ
ム（略称：ＢＡｌｑ）等キノリン骨格またはベンゾキノリン骨格を有する金属錯体等から
なる材料を用いることができる。また、この他、ビス［２−（２−ヒドロキシフェニル）
ベンゾオキサゾラト］亜鉛（略称：Ｚｎ（ＢＯＸ）２）、ビス［２−（２−ヒドロキシフ
ェニル）ベンゾチアゾラト］亜鉛（略称：Ｚｎ（ＢＴＺ）２）などのオキサゾール系、チ
アゾール系配位子を有する金属錯体などの材料も用いることができる。さらに、金属錯体
以外にも、２−（４−ビフェニリル）−５−（４−ｔｅｒｔ−ブチルフェニル）−１，３
，４−オキサジアゾール（略称：ＰＢＤ）、１，３−ビス［５−（ｐ−ｔｅｒｔ−ブチル
フェニル）−１，３，４−オキサジアゾール−２−イル］ベンゼン（略称：ＯＸＤ−７）
、３−（４−ｔｅｒｔ−ブチルフェニル）−４−フェニル−５−（４−ビフェニリル）−
１，２，４−トリアゾール（略称：ＴＡＺ）、３−（４−ｔｅｒｔ−ブチルフェニル）−
４−（４−エチルフェニル）−５−（４−ビフェニリル）−１，２，４−トリアゾール（
略称：ｐ−ＥｔＴＡＺ）、バソフェナントロリン（略称：ＢＰｈｅｎ）、バソキュプロイ
ン（略称：ＢＣＰ）等を用いることができる。ここに述べた物質は、主に１０−６ｃｍ２
／Ｖｓ以上の電子移動度を有する物質である。但し、正孔よりも電子の輸送性の高い物質
であれば、上記の物質以外のものを用いてもよい。
【００５６】
なお、有機化合物を含む層として有機化合物と無機化合物との混合層を設ける場合には、
電子輸送性の高い有機化合物と電子を与えやすい無機化合物とを混合させることが好まし
い。このような構成とすることによって、本来内在的なキャリアをほとんど有さない有機
化合物に多くの電子キャリアが発生し、有機化合物は極めて優れた電子注入性・輸送性を
示す。その結果、有機化合物を含む層は優れた導電性を得ることが可能となる。
【００５７】
電子を与えやすい無機化合物として、アルカリ金属酸化物、アルカリ土類金属酸化物、
希土類金属酸化物、アルカリ金属窒化物、アルカリ土類金属窒化物、希土類金属窒化物を
用いることができる。具体的には、リチウム酸化物（ＬｉＯｘ）、ストロンチウム酸化物
（ＳｒＯｘ）、バリウム酸化物（ＢａＯｘ）、エルビウム酸化物（ＥｒＯｘ）、ナトリウ
ム酸化物（ＮａＯｘ）、リチウム窒化物（ＬｉＮｘ）、マグネシウム窒化物（ＭｇＮｘ）
、カルシウム窒化物（ＣａＮｘ）、イットリウム窒化物（ＹＮｘ）、ランタン窒化物（Ｌ
ａＮｘ）等を用いることができる。
【００５８】
さらには、無機化合物として、有機化合物から電子を受け取りやすい無機化合物または
有機化合物に電子を与えやすい無機化合物であれば何でもよく、アルミニウム酸化物（Ａ
ｌＯｘ）、ガリウム酸化物（ＧａＯｘ）、ケイ素酸化物（ＳｉＯｘ）、ゲルマニウム酸化
物（ＧｅＯｘ）、インジウム錫酸化物（ＩＴＯ）等のほか、種々の金属酸化物、金属窒素
化物または金属酸化窒化物を用いることができる。
【００５９】
また、有機化合物を含む層１１３が金属酸化物または金属窒化物の中から選ばれた化合
物と正孔輸送性の高い化合物とから形成される場合、さらに立体障害の大きな（平面構造
とは異なり空間的な広がりを有する構造をもつ）化合物を加えた構成としてもよい。立体
障害の大きな化合物としては、５，６，１１，１２−テトラフェニルテトラセン（略称：
ルブレン）が好ましい。但し、これ以外に、ヘキサフェニルベンゼン、ｔ−ブチルペリレ
ン、９，１０−ジ（フェニル）アントラセン、クマリン５４５Ｔ等も用いることができる
。この他、デンドリマー等も有効である。
【００６０】
さらには、電子輸送性の高い有機化合物で形成される層と、正孔輸送性の高い有機化合
物で形成される層との間に、４−（ジシアノメチレン）−２−メチル−６−［２−（１，
１，７，７−テトラメチルジュロリジン−９−イル）エテニル］−４Ｈ−ピラン（略称：
ＤＣＪＴ）、４−（ジシアノメチレン）−２−ｔｅｒｔ−ブチル−６−［２−（１，１，
７，７−テトラメチルジュロリジン−９−イル）エテニル］−４Ｈ−ピラン、ペリフラン
テン、２，５−ジシアノ−１，４−ビス［２−（１０−メトキシ−１，１，７，７−テト
ラメチルジュロリジン−９−イル）エテニル］ベンゼン、Ｎ，Ｎ’−ジメチルキナクリド
ン（略称：ＤＭＱｄ）、クマリン６、クマリン５４５Ｔ、トリス（８−キノリノラト）ア
ルミニウム（略称：Ａｌｑ３）、９，９’−ビアントリル、９，１０−ジフェニルアント
ラセン（略称：ＤＰＡ）や９，１０−ジ（２−ナフチル）アントラセン（略称：ＤＮＡ）
、２，５，８，１１−テトラ−ｔ−ブチルペリレン（略称：ＴＢＰ）等の発光物質を設け
てもよい。
【００６１】
また、有機化合物を含む層１１３は、蒸着法、電子ビーム蒸着法、スパッタリング法、Ｃ
ＶＤ法等を用いて形成することができる。また、有機化合物と無機化合物とを含む混合層
は、各々の材料を同時に成膜することにより形成することができ、抵抗加熱蒸着同士によ
る共蒸着法、電子ビーム蒸着同士による共蒸着法、抵抗加熱蒸着と電子ビーム蒸着による
共蒸着法、抵抗加熱蒸着とスパッタリングによる成膜、電子ビーム蒸着とスパッタリング
による成膜など、同種、異種の方法を組み合わせて形成することができる。
【００６２】
また、他の有機化合物を含む層１１３の形成方法として、スピンコート法、ゾル−ゲル
法、印刷法または液滴吐出法（インクジェット法やディスペンス法）等を用いてもよいし
、上記方法とこれらを組み合わせてもよい。
【００６３】
また、有機化合物を含む層１１３は、外部からの電気的作用により、記憶素子の導電性
が変化する膜厚とする。有機化合物を含む層１１３の代表的な膜厚は、５ｎｍ〜１００ｎ
ｍ、好ましくは１０ｎｍ〜６０ｎｍとする。
【００６４】
図１（Ａ）に示すように、有機化合物を含む層１１３は、コモン電極１１２の一方側の側
面（テーパー状の側面）に接している。また、有機化合物を含む層１１３に接しているコ
モン電極１１２の側面に対向する第１の電極１０８の側面も有機化合物を含む層１１３に
接している。
【００６５】
また、図１（Ｂ）や図１（Ｃ）に示すように、有機化合物を含む層１１３を挟んで第５の
絶縁層１１４を配置する。第５の絶縁層１１４（隔壁１１４ともよぶ）は、基板面に対し
て垂直な膜厚０．１μｍから０．５μｍで形成する。図１（Ｂ）に示すように、、有機化
合物を含む層１１３は、第１の電極１０８、コモン電極１１２、及び第５の絶縁層１１４
に四方を囲まれているため、有機化合物を含む層１１３に使用する有機材料は流動性の高
い材料でもよい。
【００６６】
図１（Ｂ）では、有機化合物を含む層１１３の上面形状が矩形となっているが、特に限定
されず、正方形や楕円形や円であってもよい。有機化合物を含む層１１３の上面形状は成
膜方法によって左右されやすく、例えば、抵抗加熱蒸着法や電子ビーム蒸着法を用いる場
合、矩形状の開口を有する蒸着マスクを用いると、矩形状の有機化合物を含む層１１３を
得ることができる。こうして、有機化合物を含む層１１３を各メモリセルごとに分離して
形成すると、隣接する各々のメモリセル間において横方向への電界の影響を低減すること
ができる。
【００６７】
また、工程数削減のため、同一工程、同一材料でビット線１０９と第１の電極１０８とコ
モン電極１１２とを形成することが好ましい。また、ビット線１０９と第１の電極１０８
とコモン電極１１２との間隔を精密に制御するため、同じフォトマスクを用いて、ビット
線１０９と第１の電極１０８とコモン電極１１２とをパターニングすることが好ましい。
【００６８】
同一絶縁層上に設ける第１の電極１０８とコモン電極１１２との間隔距離Ｗｂは、基板面
に対して平行であり、０．１μｍ〜０．０５μｍ、好ましくは０．０１μｍ以下が望まし
い。また、一対の電極をなしている第１の電極１０８とコモン電極１１２を含む断面にお
いて電流経路１２０における最短距離が、一対の電極の間隔距離（Ｗｂ）に相当する。第
１の電極１０８とコモン電極１１２との距離間隔を狭めることによって低電圧での書き込
みを行うことができる。すなわち、低消費電力で書き込みを行うことが可能となる。
【００６９】
また、第１の電極１０８及びコモン電極１１２の電極幅の合計幅（Ｗａ＋Ｗｃ）は、有機
化合物を含む層１１３の幅（Ｗｘ）よりも広くすることが好ましい。
【００７０】
ワード線（ゲート線）１０５やビット線１０９や第１の電極１０８やコモン電極１１２は
、蒸着法、スパッタ法、ＣＶＤ法、印刷法、電界メッキ法、無電界メッキ法、液滴吐出法
等を用いて形成する。本発明は、有機化合物を含む層１１３に用いる材料として、耐熱温
度が低い材料を用いる場合に特に有効である。本発明においては、ワード線（ゲート線）
１０５やビット線１０９や第１の電極１０８やコモン電極１１２は有機化合物を含む層１
１３よりも先に形成するため、電極及び配線の形成方法、特に成膜温度が限定されず、様
々な形成方法を用いることができる点が長所である。
【００７１】
ワード線（ゲート線）１０５やビット線１０９や第１の電極１０８やコモン電極１１２の
材料には導電性の高い元素や化合物等を用いる。代表的には、金（Ａｕ）、銀（Ａｇ）、
白金（Ｐｔ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、クロム（Ｃｒ）、モリブデン（
Ｍｏ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、炭素（Ｃ）
、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タンタル（Ｔａ）等から
選ばれた一種の元素または当該元素を複数含む合金を用いることができる。上記元素を複
数含んだ合金としては、例えば、ＡｌとＴｉを含んだ合金、Ａｌ、ＴｉとＣを含んだ合金
、ＡｌとＮｉを含んだ合金、ＡｌとＣを含んだ合金、ＡｌとＮｉとＣを含んだ合金または
ＡｌとＭｏを含んだ合金等を用いることができる。
【００７２】
また、ワード線（ゲート線）１０５やビット線１０９や第１の電極１０８やコモン電極１
１２は、互いに異なる材料を使用してもよい。また、ワード線（ゲート線）１０５やビッ
ト線１０９や第１の電極１０８やコモン電極１１２は、形成方法も互いに異なるものとし
てもよい。
【００７３】
また、パターニング時のエッチング条件を適宜調節することにより、テーパー状の側面
を有するビット線１０９、第１の電極１０８、及びコモン電極１１２を形成することがで
きる。同一工程で形成する場合にはビット線１０９、第１の電極１０８、及びコモン電極
１１２は同じテーパー形状の側面となる。テーパー形状の側面とは、電極またはビット線
の側面の断面が基板面に対し傾斜していることである。好ましくは、基板面に対してビッ
ト線１０９、第１の電極１０８、及びコモン電極１１２の側面は、１０度以上８５度未満
、好ましくは６０度以上８０度以下の傾斜角度（テーパー角）を有する。
【００７４】
図１（Ａ）及び図１（Ｂ）、及び図１（Ｃ）に示す記憶素子は、基板面に平行な方向で有
機化合物を含む層１１３に電圧が印加される構造であり、第１の電極１０８とコモン電極
１１２との距離間隔を狭めることによって、記憶素子の占有面積の縮小化が図れる。
【００７５】
ここで図１（Ａ）、及び図１（Ｂ）、及び図１（Ｃ）に示す記憶素子の作製方法の一例を
以下に説明する。
【００７６】
まず、絶縁表面を有する基板１０１上に第１の絶縁層１０２を形成する。
【００７７】
次いで、第１の絶縁層１０２上に半導体層を形成する。フォトリソグラフィ法などを用
いて選択的に半導体層のエッチングを行って半導体層１０３を形成する。次いで、半導体
層１０３と第１の絶縁層１０２上に第２の絶縁層１０４を形成する。次いで、第２の絶縁
層上に導電層を形成する。フォトリソグラフィ法などを用いて選択的に導電層をエッチン
グしてワード線（ゲート線）１０５を形成する。次いで、ワード線（ゲート線）１０５、
及び第２の絶縁層上に第３の絶縁層１０６を形成する。次いで、第３の絶縁層１０６上に
第４の絶縁層１０７を形成する。次いで、フォトリソグラフィ法などを用いて選択的に第
２の絶縁層、第３の絶縁層、及び第４の絶縁層のエッチングを行って、半導体層１０３に
達する開口を形成する。次いで、第４の絶縁層１０７、及び半導体層１０３に達する開口
上に導電層を形成する。フォトリソグラフィ法などを用いて選択的に導電層をエッチング
してビット線１０９、第１の電極１０８、及びコモン電極１１２を形成する。次に、絶縁
層をビット線１０９、第１の電極１０８、及びコモン電極１１２上に形成し、フォトリソ
グラフィ法などを用いてエッチングを行い、第５の絶縁層１１４を形成する。なお、印刷
法や液滴吐出法を用いれば、エッチング工程を行うことなく第２の絶縁層１０４、第３の
絶縁層１０６、第４の絶縁層１０７、及び第５の絶縁層１１４を形成することが可能であ
る。
【００７８】
次いで、液滴吐出法を用いて、第１の電極１０８と、コモン電極１１２と、第５の絶縁
層１１４とで四方を囲まれた領域に有機物を含む材料液を滴下する。少なくとも第１の電
極１０８と、コモン電極１１２との隙間を埋めるように滴下する。滴下された有機物を含
む材料液は、第１の電極１０８と、コモン電極１１２と、第５の絶縁層１１４とで四方を
囲まれているので固定される。そして、焼成を行って有機化合物を含む層１１３が形成さ
れる。
【００７９】
なお、ここでは有機化合物を含む層１１３を形成する位置が、半導体層１０３と重ならな
い位置とした例を示したが特に限定されず、有機化合物を含む層１１３の位置を半導体層
１０３やゲート線と重なる位置として記憶素子の占有面積縮小を図ってもよい。
【００８０】
こうして得られる図１（Ａ）、及び図１（Ｂ）に示す記憶素子は、ビット線、有機化合
物を含む層１１３を挟む第１の電極１０８、及びコモン電極１１２を同時に形成すること
ができ、工程短縮することができる。
【００８１】
（実施の形態２）
ここでは、図２（Ａ）、及び図２（Ｂ）に図１（Ａ）及び図１（Ｂ）、及び図１（Ｃ）
とは一部異なる記憶素子の例を示す。図２（Ａ）は２つの記憶素子の断面図であり、図２
（Ｂ）は２つの記憶素子の上面図であり、図２（Ｂ）中の鎖線Ｅ―Ｆで切断した図が図２
（Ａ）に対応する。
【００８２】
図２（Ａ）において、図１（Ａ）と同様に、絶縁表面を有する基板２０１上に第１の絶縁
層２０２が設けられ、第１の絶縁層２０２上には半導体層２０３が設けられている。第１
の絶縁層２０２、半導体層２０３上には第２の絶縁層２０４が設けられ、第２の絶縁層２
０４上にはワード線（ゲート線）２０５が設けられている。ワード線（ゲート線）２０５
上には第３の絶縁層２０６が設けられ、第３の絶縁層２０６上には第４の絶縁層２０７が
設けられている。第４の絶縁層２０７上にはビット線２０９、第１の電極２０８及び、コ
モン電極２１２が設けられている。ビット線２０９、第１の電極２０８及び、コモン電極
２１２は同じ材料で形成されている。第２の絶縁層２０４、第３の絶縁層２０６及び、第
４の絶縁層２０７には半導体層２０３に達する左右一対の開口（コンタクトホール）が設
けられている。この開口を覆うようにビット線２０９、と第１の電極２０８がそれぞれ設
けられている。同じ層に、即ち第４の絶縁層２０７上にビット線２０９と第１の電極２０
８とコモン電極２１２とを設けている。
【００８３】
半導体層２０３、ゲート線（ワード線）２０５、第１の電極２０８、及びビット線２０９
はトランジスタを構成している。
【００８４】
図２（Ａ）に示す記憶素子は、有機化合物を含む層２１３がビット線２０９の両側面、
第１の電極２０８の両側面、及びコモン電極２１２の両側面を覆って接している。
【００８５】
また、一対の電極をなしている第１の電極２０８とコモン電極２１２を含む断面において
電流経路２２０の最短距離が、一対の電極の間隔距離（Ｗｂ）に相当する。
【００８６】
また、図２（Ｂ）に示すように、有機化合物を含む層２１３は、帯状（ライン状とも呼
ぶ）に形成されている。また、有機化合物を含む層２１３を固定するために絶縁層（隔壁
）を形成してもよく、その場合、有機化合物を含む層２１３と平行な帯状（ライン状とも
呼ぶ）の第５の絶縁層２１４も形成する。第５の絶縁層２１４は有機化合物を含む層２１
３を挟むように形成される。
【００８７】
また、図２（Ｂ）では、有機化合物を含む層２１３の幅は、特に限定されず、第５の絶
縁層２１４の幅よりも有機化合物を含む層２１３の幅を広くしてもよい。
【００８８】
図２（Ｂ）に示す有機化合物を含む層２１３は、図１（Ｂ）の有機化合物を含む層１１３
の上面形状とは異なる構造である。図２（Ａ）及び図２（Ｂ）に示す記憶素子は、有機化
合物を含む層２１３の幅を広くできる構造であるため、有機化合物を含む層２１３の形成
時における位置ズレの許容範囲を広くすることができる。
【００８９】
また、コモン電極２１２とビット線２０９との間にも有機化合物を含む層２１３が配置さ
れるため、隣り合うコモン電極２１２とビット線２０９との間隔距離（Ｗｄ）は、第１の
電極とコモン電極の間隔距離（Ｗｂ）よりも広く、具体的には２μｍ以上することが好ま
しい。間隔距離（Ｗｄ）が間隔距離（Ｗｂ）と同じまたは狭いと、隣り合うコモン電極２
１２とビット線２０９との間が短絡し、記憶素子に書き込み等が行われてしまう可能性が
ある。よって、間隔距離（Ｗｄ）を間隔距離（Ｗｂ）よりも広くすることで誤動作が起き
るのを防ぐことができる。
【００９０】
また、図２（Ａ）に示す記憶素子において、第４の絶縁層２０７、ビット線２０９、第
１の電極２０８、コモン電極２１２、及び有機化合物を含む層２１３を覆うように保護層
を設けてもよい。
【００９１】
また、本実施の形態は、実施の形態１と自由に組み合わせることができる。
【００９２】
（実施の形態３）
ここでは、図３（Ａ）、及び図３（Ｂ）に図１（Ａ）及び図１（Ｂ）、及び図１（Ｃ）と
は一部異なる記憶素子の例を示す。図３（Ａ）は２つの記憶素子の断面図であり、図３（
Ｂ）は２つの記憶素子の上面図であり、図３（Ｂ）中の鎖線Ｇ―Ｈで切断した図が図３（
Ａ）に対応する。
【００９３】
図３（Ａ）において、図１（Ａ）と同様に、絶縁表面を有する基板３０１上に第１の絶縁
層３０２が設けられ、第１の絶縁層３０２上には半導体層３０３が設けられている。第１
の絶縁層３０２、半導体層３０３上には第２の絶縁層３０４が設けられ、第２の絶縁層３
０４上にはワード線（ゲート線）３０５が設けられている。ワード線（ゲート線）３０５
上には第３の絶縁層３０６が設けられ、第３の絶縁層３０６上には第４の絶縁層３０７が
設けられている。第４の絶縁層３０７上にはビット線３０９、第１の電極３０８及び、コ
モン電極３１２が設けられている。ビット線３０９、第１の電極３０８及び、コモン電極
３１２は同じ材料で形成されている。第２の絶縁層３０４、第３の絶縁層３０６及び、第
４の絶縁層３０７には半導体層３０３に達する左右一対の開口（コンタクトホール）が合
計６個設けられている。この開口を覆うようにビット線３０９、及び第１の電極３０８が
設けられている。同じ層に、即ち第４の絶縁層３０７上にビット線３０９と第１の電極３
０８とコモン電極３１２とを設けている。また、図３（Ｂ）に示すように、第４の絶縁層
３０７上に有機化合物を含む層３１３を挟むように一対の第５の絶縁層（隔壁）３１４も
設ける。
【００９４】
半導体層３０３、ゲート線（ワード線）３０５、第１の電極３０８、及びビット線３０９
はトランジスタを構成している。
【００９５】
図３（Ａ）及び図３（Ｂ）に示す記憶素子では、有機化合物を含む層３１３の形状は、図
１（Ａ）の有機化合物を含む層１１３の断面形状及び上面形状とは異なる。図１（Ａ）に
おいては、有機化合物を含む層１１３が第１の電極１０８、及びコモン電極１１２の側面
のみに接する例であるが、図３（Ａ）においては、有機化合物を含む層３１３が第１の電
極３０８、及びコモン電極３１２の側面、及び上面の一部（上端部）と接している。有機
化合物を含む層３１３の上面形状は少なくとも一辺の長さがＷｘである矩形である。
【００９６】
また、図３（Ａ）に示す記憶素子において、ビット線３０９、第１の電極３０８、コモ
ン電極３１２、及び有機化合物を含む層３１３を覆うように保護層を設けてもよい。図３
（Ａ）及び（Ｂ）に示す記憶素子は、確実に一対の電極間を有機化合物を含む層で埋める
ことができる。そのため、どの記憶素子でも均一の抵抗を持つようにすることができ、一
対の電極間の抵抗が記憶素子毎でばらつくのを防ぐことができる。また、有機化合物を含
む層３１３をフォトリソグラフィ法等を用いてエッチングにより形成する際は、図１（Ａ
）〜（Ｃ）に示す構成よりもエッチングしやすい。
【００９７】
また、本実施の形態は、実施の形態１、または実施の形態２と自由に組み合わせること
ができる。
【００９８】
（実施の形態４）
ここでは、図４（Ａ）、及び図４（Ｂ）に図１（Ａ）及び図１（Ｂ）、及び図１（Ｃ）と
は一部異なる記憶素子の例を示す。図４（Ａ）は２つの記憶素子の断面図であり、図４（
Ｂ）は２つの記憶素子の上面図であり、図４（Ｂ）中の鎖線Ｊ―Ｋで切断した図が図４（
Ａ）に対応する。
【００９９】
図４（Ａ）において、図１（Ａ）と同様に、絶縁表面を有する基板４０１上に第１の絶縁
層４０２が設けられ、第１の絶縁層４０２上には半導体層４０３が設けられている。第１
の絶縁層４０２、半導体層４０３上には第２の絶縁層４０４が設けられ、第２の絶縁層４
０４上にはワード線（ゲート線）４０５が設けられている。ワード線（ゲート線）４０５
上には第３の絶縁層４０６が設けられ、第３の絶縁層４０６上には第４の絶縁層４０７が
設けられている。第４の絶縁層４０７上にはビット線４０９、第１の電極４０８及び、コ
モン電極４１２が設けられている。ビット線４０９、第１の電極４０８及び、コモン電極
４１２は同じ材料で形成されている。第２の絶縁層４０４、第３の絶縁層４０６及び、第
４の絶縁層４０７には半導体層４０３に達する左右一対の開口（コンタクトホール）が設
けられている。この開口を覆うようにビット線４０９、及び第１の電極４０８が設けられ
ている。同じ層に、即ち第４の絶縁層４０７上にビット線４０９と第１の電極４０８とコ
モン電極４１２とを設けている。
【０１００】
半導体層４０３、ゲート線（ワード線）４０５、第１の電極４０８、及びビット線４０９
はトランジスタを構成している。
【０１０１】
有機化合物を含む層４１３の材料として、硬化の早い材料を用いることが望ましい。硬化
の早い材料を用いることによって、図１（Ｂ）に示すような第５の絶縁層１１４を設けな
くともよい。また、蒸着法によって蒸着マスクを用いて選択的に有機化合物を含む層４１
３を形成する場合にも図１（Ｂ）に示すような第５の絶縁層１１４を設けなくともよい。
【０１０２】
図４（Ａ）に示す記憶素子は、有機化合物を含む層４１３がビット線４０９の両側面、
第１の電極４０８の両側面、及びコモン電極４１２の両側面を覆って接している。
【０１０３】
また、図４（Ｂ）に示すように、有機化合物を含む層４１３は、帯状（ライン状とも呼
ぶ）に形成されている。また、図１（Ｂ）に示すような一対の第５の絶縁層１１４を形成
してもよく、その場合、有機化合物を含む層４１３と平行な帯状（ライン状とも呼ぶ）に
第５の絶縁層も形成する。
【０１０４】
図４（Ｂ）に示す記憶素子では、有機化合物を含む層４１３の上面形状は、図１（Ｂ）の
有機化合物を含む層１１３の上面形状とは異なる構造である。図４（Ａ）及び図４（Ｂ）
に示す記憶素子は、有機化合物を含む層４１３の幅を広くできる構造であるため、有機化
合物を含む層４１３の形成時における位置ズレの許容範囲を広くすることができる。
【０１０５】
また、図４（Ａ）に示す記憶素子において、第４の絶縁層４０７、ビット線４０９、第
１の電極４０８、コモン電極４１２、及び有機化合物を含む層４１３を覆うように保護層
を設けてもよい。
【０１０６】
また、本実施の形態は、実施の形態１、実施の形態２または実施の形態３と自由に組み
合わせることができる。
【０１０７】
（実施の形態５）
ここでは、図５（Ａ）、及び図５（Ｂ）に図１（Ａ）及び図１（Ｂ）、及び図１（Ｃ）
とは一部異なる記憶素子の例を示す。図５（Ａ）は３つの記憶素子の断面図であり、図５
（Ｂ）は３つの記憶素子の上面図であり、図５（Ｂ）中の鎖線Ｌ―Ｍで切断した図が図５
（Ａ）に対応する。
【０１０８】
図５（Ａ）において、図１（Ａ）と同様に、絶縁表面を有する基板５０１上に第１の絶縁
層５０２が設けられ、第１の絶縁層５０２上には半導体層５０３が設けられている。
【０１０９】
第１の絶縁層５０２、半導体層５０３上には第２の絶縁層５０４が設けられ、第２の絶縁
層５０４上にはワード線（ゲート線）５０５が設けられている。ワード線（ゲート線）５
０５上には第３の絶縁層５０６が設けられ、第３の絶縁層５０６上には第４の絶縁層５０
７が設けられている。第４の絶縁層５０７上にはビット線５０９、接続電極５０８が設け
られている。
【０１１０】
ビット線５０９、及び接続電極５０８は同じ材料で形成されている。第２の絶縁層５０４
、第３の絶縁層５０６及び、第４の絶縁層５０７には半導体層５０３に達する左右一対の
開口（コンタクトホール）が設けられている。この開口を覆うようにビット線５０９、及
び接続電極５０８が設けられている。第４の絶縁層５０７、ビット線５０９、及び接続電
極５０８上には第５の絶縁層５１０が設けられている。
【０１１１】
第５の絶縁層５１０上には第１の電極５１１、コモン電極（第２の電極）５１２が設けら
れている。第１の電極５１１、及びコモン電極５１２は同じ材料で形成されている。第５
の絶縁層５１０には接続電極５０８に達する開口（コンタクトホール）が設けられている
。この開口を覆うように第１の電極５１１が設けられている。即ち、同一絶縁層上に第１
の電極５１１とコモン電極５１２を設けている。
【０１１２】
半導体層５０３、ゲート線（ワード線）５０５、接続電極５０８、及びビット線５０９は
トランジスタを構成している。
【０１１３】
また、図５（Ｂ）に示すように、有機化合物を含む層５１３を挟んで第６の絶縁層（隔壁
）５１４を配置する。第６の絶縁層５１４は、基板面に対して垂直な方向において膜厚０
．１μｍから０．５μｍを有するように形成する。図５（Ｂ）に示すように、有機化合物
を含む層５１３に使用する有機材料は、有機化合物を含む層５１３が第１の電極５１１、
コモン電極５１２、及び第６の絶縁層５１４に四方を囲まれているため、流動性の高い材
料でもよい。
【０１１４】
本実施形態の記憶素子は、第５の絶縁層５１０を設けることによってトランジスタと重ね
て設けることができ、素子の集積化が図れる。隣接する記憶素子間の距離を短くでき、さ
らなる微細化が期待できる。
【０１１５】
また、図５（Ａ）に示す記憶素子において、第５の絶縁層５１０、第１の電極５１１、
コモン電極５１２、及び有機化合物を含む層５１３を覆うように保護層を設けてもよい。
【０１１６】
また、本実施の形態は、実施の形態１、実施の形態２、実施の形態３、または実施の形
態４と自由に組み合わせることができる。
【０１１７】
（実施の形態６）
ここでは、図６（Ａ）、及び図６（Ｂ）に図１（Ａ）及び図１（Ｂ）、及び図１（Ｃ）と
は一部異なる記憶素子の例を示す。図６（Ａ）は記憶素子の断面図であり、図６（Ｂ）は
図６（Ａ）に対応する上面図である。
【０１１８】
図６（Ａ）において、図１（Ａ）と同様に、絶縁表面を有する基板１３０１上に第１の絶
縁層１３０２が設けられ、第１の絶縁層１３０２上には半導体層１３０３が設けられてい
る。第１の絶縁層１３０２、半導体層１３０３上には第２の絶縁層１３０４が設けられ、
第２の絶縁層１３０４上にはワード線（ゲート線）１３０５が設けられている。ワード線
（ゲート線）１３０５上には第３の絶縁層１３０６が設けられている。第２の絶縁層１３
０４、第３の絶縁層１３０６には半導体層１３０３に達する左右一対の開口（コンタクト
ホール）が設けられている。第３の絶縁層１３０６上にはこの開口を覆うようにビット線
１３０９、接続電極１３０８が設けられている。ビット線１３０９、及び接続電極１３０
８は同じ材料で形成されている。第３の絶縁層１３０６、ビット線１３０９、接続電極１
３０８上には第４の絶縁層１３０７が設けられている。第４の絶縁層１３０７には接続電
極に達する開口（コンタクトホール）が設けられている。第４の絶縁層１３０７上にはこ
の開口を覆うように第１の電極１３１１、及びコモン電極（第２の電極）１３１２が設け
られている。
【０１１９】
半導体層１３０３、ゲート線（ワード線）１３０５、接続電極１３０８、及びビット線１
３０９はトランジスタ１３１５を構成している。
【０１２０】
本実施の形態では、記憶素子を第４の絶縁層１３０７を介して、トランジスタ１３１５と
重ねることができる。これにより有機化合物を含む層１３１３をトランジスタ１３１５の
上方に形成することができる。従って、隣接する記憶素子間の距離を短くでき、さらなる
微細化が期待できる。
【０１２１】
図６（Ａ）においては、有機化合物を含む層１３１３が第１の電極１３１１、及びコモン
電極１３１２の側面と接している。
【０１２２】
また、図６（Ｂ）に示すように、有機化合物を含む層１３１３を挟んで一対の第５の絶縁
層（隔壁）１３１４を配置する。一対の第５の絶縁層１３１４は、基板面に対して垂直な
方向において膜厚０．１μｍから０．５μｍを有するように形成する。図６（Ｂ）に示す
ように、有機化合物を含む層１３１３に使用する有機材料は、有機化合物を含む層１３１
３が第１の電極１３１１、コモン電極１３１２、及び一対の第５の絶縁層１３１４に四方
を囲まれているため、流動性の高い材料でもよい。
【０１２３】
また、図６（Ａ）に示す記憶素子において、第１の電極１３１１、コモン電極１３１２
、及び有機化合物を含む層１３１３を覆うように保護層を設けてもよい。
【０１２４】
また、本実施の形態は、実施の形態１、実施の形態２、実施の形態３、実施の形態４、
または実施の形態５と自由に組み合わせることができる。
【０１２５】
（実施の形態７）
本実施の形態では、図７（Ａ）及び図７（Ｂ）に示す等価回路を用いて本発明の半導体
装置を説明する。
【０１２６】
本実施の形態で示す記憶装置の一構成例は、カラムデコーダ８０１、ローデコーダ８０２
、読み出し回路８０４、書き込み回路８０５、セレクタ８０３、メモリセルアレイ８２２
を有する。メモリセルアレイ８２２はビット線Ｂｍ（１≦ｍ≦ｘ）、ワード線Ｗｎ（１≦
ｎ≦ｙ）、ビット線とワード線との交点にｘ×ｙ個のメモリセル８２１を有する。
【０１２７】
メモリセル８２１は、ビット線Ｂｘ（１≦ｘ≦ｍ）を構成する第１の配線と、ワード線
Ｗｙ（１≦ｙ≦ｎ）を構成する第２の配線と、トランジスタ８４０と、記憶素子８４１と
を有する。記憶素子８４１は、実施の形態１〜６のように、水平に並べて配置された一対
の導電層の間に、有機化合物を含む層が挟まれた構造を有する。なお、ここで示す記憶装
置８１６の構成はあくまで一例であり、センスアンプ、出力回路、バッファ等の他の回路
を有していてもよいし、書き込み回路をビット線駆動回路に設けてもよい。
【０１２８】
カラムデコーダ８０１はメモリセルアレイの行を指定するアドレス信号を受けて、指定行
のセレクタ８０３に信号を与える。セレクタ８０３はカラムデコーダ８０１の信号を受け
て指定行のビット線を選択する。ローデコーダ８０２はメモリセルアレイの列を指定する
アドレス信号を受けて、指定列のワード線を選択する。上記動作によりアドレス信号に対
応する一つのメモリセル８２１が選択される。読み出し回路８０４は選択されたメモリセ
ルの記憶素子が有するデータを読み出し、増幅して出力する。書き込み回路８０５は書き
込みに必要な電圧を生成し、選択されたメモリセルの記憶素子に電圧を印加することでデ
ータの書き込みを行う。
【０１２９】
図７（Ｂ）に本発明の記憶装置が有する書き込み回路８０５の構成を示す。書き込み回路
８０５は電圧発生回路８１１、タイミング制御回路８１２、スイッチＳＷ０、ＳＷ１、出
力端子Ｐｗを有する。電圧発生回路８１１は昇圧回路等で構成され、書き込みに必要な電
圧Ｖ１を生成し、出力Ｐａから出力する。タイミング制御回路８１２は、書き込み制御信
号（ＷＥと記載する）、データ信号（ＤＡＴＡと記載する）、クロック信号（ＣＬＫと記
載する）等からスイッチＳＷ０、ＳＷ１をそれぞれ制御する信号Ｓ０、Ｓ１を生成し、そ
れぞれ出力Ｐ０、Ｐ１から出力する。スイッチＳＷ０は接地との接続、スイッチＳＷ１は
電圧発生回路８１１の出力Ｐａとの接続、スイッチがいずれかの接続状態となるかによっ
て、書き込み回路の出力Ｐｗからの出力電圧Ｖｗｒｉｔｅを切り替えることができる。
【０１３０】
次に記憶素子の導電性を変化させない初期状態を「０」とし、記憶素子の導電性を変化さ
せる短絡状態の場合を「１」としたときの書き込み動作について説明する。まず入力信号
ＷＥがＨｉｇｈレベルになると、行を指定するアドレス信号を受けたカラムデコーダ８０
１は指定行のセレクタ８０３に信号を与え、セレクタ８０３は指定行のビット線と書き込
み回路の出力Ｐｗとを電気的に接続する。指定されていないビット線は非接続（フローテ
ィングと記載する）状態となっている。書き込み回路の出力電圧ＶｗｒｉｔｅはＶ１であ
り、指定行のビット線に電圧Ｖ１が印加される。同様に列を指定するアドレス信号を受け
たローデコーダ８０２は指定列のワード線に電圧Ｖ２を印加し、指定されていないワード
線に０Ｖを印加する。上記動作によりアドレス信号に対応する一つの記憶素子８４１が選
択される。このとき記憶素子８４１の第２の電極には、０Ｖが印加される。
【０１３１】
同時にＨｉｇｈレベルのデータ信号ＤＡＴＡを受けることにより、電圧発生回路８１１は
電圧Ｖ１を生成し、出力Ｐａから出力することができる。タイミング制御回路８１２は入
力信号ＷＥ、ＤＡＴＡ、ＣＬＫ、電源電位（ＶＤＤ）等から、スイッチＳＷ０、ＳＷ１を
制御する信号Ｓ０＝Ｌｏｗ、Ｓ１＝Ｈｉｇｈを生成し、出力Ｐ０、Ｐ１から出力すること
ができる。当該信号Ｓ０、Ｓ１によりスイッチＳＷ０はオフ、ＳＷ１はオンとなり、書き
込み回路８０５は出力Ｐｗから出力電圧Ｖｗｒｉｔｅとして電圧Ｖ１を出力することがで
きる。
【０１３２】
選択された記憶素子は、上記動作によりワード線に電圧Ｖ２が印加され、ビット線に電圧
Ｖ１が印加され、第２の電極に０Ｖが印加されることとなる。すると薄膜トランジスタの
不純物領域が導通して、ビット線の電圧Ｖ１が記憶素子の第１の電極に印加される。その
結果、記憶素子の導電性が変化し、短絡状態となり「１」が書き込まれる。
【０１３３】
また入力信号ＷＥがＬｏｗレベル（書き込み不許可となる低い電圧）になると、全てのワ
ード線は０Ｖとなり、全てのビット線と記憶素子の第２の電極はフローティング状態とな
る。このときタイミング制御回路８１２は信号Ｓ０、Ｓ１としてそれぞれＬｏｗを生成し
、出力Ｐ０、Ｐ１から出力し、出力Ｐｗはフローティング状態となる。上記動作により、
「１」の書き込みは終了する。
【０１３４】
次に、「０」の書き込みを説明する。「０」の書き込みは記憶素子の導電性を変化させな
い書き込みであり、これは記憶素子に電圧を印加しない、つまり初期状態を維持すること
で実現される。まず「１」の書き込みと同様に入力信号ＷＥがＨｉｇｈレベル（書き込み
許可となる高い電圧）になると、行を指定するアドレス信号を受けたカラムデコーダ８０
１は指定行のセレクタに信号を与え、セレクタ８０３は指定行のビット線を書き込み回路
の出力Ｐｗに接続する。このとき指定されていないビット線はフローティング状態となる
。同様に列を指定するアドレス信号を受けたローデコーダ８０２は指定列のワード線に電
圧Ｖ２を印加し、指定されていないワード線に０Ｖを印加する。上記動作によりアドレス
信号に対応する一つの記憶素子８０７が選択される。このとき記憶素子８４１の第２の電
極には、０Ｖが印加される。
【０１３５】
同時にＬｏｗレベルの入力信号ＤＡＴＡを受け、タイミング制御回路８１２はそれぞれ制
御信号Ｓ０＝Ｈｉｇｈ、Ｓ１＝Ｌｏｗレベルを生成し、当該制御信号を出力Ｐ０、Ｐ１か
らそれぞれ出力する。当該制御信号によりスイッチＳＷ０はオン、ＳＷ１はオフとなり、
出力Ｐｗから出力電圧Ｖｗｒｉｔｅとして０Ｖを出力する。
【０１３６】
選択された記憶素子は、上記動作によりワード線にＶ２が印加され、ビット線と共通電極
（第２の電極）に０Ｖが印加される。すると記憶素子には電圧が印加されず、導電性は変
化しないので、初期状態である「０」を維持する。
【０１３７】
入力信号ＷＥがＬｏｗレベルになると、全てのワード線は０Ｖ、全てのビット線と第２の
電極はフローティング状態となる。同時にタイミング制御回路８１２は信号Ｓ０、Ｓ１は
Ｌｏｗを生成して、それぞれ出力Ｐ０、Ｐ１から出力し、出力Ｐｗｒｉｔｅはフローティ
ング状態となる。上記動作により、「０」の書き込みは終了する。
【０１３８】
このようにして「１」又は「０」の書き込み、及び書き込みを終了することができる。
【０１３９】
また、メモリセルアレイ８２２は、絶縁表面を有する基板上にスイッチング素子として機
能するトランジスタ８４０および当該トランジスタ８４０に接続された記憶素子８４１と
を複数有している。
【０１４０】
図７（Ａ）及び図７（Ｂ）に示すように、メモリセル８２１はトランジスタ８４０と記憶
素子８４１とを有する。本明細書の添付図において記憶素子８２１は長方形を用いて表す
。トランジスタ８４０はゲート電極にワード線が接続され、トランジスタの一方の高濃度
不純物領域にビット線が接続され、トランジスタのもう一方の高濃度不純物領域に記憶素
子８４１の第１の電極が接続されている。記憶素子の第２の電極はメモリセルアレイ内の
全ての記憶素子の第２の電極と導通しており、記憶装置の動作時、つまり書き込み時、読
み出し時に一定の電圧が印加される。したがって、本明細書において第２の電極を共通電
極と記載する場合がある。
【０１４１】
また、本実施の形態は、実施の形態１、実施の形態２、実施の形態３、実施の形態４、
実施の形態５、または実施の形態６と自由に組み合わせることができる。
【０１４２】
（実施の形態８）
本実施の形態の半導体装置の構成について、図８を参照して説明する。図８に示すように
、本発明の半導体装置１５２０は、非接触でデータを交信する機能を有し、電源回路１５
１１、クロック発生回路１５１２、データ復調／変調回路１５１３、他の回路を制御する
制御回路１５１４、インターフェイス回路１５１５、記憶回路１５１６、データバス１５
１７、アンテナ（アンテナコイル）１５１８、センサ１５２３ａ、センサ回路１５２３ｂ
を有する。
【０１４３】
電源回路１５１１は、アンテナ１５１８から入力された交流信号を基に、半導体装置１５
２０の内部の各回路に供給する各種電源を生成する回路である。クロック発生回路１５１
２は、アンテナ１５１８から入力された交流信号を基に、半導体装置１５２０の内部の各
回路に供給する各種クロック信号を生成する回路である。データ復調／変調回路１５１３
は、リーダライタ１５１９と交信するデータを復調／変調する機能を有する。制御回路１
５１４は、記憶回路１５１６を制御する機能を有する。アンテナ１５１８は、電波の送受
信を行う機能を有する。リーダライタ１５１９は、半導体装置との交信、制御及びそのデ
ータに関する処理を制御する。なお、半導体装置は上記構成に制約されず、例えば、電源
電圧のリミッタ回路や暗号処理専用ハードウエアといった他の要素を追加した構成であっ
てもよい。
【０１４４】
記憶回路１５１６は、記憶素子として実施の形態１〜６で述べた、外部からの電気的作用
により変化する有機化合物を含む層が一対の導電層間に挟まれた記憶素子を有する。なお
、記憶回路１５１６は、一対の導電層間に有機化合物を含む層が挟まれた記憶素子のみを
有していてもよいし、他の構成の記憶回路を有していてもよい。他の構成の記憶回路とは
、例えば、ＤＲＡＭ、ＳＲＡＭ、ＦｅＲＡＭ、マスクＲＯＭ、ＰＲＯＭ、ＥＰＲＯＭ、Ｅ
ＥＰＲＯＭ及びフラッシュメモリから選択される１つ又は複数に相当する。
【０１４５】
センサ１５２３ａは抵抗素子、容量結合素子、誘導結合素子、光起電力素子、光電変換素
子、熱起電力素子、トランジスタ、サーミスタ、ダイオードなどの半導体素子で形成され
る。センサ回路１５２３ｂはインピーダンス、リアクタンス、インダクタンス、電圧又は
電流の変化を検出し、アナログ／デジタル変換（Ａ／Ｄ変換）して制御回路１５１４に信
号を出力する。
【０１４６】
また、本実施の形態は、実施の形態１、実施の形態２、実施の形態３、実施の形態４、実
施の形態５、実施の形態６、または実施の形態７と自由に組み合わせることができる。
【０１４７】
（実施の形態９）
本発明により無線チップとして機能する半導体装置を形成することができる。無線チップ
の用途は広範にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類（運
転免許証や住民票等、図１０（Ａ）参照）、包装用容器類（包装紙やボトル等、図１０（
Ｃ）参照）、記録媒体（ＤＶＤソフトやビデオテープ等、図１０（Ｂ）参照）、乗物類（
自転車等、図１０（Ｄ）参照）、身の回り品（鞄や眼鏡等）、食品類、植物類、動物類、
人体、衣類、生活用品類、電子機器等の商品や荷物の荷札（図１０（Ｅ）、図１０（Ｆ）
参照）等の物品に設けて使用することができる。電子機器とは、液晶表示装置、ＥＬ表示
装置、テレビジョン装置（単にテレビ、テレビ受像機、テレビジョン受像機とも呼ぶ）及
び携帯電話等を指す。
【０１４８】
本発明の半導体装置９２１０は、プリント基板に実装したり、表面に貼ったり、埋め込ん
だりして、物品に固定される。例えば、本なら紙に埋め込んだり、有機樹脂からなるパッ
ケージなら当該有機樹脂に埋め込んだりして、各物品に固定される。本発明の半導体装置
９２１０は、小型、薄型、軽量を実現するため、物品に固定した後も、その物品自体のデ
ザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、証書類等
に本発明の半導体装置９２１０を設けることにより、認証機能を設けることができ、この
認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒体、
身の回り品、食品類、衣類、生活用品類、電子機器等に本発明の半導体装置を設けること
により、検品システム等のシステムの効率化を図ることができる。
【０１４９】
次に、本発明の半導体装置を実装した電子機器の一態様について図面を参照して説明する
。ここで例示する電子機器は携帯電話機であり、筐体２７００、２７０６、パネル２７０
１、ハウジング２７０２、プリント配線基板２７０３、操作ボタン２７０４、バッテリ２
７０５を有する（図９参照）。パネル２７０１はハウジング２７０２に脱着自在に組み込
まれ、ハウジング２７０２はプリント配線基板２７０３に嵌着される。ハウジング２７０
２はパネル２７０１が組み込まれる電子機器に合わせて、形状や寸法が適宜変更される。
プリント配線基板２７０３には、パッケージングされた複数の半導体装置が実装されてお
り、このうちの１つとして、本発明の半導体装置を用いることができる。プリント配線基
板２７０３に実装される複数の半導体装置は、コントローラ、中央処理ユニット（ＣＰＵ
、Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）、メモリ、電源回路、音声処理回
路、送受信回路等のいずれかの機能を有する。
【０１５０】
パネル２７０１は、接続フィルム２７０８を介して、プリント配線基板２７０３と固定さ
れる。上記のパネル２７０１、ハウジング２７０２、プリント配線基板２７０３は、操作
ボタン２７０４やバッテリ２７０５と共に、筐体２７００、２７０６の内部に収納される
。パネル２７０１が含む画素領域２７０９は、筐体２７００に設けられた開口窓から視認
できるように配置されている。
【０１５１】
上記の通り、本発明の半導体装置は、小型、薄型、軽量であることを効果としており、上
記効果により、電子機器の筐体２７００、２７０６内部の限られた空間を有効に利用する
ことができる。
【０１５２】
また、本発明の半導体装置は、外部からの電気的作用により変化する有機化合物を含む層
が一対の導電層に挟まれた単純な構造の記憶素子を有するため、安価な半導体装置を用い
た電子機器を提供することができる。また、本発明の半導体装置は高集積化が容易なため
、大容量の記憶回路を有する半導体装置を用いた電子機器を提供することができる。本発
明の半導体装置が有する記憶素子として、実施の形態１〜６で述べた記憶素子を用いるこ
とができる。
【０１５３】
また、本発明の半導体装置が有する記憶装置は、外部からの電気的作用によりデータの書
き込みを行うものであり、不揮発性であって、データの追記が可能である。上記特徴によ
り、書き換えによる偽造を防止することができ、新たなデータを追加して書き込むことが
できる。従って、高機能化と高付加価値化を実現した半導体装置を用いた電子機器を提供
することができる。
【０１５４】
なお、筐体２７００、２７０６は、携帯電話機の外観形状を一例として示したものであり
、本実施の形態に係る電子機器は、その機能や用途に応じて様々な態様に変容しうる。
【０１５５】
また、本実施の形態は、実施の形態１、実施の形態２、実施の形態３、実施の形態４、実
施の形態５、実施の形態６、実施の形態７、または実施の形態８と自由に組み合わせるこ
とができる。
【符号の説明】
【０１５６】
１０１：絶縁表面を有する基板
１０２：第１の絶縁層
１０３：半導体層
１０４：第２の絶縁層
１０５：ワード線（ゲート線）
１０６：第３の絶縁層
１０７：第４の絶縁層
１０８：第１の電極
１０９：ビット線
１１２：コモン線
１１３：有機化合物を含む層
１１４：第５絶縁層（隔壁）
１２０：電流経路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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