(57)【特許請求の範囲】
【請求項１】
半導体基板に形成され、素子分離領域により画定された第１の素子領域と、
前記第１の素子領域上に形成された第１のゲート電極と、前記第１のゲート電極の第１の側における前記第１の素子領域に形成された第１のソース領域と、前記第１のゲート電極の前記第１の側と反対の第２の側における前記第１の素子領域に形成された第１のドレイン領域とを有する第１導電型の第１のトランジスタと、
前記第１のゲート電極の前記第１の側における前記素子分離領域上に、前記第１のゲート電極と並行するように形成された第１のパターンと、
前記第１のトランジスタ及び前記第１のパターンを覆うように前記半導体基板上に形成された絶縁層と、
前記第１のソース領域に達する第１のコンタクトホール内に埋め込まれた第１の導体プラグとを有し、
前記第１の導体プラグは、接地線及び電源線のうちの一方に電気的に接続されており、
前記第１のパターンは、前記接地線及び前記電源線のうちの他方に電気的に接続されており、
前記第１のゲート電極の前記第２の側における前記素子分離領域上に、前記第１のゲート電極と並行するように形成された第２のパターンと、
前記第１のドレイン領域に達する第２のコンタクトホール内に埋め込まれた第２の導体プラグとを更に有し、
前記第２の導体プラグは、信号線に電気的に接続されており、
前記第２のパターンは、電気的にフローティングである
ことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第２のパターンの前記第２の側に形成され、前記素子分離領域により画定された第２の素子領域と、
前記第２のパターンと並行するように前記第２の素子領域上に形成された第２のゲート電極と、前記第２のゲート電極の前記第１の側における前記第２の素子領域に形成された第２のドレイン領域と、前記第２のゲート電極の前記第２の側における前記第２の素子領域に形成された第２のソース領域とを有する前記第１導電型の第２のトランジスタと、
前記第２のゲート電極の前記第２の側における前記素子分離領域上に、前記第２のゲート電極と並行するように形成された第３のパターンと、
前記第２のソース領域に達する第３のコンタクトホール内に埋め込まれた第３の導体プラグとを更に有し、
前記第３の導体プラグは、前記接地線及び前記電源線のうちの前記一方に電気的に接続されており、
前記第３のパターンは、前記接地線及び前記電源線のうちの前記他方に電気的に接続されている
ことを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記第２のパターンの前記第２の側に形成され、前記素子分離領域により画定された第２の素子領域と、
前記第２のパターンと並行するように前記第２の素子領域上に形成された第２のゲート電極と、前記第２のゲート電極の前記第１の側における前記第２の素子領域に形成された第２のドレイン領域と、前記第２のゲート電極の前記第２の側における前記第２の素子領域に形成された第２のソース領域とを有する前記第１導電型の第２のトランジスタと、
前記第２のゲート電極の前記第２の側における前記素子分離領域上に、前記第２のゲート電極と並行するように形成された第３のパターンと、
前記第２のソース領域に達する第３のコンタクトホール内に埋め込まれた第３の導体プラグとを更に有し、
前記第３の導体プラグは、前記接地線及び前記電源線のうちの前記他方に電気的に接続されており、
前記第３のパターンは、前記接地線及び前記電源線のうちの前記一方に電気的に接続されている
ことを特徴とする半導体装置。
【請求項４】
半導体基板に形成され、素子分離領域により画定された第１の素子領域と、
前記第１の素子領域上に形成された第１のゲート電極と、前記第１のゲート電極の第１の側における前記第１の素子領域に形成された第１のソース領域と、前記第１のゲート電極の前記第１の側と反対の第２の側における前記第１の素子領域に形成された第１のドレイン領域とを有する第１導電型の第１のトランジスタと、
前記第１のゲート電極の前記第１の側における前記素子分離領域上に、前記第１のゲート電極と並行するように形成された第１のパターンと、
前記第１のトランジスタ及び前記第１のパターンを覆うように前記半導体基板上に形成された絶縁層と、
前記第１のソース領域に達する第１のコンタクトホール内に埋め込まれた第１の導体プラグとを有し、
前記第１の導体プラグは、接地線及び電源線のうちの一方に電気的に接続されており、
前記第１のパターンは、前記接地線及び前記電源線のうちの他方に電気的に接続されており、
前記第１の素子領域から前記第１のゲート電極の長手方向に離間するように形成され、前記素子分離領域により画定された第２の素子領域と、
前記第２の素子領域上に形成された第２のゲート電極と、前記第２のゲート電極の前記第１の側における前記第２の素子領域に形成された第２のドレイン領域と、前記第２のゲート電極の前記第２の側における前記第２の素子領域に形成された第２のソース領域とを有する前記第１導電型と反対の第２導電型の第２のトランジスタと、
前記第２のゲート電極の前記第２の側における前記素子分離領域上に、前記第２のゲート電極と並行するように形成された第２のパターンと、
前記第２のソース領域に達する第２のコンタクトホール内に埋め込まれた第２の導体プラグとを更に有し、
前記第２の導体プラグは、前記接地線及び前記電源線のうちの前記他方に電気的に接続されており、
前記第２のパターンは、前記接地線及び前記電源線のうちの前記一方に電気的に接続されている
ことを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置において、
前記第１のゲート電極の前記第２の側における前記素子分離領域上に、前記第１のゲート電極と並行するように形成された第３のパターンと、
前記第２のゲート電極の前記第１の側における前記素子分離領域上に、前記第２のゲート電極と並行するように形成された第４のパターンと、
前記第１のドレイン領域に達する第３のコンタクトホール内に埋め込まれた第３の導体プラグと、
前記第２のドレイン領域に達する第４のコンタクトホール内に埋め込まれた第４の導体プラグとを更に有し、
前記第３のパターン及び前記第４のパターンは、電気的にフローティングである
ことを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置において、
前記第３のパターンの前記第２の側に形成され、前記素子分離領域により画定された第３の素子領域と、
前記第３のパターンと並行するように前記第３の素子領域上に形成された第３のゲート電極と、前記第３のゲート電極の前記第１の側における前記第３の素子領域に形成された第３のドレイン領域と、前記第３のゲート電極の前記第２の側における前記第３の素子領域に形成された第３のソース領域とを有する前記第１導電型の第３のトランジスタと、
前記第３のゲート電極の前記第２の側における前記素子分離領域上に、前記第３のゲート電極と並行するように形成された第５のパターンと、
前記第３のソース領域に達する第５のコンタクトホール内に埋め込まれた第５の導体プラグを更に有し、
前記第５の導体プラグは、前記接地線及び前記電源線のうちの前記一方に電気的に接続されており、
前記第５のパターンは、前記接地線及び前記電源線のうちの前記他方に電気的に接続されている
ことを特徴とする半導体装置。
【請求項７】
請求項６記載の半導体装置において、
前記第３の素子領域から前記第３のゲート電極の長手方向に離間するように形成され、前記素子分離領域により画定された第４の素子領域と、
前記第４の素子領域上に形成された第４のゲート電極と、前記第４のゲート電極の前記第１の側における前記第４の素子領域に形成された第４のソース領域と、前記第４のゲート電極の前記第２の側における前記第４の素子領域に形成された第４のドレイン領域とを有する前記第２導電型の第４のトランジスタと、
前記第４のゲート電極の前記第２の側における前記素子分離領域上に、前記第４のゲート電極と並行するように形成された第６のパターンと、
前記第４のソース領域に達する第４のコンタクトホール内に埋め込まれた第４の導体プラグとを更に有し、
前記第４の導体プラグは、前記接地線及び前記電源線のうちの前記他方に電気的に接続されており、
前記第６のパターンは、電気的にフローティングである
ことを特徴とする半導体装置。
【請求項８】
請求項４乃至７のいずれか１項に記載の半導体装置において、
前記第１のゲート電極は、前記第１の素子領域及び前記第２の素子領域に交差するように形成された第１のゲート配線の一部であり、
前記第２のゲート電極は、前記第１のゲート配線の他の一部であり、
前記第３のパターンは、前記第２のパターンの延長線上に配されており、
前記第４のパターンは、前記第１のパターンの延長線上に配されている
ことを特徴とする半導体装置。
【請求項９】
請求項７記載の半導体装置において、
前記第３のゲート電極は、前記第３の素子領域及び前記第４の素子領域に交差するように形成された第２のゲート配線の一部であり、
前記第４のゲート電極は、前記第２のゲート配線の他の一部であり、
前記第６のパターンは、前記第５のパターンの延長線上に位置している
ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
近時、マイクロプロセッサをはじめとするデジタルＬＳＩ（Large Scale Integrated circuit）等において、動作速度の高速化、低消費電力化が図られている。
【０００３】
ＧＨｚ帯の高周波領域で、しかも低電圧でＬＳＩを安定して動作させるためには、ＬＳＩの負荷インピーダンスの急激な変動等に起因して生ずる電源電圧変動を抑制するとともに、電源の高周波ノイズを除去することが極めて重要である。
【０００４】
従来は、例えば半導体装置内にデカップリングキャパシタを設けることにより、電源電圧変動の抑制や、高周波ノイズの除去を図っていた。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００５−１６７０３９号公報
【特許文献２】特開２００８−２３５３５０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、半導体装置内にデカップリングキャパシタを設けることは、半導体装置の小型化等における阻害要因となる。
【０００７】
本発明の目的は、小型化を実現し得る半導体装置を提供することにある。
【課題を解決するための手段】
【０００８】
実施形態の一観点によれば、半導体基板に形成され、素子分離領域により画定された第１の素子領域と、前記第１の素子領域上に形成された第１のゲート電極と、前記第１のゲート電極の第１の側における前記第１の素子領域に形成された第１のソース領域と、前記第１のゲート電極の前記第１の側と反対の第２の側における前記第１の素子領域に形成された第１のドレイン領域とを有する第１導電型の第１のトランジスタと、前記第１のゲート電極の前記第１の側における前記素子分離領域上に、前記第１のゲート電極と並行するように形成された第１のパターンと、前記第１のトランジスタ及び前記第１のパターンを覆うように前記半導体基板上に形成された絶縁層と、前記第１のソース領域に達する第１のコンタクトホール内に埋め込まれた第１の導体プラグとを有し、前記第１の導体プラグは、接地線及び電源線のうちの一方に電気的に接続されており、前記第１のパターンは、前記接地線及び前記電源線のうちの他方に電気的に接続されていることを特徴とする半導体装置が提供される。
【発明の効果】
【０００９】
開示の半導体装置によれば、トランジスタのソース領域に接続された導体プラグを接地線及び電源線のうちの一方に接続する一方、トランジスタのソース領域側に位置するパターンを接地線及び電源線のうちの他方に電気的に接続する。このため、デカップリング容量を形成され、対向面積の大きいデカップリングキャパシタを別個設けることを要しない。従って、半導体装置の小型化を実現することができる。
【図面の簡単な説明】
【００１０】
【図１】第１実施形態による半導体装置を示す平面図である。
【図２】第１実施形態による半導体装置のユニットセルを示す回路図である。
【図３】第１実施形態による半導体装置を示す断面図（その１）である。
【図４】第１実施形態による半導体装置を示す断面図（その２）である。
【図５】第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図６】第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図７】第１実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図８】第１実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図９】第１実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図１０】第１実施形態による半導体装置の製造方法を示す工程断面図（その６）である。
【図１１】第１実施形態による半導体装置の製造方法を示す工程断面図（その７）である。
【図１２】第１実施形態による半導体装置の製造方法を示す工程断面図（その８）である。
【図１３】第１実施形態による半導体装置の製造方法を示す工程断面図（その９）である。
【図１４】第１実施形態による半導体装置の製造方法を示す工程断面図（その１０）である。
【図１５】第２実施形態による半導体装置を示す平面図である。
【図１６】第２実施形態による半導体装置を示す断面図（その１）である。
【図１７】第２実施形態による半導体装置を示す断面図（その２）である。
【図１８】第３実施形態による半導体装置を示す平面図である。
【図１９】第３実施形態による半導体装置を示す断面図（その１）である。
【図２０】第３実施形態による半導体装置を示す断面図（その２）である。
【図２１】第４実施形態による半導体装置を示す平面図である。
【図２２】第４実施形態による半導体装置を示す断面図（その１）である。
【図２３】第４実施形態による半導体装置を示す断面図（その２）である。
【図２４】第５実施形態による半導体装置を示す平面図である。
【図２５】第５実施形態による半導体装置を示す断面図（その１）である。
【図２６】第５実施形態による半導体装置を示す断面図（その２）である。
【図２７】第６実施形態による半導体装置を示す平面図である。
【図２８】第６実施形態による半導体装置を示す断面図（その１）である。
【図２９】第６実施形態による半導体装置を示す断面図（その２）である。
【図３０】第７実施形態による半導体装置を示す平面図である。
【図３１】第７実施形態による半導体装置を示す断面図（その１）である。
【図３２】第７実施形態による半導体装置を示す断面図（その２）である。
【図３３】第８実施形態による半導体装置を示す平面図である。
【図３４】第９実施形態による半導体装置を示す平面図である。
【発明を実施するための形態】
【００１１】
［第１実施形態］
第１実施形態による半導体装置及びその製造方法を図１乃至図１４を用いて説明する。
【００１２】
（半導体装置）
まず、本実施形態による半導体装置を図１乃至図４を用いて説明する。
【００１３】
図１は、本実施形態による半導体装置を示す平面図である。図１における紙面上側は、ＰＭＯＳトランジスタが形成される領域（ＰＭＯＳトランジスタ形成領域）２を示している。図１における紙面下側は、ＮＭＯＳトランジスタが形成される領域（ＮＭＯＳトランジスタ形成領域）４を示している。図２は、本実施形態による半導体装置のユニットセルを示す回路図である。図３は、本実施形態による半導体装置を示す断面図（その１）である。図４は、本実施形態による半導体装置を示す断面図（その２）である。図３（ａ）及び図４（ａ）は、図１のＡ−Ａ′線断面に対応している。図３（ｂ）及び図４（ｂ）は、図１のＢ−Ｂ′線断面に対応している。図３（ｃ）及び図４（ｃ）は、図１のＣ−Ｃ′線断面に対応している。図３（ｄ）及び図４（ｄ）は、図１のＤ−Ｄ′線断面に対応している。
【００１４】
なお、本実施形態による半導体装置には多数のユニットセル６が形成されているが、図１では、多数のユニットセル６のうちの１つを抜き出して示している。
【００１５】
ここでは、ユニットセル６が、ＰＭＯＳトランジスタ３４とＮＭＯＳトランジスタ３６とを有するＣＭＯＳインバータ回路である場合を例に説明する。
【００１６】
図２に示すように、本実施形態によるユニットセル６は、ＰＭＯＳトランジスタ３４とＮＭＯＳトランジスタ３６とを有している。
【００１７】
ＰＭＯＳトランジスタ３４のソースは、電源線５０ａを介して電源電位ＶＤＤに接続される。
【００１８】
ＰＭＯＳトランジスタ３４のドレインとＮＭＯＳトランジスタ３６のドレインとは、電気的に接続されている。
【００１９】
ＮＭＯＳトランジスタ３６のソースは、接地線５０ｂを介して接地電位ＶＳＳに接続される。
【００２０】
ＰＭＯＳトランジスタ３４のゲート及びＮＭＯＳトランジスタ３６のゲートには、入力電圧ＩＮが印加される。
【００２１】
ＰＭＯＳトランジスタ３４のドレイン及びＮＭＯＳトランジスタ３６のドレインには、出力信号線５０ｃが接続されている。
【００２２】
図１及び図３に示すように、半導体基板１０には、素子領域（活性領域）１２ａ、１２ｂを画定する素子分離領域１４が形成されている。半導体基板１０としては、例えばＰ型のシリコン基板が用いられている。素子分離領域１４の材料としては、例えば二酸化シリコンが用いられている。素子領域１２ａは、ＰＭＯＳトランジスタ形成領域２内に形成されている。素子領域１２ｂは、ＮＭＯＳトランジスタ形成領域４内に形成されている。
【００２３】
ＰＭＯＳトランジスタ形成領域２における半導体基板１０には、Ｎ型のウェル１６が形成されている。
【００２４】
ＰＭＯＳトランジスタ形成領域２における半導体基板１０上には、ゲート絶縁膜１８を介してゲート電極２１ａが形成されている。ＮＭＯＳトランジスタ形成領域４における半導体基板１０上には、ゲート絶縁膜１８を介してゲート電極２１ｂが形成されている。
【００２５】
ゲート電極２１ａ及びゲート電極２１ｂは、ＰＭＯＳトランジスタ形成領域２内及びＮＭＯＳトランジスタ形成領域４内に連続的に形成されたゲート配線２０の一部である。ゲート配線２０としては、例えばポリシリコン膜等が用いられている。ゲート配線２０の幅は、例えば３０ｎｍ程度とする。ゲート配線２０の高さは、例えば８０ｎｍ程度とする。
【００２６】
ＰＭＯＳトランジスタ形成領域２におけるゲート配線２０には、Ｐ型のドーパント不純物が導入されており、これにより、ＰＭＯＳトランジスタ３４のゲート電極２１ａが形成されている。ＮＭＯＳトランジスタ形成領域４におけるゲート配線２０には、Ｎ型のドーパント不純物が導入されており、これにより、ＮＭＯＳトランジスタ３６のゲート電極２１ｂが形成されている。ゲート配線２０は、素子領域１２ａ、１２ｂに交差している。
【００２７】
ＰＭＯＳトランジスタ３４のゲート電極２１ａの両側の素子領域１２ａには、エクステンションソース／ドレイン構造の浅い領域を形成する低濃度不純物領域（エクステンション領域）２２が形成されている。
【００２８】
ＮＭＯＳトランジスタ３６のゲート電極２１ｂの両側の素子領域１２ｂには、エクステンションソース／ドレイン構造の浅い領域を形成する低濃度不純物領域（エクステンション領域）２４が形成されている。
【００２９】
ゲート配線２０の側壁部分には、サイドウォール絶縁膜２５が形成されている。
【００３０】
サイドウォール絶縁膜２５が形成されたＰＭＯＳトランジスタ３４のゲート電極２１ａの両側の素子領域１２ａには、エクステンションソース／ドレイン構造の深い領域を形成する高濃度不純物領域２６が形成されている。
【００３１】
低濃度不純物領域２２と高濃度不純物領域２６とにより、ＰＭＯＳトランジスタ３４のソース／ドレイン領域２８Ｓ、２８Ｄが形成されている。ソース領域２８Ｓは、ＰＭＯＳトランジスタ３４のゲート電極２１ａの一方の側、即ち、図１の紙面左側における素子領域１２ａに形成されている。ドレイン領域２８Ｄは、ＰＭＯＳトランジスタ３４のゲート電極２１ａの他方の側、即ち、図１の紙面右側における素子領域１２ａに形成されている。
【００３２】
サイドウォール絶縁膜２５が形成されたＮＭＯＳトランジスタ３６のゲート電極２１ｂの両側の素子領域１２ｂには、エクステンションソース／ドレイン構造の深い領域を形成する高濃度不純物領域３０が形成されている。
【００３３】
低濃度不純物領域２４と高濃度不純物領域３０とにより、ＮＭＯＳトランジスタ３６のソース／ドレイン領域３２Ｓ、３２Ｄが形成されている。ソース領域３２Ｓは、ＮＭＯＳトランジスタ３６のゲート電極２１ｂの一方の側、即ち、図１の紙面左側における素子領域１２ｂに形成されている。ドレイン領域３２Ｄは、ＮＭＯＳトランジスタ３６のゲート電極２１ｂの他方の側、即ち、図１の紙面右側における素子領域１２ｂに形成されている。
【００３４】
こうして、ゲート電極２１ａとソース／ドレイン領域２８Ｓ、２８Ｄとを有するＰＭＯＳトランジスタ３４が形成されている。また、ゲート電極２１ｂとソース／ドレイン領域３２Ｓ、３２Ｄとを有するＮＭＯＳトランジスタ３６が形成されている。
【００３５】
ゲート電極２１ａ、２１ｂの上部、及び、ソース／ドレイン領域２８Ｓ、２８Ｄ、３２Ｓ、３２Ｄ上には、それぞれシリサイド層（図示せず）が形成されている。シリサイド層としては、例えばニッケルシリサイド層やコバルトシリサイド層等が用いられている。
【００３６】
ゲート配線２０の一方の側、即ち、図１の紙面左側における素子分離領域１４上には、ゲート配線２０と並行するようにダミーゲート配線（ダミーゲート電極、ダミーゲートパターン、ダミーパターン、パターン）３８ａが形成されている。ダミーゲート配線３８ａは、素子領域１２ａ、１２ｂの紙面左側に位置している。
【００３７】
ゲート配線２０の他方の側、即ち、図１の紙面右側における素子分離領域１４上には、ゲート配線２０と並行するようにダミーゲート配線（ダミーゲート電極、ダミーゲートパターン、ダミーパターン、パターン）３８ｂが形成されている。ダミーゲート配線３８ｂは、素子領域１２ａ、１２ｂの紙面右側に位置している。
【００３８】
ダミーゲート配線３８ａ、３８ｂは、例えばポリシリコン膜により形成されている。ＰＭＯＳトランジスタ形成領域２内のダミーゲート配線３８ａ、３８ｂには、例えばＰ型のドーパント不純物が導入されている。ＮＭＯＳトランジスタ形成領域４内のダミーゲート電極３８ａ、３８ｂには、例えばＮ型のドーパント不純物が導入されている。ダミーゲート配線３８ａ、３８ｂの幅は、例えば３０ｎｍ程度とする。ダミーゲート配線３８ａ、３８ｂの高さは、例えば８０ｎｍ程度とする。ゲート配線２０とダミーゲート配線３８ａ、３８ｂとの間隔は、例えば１００ｎｍ程度である。
【００３９】
ダミーゲート電極３８ａ、３８ｂの側壁部分にも、サイドウォール絶縁膜２５が形成されている。
【００４０】
ダミーゲート配線３８ａ、３８ｂは、本来、ゲート配線（ゲート電極）２０の加工寸法のばらつきを低減するためのものである。本実施形態では、ダミーゲート配線３８ａは、ゲート配線２０の加工寸法のばらつきを低減するのみならず、後述するように、デカップリング容量を形成するためにも用いられる。
【００４１】
ダミーゲート配線３８ａ、３８ｂとゲート配線２０とは、同一のポリシリコン膜をパターニングすることにより形成されたものである。
【００４２】
ＰＭＯＳトランジスタ３４、ＮＭＯＳトランジスタ３６及びダミーゲート電極３８ａ、３８ｂが形成された半導体基板１０上には、例えば膜厚２００ｎｍのシリコン酸化膜の層間絶縁膜４０が形成されている。
【００４３】
なお、層間絶縁膜４０が、多孔質の低誘電率膜等であってもよい。
【００４４】
層間絶縁膜４０には、ＰＭＯＳトランジスタ３４のソース／ドレイン領域２８Ｓ、２８Ｄに達するコンタクトホール４２と、ＮＭＯＳトランジスタ３６のソース／ドレイン領域３２Ｓ、３２Ｄに達するコンタクトホール４２とがそれぞれ形成されている。また、層間絶縁膜４０には、ダミーゲート配線３８ａに達するコンタクトホール４２が形成されている。また、層間絶縁膜４０には、ＰＭＯＳトランジスタ形成領域２とＮＭＯＳトランジスタ形成領域４との境界部におけるゲート配線２０に達するコンタクトホール４２が形成されている。コンタクトホール４２の径は、例えば５０ｎｍ程度とする。
【００４５】
コンタクトホール４２内には、例えばバリアメタル膜（図示せず）が形成されている。バリアメタル膜としては、例えばＴｉ膜（図示せず）とＴｉＮ膜（図示せず）との積層膜が用いられている。
【００４６】
バリアメタル膜が形成されたコンタクトホール４２内には、例えばタングステン（Ｗ）の導体プラグ４４ａ〜４４ｆが埋め込まれている。導体プラグ４４ａは、ＰＭＯＳトランジスタ３４のソース領域２８Ｓに接続されている。導体プラグ４４ｂは、ＰＭＯＳトランジスタ３４のドレイン領域２８Ｄに接続されている。導体プラグ４４ｃは、ＮＭＯＳトランジスタ３６のソース領域３２Ｓに接続されている。導体プラグ４４ｄは、ＮＭＯＳトランジスタ３６のドレイン領域３２Ｄに接続されている。導体プラグ４４ｅは、ダミーゲート配線３８ａに接続されている。導体プラグ４４ｆは、ゲート配線２０に接続されている。導体プラグ４４ａ〜４４ｄとダミーゲート配線３８ａ、３８ｂとの間隔は、例えば３０ｎｍ程度とする。導体プラグ４４ａ〜４４ｄとゲート配線２０との間隔は、例えば３０ｎｍ程度とする。
【００４７】
導体プラグ４４ａ〜４４ｆが埋め込まれた層間絶縁膜４０上には、例えば膜厚１００ｎｍ程度のシリコン酸化膜の層間絶縁膜４６が形成されている。
【００４８】
層間絶縁膜４６には、配線を埋め込むための溝４８が形成されている。
【００４９】
溝４８内には、例えばバリアメタル膜（図示せず）が形成されている。バリアメタル膜としては、例えばＴａ（タンタル）膜が用いられている。
【００５０】
バリアメタル膜が形成された溝４８内には、例えばＣｕ（銅）の配線５０ａ〜５０ｃ、より具体的には、電源線５０ａ、接地線５０ｂ及び信号線５０ｃが埋め込まれている。配線５０ａ〜５０ｃの幅は、例えば５０ｎｍ程度とする。
【００５１】
電源線５０ａは、導体プラグ４４ａを介してＰＭＯＳトランジスタ３４のソース領域２８Ｓに電気的に接続されている。また、電源線５０ａは、導体プラグ４４ｅを介してダミーゲート電極３８ａに電気的に接続されている。電源線５０ａは、例えば電源電位ＶＤＤ（図２，図４参照）に接続される。
【００５２】
接地線５０ｂは、導体プラグ４４ｃを介してＮＭＯＳトランジスタ３６のソース領域３２Ｓに電気的に接続されている。接地線５０ｂの一部は、ダミーゲート配線３８ａと平行に形成されている。また、接地線５０ｂの他の一部は、ダミーゲート配線３８ａと交差している。接地線５０ｂは、例えば接地電位ＶＳＳ（図２，図４参照）に接続される。
【００５３】
信号線５０ｃは、導体プラグ４４ｂを介してＰＭＯＳトランジスタ３４のドレイン領域２８Ｄに電気的に接続されているとともに、導体プラグ４４ｄを介してＮＭＯＳトランジスタ３６のドレイン領域３２Ｄに電気的に接続されている。
【００５４】
ゲート配線２０の紙面右側に位置しているダミーゲート配線３８ｂは、電気的にフローティングとなっている。
【００５５】
本実施形態において、ダミーゲート配線３８ｂを電気的にフローティングとしているのは、以下のような理由によるものである。
【００５６】
即ち、ドレイン領域２８Ｄ、３２Ｄに接続された導体プラグ４４ｂ、４４ｄは、信号線５０ｃに接続されているものである。導体プラグ４４ｂ、４４ｄに隣接するダミーゲート配線３８ｂを電源電位ＶＤＤや接地電位ＶＳＳに接続した場合には、導体プラグ４４ｂ、４４ｄがダミーゲート電極３８ｂと容量結合してしまい、信号遅延を招いてしまう。そこで、本実施形態では、かかる信号遅延を防止すべく、ドレイン領域２８Ｄ、３２Ｄに接続された導体プラグ４４ｂ、４４ｄに隣接するダミーゲート配線３８ｂについては、電気的にフローティングとしている。
【００５７】
こうして、本実施形態による半導体装置が形成されている。
【００５８】
本実施形態によれば、ダミーゲート配線３８ａが電源電位ＶＤＤに接続されている一方、ＮＭＯＳトランジスタ３６のソース領域３２Ｓに接続された導体プラグ４４ｃが接地電位ＶＳＳに接続されている。このため、本実施形態によれば、ダミーゲート配線３８ａと導体プラグ４４ｃとの間においてデカップリング容量Ｃ１が得られる（図４参照）。
【００５９】
また、本実施形態によれば、ダミーゲート配線３８ａが電源電位ＶＤＤに接続されている一方、接地線５０ｂの一部がダミーゲート配線３８ａと平行に形成されている。このため、ダミーゲート配線３８ａと接地線５０ｂの一部との間においてデカップリング容量Ｃ２が得られる（図４参照）。
【００６０】
また、本実施形態によれば、ダミーゲート配線３８ａが電源電位ＶＤＤに接続されている一方、接地線５０ｂの一部がダミーゲート配線３８ａと交差している。このため、ダミーゲート電極３８ａと接地線５０ｂの一部との間においてデカップリング容量Ｃ３が得られる（図４参照）。
【００６１】
なお、これらのデカップリング容量Ｃ１、Ｃ２、Ｃ３の合計値は、１つのユニットセル６あたり、例えば０．数ｆＦ〜数ｆＦ程度となる。
【００６２】
このように、本実施形態によれば、トランジスタ３４，３６のソース領域２８Ｓ、３２Ｓ側に位置するダミーゲート配線３８ａを電源電位ＶＤＤに接続する一方、ソース領域３２Ｓを接地電位ＶＳＳに接続する。このため、本実施形態によれば、ユニットセル６にデカップリング容量を形成することができる。本実施形態によれば、このようなデカップリング容量が各々のユニットセル６に形成されているため、ユニットセル６と別個に対向面積の大きいデカップリングキャパシタを設けることを要しない。また、ユニットセル６と別個にデカップリングキャパシタを設けるとしても、かかるデカップリングキャパシタを形成するのに要する面積が小さくて済む。従って、本実施形態によれば、半導体装置の小型化を実現することが可能となる。
【００６３】
しかも、本実施形態によれば、トランジスタ３４、３６のドレイン領域２８Ｄ、３２Ｄ側に位置するダミーゲート配線３８ｂは電気的にフローティングとなっている。このため、ドレイン領域２８Ｄ、３２Ｄに接続された導体プラグ４４ｂ、４４ｄがダミーゲート配線３８ｂに容量結合するのを防止し得る。従って、本実施形態によれば、ドレイン領域２８Ｄ、３２Ｄに電気的に接続された信号線５０ｃにおいて信号遅延が生じるのを防止し得る。
【００６４】
（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法を図５乃至図１４を用いて説明する。図５乃至図１４は、本実施形態による半導体装置の製造方法を示す工程断面図である。図５乃至図１４の（ａ）は、図１におけるＡ−Ａ′断面線に対応している。図５乃至図１４の（ｂ）は、図１におけるＢ−Ｂ′断面線に対応している。図５乃至図１４の（ｃ）は、図１におけるＣ−Ｃ′断面線に対応している。図５乃至図１４の（ｄ）は、図１におけるＤ−Ｄ′線に対応している。
【００６５】
まず、図５に示すように、例えばＳＴＩ（Shallow Trench Isolation）法により、半導体基板１０に素子領域１２ａ、１２ｂを画定する素子分離領域１４を形成する。半導体基板１０としては、例えばＰ型のシリコン基板を用いる。こうして、ＰＭＯＳトランジスタ形成領域２内及びＮＭＯＳトランジスタ形成領域４内に、素子分離領域１４により画定された素子領域１２ａ、１２ｂがそれぞれ形成される。
【００６６】
次に、全面に、例えばスパッタリング法により、フォトレジスト膜（図示せず）を形成する。
【００６７】
次に、フォトリソグラフィ技術を用い、ＰＭＯＳトランジスタ形成領域２を露出する開口部（図示せず）を形成する。
【００６８】
次に、フォトレジスト膜をマスクとして、例えばイオン注入法により、半導体基板１０内にＮ型のドーパント不純物を導入する。これにより、ＰＭＯＳトランジスタ形成領域２における半導体基板１０内に、Ｎ型のウェル１６が形成される。
【００６９】
次に、例えばアッシングにより、フォトレジスト膜を除去する。
【００７０】
次に、例えば熱酸化法により、半導体基板１０の表面に、例えばシリコン酸化膜のゲート絶縁膜１８を形成する。
【００７１】
次に、全面に、例えばＣＶＤ（Chemical Vapor Deposition、化学気相堆積）法により、ポリシリコン膜を形成する。ポリシリコン膜は、ゲート配線２０やダミーゲート配線３８ａ、３８ｂとなるものである。
【００７２】
次に、全面に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。
【００７３】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜をゲート配線２０の平面形状及びダミーゲート配線３８ａ、３８ｂの平面形状にパターニングする。
【００７４】
次に、フォトレジスト膜をマスクとしてポリシリコン膜をエッチングする。こうして、ＰＭＯＳトランジスタ形成領域２内及びＮＭＯＳトランジスタ形成領域４内に、ポリシリコン膜により形成されたゲート配線２０（図１参照）が連続的に形成される。ゲート配線２０は、ＰＭＯＳトランジスタ３４のゲート電極２１ａと、ＮＭＯＳトランジスタ３６のゲート電極２１ｂとを含んでいる。ゲート配線２０は、素子領域１２ａ、１２ｂに交差するように形成される。また、素子分離領域１４上に、ゲート配線２０と並行するようにダミーゲート配線３８ａ、３８ｂが形成される。ゲート配線２０の一方の側、即ち、図１における紙面左側に形成されたダミーゲート配線３８ａは、素子分離領域１２ａ、１２ｂよりも紙面左側に位置する。ゲート配線２０の他方の側、即ち、図１における紙面右側に形成されたダミーゲート配線３８ｂは、素子分離領域１２ａ、１２ｂよりも紙面右側に位置する。
【００７５】
この後、例えばアッシングによりフォトレジスト膜を除去する（図６参照）。
【００７６】
次に、全面に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。
【００７７】
次に、フォトリソグラフィ技術を用い、ＰＭＯＳトランジスタ形成領域２を露出する開口部（図示せず）をフォトレジスト膜に形成する。
【００７８】
次に、フォトレジスト膜とゲート電極２１ａとをマスクとし、例えばイオン注入法により、Ｐ型のドーパント不純物を半導体基板１０内に導入する。これにより、ＰＭＯＳトランジスタ形成領域２におけるゲート電極２１ａの両側の半導体基板１０内に、Ｐ型の低濃度不純物領域（エクステンション領域）２２が形成される。この際、ＰＭＯＳトランジスタ形成領域２内のゲート電極２１ａ及びダミーゲート配線３８ａ、３８ｂには、Ｐ型のドーパント不純物が導入される。
【００７９】
この後、例えばアッシングによりフォトレジスト膜を除去する。
【００８０】
次に、全面に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。
【００８１】
次に、フォトリソグラフィ技術を用い、ＮＭＯＳトランジスタ形成領域を露出する開口部（図示せず）をフォトレジスト膜に形成する。
【００８２】
次に、フォトレジスト膜とゲート電極２１ｂとをマスクとし、例えばイオン注入法により、Ｎ型のドーパント不純物を半導体基板１０内に導入する。これにより、ＮＭＯＳトランジスタ形成領域４内におけるゲート電極２１ｂの両側の半導体基板１０内に、Ｎ型の低濃度不純物領域（エクステンション領域）２４が形成される。この際、ＮＭＯＳトランジスタ形成領域４内のゲート電極２１ｂ及びダミーゲート配線３８ａ、３８ｂには、Ｎ型のドーパント不純物が導入される。
【００８３】
この後、例えばアッシングによりフォトレジスト膜を除去する（図７参照）。
【００８４】
次に、全面に、例えばＣＶＤ法により、シリコン酸化膜の絶縁膜を形成する。
【００８５】
次に、例えば異方性エッチングにより、絶縁膜をエッチングする。これにより、ゲート電極２１ａ、２１ｂの側壁部分及びダミーゲート配線３８ａ、３８ｂの側壁部分に、サイドウォール絶縁膜２５がそれぞれ形成される（図８参照）。
【００８６】
次に、全面に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。
【００８７】
次に、フォトリソグラフィ技術を用い、ＰＭＯＳトランジスタ形成領域２を露出する開口部（図示せず）をフォトレジスト膜に形成する。
【００８８】
次に、フォトレジスト膜、ゲート電極２１ａ及びサイドウォール絶縁膜２５をマスクとして、例えばイオン注入法により、Ｐ型のドーパント不純物を半導体基板１０内に導入する。これにより、ＰＭＯＳトランジスタ形成領域２におけるゲート電極２１ａの両側の半導体基板１０内に、Ｐ型の高濃度不純物領域２６が形成される、こうして、低濃度不純物領域（エクステンション領域）２２と高濃度不純物領域２６とにより、エクステンションソース／ドレイン構造のソース／ドレイン領域２８Ｓ、２８Ｄとが形成される。
【００８９】
ソース／ドレイン領域２８Ｓ、２８Ｄを形成するためのＰ型のドーパント不純物の注入の際には、ＰＭＯＳトランジスタ形成領域２内のゲート電極２１ａ及びダミーゲート配線３８ａ、３８ｂにもＰ型のドーパント不純物が導入される。
【００９０】
この後、例えばアッシングにより、フォトレジスト膜を除去する。
【００９１】
次に、全面に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。
【００９２】
次に、フォトリソグラフィ技術を用い、ＮＭＯＳトランジスタ形成領域４を露出する開口部（図示せず）をフォトレジスト膜に形成する。
【００９３】
次に、フォトレジスト膜、ゲート配線２０及びサイドウォール絶縁膜２５をマスクとして、例えばイオン注入法により、Ｎ型のドーパント不純物を半導体基板１０内に導入する。これにより、ＮＭＯＳトランジスタ形成領域４におけるゲート配線２０の両側の半導体基板１０内に、Ｎ型の高濃度不純物領域３０が形成される、こうして、低濃度不純物領域（エクステンション領域）２４と高濃度不純物領域３０とにより、エクステンションソース／ドレイン構造のソース／ドレイン領域３２Ｓ、３２Ｄが形成される。
【００９４】
ソース／ドレイン領域３２Ｓ、３２Ｄを形成するためのＮ型のドーパント不純物の注入の際には、ＮＭＯＳトランジスタ形成領域４内のゲート配線２０及びダミーゲート配線３８ａ、３８ｂにもＮ型のドーパント不純物が導入される。こうして、ゲート配線２０のうちのＮＭＯＳトランジスタ形成領域４内の部分は、Ｎ型のドーパント不純物が導入されたゲート電極２１ｂとなる。
【００９５】
この後、例えばアッシングにより、フォトレジスト膜を除去する。
【００９６】
次に、全面に、高融点金属膜（図示せず）を形成する。
【００９７】
次に、熱処理を行うことにより、半導体基板１０中のシリコン原子と高融点金属膜中の金属原子とを反応させる。また、ゲート電極２１ａ、２１ｂ中のシリコン原子と高融点金属膜中の金属原子とを反応させる。また、ダミーゲート配線３８ａ、３８ｂ中のシリコン原子と高融点金属膜中の金属原子とを反応させる。
【００９８】
次に、高融点金属膜のうちの未反応の部分をエッチング除去する。
【００９９】
次に、更なる熱処理を行うことにより、半導体基板１０中のシリコン原子と高融点金属原子との反応を促進するとともに、ゲート電極２１ａ、２１ｂ及びダミーゲート配線３８ａ、３８ｂ中のシリコン原子と高融点金属原子との反応を促進する。
【０１００】
こうして、ソース／ドレイン領域２８Ｓ、２８Ｄ、３２Ｓ、３２Ｄ上に、シリサイド膜（図示せず）がそれぞれ形成される。ソース／ドレイン領域２８Ｓ、２８Ｄ、３２Ｓ、３２Ｄ上のシリサイド膜は、ソース／ドレイン電極として機能する。また、ゲート電極２１ａ、２１ｂ上及びダミーゲート配線２８ａ、２８ｂ上にも、シリサイド膜（図示せず）が形成される。
【０１０１】
こうして、ＰＭＯＳトランジスタ形成領域２内に、ゲート電極２１ａとソース／ドレイン領域２８Ｓ、２８Ｄとを有するＰＭＯＳトランジスタ３４が形成される。また、ＮＭＯＳトランジスタ形成領域４内に、ゲート電極２１ｂとソース／ドレイン領域３２Ｓ、３２Ｄとを有するＮＭＯＳトランジスタ３６が形成される（図９参照）。
【０１０２】
次に、全面に、例えばＣＶＤ法により、例えばシリコン酸化膜の層間絶縁膜４０を形成する。
【０１０３】
なお、層間絶縁膜４０として、例えば多孔質の低誘電率膜等を形成してもよい。
【０１０４】
次に、例えばＣＭＰ（Chemical Mechanical Polishing、化学的機械的研磨）法により、層間絶縁膜４０の表面を研磨する（図１０参照）。
【０１０５】
次に、全面に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。
【０１０６】
次に、フォトリソグラフィ技術を用い、コンタクトホール４２を形成するための開口部（図示せず）をフォトレジスト膜に形成する。
【０１０７】
次に、フォトレジスト膜をマスクとして、層間絶縁膜４０をエッチングする。これにより、ＰＭＯＳトランジスタ形成領域２とＮＭＯＳトランジスタ形成領域４との境界部におけるゲート配線２０に達するようにコンタクトホール４２（図１参照）が形成される。また、ダミーゲート配線３８ａに達するようにコンタクトホール４２が形成される。また、ソース／ドレイン領域２８Ｓ、２８Ｄ、３２Ｓ、３２Ｄに達するようにコンタクトホール４２が形成される（図１１参照）。
【０１０８】
次に、全面に、例えばスパッタリング法により、バリアメタル膜（図示せず）を形成する。バリアメタル膜としては、Ｔｉ膜とＴｉＮ膜とを順次形成する。
【０１０９】
次に、全面に、例えばＣＶＤ法により、タングステンの導電膜を形成する。
【０１１０】
次に、例えばＣＭＰ法により、層間絶縁膜４０の表面が露出するまで導電膜及びバリアメタル膜を研磨する。これにより、バリアメタル膜が形成されたコンタクトホール４２内に、それぞれタングステンの導体プラグ４４ａ〜４４ｆが埋め込まれる。導体プラグ４４ａは、ＰＭＯＳトランジスタ３４のソース領域２８Ｓに接続される。また、導体プラグ４４ｂは、ＰＭＯＳトランジスタ３４のドレイン領域２８Ｄに接続される。また、導体プラグ４４ｃは、ＮＭＯＳトランジスタ３６のソース領域３２Ｓに接続される。また、導体プラグ４４ｄは、ＮＭＯＳトランジスタ３６のドレイン領域３２Ｄに接続される。また、導体プラグ４４ｅは、ダミーゲート配線３８ａに接続される。また、導体プラグ４４ｆは、ＰＭＯＳトランジスタ形成領域２とＮＭＯＳトランジスタ形成領域４との境界部において、ゲート配線２０に接続される（図１２参照）。
【０１１１】
次に、全面に、例えばＣＶＤ法により、例えばシリコン酸化膜の層間絶縁膜４６を形成する。
【０１１２】
なお、層間絶縁膜４６として、例えば多孔質の低誘電率膜等を形成してもよい。
【０１１３】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜に配線５０ａ〜５０ｃを埋め込むための溝４８を形成する。溝４８の底面には、導体プラグ４４ａ〜４４ｆがそれぞれ露出する（図１３参照）。
【０１１４】
次に、全面に、例えばスパッタリング法により、Ｃｕのシード層（図示せず）を形成する。
【０１１５】
次に、全面に、例えば電気めっき法により、Ｃｕの導電膜を形成する。
次に、例えばＣＭＰ法により、層間絶縁膜４６の表面が露出するまで、導電膜、シード層及びバリアメタル膜を研磨する。これにより、バリアメタル膜が形成された溝４８内に、導電膜により形成された配線５０ａ〜５０ｃ、即ち、電源線５０ａ、接地線５０ｂ及び信号線５０ｃが埋め込まれる。
【０１１６】
電源線５０ａは、導体プラグ４４ａを介してＰＭＯＳトランジスタ３４のソース領域２８Ｓに電気的に接続される。また、電源線５０ａは、導体プラグ４４ｅを介してダミーゲート電極３８ａに電気的に接続される。
【０１１７】
接地線５０ｂは、導体プラグ４４ｃを介してＮＭＯＳトランジスタ３６のソース領域３２Ｓに電気的に接続される。接地線５０ｂの一部は、ダミーゲート配線３８ａと平行に形成されている。また、接地線５０ｂの他の一部は、ダミーゲート配線３８ａと交差している。
【０１１８】
信号線５０ｃは、導体プラグ４４ｂを介してＰＭＯＳトランジスタ３４のドレイン領域２８Ｄに電気的に接続されるとともに、導体プラグ４４ｄを介してＮＭＯＳトランジスタ３６のドレイン領域３２Ｄに電気的に接続される。これにより、ＰＭＯＳトランジスタ３４のドレイン領域２８ＤとＮＭＯＳトランジスタ３６のドレイン領域３２Ｄとが電気的に接続される。
【０１１９】
ダミーゲート配線３８ｂは、電気的にフローティングの状態となる。
【０１２０】
こうして、本実施形態による半導体装置が形成される（図１４参照）。
【０１２１】
［第２実施形態］
第２実施形態による半導体装置を図１５乃至図１７を用いて説明する。図１５は、本実施形態による半導体装置を示す平面図である。図１６は、本実施形態による半導体装置を示す断面図（その１）である。図１７は、本実施形態による半導体装置を示す断面図（その２）である。図１６（ａ）及び図１７（ａ）は、図１５のＡ−Ａ′線断面に対応している。図１６（ｂ）及び図１７（ｂ）は、図１５のＢ−Ｂ′線断面に対応している。図１６（ｃ）及び図１７（ｃ）は、図１５のＣ−Ｃ′線断面に対応している。図１６（ｄ）及び図１７（ｄ）は、図１５のＤ−Ｄ′線断面に対応している。図１乃至図１４に示す第１実施形態による半導体装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
【０１２２】
本実施形態による半導体装置は、２つのユニットセル６ａ、６ｂを隣接して配置したものである。
【０１２３】
図１５に示すように、半導体基板１０には、素子領域１２ａ〜１２ｄを画定する素子分離領域１４が形成されている。素子領域１２ａ、１２ｃは、ＰＭＯＳトランジスタ形成領域２内に形成されている。素子領域１２ｂ、１２ｄは、ＮＭＯＳトランジスタ形成領域４内に形成されている。素子領域１２ａは紙面左側に位置しており、素子領域１２ｃは素子領域１２ａの紙面右側に位置している。素子領域１２ｂは紙面左側に位置しており、素子領域１２ｄは素子領域１２ｂの紙面右側に位置している。
【０１２４】
ＰＭＯＳトランジスタ形成領域２における半導体基板１０には、Ｎ型のウェル１６が形成されている。
【０１２５】
ＰＭＯＳトランジスタ形成領域２における半導体基板１０上には、ゲート絶縁膜１８を介してゲート電極２１ａ、２１ｃが形成されている。ＮＭＯＳトランジスタ形成領域４における半導体基板１０上には、ゲート絶縁膜１８を介してゲート電極２１ｂ、２１ｄが形成されている。
【０１２６】
ゲート電極２１ａ及びゲート電極２１ｂは、ＰＭＯＳトランジスタ形成領域２内及びＮＭＯＳトランジスタ形成領域４内に連続的に形成されたゲート配線２０ａの一部である。ゲート電極２１ｃ及びゲート電極２１ｄは、ＰＭＯＳトランジスタ形成領域２内及びＮＭＯＳトランジスタ形成領域４内に連続的に形成されたゲート配線２０ｂの一部である。ゲート配線２０ａ、２０ｂとしては、例えばポリシリコン膜等が用いられている。
【０１２７】
ＰＭＯＳトランジスタ形成領域２におけるゲート配線２０ａ、２０ｂには、Ｐ型のドーパント不純物が導入されており、これにより、ＰＭＯＳトランジスタ３４ａ、３４ｂのゲート電極２１ａ、２１ｃがそれぞれ形成されている。ＮＭＯＳトランジスタ形成領域４におけるゲート配線２０ｂには、Ｎ型のドーパント不純物が導入されており、これにより、ＮＭＯＳトランジスタ３６ａ、３６ｂのゲート電極２１ｂ、２１ｄがそれぞれ形成されている。ゲート配線２０ａは、素子領域１２ａ、１２ｂに交差している。ゲート配線２０ｂは、素子領域１２ｃ、１２ｄに交差している。
【０１２８】
ＰＭＯＳトランジスタ３４ａ、３４ｂのゲート電極２１ａ、２１ｃの両側の素子領域１２ａ、１２ｃには、エクステンションソース／ドレイン構造の浅い領域を形成するＰ型の低濃度不純物領域２２が形成されている。
【０１２９】
ＮＭＯＳトランジスタ３６ａ、３６ｂのゲート電極２１ｂ、２１ｄの両側の素子領域１２ｂ、１２ｄには、エクステンションソース／ドレイン構造の浅い領域を形成するＮ型の低濃度不純物領域２４が形成されている。
【０１３０】
ゲート配線２０の側壁部分には、サイドウォール絶縁膜２５が形成されている。
【０１３１】
サイドウォール絶縁膜２５が形成されたＰＭＯＳトランジスタ３４ａ、３４ｂのゲート電極２１ａ、２１ｃの両側の素子領域１２ａ、１２ｃには、エクステンションソース／ドレイン構造の深い領域を形成する高濃度不純物領域２６が形成されている。
【０１３２】
低濃度不純物領域２２と高濃度不純物領域２６とにより、ＰＭＯＳトランジスタ３４ａのソース／ドレイン領域２８Ｓ１、２８Ｄ１が形成されている。また、低濃度不純物領域２２と高濃度不純物領域２６とにより、ＰＭＯＳトランジスタ３４ｂのソース／ドレイン領域２８Ｓ２、２８Ｄ２が形成されている。ＰＭＯＳトランジスタ３４ａのソース領域２８Ｓ１は、ＰＭＯＳトランジスタ３４ａのゲート電極２１ａの紙面左側における素子領域１２ａに形成されている。ＰＭＯＳトランジスタ３４ａのドレイン領域２８Ｄ１は、ＰＭＯＳトランジスタ３４ａのゲート電極２１ａの紙面右側における素子領域１２ａに形成されている。また、ＰＭＯＳトランジスタ３４ｂのソース領域２８Ｓ２は、ＰＭＯＳトランジスタ３４ｂのゲート電極２１ｃの紙面右側における素子領域１２ｃに形成されている。ＰＭＯＳトランジスタ３４ｂのドレイン領域２８Ｄ２は、ＰＭＯＳトランジスタ３４ｂのゲート電極２１ｃの紙面左側における素子領域１２ｃに形成されている。
【０１３３】
サイドウォール絶縁膜２５が形成されたＮＭＯＳトランジスタ３６ａ、３６ｂのゲート電極２１ｂ、２１ｄの両側の素子領域１２ｂ、１２ｄには、エクステンションソース／ドレイン構造の深い領域を形成する高濃度不純物領域３０が形成されている。
【０１３４】
低濃度不純物領域２４と高濃度不純物領域３０とにより、ＮＭＯＳトランジスタ３６ａのソース／ドレイン領域３２Ｓ１、３２Ｄ１が形成されている。また、低濃度不純物領域２４と高濃度不純物領域３０とにより、ＮＭＯＳトランジスタ３６ｂのソース／ドレイン領域３２Ｓ２、３２Ｄ２が形成されている。ＮＭＯＳトランジスタ３６ａのソース領域３２Ｓ１は、ＮＭＯＳトランジスタ３６ａのゲート電極２１ｂの紙面左側における素子領域１２ｂに形成されている。ＮＭＯＳトランジスタ３６ａのドレイン領域３２Ｄ１は、ＮＭＯＳトランジスタ３６ａのゲート電極２１ｂの紙面右側における素子領域１２ｂに形成されている。また、ＮＭＯＳトランジスタ３６ｂのソース領域３２Ｓ２は、ＮＭＯＳトランジスタ３６ｂのゲート電極２１ｄの紙面右側における素子領域１２ｄに形成されている。ＮＭＯＳトランジスタ３６ｂのドレイン領域３２Ｄ２は、ＮＭＯＳトランジスタ３６ｂのゲート電極２１ｄの紙面左側における素子領域１２ｄに形成されている。
【０１３５】
こうして、ゲート電極２１ａとソース／ドレイン領域２８Ｓ１、２８Ｄ１とを有するＰＭＯＳトランジスタ３４ａが形成されている。また、ゲート電極２１ｃとソース／ドレイン領域２８Ｓ２、２８Ｄ２とを有するＰＭＯＳトランジスタ３４ｂが形成されている。また、ゲート電極２１ｂとソース／ドレイン領域３２Ｓ１、３２Ｄ１とを有するＮＭＯＳトランジスタ３６ａが形成されている。また、ゲート電極２１ｄとソース／ドレイン領域３２Ｓ２、３２Ｄ２とを有するＮＭＯＳトランジスタ３６ｂが形成されている。
【０１３６】
ゲート配線２０ａの紙面左側における素子分離領域１４上には、ゲート配線２０ａと並行するようにダミーゲート配線３８ａが形成されている。ダミーゲート配線３８ａは、素子領域１２ａ、１２ｂの紙面左側に位置している。
【０１３７】
ゲート配線２０ａとゲート配線２０ｂとの間における素子分離領域１４上には、ゲート配線２０ａ、２０ｂと並行するようにダミーゲート配線３８ｂが形成されている。ダミーゲート配線３８ｂは、素子領域１２ａ、１２ｂの紙面右側に位置しており、素子領域１２ｃ、１２ｄの紙面左側に位置している。
【０１３８】
ゲート配線２０ｃの紙面右側における素子分離領域１４上には、ゲート配線２０ｂと並行するようにダミーゲート配線（ダミーゲート電極、ダミーゲートパターン、ダミーパターン、パターン）３８ｃが形成されている。ダミーゲート配線３８ｃは、素子領域１２ｃ、１２ｄの紙面右側に位置している。
【０１３９】
ダミーゲート配線３８ａ〜３８ｃは、例えばポリシリコン膜により形成されている。ＰＭＯＳトランジスタ形成領域２内のダミーゲート配線３８ａ〜３８ｃには、例えばＰ型のドーパント不純物が導入されている。ＮＭＯＳトランジスタ形成領域４内のダミーゲート電極３８ａ〜３８ｃには、例えばＮ型のドーパント不純物が導入されている。
【０１４０】
ダミーゲート電極３８ａ〜３８ｃの側壁部分にも、サイドウォール絶縁膜２５が形成されている。
【０１４１】
ＰＭＯＳトランジスタ３４ａ、３４ｂ、ＮＭＯＳトランジスタ３６ａ、３６ｂ及びダミーゲート電極３８ａ〜３８ｃが形成された半導体基板１０上には、層間絶縁膜４０が形成されている。
【０１４２】
層間絶縁膜４０には、ＰＭＯＳトランジスタ３４ａのソース／ドレイン領域２８Ｓ１、２８Ｄ１に達するコンタクトホール４２が形成されている。また、層間絶縁膜４０には、ＰＭＯＳトランジスタ３４ｂのソース／ドレイン領域２８Ｓ２、２８Ｄ２に達するコンタクトホール４２が形成されている。また、層間絶縁膜４０には、ＮＭＯＳトランジスタ３６ａのソース／ドレイン領域３２Ｓ１、３２Ｄ１に達するコンタクトホール４２が形成されている。また、層間絶縁膜４０には、ＮＭＯＳトランジスタ３６ｂのソース／ドレイン領域３２Ｓ２、３２Ｄ２に達するコンタクトホール４２が形成されている。また、層間絶縁膜４０には、ダミーゲート配線３８ａ、３８ｃに達するコンタクトホール４２がそれぞれ形成されている。また、層間絶縁膜４０には、ＰＭＯＳトランジスタ形成領域２とＮＭＯＳトランジスタ形成領域４との境界部におけるゲート配線２０ａ、２０ｂにそれぞれ達するコンタクトホール４２が形成されている。
【０１４３】
コンタクトホール４２内には、例えばタングステンの導体プラグ４４ａ〜４４ｌが埋め込まれている。導体プラグ４４ａは、ＰＭＯＳトランジスタ３４ａのソース領域２８Ｓ１に接続されている。導体プラグ４４ｂは、ＰＭＯＳトランジスタ３４ａのドレイン領域２８Ｄ１に接続されている。導体プラグ４４ｃは、ＮＭＯＳトランジスタ３６ａのソース領域３２Ｓ１に接続されている。導体プラグ４４ｄは、ＮＭＯＳトランジスタ３６ａのドレイン領域３２Ｄ１に接続されている。導体プラグ４４ｅは、ＰＭＯＳトランジスタ３４ｂのドレイン領域２８Ｄ２に接続されている。導体プラグ４４ｆは、ＰＭＯＳトランジスタ３４ｂのソース領域２８Ｓ２に接続されている。導体プラグ４４ｇは、ＮＭＯＳトランジスタ３６ｂのドレイン領域３２Ｄ２に接続されている。導体プラグ４４ｈは、ＮＭＯＳトランジスタ３６ｂのソース領域３２Ｓ２に接続されている。導体プラグ４４ｉは、ダミーゲート配線３８ａに接続されている。導体プラグ４４ｊは、ダミーゲート配線３８ｃに接続されている。導体プラグ４４ｋは、ＰＭＯＳトランジスタ形成領域２とＮＭＯＳトランジスタ形成領域４との境界部におけるゲート配線２０ａに接続されている。導体プラグ４４ｌは、ＰＭＯＳトランジスタ形成領域２とＮＭＯＳトランジスタ形成領域４との境界部におけるゲート配線２０ｂに接続されている。
【０１４４】
導体プラグ４４ａ〜４４ｌが埋め込まれた層間絶縁膜４０上には、層間絶縁膜４６が形成されている。
【０１４５】
層間絶縁膜４６には、配線５０ａ〜５０ｄを埋め込むための溝４８が形成されている。
【０１４６】
溝４８内には、例えばＣｕの配線５０ａ〜５０ｄ、より具体的には、電源線５０ａ、接地線５０ｂ及び信号線５０ｃ、５０ｄが埋め込まれている。
【０１４７】
電源線５０ａは、導体プラグ４４ａを介してＰＭＯＳトランジスタ３４ａのソース領域２８Ｓ１に電気的に接続されている。また、電源線５０ａは、導体プラグ４４ｆを介してＰＭＯＳトランジスタ３４ｂのソース領域２８Ｓ２に電気的に接続されている。また、電源線５０ａは、導体プラグ４４ｉを介してダミーゲート電極３８ａに電気的に接続されている。また、電源線５０ａは、導体プラグ４４ｊを介してダミーゲート電極３８ｃに電気的に接続されている。電源線５０ａは、電源電位ＶＤＤに接続される（図１７参照）。
【０１４８】
接地線５０ｂは、導体プラグ４４ｃを介してＮＭＯＳトランジスタ３６ａのソース領域３２Ｓ１に電気的に接続されている。また、接地線５０ｂは、導体プラグ４４ｈを介してＮＭＯＳトランジスタ３６ｂのソース領域３２Ｓ２に電気的に接続されている。接地線５０ｂの一部は、ダミーゲート配線３８ａ、３８ｃとそれぞれ平行に形成されている。また、接地線５０ｂの他の一部は、ダミーゲート配線３８ａ、３８ｃとそれぞれ交差している。接地線５０ｂは、接地電位ＶＳＳに接続される（図１７参照）。
【０１４９】
信号線５０ｃは、導体プラグ４４ｂを介してＰＭＯＳトランジスタ３４ａのドレイン領域２８Ｄ１に電気的に接続されているとともに、導体プラグ４４ｄを介してＮＭＯＳトランジスタ３６ａのドレイン領域３２Ｄ１に電気的に接続されている。
【０１５０】
信号線５０ｄは、導体プラグ４４ｅを介してＰＭＯＳトランジスタ３４ｂのドレイン領域２８Ｄ２に電気的に接続されているとともに、導体プラグ４４ｇを介してＮＭＯＳトランジスタ３６ｂのドレイン領域３２Ｄ２に電気的に接続されている。
【０１５１】
ゲート配線２０ａとゲート配線２０ｂとの間における素子分離領域１４上に形成されているダミーゲート配線３８ｂは、電気的にフローティングとなっている。
【０１５２】
本実施形態において、ダミーゲート配線３８ｂを電気的にフローティングとしているのは、以下のような理由によるものである。
【０１５３】
即ち、ドレイン領域２８Ｄ１、３２Ｄ１、２８Ｄ２、３２Ｄ２に接続された導体プラグ４４ｂ、４４ｄ、４４ｅ、４４ｇは、信号線５０ｃ、５０ｄに接続されているものである。導体プラグ４４ｂ、４４ｄ、４４ｅ、４４ｇに隣接するダミーゲート配線３８ｂを電源電位ＶＤＤや接地電位ＶＳＳに接続した場合には、導体プラグ４４ｂ、４４ｄ、４４ｅ、４４ｇがダミーゲート電極３８ｂと容量結合してしまい、信号遅延を招いてしまう。そこで、本実施形態では、かかる信号遅延を防止すべく、ドレイン領域２８Ｄ１、３２Ｄ１、２８Ｄ２、３２Ｄ２に接続された導体プラグ４４ｂ、４４ｄ、４４ｅ、４４ｇに隣接するダミーゲート配線３８ｂについては、電気的にフローティングとしている。
【０１５４】
こうして、本実施形態による半導体装置が形成されている。
【０１５５】
本実施形態では、ダミーゲート配線３８ａが電源電位ＶＤＤに接続されている一方、ＮＭＯＳトランジスタ３６ａのソース領域３２Ｓ１に接続された導体プラグ４４ｃが接地電位ＶＳＳに接続されている。このため、本実施形態によれば、ダミーゲート配線３８ａと導体プラグ４４ｃとの間においてデカップリング容量Ｃ１が得られる（図１７参照）。
【０１５６】
また、本実施形態では、ダミーゲート配線３８ａが電源電位ＶＤＤに接続されている一方、接地線５０ｂの一部がダミーゲート配線３８ａと平行に形成されているため、ダミーゲート配線３８ａと接地線５０ｂとの間においてデカップリング容量Ｃ２が得られる（図１７参照）。
【０１５７】
また、本実施形態では、ダミーゲート配線３８ａが電源電位ＶＤＤに接続されている一方、接地線５０ｂの他の一部がダミーゲート配線３８ａと交差しているため、ダミーゲート電極３８ａと接地線５０ｂとの間においてデカップリング容量Ｃ３が得られる（図１７参照）。
【０１５８】
また、本実施形態では、ダミーゲート配線３８ｃが電源電位ＶＤＤに接続されている一方、ＮＭＯＳトランジスタ３６ｂのソース領域３２Ｓ２に接続された導体プラグ４４ｈが接地電位ＶＳＳに接続されている。このため、本実施形態によれば、ダミーゲート配線３８ｃと導体プラグ４４ｈとの間においてデカップリング容量Ｃ４が得られる（図１７参照）。
【０１５９】
また、本実施形態では、ダミーゲート配線３８ｃが電源電位ＶＤＤに接続されている一方、接地線５０ｂの一部がダミーゲート配線３８ｃと平行に形成されているため、ダミーゲート配線３８ｃと接地線５０ｂとの間においてデカップリング容量Ｃ５が得られる（図１７参照）。
【０１６０】
また、本実施形態では、ダミーゲート配線３８ｃが電源電位ＶＤＤに接続されている一方、接地線５０ｂの他の一部がダミーゲート配線３８ｃと交差しているため、ダミーゲート電極３８ｃと接地線５０ｂとの間においてデカップリング容量Ｃ６が得られる（図１７参照）。
【０１６１】
本実施形態においても、このようなデカップリング容量が各々のユニットセル６ａ、６ｂに形成されるため、対向面積の大きいデカップリングキャパシタをユニットセル６ａ、６ｂと別個に設けることが不要となる。たとえユニットセル６ａ、６ｂと別個にデカップリングキャパシタを設けるとしても、かかるデカップリングキャパシタを形成するのに要する面積が小さくて済む。従って、本実施形態においても、半導体装置の小型化を実現することが可能となる。
【０１６２】
また、本実施形態においても、トランジスタ３４ａ、３４ｂ、３６ａ、３６ｂのドレイン領域２８Ｄ１、２８Ｄ２、３２Ｄ１、３２Ｄ２側に位置するダミーゲート配線３８ｂは電気的にフローティングとなっている。このため、ドレイン領域２８Ｄ１、２８Ｄ２、３２Ｄ１、３２Ｄ２に接続された導体プラグ４４ｂ、４４ｄ、４４ｅ、４４ｇがダミーゲート配線３８ｂに容量結合するのを防止し得る。従って、本実施形態においても、ドレイン領域２８Ｄ１、２８Ｄ２、３２Ｄ１、３２Ｄ２に電気的に接続された信号線５０ｃ、５０ｄにおいて信号遅延が生じるのを防止し得る。
【０１６３】
［第３実施形態］
第３実施形態による半導体装置を図１８乃至図２０を用いて説明する。図１８は、本実施形態による半導体装置を示す平面図である。図１９は、本実施形態による半導体装置を示す断面図（その１）である。図２０は、本実施形態による半導体装置を示す断面図（その２）である。図１９（ａ）及び図２０（ａ）は、図１８のＡ−Ａ′線断面に対応している。図１９（ｂ）及び図２０（ｂ）は、図１８のＢ−Ｂ′線断面に対応している。図１９（ｃ）及び図２０（ｃ）は、図１８のＣ−Ｃ′線断面に対応している。図１９（ｄ）及び図２０（ｄ）は、図１８のＤ−Ｄ′線断面に対応している。図１乃至図１７に示す第１又は第２実施形態による半導体装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
【０１６４】
本実施形態による半導体装置は、ダミーゲート配線３８ａを接地電位ＶＳＳに接続するようにしたものである。
【０１６５】
図１８に示すように、ＰＭＯＳトランジスタ３４のゲート電極２１ａの紙面左側の素子領域１２ａには、エクステンションソース／ドレイン構造のソース領域２８Ｓが形成されている。ＰＭＯＳトランジスタ３４のゲート電極２１ａの紙面右側の素子領域１２ａには、エクステンションソース／ドレイン構造のソース領域２８Ｄが形成されている。
【０１６６】
ＮＭＯＳトランジスタ３４のゲート電極２１ｂの紙面左側の素子領域１２ｂには、エクステンションソース／ドレイン構造のソース領域３２Ｓが形成されている。ＮＭＯＳトランジスタ３４のゲート電極２１ｂの紙面右側の素子領域１２ｂには、エクステンションソース／ドレイン構造のソース領域３２Ｄが形成されている。
【０１６７】
ゲート配線２０の紙面左側における素子分離領域１４上には、ゲート配線２０と並行するようにダミーゲート配線３８ａが形成されている。ダミーゲート配線３８ａは、素子領域１２ａ、１２ｂの紙面左側に位置している。
【０１６８】
ゲート配線２０の紙面右側における素子分離領域１４上には、ゲート配線２０と並行するようにダミーゲート配線３８ｂが形成されている。ダミーゲート配線３８ｂは、素子領域１２ａ、１２ｂの紙面右側に位置している。
【０１６９】
層間絶縁膜４０には、ＰＭＯＳトランジスタ３４のソース／ドレイン領域２８Ｓ、２８Ｄに達するコンタクトホール４２と、ＮＭＯＳトランジスタ３６のソース／ドレイン領域３２Ｓ、３２Ｄに達するコンタクトホール４２とがそれぞれ形成されている。また、層間絶縁膜４０には、ダミーゲート配線３８ａに達するコンタクトホール４２が形成されている。また、層間絶縁膜４０には、ＰＭＯＳトランジスタ形成領域２とＮＭＯＳトランジスタ形成領域４との境界部におけるゲート配線２０に達するコンタクトホール４２が形成されている。
【０１７０】
コンタクトホール４２内には、例えばタングステンの導体プラグ４４ａ〜４４ｆが埋め込まれている。導体プラグ４４ａは、ＰＭＯＳトランジスタ３４のソース領域２８Ｓに接続されている。導体プラグ４４ｂは、ＰＭＯＳトランジスタ３４のドレイン領域２８Ｄに接続されている。導体プラグ４４ｃは、ＮＭＯＳトランジスタ３６のソース領域３２Ｓに接続されている。導体プラグ４４ｄは、ＮＭＯＳトランジスタ３６のドレイン領域３２Ｄに接続されている。導体プラグ４４ｅは、ダミーゲート配線３８ａに接続されている。導体プラグ４４ｆは、ゲート配線２０に接続されている。
【０１７１】
層間絶縁膜４６には、配線を埋め込むための溝４８が形成されている。
【０１７２】
溝４８内には、例えばＣｕの配線５０ａ〜５０ｃ、より具体的には、電源線５０ａ、接地線５０ｂ及び信号線５０ｃが埋め込まれている。
【０１７３】
電源線５０ａは、導体プラグ４４ａを介してＰＭＯＳトランジスタ３４のソース領域２８Ｓに電気的に接続されている。電源線５０ａは、例えば電源電位ＶＤＤに接続される（図２０参照）。電源線５０ａの一部は、ダミーゲート配線３８ａと平行に形成されている。また、電源線５０ａの他の一部は、ダミーゲート配線３８ａと交差している。
【０１７４】
接地線５０ｂは、導体プラグ４４ｃを介してＮＭＯＳトランジスタ３６のソース領域３２Ｓに電気的に接続されている。また、接地線５０ｂは、導体プラグ４４ｅを介してダミーゲート電極３８ａに電気的に接続されている。接地線５０ｂは、例えば接地電位ＶＳＳに接続される（図２０参照）。
【０１７５】
信号線５０ｃは、導体プラグ４４ｂを介してＰＭＯＳトランジスタ３４のドレイン領域２８Ｄに電気的に接続されているとともに、導体プラグ４４ｄを介してＮＭＯＳトランジスタ３６のドレイン領域３２Ｄに電気的に接続されている。
【０１７６】
ゲート配線２０の紙面右側における素子分離領域１４上に形成されたダミーゲート配線３８ｂは、電気的にフローティングとなっている。
【０１７７】
こうして、本実施形態による半導体装置が形成されている。
【０１７８】
本実施形態によれば、ダミーゲート配線３８ａが接地電位ＶＳＳに接続されている一方、ＰＭＯＳトランジスタ３４のソース領域２８Ｓに接続された導体プラグ４４ａが電源電位ＶＤＤに接続されている。このため、本実施形態によれば、ダミーゲート配線３８ａと導体プラグ４４ａとの間においてデカップリング容量Ｃ１が得られる（図２０参照）。
【０１７９】
また、本実施形態によれば、ダミーゲート配線３８ａが接地電位ＶＳＳに接続されている一方、電源線５０ａの一部がダミーゲート配線３８ａと平行に形成されているため、ダミーゲート配線３８ａと電源線５０ａとの間においてデカップリング容量Ｃ２が得られる（図２０参照）。
【０１８０】
また、本実施形態によれば、ダミーゲート配線３８ａが接地電位ＶＳＳに接続されている一方、電源線５０ａの他の一部がダミーゲート配線３８ａと交差しているため、ダミーゲート電極３８ａと電源線５０ａとの間においてデカップリング容量Ｃ３が得られる（図２０参照）。
【０１８１】
このように、ダミーゲート配線３８ａを接地電位ＶＳＳに接続するようにしてもよい。本実施形態においても、このようなデカップリング容量がユニットセル６に形成されているため、対向面積の大きいデカップリングキャパシタをユニットセル６と別個に設けることが不要となる。たとえユニットセル６と別個にデカップリングキャパシタを設けるとしても、かかるデカップリングキャパシタを形成するのに要する面積が小さくて済む。従って、本実施形態においても、半導体装置の小型化を実現することが可能となる。
【０１８２】
また、本実施形態においても、トランジスタ３４のドレイン領域２８Ｄ側に位置するダミーゲート配線３８ｂは電気的にフローティングとなっている。このため、ドレイン領域２８Ｄに接続された導体プラグ４４ｂがダミーゲート配線３８ｂに容量結合するのを防止し得る。従って、本実施形態においても、ドレイン領域２８Ｄに電気的に接続された信号線５０ｃにおいて信号遅延が生じるのを防止し得る。
【０１８３】
［第４実施形態］
第４実施形態による半導体装置を図２１乃至図２３を用いて説明する。図２１は、本実施形態による半導体装置を示す平面図である。図２２は、本実施形態による半導体装置を示す断面図（その１）である。図２３は、本実施形態による半導体装置を示す断面図（その２）である。図２２（ａ）及び図２３（ａ）は、図２１のＡ−Ａ′線断面に対応している。図２２（ｂ）及び図２３（ｂ）は、図２１のＢ−Ｂ′線断面に対応している。図２２（ｃ）及び図２３（ｃ）は、図２１のＣ−Ｃ′線断面に対応している。図２２（ｄ）及び図２３（ｄ）は、図２１のＤ−Ｄ′線断面に対応している。図１乃至図２０に示す第１乃至第３実施形態による半導体装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
【０１８４】
本実施形態による半導体装置は、２つのユニットセル６ａ、６ｂを隣接して配置するとともに、ダミーゲート配線３８ａ、３８ｃを接地電位ＶＳＳに接続するようにしたものである。
【０１８５】
図２１に示すように、ＰＭＯＳトランジスタ３４ａのゲート電極２１ａの紙面左側の素子領域１２ａには、エクステンションソース／ドレイン構造のソース領域２８Ｓ１が形成されている。ＰＭＯＳトランジスタ３４ａのゲート電極２１ａの紙面右側の素子領域１２ａには、エクステンションソース／ドレイン構造のドレイン領域２８Ｄ１が形成されている。
【０１８６】
ＮＭＯＳトランジスタ３６ａのゲート電極２１ｂの紙面左側の素子領域１２ｂには、エクステンションソース／ドレイン構造のソース領域３２Ｓ１が形成されている。ＮＭＯＳトランジスタ３６ａのゲート電極２１ｂの紙面右側の素子領域１２ｂには、エクステンションソース／ドレイン構造のドレイン領域３２Ｄ１が形成されている。
【０１８７】
ＰＭＯＳトランジスタ３４ｂのゲート電極２１ｃの紙面左側の素子領域１２ｃには、エクステンションソース／ドレイン構造のドレイン領域２８Ｄ２が形成されている。ＰＭＯＳトランジスタ３４ｂのゲート電極２１ｃの紙面右側の素子領域１２ｃには、エクステンションソース／ドレイン構造のソース領域２８Ｓ２が形成されている。
【０１８８】
ＮＭＯＳトランジスタ３６ｂのゲート電極２１ｄの紙面左側の素子領域１２ｄには、エクステンションソース／ドレイン構造のドレイン領域３２Ｄ２が形成されている。ＮＭＯＳトランジスタ３６ｂのゲート電極２１ｂの紙面右側の素子領域１２ｄには、エクステンションソース／ドレイン構造のソース領域３２Ｓ２が形成されている。
【０１８９】
素子領域１２ａ、１２ｂの紙面左側における素子分離領域１４上には、ゲート配線２０ａと並行するようにダミーゲート配線３８ａが形成されている。また、素子領域１２ｃ、１２ｄの紙面右側における素子分離領域１４上には、ゲート配線２０ｂと並行するようにダミーゲート電極３８ｃが形成されている。ゲート配線２０ａとゲート配線２０ｂとの間における素子分離領域１４上には、ゲート配線２０ａ、２０ｂと並行するようにダミーゲート配線３８ｂが形成されている。
【０１９０】
層間絶縁膜４０には、ＰＭＯＳトランジスタ３４ａのソース領域２８Ｓ１に接続された導体プラグ４４ａが埋め込まれている。また、層間絶縁膜４０には、ＰＭＯＳトランジスタ３４ａのドレイン領域２８Ｄ１に接続された導体プラグ４４ｂが埋め込まれている。また、層間絶縁膜４０には、ＮＭＯＳトランジスタ３６ａのソース領域３２Ｓ１に接続された導体プラグ４４ｃが埋め込まれている。また、層間絶縁膜４０には、ＮＭＯＳトランジスタ３６ａのソース領域３２Ｄ１に接続された導体プラグ４４ｄが埋め込まれている。
【０１９１】
また、層間絶縁膜４０には、ＰＭＯＳトランジスタ３４ｂのドレイン領域２８Ｄ２に接続された導体プラグ４４ｅが埋め込まれている。また、層間絶縁膜４０には、ＰＭＯＳトランジスタ３４ｂのソース領域２８Ｓ２に接続された導体プラグ４４ｆが埋め込まれている。また、層間絶縁膜４０には、ＮＭＯＳトランジスタ３６ｂのドレイン領域３２Ｄ２に接続された導体プラグ４４ｇが埋め込まれている。また、層間絶縁膜４０には、ＮＭＯＳトランジスタ３６ｂのソース領域３２Ｓ２に接続された導体プラグ４４ｈが埋め込まれている。
【０１９２】
また、層間絶縁膜４０には、ダミーゲート電極３８ａに接続された導体プラグ４４ｉが埋め込まれている。また、層間絶縁膜４０には、ダミーゲート電極３８ｃに接続された導体プラグ４４ｊが埋め込まれている。また、層間絶縁膜４０には、ＰＭＯＳトランジスタ形成領域２とＮＭＯＳトランジスタ形成領域４との境界部の近傍においてゲート配線２０ａに接続された導体プラグ４４ｋが埋め込まれている。また、層間絶縁膜４０には、ＰＭＯＳトランジスタ形成領域２とＮＭＯＳトランジスタ形成領域４との境界部の近傍においてゲート配線２０ｂに接続された導体プラグ４４ｌが埋め込まれている。
【０１９３】
電源線５０ａは、導体プラグ４４ａを介してＰＭＯＳトランジスタ３４ａのソース領域２８Ｓ１に電気的に接続されている。また、電源線５０ａは、導体プラグ４４ｆを介してＰＭＯＳトランジスタ３４ｂのソース領域２８Ｓ２に電気的に接続されている。電源線５０ａは、電源電位ＶＤＤに接続される（図２３参照）。
【０１９４】
接地線５０ｂは、導体プラグ４４ｃを介してＮＭＯＳトランジスタ３６ａのソース領域３２Ｓ１に電気的に接続されている。また、接地線５０ｂは、導体プラグ４４ｈを介してＮＭＯＳトランジスタ３６ｂのソース領域３２Ｓ２に電気的に接続されている。また、接地線５０ｂは、導体プラグ４４ｉを介してダミーゲート電極３８ａに電気的に接続されている。また、接地線５０ｂは、導体プラグ４４ｊを介してダミーゲート電極３８ｃに電気的に接続されている。接地線５０ｂの一部は、ダミーゲート配線３８ａ、３８ｃとそれぞれ平行に形成されている。また、電源線５０ａの他の一部は、ダミーゲート配線３８ａ、３８ｃとそれぞれ交差している。接地線５０ｂは、接地電位ＶＳＳに接続される（図２３参照）。
【０１９５】
信号線５０ｃは、導体プラグ４４ｂを介してＰＭＯＳトランジスタ３４ａのドレイン領域２８Ｄ１に電気的に接続されているとともに、導体プラグ４４ｄを介してＮＭＯＳトランジスタ３６ａのドレイン領域３２Ｄ１に電気的に接続されている。
【０１９６】
信号線５０ｄは、導体プラグ４４ｅを介してＰＭＯＳトランジスタ３４ｂのドレイン領域２８Ｄ２に電気的に接続されているとともに、導体プラグ４４ｇを介してＮＭＯＳトランジスタ３６ｂのドレイン領域３２Ｄ２に電気的に接続されている。
【０１９７】
ゲート配線２０ａとゲート配線２０ｂとの間における素子分離領域１４上に形成されたダミーゲート配線３８ｂは、電気的にフローティングとなっている。
【０１９８】
こうして、本実施形態による半導体装置が形成されている。
【０１９９】
本実施形態では、ダミーゲート配線３８ａが接地電位ＶＳＳに接続されている一方、ＰＭＯＳトランジスタ３６ａのソース領域２８Ｓ１に接続された導体プラグ４４ａが電源電位ＶＤＤに接続されている。このため、本実施形態によれば、ダミーゲート配線３８ａと導体プラグ４４ａとの間においてデカップリング容量Ｃ１が得られる（図２３参照）。
【０２００】
また、本実施形態では、ダミーゲート配線３８ａが接地電位ＶＳＳに接続されている一方、電源線５０ａの一部がダミーゲート配線３８ａと平行に形成されているため、ダミーゲート配線３８ａと電源線５０ａとの間においてデカップリング容量Ｃ２が得られる（図２３参照）。
【０２０１】
また、本実施形態では、ダミーゲート配線３８ａが接地電位ＶＳＳに接続されている一方、電源線５０ａの他の一部がダミーゲート配線３８ａと交差しているため、ダミーゲート電極３８ａと電源線５０ａとの間においてデカップリング容量Ｃ３が得られる（図２３参照）。
【０２０２】
また、本実施形態では、ダミーゲート配線３８ｃが接地電位ＶＳＳに接続されている一方、ＰＭＯＳトランジスタ３４ｂのソース領域２８Ｓ２に接続された導体プラグ４４ｆが電源電位ＶＤＤに接続されている。このため、本実施形態によれば、ダミーゲート配線３８ｃと導体プラグ４４ｆとの間においてデカップリング容量Ｃ４が得られる（図２３参照）。
【０２０３】
また、本実施形態では、ダミーゲート配線３８ｃが接地電位ＶＳＳに接続されている一方、電源線５０ａの一部がダミーゲート配線３８ｃと平行に形成されているため、ダミーゲート配線３８ｃと電源線５０ａとの間においてデカップリング容量Ｃ５が得られる（図２３参照）。
【０２０４】
また、本実施形態では、ダミーゲート配線３８ｃが接地電位ＶＳＳに接続されている一方、電源線５０ａの他の一部がダミーゲート配線３８ｃと交差しているため、ダミーゲート電極３８ｃと電源線５０ａとの間においてデカップリング容量Ｃ６が得られる（図２３参照）。
【０２０５】
このように、本実施形態においても、デカップリング容量がユニットセル６ａ、６ｂに形成されるため、対向面積の大きいデカップリングキャパシタをユニットセル６ａ、６ｂと別個に設けることが不要となる。たとえユニットセル６ａ、６ｂと別個にデカップリングキャパシタを設けるとしても、かかるデカップリングキャパシタを形成するのに要する面積が小さくて済む。従って、本実施形態においても、半導体装置の小型化を実現することが可能となる。
【０２０６】
また、本実施形態においても、トランジスタ３４ａ、３４ｂ、３６ａ、３６ｂのドレイン領域２８Ｄ１、２８Ｄ２、３２Ｄ１、３２Ｄ２側に位置するダミーゲート配線３８ｂは電気的にフローティングとなっている。このため、ドレイン領域２８Ｄ１、２８Ｄ２、３２Ｄ１、３２Ｄ２に接続された導体プラグ４４ｂ、４４ｄ、４４ｅ、４４ｇがダミーゲート配線３８ｂに容量結合するのを防止し得る。従って、本実施形態においても、ドレイン領域２８Ｄ１、２８Ｄ２、３２Ｄ１、３２Ｄ２に電気的に接続された信号線５０ｃ、５０ｄにおいて信号遅延が生じるのを防止し得る。
【０２０７】
［第５実施形態］
第５実施形態による半導体装置を図２４乃至図２６を用いて説明する。図２４は、本実施形態による半導体装置を示す平面図である。図２５は、本実施形態による半導体装置を示す断面図（その１）である。図２６は、本実施形態による半導体装置を示す断面図（その２）である。図２５（ａ）及び図２６（ａ）は、図２４のＡ−Ａ′線断面に対応している。図２５（ｂ）及び図２６（ｂ）は、図２４のＢ−Ｂ′線断面に対応している。図２５（ｃ）及び図２６（ｃ）は、図２４のＣ−Ｃ′線断面に対応している。図２５（ｄ）及び図２６（ｄ）は、図２４のＤ−Ｄ′線断面に対応している。図１乃至図２３に示す第１乃至第４実施形態による半導体装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
【０２０８】
本実施形態による半導体装置は、２つのユニットセル６ａ、６ｂを隣接して配置し、ダミーゲート配線３８ａを電源電位ＶＤＤに接続する一方、ダミーゲート電極３８ｂを接地電位ＶＳＳに接続するようにしたものである。
【０２０９】
図２４に示すように、ＰＭＯＳトランジスタ３４ａのゲート電極２１ａの紙面左側の素子領域１２ａには、エクステンションソース／ドレイン構造のソース領域２８Ｓ１が形成されている。ＰＭＯＳトランジスタ３４ａのゲート電極２１ａの紙面右側の素子領域１２ａには、エクステンションソース／ドレイン構造のドレイン領域２８Ｄ１が形成されている。
【０２１０】
ＮＭＯＳトランジスタ３６ａのゲート電極２１ｂの紙面左側の素子領域１２ｂには、エクステンションソース／ドレイン構造のソース領域３２Ｓ１が形成されている。ＮＭＯＳトランジスタ３６ａのゲート電極２１ｂの紙面右側の素子領域１２ｂには、エクステンションソース／ドレイン構造のドレイン領域３２Ｄ１が形成されている。
【０２１１】
ＰＭＯＳトランジスタ３４ｂのゲート電極２１ｃの紙面左側の素子領域１２ｃには、エクステンションソース／ドレイン構造のドレイン領域２８Ｄ２が形成されている。ＰＭＯＳトランジスタ３４ｂのゲート電極２１ｃの紙面右側の素子領域１２ｃには、エクステンションソース／ドレイン構造のソース領域２８Ｓ２が形成されている。
【０２１２】
ＮＭＯＳトランジスタ３６ｂのゲート電極２１ｄの紙面左側の素子領域１２ｄには、エクステンションソース／ドレイン構造のドレイン領域３２Ｄ２が形成されている。ＮＭＯＳトランジスタ３６ｂのゲート電極２１ｂの紙面右側の素子領域１２ｄには、エクステンションソース／ドレイン構造のソース領域３２Ｓ２が形成されている。
【０２１３】
素子領域１２ａ、１２ｂの紙面左側における素子分離領域１４上には、ゲート配線２０ａと並行するようにダミーゲート配線３８ａが形成されている。また、素子領域１２ｃ、１２ｄの紙面右側における素子分離領域１４上には、ゲート配線２０ｂと並行するようにダミーゲート電極３８ｃが形成されている。ゲート配線２０ａとゲート配線２０ｂとの間における素子分離領域１４上には、ゲート配線２０ａ、２０ｂと並行するようにダミーゲート配線３８ｂが形成されている。
【０２１４】
層間絶縁膜４０には、ＰＭＯＳトランジスタ３４ａのソース領域２８Ｓ１に接続された導体プラグ４４ａが埋め込まれている。また、層間絶縁膜４０には、ＰＭＯＳトランジスタ３４ａのドレイン領域２８Ｄ１に接続された導体プラグ４４ｂが埋め込まれている。
【０２１５】
また、層間絶縁膜４０には、ＮＭＯＳトランジスタ３６ａのソース領域３２Ｓ１に接続された導体プラグ４４ｃが埋め込まれている。また、層間絶縁膜４０には、ＮＭＯＳトランジスタ３６ａのドレイン領域３２Ｄ１に接続された導体プラグ４４ｄが埋め込まれている。
【０２１６】
また、層間絶縁膜４０には、ＰＭＯＳトランジスタ３４ｂのドレイン領域２８Ｄ２に接続された導体プラグ４４ｅが埋め込まれている。また、層間絶縁膜４０には、ＰＭＯＳトランジスタ３４ｂのソース領域２８Ｓ２に接続された導体プラグ４４ｆが埋め込まれている。
【０２１７】
また、層間絶縁膜４０には、ＮＭＯＳトランジスタ３６ｂのドレイン領域３２Ｄ２に接続された導体プラグ４４ｇが埋め込まれている。また、層間絶縁膜４０には、ＮＭＯＳトランジスタ３６ｂのソース領域３２Ｓ２に接続された導体プラグ４４ｈが埋め込まれている。
【０２１８】
また、層間絶縁膜４０には、ダミーゲート電極３８ａに接続された導体プラグ４４ｉが埋め込まれている。また、層間絶縁膜４０には、ダミーゲート電極３８ｃに接続された導体プラグ４４ｊが埋め込まれている。
【０２１９】
また、層間絶縁膜４０には、ＰＭＯＳトランジスタ形成領域２とＮＭＯＳトランジスタ形成領域４との境界部の近傍においてゲート配線２０ａに接続された導体プラグ４４ｋが埋め込まれている。また、層間絶縁膜４０には、ＰＭＯＳトランジスタ形成領域２とＮＭＯＳトランジスタ形成領域４との境界部の近傍においてゲート配線２０ｂに接続された導体プラグ４４ｌが埋め込まれている。
【０２２０】
電源線５０ａは、導体プラグ４４ａを介してＰＭＯＳトランジスタ３４ａのソース領域２８Ｓ１に電気的に接続されている。また、電源線５０ａは、導体プラグ４４ｆを介してＰＭＯＳトランジスタ３４ｂのソース領域２８Ｓ２に電気的に接続されている。また、電源線５０ａは、導体プラグ４４ｉを介してダミーゲート電極３８ａに電気的に接続されている。電源線５０ａの一部は、ダミーゲート配線３８ａ、３８ｃと平行に形成されている。また、電源線５０ａの他の一部は、ダミーゲート配線３８ａ、３８ｃと交差している。電源線５０ａは、電源電位ＶＤＤに接続される（図２６参照）。
【０２２１】
接地線５０ｂは、導体プラグ４４ｃを介してＮＭＯＳトランジスタ３６ａのソース領域３２Ｓ１に電気的に接続されている。また、接地線５０ｂは、導体プラグ４４ｈを介してＮＭＯＳトランジスタ３６ｂのソース領域３２Ｓ２に電気的に接続されている。また、接地線５０ｂは、導体プラグ４４ｊを介してダミーゲート配線３８ｃに電気的に接続されている。接地線５０ｂの一部は、ダミーゲート配線３８ａ、３８ｃと平行に形成されている。また、接地線５０ｂの他の一部は、ダミーゲート配線３８ａ、３８ｃと交差している。接地線５０ｂは、接地電位ＶＳＳに接続される（図２６参照）。
【０２２２】
信号線５０ｃは、導体プラグ４４ｂを介してＰＭＯＳトランジスタ３４ａのドレイン領域２８Ｄ１に電気的に接続されているとともに、導体プラグ４４ｄを介してＮＭＯＳトランジスタ３６ａのドレイン領域３２Ｄ１に電気的に接続されている。
【０２２３】
信号線５０ｄは、導体プラグ４４ｅを介してＰＭＯＳトランジスタ３４ｂのドレイン領域２８Ｄ２に電気的に接続されているとともに、導体プラグ４４ｇを介してＮＭＯＳトランジスタ３６ｂのドレイン領域３２Ｄ２に電気的に接続されている。
【０２２４】
ゲート配線２０ａとゲート配線２０ｂとの間における素子分離領域１４上に形成されたダミーゲート配線３８ｂは、電気的にフローティングとなっている。
【０２２５】
こうして、本実施形態による半導体装置が形成されている。
【０２２６】
本実施形態では、ダミーゲート配線３８ａが電源電位ＶＤＤに接続されている一方、ＮＭＯＳトランジスタ３６ｂのソース領域３２Ｓ１に接続された導体プラグ４４ｃが接地電位ＶＳＳに接続されている。このため、本実施形態によれば、ダミーゲート配線３８ａと導体プラグ４４ｃとの間においてデカップリング容量Ｃ１が得られる（図２６参照）。
【０２２７】
また、本実施形態では、ダミーゲート配線３８ａが電源電位ＶＤＤに接続されている一方、接地線５０ｂの一部がダミーゲート配線３８ａと平行に形成されているため、ダミーゲート配線３８ａと接地線５０ｂとの間において容量Ｃ２が得られる（図２６参照）。
【０２２８】
また、本実施形態では、ダミーゲート配線３８ａが電源電位ＶＤＤに接続されている一方、接地線５０ｂの他の一部がダミーゲート配線３８ａと交差しているため、ダミーゲート電極３８ａと接地線５０ｂとの間においてデカップリング容量Ｃ３が得られる（図２６参照）。
【０２２９】
また、本実施形態では、ダミーゲート配線３８ｃが接地電位ＶＳＳに接続されている一方、ＰＭＯＳトランジスタ３４ｂのソース領域２８Ｓ２に接続された導体プラグ４４ｆが電源電位ＶＤＤに接続されている。このため、本実施形態によれば、ダミーゲート配線３８ｃと導体プラグ４４ｆとの間においてデカップリング容量Ｃ４が得られる（図２６参照）。
【０２３０】
また、本実施形態では、ダミーゲート配線３８ｃが接地電位ＶＳＳに接続されている一方、電源線５０ａの一部がダミーゲート配線３８ｃと平行に形成されているため、ダミーゲート配線３８ｃと電源線５０ａとの間においてデカップリング容量Ｃ５が得られる（図２６参照）。
【０２３１】
また、本実施形態では、ダミーゲート配線３８ｃが接地電位ＶＳＳに接続されている一方、電源線５０ａの他の一部がダミーゲート配線３８ｃと交差しているため、ダミーゲート電極３８ｃと電源線５０ａとの間においてデカップリング容量Ｃ６が得られる（図２６参照）。
【０２３２】
このように、本実施形態においても、デカップリング容量がユニットセル６ａ、６ｂに形成されるため、対向面積の大きいデカップリングキャパシタをユニットセル６ａ、６ｂと別個に設けることが不要となる。たとえユニットセル６ａ、６ｂと別個にデカップリングキャパシタを設けるとしても、かかるデカップリングキャパシタを形成するのに要する面積が小さくて済む。従って、本実施形態においても、半導体装置の小型化を実現することが可能となる。
【０２３３】
また、本実施形態においても、トランジスタ３４ａ、３４ｂ、３６ａ、３６ｂのドレイン領域２８Ｄ１、２８Ｄ２、３２Ｄ１、３２Ｄ２側に位置するダミーゲート配線３８ｂは電気的にフローティングとなっている。このため、ドレイン領域２８Ｄ１、２８Ｄ２、３２Ｄ１、３２Ｄ２に接続された導体プラグ４４ｂ、４４ｄ、４４ｅ、４４ｇがダミーゲート配線３８ｂに容量結合するのを防止し得る。従って、本実施形態においても、ドレイン領域２８Ｄ１、２８Ｄ２、３２Ｄ１、３２Ｄ２に電気的に接続された信号線５０ｃ、５０ｄにおいて信号遅延が生じるのを防止し得る。
【０２３４】
［第６実施形態］
第６実施形態による半導体装置を図２７乃至図２９を用いて説明する。図２７は、本実施形態による半導体装置を示す平面図である。図２８は、本実施形態による半導体装置を示す断面図（その１）である。図２９は、本実施形態による半導体装置を示す断面図（その２）である。図２８（ａ）及び図２９（ａ）は、図２７のＡ−Ａ′線断面に対応している。図２８（ｂ）及び図２９（ｂ）は、図２７のＢ−Ｂ′線断面に対応している。図２８（ｃ）及び図２９（ｃ）は、図２７のＣ−Ｃ′線断面に対応している。図２８（ｄ）及び図２９（ｄ）は、図２７のＤ−Ｄ′線断面に対応している。図１乃至図２６に示す第１乃至第５実施形態による半導体装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
【０２３５】
本実施形態による半導体装置は、ゲート電極２１ａに沿うようにそれぞれ形成されたダミーゲート電極３８ｅ、３８ｇと、ゲート電極２１ｂに沿うように形成されたダミーゲート電極３８ｆ、３８ｈとが、互いに分離されているものである。
【０２３６】
ＰＭＯＳトランジスタ３４のゲート電極２１ａの紙面左側の素子領域１２ａには、エクステンションソース／ドレイン構造のソース領域２８Ｓが形成されている。ＰＭＯＳトランジスタ３４のゲート電極２１ａの紙面右側の素子領域１２ａには、エクステンションソース／ドレイン構造のドレイン領域２８Ｄが形成されている。
【０２３７】
ＮＭＯＳトランジスタ３６のゲート電極２１ｂの紙面左側の素子領域１２ｂには、エクステンションソース／ドレイン構造のドレイン領域３２Ｄが形成されている。ＮＭＯＳトランジスタ３６のゲート電極２１ｂの紙面右側の素子領域１２ｂには、エクステンションソース／ドレイン構造のソース領域３２Ｓが形成されている。
【０２３８】
このように、本実施形態では、ＰＭＯＳトランジスタ３４のソース領域２８Ｓは、ゲート電極２１ａの紙面左側に位置している一方、ＮＭＯＳトランジスタ３６のソース領域３２Ｓは、ゲート電極２１ｂの紙面右側に位置している。また、ＰＭＯＳトランジスタ３４のドレイン領域２８Ｄは、ゲート電極２１ａの紙面右側に位置している一方、ＮＭＯＳトランジスタ３６のドレイン領域３２Ｄは、ゲート電極２１ｂの紙面左側に位置している。
【０２３９】
素子領域１２ａの紙面左側における素子分離領域１４上には、ＰＭＯＳトランジスタ３４のゲート電極２１ａと並行するようにダミーゲート電極（ダミーゲートパターン、ダミーパターン、パターン）３８ｅが形成されている。また、素子領域１２ａの紙面右側における素子分離領域１４上には、ＰＭＯＳトランジスタ３４のゲート電極２１ａと並行するようにダミーゲート電極（ダミーゲートパターン、ダミーパターン、パターン）３８ｇが形成されている。
【０２４０】
素子領域１２ｂの紙面左側における素子分離領域１４上には、ＮＭＯＳトランジスタ３６のゲート電極２１ｂと並行するようにダミーゲート電極（ダミーゲートパターン、ダミーパターン、パターン）３８ｆが形成されている。また、素子領域１２ｂの紙面右側における素子分離領域１４上には、ＮＭＯＳトランジスタ３６のゲート電極２１ｂと並行するようにダミーゲート電極（ダミーゲートパターン、ダミーパターン、パターン）３８ｈが形成されている。
【０２４１】
ダミーゲート電極３８ｅとダミーゲート電極３８ｆとは、互いに分離されている。また、ダミーゲート電極３８ｇとダミーゲート電極３８ｈとは、互いに分離されている。
【０２４２】
層間絶縁膜４０には、ＰＭＯＳトランジスタ３４のソース領域２８Ｓに接続された導体プラグ４４ａが埋め込まれている。また、層間絶縁膜４０には、ＰＭＯＳトランジスタ３４のドレイン領域２８Ｄに接続された導体プラグ４４ｂが埋め込まれている。また、層間絶縁膜４０には、ＮＭＯＳトランジスタ３６のドレイン領域３２Ｄに接続された導体プラグ４４ｃが埋め込まれている。また、層間絶縁膜４０には、ＮＭＯＳトランジスタ３６のソース領域３２Ｓに接続された導体プラグ４４ｄが埋め込まれている。また、層間絶縁膜４０には、ダミーゲート電極３８ｅに接続された導体プラグ４４ｅが埋め込まれている。また、層間絶縁膜４０には、ダミーゲート電極３８ｈに接続された導体プラグ４４ｆが埋め込まれている。また、層間絶縁膜４０には、ＰＭＯＳトランジスタ形成領域２とＮＭＯＳトランジスタ形成領域４との境界部の近傍においてゲート配線２０に接続された導体プラグ４４ｇが埋め込まれている。
【０２４３】
電源線５０ａは、導体プラグ４４ａを介してＰＭＯＳトランジスタ３４のソース領域２８Ｓに電気的に接続されている。電源線５０ａは、導体プラグ４４ｆを介してダミーゲート電極３８ｈに電気的に接続されている。電源線５０ａの一部は、ダミーゲート電極３８ｅと平行に形成されている。また、電源線５０ａの他の一部は、ダミーゲート電極３８ｅと交差している。電源線５０ａは、例えば電源電位ＶＤＤに接続される（図２９参照）。
【０２４４】
接地線５０ｂは、導体プラグ４４ｄを介してＮＭＯＳトランジスタ３６のソース領域３２Ｓに電気的に接続されている。また、接地線５０ｂは、導体プラグ４４ｅを介してダミーゲート電極３８ｅに電気的に接続されている。接地線５０ｂは、例えば接地電位ＶＳＳに接続される（図２９参照）。
【０２４５】
信号線５０ｃは、導体プラグ４４ｂを介してＰＭＯＳトランジスタ３４のドレイン領域２８Ｄに電気的に接続されているとともに、導体プラグ４４ｃを介してＮＭＯＳトランジスタ３６のドレイン領域３２Ｄに電気的に接続されている。
【０２４６】
ＰＭＯＳトランジスタ３４のゲート電極２１ａの紙面右側に位置しているダミーゲート電極３８ｇは、電気的にフローティングとなっている。また、ＮＭＯＳトランジスタ３６のゲート電極２１ｂの紙面左側に位置しているダミーゲート電極３８ｆは、電気的にフローティングとなっている。
【０２４７】
こうして、本実施形態による半導体装置が形成されている。
【０２４８】
本実施形態によれば、ダミーゲート電極３８ｅが接地電位ＶＳＳに接続されている一方、ＰＭＯＳトランジスタ３４のソース領域２８Ｓに接続された導体プラグ４４ａが電源電位ＶＤＤに接続されている。このため、本実施形態によれば、ダミーゲート電極３８ｅと導体プラグ４４ａとの間においてデカップリング容量Ｃ１が得られる（図２９参照）。
【０２４９】
また、ダミーゲート電極３８ｅが接地電位ＶＳＳに接続されている一方、電源線５０ａの一部がダミーゲート電極３８ｅと平行に形成されているため、ダミーゲート電極３８ｅと電源線５０ａとの間にデカップリング容量Ｃ２が得られる（図２９参照）。
【０２５０】
また、ダミーゲート電極３８ｅが接地電位ＶＳＳに接続されている一方、電源線５０ａの他の一部がダミーゲート電極３８ｅと交差しているため、ダミーゲート電極３８ｅと電源線５０ａとの間においてデカップリング容量Ｃ３が得られる（図２９参照）。
【０２５１】
また、本実施形態によれば、ダミーゲート電極３８ｈが電源電位ＶＤＤに接続されている一方、ＮＭＯＳトランジスタ３６のソース領域３２Ｓに接続された導体プラグ４４ｄが接地電位ＶＳＳに接続されている。このため、本実施形態によれば、ダミーゲート電極３８ｈと導体プラグ４４ｄとの間においてデカップリング容量Ｃ４が得られる（図２９参照）。
【０２５２】
また、ダミーゲート電極３８ｈが電源電位ＶＤＤに接続されている一方、接地線５０ｂの一部がダミーゲート電極３８ｈと平行に形成されているため、ダミーゲート電極３８ｈと接地線５０ｂとの間においてデカップリング容量Ｃ５が得られる（図２９参照）。
【０２５３】
また、ダミーゲート電極３８ｈが電源電位ＶＤＤに接続されている一方、接地線５０ｂの他の一部がダミーゲート電極３８ｈと交差しているため、ダミーゲート電極３８ｈと接地線５０ｂとの間においてデカップリング容量Ｃ６が得られる（図２９参照）。
【０２５４】
このように、ＰＭＯＳトランジスタ３４のソース領域２８Ｓが、ゲート電極２１ａの紙面左側に位置している一方、ＮＭＯＳトランジスタ３６のソース領域３２Ｓが、ゲート電極２１ｂの紙面右側に位置していてもよい。また、ＰＭＯＳトランジスタ３４のドレイン領域２８Ｄが、ゲート電極２１ａの紙面右側に位置している一方、ＮＭＯＳトランジスタ３６のドレイン領域３２Ｄが、ゲート電極２１ｂの紙面左側に位置していてもよい。
【０２５５】
本実施形態によれば、ダミーゲート電極３８ｅとダミーゲート電極３８ｆとが互いに分離されているため、ダミーゲート配線３８ｅを接地電位ＶＳＳに接続する一方、ダミーゲート配線３８ｆを電気的にフローティングとすることができる。また、ダミーゲート電極３８ｇとダミーゲート電極３８ｈとが互いに分離されているため、ダミーゲート電極３８ｈを電源電位ＶＤＤに接続する一方、ダミーゲート電極３８ｇを電気的にフローティングとすることができる。従って、ドレイン領域２８Ｄ、３２Ｄに接続された導体プラグ４４ｂ、４４ｃがダミーゲート電極３８ｇ、３８ｆに容量結合するのを防止することができ、信号遅延が生じるのを防止し得る。
【０２５６】
また、本実施形態によれば、１つのユニットセル６において得られるデカップリング容量Ｃ１〜Ｃ６が多い。従って、本実施形態によれば、より電気的特性の良好な半導体装置を提供することができる。
【０２５７】
［第７実施形態］
第７実施形態による半導体装置を図３０乃至図３２を用いて説明する。図３０は、本実施形態による半導体装置を示す平面図である。図３１は、本実施形態による半導体装置を示す断面図（その１）である。図３２は、本実施形態による半導体装置を示す断面図（その２）である。図３１（ａ）及び図３２（ａ）は、図３０のＡ−Ａ′線断面に対応している。図３１（ｂ）及び図３２（ｂ）は、図３０のＢ−Ｂ′線断面に対応している。図３１（ｃ）及び図３２（ｃ）は、図３０のＣ−Ｃ′線断面に対応している。図３１（ｄ）及び図３２（ｄ）は、図３０のＤ−Ｄ′線断面に対応している。図１乃至図２９に示す第１乃至第６実施形態による半導体装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
【０２５８】
本実施形態による半導体装置は、２つのユニットセル６ａ、６ｂが隣接して形成されており、ダミーゲート電極３８ｅ、３８ｇ、３８ｉとダミーゲート電極３８ｆ、３８ｈ、３８ｊとが互いに分離されているものである。
【０２５９】
ＰＭＯＳトランジスタ３４ａのゲート電極２１ａの紙面左側の素子領域１２ａには、エクステンションソース／ドレイン構造のソース領域２８Ｓ１が形成されている。ＰＭＯＳトランジスタ３４ａのゲート電極２１ａの紙面右側の素子領域１２ａには、エクステンションソース／ドレイン構造のドレイン領域２８Ｄ１が形成されている。
【０２６０】
ＮＭＯＳトランジスタ３６ａのゲート電極２１ｂの紙面左側の素子領域１２ｂには、エクステンションソース／ドレイン構造のドレイン領域３２Ｄ１が形成されている。ＮＭＯＳトランジスタ３６ａのゲート電極２１ｂの紙面右側の素子領域１２ｂには、エクステンションソース／ドレイン構造のソース領域３２Ｓ１が形成されている。
【０２６１】
ＰＭＯＳトランジスタ３４ｂのゲート電極２１ｃの紙面左側の素子領域１２ｃには、エクステンションソース／ドレイン構造のドレイン領域２８Ｄ２が形成されている。ＰＭＯＳトランジスタ３４ｂのゲート電極２１ｃの紙面右側の素子領域１２ｃには、エクステンションソース／ドレイン構造のソース領域２８Ｓ２が形成されている。
【０２６２】
ＮＭＯＳトランジスタ３６ｂのゲート電極２１ｄの紙面左側の素子領域１２ｄには、エクステンションソース／ドレイン構造のソース３２Ｓ２が形成されている。ＮＭＯＳトランジスタ３６ｂのゲート電極２１ｄの紙面右側の素子領域１２ｄには、エクステンションソース／ドレイン構造のドレイン領域３２Ｄ２が形成されている。
【０２６３】
このように、本実施形態では、ＰＭＯＳトランジスタ３４ａのソース領域２８Ｓ１は、ゲート電極２１ａの紙面左側に位置している一方、ＮＭＯＳトランジスタ３６ａのソース領域３２Ｓ１は、ゲート電極２１ｂの紙面右側に位置している。また、ＰＭＯＳトランジスタ３４ａのドレイン領域２８Ｄ１は、ゲート電極２１ａの紙面右側に位置している一方、ＮＭＯＳトランジスタ３６ａのドレイン領域３２Ｄ１は、ゲート電極２１ｂの紙面左側に位置している。
【０２６４】
また、本実施形態では、ＰＭＯＳトランジスタ３４ｂのソース領域２８Ｓ２は、ゲート電極２１ｃの紙面右側に位置している一方、ＮＭＯＳトランジスタ３６ｂのソース領域３２Ｓ２は、ゲート電極２１ｄの紙面左側に位置している。また、ＰＭＯＳトランジスタ３４ｂのドレイン領域２８Ｄ２は、ゲート電極２１ｃの紙面左側に位置している一方、ＮＭＯＳトランジスタ３６ｂのドレイン領域３２Ｄ２は、ゲート電極２１ｄの紙面右側に位置している。
【０２６５】
素子領域１２ａの紙面左側における素子分離領域１４上には、ＰＭＯＳトランジスタ３４ａのゲート電極２１ａと並行するようにダミーゲート電極３８ｅが形成されている。素子領域１２ｂの紙面左側における素子分離領域１４上には、ＮＭＯＳトランジスタ３６ａのゲート電極２１ｂと並行するようにダミーゲート電極３８ｆが形成されている。
【０２６６】
また、素子領域１２ａと素子領域１２ｃとの間における素子分離領域１４上には、ゲート電極２１ａ、２１ｃと並行するようにダミーゲート電極３８ｇが形成されている。また、素子領域１２ｂと素子領域１２ｄとの間における素子分離領域１４上には、ゲート電極２１ｂ、２１ｄと並行するようにダミーゲート電極３８ｈが形成されている。
【０２６７】
また、素子領域１２ｃの紙面右側における素子分離領域１４上には、ＰＭＯＳトランジスタ３４ｂのゲート電極２１ｃと並行するようにダミーゲート電極（ダミーゲートパターン、ダミーパターン、パターン）３８ｉが形成されている。素子領域１２ｄの紙面右側における素子分離領域１４上には、ＮＭＯＳトランジスタ３６ｂのゲート電極２１ｄと並行するようにダミーゲート電極（ダミーゲートパターン、ダミーパターン、パターン）３８ｊが形成されている。
【０２６８】
ダミーゲート電極３８ｅとダミーゲート電極３８ｆとは、互いに分離されている。また、ダミーゲート電極３８ｇとダミーゲート電極３８ｈとは、互いに分離されている。また、ダミーゲート電極３８ｉとダミーゲート電極３８ｊとは、互いに分離されている。
【０２６９】
層間絶縁膜４０には、ＰＭＯＳトランジスタ３４ａのソース領域２８Ｓ１に接続された導体プラグ４４ａが埋め込まれている。また、層間絶縁膜４０には、ＰＭＯＳトランジスタ３４ａのドレイン領域２８Ｄ１に接続された導体プラグ４４ｂが埋め込まれている。また、層間絶縁膜４０には、ＮＭＯＳトランジスタ３６ａのドレイン領域３２Ｄ１に接続された導体プラグ４４ｃが埋め込まれている。また、層間絶縁膜４０には、ＮＭＯＳトランジスタ３６ａのソース領域３２Ｓ１に接続された導体プラグ４４ｄが埋め込まれている。
【０２７０】
また、層間絶縁膜４０には、ＰＭＯＳトランジスタ３４ｂのドレイン領域２８Ｄ２に接続された導体プラグ４４ｅが埋め込まれている。また、層間絶縁膜４０には、ＰＭＯＳトランジスタ３４ｂのソース領域２８Ｓ２に接続された導体プラグ４４ｆが埋め込まれている。また、層間絶縁膜４０には、ＮＭＯＳトランジスタ３６ｂのソース領域３２Ｓ２に接続された導体プラグ４４ｇが埋め込まれている。また、層間絶縁膜４０には、ＮＭＯＳトランジスタ３６ｂのドレイン領域３２Ｄ２に接続された導体プラグ４４ｈが埋め込まれている。
【０２７１】
また、層間絶縁膜４０には、ダミーゲート電極３８ｅに接続された導体プラグ４４ｉが埋め込まれている。また、層間絶縁膜４０には、ダミーゲート電極３８ｈに接続された導体プラグ４４ｊが埋め込まれている。また、層間絶縁膜４０には、ダミーゲート電極３８ｉに接続された導体プラグ４４ｋが埋め込まれている。
【０２７２】
また、層間絶縁膜４０には、ＰＭＯＳトランジスタ形成領域２とＮＭＯＳトランジスタ形成領域４との境界部の近傍においてゲート配線２０ａに接続された導体プラグ４４ｌが埋め込まれている。また、層間絶縁膜４０には、ＰＭＯＳトランジスタ形成領域２とＮＭＯＳトランジスタ形成領域４との境界部の近傍においてゲート配線２０ｂに接続された導体プラグ４４ｍが埋め込まれている。
【０２７３】
電源線５０ａは、導体プラグ４４ａを介してＰＭＯＳトランジスタ３４ａのソース領域２８Ｓ１に電気的に接続されている。また、電源線５０ａは、導体プラグ４４ｆを介してＰＭＯＳトランジスタ３４ｂのソース領域２８Ｓ２に電気的に接続されている。また、電源線５０ａは、導体プラグ４４ｊを介してダミーゲート電極３８ｈに電気的に接続されている。電源線５０ａの一部は、ダミーゲート電極３８ｅ、３８ｉと平行に形成されている。また、電源線５０ａの他の一部は、ダミーゲート電極３８ｅ、３８ｉと交差している。電源線５０ａは、例えば電源電位ＶＤＤに接続される（図３２参照）。
【０２７４】
接地線５０ｂは、導体プラグ４４ｄを介してＮＭＯＳトランジスタ３６ａのソース領域３２Ｓ１に電気的に接続されている。また、接地線５０ｂは、導体プラグ４４ｇを介してＮＭＯＳトランジスタ３６ｂのソース領域３２Ｓ２に電気的に接続されている。また、接地線５０ｂは、導体プラグ４４ｉを介してダミーゲート電極３８ｅに電気的に接続されている。また、接地線５０ｂは、導体プラグ４４ｋを介してダミーゲート電極３８ｉに電気的に接続されている。接地線５０ｂは、例えば接地電位ＶＳＳに接続される（図３２参照）。
【０２７５】
信号線５０ｃは、導体プラグ４４ｂを介してＰＭＯＳトランジスタ３４ａのドレイン領域２８Ｄ１に電気的に接続されているとともに、導体プラグ４４ｃを介してＮＭＯＳトランジスタ３６ａのドレイン領域３２Ｄ１に電気的に接続されている。
【０２７６】
信号線５０ｄは、導体プラグ４４ｅを介してＰＭＯＳトランジスタ３４ｂのドレイン領域２８Ｄ２に電気的に接続されているとともに、導体プラグ４４ｈを介してＮＭＯＳトランジスタ３６ｂのドレイン領域３２Ｄ２に電気的に接続されている。
【０２７７】
素子領域１２ａとソース領域１２ｃとの間における素子分離領域１４上に形成されているダミーゲート電極３８ｇは、電気的にフローティングとなっている。また、素子領域１２ｂの紙面左側における素子分離領域１４上に形成されているダミーゲート電極３８ｆは、電気的にフローティングとなっている。また素子領域１２ｄの紙面右側における素子分離領域１４上に形成されているダミーゲート電極３８ｊは、電気的にフローティングとなっている。
【０２７８】
こうして、本実施形態による半導体装置が形成されている。
【０２７９】
本実施形態によれば、ダミーゲート電極３８ｅが接地電位ＶＳＳに接続されている一方、ＰＭＯＳトランジスタ３４ａのソース領域２８Ｓ１に接続された導体プラグ４４ａが電源電位ＶＤＤに接続されている。このため、本実施形態によれば、ダミーゲート電極３８ｅと導体プラグ４４ａとの間においてデカップリング容量Ｃ１が得られる（図３２参照）。
【０２８０】
また、ダミーゲート電極３８ｅが接地電位ＶＳＳに接続されている一方、電源線５０ａの一部がダミーゲート電極３８ｅと平行に形成されているため、ダミーゲート電極３８ｅと電源線５０ａとの間においてデカップリング容量Ｃ２が得られる（図３２参照）。
【０２８１】
また、ダミーゲート電極３８ｅが接地電位ＶＳＳに接続されている一方、電源線５０ａの他の一部がダミーゲート電極３８ｅと交差しているため、ダミーゲート電極３８ｅと電源線５０ａとの間においてデカップリング容量Ｃ３が得られる（図３２参照）。
【０２８２】
また、本実施形態によれば、ダミーゲート電極３８ｈが電源電位ＶＤＤに接続されている一方、ＮＭＯＳトランジスタ３６ａのソース領域３２Ｓ１に接続された導体プラグ４４ｄが接地電位ＶＳＳに接続されている。このため、本実施形態によれば、ダミーゲート電極３８ｈと導体プラグ４４ｄとの間においてデカップリング容量Ｃ４が得られる（図３２参照）。
【０２８３】
また、ダミーゲート電極３８ｈが電源電位ＶＤＤに接続されている一方、接地線５０ｂの一部がダミーゲート電極３８ｈと平行に形成されているため、ダミーゲート電極３８ｈと接地線５０ｂとの間においてデカップリング容量Ｃ５が得られる（図３２参照）。
【０２８４】
また、ダミーゲート電極３８ｈが電源電位ＶＤＤに接続されている一方、接地線５０ｂの他の一部がダミーゲート電極３８ｈと交差しているため、ダミーゲート電極３８ｈと接地線５０ｂとの間においてデカップリング容量Ｃ６が得られる（図３２参照）。
【０２８５】
また、本実施形態によれば、ダミーゲート電極３８ｉが接地電位ＶＳＳに接続されている一方、ＰＭＯＳトランジスタ３４ｂのソース領域２８Ｓ２に接続された導体プラグ４４ｆが電源電位ＶＤＤに接続されている。このため、本実施形態によれば、ダミーゲート電極３８ｉと導体プラグ４４ｆとの間においてデカップリング容量Ｃ７が得られる（図３２参照）。
【０２８６】
また、ダミーゲート電極３８ｉが接地電位ＶＳＳに接続されている一方、電源線５０ａの一部がダミーゲート電極３８ｉと平行に形成されているため、ダミーゲート電極３８ｉと電源線５０ａとの間においてデカップリング容量Ｃ８が得られる（図３２参照）。
【０２８７】
また、ダミーゲート電極３８ｅが接地電位ＶＳＳに接続されている一方、電源線５０ａの他の一部がダミーゲート電極３８ｉと交差しているため、ダミーゲート電極３８ｉと電源線５０ａとの間においてデカップリング容量Ｃ９が得られる（図３２参照）。
【０２８８】
また、本実施形態によれば、ダミーゲート電極３８ｈが電源電位ＶＤＤに接続されている一方、ＮＭＯＳトランジスタ３６ｂのソース領域３２Ｓ２に接続された導体プラグ４４ｇが接地電位ＶＳＳに接続されている。このため、本実施形態によれば、ダミーゲート電極３８ｈと導体プラグ４４ｇとの間においてデカップリング容量Ｃ１０が得られる（図３２参照）。
【０２８９】
また、ダミーゲート電極３８ｈが電源電位ＶＤＤに接続されている一方、接地線５０ｂの一部がダミーゲート電極３８ｈと平行に形成されているため、ダミーゲート電極３８ｈと接地線５０ｂとの間においてデカップリング容量Ｃ１１が得られる（図３２参照）。
【０２９０】
このように、ＰＭＯＳトランジスタ３４ａのソース領域２８Ｓ１が、ゲート電極２１ａの紙面左側に位置している一方、ＮＭＯＳトランジスタ３６ａのソース領域３２Ｓ１が、ゲート電極２１ｂの紙面右側に位置していてもよい。また、ＰＭＯＳトランジスタ３４ａのドレイン領域２８Ｄ１が、ゲート電極２１ａの紙面右側に位置している一方、ＮＭＯＳトランジスタ３６ａのドレイン領域３２Ｄ１が、ゲート電極２１ｂの紙面左側に位置していてもよい。また、ＰＭＯＳトランジスタ３４ｂのソース領域２８Ｓ２が、ゲート電極２１ｃの紙面右側に位置している一方、ＮＭＯＳトランジスタ３６ｂのソース領域３２Ｓ２が、ゲート電極２１ｄの紙面左側に位置していてもよい。また、ＰＭＯＳトランジスタ３４ｂのドレイン領域２８Ｄ２が、ゲート電極２１ｃの紙面左側に位置している一方、ＮＭＯＳトランジスタ３６ｂのドレイン領域３２Ｄ２が、ゲート電極２１ｄの紙面右側に位置していてもよい。
【０２９１】
本実施形態によれば、ダミーゲート電極３８ｅとダミーゲート電極３８ｆとが互いに分離されているため、ダミーゲート電極３８ｅを接地電位ＶＳＳに接続する一方、ダミーゲート電極３８ｆを電気的にフローティングとすることができる。また、ダミーゲート電極３８ｇとダミーゲート電極３８ｈとが互いに分離されているため、ダミーゲート電極３８ｈを電源電位ＶＤＤに接続する一方、ダミーゲート電極３８ｇを電気的にフローティングとすることができる。また、ダミーゲート電極３８ｉとダミーゲート電極３８ｊとが互いに分離されているため、ダミーゲート配線３８ｉを接地電位ＶＳＳに接続する一方、ダミーゲート配線３８ｊを電気的にフローティングとすることができる。従って、ドレイン領域２８Ｄ１、３２Ｄ１、２８Ｄ２、３２Ｄ２に接続された導体プラグ４４ｂ、４４ｃ、４４ｅ、４４ｈがダミーゲート電極３８ｇ、３８ｆ、３８ｊに容量結合するのを防止することができ、信号遅延が生じるのを防止し得る。
【０２９２】
また、本実施形態によれば、１つのユニットセル６ａ、６ｂにおいて得られるデカップリング容量が多い。従って、本実施形態によれば、より電気的特性の良好な半導体装置を提供することができる。
【０２９３】
［第８実施形態］
第８実施形態による半導体装置について図３３を用いて説明する。図３３は、本実施形態による半導体装置を示す平面図である。図１乃至図３２に示す第１乃至第７実施形態による半導体装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
【０２９４】
本実施形態による半導体装置は、多数のユニットセル６ａ〜６ｃが隣接して配置されているものである。
【０２９５】
なお、図３３においては、隣接して配置された多数のユニットセルのうちの３つのユニットセル６ａ〜６ｃを抜き出して示している。
【０２９６】
図３３に示すように、半導体基板１０には、素子領域１２ａ〜１２ｆを画定する素子分離領域１４が形成されている。素子領域１２ａ、１２ｃ、１２ｅは、ＰＭＯＳトランジスタ形成領域２内に形成されている。素子領域１２ｂ、１２ｄ、１２ｆは、ＮＭＯＳトランジスタ形成領域４内に形成されている。素子領域１２ａは紙面左側に位置しており、素子領域１２ｃは素子領域１２ａの紙面右側に位置しており、素子領域１２ｅは素子領域１２ｃの紙面右側に位置している。素子領域１２ｂは紙面左側に位置しており、素子領域１２ｄは素子領域１２ｂの紙面右側に位置しており、素子領域１２ｆは素子領域１２ｄの紙面右側に位置している。
【０２９７】
ＰＭＯＳトランジスタ形成領域２における半導体基板１０には、Ｎ型のウェル１６が形成されている。
【０２９８】
ＰＭＯＳトランジスタ形成領域２における半導体基板１０上には、ゲート絶縁膜１８を介してゲート電極２１ａ、２１ｃ、２１ｅが形成されている。ＮＭＯＳトランジスタ形成領域４における半導体基板１０上には、ゲート絶縁膜１８を介してゲート電極２１ｂ、２１ｄ、２１ｆが形成されている。
【０２９９】
ゲート電極２１ａ及びゲート電極２１ｂは、ＰＭＯＳトランジスタ形成領域２内及びＮＭＯＳトランジスタ形成領域４内に連続的に形成されたゲート配線２０ａの一部である。ゲート電極２１ｃ及びゲート電極２１ｄは、ＰＭＯＳトランジスタ形成領域２内及びＮＭＯＳトランジスタ形成領域４内に連続的に形成されたゲート配線２０ｂの一部である。ゲート電極２１ｅ及びゲート電極２１ｆは、ＰＭＯＳトランジスタ形成領域２内及びＮＭＯＳトランジスタ形成領域４内に連続的に形成されたゲート配線２０ｃの一部である。ゲート配線２０ａ〜２０ｃとしては、例えばポリシリコン膜等が用いられている。
【０３００】
ＰＭＯＳトランジスタ３４ａのゲート電極２１ａの紙面左側の素子領域１２ａには、エクステンションソース／ドレイン構造のソース領域２８Ｓ１が形成されている。ＰＭＯＳトランジスタ３４ａのゲート電極２１ａの紙面右側の素子領域１２ａには、エクステンションソース／ドレイン構造のドレイン領域２８Ｄ１が形成されている。
【０３０１】
ＮＭＯＳトランジスタ３６ａのゲート電極２１ｂの紙面左側の素子領域１２ｂには、エクステンションソース／ドレイン構造のソース領域３２Ｓ１が形成されている。ＮＭＯＳトランジスタ３６ａのゲート電極２１ｂの紙面右側の素子領域１２ｂには、エクステンションソース／ドレイン構造のドレイン領域３２Ｄ１が形成されている。
【０３０２】
ＰＭＯＳトランジスタ３４ｂのゲート電極２１ｃの紙面左側の素子領域１２ｃには、エクステンションソース／ドレイン構造のドレイン領域２８Ｄ２が形成されている。ＰＭＯＳトランジスタ３４ｂのゲート電極２１ｃの紙面右側の素子領域１２ｃには、エクステンションソース／ドレイン構造のソース領域２８Ｓ２が形成されている。
【０３０３】
ＮＭＯＳトランジスタ３６ｂのゲート電極２１ｄの紙面左側の素子領域１２ｄには、エクステンションソース／ドレイン構造のドレイン領域３２Ｄ２が形成されている。ＮＭＯＳトランジスタ３６ｂのゲート電極２１ｂの紙面右側の素子領域１２ｄには、エクステンションソース／ドレイン構造のソース領域３２Ｓ２が形成されている。
【０３０４】
ＰＭＯＳトランジスタ３４ｃのゲート電極２１ｅの紙面左側の素子領域１２ｅには、エクステンションソース／ドレイン構造のソース領域２８Ｓ３が形成されている。ＰＭＯＳトランジスタ３４ｃのゲート電極２１ｅの紙面右側の素子領域１２ｅには、エクステンションソース／ドレイン構造のドレイン領域２８Ｄ３が形成されている。
【０３０５】
ＮＭＯＳトランジスタ３６ｃのゲート電極２１ｆの紙面左側の素子領域１２ｆには、エクステンションソース／ドレイン構造のソース領域３２Ｓ３が形成されている。ＮＭＯＳトランジスタ３６ｃのゲート電極２１ｆの紙面右側の素子領域１２ｆには、エクステンションソース／ドレイン構造のドレイン領域３２Ｄ３が形成されている。
【０３０６】
ゲート配線２０ａの紙面左側における素子分離領域１４上には、ゲート配線２０ａと並行するようにダミーゲート配線３８ａが形成されている。ダミーゲート配線３８ａは、素子領域１２ａ、１２ｂの紙面左側に位置している。
【０３０７】
ゲート配線２０ａとゲート配線２０ｂとの間における素子分離領域１４上には、ゲート配線２０ａ、２０ｂと並行するようにダミーゲート配線３８ｂが形成されている。ダミーゲート配線３８ｂは、素子領域１２ａ、１２ｂの紙面右側に位置しており、素子領域１２ｃ、１２ｄの紙面左側に位置している。
【０３０８】
ゲート配線２０ｂとゲート配線２０ｃとの間における素子分離領域１４上には、ゲート配線２０ｂ、２０ｃと並行するようにダミーゲート配線３８ｃが形成されている。ダミーゲート配線３８ｃは、素子領域１２ｃ、１２ｄの紙面右側に位置しており、素子領域１２ｅ、１２ｆの紙面左側に位置している。
【０３０９】
ゲート配線２０ｃの紙面右側における素子分離領域１４上には、ゲート配線２０ｃと並行するようにダミーゲート配線（ダミーゲート電極、ダミーゲートパターン、ダミーパターン、パターン）３８ｄが形成されている。ダミーゲート配線３８ｄは、素子領域１２ｅ、１２ｆの紙面右側に位置している。
【０３１０】
層間絶縁膜４０には、ＰＭＯＳトランジスタ３４ａのソース領域２８Ｓ１に接続された導体プラグ４４ａが埋め込まれている。また、層間絶縁膜４０には、ＰＭＯＳトランジスタ３４ａのドレイン領域２８Ｄ１に接続された導体プラグ４４ｂが埋め込まれている。
【０３１１】
また、層間絶縁膜４０には、ＮＭＯＳトランジスタ３６ａのソース領域３２Ｓ１に接続された導体プラグ４４ｃが埋め込まれている。また、層間絶縁膜４０には、ＮＭＯＳトランジスタ３６ａのドレイン領域３２Ｄ１に接続された導体プラグ４４ｄが埋め込まれている。
【０３１２】
また、層間絶縁膜４０には、ＰＭＯＳトランジスタ３４ｂのドレイン領域２８Ｄ２に接続された導体プラグ４４ｅが埋め込まれている。また、層間絶縁膜４０には、ＰＭＯＳトランジスタ３４ｂのソース領域２８Ｓ２に接続された導体プラグ４４ｆが埋め込まれている。
【０３１３】
また、層間絶縁膜４０には、ＮＭＯＳトランジスタ３６ｂのドレイン領域３２Ｄ２に接続された導体プラグ４４ｇが埋め込まれている。また、層間絶縁膜４０には、ＮＭＯＳトランジスタ３６ｂのソース領域３２Ｓ２に接続された導体プラグ４４ｈが埋め込まれている。
【０３１４】
また、層間絶縁膜４０には、ＰＭＯＳトランジスタ３４ｃのソース領域２８Ｓ３に接続された導体プラグ４４ｉが埋め込まれている。また、層間絶縁膜４０には、ＰＭＯＳトランジスタ３４ｃのドレイン領域２８Ｄ３に接続された導体プラグ４４ｊが埋め込まれている。
【０３１５】
また、層間絶縁膜４０には、ＮＭＯＳトランジスタ３６ｃのソース領域３２Ｓ３に接続された導体プラグ４４ｋが埋め込まれている。また、層間絶縁膜４０には、ＮＭＯＳトランジスタ３６ｃのドレイン領域３２Ｄ３に接続された導体プラグ４４ｌが埋め込まれている。
【０３１６】
また、層間絶縁膜４０には、ダミーゲート電極３８ａに接続された導体プラグ４４ｍが埋め込まれている。また、層間絶縁膜４０には、ダミーゲート電極３８ｃに接続された導体プラグ４４ｎが埋め込まれている。
【０３１７】
また、層間絶縁膜４０には、ＰＭＯＳトランジスタ形成領域２とＮＭＯＳトランジスタ形成領域４との境界部の近傍においてゲート配線２０ａに接続された導体プラグ４４ｏが埋め込まれている。また、層間絶縁膜４０には、ＰＭＯＳトランジスタ形成領域２とＮＭＯＳトランジスタ形成領域４との境界部の近傍においてゲート配線２０ｂに接続された導体プラグ４４ｐが埋め込まれている。また、層間絶縁膜４０には、ＰＭＯＳトランジスタ形成領域２とＮＭＯＳトランジスタ形成領域４との境界部の近傍においてゲート配線２０ｃに接続された導体プラグ４４ｑが埋め込まれている。
【０３１８】
電源線５０ａは、導体プラグ４４ａを介してＰＭＯＳトランジスタ３４ａのソース領域２８Ｓ１に電気的に接続されている。また、電源線５０ａは、導体プラグ４４ｆを介してＰＭＯＳトランジスタ３４ｂのソース領域２８Ｓ２に電気的に接続されている。また、電源線５０ａは、導体プラグ４４ｉを介してＰＭＯＳトランジスタ３４ｃのソース領域２８Ｓ３に電気的に接続されている。また、電源線５０ａは、導体プラグ４４ｍを介してダミーゲート電極３８ａに電気的に接続されている。電源線５０ａの一部は、ダミーゲート配線３８ａ、３８ｃと平行に形成されている。また、電源線５０ａの他の一部は、ダミーゲート配線３８ａ、３８ｃと交差している。電源線５０ａは、電源電位ＶＤＤに接続される。
【０３１９】
接地線５０ｂは、導体プラグ４４ｃを介してＮＭＯＳトランジスタ３６ａのソース領域３２Ｓ１に電気的に接続されている。また、接地線５０ｂは、導体プラグ４４ｈを介してＮＭＯＳトランジスタ３６ｂのソース領域３２Ｓ２に電気的に接続されている。また、接地線５０ｂは、導体プラグ４４ｋを介してＮＭＯＳトランジスタ３６ｃのソース領域３２Ｓ３に電気的に接続されている。また、接地線５０ｂは、導体プラグ４４ｎを介してダミーゲート電極３８ｃに電気的に接続されている。接地線５０ｂの一部は、ダミーゲート配線３８ａ、３８ｃと平行に形成されている。また、接地線５０ｂの他の一部は、ダミーゲート配線３８ａ、３８ｃと交差している。接地線５０ｂは、接地電位ＶＳＳに接続される。
【０３２０】
信号線５０ｃは、導体プラグ４４ｂを介してＰＭＯＳトランジスタ３４ａのドレイン領域２８Ｄ１に電気的に接続されているとともに、導体プラグ４４ｄを介してＮＭＯＳトランジスタ３６ａのドレイン領域３２Ｄ１に電気的に接続されている。
【０３２１】
信号線５０ｄは、導体プラグ４４ｅを介してＰＭＯＳトランジスタ３４ｂのドレイン領域２８Ｄ２に電気的に接続されているとともに、導体プラグ４４ｇを介してＮＭＯＳトランジスタ３６ｂのドレイン領域３２Ｄ２に電気的に接続されている。
【０３２２】
信号線５０ｅは、導体プラグ４４ｊを介してＰＭＯＳトランジスタ３４ｃのドレイン領域２８Ｄ３に電気的に接続されているとともに、導体プラグ４４ｌを介してＮＭＯＳトランジスタ３６ｃのドレイン領域３２Ｄ３に電気的に接続されている。
【０３２３】
ゲート配線２０ａとゲート配線２０ｂとの間における素子分離領域１４上に形成されたダミーゲート配線３８ｂは、電気的にフローティングとなっている。ゲート配線２０ｃの紙面右側における素子分離領域１４上に形成されたダミーゲート配線３８ｄは、電気的にフローティングとなっている。
【０３２４】
こうして、本実施形態による半導体装置が形成されている。
【０３２５】
このように、多数のユニットセル６ａ〜６ｃを隣接して配置してもよい。
【０３２６】
本実施形態においても、図２４乃至図２６を用いて上述した第５実施形態による半導体装置と同様に、デカップリング容量が形成される。このため、本実施形態においても、デ対向面積の大きいデカップリングキャパシタをユニットセル６ａ〜６ｃと別個に設けることが不要となる。たとえユニットセル６ａ〜６ｃと別個にデカップリングキャパシタを設けるとしても、かかるデカップリングキャパシタを形成するのに要する面積が小さくて済む。従って、本実施形態においても、半導体装置の小型化を実現することが可能となる。
【０３２７】
また、本実施形態においても、トランジスタ３４ａ〜３４ｃ、３６ａ〜３６ｂのドレイン領域２８Ｄ１〜２８Ｄ３、３２Ｄ１〜３２Ｄ３側に位置するダミーゲート配線３８ｂ、３８ｄは電気的にフローティングとなっている。このため、ドレイン領域２８Ｄ１〜２８Ｄ３、３２Ｄ１〜３２Ｄ３に接続された導体プラグ４４ｂ、４４ｄ、４４ｅ、４４ｇ、４４ｊ、４４ｌがダミーゲート配線３８ｂ、３８ｄに容量結合するのを防止し得る。従って、本実施形態においても、ドレイン領域２８Ｄ１〜２８Ｄ３、３２Ｄ１〜３２Ｄ３に電気的に接続された信号線５０ｃ、５０ｄ、５０ｅにおいて信号遅延が生じるのを防止し得る。
【０３２８】
［第９実施形態］
第９実施形態による半導体装置について図３４を用いて説明する。図３４は、本実施形態による半導体装置を示す平面図である。図１乃至図３３に示す第１乃至第８実施形態による半導体装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
【０３２９】
本実施形態による半導体装置は、多数のユニットセルが隣接して形成されており、ダミーゲート電極３８ｅ、３８ｇ、３８ｉ、３８ｋとダミーゲート電極３８ｆ、３８ｈ、３８ｊ、３８ｌとが互いに分離されているものである。
【０３３０】
ＰＭＯＳトランジスタ３４ａのゲート電極２１ａの紙面左側の素子領域１２ａには、エクステンションソース／ドレイン構造のソース領域２８Ｓ１が形成されている。ＰＭＯＳトランジスタ３４ａのゲート電極２１ａの紙面右側の素子領域１２ａには、エクステンションソース／ドレイン構造のドレイン領域２８Ｄ１が形成されている。
【０３３１】
ＮＭＯＳトランジスタ３６ａのゲート電極２１ｂの紙面左側の素子領域１２ｂには、エクステンションソース／ドレイン構造のドレイン領域３２Ｄ１が形成されている。ＮＭＯＳトランジスタ３６ａのゲート電極２１ｂの紙面右側の素子領域１２ｂには、エクステンションソース／ドレイン構造のソース領域３２Ｓ１が形成されている。
【０３３２】
ＰＭＯＳトランジスタ３４ｂのゲート電極２１ｃの紙面左側の素子領域１２ｃには、エクステンションソース／ドレイン構造のドレイン領域２８Ｄ２が形成されている。ＰＭＯＳトランジスタ３４ｂのゲート電極２１ｃの紙面右側の素子領域１２ｃには、エクステンションソース／ドレイン構造のソース領域２８Ｓ２が形成されている。
【０３３３】
ＮＭＯＳトランジスタ３６ｂのゲート電極２１ｄの紙面左側の素子領域１２ｄには、エクステンションソース／ドレイン構造のソース３２Ｓ２が形成されている。ＮＭＯＳトランジスタ３６ｂのゲート電極２１ｄの紙面右側の素子領域１２ｄには、エクステンションソース／ドレイン構造のドレイン領域３２Ｄ２が形成されている。
【０３３４】
ＰＭＯＳトランジスタ３４ｃのゲート電極２１ｅの紙面左側の素子領域１２ｅには、エクステンションソース／ドレイン構造のソース領域２８Ｓ３が形成されている。ＰＭＯＳトランジスタ３４ｃのゲート電極２１ｆの紙面右側の素子領域１２ｅには、エクステンションソース／ドレイン構造のドレイン領域２８Ｄ３が形成されている。
【０３３５】
ＮＭＯＳトランジスタ３６ｃのゲート電極２１ｆの紙面左側の素子領域１２ｆには、エクステンションソース／ドレイン構造のドレイン領域３２Ｄ３が形成されている。ＮＭＯＳトランジスタ３６ｃのゲート電極２１ｆの紙面右側の素子領域１２ｆには、エクステンションソース／ドレイン構造のソース領域３２Ｓ３が形成されている。
【０３３６】
このように、本実施形態では、ＰＭＯＳトランジスタ３４ａのソース領域２８Ｓ１は、ゲート電極２１ａの紙面左側に位置している一方、ＮＭＯＳトランジスタ３６ａのソース領域３２Ｓ１は、ゲート電極２１ｂの紙面右側に位置している。また、ＰＭＯＳトランジスタ３４ａのドレイン領域２８Ｄ１は、ゲート電極２１ａの紙面右側に位置している一方、ＮＭＯＳトランジスタ３６ａのドレイン領域３２Ｄ１は、ゲート電極２１ｂの紙面左側に位置している。
【０３３７】
また、本実施形態では、ＰＭＯＳトランジスタ３４ｂのソース領域２８Ｓ２は、ゲート電極２１ｃの紙面右側に位置している一方、ＮＭＯＳトランジスタ３６ｂのソース領域３２Ｓ２は、ゲート電極２１ｄの紙面左側に位置している。また、ＰＭＯＳトランジスタ３４ｂのドレイン領域２８Ｄ２は、ゲート電極２１ｃの紙面左側に位置している一方、ＮＭＯＳトランジスタ３６ｂのドレイン領域３２Ｄ２は、ゲート電極２１ｄの紙面右側に位置している。
【０３３８】
また、本実施形態では、ＰＭＯＳトランジスタ３４ｃのソース領域２８Ｓ３は、ゲート電極２１ｅの紙面左側に位置している一方、ＮＭＯＳトランジスタ３６ａのソース領域３２Ｓ３は、ゲート電極２１ｆの紙面右側に位置している。また、ＰＭＯＳトランジスタ３４ｃのドレイン領域２８Ｄ３は、ゲート電極２１ｅの紙面右側に位置している一方、ＮＭＯＳトランジスタ３６ｃのドレイン領域３２Ｄ３は、ゲート電極２１ｆの紙面左側に位置している。
【０３３９】
素子領域１２ａの紙面左側における素子分離領域１４上には、ＰＭＯＳトランジスタ３４ａのゲート電極２１ａと並行するようにダミーゲート電極３８ｅが形成されている。素子領域１２ｂの紙面左側における素子分離領域１４上には、ＮＭＯＳトランジスタ３６ａのゲート電極２１ｂと並行するようにダミーゲート電極３８ｆが形成されている。
【０３４０】
また、素子領域１２ａと素子領域１２ｃとの間における素子分離領域１４上には、ゲート電極２１ａ、２１ｃと並行するようにダミーゲート電極３８ｇが形成されている。また、素子領域１２ｂと素子領域１２ｄとの間における素子分離領域１４上には、ゲート電極２１ｂ、２１ｄと並行するようにダミーゲート電極３８ｈが形成されている。
【０３４１】
また、素子領域１２ｃと素子領域１２ｅとの間における素子分離領域１４上には、ゲート電極２１ｃ、２１ｅと並行するようにダミーゲート電極３８ｉが形成されている。また、素子領域１２ｄと素子領域１２ｆとの間における素子分離領域１４上には、ゲート電極２１ｄ、２１ｆと並行するようにダミーゲート電極３８ｊが形成されている。
【０３４２】
また、素子領域１２ｅの紙面右側における素子分離領域１４上には、ＰＭＯＳトランジスタ３４ｃのゲート電極２１ｅと並行するようにダミーゲート電極（ダミーゲートパターン、ダミーパターン、パターン）３８ｋが形成されている。素子領域１２ｆの紙面右側における素子分離領域１４上には、ＮＭＯＳトランジスタ３６ｃのゲート電極２１ｆと並行するようにダミーゲート電極（ダミーゲートパターン、ダミーパターン、パターン）３８ｌが形成されている。
【０３４３】
ダミーゲート電極３８ｅとダミーゲート電極３８ｆとは、互いに分離されている。また、ダミーゲート電極３８ｇとダミーゲート電極３８ｈとは、互いに分離されている。また、ダミーゲート電極３８ｉとダミーゲート電極３８ｊとは、互いに分離されている。また、ダミーゲート電極３８ｋとダミーゲート電極３８ｌとは、互いに分離されている。
【０３４４】
層間絶縁膜４０には、ＰＭＯＳトランジスタ３４ａのソース領域２８Ｓ１に接続された導体プラグ４４ａが埋め込まれている。また、層間絶縁膜４０には、ＰＭＯＳトランジスタ３４ａのドレイン領域２８Ｄ１に接続された導体プラグ４４ｂが埋め込まれている。また、層間絶縁膜４０には、ＮＭＯＳトランジスタ３６ａのドレイン領域３２Ｄ１に接続された導体プラグ４４ｃが埋め込まれている。また、層間絶縁膜４０には、ＮＭＯＳトランジスタ３６ａのソース領域３２Ｓ１に接続された導体プラグ４４ｄが埋め込まれている。
【０３４５】
また、層間絶縁膜４０には、ＰＭＯＳトランジスタ３４ｂのドレイン領域２８Ｄ２に接続された導体プラグ４４ｅが埋め込まれている。また、層間絶縁膜４０には、ＰＭＯＳトランジスタ３４ｂのソース領域２８Ｓ２に接続された導体プラグ４４ｆが埋め込まれている。また、層間絶縁膜４０には、ＮＭＯＳトランジスタ３６ｂのソース領域３２Ｓ２に接続された導体プラグ４４ｇが埋め込まれている。また、層間絶縁膜４０には、ＮＭＯＳトランジスタ３６ｂのドレイン領域３２Ｄ２に接続された導体プラグ４４ｈが埋め込まれている。
【０３４６】
また、層間絶縁膜４０には、ＰＭＯＳトランジスタ３４ｃのソース領域２８Ｓ３に接続された導体プラグ４４ｉが埋め込まれている。また、層間絶縁膜４０には、ＰＭＯＳトランジスタ３４ｃのドレイン領域２８Ｄ３に接続された導体プラグ４４ｊが埋め込まれている。また、層間絶縁膜４０には、ＮＭＯＳトランジスタ３６ｃのドレイン領域３２Ｄ３に接続された導体プラグ４４ｋが埋め込まれている。また、層間絶縁膜４０には、ＮＭＯＳトランジスタ３６ｃのソース領域３２Ｓ３に接続された導体プラグ４４ｌが埋め込まれている。
【０３４７】
また、層間絶縁膜４０には、ダミーゲート電極３８ｅに接続された導体プラグ４４ｍが埋め込まれている。また、層間絶縁膜４０には、ダミーゲート電極３８ｈに接続された導体プラグ４４ｎが埋め込まれている。また、層間絶縁膜４０には、ダミーゲート電極３８ｉに接続された導体プラグ４４ｏが埋め込まれている。また、層間絶縁膜４０には、ダミーゲート電極３８ｌに接続された導体プラグ４４ｐが埋め込まれている。
【０３４８】
また、層間絶縁膜４０には、ＰＭＯＳトランジスタ形成領域２とＮＭＯＳトランジスタ形成領域４との境界部の近傍においてゲート配線２０ａに接続された導体プラグ４４ｑが埋め込まれている。また、層間絶縁膜４０には、ＰＭＯＳトランジスタ形成領域２とＮＭＯＳトランジスタ形成領域４との境界部の近傍においてゲート配線２０ｂに接続された導体プラグ４４ｒが埋め込まれている。また、層間絶縁膜４０には、ＰＭＯＳトランジスタ形成領域２とＮＭＯＳトランジスタ形成領域４との境界部の近傍においてゲート配線２０ｃに接続された導体プラグ４４ｓが埋め込まれている。
【０３４９】
電源線５０ａは、導体プラグ４４ａを介してＰＭＯＳトランジスタ３４ａのソース領域２８Ｓ１に電気的に接続されている。また、電源線５０ａは、導体プラグ４４ｆを介してＰＭＯＳトランジスタ３４ｂのソース領域２８Ｓ２に電気的に接続されている。また、電源線５０ａは、導体プラグ４４ｉを介してＰＭＯＳトランジスタ３４ｃのソース領域２８Ｓ３に電気的に接続されている。また、電源線５０ａは、導体プラグ４４ｎを介してダミーゲート電極３８ｈに電気的に接続されている。また、電源線５０ａは、導体プラグ４４ｐを介してダミーゲート電極３８ｌに電気的に接続されている。電源線５０ａの一部は、ダミーゲート電極３８ｅ、３８ｉと平行に形成されている。また、電源線５０ａの他の一部は、ダミーゲート電極３８ｅ、３８ｉと交差している。電源線５０ａは、例えば電源電位ＶＤＤに接続される。
【０３５０】
接地線５０ｂは、導体プラグ４４ｄを介してＮＭＯＳトランジスタ３６ａのソース領域３２Ｓ１に電気的に接続されている。また、接地線５０ｂは、導体プラグ４４ｇを介してＮＭＯＳトランジスタ３６ｂのソース領域３２Ｓ２に電気的に接続されている。また、接地線５０ｂは、導体プラグ４４ｌを介してＮＭＯＳトランジスタ３６ｃのソース領域３２Ｓ３に電気的に接続されている。また、接地線５０ｂは、導体プラグ４４ｍを介してダミーゲート電極３８ｅに電気的に接続されている。また、接地線５０ｂは、導体プラグ４４ｏを介してダミーゲート電極３８ｉに電気的に接続されている。接地線５０ｂは、例えば接地電位ＶＳＳに接続される。
【０３５１】
信号線５０ｃは、導体プラグ４４ｂを介してＰＭＯＳトランジスタ３４ａのドレイン領域２８Ｄ１に電気的に接続されているとともに、導体プラグ４４ｃを介してＮＭＯＳトランジスタ３６ａのドレイン領域３２Ｄ１に電気的に接続されている。
【０３５２】
信号線５０ｄは、導体プラグ４４ｅを介してＰＭＯＳトランジスタ３４ｂのドレイン領域２８Ｄ２に電気的に接続されているとともに、導体プラグ４４ｈを介してＮＭＯＳトランジスタ３６ｂのドレイン領域３２Ｄ２に電気的に接続されている。
【０３５３】
信号線５０ｅは、導体プラグ４４ｊを介してＰＭＯＳトランジスタ３４ｃのドレイン領域２８Ｄ３に電気的に接続されているとともに、導体プラグ４４ｋを介してＮＭＯＳトランジスタ３６ｃのドレイン領域３２Ｄ３に電気的に接続されている。
【０３５４】
素子領域１２ａとソース領域１２ｃとの間における素子分離領域１４上に形成されているダミーゲート電極３８ｇは、電気的にフローティングとなっている。また、素子領域１２ｂの紙面左側における素子分離領域１４上に形成されているダミーゲート電極３８ｆは、電気的にフローティングとなっている。また、素子領域１２ｄと素子領域１２ｆとの間における素子分離領域１４上に形成されているダミーゲート電極３８ｊは、電気的にフローティングとなっている。また、素子領域１２ｅの紙面右側における素子分離領域１４上に形成されているダミーゲート電極３８ｋは、電気的にフローティングとなっている。
【０３５５】
こうして、本実施形態による半導体装置が形成されている。
【０３５６】
このように、多数のユニットセル６ａ〜６ｃを隣接して配置してもよい。
【０３５７】
本実施形態においても、図３０乃至図３２を用いて上述した第７実施形態による半導体装置と同様に、デカップリング容量が形成される。このため、本実施形態においても、デ対向面積の大きいデカップリングキャパシタをユニットセル６ａ〜６ｃと別個に設けることが不要となる。たとえユニットセル６ａ〜６ｃと別個にデカップリングキャパシタを設けるとしても、かかるデカップリングキャパシタを形成するのに要する面積が小さくて済む。従って、本実施形態においても、半導体装置の小型化を実現することが可能となる。
【０３５８】
［変形実施形態］
上記実施形態に限らず種々の変形が可能である。
【０３５９】
例えば、上記実施形態では、ユニットセル６、６ａ〜６ｃがＣＭＯＳインバータ回路である場合を例に説明したが、ユニットセル６、６ａ〜６ｃはＣＭＯＳインバータ回路に限定されるものではない。ユニットセル６、６ａ〜６ｃが、例えばＮＡＮＤ回路やＮＯＲ回路等であってもよい。
【０３６０】
また、上記実施形態では、ＰＭＯＳトランジスタ３４のゲート幅とＮＭＯＳトランジスタ３６のゲート幅とが同じ場合を例に説明したが、これに限定されるものではない。ＰＭＯＳトランジスタ３４のゲート幅とＮＭＯＳトランジスタ３６のゲート幅とが互いに異なっていてもよい。例えば、ＰＭＯＳトランジスタ３４のゲート幅を、ＮＭＯＳトランジスタ３６のゲート幅より広くしてもよい。この場合には、ＰＭＯＳトランジスタ３４のソース／ドレイン領域２８Ｓ、２８Ｄに接続される導体プラグ４４ａ、４４ｂの数を、ＮＭＯＳトランジスタ３６のソース／ドレイン領域３２Ｓ、３２Ｄに接続される導体プラグ４４ｃ、４４ｄの数より多くしてもよい。この場合には、ＰＭＯＳトランジスタ３４のソース領域２８Ｓに接続される導体プラグ４４ａとダミーゲート電極３８ａとの間にデカップリング容量が形成されるようにすることが好ましい。
【０３６１】
また、上記実施形態では、ソース領域に隣接しているダミーゲート電極を用いてデカップリング容量を形成する場合を例に説明したが、ダミーゲート電極に限定されるものではない。ソース領域に隣接しているパターンを適宜用いてデカップリング容量を形成するようにしてもよい。
【０３６２】
上記実施形態に関し、更に以下の付記を開示する。
【０３６３】
（付記１）
半導体基板に形成され、素子分離領域により画定された第１の素子領域と、
前記第１の素子領域上に形成された第１のゲート電極と、前記第１のゲート電極の第１の側における前記第１の素子領域に形成された第１のソース領域と、前記第１のゲート電極の前記第１の側と反対の第２の側における前記第１の素子領域に形成された第１のドレイン領域とを有する第１導電型の第１のトランジスタと、
前記第１のゲート電極の前記第１の側における前記素子分離領域上に、前記第１のゲート電極と並行するように形成された第１のパターンと、
前記第１のトランジスタ及び前記第１のパターンを覆うように前記半導体基板上に形成された絶縁層と、
前記第１のソース領域に達する第１のコンタクトホール内に埋め込まれた第１の導体プラグとを有し、
前記第１の導体プラグは、接地線及び電源線のうちの一方に電気的に接続されており、
前記第１のパターンは、前記接地線及び前記電源線のうちの他方に電気的に接続されている
ことを特徴とする半導体装置。
【０３６４】
（付記２）
付記１記載の半導体装置において、
前記第１のゲート電極の前記第２の側における前記素子分離領域上に、前記第１のゲート電極と並行するように形成された第２のパターンと、
前記第１のドレイン領域に達する第２のコンタクトホール内に埋め込まれた第２の導体プラグとを更に有し、
前記第２の導体プラグは、信号線に電気的に接続されており、
前記第２のパターンは、電気的にフローティングである
ことを特徴とする半導体装置。
【０３６５】
（付記３）
付記２記載の半導体装置において、
前記第２のパターンの前記第２の側に形成され、前記素子分離領域により画定された第２の素子領域と、
前記第２のパターンと並行するように前記第２の素子領域上に形成された第２のゲート電極と、前記第２のゲート電極の前記第１の側における前記第２の素子領域に形成された第２のドレイン領域と、前記第２のゲート電極の前記第２の側における前記第２の素子領域に形成された第２のソース領域とを有する前記第１導電型の第２のトランジスタと、
前記第２のゲート電極の前記第２の側における前記素子分離領域上に、前記第２のゲート電極と並行するように形成された第３のパターンと、
前記第２のソース領域に達する第３のコンタクトホール内に埋め込まれた第３の導体プラグとを更に有し、
前記第３の導体プラグは、前記接地線及び前記電源線のうちの前記一方に電気的に接続されており、
前記第３のパターンは、前記接地線及び前記電源線のうちの前記他方に電気的に接続されている
ことを特徴とする半導体装置。
【０３６６】
（付記４）
付記２記載の半導体装置において、
前記第２のパターンの前記第２の側に形成され、前記素子分離領域により画定された第２の素子領域と、
前記第２のパターンと並行するように前記第２の素子領域上に形成された第２のゲート電極と、前記第２のゲート電極の前記第１の側における前記第２の素子領域に形成された第２のドレイン領域と、前記第２のゲート電極の前記第２の側における前記第２の素子領域に形成された第２のソース領域とを有する前記第１導電型と反対の第２導電型の第２のトランジスタと、
前記第２のゲート電極の前記第２の側における前記素子分離領域上に、前記第２のゲート電極と並行するように形成された第３のパターンと、
前記第２のソース領域に達する第３のコンタクトホール内に埋め込まれた第３の導体プラグとを更に有し、
前記第３の導体プラグは、前記接地線及び前記電源線のうちの前記他方に電気的に接続されており、
前記第３のパターンは、前記接地線及び前記電源線のうちの前記一方に電気的に接続されている
ことを特徴とする半導体装置。
【０３６７】
（付記５）
付記１記載の半導体装置において、
前記第１の素子領域から前記第１のゲート電極の長手方向に離間するように形成され、前記素子分離領域により画定された第２の素子領域と、
前記第２の素子領域上に形成された第２のゲート電極と、前記第２のゲート電極の前記第１の側における前記第２の素子領域に形成された第２のドレイン領域と、前記第２のゲート電極の前記第２の側における前記第２の素子領域に形成された第２のソース領域とを有する前記第１導電型と反対の第２導電型の第２のトランジスタと、
前記第２のゲート電極の前記第２の側における前記素子分離領域上に、前記第２のゲート電極と並行するように形成された第２のパターンと、
前記第２のソース領域に達する第２のコンタクトホール内に埋め込まれた第２の導体プラグとを更に有し、
前記第２の導体プラグは、前記接地線及び前記電源線のうちの前記他方に電気的に接続されており、
前記第２のパターンは、前記接地線及び前記電源線のうちの前記一方に電気的に接続されている
ことを特徴とする半導体装置。
【０３６８】
（付記６）
付記５記載の半導体装置において、
前記第１のゲート電極の前記第２の側における前記素子分離領域上に、前記第１のゲート電極と並行するように形成された第３のパターンと、
前記第２のゲート電極の前記第１の側における前記素子分離領域上に、前記第２のゲート電極と並行するように形成された第４のパターンと、
前記第１のドレイン領域に達する第３のコンタクトホール内に埋め込まれた第３の導体プラグと、
前記第２のドレイン領域に達する第４のコンタクトホール内に埋め込まれた第４の導体プラグとを更に有し、
前記第３のパターン及び前記第４のパターンは、電気的にフローティングである
ことを特徴とする半導体装置。
【０３６９】
（付記７）
付記６記載の半導体装置において、
前記第３のパターンの前記第２の側に形成され、前記素子分離領域により画定された第３の素子領域と、
前記第３のパターンと並行するように前記第３の素子領域上に形成された第３のゲート電極と、前記第３のゲート電極の前記第１の側における前記第３の素子領域に形成された第３のドレイン領域と、前記第３のゲート電極の前記第２の側における前記第３の素子領域に形成された第３のソース領域とを有する前記第１導電型の第３のトランジスタと、
前記第３のゲート電極の前記第２の側における前記素子分離領域上に、前記第３のゲート電極と並行するように形成された第５のパターンと、
前記第３のソース領域に達する第５のコンタクトホール内に埋め込まれた第５の導体プラグを更に有し、
前記第５の導体プラグは、前記接地線及び前記電源線のうちの前記一方に電気的に接続されており、
前記第５のパターンは、前記接地線及び前記電源線のうちの前記他方に電気的に接続されている
ことを特徴とする半導体装置。
【０３７０】
（付記８）
付記７記載の半導体装置において、
前記第３の素子領域から前記第３のゲート電極の長手方向に離間するように形成され、前記素子分離領域により画定された第４の素子領域と、
前記第４の素子領域上に形成された第４のゲート電極と、前記第４のゲート電極の前記第１の側における前記第４の素子領域に形成された第４のソース領域と、前記第４のゲート電極の前記第２の側における前記第４の素子領域に形成された第４のドレイン領域とを有する前記第２導電型の第４のトランジスタと、
前記第４のゲート電極の前記第２の側における前記素子分離領域上に、前記第４のゲート電極と並行するように形成された第６のパターンと、
前記第４のソース領域に達する第４のコンタクトホール内に埋め込まれた第４の導体プラグとを更に有し、
前記第４の導体プラグは、前記接地線及び前記電源線のうちの前記他方に電気的に接続されており、
前記第６のパターンは、電気的にフローティングである
ことを特徴とする半導体装置。
【０３７１】
（付記９）
付記５乃至８のいずれかに記載の半導体装置において、
前記第１のゲート電極は、前記第１の素子領域及び前記第２の素子領域に交差するように形成された第１のゲート配線の一部であり、
前記第２のゲート電極は、前記第１のゲート配線の他の一部であり、
前記第３のパターンは、前記第２のパターンの延長線上に配されており、
前記第４のパターンは、前記第１のパターンの延長線上に配されている
ことを特徴とする半導体装置。
【０３７２】
（付記１０）
付記８記載の半導体装置において、
前記第３のゲート電極は、前記第３の素子領域及び前記第４の素子領域に交差するように形成された第２のゲート配線の一部であり、
前記第４のゲート電極は、前記第２のゲート配線の他の一部であり、
前記第６のパターンは、前記第５のパターンの延長線上に位置している
ことを特徴とする半導体装置。
【０３７３】
（付記１１）
付記１乃至１０のいずれかに記載の半導体装置において、
前記第１のトランジスタは、Ｎチャネル型のトランジスタであり、
前記第１の導体プラグは、前記接地線に電気的に接続されており、
前記第１のパターンは、前記電源線に電気的に接続されている
ことを特徴とする半導体装置。
【０３７４】
（付記１２）
付記１乃至１０のいずれかに記載の半導体装置において、
前記第１のトランジスタは、Ｐチャネル型のトランジスタであり、
前記第１の導体プラグは、前記電源線に電気的に接続されており、
前記第１のパターンは、前記接地線に電気的に接続されている
ことを特徴とする半導体装置。
【符号の説明】
【０３７５】
２…ＰＭＯＳトランジスタ形成領域
４…ＮＭＯＳトランジスタ形成領域
６、６ａ〜６ｃ…ユニットセル
１０…半導体基板
１２ａ〜１２ｆ…素子領域
１４…素子領域
１６…ウェル
１８…ゲート絶縁膜
２０…ゲート配線
２１ａ〜２１ｆ…ゲート電極
２２…低濃度不純物領域
２４…低濃度不純物領域
２６…高濃度不純物領域
２８Ｓ、２８Ｓ１〜２８Ｓ３…ソース領域
２８Ｄ、２８Ｄ１〜２８Ｄ３…ドレイン領域
３０…高濃度不純物領域
３２Ｓ、３２Ｓ１〜３２Ｓ３…ソース領域
３２Ｄ、３２Ｄ１〜３２Ｄ３…ドレイン領域
３４、３４ａ〜３４ｃ…ＰＭＯＳトランジスタ
３６、３６ａ〜３６ｃ…ＮＭＯＳトランジスタ
３８ａ〜３８ｄ…ダミーゲート配線、パターン
３８ｅ〜３８ｌ…ダミーゲート電極、パターン
４０…層間絶縁膜
４２…コンタクトホール
４４ａ〜４４ｓ…導体プラグ
４６…層間絶縁膜
４８…溝
５０ａ…電源線
５０ｂ…接地線
５０ｃ〜５０ｅ…信号線
【図１】
0005614333.tif 000002
【図２】
0005614333.tif 000003
【図３】
0005614333.tif 000004
【図４】
0005614333.tif 000005
【図５】
0005614333.tif 000006
【図６】
0005614333.tif 000007
【図７】
0005614333.tif 000008
【図８】
0005614333.tif 000009
【図９】
0005614333.tif 000010
【図１０】
0005614333.tif 000011
【図１１】
0005614333.tif 000012
【図１２】
0005614333.tif 000013
【図１３】
0005614333.tif 000014
【図１４】
0005614333.tif 000015
【図１５】
0005614333.tif 000016
【図１６】
0005614333.tif 000017
【図１７】
0005614333.tif 000018
【図１８】
0005614333.tif 000019
【図１９】
0005614333.tif 000020
【図２０】
0005614333.tif 000021
【図２１】
0005614333.tif 000022
【図２２】
0005614333.tif 000023
【図２３】
0005614333.tif 000024
【図２４】
0005614333.tif 000025
【図２５】
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【図２６】
0005614333.tif 000027
【図２７】
0005614333.tif 000028
【図２８】
0005614333.tif 000029
【図２９】
0005614333.tif 000030
【図３０】
0005614333.tif 000031
【図３１】
0005614333.tif 000032
【図３２】
0005614333.tif 000033
【図３３】
0005614333.tif 000034
【図３４】
0005614333.tif 000035