(57)【特許請求の範囲】
【請求項１】
第一導電型の半導体基板の第一主面側に第一導電型のドレイン領域が形成された半導体基体と、
前記半導体基体の第一主面側に形成された第二導電型のウエル領域と、
前記ウエル領域の一部に形成された第一導電型のソース領域と、
前記ウエル領域と絶縁膜を介して形成されたゲート電極と、
前記ソース領域にオーミック接続するソース電極と、
前記ドレイン領域にオーミック接続するドレイン電極と、を有する電界効果トランジスタにおいて、
前記ドレイン領域の表面である第一主面から前記半導体基板に向かって伸びて前記ウエル領域と前記ソース領域を挟み込むよう間隔を置いて並ぶ柱状の複数の溝を設け、該溝の中に形成された前記半導体基体とはバンドギャップの異なる半導体材料よりなるヘテロ半導体領域を有し、
前記ゲート電極に印加されたゲート電圧により前記ゲート電極直下の前記ウエル領域にチャネル領域が形成されないときに、前記ドレイン領域が前記ヘテロ半導体領域と接することにより前記ヘテロ半導体領域に挟み込まれた前記ドレイン領域が空乏化されることを特徴とする電界効果トランジスタ。
【請求項２】
前記へテロ半導体領域は単結晶シリコン、多結晶シリコン、もしくはアモルファスシリコンの少なくとも一つで形成されていることを特徴とする請求項１記載の電界効果トランジスタ。
【請求項３】
前記へテロ半導体領域は、前記半導体基体に対して高濃度の第二導電型であることを特徴とする請求項１または２記載の電界効果トランジスタ。
【請求項４】
第一導電型の半導体基板の第一主面側に第一導電型のドレイン領域が形成された半導体基体と、前記半導体基体の第一主面側に形成された第二導電型のウエル領域と、前記ウエル領域の一部に形成された第一導電型のソース領域と、前記ウエル領域と絶縁膜を介して形成されたゲート電極と、前記ソース領域にオーミック接続するソース電極と、前記ドレイン領域にオーミック接続するドレイン電極と、前記ドレイン領域の表面である第一主面から前記半導体基板に向かって伸びる複数の柱状のヘテロ半導体領域と、を有し、前記ゲート電極に印加されたゲート電圧により前記ゲート電極直下の前記ウエル領域にチャネル領域が形成されないときに、前記ドレイン領域が前記ヘテロ半導体領域と接することにより前記ヘテロ半導体領域に挟み込まれた前記ドレイン領域が空乏化される電界効果トランジスタの製造方法であって、
前記半導体基体の第一主面側から前記半導体基板に向かって前記ウエル領域と前記ソース領域を挟み込むよう間隔を置いて柱状の溝を複数形成する工程と、
前記溝内に、前記半導体基体とはバンドギャップの異なる半導体材料を充填することにより前記ヘテロ半導体領域を形成する工程とを有することを特徴とする電界効果トランジスタの製造方法。
【請求項５】
前記へテロ半導体領域は単結晶シリコン、多結晶シリコン、もしくはアモルファスシリコンの少なくとも一つで形成されていることを特徴とする請求項４記載の電界効果トランジスタの製造方法。
【請求項６】
前記へテロ半導体領域は、前記半導体基体に対して高濃度の第二導電型であることを特徴とする請求項４または５記載の電界効果トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果トランジスタ及びその製造方法に関する。
【背景技術】
【０００２】
従来の技術としては、例えば下記非特許文献１に記載された所謂ＳＪ（スーパージャンクション）型のパワーＭＯＳＦＥＴがある。
このＳＪ−ＭＯＳＦＥＴでは、Ｓｉを材料として用いながら、Ｓｉの材料で決定される理論性能の限界を超えることができる。
また、このＳＪ−ＭＯＳＦＥＴでは、ボディ部分のドリフト領域に、ＰＮＰＮ…の不純物領域をサンドイッチ状に形成してある。
このような構造により、空乏層を水平方向に伸ばすことで、従来構造では不可能であった全ドリフト領域の同時空乏化を可能とし、これにより、従来構造よりもＰ型領域の不純物濃度を高めて低オン抵抗化を図ることを可能としている。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】Proceedings of 2004 International Symposiumon Power Semiconductor Devices & ICs, Kitakyushu, p.459-462
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記のＳＪ構造は、Ｐ型及びＮ型の柱状構造を必要とするため、素子耐圧に応じた深さのＮ型半導体基板にＰ型の柱状構造を形成する必要があった。
そのため、多段のエピタキシャル成長と、それぞれのエピタキシャル成長後にパターニングした領域に不純物導入を行うというプロセスを複数回繰り返して素子を作成するため、コストが高くなるという問題点があった。
本発明の目的は、低オン抵抗のスイッチ素子を低コストで実現できる電界効果トランジスタ及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００５】
上記課題を解決するために、本発明は、第一導電型の半導体基板の第一主面側に第一導電型のドレイン領域が形成された半導体基体と、半導体基体の第一主面側に形成された第二導電型のウェル領域と、ウエル領域の一部に形成された第一導電型のソース領域と、ウエル領域と絶縁膜を介して形成されたゲート電極と、ソース領域にオーミック接続するソース電極と、ドレイン領域にオーミック接続するドレイン電極と、を有する電界効果トランジスタにおいて、ドレイン領域の表面である第一主面から半導体基板に向かって伸びてウエル領域とソース領域を挟み込むよう間隔を置いて並ぶ柱状の複数の溝を設け、該溝の中に形成された半導体基体とはバンドギャップの異なる半導体材料よりなるヘテロ半導体領域を有し、ゲート電極に印加されたゲート電圧によりゲート電極直下のウエル領域にチャネル領域が形成されないときに、ドレイン領域がヘテロ半導体領域と接することによりヘテロ半導体領域に挟み込まれたドレイン領域が空乏化されるという構成になっている。
【発明の効果】
【０００６】
本発明によれば、低オン抵抗のスイッチ素子を低コストで実現できる電界効果トランジスタ及びその製造方法を提供することができる。
【図面の簡単な説明】
【０００７】
【図１】本発明の第一の実施の形態の電界効果トランジスタの素子部の構造を示す断面図である。
【図２】本発明の第二の実施の形態の電界効果トランジスタの素子部の構造を示す断面図である。
【図３】本発明におけるヘテロ接合部の概略構造を示す断面図である。
【発明を実施するための形態】
【０００８】
以下、図面を用いて本発明の実施の形態について詳細に説明する。
なお、以下で説明する図面で、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
《第一の実施の形態》
〈構成〉
本発明の第一の実施の形態を図１に基づいて説明する。
図１は、本発明の第一の実施の形態の電界効果トランジスタの素子部の構造を示す断面図である。
図１に示す構成を説明すると、Ｎ+型ＳｉＣ（炭化珪素）基板２上にエピタキシャル成長されたＮ-型ＳｉＣからなるドレイン領域１が形成されている。
Ｎ-型ＳｉＣドレイン領域１の第一主面側にはパワーＭＯＳＦＥＴが形成されている。
ＳｉＣのポリタイプは４Ｈ、６Ｈ、３Ｃその他でも構わない。
また、ＳｉＣの代わりに、パワーデバイス用途で優れたワイドバンドギャップ材料であるＧａＮやダイヤモンドであっても構わない。
ここで、電界効果トランジスタとしてのパワーＭＯＳＦＥＴは、他のスイッチデバイスでも構わない。例えば、ＪＦＥＴ、ＭＥＳＦＥＴでも構わない。
パワーＭＯＳＦＥＴの場合、例えば、ゲート絶縁膜６を介して形成されたゲート電極７のエッジを利用して、Ｐ型ウエル領域３と、Ｎ+型ソース領域５とが二重拡散で形成される。
Ｐ型ウエル領域３の表面で、Ｎ+型ソース領域５に接して、ゲート電極７の直下にはチャネル領域１０が形成される。
ゲート電極７に与える電位を制御することで、ドレイン電極９とソース電極８間の電流のオン、オフを切り替える。
すなわち、パワーＭＯＳＦＥＴの場合のスイッチ機構とは、ゲート電極７、ゲート絶縁膜６、チャネル領域１０をいう。
また、ＪＦＥＴの場合、例えば、高濃度で比較的浅いＮ型ソース領域を挟むように、低濃度で比較的深いＰ型ウエル領域が形成される。
このＰ型ウエル領域がゲート領域になり、その上にゲート電極が形成され、深いＰ型ウエル領域で挟まれた領域がチャネル領域となる。
Ｎ型ソース領域からの多数キャリアの注入量を、ゲート電圧及びドレイン電圧により、チャネル領域を横切っている電位障壁の高さを変えることにより制御するというスイッチ機構になる。
すなわち、ＪＦＥＴの場合のスイッチ機構とは、ゲート電極、チャネル領域をいう。
また、ヘテロ接合を利用したスイッチ機構では、ヘテロ接合界面に対し、ゲート絶縁膜を介してゲート電極が近接して設けられ、ゲート電極に与える電位を制御することで、ヘテロ接合によるエネルギー障壁の幅を制御し、トンネル電流を流すことで電流のオン、オフを切り替える。
ＧａＮの場合には、２次元電子ガス雲を利用したチャネル構造でも構わない。
【０００９】
パワーＭＯＳＦＥＴでの説明としては、Ｐ型ウエル領域３中にはＮ+型ソース領域５が形成されている。
離散配置された複数（図１では２個図示）のＰ型ウエル領域３にかかるように第一の主面側に形成されたゲート絶縁膜６上には、ゲート電極７が形成されている。
Ｎ+ソース領域５と接続するように例えば金属からなるソース電極８が形成されている。
図１は基本単位セルが２個対向する形態を代表して示しているが、実際には多数のセルが並列接続されている。
ドレイン領域１の濃度と厚みは、必要な耐圧に応じて設定される。
厚みは１０００Ｖクラスの耐圧を得るためには、一例として１０μｍ程度が必要である。
Ｎ+型ＳｉＣ基板２は、裏面でドレイン電極９とオーミック接続されている。
【００１０】
本実施の形態で特徴的な構成は、ドレイン領域１において、Ｐ+型ポリシリコン（多結晶シリコン）からなるヘテロ半導体領域４が柱状に形成されている点にある。
このＰ+型ポリシリコンからなるヘテロ半導体領域４は、例えば金属からなるソース電極８と接続されている。
このヘテロ半導体領域４は、ソース電極８、Ｎ+ソース領域５、Ｐ型ウエル領域３と同電位になっている。
【００１１】
〈製造方法〉
次に、このような電界効果トランジスタの製造方法であるが、パワーＭＯＳＦＥＴ部分の詳しい製造方法は一般的であるので説明は省略する。
本発明の本質である構成の製造方法についてのみ説明する。
Ｎ-型ドレイン領域１はＮ+型ＳｉＣ基板２上にエピタキシャル成長により形成される。
ドレイン領域１の表面側からトレンチエッチングにより、溝１１を形成する。
この溝１１を充填するように、Ｐ+型ポリシリコン層を堆積する。
溝１１にＰ+型ポリシリコン層を堆積した後のドレイン領域１の表面上に堆積したＰ+型ポリシリコン層は、エッチバック等により除去する。
なお、ポリシリコン層へのＰ+型不純物の導入は、該ポリシリコン層の堆積と同時でもよいし、堆積後に導入しても構わない。
このように本実施の形態の電界効果トランジスタの製造方法は、前記半導体基体の第一主面側から複数の柱状の溝１１を形成する工程と、該溝１１内にヘテロ半導体領域４を形成する半導体材料（ここではＰ+型ポリシリコン）を充填することによりヘテロ半導体領域４を形成する工程とを有する。
このような構成をとることで、製造工程が容易となり、製造コストの上昇を抑えられるという効果がある。
また、多段のエピタキシャル成長毎に行う不純物注入が不要であり、素子特性のバラツキが抑えられ、歩留まりが向上することにより製造コストを低減することができる。
【００１２】
〈動作〉
次に、本実施の形態の電界効果トランジスタの動作について説明する。
パワーＭＯＳＦＥＴからなるスイッチ機構の部分の作用により、素子を通過して流れる主たる電流がオン、オフされる。
本来の縦型パワーＭＯＳＦＥＴの動作では、素子のオン時に、主電流がドレイン電極９から、Ｎ+型ＳｉＣ基板２、Ｎ-型ドレイン領域１、ゲート絶縁膜６の直下に形成されるチャネル領域１０、Ｎ+ソース領域５を通じてソース電極８に流れる。
また、素子のオフ時には、ソース電極８と同電位であるＰ+型ポリシリコンからなるヘテロ半導体領域４とＮ-型ドレイン領域１との間に形成されたヘテロ接合が、逆バイアスされる。
このヘテロ接合が高耐圧のダイオードとして機能する。
我々が鋭意努力して得た実験結果では、高耐圧でリーク電流が少ないダイオード特性を得るにはＰ+型が望ましいことが判っている。
【００１３】
このように本実施の形態の電界効果トランジスタは、第一導電型の半導体基体であるＮ+型ＳｉＣ基板２及びＮ-型ドレイン領域１と、該半導体基体（ここではＮ-型ドレイン領域１）の第一主面側に形成され、電流のオン、オフを切り替える電界効果トランジスタにおいて、前記半導体基体（ここではＮ-型ドレイン領域１）中に、該半導体基体（ここではＮ-型ドレイン領域１）とはバンドギャップの異なる半導体材料（ここではＰ+型ポリシリコン）で形成され、第一主面と、該第一主面と対向する第二主面との間で伸びる柱状のヘテロ半導体領域４が、間隔を置いて並んで複数形成されている。
本実施の形態の構成を取ることで、素子のオフ時に、ドレイン領域１に水平方向に空乏層を伸長することができる。
そのため、ドレイン領域１の全域が空乏化され、Ｐ型ウエル領域３とドレイン領域１との界面付近にあった電界強度のピークが緩和され、縦方向に均一な電界分布を持たせることが可能になる。
電界強度のピークが緩和された分、耐圧が高くできるので、その分をドレイン領域１の濃度を高くして、オン抵抗の低減に充てることが可能である。
そのため、ＳｉＣ等のワイドバンドギャップ半導体が持つ材料限界（理論的な性能限界）を超えた高耐圧と低オン抵抗の両立が可能になる。
さらに、上記従来技術においては、Ｐ型の柱状構造とＮ型の柱状構造とは、それぞれ素子に逆バイアスが印加された状態で、空乏層を横方向に伸長するため、横方向寸法を確保する必要があり、素子全体としての横方向寸法が大きくなるという問題があった。
本実施の形態の素子では、Ｐ+型ポリシリコンからなるヘテロ半導体領域４中には空乏層が広がらず、Ｐ型の柱状構造は狭い領域として形成することが可能であるため、従来のＳＪデバイスと比較して素子の横方向寸法を低減して形成することが可能になる。
前述のように、上記の従来のＳＪデバイスにおけるＮ型柱状構造（Ｎ型ドリフト領域）の間に配置形成したＰ型柱状構造は、多段のエピタキシャル成長毎に不純物を導入する必要があり、パターニングとの合わせの精度を考慮すると、水平方向の幅を大きくならざるを得なかった。
これに対し、本実施の形態では、その概略構成を示す図３のように、Ｐ型柱状構造に相当するＰ+型ポリシリコンからなるヘテロ半導体領域１５は、トレンチエッチングにより一度に狭い領域として形成可能である。
Ｎ型柱状構造（図１では、ドレイン領域）１４の水平方向の幅は、従来のそれと同等であるとしても、Ｐ型柱状構造を非常に細く（狭く）形成することが可能なため、全体のセル密度を向上することができる。
その分、素子全体では面積で規格化したオン抵抗を下げることが可能になる。
このように素子の耐圧を保持するための領域を小さくすることが可能になり、面積で規格化したオン抵抗を十分に小さくできるという効果がある。
また、逆方向リーク特性の少ない良好な耐圧特性を得ることができるという効果がある。
以上のような効果により、本実施の形態の電界効果トランジスタは、モータ駆動用のインバータ等、パワーエレクトロニクスシステムの小型、低コスト化に大いに貢献できる。
【００１４】
また、前記半導体基体は炭化珪素、ＧａＮもしくはダイヤモンドのいずれかからなり（ここでは炭化珪素）、へテロ半導体領域４は単結晶シリコン（Ｓｉ、珪素）、多結晶シリコン、もしくはアモルファスシリコンの少なくとも一つ（ここでは多結晶シリコン）で形成されている。
これにより一般的な半導体材料を用いて高耐圧の電界効果トランジスタを容易に形成することができる。
また、前記半導体基体の第一主面側に形成されるソース電極８と、前記半導体基体の第二主面もしくは第一主面側（ここでは縦型であるため、第二主面側）に形成され、オーミック接続されるドレイン電極９とを有し、前記スイッチ機構は、ドレイン電極９とソース電極８との間で電流のオン、オフを切り替えるとともに、へテロ半導体領域４はソース電極８と電気的に接続されている。
これにより低オン抵抗のスイッチ素子であるパワーＭＯＳＦＥＴを低コストで実現することができる。
また、へテロ半導体領域４は、前記半導体基体に対して高濃度の第二導電型（ここではＰ型）になっている。
これにより低オン抵抗の電界効果トランジスタを低コストで実現することができる。
【００１５】
《第二の実施の形態》
本発明の第二の実施の形態を図２に基づいて説明する。
図２は、本発明の第二の実施の形態の電界効果トランジスタの素子部の構造を示す断面図である。
本実施の形態では、Ｕゲート（溝型ゲート）型のパワーＭＯＳＦＥＴに適用している。
図２において、１２はゲート絶縁膜、１３はＵゲート電極である。
第一の実施の形態では、基本セルが２個対向する断面構造で説明したが、本実施の形態では、複数の柱状のＰ+型ポリシリコンからなるヘテロ半導体領域４が並ぶように、広い範囲の断面構造が示されている。
その他の構成、基本的な動作、作用、効果等は、第一の実施の形態と同等である。
すなわち、第一の実施の形態と同様に、ＳｉＣの理論的性能限界を越えるＳＪ（ＲＥＳＵＲＦ効果）を得る構造を容易に形成可能であり、ヘテロ界面を持つことにより逆回復特性の良好な低オン抵抗スイッチを実現することができる。
【００１６】
なお、以上説明した実施の形態は、本発明の理解を容易にするために記載されたものであって、本発明を限定するために記載されたものではない。
したがって、上記実施の形態に開示された各要素は、本発明の技術的範囲に属する全ての設計変更や均等物をも含む趣旨である。
例えば、上記第一、第二の実施の形態では、電界効果トランジスタとして、パワーＭＯＳＦＥＴを例として挙げて説明したが、例えばＪＦＥＴ、ＭＥＳＦＥＴでも構わない。
また、上記第一、第二の実施の形態では、ヘテロ半導体領域４が、Ｎ-型ＳｉＣドレイン領域１の底部まで貫通して形成されているが、ヘテロ半導体領域４は、Ｎ-型ＳｉＣドレイン領域１の底部まで届いていなくても、また、Ｎ+型ＳｉＣ基板２の中まで達していても構わない。
【符号の説明】
【００１７】
１…Ｎ-型ＳｉＣドレイン領域    ２…Ｎ+型ＳｉＣ基板
３…Ｐ型ウエル領域              ４…Ｐ+型ポリシリコンへテロ半導体領域
５…Ｎ+型ソース領域            ６…ゲート絶縁膜
７…ゲート電極                  ８…ソース電極
９…ドレイン電極              １０…チャネル領域
１１…溝                        １２…ゲート絶縁膜
１３…Ｕゲート電極              １４…Ｎ-型ＳｉＣドレイン領域
１５…Ｐ+型ポリシリコンへテロ半導体領域
【図１】
0005614399.tif 000002
【図２】
0005614399.tif 000003
【図３】
0005614399.tif 000004