(57)【特許請求の範囲】
【請求項１】
第１の部分に形成され、かつ第１の配線の配線パターンに対応した第１のマスクパターンと、前記第１の部分を取り囲む第２の部分に形成され、かつ前記第１の配線よりも配線幅の最小設計寸法が大きい第２の配線の配線パターンに対応した第２のマスクパターンと、を備えるマスクを準備する工程と、
第１の波長の光によるリソグラフィによって、基板上の第１の領域に前記第１のマスクパターンを転写する工程と、
前記第１の波長よりも長い第２の波長の光によるリソグラフィによって、前記基板上の前記第１の領域を取り囲む第２の領域に前記第２のマスクパターンを転写する工程と、
を含むことを特徴とする半導体集積回路の製造方法。
【請求項２】
請求項１に記載の半導体集積回路の製造方法において、
前記第１の部分と前記第２の部分は、第３の部分を挟んで互いに離間しており、
前記第３の部分の間にはマスクパターンが存在しない半導体集積回路の製造方法。
【請求項３】
請求項１または２に記載の半導体集積回路の製造方法において、
前記第２の領域は、当該半導体集積回路の入出力回路領域である半導体集積回路の製造方法。
【請求項４】
請求項１乃至３いずれかに記載の半導体集積回路の製造方法において、
前記第１の配線の配線幅の最小設計寸法は、０．１μｍ以下である半導体集積回路の製造方法。
【請求項５】
請求項１乃至４いずれかに記載の半導体集積回路の製造方法において、
前記第１の領域は、１辺が２０ｍｍの正方形の領域内に納まる領域である半導体集積回路の製造方法。
【請求項６】
請求項１乃至５いずれかに記載の半導体集積回路の製造方法において、
前記第１および第２の波長の光は、共にエキシマレーザ光である半導体集積回路の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路およびその製造方法、ならびにその製造に用いられるマスクに関する。
【背景技術】
【０００２】
一般的な半導体集積回路のプロセス評価用テストパターンについて述べる。図７に一般的なプロセス評価用テストチップレイアウト全体図を示す。テストチップサイズの横幅ｄ１、縦幅ｄ２の最大値は、リソグラフィ装置の最大フィールドサイズｄ３で定義されていることが一般的である。この例では２５ｍｍを最大フィールドサイズとする。評価パターンは、サブチップ４０４と呼ばれる評価ブロックの集合体で構成されている。このサブチップのサイズは、テストブロック内部では、一律となっている。理由は、測定用プログラムにおいて、測定針の配置および移動量を一定にすることにより、プログラムの共有や測定針の共用ができるからである。
【０００３】
配線系プロセス評価用のパターンには、ビアチェーン、エレクトロマイグレーション（ＥＭ：Ｅｌｅｃｔｒｏ  Ｍｉｇｒａｔｉｏｎ）評価パターン、リーク測定パターン等が搭載されている。ビアチェーンにおいては、評価する配線の長さやビア個数に応じてパターン規模が変化することが一般的である。このパターン規模を変化させることにより、欠陥密度を評価することもできる。
【０００４】
続いて、一般的な多層配線を形成するプロセスについて２層配線を例にとって形成プロセスを説明する。ここで、図８〜図１０は、同プロセスを示す断面図である。また、図１１〜図１３は、同プロセスを示す平面図である。まず、ＣＶＤ法等により基板５０１上にシリコン酸化膜等からなる層間絶縁膜５０２を形成する（図８（ａ）、図１１（ａ））。基板５０１にはトランジスタ等の素子（図示せず）が形成されている。なお、図８（ａ）中の微細領域Ｒ１およびラフ領域Ｒ２がそれぞれ、図１１（ａ）の左側および右側に対応している。図８〜図１３における他の図についても同様である。
【０００５】
次に、層間絶縁膜５０２上にＦ２リソグラフィ用のレジスト５０３を形成する。その後、Ｆ２波長のフォトリソグラフィ法により、０．１μｍ以下のパターンを有するマスクを用いて、レジスト５０３をパターニングする（図８（ｂ）、図１１（ｂ））。さらにドライエッチング技術によりレジストパターンを層間絶縁膜５０２に転写することにより、所望の位置に０．１μｍ以下の配線用溝５０４を形成する。その後、残ったレジスト５０３を除去する（図９（ａ）、図１２（ａ））。
【０００６】
続いて、層間絶縁膜５０２上にＡｒＦリソグラフィ用のレジスト５０５を形成する。その後、ＡｒＦ波長のフォトリソグラフィ法により、０．１μｍより大きなパターンを有するマスクを用いて、レジスト５０５をパターニングする（図９（ｂ）、図１２（ｂ））。さらにドライエッチング技術によりレジストパターンを層間絶縁膜５０２に転写することにより、所望の位置に０．１μｍより大きな配線用溝５０６を形成する。その後、残ったレジスト５０５を除去する（図１０（ａ）、図１３（ａ））。
【０００７】
次に、ＣＶＤ法等により配線用溝５０４，５０６が形成された層間絶縁膜５０２の全面に、Ｃｕ膜またはＡｌ膜等の導体膜５０７を成膜する（図１０（ｂ）、図１３（ｂ））。その後、ＣＭＰにより、層間絶縁膜５０２が露出するまで導体膜５０７を研磨する。この結果、層間絶縁膜５０２の所望の位置に、ダマシン構造の配線５０８が形成される（図１０（ｃ）、図１３（ｃ））。
【０００８】
図１４は、一般的なロジック製品の概要を示す平面図である。この図を参照しつつ、一般的なＣＰＵロジック回路における従来の形態について述べる。この製品は、Ｉ／Ｏブロック７０１、ＲＡＭブロック７０２、ロジックブロック７０３およびＰＬＬブロック７０４という４つのマクロ機能を有している。
【０００９】
Ｉ／Ｏブロック７０１は、１μｍ以上の配線幅の配線のみで構成されるエリアである。このエリアにおいては、基本的に、細い配線のニーズはない。また、このエリアは大電流許容量制限を決めるエリアであり、配線幅とビアの最大値はこのエリアで決まる。Ｉ／Ｏブロックの回路ブロック間を接続する配線は、パッド電極につながる配線（入力配線）および内部回路につながる配線（出力配線）の２つの配線で構成されている。従来の構造では、この領域に動作チェック用トランジスタなどが搭載され、ＲＡＭブロック７０２と同様な最小寸法をもつデバイスが搭載できるようになっていた。
【００１０】
ＲＡＭブロック７０２は、一般的に１メガバイト程度のメモリを実装している。このエリアの配線は、スピードよりも微細化が優先されている。そのため、このエリアは、細い配線のニーズが最も高いエリアである。このエリアにおいては、広い配線は比較的少なく、メモリセルサイズの単位で周期的に電源とＧＮＤ配線とが配置されている。
【００１１】
ロジックブロック７０３は、ドライブ能力が要求されるセルであり、電源配線が強化されているブロックである。このエリアの構成は、基本的に、ゲートアレイのスタンダードセルの構成に近い。配線の構成はＲＡＭと類似しているものの、ＲＡＭよりは電源配線が強化されているのが一般的である。ＰＬＬとは異なり、マクロ回路同士の接続は、複数存在しているのが一般的である。
【００１２】
ＰＬＬブロック７０４においては、電源、ＧＮＤおよび容量素子の安定動作が優先されるため、配線密度は緩いものの、配線幅はＩ／Ｏ領域に次いで広いことが一般的である。ＰＬＬは、外部発信機からの信号入力を増幅（例えば４倍または５倍に増幅）して、各マクロにクロックツリーを構成している。ＰＬＬには、基本的に２つの入出力配線しか存在しない。
【００１３】
なお、本発明に関連する先行技術文献としては、特許文献１が挙げられる。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特開平６−８９８３９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１５】
半導体集積回路の高性能化や低価格化を目的として、急激に微細化が進んでいる。より微細な集積回路を製造するために、リソグラフィ装置に用いられる光の短波長化が進んでいる。しかしながら、半導体集積回路の製造プロセス中のリソグラフィ工程において、短波長化が進んだ結果、短波長リソグラフィ装置の光強度が不足するという問題が生じてきた。また、光リソグラフィ装置の波長が短くなることにより、レンズへのダメージが短波長ほど深刻になっていた。一方で、回路素子の集積化が進んでいるにも関わらず、半導体集積回路のダイサイズそのものは、回路規模の増大により、小さくはならずに、むしろ大きくなった。したがって、広いフィールドサイズを設定しなければならないために、長波長リソグラフィ装置に比して充分な光強度が得にくい短波長リソグラフィ装置において、広いフィールドサイズと高い解像力との両立が困難であった。また、光を通す大きなパターンが近くにあるとフレアが発生し、微細パターンの解像力が劣化するという問題があった。微細配線を形成するための露光量に差がある。さらに、近接効果補正が大きくなることから、面積差が大きいと補正量が大きくなり、補正量の最適化工数が増加する問題を有していた。
【課題を解決するための手段】
【００１６】
本発明による半導体集積回路は、基板上の第１の領域に設けられた第１の配線と、上記基板上の上記第１の領域を取り囲む第２の領域に設けられた第２の配線と、を備え、上記第１の配線の配線幅の最小設計寸法は、上記第２の配線の配線幅の最小設計寸法よりも小さいことを特徴とする。
【００１７】
この半導体集積回路においては、第１の配線の配線幅の最小設計寸法が比較的小さく、第２の配線の配線幅の最小設計寸法が比較的大きい。したがって、この半導体集積回路の製造においては、第１の配線の配線パターンの形成に第１の波長の光によるリソグラフィ（以下、短波長リソグラフィという）を用いるとともに、第２の配線の配線パターンの形成に、第１の波長よりも長い第２の波長の光によるリソグラフィ（以下、長波長リソグラフィという）を用いることができる。ここで、第２の配線が設けられる第２の領域は、第１の配線が設けられる第１の領域を取り囲む領域である。それゆえ、短波長リソグラフィにおけるフィールドサイズが長波長リソグラフィにおけるフィールドサイズよりも小さくなる。これにより、短波長リソグラフィにおいて充分な光強度を得ることができる。このことは、短波長リソグラフィの解像力の向上、ひいては第１の配線の微細化に資する。
【００１８】
また、本発明によるマスクは、上記半導体集積回路の製造に用いられるマスクであって、当該マスクの第１の部分に形成され、上記第１の配線の配線パターンに対応し、第１の波長の光によるリソグラフィによって上記基板上の上記第１の領域に転写される第１のマスクパターンと、当該マスクの上記第１の部分を取り囲む第２の部分に形成され、上記第２の配線の配線パターンに対応し、上記第１の波長よりも長い第２の波長の光によるリソグラフィによって上記基板上の上記第２の領域に転写される第２のマスクパターンと、を備えることを特徴とする。
【００１９】
このマスクによれば、第１の部分に形成された第１のマスクパターンが短波長リソグラフィによって基板上の第１の領域に転写されるとともに、第２の部分に形成された第２のマスクパターンが長波長リソグラフィによって基板上の第２の領域に転写される。ここで、第２の部分は、第１の部分を取り囲む部分である。それゆえ、短波長リソグラフィにおけるフィールドサイズが長波長リソグラフィにおけるフィールドサイズよりも小さくなる。これにより、短波長リソグラフィにおいて充分な光強度を得ることができる。
【００２０】
また、本発明による半導体集積回路の製造方法は、上記マスクを用いて半導体集積回路を製造する方法であって、上記第１の波長の光によるリソグラフィによって、上記基板上の上記第１の領域に上記第１のマスクパターンを転写する工程と、上記第２の波長の光によるリソグラフィによって、上記基板上の上記第２の領域に上記第２のマスクパターンを転写する工程と、を含むことを特徴とする。
【００２１】
この製造方法においては、第１および第２のマスクパターンの転写に、それぞれ短波長リソグラフィおよび長波長リソグラフィを用いている。ここで、第２の部分は、第１の部分を取り囲む部分である。それゆえ、短波長リソグラフィにおけるフィールドサイズが長波長リソグラフィにおけるフィールドサイズよりも小さくなる。これにより、短波長リソグラフィにおいて充分な光強度を得ることができる。
【発明の効果】
【００２２】
本発明によれば、短波長リソグラフィにおいて充分な光強度を得ることが可能な半導体集積回路およびその製造方法、ならびにマスクが実現される。
【図面の簡単な説明】
【００２３】
【図１】本発明による半導体集積回路の一実施形態を示す平面図である。
【図２】プロセス評価用ＴＥＧの配置例を示す平面図である。
【図３】本発明によるマスクの一実施形態を示す平面図である。
【図４】スキャンエリアサイズのフィールドサイズに対する依存性を示すグラフである。
【図５】光強度効率のフィールドサイズに対する依存性を示すグラフである。
【図６】本発明の適用が可能なＣＰＵロジック回路を示す平面図である。
【図７】一般的なプロセス評価用テストチップのレイアウトを示す平面図である。
【図８】（ａ）および（ｂ）は、一般的な２層配線を形成するためのプロセスを説明するための断面図である。
【図９】（ａ）および（ｂ）は、一般的な２層配線を形成するためのプロセスを説明するための断面図である。
【図１０】（ａ）〜（ｃ）は、一般的な２層配線を形成するためのプロセスを説明するための断面図である。
【図１１】（ａ）および（ｂ）は、一般的な２層配線を形成するためのプロセスを説明するための平面図である。
【図１２】（ａ）および（ｂ）は、一般的な２層配線を形成するためのプロセスを説明するための平面図である。
【図１３】（ａ）〜（ｃ）は、一般的な２層配線を形成するためのプロセスを説明するための平面図である。
【図１４】一般的なロジック製品の概要を示す平面図である。
【発明を実施するための形態】
【００２４】
以下、図面を参照しつつ、本発明による半導体集積回路およびその製造方法ならびにマスクの好適な実施形態について詳細に説明する。なお、図面の説明においては、同一要素には同一符号を付し、重複する説明を省略する。
【００２５】
図１は、本発明による半導体集積回路の一実施形態を示す平面図である。半導体集積回路１は、基板と、基板上の領域１１（第１の領域）に設けられた第１の配線と、基板上の領域１２（第２の領域）に設けられた第２の配線と、を備えている。同図において、基板、ならびに第１および第２の配線は図示されていない。基板は、半導体基板であってもよいし、半導体基板以外の基板であってもよい。
【００２６】
領域１２は、領域１１を取り囲む領域である。したがって、領域１１のフィールドサイズは、領域１２のそれよりも小さくなっている。また、領域１１は、半導体集積回路の中央部を中心として、上下および左右がそれぞれ対称である。これらの領域１１および領域１２は、それぞれ短波長リソグラフィおよび長波長リソグラフィ用の領域である。
【００２７】
短波長リソグラフィおよび長波長リソグラフィにおいては、例えば、エキシマレーザ光を用いることができる。具体的には、例えば、短波長リソグラフィにおいてＦ２エキシマレーザ光を、長波長リソグラフィにおいてＡｒＦエキシマレーザ光を用いることができる。この例の場合、第１および第２の波長は、それぞれ１５７ｎｍおよび１９３ｎｍということになる。
【００２８】
第１の配線の配線幅の最小設計寸法は、第２の配線の配線幅の最小設計寸法よりも小さい。第１の配線の配線幅の最小設計寸法は、例えば０．１μｍ以下である。また、領域１１および領域１２は、互いに離間している。領域１１と領域１２との間の領域１３（パターン禁止領域）には、配線パターンが存在しない。この領域１３の幅は、例えば１０μｍ程度である。領域１２は、例えば、半導体集積回路１の入出力回路領域である。
【００２９】
図２は、プロセス評価用ＴＥＧの配置例を示す平面図である。微細化プロセス領域は、フィールド中央部を中心として、左右および上下それぞれについて対称に配置されている。中央領域２１には、０．１μｍ以下の配線評価を主体としたプロセス評価パターンが配置される。中央領域２１の高さおよび幅、すなわち短波長リソグラフィのフィールドの高さｈ１および幅ｈ２は、それぞれ１０ｍｍおよび５ｍｍである。
【００３０】
外周領域２２には、微細配線パターン評価以外のラフなパターンが配置されている。具体的には、０．１μｍより大きい配線である。バックエンドプロセス評価ＴＥＧの事例では、配線幅が広い配線を外周領域２２に配置している。配線面積が大きいとフレアが発生し、それにより微細配線形成に大きな支障がきたされるためである。それを防ぐために、中央領域に微細パターンをまとめている。外周部には、配線面積の大きいパターンを配置している。配線面積が大きいＴＥＧが使用されるパターンとしては、ビアと配線の面積比率で不良を発生するＳＩＶ（Ｓｔｒｅｓｓ  Ｉｎｄｕｃｅｄ  Ｖｏｉｄ）パターン、配線幅依存性を評価するパターン、および容量測定パターン等が挙げられる。これらのパターンは、外周領域２２のみに配置される。配線面積が大きいブロックにおいてはフレアが発生し易い。したがって、面積が大きい配線領域を外側に配置することにより、中央部の微細配線のパターニングへの影響を排除するという効果がある。外周領域２２の高さおよび幅、すなわち長波長リソグラフィのフィールドの高さｈ３および幅ｈ４は、それぞれ２５ｍｍおよび２０ｍｍである。
【００３１】
中央領域２１と外周領域２２との間には、ＴＥＧが配置されていない禁止領域２３が存在する。禁止領域２３は、サブチップ２６で構成されている。サブチップ２６のサイズは、Ｘ方向（図中左右方向）が２３８０μｍであり、Ｙ方向（図中上下方向）が１５８０μｍである。これらの中央領域２１、外周領域２２および禁止領域２３は、それぞれ図１の領域１１、領域１２および領域１３に対応している。
【００３２】
図３は、本発明によるマスクの一実施形態を示す平面図である。マスク３は、半導体集積回路１の製造に用いられるフォトマスクであって、当該マスク３の部分３１（第１の部分）に形成された第１のマスクパターンと、当該マスク３の部分３２（第２の部分）に形成された第２のマスクパターンとを備えている。同図において、第１および第２のマスクパターンは図示されていない。
【００３３】
第１のマスクパターンは、上記第１の配線の配線パターンに対応し、短波長リソグラフィによって、上記基板上の領域１１に転写される。一方、第２のマスクパターンは、上記第２の配線の配線パターンに対応し、長波長リソグラフィによって、上記基板上の領域１２に転写される。したがって、マスク３においても、領域１２に対応する部分３２が、領域１１に対応する部分３１を取り囲んでいる。また、部分３１および部分３２は互いに離間しており、それらの間の部分３３（パターン禁止部分）にはマスクパターンが存在しない。
【００３４】
本発明による半導体集積回路の製造方法の一実施形態は、マスク３を用いて半導体集積回路１を製造する方法であって、短波長リソグラフィによって、上記基板上の領域１１に上記第１のマスクパターンを転写する工程と、長波長リソグラフィによって、上記基板上の領域１２に上記第２のマスクパターンを転写する工程と、を含むものである。
【００３５】
本実施形態の効果を説明する。半導体集積回路１においては、第１の配線の配線幅の最小設計寸法が比較的小さく、第２の配線の配線幅の最小設計寸法が比較的大きい。したがって、半導体集積回路１の製造においては、第１の配線の配線パターンの形成に比較的短波長のリソグラフィを用いるとともに、第２の配線の配線パターンの形成に比較的長波長のリソグラフィを用いることができる。実際、上述した製造方法においては、第１および第２の配線パターンの形成に、それぞれ比較的短波長のリソグラフィおよび比較的長波長のリソグラフィが用いられている。
【００３６】
ここで、第２の配線が設けられる領域１２は、第１の配線が設けられる領域１１を取り囲む領域である。それゆえ、短波長リソグラフィにおけるフィールドサイズが長波長リソグラフィにおけるフィールドサイズよりも小さくなる。これにより、短波長リソグラフィにおいて充分な光強度を得ることができる。このことは、短波長リソグラフィの解像力の向上、ひいては第１の配線の微細化に資する。
【００３７】
また、マスク３によれば、第１の部分に形成された第１のマスクパターンが短波長リソグラフィによって基板上の領域１１に転写されるとともに、第２の部分に形成された第２のマスクパターンが長波長リソグラフィによって基板上の領域１２に転写される。ここで、第２の部分は、第１の部分を取り囲む部分である。それゆえ、短波長リソグラフィにおけるフィールドサイズが長波長リソグラフィにおけるフィールドサイズよりも小さくなる。これにより、短波長リソグラフィにおいて充分な光強度を得ることができる。
【００３８】
領域１１と領域１２との間に、配線パターンが存在しない領域１３が設けられている。この領域１３は、マスク周辺におけるデータボケのために、所望のパターン形成が保障されない領域である。したがって、この領域１３に配線パターンを設けないようにすることで、意図しないパターンが形成されるのを防ぐことができる。
【００３９】
第１の配線の配線幅の最小設計寸法が０．１μｍ以下である場合、短波長リソグラフィにおいて特に波長の短い光を用いる必要がある。すると、従来技術について上述した課題、すなわち充分な光強度を得にくいという課題が顕著となる。したがって、この場合、短波長リソグラフィにおいても充分な光強度を得ることが可能な本発明が特に有用となる。
【００４０】
第１および第２の波長の光が共にエキシマレーザ光である場合、短波長リソグラフィおよび長波長リソグラフィの何れについても、簡易な装置で実行することができる。これに対して、例えば第１および第２の波長の光のうち少なくとも一方がＸ線である場合には、Ｘ線リソグラフィ装置という大掛かりな装置を用いなければならない。
【００４１】
なお、上述のように、特許文献１には、Ｘ線および紫外線によって半導体ウエハ上のレジストを二重に露光することが記載されている。このような二重露光を行うのは、Ｘ線露光における露光不足を紫外線露光によって補うためであると記載されている。しかし、このような方法では紫外線露光の露光量不足を補うことはできない。
【００４２】
図４は、スキャンエリアサイズのフィールドサイズに対する依存性を示すグラフである。また、図５は、光強度効率のフィールドサイズに対する依存性を示すグラフである。図５の縦軸は、フィールドサイズが２５ｍｍのときの光強度効率を１００％としたときの光強度効率（％）を表している。この例では、実効スキャンエリア以外に１５ｍｍのオフセットスキャンエリアが存在する。この状態で、デバイス露光領域としてのスキャンエリアを２５ｍｍから単純に減らした場合のスキャンエリアは線形に減少する。光強度効率は、スキャンエリアサイズの減少に伴って線形的に増大する。例えば、図５からわかるように、フィールドサイズが１０〜１５ｍｍ程度になると、２５ｍｍのときに比べて、光強度の効率が３０％程度増加する。
【００４３】
この点に関し、デバイス的な改善効果を得るという観点からは、光強度効率に２０％以上の増加が見られることが好ましい。したがって、図５からわかるように、フィールドサイズを２０ｍｍ以下に設定することにより、微細化について顕著な効果が期待できる。すなわち、第１の領域は、１辺が２０ｍｍの正方形の領域内に納まる領域であることが好ましい。例えば、第１の領域が、１辺が２０ｍｍ以下の正方形、長辺が２０ｍｍ以下の長方形、または直径が２０ｍｍ以下の円形である場合、当該第１の領域は１辺が２０ｍｍの正方形の領域内に納まる。一方、第１の領域が、１辺が２０ｍｍを上回る正方形、長辺が２０ｍｍを上回る長方形、または直径が２０ｍｍを上回る円形である場合、当該第１の領域は１辺が２０ｍｍの正方形の領域内に納まらない。
【００４４】
本発明は、例えば、図６に示すＣＰＵロジック回路に適用することができる。同図のＣＰＵロジック回路は、Ｉ／Ｏブロック（インターフェースブロック）６１、ＲＡＭブロック６２、高性能ロジックブロック６３、およびＰＬＬブロック６４を有している。Ｉ／Ｏブロック６１は、ペリフェラルＩ・Ｏと呼ばれ、領域１２（図１参照）に対応する。また、ＲＡＭブロック６２、高性能ロジックブロック６３およびＰＬＬブロック６４は、０．１μｍ以下の配線を含む微細化領域であり、領域１１に対応する。
【００４５】
Ｉ／Ｏブロック６１の配線は、０．１μｍより大きい配線に限定されている。また、Ｉ／Ｏブロック６１は、長波長リソグラフィによりパターニングされている。このようにＩ／Ｏブロック６１の配線の最小設計寸法を制限することにより、短波長リソグラフィのフィールド面積を、Ｉ／Ｏブロック６１の面積分だけ減少させることができる。
【００４６】
Ｉ／Ｏブロック６１の微細配線データ削除により、データエリアが削減され、光強度を向上させることができる。これにより、短波長リソグラフィのフィールドサイズが小さくなるため、解像力が向上するというメリットがある。また、リソグラフィのアパーチャ構造とリンクした配置を作ることにより、フィールドを制限した露光を適用して、微細なパターンを有する半導体集積回路を得ることができる。
【００４７】
本発明による半導体集積回路およびその製造方法ならびにマスクは、上記実施形態に限定されるものではなく、様々な変形が可能である。例えば、上記実施形態においては配線パターンが形成される領域として第１の領域および第２の領域の２つの領域が設けられた例を示したが、配線パターンが形成される領域として３つ以上の領域が設けられていてもよい。例えば、第２の領域を取り囲む第３の領域が設けられていてもよい。このように３つ以上の領域が設けられた場合であっても、一番内側に位置する第１の領域に形成される第１の配線は、他の何れの領域の配線と比べても、配線幅の最小設計寸法が小さい。
【符号の説明】
【００４８】
１  半導体集積回路
３  マスク
１１  領域（第１の領域）
１２  領域（第２の領域）
１３  領域（パターン禁止領域）
２１  中央領域
２２  外周領域
２３  禁止領域
２６  サブチップ
３１  部分（第１の部分）
３２  部分（第２の部分）
３３  部分（パターン禁止部分）
６１  Ｉ／Ｏブロック
６２  ＲＡＭブロック
６３  高性能ロジックブロック
６４  ＰＬＬブロック
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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