(57)【特許請求の範囲】
【請求項１】
プログラムを格納した記憶装置と、
前記記憶装置に接続され前記プログラムを動作させるとともに制御信号線を介して外部に指示情報を送信する処理装置と、
第１及び第２の通信信号線を有するとともに、前記第１の通信信号線を介してデータ通信を制御するマスタ通信装置と通信を行う第１の中継装置と、
第３及び第４の通信信号線を有するとともに、前記第３の通信信号線を介してスレーブ通信装置と通信を行う第２の中継装置と、
前記制御信号線と前記第２及び第４の通信信号線が接続される接続部とを有する情報処理装置を試験する試験装置において、
前記接続部を介して前記制御信号線に接続するとともに、前記プログラムを動作させる前記処理装置からの指示情報を受信する制御装置と、
前記制御装置に接続されるとともに、前記制御装置が制御することにより、前記第２の通信信号線と前記第４の通信信号線を接続する開閉装置とを有し、
前記開閉装置が前記第２の通信信号線と前記第４の通信信号線を接続した場合、前記マスタ通信装置からのリード／ライト要求を前記第１及び第２の中継装置を介して前記スレーブ通信装置に送信するとともに、前記リード／ライト要求を受信した前記スレーブ通信装置からのＡＣＫ応答を前記第１及び第２の中継装置を介して前記マスタ通信装置に送信することを特徴とする試験装置。 
【請求項２】
プログラムを格納した記憶装置と、
前記記憶装置に接続され前記プログラムを動作させるとともに第１及び第２の制御信号線を介して外部に指示情報を送信する処理装置と、
第１乃至第３の通信信号線を有するとともに、前記第１の通信信号線を介してデータ通信を制御するマスタ通信装置と通信を行う第１の中継装置と、
第４乃至第６の通信信号線を有するとともに、前記第４の通信信号線を介してスレーブ通信装置と通信を行う第２の中継装置と、
前記第１の制御信号線と前記第２及び第６の通信信号線が接続される第１の接続部と、
前記第２の制御信号線と前記第３及び第５の通信信号線が接続される第２の接続部と
を有する情報処理装置を試験する試験装置において、
前記第１の接続部を介して前記第１の制御信号線に接続するとともに、前記プログラムを動作させる前記処理装置からの第１の指示情報を受信する第１の制御装置と、
前記第２の接続部を介して前記第２の制御信号線に接続するとともに、前記プログラムを動作させる前記処理装置からの第２の指示情報を受信する第２の制御装置と、
前記第１の制御装置に接続されるとともに、前記第１の制御装置が制御することにより、前記第２の通信信号線と前記第６の通信信号線を接続する第１の開閉装置と、
前記第２の制御装置に接続されるとともに、前記第２の制御装置が制御することにより、前記第３の通信信号線と前記第５の通信信号線を接続する第２の開閉装置とを有し、
前記第１の開閉装置が前記第２の通信信号線と前記第６の通信信号線を接続した場合、前記マスタ通信装置からのリード／ライト要求を前記第１及び第２の中継装置を介して前記スレーブ通信装置に送信するとともに、前記リード／ライト要求を受信した前記スレーブ通信装置からのＡＣＫ応答を前記第１及び第２の中継装置を介して前記マスタ通信装置に送信し、
前記第２の開閉装置が前記第３の通信信号線と前記第５の通信信号線を接続した場合、前記マスタ通信装置からのリード／ライト要求を前記第１及び第２の中継装置を介して前記スレーブ通信装置に送信することを特徴とする試験装置。  
【請求項３】
情報処理装置と前記情報処理装置を試験する試験装置を有する情報処理システムにおいて、
前記情報処理装置は、
プログラムを格納した記憶装置と、
前記記憶装置に接続され前記プログラムを動作させるとともに制御信号線を介して外部に指示情報を送信する処理装置と、
第１及び第２の通信信号線を有するとともに、前記第１の通信信号線を介してデータ通信を制御するマスタ通信装置と通信を行う第１の中継装置と、
第３及び第４の通信信号線を有するとともに、前記第３の通信信号線を介してスレーブ通信装置と通信を行う第２の中継装置と、
前記制御信号線と前記第２及び第４の通信信号線が接続される接続部とを有し、
前記試験装置は、
前記情報処理装置と前記接続部を介して接続されるとともに、前記制御信号線を介して、前記プログラムを動作させる前記処理装置からの指示情報を受信する制御装置と、
前記制御装置に接続されるとともに、前記制御装置が制御を行うことにより、前記第２の通信信号線と前記第４の通信信号線を接続する開閉装置とを有し、
前記開閉装置が前記第２の通信信号線と前記第４の通信信号線を接続した場合、前記マスタ通信装置からのリード／ライト要求を前記第１及び第２の中継装置を介して前記スレーブ通信装置に送信するとともに、前記リード／ライト要求を受信した前記スレーブ通信装置からのＡＣＫ応答を前記第１及び第２の中継装置を介して前記マスタ通信装置に送信することを特徴とする情報処理システム。  
【請求項４】
プログラムを格納した記憶装置と、
前記記憶装置に接続され前記プログラムを動作させるとともに制御信号線を介して外部に指示情報を送信する処理装置と、
第１及び第２の通信信号線を有するとともに、前記第１の通信信号線を介してデータ通信を制御するマスタ通信装置と通信を行う第１の中継装置と、
第３及び第４の通信信号線を有するとともに、前記第３の通信信号線を介してスレーブ通信装置と通信を行う第２の中継装置とを有する情報処理装置の試験方法において、
制御装置が、前記制御信号線を介して、前記プログラムを動作させる前記処理装置からの指示情報を受信するステップと、
前記制御装置に接続された開閉装置が、前記制御装置の制御により、前記第２の通信信号線と前記第４の通信信号線を接続するステップと、
前記マスタ通信装置が、リード／ライト要求を前記第１及び第２の中継装置を介して、前記スレーブ通信装置に送信するステップと、
前記スレーブ通信装置が、前記リード／ライト要求を受信するステップと、
前記スレーブ通信装置が、前記リード／ライト要求に対するＡＣＫ応答を前記第１及び第２の中継装置を介して、前記マスタ通信装置に送信するステップとを有することを特徴とする試験方法。  
【請求項５】
プログラムを格納した記憶装置と、
前記記憶装置に接続され前記プログラムを動作させるとともに第１及び第２の制御信号線を介して外部に指示情報を送信する処理装置と、
第１乃至第３の通信信号線を有するとともに、前記第１の通信信号線を介してデータ通信を制御するマスタ通信装置と通信を行う第１の中継装置と、
第４乃至第６の通信信号線を有するとともに、前記第４の通信信号線を介してスレーブ通信装置と通信を行う第２の中継装置と、
前記第１の制御信号線と前記第２及び第６の通信信号線が接続される第１の接続部と、
前記第２の制御信号線と前記第３及び第５の通信信号線が接続される第２の接続部とを有する情報処理装置の試験方法において、
前記第１の接続部と前記第１の制御信号線との接続を介する第１の制御装置が、前記プログラムを動作させる前記処理装置からの第１の指示情報を受信するステップと、
前記第１の制御装置に接続された第１の開閉装置が、前記第１の制御装置の制御により、前記第２の通信信号線と前記第６の通信信号線を接続するステップと、
前記マスタ通信装置が、リード／ライト要求を前記第１及び第２の中継装置を介して、前記スレーブ通信装置に送信するとともに、前記リード／ライト要求を受信した前記スレーブ端末からのＡＣＫ応答を前記第１及び第２の中継装置を介して前記マスタ通信装置に送信するステップと、
前記第１の開閉装置が、前記第１の制御装置の制御により、前記第２の通信信号線と前記第６の通信信号線を切断するステップと、
前記第２の接続部と前記第２の制御信号線との接続を介する第２の制御装置が、前記プログラムを動作させる前記処理装置からの第２の指示情報を受信するステップと、
前記第２の制御装置に接続された第２の開閉装置が、前記第２の制御装置の制御により、前記第３の通信信号線と前記第５の通信信号線を接続するステップと、
前記マスタ通信装置が、リード／ライト要求を前記第１及び第２の中継装置を介して前記スレーブ通信装置に送信するステップとを有することを特徴とする試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、プログラムを格納した記憶装置と、前記記憶装置に接続され前記プログラムを動作させるとともに制御信号線を介して外部に指示情報を送信する処理装置と、第１及び第２の通信信号線を有するとともに、前記第１の通信信号線を介して第１の通信装置と通信を行う第１の中継装置と、第３及び第４の通信信号線を有するとともに、前記第３の通信信号線を介して第２の通信装置と通信を行う第２の中継装置と、前記制御信号線と前記第２及び第４の通信信号線が接続される接続部を有する情報処理装置を試験する試験装置等に関するものである。
【背景技術】
【０００２】
従来、工場にてＳＶＰボード（サービスプロセッサボード）を製造した場合には、製造したＳＶＰボードの歩留まりの確認を行っている。ここで歩留まりの確認とは、例えば、ＳＶＰボードに搭載されたＣＰＵ、ＨＵＢ、Ｉ２Ｃコントローラ（Ｉ２Ｃは、Philips社が開発したＩＣ間用双方向シリアルバスの規格である）の動作確認を示す。
【０００３】
また、通常、ＳＶＰボードの歩留まりを確認する場合には、Ｉ２Ｃの機能を利用して試験を行うが、規模の小さいＳＶＰボードは必ずしもＩ２Ｃの機能を持った素子を備えていない場合があるので、このようなＳＶＰボードに対しては、Ｉ２Ｃの機能を利用して試験を行うことができない。
【０００４】
したがって、Ｉ２Ｃの機能を利用して試験を行うことができない場合には、試験者が、ＳＶＰボードに端子を接触させた後に電圧を印加し、その結果得られる出力電圧を確認することにより、ＳＶＰの歩留まりを確認している。
【０００５】
なお、特許文献１では、オンラインでループバックテストを実行するための技術が開示されており、特許文献２では、両エンド・システムにテストプログラムをインストールすることなく、エンド・システム間の接続テストを実行可能とする技術が公開されている。
【０００６】
【特許文献１】特開２００２−１６６６４号公報
【特許文献２】特開平５−２０４８０７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上述したように、ＳＶＰボードにＩ２Ｃの機能をもった素子が備えられていない場合には、ＳＶＰボードの端子に接触可能なパッドを全信号に設置する必要があるため、信号数が多ければ、試験者に負荷がかかるという問題があった。また、信号数が多い場合には、パッドの設置が複雑となり、人為的ミスにより、逆電圧を印加してＳＶＰボードを故障させてしまうという恐れもある。
【０００８】
すなわち、ＳＶＰボードの歩留まりの確認を行う場合の試験時間を簡略化・自動化し、試験者の負荷を軽減させることが極めて重要な課題となっている。
【０００９】
この発明は、上述した従来技術による問題点を解消するためになされたものであり、ＳＶＰボードの歩留まりの確認を行う場合の試験時間を簡略化・自動化し、試験者の負荷を軽減させることが出来る試験装置、情報処理システムおよび試験方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上述した課題を解決し、目的を達成するため、この試験装置は、プログラムを格納した記憶装置と、前記記憶装置に接続され前記プログラムを動作させるとともに制御信号線を介して外部に指示情報を送信する処理装置と、第１及び第２の通信信号線を有するとともに、前記第１の通信信号線を介してデータ通信を制御するマスタ通信装置と通信を行う第１の中継装置と、第３及び第４の通信信号線を有するとともに、前記第３の通信信号線を介してスレーブ通信装置と通信を行う第２の中継装置と、前記制御信号線と前記第２及び第４の通信信号線が接続される接続部とを有する情報処理装置を試験する試験装置において、前記接続部を介して前記制御信号線に接続するとともに、前記プログラムを動作させる前記処理装置からの指示情報を受信する制御装置と、前記制御装置に接続されるとともに、前記制御装置が制御することにより、前記第２の通信信号線と前記第４の通信信号線を接続する開閉装置とを有することを要件とする。
【００１２】
また、この試験装置は、プログラムを格納した記憶装置と、前記記憶装置に接続され前記プログラムを動作させるとともに第１及び第２の制御信号線を介して外部に指示情報を送信する処理装置と、第１乃至第３の通信信号線を有するとともに、前記第１の通信信号線を介してデータ通信を制御するマスタ通信装置と通信を行う第１の中継装置と、第４乃至第６の通信信号線を有するとともに、前記第４の通信信号線を介してスレーブ通信装置と通信を行う第２の中継装置と、前記第１の制御信号線と前記第２及び第６の通信信号線が接続される第１の接続部と、前記第２の制御信号線と前記第３及び第５の通信信号線が接続される第２の接続部とを有する情報処理装置を試験する試験装置において、前記第１の接続部を介して前記第１の制御信号線に接続するとともに、前記プログラムを動作させる前記処理装置からの第１の指示情報を受信する第１の制御装置と、前記第２の接続部を介して前記第２の制御信号線に接続するとともに、前記プログラムを動作させる前記処理装置からの第２の指示情報を受信する第２の制御装置と、前記第１の制御装置に接続されるとともに、前記第１の制御装置が制御することにより、前記第２の通信信号線と前記第６の通信信号線を接続する第１の開閉装置と、前記第２の制御装置に接続されるとともに、前記第２の制御装置が制御することにより、前記第３の通信信号線と前記第５の通信信号線を接続する第２の開閉装置を有することを要件とする。
【００１４】
また、この情報処理システムは、情報処理装置と前記情報処理装置を試験する試験装置を有する情報処理システムにおいて、前記情報処理装置は、プログラムを格納した記憶装置と、前記記憶装置に接続され前記プログラムを動作させるとともに制御信号線を介して外部に指示情報を送信する処理装置と、第１及び第２の通信信号線を有するとともに、前記第１の通信信号線を介してデータ通信を制御するマスタ通信装置と通信を行う第１の中継装置と、第３及び第４の通信信号線を有するとともに、前記第３の通信信号線を介してスレーブ通信装置と通信を行う第２の中継装置と、前記制御信号線と前記第２及び第４の通信信号線が接続される接続部を有し、前記試験装置は、前記情報処理装置と前記接続部を介して接続されるとともに、前記制御信号線を介して、前記プログラムを動作させる前記処理装置からの指示情報を受信する制御装置と、前記制御装置に接続されるとともに、前記制御装置が制御を行うことにより、前記第２の通信信号線と前記第４の通信信号線を接続する開閉装置を有することを要件とする。
【００１６】
また、この試験方法は、プログラムを格納した記憶装置と、前記記憶装置に接続され前記プログラムを動作させるとともに制御信号線を介して外部に指示情報を送信する処理装置と、第１及び第２の通信信号線を有するとともに、前記第１の通信信号線を介してデータ通信を制御するマスタ通信装置と通信を行う第１の中継装置と、第３及び第４の通信信号線を有するとともに、前記第３の通信信号線を介してスレーブ通信装置と通信を行う第２の中継装置を有する情報処理装置の試験方法において、制御装置が、前記制御信号線を介して、前記プログラムを動作させる前記処理装置からの指示情報を受信するステップと、前記制御装置に接続された開閉装置が、前記制御装置の制御により、前記第２の通信信号線と前記第４の通信信号線を接続するステップと、前記マスタ通信装置が、リード／ライト要求を前記第１及び第２の中継装置を介して、前記スレーブ通信装置に送信するステップと、前記スレーブ通信装置が、前記リード／ライト要求を受信するステップと、前記スレーブ通信装置が、前記リード／ライト要求に対するＡＣＫ応答を前記第１及び第２の中継装置を介して、前記第１の通信装置に送信するステップを有することを要件とする。
【００１７】
また、この試験方法は、プログラムを格納した記憶装置と、前記記憶装置に接続され前記プログラムを動作させるとともに第１及び第２の制御信号線を介して外部に指示情報を送信する処理装置と、第１乃至第３の通信信号線を有するとともに、前記第１の通信信号線を介してデータ通信を制御するマスタ通信装置と通信を行う第１の中継装置と、第４乃至第６の通信信号線を有するとともに、前記第４の通信信号線を介してスレーブ通信装置と通信を行う第２の中継装置と、前記第１の制御信号線と前記第２及び第６の通信信号線が接続される第１の接続部と、前記第２の制御信号線と前記第３及び第５の通信信号線が接続される第２の接続部とを有する情報処理装置の試験方法において、前記第１の接続部と前記第１の制御信号線との接続を介する第１の制御装置が、前記プログラムを動作させる前記処理装置からの第１の指示情報を受信するステップと、前記第１の制御装置に接続された第１の開閉装置が、前記第１の制御装置の制御により、前記第２の通信信号線と前記第６の通信信号線を接続するステップと、前記マスタ通信装置が、リード／ライト要求を前記第１及び第２の中継装置を介して、前記スレーブ通信装置に送信するとともに、前記リード／ライト要求を受信した前記スレーブ端末からのＡＣＫ応答を前記第１及び第２の中継装置を介して前記マスタ通信装置に送信するステップと、前記第１の開閉装置が、前記第１の制御装置の制御により、前記第２の通信信号線と前記第６の通信信号線を切断するステップと、前記第２の接続部と前記第２の制御信号線との接続を介する第２の制御装置が、前記プログラムを動作させる前記処理装置からの第２の指示情報を受信するステップと、前記第２の制御装置に接続された第２の開閉装置が、前記第２の制御装置の制御により、前記第３の通信信号線と前記第５の通信信号線を接続するステップと、前記マスタ通信装置が、リード／ライト要求を前記第１及び第２の中継装置を介して前記スレーブ通信装置に送信するステップとを有すること要件とする。
【発明の効果】
【００１８】
この試験装置によれば、試験装置が自立的に試験を実行することができ、試験装置の歩留まりの確認を行う場合の試験時間を簡略化・自動化し、試験者の負荷を軽減させることが出来る。
【００１９】
また、この試験装置によれば、例えば、試験装置に設置されたＬＡＮ系統の不具合を効率よく実施することができる。
【００２０】
また、この試験装置によれば、複数の制御系統、ＬＡＮ系統等が試験装置に設置されている場合でも、各制御系統、ＬＡＮ系統等の試験を効率よく実施することができ、試験者にかかる負担を軽減することが出来る。
【００２１】
また、この試験装置によれば、例えば、試験装置に設置された複数のＬＡＮ系統の不具合を効率よく実施することができる。
【００２２】
また、この情報処理システムによれば、情報処理装置の歩留まりの確認を行う場合の試験時間を簡略化・自動化し、試験者の負荷を軽減させることが出来る。
【００２３】
また、この試験方法によれば、試験装置が自立的に試験を実行することができ、試験装置の歩留まりの確認を行う場合の試験時間を簡略化・自動化し、試験者の負荷を軽減させることが出来る。
【発明を実施するための最良の形態】
【００２４】
以下に添付図面を参照して、この発明に係る試験装置、情報処理システムおよび試験方法の好適な実施の形態を詳細に説明する。
【実施例１】
【００２５】
まず、本実施例にかかるＳＶＰボード（サービスプロセッサボード）を搭載するバックパネル（Ｂａｃｋ  Ｐａｎｅｌ）の構成について説明する。図１は、バックパネル１０の構成の一例を示す図である。同図に示すように、このバックパネル１０は、ＬＡＮ経路部１１およびＩ２Ｃ経路部１２を有し、コネクタ７０〜７８に接続されている。
【００２６】
そして、コネクタ７０は、ＫＶＭ２０に接続され、コネクタ７１，７２はそれぞれＧｂＥ  ＳＷ３０，３１に接続され、コネクタ７３，７４はそれぞれＩ／Ｏ  Ｕｎｉｔ４０，４１に接続されている。また、コネクタ７５，７６はそれぞれＳｙｓｔｅｍ  Ｂｏａｒｄ５０，５１に接続され、コネクタ７７は、Ｍｅｍｏｒｙ＆Ｉ／Ｏ  Ｉｎｔｅｒｃｏｎｎｅｃｔ  ｓｙｓｔｅｍ（ＸＡＩ＆ＸＤＩ  Ｂｏａｒｄ）６０に接続され、コネクタ７８は、ＳＶＰボード１００に接続されている。
【００２７】
ＬＡＮ経路部１１は、ＬＡＮ（例えば、通信速度が１００Ｍｂ／ｓのＬＡＮ）によって各ボード（図１に示す例では、ＧｂＥ  ＳＷ３０，３１、Ｉ／Ｏ  Ｕｎｉｔ４０，４１、ＳＶＰボード１００）を制御し、通信するための経路であり、Ｉ２Ｃ経路部１２は、Ｉ２Ｃによって各ボード（図１に示す例では、ＫＶＭ２０、ＧｂＥ  ＳＷ３０，３１、Ｉ／Ｏ  Ｕｎｉｔ４０，４１、Ｓｙｓｔｅｍ  Ｂｏａｒｄ５０，５１、Ｍｅｍｏｒｙ＆Ｉ／Ｏ  Ｉｎｔｅｒｃｏｎｎｅｃｔ  ｓｙｓｔｅｍ６０、ＳＶＰボード１００を制御し、通信するための経路である。
【００２８】
ここで、Ｉ２Ｃは、Philips社が開発したＩＣ間用双方向シリアルバス規格である。Ｉ２Ｃの信号線は、シリアルクロック線（ＳＣＬ）と、シリアルデータ線（ＳＤＡ）を有し、この２線で、制御側（マスタ）と、ＩＣ（スレーブ）の通信を行う。Ｉ２Ｃのデータは、スタートコンディションに始まり、実際のデータ送受信が続き、ストップコンディションで終了する。
【００２９】
図２は、Ｉ２Ｃのシーケンスを説明するための図である。同図に示すように、マスタが通信を開始する前に、パスの使用権を獲得するため、スタートコンディションを発行した後に、データの送受信を実行する（ステップＳ１０）。
【００３０】
続いて、デバイスアドレス、リード／ライトの区別、スレーブからのＡＣＫ（Acknowledgement）が実行され（ステップＳ１１）、デバイス内のメモリアドレス、スレーブからのＡＣＫが実行される（ステップＳ１２）。
【００３１】
そして、実際のデータが送信され、スレーブからのＡＣＫが実行され（ステップＳ１３）、データの転送が終了した後に、バスを開放するため、ストップコンディションが発行される（ステップＳ１４）。
【００３２】
図１の説明に戻ると、ＫＶＭ２０は、各種の入力装置（例えば、キーボード、マウス等；図示略）に対するインターフェースの役割を担う装置である。ＧｂＥ  ＳＷ３０，３１は、ギガビット・イーサネット（登録商標）の規格に対応した通信経路に接続され、接続された経路の切り替え等を実行する装置である。
【００３３】
Ｉ／Ｏ  Ｕｎｉｔ４０，４１は、例えば、１００ＭのＬＡＮカードに接続するための装置である。ここでは説明の便宜上、Ｉ／Ｏ  Ｕｎｉｔ４０，４１のみを示すが、このバックパネル１０は、その他にもＩ／Ｏ  Ｕｎｉｔを備えているものとする。
【００３４】
Ｓｙｓｔｅｍ  Ｂｏａｒｄ５０，５１は、ＣＰＵ、メモリなどを搭載し、割り当てられた所定の処理を実行する装置である。このＳｙｓｔｅｍ  Ｂｏａｒｄ５０，５１は、Ｉ／Ｏ  Ｕｎｉｔ４０，４１のいずれかを用いて、処理を実行する。例えば、Ｓｙｓｔｅｍ  Ｂｏａｒｄ５０は、Ｉ／Ｏ  Ｕｎｉｔ４０を利用して通信を行うことで処理を実行し、Ｓｙｓｔｅｍ  Ｂｏａｒｄ５１は、Ｉ／Ｏ  Ｕｎｉｔ４１を利用して通信を行うことで処理を実行する。なお、ここでは説明の便宜上、Ｓｙｓｔｅｍ  Ｂｏａｒｄ５０，５１のみを示すが、このバックパネル１０には、その他にもＳｙｓｔｅｍ  Ｂｏａｒｄを備えているものとする。
【００３５】
Ｍｅｍｏｒｙ＆Ｉ／Ｏ  Ｉｎｔｅｒｃｏｎｎｅｃｔ  ｓｙｓｔｅｍ６０は、Ｓｙｓｔｅｍ  ＢｏａｒｄとＩ／Ｏ  Ｕｎｉｔとの関係を記憶する装置である。例えば、Ｍｅｍｏｒｙ＆Ｉ／Ｏ  Ｉｎｔｅｒｃｏｎｎｅｃｔ  ｓｙｓｔｅｍ６０は、Ｓｙｓｔｅｍ  Ｂｏａｒｄ５０は、Ｉ／Ｏ  Ｕｎｉｔ４０を利用し、Ｓｙｓｔｅｍ  Ｂｏａｒｄ５１は、Ｉ／Ｏ  Ｕｎｉｔ４１を利用している旨の情報を記憶する。なお、ＳＶＰボード１００に関する説明は後述する。
【００３６】
ＳＶＰボード１００は、プログラムを読み出して各種の処理を実行する装置であり、特に、本発明に密接に関連するものとしては、自立的に、内部の歩留まりを試験する。図３は、本実施例にかかるＳＶＰボード１００の構成を示す機能ブロック図である。同図に示すように、このＳＶＰボード１００は、メモリ１１０と、ＣＰＵ１２０と、Ｉ２Ｃコントロール部１３０ａ，１３０ｂと、ＨＵＢ１４０ａ，１４０ｂとを備える。
【００３７】
また、ＳＶＰボード１００は、コネクタ７８（図１に示したコネクタ７８に対応する）によって試験冶具２００、端末装置３００ａ，３００ｂに接続されている。図３に示すように、この試験冶具２００は、リレー２１０ａ，２１０ｂおよびＧＰＩＯ２２０ａ，２２０ｂを備える。なお、その他の構成は、周知のＳＶＰと同様であるため、説明を省略する。
【００３８】
メモリ１１０は、ＣＰＵ１２０による各種処理に必要なデータおよびプログラムを記憶する記憶装置であり、特に、本発明に密接に関連するものとしては、ＳＶＰボード１００自身の歩留まりを試験するためのテストプログラムを記憶する。なお、テストプログラムの実行手順は、後述するフローチャートにて説明する。
【００３９】
ＣＰＵ１２０は、メモリ１１０に記憶されたプログラムを読み出して各種の処理を実行する装置であり、特に、本発明に密接に関連するものとしては、メモリ１１０からテストプログラムを読み出すことにより、ＳＶＰボード１００自身の歩留まりを試験する。
【００４０】
Ｉ２Ｃコントロール部１３０ａ，１３０ｂは、制御線によってＣＰＵ１２０に接続され、ＣＰＵ１２０からリレー２１０ａ，２１０ｂに対する開閉命令を取得した場合に、ＧＰＩＯ２２０ａ，２２０ｂに「０」または「１」を書き込むことにより、リレー２１０ａ，２１０ｂを開閉させる装置である。
【００４１】
具体的に、Ｉ２Ｃコントロール部１３０ａは、ＣＰＵ１２０からリレー２１０ａを閉じる旨の命令を取得した場合には、ＧＰＩＯ２２０ａのチャンネルに「１」を書き込むことにより、リレー２１０ａを閉じる。リレー２１０ａを閉じることにより、ＬＡＮ１５２とＬＡＮ１５４とが接続される。
【００４２】
一方、Ｉ２Ｃコントロール部１３０ａは、ＣＰＵ１２０からリレー２１０ａを開ける旨の命令を取得した場合には、ＧＰＩＯ２２０ａのチャンネルに「０」を書き込むことにより、リレー２１０ａを開ける。リレー２１０ａを開けることにより、ＬＡＮ１５２とＬＡＮ１５４とが切断される。
【００４３】
Ｉ２Ｃコントロール部１３０ｂは、ＣＰＵ１２０からリレー２１０ｂを閉じる旨の命令を取得した場合には、ＧＰＩＯ２２０ｂのチャンネルに「１」を書き込むことにより、リレー２１０ｂを閉じる。リレー２１０ｂを閉じることにより、ＬＡＮ１５３とＬＡＮ１５５とが接続される。
【００４４】
一方、Ｉ２Ｃコントロール部１３０ｂは、ＣＰＵ１２０からリレー２１０ｂを開ける旨の命令を取得した場合には、ＧＰＩＯ２２０ａのチャンネルに「０」を書き込むことにより、リレー２１０ｂを開ける。リレー２１０ｂを開けることにより、ＬＡＮ１５３とＬＡＮ１５５とが切断される。
【００４５】
ＨＵＢ１４０ａ，１４０ｂは、ＬＡＮを接続する装置である。具体的に、ＨＵＢ１４０ａは、ＬＡＮ１５１〜１５３に接続されており、ＬＡＮ１５１を介して、端末装置３００ａに接続され、ＬＡＮ１５２，１５３を介して、リレー２１０ａ，２１０ｂに接続されている。
【００４６】
ＨＵＢ１４０ｂは、ＬＡＮ１５４〜１５６に接続されており、ＬＡＮ１５６を介して端末装置３００ｂに接続され、ＬＡＮ１５４，１５５を介して、リレー２１０ａ，２１０ｂに接続されている。
【００４７】
ＧＰＩＯ２２０ａは、コネクタ７８を介し、制御線によってＩ２Ｃコントロール部１３０ａに接続されており、Ｉ２Ｃコントロール部１３０ａによってチャンネルに「１」が書込まれた場合には、リレー２１０ａを閉じ、チャンネルに「０」が書込まれた場合には、リレー２１０ａを開ける装置である。
【００４８】
ＧＰＩＯ２２０ｂは、コネクタ７８を介し、制御線によってＩ２Ｃコントロール部１３０ｂに接続されており、Ｉ２Ｃコントロール部１３０ｂによってチャンネルに「１」が書込まれた場合には、リレー２１０ｂを閉じ、チャンネルに「０」が書込まれた場合には、リレー２１０ｂを開ける装置である。
【００４９】
リレー２１０ａは、制御線によって、ＧＰＩＯ２２０ａに接続され、ＧＰＩＯ２２０ａの制御命令にしたがって、ＬＡＮ１５２，１５４を接続・切断する装置である。リレー２１０ｂは、制御線によって、ＧＰＩＯ２２０ｂに接続され、ＧＰＩＯ２２０ｂの制御命令にしたがって、ＬＡＮ１５３，１５５を接続・切断する装置である。
【００５０】
次に、テストプログラムを実行する場合のＣＰＵ１２０の処理について説明する。ここでは一例として、制御系統＃１（Ｉ２Ｃコントロール部１３０ａ、ＧＰＩＯ２２０ａ、リレー２１０ａおよび制御線を含む）、ＬＡＮ系統＃１（ＬＡＮ１５２，１５４を含む）、制御系統＃２（Ｉ２Ｃコントロール部１３０ｂ、ＧＰＩＯ２２０ｂ、リレー２１０ｂおよび制御線を含む）、ＬＡＮ系統＃２（ＬＡＮ１５３，１５５を含む）を試験する場合について説明する。
【００５１】
（制御系統＃１およびＬＡＮ系統＃１の試験について）
ＣＰＵ１２０は、Ｉ２Ｃコントロール部１３０ａを制御して、ＧＰＩＯ２２０ａのチャンネルに「１」を書込ませ、リレー２１０ａを閉じる（ＬＡＮ１５２，１５４を接続する）。
【００５２】
ここで、リレー２１０ａが閉じなかった場合には、ＣＰＵ１２０は、制御系統＃１に不良が発生したと判定し、制御系統＃１に不良が発生した旨の情報をメモリ１１０に格納すると共に、エラー件数に１を加算する（エラー件数の初期値は０）。
【００５３】
一方、リレー２１０ａが閉じた場合には、ＣＰＵ１２０は、リレー２１０ａが閉じた旨の情報をディスプレイ（図示略）等に表示し、オペレータによる確認完了の入力待ちに移行する。ディスプレイを参照したオペレータは、端末装置３００ａを操作して、ｐｉｎｇ信号を端末装置３００ｂに送信する。
【００５４】
ｐｉｎｇ信号が、端末装置３００ａから端末装置３００ｂに送信完了した場合には、オペレータは、確認が完了した旨の情報を入力装置（図示略）に入力し、ＣＰＵ１２０に通知する。
【００５５】
ＣＰＵ１２０は、オペレータから確認が完了した旨の情報を受け付けた場合には、Ｉ２Ｃコントロール部１３０ａを制御して、ＧＰＩＯ２２０ａのチャンネルに「０」を書込ませ、リレー２１０ａを開ける（ＬＡＮ１５２，１５４を切断する）。
【００５６】
一方、ＣＰＵ１２０は、オペレータから確認が完了した旨の情報を所定時間以上受け付けない場合には、ＬＡＮ系統＃１に不良が発生した旨の情報をメモリ１１０に格納すると共に、エラー件数に１を加算する。そして、ＣＰＵ１２０は、Ｉ２Ｃコントロール部１３０ａを制御して、ＧＰＩＯ２２０ａのチャンネルに「０」を書込ませ、リレー２１０ａを開ける。
【００５７】
（制御系統＃２およびＬＡＮ系統＃２の試験について）
ＣＰＵ１２０は、Ｉ２Ｃコントロール部１３０ｂを制御して、ＧＰＩＯ２２０ｂのチャンネルに「１」を書込ませ、リレー２１０ｂを閉じる（ＬＡＮ１５３，１５５を接続する）。
【００５８】
ここで、リレー２１０ｂが閉じなかった場合には、ＣＰＵ１２０は、制御系統＃２に不良が発生したと判定し、制御系統＃２に不良が発生した旨の情報をメモリ１１０に格納すると共に、エラー件数に１を加算する。
【００５９】
一方、リレー２１０ｂが閉じた場合には、ＣＰＵ１２０は、リレー２１０ｂが閉じた旨の情報をディスプレイ（図示略）等に表示し、オペレータによる確認完了の入力待ちに移行する。ディスプレイを参照したオペレータは、端末装置３００ａを操作して、ｐｉｎｇ信号を端末装置３００ｂに送信する。
【００６０】
ｐｉｎｇ信号が、端末装置３００ａから端末装置３００ｂに送信完了した場合には、オペレータは、確認が完了した旨の情報を入力装置（図示略）に入力し、ＣＰＵ１２０に通知する。
【００６１】
ＣＰＵ１２０は、オペレータから確認が完了した旨の情報を受け付けた場合には、Ｉ２Ｃコントロール部１３０ｂを制御して、ＧＰＩＯ２２０ｂのチャンネルに「０」を書込ませ、リレー２１０ｂを開ける（ＬＡＮ１５３，１５５を切断する）。
【００６２】
一方、ＣＰＵ１２０は、オペレータから確認が完了した旨の情報を所定時間以上受け付けない場合には、ＬＡＮ系統＃２に不良が発生した旨の情報をメモリ１１０に格納すると共に、エラー件数に１を加算する。そして、ＣＰＵ１２０は、Ｉ２Ｃコントロール部１３０ｂを制御して、ＧＰＩＯ２２０ｂのチャンネルに「０」を書込ませ、リレー２１０ｂを開ける。
【００６３】
制御系統＃１およびＬＡＮ系統＃１の試験、制御系統＃２およびＬＡＮ系統＃２の試験が終了した場合には、メモリ１１０に格納された情報（制御系統＃１，２、ＬＡＮ系統＃１，２のいずれかに不良が発生している場合には、不良の発生した系統の情報）をディスプレイ等に表示させる。制御系統＃１，２、ＬＡＮ系統＃１，２のいずれかに不良が発生している場合（エラー件数が１以上の場合）には、オペレータは、エラー箇所を確認し修理する。
【００６４】
一方、制御系統＃１，２、ＬＡＮ系統＃１，２に不良が発生していない場合（エラー件数が０の場合）には、ＣＰＵ１２０は、予め登録されている製品用のプログラムをメモリ１１０に書き込むことにより、メモリ１１０に格納されたテストプログラムを消去する（製品用のプログラムによってテストプログラムを上書きする）。
【００６５】
次に、本実施例にかかるＳＶＰボード１００および試験冶具２００の処理手順について説明する。図４および図５は、本実施例にかかるＳＶＰボード１００および試験冶具２００の処理手順を示すフローチャートである。
【００６６】
同図に示すように、ＳＶＰボード１００（試験冶具２００）に電源が投入され（ステップＳ１０１）、テストモードにて起動する（ステップＳ１０２）。ＣＰＵ１２０が、Ｉ２Ｃコントロール部１３０ａを制御して、ＧＰＩＯ２２０ａのチャンネルに「１」を設定し、リレー２１０ａが接続された否かを判定する（ステップＳ１０３）。
【００６７】
リレー２１０ａが接続されていない場合には（ステップＳ１０４，Ｎｏ）、制御系統＃１に不良が発生した旨の情報をメモリ１１０に記憶し（ステップＳ１０５）、エラー件数に１を加算し（ステップＳ１０６）、ステップＳ１０７に移行する。
【００６８】
一方、リレー２１０ａが接続されている場合には（ステップＳ１０４，Ｙｅｓ）、オペレータによる確認完了の入力待ちに移行し（ステップＳ１０７）、オペレータから確認完了を受け付けたか否かを判定する（ステップＳ１０８）。
【００６９】
オペレータから確認完了を受け付けない場合には（ステップＳ１０９，Ｎｏ）、ＬＡＮ系統＃１に不良が発生した旨の情報をメモリ１１０に記憶し（ステップＳ１１０）、エラー件数に１を加算し（ステップＳ１１１）、ステップＳ１１２に移行する。
【００７０】
一方、オペレータから確認完了を受け付けた場合には（ステップＳ１０９，Ｙｅｓ）、Ｉ２Ｃコントロール部１３０ａを制御して、ＧＰＩＯ２２０ａのチャンネルに「０」を設定し、リレー２１０ａを切断する（ステップＳ１１２）。
【００７１】
そして、ＣＰＵ１２０が、Ｉ２Ｃコントロール部１３０ｂを制御して、ＧＰＩＯ２２０ｂのチャンネルに「１」を設定し、リレー２１０ｂが接続された否かを判定する（ステップＳ１１３）。
【００７２】
リレー２１０ｂが接続されていない場合には（ステップＳ１１４，Ｎｏ）、制御系統＃２に不良が発生した旨の情報をメモリ１１０に記憶し（ステップＳ１１５）、エラー件数に１を加算し（ステップＳ１１６）、ステップＳ１１７に移行する。
【００７３】
一方、リレー２１０ｂが接続されている場合には（ステップＳ１１４，Ｙｅｓ）、オペレータによる確認完了の入力待ちに移行し（ステップＳ１１７）、オペレータから確認完了を受け付けたか否かを判定する（ステップＳ１１８）。
【００７４】
オペレータから確認完了を受け付けない場合には（ステップＳ１１９，Ｎｏ）、ＬＡＮ系統＃２に不良が発生した旨の情報をメモリ１１０に記憶し（ステップＳ１２０）、エラー件数に１を加算し（ステップＳ１２１）、ステップＳ１２２に移行する。
【００７５】
一方、オペレータから確認完了を受け付けた場合には（ステップＳ１１９，Ｙｅｓ）、Ｉ２Ｃコントロール部１３０ｂを制御して、ＧＰＩＯ２２０ｂのチャンネルに「０」を設定し、リレー２１０ｂを切断する（ステップＳ１２２）。
【００７６】
そして、ＣＰＵ１２０は、エラー件数が０件か否かを判定し（ステップＳ１２３）、エラー件数が０でない場合には（ステップＳ１２４，Ｎｏ）、メモリ１１０に記憶された不具合に関する情報を出力する（ステップＳ１２５）。一方、エラー件数が０の場合には、メモリ１１０に製品用のプログラムを書き込む（ステップＳ１２６）。
【００７７】
このように、ＣＰＵ１２０がメモリ１１０に記憶されたテストプログラムを読み出して、自立的に、リレー２１０ａ、２１０ｂを開閉させて自身の試験を実行するので、試験者の負担を軽減させることが出来る。
【００７８】
次に、図３に示したＳＶＰボード１００にかかるハードウェア構成の一例について説明する。図６は、ＳＶＰボード１００に対応するハードウェア構成図である。同図に示すように、このＳＶＰボード４００は、ＦＭＥＭ４１０と、ＣＰＵ４２０と、ＣＰＬＤ４２５と、Ｓｗｉｔｃｈｉｎｇ  ＨＵＢ４３０と、ＦａｓｔＥｔｈｅｒｎｅｔ（登録商標）４４０と、ＥＥＰＲＯＭ４４０ａと、Ｉ２Ｃ系統４５０と、ＬＡＮ系統４６０とを備える。その他の構成は、周知のＳＶＰボードと同様であるため、ここでは説明を省略する。
【００７９】
このうち、ＦＭＥＭ４１０は、図３のメモリ１１０に対応し、ＣＰＵ４２０は、図３のＣＰＵ１２０に対応する。ＣＰＬＤ４２５は、ＬＡＮ系統４６０に対して各種の制御信号を出力する装置である。
【００８０】
Ｓｗｉｔｃｈｉｎｇ  ＨＵＢ４３０は、ＣＰＵ４２０と、ＬＡＮ系統４６０とを接続するハブである。また、ＦａｓｔＥｔｈｅｒｎｅｔ（登録商標）４４０は、各種のＥｔｈｅｒｎｅｔ（登録商標）からメインのＥｔｈｅｒｎｅｔ（登録商標）を選択する装置であり、ＥＥＰＲＯＭ４４０ａは、ＦａｓｔＥｔｈｅｒｎｅｔ（登録商標）４４０に利用される各種の情報を記憶する装置である。
【００８１】
Ｉ２Ｃ系統４５０は、上記の制御系統＃１，２に対応し、Ｃｏｎｎｅｃｔｏｒ４５１、Ｉ２Ｃ／ＳＭＢｕｓ  Ｃｏｎｔｒｏｌｌｅｒ４５２ａ〜４５２ｆ、Ｍｕｌｔｉｐｌｅｘｅｒ４５４ａ〜４５４ｄ、Ｂｕｓ  ＳＷ４５５ａ〜４５５ｆを有する。また、Ｉ２Ｃ系統４５０は、制御線によってＣＰＵ４２０に接続されている。
【００８２】
ここで、Ｃｏｎｎｅｃｔｏｒ４５１は、図１、図３に示したコネクタ７８に対応する。また、Ｉ２Ｃ／ＳＭＢｕｓ  Ｃｏｎｔｒｏｌｌｅｒ４５２ａ〜４５２ｆは、図３に示したＩ２Ｃコントロール部１３０ａ，１３０ｂに対応する。
【００８３】
Ｍｕｌｔｉｐｌｅｘｅｒ４５４ａ〜４５４ｄは、Ｉ２Ｃ／ＳＭＢｕｓ  Ｃｏｎｔｒｏｌｌｅｒ４５２ａ〜４５２ｆと、Ｂｕｓ  ＳＷ４５５ｃ〜４５５ｆとを接続する装置であり、Ｂｕｓ  ＳＷ４５５ａ〜４５５ｆは、接続されたＢｕｓを切り替える装置である。
【００８４】
ＬＡＮ系統４６０は、上記のＬＡＮ系統＃１，２に対応し、Ｃｏｎｎｅｃｔｏｒ４６１、Ｓｗｉｔｃｈｉｎｇ  ＨＵＢ４６２ａ〜４６２ｅ、ＦａｓｔＥｔｈｅｒｎｅｔ（登録商標）４６３、ＥＥＰＲＯＭ４６３ａを有する。また、制御線によってＣＰＵ４２０に接続されている。
【００８５】
ここで、Ｃｏｎｎｅｃｔｏｒ４６１は、図１、図３に示したコネクタ７８に対応する。また、Ｓｗｉｔｃｈｉｎｇ  ＨＵＢ４６２ａ〜４６２ｅは、図３に示したＨＵＢ１４０ａ，１４０ｂに対応する。なお、ＦａｓｔＥｔｈｅｒｎｅｔ（登録商標）４６３は、各種のＥｔｈｅｒｎｅｔ（登録商標）中からメインのＥｔｈｅｒｎｅｔ（登録商標）を選択する装置であり、ＥＥＰＲＯＭ４６３ａは、ＦａｓｔＥｔｈｅｒｎｅｔ（登録商標）４６３に利用される各種の情報を記憶する装置である。
【００８６】
上述してきたように、本実施例にかかるＳＶＰボード１００（４００）は、コネクタ７８を介して制御線によってＧＰＩＯ２２０ａ，２２０ｂをＣＰＵ１２０に接続し（ＧＰＩＯ２２０ａ，２２０ｂを、Ｉ２Ｃコントロール部１３０ａ，１３０ｂを介してＣＰＵ１２０に接続し）、ＣＰＵ１２０がメモリ１１０に記憶されたテストプログラムに基づいて、ＧＰＩＯ２２０ａ，２２０ｂを制御し、リレー２１０ａ，２１０ｂを開閉制御するので、ＳＶＰボード１００の歩留まりの確認を行う場合の試験時間を簡略化・自動化し、試験者の負荷を軽減させることができる。
【００８７】
ところで、本実施例において説明した各処理のうち、自動的に行われるものとして説明した処理の全部または一部を手動的に行うこともでき、あるいは、手動的に行われるものとして説明した処理の全部あるいは一部を公知の方法で自動的に行うこともできる。この他、上記文書中や図面中で示した処理手順、制御手順、具体的名称、各種のデータやパラメータを含む情報については、特記する場合を除いて任意に変更することができる。
【００８８】
また、図３、６に示したＳＶＰボード１００，４００の各構成要素は機能概念的なものであり、必ずしも物理的に図示の如く構成されていることを要しない。すなわち、各装置の分散・統合の具体的形態は図示のものに限られず、その全部または一部を、各種の負荷や使用状況などに応じて、任意の単位で機能的または物理的に分散・統合して構成することができる。
【産業上の利用可能性】
【００９８】
以上のように、本発明にかかる試験装置、情報処理システムおよび試験方法は、試験装置の歩留まりを試験する場合等に有用であり、特に、歩留まりの確認を行う場合の試験時間を簡略化・自動化し、試験者の負荷を軽減させる必要がある場合に適している。
【図面の簡単な説明】
【００９９】
【図１】バックパネル１０の構成の一例を示す図である。
【図２】Ｉ２Ｃのシーケンスを説明するための図である。
【図３】本実施例にかかるＳＶＰの構成を示す機能ブロック図である。
【図４】本実施例にかかるＳＶＰボードおよび試験冶具の処理手順を示すフローチャート（１）である。
【図５】本実施例にかかるＳＶＰボードおよび試験冶具の処理手順を示すフローチャート（２）である。
【図６】ＳＶＰボードに対応するハードウェア構成図である。
【符号の説明】
【０１００】
１０    Ｂａｃｋ  Ｐａｎｅｌ
１１    ＬＡＮ経路部
１２    Ｉ２Ｃ経路部
２０    ＫＶＭ
３０，３１    ＧｂＥ  ＳＷ
４０，４１    Ｉ／Ｏ  Ｕｎｉｔ
５０，５１    Ｓｙｓｔｅｍ  Ｂｏａｒｄ
６０    Ｍｅｍｏｒｙ＆Ｉ／Ｏ  Ｉｎｔｅｒｃｏｎｎｅｃｔ  ｓｙｓｔｅｍ
７０,７１,７２,７３，７４，７５，７６，７７，７８    コネクタ
１００，４００    ＳＶＰボード
１１０    メモリ
１２０，４２０    ＣＰＵ
１３０ａ，１３０ｂ  Ｉ２Ｃコントロール部
１４０ａ，１４０ｂ  ＨＵＢ
１５１，１５２，１５３，１５４，１５５，１５６    ＬＡＮ
２００    試験冶具
２１０ａ，２１０ｂ  リレー
２２０ａ，２２０ｂ  ＧＰＩＯ
４１０    ＦＭＥＭ
４２５    ＣＰＬＤ
４３０，４６２ａ，４６２ｂ，４６２ｃ，４６２ｄ，４６２ｅ    Ｓｗｉｔｃｈｉｎｇ  ＨＵＢ
４４０，４６３    ＦａｓｔＥｔｈｅｒｎｅｔ（登録商標）
４４０ａ，４６３ａ  ＥＥＰＲＯＭ
４５１，４６１    Ｃｏｎｎｅｃｔｏｒ
４５２ａ，４５２ｂ，４５２ｃ，４５２ｄ，４５２ｅ，４５２ｆ  Ｉ２Ｃ／ＳＭＢｕｓ  Ｃｏｎｔｒｏｌｌｅｒ
４５５ａ，４５５ｂ，４５５ｃ，４５５ｄ，４５５ｅ，４５５ｆ  Ｂｕｓ  ＳＷ
【図１】
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【図２】
0005396726.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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