(57)【特許請求の範囲】
【請求項１】
製造後の各トランジスタの特性のばらつきを補正できる回路素子を接続したトランジスタを含み、上記回路素子は、不揮発性のＴＭＲ素子であることを特徴とする半導体集積回路装置。
【請求項２】
上記回路素子は、上記各トランジスタの抵抗特性を補正できるものであることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
上記回路素子は、異なる絶対値を持つ複数のＴＭＲ素子を直列、並列、又は直並列に接続して構成されたものであることを特徴とする請求項１又は２に記載の半導体集積回路装置。
【請求項４】
上記トランジスタは、差動増幅回路又はＣＭＯＳインバータ回路を構成するトランジスタであることを特徴とする請求項１乃至３のいずれか一項に記載の半導体集積回路装置。
【請求項５】
上記回路素子は、補正対象のトランジスタに直列に接続されていることを特徴とする請求項１乃至４のいずれか一項に記載の半導体集積回路装置。
【請求項６】
上記回路素子は、補正対象のトランジスタに並列に接続されていることを特徴とする請求項１乃至４のいずれか一項に記載の半導体集積回路装置。
【請求項７】
製造後の各トランジスタの特性のばらつきを補正できる回路素子として、不揮発性のＴＭＲ素子を補正対象のトランジスタに接続し、トランジスタの製造後、前記補正対象のトランジスタの特性のばらつきを補正できるようにしたことを特徴とする半導体集積回路装置の製造方法。
【請求項８】
上記トランジスタの特性は、トランジスタの抵抗特性であることを特徴とする請求項７に記載の半導体集積回路装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、製造過程のばらつきを補正することができる半導体集積回路装置及びその製造方法に関する。
【背景技術】
【０００２】
ナノメートル世代（65ナノメートル以細）の半導体集積回路装置においては、チップ内の同一形状のトランジスタであっても、製造過程のばらつきにより特性が異なってくる。そのため、良品チップの歩留りが低下したり、良品チップでも性能が劣化するといった問題が生じる。
【０００３】
またナノメートル世代の半導体集積回路装置においては、ウェハ間、チップ間におけるトランジスタの特性ばらつきのみならず、チップ内のトランジスタの特性ばらつきが顕著となり、ウェハ当たりの良品チップ率である歩留りを低下させ、経済的にもコストを低下させる。また、目標速度や消費電力といった仕様を満たせないチップも多くなる。このため、回路設計においてばらつきマージンを大きく取る必要があり、仕様性能を満たすための設計に大きな負担を負うことになる。
【０００４】
現在DFM（Design For Manufacturability:製造容易化設計）によりこの問題を解決しようと試みられている。これは、特性ばらつきを予測し、設計や製造プロセスにフィードバックして歩留りを向上させようとする技術である（図１３参照）。しかしながら、この手法では、設計や製造プロセスに大きな制約がかかり、TAT（ターンアラウンドタイム）を悪化させる等の問題がある。特に大ききな特性ばらつきを考慮するため、設計マージンが大きく、仕様設計の段階で高い性能のチップを目指すことが困難となっている。
【非特許文献１】NIKKEI MICRODEVICES 2005年5月号、第239号  25〜33頁
【非特許文献２】IEEE Design&Test of Computers NOVEMBER-DECEMBER 2006 p436-437
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は、ナノメートル世代の半導体集積回路装置の製造上で生じるトランジスタの特性ばらつきによる動作不良や性能劣化を製造後に検出し、その部分、又は回路全体の動作を良品レベルに引き上げ、歩留り及び性能を向上させようとするものである。また、DFMによる設計制約や製造プロセス制約を緩和させ、マージンによる仕様設計の性能劣化を改善しつつ、歩留りも向上できるといった設計、製造容易性と歩留りを両立させることである。
【課題を解決するための手段】
【０００６】
上記の課題を解決するために本発明は、次のような半導体集積回路装置及びその製造方法を提供するものである。
（１）製造後の各トランジスタの特性のばらつきを補正できる回路素子を接続したトランジスタを含み、上記回路素子は、不揮発性のＴＭＲ素子であることを特徴とする半導体集積回路装置。
（２）上記回路素子は、上記各トランジスタの抵抗特性を補正できるものであることを特徴とする（１）に記載の半導体集積回路装置。
（３）上記回路素子は、異なる絶対値を持つ複数のＴＭＲ素子を直列、並列、又は直並列に接続して構成されたものであることを特徴とする（１）又は（２）に記載の半導体集積回路装置。
（４）上記トランジスタは、差動増幅回路又はＣＭＯＳインバータ回路を構成するトランジスタであることを特徴とする（１）乃至（３）のいずれかに記載の半導体集積回路装置。
（５）上記回路素子は、補正対象のトランジスタに直列に接続されていることを特徴とする（１）乃至（４）のいずれかに記載の半導体集積回路装置。
（６）上記回路素子は、補正対象のトランジスタに並列に接続されていることを特徴とする（１）乃至（４）のいずれかに記載の半導体集積回路装置。
（７）製造後の各トランジスタの特性のばらつきを補正できる回路素子として、不揮発性のＴＭＲ素子を補正対象のトランジスタに接続し、トランジスタの製造後、前記補正対象のトランジスタの特性のばらつきを補正できるようにしたことを特徴とする半導体集積回路装置の製造方法。
（８）上記トランジスタの特性は、トランジスタの抵抗特性であることを特徴とする（７）に記載の半導体集積回路装置の製造方法。
【発明の効果】
【０００７】
本発明によれば、特性ばらつきを製造後に補正することで歩留り及び性能を改善可能である。さらに製造プロセス制約や設計マージン制約等が緩和され、より高性能な半導体集積回路装置を制約にとらわれずに設計・製造することが可能となる。
【発明を実施するための最良の形態】
【０００８】
本発明に係る製造工程を図１２に示す。本発明では、トランジスタの特性を補正できる回路素子をトランジスタに付加し、トランジスタの製造後、トランジスタの特性を補正できるようにしている。以下本発明の半導体集積回路装置及びその製造方法について詳細に説明する。
【０００９】
図１にトランジスタの特性を補正できる回路素子として不揮発性メモリ等に使用される不揮発性デバイスを用いた例を示す。これは、トランジスタの特性ばらつきを、製造後に不揮発性デバイスの抵抗値などの特性により改善するものである。図１(a)、(b)に示すようにトランジスタに不揮発性デバイス等の回路素子を直列又は並列に接続することが基本である。
【００１０】
図２(a)は、磁気メモリ（MRAM）の記憶セルであるTMR（磁気抵抗効果）素子を上記回路素子として用いた例であり、トランジスタと直接接続して回路を構成する。簡単のためトランジスタの特性を線形抵抗と考え設計時の目標値をRTRとする。このとき製造ばらつきによる抵抗値のずれを−ΔRとする。ここで、TMR素子の抵抗値RTMRをΔRと等しくすることにより、ばらつきによる特性変化を相殺することが可能となる。また、図２(b)のようにTMR素子を並列に接続することでばらつきを補正することもできる。
【００１１】
図３は、基本的なCMOSインバータ回路である。
図４は、CMOSインバータ回路の直流特性であり、反転する入力電圧値VINをVTとする。通常VTは、電源電圧の1/2となるように設計されるが、PMOS又はNMOSトランジスタの特性がばらつくと、VTが変化してしまい、遅延に変動を起こし、誤動作の原因となる場合がある。
【００１２】
図５は、各NMOS、PMOSトランジスタにそれぞれTMR素子を直列に接続したCMOSインバータ回路であり、このTMR素子の抵抗値を変化させることで、PMOS又はNMOSトランジスタの特性のばらつきを補正することができる。
【００１３】
図６は、アナログ回路の基本となり、ディジタル回路の高速スイッチング基本回路としても活用されている差動増幅回路である。差動増幅回路では、差動入力VIN1‐VIN2により、出力電流I1、I2は図７のような特性を示す。
【００１４】
しかしながら、差動対の両方又は片方のトランジスタの特性がばらつきにより変化してしまうと、図８のようにクロスポイントがずれてしまい、アナログ回路においてはオフセットとなったり、ディジタル回路においては、論理値に誤りを発生させる場合がある。そのため、図９のように各差動対トランジスタに直列にTMR素子を挿入することで、差動対の両方又は片方のトランジスタの特性のばらつきを吸収し、クロスポイントを補正することが可能となる。
【００１５】
TMR素子は、磁性の方向により２種類の抵抗値しか記憶することができないため、図１０のように異なる絶対値を持つTMR素子を直列、並列又は直並列に接続することで細かな抵抗値を作り出すことが可能となる。
【００１６】
さらに回路が複雑になった場合、図１１(a)、(b)に示すように、トランジスタとTMR素子を組合わせたブロックを直並列に接続することで、各トランジスタの特性補正が可能となるだけでなく、全体回路のばらつきによる補正も可能となる。
【００１７】
また、TMR素子は不揮発性であるため、一度書き込みを行えば、その抵抗値を維持することができるため、書込み動作は、製造後基本的に1回だけで済む。
また、トランジスタの経年変化により特性が変わって動作不良を起こしても、そのトランジスタを再度補正することにより、半導体集積回路装置が再利用可能となる。
【００１８】
TMR素子の書込み方法としては、磁界を使って磁化の方向を変える方法と、TMR素子自体に電流を流し、書き換える方法がある。前者の場合には、非接触でTMR素子の特性を変えることができる利点がある。
【図面の簡単な説明】
【００１９】
【図１】本発明の基本回路図
【図２】本発明に係るトランジスタとTMR素子
【図３】CMOSインバータ回路
【図４】CMOSインバータ回路の直流特性
【図５】TMR素子を挿入したCMOSインバータ回路
【図６】差動増幅回路
【図７】差動増幅回路の特性
【図８】ばらつきが起こった差動増幅回路の特性
【図９】TMR素子を挿入した差動増幅回路
【図１０】TMR素子の接続による所望の抵抗値を得る方法
【図１１】CMOS回路及び差動増幅回路における複数接続
【図１２】本発明による半導体集積回路装置の製造工程
【図１３】DFM技術による半導体集積回路装置の製造工程
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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