(57)【特許請求の範囲】
【請求項１】
素子を含む基板と、  第１絶縁層、及び前記素子に電気的に接続された第１配線を含み、前記基板の片面に設けられた第１構造層と、  第２絶縁層、及び前記第１配線と電気的に接続された第２配線を含み、前記第１構造層上に積層された、前記第１構造層よりも厚い第２構造層と、  第３絶縁層および第３配線を含み、前記基板の前記第１構造層が設けられた面の反対面に設けられた第３構造層とを有し、 前記第２構造層および前記第３構造層の厚みが、前記第１構造層の厚みの２倍以上であり、 前記第２構造層の厚み（Ｔ２）と前記第３構造層の厚み（Ｔ３）の比（Ｔ２／Ｔ３）が０．７〜１．３の範囲にある、半導体装置。
【請求項２】
前記第１構造層は、前記第１絶縁層と前記第１配線が交互に積層された多層配線構造を有し、前記第２構造層は、前記第２絶縁層と前記第２配線が交互に積層された多層配線構造を有し、前記第３構造層は、前記第３絶縁層と前記第３配線が交互に積層された多層配線構造を有する、請求項１に記載の半導体装置。
【請求項３】
前記第２配線が、前記第１配線より厚い、請求項１又は２に記載の半導体装置。
【請求項４】
前記第２絶縁層が、前記第１絶縁層より厚い、請求項１から３のいずれか一項に記載の半導体装置。
【請求項５】
前記第３配線が、前記第１配線より厚い、請求項１から４のいずれか一項に記載の半導体装置。
【請求項６】
前記第３絶縁層が、前記第１絶縁層より厚い、請求項１から５のいずれか一項に記載の半導体装置。
【請求項７】
前記第１配線の厚みは０．１〜１．６μｍの範囲にあり、前記第２配線および前記第３配線の厚みは３〜１２μｍの範囲にあり、 前記第１絶縁層の厚みは０．１〜１．６μｍの範囲にあり、前記第２絶縁層および前記第３絶縁層の厚みは５〜５０μｍの範囲にあり、 前記基板の厚みは３００μｍ未満である、請求項１から６のいずれか一項に記載の半導体装置。
【請求項８】
前記第２構造層は、前記第１構造層内の複数の電源系配線をまとめて端子数が低減するように電源系配線が形成されている、請求項１から７のいずれか一項に記載の半導体装置。
【請求項９】
前記第２構造層は、前記第１構造層内の複数のグランド系配線をまとめて端子数が低減するようにグランド系配線が形成されている、請求項１から８のいずれか一項に記載の半導体装置。
【請求項１０】
前記基板を貫通し、前記第１配線または前記第２配線と前記第３配線とを電気的に接続する、貫通ビアを有する、請求項１から９のいずれか一項に記載の半導体装置。
【請求項１１】
前記第３構造層は、前記第１構造層内の複数の電源系配線をまとめて端子数が低減するように電源系配線が形成されている、請求項１０に記載の半導体装置。
【請求項１２】
前記第３構造層は、前記第１構造層内の複数のグランド系配線をまとめて端子数が低減するようにグランド系配線が形成されている、請求項１０又は１１に記載の半導体装置。
【請求項１３】
前記第２構造層の前記第２配線の層数と前記第３構造層の前記第３配線の層数とが同じである、請求項１から１２のいずれか一項に記載の半導体装置。
【請求項１４】
前記第２構造層の前記第２絶縁層の層数と前記第３構造層の前記第３絶縁層の層数とが同じである、請求項１から１３のいずれか一項に記載の半導体装置。
【請求項１５】
請求項１から１４のいずれか一項に記載の同種または異種の複数の半導体装置が積層されていることを特徴とする半導体装置。
【請求項１６】
請求項１に記載の半導体装置を製造する製造方法であって、  複数の素子が形成された基板を用意する工程と、  前記基板の片面側に、前記第１構造層を形成する工程と、  前記第１構造層上に、前記第２構造層を形成する工程と、  前記基板の前記第１構造層が設けられた面の反対面に第３構造層を形成する工程とを有する、半導体装置の製造方法。
【請求項１７】
前記第２構造層および前記第３構造層の形成において、前記第２絶縁層の形成と前記第３絶縁層の形成を同じプロセスで同時に行い、前記第２配線の形成と前記第３配線の形成を同じプロセスで同時に行う、請求項１６に記載の半導体装置の製造方法。
【請求項１８】
前記第２構造層および前記第３構造層の形成において、前記第２絶縁層の形成および前記第２配線の形成と、前記第３絶縁層の形成および前記第３配線の形成とを交互に行う、請求項１６に記載の半導体装置の製造方法。
【請求項１９】
前記第１構造層を形成する工程前又は後において、前記基板を貫通するビアを形成する、請求項１６から１８のいずれか一項に記載の半導体装置の製造方法。
【請求項２０】
前記第２構造層を形成する工程途中において、前記基板を貫通するビアを形成する、請求項１６から１９のいずれか一項に記載の半導体装置の製造方法。
【請求項２１】
前記第２構造層を形成する工程の後、前記第３構造層を形成する工程の前に、前記基板を貫通するビアを形成する、請求項１６から２０のいずれか一項に記載の半導体装置の製造方法。
【請求項２２】
前記第３構造層を形成する工程途中において、前記基板を貫通するビアを形成する、請求項１６から２１のいずれか一項に記載の半導体装置の製造方法。
【請求項２３】
前記第１構造層を形成する工程の後、又は前記第２構造層を形成する工程の後に、前記基板を薄化する工程を行う、請求項１６から２２のいずれか一項に記載の半導体装置の製造方法。
【請求項２４】
前記第１構造層と前記第２構造層と前記第３構造層を含む多層配線構造を、前記基板を含む半導体ウエハに複数形成し、その後、前記多層配線構造をそれぞれ含む各個片に分割する、請求項１６から２３のいずれか一項に記載の半導体装置の製造方法。
【請求項２５】
請求項１６から２４のいずれか一項に記載の方法により同種又は異種の複数の半導体装置を形成する工程と、これらの半導体装置を積層する工程を含む、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に多層配線構造を有する半導体装置に関する。
【背景技術】
【０００２】
近年、電子機器の急激な小型化および薄型化の要求に伴い、半導体装置において特に薄型化と高密度化が求められている。また、電子機器の高性能化の要求に伴い、半導体素子の高速化、高機能化に従って、半導体装置における端子数の増加が必要となってきている。【０００３】
従来、半導体装置の薄型化と高密度化に対して、ＷＬＰ（Ｗａｆｅｒ  Ｌｅｖｅｌ  Ｐａｃｋａｇｅ）技術が用いられてきている。しかし、ＷＬＰ技術は、半導体装置の片面側にのみ配線層を設けるものであるため、コストや反りの面から、より一層の端子ピッチの拡張や、薄型化、高密度化が困難となってきている。【０００４】
一方、半導体装置の両面側を利用する技術が検討されている。【０００５】
特開２００４−２７４０３５号公報（特許文献１）には、一対の配線基板間の絶縁層内部に、トランジスタやコンデンサ等の電子部品を埋設し、基板間で配線を接続するビアを設けた構造をもつ電子部品内蔵モジュールが開示されている。【０００６】
特開２００７−０９６０３０号公報（特許文献２）及び特開２００８−１０３３８７号公報（特許文献３）には、ＣＳＰ（Ｃｈｉｐ  Ｓｉｚｅ  Ｐａｃｋａｇｅ）技術による半導体装置が開示されている。【０００７】
特許文献２に記載の半導体装置は、基板表面に形成された電子回路と、この電子回路に接続され基板表面に形成されたパッド電極と、半導体基板を貫通するビアホールと、このビアホールを通して前記パッド電極に接続する基板裏面上の配線層とを有し、この配線層に電気的に接続するように基板裏面上にボール状導電端子が設けられている。そして、これらのビアホール、パッド電極および配線層は、基板平面において、電子回路の形成領域の外側に配置されている。【０００８】
特許文献３に記載の半導体装置は、基板表面に形成された回路部と、この回路部に接続され基板表面に形成された表面配線と、半導体基板を貫通するビアホールと、このビアホールを通して前記表面配線に接続する基板裏面上の裏面配線とを有し、この裏面配線に電気的に接続するように基板裏面上に外部接続用バンプが設けられている。そして、これらのビアホールおよび裏面配線は、基板平面において、回路部の形成領域の外側に配置されている。
【発明の開示】
【０００９】
しかしながら、上述の特許文献に記載の技術には、以下に示すような問題点がある。
【００１０】
特許文献１に記載の技術においては、半導体素子が形成されたウエハに直接配線層を形成する技術と比較して、埋設される電子部品と配線基板との接続点の微細化、高密度化が困難であり、電子部品に含まれる半導体素子の機能に制限が発生する。また、電子部品と配線基板に用いられる材料との熱膨張係数差が大きいため、薄型化によって、電子部品が埋設されている部分と埋設されていない部分との間において反りの方向と量が異なる反りが発生する。
【００１１】
特許文献２及び３に記載の技術においては、半導体装置の表側と裏側との間で絶縁層や保護層の膜厚差や形成の有無があるため、半導体装置の表面側と裏面側との間で応力に偏りが生じ、反りが発生してしまう。特に、薄型化を達成するために半導体基板を薄くすると、応力の偏りによる反りが大きくなる。また、反り矯正と表面保護の目的で支持体を片面側に設けると、実効的な配線収容率が低くなってしまう。
【００１２】
本発明の目的は、上述の課題を解決するためになされたものであり、高密度な半導体装置を提供することにある。
【００１３】
本発明によれば、素子を含む基板と、
第１絶縁層、及び前記素子に電気的に接続された第１配線を含み、前記基板の片面に設けられた第１構造層と、
第１絶縁層、及び前記第１配線と電気的に接続された第２配線を含み、前記第１構造層上に積層された、前記第１構造層よりも厚い第２構造層と、
第３絶縁層および第３配線を含み、前記基板の前記第１構造層が設けられた面の反対面に設けられた第３構造層とを有する半導体装置が提供される。
【００１４】
また本発明によれば、前記第１構造層が、前記第１絶縁層と前記第１配線が交互に積層された多層配線構造を有し、前記第２構造層が、前記第２絶縁層と前記第２配線が交互に積層された多層配線構造を有し、前記第３構造層が、前記第３絶縁層と前記第３配線が交互に積層された多層配線構造を有する、上記の半導体装置が提供される。
【００１５】
また本発明によれば、前記第２配線が、前記第１配線より厚い、上記のいずれかの半導体装置が提供される。
【００１６】
また本発明によれば、前記第２絶縁層が、前記第１絶縁層より厚い、上記のいずれかの半導体装置が提供される。
【００１７】
また本発明によれば、前記第３配線が、前記第１配線より厚い、上記のいずれかの半導体装置が提供される。
【００１８】
また本発明によれば、前記第３絶縁層が、前記第１絶縁層より厚い、上記のいずれかの半導体装置が提供される。
【００１９】
また本発明によれば、前記第２構造層において、前記第１構造層内の複数の電源系配線をまとめて端子数が低減するように電源系配線が形成されている、上記のいずれかの半導体装置が提供される。
【００２０】
また本発明によれば、前記第２構造層において、前記第１構造層内の複数のグランド系配線をまとめて端子数が低減するようにグランド系配線が形成されている、上記のいずれかの半導体装置が提供される。
【００２１】
また本発明によれば、前記基板を貫通し、前記第１配線または前記第２配線と前記第３配線とを電気的に接続する、貫通ビアを有する、上記のいずれかの半導体装置が提供される。
【００２２】
また本発明によれば、前記第３構造層において、前記第１構造層内の複数の電源系配線をまとめて端子数が低減するように電源系配線が形成されている、上記の半導体装置が提供される。
【００２３】
また本発明によれば、前記第３構造層において、前記第１構造層内の複数のグランド系配線をまとめて端子数が低減するようにグランド系配線が形成されている、上記のいずれかの半導体装置が提供される。
【００２４】
また本発明によれば、前記第２構造層の前記第２配線の層数と前記第３構造層の前記第３配線の層数とが同じである、上記のいずれかの半導体装置が提供される。
【００２５】
また本発明によれば、前記第２構造層の前記第２絶縁層の層数と前記第３構造層の前記第３絶縁層の層数とが同じである、上記のいずれかの半導体装置が提供される。
【００２６】
また本発明によれば、上記のいずれかの同種または異種の複数の半導体装置が積層されていることを特徴とする半導体装置が提供される。
【００２７】
また本発明によれば、上記のいずれかの半導体装置を製造する製造方法であって、
複数の素子が形成された基板を用意する工程と、
前記基板の片面側に、前記第１構造層を形成する工程と、
前記第１構造層上に、前記第２構造層を形成する工程と、
前記基板の前記第１構造層が設けられた面の反対面に第３構造層を形成する工程とを有する、半導体装置の製造方法が提供される。
【００２８】
また本発明によれば、前記第２構造層および前記第３構造層の形成において、前記第２絶縁層の形成と前記第３絶縁層の形成を同じプロセスで同時に行い、前記第２配線の形成と前記第３配線の形成を同じプロセスで同時に行う、上記の半導体装置の製造方法が提供される。
【００２９】
また本発明によれば、前記第２構造層および前記第３構造層の形成において、前記第２絶縁層の形成および前記第２配線の形成と、前記第３絶縁層の形成および前記第３配線の形成とを交互に行う、上記の半導体装置の製造方法が提供される。
【００３０】
また本発明によれば、前記第１構造層を形成する工程前又は後において、前記基板を貫通するビアを形成する、上記のいずれかの半導体装置の製造方法が提供される。
【００３１】
また本発明によれば、前記第２構造層を形成する工程途中において、前記基板を貫通するビアを形成する、上記のいずれかの半導体装置の製造方法が提供される。
【００３２】
また本発明によれば、前記第２構造層を形成する工程の後、前記第３構造層を形成する工程の前に、前記基板を貫通するビアを形成する、上記のいずれかの半導体装置の製造方法が提供される。
【００３３】
また本発明によれば、前記第３構造層を形成する工程途中において、前記基板を貫通するビアを形成する、上記のいずれかの半導体装置の製造方法が提供される。
【００３４】
また本発明によれば、前記第１構造層を形成する工程の後、又は前記第２構造層を形成する工程の後に、前記基板を薄化する工程を行う、上記のいずれかの半導体装置の製造方法に関する。
【００３５】
また本発明によれば、前記第１構造層と前記第２構造層と前記第３構造層を含む多層配線構造を、前記基板を含む半導体ウエハに複数形成し、その後、前記多層配線構造をそれぞれ含む各個片に分割する、上記のいずれかの半導体装置の製造方法が提供される。
【００３６】
また本発明によれば、上記のいずれかの方法により同種または異種の複数の半導体装置を形成する工程と、これらの半導体装置を積層する工程を含む、半導体装置の製造方法が提供される。
【００３７】
本発明によれば、高密度な半導体装置を提供することができる。
【図面の簡単な説明】
【００３８】
【図１】本発明の第１実施形態による半導体装置の一例を示す斜視図である。
【図２】図１に示す半導体装置の部分断面図である。
【図３】図２に示す半導体装置の第１構造層を示す部分断面図である。
【図４】本発明の第１実施形態による半導体装置の他の例を示す部分断面図である。
【図５】本発明の第１実施形態による半導体装置の電極部の構造例を示す部分断面図である。
【図６】本発明の第２実施形態による半導体装置の一例を示す部分断面図である。
【図７】本発明の第２実施形態による半導体装置の他の例を示す部分断面図である。
【図８】本発明の第３実施形態による半導体装置の一例を示す部分断面図である。
【図９】本発明の第３実施形態による半導体装置の他の例を示す部分断面図である。
【図１０】本発明の第３実施形態による半導体装置の他の例を示す部分断面図である。
【図１１】本発明の一実施形態による半導体装置の製造方法を説明するための部分断面図である。
【図１２】図１１を用いて説明した製造方法をさらに説明するための図である。
【図１３】本発明の他の実施形態による半導体装置の製造方法を説明するための部分断面図である。
【図１４】本発明の他の実施形態による半導体装置の製造方法を説明するための部分断面図である。
【図１５】本発明の他の実施形態による半導体装置の製造方法を説明するための部分断面図である。
【図１６】本発明の他の実施形態による半導体装置の製造方法を説明するための部分断面図である。
【図１７】本発明の他の実施形態による半導体装置の製造方法を説明するための部分断面図である。
【図１８】本発明の他の実施形態による半導体装置の製造方法を説明するための部分断面図である。
【図１９】本発明の他の実施形態による半導体装置の製造方法を説明するための部分断面図である。
【発明を実施するための形態】
【００３９】
本発明の一実施形態の半導体装置は、複数の素子を含む基板の片面に、第１構造層と、この第１構造層上に積層された、第１構造層より厚い第２構造層とが設けられ、前記基板の第１構造層が設けられた面の反対面に、第３構造層が設けられている。第１構造層は、第１絶縁層および前記素子に電気的に接続された第１配線を含む。第２構造層は、第２絶縁層および第１配線と電気的に接続された第２配線を含む。第３構造層は、第３絶縁層および第３配線を含む。
【００４０】
第１構造層は、第１配線が層間絶縁膜を介して複数積層されている場合、上層側の配線と下層側の配線を接続するための第１ビアを有する。第２構造層は、第２配線が層間絶縁膜を介して複数積層されている場合、上層側の配線と下層側の配線を接続するための第２ビアを有する。第３構造層は、第３配線が層間絶縁膜を介して複数積層されている場合、上層側の配線と下層側の配線を接続するための第３ビアを有する。第１構造層中の配線およびビアをそれぞれ「第１配線」および「第１ビア」と総称し、第２構造層中の配線およびビアをそれぞれ「第２配線」および「第２ビア」と総称し、第３構造層中の配線およびビアをそれぞれ「第３配線」および「第３ビア」と総称する。
【００４１】
このような半導体装置は、第２構造層と第３構造層を有しているため、半導体装置の配線収容率を高めることができ、さらに、半導体装置の基板両側に他の半導体装置やチップ部品などの電子部品を高密度で搭載することが可能になる。
【００４２】
また、第２構造層と第３構造層に含まれる各絶縁層の作用により、衝撃を受けることで発生する欠けやクラックを防止することができ、耐衝撃性を向上させることができる。
【００４３】
また、第２構造層の配線層と第３構造層の配線層の両方又は一方を、第１構造層の配線層より厚くすることで安定した電源供給が実現でき、さらに第１構造層よりも低損失な信号伝送を達成することができる。
【００４４】
また、第２構造層の絶縁層と第３構造層の絶縁層の両方又は一方を、第１構造層の絶縁層より厚くすることで、半導体装置を実装基板や別部品と接続した際に発生する応力をより十分に緩和することができ、接続信頼性を向上させることができる。
【００４５】
上記実施形態の半導体装置においては、基板の両面側に、絶縁層と配線層を含む構造層を設けていることにより、基板の片面側の応力と反対面側の応力との均一化を図ることができ、基板が薄い場合であっても反り量を抑えることができる。具体的には、上記のとおり、基板の片面側に第２構造層を設け、反対面側に第３構造層を設けることにより、基板の両面側に発生する応力を相殺することができ、反り量が少ない半導体装置を実現することができ、より薄型の半導体装置を提供できる。このような観点から、第２構造層および第３構造層の厚みは第１構造層より十分に厚いことが好ましく、第２構造層および第３構造層の厚みが厚いほど、第１構造層による応力の影響を相対的に小さくすることができ、第１構造層の構造に大きく影響されることなく、第２構造層と第３構造層とにより応力の均一化を図ることができる。第２構造層および第３構造層の厚みが第１構造層の厚みに対してそれほど大きくない場合は、第１の構造層と第２の構造層との合計厚みと第３の厚みとのバランスを考慮して第２構造層と第３構造層の厚みを設定することが望ましい。
【００４６】
上記実施形態の半導体装置の第２構造層と第３構造層との間において、配線層と絶縁層の両方もしくは片方を同数にすることによって、反り量低減効果をより高めることができる。
【００４７】
上述の効果をより十分に得る点から、第２構造層および第３構造層の厚みは、第１構造層の厚みの２倍以上が好ましく、３倍以上がより好ましく、反りをより一層抑制する観点から５倍以上が好ましい。第２配線層の厚みＴ２と第３構造層の厚みＴ３の比（Ｔ２／Ｔ３）は、０．７〜１．３の範囲にあることが好ましく、０．８〜１．２の範囲にあることがより好ましい。第１配線の厚みは、０．１〜１．６μｍが好ましく、０．２〜１．２μｍがより好ましく、第２配線および第３配線の厚みは、３〜１２μｍが好ましく、５〜１０μｍがより好ましい。第１絶縁層の厚みは、０．１〜１．６μｍが好ましく、０．２〜１．２μｍがより好ましく、第２絶縁層および第３絶縁層の厚みは、５〜５０μｍが好ましく、１０〜３０μｍがより好ましい。
【００４８】
なお、上述の実施形態において、第１構造層は、基板に接する絶縁層から最上層の配線を含む層までに相当し、第２構造層は、第１構造層の最上層の配線上に接する層（絶縁層または配線）から、第２構造層の最上層の配線上に接する絶縁層までに相当し、第３の構造層は、基板の反対面に接する層（絶縁層または配線）から、第３構造層の最上層の配線上に接する絶縁層までに相当する。
【００４９】
以下、本発明の好適な実施形態について図面を参照して具体的に説明する。
【００５０】
第１の実施形態
まず、本発明の第１の実施形態について説明する。
【００５１】
図１は本発明の第１実施形態による半導体装置を示す斜視図であり、図２はこの半導体装置の一部を示す部分断面図であり、図３は図２に示される半導体装置の第１構造層１３の拡大断面図である。なお、図１においては第１構造層１３を省略している。
【００５２】
本実施形態の半導体装置１１は、図１に示すように、半導体基板１２の片面側に第２構造層１４が設けられ、反対側に第３構造層１９が設けられている。図２に示すように、半導体基板１２の片面に第１構造層１３が設けられ、この上に直接第２構造層１４が設けられている。図３に示すように、半導体基板１２には素子３０が設けられている。半導体基板１２は、例えばＳｉ、ゲルマニウム、ガリウム砒素（ＧａＡｓ）、ガリウム砒素リン、窒化ガリウム（ＧａＮ）、炭化珪素（ＳｉＣ）、II−VI族化合物、III−Ｖ族化合物、ダイアモンドなどにより形成されている。サファイア、ガラス等からなる支持基板上にこれらの半導体材料からなる半導体層が設けられた基板を用いてもよい。
【００５３】
第２構造層１４は、図２に示すように、第２配線１５、第２絶縁層１６、第２ビア１７を含み、第２配線１５及び第２絶縁層１６が交互に積層されている。この積層構造において、上層側の第２配線と下層側の第２配線は、これら配線層間の第２絶縁層を貫通する第２ビアにより接続され、最下層側の第２配線は、最下層側の第２絶縁層（第１構造層上の第２絶縁層）を貫通する第２ビアにより第１構造層表面側の配線層３１と接続されている。第２構造層は、図２に示す構造に限定されるものではなく、第１構造層上に設けられた第２絶縁層１６と、この第２絶縁層上に設けられた第２配線１５と、この第２配線と第１構造層の表面側の配線３１とを接続する第２ビア１７を少なくとも有していればよく、また、図２に示す層数以上に積層されていてもよい。
【００５４】
第２構造層１４の表面側には、第２電極１８が設けられており、第２配線１５と電気的に接続されている。
【００５５】
第３構造層１９は、図２に示すように、半導体基板１２の第１構造層１３が設けられた面の反対面に設けられ、第３配線２０、第３絶縁層２１、第３ビア２２を含み、第３配線２０及び第３絶縁層２１が交互に積層されている。この積層構造において、上層側の第３配線と下層側の第３配線は、これら配線層間の第３絶縁層を貫通する第３ビアにより接続されている。第３構造層は、図２に示す構造に制限されるものではなく、半導体基板上に設けられた第３絶縁層２１と、この第３絶縁層上に設けられた第３配線２０を少なくとも有していればよく、また、図２に示す層数以上に積層されていてもよい。
【００５６】
第３構造層１９の表面側には、第３電極２３が設けられており、第３配線２０と電気的に接続されている。
【００５７】
図２に示す構造では、第２配線１５と第３配線２０の積層数が同じであり、さらに、第２絶縁層１６と第３絶縁層２１の積層数が同じであるが、これに限らず、積層数が異なっていてもよい。ただし、反り量を少なくする観点から、第２配線１５と第３配線２０の積層数、および第２絶縁層１６と第３絶縁層２１の積層数のいずれか片方、もしくは両方が同じ層数であることが望ましい。
【００５８】
外部端子となる第２電極１８と第３電極２３は、それぞれ表層側の配線で構成し、接続方法にあわせて位置変更を行ってもよいし、それぞれ第２ビア１７及び第３ビア２２上に直接設けてもよい。
【００５９】
第１構造層は、図３に示すように、複数の半導体素子３０が形成された半導体基板１２上に設けられている。本実施形態では、半導体素子３０として、ＭＯＳトランジスタ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：金属酸化物半導体）が設けられている。このＭＯＳトランジスタは、半導体基板１２表面に設けられたソース領域２５及びドレイン領域２６と、これらの領域に挟まれた領域上にゲート絶縁膜（図示せず）を介して設けられたゲート電極２４から構成されている。このような平面型のＭＯＳトランジスタに代えて、３次元構造を持つ縦型トランジスタやＦｉｎ型ＦＥＴ、あるいは有機材料を用いたトランジスタであってもよい。
【００６０】
これらの半導体素子３０を覆うように半導体基板１２上に層間絶縁膜２９が設けられ、この層間絶縁膜２９上には配線３１（第１配線）が設けられている。配線３１間は絶縁膜３２で充填され、この配線間絶縁膜３２と配線３１からなる配線層２８が形成されている。このような配線層２８（第１配線３１と配線間絶縁膜３２）と層間絶縁膜２９（第１絶縁層）が交互に積層され多層配線構造が形成されている。最下層側の配線３１は、最下層側の層間絶縁膜２９に形成されたプラグ２７を介してソース領域２５又はドレイン領域２６と電気的に接続されている。この多層配線構造における上層側の配線３１と下層側の配線３１は、これら配線間の層間絶縁膜２９に形成されたビア３３を介して電気的に接続されている。
【００６１】
第１構造層１３の配線材料としては、例えば銅やアルミニウムが挙げられる。第１構造層の配線は、例えばダマシン法により形成できる。ダマシン法による配線の形成は、例えば次にようにして行うことができる。まず、絶縁膜の形成し、この絶縁膜に、リソグラフィ技術とドライエッチング技術を用いて所望の配線パターンに対応する溝（トレンチ）又はビアパターンに対応するホールを形成する。次に、この溝又はホール内を含む全面に、バリアメタル層をスパッタ法、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法等で形成し、電解めっき用の給電層をスパッタ法等で形成し、電解銅めっき法にて溝又はホールを埋め込むように銅膜を形成する。次に、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法により溝又はホール内のみに銅が残るように銅膜を研磨する。
【００６２】
第１構造層１３における層間絶縁膜２９は、その厚みを、０．２〜２μｍの範囲に設定でき、例えば０．２〜１．６μｍに設定できる。複数の層間絶縁膜２９のうち、半導体基板１２の近くに設けられている少なくとも１つの層間絶縁膜をｌｏｗ−ｋ材で形成することが望ましい。ｌｏｗ−ｋ材としては、例えば多孔質酸化シリコン膜が挙げられ、２５℃での弾性率が４〜１０ＧＰａの範囲にあるものが望ましい。
【００６３】
第２構造層１４の第２配線１５と第３構造層１９の第３配線２０は、例えば銅を用いて形成でき、その厚さは例えば５μｍである。第２配線１５と第３配線２０は、例えばサブトラクティブ法、セミアディティブ法、フルアディティブ法等の第１構造層１３の配線とは異なる配線形成法により形成することができる。サブトラクティブ法は、例えば特開平１０−５１１０５号公報に記載されているように、基板又は樹脂上に設けられた銅箔を、所望のパターンのレジストをマスクに用いてエッチングし、その後にレジストを除去して所望の配線パターンを得る方法である。セミアディティブ法は、例えば特開平９−６４４９３号公報に記載されているように、無電解めっき、スパッタ法、ＣＶＤ法、エアロゾル法等で給電層を形成した後、所望のパターンに開口されたレジストを形成し、レジスト開口部内に電解めっきを析出させ、レジストを除去後に給電層をエッチングして所望の配線パターンを得る方法である。フルアディティブ法は、例えば特開平６−３３４３３４号公報に記載されているように、基板又は樹脂の表面に無電解めっき触媒を吸着させた後に所望のパターンのレジストを形成し、このレジストを絶縁層として残したまま触媒を活性化し、無電解めっき法により絶縁層の開口部に金属を析出させることで所望の配線パターンを得る方法である。
【００６４】
第２構造層１４の第２配線１５及び第２電極１８、並びに第３構造層１９の第３配線２０及び第３電極２３は、それぞれ、半導体基板１２側に密着層を介して第２絶縁層１６及び第３絶縁層２１上に設けてもよい。密着層は、第２絶縁層１６もしくは第３絶縁層２１の材料に対して密着力を有する材料であればよく、例えば、チタン、タングステン、ニッケル、タンタル、バナジウム、クロム、モリブデン、銅、アルミニウム、これらの合金が挙げられ、中でもチタン、タングステン、タンタル、クロム、モリブデン、これらの合金が好適であり、さらにはチタン、タングステン、これらの合金がより好適である。第２絶縁層１６もしくは第３絶縁層２１の表面が細かな凹凸を有する粗化面であってもよく、この場合は、銅やアルミニウムでも良好な密着力が得られやすくなる。さらに密着力を高める手段として、配線材料をスパッタ法により成膜することが望ましい。
【００６５】
第２構造層１４の第２配線１５は、第１構造層１３の配線層２８より厚く、すなわち第１配線３１より厚い。第２配線１５の厚さは、例えば３〜１２μｍであり、５〜１０μｍが望ましい。第２配線が薄すぎると、配線抵抗が高くなり半導体装置の電源回路における電気特性が低下してしまう。第２配線の厚すぎると、配線層を覆う絶縁層の表面に配線層の凹凸を反映した大きなうねりが発生しやすくなり積層数に制限が発生したり、第２構造層１４自体の厚みが増加し半導体装置全体の反りが大きくなったり、プロセス上の制約から製造が困難になったりする。
【００６６】
第３構造層１９の第３配線２０は、第１構造層１３の配線層２８より厚く、すなわち第１配線３１より厚い。第３配線２０の厚さは、例えば３〜１２μｍであり、５〜１０μｍが望ましい。第３配線が薄すぎると、配線抵抗が高くなり半導体装置の電源回路における電気特性が低下してしまう。第３配線の厚すぎると、配線層を覆う絶縁層の表面に配線層の凹凸を反映した大きなうねりが発生しやすくなり積層数に制限が発生したり、第３構造層１９自体の厚みが増加し半導体装置全体の反りが大きくなったり、プロセス上の制約から製造が困難になったりする。
【００６７】
第２構造層１４の第２絶縁層１６及び第３構造層１９の第３絶縁層２１は、例えば有機材料で形成される。有機材料としては、例えば、エポキシ樹脂、エポキシアクリレート樹脂、ウレタンアクリレート樹脂、ポリエステル樹脂、フェノール樹脂、ポリイミド樹脂、ＢＣＢ（Ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ）、ＰＢＯ（Ｐｏｌｙｂｅｎｚｏｘａｚｏｌｅ）、ポリノルボルネン樹脂が挙げられる。特に、ポリイミド樹脂及びＰＢＯは、膜強度、引張弾性率及び破断伸び率等の機械的特性が優れているため、高い信頼性を得ることができる。有機材料は、感光性のもの、非感光性のものいずれを用いても構わない。感光性の有機材料を用いた場合、フォトリソグラフィー法により第２ビア１７や第３ビア２２となる開口部を形成することができる。非感光性の有機材料や感光性であってもパターン解像度が低い有機材料を用いた場合、開口部はレーザ法、ドライエッチング法、ブラスト法などにより形成できる。
【００６８】
第２絶縁層１６及び第３絶縁層２１に有機材料を用いることで、半導体装置を実装基板に搭載した際に、第２電極１８や第３電極２３から半導体装置にかかる応力を、主に第２絶縁層１６及び第３絶縁層２１の変形により緩和させ、第１構造層１３への応力伝搬を効果的に低減させることができる。第２絶縁層１６及び第３絶縁層２１の材料の２５℃における弾性率は、例えば０．１５〜８ＧＰａの範囲にあることが望ましい。絶縁材料の弾性率が低すぎると、応力緩和時の第２絶縁層１６及び第３絶縁層２１の変形量が大きく第２配線１５及び第３配線２０に応力の殆どが印加されることとなり、第２配線１５及び第３配線２０の断線や、第２配線１５／第２ビア１７界面および第３配線２０／第３ビア２２界面での破壊が発生し易くなる。絶縁材料の弾性率が高すぎると、第２絶縁層１６及び第３絶縁層２１の変形量が乏しくなり第２構造層１４や第３構造層１９における応力緩和が不十分となり、第１構造層１３において層間剥離や絶縁膜破壊等が生じやすくなる。また、第１構造層１３の層間絶縁膜２９の弾性率より、第２絶縁層１６及び第３絶縁層２１の弾性率が低くなる絶縁材料の組み合わせとすることで、第２絶縁層１６及び第３絶縁層２１で応力をより効果的に緩和でき、第１構造層１３の保護効果を高めることができる。
【００６９】
図２では、第２構造層１４は、第２ビア１７を介して第１構造層１３と電気的に接続され、第３構造層１９は、その第３絶縁層２１が半導体基板１２と接しているが、図４に示すように、第２構造層１４は、第２配線１５介して第１構造層１３と電気的に接続されてもよく、また、第３構造層１９は、その第３配線２０が半導体基板１２上へ設けられていてもよい。第３構造層１９の第３配線２０を半導体基板１２上へ設ける場合、半導体基板１２表面が絶縁性となっていることが望ましい。
【００７０】
第２構造層の第２電極１８は、図５（ａ）から（ｃ）に示した構造としてもよい。
【００７１】
図５（ａ）では、ハンダ材料を用いて接続する場合に、第２電極１８のみにハンダが供給されるように、表面側の第２絶縁層１６によって、第２電極１８が露出する開口を制限している。この第２絶縁膜１６による制限により、ハンダの流れ量が制限されるため、半導体装置を実装基板や別部品と接続する際の取り付け高さを安定化させることができる。また、図５（ａ）には、第２電極１８の周囲を第２絶縁層１６が覆う構造が示されているが、第２絶縁層１６に覆われない構造としてもよい。図５（ｂ）に示される構造では、ワイヤーボンディングを用いて接続する場合に、電極部への接続を良好とすることができる。図５（ｃ）に示される構造では、電極の下方部が、表面側の第２絶縁層１６の開口内に設けられ、この構造によればハンダ材料による接続を狭ピッチで行う場合に、接続信頼性を向上させることができる。
【００７２】
第２電極１８は、例えば積層体からなり、第２電極１８の表面に形成されるハンダボールの濡れ性やボンディングワイヤーとの接続性を考慮して、第２電極１８の表面に、例えば、銅、アルミニウム、金、銀及びハンダ材料からなる群から選択された少なくとも一種の金属または合金からなる層が設けられる。第２電極１８は、例えば銅層上にニッケル層と金層が積層され、金層を表面としたものであり、ニッケル層の厚さは例えば３μｍ、金層の厚さは例えば１μｍである。
【００７３】
第３構造層１９の第３電極２３は、第２構造層１４の第２電極１８と同様な構造をとることができる。第２電極１８と第３電極２３は、接続に対して所望の効果のある構造を適宜選択すればよく、同じ構造とする必要はない。
【００７４】
図２では、３層の第２配線１５及び４層の第２絶縁層１６が示されているが、これに限定されるものではなく、必要に応じて層数を設定できる。図３では、８層の配線層２８及び８層の層間絶縁膜（第１絶縁層）２９が示されているが、これに限定されるものではなく、必要に応じて層数を設定できる。
【００７５】
第１配線３１、第２配線１５、及び第３配線２０は、例えば銅、アルミニウム、ニッケル、金及び銀からなる群から選択された少なくとも一種の金属または合金から構成される。特に、電気抵抗値及びコストの観点から銅が好適である。ニッケルは、絶縁材料等の他の材料との界面反応を防止でき、バリア膜として使用でき、また磁性体としての特性を持ち、インダクタ又は抵抗配線として使用できる。
【００７６】
第２構造層１４の第２配線１５は、その厚みが第１構造層１３の第１配線３１より厚いため、第１配線３１より大きい許容電流量を有している。また、第３構造層１９の第３配線２０は、その厚みが第１構造層１３の第１配線３１より厚いため、第１配線３１より大きい許容電流量を有している。このため、第２構造層１４及び第３構造層１９のいずれか一方もしくは両方において、複数の同じ電圧を用いている電源系配線やグランド系配線を束ねて配線本数を少なくすることができる。これらの複数配線をまとめることで、まとめなかった場合に比べ、第２電極１８や第３電極２３の数を低減させることができる。この第２電極１８や第３電極２３の数を低減することで、第２電極１８や第３電極２３のサイズや間隔（ピッチ）を大きくできるため、実装基板と半導体装置の接続面積が大きくなり、安定した実装性と高い接続信頼性を実現できる。
【００７７】
上述の通り、本実施形態の半導体装置においては、半導体基板１２の両側表面に第２構造層１４と第３構造層１９を設けているため、半導体基板１２とその上に積層された層との熱膨張差により発生する応力を相殺することができ、半導体基板１２を薄くしても反り量を抑えることができる。特に、第２構造層１４と第３構造層１９との間において、配線層と絶縁層の両方もしくは片方が同数であることにより、反り量低減効果をより高めることができる。
【００７８】
また、半導体基板両面に設けた第２構造層１４及び第３構造層１９により、半導体装置の配線収容率を高めることができ、さらに、基板両面側に他の半導体装置やチップ部品などの電子部品を高密度で搭載することが可能になる。
【００７９】
また、第２構造層１４と第３構造層１９に含まれる各有機絶縁層の作用により、半導体装置が受ける衝撃を和らげ、欠けやクラックを防止することができ、耐衝撃性を向上させることができる。
【００８０】
第２構造層１４の第２配線１５及び第３構造層１９の第３配線２０の厚さを第１構造層１３の配線３１の厚さより大きくすることで、第２配線１５や第３配線２０の破断を防止できるとともに、第２配線１５や第３配線２０の配線抵抗を第１配線３１より小さくすることができる。また、第２配線１５及び第３配線２０の厚さが大きくなるに従って、第２絶縁層１６や第３絶縁層２１の１層当たりの厚さも大きくなるため、応力を緩和する効果が高まる。
【００８１】
さらに、第２配線１５及び第３配線２０が厚いと、それぞれ、第２構造層１４や第３構造層１９において、複数の同じ電圧を用いている電源系やグランド系の配線を一つの配線にまとめることができる。半導体素子表面に再配線を施しているウエハレベルＣＳＰにおいては、半導体部品に設けられた際の配線は、接続端子数を低減することなく、単純に１対１の関係のままで配置のみを変更している。外部端子数が約５００以上、特に１５００以上の半導体部品では、素子の性能維持のために端子数の約６０〜８０％が電源系とグランド系の端子となる。この電源系配線やグランド系配線の集約により、第１構造層１３表面に形成される電気的接続点の数に比べて、第２構造層１４の第２電極１８の数を大幅に低減することができる。さらには、第３構造層１９でも第３電極２３の数を低減することができる。このため、第２電極１８や第３電極２３のサイズや間隔（ピッチ）を大きくできるため、半導体装置の安定した実装性と高い接続信頼性を実現できる。
【００８２】
以上の通り、第２構造層１４及び第３構造層１９により、薄型で反りが抑えられ、また第１構造層１３への応力や衝撃の伝播が緩和された、実装時の接続信頼性の高い、高密度な半導体装置を実現できる。
【００８３】
第２の実施形態
次に、本発明の第２の実施形態について説明する。
【００８４】
図６は本発明の第２の実施形態による半導体装置の一例を示す部分断面図である。第１の実施形態による半導体装置とは、半導体基板１２を貫通するように貫通ビア３４が設けられている点が異なっている。以下に、第１の実施形態による半導体装置と異なる部分について説明する。特に記載のない部分については、第１の実施形態による半導体装置と同じである。図６における第２電極１８と第３電極２３は、図５（ｂ）や（ｃ）に示す構造としてもよい。
【００８５】
貫通ビア３４は、半導体基板１２の一方の面に設けられている第１構造層１３及び第２構造層１４、並びに他方の面に設けられている第３構造層１９を、必要な機能に応じて電気的に接続する。すなわち、貫通ビア３４を介して、第１構造層１３及び第２構造層１５のいずれかもしくは両方が第３構造層１９と電気的に接続される。
【００８６】
貫通ビア３４は、次のようにして形成することができる。まず、ドライエッチングやウェットエッチングにより半導体基板１２に貫通孔を形成する。次いで、この貫通孔の内壁に無機や有機の絶縁膜を熱酸化、ＣＶＤ、ＡＬＤ、スピンコート法、ラミネート法、又は印刷法などにより形成する。必要に応じて、フォトリソグラフィー法や、レーザ法、ドライエッチング、ウェットエッチングにより絶縁膜を加工してもよい。次に、貫通孔内部に、ＣＶＤ、スパッタ法、電解めっき法、無電解めっき法、印刷法、蒸着法、インクジェット法等により導体を形成することで貫通ビア３４が形成される。貫通ビア３４の材料としては、銅、アルミニウム、タングステン、金、銀、ニッケル、及び不純物含有ポリシリコンからなる群から選ばれる少なくとも一種の導電性材料もしくはいずれかの金属を含む合金を用いることができる。コストや電気特性の面から、銅もしくは銅合金が好ましい。
【００８７】
図７は、第２実施形態による半導体装置の他の例を示す部分断面図である。図７では、貫通ビア３４のピッチが第２電極１８や第３電極２３のピッチより小さくなっている。また、第２配線１５と第３配線２０で複数の貫通ビア３４が束ねられている。これは、第２配線と第３配線が十分に厚く、配線抵抗が小さいため、このような配線構造が可能となる。
【００８８】
第２の実施形態による半導体装置では、第１の実施形態による半導体装置の効果に加えて、基板の両面側に設けられている配線構造層が貫通ビアを介して電気的に接続されることにより、さらに配線設計の自由度が向上し、第１の実施形態による半導体装置より高密度化を実現することができる。また、基板の一方の面側と他方の面側に設けられた電子部品同士を短い距離で接続できるため、半導体装置の性能を向上させることができる。
【００８９】
第３の実施形態
次に本発明の第３の実施形態について説明する。
【００９０】
図８〜１０は本発明の第３の実施形態による半導体装置の具体例を示す部分断面図である。第３の実施形態では、第１の実施形態による半導体装置と第２の実施形態による半導体装置が積層されている。図８及び図９では、第２実施形態による半導体装置の上に第１の実施形態による半導体装置が積層され、図１０では、第２の実施形態による二つの半導体装置が積層されている。半導体装置の積層形態は、これらに限定されることはない。また、図８〜１０の第２電極１８と第３電極２３は、図５（ｂ）や（ｃ）に示される構造としてもよい。以下に第３の実施形態による半導体装置について説明する。特に記載のない部分については、第１の実施形態もしくは第２の実施形態による半導体装置と同じである。
【００９１】
図８に示す構造は、図６で示した半導体装置上に図２で示した半導体装置が積層されている。二つの半導体装置の間に設けられた接続部３５によって、図６で示した半導体装置の第２電極１８と図２で示した半導体装置の第３電極２３とが接続されている。下面側の第３電極２３上に半田ボール３６が設けられている。接続部３５は、ハンダ材料、錫、金、銀、パラジウム、銅、アルミニウムからなる群から選択される少なくとも一種の材料により形成できる。接続部３５における信頼性をより向上させるために、半導体装置間にアンダーフィル樹脂を注入して強度を高めてもよい。
【００９２】
図９に示す構造は、図８で示した構造と比較すると、図６で示した半導体装置の第２電極１８と図２で示した半導体装置の第２電極１８とが接続されている点が異なっている。つまり、二つの半導体装置の第１構造層が向かい合うように積層されている。対向している半導体装置間での高速且つ広いバンド幅を確保したデータ通信が可能となり、高性能化が実現できる。
【００９３】
図１０に示す構造は、二つの図６で示した半導体装置が積層され、その上面側に電子部品３７が設けられ、下面側に半田ボール３６が設けられている。電子部品は、上面側の第２電極１８に接続部３８を介して電気的に接続されている。半田ボール３６は、下面側の第３電極２３に直接接続している。電子部品３７としては、他の半導体装置、チップコンデンサ、チップ抵抗、ディスクリート、ダイオード、ＬＥＤ、センサ、ＭＥＭＳ、光学部品などが挙げられる。接続部３８は、ハンダ材料、錫、金、銀、パラジウム、銅、アルミニウムからなる群から選択される少なくとも一種の材料により形成できる。他の電子部品が設けられることで、回路動作が安定化し、システムとしての機能向上を実現することができる。
【００９４】
図８〜１０では、二つの半導体装置が積層された構造を示したが、これに限定されることはなく、三つ以上の半導体装置を積層してもよい。また、積層の最下層となる部分においては、ハンダボール３６を有する構造を示したが、これに限定されず、ピン、Ａｕバンプ、銅バンプ、予備ハンダ、金属パール、ＡＣＦ、ＮＣＦなどを用いた接続方法による構造であってもよい。
【００９５】
第３の実施形態による半導体装置では、第１の実施形態による半導体装置と第２の実施形態による半導体装置の効果に加えて、複数の半導体装置や電子部品を積層することで、フットプリントの拡大を最小限としてシステムを高密度に構成することが実現できる。
【００９６】
前述の第１〜第３の実施形態において、半導体基板１２、第１構造層１３、第２構造層１４、第３構造層１９で構成される積層回路の所望の位置に、回路のノイズフィルターやデカップリングの役割を果たすコンデンサが設けられていてもよい。コンデンサを構成する誘電体材料としては、酸化チタン、酸化タンタル、Ａｌ２Ｏ３、ＳｉＯ２、ＺｒＯ２、ＨｆＯ２、Ｎｂ２Ｏ５等の金属酸化物；ＢＳＴ（ＢａｘＳｒ１−ｘＴｉＯ３）、ＰＺＴ（ＰｂＺｒｘＴｉ１−ｘＯ３）、ＰＬＺＴ（Ｐｂ１−ｙＬａｙＺｒｘＴｉ１−ｘＯ３）等のペロブスカイト系材料（０≦ｘ≦１、０＜ｙ＜１）；ＳｒＢｉ２Ｔａ２Ｏ９等のＢｉ系層状化合物が挙げられる。また、コンデンサを構成する誘電体材料として、無機材料や磁性材料を混合した有機材料等を使用してもよい。
【００９７】
また、第２構造層１４及び第３構造層１９における絶縁層のうちの一層もしくは複数層の上側および下側の配線層の所望の位置に、誘電率が９以上の誘電体を介して対向電極を形成することで回路のノイズフィルターやデカップリングの役割を果たすコンデンサを設けてもよい。コンデンサを構成する誘電体材料としては、Ａｌ２Ｏ３、ＺｒＯ２、ＨｆＯ２、Ｎｂ２Ｏ５等の金属酸化物；ＢＳＴ（ＢａｘＳｒ１−ｘＴｉＯ３）、ＰＺＴ（ＰｂＺｒｘＴｉ１−ｘＯ３）、ＰＬＺＴ（Ｐｂ１−ｙＬａｙＺｒｘＴｉ１−ｘＯ３）等のペロブスカイト系材料（０≦ｘ≦１、０＜ｙ＜１）；ＳｒＢｉ２Ｔａ２Ｏ９等のＢｉ系層状化合物が挙げられる。また、コンデンサを構成する誘電体材料として、無機材料や磁性材料を混合した有機材料等を使用してもよい。
【００９８】
半導体装置の製造方法
以下、本発明の実施形態による半導体装置の製造例について図面を参照して具体的に説明する。
【００９９】
第１の製造例
先ず、図１１を用いて第１の製造例について説明する。図１１は、本製造例を説明するための部分断面図である。
【０１００】
以下に説明する各工程においては適宜、洗浄や熱処理を行ってもよい。また、半導体基板１２は必要に応じて３００μｍ未満の厚みに研削してもよい。薄い半導体基板１２を用いる場合、ハンドリング性を向上させるために、半導体基板１２と同じ材料や金属で形成されたサポート部材を用いてもよい。
【０１０１】
まず、図１１（ａ）に示すように、前述の第１の実施形態において説明したとおり、半導体基板１２上に素子および第１構造層１３を形成する。第１構造層１３における第１配線３１は前述の通りダマシン法により形成でき、絶縁層２８、２９は例えばＣＶＤ法やスピンコート法により形成できる。
【０１０２】
次に、図１１（ｂ）に示すように、前述の第１の実施形態において説明したとおり、第２構造層１４を第１構造層１３に直接接するように形成する。
【０１０３】
第２構造層１４の第２配線１５は、前述の通りに形成でき、例えば銅からなり、その厚さは例えば５μｍである。微細な配線を形成する場合は、セミアディティブ法が好ましい。
【０１０４】
第２構造層１４の第２絶縁層１６は、絶縁材料として無機材料を用いる場合は、ＣＶＤ法やスピンコート法により形成できる。第２ビア１７となる開口部はドライエッチングにより形成できる。絶縁材料として有機材料を用いる場合は、感光性、非感光性のいずれを用いてもよく、スピンコート法、ラミネート法、プレス法、又は印刷法により第２絶縁層を形成できる。第２ビア１７となる開口部は、前述の通り、感光性樹脂を用いた場合はフォトリソグラフィー法により形成でき、非感光性の有機材料や感光性であってもパターン解像度が低い有機材料を用いた場合は、レーザ法、ドライエッチング法、ブラスト法などにより形成できる。このようにして形成された開口部に導電材を充填することにより、第２ビア１７を形成することができる。また、第２ビア１７となる部分に金属ポストをめっき法や印刷法により形成しておき、第２絶縁層１６を形成した後に、ドライエッチング法、ＣＭＰ法、研削法、ラップ法などにより第２絶縁層１６の金属ポスト上の部分を除去し、その金属ポストを露出させることで第２ビア１７を形成することもできる。
【０１０５】
図１１に示す構造においては、第２ビア１７の開口部を垂直な壁で示しているが、テーパ角を付けても構わない。第１構造層の配線に接続する第２ビア１７にテーパ角を設けることにより、第２ビア１７と第１構造層１３の配線との接続面積を小さくすることができるため、第１構造層１３表面の配線密度を高めることができる。また、第２ビア１７と第２配線１５との接合面積を大きくできるため、接続信頼性を向上することができる。さらに、第２ビア１７がテーパ角を有することで配線形成が容易となる。
【０１０６】
次に、図１１（ｃ）に示すように、前述の第１の実施形態において説明したとおり、第３構造層１９を、半導体基板１２の第１構造層１３が形成された面の反対面に直接形成する。
【０１０７】
第３構造層１９の第３配線２０、第３絶縁層２１及び第３ビア２２は、前述の第２構造層の第２配線１５、第２絶縁層１６及び第２ビア１７と同様にして形成することができる。必要に応じて、前述の密着層や粗化面を形成する。
【０１０８】
図１１を用いて説明した製造方法は、図２に示す構造の製造方法の一例として説明したが、同様な方法を用いて、図４に示す構造を作製することができる。第２電極１８及び第３電極２３は、採用する接続方法に応じて図５（ｂ）又は（ｃ）に示した構造となるように作製してもよい。
【０１０９】
第１の製造例によれば、第１実施形態による半導体装置を効率よく形成することができる。また、図１２（ａ）に示すように、ウエハ３９上に複数の半導体装置１１を形成し、図１２（ａ）の実線や図１２（ｂ）の破線に沿って、ブレードダイシング、レーザダイシング、ウォータカッター、ドライエッチング、ウェットエッチングなどにより切断し、各半導体装置１１へ個片化してもよい。
【０１１０】
第２の製造例
図１３を用いて第２の製造例について説明する。図１３は、本製造例を説明するための部分断面図である。
【０１１１】
第２の製造例は、第１の製造例と比較して、第２構造層１４と第３構造層１９とが同時進行的に積層されて形成されている点が異なっている。以下に、第１の製造例と異なる点について説明する。特に記載のない部分については、第１の製造例と同じである。
【０１１２】
図１３（ａ）に示すように半導体基板１２上に素子および第１構造層１３を形成した後、図１３（ｂ）に示すように、第２構造層１４の基板側部分（配線１５、絶縁層１６及びビア１７）を第１構造層１３に直接接するように形成するとともに、第３構造層１９の基板側部分（配線２０および絶縁層２１）を第１構造層１３が形成された基板面の反対面に直接形成する。続いて、第２構造層の上層側部分および第３構造層の上層側部分を形成して、図１３（ｃ）に示す所望の構造を形成する。その際、第２絶縁層の形成と第３絶縁層の形成を同じプロセスで同時に行い、第２配線の形成と第３配線の形成を同じプロセスで同時に行う。絶縁層の形成は、両面に絶縁シートを貼り付けて熱処理することで両面に絶縁層を形成できる。配線の形成は、無電解メッキを両面に形成した後、両面にレジストパターンを形成し、両面同時に電解メッキを行い、両面同時にエッチングを行うことで、両面に配線を形成できる。
【０１１３】
図１３を用いて説明した製造方法は、図２に示す構造の製造方法の一例として説明したが、同様な方法を用いて、図４に示す構造を作製することができる。第２電極１８及び第３電極２３は、採用する接続方法に応じて図５（ｂ）又は（ｃ）に示した構造となるように作製してもよい。
【０１１４】
第２の製造例によれば、第１の実施形態による半導体装置を効率よく形成することができる。特に、第１の製造例に比べ、半導体基板１２が薄くても安定して製造できる。
【０１１５】
第３の製造例
図１４を用いて第３の製造例について説明する。図１４は、本製造例を説明するための部分断面図である。
【０１１６】
第３の製造例は、第１の製造例と比較して、第２構造層１４と第３構造層１９とが絶縁層と配線の組み合わせ単位で交互に積層されて形成されている点が異なっている。以下に、第１の製造例と異なる点について説明する。特に記載のない部分については、第１の製造例と同じである。
【０１１７】
図１４（ａ）に示すように半導体基板１２上に素子および第１構造層１３を形成した後、図１４（ｂ）に示すように、第２構造層１４の基板側部分（配線１５、絶縁層１６及びビア１７）を第１構造層１３に直接接するように形成する。
【０１１８】
次に、図１４（ｃ）に示すように、第３構造層１９の基板側部分（配線２０および絶縁層２１）を第１構造層１３が形成された基板面の反対面に直接形成する。
【０１１９】
次に、第２構造層の上層側部分および第３構造層の上層側部分を形成して、図１４（ｄ）に示す所望の構造を形成する。その際、第２絶縁層の形成および第２配線の形成と、第３絶縁層の形成および第３配線の形成とを交互に行う。
【０１２０】
図１４を用いて説明した製造方法は、図２に示す構造の製造方法の一例として説明したが、同様な方法を用いて、図４に示す構造を作製することができる。第２電極１８及び第３電極２３は、採用する接続方法に応じて図５（ｂ）又は（ｃ）に示した構造となるように作製してもよい。
【０１２１】
第３の製造例によれば、第１の実施形態による半導体装置を効率よく形成することができる。特に、第１の製造例に比べ、半導体基板１２が薄くても安定して製造でき、また、第２構造層１４と第３構造層１９との位置精度をより高めることができる。
【０１２２】
第４の製造例
図１５を用いて第４の製造例について説明する。図１５は本製造例を説明するための部分断面図である。
【０１２３】
第４の製造例は、第１、第２及び第３の製造例と比較して、半導体基板１２に貫通ビア３４を形成することが異なっている。以下に、第１、第２及び第３の製造例と異なる点について説明する。特に記載のない部分については、第１、第２及び第３の製造例と同じである。
【０１２４】
図１５に示すように、半導体基板１２上に素子および第１構造層１３を形成し、貫通ビア３４を形成する。貫通ビア３４は、前述の第２の実施形態において説明した方法より形成でき、第１構造層１３を形成した後に形成してもよいし、第１構造層１３より先に形成してもよい。また、半導体基板１２に貫通ビア３４となる凹部を設け、導体を充填した後、第１構造層１３を形成し、半導体基板１２の第１構造層１３が形成されていない側の面を研削やエッチングすることにより貫通ビア３４を露出させる方法を行っても構わない。貫通ビア３４は、半導体基板１２の一方の面側に設けられている第１構造層１３及び第２構造層１４と、他方の面側に設けられている第３構造層１９とを必要な機能に応じて電気的に接続するように形成する。つまり、第１構造層１３と第２構造層１５のいずれかもしくは両方が第３構造層１９と電気的に接続される。
【０１２５】
図１５に示した構造を形成した後の工程は、図１１、図１３、図１４を用いて説明した工程により、第２構造層１４と第３構造層１９を形成できる。
【０１２６】
第４の製造例によれば、第１、第２及び第３の製造例の効果に加え、基板の一方の面側の配線と他方の面側の配線が接続された第２実施形態による半導体装置を効率良く製造することができる。
【０１２７】
第５の製造例
図１６を用いて第５の製造例について説明する。図１６は本製造例を説明するための部分断面図である。
【０１２８】
第５の製造例は、第４の製造例と比較して、第２構造層１４の製造工程途中で、半導体基板１２に貫通ビア３４を形成することが異なっている。以下に、第４の製造例と異なる点について説明する。特に記載のない部分については、第４の製造例と同じである。
【０１２９】
図１６（ａ）に示すように、前述の製造方法に従って、第１構造層１３上に第２構造層１４の基板側部分（配線１５、絶縁層１６及びビア１７）を形成する。
【０１３０】
次に、図１６（ｂ）に示すように、半導体基板１２に貫通ビア３４を形成する。貫通ビア３４は、前述の第２の実施形態において説明した方法を利用して形成することができる。
【０１３１】
また、半導体基板１２の貫通ビア３４を形成する部分に凹部を設け、導体を充填した後、第１構造層１３と第２構造層１４の一部を形成し、半導体基板１２の第１構造層１３が形成されていない側の面を研削やエッチングすることにより貫通ビア３４を露出させる方法を行っても構わない。
【０１３２】
貫通ビア３４は、半導体基板１２の一方の面側に設けられている第１構造層１３及び第２構造層１４と、他方の面側に設けられている第３配線構造１９とを必要な機能に応じて電気的に接続するように形成する。つまり、第１構造層１３と第２構造層１５のいずれかもしくは両方が第３構造層１９と電気的に接続される。
【０１３３】
貫通ビア３４を形成した後は、前述の製造方法に従って、第２構造層１４の残りの部分及び第３構造層１９を形成する。
【０１３４】
第５の製造例によれば、第１、第２及び第３の製造例の効果に加え、基板の一方の面側の配線と他方の面側の配線が接続された第２実施形態による半導体装置を効率良く製造することができる。さらに、第１構造層１３と第２構造層１４の両方に直接接続する貫通ビア３４を形成することが容易となり、より高密度な半導体装置を製造することができる。
【０１３５】
第６の製造例
図１７を用いて第６の製造例について説明する。図１７は本製造例を説明するための部分断面図である。
【０１３６】
第６の製造例は、第５の製造例と比較して、第２構造層１４の形成工程完了後に、半導体基板１２に貫通ビア３４を形成することが異なっている。以下に、第５の製造例と異なる点について説明する。特に記載のない部分については、第５の製造例と同じである。
【０１３７】
図１７（ａ）に示すように、前述の製造方法に従って、第１構造層１３上に第２構造層１４を形成する。
【０１３８】
次に、図１７（ｂ）に示すように、半導体基板１２に貫通ビア３４を形成する。貫通ビア３４は、前述の第２の実施形態において説明した方法を利用して形成することができる。また、半導体基板１２の貫通ビア３４を形成する部分に凹部を設け、導体を充填した後、第１構造層１３と第２構造層１４を形成し、半導体基板１２の第１構造層１３が形成されていない側の面を研削やエッチングすることにより貫通ビア３４を露出させる方法を行っても構わない。
【０１３９】
貫通ビア３４を形成した後は、前述の製造方法に従って、図１７（ｃ）に示すように、第３配線構造１９を形成する。
【０１４０】
図１７に示す第２構造層１４と第３構造層１９は、図２に示す構造と同様であるが、同様な方法を用いて、図４に示す構造と同様な構造であっても同様な方法により製造できる。また、第２電極１８や第３電極２３は、接続方法に応じて図５（ｂ）又は（ｃ）に示した構造となるように作製してもよい。
【０１４１】
第６の製造例によれば、第１、第２及び第３の製造例の効果に加え、基板の一方の面側の配線と他方の面側の配線が接続された第２実施形態による半導体装置を効率良く製造することができる。さらに、第２構造層１４の第２配線１５に直接接続する貫通ビア３４を形成することが容易となり、より高密度な半導体装置を製造することができる。
【０１４２】
第７の製造例
図１８を用いて第７の製造例について説明する。図１８は本製造例を説明するための部分断面図である。
【０１４３】
第７の製造例は、第６の製造例と比較して、第３構造層１９の形成工程において、基板側の第３絶縁層２１の形成後に、半導体基板１２に貫通ビア３４を形成することが異なっている。以下に、第６の製造例と異なる点について説明する。特に記載のない部分については、第６の製造方法と同じである。
【０１４４】
図１８（ａ）に示すように半導体基板１２の一方の面に第１構造層１３及び第２構造層１４を形成した後、半導体基板１２の他方の面に第３構造層１９の第３絶縁層２１を形成し、形成する貫通ビア３４に対応する開口部を設ける。次に、図１８（ｂ）に示すように、この開口部にあわせて半導体基板１２に貫通ビア３４を形成する。
【０１４５】
貫通ビア３４を形成した後は、前述の製造方法に従って、図１８（ｃ）に示すように、第３構造層１９の残りの部分を形成する。
【０１４６】
第７の製造例によれば、第１、第２及び第３の製造例の効果に加え、基板の一方の面側の配線と他方の面側の配線が接続された第２実施形態による半導体装置を効率良く製造することができる。さらに、第３構造層１９と接続する貫通ビア３４の形成位置の精度を高めることができ、より高密度な半導体装置を製造することができる。
【０１４７】
第８の製造例
図１９を用いて第８の製造例について説明する。図１９は本製造例を説明するための部分断面図である。
【０１４８】
第８の製造例では、前述の他の製造例と比較して、前述のいずれかの実施形態による半導体装置を複数積層することが異なっている。以下に、第８の製造例について説明する。特に記載のない部分については、前述の製造方法と同じである。
【０１４９】
まず、図１９（ａ）に示すように、複数の半導体装置を接続部３５により接続する。複数の半導体装置の接続は、ウエハ状態の半導体装置部分同士を接続してもよく、個別の半導体装置同士を接続してもよく、ウエハ状態の半導体装置部分と個別の半導体装置とを接続しても構わない。ウエハ状態の半導体装置部分は、接続後に分割することができる。歩留まりの観点からは、最下層となる半導体装置はウエハ状態で、積層される半導体装置は個別の半導体装置として接続することが好ましい。
【０１５０】
次に、図１９（ｂ）に示すように、最下層の半導体装置の下面側には外部端子としてのハンダボール３６を形成する。このようなハンダボール３６に代えて、ピン、Ａｕバンプ、銅バンプ、予備ハンダ、金属パール、ＡＣＦ、ＮＣＦなどを用いた接続構造を形成してもよい。
【０１５１】
図１９（ｂ）に示す積層型の半導体装置は、図８に示す積層型の半導体装置に相当するが、同様な方法を用いることで、図９や図１０に示す半導体装置を製造することできる。また、二つの半導体装置の積層構造に限定されることはなく、三つ以上の半導体装置を積層しても構わない。
【０１５２】
第８の製造例によれば、第３の実施形態による半導体装置を効率良く製造することができる。
【０１５３】
以上、実施形態を参照して本発明を説明したが、本発明は上記実施形態に限定されるものではない。本発明の構成や詳細には、本発明の範囲内で当業者が理解し得る様々な変更をすることができる。
【０１５４】
この出願は、２００８年１０月２１日に出願された日本出願特願２００８−２７１１８７を基礎とする優先権を主張し、その開示の全てをここに取り込む。
【図１】
0005413371.tif 000002
【図２】
0005413371.tif 000003
【図３】
0005413371.tif 000004
【図４】
0005413371.tif 000005
【図５】
0005413371.tif 000006
【図６】
0005413371.tif 000007
【図７】
0005413371.tif 000008
【図８】
0005413371.tif 000009
【図９】
0005413371.tif 000010
【図１０】
0005413371.tif 000011
【図１１】
0005413371.tif 000012
【図１２】
0005413371.tif 000013
【図１３】
0005413371.tif 000014
【図１４】
0005413371.tif 000015
【図１５】
0005413371.tif 000016
【図１６】
0005413371.tif 000017
【図１７】
0005413371.tif 000018
【図１８】
0005413371.tif 000019
【図１９】
0005413371.tif 000020