(57)【特許請求の範囲】
【請求項１】
メモリセルのアレイと、
前記アレイに結合された感知回路、及び、エラー訂正コード（ＥＣＣ）デコーダ、を有する制御回路と、
を備えたメモリ装置であって、
前記制御回路は、基準セルを使用せずに、前記メモリセルと関連付けられたしきい値電圧（Ｖｔ）の変化を判断し、かつ、基準セルを使用せずに、前記判断した変化に基づいて前記感知回路を調整するように構成されており、
前記感知回路は、第１の電圧を使用して前記メモリセルの状態を感知するように構成されており、
前記ＥＣＣデコーダは、前記感知された状態に対してエラー訂正動作を実行するように構成されており、
前記感知回路は、前記エラー訂正動作が失敗した場合に、第２の電圧を使用して前記メモリセルの状態を感知するように構成されており、
前記制御回路は、前記第１の電圧を使用して感知された前記状態に対する前記エラー訂正動作が失敗する可能性が最も低い電圧を判断するように構成されており、
前記感知回路は、前記判断された電圧を前記第１の電圧として使用するように構成されている、メモリ装置。
【請求項２】
前記ＥＣＣデコーダが、前記第２の電圧を使用して感知した前記状態に対してエラー訂正動作を実行するように構成されており、
前記感知回路は、前記第２の電圧を使用して感知した前記状態に対する前記エラー訂正動作が失敗した場合に、第３の電圧を使用して前記メモリセルの状態を感知するように構成されている、請求項１に記載のメモリ装置。
【請求項３】
前記ＥＣＣデコーダが、前記第１の電圧を使用して感知した前記状態と関連付けられたエラーを訂正できない場合に、前記第１の電圧を使用して感知した前記状態における前記エラー訂正動作が失敗する、請求項２に記載のメモリ装置。
【請求項４】
前記第１の電圧を使用して感知した前記状態と関連付けられたいくつかのエラーが前記ＥＣＣデコーダの訂正能力を超えた場合に、前記第１の電圧を使用して感知した前記状態における前記エラー訂正動作が失敗する、請求項３に記載のメモリ装置。
【請求項５】
前記第１の電圧を使用して感知した前記状態と関連付けられたエラーレートが、
Ｑ（（ｄ／２）／σ）
によって求められ、式中Ｑが標準的なガウス分布の裾確率であり、ｄが第２の状態と関連付けられた平均Ｖｔと第１の状態と関連付けられた平均Ｖｔとの間の電圧差であり、σが前記第１の状態および前記第２の状態と関連付けられたＶｔ分布と関連付けられた幅である、請求項４に記載のメモリ装置。
【請求項６】
前記制御回路が、特定の状態にプログラムされた一定量のメモリセルと、前記メモリセルに対して以前に実行された一定量のプログラミングおよび感知動作とを使用して、前記エラー訂正動作が失敗する可能性が最も低い前記電圧を判断するように構成されている、請求項１乃至５のうちのいずれか１項に記載のメモリ装置。
【請求項７】
前記メモリ装置がテストモードにあるときに、前記制御回路が前記Ｖｔの前記変化を判断するように構成されている、請求項１乃至５のうちのいずれか１項に記載のメモリ装置。
【請求項８】
いくつかのメモリセルと関連付けられたしきい値電圧（Ｖｔ）の変化を、基準セルを使用せずに判断することと、
前記いくつかのメモリセルの状態を感知するために使用される電圧を、基準セルを使用せずに、前記判断した変化に基づき調整することと、
第１の電圧を使用して前記いくつかのメモリセルの状態を感知することと、
前記感知された状態に対してエラー訂正動作を実行することと、
前記エラー訂正動作が失敗した場合に、第２の電圧を使用して前記いくつかのメモリセルの状態を感知することと、
前記第１の電圧を使用して感知された前記状態に対する前記エラー訂正動作が失敗する可能性が最も低い電圧を判断することと、
前記判断された電圧を前記第１の電圧として使用することと、
を含む、メモリ装置を作動させるための方法。
【請求項９】
前記いくつかのメモリセルと関連付けられた前記Ｖｔの変化を判断することが、
前記いくつかのメモリセルと関連付けられたＶｔを感知することと、
前記感知したＶｔを使用して、前記いくつかのメモリセルと関連付けられたいくつかの状態に対応するいくつかの電圧を判断することと、
を含み、判断された各々の電圧が前記いくつかの状態のそれぞれに対応する、請求項８に記載の方法。
【請求項１０】
前記感知したＶｔを使用して、前記いくつかの状態のそれぞれに各々対応するいくつかの平均Ｖｔを判断することと、
前記平均Ｖｔを使用して、前記いくつかの状態に対応する前記いくつかの電圧を判断することと、
を含む、請求項９に記載の方法。
【請求項１１】
前記感知したＶｔを使用して、前記いくつかの状態のそれぞれに各々対応するいくつかのＶｔ分布を判断することと、
前記Ｖｔ分布を使用して、前記いくつかの状態に対応する前記いくつかの電圧を判断することと、
を含む、請求項９又は１０に記載の方法。
【請求項１２】
前記感知したＶｔを使用して、前記いくつかの状態のそれぞれに各々対応するいくつかのＶｔ分布幅を判断することと、
前記Ｖｔ分布幅を使用して、前記いくつかの状態に対応する前記いくつかの電圧を判断することと、
を含む、請求項９又は１０に記載の方法。
【請求項１３】
エラー訂正コード（ＥＣＣ）デコーダに前記感知したＶｔと前記判断されたいくつかの電圧とを出力することを含む、請求項９又は１０に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、概して半導体メモリ装置、方法、およびシステムに関し、詳細には、メモリ装置におけるしきい値電圧の変化に対応するための方法、装置、およびシステムに関する。
【背景技術】
【０００２】
メモリ装置は一般に、コンピュータまたは他の電子装置における内蔵型の半導体、集積回路、および／または外付け型の着脱可能な装置として提供される。メモリには、ランダム・アクセス・メモリ（ＲＡＭ）、読み出し専用メモリ（ＲＯＭ）、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）、同期型ダイナミック・ランダム・アクセス・メモリ（ＳＤＲＡＭ）、相変化ランダム・アクセス・メモリ（ＰＣＲＡＭ）、フラッシュメモリなど、さまざまなタイプのものがある。
【０００３】
フラッシュメモリ装置は、揮発性および不揮発性メモリとして、さまざまな電子用途で利用することができる。フラッシュメモリ装置は一般に、高いメモリ密度、高い信頼性、そして低い消費電力を実現する、１トランジスタのメモリセルを使用する。
【０００４】
フラッシュメモリの用途としては、数ある電子装置の中でも、ソリッド・ステート・ドライブ（ＳＳＤ）、パーソナルコンピュータ、パーソナル携帯情報端末（ＰＤＡ）、デジタルカメラ、携帯電話、ＭＰ３プレーヤーなどの携帯型音楽プレーヤー、映画プレーヤーなどのメモリがある。プログラムコード、ユーザーデータ、および／または基本入出力システム（ＢＩＯＳ）などのシステムデータといったデータは一般に、フラッシュメモリ装置に格納される。
【０００５】
２つの一般的なフラッシュメモリ配列（アレイ）アーキテクチャのタイプは「ＮＡＮＤ」アーキテクチャおよび「ＮＯＲ」アーキテクチャであり、各々の基本的なメモリセル構成の論理形態からそのように呼ばれている。ＮＡＮＤ配列アーキテクチャは、配列の「行」にある各メモリセルのコントロールゲートが、当該技術で一般に「ワードライン」と称されるアクセスラインに連結され（、場合によっては形成す）るようにメモリセルの配列をマトリクスに配置する。ただし、各メモリセルは、そのドレインによって（ビットラインなど、当該技術で一般にディジットラインと呼ばれる）データラインに直接連結されておらず、この配列（アレイ）のメモリセルは、共通ソースとデータラインとの間でソースとドレインとが直列に連結されており、特定のデータラインに共通して連結されたメモリセルは「カラム」と呼ばれる。
【０００６】
ＮＡＮＤ配列アーキテクチャのメモリセルは、所望の状態にプログラムすることができる。例えば、メモリセルの電荷蓄積ノードに電荷を印加したり、そこから電荷を除去したりして、セルをいくつかのプログラムされた状態のうちの１つに変えることができる。例えば、シングル・レベル・セル（ＳＬＣ）は、１または０という具合に２つの状態を表し得る。フラッシュ・メモリ・セルは、１１１１、０１１１、００１１、１０１１、１００１、０００１、０１０１、１１０１、１１００、０１００、００００、１０００、１０１０、００１０、０１１０、および１１１０など、２つ以上の状態を格納することもできる。かかるセルは、マルチ・レベル・セル（ＭＬＣ）と称されることもある。各セルは複数ビットなど複数の数字を表すことができるため、ＭＬＣは、メモリセルの数を増やさずに高密度メモリを製造することを可能にする。例えば、４桁を表すことのできるセルであれば、１６のプログラム状態を有することができる。
【０００７】
時間を経てフラッシュ・メモリ・セルでプログラミング、感知、および消去サイクルが実行されると、しきい値電圧（Ｖｔ）など、メモリセルの電荷蓄積ノードの蓄積電荷が変化することがあり、それによってメモリセルの感知エラーが発生し得る。すなわち、セルで実行された感知動作中のメモリセルの確定状態は、セルの目標プログラム状態以外の状態であり得る。メモリセルのＶｔの変化をトラッキングおよび／または補正する１つの手法としては、メモリセルにおける読み出しなどの感知動作時に基準セルを使用することを含み得る。ただし、基準セルを使用することにより、メモリ配列の領域が増え、配列におけるメモリセルの量が減り、かつ／またはメモリ装置と関連付けられた回路の量が増える場合がある。
【図面の簡単な説明】
【０００８】
【図１】本開示のいくつかの実施形態にかかる不揮発性メモリ配列の一部分の概略図である。
【図２Ａ】本開示のいくつかの実施形態にかかる、プログラムされたメモリセルと関連付けられたいくつかのしきい値電圧（Ｖｔ）分布を示す。
【図２Ｂ】本開示のいくつかの実施形態にかかる、プログラムされたメモリセルと関連付けられたいくつかのＶｔ分布を示す。
【図３】本開示のいくつかの実施形態にかかる、プログラムされたメモリセルと関連付けられたいくつかのＶｔ分布の変化と関連付けられたトラッキングゲインとエラーレートの表である。
【図４】本開示のいくつかの実施形態にかかるメモリ装置のブロック図を示す。
【図５】本開示のいくつかの実施形態にかかるメモリ装置のブロック図を示す。
【発明を実施するための形態】
【０００９】
本開示は、メモリ装置におけるしきい値電圧の変化に対応するための方法、装置、およびシステムを含む。いくつかの実施形態は、メモリセルの配列と、その配列に連結された感知回路を有する制御回路とを含む。制御回路は、メモリセルと関連付けられたしきい値電圧（Ｖｔ）の変化を、基準セルを使用せずに判断し、判断した変化に基づき、基準セルを使用せずに感知回路を調整するように構成されている。
【００１０】
本開示の実施形態を用いて、いくつかのメモリセルと関連付けられたしきい値電圧（Ｖｔ）の変化を、基準セルを使用せずに判断し、上記いくつかのメモリセルの状態を感知するのに使用される電圧を、上記判断されたＶｔ変化を基に、基準セルを使用せずに調整し、かつ／または、上記調整された電圧を使用して上記いくつかのメモリセルの状態を感知することができる。例えば、本開示の実施形態を用いて、シフトなど、メモリ装置におけるしきい値電圧の変化を、基準セルを使用せずにトラッキングおよび／または補正することができる。しきい値電圧の変化をトラッキングおよび／または補正することにより、信頼性の向上（例えばエラーレートの減少）などの便益がもたらされ、かつ／または、中でも特に、メモリ装置の使用寿命を延ばせるという点が大きい。
【００１１】
以下に示す本開示の「発明を実施するための形態」では、本開示の一部を形成する添付の図面を参照する。これらの図面には、本開示のいくつかの実施形態を実施し得る方法が例として示されている。これらの実施形態は、当業者が本開示の実施形態を実施できる程度に十分に詳しく記載されており、さらに他の実施形態が利用され得ることと、本開示の要旨を逸脱しない範囲で処理上の、電気的、および／または構造的変更が可能であることを理解すべきである。
【００１２】
本明細書で使用される「いくつかの」ものは、１つもしくは複数のもののことを言う。例えば、いくつかのメモリ装置は、１つもしくは複数のメモリ装置のことを言う。加えて、本明細書、特に図面において参照符号と併せて使用される指示子「Ｎ」および「Ｍ」は、いくつかのそのように指示された特徴が本開示のいくつかの実施形態に含まれ得ることを示す。
【００１３】
本明細書の図は、先頭の数字が図面番号に対応し、残りの数字が図面内の要素またはコンポーネントを特定する付番規則に従う。異なる図にまたがる同様の要素またはコンポーネントが、同じ数字を使用して特定され得る。例えば、１１０は図１における要素「１０」を参照し、同様の要素が図２では２１０として参照され得る。本明細書における各種実施形態に示す要素は、本開示のいくつかの追加実施形態を提供する目的で追加、交換、および／または除去できることが理解されよう。加えて、図に表された要素の比率および相対的な縮尺は、本開示の実施形態を図示するためのものであり、限定的な意味で受け取るべきでないという点も理解されよう。
【００１４】
図１は、本開示のいくつかの実施形態にかかる不揮発性メモリ配列（アレイ）１００の一部分の概略図である。図１の実施形態は、ＮＡＮＤアーキテクチャの不揮発性メモリを示す。ただし、本明細書に記載されている実施形態は、本実施例に限定されない。図１に示すとおり、メモリ配列１００は、ワードライン１０５−１…１０５Ｎなどのアクセスラインと、それに交差するローカル・ビット・ライン１０７−１、１０７−２、１０７−３…１０７Ｍなどのデータラインと、を含む。デジタル環境でアドレス指定しやすいように、ワードライン１０５−１…１０５Ｎの数と、ローカル・ビット・ライン１０７−１、１０７−２、１０７−３…１０７Ｍの数は、２５６本のワードライン×４，０９６本のビットラインなど、２の乗数であり得る。
【００１５】
メモリ配列（アレイ）１００は、ＮＡＮＤストリング１０９−１、１０９−２、１０９−３…１０９Ｍを含む。各ＮＡＮＤストリングは、不揮発性メモリセル１１１−１…１１１Ｎを含み、各々がそれぞれのワードライン１０５−１…１０５Ｎと通信可能に連結されている。各ＮＡＮＤストリング１０９−１、１０９−２、１０９−３…１０９Ｍの不揮発性メモリセル１１１−１…１１１Ｎは、電界効果トランジスタ（ＦＥＴ）１１３などのソース選択ゲート（ＳＧＳ）とＦＥＴ １１９などのドレイン選択ゲート（ＳＧＤ）との間で、ソースとドレインとが直列に接続されている。各ソース選択ゲート１１３が、それぞれのＮＡＮＤストリングを、ソース選択ライン１１７上の信号に応答して共通ソース１２３に選択的に連結するように構成されているのに対し、各ドレイン選択ゲート１１９は、それぞれのＮＡＮＤストリングを、ドレイン選択ライン１１５上の信号に応答してそれぞれのビットラインに選択的に連結するように構成されている。
【００１６】
図１に表された実施形態に示すとおり、ソース選択ゲート１１３のソースは、共通ソースライン１２３に接続されている。ソース選択ゲート１１３のドレインは、対応するＮＡＮＤストリング１０９−１のメモリセル１１１−１のソースに接続されている。ドレイン選択ゲート１１９のドレインは、ドレインコンタクト１２１−１で、対応するＮＡＮＤ文字列１０９−１のビットライン１０７−１に接続されている。ドレイン選択ゲート１１９のソースは、フローティングゲートトランジスタなど、対応するＮＡＮＤストリング１０９−１の最終メモリセル１１１−Ｎのドレインに接続されている。
【００１７】
当業者であれば、１０５−１…１０５−Ｎなど、選択したワードラインに連結されたセルのサブセットは、読み込むなど、グループとして一緒にプログラムおよび／または感知できるということが理解されよう。本明細書でこの後さらに説明するが、書き込み動作などのプログラミング動作は、その選択されたアクセスラインに連結された選択セルのしきい値電圧（Ｖｔ）を、所望のプログラム状態に対応する所望のプログラム電圧レベルまで上げるために、１６Ｖ〜２０Ｖなどいくつかのプログラムパルスを、選択したワードラインに印加することを含み得る。
【００１８】
読み出しまたはプログラム検証動作などの感知動作は、選択セルの状態を判断するために、その選択セルに連結されたビットラインの電圧および／または電流の変更を感知することを含み得る。例えば、選択セルの状態を感知することは、そのストリングの非選択セルと連結されたワードラインを、パス電圧「Ｖｐａｓｓ」など、非選択セルのしきい値電圧に依存しない導通状態にするのに十分ないくつかの電圧でバイアスしながら、読み出し電圧「Ｖｒｅａｄ」などいくつかの感知電圧を、選択したワードラインに印加することを含み得る。読み込みおよび／または検証中の選択セルに対応するビットラインを感知して、選択セルが、選択ワードラインに印加された特定の感知電圧に応答して導通するかどうかを判断することができる。例えば、選択セルの状態は、ビットラインの電流が特定の状態と関連付けられた特定の基準電流に達するワードライン電圧によって判断することができる。
【００１９】
選択セルの感知動作時に使用されたＶｒｅａｄなどの感知電圧は、選択セルの潜在的なＶｔに基づき得る。例えば、選択セルのプログラム状態のうちの１つと関連付けられたＶｔと関連付けられた電圧を、Ｖｒｅａｄとして使用することができる。本明細書でこの後さらに説明するが、選択セルのプログラム状態のうちの１つと関連付けられたＶｔと関連付けられた電圧は、例えば、平均Ｖｔ、Ｖｔ分布、および／またはＶｔ分布幅を含み得る。
【００２０】
当業者であれば、ＮＡＮＤストリングにおける選択メモリセルで実行される感知動作では、そのストリングの非選択メモリセルが導通状態となるようにバイアスされることが理解されよう。かかる感知動作では、そのストリングに対応するビットラインで感知された電流または電圧に基づいて選択セルの状態を判断することができる。例えば、ビットラインの電流が特定の量単位で変化するか、所与の時間後に特定レベルに達するかどうかに基づいて選択セルの状態を判断することができる。
【００２１】
選択セルが導通状態にあると、ストリングの一端にあるソース・ライン・コンタクトとストリングの他方端にあるビット・ライン・コンタクトとの間を電流が流れる。このように、選択セルを感知することと関連付けられた電流は、そのストリング内の他のセルの各々と、セルスタック間の拡散領域と、選択ランジスタとを通って伝達される。
【００２２】
図２Ａは、図１に示すメモリセル１１１−１…１１１−Ｎなど、本開示のいくつかの実施形態にかかる、プログラムされたメモリセルと関連付けられたいくつかのしきい値電圧（Ｖｔ）分布を示す。図２Ａに示す実施形態では、Ｖｔ分布２２５−０、２２５−１、２２５−２、および２２５−３が、４つのプログラム状態Ｌ０、Ｌ１、Ｌ２、およびＬ３のうちの１つにそれぞれプログラムされたメモリセルを表す。ただし、本開示の実施形態は特定数の状態にプログラムされたメモリセルに限定されず、例えば、メモリセルが４つ未満、あるいは４つより多くのプログラム状態にプログラムされてもよい。当業者であれば、プログラム状態Ｌ０、Ｌ１、Ｌ２、およびＬ３がいくつかの格納されたデータ数字を表せるということが理解されよう。例えば、状態Ｌ０は、データセルによって格納されたバイナリデータ「１１」を表すことができ、状態Ｌ１は、セルによって格納されたバイナリデータ「０１」を表すことができ、状態Ｌ２は、セルによって格納されたバイナリデータ「００」を表すことができ、状態Ｌ３は、セルによって格納されたバイナリデータ「１０」を表すことができる。
【００２３】
本開示のいくつかの実施形態では、セルのＶｔレベルを所望のレベルにまで上げることによってセルをプログラムするために、いくつかのプログラミング電圧パルスをメモリセルのコントロールゲートに印加することができる。例えば、図２Ａに示す実施形態では、プログラミング動作中に、プログラム状態Ｌ１にプログラムされるメモリセルのＶｔレベルが、Ｖｔ分布２２５−１と関連付けられたＶｔレベルに到達するまで上がる。プログラム状態Ｌ２にプログラムされるメモリセルのＶｔレベルは、Ｖｔ分布２２５−２と関連付けられたＶｔレベルに到達するまで上がる。プログラム状態Ｌ３にプログラムされるメモリセルのＶｔレベルは、Ｖｔ分布２２５−３と関連付けられたＶｔレベルに到達するまで上がる。
【００２４】
Ｖｔ分布は、いくつかのＶｔレベルを含み得る。Ｖｔ分布は、例えば他のＶｔレベルに混じって平均Ｖｔレベルを含み得る。平均Ｖｔレベルは、所与のＶｔ分布の予想Ｖｔレベルに対応し得る。いくつかの実施形態では、平均Ｖｔレベルが、その関連付けられたＶｔ分布のピークに対応し得る。例えば、ある特定のＶｔ分布の平均Ｖｔレベルは、特定のＶｔ分布に対応するプログラム状態にプログラムされたメモリセルの中で最も一般的なＶｔレベルを表し得る。ただし、本開示の実施形態はそれほど限定されておらず、例えば、その関連付けられたＶｔ分布が非対称である場合、平均Ｖｔレベルはその関連付けられたＶｔ分布のピークに対応しなくてもよい。
【００２５】
図２Ａに示す実施形態では、例えば、Ｖｔ分布２２５−０がＶｍｅａｎ０を含み、Ｖｔ分布２２５−１がＶｍｅａｎ１を含み、Ｖｔ分布２２５−２はＶｍｅａｎ２を含み、Ｖｔ分布２２５−３がＶｍｅａｎ３を含むなど、各々のＶｔ分布が平均Ｖｔレベルを含む。加えて、隣接するＶｔ分布と関連付けられた平均Ｖｔレベル間の電圧差が、図２Ａにおいて「ｄ」で示される。すなわちｄは、Ｖｍｅａｎ１とＶｍｅａｎ０との間の電圧差、Ｖｍｅａｎ２とＶｍｅａｎ１との間の電圧差、Ｖｍｅａｎ３とＶｍｅａｎ２との間の電圧差を表す。
【００２６】
Ｖｔ分布は、自らと関連付けられたＶｔ分布幅も有し得る。Ｖｔ分布幅は、特定のＶｔ分布と関連付けられた一定範囲のＶｔレベルに対応し得る。図２Ａに示す実施形態では、Ｖｔ分布幅σが、Ｖｔ分布２２５−０、２２５−１、２２５−２、および２２５−３と関連付けられている。Ｖｔ分布幅σは、特定のＶｔ分布の平均Ｖｔレベルの一標準偏差内のＶｔレベルの範囲に対応し得る。例えば、Ｖｔ分布幅σは、Ｖｔ分布２２５−０のＶｍｅａｎ０の一標準偏差内のＶｔレベルの範囲と、Ｖｔ分布２２５−１のＶｍｅａｎ１の一標準偏差内のＶｔレベルの範囲と、Ｖｔ分布２２５−２のＶｍｅａｎ２の一標準偏差内のＶｔレベルの範囲と、Ｖｔ分布２２５−３のＶｍｅａｎ３の一標準偏差内のＶｔレベルの範囲と、に対応し得る。ただし、本開示の実施形態はそれほど限定されておらず、他のＶｔ分布幅を含んでもよい。例えば、Ｖｔ分布幅が、ある特定のＶｔ分布と関連付けられたすべてのＶｔレベルの範囲に対応してもよい。
【００２７】
本開示のいくつかの実施形態では、図２Ａに示すＶｔ分布と関連付けられたプログラム状態にプログラムされたメモリセルの感知動作中に使用される感知電圧が、図２Ａに示すＶｔ分布に基づき得る。例えば、感知電圧は、Ｖｍｅａｎ０、Ｖｍｅａｎ１、Ｖｍｅａｎ２、および／またはＶｍｅａｎ３などの平均Ｖｔレベル、および／またはσなどのＶｔ分布幅と関連付けられたＶｔレベルなど、Ｖｔ分布と関連付けられたＶｔレベルであり得る。
【００２８】
図２Ａに示すＶｔ分布と関連付けられたプログラム状態にプログラムされたメモリセルの感知動作は、エラー比率など、感知状態と関連付けられたエラーレートを有し得る。すなわち、メモリセルの感知状態は、セルのプログラム状態以外の状態であり得る。エラーレート、例えば、メモリセルの状態が感知される回数の合計に対する、メモリセルの感知状態がプログラム状態以外の状態である回数の比は、次式によって求めることができる。
Ｑ（（ｄ／２）／σ）
式中、Ｑは標準的なガウス分布の裾確率である。
【００２９】
図２Ｂは、図１に示すメモリセル１１１−１…１１１−Ｎなど、本開示のいくつかの実施形態にかかる、プログラムされたメモリセルと関連付けられたいくつかのＶｔ分布を示す。図２Ｂに示す実施形態では、Ｖｔ分布２２７−０、２２７−１、２２７−２、および２２７−３が、図２Ａとの関連で先述した方法に類似した方法で４つのプログラム状態Ｌ０、Ｌ１、Ｌ２、およびＬ３のうちの１つにそれぞれプログラムされたメモリセルを表し、これらのメモリセルは、さらにいくつかのプログラミング、感知、および／または消去サイクルも経ている。さらなるプログラミング、感知、および／または消去サイクルにより、メモリセルのフローティングゲートに対する蓄積電荷が変化することがあり、その結果、シフトなど、図２Ｂに示すようなＶｔ分布の変化が発生し得る。すなわち、さらなるプログラミング、感知、および／または消去サイクルにより、Ｖｔ分布２２５−０がＶｔ分布２２７−０に、Ｖｔ分布２２５−１がＶｔ分布２２７−１に、Ｖｔ分布２２５−２がＶｔ分布２２７−２に、Ｖｔ分布２２５−３がＶｔ分布２２７−３に変化し得る。
【００３０】
図２Ｂに示すとおり、Ｖｔ分布の変化により、Ｖｔ分布と関連付けられたＶｔレベルが変化し得る。例えば、Ｖｔ分布の変化により、Ｖｔ分布と関連付けられた平均Ｖｔレベルが変化し得る。平均Ｖｔレベルの変化は、図２Ｂにおいて「Δ」で示される。すなわちΔは、Ｖｔ分布２２５−０からＶｔ分布２２７−０、Ｖｔ分布２２５−１からＶｔ分布２２７−１、Ｖｔ分布２２５−２からＶｔ分布２２７−２、およびＶｔ分布２２５−３からＶｔ分布２２７−３への変化によってそれぞれ生じるＶｍｅａｎ０、Ｖｍｅａｎ１、Ｖｍｅａｎ２、およびＶｍｅａｎ３の変化を示す。
【００３１】
図２Ｂに示すとおり、Ｖｔ分布の変化により、Ｖｔ分布と関連付けられたＶｔ分布幅も変化し得る。例えば、Ｖｔ分布の変化により、Ｖｔ分布幅σが広がるなどの変化が生じ得る。
【００３２】
Ｖｔ分布と関連付けられたＶｔレベルおよび／またはＶｔ分布幅の変化の規模など、Ｖｔ分布の変化の規模は、Ｖｔ分布と関連付けられたメモリセルで実行されたプログラミング、感知、および／または消去サイクルの回数に依存し得る。Ｖｔ分布の変化の規模は、サイクル実行中のメモリセルの温度にも依存し得る。例えば、Ｖｔ分布の変化の規模は、メモリセルで実行されたサイクルの回数が増えるにつれて、および／またはサイクル実行中のメモリセルの温度が上がるにつれて増大し得る。
【００３３】
図２Ｂに示すＶｔ分布の変化など、Ｖｔ分布が変化（シフトなど）すると、Ｖｔ分布の変化がトラッキングおよび／または補正されなければ、Ｖｔ分布と関連付けられたメモリセルの感知エラーが生じ得る。すなわち、Ｖｔ分布の変化がトラッキングおよび／または補正されないと、Ｖｔ分布と関連付けられたメモリセルの感知状態は、セルのプログラム状態以外の状態であり得る。例えば、プログラム状態Ｌ１にプログラムされたメモリセルの感知状態は、プログラム状態Ｌ２であり得る。
【００３４】
変化が生じたＶｔ分布と関連付けられたメモリセルの感知動作のエラーレートは、次式によって求めることができる：
Ｑ（（（ｄ／２）−Δ）／σ）
式中、Ｑは標準的なガウス分布の裾確率であり、ｄ、Δ、およびσは図２Ｂと関連付けられたｄ、Δ、およびσである。このエラーレートは、メモリセルの状態が感知される回数の合計に対する、Ｖｔ分布の変化のためにメモリセルの感知状態がセルのプログラム状態以外の状態である回数の比を表し得る。加えて、変化が生じたＶｔ分布と関連付けられたトラッキングゲインは、次式によって求めることができる。
２０×ｌｏｇ１０（（ｄ／２）／（（ｄ／２）−Δ））
式中、ｄは図２Ａと関連付けられたｄであり、Δは図２Ｂと関連付けられたΔである。トラッキングゲインを使用して、Ｖｔ分布の変化のために感知状態がセルのプログラム状態でないメモリセルの数を判断することができる。したがって、Ｖｔ分布の変化と関連付けられた平均ＶｔレベルΔの変化が大きく、かつ／または、Ｖｔ分布の変化と関連付けられたＶｔ分布幅σが大きいと、変化したＶｔ分布と関連付けられたメモリセルの感知動作のエラーレートが大きくなり、かつ／または、セルのプログラム状態でない感知状態を有する変化したＶｔ分布と関連付けられたメモリセルの数が大きくなることがある。
【００３５】
図３は、本開示のいくつかの実施形態にかかる、プログラムされたメモリセルと関連付けられたいくつかのＶｔ分布の変化（シフトなど）と関連付けられたトラッキングゲインおよびエラーレート（エラー率など）の表３００である。メモリセルは、図２Ａとの関連で先述した方法に類似した方法で４つのプログラム状態Ｌ０、Ｌ１、Ｌ２、およびＬ３のうちの１つにプログラムされ、Ｖｔ分布と関連付けられたＶｔレベルなどのＶｔ分布は、２０ミリボルト（ｍＶ）単位で増加し、隣接する平均Ｖｔレベル間の電圧差（ｄなど）は１６００ｍＶに保たれた。各々のＶｔ分布と関連付けられたトラッキングゲインおよびエラーレートは、図２Ｂとの関連で先述した式を用いて判断された。
【００３６】
各々のＶｔ分布と関連付けられたエラーレートは、Ｖｔ分布の変化がトラッキングおよび／または補正されない場合のエラーレートを表し得る。Ｖｔ分布の変化をトラッキングおよび／または補正しないと、メモリセルの感知エラーが生じ得る。各々のＶｔ分布と関連付けられたトラッキングゲインは、Ｖｔ分布の変化をトラッキングおよび／または補正することによって得られる潜在的な便益を表し得る。例えば、トラッキングゲインは、本開示のいくつかの実施形態に従ってＶｔ分布の変化をトラッキングおよび／または補正することによってメモリセルの感知エラーがどの程度減らせるかを表し得る。
【００３７】
表３００に示すとおり、Ｖｔ分布の変化が大きくなるにつれて、トラッキングゲインとエラーレートが増す。例えば、６０ｍＶのＶｔ分布の変化と関連付けられたトラッキングゲインおよびエラーレートはそれぞれ０．６７７ｄＢおよび３．０Ｅ−１７であり、８０ｍＶのＶｔ分布の変化と関連付けられたトラッキングゲインおよびエラーレートはそれぞれ０．９１５ｄＢと２．０Ｅ−１５であった。ただし、エラー訂正コード（ＥＣＣ）デコーダは、１．０Ｅ−１５以下のエラーレートをしか修正できず、例えば、エラーレートが１．０Ｅ−１５を超える場合にはエラー訂正動作が失敗することがある。したがって、ＥＣＣデコーダは、８０ｍＶ以上のＶｔ分布の変化をトラッキングおよび／または補正できない場合がある。
【００３８】
図４は、本開示のいくつかの実施形態にかかるメモリ装置４００のブロック図を示す。図４に示すとおり、メモリ装置４００はメモリ配列４４０を含む。メモリ配列４４０は、例えば図１との関連で先述したメモリ配列１００であり得る。メモリ配列４４０は、例えば、シングルレベル・メモリ・セル（ＳＬＣ）および／または４つのプログラム状態を格納できるマルチレベル・メモリ・セル（ＭＬＣ）を含み得る。ただし、実施形態はそれほど限定されておらず、他のＭＬＣを含み得る。いくつかの実施形態では、メモリ配列４４０がいかなる基準メモリセルも含まないことがあり、例えば、メモリ配列４４０がデータメモリセルのみ含み得る。
【００３９】
いくつかの実施形態では、メモリ装置４００がハード感知動作を実行することができる。すなわち、メモリ配列４４０のメモリセルのＶｔに変化がなければ、メモリ配列４４０は、感知したＶｔを制御回路４４２に出力することなく、そのＶｔを使用してメモリ配列４４０のメモリセルの状態を判断することができる。
【００４０】
図４に示すとおり、メモリ装置４００は、メモリ配列４４０に連結された制御回路４４２も含む。制御回路４４２は、感知回路４４４とエラー訂正コード（ＥＣＣ）デコーダ４４６を含む。制御回路４４２は、メモリ配列４４０のメモリセルと関連付けられたしきい値電圧（Ｖｔ）（Ｖｔ分布、平均ＶｔレベルなどのＶｔレベル、および／またはＶｔ分布幅など）の変化を、基準セルを使用せずに判断することができる。制御回路４４２はその後、感知回路４４４によって使用される電圧を調整するなど、感知回路４４４を調整して、判断されたＶｔ変化に基づき、基準セルを使用せずにメモリセルの状態を感知することができる。感知回路４４４はその後、調整されたＶｔを使用して、メモリ配列４４０のメモリセルの状態を感知することができる。すなわち、制御回路４４２は、メモリ配列４４０のメモリセルにおけるＶｔの変化を、基準セルを使用せずにトラッキングおよび／または補正することができる。
【００４１】
例えば、感知回路４４４は、第１の電圧を使用してメモリセルの状態を感知し、特定のプログラム状態にプログラムされたセルを感知することができる。ＥＣＣデコーダ４４６はその後、その感知状態に対してエラー訂正動作を実行することができる。エラー訂正動作が失敗した場合、感知回路４４４は、第１の電圧とは異なる電圧など、第２の電圧を使用してメモリセルの状態を感知し、特定のプログラム状態にプログラムされたセルを感知することができる。ＥＣＣデコーダ４４６は、第２の電圧を使用して感知した状態に対してエラー訂正動作を実行することができ、このエラー訂正動作も失敗した場合、感知回路４４４は、第１および第２の電圧とは異なる電圧など、第３の電圧を使用してメモリセルの状態を感知し、特定のプログラム状態にプログラムされたセルを感知することができる。このプロセスは、正常なエラー訂正動作など、失敗しないエラー訂正動作が行われるまで継続することができる。感知回路４４４は、例えば、第１の電圧を使用して感知した状態に対して実行されたエラー訂正動作が失敗した場合に限り、第２の電圧を使用してメモリセルの状態を感知することができる。
【００４２】
いくつかの実施形態では、メモリ装置４００がテストモードのときに、前の段落に記載されているプロセスを実行することができる。テストモードは、例えば、エラー訂正動作（前の段落に記載されているプロセスが開始する前に発生したエラー訂正動作の失敗など）の初回の失敗によってトリガーされ得る。
【００４３】
いくつかの実施形態では、制御回路４４２が、メモリセルの状態を感知するのに使用される電圧を、特定の電圧量だけ増減することができる。例えば、第２の電圧が第１の電圧よりも２０ｍＶ大きく、第３の電圧が第２の電圧よりも２０ｍＶ大きくてもよい。ただし、本開示の実施形態は１つの電圧量に限定されず、例えば、増減する電圧量が２０ｍＶ以外であっても、かつ／または各々の電圧の増減量が異なっていてもよい。いくつかの実施形態では、電圧の増減量が、メモリセルで以前に実行されたプログラミング、感知、および／または消去のサイクルの回数、および／またはメモリセルの存続期間に依存し得る。電圧量は、例えば、以前に実行されたプログラミング、感知、および／または消去のサイクルの回数が増えるにつれて増加したり、メモリセルの存続期間が長くなるにつれて減少したりし得る。
【００４４】
加えて、正常なエラー訂正動作が行われる前に使用される電圧の数は、電圧が増大する特定の単位量に依存し得る。例えば、正常なエラー訂正動作が行われる前に使用される電圧の数は、電圧が増大する特定の単位量が減るにつれて増加し得る。さらに、いくつかの実施形態では、感知回路４４４がわずか１０個の異なる電圧しか使用しない場合がある。
【００４５】
ＥＣＣデコーダ４４６が感知状態と関連付けられたエラーを訂正できない場合には、エラー訂正動作が失敗し得る。ＥＣＣデコーダ４４６が、例えば第１の電圧を使用して感知した状態と関連付けられたエラーを訂正できない場合、第１の電圧を使用して感知した状態に対して実行されるエラー訂正動作は失敗し得る。感知状態と関連付けられたエラーの数がＥＣＣデコーダ４４６の訂正能力を超えると、ＥＣＣデコーダ４４６は感知状態と関連付けられたエラーを訂正できない場合がある。ＥＣＣデコーダ４４６の訂正能力は、例えば１２個のビットエラーであり得る。
【００４６】
いくつかの実施形態では、第１の電圧が、初回のプログラミング動作と関連付けられた電圧など、事前に設定された電圧であり得る。いくつかの実施形態では、第１の電圧が、制御回路４４２によってエラー訂正動作が失敗する可能性が最も低いと判断された電圧であり得る。エラー訂正動作が失敗する可能性が最も低いと判断された電圧を使用することにより、感知回路４４４とＥＣＣデコーダ４４６とによってそれぞれ実行される感知動作とエラー訂正動作とを減らすことができる。
【００４７】
制御回路４４２は、特定のプログラム状態にプログラムされた一定量のメモリセル、および／またはそのメモリセルで以前に実行されたプログラミングおよび感知動作の量を使用して、エラー訂正動作が失敗する可能性が最も低い電圧を判断することができる。例えば、特定のプログラム状態にプログラムされた一定量のメモリセル、および／またはそのメモリセルで以前に実行されたプログラミングおよび感知動作の量は、エラー訂正動作が失敗する可能性が最も低い電圧を判断するためのアルゴリズムで入力され得る。このアルゴリズムは、制御回路４４２にあるファームウェア（図４に図示せず）で実装することができる。あるいは、このアルゴリズムは、ハードウェアおよび／またはソフトウェアで実装することができる。
【００４８】
４つのプログラム状態を格納できるＭＬＣをメモリ配列４４０が含むいくつかの実施形態では、感知回路４４４が、第１のプログラム状態を感知するために第１の電圧を使用し、第２のプログラム状態を感知するために第２の電圧を使用して、メモリセルの状態を感知することができる。第１および第２のプログラム状態は、例えば、それぞれ図２Ａおよび図２Ｂとの関連で先述したＬ１およびＬ２であり得る。ＥＣＣデコーダ４４６はその後、その感知状態に対してエラー訂正動作を実行することができる。エラー訂正動作が失敗した場合、感知回路４４４は、第３の電圧（第１の電圧と異なる電圧など）を、第１のプログラム状態を感知するための電圧として使用し、第４の電圧（第２の電圧と異なる電圧など）を、第２のプログラム状態を感知するための電圧として使用して、メモリセルの状態を感知することができる。ＥＣＣデコーダ４４６は、第３の電圧と第４の電圧とを使用して感知した状態に対してエラー訂正動作を実行することができ、このエラー訂正動作も失敗した場合、感知回路４４４は、第５の電圧（第１および第３の電圧と異なる電圧など）を、第１のプログラム状態を感知するための電圧として使用し、第６の電圧（第２および第４の電圧と異なる電圧など）を、第２のプログラム状態を感知するための電圧として使用して、メモリセルの状態を感知することができる。このプロセスは、正常なエラー訂正動作など、失敗しないエラー訂正動作が行われるまで継続され得る。感知回路４４４は、例えば、第１および第２の電圧を使用して感知した状態に対して実行されたエラー訂正動作が失敗した場合に限り、第３および第４の電圧を使用してメモリセルの状態を感知することができる。さらに、本明細書で先述したとおり、ＥＣＣデコーダ４４６が感知状態と関連付けられたエラーを訂正できない場合には、エラー訂正動作が失敗し得る。
【００４９】
前の段落に記載されているプロセスは、メモリ装置４００がテストモードのときに実行することができる。加えて、電圧は特定の電圧量単位で増減し得る。例えば、第３の電圧が第１の電圧よりも２０ｍＶ大きく、第５の電圧が第３の電圧よりも２０ｍＶ大きくてもよい。ただし、本開示の実施形態は１つの電圧量に限定されず、例えば、増減する電圧量が２０ｍＶ以外であっても、かつ／または各々の電圧の増減量が異なっていてもよい。加えて、本明細書で先述したとおり、電圧の増減量は、メモリセルで以前に実行されたプログラミング、感知、および／または消去サイクルの回数に依存し得る。さらに、本明細書で先述したとおり、正常なエラー訂正動作が発生する前に使用された電圧の数は、電圧が増大する特定の単位量に依存し得る。
【００５０】
いくつかの実施形態では、第１および第２の電圧が、初回のプログラミング動作と関連付けられた電圧など、事前に設定された電圧であり得る。いくつかの実施形態では、第１および第２の電圧が、制御回路４４２によってエラー訂正動作が失敗する可能性が最も低いと判断された電圧であり得る。本明細書で先述したとおり、制御回路４４２は、第１のプログラム状態および／または第２のプログラム状態など特定のプログラム状態にプログラムされた一定量のメモリセル、および／またはそのメモリセルで以前に実行されたプログラミングおよび感知動作の量を使用して、エラー訂正動作が失敗する可能性が最も低い電圧を判断することができる。
【００５１】
メモリセルのＶｔの変化を追跡および／または補正するこれまでのいくつかの手法は、メモリセルにおける読み出しなどの感知動作時に基準セルを使用することを含み得る。ただし、基準セルを使用することにより、メモリ配列の領域が増加し、配列におけるメモリセルの量が減少し、かつ／またはメモリ装置と関連付けられた回路の量が増加し得る。対照的に、本開示のいくつかの実施形態に従って、メモリセルにおけるＶｔの変化を、例えば基準セルを使用せずにトラッキングおよび／または補正することにより、メモリ配列の領域を減らし、配列におけるメモリセルの量を増やし、かつ／またはメモリ装置と関連付けられた回路の量を減らすことができる。
【００５２】
図４に示す実施形態は、本開示の実施形態が曖昧になるのを避けるために図示されていない追加回路を含み得る。例えば、メモリ装置４００は、Ｉ／Ｏコネクタを通じてＩ／Ｏ回路へと提供されるアドレス信号をラッチするためのアドレス回路を含み得る。アドレス信号は、行デコーダと列デコーダとによって受信および解読され、メモリ配列４４０にアクセスすることができる。当業者であれば、アドレス入力コネクタの数がメモリ装置４００および／またはメモリ配列４４０の密度と構造とに依存し得ることが理解されよう。
【００５３】
図５は、本開示のいくつかの実施形態にかかるメモリ装置５００のブロック図を示す。図５に示すとおり、メモリ装置５００はメモリ配列５４０を含む。メモリ配列５４０は、例えば図１との関連で先述したメモリ配列１００であり得る。メモリ配列５４０は、８または１６のプログラム状態を格納できるＭＬＣなどを含み得る。ただし、実施形態はそれほど限定されておらず、他のタイプのＭＬＣおよび／またはＳＬＣも含み得る。いくつかの実施形態では、メモリ配列５４０がいかなる基準メモリセルも含まないことがあり、例えば、メモリ配列５４０がデータメモリセルのみ含み得る。
【００５４】
いくつかの実施形態では、メモリ装置５００がソフト感知動作を実行することができる。例えば、感知したＶｔはメモリ配列５４０から制御回路５４２に出力され、制御回路５４２は、感知したＶｔを使用してメモリ配列５４０にあるメモリセルの状態を判断することができる。ソフト感知動作では、感知状態の数が、メモリ配列５４０にあるメモリセルによって格納される状態の数より大きい。例えば、メモリ配列５４０が１６のプログラム状態を格納できるＭＬＣを含む実施形態では、ソフト感知動作が１２８の感知状態ということになり得る。ソフト感知動作は、信頼性情報など、メモリセルの状態に関する情報をハード感知動作よりも多く提供することができる。ソフト感知動作から取得した情報は、本明細書でさらに説明するとおり、最小２乗平均誤差（ＭＭＳＥ）アルゴリズムなどのアルゴリズムで入力することができる。
【００５５】
図５に示すとおり、メモリ装置５００は、メモリ配列５４２に連結された制御回路５４０も含む。制御回路５４２は感知回路５４４を含む。制御回路５４２は、メモリ配列５４０のメモリセルと関連付けられたＶｔ（Ｖｔ分布、平均ＶｔレベルなどのＶｔレベル、および／またはＶｔ分布幅など）の変化を、基準セルを使用せずに判断することができる。制御回路５４２はその後、感知回路５４４によって使用される電圧を調整するなど、感知回路５４４を調整して、判断されたＶｔ変化に基づき、基準セルを使用せずにメモリセルの状態を感知することができる。感知回路５４４はその後、調整されたＶｔを使用して、メモリ配列５４０のメモリセルの状態を感知することができる。すなわち制御回路５４２は、メモリ配列５４０のメモリセルにおけるＶｔの変化を、基準セルを使用せずにトラッキングおよび／または補正することができる。
【００５６】
例えば、感知回路５４４は、Ｖｔ分布、平均ＶｔレベルなどのＶｔレベル、および／またはＶｔ分布幅など、メモリ配列５４０のメモリセルと関連付けられたＶｔを感知することができる。制御回路５４２はその後、感知したＶｔを使用して、それらのメモリセルと関連付けられたいくつかのプログラム状態に対応するいくつかの電圧を判断することができる。判断された各々の電圧は、そのいくつかのプログラム状態のそれぞれに対応する。例えば、制御回路５４２は、感知したＶｔを使用して、いくつかの平均Ｖｔレベル、Ｖｔ分布、および／またはＶｔ分布幅を判断することができる。各々の平均Ｖｔレベル、Ｖｔ分布、および／またはＶｔ分布幅は、そのいくつかのプログラム状態のそれぞれに対応する。制御回路５４２はその後、判断された平均Ｖｔレベル、Ｖｔ分布、および／またはＶｔ分布幅を使用して、プログラム状態の数に対応する電圧の数を判断することができ、感知回路５４４はその後、判断された電圧を使用してメモリセルの状態を感知することができる。あるいは、制御回路５４２は、判断されたこれらの平均Ｖｔレベル、Ｖｔ分布、および／またはＶｔ分布幅を、感知したＶｔレベルと共に、ソフトＥＣＣデコーダ（図５に図示せず）などのＥＣＣデコーダに出力することができる。これにより、信頼性情報など、メモリセルの状態に関する情報をより多く提供することができ、結果的に処理上の利得を増やすことができる。
【００５７】
いくつかの実施形態では、感知したＶｔを、メモリセルと関連付けられたプログラム状態の数に対応する電圧の数を判断するためのアルゴリズムで入力することができる。このアルゴリズムは、制御回路５４２にあるファームウェア（図５に図示せず）で実装することができる。あるいは、このアルゴリズムは、ハードウェアおよび／またはソフトウェアで実装することができる。このアルゴリズムは、例えば、最小２乗平均誤差（ＭＭＳＥ）アルゴリズムであり得る。ただし、実施形態はそれほど限定されておらず、プログラム状態の数に対応する電圧の数を判断できる任意のアルゴリズムを含み得る。
【００５８】
プログラム状態の数に対応する電圧の数を判断できるＭＭＳＥアルゴリズムは、初期化と何度かの繰り返しとを含み得る。初期化は次のステップを含み得る。
ｓｅｔ  ｘ０＝０  Ｖｏｌｔｓ，ｘＭ＝５  Ｖｏｌｔｓ；
ｓｅｔ  ｙｍ，ｍ＝１…Ｍ
Ｍは、メモリセルと関連付けられたプログラム状態の数であり、ｙｍは、各プログラム状態に対応する平均ＶｔレベルなどのＶｔレベルである。例えば、メモリセルが、８つのプログラム状態を格納できるＭＬＣである場合、Ｍは８であり、８つのｙｍ値は、これら８つのプログラム状態に対応する平均Ｖｔレベルなど８つのＶｔレベルである。
【００５９】
ＭＭＳＥアルゴリズムの繰り返しは、次のステップを含み得る。
0005413697.tif 000002
この繰り返しにおいて、ｙｍは、判断された平均Ｖｔレベルなど、判断されたＶｔレベルであり、ｘｍは、決定領域の境界など、２つのＶｔ分布間の境界Ｖｔである。Ｓｍは、２つの隣接するＶｔ間の領域など、判断されたＶｔレベルｙｍの決定領域であり、Ｅ［Ｓｍ］は、決定領域ＳｍのＶｔレベルの期待される平均値である。加えて、ｔは繰り返しインデックスであり、例えば第１の繰り返しであればｔ＝１、第２の繰り返しであればｔ＝２である。
【００６０】
したがって、ＭＭＳＥアルゴリズムの入力は、配列５４０にあるメモリセルと関連付けられた感知Ｖｔであり、ＭＭＳＥアルゴリズムの出力は、判断された平均Ｖｔレベルｙｍおよび境界Ｖｔ  ｘｍなど、判断されたＶｔレベルである。各々の繰り返し中に、感知Ｖｔは境界Ｖｔとの比較に基づいて決定領域Ｓｍに区切られ、判断されたＶｔレベルと境界Ｖｔはその区切りに基づいて更新される。
【００６１】
さらに、Δは、判断された平均Ｖｔレベルｙｍなど、２つの連続する判断されたＶｔレベル間の差を表し、例えば、Δは２つの連続する繰り返しの結果間の類似度である。２つの連続する判断されたＶｔレベル間の差が特定量εを超えない場合、例えば、２つの連続する判断されたＶｔレベルが十分に類似している場合には、アルゴリズムがそれ以上繰り返されず、そのアルゴリズムは終了する。ただし、２つの連続する判断されたＶｔレベル間の相違が特定量εを超える場合、例えば、２つの連続する判断されたＶｔレベルが十分に類似していない場合には、アルゴリズムがさらに繰り返される。すなわち、２つの連続する判断されたＶｔレベル間の差が特定量εを下回るまで、アルゴリズムは繰り返される。メモリセルと関連付けられたＶｔの変化はトラッキングされており、例えば、２つの連続する判断されたＶｔレベル間の差が特定量εを超えなければ、それらのメモリセルと関連付けられたプログラム状態に対応するＶｔが決定される。
【００６２】
メモリセルのＶｔの変化を追跡および／または補正するこれまでのいくつかの手法は、メモリセルにおける読み出しなどの感知動作時に基準セルを使用することを含み得る。ただし、基準セルを使用することにより、メモリ配列の領域が増加し、配列におけるメモリセルの量が減少し、かつ／またはメモリ装置と関連付けられた回路の量が増加し得る。対照的に、本開示のいくつかの実施形態に従って、メモリセルにおけるＶｔの変化を、例えば基準セルを使用せずにトラッキングおよび／または補正すると、メモリ配列の領域を減らし、配列におけるメモリセルの量を増やし、かつ／またはメモリ装置と関連付けられた回路の量を減らすことができる。
【００６３】
図５に示す実施形態は、本開示の実施形態が曖昧になるのを避けるために図示されていない追加回路を含み得る。例えば、メモリ装置５００は、Ｉ／Ｏコネクタを通じてＩ／Ｏ回路へと提供されるアドレス信号をラッチするためのアドレス回路を含み得る。アドレス信号は、行デコーダと列デコーダによって受信および解読され、メモリ配列５４０にアクセスすることができる。当業者であれば、アドレス入力コネクタの数がメモリ装置５００および／またはメモリ配列５４０の密度と構造とに依存し得ることが理解されよう。
【００６４】
結論
本開示は、メモリ装置におけるしきい値電圧の変化に対応するための方法、装置、およびシステムを含む。いくつかの実施形態は、メモリセルの配列と、その配列に連結された感知回路を有する制御回路とを含む。制御回路は、メモリセルと関連付けられたしきい値電圧（Ｖｔ）の変化を、基準セルを使用せずに判断し、判断した変化に基づき、基準セルを使用せずに感知回路を調整するように構成されている。
【００６５】
具体的な実施形態を本明細書に例示および記載してきたが、同じ結果を達成すると考えられる装置であれば、示された具体的な実施形態を代用し得るということは、当業者であれば理解されよう。本開示は、本開示のいくつかの実施形態の代替例または変形例を網羅することを意図している。上記説明は例示目的で成されたものであり、制限目的ではないということを理解されたい。上記説明を再検討してみれば、上記実施形態と、本明細書に特に記載されていない他の実施形態との組み合わせが当業者にとって明らかであろう。本開示のいくつかの実施形態の範囲は、上記構造および方法が使用される他の用途を含む。したがって、本開示のいくつかの実施形態の範囲は、添付の請求項を参照した上で、かかる請求項の権利範囲が及ぶすべての均等物と併せて判断されるべきである。
【００６６】
前述の「発明を実施するための形態」では、本開示を簡略化するために、いくつかの特徴が単一の実施形態にまとめられていた。この開示された方法は、本開示の開示された実施形態が、各請求項で明示的に記載されている以上の特徴を用いる必要があるという意図を反映しているものと解釈されるべきではない。むしろ、以下の請求項に反映されているとおり、発明の主題が用いる特徴は、開示された単一の実施形態のすべての特徴よりも少ない。したがって、以下の請求項は、本明細書によって「発明を実施するための形態」に組み込まれ、各請求項は別個の実施形態として自立する。
【図１】
0005413697.tif 000003
【図２Ａ】
0005413697.tif 000004
【図２Ｂ】
0005413697.tif 000005
【図３】
0005413697.tif 000006
【図４】
0005413697.tif 000007
【図５】
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