(57)【特許請求の範囲】
【請求項１】
半導体ウェハのダイシングラインに微細なホールトレンチを多数形成し、熱処理することより形成されるＳＯＮ構造の空洞上の半導体層の凹部をアライメントマークとして用いることを特徴とする半導体装置の製造方法。
【請求項２】
前記熱処理が、１０００℃を超える高温で減圧もしくは常圧雰囲気で行なわれることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
ＳＯＮ構造を有する半導体装置の製造方法において、半導体ウェハのチップ形成領域に第１ＳＯＮ構造、ダイシングラインに第２ＳＯＮ構造をそれぞれ形成し、前記第２ＳＯＮ構造の空洞上の半導体層の凹部をアライメントマークとして用いることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＳＯＮ（Ｓｉｌｉｃｏｎ−Ｏｎ−Ｎｏｔｈｉｎｇ）構造の半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置を製造する場合にフォトリソグラフィー工程がある。その場合、半導体基板であるシリコンウェハの表面に形成した凹部のアライメントマークを用いてパターニング時の位置合わせが行なわれている。
【０００３】
図６は、ＳＯＮ構造を有する半導体装置の製造方法を示す工程図であり、同図（ａ）〜同図（ｃ）は工程順に示した要部製造工程断面図である。
同図（ａ）において、シリコンウェハ５１にＳＯＮ構造を形成するために、微細なホールトレンチ５２を形成する。ダイシングライン上にはホールトレンチ５２より大きな凹部５３を形成する。この凹部５３の開口部５５の平面サイズは、例えば、幅Ｗが１０μｍ程度であり、その深さＰは１０μｍ程度と深い。
【０００４】
つぎに、同図（ｂ）において、高温減圧で水素雰囲気中でシリコンウェハ５１を熱処理して、ホールトレンチ５２を繋げて一つの空洞５６にする。この空洞５６と空洞５６上を塞ぐシリコン層（トップシリコン層５７と呼ばれている）でＳＯＮ構造５８が形成される。
【０００５】
つぎに、同図（ｃ）において、トップシリコン層５７を含むシリコンウェハ５１上にエピタキシャル成長によるエピタキシャ成長層５９を形成する。続いて、このエピタキシャル成長層５９の凹部６０をアライメントマーク６１として用いてパターニングを行い、このエピタキシャル成長層５９に図示しない各種拡散層を形成する。ＳＯＮ構造５８の空洞５６上のエピタキシャル成長層５９に形成される素子としては、例えば、圧力センサなどである。
【０００６】
また、特許文献１では、シリコン基板にエピタキシャル成長層を形成したとき、シリコン基板に形成したトレンチのアライメントマークはエピタキシャル成長層で埋まってしまう。このエピタキシャル成長層を除去してアライメンマークを露出させて再度使用することが記載されている。
【０００７】
また、特許文献２では、ＳＯＮ構造の形成方法やそれを用いた半導体装置が記載されている。
また、非特許文献１では、ＳＯＮ構造の上にトランジスタを形成し、ＳＯＮ構造を分離層の一部として利用することが記載されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平９−２４６１５９号公報
【特許文献２】特開２００７−２７３９９３号公報
【非特許文献】
【０００９】
【非特許文献１】電子情報通信学会技術研究報告書、電子デバイス  １０２（１７５）ｐｐ．９９−１０４、２００２年６月２４日発行
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかし、前記の図６（ｂ）に示すように、高温減圧、水素雰囲気中で熱処理してチップ形成領域にＳＯＮ構造５８を形成し後、Ａ部で示すように、凹部５５の形状（パターン形状）に崩れが生じる。この崩れはエピタキシャル成長後にも反映されて、凹部６０のアライメントマーク６１（エピタキシャル成長後の凹部６０）のパターン形状の崩れる。そうすると、図６（ｃ）のエピタキシャル成長層５９に形成される各種拡散層などのパターニングで高精度の位置合わせが困難になる。
【００１１】
また、図６（ｃ）の凹部６０の深さＱが１０μｍ程度と深いために、図７に示すように、フォトリソグラフィー工程で使用したレジスト６２が凹部６０に残留したり、また、プロセス途中で発生するゴミ（酸化膜片やポリシリコン片）などが凹部に残留し易くなる。このレジスト６２やゴミの残留があると、その後の高温処理によりプロセスライン（例えば、高温拡散炉などを用いる拡散ラインなど）が汚染され、汚染されたプロセスラインで製造した半導体装置が特性劣化を招いたり、信頼性を低下させたりする。
【００１２】
また、前記の特許文献１と特許文献２および非特許文献１では、ＳＯＮ構造上のトップシリコン層の段差をアライメントマークとして用いることについては記載されていない。
この発明の目的は、前記の課題を解決して、ＳＯＮ構造の半導体装置において、フォトリソグラフィー工程で高精度の位置合わせができ、プロセスラインの汚染を防止することができて、素子特性の劣化が防止され、信頼性の高い半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１３】
前記の目的を達成するために、特許請求の範囲の請求項１に記載の発明によれば、半導体ウェハのダイシングラインに微細なホールトレンチを多数形成し、熱処理することより形成されるＳＯＮ構造の空洞上の半導体層の凹部をアライメントマークとして用いる半導体装置の製造方法とする。
【００１４】
また、特許請求の範囲の請求項２記載の発明によれば、請求項１に記載の発明において、前記熱処理が、１０００℃を超える高温で減圧もしくは常圧雰囲気で行なわれるとよい。
【００１５】
また、特許請求の範囲の請求項３記載の発明によれば、ＳＯＮ構造を有する半導体装置の製造方法において、半導体ウェハのチップ形成領域に第１ＳＯＮ構造、ダイシングラインに第２ＳＯＮ構造をそれぞれ形成し、前記第２ＳＯＮ構造の空洞上の半導体層の段差をアライメントマークとして用いる半導体装置の製造方法とする。
【発明の効果】
【００１６】
この発明によれば、ＳＯＮ構造を形成するときに形成されるトップシリコン層の凹部をアライメントマークとして用いることによって、アライメントマークの形状崩れが防止されて、フォトリソグラフィー工程で高精度の位置合わせができるようになる。
【００１７】
また、凹部の段差が小さいためにフォトリソグラフィー工程で凹部へのレジストの残留やプロセス途中で発生するゴミの残留が防止され、プロセスラインの汚染が防止できる。その結果、素子特性の劣化が防止され、信頼性の高い半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【００１８】
【図１】この発明の第１実施例の半導体装置の要部製造工程断面図である。
【図２】図１に続く、この発明の第１実施例の半導体装置の製造方法を要部製造工程断面図である。
【図３】ホールトレンチの平面図であり、（ａ）は第１ホールトレンチ群の要部平面図、（ｂ）は第２ホールトレンチ群の要部平面図である。
【図４】第１アライメントマークの構成図であり、（ａ）は第１アライメントマークの平面図、（ｂ）は（ａ）のＸ−Ｘ線で切断した断面図である。
【図５】この発明の第２実施例の半導体装置の要部製造工程断面図である。
【図６】図６は、ＳＯＮ構造を有する半導体装置の製造方法を示す工程図であり、同図（ａ）〜同図（ｃ）は工程順に示した要部製造工程断面図である。
【図７】図６のアライメントマークの課題について記載した断面図である。
【発明を実施するための形態】
【００１９】
実施の形態を以下の実施例で説明する。
【実施例１】
【００２０】
図１および図２は、この発明の第１実施例の半導体装置の製造方法を工程順に示した要部製造工程断面図である。ここでは、半導体装置として圧力センサを例として挙げた。
図１（ａ）において、主面が（００１）であり、厚さが６００μｍ程度の低比抵抗のｎ型シリコンウェハ１上にパターニングされた酸化膜２を形成する。続いて、この酸化膜２をエッチングしＳＯＮ構造を形成するためのホールトレンチ３を多数形成する。この多数のホールトレンチ３の集まりは、チップ形成領域４（活性領域）に形成される第１ホールトレンチ群６とダイシングライン５に形成される第２ホールトレンチ群７になる。図３（ａ）に示すように、第１ホールトレンチ群６の平面サイズは橋渡し長さＭが１ｍｍ程度の八画形であり、図３（ｂ）に示すように、第２ホールトレンチ群７の平面サイズは一辺Ｎが１５μｍの四角形である。但し、中央部に十字パターンの凸部が残るパターンである。
【００２１】
つぎに、図１（ｂ）において、酸化膜２を除去し、高温減圧（もしくは高温常圧）下の水素雰囲気中またはアルゴン雰囲気中で熱処理（アニール処理）を行い第１ホールトレンチ群６で第１ＳＯＮ構造８を形成し、第２ホールトレンチ群７で第２ＳＯＮ構造９を形成する。第１ＳＯＮ構造８の平面サイズは第１ホールトレンチ群６の平面サイズと同程度であり、第２ＳＯＮ構造９の平面サイズは第２ホールトレンチ群７の平面サイズとほぼ同程度である。第１ＳＯＮ構造８および第２ＳＯＮ構造９のそれぞれの空洞１０，１１上にトップシリコン層１２，１３と呼ばれるシリコン層が形成される。第１ＳＯＮ構造８および第２ＳＯＮ構造９のトップシリコン層１２，１３にはそれぞれ第１凹部１４の第１段差１４ａおよび第２凹部１５の第２段差１５ａが形成される。この第１凹部１４の平面サイズは第１ＳＯＮ構造８の平面サイズにほぼ等しく、第２凹部１５の平面サイズは第２ＳＯＮ構造９の平面サイズにほぼ等しい。第１ＳＯＮ構造８の空洞１０とトップシリコン層１２が圧力センサのダイアフラムになる。
【００２２】
つぎに、図１（ｃ）において、トップシリコン層１２，１３を含むシリコンウェハ１上の全域にエピタキシャル成長層１６（積み増しエピ層）を均一に形成する。このエピタキシャル成長層１６の形成は、前記のＳＯＮ構造８，９の形成で使用されたチャンバと同一のチャンバを使用してＳＯＮ構造８，９の形成に続いて連続処理で行われる。第１凹部１４上のエピタキシャル層１６には第１凹部１４の第１段差１４ａの形状がほぼ反映された第３凹部１７の第３段差１７ａが形成され、第２凹部１５上のエピタキシャル成長層１６には第２凹部１５の第２段差１５ａの形状がほぼ反映された第４凹部１８の第４段差１８ａが形成される。これらの段差１７ａ，１８ａはＳＯＮ構造８，９の空洞１０，１１の外周端上に形成されるため、端部段差とも呼ばれる。第２凹部１５の形状をほぼ反映した第４凹部１８が第１アライメントマーク２０として用いられる。そのため、第２段差１５ａはできるだけ大きい方が望ましい。一方、第１ＳＯＮ構造８外延部上方のエピタキシャル成長層１６には圧力センサの拡散ゲージを形成するので、第１凹部１４の形状をほぼ反映した第３凹部１７は出来るだけ小さく平坦にした方が好ましい。
【００２３】
つぎに、図１（ｄ）において、このエピタキシャル成長層１６上にイオン注入時のダメージを防止するための酸化膜２１（スクリーン酸化膜）を形成する。この酸化膜２１上にレジスト２２を塗布し、第１アライメントマーク２０を用いて、酸化膜２１上のレジスト２２に開口部２３を形成する。
【００２４】
つぎに、図２（ｅ）において、このレジスト２２をマスクとして酸化膜２１をパターニングして、新規のアライメントマークである凹部の第２アライメントマーク２４を酸化膜２１に形成し、レジスト２２を除去する。第２アライメントマーク２４はダイシングライン５上の酸化膜２１に形成される。尚、レジスト２２のパターニングや酸化膜２１のパターニングはフォトリソグラフィー工程で行われる。
【００２５】
つぎに、図２（ｆ）において、この酸化膜２１上にレジスト２５を塗布し、第２アライメントマーク２４を用いて、このレジストをパターニングする。続いて、このレジスト２５をマスクとして酸化膜２１を通してエピタキシャル成長層１６にリン２６とボロン２７のイオン注入２８，２９を行う。図ではリン２６をイオン注入する側のレジストの開口部３０とボロン２７をイオン注入する側の開口部３１の両方が示されているが、実際はリン２６をイオン注入するときは開口部３１は塞がれている。一方、ボロン２７をイオン注入するときは開口部２９は塞がれている。
【００２６】
つぎに、図２（ｇ）において、レジスト２５と酸化膜２１を除去して熱処理を行い、エピタキシャル成長層１６とトップシリコン層１２，１３を合わせたシリコン層３２にｎウェル領域３３，３４およびｐウェル領域３５を形成する。
【００２７】
つぎに、図２（ｈ）において、従来の圧力センサと同じ製造工程で、ＬＯＣＯＳ酸化膜３６、ｐチャネルＭＯＳＦＥＴ３７、ｎチャネルＭＯＳＦＥＴ３８、ゲージ３９、層間絶縁膜４０、アルミ配線４１および表面保護膜４２などを形成する。
【００２８】
前記の図１（ａ）の工程において、図１（ａ）および図３に示すように、ホールトレンチ３の寸法は、例えば、直径Ｄが０．８μｍ程度、間隔Ｔが０．５μｍ程度、深さＬが５μｍ程度である。但し、この例ではチップ形成領域４とダイシングライン５に形成されるホールトレンチ３は同一寸法とした場合である。尚、本実施例では、半導体装置として第１ＳＯＮ構造８を第２ＳＯＮ構造９と同時に形成する圧力センサについて述べている。ここで、第１ＳＯＮ構造８と第２ＳＯＮ構造９を別々に形成する場合またはＳＯＮ構造を備えない半導体装置を形成する場合には、前記の第１アライメントマーク２０である凹部１８は、第２ＳＯＮ構造９を形成する空洞１１が一つでなく、複数個のボイド状になった空洞で形成されてもアレイメントマークとしては使用できる。
【００２９】
また、ホールトレンチ３の平面形状は円形の場合を示したが四角形であっても構わない。その場合は、一辺の長さは前記の直径Ｄと同じくし、間隔Ｔや深さＬは前記と同じにする。
【００３０】
表１に第１アライメントマーク２０として適用できるホールトレンチ３の形成条件を示す。ホールトレンチ３の深さを５μｍ程度にして、ホールトレンチの直径Ｄと間隔Ｔを変えて実験した。実験の範囲は、ホールトレンチ３の直径Ｄが０．４μｍ〜１．６μｍ、間隔Ｔが０．２μｍ〜１．４μｍである。
【００３１】
【表１】
0005644466.tif 000002
実験の結果、表１の太線で囲まれた領域が第１アライメントマークとして適用できる。また、×印の範囲では、１）トップシリコン層１３が形成されない。２）第２段差１５ａが小さ過ぎる。３）ＳＯＮ構造を形成するためのアニール時間が長過ぎてコストが増大する。などの理由で適用できないことが分かった。
【００３２】
前記の図１（ｂ）の工程において、熱処理（アニール処理）条件は、例えば、温度は１１００℃〜１１５０℃程度、圧力は１０ｔｏｒｒ（１３３０Ｐａ）〜常圧程度、１００％水素雰囲気中である。１００％水素雰囲気の代わりに１００％アルゴン雰囲気としてもよい。また、ダイアフラム３９を構成するトップシリコン層１２の厚さは２μｍ程度である。第１段差１４ａおよび第２段差１５ａは０．４μｍ程度である。これらの段差１４ａ，１５ａは、熱処理条件やホールトレンチ３の寸法に依存し、０．３μｍ程度から１．５μｍ程度までの範囲で形成することが望ましい。
【００３３】
０．３μｍ以上とする理由は、０．３μｍ以上であれば、アライメントマークとして機能するためである。また、第１アライメントマーク２０となる第４凹部１８において、直径Ｄが大きく、間隔Ｔが小さい程、段差が大きくなる。しかし、第４凹部１８の第４段差１８ａが大き過ぎるとレジスト２５の残留などの問題が発生するので、第４段差１８ａは１．５μｍ程度以下とするのがよい。第４段差１８ａの形状は第１段差１４ａの形状がほぼ反映されるので、第１段差１４ａおよび第２段差１５ａも１．５μｍ程度以下とするのがよい。
【００３４】
また、図４に示すように、第１アライメントマークの平面形状は、一辺Ｅが、例えば、１５μｍの四角形の枠であり、その枠内の中央部に十字パターンが形成されている。この枠と十字パターンの淵は段差になってアライメントマークとなる。尚、図４（ａ）は第１アライメントマーク２０の平面図、図４（ｂ）は図４（ａ）のＸ−Ｘ線で切断した断面図である。
【００３５】
前記の図１（ｃ）の工程において、エピタキシャル成長層１６の厚さは、例えば、３μｍ〜１０μｍ程度である。この厚さは形成する圧力センサの回路構成などに依存する。第１アライメントマーク２０となる第４凹部１８の第４段差１８ａは第２凹部１５の第２段差１５ａとほぼ等しく、０．５μｍ程度になる。第４凹部１８の形状崩れは、エピタキシャル成長層１６の厚さや形成条件に依存する。但し、エピタキシャル成長層１６の厚さが３μｍ〜１８μｍでは第１アライメントマーク２０である第４凹部１８の形状崩れは殆ど発生していない。この第１アライメントマーク２０を用いることで、第２アライメントマーク２４を精度よく形成することができる。
【００３６】
前記の図１(ｄ)の工程において、酸化膜２１の厚さは０．５μｍ〜１μｍ程度である。
前記の図２(ｅ)の工程において、新規の第２アライメントマーク２４（凹部）の平面サイズは第１アライメントマーク２０の平面サイズ（十数μｍ程度）とほぼ同じである。また、第２アライメントマーク２４は酸化膜２１に形成するので、第２アライメントマーク２４の段差は酸化膜２１の厚さになる。この酸化膜２１の厚みは０．５μｍ〜１μｍ程度であるので、第２アライメントマーク２４の段差も０．５μｍ〜１μｍ程度になる。
【００３７】
尚、新規の第２アライメントマーク２４（凹部）を形成するのは、第１アライメントマーク２０より平面形状を鮮明にするためである。その結果、第２アライメントマーク２４を用いた場合は第１アライメントマーク２０を用いた場合より位置合わせ精度を向上することができる。
【００３８】
図２（ｆ）および図２（ｇ）の工程において、ｎウェル領域３３，３４およびｐウェル領域３５を形成するためにイオン注入される不純物はリン２６とボロン２７である。
前記したように、第１アライメントマーク２０の形成に第２ＳＯＮ構造９のトップシリコン層１３の第１凹部１５を利用することにより、第１アライメントマーク２０の形状崩れが発生しなくなり、第２アライメントマーク２４を高精度に形成することができる。
【００３９】
また、第１アライメントマーク２０の第４凹部１８の第４段差１８ａは０．５μｍ程度であり、従来のアライメントマークである凹部（トレンチ）の深さ（１０μｍ程度）に比べて浅い。そのため、従来のアライメントマークの場合にアライメントマーク内に発生するレジスト残りやプロセス途中で発生するゴミの残留などを防止できて、プロセスラインの汚染が防止できる。その結果、半導体装置の特性劣化が防止され、信頼性の高い半導体装置を製造することができる。
【００４０】
尚、このでは、半導体装置として圧力センサを例に挙げたが、第１ＳＯＮ構造８上にトランジスタを形成する半導体装置にも適用できる。また、第１ＳＯＮ構造８を有さない半導体装置のアライメントマークとしても利用できる。
【実施例２】
【００４１】
図５は、この発明の第２実施例の半導体装置の要部製造工程断面図である。図５は図２（ｈ）に相当した要部断面図である。第１実施例との違いは、ｎウェル領域３３，３４およびｐウェル領域３５を形成するときに用いるアライメントマークを第１アライメントマーク２０とした点である。この方が図２(ｄ)と図２（ｅ）の第２アライメントマーク２４を形成する工程を省くことができる。
【００４２】
また、第１アライメントマーク２０の第４凹部１８の第４段差１８ａは小さいため、従来のアライメントマークの場合にアライメントマーク内に発生するレジスト残りやプロセス途中で発生するゴミの残留などを防止できて、プロセスラインの汚染が防止できる。その結果、半導体装置の特性劣化が防止され、信頼性の高い半導体装置を製造することができる。
【００４３】
この第１アライメントマーク２０を用いることで、第１ＳＯＮ構造８に対するｎウェル領域３３，３４、ｐウェル領域３５の位置合わせ精度を従来の幅広トレンチ（図６の凹部５３）のアライメントマークを用いる場合より向上させることが出来る。しかし、実施例１の第２アライメントマーク２４より鮮明度が低下するので、第２アライメントマーク２４を用いる場合よりは位置合わせ精度は低下する。
【符号の説明】
【００４４】
１    シリコンウェハ
２    酸化膜
３    ホールトレンチ
４    チップ形成領域
５    ダイシングライン
６    第１ホールトレンチ群
７    第２ホールトレンチ群
８    第１ＳＯＮ構造
９    第２ＳＯＮ構造
１０，１１  空洞
１２，１３  トップシリコン層
１４    第１凹部
１４ａ  第１段差
１５    第２凹部
１５ａ  第２段差
１６    エピタキシャル成長層
１７    第３凹部
１７ａ  第３段差
１８    第４凹部
１８ａ  第４段差
２０    第１アライメントマーク
２１    酸化膜（スクリーン酸化膜）
２２，２５  レジスト
２３    開口部
２４    第２アライメントマーク
２６    リン
２７    ボロン
２８    イオン注入（リン）
２９    イオン注入（ボロン）
３０，３１  開口部
３２    シリコン層
３３，３４  ｎウェル領域
３５    ｐウェル領域
３６    ＬＯＣＯＳ酸化膜
３７    ｐチャネルＭＯＳＦＥＴ
３８    ｎチャネルＭＯＳＦＥＴ
３９    ゲージ
４０    層間絶縁膜
４１    アルミ配線
４２    表面保護膜
【図１】
0005644466.tif 000003
【図２】
0005644466.tif 000004
【図３】
0005644466.tif 000005
【図４】
0005644466.tif 000006
【図５】
0005644466.tif 000007
【図６】
0005644466.tif 000008
【図７】
0005644466.tif 000009