(57)【特許請求の範囲】
【請求項１】
基板上に、配列された複数の発光画素と、複数のデータ線と、前記発光画素に電流を供給するための電源線とを備え、該発光画素の各々は、第１の薄膜トランジスタと、第２の薄膜トランジスタと、発光素子とを有する発光表示装置であって、
前記第１の薄膜トランジスタ及び前記第２の薄膜トランジスタはそれぞれ、
前記基板上に設けられたゲート電極と、
該ゲート電極上に設けられたゲート絶縁膜と、
該ゲート絶縁膜上に該ゲート電極に対応して設けられ、ソース領域、チャネル領域及びドレイン領域を有する半導体層であって、前記ゲート絶縁膜上に設けられ、結晶質の半導体からなる第１半導体層と、該第１半導体層上に設けられ、非晶質の半導体からなる第２半導体層とを有する半導体層と、
該半導体層のソース領域及びドレイン領域の上面を被覆するように設けられたドープ半導体層と、
前記ソース領域の上面を被覆する前記ドープ半導体層上に設けられたソース電極と、前記ドレイン領域の上面を被覆する前記ドープ半導体層上に設けられたドレイン電極とを具備し、
前記第１の薄膜トランジスタの半導体層のソース領域及びドレイン領域における厚みは、前記第２の薄膜トランジスタの半導体層のソース領域及びドレイン領域における厚みよりも大きく、
前記ドープ半導体層は、前記半導体層のチャネル長さ方向における両端部の側面を被覆するように設けられており、
前記第２の薄膜トランジスタのゲート電極は、対応するデータ線からデータ電圧が印加され、
前記発光素子には、前記電源線から前記第２の薄膜トランジスタを介して、印加された前記データ電圧に応じた電流が供給され、
前記第１の薄膜トランジスタの第２半導体層の前記ソース領域及びドレイン領域における厚みは、前記第２の薄膜トランジスタの前記ソース領域及びドレイン領域の第２半導体層の厚みよりも大きく、かつ、前記第２の薄膜トランジスタの半導体層におけるソース領域及びドレイン領域以外の領域であるチャネル領域の厚みは、前記第１の薄膜トランジスタの半導体層の厚みと等しい、
発光表示装置。
【請求項２】
前記発光表示装置は、前記基板上に、複数の走査線を備えており、
前記第１の薄膜トランジスタのゲート電極は、対応する走査線と接続されており、前記対応する走査線を介して走査信号が供給され、
前記第２の薄膜トランジスタのゲート電極には、前記第１の薄膜トランジスタのソース・ドレイン電極の一方が接続されており、前記走査信号が供給された前記第１の薄膜トランジスタを介して、前記対応するデータ線からデータ電圧が印加される、
請求項１に記載の発光表示装置。
【請求項３】
前記第１の薄膜トランジスタの第１半導体層のソース領域及びドレイン領域における厚みは、前記第２の薄膜トランジスタの第１半導体層のソース領域及びドレイン領域における厚みと同じである、
請求項１に記載の発光表示装置。
【請求項４】
前記第２の薄膜トランジスタの半導体層では、ソース領域及びドレイン領域における厚みより、当該ソース領域及びドレイン領域以外の領域であるチャネル領域における厚みのほうが大きい、
請求項１に記載の発光表示装置。
【請求項５】
前記第２の薄膜トランジスタの半導体層では、前記ソース領域及びドレイン領域の厚みと、前記チャネル領域における厚みとは、不連続的に変化するように形成されている、
請求項４に記載の発光表示装置。
【請求項６】
前記第２の薄膜トランジスタの半導体層のソース領域及びドレイン領域の厚みは、多階調マスクを用いたエッチングによって調整されて形成されている、
請求項１に記載の発光表示装置。
【請求項７】
前記発光素子は、有機エレクトロルミネッセンス素子である、
請求項１に記載の発光表示装置。
【請求項８】
基板上に、配列された複数の発光画素と、複数のデータ線と、前記発光画素に電流を供給するための電源線とを備え、該発光画素の各々は、第１の薄膜トランジスタと、第２の薄膜トランジスタと、発光素子とを有する発光表示装置の製造方法であって、
前記基板上に、前記第１及び第２の薄膜トランジスタのゲート電極を形成する第１の工程と、
前記ゲート電極上に前記第１及び第２の薄膜トランジスタのゲート絶縁膜を形成する第２の工程と、
前記ゲート絶縁膜上に結晶質の半導体からなる第１半導体層と、該第１半導体層上に設けられ、非晶質の半導体からなる第２半導体層とを有する半導体層であって、前記第１及び第２の薄膜トランジスタの半導体層を形成し、かつ、該第２の薄膜トランジスタの半導体層のソース領域及びドレイン領域における厚みが、該第１の薄膜トランジスタの半導体層のソース領域及びドレイン領域における厚みよりも小さくなるように形成する第３の工程と、
前記半導体層上に前記第１及び第２の薄膜トランジスタのドープ半導体層を形成する第４の工程と、
前記ソース領域の上面を被覆する前記ドープ半導体層上に設けられたソース電極と、前記ドレイン領域の上面を被覆する前記ドープ半導体層上に設けられたドレイン電極を形成する第５の工程とを含み、
前記第３の工程において、前記第１の薄膜トランジスタの第２半導体層の前記ソース領域及びドレイン領域における厚みは、前記第２の薄膜トランジスタの前記ソース領域及びドレイン領域の第２半導体層の厚みよりも大きく、かつ、前記第２の薄膜トランジスタの半導体層におけるソース領域及びドレイン領域以外の領域であるチャネル領域の厚みは、前記第１の薄膜トランジスタの半導体層の厚みと等しくなるように形成され、
前記第２の薄膜トランジスタのゲート電極は、対応するデータ線からデータ電圧が印加され、前記発光素子には、前記電源線から前記第２の薄膜トランジスタを介して、印加された前記データ電圧に応じた電流が供給されるように構成される、
発光表示装置の製造方法。
【請求項９】
前記第３の工程において、多階調マスクを用いたエッチングによって、前記第２の薄膜トランジスタの半導体層の厚みを調整する、
請求項８に記載の発光表示装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像を表示する発光表示装置及びその製造方法に関し、特に有機ＥＬディスプレイや有機ＥＬ素子を駆動するための薄膜トランジスタを備える発光表示装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、液晶表示装置に変わる次世代フラットパネルディスプレイの一つとして有機材料のＥＬ（Ｅｌｅｃｔｒｏ  Ｌｕｍｉｎｅｓｃｅｎｃｅ）を利用した有機ＥＬ表示装置が注目されている。有機ＥＬ表示装置は、電圧駆動型の液晶表示装置とは異なり電流駆動型のデバイスであり、アクティブマトリクス型とパッシブマトリクス型とがある。【０００３】
例えばアクティブマトリクス型の有機ＥＬ表示装置では、各画素に設置された有機ＥＬ素子に電流を流して、有機ＥＬ素子を発光させることにより画像を表示する。そして、有機ＥＬ素子に流す電流量は、薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）で制御される。【０００４】
そして、このような薄膜トランジスタ（以下、ＴＦＴと記載）のチャネル層として、例えばアモルファスシリコン膜（非晶質シリコン膜）が用いられていたが、ＴＦＴの駆動能力を上げるため、チャネル層の非晶質シリコン膜を（微）結晶化して結晶質シリコン膜にする研究・開発がなされている。【０００５】
ところで、上記ＴＦＴは、有機ＥＬ表示装置の画素回路において、有機ＥＬ素子に駆動電流を供給するための駆動トランジスタと、電流駆動トランジスタのゲート電極に駆動電流の大きさに応じたデータ信号を供給するためのスイッチングトランジスタを構成している。そして、スイッチングトランジスタでは特に低いオフ電流が要求され、駆動トランジスタで有機ＥＬ素子を駆動するための電流（移動度）すなわちオン電流が要求される。しかし、ＴＦＴのチャネル層部分を微結晶化して、ＴＦＴの駆動電流（移動度）をあげると、ＴＦＴのオフ電流が高くなってしまう。【０００６】
それに対して、スイッチングトランジスタを構成するＴＦＴでは、チャネル層に非晶質半導体を用い、駆動トランジスタを構成するＴＦＴでは、チャネル層に結晶質シリコン膜を用いる技術が開示されている（例えば、特許文献１）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００７−２１９５１７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、ＴＦＴのチャネル層に非晶質シリコン膜を用いた場合、非晶質シリコン膜のバンドギャップが大きいためオフ電流は低いものの、移動度が低いためにオン電流も低い。反対に、ＴＦＴのチャネル層に結晶質シリコン膜を用いた場合では、移動度が高いのでオン電流は大きいものの、結晶質シリコン膜の粒界及び欠陥の存在によりオフ電流も高い。【０００９】
そのため、チャネル層を結晶質シリコン膜からなるチャネル層と非晶質シリコン膜からなるチャネル層との二層構造にしたＴＦＴが提案されている。この提案によれば、チャネル層を結晶質シリコン膜からなるチャネル層と非晶質シリコン膜からなるチャネル層との二層構造とすることで、相互の利点が作用して、単層の非晶質非晶質シリコン膜からなるチャネル層の場合に比較してオン電流も高く、単層の結晶質シリコン膜からなるチャネル層の場合に比較してオフ電流が低いという特性が、理想的には得られるとされている。【００１０】
しかし、ＴＦＴのチャネル層の２層のうちの１層（下層）を結晶質シリコン膜として、ＴＦＴの駆動電流（移動度）をあげると、ＴＦＴのオフ電流が高くなる。オフ電流を抑えるためにはもう一層（上層）の非晶質シリコン膜の膜厚を厚くする必要があるが、これによってＴＦＴの見かけ上の移動度が低下し、駆動能力が低下するという課題がある。【００１１】
また、有機ＥＬ表示装置を駆動する際には、スイッチングトランジスタでは特に低いオフ電流が要求され、駆動トランジスタでは有機ＥＬ素子を駆動するための電流（移動度）すなわちオン電流の確保が要求されるものの、これを同一のＴＦＴ製造プロセスで実現するのは困難である。そのため、有機ＥＬ表示装置において、スイッチングトランジスタと駆動トランジスタとを別プロセスで製造すると製造プロセスが複雑になり、製造コストが増加するという課題もある。【００１２】
本発明は、上記の問題点を鑑みてなされたもので、スイッチングトランジスタではオフ電流を抑制し、駆動トランジスタではオン電流を確保することができる発光表示装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記目的を達成するために、本発明の一形態に係る発光表示装置は、線形領域のＴＦＴ特性（オン電流）を確保するために、サイドコンタクト構造を採用し、スイッチングトランジスタを構成するＴＦＴでは、オフ電流を下げるために、ソース・ドレイン電極に対応する領域の半導体層（チャネル層）を厚くする一方で、駆動トランジスタを構成するＴＦＴではオン電流を稼ぐために、ソース・ドレイン電極に対応する領域の半導体層（チャネル層）を薄くする。そして、これらの構造を、ハーフトーンマスクを用いて製造する。
【発明の効果】
【００１４】
本発明によれば、スイッチングトランジスタではオフ電流を抑制し、駆動トランジスタではオン電流を確保することができる発光表示装置及びその製造方法を実現できる。さらに、従来と同じプロセス処理数で、スイッチングトランジスタを構成するＴＦＴのオン電流を確保した状態で、オフ電流の低減化を実現し、かつ、駆動トランジスタを構成するＴＦＴのオン電流を確保することができるという効果を奏する。
【図面の簡単な説明】
【００１５】
【図１Ａ】図１Ａは、本実施の形態における発光表示装置が備えるＳｗ  Ｔｒの構成を模式的に示す断面図である。
【図１Ｂ】図１Ｂは、本実施の形態における発光表示装置が備えるＤｒ  Ｔｒの構成を模式的に示す断面図である。
【図２】図２は、本発明の実施の形態に係る発光表示装置の等価回路を示す図である。
【図３】図３は、本発明の実施の形態に係る発光表示装置の製造工程を示すフローチャートである。
【図４Ａ】図４Ａは、本発明の実施の形態に係る発光表示装置の製造方法を説明するための図である。
【図４Ｂ】図４Ｂは、本発明の実施の形態に係る発光表示装置の製造方法を説明するための図である。
【図４Ｃ】図４Ｃは、本発明の実施の形態に係る発光表示装置の製造方法を説明するための図である。
【図４Ｄ】図４Ｄは、本発明の実施の形態に係る発光表示装置の製造方法を説明するための図である。
【図４Ｅ】図４Ｅは、本発明の実施の形態に係る発光表示装置の製造方法を説明するための図である。
【図４Ｆ】図４Ｆは、本発明の実施の形態に係る発光表示装置の製造方法を説明するための図である。
【図４Ｇ】図４Ｇは、本発明の実施の形態に係る発光表示装置の製造方法を説明するための図である。
【図４Ｈ】図４Ｈは、本発明の実施の形態に係る発光表示装置の製造方法を説明するための図である。
【図４Ｉ】図４Ｉは、本発明の実施の形態に係る発光表示装置の製造方法を説明するための図である。
【図４Ｊ】図４Ｊは、本発明の実施の形態に係る発光表示装置の製造方法を説明するための図である。
【図５Ａ】図５Ａは、スイッチングトランジスタ１領域における非晶質シリコン膜１５の膜厚を調整する工程を説明するための図である。
【図５Ｂ】図５Ｂは、駆動トランジスタ２領域における非晶質シリコン膜１５の膜厚を調整する工程を説明するための図である。
【図６Ａ】図６Ａは、スイッチングトランジスタ１領域における非晶質シリコン膜１５の膜厚を調整する工程を説明するための図である。
【図６Ｂ】図６Ｂは、駆動トランジスタ２領域における非晶質シリコン膜１５の膜厚を調整する工程を説明するための図である。
【図７】図７は、一般的な薄膜トランジスタのＴＦＴ特性を示すグラフである。
【図８】図８は、一般的な薄膜トランジスタのＴＦＴ特性を示すグラフである。
【図９Ａ】図９Ａは、サイドコンタクトを有するＴＦＴを示す図である。
【図９Ｂ】図９Ｂは、図９Ａに示すＴＦＴにおける特性を示す図である。
【図１０Ａ】図１０Ａは、サイドコンタクトを有さないＴＦＴ構造を示す図である。
【図１０Ｂ】図１０Ｂは、図１０Ａに示すＴＦＴ構造におけるＴＦＴ特性を示す図である。
【図１１】図１１は、図１０Ａに示すＴＦＴが有する非晶質シリコン膜の膜厚を変化させた場合の特性を示す図である。
【図１２】図１２は、図１０Ａに示すＴＦＴが有する非晶質シリコン膜の膜厚を変化させた場合の特性を示す図である。
【発明を実施するための形態】
【００１６】
第１の態様の発光表示装置は、基板上に複数の発光画素が配列され、該発光画素の各々は、第１の薄膜トランジスタと、第２の薄膜トランジスタと、発光素子とを有する発光表示装置であって、前記第１の薄膜トランジスタ及び前記第２の薄膜トランジスタはそれぞれ、前記基板上に設けられたゲート電極と、該ゲート電極上に設けられたゲート絶縁膜と、該ゲート絶縁膜上に該ゲート電極に対応して設けられ、ソース領域、チャネル領域及びドレイン領域を有する半導体層と、該半導体層のソース領域及びドレイン領域の上面を被覆するように設けられたドープ半導体層と、該ドープ半導体層上に設けられたソース及びドレイン電極とを具備し、前記第１の薄膜トランジスタの半導体層のソース領域及びドレイン領域における厚みは、前記第２の薄膜トランジスタの半導体層のソース領域及びドレイン領域における厚みよりも大きい。
【００１７】
本態様によれば、積層構造は同様のまま、半導体層のサイドコンタクト部分の厚みを変えるだけで、オフ電流を下げる必要のあるＴＦＴ（例えば、スイッチングトランジスタ）と、飽和領域において所定以上の電流値を確保する必要のあるＴＦＴ（例えば、駆動トランジスタ）とを同一基板上に簡便な構造で形成することができる。
【００１８】
第２の態様の発光表示装置は、前記ドープ半導体層は、前記半導体層のチャネル長さ方向における両端部の側面を被覆するように設けられている。
【００１９】
第３の態様の発光表示装置は、前記発光表示装置は、さらに、前記基板上に、複数のデータ線と、前記発光画素に電流を供給するための電源線とを備え、前記第２の薄膜トランジスタのゲート電極は、対応するデータ線からデータ電圧が印加され、前記発光素子には、前記電源線から前記第２の薄膜トランジスタを介して、印加された前記データ電圧に応じた電流が供給される。
【００２０】
第４の態様の発光表示装置は、前記発光表示装置は、前記基板上に、複数の走査線を備えており、前記第１の薄膜トランジスタのゲート電極は、対応する走査線と接続されており、前記対応する走査線を介して走査信号が供給され、前記第２の薄膜トランジスタのゲート電極には、前記第１の薄膜トランジスタのソース・ドレイン電極の一方が接続されており、前記走査信号が供給された前記第１の薄膜トランジスタを介して、前記対応するデータ線からデータ電圧が印加される。
【００２１】
第５の態様の発光表示装置は、前記半導体層は、前記ゲート絶縁膜上に設けられた第１半導体層と、該第１半導体層上に設けられた第２半導体層とからなり、前記第１半導体層は、結晶質の半導体からなり、前記第２半導体層は、非晶質の半導体からなる。
【００２２】
第６の態様の発光表示装置は、前記第１の薄膜トランジスタの第１半導体層のソース領域及びドレイン領域における厚みは、前記第２の薄膜トランジスタの第１半導体層のソース領域及びドレイン領域における厚みと同じであり、前記第１の薄膜トランジスタの第２半導体層の前記ソース領域及びドレイン領域における厚みは、前記第２の薄膜トランジスタの前記ソース領域及びドレイン領域の第２半導体層の厚みよりも大きい。
【００２３】
第７の態様の発光表示装置は、前記第２の薄膜トランジスタの半導体層におけるソース領域及びドレイン領域以外の領域であるチャネル領域の厚みは、前記第１の薄膜トランジスタの半導体層の厚みと等しい。
【００２４】
第８の態様の発光表示装置は、前記第２の薄膜トランジスタの半導体層では、ソース領域及びドレイン領域における厚みより、当該ソース領域及びドレイン領域以外の領域であるチャネル領域における厚みのほうが大きい。
【００２５】
本態様によれば、半導体層のソース領域及びドレイン領域のチャネル領域側の端部の厚みが相対的に厚いので、端部に形成される電界が緩和され、電界集中による破壊を防止することができる。
【００２６】
第９の態様の発光表示装置は、前記第２の薄膜トランジスタの半導体層では、前記ソース領域及びドレイン領域の厚みと、前記チャネル領域における厚みとは、不連続的に変化するように形成されている。
【００２７】
第１０の態様の発光表示装置は、前記第２の薄膜トランジスタの半導体層のソース領域及びドレイン領域の厚みは、多階調マスクを用いたエッチングによって調整されて形成されている。
【００２８】
第１１の態様の発光表示装置は、前記発光素子は、有機エレクトロルミネッセンス素子である。
【００２９】
第１２の態様の発光表示装置の製造方法は、基板上に複数の発光画素が配列され、該発光画素の各々は、第１の薄膜トランジスタと、第２の薄膜トランジスタと、発光素子とを有する発光表示装置の製造方法であって、前記基板上に、前記第１及び第２の薄膜トランジスタのゲート電極を形成する第１の工程と、前記ゲート電極上に前記第１及び第２の薄膜トランジスタのゲート絶縁膜を形成する第２の工程と、前記ゲート絶縁膜上に前記第１及び第２の薄膜トランジスタの半導体層を、該第２の薄膜トランジスタの半導体層のソース領域及びドレイン領域における厚みが、該第１の薄膜トランジスタの半導体層のソース領域及びドレイン領域における厚みよりも小さくなるように形成する第３の工程と、前記半導体層上に前記第１及び第２の薄膜トランジスタのドープ半導体層を形成する第４の工程と、前記ドープ半導体層上に前記第１及び第２の薄膜トランジスタのソース・ドレイン電極を形成する第５の工程とを含む。
【００３０】
第１３の態様の発光表示装置の製造方法は、前記第３の工程において、多階調マスクを用いたエッチングによって、前記第２の薄膜トランジスタの半導体層の厚みを調整する。
【００３１】
（実施の形態１）
図１Ａは、本実施の形態における発光表示装置が備えるＳｗ  Ｔｒの構成を模式的に示す断面図である。図１Ｂは、本実施の形態における発光表示装置が備えるＤｒ  Ｔｒの構成を模式的に示す断面図である。
【００３２】
スイッチングトランジスタ１（図中、Ｓｗ  Ｔｒとも記載）は、本発明における第１の薄膜トランジスタに相当する。スイッチングトランジスタ１は、図１Ａに示すように、逆スタガ型のＴＦＴであり、絶縁基板１０（不図示）と、ゲート電極１１ａと、ゲート絶縁膜１２ａと、結晶質シリコン膜１４ａ及び非晶質シリコン膜１５ａから構成される半導体層と、ｎ＋シリコン膜１７ａと、ソース・ドレイン電極１９ｂとを備える。
【００３３】
絶縁基板１０は、透明なガラスまたは石英から構成されている基板である。
【００３４】
ゲート電極１１ａは、絶縁基板１０上に設けられ、例えばモリブデン（Ｍｏ）若しくはＭｏ合金などの金属、チタニウム（Ｔｉ）、アルミニウム（Ａｌ）若しくはＡｌ合金などの金属、銅（Ｃｕ）若しくはＣｕ合金などの金属、または、銀（Ａｇ）、クロム（Ｃｒ）、タンタル（Ｔａ）若しくはタングステン（Ｗ）等の金属から構成されている。
【００３５】
ゲート絶縁膜１２ａは、ゲート電極１１ｂ上に設けられている。具体的には、ゲート絶縁膜１２ｂは、ゲート電極１１ａを覆うように形成されており、例えば、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）、または、酸化シリコン（ＳｉＯｘ）と窒化シリコン（ＳｉＮｘ）との積層構造から構成される。また、ゲート絶縁膜１２ａは、例えば７５ｎｍ〜５００ｎｍ程度の厚さに形成されている。
【００３６】
半導体層は、ゲート絶縁膜１２ａ上に設けられ、結晶質の半導体すなわち結晶質シリコン膜１４ａと非晶質の半導体すなわち非晶質シリコン膜１５ｂとから構成される。また、この半導体層は、ソース・ドレイン電極１９ａに対応する領域にソース領域及びドレイン領域とソース領域及びドレイン領域以外の領域にチャネル領域とを有し、チャネル層として機能する。具体的には、半導体層（チャネル層）は、ゲート絶縁膜１２ａ上にゲート電極１１ａに対応して設けられたソース領域、チャネル領域及びドレイン領域を有する結晶質シリコン膜１４ａに、非晶質シリコン膜１５ｂが積層されている。そして、スイッチングトランジスタ１のチャネル層（半導体層）のソース領域及びドレイン領域における厚みは、駆動トランジスタ２のチャネル層（半導体層）のソース領域及びドレイン領域における厚みよりも大きい。
【００３７】
結晶質シリコン膜１４ａは、本発明に係る第１半導体層に相当し、ゲート絶縁膜１２ａ上に形成されている。また、結晶質シリコン膜１４ａは、ゲート絶縁膜１２ａ上に形成された多結晶のシリコン膜であり、その厚みは、例えば３０ｎｍである。この結晶質シリコン膜１４ａは、ゲート絶縁膜１２ａ上に非晶質シリコン膜１３（不図示）が成膜され、成膜された非晶質シリコン膜１３がレーザにより多結晶質化（微結晶化も含む）されることにより形成される。なお、ここで言う多結晶とは、５０ｎｍ以上の結晶からなる狭義の意味での多結晶だけでなく、５０ｎｍ以下の結晶からなる狭義の意味での微結晶を含んだ広義の意味としている。以下、多結晶を広義の意味として記載する。
【００３８】
非晶質シリコン膜１５ａは、本発明に係る第２半導体層に相当し、結晶質シリコン膜１４ａ上に形成された例えばアモルファスシリコン膜である。また、非晶質シリコン膜１５ａの厚みは、例えば７５ｎｍである。
【００３９】
ｎ＋シリコン膜１７ａは、半導体層（非晶質シリコン膜１５ａ及びゲート絶縁膜１２ａ）のソース領域及びドレイン領域の上面を被覆するように設けられたドープ半導体層であり、コンタクト層として機能する。具体的には、ｎ＋シリコン膜１７ａは、非晶質シリコン膜１５ａ及びゲート絶縁膜１２ａを覆うように設けられている。
【００４０】
また、ｎ＋シリコン膜１７ａは、結晶質シリコン膜１４ａ及び非晶質シリコン膜１５ａの側面を覆うように設けられている。言い換えると、ｎ＋シリコン膜１７ａは、チャネル層（半導体層すなわち結晶質シリコン膜１４ａ及び非晶質シリコン膜１５ａ）のチャネル長さ方向に対向する両側面を被覆するように設けられている。そして、ｎ＋シリコン膜１７ａは、このように設けられることで、ソース・ドレイン電極１９ａとチャネル層とを電気的に導通させるサイドコンタクトとして機能する。ここで、ｎ＋シリコン膜１７ａの厚みは、例えば２５ｎｍである。
【００４１】
ソース・ドレイン電極１９ａは、ｎ＋シリコン膜１７ａ上に設けられている。ソース・ドレイン電極１９ａは、例えばモリブデン（Ｍｏ）若しくはＭｏ合金などの金属、チタニウム（Ｔｉ）、アルミニウム（Ａｌ）若しくはＡｌ合金などの金属、銅（Ｃｕ）若しくはＣｕ合金などの金属、または、銀（Ａｇ）、クロム（Ｃｒ）、タンタル（Ｔａ）若しくはタングステン（Ｗ）等の金属の材料から構成されている。
【００４２】
以上のようにスイッチングトランジスタ１は構成されている。
【００４３】
駆動トランジスタ２（図中、Ｄｒ  Ｔｒとも記載）は、本発明における第２の薄膜トランジスタに相当する。駆動トランジスタ２は、図１Ｂに示すように、逆スタガ型のＴＦＴであり、絶縁基板１０（不図示）と、ゲート電極１１ｂと、ゲート絶縁膜１２ｂと、結晶質シリコン膜１４ｂ及び非晶質シリコン膜１５ｂから構成される半導体層と、ｎ＋シリコン膜１７ｂと、ソース・ドレイン電極１９ｂとを備える。
【００４４】
絶縁基板１０は、透明なガラスまたは石英から構成されている基板である。
【００４５】
ゲート電極１１ｂは、絶縁基板１０上に設けられ、ゲート電極１１ａと同じ金属から構成されている。つまり、ゲート電極１１ｂは、例えばモリブデン（Ｍｏ）若しくはＭｏ合金などの金属、チタニウム（Ｔｉ）、アルミニウム（Ａｌ）若しくはＡｌ合金などの金属、銅（Ｃｕ）若しくはＣｕ合金などの金属、または、銀（Ａｇ）、クロム（Ｃｒ）、タンタル（Ｔａ）若しくはタングステン（Ｗ）等の金属から構成されている。
【００４６】
ゲート絶縁膜１２ｂは、ゲート電極１１ｂ上に設けられている。具体的には、ゲート絶縁膜１２ｂは、ゲート絶縁膜１２ａと同じ材料から構成されており、ゲート電極１１ｂを覆うように形成されている。つまり、ゲート絶縁膜１２ｂは、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）、または、酸化シリコン（ＳｉＯｘ）と窒化シリコン（ＳｉＮｘ）との積層構造で、ゲート絶縁膜１２ａ同じ材料から構成されている。また、ゲート絶縁膜１２ｂは、例えば７５ｎｍ〜５００ｎｍ程度の厚さに形成されている。
【００４７】
半導体層は、ゲート絶縁膜１２ｂ上に設けられ、結晶質シリコン膜１４ｂと非晶質シリコン膜１５ｂとから構成される。また、この半導体層は、ソース・ドレイン電極１９ｂに対応する領域にソース領域及びドレイン領域を有し、さらにソース領域及びドレイン領域以外の領域にチャネル領域を有し、チャネル層として機能する。具体的には、半導体層（チャネル層）は、ゲート絶縁膜１２ｂ上にゲート電極１１ｂに対応して設けられ、ソース領域、チャネル領域及びドレイン領域を有する結晶質シリコン膜１４ｂに非晶質シリコン膜１５ｂが積層されている。そして、駆動トランジスタ２の半導体層（チャネル層）のソース領域及びドレイン領域における厚みは、スイッチングトランジスタ１の半導体層（チャネル層）の厚みよりも薄い（小さい）。このように半導体層（チャネル層）のソース領域及びドレイン領域の厚みよりも半導体層（チャネル層）のチャネル領域（中央部）の厚みの方が相対的に厚いので、半導体層（チャネル層）に形成される電界が緩和され、電界集中による破壊を防止することができる。つまり、オフ電流を抑制することができる。
【００４８】
結晶質シリコン膜１４ｂは、ゲート絶縁膜１２ｂ上に形成されている。また、結晶質シリコン膜１４ｂは、ゲート絶縁膜１２ｂ上に形成された多結晶のシリコン膜であり、その厚みは、例えば３０ｎｍである。この結晶質シリコン膜１４ｂは、非晶質シリコン膜１３（不図示）が成膜され、成膜された非晶質シリコン膜１３がレーザにより多結晶質化（微結晶化も含む）されることにより形成される。
【００４９】
非晶質シリコン膜１５ｂは、結晶質シリコン膜１４ｂ上に形成された例えばアモルファスシリコン膜である。非晶質シリコン膜１５ｂの膜厚は、ソース領域及びドレイン領域では例えば３０ｎｍであり、チャネル領域では、例えば７５ｎｍである。このように、駆動トランジスタ２の半導体層（ここでは非晶質シリコン膜１５ｂ）のソース領域及びドレイン領域の厚みは、それぞれ、チャネル領域側（半導体層の中央部）からチャネル領域の反対側（半導体層の外周部）に向けて不連続的に変化する。言い換えると、駆動トランジスタ２の半導体層では、ソース領域及びドレイン領域の厚みと、チャネル領域における厚みとは、不連続的に変化するように形成されている。つまり、非晶質シリコン膜１５ｂの厚みは、ソース・ドレイン電極１９ｂに対応する領域では、スイッチングトランジスタ１における非晶質シリコン膜１５ａのソース・ドレイン電極１９ａに対応する領域よりも薄く形成され、ゲート電極１１ｂに対応する領域（チャネル領域）では、スイッチングトランジスタ１における非晶質シリコン膜１５ａのゲート電極１１ｂに対応する領域では同じとなっている。
【００５０】
ｎ＋シリコン膜１７ｂは、半導体層（非晶質シリコン膜１５ｂ及びゲート絶縁膜１２ｂ）のソース領域及びドレイン領域の上面を被覆するように設けられたドープ半導体層であり、コンタクト層として機能する。具体的には、ｎ＋シリコン膜１７ｂは、非晶質シリコン膜１５ｂ及びゲート絶縁膜１２ｂを覆うように設けられている。
【００５１】
また、ｎ＋シリコン膜１７ｂは、結晶質シリコン膜１４ｂ及び非晶質シリコン膜１５ｂの側面を覆うように設けられている。言い換えると、ｎ＋シリコン膜１７ｂは、チャネル層（半導体層すなわち結晶質シリコン膜１４ｂ及び非晶質シリコン膜１５ｂ）のチャネル長さ方向における両端部の側面を被覆するように設けられている。そして、ｎ＋シリコン膜１７ｂは、このように設けられることで、ソース・ドレイン電極１９ｂとチャネル層とを電気的に導通させるサイドコンタクトとして機能する。ここで、ｎ＋シリコン膜１７ｂの厚みは、例えば２５ｎｍである。
【００５２】
ソース・ドレイン電極１９ｂは、ｎ＋シリコン膜１７ｂ上に設けられ、ソース・ドレイン電極１９ａと同じ材料から構成されている。つまり、ソース・ドレイン電極１９ｂは、例えばモリブデン（Ｍｏ）若しくはＭｏ合金などの金属、チタニウム（Ｔｉ）、アルミニウム（Ａｌ）若しくはＡｌ合金などの金属、銅（Ｃｕ）若しくはＣｕ合金などの金属、または、銀（Ａｇ）、クロム（Ｃｒ）、タンタル（Ｔａ）若しくはタングステン（Ｗ）等の金属の材料から構成されている。
【００５３】
以上のように駆動トランジスタ２は、構成されている。
【００５４】
図２は、本発明の実施の形態に係る発光表示装置の等価回路を示す図である。図２に示す発光表示装置は、絶縁基板１０上に配列された複数の発光画素を有し、外部から発光表示装置へ入力された輝度信号である映像信号に基づいて画像を表示する。以下、発光表示装置が有する複数の発光画素の各々の回路構成の詳細について説明する。各々の発光画素は、スイッチングトランジスタ１と、駆動トランジスタ２と、データ線３と、走査線４と、高電圧側電源線８と、低電圧側電源線９と、キャパシタンス６と、有機ＥＬ素子７とを備える。
【００５５】
スイッチングトランジスタ１は、ソース・ドレイン電極１９ａの一方の電極がデータ線３に接続され、ソース・ドレイン電極１９ａの他方の電極がキャパシタンス６に接続され、ゲート電極１１ａが走査線４に接続されている。スイッチングトランジスタ１は、走査線４を介して走査信号が供給されることにより、データ線３とキャパシタンス６の導通及び非導通を切り換える。
【００５６】
駆動トランジスタ２は、ゲート電極１１ｂが、スイッチングトランジスタ１のソース・ドレイン電極１９ａの一方に接続され、スイッチングトランジスタ１を介してデータ線３に接続されている。また、駆動トランジスタ２は、ソース・ドレイン電極１９ｂの一方（ソース電極）が有機ＥＬ素子７のアノードに接続され、ソース・ドレイン電極１９ｂの他方（ドレイン電極）が、高電圧側電源線８に接続されている。駆動トランジスタ２のゲート電極１１ｂには、スイッチングトランジスタ１を介してデータ線３からデータ電圧が印加され、印加されたデータ電圧に応じた電流を有機ＥＬ素子７に流すことで有機ＥＬ素子７を発光させる。
【００５７】
ここで、高電圧側電源線８は、駆動トランジスタ２及び有機ＥＬ素子７に大きな電流を供給するための電源線である。また、高電圧側電源線８に供給されている電圧はＶｄｄであり、例えば２０Ｖである。
【００５８】
データ線３は、有機ＥＬ素子７の画素の明暗を決めるデータ電圧（電圧値の大小）を、有機ＥＬ素子７に伝達するために用いられる配線である。
【００５９】
走査線４は、有機ＥＬ素子７の画素のスイッチ（ＯＮ／ＯＦＦ）を決める走査信号を有機ＥＬ素子７に伝達するために用いられる配線である。
【００６０】
キャパシタンス６は、電圧値（電荷）を一定時間保持する。
【００６１】
有機ＥＬ素子７は、本発明における発光素子に相当し、駆動トランジスタ２の駆動電流により発光する。つまり、有機ＥＬ素子７は、高電圧側電源線８から駆動トランジスタ２を介して電流（駆動電流）が供給されることにより発光する。有機ＥＬ素子７は、カソードが、低電圧側電源線９に接続され、アノードが、駆動トランジスタ２のソース電極に接続されている。ここで、低電圧側電源線９に供給されている電圧はＶｓｓであり、例えば０Ｖである。
【００６２】
次に、以上のように構成される発光表示装置の製造方法について説明する。
【００６３】
図３は、本発明の実施の形態に係る発光表示装置の製造工程を示すフローチャートである。図４Ａ〜図４Ｊは、本発明の実施の形態に係る発光表示装置の製造方法を説明するための図である。
【００６４】
まず、絶縁基板１０上に、スイッチングトランジスタ１及び駆動トランジスタ２のゲート電極を形成する（Ｓ１）。
【００６５】
具体的には、絶縁基板１０上にスパッタ法により例えば、ＭｏＷの金属膜１１を堆積し、フォトリソグラフフィ及びエッチングによりスイッチングトランジスタ１領域におけるゲート電極１１ａと駆動トランジスタ２領域におけるゲート電極１１ｂと、キャパシタンス６における電極１１ｃと、配線部の金属１１ｄを形成する（図４Ａ）。ここで、配線部の金属１１ｄとは、例えば、データ線３、走査線４、高電圧側電源線８、低電圧側電源線９などを含む配線である。また、製造後にスイッチングトランジスタ１となる領域をスイッチングトランジスタ１領域と記載し、製造後に駆動トランジスタ２となる領域を駆動トランジスタ２領域と記載するものとする。
【００６６】
次に、ゲート電極上にスイッチングトランジスタ１及び駆動トランジスタ２のゲート絶縁膜１２を形成する（Ｓ２）。そして、ゲート絶縁膜１２上にスイッチングトランジスタ１及び駆動トランジスタ２の半導体層を、スイッチングトランジスタ１の半導体層のソース領域及びドレイン領域における厚みが、駆動トランジスタ２の当該厚みよりも大きくなるようにゲート絶縁膜１２上に膜厚の異なる半導体層を形成する（Ｓ３）。
【００６７】
具体的には、プラズマＣＶＤ法により、ゲート電極１１ａ、ゲート電極１１ｂ、電極１１ｃ及び金属１１ｄ上に、すなわち、絶縁基板１０とゲート電極１１ａとゲート電極１１ｂと電極１１ｃと金属１１ｄとを覆うようにゲート絶縁膜１２を形成し、形成したゲート絶縁膜１２上に非晶質シリコン膜１３を連続的に成膜する（図４Ｂ）。ここで、例えばゲート絶縁膜１２は、酸化シリコン（ＳｉＯ２）と窒化シリコン（ＳｉＮｘ）との積層構造からなっている。また、ゲート絶縁膜１２は、７５〜５００ｎｍ程度の厚さとなるように成膜され、非晶質シリコン膜１３は、例えば３０ｎｍの厚さとなるよう成膜される。続いて、非晶質シリコン膜１３をレーザアニール法により結晶質シリコン膜１４にする。より具体的には、形成された非晶質シリコン膜１３に対して脱水素処理を実施し、その後、非晶質シリコン膜１３をレーザにより、多結晶化（微結晶を含む）することにより結晶質シリコン膜１４を形成する（図４Ｃ）。
【００６８】
続いて、形成した結晶質シリコン膜１４上に非晶質シリコン膜１５を成膜し、高階調マスクを用いたエッチングにより、チャネル層領域（半導体層領域）の膜厚を調整する。
【００６９】
具体的には、プラズマＣＶＤ法により、結晶質シリコン膜１４上に非晶質シリコン膜１５を成膜し、成膜した非晶質シリコン膜１５上にフォトレジスト１６を塗布する。ここで、非晶質シリコン膜１５は、例えば７５ｎｍ程度の厚さとなるよう成膜される。そして、ＳＣマスク例えばハーフトーンマスクなどの高階調マスクを用いて、塗布したフォトレジストを露光後（図４Ｄ）、結晶質シリコン膜１４及び非晶質シリコン膜１５をエッチングする。ここで、エッチングには、ドライエッチングが用いられる。そして、そのエッチングガスとしては、例えばフッ素（Ｆ）、塩素（Ｃｌ）を含むガス、もしくはそれらの混合ガスが用いられる。また、ＳＣマスクとは、結晶質シリコン膜１４と非晶質シリコン膜１５とを同時にパターニングするためのマスクであり、ここではハーフトーンマスクなどの高階調マスクを用いている。
【００７０】
このようにして、スイッチングトランジスタ１領域におけるチャネル層となる領域（半導体層となる領域）と駆動トランジスタ２領域におけるチャネル層となる領域（半導体層となる領域）を残し、かつ、スイッチングトランジスタ１領域におけるチャネル層となる領域（半導体層となる領域）と駆動トランジスタ２領域におけるチャネル層となる領域（半導体層となる領域）とで異なる厚さに形成する（図４Ｅ）。
【００７１】
ここで、この工程すなわちゲート絶縁膜１２上に膜厚の異なる半導体層を形成する工程について、図面を用いて詳細に説明する。図５Ａ、図５Ｂ、図６Ａ及び図６Ｂは、ゲート絶縁膜１２上に膜厚の異なる半導体層を形成する工程を詳細に説明するための図である。図５Ａ及び図６Ａは、スイッチングトランジスタ１領域における非晶質シリコン膜１５の膜厚を調整する工程を説明するための図であり、図５Ｂ及び図６Ｂは、駆動トランジスタ２領域における非晶質シリコン膜１５の膜厚を調整する工程を説明するための図である。
【００７２】
図５Ａに示すように、スイッチングトランジスタ１領域では、塗布したフォトレジストを高階調マスクで露光して、チャネル層領域全体を同程度の厚みで覆うフォトレジスト１６ａを残す。それに対して、図５Ｂに示すように、駆動トランジスタ２領域では、塗布したフォトレジストを高階調マスクで露光して、ハーフトーンマスクとして機能するフォトレジスト１６ｂを残す。具体的には、チャネル層領域の内側の領域ではフォトレジスト１６ａと同じ厚みとなるよう、かつ、チャネル層領域の外側の領域ではフォトレジスト１６ａより薄くなるようフォトレジスト１６ｂが残されてハーフトーンマスクとして機能する。
【００７３】
次いで、ドライエッチングする。すると、スイッチングトランジスタ１領域では、図６Ａに示すように、チャネル層領域の結晶質シリコン膜１４ａ及び非晶質シリコン膜１５ａが成膜時のままの厚さで残る。つまり、スイッチングトランジスタ１領域において、結晶質シリコン膜１４ａの厚みは３０ｎｍのままであり、非晶質シリコン膜１５ａの厚みは７５ｎｍのままで残る。一方、駆動トランジスタ２領域では、フォトレジスト１６ｂは、チャネル層領域の内側の領域における非晶質シリコン膜１５ｂの厚みとチャネル層領域の外側の領域における非晶質シリコン膜１５ｂの厚みとを異なるようにエッチングするハーフトーンマスクとして機能する。具体的には、図６Ｂに示すように、結晶質シリコン膜１４ｂが成膜時のままの厚さで残るものの、非晶質シリコン膜１５ｂの厚さは、チャネル層領域の外側の領域と内側の領域とで厚さが異なる。つまり、駆動トランジスタ２領域において、結晶質シリコン膜１４ｂの厚みはスイッチングトランジスタ１領域における結晶質シリコン膜１４ａの厚みと同じ３０ｎｍである。一方、非晶質シリコン膜１５ｂの厚みは、チャネル層領域の外側の領域では３０ｎｍであり、チャネル層領域の内側ではスイッチングトランジスタ１領域の非晶質シリコン膜１５ａの厚みと同じ７５ｎｍである。以上のように、ハーフトーンマスクなどの高階調マスクを用いて、スイッチングトランジスタ１領域におけるチャネル層領域（具体的には、非晶質シリコン膜１５ａ）の厚さと、駆動トランジスタ２領域におけるチャネル層領域（具体的には、非晶質シリコン膜１５ｂ）の厚さとを異なるように形成する。
【００７４】
次に、上記半導体層上にスイッチングトランジスタ１及び駆動トランジスタ２のドープ半導体層すなわちコンタクト層を形成する（Ｓ４）。
【００７５】
具体的には、まず、フォトレジスト１６ａ及びフォトレジスト１６ｂを剥離し、水系洗浄を行う。続いて、プラズマＣＶＤ法により、アモルファスシリコン膜を成膜し、例えばリン（Ｐ）等のＶ族の元素をドープすることでドープ半導体層すなわちｎ＋シリコン膜１７を成膜する。ここで、ｎ＋シリコン膜１７は、例えば２５ｎｍの厚さで成膜され、コンタクト層として機能する。
【００７６】
次に、成膜したｎ＋シリコン膜１７（コンタクト層）に、フォトレジスト１８を塗布して露光を行う。露光後、エッチング対象の領域のフォトレジスト１８を剥離（アッシング）する（図４Ｆ）。続いて、エッチング対象領域のｎ＋シリコン膜１７（コンタクト層）とゲート絶縁膜１２とをエッチングする（図４Ｇ）。ここで、エッチングには、ドライエッチングが用いられる。ｎ＋シリコン膜１７（コンタクト層）をドライエッチングする際には、エッチングガスとして例えば六フッ化硫黄（ＳＦ６）と塩素（Ｃｌ）との混合ガスが用いられる。ゲート絶縁膜１２をドライエッチングする際には、ゲート絶縁膜１２がＳｉＯ２から構成されている場合には、例えば三フッ化炭素（ＣＦ３）と酸素（Ｏ）との混合ガスが用いられ、ゲート絶縁膜１２がＳｉＮから構成されている場合には、例えば六フッ化硫黄（ＳＦ６）と酸素（Ｏ）とヘリウム（Ｈｅ）との混合ガスが用いられる。そして、エッチング後には、フォトレジスト１８が剥離される。
【００７７】
次に、上記ドープ半導体層上にスイッチングトランジスタ１及び駆動トランジスタ２のソース・ドレイン電極を形成する（Ｓ５）。
【００７８】
具体的には、成膜したｎ＋シリコン膜１７上（より具体的には、ｎ＋シリコン膜１７上とエッチングされ露出したゲート電極１１ｂ、電極１１ｃ及び金属１１ｄ上と）に、スパッタ法により金属１９を堆積する。ここで、堆積される金属１９は、例えばＭｏＷ／Ａｌ−０．５ｗｔ％Ｃｕ／ＭｏＷ：８０ｎｍ／３００ｎｍ／２０ｎｍである。続いて、堆積した金属１９に、フォトレジスト２０を塗布して露光を行って、エッチング対象領域のフォトレジスト２０を剥離（アッシング）する（図４Ｈ）。続いて、エッチング対象の領域の金属１９をエッチングする（図４Ｉ）。ここで、エッチングには、ウエットエッチが用いられ、そのエッチング液には、例えば王水など混酸が用いられる。
【００７９】
そして、金属１９のエッチングに続いて、エッチング対象領域のｎ＋シリコン膜１７（コンタクト層）と、スイッチングトランジスタ１領域における非晶質シリコン膜１５ａの一部と、駆動トランジスタ２領域における非晶質シリコン膜１５ｂの一部とをドライエッチングする。ここで、ドライエッチングガスとしては、上述と同様ｎ例えば六フッ化硫黄（ＳＦ６）と塩素（Ｃｌ）との混合ガスが用いられる。
【００８０】
最後に、フォトレジスト２０を剥離することにより、発光表示装置が製造される（図４Ｊ）。
【００８１】
以上のように、本実施の形態における発光表示装置では、スイッチングトランジスタ１、駆動トランジスタ２、キャパシタンス６及び配線部を簡便に一括して形成することができる。そして、本実施の形態における発光表示装置では、駆動トランジスタ２の半導体層のソース領域及びドレイン領域の厚みは、多階調マスク（ハーフトーンマスク）を用いたエッチングによって調整できる。すわなち、ＳＣマスクとしてハーフトーンマスクを用いて膜厚の異なる半導体層を有するスイッチングトランジスタ１と駆動トランジスタ２とを形成することができる。それにより、スイッチングトランジスタ１ではオン電流を確保した状態でオフ電流の低減を実現することができ、かつ、駆動トランジスタ２では、十分なオン電流を確保することができる。
【００８２】
言い換えると、積層構造は同様のまま、半導体層のサイドコンタクト部分の厚みを変えるだけで、オフ電流を下げる必要のあるＴＦＴ（スイッチングトランジスタ１）と、飽和領域において所定以上の電流値を確保する必要のあるＴＦＴ（駆動トランジスタ２）とを同一基板上に簡便な構造で形成することができる。
【００８３】
次に、上述したように形成された発光表示装置において、スイッチングトランジスタ１ではオン電流を確保した状態で、オフ電流の低減を実現し、かつ、駆動トランジスタ２では、オン電流を確保するという効果が得られる原理について説明する。
【００８４】
まず、図７及び図８を用いて、スイッチングトランジスタ１と駆動トランジスタ２とに求められるＴＦＴ特性について説明する。ここで、図７及び図８は、一般的な薄膜トランジスタのＴＦＴ特性を示すグラフである。具体的には、図７は、ドレイン電流Ｉｄとゲート電圧Ｖｇとの関係すなわち所定のソース−ドレイン間電圧（Ｖｄｓ）でゲート電圧Ｖｇを変化させたときのドレイン電流Ｉｄの振る舞いを示している。なお、図７では、縦軸にドレイン電流Ｉｄをとり、横軸にゲート電圧Ｖｇ（Ｖ）をとっている。一方、図８は、ドレイン電流Ｉｄとドレイン電圧Ｖｄとの関係すなわち所定のゲート電圧Ｖｇでドレイン電圧Ｖｄを変化させたときのドレイン電流Ｉｄの振る舞いを示している。ここで、縦軸にドレイン電流Ｉｄ（Ａ）をとり、横軸にドレイン電圧Ｖｄ（Ｖ）をとっている。
【００８５】
スイッチングトランジスタ１は、基本的に、図７及び図８に示す線形領域（図中、点線で示す領域）で用いられる。ここで、線形領域とは、閾値電圧Ｖｔｈからのゲート電圧Ｖｇの値（Ｖｇ−Ｖｔｈ）が、ソース−ドレイン間電圧（Ｖｄｓ）を超える領域である。すなわち、ドレイン電圧Ｖｄが印加されるゲート電圧Ｖｇに比例する領域であり、Ｖｇ−Ｖｔｈ＞Ｖｄｓとなる領域である。
【００８６】
また、スイッチングトランジスタ１は、図２に示すように、キャパシタンス６に書き込まれた電荷を保持するために、オフ領域におけるオフ電流を例えば１ｐＡ以下にするなどできるかぎり低くする必要がある。
【００８７】
一方、駆動トランジスタ２は、基本的に、図７及び図８に示す飽和領域（図中、線で示す領域）で用いられる。ここで、飽和領域とは、閾値電圧Ｖｔｈからのゲート電圧Ｖｇの値（Ｖｇ−Ｖｔｈ）よりも、ソース−ドレイン間電圧（Ｖｄｓ）の方が大きい領域である。また、駆動トランジスタ２は、図２に示すように、有機ＥＬ素子７に電流を供給するために用いられるため、駆動トランジスタ２は、スイッチングトランジスタ１のようなオフ電流の要求はないものの、有機ＥＬ素子７の電流−輝度特性に対応した電流範囲（０．５ｎＡ〜５μＡ）の電流量を供給できなければならない。つまり、駆動トランジスタ２は、飽和領域で、上記電流範囲のオン電流を確保する必要がある。
【００８８】
次に、図９Ａ、図９Ｂ、図１０Ａ及び図１０Ｂを用いて、サイドコンタクトの有無によるＴＦＴ特性について説明する。
【００８９】
図９Ａは、サイドコンタクトを有するＴＦＴを示す図である。図９Ｂは、図９Ａに示すＴＦＴにおける特性を示す図である。また、図１０Ａは、サイドコンタクトを有さないＴＦＴ構造を示す図である。図１０Ｂは、図１０Ａに示すＴＦＴ構造におけるＴＦＴ特性を示す図である。
【００９０】
図９Ａに示すＴＦＴは、逆スタガ型のＴＦＴであり、透明なガラスまたは石英からなる絶縁基板１１０（不図示）と、絶縁基板１１０上に設けられるゲート電極１１１と、ゲート電極１１１上に設けられるゲート絶縁膜１１２と、ゲート絶縁膜１１２上に形成される結晶質シリコン膜１１４と、結晶質シリコン膜１１４上に形成される非晶質シリコン膜１１５と、結晶質シリコン膜１１４及び非晶質シリコン膜１１５の側面を覆うように設けられているｎ＋シリコン膜１１７と、ソース・ドレイン電極１１９とを備える。図９Ｂは、ドレイン電流Ｉｄとゲート電圧Ｖｇとの関係を示しており、縦軸にドレイン電流Ｉｄ（Ａ）をとり、異なるソース−ドレイン間電圧（Ｖｄｓ）においてゲート電圧Ｖｇを変化させたときのドレイン電流Ｉｄの振る舞いを示している。なお、縦軸にドレイン電流Ｉｄをとり、横軸にゲート電圧Ｖｇ（Ｖ）をとっている。
【００９１】
図１０Ａに示すＴＦＴは、結晶質シリコン膜１１４とｎ＋シリコン膜１１７とが接していないサイドコンタクトなしの構造を示している。具体的には図９Ａに示すＴＦＴと比べて、結晶質シリコン膜１１４（チャネル層）の長さが短い点が異なるのみで他は同じであるため説明を省略する。図１０Ｂは、ドレイン電流Ｉｄとドレイン電圧Ｖｄとの関係を示しており、異なるゲート電圧Ｖｇでドレイン電圧Ｖｄを変化させたときのドレイン電流Ｉｄの振る舞いを示している。ここで、縦軸にドレイン電流Ｉｄ（Ａ）をとり、横軸にドレイン電圧Ｖｄ（Ｖ）をとっている。また、図１０Ｂでは、さらに結晶質シリコン膜１１４（チャネル層）の長さを３通りに変化させた場合を示している。
【００９２】
図９Ｂ及び図１０Ｂに示すように、サイドコンタクトがない図１０Ａに示すＴＦＴの場合、線形領域の電流値が低下するのがわかる。従って、線形領域では、結晶質シリコン膜１１４（チャネル層）からサイドコンタクト部分（結晶質シリコン膜１１４とｎ＋シリコン膜１１７とが接する部分）を通って電流が流れていることがわかる。反対に、飽和領域では、電流値の低下が見られないことから、サイドコンタクト部分ではない部分を電流が流れていることがわかる。
【００９３】
以上のことから、線形領域のオン特性を確保するために、サイドコンタクトを有するのが好ましい。上述したようにスイッチングトランジスタ１は、線形領域で用いられることが基本であるため、サイドコンタクトを有することが好ましい。そして、上記で説明したように、本実施の形態１におけるスイッチングトランジスタ１及び駆動トランジスタ２は、サイドコンタクトを有している。
【００９４】
次に、図１０Ａのサイドコンタクトを有さないＴＦＴにおいて、非晶質シリコン膜１１５の膜厚を変化させた場合の電流電圧特性について説明する。図１１及び図１２は、図１０Ａに示すＴＦＴが有する非晶質シリコン膜の膜厚を変化させた場合の特性を示す図である。
【００９５】
図１１は、ドレイン電流Ｉｄとドレイン電圧Ｖｄｓとの関係を示しており、縦軸にドレイン電流Ｉｄ（Ａ）をとり、横軸にドレイン電圧Ｖｄｓ（Ｖ）をとっている。具体的には、非晶質シリコン膜１１５の膜厚を０ｎｍと３０ｎｍとした場合に一定（２Ｖ）のゲート電圧Ｖｇでドレイン電圧Ｖｄｓを変化させたときのドレイン電流Ｉｄの振る舞いを示している。図１２は、ドレイン電流Ｉｄとゲート電圧Ｖｇとの関係を示しており、縦軸にドレイン電流Ｉｄ（Ａ）をとっている。具体的には、非晶質シリコン膜１１５の膜厚を０ｎｍ、１０ｎｍ、２０ｎｍ及び３０ｎｍとして場合において一定のソース−ドレイン間電圧（Ｖｄｓ）でゲート電圧Ｖｇを変化させたときのドレイン電流Ｉｄの振る舞いを示している。
【００９６】
図１１に示すように、非晶質シリコン膜１１５の膜厚が増加すると、飽和領域及び線形領域における電流すなわちオン電流が低下するのがわかる。一方、図１２に示すように、非晶質シリコン膜１１５の膜厚が増加すると、オフ領域の電流すなわちオフ電流が低下するのがわかる。つまり、非晶質シリコン膜１１５の膜厚が増加することは、オン電流が低下するので駆動トランジスタ２にとってはデメリットである一方、オフ電流が低下することからスイッチングトランジスタ１にとってはメリットである。
【００９７】
従って、上記で説明したように、本実施の形態１におけるスイッチングトランジスタ１ではオフ電流を下げるために、非晶質シリコン膜１５ａにおけるＳＤ（ソース・ドレイン）領域の非晶質シリコン膜１１５の膜厚を厚くする一方で、駆動トランジスタ２では、オン電流を稼ぐために、非晶質シリコン膜１５ａにおけるＳＤ領域の非晶質シリコン膜１１５の膜厚を厚くするのは有効であるのがわかる。
【００９８】
以上のように、本発明の発光表示装置によれば、ＳＣマスクとしてハーフトーンマスクを用いることによりＳＤ領域の非晶質シリコン膜の膜厚が異なる半導体層を有するスイッチングトランジスタ１と駆動トランジスタ２とを実現することができる。また、この発光表示装置は、サイドコンタクトを有するので、特にスイッチングトランジスタ１では線形領域でのオン特性を確保することができる。具体的には、スイッチングトランジスタでは、線形領域のオン電流を確保するためのサイドコンタクト構造を有し、オフ電流を下げるために、非晶質シリコン膜１５ａの膜厚を厚くとっている。一方、駆動トランジスタ２では、飽和領域のオン電流を確保するために非晶質シリコン膜１５ｂの膜厚を薄くしている。
【００９９】
それにより、発光表示装置では、スイッチングトランジスタ１ではオン電流を確保した状態でオフ電流の低減を実現することができ、かつ、駆動トランジスタ２では、十分なオン電流を確保することができる。
【０１００】
また、本発明の発光表示装置では、従来と同じプロセス処理数で、スイッチングトランジスタ１のオン電流を確保した状態で、オフ電流の低減化を実現しつつも、駆動トランジスタのオン電流を十分確保することができるという効果も奏する。
【０１０１】
以上、本発明の発光表示装置及び発光表示装置の製造方法について、実施の形態に基づいて説明したが、本発明は、この実施の形態に限定されるものではない。本発明の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態も、本発明の範囲内に含まれる。
【産業上の利用可能性】
【０１０２】
本発明は、発光表示装置及びその製造方法に利用でき、特に液晶表示装置や有機ＥＬ表示装置などの発光表示装置及びその製造方法に利用できる。
【符号の説明】
【０１０３】
１    スイッチングトランジスタ
２    駆動トランジスタ
３    データ線
４    走査線
６    キャパシタンス
７    有機ＥＬ素子
８    高電圧側電源線
９    低電圧側電源線
１０、１１０    絶縁基板
１１    金属膜
１１ａ、１１ｂ、１１１  ゲート電極
１１ｃ    電極
１１ｄ、１９    金属
１２、１２ａ、１２ｂ、１１２    ゲート絶縁膜
１３、１５、１５ａ、１５ｂ、１１５  非晶質シリコン膜
１４、１４ａ、１４ｂ、１１４    結晶質シリコン膜
１６、１６ａ、１６ｂ、１８、２０    フォトレジスト
１７、１７ａ、１７ｂ、１１７    ｎ＋シリコン膜
１９ａ、１９ｂ、１１９    ソース・ドレイン電極
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
0005443588.tif 000007
【図４Ｃ】
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【図４Ｄ】
0005443588.tif 000009
【図４Ｅ】
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【図４Ｆ】
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【図４Ｇ】
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【図４Ｈ】
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【図４Ｉ】
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【図４Ｊ】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１】
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【図１２】
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