(57)【特許請求の範囲】
【請求項１】
時間領域の入力信号に対して直交変換を行い、かつオーバーフローしたときに飽和処理を行うことによって複数の周波数領域の信号に変換する第１変換部と、
前記時間領域の入力信号に対して直交変換過程におけるビット数を制限して直交変換を行い、かつ少なくとも一部の演算についてはオーバーフローしたときの飽和処理を行わずにオーバーフローさせたまま演算を続けて複数の周波数領域の信号に変換する第２変換部と、
前記第１変換部の出力信号に基づいて前記第２変換部での直交変換過程におけるビット数を調整するビット制限調整部と、
を備えることを特徴とする受信装置。
【請求項２】
前記第１変換部および前記第２変換部は、前記直交変換として高速フーリエ変換を行うことを特徴とする請求項１に記載の受信装置。
【請求項３】
前記第２変換部は、前記高速フーリエ変換の複数のバタフライ演算のうち、回転因子の値が９０度の整数倍であるバタフライ演算については飽和処理を行わず、回転因子の値が９０度の整数倍でないバタフライ演算については飽和処理を行うことを特徴とする請求項２に記載の受信装置。
【請求項４】
前記第２変換部は、前記高速フーリエ変換の複数のバタフライ演算のうち、９０度の整数倍でない値の回転因子を乗算する際のビット数を、９０度の整数倍である値の回転因子を乗算する際のビット数よりも多くすることを特徴とする請求項２に記載の受信装置。
【請求項５】
前記第１変換部および前記第２変換部は、前記直交変換として高速アダマール変換を行うことを特徴とする請求項１に記載の受信装置。
【請求項６】
時間領域の入力信号に対して直交変換を行い、かつオーバーフローしたときに飽和処理を行うことによって複数の周波数領域の信号に変換する第１変換ステップと、
前記第１変換ステップで得た信号に基づいて直交変換過程におけるビット数を調整するビット制限調整ステップと、
前記ビット制限調整ステップによるビット数の調整結果に基づいて、前記時間領域の入力信号に対して直交変換過程におけるビット数を制限して直交変換を行い、かつ少なくとも一部の演算についてはオーバーフローしたときの飽和処理を行わずにオーバーフローさせたまま演算を続けて複数の周波数領域の信号に変換する第２変換ステップと、
前記第２変換ステップで得た信号を直交変換結果として出力する出力ステップと、
を含むことを特徴とする受信方法。
【請求項７】
前記第１変換ステップおよび前記第２変換ステップでは、前記直交変換として高速フーリエ変換を行うことを特徴とする請求項６に記載の受信方法。
【請求項８】
前記第２変換ステップでは、前記高速フーリエ変換の複数のバタフライ演算のうち、回転因子の値が９０度の整数倍であるバタフライ演算については飽和処理を行わず、回転因子の値が９０度の整数倍でないバタフライ演算については飽和処理を行うことを特徴とする請求項７に記載の受信方法。
【請求項９】
前記第２変換ステップでは、前記高速フーリエ変換の複数のバタフライ演算のうち、９０度の整数倍でない値の回転因子を乗算する際のビット数を、９０度の整数倍である値の回転因子を乗算する際のビット数よりも多くすることを特徴とする請求項７に記載の受信方法。
【請求項１０】
前記第１変換ステップおよび前記第２変換ステップでは、前記直交変換として高速アダマール変換を行うことを特徴とする請求項６に記載の受信方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、受信装置および受信方法に関する。
【背景技術】
【０００２】
従来、移動無線通信システムの伝送方式の一つに、直交波周波数分割多重（ＯＦＤＭ：Ｏｒｔｈｏｇｏｎａｌ  Ｆｒｅｑｕｅｎｃｙ  Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅｘｉｎｇ）方式がある。ＯＦＤＭ方式は、例えばＬＴＥ（Ｌｏｎｇ  Ｔｅｒｍ  Ｅｖｏｌｕｔｉｏｎ、スーパー３Ｇ）やＷｉＭＡＸ（Ｗｏｒｌｄｗｉｄｅ  Ｉｎｔｅｒｏｐｅｒａｂｉｌｉｔｙ  ｆｏｒ  Ｍｉｃｒｏｗａｖｅ  Ａｃｃｅｓｓ、ワイマックス）などの通信システムで採用されている。ＯＦＤＭ方式では、変調済みの信号は周波数領域でマッピングされてから時間領域の信号に変換される。この時間領域信号と周波数領域信号との変換に高速フーリエ変換（ＦＦＴ：Ｆａｓｔ  Ｆｏｕｒｉｅｒ  Ｔｒａｎｓｆｏｒｍ）が用いられる。例えば、複数本の受信アンテナで受信された複数系統の各受信信号を高速フーリエ変換してサブキャリアごとの受信信号に変換する受信装置がある。このような受信装置の一つに、データのガードインターバル以上の遅延時間部分をシンボル間干渉部分として検出し、そのシンボル間干渉部分に応じた既知シンボルの時間波形部分のレプリカを受信信号から減算した結果にＦＦＴ処理を施してデータを復調する装置がある。また、サブキャリアごとに、系統間の相互干渉成分のレプリカを生成し、このレプリカを高速フーリエ変換後の複数系統の受信信号から減算することによって各受信信号に含まれる系統間の相互干渉成分をキャンセルするようにした受信装置がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００４−２０８２５４号公報
【特許文献２】特開２００４−２３５９１６号公報
【特許文献３】特開２００７−３３６４９６号公報
【特許文献４】国際公開第２００６／１０４１０２号パンフレット
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来の受信装置において受信信号を高速フーリエ変換すると、変換後のサブキャリアごとの平均電力に差が生じることがある。例えば、遠くの端末に割り当てられたサブキャリアの受信電力が、近くの端末に割り当てられたサブキャリアの受信電力よりも大きい場合に、高速フーリエ変換後のサブキャリアごとの平均電力に差が生じることがある。このような場合、高速フーリエ変換のビット数やレベルダイヤが十分に確保されていないと、高速フーリエ変換後に、大きな電力のサブキャリアではオーバーフローが発生してしまう。オーバフローが発生しても、飽和処理を行うことによって誤差を小さくすることができるので、通常、無線通信における演算では飽和処理が行われる。
【０００５】
あるいは、大きな電力のサブキャリアについては、高速フーリエ変換への入力信号のレベルを調整することによって、オーバーフローの発生を回避することができる。しかし、その場合、小さな電力のサブキャリアでは割り当てビット数が少なくなるため、高速フーリエ変換の精度が低くなってしまう。そのため、小さな電力のサブキャリアについて十分な精度を得るには、高速フーリエ変換に必要なビット数を増やす必要があるという問題点がある。移動無線通信システムの伝送方式の一つである符号分割多元接続（ＣＤＭＡ：Ｃｏｄｅ  Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅ  Ａｃｃｅｓｓ）方式では高速フーリエ変換ではなく、高速アダマール変換（ＦＨＴ：Ｆａｓｔ  Ｈａｄａｍａｒｄ  Ｔｒａｎｓｆｏｒｍ）が用いられている。高速アダマール変換においても同様の問題点がある。
【０００６】
受信信号を処理する際の高速フーリエ変換や高速アダマール変換に用いるビット数を削減することができる受信装置および受信方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
この受信装置は、第１変換部、第２変換部およびビット制限調整部を備えている。第１変換部は、時間領域の入力信号に対して直交変換を行い、かつオーバーフローしたときに飽和処理を行うことによって複数の周波数領域の信号に変換する。第２変換部は、時間領域の入力信号に対して直交変換過程におけるビット数を制限して直交変換を行い、かつ少なくとも一部の演算についてはオーバーフローしたときの飽和処理を行わずにオーバーフローさせたまま演算を続けて複数の周波数領域の信号に変換する。ビット制限調整部は、第１変換部の出力信号に基づいて第２変換部での直交変換過程におけるビット数を調整する。
【発明の効果】
【０００８】
この受信装置および受信方法によれば、受信信号を処理する際の高速フーリエ変換や高速アダマール変換に用いるビット数を削減することができる。
【図面の簡単な説明】
【０００９】
【図１】高速フーリエ変換回路の一例を示す模式図である。
【図２】バタフライ演算回路の一例を示すブロック図である。
【図３】実施例１にかかる受信装置を示すブロック図である。
【図４】実施例１にかかる受信方法を示すフローチャートである。
【図５】飽和処理を行わずに高速フーリエ変換を行ったときのシミュレーション結果を示す特性図である。
【図６】高速アダマール変換回路の一例を示す模式図である。
【図７】実施例２にかかる受信装置におけるバタフライ演算回路の一例を示すブロック図である。
【図８】実施例２にかかる受信方法におけるバタフライ演算方法の一例を示すフローチャートである。
【図９】実施例３にかかる受信装置を示すブロック図である。
【図１０】実施例３にかかる受信方法を示すフローチャートである。
【発明を実施するための形態】
【００１０】
以下に添付図面を参照して、この受信装置および受信方法の好適な実施の形態を詳細に説明する。以下の各実施例の説明においては、同様の構成要素には同一の符号を付して、重複する説明を省略する。
【００１１】
・高速フーリエ変換の説明
図１は、周波数間引き型の高速フーリエ変換回路の一例を示す模式図である。図１には、例えば要素数８の高速フーリエ変換演算を基数２で実装した高速フーリエ変換回路１が示されている。なお、要素数および基数は任意である。図１において、矢印のたすきがけ構造として表されているものは、高速フーリエ変換演算の基本となるバタフライ演算回路２である。ｗ0〜ｗ3は、バタフライ演算回路の入力信号に掛け合わせる回転因子である。バタフライ演算回路の出力信号は、次のバタフライ演算回路の入力信号となる。一般に要素数が２のＮ乗であれば、バタフライ演算回路をＮ回通過する。従って、要素数８の場合、入力信号はバタフライ演算回路を３回通過する。
【００１２】
・バタフライ演算の説明
図２は、バタフライ演算回路の一例を示すブロック図である。一例として、有限ビット数の整数でバタフライ演算を実装した回路において、入力信号および回転因子をそれぞれ８ビットとした例について説明する。図２に示すように、バタフライ演算回路２では、加算部３において一方の入力信号（８ビット）にもう一方の入力信号（８ビット）が加算される。また、減算部４において、一方の入力信号（８ビット）からもう一方の入力信号（８ビット）が減算される。加算部３の出力信号（９ビット）および減算部４の出力信号（９ビット）は、それぞれビット制限部５，６において上位１ビットもしくは下位１ビットが削除されて、入力信号と同じ８ビットの信号にされる。加算部３から出力され、ビット制限部５において８ビットにされた信号は、バタフライ演算回路２の一方の出力信号となる。
【００１３】
減算部４から出力され、ビット制限部６において８ビットにされた信号には、乗算部７において回転因子ｗ（８ビット）が乗算される。乗算の結果できた１６ビットの信号は、ビットシフト部８において下位８ビットが削除されて、入力信号と同じ８ビットの信号にされる。ビットシフト部８の出力信号（８ビット）は、バタフライ演算回路２のもう一方の出力信号となる。加算部３および減算部４での加減算によって、平均して信号の振幅が√２倍になる。従って、高速フーリエ変換回路において入力信号がバタフライ演算回路を２回通過したときに１回程度の割合で、加算部３の出力信号および減算部４の出力信号の例えば下位１ビットを削除すると、振幅が元に戻るので、好ましい。なお、ビットシフト部８におけるビットの削除量や、ビット制限部５，６においてビットを削除する頻度は、入力信号に基づいて適宜変更される。
【００１４】
（実施例１）
実施例１は、時間領域の入力信号に対して直交変換過程におけるビット数を制限し、オーバーフローしたときの飽和処理を行わずに直交変換を行って複数の周波数領域の信号に変換するものである。直交変換の一例として、高速フーリエ変換や高速アダマール変換が挙げられる。ここでは、高速フーリエ変換を行う場合について説明する。
【００１５】
・受信装置の説明
図３は、実施例１にかかる受信装置を示すブロック図である。図３に示すように、受信装置は、第１変換部１１、第２変換部１２およびビット制限調整部１３を備えている。入力信号ｘnは、図示省略したバッファなどのメモリに保存されている。入力信号ｘnは、例えば図示しない自動利得制御（ＡＧＣ：Ａｕｔｏｍａｔｉｃ  Ｇａｉｎ  Ｃｏｎｔｒｏｌ）回路などによって所望の帯域の信号のレベルが適切なレベルになるように調整されている。入力信号ｘnは、マルチキャリア伝送方式の信号である。マルチキャリア伝送方式の一例として、例えばＯＦＤＭ方式やＣＤＭＡ方式が挙げられる。ここでは、ＯＦＤＭ方式を例にして説明する。
【００１６】
第１変換部１１は、時間領域の入力信号ｘnに対して高速フーリエ変換を行い、複数の周波数領域の信号ｙkを出力する。各周波数領域の信号は、サブキャリアと呼ばれる。第１変換部１１は、高速フーリエ変換の際にオーバーフローが発生すると、飽和処理を行う。飽和処理によって、オーバーフローした演算結果は所定の値、例えば最大値に固定される。
【００１７】
ビット制限調整部１３は、第１変換部１１の出力信号ｙkのうち所望の帯域の信号について振幅を調べる。ビット制限調整部１３は、所望の帯域の信号の振幅を調べた結果に基づいて第２変換部１２に対するビット制限パラメタを決定する。ビット制限パラメタは、第２変換部１２において上述したようにバタフライ演算を何回行ったときに１回の割合で加減算後の信号の例えば下位１ビットを削除するか、ということを決めるパラメタである。ビット制限調整部１３は、所望の帯域の信号に対する高速フーリエ変換結果がオーバフローしない程度に大きな値になるように、第２変換部１２に対するビット制限パラメタを決定する。
【００１８】
例えば、ある時点において所望の帯域の信号の振幅が、第１変換部１１の出力信号ｙkのうちの振幅が最大である信号の振幅の１／８以下であるとする。その場合、ビット制限調整部１３は、第２変換部１２において例えば下位１ビットを削除する回数がその時点の回数よりも１〜３回の範囲で少なくなるように、第２変換部１２に対するビット制限パラメタを決定する。例えば下位１ビットを削除する回数が１回減ると、所望の帯域の信号の振幅が約２倍となる。所望の帯域の信号の振幅は、例えば下位１ビットを削除する回数が２回減ると約４倍となり、３回減ると約８倍となる。従って、所望の帯域の信号に実効的に大きなビット数を割り振ることができる。
【００１９】
第２変換部１２は、例えば図１に示すような周波数間引き型の高速フーリエ変換回路を備えている。第２変換部１２は、時間領域の入力信号ｘnに対して高速フーリエ変換を行い、複数の周波数領域の信号ｙ'kを出力する。第２変換部１２は、ビット制限調整部１３により決定されたビット制限パラメタに基づいてバタフライ演算の加減算後に例えば下位１ビットを削除しながら、高速フーリエ変換を行う。第２変換部１２の出力信号ｙ'kは、入力信号に対する高速フーリエ変換結果として図示しない次段の回路へ出力される。
【００２０】
例えば図１に示すような周波数間引き型の高速フーリエ変換回路において、最後の２段のバタフライ演算の回転因子はｗ0とｗ2である。これらｗ0およびｗ2の回転因子は９０度の整数倍であるので、乗算部７への入力信号に対して回転因子ｗを乗算した結果は、乗算部７への入力信号の符号を反転したもの、または乗算部７への入力信号の実部と虚部とを交換したものと同じになる。つまり、最後の２段のバタフライ演算については、実質的に乗算を含まない、加減算のみの演算となる。従って、次に説明するように２の補数表現での加減算が成立する。
【００２１】
ここで、有限ビット数における２の補数表現での加減算について考える。例えば−１２８〜１２７の範囲の値となる８ビットの整数で多数の加減算を行い、最終結果も−１２８〜１２７の範囲の値になるとする。この場合、計算の途中でオーバフローが発生することがある。オーバフローが発生しても、その計算の結果は、−１２８〜１２７の範囲で折り返した値となる。例えば、加減算を行った結果、折り返す前の値が２００である場合、２００を−１２８〜１２７の範囲で折り返した値として−５６（＝２００−２５６）が得られる。このように、最終結果が−１２８〜１２７の範囲の値になることが分っていれば、計算の途中でオーバフローが発生しても、その最終結果は正しい値になる。
【００２２】
例えば図１に示すような周波数間引き型の高速フーリエ変換回路において、最後の２段のバタフライ演算については上述したように２の補数表現での加減算が成立する。また、飽和処理を行わなくてもよいのは、９０度の整数倍の回転因子が最後まで続く部分である。最後から３段目のバタフライ演算については、ｗ1およびｗ3の回転因子が９０度の整数倍ではない。従って、第２変換部１２は、最後の２段のバタフライ演算については、オーバーフローが発生しても飽和処理を行わない。第２変換部１２は、最後から３段目のバタフライ演算を行う際にオーバーフローが発生した場合には飽和処理を行うのがよい。このように、第２変換部１２は、バタフライ演算の回転因子の値に応じて一部のバタフライ演算で飽和処理を行い、一部のバタフライ演算で飽和処理を行わないようになっていてもよい。
【００２３】
入力信号ｘnのうち所望の帯域の信号の振幅が平均的に小さい場合、一部の振幅の大きな帯域では演算過程においてオーバーフローが発生する。そのため、オーバーフローが発生するサブキャリアについては大きな折り返し雑音が混入することがある。しかし、所望の帯域の信号については、上述したようにビット制限パラメタによってオーバフローしないように制限されていることによってオーバーフローを起こさないので、正しい高速フーリエ変換結果が得られる。ただし、第２変換部１２においては、飽和処理を行わないのでオーバーフローを検出することができない。そこで、第１変換部１１において高速フーリエ変換時に飽和処理を行うことによって、所望の帯域の信号についてオーバーフローが起こらないことを確認する。
【００２４】
・受信方法の説明
図４は、実施例１にかかる受信方法を示すフローチャートである。図４に示すように、受信信号に対する直交変換処理が開始されると、まず、受信装置は、受信信号である時間領域の入力信号ｘnを受け取り、バッファなどのメモリに保存する（ステップＳ１）。次いで、受信装置は、第１変換部１１により入力信号ｘnに対して飽和処理を行いながら高速フーリエ変換を行い、複数の周波数領域の信号ｙkに変換する（ステップＳ２）。受信装置は、第１変換部１１による高速フーリエ変換を毎回行ってもよいし、後述するように間欠的に行ってもよい。次いで、受信装置は、所望の帯域の信号の振幅に基づいて、ビット制限調整部１３により第２変換部１２に対するビット制限パラメタを決定する。すなわち、受信装置は、第２変換部１２に対するビット制限の調整を行う（ステップＳ３）。次いで、受信装置は、第２変換部１２により入力信号ｘnに対して一部のバタフライ演算において飽和処理を行わずに高速フーリエ変換を行い、複数の周波数領域の信号ｙ'kに変換する（ステップＳ４）。次いで、受信装置は、第２変換部１２の出力信号ｙ'kを次段の回路へ出力し（ステップＳ５）、一連の直交変換処理を終了する。
【００２５】
ところで、例えばキャリア周波数が２ＧＨｚであり、端末が時速１２０ｋｍ／ｈで移動しているとする。この場合の最大ドップラ周波数は２２２Ｈｚであり、周期は４．５ｍｓとなる。一方、ＯＦＤＭ方式を採用する移動無線通信システムの一つにＬＴＥ（Ｌｏｎｇ  Ｔｅｒｍ  Ｅｖｏｌｕｔｉｏｎ）がある。ＬＴＥは、第３世代携帯電話方式の標準化団体である３ＧＰＰ（３ｒｄ  Ｇｅｎｅｒａｔｉｏｎ  Ｐａｒｔｎｅｒｓｈｉｐ  Ｐｒｏｊｅｃｔ）において標準化が進められている。ＬＴＥでのＯＦＤＭシンボル長は０．０８３ｍｓであり、上述した４．５ｍｓよりも十分に短い。従って、例えばＬＴＥの場合には、数シンボルに１回程度、第１変換部１１によって所望の帯域の信号についてオーバーフローが起こらないことを確認すればよい。つまり、第１変換部１１は高速フーリエ変換を間欠的に行ってもよい。端末の移動速度は１２０ｋｍ／ｈよりも遅いことが多い。端末の移動速度が１２０ｋｍ／ｈよりも遅い場合には、第１変換部１１で高速フーリエ変換を行う頻度をさらに少なくしてもよい。
【００２６】
図５は、飽和処理を行わずに高速フーリエ変換を行ったときのシミュレーション結果を示す特性図である。高速フーリエ変換の演算は、要素数Ｎの複素数ｘn（ｎは０からＮ−１までの整数）を次式によりｙk（ｋは０からＮ−１までの整数）に変換するのと等価である。図５において、縦軸はｙkの実部の値であり、横軸はｋである。ｎとｋは本質的には無次元であるが、ｎは離散化した時間に対応し、ｋが離散化した周波数に対応していることが多い。図５は、Ｎを５１２とした場合についてｋに対してｙkの実部の値をプロットした特性図である。"×"のプロットは第２変換部１２において上述したビット制限を行って一部でオーバフローさせた場合のものであり、"＋"のプロットはビット制限を行わない場合のものである。
【００２７】
【数１】
0005454237.tif 000002
【００２８】
図５から明らかなように、ビット制限を行うと、ｋの値が数十以下と四百数十以上との振幅が大きい領域でオーバフローしているが、その中間の振幅が小さい領域では、オーバーフローしていないときと同じ結果が得られている。従って、高速フーリエ変換時にビット制限を行ってビット数を減らしても、振幅が小さい領域では正しい演算結果が得られることが確認された。図５に示す例では、ビット制限を行うことによってｙkの実部の最大値が１／４程度になっているので、２ビット節約できたことになる。
【００２９】
実施例１によれば、振幅が小さい信号に対して高速フーリエ変換を行う場合、オーバーフローが発生しても正しい演算結果が得られるので、高速フーリエ変換の際にビット数を増やさなくても十分な精度が得られる。従って、ビット数を増やして精度を得る場合に比べて、高速フーリエ変換に用いるビット数を削減することができる。
【００３０】
なお、第１変換部１１および第２変換部１２が高速アダマール変換を行う構成としてもよい。図６に、例えば要素数８の高速アダマール変換演算を基数２で実装した回路を示す。図６に示すように、高速アダマール変換回路２１は、高速フーリエ変換回路の回転因子を全て１にしたものと同等である。従って、ＣＤＭＡ方式のように受信装置が高速アダマール変換を行う場合も、上述した高速フーリエ変換の場合と同様の効果が得られる。ただし、高速アダマール変換回路２１では、全てのバタフライ演算回路２が実質的に乗算を含まない、加減算のみの演算となり、上述した２の補数表現での加減算が成立する。従って、第２変換部１２において飽和処理を行わずに全てのバタフライ演算２を行うことができる。
【００３１】
（実施例２）
実施例２は、実施例１において、回転因子が９０度の整数倍でない場合、回転因子が９０度の整数倍である場合よりもビット数を増やしてバタフライ演算を行うものである。すなわち、例えば図１に示す高速フーリエ変換回路において、最後から３段目のｗ1およびｗ3の回転因子を乗算するバタフライ演算については、図７に示す構成の回路でバタフライ演算（以下、ビット数増加型バタフライ演算と称する）を行う。例えば図１に示す高速フーリエ変換回路において、その他のバタフライ演算については、図２に示す構成の回路でバタフライ演算（以下、通常ビット数バタフライ演算と称する）を行う。
【００３２】
・ビット数増加型バタフライ演算回路の説明
図７は、ビット数増加型バタフライ演算回路の一例を示すブロック図である。一例として、有限ビット数の整数でバタフライ演算を実装した回路において、入力信号および回転因子をそれぞれ８ビットとした例について説明する。図７に示すように、ビット数増加型バタフライ演算回路３２では、加算部３３において一方の入力信号（８ビット）にもう一方の入力信号（８ビット）が加算される。また、減算部３４において、一方の入力信号（８ビット）からもう一方の入力信号（８ビット）が減算される。加算部３３の出力信号（９ビット）は、ビット制限部３５において上位１ビットもしくは下位１ビットが削除されてビット数増加型バタフライ演算回路３２の一方の出力信号（８ビット）となる。
【００３３】
減算部３４の出力信号（９ビット）には、乗算部３７において回転因子ｗ（８ビット）が乗算される。図２に示す通常ビット数バタフライ演算回路２では、乗算部７への入力信号が８ビットである。それに対して、ビット数増加型バタフライ演算回路３２では、乗算部３７への入力信号が９ビットになっているので、乗算部にビットあふれした信号が入力されるのを防ぐことができる。乗算の結果できた１７ビットの信号は、ビットシフト部３８において下位８ビットが削除されて９ビットの信号にされる。ビットシフト部３８の出力信号（９ビット）は、ビット制限部３６において上位１ビットもしくは下位１ビットが削除されてビット数増加型バタフライ演算回路３２のもう一方の出力信号（８ビット）となる。ビットシフト部３８におけるビットの削除量や、ビット制限部３５，３６においてビットを削除する頻度は、入力信号に基づいて適宜変更される。その他の構成は実施例１と同様である。
【００３４】
・バタフライ演算方法の説明
図８は、実施例２にかかる受信方法におけるバタフライ演算方法の一例を示すフローチャートである。このバタフライ演算方法は、図４に示すフローチャートのステップＳ４において実施される。バタフライ演算が開始されると、受信装置は、第２変換部１２でのバタフライ演算が最後から３段目のバタフライ演算であるか否かを判断する（ステップＳ１１）。最後から３段目である場合（ステップＳ１１：Ｙｅｓ）、受信装置は、第２変換部１２でのバタフライ演算の回転因子ｗが９０度の整数倍であるか否かを判断する（ステップＳ１２）。９０度の整数倍でない場合（ステップＳ１２：Ｎｏ）、受信装置は、第２変換部１２によりビット数増加型バタフライ演算を行い（ステップＳ１３）、当該バタフライ演算を終了する。一方、最後から３段目のバタフライ演算でない場合（ステップＳ１１：Ｎｏ）、または回転因子ｗが９０度の整数倍である場合（ステップＳ１２：Ｙｅｓ）、受信装置は、第２変換部１２により通常ビット数バタフライ演算を行い（ステップＳ１４）、当該バタフライ演算を終了する。
【００３５】
実施例２によれば、実施例１と同様の効果が得られる。また、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）のファームウェアで上述した処理を行う場合、ＤＳＰの乗算器が８ビットであると、乗算器を何回も使い回して９ビットの乗算を行うことになる。そのため、演算量が大幅に増えてしまう。それに対して、実施例２のように一部のバタフライ演算において乗算を行う際のビット数を増やすことにすれば、演算量の増加を大幅に小さくすることができる。
【００３６】
（実施例３）
実施例３は、実施例１または２において、第２変換部１２から次段の回路へ出力される信号の振幅を調整するものである。
【００３７】
・受信装置の説明
図９は、実施例３にかかる受信装置を示すブロック図である。図９に示すように、受信装置は、実施例１または２の構成に加えて振幅調整部１６を備えている。振幅調整部１６は、第２変換部１２の出力信号ｙ'kに定数を乗算して次段の回路への出力信号ｙ"kとする。振幅調整部１６において信号ｙ'kに乗算される定数は、ビット制限調整部１３により決定された第２変換部１２に対するビット制限パラメタに基づいて決まる。例えば、ビット制限パラメタによって第２変換部１２における例えば下位１ビットの削除回数が、第１変換部１１における例えば下位１ビットの削除回数よりも３回少ない場合、振幅調整部１６は、第２変換部１２の出力信号ｙ'kの振幅を１／８倍にする。その他の構成は実施例１または２と同様である。
【００３８】
・受信方法の説明
図１０は、実施例３にかかる受信方法を示すフローチャートである。図１０に示すように、受信信号に対する直交変換処理が開始されると、受信装置は、実施例１のステップＳ１からステップＳ４までと同様の処理を行う（ステップＳ２１〜ステップＳ２４）。次いで、受信装置は、振幅調整部１６により第２変換部１２の出力信号ｙ'kに定数を乗算して出力信号の振幅を調整する（ステップＳ２５）。そして、受信装置は、振幅調整部１６の出力信号ｙ"kを次段の回路へ出力し（ステップＳ２６）、一連の直交変換処理を終了する。
【００３９】
実施例３によれば、実施例１または２と同様の効果が得られる。また、次段の回路において１６ＱＡＭや６４ＱＡＭのシンボルから各ビットの尤度を求める際に、ビット判定を精度よく行うことができるので、次段の回路において復調および復号を正常に行うことができる。
【符号の説明】
【００４０】
１１  第１変換部
１２  第２変換部
１３  ビット制限調整部
１６  振幅調整部
【図１】
0005454237.tif 000003
【図２】
0005454237.tif 000004
【図３】
0005454237.tif 000005
【図４】
0005454237.tif 000006
【図５】
0005454237.tif 000007
【図６】
0005454237.tif 000008
【図７】
0005454237.tif 000009
【図８】
0005454237.tif 000010
【図９】
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【図１０】
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