(57)【特許請求の範囲】
【請求項１】
高電位電源と低電位電源の電圧差を分圧して基準電圧を出力する基準電圧発生回路と、入力アナログ電圧を前記基準電圧との差を示す内部アナログ電圧に変換してサンプル／ホールドするサンプル／ホールド回路と、高電位電源と低電位電源の電圧差を分圧して比較対象電圧を発生させるＤ／Ａ変換回路と、前記入力アナログ電圧と前記比較対象電圧とを比較して比較結果を示す信号を出力するコンパレータと、前記Ｄ／Ａ変換回路における分圧比率を前記コンパレータの出力信号に応じて逐次更新しつつ前記入力アナログ電圧に最も近い比較対象電圧を探索し、その探索結果に応じたデジタル値を出力する制御回路とを有する逐次比較Ａ／Ｄ変換器において、
前記コンパレータの一方の入力端子には第１の信号線を介して前記Ｄ／Ａ変換回路の発生させる比較対象電圧と前記内部アナログ電圧との電圧差が与えられる一方、他方の入力端子には第２の信号線とスイッチとを介して前記基準電圧発生回路が接続されており、
前記高電位電源と前記第２の信号線の間には可変容量素子である第１の容量素子が介挿されている一方、前記第２の信号線と前記低電位電源の間には可変容量素子である第２の容量素子が介挿されており、
前記制御回路は、前記第１および第２の容量素子による分圧比率が前記Ｄ／Ａ変換回路にて比較対象電圧を発生させる際の分圧比率と等しくなるように前記Ｄ／Ａ変換回路における分圧比率の更新に同期させて前記第１および第２の容量素子の容量を調整し、前記サンプル／ホールド回路に内部アナログ電圧をサンプル／ホールドさせる期間では前記スイッチをオンにして前記第１および第２の容量素子の充電を行い、その期間の終了を契機として前記スイッチをオフにする制御を行う
ことを特徴とする逐次比較Ａ／Ｄ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ信号をデジタルデータに変換するＡ／Ｄ変換器に関し、特に逐次比較Ａ／Ｄ変換器に関する。
【背景技術】
【０００２】
逐次比較Ａ／Ｄ変換器は、入力アナログ電圧と電源電圧ＶＤＤの１／２や１／４（或いは３／４）の電圧（以下、比較対象電圧）の大小比較を順次行うことで、その入力アナログ電圧に最も近い比較対象電圧を特定し、その比較対象電圧を示すデジタルデータを出力する。逐次比較Ａ／Ｄ変換器は、比較対象電圧を発生させる回路の構成によって、抵抗分圧型、電荷再配分型、および両者を併用したもの、に分類される。一般に抵抗分圧型では８ビット以上の分解能を実現することは難しいため、８ビット以上の分解能が要求される場合には、電荷再配分型或いは電荷再配分型と抵抗分圧型の併用構成が採用されることが多い。電荷再配分型逐次比較Ａ／Ｄ変換器に関する先行技術文献としては特許文献１および特許文献２が挙げられる。
【０００３】
図５は、電荷再配分型の逐次比較Ａ／Ｄ変換器の構成例を示す図である。
コンパレータ２０は入力アナログ電圧Ｖｉｎと比較対象電圧の大小比較を行うためのものである。基準電圧発生回路４０は、上記比較処理にて使用される基準電圧Ｖｒｅｆ（図５に示す例では、ＶＤＤ／２）を高電位電源（逐次比較Ａ／Ｄ変換器の動作電圧ＶＤＤを発生させる電源）と低電位電源（接地）の電位差を分圧して発生させ、コンパレータ２０に供給する。制御回路３０は、ｎビットの逐次近似レジスタ（図示略）を備え、この逐次近似レジスタに初期値として“１０・・・０”（ＭＳＢのみを１とし、他のビットを０としたｎビットデータ）をセットする。この制御回路３０は、逐次近似レジスタの格納内容に応じた比較対象電圧を局部Ｄ／Ａ変換回路１０に発生させるとともに、コンパレータ２０の出力信号に応じて逐次近似レジスタの格納内容を“１１・・・０”或いは“０１・・・０”と更新する。そして、逐次近似レジスタのＬＳＢのビット値が定まると、制御回路３０は当該逐次近似レジスタの格納内容を変換結果たるデジタルデータとして出力するのである。
【０００４】
図５の局部Ｄ／Ａ変換回路１０は容量アレイを形成する容量素子Ｃ０，Ｃ１，Ｃ２，…Ｃｎ−２，Ｃｎ−１，Ｃｎを有する。ｎ＝４の場合、単位容量をＣとすると、容量素子Ｃ０，Ｃ１，Ｃ２，Ｃ３，Ｃ４の容量は、各々Ｃ／８、Ｃ／８、Ｃ／４、Ｃ／２、Ｃとなっている。図５に示す逐次比較Ａ／Ｄ変換器では、制御回路３０は、先ず、スイッチＳＷ０，ＳＷ１，ＳＷ２，ＳＷ３およびＳＷ４を全て入力端子（入力アナログ電圧Ｖｉｎが入力される端子）側に切り換え、スイッチ１２をオンにする。この状態では容量素子Ｃ0〜Ｃ4の共通接続端子には基準電圧Ｖｒｅｆが印加され、入力アナログ電圧Ｖｉｎと基準電圧Ｖｒｅｆの電圧差に応じた電荷が容量素子Ｃ０〜Ｃ４に蓄積される（図６（ａ）参照）。図６（ａ）に示す状態において容量素子Ｃ０〜Ｃ４に蓄えられている全電荷ＱＴは以下の式（１）で表わされる。
ＱＴ  ＝｛Ｖｉｎ−Ｖｒｅｆ｝×２Ｃ
＝｛Ｖｉｎ−ＶＤＤ／２｝×２Ｃ・・・（１）
【０００５】
図６（ａ）に示す状態においてスイッチ１２をオフにすると、容量素子Ｃ０〜Ｃ４に蓄えられている全電荷ＱＴは保存される。つまり、局部Ｄ／Ａ変換回路１０は、入力アナログ電圧Ｖｉｎを基準電圧Ｖｒｅｆとの電圧差（以下、内部アナログ電圧）“Ｖｉｎ−Ｖｒｅｆ”に変換してホールドするサンプル／ホールド回路の役割を果たすのである。また、局部Ｄ／Ａ変換回路１０は、制御回路３０による制御の下で各種比較対象電圧を発生させる役割も担う。図５に示す逐次比較Ａ／Ｄ変換器では、スイッチ１２を開いてスイッチＳＷ0〜ＳＷ４を順次切り換えることで各種比較対象電圧との逐次比較が行われる。これらスイッチＳＷ0〜ＳＷ４の切り換えは、逐次近似レジスタの格納内容にしたがって行われる。具体的には、逐次近似レジスタのＬＳＢを第０ビット、ＭＳＢを第ｎビットとすると、制御回路３０は、第ｋ（ｋ＝０〜ｎ）ビットのビット値が１であればスイッチＳＷｋを高電位電源側に切り換え、同第ｋビットのビット値が０であればスイッチＳＷｋを低電位電源側に切り換えるのである。
【０００６】
前述したように、逐次比較動作の開始時点では、遂次近似レジスタには“１００００”が格納されている。このため、制御回路３０はスイッチＳＷ4を高電位電源側に切り換え、スイッチＳＷ０〜ＳＷ３については各々低電位電源側に切り換える。その結果、図６（ｂ）に示すように、容量素子Ｃ４が高電位電源と信号線Ｌ１との間に介挿され、容量素子Ｃ０〜Ｃ３が信号線Ｌ１と低電位電源との間に並列に介挿された状態となる。図６（ｂ）に示す状態においてコンパレータ２０のマイナス側入力端子へ入力される電圧ＶＭは、信号線Ｌ１に接続されている電極に蓄積されている電荷について電荷保存則（−Ｃ×（ＶＤＤ−ＶＭ）＋ＣＶＭ＝−２Ｃ×（Ｖｉｎ−ＶＤＤ／２））が成り立つことに留意すると、以下の式（２）で表わされる。
ＶＭ  ＝ＶＤＤ−Ｖｉｎ
＝ＶＤＤ／２−（Ｖｉｎ−ＶＤＤ／２）・・・（２）
【０００７】
コンパレータ２０では、式（２）に示す電圧ＶＭとそのプラス側入力端子に入力される電圧Ｖｐの大小比較が行われ、その比較結果に応じた信号が出力される。図５に示すようにＶｐ＝Ｖｒｅｆ（＝ＶＤＤ／２）であるから、ＶｐとＶＭの大小比較を行うことはＶｉｎとＶＤＤ／２の大小比較を行うことに他ならない。Ｖｉｎ≧ＶＤＤ／２であればＶＭ≦ＶＰとなり、Ｈｉｇｈレベル（”１”）の信号がコンパレータ２０から制御回路３０に与えられる。これはＭＳＢが１であることを意味する。一方、Ｖｉｎ＜ＶＤＤ／２であればＶＭ＞ＶＰとなり、Ｌｏｗレベル（”０”）の信号がコンパレータ２０から制御回路３０に与えられ、これはＭＳＢが０であることを意味する。
【０００８】
このようにしてＭＳＢのビット値が定まると、制御回路３０は、次のビットである２ＳＢのビット値の決定を以下の要領で行う。例えばＭＳＢが“1"と定まったとすると、制御回路３０は遂次近似レジスタの格納内容を“１１０００”に更新し、この遂次近似レジスタの格納内容にしたがってスイッチＳＷ０〜ＳＷ4の切り換えを行う。具体的にはスイッチＳＷ4に加えてＳＷ３を高電位電源側に切り換える。その結果、図６（ｃ）に示すように、容量素子Ｃ４およびＣ３が高電位電源と信号線Ｌ１との間に並列に介挿され、容量素子Ｃ0〜Ｃ２が信号線Ｌ１と低電位電源との間に並列に介挿された状態となる。前述したように信号線Ｌ１に接続されている電極の蓄積電荷について電荷保存則が成り立つことに留意すると、この信号線Ｌ１に表れる電圧ＶＭは、ＶＭ＝ＶＤＤ／２−｛Ｖｉｎ−（３／４）×ＶＤＤ｝となる。コンパレータ２０では電圧ＶＭと電圧ＶＰ＝ＶＤＤ／２の比較が行われ、両者の大小関係（換言すれば、Ｖｉｎと（３／４）×ＶＤＤの大小関係）により２ＳＢが定まる。なお、ＭＳＢが“０"と定まった場合には、遂次近似レジスタの格納内容は“０１０００”となるのであるから、スイッチＳＷ4を低電位電源側に切り換えるとともにスイッチＳＷ３を高電位電源側に切り換え、図６（ｄ）に示すように容量素子Ｃ３が高電位電源と信号線Ｌ１の間に介挿され、容量素子Ｃ４およびＣ０〜Ｃ２が信号線Ｌ１と低電位電源の間に並列に介挿された状態となるようにすれば良い。図６（ｄ）に示す状態では、ＶＭ＝ＶＤＤ／２−｛Ｖｉｎ−（１／４）×ＶＤＤ｝となる。以下同様にして３ＳＢ・・・ＬＳＢが順次求まるのである。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開平７−３３６２２４号公報
【特許文献２】特公平７−３４５４５１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
ところで、近年では基準電圧ＶＤＤを供給する電源としてスイッチング電源やＤＣ／ＤＣコンバータを用い、さらにその出力電圧を低く抑えたい、といったニーズがある。しかし、この種の電源の出力電圧はリプルを有するため、出力電圧が低い場合にはその脈動に起因してＡ／Ｄ変換の精度が著しく低下する虞がある。その理由は以下の通りである。入力アナログ電圧Ｖｉｎと比較対象電圧の大小比較を行う際に高電位電源の出力電圧がＶＤＤからＶＤＤ＋ΔＶに変動したとする。この場合、コンパレータ２０のプラス側入力端子の入力電圧の変動成分は比較対象電圧によらずΔＶ／２であるが、同マイナス側入力端子の入力電圧に含まれる変動成分は比較対象電圧毎に異なる。例えば、比較対象電圧がＶＤＤ／２の場合（すなわち、ＭＳＢのビット値の判定を行う場合）には上記変動分はΔＶ／２となり、比較対象電圧がＶＤＤ／４或いはＶＤＤ×（３／４）の場合（すなわち、２ＳＢのビット値の判定を行う場合）には上記変動分はΔＶ／４或いは３／４ΔＶとなる。したがって、ＭＳＢ以外のビット値の判定の際に電源電圧の変動が生じると、比較対象電圧と入力アナログ電圧Ｖｉｎの大小関係の判定に誤りが生じることがあり、Ａ／Ｄ変換の精度が低下するのである。
本発明は、上記課題に鑑みて為されたものであり、出力電圧が脈動する電源を基準電圧の発生源として用い、かつ、その出力電圧を低く抑えた場合であっても、出力電圧の脈動による影響を受け難い逐次比較Ａ／Ｄ変換器を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記課題を解決するために本発明は、高電位電源と低電位電源の電圧差を分圧して基準電圧を出力する基準電圧出力回路と、入力アナログ電圧を前記基準電圧との差を示す内部アナログ電圧に変換してサンプル／ホールドするサンプル／ホールド回路と、高電位電源と低電位電源の電圧差を分圧して比較対象電圧を発生させるＤ／Ａ変換回路と、前記入力アナログ電圧と前記比較対象電圧とを比較して比較結果を示す信号を出力するコンパレータと、前記Ｄ／Ａ変換回路における分圧比率を前記コンパレータの出力信号に応じて逐次更新しつつ前記入力アナログ電圧に最も近い比較対象電圧を探索し、その探索結果に応じたデジタル値を出力する制御回路とを有する逐次比較Ａ／Ｄ変換器において、前記コンパレータの一方の入力端子には第１の信号線を介して前記Ｄ／Ａ変換回路の発生させる比較対象電圧と前記内部アナログ電圧との電圧差が与えられる一方、他方の入力端子には第２の信号線とスイッチとを介して前記基準電圧発生回路が接続されており、前記高電位電源と前記第２の信号線の間には第１の容量素子が介挿されている一方、前記第２の信号線と前記低電位電源の間には第２の容量素子が介挿されており、前記制御回路は、前記サンプル／ホールド回路に内部アナログ電圧をサンプル／ホールドさせる期間は前記スイッチをオンにして前記第１および第２の容量素子の充電を行い、その期間の終了を契機として前記スイッチをオフにする制御を行うことを特徴とする逐次比較Ａ／Ｄ変換器、を提供する。このような逐次比較Ａ／Ｄ変換器においては前記第１および第２の信号線の各々のインピーダンスが揃うように第１および第２の容量素子の各々の容量を定めておけば、高電位電源の出力電圧が変動したとしても、第１および第２の信号線を介してコンパレータに入力される各電圧の変動分は等しくなり、その変動分は差動増幅器たるコンパレータで相殺され、Ａ／Ｄ変換の変換結果に影響が生じることはない。
【００１２】
より好ましい態様においては、前記第１および第２の容量素子は何れも可変容量素子であり、前記制御回路は、前記第１および第２の容量素子による分圧比率が前記Ｄ／Ａ変換回路にて比較対象電圧を発生させる際の分圧比率と等しくなるように前記第１および第２の容量素子の容量を調整することを特徴とする。また、本発明の別の好ましい態様においては、予め定められた比較対象電圧を発生させる際の前記Ｄ／Ａ変換回路における分圧比率と、前記第１および第２の容量素子による分圧比率が等しくなるように前記第１および第２の容量素子の各々の容量が予め定められていることを特徴とする。前者の態様であれば、第１および第２の容量素子の各々の容量を逐次比較動作に同期させて調整するといった複雑な制御（およびその制御を実現するための構成）が必要になるものの、入力アナログ信号の信号値によらず常に高電位電源の出力電圧の脈動による影響を排除することができるといった利点がある。一方、後者の態様では、入力アナログ信号の信号値が特定のコードに対応する値またはその近傍の値である場合に限り高電位電源の出力電圧の脈動による影響を排除することができるものの、前者の態様に比較して構成が簡略化されるといった利点がある。
【図面の簡単な説明】
【００１３】
【図１】本発明の第１実施形態のＡ／Ｄ変換器１Ａの構成例を示す図である。
【図２】同Ａ／Ｄ変換器１Ａの各部の具体的な構成例を示す図である。
【図３】同Ａ／Ｄ変換器１Ａの動作を説明するための図である。
【図４】本発明の第２実施形態のＡ／Ｄ変換器１Ｂの構成例を示す図である。
【図５】従来の逐次比較Ａ／Ｄ変換器の構成例を示す図である。
【図６】従来の逐次比較Ａ／Ｄ変換器の動作を説明するための図である。
【発明を実施するための形態】
【００１４】
以下、図面を参照しつつ本発明の実施形態について説明する。
（Ａ：第１実施形態）
図１は、本発明の第１実施形態のＡ／Ｄ変換器１Ａの構成例を示すブロック図である。
Ａ／Ｄ変換器１Ａは、入力アナログ電圧Ｖｉｎを１２ビットのデジタルデータＯＵＴに変換して出力する逐次比較Ａ／Ｄ変換器である。図１に示すように、Ａ／Ｄ変換器１Ａは、局部Ｄ／Ａ変換回路１０Ａ、コンパレータ２０、制御回路３０Ａ、基準電圧発生回路４０および基準電圧調整回路５０Ａを含んでいる。
【００１５】
基準電圧発生回路４０の役割および構成は、従来の逐次比較Ａ／Ｄ変換器（図５参照）におけるものと基本的には同一である。図１に示すように、基準電圧発生回路４０は、正の電圧ＶＤＤを出力する高電位電源と低電位電源（本実施形態では、接地）との間に抵抗４１０、抵抗４２０およびＮチャネル電界効果トランジスタ４３０を直列に介挿してなる分圧回路である。抵抗４１０および４２０は、同一の抵抗値を有する抵抗素子である。したがって、Ｎチャネル電界効果トランジスタ４３０をオンにすると、抵抗４１０および４２０の共通接続点の電位はＶＤＤ／２となる。図１に示すように、抵抗４１０および４２０の共通接続点には、Ｎチャネル電界効果トランジスタ４４０を介して信号線Ｌ１が接続されているとともに、Ｎチャネル電界効果トランジスタ４５０を介して信号線Ｌ２が接続されている。したがって、Ｎチャネル電界効果トランジスタ４３０、４４０および４５０の全てをオン状態にすると、信号線Ｌ１およびＬ２には抵抗４１０および４２０の共通接続点の電圧（ＶＤＤ／２）が現れるのである。これら３つのＮチャネル電界効果トランジスタのオン／オフ制御は制御回路３０Ａによって行われる。図１に示すように信号線Ｌ１は局部Ｄ／Ａ変換回路１０Ａを介してコンパレータ２０のマイナス側入力端子に接続されており、信号線Ｌ２は基準電圧調整回路５０Ａを介してコンパレータ２０のプラス側入力端子に接続されている。
【００１６】
局部Ｄ／Ａ変換回路１０Ａは、電荷再配分型回路である上位７ビット変換回路１１０と抵抗分圧型回路（本実施形態では、Ｒ−２Ｒ型ラダー回路）である下位５ビット変換回路１２０を含んでいる。つまりＡ／Ｄ変換器１Ａは、電荷再配分型回路と抵抗分圧型回路とを併用して比較対象電圧を発生させる構成となっている。以下、上位７ビット変換回路１１０および下位５ビット変換回路１２０の概略を簡単に説明する。
【００１７】
図１に示すように、上位７ビット変換回路１１０は、一方の電極が信号線Ｌ１に共通接続された複数の容量素子Ｃ１０−ｎ（ｎ＝１〜８）を含んでいる。容量素子Ｃ１０−８の他方の電極（すなわち、信号線Ｌ１に接続されていない方の電極）は、スイッチＳＷ１０−８に接続されている。図１に示すようにスイッチＳＷ１０−８は、容量素子Ｃ１０−８の他方の電極を、入力アナログ電圧Ｖｉｎが入力されるアナログ入力端子ＣＮ１と下位５ビット変換回路１２０が接続される入力端子ＣＮ２の何れかに選択的に接続するものである。このスイッチＳＷ１０−８の具体的な構成としては、図２（ａ）に示すように上記他の電極と入力端子ＣＮ２の間にＮチャネルおよびＰチャネル電界効果トランジスタを並列に介挿し、さらに、上記他の電極とアナログ入力端子ＣＮ１の間にＮチャネルおよびＰチャネル電界効果トランジスタを並列に介挿してなる構成が考えられる。
【００１８】
容量素子Ｃ１０−ｎ（ｎ＝１〜７）の他方の電極（すなわち、信号線Ｌ１に接続されていない方の電極）はスイッチＳＷ１０−ｎ（ｎ＝１〜７）に各々接続されている。図１に示すようにスイッチＳＷ１０−ｎ（ｎ＝１〜７）は、容量素子Ｃ１０−ｎ（ｎ＝１〜７）の他方の電極を、アナログ入力端子ＣＮ１、高電位電源および低電位電源の何れかに選択的に接続するものである。このスイッチＳＷ１０−ｎ（ｎ＝１〜７）の具体的な構成としては、図２（ｂ）に示すように上記他の電極と入力端子ＣＮ１との間にＮチャネルおよびＰチャネル電界効果トランジスタを並列に介挿し、上記他の電極と高電位電源との間にＰチャネル電界効果トンジスタを介挿し、さらに、上記他の電極と低電位電源との間にＮチャネル電界効果トランジスタを介挿してなる構成が考えられる。
【００１９】
容量素子Ｃ１０−ｎ（ｎ＝１〜８）の容量は、０．１ピコファラドを単位容量（以下、１Ｃと表記）として各々以下のようになっている。すなわち、容量素子Ｃ１０−１の容量＝６４Ｃ、容量素子Ｃ１０−２の容量＝３２Ｃ、容量素子Ｃ１０−３の容量＝１６Ｃ、容量素子Ｃ１０−４の容量＝８Ｃ、容量素子Ｃ１０−５の容量＝４Ｃ、容量素子Ｃ１０−６の容量＝２Ｃ、容量素子Ｃ１０−７の容量＝容量素子Ｃ１０−８の容量＝１Ｃ、となっている。したがって、容量素子Ｃ１０−ｎ（ｎ＝１〜８）の合成容量は１２８Ｃ（＝１２．８ピコファラド）となる。なお、図１では、詳細な図示は省略したが、容量素子Ｃ１０−１は、各々１６Ｃの容量を有する４個の容量素子を図２（ｃ）に示すように並列接続して構成されており、容量素子Ｃ１０−２は、各々１６Ｃの容量を有する２個の容量素子を図２（ｄ）に示すように並列接続して構成されている。これら容量素子Ｃ１０−１およびＣ１０−２の各々を単一の容量素子で構成しても良いことは言うまでもない。
【００２０】
下位５ビット変換回路１２０は、図１に示すように、抵抗値が２Ｒである抵抗Ｒ１、Ｒ２およびＲ７〜Ｒ１０と、抵抗値がＲである抵抗Ｒ３〜Ｒ６と、Ｎチャネル電界効果トランジスタＮ１〜Ｎ５と、Ｐチャネル電界効果トランジスタＰ１〜Ｐ５と、を含んでいる。図１に示すように、Ｐチャネル電界効果トランジスタＰ１、抵抗Ｒ１およびＲ２は高電位電源と低電位電源との間に直列に介挿されており、Ｐチャネル電界効果トランジスタＰ１と抵抗Ｒ１の共通接続点はＮチャネル電界効果トランジスタＮ１を介して低電位電源に接続されている。抵抗Ｒ１とＲ２の共通接続点と下位５ビット変換回路１２０の出力端子ＣＮ３の間には、抵抗Ｒ３、Ｒ４、Ｒ５およびＲ６が直列に介挿されている。抵抗Ｒｎ＋１と抵抗Ｒｎ＋２の共通接続点（ｎ＝２〜４）は、抵抗Ｒｎ＋５およびＰチャネル電界効果トランジスタＰｎを介して高電位電源に接続されており、抵抗Ｒｎ＋５とＰチャネル電界効果トランジスタＰｎの共通接続点はＮチャネル電界効果トランジスタＮｎを介して低電位電源に接続されている。そして、上記出力端子ＣＮ３は、抵抗Ｒ１０およびＰチャネル電界効果トランジスタＰ５を介して高電位電源に接続されており、抵抗Ｒ１０とＰチャネル電界効果トランジスタＰ５の共通接続点はＮチャネル電界効果トランジスタＮ５を介して低電位電源に接続されている。
【００２１】
このような構成としたため、下位５ビット変換回路１２０においては、Ｎチャネル電界効果トランジスタＮ１〜Ｎ５およびＰチャネル電界効果トランジスタＰ１〜Ｐ５のオン／オフを切り換えることによって出力電圧の調整が行われる。例えば、Ｎチャネル電界効果トランジスタＮ１〜Ｎ５の全てをオンにし、Ｐチャネル電界効果トランジスタＰ１〜Ｐ５の全てをオフにすると下位５ビット変換回路１２０の出力電圧は接地電位に等しくなる。また、Ｎチャネル電界効果トランジスタＮ１〜Ｎ４をオンに、Ｎチャネル電界効果トランジスタＮ５をオフに、Ｐチャネル電界効果トランジスタＰ１〜Ｐ４をオフに、Ｐチャネル電界効果トランジスタＰ５をオンにすると、同出力電圧はＶＤＤ／２となる。Ｎチャネル電界効果トランジスタＮ１〜Ｎ５およびＰチャネル電界効果トランジスタＰ１〜Ｐ５のオン／オフ制御は制御回路３０Ａによって行われる。
【００２２】
例えば、上位７ビットが全て０と判定される場合には、制御回路３０Ａは、スイッチＳＷ１０−１〜ＳＷ１０−７を全て低電位電源側に切り換え、かつ、スイッチＳＷ１０−８を下位５ビット変換回路１２０側に切り換え、Ｎチャネル電界効果トランジスタＮ１〜Ｎ５およびＰチャネル電界効果トランジスタＰ１〜Ｐ５のオン／オフを逐次切り換えて下位５ビット変換回路１２０の出力電圧をＶＤＤ／２、ＶＤＤ／４（或いはＶＤＤ×（３／４））と切り換えて行く。スイッチＳＷ１０−１〜ＳＷ１０−７が全て低電位電源側に切り換えられ、かつ、スイッチＳＷ１０−８を下位５ビット変換回路１２０側に切り換えた状態では、容量素子Ｃ１―８は下位５ビット変換回路１２０と信号線Ｌ１の間に介挿され、かつ、容量素子Ｃ１０−１〜Ｃ１０−７は信号線Ｌ１と低電位電源の間に介挿された状態となり、比較対象電圧は下位５ビット変換回路１２０の出力電圧の１／１２８となる。したがって、下位５ビット変換回路１２０の出力電圧をＶＤＤ／２、ＶＤＤ／４（或いはＶＤＤ×（３／４））を切り換えて行くことで、電圧値がＶＤＤ／２５６の比較対象電圧（すなわち、下位５ビットのうちのＭＳＢのビット値を判定するための比較対象電圧）や、同ＶＤＤ／５１２（或いは、ＶＤＤ×（３／５１２））の比較対象電圧（下位５ビットの２ＳＢを判定するための比較対象電圧）を発生させることができるのである。
【００２３】
基準電圧調整回路５０Ａは、図１に示すように各々一方の電極が信号線Ｌ２に共通接続された容量素子Ｃ２０−ｎ（ｎ＝１〜８）と容量素子Ｃ３０−ｎ（ｎ＝１〜８）を含んでいる。図１に示すように、容量素子Ｃ２０−ｎ（ｎ＝１〜８）の他方の電極はスイッチＳＷ２０−ｎ（ｎ＝１〜８）を介して高電位電源に接続されており、容量素子Ｃ３０−ｎ（ｎ＝１〜８）の他方の電極はスイッチＳＷ３０−ｎ（ｎ＝１〜８）を介して低電位電源に接続されている。これら容量素子Ｃ２０−ｎ（ｎ＝１〜８）および容量素子Ｃ３０−ｎ（ｎ＝１〜８）の各々の容量は、以下の通りである。すなわち、容量素子Ｃ２０−１の容量＝容量素子Ｃ３０−１の容量＝３２Ｃ、容量素子Ｃ２０−２の容量＝容量素子Ｃ３０−２の容量＝１６Ｃ、容量素子Ｃ２０−３の容量＝容量素子Ｃ３０−３の容量＝８Ｃ、容量素子Ｃ２０−４の容量＝容量素子Ｃ３０−４の容量＝４Ｃ、容量素子Ｃ２０−５の容量＝容量素子Ｃ３０−５の容量＝２Ｃ、容量素子Ｃ２０−６の容量＝容量素子Ｃ３０−６の容量＝１Ｃ、容量素子Ｃ２０−７の容量＝容量素子Ｃ２０−８の容量＝容量素子Ｃ３０−７の容量＝容量素子Ｃ３０−８の容量＝０．５Ｃ、である。
【００２４】
スイッチＳＷ２０−ｎ（ｎ＝１〜８）およびスイッチＳＷ３０−ｎ（ｎ＝１〜８）のオン／オフ制御は、制御回路３０Ａによって行われる。例えば、スイッチＳＷ２０−ｎ（ｎ＝１〜８）の全てをオンにすると、容量素子Ｃ２０−ｎ（ｎ＝１〜８）の全てが高電位電源と信号線Ｌ２との間に並列に介挿され、その合成容量は６４Ｃとなる。また、スイッチＳＷ２０−１のみをオンにし、スイッチＳＷ２０−２〜ＳＷ２０−８をオフにすると、容量素子Ｃ２０−１のみが高電位電源と信号線Ｌ２との間に介挿されることとなる。つまり、スイッチＳＷ２０−ｎ（ｎ＝１〜８）と容量素子Ｃ２０−ｎ（ｎ＝１〜８）は高電位電源と信号線Ｌ２との間に介挿された第１の可変容量として機能するのである。同様に、スイッチＳＷ３０−ｎ（ｎ＝１〜８）と容量素子Ｃ３０−ｎ（ｎ＝１〜８）は信号線Ｌ２と低電位電源との間に介挿された第２の可変容量として機能するのである。そして、本実施形態の制御回路３０Ａは、逐次比較動作（すなわち、局部Ｄ／Ａ変換回路１０ＡのスイッチＳＷ１０−ｎ（ｎ＝１〜８）、Ｎチャネル電界効果トランジスタＮ１〜Ｎ５およびＰチャネル電界効果トランジスタＰ１〜Ｐ５の各々の切り換え）に同期させて、信号線Ｌ１およびＬ２の各々のインピーダンスが揃うように上記第１および第２の可変容量の容量を調整する処理（すなわち、スイッチＳＷ２０−ｎ（ｎ＝１〜８）およびスイッチＳＷ３０−ｎ（ｎ＝１〜８）のオン／オフ制御）を実行する。詳細については後述するが、信号線Ｌ１およびＬ２のインピーダンスを揃えることで、電源電圧の脈動に起因した影響をコンパレータ２０で相殺し、Ａ／Ｄ変換の精度が低下することを回避することができるのである。
以上がＡ／Ｄ変換器１Ａの構成である。
【００２５】
次いで、Ａ／Ｄ変換器１Ａの動作を説明する。
入力アナログ電圧Ｖｉｎのサンプル／ホールドを行う段階においては、制御回路３０Ａは、Ｎチャネル電界効果トランジスタ４３０、４４０および４５０を全てオンにし、スイッチＳＷ１０−ｎ（ｎ＝１〜８）を全てアナログ入力端子ＣＮ１に接続し、さらに、スイッチＳＷ２０−ｎ（ｎ＝１〜８）およびスイッチＳＷ３０−ｎ（ｎ＝１〜８）を全てオンにする。これにより、信号線Ｌ１およびＬ２に現れる電圧はＶＤＤ／２となり、入力アナログ電圧Ｖｉｎは内部アナログ電圧（Ｖｉｎ−ＶＤＤ／２）に変換されてサンプル／ホールドされる（すなわち、内部アナログ電圧（Ｖｉｎ−ＶＤＤ／２）に応じた電荷が容量素子Ｃ１０−ｎ（ｎ＝１〜８）に蓄積される）。一方、基準電圧調整回路５０Ａでは、容量素子Ｃ２０−ｎ（ｎ＝１〜８）の各々には、高電位電源と信号線Ｌ２の電位差（ＶＤＤ−ＶＤＤ／２＝ＶＤＤ／２）に応じた電荷が蓄積され、容量素子Ｃ３０−ｎ（ｎ＝１〜８）の各々には、信号線Ｌ２と低電位電源の電位差（ＶＤＤ／２−０＝ＶＤＤ／２）に応じた電荷が蓄積される。
【００２６】
入力アナログ電圧のサンプリングを開始してから所定クロック分のサンプリング期間が経過すると、制御回路３０Ａは、Ｎチャネル電界効果トランジスタ４４０および４５０をオフにし、スイッチＳＷ１０−ｎ（ｎ＝１〜７）を低電位電源側に、スイッチＳＷ１０−８を下位５ビット変換回路側に各々切り換え、さらに、Ｎチャネル電界効果トランジスタＮ１〜Ｎ５を全てオンにし、かつ同Ｐチャネル電界効果トランジスタＰ１〜Ｐ５を全てオフにする。その結果、局部Ｄ／Ａ変換回路１０Ａの容量素子Ｃ１０−ｎ（ｎ＝１〜８）は全て信号線Ｌ１と低電位電源との間に並列に介挿された状態となり、各々の電荷がホールドされる。一方、信号線Ｌ２は抵抗４１０および４２０の共通接続点から切り離された状態となるのであるが、容量素子Ｃ２０−ｎ（ｎ＝１〜８）および容量素子Ｃ３０−ｎ（ｎ＝１〜８）の各々に充電された電荷によって信号線Ｌ２の電位はＶＤＤ／２に維持される。
【００２７】
次いで、制御回路３０Ａは入力電圧Ｖｉｎと比較対象電圧の逐次比較を実行する。具体的には、制御回路３０Ａは、スイッチＳＷ１０−ｎ（ｎ＝１〜８）のうちスイッチＳＷ１０−１のみを高電位電源側に切り換えて入力アナログ電圧ＶｉｎとＶＤＤ／２の大小比較を行う。スイッチＳＷ１０−１のみを高電位電源側に切り換えると、前掲図６（ｂ）に示した場合と同様に、高電位電源と信号線Ｌ１の間に介挿される容量と信号線Ｌ１と低電位電源の間に介挿される容量の比率は１：１となる。一方、スイッチＳＷ２０−ｎ（ｎ＝１〜８）およびスイッチＳＷ３０−ｎ（ｎ＝１〜８）は全てオンになっているため、電位電源と信号線Ｌ２の間に介挿される容量と信号線Ｌ２と低電位電源の間に介挿される容量の比率も１：１となる（図３（ａ）参照）。
【００２８】
そして、入力アナログ電圧Ｖｉｎ＞ＶＤＤ／２であれば、制御回路３０Ａは、入力アナログ電圧ＶｉｎとＶＤＤ×（３／４）の大小比較を行うため、スイッチＳＷ１０−１に加えてスイッチＳＷ１０−２を高電位電源側に切り換え、逆に、入力アナログ電圧Ｖｉｎ＜ＶＤＤ／２であれば、入力アナログ電圧ＶｉｎとＶＤＤ／４の大小比較を行うため、スイッチＳＷ１０−１を低電位電源側に切り換え、スイッチＳＷ１０−２を高電位電源側に切り換える。加えて、制御回路３０Ａは、スイッチＳＷ１０−ｎ（ｎ＝１〜８）の切り換えに同期させて、基準電圧調整回路５０ＡのスイッチＳＷ２０−ｎ（ｎ＝１〜８）およびスイッチＳＷ３０−ｎ（ｎ＝１〜８）のオン／オフ制御を実行する。以下、入力アナログ電圧Ｖｉｎ＞ＶＤＤ／２の場合を例にとって制御回路３０Ａが実行する動作を説明する。
【００２９】
前述したように入力アナログ電圧Ｖｉｎ＞ＶＤＤ／２である場合は、制御回路３０ＡはスイッチＳＷ１０−１に加えてＳＷ１０−２を高電位電源側に切り換える。これにより、局部Ｄ／Ａ変換回路１０Ａにおいては、高電位電源と信号線Ｌ１の間に容量素子Ｃ１０−１およびＣ１０−２が並列に介挿され、かつ、信号線Ｌ１と低電位電源の間に容量素子Ｃ１０−３〜Ｃ１０−８が並列に介挿された状態となる。その結果、局部Ｄ／Ａ変換回路１０Ａの出力電圧（すなわち、コンパレータ２０のマイナス側入力端子への入力電圧ＶＭ）は、以下の式（３）に示す値となる。式（３）の右辺第１項は、高電位電源と低電位電源の電位差を３：１の比率（容量素子Ｃ１０−１とＣ１０−２の合成容量と容量素子Ｃ１０−３〜８の合成容量の比率）で分圧して得られる成分であり、右辺第２項は容量素子Ｃ１０−ｎ（ｎ＝１〜８）に蓄積されている電荷に起因した成分である。
ＶＭ＝ＶＤＤ×（３／４）−（Ｖｉｎ−ＶＤＤ／２）・・・（３）
【００３０】
加えて、制御回路３０Ａは、スイッチＳＷ１０−２の切り換えに同期させて、信号線Ｌ１と信号線Ｌ２のインピーダンスが揃うように(図３（ｂ）に示すように、高電位電源と信号線Ｌ２の間に介挿されている容量と信号線Ｌ２と低電位電源の間に介挿されている容量の比率が３：１となるように)スイッチＳＷ２０−ｎ（ｎ＝１〜８）およびスイッチＳＷ３０−ｎ（ｎ＝１〜８）のオン／オフ制御を行う。例えば、スイッチＳＷ１０−２の切り換えに同期させてスイッチＳＷ２０−７およびＳＷ２０−８をオフにし、かつ、スイッチＳＷ３０−１、ＳＷ３０−３、ＳＷ３０−５、ＳＷ３０−７およびＳＷ３０−８をオフにするのである。
【００３１】
ここで、高電位電源の出力電圧がＶＤＤからＶＤＤ＋ΔＶに変動したとする。すると、局部Ｄ／Ａ変換回路１０Ａの出力電圧ＶＭは、以下の式（４）に示す値となる。前述したように右辺第１項は高電位電源と低電位電源の電位差を３：１の比率で分圧して得られる成分であり、この右辺第１項に電源電圧の変動成分が表れるからである。
ＶＭ＝（ＶＤＤ＋ΔＶ）×（３／４）−（Ｖｉｎ−ＶＤＤ／２）・・・（４）
【００３２】
一方、コンパレータ２０のプラス側入力端子への入力電圧Ｖｐ（すなわち、信号線Ｌ２の電位）について考察すると、以下の通りである。図３（ｂ）に示すように高電位電源と信号線Ｌ２の間に介挿されている第１の可変容量の容量が６３Ｃとなっており、かつ、信号線Ｌ２と低電位電源との間に介挿されている第２の可変容量の容量が２１Ｃとなっている状態では、上記第１の可変容量に蓄積される電荷の大きさは６３Ｃ×｛ＶＤＤ＋ΔＶ−Ｖｐ｝であり、第２の容量に蓄積される電荷の大きさは２１Ｃ×Ｖｐである。第１の容量の電極のうち信号線Ｌ２に接続されている電極には負電荷が蓄積し、第２の容量の電極のうち信号線Ｌ２に接続されている電極には正電荷が蓄積することに留意すると、電荷保存側により、以下の式（５）が成り立つ。
−６３Ｃ×ＶＤＤ／２＋２１Ｃ×ＶＤＤ／２＝−６３Ｃ×｛ＶＤＤ＋ΔＶ−Ｖｐ｝＋２１Ｃ×Ｖｐ・・・（５）
【００３３】
上記式（５）を解くと、Ｖｐ＝ＶＤＤ／２＋ΔＶ×（３／４）となる。このように本実施形態では高電位電源の出力電圧が変動したとしても、コンパレータ２０のプラス側入力端子およびマイナス側入力端子の各々に入力される電圧には変動成分が同じ大きさで含まれている。このため、上記変動成分はコンパレータ２０で相殺され、入力アナログ電圧Ｖｉｎと比較対象電圧の大小比較が正確に行われるのである。なお、比較対象電圧がＶＤＤ／４である場合には、図３（ｅ）に示す分圧比率（すなわち、１：３の比率）となるように制御回路３０ＡにスイッチＳＷ２０−ｎ（ｎ＝１〜８）およびスイッチＳＷ３０−ｎ（ｎ＝１〜８）のオン／オフ制御を行わせれば良い。以下、同様に、比較対象電圧がＶＤＤ×（７／８）である場合には図３（ｃ）に示す分圧比率（すなわち、７：１の比率）、比較対象電圧がＶＤＤ×（５／８）である場合には図３（ｄ）に示す分圧比率（すなわち、５：３の比率）、比較対象電圧がＶＤＤ×３／８である場合には図３（ｆ）に示す分圧比率（すなわち、３：５の比率）、比較対象電圧がＶＤＤ／８である場合には図３（ｇ）に示す分圧比率（すなわち、１：７の比率）となるように、制御回路３０ＡにスイッチＳＷ２０−ｎ（ｎ＝１〜８）およびスイッチＳＷ３０−ｎ（ｎ＝１〜８）のオン／オフ制御を行わせれば良い。
【００３４】
ここで、局部Ｄ／Ａ変換回路１０Ａに対するスイッチ制御に同期させて、図３（ａ）〜図３（ｇ）の各々に示す分圧比率となるようにスイッチＳＷ２０−ｎ（ｎ＝１〜８）およびスイッチＳＷ３０−ｎ（ｎ＝１〜８）のオン／オフ制御を制御回路３０Ａに実現させる具体的な手法としては種々のものが考えられるが、その一例を挙げると、以下の通りである。まず、各比較対象電圧に対応するビットパターン（当該比較対象電圧を発生させる際の逐次近似レジスタの格納内容を示すビットパターン）に対応付けてスイッチＳＷ２０−ｎ（ｎ＝１〜８）およびスイッチＳＷ３０−ｎ（ｎ＝１〜８）のうちの何れをオンとし、またオフとするのかを示す制御パターンデータを格納したテーブルを制御回路３０Ａに記憶させておく。そして、逐次近似レジスタの格納内容にしたがって局部Ｄ／Ａ変換回路１０に対するスイッチ制御を行う際に、その時点の逐次近似レジスタの格納内容に対応する制御パターンデータを上記テーブルから読み出し、その制御パターンデータにしたがってスイッチＳＷ２０−ｎ（ｎ＝１〜８）およびスイッチＳＷ３０−ｎ（ｎ＝１〜８）のオン／オフ制御を行う処理を制御回路３０Ａに実行させるようにすれば良い。
【００３５】
このように、本実施形態のＡ／Ｄ変換器１Ａによれば、電源電圧ＶＤＤが脈動したとしても、その脈動成分はコンパレータ２０で相殺することができ、高い精度でＡ／Ｄ変換を行うことができる。このため、スイッチング電源やＤＣ／ＤＣコンバータのように出力電圧が脈動するものを基準電圧ＶＤＤの発生源として用い、かつ、その出力電圧ＶＤＤを低く抑えることが可能になるのである。
【００３６】
（Ｂ：他の実施形態）
以上、本発明の第１実施形態について説明したが、本発明の実施形態はこれに限定されるものではなく、以下のような態様も考えられる。
（１）図４は、本発明の第２実施形態のＡ／Ｄ変換器１Ｂの構成例を示すブロック図である。図４と図１とを対比すれば明らかように、Ａ／Ｄ変換器１Ｂの構成は、制御回路３０Ａに換えて制御回路３０Ｂを設けた点と、基準電圧調整回路５０Ａに換えて基準電圧調整回路５０Ｂを設けた点がＡ／Ｄ変換器１Ａの構成と異なる。
以下、これら相違点を中心に説明する。
【００３７】
図４に示すように、基準電圧調整回路５０Ｂは、高電位電源と信号線Ｌ２の間に容量がｙ×Ｃの容量素子Ｃ４０を介挿し、信号線Ｌ２と低電位電源との間に容量が（１２８−ｙ）×Ｃの容量素子Ｃ５０を介挿した構成となっている（ｙは０〜１２８の範囲で予め定められた値）。容量素子Ｃ４０およびＣ５０の容量は各々固定であるから、制御回路３０Ｂは、逐次比較動作においては局部Ｄ／Ａ変換回路１０Ａに含まれる各種スイッチのオン／オフ制御のみを行い、この点が制御回路３０Ａと異なるのである。
【００３８】
ここで、容量素子Ｃ４０およびＣ５０の具体的な容量をどのような値にするのかについては種々の態様が考えられる。例えば、ｙ＝６４とする態様やｙ＝３２、或いはｙ＝９６とする態様などである。ｙ＝６４の場合は、容量素子Ｃ４０の容量は６４Ｃとなり、容量素子Ｃ５０の容量も６４Ｃとなる。これは、前述した第１実施形態にて入力アナログ電圧ＶｉｎとＶＤＤ／２の大小関係を比較する場合の容量配分（図３（ａ）参照）に一致する。また、ｙ＝３２の場合は、容量素子Ｃ４０の容量は３２Ｃとなり、容量素子Ｃ５０の容量は９６Ｃとなる。つまり、ｙ＝３２の場合は、容量素子Ｃ４０の容量と容量素子Ｃ５０の容量は１：３の比率になり、入力アナログ電圧ＶｉｎとＶＤＤ／４の大小関係を比較する場合の容量配分（図３（ｅ）参照）に一致する。そして、ｙ＝９６の場合は、容量素子Ｃ４０の容量と容量素子Ｃ５０の容量は３：１の比率になり、入力アナログ電圧ＶｉｎとＶＤＤ×（３／４）の大小関係を比較する場合の容量配分（図３（ｂ）参照）に一致するのである。
【００３９】
例えば、ｙ＝６４と定めておけば、入力アナログ電圧ＶｉｎとＶＤＤ／２の大小関係を比較する際の脈動成分をコンパレータ２０で相殺することができるものの、入力アナログ電圧ＶｉｎとＶＤＤ／４の大小比較をする場合や入力アナログ電圧ＶｉｎとＶＤＤ×（３／４）の大小比較をする場合は、電源電圧の脈動成分がコンパレータ２０において相殺されることはない。図１と図４とを対比すれば明らかように、Ａ／Ｄ変換器１Ｂでは、基準電圧調整回路５０Ｂの回路構成が簡略化されており、Ａ／Ｄ変換器１Ａに比較して設計・製造が容易で回路規模も小さくなるといった利点がある。しかし、その反面、予め定められた特定のコード付近（ｙ＝６４であれば”１００・・・０”付近、ｙ＝３２であれば“０１０・・・０”付近）のみでしか電源電圧の脈動分ΔＶを相殺することができず、他のコードに関しては高い変換精度が得られるとは限らない、といった欠点がある。このため、本発明に係るＡ／Ｄ変換器を組み込んだ電子回路の設計・製造を行う場合には、その電子回路に対する要求仕様に応じてＡ／Ｄ変換器１ＡとＡ／Ｄ変換器１Ｂのうちの好適な方を採用するようにすれば良い。例えば、全範囲に亘って高い変換精度が要求される場合には、Ａ／Ｄ変換器１Ａを採用すれば良い。これに対して、特定のコードの付近では高い変換精度が要求されるもののその他のコードについてはさほど高い変換精度は要求されず、かつ、回路の小規模化および設計・製造コストの削減が求められる場合には、Ａ／Ｄ変換器１Ｂを採用し、上記特定のコードの値に応じて容量素子Ｃ４０および容量素子Ｃ５０の容量を定めるようにすれば良い。
【００４０】
（２）上述した第１および第２実施形態では、電荷再配分型回路と抵抗分圧型回路とを併用して局部Ｄ／Ａ変換回路１０Ａを構成したが、電荷再配分型回路と抵抗分圧型回路の何れか一方のみで構成しても勿論良い。
【符号の説明】
【００４１】
１Ａ，１Ｂ…Ａ／Ｄ変換器、１０，１０Ａ…局部Ｄ／Ａ変換回路、１１０…上位７ビット変換回路、１２０…下位５ビット変換回路、２０…コンパレータ、３０，３０Ａ…制御回路、４０…基準電圧発生回路、５０Ａ，５０Ｂ…基準電圧調整回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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