(57)【特許請求の範囲】
【請求項１】
第１基板及び第２基板と、
前記第１基板に形成され、第１領域及び前記第１領域より狭い幅の第２領域からなる複数のゲートラインと、
前記複数のゲートラインに対して垂直に配置されて複数の画素領域を定義する複数のデータラインと、
前記ゲートラインの第１領域上に形成された薄膜トランジスタと、
前記第１基板に形成されて電界を形成する共通電極及び画素電極と、
前記第２基板に形成されたブラックマトリクス及びカラーフィルタ層と、
前記第１基板と前記第２基板との間に形成された液晶層とを備え、
前記ゲートラインの第１領域及び第２領域は、前記ゲートラインの延長方向及び前記データラインの延長方向に交互に配置されるように形成され、前記ゲートラインの第１領域上には２つの薄膜トランジスタが形成され、前記２つの薄膜トランジスタはそれぞれ前記ゲートラインを中心として隣接する画素領域の画素電極に接続されることを特徴とする液晶表示素子。
【請求項２】
前記薄膜トランジスタは、
前記ゲートラインが形成された第１基板全体にわたって積層されたゲート絶縁層と、
前記ゲートラインの第１領域上のゲート絶縁層上に形成された半導体層と、
前記半導体層上に形成されたドレイン電極と、
前記ドレイン電極上に形成された保護層とを備え、
前記半導体層は前記データラインの下部から前記ドレイン電極の下部に延びてチャネル層を形成し、前記データラインの一部はソース電極として作用することを特徴とする請求項１に記載の液晶表示素子。
【請求項３】
１つの前記画素領域のゲートラインに形成される２つの薄膜トランジスタのドレイン電極は、一方のドレイン電極が該当画素のデータラインと平行に配置されて当該データラインに対向し、他方のドレイン電極が隣接する画素のデータラインと平行に配置されて当該データラインに対向することを特徴とする請求項２に記載の液晶表示素子。
【請求項４】
前記ドレイン電極に対応する前記データラインの領域は、前記ドレイン電極から遠ざかる方向に突出していることを特徴とする請求項３に記載の液晶表示素子。
【請求項５】
前記画素電極はゲート絶縁層上に形成され、前記共通電極は保護層上に形成され、前記共通電極には前記データラインと平行な複数のスリットが形成されることを特徴とする請求項１に記載の液晶表示素子。
【請求項６】
前記共通電極は前記第１基板上に形成され、前記画素電極は保護層上に形成され、前記画素電極には複数のスリットが形成されることを特徴とする請求項１に記載の液晶表示素子。
【請求項７】
前記画素電極及び前記共通電極は、帯状に平行に配置されることを特徴とする請求項１に記載の液晶表示素子。
【請求項８】
第１基板及び第２基板を準備する段階と、
前記第１基板上に第１領域及び前記第１領域より狭い幅の第２領域が交互に配置される複数のゲートラインを形成する段階と、
前記ゲートラインが形成された第１基板全体にわたってゲート絶縁層を形成する段階と、
前記ゲートラインの第１領域上のゲート絶縁層上に２つの半導体層を形成する段階と、
前記半導体層上に前記ゲートラインに対して垂直に配置されて複数の画素領域を定義するデータライン及び前記データラインの一部領域に対向するドレイン電極を形成する段階と、
前記画素領域に、前記ドレイン電極に接続される画素電極と、共通電極とを形成し、前記ゲートラインを中心として隣接する画素領域の画素電極に前記２つの半導体層が接続されるようにする段階と、
前記ドレイン電極が形成された第１基板全体にわたって保護層を形成する段階と、
前記第２基板のゲートライン及びデータラインに対応する領域にブラックマトリクスを形成してカラーフィルタ層を形成する段階と、
前記第１基板と前記第２基板とを貼り合わせ、前記第１基板と前記第２基板との間に液晶層を形成する段階と
を含むことを特徴とする液晶表示素子の製造方法。
【請求項９】
前記画素領域に画素電極及び共通電極を形成する段階は、
前記画素領域のゲート絶縁層上に画素電極を形成する段階と、
前記画素領域の保護層上に複数のスリットが形成された共通電極を形成する段階と
を含むことを特徴とする請求項８に記載の液晶表示素子の製造方法。
【請求項１０】
前記画素領域に画素電極及び共通電極を形成する段階は、
前記画素領域の前記第１基板上に共通電極を形成する段階と、
前記画素領域の保護層上に複数のスリットが形成された画素電極を形成する段階と
を含むことを特徴とする請求項８に記載の液晶表示素子の製造方法。
【請求項１１】
前記画素領域に画素電極及び共通電極を形成する段階は、
前記画素領域の保護層上に互いに平行な複数の共通電極及び画素電極を形成する段階を含むことを特徴とする請求項８に記載の液晶表示素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示素子及びその製造方法に関し、特に、開口率が向上した液晶表示素子及びその製造方法に関する。
【背景技術】
【０００２】
近年、情報ディスプレイへの関心が高まり、携帯可能な情報媒体を利用しようとする要求が高まるにつれて、既存の表示装置であるブラウン管（Cathode Ray Tube; CRT）に代わる軽量、薄型のフラットパネルディスプレイ（Flat Panel Display; FPD）に関する研究及び商業化が重点的に行われている。特に、このようなフラットパネルディスプレイのうち、液晶表示素子（Liquid Crystal Display; LCD）は、液晶の光学的異方性を利用して画像を表示する装置であって、解像度、カラー表示、画質などに優れており、ノートブックパソコンやデスクトップパソコンのモニタなどに盛んに適用されている。
【０００３】
前記液晶表示素子は、カラーフィルタ基板と、アレイ基板と、前記カラーフィルタ基板と前記アレイ基板との間に形成された液晶層とを含む。
【０００４】
前記液晶表示素子に主として用いられる駆動方式であるアクティブマトリクス（Active Matrix; AM）方式は、スイッチング素子として非晶質シリコン薄膜トランジスタ（Amorphous Silicon Thin Film Transistor; a-Si TFT）を用いて画素部の液晶を駆動する方式である。以下、図７を参照して従来の液晶表示素子の構造について詳細に説明する。
【０００５】
図７は従来の液晶表示素子の構造を概略的に示す分解斜視図である。
【０００６】
同図に示すように、従来の液晶表示素子は、カラーフィルタ基板５と、アレイ基板１０と、カラーフィルタ基板５とアレイ基板１０との間に形成された液晶層３０とを含む。
【０００７】
カラーフィルタ基板５は、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の色を実現する複数のサブカラーフィルタ７から構成されるカラーフィルタＣと、サブカラーフィルタ７を区分して液晶層３０を透過する光を遮断するブラックマトリクス６と、液晶層３０に電圧を印加する透明な共通電極８とからなる。
【０００８】
また、アレイ基板１０は、縦横に配列されて複数の画素領域Ｐを定義する複数のゲートライン１６及びデータライン１７と、ゲートライン１６とデータライン１７との交差領域に形成されたスイッチング素子である薄膜トランジスタＴと、画素領域Ｐ上に形成された画素電極１８とからなる。
【０００９】
このように構成されたカラーフィルタ基板５とアレイ基板１０とは、画像表示領域の外郭に形成されたシーラント（図示せず）により対向して貼り合わせられて液晶表示パネルを構成し、カラーフィルタ基板５とアレイ基板１０との貼り合わせは、カラーフィルタ基板５又はアレイ基板１０に形成された貼り合わせキー（図示せず）を用いて行う。
【００１０】
このような液晶表示素子に一般的に用いられる駆動方式として、ネマチック相の液晶分子を基板に対して垂直な方向に駆動させるＴＮ（Twisted Nematic）型があるが、ＴＮ型液晶表示素子は、視野角が約９０゜と狭いという欠点があった。これは、液晶分子の屈折率異方性に起因するものであり、液晶表示パネルに電圧が印加されると、基板に対して水平方向に配向されていた液晶分子が基板に対して略垂直方向に配向されるからである。
【００１１】
このような欠点を解消するためのものとして、液晶分子を基板に対して水平方向に駆動させて視野角を１７０°以上に向上させたＦＦＳ（Fringe Field Switching）型液晶表示素子があり、以下、これについて詳細に説明する。
【００１２】
図８は従来のＦＦＳ型液晶表示素子の構造を示す平面図である。
【００１３】
同図に示すように、従来のＦＦＳ型液晶表示素子１０において、透明な基板（すなわち、アレイ基板）上には、縦横に配列されて複数の画素領域を定義するゲートライン１６及びデータライン１７が形成されており、ゲートライン１６とデータライン１７との交差領域には、スイッチング素子である薄膜トランジスタ２０が形成されている。通常、Ｎ個のゲートライン１６とＭ個のデータライン１７が交差してＮ×Ｍ個の画素領域が形成されるが、説明の便宜上、同図では２つの画素領域のみを示す。
【００１４】
薄膜トランジスタ２０は、ゲートライン１６に接続されたゲート電極２１と、データライン１７に接続されたソース電極２２と、画素電極１８に接続されたドレイン電極２３とから構成される。
【００１５】
さらに、薄膜トランジスタ２０は、ゲート電極２１とソース電極２２及びドレイン電極２３間の絶縁のためのゲート絶縁膜（図示せず）と、ゲート電極２１に供給されるゲート電圧によりソース電極２２とドレイン電極２３間に導電チャネルを形成する半導体層２５、すなわちアクティブパターンとを含む。
【００１６】
前記画素領域内には、箱状の共通電極８及び画素電極１８が形成されており、共通電極８は、画素電極１８と共にフリンジフィールドを形成するために、共通電極８内に設けられる複数のスリット８ｓを含む。
【００１７】
ここで、共通電極８は、絶縁層（図示せず）に形成されたコンタクトホール（図示せず）を介して、ゲートライン１６に対して平行に配置された共通ライン８ｌに電気的に接続されている。
【００１８】
このように構成された従来のＦＦＳ型液晶表示素子１０においては、ゲートライン１６を介して薄膜トランジスタ２０のゲート電極２１に走査信号が入力されることにより薄膜トランジスタ２０の半導体層２５が活性化されて導電チャネルが形成されると同時に、データライン１７に入力された画像信号が薄膜トランジスタ２０のソース電極２２及びドレイン電極２３を介して画素電極１８に入力されて共通電極８と画素電極１８との間に電界が形成されることにより画像を実現する。
【先行技術文献】
【特許文献】
【００１９】
【特許文献１】特開２０１０−８５８１０号公報
【発明の概要】
【発明が解決しようとする課題】
【００２０】
しかし、このように構成された従来のＦＦＳ型液晶表示素子１０においては、次のような問題があった。
【００２１】
図８に示すように、それぞれの画素領域には薄膜トランジスタ２０が形成され、薄膜トランジスタ２０の形成領域には共通電極８及び画素電極１８が形成されない。つまり、薄膜トランジスタ２０の形成領域とゲートライン１６及びデータライン１７の形成領域は、画像が実現されない画像非表示領域である。よって、当該領域から光が漏れて画質が低下することがあるため、前記画像非表示領域をブラック樹脂などからなるブラックマトリクス４２により遮断して光が透過することを防止しなければならない。
【００２２】
一方、薄膜トランジスタ２０は画素の下部領域において多くの部分を占める。つまり、該当画素の薄膜トランジスタ２０と隣接する画素のデータライン１７との間の領域Ａは、薄膜トランジスタ２０の領域に比べて相対的に小さい。領域Ａにも共通電極８及び画素電極１８が形成されるものの、液晶表示素子の薄膜トランジスタ形成工程の工程マージンや薄膜トランジスタアレイ基板とカラーフィルタ基板との貼り合わせマージンを考慮すると、領域Ａは実質的に画像が実現される領域ではない。よって、ブラックマトリクス４２は、領域Ａを覆うように画素の下部領域全体にわたって形成される。
【００２３】
このように、従来のＦＦＳ型液晶表示素子１０は、画素の下部領域全体が、ブラックマトリクス４２により光の透過が遮断される画像非表示領域であるので、液晶表示素子１０の開口率及び透過率が低下する。
【００２４】
本発明は、このような問題を解決するためになされたものであり、隣接する２つの画素においてゲートラインを共有させることにより、開口率及び透過率を向上させることのできる液晶表示素子及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２５】
上記目的を達成するために、本発明による液晶表示素子は、第１基板及び第２基板と、第１基板に形成され、第１領域及び第１領域より狭い幅の第２領域からなる複数のゲートラインと、複数のゲートラインに対して垂直に配置されて複数の画素領域を定義する複数のデータラインと、ゲートラインの第１領域上に形成された薄膜トランジスタと、第１基板に形成されて電界を形成する共通電極及び画素電極と、第２基板に形成されたブラックマトリクス及びカラーフィルタ層と、第１基板と第２基板との間に形成された液晶層とから構成され、ゲートラインの第１領域及び第２領域は、ゲートラインの延長方向及びデータラインの延長方向に交互に配置されて形成され、ゲートラインの第１領域上には２つの薄膜トランジスタが形成されてそれぞれゲートラインを中心として隣接する画素領域の画素電極に接続されることを特徴とする。
【００２６】
１つの画素領域のゲートラインに形成される２つの薄膜トランジスタのドレイン電極は、一方のドレイン電極が該当画素のデータラインと平行に配置されて当該データラインに対向し、他方のドレイン電極が隣接する画素のデータラインと平行に配置されて当該データラインに対向する。画素電極はゲート絶縁層上にダミー状に形成され、共通電極は保護層上に形成され、共通電極にはデータラインと平行な複数のスリットが形成される。
【００２７】
また、本発明による液晶表示素子の製造方法は、第１基板及び第２基板を準備する段階と、第１基板上に第１領域及び第１領域より狭い幅の第２領域が交互に配置される複数のゲートラインを形成する段階と、ゲートラインが形成された第１基板全体にわたってゲート絶縁層を形成する段階と、ゲートラインの第１領域上のゲート絶縁層上に２つの半導体層を形成する段階と、半導体層上にゲートラインに対して垂直に配置されるデータライン及びデータラインの一部領域に対向するドレイン電極を形成する段階と、ドレイン電極が形成された第１基板全体にわたって保護層を形成する段階と、第２基板のゲートライン及びデータラインに対応する領域にブラックマトリクスを形成してカラーフィルタ層を形成する段階と、第１基板と第２基板とを貼り合わせ、第１基板と第２基板との間に液晶層を形成する段階とを含むことを特徴とする。
【発明の効果】
【００２８】
本発明においては、上下に隣接する２つの画素領域が１つのゲートラインを共有し、１つのゲートラインに上下に隣接する２つの画素領域に接続される２つの薄膜トランジスタが形成されることにより、薄膜トランジスタが形成されないゲートラインの幅を大幅に縮小することができ、開口率及び透過率を向上させることができる。
【図面の簡単な説明】
【００２９】
【図１Ａ】本発明の一実施形態による液晶表示素子の構造を示す平面図である。
【図１Ｂ】図１ＡのＩ−Ｉ’線断面図である。
【図２】本発明の一実施形態による液晶表示素子の他の構造を示す断面図である。
【図３Ａ】本発明の一実施形態による液晶表示素子の製造方法を示す断面図である。
【図３Ｂ】図３Ａに続く工程を示す図である。
【図３Ｃ】図３Ｂに続く工程を示す図である。
【図３Ｄ】図３Ｃに続く工程を示す図である。
【図３Ｅ】図３Ｄに続く工程を示す図である。
【図４Ａ】本発明の一実施形態による液晶表示素子の製造方法を示す平面図である。
【図４Ｂ】図４Ａに続く工程を示す図である。
【図４Ｃ】図４Ｂに続く工程を示す図である。
【図４Ｄ】図４Ｃに続く工程を示す図である。
【図４Ｅ】図４Ｄに続く工程を示す図である。
【図５】本発明の他の実施形態による液晶表示素子の構造を示す平面図である。
【図６Ａ】本発明のさらに他の実施形態による液晶表示素子の構造を示す平面図である。
【図６Ｂ】図６ＡのII−II’線断面図である。
【図７】従来の液晶表示素子の構造を概略的に示す分解斜視図である。
【図８】従来のＦＦＳ型液晶表示素子の構造を示す平面図である。
【発明を実施するための形態】
【００３０】
以下、本発明の好ましい実施形態について添付図面を参照して詳細に説明する。
【００３１】
図１は本発明の一実施形態による液晶表示素子の構造を示す図であり、図１Ａは隣接する２つの画素を示し、図１ＡのＩ−Ｉ’線断面図である図１Ｂは１つの画素の構造を示す。
【００３２】
図１Ａに示すように、本発明の一実施形態による液晶表示素子は、複数の画素領域を定義するゲートライン１１６及びデータライン１１７と、それぞれの画素領域に形成された薄膜トランジスタ１２０とから構成される。通常、液晶表示素子においては複数の画素領域が形成されるが、説明の便宜上、同図ではデータライン１１７を中心として左右に隣接する２つの画素領域のみを示す。
【００３３】
薄膜トランジスタ１２０はゲートライン１１６上に形成される。すなわち、本発明の一実施形態においては、ゲートライン１１６の一部領域（ゲート電極領域）１２１がゲート電極の役割を果たし、ゲート電極領域１２１上に半導体層１２５が形成される。また、本発明においては、データライン１１７の一部領域（ソース電極領域）１２２がソース電極の役割を果たす。つまり、従来の液晶表示素子においては、ゲートラインからゲート電極が突出してデータラインからソース電極が突出することにより薄膜トランジスタを形成するのに対して、本発明においては、ゲート電極及びソース電極が突出するのではなく、ゲートライン１１６のゲート電極領域１２１がゲート電極の役割を果たし、データライン１１７のソース電極領域１２２がソース電極の役割を果たす。
【００３４】
ドレイン電極１２３は、ゲートライン１１６と交差し、かつデータライン１１７のソース電極領域１２２と所定の間隔をおいて対向するように形成される。ドレイン電極１２３の下部に位置する半導体層１２５は、ドレイン電極１２３の下部でドレイン電極１２３からデータライン１１７のソース電極領域１２２まで延び、ドレイン電極１２３及びソース電極領域１２２上の半導体層１２５がチャネル層となる。
【００３５】
ゲートライン１１６は２つの領域からなる。すなわち、ゲートライン１１６は、図１Ａに示すように、相対的に広い幅ａ１の第１領域１１６ａと、相対的に狭い幅ａ２の第２領域１１６ｂとからなる。ここで、第１領域１１６ａ及び第２領域１１６ｂは、ゲートライン１１６の延長方向、すなわち水平方向にも交互に配置されて形成され、データライン１１７の延長方向、すなわち垂直方向にも交互に配置されて形成される。つまり、ゲートライン１１６は、ゲートライン１１６の延長方向及びデータライン１１７の延長方向にジグザグ状に配置されて形成される。
【００３６】
第１領域１１６ａ及び第２領域１１６ｂはそれぞれ１つの画素に対応する。すなわち、いずれか１つの画素のゲートライン１１６が広い幅ａ１の第１領域１１６ａからなる場合、ゲートライン１１６の延長方向及びデータライン１１７の延長方向に隣接する画素のゲートライン１１６は狭い幅ａ２の第２領域１１６ｂからなる。
【００３７】
薄膜トランジスタ１２０は、ゲートライン１１６の第１領域１１６ａ、すなわち広い幅の領域に形成される。図１Ａを参照すると、いずれか１つの画素に対応するゲートライン１１６の第１領域１１６ａに２つの薄膜トランジスタ１２０が形成され、一方の薄膜トランジスタは当該対応する画素に接続され、他方の薄膜トランジスタはデータライン１１７の延長方向に隣接する画素に接続される。つまり、本発明の一実施形態においては、上下に隣接する２つの画素が広い幅の領域として形成されるゲートライン１１６の第１領域１１６ａを共有する。
【００３８】
本発明の一実施形態において、このようにゲートライン１１６を広い幅ａ１の第１領域１１６ａと狭い幅ａ２の第２領域１１６ｂとから構成し、データライン１１７の延長方向に隣接する２つの画素にそれぞれ信号を供給する２つの薄膜トランジスタ１２０を第１領域１１６ａに形成し、隣接する２つの画素において１つのゲートライン１１６を共有させるのは、次のような理由による。
【００３９】
前述したように、従来の液晶表示素子においては、それぞれの画素に１つの薄膜トランジスタが形成される。薄膜トランジスタは、それぞれの画素の下部領域に形成され、画素の下部領域において多くの部分を占める。つまり、該当画素の薄膜トランジスタと隣接する画素のデータラインとの間の領域は、薄膜トランジスタの領域に比べて相対的に小さいため、液晶表示素子の薄膜トランジスタ形成工程の工程マージンや薄膜トランジスタアレイ基板とカラーフィルタ基板との貼り合わせマージンを考慮すると、前記領域は、実質的に画像が実現される領域ではなく、デッドエリア（死領域）であり、従って、前記領域までブラックマトリクスが覆っている。
【００４０】
それに対して、本発明の一実施形態においては、該当画素のデッドエリアに隣接する画素の薄膜トランジスタを形成することにより、デッドエリアを薄膜トランジスタの形成領域にする。つまり、該当画素のデッドエリアに隣接する画素の薄膜トランジスタを形成することにより、隣接する画素の薄膜トランジスタの形成領域及びデッドエリアが、画像が実現される表示領域となり、その結果、開口率及び透過率を向上させる。
【００４１】
図１Ａに示すように、薄膜トランジスタ１２０が形成されるゲートライン１１６の第１領域１１６ａの幅ａ１は、図８に示す従来の液晶表示素子においてブラックマトリクスに覆われている薄膜トランジスタの形成領域及びデッドエリアの幅と同程度であるのに対して、ゲートライン１１６の第２領域１１６ｂの幅ａ２は、第１領域１１６ａの幅ａ１よりはるかに狭く、その差に対応する領域が画像表示領域となる。従って、従来の液晶表示素子の画素の画像表示領域に比べて、第２領域１１６ｂに対応する画素の画像表示領域が大幅に大きくなり、開口率及び透過率が向上する。
【００４２】
本発明の一実施形態においては、ゲートライン１１６の第１領域１１６ａ及び第２領域１１６ｂがゲートライン１１６の延長方向及びデータライン１１７の延長方向に交互に配置されて形成されることにより、ゲートライン１１６の延長方向に従来と同じ面積の画像表示領域を有する画素と従来より広い画像表示領域を有する画素とが交互に形成されるようにしてもよい。この場合は、全画素の半分の画素の画像表示領域が従来の液晶表示素子の画素の画像表示領域より大きくなり、開口率及び透過率が大幅に向上する。
【００４３】
図１Ａに示すように、それぞれの画素内には画素電極１１８及び共通電極１０８が形成される。画素電極１１８及び共通電極１０８は四角形状に形成され、共通電極１０８内には、一部が除去されることにより、所定の幅を有する帯状のスリット１０８ｓがデータライン１１７の延長方向に複数形成される。
【００４４】
なお、図１Ａにおいては画素電極１１８の大きさと共通電極１０８の大きさとが異なるが、これは説明の便宜のためのものである。画素電極１１８の大きさと共通電極１０８の大きさとは、同じであってもよく、異なってもよい。
【００４５】
前述したように構成された液晶表示素子においては、画像非表示領域を遮断するためのブラックマトリクス１４２がゲートライン１１６及びデータライン１１７を覆うように形成されるが、ゲートライン１１６の第１領域１１６ａを覆うブラックマトリクス１４２の幅が相対的に広く、ゲートライン１１６の第２領域１１６ｂを覆うブラックマトリクス１４２の幅が相対的に狭くなっている。そのため、従来に比べて第２領域１１６ｂに対応する画素の画像表示領域が大幅に大きくなる。
【００４６】
以下、図１Ａ及び図１Ｂを参照して本発明の一実施形態による液晶表示素子についてより詳細に説明する。
【００４７】
図１Ｂに示すように、ガラスなどの透明な物質からなる第１基板１３０上にはゲート電極１２１が形成され、ゲート電極１２１が形成された第１基板１３０全体にわたってゲート絶縁層１３２が形成される。図示していないが、第１基板１３０には、ゲート電極１２１がゲートライン１１６の一部分として形成される。
【００４８】
ゲート絶縁層１３２上には半導体層１２５が形成される。半導体層１２５は、非晶質シリコン（ａ−Ｓｉ）などの半導体物質からなるアクティブパターンであって、ゲート電極１２１に信号が供給されることによりその内部に導電チャネルを形成する。ここで、半導体層１２５は、ゲートライン１１６の第１領域１１６ａに沿って形成される。
【００４９】
半導体層１２５上にはソース電極１２２及びドレイン電極１２３が形成される。ここで、ソース電極１２２は、データライン１１７の一部分として形成され、ドレイン電極１２３は、ゲートライン１１６の第１領域１１６ａと交差し、かつデータライン１１７と平行になるように形成される。
【００５０】
図示していないが、半導体層１２５とソース電極１２２及びドレイン電極１２３との間には、不純物が添加された半導体物質からなり、半導体層１２５とソース電極１２２及びドレイン電極１２３とをオーミック接合させるオーミックコンタクト層が形成される。
【００５１】
また、前記画素内のゲート絶縁層１３２上には画素電極１１８が形成される。画素電極１１８は、ＩＴＯ（Indium Tin Oxide）やＩＺＯ（Indium Zinc Oxide）などの透明導電物質からなり、薄膜トランジスタ１２０のドレイン電極１２３の上部に延び、ドレイン電極１２３に電気的に接続される。画素電極１１８は、前記画素内に当該画素の形状とほぼ同じ形状に形成される。
【００５２】
前述したように、ソース電極１２２及びドレイン電極１２３が形成された第１基板１３０全体にわたって保護層１３４が形成され、保護層１３４上には複数のスリット１０８ｓが形成された共通電極１０８が形成される。
【００５３】
図示していないが、ゲート絶縁層１３２及び保護層１３４には、コンタクトホールが形成されており、共通電極１０８と共通電極１０８に共通電圧を印加するための共通ライン（図示せず）とが電気的に接続される。
【００５４】
ガラスなどの透明な物質からなる第２基板１４０には、ブラックマトリクス１４２及びカラーフィルタ層１４４が形成される。ブラックマトリクス１４２は、ゲートライン１１６及びデータライン１１７の形成領域に沿って形成され、当該領域から光が透過して画質が低下することを防止する。ここで、ゲートライン１１６は、広い幅ａ１の第１領域１１６ａと狭い幅ａ２の第２領域１１６ｂとが交互に配置されて形成されるので、ゲートライン１１６に沿って形成されるブラックマトリクス１４２も広い幅の領域と狭い幅の領域とが交互に配置される。
【００５５】
カラーフィルタ層１４４には、赤（Ｒ）、緑（Ｇ）、青（Ｂ）のカラーフィルタが形成されて実際の色を実現する。図示していないが、カラーフィルタ層１４４上には、平坦化膜（オーバーコート層）が形成されてもよい。
【００５６】
前述したように、薄膜トランジスタ１２０が形成された第１基板１３０とカラーフィルタ層１４４が形成された第２基板１４０とが貼り合わせられ、その間に液晶層１５０が形成されることにより、液晶表示素子が完成する。
【００５７】
なお、本発明の共通電極１０８及び画素電極１１８は、特定の層にのみ形成可能なものではなく、様々な層に形成可能である。
【００５８】
例えば、図２に示すように、共通電極１０８は、第１基板１３０上の画素領域に当該画素領域の形状に応じて形成され、画素電極１１８は、保護層１３４上に形成されるようにしてもよい。この場合、画素電極１１８は、保護層１３４に形成されたコンタクトホールを介して薄膜トランジスタのドレイン電極１２３に電気的に接続される。また、画素電極１１８には、データライン１１７と平行な帯状のスリット１１８ｓが複数形成され、共通電極１０８と画素電極１１８との間に電界が形成される。
【００５９】
また、共通電極１０８がゲート絶縁層１３２上に形成され、画素電極１１８が保護層１３４上に形成されるようにしてもよい。
【００６０】
前述したように構成された液晶表示素子においては、共通電極１０８にはデータライン１１７と平行な帯状のスリット１０８ｓが複数形成され、画素電極１１８は画素の形状とほぼ同じようにダミー状に形成される。そのため、画素電極１１８に信号が供給されると、共通電極１０８のスリット１０８ｓとその下部の画素電極１１８との間に電界が形成される。このとき、電界は、下部の画素電極１１８の表面から共通電極１０８のスリット１０８ｓの辺の間に形成される。そのため、電界は、下方から上方に向かう放物線状となり、液晶層１５０では第１及び第２基板１３０、１４０の表面に対して水平に形成され、その電界に従って液晶分子がスイッチングされて液晶層１５０を透過する光の透過率を調節することにより画像が実現される。
【００６１】
図１Ａを参照すると、ゲートライン１１６に走査信号が供給されると、当該ゲートライン１１６に接続された薄膜トランジスタ１２０に走査信号が供給され、薄膜トランジスタ１２０がターンオンされる。本発明の一実施形態においては、１つのゲートライン１１６に上下に隣接する画素の薄膜トランジスタが形成され、その２つの薄膜トランジスタがそれぞれ上下に隣接する画素に形成された画素電極に接続される。そのため、１つのゲートライン１１６に走査信号が供給され、当該ゲートライン１１６に形成された上下に隣接する画素の薄膜トランジスタが同時に駆動される。
【００６２】
一方、１つのゲートライン１１６に形成された２つの薄膜トランジスタのソース電極は、異なるデータライン１１７に接続される。従って、同一の走査信号により上下に隣接する画素が同時に駆動されても、異なるデータライン１１７から画像信号が供給されるので、隣接する画素に同一の画像が実現されることはない。つまり、本発明においては、隣接する２つの画素が１つのゲートラインを共有するので２つの画素が同時に駆動されるが、それぞれの画素に供給される画像信号を調節することにより、ライン反転（line inversion）駆動やドット反転（dot inversion）駆動などの様々な駆動を実行することができる。
【００６３】
以下、本発明の一実施の形態による液晶表示素子の製造方法を説明する。
【００６４】
図３Ａ〜図３Ｅ及び図４Ａ〜図４Ｅは本発明の一実施形態による液晶表示素子の製造方法を示すものであり、図３Ａ〜図３Ｅは断面図であり、図４Ａ〜図４Ｅは平面図である。
【００６５】
まず、図３Ａ及び図４Ａに示すように、ガラスなどの透明な物質からなる第１基板１３０上に、Ｃｒ、Ｍｏ、Ｔａ、Ｃｕ、Ｔｉ、Ａｌ、Ａｌ合金などのように導電性に優れた不透明金属をスパッタリング法により積層し、フォトリソグラフィ法によりエッチングしてゲートライン１１６を形成する。ここで、ゲートライン１１６は、横方向に広い幅の第１領域１１６ａと狭い幅の第２領域１１６ｂとが交互に配置され、縦方向に広い幅の第１領域１１６ａと狭い幅の第２領域１１６ｂとが交互に配置される。
【００６６】
なお、図４Ａのゲート電極１２１はゲートライン１１６の一部である。ゲート電極１２１とゲートライン１１６とは実質的に同一の構成であるが、説明の便宜上区分して示す。
【００６７】
次に、図３Ｂ及び図４Ｂに示すように、ゲートライン１１６が形成された第１基板１３０全体にわたってＳｉＯｘやＳｉＮｘなどの無機絶縁物質をＣＶＤ（Chemical Vapor Deposition）法により積層してゲート絶縁層１３２を形成し、その後、非晶質シリコン（ａ−Ｓｉ）などの半導体物質をＣＶＤ法により積層し、エッチングしてゲートライン１１６の第１領域１１６ａ上のゲート絶縁層１３２上に半導体層１２５を形成する。このとき、それぞれの第１領域１１６ａに２つの半導体層１２５が形成される。
【００６８】
次に、図３Ｃ及び図４Ｃに示すように、第１基板１３０上にＣｒ、Ｍｏ、Ｔａ、Ｃｕ、Ｔｉ、Ａｌ、Ａｌ合金などのように導電性に優れた不透明金属をスパッタリング法により積層し、エッチングしてゲートライン１１６に対して垂直に配列されるデータライン１１７及びデータライン１１７に対向するドレイン電極１２３を形成する。
【００６９】
ここで、データライン１１７及びドレイン電極１２３は、ゲートライン１１６上に形成された半導体層１２５の上部に形成される。すなわち、半導体層１２５は、データライン１１７の下部からドレイン電極１２３の下部まで形成される。ドレイン電極１２３は、データライン１１７に対して水平に形成され、データライン１１７の一部領域に対向する。ドレイン電極１２３に対向するデータライン１１７の一部領域が薄膜トランジスタのソース電極１２２の役割を果たす。すなわち、ソース電極１２２とデータライン１１７とは同一の物質で形成される同一の構成であるが、説明の便宜上区分して示す。
【００７０】
データライン１１７の下部からドレイン電極１２３の下部に延びる半導体層１２５はチャネル領域を形成する。
【００７１】
次に、ゲートライン１１６とデータライン１１７とにより定義される画素領域にＩＴＯやＩＺＯなどの透明導電物質を積層し、エッチングして画素電極１１８を形成する。ここで、画素電極１１８は薄膜トランジスタのドレイン電極１２３の上部に延び、画素電極１１８とドレイン電極１２３とが電気的に接続される。
【００７２】
次に、図３Ｄ及び図４Ｄに示すように、第１基板１３０全体にわたってＢＣＢ（Benzo Cyclo Butene）やフォトアクリルなどの有機絶縁物質又はＳｉＯｘやＳｉＮｘなどの無機絶縁物質を積層して保護層１３４を形成し、その後、保護層１３４上にＩＴＯやＩＺＯなどのように導電性に優れた透明導電物質を積層してフォトリソグラフィ法によりエッチングして共通電極１０８を形成する。前記透明導電物質をエッチングする際には、前記画素領域内の透明導電物質もエッチングすることにより、前記画素領域内にデータライン１１７と平行な帯状のスリット１０８ｓを複数形成する。また、保護層１３４としては、ＳｉＯｘやＳｉＮｘなどの無機絶縁物質を使用してもよい。
【００７３】
次に、図示していないが、ゲート絶縁層１３２及び保護層１３４にコンタクトホールを形成することにより、共通電極１０８と共通ライン（図示せず）とが電気的に接続されるようにする。ここで、前記共通ラインは、共通電極１０８に共通電圧を印加するためのものであり、ゲートライン１１６の形成時に同時に形成されるようにしてもよい。
【００７４】
次に、図３Ｅ及び図４Ｅに示すように、ガラスなどの透明な物質からなる第２基板１４０上に、ＡｒやＡｒＯｘなどの不透明金属を積層するか、又はブラック樹脂を積層し、エッチングしてブラックマトリクス１４２を形成する。その後、赤（Ｒ）、緑（Ｇ）、青（Ｂ）のカラーインキ又はカラーレジストを塗布し、パターニングしてカラーフィルタ層１４４を形成する。
【００７５】
次に、第１基板１３０と第２基板１４０とを貼り合わせ、その間に液晶層１５０を形成することにより、液晶パネルを形成する。
【００７６】
図５は本発明の他の実施形態による液晶表示素子の構造を示す平面図である。なお、本実施形態の構造は図１Ａの構造に類似するので、図１Ａの構造と同じ構造については説明を省略して異なる構造についてのみ説明する。
【００７７】
図５に示すように、本実施形態による液晶表示素子においては、複数のゲートライン２１６と複数のデータライン２１７とが横方向及び縦方向に配置されて複数の画素領域を形成する。ここで、ゲートライン２１６は広い幅の第１領域２１６ａと狭い幅の第２領域２１６ｂとからなり、第１領域２１６ａ上には上下に隣接する画素領域に接続される２つの薄膜トランジスタ（符号なし）が形成される。
【００７８】
前記薄膜トランジスタは、ゲートライン２１６の一部であるゲート電極２２１と、ゲートライン２１６の第１領域２１６ａに形成された半導体層２２５と、データライン２１７の一部であるソース電極２２２と、ゲートライン２１６上にデータライン２１７と平行に形成されたドレイン電極２２３とから構成される。半導体層２２５は、ゲートライン２１６上でソース電極２２２に対応するデータライン２１７の下部からドレイン電極２２３の下部まで延び、チャネル層を形成する。
【００７９】
データライン２１７のうちゲートライン２１６上の領域は、第１領域２１６ａから第２領域２１６ｂ側に所定長さ突出した形状に形成される。すなわち、ソース電極２２２に対応する領域のデータライン２１７が所定距離移動した形状に形成される。このようにデータライン２１７の一部領域に突出領域が形成されるのは、前記薄膜トランジスタのチャネル層を確保して前記薄膜トランジスタの性能低下を防止するためである。
【００８０】
すなわち、本発明においては、ゲートライン２１６上に２つの薄膜トランジスタが形成され、２つのドレイン電極２２３が異なるデータライン２１７に対向するように配置される。通常、薄膜トランジスタは画素の多くの領域を占め、近年、高精細液晶表示素子においては画素のサイズがさらに小さくなる傾向にあるので、画素において薄膜トランジスタが占める領域が大きくなっている。従って、２つのドレイン電極を配置する場合、ドレイン電極とデータライン（すなわち、ソース電極）との間隔、すなわちチャネル長を設定された長さにすることができず、薄膜トランジスタの性能が低下する。
【００８１】
本実施形態においては、このような問題を解決するために、ソース電極２２２に対応する領域のデータライン２１７をドレイン電極２２３から遠ざかる方向に移動させることにより、十分なチャネル長を確保することができる。
【００８２】
前記画素領域内には、画素電極２１８と共通電極２０８とが絶縁層を介して形成される。ここで、画素電極２１８は前記画素領域全体にわたってダミー状に形成され、共通電極２０８には複数のスリット２０８ｓが形成され、スリット２０８ｓの辺と画素電極２１８との間に電界が形成される。なお、共通電極２０８が前記画素領域全体にわたってダミー状に形成され、画素電極２１８に複数のスリットが形成されるようにしてもよい。
【００８３】
ここで、第１領域２１６ａを基準として上下に接続される画素電極２１８は、それぞれ第１領域２１６ａ上に配置されるドレイン電極２２３に接続され、隣接する２つの画素が１つのゲートライン２１６を共有する。
【００８４】
第２基板に形成されるブラックマトリクス２４２は、ゲートライン２１６及びデータライン２１７に沿ってマトリクス状に形成される。従って、ブラックマトリクス２４２にも、データライン２１７の突出領域に対応するように突出領域が形成される。
【００８５】
図６Ａ及び図６Ｂは本発明のさらに他の実施形態による液晶表示素子の構造を示すものであり、図６Ａは平面図であり、図６Ｂは図６ＡのII−II’線断面図である。なお、図１Ａの構成と同じ構成については説明を省略して異なる構成についてのみ説明する。
【００８６】
図６Ａに示すように、本実施の形態による液晶表示素子においては、複数のゲートライン３１６と複数のデータライン３１７とが横方向及び縦方向に配置されて複数の画素領域を形成する。
【００８７】
薄膜トランジスタ（符号なし）は、ゲートライン３１６の一部であるゲート電極３２１と、ゲートライン３１６の第１領域３１６ａに形成された半導体層３２５と、データライン３１７の一部であるソース電極３２２と、ゲートライン３１６上にデータライン３１７と平行に形成されたドレイン電極３２３とから構成される。半導体層３２５は、ゲートライン３１６上でソース電極３２２に対応するデータライン３１７の下部からドレイン電極３２３の下部まで延び、チャネル層を形成する。
【００８８】
ゲートライン３１６上には２つの前記薄膜トランジスタが形成され、ゲートライン３１６の第１領域３１６ａ上には２つのドレイン電極３２３がそれぞれ隣接するデータライン２１７に対向するように配置される。
【００８９】
前記画素領域内には、共通電極３０８及び画素電極３１８が形成される。共通電極３０８及び画素電極３１８は、帯状に形成され、前記画素領域内に平行に配置される。ここで、ゲートライン３１６を中心として上下に隣接する画素領域の画素電極３１８は、それぞれゲートライン３１６上に形成されたドレイン電極３２３に接続され、ゲートライン３１６に走査信号が供給されることにより、２つの前記薄膜トランジスタがそれぞれ駆動されると共に、前記隣接する画素領域の画素電極３１８に画像信号が供給される。
【００９０】
図６Ｂに示すように、共通電極３０８及び画素電極３１８は保護層３３４上に形成され、液晶層３５０には第１基板３３０の表面に平行な横電界が印加される。ここで、画素電極３１８は、図６Ａに示すように、保護層３３４に形成されたコンタクトホール３３５を介して前記薄膜トランジスタのドレイン電極３２３に電気的に接続される。
【００９１】
共通電極３０８及び画素電極３１８は、第１基板３３０に形成してもよく、ゲート絶縁層３３２に形成してもよい。なお、共通電極３０８と画素電極３１８とを異なる層に形成してもよい。
【００９２】
前述したように、本発明においては、ゲートラインを異なる幅の領域を有するようにジグザグ状に形成し、広い幅の領域に２つの薄膜トランジスタを形成し、これらの薄膜トランジスタがゲートラインを中心として隣接する画素領域の画素電極にそれぞれ接続されるようにすることにより、隣接する２つの画素において１つのゲートラインを共有させる。ここで、ゲートラインは、広い幅の領域と狭い幅の領域とが交互に配置されて形成され、広い幅の領域にのみ薄膜トランジスタが形成され、狭い幅の領域には薄膜トランジスタが形成されず、広い幅のゲートラインにおけるブラックマトリクスにより遮断される領域は、従来の液晶表示素子においてブラックマトリクスにより遮断される領域と同程度である。そのため、結局、狭い幅のゲートラインに隣接する画素領域の開口率及び透過率が従来の画素領域の開口率及び透過率に比べて向上し、従って、液晶表示素子全体の開口率及び透過率が向上する。
【００９３】
以上、本発明による液晶表示素子の特定の構造を説明したが、本発明は当該構造に限定されるものではない。本発明は、例えばＦＦＳ型液晶表示素子、ＴＮ型液晶表示素子、ＩＰＳ（In Plane Switching）型液晶表示素子、ＶＡ（Vertical Alignment）型液晶表示素子など、様々な構造の液晶表示素子に適用することができる。
【００９４】
つまり、本発明は、ゲートラインを広い幅の領域と狭い幅の領域とが水平方向及び垂直方向に交互に配置されるように形成し、広い幅のゲートライン上に２つの薄膜トランジスタを形成して上下に隣接する画素に接続されるようにすることができれば、いかなる構造の液晶表示素子にも適用することができる。
【００９５】
よって、本発明の属する技術の分野における通常の知識を有する者であれば、本発明の基本概念を用いた液晶表示素子の様々な変形や改良形態に容易に想到できるであろう。
【符号の説明】
【００９６】
１０８、２０８、３０８  共通電極
１０８ｓ、２０８ｓ  スリット
１１６、２１６、３１６  ゲートライン
１１７、２１７、３１７  データライン
１１８、２１８、３１８  画素電極
１２０  薄膜トランジスタ
１２３、２２３、３２３  ドレイン電極
１２５、２２５、３２５  半導体層
【図１Ａ】
0005571759.tif 000002
【図１Ｂ】
0005571759.tif 000003
【図２】
0005571759.tif 000004
【図３Ａ】
0005571759.tif 000005
【図３Ｂ】
0005571759.tif 000006
【図３Ｃ】
0005571759.tif 000007
【図３Ｄ】
0005571759.tif 000008
【図３Ｅ】
0005571759.tif 000009
【図４Ａ】
0005571759.tif 000010
【図４Ｂ】
0005571759.tif 000011
【図４Ｃ】
0005571759.tif 000012
【図４Ｄ】
0005571759.tif 000013
【図４Ｅ】
0005571759.tif 000014
【図５】
0005571759.tif 000015
【図６Ａ】
0005571759.tif 000016
【図６Ｂ】
0005571759.tif 000017
【図７】
0005571759.tif 000018
【図８】
0005571759.tif 000019