(57)【特許請求の範囲】
【請求項１】
素子分離領域により第１の素子領域を画成され第１の導電型を有する半導体基板と、
前記第１の素子領域の前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され、第１の側端及び前記第１の側端に対向する第２の側端を有するゲート電極と、
前記半導体基板中、前記第１の素子領域において前記ゲート電極の前記第１の側端と、前記素子分離領域のうち前記ゲート電極の前記第１の側端に対向する第１の素子分離領域部分との間に、前記ゲート電極の前記第１の側端から第１の距離だけ離間して形成され、前記第１の素子分離領域部分まで延在する、前記第１の導電型とは逆導電型の第２の導電型のソース領域と、
前記半導体基板中、前記第１の素子領域において前記ゲート電極の前記第２の側端と、前記素子分離領域のうち前記ゲート電極の前記第２の側端に対向する第２の素子分離領域部分との間に、前記ゲート電極の前記第２の側端から、前記第１の距離よりも大きい第２の距離だけ離間して形成され、前記第２の素子分離領域部分まで延在する前記第２の導電型のドレイン領域と、
前記半導体基板中、前記第１の素子領域において、前記ソース領域のうち前記第１の素子分離領域部分に接する側に対向するソース領域先端部から前記ドレイン領域に向かって、前記ゲ―ト電極の前記第１の側端を第３の距離だけ超えて延在し、前記第２の導電型で、かつ前記ソース領域よりも低い不純物濃度を有するソースエクステンション領域と、
前記半導体基板中、前記第１の素子領域において、前記ドレイン領域を包み、前記第２の素子分離領域部分から前記ソース領域に向かって、前記ゲ―ト電極の前記第２の側端を、前記第３の距離よりも大きい第４の距離だけ超えて延在し、前記第２の導電型で、かつ前記ドレイン領域よりも低い不純物濃度を有するドレインエクステンション領域と、
前記半導体基板中、前記ソースエクステンション領域と前記ドレインエクステンション領域との間に位置するチャネル領域と、
前記半導体基板中、前記ソース領域および前記ソースエクステンション領域の下方に位置し、前記第１の導電型で、前記ソース領域および前記ソースエクステンション領域に対し第１のｐｎ接合を形成して、かつ前記素子分離領域の下端部を超える深さで形成され、前記ドレインエクステンション領域及び前記ドレイン領域と平面視で離間して位置する第１のウェルと、
前記第１のウェルの下方に形成され、前記第２の導電型で、かつ前記第１のウェルとの間で第２のｐｎ接合を形成し、前記ドレインエクステンション領域及び前記ドレイン領域と平面視で離間して位置する第２のウェルと、
を含むことを特徴とするＭＯＳトランジスタ。
【請求項２】
前記第１の素子領域を画成する素子分離領域の直下には、前記第１の素子領域の外側において、前記第２のウェルの上部に連続して、前記第１のウェルを外側から包む第３のウェルが、前記第２の導電型で形成されていることを特徴とする請求項１記載のＭＯＳトランジスタ。
【請求項３】
前記ドレインエクステンション領域および前記ドレイン領域は、前記第１の素子領域中、前記第１の導電型を有し、前記第１のウェルよりも不純物濃度の低い第４のウェル中に形成され、前記ドレインエクステンション領域および前記ドレイン領域は、前記第４のウェルとの間で第３のｐｎ接合を形成することを特徴とする請求項１または２記載のＭＯＳトランジスタ。
【請求項４】
請求項２記載のＭＯＳトランジスタと、
前記半導体基板上に形成されたＣＭＯＳ素子と、を含む半導体集積回路装置であって、
前記ＣＭＯＳ素子は、前記半導体基板上、前記素子分離領域により画成された第２および第３の素子領域にそれぞれ形成されたｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタを含み、
前記ｎチャネルＭＯＳトランジスタは、前記第２の素子領域に形成され前記第１の導電型を有する第５のウェルを含み、前記第５のウェルは、前記第１のウェルと同一の不純物元素を同一の濃度および深さで含み、
前記ｐチャネルＭＯＳトランジスタは、前記第３の素子領域に形成され前記第２の導電型を有する第６のウェルを含み、前記第６のウェルは、前記第３のウェルと同一の不純物元素を同一の濃度および深さで含むことを特徴とする半導体集積回路装置。
【請求項５】
各々請求項１〜３のうちいずれか一項記載のＭＯＳトランジスタよりなる第１および第２のＭＯＳトランジスタを、前記半導体基板上に前記ドレイン領域および前記ドレインエクステンション領域を共用して、対称的に配置したことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に半導体装置に係り、特に高耐圧トランジスタおよびその製造方法に関する。
【背景技術】
【０００２】
高耐圧トランジスタは様々な出力用途に使われる。従来高耐圧トランジスタは単体のディスクリート素子の形で使われることが多かったが、最近では携帯電話やＷｉＭＡＸなどの携帯情報機器用途において、ＲＦ回路の最終段にパワーアンプとして使われている。ＲＦ回路の最終段に使われる高耐圧トランジスタでは、特に高いドレイン耐圧が要求される。
【０００３】
一方、このような携帯情報機器では、高耐圧トランジスタを、典型的にはＣＭＯＳ素子よりなる他の論理素子と集積化する要求が強くなっている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０００−６８５００号公報
【特許文献２】特開２００３−１６８７９６号公報
【特許文献３】特開平６−３１０７１７号公報
【特許文献４】特開昭５３−０６７３７３号公報
【特許文献５】特開昭６２−０４５１７５号公報
【特許文献６】特開２００２−２７０８２５号公報
【特許文献７】米国特許公開２００７／０２１２８３８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
高耐圧トランジスタをＣＭＯＳなど他の半導体素子とともに同一半導体基板上に集積化する場合、費用を低減するため、高耐圧トランジスタは例えば入出力用のＣＭＯＳ素子の製造プロセスを大きく変更せずに、例えば入出力用のＣＭＯＳ素子などと同時に製造できることが望ましい。一方、高耐圧トランジスタは従来６〜７Ｖのドレイン耐圧を有しているが、この従来のドレイン耐圧を超え、好ましくは１０Ｖに達するドレイン耐圧を確保したいとの要望がある。
【０００６】
このような高耐圧トランジスタでは、特にオフ動作時にドレイン領域に高電圧が印加されるため、オフ耐圧特性が重要である。
【０００７】
高耐圧トランジスタを、ＣＭＯＳ素子と共に同一の半導体基板上に集積化する場合、ＣＭＯＳ素子のｐ型ウェルを形成するイオン注入の際に、同一のマスクを使って高耐圧トランジスタの下にもｐ型ウェルを形成するのが望ましいが、この場合には高耐圧トランジスタのオフ耐圧特性は、実質的にＣＭＯＳ素子のものと同程度になってしまい、それ以上の向上は困難である。
【０００８】
図１は、従来の高耐圧ｎチャネルＭＯＳトランジスタ１０の構成を示す断面図である。
【０００９】
図１を参照するに前記高耐圧ｎチャネルＭＯＳトランジスタ１０は、シリコン基板１１上に素子分離領域１１Ｉにより画成された素子領域１１Ａに形成されており、前記素子領域１１Ａにはｐ型ウェル１１ＰＷが形成されている。
【００１０】
前記素子領域１１Ａ上には、前記シリコン基板１１の表面にゲート絶縁膜１２を介してゲート電極１３が形成されており、前記ゲート電極１３直下のチャネル領域１１ＣＨにはｐ型不純物により閾値制御ドープ領域１１ＮＶＴが形成されている。
【００１１】
前記ｐ型ウェル１１ＰＷ中、前記チャネル領域１１ＣＨの第１の側にはｎ型不純物元素のドープによりｎ−型のソースエクステンション領域１１ａが形成され、また前記第１の側とは反対の第２の側には、同じｎ型不純物元素のドープにより、ｎ−型のドレインエクステンション領域１１ｂが形成されている。
【００１２】
前記ゲート電極１３には前記第１の側に第１の側壁絶縁膜１３Ｗ1が形成され、前記ｐ型ウェル１１ＰＷ中、前記第１の側壁絶縁膜１３Ｗ１のさらに第１の側、すなわち前記第１の側壁絶縁膜１３Ｗ１に対し前記チャネル領域１１ＣＨとは反対の側に、ｎ＋型のソース領域１１Ｓが形成される。
【００１３】
また前記ゲート電極１３には前記第１の側とは反対の第２の側に第２の側壁絶縁膜１３Ｗ２が形成され、前記ｐ型ウェル１１ＰＷ中、前記第２の側壁絶縁膜１３Ｗ２のさらに第２の側、すなわち前記第２の側壁絶縁膜１３Ｗ２に対し前記チャネル領域１１ＣＨとは反対の側に、ｎ＋型のドレイン領域１１Ｄが形成される。
【００１４】
図１の高耐圧トランジスタ１０では高電界が発生するゲート電極ドレイン端における耐圧を確保するため、前記ゲート電極１３のドレイン端とドレイン領域１１Ｄとが離間されており、前記側壁絶縁膜１３Ｗ２は、前記ゲート電極１３のドレイン端から前記ドレイン領域１１Ｄまでの間、前記ドレインエクステンション領域１１ｂを、前記ゲート絶縁膜１２を介して覆っている。
【００１５】
前記ゲート電極１３上にはシリサイド層１４Ｇが、また前記ソース領域１１Ｓ上にはシリサイド層１４Ｓが、さらに前記ドレイン領域１１Ｄ上にはシリサイド層１４Ｄが形成されている。その際前記シリサイド層１４Ｇは、前記側壁絶縁膜１３Ｗ２をパターニングして形成した開口部に形成されるが、パターニングがずれた場合でもゲート電極１３のドレイン端側に形成されることがないよう、前記ゲート電極１３Ｇの第１の側、すなわちソース領域１１Ｓに寄せて形成されている。
【００１６】
ところでこのような高耐圧ｎチャネルＭＯＳトランジスタ１０を他の、例えば入出力回路を構成するＣＭＯＳ素子などと共に同一のシリコン基板１１上に低いコストで形成しようとすると、前記ｐ型ウェル１１ＰＷはＣＭＯＳ素子を構成するｎチャネルＭＯＳトランジスタのｐ型ウェルと同時に、同じマスクを使って形成するのが望ましい。しかし、この場合、形成されるｐ型ウェル１１ＰＷは、このような他のＣＭＯＳ素子を構成するｎチャネルＭＯＳトランジスタのｐ型ウェルと同じ不純物濃度および深さに形成されることになるが、このような構造では、図１に囲んで示すｎ−型ＬＤＤ領域１１ｂとｐ型ウェル１１ＰＷとの間のｐｎ接合において降伏が生じやすい問題がある。
【００１７】
図２は、図１中、線Ａ−Ａ’に沿った、前記シリコン基板１１中におけるｎ型不純物元素（Ｐ：リン）とｐ型不純物元素（Ｂ：ボロン）の深さ分布を示すＳＩＭＳプロファイルである。
【００１８】
図２を参照するに、前記ｎ−型ＬＤＤ領域を構成するＰは約１００ｋｅＶの加速エネルギで、また前記ｐ型ウェルを構成するＢは約１５０ｋｅＶの加速エネルギでイオン注入され、基板１１の表面から約２５０ｎｍ深さにおいて４×１０17ｃｍ-3程度の不純物濃度で比較的急峻なｐｎ接合が、前記図１に囲んで示した部分に対応して形成されている。
【００１９】
このような急峻なｐｎ接合は、前記ｐ型ウェル１１ＰＷが比較的高い不純物濃度を有するために生じるものであるが、前記ドレイン電圧が６〜７Ｖを超えて増大した場合、かかるｐｎ接合は容易に降伏し、高耐圧ＭＯＳトランジスタのオフ耐圧を増大できない原因となっていた。
【００２０】
これに対し従来、図３に示すように前記p型ウェル１１ＰＷを形成する際のマスクを変形し、高耐圧ＭＯＳトランジスタの下では、前記ｐ型ウェル１１ＰＷがソース領域１１Ｓの下を除き、形成されないようにする構造が提案されている。ただし図３中、先に説明した部分には対応する参照符号を付し、説明を省略する。
【００２１】
しかしこのような構造の高耐圧ＭＯＳトランジスタでは、耐圧は向上するものの、高耐圧ＭＯＳトランジスタの動作に伴う電圧変動が、図３中に矢印で示すように素子分離構造１１Ｉの下を通過してノイズとなって素子領域１１Ａの外に伝搬し、基板１１上に形成されている他のトランジスタの動作に干渉する恐れがある。
【課題を解決するための手段】
【００２２】
一の側面によれば高耐圧ＭＯＳトランジスタは、素子分離領域により第１の素子領域を画成され第１の導電型を有する半導体基板と、前記第１の素子領域中、前記半導体基板の表面上にゲート絶縁膜を介して形成され、第１の側がソース側端を、前記第１の側に対向する第２の側がドレイン側端を形成するゲート電極と、前記半導体基板中、前記第１の素子領域において前記ゲート電極の前記ソース側端と、前記素子分離領域のうち前記ゲート電極の前記ソース側端に対向する第１の素子分離領域部分との間に、前記ゲート電極の前記ソース側端から第１の距離だけ離間して形成され、前記第１の素子分離領域部分まで延在する、前記第１の導電型とは逆導電型の第２の導電型のソース領域と、前記半導体基板中、前記第１の素子領域において前記ゲート電極の前記ドレイン側端と、前記素子分離領域のうち前記ゲート電極の前記ドレイン側端に対向する第２の素子分離領域部分との間に、前記ゲート電極の前記ドレイン側端から、前記第１の距離よりも大きい第２の距離だけ離間して形成され、前記第２の素子分離領域部分まで延在する前記第２の導電型のドレイン領域と、前記半導体基板中、前記第１の素子領域において、前記ソース領域のうち前記第１の素子分離領域部分に接する側に対向するソース領域先端部から前記ドレイン領域に向かって、前記ゲ―ト電極の前記ソース側端を第３の距離だけ超えて延在し、前記第２の導電型で、かつ前記ソース領域よりも低い不純物濃度を有するソースエクステンション領域と、前記半導体基板中、前記第１の素子領域において、前記ドレイン領域を包み、前記第２の素子分離領域部分から前記ソース領域に向かって、前記ゲ―ト電極のドレイン側端を、前記第３の距離よりも大きい第４の距離だけ超えて延在し、前記第２の導電型で、かつ前記ドレイン領域よりも低い不純物濃度を有するドレインエクステンション領域と、を含み、前記半導体基板中、前記ソースエクステンション領域と前記ドレインエクステンション領域との間にはチャネル領域が形成され、前記半導体基板中、前記ソース領域および前記ソースエクステンション領域の下方には第１のウェルが、前記第１の導電型で、前記ソース領域および前記ソースエクステンション領域に対し第１のｐｎ接合を形成して、かつ前記素子分離領域の下端部を超える深さで形成され、前記第１のウェルの下方には第２のウェルが前記第２の導電型で、かつ前記第１のウェルとの間で第２のｐｎ接合を形成して形成され、前記第１のウェルおよび前記第２のウェルは、前記ドレインエクステンション領域およびドレイン領域の下には形成されない。
【００２３】
他の側面によれば半導体集積回路装置は、上記のＭＯＳトランジスタと、前記半導体基板上に形成されたＣＭＯＳ素子と、を含む半導体集積回路装置であって、前記ＣＭＯＳ素子は、前記半導体基板上、前記素子分離領域により画成された第２および第３の素子領域にそれぞれ形成されたｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタを含み、前記ｎチャネルＭＯＳトランジスタは、前記第２の素子領域に形成され前記第１の導電型を有する第５のウェルを含み、前記第５のウェルは、前記第１のウェルと同一の不純物元素を実質的に同一の濃度および深さで含み、前記ｐチャネルＭＯＳトランジスタは、前記第３の素子領域に形成され前記第２の導電型を有する第６のウェルを含み、前記第６のウェルは、前記第３のウェルと同一の不純物元素を実質的に同一の濃度および深さで含む。
【発明の効果】
【００２４】
本発明によれば、高耐圧ＭＯＳトランジスタのドレイン領域およびドレインエクステンション領域直下に逆導電型のウェルが形成されないため、急峻なｐｎ接合が形成されることがなく、ｐｎ接合の降伏を抑制でき、高耐圧ＭＯＳトランジスタのオフ耐圧が向上する一方、ソース領域およびソースエクステンション領域の直下には逆導電型のウェルを形成するため、ソース領域への半導体基板からのノイズの侵入が遮断される。
【００２５】
また本発明によれば、前記第１の浅いウェルを囲んで外側に、第２の浅いウェルおよびその下の深いウェルが形成されているため、前記高耐圧ＭＯＳトランジスタから前記半導体基板を伝って同一半導体基板上の他の素子、例えばＣＭＯＳ素子へ漏れるノイズ、あるいは逆に入来するノイズを、前記第１の浅いウェルと第２の浅いウェルのｐｎ接合により、遮断することが可能となる。かかる構成では、ドレイン領域およびドレインエクステンション領域から下方に放出されるノイズは遮断されないが、半導体集積回路中の他の素子に干渉するノイズは、主に半導体基板表面に沿って伝搬するノイズであるので、かかる構成により、高耐圧ＭＯＳトランジスタの動作が同一半導体基板上の他の素子におよぼすノイズ、あるいは他の素子が当該高耐圧ＭＯＳトランジスタに及ぼすノイズを、効果的に遮断することができる。
【図面の簡単な説明】
【００２６】
【図１】従来の高耐圧ＭＯＳトランジスタの例およびその問題点を示す図である。
【図２】図１中、線Ａ−Ａ’に沿ったＰ（リン）とＢ（ボロン）の深さ分布を示す図である。
【図３】図１の高耐圧ＭＯＳトランジスタの変形例およびその問題点を示す図である。
【図４】第１の実施形態による高耐圧ＭＯＳトランジスタの構成を示す図である。
【図５】図４の高耐圧ＭＯＳトランジスタ２０のオフ耐圧特性を示す図である。
【図６】図４の高耐圧ＭＯＳトランジスタの素子分離領域直下におけるウェル形成の様子を示す図である。
【図７Ａ】図４の高耐圧ＭＯＳトランジスタの製造工程を説明する図（その１）である。
【図７Ｂ】図４の高耐圧ＭＯＳトランジスタの製造工程を説明する図（その２）である。
【図７Ｃ】図４の高耐圧ＭＯＳトランジスタの製造工程を説明する図（その３）である。
【図７Ｄ】図４の高耐圧ＭＯＳトランジスタの製造工程を説明する図（その４）である。
【図７Ｅ】図４の高耐圧ＭＯＳトランジスタの製造工程を説明する図（その５）である。
【図７Ｆ】図４の高耐圧ＭＯＳトランジスタの製造工程を説明する図（その６）である。
【図７Ｇ】図４の高耐圧ＭＯＳトランジスタの製造工程を説明する図（その７）である。
【図７Ｈ】図４の高耐圧ＭＯＳトランジスタの製造工程を説明する図（その８）である。
【図７Ｉ】図４の高耐圧ＭＯＳトランジスタの製造工程を説明する図（その９）である。
【図７Ｊ】図４の高耐圧ＭＯＳトランジスタの製造工程を説明する図（その１０）である。
【図７Ｋ】図４の高耐圧ＭＯＳトランジスタの製造工程を説明する図（その１１）である。
【図７Ｌ】図４の高耐圧ＭＯＳトランジスタの製造工程を説明する図（その１２）である。
【図７Ｍ】図４の高耐圧ＭＯＳトランジスタの製造工程を説明する図（その１３）である。
【図７Ｎ】図４の高耐圧ＭＯＳトランジスタの製造工程を説明する図（その１４）である。
【図７Ｏ】図４の高耐圧ＭＯＳトランジスタの製造工程を説明する図（その１５）である。
【図８】第２の実施形態による高耐圧半導体素子の構成を示す図である。
【図９】図８中、素子分離領域直下におけるウェル形成の様子を示す図である。
【図１０】図８の高耐圧半導体素子の一変形例を示す図である。
【図１１】図４の高耐圧ＭＯＳトランジスタの一変形例を示す図である。
【発明を実施するための形態】
【００２７】
［第１の実施形態］
図４は、第１の実施形態による高耐圧ＭＯＳトランジスタ２０の構成を示す。
【００２８】
図４を参照するに、前記高耐圧ＭＯＳトランジスタ２０はｎチャネルＭＯＳトランジスタであり、Ｂ（ボロン）を７×１０１４ｃｍ-3〜３×１０１５ｃｍ-3の濃度で含み比抵抗が５Ωｃｍ〜２０Ωｃｍのｐ型シリコン基板２１上に形成されている。ただし、以下の説明において導電型を反転させることによりｐチャネル型の高耐圧ＭＯＳトランジスタを構成することも可能である。
【００２９】
前記シリコン基板２１には深さが例えば０．２５μｍ〜０．４μｍのＳＴＩ型素子分離構造２１Ｉにより素子領域２１Ａが画成されており、さらに前記素子分離領域２１Ｉは前記シリコン基板２１上に、前記素子領域２１Ａから離間して、前記ｐ型シリコン基板２１の電位制御のためのコンタクト領域２１Ｃを画成する。
【００３０】
前記素子領域２１Ａでは前記シリコン基板２１上に、膜厚が例えば６ｎｍのシリコン酸化膜よりなるゲート絶縁膜２２を介して、例えば幅Ｗが４４０ｎｍのｎ＋型ポリシリコンシリコンパタ―ンによりゲート電極２３Ｇが形成されており、前記ゲート電極は、第１の側に側壁絶縁膜２３ＷＡが形成されたソース側端を、また前記第１の側に対向する第２の側に側壁絶縁膜２３ＷＢが形成されたドレイン側端を有する。
【００３１】
前記シリコン基板２１中、前記素子領域２１Ａにおいて、前記ゲート電極２３Ｇの前記ソース側端と前記素子分離領域２１Ｉのうち前記ゲート電極のソース側端に対向する第１の素子分離領域部分２１Ｉ１との間には、前記ゲート電極２３Ｇのソース側端から前記側壁絶縁膜２３ＷＡの厚さに対応する第１の距離ｄ１だけ離間してｎ＋型のソース拡散領域が、前記第１の素子分離領域部分２１Ｉ１まで延在して形成される。
【００３２】
さらに前記素子領域２１Ａでは前記シリコン基板２１中、前記素子領域２１Ａにおいて前記ゲート電極２３Ｇの前記ドレイン側端と、前記素子分離領域２１Ｉのうち前記ゲート電極２３Ｇのドレイン側端に対向する第２の素子分離領域部分２１Ｉ２との間に、前記ゲート電極２３のドレイン側端から、前記シリコン基板２１表面のうち前記側壁絶縁膜２３ＷＢに覆われた部分に対応する第２の距離ｄ２だけ離間してｎ＋型ドレイン拡散領域が、前記第２の素子分離領域部分２１Ｉ２まで延在して形成されている。ここで前記第２の距離ｄ２は例えば１８０ｎｍなど、前記第１の距離ｄ１よりも大きく設定されている。
【００３３】
さらに前記シリコン基板２１中、前記素子領域２１Ａにおいて、前記ソース領域２１Ｓのうち前記第１の素子分離領域部分２１Ｉ１に接する側に対向するソース領域先端部２１ｓから前記ドレイン領域２１Ｄに向かって、前記ゲ―ト電極２３Ｇのソース側端を第３の、わずかな距離ｄ３だけ超えて延在し、かつ前記ソース領域２１Ｓよりも低い不純物濃度を有するｎ−型のソースエクステンション領域２１ａが形成されている。
【００３４】
さらに前記ｐ型シリコン基板中、前記素子領域２１Ａには、前記ドレイン領域２１Ｄを包み、前記第２の素子分離領域部分２１Ｉ２から前記ソース領域２１Ｓに向かって、前記ゲ―ト電極２３Ｇのドレイン側端を、前記第３の距離ｄ３よりも大きい、例えば１２０ｎｍに設定される第４の距離ｄ４だけ超えて延在し、かつ前記ドレイン領域２１Ｄよりも低い不純物濃度を有するｎ−型のドレインエクステンション領域２１ｂが形成される。
【００３５】
前記ｐ型シリコン基板２１中、前記ソースエクステンション領域２１ａと前記ドレインエクステンション領域２１ｂとの間にはチャネル領域２１ＣＨが、例えば３２０ｎｍのチャネル長Ｌｇで形成されている。前記チャネル領域２１ＣＨには、例えばＢなどのｐ型不純物元素により、閾値制御のためチャネルドープがなされている。
【００３６】
前記ｐ型シリコン基板２１中、前記ソース領域２１Ｓおよび前記ソースエクステンション領域２１ａの下方にはｐ型の第１の浅いウェル２１ＰＷが、前記ソース領域２１Ｓおよび前記ソースエクステンション領域２１ａに対し第１のｐｎ接合を形成して、かつ前記素子分離構造２１Ｉの下端部を超える深さで形成され、前記第１の浅いウェル２１ＰＷの下方にはｎ型の深いウェル２１ＤＮＷが、ｎ型の前記第１の浅いウェル２１ＰＷとの間で第２のｐｎ接合を形成して形成される。一方、前記第１の浅いウェル２１ＰＷおよび前記深いｎ型ウェル２１ＤＮＷは、前記素子領域２１Ａのうち、前記ドレインエクステンション領域２１ｂおよびドレイン領域２１Ｄの下の、ドレインエクステンション領域２１ｂおよびチャネル領域２１ＣＨの一部を含む領域／２１ＰＷには形成されないことに注意すべきである。
【００３７】
前記第１の浅いウェル２１ＰＷは、Ｂなどのｐ型不純物により、前記ｐ型シリコン基板２１よりも高い不純物濃度でドープされている。
【００３８】
さらに図４の構成では、前記深いｎ型ウェル２１ＤＮＷは前記第１の素子分離領域部分２１Ｉ１の下を通って前記コンタクト領域２１Ｃを超えて延在し、前記コンタクト領域２１Ｃでは前記深いｎ型ウェル２１ＤＮＷの上部に、前記ｐ型の浅いウェル２１ＰＷが連続して形成されている。さらに前記コンタクト領域２１Ｃでは、前記浅いウェル２１ＰＷの上部に、ｐ＋型の拡散領域よりなるオーミックコンタクト領域２１ＳＳが形成されている。
【００３９】
さらに前記ゲート電極２３Ｇの表面には低抵抗シリサイド層２４Ｓが、前記ソース領域２１Ｓの表面には低抵抗シリサイド層２４Ｓが、前記ドレイン領域２１Ｄの表面には低抵抗シリサイド層２４Ｄが、さらに前記オーミックコンタクト領域２１ＳＳの表面には低抵抗シリサイド層２４ＳＳが、例えばサリサイドプロセスにより形成されている。本実施形態でも前記シリサイド層２４Ｇは前記ゲート電極２３Ｇのドレイン側端に寄せて形成されている。
【００４０】
図４の構成によれば、高濃度ドレイン領域２１Ｄがゲート電極２３Ｇのドレイン側端から離間して形成されるため、高耐圧ＭＯＳトランジスタ２０のオフ耐圧が向上する一方、前記ソース領域２１Ｓは前記ゲート電極２３Ｇのソース側端に近接して形成されており、低いソース抵抗が実現されている。また前記オーミックコンタクト領域２１ＳＳに電源電圧、例えば接地電圧を供給することにより、前記浅いウェル２１ＰＷおよび前記深いｎ型ウェル２１ＤＮＷを介して前記シリコン基板２１の電位を接地電位など所定値に固定することができ、外部の電圧変動が前記シリコン基板２１を伝ってソース領域２１Ｓに伝搬するのを遮断することができる。
【００４１】
その際、図４の実施形態では、前記第１の浅いウェル２１ＰＷおよび深いウェル２１ＤＮＷが前記領域／２１ＰＷに形成されないため、前記ｎ−型ドレインエクステンション領域２１ｂは、前記領域／２１ＰＷにおいてｐ−型のシリコン基板２１とｐｎ接合を生じる。前記シリコン基板２１中におけるｐ型不純物元素の濃度は、先にも記載したように７×１０１４ｃｍ-3〜３×１０１５ｃｍ-3程度であるため、ｐｎ接合におけるキャリア濃度勾配は低く抑制され、そのため前記図１の構成におけるような急峻なｐｎ接合および狭い空乏層に伴う局所的な電界集中が回避され、高耐圧トランジスタ２０のオフ耐圧特性がさらに向上する。すなわち図４の高耐圧ＭＯＳトランジスタ２０ではドレインリーク電流が抑制され、ＲＦ信号増幅効率を改善することができる。
【００４２】
図５は、前記図４の高耐圧ＭＯＳトランジスタ２０のオフ耐圧特性を示す図である。
【００４３】
図５を参照するに、Ｉｄ，Ｉｓ，Ｉｓｕｂ，Ｉｇは、それぞれゲート電圧Ｖｇを０Ｖとした場合のドレイン電流、ソース電流、基板電流およびゲート電流であるが、ドレイン電圧Ｖｄｓが１１Ｖ近傍に達するまで、降伏に伴うドレイン電流Ｉｄの急増は生じないことがわかる。
【００４４】
再び図４を参照するに、前記高耐圧ＭＯＳトランジスタ２０では、前記第１の浅いウェル２１ＰＷが前記第１の素子分離領域部分２１Ｉ１の直下にまで、また第２の素子分離領域部分２１Ｉ２の直下にも形成されており、前記深いｎ型ウェル２１ＤＮＷが前記第１の浅いウェル２１ＰＷの下を、前記第１の素子分離領域部分２１Ｉ１の下を超えて前記コンタクト領域２１Ｃを超えて延在しており、また前記第２の素子領域部分２１Ｉ２の下を、前記第１の浅いウェル２１ＰＷの外側まで延在していることに注意すべきである。
【００４５】
前記深いｎ型ウェル２１ＤＮＷの上には、前記素子分離領域部分２１Ｉ１の外側（図４中左端）の素子分離領域２１Ｉおよび素子分離領域部分２１Ｉ２の直下において、ｎ型の前記第２の浅いウェル２１ＮＷが形成されており、前記第２の浅いウェル２１ＮＷは前記第１の浅いウェル２１ＰＷを、水平面内で外側から囲む。
【００４６】
図６は、このような第２の浅いウェル２１ＮＷが第１の浅いウェル２１ＰＷを、前記素子分離領域部分２１Ｉ１，２１Ｉ２直下の深さ位置において外側から囲む様子を示す平面図である。ただし図６では前記ゲート電極２３Ｇ，ソース領域２１Ｓ，ドレイン領域２１Ｄおよびコンタクト領域２１ＳＳの位置を、参考のため破線で重ねて示している。図面が複雑になるのを避けるため、前記素子分離領域２１Ｉや素子分離領域部分２１Ｉ１，２１Ｉ２は図示していない。
【００４７】
図６を参照するに、前記第２の浅いウェル２１ＮＷは前記第１の浅いウェル２１ＰＷを水平面、すなわち基板主面に平行な面内において外側から連続的に囲んでおり、間にはｐｎ接合が形成される。また前記浅いウェル２１ＰＷは前記コンタクト領域２１ＳＳに電気的に接続されており、所定の、例えば接地電位に固定されているため、前記高耐圧ＭＯＳトランジスタ２０が動作して大きな電圧変動が前記ドレイン領域２１Ｄやドレインエクステンション領域２１ｂに生じても、これがノイズとなって基板表面に沿って伝搬し、前記シリコン基板２１上に形成された他の半導体装置やその他の素子の動作に干渉する問題が回避される。
【００４８】
次に、前記高耐圧ＭＯＳトランジスタ２０の製造方法を、前記シリコン基板２１上に同時にＣＭＯＳ素子を構成するｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタを形成する場合について、図７Ａ〜図７Ｏを参照しながら説明する。ただし以下の説明では、コンタクト領域２１Ｃについては省略する。
【００４９】
図７Ａを参照するに、前記シリコン基板２１上には前記素子分離領域２１Ｉにより、前記高耐圧ＭＯＳトランジスタ２０の素子領域２０Ａの他に、前記ｎチャネルＭＯＳトランジスタの素子領域２１ＮＭＯＳおよび前記ｐチャネルＭＯＳトランジスタの素子領域２１ＰＭＯＳが画成されている。ここでは前記ｎチャネルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタは入出力トランジスタであり、ＣＭＯＳ素子を形成しているものとする。
【００５０】
次に図７Ｂの工程において前記素子領域２１ＰＭＯＳおよび前記素子領域２１Ａのうち、前記領域／２１ＰＷ、さらに前記第２の素子分離領域部分２１Ｉ２の一部を第１のレジストパターンＲ１により覆い、この状態でＢを１００ｋｅＶ〜２００ｋｅＶの加速電圧下、２×１０13ｃｍ-2〜５×１０13ｃｍ-2のドーズ量でイオン注入し、前記素子領域２１Ａに前記第１の浅いウェル２１ＰＷを、下端が前記素子分離領域２１Ｉの下端を超える深さに達するように形成する。同時に前記素子領域２１ＮＭＯＳにおいて、同様なｐ型ウェル２１ｐｗが同じくＢにより、同じ不純物濃度で、同じ深さに形成される。また図７Ｂの工程では、前記浅いウェル２１ＰＷは、前記第２の素子分離領域２１Ｉ2の下にも部分的に形成される。
【００５１】
次に図７Ｃの工程において前記素子領域２１ＮＭＯＳおよび前記素子領域２１Ａを第２のレジストパターンＲ２により覆い、この状態でＰ（リン）を３００ｋｅＶ〜４００ｋｅＶの加速電圧下、２×１０13ｃｍ-2〜５×１０13ｃｍ-2のドーズ量でイオン注入し、前記素子領域２１ＰＭＯＳにｎ型の前記第２の浅いウェル２１ｎｗを、前記第１の浅いウェル２１ＰＷと同様に下端が前記素子分離領域２１Ｉの下端を超える深さに達するように形成する。その際、前記第２のレジストパターンＲ２は前記素子領域２１Ａから前記第１および２の素子分離領域部分２１Ｉ1および２１Ｉ2のうち、前記第１の浅いウェル２１ＰＷが形成されている部分までしか覆っていないため、図７Ｃの工程では前記第第１および２の素子分離領域部分２１Ｉ1および２１Ｉ２の直下において、前記第２の浅いウェル２１ＮＷが前記ｎ型ウェル２１ｎｗに連続して、前記第１の浅いウェル２１ＰＷを外側から囲むように形成される。
【００５２】
さらに図７Ｄの工程において前記素子領域２１ＰＭＯＳを第３のレジストパターンＲ３により覆い、この状態で例えばＢを３０ｋｅＶ〜４０ｋｅＶの加速電圧下、３×１０12ｃｍ-2〜６×１０12ｃｍ-2のドーズ量でイオン注入し、前記素子領域２１Ａに前記高耐圧ＭＯＳトランジスタ２０のチャネルドープ領域２１ＣＨを、また前記素子領域２１ＮＭＯＳに前記ｎチャネルＭＯＳトランジスタのチャネルドープ領域２１Ｎｔを形成する。
【００５３】
次に図７Ｅの工程において前記素子領域２１ＮＭＯＳおよび前記素子領域２１Ａを第４のレジストパターンＲ４により覆い、この状態で例えばＡｓ（ヒ素）を１００ｋｅＶ〜１５０ｋｅＶの加速電圧下、１×１０12ｃｍ-2〜３×１０12ｃｍ-2のドーズ量でイオン注入し、前記素子領域２１ＰＭＯＳの表面部分に前記ｐチャネルＭＯＳトランジスタのチャネルドープ領域２１Ｐｔを形成する。
【００５４】
次に図７Ｆの工程において前記シリコン基板２１上に、前記高耐圧ＭＯＳトランジスタ２０のドレインエクステンション領域２１ｂの形成予定領域を除き前記素子領域２１Ａ，２１ＮＭＯＳ，２１ＰＭＯＳを覆う第5のレジストパタ―ンＲ５を形成し、この状態で例えばＰを５０ｋｅＶ〜２００ｋｅＶの加速電圧下、１×１０13ｃｍ-2〜３×１０13ｃｍ-2のドーズ量でイオン注入し、前記ｎ−型のドレインエクステンション領域２１ｂを形成する。なおこのようにして形成されたｎ−型ドレインエクステンション領域２１ｂと前記第２の素子分離領域部分２１Ｉ2直下においてｎ型を有している第２の浅いウェル２１ＮＷとの間には、ｐ型を有する前記第１の浅いウェル２１ＰＷが介在するため、前記ドレインエクステンション領域２１ｂと前記第２の浅いウェル２１ＮＷとの間に短絡が生じることはない。
【００５５】
次に図７Ｇの工程において、前記シリコン基板２１上に前記素子領域２１ＮＭＯＳおよび２１ＰＭＯＳ、さらに前記素子領域２１Ａのうち前記領域／２１ＰＷを覆う第６のレジストパターンＲ６を形成し、この状態でＰを例えば６００ｋｅＶ〜７００ｋｅＶの加速電圧下、１×１０13ｃｍ-2〜３×１０13ｃｍ-2のドーズ量でイオン注入し、前記第１および第２の浅いウェル２１ＰＷおよび２１ＮＷの下に、前記深いｎ型ウェル２１ＤＮＷを形成する。その際、前記レジストパターンＲ６は、前記深いｎ型ウェル２１ＤＮＷが前記高耐圧ＭＯＳトランジスタ２０のドレインエクステンション領域２１ｂから０．２μｍ程度離れるように形成するのが好ましい。
【００５６】
次に図７Ｇの構造を、導入した不純物元素を活性化するため例えば１０００℃の温度で１０秒間熱処理を行った後、図７Ｈの工程において、前記シリコン基板２１の表面に熱酸化膜を例えば７ｎｍの膜厚で形成し、さらにその上にポリシリコン膜を例えば１００ｎｍの膜厚で堆積する。
【００５７】
さらに、このようにして形成されたポリシリコン膜をその下の熱酸化膜共々パターニングすることにより、前記素子領域２１Ａ上に前記ゲート電極２３Ｇを、前記素子領域２１ＮＭＯＳ上に前記ｎチャネルＭＯＳトランジスタのゲート電極２３Ｎを、前記素子領域２１ＰＭＯＳ上に前記ｐチャネルＭＯＳトランジスタのゲート電極２３Ｐを、それぞれゲート絶縁膜２２を介して形成する。
【００５８】
次に図７Ｉの工程において前記シリコン基板２１上に、前記素子領域２１ＰＭＯＳ、および前記素子領域２１Ａのうち前記ドレインエクステンション領域２１ｂを覆うレジストパターンＲ７を形成し、この状態でＰを例えば３０ｋｅＶの加速電圧下、１×１０13ｃｍ-2のドーズ量でイオン注入し、前記素子領域２１Ａにおいて前記ソースエクステンション領域２１ａを、また前記素子領域２１ＮＭＯＳにおいて前記ポリシリコンゲート電極２３ＧＮの両側に、前記ｎチャネルＭＯＳトランジスタのソースエクステンション領域２１ｃおよびドレインエクステンション領域２１ｄを形成する。
【００５９】
さらに図７Ｊの工程において前記シリコン基板２１上に、前記素子領域２１Ａおよび２１ＮＭＯＳを覆う第８のレジストパターンＲ8を形成し、この状態でＢを例えば１ｋｅＶ〜２ｋｅＶの加速電圧下、６×１０13ｃｍ-2〜６×１０13ｃｍ-2のドーズ量でイオン注入し、前記ポリシリコンゲート電極２３ＧＰの両側に前記ｐチャネルＭＯＳトランジスタのソースエクステンション領域２１ｅおよびドレインエクステンション領域２１ｆを形成する。
【００６０】
さらに図７Ｋの工程において前記シリコン基板２１上に前記シリコン基板２１の露出表面および前記ゲート電極２３Ｇ，２３ＧＮおよび２３ＧＰの上面および側壁面を覆うように、厚さが１０ｎｍのシリコン酸化膜と厚さが３０ｎｍのシリコン窒化膜を積層した構造の絶縁膜をＣＶＤ法により形成し、さらにこれをエッチバックすることにより、前記ゲート電極２３Ｇに前記側壁絶縁膜２３ＷＡおよび２３ＷＢを、前記ゲート電極２３ＧＮに側壁絶縁膜２３ＷＮを、前記ゲート電極２３ＧＰに側壁絶縁膜２３ＷＰを形成する。
【００６１】
さらに図７Ｋの工程では、前記素子領域２１ＰＭＯＳを第９のレジストパターンＲ９により覆い、この状態で前記素子領域２１Ａおよび２１ＮＭＯＳにＰを例えば８ｋｅＶ〜１０ｋｅＶの加速電圧下、５×１０15ｃｍ-2〜８×１０15ｃｍ-2のドーズ量でイオン注入し、前記素子領域２１Ａにおいて前記ｎ＋型ソース領域２１Ｓおおよびｎ＋型ドレイン領域２１Ｄを、また前記素子領域２１ＮＭＯＳにおいて前記ｎチャネルＭＯＳトランジスタのｎ＋型ソース領域２１ｇおよびｎ＋型ドレイン領域２１ｈを、前記側壁絶縁膜２３ＷＮのそれぞれ外側に形成する。なお図７Ｋの工程において前記側壁絶縁膜２３ＷＢは前記ゲート電極２３Ｇから第２の素子分離領域部分２１Ｉ２に向かって延在するシリサイドブロック領域２３ｗｂを含み、その結果、前記ドレイン領域２１Ｄは前記ゲート電極２３Ｇのドレイン側端から０．２μｍ程度離間した位置に形成される。
【００６２】
次に図７Ｌの工程において前記シリコン基板２１上に前記素子領域２１Ａおよび２１ＮＭＯＳを覆う第１０のレジストパターンＲ１０を形成し、この状態でＢを例えば４ｋｅＶ〜１０ｋｅＶの加速電圧下、４×１０15ｃｍ-2〜６×１０15ｃｍ-2のドーズ量でイオン注入し、前記側壁絶縁膜２３ＷＰの外側に前記ｐチャネルＭＯＳトランジスタのｐ＋型ソース領域２１ｉおよびｐ＋型ドレイン領域２１ｊを形成する。
【００６３】
次に図７Ｍの工程において前記ゲート電極２３Ｇおよびソース拡散領域２１Ｓ，ドレイン拡散領域２１Ｄ上にシリサイド領域２４Ｇ，２４Ｓおよび２４Ｄをそれぞれサリサイド法で形成し、同時に前記ゲート電極２３ＧＮ，２３ＧＰ，ソース領域２１ｇ，２１ｉ，ドレイン領域２１ｈ，２１ｊ上にもシリサイド層２４をそれぞれ形成する。
【００６４】
さらに図７Ｎの工程において前駆図７Ｍの構造上に層間絶縁膜２５を形成し、図７Ｏの工程において前記層間絶縁膜２５上に配線パタ―ン２６を、前記ゲート電極２３Ｇにビアプラグ２６1により、前記ソース領域２１Ｓにビアプラグ２６2により、前記ドレイン領域２１Ｄにビアプラグ２６3により接続されるように、また前記ゲート電極２３ＧＮにビアプラグ２６4により、前記ソース領域２１ｇにビアプラグ２６5により、前記ドレイン領域２１ｈにビアプラグ２６6により接続されるように、さらに前記ゲート電極２３ＧＰにビアプラグ２６7により、前記ソース領域２１ｉにビアプラグ２６8により、前記ドレイン領域２１ｊにビアプラグ２６9により接続されるように、前記ビアプラグ２６1〜２６9を形成することにより、同一のシリコン基板２１上に前記高耐圧ＭＯＳトランジスタ２０とＣＭＯＳ素子を構成するｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタとを、同時に、マスク工程の追加を最小限に抑制して集積化することができる。
【００６５】
前記図１０Ａ〜１０Ｏ〜のプロセスでは、図１０Ｆおよび図１０Ｇの工程以外は、前記高耐圧ＭＯＳトランジスタ２０の製造工程と前記入出力用ｐチャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジスタの製造工程とが共用されているのがわかる。また共用されていない工程のうち、前記図７Ｇの工程、すなわち前記深いｎ型ウェル２１ＤＮＷを形成することでいわゆるトリプルウェル構造を形成する工程は、混載素子の種類によっては、他の素子の製造工程と共用できる場合がある。
【００６６】
また図７Ｋのシリサイドブロック構造部２３ｗｂの形成は、他の例えば抵抗素子などの形成工程と兼用できれば、マスク工程の増加をもたらすことなく行うことができる。
【００６７】
［第２の実施形態］
図８は、本発明の第２の実施形態による高耐圧ＭＯＳ素子４０の構成を示す。
【００６８】
図８を参照するに、前記高耐圧ＭＯＳ素子４０は前記高耐圧ＭＯＳトランジスタ２０を前記シリコン基板２１上に２つ、対称的に配置した構成を有し、前記高耐圧ＭＯＳトランジスタ２０の右側には、前記ゲート電極２３Ｇおよびソース領域２１Ｓに対応してそれぞれゲート電極２３Ｇ１およびソース領域２１Ｓ１を有し、ドレイン領域２１Ｄおよびドレインエクステンション領域２１ｂを共有する別の高耐圧ＭＯＳトランジスタ２０１が、前記高耐圧ＭＯＳトランジスタ２０に対して対称的に形成されている。
【００６９】
従って前記右側の高耐圧ＭＯＳトランジスタ２０1は、前記高耐圧ＭＯＳトランジスタ２０のチャネル領域２１ＣＨに対応したチャネル領域２１ＣＨ1と、前記高耐圧ＭＯＳトランジスタ２０のソース領域２１Ｓに対応したソース領域２１Ｓ１と、前記高耐圧ＭＯＳトランジスタ２０のソースエクステンション領域２１ａに対応したソースエクステンション領域２１ａ1と、前記ｐ型の第１の浅いウェル２１ＰＷに対応した第１の浅いウェル２１ＰＷ1と、前記ｎ型の第２の浅いウェル２１ＮＷに対応した第２の浅いウェル２１ＮＷ1と、を有しており、また前記高耐圧ＭＯＳトランジスタ２０1のゲート電極２３Ｇ1は、前記高耐圧ＭＯＳトランジスタ２０のゲート電極２３Ｇと同様に前記シリコン基板２１との間にゲート絶縁膜２２を有している。さらに前記ゲート電極２３Ｇ1には、前記ゲート電極２３の側壁絶縁膜２３ＷＡおよび２３ＷＢにそれぞれ対応して側壁絶縁膜２３ＷＡ１および２３ＷＢ１が、またシリサイド層２４Ｇに対応してシリサイド層２４Ｇ1が形成されている。
【００７０】
さらに前記高耐圧ＭＯＳトランジスタ２０1では、前記ソース領域２１Ｓ1上に、前記高耐圧ＭＯＳトランジスタ２０のソース領域２１Ｓ上に形成されたシリサイド層２４Ｓと同様なシリサイド層２４Ｓ１が形成されている。
【００７１】
前記第１および第２のウェル２１ＤＷおよび２１ＮＷ、さらに前記ｎ型の深いウェル２１ＤＮＷの形成がされない領域／２１ＰＷは前記高耐圧ＭＯＳトランジスタ２０と高耐圧ＭＯＳトランジスタ２０1で共用され、前記領域／２１ＰＷに前記共用されるドレインエクステンション領域２１ｂが形成され、前記ドレインエクステンション領域２１ｂに包まれるように、やはり共用されるドレイン領域２１Ｄが形成されている。前記ドレイン領域２１Ｄの表面には前記シリサイド層２４Ｄが形成されている。
【００７２】
図９は、前記図８の高耐圧ＭＯＳ素子を、前記図６と同様な、前記素子分離領域部分２１Ｉ直下の深さ位置で切った平面図である。
【００７３】
図９を参照するに、本実施形態においても前記領域／２１ＰＷを連続して囲んで、前記第１の浅いウェル２１ＰＷと第２の浅いウェル２１ＮＷによるｐｎ接合が形成されており、かつ前記浅いウェル２１ＰＷの電位はコンタクト領域２１ＳＳにおいて固定されるため、前記高耐圧ＭＯＳトランジスタ２０および２０１が動作することにより生じるノイズが前記シリコン基板２１中を側方へと伝搬し、他の素子の動作に干渉する問題が解消される。
【００７４】
なお本実施形態による高耐圧ＭＯＳ素子では、前記高耐圧ＭＯＳトランジスタ２０と高耐圧ＭＯＳトランジスタ２０1が対称的に形成されているため、仮にゲート電極２３Ｇおよび２３Ｇ１が前記シリコン基板２１中のパタ―ンに対して図中で左右にずれた場合でも、前記ゲート電極２３とドレインエクステンション領域２１ｂとのオーバーラップ長ＯＷＬおよびゲート電極２３１とドレインエクステンション領域２１ｂとのオーバーラップ上ＯＷＬ１が相補的に変化し、全体の出力電流が不変に維持される好ましい特徴が得られる。
【００７５】
図１０は、前記図８の高耐圧半導体素子４０の一変形例による素子４０Ａを示す平面図である。ただし図１０中、側壁絶縁膜２３ＷＡ，２３ＷＢおよびシリサイド層２４Ｇ，２４Ｓ，２４Ｄの図示は省略している。
【００７６】
図１０を参照するに、本実施形態では前記図８のゲート電極２３Ｇおよび２３Ｇ１を、前記ドレイン領域２１Ｄを回転対称中心とる対称形状の単一のゲート電極４３Ｇにより形成しており、前記ゲート電極４３Ｇと前記ドレイン領域２１Ｄの間には単一のドレインエクステンション領域２１ｂが、前記ドレイン領域２１Ｄを囲んで形成されているのがわかる。前記ドレインエクステンション領域２１ｂは、前記図８の断面図に対応して、破線２１ｂｅで示した位置までゲート電極４３Ｇの下を延在している。
【００７７】
また図１０の変形例では、前記図８のソース領域２１Ｓおよび２１Ｓ1，さらに図示はしていないがソースエクステンション領域２１ａおよび２１ａ1が、それぞれ単一の拡散領域を構成し、前記ゲート電極４３Ｇの回りを連続的に囲んでいる。
【００７８】
本実施形態でも前記素子領域２１Ａの外側にｐ型ウェル２１ＰＷおよびｎ型ウェル２１ＮＷが形成されており、前記素子領域２１Ａの内部において発生した電圧変動がノイズとなってシリコン基板２１中を基板表面に沿って伝搬し、集積化されている他の半導体装置に干渉を生じる問題が回避される。
【００７９】
なお、前記ｐ型シリコン基板２１の不純物濃度が先に説明したものよりもさらに低い場合には、前記図４の高耐圧ＭＯＳトランジスタ２０を変形して、図１１に示すように前記素子領域２１Ａの下部に、前記領域／２１ＰＷを含めて、前記第１の浅いウェル２１ＰＷよりもｐ型不純物濃度が低く、前記シリコン基板２１よりはｐ型不純物濃度の高いウェル２１Ｐ−を形成することも可能である。
【００８０】
なお以上の説明において各半導体層およびウェルの導電型を反転させることによりｐチャネル高耐圧ＭＯＳトランジスタを構成することも可能である。
【００８１】
以上、本発明を好ましい実施形態について説明したが、本発明はかかる特定の実施形態に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
（付記１）
素子分離領域により第１の素子領域を画成され第１の導電型を有する半導体基板と、
前記第１の素子領域中、前記半導体基板の表面上にゲート絶縁膜を介して形成され、第１の側がソース側端を、前記第１の側に対向する第２の側がドレイン側端を形成するゲート電極と、
前記半導体基板中、前記第１の素子領域において前記ゲート電極の前記ソース側端と、前記素子分離領域のうち前記ゲート電極の前記ソース側端に対向する第１の素子分離領域部分との間に、前記ゲート電極の前記ソース側端から第１の距離だけ離間して形成され、前記第１の素子分離領域部分まで延在する、前記第１の導電型とは逆導電型の第２の導電型のソース領域と、
前記半導体基板中、前記第１の素子領域において前記ゲート電極の前記ドレイン側端と、前記素子分離領域のうち前記ゲート電極の前記ドレイン側端に対向する第２の素子分離領域部分との間に、前記ゲート電極の前記ドレイン側端から、前記第１の距離よりも大きい第２の距離だけ離間して形成され、前記第２の素子分離領域部分まで延在する前記第２の導電型のドレイン領域と、
前記半導体基板中、前記第１の素子領域において、前記ソース領域のうち前記第１の素子分離領域部分に接する側に対向するソース領域先端部から前記ドレイン領域に向かって、前記ゲ―ト電極の前記ソース側端を第３の距離だけ超えて延在し、前記第２の導電型で、かつ前記ソース領域よりも低い不純物濃度を有するソースエクステンション領域と、
前記半導体基板中、前記第１の素子領域において、前記ドレイン領域を包み、前記第２の素子分離領域部分から前記ソース領域に向かって、前記ゲ―ト電極のドレイン側端を、前記第３の距離よりも大きい第４の距離だけ超えて延在し、前記第２の導電型で、かつ前記ドレイン領域よりも低い不純物濃度を有するドレインエクステンション領域と、を含み、
前記半導体基板中、前記ソースエクステンション領域と前記ドレインエクステンション領域との間にはチャネル領域が形成され、
前記半導体基板中、前記ソース領域および前記ソースエクステンション領域の下方には第１のウェルが、前記第１の導電型で、前記ソース領域および前記ソースエクステンション領域に対し第１のｐｎ接合を形成して、かつ前記素子分離領域の下端部を超える深さで形成され、
前記第１のウェルの下方には第２のウェルが前記第２の導電型で、かつ前記第１のウェルとの間で第２のｐｎ接合を形成して形成され、
前記第１のウェルおよび前記第２のウェルは、前記ドレインエクステンション領域およびドレイン領域の下には形成されないことを特徴とするＭＯＳトランジスタ。
（付記２）
前記第１の素子領域を画成する素子分離領域の直下には、前記第１の素子領域の外側において、前記第２のウェルの上部に連続して、前記第１のウェルを外側から包む第３のウェルが、前記第２の導電型で形成されていることを特徴とする付記１記載のＭＯＳトランジスタ。
（付記３）
前記第３のウェルは、前記半導体基板の表面に対し垂直方向から見た場合、前記第１のウェルを囲んで連続的に延在することを特徴とする付記２記載のＭＯＳトランジスタ。
（付記４）
前記第３のウェルの下端部は、前記第１のウェルの下端部と実質的に同一の深さに形成されていることを特徴とする付記２または３記載のＭＯＳトランジスタ。
（付記５）
前記第２のウェルは前記第１のウェルの下に、連続的に形成されていることを特徴とする付記１〜４のうち、いずれか一項記載のＭＯＳトランジスタ。
（付記６）
前記ドレインエクステンション領域および前記ドレイン領域は、前記第１の素子領域中、前記第１の導電型を有し、前記の第１のウェルよりも不純物濃度の低い第４のウェル中に形成され、前記ドレインエクステンション領域および前記ドレイン領域は、前記第４のウェルとの間で第３のｐｎ接合を形成することを特徴とする付記１〜５のうち、いずれか一項記載のＭＯＳトランジスタ。
（付記７）
前記ドレインエクステンション領域および前記ドレイン領域は、前記半導体基板との間で第３のｐｎ接合を形成することを特徴とすることを特徴とする付記１〜５のうち、いずれか一項記載のＭＯＳトランジスタ。
（付記８）
付記１〜７のいずれか一項記載のＭＯＳトランジスタと、
前記半導体基板上に形成されたＣＭＯＳ素子と、を含む半導体集積回路装置であって、
前記ＣＭＯＳ素子は、前記半導体基板上、前記素子分離領域により画成された第２および第３の素子領域にそれぞれ形成されたｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタを含み、
前記ｎチャネルＭＯＳトランジスタは、前記第２の素子領域に形成され前記第１の導電型を有する第５のウェルを含み、前記第５のウェルは、前記第１のウェルと同一の不純物元素を実質的に同一の濃度および深さで含み、
前記ｐチャネルＭＯＳトランジスタは、前記第３の素子領域に形成され前記第２の導電型を有する第６のウェルを含み、前記第６のウェルは、前記第３のウェルと同一の不純物元素を実質的に同一の濃度および深さで含むことを特徴とする半導体集積回路装置。
（付記９）
前記ｎチャネルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタは、それぞれのゲート絶縁膜を有し、前記ｎチャネルＭＯＳトランジスタのゲート絶縁膜および前記ｐチャネルＭＯＳトランジスタのゲート絶縁膜は、前記ＭＯＳトランジスタのゲート絶縁膜と同一の組成および同一の厚さを有することを特徴とする付記８記載の半導体集積回路装置。
（付記１０）
各々付記１〜７のうちいずれか一項記載のＭＯＳトランジスタよりなる第１および第２のＭＯＳトランジスタを、前記半導体基板上に前記ドレイン領域および前記ドレインエクステンション領域を共用して、対称的に配置したことを特徴とする半導体装置。
【符号の説明】
【００８２】
２０，２０1  高耐圧ＭＯＳトランジスタ
２１  シリコン基板
２１Ａ  素子領域
２１ＣＨ  チャネル領域
２１Ｓ，２１Ｓ1，４１Ｓ  ソース領域
２１Ｄ  ドレイン領域
２１ＳＳ  コンタクト領域
２１Ｉ  素子分離領域
２１ＰＷ  ｐ型の第１の浅いウェル
２１ＮＷ  ｎ型の第２の浅いウェル
／２１ＰＷ  第１の浅いウェルを形成しない領域
２１ＤＮＷ  ｎ型の深いウェル
２１ａ  ソースエクステンション領域
２１ｂ  ドレインエクステンション領域
２２  ゲート絶縁膜
２３Ｇ、２３Ｇ1，４３Ｇ  ゲート電極
２３ＷＡ，２３ＷＢ，２３ＷＡ1，２３ＷＢ1  ゲート側壁絶縁膜
２４Ｇ，２４Ｓ，２４Ｄ  シリサイド層
２５  層間絶縁膜
２６  配線パタ―ン
２６1〜２６9  ビアプラグ
４０，４０Ａ  高耐圧半導体素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図７Ｄ】
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【図７Ｅ】
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【図７Ｆ】
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【図７Ｇ】
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【図７Ｈ】
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【図７Ｉ】
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【図７Ｊ】
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【図７Ｋ】
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【図７Ｌ】
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【図７Ｍ】
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【図７Ｎ】
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【図７Ｏ】
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【図８】
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【図９】
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【図１０】
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【図１１】
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