(57)【特許請求の範囲】
【請求項１】
ゲート電極と、ソース電極と、ドレイン電極と、チャネルが形成される圧電材料からなる層と、を備えた歪み検出素子であって、
（ａ）前記ゲート電極の長さが２μｍより大きいこと、
（ｂ）前記ゲート電極の幅が１ｍｍより小さいこと、
（ｃ）前記ゲート電極と前記ソース電極の距離と、前記ゲート電極と前記ドレイン電極の距離との和が１３μｍより大きいこと、
の３条件のうち少なくともいずれか１つの条件が成立し、
前記ゲート電極および当該ゲート電極下方の電子伝導層が、屈曲していることを特徴とする歪み検出素子。
【請求項２】
前記圧電材料からなる層は、前記ソース電極と前記ドレイン電極の間において前記ゲート電極の下方領域以外の領域で通電しないように当該下方領域以外の領域がエッチングされ、このエッチングにより、屈曲した前記電子伝導層が形成されていることを特徴とする請求項１に記載の歪み検出素子。
【請求項３】
前記圧電材料からなる層は、前記ソース電極と前記ドレイン電極の間において前記ゲート電極の下方領域以外の領域で通電しないように当該下方領域以外の領域がイオン注入され、このイオン注入により、屈曲した前記電子伝導層が形成されていることを特徴とする請求項１に記載の歪み検出素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は歪み検出素子に関し、より詳しくは、ゲート電極、ソース電極、およびドレイン電極を備えたトランジスタ型の歪み検出素子であって、金属製歪みゲージよりも格段に優れた検出感度を有する歪み検出素子に関する。
【背景技術】
【０００２】
従来、歪みを検出するための素子として、金属製歪みゲージが用いられている。金属歪みゲージは、検出素子（センサ）として単品で用いられる場合と、検出感度を向上させるためにブリッジ回路に組み込まれて用いられる場合とがある。
金属歪みゲージに定電流を印加した状態で、歪み前の電圧と歪み後の電圧の変化量が測定され、その変化量に基づいて歪みが検出される。金属歪みゲージは歪みによる電圧変化量が小さいため、単品で用いられる場合、微小な歪みを検出することができない。
金属歪みゲージがブリッジ回路に組み込まれて用いられる場合、検出感度は向上するものの、ブリッジ回路を含めた検出素子全体としては面積が大型化するとともに回路が複雑化する。
【０００３】
また、従来、ゲート電極、ソース電極、およびドレイン電極を備えたトランジスタは、主として高周波高出力のパワーデバイスとして使用されており、歪み検出素子として使用される場合には十分な検出感度が実現されているとは言い難い。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−２７７６０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、このような実情に鑑みてなされたもので、ゲート電極、ソース電極、およびドレイン電極を備えたトランジスタ型の歪み検出素子であって、金属製歪みゲージよりも格段に優れた検出感度を有する歪み検出素子の提供を目的とする。
【課題を解決するための手段】
【０００６】
第１の発明は、
ゲート電極と、ソース電極と、ドレイン電極と、チャネルが形成される圧電材料からなる層と、を備えた歪み検出素子であって、
（ａ）上記ゲート電極の長さが２μｍより大きいこと、
（ｂ）上記ゲート電極の幅が１ｍｍより小さいこと、
（ｃ）上記ゲート電極と上記ソース電極の距離と、上記ゲート電極と上記ドレイン電極の距離との和が１３μｍより大きいこと、
の３条件のうち少なくともいずれか１つの条件が成立していることを特徴とする歪み検出素子である。
【０００７】
第１の発明において、「ゲート電極とソース電極の距離」とは、ゲート電極とソース電極の対向縁同士の距離を意味する。また、「ゲート電極とドレイン電極の距離」とは、ゲート電極とドレイン電極の対向縁同士の距離を意味する。
第１の発明によれば、上記（ａ）〜（ｃ）の３条件のうち少なくともいずれか１つの条件が成立していることにより、金属製歪みゲージよりも格段に優れた検出感度（１０倍以上）を有する歪み検出素子を得ることができる。
【０００８】
第２の発明は、第１の発明において、
上記ゲート電極および当該ゲート電極下方の電子伝導層が、屈曲していることを特徴とする。
【０００９】
第２の発明によれば、第１の発明において、ゲート電極の長さを大きくした場合、および、ゲート電極とソース電極の距離と、ゲート電極とドレイン電極の距離の和を大きくした場合に、歪み検出素子が長尺化するのを防止することができる。
【００１０】
第３の発明は、第２の発明において、
上記圧電材料からなる層は、上記ソース電極と上記ドレイン電極の間において上記ゲート電極の下方領域以外の領域で通電しないように当該下方領域以外の領域がエッチングされ、このエッチングにより、屈曲した上記電子伝導層が形成されていることを特徴とする。
【００１１】
第３の発明によれば、第２の発明において、ゲート電極の下方領域以外の領域で通電しないように当該下方領域以外の領域がエッチングされ、このエッチングにより、屈曲した電子伝導層（電子伝導経路）が形成されている。これにより、例えばゲート電極が交互に反対向きに３箇所で折り返すように屈曲している場合に、ゲート電極の一端部から第１折り返し部までの第１直線状部分と、第１折り返し部から第２折り返し部までの第２直線状部分と、第２折り返し部から第３折り返し部までの第３直線状部分と、第３折り返し部から他端部までの第４直線状部分との間の電気的な分離を確実に行うことができる。また、第１直線状部分と第２直線状部分の間のギャップ（隙間）、第２直線状部分と第３直線状部分の間のギャップ、および第３直線状部分２０３と第４直線状部分２０４の間のギャップをそれぞれ小さくすることができる。よって、歪み検出素子をよりコンパクトに構成することができる。折り返し部が４箇所以上にある場合も同様である。
【００１２】
第４の発明は、第２の発明において、
上記圧電材料からなる層は、上記ソース電極と上記ドレイン電極の間において上記ゲート電極の下方領域以外の領域で通電しないように当該下方領域以外の領域がイオン注入され、このイオン注入により、屈曲した上記電子伝導層が形成されていることを特徴とする。
【００１３】
第４の発明によれば、第２の発明において、ゲート電極の下方領域以外の領域で通電しないように当該下方領域以外の領域がイオン注入され、このイオン注入により、屈曲した電子伝導層（電子伝導経路）が形成されている。これにより、例えばゲート電極が交互に反対向きに３箇所で折り返すように屈曲している場合に、ゲート電極の一端部から第１折り返し部までの第１直線状部分と、第１折り返し部から第２折り返し部までの第２直線状部分と、第２折り返し部から第３折り返し部までの第３直線状部分と、第３折り返し部から他端部までの第４直線状部分との間の電気的な分離を確実に行うことができる。また、第１直線状部分と第２直線状部分の間のギャップ（隙間）、第２直線状部分と第３直線状部分の間のギャップ、および第３直線状部分２０３と第４直線状部分２０４の間のギャップをそれぞれ小さくすることができる。よって、歪み検出素子をよりコンパクトに構成することができる。折り返し部が４箇所以上にある場合も同様である。また、第３の発明にようにエッチングする場合に比べて、歪み検出素子の機械的強度を大きくすることができる。
【発明の効果】
【００１４】
本発明によれば、ゲート電極、ソース電極、およびドレイン電極を備えたトランジスタ型の歪み検出素子であって、金属製歪みゲージよりも格段に優れた検出感度を有する歪み検出素子を提供することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の第１実施形態に係る歪み検出素子を示す平面図
【図２】図１に示される歪み検出素子の縦断面図
【図３】図１に示される歪み検出素子を含む歪み検出装置を示す断面図
【図４】図１に示される歪み検出素子のＶｇｓ−ｖｄｓ特性を例示する図
【図５】図１に示される歪み検出素子に圧縮歪みまたは引張歪みを印加したときのＶｇｓ−Ｖｄｓ特性の変化を例示する図
【図６】図１に示される歪み検出素子に圧縮歪みまたは引張歪みを印加したときのΔＶｇｓ−ΔＶｄｓ特性を例示する図
【図７】図１に示される歪み検出素子に圧縮歪みまたは引張歪みを印加したときの歪み量εと電圧変化率ΔＶｄｓ／Ｖｄｓ１との関係を例示する図
【図８】図１に示される歪み検出素子を用いた歪み検出方法を例示するフローチャート
【図９】図１に示される歪み検出素子において、歪みによる電圧変化量ΔＶｄｓとゲート長Ｌｇとの関係を表す図
【図１０】図１に示される歪み検出素子において、歪みによる電圧変化量ΔＶｄｓとゲート幅Ｗｇとの関係を表す図
【図１１】図１に示される歪み検出素子において、歪みによる電圧変化量ΔＶｄｓと電極間距離の和Ｌｇｓ＋Ｌｇｄとの関係を表す図
【図１２】本発明の第２実施形態に係る歪み検出素子を示す平面図
【図１３】図１２に示される歪み検出素子を示すＡ−Ａ線断面図
【図１４】本発明の第３実施形態に係る歪み検出素子を示す平面図
【図１５】図１４に示される歪み検出素子を示すＡ−Ａ線断面図
【発明を実施するための形態】
【００１６】
（第１実施形態）
本発明の第１実施形態に係る歪み検出素子について、図面を参照しつつ説明する。図１は、第１実施形態に係る歪み検出素子を示す平面図である。図２は、図１に示される歪み検出素子の縦断面図である。図３は、図１に示される歪み検出素子を含む歪み検出装置を示す断面図である。図３は、ゲート電極の長さを調整した場合の検知電圧変化量を示す図である。図４は、ゲート電極の幅を調整した場合の検知電圧変化量を示す図である。図５は、ゲート電極とソース電極の距離と、ゲート電極とドレイン電極の距離との和を調整した場合の検知電圧変化量を示す図である。
【００１７】
図１および図２に示されるように、第１実施形態に係る歪み検出素子１は、ゲート電極２と、ソース電極３と、ドレイン電極４と、チャネルが形成される圧電材料からなる層（以下、圧電材料層と称する）５と、を備えたトランジスタからなる歪み検出素子である。歪み検出素子１は、具体的には、例えば、電界効果トランジスタ(FET)、絶縁ゲート型バイポーラ・トランジスタ(IGBT)、ヘテロ構造電界効果型トランジスタ(HFET)、変調ドープ電界効果型トランジスタ(MODFET)、高電子移動度トランジスタ(HEMT)等により構成される。圧電材料層５を構成する圧電材料としては、例えば、ＡｌＧａＮ、ＧａＮ等のＩＩＩ−Ｖ族半導体等を用いることができる。
【００１８】
以下、圧電材料であるＡｌＧａＮ、ＧａＮを用いて形成した高電子移動度トランジスタ(High Electron Mobility Transistor、HEMT)を用いた歪み検出素子１を例にとり、本実施形態について詳しく説明する。また、歪み検出素子１を有する歪み検出装置６についても説明する。第１実施形態は、圧縮歪みおよび引張歪みを高感度で検出することができる歪み検出素子、歪み検出装置及び歪み検出方法に関するものである。
【００１９】
歪み検出素子１は、基板７と、バッファ層８と、チャネル層９と、キャリア供給層１０と、絶縁膜１１と、ゲート電極２と、ソース電極３と、ドレイン電極４とを備えた高電子移動度トランジスタである。
【００２０】
基板７は、サファイアで構成される。バッファ層８は、ＬＴ−ＡｌＮ（低温窒化アルミニウム）で構成される。チャネル層９は、圧電材料であるＧａＮ（窒化ガリウム）で構成される。キャリア供給層１０は、圧電材料であるＡｌ0.25Ｇａ0.75Ｎ（窒化アルミニウムガリウム）で構成される。チャネル層９とキャリア供給層１０とで上記した圧電材料層５が構成されている。これらは順に積層されている。
【００２１】
キャリア供給層１０上に、ＴｉＡ１（チタンアルミニウム）からなるソース電極３及びドレイン電極４が形成されている。また、キャリア供給層１０上にＳｉＯ2（二酸化珪素）からなる絶縁膜１１を介してＰ−Ｓｉ（ポリシリコン）からなるゲート電極２が形成されている。歪み検出素子１において、チャネル層９とキャリア供給層１０との接合界面近傍には、ポテンシャル井戸からなる、電子移動度が極めて大きい電子伝導層（２次元電子ガス＝２ＤＥＧ）５００が発生する。電子伝導層５００は、ソース電極３とドレイン電極４を通電させる通電経路である。
【００２２】
第１実施形態の最大の特徴として、以下の構成がある。すなわち、
（ａ）ゲート電極の長さＬｇが２μｍより大きいこと、（ｂ）ゲート電極の幅Ｗｇが１ｍｍより小さいこと、（ｃ）ゲート電極とソース電極の距離Ｌｇｓと、ゲート電極とドレイン電極の距離Ｌｇｄとの和Ｌｇｓ＋Ｌｇｄが１３μｍより大きいこと、の３条件のうち少なくともいずれか１つの条件が成立している。
以下の説明では、ゲート電極とソース電極の距離Ｌｇｓをゲートソース間距離Ｌｇｓ、ゲート電極とドレイン電極の距離Ｌｇｄをゲートドレイン間距離Ｌｇｄ、ゲート電極とソース電極の距離Ｌｇｓと、ゲート電極とドレイン電極の距離Ｌｇｄとの和Ｌｇｓ＋Ｌｇｄを電極間距離の和Ｌｇｓ＋Ｌｇｄと称することがある。
各電極のサイズを上記（ａ）〜（ｃ）のように限定した理由については後述する。
【００２３】
図３は、歪み検出素子１を含む歪み検出装置６の概略の構成を例示する図である。歪み検出装置６による歪み検出方法については、本出願人が先に出願した特願２００８−１０１８９０の技術、または、特願２００８−１６６４９３の技術を用いることができる。
【００２４】
本実施形態では、圧縮歪み又は引張歪みを印加したときに、ドレイン電極４とソース電極３との間の電圧変化量ΔＶｄｓと歪み量εとの間に所定の関係があることを利用して歪み量εを検出する例を示す。
【００２５】
図３に示されるように、歪み検出装置６は、歪み検出素子１と、電圧検出手段１６と、電圧印加手段１２と、歪み量検出手段１４と、定電流源１５とを有する。
【００２６】
電圧検出手段１６は、歪み検出素子１のドレイン電極４とソース電極３(接地)との間の電圧Ｖｄｓを検出する機能を有する。また、電圧検出手段１６は、図示しない記憶手段等を有し、ある時点の電圧Ｖｄｓ１と他の時点の電圧Ｖｄｓ２とを検出し、電圧変化量ΔＶｄｓ＝Ｖｄｓ２−Ｖｄｓ１および電圧変化率ΔＶｄｓ／Ｖｄｓ１等を算出する機能を有する。
【００２７】
歪み量検出手段１４は、電圧検出手段１６等と接続されており、電圧検出手段１６の検出する電圧等に基づいて、歪み量εを検出する機能を有する。電圧検出手段１６及び歪み量検出手段１４は、例えば、ＣＰＵ、ＲＯＭ、メインメモリなどを含むＩＣ等に含まれ、電圧検出手段１６及び歪み量検出手段１４の各種機能は、ＲＯＭ等に記録されたプログラムがメインメモリに読み出されてＣＰＵにより実行されることによって実現される。ただし、電圧検出手段１６及び歪み量検出手段１４の一部又は全部は、ハードウエアのみにより実現されてもよい。定電流源１５は、歪み検出素子１のドレイン電極４とソース電極３との間に一定値の電流Ｉｄｓを供給する機能を有する。なお、図２において、ソース電極３は接地されている。
【００２８】
図３における電圧Ｖｇｓと電圧Ｖｄｓとの関係を図４に示す。図４は、本実施形態に係る歪み検出素子１のＶｇｓ−ｖｄｓ特性を例示する図である。図４において、Ｖｔｈは閾値電圧を示している。図５は、歪み検出素子１に圧縮歪みまたは引張歪みを印加したときのＶｇｓ−Ｖｄｓ特性の変化を例示する図である。なお、図５は、図４の閾値電圧Ｖｔｈ近傍を拡大している。
【００２９】
歪み検出素子１に、チャネル層９等の層厚方向と垂直な方向に圧縮歪みまたは引張歪みが印加されると、チャネル層９およびキャリア供給層１０において、圧電効果による分極が発生し、図５に示されるように、圧縮歪みが印加されると閾値電圧Ｖｔｈは負の方向に、引張歪みが印加されると閾値電圧Ｖｔｈは正の方向にシフトする。すなわち、電圧Ｖｇｓを一定とした状態で圧縮歪みまたは引張歪みが印加されると、電圧Ｖｄｓが減少または増加する。また、圧縮歪みよる歪み量が大きくなれば電圧Ｖｄｓの減少量は大きくなり、引張歪みによる歪み量が大きくなれば、電圧Ｖｄｓの増加量は大きくなるという関係がある。従って、電圧Ｖｄｓを検出することにより、印加された圧縮歪みにより生じる歪み量又は引張歪みにより生じる歪み量を検出することができる。
【００３０】
図６は、歪み検出素子１に圧縮歪みまたは引張歪みを印加したときのΔＶｇｓ−ΔＶｄｓ特性を例示する図である。図６において、電圧変化量ΔＶｄｓは、歪み検出素子１に圧縮歪みまたは引張歪み印加前のドレイン電極４とソース電極３との間の電圧をＶｄｓ１、圧縮歪みまたは引張歪み印加時のドレイン電極４とソース電極３との間の電圧をＶｄｓ２としたときの、ΔＶｄｓ＝Ｖｄｓ２−Ｖｄｓ１である。
【００３１】
図６に示されるように、電圧変化量ΔＶｄｓは、ゲート電極２とソース電極３との間に印加される電圧Ｖｇｓの関数である。また、電圧変化量ΔＶｄｓは、電圧Ｖｇｓが閾値電圧Ｖｔｈに近づくほど絶対値が大きな値となる特性である。このことは、電圧Ｖｇｓを閾値電圧Ｖｔｈ近傍に調整することにより、大きなゲージ率Ｋを得ることが可能となり、微小な歪みを検出することができることを示している。
【００３２】
図７は、歪み検出素子１に圧縮歪みまたは引張歪みを印加したときの歪み量εと電圧変化率ΔＶｄｓ／Ｖｄｓ１との関係を例示する図である。図７において、ΔＶｄｓは図６に示す電圧変化量ΔＶｄｓ＝Ｖｄｓ２−Ｖｄｓ１である。縦軸のΔＶｄｓ／Ｖｄｓ１は電圧変化率を示している。横軸の歪み量εは圧縮歪みまたは引張歪みを印加したときの歪み量であり、マイナス側が圧縮歪み、プラス側が引張歪みに対応する。
【００３３】
図７に示されるように、圧縮歪みを印加すると、歪み量εに比例して電圧変化率ΔＶｄｓ／Ｖｄｓ１は減少し、引張歪みを印加すると歪み量εに比例して電圧変化率ΔＶｄｓ／Ｖｄｓ１は増加する。また、電圧変化率ΔＶｄｓ／Ｖｄｓ１の傾きは、電圧Ｖｇｓにより異なる。このように、電圧変化率ΔＶｄｓ／Ｖｄｓ１と歪み量εとは比例関係にあるため、所定の電圧Ｖｇｓに調整し、その状態で電圧変化率ΔＶｄｓ／Ｖｄｓ１を求めることにより、圧縮歪みおよび引張歪みの両方向の歪み量εを検出することができる。
【００３４】
図８は、本実施形態に係る歪み検出方法を例示するフローチャートである。図８を参照しながら、歪み量を検出する方法の例について説明する。なお、歪み量εは、例えば図２に例示する歪み検出装置６を用いて検出することができる。
【００３５】
まず、ステップ１では、予め図６に例示するようなＶｇｓ−ΔＶｄｓ特性及び図７に例示するような、電圧Ｖｇｓをパラメータとする歪み量εと電圧変化率ΔＶｄｓ／Ｖｄｓ１との関係を求めておく（Ｓ１）。ここで、Ｖｄｓ１は歪みを印加していない状態の電圧Ｖｄｓの検出値、ΔＶｄｓは歪みを印加している状態の電圧Ｖｄｓの検出値をＶｄｓ２としたときのＶｄｓ２−Ｖｄｓ１である。
【００３６】
次いでステップ２では、ステップ１で予め求めたＶｇｓ−ΔＶｄｓ特性(例えば、図６)に基づいて、電圧印加手段１２により電圧Ｖｇｓを閾値電圧Ｖｔｈ近傍の値に調整する。例えば図６に例示するようなＶｇｓ−ΔＶｄｓ特性であれば、例えば電圧Ｖｇｓを−２５［Ｖ］近傍に調整する（Ｓ２）。以降、後述するステップ５において歪み量εが求まるまで、電圧Ｖｇｓの調整値は一定にしておく。
【００３７】
次いでステップ３では、歪みを印加していない状態で、電圧検出手段１３により電圧Ｖｄｓを検出する（Ｓ３）。このときの電圧Ｖｄｓの検出値をＶｄｓ１とする。次いでステップ３０３では、測定すべき歪み（圧縮歪みまたは引張歪み）を印加し、電圧検出手段１６により電圧Ｖｄｓを検出して（このときの電圧Ｖｄｓの検出値をＶｄｓ２とする）、電圧変化量ΔＶｄｓ＝Ｖｄｓ２−Ｖｄｓ１を算出する（Ｓ４）。
【００３８】
次いでステップ５では、電圧検出手段１６により電圧変化率ΔＶｄｓ／Ｖｄｓ１を算出する。そして、歪み量検出手段１４により、ステップ１で予め求めた電圧Ｖｇｓをパラメータとする歪み量εと電圧変化率ΔＶｄｓ／Ｖｄｓ１との関係（例えば図７）に基づいて、測定すべき歪み量εを求める（Ｓ５）。このように、電圧変化率ΔＶｄｓ／Ｖｄｓ１と歪み量εとの間に所定の関係があることを利用して歪み量εを求めることができる。
【００３９】
本実施形態によれば、ゲート電極２と、ソース電極３と、ドレイン電極４と、チャネルが形成される圧電材料からなる層５とを有する歪み検出素子１に圧縮歪み又は引張歪みが印加されると、ドレイン電極４とソース電極３との間の電圧Ｖｄｓが変化し、電圧変化率ΔＶｄｓ／Ｖｄｓ１と圧縮歪み又は引張歪みにより生じる歪み量εとの間に所定の関係があることを利用して、電圧変化率ΔＶｄｓ／Ｖｄｓ１を算出することにより対応する歪み量εを求めることができる。このとき、電圧Ｖｇｓを閾値電圧Ｖｔｈ近傍の値に調整しているので、高いゲージ率で歪み量εを求めることができるため、微小な歪みの検出が可能である。
【００４０】
また、測定すべき歪みを印加したときの抵抗値の変化を測定せずに、電圧Ｖｄｓ１及びＶｄｓ２のみを測定するだけで歪み量εを求めることができる。その結果、例えば高精度の測定回路であるブリッジ回路等を用いて微少な抵抗値の変化を高精度で検出することが不要となり、歪み量εの検出を従来よりも容易に実現することができる。
【００４１】
次に、各電極のサイズを上記（ａ）〜（ｃ）のように限定した理由について説明する。
歪みによる電圧変化量ΔＶｄｓは、以下の式（数１）で与えられる。
【００４２】
【数１】
0005413802.tif 000002
【００４３】
式（数１）における各文字の意味は以下の式（数２）の通りである。
【００４４】
【数２】
0005413802.tif 000003
【００４５】
式（数１）を誘導する。
ソースドレイン間抵抗Ｒｄｓは、以下の式（数３）で表される。
【００４６】
【数３】
0005413802.tif 000004
【００４７】
ゲート電圧印加時のソースドレイン間電圧Ｖｄｓ’は、以下の式（数４）で表される。
【００４８】
【数４】
0005413802.tif 000005
【００４９】
歪みを印加すると、２ＤＥＧ濃度ｎおよびｎ’がΔｎだけ増加し、ソースドレイン間電圧Ｖｄｓ”は以下の式（数５）で表される。
【００５０】
【数５】
0005413802.tif 000006
【００５１】
式（数４）および式（数５）から、歪み印加によるソースドレイン間電圧の変化量ΔＶｄｓは、以下の式（数６）で表され、式（数１）が導かれる。
【００５２】
【数６】
0005413802.tif 000007
【００５３】
式（数１）をゲート長Ｌｇについて解くと、以下の式（数７）のようになる。この式により、歪みによる電圧変化量ΔＶｄｓとゲート長Ｌｇの関係が示される。
【００５４】
【数７】
0005413802.tif 000008
【００５５】
式（数１）をゲート幅Ｗｇについて解くと、以下の式（数８）のようになる。この式により、歪みによる電圧変化量ΔＶｄｓとゲート幅Ｗｇの関係が示される。
【００５６】
【数８】
0005413802.tif 000009
【００５７】
式（数１）を、電極間距離の和Ｌｇｓ＋Ｌｇｄについて解くと、以下の式（数９）のようになる。この式により、歪みによる電圧変化量ΔＶｄｓと電極間距離の和Ｌｇｓ＋Ｌｇｄの関係が示される。
【００５８】
【数９】
0005413802.tif 000010
【００５９】
式（数７）で示した歪みによる電圧変化量ΔＶｄｓとゲート長Ｌｇとの関係をグラフで表すと、図９のようになる。図９から分かるように、ゲート長Ｌｇが増加するにつれて電圧変化量ΔＶｄｓの絶対値も単調に増加する。従来は、ゲート長Ｌｇを２μｍ以下に設定してトランジスタが設計されていたが、本実施形態ではゲート長Ｌｇを２μｍより大きい値に設定してトランジスタが設計される。なお、図９に示される例では、ゲート幅Ｗｇは１ｍｍ、電極間距離の和Ｌｇｓ＋Ｌｇｄは１３μｍに設定されている。
ゲート長Ｌｇを２μｍより大きい値に設定した場合の電圧変化量ΔＶｄｓは、金属製歪みゲージの電圧変化量ΔＶｄｓの１０倍以上となることが確かめられている。
【００６０】
式（数８）で示した歪みによる電圧変化量ΔＶｄｓとゲート幅Ｗｇとの関係をグラフで表すと、図１０のようになる。図１０から分かるように、ゲート幅Ｗｇが増加するにつれて電圧変化量ΔＶｄｓの絶対値は単調に減少する。従来は、ゲート幅Ｗｇを１ｍｍ以上に設定してトランジスタが設計されていたが、本実施形態ではゲート幅Ｗｇを１ｍｍ未満に設定してトランジスタが設計される。なお、図１０に示される例では、ゲート長Ｌｇは２μｍ、電極間距離の和Ｌｇｓ＋Ｌｇｄは１３μｍに設定されている。
ゲート幅Ｗｇを１ｍｍ未満に設定した場合の電圧変化量ΔＶｄｓは、金属製歪みゲージの電圧変化量ΔＶｄｓの１０倍以上になることが確かめられている。
【００６１】
式（数９）で示した歪みによる電圧変化量ΔＶｄｓと電極間距離の和Ｌｇｓ＋Ｌｇｄとの関係をグラフで表すと、図１１のようになる。図１１から分かるように、電極間距離の和Ｌｇｓ＋Ｌｇｄが増加するにつれて電圧変化量ΔＶｄｓの絶対値も単調に増加する。従来は、電極間距離の和Ｌｇｓ＋Ｌｇｄを１３μｍ以下に設定してトランジスタが設計されていたが、本実施形態では電極間距離の和Ｌｇｓ＋Ｌｇｄを１３μｍより大きな値に設定してトランジスタが設計される。なお、図１１に示される例では、ゲート長Ｌｇは２μｍ、ゲート幅Ｗｇは１ｍｍに設定されている。
電極間距離の和Ｌｇｓ＋Ｌｇｄを１３μｍより大きな値に設定した場合の電圧変化量ΔＶｄｓは、金属製歪みゲージの電圧変化量ΔＶｄｓの１０倍以上になることが確かめられている。
【００６２】
従って、上記したように、（ａ）前記ゲート電極の長さが２μｍより大きいこと、（ｂ）前記ゲート電極の幅が１ｍｍより小さいこと、（ｃ）前記ゲート電極と前記ソース電極の距離と、前記ゲート電極と前記ドレイン電極の距離との和が１３μｍより大きいこと、の３条件のうち少なくともいずれか１つの条件が成立していることにより、電圧変化量ΔＶｄｓは、金属製歪みゲージの電圧変化量ΔＶｄｓの１０倍以上になる。
【００６３】
なお、上記（ａ）〜（ｃ）の３つの条件のうち、いずれか２つの条件が満たされていることが好ましく、３つの条件全てが満たされていることがより好ましい。
【００６４】
本実施形態に係る歪み検出素子１の電圧変化量量ΔＶｄｓが、金属製歪みゲージの電圧変化量ΔＶｄｓの１０倍以上になることを具体的に示す。以下の例では、電流Ｉｄｓ＝１（Ａ）印加時に歪みε＝１（μｍ）を検出する場合を示している。この場合、本実施形態に係る歪み検出素子１の電圧変化量ΔＶｄｓの絶対値は３．４２（ｍＶ）以上である。金属製歪みゲージの電圧変化量ΔＶｄｓの絶対値は２４０（μＶ）である。よって、本実施形態に係る歪み検出素子１の電圧変化量ΔＶｄｓの絶対値は、金属歪みゲージの電圧変化量量ΔＶｄｓの絶対値に対し１０倍以上である。従って、本実施形態に係る歪み検出素子１は、金属歪みゲージよりも歪みを格段に高感度に検出することができる。
【００６５】
上記式（数１）に本実施形態に係る歪み検出素子１の設計範囲の数値を代入する。ゲート長Ｌｇ＞２μｍ、ゲート幅Ｗｇ＜１ｍｍ、電極間距離の和Ｌｇｓ＋Ｌｇｄ＞１３μｍに設定される。他のパラメータには以下の式（数１０）に示す値が代入される。
【００６６】
【数１０】
0005413802.tif 000011
【００６７】
すると、電圧変化量ΔＶｄｓは式（数１１）で表される。
【００６８】
【数１１】
0005413802.tif 000012
【００６９】
よって、歪みによる電圧変化量ΔＶｄｓの絶対値は式（数１２）で表される。なお、電圧変化量ΔＶｄｓは、圧縮歪みについては負の値となり、引張歪みについては正の値となる。そこで、電圧変化量ΔＶｄｓの絶対値を算出することにする。
【００７０】
【数１２】
0005413802.tif 000013
【００７１】
次に、金属歪みゲージの電圧変化量ΔＶｄｓを算出する。
金属歪みゲージの現状の最大ゲージ率Ｋが２．１、抵抗Ｒが１２０（Ω）であるとして、金属歪みゲージを単品で使用した場合を想定する。歪み１（μstrain）を、電流Ｉが１（Ａ）印加した時の電圧変化量から算出する場合、電圧変化量ΔＶは以下の式（数１３）で表される。
【００７２】
【数１３】
0005413802.tif 000014
【００７３】
式（数１２）および式（数１３）より、本実施形態に係る歪み検出素子１の電圧変化量ΔＶｄｓの絶対値は、金属製歪みゲージの電圧変化量ΔＶの１０倍以上になることが分かる。
【００７４】
次に、ゲート長Ｌｇ、ゲートソース間距離Ｌｇｓ、およびゲートドレイン間距離Ｌｇｄをａ倍、ゲート幅Ｗｇを１／ａ倍にした場合の電圧変化量ΔＶｄｓの違い、素子面積の違いについて検討する。
【００７５】
まず、電圧変化量ΔＶｄｓの違いについて検討する。ゲート長Ｌｇ、ゲートソース間距離Ｌｇｓ、およびゲートドレイン間距離Ｌｇｄをａ倍する前については、ΔＶｄｓは以下の式（数１４）で表される。
【００７６】
【数１４】
0005413802.tif 000015
【００７７】
ゲート長Ｌｇ、ゲートソース間距離Ｌｇｓ、およびゲートドレイン間距離Ｌｇｄをａ倍した後については、ΔＶｄｓは以下の式（数１５）で表される。
【００７８】
【数１５】
0005413802.tif 000016
【００７９】
式（数１４）と式（数１５）から分かるように、ａ倍後は電圧変化量ΔＶｄｓがａ2倍になり、電圧変化量ΔＶｄｓが格段に増加することが分かる。
【００８０】
次に、素子面積の違いについて検討する。ゲート長Ｌｇ、ゲートソース間距離Ｌｇｓ、およびゲートドレイン間距離Ｌｇｄをａ倍する前については、素子面積Ｓは以下の式（数１６）で表される。
【００８１】
【数１６】
0005413802.tif 000017
【００８２】
ゲート長Ｌｇ、ゲートソース間距離Ｌｇｓ、およびゲートドレイン間距離Ｌｇｄをａ倍した後については、ΔＶｄｓは以下の式（数１７）で表される。
【００８３】
【数１７】
0005413802.tif 000018
【００８４】
式（数１６）と式（数１７）から分かるように、ａ倍後は素子面積ＳがＷｇ・Ｌｓの項（ソース電極の面積）およびＷｇ・Ｌｄの項（ドレイン電極の面積）で１／ａ倍になり、素子面積が格段に小さくなることが分かる。
【００８５】
以上説明したように、第１実施形態によれば、上記（ａ）〜（ｃ）の３条件のうち少なくともいずれか１つの条件が成立していることにより、金属製歪みゲージよりも格段に優れた検出感度（１０倍以上）を有する歪み検出素子を得ることができる。
【００８６】
（第２実施形態）
本発明の第２実施形態に係る歪み検出素子について、図面を参照しつつ説明する。図１２は、第２実施形態に係る歪み検出素子を示す平面図である。図１３は、図１２に示される歪み検出素子を示すＡ−Ａ線断面図である。なお、図１３では、ソース電極よりも外側の領域およびドレイン電極よりも外側の領域の図示を省略している。第２実施形態において第１実施形態と同じ構成については、参照符号を同一にしてその説明を省略する。
【００８７】
第２実施形態に係る歪み検出素子１００が第１実施形態と異なる点は、第１実施形態ではゲート電極２が直線状に形成されていたの対し、第２実施形態ではゲート電極２０およびゲート電極２０下方の電子伝導層（通電経路）５０１が屈曲している点である（図１２参照）。
【００８８】
屈曲の仕方は特に限定されるものではないが、例えば、図１２に示されるように、ゲート電極が交互に反対向きに折り返すように屈曲した構成とすることがでる。具体的には、ゲート電極がコ字状の屈曲部を複数箇所に含む構成とすることができる。図１２に示される例では、互いに反対向きのコ字状屈曲部が交互に形成されている。
【００８９】
ゲート電極およびゲート電極２０下方の電子伝導層（通電経路）５０１が屈曲して形成されることにより、ゲート長を大きくした場合、および、電極間距離との和を大きくした場合に、歪み検出素子が長尺化するのを防止することができる。
【００９０】
図１３に示される例では、圧電材料からなる層５は、ソース電極３とドレイン電極４の間においてゲート電極２０の下方領域以外の領域で通電しないように当該下方領域以外の領域がエッチングされている。エッチングされた領域を符号５０で示す。このエッチングにより、屈曲した電子伝導層（通電経路）５０１が形成される。
【００９１】
これにより、ゲート電極が交互に反対向きに折り返すように屈曲している場合に、ゲート電極２０の一端部から第１折り返し部までの第１直線状部分２０１と、第１折り返し部から第２折り返し部までの第２直線状部分２０２と、第２折り返し部から第３折り返し部までの第３直線状部分２０３と、第３折り返し部から他端部までの第４直線状部分２０４との間の電気的な分離を確実に行うことができる。また、第１直線状部分２０１と第２直線状部分２０２の間のギャップ（隙間）、第２直線状部分２０２と第３直線状部分２０３の間のギャップ、および第３直線状部分２０３と第４直線状部分２０４の間のギャップをそれぞれ小さくすることができる。よって、歪み検出素子をよりコンパクトに構成することができる。折り返し部が４箇所以上にある場合も同様である。
【００９２】
（第３実施形態）
本発明の第３実施形態に係る歪み検出素子について、図面を参照しつつ説明する。図１４は、第３実施形態に係る歪み検出素子を示す平面図である。図１５は、図１４に示される歪み検出素子を示すＡ−Ａ線断面図である。なお、図１５では、ソース電極よりも外側の領域およびドレイン電極よりも外側の領域の図示を省略している。第３実施形態において第２実施形態と同じ構成については、参照符号を同一にしてその説明を省略する。
【００９３】
上記第２実施形態では、ゲート電極２０の下方領域以外の領域で通電しないように、当該下方領域以外の領域がエッチングされていた。
これに対し、第３実施形態に係る歪み検出素子１１０では、圧電材料からなる層５は、ソース電極３とドレイン電極４の間においてゲート電極２０の下方領域以外の領域で通電しないように当該下方領域以外の領域がイオン注入されている（図１５参照）。イオン注入領域を符号６０で示す。このイオン注入により、屈曲した電子伝導層（通電経路）５０２が形成される。
【００９４】
これにより、ゲート電極２０が交互に反対向きに折り返すように屈曲している場合に、ゲート電極２０の一端部から第１折り返し部までの第１直線状部分２０１と、第１折り返し部から第２折り返し部までの第２直線状部分２０２と、第２折り返し部から第３折り返し部までの第３直線状部分２０３と、第３折り返し部から他端部までの第４直線状部分２０４との間の電気的な分離を確実に行うことができる。また、第１直線状部分２０１と第２直線状部分２０２の間のギャップ（隙間）、第２直線状部分２０２と第３直線状部分２０３の間のギャップ、および第３直線状部分２０３と第４直線状部分２０４の間のギャップをそれぞれ小さくすることができる。よって、歪み検出素子をよりコンパクトに構成することができる。折り返し部が４箇所以上にある場合も同様である。また、第２実施形態のようにエッチングする場合に比べて、歪み検出素子の機械的強度を大きくすることができる。
【産業上の利用可能性】
【００９５】
本発明は、ゲート電極、ソース電極、およびドレイン電極を備えたトランジスタ型の歪み検出素子等に利用可能である。
【符号の説明】
【００９６】
１、１００、１１０    歪み検出素子
２、２０    ゲート電極
３    ソース電極
４    ドレイン電極
５    圧電材料からなる層
６    歪み検出装置
７    基板
８    バッファ層
９    チャネル層
１０    キャリア供給層
１１    絶縁膜
１２    電圧印加手段
１４    歪み量検出手段
１５    定電流源
１６    電圧検出手段
５０    エッチングしている領域
６０    イオン注入している領域
【図１】
0005413802.tif 000019
【図２】
0005413802.tif 000020
【図３】
0005413802.tif 000021
【図４】
0005413802.tif 000022
【図５】
0005413802.tif 000023
【図６】
0005413802.tif 000024
【図７】
0005413802.tif 000025
【図８】
0005413802.tif 000026
【図９】
0005413802.tif 000027
【図１０】
0005413802.tif 000028
【図１１】
0005413802.tif 000029
【図１２】
0005413802.tif 000030
【図１３】
0005413802.tif 000031
【図１４】
0005413802.tif 000032
【図１５】
0005413802.tif 000033