(57)【特許請求の範囲】
【請求項１】
半導体基板に形成された、Ｎ型領域と、
前記Ｎ型領域上に形成された第１炭化シリコン層と、
前記第１炭化シリコン層上に形成されていて、ホウ素がドーピングされた第１シリコン層からなるＰ型領域と
で構成されたフォトダイオードを有し
前記半導体基板に前記フォトダイオードの形成領域を区画する素子分離領域を有し、
前記素子分離領域は、
前記半導体基板に形成された素子分離溝の内面に形成された第２炭化シリコン層と、
前記第２炭化シリコン層を介して前記素子分離溝の内部を埋め込むホウ素がドーピングされた第２シリコン層と
を含む、
固体撮像装置。
【請求項２】
前記半導体基板における、前記Ｐ型領域の下部に、Ｐ型埋め込みオーバーフローバリア領域が形成されている、
請求項１に記載の固体撮像装置。
【請求項３】
前記フォトダイオードの下部の前記半導体基板中にオーバーフロードレインとなるＰ型埋め込み領域が形成され、
前記Ｐ型埋め込み領域と前記フォトダイオードとの間に前記第１、第２の炭化シリコン層が形成されている、
請求項１または２に記載の固体撮像装置。
【請求項４】
前記第１炭化シリコン層および前記第２炭化シリコン層は、前記半導体基板上において、エピタキシャル成長によって形成されている、
請求項１または２に記載の固体撮像装置。
【請求項５】
前記第１炭化シリコン層および前記第２炭化シリコン層は、互いが一体になるように形成されている、
請求項３または４に記載の固体撮像装置。
【請求項６】
前記第１シリコン層および前記第２シリコン層は、前記第１炭化シリコン層および前記第２炭化シリコン層上において、エピタキシャル成長によって形成されている、
請求項５に記載の固体撮像装置。
【請求項７】
前記第１シリコン層および前記第２シリコン層は、互いが一体になるように形成されている、
請求項６に記載の固体撮像装置。
【請求項８】
当該固体撮像装置は、絶縁層中に配線が設けられている配線層を含み、
前記配線層は、前記半導体基板の一方の面に形成されており、
前記フォトダイオードは、前記半導体基板の前記一方の面とは反対に位置する他方の面側から入射する光を受光し、信号電荷を生成するように設けられている、
請求項７に記載の固体撮像装置。
【請求項９】
前記素子分離領域は、前記半導体基板において前記他方の面から前記一方の面の途中までの間に設けられた溝に形成されている、
請求項８に記載の固体撮像装置。
【請求項１０】
前記第１シリコン層は、前記第２シリコン層よりも、ホウ素の不純物濃度が高い、
請求項８に記載の固体撮像装置。
【請求項１１】
前記第１シリコン層と前記第１炭化シリコン層と前記Ｎ型領域とのそれぞれは、入射光が入射する面の中心が、周辺よりも当該入射光が入射する側において近くなるように形成されており、当該入射光を集光する、
請求項８に記載の固体撮像装置。
【請求項１２】
半導体基板上にエピタキシャル成長によって第１炭化シリコン層を形成する工程と、
前記炭化シリコン層上にエピタキシャル成長によって第１シリコン層を形成する工程と、
前記半導体基板にイオン注入によってフォトダイオードのＮ型領域を形成する工程と、  前記Ｎ型領域上の前記第１シリコン層にホウ素をイオン注入してフォトダイオードのＰ型領域を形成する工程と、 
前記Ｎ型領域と前記Ｐ型領域からなるフォトダイオードを形成する前で前記第１シリコン層を形成した後に、前記第１シリコン層から前記半導体基板に素子分離溝を形成する工程と、
前記素子分離溝の内面に第２炭化シリコン層を形成する工程と、
前記素子分離溝内に前記第２炭化シリコン層を介してホウ素を含むシリコン層を埋め込んでＰ型の素子分離領域を形成する工程と
を有する、固体撮像装置の製造方法。
【請求項１３】
前記Ｎ型領域と前記Ｐ型領域からなるフォトダイオードが形成される領域の下部の前記半導体基板中にオーバーフロードレインとなるＰ型埋め込み領域を形成する工程と、
前記Ｐ型埋め込み領域と前記フォトダイオードが形成される領域との間の前記半導体基板中に炭化シリコン層を形成する工程とを有する
請求項１２に記載の固体撮像装置の製造方法。
【請求項１４】
前記第１シリコン層を形成した後で、前記フォトダイオードを形成する前に、
前記第１シリコン層上に第３炭化シリコン層を形成する工程と、
前記第３炭化シリコン層上に第２シリコン層を形成する工程を有し、
前記Ｎ型領域はイオン注入によって前記半導体基板に形成され、
前記Ｐ型領域はホウ素のイオン注入によって前記第１シリコン層に形成される
請求項１３に記載の固体撮像装置の製造方法。
【請求項１５】
前記第１炭化シリコン層をアニール処理する工程を有する
請求項１４に記載の固体撮像装置の製造方法。
【請求項１６】
前記第２炭化シリコン層をアニール処理する工程を有する
請求項１２に記載の固体撮像装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置およびその製造方法に関するものである。
【背景技術】
【０００２】
従来、固体撮像素子は、光電変換部が形成された基板表面の上部に電極や配線を形成し、その上方から光を入射させる、表面照射型構造が一般的である。上記基板にシリコン基板を使用した電荷結合素子（ＣＣＤ）、ＣＭＯＳセンサーなどの固体撮像素子では、近年、ノイズ低減のためイメージセンサーになる光電変換部に埋め込み型構造を採用している。
【０００３】
表面照射型構造の固体撮像素子の断面図を図１４に示す。
図１４に示すように、固体撮像素子１００は、表面照射型構造を有するＣＭＯＳ型固体撮像素子である。
各画素の受光センサー部はＨＡＤ構造（Hole  Accumulation  Diode）と呼ばれる構造、すなわち、受光センサー部表面にＰ型の不純物を注入することで余剰電子をピニングさせる構造を有している。このＨＡＤ構造により、白点、暗電流の低減を実現している。
シリコン基板１０１内にフォトダイオードＰＤが形成され、シリコン基板１０１上に層間絶縁膜１０２を介して多層の配線層１０３が設けられ、さらに配線層１０３よりも上層にカラーフィルター１０４およびレンズ１０５が設けられた構成となっている。そして、入射光Ｌはレンズ１０５からカラーフィルター１０４、配線層１０３の間の層間絶縁膜１０２を通過して、受光センサー部のフォトダイオードＰＤに入射するようになっている。
【０００４】
表面照射型のＣＭＯＳ固体撮像素子における埋め込み型センサーの製造方法を、図１５を参照して説明する。
【０００５】
図１５（１）に示すように、まず、シリコン基板２０１の表面に形成した酸化膜２３１を通して、このシリコン基板２０１中にＰ型埋め込み領域２０２を形成する。このイオン注入は、ＨＡＤセンサーのオーバーフローバリアを形成のために実施されるもので、シリコン基板２０１から湧き出してくる電子が受光センサー部に入らないようにする。
【０００６】
次に、上記酸化膜２３１を通して、上記シリコン基板２０１中にＰ型素子分離領域２２１を形成する。このイオン注入は画素間の素子分離形成用として上記Ｐ型埋め込み領域２０２上の上記シリコン基板２０１に形成される。その後、上記酸化膜２３１を除去する。
【０００７】
次いで、図１５（２）に示すように、上記シリコン基板２０１上にゲート絶縁膜２１１を形成し、このゲート絶縁膜２１１を介して転送ゲート２１２を形成する。その後、上記シリコン基板２０１上に再度、酸化膜２３２を形成する。このとき、転送ゲート２１２下部以外のゲート絶縁膜２１１は除去されていてもよく、残されていてもよい。図面では除去されている場合を示した。
そして、以下のようにＨＡＤ構造の受光センサー部の形成を行う。
まず、上記酸化膜２３２を通して上記シリコン基板２０１中にＮ型領域２０３を形成する。このイオン注入は、画素高感度化用と受光センサー部形成用とを別の層に分けて行う。画素高感度化用のイオン注入は深く、受光センサー部形成用のイオン注入は上記画素高感度化用のイオン注入よりも比較的浅く実施される。
【０００８】
次に、シリコン基板２０１に上記酸化膜２３２を通して、上記Ｎ型領域２０３上にＰ型領域２０４を形成する。このイオン注入は受光センサー部表面のピニング強化のために実施される。その際、電荷転送を考慮してトランスファーゲート２１２の側部のシリコン基板２０１にイオンが入らないように斜めからイオン注入される。
このようにして、上記Ｎ型領域２０３とＰ型領域２０４とで形成されるＰＮ接合でフォトダイオードＰＤが構成される。
【０００９】
以上に説明したＨＡＤ構造を有する埋め込み型センサー構造の固体撮像素子により、これまで受光センサー部表面に発生していた暗電流などノイズを大幅に低減することができる。
よって、上記ＨＡＤ構造を有する埋め込み型の固体撮像素子は、優れた固体撮像素子特性を実現することができるとされている。
【００１０】
しかし、製造過程において、受光センサー部内のＰ型領域２０４のホウ素（Ｂ）がシリコン基板２０１のＮ型領域２０３中へ拡散することにより、最終的なホウ素の不純物濃度プロファイルが広がってしまうという問題点を抱えている。図面では、点線でホウ素（Ｂ）の不純物プロファイルを示し、実線でＮ型不純物（例えばリン）プロファイルを示す。
よって、急峻な不純物濃度プロファイルを形成するのが困難となり、受光センサー部内のＰＮ接合のブロード化により、飽和電荷量（Ｑｓ）が大幅に低下する。
さらに、各デバイスパラメータとの乖離によりセンサー特性が劣化し、チャネル領域へのホウ素の侵入による白点、黒点が増加し、またホウ素拡散量の不安定性によるセンサー特性のばらつき等を引き起こす原因となっている。
上記問題点を解決するために、熱により生じるホウ素の拡散を抑制することが望まれる。
【００１１】
一方、ＭＯＳＦＥＴにおいては、ホウ素の拡散を防止する手法がいくつか報告されている。
【００１２】
例えば、３２ｎｍノード以降の先端ＭＯＳデバイス（例えばｎＭＯＳＦＥＴ）において、超微細化に伴い問題となってくる短チャネル効果を抑制するため、ＳｉＣ層を用いた急勾配チャネルとＨａｌｏプロファイル構造を有するデバイスが提案されている。このｎＭＯＳＦＥＴを図１６の概略構成断面図および断面写真図によって説明する。
【００１３】
図１６（ａ）に示すように、しきい値電圧Ｖｔ調整用のイオン注入後にシリコンをエピタキシャル成長させる手法が報告されている。例えば、ホウ素拡散領域３１３を形成した後、エピタキシャル成長によってシリコンエピタキシャル成長層３１１を形成する。この場合、形成工程を通してサーマルバジェットが存在するため、最終的なチャネル注入プロファイルはよりブロードとなる。ブロードになる理由は、熱によりホウ素が拡散されるためであり、このためｎＭＯＳＦＥＴ３１０のトランジスタ特性は急激に低下し、特性バラツキは増加する。
【００１４】
そこで図１６（ｂ）に示すように、ホウ素拡散に対する不純物拡散バリアとしてエピタキシャル成長させたＳｉＣ層３１２を導入している。炭素（Ｃ）はホウ素（Ｂ）拡散を低減させる材料の一つと考えられるため、ｎＭＯＳＦＥＴ３１０において、シリコンエピタキシャル成長層３１１の下にＳｉＣ層３１２を形成する手法が開発されている。ＳｉＣ層３１２が形成されることでホウ素の拡散を抑制することが可能となる（例えば、非特許文献１参照。）。
この手法を実施した結果、図１７に示すように、シリコンエピタキシャル成長層３１１およびホウ素拡散領域３１３のチャネル部に存在する不純物濃度を安定化させることが可能となる（例えば、非特許文献１参照。）。
また、図１８に示すように、しきい値電圧（Ｖth）バラつきや移動度劣化を抑制させることができると同時に空乏層の広がりを抑えることで、短チャネル効果を抑制していることも示された（例えば、非特許文献１参照。）。
【００１５】
次に、へテロ接合バイポーラトランジスタにおけるＳｉＣ層のホウ素の拡散抑制法について図１９の概略構成断面図によって説明する。
【００１６】
図１９に示すように、エミッタ電極４３０をシリコン、ベースをシリコンゲルマニウム（ＳｉＧｅ）により形成したへテロ接合バイポーラトランジスタ４０１において、高周波高出力トランジスタを実現するため、ベース層に炭素を含むシリコンゲルマニウム層４２７を形成している。
【００１７】
具体的には、Ｐ型シリコン基板４２１にトレンチ素子分離領域４２２が形成され、そのトレンチ素子分離領域４２２間にサブコレクタ層４２３が形成されている。このサブコレクタ層４２３上に第２コレクタ拡散層４２４、この第２コレクタ拡散層４２４に対して素子分離領域４２５を介してＮ+型コレクタ引き出し層４２６が形成されている。さらに、上記Ｐ型シリコン基板４２１上には、寄生容量の低減を図るために、エピタキシャル成長によって、炭素を含むシリコンゲルマニウム層４２７が形成されている。この炭素を含むシリコンゲルマニウム層４２７はエピタキシャル成長中にホウ素（Ｂ）が導入されて、Ｐ型になっている。また、カーボン濃度は約０．５％である。
さらに、炭素を含むシリコンゲルマニウム層４２７上には酸化膜４２８が形成され、その酸化膜４２８に形成された開口部４２９を通して上記炭素を含むシリコンゲルマニウム層４２７に接続するエミッタ電極４３０が形成されている。
【００１８】
そして、温度９００℃程度でエミッタ電極４３０中のリンをベース層である炭素を含むシリコンゲルマニウム層４２７中に拡散させ、エミッタ層４３１を形成している。
通常、高濃度のリンが拡散すると、格子間シリコンを放出するためにベース層中のホウ素（Ｂ）が拡散しやすい状態を作ってしまう。上記に示すように、ベース層を炭素が導入された炭素を含むシリコンゲルマニウム層４２７で形成することにより、炭素（Ｃ）が格子間シリコンと相互作用し、格子間炭素（ＳｉＣ）を形成する替わりに格子間シリコンを消滅させる。このため、熱によるホウ素（Ｂ）の増速拡散を抑制させることができるという報告がなされている（例えば、特許文献１参照。）。
【先行技術文献】
【特許文献】
【００１９】
【特許文献１】特開２００５−１６７１２５号公報
【非特許文献】
【００２０】
【非特許文献１】A.Hakozaki,H.Itokawa,N.Kusanoki,I.Mizushima,S.Inaba,S.Kawanaka,andY.Toyoshima,“Steep Channel & Halo Profilesutilizing Boron-Diffusion-Barrier(SiC) for 32nm Node and Beyond”,2008 Symposiumon VLSI Technology Digestof Technical Papers(2008)
【発明の概要】
【発明が解決しようとする課題】
【００２１】
解決しようとする問題点は、受光センサー部内のＰ型領域のホウ素がＮ型領域中へ拡散することによって、最終的なホウ素の不純物濃度プロファイルが広がることで飽和電荷量が大幅に低下する点である。
【００２２】
本発明は、受光センサー部内のＰ型領域のホウ素がＮ型領域中へ拡散することを抑制して飽和電荷量の低下を抑えることを可能にする。
【課題を解決するための手段】
【００２３】
本発明によれば、半導体基板に形成された、Ｎ型領域と、前記Ｎ型領域上に形成された第１炭化シリコン層と、前記第１炭化シリコン層上に形成されていて、ホウ素がドーピングされた第１シリコン層からなるＰ型領域とで構成されたフォトダイオードを有し
前記半導体基板に前記フォトダイオードの形成領域を区画する素子分離領域を有し、
前記素子分離領域は、前記半導体基板に形成された素子分離溝の内面に形成された第２炭化シリコン層と、前記第２炭化シリコン層を介して前記素子分離溝の内部を埋め込むホウ素がドーピングされた第２シリコン層とを含む、固体撮像装置が提供される。
【００２４】
本発明の固体撮像装置では、フォトダイオードを構成するＮ型領域とホウ素がドーピングされたＰ型領域との間に第１炭化シリコン層が形成されていることから、Ｐ型領域のホウ素がＮ型領域に拡散されるのを第１炭化シリコン層が抑制する。これによって、Ｐ型領域とＮ型領域との境界近傍の不純物濃度分布がいわゆる急峻な濃度勾配を有する不純物濃度分布となる。
【００２５】
また本発明によれば、半導体基板上にエピタキシャル成長によって第１炭化シリコン層を形成する工程と、前記炭化シリコン層上にエピタキシャル成長によって第１シリコン層を形成する工程と、前記半導体基板にイオン注入によってフォトダイオードのＮ型領域を形成する工程と、前記Ｎ型領域上の前記第１シリコン層にホウ素をイオン注入してフォトダイオードのＰ型領域を形成する工程と、前記Ｎ型領域と前記Ｐ型領域からなるフォトダイオードを形成する前で前記第１シリコン層を形成した後に、前記第１シリコン層から前記半導体基板に素子分離溝を形成する工程と、前記素子分離溝の内面に第２炭化シリコン層を形成する工程と、前記素子分離溝内に前記第２炭化シリコン層を介してホウ素を含むシリコン層を埋め込んでＰ型の素子分離領域を形成する工程とを有する、固体撮像装置の製造方法が提供される。
【００２６】
本発明の固体撮像装置の製造方法では、フォトダイオードを構成するＮ型領域と、第１シリコン層にホウ素をイオン注入して形成されたＰ型領域との間に第１炭化シリコン層が形成されていることから、Ｐ型領域中のホウ素がＮ型領域に拡散されるのを第１炭化シリコン層が抑制する。これによって、Ｐ型領域とＮ型領域との境界近傍の不純物濃度分布がいわゆる急峻な濃度勾配を有する不純物濃度分布となる。
【発明の効果】
【００２７】
本発明の固体撮像装置は、Ｐ型領域とＮ型領域との境界近傍の不純物濃度分布がいわゆる急峻な濃度勾配を有する不純物濃度分布となるため、飽和電荷量Ｑｓの増加が可能になる。
【００２８】
本発明の固体撮像装置の製造方法は、Ｐ型領域とＮ型領域との境界近傍の不純物濃度分布がいわゆる急峻な濃度勾配を有する不純物濃度分布となるため、飽和電荷量Ｑｓの増加が可能になる。
【図面の簡単な説明】
【００２９】
【図１】図１は、本発明の第１実施の形態に係る固体撮像装置の構成の第１例を示した概略構成断面である。
【図２】図２は、本発明の第１実施の形態に係る固体撮像装置の構成の第２例を示した概略構成断面である。
【図３】図３は、本発明の第２実施の形態に係る固体撮像装置の製造方法の第１例を示した製造工程断面図である。
【図４】図４は、本発明の第２実施の形態に係る固体撮像装置の製造方法の第１例を示した製造工程断面図である。
【図５】図５は、本発明の第２実施の形態に係る固体撮像装置の製造方法の第１例を示した製造工程断面図である。
【図６】図６は、本発明の第２実施の形態に係る固体撮像装置の製造方法の第１例を示した製造工程断面図である。
【図７】図７は、本発明の第２実施の形態に係る固体撮像装置の製造方法の第２例を示した製造工程断面図である。
【図８】図８は、本発明の第２実施の形態に係る固体撮像装置の製造方法の第２例を示した製造工程断面図である。
【図９】図９は、本発明の第２実施の形態に係る固体撮像装置の製造方法の第２例を示した製造工程断面図である。
【図１０】図１０は、固体撮像装置の製造方法の第２例の変形例を示した製造工程断面図である。
【図１１】図１１は、本発明の第２実施の形態に係る固体撮像装置の製造方法の第３例を示した製造工程断面図である。
【図１２】図１２は、本発明の第２実施の形態に係る固体撮像装置の製造方法の第３例を示した製造工程断面図である。
【図１３】図１３は、本発明の固体撮像装置を適用した撮像装置の一例を示したブロック図である。
【図１４】図１４は、従来の表面照射型構造の固体撮像素子の一例を示した断面図である。
【図１５】図１５は、従来の表面照射型のＣＭＯＳ固体撮像素子における埋め込み型センサーの製造方法を示した製造工程図である。
【図１６】図１６は、ＳｉＣ層を用いた急勾配チャネルとＨａｌｏプロファイル構造を有するｎＭＯＳＦＥＴを示した概略構成断面図および断面写真図である。
【図１７】図１７は、ホウ素の深さ方向の濃度分布図である。
【図１８】図１８は、縦方向電場の深さ方向の分布図である。
【図１９】図１９は、へテロ接合バイポーラトランジスタにおけるＳｉＣ層のホウ素の拡散抑制法について示した概略構成断面図である。
【図２０】図２０は、本発明にかかる第３の実施の形態において、固体撮像装置１の要部を示す図である。
【図２１】図２１は、本発明にかかる第３の実施の形態において、固体撮像装置１の要部を示す図である。
【図２２】図２２は、本発明に係る第３の実施形態において、フォトダイオード１５の部分のバンド図である。
【図２３】図２３は、本発明にかかる第３の実施の形態において、固体撮像装置１の製造方法を示す図である。
【図２４】図２４は、本発明にかかる第３の実施の形態において、固体撮像装置１の製造方法を示す図である。
【図２５】図２５は、本発明にかかる第３の実施の形態において、固体撮像装置１の製造方法を示す図である。
【図２６】図２６は、本発明にかかる第３の実施の形態において、固体撮像装置１の製造方法を示す図である。
【図２７】図２７は、本発明にかかる第３の実施の形態において、固体撮像装置１の製造方法を示す図である。
【図２８】図２８は、本発明にかかる第４の実施の形態において、固体撮像装置１の要部を示す図である。
【図２９】図２９は、本発明にかかる第４の実施の形態において、固体撮像装置１の製造方法を示す図である。
【図３０】図３０は、本発明にかかる第５の実施の形態において、固体撮像装置１の要部を示す図である。
【図３１】図３１は、本発明にかかる第５の実施の形態において、固体撮像装置１の製造方法を示す図である。
【図３２】図３２は、本発明にかかる第５の実施の形態において、固体撮像装置１の製造方法を示す図である。
【図３３】図３３は、本発明にかかる第６の実施の形態において、固体撮像装置１の要部を示す図である。
【図３４】図３４は、本発明にかかる第６の実施の形態において、固体撮像装置１の製造方法を示す図である。
【図３５】図３５は、本発明にかかる第６の実施の形態において、固体撮像装置１の製造方法を示す図である。
【図３６】図３６は、本発明にかかる第６の実施の形態において、固体撮像装置１の製造方法を示す図である。
【図３７】図３７は、本発明にかかる第６の実施の形態において、固体撮像装置１の製造方法を示す図である。
【図３８】図３８は、本発明にかかる第６の実施形態の変形例６−１において、固体撮像装置の要部を示す図である。
【図３９】図３９は、本発明にかかる第６の実施形態の変形例６−２において、固体撮像装置の要部を示す図である。
【発明を実施するための形態】
【００３０】
以下、発明を実施するための形態（以下、実施の形態とする）について説明する。
なお、説明は、下記の順序で行う。
１．第１の実施の形態
２．第２の実施の形態
３．第３の実施の形態（裏面照射型にて画素間素子分離領域が基板を貫通している場合）
４．第４の実施の形態（裏面照射型にて画素間素子分離領域が基板を貫通していない場合）
５．第５の実施の形態（裏面照射型にて、画素間素子分離領域とＰＤのＰ領域の不純物濃度が異なる場合）
６．第６の実施の形態（裏面照射型にてＰＤの受光面が曲面の場合）
７．その他
【００３１】
＜１．第１の実施の形態＞
［固体撮像装置の構成の第１例］
本発明の第１実施の形態に係る固体撮像装置の構成の第１例を、図１の概略構成断面図によって説明する。
【００３２】
図１に示すように、半導体基板１１にシリコン基板を用い、この半導体基板１１中にホウ素（Ｂ）がドーピングされたＰ型埋め込み領域１２が形成されている。このＰ型埋め込み領域１２は、ＨＡＤ構造の受光センサー部（フォトダイオード）のオーバーフローバリア領域となる。
【００３３】
また、上記Ｐ型埋め込み領域１２上の上記半導体基板１１には、画素を分離する画素間素子分離領域４１が形成される。この画素間素子分離領域４１は、例えば、Ｐ型不純物領域で形成されている。このＰ型不純物領域は、例えばホウ素をドーピングした領域で形成されている。
【００３４】
上記半導体基板１１上には第１炭化シリコン（ＳｉＣ）層２１が形成されている。この第１炭化シリコン層２１の膜厚は、例えば５ｎｍ〜１０ｎｍとする。また炭素（Ｃ）濃度は０．１ａｔｏｍ％〜０．５ａｔｏｍ％とする。
上記第１炭化シリコン層２１は、例えば上記半導体基板１１の結晶構造を受け継いだエピタキシャル成長層で形成されている。
さらに、上記第１炭化シリコン層２１上には第１シリコン層２２が形成されている。この第１シリコン層２２は、例えばノンドープシリコン層で形成され、その膜厚は例えば１０ｎｍ〜２０ｎｍとなっている。また、上記第１シリコン層２２も、下地の第１炭化シリコン層２１の結晶構造を受け継いだエピタキシャル成長層で形成されている。
【００３５】
上記画素間素子分離領域４１上の上記第１シリコン層２２中には、画素間素子分離領域４２が形成される。この画素間素子分離領域４２は、例えば、Ｐ型不純物領域で形成されている。このＰ型不純物領域は、例えばホウ素をドーピングした領域で形成されている。
【００３６】
さらに、上記第１炭化シリコン層２１と上記Ｐ型埋め込み領域１２との間で、かつ画素間素子分離領域４１間の半導体基板１１中にはＮ型領域１３が形成されている。このＮ型領域１３は、例えばＮ型不純物を上記半導体基板１１中にドーピングして形成され、このＮ型不純物には、例えば、リン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）等が用いられている。ここでは、一例として、リン（Ｐ）が用いられている。
【００３７】
上記画素間素子分離領域４２間の上記第１シリコン層２２には、ピニング強化領域となるＰ型領域１４が形成されている。
このように、Ｎ型領域１３とＰ型領域１４とからなるフォトダイオード１５が構成されている。
また、図示はしていないが、上記Ｐ型埋め込み領域１２と上記フォトダイオード１５との間に、炭化シリコン層が形成されていてもよい。この炭化シリコン層によって、Ｐ型埋め込み領域１２からＮ型領域１３へのホウ素の拡散が防止される。
上記フォトダイオード１５の側方の上記第１シリコン層２２および画素間素子分離領域４２上には、ゲート絶縁膜１６を介して転送ゲート１７が形成されている。この転送ゲート１７は、電荷転送を考慮してＰ型領域１４と所定の間隔を置いて形成されていることが好ましい。また、図示はしていないが、画素トランジスタとなる例えばリセットトランジスタ、増幅トランジスタ、選択トランジスタ等の各ゲート電極も上記第１シリコン層２２上にゲート絶縁膜（図示せず）を介して形成されている。
上記ゲート絶縁膜１６は、例えば酸化シリコン膜で形成されている。また、上記転送ゲート１７は、例えばポリシリコン膜で形成され、このポリシリコン膜の膜厚は例えば１８０ｎｍである。この膜厚は、適宜変更することができる。
このように、固体撮像装置１の受光センサー部が構成されている。
【００３８】
上記固体撮像装置１では、Ｐ型領域１４とＮ型領域１３との境界近傍の不純物濃度分布がいわゆる急峻な濃度勾配を有する不純物濃度分布となるため、飽和電荷量Ｑｓの増加が可能になる。
さらに、チャネル領域へのホウ素の侵入が防止されるので、白点、黒点の発声が抑制でき、またホウ素の拡散が抑えられるので、センサー特性が安定する。
【００３９】
［固体撮像装置の構成の第２例］
上記固体撮像装置の第１例で説明した構成において、Ｐ型不純物領域からなる画素間素子分離領域の周囲に炭化シリコン層を形成することが好ましい。その構成を本発明の第１実施の形態に係る固体撮像装置の構成の第２例として、図２の概略構成断面図によって説明する。
【００４０】
なお、半導体基板１１は、前記説明した半導体基板１１上に形成された第１炭化シリコン層２１および第１シリコン層２２を含めて半導体基板１１として説明する。
図２に示すように、半導体基板１１にシリコン基板を用い、この半導体基板１１中にホウ素（Ｂ）がドーピングされたＰ型埋め込み領域１２が形成されている。このＰ型埋め込み領域１２は、ＨＡＤ構造の受光センサー部（フォトダイオード）のオーバーフローバリア領域となる。
【００４１】
また、上記Ｐ型埋め込み領域１２上の上記半導体基板１１には、画素を分離する画素間を分離する素子分離溝５１が形成されている。この素子分離溝５１の内面には第２炭化シリコン（ＳｉＣ）層５２が形成されている。この第２炭化シリコン層５２の膜厚は、例えば１０ｎｍ〜２５ｎｍとする。また炭素（Ｃ）濃度は０．１ａｔｏｍ％〜０．５ａｔｏｍ％とする。
上記第２炭化シリコン層５２は、例えば上記半導体基板１１の結晶構造を受け継いだエピタキシャル成長層で形成されている。
さらに、上記素子分離溝５１の内部には、上記第２炭化シリコン層５２を介してホウ素をドープしたシリコン（Ｓｉ）層５３が埋め込まれている。このシリコン層５３は、例えば、ホウ素（Ｂ）濃度を３×１０16／ｃｍ３とする。
上記第２炭化シリコン層５２と上記シリコン層５３とで画素間素子分離領域４３が形成されている。
【００４２】
さらに、上記半導体基板１１上に形成されている第１炭化シリコン層２１と上記Ｐ型埋め込み領域１２との間で、かつ画素間素子分離領域４３間の半導体基板１１中にはＮ型領域１３が形成されている。このＮ型領域１３は上記半導体基板１１中にＮ型不純物ドーピングして形成され、このＮ型不純物には、例えば、リン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）等が用いられている。ここでは、一例として、リン（Ｐ）が用いられている。
【００４３】
上記画素間素子分離領域４３間の上記第１炭化シリコン層２１上に形成されている第１シリコン層２２には、ピニング強化領域となるＰ型領域１４が形成されている。
このように、Ｎ型領域１３とＰ型領域１４とからなるフォトダイオード１５が構成されている。
また、図示はしていないが、上記Ｐ型埋め込み領域１２と上記フォトダイオード１５との間に、炭化シリコン層が形成されていてもよい。この炭化シリコン層によって、Ｐ型埋め込み領域１２からＮ型領域１３へのホウ素の拡散が防止される。
また、上記Ｎ型領域１３の不純物濃度分布を実線で、上記Ｐ型領域１４の不純物濃度分布を破線で示した。すなわち、この不純物濃度分布では、図面の右方向に行くに従い濃度は高くなっている。
上記フォトダイオード１５の側方の上記第１シリコン層２２および画素間素子分離領域４３上には、ゲート絶縁膜１６を介して転送ゲート１７が形成されている。この転送ゲート１７は、電荷転送を考慮してＰ型領域１４と所定の間隔を置いて形成されていることが好ましい。また、図示はしていないが、画素トランジスタとなる例えばリセットトランジスタ、増幅トランジスタ、選択トランジスタ等の各ゲート電極も上記第１シリコン層２２上にゲート絶縁膜（図示せず）を介して形成されている。
上記ゲート絶縁膜１６は、例えば酸化シリコン膜で形成されている。また、上記転送ゲート１７は、例えばポリシリコン膜で形成され、このポリシリコン膜の膜厚は例えば１８０ｎｍである。この膜厚は、適宜変更することができる。
このように、固体撮像装置１の受光センサー部が構成されている。
【００４４】
上記固体撮像装置１では、Ｐ型領域１４とＮ型領域１３との境界近傍の不純物濃度分布がいわゆる急峻な濃度勾配を有する不純物濃度分布となるため、飽和電荷量Ｑｓの増加が可能になる。また、画素間素子分離領域４３において、ホウ素をドープしたシリコン層５３の周囲に第２炭化シリコン層５２が形成されていることから、Ｐ型領域１４とＮ型領域１３とのＰＮ接合に形成された第１炭化シリコン層２１と同様にホウ素（Ｂ）の拡散を防止することができるので、不純物濃度プロファイルを急峻化させることが可能となる。
さらに、チャネル領域へのホウ素の侵入が防止されるので、白点、黒点の発声が抑制でき、またホウ素の拡散が抑えられるので、センサー特性が安定する。
【００４５】
＜２．第２の実施の形態＞
［固体撮像装置の製造方法の第１例］
本発明の第２実施の形態に係る固体撮像装置の製造方法の第１例を、図３〜図６の製造工程断面図によって説明する。図３〜図６では、一例として、ＣＭＯＳ型イメージセンサについて示す。なお、レジスト膜の除去工程、およびロジック部形成工程については特に断らない限り説明を省略している。
【００４６】
図３（１）に示すように、半導体基板１１としてシリコン基板を用意する。
次に、上記半導体基板１１上に、イオン注入時の緩衝膜となる酸化膜３１を形成する。この酸化膜３１は、例えば、熱酸化法もしくは化学気相成長法等によって、例えば酸化シリコン膜で形成する。
次に、上記酸化膜３１上に、ＨＡＤセンサーのオーバーフローバリアを形成する領域を開口したレジスト膜（図示せず）を形成し、このレジスト膜をマスクに酸化膜３１を通して上記半導体基板１１中にホウ素（Ｂ）をイオン注入してＰ型埋め込み領域１２を形成する。このイオン注入は、半導体基板１１から湧き出してくる電子がこれから形成される受光センサー部に入らないようにするために形成される。上記イオン注入は、例えば打ち込みエネルギーが２０００ｋｅＶ以上の高エネルギーを必要とする。このようにして、ＨＡＤセンサーのオーバーフローバリア領域となるＰ型埋め込み領域１２が形成される。
また、図示はしていないが、上記Ｐ型埋め込み領域１２上に、例えばイオン注入によって炭化シリコン層を形成してもよい。この炭化シリコン層によって、Ｐ型埋め込み領域１２から後に形成されるフォトダイオードのＮ型領域へのホウ素の拡散が防止される。
その後、上記レジスト膜を除去する。
【００４７】
次に、図３（２）に示すように、画素間素子分離を形成する領域を開口したレジスト膜（図示せず）を形成する。このレジスト膜をマスクに酸化膜３１を通して半導体基板１１中にホウ素（Ｂ）をイオン注入する。このイオン注入により、上記Ｐ型埋め込み領域１２上の半導体基板１１中に画素間素子分離領域４１が形成される。
その後、上記レジスト膜を除去する。
【００４８】
次に、フッ酸で上記酸化膜３１を除去する。図面では、酸化膜３１を除去する直前の状態を示した。
【００４９】
その後、図４（３）に示すように、エピタキシャル成長法によって、上記半導体基板１１上に第１炭化シリコン（ＳｉＣ）層２１を形成する。このエピタキシャル成長は、シリコン（Ｓｉ）プリカーサガスを水素（Ｈ２）ガス中で熱分解することでプライムウェハと同様な結晶構造を持つシリコン薄膜を形成する手法である。上記第１炭化シリコン層２１の膜厚は、例えば５ｎｍ〜１０ｎｍとする。炭素（Ｃ）濃度は０．１ａｔｏｍ％〜０．５ａｔｏｍ％とする。
【００５０】
上記第１炭化シリコン層２１を形成するエピタキシャル成長の具体的な条件の一例を以下に説明する。
例えば、原料ガスにモノシラン（ＳｉＨ４）とモノメチルシラン（ＳｉＨ３ＣＨ３：ＭＭＳ）と水素（Ｈ２）を用いる。エピタキシャル成長雰囲気の圧力を１．３３ｋＰａ、モノシラン（ＳｉＨ４）の流量を１５０ｃｍ３／ｍｉｎ、モノメチルシラン（ＳｉＨ３ＣＨ３：ＭＭＳ）の流量を１００ｃｍ３／ｍｉｎ、水素（Ｈ２）の流量を２０Ｌ／ｍｉｎ、基板温度を６００℃に設定した。
なお、上記第１炭化シリコン層２１のエピタキシャル成長条件は、例えば以下のような範囲で設定できる。エピタキシャル成長雰囲気圧力は０．６７〜２．６７ｋＰａとすることができる。またモノシラン（ＳｉＨ４）の流量を１００ｃｍ３／ｍｉｎ〜３００ｃｍ３／ｍｉｎ、モノメチルシラン（ＭＭＳ）の流量を５０ｃｍ３／ｍｉｎ〜２００ｃｍ３／ｍｉｎ、水素（Ｈ２）の流量を１０Ｌ／ｍｉｎ〜３０Ｌ／ｍｉｎとしてもよい。さらに基板温度
を５５０℃〜６５０℃にしてもよい。
【００５１】
次に、図４（４）に示すように、エピタキシャル成長法によって、上記第１炭化シリコン層２１上に第１シリコン層２２を形成する。この第１シリコン層２２は、例えばノンドープシリコン層で形成される。第１シリコン層２２の膜厚は例えば１０ｎｍ〜２０ｎｍとする。
【００５２】
上記第１シリコン層２２を形成するエピタキシャル成長の具体的な条件の一例を以下に説明する。
例えば、原料ガスにジクロロシラン（ＳｉＣｌ２Ｈ２：ＤＣＳ）と水素（Ｈ２）を用いる。エピタキシャル成長雰囲気の圧力を１．３３ｋＰａ、ジクロロシラン（ＳｉＣｌ２Ｈ２：ＤＣＳ）の流量を２５ｃｍ３／ｍｉｎ、水素（Ｈ２）の流量を２０Ｌ／ｍｉｎ、基板温度を７５０℃に設定した。
なお、上記第１シリコン層２２を形成するエピタキシャル成長条件は、例えば以下のような範囲で設定できる。エピタキシャル成長雰囲気の圧力を０．６７〜２．６７ｋＰａ、ジクロロシラン（ＳｉＣｌ２Ｈ２：ＤＣＳ）の流量を１０ｃｍ３／ｍｉｎ〜５０ｃｍ３／ｍｉｎ、水素（Ｈ２）の流量を１０Ｌ／ｍｉｎ〜３０Ｌ／ｍｉｎ、基板温度を７００℃〜８００℃としてもよい。
【００５３】
次に、図５（５）に示すように、上記第１シリコン層２２上に、イオン注入時の緩衝膜となる酸化膜３２を形成する。この酸化膜３２は、例えば、熱酸化法もしくは化学気相成長法等によって、例えば酸化シリコン膜で形成する。
【００５４】
次に、上記酸化膜３２上に画素間素子分離を形成する領域を開口したレジスト膜（図示せず）を形成する。このレジスト膜をマスクに酸化膜３２を通して第１シリコン層２２中にホウ素（Ｂ）をイオン注入する。このイオン注入により、上記画素間素子分離領域４１上の第１シリコン層２２中に画素間素子分離領域４２が形成される。
その後、上記レジスト膜を除去する。
【００５５】
さらに、図５（６）に示すように、上記酸化膜３２上に、受光センサー部を形成する領域上を開口したレジスト膜（図示せず）を形成する。このレジスト膜をマスクに酸化膜３２、第１シリコン層２２、第１炭化シリコン層２１等を通して半導体基板１１にリンをイオン注入する。このイオン注入によって、Ｐ型埋め込み領域１２上の画素間素子分離領域４１間の半導体基板１１中にＮ型領域１３が形成される。
その後、上記レジスト膜を除去する。
【００５６】
次に、上記酸化膜３２上に、ピニングを強化させる領域上を開口したレジスト膜（図示せず）を形成する。このレジスト膜をマスクに酸化膜３２を通してホウ素のイオン注入を行う。このイオン注入により、画素間素子分離領域４２間の第１シリコン層２２にピニング強化領域となるＰ型領域１４が形成される。
このようにして、Ｎ型領域１３とＰ型領域１４とでフォトダイオード１５が構成される。
また、上記Ｎ型領域１３の不純物濃度分布を実線で、上記Ｐ型領域１４の不純物濃度分布を破線で示した。すなわち、この不純物濃度分布では、図面右方向に行くに従い濃度は高くなっている。
その後、上記酸化膜３２を、例えばウエットエッチングによって除去する。図面では、酸化膜３２を除去する直前の状態を示した。
【００５７】
次に、図６（７）に示すように、Ｎ型領域１３とＰ型領域１４とからなるフォトダイオード１５の側方の第１シリコン層２２および画素間素子分離領域４２上に、ゲート絶縁膜１６を介して転送ゲート１７を形成する。このとき、転送ゲート１７は、電荷転送を考慮してＰ型領域１４と所定の間隔を置いて形成されることが好ましい。また、図示はしていないが、画素トランジスタとなる例えばリセットトランジスタ、増幅トランジスタ、選択トランジスタ等の各ゲート電極を上記転送ゲート１７と同時に形成することもできる。
上記ゲート絶縁膜１６は、上記第１シリコン層２２上に酸化シリコン膜を成膜して形成する。次いで、ゲート絶縁膜上に転送ゲートを形成する導電膜として、例えばポリシリコン膜を形成する。このポリシリコン膜の膜厚は１８０ｎｍとする。
次に、画素部トランスファーゲート形成領域を被覆したレジスト膜（図示せず）を形成し、このレジスト膜をマスクにポリシリコン膜のドライエッチングを行う。このドライエッチングにより、転送ゲート１７が形成される。以後の工程は従来と同じで構わない。
なお、上記転送ゲート１７を形成すると同時に、図示はしていないが、所定の画素トランジスタの形成位置に、リセットトランジスタ、増幅トランジスタ、選択トランジスタ等の各ゲート電極を形成することもできる。
このようにして、固体撮像装置１が形成される。
【００５８】
上記固体撮像装置１の製造方法では、Ｐ型領域１４とＮ型領域１３との境界近傍の不純物濃度分布がいわゆる急峻な濃度勾配を有する不純物濃度分布となるため、飽和電荷量Ｑｓｎｏ増加が可能になる。
さらに、チャネル領域へのホウ素の侵入が防止されるので、白点、黒点の発声が抑制でき、またホウ素の拡散が抑えられるので、センサー特性が安定する。
【００５９】
［固体撮像装置の製造方法の第２例］
本発明の第２実施の形態に係る固体撮像装置の製造方法の第２例を、図７〜図９の製造工程断面図によって説明する。ここでは、上記画素間素子分離領域４１、４２をトレンチ素子分離で形成する方法を説明する。なお、半導体基板１１は、前記説明した半導体基板１１上に形成された第１炭化シリコン層２１および第１シリコン層２２を含めて半導体基板１１としてもよい。画素間素子分離領域４３の形成においては、第１炭化シリコン層２１および第１シリコン層２２を含めて半導体基板１１として説明する。
【００６０】
図７（１）に示すように、半導体基板１１上に、イオン注入時の緩衝膜となる酸化膜３１を形成する。この酸化膜３１は、例えば、熱酸化法もしくは化学気相成長法等によって、例えば酸化シリコン膜で形成する。
次に、上記酸化膜３１上に、ＨＡＤセンサーのオーバーフローバリアを形成する領域を開口したレジスト膜（図示せず）を形成し、このレジスト膜をマスクに酸化膜３１を通して上記半導体基板１１中にホウ素（Ｂ）をイオン注入してＰ型埋め込み領域１２を形成する。このイオン注入は、半導体基板１１から湧き出してくる電子がこれから形成される受光センサー部に入らないようにするために形成される。上記イオン注入は、例えば打ち込みエネルギーが２０００ｋｅＶ以上の高エネルギーを必要とする。このようにして、ＨＡＤセンサーのオーバーフローバリア領域となるＰ型埋め込み領域１２が形成される。
その後、上記レジスト膜を除去する。
【００６１】
次に、上記酸化膜３１上にハードマスクとなる絶縁膜３３を形成する。この絶縁膜３３は例えば窒化シリコン膜で形成されることが望ましい。
次に、上記絶縁膜３３上に素子分離溝を形成する領域を開口したレジスト膜（図示せず）を形成し、このレジスト膜をマスクに絶縁膜３３をドライエッチングで加工する。
【００６２】
図７（２）に示すように、上記絶縁膜３３をマスクにしたドライエッチングにより、上記半導体基板１１の加工を行い、素子分離溝５１を形成する。この素子分離溝５１は、上記Ｐ型埋め込み領域１２上の半導体基板１１に形成される。上記ドライエッチングによる半導体基板１１の加工例を下記に説明する。
【００６３】
上記ドライエッチングでは、一例として、エッチングガスに臭化水素（ＨＢｒ）とフッ化窒素（ＮＦ３）と酸素（Ｏ2）を用いる。エッチング雰囲気の圧力を１６．７Ｐａ、バイアスパワーを４５０Ｗに設定する。また各ガス流量は、例えば、臭化水素（ＨＢｒ）の流量を２３０ｃｍ３／ｍｉｎ、フッ化窒素（ＮＦ３）の流量を３５ｃｍ３／ｍｉｎ、酸素（Ｏ2）の流量を１７ｃｍ３／ｍｉｎに設定した。
【００６４】
なお、上記ドライエッチング条件は、例えば以下のような範囲で設定できる。エッチング雰囲気の圧力を２．６７〜２６．７ｋＰａ、バイアスパワーを２００Ｗ〜１０００Ｗに設定できる。また臭化水素（ＨＢｒ）の流量を２００ｃｍ３／ｍｉｎ〜４００ｃｍ３／ｍｉｎ、フッ化窒素（ＮＦ３）の流量を０．０ｃｍ３／ｍｉｎ〜５０ｃｍ３／ｍｉｎ、酸素（Ｏ2）の流量を５ｃｍ３／ｍｉｎ〜５０ｃｍ３／ｍｉｎの範囲内で設定できる。
上記の条件で加工して、素子分離溝５１の幅が０．２５μｍの仕上がりとなった。
【００６５】
ここで、ドライエッチングのハードマスクとなる上記絶縁膜３３を窒化シリコン膜で形成した場合には、熱リン酸のウエットエッチングで除去する。
【００６６】
次に、図８（３）に示すように、上記半導体基板１１に対して選択的にエピタキシャル成長させることで、上記素子分離溝５１の内面に第２炭化シリコン（ＳｉＣ）層５２を形成する。このとき、半導体基板１１の表面は、酸化膜３１が形成されているため、この部分ではエピタキシャル成長は起こらない。
このエピタキシャル成長は、シリコン（Ｓｉ）プリカーサガスを水素（Ｈ２）ガス中で熱分解することでプライムウェハと同様な結晶構造を持つシリコン薄膜を形成する手法である。上記第２炭化シリコン層５２の膜厚は、例えば１０ｎｍ〜２５ｎｍとする。炭素（Ｃ）濃度は０．１ａｔｏｍ％〜０．５ａｔｏｍ％とする。
【００６７】
上記第２炭化シリコン層５２を形成する上記選択的エピタキシャル成長の具体的な条件の一例を以下に説明する。
例えば、原料ガスにジクロロシラン（ＳｉＣｌ２Ｈ２：ＤＣＳ）と塩化水素（ＨＣｌ）とモノメチルシラン（ＳｉＨ３ＣＨ３：ＭＭＳ）と水素（Ｈ２）を用いる。エピタキシャル成長雰囲気の圧力を６．７ｋＰａ、ジクロロシラン（ＳｉＣｌ２Ｈ２：ＤＣＳ）の流量を８０ｃｍ３／ｍｉｎ、塩化水素（ＨＣｌ）の流量を１５ｃｍ３／ｍｉｎ、モノメチルシラン（ＳｉＨ３ＣＨ３：ＭＭＳ）の流量を５０ｃｍ３／ｍｉｎ、水素（Ｈ２）の流量を２０Ｌ／ｍｉｎ、基板温度を７００℃に設定した。
なお、上記第２炭化シリコン層５２のエピタキシャル成長条件は、例えば以下のような範囲で設定できる。成膜雰囲気の圧力を２．６７ｋＰａ〜１０．７ｋＰａの範囲に設定できる。またジクロロシラン（ＤＣＳ）の流量を４０ｃｍ３／ｍｉｎ〜１２０ｃｍ３／ｍｉｎ、塩化水素（ＨＣｌ）の流量を５ｃｍ３／ｍｉｎ〜１２５ｃｍ３／ｍｉｎ、モノメチルシラン（ＭＭＳ）の流量を２５ｃｍ３／ｍｉｎ〜１００ｃｍ３／ｍｉｎ、水素（Ｈ２）の流量を１０Ｌ／ｍｉｎ〜３０Ｌ／ｍｉｎの範囲で設定できる。さらに基板温度を６５０℃〜７５０℃の範囲とすることができる。
【００６８】
次に、図８（４）に示すように、エピタキシャル成長法によって、上記半導体基板１１（実質的には第２炭化シリコン（ＳｉＣ）層５２）に対して選択的にエピタキシャル成長させたホウ素をドープしたシリコン（Ｓｉ）層５３で素子分離溝５１を埋め込む。ホウ素（Ｂ）をドープしたシリコン層５３の膜厚は例えば０．２ｎｍ〜０．２３ｎｍ、ホウ素（Ｂ）濃度は例えば３×１０16／ｃｍ３とする。このようにして、画素間素子分離領域４３が形成される。
【００６９】
具体的な条件として、ホウ素（Ｂ）をドープしたシリコン層５３の選択的エピタキシャル成長条件を以下に説明する。
原料ガスに、モノシラン（ＳｉＨ４）、ジボラン（Ｂ２Ｈ６）、塩化水素（ＨＣｌ）、および水素（Ｈ２）を用い、エピタキシャル成長雰囲気の圧力を１．３３ｋＰａに設定する。
上記モノシラン（ＳｉＨ４）の流量を１５０ｃｍ３／ｍｉｎ、ジボラン（Ｂ２Ｈ６）の流量を５ｃｍ３／ｍｉｎ（ジボラン（Ｂ２Ｈ６）濃度は1００ｐｐｍ／Ｈ２とする。）、塩化水素（ＨＣｌ）の流量を１５０ｃｍ３／ｍｉｎ、水素（Ｈ２）の流量を２０Ｌ／ｍｉｎとする。
また基板温度を７５０℃とする。
【００７０】
なお、上記エピタキシャル成長条件は、例えば以下のような範囲で設定できる。
例えば、エピタキシャル成長雰囲気の圧力を０，６７ｋＰａ〜２．６７ｋＰａの範囲に設定できる。また、モノシラン（ＳｉＨ４）の流量を１００ｃｍ３／ｍｉｎ〜２００ｃｍ３／ｍｉｎ、ジボラン（Ｂ２Ｈ６）の流量を１ｃｍ３／ｍｉｎ〜１０ｃｍ３／ｍｉｎ、塩化水素（ＨＣｌ）の流量を１００ｃｍ３／ｍｉｎ〜２００ｃｍ３／ｍｉｎ、水素（Ｈ２）の流量を１０Ｌ／ｍｉｎ〜３０Ｌ／ｍｉｎの各範囲に設定できる。さらに基板温度を７００℃〜８００℃に設定できる。
【００７１】
その後、上記酸化膜３１を、例えばウエットエッチングによって除去する。図面では、酸化膜３１を除去した状態を示した。
【００７２】
次に、図９（５）に示すように、上記半導体基板１１上に、受光センサー部を形成する領域上を開口したレジスト膜（図示せず）を形成する。このレジスト膜をマスクにして半導体基板１１にリンをイオン注入する。このイオン注入によって、Ｐ型埋め込み領域１２上の画素間素子分離領域４３間の半導体基板１１中にＮ型領域１３が形成される。
次に、上記Ｎ型領域１３上の半導体基板１１に、ピニング強化領域となるＰ型領域１４を形成する。
このとき、予め、半導体基板１１上に形成しておいた第１炭化シリコン層２１を境にして、その下部側の半導体基板１１にＮ型領域１３を形成し、その上部側の半導体基板１１（実質的には第１シリコン層２２）にＰ型領域１４を形成することが好ましい。
このように形成されたＮ型領域１３とＰ型領域１４とからなるフォトダイオード１５の側方の第１シリコン層２２および画素間素子分離領域４３上に、ゲート絶縁膜１６を介して転送ゲート１７を形成する。このとき、転送ゲート１７は、電荷転送を考慮してＰ型領域１４と所定の間隔を置いて形成されることが好ましい。
また、図示はしていないが、画素トランジスタとなる例えばリセットトランジスタ、増幅トランジスタ、選択トランジスタ等の各ゲート電極を上記転送ゲート１７と同時に形成することもできる。
上記ゲート絶縁膜１６は、上記第１シリコン層２２上に酸化シリコン膜を成膜して形成する。次いで、ゲート絶縁膜上に転送ゲートを形成する導電膜として、例えばポリシリコン膜を形成する。このポリシリコン膜の膜厚は１８０ｎｍとする。
次に、画素部トランスファーゲート形成領域を被覆したレジスト膜（図示せず）を形成し、このレジスト膜をマスクにポリシリコン膜のドライエッチングを行う。このドライエッチングにより、転送ゲート１７が形成される。以後の工程は従来と同じで構わない。
なお、上記転送ゲート１７を形成すると同時に、図示はしていないが、所定の画素トランジスタの形成位置に、リセットトランジスタ、増幅トランジスタ、選択トランジスタ等の各ゲート電極を形成することもできる。
このようにして、固体撮像装置１が形成される。
【００７３】
上記固体撮像装置の製造方法では、Ｐ型領域１４とＮ型領域１３との境界近傍の不純物濃度分布がいわゆる急峻な濃度勾配を有する不純物濃度分布となるため、飽和電荷量Ｑｓｎｏ増加が可能になる。また、画素間素子分離領域４３において、ホウ素をドープしたシリコン層５３の周囲に第２炭化シリコン層５２が形成されているので、Ｐ型領域１４とＮ型領域１３とのＰＮ接合と同様にホウ素（Ｂ）の拡散を防止することができるので、不純物濃度プロファイルを急峻化させることが可能となる。
さらに、チャネル領域へのホウ素の侵入が防止されるので、白点、黒点の発声が抑制でき、またホウ素の拡散が抑えられるので、センサー特性が安定する。
【００７４】
酸化膜の場合、高アスペクト形状で埋め込み性に問題がある。一方、シリコン層はエピタキシャル成長で形成されるため埋め込み性を考慮する必要がない。
【００７５】
［固体撮像装置の製造方法の変形例］
本発明の第２実施の形態に係る固体撮像装置の製造方法の変形例を、図１０の製造工程断面図によって説明する。この固体撮像装置の製造方法の変形例は、前記固体撮像装置の製造方法の第２例の変形例である。
【００７６】
図１０（１）に示すように、前記図８（３）によって説明した工程までは、前記第２例と同様な製造工程を経る。すなわち、半導体基板１１に対してエピタキシャル成長させることで、上記半導体基板１１に形成された素子分離溝５１の内面に第２炭化シリコン（ＳｉＣ）層５２を形成する。
次に、通常のエピタキシャル成長法によって、上記半導体基板１１（実質的には第２炭化シリコン（ＳｉＣ）層５２）に対してエピタキシャル成長させたホウ素（Ｂ）をドープしたシリコン（Ｓｉ）層５３で素子分離溝５１を埋め込む。このとき、酸化膜３１上にもシリコン層５３が横方向成長して形成される。このような選択性のない条件のエピタキシャル成長では、コンフォーマルにシリコン層５３が成長される。
上記シリコン層５３の膜厚は、例えば０．２ｎｍ〜０．２３ｎｍ、ホウ素（Ｂ）濃度は例えば３×１０16／ｃｍ３とする。
【００７７】
上記ホウ素（Ｂ）をドープしたシリコン層５３のエピタキシャル成長条件の一例を以下に説明する。
原料ガスに、モノシラン（ＳｉＨ４）、ジボラン（Ｂ２Ｈ６）、塩化水素（ＨＣｌ）、および水素（Ｈ２）を用い、エピタキシャル成長雰囲気の圧力を１．３３ｋＰａに設定する。
上記モノシラン（ＳｉＨ４）の流量を１５０ｃｍ３／ｍｉｎ、ジボラン（Ｂ２Ｈ６）の流量を５ｃｍ３／ｍｉｎ（ジボラン（Ｂ２Ｈ６）濃度は１００ｐｐｍ／Ｈ２とする。）、塩化水素（ＨＣｌ）の流量を１５０ｃｍ３／ｍｉｎ、水素（Ｈ２）の流量を２０Ｌ／ｍｉｎとする。
また基板温度を８００℃とする。
【００７８】
なお、上記エピタキシャル成長条件は、例えば以下のような範囲で設定できる。
例えば、エピタキシャル成長雰囲気の圧力を０，６７ｋＰａ〜２．６７ｋＰａの範囲に設定できる。また、モノシラン（ＳｉＨ４）の流量を１００ｃｍ３／ｍｉｎ〜２００ｃｍ３／ｍｉｎ、ジボラン（Ｂ２Ｈ６）の流量を１ｃｍ３／ｍｉｎ〜１０ｃｍ３／ｍｉｎ、塩化水素（ＨＣｌ）の流量を１００ｃｍ３／ｍｉｎ〜２００ｃｍ３／ｍｉｎ、水素（Ｈ２）の流量を１０Ｌ／ｍｉｎ〜３０Ｌ／ｍｉｎの各範囲に設定できる。さらに基板温度を７００℃〜９００℃に設定できる。
【００７９】
次に、図１０（２）に示すように、上記酸化膜３１（前記図１０（１）参照）上に存在しているホウ素をドープしたシリコン層５３（前記図１０（１）参照）をドライエッチングで除去する。さらに、酸化膜３１をエッチングによって除去する。もしくは、半導体基板１１表面上の余剰なシリコン層５３および酸化膜３１を化学的機械研磨（ＣＭＰ）によって除去してもよい。
この結果、素子分離溝５１の内部に第２炭化シリコン層５２を介して形成されたホウ素をドープしたシリコン層５３で、画素間素子分離領域４３が形成される。
その後、前記図９によって説明した工程以降を行えばよい。
【００８０】
この変形例では、コンフォーマルにシリコン層５３が成長されることから、シリコン層５３が成長されているときに素子分離溝５１の内部におけるボイドの発生が抑制される。
【００８１】
［固体撮像装置の製造方法の第３例］
本発明の第２実施の形態に係る固体撮像装置の製造方法の第３例を、図１１〜図１２の製造工程断面図によって説明する。
【００８２】
図１１（１）に示すように、前記第１例と同様に、半導体基板１１中にホウ素（Ｂ）をイオン注入してＰ型埋め込み領域１２を形成する。さらに上記Ｐ型埋め込み領域１２上の半導体基板１１中にホウ素（Ｂ）をイオンして、画素間素子分離領域４１を形成する。
次に、半導体基板１１上に第１炭化シリコン層２１、第１シリコン層２２を形成する。
次いで、上記第１シリコン層２２上に、エピタキシャル成長法によって、第３炭化シリコン層２３を形成する。
このエピタキシャル成長は、シリコン（Ｓｉ）プリカーサガスを水素（Ｈ２）ガス中で熱分解することでプライムウェハと同様な結晶構造を持つシリコン薄膜を形成する手法である。上記第３炭化シリコン層２３の膜厚は、例えば５ｎｍ〜１０ｎｍとする。炭素（Ｃ）濃度は０．１ａｔｏｍ％〜０．５ａｔｏｍ％とする。
【００８３】
上記第３炭化シリコン層２３を形成するエピタキシャル成長の具体的な条件の一例を以下に説明する。
例えば、原料ガスにモノシラン（ＳｉＨ４）とモノメチルシラン（ＳｉＨ３ＣＨ３：ＭＭＳ）と水素（Ｈ２）を用いる。エピタキシャル成長雰囲気の圧力を１．３３ｋＰａ、モノシラン（ＳｉＨ４）の流量を１５０ｃｍ３／ｍｉｎ、モノメチルシラン（ＳｉＨ３ＣＨ３：ＭＭＳ）の流量を１００ｃｍ３／ｍｉｎ、水素（Ｈ２）の流量を２０Ｌ／ｍｉｎ、基板温度を６００℃に設定した。
なお、上記第１炭化シリコン層２１のエピタキシャル成長条件は、例えば以下のような範囲で設定できる。エピタキシャル成長雰囲気圧力は０．６７〜２．６７ｋＰａとすることができる。またモノシラン（ＳｉＨ４）の流量を１００ｃｍ３／ｍｉｎ〜３００ｃｍ３／ｍｉｎ、モノメチルシラン（ＭＭＳ）の流量を５０ｃｍ３／ｍｉｎ〜２００ｃｍ３／ｍｉｎ、水素（Ｈ２）の流量を１０Ｌ／ｍｉｎ〜３０Ｌ／ｍｉｎとしてもよい。さらに基板温度を５５０℃〜６５０℃にしてもよい。
【００８４】
次に、図１１（２）に示すように、エピタキシャル成長法によって、上記第３炭化シリコン層２３上に第２シリコン層２４を形成する。この第２シリコン層２４は、例えばノンドープシリコン層で形成される。第２シリコン層２４の膜厚は例えば１０ｎｍ〜２０ｎｍとする。
【００８５】
上記第２シリコン層２４を形成するエピタキシャル成長の具体的な条件の一例を以下に説明する。
例えば、原料ガスにジクロロシラン（ＳｉＣｌ２Ｈ２：ＤＣＳ）と水素（Ｈ２）を用いる。エピタキシャル成長雰囲気の圧力を１．３３ｋＰａ、ジクロロシラン（ＳｉＣｌ２Ｈ２：ＤＣＳ）の流量を２５ｃｍ３／ｍｉｎ、水素（Ｈ２）の流量を２０Ｌ／ｍｉｎ、基板温度を７５０℃に設定した。
なお、上記第２シリコン層２４を形成するエピタキシャル成長条件は、例えば以下のような範囲で設定できる。エピタキシャル成長雰囲気の圧力を０．６７〜２．６７ｋＰａ、ジクロロシラン（ＳｉＣｌ２Ｈ２：ＤＣＳ）の流量を１０ｃｍ３／ｍｉｎ〜５０ｃｍ３／ｍｉｎ、水素（Ｈ２）の流量を１０Ｌ／ｍｉｎ〜３０Ｌ／ｍｉｎ、基板温度を７００℃〜８００℃としてもよい。
【００８６】
次に、図１２（３）に示すように、上記第２シリコン層２４、第１シリコン層２２上に、イオン注入時の緩衝膜となる酸化膜（図示せず）を形成する。この酸化膜は、例えば、熱酸化法もしくは化学気相成長法等によって、例えば酸化シリコン膜で形成する。
【００８７】
次に、上記酸化膜上に画素間素子分離を形成する領域を開口したレジスト膜（図示せず）を形成する。このレジスト膜をマスクに酸化膜を通して第２シリコン層２４、第１シリコン層２２中にホウ素（Ｂ）をイオン注入する。このイオン注入により、上記画素間素子分離領域４１上の第２シリコン層２４、第１シリコン層２２中に画素間素子分離領域４２が形成される。
その後、上記レジスト膜を除去する。
【００８８】
さらに、上記酸化膜上に、受光センサー部を形成する領域上を開口したレジスト膜（図示せず）を形成する。このレジスト膜をマスクに酸化膜、第２シリコン層２４、第３炭化シリコン層２３、第１シリコン層２２、第１炭化シリコン層２１等を通して半導体基板１１にリンをイオン注入する。このイオン注入によって、Ｐ型埋め込み領域１２上の画素間素子分離領域４１間の半導体基板１１中にＮ型領域１３が形成される。
その後、上記レジスト膜を除去する。
【００８９】
次に、上記酸化膜上に、ピニングを強化させる領域上を開口したレジスト膜（図示せず）を形成する。このレジスト膜をマスクに酸化膜、第２シリコン層２４、第３炭化シリコン層２３を通して第１シリコン層２２にホウ素のイオン注入を行う。このイオン注入により、画素間素子分離領域４２間の第１シリコン層２２にピニング強化領域となるＰ型領域１４が形成される。
このようにして、Ｎ型領域１３とＰ型領域１４とでフォトダイオード１５が構成される。
また、上記Ｎ型領域１３の不純物濃度分布を実線で、上記Ｐ型領域１４の不純物濃度分布を破線で示した。すなわち、この不純物濃度分布では、図面右方向に行くに従い濃度は高くなっている。
その後、上記酸化膜、第２シリコン層２４、第３炭化シリコン層２３を、例えばウエットエッチングによって除去する。図面では、酸化膜等を除去する直前の状態を示した。
【００９０】
次に、図１２（４）に示すように、上記フォトダイオード１５の側方の第１シリコン層２２および画素間素子分離領域４２上に、ゲート絶縁膜１６を介して転送ゲート１７を形成する。このとき、転送ゲート１７は、電荷転送を考慮してＰ型領域１４と所定の間隔を置いて形成されることが好ましい。また、図示はしていないが、画素トランジスタとなる例えばリセットトランジスタ、増幅トランジスタ、選択トランジスタ等の各ゲート電極を上記転送ゲート１７と同時に形成することもできる。
上記ゲート絶縁膜１６は、上記第１シリコン層２２上に酸化シリコン膜を成膜して形成する。次いで、ゲート絶縁膜上に転送ゲートを形成する導電膜として、例えばポリシリコン膜を形成する。このポリシリコン膜の膜厚は１８０ｎｍとする。
次に、画素部トランスファーゲート形成領域を被覆したレジスト膜（図示せず）を形成し、このレジスト膜をマスクにポリシリコン膜のドライエッチングを行う。このドライエッチングにより、転送ゲート１７が形成される。以後の工程は従来と同じで構わない。
なお、上記転送ゲート１７を形成すると同時に、図示はしていないが、所定の画素トランジスタの形成位置に、リセットトランジスタ、増幅トランジスタ、選択トランジスタ等の各ゲート電極を形成することもできる。
このようにして、固体撮像装置１が形成される。
【００９１】
上記固体撮像装置の製造方法では、Ｐ型領域１４が形成される第１シリコン層２２を第１炭化シリコン層２１と第３炭化シリコン層２３とではさむので、プロセス中のホウ素の拡散を抑えることができる。よって、Ｐ型領域１４とＮ型領域１３との境界近傍の不純物濃度分布がいわゆる急峻な濃度勾配を有する不純物濃度分布となるため、飽和電荷量Ｑｓの増加が可能になる。また、第２シリコン層２４を形成することで、フォトダイオードから離れた箇所にイオンインプランテーションのスルー膜（例えば酸化シリコン膜）を形成させることができる。
さらに、チャネル領域へのホウ素の侵入が防止されるので、白点、黒点の発声が抑制でき、またホウ素の拡散が抑えられるので、センサー特性が安定する。
【００９２】
また、上記各製造方法において、上記各第１炭化シリコン層２１、第２炭化シリコン層５２、第３炭化シリコン層２３に対してアニール処理することが好ましい。アニール処理することによって、第１炭化シリコン層２１、第２炭化シリコン層５２、第３炭化シリコン層２３の信頼性が向上することにより、ホウ素の抑制効果も向上することができる。
【００９３】
［撮像装置の構成の一例］
本発明の固体撮像装置を適用した撮像装置の構成の一例を、図１３のブロック図によって説明する。この撮像装置は、本発明の固体撮像装置を用いたものである。
【００９４】
図１３に示すように、撮像装置２００は、撮像部２０１Ｓに固体撮像装置２１０を備えている。この撮像部２０１Ｓの集光側には像を結像させる集光光学部２０２Ｓが備えられ、また、撮像部２０１Ｓには、固体撮像装置２１０で光電変換された信号を画像に処理する信号処理回路等を有する信号処理部２０３Ｓが接続されている。また上記信号処理部２０３Ｓによって処理された画像信号は画像記憶部（図示せず）によって記憶させることができる。このような撮像装置２００において、上記固体撮像装置２１０には、前記実施の形態で説明した固体撮像装置１を用いることができる。
【００９５】
上記撮像装置２００では、本願発明の固体撮像装置１を用いることから、上記説明したのと同様に、空間分解能を高めることができ、混色を抑制することができるので、高精度で高画質な画像を得ることができる。よって、画質の向上が図れる。
【００９６】
なお、上記撮像装置２００は、上記構成に限定されることはなく、固体撮像装置を用いる撮像装置であれば如何なる構成のものにも適用することができる。
【００９７】
例えば、上記撮像装置２００は、ワンチップとして形成された形態であってもよいし、撮像部と、信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。
ここでいう「撮像装置」は、例えば、カメラや撮像機能を有する携帯機器のことをいう。また「撮像」は、通常のカメラ撮影時における像の撮りこみだけではなく、広義の意味として、指紋検出なども含むものである。
【００９８】
＜３．第３の実施の形態＞
［Ａ］装置構成など
図２０，図２１は、本発明にかかる第３の実施の形態において、固体撮像装置１の要部を示す図である。図２０では、画素Ｐの断面を示している。また、図２１は、画素Ｐの回路構成を示している。
【００９９】
図２０，図２１に示すように、本実施形態では、一部の構成が第１の実施形態の場合と異なるが、重複する部分を含む。このため、重複する部分については、適宜、記載を省略する。
【０１００】
図２０，図２１に示すように、固体撮像装置１は、画素Ｐを有している。画素Ｐは、半導体基板１１の面（ｘｙ面）において、水平方向ｘと、この水平方向ｘに対して直交する垂直方向ｙとのそれぞれに並ぶ複数が並ぶように設けられている。
【０１０１】
画素Ｐは、図２０，図２１に示すように、フォトダイオード１５と、画素トランジスタＴｒとを含む。ここでは、画素トランジスタＴｒは、図２１に示すように、転送トランジスタ１７Ｔと、増幅トランジスタ１８Ｔと、選択トランジスタ１９Ｔと、リセットトランジスタ２０Ｔとを含み、フォトダイオード１５から信号電荷を読み出す動作を実施する。
【０１０２】
固体撮像装置１は、図２０に示すように、単結晶のシリコン半導体からなる半導体基板１１を有し、フォトダイオード１５が、この半導体基板１１に設けられている。
【０１０３】
そして、固体撮像装置１においては、図２０に示すように、この半導体基板１１の表面（図２０では、下面）に、転送トランジスタ１７Ｔが設けられている。また、図２０では図示していないが、画素トランジスタＴｒを構成する転送トランジスタ１７Ｔ以外のトランジスタについても、この半導体基板１１の表面に設けられている。
【０１０４】
そして、図２０に示すように、転送トランジスタ１７Ｔなどの画素トランジスタを被覆するように配線層１１１が設けられており、配線層１１１において、半導体基板１１の側に対して反対側の面には、支持基板ＳＪが設けられている。
【０１０５】
これに対して、半導体基板１１の裏面（図２０では上面）には、反射防止膜ＨＴが設けられている。この他に、半導体基板１１の裏面には、カラーフィルタＣＦ、マイクロレンズＭＬが画素Ｐごとに設けられており、この裏面側から入射する入射光Ｈを、フォトダイオード１５が受光するように構成されている。
【０１０６】
つまり、本実施形態の固体撮像装置１は、「裏面照射型ＣＭＯＳイメージセンサ」である。
【０１０７】
各部の詳細について説明する。
【０１０８】
（ａ）フォトダイオード１５について
【０１０９】
固体撮像装置１において、フォトダイオード１５は、図２０に示すように、Ｎ型領域１３と、Ｐ型領域１４とを含み、入射光Ｈを受光面ＪＳで受光し光電変換することによって信号電荷を生成して蓄積するように構成されている。
【０１１０】
フォトダイオード１５において、Ｎ型領域１３は、図２０に示すように、たとえば、シリコン半導体である半導体基板１１の内部に設けられており、電荷蓄積領域として機能する。
【０１１１】
半導体基板１１の内部には、図２０に示すように、複数の画素Ｐの間を電気的に分離するように画素間素子分離領域４４が設けられており、この画素間素子分離領域４４で区画された領域に、フォトダイオード１５のＮ型領域１３が設けられている。詳細については後述するが、画素間素子分離領域４４は、ホウ素（Ｂ）をドープしたシリコン半導体層を、半導体基板１１に設けられた溝に埋め込むことで設けられる。
【０１１２】
本実施形態においては、画素間素子分離領域４４は、半導体基板１１に設けられた溝の表面に、炭化シリコン層２５が被覆されており、その炭化シリコン層２５が被覆された溝の内部に設けられている。
【０１１３】
フォトダイオード１５において、Ｐ型領域１４は、図２０に示すように、Ｎ型領域１３において、入射光Ｈが入射する側の面上に設けられており、ホール蓄積領域として機能し、暗電流が発生することを抑制する。Ｐ型領域１４は、ホウ素（Ｂ）がドープされたシリコン半導体層であって、エピタキシャル成長によって設けられている。
【０１１４】
この他に、図示を省略しているが、フォトダイオード１５において、入射光Ｈが入射する側の面とは反対側の面にも、ｐ型領域（図示なし）が設けられており、上記と同様に、ホール蓄積領域として機能し、暗電流が発生することを抑制している。
【０１１５】
このように、フォトダイオード１５は、ＨＡＤ（Ｈｏｌｅ  Ａｃｃｕｍｕｌａｔｅ  Ｄｉｏｄｅ）構造になるように形成されている。
【０１１６】
また、本実施形態においては、フォトダイオード１５は、Ｎ型領域１３とＰ型領域１４との間に炭化シリコン層２５が介在するように設けられている。
【０１１７】
つまり、炭化シリコン層２５は、フォトダイオード１５のＰ型領域１４と、画素間素子分離領域４４との下面において、一体になるように形成されている。
【０１１８】
詳細については後述するが、炭化シリコン層２５は、エピタキシャル成長によって形成されている。
【０１１９】
そして、図２１に示すように、フォトダイオード１５は、アノードが接地されており、蓄積した信号電荷（ここでは、電子）が、画素トランジスタＴｒによって読み出され、電気信号として垂直信号線２７へ出力されるように構成されている。
【０１２０】
図２２は、本発明に係る第３の実施形態において、フォトダイオード１５の部分のバンド図である。
図２２において、（ａ）は、フォトダイオード１５を構成する各部材のバンド図を示しており、（ｂ）は、各部が接合されたフォトダイオード１５のバンド図である。
【０１２１】
図２２（ａ）に示すように、シリコン（Ｓｉ）で構成されるＮ型領域１３とＰ型領域１４は、炭化シリコン（ＳｉＣ）で構成される炭化シリコン層２５よりも、バンドギャップが狭い。具体的には、シリコン（Ｓｉ）のバンドギャップは、１．２ｅＶであり、炭化シリコン（ＳｉＣ）のバンドギャップは、３ｅＶ程度である。
【０１２２】
このため、図２２（ｂ）に示すように、フォトダイオード１５において、Ｎ型領域１３とＰ型領域１４との間に介在する炭化シリコン層２５の部分では、大きな障壁が存在することになる。ここでは、炭化シリコン層２５の幅が小さいため、キャリアは、トンネル効果で突き抜けて移動される。
【０１２３】
（ｂ）画素トランジスタＴｒについて
固体撮像装置１において、画素トランジスタＴｒは、図２１に示すように、転送トランジスタ１７Ｔと、増幅トランジスタ１８Ｔと、選択トランジスタ１９Ｔと、リセットトランジスタ２０Ｔとを含み、フォトダイオード１５から信号電荷を読み出す動作を実施する。
【０１２４】
画素トランジスタＴｒを構成する各トランジスタは、図２０では図示していないが、半導体基板１１において配線層１１１が設けられる表面に設けられている。たとえば、各トランジスタは、ＮチャネルのＭＯＳトランジスタであって、半導体基板１１の表面側に設けられたｐ型領域（図示なし）に設けられている。たとえば、各ゲートがポリシリコンを用いて形成されている。そして、各トランジスタは、配線層１１１で被覆されている。
【０１２５】
画素トランジスタＴｒにおいて、転送トランジスタ１７Ｔは、図２１に示すように、フォトダイオード１５にて生成された信号電荷を、フローティング・ディフュージョンＦＤに転送するように構成されている。
【０１２６】
具体的には、転送トランジスタ１７Ｔは、図２１に示すように、フォトダイオード１５のカソードと、フローティング・ディフュージョンＦＤとの間に設けられている。そして、転送トランジスタ１７Ｔは、ゲートに転送線２６が電気的に接続されている。転送トランジスタ１７Ｔでは、転送線２６からゲートに転送信号ＴＧが与えられることによって、フォトダイオード１５において蓄積された信号電荷を、フローティング・ディフュージョンＦＤに転送する。
【０１２７】
画素トランジスタＴｒにおいて、増幅トランジスタ１８Ｔは、図２１に示すように、フローティング・ディフュージョンＦＤにおいて、電荷から電圧へ変換された電気信号を増幅して出力するように構成されている。
【０１２８】
具体的には、増幅トランジスタ１８Ｔは、図２１に示すように、ゲートが、フローティング・ディフュージョンＦＤに電気的に接続されている。また、増幅トランジスタ１８Ｔは、ドレインが電源供給線Ｖｄｄに電気的に接続され、ソースが選択トランジスタ１９Ｔに電気的に接続されている。増幅トランジスタ１８Ｔは、選択トランジスタ１９Ｔがオン状態になるように選択されたときには、定電流源Ｉから定電流が供給されて、ソースフォロアとして動作する。このため、増幅トランジスタ１８Ｔでは、選択トランジスタ１９Ｔに選択信号が供給されることによって、フローティング・ディフュージョンＦＤにおいて、電荷から電圧へ変換された電気信号が増幅される。
【０１２９】
画素トランジスタＴｒにおいて、選択トランジスタ１９Ｔは、図２１に示すように、選択信号が入力された際に、増幅トランジスタ１８Ｔによって出力された電気信号を、垂直信号線２７へ出力するように構成されている。
【０１３０】
具体的には、図２１に示すように、選択信号が供給されるアドレス線２８にゲートが接続されている。そして、選択トランジスタ１９Ｔは、選択信号が供給された際にはオン状態になり、上記のように増幅トランジスタ１８Ｔによって増幅された出力信号を、垂直信号線２７に出力する。
【０１３１】
画素トランジスタＴｒにおいて、リセットトランジスタ２０Ｔは、図２１に示すように、増幅トランジスタ１８Ｔのゲート電位をリセットするように構成されている。
【０１３２】
具体的には、リセットトランジスタ２０Ｔは、図２１に示すように、リセット信号が供給されるリセット線２９にゲートが電気的に接続されている。また、リセットトランジスタ２０Ｔは、ドレインが電源供給線Ｖｄｄに電気的に接続され、ソースがフローティング・ディフュージョンＦＤに電気的に接続されている。そして、リセットトランジスタ２０Ｔは、リセット線２９からリセット信号がゲートに供給された際に、フローティング・ディフュージョンＦＤを介して、増幅トランジスタ１８Ｔのゲート電位を、電源電圧にリセットする。
【０１３３】
上記において、転送線２６、アドレス線２８、リセット線２９の各配線は、水平方向Ｈ（行方向）に並ぶ複数の画素Ｐの各トランジスタのゲートに接続するように配線されている。このため、上記の各トランジスタの動作は、１行分の画素Ｐについて同時に行われる。
【０１３４】
（ｃ）配線層１１１について
固体撮像装置１において、配線層１１１は、図２０に示すように、配線１１１ｈと絶縁層１１１ｚとを含み、絶縁層１１１ｚ内において、配線１１１ｈが各素子に電気的に接続するように形成されている。
【０１３５】
ここでは、各配線１１１ｈは、図２１で示した、転送線２６，アドレス線２８，垂直信号線２７，リセット線２９などの各配線として機能するように、絶縁層１１１ｚ内に積層して形成されている。
【０１３６】
たとえば、配線層１１１において、配線１１１ｈは、アルミニウムなどの導電性の金属材料で形成されている。また、絶縁層１１１ｚは、たとえば、シリコン酸化物などの絶縁材料で形成されている。
【０１３７】
そして、配線層１１１において、半導体基板１１が位置する側に対して反対側の面には、支持基板ＳＪが設けられている。たとえば、厚みが数百μｍのシリコン半導体からなる基板が、支持基板ＳＪとして設けられている。
【０１３８】
（ｄ）反射防止膜ＨＴについて
固体撮像装置１において、反射防止膜ＨＴは、図２０に示すように、半導体基板１１において、配線層１１１などの各部が設けられた表面（図２０では下面）とは反対側の裏面（図２０では上面）に設けられている。
【０１３９】
反射防止膜ＨＴは、半導体基板１１の裏面側から入射する入射光Ｈが半導体基板１１の裏面で反射することを防止するように構成されている。つまり、反射防止膜ＨＴは、光学的干渉作用によって反射防止機能が発現されるように、材料および膜厚が、適宜、選択されて形成されている。ここでは、屈折率が高い材料を用いて形成することが好適である。特に、屈折率が１．５以上の材料を用いて形成することが好適である。
【０１４０】
たとえば、シリコン窒化膜などの絶縁膜を、反射防止膜ＨＴとして設ける。この他に、ハフニウム酸化膜（ＨｆＯ２膜）（屈折率ｎ＝２．０）などの絶縁膜を、反射防止膜ＨＴとして設けてもよい。
【０１４１】
（ｆ）その他
この他に、図３に示すように、半導体基板１１の裏面側においては、反射防止膜ＨＴの上面に、カラーフィルタＣＦと、マイクロレンズＭＬが設けられている。
【０１４２】
カラーフィルタＣＦは、たとえば、赤色フィルタ層（図示なし）、緑色フィルタ層（図示なし）、青色フィルタ層（図示なし）を含み、ベイヤー配列で、その３原色の各フィルタ層が、各画素Ｐに対応するように配置されている。つまり、カラーフィルタＣＦは、水平方向ｘと垂直方向ｙとにおいて隣接して並ぶ画素Ｐの間で、異なる色の光を透過するように、カラーフィルタＣＦが構成されている。
【０１４３】
マイクロレンズＭＬは、各画素Ｐに対応するように複数が配置されている。マイクロレンズＭＬは、半導体基板１１の裏面側において凸状に突き出した凸レンズであり、各画素Ｐのフォトダイオード１５へ入射光Ｈを集光するように構成されている。たとえば、マイクロレンズＭＬは、樹脂などの有機材料を用いて形成されている。
【０１４４】
［Ｂ］製造方法
上記の固体撮像装置１を製造する製造方法の要部について説明する。
【０１４５】
図２３〜図２７は、本発明にかかる第３の実施の形態において、固体撮像装置１の製造方法を示す図である。
【０１４６】
図２３〜図２７は、図２０と同様に、断面を示しており、各図に示す工程を順次経て、図２０等に示した固体撮像装置１について製造をする。
【０１４７】
（ａ）半導体基板１１の薄膜化
まず、図２３（ａ）に示すように、半導体基板１１の薄膜化を実施する。
【０１４８】
ここでは、図２３（ａ）に示すように、半導体基板１１の表面（図２３では、下面）に、支持基板ＳＪ１を貼り合わせた後に、半導体基板１１の裏面（図２３では、上面）から半導体基板１１の一部を除去することで、薄膜化を実施する。
【０１４９】
たとえば、ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）処理や、ＣＭＰ処理（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）処理を実施することで、厚みが、３〜７μｍになるように、半導体基板１１を薄膜化する。
【０１５０】
（ｂ）溝ＴＲの形成
つぎに、図２３（ｂ）に示すように、半導体基板１１に溝ＴＲを形成する。
【０１５１】
ここでは、図２３（ｂ）に示すように、半導体基板１１において、画素間素子分離領域４４（図２０参照）を形成する部分を除去することで、溝ＴＲを形成する。
【０１５２】
具体的には、半導体基板１１において、複数の画素Ｐの境界部分の面が露出し、他の面を被覆するようにレジストパターン（図示なし）をフォトリソグラフィ技術で形成する。その後、そのレジストパターンをマスクとして用いて、その半導体基板１１の一部を選択的にエッチングすることで、溝ＴＲを形成する。
【０１５３】
本実施形態においては、図２３（ｂ）に示すように、支持基板ＳＪ１の表面が露出するまで、半導体基板１１についてエッチング処理することで、溝ＴＲを形成する。
【０１５４】
（ｃ）炭化シリコン層２５の形成
つぎに、図２４（ｃ）に示すように、炭化シリコン層２５を形成する。
【０１５５】
ここでは、図２４（ｃ）に示すように、半導体基板１１において溝ＴＲが形成された裏面（上面）を被覆するように、炭化シリコン層２５を形成する。つまり、画素間素子分離領域４４が形成される溝ＴＲの内面、および、フォトダイオード１５のｎ型領域が形成される部分の上面を一体で被覆するように、炭化シリコン層２５を形成する。
【０１５６】
本実施形態においては、エピタキシャル成長法によって、ＳｉＣを成膜させることで、炭化シリコン層２５を設ける。たとえば、炭素（Ｃ）の濃度が、０．１〜０．５ａｔｏｍ％であって、膜厚が５〜１０μｍになるように、炭化シリコン層２５を設ける。
【０１５７】
たとえば、下記のエピタキシャル成長条件の下で、炭化シリコン層２５を設ける。
【０１５８】
・原料ガス：ジクロロシラン（ＳｉＣｌ２Ｈ２：ＤＣＳ），塩化水素（ＨＣｌ），モノメチルシラン（ＳｉＨ３ＣＨ３：ＭＭＳ），水素（Ｈ２）
・エピタキシャル成長雰囲気の圧力：６．７ｋＰａ
・ジクロロシラン（ＳｉＣｌ２Ｈ２：ＤＣＳ）の流量：８０ｃｍ３／ｍｉｎ
・塩化水素（ＨＣｌ）の流量：１５ｃｍ３／ｍｉｎ
・モノメチルシラン（ＳｉＨ３ＣＨ３：ＭＭＳ）の流量：５０ｃｍ３／ｍｉｎ
・水素（Ｈ２）の流量：２０Ｌ／ｍｉｎ
・基板温度：７００℃
【０１５９】
なお、上記のエピタキシャル成長条件は、以下のような範囲で設定できる。
【０１６０】
・成膜雰囲気の圧力：２．６７ｋＰａ〜１０．７ｋＰａ
・ジクロロシラン（ＤＣＳ）の流量：４０ｃｍ3／ｍｉｎ〜１２０ｃｍ3／ｍｉｎ
・塩化水素（ＨＣｌ）の流量：５ｃｍ3／ｍｉｎ〜１２５ｃｍ3／ｍｉｎ
・モノメチルシラン（ＭＭＳ）の流量：２５ｃｍ3／ｍｉｎ〜１００ｃｍ3／ｍｉｎ
・水素（Ｈ2）の流量：１０Ｌ／ｍｉｎ〜３０Ｌ／ｍｉｎ
・基板温度：６５０℃〜１０００℃
【０１６１】
（ｄ）Ｐ型領域１４，画素間素子分離領域４４の形成
つぎに、図２４（ｄ）に示すように、Ｐ型領域１４、および、画素間素子分離領域４４を形成する。
【０１６２】
ここでは、図２４（ｄ）に示すように、半導体基板１１においてフォトダイオード１５を構成するＮ型領域１３（図２０参照）を形成する部分の面であって、炭化シリコン層２５が被覆された面に、フォトダイオード１５を構成するＰ型領域１４を形成する。
【０１６３】
そして、これと共に、半導体基板１１にて炭化シリコン層２５が被覆された溝ＴＲの内部に、画素間素子分離領域４４を形成する。
【０１６４】
本実施形態においては、エピタキシャル成長法によって、ホウ素（Ｂ）がドープされたシリコン半導体を成膜させることで、Ｐ型領域１４、および、画素間素子分離領域４４を形成する。つまり、溝ＴＲの内面、および、フォトダイオード１５のｎ型領域が形成される部分の上面部分を一体で被覆するように、ホウ素（Ｂ）がドープされたシリコン半導体を成膜させる。
【０１６５】
たとえば、ホウ素（Ｂ）の濃度が、３×１０１６／ｃｍ３になるように、Ｐ型領域１４、および、画素間素子分離領域４４を形成する。
【０１６６】
たとえば、下記のエピタキシャル成長条件の下で、Ｐ型領域１４、および、画素間素子分離領域４４を設ける。
【０１６７】
・原料ガス：モノシラン（ＳｉＨ４）、ジボラン（Ｂ２Ｈ６）、塩化水素（ＨＣｌ）、および水素（Ｈ２）
・エピタキシャル成長雰囲気の圧力：１．３３ｋＰａ
・モノシラン（ＳｉＨ４）の流量：１５０ｃｍ３／ｍｉｎ
・ジボラン（Ｂ２Ｈ６）の流量：５ｃｍ３／ｍｉｎ（ジボラン（Ｂ２Ｈ６）濃度は１００ｐｐｍ／Ｈ２とする。）
・塩化水素（ＨＣｌ）の流量：１５０ｃｍ３／ｍｉｎ
・水素（Ｈ２）の流量を２０Ｌ／ｍｉｎ
・基板温度：７５０℃
【０１６８】
なお、上記のエピタキシャル成長条件は、以下のような範囲で設定できる。
【０１６９】
・エピタキシャル成長雰囲気の圧力：０，６７ｋＰａ〜２．６７ｋＰａ
・モノシラン（ＳｉＨ４）の流量：１００ｃｍ３／ｍｉｎ〜２００ｃｍ３／ｍｉｎ
・ジボラン（Ｂ２Ｈ６）の流量：１ｃｍ３／ｍｉｎ〜１０ｃｍ３／ｍｉｎ
・塩化水素（ＨＣｌ）の流量：１００ｃｍ３／ｍｉｎ〜２００ｃｍ３／ｍｉｎ
・水素（Ｈ２）の流量：１０Ｌ／ｍｉｎ〜３０Ｌ／ｍｉｎ
・基板温度を７００℃〜１０００℃
【０１７０】
（ｅ）反射防止膜ＨＴの形成
つぎに、図２５（ｅ）に示すように、反射防止膜ＨＴを形成する。
【０１７１】
ここでは、図２５（ｅ）に示すように、半導体基板１１において、Ｐ型領域１４が設けられた面を被覆するように、反射防止膜ＨＴを形成する。
【０１７２】
たとえば、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法によって絶縁膜を成膜することで、反射防止膜ＨＴを形成する。
【０１７３】
（ｆ）支持基板ＳＪ２の設置
つぎに、図２５（ｆ）に示すように、支持基板ＳＪ２を設ける。
【０１７４】
ここでは、図２５（ｆ）に示すように、半導体基板１１において、Ｐ型領域１４および反射防止膜ＨＴが設けられた裏面に、支持基板ＳＪ２を貼り合わせる。その後、半導体基板１１において、Ｐ型領域１４および反射防止膜ＨＴが設けられた裏面とは反対側に貼り合わされた支持基板ＳＪ１を、取り外す。
【０１７５】
これにより、半導体基板１１の表面側が露出された状態になる。
【０１７６】
（ｇ）Ｎ型領域１３，転送トランジスタ１７Ｔの形成
つぎに、図２６（ｇ）に示すように、Ｎ型領域１３，転送トランジスタ１７Ｔを形成する。
【０１７７】
ここでは、図２６（ｇ）に示すように、半導体基板１１において露出された表面側からｎ型不純物をイオン注入することで、Ｎ型領域１３を形成する。
【０１７８】
また、半導体基板１１において露出された表面のｐ型領域（図示なし）に、ゲート絶縁膜、ゲート電極を形成後、ｎ型不純物をイオン注入することで、ソースドレイン領域を形成することで、転送トランジスタ１７Ｔを形成する。画素トランジスタＴｒを構成する転送トランジスタ１７Ｔ以外のトランジスタについても、同様にして、半導体基板１１の表面に設ける。
【０１７９】
（ｈ）配線層１１１の形成
つぎに、図２６（ｈ）に示すように、配線層１１１を形成する。
【０１８０】
ここでは、半導体基板１１において転送トランジスタ１７Ｔなどの各部が設けられた表面に、配線層１１１を形成する。具体的には、各部に接続するコンタクトや、各部に接続する配線１１１ｈが、絶縁膜１１１ｚで覆われるように、配線層１１１を形成する。
【０１８１】
（ｉ）支持基板ＳＪの設置
つぎに、図２７（ｉ）に示すように、支持基板ＳＪを設ける。
【０１８２】
ここでは、図２７（ｉ）に示すように、半導体基板１１において、配線層１１１が設けられた表面に、支持基板ＳＪを貼り合わせる。その後、半導体基板１１において反射防止膜ＨＴが設けられた裏面から、支持基板ＳＪ２を、取り外す。
【０１８３】
これにより、半導体基板１１の裏面側が露出された状態になる。
【０１８４】
（ｊ）カラーフィルタＣＦ，マイクロレンズＭＬの形成
つぎに、図２０で示したように、カラーフィルタＣＦ，マイクロレンズＭＬを形成する。
【０１８５】
ここでは、図２０に示すように、半導体基板１１において、反射防止膜ＨＴが設けられた裏面に、カラーフィルタＣＦを設ける。そして、そのカラーフィルタＣＦ上に、マイクロレンズＭＬを設ける。
【０１８６】
このようにすることで、裏面照射型のＣＭＯＳ型イメージセンサとして、固体撮像装置１を完成させる。
【０１８７】
［Ｃ］まとめ
以上のように、本実施形態においては、フォトダイオード１５のＰ型領域１４は、ホウ素がドープされたシリコン半導体によって形成されている。そして、フォトダイオード１５において、Ｐ型領域１４とＮ型領域１３との間には、炭化シリコン層２５が設けられており、この炭化シリコン層２５が、Ｐ型領域１４にドープされたホウ素の拡散をバリアする（図２０参照）。
【０１８８】
また、本実施形態においては、フォトダイオード１５を含む画素Ｐが半導体基板１１において複数配列されており、画素間素子分離領域４４が、その複数のフォトダイオード１５の間に設けられている。ここでは、Ｎ型領域１３は、半導体基板１１の内部に形成されており、画素間素子分離領域４４は、ホウ素がドープされたシリコン半導体によって形成されている。そして、炭化シリコン層２５は、Ｎ型領域１３と画素間素子分離領域４４との間に介在するように設けられており、画素間素子分離領域４４にドープされたホウ素の拡散をバリアする（図２０参照）。
【０１８９】
このため、炭化シリコン層２５によって、ホウ素（Ｂ）の拡散が抑制される。
【０１９０】
したがって、本実施形態では、各製造工程を経た後でも、フォトダイオード１５において、急峻なＰＮ接合を保持可能であり、飽和電荷量の拡大を実現できる。
【０１９１】
これと共に、裏面側上部も急峻なＰＮ接合を有したＨＡＤ構造であるので、余剰電子のピニングを十分に行うことができ、白点、暗電流の発生を低減できる。
【０１９２】
また、本実施形態では、炭化シリコン層２５は、エピタキシャル成長で形成されており、半導体基板１１に格子整合されている。このため、フォトダイオード１５を構成するＮ型領域１３とＰ型領域１４との界面には、格子定数の相違による歪みが存在せず、ストレスに起因する結晶結果の発生が抑制される。よって、白点、暗電流の発生を低減できる。
【０１９３】
また、Ｐ型領域１４および画素間素子分離領域４４は、エピタキシャル成長で形成されており、その炭化シリコン層２５に格子整合されている。このように、画素間素子分離領域４４が、エピタキシャル成長で形成されているので、結晶欠陥の発生が抑制される。よって、白点、暗電流の発生を低減できる。したがって、画像品質を向上させることができる。
【０１９４】
なお、本実施形態において、固体撮像装置１は、本発明の固体撮像装置に相当する。また、本実施形態において、フォトダイオード１５は、本発明のフォトダイオードに相当する。また、本実施形態において、半導体基板１１は、本発明の半導体基板に相当する。また、本実施形態において、Ｎ型領域１３は、本発明のＮ型領域に相当する。また、本実施形態において、Ｐ型領域１４は、本発明の第１シリコン層に相当する。また、本実施形態において、画素間素子分離領域４４は、本発明の第２シリコン層（素子分離領域）に相当する。また、本実施形態において、炭化シリコン層２５のうち、Ｎ型領域１３とＰ型領域１４との間の部分は、本発明の第１炭化シリコン層に相当する。また、本実施形態において、炭化シリコン層２５のうち、画素間素子分離領域４４の側面および底面に設けられた部分は、本発明の第２炭化シリコン層（素子分離領域）に相当する。また、本実施形態において、配線層１１１は、本発明の配線層に相当する。また、本実施形態において、配線１１１ｈは、本発明の配線に相当する。また、本実施形態において、絶縁層１１１ｚは、本発明の絶縁層に相当する。
【０１９５】
＜４．第４の実施形態＞
［Ａ］装置構成など
図２８は、本発明にかかる第４の実施の形態において、固体撮像装置１の要部を示す図である。図２８は、図２０と同様に、画素Ｐの断面を示している。
【０１９６】
図２８に示すように、本実施形態においては、画素間素子分離領域４４の形態が、第３の実施の形態と異なる。この点、および、これに関連する点を除き、本実施形態は、第３の実施の形態と同様である。このため、重複する部分については、記載を省略する。
【０１９７】
画素間素子分離領域４４は、図２８に示すように、半導体基板１１の裏面（上面）から表面（下面）の途中までの間に、設けられている。つまり、第３の実施の形態のように、半導体基板１１の裏面（上面）から表面（下面）の間を貫通するように、形成されていない。
【０１９８】
そして、図２８に示すように、半導体基板１１の表面において、画素間素子分離領域４４が形成された領域に対応する部分には、転送トランジスタ１７Ｔ以外の画素トランジスタが設けられている。たとえば、増幅トランジスタ１８Ｔが設けられている。
【０１９９】
［Ｂ］製造方法
上記の固体撮像装置１を製造する製造方法の要部について説明する。
【０２００】
図２９は、本発明にかかる第４の実施の形態において、固体撮像装置１の製造方法を示す図である。
【０２０１】
図２９は、図２８と同様に、断面を示しており、各図に示す工程を順次経て、図２８に示した固体撮像装置１について製造をする。
【０２０２】
（ａ）半導体基板１１の薄膜化
まず、図２９（ａ）に示すように、半導体基板１１の薄膜化を実施する。
【０２０３】
ここでは、第３の実施形態の場合と同様にして、薄膜化を実施する。
【０２０４】
（ｂ）溝ＴＲの形成
つぎに、図２９（ｂ）に示すように、半導体基板１１に溝ＴＲを形成する。
【０２０５】
ここでは、図２９（ｂ）に示すように、半導体基板１１において、画素間素子分離領域４４（図２８参照）を形成する部分を除去することで、溝ＴＲを形成する。
【０２０６】
本実施形態においては、溝ＴＲの深さが半導体基板１１の裏面（上面）から表面（下面）の途中まで達するように設けられている。つまり、支持基板ＳＪ１の表面が露出するまで、半導体基板１１についてエッチング処理しない。
【０２０７】
たとえば、半導体基板１１において、溝ＴＲの部分の厚みが、０．１〜１μｍになるように、溝ＴＲを形成する。
【０２０８】
（ｃ）各部の形成
つぎに、各部を形成することで、図２８に示すように、固体撮像装置１を完成させる。
【０２０９】
ここでは、第３の実施形態の場合と同様にして、各部を形成する（図２４〜図２７参照）。
【０２１０】
［Ｃ］まとめ
以上のように、本実施形態においては、実施形態１と同様に、炭化シリコン層２５が、Ｐ型領域１４および画素間素子分離領域４４にて、ドープされたホウ素の拡散をバリアするように構成されている（図２８参照）。
【０２１１】
したがって、本実施形態では、各製造工程を経た後でも、フォトダイオード１５において、急峻なＰＮ接合を保持可能であり、飽和電荷量の拡大を実現できる。
【０２１２】
これと共に、裏面側上部も急峻なＰＮ接合を有したＨＡＤ構造であるので、余剰電子のピニングを十分に行うことができ、白点、暗電流の発生を低減できる。
【０２１３】
また、本実施形態では、画素間素子分離領域４４は、半導体基板１１にて入射光Ｌが入射する裏面（上面）から表面（下面）の途中までの間に設けられている。このため、上記の効果に加えて、画素Ｐを構成する各部の配置を、自由に設定することができる。つまり、レイアウトの自由度を高めることができる。
【０２１４】
なお、本実施形態を構成する各部は、実施形態３と同様に、本発明の各部に相当する。
【０２１５】
＜５．第５の実施形態＞
［Ａ］装置構成など
図３０は、本発明にかかる第５の実施の形態において、固体撮像装置１の要部を示す図である。図３０は、図２０と同様に、画素Ｐの断面を示している。
【０２１６】
図３０に示すように、本実施形態では、Ｐ型領域１４と画素間素子分離領域４４とが、互いに異なる不純物濃度で形成されている。この点、および、これに関連する点を除き、本実施形態は、第３の実施の形態と同様である。このため、重複する部分については、記載を省略する。
【０２１７】
本実施形態においては、画素間素子分離領域４４が、第３の実施の形態と同様に形成されている。しかし、Ｐ型領域１４が、画素間素子分離領域４４よりも不純物濃度が高くなるように形成されている。
【０２１８】
［Ｂ］製造方法
上記の固体撮像装置１を製造する製造方法の要部について説明する。
【０２１９】
［Ｂ−１］製法１
図３１は、本発明にかかる第５の実施の形態において、固体撮像装置１の製造方法を示す図である。
【０２２０】
図３１は、図３０と同様に、断面を示しており、各図に示す工程を順次経て、図３０に示した固体撮像装置１について製造をする。
【０２２１】
（ａ）ｐ型シリコン層４４ｐの形成
まず、図３１（ａ）に示すように、ｐ型シリコン層４４ｐを形成する。
【０２２２】
ここでは、第３の実施形態において、図２４（ｄ）で示した場合と同様にして、ホウ素（Ｂ）がドープされたシリコン半導体を、エピタキシャル成長させることで、ｐ型シリコン層４４ｐを形成する。
【０２２３】
つまり、半導体基板１１においてフォトダイオード１５を構成するＮ型領域１３（図３０参照）を形成する部分の面であって、炭化シリコン層２５が被覆された面に、ｐ型シリコン層４４ｐを形成する。
【０２２４】
そして、これと共に、半導体基板１１にて炭化シリコン層２５が被覆された溝ＴＲの内部にｐ型シリコン層４４ｐを形成する。
【０２２５】
（ｂ）不純物のイオン注入
つぎに、図３１（ｂ）に示すように、ｐ型不純物のイオン注入を実施する。
【０２２６】
ここでは、ｐ型シリコン層４４ｐ（図３１（ａ）参照）において、Ｐ型領域１４を形成する部分に、ホウ素（Ｂ）をイオン注入する。
【０２２７】
具体的には、ＢＦ２を、３０ｅＶの注入エネルギーで、注入量が、５×１０１３／ｃｍ２になるようにイオン注入する。
【０２２８】
これにより、Ｐ型領域１４が画素間素子分離領域４４よりも高い不純物濃度になるように形成される。
【０２２９】
なお、イオン注入条件については、上記の限らず、Ｐ型領域１４が画素間素子分離領域４４よりも高い不純物濃度になる条件であれば、適宜、選択可能である。
【０２３０】
（ｃ）各部の形成
つぎに、各部を形成することで、図３０に示すように、固体撮像装置１を完成させる。
【０２３１】
ここでは、第３の実施形態の場合と同様にして、各部を形成する（図２４〜図２７参照）。
【０２３２】
［Ｂ−２］製法２
本実施形態の固体撮像装置１を製造する製造方法については、上記に限らない。
【０２３３】
図３２は、本発明にかかる第５の実施の形態において、固体撮像装置１の製造方法を示す図である。
【０２３４】
図３２は、図３０と同様に、断面を示しており、各図に示す工程を順次経て、図３０に示した固体撮像装置１について製造をする。
【０２３５】
（ａ）炭化シリコン層２５の表面露出
ここでは、図３１（ａ）に示したように、ｐ型シリコン層４４ｐを形成後、図３２（ａ）に示すように、炭化シリコン層２５の表面を露出させてもよい。
【０２３６】
たとえば、ＲＩＥ処理やＣＭＰ処理によってｐ型シリコン層４４ｐの上部を除去することで、炭化シリコン層２５の表面を露出させる。
【０２３７】
（ｂ）Ｐ型領域１４の形成
そして、図３２（ｂ）に示すように、Ｐ型領域１４を形成する。
【０２３８】
ここでは、ｐ型シリコン層４４ｐよりも不純物濃度が高くなるように、ホウ素（Ｂ）がドープされたシリコン半導体を成膜させることで、Ｐ型領域１４を形成する。つまり、ジボラン（Ｂ２Ｈ６）のガス流量を増やすことで、Ｐ型領域１４を形成する。
【０２３９】
（ｃ）各部の形成
つぎに、各部を形成することで、図３０に示すように、固体撮像装置１を完成させる。
【０２４０】
ここでは、第３の実施形態の場合と同様にして、各部を形成する（図２４〜図２７参照）。
【０２４１】
［Ｃ］まとめ
以上のように、本実施形態においては、実施形態１と同様に、炭化シリコン層２５が、Ｐ型領域１４および画素間素子分離領域４４にて、ドープされたホウ素の拡散をバリアするように構成されている（図３０参照）。
【０２４２】
したがって、本実施形態では、各製造工程を経た後でも、フォトダイオード１５において、急峻なＰＮ接合を保持可能であり、飽和電荷量の拡大を実現できる。
【０２４３】
また、本実施形態においては、Ｐ型領域１４は、画素間素子分離領域４４よりも、ホウ素の不純物濃度が高い。このため、本実施形態においては、ピニング効果を高めることが可能であるので、更に、白点・暗電流の発生を低減させることができる。したがって、画像品質を向上させることができる。
【０２４４】
なお、本実施形態を構成する各部は、実施形態３と同様に、本発明の各部に相当する。
【０２４５】
＜６．第６の実施形態＞
［Ａ］装置構成など
図３３は、本発明にかかる第６の実施の形態において、固体撮像装置１の要部を示す図である。図３３は、図２０と同様に、画素Ｐの断面を示している。
【０２４６】
図３３に示すように、本実施形態では、フォトダイオード１５の受光面ＪＳｆの形状が、第３の実施の形態と異なる。この点、および、これに関連する点を除き、本実施形態は、第３の実施の形態と同様である。このため、重複する部分については、記載を省略する。
【０２４７】
図３３に示すように、フォトダイオード１５において、Ｐ型領域１４の上面が、マイクロレンズＭＬと同様に、中央部分において、入射光Ｌが入射する側に突き出た曲面になるように形成されている。また、これと共に、フォトダイオード１５において、Ｎ型領域１３の上面についても、中央部分において、入射光Ｌが入射する側に突き出た曲面になるように形成されている。
【０２４８】
そして、この曲面を被覆するように、炭化シリコン層２５（屈折率ｎ＝２．６３）が設けられている。
【０２４９】
つまり、Ｐ型領域１４と炭化シリコン層２５とＮ型領域１３とのそれぞれは、入射光Ｌを中心へ集光するように、レンズ形状に形成されている。
【０２５０】
［Ｂ］製造方法
上記の固体撮像装置１を製造する製造方法の要部について説明する。
【０２５１】
図３４〜図３７は、本発明にかかる第６の実施の形態において、固体撮像装置１の製造方法を示す図である。
【０２５２】
図３４〜図３７は、図３３と同様に、断面を示しており、各図に示す工程を順次経て、図３３に示した固体撮像装置１について製造をする。
【０２５３】
（ａ）レジストパターンＰＲの形成
まず、図３４（ａ）に示すように、レジストパターンＰＲを形成する。
【０２５４】
ここでは、レジストパターンＰＲの形成に先立って、第３の実施形態にて、図２３（ｂ）で示したように、溝ＴＲを形成する。その後、図３４（ａ）に示すように、フォトダイオード１５の受光面ＪＳｆの形状に対応するように、レジストパターンＰＲを形成する。
【０２５５】
具体的には、溝ＴＲが形成された半導体基板１１の上面に、フォトレジスト膜（図示なし）を成膜しパターン加工した後に、リフロー処理を実施して熱変形させることで、レジストパターンＰＲを形成する。
【０２５６】
このとき、溝の底部において、フォトレジスト膜が残るように、レジストパターンＰＲを形成する。
【０２５７】
（ｂ）半導体基板１１の加工
つぎに、図３４（ｂ）に示すように、半導体基板１１を加工する。
【０２５８】
ここでは、レジストパターンＰＲをマスクとして用いて、エッチバック処理を実施することによって、半導体基板１１においてＮ型領域１３を形成する部分の上面が、曲面になるように加工する。
【０２５９】
具体的には、Ｏ２ガスを用いてエッチング処理を実施して、溝ＴＲの脇の半導体基板１１を露出させる。その後、ＣＦ４系ガスを添加し、シリコンとレジスト材料とのエッチングレートを近づけて、エッチング処理を継続する。これにより、半導体基板１１においてＮ型領域１３が形成される部分の上面を、曲面に加工する。
【０２６０】
（ｃ）レジストパターンＰＲの除去
つぎに、図３５（ｃ）に示すように、レジストパターンＰＲの除去を実施する。
【０２６１】
ここでは、上記の工程において、溝ＴＲの底部に残ったレジストパターンＰＲについて除去する。
【０２６２】
（ｄ）炭化シリコン層２５の形成
つぎに、図３５（ｄ）に示すように、炭化シリコン層２５を形成する。
【０２６３】
ここでは、第３の実施形態において、図２４（ｃ）で示した場合と同様にして、半導体基板１１において溝ＴＲが形成された裏面（上面）を被覆するように、炭化シリコン層２５を形成する。つまり、画素間素子分離領域４４が形成される溝ＴＲの内面、および、フォトダイオード１５のｎ型領域が形成される部分の上面を被覆するように、炭化シリコン層２５をエピタキシャル成長させて形成する。
【０２６４】
（ｅ）Ｐ型領域１４，画素間素子分離領域４４の形成
つぎに、図３６（ｅ）に示すように、Ｐ型領域１４、および、画素間素子分離領域４４を形成する。
【０２６５】
ここでは、第３の実施形態において、図２４（ｄ）で示した場合と同様にして、半導体基板１１においてＮ型領域１３を形成する部分の面であって、炭化シリコン層２５が被覆された面に、Ｐ型領域１４を形成する。
【０２６６】
そして、これと共に、半導体基板１１にて炭化シリコン層２５が被覆された溝ＴＲの内部に、画素間素子分離領域４４を形成する。
【０２６７】
本実施形態においては、エピタキシャル成長法によって、ホウ素（Ｂ）がドープされたシリコン半導体を成膜させることで、Ｐ型領域１４、および、画素間素子分離領域４４を形成する。
【０２６８】
（ｆ）反射防止膜ＨＴの形成
つぎに、図３６（ｆ）に示すように、反射防止膜ＨＴを形成する。
【０２６９】
ここでは、第３の実施形態において、図２５（ｅ）で示した場合と同様にして、半導体基板１１において、Ｐ型領域１４が設けられた面を被覆するように、反射防止膜ＨＴを形成する。
【０２７０】
これにより、半導体基板１１の曲面に沿うように、反射防止膜ＨＴの表面が凹凸になるように形成される。
【０２７１】
（ｇ）反射防止膜ＨＴの平坦化
つぎに、図３７（ｇ）に示すように、反射防止膜ＨＴの面を平坦化する。
【０２７２】
ここでは、ＣＭＰ処理やエッチバック処理の実施によって、反射防止膜ＨＴにおいて、半導体基板１１が位置する側とは反対側の凹凸面を、平坦化する。
【０２７３】
（ｈ）各部の形成
つぎに、各部を形成することで、図３３に示すように、固体撮像装置１を完成させる。
【０２７４】
ここでは、第３の実施形態の場合と同様にして、各部を形成する（図２５〜図２７参照）。
【０２７５】
［Ｃ］まとめ
以上のように、本実施形態においては、実施形態１と同様に、炭化シリコン層２５が、Ｐ型領域１４および画素間素子分離領域４４にて、ドープされたホウ素の拡散をバリアするように構成されている（図３３参照）。
【０２７６】
したがって、本実施形態では、各製造工程を経た後でも、フォトダイオード１５において、急峻なＰＮ接合を保持可能であり、飽和電荷量の拡大を実現できる。
【０２７７】
また、本実施形態では、Ｐ型領域１４と炭化シリコン層２５とＮ型領域１３とのそれぞれは、入射光Ｌが入射する面の中心が、周辺よりも当該入射光が入射する側において近くなるように形成されており、入射光Ｌを中心へ集光する。よって、受光感度を向上可能であるので、画像品質を向上させることができる。
【０２７８】
なお、本実施形態を構成する各部は、実施形態３と同様に、本発明の各部に相当する。
【０２７９】
［Ｄ］変形例
図３８は、本発明にかかる第６の実施形態の変形例６−１において、固体撮像装置の要部を示す図である。また、図３９は、本発明にかかる第６の実施形態の変形例６−２において、固体撮像装置の要部を示す図である。図３８，図３９は、図２０と同様に、画素Ｐの断面を示している。
【０２８０】
図３８，図３９に示すように、フォトダイオード１５の受光面ＪＳｆの形状が、ファセット面にを含むように形成しても良い。
【０２８１】
具体的には、図３８に示すように、フォトダイオード１５において、Ｐ型領域１４の上側の断面が、中央部分において入射光Ｌが入射する側に突き出る三角形状になるように形成しても良い。また、これと共に、フォトダイオード１５において、Ｎ型領域１３の上側の断面が、中央部分において、入射光Ｌが入射する側に突き出た三角形状になるように形成しても良い。
【０２８２】
また、図３９に示すように、フォトダイオード１５において、Ｐ型領域１４の上側の断面が、中央部分において入射光Ｌが入射する側に突き出る台形形状になるように形成しても良い。また、これと共に、フォトダイオード１５において、Ｎ型領域１３の上側の断面が、中央部分において、入射光Ｌが入射する側に突き出た台形形状になるように形成しても良い。
【０２８３】
これらの変形例においては、上記と同様に、リフロー処理の条件を適宜調整して、レジストパターンＰＲが、各受光面ＪＳｆの形状になるように、レジストパターンＰＲを設ける。そして、上記と同様に、そのレジストパターンＰＲをマスクとして用いて、エッチバック処理を実施することで、上記の形状を形成できる。
【０２８４】
＜７．その他＞
本発明の実施に際しては、上記した実施形態に限定されるものではなく、種々の変形例を採用することができる。
【０２８５】
たとえば、各部の導電型を逆にした場合においても、適用可能である。たとえば、ｎ型シリコンをエピタキシャル成長させる場合には、Ｂ２Ｈ６に代わって、ＰＨ３を添加する。
【０２８６】
その他、上記の各実施形態を、適宜、組み合わせても良い。
【０２８７】
また、上記においては、炭化シリコン層でホウ素（Ｂ）の拡散を防止する場合について示したが、これに限定されない。
シリコン・ゲルマニウム（ＳｉＧｅ）層を炭化シリコン層に代えて設けても良い。シリコン・ゲルマニウム（ＳｉＧｅ）層を用いた場合においても、ホウ素（Ｂ）の拡散を防止することができる。具体的には、ホウ素（Ｂ）が、ゲルマニウム（Ｇｅ）と結合して、Ｇｅ−Ｂ  Ｐａｉｒ構造を形成し、更に、Ｇｅ自体が拡散しにくいため、Ｂの拡散を抑制することができる（下記の参考文献参照）。
また、シリコン・ゲルマニウム（ＳｉＧｅ）層においては、Ｇｅ濃度が高いほど、Ｂの拡散防止効果が高いが、結晶欠陥が発生しやすい（下記の参考文献参照）。このため、シリコン・ゲルマニウム（ＳｉＧｅ）層については、たとえば、下記の条件で形成することが好適である。
［参考文献］
Ｎ．Ｍｏｒｉｙａ  ｅｔ．ａｌ．，”Ｂｏｒｏｎ  Ｄｉｆｆｕｓｉｏｎ  ｉｎ  Ｓｔｒａｉｎｄｅｄ  Ｓｉ１−ｘＧｅｘ  Ｅｐｉｔａｘｉｔｉａｌ  Ｌａｙｅｒｓ”，Ｐｈｙｓ．Ｒｅｖ．Ｌｅｔｔ．７１，８８３（１９９３）
［ＳｉＧｅ層の形成条件］
・原料ガス：ＳｉＨ４、Ｈ２、ＳｉＣｌ２Ｈ２、ＧｅＨ４
・基板温度：７５０℃
・圧力：１．３３ｋＰａ
・Ｇｅ濃度：２０ａｔｏｍ％
・膜厚：１０ｎｍ
【符号の説明】
【０２８８】
１…固体撮像装置、１１…半導体基板、１３…Ｎ型領域、１４…Ｐ型領域、１５…フォ
トダイオード、２１…第１炭化シリコン層、１２…Ｐ型埋め込み領域、２２…第１シリコン層、２３…第３炭化シリコン層、２４…第２シリコン層、４１，４２，４３，４４…画素間素子分離領域、５２…第２炭化シリコン層、５３…シリコン層（第２シリコン層）、１１１…配線層、１１１ｈ…配線、１１１ｚ…絶縁層
【図１】
0005569153.tif 000002
【図２】
0005569153.tif 000003
【図３】
0005569153.tif 000004
【図４】
0005569153.tif 000005
【図５】
0005569153.tif 000006
【図６】
0005569153.tif 000007
【図７】
0005569153.tif 000008
【図８】
0005569153.tif 000009
【図９】
0005569153.tif 000010
【図１０】
0005569153.tif 000011
【図１１】
0005569153.tif 000012
【図１２】
0005569153.tif 000013
【図１３】
0005569153.tif 000014
【図１４】
0005569153.tif 000015
【図１５】
0005569153.tif 000016
【図１６】
0005569153.tif 000017
【図１７】
0005569153.tif 000018
【図１８】
0005569153.tif 000019
【図１９】
0005569153.tif 000020
【図２０】
0005569153.tif 000021
【図２１】
0005569153.tif 000022
【図２２】
0005569153.tif 000023
【図２３】
0005569153.tif 000024
【図２４】
0005569153.tif 000025
【図２５】
0005569153.tif 000026
【図２６】
0005569153.tif 000027
【図２７】
0005569153.tif 000028
【図２８】
0005569153.tif 000029
【図２９】
0005569153.tif 000030
【図３０】
0005569153.tif 000031
【図３１】
0005569153.tif 000032
【図３２】
0005569153.tif 000033
【図３３】
0005569153.tif 000034
【図３４】
0005569153.tif 000035
【図３５】
0005569153.tif 000036
【図３６】
0005569153.tif 000037
【図３７】
0005569153.tif 000038
【図３８】
0005569153.tif 000039
【図３９】
0005569153.tif 000040