(57)【特許請求の範囲】
【請求項１】
縦続接続された複数のレジスタ回路からなる複数段のシフトレジスタであって、
前記各レジスタ回路は、
所定の基準電位の電圧と、前記基準電位より高い電位を有する第１の電圧と該第１の電圧より低い電位の第２の電圧とを交互に有する第１のクロック信号と、が印加され、前段の出力信号が入力信号として印加され、次段の出力信号がリセット信号として入力され、前記第１のクロック信号と前記入力信号と前記リセット信号とに基づく第１の信号を出力する保持回路と、
前記第１のクロック信号と前記基準電位の電圧と前記第１の信号とが印加され、前記第１のクロック信号と前記第１の信号とに基づく第２の信号を出力するインバータ回路と、
前記第１の信号と前記第２の信号とが印加され、該第１の信号と該第２の信号とに基づく信号を前記出力信号として出力する出力回路と、
を備え、
前記保持回路は、少なくとも、前記基準電位より高い電位を有する第３の電圧と、前記基準電位以上で前記第１の電圧より低い電位の第４の電圧とを有する信号を前記第１の信号として出力し、
前記インバータ回路は、前記第１のクロック信号の電圧レベルが前記第１の電圧であり、前記第１の信号の信号レベルが前記第３の電圧であるとき、前記第２の信号の信号レベルを前記基準電位に応じた電圧に変化させ、前記第１のクロック信号の電圧レベルが前記第１の電圧であり、前記第１の信号の信号レベルが前記第４の電圧であるとき、前記第２の信号の信号レベルを前記第１の電圧に応じた電圧に変化させる手段を有し、
前記保持回路は、第１の電流路と第１の制御端子を有し、前記第１の電流路の一端に前記第１のクロック信号が印加され、前記第１の制御端子に前記入力信号が印加され、前記第１の電流路の他端に前記第１の信号を出力する第１の薄膜トランジスタと、第２の電流路と第２の制御端子を有し、前記第２の電流路の一端が前記第１の薄膜トランジスタの前記第１の電流路の他端に接続され、前記第２の電流路の他端に前記基準電位の電圧が印加され、前記第２の制御端子に前記リセット信号が印加される第２の薄膜トランジスタと、第３の電流路と第３の制御端子を有し、前記第３の電流路の一端が前記第１の薄膜トランジスタの前記第１の電流路の他端に接続され、前記第３の電流路の他端に前記基準電位の電圧が印加され、前記第３の制御端子に前記第２の信号が印加され、該第２の信号の信号レベルが前記第１の電圧に応じた電圧であるときにオン状態となる第３の薄膜トランジスタと、を有し、
前記第１のクロック信号は、前記入力信号が印加される入力期間と前記リセット信号が入力されるリセット期間とにおいて前記第１の電圧に設定され、前記出力信号を出力する出力期間において前記第２の電圧に設定されることを特徴とするシフトレジスタ。
【請求項２】
前記インバータ回路は、
第４の電流路と第４の制御端子を有し、前記第４の電流路の一端に前記第１のクロック信号が印加され、前記第４の制御端子が前記第４の電流路の一端に接続された第４の薄膜トランジスタと、
第５の電流路と第５の制御端子を有し、前記第５の電流路の一端が前記第４の薄膜トランジスタの前記第４の電流路の他端に接続されて前記第２の信号を出力し、前記第５の電流路の他端に前記基準電位の電圧が印加され、前記第５の制御端子に前記第１の信号が印加される第５の薄膜トランジスタと、
を有することを特徴とする請求項１に記載のシフトレジスタ。
【請求項３】
前記インバータ回路は、更に、
第６の電流路と第６の制御端子を有し、前記第６の電流路の一端に前記第１のクロック信号が印加され、前記第６の制御端子に前記リセット信号が印加される第６の薄膜トランジスタと、
第７の電流路と第７の制御端子を有し、前記第７の電流路の一端が前記第６の薄膜トランジスタの前記第６の電流路の他端及び前記第５の薄膜トランジスタの前記第５の電流路の一端に接続され、前記第７の電流路の他端に前記基準電位の電圧が印加され、前記第７の制御端子に前記入力信号が印加される第７の薄膜トランジスタと、
を有することを特徴とする請求項２に記載のシフトレジスタ。
【請求項４】
前記出力回路は、前記出力信号を出力する出力端子を有し、
２つの電圧レベルを交互に有する第２のクロック信号と、前記基準電位の電圧と、が印加され、
前記第２のクロック信号は電圧レベルとして、前記基準電位より高い電位を有する第５の電圧と、前記基準電位以上で前記第５の電圧より低い電位の第６の電圧と、を有し、前記第１のクロック信号が前記第１の電圧である期間と前記第２のクロック信号が前記第５の電圧である期間とは重ならないタイミングに設定され、
前記第１の信号の信号レベルが前記第３の電圧であり、前記第２の信号の信号レベルが前記基準電位に応じた電圧であるとき、前記出力信号の信号レベルを前記第２のクロック信号の信号レベルに近づけ、
前記第１の信号の信号レベルが前記第４の電圧であり、前記第２の信号の信号レベルが前記第１の電圧に応じた電圧であるとき、前記出力信号の信号レベルを前記基準電位に応じた電圧にする手段を有することを特徴とする請求項１に記載のシフトレジスタ。
【請求項５】
前記出力回路は、第８の電流路と第８の制御端子を有し、前記第８の電流路の一端に前記第２のクロック信号が印加され、前記第８の電流路の他端が前記出力端子に接続され、前記第８の制御端子に前記第１の信号が印加される第８の薄膜トランジスタと、
第９の電流路と第９の制御端子を有し、前記第９の電流路の一端が前記第８の薄膜トランジスタの前記第８の電流路の他端に接続され、前記第９の電流路の他端に前記基準電位の電圧が印加され、前記第９の制御端子に前記第２の信号が印加される第９の薄膜トランジスタと、
一端が前記第８の薄膜トランジスタの前記第８の制御端子に接続され、他端が前記第８の薄膜トランジスタの前記第８の電流路の他端に接続された容量成分と、
を有することを特徴とする請求項４に記載のシフトレジスタ。
【請求項６】
前記保持回路は、前記入力信号が印加されたとき、前記第１のクロック信号の信号レベルに応じた電圧を前記第１の信号として出力し、前記リセット信号が印加されたとき、前記基準電位に応じた電圧を前記第１の信号として出力する手段と、
前記入力信号及び前記リセット信号が前記入力端子及び前記リセット端子に印加されていないとき、前記第１の信号の信号レベルをそれ以前の信号レベルに基づく電圧にする手段と、
を有することを特徴とする請求項１に記載のシフトレジスタ。
【請求項７】
マトリクス状に配置された複数の表示素子と、
所定の方向に並んだ前記表示素子を接続する複数の走査ラインと、
請求項１から請求項６までのいずれか１項に記載のシフトレジスタを含み、当該シフトレジスタに含まれる個々のレジスタ回路の出力端子が個々の前記走査ラインに接続された走査ドライバと、
を備えることを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタを用いたシフトレジスタおよびそのシフトレジスタを用いた表示装置に関する。
【背景技術】
【０００２】
液晶表示装置や有機ＥＬ（Ｅｌｅｃｔｒｏ−Ｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置は、表示パネルと走査ドライバと信号ドライバを含む。
表示パネル上には、表示素子がマトリクス状に配置されている。走査ラインは行方向に並んだ各表示素子を接続する。データラインは列方向に並んだ各表示素子を接続する。
走査ドライバは、各走査ラインに順次走査パルスを印加し、各走査ラインに接続された表示素子を順次選択する。信号ドライバは、各データラインに画像データに対応した信号電圧を印加して、選択されている表示素子に対して画像データを書き込む。
【０００３】
各表示素子はアモルファスシリコン（以下、ａ−Ｓｉという。）またはポリシリコン（以下、ｐ−Ｓｉという。）を用いた薄膜トランジスタ構造を有して形成される。
小型化とコスト低減のためには、走査ドライバと信号ドライバあるいはその何れか一方をａ−Ｓｉまたはｐ−Ｓｉを用いた薄膜トランジスタ（ＴＦＴ，Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）で、例えば表示素子と一体的に形成することが好ましい。更には、ａ−Ｓｉは、ｐ−Ｓｉより比較的低コストで形成することができため、コスト低減のためにはａ−ＳｉによるＴＦＴを用いることが好ましい。
ただし、ａ−Ｓｉは、ホールの移動度が極端に小さい。このため、ａ−ＳｉによるＴＦＴを用いる場合には、ｐチャネルＴＦＴを製造することは困難であり、ｎチャネルＴＦＴのみで回路を構成せざるを得ない。
【０００４】
走査ドライバは、走査ラインに順次走査パルスを印加するためにシフトレジスタを含む。そこで、ｎチャネルＴＦＴのみで構成できるシフトレジスタが提案されている（例えば、特許文献１と特許文献２参照）。
【０００５】
【特許文献１】特開２００１−５２４９４号公報
【特許文献２】特開２００６−１６４４７７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、ａ−Ｓｉ形ｎチャネルＴＦＴでは、ゲート電極に電圧を印加すると、しきい値電圧Ｖｔｈが徐々に変化する経時変化が比較的大きいことが知られている。
【０００７】
ゲート−ソース電極間またはゲート−ドレイン電極間に負の電圧が印加されると、しきい値電圧Ｖｔｈは徐々に減少する。すなわち、ゲート電極に印加される電圧がソース電極に印加される電圧よりも相対的に低い場合、またはゲート電極に印加される電圧がドレイン電極に印加される電圧よりも相対的に低い場合、しきい値電圧Ｖｔｈは徐々に減少する。しきい値電圧Ｖｔｈの減少は、リーク電流を増加させるため、好ましくない。
【０００８】
また、ドレイン電極とソース電極の間に電流が流れると、しきい値電圧Ｖｔｈは徐々に増加する。特に、ａ−Ｓｉ形ｎチャネルＴＦＴのドレイン電極とソース電極の間に大きな電流密度の電流が頻繁に流れると、そのａ−Ｓｉ形ｎチャネルＴＦＴのしきい値電圧Ｖｔｈは急速に増加する。しきい値電圧Ｖｔｈが大きくなると、ドレイン電極とソース電極の間を電流が流れにくくなり、回路の構造によっては誤動作するため、好ましくない。
【０００９】
このようにＴＦＴの特性が劣化して、しきい値電圧Ｖｔｈが変化すると、ＴＦＴを用いて構成されたシフトレジスタの動作が不安定となったり、誤動作を起こしたりすることがある。また、このようなシフトレジスタやそれを用いたドライバ回路の消費電力が増加することがある。
【００１０】
本発明は、所定の導電型の薄膜トランジスタのみで構成し、薄膜トランジスタが劣化しにくいシフトレジスタ、およびそれを用いた表示装置を提供することを目的とする。
【課題を解決するための手段】
【００１６】
請求項１に記載の発明は、縦続接続された複数のレジスタ回路からなる複数段のシフトレジスタであって、前記各レジスタ回路は、所定の基準電位の電圧と、前記基準電位より高い電位を有する第１の電圧と該第１の電圧より低い電位の第２の電圧とを交互に有する第１のクロック信号と、が印加され、前段の出力信号が入力信号として印加され、次段の出力信号がリセット信号として入力され、前記第１のクロック信号と前記入力信号と前記リセット信号とに基づく第１の信号を出力する保持回路と、前記第１のクロック信号と前記基準電位の電圧と前記第１の信号とが印加され、前記第１のクロック信号と前記第１の信号とに基づく第２の信号を出力するインバータ回路と、前記第１の信号と前記第２の信号とが印加され、該第１の信号と該第２の信号とに基づく信号を前記出力信号として出力する出力回路と、を備え、前記保持回路は、少なくとも、前記基準電位より高い電位を有する第３の電圧と、前記基準電位以上で前記第１の電圧より低い電位の第４の電圧とを有する信号を前記第１の信号として出力し、前記インバータ回路は、前記第１のクロック信号の電圧レベルが前記第１の電圧であり、前記第１の信号の信号レベルが前記第３の電圧であるとき、前記第２の信号の信号レベルを前記基準電位に応じた電圧に変化させ、前記第１のクロック信号の電圧レベルが前記第１の電圧であり、前記第１の信号の信号レベルが前記第４の電圧であるとき、前記第２の信号の信号レベルを前記第１の電圧に応じた電圧に変化させる手段を有し、前記保持回路は、第１の電流路と第１の制御端子を有し、前記第１の電流路の一端に前記第１のクロック信号が印加され、前記第１の制御端子に前記入力信号が印加され、前記第１の電流路の他端に前記第１の信号を出力する第１の薄膜トランジスタと、第２の電流路と第２の制御端子を有し、前記第２の電流路の一端が前記第１の薄膜トランジスタの前記第１の電流路の他端に接続され、前記第２の電流路の他端に前記基準電位の電圧が印加され、前記第２の制御端子に前記リセット信号が印加される第２の薄膜トランジスタと、第３の電流路と第３の制御端子を有し、前記第３の電流路の一端が前記第１の薄膜トランジスタの前記第１の電流路の他端に接続され、前記第３の電流路の他端に前記基準電位の電圧が印加され、前記第３の制御端子に前記第２の信号が印加され、該第２の信号の信号レベルが前記第１の電圧に応じた電圧であるときにオン状態となる第３の薄膜トランジスタと、を有し、前記第１のクロック信号は、前記入力信号が印加される入力期間と前記リセット信号が入力されるリセット期間とにおいて前記第１の電圧に設定され、前記出力信号を出力する出力期間において前記第２の電圧に設定されることを特徴とする。
【００１７】
請求項２に記載の発明は、請求項１に記載のシフトレジスタにおいて、前記インバータ回路は、第４の電流路と第４の制御端子を有し、前記第４の電流路の一端に前記第１のクロック信号が印加され、前記第４の制御端子が前記第４の電流路の一端に接続された第４の薄膜トランジスタと、第５の電流路と第５の制御端子を有し、前記第５の電流路の一端が前記第４の薄膜トランジスタの前記第４の電流路の他端に接続されて前記第２の信号を出力し、前記第５の電流路の他端に前記基準電位の電圧が印加され、前記第５の制御端子に前記第１の信号が印加される第５の薄膜トランジスタと、を有することを特徴とする。
請求項３に記載の発明は、請求項２に記載のシフトレジスタにおいて、前記インバータ回路は、更に、第６の電流路と第６の制御端子を有し、前記第６の電流路の一端に前記第１のクロック信号が印加され、前記第６の制御端子に前記リセット信号が印加される第６の薄膜トランジスタと、第７の電流路と第７の制御端子を有し、前記第７の電流路の一端が前記第６の薄膜トランジスタの前記第６の電流路の他端及び前記第５の薄膜トランジスタの前記第５の電流路の一端に接続され、前記第７の電流路の他端に前記基準電位の電圧が印加され、前記第７の制御端子に前記入力信号が印加される第７の薄膜トランジスタと、を有することを特徴とする。
【００１８】
請求項４に記載の発明は、請求項１に記載のシフトレジスタにおいて、前記出力回路は、前記出力信号を出力する出力端子を有し、２つの電圧レベルを交互に有する第２のクロック信号と、前記基準電位の電圧と、が印加され、前記第２のクロック信号は電圧レベルとして、前記基準電位より高い電位を有する第５の電圧と、前記基準電位以上で前記第５の電圧より低い電位の第６の電圧と、を有し、前記第１のクロック信号が前記第１の電圧である期間と前記第２のクロック信号が前記第５の電圧である期間とは重ならないタイミングに設定され、前記第１の信号の信号レベルが前記第３の電圧であり、前記第２の信号の信号レベルが前記基準電位に応じた電圧であるとき、前記出力信号の信号レベルを前記第２のクロック信号の信号レベルに近づけ、前記第１の信号の信号レベルが前記第４の電圧であり、前記第２の信号の信号レベルが前記第１の電圧に応じた電圧であるとき、前記出力信号の信号レベルを前記基準電位に応じた電圧にする手段を有することを特徴とする。
【００１９】
請求項５に記載の発明は、請求項４に記載のシフトレジスタにおいて、前記出力回路は、第８の電流路と第８の制御端子を有し、前記第８の電流路の一端に前記第２のクロック信号が印加され、前記第８の電流路の他端が前記出力端子に接続され、前記第８の制御端子に前記第１の信号が印加される第８の薄膜トランジスタと、第９の電流路と第９の制御端子を有し、前記第９の電流路の一端が前記第８の薄膜トランジスタの前記第８の電流路の他端に接続され、前記第９の電流路の他端に前記基準電位の電圧が印加され、前記第９の制御端子に前記第２の信号が印加される第９の薄膜トランジスタと、一端が前記第８の薄膜トランジスタの前記第８の制御端子に接続され、他端が前記第８の薄膜トランジスタの前記第８の電流路の他端に接続された容量成分と、を有することを特徴とする。
【００２０】
請求項６に記載の発明は、請求項１に記載のシフトレジスタにおいて、前記保持回路は、前記入力信号が印加されたとき、前記第１のクロック信号の信号レベルに応じた電圧を前記第１の信号として出力し、前記リセット信号が印加されたとき、前記基準電位に応じた電圧を前記第１の信号として出力する手段と、前記入力信号及び前記リセット信号が前記入力端子及び前記リセット端子に印加されていないとき、前記第１の信号の信号レベルをそれ以前の信号レベルに基づく電圧にする手段と、を有することを特徴とする。
【００２２】
また、請求項７に記載の発明に係わる表示装置は、マトリクス状に配置された複数の表示素子と、所定の方向に並んだ前記表示素子を接続する複数の走査ラインと、請求項１から請求項６までのいずれか１項に記載のシフトレジスタを含み、当該シフトレジスタに含まれる個々のレジスタ回路の出力端子が個々の前記走査ラインに接続された走査ドライバと、を備えることを特徴とする。
【発明の効果】
【００２３】
本発明によれば、所定の導電型の薄膜トランジスタのみで構成し、薄膜トランジスタが劣化しにくいシフトレジスタおよびそれを用いた表示装置を提供することができる。
【発明を実施するための最良の形態】
【００２４】
以下に、本発明の実施の形態に係るアクティブマトリクス駆動方式の液晶表示装置について説明する。
図１は、本発明の実施の形態に係る液晶表示装置の一例を示す図であり、図２は、走査ラインに順次印加される走査パルスを示す図である。アクティブマトリクス駆動方式の液晶表示装置１００は、図１に示すように、表示パネル１と、走査ドライバ２と、信号ドライバ３とを有している。
【００２５】
表示パネル１は、マトリクス状に配置された表示素子１０と、行方向に並んだ複数の走査ラインＬＳ１〜ＬＳｎと、列方向に並んだ複数のデータラインＬＤ１〜ＬＤｍとを有している。
【００２６】
表示素子１０は、データラインＬＤ１〜ＬＤｍと走査ラインＬＳ１〜ＬＳｎの交点の近傍に配置されている。
【００２７】
走査ドライバ２は、１画面分の画像データを表示素子１０に書き込むために、図２（Ａ）に示すように、まず走査ラインＬＳ１にｔｓの期間ハイレベル（例えば、＋１５Ｖ）となる走査パルスを印加する。この走査パルスによって走査ラインＬＳ１に接続された表示素子１０が選択される。次に、走査ドライバ２は、図２（Ｂ）に示すように、次のｔｓの期間ハイレベルとなる走査パルスを走査ラインＬＳ２に印加する。この走査パルスによって走査ラインＬＳ２に接続された表示素子１０が選択される。そして、走査ドライバ２は、図２（Ｃ）に示すように、更に次のｔｓの期間ハイレベルとなる走査パルスを走査ラインＬＳ３に印加する。この走査パルスによって走査ラインＬＳ３に接続された表示素子１０が選択される。
【００２８】
走査ドライバ２は、走査ラインＬＳ４から図２（Ｄ）に示す走査ラインＬＳ（ｎ−１）までｔｓの期間ハイレベルとなる走査パルスを順次印加し、走査ラインＬＳ４〜ＬＳ（ｎ−１）に接続された表示素子１０を順次選択する。走査ドライバ２は、最後に、図２（Ｅ）に示すように、ｔｓの期間ハイレベルとなる走査パルスを走査ラインＬＳｎに印加する。この走査パルスによって走査ラインＬＳｎに接続された表示素子１０が選択される。
【００２９】
信号ドライバ３は、データラインＬＤ１〜ＬＤｍに画像データに対応した信号電圧を印加する。走査パルスによって選択されている表示素子１０に信号電圧が印加されると、表示素子１０に画像データが書き込まれる。表示素子１０に書き込まれた画像データは、次の画面の画像データが書き込まれるまで記憶され、画像として表示パネル１に表示される。
【００３０】
なお、液晶表示装置１００は本発明の表示装置の一例であり、表示素子１０は本発明の表示素子の一例であり、走査ラインＬＳ１〜ＬＳｎは本発明の走査ラインの一例であり、走査ドライバ２は本発明の走査ドライバの一例である。
【００３１】
図３は、本発明の実施の形態に係るシフトレジスタの一例を示す図である。走査ドライバ２は、本発明の実施の形態に係るシフトレジスタ２００を含む。シフトレジスタ２００は、走査パルスを生成する。シフトレジスタ２００は、図３に示すように、走査ラインＬＳ１〜ＬＳｎにそれぞれ対応するｎ個のレジスタ回路４０によって構成される。
レジスタ回路４０は、入力端子ＩＮと、出力端子ＯＵＴと、リセット端子ＲＳＴと、クロック端子ＣＫｍと、クロック端子ＣＫｐと、ローレベル電源電圧端子Ｖｓｓとを有する。
【００３２】
ｎ個のレジスタ回路４０はカスケードに配置され、ｎ段のシフトレジスタ２００を構成する。１段目のレジスタ回路４０の入力端子ＩＮには、図示しない制御回路からハイレベル（例えば、＋１５Ｖ）の電源電圧Ｖｄｄ（以下、ハイレベル電源電圧という。）に等しいハイレベルのスタート信号が供給される。
または、走査ドライバ２を連続して駆動する場合には、１段目のレジスタ４０の入力端子ＩＮに、最初の画像の表示を開始するときにイニシャルパルスとしてハイレベルのスタート信号を供給する。そして、２枚目以降の画像を表示するときには、１段目のレジスタ回路４０の入力端子ＩＮに、スタート信号として最終段（ｎ段目）のレジスタ回路４０の出力端子ＯＵＴから出力される出力信号ＯＵＴ（ｎ）を供給しても良い。
【００３３】
１段目以外のｋ段目のレジスタ回路４０の入力端子ＩＮには、前段（ｋ−１）段目のレジスタ回路４０の出力端子ＯＵＴが接続される（ｋは１〜ｎの整数）。また、ｋ段目のレジスタ回路４０の出力端子ＯＵＴは対応する走査ラインＬＳｋに接続され、ｋ段目のレジスタ回路４０の出力信号ＯＵＴ（ｋ）が走査ラインＬＳｋに出力される。
クロック信号ＣＫ１とクロック信号ＣＫ２は２相クロック信号であり、方形波電圧出力回路４１はパルス信号のクロック信号ＣＫ１を出力する回路であり、方形波電圧出力回路４２はパルス信号のクロック信号ＣＫ２を出力する回路である。各レジスタ回路４０のクロック端子ＣＫｐとクロック端子ＣＫｍにはクロック信号ＣＫ１とクロック信号ＣＫ２が交互に印加される。
【００３４】
図４は、２相クロック信号の一例を示す図である。方形波電圧出力回路４１と方形波電圧出力回路４２から出力されるクロック信号ＣＫ１とクロック信号ＣＫ２は、図４に示すように、ハイレベル電源電圧Ｖｄｄに等しいハイレベルの電圧とローレベル（例えば、−１５Ｖ）の電源電圧Ｖｓｓ（以下、ローレベル電源電圧という。）に等しいローレベルの電圧を交互に繰り返す２相クロック信号である。デューティ比（ｔ１／ｔ０）は５０％より小さく、クロック信号ＣＫ１がハイレベルである期間とクロック信号ＣＫ２がハイレベルである期間は重ならない。
【００３５】
奇数段のレジスタ回路４０のクロック端子ＣＫｍとクロック端子ＣＫｐには、それぞれクロック信号ＣＫ１とクロック信号ＣＫ２が供給される。また、偶数段のレジスタ回路４０のクロック端子ＣＫｍとクロック端子ＣＫｐは、それぞれクロック信号ＣＫ２とクロック信号ＣＫ１が供給される。
【００３６】
ｎ段目（最終段）以外のｋ段目のレジスタ回路４０のリセット端子ＲＳＴには、後段（ｋ＋１段目）のレジスタ回路４０の出力端子ＯＵＴが接続されている。ｎ段目（最終段）のレジスタ回路４０のリセット端子ＲＳＴには、図示しない制御回路からリセット信号が供給される。または、（ｎ＋１）段目のレジスタ回路４０を追加して、ｎ段目のレジスタ回路４０のリセット端子ＲＳＴにその出力端子ＯＵＴを接続し、（ｎ＋１）段目のレジスタ回路４０の出力信号ＯＵＴ（ｎ＋１）を入力するようにしても良い。
【００３７】
ローレベル電源電圧端子Ｖｓｓには、ローレベル電源電圧Ｖｓｓが印加される。
【００３８】
なお、シフトレジスタ２００は本発明のシフトレジスタの一例である。
【００３９】
図５は、本発明の実施の形態に係るレジスタ回路の回路構成例を示す図である。本発明の実施の形態に係るレジスタ回路４０ａは、図５に示すように、保持回路５０ａと、出力回路７０ａとを有している。レジスタ回路４０ａは、図３に示したレジスタ回路４０の一例である。
【００４０】
保持回路５０ａは、電流路が直列に接続されたｎチャネルＴＦＴ５１ａとｎチャネルＴＦＴ５２を含む。ｎチャネルＴＦＴ５１ａは、ゲート電極と電流路の一端がそれぞれ入力端子ＩＮとクロック端子ＣＫｍに接続されている。ｎチャネルＴＦＴ５２は、ゲート電極がリセット端子ＲＳＴに接続され、電流路の一端がローレベル電源電圧端子Ｖｓｓに接続され、電流路の他端がｎチャネルＴＦＴ５１ａの電流路の他端に接続されている。ｎチャネルＴＦＴ５１ａの電流路の他端とｎチャネルＴＦＴ５２の電流路の他端は、ノードｎ１に接続されている。
【００４１】
図６は、保持回路の各部の電圧の一例を示す図である。ｎチャネルＴＦＴ５１ａは、入力端子ＩＮにハイレベルの入力信号が入力すると、オン状態となって電流路の一端と他端とが導通し、クロック端子ＣＫｍに印加される電圧をノードｎ１に印加する。保持回路５０ａでは、図６（Ａ）と（Ｂ）に示すように、クロック端子ＣＫｍにハイレベルの電圧が印加されているときにハイレベルの入力信号が入力する。このため、ノードｎ１にハイレベルの電圧が印加される。
ｎチャネルＴＦＴ５２は、リセット端子ＲＳＴにハイレベルのリセット信号が入力すると、オン状態となって電流路の一端と他端とが導通し、ローレベルの電圧をノードｎ１に印加する。
【００４２】
従って、保持回路５０ａは、図６（Ｂ）に示すように、入力端子ＩＮにハイレベルの入力信号が入力すると、図６（Ｄ）に示すように、ノードｎ１に保持されていたローレベルの電圧をハイレベルの電圧に変化させる。また、保持回路５０ａは図６（Ｃ）に示すように、リセット端子ＲＳＴにハイレベルのリセット信号が入力すると、図６（Ｄ）に示すように、ノードｎ１に保持されていたハイレベルの電圧をローレベルの電圧に変化させる。入力端子ＩＮにハイレベルの入力信号が入力せず、リセット端子ＲＳＴにハイレベルのリセット信号が入力しないとき、保持回路５０ａはノードｎ１の電圧のレベルを保持する。保持回路５０ａは、ノードｎ１に保持されている電圧を出力し、出力回路７０ａに供給する。
【００４３】
なお、図６（Ｄ）において、破線はノードｎ１がフローティング状態であり、実線はノードｎ１にハイレベルまたはローレベルの電圧が印加されていることを意味する。以下の図でも同様に破線はフローティング状態を示し、実線はハイレベルまたはローレベルの電圧が印加されていることを示す。
【００４４】
出力回路７０ａは、ｎチャネルＴＦＴ７１と、容量Ｃｃと、容量Ｃｏとを含む。ｎチャネルＴＦＴ７１は、ゲート電極がノードｎ１に接続され、電流路の一端がクロック端子ＣＫｐに接続され、電流路の他端がノードｎ２（出力端子ＯＵＴ）に接続されている。容量Ｃｃは、一端がノードｎ１に接続され、他端がノードｎ２（出力端子ＯＵＴ）に接続されている。容量Ｃｏは、一端がノードｎ２（出力端子ＯＵＴ）に接続され、他端が接地されている。
【００４５】
図７は、出力回路の各部の電圧の一例を示す図である。ｎチャネルＴＦＴ７１は、図７（Ａ）、（Ｂ）、（Ｃ）に示すように、ノードｎ１に保持されている電圧がハイレベルのとき、オン状態となって電流路の一端と他端が導通し、ノードｎ２（出力端子ＯＵＴ）の電圧のレベルをクロック端子ＣＫｐに印加される電圧のレベルと同一となるように変化させる。
【００４６】
容量Ｃｃと容量Ｃｏは、ノイズの影響を排除し、誤動作を防止するために設けられている。容量Ｃｃと容量Ｃｏが無くてもレジスタ回路４０ａは動作するが、容量Ｃｃと容量Ｃｏが無いと、ノイズの影響を受けて誤動作しやすくなる。
【００４７】
図８は、図３に示したように、複数のレジスタ回路４０ａをカスケードに配置し、シフトレジスタ２００を構成したときの１個のレジスタ回路４０ａの各部の電圧の一例を示す図である。
【００４８】
図８（Ａ）と図８（Ｂ）に示すように、クロック端子ＣＫｍとクロック端子ＣＫｐには、ハイレベルである期間が重ならない２相信号が供給される。
図８に示す期間ｔａは、入力期間である。入力期間では、図８（Ｂ）と図８（Ｃ）に示すように、クロック端子ＣＫｍにハイレベルの電圧が印加されているとき、入力端子ＩＮにハイレベルの入力信号が入力する。これにより、ｎチャネルＴＦＴ５１ａの電流路の一端と他端が導通し、図８（Ｅ）に示すように、ハイレベル電源電圧ＶｄｄよりもｎチャネルＴＦＴ５１ａのしきい値電圧Ｖｔｈだけ低下した電圧がノードｎ１に印加される。
入力期間中、ｎチャネルＴＦＴ７１は電流路の一端と他端が導通しているが、クロック端子ＣＫｐにローレベルの電圧が印加されているため、図８（Ｆ）に示すように、ノードｎ２（出力端子ＯＵＴ）の電圧はローレベルである。
【００４９】
図８に示す期間ｔｂは、出力期間である。出力期間には、クロック端子ＣＫｐにハイレベルの電圧が印加されるため、図８（Ｆ）に示すように、ノードｎ２（出力端子ＯＵＴ）の電圧がハイレベルになる。
出力期間中、図８（Ｃ）と図８（Ｄ）に示すように、入力信号とリセット信号はともにローレベルである。このため、ノードｎ１はフローティングとなっている。このとき、ノードｎ１の電圧は、図８（Ｅ）に示すように、チャージポンプと同様の原理によってハイレベル電源電圧Ｖｄｄを超えて上昇する。すなわち、ノードｎ１の電圧は、入力期間中にｎチャネルＴＦＴ７１のゲート−ドレイン電極間の浮遊容量や容量Ｃｃに蓄積された電荷により生じる電圧と、クロック端子ＣＫｐから供給される電圧の和となる。
このように、出力期間中、ｎチャネルＴＦＴ７１のゲート電極に印加される電圧はハイレベル電源電圧Ｖｄｄよりも高くなる。このため、ノードｎ２（出力端子ＯＵＴ）の電圧は、ｎチャネルＴＦＴ７１のしきい値電圧Ｖｔｈ分の低下の影響を受けることがなく、ハイレベル電源電圧Ｖｄｄまでフルスイングする。
【００５０】
図８に示す期間ｔｃは、リセット期間である。クロック端子ＣＫｍとクロック端子ＣＫｐにはクロック信号ＣＫ１とクロック信号ＣＫ２が供給されるが、図４に示すように、クロック信号ＣＫ１とクロック信号ＣＫ２は、ローレベルの電圧である期間がハイレベルの電圧である期間より長い。
図９は、出力期間ｔｂとリセット期間ｔｃを拡大した図である。図９（Ａ）に示すように、出力期間ｔｂに、クロック端子ＣＫｐに印加される電圧はローレベルとなる。しかし、図９（Ｅ）に示すように、リセット期間ｔｃにリセット信号が入力するまでノードｎ１の電圧はハイレベルのままである。このとき、ｎチャネルＴＦＴ７１の電流路の一端と他端は導通している。このため、矢印で示すようにノードｎ２（出力端子ＯＵＴ）の電圧はローレベルとなる。その後、図９（Ｄ）に示すように、リセット信号ＲＳＴが入力すると、ｎチャネルＴＦＴ５２の電流路の一端と他端が導通し、図９（Ｅ）に示すように、ノードｎ１の電圧はローレベルとなる。これにより、ｎチャネルＴＦＴ７１はオフとなり、電流路の一端と他端が非導通となってノードｎ２はフローティングとなる。ノードｎ２（出力端子ＯＵＴ）がフローティングである間、ノードｎ２（出力端子ＯＵＴ）はローレベルの電圧を保持する。
【００５１】
以下では、図８に示すように、入力期間ｔａと出力期間ｔｂとリセット期間ｔｃを合わせた期間を動作期間、それ以外の期間を非動作期間と呼ぶ。
【００５２】
ｎチャネルＴＦＴでは、一般に電流路の一端と他端のうち電圧の低い側がソース電極、電圧の高い側がドレイン電極と呼ばれる。
ここで、図８（Ｂ）と図８（Ｅ）に示すように、出力期間ｔｂを除くと、クロック端子ＣＫｍの電圧はノードｎ１の電圧より高いか、またはクロック端子ＣＫｍとノードｎ１の電圧は等しい。この場合、ｎチャネルＴＦＴ５１ａは、ノードｎ１に接続されている電流路の他端がソース電極であり、クロック端子ＣＫｍに接続されている電流路の一端がドレイン電極である。
一方、出力期間ｔｂでは、クロック端子ＣＫｍの電圧はノードｎ１の電圧より低い。この場合、ｎチャネルＴＦＴ５１ａは、ノードｎ１に接続されている電流路の他端がドレイン電極であり、クロック端子ＣＫｍに接続されている電流路の一端がソース電極である。
このように、ｎチャネルＴＦＴ５１ａは、電流路の一端と他端のうちいずれがソース電極であり、いずれがドレイン電極であるかが変化する。
【００５３】
図１０は、図５のレジスタ回路に含まれる保持回路に対する比較例としての保持回路を示す図である。
図１０に示す保持回路５０ｂは、ｎチャネルＴＦＴ５１ｂの電流路の一端にハイレベル電源電圧Ｖｄｄが供給される点が、図５の保持回路５０ａのｎチャネルＴＦＴ５１ａと異なる。ｎチャネルＴＦＴ５２は、保持回路５０ａと保持回路５０ｂで同一である。
図５における保持回路５０ａを保持回路５０ｂに置き変えたレジスタ回路４０も、レジスタ回路４０ａと同様に動作する。しかし、ｎチャネルＴＦＴ５１ａとｎチャネルＴＦＴ５１ｂは、しきい値電圧Ｖｔｈが劣化する程度が異なる。
【００５４】
表１は、ｎチャネルＴＦＴ５１ａとｎチャネルＴＦＴ５１ｂのゲート−ソース間電圧Ｖｇｓとゲート−ドレイン間電圧Ｖｇｄの一例を示す。
【００５５】
【表１】
0005433966.tif 000002
【００５６】
クロック端子ＣＫｍにハイレベル（例えば、＋１５Ｖ）の電圧が印加されるとき、保持回路５０ａに含まれるｎチャネルＴＦＴ５１ａと保持回路５０ｂに含まれるｎチャネルＴＦＴ５１ｂのゲート−ソース間電圧Ｖｇｓとゲート−ドレイン間電圧Ｖｇｄは同一である。
【００５７】
入力期間ｔａには、図８（Ｃ）に示すように、ｎチャネルＴＦＴ５１ａとｎチャネルＴＦＴ５１ｂのゲート電極（入力端子ＩＮ）にハイレベル（例えば、＋１５Ｖ）の入力信号が入力する。図８（Ｂ）に示すように、ドレイン電極（クロック端子ＣＫｍ）にはハイレベル（例えば、＋１５Ｖ）の電圧が印加される。ソース電極とドレイン電極間は導通し、図８（Ｅ）に示すように、ソース電極にはハイレベルからしきい値電圧Ｖｔｈだけ減少した電圧（例えば、＋１５Ｖ−Ｖｔｈ）が供給される。このとき、ノードｎ１に接続されている電流路の他端がソース電極であり、クロック端子ＣＫｍまたはハイレベル電源電圧Ｖｄｄに接続されている電流路の一端がドレイン電極である。従って、ゲート−ソース間電圧Ｖｇｓ＝Ｖｔｈ、ゲート−ドレイン間電圧Ｖｇｄ＝０Ｖとなる。
【００５８】
出力期間ｔｂには、図８（Ｃ）に示すように、ｎチャネルＴＦＴ５１ａとｎチャネルＴＦＴ５１ｂのゲート電極（入力端子ＩＮ）の電圧はローレベル（例えば、−１５Ｖ）である。このとき、図８（Ｅ）に示すように、ノードｎ１がフローティングとなるため、ノードｎ１の電圧は、図８（Ｅ）に示すように、ハイレベル電源電圧Ｖｄｄ（例えば、＋１５Ｖ）を超えて、例えば、約＋３９Ｖまで上昇する。このため、クロック端子ＣＫｍまたはハイレベル電源電圧Ｖｄｄに接続されている電流路の一端よりも、ノードｎ１に接続されている電流路の他端の電圧の方が高くなる。すなわち、ノードｎ１に接続されている電流路の他端がドレイン電極であり、クロック端子ＣＫｍまたはハイレベル電源電圧Ｖｄｄに接続されている電流路の一端がソース電極である。ｎチャネルＴＦＴ５１ａとｎチャネルＴＦＴ５１ｂのゲート−ドレイン間電圧Ｖｇｄは両方とも約−５４Ｖである。
一方、クロック端子ＣＫｍに接続されているｎチャネルＴＦＴ５１ａのソース電極には、図８（Ｂ）に示すように、−１５Ｖが印加される。しかし、ｎチャネルＴＦＴ５１ｂのソース電極には、＋１５Ｖ（ハイレベル電源電圧Ｖｄｄ）が印加される。このため、ｎチャネルＴＦＴ５１ａとｎチャネルＴＦＴ５１ｂのゲート−ソース間電圧Ｖｇｓは、それぞれ０Ｖと−３０Ｖであり、異なる。
【００５９】
リセット期間ｔｃには、図８（Ｃ）に示すように、ｎチャネルＴＦＴ５１ａとｎチャネルＴＦＴ５１ｂのゲート電極（入力端子ＩＮ）の電圧はローレベル（例えば、−１５Ｖ）である。一方、図８（Ｄ）に示すように、ｎチャネルＴＦＴ５２のゲート電極にはハイレベル（例えば、＋１５Ｖ）のリセット信号が入力する。このとき、ｎチャネルＴＦＴ５２が導通するため、図８（Ｅ）に示すように、ノードｎ１の電圧はローレベル（例えば、−１５Ｖ）となる。ｎチャネルＴＦＴ５１ａとｎチャネルＴＦＴ５１ｂは、ノードｎ１に接続されている電流路の他端がソース電極であり、クロック端子ＣＫｍまたはハイレベル電源電圧Ｖｄｄに接続されている電流路の一端がドレイン電極である。ｎチャネルＴＦＴ５１ａとｎチャネルＴＦＴ５１ｂのドレイン電極にはハイレベル（例えば、＋１５Ｖ）の電圧が供給される。このため、ゲート−ソース間電圧Ｖｇｓ＝０Ｖ、ゲート−ドレイン間電圧Ｖｇｄ＝−３０Ｖである。
【００６０】
非動作期間では、ｎチャネルＴＦＴ５１ｂはリセット期間と同じく、ゲート−ソース間電圧Ｖｇｓ＝０Ｖ、ゲート−ドレイン間電圧Ｖｇｄ＝−３０Ｖである。
ｎチャネルＴＦＴ５１ａもクロック端子ＣＫｍに印加される電圧がハイレベル（例えば、＋１５Ｖ）であるときはリセット期間と同じく、ゲート−ソース間電圧Ｖｇｓ＝０Ｖ、ゲート−ドレイン間電圧Ｖｇｄ＝−３０Ｖである。
一方、クロック端子ＣＫｍに印加される電圧がローレベル（例えば、−１５Ｖ）であるとき、ｎチャネルＴＦＴ５１ａのゲート−ソース間電圧Ｖｇｓ＝０Ｖ、ゲート−ドレイン間電圧Ｖｇｄ＝０Ｖである。
【００６１】
ゲート−ソース間電圧Ｖｇｓまたはゲート−ドレイン間電圧Ｖｇｄが負である間、ａ−ＳｉＴＦＴはしきい値電圧Ｖｔｈが減少し、劣化する。
上述したように、ｎチャネルＴＦＴ５１ａは、出力期間ｔｂのゲート−ソース間電圧Ｖｇｓが０Ｖであり、および非動作期間でＣＫｍ端子の電圧がローレベル（−１５Ｖ）であるときのゲート−ドレイン間電圧Ｖｇｄも０Ｖである。一方、ｎチャネルＴＦＴ５１ｂは、出力期間ｔｂのゲート−ソース間電圧Ｖｇｓが−３０Ｖであり、非動作期間も常にゲート−ドレイン間電圧Ｖｇｄが−３０Ｖである。
【００６２】
このため、保持回路５０ａのｎチャネルＴＦＴ５１ａは保持回路５０ｂのｎチャネルＴＦＴ５１ｂよりも劣化しにくい。ｎチャネルＴＦＴ５１ａまたはｎチャネルＴＦＴ５１ｂが劣化すると、リーク電流が増加するため、非動作期間にノードｎ１に電荷が蓄積し易くなる。電荷が蓄積すると、ノードｎ１の電位が上昇するため、レジスタ回路４０の動作が不安定になる。
しかも、保持回路５０ａのｎチャネルＴＦＴ５１ａは非動作期間でＣＫｍ端子の電圧がローレベル（例えば、−１５Ｖ）であるとき、ドレイン−ソース間電圧Ｖｄｓが０Ｖである。このとき、ｎチャネルＴＦＴ５１ａにはリーク電流が流れない。従って、ｎチャネルＴＦＴ５１ａは非動作期間のリーク電流がｎチャネルＴＦＴ５１ｂのリーク電流の概ね半分に減少する。
従って、保持回路５０ａを用いたレジスタ回路４０ａは、保持回路５０ｂを用いたレジスタ回路４０よりも長期間安定して動作し、消費電力が減少する。
【００６３】
なお、レジスタ回路４０ａは本発明のレジスタ回路の一例であり、保持回路５０ａは本発明の保持回路の一例であり、出力回路７０ａは本発明の出力回路の一例である。
【００６４】
図１１は、本発明の別の実施の形態に係るレジスタ回路の回路構成例を示す図であり、図１２は、図１１に示すレジスタ回路をカスケードに配置し、シフトレジスタを構成したときのレジスタ回路の各部の電圧の一例を示す図であり、図１３は、インバータ回路の各部の電圧の一例を示す図である。
レジスタ回路４０ｂは、保持回路５０ａと、インバータ回路６０ａと、出力回路７０ｂとを有している。レジスタ回路４０ｂは、インバータ回路６０ａが付加され、出力回路７０ｂがｎチャネルＴＦＴ７２を含む点で図５のレジスタ回路４０ａと異なる。図５と図１１の同じ構成要素には同じ符号が付されている。
【００６５】
出力回路７０ｂは、出力回路７０ａにｎチャネルＴＦＴ７２が付加されたものである。ｎチャネルＴＦＴ７２は、ゲート電極がインバータ回路６０ａのノードｎ３に接続され、電流路の一端がローレベル電源電圧端子Ｖｓｓに接続され、電流路の他端がノードｎ２（出力端子ＯＵＴ）に接続されている。
ｎチャネルＴＦＴ７２は、図１２（Ｇ）に示すように、非動作期間に電流路の一端と他端が導通し、ノードｎ２（出力端子ＯＵＴ）の電圧をローレベル電源電圧Ｖｓｓに固定する。非動作期間のノードｎ１の電圧は、図１２（Ｅ）に示すように、フローティングとなっているが、ノードｎ２の電位が安定しているため、容量Ｃｃを介してノードｎ１の電位も安定化する。
【００６６】
レジスタ回路４０ｂは、図１２（Ｃ）、（Ｄ）、（Ｇ）に示すように、レジスタ回路４０ａと異なり、非動作期間において入力信号、リセット信号および出力信号がローレベル電源電圧Ｖｓｓに固定されている。このため、レジスタ回路４０ｂは、非動作期間においてレジスタ回路４０ａよりもノイズに強く、ノイズによって誤動作することが少ない。
【００６７】
インバータ回路６０ａは、電流路が直列に接続されたｎチャネルＴＦＴ６１ａとｎチャネルＴＦＴ６２とを含む。ｎチャネルＴＦＴ６１ａは、ゲート電極と電流路の一端がクロック端子ＣＫｍに接続されている。ｎチャネルＴＦＴ６２は、ゲート電極がノードｎ１に接続され、電流路の一端がローレベル電源電圧端子Ｖｓｓに接続され、電流路の他端がｎチャネルＴＦＴ６１ａの他端に接続されている。ｎチャネルＴＦＴ６１ａの電流路の他端とｎチャネルＴＦＴ６２の電流路の他端はノードｎ３に接続されている。
【００６８】
インバータ回路６０ａは、ノードｎ１の電圧を反転してノードｎ３から出力する。
ｎチャネルＴＦＴ６１ａは、クロック端子ＣＫｍにハイレベルの電圧が印加されるとき、電流路の一端と他端が導通し、ノードｎ３にハイレベルの電圧を印加する。一方、ｎチャネルＴＦＴ６１ａは、クロック端子ＣＫｍにローレベルの電圧が印加されるとき、電流路の一端と他端が非導通となる。
【００６９】
ｎチャネルＴＦＴ６２は、図１３（Ｂ）に示すように、ノードｎ１の電圧がローレベルであるとき非導通となる。このとき、クロック端子ＣＫｍの電圧がハイレベルである間にｎチャネルＴＦＴ６１ａの電流路の一端と他端が導通するため、ノードｎ３は充電される。図１３（Ｃ）に示すように、クロック端子ＣＫｍの電圧がハイレベルである間、ノードｎ３の電圧はハイレベルとなる。一方、クロック端子ＣＫｍの電圧がローレベルである間、ノードｎ３はフローティングとなり、ハイレベルの電圧が保持される。
【００７０】
一方、ノードｎ１の電圧がハイレベルであるときｎチャネルＴＦＴ６２の電流路の一端と他端が導通し、ローレベル電源電圧Ｖｓｓがノードｎ３に印加される。
このとき、クロック端子ＣＫｍの電圧がローレベルである間、ｎチャネルＴＦＴ６１ａの電流路の一端と他端は非導通となるため、図１３（Ｃ）に示すように、ノードｎ３の電圧はローレベル電源電圧Ｖｓｓまでフルスイングする。
一方、クロック端子ＣＫｍの電圧がハイレベルである間は、ｎチャネルＴＦＴ６１ａが導通し、ｎチャネルＴＦＴ６１ａとｎチャネルＴＦＴ６２を通って貫通電流が流れる。このため、図１３（Ｃ）に示すように、ノードｎ３の電圧はローレベル電源電圧Ｖｓｓから上昇する。
【００７１】
レジスタ回路４０ｂが図３に示すようにシフトレジスタ２００を構成するとき、ノードｎ２（出力端子ＯＵＴ）の電圧がハイレベルになるのは、図１２（Ｇ）に示すように、出力期間ｔｂのみである。出力期間ｔｂ以外の期間は、ノードｎ２（出力端子ＯＵＴ）の電圧はローレベルである。すなわち、ｎチャネルＴＦＴ７２の電流路の一端と他端が非導通となってローレベル電源電圧Ｖｓｓを遮断しなければならないのは、出力期間ｔｂのみである。
ここで、出力期間ｔｂには、図１２（Ｂ）に示すように、クロック端子ＣＫｍの電圧はローレベルである。このため、ｎチャネルＴＦＴ６１ａの電流路の一端と他端は非導通である。従って、図１２（Ｆ）に示すように、ノードｎ３の電圧は出力期間ｔｂにローレベル電源電圧Ｖｓｓまでフルスイングする。
このように、レジスタ回路４０ｂが図３に示すようにシフトレジスタ２００を構成するとき、ｎチャネルＴＦＴ７２の電流路の一端と他端が非導通とならなければならない出力期間ｔｂには、ノードｎ３の電圧はローレベル電源電圧Ｖｓｓまでフルスイングする。
【００７２】
ａ−Ｓｉ形ｎチャネルＴＦＴは、ドレイン電極とソース電極の間に大きな電流密度の電流が流れると、しきい値電圧Ｖｔｈが急速に増加し、劣化する。ｎチャネルＴＦＴ６２が非導通となったときのノードｎ３の電圧は（ハイレベル電源電圧Ｖｄｄ−ｎチャネルＴＦＴ６１ａのしきい値電圧Ｖｔｈ）である。このため、ｎチャネルＴＦＴ６１ａのしきい値電圧Ｖｔｈが増加すると、ノードｎ１の電圧がローレベルとなってｎチャネルＴＦＴ６２の電流路の一端と他端が非導通となる期間、すなわち非動作期間においてノードｎ３の電圧がハイレベルから低下する。ノードｎ３の電圧がハイレベルから低下すると、出力回路７０ｂに含まれるｎチャネルＴＦＴ７２をオンとし、電流路の一端と他端を十分に導通させることが困難となる。このため、非動作期間においてノードｎ２（出力端子ＯＵＴ）の電圧をローレベルに保つことが困難となり、シフトレジスタ２００が誤動作するおそれがある。
【００７３】
図１１に示すインバータ回路６０ａは、出力期間ｔｂには、クロック端子ＣＫｍの電圧はローレベルであるため、ｎチャネルＴＦＴ６１ａが非導通となる。このため、ｎチャネルＴＦＴ６１ａのオン抵抗の大小に関係なく、ノードｎ３の電圧はローレベル電源電圧Ｖｓｓまでフルスイングする。従って、ｎチャネルＴＦＴ６１ａはチャネル幅を広くしてオン抵抗を小さくすることができる。
【００７４】
図１２（Ｂ）と（Ｅ）に示すように、入力期間ｔａには、クロック端子ＣＫｍの電圧とノードｎ１の電圧は両方ともハイレベルである。このとき、ｎチャネルＴＦＴ６１ａとｎチャネルＴＦＴ６２が両方とも導通し、貫通電流が流れる。しかし、ｎチャネルＴＦＴ６１ａのチャネル幅が広いと、電流路の一端と他端の間に流れる電流の電流密度は小さい。このため、しきい値電圧Ｖｔｈの増加は少なく、ｎチャネルＴＦＴ６１ａは劣化しにくい。
ｎチャネルＴＦＴ６１ａのオン抵抗が小さくなると、図１２（Ｆ）に示すように、入力期間ｔａにおいて、ノードｎ３の電圧が十分に小さなレベルまで下がらない。しかし、図１２（Ａ）と（Ｇ）に示すように、入力期間ｔａには出力回路７０ｂのクロック端子ＣＫｐに印加される電圧と出力信号ＯＵＴは両方ともローレベルである。ｎチャネルＴＦＴ７１の電流路の両端の電圧とｎチャネルＴＦＴ７２の電流路の両端の電圧が全てローレベルであるため、ノードｎ３の電圧が高くても問題は無い。
【００７５】
更に、非動作期間には、ｎチャネルＴＦＴ６２の電流路の一端と他端が非導通となるため、ノードｎ３の電圧は、（ハイレベル電圧−ｎチャネルＴＦＴ６１ａのしきい値電圧Ｖｔｈ）となる。インバータ回路６０ａでは、クロック端子ＣＫｍの電圧はハイレベルの電圧とローレベルの電圧を交互に繰り返す。クロック端子ＣＫｍの電圧はｎチャネルＴＦＴ６１ａのゲート電極に供給されるため、クロック端子ＣＫｍにローレベルの電圧が印加されているとき、ｎチャネルＴＦＴ６１ａのゲート電極（クロック端子ＣＫｍ）とドレイン電極（ノードｎ３）の間の電圧は、負の電圧（例えば、−２７Ｖ）となる。ゲート−ドレイン電極間に負の電圧が印加されると、しきい値電圧Ｖｔｈは徐々に減少する。
一方、上述したように、入力期間ｔａには、ｎチャネルＴＦＴ６１ａとｎチャネルＴＦＴ６２が両方とも導通し、貫通電流が流れる。このとき、ｎチャネルＴＦＴ６１ａのしきい値電圧Ｖｔｈは増加する。
【００７６】
このように、インバータ回路６０ａには、ｎチャネルＴＦＴ６１ａのしきい値電圧Ｖｔｈを増加させる期間と減少させる期間が存在する。
また、上述したように、ｎチャネルＴＦＴ６１ａはチャネル幅を広くし、電流路の一端と他端の間に流れる電流の電流密度を小さくすることができる。
これらの効果により、ｎチャネルＴＦＴ６１ａは、劣化しにくく、インバータ回路６０ａを用いるレジスタ回路４０ａは長期間安定して動作する。
【００７７】
更に、出力期間ｔｂにｎチャネルＴＦＴ６１ａとｎチャネルＴＦＴ６２を通って貫通電流が流れない。インバータ回路６０ａは出力期間ｔｂに貫通電流が流れない分だけ消費電力が減少する。
【００７８】
図１４は、本発明の別の実施の形態に係るレジスタ回路の第１の変形例を示す図である。
図１４に示すレジスタ回路４０ｃは、保持回路５０ｂと、インバータ回路６０ａと、出力回路７０ｂとを有している。レジスタ回路４０ｃは、図１１に示したレジスタ回路４０ｂの保持回路５０ａを、図１０に示した保持回路５０ｂに置き換えたものである。レジスタ回路４０ｃは、レジスタ回路４０ｂと同様に動作する。
【００７９】
図１５は、本発明の別の実施の形態に係るレジスタ回路の第２の変形例を示す図である。
図１５に示すレジスタ回路４０ｄは、保持回路５０ｃと、インバータ回路６０ａと、出力回路７０ｂとを有している。レジスタ回路４０ｄは、図１１に示したレジスタ回路４０ｂの保持回路５０ａを、保持回路５０ｃに置き換えたものである。
【００８０】
保持回路５０ｃは、ｎチャネルＴＦＴ５１ｃのゲートと電流路の一端が接続されている点が、図１１の保持回路５０ａのｎチャネルＴＦＴ５１ａと異なる。ｎチャネルＴＦＴ５２は、保持回路５０ａと保持回路５０ｃで同一である。
レジスタ回路４０ｄも、レジスタ回路４０ｂと同様に動作する。
【００８１】
なお、インバータ回路６０ａは本発明のインバータ回路の一例であり、出力回路７０ｂは本発明の出力回路の一例であり、レジスタ回路４０ｂとレジスタ回路４０ｃとレジスタ回路４０ｄは本発明のレジスタ回路の一例である。
【００８２】
図１６は、本発明の更に別の実施の形態に係るレジスタ回路の回路構成例を示す図である。
レジスタ回路４０ｅは、保持回路５０ｄと、インバータ回路６０ｂと、出力回路７０ｂとを有している。
レジスタ回路４０ｅは、保持回路５０ｄがｎチャネルＴＦＴ５３を含み、インバータ回路６０ｂがｎチャネルＴＦＴ６３とｎチャネルＴＦＴ６４を含む点で図１１のレジスタ回路４０ｂと異なる。図１１と図１６の同じ構成要素には同じ符号が付されている。
【００８３】
保持回路５０ｄは、保持回路５０ａにｎチャネルＴＦＴ５３が付加されたものである。ｎチャネルＴＦＴ５３は、ゲート電極がインバータ回路６０ｂのノードｎ３に接続され、電流路の一端がローレベル電源電圧端子Ｖｓｓに接続され、電流路の他端がノードｎ１に接続されている。
ｎチャネルＴＦＴ５３は、非動作期間のノードｎ１の電圧をローレベル電源電圧Ｖｓｓに固定する。非動作期間のノードｎ１の電圧が安定化するため、ノイズに強くなり、出力回路７０ｂに含まれる容量Ｃｃを小さくすることができる。
なお、保持回路５０ｄは、保持回路５０ｂまたは保持回路５０ｃにｎチャネルＴＦＴ５３を付加した構成としても良い。
【００８４】
インバータ回路６０ｂは、インバータ回路６０ａにｎチャネルＴＦＴ６３とｎチャネルＴＦＴ６４が付加されたものである。
ｎチャネルＴＦＴ６３は、ゲート電極がリセット端子ＲＳＴに接続され、電流路の一端がクロック端子ＣＫｍに接続され、電流路の他端がノードｎ３に接続されている。ｎチャネルＴＦＴ６４は、ゲート電極が入力端子ＩＮに接続され、電流路の一端がローレベル電源電圧端子Ｖｓｓに接続され、電流路の他端がノードｎ３に接続されている。
【００８５】
ハイレベルのリセット信号が入力すると、ｎチャネルＴＦＴ６３の電流路の一端と他端が導通する。ハイレベルのリセット信号は、図１２（ｂ）と図１２（ｃ）に示すように、クロック端子ＣＫｍに印加される電圧がハイレベルのとき入力する。従って、リセット信号が入力すると、ノードｎ３にハイレベルの電圧が印加される。ノードｎ３の電圧がハイレベルになると、出力回路７０ｂのｎチャネルＴＦＴ７２の電流路の一端と他端が導通し、ノードｎ２（出力端子ＯＵＴ）の電圧をハイレベルからローレベルに変化させる。また、ノードｎ３の電圧がハイレベルになると、ｎチャネルＴＦＴ５３の電流路の一端と他端が導通し、ノードｎ１の電圧をハイレベルからローレベルに変化させる。
【００８６】
このように、ｎチャネルＴＦＴ６３は出力信号ＯＵＴの立ち下がりを早め、ノードｎ１を非動作状態の電圧に早期に変化させるために設けられている。
ｎチャネルＴＦＴ６３は、保持回路５０ａに含まれるｎチャネルＴＦＴ５１ａと同様の理由により、しきい値電圧Ｖｔｈの減少が抑えられ、劣化しにくい。
【００８７】
ハイレベルの入力信号が入力すると、ｎチャネルＴＦＴ６４の電流路の一端と他端が導通し、ノードｎ３の電圧を早期にハイレベルからローレベルに変化させる。ノードｎ３の電圧がローレベルになると、保持回路５０ｄに含まれるｎチャネルＴＦＴ５３と出力回路７０ｂに含まれるｎチャネルＴＦＴ７２がオフとなる。ｎチャネルＴＦＴ６４は、入力期間ｔａにおいてノードｎ３の電圧を早期にローレベルに変化させるために設けられている。
【００８８】
なお、保持回路５０ｄは本発明の保持回路の一例であり、インバータ回路６０ｂは本発明のインバータ回路の一例であり、レジスタ回路４０ｅは本発明のレジスタ回路の一例である。
【００８９】
上記実施形態では、ｎチャネルＴＦＴで構成される回路について説明したが、本発明はｐチャネルＴＦＴで構成される回路についても同様に適用することができる。また、ＴＦＴ以外の構造の電界効果トランジスタで構成される回路についても同様に適用することができる。
【００９０】
また、上記実施形態では、アクティブマトリクス駆動方式の液晶表示装置１００について説明したが、本発明はパッシブマトリクス駆動方式の液晶表示装置についても同様に適用することができる。また、本発明は有機ＥＬ表示装置についても同様に適用することができる。更には、表示装置に限るものではなく、アモルファスシリコンやポリシリコンで形成されたＴＦＴを用いたシフトレジスタを備えるものであればよく、例えば、アモルファスシリコンやポリシリコンによるＴＦＴと同等の構造を有して構成される複数の受光素子が配設された撮像素子に対しても同様に適用することができる。
【００９１】
以上説明したように、本発明によれば、アモルファスシリコンやポリシリコンで形成されたＴＦＴを劣化しにくくすることができる。このため、アモルファスシリコンやポリシリコンで形成されたＴＦＴを用いたシフトレジスタの動作を長期間安定させることができ、そのシフトレジスタを用いた液晶表示装置や有機ＥＬ表示装置の信頼性と寿命を向上させることができる。
【００９２】
また、アモルファスシリコンやポリシリコンで形成されたＴＦＴを用いたシフトレジスタの消費電力を低減することができる。更に、アモルファスシリコンやポリシリコンで形成されたＴＦＴに限らず、それ以外の電界効果トランジスタを用いて構成されたシフトレジスタに本発明を適用しても、そのシフトレジスタの消費電力を低減することができる。
【００９３】
また、本発明によれば、ハイレベル電源電圧Ｖｄｄのための配線が不要となるため、シフトレジスタの面積を削減することができる。
【００９４】
以上、本発明の実施形態について説明したが、設計上の都合やその他の要因によって必要となる様々な修正や組み合わせは、請求項に記載されている発明や発明の実施形態に記載されている具体例に対応する発明の範囲に含まれると理解されるべきである。
【図面の簡単な説明】
【００９５】
【図１】本発明の実施の形態に係る液晶表示装置の一例を示す図である。
【図２】走査ラインに順次印加される走査パルスを示す図である。
【図３】本発明の実施の形態に係るシフトレジスタの一例を示す図である。
【図４】２相クロック信号の一例を示す図である。
【図５】本発明の実施の形態に係るレジスタ回路の回路構成例を示す図である。
【図６】保持回路の各部の電圧の一例を示す図である。
【図７】出力回路の各部の電圧の一例を示す図である。
【図８】図５に示すレジスタ回路をカスケードに配置し、シフトレジスタを構成したときのレジスタ回路の各部の電圧の一例を示す図である。
【図９】図８の出力期間とリセット期間を拡大した図である。
【図１０】図５のレジスタ回路に含まれる保持回路に対する比較例としての保持回路を示す図である。
【図１１】本発明の別の実施の形態に係るレジスタ回路の回路構成例を示す図である。
【図１２】図１１に示すレジスタ回路をカスケードに配置し、シフトレジスタを構成したときのレジスタ回路の各部の電圧の一例を示す図である。
【図１３】インバータ回路の各部の電圧の一例を示す図である。
【図１４】本発明の別の実施の形態に係るレジスタ回路の第１の変形例を示す図である。
【図１５】本発明の別の実施の形態に係るレジスタ回路の第２の変形例を示す図である。
【図１６】本発明の更に別の実施の形態に係るレジスタ回路の回路構成例を示す図である。
【符号の説明】
【００９６】
２…走査ドライバ
１０…表示素子
５１ａ、５２、６１ａ、６２、６３、７１、７２…ｎチャネルＴＦＴ
４０ａ、４０ｂ、４０ｃ、４０ｄ、４０ｅ…レジスタ回路
５０ａ、５０ｂ、５０ｃ、５０ｄ…保持回路
６０ａ、６０ｂ…インバータ回路
７０ａ、７０ｂ…出力回路
１００…液晶表示装置
２００…シフトレジスタ
ＬＳ１〜ＬＳｎ…走査ライン
【図１】
0005433966.tif 000003
【図２】
0005433966.tif 000004
【図３】
0005433966.tif 000005
【図４】
0005433966.tif 000006
【図５】
0005433966.tif 000007
【図６】
0005433966.tif 000008
【図７】
0005433966.tif 000009
【図８】
0005433966.tif 000010
【図９】
0005433966.tif 000011
【図１０】
0005433966.tif 000012
【図１１】
0005433966.tif 000013
【図１２】
0005433966.tif 000014
【図１３】
0005433966.tif 000015
【図１４】
0005433966.tif 000016
【図１５】
0005433966.tif 000017
【図１６】
0005433966.tif 000018