(57)【特許請求の範囲】
【請求項１】
互いに並列に配列された複数のトランジスタと、これらのトランジスタを構成するオーミック金属からなる複数のドレイン電極、前記オーミック金属からなる複数のソース電極および複数のゲート電極をそれぞれ電気的に接続するドレイン電極接続部、ソース電極接続部およびゲート電極接続部と、がそれぞれ化合物半導体基板上に形成され、前記ドレイン電極接続部および前記ゲート電極接続部のうち、少なくとも一方が複数に分割されるとともに、分割された電極接続部は、これらの間に形成された抵抗体によって相互に電気的に接続された半導体装置の製造方法であって、
前記分割された電極接続部の間となる位置に、それぞれ帯状の前記抵抗体を形成する工程と、
この抵抗体の両端の表面上に、それぞれ前記抵抗体を保護する、前記オーミック金属からなる保護パターンを形成する工程と、
前記複数のトランジスタ、各前記電極接続部、前記抵抗体、および前記保護パターンがそれぞれ形成された前記化合物半導体基板上に前記保護膜を形成する工程と、
前記保護パターン上および、前記各電極接続部上に形成された前記保護膜をエッチングにより除去する工程と、
分割されない前記電極接続部上に第１の電極パッドを形成するともに、前記分割された電極接続部上には、前記分割された電極接続部に隣接する前記保護パターンに接触するように複数の第２の電極パッドを形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項２】
前記保護パターンを形成する工程は、さらに前記複数のドレイン電極または前記複数のソース電極を形成する工程を含み、前記保護パターンは、前記複数のドレイン電極または前記複数のソース電極と同時に形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記抵抗体は、シリサイド化された金属珪素化物若しくは窒化タンタルからなり、前記保護膜は、窒化珪素若しくは酸化珪素からなることを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
化合物半導体基板上に、互いに並列に配列された複数のトランジスタと、これらのトランジスタを構成するオーミック金属からなる複数のドレイン電極、前記オーミック金属からなる複数のソース電極および複数のゲート電極をそれぞれ電気的に接続するドレイン電極接続部、ソース電極接続部およびゲート電極接続部と、がそれぞれ形成され、前記ドレイン電極接続部および前記ゲート電極接続部のうち、少なくとも一方が複数に分割された半導体装置であって、
前記複数に分割された電極接続部の間に形成された帯状の抵抗体と、
この抵抗体の両端の表面上に形成され、それぞれ前記抵抗体を保護する、前記オーミック金属からなる保護パターンと、
各前記電極接続部上および、前記保護パターン上が露出するように前記化合物半導体基板上に形成された保護膜と、
分割されない前記電極接続部上に形成された第１の電極パッドと、
前記分割された電極接続部上に、前記分割された電極接続部に隣接する前記保護パターンに接触するように形成された複数の第２の電極パッドと、
を具備することを特徴とする半導体装置。
【請求項５】
前記抵抗体は、シリサイド化された金属珪素化物若しくは窒化タンタルからなり、前記保護膜は、窒化珪素若しくは酸化珪素からなることを特徴とする請求項４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基板上に複数のトランジスタが並列に形成された半導体装置の製造方法および、この方法によって製造された半導体装置に関する。
【背景技術】
【０００２】
高利得が可能な従来の半導体装置は、ＧａＮ、ＧａＡｓ等の化合物半導体基板上に複数の電界効果トランジスタ（以下、ＦＥＴと称す）が並列に設けられた構成である。この半導体装置において、各ＦＥＴを構成する各電極（ドレイン電極、ソース電極、ゲート電極）は、これらの複数の各電極をそれぞれ接続する電極接続部（ドレイン電極接続部、ソース電極接続部、ゲート電極接続部）に電気的に接続されている。また、ＦＥＴが形成された化合物半導体基板上には、各電極接続部がそれぞれ露出するように窒化珪素（ＳｉＮ）等の保護膜が形成されている。そして、この露出された各電極接続部上には、それぞれ電極パッド（ドレインパッド、ソースパッド、ゲートパッド）が形成されている。
【０００３】
このような半導体装置に高周波信号が入力されると、装置内においてループ発振が生じ、所望の周波数以外の周波数の信号が増幅されるといった不具合が生じる。ここで、ループ発振とは、装置内において電気的に閉じられた経路に、この経路の長さに応じた周波数の定在波が生じる現象である。
【０００４】
そこで、従来は、ゲート電極接続部を複数に分割するとともに、これらのゲート電極接続部の間に帯状の抵抗体を形成し、ゲートパッドは、ゲート電極接続部と抵抗体の一方の端部表面とを接続するように形成していた。（特許文献１、２等参照）。
【０００５】
上述の構成において、ゲート電極接続部を複数に分割することにより、装置内において電気的に閉じられた経路の長さが短くなるため、定在波の発生が抑制され、ループ発振が抑制される。
【０００６】
さらに、上述の構成において、ゲートパッド間に電位差が生じた場合であっても、ゲートパッド間の電位差を小さくするように抵抗体に電流が流れるため、各ＦＥＴを均一に動作させることができる。
【０００７】
なお、抵抗体は、例えばシリサイド化された金属珪化物からなる。これは、シリサイド化された金属珪化物が、上述の化合物半導体基板と反応し難く、かつ、長さがμｍレベル、厚さが数十ｎｍ程度のサイズで１〜１０００Ω程度の広範囲な抵抗を任意に形成可能な材料であるために利用されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平４−４５５４７号公報
【特許文献２】特開２００１−２７４４１５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
上述の半導体装置において、ゲートパッドは、以下のように形成される。すなわち、まず、複数のＦＥＴ、各電極接続部および、帯状の抵抗体が形成された化合物半導体基板上に保護膜を形成する。つぎに、抵抗体の両端部上および各電極接続部上の保護膜を、ＣＦ４ガス等のフッ素化合物系のガスを用いてドライエッチングすることにより除去する。そして、保護膜を除去することにより表面に露出したドレイン電極接続部およびソース電極接続部上にドレインパッドおよびソースパッドが形成されるとともに、抵抗体とゲート電極接続部とが電気的に接続されるように、ゲートパッドが形成される。
【００１０】
しかし、保護膜を除去するドライエッチング工程においては、Ｓｉ系の材料により形成された保護膜のエッチングに好適なエッチングガスが用いられる。従って、このエッチング工程において、同じくＳｉ系の材料により形成された抵抗体もエッチングされる。従って、ゲートパッドと抵抗体とが良好に接触しないといった問題がある。
【００１１】
すなわち、エッチングガスが抵抗体の中央部上に残される保護膜の下にまで入りこむため、保護膜下の抵抗体もエッチングされる。その結果、ゲートパッドと抵抗体とが接触せず、ゲート電極接続部が抵抗体により接続されないといった問題がある。また、保護膜下の抵抗体はエッチングされなかった場合であっても、ゲートパッドは、抵抗体の側面のみにおいて接触するため、接触面積が非常に小さく、この部分が等価的に大きな抵抗となり、抵抗体としての機能が十分に発揮されないといった問題がある。
【００１２】
そこで、本発明は、複数に分割された電極接続部とこれらの電極接続部の間に形成された抵抗体とが、電極パッドにより良好に接続される半導体装置の製造方法および半導体装置を提供することにある。
【課題を解決するための手段】
【００１３】
本発明による半導体装置の製造方法は、互いに並列に配列された複数のトランジスタと、これらのトランジスタを構成するオーミック金属からなる複数のドレイン電極、前記オーミック金属からなる複数のソース電極および複数のゲート電極をそれぞれ電気的に接続するドレイン電極接続部、ソース電極接続部およびゲート電極接続部と、がそれぞれ化合物半導体基板上に形成され、前記ドレイン電極接続部および前記ゲート電極接続部のうち、少なくとも一方が複数に分割されるとともに、分割された電極接続部は、これらの間に形成された抵抗体によって相互に電気的に接続された半導体装置の製造方法であって、前記分割された電極接続部の間となる位置に、それぞれ帯状の前記抵抗体を形成する工程と、この抵抗体の両端の表面上に、それぞれ前記抵抗体を保護する、前記オーミック金属からなる保護パターンを形成する工程と、前記複数のトランジスタ、各前記電極接続部、前記抵抗体、および前記保護パターンがそれぞれ形成された前記化合物半導体基板上に前記保護膜を形成する工程と、前記保護パターン上および、前記各電極接続部上に形成された前記保護膜をエッチングにより除去する工程と、分割されない前記電極接続部上に第１の電極パッドを形成するともに、前記分割された電極接続部上には、前記分割された電極接続部に隣接する前記保護パターンに接触するように複数の第２の電極パッドを形成する工程と、を具備することを特徴とする方法である。
【００１４】
また、本発明による半導体装置は、化合物半導体基板上に、互いに並列に配列された複数のトランジスタと、これらのトランジスタを構成するオーミック金属からなる複数のドレイン電極、前記オーミック金属からなる複数のソース電極および複数のゲート電極をそれぞれ電気的に接続するドレイン電極接続部、ソース電極接続部およびゲート電極接続部と、がそれぞれ形成され、前記ドレイン電極接続部および前記ゲート電極接続部のうち、少なくとも一方が複数に分割された半導体装置であって、前記複数に分割された電極接続部の間に形成された帯状の抵抗体と、この抵抗体の両端の表面上に形成され、それぞれ前記抵抗体を保護する、前記オーミック金属からなる保護パターンと、各前記電極接続部上および、前記保護パターン上が露出するように前記化合物半導体基板上に形成された保護膜と、分割されない前記電極接続部上に形成された第１の電極パッドと、前記分割された電極接続部上に、前記分割された電極接続部に隣接する前記保護パターンに接触するように形成された複数の第２の電極パッドと、を具備することを特徴とするものである。
【発明の効果】
【００１５】
本発明によれば、複数に分割された電極接続部とこれらの電極接続部の間に形成された抵抗体とが、電極パッドにより良好に接続される半導体装置の製造方法および半導体装置を提供することができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の実施形態の半導体装置を示す上面図。
【図２】図１の一点鎖線Ａ−Ａ´に沿って示す断面図。
【図３】本実施形態の半導体装置の製造方法を、図１の一点鎖線Ａ−Ａ´に沿って示す断面図である。
【図４】本実施形態の半導体装置の製造方法を、図１の一点鎖線Ａ−Ａ´に沿って示す断面図である。
【図５】本実施形態の半導体装置の製造方法を、図１の一点鎖線Ａ−Ａ´に沿って示す断面図である。
【図６】本実施形態の半導体装置の製造方法を、図１の一点鎖線Ａ−Ａ´に沿って示す断面図である。
【図７】本実施形態の半導体装置の製造方法を、図１の一点鎖線Ａ−Ａ´に沿って示す断面図である。
【図８】本発明の第１の変形例に係る半導体装置を示す上面図。
【図９】本発明の第２の変形例に係る半導体装置を示す上面図。
【図１０】本発明の第３の変形例に係る半導体装置を、図１の一点鎖線Ａ−Ａ´に沿って示す断面図。
【発明を実施するための形態】
【００１７】
以下に、本発明の実施形態に係る半導体装置について、図面を参照して詳細に説明する。図１は、本実施形態の半導体装置を示す上面図である。図１に示すように、本実施形態の半導体装置は、化合物半導体基板１１上に、複数のトランジスタとして、例えば複数の電界効果トランジスタ１２（以下、ＦＥＴ１２と称す）が並列に配列形成されたものである。なお、化合物半導体基板１１は、例えばＧａＡｓ基板、若しくはＧａＮ基板等の高周波特性に優れた材料により形成された基板である。
【００１８】
各ＦＥＴ１２は、それぞれ互いに平行なドレイン電極１３、ソース電極１４およびゲート電極１５を備えており、ドレイン電極１３とソース電極１４との間にゲート電極１５が形成されている。これらの各電極１３、１４、１５は、それぞれ、化合物半導体基板１１に帯状に形成された素子領域１６上を横切るように形成されている。なお、素子領域１６とは、例えばＦＥＴ１２が所望の動作をするように適宜形成された領域である。
【００１９】
ここで、例えば図１に示されるＦＥＴ１２に着目する。このとき、このＦＥＴ１２と、これに隣接する左側のＦＥＴ１２とは、互いのソース電極１４を共有するように形成されている。さらに、図１に示されるＦＥＴ１２と、これに隣接する右側のＦＥＴ１２とは、互いのドレイン電極１３を共有するように形成されている。このように、複数のＦＥＴ１２は、隣接するＦＥＴと互いにソース電極１４若しくはドレイン電極１３を共有するように配列されている。なお、ドレイン電極１３およびソース電極１４は、例えば、ＡｕＧｅ等のオーミック金属により形成されている。また、ゲート電極１５は、例えば、Ｔｉ、Ｐｔ、Ａｕがこの順で積層されたショットキー金属により形成されている。
【００２０】
上述の複数のドレイン電極１３は、化合物半導体基板１１上に形成されたドレイン電極接続部１７に接続されている。同様に、複数のソース電極１４は、化合物半導体基板１１上に形成されたソース電極接続部１８に接続されている。また、複数のゲート電極１５は、化合物半導体基板１１上に形成されたゲートバスライン１９に接続されている。このゲートバスライン１９は、複数の引き出しライン２０を介してゲート電極接続部２１に接続されている。このように複数のゲート電極１５は、ゲート電極接続部２１に電気的に接続されている。なお、ドレイン電極接続部１７は、複数のドレイン電極１３と一体的に形成されたものである。同様に、ソース電極接続部１８は、複数のソース電極１４と一体的に形成されたものである。また、ゲート電極接続部２１は、複数のゲート電極１５、ゲートバスライン１９および複数の引き出しライン２０と一体的に形成されたものである。
【００２１】
ドレイン電極接続部１７、ソース電極接続部１８、ゲートバスライン１９、複数の引き出しライン２０および、ゲート電極接続部２１は、それぞれ化合物半導体基板１１上における素子領域１６外に形成されている。このうち、ドレイン電極接続部１７は、素子領域１６の長手方向に沿って形成されている。また、ソース電極接続部１８は、素子領域１６を間に介してドレイン電極接続部１７に対向する位置に、素子領域１６の長手方向に沿って形成されている。さらに、ゲートバスライン１９は、ソース電極接続部１８と素子領域１６との間の位置に、素子領域１６の長手方向に沿って形成されており、ゲート電極接続部２１は、ソース電極接続部１８を間に介してゲートバスライン１９に対向する位置に、素子領域１６の長手方向に沿って形成されている。そして、複数の引き出しライン２０は、ゲートバスライン１９とゲート電極接続部２１との間に、これらの長手方向に対して垂直方向に形成されており、これらの引き出しライン２０により、ゲートバスライン１９とゲート電極接続部２１とは電気的に接続されている。
【００２２】
なお、複数のソース電極１４は、ゲートバスライン１９と交差する位置において、互いに電気的に絶縁されるように形成されている。同様に、ソース電極接続部１８は、複数の引き出しライン２０と交差する位置において、互いに電気的に絶縁されるように形成されている。具体的には、例えば、複数のソース電極１４は、ゲートバスライン１９上にエアブリッジ状に形成される。または、ゲートバスライン１９上に絶縁物を介して形成される。ソース電極接続部１８も同様である。
【００２３】
ここで、ゲートバスライン１９および、ゲート電極接続部２１は、複数に分割されて形成されている。そして、ゲート電極接続部２１は、この端部に切り欠き部分を有するように形成されている。これらの分割数は、装置に入力される高周波信号の搬送波周波数に応じて適宜決定している。図１においては、ゲートバスライン１９およびゲート電極接続部２１を２個に分割した例を示しているが、実際には、例えば、全部で１００個〜２００個程度のＦＥＴ１２が形成された装置に、１０ＧＨｚのＲＦ信号が入力される場合、ゲートバスライン１９およびゲート電極接続部２１は、例えば１０個〜２０個程度に分割される。なお、ゲート電極接続部２１の端部に形成される切り欠き部分は、必ずしも形成される必要はない。
【００２４】
以下に、ゲート電極接続部２１の分割された部分を、図２を参照して説明する。図２は、図１の一点鎖線Ａ−Ａ´に沿って示す断面図である。図２に示すように、複数に分割されたゲート電極接続部２１の間には、帯状の抵抗体２２が、その両端部が切り欠き部分に位置するように形成されている。この抵抗体２２は、化合物半導体基板１１と反応し難い材料により形成される。化合物半導体基板１１として、例えばＧａＮ基板、またはＧａＡｓ基板を適用した場合、抵抗体２２としては、例えばシリサイド化された金属珪素化物若しくは窒化タンタルが適用される。特に、シリサイド化された金属珪化物は、長さがμｍレベル、厚さが数十ｎｍ程度のサイズで１〜１０００Ω程度の広範囲な抵抗を任意に形成可能であるため、抵抗体２２として好適である。なお、ゲート電極接続部２１が切り欠き部分を有さない構造の場合、抵抗体２２は、ゲート電極接続部２１の間に形成されればよい。
【００２５】
帯状の抵抗体２２の両端の表面上には、それぞれ保護パターン２３が形成されている。これらの保護パターン２３は、後述する保護膜２４のエッチング工程において、エッチングガスから抵抗体２２を保護するパターンである。なお、これらの保護パターン２３は、例えばドレイン電極１３またはソース電極１４と同一材料により形成されたものである。しかし、保護パターン２３は、保護膜２４をエッチングする際に使用されるエッチングガスによってエッチングされない材料であり、かつ、導電性を有する材料であれば、適用可能である。
【００２６】
以上のように、図１に示される複数のＦＥＴ１２、各電極接続部１７、１８、２１等、抵抗体２２および保護パターン２３が形成された化合物半導体基板１１上には、各電極接続部１７、１８、２１、保護パターン２３および、ゲート電極接続部２１と抵抗体２２との間の化合物半導体基板１１がそれぞれ表面に露出する開口を有する保護膜２４（図１においては図示せず）が形成されている。保護膜２４は、例えば窒化珪素（ＳｉＮ）、酸化珪素（ＳｉＯ２）からなる。そして、保護膜２４の開口部分には、それぞれ電極パッドが形成されている。すなわち、ドレイン電極接続部１７上および、ソース電極接続部１８上には、それぞれドレインパッド２５および、ソースパッド２６が形成されている。
【００２７】
そして、図２に示すように、ゲート電極接続部２１上から、この接続部２１に隣接する保護パターン２３上を含む位置までゲートパッド２７が延長形成されている。従って、それぞれのゲートパッド２７により、複数に分割されたそれぞれのゲート電極接続部２１と、この接続部２１に隣接する保護パターン２３とが電気的に接続される。さらに、複数に分割されたそれぞれのゲート電極接続部２１は、各ゲートパッド２７、保護パターン２３および抵抗体２２を介して、それぞれ電気的に接続される。
【００２８】
次に、上述の半導体装置の製造方法について、図１、図２および、図３乃至図７を参照して説明する。なお、図３乃至図７は、それぞれ本実施形態の半導体装置の製造方法を、図１の一点鎖線Ａ−Ａ´に沿って示す断面図である。
【００２９】
まず、図１に示されるように、化合物半導体基板１１上に、複数のゲート電極１５、複数のゲートバスライン１９、複数の引き出しライン２０および、複数のゲート電極接続部２１を、パターニングにより一体的に形成する。
【００３０】
次に、図３に示すように、ゲート電極接続部２１の間に、抵抗体２２をパターニングにより形成する。
【００３１】
次に、図１に示されるように、化合物半導体基板１１上に、複数のドレイン電極１３およびドレイン電極接続部１７を、パターニングにより一体的に形成する。このとき、ドレイン電極１３等と同時に、図４に示すように、抵抗体２２の両端の表面上に、それぞれ保護パターン２３を形成する。
【００３２】
次に、図１に示されるように、化合物半導体基板１１上に、複数のソース電極１４およびソース電極接続部１８を、パターニングにより一体的に形成する。このとき、複数のソース電極１４は、ゲートバスライン１９と交差する位置において、例えばエアブリッジ状に形成するとともに、ソース電極接続部１８は、複数の引き出しライン２０と交差する位置において、同様に例えばエアブリッジ状に形成する。エアブリッジの形成方法については限定されず、例えば一般的に知られるように、ゲートバスライン１９上の一部、複数の引き出しライン２０上の一部にレジスト膜等を形成し、このレジスト膜等の表面上に、複数のソース電極１４およびソース電極接続部１８を形成した後、レジスト等を除去すればよい。
【００３３】
次に、図５に示すように、例えばＣＶＤ法により、化合物半導体基板１１上の全面に保護膜２４を形成する。
【００３４】
次に、図６に一部を示すように、フォトリソグラフィー工程により、各電極接続部１７、１８、２１上、保護パターン２３上および、ゲート電極接続部２１と抵抗体２２との間の化合物半導体基板１１上の位置にそれぞれ開口２８を有するフォトレジスト膜２９を形成する。
【００３５】
次に、図７に示すように、フォトレジスト膜２９をマスクとして用いて、保護膜２４をエッチングする。エッチングは、例えばドライエッチングにより行われる。ここで、例えば抵抗体２２がシリサイド化された金属珪素化物からなり、保護膜２４が窒化珪素からなる場合、ドライエッチングにおいては、エッチングガスとして、保護膜２４に対する腐食性が強いＣＦ４等のフッ素系のガスが使用される。一方で、抵抗体２２はシリサイド化された金属珪素化物であり、保護膜２４と同様にＳｉ系の材料であるため、従来方法では、保護膜２４と同時に抵抗体２２もエッチングされる。しかし、抵抗体２２上には、オーミック金属からなるドレイン電極１３と同一材料からなる保護パターン２３が形成されている。この材料は、上述のエッチングガスに対する腐食性が弱い材料である。従って、このエッチング工程において、保護膜２４とともに抵抗体２２がエッチングされることはない。
【００３６】
次に、フォトレジスト膜２９を例えばアッシングにより除去した後、保護膜２４に形成された開口に、各電極パッド２５、２６、２７、を形成する。これにより、図１、図２に示されるように、ドレイン電極接続部１７上およびソース電極接続部１８上には、それぞれドレインパッド２５およびソースパッドが形成されるとともに、ゲート電極接続部２１上からこの接続部２１に隣接する保護パターン２３上を含む位置に、ゲートパッド２７が形成され、本実施形態の半導体装置が形成される。
【００３７】
以上に示すように、本実施形態の半導体装置の製造方法によれば、抵抗体２２上に保護パターン２３が形成されているため、保護膜２４をエッチングする工程において、保護膜２４と同時に抵抗体２２がエッチングされることはない。従って、ゲートパッド２７を、保護パターン２３を介して抵抗体２２に良好に電気的に接続させることができる。これにより、ゲートパッド２７と抵抗体２２との電気的な接続不良による半導体装置の特性が改善される。
【００３８】
以上に、本実施形態に係る半導体装置およびその製造方法について説明した。しかし、本発明に係る半導体装置は、上述の実施形態に限定されない。例えば、分割される電極接続部はゲート電極接続部２１に限定されず、以下に示すように、ドレイン電極接続部１７が分割されてもよい。さらに、ゲート電極接続部２１およびドレイン電極接続部１７がともに分割されてもよい。
【００３９】
図８は、本発明の第１の変形例に係る半導体装置を示す上面図であって、ドレイン電極接続部１７が分割された例である。図８に示すように、第１の変形例に係る半導体装置は、ドレイン電極接続部１７のみが複数に分割されている。従って、上述の実施形態に係る半導体装置における抵抗体２２は、複数に分割されたドレイン電極接続部１７の間に形成される。そして、抵抗体２２上には、保護パターン２３が形成されており、各ドレインパッド２５は、ドレイン電極接続部１７と、この接続部１７に隣接する保護パターン２３とが電気的に接続されるように形成されている。
【００４０】
図９は、本発明の第２の変形例に係る半導体装置を示す上面図であって、ゲート電極接続部２１およびドレイン電極接続部１７がともに分割された例である。図９に示すように、第２の変形例に係る半導体装置は、ゲートバスライン１９およびゲート電極接続部２１が複数に分割されるとともに、ドレイン電極接続部１７も複数に分割されている。従って、抵抗体２２は、複数に分割されたゲート電極接続部２１の間に形成されるとともに、複数に分割されたドレイン電極接続部１７の間にも形成される。そして、それぞれの抵抗体２２上には、保護パターン２３が形成されており、各ゲートパッド２７およびドレインパッド２５は、対応する電極接続部２１、１７と、これらの接続部２１、１７に隣接する保護パターン２３とが電気的に接続されるように形成されている。
【００４１】
また、上述の実施形態および各変形例に係る半導体装置において、保護膜２４がエッチングにより除去される箇所は、各電極接続部１７、１８、２１上、保護パターン２３上および、これらの間の化合物半導体基板１１上であった。しかし、保護膜２４がエッチングされる箇所は、必ずしも上述の通りである必要はない。図１０は、図１、図２に示される半導体装置と比較して、保護膜２４が形成される箇所が異なる本発明の第３の変形例に係る半導体装置において、図１の一点鎖線Ａ−Ａ´に沿って示す断面図である。図１０にその一部が示されるように、保護膜２４が除去される箇所は、各電極接続部１７、１８、２１上および保護パターン２３上のみであってもよい。すなわち、電極接続部１７、２１とこれに隣接する保護パターン２３とが電気的に接続されるようにドレインパッド２５若しくはゲートパッド２７が形成されればよく、電極接続部１７、２１と保護パターン２３との間の化合物半導体基板１１上の保護膜２４は、必ずしも除去される必要はない。
【００４２】
また、上述の実施形態および各変形例に係る半導体装置において、ソースパッド２６は、一部がソース電極接続部１８に接するように等間隔で複数形成された。しかし、ソースパッド２６は、必ずしもこのように形成される必要はなく、図示はしないが、ソース電極接続部１８上に、ドレインパッド２５若しくはゲートパッド２７と同じように形成されてもよい。
【００４３】
なお、第１乃至第３の変形例に係る半導体装置等の上述の半導体装置の製造方法は、抵抗体２２等が形成される数および位置若しくは、保護膜２４がエッチングされる箇所が異なるのみであるため、説明を省略する。
【００４４】
第１乃至第３の変形例に係る半導体装置等の上述の半導体装置の製造方法であっても、抵抗体２２上に保護パターン２３が形成されているため、保護膜２３をエッチングする工程において、保護膜２４と同時に抵抗体２２がエッチングされることはない。従って、ゲートパッド２７若しくはドレインパッド２５を、保護パターン２３を介して抵抗体２２に良好に電気的に接続させることができる。これにより、ゲートパッド２７若しくはドレインパッド２５と抵抗体２２との電気的な接続不良による半導体装置の特性が改善される。
【００４５】
また、本発明に係る半導体装置の製造方法も、上述の実施形態に限定されない。すなわち、本発明に係る半導体装置の製造方法は、複数のＦＥＴ１２等のトランジスタが化合物半導体基板１１上に並列に形成され、ゲートパッド２７およびドレインパッド２５のうち、少なくとも一方が複数に分割された半導体装置の製造方法であって、化合物半導体基板１１上に抵抗体２２を形成する工程、抵抗体２２上に保護パターン２３を形成する工程、保護パターン２３を含む化合物半導体基板１１上に保護膜２４を形成する工程、保護膜２４３のうち少なくとも保護パターン２３上に開口を形成する工程を、この順で実施する製造方法を全て含むものである。
【００４６】
従って、保護パターン２３が、ドレイン電極１３およびソース電極１４と異なる材料により形成される場合、ドレイン電極１３およびドレイン電極接続部１７、ソース電極１４およびソース電極接続部１８、ゲート電極１５、ゲートバスライン１９、引き出しライン２０およびゲート電極接続部２１は、それぞれ少なくとも保護膜２４を形成する工程より前に所定の位置に形成されればよく、これらを形成する順序は限定されない。しかし、保護パターン２３が、上述のようにドレイン電極１３とともに形成される場合、または、ソース電極１４とともに形成される場合には、これらの電極１３、１４等は、少なくとも化合物半導体基板１１上に抵抗体２２が形成された後に形成される必要がある。
【符号の説明】
【００４７】
１１・・・化合物半導体基板
１２・・・電界効果トランジスタ
１３・・・ドレイン電極
１４・・・ソース電極
１５・・・ゲート電極
１６・・・素子領域
１７・・・ドレイン電極接続部
１８・・・ソース電極接続部
１９・・・ゲートバスライン
２０・・・引き出しライン
２１・・・ゲート電極接続部
２２・・・抵抗体
２３・・・保護パターン
２４・・・保護膜
２５・・・ドレインパッド
２６・・・ソースパッド
２７・・・ゲートパッド
２８・・・開口
２９・・・フォトレジスト膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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