(57)【特許請求の範囲】
【請求項１】
複数の電極パッドを有する半導体集積回路素子と、前記半導体集積回路素子の電極パッドに接続された複数の第一の外部端子と、前記第一の外部端子と電気的に接続されていないダミー端子と、前記第一の外部端子及び前記ダミー端子に囲まれた領域内に配置されたインダクタと、それらを封止する樹脂部とを備え、前記半導体集積回路素子は前記インダクタの上面に配置されており、前記インダクタは前記第一の外部端子及び前記ダミー端子とともに前記樹脂部の下面から露出していることを特徴とする半導体装置。
【請求項２】
請求項1に記載の半導体装置において、前記第一の外部端子が樹脂基板の端子部で構成されていることを特徴とする半導体装置。
【請求項３】
複数の電極パッドを有する半導体集積回路素子と、前記半導体集積回路素子の電極パッドに接続された複数の第一の外部端子と、前記第一の外部端子に囲まれた領域内に配置されたインダクタと、それらを封止する樹脂部とを備え、前記半導体集積回路素子は前記インダクタの上面に配置されており、前記インダクタは前記第一の外部端子とともに前記樹脂部の下面から露出しており、前記第一の外部端子はリードフレームのリード端子で構成されており、前記第一の外部端子は前記インダクタの下面から離れる方向に折り曲げられた下端部と、インダクタの上面側に折り曲げられた上端部とを有することを特徴とする半導体装置。
【請求項４】
請求項3に記載の半導体装置において、第一の外部端子の上端部に前記半導体集積回路素子がフリップチップ実装されていることを特徴とする半導体装置。
【請求項５】
請求項1〜4のいずれかに記載の半導体装置において、前記第一の外部端子の下面と前記インダクタの下面とが実質的に同一平面上に存在することを特徴とする半導体装置。
【請求項６】
請求項1〜5のいずれかに記載の半導体装置において、前記インダクタの上面に内部端子を備え、前記内部端子と前記第一の外部端子とはワイヤで接続されていることを特徴とする半導体装置。
【請求項７】
請求項1〜6のいずれかに記載の半導体装置において、前記インダクタは矩形板状であり、その側面に段差又は傾斜を持たせて上面の面積を下面より大きくしたことを特徴とする半導体装置。
【請求項８】
請求項1〜7のいずれかに記載の半導体装置において、隣り合う第一の外部端子間に接続されたコンデンサを備え、前記コンデンサは前記樹脂部で封止されていることを特徴とする半導体装置。
【請求項９】
請求項1〜8のいずれかに記載の半導体装置を具備することを特徴とする電源回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチングトランジスタ及び制御回路を含む半導体集積回路素子とインダクタとが樹脂封止された半導体装置に関し、特にDC-DCコンバータを構成する半導体装置、並びにかかる半導体装置を具備する電源回路に関する。
【背景技術】
【０００２】
各種の携帯用電子機器（携帯電話、携帯情報端末PDA、ノート型パソコン、DVDプレイヤー、CDプレイヤー、デジタルカメラ、デジタルビデオカメラ等）はリチウムイオン電池等の二次電池を電源としている。リチウムイオン電池は通常3.6 V程度（3.0 V〜4.2 V）の電圧を発生するので、電子機器は動作電圧に降圧又は昇圧するためのDC-DCコンバータを具備する。DC-DCコンバータは充電回路にも用いられる。【０００３】
DC-DCコンバータは一般に、スイッチング素子及び制御回路を含む半導体集積回路素子（能動素子）と、インダクタ、コンデンサ等の受動素子とをプリント基板に実装した構成を有する。しかし電子機器の小型化に伴いDC-DCコンバータの小型化も求められ、コンデンサ及びインダクタコイルを内蔵した多層基板上に半導体集積回路素子を実装した小型のDC-DCコンバータが提案された。【０００４】
特開2005-183890号は、図14に示すように、インダクタコイルを内蔵する積層体150に半導体集積回路106、コンデンサ107等が実装されたDC-DCコンバータを開示している。積層体150の上面には、半導体集積回路106等の実装部品を搭載するための複数の外部電極111aが形成され、下面には実装基板との接続のための複数の外部電極111bが形成されている。積層体150内の第一の配線層101には、外部電極111aと接続する第一の導体パターン109aが複数の非磁性層にわたって形成されている。第一の配線層101より下のコイル層103には、コイル形成用導体パターン108が複数の磁性体層にわたって形成されている。コイル層103の下の第二の配線層105には、第二の外部電極111bに接続される第二の導体パターン109bが複数の非磁性層にわたって形成されている。積層体150の外周域に、第一の配線層101、コイル層103及び第二の配線層105を貫くビアホール110が形成されている。【０００５】
しかし、半導体集積回路素子106は積層体150のビアホール110を介して下面パッドに接続するので、ビアホール110により生じた寄生インダクタンスによりDC-DCコンバータの効率の低下及び出力電圧の発振が起こり、動作が不安定化することがある。また半導体集積回路素子106としてパッケージ化されているため、ベアチップタイプより高価になる。さらにこのDC-DCコンバータは半導体集積回路素子106の放熱性に劣る。【０００６】
特開平2-187054号は、図15に示すように、インダクタ等を内蔵した積層体209の表面に半導体集積回路素子201が搭載され、ボンディング接続されたリード端子203とともにモールド樹脂204により封止された半導体装置200を開示している。半導体装置200はDIP（dual in-line package）型のパッケージ構造を有し、リード端子203は積層体209の側面端子207に接続されているとともに、ボンディングワイヤ202により半導体集積回路素子201に接続されている。この構造では半導体集積回路素子201の熱は積層体209に伝わるが、全体がモールド樹脂で封止されているので、熱がこもり易い。また半導体装置200の小型化に応じてリード端子203も小さくなるので、リード端子203の放熱作用も不十分になる。さらに全体をモールドする構造は小型化に適さない。【０００７】
特開2007-81146号は、図16に示すように、リード端子305と連続するとともに外面に露出した支持導板304上に配置された積層インダクタ303と、その上に配置されたベアチップ状の半導体集積回路素子301とを具備し、モールド樹脂309で封止されたQFN（Quad Flat Non-Leaded Package）型のDC-DCコンバータ300を開示している。半導体集積回路素子301の上面に形成された電極パッド302はリード端子305とボンディングワイヤ308で接続されている。外面に露出した支持導板304上に積層インダクタ303を配置した構造は特開平2-187054号の構造より放熱性及び小型化の点で優れているが、支持導板304の分だけDC-DCコンバータ300も厚くなる。DC-DCコンバータ300の薄肉化のために支持導板304を薄くすると強度が不十分となり、またインダクタ303を薄くするとインダクタのQ値の低下及び漏洩磁束の増加という問題が生じる。【０００８】
現在DC-DCコンバータ等の半導体装置の厚さを他の部品の厚さに倣って1.0 mm以下とする要求があるが、従来の構造では特性の劣化又はコスト上昇を招くことなく低背化を達成することはできない。
【発明の概要】
【発明が解決しようとする課題】
【０００９】
従って本発明の目的は、特性の劣化又はコスト上昇を招くことなく小型化及び薄肉化し、放熱性に優れ、安定して動作し得る半導体装置、及びそれを用いた電源回路を提供することである。
【課題を解決するための手段】
【００１０】
すなわち、本発明の一実施態様による半導体装置は、複数の電極パッドを有する半導体集積回路素子と、前記半導体集積回路素子の電極パッドに接続された複数の第一の外部端子と、前記第一の外部端子と電気的に接続されていないダミー端子と、前記第一の外部端子及び前記ダミー端子に囲まれた領域内に配置されたインダクタと、それらを封止する樹脂部とを備え、前記半導体集積回路素子は前記インダクタの上面に配置されており、前記インダクタは前記第一の外部端子及び前記ダミー端子とともに前記樹脂部の下面から露出していることを特徴とする。
【００１１】
インダクタ及び第一の外部端子が半導体装置の底面から露出しているので、低背化に有利であるだけでなく、インダクタを直接又は放熱性シリコーン等の放熱材を介して実装基板に当接させれば、半導体集積回路素子の熱を熱容量の大きな実装基板に効率良く放散でき、半導体集積回路素子及びインダクタの温度上昇を抑え、半導体装置を安定動作させることができる。【００１２】
第一の外部端子の下面とインダクタの下面とは実質的に同一平面上に存在するのが好ましい。高さの差が小さい分、半導体装置全体を薄くできる。インダクタと実装基板とを良熱伝導体等を介して密着させることにより、半導体集積回路素子の熱を効率良く実装基板へ放散させることができる。【００１３】
半導体装置に第二の外部端子と第一の外部端子との接続線路を設けずに、それらを実装基板に形成した接続線路により接続すれば、寄生インダクタンスを低減できるとともに、半導体装置と実装基板との接続部位が増えて接続強度が向上する。第二の外部端子は放熱路としても機能する。この場合、実装基板との接続信頼性を確保するために第一の外部端子の下面とインダクタの下面との高さの差をできるだけ小さくするのが好ましい。
【００１４】
インダクタの上面に内部端子を備え、内部端子と第一の外部端子とをワイヤで接続するのが好ましい。接続ワイヤによる寄生インダクタンスは接続線路による寄生インダクタンスより十分に小さい。【００１５】
インダクタの下面及び上面にそれぞれ第二の外部端子及び内部端子を形成する場合、各端子を側面まで延ばしても良いが、上下両面に跨がらないようにするのが好ましい。表面にめっき膜を有するために樹脂との密着力が低い端子が上下両面に跨がるように延在すると、インダクタが樹脂部から脱落したり、樹脂による気密性が失われたりするおそれがある。【００１６】
インダクタを矩形板状とし、その側面に段差又は傾斜を持たせて上面の面積を下面より大きくするのが好ましい。これにより、封止樹脂からインダクタから脱落したり、封止樹脂による気密性が失われたりするのを防ぐことができる。【００１７】
隣り合う第一の外部端子をコンデンサを介して接続し、前記コンデンサを樹脂部で封止するのが好ましい。これにより電源回路を小型化できる。第一の外部端子を樹脂基板の端子部で構成することができる。
【００１８】
本発明の他の実施態様による半導体装置は、複数の電極パッドを有する半導体集積回路素子と、前記半導体集積回路素子の電極パッドに接続された複数の第一の外部端子と、前記第一の外部端子に囲まれた領域内に配置されたインダクタと、それらを封止する樹脂部とを備え、前記半導体集積回路素子は前記インダクタの上面に配置されており、前記インダクタは前記第一の外部端子とともに前記樹脂部の下面から露出しており、前記第一の外部端子はリードフレームのリード端子で構成されており、前記第一の外部端子は前記インダクタの下面から離れる方向に折り曲げられた下端部と、インダクタの上面側に折り曲げられた上端部とを有することを特徴とする。このような形状によりボンディングワイヤによる寄生インダクタンスを低減できるとともに、インダクタに直接又は上面に形成した内部端子を介して接続した上端部を通じて放熱を促進できる。
【００１９】
インダクタの上面に延在する第一の外部端子の上端部に半導体集積回路素子をフリップチップ実装するのが好ましい。【００２０】
本発明の電源は上記半導体装置を具備することを特徴とする。
【発明の効果】
【００２１】
本発明によれば、実装基板に接続される第一の外部端子と半導体集積回路素子との間の寄生インダクタンスを低減するとともに、半導体装置を薄くでき、さらに放熱性を向上することができる。半導体集積回路素子はインダクタ上に配置されているので、半導体装置の実装面積を低減し、小型化が可能となる。また半導体集積回路素子のパッケージングとほぼ同じ工程で製造できるので、本発明の半導体装置は安価である。小型で放熱特性に優れた本発明の半導体装置を具備する電源回路は小型で、変換効率等に優れている。
【図面の簡単な説明】
【００２２】
【図１（ａ）】本発明の一実施例による半導体装置の上面側を示す斜視図である。
【図１（ｂ）】図1(a) の半導体装置の底面側を示す斜視図である。
【図１（ｃ）】図1(a) の半導体装置の内部構造を示す斜視図である。
【図１（ｄ）】図1(a) の半導体装置の内部構造を示す平面図である。
【図２】本発明の半導体装置の製造に使用するリードフレームを示す平面図である。
【図３（ａ）】本発明の半導体装置に用いるインダクタの外観を示す斜視図である。
【図３（ｂ）】図3(a) のインダクタの内部構造を示す断面図である。
【図４（ａ）】本発明の半導体装置に用いる他のインダクタの外観を示す斜視図である。
【図４（ｂ）】図4(a) のインダクタの内部構造を示す断面図である。
【図５】本発明の他の実施例による半導体装置の内部構造を示す平面図である。
【図６】発明のさらに他の実施例による半導体装置の内部構造を示す斜視図である。
【図７】本発明の半導体装置を具備する電源回路の一例を示す図である。
【図８】本発明のさらに他の実施例による半導体装置の内部構造を示す斜視図である。
【図９】本発明の半導体装置を具備する電源回路の他の例を示す図である。
【図１０】本発明の半導体装置を具備する電源回路のさらに他の例を示す図である。
【図１１】本発明の一実施例による半導体装置の製造工程を示す概略図である。
【図１２】図11の工程Cにおけるインダクタ、半導体集積回路素子及びリードフレームの位置関係を示す平面図である。
【図１３（ａ）】本発明のさらに他の実施例による半導体装置の上面側を示す斜視図である。
【図１３（ｂ）】図13(a) の半導体装置の底面側を示す斜視図である。
【図１３（ｃ）】図13(a) の半導体装置の内部構造を示す斜視図である。
【図１４】従来の半導体装置を示す断面図である。
【図１５】他の従来の半導体装置の内部構造を示す斜視図である。
【図１６】さらに他の従来の半導体装置の内部構造を示す斜視図である。
【発明を実施するための形態】
【００２３】
図1(a)〜図1(d) に示すように、本発明の一実施例による半導体装置1は、複数の電極パッド31を有する半導体集積回路素子30と、半導体集積回路素子30の電極パッド31にボンディングワイヤ35により接続された複数の第一の外部端子15aと、第一の外部端子15aに囲まれた領域56内に配置されたインダクタ10と、それらを封止する樹脂部25とを備え、半導体集積回路素子30はインダクタ10の上面に配置されており、インダクタ10は第一の外部端子15aとともに樹脂部25の下面から露出している。半導体装置1の底面に露出するインダクタ10は、底面及び側面に露出するように半導体装置1の底面外周に配置された第一の外部端子15a及びダミー端子15bに隙間をもって取り囲まれており、それらはモールド樹脂25に封止されている。この構成は半導体装置1の側面から第一の外部端子15a及びダミー端子15bが延出しないいわゆるリードレスタイプ（QFN: Quad Flat Non-Leaded Package）であるが、勿論限定的ではなく、側面からリードが延出しても良い。ダミー端子15bは電気的に接続されていない。
【００２４】
モールド樹脂25で覆われた半導体装置の上面には、第一の外部端子15a側にマーク（図中に○で示す）が設けられているとともに、メーカー名、製品名、ロット番号等の情報がインク又はレーザで印字されている。モールド樹脂25は優れた密着性、高いガラス転移温度、低成形収縮率及び低弾性を有し、かつそれらの変動が少ない樹脂であれば良く、例えばエポキシ樹脂にフェノール樹脂硬化剤又はビフェニル硬化剤と非晶質シリカを混合してなる組成物が挙げられる。エポキシ樹脂の具体例は、クレゾールノボラックエポキシ樹脂、フェノールノボラックエポキシ樹脂、ビフェニルジエポキシ樹脂、ナフトールノボラックエポキシ樹脂等である。モールド樹脂25は熱収縮調整用フィラー、難燃剤等を含有しても良い。エポキシ樹脂等の熱伝導度は0.2〜1 W/m・K程度である。
【００２５】
モールド樹脂の成形はトランスモールド法又は印刷法により行うことができる。印刷法の場合、モールド樹脂を充填しにくい箇所（例えばワイヤの下側）にボイドが生じないように、真空印刷法か、二段の真空度で印刷する差圧充填法を採用するのが好ましい。硬化条件はモールド樹脂に応じて適宜設定し得るが、通常150〜250℃で1〜5時間の加熱が好ましい。
【００２６】
第一の外部端子15a及びダミー端子15bは、図2に示すリードフレーム50のリード55a、55bにより形成することができる。リードフレーム50はフレーム51及びタイバー52により一体化された複数のリード55a、55bを有し、リード55aは半導体集積回路素子30の電極パッド31とボンディングワイヤ35で接続される。一般に複数のリードに囲まれた領域内では半導体集積回路素子を実装するダイパッドが吊りリードにより支えられているが、本発明ではダイパッドを用いず、リードに囲まれた領域はインダクタ10のサイズに開口している。
【００２７】
本発明に用いるリードフレームは、Fe-Ni合金（例えば42アロイ）、銅、アルミニウム、金等の金属からなり、その厚さ及び形状は特に限定されない。例えば、0.1〜0.5 mm程度の厚さを有する金属板をプレス又はエッチングにより所定の形状に加工した後、Ag、Au、Ni-Pd-Au又はAu-Pdのメッキを施したものが好ましい。42アロイの熱伝導度は15 W/m・K程度であり、Cu、Ag及びアルミニウムの熱伝導度は200〜400 W/m・K程度である。
【００２８】
リードの間隔は端子数及びワイヤボンディング性を考慮して適宜設定するが、0.1 mm程度まで狭くできる。狭ピッチでリード数が多い場合には、金属帯材をフォトレジストで被覆した後所定のパターンにエッチングする方法を用いるのが好ましい。エッチングはウエット法及びドライ法のどちらでも良い。
【００２９】
リード55a、55bに囲まれた領域56にインダクタ10を正確に設置するために、リードフレーム50の裏面にアセンブリテープを貼着し、リードフレーム50のアセンブリテープ側を吸着手段等により支持し、領域56に現れるアセンブリテープ上にインダクタ10をチップマウンタにより精度良く配置する。アセンブリテープは樹脂封止工程まで剥離されず、最終的に分離されるリード55a、55bを保持するとともに、それらの表面がモールド樹脂で覆われるのを防ぐ。
【００３０】
半導体装置の製造工程には半導体集積回路素子の接着工程、ワイヤボンディング工程、樹脂封止工程等の加熱工程があるので、アセンブリテープは、ポリイミド、ポリエチレンナフタレート等のような耐熱性樹脂からなる支持フィルムの片面に接着層を形成したものが好ましく、特に支持フィルムとしてガラス転移温度が200℃以上のポリイミドが好ましい。組立て時の接着性、耐熱性及び剥離性を考慮して、接着層はエステル基、アミド基、イミド基、エーテル基、又はスルホン基を有する熱可塑性樹脂からなるのが好ましい。リードフレームへの貼り付け温度は150〜300℃が好ましい。
【００３１】
アセンブリテープをリードフレームに貼り付けた後の反りを防止するため、アセンブリテープはリードフレームに近い線熱膨張係数を有するのが好ましい。アセンブリテープの厚さは限定的ではないが、貼付後のリードフレームの反り及び取り扱いの容易さを考慮して、10〜150μmが好ましい。
【００３２】
インダクタ10の上部にベアチップ状の半導体集積回路素子30が配置される。超音波ボンダー装置等を用いて、半導体集積回路素子30の各電極パッド31にボンディングワイヤの端部が接続される。ボンディングワイヤは、金、銀、白金等の貴金属を主成分とし、銅、アルミニウム等の遷移金属を含有しても良い。半導体集積回路素子30は半田、導電性ペースト、導電性接着剤、DAF（Die Attach Film）テープ等によりインダクタ10に固着される。DAFは取り扱いが容易であり、アウトガスの発生も抑えられるので、リードの汚染を防ぎ、ワイヤボンディングを妨げることがない。
【００３３】
低背型のインダクタ10には例えばフェライト磁心に銅線を巻回した巻線タイプ、及び低温同時焼成セラミックスLTCC（Low Temperature Co-fired Ceramics）等を用いて絶縁体層と帯状電極とを交互に積層してコイルを形成した積層タイプがあるが、低背化、漏洩磁束の低減等を考慮すると積層インダクタが好ましい。
【００３４】
図3(a) 及び図3(b) は本発明に用いる積層インダクタの一例を示す。この積層インダクタ10では、積層体11内の線路パターン18で構成されたコイルの両端はビアホール19を介して下面に露出する第二の外部端子16及び上面に露出する内部端子17に接続している。第二の外部端子16はモールド樹脂25の下面から露出するが、内部端子17はモールド樹脂25に覆われている。
【００３５】
図4(a) 及び図4(b) は本発明に用いる積層インダクタの他の例を示す。この積層インダクタ10では、積層体11内の線路パターン18で構成されたコイルの両端はビアホール19を介して下面に露出する第二の外部端子16、16に接続している。各第二の外部端子16はモールド樹脂25の下面から露出する。
【００３６】
底面の第二の外部端子16は第一の外部端子15a及びダミー端子15bとともに実装端子として機能するので、実装基板への密着強度を高め、実装基板に捻り、撓み等があっても、電気的接続が切断されたり、積層インダクタに割れ等の損傷が生じたりすることがない。また半導体集積回路素子30から熱伝導性に優れた電極を介して実装基板に放熱されるので、半導体装置1の動作が安定する。この状態ではインダクタ10と半導体集積回路素子30とは接続されていないが、実装基板上の接続線路により適宜接続可能である。
【００３７】
図5に示すように、半導体集積回路素子30の実装側に形成された内部端子17をボンディングワイヤにより第一の外部端子15aに接続することができる。ここではインダクタ30の内部端子17と半導体集積回路素子30の電極パッド31とは実装基板の接続線路（図示せず）を介して接続されているが、内部端子17と電極パッド31とをボンディングワイヤで直接接続しても良い。
【００３８】
図6に示す各第一の外部端子15aは、インダクタ10の下面から離れる方向に折り曲げられた下端部15adと、インダクタ10の上面側に折り曲げられた上端部15auとを有する。各第一の外部端子15aの上端部15auはボンディングワイヤ、フリップ実装等により半導体集積回路素子30の電極パッド31に接続される。第一の外部端子15aはまた内部端子17又はインダクタ10の上面に形成された他の電極と接続しても良い。
【００３９】
インダクタ10はソフトフェライト（Li系フェライト、Mg系フェライト又はNi系フェライト）からなるのが好ましい。Li系フェライト及びMg系フェライトは応力による磁気特性の変化が小さく、Ni系フェライトはコアロスが小さい。Ni系フェライトにSnを添加すれば、応力による磁気特性の変化を小さくできる。インダクタ10に用いるソフトフェライトは半導体装置とした時の変換効率等を考慮して適宜選定する。ソフトフェライトの熱伝導度は一般に5 W/m・k程度である。インダクタ10の直流重畳特性を改善するために、インダクタ10の磁気回路中に非磁性体からなる磁気ギャップを設けても良い。
【００４０】
インダクタ10と半導体集積回路素子30との接続により、半導体装置として図7に示す回路を備えた電源回路を構成することができる。この電源回路は降圧型のDC-DCコンバータである。半導体集積回路素子30は、スイッチング素子（MOSトランジスタ）と、それを交互にON/OFFする制御回路と、インバータとを具備する。入力電圧Vinの過渡時の安定化及び電圧スパイク防止のために設けらた入力コンデンサCinは省略可能である。直流電圧Voutを出力するための平滑回路（フィルタ回路）は、電流エネルギーの蓄積及び放出を行なうインダクタ10と、電圧エネルギーの蓄積及び放出を行なう出力コンデンサCoutにより構成される。
【００４１】
図1(d) 及び図7において第一の外部端子15aにそれぞれVin，Vout，GND，SW，EN及びModeを付記するが、スイッチング素子をON/OFF制御するための端子は省略してある。Vin及びVoutはそれぞれ半導体集積回路素子30の入力端子及び出力端子と接続する。GNDは半導体集積回路素子30のグランド端子と接続する。ENは半導体集積回路素子30の出力ON/OFF制御用端子と接続する。Modeは半導体集積回路素子30の出力電圧制御用端子と接続する。
【００４２】
図8に示すように、隣り合う第一の外部端子15a、15aの間に配置されるように入力コンデンサCin及び出力コンデンサCoutを電源回路に内蔵しても良い。例示の回路は降圧型であるが、勿論昇圧型又は他の回路構成でも本発明を適用できる。
【００４３】
図9は半導体集積回路素子として多出力パワーマネージメントICを用いた電源回路を示す。この電源回路は、ホストHOSTから制御信号を受けて複数のスイッチング素子をON/OFFし、入力電圧を変換して出力端子Vout1，Vout2に直流電力を供給するとともに、4つのシリーズレギュレータ出力からも直流電力Vout3〜Vout6を供給する。この電源回路内のインダクタ10は2つのインダクタコイルを有するインダクタアレイからなるので、第二の外部端子16及び内部端子17の数は最大4つである。
【００４４】
電源回路の他の例として、図10は半導体集積回路素子として二次電池チャージャー用ICを用いた電源回路を示す。この電源回路は、ホストHOSTから制御信号を受けて複数のスイッチング素子をON/OFFし、入力電圧を変換して出力端子Voutに直流電力を供給する。インダクタ10に直列に接続された充電電流検出用抵抗Rsenの両端から二次電池（リチウムイオン電池）への充電電流を検出し、ホストHOSTの制御信号により出力電圧に応じて充電電流を最適に制御する。
【００４５】
実施例1
図11は、図1(a)〜図1(d) に示す構造を有する本発明の半導体装置を製造する方法の一例を示す。半導体装置の組立てに、図2に示すリードフレーム50を用いた。リードフレーム50は、厚さ0.15 mmの銅合金シートをエッチング加工し、Agめっきすることにより作製した。半田付け性を向上させるため、リードフレーム50の裏面にSn-Biめっきを施した。
【００４６】
リードフレーム50はフレーム51の内側の縦横に延びる複数のタイバー52を有し、フレーム51の内側を半導体装置を形成する複数（本実施例では15個）の区画に分ける。各区画にはフレーム51及びタイバー52からリード55a、55bが一体的に延び、リード55a、55bの自由端は各領域の中央域に達せず、開口部56を形成する。それぞれのリード55a、55bは同じ幅及び長さで直線状に延びるが、幅及び長さは異なっていても良い。また、例えばボンディングワイヤとの接続部が幅広になるように、各リードの幅を部分的に異ならせても良い。またリード55a、55bは放射状等のように異なる方向に延びても良い。さらに、リード55a、55bは部分的に水平方向又は垂直方向に湾曲又は屈曲しても良い。またフレーム51は長尺のテープ状でも良い。
【００４７】
リードフレーム50の一面全体に、厚さ100μmのポリイミドフィルムからなる支持フィルムと、厚さ20μmの芳香族ポリエーテルアミドイミドからなる接着層とからなるアセンブリテープ60を貼付し、200℃及び5 MPaで10秒間加圧することにより接着した（工程A）。
【００４８】
リードフレーム50のリード55a、55bに囲まれた領域56に露出するアセンブリテープ60に図4(a) 及び図4(b) に示す構成の積層インダクタ10を貼り付けた（工程B）。積層インダクタ10の外形寸法は1.5 mm×1.5 mm×0.55 mmであり、内蔵されたコイルの両端は下面の第二の外部端子16、16に接続されており、磁心は副成分としてSnを含むNi系フェライトからなる。積層インダクタ10のアセンブリテープ60への貼付の条件は、リードフレーム50の場合と同様に200℃及び5 MPaで10秒間の加圧であった。接着条件は接着状態に応じて適宜変更可能である。
【００４９】
インダクタ10の上面に、1.1 mm×0.7 mm×0.1 mmの外形寸法を有し、底面に厚さ25μmのDAFテープ（図示せず）が貼着された半導体集積回路素子30を固着した。インダクタ10の上面に形成された実装電極に銀ペースト等の導体ペーストにより半導体集積回路素子30を固着する場合、120〜200℃で30〜60分加熱するのが好ましい。
【００５０】
半導体集積回路素子30の電極パッド31とリードフレーム50のリード55a、55bとに金線35を接触させ、250℃に5分加熱してワイヤボンディングを行った（工程C）。ワイヤボンディング後の状態を示す図12において、半導体集積回路素子30の上側の電極パッド31aを上側のリード55aに接続し、下側の電極パッド31bを下側のリード55bに接続した。インダクタ10の左右に位置する2つのリード55b、55bを電極パッド31に接続せず、実装基板との密着強度を向上させる端子NCとして用いた。勿論、端子NCを電極パッド31及びインダクタ10の第二の外部端子16及び内部端子17に接続しても良い。
【００５１】
複数の半導体集積回路素子30及びインダクタ10に、モールド樹脂として液状フェノールノボラック型エポキシ樹脂封止材を硬化厚さ1.0 mmに印刷し、250℃に2時間加熱することにより硬化させ、一括封止した（工程D）。次いで、リードフレーム50、インダクタ10及びモールド樹脂25にアセンブリテープ60の接着剤（樹脂層）が残留しないように、100〜200℃に加熱した状態でアセンブリテープ60を剥離した（工程E）。樹脂層が残留した場合には溶剤で除去する。
【００５２】
封止後のリードフレーム50をカッティングソーにより半導体集積回路素子30ごとに分割し、外形寸法が2.1 mm×2.1 mm×1.0 mmの半導体装置を作製した（工程F）。カッティングソーの代わりにウォーター・ジェット又はレーザを用いてもリードフレーム50を切断できる。また工程Eと工程Fの順序を入れ替えても構わない。その場合、アセンブリテープ60を切断しないように分割することにより、半導体装置1をアセンブリテープ60に保持した状態にでき、取り扱いが容易となる。
【００５３】
比較例1
インダクタ10の第二の外部端子16と重なるように長いリードを有するリードフレームを用い、リードと第二の外部端子16とを半田で接続した以外実施例1と同様にして、外形寸法が2.1 mm×2.1 mm×1.15 mmの半導体装置を得た。この半導体装置は実施例1のものよりリードフレームの分だけ厚かった。またインダクタ10の下面がほとんどモールド樹脂25で覆われたので、放熱性に劣った。
【００５４】
実施例1及び比較例1の半導体装置を15個づつ試験用プリント基板の中央に実装し、プリント基板に形成されたランドと半導体装置の外部端子に共晶半田を付けた後、オートグラフ（AG-1 株式会社島津製作所製）を用いてプリント基板中央の裏面側から変位量が1.0 mmになるまで荷重を5回加え、3点曲げ試験を行った。その結果、実施例1及び比較例1の半導体装置はいずれもプリント基板から脱落せず、外部端子がランドから外れることもなかったが、比較例1の半導体装置の中にはインダクタ及び半導体集積回路素子にクラックが生じたものがあった。
【００５５】
実施例2
端子NCとなるリード55bを備えないリードフレーム50を用いた以外実施例1と同様にして、図13(a)〜図13(c) に示す外形寸法が2.1 mm×2.1 mm×0.9 mmの半導体装置を作製した。端子NCがない分、インダクタ10の実装領域が拡張されるので、実施例1より平面的に大きなインダクタ10を使用できる。磁路面積も拡張されるので、同じインダクタンスであれば実施例1より薄いインダクタを用いることができる。本実施例で用いたインダクタ10の外形寸法は2.1 mm×1.5 mm×0.45 mmであるので、インダクタ10の対向する2辺はモールド樹脂25から露出した。この半導体装置は実施例1のものと電気的特性に差がなく、インダクタ10の分だけ薄かった。3点曲げ試験でもインダクタ10及び半導体集積回路素子30にクラックが生じなかった。
【図１（ａ）】
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【図１（ｂ）】
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【図１（ｃ）】
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【図１（ｄ）】
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【図２】
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【図３（ａ）】
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【図３（ｂ）】
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【図４（ａ）】
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【図４（ｂ）】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３（ａ）】
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【図１３（ｂ）】
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【図１３（ｃ）】
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【図１４】
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【図１５】
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【図１６】
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