(57)【特許請求の範囲】
【請求項１】
第１の発振入力ノードと、
前記第１の発振入力ノードに結合され前記第１の発振入力ノード上に存在する発振入力信号に応答して第１のイネーブル信号を発生する低電力周波数分割器と、
前記第１の発振入力ノードと前記低電力周波数分割器とに結合され前記発振入力信号と前記第１のイネーブル信号とに応答して出力信号を発生する高速ラッチと、
を具備し、前記出力信号が前記発振入力信号から周波数分割される、周波数分割器。
【請求項２】
前記低電力周波数分割器は、
前記第１の発振入力ノードと第２の発振入力ノードとに結合され前記第１の発振入力ノード及び前記第２の発振入力ノードに存在する差動入力信号に応答して前記第１のイネーブル信号と第２のイネーブル信号とを発生する第１の分割器回路と、
前記第１の発振入力ノードと前記第２の発振入力ノードとに結合された第２の分割器回路であって、前記第２の分割器回路が、前記第１の発振入力ノードと前記第２の発振入力ノードとの上に存在する前記差動入力信号に応答して第３のイネーブル信号と第４のイネーブル信号とを発生する、第２の分割器回路と、
を備え、
前記高速ラッチは、
前記第２の発振入力ノードと前記第１の分割器回路とに結合され、前記第１のイネーブル信号と前記第２のイネーブル信号とに応答して第１の差動出力信号を発生する第１のラッチ回路と、
前記第１の発振入力ノードに結合され、前記第２の分割器回路に結合され、前記第３のイネーブル信号と前記第４のイネーブル信号とに応答して第２の差動出力信号を発生する第２のラッチ回路と、
を備える、請求項１に記載の周波数分割器。
【請求項３】
前記第１の差動出力信号が同相（Ｉ）差動出力信号であり、前記第２の差動出力信号が直角位相（Ｑ）差動出力信号であり、前記Ｉ差動出力信号と前記Ｑ差動出力信号とが位相直交する、請求項２に記載の周波数分割器。
【請求項４】
前記低電力周波数分割器が、入力リード線と第１の制御入力リード線と第２の制御入力リード線と出力ノードとを含む第１のトライステートインバータと、入力リード線と第１の制御入力リード線と第２の制御入力リード線と出力ノードとを含む第２のトライステートインバータと、入力リード線と出力ノードとを含むインバータとを備え、前記第１のトライステートインバータの前記出力ノードが前記第２のトライステートインバータの前記入力リード線に結合され、前記第２のトライステートインバータの前記出力ノードが前記インバータの前記入力リード線に結合され、前記インバータの前記出力ノードが前記第１のトライステートインバータの前記入力リード線に結合され、前記第１のイネーブル信号が前記第２のトライステートインバータの前記出力ノード上に存在し、前記第２のイネーブル信号が前記インバータの前記出力ノード上に存在する、請求項２に記載の周波数分割器。
【請求項５】
前記第１のトライステートインバータの前記第１の制御入力リード線と前記第２のトライステートインバータの前記第２の制御入力リード線とが前記第２の発振入力ノードに結合され、前記第１のトライステートインバータの前記第２の制御入力リード線と前記第２のトライステートインバータの前記第１の制御入力リード線とが前記第１の発振入力ノードに結合された、請求項４に記載の周波数分割器。
【請求項６】
前記高速ラッチが第１のＮチャネルトランジスタと第２のＮチャネルトランジスタとＰチャネルトランジスタとを備え、前記Ｐチャネルトランジスタのゲートが前記第２のトライステートインバータの前記出力ノードに結合され、前記Ｐチャネルトランジスタのドレインが前記第１のＮチャネルトランジスタのソースに結合され、前記第１のＮチャネルトランジスタのドレインが前記第２のＮチャネルトランジスタのソースに結合され、前記第１のＮチャネルトランジスタの前記ゲートと前記第２のＮチャネルトランジスタの前記ゲートとが前記第２の発振入力ノードに結合され、前記第１のＮチャネルトランジスタの前記ドレインが前記高速ラッチの第１の出力ノードに結合された、請求項２に記載の周波数分割器。
【請求項７】
前記第１の発振ノードにおける前記発振入力信号の第１の部分が前記低電力周波数分割器に通信され、前記発振入力信号の第２の部分が前記高速ラッチに通信される、請求項１に記載の周波数分割器。
【請求項８】
前記発振入力信号の前記第１の部分が前記発振入力信号の前記第２の部分よりも小さい、請求項７に記載の周波数分割器。
【請求項９】
前記発振入力信号が第１の周波数において発振し、前記第１のイネーブル信号が第２の周波数において発振し、前記第１の周波数が前記第２の周波数の２倍である、請求項１に記載の周波数分割器。
【請求項１０】
前記出力信号が２５パーセントのデューティサイクルで前記第２の周波数において発振する、請求項９に記載の周波数分割器。
【請求項１１】
前記第１のイネーブル信号が、前記発振入力信号の発振周期の２５パーセントよりも多く遅延させられ、前記出力信号が、前記発振入力信号の前記発振周期の１０パーセントよりも少なく遅延させられる、請求項１に記載の周波数分割器。
【請求項１２】
前記発振入力信号が、前記出力信号を発生するために前記高速ラッチの２つ以下のトランジスタに電流を供給する、請求項１に記載の周波数分割器。
【請求項１３】
発振入力信号の電流の第１の部分に基づいて前記発振入力信号から周波数分割されるイネーブル信号を発生することと、
前記イネーブル信号を高速ラッチに通信することと、
前記発振入力信号の前記電流の第２の部分と前記イネーブル信号とに基づいて、前記発振入力信号から周波数分割される出力信号を発生することと、
を備える方法。
【請求項１４】
前記イネーブル信号を前記発生することが低電力周波数分割器回路によって実行され、前記出力信号を前記発生することが前記高速ラッチによって実行される、請求項１３に記載の方法。
【請求項１５】
前記出力信号を前記発生することが、前記発振入力信号の前記第２の部分のデジタル高状態と前記イネーブル信号のデジタル高状態とに応答して、前記高速ラッチの出力ノード上に存在する電圧を第１の電圧状態にラッチすることを含む、請求項１３に記載の方法。
【請求項１６】
前記出力信号上に存在する位相雑音が、前記イネーブル信号上に存在する位相雑音よりも小さい、請求項１３に記載の方法。
【請求項１７】
前記イネーブル信号上に存在する位相雑音が、前記発振入力信号の発振周期の１０パーセントよりも大きい、請求項１３に記載の方法。
【請求項１８】
前記発振入力信号の前記第２の部分が、前記出力信号を発生するために前記高速ラッチの２つ以下のトランジスタに電流を供給する、請求項１３に記載の方法。
【請求項１９】
周波数分割器であって、
前記周波数分割器上への第１の発振入力信号を受信する発振入力ノードと、
前記第１の発振入力信号を固定整数によって周波数分割し、それによって周波数分割された出力信号を発生するための手段と、を備え、
前記手段が前記発振入力信号の第１の部分を受信する低電力周波数分割器と、前記発振入力信号の第２の部分を受信する高速ラッチとを含む、周波数分割器。
【請求項２０】
前記低電力周波数分割器が前記高速ラッチに結合され、前記低電力周波数分割器が、前記高速ラッチに通信される周波数分割されたイネーブル信号を発生し、前記高速ラッチが、前記発振入力信号の前記第２の部分と前記イネーブル信号とに基づいて前記周波数分割された出力信号を発生する、請求項１９に記載の周波数分割器。
【請求項２１】
前記周波数分割器上への第２の発振入力信号を受信する第２の発振入力ノードをさらに備え、前記第１の発振入力信号と前記第２の発振入力信号とが差動入力信号であり、前記周波数分割された出力信号が同相（Ｉ）差動出力信号であり、前記手段が前記第２の発振入力信号を周波数分割し、それによって直角位相（Ｑ）差動出力信号を発生する、請求項１９に記載の周波数分割器。
【発明の詳細な説明】
【技術分野】
【０００１】
開示する実施形態は、一般に、ワイヤレス通信システムにおいて動作可能な周波数分割器を含む、周波数分割器に関する。
【背景技術】
【０００２】
ワイヤレス通信システムなど、適用例によっては、周波数分割器回路を含むことが有用である。一例では、周波数分割器は、発振入力信号(oscillatory input signal)を受信し、入力信号を周波数分割し、分割された発振出力信号を発生する。周波数分割は、整数による周波数分割として特徴づけられる。ワイヤレス通信システム内で、周波数分割器は、無線トランシーバ（送信機／受信機）の一部として頻繁に使用される。無線トランシーバ内で一例では、周波数分割器は、局部発振器（ＬＯ）から発振信号を受信し、発振信号を周波数分割し、２つのより低周波数の出力信号、すなわち、差動同相（Ｉ）出力信号と差動直交（Ｑ）出力信号とを発生するために使用され得る。出力信号ＩおよびＱの周波数は、たとえば、入力信号の周波数の１／２であり得る。Ｑ出力信号は、Ｉ出力信号と同じ周波数であるが、Ｉ出力信号に対して位相が９０度シフトされる。したがって、差動出力信号ＩおよびＱは位相直交すると言われる。分割された出力信号のセットは、たとえば、無線トランシーバの受信チェーン中のミキサに供給され得る。これは、ワイヤレス通信システム内の周波数分割器の唯一の適用例である。周波数分割器は、局部発振器内の位相ロックループ内でも使用され得るか、またはワイヤレス通信システム回路内の他の場所において信号を周波数分割するためにも使用され得る。
【０００３】
図１（従来技術）は、あるタイプの周波数分割器回路１の図である。周波数分割器１は、差動入力信号ＬＯを周波数分割するための分割器回路２と、２５パーセントのデューティサイクルで分割された信号を発生するための回路３とを含む。周波数分割器１は、導体４上の信号ＬＯ＋と導体５上の信号ＬＯ−とを伴う差動入力信号ＬＯを受信する。分割器１は２つの差動出力信号ＩおよびＱを発生する。差動出力信号Ｉは、導体６上の信号Ｉ＋と導体７上の信号Ｉ−とを伴う。差動出力信号Ｑは、導体８上の信号Ｑ＋と導体９上の信号Ｑ−とを伴う。周波数分割器２は、入力信号ＬＯを受信し、入力信号ＬＯを周波数分割する。回路３は、分割器２から信号を受信するが、入力信号ＬＯを受信しない。このようにして、周波数分割器２と回路３は直列に構成される。一例では、周波数分割器２は、入力信号ＬＯを整数２で周波数分割し、５０パーセントデューティサイクルにおいて位相直交で出力信号を発生するように動作可能である。回路３は、２５パーセントデューティサイクルにおいて位相直交で出力信号を発生するように動作可能である。分割器２と回路３が直列に構成されているので、分割器２によって発生された雑音は、回路３を通って出力信号ＩおよびＱに伝搬される。図１の回路は、いくつかの適用例では満足に動作するが、それには制限がある。一例では、図１に示されている周波数分割器は、１０ピコ秒よりも小さい位相雑音仕様内で差動出力信号ＩおよびＱを発生するために、４で割る演算を実行するために、２０ミリアンペアよりも大きい電流を消費する。
【０００４】
実際の回路設計では、局部発振器からの入力信号は、しばしば長さが１ミリメートルを超える信号線を介して通信される。この距離にわたって、ラインに沿った電力損失が発振信号の振幅を減衰させる傾向がある。これらの損失を克服し、分割器にレールツーレール信号(rail to rail signal)を配信するために、より強力な信号が局部発振器によって送信されなければならず、その結果、望ましくない電力消費レベルが生じる。バッテリー電源式セルラー電話の無線トランシーバなどにおける適用例では、減衰した発振入力信号を受信し、最小の電力消費で、低位相雑音のレールツーレールＩおよびＱ信号を発生する周波数分割器を動作させることが望ましいことがある。
【発明の概要】
【０００５】
並列経路周波数分割器（ＰＰＦＤ）が低電力周波数分割器回路と高速ラッチ回路とを含む。ＰＰＦＤの入力ノード上に存在する入力信号の第１の部分が分割器回路に通信され、第２の部分がラッチ回路に通信される。分割器回路は、ラッチ回路に通信される周波数分割されたイネーブル信号を発生する。ラッチ回路は、イネーブル信号上の位相雑音が入力信号の発振周期の１／２よりも小さい限り、イネーブル信号上に存在する位相雑音に鈍感である、分割された出力信号を発生する。低電力周波数分割器によって発生された雑音は、ＰＰＦＤによって発生された出力信号に伝搬されないので、ＰＰＦＤは、比較的低い電力消費で低雑音の周波数分割された信号を発生する。
【０００６】
一実施形態では、ＰＰＦＤは、２つの低電力周波数分割器回路と２つの高速ラッチ回路とを伴う。各周波数分割器回路は、差動入力信号の一部分を受信し、入力信号を整数値で周波数分割し、差動イネーブル信号を出力する。差動イネーブル信号のうちの第１の差動イネーブル信号は、第１の周波数分割器回路によって発生された同相（Ｉ）差動イネーブル信号である。差動イネーブル信号のうちの第２の差動イネーブル信号は、第２の周波数分割器回路によって発生された直交位相（Ｑ）差動イネーブル信号である。ＩおよびＱイネーブル信号は、互いに約９０度位相がずれており、したがって位相直交する。Ｉ差動イネーブル信号は第１の高速ラッチ回路に通信される。また、第１の高速ラッチは、差動入力信号の一部分を受信し、分割された出力信号Ｉを発生する。Ｑ差動イネーブル信号は第２の高速ラッチ回路に通信される。また、第２の高速ラッチは、差動入力信号の一部分を受信し、分割された出力信号Ｑを発生する。ＩおよびＱ出力信号は、互いに約９０度位相がずれており、したがって位相直交する。
【０００７】
差動入力信号の一部分が低電力周波数分割器回路に通信され、残りの部分が高速ラッチ回路に通信されるので、入力信号は２つの並列経路に分割される。各高速ラッチ回路は、差動入力信号の一部分と、低電力周波数分割器回路によって発生されたイネーブル信号とに基づいて出力信号を発生する。ラッチ回路の動作によって、低電力周波数分割器によって発生されたイネーブル信号上に存在する位相雑音に鈍感である、周波数分割された出力信号が発生される。このために、低電力周波数分割器回路は、より少ない電力を消費する比較的小さいトランジスタから構築され得、比較的小さい入力電流でレールツーレール出力信号を発生するように駆動され得る。さらに、高速ラッチ回路は、比較的単純なラッチ機能を実現するために比較的少ないトランジスタを必要とするので、高速ラッチ回路は、比較的小さい電力量を消費するように構築され得る。一例では、各周波数分割器は、２つのトライステートインバータ(tri-state inverter)と、Ｄラッチ回路として動作するように構成されたインバータとを含む。同じ例では、各高速ラッチ回路は、ラッチ回路として動作するように構成された３つのトランジスタのみを含む。
【０００８】
第２の実施形態では、各周波数分割器回路はプログラマブルである。各プログラマブル低電力周波数分割器は、差動入力信号ＬＯを選択可能な整数値Ｎで周波数分割するように動作する。一例では、プログラマブル周波数分割器は、差動入力信号ＬＯを、ある構成では２で周波数分割し、別の構成では４で周波数分割する。選択可能な整数値Ｎは２値デジタル選択信号によって判断される。選択信号値に基づいて、各分割器は、差動入力信号ＬＯを所望の整数値で周波数分割するように構成される。
【０００９】
上記は概要であり、したがって当然、詳細の簡略化、一般化および省略を含んでおり、したがって、概要はいかなる形でも例示的なものにすぎず、限定的なものではないことを当業者は諒解されたい。特許請求の範囲のみによって定義される、本明細書で説明するデバイスおよび／またはプロセスの他の態様、発明的特徴、および利点は、本明細書に記載する非限定的な詳細な説明において明らかになるであろう。
【図面の簡単な説明】
【００１０】
【図１】直列に構成された周波数分割器回路を含む周波数分割器の図（従来技術）。
【図２】新規の一態様による、周波数分割器１１３を採用するモバイル通信デバイス１００の簡略図。
【図３】図２のＲＦトランシーバ集積回路１０２のより詳細な図。
【図４】図３のＲＦトランシーバ集積回路１０２の受信チェーン１０８内の周波数分割器１１３の動作の図。
【図５】図４のＲＦトランシーバ集積回路１０２の受信チェーン１０８の並列経路周波数分割器１１３の詳細な図。
【図６】差動入力信号から分割された差動出力信号を発生するように構成された並列経路周波数分割器１１３の詳細な図。
【図７】図６の低電力周波数分割器１３２および高速ラッチ回路１３４のより詳細な図。
【図８】図７の低電力周波数分割器１３２および高速ラッチ回路１３４の入力および出力波形を示す図。
【図９】図６の低電力周波数分割器１３３および高速ラッチ回路１３５のより詳細な図。
【図１０】図９の低電力周波数分割器１３３および高速ラッチ回路１３５の入力および出力波形を示す図。
【図１１】図６の並列経路周波数分割器１１３の入力および出力波形を示す図。
【図１２】並列経路周波数分割器１１３の第２の実施形態を示す図。
【図１３】図１２の並列経路周波数分割器１１３のプログラマブル低電力周波数分割器１３２を示す図。
【図１４】一態様による方法の流れ図。
【発明を実施するための形態】
【００１１】
図２は、セルラー電話などのモバイル通信デバイス１００の非常に簡略化されたハイレベルブロック図である。デバイス１００は、（図示されない部分の中でも）セルラー電話通信を受信および送信するために使用可能なアンテナ１０１と、ＲＦトランシーバ集積回路１０２と、デジタルベースバンド集積回路１０３とを含む。
【００１２】
図３は、図２のＲＦトランシーバ集積回路１０２のより詳細な図である。セルラー電話の動作についての１つの非常に簡略化された説明では、セルラー電話が、セルラー電話会話の一部としてオーディオ情報を受信するために使用されている場合、着信送信１０４はアンテナ１０１上で受信される。信号は、デュプレクサ１０５および整合ネットワーク１０６を通過し、受信チェーン１０８の低雑音増幅器（ＬＮＡ）１０７によって増幅される。ミキサ１０９によって周波数がダウンコンバートされた後、またベースバンドフィルタ１１０によってフィルタ処理された後、その情報は、アナログデジタル変換およびデジタル領域におけるさらなる処理のためにデジタルベースバンド集積回路１０３に通信される。ダウンコンバージョンプロセスの一部として、ミキサ１０９は、周波数分割器１１３によって発生された分割された発振信号ＬＯ１／Ｎを受信し、この信号を使用して、受信チェーン１０８によって処理される情報をダウンコンバートする。分割された発振信号ＬＯ１／Ｎと呼ばれるものは、実際に２つの差動信号ＩおよびＱを含む。差動信号ＩおよびＱの各々は、２つの導体のセット上で通信される。周波数分割器１１３は、受信チェーン１０８の回路に物理的に極めて近接している。周波数分割器１１３は、局部発振器信号ＬＯ１を受信し、信号を整数Ｎで周波数分割し、分割された発振信号ＬＯ１／Ｎを出力する。局部発振器信号ＬＯ１は局部発振器１１１によって発生される。ＬＯ１は、たとえば、２つの導体を介して送信される差分信号であり得る。他の例では、ＬＯ１は、単一の導体を介して送信されるシングルエンド信号であり得る。ＬＯ１は、長い「非可逆（lossy）」ライン１１２を介して周波数分割器１１３に送信される。以下で説明するように、信号ＬＯ１は、長い「非可逆」ライン１１２上での送信中に寄生電力損失を被る。これらの損失は、ＬＯ１のピークツーピーク信号振幅(peak to peak signal amplitude)とＬＯ１の高周波成分とを減衰させる。
【００１３】
一方、セルラー電話１００がセルラー電話会話の一部としてオーディオ情報を送信するために使用されている場合、送信されるべきオーディオ情報はデジタルベースバンド集積回路１０３中でアナログ形式に変換される。アナログ情報は、ＲＦトランシーバ集積回路１０２の送信チェーン１１５のベースバンドフィルタ１１４に供給される。フィルタ処理後に、信号は、ミキサ１１６によって周波数がアップコンバートされる。アップコンバージョンプロセスの一部として、ミキサ１１６は、周波数分割器１１９によって発生された分割された発振信号ＬＯ２／Ｎを受信し、この信号を使用して、送信チェーン１１５によって処理された情報をアップコンバートする。得られたアップコンバートされた信号は、ドライバ増幅器１２０と外部電力増幅器１２１とによって増幅される。増幅された信号は、発信送信１２２として送信するためにアンテナ１０１に供給される。分割された発振信号ＬＯ２／Ｎは２つの差動信号ＩおよびＱを含む。周波数分割器１１９は、局部発振器信号ＬＯ２を受信し、その信号を整数除数Ｎで周波数分割し、分割された発振信号ＬＯ２／Ｎを出力する。局部発振器信号ＬＯ２は局部発振器１１７によって発生される。ＬＯ２は、たとえば、２つの導体を介して送信される差分信号であり得る。他の例では、ＬＯ２は、単一の導体を介して送信されるシングルエンド信号であり得る。ＬＯ２は、長い「非可逆」ライン１１８を介して、送信チェーン１１５の回路に極めて近接して常駐する周波数分割器１１９に送信される。長い「非可逆」ライン１１８を介した送信中に、信号ＬＯ２は、それのピークツーピーク振幅と高周波成分とを減衰させる寄生電力損失を被る。
【００１４】
図４に、図３のＲＦトランシーバ集積回路１０２の受信チェーン１０８の局部発振器（ＬＯ）経路１２８内の、局部発振器１１１からミキサ１０９への発振信号の通信をより詳細に示す。局部発振器１１１は電圧制御発振器（ＶＣＯ）１２３と出力バッファ１２４とを含む。ＶＣＯ１２３は、発振周波数によって特徴づけられる正弦波発振信号を発生する。一例では、ＶＣＯ１２３は、約４Ｇｈｚにおいて発振する正弦波信号を発生する。ＶＣＯ１２３の出力信号は、出力バッファ１２４によって増幅され、差分信号ＬＯに変換される。差分信号ＬＯは、導体１２６上で通信される信号ＬＯ＋と、導体１２９上で通信される信号ＬＯ−とを伴う。図示のように、出力バッファ１２４の出力において、信号ＬＯは、ＶＣＯ１２３によって発生された正弦波発振信号の発振周波数において発振する方形波に近似する。ＬＯ経路１２８の長い「非可逆」ライン１１２は、信号ＬＯ＋を通信する導体１２６と信号ＬＯ−を通信する導体１２９とを含む。他の例では、局部発振器１１１は、シングルエンド信号を発生し得、ライン１１２は、シングルエンド入力信号を通信する単一の導体のみを含み得る。バッテリー電源式セルラー電話などのワイヤレス通信システムでは、局部発振器１１１は様々なサブ回路に発振信号を供給する。したがって、各サブ回路に物理的に極めて近接した局部発振器１１１を構築することは不可能である。その結果、局部発振器１１１は、しばしば受信チェーン１０８の周波数分割器１１３に物理的に極めて近接していない。たとえば、長い「非可逆」ライン１１２は、長さが１ミリメートル以上である。この長さのために、ライン１１２を介して通信される発振信号は、いくつかの電力損失機構の犠牲になる。ダイ基板への容量結合には、ライン１１２を介して送信される高周波発振信号に対して低域フィルタ効果がある。また、電磁放射損失は、ライン１１２を介して送信される高周波信号の振幅を減衰させ、ライン１１２の充電／放電は１／２ｃｖ2ｆ損失を生じる。それの長さにより、ライン１１２はアンテナのように働き、ライン１１２を介して送信される高周波信号は放射損失を被る。これらの電力損失の結果として、ライン１１２を介して送信される発振信号は、ピークツーピーク信号振幅の減衰と高周波成分の減衰とを被る。たとえば、局部発振器１１１に物理的に極めて近接して測定された、局部発振器１１１からの信号ＬＯの波形は、理想的な方形波に厳密に似ていることがある。しかしながら、入力バッファ１２５に極めて近接して測定された同じ信号は、振幅と高周波成分とが減衰させられ得る。説明のために、方形波の遷移は大きく減衰しており、各遷移において角が丸められたように見える。これらの電力損失は、送信電力を増加させることによって克服され得るが、これにより、電力消費の望ましくない増加を生じる。したがって、入力バッファ１２５に関連した周波数分割器１１３は、確実に、最小の電力消費で、減衰した入力信号を周波数分割することが可能であるべきである。
【００１５】
入力バッファ１２５は、導体１２６および１２９を介して通信された差分信号ＬＯを受信する。入力バッファ１２５は、減衰した差分信号ＬＯから方形波差分信号ＬＯを発生する。入力バッファ１２５によって発生された信号の必要とされる位相雑音および電流レベルは、入力バッファ１２５によって消費された電力を判断する。位相雑音要件がより厳しくなるにつれて、また発生した信号の必要とされる電流レベルが高まるにつれて、入力バッファ１２５は、より大きいトランジスタを必要とする。入力バッファ１２５によって消費される電力量を低減するために、周波数分割器１１３は、出力位相雑音仕様内で、入力バッファ１２５によって供給される最小の入力電流で動作するように構成されるべきである。一例では、周波数分割器１２５は、１０ピコ秒よりも小さい出力位相雑音仕様内で４で割る演算を実行するために、６ミリアンペア未満を消費する。
【００１６】
周波数分割器１１３は、導体１３８、１３９、１４０、および１４１によって出力バッファ１２７に結合される。周波数分割器１１３は、導体１３６および１３７によって入力バッファ１２５に結合される。周波数分割器１１３は、導体１３６上の信号ＬＯ＋と導体１３７上の信号ＬＯ−とを伴う差動入力信号ＬＯを受信する。周波数分割器１１３は、入力信号ＬＯを整数Ｎで周波数分割することによって、分割された出力信号ＬＯ／Ｎを発生する。ＬＯ／Ｎは２つの差動出力信号ＩおよびＱを発生する。差動出力信号Ｉは、導体１３８上の信号Ｉ＋と導体１３９上の信号Ｉ−とを伴う。差動出力信号Ｑは、導体１４０上の信号Ｑ＋と導体１４１上の信号Ｑ−とを伴う。Ｉ＋、Ｉ−、Ｑ＋、およびＱ−は、互いに、位相直交する４つの分割された発振信号である。以下で説明するように、すべての４つの信号は、入力波形ＬＯの周波数分割されたバージョンに近似するが、４つの信号表現の各々は位相の約９０度の差によって特徴づけられる。
【００１７】
出力バッファ１２７はミキサ１０９に結合される。ミキサ１０９は、インバータ回路をもつバッファ段を含む。インバータベースのミキサバッファ段は、それらの電力効率的な動作特性のために使用される。しかしながら、それらは、確実に動作するために、近似的にレールツーレールの入力波形を必要とする。したがって、出力バッファ１２７は、ミキサ１０９を確実に駆動するために、理想的なレールツーレール振幅波形に近似する差動出力信号ＩおよびＱを発生するために採用される。動作中、出力信号Ｉ＋、Ｉ−、Ｑ＋、およびＱ−は、回路供給電圧ＶＤＤの数十ミリボルト内の最大電圧と、回路接地電圧ＶＳＳの数十ミリボルト内の最小電圧との間で発振する。ミキサ１０９のミキサバッファ段は、出力バッファ１２７からの出力信号Ｉ＋、Ｉ−、Ｑ＋、およびＱ−から駆動されるときに確実に動作する。図５に、図３のＲＦトランシーバ集積回路１０２の受信チェーン１０８の並列経路周波数分割器（ＰＰＦＤ）１１３を示す。ＰＰＦＤ１１３は、低電力周波数分割器回路１３０と高速ラッチ回路１３１と入力ノード１８０と出力リード線１８７とを含む。低電力周波数分割器１３０は、導体１８８によって高速ラッチ１３１に結合される。出力リード線１８７は高速ラッチ１３１に結合される。入力ノード１８０は、導体１８１によって低電力周波数分割器１３０に結合される。入力ノード１８０はまた、導体１８３によって高速ラッチ１３１に結合される。入力ノード１８０上に存在する入力信号ＬＯは、２つの部分、すなわち信号部分１８２と信号部分１８４とに電流が分割される。信号１８２は導体１８１を介して低電力周波数分割器１３０に通信され、信号１８４は、導体１８３を介して高速ラッチ１３１に通信される。低電力周波数分割器１３０は、信号１８２を受信し、導体１８８を介して高速ラッチ１３１に通信されるイネーブル信号１８５を発生する。イネーブル信号１８５は、ＬＯからより低い周波数に周波数分割される。一例では、低電力周波数分割器１３０は入力信号ＬＯを２で周波数分割する。高速ラッチ１３１は、信号１８４とイネーブル信号１８５の両方を受信し、出力リード線１８７を介して通信される分割された出力信号１８６を発生する。このようにして、入力信号ＬＯは２つの並列部分に分割される。第１の部分１８２は、イネーブル信号１８５を発生するために低電力周波数分割器１３０によって周波数分割される。イネーブル信号１８５は、出力信号１８６についての位相雑音に関する仕様に対して、位相雑音に関する緩い仕様に準拠する。たとえば、イネーブル信号１８５上に存在する位相雑音は、入力信号ＬＯの発振周期の１／２までであり得る。４Ｇｈｚの入力周波数の場合、イネーブル信号１８５上に存在する位相雑音は、出力信号１８６上に存在する位相雑音の１０ピコ秒よりも小さい仕様ではなく、２５０ピコ秒と同じ大きさであり得る。一例では、イネーブル信号は、入力信号ＬＯの発振周期の２５％よりも多く遅延させられ得るが、出力信号は、入力信号ＬＯの発振周期の１０％よりも少なく遅延させられる。位相雑音についてのこの比較的緩い仕様により、低電力周波数分割器１３０は、より少ない電力を消費する比較的小さいトランジスタから構築され得、比較的小さい入力電流でレールツーレール出力信号を発生するように駆動され得る。したがって、信号１８２の電流レベルはより小さくなり、それにより入力バッファ１２５のための電力要件が低減し得る。第２の部分である信号１８４は高速ラッチ１３１に直接通信される。信号１８４は、雑音源の影響を受けにくい比較的大きいトランジスタを駆動する。たとえば、出力信号１８６上に存在する位相雑音は１０ピコ秒よりも小さくなり得る。高速ラッチ１３１は、複雑な周波数分割器回路ではなく、単純なラッチ回路であるので、比較的少ない大きいトランジスタが必要とされる。より少数の大きいトランジスタの場合、出力信号１８６上の位相雑音仕様は、供給電流が低減され、信号１８４の電流レベルを小さくし得る。高速ラッチ１３１のラッチ回路の動作によって、出力信号１８６上の位相雑音は、イネーブル信号１８５の位相雑音上ではなく、信号１８４上に存在する位相雑音から導出される。このために、雑音レベルが入力信号ＬＯの発振周期の１／２を超えない限り、イネーブル信号１８５上に存在する比較的大量の位相雑音が許容され得る。このために、低電力周波数分割器１３０のトランジスタは、高速ラッチ１３１のトランジスタと比較して小さくなり得る。低電力周波数分割器１３０は、高速ラッチ１３１よりも多くのトランジスタを含むが、一例では、入力信号ＬＯの電流の約１／２は低電力周波数分割器１３０に向けられ、残りの部分は高速ラッチ１３０に向けられる。このようにして、低電力周波数分割器によって消費される入力電流と、高速ラッチによって消費される入力電流との間の平衡が達成される。一例では、並列経路周波数分割器１１３によって消費される全電流は、２ギガヘルツ出力信号に対して１０ピコ秒よりも小さい位相雑音を達成するために直列周波数分割器によって消費される電流の１／２である。
【００１８】
図６は、図３のＲＦトランシーバ集積回路１０２の受信チェーン１０８の周波数分割器１１３のより詳細な図である。ＰＰＦＤ１１３は、２つの周波数分割器回路、分割器１３２と分割器１３３とを含む低電力周波数分割器１３０を含む。ＰＰＦＤ１１３は、２つの高速ラッチ回路、ラッチ１３４とラッチ１３５とを含む高速ラッチ１３１をも含む。図示のように、ＰＰＦＤ１１３は、位相直交する分割された出力信号（Ｉ＋、Ｉ−、Ｑ＋、Ｑ−）を発生するために、差動入力信号（ＬＯ＋およびＬＯ−）を周波数分割するように動作する。信号ＬＯ＋は、導体１２６を介して発振入力ノード１４１に通信される。入力ノード１４１上に存在する信号ＬＯ＋は、２つの部分、すなわち信号部分１４２と信号部分１４３とに電流が分割される。信号１４２は、低電力周波数分割器１３０の分割器１３２と分割器１３３の両方に通信される。信号１４３はラッチ１３５に通信される。信号ＬＯ−は、導体１２９を介して発振入力ノード１４４に通信される。入力ノード１４４上に存在する信号ＬＯ−は、２つの部分、すなわち信号部分１４５と信号部分１４６とに電流が分割される。信号１４５は、低電力周波数分割器１３０の分割器１３２と分割器１３３の両方に通信される。信号１４６はラッチ１３４に通信される。このようにして、差動入力信号ＬＯは２つの並列部分に分割される。分割器１３２は、信号１４２の一部分と信号１４５の一部分とを受信し、イネーブル信号ＥＮ＿Ｉ＋およびＮ＿Ｉ−を発生する。信号ＥＮ＿Ｉ＋は、導体１６９を介してラッチ１３４に通信され、信号ＥＮ＿Ｉ−は、導体１７０を介してラッチ１３４に通信される。イネーブル信号ＥＮ＿Ｉ＋およびＥＮ＿Ｉ−の各々は周波数分割される。一例では、分割器１３２は入力信号ＬＯを２で周波数分割する。ラッチ１３４は、イネーブル信号ＥＮ＿Ｉ＋およびＥＮ＿Ｉ−と信号１４６とを受信し、出力リード線１３８を介して通信される分割された出力信号Ｉ＋と、出力リード線１３９を介して通信されるＩ−とを発生する。同様に、分割器１３３は、信号１４２の一部分と信号１４５の一部分とを受信し、イネーブル信号ＥＮ＿Ｑ＋およびＥＮ＿Ｑ−を発生する。信号ＥＮ＿Ｑ＋は、導体１７１を介してラッチ１３４に通信され、信号ＥＮ＿Ｑ−は、導体１７２を介してラッチ１３５に通信される。イネーブル信号ＥＮ＿Ｑ＋およびＥＮ＿Ｑ−の各々は、ＬＯからより低い周波数に周波数分割される。一例では、分割器１３３は入力信号ＬＯを２で周波数分割する。ラッチ１３５は、イネーブル信号ＥＮ＿Ｑ＋およびＥＮ＿Ｑ−と信号１４３とを受信し、出力リード線１４０を介して通信される分割された出力信号Ｑ＋と、出力リード線１４１を介して通信されるＱ−とを発生する。Ｉ＋、Ｉ−、Ｑ＋、およびＱ−は、互いに、位相直交する４つの分割された発振信号である。
【００１９】
図７は、ＰＰＦＤ１１３の低電力周波数分割器１３０の分割器１３２と高速ラッチ１３１のラッチ１３４とのより詳細な図である。分割器１３２は、第１のトライステートインバータ１５０と第２のトライステートインバータ１５１とインバータ１５２とを含む。トライステートインバータ１５０は、Ｐチャネルトランジスタ１５３（Ｐ１）と、Ｐチャネルトランジスタ１５４（Ｐ２）と、Ｎチャネルトランジスタ１５５（Ｎ１）と、Ｎチャネルトランジスタ１５６（Ｎ２）と、入力リード線１７３と、制御入力リード線１７４と、制御入力リード線１７５と、出力ノード１９０とを含む。各トランジスタは、ソースとドレインとゲートとを含む。Ｐ１のソースは、電圧を供給する電圧源ＶＤＤに結合される。Ｐ１のドレインはＰ２のソースに結合される。Ｐ２のドレインは、Ｎ１のソースと出力ノード１９０とに結合される。Ｎ１のドレインはＮ２のソースに結合される。Ｎ２のドレインは、接地電圧を供給する電圧源に結合される。制御入力リード線１７４はＰ２のゲートに結合される。制御入力リード線１７５はＮ１のゲートに結合される。トランジスタＰ１およびＮ２のゲートは入力リード線１７３に結合される。トライステートインバータ１５１は、Ｐチャネルトランジスタ１５７（Ｐ３）と、Ｐチャネルトランジスタ１５８（Ｐ４）と、Ｎチャネルトランジスタ１５９（Ｎ３）と、Ｎチャネルトランジスタ１６０（Ｎ４）と、入力リード線１７６と、制御入力リード線１７７と、制御入力リード線１７８と、出力ノード１９１とを含む。各トランジスタは、ソースとドレインとゲートとを含む。Ｐ３のソースは、電圧を供給する電圧源ＶＤＤに結合される。Ｐ３のドレインはＰ４のソースに結合される。Ｐ４のドレインは、Ｎ３のソースと出力ノード１９１とに結合される。Ｎ３のドレインはＮ４のソースに結合される。Ｎ４のドレインは、接地電圧を供給する電圧源に結合される。制御入力リード線１７７はＰ４のゲートに結合される。制御入力リード線１７８はＮ３のゲートに結合される。トランジスタＰ３およびＮ４のゲートは入力リード線１７６に結合される。トライステートインバータ１５１の入力リード線１７６は、トライステートインバータ１５０の出力ノード１９０に結合される。インバータ１５２は、Ｐチャネルトランジスタ１６１（Ｐ５）と、Ｎチャネルトランジスタ１６２（Ｎ５）と、入力リード線１７９と、出力ノード１９２とを含む。Ｐ５のソースは、電圧を供給する電圧源ＶＤＤに結合される。Ｐ５のドレインは、Ｎ５のソースとインバータ１５２の出力ノード１９２とに結合される。Ｎ５のドレインは、接地電圧を供給する電圧源に結合される。トランジスタＰ５およびＮ５のゲートは入力リード線１７９に結合される。インバータ１５２の入力リード線１７９は、トライステートインバータ１５１の出力ノード１９１に結合される。トライステートインバータ１５０の入力リード線１７３は、インバータ１５２の出力ノード１９２に結合される。信号ＬＯ−の一部分は、トライステートインバータ１５０の制御入力リード線１７４と、トライステートインバータ１５１の制御入力リード線１７８とを介して通信される。信号ＬＯ＋の一部分は、トライステートインバータ１５０の制御入力リード線１７５と、トライステートインバータ１５１の制御入力リード線１７７とを介して通信される。ＥＮ＿Ｉ＋は、トライステートインバータ１５１の出力ノード１９１に存在する。ＥＮ＿Ｉ＋は、導体１６９を介して分割器１３２の出力ノード１９１からラッチ１３４に通信される。ＥＮ＿Ｉ−は、インバータ１５２の出力ノード１９２に存在する。ＥＮ＿Ｉ−は、導体１７０を介して分割器１３２の出力ノード１９２からラッチ１３４に通信される。
【００２０】
ラッチ１３４は、第１のラッチ回路１９７と第２のラッチ回路１９８とを含む。ラッチ回路１９７は、Ｐチャネルトランジスタ１６３（Ｐ６）と、Ｎチャネルトランジスタ１６４（Ｎ６）と、Ｎチャネルトランジスタ１６５（Ｎ７）と、入力リード線１９５と、制御入力リード線１６９と、出力ノード１９３とを含む。各トランジスタは、ソースとドレインとゲートとを含む。Ｐ６のソースは、電圧を供給する電圧源ＶＤＤに結合される。Ｐ６のドレインはＮ６のソースに結合される。Ｎ６のドレインは、Ｎ７のソースと出力ノード１９３とに結合される。Ｎ７のドレインは、接地電圧を供給する電圧源に結合される。制御入力リード線１６９はＰ６のゲートに結合される。トランジスタＮ６およびＮ７のゲートは入力リード線１９５に結合される。このようにして、入力リード線１９５上に存在する入力信号は、出力信号を発生するために２つ以下のトランジスタに電流を供給する。ラッチ回路１９８は、Ｐチャネルトランジスタ１６６（Ｐ７）と、Ｎチャネルトランジスタ１６７（Ｎ８）と、Ｎチャネルトランジスタ１６８（Ｎ９）と、入力リード線１９６と、制御入力リード線１７０と、出力ノード１９４とを含む。各トランジスタは、ソースとドレインとゲートとを含む。Ｐ７のソースは、電圧を供給する電圧源ＶＤＤに結合される。Ｐ７のドレインはＮ８のソースに結合される。Ｎ８のドレインは、Ｎ９のソースと出力ノード１９４とに結合される。Ｎ９のドレインは、接地電圧を供給する電圧源に結合される。制御入力リード線１７０はＰ７のゲートに結合される。トランジスタＮ８およびＮ９のゲートは入力リード線１９６に結合される。このようにして、入力リード線１９６上に存在する入力信号は、出力信号を発生するために２つ以下のトランジスタに電流を供給する。信号ＬＯ−の一部分は、インバータ１９７の制御入力リード線１９５と、インバータ１９８の制御入力リード線１９６とを介して通信される。信号Ｉ＋はラッチ１９７の出力ノード１９３に存在する。信号Ｉ＋は、導体１３８を介してラッチ１３４の出力ノード１９３から通信される。信号Ｉ−はラッチ１９８の出力ノード１９４に存在する。信号Ｉ−は、導体１３９を介してラッチ１３４の出力ノード１９４から通信される。
【００２１】
図８に、図７の分割器１３２とラッチ１３４とによって発生された信号の例示的な波形を示す。図７に関して説明したように、信号ＬＯ＋およびＬＯ−は分割器１３２に供給され、ＬＯ−はラッチ１３４に供給される。図７において構成されるように、分割器１３２は、信号ＬＯ＋およびＬＯ−からイネーブル信号ＥＮ＿Ｉ＋およびＥＮ＿Ｉ−を発生する。図８に理想的に示すように、分割器１３２は、信号ＥＮ＿Ｉ＋およびＥＮ＿Ｉ−を発生するために信号ＬＯ＋およびＬＯ−を２で周波数分割するように動作する。信号ＥＮ＿Ｉ＋およびＥＮ＿Ｉ−は５０パーセントデューティサイクル信号であり、ＥＮ＿Ｉ＋およびＥＮ＿Ｉ−は互いに位相が１８０度ずれている。ラッチ１３４は、イネーブル信号と信号ＬＯ−とを受信するように動作し、周波数分割された２５％デューティサイクル信号Ｉ＋およびＩ−を発生する。ラッチ１３４は、信号Ｉ＋およびＩ−に追加され得るさらなる位相雑音の量を最小限に抑えるために、比較的高いスルーレートで動作する。ラッチ１３４は、信号ＬＯ−上に存在する位相雑音を伝搬するが、イネーブル信号上に存在する位相雑音が入力信号ＬＯ−のクロックサイクルの１／２を超えない限り、ラッチ１３４は、イネーブル信号ＥＮ＿Ｉ＋およびＥＮ＿Ｉ−上に存在する位相雑音を伝搬しない。ラッチ１３４のアクションによって、ＥＮ＿Ｉ＋が低く、信号ＬＯ−が低くなるまで、信号Ｉ＋は高くラッチしない。言い換えれば、ＬＯ−が低くなるときにＩ＋が高く遷移するために、ＥＮ＿Ｉ＋は低くなければならない。図８に示す理想的な状況の下で、ＥＮ＿Ｉ＋は、ＬＯ−が低くなる前のＬＯ−の１／２のクロックサイクルと、ＬＯ−が低くなった後のＬＯ−の１／２のクロックサイクルとの間低い。したがって、信号ＥＮ＿Ｉ＋上に存在する位相雑音は、信号Ｉ＋上に存在する位相雑音を増やすことなしに信号ＬＯ−のクロックサイクルの１／２までであり得る。同様に、信号ＥＮ＿Ｉ−上に存在する位相雑音は、信号Ｉ−上に存在する位相雑音を増やすことなしに信号ＬＯ−のクロックサイクルの１／２までであり得る。
【００２２】
図９は、ＰＰＦＤ１１３の低電力周波数分割器１３０の分割器１３３と高速ラッチ１３１のラッチ１３５とのより詳細な図である。分割器１３３は分割器１３２に類似する。分割器１３３は、第１のトライステートインバータ１９９と第２のトライステートインバータ２００とインバータ２０１とを含む。ラッチ１３５は、第１のラッチ回路２０２と第２のラッチ回路２０３とを含む。図示のように、分割器１３３のトライステートインバータ１９９は、分割器１３２のトライステートインバータ１５０として、反対の極性で差動入力信号ＬＯによって駆動される。同様に、分割器１３３のトライステートインバータ２００は、分割器１３２のトライステートインバータ１５１として、反対の極性で差動入力信号ＬＯによって駆動される。信号ＥＮ＿Ｑ＋は、導体１７１を介して分割器１３３からラッチ回路２０２に通信される。信号ＥＮ＿Ｑ−は、導体１７２を介して分割器１３３からラッチ回路２０３に通信される。ラッチ回路２０２とラッチ回路２０３の両方は、信号ＬＯ＋によって駆動される。信号Ｑ＋は、導体１４０を介してラッチ１３５のラッチ回路２０２から通信される。信号Ｑ−は、導体１４１を介してラッチ１３５のラッチ回路２０３から通信される。
【００２３】
図１０に、図９の分割器１３３とラッチ１３５とによって発生された信号の例示的な波形を示す。図９に関して説明したように、信号ＬＯ＋およびＬＯ−は分割器１３３に供給され、ＬＯ＋はラッチ１３５に供給される。図９において構成されるように、分割器１３３は信号ＬＯ＋およびＬＯ−からイネーブル信号ＥＮ＿Ｑ＋およびＥＮ＿Ｑ−を発生する。図１０に理想的に示すように、分割器１３３は、信号ＥＮ＿Ｑ＋およびＥＮ＿Ｑ−を発生するために信号ＬＯ＋およびＬＯ−を２で周波数分割するように動作する。信号ＥＮ＿Ｑ＋およびＥＮ＿Ｑ−は５０パーセントデューティサイクル信号であり、ＥＮ＿Ｑ＋およびＥＮ＿Ｑ−は互いに位相が１８０度ずれている。ラッチ１３５は、周波数分割された２５％デューティサイクル信号Ｑ＋およびＱ−を発生するために、イネーブル信号と信号ＬＯ＋とを受信するように動作する。ラッチ１３５は、信号Ｑ＋およびＱ−に追加され得るさらなる位相雑音の量を最小限に抑えるために、比較的高いスルーレートで動作する。ラッチ１３５は、信号ＬＯ＋上に存在する位相雑音を伝搬するが、イネーブル信号上に存在する位相雑音が入力信号ＬＯ＋のクロックサイクルの１／２を超えない限り、ラッチ１３５は、イネーブル信号ＥＮ＿Ｑ＋およびＥＮ＿Ｑ−上に存在する位相雑音を伝搬しない。ラッチ１３５のアクションによって、ＥＮ＿Ｑ＋が低く、信号ＬＯ＋が低くなるまで、信号Ｑ＋は高くラッチしない。言い換えれば、ＬＯ＋が低くなるときにＱ＋が高く遷移するために、ＥＮ＿Ｑ＋は低くなければならない。図１０に示す理想的な状況の下で、ＥＮ＿Ｑ＋は、ＬＯ＋が低くなる前のＬＯ＋の１／２のクロックサイクルと、ＬＯ＋が低くなった後のＬＯ＋の１／２のクロックサイクルとの間低い。したがって、信号ＥＮ＿Ｑ＋上に存在する位相雑音は、信号Ｑ＋上に存在する位相雑音を増やすことなしに信号ＬＯ＋のクロックサイクルの１／２までであり得る。同様に、信号ＥＮ＿Ｑ−上に存在する位相雑音は、信号Ｑ−上に存在する位相雑音を増やすことなしに信号ＬＯ＋のクロックサイクルの１／２までであり得る。
【００２４】
図１１に、図７〜図１０に関してより十分に説明した、本実施形態における図６の低電力周波数分割器１３０と高速ラッチ１３１とによって発生された信号の例示的な波形を示す。低電力周波数分割器１３０は、イネーブル信号ＥＮ＿Ｉ＋、ＥＮ＿Ｑ＋、ＥＮ＿Ｉ−、およびＥＮ＿Ｑ−を発生するように動作する。図示のように、信号ＥＮ＿Ｉ＋、ＥＮ＿Ｑ＋、ＥＮ＿Ｉ−、およびＥＮ＿Ｑ−は、互いに位相が９０度ずれている５０パーセントデューティサイクル信号である。さらに、信号ＥＮ＿Ｉ＋、ＥＮ＿Ｑ＋、ＥＮ＿Ｉ−、およびＥＮ＿Ｑ−は、差動信号ＬＯから２で周波数分割される。高速ラッチ１３１は、出力信号Ｉ＋、Ｑ＋、Ｉ−、およびＱ−を発生するように動作する。図示のように、出力信号Ｉ＋、Ｑ＋、Ｉ−、およびＱ−は、互いに位相が９０度ずれている２５パーセントデューティサイクル信号である。さらに、信号Ｉ＋、Ｑ＋、Ｉ−、およびＱ−は、差動入力信号ＬＯから２で周波数分割される。
【００２５】
図１２に、第２の実施形態におけるＰＰＦＤ１１３を示す。本実施形態では、ＰＰＦＤ１１３は、２つのプログラマブル周波数分割器回路、分割器１３２と分割器１３３とを含むプログラマブル低電力周波数分割器１３０を含む。プログラマブル低電力周波数分割器１３０は、差動入力信号ＬＯを選択可能な整数値Ｎで周波数分割するように動作する。一例では、プログラマブル周波数分割器１３０は、差動入力信号ＬＯを、ある構成では２で周波数分割し、別の構成では４で周波数分割する。他の例では、他の整数値（たとえば２、３、４、６、８）による周波数分割が実行され得る。選択可能な整数値Ｎは２値デジタル選択信号ＳＥＬによって判断される。ＳＥＬは、プログラマブル低電力周波数分割器１３０によって受信される。ＳＥＬの値に基づいて、分割器１３０は、差動入力信号ＬＯを所望の整数値で周波数分割するように構成される。
【００２６】
図１３に、プログラマブル低電力周波数分割器１３０のプログラマブル周波数分割器回路１３２をより詳細に示す。分割器回路１３２は、第１のデータラッチ（Ｄラッチ）回路２０４と第２のデータラッチ（Ｄラッチ）回路２０５とを含む。一例では、Ｄラッチ回路２０４および２０５の各々は、図７に示した分割器回路１３２に関して説明したように構成され得る。回路２０４は、差動入力信号ＬＯを２で周波数分割し、Ｄラッチ２０４の出力および反転出力に存在する分割された差動出力信号ＬＯ／２を発生する。Ｄラッチ回路２０４の出力Ｑは、Ｄラッチ回路２０５のクロック入力に結合される。このようにして、Ｄラッチ回路２０５は、分割された出力信号ＬＯ／２をさらに２で周波数分割し、Ｄラッチ２０５の出力および反転出力に存在する分割された差動出力信号ＬＯ／４を出力する。また、分割器回路１３２はスイッチング要素２０６〜２０９を含む。スイッチング要素２０６は、Ｄラッチ回路２０４の出力を導体１６９に選択的に結合する。スイッチング要素２０７は、Ｄラッチ回路２０４の反転出力を導体１７０に選択的に結合する。スイッチング要素２０８は、Ｄラッチ回路２０５の出力を導体１６９に選択的に結合する。スイッチング要素２０８は、Ｄラッチ回路２０５の反転出力を導体１７０に選択的に結合する。図示のように、２値デジタル信号ＳＥＬは、スイッチング要素２０６および２０７に実質的に非導電性であるように指令し、スイッチング要素２０８および２０９に実質的に導電性であるように指令する。この構成では、Ｄラッチ回路２０５の出力および反転出力は、それぞれ導体１６９および１７０に結合される。このようにして、導体１６９上に存在するイネーブル信号ＥＮ＿Ｉ＋と導体１７０上に存在するＥＮ＿Ｉ−とが４で周波数分割される。代替構成では、ＳＥＬは、スイッチング要素２０６および２０７に実質的に導電性であるように指令し、スイッチング要素２０８および２０９に実質的に非導電性であるように指令する。この構成では、Ｄラッチ回路２０４の出力および反転出力は、それぞれ導体１６９および１７０に結合される。このようにして、導体１６９上に存在するイネーブル信号ＥＮ＿Ｉ＋と導体１７０上に存在する信号ＥＮ＿Ｉ−とが、２で周波数分割される。
【００２７】
図１４は、一態様による方法２２０の流れ図である。ステップ２２１において、ＰＰＦＤ１１３は、発振入力信号の第１の部分に基づいてイネーブル信号を発生する。イネーブル信号は入力信号から周波数分割される。ステップ２２２において、イネーブル信号はＰＰＦＤ１１３の高速ラッチ回路に通信される。ステップ２２３において、ＰＰＦＤ１１３は、発振入力信号の第２の部分とイネーブル信号とに基づいて出力信号を発生する。出力信号は入力信号から周波数分割される。発振入力信号の電流は、発振入力信号の第１の部分と第２の部分との間で分割される。
【００２８】
１つまたは複数の例示的な実施形態では、説明した機能はハードウェア、ソフトウェア、ファームウェア、またはそれらの任意の組合せで実装され得る。ソフトウェアで実装した場合、機能は、１つまたは複数の命令またはコードとしてコンピュータ可読媒体上に記憶されるか、あるいはコンピュータ可読媒体を介して送信され得る。コンピュータ可読媒体は、ある場所から別の場所へのコンピュータプログラムの転送を可能にする任意の媒体を含む、コンピュータ記憶媒体とコンピュータ通信媒体の両方を含む。記憶媒体は、汎用または専用コンピュータによってアクセスされ得る任意の利用可能な媒体であり得る。限定ではなく例として、そのようなコンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ−ＲＯＭ、または他の光ディスクストレージ、磁気ディスクストレージまたは他の磁気ストレージデバイス、あるいは命令またはデータ構造の形態の所望のプログラムコード手段を搬送または記憶するために使用され得、汎用もしくは専用コンピュータまたは汎用もしくは専用プロセッサによってアクセスされ得る、任意の他の媒体を備えることができる。さらに、いかなる接続もコンピュータ可読媒体と適切に呼ばれる。たとえば、ソフトウェアが、同軸ケーブル、光ファイバーケーブル、ツイストペア、デジタル加入者回線（ＤＳＬ）、または赤外線、無線、およびマイクロ波などのワイヤレス技術を使用して、ウェブサイト、サーバ、または他のリモートソースから送信される場合、同軸ケーブル、光ファイバーケーブル、ツイストペア、ＤＳＬ、または赤外線、無線、およびマイクロ波などのワイヤレス技術は、媒体の定義に含まれる。本明細書で使用するディスク（disk）およびディスク（disc）は、コンパクトディスク（disc）（ＣＤ）、レーザディスク（disc）、光ディスク（disc）、デジタル多用途ディスク（disc）（ＤＶＤ）、フロッピー（登録商標）ディスク（disk）およびブルーレイ（登録商標）ディスク（disc）を含み、ディスク（disk）は、通常、データを磁気的に再生し、ディスク（disc）は、データをレーザで光学的に再生する。上記の組合せもコンピュータ可読媒体の範囲内に含めるべきである。
【００２９】
１つの例示的な例では、プロセッサ実行可能命令のセット２１１は、図２のデジタルベースバンド集積回路１０３中のメモリ（プロセッサ可読媒体）２１２に記憶される。プロセッサ２１０は、バス上でメモリ２１２にアクセスし、命令２１１を実行し、それによって集積回路１０３に、ＲＦトランシーバ集積回路１０２の受信チェーン１０８中の周波数分割器１１３を構成および制御および監視させる。
【００３０】
いくつかの特定の実施形態について説明の目的で上述したが、本特許文書の教示は、一般的な適用可能性を有し、上述した特定の実施形態に限定されない。たとえば、本出願では、周波数分割器が低電力周波数分割器と高速ラッチとを含むように説明したが、低電力周波数分割器はラッチング機能を含むことができ、高速ラッチは周波数分割能力を含むことができる。したがって、説明した特定の実施形態の様々な特徴の様々な変更、適合、および組合せは、以下に記載する特許請求の範囲の範囲から逸脱することなく実施できる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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