(57)【特許請求の範囲】
【請求項１】
正転入力信号と反転入力信号に基づいて正転出力信号と反転出力信号とを出力する差動演算増幅器と、複数のスイッチング素子と、複数のサンプリング用コンデンサとを備えたサンプル・ホールド回路において、
サンプルフェーズで差動入力信号を両端に接続する一方のサンプリング用コンデンサと他方のサンプリング用コンデンサのうち、低ゲイン設定時に両端に前記正転入力信号又は前記反転入力信号を接続するための複数のスイッチング素子を備えていることを特徴とするサンプル・ホールド回路。
【請求項２】
前記差動演算増幅器の正転入力側に設けられた第１のスイッチング素子と、該第１のスイッチング素子に接続された第１のサンプリング用コンデンサと、
前記差動演算増幅器の反転入力側に設けられた第６のスイッチング素子と、該第６のスイッチング素子に接続された第４のサンプリング用コンデンサと、
該第１のサンプリング用コンデンサの出力側と前記第６のスイッチング素子の入力側に接続された第３のスイッチング素子と、該第３のスイッチング素子と並列に接続された第２のサンプリング用コンデンサ及び該第２のサンプリング用コンデンサに接続された第７のスイッチング素子と、前記第２のサンプリング用コンデンサと前記第１のスイッチング素子の入力側に接続された第２のスイッチング素子と、
前記第４のサンプリング用のコンデンサの出力側と前記第１のスイッチング素子の入力側に接続された第４のスイッチング素子と、該第４のスイッチング素子と並列に接続された第３のサンプリング用コンデンサ及び該第３のサンプリング用コンデンサに接続された第８のスイッチング素子と、前記第３のサンプリング用コンデンサと前記第６のスイッチング素子の入力側に接続された第５のスイッチング素子と
を備えていることを特徴とする請求項１に記載のサンプル・ホールド回路。
【請求項３】
前記第１，第２，第５乃至第８のスイッチング素子の切断されるタイミングと、前記第３及び第４のスイッチング素子の切断されるタイミングとが同時又は前後することを特徴とする請求項１又は２に記載のサンプル・ホールド回路。
【請求項４】
前記サンプリング用コンデンサの総数及びホールドフェーズでネガティブフィードバックがかかる前記サンプリング用コンデンサの総数が、任意に制御可能であることを特徴とする請求項１，２又は３に記載のサンプル・ホールド回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、サンプル・ホールド回路に関し、より詳細には、サンプルフェーズでサンプリング用コンデンサの両端に差動入力を接続して出力ゲインを調整可能とするサンプル・ホールド回路において、低ゲイン設定時に差動入力のサンプリングを必要としないコンデンサの両端に反転入力信号を接続することで、スイッチング素子の数を減らして応答性の早いサンプル・ホールド回路に関する。
【背景技術】
【０００２】
従来から入力電圧をサンプリングして保持し、保持した電圧に応じた電圧を出力するサンプル・ホールド回路は良く知られている。各種画像センサや画像処理装置などのアナログ信号をディジタル信号に変換する必要な電子機器は、この種のサンプル・ホールド回路を用いてノイズ特性の良いサンプル・ホールド動作を行うことが求められている。
図２は、従来のノイズ特性に優れたサンプル・ホールド回路の回路構成図である。図２に示したサンプル・ホールド回路は、正転入力信号ＶＩＰと反転入力信号ＶＩＮに基づいて正転出力信号ＶＯＰと反転出力信号ＶＯＮとを出力する差動演算増幅器（ＡＭ）１１と、スイッチング素子Ｓ１乃至Ｓ６と、サンプリング用コンデンサＣ１，Ｃ２とを備えて構成されている。
【０００３】
スイッチング素子Ｓ１乃至Ｓ６は、例えば、図示しない制御部から出力される制御信号φ１，φ２によって回路の接続状態を切り替えることにより、サンプル・ホールド動作をするためのスイッチング素子である。スイッチング素子Ｓ１乃至Ｓ６が、接続状態と切断状態とを交互に繰り返すことによって、連続したサンプリング動作が行われる。
サンプリング用コンデンサＣ１，Ｃ２は、スイッチング素子Ｓ１乃至Ｓ６がそれぞれ接続され、サンプリング動作によって正転入力信号ＶＩＰと反転入力信号ＶＩＮに対応する電荷を貯蓄・保持することで、正転入力信号ＶＩＰと反転入力信号ＶＩＮをサンプル及びホールドするためのサンプリング用コンデンサである。
【０００４】
差動演算増幅器（ＡＭ）１１は、サンプリング用コンデンサＣ１，Ｃ２でサンプル及びホールドされた正転入力信号ＶＩＰと反転入力信号ＶＩＮを、ゲインＡに基づく増幅度と、ループ帰還係数βに基づく帰還量とに基づいて増幅するものである。
図３（ａ），（ｂ）は、図２に示したサンプル・ホールド回路の制御部のタイミングチャートを示す図である。サンプル動作フェーズのとき、Φ１が“Ｈ”となり、Φ２が“Ｌ”となる。スイッチング素子Ｓ１乃至Ｓ４が接続状態になると共に、スイッチング素子Ｓ５，Ｓ６が切断状態となる。このとき、サンプリング用コンデンサＣ１，Ｃ２の両端には、正転入力ＶＩＰと反転入力信号ＶＩＮが接続され、コンデンサＣ１，Ｃ２に蓄えられる電荷量Ｑ１，Ｑ２は、それぞれ次式のようになる。
Ｑ１＝Ｃ１（ＶＩＰ−ＶＩＮ）・・・式（１）
Ｑ２＝Ｃ２（ＶＩＮ−ＶＩＰ）・・・式（２）
【０００５】
次に、ホールド動作フェーズのとき、Φ１が“Ｌ”となり、Φ２が“Ｈ”となる。スイッチング素子Ｓ１乃至Ｓ４が切断状態になると共に、スイッチング素子Ｓ５，Ｓ６が接続状態となる。このとき、コンデンサＣ１，Ｃ２の一端に正転出力信号ＶＯＰと反転出力信号ＶＯＮが接続されネガティブフィードバックがかかり、差動演算増幅器１１の入力ＶＸ，ＶＹは仮想短絡状態（ＶＸ≒ＶＹ）になる。それぞれのコンデンサＣ１，Ｃ２に蓄えられる電荷量はそれぞれ次式のようになる。
Ｑ１＝Ｃ１（ＶＯＰ−ＶＸ）・・・式（３）
Ｑ２＝Ｃ２（ＶＯＮ−ＶＹ）・・・式（４）
【０００６】
サンプルフェーズとホールドフェーズでＣ１とＣ２に蓄えられる電荷量は等しいので、Ｃ１＝Ｃ２のとき正転出力信号ＶＯＰと反転出力信号ＶＯＮは、それぞれ次式のようになる。
ＶＯＰ＝ＶＩＰ−ＶＩＮ＋ＶＸ・・・式（５）
ＶＯＮ＝ＶＩＮ−ＶＩＰ＋ＶＹ・・・式（６）
上述したように、ホールドフェーズではＶＸ，ＶＹは仮想短絡状態（ＶＸ≒ＶＹ）になっているので、差動出力ＶＯＰ−ＶＯＮは、式（５）−式（６）より次式のようになる。
ＶＯＰ−ＶＯＮ＝２（ＶＩＰ−ＶＩＮ）・・・式（７）
また、式（５）＋式（６）から、ホールドフェーズでの差動演算増幅器１１の入力コモン電圧（ＶＸ＋ＶＹ）／２を求めることができる。
（ＶＸ＋ＶＹ）／２＝（ＶＯＰ＋ＶＯＮ）／２・・・式（８）
【０００７】
また、スイッチトキャパシタのノイズ特性については、サンプリング用コンデンサの両端に差動入力信号を接続してサンプリング動作を行うことで、式（７）からわかるようにサンプル・ホールド回路のゲインは２となっているため、同サイズのサンプリング用コンデンサを用いてゲインが１のサンプル・ホールド回路に比べ、入力換算ノイズを１／２倍に下げることができる。
【０００８】
さらに、上述した式（８）によると、ホールドフェーズでの差動演算増幅器１１の入力コモン電圧（ＶＸ＋ＶＹ）／２は、サンプル・ホールド回路の入力コモン電圧（ＶＩＰ＋ＶＩＮ））／２に全く依存しない。従って、サンプル・ホールド回路であって、一方の入力がＤＣレベルで他方の入力がダイナミックに動作するようなシングル・ツゥ・ディファレンシャル回路でも、入力コモン電圧（ＶＩＰ＋ＶＩＮ））／２が大きく変動した際にホールドフェーズで（ＶＸ＋ＶＹ））／２が一定に保たれるため、差動演算増幅器１１の入力レンジを外れることなく、高い増幅度を保ったままサンプル・ホールド回路を行うことが可能である。
【０００９】
なお、アナログ回路の分野で、一般的な演算増幅器（ｏｐｅｒａｔｉｏｎａｌ  ａｍｐｌｉｆｉｅｒ；ＯＰアンプ）には、単一の入力信号に対して単一の出力信号を出力するシングルエンド型と、正負の入力信号Ｖｉ＋，Ｖｉ−に対して正負の出力信号Ｖｏ＋，Ｖｏ−を出力する全差動型がある。シングルエンド型ＯＰアンプでは、２つの入力端子の一方はグランドラインであり、他方が信号ラインである。したがって、信号ラインとグランドライン間の電圧が入力電圧となる。
【００１０】
全差動型ＯＰアンプでは、２つの入力端子の一方はグランドラインを構成せず、各入力端子にそれぞれ入力される入力信号Ｖｉ＋，Ｖｉ−の差電圧が入力電圧となる。また、全差動型ＯＰアンプには、出力信号Ｖｏ＋，Ｖｏ−の振幅の中点を決めるための電圧（コモンモード電圧）が与えられる。全差動型ＯＰアンプは、入力信号の差をとることでノイズ分が相殺されるので、ノイズの影響を受けにくいという長所がある。
【００１１】
また、例えば、特許文献１には、同一容量値に設計された２種類のコンデンサの製造バラつきによる相対誤差に対して、変換精度の低下を招かないサンプル・ホールド回路が開示されている。
また、例えば、特許文献２には、制御信号の印加で電流を流して入力に応じた出力を発生する差動回路と、この差動回路の出力を次の制御信号印加まで維持するホールド回路とを備えたサンプル・ホールド回路において、回路内を伝搬する信号の大小に応じた電流を差動回路に流す可変電流源を設け、この可変電流源は、出力先となるＡＧＣ回路のゲイン調整値に応じた電流を差動回路に流すことが開示されている。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２０１０−２８３７７３号公報
【特許文献２】特開平１１−２６００９２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
上述した図２に示すサンプル・ホールド回路をベースに、ゲイン調整可能なサンプル・ホールド回路を考えてみる。
図４は、従来のゲイン調整可能なサンプル・ホールド回路の回路構成図である。図４に示したサンプル・ホールド回路は、正転入力信号ＶＩＰと反転入力信号ＶＩＮと参照電圧ＶＲＥＦに基づいて正転出力信号ＶＯＰと反転出力信号ＶＯＮとを出力する差動演算増幅器ＡＭと、スイッチング素子Ｓ１乃至Ｓ１８と、サンプリング用コンデンサＣ１乃至Ｃ４とを備えて構成されている。
【００１４】
図４に示したサンプル・ホールド回路をベースに、ゲイン調整可能なサンプル・ホールド回路を考えてみると、サンプリング用コンデンサＣ２，Ｃ３が追加されている。
そして、サンプリング用コンデンサＣ２，Ｃ３の両端に正転入力ＶＩＰと反転入力信号ＶＩＮを接続するためのスイッチング素子Ｓ３及びＳ４，Ｓ５及びＳ６が追加され、サンプリング用コンデンサＣ２，Ｃ３の一端に差動演算増幅器（ＡＭ）１１の入力ＶＸ，ＶＹを接続するためのスイッチング素子Ｓ１７，Ｓ１８が追加され、サンプリング用コンデンサＣ２，Ｃ３の一端に参照電圧ＶＲＥＦを接続するためのスイッチング素子Ｓ１４，Ｓ１５が追加されている。
【００１５】
さらに、サンプリング用コンデンサＣ２，Ｃ３の両端に参照電圧ＶＲＥＦを接続するためのスイッチング素子Ｓ９及びＳ１０，Ｓ１１及びＳ１２が追加されている。
スイッチング素子Ｓ１乃至Ｓ１８は、例えば、図示しない制御部から出力される制御信号Φ１，Φ１Ａ，Φ１Ｂ，Φ２によって回路の接続状態を切り替えることにより、サンプル・ホールド動作をするためのスイッチング素子である。スイッチング素子Ｓ１乃至Ｓ１８が、接続状態と切断状態とを交互に繰り返すことによって、連続したサンプリング動作が行われる。
【００１６】
サンプリング用コンデンサＣ１乃至Ｃ４は、スイッチング素子Ｓ１乃至Ｓ１８がそれぞれ接続され、サンプリング動作によって正転入力信号ＶＩＰと反転入力信号ＶＩＮに対応する電荷を貯蓄・保持することで、正転入力信号ＶＩＰと反転入力信号ＶＩＮをサンプル及びホールドするためのサンプリング用コンデンサである。
差動演算増幅器（ＡＭ）１１は、サンプリング用コンデンサＣ１乃至Ｃ４でサンプル及びホールドされた正転入力信号ＶＩＰと反転入力信号ＶＩＮを、ゲインＡに基づく増幅度と、ループ帰還係数βに基づく帰還量とに基づいて増幅するものである。
【００１７】
図５（ａ）乃至（ｆ）は、図４に示したサンプル・ホールド回路の制御部のタイミングチャートを示す図である。まず、サンプル・ホールド回路のゲインを４倍設定のときについて説明する。
サンプル動作フェーズのとき、Φ１，Φ１Ａが“Ｈ”となり、Φ１Ｂ，Φ２が“Ｌ”となる。スイッチング素子Ｓ１乃至Ｓ８が接続状態になると共に、スイッチング素子Ｓ９乃至Ｓ１８が切断状態となる。このとき、サンプリング用コンデンサＣ１乃至Ｃ４の両端には正転入力ＶＩＰと反転入力信号ＶＩＮが接続され、コンデンサＣ１乃至Ｃ４に蓄えられる電荷量Ｑ１〜Ｑ４は、それぞれ次式のようになる。
Ｑ１＝Ｃ１（ＶＩＰ−ＶＩＮ）・・・式（９）
Ｑ２＝Ｃ２（ＶＩＰ−ＶＩＮ）・・・式（１０）
Ｑ３＝Ｃ３（ＶＩＮ−ＶＩＰ）・・・式（１１）
Ｑ４＝Ｃ４（ＶＩＮ−ＶＩＰ）・・・式（１２）
【００１８】
ホールド動作フェーズのとき、Φ１，Φ１Ａ，Φ１Ｂが“Ｌ”となり、Φ２が“Ｈ”となる。スイッチング素子Ｓ１乃至Ｓ１２が切断状態になると共に、スイッチング素子Ｓ１３乃至Ｓ１８が接続状態となる。このとき、コンデンサＣ１，Ｃ４の一端に正転出力信号ＶＯＰと反転出力信号ＶＯＮが接続されネガティブフィードバックがかかり、差動演算増幅器１１の入力ＶＸ，ＶＹは仮想短絡状態（ＶＸ≒ＶＹ）になる。それぞれのコンデンサＣ１乃至Ｃ４に蓄えられる電荷量はそれぞれ次式のようになる。
Ｑ１＝Ｃ１（ＶＯＰ−ＶＸ）・・・式（１３）
Ｑ２＝Ｃ２（ＶＲＥＦ−ＶＸ）・・・式（１４）
Ｑ３＝Ｃ３（ＶＲＥＦ−ＶＹ）・・・式（１５）
Ｑ４＝Ｃ４（ＶＯＮ−ＶＹ）・・・式（１６）
【００１９】
サンプルフェーズとホールドフェーズでＣ１とＣ２，Ｃ３とＣ４に蓄えられる電荷の総量は等しいので、Ｃ１＝Ｃ２＝Ｃ３＝Ｃ４のとき正転出力信号ＶＯＰと反転出力信号ＶＯＮは、それぞれ次式のようになる。
ＶＯＰ＝２（ＶＩＰ−ＶＩＮ）−ＶＲＥＦ＋２ＶＸ・・・式（１７）
ＶＯＮ＝２（ＶＩＮ−ＶＩＰ）−ＶＲＥＦ＋２ＶＹ・・・式（１８）
上述したように、ホールドフェーズでは、ＶＸ，ＶＹは仮想短絡状態（ＶＸ≒ＶＹ）になっているので、差動出力ＶＯＰ−ＶＯＮは、式（１７）−式（１８）より次式のようになる。
ＶＯＰ−ＶＯＮ＝４（ＶＩＰ−ＶＩＮ）・・・式（１９）
【００２０】
次に、サンプル・ホールド回路のゲインを２倍設定のときについて説明する。  
サンプル動作フェーズのとき、Φ１，Φ１Ｂが“Ｈ”となり、Φ１Ａ，Φ２が“Ｌ”となる。スイッチング素子Ｓ１，Ｓ２，Ｓ７乃至Ｓ１２が接続状態になると共に、スイッチング素子Ｓ３乃至Ｓ６，Ｓ１３乃至Ｓ１８が切断状態となる。このとき、サンプリング用コンデンサＣ１，Ｃ４の両端には、正転入力ＶＩＰと反転入力信号ＶＩＮが接続され、サンプリング用コンデンサＣ２，Ｃ３の両端には、参照電圧ＶＲＥＦが接続される。コンデンサＣ１乃至Ｃ４に蓄えられる電荷量Ｑ１〜Ｑ４は、それぞれ次式のようになる。
Ｑ１＝Ｃ１（ＶＩＰ−ＶＩＮ）・・・式（２０）
Ｑ２＝Ｃ２（ＶＲＥＦ−ＶＲＥＦ）・・・式（２１）
Ｑ３＝Ｃ３（ＶＲＥＦ−ＶＲＥＦ）・・・式（２２）
Ｑ４＝Ｃ４（ＶＩＮ−ＶＩＰ）・・・式（２３）
【００２１】
ホールド動作フェーズのとき、Φ１，Φ１Ａ，Φ１Ｂが“Ｌ”となり、Φ２が“Ｈ”となる。スイッチング素子Ｓ１乃至Ｓ１２が切断状態になると共に、スイッチング素子Ｓ１３乃至Ｓ１８が接続状態となる。このとき、コンデンサＣ１，Ｃ４の一端に正転出力信号ＶＯＰと反転出力信号ＶＯＮが接続されネガティブフィードバックがかかり、差動演算増幅器１１の入力ＶＸ，ＶＹは仮想短絡状態（ＶＸ≒ＶＹ）になる。それぞれのコンデンサＣ１乃至Ｃ４に蓄えられる電荷量はそれぞれ次式のようになる。
Ｑ１＝Ｃ１（ＶＯＰ−ＶＸ）・・・式（２４）
Ｑ２＝Ｃ２（ＶＲＥＦ−ＶＸ）・・・式（２５）
Ｑ３＝Ｃ３（ＶＲＥＦ−ＶＹ）・・・式（２６）
Ｑ４＝Ｃ４（ＶＯＮ−ＶＹ）・・・式（２７）
【００２２】
サンプルフェーズとホールドフェーズでＣ１とＣ２，Ｃ３とＣ４に蓄えられる電荷の総量は等しいので、Ｃ１＝Ｃ２＝Ｃ３＝Ｃ４のとき正転出力信号ＶＯＰ，反転出力信号ＶＯＮはそれぞれ次式のようになる。
ＶＯＰ＝ＶＩＰ−ＶＩＮ−ＶＲＥＦ＋２ＶＸ・・・式（２８）
ＶＯＮ＝ＶＩＮ−ＶＩＰ−ＶＲＥＦ＋２ＶＹ・・・式（２９）
上述したように、ホールドフェーズではＶＸ，ＶＹは仮想短絡状態（ＶＸ≒ＶＹ）になっているので、差動出力ＶＯＰ−ＶＯＮは、式（２８）−式（２９）より次式のようになる。
ＶＯＰ−ＶＯＮ＝２（ＶＩＰ−ＶＩＮ）・・・式（３０）
【００２３】
しかしながら、上述した回路構成では、高ゲイン設定時にサンプリング用コンデンサＣ２，Ｃ３の両端に差動入力を接続していたのに対し、低ゲイン設定時にはサンプリング用コンデンサＣ２，Ｃ３の両端に参照電圧を接続するため、接続切り替え用のスイッチング素子の数が増加してしまう。また、サンプリング用コンデンサＣ１，Ｃ４をホールドフェーズで差動演算増幅器の入力端子に接続するスイッチング素子も必要であり、このスイッチング素子の抵抗成分及び寄生容量は、ホールドフェーズでの演算増幅器の応答性を劣化させる。
【００２４】
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、スイッチング素子の数を少なくし小面積で、差動演算増幅器の応答性の劣化を抑制するようにしたゲイン調整可能なサンプル・ホールド回路を提供することにある。
【課題を解決するための手段】
【００２５】
本発明は、このような目的を達成するためになされたもので、請求項１に記載の発明は、正転入力信号（ＶＩＰ）と反転入力信号（ＶＩＮ）に基づいて正転出力信号（ＶＯＰ）と反転出力信号（ＶＯＮ）とを出力する差動演算増幅器（１１）と、複数のスイッチング素子（Ｓ１乃至Ｓ１２）と、複数のサンプリング用コンデンサ（Ｃ１乃至Ｃ４）とを備えたサンプル・ホールド回路において、サンプルフェーズで差動入力信号を両端に接続する一方のサンプリング用コンデンサ（Ｃ１，Ｃ２）と他方のサンプリング用コンデンサ（Ｃ３，Ｃ４）のうち、低ゲイン設定時に両端に前記正転入力信号（ＶＩＰ）又は前記反転入力信号（ＶＩＮ）を接続するための複数のスイッチング素子（Ｓ１乃至Ｓ８）を備えていることを特徴とする。
【００２６】
また、請求項２に記載の発明は、請求項１に記載の発明において、前記差動演算増幅器（１１）の正転入力側に設けられた第１のスイッチング素子（Ｓ１）と、該第１のスイッチング素子（Ｓ１）に接続された第１のサンプリング用コンデンサ（Ｃ１）と、
前記差動演算増幅器（１１）の反転入力側に設けられた第６のスイッチング素子（Ｓ６）と、該第６のスイッチング素子（Ｓ６）に接続された第４のサンプリング用コンデンサ（Ｃ４）と、該第１のサンプリング用コンデンサ（Ｃ１）の出力側と前記第６のスイッチング素子（Ｓ６）の入力側に接続された第３のスイッチング素子（Ｓ３）と、該第３のスイッチング素子（Ｓ３）と並列に接続された第２のサンプリング用コンデンサ（Ｃ２）及び該第２のサンプリング用コンデンサ（Ｃ２）に接続された第７のスイッチング素子（Ｓ７）と、前記第２のサンプリング用コンデンサ（Ｃ２）と前記第１のスイッチング素子（Ｓ１）の入力側に接続された第２のスイッチング素子（Ｓ２）と、前記第４のサンプリング用のコンデンサ（Ｃ４）の出力側と前記第１のスイッチング素子（Ｓ１）の入力側に接続された第４のスイッチング素子（Ｓ４）と、該第４のスイッチング素子（Ｓ４）と並列に接続された第３のサンプリング用コンデンサ（Ｃ３）及び該第３のサンプリング用コンデンサ（Ｃ３）に接続された第８のスイッチング素子（Ｓ８）と、前記第３のサンプリング用コンデンサ（Ｃ３）と前記第６のスイッチング素子（Ｓ６）の入力側に接続された第５のスイッチング素子（Ｓ５）とを備えている。
【００２７】
また、請求項３に記載の発明は、請求項１又は２に記載の発明において、前記第１，第２，第５乃至第８のスイッチング素子（Ｓ１，Ｓ２，Ｓ５乃至Ｓ８）の切断されるタイミングと、前記第３及び第４のスイッチング素子（Ｓ３，Ｓ４）の切断されるタイミングとが同時又は前後することを特徴とする。
また、請求項４に記載の発明は、請求項１，２又は３に記載の発明において、前記サンプリング用コンデンサの総数及びホールドフェーズでネガティブフィードバックがかかる前記サンプリング用コンデンサの総数が、任意に制御可能であることを特徴とする。
【発明の効果】
【００２８】
本発明によれば、低ゲイン設定時に差動入力のサンプリングを必要としないコンデンサの両端に反転入力信号を接続するようにしたので、ノイズ特性に優れ、入力コモン電圧の変動の影響を受けず、スイッチング素子の数を少なくし小面積で、差動演算増幅器の応答性の劣化を抑制することが可能となる。
【図面の簡単な説明】
【００２９】
【図１】本発明に係るサンプル・ホールド回路の実施例を説明するための回路構成図である。
【図２】従来のノイズ特性に優れたサンプル・ホールド回路の回路構成図である。
【図３】（ａ），（ｂ）は、図３に示したサンプル・ホールド回路の制御部のタイミングチャートを示す図である。
【図４】従来のゲイン調整可能なサンプル・ホールド回路の回路構成図である。
【図５】（ａ）乃至（ｆ）は、図４に示したサンプル・ホールド回路の制御部のタイミングチャートを示す図である。
【発明を実施するための形態】
【００３０】
以下、図面を参照して本発明の実施例について説明する。  
図１は、本発明に係るサンプル・ホールド回路の実施例を説明するための回路構成図である。図中符号１１は差動演算増幅器（ＡＭ）を示している。
本発明のサンプル・ホールド回路は、正転入力信号ＶＩＰと反転入力信号ＶＩＮに基づいて正転出力信号ＶＯＰと反転出力信号ＶＯＮとを出力する差動演算増幅器１１と、複数のスイッチング素子Ｓ１乃至Ｓ１２と、複数のサンプリング用コンデンサＣ１乃至Ｃ４とを備えている。
【００３１】
また、サンプルフェーズで差動入力信号を両端に接続する一方のサンプリング用コンデンサＣ１，Ｃ２と他方のサンプリング用コンデンサＣ３，Ｃ４のうち、低ゲイン設定時に両端に正転入力信号ＶＩＰ又は反転入力信号ＶＩＮを接続するための複数のスイッチング素子Ｓ１乃至Ｓ８を備えている。
また、差動演算増幅器１１の正転入力側に設けられた第１のスイッチング素子Ｓ１と、この第１のスイッチング素子Ｓ１に接続された第１のサンプリング用コンデンサＣ１とを備えている。また、差動演算増幅器１１の反転入力側に設けられた第６のスイッチング素子Ｓ６と、この第６のスイッチング素子Ｓ６に接続された第４のサンプリング用コンデンサＣ４とを備えている。
【００３２】
また、第１のサンプリング用コンデンサＣ１の出力側と前記第６のスイッチング素子Ｓ６の入力側に接続された第３のスイッチング素子Ｓ３と、この第３のスイッチング素子Ｓ３と並列に接続された第２のサンプリング用コンデンサＣ２及び第２のサンプリング用コンデンサＣ２に接続された第７のスイッチング素子Ｓ７と、第２のサンプリング用コンデンサＣ２と第１のスイッチング素子Ｓ１の入力側に接続された第２のスイッチング素子Ｓ２とを備えている。
【００３３】
また、第４のサンプリング用のコンデンサＣ４の出力側と第１のスイッチング素子Ｓ１の入力側に接続された第４のスイッチング素子Ｓ４と、この第４のスイッチング素子Ｓ４と並列に接続された第３のサンプリング用コンデンサＣ３及び第３のサンプリング用コンデンサＣ３に接続された第８のスイッチング素子Ｓ８と、第３のサンプリング用コンデンサＣ３と第６のスイッチング素子Ｓ６の入力側に接続された第５のスイッチング素子Ｓ５とを備えている。
【００３４】
次に、サンプル・ホールド回路のゲインを４倍設定のときについて説明する。  
本実施例にかかるサンプル・ホールド回路は、サンプリング用コンデンサＣ１，Ｃ２の一端に正転入力ＶＩＰを接続するためのスイッチング素子Ｓ１，Ｓ２と、サンプリング用コンデンサＣ１，Ｃ２の他端に反転入力ＶＩＮを接続するための共通のスイッチング素子Ｓ３を備えている。さらに、サンプリング用コンデンサＣ３，Ｃ４の一端に反転入力ＶＩＮを接続するためのスイッチング素子Ｓ５，Ｓ６と、サンプリング用コンデンサＣ３，Ｃ４の他端に正転入力ＶＩＰを接続するための共通のスイッチング素子Ｓ４を備えている。
【００３５】
サンプル動作フェーズのとき、図５に示すようなΦ１，Φ１Ａが“Ｈ”となり、Φ１Ｂ，Φ２が“Ｌ”となる。スイッチング素子Ｓ１乃至Ｓ６が接続状態になると共に、スイッチング素子Ｓ７乃至Ｓ１２が切断状態となる。このとき、サンプリング用コンデンサＣ１乃至Ｃ４の両端には、正転入力ＶＩＰと反転入力信号ＶＩＮが接続され、コンデンサＣ１乃至Ｃ４に蓄えられる電荷量Ｑ１〜Ｑ４は、それぞれ上述した式（９）〜式（１２）と同じである。
【００３６】
そして、本実施例にかかるサンプル・ホールド回路は、サンプリング用コンデンサＣ１，Ｃ２の一端が、差動演算増幅器（ＡＭ）１１の入力ＶＸに共通接続され、サンプリング用コンデンサＣ３，Ｃ４の一端が、差動演算増幅器１１の入力ＶＹに共通接続されている。
ホールド動作フェーズのとき、Φ１，Φ１Ａ，Φ１Ｂが“Ｌ”となり、Φ２が“Ｈ”となる。スイッチング素子Ｓ１乃至Ｓ８が切断状態になると共に、スイッチング素子Ｓ９乃至Ｓ１２が接続状態となる。このとき、コンデンサＣ１，Ｃ４の一端に正転出力信号ＶＯＰと反転出力信号ＶＯＮが接続されネガティブフィードバックがかかり、差動演算増幅器１１の入力ＶＸ，ＶＹは仮想短絡状態（ＶＸ≒ＶＹ）になる。それぞれのコンデンサＣ１乃至Ｃ４に蓄えられる電荷量は、それぞれ上述した式（１３）〜式（１６）と同じである。
【００３７】
サンプルフェーズとホールドフェーズでＣ１とＣ２、Ｃ３とＣ４に蓄えられる電荷の総量は等しいので、Ｃ１＝Ｃ２＝Ｃ３＝Ｃ４のとき正転出力信号ＶＯＰ，反転出力信号ＶＯＮは、それぞれ上述した式（１７），式（１８）と同じである。したがって、差動出力ＶＯＰとＶＯＮは、図４と同様に式（１９）と同じである。
【００３８】
次に、サンプル・ホールド回路のゲインを２倍設定のときについて説明する。  
本実施例にかかるサンプル・ホールド回路は、サンプリング用コンデンサＣ１の一端に正転入力信号ＶＩＰを接続するためのスイッチング素子Ｓ１と、サンプリング用コンデンサＣ１の他端に反転入力信号ＶＩＮを接続するためのスイッチング素子Ｓ３を備えている。さらに、サンプリング用コンデンサＣ４の一端に反転入力信号ＶＩＮを接続するためのスイッチング素子Ｓ６と、サンプリング用コンデンサＣ４の他端に正転入力信号ＶＩＰを接続するためのスイッチング素子Ｓ４を備えている。
【００３９】
特に、本実施例にかかるサンプル・ホールド回路は、サンプリング用コンデンサＣ２の他端に反転入力信号ＶＩＮを接続するためのスイッチング素子Ｓ７と、サンプリング用コンデンサＣ３の他端に正転入力信号ＶＩＰを接続するためのスイッチング素子Ｓ８を備えている。また、スイッチング素子Ｓ３は、サンプリング用コンデンサＣ２の一端を反転入力信号ＶＩＮに接続し、スイッチング素子Ｓ４は、サンプリング用コンデンサＣ３の一端を正転入力信号ＶＩＰに接続する。
【００４０】
サンプル動作フェーズのとき、Φ１，Φ１Ｂが“Ｈ”となり、Φ１Ａ，Φ２が“Ｌ”となる。スイッチング素子Ｓ１，Ｓ３，Ｓ４，Ｓ６乃至Ｓ８が接続状態になると共に、スイッチング素子Ｓ２，Ｓ５，Ｓ９乃至Ｓ１２が切断状態となる。このとき、サンプリング用コンデンサＣ１，Ｃ４の両端には、正転入力信号ＶＩＰと反転入力信号ＶＩＮが接続され、サンプリング用コンデンサＣ２の両端には反転入力信号ＶＩＮが接続され、サンプリング用コンデンサＣ３の両端には正転入力信号ＶＩＰが接続される。コンデンサＣ１乃至Ｃ４に蓄えられる電荷量Ｑ１〜Ｑ４は、それぞれ次式のようになる。
Ｑ１＝Ｃ１（ＶＩＰ−ＶＩＮ）・・・式（３１）
Ｑ２＝Ｃ２（ＶＩＮ−ＶＩＮ）・・・式（３２）
Ｑ３＝Ｃ３（ＶＩＰ−ＶＩＰ）・・・式（３３）
Ｑ４＝Ｃ４（ＶＩＮ−ＶＩＰ）・・・式（３４）
そして、本実施例にかかるサンプル・ホールド回路は、サンプリング用コンデンサＣ１，Ｃ２の一端が、差動演算増幅器１１の入力ＶＸに共通接続され、サンプリング用コンデンサＣ３，Ｃ４の一端が、差動演算増幅器１１の入力ＶＹに共通接続されている。
【００４１】
ホールド動作フェーズのとき、Φ１，Φ１Ａ，Φ１Ｂが“Ｌ”となり、Φ２が“Ｈ”となる。スイッチング素子Ｓ１乃至Ｓ８が切断状態になると共に、スイッチング素子Ｓ９乃至Ｓ１２が接続状態となる。このとき、コンデンサＣ１，Ｃ４の一端に正転出力信号ＶＯＰと反転出力信号ＶＯＮが接続されネガティブフィードバックがかかり、差動演算増幅器１１の入力ＶＸ，ＶＹは仮想短絡状態（ＶＸ≒ＶＹ）になる。それぞれのコンデンサＣ１乃至Ｃ４に蓄えられる電荷量は、それぞれ上述した式（２４）〜式（２７）と同じである。
【００４２】
サンプルフェーズとホールドフェーズでＣ１とＣ２，Ｃ３とＣ４に蓄えられる電荷の総量は等しいので、Ｃ１＝Ｃ２＝Ｃ３＝Ｃ４のとき正転出力信号ＶＯＰと反転出力信号ＶＯＮは、それぞれ次式のようになる。
ＶＯＰ＝ＶＩＰ−ＶＩＮ−ＶＲＥＦ＋２ＶＸ・・・式（３５）
ＶＯＮ＝ＶＩＮ−ＶＩＰ−ＶＲＥＦ＋２ＶＹ・・・式（３６）
上述したように、ホールドフェーズではＶＸ，ＶＹは仮想短絡状態（ＶＸ≒ＶＹ）になっているので、差動出力ＶＯＰ−ＶＯＮは、式（３５）−式（３６）より次式のようになる。
ＶＯＰ−ＶＯＮ＝２（ＶＩＰ−ＶＩＮ）・・・式（３７）
【００４３】
以上のことから、図１は図４と同じゲイン調整が可能であるが、図４よりもスイッチング素子の数を減らして小面積のサンプル・ホールド回路を実現することが可能となる。
また、サンプリング用コンデンサをホールドフェーズで差動演算増幅器の入力端子に接続するスイッチング素子も不要となり、ホールドフェーズでの差動演算増幅器の応答性の劣化を抑制することが可能となる。
【００４４】
なお、図１では、一方のサンプリング用コンデンサＣ１，Ｃ２の入力側のスイッチング素子Ｓ１，Ｓ２，Ｓ７及び他方のサンプリング用コンデンサＣ３，Ｃ４の入力側のスイッチング素子Ｓ５，Ｓ６，Ｓ８の切断されるタイミングと、サンプリング用コンデンサＣ１乃至Ｃ４の差動演算増幅器１１の入力端子側のスイッチング素子Ｓ３，Ｓ４の切断されるタイミングとが同時又は前後する。
【００４５】
つまり、第１，第２，第５乃至第８のスイッチング素子Ｓ１，Ｓ２，Ｓ５乃至Ｓ８の切断されるタイミングと、第３及び第４のスイッチング素子Ｓ３，Ｓ４の切断されるタイミングとが同時又は前後する。
また、図１では、サンプル・ホールド回路のゲインは４と２で調整可能であるが、例えば、サンプルフェーズで両端に差動入力信号あるいは両端に正転入力信号か反転入力信号を接続し、ホールドフェーズで一方を参照電圧に接続して他方を差動演算増幅器の入力端子に接続するサンプリング用コンデンサを１個、２個、・・・Ｎ個と追加して、サンプル・ホールド回路のゲイン調整範囲を変更しても構わない。
【００４６】
また、図１では、ホールドフェーズでネガティブフィードバックをかけるサンプリング用コンデンサの数は、ＶＯＰ側とＶＯＮ側でそれぞれ１ずつだが、これを複数個に変更しても構わない。つまり、サンプリング用コンデンサの総数及びホールドフェーズでネガティブフィードバックがかかるサンプリング用コンデンサの総数が、任意に制御可能である。
【００４７】
このように、本実施例におけるサンプル・ホールド回路では、低ゲイン設定時に差動入力のサンプリングを必要としないコンデンサの両端に反転入力信号を接続するようにしたので、ノイズ特性に優れ、入力コモン電圧の変動の影響を受けず、さらに、スイッチング素子の数を少なくし小面積で、演算増幅器の応答性の劣化を抑制することが可能となる。
【符号の説明】
【００４８】
１１  差動演算増幅器（ＡＭ）
Ｓ１乃至Ｓ１８  スイッチング素子
Ｃ１乃至Ｃ４  サンプリング用コンデンサ
ＶＩＰ  正転入力信号
ＶＩＮ  反転入力信号
ＶＯＰ  正転出力信号
ＶＯＮ  反転出力信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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