(57)【特許請求の範囲】
【請求項１】
第１導電型基板（１）と、前記第１導電型基板（１）上に形成された第１導電型のドリフト層（２）と、前記ドリフト層（２）上に形成された第２導電型層（３）と、前記第２導電型層（３）上に形成された第１導電型層（４）とを有する炭化珪素からなる半導体基板（５）と、
前記半導体基板（５）のうちのトランジスタセル領域（Ｒ１）に形成されたトランジスタと、
前記トランジスタセル領域の外周を囲む外周耐圧構造領域（Ｒ２）に形成された外周耐圧構造とを有し、
前記外周耐圧構造領域（Ｒ２）に備えられた外周耐圧構造は、
前記トランジスタセル領域（Ｒ１）の外周を囲むように形成され、前記第１導電型層（４）と前記第２導電型層（３）よりも深く、前記ドリフト層（２）に達する第１凹部（１７）と、
前記第１凹部（１７）の内周側の側面の位置において、前記トランジスタ領域（Ｒ１）の外周を囲むように形成された第１トレンチ（１３、４５）と、
前記第１トレンチ（１３、４５）内に埋め込まれ、前記第１凹部（１７）の側面を構成する第２導電型埋込層（１５、４６）を含む電界緩和構造と、を有した構成とされていることを特徴とする炭化珪素半導体装置。
【請求項２】
前記第１導電型層（４）の厚みよりも深く、前記トランジスタセル領域（Ｒ１）の外周を囲むように形成された第２凹部（１６）を有し、
前記第１凹部（１７）は、前記第２凹部（１６）よりも前記トランジスタセル領域（Ｒ１）の外周側に形成され、前記第２凹部（１６）よりも深く形成されており、
前記第１トレンチ（１３、４５）は、前記第２凹部（１６）と前記第１凹部（１７）の境界位置に形成されていることを特徴とする請求項１に記載の炭化珪素半導体装置。
【請求項３】
前記第２凹部（１６）の底面のうち前記第１凹部（１７）側と、前記第１凹部（１７）の底面のうちの前記第２凹部（１６）側には、前記第２導電型埋込層（１５、４６）に接続される第２導電型層（１８、１９）が形成され、これらの接続構造により構成される第２導電型リサーフ層（２０）によって前記電界緩和構造が構成されていることを特徴とする請求項２に記載の炭化珪素半導体装置。
【請求項４】
前記第１トレンチ（１３、４５）は、前記第２凹部（１６）と前記第１凹部（１７）との境界位置から更に外周側にも複数本形成され、前記第１トレンチ（１３、４５）それぞれに前記第２導電型埋込層（１５、４６）が備えられており、複数の前記第１トレンチ（１３、４５）内に備えられた前記第２導電型埋込層（１５、４６）により構成されるガードリング構造によって前記電界緩和構造が構成されていることを特徴とする請求項２に記載の炭化珪素半導体装置。
【請求項５】
前記第２凹部（１６）と前記第１凹部（１７）との境界位置よりも内側にも形成され、前記第１トレンチ（１３、４５）それぞれに前記第２導電型埋込層（１５、４６）が備えられており、複数の前記第１トレンチ（１３、４５）内に備えられた前記第２導電型埋込層（１５、４６）により構成されるガードリング構造によって前記電界緩和構造が構成されていることを特徴とする請求項２または４に記載の炭化珪素半導体装置。
【請求項６】
前記ガードリング構造を構成する前記第１トレンチ（１３、４５）は、前記トランジスタセル領域（Ｒ１）の外周方向に向かうに連れて幅が狭くされていることを特徴とする請求項４または５に記載の炭化珪素半導体装置。
【請求項７】
前記トランジスタセル領域（Ｒ１）は、
前記第２導電型層（３）を第１ゲート領域とすると共に前記第１導電型層（４）をソース領域とし、
前記第１導電型層（４）および第２導電型層（３）を貫通して前記ドリフト層（２）まで達する第２トレンチ（６）と、
前記第２トレンチ（６）の内壁上にエピタキシャル成長によって形成された第１導電型のチャネル層（７）と、
前記チャネル層（７）の上に形成された第２導電型の第２ゲート領域（８）と、
前記第１導電型層（４）に電気的に接続されたソース電極（１０）と、
前記第１導電型基板（１）に電気的に接続されたドレイン電極（１２）とを有し、
前記第１ゲート領域（３）と前記第２ゲート領域（８）の少なくとも一方の電位を制御することにより、ソース−ドレイン間の電流を制御するＪＦＥＴが形成されていることを特徴とする請求項１ないし６のいずれか１つに記載の炭化珪素半導体装置。
【請求項８】
前記第１トレンチ（１３）と前記第２トレンチ（６）が同じ深さとされ、前記第１トレンチ（１３）には、第１導電型埋込層（１４）を介して前記第２導電型埋込層（１５）が形成されていることを特徴とする請求項７に記載の炭化珪素半導体装置。
【請求項９】
前記トランジスタセル領域（Ｒ１）は、
前記第２導電型層（３）をベース領域とすると共に前記第１導電型層（４）をソース領域とし、
前記ソース領域と前記ドリフト層との間に位置する前記ベース領域の表面に形成されたゲート絶縁膜（４０）と、
前記ゲート絶縁膜（４０）の表面に形成されたゲート電極（４１）と、
前記第１導電型層（４）に電気的に接続されたソース電極（１０）と、
前記第１導電型基板（１）に電気的に接続されたドレイン電極（１２）と、
前記第１導電型層（４）および第２導電型層（３）を貫通して前記ドリフト層（２）まで達する第２トレンチ（４２）と、
前記第２トレンチ（４２）内に埋め込まれた第２導電型のディープ層（４３）とを有し、
前記ゲート電極（４１）の電位を制御することにより、ソース−ドレイン間の電流を制御するＭＯＳＦＥＴが形成されていることを特徴とする請求項１ないし６のいずれか１つに記載の炭化珪素半導体装置。
【請求項１０】
前記第１トレンチ（４５）と前記第２トレンチ（４２）が同じ深さとされていることを特徴とする請求項９に記載の炭化珪素半導体装置。
【請求項１１】
前記トランジスタセル領域（Ｒ１）には、
前記第１導電型層（４）および前記第２導電型層（３）を貫通して前記ドリフト層（２）まで達するトレンチ（６）が形成され、該トレンチ内（６）に前記ゲート絶縁膜（４０）および前記ゲート電極（４１）が形成されることで、前記ＭＯＳＦＥＴがトレンチゲート構造とされており、
該トレンチゲート構造における前記トレンチ（６）よりも前記第２トレンチ（４２）の深さが深くされていることを特徴とする請求項９または１０に記載の炭化珪素半導体装置。
【請求項１２】
第１導電型基板（１）と、前記第１導電型基板（１）上に形成された第１導電型のドリフト層（２）と、前記ドリフト層（２）上に形成された第２導電型層（３）と、前記第２導電型層（３）上に形成された第１導電型層（４）とを有する炭化珪素からなる半導体基板（５）と、
前記半導体基板（５）のうちのトランジスタセル領域（Ｒ１）に形成されたトランジスタと、
前記トランジスタセル領域の外周を囲む外周耐圧構造領域（Ｒ２）に形成された外周耐圧構造とを有してなる炭化珪素半導体装置の製造方法であって、
前記半導体基板（５）を用意する工程と、
前記外周耐圧構造領域（Ｒ２）に前記トランジスタ領域（Ｒ１）の外周を囲む第１トレンチ（１３、４５）を形成する工程と、
前記第１トレンチ（１３、４５）内に埋め込まれる第２導電型埋込層（１５、４６）を形成する工程と、
前記トランジスタセル領域（Ｒ１）の外周を囲むように、前記第１導電型層（４）と前記第２導電型層（３）よりも深く、前記ドリフト層（２）に達する第１凹部（１７）を形成する工程とを含み、
前記第１凹部（１７）を形成する工程では、前記第１トレンチ（１３、４５）が前記第１凹部（１７）の内周側の側面となる場所に位置し、前記第１凹部（１７）の側面が第２導電型埋込層（１５、４６）にて構成されるようにすることで、前記第２導電型埋込層（１５、４６）を含む電界緩和構造を構成することを特徴とする炭化珪素半導体装置の製造方法。
【請求項１３】
前記第１導電型層（４）の厚みよりも深く、前記トランジスタセル領域（Ｒ１）の外周を囲むように第２凹部（１６）を形成する工程を含み、
前記第１凹部（１７）を形成する工程では、前記第１トレンチ（１３、４５）が前記第２凹部（１６）と前記第１凹部（１７）との境界位置に位置し、前記第２凹部（１６）と前記第１凹部（１７）との境界位置における前記第１凹部（１７）の側面が第２導電型埋込層（１５、４６）にて構成されるようにすることで、前記第２導電型埋込層（１５、４６）を含む電界緩和構造を構成することを特徴とする請求項１２に記載の炭化珪素半導体装置の製造方法。
【請求項１４】
前記第２凹部（１６）を形成する工程および前記第１凹部（１７）を形成する工程の後に、基板表面にマスク（３２）を形成し、該マスク（３２）を用いて基板法線方向から第２導電型不純物をイオン注入することにより、前記第２凹部（１６）の底面のうち前記第１凹部（１７）側と、前記第１凹部（１７）の底面のうちの前記第２凹部（１６）側に、前記第２導電型埋込層（１５、４６）に接続される第２導電型層（１８、１９）を形成し、これらの接続構造により第２導電型リサーフ層（２０）を構成することによって前記電界緩和構造を構成することを特徴とする請求項１３に記載の炭化珪素半導体装置の製造方法。
【請求項１５】
前記第１トレンチ（１３、４５）を形成する工程では、前記第２凹部（１６）と前記第１凹部（１７）との境界位置から更に外周側にも前記第１トレンチ（１３、４５）を複数本形成し、
前記第２導電型埋込層（１５、４６）を形成する工程では、前記第１トレンチ（１３、４５）それぞれに前記第２導電型埋込層（１５、４６）が形成されるようにすることで、複数の前記第１トレンチ（１３、４５）内に備えられた前記第２導電型埋込層（１５、４６）により構成されるガードリング構造によって前記電界緩和構造が構成されるようにすることを特徴とする請求項１２に記載の炭化珪素半導体装置の製造方法。
【請求項１６】
前記第１トレンチ（１３、４５）を形成する工程では、前記第２凹部（１６）と前記第１凹部（１７）との境界位置よりも内側にも前記第１トレンチ（１３、４５）を形成し、前記第１トレンチ（１３、４５）それぞれに前記第２導電型埋込層（１５、４６）が形成されるようにすることで、複数の前記第１トレンチ（１３、４５）内に備えられた前記第２導電型埋込層（１５、４６）により構成されるガードリング構造によって前記電界緩和構造が構成されるようにすることを特徴とする請求項１２または１５に記載の炭化珪素半導体装置の製造方法。
【請求項１７】
前記第１トレンチ（１３、４５）を形成する工程は、複数の前記トレンチ（１３、４５）が前記トランジスタセル領域（Ｒ１）の外周方向に向かうに連れて幅が狭くなるようにすることを特徴とする請求項１５または１６に記載の炭化珪素半導体装置の製造方法。
【請求項１８】
前記トランジスタセル領域（Ｒ１）において、
前記第１導電型層（４）および第２導電型層（３）を貫通して前記ドリフト層（２）まで達する第２トレンチ（６）を形成する工程と、
前記第２トレンチ（６）の内壁上にエピタキシャル成長によって第１導電型のチャネル層（７）を形成する工程と、
前記チャネル層（７）の上に第２導電型の第２ゲート領域（８）を形成する工程と、
前記第１導電型層（４）に電気的に接続されるソース電極（１０）を形成する工程と、
前記第１導電型基板（１）に電気的に接続されるドレイン電極（１２）を形成する工程とを有し、
前記第２導電型層（３）を第１ゲート領域とすると共に前記第１導電型層（４）をソース領域として、前記第１ゲート領域（３）と前記第２ゲート領域（８）の少なくとも一方の電位を制御することにより、ソース−ドレイン間の電流を制御するＪＦＥＴを形成することを特徴とする請求項１２ないし１７のいずれか１つに記載の炭化珪素半導体装置の製造方法。
【請求項１９】
前記第１トレンチ（１３）に第１導電型埋込層（１４）を形成する工程を有し、
前記第２導電型埋込層（１５）を形成する工程を前記第１トレンチ（１３）に前記第１導電型埋込層（１４）を形成した後に行い、
前記第１トレンチ（１３）を形成する工程と前記第２トレンチ（６）を形成する工程とを同時に行い、
前記第１導電型埋込層（１４）を形成する工程と前記チャネル層（７）を形成する工程とを同時に行い、
前記第２導電型埋込層（１５）を形成する工程と前記第２ゲート領域（８）を形成する工程を同時に行うことを特徴とする請求項１８に記載の炭化珪素半導体装置の製造方法。
【請求項２０】
前記トランジスタセル領域（Ｒ１）において、
前記第１導電型層（４）および第２導電型層（３）を貫通して前記ドリフト層（２）まで達する第２トレンチ（４２）を形成する工程と、
前記第２トレンチ（４２）内に埋め込まれる第２導電型のディープ層（４３）を形成する工程と、
前記第２導電型層（３）をベース領域とすると共に前記第１導電型層（４）をソース領域として、前記ソース領域と前記ドリフト層との間に位置する前記ベース領域の表面にゲート絶縁膜（４０）を形成する工程と、
前記ゲート絶縁膜（４０）の表面にゲート電極（４１）を形成する工程と、
前記第１導電型層（４）に電気的に接続されるソース電極（１０）を形成する工程と、
前記第１導電型基板（１）に電気的に接続されるドレイン電極（１２）を形成する工程とを有し、
前記ゲート電極（４１）の電位を制御することにより、ソース−ドレイン間の電流を制御するＭＯＳＦＥＴを形成することを特徴とする請求項１２ないし１７のいずれか１つに記載の炭化珪素半導体装置の製造方法。
【請求項２１】
前記第１トレンチ（４５）を形成する工程と前記第２トレンチ（４２）を形成する工程を同時に行い、
前記第２導電型埋込層（４６）を形成する工程と前記ディープ層（４３）を形成する工程を同時に行うことを特徴とする請求項２０に記載の炭化珪素半導体装置の製造方法。
【請求項２２】
前記トランジスタセル領域（Ｒ１）において、
前記第１導電型層（４）および前記第２導電型層（３）を貫通して前記ドリフト層（２）まで達するトレンチ（６）を形成する工程を有し、該トレンチ内（６）に前記ゲート絶縁膜（４０）および前記ゲート電極（４１）を形成することで、前記ＭＯＳＦＥＴをトレンチゲート構造とし、該トレンチゲート構造における前記トレンチ（６）よりも前記第２トレンチ（４２）の深さが深くなるようにすることを特徴とする請求項２０または２１に記載の炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＪＦＥＴもしくはＭＯＳＦＥＴなどのセルが形成されたトランジスタセル領域の外周を囲むように外周耐圧構造領域が備えられる炭化珪素（以下、ＳｉＣという）半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
従来より、トレンチ構造のＪＦＥＴを備えたＳｉＣ半導体装置が提案されている（例えば、特許文献１参照）。このＳｉＣ半導体装置では、Ｎ+型ＳｉＣ基板上に、Ｎ-型ドリフト層とＰ+型の第１ゲート領域およびＮ+型ソース領域を順に形成したのち、これらを貫通するトレンチを形成し、このトレンチ内にＮ-型チャネル層およびＰ+型の第２ゲート領域を形成した構造としている。そして、第２ゲート領域に対して電気的に接続したゲート電極に印加するゲート電圧を制御することにより、Ｎ+型ソース領域に電気的に接続されたソース電極とＮ+型ＳｉＣ基板に電気的に接続されたドレイン電極との間にドレイン電流を流すという動作を行う。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００５−１５０３５２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記のようなＳｉＣ半導体装置に外周耐圧構造を構成する場合、ＪＦＥＴが形成されるトランジスタセル領域の周囲を囲む外周領域に凹部を形成することでメサ構造を構成し、凹部の境界位置においてＰ型リサーフ層やＰ型ガードリング層などを形成することが考えられる。これらＰ型リサーフ層やＰ型ガードリング層は凹部を形成した後に、選択的にＰ型不純物をイオン注入することによって形成されるが、次のような問題が発生する。この問題について、図１８を参照して説明する。
【０００５】
図１８は、外周耐圧構造としてＰ型リサーフ層の形成工程を示した断面図である。この図に示すように、Ｎ+型ＳｉＣ基板Ｊ１上に、Ｎ-型ドリフト層Ｊ２とＰ+型の第１ゲート領域Ｊ３およびＮ+型ソース領域Ｊ４を順に形成したのち、これらを貫通するトレンチＪ５を形成し、このトレンチＪ５内にＮ-型チャネル層Ｊ６およびＰ+型の第２ゲート領域Ｊ７を形成することでＪＦＥＴの基本構造を構成する。続いて、マスクを用いた選択エッチングによってＮ+型ソース領域Ｊ３よりも深い凹部Ｊ８を形成したのち、さらに異なるマスクを用いた選択エッチングによって第１ゲート領域Ｊ３よりも深い凹部Ｊ９をする。そして、Ｐ型不純物を選択的にイオン注入することで、Ｐ型リサーフ層Ｊ１０を形成する。
【０００６】
このとき、Ｐ型リサーフ層Ｊ１０を形成するためのＰ型不純物のイオン注入は、図１８（ａ）に示すように基板表面に対する法線方向から行う場合と、図１８（ｂ）に示すように基板表面に対する法線方向に対して所定角度傾斜した角度で行う斜めイオン注入により行う場合が考えられる。
【０００７】
しかしながら、基板表面に対する法線方向からイオン注入を行う場合には、Ｐ型リサーフ層Ｊ１０が凹部Ｊ９の側面および側面と底面との境界となるコーナ部には形成されない。このため、凹部Ｊ９の側面に第１ゲート領域Ｊ３とｐ型リサーフ層Ｊ１０が離間され、オフ時のドレイン耐圧が例えば４００Ｖ以下に大幅に低下することになる。つまり、凹部Ｊ９のコーナ部にＰ型リサーフ層Ｊ１０が存在しないために、この部分に電界集中が発生し、ドレイン耐圧を低下させる。
【０００８】
一方、斜めイオン注入により行う場合には、Ｐ型リサーフ層Ｊ１０が凹部Ｊ９の側面やコーナ部にも形成されることになるため、オフ時のドレイン耐圧を例えば１３００Ｖ程度まで向上させることが可能となる。ところが、ＪＦＥＴが形成されたトランジスタセル領域を中心として、斜めイオン注入を４方向から順番に行う必要があるため、イオン注入工程が煩雑となって時間が掛かることになり、引いては装置製造コストを増大させることになる。
【０００９】
なお、ここでは外周耐圧構造としてＰ型リサーフ層Ｊ１０を形成する場合について説明したが、Ｐ型リサーフ層Ｊ１０に限らず、Ｐ型ガードリングを形成する場合にも、同様のことが言える。
【００１０】
本発明は上記点に鑑みて、斜めイオン注入を行わなくても、ＪＦＥＴなどが形成されるトランジスタセル領域の外周を囲む外周耐圧構造を形成でき、かつ、高いドレイン耐圧を得ることができる構造のＳｉＣ半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成するため、請求項１に記載の発明では、外周耐圧構造領域（Ｒ２）に備えられた外周耐圧構造は、トランジスタセル領域（Ｒ１）の外周を囲むように形成され、第１導電型層（４）と第２導電型層（３）よりも深く、ドリフト層（２）に達する第１凹部（１７）と、第１凹部（１７）の内周側の側面の位置において、トランジスタ領域（Ｒ１）の外周を囲むように形成された第１トレンチ（１３、４５）と、第１トレンチ（１３、４５）内に埋め込まれ、第１凹部（１７）の側面を構成する第２導電型埋込層（１５、４６）を含む電界緩和構造と、を有した構成とされていることを特徴としている。
【００１２】
このように、第１凹部（１７）の側面を第２導電型埋込層（１５、４６）で構成した電界緩和構造を備えることで、側面と底面との境界となるコーナ部での電界集中が緩和され、ブレークダウン位置を第１凹部（１７）の底面におけるドリフト層（２）にシフトできるため、電界緩和を行うことが可能となる。したがって、ドレイン耐圧を向上させることが可能となる。そして、このような構造の第２導電型埋込層（１５、４６）は、第１トレンチ（１３、４５）に対して埋め込まれることで形成されることから、斜めイオン注入を行わなくても形成できる。これにより、斜めイオン注入を行わなくても、トランジスタセル領域（Ｒ１）の外周を囲む外周耐圧構造を形成でき、かつ、高いドレイン耐圧を得ることが可能となる。
【００１３】
請求項２に記載の発明では、第１導電型層（４）の厚みよりも深く、トランジスタセル領域（Ｒ１）の外周を囲むように形成された第２凹部（１６）を有し、第１凹部（１７）は、第２凹部（１６）よりもトランジスタセル領域（Ｒ１）の外周側に形成され、第２凹部（１６）よりも深く形成されており、第１トレンチ（１３、４５）は、第２凹部（１６）と第１凹部（１７）の境界位置に形成されていることを特徴としている。
【００１４】
このように、第２凹部（１６）を形成する場合、第１凹部（１７）を第２凹部（１６）よりもトランジスタセル領域（Ｒ１）の外周側に形成されるようにすれば良い。
【００１５】
請求項３に記載の発明では、第２凹部（１６）の底面のうち第１凹部（１７）側と、第１凹部（１７）の底面のうちの第２凹部（１６）側には、第２導電型埋込層（１５、４６）に接続される第２導電型層（１８、１９）が形成され、これらの接続構造により構成される第２導電型リサーフ層（２０）によって電界緩和構造が構成されていることを特徴としている。
【００１６】
このように、第２凹部（１６）の底面のうち第１凹部（１７）側の第２導電型層（１８）と、第１凹部（１７）の底面のうちの第２凹部（１６）側の第２導電型層（１９）が第２導電型埋込層（１５、４６）に連続的に接続されるようにすることで第２導電型リサーフ層（２０）を構成しているため、理想的なオフ時のドレイン耐圧を確保することが可能となる。
【００１７】
請求項４に記載の発明では、第１トレンチ（１３、４５）は、第２凹部（１６）と第１凹部（１７）との境界位置から更に外周側にも複数本形成され、第１トレンチ（１３、４５）それぞれに第２導電型埋込層（１５、４６）が備えられており、複数の第１トレンチ（１３、４５）内に備えられた第２導電型埋込層（１５、４６）により構成されるガードリング構造によって電界緩和構造が構成されていることを特徴としている。
【００１８】
このように、複数の第１トレンチ（１３、４５）内に備えられた第２導電型埋込層（１５、４６）によりガードリング構造を構成するようにしている。このようなガードリング構造を備える場合においても、第１トレンチ（１３、４５）や第２導電型埋込層（１５、４６）を用いて、第１凹部（１７）の側面に第２導電型埋込層（１５、４６）が配置されるようにすることができる。このような構造であっても、請求項３と同様の効果を得ることができる。
【００１９】
請求項５に記載の発明では、第２凹部（１６）と第１凹部（１７）との境界位置よりも内側にも形成され、第１トレンチ（１３、４５）それぞれに第２導電型埋込層（１５、４６）が備えられており、複数の第１トレンチ（１３、４５）内に備えられた第２導電型埋込層（１５、４６）により構成されるガードリング構造によって電界緩和構造が構成されていることを特徴としている。
【００２０】
このように、第２凹部（１６）と第１凹部（１７）との境界位置よりも内側にもガードリング構造が形成されるようにすることができる。この場合において、第１トレンチ（１３）内に第１導電型埋込層（１４）を介して第２導電型埋込層（１５）が形成される構造とすれば、第２凹部（１６）内にも第１トレンチ（１３）や第１導電型埋込層（１４）および第２導電型埋込層（１５）を用いたガードリング構造が構成されることになり、各第１トレンチ（１３）の間に第２導電型層（３）が配置された状態となる。このため、第２導電型埋込層（１５）と第２導電型層（３）がガードリング構造として機能し、これらの間の間隔が第１導電型埋込層（１４）の膜厚分のみとなる。したがって、よりガードリング構造内部での電界が小さくなり、安定かつ容易にドレイン耐圧を確保することが可能となる。
【００２１】
請求項６に記載の発明では、ガードリング構造を構成する第１トレンチ（１３、４５）は、トランジスタセル領域（Ｒ１）の外周方向に向かうに連れて幅が狭くされていることを特徴としている。
【００２２】
このように、第１トレンチ（１３、４５）の幅をトランジスタセル領域（Ｒ１）の外周方向に向かうに連れて徐々に狭くするようにすることができる。この場合において、各第１トレンチ（１３、４５）内に第２導電型埋込層（１５、４６）を形成する前に、第１導電型埋込層（１４）もしくは第２導電型埋込層（１５、４６）よりも低不純物濃度とされた第１導電型もしくは第２導電型の埋込層（４７）を形成するようにすれば、第２導電型埋込層（１５、４６）の底部の位置が徐々に浅くなるようにできる。このような構成とすれば、オフ時に更に電界緩和することが可能となり、第２導電型埋込層（１５、４６）の底部の位置が等しくなる場合と比較して、外周耐圧構造領域（Ｒ２）の面積が少なくても、同等もしくは大きなドレイン耐圧を確保することが可能となる。
【００２３】
請求項７に記載の発明では、トランジスタセル領域（Ｒ１）は、第２導電型層（３）を第１ゲート領域とすると共に第１導電型層（４）をソース領域とし、第１導電型層（４）および第２導電型層（３）を貫通してドリフト層（２）まで達する第２トレンチ（６）と、第２トレンチ（６）の内壁上にエピタキシャル成長によって形成された第１導電型のチャネル層（７）と、チャネル層（７）の上に形成された第２導電型の第２ゲート領域（８）と、第１導電型層（４）に電気的に接続されたソース電極（１０）と、第１導電型基板（１）に電気的に接続されたドレイン電極（１２）とを有し、第１ゲート領域（３）と第２ゲート領域（８）の少なくとも一方の電位を制御することにより、ソース−ドレイン間の電流を制御するＪＦＥＴが形成されていることを特徴としている。
【００２４】
このように、例えばトランジスタセル領域（Ｒ１）にＪＦＥＴを構成するＳｉＣ半導体装置に対して本発明を適用することができる。ＪＦＥＴを構成する場合には、第２トレンチ（６）やチャネル層（７）および第２ゲート領域（８）を形成することになるため、これらの形成工程を用いて、第１トレンチ（１３）の形成工程や第２導電型埋込層（１５）の形成工程等を行うことができる。これにより、製造工程の共通化が図れ、製造工程の増加無しで電界緩和構造を実現できる。この場合、請求項８に記載の発明のように、第１トレンチ（１３）と第２トレンチ（６）が同じ深さとなり、第１トレンチ（１３）には、第１導電型埋込層（１４）を介して第２導電型埋込層（１５）が形成されることになる。
【００２５】
請求項９に記載の発明では、トランジスタセル領域（Ｒ１）は、第２導電型層（３）をベース領域とすると共に第１導電型層（４）をソース領域とし、ソース領域とドリフト層との間に位置するベース領域の表面に形成されたゲート絶縁膜（４０）と、ゲート絶縁膜（４０）の表面に形成されたゲート電極（４１）と、第１導電型層（４）に電気的に接続されたソース電極（１０）と、第１導電型基板（１）に電気的に接続されたドレイン電極（１２）と、第１導電型層（４）および第２導電型層（３）を貫通してドリフト層（２）まで達する第２トレンチ（４２）と、第２トレンチ（４２）内に埋め込まれた第２導電型のディープ層（４３）とを有し、ゲート電極（４１）の電位を制御することにより、ソース−ドレイン間の電流を制御するＭＯＳＦＥＴが形成されていることを特徴としている。
【００２６】
このように、例えばトランジスタセル領域（Ｒ１）にＭＯＳＦＥＴを構成するＳｉＣ半導体装置に対しても本発明を適用することができる。ＭＯＳＦＥＴを構成する場合には、第２トレンチ（４３）を形成し、この第２トレンチ（４３）内にディープ層（４３）を埋め込んで形成することができるため、これらの形成工程を用いて、第１トレンチ（１３）の形成工程や第２導電型埋込層（１５）の形成工程等を行うことができる。これにより、製造工程の共通化が図れ、製造工程の増加無しで電界緩和構造を実現できる。この場合、請求項１０に記載の発明のように、第１トレンチ（４５）と第２トレンチ（４２）が同じ深さになる。
【００２７】
請求項１１に記載の発明では、トランジスタセル領域（Ｒ１）には、第１導電型層（４）および第２導電型層（３）を貫通してドリフト層（２）まで達するトレンチ（６）が形成され、該トレンチ内（６）にゲート絶縁膜（４０）およびゲート電極（４１）が形成されることで、ＭＯＳＦＥＴがトレンチゲート構造とされており、該トレンチゲート構造におけるトレンチ（６）よりも第２トレンチ（４２）の深さが深くされていることを特徴としている。
【００２８】
このように、トランジスタセル領域（Ｒ１）に形成されるＭＯＳＦＥＴとして、トレンチゲート構造のＭＯＳＦＥＴとすることができる。この場合、ディープ層（４３）が埋め込まれる第２トレンチ（４２）の方がトレンチゲート構造を構成するトレンチ（６）よりも深さが深くされる。これにより、ゲート絶縁膜（４０）に印加されるオフ時の電界が緩和され、ゲート絶縁膜破壊を防止できる。
【００２９】
以上説明した請求項２ないし１１では、本発明を装置発明として把握した場合について説明したが、本発明を製造方法の発明として把握することもできる。請求項１２ないし２２に記載の発明は、請求項１ないし１１に記載のＳｉＣ半導体装置の製造方法に相当する発明である。
【００３０】
請求項１２に記載の発明では、半導体基板（５）を用意する工程と、外周耐圧構造領域（Ｒ２）にトランジスタ領域（Ｒ１）の外周を囲む第１トレンチ（１３、４５）を形成する工程と、第１トレンチ（１３、４５）内に埋め込まれる第２導電型埋込層（１５、４６）を形成する工程と、トランジスタセル領域（Ｒ１）の外周を囲むように、第１導電型層（４）と第２導電型層（３）よりも深く、ドリフト層（２）に達する第１凹部（１７）を形成する工程とを含み、第１凹部（１７）を形成する工程では、第１凹部（１７）の内周側の側面となる場所に位置し、第１凹部（１７）の側面が第２導電型埋込層（１５、４６）にて構成されるようにすることで、第２導電型埋込層（１５、４６）を含む電界緩和構造を構成することを特徴としている。このような製造方法により、請求項１に記載のＳｉＣ半導体装置を製造することができる。
【００３１】
請求項１３に記載の発明では、第１導電型層（４）の厚みよりも深く、トランジスタセル領域（Ｒ１）の外周を囲むように第２凹部（１６）を形成する工程を含み、第１凹部（１７）を形成する工程では、第１トレンチ（１３、４５）が第２凹部（１６）と第１凹部（１７）との境界位置に位置し、第２凹部（１６）と第１凹部（１７）との境界位置における第１凹部（１７）の側面が第２導電型埋込層（１５、４６）にて構成されるようにすることで、第２導電型埋込層（１５、４６）を含む電界緩和構造を構成することを特徴としている。このような製造方法により、請求項２に記載のＳｉＣ単結晶製造装置を製造することができる。
【００３２】
請求項１４に記載の発明では、第２凹部（１６）を形成する工程および第１凹部（１７）を形成する工程の後に、基板表面にマスク（３２）を形成し、該マスク（３２）を用いて基板法線方向から第２導電型不純物をイオン注入することにより、第２凹部（１６）の底面のうち第１凹部（１７）側と、第１凹部（１７）の底面のうちの第２凹部（１６）側に、第２導電型埋込層（１５、４６）に接続される第２導電型層（１８、１９）を形成し、これらの接続構造により第２導電型リサーフ層（２０）を構成することによって電界緩和構造を構成することを特徴としている。
【００３３】
このように、基板法線方向から第２導電型不純物をイオン注入することにより、第２導電型層（１８、１９）を形成できる。これにより、請求項３に記載のＳｉＣ半導体装置を製造できる。
【００３４】
請求項１５に記載の発明では、第１トレンチ（１３、４５）を形成する工程では、第２凹部（１６）と第１凹部（１７）との境界位置から更に外周側にも第１トレンチ（１３、４５）を複数本形成し、第２導電型埋込層（１５、４６）を形成する工程では、第１トレンチ（１３、４５）それぞれに第２導電型埋込層（１５、４６）が形成されるようにすることで、複数の第１トレンチ（１３、４５）内に備えられた第２導電型埋込層（１５、４６）により構成されるガードリング構造によって電界緩和構造が構成されるようにすることを特徴としている。これにより、請求項４に記載のＳｉＣ半導体装置を製造できる。
【００３５】
請求項１６に記載の発明では、第１トレンチ（１３、４５）を形成する工程では、第２凹部（１６）と第１凹部（１７）との境界位置よりも内側にも第１トレンチ（１３、４５）を形成し、第１トレンチ（１３、４５）それぞれに第２導電型埋込層（１５、４６）が形成されるようにすることで、複数の第１トレンチ（１３、４５）内に備えられた第２導電型埋込層（１５、４６）により構成されるガードリング構造によって電界緩和構造が構成されるようにすることを特徴としている。これにより、請求項５に記載のＳｉＣ半導体装置を製造できる。
【００３６】
請求項１７に記載の発明では、第１トレンチ（１３、４５）を形成する工程は、複数のトレンチ（１３、４５）がトランジスタセル領域（Ｒ１）の外周方向に向かうに連れて幅が狭くなるようにすることを特徴としている。これにより、請求項６に記載のＳｉＣ半導体装置を製造できる。
【００３７】
請求項１８に記載の発明では、トランジスタセル領域（Ｒ１）において、第１導電型層（４）および第２導電型層（３）を貫通してドリフト層（２）まで達する第２トレンチ（６）を形成する工程と、第２トレンチ（６）の内壁上にエピタキシャル成長によって第１導電型のチャネル層（７）を形成する工程と、チャネル層（７）の上に第２導電型の第２ゲート領域（８）を形成する工程と、第１導電型層（４）に電気的に接続されるソース電極（１０）を形成する工程と、第１導電型基板（１）に電気的に接続されるドレイン電極（１２）を形成する工程とを有し、第２導電型層（３）を第１ゲート領域とすると共に第１導電型層（４）をソース領域として、第１ゲート領域（３）と第２ゲート領域（８）の少なくとも一方の電位を制御することにより、ソース−ドレイン間の電流を制御するＪＦＥＴを形成することを特徴としている。これにより、請求項７に記載のＳｉＣ半導体装置を製造できる。
【００３８】
そして、このようにトランジスタセル領域（Ｒ１）にＪＦＥＴを形成する場合には、請求項１９に記載の発明のように、第１トレンチ（１３）に第１導電型埋込層（１４）を形成する工程を行うと共に、第２導電型埋込層（１５）を形成する工程を第１トレンチ（１３）に第１導電型埋込層（１４）を形成した後に行い、第１トレンチ（１３）を形成する工程と第２トレンチ（６）を形成する工程とを同時に行い、第１導電型埋込層（１４）を形成する工程とチャネル層（７）を形成する工程とを同時に行い、第２導電型埋込層（１５）を形成する工程と第２ゲート領域（８）を形成する工程を同時に行うようにすることで、製造工程の共通化が図れ、製造工程の増加無しで電界緩和構造を実現できる。
【００３９】
請求項２０に記載の発明では、トランジスタセル領域（Ｒ１）において、第１導電型層（４）および第２導電型層（３）を貫通してドリフト層（２）まで達する第２トレンチ（４２）を形成する工程と、第２トレンチ（４２）内に埋め込まれる第２導電型のディープ層（４３）を形成する工程と、第２導電型層（３）をベース領域とすると共に第１導電型層（４）をソース領域として、ソース領域とドリフト層との間に位置するベース領域の表面にゲート絶縁膜（４０）を形成する工程と、ゲート絶縁膜（４０）の表面にゲート電極（４１）を形成する工程と、第１導電型層（４）に電気的に接続されるソース電極（１０）を形成する工程と、第１導電型基板（１）に電気的に接続されるドレイン電極（１２）を形成する工程とを有し、ゲート電極（４１）の電位を制御することにより、ソース−ドレイン間の電流を制御するＭＯＳＦＥＴを形成することを特徴としている。これにより、請求項９に記載のＳｉＣ半導体装置を製造できる。
【００４０】
そして、このようにトランジスタセル領域（Ｒ１）にＭＯＳＦＥＴを形成する場合には、請求項２１に記載の発明のように、第１トレンチ（４５）を形成する工程と第２トレンチ（４２）を形成する工程を同時に行い、第２導電型埋込層（４６）を形成する工程とディープ層（４３）を形成する工程を同時に行うことで、製造工程の共通化が図れ、製造工程の増加無しで電界緩和構造を実現できる。
【００４１】
また、トランジスタセル領域（Ｒ１）に形成されるＭＯＳＦＥＴをトレンチゲート構造のＭＯＳＦＥＴとする場合には、請求項２２に記載の発明のように、トランジスタセル領域（Ｒ１）において、第１導電型層（４）および第２導電型層（３）を貫通してドリフト層（２）まで達するトレンチ（６）を形成する工程を有し、該トレンチ内（６）にゲート絶縁膜（４０）およびゲート電極（４１）を形成することで、ＭＯＳＦＥＴをトレンチゲート構造とし、該トレンチゲート構造におけるトレンチ（６）よりも第２トレンチ（４２）の深さが深くなるようにすることで、請求項１１に記載のＳｉＣ半導体装置を製造できる。
【００４２】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【図面の簡単な説明】
【００４３】
【図１】本発明の第１実施形態にかかるＪＦＥＴを備えたＳｉＣ半導体装置を示した図であり、図１（ａ）が上面レイアウト図、（ｂ）が（ａ）のＡ−Ａ’断面図である。
【図２】Ｐ+型層１５の不純物濃度とドレイン耐圧の関係を調べた結果を示すグラフである。
【図３】図１に示すＳｉＣ半導体装置の製造工程を示した断面図である。
【図４】図３に続くＳｉＣ半導体装置の製造工程を示した断面図である。
【図５】本発明の第２実施形態にかかるＪＦＥＴを備えたＳｉＣ半導体装置の断面図である。
【図６】図５に示すＳｉＣ半導体装置の製造工程を示した断面図である。
【図７】本発明の第３実施形態にかかるＪＦＥＴを備えたＳｉＣ半導体装置の断面図である。
【図８】図７に示すＳｉＣ半導体装置の製造工程を示した断面図である。
【図９】本発明の第４実施形態にかかるＪＦＥＴを備えたＳｉＣ半導体装置の断面図である。
【図１０】本発明の第５実施形態にかかるＭＯＳＦＥＴを備えたＳｉＣ半導体装置の断面図である。
【図１１】図１０に示すＳｉＣ半導体装置の製造工程を示した断面図である。
【図１２】図１１に続くＳｉＣ半導体装置の製造工程を示した断面図である。
【図１３】本発明の第６実施形態にかかるＭＯＳＦＥＴを備えたＳｉＣ半導体装置の断面図である。
【図１４】図１３に示すＳｉＣ半導体装置の製造工程を示した断面図である。
【図１５】本発明の第７実施形態にかかるＭＯＳＦＥＴを備えたＳｉＣ半導体装置の断面図である。
【図１６】図１５に示すＳｉＣ半導体装置の製造工程を示した断面図である。
【図１７】本発明の第８実施形態にかかるＭＯＳＦＥＴを備えたＳｉＣ半導体装置の断面図である。
【図１８】外周耐圧構造としてＰ型リサーフ層の形成工程を示した断面図である。
【発明を実施するための形態】
【００４４】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
【００４５】
（第１実施形態）
本発明の一実施形態を適用したＳｉＣ半導体装置として、ＪＦＥＴを備えたＳｉＣ半導体装置を例に挙げて説明する。図１は、本実施形態にかかるＪＦＥＴを備えたＳｉＣ半導体装置を示した図であり、図１（ａ）が上面レイアウト図、（ｂ）が（ａ）のＡ−Ａ’断面図である。以下、この図に基づいて本実施形態にかかるＪＦＥＴを備えたＳｉＣ半導体装置の構成について説明する。
【００４６】
図１に示すように、ＪＦＥＴのセルが形成されるトランジスタセル領域（ＪＦＥＴ形成領域）Ｒ１と、トランジスタセル領域Ｒ１の外周を囲むように配置される外周耐圧構造領域Ｒ２を備えた構成とされる。トランジスタセル領域Ｒ１には、トレンチに対してエピタキシャル層を埋め込んでゲート構造を構成した埋込エピ領域Ｒ３が短冊状に複数本並べられたストライプ状にレイアウトされ、これを囲むように外周耐圧構造領域Ｒ２が備えられている。
【００４７】
ＳｉＣ半導体装置は、ＳｉＣからなるＮ+型基板（第１導電型基板）１、Ｎ-型ドリフト層２、Ｐ+型層（第２導電型層）３およびＮ+型層（第１導電型層）４の積層構造で構成された半導体基板５を用いて形成されている。Ｎ+型基板１は、例えばＮ型不純物濃度が１×１０19ｃｍ-3以上とされている。Ｎ-型ドリフト層２は、例えばＮ+型基板１よりもＮ型不純物濃度が低い１×１０15〜５×１０16ｃｍ-3とされ、Ｐ+型層３は、例えばＰ型不純物濃度が１×１０18〜５×１０19ｃｍ-3とされ、Ｎ+型層４は、例えばＮ-型ドリフト層２よりもＮ型不純物濃度が高い１×１０18〜５×１０20ｃｍ-3とされている。
【００４８】
そして、この半導体基板５の内部側に多数セルのＪＦＥＴが備えられたトランジスタセル領域Ｒ１が形成されると共に、そのトランジスタセル領域Ｒ１を囲むように外周耐圧構造領域Ｒ２が形成されることで、ＳｉＣ半導体装置が構成されている。
【００４９】
トランジスタセル領域Ｒ１における半導体基板５の主表面側には、Ｎ+型層４およびＰ+型層３を貫通してＮ-型ドリフト層２まで達するトレンチ（第２トレンチ）６が形成されている。このトレンチ６は、図１（ａ）に示すように、一方向を長手方向として、複数本が所定間隔で並べられた状態で形成されている。この複数のトレンチ６それぞれの内壁面には、例えば厚さが１μｍ以下、Ｎ型不純物濃度が５×１０15〜１×１０17ｃｍ-3とされたＮ-型チャネル層（第４半導体層）７と、Ｐ型不純物濃度が１×１０18〜５×１０20ｃｍ-3とされたＰ+型層（第５半導体層）８とが順にエピタキシャル成長されている。これらＮ-型チャネル層７とＰ+型層８によってトレンチ６が埋め込まれており、これらによって埋込エピ領域Ｒ３が構成されている。
【００５０】
そして、ＪＦＥＴのセルが構成されるトランジスタセル領域Ｒ１においては、Ｐ+型層３によって第１ゲート領域が構成され、Ｐ+型層８によって第２ゲート領域が構成され、Ｎ+型層４によってＮ+型ソース領域が構成される。
【００５１】
第１ゲート領域を成すＰ+型層３には、図示しないが第１ゲート電極が電気的に接続されており、この第１ゲート電極を通じて第１ゲート領域のゲート電圧が制御される。また、第２ゲート領域を成すＰ+型層８には、第２ゲート電極９が電気的に接続されており、この第２ゲート電極９を通じて第２ゲート領域のゲート電圧が制御される。
【００５２】
例えば、第１ゲート電極は、第１ゲート領域を成すＰ+型層３の表面上に形成されているが、図１とは別断面の位置に形成されており、コンタクトホールを介してＰ+型層３と接触させられている。また、第２ゲート電極９は、第２ゲート領域を成すＰ+型層８の各表面に形成されている。これら第１ゲート電極や第２ゲート電極９は、例えばＰ+型半導体とオーミック接触可能な材質であるＮｉと、その上に積層されたＴｉおよびＡｌの合金膜とから構成される。
【００５３】
さらに、Ｎ+型ソース領域を成すＮ+型層４の表面には、例えばＮｉから構成されたソース電極１０が形成されている。このソース電極１０は、層間絶縁膜１１を介して、第１ゲート電極や第２ゲート電極９から電気的に分離された構成となっている。
【００５４】
また、半導体基板５の裏面側にはＮ+型基板１と電気的に接続されたドレイン電極１２が形成され、このような構成によって複数のＪＦＥＴによるトランジスタセル領域Ｒ１が構成されている。
【００５５】
一方、外周耐圧構造領域Ｒ２でも、半導体基板５の主表面側に、Ｎ+型層４およびＰ+型層３を貫通してＮ-型ドリフト層２まで達するトレンチ（第１トレンチ）１３が形成されている。このトレンチ１３は、トランジスタセル領域Ｒ１の外周を１周囲むように形成されている。このトレンチ１３内にも、Ｎ-型チャネル層７と同時に形成されたＮ-型層（第１導電型埋込層）１４や、Ｐ+型層８と同時に形成されたＰ+型層（第２導電型埋込層）１５が備えられている。また、半導体基板５の主表面側には、Ｎ+型層４の厚みよりも深い第２凹部に相当する凹部１６が形成されていると共に、この凹部１６よりも外縁側において、Ｎ+型層４およびＰ+型層３を貫通してＮ-型ドリフト層２まで達する深さの第１凹部に相当する凹部１７が形成されることで、メサ構造が構成されている。つまり、トランジスタセル領域Ｒ１を囲むように凹部１７が形成されており、その内周側においてトランジスタ領域Ｒ１を囲むように凹部１６が形成された構造のメサ構造が構成されている。
【００５６】
さらに、凹部１６の底面のうちの外縁部、つまり凹部１７側と、凹部１７の底面のうち側面との境界位置側、つまり凹部１６側には、トランジスタセル領域Ｒ１を１周囲むように、例えばＰ型不純物濃度が１×１０18〜５×１０20ｃｍ-3  （例えば５×１０18ｃｍ-3）とされたＰ型領域１８、１９が形成されている。そして、凹部１７の底面と側面との境界位置（段差部）と、上記したトレンチ１３との位置が一致させられており、トレンチ１３内に配置されたＰ+型層１５によって凹部１７の側面が構成された構造とされている。このような構造により、凹部１６の底面に形成されたＰ型領域１８と、トレンチ１３内に配置されたＰ+型層１５、および、凹部１７の底面に形成されたＰ型領域１９とが繋がり、これらによってＰ型リサーフ層２０を構成される。このＰ型リサーフ層２０によって電界緩和構造が構成される。
【００５７】
また、外周耐圧構造領域Ｒ２には、凹部１７の底面のうちＰ型リサーフ層２０よりも更に外周側において、Ｎ-型ドリフト層２の表層部にはＮ+型層２１が形成されている。そして、このＮ+型層２１には電極２２が接続されており、これらＮ+型層２１および電極２２により、電界カット用チャネルストッパー（ＥＱＲ）が構成されている。
【００５８】
以上のような構造により、本実施形態にかかるＪＦＥＴを備えたＳｉＣ半導体装置が構成されている。
【００５９】
このように構成されたＳｉＣ半導体装置において、トランジスタセル領域Ｒ１に形成されたＪＦＥＴはノーマリオフで作動する。この作動は、第１ゲート電極や第２ゲート電極９への印加電圧によって制御され、以下のように行われる。
【００６０】
第１ゲート電極と第２ゲート電極９とが電気的に接続され、これらの電位を同電位に制御可能な態様の場合、もしくは、互いに電気的に接続されておらず独立してそれぞれの電位が制御可能な態様の場合には、ダブルゲート駆動が行われる。すなわち、第１ゲート電極や第２ゲート電極９の電位に基づいて、第１、第２ゲート領域となるＰ+型層３、８からＮ-型チャネル層７側に延びる空乏層の延び量が制御される。例えば、第１ゲート電極や第２ゲート電極９に電圧を印加していない時には、Ｎ-型チャネル層７がＰ+型層３、８から延びる空乏層によってピンチオフされる。これにより、ソース−ドレイン間の電流がオフされる。そして、Ｐ+型層３、８とＮ-型チャネル層７との間に順バイアスをかけると、Ｎ-型チャネル層７に延びる空乏層の延び量が縮小される。これにより、チャネル領域が設定されて、ソース−ドレイン間に電流が流される。
【００６１】
また、このように構成されたＳｉＣ半導体装置において、外周耐圧構造領域Ｒ２では、凹部１６の底面に形成されたＰ型領域１８と、トレンチ１３内に配置されたＰ+型層１５、および、凹部１７の底面に形成されたＰ型領域１９とによってＰ型リサーフ層２０を構成している。このＰ型リサーフ層２０がトランジスタセル領域Ｒ１の周囲を囲むように構成されることから、側面と底面との境界となるコーナ部での電界集中が緩和され、ブレークダウン位置を凹部１７の底面におけるＮ-型ドリフト層２にシフトできるため、電界緩和を行うことが可能となる。したがって、ドレイン耐圧を向上させることが可能となる。
【００６２】
図２は、凹部１７の底面と側面との境界位置（段差部）にＰ+型層１５が配置された場合におけるＰ+型層１５の不純物濃度とドレイン耐圧の関係を調べた結果を示すグラフである。また、参考として、凹部１７の底面と側面との境界位置にＰ+型層１５を配置しなかった場合のドレイン耐圧についても図中に記してある。
【００６３】
この図に示されるように、凹部１７の底面と側面との境界位置にＰ+型層１５が配置されるようにすると、Ｐ+型層１５が配置されない場合と比較して大幅にドレイン耐圧が向上することが判る。特に、Ｐ型不純物濃度が３．０×１０17ｃｍ-3以上になると、１１００Ｖを超える高いドレイン耐圧を得ることが可能となる。このため、Ｐ+型層１５のＰ型不純物濃度を３．０×１０17ｃｍ-3以上に設定することで高いドレイン耐圧が得られるようにしており、ここでは１×１０18〜５×１０20ｃｍ-3  （例えば５×１０18ｃｍ-3）に設定することで、より確実に高いドレイン耐圧が得られるようにしている。
【００６４】
次に、図１に示すＳｉＣ半導体装置の製造工程について、図３、図４に示す製造工程図を用いて説明する。なお、図３および図４では、図１（ｂ）に示した断面のうちＰ型リサーフ層２０よりも外周側については省略してある。
【００６５】
〔図３（ａ）に示す工程〕
まず、上記不純物濃度で構成されたＮ+型基板１を用意し、Ｎ+型基板１の表面に、Ｎ-型ドリフト層２、Ｐ+型層３およびＮ+型層４を順にエピタキシャル成長させることで半導体基板５を形成する。
【００６６】
〔図３（ｂ）に示す工程〕
フォトリソグラフィにより、トランジスタセル領域Ｒ１において、Ｎ+型層４およびＰ+型層３を貫通してＮ-型ドリフト層２に達するトレンチ６を形成すると同時に、外周耐圧構造領域Ｒ２においても、Ｎ+型層４およびＰ+型層３を貫通してＮ-型ドリフト層２に達するトレンチ１３を形成する。本実施形態では、トレンチ６、１３を同じ幅、同じ深さで形成している。
【００６７】
〔図３（ｃ）に示す工程〕
エピタキシャル成長法により、Ｎ-型ＳｉＣとＰ+型ＳｉＣを半導体基板５の表面全面にエピタキシャル成長させることにより、Ｎ-型層３０およびＰ+型層３１を形成し、これらによってトレンチ６、１３内を埋め込む。
【００６８】
〔図４（ａ）に示す工程〕
エッチバックやＣＭＰ（Chemical  Mechanical  Polishing）などによって半導体基板５の表面を平坦化することで、トレンチ６、１３の内部にのみＮ-型層３０およびＰ+型層３１を残す。これにより、トレンチ６内にＮ-型チャネル層７およびＰ+型層８が形成されると共に、トレンチ１３内にＮ-型層１４およびＰ+型層１５が形成される。
【００６９】
〔図４（ｂ）に示す工程〕
ＲＩＥ（Reactive  Ion  Etching）等の異方性エッチングにより、トランジスタセル領域Ｒ１の外縁部において、Ｎ+型層４よりも深い位置までエッチングして凹部１６を形成する。具体的には、凹部１６の形成予定領域（外周耐圧構造領域Ｒ２）が開口するマスクを配置した後、異方性エッチングを行うことで凹部１６を形成する。続いて、先ほど使用したマスクとは異なるマスクを用いて、再びＲＩＥ等の異方性エッチングにより、凹部１６の底面における外縁部において、Ｐ+型層３よりも深い位置まで選択エッチングして凹第２部１７を形成する。具体的には、凹部１７の形成予定領域（セル領域の外縁部のうちＰ型リサーフ層１５が配置される部分から外周側）が開口するマスクを配置した後、異方性エッチングを行うことで凹部１７を形成する。このようにして、メサ構造が構成される。このとき、トレンチ１３内に配置されたＰ+型層１５によって凹部１７の側面が構成されるようにしている。
【００７０】
〔図４（ｃ）に示す工程〕
イオン注入用のマスク３２を配置したのち、Ｐ型領域１８、１９の形成予定領域に開口部を形成する。その後、基板表面に対する方線方向からＰ型不純物をイオン注入することで、Ｐ型領域１８、１９を形成する。このとき、図４（ｂ）に示す工程において、トレンチ１３内に配置されたＰ+型層１５によって凹部１７の側面が構成される様にしていることから、凹部１６の底面に形成されたＰ型領域１８と、トレンチ１３内に配置されたＰ+型層１５、および、凹部１７の底面に形成されたＰ型領域１９とが繋がり、これらによってＰ型リサーフ層２０が構成される。
【００７１】
なお、マスク３２に対して開口部を形成する際に、凹部１７の側面にマスク３２の残渣が残っている場合があり、この残渣によってイオン注入が遮断され、若干Ｐ型領域１９の終端位置が凹部１７のコーナ部から離れることがある。しかしながら、トレンチ１３内に配置されたＰ+型層１５が凹部１７の底面にも存在していることから、Ｐ+型層１５とＰ型領域１９とが途切れることなく形成されるようにできる。
【００７２】
この後の工程については図示しないが、マスク３２を除去したのち、メタルマスクなどを用いてＮ型不純物をイオン注入し、更に注入した不純物を活性化させることでＮ+型層２１を形成する。そして、半導体基板５の表面全面に層間絶縁膜１１を成膜したのち、層間絶縁膜１１やＮ+型層４の所定領域にコンタクトホールを形成し、層間絶縁膜１１の上に配線層を成膜すると共に配線層をパターニングすることで、第１ゲート電極や第２ゲート電極９、ソース電極１０および電極２２を形成する。そして、半導体基板５の裏面側にドレイン電極１２を形成することで、図１に示すＳｉＣ半導体装置が完成する。
【００７３】
以上説明したように、本実施形態に示すＳｉＣ半導体装置では、凹部１６の底面に形成されたＰ型領域１８と、トレンチ１３内に配置されたＰ+型層１５、および、凹部１７の底面に形成されたＰ型領域１９とによってＰ型リサーフ層２０を構成することで電界緩和構造としている。このＰ型リサーフ層２０がトランジスタセル領域Ｒ１の周囲を囲むような構成とされることから、側面と底面との境界となるコーナ部での電界集中が緩和され、ブレークダウン位置を凹部１７の底面におけるＮ-型ドリフト層２にシフトできるため、電界緩和を行うことが可能となる。したがって、ドレイン耐圧を向上させることが可能となる。特に、本実施形態のように、Ｐ型領域１８とＰ+型層１５およびＰ型領域１９が連続的に接続したＰ型リサーフ層２０を構成しているため、理想的なオフ時のドレイン耐圧を確保することが可能となる。
【００７４】
このように構成されるＰ型リサーフ層２０は、イオン注入時に凹部１７の側面にイオンが注入されなくても良く、凹部１６や凹部１７の底面のＰ型領域１８、１９のみが形成されれば良い。このため、斜めイオン注入を行わなくてもＰ型リサーフ層２０を形成することが可能となる。したがって、斜めイオン注入を行わなくても、ＪＦＥＴなどが形成されるトランジスタセル領域Ｒ１の外周を囲む外周耐圧構造を形成でき、かつ、高いドレイン耐圧を得ることができる構造のＳｉＣ半導体装置とすることが可能となる。そして、このような構造を実現するためのトレンチ１３やＮ-型層１４およびＰ+型層１５については、ＪＦＥＴを構成するためのトレンチ６やＮ-型層７およびＰ+型層８と同時に形成できるため、製造工程の共通化が図れ、製造工程の増加なしで、上記構造を実現できる。
【００７５】
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対して外周耐圧構造領域Ｒ２の構造を変更したものであり、その他に関しては第１実施形態と同様であるため、異なる部分についてのみ説明する。
【００７６】
図５は、本実施形態にかかるＪＦＥＴを備えたＳｉＣ半導体装置の断面図である。この図に示すように、トレンチ１３を複数個形成し、各トレンチ１３内をＮ-型層１４やＰ+型層１５によって埋め込んでいる。そして、最も内周側、つまりトランジスタセル領域Ｒ１側のトレンチ１３と凹部１７の底面と側面との境界位置（段差部）の位置が一致させられており、トレンチ１３内に配置されたＰ+型層１５によって凹部１７の側面が構成された構造とされている。そして、それよりも外周側に形成された各トレンチ１３内のＰ+型層１５は、その上部が凹部１７によって除去された構造となるが、等間隔に配置された構造として残り、これによってガードリング構造が構成されている。
【００７７】
このように、本実施形態では、外周耐圧構造領域Ｒ２において、第１実施形態で説明したＰ型リサーフ層２０の代わりにガードリング構造を備えるようにしている。このようなガードリング構造を備える場合においても、トレンチ１３やＮ-型層１４およびＰ+型層１５を用いて、凹部１７の側面にＰ+型層１５が配置されるようにすることができる。このような構造であっても、第１実施形態と同様の効果を得ることができる。
【００７８】
なお、本実施形態のＳｉＣ半導体装置の製造工程については第１実施形態とほぼ同様であるが、図６に示すように、第１実施形態で説明した図３（ｂ）の工程においてトレンチ１３を等間隔に複数個形成しておくことが異なる。このようにトレンチ１３を等間隔に複数個形成しておけば、各トレンチ１３内がＮ-型層１４およびＰ+型層１５で埋め込まれる。そして、凹部１６や凹部１７を形成する際に、最も内周側、つまりトランジスタセル領域Ｒ１側のトレンチ１３と凹部１７の底面と側面との境界位置が一致するように選択エッチングを行えば、本実施形態にかかるＳｉＣ半導体装置を製造することができる。このように、外周耐圧構造領域Ｒ２にＰ型リサーフ層２０に代えてガードリング構造を備えるＳｉＣ半導体装置であれば、イオン注入工程を行わなくてもガードリング構造を形成することが可能となる。
【００７９】
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態は、第２実施形態に対してガードリング構造の形状を変更したものであり、その他に関しては第２実施形態と同様であるため、異なる部分についてのみ説明する。
【００８０】
図７は、本実施形態にかかるＪＦＥＴを備えたＳｉＣ半導体装置の断面図である。この図に示すように、本実施形態でも、トレンチ１３やＮ-型層１４およびＰ+型層１５を用いてガードリング構造を構成しているが、トレンチ１３の幅が外周側に向かうに連れて徐々に狭くなるようにしている。そして、トレンチ１３の幅が狭くなるほどＮ-型層１４の膜厚が厚くなっており、Ｎ-型層１４の上に形成されたＰ+型層１５の底部の位置が徐々に浅くなっている。
【００８１】
このような構造では、Ｐ+型層１５の底部の接合深さが連続的に浅くなるため、オフ時に更に電界緩和することが可能となり、Ｐ+型層１５の底部の位置が等しくなっている第２実施形態と比較して、外周耐圧構造領域Ｒ２の面積が少なくても、同等もしくは大きなドレイン耐圧を確保することが可能となる。
【００８２】
なお、本実施形態のＳｉＣ半導体装置の製造工程については第２実施形態とほぼ同様であるが、図８に示すように、第１実施形態で説明した図３（ｂ）の工程においてトレンチ１３の幅が外周側に向かうに連れて徐々に狭くなるようにしておくことが異なる。このようにトレンチ１３の幅が外周側に向かうに連れて徐々に狭くなるようにすると、トレンチ１３の幅に応じてトレンチ１３の底部に成膜されるＮ-型層１４の膜厚が変化し、トレンチ１３の幅が狭くなるほどＮ-型層１４の膜厚が厚くなる。このため、Ｎ-型層１４の上に形成されたＰ+型層１５の底部の位置が徐々に浅い位置となるようにできる。このようにすれば、本実施形態にかかるＳｉＣ半導体装置を製造することができる。
【００８３】
（第４実施形態）
本発明の第４実施形態について説明する。本実施形態は、第２、第３実施形態に対してガードリング構造の形状を変更したものであり、その他に関しては第２、第３実施形態と同様であるため、異なる部分についてのみ説明する。
【００８４】
図９は、本実施形態にかかるＪＦＥＴを備えたＳｉＣ半導体装置の断面図である。上記第２、第３実施形態では、外周耐圧構造領域Ｒ２に形成した複数のトレンチ１３のうち最も内周側に配置されたものが凹部１７の底面と側面の境界位置（段差部）の位置と一致するようにしたが、必ずしも最も内周側のものに限る訳ではない。すなわち、図９に示すように、複数のトレンチ１３のうちの最も内側のものから数えて数本目のトレンチ１３が凹部１７の底面と側面の境界位置（段差部）の位置と一致するようにしても良い。つまり、凹部１７の底面と側面の境界位置と一致するトレンチ１３よりも内側に更にトレンチ１３が設けられるようにしても良い。
【００８５】
ガードリング構造では、複数リング状に配置されたＰ型領域（第２、第３実施形態および本実施形態でいうトレンチ１３内に配置されたＰ+型層１５）の間に位置するＮ-型層１４やＮ-型ドリフト層２が電界緩和層として機能する。第２、第３実施形態のように、外周耐圧構造領域Ｒ２に形成した複数のトレンチ１３のうち最も内周側に配置されたものが凹部１７の底面と側面の境界位置（段差部）の位置と一致する構造の場合、凹部１７内に形成されたＰ+型層１５のみがガードリング構造を構成することになる。このため、各ガードリングの間隔は隣り合う両トレンチ１３内のＮ-型層１４の膜厚分やそれらの間に存在するＮ-型ドリフト層２の幅分を足した長さとなる。
【００８６】
これに対して、本実施形態の場合、凹部１６内にもトレンチ１３やＮ-型層１４およびＰ+型層１５を用いたガードリング構造が構成されることになり、各トレンチ１３の間にＰ+型層３が配置された状態となる。このため、Ｐ+型層１５とＰ+型層３がガードリング構造として機能し、これらの間の間隔がＮ-型層１４の膜厚分のみとなる。したがって、よりガードリング構造内部での電界が小さくなり、安定かつ容易にドレイン耐圧を確保することが可能となる。
【００８７】
なお、図９は、第２実施形態のようにトレンチ１３の幅を等しくする場合について図示したが、第３実施形態のようにトレンチ１４の幅が外周側に向かうに連れて徐々に狭くなるような場合についても、同様のことが言える。
【００８８】
（第５実施形態）
本発明の第５実施形態について説明する。本実施形態は、第１実施形態に対して、トランジスタセル領域Ｒ１に形成するトランジスタを変更したものであり、その他に関しては第１実施形態と同様であるため、異なる部分についてのみ説明する。
【００８９】
図１０は、本実施形態にかかるＳｉＣ半導体装置の断面図である。この図に示すように、本実施形態では、トレンチゲート構造のＭＯＳＦＥＴを備えた構造としている。具体的には、本実施形態のＳｉＣ半導体装置も、ＳｉＣからなるＮ+型基板（第１導電型基板）１、Ｎ-型ドリフト層（第１導電型層）２、Ｐ+型層（第２導電型層）３およびＮ+型層４の積層構造で構成された半導体基板５を用いて形成されるが、Ｐ+型層３をチャネル領域を形成するためのＰ型ベース領域として機能させる。また、トレンチ６内には、第１実施形態で説明したＮ-型チャネル層７とＰ+型層８に代えて、ゲート絶縁膜４０およびゲート絶縁膜４０の表面に形成したゲート電極４１を備えた構造とし、これらゲート絶縁膜４０およびゲート電極４１によってトレンチ６内が埋め込まれるようにしている。
【００９０】
また、トランジスタセル領域Ｒ１において、トレンチ６の側面から所定間隔離間した位置に、Ｎ+型層４およびＰ+型層３を貫通してＮ-型ドリフト層２まで達するトレンチ６よりも深いトレンチ（第２トレンチ）４２が形成されており、このトレンチ４２内がＰ+型ディープ層４３によって埋め込まれている。このようにトレンチ４２をトレンチ６よりも深くしているため、ゲート絶縁膜４０に印加されるオフ時の電界が緩和され、ゲート絶縁膜破壊を防止できる。トレンチ４２内は、すべてＰ+型ディープ層４３によって埋め込まれていても良いが、トレンチ４２の底部にＰ-型もしくはＮ-型で構成された低濃度層４４が形成され、この低濃度層４４が形成されていることでＰ+型ディープ層４３の底部のコーナ部が丸くされ、電界集中が抑制されるようにしている。
【００９１】
そして、ゲート電極４１を覆うように層間絶縁膜１１が形成されていると共に、層間絶縁膜１１の上にソース電極１０が形成され、層間絶縁膜１１に形成されたコンタクトホールを介して、ソース領域を構成するＮ+型層４およびＰ+型ディープ層４３を通じてＰ型ベース領域を構成するＰ+型層３に電気的に接続されている。このような構造により、トレンチゲート構造のＭＯＳＦＥＴが構成されている。
【００９２】
一方、外周耐圧構造領域Ｒ２でも、半導体基板５の主表面側に、Ｎ+型層４およびＰ+型層３を貫通してＮ-型ドリフト層２まで達するトレンチ（第１トレンチ）４５が形成されている。このトレンチ４５は、トランジスタセル領域Ｒ１の外周を１周囲むように形成されている。このトレンチ４５内にも、Ｐ+型ディープ層４３や低濃度層４４と同時に形成されたＰ+型層（第２導電型埋込層）４６や低濃度層（第１導電型もしくは第２導電型の埋込層）４７が備えられている。
【００９３】
そして、凹部１７の底面と側面との境界位置（段差部）と、上記したトレンチ４５との位置が一致させられており、トレンチ４５内に配置されたＰ+型層４６によって凹部１７の側面が構成された構造とされている。このような構造により、凹部１６の底面に形成されたＰ型領域１８と、トレンチ４５内に配置されたＰ+型層４６、および、凹部１７の底面に形成されたＰ型領域１９とが繋がり、これらによってＰ型リサーフ層２０が構成されるようにしている。
【００９４】
このように、トレンチゲート構造のＭＯＳＦＥＴが備えられるＳｉＣ半導体装置でも、トレンチ４５内に配置されたＰ+型層４６によって凹部１７の側面が構成されるようにすることで、第１実施形態と同様の効果を得ることができる。
【００９５】
次に、図１０に示すＳｉＣ半導体装置の製造工程について、図１１、図１２に示す製造工程図を用いて説明する。なお、図１１および図１２では、図１０に示した断面のうちＰ型リサーフ層２０よりも外周側については省略してある。
【００９６】
〔図１１（ａ）に示す工程〕
まず、上記不純物濃度で構成されたＮ+型基板１を用意し、Ｎ+型基板１の表面に、Ｎ-型ドリフト層２、Ｐ+型層３およびＮ+型層４を順にエピタキシャル成長させることで半導体基板５を形成する。
【００９７】
〔図１１（ｂ）に示す工程〕
フォトリソグラフィにより、トランジスタセル領域Ｒ１において、Ｎ+型層４およびＰ+型層３を貫通してＮ-型ドリフト層２に達するトレンチ４２を形成すると同時に、外周耐圧構造領域Ｒ２においても、Ｎ+型層４およびＰ+型層３を貫通してＮ-型ドリフト層２に達するトレンチ４５を形成する。本実施形態では、トレンチ４２、４５を同じ幅、同じ深さで形成している。
【００９８】
〔図１１（ｃ）に示す工程〕
エピタキシャル成長法により、Ｐ-型ＳｉＣもしくはＮ-型ＳｉＣとＰ+型ＳｉＣを半導体基板５の表面全面に順にエピタキシャル成長させることにより、低濃度層４４、４７およびＰ+型ディープ層４３やＰ+型層４６を形成し、これらによってトレンチ４２、４５内を埋め込む。
【００９９】
〔図１２（ａ）に示す工程〕
エッチバックやＣＭＰ（Chemical  Mechanical  Polishing）などによって半導体基板５の表面を平坦化する。これにより、トレンチ４２、４５の内部にのみ低濃度層４４、４７およびＰ+型ディープ層４３やＰ+型層４６が残された状態となる。
【０１００】
〔図１２（ｂ）に示す工程〕
第１実施形態で説明した図４（ｂ）と同様の工程を行うことで、凹部１６および凹部１７を形成する。これにより、メサ構造が構成される。このとき、トレンチ４５内に配置されたＰ+型層４６によって凹部１７の側面が構成されるようにしている。
【０１０１】
〔図１２（ｃ）に示す工程〕
半導体基板５の表面全面にトレンチエッチング用マスク（図示せず）を配置した後、トレンチエッチングを行うことでトレンチ６を形成する。そして、熱酸化などによってゲート絶縁膜４０を形成したのち、ドープトＰｏｌｙ−Ｓｉ等を成膜することでトレンチ６内にゲート電極４１を形成する。そして、エッチバックなどによってゲート電極４１がトレンチ６内に残るように平坦化する。
【０１０２】
この後の工程については図示しないが、第１実施形態で説明した図４（ｃ）と同様に、Ｐ型領域１８、１９の形成予定領域に開口部が形成されたイオン注入用のマスクを配置したのち、基板表面に対する方線方向からＰ型不純物をイオン注入することで、Ｐ型領域１８、１９を形成する。このとき、図１２（ｂ）に示す工程において、トレンチ４５内に配置されたＰ+型層４６によって凹部１７の側面が構成されるようにしていることから、凹部１６の底面に形成されたＰ型領域１８と、トレンチ１３内に配置されたＰ+型層４６、および、凹部１７の底面に形成されたＰ型領域１９とが繋がり、これらによってＰ型リサーフ層２０が構成される。そして、マスクを除去したのち、メタルマスクなどを用いてＮ型不純物をイオン注入し、更に注入した不純物を活性化させることでＮ+型層２１を形成する。その後、層間絶縁膜１１を成膜したのち、層間絶縁膜１１やＮ+型層４の所定領域にコンタクトホールを形成し、層間絶縁膜１１の上に配線層を成膜すると共に配線層をパターニングすることで、ソース電極１０および電極２２を形成する。そして、半導体基板５の裏面側にドレイン電極１２を形成することで、図１０に示すＳｉＣ半導体装置が完成する。
【０１０３】
以上説明したように、本実施形態に示すＳｉＣ半導体装置では、トレンチゲート構造のＭＯＳＦＥＴを有するＳｉＣ半導体装置において、凹部１６の底面に形成されたＰ型領域１８と、トレンチ４５内に配置されたＰ+型層４６、および、凹部１７の底面に形成されたＰ型領域１９とによってＰ型リサーフ層２０を構成している。このような構造であっても、第１実施形態と同様に、ドレイン耐圧を向上させることが可能となる。
【０１０４】
また、このように構成されるＰ型リサーフ層２０も、イオン注入時に凹部１７の側面にイオンが注入されなくても良いため、斜めイオン注入を行わなくても、ＭＯＳＦＥＴなどが形成されるトランジスタセル領域Ｒ１の外周を囲む外周耐圧構造を形成でき、かつ、高いドレイン耐圧を得ることができる構造のＳｉＣ半導体装置とすることが可能となる。そして、このような構造を実現するためのトレンチ４５やＰ+型層４６については、ＭＯＳＦＥＴを構成するためのトレンチ４２やＰ+型ディープ層４３と同時に形成できるため、製造工程の増加なしで、上記構造を実現できる。
【０１０５】
（第６実施形態）
本発明の第６実施形態について説明する。本実施形態は、第５実施形態に対して外周耐圧構造領域Ｒ２の構造を変更したものであり、その他に関しては第５実施形態と同様であるため、異なる部分についてのみ説明する。
【０１０６】
図１３は、本実施形態にかかるＭＯＳＦＥＴを備えたＳｉＣ半導体装置の断面図である。この図に示すように、トレンチ４５を複数個形成し、各トレンチ４５内を低濃度層４７およびＰ+型層４６によって埋め込んでいる。そして、最も内周側、つまりトランジスタセル領域Ｒ１側のトレンチ４５と凹部１７の底面と側面との境界位置（段差部）の位置が一致させられており、トレンチ４５内に配置されたＰ+型層４６によって凹部１７の側面が構成された構造とされている。そして、それよりも外周側に形成された各トレンチ４５内のＰ+型層４６は、その上部が凹部１７によって除去された構造となるが、等間隔に配置された構造として残り、これによってガードリング構造が構成されている。
【０１０７】
このように、本実施形態では、外周耐圧構造領域Ｒ２において、第５実施形態で説明したＰ型リサーフ層２０の代わりにガードリング構造を備えるようにしている。このようなガードリング構造を備える場合においても、トレンチ４５およびＰ+型層４６を用いて、凹部１７の側面にＰ+型層４６が配置されるようにすることができる。このような構造であっても、第５実施形態と同様の効果を得ることができる。
【０１０８】
なお、本実施形態のＳｉＣ半導体装置の製造工程については第５実施形態とほぼ同様であるが、図１４に示すように、第５実施形態で説明した図１１（ｂ）の工程においてトレンチ４５を等間隔に複数個形成しておくことが異なる。このようにトレンチ４５を等間隔に複数個形成しておけば、低濃度層４４およびＰ+型ディープ層４３を形成する際に各トレンチ４５内が低濃度層４７およびＰ+型層４６で埋め込まれる。そして、凹部１６や凹部１７を形成する際に、最も内周側、つまりトランジスタセル領域Ｒ１側のトレンチ４５と凹部１７の底面と側面との境界位置が一致するように選択エッチングを行えば、本実施形態にかかるＳｉＣ半導体装置を製造することができる。このように、外周耐圧構造領域Ｒ２にＰ型リサーフ層２０に代えてガードリング構造を備えるＳｉＣ半導体装置であれば、イオン注入工程を行わなくてもガードリング構造を形成することが可能となる。
【０１０９】
（第７実施形態）
本発明の第７実施形態について説明する。本実施形態は、第６実施形態に対してガードリング構造の形状を変更したものであり、その他に関しては第６実施形態と同様であるため、異なる部分についてのみ説明する。
【０１１０】
図１５は、本実施形態にかかるＭＯＳＦＥＴを備えたＳｉＣ半導体装置の断面図である。この図に示すように、本実施形態でも、トレンチ４５内が低濃度層４７およびＰ+型層４６を用いてガードリング構造を構成しているが、トレンチ４５の幅が外周側に向かうに連れて徐々に狭くなるようにしている。そして、トレンチ４５の幅が狭くなるほど低濃度層４７の膜厚が厚くなっており、低濃度層４７の上に形成されたＰ+型層４６の底部の位置が徐々に浅くなっている。
【０１１１】
このような構造では、オフ時により電界緩和することが可能となり、Ｐ+型層４６の底部の位置が等しくなっている第６実施形態と比較して、外周耐圧構造領域Ｒ２の面積が少なくても、同等もしくは大きなドレイン耐圧を確保することが可能となる。
【０１１２】
なお、本実施形態のＳｉＣ半導体装置の製造工程については第６実施形態とほぼ同様であるが、図１６に示すように、第５実施形態で説明した図１１（ｂ）の工程においてトレンチ４５の幅が外周側に向かうに連れて徐々に狭くなるようにしておくことが異なる。このようにトレンチ４５の幅が外周側に向かうに連れて徐々に狭くなるようにすると、トレンチ４５の幅に応じてトレンチ４５の底部に成膜される低濃度層４７の膜厚が変化し、トレンチ４５の幅が狭くなるほど低濃度層４７の膜厚が厚くなる。このため、低濃度層４７の上に形成されたＰ+型層４６の底部の位置が徐々に浅い位置となるようにできる。このようにすれば、本実施形態にかかるＳｉＣ半導体装置を製造することができる。
【０１１３】
（第８実施形態）
本発明の第８実施形態について説明する。本実施形態は、第６、第７実施形態に対してガードリング構造の形状を変更したものであり、その他に関しては第６、第７実施形態と同様であるため、異なる部分についてのみ説明する。
【０１１４】
図１７は、本実施形態にかかるＭＯＳＦＥＴを備えたＳｉＣ半導体装置の断面図である。上記第６、第７実施形態では、外周耐圧構造領域Ｒ２に形成した凹部１７の底面の高さを同じにしているため、複数のガードリングを構成する各Ｐ+型層４６の高さが等しくなっている。これに対して、図１７に示すように、トランジスタセル領域Ｒ１の外側に向かうに連れて徐々に凹部１７の底面の高さが低くなるようにし、複数のガードリングを構成する各Ｐ+型層４６の高さが徐々に低くなるようにしても良い。
【０１１５】
このように、複数のガードリングを構成する各Ｐ+型層４６の高さが徐々に低くなるようにすることにより、より効果的に電界緩和を行うことが可能となり、よりドレイン耐圧を向上することが可能となる。
【０１１６】
（他の実施形態）
上記実施形態では、電界緩和構造として、凹部１６と凹部１７の境界位置における凹部１７の側面をＰ+型層１５、４６で構成し、これを用いてＰ型リサーフ層２０やガードリング構造を構成することで外周耐圧構造を構成する場合について説明した。このような外周耐圧構造は、少なくとも凹部１６と凹部１７の境界位置における凹部１７の側面をＰ+型層１５、４６で構成した電界緩和構造を含む構造であれば良く、電界緩和構造を用いたＰ型リサーフ層２０やガードリング構造もしくはこれらの組み合わせなど、どのような構造の外周耐圧構造としても構わない。
【０１１７】
上記各実施形態では、Ｎ-型チャネル層７にチャネル領域が設定されるＮチャネルタイプのＪＦＥＴやＰ型ベース領域を構成するＰ+型層３にチャネル領域が設定されるＮチャネルタイプのＭＯＳＦＥＴを例に挙げて説明したが、各構成要素の導電型を逆にしたＰチャネルタイプのＪＦＥＴやＭＯＳＦＥＴに対しても本発明を適用することができる。また、トランジスタセル領域Ｒ１に形成されるトランジスタとしてＪＦＥＴやＭＯＳＦＥＴを例に挙げたが、他のトランジスタであっても構わない。
【０１１８】
また、上記第１実施形態では、ＪＦＥＴとして、第１、第２ゲート領域の電位を共に制御することでソース−ドレイン間の電流を制御するダブルゲート駆動としたが、第１、第２ゲート領域のいずれか一方の電位のみを制御することでソース−ドレイン間の電流を制御するシングルゲート駆動であってもよい。
【０１１９】
さらに、上記実施形態では、ソース領域を構成するＮ+型層４をエピタキシャル成長させたものについて説明したが、第１ゲート領域３に対してＮ型不純物をイオン注入することによってＮ+型層４を形成しても良い。この場合、Ｎ+型層４をメサ構造から離して形成しておけば凹部１６を形成しなくてもよいため、凹部１７のみによってメサ構造を構成しても良い。
【０１２０】
また、上記第１〜第４実施形態では、トランジスタセル領域Ｒ１にＪＦＥＴが備えられるＳｉＣ半導体装置において、第１トレンチに相当するトレンチ１３と第２トレンチに相当するトレンチ６とを同時に形成できることから、トレンチ１３内にＮ-型層１４およびＰ+型層１５が備えられる構造を用いてＰ型リサーフ層２０やガードリング構造などの電界緩和構造を構成した。また、第５〜第８実施形態でも、トランジスタセル領域Ｒ１にＭＯＳＦＥＴが備えられるＳｉＣ半導体装置において、第１トレンチに相当するトレンチ４５と第２トレンチに相当するトレンチ４２とを同時に形成できることから、トレンチ４２内にＰ+型層４２が備えられる構造を用いてＰ型リサーフ層２０やガードリング構造などの電界緩和構造を構成した。しかしながら、ＪＦＥＴが備えられるＳｉＣ半導体装置において、第５〜第８実施形態で説明したようなトレンチ４２内にＰ+型層４２が備えられる構造、もしくは、ＭＯＳＦＥＴがＳｉＣ半導体装置において、トレンチ１３内にＮ-型層１４およびＰ+型層１５が備えられる構造を用いて、Ｐ型リサーフ層２０やガードリング構造などの電界緩和構造を構成しても良い。
【符号の説明】
【０１２１】
１          Ｎ+型ＳｉＣ基板
２          Ｎ-型ドリフト層
３          Ｐ+型層
４          Ｎ+型層
５          半導体基板
６、１３    トレンチ
７          Ｎ-型チャネル層
８、１５    Ｐ+型層
９          第２ゲート電極
１０        ソース電極
１１        層間絶縁膜
１２        ドレイン電極
１４        Ｎ-型層
１６        凹部（第２凹部）
１７        凹部（第１凹部）
１８、１９  Ｐ型層
２０        Ｐ型リサーフ層
４０        ゲート絶縁膜
４１        ゲート電極
４２、４５  トレンチ
４３        Ｐ+型ディープ層
４４、４７  低濃度層
４６        Ｐ+型層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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