(57)【特許請求の範囲】
【請求項１】
表面に第１半導体層を有する半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極の側部に絶縁体のゲート側壁を形成する工程と、
前記半導体基板上に磁性金属膜を形成する工程と、
第１熱処理することにより、ソースおよびドレイン領域となる前記第１半導体層の領域に、前記磁性金属膜の磁性金属元素を含む第１磁性金属半導体化合物膜を形成するとともに前記ゲート側壁上に前記磁性金属膜を残置する工程と、
前記第１磁性金属半導体化合物膜を形成した後、前記半導体基板上に前記第１半導体層と同じ半導体を有する半導体膜を形成する工程と、
第２熱処理することにより、前記第１磁性金属半導体化合物膜の表面に、前記第１磁性金属半導体化合物膜よりも前記半導体の濃度が高い第２磁性金属半導体化合物膜を形成するとともに、前記ゲート側壁上の前記磁性金属膜を前記第２磁性金属半導体化合物膜よりも前記半導体の濃度が低い第３磁性金属半導体化合物膜に変える工程と、
前記ゲート側壁上の前記第３磁性金属半導体化合物膜を除去する工程と、
を備えている半導体装置の製造方法。
【請求項２】
前記第１半導体層の領域に前記第１半導体層と逆の導電型の不純物を導入し、ソースおよびドレイン領域を形成する工程を更に備えている請求項１記載の半導体装置の製造方法。
【請求項３】
前記磁性金属膜を形成する前に、
前記ソースおよびドレイン領域となる前記第１半導体層の領域を除去する工程と、
前記第１半導体層の領域が除去された箇所の底部に絶縁層を形成する工程と、
前記絶縁層上に第２半導体層を形成する工程と、
を更に備え、  
前記第１熱処理することにより、前記第２半導体層に前記磁性金属膜の磁性金属を含む第１磁性金属半導体化合物を形成するとともに前記ゲート側壁上に前記磁性金属膜を残置する請求項１記載の半導体装置の製造方法。
【請求項４】
前記半導体基板は、支持基板上に埋め込み絶縁層が形成され、この埋め込み絶縁層上に前記第１の半導体層が形成された基板である請求項１記載の半導体装置の製造方法。
【請求項５】
前記ソースおよびドレイン領域となる前記第１半導体層の領域に形成された第１磁性金属半導体化合物膜は前記埋め込み絶縁層と接している請求項４記載の半導体装置の製造方法。
【請求項６】
前記ソースおよびドレイン領域となる前記第１半導体層の領域上の前記第２磁性金属半導体化合物膜を除去する工程と、
前記ソースおよびドレイン領域となる前記第１半導体層の領域上に磁性層を含む積層膜を形成する工程と、
を備えている請求項１記載の半導体装置の製造方法。
【請求項７】
前記積層膜を形成した後、前記ゲート側壁上の前記積層膜を酸化する工程を更に備えている請求項６記載の半導体装置の製造方法。
【請求項８】
前記積層膜を形成した後、前記積層膜上にレジスト層を形成し、前記レジスト層の上面を平坦化する工程と、
前記レジスト層を除去するとともに、前記ゲート電極上の前記積層膜および前記ゲート側壁上の前記積層膜の一部を除去する工程と、
前記ゲート側壁上の前記積層膜を酸化する工程と、
を備えている請求項６記載の半導体装置の製造方法。
【請求項９】
前記第１半導体層は、絶縁膜上に形成され所定の方向に延在している請求項１記載の半導体装置の製造方法。
【請求項１０】
半導体層と、
前記半導体層に離間して設けられたソースおよびドレイン領域と、
前記ソース領域と前記ドレイン領域との間の前記半導体層上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
前記ゲート電極の側部に設けられた絶縁体からなるゲート側壁と、
前記ソースおよびドレイン領域にそれぞれ設けられた、前記半導体層と磁性金属との磁性金属半導体化合物膜と、
前記ソースおよびドレイン領域の前記磁性金属半導体化合物膜上にそれぞれ設けられた磁性層を含む積層膜と、
前記ゲート側壁上に設けられ、前記積層膜と同じ元素を含む酸化層と、
を備えている半導体装置。
【請求項１１】
前記第１磁性金属半導体化合物膜を形成するとともに前記ゲート側壁上に前記磁性金属膜を残置する工程は、前記第１熱処理することにより、前記ゲート電極上にも前記第１磁性金属半導体化合物膜を形成する請求項１乃至９のいずれかに記載の半導体装置の製造方法。
【請求項１２】
前記磁性金属半導体化合物膜は、前記ゲート電極上にも設けられている請求項１０記載の半導体装置。
【請求項１３】
前記ゲート電極は、メタルゲートである請求項１乃至９のいずれかに記載の半導体装置の製造方法。
【請求項１４】
前記ゲート電極は、メタルゲートである請求項１０記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
スピンＭＯＳＦＥＴはソースおよびドレイン（Ｓ／Ｄ）電極に磁性体（スピン偏極材料）を用いることで、Ｓ／Ｄ電極の相対的な磁化配置によりトランジスタの駆動電流を変化させることが可能である。スピンＭＯＳＦＥＴはＦＰＧＡ（Field Programmable Gate Array）等の再構成可能なロジックに用いられる。【０００３】
既存ＣＭＯＳにおけるＳ／Ｄの形成プロセスでは一般的にサリサイド（（salicide（self-aligned silicide））プロセスが用いられている。これは、ゲート電極の形成後にＣｏやＮｉなどの金属層を成膜したのち、熱処理によりＳｉと反応させてシリサイドを形成する方法である。この方法を用いると、ゲート側壁の未反応の金属層は、酸などの薬液により選択的に溶解するが、シリサイドは薬液には溶解しないので、下地のＳｉ表面に対し自己整合的（self-align）に、Ｓｉと、シリサイドとの積層電極が形成される。このため、Ｓｉとのコンタクト形成にはリソグラフィーの合わせ精度に配慮することなくＭＯＳＦＥＴを形成することができる。シリサイドとしては、例えばＣｏＳｉ２、ＮｉＳｉなどが用いられる（例えば、非特許文献１参照）。【０００４】
これに対し、スピンＭＯＳＦＥＴの電極としては、伝導電子スピン偏極率が室温にて高い材料が用いられ、一般的にＣｏＦｅ系の金属磁性膜が用いられる。既存のＭＯＳＦＥＴと同様の方法を用いて、ＣｏＦｅをシリサイド化させると大抵は非磁性体となり、スピン偏極率が大きく減少してしまう。うまくシリサイドの組成を調整することで高いスピン偏極率を実現したとしても、この場合は金属リッチな組成となるため、酸に対する溶解耐性は得られない。つまり、スピンＭＯＳＦＥＴの製造工程では既存のＣＭＯＳと同様のシリサイド反応を用いた自己整合的なＳ／Ｄ電極の形成プロセスを用いることはできなかった。【０００５】
スピンＭＯＳＦＥＴの本格的なＬＳＩ応用のためには自己整合プロセスが必須だが、確実な方法はこれまで提案されていなかった。従来は、Ｓ／Ｄそれぞれの形状をフォトリソグラフィーとイオンミリングにより形成する方法が良く用いられていた（例えば、特許文献１参照）。しかし、この方法ではＦＥＯＬ（Front End Of Line）での位置合わせが困難であり、歩留まりの低下を避けるために、高度な技術的蓄積が必要であった。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−６６５９６号公報
【非特許文献】
【０００７】
【非特許文献１】T. Ohguro et al., “Ultra-shallow junction and silicide techniques for advanced CMOS devices, ”Proceedings of the Sixth International Symp.on Ultralarge Scale Integration Science and Technology, Electronchemical Society, pp.275-95, 1997.
【発明の概要】
【発明が解決しようとする課題】
【０００８】
スピンＭＯＳＦＥＴの大規模生産と高性能化には微細化が必須であり、このためには磁性Ｓ／Ｄ電極を自己整合的に形成する半導体装置およびその製造方法が求められる。【０００９】
本発明は、上記事情を考慮してなされたものであって、スピン偏極率の低下を可及的に防止することとともに自己整合的にソースおよびドレイン電極を形成することの可能なスピンＭＯＳＦＥＴを有する半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の第１の態様による半導体装置の製造方法は、表面に第１半導体層を有する半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極の側部に絶縁体のゲート側壁を形成する工程と、前記半導体基板上に磁性金属膜を形成する工程と、第１熱処理することにより、ソースおよびドレイン領域となる前記第１半導体層の領域に、前記磁性金属膜の磁性金属元素を含む第１磁性金属半導体化合物膜を形成するとともに前記ゲート側壁上に前記磁性金属膜を残置する工程と、前記第１磁性金属半導体化合物膜を形成した後、前記半導体基板上に前記第１半導体層と同じ半導体を有する半導体膜を形成する工程と、第２熱処理することにより前記第１磁性金属半導体化合物膜の表面に、前記第１磁性金属半導体化合物膜よりも前記半導体の濃度が高い第２磁性金属半導体化合物膜を形成するとともに、前記ゲート側壁上の前記磁性金属膜を前記第２磁性金属半導体化合物膜よりも前記半導体の濃度が低い第３磁性金属半導体化合物膜に変える工程と、前記ゲート側壁上の前記第３磁性金属半導体化合物膜を除去する工程と、を備えていることを特徴とする。【００１１】
本発明の第２の態様による半導体装置は、半導体層と、前記半導体層に離間して設けられたソースおよびドレイン領域と、前記ソースおよびドレイン領域にそれぞれ設けられた前記半導体層と磁性金属との磁性金属半導体化合物膜と、前記ソース領域と前記ドレイン領域との間の前記半導体層上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記ゲート電極の側部に設けられた絶縁体からなるゲート側壁と、前記ソースおよびドレイン領域の前記磁性金属半導体化合物膜上にそれぞれ設けられた磁性層を含む積層膜と、前記ゲート側壁上に設けられ、前記積層膜と同じ元素を含む酸化層と、を備えていることを特徴とする。
【発明の効果】
【００１２】
本発明によれば、スピン偏極率の低下を可及的に防止するとともに自己整合的にソースおよびドレイン電極を形成することが可能なスピンＭＯＳＦＥＴを有する半導体装置を得ることができる。
【図面の簡単な説明】
【００１３】
【図１】第１実施形態による半導体装置の製造方法を示す断面図。
【図２】第１実施形態による半導体装置の製造方法を示す断面図。
【図３】第１実施形態による半導体装置の製造方法を示す断面図。
【図４】第１実施形態による半導体装置の製造方法を示す断面図。
【図５】第１実施形態による半導体装置の製造方法を示す断面図。
【図６】第１実施形態による半導体装置の製造方法を示す断面図。
【図７】第１実施形態による半導体装置の製造方法を示す断面図。
【図８】第１実施形態による半導体装置の製造方法を示す断面図。
【図９】第１実施形態による半導体装置の製造方法を示す断面図。
【図１０】第１実施形態による半導体装置の製造方法を示す断面図。
【図１１】第１実施形態による半導体装置の製造方法を示す断面図。
【図１２】第２実施形態による半導体装置の製造方法を示す断面図。
【図１３】第３実施形態による半導体装置の製造方法を示す断面図。
【図１４】第３実施形態による半導体装置の製造方法を示す断面図。
【図１５】第４実施形態による半導体装置の製造方法を示す断面図。
【図１６】第５実施形態による半導体装置の製造方法を示す断面図。
【図１７】第６実施形態による半導体装置の製造方法を示す断面図。
【図１８】第６実施形態による半導体装置の製造方法を示す断面図。
【図１９】第６実施形態による半導体装置の製造方法を示す断面図。
【図２０】第６実施形態による半導体装置の製造方法を示す断面図。
【図２１】第７実施形態による半導体装置の製造方法を示す断面図。
【図２２】第７実施形態による半導体装置の製造方法を示す断面図。
【図２３】第８実施形態による半導体装置の製造方法を示す断面図。
【図２４】第９実施形態による半導体装置の製造方法を示す断面図。
【図２５】第９実施形態による半導体装置の製造方法を示す断面図。
【発明を実施するための形態】
【００１４】
本発明の実施形態を以下に図面を参照して説明する。
【００１５】
（第１実施形態）  
本発明の第１実施形態による半導体装置の製造方法を図１乃至図１１に示す。本実施形態の製造方法は、スピンＣＭＯＳＦＥＴを有する半導体装置を製造するものである。
【００１６】
まず、図１に示すように、シリコン基板２上に、ｐウェルとなる半導体層４ａと、ｎウェルとなる半導体層４ｂとが形成され、これらの半導体層４ａ、４ｂを絶縁膜からなる素子分離領域５によって素子分離された半導体基板１を準備する。
【００１７】
次に、図２に示すように、半導体基板１上に、例えば、Ｓｉ酸化膜で形成される、ゲート絶縁膜６をＥＯＴ（Effective Oxide Thickness）にして１ｎｍ程度形成する。続いて、図３に示すように、ゲート絶縁膜６上に、ゲート電極となるポリシリコン膜８を減圧化学的気相堆積（以下ＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）ともいう）法によって１００ｎｍ〜１５０ｎｍ程度堆積する。そして、リソグラフィー技術および反応性イオンエッチング（以下、ＲＩＥ（Reactive Ion Etching）ともいう）等のエッチング技術により、ゲート絶縁膜およびポリシリコン膜をパターニングし、ゲート長が３０ｎｍ程度となるようにゲート電極８を形成する。必要ならば、ここで１ｎｍ〜２ｎｍのポスト酸化を行う。このポスト酸化は、後述のソースおよびドレイン領域の保護膜として機能する。
【００１８】
次に、シリコン窒化膜をＬＰＣＶＤ法によって、例えば、約８ｎｍ程度堆積した後、ＲＩＥ法によってエッチバックすることにより、シリコン窒化膜をゲート電極８の側部にのみ残す。これにより、図４に示すように、ゲート電極８の側部にシリコン窒化膜からなるゲート側壁１０が形成される。
【００１９】
次に、図５に示すように、ｎウェル４ｂをレジスト１１で覆ってｐウェル４ａにＡｓをイオン注入することにより、ｐウェル４ａにｎ型のソースおよびドレイン領域１２を形成する。続いて、レジスト１１を剥離した後、図６に示すように、ｐウェル４ａをレジスト１３で覆ってｎウェル４ｂにＢをイオン注入することにより、ｎウェル４ｂにｐ型のソースおよびドレイン領域１４を形成する。レジスト１３を剥離した後、ソースおよびドレイン領域１２、１４の不純物の活性化アニールを１０００℃程度の温度で行う。
【００２０】
次に、図７に示すように、例えば、スパッタ法により、厚さ１０ｎｍ程度のＣｏ２Ｍｎ（Ｃｏ：Ｍｎ＝２：１）膜１６を半導体基板１上に形成する。すなわち、ｎ型ＭＯＳＦＥＴの全面にＣｏ２Ｍｎ膜１６が接するよう堆積する。Ｃｏ２Ｍｎ膜１６の堆積は、この組成と同じターゲットを用いる方法と、ＣｏとＭｎのそれぞれのターゲットを用いた同時スパッタによる方法、ＣｏとＭｎを積層させた膜にする方法などから選択することができる。
【００２１】
そしてその後、図８に示すように、第１の熱処理として、例えば、ＲＴＡ（Rapid Thermal Annealing）により、５００℃、３０秒程度のアニールを行い、Ｃｏ２Ｍｎ膜１６を半導体基板１のＳｉおよびゲート電極８のポリシリコンと反応させてシリサイド化し、厚さ２０ｎｍ程度のＣｏ２ＭｎＳｉ（Ｃｏ：Ｍｎ：Ｓｉ＝２：１：１）膜１６ａを形成する。このＣｏ２ＭｎＳｉ膜１６ａは、金属リッチな磁性シリサイド膜であり、ソースおよびドレイン領域１２、１４およびゲート電極８上に形成される。アニールは、本実施形態ではＲＴＡ装置を用いて４００℃〜８００℃の条件で、結晶性、表面と界面の平坦性、不純物拡散などの結果を考慮して、最適な温度を導出した。最適温度は、Ｃｏ２Ｍｎの膜厚とＳｉの膜厚にも依存するが、典型的には５００℃前後が望ましい。作製したＣｏ２ＭｎＳｉの結晶構造は、多結晶でＬ２１構造とＢ２構造の混合体であった。Ｃｏ２ＭｎＳｉをスピンＭＯＳＦＥＴ電極に用いる場合、単結晶のＬ２１構造が理想的だが、スピン分極率の観点ではＢ２構造以上の規則度があればスピンＭＯＳＦＥＴ動作が可能である。ここで、Ｃｏ２Ｍｎ膜１６とＳｉの反応により、予め、ソースおよびドレイン領域１２、１４に含まれていた不純物（ボロン、砒素、リンなど）は、雪かき効果によりｐウェル４ａおよびｎウェル４ｂ側へ押し出されるので、ソースおよびドレイン領域１２、１４はシリコン基板２側に広がる（図７および図８参照）。また、素子分離領域５およびゲート側壁１０に付着していたＣｏ２Ｍｎ膜１６は未反応のまま残る。なお、この第１の熱処理は、３００℃で３０秒、５００℃で３０秒というように、２段階にアニールを行っても良い。良質なＣｏ２ＭｎＳｉを得るための条件は、アニール装置の環境にも依存するため製造者が予め最適化する必要がある。
【００２２】
次に、Ｓｉ膜１８をスパッタ法により厚さ５ｎｍ、形成する（図９）。本実施形態ではＳｉ膜１８の堆積にスパッタ法を用いたが、これ以外にも蒸着法やＣＶＤなどの一般的方法を用いることも可能である。しかし、重要なのは、Ｓｉ膜１８の膜厚制御である。
【００２３】
次に、図１０に示すように、第２の熱処理することにより、金属リッチな磁性金属シリサイド膜１６ａの表層を、Ｓｉ膜１８と反応させることでＳｉリッチな組成に改質する。ここでのアニール温度は、ＲＴＡ装置を用いて５００℃で行った。この場合の条件も、アニール装置の環境に依存するため製造者が予め最適化する必要がある。例えば、熱処理反応前のＣｏ２ＭｎＳｉ膜１６ａが、熱処理反応後には（Ｃｏ２Ｍｎ）Ｓｉ２膜１６ｂとなる。この（Ｃｏ２Ｍｎ）Ｓｉ２膜１６ｂは、（Ｃｏ２Ｍｎ）とＳｉの組成比が１：２、すなわち（Ｃｏ２Ｍｎ）：Ｓｉ＝１：２となり、Ｓｉリッチなシリサイドとなる。一方、素子分離領域５およびゲート側壁１０に付着していたＣｏ２Ｍｎ膜１６は、Ｓｉと反応してＣｏ２ＭｎＳｉ膜１６ａとなる。このとき、ｐウェル４ａおよびｎウェル４ｂ内のシリサイド膜１６ａは、これらのウェル内においてゲート絶縁膜６側に少し拡散し、広がる。
【００２４】
次に、酸溶液を用いて、素子分離領域５およびゲート側壁１０上のＣｏ２ＭｎＳｉ膜１６ａを除去する。酸溶液はフッ酸あるいは硫酸、硝酸などを適宜選択し、一般的な混合溶液で良く、既存のサリサイドプロセスで用いられているものと同様で良い。ただし、次に述べる選択性が重要である。この酸溶液でのエッチング工程では、ソースおよびドレイン電極となる、ソースおよびドレイン領域と接している金属リッチな磁性シリサイドであるＣｏ２ＭｎＳｉ膜１６ａは除去されない。これは、この膜の上面に酸に不溶でＳｉリッチな（Ｃｏ２Ｍｎ）Ｓｉ２膜１６ｂが形成されているため、この（Ｃｏ２Ｍｎ）Ｓｉ２膜１６ｂが保護膜として機能しているからである。なお、図１０に示すように、ゲート電極８上にもＣｏ２ＭｎＳｉ膜１６ａと、この上に（Ｃｏ２Ｍｎ）Ｓｉ２膜１６ｂが存在する。以上の工程により、スピンＭＯＳＦＥＴのソースおよびドレイン電極がゲート電極の位置に対して、自己整合的に形成される（図１１）。
【００２５】
本実施形態のスピンＭＯＳＦＥＴにおいては、ソースおよびドレイン電極の形状の差（膜面面積の差も含む）を設けて書き込みを行ってもよい。すなわち、ソースおよびドレイン電極に形状の差を設けることにより、ソースおよびドレイン電極のうちの一方の電極の磁化の方向が、他方の電極の磁化の方向に比べて、電流を流すことによって生じるスピン偏極された電子によって反転し易くなる。これにより、上記一方の電極が記録層となり、他方の電極が参照層となって、スピン注入磁化反転による書き込みを行うことができる。また、後述する第５実施形態のように、ソースおよびドレイン電極上に例えばＭＴＪ素子等の書き込み部を設け、この書き込み部を用いて書き込みを行っても良い。無論、スピンＭＯＳＦＥＴに対し、Ｂｉｔ、Ｗｏｒｄ線に電流を流すことによる電流誘起磁場書き込みも原理的に可能である。
【００２６】
以上説明したように、本実施形態によれば、金属リッチな磁性金属シリサイドをソースおよびドレイン電極とすることが可能となるので、スピン偏極率の低下を可及的に防止するとともに自己整合的にソースおよびドレイン電極を形成することができるスピンＭＯＳＦＥＴを得ることができる。
【００２７】
また、本実施形態においては、磁性金属シリサイド膜１６、１６ａ、１６ｂとして、Ｃｏを主成分とする磁性金属化合物を用いたが、Ｆｅを主成分とする磁性金属化合物を用いてもよい。なお、本明細書中、磁性金属元素（例えば、ＣｏあるいはＦｅ）を主成分とする磁性金属半導体化合物とは、磁性金属半導体化合物中の磁性金属元素（ＣｏあるいはＦｅ）の原子割合が他の成分よりも少なくない磁性金属半導体化合物を意味する。
【００２８】
第１実施形態では、主に磁性金属シリサイドとして、ホイスラー合金の一種であるＣｏ２ＭｎのシリサイドＣｏ２ＭｎＳｉの場合を例にとって説明したが、本発明はこれに限定されるものではなく、ＣｏあるいはＦｅを含んだシリサイドであり、室温で少なくとも６０％以上の高いスピン偏極率が得られるものであれば適宜選択することができる。ホイスラー合金のシリサイドとして、Ｃｏ２ＭｎＳｉの他、Ｃｏ２ＦｅＳｉ、Ｃｏ２Ｍｎ１−ｘＦｅｘＳｉ（０＜ｘ＜１）などを用いることも可能である。
【００２９】
なお、シリコン基板の代わりにＧｅ基板を用いた場合は、磁性金属化合物としてジャーマナイドのＣｏ２ＭｎＧｅなどを用いることも可能である。また、ＳｉＧｅ基板を用いた場合は、磁性金属化合物としてＣｏ２ＭｎＧｅ１−ｘＳｉｘ（０＜ｘ＜１）などを用いることも可能である。
【００３０】
本明細書では、ホイスラー合金（またはフルホイスラー合金とも言う）とは、Ｘ２ＹＺの化学組成をもつ金属間化合物の総称を意味し、ここで、Ｘは周期表上で、Ｃｏ、Ｆｅ、Ｎｉ、あるいはＣｕ族の遷移金属元素または貴金属元素である。ＹはＭｎ、Ｖ、ＣｒあるいはＴｉ族の遷移金属元素でありＸと同じ元素種をとることもできる。ＺはＩＩＩ族からＶ族の典型元素である。ホイスラー合金Ｘ２ＹＺはＸ、Ｙ、Ｚの規則性から３種類の結晶構造に分けられる。結晶の周期性を利用したＸ線回折等の分析により、３元素の区別ができるＸ≠Ｙ≠Ｚとなる最も規則性の高い構造がＬ２１構造、次に規則性の高いＸ≠Ｙ＝Ｚとなる構造がＢ２構造、そして３元素の区別ができないＸ＝Ｙ＝Ｚとなる構造がＡ２構造である。本明細書では、ホイスラー合金はその主成分がＸ２ＹＺであることを意味しており、必ずしも化学量論組成の結晶を意味していない。つまり、Ｘ２ＹＺの組成からずれたものが含有されていても良い。理想的には単結晶構造が望ましいが、多結晶であったり、アモルファスを含んでいたりしても膜全体として６０％以上のスピン偏極率がとれればよい。これはすなわち、一般的なＦｅ、ＣｏＦｅなどのスピン偏極率は５０％程度であるので、それ以上のスピン分極率がなければスピンＭＯＳＦＥＴ高性能化が実現できないからである。
【００３１】
（第２実施形態）
次に、本発明による第２実施形態の半導体装置の製造方法を、図１２を参照して説明する。図１２は、本実施形態の製造方法によって製造されたスピンＭＯＳＦＥＴの断面図である。この実施形態の製造方法は、図１１に示す第１実施形態の製造工程に続いて、ソースおよびドレイン電極となるＳｉリッチのシリサイド膜１６ｂを除去する。このとき、シリサイド膜１６ｂの下から現れるソースドレイン電極となる磁性シリサイド膜１６ａは、上面がゲート絶縁膜６の上面よりも高い位置になるようにする。なお、ゲート電極８上のシリサイド膜１６ｂも除去され、金属リッチな磁性シリサイド膜１６ａが残る。
【００３２】
このＳｉリッチなシリサイドの除去にはＡｒイオンミリングを用いる。これはＡｒイオンにより等方的にエッチングされることを利用している。このＡｒイオンミリングの代わりに、ＲＩＥ装置でＡｒガスのみで基板バイアスのＲＦ放電を発生させることでも等方的なエッチングを行うことができる。本実施形態のように、上層のＳｉリッチなシリサイド膜１６ｂを除去することで、後述する第５実施形態で説明するＭＴＪ（Magnetic Tunnel Junction）を設けることができ、書き込み可能なスピンＭＯＳＦＥＴを形成することができる。なお、Ｓｉリッチのシリサイド膜１６ｂを除去しないで、ＭＴＪを形成した場合は、Ｓｉリッチのシリサイド膜１６ｂは非磁性なので、磁気抵抗効果を得ることができない。
【００３３】
本実施形態も第１実施形態と同様に、スピン偏極率の低下を可及的に防止するとともに自己整合的にソースおよびドレイン電極を形成することができるスピンＭＯＳＦＥＴを得ることができる。
【００３４】
（第３実施形態）
次に、本発明の第３実施形態による半導体装置の製造方法を図１３および図１４を参照して説明する。
【００３５】
本実施形態の製造方法は、埋め込み絶縁層を用いて磁性シリサイドの組成を調整する方法である。図３に示すゲート電極８を形成する工程までは第１実施形態と同様にして形成する。このときゲート電極８上にはゲート電極を形成するためのマスクが存在している。このマスクを用いて、ソースおよびドレイン領域となる、ｐウェル４ａおよびｎウェル４ｂのＳｉ領域を自己整合的にエッチングする。このエッチング後に絶縁層９を埋め込み、続いて絶縁層９上にソースおよびドレイン領域となるＳｉ層を形成する。このＳｉ層は単結晶である必要がなく、多結晶あるいはアモルファスでも良い。なお、ゲート絶縁膜６下のｐウェル４ａおよびｎウェル４ｂは不純物がドープされた単結晶からなっている。その後、第１実施形態で説明したと同じ工程を用いて、ゲート電極８の側部にゲート側壁１０を形成し、ゲート電極８およびゲート側壁１０をマスクとして、ｐウェル４ａにｎ型不純物（例えば、Ａｓ）をイオン注入するとともに、ｎウェル４ｂにｐ型不純物（例えば、Ｂ）イオン注入し、活性化アニールを行ってｐウェル４ａにｎ型ソースおよびドレイン領域１３を形成し、ｎウェル４ｂにｐ型ソースおよびドレイン領域１５を形成する（図１３）。
【００３６】
次に、第１実施形態で説明したと同じ工程を用いて、ソースおよびドレイン領域１３、１５をシリサイド化し、磁性金属シリサイド膜１６ａを形成する（図１４）。このとき、ゲート電極８上にも磁性金属シリサイド膜１６ａが形成される。本実施形態の製造方法を用いることで、シリサイドが埋め込み絶縁層９と接するまで反応させると、そこで反応が停止するので磁性金属シリサイド膜１６ａの金属とＳｉの比率を制御することが簡便となる。なお、埋め込み絶縁層９としては、ＳｉＯ２やＳｉ３Ｎ４だけではなく、絶縁性がある材料であれば用いることができる。
【００３７】
本実施形態においては、バルクシリコン基板２内に埋め込み絶縁層９が形成されているので、埋め込み絶縁層を形成しない場合に比べて、基板との間の容量が減少し、高速動作が可能となる。また、ＳＯＩ基板を使用しないで、バルク基板を用いるので、製造コストを低減することができる。
【００３８】
本実施形態も、磁性金属シリサイドをソースおよびドレイン電極とすることが可能となるので、スピン偏極率の低下を可及的に防止するとともに自己整合的にソースおよびドレイン電極を形成することができるスピンＭＯＳＦＥＴを得ることができる。
【００３９】
（第４実施形態）
次に、本発明の第４実施形態による半導体装置の製造方法を、図１５を参照して説明する。この実施形態の製造方法は、第１実施形態において、バルク基板１を用いる代わりにシリコンからなる支持基板１０２、埋め込み絶縁層１０３、およびＳＯＩ（Silicon-On-Insulator）層を有するＳＯＩ基板１０１を用いてスピンＭＯＳＦＥＴを形成する。ＳＯＩ層は、絶縁膜からなる素子分離領域１０５によって、ｐウェル１０４ａと、ｎウェル１０４ｂに素子分離されている。
【００４０】
このＳＯＩ基板上に、第１実施形態と同様の工程を用いて行い、ソースおよびドレイン領域１２、１４をシリサイド化し、磁性金属シリサイド膜１６ａを形成する（図１５）。このとき、ゲート電極８上にも磁性金属シリサイド膜１６ａが形成される。本実施形態の製造方法を用いることで、シリサイドが埋め込み絶縁層１０３と接するまで反応させると、そこで反応が停止するので磁性金属シリサイド膜１６ａの金属とＳｉの比率を制御することが簡便となる。なお、埋め込み絶縁層９としては、ＳｉＯ２やＳｉ３Ｎ４だけではなく、絶縁性がある材料であれば用いることができる。
【００４１】
本実施形態も、磁性金属シリサイドをソースおよびドレイン電極とすることが可能となるので、スピン偏極率の低下を可及的に防止するとともに自己整合的にソースおよびドレイン電極を形成することができるスピンＭＯＳＦＥＴを得ることができる。なお、第３実施形態に比べて絶縁膜の埋め込みプロセスが必要ないため、工程数を減らすことができる。
【００４２】
また、ＳＯＩ基板を用いたので、基板との間の容量が減少し、高速動作が可能となる。
【００４３】
なお、本実施形態においては、ＳＯＩ基板を用いたが、ＧＯＩ（Germanium-On-Insulator）基板を用いてスピンＭＯＳＦＥＴを形成しても良い。
【００４４】
（第５実施形態）
次に、本発明の第５実施形態によるスピンＭＯＳＦＥＴの製造方法を、図１６を参照して説明する。第１乃至第４実施形態までは、書き込みは、ソースとドレイン電極の形状の差を利用して行うことが可能であった。この第５実施形態では、ソースおよびドレイン領域上の磁性金属シリサイド膜１６ａの上部に、磁性金属シリサイドを片側電極とする、ＭＴＪ（Magnetic Tunnel Junction）素子あるいはＧＭＲ（Giant Magneto Resistive）素子を有する書き込み部３０を設ける。この書き込み部３０は、ソースおよびドレイン電極にもなる。
【００４５】
以下、説明を簡単にするために、ＣＭＯＳＦＥＴのうち、ｎチャネルスピンＭＯＳＦＥＴのみの製造方法を説明する。なお、ｐチャネルスピンＭＯＳＦＥＴも、導電型をｎチャネルスピンＭＯＳＦＥＴのそれと逆にすれば、同様にして形成することが可能である。
【００４６】
まず、第１実施形態の製造方法によって製造されたｎチャネルスピンＭＯＳＦＥＴを用意する。なお、図１１に示すように、第１実施形態によって製造されたスピンＭＯＳＦＥＴは、磁性金属シリサイド膜１６ａの表面には、Ｓｉリッチな磁性金属シリサイド膜１６ｂが形成されているが、このＳｉリッチな磁性金属シリサイド膜１６ｂを第２実施形態と同様にして、イオンミリングを用いて除去する。その後、磁性金属シリサイド膜１６ａ上に、ＭｇＯ層３１、磁化の向きが不変のＣｏＦｅ層３２、ＣｏＦｅ層３２の磁化の向きを不変にするＩｒＭｎ層３３、およびＲｕの保護層からなる積層膜を堆積する。なお、イオンミリング工程と積層膜の形成工程は、極力、同一装置で、真空で行われることが望ましい。なお、このとき、積層膜を構成する磁性層は、ゲート側壁１０にも付着されるが、この付着された磁性層はソースおよびドレイン領域上に形成される積層膜の磁性層に比べて膜厚は薄い。
【００４７】
その後、Ｏ２アッシャー装置にて、Ｏ２プラズマによる半導体基板上の積層膜の表面の酸化処理を行う。これを側壁部酸化プロセスと呼ぶ。このプロセスを用いることで、ゲート側壁１０に付着した磁性層を完全に酸化させ、絶縁性の磁性酸化層３４を形成する。磁性層の酸化には主にＯ２を用いるが、積層膜の層の種類によっては、他のガスを混合させても良い。なお、このときＲｕの保護層はＯ２プラズマで昇華する。ゲート側壁１０に付着した磁性層はソースおよびドレイン領域の積層膜と比較して膜厚が薄いので容易に酸化される。その後、ソース電極とドレイン電極との分離、および隣接する素子（例えば、スピンＭＯＳＦＥＴ）との分離を行うために、上記積層膜をパターンニングする。これにより、図１６に示すように、ソースおよびドレイン領域の磁性金属シリサイド膜１６ａ上に、ＭｇＯ層３１、ＣｏＦｅ層３２、およびＩｒＭｎ層３３の積層構造３０が形成され、積層構造の磁性体と同じ元素を含む磁性酸化層３４がゲート側壁１０の表面に形成される（図１６）。これにより、ゲートとソースおよびドレインとが磁性酸化層３４およびゲート側壁１０によって電気的に絶縁される。
【００４８】
本実施形態では、書き込み部３０としてＭＴＪ素子を用いたが、Ｃｕ（非磁性スペーサー）／ＣｏＦｅ／ＩｒＭｎ／Ｒｕをこの順序で積層した積層構造を有するＧＭＲ素子を用いても良い。この場合、非磁性スペーサーはＣｕに限らず、Ａｇ、Ｖ、Ｃｒ、Ａｕなどのグループから選択された元素を用いることができる。また、非磁性スペーサーとして非磁性ホイスラー合金も選択することができる。
【００４９】
本実施形態の製造方法によって製造されるスピンＭＯＳＦＥＴは、従来型の電流誘起磁場書き込み方式よりも配線数を抑制することが可能となるとともに、低電流で書き込み行うことができるなどの大きなメリットがある。
【００５０】
なお、本実施形態は、バルク基板上にスピンＭＯＳＦＥＴを形成した例を説明したが、ＳＯＩ基板またはＧＯＩ基板上に形成してもよい。
【００５１】
（第６実施形態）
本発明の第６実施形態のスピンＭＯＳＦＥＴの製造方法を、図１７乃至図２０を参照して説明する。本実施形態の製造方法においては、ゲート電極と、ソースおよびドレイン電極３０との電気的導通を完全に遮断するため、第５実施形態の書き込み部３０となる積層膜を成膜した後にエッチバック処理を行う。このためにゲート電極８の膜厚は通常よりも厚めに、５０ｎｍ〜１００ｎｍ程度に設定しておく。
【００５２】
このエッチバック処理を、図面を参照して説明する。図１７は、基板全体に磁性膜（例えば、第５実施形態の積層膜３０に相当）３５が成膜された状態である。このままではゲートとソースおよびドレインが電気的ショートしたままである。そこで、次のようなエッチバックプロセスを行う。まず、図１８に示すように、全面にレジスト３７を塗布する。ここでレジスト３７はその基板１の凹凸を平坦化させる条件で塗布、ベークする。例えば、一般的なフォトレジストを５０００ｒｐｍでスピン塗布した後、ホットプレートを用いて１７５℃程度でベークする。その後、図１９に示すように、基板１の全面をＲＩＥ処理する。ここで、ＲＩＥガスは磁性膜３５の上面がレジスト表面から出るまで、すなわち露出するまでは、エッチングガスとしてはＯ２ガスを主体とし用い、磁性膜３５の上面が露出した後はＡｒ等の等方的にエッチング可能なガスを用いてエッチングする。これにより、ゲート電極８上の磁性膜およびゲート側壁１０に付着していた磁性膜の上部はエッチングされる（図１９）。ここでのＲＩＥによりレジストも全て除去される場合もある。レジストが残留している場合は、Ｏ２アッシャーなどで除去する。この結果、図１９および図２０に示すように、ゲート側壁１０の上部に付着した磁性膜３５は酸化されて絶縁膜３５ａとなり、ゲートと、ソースおよびドレインの磁性膜３５とは電気的に絶縁される。その後、隣接する素子（例えば、スピンＭＯＳＦＥＴ）との分離を行うために、磁性膜３５のパターニングを行う。ただし、このままではゲートと、ソースおよびドレインとの間に、顕著な電気容量が発生するため、デバイス高速動作に不利となる場合がある。この場合は、絶縁膜３５ａを選択的にエッチングするあるいはパターニングを行うことが必要になる。本実施形態のエッチバックプロセスと第５実施形態で説明したＯ２プラズマによるゲート側壁付着膜の酸化プロセスは適宜組み合わせて用いることもできる。
【００５３】
なお、本実施形態は、バルク基板上にスピンＭＯＳＦＥＴを形成した例を説明したが、ＳＯＩ基板またはＧＯＩ基板上に形成してもよい。
【００５４】
（第７実施形態）
次に、本発明の第７実施形態によるスピンＭＯＳＦＥＴの製造方法を説明する。上記第１乃至第６実施形態においては、ソースおよびドレイン領域となる不純物層を形成した後に、シリサイドを形成した。本実施形態の製造方法は、ゲート形成後の不純物層の形成前に、シリサイドを形成し、その後にイオン注入を行う（イオン注入の後打ち）。例えば、図２１に示すように、ＳＯＩ基板１０１のｐウェル１０４ａ上にゲート絶縁膜６、ゲート電極８、およびゲート側壁１０を形成した後、第１実施形態と同様の工程を用いて、ソースおよびドレイン領域に磁性金属シリサイド（例えば、Ｃｏ２ＭｎＳｉ膜）膜４０を形成する。その後、磁性金属シリサイド膜４０にｎ型不純物（例えば、Ａｓ）をイオン注入する。すると、図２２に示すように、磁性金属シリサイド膜４０と、Ｓｉの界面に急峻かつ高濃度な不純物層４２が形成される。イオン注入の後打ち法では、５００℃程度の比較的低温においてもシリサイドとＳｉとの界面に活性化した不純物層が形成される。この場合、極浅の不純物層を形成できるので、シリサイドを薄膜化した際にはスピンＭＯＳＦＥＴの短チャネル効果の抑制に有利である。また、５００℃程度の比較的低温において活性化した不純物層が形成されるので、活性化のための高温アニールが不要となり、これにより、ゲート構造として、高誘電体（ｈｉｇｈ−ｋ）とメタルゲートの積層構造を用いることができ、より高性能のスピンＭＯＳＦＥＴを作成するのに有利である。
【００５５】
なお、本実施形態は、ＳＯＩ基板上にスピンＭＯＳＦＥＴを形成した例を説明したが、バルク基板またはＧＯＩ基板上に形成してもよい。
【００５６】
（第８実施形態）  
本発明の第８実施形態によるスピンＭＯＳＦＥＴの製造方法を、図２３を参照して説明する。
【００５７】
本実施形態の製造方法によって製造されるスピンＭＯＳＦＥＴは、Ｆｉｎ型のスピンＭＯＳＦＥＴである。まず、シリコンの支持基板１０１、埋め込み絶縁層１０３、ＳＯＩ層（例えば、ｐ型のＳＯＩ層）を有するＳＯＩ基板を用意し、ＳＯＩ層をＦｉｎ型（直方体、または細長い円柱状）に加工する。このＦｉｎ型の半導体層に通常のＦｉｎ型ＭＯＳＦＥＴの製造工程を用いて、Ｆｉｎの長手方向に沿った一対の側面、またはこれらの側面および上面にゲート絶縁膜６を形成し、このゲート絶縁膜６を覆うように例えば、ポリシリコンのゲート電極８を形成する。その後、ゲート電極８の両側の半導体層に不純物（例えば、ｎ型の不純物）をイオン注入し、ソースおよびドレイン領域１２を形成する。その後、第１実施形態で説明した工程を用いて、ソースおよびドレイン領域１２に金属リッチなシリサイド膜１６ａを形成し、その後、Ｓｉリッチなシリサイド膜１６ｂを形成し、Ｆｉｎ型のスピンＭＯＳＦＥＴを作成する（図２３）。
【００５８】
このようにして形成されるＦｉｎ型のスピンＭＯＳＦＥＴは、ゲート長を１０ｎｍ程度まで微細化した際でも、ゲート駆動力を維持することができるので、高性能なＬＳＩを作製できる。
【００５９】
また、本実施形態も、磁性金属シリサイドをソースおよびドレイン電極とすることが可能となるので、スピン偏極率の低下を可及的に防止するとともに自己整合的にソースおよびドレイン電極を形成することができるスピンＭＯＳＦＥＴを得ることができる。
【００６０】
（第９実施形態）
次に、本発明の第９実施形態によるスピンＭＯＳＦＥＴの製造方法を説明する。
【００６１】
本実施形態の製造方法は、第１実施形態の途中状態から第５実施形態で説明したＯ２プラズマ酸化による工程に移行する。すなわち、ゲート電極の側壁に付着した磁性金属層を絶縁膜に改質する方法である。
【００６２】
図２４に、第１実施形態の図８に示す工程が終了した時点のｎチャネルスピンＭＯＳＦＥＴの断面図を示す。
【００６３】
本実施形態では磁性シリサイド膜１６ａは必ずしも完全なシリサイドである必要はない。その後、基板全面にＯ２プラズマによる全面酸化処理を施し、図２５に示すように、表面に磁性酸化物層４８を形成する。ここでＯ２プラズマ酸化の条件としては、ゲートと、ソースおよびドレインが完全に電気的絶縁となるように行う。この後、第１実施形態で説明した選択的なウェットエッチングプロセスを用いることにより、磁性酸化物層４８を除去し、スピンＭＯＳＦＥＴを完成する。
【００６４】
なお、スピンＭＯＳＦＥＴを用いたＬＳＩにおいて、スピンＭＯＳＦＥＴの隣の素子を通常のＭＯＳＦＥＴとする回路構成の場合は、本実施形態のＯ２プラズマによる酸化プロセスのみでも自己整合的にスピンＭＯＳＦＥＴを作成することが可能である。
【００６５】
本実施形態も、磁性金属シリサイドをソースおよびドレイン電極とすることが可能となるので、スピン偏極率の低下を可及的に防止するとともに自己整合的にソースおよびドレイン電極を形成することができるスピンＭＯＳＦＥＴを得ることができる。
【００６６】
なお、本実施形態は、バルク基板上にスピンＭＯＳＦＥＴを形成した例を説明したが、ＳＯＩ基板またはＧＯＩ基板上に形成してもよい。
【符号の説明】
【００６７】
１  半導体基板
２  支持基板
３  埋め込み絶縁層
４ａ  ｐウェル
４ｂ  ｎウェル
５  素子分離領域
６  ゲート絶縁膜
８  ゲート電極
１０  ゲート側壁
１１  レジスト
１２  ｎ＋ソース領域、ドレイン領域  
１３  レジスト  
１４  ｐ＋ソース領域、ドレイン領域
１５  ｐ＋ソース領域、ドレイン領域
１６  磁性膜
１６ａ  磁性シリサイド膜（金属リッチ）
１６ｂ  磁性シリサイド膜（シリコンリッチ）
１８  Ｓｉ膜
３０  積層構造（ＭＴＪ）
３１  トンネルバリア層
３２  ＣｏＦｅ層
３３  ＩｒＭｎ層
【図１】
0005443502.tif 000002
【図２】
0005443502.tif 000003
【図３】
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【図４】
0005443502.tif 000005
【図５】
0005443502.tif 000006
【図６】
0005443502.tif 000007
【図７】
0005443502.tif 000008
【図８】
0005443502.tif 000009
【図９】
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【図１０】
0005443502.tif 000011
【図１１】
0005443502.tif 000012
【図１２】
0005443502.tif 000013
【図１３】
0005443502.tif 000014
【図１４】
0005443502.tif 000015
【図１５】
0005443502.tif 000016
【図１６】
0005443502.tif 000017
【図１７】
0005443502.tif 000018
【図１８】
0005443502.tif 000019
【図１９】
0005443502.tif 000020
【図２０】
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【図２１】
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【図２２】
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【図２３】
0005443502.tif 000024
【図２４】
0005443502.tif 000025
【図２５】
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