(57)【特許請求の範囲】
【請求項１】
第１の電圧を生成する第１の電圧生成部と、
前記第１の電圧が予め定められる基準電圧より低い第１の状態と、前記基準電圧より高い第２の状態を判定する判定部と、
前記第１の状態にあるとき前記第１の電圧が供給され、前記第１の電圧以下の第２の電圧を生成する第２の電圧生成部と、
前記第２の状態にあるとき前記第１の電圧より高い電圧が供給され、前記第２の電圧生成部の出力において前記第２の電圧を生成する第３の電圧生成部と
を備えることを特徴とする電圧安定化装置。
【請求項２】
前記第３の電圧生成部は、
前記第１の電圧の変化にしたがった前記判定部の判定結果に応じて、活性化される
ことを特徴とする請求項１に記載の電圧安定化装置。
【請求項３】
前記第３の電圧生成部は、
前記判定部の判定結果に応じて、前記第１の電圧より高い電圧が供給される
ことを特徴とする請求項１又は請求項２に記載の電圧安定化装置。
【請求項４】
前記判定部は、前記第１の電圧生成部が出力する第１の電圧の分圧回路を前記第１の電圧生成部と共有する
ことを特徴とする請求項１から請求項３のいずれかに記載の電圧安定化装置。
【請求項５】
前記第１の電圧生成部が、
前記第１の電圧を第１の分圧比で分圧した入力に応じ、第１の基準電圧を基準として第１の出力トランジスタを駆動する第１の演算増幅回路と、
前記第１の分圧比を所定の制御信号に応じて変化させる第１の分圧比変化部と
を有している
ことを特徴とする請求項１から請求項４のいずれかに記載の電圧安定化装置。
【請求項６】
前記第２の電圧生成部が、第２の基準電圧を基準として第２の出力トランジスタを駆動する第２の演算増幅回路を有して構成され、
前記第３の電圧生成部が、前記第２の基準電圧を基準として第３の出力トランジスタを駆動する第３の演算増幅回路を有して構成され、
前記第２の出力トランジスタの出力端と前記第３の出力トランジスタの出力端とが接続されている
ことを特徴とする請求項１から請求項５のいずれかに記載の電圧安定化装置。
【請求項７】
前記第２の電圧生成部が、前記第２の電圧を第２の分圧比で分圧した入力に応じ、第２の基準電圧を基準として第２の出力トランジスタを駆動する第２の演算増幅回路を有して構成され、
前記第３の電圧生成部が、前記第２の電圧を第２の分圧比で分圧した入力に応じ、前記第２の基準電圧を基準として第３の出力トランジスタを駆動する第３の演算増幅回路を有して構成され、
前記第２の出力トランジスタの出力端と前記第３の出力トランジスタの出力端とが接続され、
さらに、前記第２の分圧比を所定の制御信号に応じて変化させる第２の分圧比変化部を備える
ことを特徴とする請求項１から請求項６のいずれかに記載の電圧安定化装置。
【請求項８】
記憶素子と、
前記記憶素子に供給される電源電圧又は制御信号の電圧が、請求項１から請求項７のいずれかに記載の電圧安定化装置によって供給される
ことを特徴とする半導体記憶装置。
【請求項９】
前記記憶素子が、多値記憶の不揮発性半導体素子であり、
前記第１の電圧が複数の前記不揮発性半導体素子に接続されたワード線を駆動するＰチャネルＭＯＳトランジスタのウェル電位であり、
前記第２の電圧が前記ＰチャネルＭＯＳトランジスタのソース電位である
ことを特徴とする請求項８に記載の半導体記憶装置。
【請求項１０】
第１の電圧生成部が、第１の電圧を生成し、
判定部が、前記第１の電圧が予め定められる基準電圧より低い第１の状態と、前記基準電圧より高い第２の状態を判定し、
第２の電圧生成部が、前記第１の状態にあるとき前記第１の電圧が供給され、前記第１の電圧以下の第２の電圧を生成し、
第３の電圧生成部が、前記第２の状態にあるとき前記第１の電圧より高い電圧が供給され、前記第２の電圧生成部の出力において前記第２の電圧を生成する
ことを特徴とする電圧安定化方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置で内部電圧を生成する際に用いて好適な電圧安定化装置及びそれを用いた半導体装置並びに電圧安定化方法に関する。
【背景技術】
【０００２】
不揮発性半導体の１種であるＮＯＲ（ノア）フラッシュメモリには、１セル（ｃｅｌｌ）に例えば２ｂｉｔを記憶する、多値化を実現するものがある。多値化を実現する際には、データを記憶するセルトランジスタのスレッショルド電圧Ｖｔが、図５に示されるように、各データの状態に応じた分布にセットされる。図５は、縦軸を度数、横軸をスレッショルド電圧Ｖｔとして、多値ＮＯＲフラッシュメモリにおけるスレッショルド電圧Ｖｔの度数分布を表した図である。データ“１１”にセットされたセルは電圧値Ｒ１以下のスレッショルド電圧Ｖｔに調整されている。データ“１０”にセットされたセルは電圧値Ｒ１〜Ｒ２間のスレッショルド電圧Ｖｔに調整されている。データ“０１”にセットされたセルは電圧値Ｒ２〜Ｒ３間のスレッショルド電圧Ｖｔに調整されている。そして、データ“００”にセットされたセルは電圧値Ｒ３以上のスレッショルド電圧Ｖｔに調整されている。
【０００３】
この多値にセットされたセルからデータを読み出すときには、セルアレイのワード線（ＷＬ）に印加する電圧を多段階に制御し、アクセスするセルの値を判定する。図６は、ワード線の駆動電圧（すなわちセルトランジスタのゲート（コントロールゲート）の印加電圧）Ｖｇの時間変化を表す図である。電圧Ｖｇ１は、センスアンプが、“１１”のスレッショルド電圧Ｖｔにセットされたセルと“１０”のスレッショルド電圧Ｖｔ以上にセットされたセルを判定できるワード線電圧となる。電圧Ｖｇ２は、センスアンプが、“１０”のスレッショルド電圧Ｖｔ以下のセルと“０１”のスレッショルド電圧Ｖｔ以上のセルを判定できるワード線電圧となる。電圧Ｖｇ３は、センスアンプが、“０１”のスレッショルド電圧Ｖｔ以下のセルと“００”のスレッショルド電圧Ｖｔにセットされたセルを判定できるワード線電圧となる。
【０００４】
この多値ＮＯＲフラッシュメモリを実現するためには、メモリセルを駆動するワード線デコーダを読出し時に高速多段階動作させる必要がある。この動作時間が読み出し速度を決める大きな要因の１つとなる。
【０００５】
高速化の１つの方法として、以下のようなワード線デコーダが用いられる。図７で示すセルアレイ１１０のワード線デコーダ（ロウデコーダ１２０）では、ウェル電圧（Ｖｗｅｌｌ）とソース電圧（Ｖｗｌ）を分離し、電圧Ｖｗｌで駆動される容量を最小化している。これによりワード線レベルを図６に示すようなステップで変化させたときの電圧駆動速度を高速化している。この構成では、ロウデコーダ１２０内のｐｎ順方向電流の発生を抑えるために、常にＶｗｅｌｌ≧Ｖｗｌの電位関係が必要となる。ここで、図８は、読み出し時のワード線の駆動電圧Ｖｇ、ウェル電圧Ｖｗｅｌｌ及びソース電圧Ｖｗｌの時間変化の一例を表す図である。図８に示す例では、ウェル電圧Ｖｗｅｌｌが一定値に制御されるとともに、ソース電圧Ｖｗｌが段階的に変化するよう制御されている。このようにウェル電圧Ｖｗｅｌｌを一定値に制御するとともに、駆動容量が小さいソース電圧Ｖｗｌのみを変化させることで、動作に必要な時間を短縮している。
【０００６】
なお、図７に示す半導体チップ（半導体装置）１００は、それぞれが複数の多値記憶の不揮発性メモリセル１１１からなるセルアレイ１１０を含む複数のブロック０〜ｉ（１０１−０〜１０１−ｉ）と、それらの付随回路としてのグローバルビット線セレクトゲートブロック１０２及びセンスアンプブロック１０３とを有して構成されている。各ブロック０〜ｉ（１０１−０〜１０１−ｉ）には、セルアレイ１１０と、ロウデコーダ１２０と、ローカルビット線セレクトゲートブロック１３０とが含まれている。
【０００７】
セルアレイ１１０は、格子状に配置された複数の多値記憶の不揮発性メモリセル１１１を有して構成されている。各不揮発性メモリセル１１１は、複数のワード線ＷＬのいずれかにゲートが接続されるとともに、複数のローカルビット線ＬＢＬのいずれかにドレインが接続されている。ロウデコーダ１２０は、ＰチャネルＭＯＳ（ｍｅｔａｌ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ１２１とＮチャネルＭＯＳトランジスタ１２２からなるワード線ＷＬのドライバを複数有して構成されている。この場合、ＰチャネルＭＯＳトランジスタ１２１のソースとウェルには、独立した電圧Ｖｗｌと電圧Ｖｗｅｌｌがそれぞれ印加されるようになっている。ローカルビット線セレクトゲートブロック１３０は、ローカルビット線ＬＢＬのいずれかを選択してグローバルビット線ＧＢＬ０、ＧＢＬ１、…に接続する複数のＮチャネルＭＯＳトランジスタ１３１、１３１、…を有して構成されている。この場合、ＮチャネルＭＯＳトランジスタ１３１、１３１、…のゲートには信号ＹＬ０、ＹＬ１等が入力される。
【０００８】
グローバルビット線セレクトゲートブロック１０２は、グローバルビット線ＧＢＬ０、ＧＢＬ１、…のいずれかを選択する複数のＮチャネルＭＯＳトランジスタ１４１、１４１、…を有して構成されている。この場合、ＮチャネルＭＯＳトランジスタ１４１、１４１、…のゲートには信号ＹＧ０、ＹＧ１等が入力される。センスアンプブロック１０３は、グローバルビット線セレクトゲートグループ１０２で選択されたグローバルビット線ＧＢＬ０、ＧＢＬ１、…上のデータを増幅する複数のセンスアンプ１５１を有して構成されている。
【０００９】
一方、読み出し時に対し、セルの書き込み時にはワード線ＷＬのレベルを読出し電位より高電位にセットする必要がある。そのため、例えば読み出し状態から書き込み状態へと変化させる場合、ソース電圧Ｖｗｌとともにウェル電圧Ｖｗｅｌｌも高い電圧となるように駆動し、電位を遷移させる必要がある。このとき、ソース電圧Ｖｗｌに対しウェル電圧Ｖｗｅｌｌの容量（負荷容量）が格段に大きいため、同一制御・同一駆動能力のレギュレータでは、例えば図９に示すようにＶｗｅｌｌ＜Ｖｗｌの状態が容易に発生してしまう。すなわち、ｐｎ電位の逆転が容易に発生してしまうことになる。このｐｎ電位の逆転がＶｆ（ダイオード順方向電位）を超えるとラッチアップなどの深刻なデバイス不良を引き起こすため、設計時には細心の注意が必要である。なお、図９は、書き込み時のワード線の駆動電圧Ｖｇ、ウェル電圧Ｖｗｅｌｌ及びソース電圧Ｖｗｌの時間変化の一例を表している。
【００１０】
Ｖｗｅｌｌ≧Ｖｗｌの関係を保ちながら、Ｖｗｌ、Ｖｗｅｌｌの電位レベルを切替える手法には例えば以下の手法１と手法２が考えられる。
【００１１】
［手法１］  図１０に示すように、Ｖｗｅｌｌを先行して充電する。そして、Ｖｗｅｌｌの充電が終了した後、Ｖｗｌの充電動作を開始する。この方法では、Ｖｗｌ及びＶｗｅｌｌの充電完了に時間余裕が必要になる。
【００１２】
［手法２］  図１１に示すように、Ｖｗｌが駆動する容量、配線遅延とＶｗｅｌｌが駆動する容量、配線遅延を勘案し、Ｖｗｅｌｌ≧Ｖｗｌを常に守るようにＶｗｌを出力するレギュレータやＶｗｅｌｌを出力するレギュレータの駆動能力を設計する。この手法では、Ｖｗｌ・Ｖｗｅｌｌのさまざまな動作条件、外部温度、供給電圧チップ内の素子の製造ばらつきなどの変動要因全てを満たす必要があるため、回路設定が困難となる。結果として高速な電源電位切り替えにつながらない。
【００１３】
なお、図１０及び図１１は、手法１及び手法２による書き込み時のワード線の駆動電圧Ｖｇ、ウェル電圧Ｖｗｅｌｌ及びソース電圧Ｖｗｌの時間変化の一例をそれぞれ表している。
【００１４】
ここで、図１２を参照して、手法１や手法２を実現するための電源回路の構成例について説明する。図１２は、電圧安定化装置（以下、レギュレータと称する）５０の構成を示す回路図である。レギュレータ５０は、オペアンプ（演算増幅器）５１、ＰチャネルＭＯＳトランジスタ５２、抵抗５３、抵抗５４、ＰチャネルＭＯＳトランジスタ５５及びレベルシフト回路５６から構成されている。オペアンプ５１の非反転入力には基準電圧（比較電圧）Ｖｒｅｆ５が印加され、反転入力は互いに直列に接続されている抵抗５３と抵抗５４の接続点（すなわち各一端間の節点）が接続されている。オペアンプ５１の出力は、ＰチャネルＭＯＳトランジスタ５２のゲートに接続されている。ＰチャネルＭＯＳトランジスタ５２のソースは電圧Ｖｈの電源（電圧源）に接続され、ドレインが抵抗５３の他端に接続されている。このＰチャネルＭＯＳトランジスタ５２が、電源出力Ｖｗｌに対する能動負荷となる。すなわち、ＰチャネルＭＯＳトランジスタ５２のドレインは、電圧Ｖｗｌの電源出力の出力端子となる。抵抗５４の他端はグランドに接続されている。レベルシフト回路５６は、抵抗５３の印加電圧（＝電圧Ｖｗｌ）を電源電圧としてＴｒｉｍ信号のレベルをシフトさせ、Ｔｒｉｍ信号のレベルに応じてＰチャネルＭＯＳトランジスタ５５をオン（Ｔｒｉｍ信号＝Ｈレベルでオン）またはオフ（Ｔｒｉｍ信号＝Ｌレベルでオフ）状態に制御する。ＰチャネルＭＯＳトランジスタ５５は、そのドレイン及びソースが、抵抗５３を形成する素子パターン上の所定の２点に接続されている。このＰチャネルＭＯＳトランジスタ５５をオンまたはオフすることで抵抗５３と抵抗５４による抵抗分圧比（あるいは抵抗分割比とも呼ばれる）が変更される。
【００１５】
レギュレータ５０では、オペアンプ５１によって、基準電圧Ｖｒｅｆ５と、出力電圧Ｖｗｌを抵抗分圧した電圧との差分に応じて、ＰチャネルＭＯＳトランジスタ５２のゲート電圧を調節することで、Ｖｗｌ電圧が一定に保たれる。この出力電圧Ｖｗｌを変化させる場合、Ｔｒｉｍ信号によって抵抗分圧比を変更する。［手法２］でＶｗｌ出力による充電能力を調整する場合、ＰチャネルＭＯＳトランジスタ５２のゲート幅を調整して充電能力を調整する。他方、［手法１］では、出力Ｖｗｌが活性化されるタイミング（ただし、図１２では活性化のための構成を省略している）もしくは抵抗分圧比を変化させるタイミング（Ｔｒｉｍ信号の切り替えタイミング）を調整することで実現する。
【００１６】
このような［手法１］や［手法２］を用いてｐｎ電位の逆転が発生しないような設計では、電源を短時間に制御することが困難であった。
【００１７】
なお、本発明に関連する技術を開示するものとして、特許文献１〜４がある。これらのうち、特許文献１には、ウェルに印加される内部電圧ＶＩ１と、ソースに印加される内部電圧ＶＩ２とを生成する際に、第１の降圧回路によって内部電圧ＶＩ１を生成するともに、第２の降圧回路によって内部電圧ＶＩ１を降圧することで内部電圧ＶＩ２を生成するようにした構成が記載されている（特許文献１の図１、図６（Ｂ）等）。また、特許文献１の図２及び段落００２８〜００３１には、内部電圧ＶＩ２が基準電圧以下で、第１の降圧回路の動作開始時から所定時間が経過するまでの間、第２の降圧回路の出力に並列に接続されたトランジスタをオンすることで、内部電圧ＶＩ２による負荷容量に対する充電時間を短縮する技術が示されている。
【先行技術文献】
【特許文献】
【００１８】
【特許文献１】特開平１１−１４５４１３号公報
【特許文献２】特開２００８−１７２９４６号公報
【特許文献３】特開２００８−３０５４９９号公報
【特許文献４】特開２００２−２３７１８７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１９】
上述した［手法１］や［手法２］を用いてｐｎ電位の逆転が発生しないような設計を行う場合には、電源を短時間に制御することが困難であった。
【００２０】
また、特許文献１に記載されているように、２つの降圧回路うちの１つの出力（第１の電圧とする）を他の降圧回路の電源として用いる場合、他の降圧回路の出力（第２の電圧とする）を第１の電圧に近づけようとすると、第１の電圧に近づくにつれ、第２の電圧による充電能力が低下し、第２の電圧を高速に変化させることができないという課題があった。
【００２１】
本発明は、上記の事情を考慮してなされたものであり、第１の電圧≧第２の電圧の関係を保証しつつ、第２の電圧の高速な電位切り替えを可能にする電圧安定化装置及びそれを用いた半導体装置並びに電圧安定化方法を提供することを目的とする。
【課題を解決するための手段】
【００２２】
上記課題を解決するために、本発明は、第１の電圧を生成する第１の電圧生成部と、前記第１の電圧が予め定められる基準電圧より低い第１の状態と、前記基準電圧より高い第２の状態を判定する判定部と、前記第１の状態にあるとき前記第１の電圧が供給され、前記第１の電圧以下の第２の電圧を生成する第２の電圧生成部と、前記第２の状態にあるとき前記第１の電圧より高い電圧が供給され、前記第２の電圧生成部の出力において前記第２の電圧を生成する第３の電圧生成部とを備えることを特徴とする電圧安定化装置である。
この構成によれば、第１の電圧生成部によって生成された第１の電圧が予め定められる基準電圧より低い第１の状態にある場合には、第１の電圧が供給される第２の電圧生成部によって、第１の電圧以下の第２の電圧が生成される。他方、第１の電圧生成部によって生成された第１の電圧が予め定められる基準電圧より高い第２の状態にある場合には、第１の電圧より高い電圧が供給される第３の電圧生成部によって、第２の電圧生成部の出力において第２の電圧が生成される。この基準電圧を、第１の電圧が負荷容量等を充分充電した状態の電圧に設定することで、第１の電圧より高い電圧が供給される第３の電圧生成部によって生成される第２の電圧を、第１の電圧以下に容易に制御することができる。また、第３の電圧生成部に第１の電圧より高い電圧を供給することで、第２の電圧の充電能力を高めることができる。
【発明の効果】
【００２３】
この発明によれば、第１の電圧≧第２の電圧の関係を保証しつつ、第２の電圧の高速な電位切り替えを可能にする電圧安定化装置を提供することができる。
【図面の簡単な説明】
【００２４】
【図１】本発明によるレギュレータの実施形態の構成を示す回路図である。
【図２】図１のレギュレータ１の出力の時間変化を示す図である。
【図３】本発明によるレギュレータの他の実施形態を示す回路図である。
【図４】本発明によるレギュレータの他の実施形態を示す回路図である。
【図５】多値ＮＯＲフラッシュメモリにおけるＶｔ分布の一例を示す図である。
【図６】多値記憶におけるワード線駆動例を示す図である。
【図７】不揮発性メモリアレイとその付随回路を示すブロック図である。
【図８】多値読出し時のＶｗｅｌｌとＶｗｌの電圧制御例を示す図である。
【図９】書き込み時（Ｐｒｏｇｒａｍ時）のＶｗｅｌｌとＶｗｌの電圧制御例を示す図である。
【図１０】［手法１］による電圧制御例を示す図である。
【図１１】［手法２］による電圧制御例を示す図である。
【図１２】レギュレータの構成の一例を示す回路図である。
【発明を実施するための形態】
【００２５】
以下、図面を参照して本発明によるレギュレータの実施形態について説明する。図１は、本発明の実施形態としてのレギュレータ１の構成を示す回路図である。図１に示すレギュレータ１は、第１のレギュレータ２と、第２のレギュレータ３とから構成されている。第１のレギュレータ２は、電圧Ｖｈを電源として、図７のＰＭＯＳトランジスタ１２１のウェルに印加されるウェル電圧Ｖｗｅｌｌを生成する。第２のレギュレータ３は、電圧Ｖｈ、又は第１のレギュレータ２によって生成された電圧Ｖｗｅｌｌを電源として、図７のＰＭＯＳトランジスタ１２１のソースに印加されるソース電圧Ｖｗｌを生成する。
【００２６】
この場合、第１のレギュレータ２は、第１の電圧生成部１０と、判定部２０とから構成されている。第１の電圧生成部１０は、オペアンプ１１、ＰチャネルＭＯＳトランジスタ１２、抵抗１３、抵抗１４、ＰチャネルＭＯＳトランジスタ１５及びレベルシフト回路１６から構成されている。オペアンプ１１の非反転入力には基準電圧Ｖｒｅｆ１が印加され、反転入力は互いに直列に接続されている抵抗１３と抵抗１４の各一端間の節点が接続されている。オペアンプ１１の出力は、ＰチャネルＭＯＳトランジスタ１２のゲートに接続されている。ＰチャネルＭＯＳトランジスタ１２のソースは電圧Ｖｈの電源に接続され、ドレインが抵抗１３の他端に接続されている。このＰチャネルＭＯＳトランジスタ１２が、電圧Ｖｗｅｌｌの電圧出力に対する能動負荷となる。すなわちＰチャネルＭＯＳトランジスタ１２のドレインは、電圧Ｖｗｅｌｌの電源出力の出力端子となる。抵抗１４の他端はグランドに接続されている。レベルシフト回路１６は、抵抗１３の印加電圧（＝電圧Ｖｗｅｌｌ）を電源電圧としてＴｒｉｍ信号のレベルをシフトさせ、Ｔｒｉｍ信号のレベルに応じてＰチャネルＭＯＳトランジスタ１５をオン（Ｔｒｉｍ信号＝Ｈレベルでオン）またはオフ（Ｔｒｉｍ信号＝Ｌレベルでオフ）状態に制御する。ＰチャネルＭＯＳトランジスタ１５は、そのドレイン及びソースが、抵抗１３を形成する素子パターン上の所定の２点に接続されている。このＰチャネルＭＯＳトランジスタ１５をオンまたはオフすることで抵抗１３と抵抗１４による抵抗分圧比が変更される。第１の電圧生成部１０では、オペアンプ１１によって、基準電圧Ｖｒｅｆ１と、出力電圧Ｖｗｅｌｌを抵抗分圧した電圧との差分に応じて、ＰチャネルＭＯＳトランジスタ１２のゲート電圧を調節することで、Ｖｗｅｌｌ電圧が一定に保たれる。この出力電圧Ｖｗｅｌｌを変化させる場合、Ｔｒｉｍ信号によって抵抗分圧比を変更する。この場合、Ｔｒｉｍ信号をＬレベルとすることで、電圧Ｖｗｅｌｌが高電圧に変化される。
【００２７】
判定部２０は、抵抗２１、抵抗２２、ＰチャネルＭＯＳトランジスタ２３、レベルシフト回路２４、コンパレータ２５及びインバータ２６から構成されている。抵抗２１の一端は、ＰチャネルＭＯＳトランジスタ１５のドレイン、すなわち、電圧Ｖｗｅｌｌの電源出力の出力端子に接続されている。抵抗２１の他端は、抵抗２２の一端に接続されている。抵抗２２の他端はグランドに接続されている。レベルシフト回路２４は、抵抗２１の印加電圧（＝電圧Ｖｗｅｌｌ）を電源電圧としてＴｒｉｍ＿ＯＫ信号のレベルをシフトさせ、Ｔｒｉｍ＿ＯＫ信号のレベルに応じてＰチャネルＭＯＳトランジスタ２３をオン（Ｔｒｉｍ＿ＯＫ信号＝Ｈレベルでオン）またはオフ（Ｔｒｉｍ＿ＯＫ信号＝Ｌレベルでオフ）状態に制御する。ＰチャネルＭＯＳトランジスタ２３は、そのドレイン及びソースが、抵抗２１を形成する素子パターン上の所定の２点に接続されている。コンパレータ２５は、電圧Ｖｗｅｌｌを抵抗２１及び抵抗２２で分圧した電圧と、基準電圧Ｖｒｅｆ２とを比較して、出力電圧Ｖｗｅｌｌを抵抗分圧した電圧が基準電圧Ｖｒｅｆ２より大きくなった場合にＬレベルとなる信号を出力する。インバータ２６は、コンパレータ２５の出力を反転する。このインバータ２６の出力が信号Ｒｅｇ２＿ＯＫとなる。このＲｅｇ２＿ＯＫ信号は、電圧Ｖｗｅｌｌが所定のレベルを超えた場合にＨレベルとなる信号である。
【００２８】
第２のレギュレータ３は、第２の電圧生成部３０と、第３の電圧生成部４０とから構成されている。第２の電圧生成部３０は、オペアンプ３１、ＰチャネルＭＯＳトランジスタ３２、抵抗３３、抵抗３４、ＰチャネルＭＯＳトランジスタ３５及びレベルシフト回路３６から構成されている。オペアンプ３１の非反転入力には基準電圧Ｖｒｅｆ３が印加され、反転入力は互いに直列に接続されている抵抗３３と抵抗３４の各一端間の節点が接続されている。オペアンプ３１の出力は、ＰチャネルＭＯＳトランジスタ３２のゲートに接続されている。ＰチャネルＭＯＳトランジスタ３２のソースは、第１の電圧生成部１０の出力、すなわち、電圧Ｖｗｅｌｌの電源に接続され、ドレインが抵抗３３の他端に接続されている。このＰチャネルＭＯＳトランジスタ３２が、電圧Ｖｗｌの電圧出力に対する能動負荷となる。ＰチャネルＭＯＳトランジスタ３２のドレインは、電圧Ｖｗｌの電源出力の出力端子となる。抵抗３４の他端はグランドに接続されている。レベルシフト回路３６は、抵抗３３の印加電圧（＝電圧Ｖｗｌ）を電源電圧としてＴｒｉｍ信号のレベルをシフトさせ、Ｔｒｉｍ信号のレベルに応じてＰチャネルＭＯＳトランジスタ３５をオン（Ｔｒｉｍ信号＝Ｈレベルでオン）またはオフ（Ｔｒｉｍ信号＝Ｌレベルでオフ）状態に制御する。ＰチャネルＭＯＳトランジスタ３５は、そのドレイン及びソースが、抵抗３３を形成する素子パターン上の所定の２点に接続されている。このＰチャネルＭＯＳトランジスタ３５をオンまたはオフすることで抵抗３３と抵抗３４による抵抗分圧比が変更される。第２の電圧生成部３０では、オペアンプ３１によって、基準電圧Ｖｒｅｆ３と、出力電圧Ｖｗｌを抵抗分圧した電圧との差分に応じて、ＰチャネルＭＯＳトランジスタ３２のゲート電圧を調節することで、Ｖｗｌ電圧が一定に保たれる。この出力電圧Ｖｗｌを変化させる場合、Ｔｒｉｍ信号によって抵抗分圧比を変更する。この場合、Ｔｒｉｍ信号をＬレベルとすることで、電圧Ｖｗｌが、電圧Ｖｗｅｌｌと同一の高電圧に変化される。
【００２９】
第３の電圧生成部４０は、レベルシフト回路４１、ＰチャネルＭＯＳトランジスタ４２、ＰチャネルＭＯＳトランジスタ４３及びオペアンプ４４から構成されている。レベルシフト回路４１は、電圧Ｖｈを電源電圧としてＲｅｇ２＿ＯＫ信号のレベルをシフトさせ、Ｒｅｇ２＿ＯＫ信号のレベルに応じてＰチャネルＭＯＳトランジスタ４２をオン（Ｒｅｇ２＿ＯＫ信号＝Ｈレベルでオン）またはオフ（Ｒｅｇ２＿ＯＫ信号＝Ｌレベルでオフ）状態に制御する。ＰチャネルＭＯＳトランジスタ４２は、ソースが電源Ｖｈ、ドレインがＰチャネルＭＯＳトランジスタ４３のソースに接続されている。オペアンプ４４の非反転入力には基準電圧Ｖｒｅｆ３が印加され、反転入力は互いに直列に接続されている抵抗３３と抵抗３４の各一端間の節点が接続されている。オペアンプ４４の出力は、ＰチャネルＭＯＳトランジスタ４３のゲートに接続されている。このＰチャネルＭＯＳトランジスタ４３が、電圧Ｖｗｌの電圧出力に対する能動負荷となる。ＰチャネルＭＯＳトランジスタ４３のドレインは、ＰチャネルＭＯＳトランジスタ３２のドレインに接続されていて、電圧Ｖｗｌの電源出力の出力端子となる。第３の電圧生成部４０では、オペアンプ４４によって、基準電圧Ｖｒｅｆ３と、出力電圧Ｖｗｌを抵抗分圧した電圧との差分に応じて、ＰチャネルＭＯＳトランジスタ４３のゲート電圧を調節することで、Ｖｗｌ電圧が一定に保たれる。
【００３０】
次に、第１のレギュレータ２及び第２のレギュレータ３の制御電位の切り替え時の動作（充電の場合）について説明する。
【００３１】
（１）充電初期には第２のレギュレータ３の出力駆動電源として第１のレギュレータ２の出力（Ｖｗｅｌｌ）が用いられる。この電源構成によりＶｗｅｌｌ≧Ｖｗｌを確実に守りつつ、Ｖｗｅｌｌを高速に充電することが可能になる。しかし、電源の上限がＶｗｅｌｌであるためＶｗｌレベルがＶｗｅｌｌに近づくと、第２のレギュレータ３は充電能力が極端に落ちるデメリットがある。
【００３２】
（２）第２のレギュレータ３は、第１のレギュレータ２の出力が一定電圧以上の電圧に到達したことを示す検知信号Ｒｅｇ２＿ＯＫ信号がＨレベルと成った後は、第２のレギュレータ３の出力駆動電源として、Ｖｗｅｌｌよりも高い別電源Ｖｈを用いる。図１の構成では、Ｒｅｇ２＿ＯＫ信号がＨレベルとなるとＰチャネルＭＯＳトランジスタ４２がオンする。このＰチャネルＭＯＳトランジスタ４２がオンすることで、ＰチャネルＭＯＳトランジスタ４３のソースが電圧Ｖｈの電源に接続される。ＰチャネルＭＯＳトランジスタ４３は、オペアンプ４４によって制御され、ＰチャネルＭＯＳトランジスタ４３のドレインから電圧Ｖｗｌが出力される。この場合、Ｒｅｇ２＿ＯＫ信号がＨレベルと成った後にＶｗｅｌｌを電源とする第２の電圧生成部２０を使用し続けていても、電圧Ｖｗｌは第３の電圧生成部４０によって一定値に制御される。
【００３３】
Ｒｅｇ２＿ＯＫ信号がＨレベルと成った段階では、Ｖｗｅｌｌ電圧は充分に上昇しており、ＶｗｅｌｌとＶｗｌの電位逆転は起こらない。もしくはラッチアップなどのバイポーラアクションを起こすような電位逆転量には至らない。逆に言えば、Ｒｅｇ２＿ＯＫ信号の検知レベルは、以後のＶｈを電源とする電流パスでの充電が行われても、ＶｗｅｌｌとＶｗｌの電位逆転が起こらない電圧値に設定することとなる。
【００３４】
また、Ｖｈ電源を用いる第３の電圧生成部４０による充電系を動作させる（Ｅｎａｂｌｅ）とすることで、Ｖｗｌ電圧を目的の電圧に充電するために必要な電流供給能力を確保することができる。このことにより、Ｖｗｅｌｌ及びＶｗｌの電位を同時に切替える場合においてもＶｗｅｌｌ≧Ｖｗｌの関係を保ちつつ高速な電源切替を可能にすることができる。
【００３５】
（３）また、第１のレギュレータ２から出力された出力電圧検知信号（Ｒｅｇ２＿ＯＫ信号）を用いることで、Ｖｗｌ電圧の検出によらない切り替え制御が可能となる。これと逆に第２のレギュレータ３の出力電圧を検知して第２のレギュレータ３の電源電圧をＶｗｅｌｌからＶｈへ切替える場合でも、ＶｗｅｌｌとＶｗｌ電位逆転を確実に回避するためにはＶｗｅｌｌ電圧のモニタが必要になる。もしくはＶｗｌの検知レベルを高く設定しなければならず、Ｖｗｌ電圧の高速な切り替えにつながらない。
【００３６】
図２は、図１のレギュレータ１におけるＶｗｅｌｌ及びＶｗｌ充電波形の概念図である。ここで、図２は、第１のレギュレータ２の出力電圧Ｖｗｅｌｌと、第２のレギュレータ３の出力電圧Ｖｗｌの時間変化を示している。電圧切替時には、まず、第２のレギュレータ３では、第２の電圧生成部３０によってＶｗｌが生成される。この時点では、第３の電圧生成部４０は活性化されていない。その後、Ｖｗｅｌｌが、Ｖｈを電源とする電流パスでの充電が行われても、ＶｗｅｌｌとＶｗｌの電位逆転が起こらない電圧値となったところで、Ｒｅｇ２＿ＯＫ信号がＬレベルからＨレベルへと変化する。ここで第３の電圧生成部４０が活性化され、以後、第２のレギュレータ３では、第３の電圧生成部４０によってＶｗｌが生成される。
【００３７】
なお、図１のレギュレータ１については、第１のレギュレータ２の出力及び第２のレギュレータ３の出力がそれぞれ図７の電圧Ｖｗｅｌｌ及び電圧Ｖｗｌの電源として用いられることとして説明を行った。しかし、これに限らず、第１のレギュレータ２の出力及び第２のレギュレータ３の出力は、記憶素子もしくはその駆動素子等に供給される他の電源電圧や制御信号の電圧として用いることが可能である。
【００３８】
また、上記では、図１のレギュレータ１について、電圧を高電圧に変化させる際に第２のレギュレータ３の出力電圧Ｖｗｌが最終的に第１のレギュレータ２の出力電圧Ｖｗｅｌｌと等しくなることとして説明を行った。しかし、Ｖｗｌ電圧がＶｗｅｌｌ電圧より（わずかに）低い場合やわずかに高い場合（すなわちダイオード順方向電位を超えない程度の高さ）としても同様の作用効果を得ることができる。
【００３９】
図１に示す本発明の実施形態によれば、Ｖｗｅｌｌ（第１の電圧）≧Ｖｗｌ（第２の電圧）の関係を確実に保証しつつ、Ｖｗｅｌｌ（第１の電圧）及びＶｗｌ（第２の電圧）の高速な電位切り替えを可能にするレギュレータの実現が可能となる。
【００４０】
次に、図３及び図４を参照して、本発明の他の実施形態について説明する。図３のレギュレータ１ａは、図１のＲｅｇ２＿ＯＫ信号検知用の抵抗を電圧検知抵抗（抵抗１３及び抵抗１４）と共通化した例である。図４のレギュレータ１ｂは、図１の第３の電圧生成部４０（すなわち第２のレギュレータ３におけるＶｈ系充電パス）の制御をオペアンプの活性化信号（Ｅｎａｂｌｅ信号）で行った例である。なお、図３及び図４において、図１と同一の構成には同一の符号を付け、説明を省略する。
【００４１】
図３に示すレギュレータ１ａでは、図１の第１のレギュレータ２に対応する第１のレギュレータ２ａ内に、図１の判定部２０に代えて判定部２０ａが設けられている。この場合、判定部２０ａは、コンパレータ２６とインバータ２７とから構成されている。コンパレータ２６の２つの入力端子には、抵抗１３のパターンの所定の位置に接続されている配線と、基準電圧Ｖｒｅｆ４に接続されている配線とが接続されている。コンパレータ２６は、電圧Ｖｗｅｌｌを抵抗１３の一部とその残部及び抵抗１４とを用いて分圧した電圧と、基準電圧Ｖｒｅｆ４とを比較して、出力電圧Ｖｗｅｌｌを抵抗分圧した電圧が基準電圧Ｖｒｅｆ４より大きくなった場合にＬレベルとなる信号を出力する。インバータ２７は、コンパレータ２６の出力を反転する。このインバータ２７の出力が信号Ｒｅｇ２＿ＯＫとなる。このＲｅｇ２＿ＯＫ信号は、電圧Ｖｗｅｌｌが所定のレベルを超えた場合にＨレベルとなる信号である。
【００４２】
図４に示すレギュレータ１ｂでは、図１の第２のレギュレータ３に対応する第２のレギュレータ３ｂ内に、図１の第３の電圧生成部４０に代えて第３の電圧生成部４０ｂが設けられている。この場合、第３の電圧生成部４０ｂは、オペアンプ４５及びＰチャネルＭＯＳトランジスタ４６から構成されている。オペアンプ４５の非反転入力には基準電圧Ｖｒｅｆ３が印加され、反転入力は互いに直列に接続されている抵抗３３と抵抗３４の各一端間の節点が接続されている。オペアンプ４５の出力は、ＰチャネルＭＯＳトランジスタ４６のゲートに接続されている。このオペアンプ４５は、活性化信号端子（端子Ｅｎａｂｌｅ）を有していて、この活性化信号端子に信号Ｒｅｇ２＿ＯＫが入力される。オペアンプ４５は、活性化信号端子がＨレベルの場合、反転及び非反転入力のレベルに応じて出力のレベルを変化させ、活性化信号端子がＬレベルの場合、出力を電源Ｖｈの電圧レベルに固定する。すなわち、信号Ｒｅｇ２＿ＯＫがＨレベルの場合にＰチャネルＭＯＳトランジスタ４６のゲート電圧の制御が行われ、信号Ｒｅｇ２＿ＯＫがＬレベルの場合にＰチャネルＭＯＳトランジスタ４６がオフ状態に制御される。このＰチャネルＭＯＳトランジスタ４６のソースは電源Ｖｈに接続されている。ＰチャネルＭＯＳトランジスタ４６が電圧Ｖｗｌの電圧出力に対する能動負荷となる。ＰチャネルＭＯＳトランジスタ４６のドレインは、ＰチャネルＭＯＳトランジスタ３２のドレインに接続されていて、電圧Ｖｗｌの電源出力の出力端子となる。第３の電圧生成部４０ｂでは、オペアンプ４５によって、基準電圧Ｖｒｅｆ３と、出力電圧Ｖｗｌを抵抗分圧した電圧との差分に応じて、ＰチャネルＭＯＳトランジスタ４６のゲート電圧を調節することで、Ｖｗｌ電圧が一定に保たれる。
【００４３】
以上のように、本発明は、内部の回路ブロックに電圧を供給する複数のレギュレータをもつ半導体装置において、第２のレギュレータが制御する第２の電圧ＶＡ（Ｖｗｌに対応）が、第１のレギュレータが制御する第１の電圧ＶＢ（Ｖｗｅｌｌに対応）に対しＶＢ≧ＶＡの関係が求められているという前提条件の下、第２のレギュレータの制御電圧の切り替え（充電の場合に限定）において、次の（１）及び（２）の特徴を有している。
【００４４】
（１）充電初期には第２のレギュレータの出力駆動電源として第１のレギュレータの出力（ＶＢ）を用いる。（２）第２のレギュレータは、第１のレギュレータが一定電圧以上の電圧に到達したことを示す検知信号Ｒｅｇ２＿ＯＫ信号がＨレベルと成った後は、第２のレギュレータの出力駆動電圧としてＶＢよりも高い別電源を用いる。
【００４５】
このことにより、ＶＡ及びＶＢの電位を同時に切替える場合においてもＶＢ≧ＶＡの関係を保ちつつ高速な電源切替を可能としている。
【００４６】
なお、本発明は、上述した実施形態の構成との対応関係を明確にした上で記述すると次のような態様となる。
【００４７】
本発明の態様は、第１の電圧（Ｖｗｅｌｌ）を生成する第１の電圧生成部（第１の電圧生成部１０）と、第１の電圧が予め定められる基準電圧（基準電圧Ｖｒｅｆ２を抵抗２１と抵抗２２の分圧比の逆数倍した電圧）より低い第１の状態と、基準電圧より高い第２の状態を判定する判定部（判定部２０）と、第１の状態にあるとき（信号Ｒｅｇ２＿ＯＫがＬレベルの場合）第１の電圧が供給され、第１の電圧以下の第２の電圧（Ｖｗｌ）を生成する第２の電圧生成部（第２の電圧生成部３０）と、第２の状態にあるとき（信号Ｒｅｇ２＿ＯＫがＨレベルの場合）第１の電圧より高い電圧（電圧Ｖｈ）が供給され、第２の電圧生成部の出力において第２の電圧を生成する第３の電圧生成部（第３の電圧生成部４０）とを備えることを特徴とする電圧安定化装置（レギュレータ１）である。
【００４８】
他の態様は、第３の電圧生成部（第３の電圧生成部４０）が、第１の電圧（Ｖｗｅｌｌ）の変化にしたがった判定部（判定部２０）の判定結果に応じて、活性化される（ＰチャネルＭＯＳトランジスタ４２がオン状態とされる）ことを特徴とする。
【００４９】
他の態様は、第３の電圧生成部（第３の電圧生成部４０）は、判定部（判定部２０）の判定結果に応じて、第１の電圧（Ｖｗｅｌｌ）より高い電圧（Ｖｈ）が供給される（ＰチャネルＭＯＳトランジスタ４２がオン状態とされる）ことを特徴とする。
【００５０】
他の態様は、判定部（判定部２０ａ）が、第１の電圧生成部（第１の電圧生成部１０）が出力する第１の電圧（Ｖｗｅｌｌ）の分圧回路（抵抗１３及び抵抗１４からなる分圧回路）を第１の電圧生成部と共有することを特徴とする。
【００５１】
他の態様は、第１の電圧生成部（第１の電圧生成部１０）が、第１の電圧（Ｖｗｅｌｌ）を第１の分圧比（ＰチャネルＭＯＳトランジスタ１５をオンまたはオフした状態での抵抗１３及び抵抗１４による分圧比）で分圧した入力に応じ、第１の基準電圧（Ｖｒｅｆ１）を基準として第１の出力トランジスタ（ＰチャネルＭＯＳトランジスタ１２）を駆動する第１の演算増幅回路（オペアンプ１１）と、第１の分圧比を所定の制御信号（Ｔｒｉｍ信号）に応じて変化させる第１の分圧比変化部（ＰチャネルＭＯＳトランジスタ１５及びレベルシフト回路１６）とを有していることを特徴とする。
【００５２】
他の態様は、第２の電圧生成部（第２の電圧生成部３０）が、第２の基準電圧（基準電圧Ｖｒｅｆ３）を基準として第２の出力トランジスタ（ＰチャネルＭＯＳトランジスタ３２）を駆動する第２の演算増幅回路（オペアンプ３１）を有して構成され、第３の電圧生成部（第３の電圧生成部４０）が、第２の基準電圧を基準として第３の出力トランジスタ（ＰチャネルＭＯＳトランジスタ４３）を駆動する第３の演算増幅回路（オペアンプ４４）を有して構成され、第２の出力トランジスタの出力端（ドレイン）と第３の出力トランジスタの出力端（ドレイン）とが接続されていることを特徴とする。
【００５３】
他の態様は、第２の電圧生成部（第２の電圧生成部３０）が、第２の電圧（Ｖｗｌ）を第２の分圧比（ＰチャネルＭＯＳトランジスタ３５をオンまたはオフした状態での抵抗３３及び抵抗３４による分圧比）で分圧した入力に応じ、第２の基準電圧（基準電圧Ｖｒｅｆ３）を基準として第２の出力トランジスタ（ＰチャネルＭＯＳトランジスタ３２）を駆動する第２の演算増幅回路（オペアンプ３１）を有して構成され、第３の電圧生成部（第３の電圧生成部４０）が、第２の電圧を第２の分圧比で分圧した入力に応じ、第２の基準電圧を基準として第３の出力トランジスタ（ＰチャネルＭＯＳトランジスタ４３）を駆動する第３の演算増幅回路（オペアンプ４４）を有して構成され、第２の出力トランジスタの出力端（ドレイン）と第３の出力トランジスタの出力端（ドレイン）とが接続され、さらに、第２の分圧比を所定の制御信号（Ｔｒｉｍ信号）に応じて変化させる第２の分圧比変化部（ＰチャネルＭＯＳトランジスタ３５及びレベルシフト回路３６）を備えることを特徴とする。
【００５４】
他の態様は、記憶素子（不揮発性メモリセル１１１）と、記憶素子に供給される電源電圧又は制御信号の電圧（Ｖｗｅｌｌ、Ｖｗｌ）が、上記の電圧安定化装置によって供給されることを特徴とする半導体記憶装置である。
【００５５】
他の態様は、記憶素子が、多値記憶の不揮発性半導体素子（不揮発性メモリセル１１１）であり、第１の電圧（Ｖｗｅｌｌ）が複数の不揮発性半導体素子に接続されたワード線（ＷＬ）を駆動するＰチャネルＭＯＳトランジスタ（ＰチャネルＭＯＳトランジスタ１２１）のウェル電位であり、第２の電圧（Ｖｗｌ）がソース電位であることを特徴とする。
【００５６】
他の態様は、第１の電圧生成部（第１の電圧生成部１０）が、第１の電圧（Ｖｗｅｌｌ）を生成し、判定部（判定部２０）が、第１の電圧が予め定められる基準電圧より低い第１の状態と、基準電圧より高い第２の状態を判定し、第２の電圧生成部（第２の電圧生成部３０）が、第１の状態にあるとき第１の電圧が供給され、第１の電圧以下の第２の電圧（Ｖｗｌ）を生成し、第３の電圧生成部（第３の電圧生成部４０）が、第２の状態にあるとき第１の電圧より高い電圧（Ｖｈ）が供給され、第２の電圧生成部の出力において第２の電圧を生成することを特徴とする電圧安定化方法である。
【００５７】
なお、本発明の実施の形態は上記のものに限定されず、例えば、第１のレギュレータ２及び第２のレギュレータ３に加えて他の同様な構成の１または複数のレギュレータを第１のレギュレータ２や第２のレギュレータ３に対して並列に設けるようにしたり、第３のレギュレータ４０が活性化された際に第２のレギュレータ３０を比活性化する構成を追加したりする変更等を適宜行うことができる。
【符号の説明】
【００５８】
１、１ａ、１ｂ  レギュレータ（電圧安定化装置）
２、２ａ  第１のレギュレータ
３、３ｂ  第２のレギュレータ
１０  第１の電圧生成部
２０、２０ａ  判定部
３０  第２の電圧生成部
４０、４０ｂ  第３の電圧生成部
１３、１４、２１、２２  抵抗
１２、１５、３２、３５、４２、４３、１２１  ＰチャネルＭＯＳトランジスタ
１１、３１、４４、４５  オペアンプ
１６、３６  レベルシフト回路
１００  半導体チップ（半導体装置）
１１１  不揮発性メモリセル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0005475435.tif 000009
【図９】
0005475435.tif 000010
【図１０】
0005475435.tif 000011
【図１１】
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【図１２】
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