(57)【特許請求の範囲】
【請求項１】
第１、第２のビット線を含む複数のビット線対と、
前記ビット線対と交差して配置されるワード線と、
前記複数のビット線対と前記ワード線のそれぞれに接続された複数のメモリセルと、
前記複数のビット線対のそれぞれに接続された複数のセンスアンプと
を具備し、
前記複数のメモリセルのそれぞれは、
第１、第２の記憶ノードと、
電流通路が第１、第２の記憶ノードと前記第１、第２のビット線との間にそれぞれ接続され、ゲート電極が前記ワード線に接続された第１、第２のトランジスタと、
電流通路が前記第１、第２の記憶ノードと第１の電源間にそれぞれ接続された第１導電型の第３、第４のトランジスタと、
電流通路の一端が第２の電源に接続され、ゲート電極が前記第２、第１の記憶ノードにそれぞれ接続されるとともに、前記第３、第４のトランジスタのゲート電極にそれぞれ接続された第２導電型の第５、第６のトランジスタと、
電流通路が前記第５、第６のトランジスタと前記第１、第２の記憶ノードとの間にそれぞれ接続され、ゲート電極が前記ワード線に接続された第７、第８のトランジスタと、
前記第５、第６のトランジスタのゲート電極及び前記第２、第１の記憶ノードと、前記第２の電源との間に接続された第１、第２のキャパシタとを有し、
前記ワード線を選択状態とし、前記第１、第２のトランジスタをオンとし、前記第７、第８のトランジスタをオフとして前記複数のメモリセルにデータを書き込むとき、非選択のビット線対に接続されたセンスアンプは、前記ワード線に接続され、非選択のメモリセルから読み出されたデータを前記非選択のメモリセルにライトバックし、前記第１、第２のキャパシタは、前記ワード線が選択常態から非選択状態に変化するとき、前記第２の電源の変化に応じて、前記第２、第１の記憶ノードの電圧を上昇させることを特徴とする半導体記憶装置。
【請求項２】
前記第１、第２のトランジスタは、第１導電型のトランジスタにより形成され、前記第７、第８のトランジスタは、第２導電型のトランジスタにより構成されることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記第１、第２のトランジスタは、第２導電型のトランジスタにより形成され、前記第７、第８のトランジスタは、第１導電型のトランジスタにより構成されることを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
第１、第２のビット線を含む複数のビット線対と、
前記ビット線対と交差して配置されるワード線と、
前記複数のビット線対と前記ワード線に接続された複数のメモリセルと、
前記複数のビット線対にそれぞれ接続された複数のセンスアンプと、
を具備し、
前記複数のメモリセルのそれぞれは、
第１、第２の記憶ノードを有するフリップフロップ回路と、
前記フリップフロップ回路の第１、第２の記憶ノードと前記第１、第２のビット線との間に接続され、ゲート電極が前記ワード線に接続された第１、第２のトランジスタと、
ゲート電極が前記ワード線に接続され、前記第１、第２のトランジスタが選択されたとき、前記フリップフロップ回路のフィードバックループを遮断する第３、第４のトランジスタと、
前記フリップフロップ回路は、電源電圧が供給されるノードに接続され、前記フィードバックループを構成する第５、第６のトランジスタと、
前記第５、第６のトランジスタのゲート電極及び第２、第１の記憶ノードと、前記ノードとの間に接続された第１、第２のキャパシタを有し、
データの書き込み時、前記複数のセンスアンプのうち、前記ワード線に接続され、非選択のメモリセルに接続されたセンスアンプは、前記非選択のメモリセルから出力されたデータを前記非選択のメモリセルにライトバックし、
前記第１、第２のキャパシタは、前記ワード線が選択常態から非選択状態に変化するとき、前記第２の電源の変化に応じて、前記第２、第１の記憶ノードの電圧を上昇させることを特徴とする半導体記憶装置。
【請求項５】
前記第１、第２のトランジスタは、第１導電型のトランジスタにより形成され、前記第３、第４のトランジスタは、第２導電型のトランジスタにより構成されることを特徴とする請求項４に記載の半導体記憶装置。
【請求項６】
前記第１、第２のトランジスタは、第２導電型のトランジスタにより形成され、前記第３、第４のトランジスタは、第１導電型のトランジスタにより構成されることを特徴とする請求項５に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置、例えばスタティック・ランダム・アクセス・メモリ（以下、ＳＲＡＭと称す）に関する。
【背景技術】
【０００２】
携帯機器で使用される大規模半導体集積回路（以下、ＬＳＩと称す）は、バッテリーによる駆動時間を長くするため、低消費電力化が要求されている。低消費電力化には電源電圧を下げることが効果的である。しかし、近年スケーリングの進展により素子が微細化され、素子特性のばらつきが増加している。ＬＳＩ中で使用されるＳＲＡＭも同様に素子特性のばらつきが増加し、動作マージンが減少している。このため、ＳＲＡＭの動作電圧を下げることが困難となっており、ＳＲＡＭの動作電圧がＬＳＩ全体の電源電圧を律速し、ＬＳＩの電源電圧が下げられなくなっている。
【０００３】
従来の６トランジスタ型のＳＲＡＭセルは、ワード線によりトランスファーゲートとしての転送トランジスタが選択された際、転送トランジスタに接続されたフリップフロップ回路のデータ“０”を記憶した記憶ノードの電位が僅かに上昇される。このため、フリップフロップ回路のデータが不安定となる。したがって、電源電圧が低下した場合、フリップフロップ回路のデータが破壊されることとなる。この現象をディスターブ(disturb)によるデータ破壊と呼ぶ。データ破壊を抑えるためには、転送トランジスタの駆動力を下げる必要がある。しかし、この場合、データの書き込み特性(write-ability)を悪化させることとなる。ディスターブ特性はデータの変わり難さを示し、書き込み特性はデータの変わり易さを示すものである。このため、ディスターブ特性と書き込み特性は互いにトレードオフの関係にあり、これらを同時に満足させることは困難である。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−１９６１２４号公報
【特許文献２】国際公開ＷＯ  ２００６／０８３０３４号パンフレット
【発明の概要】
【発明が解決しようとする課題】
【０００５】
低電圧でディスターブ特性と書き込み特性を改善可能な半導体記憶装置を提供しようとするものである。
【課題を解決するための手段】
【０００６】
本実施形態の半導体記憶装置によれば、第１、第２のビット線を含む複数のビット線対と、前記ビット線対と交差して配置されるワード線と、前記複数のビット線対と前記ワード線のそれぞれに接続された複数のメモリセルと、前記複数のビット線対のそれぞれに接続された複数のセンスアンプとを具備し、前記複数のメモリセルのそれぞれは、第１、第２の記憶ノードと、電流通路が第１、第２の記憶ノードと前記第１、第２のビット線との間にそれぞれ接続され、ゲート電極が前記ワード線に接続された第１、第２のトランジスタと、電流通路が前記第１、第２の記憶ノードと第１の電源間にそれぞれ接続された第１導電型の第３、第４のトランジスタと、電流通路の一端が第２の電源に接続され、ゲート電極が前記第２、第１の記憶ノードにそれぞれ接続されるとともに、前記第３、第４のトランジスタのゲート電極にそれぞれ接続された第２導電型の第５、第６のトランジスタと、電流通路が前記第５、第６のトランジスタと前記第１、第２の記憶ノードとの間にそれぞれ接続され、ゲート電極が前記ワード線に接続された第７、第８のトランジスタと、前記第５、第６のトランジスタのゲート電極及び前記第２、第１の記憶ノードと、前記第２の電源との間に接続された第１、第２のキャパシタとを有し、前記ワード線を選択状態とし、前記第１、第２のトランジスタをオンとし、前記第７、第８のトランジスタをオフとして前記複数のメモリセルにデータを書き込むとき、非選択のビット線対に接続されたセンスアンプは、前記ワード線に接続され、非選択のメモリセルから読み出されたデータを前記非選択のメモリセルにライトバックし、前記第１、第２のキャパシタは、前記ワード線が選択常態から非選択状態に変化するとき、前記第２の電源の変化に応じて、前記第２、第１の記憶ノードの電圧を上昇させることを特徴とする。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態に係る半導体記憶装置を示す回路図。
【図２】第１の実施形態に係る半導体記憶装置の書き込み動作のシミュレーション結果を示す図。
【図３】従来の半導体記憶装置の書き込み動作のシミュレーション結果を示す図。
【図４】第２の実施形態に係る半導体記憶装置を示す回路図。
【図５】第３の実施形態の前提としての半導体記憶装置の書き込み動作のシミュレーション結果を示す図。
【図６】第３の実施形態に係る半導体記憶装置を示す回路図。
【図７】第３の実施形態の動作を説明するために示すタイミングチャート。
【図８】図８（ａ）は、カップリングキャパシタがない場合の書き込み動作のシミュレーション結果を示す図、図８（ｂ）は、第３の実施形態に係り、カップリングキャパシタがある場合の書き込み動作のシミュレーション結果を示す図。
【発明を実施するための形態】
【０００８】
以下、実施の形態について、図面を参照して説明する。
【０００９】
ＳＲＡＭは、フリップフロップ回路により記憶データが保持されるため、記憶状態が安定に保持される特徴を有している。しかし、上述したように、電源電圧が低電圧化された場合において、例えばデータの読み出し時にワード線により転送トランジスタがオンとされた場合、データ“０”を記憶している記憶ノードに、ビット線から電源電圧Ｖｄｄ−Ｖｔｈ（Ｖｔｈは、ＮチャネルＭＯＳトランジスタの閾値電圧）の電圧が供給され、記憶ノードの電圧が僅かに上昇する。このため、セルに記憶されたデータの状態が不安定となり、最悪の場合、記憶ノードのデータが反転し、ディスターブが発生する。このディスターブは、データの書き込み時、ワード線に接続された非選択のメモリセルにおいても生じる可能性がある。このため、本実施形態は、ワード線がアクセスされた時におけるメモリセルのデータ破壊を防止する。
【００１０】
（第１の実施形態）
第１の実施形態は、カラム毎にセンスアンプを設け、データの書き込み時、非選択のＳＲＡＭセル（以下、単にメモリセルと称す）からビット線対に読み出されたデータをセンスアンプにラッチし、このラッチされたデータをメモリセルに書き戻すライトバックを行うことにより、電源電圧が低電圧化された場合においても、データのディスターブ特性を向上することが可能であり、さらに、選択されたメモリセルのデータの書き込み特性を向上可能としている。
【００１１】
図１は、第１の実施形態に係るＳＲＡＭを示すものであり、例えば隣接する第１、第２のカラムＣＬ１、ＣＬ２を示している。第１、第２のカラムＣＬ１、ＣＬ２は同一構成であるため、第１のカラムＣＬ１の構成を説明し、第２のカラムＣＬ２は、同一部分に同一符号を及び添え字“ａ”を付し、説明は省略する。
【００１２】
第１のカラムＣＬ１において、ビット線対ＢＬｔ、ＢＬｃは、センスアンプ（Ｓ／Ａ）１１に接続されている。ビット線対ＢＬｔ、ＢＬｃには、複数のメモリセル１２が接続されている。しかし、図１には、説明を容易化するため、１つのメモリセル１２のみを示している。
【００１３】
メモリセル１２は、例えば８つのトランジスタＴ１〜Ｔ８により構成されている。転送トランジスタとしてのＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと称す）Ｔ１、Ｔ２のゲート電極は、ワード線ＷＬに接続されている。これらＮＭＯＳトランジスタＴ１、Ｔ２の電流通路の一端は、それぞれビット線ＢＬｔ、ＢＬｃに接続されている。これらＮＭＯＳトランジスタＴ１、Ｔ２の電流通路の他端は記憶ノードＮｔ、Ｎｃにそれぞれ接続されている。ＮＭＯＳトランジスタＴ３、Ｔ４の電流通路の一端は、それぞれ記憶ノードＮｔ、Ｎｃに接続され、ＮＭＯＳトランジスタＴ３、Ｔ４の電流通路の他端は、接地ノードＶｓｓに接続されている。
【００１４】
また、ＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと称す）Ｔ５、Ｔ６の電流通路の一端は、電源電圧Ｖｄｄの供給ノードに接続されている。これらＰＭＯＳトランジスタＴ５、Ｔ６の電流通路の他端は、ＰＭＯＳトランジスタＴ７、Ｔ８を介して、記憶ノードＮｔ、Ｎｃにそれぞれ接続されている。さらに、ＰＭＯＳトランジスタＴ５、Ｔ６のゲート電極は、ＮＭＯＳトランジスタＴ３、Ｔ４のゲートにそれぞれ接続されると共に、記憶ノードＮｃ、Ｎｔにそれぞれ接続されている。また、ＰＭＯＳトランジスタＴ７、Ｔ８のゲート電極は、ワード線ＷＬに接続されている。ＰＭＯＳトランジスタＴ７、Ｔ８は、ワード線がアクティブ（ハイレベル）とされた場合において、ＮＭＯＳトランジスタＴ３、Ｔ４、ＰＭＯＳトランジスタＴ５、Ｔ６により構成されるフリップフロップ回路のフィードバックループを遮断する。
【００１５】
尚、電源電圧が低電圧化されたＳＲＡＭにおいて、ビット線対に多くのメモリセルを接続した場合、配線長の長いビット線が必要となり、ビット線対の容量が増加する。このため、選択されたメモリセルから読み出されたデータによりビット線対の電圧を安定化させるために時間がかかり、読み出し速度が低下する。このため、本実施形態において、ビット線対に接続されるメモリセルの数は、少なくする必要がある。具体的には、６つのトランジスタにより構成される従来のＳＲＡＭに比べて、ビット線対に接続されるメモリセルの数は少なくされる。
【００１６】
（データ書き込み動作）
上記構成において、メモリセルにデータを書き込む場合について説明する。この場合において、選択されたメモリセルの記憶ノードＮｔにデータ“１”を書き込み、記憶ノードＮｃにデータ“０”を書き込むとする。すなわち、この場合センスアンプ１１により、ビット線ＢＬｔがデータ“１”（ローレベル＝Ｖｄｄ＝０．５Ｖ）に設定され、ビット線ＢＬｃにデータ“０”（ローレベル＝Ｖｓｓ＝０Ｖ）が設定される。
【００１７】
この状態において、ワード線ＷＬがハイレベルとされると、転送トランジスタとしてのＮＭＯＳトランジスタＴ１、Ｔ２がオンし、ＰＭＯＳトランジスタＴ７、Ｔ８がオフとなる。このため、ＮＭＯＳトランジスタＴ１、ＰＭＯＳトランジスタＴ６、記憶ノードＮｃのフィードバックループと、ＮＭＯＳトランジスタＴ２、ＰＭＯＳトランジスタＴ５、記憶ノードＮｔのフィードバックループが遮断される。ＮＭＯＳトランジスタＴ１、Ｔ２がオンすることにより、記憶ノードＮｔは、Ｖｄｄ−Ｖｔｈに充電され、記憶ノードＮｃは、Ｖｓｓに充電される。この後、ワード線ＷＬがローレベルとされると、ＮＭＯＳトランジスタＴ１、Ｔ２がオフとされ、ＰＭＯＳトランジスタＴ５、Ｔ６、Ｔ７、Ｔ８がオンとされる。このため、記憶ノードＮｔは、最終的にＶｄｄ＝０．５Ｖに充電され、記憶ノードＮｃは、Ｖｓｓに設定される。
【００１８】
一方、ワード線ＷＬに接続された第２のカラムＣＬ２の非選択メモリセル１２ａは、記憶ノードＮｔａにデータ“０”（ローレベル＝Ｖｓｓ＝０Ｖ）が記憶され、記憶ノードＮｃａにデータ“１”（ローレベル＝Ｖｄｄ＝０．５Ｖ）が記憶されているものとする。
【００１９】
この状態において、ワード線ＷＬが選択される前に、ビット線ＢＬｔａ、ＢＬｃａが例えば電源電圧Ｖｄｄ、例えば０．５Ｖにプリチャージされる。この後、ワード線ＷＬがハイレベルとされると、選択メモリセル１２と同様に、転送トランジスタとしてのＮＭＯＳトランジスタＴ１ａ、Ｔ２ａがオンし、ＰＭＯＳトランジスタＴ７ａ、Ｔ８ａがオフとなる。このため、ＮＭＯＳトランジスタＴ１ａ、ＰＭＯＳトランジスタＴ６ａ、記憶ノードＮｃａのフィードバックループと、ＮＭＯＳトランジスタＴ２ａ、ＰＭＯＳトランジスタＴ５ａ、記憶ノードＮｔａのフィードバックループが遮断される。この状態において、ＮＭＯＳトランジスタＴ１ａ、Ｔ２ａを介して記憶ノードＮｔａ、Ｎｃａの電圧がビット線ＢＬｔａ、ＢＬｃａに転送される。この結果、ビット線ＢＬｃａは、ハイレベル＝０．５Ｖを維持し、ビット線ＢＬｔａは、ローレベル＝０Ｖとなる。上述したように、フィードバックループが遮断されているため、記憶ノードＮｔａのデータ“０”、及び記憶ノードＮｃａのデータ“１”が反転されることを防止できる。
【００２０】
センスアンプ１１ａは、ビット線ＢＬｔａ、ＢＬｃａの電位が安定した状態において、イネーブルとされ、センス動作を開始する。このセンスアンプ１１ａによりビット線ＢＬｔａ、ＢＬｃａの電位がフルスイングされ、ＮＭＯＳトランジスタＴ１ａ、Ｔ２ａを介して記憶ノードＮｔａ、Ｎｃａにライトバックされる。このため、ワード線ＷＬに接続された非選択メモリセルのディスターブを防止することが可能である。
【００２１】
本実施形態の場合、ワード線のアクセス状態において、メモリセルのフィードバックループがＰＭＯＳトランジスタＴ７、Ｔ８により遮断されている。このため、メモリセルのデータが反転されることが防止されている。したがって、本実施形態のセンスアンプのセンスタイミングは、従来のフィードバックループを切断しないメモリセルにおいて、データが反転し、センスできなくなるタイミングより遅くしても、確実にデータをセンスすることができる。
【００２２】
（データ読み出し動作）
データ読み出し動作は、上述した非選択カラムのライトバック動作と同様である。このため、データの読み出し時、記憶ノードＮｔ、Ｎｃのデータの反転を防止でき、正しいデータを読み出すことが可能である。この読み出されたデータは、上記と同様にライトバックされる。
【００２３】
また、選択ワード線ＷＬに接続された非選択のメモリセルも選択メモリセルと同様の動作が行われ、データの破壊が防止される。
【００２４】
図２は、本実施形態のＳＲＡＭにおける多数の非選択メモリセルの読み出し動作をシミュレーションした結果を示すものであり、ビット線ＢＬｔ、ＢＬｃ、記憶ノードＮｔ、Ｎｃの電位の変化を示している。
【００２５】
図２に破線の丸印で示す特性のように、２つのセルにおいてディスターブが発生しているが、上述したように、フィードバックループを遮断することにより、電源電圧が低下された場合においても、ディスターブが発生することを防止できる。
【００２６】
一方、図３は、ＰＭＯＳトランジスタＴ７、Ｔ８を持たない従来のＳＲＡＭにおける多数の非選択メモリセルの読み出し動作をシミュレーションした結果を示すものであり、ビット線ＢＬｔ、ＢＬｃ、記憶ノードＮｔ、Ｎｃの電位の変化を示している。図３から明らかなように、フィードバックループを遮断しない従来のＳＲＡＭは、電源電圧が低下された場合、フィードバック動作により、記憶ノードＮｔａ、Ｎｃａの電位が反転し、ディスターブが発生し易くなることが分かる。
【００２７】
本実施形態によれば、ワード線がハイレベルとなると、ＰＭＯＳトランジスタＴ７、Ｔ８がオフとなり、メモリセル１２においてフリップフロップ回路を構成するためのフィードバックループが遮断される。このため、記憶ノードＮｔ、Ｎｃのデータが破壊されることを防止できる。しかも、各ビット線対ＢＬｔ、ＢＬｃにセンスアンプ１１が接続され、メモリセル１２からビット線対ＢＬｔ、ＢＬｃに読み出されたデータはセンスアンプ１１によりフルスイングされ、記憶ノードＮｔ、Ｎｃに書き戻される。このため、確実にライトバックを行うことが可能であるため、低電圧動作において、ワード線がアクセスされた場合におけるメモリセルのデータの信頼性を向上することができる。
【００２８】
また、センスアンプ１１、１１ａは、ビット線の電位が安定した状態においてイネーブルとされ、センス動作を開始する。センスアンプ１１、１１ａのセンスタイミングは、どのカラムに接続されたセンスアンプも同じタイミングでセンス動作を開始する。このため、各センスアンプは、最も遅いカラム（メモリセル）のデータをセンス可能とするため、最も遅いカラムの動作タイミングに一致されている。しかし、本実施形態の場合、メモリセルのアクセス時、各メモリセルのフィードバックループが遮断され、記憶ノードのデータが破壊されることがないため、ビット線の電位は、従来のＳＲＡＭに比べて短時間に安定する。したがって、センスアンプをイネーブルとするタイミングを従来のＳＲＡＭに比べて速くすることができ、読み出し、及びライトバック動作の高速化を図ることが可能であり、書き込み速度も高速化することが可能である。
【００２９】
さらに、本実施形態は、電源電圧が低電圧化され、ビット線のイコライズレベルと、記憶ノードの電位との間の電位差が僅かとなった場合においても、データの読み出し時、ディスターブ特性を向上することが可能である。
【００３０】
（第２の実施形態）
第１の実施形態において、転送トランジスタは、ＮＭＯＳトランジスタＴ１、Ｔ２により構成した。これに対して、第２の実施形態は、転送トランジスタをＰＭＯＳトランジスタにより構成している。
【００３１】
図４は、第２の実施形態を示している。図４において、転送トランジスタは、ＰＭＯＳトランジスタＴ９、Ｔ１０により構成されている。転送トランジスタをＰＭＯＳトランジスタＴ９、Ｔ１０により構成する場合、ワード線ＷＬは、アクセス時、ローレベルに設定される。このため、メモリセルのフィードバックループを遮断するトランジスタは、ＰＭＯＳトランジスタＴ７、Ｔ８に代えて、ＮＭＯＳトランジスタＴ１１、Ｔ１２により構成される。
【００３２】
上記第２の実施形態によれば、転送トランジスタをＰＭＯＳトランジスタＴ９、Ｔ１０により構成している。ＰＭＯＳトランジスタは、ＮＭＯＳトランジスタのように、閾値電圧の影響を受けることなく、電圧を転送することができる。このため、電源電圧が低電圧化された場合においても、アクセス時にビット線ＢＬｔ、ＢＬｃから記憶ノードＮｔ、Ｎｃへのデータ転送、及び記憶ノードＮｔ、Ｎｃからビット線ＢＬｔ、ＢＬｃへのデータ転送を確実に行うことが可能である。
【００３３】
このように、転送トランジスタを閾値電圧のローカルばらつきが小さいＰＭＯＳトランジスタＴ９、Ｔ１０によって構成することにより、アクセス時にデータを確実に保持することができ、ディスターブ特性を改善することができる。
【００３４】
さらに、閾値電圧のばらつきが小さいＰＭＯＳトランジスタＴ９、Ｔ１０を転送トランジスタに使用することにより、低電圧でのセル電流のばらつきが低減され、低電圧での動作スピードの劣化を抑制することが可能である。
【００３５】
（第３の実施形態）
第１の実施形態において、転送トランジスタは、ＮＭＯＳトランジスタＴ１、Ｔ２により構成していた。例えばＮＭＯＳトランジスタＴ１によりビット線ＢＬｔのハイレベルを記憶ノードＮｔに転送する場合、前述したように、記憶ノードＮｔの電圧は、Ｖｄｄ−Ｖｔｈまでしか上昇せず、ワード線ＷＬがローレベルとなった後、ＰＭＯＳトランジスタＴ５、Ｔ７を介してＶｄｄに上昇される。しかし、電源電圧の供給ノードと記憶ノードＮｔの間にＰＭＯＳトランジスタＴ５、Ｔ７の２つが接続されている。このため、記憶ノードＮｃの電荷によりＰＭＯＳトランジスタＴ５を駆動しても、記憶ノードＮｔを十分に充電できないことがある。
【００３６】
図５は、第１の実施形態に示す回路の書き込み動作時のシミュレーション結果の例を示すものである。図５は、複数のメモリセルの記憶ノードＮｔ、Ｎｃの電圧の変化を示している。図５に示すように、ワード線ＷＬがハイレベル（“Ｈ”）である場合、ＮＭＯＳトランジスタＴ１により記憶ノードＮｔの電圧は、Ｖｄｄ−Ｖｔｈまで上昇し、ワード線ＷＬがローレベル（“Ｌ”）となると、ＰＭＯＳトランジスタＴ５、Ｔ７を介してＶｄｄ＝０．５Ｖに上昇される。このとき、破線の丸印で示す幾つかのメモリセルは、ＰＭＯＳトランジスタＴ５、Ｔ７の駆動力不足により、記憶ノードＮｔの電圧がＶｄｄに達しない。
【００３７】
また、データ“０”が書き込まれる記憶ノードＮｃにおいて、ワード線ＷＬがローレベルに設定された際、記憶ノードＮｔの電圧がＶｄｄに達しないことにより、ＰＭＯＳトランジスタＴ６、Ｔ８が十分にオフせず、記憶ノードＮｃのデータが破壊される。
【００３８】
さらに、次の書き込みサイクルにおいて、ワード線がハイレベルに設定された場合、記憶ノードＮｃにおいて、書き込みデータの破壊が発生する。
【００３９】
第３の実施形態は、ワード線ＷＬがローレベルの状態において、記憶ノードの電圧を電源電圧まで上昇可能とするものである。
【００４０】
図６は、第３の実施形態を示すものであり、第１の実施形態と同一部分には同一符号を付し、異なる部分についてのみ説明する。
【００４１】
図６において、ＰＭＯＳトランジスタＴ５、Ｔ６のゲート電極と電源Ｖｄｄの供給ノードとの間には、カップリングキャパシタＣ１、Ｃ２がそれぞれ接続されている。これらキャパシタＣ１、Ｃ２は、例えばセルレイアウト中のメタル配線と絶縁膜により構成される。
【００４２】
図７は、図６に示す回路の書き込み動作を示すものであり、記憶ノードＮｔにデータ“１”を書き込み、記憶ノードＮｃｎｉデータ“０”を書き込む場合を示している。
【００４３】
ビット線ＢＬｔは、ハイレベル＝Ｖｄｄに設定され、ビット線ＢＬｃは、ローレベル＝“Ｖｓｓ”に設定される。また、キャパシタＣ１、Ｃ２は、電源Ｖｄｄに充電されている。
【００４４】
この状態において、ワード線ＷＬがハイレベルとされると、ＰＭＯＳトランジスタＴ７、Ｔ８がオフとなり、フィードバックループが遮断されるとともに、転送トランジスタとしてのＮＭＯＳトランジスタＴ１、Ｔ２がオンとなる。このため、記憶ノードＮｔは、電圧Ｖｄｄ−Ｖｔｈに充電され、記憶ノードＮｃは、接地電位Ｖｓｓに設定される。この時、Ｖｄｄは、電圧が低下される。
【００４５】
この後、ワード線ＷＬがローレベルに復帰されると、Ｖｄｄの電圧が元の電圧に戻され、ＰＭＯＳトランジスタＴ５のゲート電極及び記憶ノードＮｃにキャパシタＣ１からカップリングによってＶｄｄが供給され、記憶ノードＮｃの電圧が一瞬上昇する。
【００４６】
このとき、ＰＭＯＳトランジスタＴ６のゲート電極及び記憶ノードＮｔにもキャパシタＣ２によりカップリングによってＶｄｄが供給される。記憶ノードＮｔは電圧Ｖｄｄ−Ｖｔｈであるため、Ｖｄｄとなる。このため、ＰＭＯＳトランジスタＴ６はオフとなり、記憶ノードＮｃは、データ“０”の状態に保持される。
【００４７】
図８（ａ）は、カップリングキャパシタがない場合における書き込み動作のシミュレーション結果を示し、図８（ｂ）は、第３の実施形態に係るカップリングキャパシタを設けた場合における書き込み動作のシミュレーション結果を示している。図８（ｂ）から明らかなように、ワード線ＷＬがローレベル（“Ｌ”）とされた後、記憶ノードの電位が、図８（ａ）に比べて上昇していることが分かる。この動作は、書き込み速度の遅いメモリセルに対して顕著に現れ、書き込みデータの破壊を防止する効果が高い。
【００４８】
第３の実施形態によれば、ＰＭＯＳトランジスタＴ５、Ｔ６のゲート電極と電源供給ノードとの間にカップリングキャパシタＣ１、Ｃ２を接続している。このため、データの書き込み時、フィードバックループを遮断するＰＭＯＳトランジスタＴ７、Ｔ８がＰＭＯＳトランジスタＴ５、Ｔ６と記憶ノードＮｔ、Ｎｃの間に接続されている構成において、カップリングにより記憶ノードＮｔ、Ｎｃを確実、且つ高速にＶｄｄに充電することが可能である。
【００４９】
尚、上記第２の実施形態は、第１の実施形態に限らず、第３の実施形態に適用することも可能である。
【００５０】
その他、本発明は上記各実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記各実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【符号の説明】
【００５１】
ＣＬ１、ＣＬ２…第１、第２のカラム、ＢＬｔ、ＢＬｃ、ＢＬｔａ、ＢＬｃａ…ビット線、ＷＬ…ワード線、１１、１１ａ…センスアンプ、１２、１２ａ…メモリセル、Ｔ１、Ｔ２、Ｔ１ａ、Ｔ２ａ、Ｔ３、Ｔ４、Ｔ３ａ、Ｔ４ａ、Ｔ１１、Ｔ１２…ＮＭＯＳトランジスタ、Ｔ５、Ｔ６、Ｔ７、Ｔ８、Ｔ５ａ、Ｔ６ａ、Ｔ７ａ、Ｔ８ａ、Ｔ９、Ｔ１０。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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