(57)【特許請求の範囲】
【請求項１】
時間経過につれて所定の傾きで変化するランプ電圧をアナログ入力電圧と比較する比較手段と、
上記比較手段の比較処理と並行して所定のクロックを計数するカウンタ手段と、
上記ランプ電圧が上記アナログ入力電圧よりも小さいときの時間経過時間に対応するクロックの計数値をＡＤ変換後の第１のディジタル値として出力する制御手段とを備えたシングルスロープ型ＡＤ変換回路において、
（Ａ）上記比較手段は上記ランプ電圧を所定の第１の基準電圧と比較し、上記カウンタ手段は当該比較処理と並行して上記クロックを計数し、上記制御手段は上記時間経過時間に対応するクロックの計数値をＡＤ変換後の第２のディジタル値として出力し、
（Ｂ）上記比較手段は上記ランプ電圧を、上記第１の基準電圧とは異なる所定の第２の基準電圧と比較し、上記カウンタ手段は当該比較処理と並行して上記クロックを計数し、上記制御手段は時間経過時間に対応するクロックの計数値をＡＤ変換後の第３のディジタル値として出力し、
（Ｃ）上記制御手段は、上記第１のディジタル値と上記第２のディジタル値の差、又は上記第１のディジタル値と上記第３のディジタル値の差を、上記第２のディジタル値と上記第３のディジタル値との差により除算し、除算結果の値をＡＤ変換値に対応する値として出力し、
上記制御手段は、上記第２のディジタル値と上記第３のディジタル値との差を所定の既定値となるように上記ＡＤ変換回路を帰還制御した後、上記第１のディジタル値と上記第２のディジタル値の差、又は上記第１のディジタル値と上記第３のディジタル値の差を演算して、当該演算された差をＡＤ変換値に対応する値として出力することを特徴とするＡＤ変換回路。
【請求項２】
上記第１のディジタル値をＤＶＤＩＮとし、上記第２のディジタル値をＤＶＲＥＦ１とし、上記第３のディジタル値をＤＶＲＥＦ２としたとき、上記制御手段は、次式を用いて、
【数１】
0005475047.tif 000013
除算結果Ｑを演算することを特徴とする請求項１記載のＡＤ変換回路。
【請求項３】
上記第１のディジタル値をＤＶＤＩＮとし、上記第２のディジタル値をＤＶＲＥＦ１とし、上記第３のディジタル値をＤＶＲＥＦ２としたとき、上記制御手段は、次式を用いて、
【数２】
0005475047.tif 000014
除算結果Ｑを演算することを特徴とする請求項１記載のＡＤ変換回路。
【請求項４】
上記第１のディジタル値をＤＶＤＩＮとし、上記第２のディジタル値をＤＶＲＥＦ１とし、上記第３のディジタル値をＤＶＲＥＦ２としたとき、上記制御手段は、次式を用いて、
【数３】
0005475047.tif 000015
除算結果Ｑを演算することを特徴とする請求項１記載のＡＤ変換回路。
【請求項５】
上記第１のディジタル値をＤＶＤＩＮとし、上記第２のディジタル値をＤＶＲＥＦ１とし、上記第３のディジタル値をＤＶＲＥＦ２としたとき、上記制御手段は、次式を用いて、
【数４】
0005475047.tif 000016
除算結果Ｑを演算することを特徴とする請求項１記載のＡＤ変換回路。
【請求項６】
キャパシタを所定の基準電流で充電し又は放電することにより上記ランプ電圧を発生するランプ電圧発生手段をさらに備えたことを特徴とする請求項１〜５のうちのいずれか１つに記載のＡＤ変換回路。
【請求項７】
上記制御手段は、上記除算結果の値から、上記第１のディジタル値に依存しない所定の定数値を加算又は減算することにより、上記アナログ入力電圧に比例するＡＤ変換値を演算して出力することを特徴とする請求項１〜６のうちのいずれか１つに記載のＡＤ変換回路。
【請求項８】
上記制御手段は、上記カウンタ手段に入力されるクロックの周波数を変化させることにより、上記第２のディジタル値と上記第３のディジタル値との差を所定の既定値となるように上記ＡＤ変換回路を帰還制御することを特徴とする請求項１〜７のうちのいずれか１つに記載のＡＤ変換回路。
【請求項９】
所定の制御電圧に基づいてクロック周波数が変化するように、上記クロックを発生する電圧制御発振器と、
アップ信号に基づいて別のキャパシタの電圧を増加させる第１の回路と、ダウン信号に基づいて上記別のキャパシタの電圧を減少させる第２の回路とを含み、上記別のキャパシタの電圧を上記制御電圧として出力する電圧発生回路とをさらに備え、
上記制御手段は、上記第２のディジタル値と上記第３のディジタル値との差を所定の既定値となるように制御するときに上記クロック周波数を増加させる場合に、上記アップ信号を上記電圧発生回路に出力することにより、上記別のキャパシタの電圧を増加させてクロック周波数を高くする一方、上記第２のディジタル値と上記第３のディジタル値との差を所定の既定値となるように制御するときに上記クロック周波数を減少させる場合に、上記ダウン信号を上記電圧発生回路に出力することにより、上記別のキャパシタの電圧を減少させてクロック周波数を低くするように制御することを特徴とする請求項８記載のＡＤ変換回路。
【請求項１０】
上記制御手段は、上記キャパシタの容量を変化させることにより、上記第２のディジタル値と上記第３のディジタル値との差を所定の既定値となるように上記ＡＤ変換回路を帰還制御することを特徴とする、請求項６記載のＡＤ変換回路。
【請求項１１】
上記制御手段は、上記第１のディジタル値と上記第２のディジタル値の差、又は上記第１のディジタル値と上記第３のディジタル値の差である演算された差から、上記第１のディジタル値に依存しない所定の定数値を加算又は減算することにより、上記アナログ入力電圧に比例するＡＤ変換値を演算して出力することを特徴とする請求項１〜１０のうちのいずれか１つに記載のＡＤ変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シングルスロープ型ＡＤ変換回路（Single Slope Analog-to-Digital Converter Circuit；以下、ＳＳＡＤＣという。また、ＡＤ変換回路をＡＤＣという。）に関する。
【背景技術】
【０００２】
ＬＳＩ（Large Scale Integration）の超低消費電力化を実現するためにＭＯＳＦＥＴ（Metal-Oxide Semiconductor Field-Effect Transistor；以下、ＭＯＳトランジスタという。）のサブスレッショルド領域動作を利用したサブスレッショルドＬＳＩが注目されている。しかし、この設計手法は発展の初期段階にあるため超低消費電力回路の設計技術の確立が強く求められる。これまで、超低電力ＬＳＩを実現するために様々な研究が行われてきた。
【０００３】
ＡＤ変換回路は、センサ信号や音声信号などのアナログ信号をディジタル信号に変換する回路ブロックである。ＳＳＡＤＣはＰＰＭ（Pulse Position Modulation）ＡＤＣとも呼ばれ（例えば、非特許文献１、特許文献１及び２参照）、低速用ＡＤＣとして用いられる。
【０００４】
図１は従来技術に係るＳＳＡＤＣの構成を示す回路図である。図１において、従来技術に係るＳＳＡＤＣは、電流源回路１と、サンプルホールド回路２と、ＰチャネルＭＯＳトランジスタＱ１と、キャパシタＣと、コンパレータ３と、反転リセット信号／ＲＳＴに応答してオンとなるスイッチＳＷ１と、リセット信号ＲＳＴに応答してオンとなるＳＷ２と、クロック発生器８からのクロックを計数するカウンタ４とを備えて構成され、単純な回路ブロックで実現できる。本明細書において、信号記号の前の／はローアクティブ信号を示す。なお、ＶＤＤＨは例えば１．８Ｖであるアナログ回路用電源電圧であり、ＶＤＤＬは例えば０．４Ｖであるディジタル回路用電源電圧である。また、基準電流源回路１の代わりに外部から基準電流を供給する場合もある（例えば、非特許文献１）。
【０００５】
図２は図１のＳＳＡＤＣの動作を示す各信号のタイミングチャートである。図２において、リセット信号ＲＳＴの立ち下がりに同期して、スイッチＳＷ２をオンしてオフした後、スイッチＳＷ１をオンして、キャパシタＣに一定の基準電流ＩＲＥＦを供給することで、時間経過につれて所定の傾きで電圧上昇するランプ電圧ＶＲＭＰを生成する。そして、コンパレータ３により、アナログ入力電圧（以下、入力電圧という。）ＶＩＮをサンプルホールド回路２によりサンプルホールドしてなる電圧を、生成したランプ電圧ＶＲＭＰと比較する。ここで、ランプ電圧ＶＲＭＰと入力電圧ＶＩＮが等しくなるまでの時間を、クロックをカウンタ４により計数することにより計時することで、入力電圧ＶＩＮをディジタル値ＤＶＩＮに変換する。出力されるディジタル値ＤＶＩＮは次式で表される。
【０００６】
【数１】
0005475047.tif 000002
【０００７】
ここで、ｆＣＬＫはクロックの周波数である。式（１）より、入力電圧ＶＩＮに応じてディジタル値ＤＶＩＮが出力されることが分かる。
【０００８】
式（１）に示したディジタル値は理想的な場合にのみ満たされる。実際にはコンパレータ３の遅延時間やＰＶＴバラツキ（製造プロセス、電圧及び温度のバラツキをいう。）などの非理想要因の影響を受ける。これらの非理想要因が存在するとき、ディジタル値ＤＶＩＮは次式で表される。
【０００９】
【数２】
0005475047.tif 000003
【００１０】
ここで、ΔＣはキャパシタＣのバラツキ、ＶＯＦＦはコンパレータ３のオフセット電圧、ΔＩＲＥＦは基準電流ＩＲＥＦのバラツキ、τＣＭＰはコンパレータ３の遅延時間、そしてΔｆＣＬＫはクロック周波数ｆＣＬＫのバラツキである。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００８−０５４２５６号公報
【特許文献２】特開２０１０−１５４５６２号公報
【非特許文献】
【００１２】
【非特許文献１】S. Naraghi et al., "A 9-bit 14μW and 0.06 mm2 pulse position modulation ADC in 90 nm digital CMOS," IEEE Journal Solid-State Circuits, pp. 1870-1880, September 2010.
【非特許文献２】M. Miyahara et al., "A low-noise self-calibrating dynamic comparator for high-speed ADCs," IEEE Asian Solid-State Circuits Conference, pp. 269-272, November 2008.
【発明の概要】
【発明が解決しようとする課題】
【００１３】
式（１）及び式（２）から明らかなように、非理想要因によってディジタル値ＤＶＩＮは変化することが分かる。すなわち、ＰＶＴバラツキになどによってＳＳＡＤＣのＡＤ変換特性が劣化する。
【００１４】
非特許文献１では、遅延素子を用いることでＳＳＡＤＣの分解能を向上する回路を提案している。しかしながら、このＳＳＡＤＣはＰＶＴバラツキによる影響を考慮していないため、ＰＶＴバラツキによってＳＳＡＤＣの変換精度が劣化する。また、コンパレータの遅延時間の影響を除去するためには、コンパレータの遅延時間はクロック周期よりも短い必要がある。しかしながら、コンパレータの遅延時間はコンパレータの消費電力に依存するため、高速なコンパレータを用いることは消費電力の増大に繋がる。そのため、低消費電力で動作するＳＳＡＤＣでは低速で動作するコンパレータの遅延時間の影響を考慮する必要がある。
【００１５】
また、非特許文献２では、コンパレータのオフセット電圧を補正する回路を提案している。しかしながら、この回路はコンパレータのオフセット電圧のみ補正する回路であるため、コンパレータの遅延時間やその他の非理想要因による特性劣化を補正することはできない。
【００１６】
本発明の目的は以上の問題点を解決し、コンパレータの遅延時間やその他の非理想要因による特性劣化を補正して正確なディジタル値を出力することができるＳＳＡＤＣを提供することにある。
【課題を解決するための手段】
【００１７】
本発明に係るＡＤ変換回路は、
時間経過につれて所定の傾きで変化するランプ電圧をアナログ入力電圧と比較する比較手段と、
上記比較手段の比較処理と並行して所定のクロックを計数するカウンタ手段と、
上記ランプ電圧が上記アナログ入力電圧よりも小さいときの時間経過時間に対応するクロックの計数値をＡＤ変換後の第１のディジタル値として出力する制御手段とを備えたシングルスロープ型ＡＤ変換回路において、
（Ａ）上記比較手段は上記ランプ電圧を所定の第１の基準電圧と比較し、上記カウンタ手段は当該比較処理と並行して上記クロックを計数し、上記制御手段は上記時間経過時間に対応するクロックの計数値をＡＤ変換後の第２のディジタル値として出力し、
（Ｂ）上記比較手段は上記ランプ電圧を、上記第１の基準電圧とは異なる所定の第２の基準電圧と比較し、上記カウンタ手段は当該比較処理と並行して上記クロックを計数し、上記制御手段は時間経過時間に対応するクロックの計数値をＡＤ変換後の第３のディジタル値として出力し、
（Ｃ）上記制御手段は、上記第１のディジタル値と上記第２のディジタル値の差、又は上記第１のディジタル値と上記第３のディジタル値の差を、上記第２のディジタル値と上記第３のディジタル値との差により除算し、除算結果の値をＡＤ変換値に対応する値として出力することを特徴とする。
【００１８】
上記ＡＤ変換回路において、上記第１のディジタル値をＤＶＤＩＮとし、上記第２のディジタル値をＤＶＲＥＦ１とし、上記第３のディジタル値をＤＶＲＥＦ２としたとき、上記制御手段は、次式を用いて、
【数３】
0005475047.tif 000004
除算結果Ｑを演算することを特徴とする。
【００１９】
また、とって代わって、上記制御手段は、次式を用いて、
【数４】
0005475047.tif 000005
除算結果Ｑを演算することを特徴とする。
【００２０】
さらに、とって代わって、上記制御手段は、次式を用いて、
【数５】
0005475047.tif 000006
除算結果Ｑを演算することを特徴とする。
【００２１】
またさらに、とって代わって、上記制御手段は、次式を用いて、
【数６】
0005475047.tif 000007
除算結果Ｑを演算することを特徴とする。
【００２２】
また、上記ＡＤ変換回路において、キャパシタを所定の基準電流で充電し又は放電することにより上記ランプ電圧を発生するランプ電圧発生手段をさらに備えたことを特徴とする。
【００２３】
さらに、上記ＡＤ変換回路において、上記制御手段は、上記除算結果の値から、上記第１のディジタル値に依存しない所定の定数値を加算又は減算することにより、上記アナログ入力電圧に比例するＡＤ変換値を演算して出力することを特徴とする。
【００２４】
またさらに、上記ＡＤ変換回路において、上記制御手段は、上記第２のディジタル値と上記第３のディジタル値との差を所定の既定値となるように上記ＡＤ変換回路を帰還制御した後、上記第１のディジタル値と上記第２のディジタル値の差、又は上記第１のディジタル値と上記第３のディジタル値の差を演算して、当該演算された差をＡＤ変換値に対応する値として出力することを特徴とする。
【００２５】
また、上記ＡＤ変換回路において、上記制御手段は、上記カウンタ手段に入力されるクロックの周波数を変化させることにより、上記第２のディジタル値と上記第３のディジタル値との差を所定の既定値となるように上記ＡＤ変換回路を帰還制御することを特徴とする。
【００２６】
さらに、上記ＡＤ変換回路において、
所定の制御電圧に基づいてクロック周波数が変化するように、上記クロックを発生する電圧制御発振器と、
アップ信号に基づいて別のキャパシタの電圧を増加させる第１の回路と、ダウン信号に基づいて上記別のキャパシタの電圧を減少させる第２の回路とを含み、上記別のキャパシタの電圧を上記制御電圧として出力する電圧発生回路とをさらに備え、
上記制御手段は、上記第２のディジタル値と上記第３のディジタル値との差を所定の既定値となるように制御するときに上記クロック周波数を増加させる場合に、上記アップ信号を上記電圧発生回路に出力することにより、上記別のキャパシタの電圧を増加させてクロック周波数を高くする一方、上記第２のディジタル値と上記第３のディジタル値との差を所定の既定値となるように制御するときに上記クロック周波数を減少させる場合に、上記ダウン信号を上記電圧発生回路に出力することにより、上記別のキャパシタの電圧を減少させてクロック周波数を低くするように制御することを特徴とする。
【００２７】
またさらに、上記ＡＤ変換回路において、上記制御手段は、上記キャパシタの容量を変化させることにより、上記第２のディジタル値と上記第３のディジタル値との差を所定の既定値となるように上記ＡＤ変換回路を帰還制御することを特徴とする。
【００２８】
またさらに、上記ＡＤ変換回路において、上記制御手段は、上記第１のディジタル値と上記第２のディジタル値の差、又は上記第１のディジタル値と上記第３のディジタル値の差である演算された差から、上記第１のディジタル値に依存しない所定の定数値を加算又は減算することにより、上記アナログ入力電圧に比例するＡＤ変換値を演算して出力することを特徴とする。
【発明の効果】
【００２９】
従って、本発明に係るＡＤ変換回路によれば、時間経過につれて所定の傾きで変化するランプ電圧をアナログ入力電圧と比較する比較手段と、上記比較手段の比較処理と並行して所定のクロックを計数するカウンタ手段と、上記ランプ電圧が上記アナログ入力電圧よりも小さいときの時間経過時間に対応するクロックの計数値をＡＤ変換後の第１のディジタル値として出力する制御手段とを備えたシングルスロープ型ＡＤ変換回路において、
（Ａ）上記比較手段は上記ランプ電圧を所定の第１の基準電圧と比較し、上記カウンタ手段は当該比較処理と並行して上記クロックを計数し、上記制御手段は上記時間経過時間に対応するクロックの計数値をＡＤ変換後の第２のディジタル値として出力し、
（Ｂ）上記比較手段は上記ランプ電圧を、上記第１の基準電圧とは異なる所定の第２の基準電圧と比較し、上記カウンタ手段は当該比較処理と並行して上記クロックを計数し、上記制御手段は時間経過時間に対応するクロックの計数値をＡＤ変換後の第３のディジタル値として出力し、
（Ｃ）上記制御手段は、上記第１のディジタル値と上記第２のディジタル値の差、又は上記第１のディジタル値と上記第３のディジタル値の差を、上記第２のディジタル値と上記第３のディジタル値との差により除算し、除算結果の値をＡＤ変換値に対応する値として出力する。これにより、コンパレータの遅延時間やその他の非理想要因による特性劣化を補正して正確なディジタル値を出力することができる。
【図面の簡単な説明】
【００３０】
【図１】従来技術に係るＳＳＡＤＣの構成を示す回路図である。
【図２】図１のＳＳＡＤＣの動作を示す各信号のタイミングチャートである。
【図３】本発明の第１の実施形態に係るＳＳＡＤＣの構成を示す回路図である。
【図４】図３のＳＳＡＤＣの動作を示す各信号のタイミングチャートである。
【図５】本発明の第２の実施形態に係るＳＳＡＤＣの構成を示す回路図である。
【図６】図５の帰還制御電圧発生回路３０の構成を示す回路図である。
【図７Ａ】図５のＳＳＡＤＣにおいてクロック周波数ｆＣＬＫが非常に高いときの動作を示すタイミングチャートである。
【図７Ｂ】図５のＳＳＡＤＣにおいてクロック周波数ｆＣＬＫが非常に低いときの動作を示すタイミングチャートである。
【図８】図５のＳＳＡＤＣの帰還制御処理を示すフローチャートである。
【図９】図３のＳＳＡＤＣのシミュレーション結果であって、入力電圧ＶＩＮに対する除算結果Ｑを示すグラフである。
【図１０】図３のＳＳＡＤＣのシミュレーション結果であって、入力電圧ＶＩＮに対する除算結果Ｑの変換誤差を示すグラフである。
【図１１】図３のＳＳＡＤＣのシミュレーション結果であって、温度を変化したときの入力電圧ＶＩＮに対する除算結果Ｑの変換誤差を示すグラフである。
【図１２】図３のＳＳＡＤＣのシミュレーション結果であって、プロセスコーナーを変化したときの入力電圧ＶＩＮに対する除算結果Ｑの変換誤差を示すグラフである。
【発明を実施するための形態】
【００３１】
以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。
【００３２】
本発明に係る実施形態では、２つの基準電圧ＶＲＥＦ１，ＶＲＥＦ２を用いることでコンパレータ３の遅延時間とＰＶＴバラツキによる影響を除去するＳＳＡＤＣを提案する。提案するＳＳＡＤＣは、それぞれの電圧に対応する変換時間に対して、減算と除算、あるいは除算の代わりに帰還ループを形成することでＰＶＴバラツキ、コンパレータ３の遅延時間の影響を補正することを特徴としている。
【００３３】
第１の実施形態．
図３は本発明の第１の実施形態に係るＳＳＡＤＣの構成を示す回路図である。図３のＳＳＡＤＣは、従来技術に係る図１のＳＳＡＤＣに比較して、
（１）ＣＰＵ又はＤＳＰなどのディジタル計算機で構成され、当該ＳＳＡＤＣの動作を制御するコントローラ１０と、
（２）コントローラ１０により計算された結果などを表示する液晶表示部１１と、
（３）２つの基準電圧ＶＲＥＦ１，ＶＲＥＦ２を発生する基準電圧源回路５と、
（４）コントローラ１０からの制御信号ＣＭ１に基づいて、入力される３つの電圧ＶＩＮ，ＶＲＥＦ１，ＶＲＥＦ２のうち１つの電圧を選択してコンパレータ３に出力する電圧切替器６と、
（５）コントローラ１０からの制御電圧ＶＣＴＲＬに基づいてこれに対応する所定のクロック周波数ｆＣＬＫを有するクロックパルスを発生してカウンタ４に出力する電圧制御発振器（ＶＣＯ）７と、
（６）カウンタ４から出力される３つのディジタル値ＤＶＩＮ，ＤＶＲＥＦ１，ＤＶＲＥＦ２に基づいて減算及び除算を行って除算結果Ｑを計算してコントローラ１０に出力する減除算回路２０とをさらに備えて構成される。
【００３４】
なお、ＶＤＤＨは例えば１．８Ｖであるアナログ回路用電源電圧であり、ＶＤＤＬは例えば０．４Ｖであるディジタル回路用電源電圧である。
【００３５】
ここで、減除算回路２０は、
（ａ）コントローラ１０からの制御信号ＣＭ２に基づいて、カウンタ４からのディジタル値を、所定の３つの計時期間に応じて選択的に３つのレジスタ２２，２３，２４に出力するデータ切替器２１と、
（ｂ）入力電圧ＶＩＮに対応するディジタル値ＤＶＩＮを一時的に記憶するレジスタ２２と、
（ｃ）第１の基準電圧ＶＲＥＦ１に対応するディジタル値ＤＶＲＥＦ１を一時的に記憶するレジスタ２３と、
（ｄ）第２の基準電圧ＶＲＥＦ２に対応するディジタル値ＤＶＲＥＦ２を一時的に記憶するレジスタ２４と、
（ｅ）レジスタ２２，２３からのディジタル値に基づいて、（ＤＶＩＮ−ＤＶＲＥＦ１）の減算を行って減算結果のディジタル値を除算器２７に出力する減算器２５と、
（ｆ）レジスタ２３，２４からのディジタル値に基づいて、（ＤＶＲＥＦ２−ＤＶＲＥＦ１）の減算を行って減算結果のディジタル値を除算器２７に出力する減算器２６と、
（ｇ）減算器２５，２６からのディジタル値に基づいて、式（３）の除算を行って除算結果Ｑをコントローラ１０に出力する除算器２７とを備えて構成される。
【００３６】
図３のＳＳＡＤＣにおいて、回路内でクロックを生成するため、外部からの基準クロックを必要としないことを特徴としている。
【００３７】
図３において、基準電流源１からの所定のバイアス電圧がＭＯＳトランジスタＱ１のゲートに印加されて、ＭＯＳトランジスタＱ１は所定の基準電流ＩＲＥＦをスイッチＳＷ１を介してキャパシタＣに流す。基準電圧発生回路５は互いに異なる所定の２つの基準電圧ＶＲＥＦ１，ＶＲＥＦ２を発生して、電圧切替器６を介してコンパレータ３の非反転入力端子に入力される。ＡＤ変換すべき入力電圧ＶＩＮはサンプルホールド回路２によりサンプルホールドされた後、電圧切替器６を介してコンパレータ３の非反転入力端子に入力される。スイッチＳＷ１は反転リセット信号／ＲＳＴに応答してオンとなり、スイッチＳＷ２はリセット信号ＲＳＴに応答してオンとなる。スイッチＳＷ２をオンしてキャパシタＣの電荷を放電した後、スイッチＳＷ２をオフしかつスイッチＳＷ１をオンして上記基準電流ＩＲＥＦを用いて充電することにより、各電圧と比較するための、時間経過につれて所定の傾きで上昇するランプ電圧ＶＲＭＰを発生する。これによりランプ電圧発生手段を構成する。
【００３８】
図４は図３のＳＳＡＤＣの動作を示す各信号のタイミングチャートである。本実施形態に係るＳＳＡＤＣは、３つの電圧（入力電圧ＶＩＮ、基準電圧ＶＲＥＦ１、ＶＲＥＦ２）で順次電圧切替器６を、入力端子ａ，ｂ，ｃの順序で選択的に切り替えながらコンパレータ３の非反転入力端子に出力して、コンパレータ３により、反転入力端子に入力されるランプ電圧ＶＲＭＰと比較する。キャパシタＣの充電開始からランプ電圧ＶＲＭＰとそれぞれの電圧が等しくなるまでの時間（キャパシタＣの充電開始から、コンパレータ３からの出力電圧ＶＣＭＰがハイレベルの期間）を、クロックを計数するカウンタ４を用いて計時する。これにより、入力電圧ＶＩＮに対応するディジタル値ＤＶＩＮと、第１の基準電圧ＶＲＥＦ１に対応するディジタル値ＤＶＲＥＦ１、と、第２の基準電圧ＶＲＥＦ２に対応するディジタル値ＤＶＲＥＦ２を得て、コントローラ１０からの制御信号ＣＭ２に基づいて選択的にカウンタ４からのディジタル値のデータを選択して出力するデータ切替器２１を介して、レジスタ２２，２３，２４に格納する。そして、３つのディジタル値ＤＶＩＮ、ＤＶＲＥＦ１、ＤＶＲＥＦ２に基づいて、減算器２５，２６と除算器２７を用いて次の演算を行って、入力電圧ＶＩＮのＡＤ変換値である除算結果Ｑを求める。なお、基準電圧ＶＲＥＦ１、ＶＲＥＦ２は予め決められた所定値である。
【００３９】
【数７】
0005475047.tif 000008
【００４０】
ここで、ＰＶＴバラツキの影響がある場合を考えると、式（３）は次式で表される。
【００４１】
【数８】
0005475047.tif 000009
【００４２】
式（４）から明らかなように、入力電圧ＶＩＮに対応しかつその一次関数である除算結果Ｑは、コンパレータ３の遅延時間、ＰＶＴバラツキなどの非理想要因の影響が排除され、入力電圧ＶＩＮと基準電圧ＶＲＥＦ１とＶＲＥＦ２のみによって決まる値となる。一般に、基準電圧ＶＲＥＦ１，ＶＲＥＦ２は基準電流と比較してＰＶＴバラツキに対して安定であるため、除算結果ＱはＰＶＴバラツキに依らず、一定の出力を得ることができる。なお、除算結果Ｑは入力電圧ＶＩＮの一次関数値であるので、除算結果Ｑから、ディジタル値ＤＶＩＮに依存しない所定の定数値（式（４）の第２項（ＶＲＥＦ１）／（ＶＲＥＦ２−ＶＲＥＦ１））を加算し、もしくは、−（ＶＲＥＦ１）／（ＶＲＥＦ２−ＶＲＥＦ１）を減算することにより入力電圧ＶＩＮの比例値（ＡＤ変換値）を求めることができる。求めた除算結果及びＡＤ変換値は、液晶表示部１１に表示される。
【００４３】
なお、本実施形態では、図４から明らかなように、ＡＤ変換すべき入力電圧ＶＩＮ、第１の基準電圧ＶＲＥＦ１及び第２の基準電圧ＶＲＥＦ２は、ランプ電圧ＶＲＭＰの下限値と上限値の間の範囲での所定値であることが必要である。
【００４４】
また、図３のＳＳＡＤＣにおいて、減算器２５，２６の代わりに、アップダウンカウンタを用いて構成してもよい。この場合、入力電圧ＶＩＮのディジタル値ＤＶＩＮから基準電圧ＶＲＥＦ１に対応するディジタル値ＤＶＲＥＦ１だけ減算するようにカウントダウンし、かつ入力電圧ＶＩＮのディジタル値ＤＶＩＮから基準電圧ＶＲＥＦ２に対応するディジタル値ＤＶＲＥＦ２だけ減算するようにカウントダウンすることで除算前のディジタル値を求めることができる。
【００４５】
以上の実施形態において、減除算回路２０をハードウエア回路で構成しているが、本発明はこれに限らず、減除算回路２０をコントローラ１０により演算するように構成してもよい。
【００４６】
第２の実施形態．
図５は本発明の第２の実施形態に係るＳＳＡＤＣの構成を示す回路図である。図５の第２の実施形態に係るＳＳＡＤＣは、図３の第１の実施形態に係るＳＳＡＤＣに比較して、
（１）減除算回路２０に代えて、減算回路２０Ａを備えたこと、及び
（２）帰還制御電圧発生回路３０をさらに備えたことを特徴としている。
【００４７】
図５において、減算回路２０Ａは、減除算回路２０から除算器２７のみを削除して構成される。また、帰還制御電圧発生回路２５は、図６を参照して詳細後述するように、コントローラ１０からのアップ信号ＳＵＰ及びダウン信号ＳＤＯＷＮに基づいて電圧制御発振器７のクロック周波数ｆＣＬＫを上昇し又は下降させるように、その帰還制御電圧ＶＣＴＲＬが制御される。
【００４８】
式（４）で示したように、減算と除算によってコンパレータ３の遅延時間とＰＶＴバラツキによる影響を排除することができる。ここで、式（３）の右辺をＤ２／Ｄ１とおき、当該右辺の分母Ｄ１＝（ＤＶＲＥＦ２−ＤＶＲＥＦ１）が一定である場合を想定すると、除算する必要はない。
【００４９】
これを実現するために帰還ループ回路を用いる。上記分母Ｄ１をある設定された規定値、例えば上記分母Ｄ１の値を５１２（以下、既定値という。）とすると、当該帰還ループ回路は上記分母Ｄ１が５１２になるように制御する。これにより、除算回路を用いことなく、ＡＤ変換値に対応する除算結果Ｑを求めることができる。当該帰還ループ回路により制御できる要素は、図５において、電圧制御発振器７のクロック周波数ｆＣＬＫであり、当該クロック周波数ｆＣＬＫは、コントローラ１０からのアップ信号ＳＵＰ及びダウン信号ＳＤＯＷＮにより制御される帰還制御信号発生回路３０により発生される帰還制御電圧ＶＣＴＲＬで制御される。なお、本実施形態では、上記分母Ｄ１を既定値に設定するために、電圧制御発振器７のクロック周波数ｆＣＬＫを制御しているが、本発明はこれに限らず、
（ａ）基準電流ＩＲＥＦをカレントミラー回路のサイズ比を変更することで、もしくは、
（ｂ）キャパシタＣの容量Ｃを、複数のキャパシタを選択的に切り替えることで、
上記分母Ｄ１を制御して所定の既定値に設定してもよい。
【００５０】
図６は図５の帰還制御電圧発生回路３０の構成を示す回路図である。図６の帰還制御信号発生回路３０において、電源電圧ＶＤＤＨの端子がＭＯＳトランジスタＱ２のソース及びドレイン、スイッチＳＷ３及びキャパシタＣ１を介して接地され、スイッチＳＷ３とキャパシタＣ１との接続点がスイッチＳＷ４及びＭＯＳトランジスタＱ３のソース及びドレインを介して接地される。ＭＯＳトランジスタＱ２，Ｑ３のゲートにはそれぞれ所定のバイアス電圧ＶＧ２，ＶＧ３が印加される。スイッチＳＷ３にはコントローラ１０からのアップ信号ＳＵＰのパルスが印加されることで、キャパシタＣ１の電荷が増大して帰還制御電圧ＶＣＴＲＬを所定値だけ増加させる。また、スイッチＳＷ４にはコントローラ１０からのダウン信号ＳＤＯＷＮのパルスが印加されることで、キャパシタＣ１の電荷が減少して帰還制御電圧ＶＣＴＲＬを所定値だけ減少させる。従って、コントローラ１０は２つの制御信号であるアップ信号ＳＵＰ及びダウン信号ＳＤＯＷＮを用いて帰還制御電圧ＶＣＴＲＬを増減して制御できる。
【００５１】
図７Ａは図５のＳＳＡＤＣにおいてクロック周波数ｆＣＬＫが非常に高いときの動作を示すタイミングチャートであり、上記分母Ｄ１が所定の規定値よりも大きい、すなわち周波数ｆＣＬＫが高すぎる場合を示す。このとき、基準電圧ＶＲＥＦ１とＶＲＥＦ２の遅延時間の差の期間の終了よりも先に上記分母Ｄ１が規定値に達する。そこで、規定値に達してから遅延時間の差の期間の終了までダウン信号ＳＤＯＷＮを生成する。このダウン信号ＳＤＯＷＮを用いて図６の帰還制御信号発生回路３０は帰還制御電圧ＶＣＴＲＬを低下させ、クロック周波数ｆＣＬＫを低くする。
【００５２】
図７Ｂは図５のＳＳＡＤＣにおいてクロック周波数ｆＣＬＫが非常に低いときの動作を示すタイミングチャートであり、上記分母Ｄ１が規定値よりも小さい、すなわち周波数ｆＣＬＫが低すぎる場合を示す。この場合は、基準電圧ＶＲＥＦ１とＶＲＥＦ２の遅延時間の差の期間の終了からが規定値に達するまでアップ信号ＳＵＰを生成する。このアップ信号ＳＵＰを用いて制御回路はＶＣＴＲＬを上昇させ、クロック周波数ｆＣＬＫを高くする。
【００５３】
以上のように構成された図３の帰還ループ回路によって、上記分母Ｄ１が一定の既定値となるように、帰還制御電圧ＶＣＴＲＬを制御することができる。
【００５４】
図８はコントローラ１０により実行される図５のＳＳＡＤＣの帰還制御処理を示すフローチャートである。
【００５５】
図８において、まず、ステップＳ１において、クロック周波数ｆＣＬＫを所定のデフォルト周波数ｆＣＬＫ０となるように帰還制御信号発生回路３０により制御電圧ＶＣＴＲＬを設定して電圧制御発振器７に出力する。次いで、ステップＳ２において、電圧切替器６を入力端子ｂに切り替え、かつデータ切替器２１を出力端子ｂに切り替えて、第１の基準電圧ＶＲＥＦ１をランプ電圧ＶＲＭＰと比較し、ランプ電圧ＶＲＭＰ＞第１の基準電圧ＶＲＥＦ１となったとき（コンパレータ３の電圧ＶＣＭＰがローレベルに立ち下がるとき）カウンタ４の計数値のデータをディジタル値ＤＶＲＥＦ１としてデータ切替器２１を介してレジスタ２３に出力して格納することにより、ディジタル値ＤＶＲＥＦ１を測定する。さらに、ステップＳ３において、電圧切替器６を入力端子ｃに切り替え、かつデータ切替器２１を出力端子ｃに切り替えて、第２の基準電圧ＶＲＥＦ２をランプ電圧ＶＲＭＰと比較し、ランプ電圧ＶＲＭＰ＞第２の基準電圧ＶＲＥＦ２となったとき（コンパレータ３の電圧ＶＣＭＰがローレベルに立ち下がるとき）カウンタ４の計数値のデータをディジタル値ＤＶＲＥＦ２としてデータ切替器２１を介してレジスタ２４に出力して格納することにより、ディジタル値ＤＶＲＥＦ２を測定する。そして、ステップＳ４において、減算器２６によりディジタル値（ＤＶＲＥＦ２−ＤＶＲＥＦ１）を計算する。
【００５６】
ステップＳ５においてディジタル値（ＤＶＲＥＦ２−ＤＶＲＥＦ１）を所定の目標の既定値ＤＴＡＲＧと比較し、ＤＶＲＥＦ２−ＤＶＲＥＦ１＞ＤＴＡＲＧであるとき、ステップＳ６においてコントローラ１０はダウン信号ＳＤＯＷＮを帰還制御信号発生回路３０に出力することにより帰還制御信号発生回路３０からの帰還制御電圧ＶＣＴＲＬを制御して、クロック周波数ｆＣＬＫを所定値Δｆだけ低下させた後、ステップＳ２に戻る。一方、ステップＳ５において、ＮＯであれば、ステップＳ７に進む。
【００５７】
ステップＳ７において、ＤＶＲＥＦ２−ＤＶＲＥＦ１＜ＤＴＡＲＧであるとき、ステップＳ８においてコントローラ１０はアップ信号ＳＵＰを帰還制御信号発生回路３０に出力することにより帰還制御信号発生回路３０からの帰還制御電圧ＶＣＴＲＬを制御して、クロック周波数ｆＣＬＫを所定値Δｆだけ上昇させた後、ステップＳ２に戻る。一方、ステップＳ７においてＮＯであれば、クロック周波数ｆＣＬＫが所望の目標の既定値に対応するクロック周波数に到達したと判断し、当該帰還制御処理を終了する。
【００５８】
コントローラ１０は、上記帰還制御処理の後、ディジタル値ＤＶＩＮの測定及びディジタル値ＤＶＲＥＦ１の測定を実行して、減算器２５から出力されるデータＤ２を得て、データＤ２はＡＤ変換値の一次関数値であり、第１の実施形態と同様に、データＤ２から、ディジタル値ＤＶＩＮに依存しない所定の定数値（式（４）の第２項の分子（ＶＲＥＦ１））を減算することにより入力電圧ＶＩＮの比例値（ＡＤ変換値）を求めることができる。求めた除算結果及びＡＤ変換値は、液晶表示部１１に表示される。
【００５９】
以上の実施形態において、減算回路２０Ａをハードウエア回路で構成しているが、本発明はこれに限らず、減算回路２０Ａをコントローラ１０により演算するように構成してもよい。また、図５のＳＳＡＤＣにおいて、減算器２５，２６の代わりに、アップダウンカウンタを用いて構成してもよい。この場合、入力電圧ＶＩＮのディジタル値ＤＶＩＮから基準電圧ＶＲＥＦ１に対応するディジタル値ＤＶＲＥＦ１だけ減算するようにカウントダウンし、かつ入力電圧ＶＩＮのディジタル値ＤＶＩＮから基準電圧ＶＲＥＦ２に対応するディジタル値ＤＶＲＥＦ２だけ減算するようにカウントダウンすることで除算前のディジタル値を求めることができる。
【００６０】
変形例．
以上の各実施形態において、キャパシタＣの基準電流ＩＲＥＦを流すことによりキャパシタＣを充電し、当該充電による誘起電圧をランプ電圧ＶＲＭＰとしているが、本発明はこれに限らず、キャパシタＣに充電した後、所定の電流を流すように放電することで、時間経過につれて所定の傾きを有して減少するランプ電圧ＶＲＭＰを発生してもよく、すなわち、ランプ電圧ＶＲＭＰは、時間経過につれて所定の傾きを有して変化する電圧であればよい。上記放電の場合においては、コンパレータ３はランプ電圧ＶＲＭＰが各電圧ＶＩＮ，ＶＲＥＦ１，ＶＲＥＦ２によりも小さくなったときからランプ電圧ＶＲＭＰが０Ｖとなるまでの期間においてハイレベルの出力電圧ＶＣＭＰを出力し、当該期間においてカウンタ４はクロックを計数する。
【００６１】
以上の各実施形態において、式（３）を用いて、入力電圧ＶＩＮに対応しかつその一次関数である除算結果Ｑを求めているが、本発明はこれに限らず、次式を用いて入力電圧ＶＩＮに対応しかつその一次関数である除算結果Ｑを求めてもよい。なお、第２の実施形態の場合は次式の各分母を既定値になるように制御すればよい。
【００６２】
【数９】
0005475047.tif 000010
【００６３】
【数１０】
0005475047.tif 000011
【００６４】
【数１１】
0005475047.tif 000012
【実施例】
【００６５】
本発明者らは、図３のＳＳＡＤＣを、０．１８μｍＣＭＯＳプロセスによりシミュレーション評価した。電源電圧ＶＤＤＨを１．８Ｖ、キャパシタＣの容量を８．５６ｐＦに設定し、基準電圧ＶＲＥＦ１、ＶＲＥＦ２をそれぞれ０．６Ｖ、１．２Ｖとして外部から電圧を印加した。なお、カウンタ４による計測の代わりに遅延時間を用いて評価した。
【００６６】
図９は図３のＳＳＡＤＣのシミュレーション結果であって、入力電圧ＶＩＮに対する除算結果Ｑを示すグラフである。図９から明らかなように、入力電圧ＶＩＮ＝１．４Ｖ以下において、除算結果Ｑは入力電圧ＶＩＮに対して線形に変化することが確認できた。
【００６７】
図１０は図３のＳＳＡＤＣのシミュレーション結果であって、入力電圧ＶＩＮに対する除算結果Ｑの変換誤差を示すグラフである。図１０から明らかなように、０．１Ｖ〜１．４Ｖの範囲において、±４ｍＶ以下の変換誤差で動作する。その他の範囲においてはコンパレータのコモンモード依存性、キャパシタＣの電圧依存性、カレントミラー回路を構成するＭＯＳトランジスタＱ１のドレイン・ソース間電圧依存性よって変換誤差Ｅｒｒｏｒが発生する。
【００６８】
図１１は図３のＳＳＡＤＣのシミュレーション結果であって、−２０゜Ｃ、２０゜Ｃ、６０゜Ｃ、１００゜Ｃと温度を変化したときの入力電圧ＶＩＮに対する除算結果Ｑの変換誤差を示すグラフである。図１１から明らかなように、減算と除算を行うことで非理想要因を排除し、温度変化に対して、ほとんど誤差は変わらないことが確認できた。
【００６９】
図１２は図３のＳＳＡＤＣのシミュレーション結果であって、プロセスコーナーを変化したときの入力電圧ＶＩＮに対する除算結果Ｑの変換誤差を示すグラフである。図１２のシミュレーションは、ＭＯＳトランジスタのプロセスコーナーを変更して行うシミュレーションであって、コーナー解析、あるいはワーストケース解析と呼ばれるシミュレーションである。ＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタは、製造時に本来想定しているパラメータ（典型値）から変動し、これは製造バラツキと呼ばれる。その際、ＭＯＳトランジスタが最も電流が多い状態を「高速（Ｆａｓｔ）」と呼び、ＭＯＳトランジスタの電流特性を決定するしきい値電圧ＶＴＨが低い、ゲート長Ｌが短い、ゲート幅Ｗが長い、酸化膜厚が薄い、移動度が大きいなどの状態を想定している。逆にトランジスタが最も電流が少ない状態を「低速（Ｓｌｏｗ）」と呼び、上記パラメータが反対方向に変動した状態を想定する。これらの状態がＮチャネルＭＯＳトランジスタ及びＰチャネルＭＯＳトランジスタでそれぞれ２種類あり、以下の計４種類の状態が存在する。
【００７０】
（１）ＳＳ：ＮチャネルＭＯＳトランジスタが低速で、ＰチャネルＭＯＳトランジスタが低速であるとき。
（２）ＳＦ：ＮチャネルＭＯＳトランジスタが低速で、ＰチャネルＭＯＳトランジスタが高速であるとき。
（３）ＦＳ：ＮチャネルＭＯＳトランジスタが高速で、ＰチャネルＭＯＳトランジスタが低速であるとき。
（４）ＦＦ：ＮチャネルＭＯＳトランジスタが高速で、ＰチャネルＭＯＳトランジスタが高速であるとき。
【００７１】
図１２から明らかなように、減算と除算を行うことで非理想要因を排除し、プロセスバラツキに対して、ほとんど誤差は変わらないことが確認できた。
【００７２】
以上説明したように、上記各実施形態によれば、コンパレータ３の遅延時間とＰＶＴバラツキによる特性劣化を補正できるＳＳＡＤＣを提案した。本実施形態に係るＳＳＡＤＣは、コンパレータ３を用いて、入力電圧ＶＩＮと２つの基準電圧ＶＲＥＦ１，ＶＲＥＦ２をキャパシタＣと基準電流ＩＲＥＦによって生成したランプ電圧ＶＲＭＰと比較する。そして、コンパレータ３が反転するまでの時間をカウンタ４によって計測する。それぞれの電圧ＶＩＮ，ＶＲＥＦ１，ＶＲＥＦ２に対応する時間に対して、減算と除算を行うことにより（第１の実施形態）、あるいは除算の代わりに帰還ループ回路を形成すること（第２の実施形態）でコンパレータ３の遅延時間及びＰＶＴバラツキの影響を排除することができる。本実施形態に係るＳＳＡＤＣによって誤差±４ｍＶ以下の精度でＡＤ変換することが可能である。
【産業上の利用可能性】
【００７３】
以上詳述したように、本発明に係るＡＤ変換回路によれば、コンパレータの遅延時間やその他の非理想要因による特性劣化を補正して正確なディジタル値を出力することができる。
【符号の説明】
【００７４】
１…基準電流源回路、
２…サンプルホールド回路、
３…コンパレータ、
４…カウンタ、
５…基準電圧源回路、
６…電圧切替器、
７…電圧制御発振器（ＶＣＯ）、
８…クロック発生器、
１０…コントローラ、
１１…液晶表示部、
２０…減除算回路、
２０Ａ…減算回路、
２１，２１Ａ…データ切替器、
２２，２３，２４…レジスタ、
２５，２６…減算器、
２７…除算器、
３０…帰還制御電圧発生回路、
Ｃ，Ｃ１…キャパシタ、
Ｑ１，Ｑ２…ＰチャネルＭＯＳトランジスタ、
Ｑ３…ＮチャネルＭＯＳトランジスタ、
ＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４…スイッチ。
【図１】
0005475047.tif 000017
【図２】
0005475047.tif 000018
【図３】
0005475047.tif 000019
【図４】
0005475047.tif 000020
【図５】
0005475047.tif 000021
【図６】
0005475047.tif 000022
【図７Ａ】
0005475047.tif 000023
【図７Ｂ】
0005475047.tif 000024
【図８】
0005475047.tif 000025
【図９】
0005475047.tif 000026
【図１０】
0005475047.tif 000027
【図１１】
0005475047.tif 000028
【図１２】
0005475047.tif 000029