(57)【特許請求の範囲】
【請求項１】
互いに平行配置された複数本の行線と、
前記行線に交差するように互いに平行配置された複数本の列線と、
前記行線と前記列線との各交差部に配置され、抵抗変化素子とこれに直列に接続されたダイオードからなるメモリセルとを含み、
前記ダイオードが、第１導電型の不純物を含む第１半導体領域と、前記第１半導体領域より低濃度の第１導電型の不純物を含む半導体の第２半導体領域と、第２導電型の不純物を含む第３半導体領域の積層により構成され、前記第２半導体領域の不純物濃度が、前記第３半導体領域と隣接する第１隣接部よりも、前記第１半導体領域と隣接する第２隣接部において、高濃度となっている部分を含み、
前記第２半導体領域の積層方向の厚さが、前記半導体の誘電率をε、前記半導体の内蔵電位をＶｄ、素電荷をｅ、前記第２の半導体領域の不純物濃度をＮとするとき、（２εＶｄ／ｅＮ）1/2で規定される空乏層距離よりも小さいことを特徴とする記憶装置。
【請求項２】
前記第２半導体領域における不純物濃度のピークが、前記第１半導体領域の不純物濃度よりも小さいことを特徴とする請求項１に記載の記憶装置。
【請求項３】
前記第１隣接部は、前記第１半導体領域と前記第２半導体領域の界面からの距離が３ｎｍ以下の領域であることを特徴とする請求項１に記載の記憶装置。
【請求項４】
前記第２隣接部は、前記第２半導体領域と前記第３半導体領域の界面からの距離が３ｎｍ以下の領域であることを特徴とする請求項１に記載の記憶装置。
【請求項５】
前記第１導電型がｎ型であり、前記第２導電型がｐ型であることを特徴とする請求項１あるいは２に記載の記憶装置。
【請求項６】
前記第１導電型がｐ型であり、前記第２導電型がｎ型であることを特徴とする請求項１あるいは２に記載の記憶装置。
【請求項７】
前記ダイオードを構成する半導体がシリコンを主成分とし、前記不純物はホウ素、リン、砒素のいずれかを含むことを特徴とする請求項１乃至６のいずれかに記載の記憶装置。
【請求項８】
前記抵抗変化素子は、ＺｎＭｎ２Ｏ４、ＮｉＯ、ＴｉＯ２、ＳｒＺｒＯ３、Ｐｒ０．７Ｃａ０．３ＭｎＯ３の内の材料１つを含むことを特徴とする請求項１乃至７のいずれかに記載の記憶装置。
【請求項９】
前記抵抗変化素子に接する電極を備え、この電極はＴｉＮ、Ｐｔ、Ｗ、ＷＮ、ＴａＮ、ＮｂドープＴｉＯ２のうちのいずれかを含むことを特徴とする請求項１乃至８のいずれかに記載の記憶装置。
【請求項１０】
前記行線を選択する行選択部と、
前記列線を選択する列選択部と、
前記行選択部により選択された行線と前記列選択部により選択された列線にそれぞれ所定の電圧を印加する電源部と、
をさらに具備することを特徴とする請求項１乃至９のいずれかに記載の記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、本発明は、ダイオードと抵抗変化素子を利用した記憶装置に関する。
【背景技術】
【０００２】
近年、半導体装置の集積度が高くなることに伴い、これを構成するＬＳＩ素子の回路パターンはますます微細化していく。このパターンの微細化には、単に線幅が細くなるだけではなく、パターンの寸法精度や位置精度の向上も要請される。メモリと呼ばれる記憶装置に関しても例外ではなく、高精度の加工技術を駆使して形成されたセルにおいて、記憶に必要となる一定の電荷を、より狭い領域で保持することが要請され続けている。【０００３】
従来より、ＤＲＡＭ、ＳＲＡＭ、フラッシュといった各種のメモリが製造されているが、これらは全てＭＯＳＦＥＴをメモリセルに使用しているため、パターンの微細化に伴い、微細化の比率を上回る比率での寸法精度の向上が要請されている。このため、これらのパターンを形成するリソグラフィー技術にも、大きな負荷が課せられており、現在の量産コストの多くの部分を占めているリソグラフィー工程コストの上昇、すなわち製品コストの上昇要因となっている（例えば、応用物理、第６９巻、第１０号、ｐｐ1233−1240，2000年「半導体メモリ；ＤＲＡＭ」、あるいは応用物理、第６９巻、第１２号、ｐｐ1462−1466，2000年「フラッシュメモリー，最近の話題」参照）。【０００４】
一方、近年このような課題を克服する技術として、ダイオードに代表される非オーミック素子と抵抗変化材料によりメモリセルが構成されるＲｅＲＡＭと呼ばれるメモリが提案されている。このＲｅＲＡＭは、記憶に電荷の蓄積を用いず、ＭＯＳＦＥＴをメモリセルに使用することなく構成することが可能であることから、従来のトレンドを上回る高集積化を図ることが可能であると期待されている。【０００５】
しかし、ＲｅＲＡＭのメモリセルに用いるダイオードは、抵抗変化材料の特性に応じて順方向に流すことの出来る電流の許容値や、逆方向に流れてしまうリーク電流の許容値に関して、一定の基準を満たす必要がある。特に高集積化を図り、微細な断面積のセルを用いた場合、このような基準を満たすためには、技術的に多くの課題を解決する必要がある。
【発明の開示】
【０００６】
従来より用いられているＭＯＳＦＥＴをセルに使用したメモリは、パターンの微細化に伴い、パターンの寸法精度や位置合せ精度が厳しくなり、技術的な困難に加えて、製造コストの上昇要因を抱えている。一方、セルにＭＯＳＦＥＴを使用しない、ダイオードに代表される非オーミック素子と抵抗変化材料を用いたＲｅＲＡＭでは、非選択セルへの誤書き込み防止や、書き込み時の総消費電力抑制のために、逆方向リーク電流の小さいダイオードを用いることが好ましい。一般論としては、ダイオードの低不純物濃度層（ｉ層）の厚さを厚くすることにより、逆方向リーク電流を抑制することは可能であるが、加工の容易性を保つためには、ダイオードの低不純物濃度層（ｉ層）の厚さを一定の厚さ以下に留めておく必要があり、これらの条件を両立させることが課題となっている。
【０００７】
本発明は、上記の事情を考慮して成されたもので、その目的とするところは、低不純物濃度層（ｉ層）の厚さを一定の厚さ以下として、逆方向リーク電流を抑制することができ、かつ製造が容易で信頼性の高い、高集積記憶装置を安価に提供することにある。
【０００８】
上記課題を解決するために、本発明の記憶装置は、互いに平行配置された複数本の行線と、前記行線に交差するように互いに平行配置された複数本の列線と、前記行線と前記列線との各交差部に配置され、抵抗変化素子とこれに直列に接続されたダイオードからなるメモリセルとを含み、前記ダイオードが、第１導電型の不純物を含む第１半導体領域と、前記第１半導体領域より低濃度の第１導電型の不純物を含む半導体の第２半導体領域と、第２導電型の不純物を含む第３半導体領域の積層により構成され、前記第２半導体領域の不純物濃度が、前記第３半導体領域と隣接する第１隣接部よりも、前記第１半導体領域と隣接する第２隣接部において、高濃度となっている部分を含み、前記第２半導体領域の積層方向の厚さが、前記半導体の誘電率をε、前記半導体の内蔵電位をＶｄ、素電荷をｅ、前記第２の半導体領域の不純物濃度をＮとするとき、（２εＶｄ／ｅＮ）1/2で規定される空乏層距離よりも小さいことを特徴とする。
【図面の簡単な説明】
【０００９】
【図１】図１は、本発明の一実施例に係る記憶装置を構成するメモリセルの断面図である。
【図２Ａ】図２Ａは、図１のメモリセル中のダイオード部分の不純物濃度分布図である。
【図２Ｂ】図２Ｂは、図１のダイオード部分の他の不純物濃度分布図である。
【図３】図３は、図１のダイオードの電圧・電流特性を示す特性図である。
【図４Ａ】図４Ａは、図１のダイオードの（ｎ型）領域１８における不純物原子の分布の一例を示す模式図である。
【図４Ｂ】図４Ｂは、図１のダイオードの（ｎ型）領域１８における不純物原子の分布の他の例を示す模式図である。
【図４Ｃ】図４Ｃは、図１のダイオードの（ｎ型）領域１８における不純物原子の分布のさらに他の例を示す模式図である。
【図５】図５は本発明の一実施形態の記憶装置の斜視図である。
【図６】図６は本発明の一実施形態の記憶装置の回路図である。
【図７】図７は本発明の一実施形態の記憶装置のブロック図である。
【図８】図８は本発明の一実施形態の記憶装置をＩＣ化したチップの斜視図である。
【図９Ａ】図９Ａは、本発明の一実施形態に係る記憶装置を製造工程を説明する断面図である。
【図９Ｂ】図９Ｂは、図９Ａに続く工程の記憶装置の断面図である。
【図９Ｃ】図９Ｃは、図９Ｂに続く工程の記憶装置の断面図である。
【図９Ｄ】図９Ｄは、図９Ｃに続く工程の記憶装置の断面図である。
【図９Ｅ】図９Ｅは、図９Ｄに続く工程の記憶装置の断面図である。
【図９Ｆ】図９Ｆは、図９Ｅに続く工程の記憶装置の断面図である。
【図９Ｇ】図９Ｇは、図９Ｆに続く工程の記憶装置の断面図である。
【図９Ｈ】図９Ｈは、図９Ｇに続く工程の記憶装置の断面図である。
【図９Ｉ】図９Ｉは、図９Ｈに続く工程の記憶装置の断面図である。
【図９Ｊ】図９Ｊは、図９Ｉに続く工程の記憶装置の断面図である。
【図９Ｋ】図９Ｋは、図９Ｊに続く工程の記憶装置の断面図である。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施形態を図面を参照しつつ説明する。なお、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものと異なる。従って、具体的な厚みや寸法は以下の説明を照らし合わせて判断するべきものである。また、図面相互間においても、互いの寸法の関係や比率が異なる部分が含まれることに注意されたい。【００１１】
（第１の実施形態）
図１は、本発明の第１の実施形態に係わる記憶装置のメモリセル部の断面構成図である。メモリセル３は、抵抗変化素子１１とダイオード１２および金属電極１３、１４、１５により構成され、相互に直列に接続されている。【００１２】
抵抗変化素子１１は、膜厚１０ｎｍのＺｎＭｎ２Ｏ４で形成され、一端はＴｉＮの電極を介してＷとＴｉＮの積層配線に接続され、他端はＴｉＮの電極を介して、Ｓｉ製のｐｎ接合ダイオードのｐ側に接続されている。ｐｎ接合ダイオードのｎ側はＴｉＮの電極を介して、ＷとＴｉＮからなる配線に接続されている。【００１３】
ここで、抵抗変化素子とは、低抵抗状態と高抵抗状態の少なくとも２つの抵抗値を遷移する素子であり、ＺｎＭｎ２Ｏ４、ＮｉＯ、ＴｉＯ２、ＳｒＺｒＯ３、Ｐｒ０．７Ｃａ０．３ＭｎＯ３等の材料の一つからなる薄膜から構成することができる。高抵抗状態の抵抗変化素子は、ある一定以上の電圧が印加されると、低抵抗状態に遷移し、低抵抗状態の抵抗変化素子は、ある一定以上の電流が流れると、高抵抗状態に遷移することが知られている。【００１４】
一方、金属電極１３、１４、１５はＴｉＮからなり、単なる導電材だけでなく、抵抗変化素子やダイオード、配線の間での構成原子の相互拡散を抑制する、いわゆるバリアメタルとしての機能を備えている。【００１５】
本発明の最大の特徴は、ダイオード１２の構成にある。ここで、通常用いられている記法に従い、半導体の導電型をｐあるいはｎで表し、半導体中の不純物濃度の大小を＋あるいは−で表すと、ダイオードの膜構成は、例えば、ｐ＋／ｎ−／ｎ＋と記述できる。本発明では、図１Ａに示す、ｎ＋半導体領域１６とｐ＋半導体領域１７に挟まれたｎ−半導体領域１８中の不純物濃度に分布があり、ｐ＋半導体領域１７に近い側（隣接部）よりもｎ＋半導体領域１６に近い側（隣接部）の不純物濃度が高くなっている。このため、図１のＡ−Ａ’断面の不純物濃度分布をグラフ化すると、図２Ａのようになる。【００１６】
このような構成を実施した理由を以下に説明する。前述の抵抗変化素子を用いたＲｅＲＡＭでは、低抵抗状態から高抵抗状態に遷移させるセット動作において、２．５〜４Ｖ程度のセル電圧を必要とする。この際、クロスポイントマトリクスを構成する、他の大多数のセルでは、ダイオードが逆方向にバイアスされた状態になる。従って、ダイオードの逆方向電流が大きい場合には、望まないセルが誤ってセットされてしまう誤セットが発生する確率が高くなる問題がある。【００１７】
さらに、たとえ誤セットの確率を充分に抑制可能であっても、マトリクスの大きさがＭ×Ｎ個程度となると、逆方向電流の総計も約Ｍ×Ｎ倍となるので、消費電力の低減のためには、可能な限り逆方向リーク電流が小さいことが望ましい。【００１８】
一方、ダイオードの逆方向リーク電流を小さくするためには、図１のｎ−半導体領域１８の膜厚を大きくすることが有効であるが、ｎ−半導体領域１８の膜厚を増加させることは、加工アスペクト比が増加することを意味するため、セルの微細化に伴い、難易度が一層上昇する課題が残る。【００１９】
そこで、本発明者らは、ダイオードの膜厚を一定に保ったまま、逆方向リーク電流を抑制する手段の検討を行った。具体的には、ｎ−半導体領域１８の不純物原子の分布に着目し、ｎ−半導体領域が均一な不純物濃度でない場合を想定して、新たに開発したデバイスシミュレータを用いて、ダイオードの電気特性を検討した。【００２０】
ここで、新たに開発したデバイスシミュレータの特徴について、簡単に述べる。このデバイスシミュレータの最大の特徴は、素子の微細化に対応して、従来のデバイスシミュレータでは取り扱うことが困難であった、個々の不純物原子位置を顕に取り込んだ計算が可能となっていることである。例えば、半導体領域の大きさが２２ｎｍ×２２ｎｍ×４０ｎｍで、不純物濃度が１×１０１７ｃｍ−３の場合、含まれる不純物原子数は約２個となる。このように少数の不純物原子で素子特性が決まる場合、従来のデバイスシミュレータのように、半導体領域全体に連続した均一の不純物濃度を設定することは適当とは言えず、個々の不純物原子の離散的な分布を考慮することが重要となる。【００２１】
具体的には、従来のデバイスシミュレータは任意の領域に不純物濃度を設定し、この濃度から算出される均一なポテンシャル場を利用する方式であったが、新たに開発したデバイスシミュレータでは、不純物原子の位置を個々に設定し、それぞれの不純物原子が作るポテンシャル場を考慮して計算を行うことが可能となっている。この機能を用いることにより、極微細な構造を持つ半導体デバイスの不純物位置の離散的分布を考慮したシミュレーションが初めて可能になった。【００２２】
このデバイスシミュレータを用いた、ダイオードの逆方向リーク電流の計算結果を図３に示す。図３の曲線Ａ，Ｂ，Ｃは、図４Ａ〜４Ｃに示されている３種類のダイオードの、ｎ型領域不純物原子分布に対応した順方向電流−電圧特性である。図中では、ｎ型領域が図１のｎ−半導体領域１８に対応し、ｎ型領域の左側がｐ＋半導体領域１７に、ｎ型領域の右側がｎ＋半導体領域１６（不図示）に接続されていることになる。【００２３】
図３から明らかなように、ｎ−半導体領域の厚さと不純物濃度を一定とすると、ｎ−半導体領域中の不純物原子が、ｐ＋半導体領域の近くに分布している場合よりも、ｎ＋半導体領域の近くに分布している場合の方が、逆方向リーク電流を抑制することができる。【００２４】
すなわち、ｎ−半導体領域を巨視的に見た場合、ｐ＋半導体領域１７に近い側よりも、ｎ＋半導体領域１６に近い側の不純物濃度が高いダイオードを用いた構成とすることにより、誤書き込み確率が極めて低く、消費電力の小さい記憶装置を提供することが可能となる。【００２５】
さらに、数多くのｎ型半導体領域不純物原子分布に対応した、ダイオードの逆方向電流−電圧特性をシミュレーションした結果、逆方向リーク電流の抑制には、ｎ−半導体領域中央部の不純物原子分布の影響は重要ではなく、例えば、図２Ｂに示すように、不純物濃度分布が中央部に凸部を有する形状であっても、ｐ＋半導体領域に近い側よりもｎ＋半導体領域に近い側の濃度が高ければよいことが分かった。【００２６】
なお、本実施の形態では、ダイオード中央部の導電型をｎ型としたが、ｐ型であっても構わない。また、ダイオード両端の導電型も、ｎ型とｐ型を入れ替えることが可能である。すなわち、ｐ＋／ｎ−／ｎ＋以外の、ｐ＋／ｐ−／ｎ＋、ｎ＋／ｎ−／ｐ＋、ｎ＋／ｐ−／ｐ＋といった構成であっても構わない。【００２７】
また、半導体領域中の不純物原子分布は、半導体を構成する原子の結晶格子位置を単位として定義する必要は無く、２〜３ｎｍ程度の大きさの領域内での平均した不純物原子数が意味を持つ。これは以下のような物理的な考察に基づく。前述のとおり、ダイオードを流れるキャリアは、半導体領域に形成される電気的なポテンシャル場に従う。そして、不純物原子の作るポテンシャル場の実効的な広がりは、第一近似では、いわゆるボーア半径を用いて定義することが可能である。【００２８】
このボーア半径は、水素原子のボーア半径ａ０＝０．０５２８ｎｍを基準として、比誘電率εｒと有効質量比ｍｅ／ｍを用いて、（εｒ／（ｍｅ／ｍ））ａ０で与えられる。半導体としてシリコンを用いた場合、比誘電率εｒは１１．７、有効質量比ｍｅ／ｍは０．２〜０．３程度であることが知られているので、ボーア半径は２〜３ｎｍとなる。【００２９】
従って、前述のとおり、２〜３ｎｍの範囲で平均した不純物原子数が決まれば、ダイオードを流れる電流が決まることとなり、前述の、ｐ＋半導体領域の近く、あるいはｎ＋半導体領域の近くとは、それぞれ、ｐ＋半導体領域との界面から２〜３ｎｍの領域、ｎ＋半導体領域との界面から２〜３ｎｍの領域と考えて構わない。この領域を本発明では隣接部と称する。【００３０】
なお、本実施形態のダイオードの低不純物濃度半導体領域の厚さは高々１００ｎｍ程度以下に過ぎない。半導体中での空乏層距離（近似式：（２εＶｄ／ｅＮ）１／２、ε：半導体の誘電率、Ｖｄ：半導体の内蔵電位、ｅ：素電荷、Ｎ：不純物濃度）と比較して、低不純物濃度半導体領域の厚さの方が小さい場合は、空乏層が低不純物濃度半導体領域全体に広がっており、低不純物濃度半導体領域の厚さが小さいことを利用して、所望の順方向電流を確保している。【００３１】
さらに、本実施形態により得られるダイオードの特性は、抵抗変化素子と組み合わせて大規模メモリセルアレイとして使用する際に、単体では１ｐＡ程度以下と十分に小さい逆方向リーク電流が、並列素子数が百万個以上となるため並列素子数倍されることにより、その効果が特に顕著になる。【００３２】
図５は、本発明の第一の実施形態に係る記憶装置のメモリセル配列の斜視図である。平行配置された複数本の行線１と、同じく平行配置された複数本の列線２が、線方向が交差するように対向し、各交点部分に抵抗変化素子とダイオードからなるメモリセル３が配置されている、いわゆるクロスポイント型の構成となっている。ここで、通常のＭＯＳ型メモリセルに合わせて、行線をワード線と称し、列線をビット線と称することにする。ワード線、ビット線のピッチは４４ｎｍ、すなわち線幅２２ｎｍのラインと２２ｎｍのスペースで構成されており、セル部の断面は２２ｎｍ×２２ｎｍとなっている。【００３３】
このような構造では、ワード線及びビット線は単なるラインアンドスペースのパターンであり、ワード線とビット線とは交差する位置関係であれば良く、ワード線方向及びビット線方向へのずれを考慮する必要はない。従って、製造の際のセル内の位置合せ精度は極めて緩くすることが可能であり、製造を容易に行うことができる。【００３４】
図６は、本発明の第一の実施形態に係る記憶装置を構成する、抵抗変化素子とダイオードを用いたクロスポイント型メモリセルの一部を抜き出した回路図である。ワード線１とビット線２の各交点に、抵抗変化素子とダイオードからなるメモリセル３が接続されており、ワード線１は行デコーダ４に、ビット線２は列デコーダ５に、それぞれ接続されている。【００３５】
前述のとおり、抵抗変化素子は、低抵抗状態と高抵抗状態の少なくとも２つの抵抗値を遷移する素子であり、高抵抗状態の抵抗変化素子は、ある一定以上の電圧が印加されると、低抵抗状態に遷移し、低抵抗状態の抵抗変化素子は、ある一定以上の電流が流れると、高抵抗状態に遷移することが知られている。【００３６】
図６では、行デコーダ４は上から３行目を選択し、列デコーダ５は左から２列目を選択している。クロスポイント型メモリでは、選択セルのダイオードが順方向となるように、図６の場合では、選択ワード線を「Ｈｉｇｈ］電位である＋Ｖに、選択ビット線を「Ｌｏｗ」電位である０Ｖ（接地電位）に設定し、非選択のワード線は「Ｌｏｗ」電位である０Ｖ（接地電位）に、非選択のビット線は「Ｈｉｇｈ」電位である＋Ｖに設定する。【００３７】
なお、電圧は相対的な値であるので、接地電位として描かれている部分は、必ずしも０Ｖである必要はなく、「Ｈｉｇｈ」電位と「Ｌｏｗ」電位の差が所定の電圧であればよい。Ｖの値は正であり、抵抗変化素子を使用する場合、前述の特性より、書き込みに用いる電圧Ｖset、消去に用いる電圧Ｖreset、読み出しに用いる電圧Ｖreadの間には、Ｖread＜Ｖreset＜Ｖsetの関係が成り立つ。【００３８】
このようなパターンで電圧を印加すると、ワード線あるいはビット線の一方のみが選択されている半選択のセルでは、セル両端の電位が等しいため抵抗変化素子に印加される電圧は無く電流も流れない。また、ワード線とビット線が共に選択されていない非選択のセルでは、ダイオードに逆方向電圧が印加されるので、セルに印加される電圧の大部分はダイオードが分担し、抵抗変化素子に印加される電圧は小さく、流れる電流も極めて小さい。【００３９】
一方、選択セルでは、ダイオードが順方向なので、印加した電圧からダイオードのＯＮ電圧を差し引いた電圧が抵抗変化素子に印加され、電流も十分に流れることが可能である。このような原理により、セル間の干渉を防止し、選択セルにのみ読み書き（消去）を行うことができる。【００４０】
図７は本発明の第一の実施形態に係る記憶装置のブロック図である。メモリセル配列３１の各ワード線（行配線）には行デコーダ３２が、各ビット線（列配線）には列デコーダ３３が接続されている。行デコーダ３２と列デコーダ３３は、上位ブロック３４からのアドレス情報を基に、メモリセル配列中の読み書きを行うセルに接続されているワード線・ビット線を選択する。電源３５は、読み出し、書き込み、消去の、それぞれの動作に対応した、所定の電圧の組み合わせを生成し、行レコーダ３２、列デコーダ３３に送る。【００４１】
図８は、本発明の第１の実施形態に係わる記憶装置の全体構成を示す斜視図である。通常のＳｉ基板５１上に、通常用いられるプロセスにより配線層を含むＣＭＯＳ回路５２が構成され、この上に複数のメモリセル部５４を含む層５３が形成されている。図８の個々のメモリセル部５４が前記図７のメモリセル配列３１に対応し、また、図７のデコーダ及び上位ブロックを含む、通常のメモリにおいて周辺回路と呼ばれている部分が図８のＣＭＯＳ回路５２に含まれている。【００４２】
なお、ＣＭＯＳ回路５２は、メモリセル部５４との接続部を除き、メモリセル部５４の配線よりも緩い、例えば９０ｎｍデザインルールで設計製作を行ってもよい。１個のメモリセル部５４は約２２μｍ角の領域を占有し、５１２×５１２の交点を含む。各メモリセル部５４の周囲にＣＭＯＳ回路５２との電気的接続部を有し、これらのメモリセル部５４と周辺の接続部を単位としたブロックが、マトリックス状に配置されている。さらに、メモリセル部５４を含む層５３にはスルーホールが形成され、ＣＭＯＳ回路５２の入出力部と電気的な結合を有する端子から構成される、装置の入出力部５５が、図８に示すように、メモリセル部５４を含む層５３の端部に形成されている。【００４３】
このような構成により、メモリセル部５４とＣＭＯＳ回路５２が垂直方向に結合するため、チップ面積の増大を伴わずに動作時間の短縮や同時に読み書きできるセル数の大幅な増加が可能となる。なお、装置の入出力部５５は、通常の半導体装置と同様にパッケージ工程においてリードフレームにボンディングされる。【００４４】
また、実施形態ではメモリ動作に用いる抵抗変化材として、ＺｎＭｎ２Ｏ４を用いたが、他の材料、例えば、ＮｉＯ、ＴｉＯ２、ＳｒＺｒＯ３、Ｐｒ０．７Ｃａ０．３ＭｎＯ３等を用いることも可能である。さらに、抵抗変化材に接する電極としてＴｉＮを用いたが、他の材料、例えば、Ｐｔ、Ｗ、ＷＮ、ＴａＮ、ＮｂドープＴｉＯ２等を用いることも可能である。そして、ダイオードとしてＳｉのＰＮ接合ダイオードを用いたが、ＳｉＧｅ合金のＰＮ接合ダイオードを用いることも可能である。【００４５】
以上、第１の実施形態によれば、ＲｅＲＡＭのメモリセルを構成する、逆方向リーク電流が小さいダイオードを、ダイオードの低不純物濃度領域の電流方向の長さを大きくすることなしに実現することが可能となるため、製造が容易で信頼性の高い高集積記憶装置を安価に提供することが可能となる。【００４６】
（第２の実施形態）
第２の実施形態では、第１の実施形態に係わる記憶装置の製造方法を、図９Ａ〜９Ｋを参照して説明する。なお、図９Ａ〜９Ｉは、図１のＯ−Ｘ方向の沿った断面図、図９Ｊ、９Ｋは、図１のＯ−Ｙ方向に沿った断面図である。【００４７】
まず、厚さ７２０μｍのＳｉ基板１０１の片面に、通常のＣＭＯＳプロセスを用いて、所望のＣＭＯＳ回路層１０２を形成した基板を準備する。ＣＭＯＳ回路層１０２は通常のＭＯＳＦＥＴと多層配線に加えて、メモリセル配列への接続部を含んでいる。【００４８】
次に、図９Ａに示すように、この基板上にＴＥＯＳを主原料とするＣＶＤ法により、ＳｉＯ２からなる膜厚３００ｎｍの絶縁膜１０３を形成する。次いで、図９Ｂに示すように、膜厚１０ｎｍのＴｉＮと膜厚５０ｎｍのＷの複合膜１０４を連続してスパッタリング法により成膜する。続いて、膜厚１０ｎｍのＴｉＮ膜１０５をスパッタリング法により成膜する。このＴｉＮ膜１０５はダイオードを構成する半導体膜への不要な不純物の拡散を抑制するバリアメタルとして機能する。【００４９】
次いで、図９Ｃに示すように、ＳｉＨ４を主原料とするＬＰＣＶＤ法を用いて、アモルファスＳｉの成膜を行い、イオン注入法を用いて所望の半導体領域を形成する。初めに、膜厚１０ｎｍのアモルファスＳｉを成膜した後、加速電圧１ｋＶでヒ素のイオン注入を行い、ヒ素を１０２０ｃｍ−３程度含むｎ＋半導体領域１０６を形成する。引き続き、膜厚９０ｎｍのアモルファスＳｉを成膜した後、加速電圧７５ｋＶでヒ素のイオン注入を行い、ヒ素を平均して１０１７ｃｍ−３程度含み、ヒ素の濃度が膜の下方で高濃度となる膜厚９０ｎｍ程度のｎ−半導体領域１０７を形成する。そして、加速電圧１ｋＶでホウ素のイオン注入を行い、先程形成したｎ−半導体領域１０７の上部を、ホウ素を１０２０ｃｍ−３程度含む、膜厚１０ｎｍのｐ＋半導体領域１０８とする。【００５０】
なお、ここで示したｎ＋半導体領域１０６、ｎ−半導体領域１０７、ｐ＋半導体領域１０８の膜厚は、後の熱工程、特にアモルファスＳｉの結晶化と不純物の活性化を目的とした高温処理において、不純物の拡散が引き起こされるため、全ての製造工程を経た最終段階では、ｎ＋半導体領域１０６およびｐ＋半導体領域１０８の膜厚が２０ｎｍ程度増加し、ｎ−半導体領域１０７の膜厚が４０ｎｍ程度減少する。上述の膜厚は、これらの効果を予め考慮して設定したものである。【００５１】
次いで、図９Ｄに示すように、膜厚１０ｎｍのＴｉＮ膜１０９と、膜厚１０ｎｍのＺｎＭｎ２Ｏ４からなる抵抗変化材料膜１１０と、膜厚１０ｎｍのＴｉＮ膜１１１を連続してスパッタリング法により成膜する。ＴｉＮ膜１０９と１１１は抵抗変化材料膜１１０の電極となると共に、バリアメタルとして機能する。引き続き、図９Ｅに示すように、ＴＥＯＳを主原料とするＣＶＤ法により、ＳｉＯ２からなる膜厚１５０ｎｍの絶縁膜１１２を形成する。【００５２】
次いで、図９Ｆに示すように、インプリントリソグラフィーの技術を用いて、ピッチ４４ｎｍのレジストパターンを形成し、得られたレジストパターン（不図示）をマスクとしてＣＨＦ３、およびＣＯガスを用いた反応性イオンエッチングによりＳｉＯ２膜１１２をパターニングする。ここでレジストを剥離処理した後、形成されたＳｉＯ２膜パターンをエッチングマスクとして、Ｃｌ２、Ａｒ、およびＣＯガスを用いた反応性イオンエッチングにより、ＴｉＮ膜１１１、抵抗変化材料膜１１０、ＴｉＮ膜１０９、ｐ＋半導体領域１０８、ｎ−半導体領域１０７、ｎ＋半導体領域１０６、ＴｉＮ膜１０５を順次パターニングする。そして、ＣＨＦ３とＳＦ６ガスを用いた反応性イオンエッチングにより、ＴｉＮとＷの複合膜１０４をパターニングする。【００５３】
次に、図９Ｇに示すように、ＴＥＯＳを主原料とするＣＶＤ法により、ＳｉＯ２からなる絶縁膜１１５を形成する。次いで、図９Ｈに示すように、ＣＭＰ法により、ＴｉＮ膜１１１をストッパーとしてＳｉＯ２膜１１２および１１５の平坦化を行う。引き続き、図９Ｉに示すように、膜厚１０ｎｍのＴｉＮと膜厚５０ｎｍのＷの複合膜１１６を連続してスパッタリング法により成膜する。そして、ＴＥＯＳを主原料とするＣＶＤ法により、ＳｉＯ２からなる絶縁膜１１７を形成する。【００５４】
次いで、断面の視線をウェハ面内に９０度回転し、図９Ｊ（図５のＯ−Ｙ方向に平行な断面図）に示すように、インプリントリソグラフィーの技術を用いて、ピッチ４４ｎｍのレジストパターンを形成し、得られたレジストパターンをマスクとしてＣＨＦ３、およびＣＯガスを用いた反応性イオンエッチングによりＳｉＯ２膜１１７をパターニングする。【００５５】
レジストを剥離処理した後、形成されたＳｉＯ２膜パターンをエッチングマスクとして、ＣＨＦ３とＳＦ６ガスを用いた反応性イオンエッチングにより、ＴｉＮとＷの複合膜１１６をパターニングする。引き続き、Ｃｌ２、Ａｒ、およびＣＯガスを用いた反応性イオンエッチングにより、ＴｉＮ膜１１１、抵抗変化材料膜１１０、ＴｉＮ膜１０９、ｐ＋半導体領域１０８、ｎ−半導体領域１０７、ｎ＋半導体領域１０６、ＴｉＮ膜１０５を順次パターニングし、メモリセル部を形成する。なお、この工程では、ｎ＋半導体領域１０６やＴｉＮ膜１０５は相互に完全にエッチングにより離間していなくても構わない。【００５６】
そして、図９Ｋに示すように、回転塗布可能な酸化シリコン膜を用いて、溝内を埋め込みながらウェハ全面にＳｉＯ２膜１１８を形成する。続いて、図示されていないが、ＣＭＯＳ回路５２とＴｉＮとＷの複合膜１０４および１１６の接続部を、リソグラフィー工程と反応性イオンエッチングにより開口し、ＣＶＤ法を用いてＷにより埋め込み形成する。Ｗ上部の不要部分はエッチバック工程により除去する。【００５７】
なお、メモリセル部を多層構造とする場合には、以上の工程を繰り返すことにより、所望の構造を得ることが可能となる。最後に、８００℃５秒の熱処理を行い、アモルファスＳｉの結晶化と不純物の活性化を一括で行った後に、いわゆるパッシベーション膜の形成を行い、入出力部となる配線接続部を形成した後、検査やダイシング等のいわゆる後工程を行い、記憶装置が完成する。【００５８】
そして、本実施形態では、ダイオードを形成する工程において、ｎ型不純物としてヒ素を用いたが、リンを用いても構わない。また、イオン注入で用いる注入原子を入れ替えることにより、異なる積層構造のダイオードを形成することが可能である。【００５９】
また、ダイオードの形成に、ドーピング無しのＣＶＤ成膜により形成したＳｉ膜に不純物原子をイオン注入する方法を用いたが、ドーピングしたＣＶＤ成膜を用いてダイオードを形成することも可能である。この場合、ヒ素のドーピングにはＡｓＨ３ガスの添加を、リンのドーピングにはＰＨ３ガスの添加を、ホウ素のドーピングにはＢＣｌ３ガスの添加を用いることが可能であり、成膜中のドーピング量を調整することにより、所望の不純物濃度分布を得ることが可能である。【００６０】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【産業上の利用可能性】
【００６１】
本発明によれば、ＲｅＲＡＭのメモリセルを構成する、低逆方向リーク電流のダイオードを実現することが可能となるため、製造が容易で信頼性の高い高集積記憶装置が安価に提供される。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図９Ｄ】
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【図９Ｅ】
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【図９Ｆ】
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【図９Ｇ】
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【図９Ｈ】
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【図９Ｉ】
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【図９Ｊ】
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【図９Ｋ】
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