(57)【特許請求の範囲】
【請求項１】
（１００）面方位を持つＳＯＩ基板上に、シリコン結晶よりなりナノワイヤを構成する偶数個の三角柱状体が、その稜線が絶縁体を介して互いに対向するように上下に配置されており、かつ上記三角柱状体の両側面には、それぞれゲート絶縁膜を介して独立したゲート電極が設けられていることを特徴とするナノワイヤ電界効果トランジスタ。
【請求項２】
上記三角柱状体の側面は、（１１１）面方位であることを特徴とする請求項１に記載のナノワイヤ電界効果トランジスタ。
【請求項３】
請求項１又は２に記載のナノワイヤ電界効果トランジスタを含む集積回路。
【請求項４】
ナノワイヤを構成する偶数個の三角柱状体のうちの上方の三角柱状体が欠如しているナノワイヤ電界効果トランジスタをさらに含む請求項３に記載の集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ナノワイヤ電界効果トランジスタ及びこれを含む集積回路に関するものである。
【背景技術】
【０００２】
シリコン集積回路は、これまでＭｏｏｒｅの法則に従って大規模化・高性能化され、高度情報通信 (ＩＴ) 社会をハードウエアの面で支えてきた。今後とも、そのトレンドを続けることが期待されているが、通常のバルクＣＭＯＳ集積回路では、近い将来での微細化限界が危惧され始めている。その主な原因として、トランジスタの微細化に伴う漏れ電流の増大とトランジスタのスイッチング特性劣化（サブスレッショルド係数の増大）などが挙げられる。つまり、テクノロジーノードが進むほど、動作電力よりも漏れ電流による無効電力の割合が増加していくところに問題の深刻さがある。
【０００３】
この本質的な困難を打破するために、ＩＴＲＳロードマップにおいても、極薄ボディ完全空乏型ＳＯＩ (Ｓｉｌｉｃｏｎ−ｏｎ−Ｉｎｓｕｌａｔｏｒ) デバイスやダブルゲート／マルチゲートＭＯＳＦＥＴなどを２０１０年代初頭に導入すると表明されている。その中でも、自己整合ダブルゲートの作製プロセスが簡単である、起立横方向チャネルを持つＦｉｎ型ダブルゲートＭＯＳＦＥＴ (ＦｉｎＦＥＴ) （非特許文献１参照）が、３２ｎｍノード以降の有望なデバイス候補として注目されている。
【０００４】
図３４、図３５及び図３６に示す従来のフィン (Ｆｉｎ) 型二重ゲートＭＯＳ電界効果トランジスタ構造（非特許文献１）において、ゲート材料３で起立Ｓｉ−Ｆｉｎチャネル５を挟むようになっているので、チャネルのポテンシャルはＦｉｎチャネルの両サイドのゲート電極によって強く制御されることになる。したがって、このような二重ゲート構造は、ソース７−１とドレイン７−２間の漏れ電流の抑制に有効である。しかしながら、デバイス微細化に伴い、Ｆｉｎチャネルの微細加工が困難となっている。また、ゲート長の縮小に伴い、短チャネル効果によるサブスレッショルド係数の劣化も深刻化されている。
【０００５】
図３７、図３８及び図３９に示すゲート電極３−１と３−２を物理的分離・電気的絶縁した４端子フィン型ＭＯＳ電界効果トランジスタ構造では（特許文献１参照）、チャネルの両側にゲート絶縁膜６−１と６−２を同時に形成するため、チャンネル５両側の２つのゲート絶縁膜が同じ厚さとなる (ｔ1 ＝ｔ2 ) 。この場合、片方のゲートに固定電位を印加しておき、もう片方のゲートに駆動信号を入力してトランジスタを動作させることができる。その固定電位の値を変えると、トランジスタのしきい値電圧は確かに制御できるが、サブスレッショルド係数が急増する欠点がある。
【０００６】
この問題点を解決するために、図４０、図４１及び図４２に示す非対ゲート絶縁膜厚６−１と６−２ (ｔ1 ＜ｔ2 ) を有する４端子フィン型ＭＯＳ電界効果トランジスタが提案されている（特許文献２参照）。このデバイス構造では、制御側ゲート絶縁膜厚を駆動側ゲート絶縁膜より厚くすることで、サブスレッショルド係数の急増問題を解決すると共に、しきい値電圧を制御している。
【０００７】
しかしながら、上記の従来のフィン型ＭＯＳ電界効果トランジスタでは、デバイス微細化に伴う短チャネル効果と微細チャネル形成の困難点などについては考慮していない。このような問題点を改善するために、図４３、図４４及び図４５、図４６、図４７及び図４８に示すようなシリコンナノワイヤ電界効果トランジスタが提案されている（非特許文献２、３参照）。
【０００８】
このようなデバイス構造の特徴としては、チャネルがナノサイズの円形断面形状を持つことと、ゲート電極がチャネル側面を一周覆われていることである。したがって、ＦｉｎＦＥＴに比べ、ゲートによるチャネルポテンシャル制御性が強く、短チャネル効果の抑制にもっと効果的である。また、チャネルの微細化に余裕をもたらした。つまり、チャネルの寸法をゲート長より大きくしても良いと言う点が魅力的である。しかしながら、その作製プロセスが非常に複雑で、駆動電流を高めるためには、円形断面形状のナノワイヤを横方向に並べることになるので、デバイス面積の増大を招く。また、高温水素アニールを用いて、円形断面形状のナノワイヤを作製するので、ナノワイヤ寸法のバラツキ、その制御性、再現性に大きな問題点を抱えている。したがって、このようなナノワイヤ電界効果トランジスタを用いて、高密度の集積回路を作製すると、同じウエハ上のデバイス特性ばらつきが非常に大きく、高性能・高信頼性の集積回路を実現することが困難となる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００２−２７０８５０号公報
【特許文献２】特開２００５−１６７１６３号公報
【非特許文献】
【００１０】
【非特許文献１】ＩＥＥＥ  Ｔｒａｎｓ．Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ，Ｖｏｌ．４７．Ｎｏ．１２, ｐｐ．２３２０−２３２５，２０００.
【非特許文献２】Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｔｅｃｈｎｏｌｏｇｙ  ２００４，ｐｐ．１９６−１９７.
【非特許文献３】Ｓｕｎｇ  Ｄａｅ  Ｓｕｋ, ｅｔ  ａｌ.,ＩＥＤＭ  Ｔｅｃｈ. Ｄｉｇ．，ｐｐ．７３５−７３８，２００５.
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明の課題は、上述のような従来のナノワイヤ電界効果トランジスタ技術の問題点を解決し、デバイス面積の増大を招くことなく駆動電流を高めることを課題とする。
【課題を解決するための手段】
【００１２】
上記課題は次のような手段により解決される。
〔１〕ナノワイヤ電界効果トランジスタであって、（１００）面方位を持つＳＯＩ基板上に、シリコン結晶よりなりナノワイヤを構成する偶数個の三角柱状体が、その稜線が絶縁体を介して互いに対向するように上下に配置されており、かつ上記三角柱状体の両側面には、それぞれゲート絶縁膜を介して独立したゲート電極が設けられていることを特徴とする。
【００１３】
〔２〕上記〔１〕に記載のナノワイヤ電界効果トランジスタにおいて、上記三角柱状体の側面は、（１１１）面方位であることを特徴とする。
〔３〕集積回路であって、上記〔１〕又は〔２〕に記載のナノワイヤ電界効果トランジスタを含む。
〔４〕上記〔３〕に記載の集積回路において、ナノワイヤを構成する偶数個の三角柱状体のうちの上方の三角柱状体が欠如しているナノワイヤ電界効果トランジスタをさらに含む。
【発明の効果】
【００１４】
本発明での（１００）面方位を持つＳＯＩ基板上に作製する三角断面形状のナノワイヤが、上下に二つ配置されるので、同じデバイス面積で、従来のナノワイヤ電界効果トランジスタと比較すると、駆動電流は２倍となる。
また、ナノワイヤは結晶異方性ウェットエッチングで作製するので、チャネル表面は原子層オーダに平坦で、そのサイズの再現性、均一性に優れている。したがって、本発明は、従来のＲＩＥにより加工した不均一なシリコン細線を高温水素アニール或いは熱酸化などで形成する円形断面形状のナノワイヤの寸法バラツキ、特性バラツキを改善できる。
【発明を実施するための最良の形態】
【００１５】
ナノワイヤ電界効果トランジスタは、（１００）面方位を持つＳＯＩ基板上に、シリコン結晶よりなりナノワイヤを構成する偶数個の三角柱状体が、その稜線が絶縁体を介して互いに対向するように上下に配置されており、かつ上記三角柱状体の両側面には、それぞれゲート絶縁膜を介して独立したゲート電極が設けられている。
【実施例】
【００１６】
本発明に係る電界効果トランジスタについて、以下実施例を例示して詳細に説明する。
ここでは、便宜上（１００）面方位を持つ、故意に不純物を導入していない (Ｎｏｎ−ｄｏｐｅｄ) ＳＯＩ (Ｓｉｌｉｃｏｎ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ) 基板を用いて、反応性イオンエッチング (Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ：  ＲＩＥ) と結晶異方性ウェットエッチングを用いて、上下に２つの対称的な三角断面形状を持つナノワイヤを同時に形成、ゲートラスト (Ｇａｔｅ−Ｌａｓｔ) プロセスによるデバイス作製の場合を述べるが、ゲートファースト (Ｇａｔｅ−Ｆｉｒｓｔ) プロセスでも、同様なデバイスが作製できる。ゲートファーストプロセスにおいては、ゲートパターン加工後に、ソース・ドレイン領域にイオン注入により、不純物を導入することになる。
（第１実施例）
図１、図２及び図３に本発明の第１実施例を示す。図１は本発明に係る（１００）ＳＯＩ基板上に形成する、ナノワイヤを構成する２個の三角柱状体を有するナノワイヤ電界効果トランジスタの平面図である。また図２はそのＡ−Ａ’断面図であり、図３はそのＢ−Ｂ’断面図である。
【００１７】
図１〜図３において、１は基板、２は埋め込み酸化膜、３はゲート電極、５−１と５−２は縦方向に同時に形成した三角断面形状のナノワイヤ、６−１と６−２はゲート絶縁膜、７−１と７−２は、それぞれソース領域とドレイン領域である。
図４〜図１８に、本発明の第１実施例に係る、ナノワイヤ電界効果トランジスタの作製工程例を示す。なお図４〜図１８において、（Ａ）図はＡ−Ａ’断面図であり、（Ｂ）図はＢ−Ｂ’断面図である。
【００１８】
まず、図４に示すように、シリコン基板１上に、埋め込み酸化膜２と（１００）面方位のシリコン結晶層９からなるＳＯＩウエハを用意する。
次に、図５に示すように、熱酸化を利用して酸化膜１０を形成する。
次に、図６に示すように、電子ビーム描画でレジストパターン２０を形成する。
次に、図７に示すように、反応性イオンエッチング (Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ：  ＲＩＥ) で、レジストパターン２０を酸化膜１０に転写して、ハードマスク１０−１を形成する。
【００１９】
次に、図８に示すように、レジストパターン２０とハードマスク１０−１を保護膜として、イオン注入を行い、ソース領域７−１とドレイン領域７−２を形成する。その後に、レジストパターンは、酸素にプラズマと硫酸・過酸化水素溶液などで除去、酸化膜ハードマスク１０−１はフッ酸で除去する。この工程は、２回に分けて行い、それぞれ、ＰＭＯＳとＮＯＭＳのソース・ドレイン領域を形成する。イオン注入の際に、ＮＭＯＳに関しては、イオン種としてはＰ或いはＡｓ、ＰＭＯＳに関してはＢ或いはＢＦ２＋を用いる。
【００２０】
次に、図９に示すように、新たにＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）酸化膜１１堆積する。ＣＶＤ酸化膜の希フッ酸によるエチング速度が大きいため、窒素雰囲気中で、Ｔ＝８５０℃、２分間のアニールを行うことが望ましい。
次に、図１０に示すように、電子ビーム描画で、ナノサイズのレジストパターン２１を形成する。
【００２１】
次に、図１１に示すように、ＲＩＥでレジストパターン２１をＣＶＤ酸化膜１１に転写して、ハードマスク１１−１を形成する。次に、レジストパターン２１は、酸素プラズマと硫酸・過酸化水素溶液などで除去する。
次に、図１２に示すように、ハードマスク１１−１を利用して、ＲＩＥで、（１００）ＳＯＩ層９を垂直にエッチングし、矩形断面を持つシリコンチャネル９−１を形成する。その後に、酸素プラズマでＲＩＥによる反応生成物を除去し、硫酸・過酸化水素溶液で、洗浄する。
【００２２】
次に、図１３に示すように、希フッ酸を用いて、ハードマスク１１−１の幅の微調整を行う。その後に、アルカリ水溶液、例えばＴＭＡＨ (Ｔｅｔｒａｍｅｔｈｙ  ｌａｍｍｏｎｉｕｍ  Ｈｙｄｒｏｘｉｄｅ) を用いて、矩形シリコンチャネル９−１を側面から結晶異方性エッチングをすることで、上下一対の三角断面形状のナノワイヤ５−１と５−２を形成する。三角断面形状のナノワイヤの両側面の面方位は（１１１）面となるので、TMAHによるエッチング速度が（１１０）面に比べ、１／４０ほど小さいので、ほぼ自己整合的に三角断面形状のナノワイヤが形成できる。なお、エッチング時間を精密に制御して、三角断面形状のナノワイヤがオーバエッチングされないようにする必要がある。上下三角断面形状のナノワイヤの間に隙間２２が形成されるか、されないかは、ハードマスク１１−１の幅ＷとＳＯＩ厚Ｈによって決まる。つまり、Ｗ <Ｈ／ｔａｎ５５°の場合隙間２２が形成されるが、Ｗ> Ｈ／ｔａｎ５５°の場合は隙間２２が形成されない。ここでは、前者の場合を採用している。しかし、熱酸化の方法で上下の三角断面形状のナノワイヤを分離する場合は、後者の場合を採用する。
【００２３】
次に、図１４に示すように、フッ酸で、ハードマスク１１−１と三角断面形状のナノワイヤ５−２下の埋め込み酸化膜２をエッチングして、隙間２３を形成する。
次に、図１５に示すように、熱酸化を利用して、ゲート酸化膜６−１と６−２を形成する。なお、この工程で、酸化膜の代わりに、高誘電率 (Ｈｉｇｈ−ｋ) 材料をＣＶＤ法で堆積して、ゲート絶縁膜として用いることもできる。
【００２４】
次に、図１６に示すように、ゲート電極材料３０を堆積する。ゲート電極材料としては、ポリシリコン、或いは高融点金属を用いる。例えば、ＴｉＮ、Ｍｏ、Ｔａ／Ｍｏアロイなどをゲート電極材料として用いる。
次に、図１７に示すように、電子ビーム描画を用いて、ゲートパターン２４を形成する。
【００２５】
次に、図１８に示すように、ゲート電極材料３０をＲＩＥで加工し、ゲート電極３を形成する。次に、ＣＶＤ酸化膜を堆積し、コンタクトホール形成、Ａｌ電極を形成するが、これらの工程は通常の集積回路作製プロセスと同様であるため、ここでは省略する。ここで、本発明のナノワイヤを構成する２個の三角柱状体を有するナノワイヤ電界効果トランジスタの作製が完了する。
（第２実施例）
図１９、図２０及び図２１に本発明の第２実施例を示す。図１９は、本発明に係るナノワイヤを構成する２個の三角柱状体の組を複数組並列に配置したナノワイヤ電界効果トランジスタの平面図である。図２０はそのＡ−Ａ’断面図、図２１はそのＢ−Ｂ’断面図である。
【００２６】
図１９〜図２１において、１は基板、２は埋め込み酸化膜、３はゲート電極、５−３、５−４、５−５、５−６、５−７、５−８は三角断面形状のナノワイヤ、６−３、６−４、６−５、６−６、６−７、６−８はゲート絶縁膜、７−１と７−２はソース・ドレイン領域である。
第２実施例の作製工程は、基本的に第１実施例と同様である。異なる点は、上記段落００１５での電子ビーム描画の際に、２個の三角断面形状のナノワイヤを複数組配置できるようにナノワイヤのパターンを形成すればよい。その他の工程は、第１実施例の工程と同様である。
（第３実施例）
図２２、図２３及び図２４に本発明の第３実施例を示す。図２２は、本発明に係る三角柱状体の両側面にそれぞれゲート絶縁膜を介して独立したゲート電極が設けられているナノワイヤ電界効果トランジスタの平面図である。図２３はそのＡ−Ａ’断面図、図２４はそのＢ−Ｂ’断面図である。
【００２７】
図２２〜図２４において、１は基板、２は埋め込み酸化膜、３−１と３−２はゲート電極、５−１１と５−１２は三角断面形状のナノワイヤ、６−１１と６−１２はゲート絶縁膜、７−１と７−２はソース・ドレイン領域である。
第３実施例の作製工程は基本的に第１実施例と同様である。異なる点は、下記の２点である。
（１）まずは、上記段落００１５での電子ビーム描画の際に、ＳＯＩ層の厚さＨに合わせて、レジストマスク２１の幅Ｗを正確に制御することである。つまり、レジストマスク幅をＷ＝Ｈ／ｔａｎ５５°より大きくする必要がある。これにより、上下三角断面形状のナノワイヤの頂点がＳＯＩの中央でつながることになる。そのつながり幅の制御は、上記段落００１７での結晶異方性ウェットエッチングの時間制御で、精密に調整し、ゲート酸化膜形成過程で、そのつながり部分のシリコンが完全に酸化膜となるようにする。
（２）次に、上記段落００１９でのゲート電極形成後に、ＣＶＤ酸化膜を堆積してから、化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ  ＆  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）技術を用いて、ゲート分離を行う。或いは、レジストエッチバックとＲＩＥで、ゲート分離を行う。その他の工程は、第１実施例の工程と同様である。
（第４実施例）
図２５、図２６及び図２７に本発明の第４実施例を示す。図２５は、本発明に係る、ナノワイヤチャネルを構成する２個の三角柱状体を有するナノワイヤ電界効果トランジスタをＰＭＯＳに、上部の三角柱状体をエッチングで除去したナノワイヤ電界効果トランジスタをＮＭＯＳに用いた集積回路の平面図である。図２６はそれぞれそのＡ１−Ａ１’及びＡ２−Ａ２’断面図、図２７はそのＢ−Ｂ’断面図である。
【００２８】
図２５〜図２７において、１は基板、２は埋め込み酸化膜、３はゲート電極、５−１、５−２、５−１０は三角断面形状のナノワイヤ、６−１、６−２、６−９、６−１０はゲート絶縁膜、７−１、７−２、７−３、７−４はソース・ドレイン領域である。
第４実施例の作製工程は、基本的に第１実施例と同様である。異なる点は、下記の２点である。
（１）上記段落００１４でのイオン注入の際に、上下一対の三角断面形状のナノワイヤを有するナノワイヤ電界効果トランジスタのソース・ドレイン領域７−１と７−２には、Ｂ、或いはＢＦ２＋を注入し、上の三形断面形状のナノワイヤが欠如したナノワイヤ電界効果トランジスタのソース・ドレイン領域７−３と７−４には、Ｐ、或いはＡｓを注入する。
（２）上記段落００１９のゲート電極形成後に、上下一対の三角断面形状のナノワイヤを有するナノワイヤ電界効果トランジスタの領域は、厚膜レジストで保護して置き、粘度の低いレジストを高速で塗布する。次に、酸素プラズマでレジストをエッチバックして行き、凸となっているナノワイヤとゲート電極の交差する部分の頭部が露出するようにする。次に、ＲＩＥで、エッチング用ガス種を変えながら、上部のゲート電極、酸化膜、ナノワイヤの順にエッチングする。
【００２９】
最後に、硫酸・過酸化水素で、レジストを除去し、保護膜としてＣＶＤ酸化膜を堆積する。これで、上部のナノワイヤをエッチングして無くし、下部ナノワイヤのみを残した、三角断面形状のナノワイヤを有するナノワイヤ電界効果トランジスタが形成される。その他の工程は、第１実施例の工程と同様である。
（第５実施例）
図２８、図２９及び図３０に本発明の第５実施例を示す。図２８は、本発明に係る、ナノワイヤを構成する２個の三角柱状体を有するナノワイヤ電界効果トランジスタと、２個の三角柱状体の組を複数組並列に配置したナノワイヤ電界効果トランジスタを混載した集積回路の平面図である。図２９はそれぞれそのＡ１−Ａ１’及びＡ２−Ａ２’断面図、図３０はそのＢ−Ｂ’断面図である。
【００３０】
図２８〜図３０において、１は基板、２は埋め込み酸化膜、３はゲート電極、５−１、５−２、５−３、５−４、５−５、５−６、５−７、５−８は三角断面形状のナノワイヤ、６−１、６−２、６−３、６−４、６−５、６−６、６−７、６−８はゲート絶縁膜、７−１、７−２、７−３、７−４はソース・ドレイン領域である。
第５実施例の作製工程は、基本的に第１実施例と同様である。異なる点は、上記段落００１５の電子ビーム描画の際に、上記２種類のナノワイヤ電界効果トランジスタのレジストパターンを同時に描画することである。その他の工程は、第１実施例の工程と同様である。
（第６実施例）
図３１、図３２及び図３３に本発明の第６実施例を示す。図３１は、本発明に係る、２個の三角柱状体を有するナノワイヤ電界効果トランジスタをＰＭＯＳに、２個の三角柱状体の頂点が絶縁膜でつながっていて、かつチャネル両側のゲート電極が独立に制御可能に、物理的に分離・電気的に絶縁されたナノワイヤ電界効果トランジスタをＮＭＯＳに用いた集積回路の平面図である。図３２はそれぞれそのＡ１−Ａ１’及びＡ２−Ａ２’断面図、図３３はそのＢ−Ｂ’断面図である。
【００３１】
図３１〜図３３において、１は基板、２は埋め込み酸化膜、３、３−１、３−２はゲート電極、４は絶縁膜、５−１、５−２、５−１１、５−１２は三角断面形状のナノワイヤ、６−１、６−２、６−１１、６−１２はゲート絶縁膜、７−１、７−２、７−３、７−４はソース・ドレイン領域である。
第６実施例の作製工程は、基本的に第１実施例と同様である。異なる点は、下記の２点である。
（１）上記段落００１５の電子ビーム描画の際に、分離ゲート用ナノワイヤ電界効果トランジスタのレジストマスクの幅を精密に制御することと、上記段落００１７での結晶異方性ウェットエッチング時間を精密に制御することである。
（２）上記段落００１９でのゲート加工終了後に、ゲート分離をしない領域は厚膜レジストで保護しておき、粘度の低いレジストを高速で塗布する。その後に、レジストエッチバックとRIE で、選択的にゲート分離を行う。その他の工程は、第１実施例の工程と同様である。
【００３２】
以上第１〜第６実施例では、２個のナノワイヤを有するナノワイヤ電界効果トランジスタ並びにこれを含む集積回路を例示したが、表面に２層以上のＳＯＩ層と埋め込み酸化膜を有するＳＯＩ基板を用いることにより、上下方向に４個以上偶数個のナノワイヤを有するナノワイヤ電界効果トランジスタ又はこれを含む集積回路を作製することができる。この場合には更なる電流駆動力向上が実現できる。
【産業上の利用可能性】
【００３３】
本発明のナノワイヤ電界効果トランジスタは、デバイス面積の増大を招くことなく駆動電流を高めるナノワイヤ電界効果トランジスタとして利用することができる。
【符号の説明】
【００３４】
１  基板
２  埋め込み酸化膜
３、３−１、３−２  ゲート電極
４  絶縁膜
５、５−１、５−２、５−３、５−４、５−５、５−６、５−７、５−８、５−１０、５−１１、５−１２  三角断面形状のナノワイヤ
６−１、６−２、６−３、６−４、６−５、６−６、６−７、６−８、６−９、６−１０、６−１１、６−１２  ゲート絶縁膜
７−１、７−２、７−３、７−４  ソース・ドレイン領域
９  （１００）結晶シリコン層
１０  酸化膜
１１  酸化膜
１１−１  ハードマスク
１３−１、１３−２  絶縁膜
２０、２１  レジストパターン
２２、２３  隙間
２４  レジストパターン
３０  ゲート電極材料
３０−１、３０−２  ゲート電極
５０  矩形断面形状Ｆｉｎチャネル
５０−１、５０−２、５０−３  円形断面形状のナノワイヤ
６０−１、６０−２、６０−３、６０−４、６０−５、６０−６  ゲート絶縁膜
【図面の簡単な説明】
【００３５】
【図１】本発明の第１実施例であるナノワイヤ電界効果トランジスタの平面図。
【図２】図１のＡ−Ａ’断面図。
【図３】図１のＢ−Ｂ’断面図。
【図４】本発明の第１実施例であるナノワイヤ電界効果トランジスタの作製工程図である。
【図５】本発明の第１実施例であるナノワイヤ電界効果トランジスタの作製工程図である。
【図６】本発明の第１実施例であるナノワイヤ電界効果トランジスタの作製工程図である。
【図７】本発明の第１実施例であるナノワイヤ電界効果トランジスタの作製工程図である。
【図８】本発明の第１実施例であるナノワイヤ電界効果トランジスタの作製工程図である。
【図９】本発明の第１実施例であるナノワイヤ電界効果トランジスタの作製工程図である。
【図１０】本発明の第１実施例であるナノワイヤ電界効果トランジスタの作製工程図である。
【図１１】本発明の第１実施例であるナノワイヤ電界効果トランジスタの作製工程図である。
【図１２】本発明の第１実施例であるナノワイヤ電界効果トランジスタの作製工程図である。
【図１３】本発明の第１実施例であるナノワイヤ電界効果トランジスタの作製工程図である。
【図１４】本発明の第１実施例であるナノワイヤ電界効果トランジスタの作製工程図である。
【図１５】本発明の第１実施例であるナノワイヤ電界効果トランジスタの作製工程図である。
【図１６】本発明の第１実施例であるナノワイヤ電界効果トランジスタの作製工程図である。
【図１７】本発明の第１実施例であるナノワイヤ電界効果トランジスタの作製工程図である。
【図１８】本発明の第１実施例であるナノワイヤ電界効果トランジスタの作製工程図である。
【図１９】本発明の第２実施例であるナノワイヤ電界効果トランジスタの平面図。
【図２０】図１９のＡ−Ａ’断面図。
【図２１】図１９のＢ−Ｂ’断面図。
【図２２】本発明の第３実施例であるナノワイヤ電界効果トランジスタの平面図。
【図２３】図２２のＡ−Ａ’断面図。
【図２４】図２２のＢ−Ｂ’断面図。
【図２５】本発明の第４実施例であるナノワイヤ電界効果トランジスタを含む集積回路の平面図。
【図２６】図２５のＡ１−Ａ１’及びＡ２−Ａ２’断面図。
【図２７】図２５のＢ−Ｂ’断面図。
【図２８】本発明の第５実施例であるナノワイヤ電界効果トランジスタを含む集積回路の平面図。
【図２９】図２８のＡ１−Ａ１’及びＡ２−Ａ２’断面図。
【図３０】図２８のＢ−Ｂ’断面図。
【図３１】本発明の第６実施例であるナノワイヤ電界効果トランジスタを含む集積回路の平面図。
【図３２】図３１のＡ１−Ａ１’及びＡ２−Ａ２’断面図。
【図３３】図３１のＢ−Ｂ’断面図。
【図３４】従来のフィン（Ｆｉｎ）型二重ゲートＭＯＳ電界効果トランジスタ構造の平面図。
【図３５】図３４のＡ−Ａ’断面図。
【図３６】図３４のＢ−Ｂ’断面図。
【図３７】従来の対称ゲート絶縁膜厚を持つ分離ゲート４端子Ｆｉｎ型二重ゲートＭＯＳ電界効果トランジスタの平面図。
【図３８】図３７のＡ−Ａ’断面図。
【図３９】図３７のＢ−Ｂ’断面図。
【図４０】従来の非対称ゲート絶縁膜厚を持つ分離ゲート４端子Ｆｉｎ型二重ゲートＭＯＳ電界効果トランジスタの平面図。
【図４１】図４０のＡ−Ａ’断面図。
【図４２】図４０のＢ−Ｂ’断面図。
【図４３】従来の円形断面形状を持つナノワイヤ電界効果トランジスタの平面図。
【図４４】図４３のＡ−Ａ’断面図。
【図４５】図４３のＢ−Ｂ’断面図。
【図４６】従来の円形断面形状の２本のナノワイヤを横方向に配置した電界効果トランジスタの平面図。
【図４７】図４６のＡ−Ａ’断面図。
【図４８】図４６のＢ−Ｂ’断面図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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