(57)【特許請求の範囲】
【請求項１】
第１〜第３入力端子と、第１および第２ノードと、第１ノード、第３入力端子および出力端子に接続され、ブートストラップ容量を含む第１信号生成部と、第２ノード、第１電源および出力端子に接続される第２信号生成部とを備え、第１入力端子がアクティブになると第１ノードがアクティブとなり、第２入力端子がアクティブになると第２ノードがアクティブとなる信号処理回路であって、
第１信号生成部に、一方の導通電極が第３入力端子に接続され、かつ他方の導通電極と制御端子とがブートストラップ容量を介して接続されるとともに、上記他方の導通電極が出力端子に接続される第１トランジスタを含み、
上記第３入力端子が第２電源に接続され、
上記出力端子が抵抗を介して第１電源に接続されている信号処理回路。
【請求項２】
第２信号生成部に、制御端子が第２ノードに接続され、かつ一方の導通電極が第１トランジスタに接続されるとともに、他方の導通電極が第１電源に接続される第２トランジスタを含む請求項１記載の信号処理回路。
【請求項３】
第１ノードとブートストラップ容量とが、第３トランジスタを介して接続されている請求項２記載の信号処理回路。
【請求項４】
第１〜第３入力端子と、第１および第２ノードと、第１ノード、第３入力端子および出力端子に接続され、ブートストラップ容量を含む第１信号生成部と、第２ノード、第１電源および出力端子に接続される第２信号生成部とを備え、第１入力端子がアクティブになると第１ノードがアクティブとなり、第２入力端子がアクティブになると第２ノードがアクティブとなる信号処理回路であって、
上記出力端子が抵抗を介して第１電源に接続され、
第１信号生成部に、一方の導通電極が第３入力端子に接続され、かつ他方の導通電極と制御端子とがブートストラップ容量を介して接続されるとともに、上記他方の導通電極が出力端子に接続される第１トランジスタを含み、
第２信号生成部に、制御端子が第２ノードに接続され、かつ一方の導通電極が第１トランジスタに接続されるとともに、他方の導通電極が第１電源に接続される第２トランジスタを含み、
第１ノードとブートストラップ容量とが、第３トランジスタを介して接続され、
制御端子が第１ノードに接続される第４トランジスタと、制御端子が第２ノードに接続される第５トランジスタとを備え、
第１ノードが第５トランジスタを介して第２電源に接続されるともに、第２ノードが第４トランジスタを介して第２電源に接続される信号処理回路。
【請求項５】
第１〜第５トランジスタは同一導電型である請求項４記載の信号処理回路。
【請求項６】
上記ブートストラップ容量は第１トランジスタの寄生容量である請求項１または４記載の信号処理回路。
【請求項７】
請求項１〜６のいずれか１項に記載の信号処理回路とシフトレジスタとを備えたドライバ回路。
【請求項８】
初動時に、上記信号処理回路の第１および第２入力端子それぞれに入力される信号を非アクティブとしておく請求項７記載のドライバ回路。
【請求項９】
上記信号処理回路の第１入力端子に、シフトレジスタの全段に供給する信号を入力し、上記信号処理回路の第２入力端子に、シフトレジスタの特定段に供給する信号を入力し、上記信号処理回路の出力端子から得られる信号をシフトレジスタの全段に供給する請求項７記載のドライバ回路。
【請求項１０】
信号処理回路とシフトレジスタとを備え、
上記信号処理回路は、第１〜第３入力端子と、第１および第２ノードと、第１ノード、第３入力端子および出力端子に接続され、ブートストラップ容量を含む第１信号生成部と、第２ノード、第１電源および出力端子に接続される第２信号生成部とを備え、第１入力端子がアクティブになると第１ノードがアクティブとなり、第２入力端子がアクティブになると第２ノードがアクティブとなり、上記出力端子が抵抗を介して第１電源に接続された信号処理回路であり、
上記信号処理回路の第１入力端子に、シフトレジスタの全段に供給する信号を入力し、上記信号処理回路の第２入力端子に、シフトレジスタの特定段に供給する信号を入力し、上記信号処理回路の出力端子から得られる信号をシフトレジスタの全段に供給し、
上記シフトレジスタは各段にフリップフロップを備え、該フリップフロップは、ブートストラップ容量を含み、第１クロック信号端子に接続される第１出力部と、第１電源に接続される第２出力部と、ブートストラップ容量をチャージする第１入力部と、上記ブートストラップ容量をディスチャージするディスチャージ部と、第２出力部に接続された第２入力部と、第２クロック信号端子に接続され、上記ディスチャージ部および第２出力部を制御するリセット部とを含み、
第１初期化信号が上記第１出力部を制御し、第２初期化信号が第１入力部を制御し、第３初期化信号がディスチャージ部および第２出力部を制御するものとして、
上記信号処理回路の第１入力端子に第１初期化信号を入力し、上記信号処理回路の第２入力端子にシフトレジスタのシフト開始を規定するスタートパルスを入力することで、上記信号処理回路の出力端子から第３初期化信号を得るドライバ回路。
【請求項１１】
上記第３初期化信号は、第１初期化信号がアクティブとなるのに同期してアクティブとなり、上記スタートパルスがアクティブとなるのに同期して非アクティブとなる請求項１０記載のドライバ回路。
【請求項１２】
請求項１〜６のいずれか１項に記載の信号処理回路を備えた表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば表示装置のドライバ回路に設けられる信号処理回路に関する。
【背景技術】
【０００２】
特許文献１には、ｎチャネルのトランジスタで構成された信号処理回路の構成が開示されている（図１９（Ｂ）参照）。この信号処理回路はブートストラップ回路を備えており、端子２に入力される信号がアクティブ（Ｈｉｇｈ）になると、端子１に入力される信号（クロック信号や電源信号）を端子４（出力端子）から出力し（ブートストラップ効果によって、閾値落ちのない出力が可能）、端子３に入力される信号がアクティブ（Ｈｉｇｈ）になると、端子４（出力端子）からＶＳＳ（Ｌｏｗ）を出力する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】日本国公開特許公報  特開２０１０−４９７９１（公開日  ２０１０年３月４日）
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら上記信号処理回路では、端子２および端子３がともに非アクティブ（Ｌｏｗ）になると、端子４（出力端子）が電気的にフローティングとなって、動作が不安定になるという問題がある。【０００５】
本発明の目的は、動作の安定性が高い信号処理回路を提供することにある。
【課題を解決するための手段】
【０００６】
本信号処理回路は、第１〜第３入力端子と、第１および第２ノードと、第１ノード、第３入力端子および出力端子に接続され、ブートストラップ容量を含む第１信号生成部と、第２ノード、第１電源（入力端子が非アクティブのときの電位に対応する電源）および出力端子に接続される第２信号生成部とを備え、第１入力端子がアクティブになると第１ノードがアクティブとなり、第２入力端子がアクティブになると第２ノードがアクティブとなる信号処理回路であって、上記出力端子が抵抗を介して第１電源に接続されていることを特徴とする。【０００７】
本信号処理回路によれば、上記出力端子が抵抗を介して第１電源に接続されているため、第１および第２ノードが非アクティブになっても、出力端子が電気的にフローティングにならない。したがって、動作の安定性が高まる。
【発明の効果】
【０００８】
以上のように、本発明によれば、動作の安定性が高い信号処理回路を実現することができる。
【図面の簡単な説明】
【０００９】
【図１】本信号処理回路の構成を示す回路図である。
【図２】フリップフロップの構成を示す回路図である。
【図３】本液晶表示装置の構成を示すブロック図である。
【図４】本シフトレジスタの構成例を示す回路図である。
【図５】図３のシフトレジスタの動作を示すタイミングチャートである。
【図６】第１〜第３初期化信号の説明図である。
【図７】本液晶表示装置のドライバに用いられるインバータ回路の回路図である。
【図８】図１に示す信号処理回路の変形例である。
【図９】図１に示す信号処理回路の別の変形例である。
【図１０】図１の信号処理回路のさらに別の変形例である。
【図１１】図２に示すフリップフロップの変形例である。
【図１２】図２に示すフリップフロップの別の変形例である。
【図１３】図１２のフリップフロップに入力する第１〜第３初期化信号のタイミングチャートである。
【図１４】図１に示すフリップフロップのさらに別の変形例である。
【図１５】図１に示すフリップフロップのさらに別の変形例である。
【図１６】図１に示すフリップフロップのさらに別の変形例である。
【図１７】図１５のフリップフロップを備えたシフトレジスタ（双方向シフト）の構成例を示す回路図である。
【図１８】図１６のシフトレジスタに用いられるシフト方向決定回路の一例である。
【図１９】従来の信号処理回路の構成である。
【発明を実施するための形態】
【００１０】
本発明の実施の形態を図１〜図１８に基づいて説明すれば以下のとおりである。
【００１１】
図３は本発明にかかるフリップフロップを備える液晶表示装置の一構成例である。図３の液晶表示装置は、表示コントローラと、ゲートドライバＧＤと、ソースドライバＳＤと、液晶パネルＬＣＰと、バックライトＢＬ（光透過型の場合）とを備える。表示コントローラは、ゲートドライバＧＤおよびソースドライバＳＤを制御し、例えばゲートドライバＧＤには、第１および第２クロック信号（ＣＫ１信号・ＣＫ２信号）、ゲートスタートパルス信号（ＧＳＰ信号）、第１初期化信号（ＩＮＩＴ信号）、第２初期化信号（ＩＮＩＴＢ信号）、および第３初期化信号（ＩＮＩＴＫＥＥＰ信号）を供給する。ゲートドライバＧＤは液晶パネルＬＣＰの走査信号線Ｇ１〜Ｇｎを駆動し、ソースドライバＳＤは液晶パネルＬＣＰのデータ信号線Ｓ１〜Ｓｎを駆動する。ゲートドライバＧＤおよびソースドライバＳＤは液晶パネルＬＣＰとモノリシックに形成されていてもよい。
【００１２】
ゲートドライバＧＤは図４に示すシフトレジスタを備える。図４のシフトレジスタは、縦接続された複数のフリップフロップを含み、各フリップフロップは、入力端子（ＩＮ端子）と、出力端子（ＯＵＴ端子）と、第１および第２クロック信号端子（第１および第２制御信号端子）ＣＫＡ・ＣＫＢと、第１初期化端子（ＩＮＩＴ端子）と、第２初期化端子（ＩＮＩＴＢ端子）と、第３初期化端子（ＩＮＩＴＫＥＥＰ端子）と、バックイン端子（ＢＩＮ端子）とを備える。
【００１３】
ここで、奇数段のフリップフロップ（ＦＦ１・ＦＦ３等）では、ＣＫＡ端子にＣＫ１信号が供給され、ＣＫＢ端子にＣＫ２信号が供給され、偶数段のフリップフロップ（ＦＦ２・ＦＦｎ等）では、ＣＫＡ端子にＣＫ２信号が供給され、ＣＫＢ端子にＣＫ１信号が供給される。また、各段のフリップフロップ（ＦＦ１〜ＦＦｎ）に、ＩＮＩＴ信号、ＩＮＩＴＢ信号、およびＩＮＩＴＫＥＥＰ信号が供給される。また、自段のＩＮ端子が前段のＯＵＴ端子に接続されるとともに、自段のＢＩＮ端子が次段のＯＵＴ端子に接続される。なお、ＣＫ１信号およびＣＫ２信号は、互いにアクティブ期間（Ｈｉｇｈ期間）が重ならないような２つのクロック信号である。
【００１４】
図４のシフトレジスタの各段には、本発明にかかるフリップフロップが用いられる。本フリップフロップの一構成例を図２に示す。図２のフリップフロップは、ＩＮ端子と、ＯＵＴ端子と、ＣＫＡ・ＣＫＢ端子と、ブートストラップ容量Ｃｖを含み、ＣＫＡ端子およびＯＵＴ端子に接続される第１出力部ＦＯと、第１電源ＶＳＳ（低電位側電源）およびＯＵＴ端子に接続される第２出力部ＳＯと、ＩＮ端子および第２電源ＶＤＤ（高電位側電源）に接続され、ブートストラップ容量Ｃｖをチャージする第１入力部ＦＩと、ブートストラップ容量Ｃｖをディスチャージするディスチャージ部ＤＣと、ＩＮ端子および第１電源ＶＳＳに接続され、第２出力部に接続された第２入力部ＳＩと、ＣＫＢ端子に接続され、ディスチャージ部ＤＣおよび第２出力部ＳＯを制御するリセット部ＲＳと、第１出力部ＦＯを制御する第１初期化部ＦＴと、第１入力部ＦＩを制御する第２初期化部ＳＤと、ディスチャージ部ＤＣおよび第２出力部ＳＯを制御する第３初期化部ＴＤと、ＯＵＴ端子に接続され、第２出力部ＳＯを制御する帰還部ＦＢと、第１入力部ＦＩと第１出力部ＦＯとを中継する中継部ＲＣと、通常動作時に自段と他段が同時にアクティブとなることを防ぐ誤動作防止部ＳＣとを備える。
【００１５】
より具体的には、本フリップフロップは、第１出力部ＦＯにトランジスタＴｒ１（第１トランジスタ）およびブートストラップ容量Ｃｖを、第２出力部ＳＯに第２トランジスタＴｒ２（第２トランジスタ）を、第１入力部ＦＩにトランジスタＴｒ３（第３トランジスタ）および抵抗Ｒｉを、ディスチャージ部ＤＣにトランジスタＴｒ４（第４トランジスタ）を、第２入力部ＳＩにトランジスタＴｒ５（第５トランジスタ）を、リセット部ＲＳにトランジスタＴｒ６（第６トランジスタ）および抵抗Ｒｒを、第１初期化部ＦＴにトランジスタＴｒ７（第７トランジスタ）およびトランジスタＴｒ１１（第１１トランジスタ）を、第２初期化部にトランジスタＴｒ８（第８トランジスタ）およびトランジスタＴｒ１０（第１０トランジスタ）を、第３初期化部にＴｒ９（第９トランジスタ）を、帰還部ＦＢにトランジスタＴｒ１２（第１２トランジスタ）を、中継部ＲＣにトランジスタＴｒ１３（第１３トランジスタ）を、誤動作防止部ＳＣにトランジスタＴｒ１４・１５を含んでいる。なお、Ｔｒ１〜１５はすべて同一導電型（ｎチャネル型）である。
【００１６】
さらに、Ｔｒ１は、ドレイン電極がＣＫＡ端子に接続され、かつゲート電極とソース電極とがブートストラップ容量Ｃｖを介して接続され、かつ上記ソース電極が、ＯＵＴ端子に接続されるとともに、Ｔｒ２を介してＶＳＳに接続されている。
【００１７】
また、Ｔｒ３、Ｔｒ５およびＴｒ１４のゲート端子がＩＮ端子に接続され、Ｔｒ６のゲート端子がＣＫＢ端子に接続され、Ｔｒ７およびＴｒ１１のゲート端子がＩＮＩＴ端子に接続され、Ｔｒ８およびＴｒ１０のゲート端子がＩＮＩＴＢ端子に接続され、Ｔｒ９のゲート端子がＩＮＩＴＫＥＥＰ端子に接続され、Ｔｒ１３のゲート端子がＶＤＤに接続され、Ｔｒ１５のゲート端子がＢＩＮ端子に接続されている。
【００１８】
さらに、Ｔｒ１のゲートに接続する第１ノードＮａが、Ｔｒ１３を介して抵抗Ｒｉの一端に接続されるとともに、Ｔｒ４を介してＶＳＳに接続されている。抵抗Ｒｉの他端は、Ｔｒ３およびＴｒ８を介してＶＤＤに接続されている（ただし、Ｔｒ３は抵抗Ｒｉ側でＴｒ８はＶＤＤ側）。
【００１９】
さらに、Ｔｒ２のゲート端子に接続する第２ノードＮｂが、Ｔｒ５を介してＶＳＳに接続され、かつＴｒ１１を介してＶＳＳに接続されるとともに、Ｔｒ１２を介してＶＳＳに接続されている。また、Ｔｒ４のゲート端子に接続する第３ノードＮｃが、Ｔｒ９を介してＶＤＤに接続され、かつ抵抗ＲｒおよびＴｒ６を介してＶＤＤに接続され（ただし、抵抗Ｒｒは第３ノードＮｃ側でＴｒ６はＶＤＤ側）、第２ノードＮｂおよび第３ノードＮｃが、Ｔｒ１０を介して接続されている。また、第３ノードＮｃが、Ｔｒ１５・１４を介してＶＤＤに接続されている（ただし、Ｔｒ１５が第３ノードＮｃ側でＴｒ１４はＶＤＤ側）。
【００２０】
本シフトレジスタの動作を図５に示す。全ＯＮ期間には、ＩＮＩＴ信号がアクティブ（Ｈｉｇｈ）、ＩＮＩＴＢ信号がアクティブ（Ｌｏｗ）、ＩＮＩＴＫＥＥＰ信号がアクティブ（Ｈｉｇｈ）となるので、ブートストラップ容量Ｃｖはディスチャージ部ＤＣによってディスチャージされて（Ｔｒ９、Ｔｒ４がＯＮ、Ｔｒ１がＯＦＦするため）第１出力部ＦＯが非アクティブとなるとともに、第２出力部ＳＯも非アクティブとなる（Ｔｒ１１がＯＮ、Ｔｒ２がＯＦＦするため）。したがって、第１初期化部ＦＴによって第１出力部ＦＯのＴｒ１のソース電極がＶＤＤに接続され、ＯＵＴ端子には、ＣＫ１・ＣＫ２信号に関係なく確実にＶＤＤ電位（Ｈｉｇｈ）が出力される。なお、本構成では全ＯＮ期間中に第２ノードがＶＳＳ、第３ノードがＶＤＤとなるので、ＩＮＩＴＢ信号によってＴｒ１０をＯＦＦすることで、両ノードを遮断している。一方、全ＯＮ期間終了からＧＳＰ信号がアクティブになるまでは、ＩＮＩＴ信号が非アクティブ（Ｌｏｗ）、ＩＮＩＴＢ信号がアクティブ非（Ｈｉｇｈ）、ＩＮＩＴＫＥＥＰ信号がアクティブ（Ｈｉｇｈ）となるので、Ｔｒ１０がＯＮして、第２出力部ＳＯがアクティブになる（Ｔｒ２がＯＮする）。したがって、ＣＫ１・ＣＫ２信号に関係なく、ＯＵＴ端子に確実にＶＳＳ電位（Ｌｏｗ）が出力される。
【００２１】
通常駆動時の動作は以下のとおりである。通常駆動時には、ＩＮＩＴ信号が非アクティブ（Ｌｏｗ）、ＩＮＩＴＢ信号が非アクティブ（Ｈｉｇｈ）、ＩＮＩＴＫＥＥＰ信号が非アクティブ（Ｌｏｗ）となる。なお、ＩＮＩＴＫＥＥＰ信号は、ＧＳＰ信号のアクティブ化に同期して非アクティブ（Ｌｏｗ）となる（Ｔｒ８・Ｔｒ１０はＯＮ、Ｔｒ７・Ｔｒ９はＯＦＦ）。
【００２２】
例えば１段目のフリップフロップＦＦ１（図４参照）では、ＩＮ端子がアクティブになる（ＧＳＰ信号がアクティブとなる）と、ブートストラップ容量Ｃｖがチャージされて第１ノードＮａの電位がＶＤＤ電位−Ｖｔｈ程度（Ｖｔｈはトランジスタの閾値電圧）までプリチャージされる。このとき、ＣＫ２がＨｉｇｈ（ＣＫＢ端子がアクティブ）であるため、Ｔｒ５およびＴｒ６がともにＯＮするが、抵抗Ｒｒの電流制限によって、Ｔｒ６の駆動能力よりもＴｒ５のそれが高くなるため、第２ノードＮｂはＶＳＳ電位となる。これは、ＧＳＰ信号が非アクティブになっても維持される（Ｔｒ２、Ｔｒ１２、Ｔｒ４はＯＦＦのままであるため）。
【００２３】
ここで、ＣＫ１信号が立ち上がると、ブートストラップ効果によって、第１ノードＮａの電位がＶＤＤ電位以上に突き上がる。これにより、ＣＫ１信号（Ｈｉｇｈ）が電位降下（いわゆる閾値落ち）することなくＯＵＴ端子（ＧＯ１）から出力される。ＯＵＴ端子がＨｉｇｈになると、帰還部ＦＢのＴｒ１２がＯＮして、第２ノードＮｂは確実にＶＳＳ電位となる。なお、ＣＫ１が立ち下がると、ブートストラップ効果が切れて第１ノードＮａの電位はＶＤＤ電位−Ｖｔｈに戻る。次いで、ＣＫ２が立ち上がると、ディスチャージ部ＤＣＴｒ４がＯＮしてブートストラップ容量Ｃｖがディスチャージされるとともに、Ｔｒ２がＯＮしてＯＵＴ端子（ＧＯ１）からＶＳＳ（Ｌｏｗ）が出力され、フリップフロップＦＦ１のリセット（自己リセット）が完了する。
【００２４】
また、図２の構成では、誤動作防止部ＳＣが設けられているため、通常動作中に、前段（自段の１つ前の段）および次段（自段の１つ後ろの段）の出力がともにアクティブとなったような場合には、Ｔｒ１４・Ｔｒ１５がともにＯＮしてＴｒ２がＯＮとなり、ＯＵＴ端子を強制的にＶＳＳ電位（Ｌｏｗ）にすることができる。また、図２の構成では、中継回路ＲＣ（Ｔｒ１３）が設けられているため、ブートストラップ効果によって第１ノードＮａの電位が一定以上となるとＴｒ１３がＯＦＦする。これにより、ディスチャージ部ＤＣのＴｒ４を高電圧から保護することができる。
【００２５】
ＩＮＩＴ信号の反転信号であるＩＮＩＴＢ信号およびＩＮＩＴＫＥＥＰ信号は、ＩＮＩＴ信号から生成される。すなわち、図６に示すように、インバータ回路ＩＮＶはＩＮＩＴ信号からＩＮＴＢ信号を出力し、信号処理回路ＳＰＣは、ＩＮＩＴ信号を用いてＩＮＩＴＫＥＥＰ信号を生成する。ここで、ＩＮＩＴＢ信号は、ＩＮＩＴ信号の反転信号であり、ＩＮＩＴＫＥＥＰ信号は、ＩＮＩＴ信号がアクティブ（Ｈｉｇｈ）から非アクティブ（Ｌｏｗ）となるタイミングでアクティブ（Ｈｉｇｈ）となっており、このタイミングの後に（例えば、図５のようにＧＳＰ信号のアクティブ化に同期して）非アクティブ（Ｌｏｗ）となる。
【００２６】
図７は、インバータ回路ＩＮＶの構成を示す回路図である。同図に示されるように、インバータ回路ＩＮＶは、ｎチャネルのトランジスタＴｒ２１〜Ｔｒ２４と、抵抗Ｒａ・Ｒｗと、ブートストラップ容量ＣＶと、ＩＮ端子と、ＯＵＴ端子とを備える。
【００２７】
Ｔｒ２１は、ゲート電極およびソース電極がブートストラップ容量ＣＶを介して接続され、かつドレイン電極がＶＤＤに接続されるとともに、ソース電極がＯＵＴ端子に接続され、Ｔｒ２２・２３のゲート電極はＩＮ端子に接続され、Ｔｒ２４のゲート電極はＶＤＤに接続され、Ｔｒ２１のゲート電極に接続するノードＮＡがＴｒ２４を介してノードＮＢに接続され、ノードＮＢが抵抗Ｒａを介してＶＤＤに接続されるとともに、Ｔｒ２３を介してＶＳＳに接続され、ＯＵＴ端子が抵抗Ｒｗを介してＶＤＤに接続されるとともに、Ｔｒ２２を介してＶＳＳに接続される。
【００２８】
図７のインバータ回路ＩＮＶでは、インバータ回路ＩＮＶでは、ＩＮ端子がアクティブ（Ｈｉｇｈ）になると、ノードＮＡおよびＮＢがＶＳＳ電位（Ｌｏｗ）となってＴｒ２１はＯＦＦし、また、Ｔｒ２２はＯＮするため、ＯＵＴ端子にはＶＳＳ電位（Ｌｏｗ）が出力される。この状態からＩＮ端子が非アクティブ（Ｌｏｗ）になると、ＶＤＤから抵抗Ｒａを介してブートストラップ容量ＣＶがチャージされ（これによりＴｒ２４はＯＦＦ）、Ｔｒ２１に電流が流れる。これにより、ブートストラップ容量ＣＶを介してノードＮＡが突き上げられ、ＯＵＴ端子からは、ＶＤＤ電位（Ｈｉｇｈ）が電位降下（閾値落ち）することなくから出力される。なお、図６のインバータ回路ＩＮＶでは、ＯＵＴ端子が抵抗Ｒｗを介してＶＤＤに接続されているため、ブートストラップ効果が切れた後も、ＶＤＤ電位（閾値落ちのない電源電位）をＯＵＴ端子から出力し続けることができる。さらに、図６の構成では、Ｔｒ２４が設けられ、ブートストラップ効果によってノードＮＡが高電位になるときにはＴｒ２４がＯＦＦしているため、ノードＮＡに生じる高電位によってＴｒ２３が劣化・破損することを回避することができる。
【００２９】
信号処理回路ＳＰＣの一構成例を図１に示す。図１の信号処理回路ＳＰＣは、ＩＮ１端子（第１入力端子）およびＩＮ２（第２入力端子）と、ＯＵＴ端子（出力端子）と、ノードｎａ（第１ノード）およびノードｎｂ（第２ノード）と、ＶＤＤ（第１電源）およびＯＵＴ端子に接続され、ブートストラップ容量ｃｖを含む第１信号生成部ＦＳと、ノードｎｂ、ＶＳＳ（第２電源）およびＯＵＴ端子に接続される第２信号生成部ＳＳとを備え、ＩＮ１端子がアクティブになるとノードｎａがアクティブ（Ｈｉｇｈ）となり、ＩＮ２がアクティブになるとｎｂがアクティブ（Ｈｉｇｈ）となり、ＯＵＴ端子が抵抗Ｒｙを介してＶＳＳに接続されている。
【００３０】
具体的には、信号処理回路ＳＰＣは、第１信号生成部ＦＳに設けられるトランジスタＴｒ３１と、第２信号生成部ＳＳに設けられるトランジスタＴｒ３２と、トランジスタＴｒ３３〜３９とを備える。ここで、Ｔｒ３１は、ドレイン電極がＶＤＤに接続され、かつソース電極とゲート電極とがブートストラップ容量ｃｖを介して接続されるとともに、ソース電極がＯＵＴ端子に接続され、Ｔｒ３１のソース電極は、抵抗Ｒｙを介してＶＳＳに接続されるともに、Ｔｒ３２を介してＶＳＳに接続されている。また、Ｔｒ３２およびＴｒ３５のゲート電極はノードｎｂに接続され、Ｔｒ３４のゲート電極はノードｎａに接続され、Ｔｒ３６およびＴｒ３７のゲート電極はＩＮ１端子に接続され、Ｔｒ３８およびＴｒ３９のゲート電極はＩＮ２端子に接続されている。また、Ｔｒ３１のゲート電極に接続されるノードｎｃが、Ｔｒ３３を介してノードｎａに接続され、ノードｎａとＶＳＳとがＴｒ３５を介して接続されるとともに、ノードｎｂとＶＳＳとがＴｒ３４を介して接続され、ノードｎａとＶＤＤとがＴｒ３６を介して接続され、ノードｎａとＶＳＳとがＴｒ３９を介して接続され、ノードｎｂとＶＤＤとがＴｒ３８を介して接続され、ノードｎｂとＶＳＳとがＴｒ３７を介して接続されている。
【００３１】
図１の信号処理回路ＳＰＣでは、ＩＮ２端子が非アクティブ（Ｌｏｗ）でＩＮ１端子がアクティブ（Ｈｉｇｈ）になると、ノードｎａがアクティブ（Ｈｉｇｈ）、ノードｎｂが非アクティブ（Ｌｏｗ）になって（Ｔｒ３６・３７がＯＮ）、ブートストラップ容量ｃｖがチャージされ、Ｔｒ３１に電流が流れる。これにより、ブートストラップ容量ｃｖを介してノードｎｃが突き上げられ、ＯＵＴ端子からは、ＶＤＤ電位（Ｈｉｇｈ）が電位降下（閾値落ち）することなくから出力される。次いで、ＩＮ１端子が非アクティブ（Ｌｏｗ）になると（ＩＮ２端子は非アクティブのまま）、ノードｎｃ・ｎｂはフローティングとなるため、ＯＵＴ端子からは、引き続きＶＤＤ電位（Ｈｉｇｈ）が出力される。次いで、ＩＮ２端子がアクティブ（Ｈｉｇｈ）になると、ノードｎｂがアクティブ（Ｈｉｇｈ）、ノードｎａが非アクティブ（Ｌｏｗ）になって（Ｔｒ３８・３９・３２がＯＮ）、ＯＵＴ端子からは、ＶＳＳ電位（Ｌｏｗ）が出力される。したがって、図６の場合には、ＩＮ１端子にＩＮＩＴ信号を、ＩＮ２端子にＧＳＰ信号を入力することで、ＯＵＴ端子に、図６に示すようなＩＮＩＴＫＥＥＰ信号を得ることができる。
【００３２】
ここで、抵抗Ｒｙの抵抗値を０．５〜５．５メガオームの高抵抗値としておくことで、抵抗ＲｙによってＯＵＴ端子の初期値（ＩＮ１端子がアクティブになるまでのＴｒ３１のソース電位）を決めることができる。これにより、ＩＮ１端子がアクティブ（Ｈｉｇｈ）になったときに、第１信号生成部ＦＳのブートストラップ回路が正常に機能する。
【００３３】
また、図１の信号処理回路ＳＰＣでは、トランジスタＴｒ３４・３５が設けられているため、ノードｎａがアクティブの期間はノードｎｂを確実にＶＳＳ（非アクティブ）とし、ノードｎｂがアクティブの期間はノードｎａを確実にＶＳＳ（非アクティブ）とすることができる。これにより、ＩＮ１・ＩＮ２が非アクティブになる期間（図６においてＩＮＩＴ信号が非アクティブとなった後、ＧＳＰ信号がアクティブになるまでの期間）に前状態の出力（図６ではＨｉｇｈ）を確実に維持することができる。
【００３４】
また、図１の信号処理回路ＳＰＣでは、初動時にＩＮ１およびＩＮ２を非アクティブにしておくことが好ましい。こうすれば、第１信号生成部ＦＳのブートストラップ回路をより確実に機能させることができる。
【００３５】
なお、図１の信号処理回路ＳＰＣでは、Ｔｒ３３が設けられているため、ブートストラップ効果によってノードｎｃの電位が一定以上となるとＴｒ３３がＯＦＦする。これにより、ノードｎａに接続する各トランジスタ（Ｔｒ３４・Ｔｒ３５・Ｔｒ３６・Ｔｒ３９）を高電圧から保護することができる。
【００３６】
なお、図１の信号処理回路ＳＰＣから、トランジスタＴｒ３４・３５を除いて図８の信号処理回路ＳＰＣ１を構成することもできる。図１の信号処理回路ＳＰＣから、トランジスタＴｒ３３を除いて図９の信号処理回路ＳＰＣ２を構成することもできる。また、図１の信号処理回路ＳＰＣのトランジスタＴｒ３６・Ｔｒ３８をダイオード接続とし、図１０の信号処理回路ＳＰＣ３を構成することもできる。
【００３７】
本フリップフロップは、図２の構成から中継回路ＲＣおよび誤動作防止部ＳＣを除き（Ｔｒ１３〜Ｔｒ１５を除き）、さらに第１初期化回路ＦＴのＴｒ１１を除いて図１１のように構成することもできる。図１１のフリップフロップの全ＯＮ動作を以下に説明する。
【００３８】
全ＯＮ期間には、ＩＮＩＴ信号がアクティブ（Ｈｉｇｈ）、ＩＮＩＴＢ信号がアクティブ（Ｌｏｗ）、ＩＮＩＴＫＥＥＰ信号がアクティブ（Ｈｉｇｈ）となるので、ブートストラップ容量Ｃｖはディスチャージ部ＤＣによってディスチャージされて（Ｔｒ９、Ｔｒ４がＯＮ、Ｔｒ１がＯＦＦするため）第１出力部ＦＯが非アクティブとなるとともに、第２出力部ＳＯがフローティングとなるものの（Ｔｒ１０がＯＦＦするため）、第１初期化部ＦＴによって第１出力部ＦＯのＴｒ１のソース電極（ＯＵＴ端子）がＶＤＤに接続され、ＯＵＴ端子には、ＣＫ１・ＣＫ２信号に関係なく確実にＶＤＤ電位（Ｈｉｇｈ）が出力されると同時に、Ｔｒ１２よりＮｂが非アクティブ（Ｌｏｗ）となり、第２出力部ＳＯはＯＦＦとなる。一方、全ＯＮ期間終了からＧＳＰ信号がアクティブになるまでは、ＩＮＩＴ信号が非アクティブ（Ｌｏｗ）、ＩＮＩＴＢ信号がアクティブ非（Ｈｉｇｈ）、ＩＮＩＴＫＥＥＰ信号がアクティブ（Ｈｉｇｈ）となるので、Ｔｒ８・Ｔｒ１０がＯＮして、第２出力部ＳＯがアクティブになる（Ｔｒ２がＯＮする）。したがって、ＣＫ１・ＣＫ２信号に関係なく、ＯＵＴ端子に確実にＶＳＳ電位（Ｌｏｗ）が出力される。
【００３９】
本フリップフロップは、図２の構成から中継回路ＲＣ、帰還部ＦＢおよび誤動作防止部ＳＣを除き（Ｔｒ１２〜Ｔｒ１５を除き）、さらに第１初期化回路ＦＴのＴｒ１１および第２初期化回路ＦＴのＴｒ１０を除いて図１２のように構成し、図１３に示すＩＮＩＴ信号、ＩＮＩＴＢ信号およびＩＮＩＴＫＥＥＰ信号を入力することもできる。図１２・１３の場合の全ＯＮ動作を以下に説明する。
【００４０】
全ＯＮ期間には、ＩＮＩＴ信号がアクティブ（Ｈｉｇｈ）、ＩＮＩＴＢ信号がアクティブ（Ｌｏｗ）、ＩＮＩＴＫＥＥＰ信号が非アクティブ（Ｌｏｗ）となるので、ブートストラップ容量Ｃｖはディスチャージ部ＤＣによってディスチャージされて（Ｔｒ４がＯＮ、Ｔｒ１・Ｔｒ８がＯＦＦするため）第１出力部ＦＯが非アクティブとなるとともに、第２出力部ＳＯはフローティングとなる（Ｔｒ５・Ｔｒ９がＯＦＦのため）。したがって、第１初期化部ＦＴによって第１出力部ＦＯのＴｒ１のソース電極（ＯＵＴ端子）がＶＤＤに接続され、ＯＵＴ端子には、ＣＫ１・ＣＫ２信号に関係なく確実にＶＤＤ電位（Ｈｉｇｈ）が出力されると同時に他段のＯＵＴがＩＮに接続されているのでＩＮがアクティブ（Ｈｉｇｈ）となりＴｒ５がＯＮとなるため第２出力部ＳＯはＯＦＦとなる。一方、全ＯＮ期間終了からＧＳＰ信号がアクティブになるまでは、ＩＮＩＴ信号が非アクティブ（Ｌｏｗ）、ＩＮＩＴＢ信号がアクティブ非（Ｈｉｇｈ）、ＩＮＩＴＫＥＥＰ信号がアクティブ（Ｈｉｇｈ）となるので、Ｔｒ９がＯＮして、第２出力部ＳＯがアクティブになる（Ｔｒ２がＯＮする）。したがって、ＣＫ１・ＣＫ２信号に関係なく、ＯＵＴ端子に確実にＶＳＳ電位（Ｌｏｗ）が出力される。
【００４１】
図２のフリップフロップでは、リセット回路ＲＳで、第３ノードＮｃが、抵抗ＲｒおよびＴｒ６を介してＶＤＤに接続されているが（ただし、Ｔｒ６は抵抗Ｒｒ側でＴｒ６はＶＤＤ側）、これに限定されない。図１４に示すように、第３ノードＮｃを、Ｔｒ６および抵抗Ｒｒを介してＶＤＤに接続してもよい（ただし、Ｔｒ６は第３ノード側で、ＲｒはＶＤＤ側）。
【００４２】
図２のフリップフロップでは、リセット回路ＲＳに抵抗Ｒｒを設けているがこれに限定されない。抵抗Ｒｒをダイオード接続されたトランジスタＴＤに置き換え、図１５のように構成することもできる。
【００４３】
また、図２の構成から誤動作防止部のみを除き、図１６のように構成することもできる。また、本フリップフロップ（例えば、図１６のもの）を用いて、図１７のような双方向にシフト可能なシフトレジスタを構成することもできる。この場合、隣接する２つの段の間にシフト方向決定回路ＳＥＬを配置し、ＵＤ信号およびＵＤＢ信号を入力する。順方向（下方向）シフトの場合、例えばＳＥＬ２は、ＦＦ１のＯＵＴ端子をＦＦ２のＩＮ端子に接続する。一方、逆方向（上方向）シフトの場合、例えばＳＥＬ１は、ＦＦ２のＯＵＴ端子をＦＦ１のＩＮ端子に接続する。なお、シフト方向決定回路ＳＥＬは、図１８に示すように、２つのＮチャネルトランジスタを含み、その一方については、ゲート端子がＵＤ端子に接続されるとともに、ソース電極およびドレイン電極がＩＸ端子およびＯ端子に接続され、他方については、ゲート端子がＵＤＢ端子に接続されるとともに、ソース電極およびドレイン電極がＩＹ端子およびＯ端子に接続される。
【００４４】
以上のように、本信号処理回路は、第１〜第３入力端子と、第１および第２ノードと、第１ノード、第３入力端子および出力端子に接続され、ブートストラップ容量を含む第１信号生成部と、第２ノード、第１電源（入力端子が非アクティブのときの電位に対応する電源）および出力端子に接続される第２信号生成部とを備え、第１入力端子がアクティブになると第１ノードがアクティブとなり、第２入力端子がアクティブになると第２ノードがアクティブとなる信号処理回路であって、上記出力端子が抵抗を介して第１電源に接続されていることを特徴とする。
【００４５】
本信号処理回路によれば、上記出力端子が抵抗を介して第１電源に接続されているため、第１および第２ノードが非アクティブになっても、出力端子が電気的にフローティングにならない。したがって、動作の安定性が高まる。
【００４６】
本信号処理回路は、上記第３入力端子が第２電源（入力端子がアクティブのときの電位に対応する電源）に接続されている構成とすることもできる。
【００４７】
本信号処理回路は、第１信号生成部に、一方の導通電極が第３入力端子に接続され、かつ他方の導通電極と制御端子とがブートストラップ容量を介して接続されるとともに、上記他方の導通電極が出力端子に接続される第１トランジスタを含み、第２信号生成部に、制御端子が第２ノードに接続され、かつ一方の導通電極が第１トランジスタに接続されるとともに、他方の導通電極が第１電源に接続される第２トランジスタを含む構成とすることもできる。
【００４８】
本信号処理回路は、第１ノードとブートストラップ容量とが、第３トランジスタを介して接続されている構成とすることもできる。
【００４９】
本信号処理回路は、制御端子が第１ノードに接続される第４トランジスタと、制御端子が第２ノードに接続される第５トランジスタとを備え、第１ノードが第５トランジスタを介して第２電源に接続されるともに、第２ノードが第４トランジスタを介して第２電源に接続される構成とすることもできる。
【００５０】
本信号処理回路は、第１〜第５トランジスタは同一導電型である構成とすることもできる。
【００５１】
本信号処理回路は、上記第１信号生成部に第１トランジスタを備え、上記ブートストラップ容量は第１トランジスタの寄生容量である構成とすることもできる。
【００５２】
本ドライバ回路は、上記信号処理回路とシフトレジスタとを備えることを特徴とする。
【００５３】
本ドライバ回路は、初動時に、上記信号処理回路の第１および第２入力端子それぞれに入力される信号を非アクティブとしておく構成とすることもできる。
【００５４】
本ドライバ回路は、上記信号処理回路の第１入力端子に、シフトレジスタの全段に供給する信号を入力し、上記信号処理回路の第２入力端子に、シフトレジスタの特定段に供給する信号を入力し、上記信号処理回路の出力端子から得られる信号をシフトレジスタの全段に供給する構成とすることもできる。
【００５５】
本ドライバ回路は、上記シフトレジスタは各段にフリップフロップを備え、該フリップフロップは、ブートストラップ容量を含み、第１クロック信号端子に接続される第１出力部と、第１電源に接続される第２出力部と、ブートストラップ容量をチャージする第１入力部と、上記ブートストラップ容量をディスチャージするディスチャージ部と、第２出力部に接続された第２入力部と、第２クロック信号端子に接続され、上記ディスチャージ部および第２出力部を制御するリセット部とを含み、第１初期化信号が上記第１出力部を制御し、第２初期化信号が第１入力部を制御し、第３初期化信号がディスチャージ部および第２出力部を制御するものとして、上記信号処理回路の第１入力端子に第１初期化信号を入力し、上記信号処理回路の第２入力端子にシフトレジスタのシフト開始を規定するスタートパルスを入力することで、上記信号処理回路の出力端子から第３初期化信号を得る構成とすることもできる。
【００５６】
本ドライバ回路は、上記第３初期化信号は、第１初期化信号がアクティブとなるのに同期してアクティブとなり、上記スタートパルスがアクティブとなるのに同期して非アクティブとなる構成とすることもできる。
【００５７】
本表示装置は、上記信号処理回路を備えることを特徴とする。
【００５８】
本発明は上記の実施の形態に限定されるものではなく、上記実施の形態を公知技術や技術常識に基づいて適宜変更したものやそれらを組み合わせて得られるものも本発明の実施の形態に含まれる。また、各実施の形態で記載した作用効果等もほんの例示に過ぎない。
【産業上の利用可能性】
【００５９】
本発明の信号処理回路は、特に液晶表示装置のドライバ回路に好適である。
【符号の説明】
【００６０】
ＳＰＣ１〜ＳＯＣ４  信号処理回路
ＩＮＩＴ  第１初期化信号
ＩＮＩＴＢ  第２初期化信号
ＩＮＩＴＫＥＥＰ  第３初期化信号
ｎａ〜ｎｃ  ノード
ＶＤＤ  高電位側電源
ＶＳＳ  低電位側電源
Ｔｒ３１〜Ｔｒ３５  第１〜第５トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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