(57)【特許請求の範囲】
【請求項１】
電界効果トランジスタのチャネル領域に隣接してリセス（３１６、４１６）を形成するステップと、
第１導電型の第１ドーパント種を含むハロ領域（２０６Ａ、３０６Ａ、４０６Ａ）をエピタキシャル成長プロセスによって前記リセス（３１６、４１６）に形成するステップと、
前記ハロ領域（２０６Ａ、３０６Ａ、４０６Ａ）の一部を除去し、当該除去された前記ハロ領域の一部に代えて半導体材料（２１８、３１８）を形成するステップと、
前記チャネル領域（２０２、３０３、４０３）に隣接する前記ハロ領域の前記第１ドーパント種とのＰＮ接合を有するソース／ドレイン拡張領域を形成するように、前記半導体材料（２１８、３１８）に前記第１導電型とは異なる第２導電型の第２ドーパント種を導入するステップと、を含む方法。
【請求項２】
前記ハロ領域（２０６Ａ、３０６Ａ、４０６Ａ）の一部を置換するステップは、前記チャネル領域（２０２、３０３、４０３）に隣接して第２のリセス（２１６、３１６Ａ、４１６）を形成し、エピタキシャル成長プロセスで前記半導体材料（２１８、３１８）を形成するステップを含む、請求項１記載の方法。
【請求項３】
前記リセス（３１６）は、前記チャネル領域（３０４）を覆うエッチマスク（３１５）に基づいたエッチプロセスにより形成され、さらに、前記エッチプロセスは、前記エッチマスク（３１５）のアンダーエッチを画定するように制御される、請求項１記載の方法。
【請求項４】
結晶性半導体領域（３０２、４０２）の上方に形成されるエッチマスク（３１５、４００）の下方に延びるように、リセス（３１６、４１６）を前記結晶性半導体領域（３０２、４０２）に形成するステップと、
ドープした半導体層（３０６）を選択的エピタキシャル成長プロセスによって形成することにより、前記エッチマスク（３１５、４００）の下方に延びる、第１導電型の第１ドーパント種を含むハロ領域（３０６Ａ、４０６Ａ）を形成するステップと、
前記ドープした半導体層（３０６）の一部を異方性エッチプロセスにより除去するステップと、
前記ドープした半導体層（３０６）の一部の除去後、前記リセス（３１６、４１６）に半導体材料（３１８）を形成するステップと、を含み、前記半導体材料（３１８）は前記第１導電型以外の第２導電型の第２ドーパント種を含み、前記ドープした半導体層（３０６）と前記半導体材料（３１８）との間においてＰＮ接合を形成する、方法。
【請求項５】
前記エッチマスク（３１５、４００）は、電界効果トランジスタ（３００、４００）のゲート電極（３０４、４０４）を含む、請求項４記載の方法。
【請求項６】
前記半導体材料（３１８）は、選択的エピタキシャル成長プロセスにより形成される、請求項４記載の方法。
【請求項７】
前記半導体材料は、歪みのある半導体材料として形成される、請求項１または４記載の方法。
【請求項８】
チャネル領域（２０３、３０３、４０３）の上方に形成されるゲート電極構造（２１５、３１５）と、
リセス（３１６、４１６）に形成されたドレインおよびソース拡張領域（２１０）であって、前記チャネル領域（２０３、３０３、４０３）に隣接する前記リセス（３１６、４１６）の第１の部分はハロ領域（２０６Ａ、３０６Ａ、４０６Ａ）によって覆われており、前記第１の部分に隣接する前記リセス（３１６、４１６）の第２の部分は前記ハロ領域（２０６Ａ、３０６Ａ、４０６Ａ）によっては覆われることなく半導体材料（２１８、３１８）によって覆われ埋められており、前記ハロ領域（２０６Ａ、３０６Ａ、４０６Ａ）は第１導電型の第１ドーパント種を含むエピタキシャル成長材料を備えるとともに前記チャネル領域（２０３、３０３、４０３）に隣接して配置されており、前記半導体材料（２１８、３１８）は第１導電型とは異なる第２導電型の第２ドーパント種を備えており、前記第１及び第２ドーパント種が前記チャネル領域（２０３、３０３、４０３）に隣接して前記第１の部分と前記ハロ領域（２０６Ａ、３０６Ａ、４０６Ａ）との間にＰＮ接合を形成しており、前記ＰＮ接合におけるカウンタドーピング濃度と比べるとカウンタドーピング濃度の低い低抵抗領域を前記第２の部分に有しているドレインおよびソース拡張領域（２１０）と、
前記ドレインおよびソース拡張領域に接続されて、前記ハロ領域の深さより深い深さにまで伸びているドレインおよびソース領域と、さらに、
前記ドレインおよびソース領域（２１０）に形成され、前記低抵抗領域（２０９Ａ）に接続されている、金属シリサイド領域（２１２）を含む、半導体デバイス（２００、３００、４００）。
【請求項９】
前記ドレインおよびソース領域（２１０）は、歪みのある半導体材料を含む、請求項８記載の半導体デバイス（２００、３００、４００）。
【請求項１０】
結晶性半導体領域（３０２、４０２）の上方に形成されるエッチマスク（３１５、４００）の下方に延びるように、リセス（３１６、４１６）を前記結晶性半導体領域（３０２、４０２）に形成するステップと、
前記エッチマスク下方の前記リセス（４１６）内に、前記第１ドーパント種を含む、ドープした犠牲層（４２１）を形成し、前記第１ドーパント種の一部を前記結晶性半導体領域（４０２）に移動させるように前記ドープした犠牲層（４２１）を熱処理し、前記ドープした犠牲層（４２１）を除去することによって、前記エッチマスク（３１５、４００）の下方に拡張する、第１導電型の第１ドーパント種を含むハロ領域（３０６Ａ、４０６Ａ）を形成するステップと、さらに、
前記ハロ領域の形成後、前記リセス（３１６、４１６）に半導体材料（３１８）を形成するステップと、を含み、前記半導体材料（３１８）は前記第１導電型以外の第２導電型の第２ドーパント種を含み、前記ハロ領域と前記半導体材料との間においてＰＮ接合を形成する、方法。
【請求項１１】
前記半導体材料（３１８）は、選択的エピタキシャル成長プロセスにより形成される、請求項１０記載の方法。
【請求項１２】
前記半導体材料は、歪みのある半導体材料として形成される、請求項１０記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
概して、本発明は、集積回路の形成に関し、より詳細には、ハロ領域により形成される、強化されたドーパントプロファイルを含む半導体領域の形成に関する。
【背景技術】
【０００２】
集積回路を製造するには、特定の回路レイアウトに従って所与のチップエリア上に多数の回路素子を形成する必要がある。このために、追加のドーパント材料を含むかあるいは含まない実質的に結晶性半導体領域が、特定の基板位置に形成され、“アクティブ”領域として、つまり、導電性領域として少なくとも一時的に動作するようにする。一般に、複数のプロセス技術が現在実行されており、マイクロプロセッサ、ストレージチップなどの複合回路に対しては、動作速度および／あるいは電力消費量および／あるいは費用効果の点で優れた特性を備えるという理由から、ＭＯＳ技術が現在最も有望なアプローチとされる。ＭＯＳ技術などを用いた複合集積回路の製造においては、ｎチャネルトランジスタおよび／またはｐチャネルトランジスタなどの何百万のトランジスタが結晶性半導体層を含む基板に形成される。
【０００３】
一般に、ｎチャネルトランジスタであろうと、ｐチャネルトランジスタであろうと、あるいはその他いずれのトランジスタアーキテクチャであろうと、トランジスタはいわゆるｐｎ接合を備えている。このｐｎ接合は、高濃度ドープ領域に隣接して配置された、チャネル領域などのわずかにドープされた領域またはドープされていない領域を含む、ドレインおよびソース領域などの高濃度ドープ領域の境界に形成される。電界効果トランジスタの場合は、チャネル領域の導電性、つまり、導電性チャネルの駆動電流容量は、チャネル領域に隣接して形成され、薄い絶縁層によってチャネル領域から分離されたゲート電極によって制御される。チャネル領域の導電性は、導電性チャネルが形成されると、適切な制御電圧をゲート電極に印加することにより、ドーパントの濃度、電荷キャリアの移動度、およびトランジスタの幅方向におけるチャネル領域の与えられた延び量に対して、チャネル長さとも呼ばれるソースおよびドレイン領域間の距離に左右される。
【０００４】
したがって、制御電圧をゲート電極に印加すると、絶縁層の下方に導電性チャネルを迅速に作り出す能力との組み合わせにより、チャネル領域の導電性によって、ＭＯＳトランジスタの特性が実質的に決定される。したがって、ゲート電極の導電性に左右されるチャネルの生成速度ならびにチャネルの抵抗率によってトランジスタの特性が実質的に決定されることから、チャネル長の縮小と、これによりチャネルの抵抗率が下がり、さらにゲートの抵抗が増加することで、チャネル長さが集積回路の動作速度を上げるための主要なデザイン基準となる。
【０００５】
しかしながら、トランジスタの寸法を縮小し続けると、それに関連した複数の問題が生じてしまい、トランジスタのチャネル長さを着実に短くすることによって得られた利点をあまり損なわないようにこれらの問題に取り組む必要がある。これに関する主要な課題の１つとして、新たなデバイス世代に対して、トランジスタのゲート電極などの極限寸法の回路素子を確実に再現して生成することができる、強化されたフォトリソグラフィおよびエッチストラテジーを構築することが挙げられる。さらに、所望のチャネル制御性と組み合わせてシート抵抗と接触抵抗とを低くするために、ドレイン領域およびソース領域において、横方向に加えて垂直方向にも非常に高度なドーパントプロファイルが要求される。しかし、ゲート長を縮小すると、それぞれのチャネルの制御性が低下してしまうので、少なくともＰＮ接合の近傍には、明確な横方向のドーパントプロファイルとドーパントの傾斜とが求められる。したがって、ドーパント種を導入するようにイオンを注入することで、いわゆるハロ領域が形成される。
【０００６】
このドーパント種の導電型は、他のチャネルおよび半導体領域の導電型に一致する。このようにすることで、結果として生じるＰＮ接合のドーパント傾斜を、それぞれの延長部およびドレインならびにソース領域の形成後に“強化”することができる。このようにして、トランジスタのしきい値電圧（導電性のチャネルがチャネル領域中で生じる電圧）により、チャネルの制御性が実質的に決定される。その際に、縮小したゲート長に対してしきい値電圧のばらつきが見られる。よって、適切なハロ注入領域を設けることでチャネルの制御性を強化することができる。これにより、しきい値のずれあるいはロールオフ(roll off)とも称される、しきい値電圧のばらつきも抑えることができ、さらに、ゲート長の変動に伴うトランジスタのパフォーマンスの変動も抑えることができる。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、ゲート長が縮小し続けていることから、ハロ注入によってしきい値の変動を実効的に補償すると、それぞれの延長領域に、無視できない程度のカウンタドーピングが、特に非常に浅く従って高濃度にドープされたハロ注入が求められる場合に生じてしまうという結果を招く。この浅いハロ注入は、深いハロ注入と比べると、より効率的にしきい値の変動を減らすことができるものであり、深いハロ注入は、ドーパント濃度を下げることができるが、補償メカニズムはあまり実効的ではない。この結果、ゲート絶縁層の厚みを薄くすることでチャネルの制御性が強化される。しかし、この制御性はスタティックリーク電流の増加により抑制され、さらに、二酸化シリコンなどの十分に承認された絶縁材料の物理的制限により抑制されてしまう。
【０００８】
図１ａ〜１ｃを参照して、従来のトランジスタデバイスの形成に伴う問題点を以下にさらに詳細に説明する。図１ａに、浅いハロが注入される第１トランジスタ素子１００Ｓと、適度に深く注入される第２トランジスタ素子１００Ｄの断面図を概略的に示す。この第１および第２トランジスタ１００Ｓ、１００Ｄは、基板１０１上に形成される、シリコン層などの半導体材料１０２中に設けられる、チャネル領域１０３の上方に形成されるそれぞれのゲート電極１０４を含む。スペーサ素子１０７の側壁に形成されたゲート電極１０４は、ゲート絶縁層１０５によってチャネル領域１０３から分離される。トランジスタ１００Ｓ、１００Ｄは、これまでに記載した構成要素に関しては、実質的に同様の構造を有するものと想定されうる。さらに、トランジスタ１００Ｓは、半導体層１０２にそれぞれのハロ領域１０６Ｓを形成するために、イオン注入プロセス１０８Ｓにさらされる。このハロ領域１０６Ｓは浅いハロ領域と考えられ、デバイス１００Ｓの動作において、チャネル領域１０３に形成しているチャネルの制御性を強化する際に非常に効果的である。
【０００９】
したがって、注入プロセス１０８Ｓは、注入量、エネルギーなどの適切なプロセスパラメータを使って、さらに、図示しているように、層１０２と実質的に直交する傾斜角で実施される。このようにするのは、ゲート電極１０４と、注入マスクとして機能するスペーサ１０７によって形成される構造の下方部に、ある程度延びた注入領域１０６Ｓを形成するためである。しかし、チャネルの制御性を強化すべく、しきい値のロールオフを減らすといった、短チャネル効果を抑制するための実効的な補償メカニズムを提供するために、浅い領域１０６Ｓ中の注入量と従ってドーパント濃度とを中程度に高くする必要がある。他方、第２トランジスタ１００Ｄは、ハロ注入１０８Ｄにさらされる。これは、ドーパント濃度を低下させるように設計されているので、実質的に更なる深さが必要とされる。このようにすることで、しきい値の変動に対して、中程度に高い補償効果が与えられる。
【００１０】
ゲート絶縁層１０５の厚みは典型的には、１〜３ｎｍの範囲であり、二酸化シリコン、窒化シリコンなどの頻繁に使用される材料に基づいて実質的に薄くされないことは明らかである。トランジスタ１００Ｓ、１００Ｄは、十分に確立された技術によって形成される。そのような技術においては、双方のトランジスタに対して、ハロ注入１０８Ｓ、１０８Ｄを除いて、実質的に同じプロセスが行われる。図１ｂに、最終製造段階におけるトランジスタ１００Ｓおよび１００Ｄを概略的に示す。両トランジスタ１００Ｓ、１００Ｄは、適切なサイドウォールスペーサ構造１１１を備えうる。これは、プロセスおよびデバイス要件に応じて、複数の別個のスペーサ素子および適切なライナ材料を含むことができる。さらに、それぞれの延長部１０９に接続されているドレインならびにソース領域１１０は、チャネル領域１０３に隣接する半導体層１０２内に形成されてもよい。この延長領域１０９は、すでに説明したように、それぞれのハロ領域１０６Ｓや１０６ＤとＰＮ接合とを備えて形成される。さらに、ドレインならびにソース領域１１０とゲート電極１０４に金属シリサイド領域１１２が形成され、ゲート電極１０４と、ドレインならびにソース領域１１０とに接続する直列抵抗を抑えるようにする。
【００１１】
典型的に、トランジスタ１００Ｓ、１００Ｄは、延長領域１０９を形成する適切な注入プロセスを行うことによって形成され、場合によっては、プロセスならびにデバイス要件に応じて、適切なスペーサ素子（図示せず）を提供することによって、またはスペーサ１０７に基づいて形成されうる。その後、スペーサ構造１１１は、窒化シリコンなどの適切な材料蒸着を含む、十分に承認された技術に基づいて形成され、その後、異方性エッチプロセスが行われる。その後、深いドレインならびにソース領域１１０を形成するドーパント材料を導入するために、さらなる注入プロセスが実行される。他の注入プロセスに加えて、それぞれのドーパント材料を活性化させる中間アニールプロセスはいずれも、延長領域１０９およびドレインならびにソース領域１１０を形成する前にすでに実行されているか、断続的にすでに実行されている。
【００１２】
それぞれの注入ならびにアニールプロセスが完了し、延長領域１０９とハロ領域１０６Ｓか１０６Ｄとの間にＰＮ接合が形成された後、金属シリサイド領域１１２は任意の適切なプロセス技術に基づいて形成される。プロセス技術の一例としては、コバルト、チタン、ニッケル、白金またはこれらの組合せなどの耐火金属を後続のそれぞれの金属シリサイドを形成する熱処理で蒸着する技術が挙げられる。
【００１３】
図１ｃに、ゲート長に対するしきい値電圧の変動に関するトランジスタ１００Ｓ、１００Ｄの挙動、つまり、図１ａおよび図１ｂにおいて、ゲート電極１０４の水平方向の寸法（これ以外については同一構造）に対するしきい値電圧の変動に関するトランジスタ１００Ｓ、１００Ｄの挙動を概略的に示す。ここでは、すでに説明したように、領域１０６Ｓなどの浅いハロ注入領域においては、ゲート長の縮小に伴い、しきい値電圧の変動も小さくなる。これを図１Ｃの曲線Ａに示す。他方、領域１０６Ｄなどの、中程度に深いハロ注入領域においては、しきい値のロールオフが実質的に明白になってしまい、この結果、高度な用途に対しては、この種のトランジスタをあまり適切なものでないものにしてしまう。しきい値のロールオフに関するその挙動の点から見れば、トランジスタ１００Ｓには利点があるものの、領域１０６Ｓにおける中程度に高いドーパント濃度は、トランジスタ１００Ｓの全体の直列抵抗に実質的な影響を与えることになり、この結果、その駆動電流容量が非常に低減する。
【００１４】
つまり、ハロ注入領域１０６Ｓのドーパント濃度が中程度に高いことから、大量のカウンタドーピングが延長領域１０９に生じ、その結果、その導電性が低下してしまう。したがって、金属シリサイド１１２とチャネル領域１０３との間の部位１０９Ａの抵抗は、トランジスタ１００Ｄのそれぞれの領域１０９Ａの抵抗よりも高く、トランジスタ１００Ｄにおいて、それぞれのハロ領域１０６Ｄのドーパント濃度は実質的に低い。この結果、高度な用途に対する典型的なトランジスタの構造では、駆動電流容量と、改善されたしきい値のロールオフの挙動と、の間でのバランスをとることになる。上述の状況に鑑みて、トランジスタ素子を形成する一方で、上述した１つ以上の問題を回避するか、少なくともその影響を減らすことができる技術が求められている。
【課題を解決するための手段】
【００１５】
以下、本発明のいくつかの態様を基本的に理解するために、本発明の概要を説明する。この概要は、本発明の全体像を詳細に説明するものではない。本発明の主要な、または重要な要素を特定しようとするものでも、本発明の範囲を説明しようとするものでもない。ここでの目的は、本発明のいくつかのコンセプトを簡単な形で提供して、後続のより詳細な説明に対する前置きとすることである。概して、本発明は、しきい値の変動を減らすことに関して、その挙動が改善されたトランジスタ素子を製造し、それと同時に、高駆動電流容量を提供することができる技術に関する。このために、それぞれのドレインならびにソース延長領域のカウンタドーピングを著しく減らすか、実質的に完全に回避することができるように、それぞれのチャネル領域に隣接してハロ領域が局所的に形成される。
【００１６】
このように、所要の高ドーパント濃度を有する浅いハロ領域が、それぞれのＰＮ接合ならびに金属シリサイド間の直列抵抗に実質的に悪影響を与えることなく形成される。さらに、本発明のある態様では、ハロ領域の局所的な形成に伴い、ドレインならびにソース領域に歪みのある半導体材料が供給され、チャネル領域にそれぞれの歪みを生成することができるようになる。この結果、トランジスタのパフォーマンスを著しく向上させることができる。本発明の１つの例示的実施形態によれば、方法において、電界効果トランジスタのチャネル領域に隣接する、第１導電型のドーパント種を含むドープ領域が形成される。さらに、ドープ領域の一部は半導体材料に置換され、第１導電型とは異なる第２導電型の第２ドーパント種が半導体材料に導入される。このようにすることで、ＰＮ接合がチャネル領域に隣接して第１ドーパント種で形成される。
【００１７】
本発明の別の例示的実施形態によれば、方法において、結晶性半導体領域の上方に形成されたエッチマスクの下方に延びるように、結晶性半導体領域にリセスが形成される。さらに、エッチマスクの下方に延びる、第１導電型の第１ドーパント種を含むドープ領域がこのリセスに基づいて形成される。さらに、このリセスに半導体材料が形成される。この半導体材料は、第１導電型とは異なる第２導電型の第２ドーパント種を含み、さらに、第１ならびに第２ドーパント種がＰＮ接合を形成する。
【００１８】
本発明のさらに別の実施形態によれば、半導体デバイスは、チャネル領域の上方に形成されたゲート電極構造と、このチャネル領域に隣接して形成されたドレイン領域ならびにソース領域とを含み、ＰＮ接合が形成される。このドレインならびにソース領域は、ＰＮ接合におけるカウンタドーピングの濃度と比べると、カウンタドーピングの濃度が低い、低抵抗領域を含む。さらに、半導体デバイスは、ドレインならびにソース領域に形成される金属シリサイド領域を含む。この金属シリサイド領域は、低抵抗領域に接続される。
【発明を実施するための最良の形態】
【００１９】
本発明は、添付の図面とともに、以下の説明を参照することで理解することができる。図面において、同じ参照符号は同様の要素を示す。本発明は、様々な改良を行い、また、他の形態で実施することができるが、ここに説明されている特定の実施例は、例示として示されたものであり、以下にその詳細を記載する。しかし当然のことながら、ここに示した特定の実施例は、本発明を開示されている特定の形態に限定するものではなく、むしろ本発明は添付の請求項によって規定されている発明の範疇に属する全ての改良、等価物、及び変形例をカバーするものである。本発明の実施例を以下に記載する。
【００２０】
簡素化のため、現実の実施品におけるすべての特徴を本明細書に記載することはしていない。当然のことながら、そのような現実の実施品の開発においては、開発者における特定の目標を達成するため、システム的制限やビジネス的制限との摺り合せなど、多くの特定の実施の決定がなされる。それらは各実施形態によって様々に変化するものである。更に、そのような開発努力は複雑で時間を消費するものであるのは当然のことであるが、それでもなお、この開示の恩恵を有する当業者にとっては通常作業の範疇に入るものである。
【００２１】
本発明を添付の図面を参照しながら説明する。図面には、単なる説明を目的として、さらに、当業者には周知の詳細で本発明を曖昧なものにしないように、様々な構造、コンピュータ、処理装置ならびにシステムが描かれている。 しかしながら、添付の図面は本発明の実施例を説明・解説する目的で添付されているものである。本明細書で使用される用語や言い回しは関連技術において当業者たちによって理解される単語や言い回しと一貫した意味を持つものと理解、解釈される。本明細書において用語あるいは言い回しを一貫して使用していても、これらの用語や言い回しのいかなる特定の定義、すなわち、当業者により理解される通常の意味及び慣習的な意味からは異なる定義を意味するものではない。用語や言い回しを、特定の意味を有する範囲において用いる場合、つまり当業者により理解されているのとは異なる意味で用いる場合、本明細書においては、直接かつ明確にそのような言葉や言い回しの特定の定義を行う。
【００２２】
概して、本発明は、ゲート長のしきい値の変動を減らすことに関して、その挙動を高めるために、ドーパント濃度が高く、かつ、チャネル領域の近傍に設けられるハロ領域の形成技術に関する。このために、ある実施形態では、デバイス要件に従ってハロ領域の材料が選択的に除去され、ドープされる半導体材料に置換される。その際に、それぞれの延長部とドレインならびにソース領域に対して、実質的に低いレベルのカウンタドーピングが生じる。ある実施形態では、対応の半導体材料は、歪みのある半導体材料の形態で供給されてもよい。次に、この材料により隣接するチャネル領域にそれぞれの歪みが生成され、この結果、それぞれのトランジスタ素子のパフォーマンスをさらに向上させることができる。他の例示的実施形態では、ハロ領域は、エピタキシャル成長技術および／または拡散プロセスに基づいて非常に局所的に形成される。これにより、注入により生じる結晶の損傷を実質的に回避することができる。
【００２３】
その他の場合では、結晶の損傷は、イオン注入技術によってハロ領域にドーパント種が導入されるときに生じることがある。図２ａ〜２ｄ、３ａ〜３ｃ、および４ａ〜４ｃに関して、以下に本発明のさらなる例示的実施形態をさらに詳細に記載する。図２ａに、半導体デバイス２００の断面図を概略的に示す。これは、例示の実施形態では、ｐチャネルトランジスタやｎチャネルトランジスタなどの、特定の導電型の電解効果トランジスタである。デバイス２００は基板２０１を含む。これは結晶性半導体層２０２を形成する任意の適切な基板であってよい。
【００２４】
例えば、基板２０１はシリコン基板、シリコンオンインシュレータ（ＳＯＩ）基板などのバルク半導体基板、あるいは任意の他の適切なキャリア材料であってよい。ある例示的実施形態では、半導体層２０２は、シリコンベースの層、つまり、ダイアモンド構造を有し、一定量のシリコン（例えば、約５０原子百分率かそれ以上のシリコン）を含む結晶層であってもよい。他の実施形態では、半導体層２０２は、シリコン／ゲルマニウムなどの任意の他の適切な半導体材料であってもよい。半導体層２０２の上方にはマスク構造(feature)２１５が形成され、チャネル領域２０３が覆われる。このマスク構造２１５は、ある例示的実施形態では、ゲート絶縁層２０５上に形成されうるゲート電極２０４を含む。このゲート電極２０４は、プロセスならびにデバイス要件に従い、ポリシリコンや任意のその他の適切な材料を含んでもよい。
【００２５】
さらに、マスク構造２１５は、ゲート電極２０４を含む場合に、キャップ層２１３とサイドウォールスペーサ２０７とを含んでもよい。ある例示的実施形態では、例えば、二酸化シリコンなどの形態のライナ２１４は、スペーサ２０７とゲート電極２０４との間に形成され、さらに、半導体層２０２の水平部分を覆う。さらに、マスク構造２１５は、後の製造段階で形成されるゲート電極のプレースホルダーであってもよい。この場合、構造２１５は、この後形成されるゲート電極に対して適切な寸法を有し、さらに、後続のプロセスに対してマスクとして機能する単一の材料から実質的に形成されてもよい。このようなプロセスとしては、例えば、この後形成される延長領域とドレインならびにソース領域を有するＰＮ接合を形成するのに適切な第１導電型のドーパント種を含む、ドープ領域２０６を形成するイオン注入が挙げられる。
【００２６】
以下、このドープ領域２０６は、ハロ領域とも称され、上述したように、しきい値の変動に対して所望の挙動を与える適切な形状を有しうる。図２ａに示す半導体デバイス２００を形成する典型的なプロセスフローは以下の各プロセスを含みうる。基板２０１を準備または形成後、例えば、基板２０１がＳＯＩ基板である場合は、半導体層２０２は例えばエピタキシャル成長技術により形成されてもよい。エピタキシャル成長プロセスの間もしくは後に、イオン注入などによって適切な垂直方向のドーパントプロファイルが形成されうる。ここでは簡素化のために、そのようなドーパント分布はいずれも図示していない。
【００２７】
その後、蒸着やデポジションおよび／または酸化などによってゲート絶縁材料が形成される。続いて、マスク構造２１５がゲート電極２０４を含むと想定される場合は、適切なゲート電極材料が蒸着される。さらに、この場合、窒化シリコンなどの適切なキャップ材料がゲート電極材料上に形成される。これらの層は、ゲート電極２０４がキャップ層２１３に覆われるようにするために、高度なリソグラフィならびにエッチ技術に基づいてパターン形成される。その後、図２ａに示すように、ゲート絶縁層２０５を形成するように、ゲート絶縁層の露出部分が除去される。
【００２８】
次に、ライナ２１４を所望の厚みにするように、デバイス２００を酸化させるなどしてライナ２１４を形成してもよい。続いて、窒化シリコンなどの形態で適切なスペーサ材料が蒸着される。スペーサ層の厚みはスペーサ２０７の所望の幅を考慮して選択され、次に、異方性エッチプロセスによってスペーサが形成される。その後、適切なプロセスパラメータに基づいてイオン注入プロセス２０８が行われる。つまり、ドーズ量ならびにエネルギーに加えて傾斜角が設計基準に基づいて選択される。このようなパラメータは、上述のようにしきい値の変動に対して所望の挙動を得るように調整することができる。つまり、デバイス１００Ｓに対してその他の設計基準が同じデバイス２００については、図１ｃに定性的に示すような挙動がデバイス２００に求められる場合に、同じ注入パラメータを選択できる。したがって、プロセス２０８は、従来のストラテジーとは異なり、非常に効率的にしきい値のロールオフを減らすハロ領域２０６を形成するように設計されている。
【００２９】
従来のストラテジーでは、一般的に、駆動電流容量をあまり減らさないことと引き替えに、領域２０６のドーパント濃度が低くされている。図２ｂに、ドープ領域２０６の一部を除去することができるように、チャネル領域２０３に隣接してリセス２１６が形成される、その後の製造段階におけるデバイス２００を概略的に示す。このために、デバイス２００は異方性エッチプロセス２０７にさらされる。この場合、カプセル化されたゲート電極２０４であってもよいマスク構造２１５は、層２０２の材料に対して高選択性を有する。例えば、シリコンならびに窒化シリコンに対しての高選択性エッチプロセスが十分に確立されており、これを用いてもよい。エッチプロセス２１７において、領域２０６の露出部分からの材料は、ある深さにまで、つまり、第１ドーパント種の濃度が著しく低下する深さにまで除去される。
【００３０】
プロセス２０８の性質に起因して、領域２０６の境界はドーパント濃度の急激な遷移を表すものではなく、ある程度段階的な遷移を表す。層２０２の残りの材料は、第１導電型のドーパント種に導入されていてもよい。しかし、しきい値の変動を減らすために、チャネル領域２０３の近傍に必要な高ドーパント濃度を有するドープ領域２０６の少なくとも一部がエッチプロセス２１７によって除去され、これにより、これから形成されるそれぞれの延長領域と組み合わせて、ハロ領域に必要な特徴を有する部位２０６Ａが残る。図２ｃに、さらに進んだ製造段階におけるデバイス２００を概略的に示す。デバイス２００は、半導体材料２１８を含んでもよい。この材料は、ある実施形態ではシリコンなどの層２０２に供給されるものと実質的に同じ材料であってもよい。他の例示的実施形態では、半導体材料２１８は歪みのある半導体材料を含んでもよく、ある実施形態では、矢印２１９Ｃに示すような、圧縮歪みの材料が含まれてもよい。
【００３１】
一方で、他の実施形態では、矢印２１９Ｔに示すような、引張歪みの材料が含まれてもよい。さらに、半導体材料２１８が歪みのある、ない材料に関わらず、ある実施形態では、例えば、ドープ領域２０６Ａのドーパントの導電型とは異なる第２導電型のドーパント種などの、所望のタイプのドーパントが材料２１８に含まれてもよい。一方で、別の実施形態では、材料２１８は実質的にドープされていない半導体材料として形成されてもよい。半導体材料２１８は、十分に確立された選択的エピタキシャル成長技術により形成されてもよく、該技術では、材料２１８は、リセス２１６内の露出した結晶部位に付着させる一方で、窒化シリコンなどの他の材料や、キャップ層２１３ならびにスペーサ２０７に供給される任意のその他の適切な誘電材料には実質的に付着しないように、化学蒸着雰囲気において選択的に蒸着される。
【００３２】
上述のように、選択的エピタキシャル成長プロセスにおいて、材料２１８が所望の程度のドーパント濃度となるように、蒸着雰囲気に先駆ガス材料が導入され、その際に、蒸着プロセスにおけるいずれの任意の時点で、それぞれのドーパント材料を追加することができる。さらに、結晶テンプレートとして機能する、層２０２の材料とは格子間隔が異なる材料を追加することで、シリコン／ゲルマニウム、および、シリコン／カーボンなどがそれぞれ材料２１８として用いられる場合に、結果としてもたらされる材料に圧縮歪み２１９Ｃや引張歪み２１９Ｔなどの所望の歪みを得ることができる。さらに、この選択的エピタキシャル成長プロセスは、リセス２１６において所望量の材料２１８を得ることができるように制御される。その際に、図２ｃに示すような、実質的なフラッシュ構造を実現することができる。
【００３３】
一方で、他の実施形態では、デバイス要件に応じて、エピタキシャル成長プロセスにおいて、ある程度の過成長もしくは一定量のアンダーフィルが生じることがある。図２ｄに、更なる製造段階における半導体デバイス２００を概略的に示す。デバイス２００は、ドレインならびにソース領域２１０を含む。これらは材料２１８に形成され、デバイスの設計に応じて層２０２内にも形成されてよい。さらに、それぞれの延長領域２０９Ａが材料２１８内に形成される。この延長領域２０９Ａと、ドレインならびにソース領域２１０は、延長領域の部位２０９Ａがハロ領域２０６Ａを備えたＰＮ接合２０９Ｊを形成することができるように、所要の、第２導電型のドーパント種を含む。これにより、しきい値の変動に関して所望のパフォーマンスを得ることができるように選択されたドーパント濃度と深度とを有するハロ領域２０６Ａを提供することにより、それぞれのＰＮ接合２０９Ｊは所望の特徴を有する。
【００３４】
このＰＮ接合２０９におけるカウンタドーピング量は、デバイス１００Ｓのカウンタドーピング量に実質的に対応する。しかし、この従来の設計とは違って、部位２０９Ａにおける、対応のカウンタドーピング量は、すでに実行されたエッチプロセス２１７でそれぞれのカウンタドーピング材料が除去されたことで、非常に低減している。これにより、結果として生じる部位２０９Ａの導電性は、例えば、図１ｂに示すように、デバイス１００Ｓの部位１０９Ａよりも実質的に向上している。さらに、デバイス２００はゲート電極２０４に形成されたサイドウォールスペーサ構造２１１と、ゲート電極２０４とドレインならびにソース領域２１０に設けられた金属シリサイド領域２１２とを含む。
【００３５】
図２ｄに示すデバイス２００を形成する典型的なプロセスフローは以下の各プロセスを含む。材料２１８を形成後、キャップ層２１３およびスペーサ２０７は、例えば、窒化シリコンから構成されるときは、熱い燐酸によって除去される。その後、イオン注入により延長領域２０９Ａを形成するために、所要に応じて、さらなるスペーサ素子（図示せず）が形成される。
【００３６】
他の例示的実施形態では、延長領域２０９の形成において、スペーサ２０７が適切であると考えられる場合は、スペーサ２０７を除去する前に、それぞれの注入が行われる。その後、スペーサ構造２１１が形成される。その際に、すでに説明したように、所要に応じて、アモルファス化注入、バッファ注入などの任意の中間スペーサ素子ならびに注入プロセスが行われてもよい。さらに、プロセスストラテジーに応じて、ドーパントを活性化し、注入によって生じた損傷を再結晶化するべく、中間のアニールプロセスが行われてもよい。スペーサ構造２１１に基づいて、深いドレインならびにソース領域２１０が後続のアニールプロセスで形成され、その後、金属シリサイド領域２１２が例えば、デバイス１００Ｓ、１００Ｄに関して記載しているような任意の適切なプロセス技術に基づいて形成されてもよい。これにより、半導体デバイス２００は、しきい値のロールオフに関してパフォーマンスが向上する一方で、延長領域２０９Ａに含まれるカウンタドーピングの濃度の低下により、ＰＮ接合２０９Ｊと金属シリサイド領域２１２との間の直列抵抗が低くなる。さらに、材料２１８が歪みのある材料として供給されているかどうかに応じて、対応の歪みがチャネル領域２０３に生成されることから、さらなるパフォーマンスゲインを得ることができ、これにより、それぞれの主要な電荷キャリアの移動度が変わる。
【００３７】
例えば、デバイス２００がＮチャネルトランジスタであれば、材料２１８は、引張歪みを生成するために、シリコン／カーボンなどの半導体材料を含み、このような材料がチャネル領域２０３に移動し、それにより電子の移動度が増加する。他の場合では、デバイス２００はＰチャネルトランジスタであってもよい。この場合、シリコン／ゲルマニウム材料は圧縮歪みを有する材料２１８に含まれ、これが、チャネル領域２０３のそれぞれの圧縮歪みに変えられ、正孔移動度と、従ってそれぞれの駆動電流容量とが増加する。その後、それぞれのコンタクトエッチストップ層（図示せず）がトランジスタ２００の上方に設けられる。これにより、引張応力や圧縮応力を含む高圧縮層としてそれぞれのコンタクトエッチストップ層を形成することにより、チャネル領域２０３の歪みをさらに強化させることができる。
【００３８】
図３ａ〜３ｃ、および４ａ〜４ｃに関して、本発明のさらなる例示的実施形態を以下に記載する。ここでは、対応するハロ領域は、実質的にイオン注入を行わないで形成され、その結果、さらなるデバイス特徴に関して、注入により生じうる影響を減らすことができる。具体的には、歪みのある半導体材料を含むトランジスタ構造に対して、それぞれのストラテジーは結晶欠陥を減らすのに有利であり、そうでない場合は、ある程度、歪みが緩和される。図３ａにおいて、中間の製造段階における半導体デバイス３００を断面図で示す。デバイス３００は、デバイス２００に関してすでに説明したものと実質的に同じ構成要を含んでもよい。したがって、デバイス３００は、基板３０１、チャネル領域３０３を含む半導体層３０２を含み、この上方には、ゲート絶縁層３０５によってチャネル領域３０３から分離されるゲート電極３０４が形成される。さらに、ゲート電極３０４は、キャップ層３１３とスペーサ３０７、およびライナ３１４によってカプセル化される。これらの構成要素に対しては、デバイス２００のそれぞれの構成要素に関してすでに概略を説明したものと同じ基準が適用される。よって、これらの構成要素の詳細な説明は、その製造プロセスとともに、省略する。
【００３９】
さらに、この製造段階においては、デバイス３００はカプセル化されたゲート電極３０４に隣接して形成されたリセス３１６を含む。このリセス３１６は、スペーサ３０７の下方にある程度延長する。つまり、スペーサ３０７はある程度アンダーカットされる。その際に、アンダーカットの程度は、ハロ領域を形成するように、ドーパント濃度が増加した領域の所望の位置に実質的に対応する。リセス３１６は、シリコンなどの、層３０２の半導体材料を選択的にエッチするために、異方性エッチプロセスに基づいて形成される。その結果、リセス３１６がスペーサ３０７の下方に延在することができるように、対応のプロセスによりそれぞれのアンダーエッチ領域が形成される。
【００４０】
適切な異方性エッチ法は、従来技術において十分に確立されているのは明らかである。さらに、この対応の異方性エッチプロセスは、所望のアンダーエッチを得ることができるように制御され、これにより、選択的エピタキシャル成長プロセス３１９に基づいて、この後形成されるハロ領域３０６の形状が実質的に画定されるのは明らかである。ある実施形態では、リセス３１６の深度、つまり、選択的エピタキシャル成長プロセス３１９を行う前の深度は、所望する程度のアンダーエッチを達成後に異方性エッチプロセスを行うことによって、スペーサ３０７下方部のアンダーエッチの程度に関係なく画定される。
【００４１】
その後、任意の適切な半導体材料に基づいて、エピタキシャル成長プロセス３１９が実行される。その際に、所要のハロドーパント濃度を供給するように、第１導電型のさらなるドーパント種がプロセス３１９の蒸着雰囲気に追加される。これにより、結晶欠陥を実質的に生じさせることなく、プロセス３１９において蒸着される材料の結晶構造に対応のドーパント種が導入される。成長プロセス３１９において、領域３０６を形成するために蒸着される材料の厚みは、チャネル領域３０３とこれから形成される延長領域との間が所望の厚みまたは幅となるように制御することができる。
【００４２】
ある例示的実施形態では、領域３０６の水平方向部位がトランジスタ３００の全体のパフォーマンスに不当な影響を及ぼしていないと考えられる場合は、実質的にドープされていない材料を成長させるように、または、別の例示的実施形態では、ＰＮ接合の形成に必要な型に対応する第２導電型を有する第２ドーパント種を含むドープ材料として、さらに選択的にドープされる材料を形成するように、エピタキシャル成長プロセス３１９が継続されかつ第１ドーパント種の供給が中断される。さらに別の例示的実施形態では、破線で示しているように、リセス３１６が等方性エッチプロセスと後続の異方性エッチプロセスとの組合せに基づいて既に形成済みであり、よって、対応するリセス３１６Ａが生成されている場合は、成長プロセス３１９により領域３０６が形成される。
【００４３】
この水平方向の境界線は、リセス３１６Ａにこれから形成されるそれぞれの延長領域から実質的にずれた状態である。さらにこの場合、プロセス３１９は、プロセス要件に応じて、ドープされていない材料かドープされた材料に基づいて継続することができる。例えば、第２ドーパント種を有する半導体材料は、それぞれの延長領域に求められるドーパント濃度で蒸着され、これにより、すでに蒸着されたドープ材料からなる部位３０６Ａを有する、高度に制御されたＰＮ接合が生成される。蒸着プロセス３１９に用いられる方法に関係なく、それぞれの材料は歪みのある材料の形態で供給されるので、対応の歪みのある材料はチャネル領域３０３の近傍に配置される。
【００４４】
例えば、図３ａに示す配置においては、部位３０６Ａはシリコン／ゲルマニウムまたはシリコン／カーボンなどの、所要の程度のドーパント濃度を含む歪みのある材料から構成される。蒸着プロセス３１９の後、リセス３１６Ａがすでに適切な半導体材料で埋め込みされていれば、例えば図２ｄに関して説明しているようなさらなるプロセスを継続してもよく、その際には、ハロ領域３１６の材料を蒸着後に、適切にドープされた半導体材料が供給される場合には、少なくともそれぞれの延長領域を形成する注入シーケンスを省略することがあることを理解されたい。
【００４５】
図３に、更なる例示的実施形態に係るデバイス３００を概略的に示す。ここでは、図３ａに示す配置、つまり、ハロ領域３０６を形成するために部分的な埋め込みがなされたリセス３１６を備えた配置から開始して、領域３０６の露出部位を除去するように、異方性エッチプロセス３２０が行われ、部位３０６Ａを残したまま、高濃度ドープされた領域３０６の材料が除去される。ある実施形態では、リセス３１６を所望の深度（３１６Ａとして示す）にするように、プロセス３２０を行ってもよい。図３ｃに、さらに進んだ製造段階におけるデバイス３００を概略的に示す。該図において、リセス３１６Ａは更なる選択的エピタキシャル成長プロセスに基づいて、適切な半導体材料で埋め込みがなされる。さらにこの場合、材料３１８は、ドープされていない材料かドープされた材料の形態で供給され、その際に、ドーピングの程度は材料３１８内に形成される延長領域の所望のドーパント濃度に対応するように選択される。これにより、対応の延長注入は省略されるか、少ないドーズ量で形成され、この結果、結晶欠陥が非常に減る。さらに別の実施形態では、材料３１８は、すでに説明しているように、歪みのある半導体材料の形態で供給される。
【００４６】
その後、図２ｄに関しても説明しているように、さらなるプロセスを継続してもよい。図４ａに、デバイス３００と実質的に同様の構造を有する半導体デバイス４００を概略的に示す。ここでは、各構成要素は、先頭文字が“３”ではなく“４”である点を除いては、同じ参照番号で示される。よって、デバイス４００は、カプセル化されたゲート電極４０４に隣接して形成されたリセス４１６を含む。ここでは、デバイス３００とは違って、このリセスは、その一部あるいは全体が犠牲層で埋め込まれている。この犠牲層は、二酸化シリコン、窒化シリコンなどの任意の材料から構成される。
【００４７】
犠牲層４２１は、ハロ領域の形成に必要とされる、多量の第１導電型のドーパント材料を含む層であってもよい。デバイス４００は、デバイス２００およびデバイス３００に関してすでに説明したものと同じプロセスストラテジーに従って形成されてもよい。つまり、リセス４１６は等方性エッチプロセスに基づいて、場合によっては、既に説明したように、後続の異方性エッチプロセスと組み合わせて形成されてもよい。その後、この犠牲層４２１は、プラズマエンハンスト化学気相蒸着（ＰＥＣＶＤ）などの任意の適切な蒸着技術に基づいて形成され、その際に、所望される程度のドーパント材料を組み入れるように、適切なドーパント先駆ガス材料が供給される。
【００４８】
ある例示的実施形態では、リセス４１６内の層４１２の一部を除去するために、デバイス４００は異方性エッチプロセス４２２にさらされてもよい。別の例示的実施形態では、ドーパント材料を半導体層４０２の隣接する材料に移動させるように、まず熱処理を行って、異方性エッチプロセス４２２を後の段階で実行するようにしてもよい。これにより、犠牲層４２１に隣接する層４０２の材料に所望のドーパント濃度が生じる。図４ｂに、異方性エッチプロセス４２２が完了し、ドーパント材料を隣接する半導体材料に局所的に移動させるために、熱処理４２３の前に犠牲層４２１の水平方向の部位を除去したデバイス４００を概略的に示す。すでに説明したように、それぞれの熱処理がエッチプロセス４２２の前に、エッチされていない層４２１に基づいて実行されるときは、対応するドーパント材料もまた、層４０２の水平方向の部位に移動され、次に、必要に応じて、プロセス４２２に類似する後続の異方性エッチプロセスによって除去される。例えば、図４ａに示す犠牲層４２１は、対応の熱処理の後に、層４０２の材料を除去する選択的異方性エッチプロセスに基づいて除去され、これにより、不要なドープ部位も除去される。
【００４９】
別の実施形態では、完全な犠牲層４２１に基づく熱処理の後、図４ｂに示すようなデバイスを供給するようにプロセス４２２が実行され、この後、ドープされた部位を除去するように、それぞれのエッチ物質に基づいて、層４０２の材料にさらにエッチされる。図４に、さらに進んだ製造段階におけるデバイス４００を概略的に示す。ここでは、図４ｂに示すようなデバイスから開始して、チャネル領域４０３に近接した半導体材料にドーパント材料を熱的に移動させるように用いられた犠牲層４２１の残りの部分は、選択的等方性エッチプロセスに基づいて除去される。これにより、適切なハロ領域として機能できるように、第１導電型のドーパント種の所要のドーパント濃度を有するドープ領域４０６Ａが形成される。その後、既に説明したように、リセス４１６を埋め込むように、選択的エピタキシャル成長プロセスを行うことで、更なるプロセスを継続してもよく、この埋め込みには、ドープされた、もしくはされていない、歪みのある、もしくはない半導体材料が用いられる。
【００５０】
よって、この場合、ハロ領域４０６Ａは、少ない欠陥度で非常に局所的に形成され、その結果、デバイス４００のパフォーマンスをさらに一層向上することができる。その結果、本発明は、しきい値電圧の変動を実質的に減らすことができる一方で、駆動電流容量を実質的に低下させずに、あるいは駆動電流容量を強化することができる浅いハロ領域を非常に局所的な方法で形成する技術を提供する。このために、ハロ領域の一部が除去されるか、延長領域に対応する領域には形成されず、したがって、対応する延長領域のカウンタドーピングの程度を実質的に減らすことができ、ある例示的実施形態では、カウンタドーピングを実質的に完全になくすことができる。このために、ドレインならびにソース領域においては、ハロ注入後にリセスが設けられ、この後、歪みのある、もしくはない材料の形態で供給される半導体材料で埋め込みがなされ、特定の程度のドーピングを実現することができる。
【００５１】
他の実施形態では、ハロ領域の形状ならびに位置は、後続のエピタキシャル成長プロセスや熱的拡散プロセスとともに、等方性エッチプロセスに基づいて確立される。この場合、結晶欠陥の発生率を実質的に下げることができる。したがって、ドレインならびにソース延長領域中のカウンタドーピングが非常に減り、さらに、電荷キャリア移動度が増加することにより、ドレインならびにソース領域中の歪みのある半導体材料とともに高駆動電流容量を実現することができ、ある実施形態では、歪みのある材料はさらに、チャネル領域に近接して設けられ、これにより歪み生成メカニズムがさらに強化される。
【００５２】
本発明による利益を享受し得る当業者であれば、本発明に関して等価の範囲内で種々の変形及び実施が可能であることは明らかであることから、上述の個々の実施形態は、例示的なものに過ぎない。例えば、上述した方法における各ステップは、その実行順序を変えることもできる。更に上述した構成あるいは設計の詳細は、なんら本発明を限定することを意図するものではなく、請求の範囲の記載にのみ限定されるものである。従って、上述した特定の実施形態は、変形及び修正が可能であることは明らかであり、このようなバリエーションは、本発明の趣旨及び範囲内のものである。従って、本発明の保護は、請求の範囲によってのみ限定されるものである。
【図面の簡単な説明】
【００５３】
【図１ａ】従来のプロセスストラテジーに係る、浅いハロ領域と深いハロ領域とを備えた様々な製造段階におけるトランジスタ素子を含む半導体デバイスの概略的断面図。
【図１ｂ】従来のプロセスストラテジーに係る、浅いハロ領域と深いハロ領域とを備えた様々な製造段階におけるトランジスタ素子を含む半導体デバイスの概略的断面図。
【図１ｃ】浅いハロ領域と深いハロ領域とを有するトランジスタデバイスのゲート長に関するしきい値電圧の挙動の概略的説明図。
【図２ａ】本発明の例示的実施形態に係る、ドレインならびにソース領域のカウンタドーピングが抑制された浅いハロ領域を形成する様々な製造段階におけるトランジスタ素子の概略的断面図。
【図２ｂ】本発明の例示的実施形態に係る、ドレインならびにソース領域のカウンタドーピングが抑制された浅いハロ領域を形成する様々な製造段階におけるトランジスタ素子の概略的断面図。
【図２ｃ】本発明の例示的実施形態に係る、ドレインならびにソース領域のカウンタドーピングが抑制された浅いハロ領域を形成する様々な製造段階におけるトランジスタ素子の概略的断面図。
【図２ｄ】本発明の例示的実施形態に係る、ドレインならびにソース領域のカウンタドーピングが抑制された浅いハロ領域を形成する様々な製造段階におけるトランジスタ素子の概略的断面図。
【図３ａ】本発明のさらに他の例示的実施形態に係る、エピタキシャル成長プロセスに基づいた局所的なハロ領域の形成におけるトランジスタ素子の概略的断面図。
【図３ｂ】本発明のさらに他の例示的実施形態に係る、エピタキシャル成長プロセスに基づいた局所的なハロ領域の形成におけるトランジスタ素子の概略的断面図。
【図３ｃ】本発明のさらに他の例示的実施形態に係る、エピタキシャル成長プロセスに基づいた局所的なハロ領域の形成におけるトランジスタ素子の概略的断面図。
【図４ａ】本発明のさらに別の例示的実施形態に係る、拡散プロセスに基づいた浅いハロ領域の局所的な形成においてのトランジスタ素子の概略的断面図。
【図４ｂ】本発明のさらに別の例示的実施形態に係る、拡散プロセスに基づいた浅いハロ領域の局所的な形成においてのトランジスタ素子の概略的断面図。
【図４ｃ】本発明のさらに別の例示的実施形態に係る、拡散プロセスに基づいた浅いハロ領域の局所的な形成においてのトランジスタ素子の概略的断面図。
【図１ａ】
0005443767.tif 000002
【図１ｂ】
0005443767.tif 000003
【図１ｃ】
0005443767.tif 000004
【図２ａ】
0005443767.tif 000005
【図２ｂ】
0005443767.tif 000006
【図２ｃ】
0005443767.tif 000007
【図２ｄ】
0005443767.tif 000008
【図３ａ】
0005443767.tif 000009
【図３ｂ】
0005443767.tif 000010
【図３ｃ】
0005443767.tif 000011
【図４ａ】
0005443767.tif 000012
【図４ｂ】
0005443767.tif 000013
【図４ｃ】
0005443767.tif 000014