(57)【特許請求の範囲】
【請求項１】
半導体基板の主表面における所定の領域に、所定の誘電率を有する誘電体膜上に所定の仕事関数を有する金属膜を積層させる態様でゲート電極部を形成する工程と、
前記ゲート電極部の側面を覆うように所定のオフセット絶縁膜を形成する工程と、
前記ゲート電極部の側面上に位置する前記オフセット絶縁膜の部分をオフセットスペーサとし、前記オフセットスペーサをマスクとして所定の導電型の不純物を導入することにより、前記半導体基板の主表面にエクステンション領域を形成する工程と、
を有し、
前記オフセット絶縁膜を形成する工程は、
前記半導体基板を所定のチャンバー内に配置し、前記チャンバー内にモノシラン（ＳｉＨ4）を導入して前記半導体基板を前記モノシラン（ＳｉＨ4）に晒すことにより、前記半導体基板に前記モノシランを吸着させる第１ステップと、
前記チャンバー内に残留する前記モノシラン（ＳｉＨ4）を排気する第２ステップと、
前記チャンバー内に亜酸化窒素（Ｎ2Ｏ）を導入し、前記亜酸化窒素をプラズマ化して前記半導体基板を亜酸化窒素プラズマに晒すことにより、前記半導体基板に吸着した前記モノシラン（ＳｉＨ4）を酸化させる第３ステップと
を１サイクルとして、前記サイクルを繰り返すことにより所定の膜厚のシリコン酸化膜を形成する工程を備えた、半導体装置の製造方法。
【請求項２】
前記ゲート電極部を形成する工程は、
前記半導体基板の前記主表面における第１領域に、所定の誘電率を有する第１誘電体膜上に所定の仕事関数を有する第１金属膜を積層させる態様で第１ゲート電極部を形成する工程と、
前記半導体基板の前記主表面における第２領域に、所定の誘電率を有する第２誘電体膜上に所定の仕事関数を有する第２金属膜を積層させる態様で第２ゲート電極部を形成する工程と
を含み、
前記オフセット絶縁膜を形成する工程は、
前記第１ゲート電極部の側面および前記第２ゲート電極部の側面を覆うように、第１オフセット絶縁膜を形成する工程と、
前記第１オフセット絶縁膜上に第２オフセット絶縁膜を形成する工程と
を含み、
前記エクステンション領域を形成する工程は、
前記第１電極部の側面上に位置する前記第１オフセット絶縁膜の部分を前記オフセットスペーサとして、前記第１領域に第１導電型の不純物を導入する工程と、
前記第２電極部の側面上に位置する前記第１オフセット絶縁膜の部分および前記第２オフセット絶縁膜の部分を前記オフセットスペーサとして、前記第２領域に第２導電型の不純物を導入する工程と
を含み、
前記第１オフセット絶縁膜として、前記シリコン酸化膜が形成される、請求項１記載の半導体装置の製造方法。
【請求項３】
前記第２オフセット絶縁膜として、前記シリコン酸化膜が形成される、請求項２記載の半導体装置の製造方法。
【請求項４】
前記第１ステップでは、前記モノシラン（ＳｉＨ4）を希釈するキャリアガスとして、ヘリウム（Ｈｅ）、窒素（Ｎ2）およびアルゴン（Ａｒ）からなる群から選ばれるいずれかのガスが適用される、請求項１〜３のいずれかに記載の半導体装置の製造方法。
【請求項５】
前記第３ステップでは、前記亜酸化窒素（Ｎ2Ｏ）を希釈するキャリアガスとして、ヘリウム（Ｈｅ）、窒素（Ｎ2）およびアルゴン（Ａｒ）からなる群から選ばれるいずれかのガスが適用される、請求項１〜４のいずれかに記載の半導体装置の製造方法。
【請求項６】
半導体基板の主表面における所定の領域に、所定の誘電率を有する誘電体膜上に所定の仕事関数を有する金属膜を積層させる態様でゲート電極部を形成する工程と、
前記ゲート電極部の側面を覆うように所定のオフセット絶縁膜を形成する工程と、
前記ゲート電極部の側面上に位置する前記オフセット絶縁膜の部分をオフセットスペーサとし、前記オフセットスペーサをマスクとして所定の導電型の不純物を導入することにより、前記半導体基板の主表面にエクステンション領域を形成する工程と、
を有し、
前記オフセット絶縁膜を形成する工程は、
前記半導体基板を所定のチャンバー内に配置し、前記チャンバー内に炭素の前駆体としてトリメチルシラン（Ｓｉ（ＣＨ3）3Ｈ）およびテトラメチルシラン（Ｓｉ（ＣＨ3）4）のいずれかを導入して前記半導体基板を前記前駆体に晒すことにより、前記半導体基板に前記前駆体を吸着させる第１ステップと、
前記チャンバー内に残留する前記前駆体を排気する第２ステップと、
前記チャンバー内に亜酸化窒素（Ｎ2Ｏ）を導入し、前記亜酸化窒素をプラズマ化して
前記半導体基板を亜酸化窒素プラズマに晒すことにより、前記半導体基板に吸着した前記前駆体を酸化させる第３ステップと
を１サイクルとして、前記サイクルを繰り返すことにより所定の膜厚の炭素を添加したシリコン酸化膜を形成する工程を備えた、半導体装置の製造方法。
【請求項７】
前記ゲート電極部を形成する工程は、
前記半導体基板の前記主表面における第１領域に、所定の誘電率を有する第１誘電体膜上に所定の仕事関数を有する第１金属膜を積層させる態様で第１ゲート電極部を形成する工程と、
前記半導体基板の前記主表面における第２領域に、所定の誘電率を有する第２誘電体膜上に所定の仕事関数を有する第２金属膜を積層させる態様で第２ゲート電極部を形成する工程と
を含み、
前記オフセット絶縁膜を形成する工程は、
前記第１ゲート電極部の側面および前記第２ゲート電極部の側面を覆うように、第１オフセット絶縁膜を形成する工程と、
前記第１オフセット絶縁膜上に第２オフセット絶縁膜を形成する工程と
を含み、
前記エクステンション領域を形成する工程は、
前記第１電極部の側面上に位置する前記第１オフセット絶縁膜の部分を前記オフセットスペーサとして、前記第１領域に第１導電型の不純物を導入する工程と、
前記第２電極部の側面上に位置する前記第１オフセット絶縁膜の部分および前記第２オフセット絶縁膜の部分を前記オフセットスペーサとして、前記第２領域に第２導電型の不純物を導入する工程と
を含み、
前記第１オフセット絶縁膜として、前記炭素を添加したシリコン酸化膜が形成される、請求項６記載の半導体装置の製造方法。
【請求項８】
前記第２オフセット絶縁膜として、前記炭素を添加したシリコン酸化膜が形成される、請求項７記載の半導体装置の製造方法。
【請求項９】
前記第１ステップでは、前記前駆体を希釈するキャリアガスとして、ヘリウム（Ｈｅ）、窒素（Ｎ2）およびアルゴン（Ａｒ）からなる群から選ばれるいずれかのガスが適用さ
れる、請求項６〜８のいずれかに記載の半導体装置の製造方法。
【請求項１０】
前記第３ステップでは、前記亜酸化窒素（Ｎ2Ｏ）を希釈するキャリアガスとして、ヘ
リウム（Ｈｅ）、窒素（Ｎ2）およびアルゴン（Ａｒ）からなる群から選ばれるいずれか
のガスが適用される、請求項６〜９のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、特に、ＭＯＳトランジスタを備えた半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
近年、電子機器の高性能化と低消費電力化に対応するために、ＭＯＳ（Metal Oxide Semiconductor）トランジスタには電流駆動能力を上げることが求められている。電流駆動能力を上げるために、ゲート絶縁膜として、ＳｉＯ2膜やＳｉＯＮ膜よりも誘電率の高い絶縁膜（Ｈｉｇｈ−ｋ膜）を適用し、ゲート電極部として、所定の仕事関数の金属材料からなる金属膜を適用したゲート電極部の開発が進められている。典型的には、Ｈｉｇｈ−ｋ膜として、ＨｆＯ2膜、ＨｆＯＮ膜およびＨｆＳｉＯＮ膜等のハフニウム系の酸化膜等が適用され、金属材料としてチタンナイトライド（ＴｉＮ）等が適用されている。
【０００３】
ＭＯＳトランジスタのソース・ドレイン領域では、ゲート電極部とオーバーラップした極浅い接合のエクステンション（Extention）領域が形成される。エクステンション領域は、次のようにして形成される。まず、ＭＯＳトランジスタのゲート電極部となる、ポリシリコン膜、金属膜およびＨｉｇｈ−ｋ膜がパターニングされる。次に、そのパターニングされた金属膜およびＨｉｇｈ−ｋ膜等の側面上に、所定の膜厚のオフセットスペーサが形成される。次に、そのオフセットスペーサをマスクとして、所定導電型の不純物イオンを注入することによって、エクステンション領域が形成される。
【０００４】
従来、Ｈｉｇｈ−ｋ膜および金属膜等を適用したゲート電極部では、オフセットスペーサとして、シリコン窒化（ＳｉＮ）膜が適用されている。ところが、シリコン窒化膜は誘電率が比較的高いために、ＭＯＳトランジスタの動作速度の向上には限界がある。そこで、ＭＯＳトランジスタの更なる動作速度の向上を図るために、誘電率のより低いシリコン酸化膜の適用が進められている。なお、Ｈｉｇｈ−ｋ膜と金属膜を適用したゲート電極部の側面上にオフセットスペーサを形成した半導体装置を開示した文献として、たとえば、特許文献１，２がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０００−１１４５２２号公報
【特許文献２】特開２００８−６０５３８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、従来の半導体装置では次のような問題点があった。Ｈｉｇｈ−ｋ膜および金属膜を適用したゲート電極部のオフセットスペーサとして、シリコン酸化膜を形成する場合に、これを減圧ＣＶＤ（Chemical Vapor Deposition）法によって形成させようとすると、成膜温度が比較的高いために金属膜が酸化されてしまうことがある。このため、抵抗がばらつくなどしてＭＯＳトランジスタの特性を劣化させることになる。
【０００７】
一方、シリコン酸化膜を比較的低い温度のもとで形成させようとすると、一般的に脆弱なシリコン酸化膜が形成されてしまい、良質のシリコン酸化膜を形成することが困難である。たとえば、シリコン酸化膜中の水素の含有量が高くなると、これは、特に、ｐチャネル型のＭＯＳＦＥＴ（MOS Field Effective Transistor）において、ＮＢＴＩ（Negative Bias Temperature Instability）不良を起こす原因の一つとなる。
【０００８】
また、オフセットスペーサとしてのシリコン酸化膜には、ゲート電極部とオーバーラップするエクステンション領域の寸法精度を確保するため、膜厚約５ｎｍ程度の薄い膜厚をもってゲート電極部の側面に均一に形成することが求められる。
【０００９】
本発明は、上述した開発の一環で提案されたものであり、その目的は、オフセットスペーサとして、比較的低い温度のもとで、良質で、かつ、薄いシリコン酸化膜等を均一に形成することができる半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００１０】
本発明に係る一の半導体装置の製造方法は、以下の工程を備えている。半導体基板の主表面における所定の領域に、所定の誘電率を有する誘電体膜上に所定の仕事関数を有する金属膜を積層させる態様でゲート電極部を形成する。ゲート電極部の側面を覆うように所定のオフセット絶縁膜を形成する。ゲート電極部の側面上に位置するオフセット絶縁膜の部分をオフセットスペーサとし、そのオフセットスペーサをマスクとして所定の導電型の不純物を導入することにより、半導体基板の主表面にエクステンション領域を形成する。オフセット絶縁膜を形成する工程は、半導体基板を所定のチャンバー内に配置し、チャンバー内にモノシラン（ＳｉＨ4）を導入して半導体基板をモノシラン（ＳｉＨ4）に晒すことにより、半導体基板にモノシランを吸着させる第１ステップと、チャンバー内に残留するモノシラン（ＳｉＨ4）を排気する第２ステップと、チャンバー内に亜酸化窒素（Ｎ2Ｏ）を導入し、亜酸化窒素をプラズマ化して半導体基板を亜酸化窒素プラズマに晒すことにより、半導体基板に吸着したモノシラン（ＳｉＨ4）を酸化させる第３ステップとを１サイクルとして、そのサイクルを繰り返すことにより所定の膜厚のシリコン酸化膜を形成する工程を備えている。
【００１１】
本発明に係る他の半導体装置の製造方法は、以下の工程を備えている。半導体基板の主表面における所定の領域に、所定の誘電率を有する誘電体膜上に所定の仕事関数を有する金属膜を積層させる態様でゲート電極部を形成する。ゲート電極部の側面を覆うように所定のオフセット絶縁膜を形成する。ゲート電極部の側面上に位置するオフセット絶縁膜の部分をオフセットスペーサとし、そのオフセットスペーサをマスクとして所定の導電型の不純物を導入することにより、半導体基板の主表面にエクステンション領域を形成する。オフセット絶縁膜を形成する工程は、半導体基板を所定のチャンバー内に配置し、チャンバー内に炭素の前駆体としてトリメチルシラン（Ｓｉ（ＣＨ3）3Ｈ）およびテトラメチルシラン（Ｓｉ（ＣＨ3）4）のいずれかを導入して半導体基板を前駆体に晒すことにより、半導体基板に前駆体を吸着させる第１ステップと、チャンバー内に残留する前駆体を排気する第２ステップと、チャンバー内に亜酸化窒素（Ｎ2Ｏ）を導入し、亜酸化窒素をプラズマ化して半導体基板を亜酸化窒素プラズマに晒すことにより、半導体基板に吸着した前駆体を酸化させる第３ステップとを１サイクルとして、そのサイクルを繰り返すことにより所定の膜厚の炭素を添加したシリコン酸化膜を形成する工程を備えている。
【発明の効果】
【００１２】
本発明に係る一の半導体装置の製造方法によれば、オフセットスペーサとなるシリコン酸化膜を、２００℃程度の温度条件のもとで形成することができ、ゲート電極部の金属膜が酸化されてしまうのを防止することができる。しかも、シリコン酸化膜として、シリコン酸化膜中の水素原子の量が低減された、良質なシリコン酸化膜を形成することができる。また、サイクル数を変えることによってシリコン酸化膜の膜厚を精密に制御することができる。
【００１３】
本発明に係る一の半導体装置の製造方法によれば、オフセットスペーサとなる炭素を添加したシリコン酸化膜を、２００℃程度の温度条件のもとで形成することができ、ゲート電極部の金属膜が酸化されてしまうのを防止することができる。しかも、炭素を添加したシリコン酸化膜として、膜中の水素原子の量が低減された、炭素を添加した良質なシリコン酸化膜を形成することができる。また、サイクル数を変えることによって、炭素を添加したシリコン酸化膜の膜厚を精密に制御することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施の形態１に係る半導体装置の製造方法の各ステップを示す図である。
【図２】同実施の形態において、ステップ１の工程を示す断面図である。
【図３】同実施の形態において、ステップ１における半導体基板の表面の様子を示す部分拡大断面図である。
【図４】同実施の形態において、ステップ２の工程を示す断面図である。
【図５】同実施の形態において、ステップ２における半導体基板の表面の様子を示す部分拡大断面図である。
【図６】同実施の形態において、ステップ３の工程を示す断面図である。
【図７】同実施の形態において、ステップ３における半導体基板の表面の様子を示す部分拡大断面図である。
【図８】同実施の形態において、シリコン酸化膜の膜厚とサイクル数との関係を示すグラフである。
【図９】同実施の形態において、昇温脱ガス分析装置による水素脱ガスのスペクトルを示す図である。
【図１０】本発明の実施の形態２に係る半導体装置の製造方法の一工程を示す断面図である。
【図１１】同実施の形態の形態において、図１０に示す工程の後に行われる工程を示す断面図である。
【図１２】同実施の形態の形態において、図１１に示す工程のステップ１における半導体基板の表面の様子を示す部分拡大断面図である。
【図１３】同実施の形態の形態において、図１１に示す工程のステップ２における半導体基板の表面の様子を示す部分拡大断面図である。
【図１４】同実施の形態の形態において、図１１に示す工程のステップ３における半導体基板の表面の様子を示す部分拡大断面図である。
【図１５】同実施の形態の形態において、図１１に示す工程の後に行われる工程を示す断面図である。
【図１６】同実施の形態の形態において、図１５に示す工程の後に行われる工程を示す断面図である。
【図１７】同実施の形態の形態において、図１６に示す工程の後に行われる工程を示す断面図である。
【図１８】同実施の形態の形態において、図１７に示す工程の後に行われる工程を示す断面図である。
【図１９】同実施の形態の形態において、図１８に示す工程の後に行われる工程を示す断面図である。
【図２０】同実施の形態の形態において、図１９に示す工程の後に行われる工程を示す断面図である。
【図２１】同実施の形態の形態において、図２０に示す工程の後に行われる工程を示す断面図である。
【図２２】同実施の形態の形態において、図２１に示す工程の後に行われる工程を示す断面図である。
【図２３】同実施の形態の形態において、図２２に示す工程の後に行われる工程を示す断面図である。
【図２４】同実施の形態の形態において、図２３に示す工程の後に行われる工程を示す断面図である。
【図２５】同実施の形態の形態において、図２４に示す工程の後に行われる工程を示す断面図である。
【図２６】本発明の実施の形態３に係る半導体装置の製造方法の各ステップを示す図である。
【図２７】同実施の形態において、ステップ１の工程を示す断面図である。
【図２８】同実施の形態において、ステップ１における半導体基板の表面の様子を示す部分拡大断面図である。
【図２９】同実施の形態において、ステップ２の工程を示す断面図である。
【図３０】同実施の形態において、ステップ２における半導体基板の表面の様子を示す部分拡大断面図である。
【図３１】同実施の形態において、ステップ３の工程を示す断面図である。
【図３２】同実施の形態において、ステップ３における半導体基板の表面の様子を示す部分拡大断面図である。
【図３３】本発明の実施の形態４に係る半導体装置の製造方法の一工程を示す断面図である。
【図３４】同実施の形態の形態において、図３３に示す工程の後に行われる工程を示す断面図である。
【図３５】同実施の形態の形態において、図３４に示す工程のステップ１における半導体基板の表面の様子を示す部分拡大断面図である。
【図３６】同実施の形態の形態において、図３４に示す工程のステップ２における半導体基板の表面の様子を示す部分拡大断面図である。
【図３７】同実施の形態の形態において、図３４に示す工程のステップ３における半導体基板の表面の様子を示す部分拡大断面図である。
【図３８】同実施の形態の形態において、図３４に示す工程の後に行われる工程を示す断面図である。
【図３９】同実施の形態の形態において、図３８に示す工程の後に行われる工程を示す断面図である。
【図４０】同実施の形態の形態において、図３９に示す工程の後に行われる工程を示す断面図である。
【図４１】同実施の形態の形態において、図４０に示す工程の後に行われる工程を示す断面図である。
【発明を実施するための形態】
【００１５】
実施の形態１
ここでは、一般的な平行平板型のプラズマＣＶＤ装置を用いて、低温度のもとでシリコン酸化（ＳｉＯ）膜を形成するための製造方法について説明する。図１に示すように、シリコン酸化膜は、３つのステップを１つのサイクルとして、このサイクルを所定回数繰り返すことによって形成される。まず、ステップ１では、半導体基板がモノシラン（ＳｉＨ4）に暴露される。次に、ステップ２では、残存するモノシラン（ＳｉＨ4）が排気される。そして、ステップ３では、半導体基板が亜酸化窒素プラズマに晒される。
【００１６】
各ステップについて、さらに詳しく説明する。図２に示すように、まず、半導体基板６３がプラズマＣＶＤ装置のチャンバー６１内に搬入される。ステップ１では、チャンバー６１内に設けられたヒータ（図示せず）の温度が約２００℃に設定される。そのチャンバー６１内に、キャリアガスとして亜酸化窒素（Ｎ2Ｏ）とヘリウム（Ｈｅ）で希釈したモノシラン（ＳｉＨ4）を導入（矢印７１）して、約２〜１０秒程度、半導体基板６３をモノシラン（ＳｉＨ4）に晒す。このとき、図３に示すように、モノシラン（ＳｉＨ4）が下地（半導体基板６３）のダングリングボンドに結合することにより、モノシラン（ＳｉＨ4）が下地（半導体基板６３）に吸着する。なお、図３は、図２に示す丸印Ａの部分を拡大したものである。
【００１７】
ガスの流量比の一例としては、たとえば、ＳｉＨ4：Ｎ2Ｏ：Ｈｅ＝１：３０：３００とされる。特に、モノシラン（ＳｉＨ4）の流量１に対して、Ｈｅの流量を３００〜５００程度に設定することで、チャンバー内にモノシラン（ＳｉＨ4）を均一に拡散させることができる。また、キャリアガスとしての亜酸化窒素（Ｎ2Ｏ）を省いてもよい。
【００１８】
次に、ステップ２では、図４に示すように、約１〜５秒程度、チャンバー６１内を排気することにより、チャンバー６１内に残存するモノシラン（ＳｉＨ4）がチャンバー６１の外へ送り出される（矢印７２）。このとき、図５に示すように、下地（半導体基板６３）に吸着したモノシラン（ＳｉＨ4）は、排気されずにそのまま残る。なお、図５は、図４に示す丸印Ａの部分を拡大したものである。また、このステップ２では、ヘリウム（Ｈｅ）と亜酸化窒素（Ｎ2Ｏ）については、これらを排気せずにチャンバー６１内に導入し続けたままでもよい。
【００１９】
次に、ステップ３では、図６に示すように、チャンバー６１内に亜酸化窒素（Ｎ2Ｏ）とヘリウム（Ｈｅ）を導入（矢印７３）して亜酸化窒素プラズマを生成し、約１０秒程度、半導体基板６３を亜酸化窒素プラズマに晒す。このとき、ガスの流量比の一例としては、たとえば、Ｎ2Ｏの流量１に対して、Ｈｅの流量を５〜１０程度に設定する。また、ＲＦパワーを、たとえば、０．１〜１Ｗ／ｃｍ2程度に設定する。
【００２０】
図７に示すように、亜酸化窒素プラズマにより、亜酸化窒素は、窒素（Ｎ2）と酸素原子（Ｏ）に分解される。そして、下地（半導体基板６３）に吸着したモノシラン（ＳｉＨ4）の水素原子（Ｈ）が酸素原子（Ｏ）に置き換えられて、１層のＳｉＯ層が形成されることになる。このようにして形成されるシリコン酸化膜は、シリコン原子（Ｓｉ）に２つの酸素原子（Ｏ）が結合した態様のシリコン酸化膜というよりは、シリコン原子（Ｓｉ）に１つの酸素原子（Ｏ）が結合した態様のシリコン酸化膜として形成される確率が高いことから、この明細書では「ＳｉＯ膜」と表記することにする。なお、図７は、図６に示す丸印Ａの部分を拡大したものである。
【００２１】
以下、ステップ１〜３を１サイクルとして、必要とされる膜厚が得られるまでこのサイクルを繰り返すことで、所望のシリコン酸化膜が形成されることになる。所望のシリコン酸化膜が形成された半導体基板６３は、チャンバー６１から取り出される。
【００２２】
上述した製造方法では、サイクルごとにモノシランの単分子層が形成され、そして、その単分子層が酸化されてシリコン酸化膜が１層ずつ形成されることから、ＡＬＤ（Atomic Layer Deposition）法と称される。ここで、発明者らによって測定されたシリコン酸化膜の膜厚とサイクル数との関係を示すグラフを図８に示す。横軸はサイクル数であり、縦軸はシリコン酸化膜の膜厚である。
【００２３】
図８に示すように、シリコン酸化膜の膜厚は、サイクル数に比例していることがわかる。このことは、各サイクルにおいて下地に吸着したモノシラン（ＳｉＨ4）が亜酸化窒素プラズマによって酸化される量が一定であることを意味する。グラフの傾きから、１サイクルにおいて形成されるシリコン酸化膜の膜厚は、約０．１３ｎｍと見積もられる。したがって、上述した製造方法では、サイクル数を変えることによってシリコン酸化膜の膜厚を精密に制御することができることが判明した。
【００２４】
また、上述した製造方法では、下地（半導体基板６３）に吸着したモノシラン（ＳｉＨ4）が亜酸化窒素プラズマによって酸化される際に、モノシラン（ＳｉＨ4）の水素原子（Ｈ）が、酸素（Ｏ）ラジカルによって水（Ｈ2Ｏ）として取り除かれることになる。これにより、シリコン酸化膜中に取り込まれる水素原子（Ｈ）の量を減らすことができる。
【００２５】
ここで、発明者らによって、昇温脱ガス分析装置（ＴＤＳ：Thermal Desorption Spectroscopy）を用いて測定された水素脱ガスのスペクトルを図９に示す。横軸は温度であり、縦軸は水素の量に相当する。実線のグラフ（グラフＡ）は、上述した製造方法によって形成されたシリコン酸化膜の水素脱ガススペクトルを示し、点線のグラフ（グラフＢ）は、従来のプラズマＣＶＤ法によって形成されたシリコン酸化膜の水素脱ガススペクトルを示す。
【００２６】
図９に示すように、グラフＢでは、温度４００〜５００℃にかけて水素の脱ガス量が増えているのに対して、グラフＡでは、水素の脱ガス量が少ないことがわかる。これは、シリコン酸化膜中に取り込まれる水素原子（Ｈ）の量が減少することで、結果的に、水素ガスとして脱離する量が減少するためであると考えられる。したがって、上述した製造方法では、水素（原子）の含有量の少ない、膜として良質なシリコン酸化膜を形成できることが判明した。
【００２７】
さらに、上述した製造方法では、そのような良質なシリコン酸化膜を、２００℃程度の比較的低い温度のもとで形成することができる。ＭＯＳトランジスタのゲート電極部として、Ｈｉｇｈ−ｋ膜および金属膜を適用したゲート電極部では、オフセットスペーサとしてシリコン酸化膜を形成する際の成膜温度が高い場合には、ゲート電極部の金属膜が酸化されてしまい、抵抗がばらつくなどして電流駆動能力などのＭＯＳトランジスタの特性を劣化させることになる。
【００２８】
そこで、このようなオフセットスペーサとなるシリコン酸化膜を、上述した２００℃程度の温度条件のもとで形成することで、ゲート電極部の金属膜が酸化されてしまうのを防止することができ、また、シリコン酸化膜中に含まれる物質の熱拡散を抑制することができる。その結果、電流駆動能力等のＭＯＳトランジスタ特性を向上させることができる。
【００２９】
実施の形態２
ここでは、前述したシリコン酸化膜（ＳｉＯ膜）の形成手法を、ＭＯＳトランジスタのオフセットスペーサの形成に適用する場合について説明する。
【００３０】
まず、図１０に示すように、半導体基板１におけるｎＭＯＳ領域Ｒ１では、界面層（Inter Layer）３ａ上に、所定の誘電率を有するＨｉｇｈ−ｋ膜５ａ、所定の仕事関数を有する金属膜７ａおよびポリシリコン膜９ａを積層させる態様で、ｎチャネル型ＭＯＳトランジスタのゲート電極部１１ａが形成される。一方、半導体基板１におけるｐＭＯＳ領域Ｒ２では、界面層３ｂ上に、所定の誘電率を有するＨｉｇｈ−ｋ膜５ｂ、所定の仕事関数を有する金属膜７ｂおよびポリシリコン膜９ｂを積層させる態様で、ｐチャネル型ＭＯＳトランジスタのゲート電極部１１ｂが形成される。
【００３１】
ここで、界面層３ａ，３ｂとしては、たとえば、ＳｉＯあるいはＳｉＯＮ等の膜が用いられ、Ｈｉｇｈ−ｋ膜５ａ，５ｂとしては、たとえば、ＨｆＳｉＯＮ、ＨｆＯＮあるいはＨｆＯ2等のハフニウム系のＨｉｇｈ−ｋ膜が適用される。また、ｎＭＯＳ領域Ｒ１のＨｉｇｈ−ｋ膜５ａの上には、ｎチャネル型ＭＯＳトランジスタのしきい値電圧を調整するために、ＬａＯあるいはＬａ等のキャップ膜（図示せず）が形成される。ｐＭＯＳ領域Ｒ２のＨｉｇｈ−ｋ膜５ｂの上には、ｐチャネル型ＭＯＳトランジスタのしきい値電圧を調整するために、ＡｌＯあるいはＡｌ等のキャップ膜（図示せず）が形成される。
【００３２】
また、金属膜の材料として、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、ジルコニウム（Ｚｒ）、ルテニウム（Ｒｕ）、コバルト（Ｃｏ）、タングステン（Ｗ）等の遷移金属や、チタンナイトライド（ＴｉＮ）等の窒化金属が適用される。ｎチャネル型ＭＯＳトランジスタのしきい値電圧とｐチャネル型ＭＯＳトランジスタのしきい値電圧を調整するために、金属膜７ａと金属膜７ｂとで異なる材料が適用される。
【００３３】
こうして、ゲート電極部１１ａ，１１ｂがパターニングされた後、図１１に示すように、ゲート電極部１１ａ，１１ｂを覆うように、半導体基板１上に膜厚約数ｎｍ程度のシリコン酸化膜１３が形成される。このとき、前述した形成方法によってシリコン酸化膜１３が形成される。
【００３４】
図１２に示すように、ゲート電極部１１ａ，１１ｂが形成された半導体基板１は、たとえば平行平板型のプラズマＣＶＤ装置のチャンバー６１内に搬入される。チャンバー６１内のヒータ（図示せず）の温度が約２００℃に設定される。そのチャンバー６１内に、キャリアガスとして亜酸化窒素（Ｎ2Ｏ）とヘリウム（Ｈｅ）で希釈したモノシラン（ＳｉＨ4）を導入して、約２〜１０秒程度、半導体基板１をモノシランに晒す（ステップ１）。
【００３５】
このとき、モノシラン（ＳｉＨ4）が半導体基板１（ゲート電極部１１ａ，１１ｂ）の表面のダングリングボンドに結合することにより、モノシラン（ＳｉＨ4）が半導体基板１に吸着する。また、前述したように、各ガスを所定の流量比に設定することで、モノシラン（ＳｉＨ4）をチャンバー６１内に均一に拡散させることができる。
【００３６】
次に、図１３に示すように、約１〜５秒程度、チャンバー６１内を排気することにより、チャンバー６１内に残存するモノシラン（ＳｉＨ4）等がチャンバー６１の外へ送り出される（ステップ２）。このとき、半導体基板１に吸着したモノシラン（ＳｉＨ4）は、排気されずにそのまま残る。なお、このステップ２では、ヘリウム（Ｈｅ）と亜酸化窒素（Ｎ2Ｏ）については、これらを排気せずにチャンバー６１内に導入し続けたままでもよい。
【００３７】
次に、図１４に示すように、チャンバー６１内に亜酸化窒素（Ｎ2Ｏ）とヘリウム（Ｈｅ）を導入して亜酸化窒素プラズマを生成し、約１０秒程度、半導体基板１を亜酸化窒素プラズマに晒す（ステップ３）。各ガスの流量比やＲＦパワーとしては、前述した条件が採用される。亜酸化窒素プラズマにより、亜酸化窒素は、窒素（Ｎ2）と酸素原子（Ｏ）に分解される。そして、半導体基板１に吸着したモノシラン（ＳｉＨ4）の水素原子（Ｈ）が酸素原子（Ｏ）に置き換えられて、１層のＳｉＯ層（膜）が形成される。
【００３８】
以下、ステップ１〜３を１サイクルとして、必要とされる膜厚が得られるまでこのサイクルを繰り返すことで、ゲート電極部１１ａ，１１ｂを覆うように半導体基板１上に所望の厚さのシリコン酸化膜１３（図１１参照）が形成される。このとき、シリコン酸化膜１３では、ゲート電極部１１ａ，１１ｂの側面を覆う部分の膜厚ｔ１は、半導体基板１の上面を覆う部分の膜厚ｔ２よりも薄くなる。ゲート電極部１１ａ，１１ｂの側面を覆うシリコン酸化膜１３の部分の膜厚がより薄いことで、エクステンション注入を行う際に、注入の制御性を高めることができ、さらに、後の工程において、ゲート電極部間の埋め込みを有利にすることができる。一方、半導体基板１の上面を覆うシリコン酸化膜１３の部分の膜厚がより厚いことで、エクステンション注入を行う際の注入ダメージを軽減することができる。こうして形成されるシリコン酸化膜１３のうち、ゲート電極部１１ａを覆うシリコン酸化膜をシリコン酸化膜１３ａとし、ゲート電極部１１ｂを覆うシリコン酸化膜をシリコン酸化膜１３ｂとする。
【００３９】
次に、図１５に示すように、ｎＭＯＳ領域Ｒ１を露出し、ｐＭＯＳ領域Ｒ２を覆う態様でレジストパターン５１が形成される。ｎＭＯＳ領域Ｒ１では、シリコン酸化膜１３ａのうち、ゲート電極部１１ａの側面上に位置するシリコン酸化膜１３ａの部分がオフセットスペーサとなる。
【００４０】
次に、そのシリコン酸化膜１３ａの部分からなるオフセットスペーサ等をマスクとして、たとえば、ヒ素（Ａｓ）あるいはリン（Ｐ）等のｎ型の不純物イオンを注入（矢印）することにより、半導体基板１の表面から所定の深さにわたりｎ型のエクステンション注入領域４３ａが形成される。その後、酸素プラズマ雰囲気中においてアッシング処理を施すことにより、レジストパターン５１が除去される。
【００４１】
次に、図１６に示すように、シリコン酸化膜１３を覆うように、さらに、シリコン酸化膜１５が形成される。このシリコン酸化膜１５も、前述した形成方法によって形成されることが好ましい。シリコン酸化膜１３を形成する場合と同様に、ステップ１〜３を１サイクルとして、必要とされる膜厚が得られるまでこのサイクルを繰り返すことにより、所望の膜厚のシリコン酸化膜１５が形成される。このとき、シリコン酸化膜１３と同様に、シリコン酸化膜１４では、ゲート電極部１１ａ，１１ｂの側面を覆う部分の膜厚は、半導体基板１の上面を覆う部分の膜厚よりも薄くなる。これにより、注入の制御性やゲート電極部間の埋め込み特性を向上させることができるとともに、注入ダメージを低減することができる。こうして形成されるシリコン酸化膜１５のうち、ゲート電極部１１ａを覆うシリコン酸化膜をシリコン酸化膜１５ａとし、ゲート電極部１１ｂを覆うシリコン酸化膜をシリコン酸化膜１５ｂとする。
【００４２】
次に、図１７に示すように、ｎＭＯＳ領域Ｒ１を覆い、ｐＭＯＳ領域Ｒ２を露出する態様でレジストパターン５２が形成される。ｐＭＯＳ領域Ｒ２では、シリコン酸化膜１３ｂ、１５ｂのうち、ゲート電極部１１ｂの側面上に位置するシリコン酸化膜１３ｂ、１５ｂの部分がオフセットスペーサとなる。
【００４３】
次に、そのシリコン酸化膜１３ｂ、１５ｂの部分からなるオフセットスペーサ等をマスクとして、たとえば、フッ化ボロン（ＢＦ2）、ボロン（Ｂ）あるいはインジウム（Ｉｎ）等のｐ型の不純物イオンを注入（矢印）することにより、半導体基板１の表面から所定の深さにわたりｐ型のエクステンション注入領域４３ｂが形成される。その後、酸素プラズマ雰囲気中においてアッシング処理を施すことにより、レジストパターン５２が除去される。
【００４４】
次に、図１８に示すように、ゲート電極部１１ａ，１１ｂを覆うように、半導体基板１上に絶縁膜１７が形成される。この絶縁膜１７としては、シリコン酸化膜、または、シリコン窒化膜、あるいは、それらの積層膜から形成されることが好ましい。次に、図１９に示すように、絶縁膜１７に異方性エッチングを施すことにより、ゲート電極部１１ａの側面上にサイドウォール絶縁膜１７ａが形成されるとともに、ゲート電極部１１ｂの側面上にサイドウォール絶縁膜１７ｂが形成される。
【００４５】
次に、ｎＭＯＳ領域Ｒ１を露出し、ｐＭＯＳ領域Ｒ２を覆う態様でレジストパターン（図示せず）が形成され、そのレジストパターンと、サイドウォール絶縁膜１７ａ等をマスクとして、たとえば、ヒ素（Ａｓ）あるいはリン（Ｐ）等のｎ型の不純物イオンを注入（矢印）することにより、ｎＭＯＳ領域Ｒ１では、半導体基板１の表面から所定の深さにわたりｎ型のソース・ドレイン注入領域（図示せず）が形成される。
【００４６】
一方、ｎＭＯＳ領域Ｒ１を覆い、ｐＭＯＳ領域Ｒ２を露出する態様でレジストパターン（図示せず）が形成され、そのレジストパターンと、サイドウォール絶縁膜１７ｂ等をマスクとして、たとえば、フッ化ボロン（ＢＦ2）、ボロン（Ｂ）あるいはインジウム（Ｉｎ）等のｐ型の不純物イオンを注入（矢印）することにより、ｐＭＯＳ領域Ｒ２では、半導体基板１の表面から所定の深さにわたりｐ型のソース・ドレイン注入領域（図示せず）が形成される。
【００４７】
次に、所定の熱処理を施して、エクステンション注入領域４３ａ，４３ｂおよびソース・ドレイン注入領域に注入された不純物イオンを熱拡散させることによって、図２０に示すように、ｎＭＯＳ領域Ｒ１では、エクステンション領域４４ａおよびソース・ドレイン領域４５ａが形成される。一方、ｐＭＯＳ領域Ｒ２では、エクステンション領域４４ｂおよびソース・ドレイン領域４５ｂが形成される。
【００４８】
その後、サリサイドプロセスにより、図２１に示すように、ゲート電極部１１ａ，１１ｂにおけるポリシリコン膜９ａ，９ｂの表面とその近傍の領域に金属シリサイド層１９ａ，１９ｂが形成され、ソース・ドレイン領域４５ａ，４５ｂの表面とその近傍の領域に金属シリサイド層２１ａ，２１ｂが形成される。このとき、金属シリサイド層１９ａ，１９ｂ，２１ａ，２１ｂの材料として、たとえば、ＮｉＳｉやＮｉＰｔＳｉが用いられる。こうして、ｎチャネル型ＭＯＳトランジスタＴ１とｐチャネル型ＭＯＳトランジスタＴ２の主要部分が形成される。
【００４９】
次に、図２２に示すように、ＭＯＳトランジスタＴ１，Ｔ２を覆うように、半導体基板１上に所定の応力を有するシリコン窒化膜からなるストレッサー膜２３ａ，２３ｂが形成される。このストレッサー膜２３ａ，２３ｂは、局所的な歪をＭＯＳトランジスタのチャネルが形成される領域に与えることによって、キャリアの移動度を上げるために形成される。次に、図２３に示すように、そのストレッサー膜２３ａ，２３ｂを覆うように、半導体基板１上にシリコン酸化膜等からなる層間絶縁膜２５が形成される。
【００５０】
次に、図２４に示すように、ゲート電極部１１ａの金属シリサイド層１９ａに電気的に接続されるプラグ２７ａ、ゲート電極部１１ｂの金属シリサイド層１９ｂに電気的に接続されるプラグ２７およびソース・ドレイン領域４５ｂの金属シリサイド層２１ｂに電気的に接続されるプラグ２７ｃが形成される。
【００５１】
次に、図２５に示すように、層間絶縁膜２５上にライナー膜２９ａ，２９ｂが形成される。そのライナー膜２９ａ，２９ｂ上に、誘電率の比較的低いＬｏｗ−ｋ膜３１ａ，３１ｂが形成される。そのＬｏｗ−ｋ膜３１ａ等にプラグ２７ａを露出する配線溝が形成される。また、Ｌｏｗ−ｋ膜３１ｂ等にプラグ２７ｂを露出する配線溝と、プラグ２７ｃを露出する配線溝が形成される。次に、これらの配線溝に銅配線３３ａ，３３ｂ，３３ｃが形成される。こうして、半導体装置の主要部分が形成されることになる。
【００５２】
上述した半導体装置の製造方法では、ＡＬＤ法により、ｎ（ｐ）チャネル型のＭＯＳトランジスタにおいてオフセットスペーサとなるシリコン酸化膜１３，１５を、２００℃程度の温度条件のもとで形成することで、ゲート電極部１１ａ，１１ｂの金属膜９ａ，９ｂが酸化されてしまうのを防止することができる。しかも、シリコン酸化膜として、シリコン酸化膜中の水素原子の量が、一般的なプラズマＣＶＤ法によって形成されるシリコン酸化膜中の水素原子の量と比較して低減された、良質なシリコン酸化膜１３，１５を形成することができる。
【００５３】
また、サイクル数を変えることによってシリコン酸化膜の膜厚を精密に制御することができ、数ｎｍ程度の比較的薄いシリコン酸化膜１３，１５を精度よく形成することができる。所望の膜厚のシリコン酸化膜１３，１５が形成されることで、これをマスクとして不純物イオンを注入することによって、所望のエクステンション領域を確実に形成することができる。これらの結果、電流駆動能力等のＭＯＳトランジスタ特性を向上させることができる。
【００５４】
なお、上述した製造方法では、ＭＯＳトランジスタのオフセットスペーサとして、ｎチャネル型のＭＯＳトランジスタとｐチャネル型のＭＯＳトランジスタの双方について、シリコン酸化膜を形成する場合を例に挙げて説明した。特に、２層目のオフセットスペーサとなるｐチャネル型のＭＯＳトランジスタのオフセットスペーサとしては、シリコン酸化膜の代わりにシリコン窒化膜を形成するようにしてもよい。
【００５５】
この場合には、シリコン窒化膜は、熱ＣＶＤ法により、たとえば、ジクロルシラン（ＳｉＨ2Ｃｌ2）とアンモニア（ＮＨ3）とを反応させることにより、また、ヘキサクロロジシラン（ＨＣＤ）とアンモニア（ＮＨ3）とを反応させることにより、あるいは、モノシランとアンモニア（ＮＨ3）を反応させることにより形成することができる。
【００５６】
また、シリコン酸化膜１３，１５を形成する装置として、平行平板型のプラズマＣＶＤ装置を例に挙げて説明したが、ステップ１〜３を実現することができる装置であれば、プラズマＣＶＤ装置に限られない。
【００５７】
実施の形態３
ここでは、一般的な平行平板型のプラズマＣＶＤ装置を用いて、低温度のもとで炭素を添加したシリコン酸化（ＳｉＣＯ）膜を形成するための製造方法について説明する。図２６に示すように、炭素を添加したシリコン酸化膜は、３つのステップを１つのサイクルとして、このサイクルを所定回数繰り返すことによって形成される。まず、ステップ１では、半導体基板がトリメチルシラン（Ｓｉ（ＣＨ3）3Ｈ、以下、「ＴＭＳ」と記す。）に暴露される。次に、ステップ２では、残存するトリメチルシラン（ＴＭＳ）が排気される。そして、ステップ３では、半導体基板が亜酸化窒素プラズマに晒される。
【００５８】
各ステップについて、さらに詳しく説明する。図２７に示すように、まず、半導体基板６３がプラズマＣＶＤ装置のチャンバー６１内に搬入される。ステップ１では、チャンバー６１内に設けられたヒータの温度が約２００℃に設定される。そのチャンバー６１内に、キャリアガスとして亜酸化窒素（Ｎ2Ｏ）とヘリウム（Ｈｅ）で希釈したトリメチルシラン（ＴＭＳ）を導入（矢印７４）して、約２〜１０秒程度、半導体基板６３をトリメチルシラン（ＴＭＳ）に晒す。このとき、図２８に示すように、トリメチルシラン（ＴＭＳ）が下地（半導体基板６３）のダングリングボンドに結合することにより、トリメチルシラン（ＴＭＳ）が下地（半導体基板６３）に吸着する。なお、図２８は、図２７に示す丸印Ａの部分を拡大したものである。
【００５９】
ガスの流量比の一例としては、たとえば、ＴＭＳ：Ｎ2Ｏ：Ｈｅ＝１：３０：３００とされる。特に、トリメチルシラン（ＴＭＳ）の流量１に対して、Ｈｅの流量を３００〜５００程度に設定することで、チャンバー６１内にトリメチルシラン（ＴＭＳ）を均一に拡散させることができる。
【００６０】
次に、ステップ２では、図２９に示すように、約１〜５秒程度、チャンバー６１内を排気することにより、チャンバー６１内に残存するトリメチルシラン（ＴＭＳ）がチャンバー６１の外へ送り出される（矢印７５）。このとき、図３０に示すように、下地（半導体基板６３）に吸着したトリメチルシラン（ＴＭＳ）は、排気されずにそのまま残る。なお、図３０は、図２９に示す丸印Ａの部分を拡大したものである。また、このステップ２では、ヘリウム（Ｈｅ）と亜酸化窒素（Ｎ2Ｏ）については、これらを排気せずにチャンバー６１内に導入し続けたままでもよい。
【００６１】
次に、ステップ３では、図３１に示すように、チャンバー６１内に亜酸化窒素（Ｎ2Ｏ）とヘリウム（Ｈｅ）を導入（矢印７６）して亜酸化窒素プラズマを生成し、約１０秒程度、半導体基板６３を亜酸化窒素プラズマに晒す。このとき、ガスの流量比の一例としては、たとえば、Ｎ2Ｏの流量１に対して、Ｈｅの流量を５〜１０程度に設定する。また、ＲＦパワーを、たとえば、０．１〜１Ｗ／ｃｍ2程度に設定する。
【００６２】
図３２に示すように、亜酸化窒素プラズマにより、亜酸化窒素は、窒素（Ｎ2）と酸素原子（Ｏ）に分解される。そして、下地（半導体基板６３）に吸着したトリメチルシラン（ＴＭＳ）の水素原子（Ｈ）またはメチル基（ＣＨ3）が酸素原子（Ｏ）に置き換えられて、１層のＳｉＣＯ層が形成されることになる。なお、図３２は、図３１に示す丸印Ａの部分を拡大したものである。
【００６３】
以下、ステップ１〜３を１サイクルとして、必要とされる膜厚が得られるまでこのサイクルを繰り返すことで、所望の炭素を添加したシリコン酸化膜が形成されることになる。所望の炭素を添加したシリコン酸化膜が形成された半導体基板６３は、チャンバー６１から取り出される。
【００６４】
上述した製造方法では、サイクルごとにトリメチルシラン（ＴＭＳ）の単分子層が形成され、そして、その単分子層が酸化されて炭素を添加したシリコン酸化膜が１層ずつ形成される。これにより、サイクル数を変えることによってシリコン酸化膜の膜厚を精密に制御することができる。
【００６５】
また、下地（半導体基板６３）に吸着したトリメチルシラン（ＴＭＳ）が亜酸化窒素プラズマによって酸化される際に、トリメチルシラン（ＴＭＳ）の水素原子（Ｈ）等が、酸素（Ｏ）ラジカルによって水（Ｈ2Ｏ）として取り除くことができ、炭素を添加したシリコン酸化膜中に取り込まれる水素原子（Ｈ）の量が低減された、炭素を添加した良質なシリコン酸化膜を形成することができる。
【００６６】
しかも、そのような炭素を添加した良質なシリコン酸化膜を、２００℃程度の比較的低い温度のもとで形成することができ、たとえば、Ｈｉｇｈ−ｋ膜および金属膜を適用したゲート電極部を有するＭＯＳトランジスタのオフセットスペーサとして、この炭素を添加したシリコン酸化膜を形成することで、ゲート電極部の金属膜が酸化されてしまうのを防止することができる。その結果、電流駆動能力等のＭＯＳトランジスタ特性を向上させることができる。
【００６７】
なお、上述した製造方法では、炭素の供給源（前駆体）としてトリメチルシラン（ＴＭＳ）を例に挙げて説明したが、トリメチルシラン（ＴＭＳ）の他に、テトラメチルシラン（Ｓｉ（ＣＨ3）4、以下、「４ＭＳ」と記す。）を適用することも可能である。テトラメチルシラン（４ＭＳ）を適用する場合における、他のキャリアガスとのガス流量比などの条件は、トリメチルシラン（ＴＭＳ）を適用する場合における条件と実質的に同じ条件に設定される。
【００６８】
実施の形態４
ここでは、前述した炭素を添加したシリコン酸化膜の形成手法を、ＭＯＳトランジスタのオフセットスペーサの形成に適用する場合について説明する。
【００６９】
まず、図１０に示す工程と同様の工程を経て、図３３に示すように、半導体基板１におけるｎＭＯＳ領域Ｒ１では、界面層３ａ上に、所定の誘電率を有するＨｉｇｈ−ｋ膜５ａ、所定の仕事関数を有する金属膜７ａおよびポリシリコン膜９ａを積層させる態様で、ｎチャネル型ＭＯＳトランジスタのゲート電極部１１ａが形成される。一方、半導体基板１におけるｐＭＯＳ領域Ｒ２では、界面層３ｂ上に、所定の誘電率を有するＨｉｇｈ−ｋ膜５ｂ、所定の仕事関数を有する金属膜７ｂおよびポリシリコン膜９ｂを積層させる態様で、ｐチャネル型ＭＯＳトランジスタのゲート電極部１１ｂが形成される。
【００７０】
次に、図３４に示すように、ゲート電極部１１ａ，１１ｂを覆うように、半導体基板１上に膜厚約数ｎｍ程度の炭素を添加したシリコン酸化膜１４が形成される。このとき、前述した形成方法によって炭素を添加したシリコン酸化膜１４が形成される。
【００７１】
図３５に示すように、ゲート電極部１１ａ，１１ｂが形成された半導体基板１は、たとえば平行平板型のプラズマＣＶＤ装置のチャンバー６１内に搬入される。チャンバー６１内のヒータ（図示せず）の温度が約２００℃に設定される。そのチャンバー６１内に、キャリアガスとして亜酸化窒素（Ｎ2Ｏ）とヘリウム（Ｈｅ）で希釈した、炭素の前駆体としてトリメチルシラン（ＴＭＳ）を導入して、約２〜１０秒程度、半導体基板１をトリメチルシラン（ＴＭＳ）に晒す（ステップ１）。
【００７２】
このとき、トリメチルシラン（ＴＭＳ）が半導体基板１（ゲート電極部１１ａ，１１ｂ）の表面のダングリングボンドに結合することにより、トリメチルシラン（ＴＭＳ）が半導体基板１に吸着する。また、前述したように、各ガスを所定の流量比に設定することで、トリメチルシラン（ＴＭＳ）をチャンバー６１内に均一に拡散させることができる。
【００７３】
次に、図３６に示すように、約１〜５秒程度、チャンバー６１内を排気することにより、チャンバー６１内に残存するトリメチルシラン（ＴＭＳ）等がチャンバー６１の外へ送り出される（ステップ２）。このとき、半導体基板１に吸着したトリメチルシラン（ＴＭＳ）は、排気されずにそのまま残る。なお、このステップ２では、ヘリウム（Ｈｅ）と亜酸化窒素（Ｎ2Ｏ）については、これらを排気せずにチャンバー６１内に導入し続けたままでもよい。
【００７４】
次に、図３７に示すように、チャンバー６１内に亜酸化窒素（Ｎ2Ｏ）とヘリウム（Ｈｅ）を導入して亜酸化窒素プラズマを生成し、約１０秒程度、半導体基板１を亜酸化窒素プラズマに晒す（ステップ３）。各ガスの流量比やＲＦパワーとしては、前述した条件が採用される。亜酸化窒素プラズマにより、亜酸化窒素は、窒素（Ｎ2）と酸素原子（Ｏ）に分解される。そして、半導体基板１に吸着したトリメチルシラン（ＴＭＳ）の水素原子（Ｈ）またはメチル基（ＣＨ3）が酸素原子（Ｏ）に置き換えられて、１層のＳｉＣＯ層が形成される。
【００７５】
以下、ステップ１〜３を１サイクルとして、必要とされる膜厚が得られるまでこのサイクルを繰り返すことで、ゲート電極部１１ａ，１１ｂを覆うように半導体基板１上に所望の厚さの、炭素を添加したシリコン酸化膜１４（図３４参照）が形成される。このとき、炭素を添加したシリコン酸化膜１４では、ゲート電極部１１ａ，１１ｂの側面を覆う部分の膜厚ｔ１は、半導体基板１の上面を覆う部分の膜厚ｔ２よりも薄くなる。ゲート電極部１１ａ，１１ｂの側面を覆う炭素を添加したシリコン酸化膜１４の部分の膜厚がより薄いことで、エクステンション注入を行う際に、注入の制御性を高めることができ、さらに、後の工程において、ゲート電極部間の埋め込みを有利にすることができる。一方、半導体基板１の上面を覆う炭素を添加したシリコン酸化膜１４の部分の膜厚がより厚いことで、エクステンション注入を行う際の注入ダメージを軽減することができる。こうして形成される炭素を添加したシリコン酸化膜１４のうち、ゲート電極部１１ａを覆う部分を炭素を添加したシリコン酸化膜１４ａとし、ゲート電極部１１ｂを覆う部分を炭素を添加したシリコン酸化膜１４ｂとする。
【００７６】
次に、図３８に示すように、ｎＭＯＳ領域Ｒ１を露出し、ｐＭＯＳ領域Ｒ２を覆う態様でレジストパターン５１が形成される。ｎＭＯＳ領域Ｒ１では、シリコン酸化膜１４ａのうち、ゲート電極部１１ａの側面上に位置するシリコン酸化膜１４ａの部分がオフセットスペーサとなる。次に、そのシリコン酸化膜１４ａの部分からなるオフセットスペーサ等をマスクとして、たとえば、ヒ素（Ａｓ）あるいはリン（Ｐ）等のｎ型の不純物イオンを注入（矢印）することにより、半導体基板１の表面から所定の深さにわたりｎ型のエクステンション注入領域４３ａが形成される。その後、酸素プラズマ雰囲気中においてアッシング処理を施すことにより、レジストパターン５１が除去される。
【００７７】
次に、図３９に示すように、炭素を添加したシリコン酸化膜１４を覆うように、さらに、炭素を添加したシリコン酸化膜１６が形成される。この炭素を添加したシリコン酸化膜１６も、前述した形成方法によって形成されることが好ましい。炭素を添加したシリコン酸化膜１４を形成する場合と同様に、ステップ１〜３を１サイクルとして、必要とされる膜厚が得られるまでこのサイクルを繰り返すことにより、所望の膜厚の炭素を添加したシリコン酸化膜１６が形成される。このとき、炭素を添加したシリコン酸化膜１４と同様に、炭素を添加したシリコン酸化膜１６では、ゲート電極部１１ａ，１１ｂの側面を覆う部分の膜厚は、半導体基板１の上面を覆う部分の膜厚よりも薄くなる。これにより、注入の制御性やゲート電極部間の埋め込み特性を向上させることができるとともに、注入ダメージを低減することができる。こうして形成されるシリコン酸化膜１６のうち、ゲート電極部１１ａを覆うシリコン酸化膜をシリコン酸化膜１６ａとし、ゲート電極部１１ｂを覆うシリコン酸化膜をシリコン酸化膜１６ｂとする。
【００７８】
次に、図４０に示すように、ｎＭＯＳ領域Ｒ１を覆い、ｐＭＯＳ領域Ｒ２を露出する態様でレジストパターン５２が形成される。ｐＭＯＳ領域Ｒ２では、炭素を添加したシリコン酸化膜１４ｂ、１６ｂのうち、ゲート電極部１１ｂの側面上に位置する炭素を添加したシリコン酸化膜１４ｂ、１６ｂの部分がオフセットスペーサとなる。
【００７９】
次に、その炭素を添加したシリコン酸化膜１４ｂ、１６ｂの部分からなるオフセットスペーサ等をマスクとして、たとえば、フッ化ボロン（ＢＦ2）、ボロン（Ｂ）あるいはインジウム（Ｉｎ）等のｐ型の不純物イオンを注入（矢印）することにより、半導体基板１の表面から所定の深さにわたりｐ型のエクステンション注入領域４３ｂが形成される。その後、酸素プラズマ雰囲気中においてアッシング処理を施すことにより、レジストパターン５２が除去される。
【００８０】
次に、図１８および図１９に示す工程と同様の工程を経て、ゲート電極部１１ａの側面上にサイドウォール絶縁膜１７ａが形成されるとともに、ゲート電極部１１ｂの側面上にサイドウォール絶縁膜１７ｂが形成される（図４１参照）。次に、図２０に示す工程と同様の工程を経て、ｎＭＯＳ領域Ｒ１では、エクステンション領域４４ａおよびソース・ドレイン領域４５ａが形成される。一方、ｐＭＯＳ領域Ｒ２では、エクステンション領域４４ｂおよびソース・ドレイン領域４５ｂが形成される（図４１参照）。
【００８１】
次に、図２１に示す工程と同様の工程を経て、ゲート電極部１１ａ，１１ｂにおけるポリシリコン膜９ａ，９ｂの表面とその近傍の領域に金属シリサイド層１９ａ，１９ｂが形成され、ソース・ドレイン領域４５ａ，４５ｂの表面とその近傍の領域に金属シリサイド層２１ａ，２１ｂが形成される（図４１参照）。次に、図２２に示す工程と同様の工程を経て、ＭＯＳトランジスタＴ１，Ｔ２を覆うように、半導体基板１上に所定の応力を有するシリコン窒化膜からなるストレッサー膜２３ａ，２３ｂが形成される（図４１参照）。
【００８２】
次に、図２３に示す工程と同様の工程を経て、ストレッサー膜２３ａ，２３ｂを覆うように、半導体基板１上にシリコン酸化膜等からなる層間絶縁膜２５が形成される（図４１参照）。次に、図２４に示す工程と同様の工程を経て、ゲート電極部１１ａの金属シリサイド層１９ａに電気的に接続されるプラグ２７ａ、ゲート電極部１１ｂの金属シリサイド層１９ｂに電気的に接続されるプラグ２７およびソース・ドレイン領域４５ｂの金属シリサイド層２１ｂに電気的に接続されるプラグ２７ｃが形成される（図４１参照）。
【００８３】
次に、図２５に示す工程と同様の工程を経て、層間絶縁膜２５上にライナー膜２９ａ，２９ｂが形成される。そのライナー膜２９ａ，２９ｂ上に、誘電率の比較的低いＬｏｗ−ｋ膜３１ａ，３１ｂが形成される。そのＬｏｗ−ｋ膜３１ａ等にプラグ２７ａを露出する配線溝が形成される。また、Ｌｏｗ−ｋ膜３１ｂ等にプラグ２７ｂを露出する配線溝と、プラグ２７ｃを露出する配線溝が形成される。次に、これらの配線溝に銅配線３３ａ，３３ｂ，３３ｃが形成される。こうして、図４１に示すように、半導体装置の主要部分が形成されることになる。
【００８４】
上述した半導体装置の製造方法では、ＡＬＤ法により、ｎ（ｐ）チャネル型のＭＯＳトランジスタにおいてオフセットスペーサとなる炭素を添加したシリコン酸化膜１４，１６を、２００℃程度の温度条件のもとで形成することで、ゲート電極部１１ａ，１１ｂの金属膜９ａ，９ｂが酸化されてしまうのを防止することができる。しかも、炭素を添加したシリコン酸化膜として、炭素を添加したシリコン酸化膜中の水素原子の量が、一般的なプラズマＣＶＤ法によって形成される、炭素を添加したシリコン酸化膜中の水素原子の量と比較して低減された、炭素を添加した良質なシリコン酸化膜１３，１５を形成することができる。
【００８５】
また、サイクル数を変えることによって炭素を添加したシリコン酸化膜の膜厚を精密に制御することができ、数ｎｍ程度の比較的薄い炭素を添加したシリコン酸化膜１４，１６を精度よく形成することができる。所望の膜厚の炭素を添加したシリコン酸化膜１４，１６が形成されることで、これをマスクとして不純物イオンを注入することによって、所望のエクステンション領域を確実に形成することができる。
【００８６】
さらに、炭素を添加したシリコン酸化膜（ＳｉＯＣ膜）では、前述したシリコン酸化膜（ＳｉＯ膜）と比較して、同じ膜厚に対して誘電率が低い。オフセットスペーサとして、そのような炭素を添加したシリコン酸化膜１４，１５を、ＭＯＳトランジスタＴ１，Ｔ２のゲート電極部１１ａ，１１ｂに形成することで、ゲート電極部１１ａ，１１ｂとソース・ドレイン領域４５ａ，４５ｂとの間のフリンジ容量を低減することができる。これらの結果、電流駆動能力等のＭＯＳトランジスタ特性を向上させることができる。
【００８７】
なお、上述した製造方法では、ＭＯＳトランジスタのオフセットスペーサとして、ｎチャネル型のＭＯＳトランジスタとｐチャネル型のＭＯＳトランジスタの双方について、炭素を添加したシリコン酸化膜を形成する場合を例に挙げて説明した。特に、２層目のオフセットスペーサとなるｐチャネル型のＭＯＳトランジスタのオフセットスペーサとしては、すでに説明したように、炭素を添加したシリコン酸化膜の代わりにシリコン窒化膜を形成するようにしてもよい。
【００８８】
また、炭素を添加したシリコン酸化膜１４，１６を形成する装置として、平行平板型のプラズマＣＶＤ装置を例に挙げて説明したが、ステップ１〜３を実現することができる装置であれば、プラズマＣＶＤ装置に限られない。
【００８９】
今回開示された実施の形態は例示であってこれに制限されるものではない。本発明は上記で説明した範囲ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【００９０】
本発明は、Ｈｉｇｈ−ｋ膜と金属膜を積層させたゲート電極部のオフセットスペーサとして有効に利用される。
【符号の説明】
【００９１】
１  半導体基板、Ｒ１  ｎＭＯＳ領域、Ｒ２  ｐＭＯＳ領域、３ａ，３ｂ  界面層、５ａ，５ｂ  Ｈｉｇｈ−ｋ膜、７ａ，７ｂ  金属膜、９ａ，９ｂ  ポリシリコン膜、１１ａ，１１ｂ  ゲート電極部、１３，１３ａ，１３ｂ  シリコン酸化膜、１４，１４ａ，１４ｂ  炭素を添加したシリコン酸化膜、１５，１５ａ，１５ｂ  シリコン酸化膜、１６，１６ａ，１６ｂ  炭素を添加したシリコン酸化膜、１７  絶縁膜、１７ａ，１７ｂ  サイドウォール絶縁膜、１９ａ，１９ｂ  金属シリサイド層、２１ａ，２１ｂ  金属シリサイド層、２３ａ，２３ｂ  ストレッサー膜、２５  層間絶縁膜、２７ａ，２７ｂ，２７ｃ  コンタクトプラグ、２９ａ，２９ｂ  ライナー膜、３１ａ，３１ｂ  Ｌｏｗ−ｋ膜、３３ａ，３３ｂ，３３ｃ  銅配線、４３ａ，４３ｂ  エクステンション注入領域、４４ａ，４４ｂ  エクステンション領域、４５ａ，４５ｂ  ソース・ドレイン領域、５１  レジストパターン、５２  レジストパターン、６１  チャンバー、６３  半導体基板、６５  Ｎ2Ｏプラズマ、７１〜７６  矢印。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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