(57)【特許請求の範囲】
【請求項１】
出力端子に複数並列に接続されるトランジスタと、複数直列に接続されたスキャンフリップフロップとを有し、
前記トランジスタの各ゲート電極の一端に、選択されるドライブ能力に応じた制御信号が伝搬される信号線が接続され、他端に試験配線が接続され、
各前記試験配線が前記スキャンフリップフロップに接続されている、
ことを特徴とする半導体装置。
【請求項２】
出力端子に複数並列に接続されるトランジスタと、論理回路とを有し、
前記トランジスタの各ゲート電極の一端に、選択されるドライブ能力に応じた制御信号が伝搬される信号線が接続され、他端に試験配線が接続され、
前記論理回路は、各前記試験配線を伝搬する信号の排他的論理和を出力する、
ことを特徴とする半導体装置。
【請求項３】
複数直列に接続されたスキャンフリップフロップを有し、前記論理回路の出力端子が前記スキャンフリップフロップに接続されていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
出力端子に複数並列に接続されるトランジスタと、複数直列に接続されたスキャンフリップフロップとを有し、
前記トランジスタの各ゲート電極の一端に、選択されるドライブ能力に応じた制御信号が伝搬される信号線が接続され、他端に試験配線が接続され、
各前記試験配線が前記スキャンフリップフロップに接続されている、
ことを特徴とする出力回路。
【請求項５】
出力端子に複数並列に接続されるトランジスタと、論理回路とを有し、
前記トランジスタの各ゲート電極の一端に、選択されるドライブ能力に応じた制御信号が伝搬される信号線が接続され、他端に試験配線が接続され、
前記論理回路は、各前記試験配線を伝搬する信号の排他的論理和を出力する、
ことを特徴とする出力回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び出力回路に関する。
【背景技術】
【０００２】
ＬＳＩ（Large Scale Integrated circuit）が多機能化する中、ノイズ低減対策などのために、ＬＳＩの出力端子において、ドライブ能力（電流駆動能力）を必要に応じて選択的に制御する出力回路が開発されている。
【０００３】
そのような出力回路として、ドライブ能力が異なるバッファが複数組み合わされたものがあり、要求されるドライブ能力に応じて使用されるバッファが選択される。
このような出力回路が電気的特性を保証するか否かを試験する際には、選択されるドライブ能力ごとに試験が行われる。たとえば、２ｍＡ、４ｍＡ、８ｍＡのドライブ能力のバッファがあり、２ｍＡ、４ｍＡ、８ｍＡ、１２ｍＡのドライブ能力が選択される場合、ドライブ能力が２ｍＡ、４ｍＡ、８ｍＡのバッファを用いた試験がそれぞれ行われる。そして、さらに、ドライブ能力が４ｍＡのバッファと８ｍＡのバッファを用いた試験が行われる。
【０００４】
各ドライブ能力が正常に機能するか検査する試験では、テスタから出力回路の出力端子に対して各ドライブ能力に対応した電流負荷が与えられ、そのときの出力端子の出力電圧を測定する。電流負荷と出力電圧から得られるインピーダンスが、ドライブ能力に対応したものであれば、そのドライブ能力を得るための回路パターンが正常にできていると判定される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−１３４４９９号公報
【特許文献２】特開２００９−２８３７４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、従来の半導体装置の出力回路では、上記のように選択されるドライブ能力ごとに試験が行われるので、試験時間がかかるという問題があった。
【課題を解決するための手段】
【０００７】
発明の一観点によれば、出力端子に複数並列に接続されるトランジスタと、複数直列に接続されたスキャンフリップフロップとを有し、前記トランジスタの各ゲート電極の一端に、選択されるドライブ能力に応じた制御信号が伝搬される信号線が接続され、他端に試験配線が接続され、各前記試験配線が前記スキャンフリップフロップに接続されている半導体装置が提供される。
【発明の効果】
【０００８】
開示の半導体装置及び出力回路によれば、試験時間を短縮することができる。
【図面の簡単な説明】
【０００９】
【図１】本実施の形態の半導体装置のレイアウト例を示す図である。
【図２】半導体装置の一例を示す図である。
【図３】ドライブ能力切換回路と出力回路の一例を示す図である。
【図４】選択値と指定されるドライブ能力及び、そのドライブ能力を得るインバータの組み合わせの例を示す図である。
【図５】出力回路と試験回路の一例を示す図である。
【図６】半導体装置の出力部分の試験時の一例の流れを示すフローチャートである。
【図７】出力インピーダンス測定試験時のテスタの接続例を示す図である。
【図８】第３の実施の形態の半導体装置の出力回路部分の例を示す図である。
【発明を実施するための形態】
【００１０】
以下、本発明の実施の形態を、図面を参照しつつ説明する。
（第１の実施の形態）
図１は、本実施の形態の半導体装置のレイアウト例を示す図である。
【００１１】
図１では半導体装置（たとえば、ＬＳＩ）１の出力回路部分のレイアウトの例が示されている。
半導体装置１は、ｐチャネル型ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）（以下ｐＭＯＳと略す）２−１，２−２，２−３，２−４と、ｎチャネル型ＭＯＳＦＥＴ（以下ｎＭＯＳと略す）３−１，３−２，３−３，３−４を有する。
【００１２】
ｐＭＯＳ２−１〜２−４は、拡散領域４上に形成され、ｎＭＯＳ３−１〜３−４は、拡散領域５上に形成される。ｐＭＯＳ２−１〜２−４のソース電極６は互いに接続されており、電源電圧が印加される。ｎＭＯＳ３−１〜３−４のソース電極７は互いに接続されており、接地電位（基準電位）となっている。ｐＭＯＳ２−１〜２−４とｎＭＯＳ３−１〜３−４のドレイン電極８は互いに接続されており、半導体装置１の出力端子９に接続されている。ソース電極６，７及びドレイン電極８は、コンタクト１０によって、拡散領域４，５に電気的に接続されている。
【００１３】
また、ｐＭＯＳ２−１〜２−４は、ゲート電極１１，１２，１３，１４，１５，１６，１７，１８を有している。ｎＭＯＳ３−１〜３−４は、ゲート電極１９，２０，２１，２２，２３，２４，２５，２６を有している。
【００１４】
図１に示される例では、ｐＭＯＳ２−１，２−２、ｎＭＯＳ３−１，３−２は、それぞれ１本のゲート電極１１，１２，１９，２０を有し、ｐＭＯＳ２−３は、２本のゲート電極１３，１４を有し、ｎＭＯＳ３−３も、２本のゲート電極２１，２２を有している。また、ｐＭＯＳ２−４は、４本のゲート電極１５，１６，１７，１８を有し、ｎＭＯＳ３−４も、４本のゲート電極２３，２４，２５，２６を有している。４本のゲート電極をもつｐＭＯＳ２−４、ｎＭＯＳ３−４は、１本または２本のゲート電極をもつｐＭＯＳ２−１〜２−３、ｎＭＯＳ３−１〜３−３よりもドライブ能力が高い。つまり、多く電流を流せる。
【００１５】
各ゲート電極１１〜２６は、拡散領域４，５から双方向（図１の例では紙面上下方向）に両端が突き出て形成されている。各ゲート電極１１〜２６の一端には制御信号線Ｐ１，Ｐ２，Ｐ３，Ｐ４，Ｎ１，Ｎ２，Ｎ３，Ｎ４が接続され、他端には試験配線ＯＰ１，ＯＰ２，ＯＰ３，ＯＰ４，ＯＮ１，ＯＮ２，ＯＮ３，ＯＮ４が接続されている。
【００１６】
ｐＭＯＳ２−１のゲート電極１１の一端には制御信号線Ｐ１が接続され、他端には試験配線ＯＰ１が接続されている。ｐＭＯＳ２−２のゲート電極１２の一端には制御信号線Ｐ２が接続され、他端には試験配線ＯＰ２が接続されている。ｐＭＯＳ２−３のゲート電極１３，１４の一端には制御信号線Ｐ３が接続され、他端には試験配線ＯＰ３が接続されている。ｐＭＯＳ２−４のゲート電極１５〜１８の一端には制御信号線Ｐ４が接続され、他端には試験配線ＯＰ４が接続されている。
【００１７】
ｎＭＯＳ３−１のゲート電極１９の一端には制御信号線Ｎ１が接続され、他端には試験配線ＯＮ１が接続されている。ｎＭＯＳ３−２のゲート電極２０の一端には制御信号線Ｎ２が接続され、他端には試験配線ＯＮ２が接続されている。ｎＭＯＳ３−３のゲート電極２１，２２の一端には制御信号線Ｎ３が接続され、他端には試験配線ＯＮ３が接続されている。ｎＭＯＳ３−４のゲート電極２３〜２６の一端には制御信号線Ｎ４が接続され、他端には試験配線ＯＮ４が接続されている。
【００１８】
なお、図１に示される例では、各ゲート電極１１〜２６の両端には、端子ＰＩＮａ，ＰＩＮｂが形成されており、ここに、制御信号線Ｐ１〜Ｐ４，Ｎ１〜Ｎ４、試験配線ＯＰ１〜ＯＰ４，ＯＮ１〜ＯＮ４が接続されている。
【００１９】
このような半導体装置１の出力回路部分において、選択されるドライブ能力に応じた制御信号が、制御信号線Ｐ１〜Ｐ４，Ｎ１〜Ｎ４に伝搬される。その制御信号に応じて、ｐＭＯＳ２−１〜２−４、ｎＭＯＳ３−１〜３−４のいずれか１つまたは複数がオンされ、そのときのドレイン電極８の電位が出力端子９から出力される。
【００２０】
試験時には、制御信号線Ｐ１〜Ｐ４，Ｎ１〜Ｎ４に対し、制御信号の試験パターンが与えられ、各ゲート電極１１〜２６の一端に入力される。このとき、ゲート電極１１〜２６の他端に接続された試験配線ＯＰ１〜ＯＰ４，ＯＮ１〜ＯＮ４の信号を取り出して、テスタなどにより観測することによって、ドライブ能力の切り換えが可能なように回路パターンが形成されているか検査できる。つまり、試験パターンに対応した値が、試験配線ＯＰ１〜ＯＰ４，ＯＮ１〜ＯＮ４の信号として現れている場合には、たとえば、制御信号線Ｐ１〜Ｐ４，Ｎ１〜Ｎ４や、ゲート電極１１〜２６に断線やショートなどの異常が発生していないと確認できる。
【００２１】
また、制御信号線Ｐ３，Ｐ４，Ｎ３，Ｎ４の、ゲート電極１３，１４間、ゲート電極１５〜１８間、ゲート電極２１，２２間、ゲート電極２３〜２６間での接続についても、試験配線ＯＰ３，ＯＰ４，ＯＮ３，ＯＮ４の信号（電位レベルなど）から検査できる。
【００２２】
各ｐＭＯＳ２−１〜２−４，ｎＭＯＳ３−１〜３−４の出力インピーダンスの検査の際には、ｐＭＯＳ２−１〜２−４かｎＭＯＳ３−１〜３−４を全てオン状態とし、そのときのドライブ能力に応じた電流負荷が図示しないテスタから出力端子９に与えられる。そして、出力端子９の電圧を測定することで、出力インピーダンスが求められる。
【００２３】
上記のように、試験配線ＯＰ１〜ＯＰ４，ＯＮ１〜ＯＮ４の信号から、ドライブ能力の切り換えが可能なように回路パターンが形成されているか検査できるので、各ドライブ能力に対応する電流負荷を全てテスタで設定して試験するより、試験時間を短縮できる。
【００２４】
なお、上記の例では、ｐＭＯＳ２−３，２−４、ｎＭＯＳ３−３，３−４のように、複数のゲート電極を有するトランジスタでは、複数のゲート電極に対して、１本の試験配線を接続するようにしている。しかしこれに限定されず、たとえば、各ゲート電極に対して試験配線を接続するようにしてもよい。
【００２５】
次に、第２の実施の形態として、半導体装置及び出力回路をより詳細に説明する。
（第２の実施の形態）
図２は、半導体装置の一例を示す図である。
【００２６】
半導体装置３０は、内部回路３１、ドライブ能力切換回路３２、出力回路３３を有している。内部回路３１から出力されるデータに応じた信号が、出力回路３３を介して、出力端子３４から出力される。ドライブ能力切換回路３２は、出力回路３３のドライブ能力を切り換える。
【００２７】
図３は、ドライブ能力切換回路と出力回路の一例を示す図である。
出力回路３３は、内部回路３１と出力端子３４との間に複数並列に接続されたインバータＢａ，Ｂｂ，Ｂｃ，Ｂｄを有する。インバータＢａ，Ｂｂ，Ｂｃ，Ｂｄは、ドライブ能力切換回路３２からの制御信号に応じて、自身を有効または無効とする機能を有している。制御信号に応じて、インバータＢａ，Ｂｂ，Ｂｃ，Ｂｄの１つまたは複数が選択され、内部回路３１から出力される出力データを反転して出力する。
【００２８】
ドライブ能力切換回路３２は、出力制御部３２ａ、デコーダ３２ｂを有する。
出力制御部３２ａは、ドライブ能力を選択するための選択値を出力する。デコーダ３２ｂは、選択値に応じて、出力回路３３のインバータＢａ，Ｂｂ，Ｂｃ，Ｂｄを有効にするか否かの制御信号を出力する。
【００２９】
以下では、インバータＢａ，Ｂｂのドライブ能力が２ｍＡ、インバータＢｃのドライブ能力が４ｍＡ、インバータＢｄのドライブ能力が８ｍＡであるとして説明する。
図４は、選択値と指定されるドライブ能力及び、そのドライブ能力を得るインバータの組み合わせの例を示す図である。
【００３０】
たとえば、４ｍＡのドライブ能力を得たい場合、出力制御部３２ａは、選択値として“２”を出力する。これを受けたデコーダ３２ｂは、４ｍＡのドライブ能力をもつインバータＢｃを有効するための制御信号を生成し出力する。また、たとえば、１６ｍＡのドライブ能力を得たい場合、出力制御部３２ａは、選択値として“５”を出力する。これを受けたデコーダ３２ｂは、２ｍＡのドライブ能力をもつインバータＢａ，Ｂｂと、４ｍＡのドライブ能力をもつインバータＢｃと、８ｍＡのドライブ能力をもつインバータＢｄとを有効にするための制御信号を生成し出力する。
【００３１】
図５は、出力回路と試験回路の一例を示す図である。
図５では、出力回路３３において、図３のインバータＢａ，Ｂｂ，Ｂｃ，Ｂｄに対応する回路として、ｐＭＯＳ４０，４１，４２，４３、ｎＭＯＳ４４，４５，４６，４７、ＯＲ回路４８，４９，５０，５１、ＡＮＤ回路５２，５３，５４，５５を有している。
【００３２】
図３に示したインバータＢａは、ｐＭＯＳ４０、ｎＭＯＳ４４、ＯＲ回路４８、ＡＮＤ回路５２を有する。インバータＢｂは、ｐＭＯＳ４１、ｎＭＯＳ４５、ＯＲ回路４９、ＡＮＤ回路５３を有する。インバータＢｃは、ｐＭＯＳ４２、ｎＭＯＳ４６、ＯＲ回路５０、ＡＮＤ回路５４を有する。インバータＢｄは、ｐＭＯＳ４３、ｎＭＯＳ４７、ＯＲ回路５１、ＡＮＤ回路５５を有する。
【００３３】
ｐＭＯＳ４０〜４３のソース電極には電源電圧が印加され、ｎＭＯＳ４４〜４７のソース電極は、接地電位（基準電位）となっている。ｐＭＯＳ４０〜４３とｎＭＯＳ４４〜４７のドレイン電極は互いに接続されており、出力端子３４とも接続されている。
【００３４】
ＯＲ回路４８〜５１の一方の入力端子には、内部回路３１からの出力データが入力される。ＯＲ回路４８〜５１の他方の入力端子には、デコーダ３２ｂからの制御信号が、信号レベルが反転されて入力される。ＯＲ回路４８〜５１の出力端子は、制御信号線Ｐ１〜Ｐ４に接続されている。
【００３５】
ＡＮＤ回路５２〜５５の一方の入力端子には、内部回路３１からの出力データが入力される。ＡＮＤ回路５２〜５５の他方の入力端子には、デコーダ３２ｂからの制御信号が入力される。ＡＮＤ回路５２〜５５の出力端子は、制御信号線Ｎ１〜Ｎ４に接続されている。
【００３６】
制御信号線Ｐ１〜Ｐ４，Ｎ１〜Ｎ４は、図１に示した半導体装置１と同様に、ｐＭＯＳ４０〜４３及びｎＭＯＳ４４〜４７のゲート電極の一端に接続される。また、図１に示した半導体装置１と同様に、ｐＭＯＳ４０〜４３及びｎＭＯＳ４４〜４７のゲート電極の他端には、試験配線ＯＰ１〜ＯＰ４、ＯＮ１〜ＯＮ４が接続されている。
【００３７】
第２の実施の形態の半導体装置３０において、試験配線ＯＰ１〜ＯＰ４、ＯＮ１〜ＯＮ４は、複数直列に接続されたスキャンフリップフロップ（以下ＦＦと略す）５６，５７，５８，５９，６０，６１，６２，６３に接続されている。ＦＦ５６〜６３は、内部回路３１内の図示しないテスト回路から続くスキャンチェーンの一部であり、スキャンイネーブル信号がネゲートの場合、クロック信号に応じて、試験配線ＯＰ１〜ＯＰ４，ＯＮ１〜ＯＮ４の信号を取り込む。また、スキャンイネーブル信号がアサートの場合には、クロック信号に同期して、前段のＦＦの値が後段のＦＦに取り込まれていき、スキャンアウト端子６４から値が出力される。なお、スキャンアウト端子６４は、試験時に、テスタに接続される。
【００３８】
以下、図５に示す回路における通常時の動作の例を説明する。
たとえば、８ｍＡのドライブ能力を得るため、ｐＭＯＳ４３とｎＭＯＳ４７が選択される場合、デコーダ３２ｂからは、ＯＲ回路５１とＡＮＤ回路５５にＨレベルの制御信号が入力される。その他のＯＲ回路４８〜５０とＡＮＤ回路５２〜５４には、Ｌレベルの制御信号が入力される。
【００３９】
ここで、内部回路３１から、Ｈレベルの信号である“１”が入力された場合、ＯＲ回路５１及びＡＮＤ回路５５の出力信号はＨレベルとなり、ｐＭＯＳ４３はオフし、ｎＭＯＳ４７がオンする。その他のｐＭＯＳ４０〜４２及びｎＭＯＳ４４〜４６はオフ状態となる。これにより、出力端子３４の電位はＬレベルとなる。
【００４０】
内部回路３１からの出力信号が、Ｌレベル、すなわち“０”となると、ＯＲ回路５１及びＡＮＤ回路５５の出力信号はＬレベルとなり、ｐＭＯＳ４３はオンし、ｎＭＯＳ４７がオフする。その他のｐＭＯＳ４０〜４２及びｎＭＯＳ４４〜４６はオフ状態のままである。これにより、出力端子３４の電位は、ｐＭＯＳ４３、ｎＭＯＳ４７のドライブ能力に応じた速さでＨレベルに立ち上がる。
【００４１】
以下、出力回路３３の試験時の動作について説明する。
図６は、半導体装置の出力部分の試験時の一例の流れを示すフローチャートである。
まず、スキャン試験が行われる（ステップＳ１）。
【００４２】
スキャン試験では、たとえば、内部回路３１の出力信号を固定とした状態で、デコーダ３２ｂが、図３に示した出力制御部３２ａの制御のもと、所望の試験パターンの制御信号をＯＲ回路４８〜５１、ＡＮＤ回路５２〜５５に供給する。ＦＦ５６〜６３は、クロック信号に同期して、ｐＭＯＳ４０〜４３、ｎＭＯＳ４４〜４７のゲート電極に接続された試験配線の信号を取り込む。
【００４３】
その後、クロック信号に同期して、ＦＦ５６〜６３に取り込まれた値が、順にスキャンアウト端子６４から出力される。たとえば、テスタは、このスキャンアウト端子６４から出力される値が、デコーダ３２ｂから出力される試験パターンに対応するものか否かを判断し、ドライブ能力の切り換えが可能なように回路パターンが形成されているか検査する。
【００４４】
たとえば、内部回路３１の出力信号を“０”として、デコーダ３２ｂは、ＯＲ回路４８〜５１から出力される制御信号の値を変化させる。このとき、制御信号線Ｐ１〜Ｐ４の何れかが、ショートしたり、断線したりして、ゲート電極との接続が正常に行われていない場合、保持される値が変わらないＦＦが出てくる。また、内部回路３１の出力信号を“１”として、デコーダ３２ｂは、ＡＮＤ回路５２〜５５から出力される制御信号の値を変化させる。このとき、制御信号線Ｎ１〜Ｎ４の何れかが、ショートしたり、断線したりして、ゲート電極との接続が正常に行われていない場合、保持される値が変わらないＦＦが出てくる。テスタは、スキャンアウト端子６４から出力される信号をもとに、そのようなＦＦを検出することで、どの制御信号線とゲート電極の接続に異常があるのかを、検出することができる。
【００４５】
このようなスキャン試験は、たとえば、数ｍｓｅｃ程度で終了する。
次に、出力インピーダンス測定試験が行われる（ステップＳ２）。
出力インピーダンス測定試験では、デコーダ３２ｂは、図３に示した出力制御部３２ａの制御のもと、ｐＭＯＳ４０〜４３、ｎＭＯＳ４４〜４７を有するインバータＢａ，Ｂｂ，Ｂｃ，Ｂｄを全て有効にする制御信号の試験パターンを出力する。つまり、デコーダ３２ｂは、全て“１”の制御信号を生成し、出力する。
【００４６】
全てのインバータＢａ，Ｂｂ，Ｂｃ，Ｂｄを有効にした場合のドライブ能力は、図４に示したように、１６ｍＡである。
図７は、出力インピーダンス測定試験時のテスタの接続例を示す図である。
【００４７】
テスタ７０は、出力インピーダンス測定試験時、出力回路３３の最大のドライブ能力である１６ｍＡとなるように、電流源７１で生成される電流を設定し、その電流を出力端子３４に供給する（ステップＳ２ａ）。そして、上記のように、出力回路３３のインバータＢａ，Ｂｂ，Ｂｃ，Ｂｄを全て有効にした状態で、内部回路３１の出力信号を固定状態として、電圧測定部７２により、出力端子３４の電圧を測定する（ステップＳ２ｂ）。これにより、出力回路３３において、最大のドライブ能力が選択されたときの出力インピーダンスが得られる。この出力インピーダンスが、１６ｍＡのドライブ能力に対応したものであれば、出力回路３３のｐＭＯＳ４０〜４３、ｎＭＯＳ４４〜４７は正しく形成されていることが判断できる。
【００４８】
このような出力インピーダンス測定試験は、たとえば、数１０ｍｓｅｃ程度かかるが、ドライブ能力ごとにステップＳ２ａの設定及びステップＳ２ｂの測定を行わなくて済み、最大のドライブ能力について試験すればよいので、試験時間を短縮することができる。
【００４９】
なお、ステップＳ１，Ｓ２の処理は順番を入れ替えてもよい。
このように、第２の実施の形態の半導体装置３０では、各ｐＭＯＳ４０〜４３、ｎＭＯＳ４４〜４７のゲート電極の一端に制御信号線Ｐ１〜Ｐ４，Ｎ１〜Ｎ４を接続し、他端に試験配線ＯＰ１〜ＯＰ４，ＯＮ１〜ＯＮ４を接続している。そのため、試験配線ＯＰ１〜ＯＰ４，ＯＮ１〜ＯＮ４の信号から、ドライブ能力の切り換えが可能なように回路パターンが形成されているか検査できるので、各ドライブ能力に対応する電流負荷をテスタで設定して試験するより、試験時間を短縮できる。
【００５０】
また、各ドライブ能力に対応する電流負荷をテスタで設定して試験する場合、製造ばらつきにより、ドライブ能力に幅があると、他のドライブ能力との切り替わりが検出できない可能性がある。たとえば、選択できるドライブ能力として２ｍＡ、４ｍＡがあり、製造ばらつきが±１ｍＡより大きいと、製造ばらつきの範囲が重なる。その場合、出力インピーダンス測定試験の際、どのドライブ能力における出力インピーダンスが検出されているのかが区別できない可能性がある。
【００５１】
しかし、第２の実施の形態の半導体装置３０では、トランジスタの製造ばらつきによらず、試験配線ＯＰ１〜ＯＰ４，ＯＮ１〜ＯＮ４の信号から、ドライブ能力の切り換えが可能なように回路パターンが形成されているか検査できる。
【００５２】
また、試験配線ＯＰ１〜ＯＰ４，ＯＮ１〜ＯＮ４を、スキャン試験を行う試験回路（ＦＦ５６〜６３）に接続することで、スキャン試験で、ドライブ能力の切り換えが可能なように回路パターンが形成されているか検査できる。これにより、より迅速に簡単な構成で出力回路３３の検査が可能になる。
【００５３】
なお、上記では、出力回路３３は複数のインバータＢａ，Ｂｂ，Ｂｃ，Ｂｄを有するとして説明したが、これに限定されず、たとえば、インバータＢａ，Ｂｂ，Ｂｃ，Ｂｄをそれぞれ２段ずつ直列に接続したバッファを用いてもよい。
【００５４】
また、上記では、各トランジスタのゲート電極に対して、１本の試験配線を接続するようにしているが、複数のゲート電極を有するトランジスタ（図１参照）に対して、ゲート電極ごとに試験配線を接続し、その試験配線をＦＦに接続するようにしてもよい。
【００５５】
（第３の実施の形態）
図８は、第３の実施の形態の半導体装置の出力回路部分の例を示す図である。
図５に示した要素と同じ要素については、同一符号を付している。
【００５６】
図８の回路では、図５の回路と異なり、試験配線ＯＰ１〜ＯＰ４，ＯＮ１〜ＯＮ４はＦＦではなく、ＥｘＯＲ（排他的論理和）回路８０，８１に接続されている。
ＥｘＯＲ回路８０では、入力端子に、試験配線ＯＰ１〜ＯＰ４が接続されている。ＥｘＯＲ回路８１では、入力端子に、試験配線ＯＮ１〜ＯＮ４が接続されている。ＥｘＯＲ回路８０の出力端子はスキャンフリップフロップであるＦＦ８２に接続されている。ＥｘＯＲ回路８１の出力端子はスキャンフリップフロップであるＦＦ８３に接続されている。
【００５７】
ＦＦ８２，８３は、内部回路３１内の図示しないテスト回路から続くスキャンチェーンの一部であり、スキャンイネーブル信号がネゲートの場合には、クロック信号に応じて、ＥｘＯＲ回路８０，８１の出力信号を取り込む。また、スキャンイネーブル信号がアサートの場合には、クロック信号に同期して、ＦＦ８２，８３に取り込まれた値が、スキャンアウト端子８４から順に出力される。スキャンアウト端子８４は、試験時に、テスタに接続される。
【００５８】
このような回路においても、たとえば、図６に示したような流れで試験が行われる。スキャン試験では、たとえば、内部回路３１の出力信号を“０”として、デコーダ３２ｂはＯＲ回路４８〜５１及びＡＮＤ回路５２〜５５に“１”を出力する。これにより、制御信号線Ｐ１〜Ｐ４，Ｎ１〜Ｎ４には、“０”が伝達される。このときのＥｘＯＲ回路８０，８１の出力信号はＦＦ８２，８３によって取り込まれ、スキャンアウト端子８４から出力される。
【００５９】
その後、デコーダ３２ｂは、ＯＲ回路４８〜５１及びＡＮＤ回路５２〜５５に“０”を出力する。これにより、ＯＲ回路４８〜５１から制御信号として“１”が出力される。ＡＮＤ回路５２〜５５から出力される制御信号は“０”のままである。このときのＥｘＯＲ回路８０，８１の出力信号はＦＦ８２，８３によって取り込まれ、スキャンアウト端子８４から出力される。
【００６０】
同様の試験は、内部回路３１の出力信号が“１”の場合についても行われる。
制御信号線Ｐ１〜Ｐ４，Ｎ１〜Ｎ４の何れかが、ショートしたり、断線したりして、ゲート電極との接続が正常に行われていない場合、試験配線ＯＰ１〜ＯＰ４，ＯＮ１〜ＯＮ４を伝達する信号の何れかが、他と異なる値となる。そのとき、ＥｘＯＲ回路８０またはＥｘＯＲ回路８１からの出力信号が“１”となる。したがって、テスタは、スキャンアウト端子８４から“１”が出力された場合には、異常が発生していることを検出できる。
【００６１】
出力インピーダンス測定試験については、前述した図２のステップＳ２ａ，Ｓ２ｂと同様の処理が行われる。
以上のような第３の実施の形態の半導体装置では、第１及び第２の実施の形態と同様の効果が得られる。また、各試験配線ＯＰ１〜ＯＰ４，ＯＮ１〜ＯＮ４をまとめて、ＥｘＯＲ回路８０，８１に接続し、ＥｘＯＲ回路８０，８１の出力信号をもとに、ドライブ能力の切り換えが可能なように回路パターンが形成されているか検査しているので、回路規模を縮小できる。
【００６２】
なお、上記では、各トランジスタのゲート電極に対して、１本の試験配線を接続するようにしているが、これに限定されない。たとえば、図１に示したように複数のゲート電極を有するトランジスタに対して、ゲート電極ごとに試験配線を接続し、その試験配線をＥｘＯＲ回路に接続するようにしてもよい。
【００６３】
また、以上説明してきた第１乃至第３の実施の形態の半導体装置における出力回路は、半導体装置のＩ／Ｏ（Input / Output）セルの出力回路部分として適用可能である。
以上、実施の形態に基づき、本発明の半導体装置及び出力回路の一観点について説明してきたが、これらは一例にすぎず、上記の記載に限定されるものではない。
【００６４】
たとえば、第１乃至第３の実施の形態の半導体装置において、回路構成などは適宜変更可能であり、トランジスタ数や、各トランジスタが有するゲート電極の本数も、上記の例に限定されるものではない。
【符号の説明】
【００６５】
１  半導体装置
２−１〜２−４  ｐＭＯＳ
３−１〜３−４  ｎＭＯＳ
４，５  拡散領域
６，７  ソース電極
８  ドレイン電極
９  出力端子
１０  コンタクト
１１〜２６  ゲート電極
Ｐ１〜Ｐ４，Ｎ１〜Ｎ４  制御信号線
ＯＰ１〜ＯＰ４，ＯＮ１〜ＯＮ４  試験配線
ＰＩＮａ，ＰＩＮｂ  端子
【図１】
0005614354.tif 000002
【図２】
0005614354.tif 000003
【図３】
0005614354.tif 000004
【図４】
0005614354.tif 000005
【図５】
0005614354.tif 000006
【図６】
0005614354.tif 000007
【図７】
0005614354.tif 000008
【図８】
0005614354.tif 000009