(57)【特許請求の範囲】
【請求項１】
メモリセルを有する半導体装置であって、
前記メモリセルは、
半導体基板上に形成された第１ゲート絶縁膜と、
前記第１ゲート絶縁膜を介して前記半導体基板上に形成された制御ゲート電極と、
前記制御ゲート電極の一方の側壁上および前記半導体基板上に形成され、且つ、前記制御ゲート電極側から順に形成された第１電位障壁膜、電荷保持膜、および第２電位障壁膜を含む第２ゲート絶縁膜と、
前記第２ゲート絶縁膜を介して前記制御ゲート電極および前記半導体基板と絶縁されたメモリゲート電極と、
前記制御ゲート電極の近傍の前記半導体基板に形成された半導体領域からなるソース領域と、
前記メモリゲート電極の近傍の前記半導体基板に形成された半導体領域からなるドレイン領域と、
を含み、
前記制御ゲート電極および前記メモリゲート電極の上部にはシリサイド層が形成され、
前記制御ゲート電極の前記一方の側壁に形成された前記第２ゲート絶縁膜と前記メモリゲート電極との間には、酸化シリコンからなる側壁絶縁膜が形成され、
前記側壁絶縁膜と前記制御ゲート電極の側壁に形成された前記第２電位障壁膜との膜厚の和は、前記メモリゲート電極の下部に形成された前記第２電位障壁膜の膜厚よりも厚いことを特徴とする半導体装置。
【請求項２】
前記第１電位障壁膜および前記第２電位障壁膜は、酸化シリコン膜からなり、前記電荷保持膜は、窒化シリコン膜からなることを特徴とする請求項１記載の半導体装置。
【請求項３】
メモリセルを有する半導体装置であって、
前記メモリセルは、
半導体基板上に形成された第１ゲート絶縁膜と、
前記第１ゲート絶縁膜を介して前記半導体基板上に形成された制御ゲート電極と、
前記制御ゲート電極の一方の側壁上および前記半導体基板上に形成され、且つ、前記半導体基板側から順に形成された第１電位障壁膜、電荷保持膜、および第２電位障壁膜を含む第２ゲート絶縁膜と、
前記第２ゲート絶縁膜を介して前記制御ゲート電極および前記半導体基板と絶縁されたメモリゲート電極と、
前記制御ゲート電極の近傍の前記半導体基板に形成された半導体領域からなるソース領域と、
前記メモリゲート電極の近傍の前記半導体基板に形成された半導体領域からなるドレイン領域と、
を含み、
前記制御ゲート電極および前記メモリゲート電極の上部にはシリサイド層が形成され、
前記制御ゲート電極の前記一方の側壁に形成された前記第２ゲート絶縁膜と前記メモリゲート電極との間には、窒化シリコンからなる側壁絶縁膜が形成され、
前記側壁絶縁膜の膜厚は、前記メモリゲート電極の下部に形成された前記第２電位障壁膜の膜厚よりも厚いことを特徴とする半導体装置。
【請求項４】
前記第１電位障壁膜および前記第２電位障壁膜は、酸化シリコン膜からなり、前記電荷保持膜は、窒化シリコン膜からなることを特徴とする請求項３記載の半導体装置。
【請求項５】
メモリセルを有する半導体装置の製造方法であって、
前記メモリセルを形成する工程は、
（ａ）半導体基板中にウエルを形成する工程と、
（ｂ）前記半導体基板上に第１ゲート絶縁膜を形成する工程と、
（ｃ）前記第１ゲート絶縁膜上に制御ゲート電極を形成する工程と、
（ｄ）前記（ｂ）工程の後、前記半導体基板上に第１電位障壁膜、電荷保持膜、および第２電位障壁膜を順次形成し、前記第１電位障壁膜、前記電荷保持膜、および前記第２電位障壁膜の積層膜からなる第２ゲート絶縁膜を形成する工程と、
（ｅ）前記第２ゲート絶縁膜上に酸化シリコンからなる第１絶縁膜を堆積する工程と、
（ｆ）前記第１絶縁膜をパターニングすることによって、前記制御ゲート電極の両側壁に前記第１絶縁膜からなる側壁絶縁膜を形成する工程と、
（ｇ）前記（ｆ）工程の後、前記半導体基板上に第１導電膜を堆積する工程と、
（ｈ）前記第１導電膜をパターニングすることによって、前記制御ゲート電極の両側壁に前記第１導電膜からなるメモリゲート電極を形成する工程と、
（ｉ）前記メモリゲート電極、前記側壁絶縁膜、および前記第２ゲート絶縁膜をパターニングすることによって、前記メモリゲート電極および前記側壁絶縁膜を前記制御ゲート電極の前記一方の側壁にのみ残し、前記第２ゲート絶縁膜を前記制御ゲート電極の一方の側壁および前記メモリゲート電極の下部に残す工程と、
（ｊ）前記（ｉ）工程の後、前記半導体基板に不純物を導入することによって、前記制御ゲート電極の近傍の前記半導体基板にソース領域を形成し、前記メモリゲート電極の近傍の前記半導体基板にドレイン領域を形成する工程と、
（ｋ）前記制御ゲート電極上および前記メモリゲート電極上にシリサイド層を形成する工程と、
を含み、
前記側壁絶縁膜と前記制御ゲート電極の側壁に形成された前記第２電位障壁膜との膜厚の和は、前記メモリゲート電極の下部に形成された前記第２電位障壁膜の膜厚よりも厚いことを特徴とする半導体装置の製造方法。
【請求項６】
前記（ｆ）工程の後、前記（ｇ）工程に先立って、
（ｌ）前記第２電位障壁膜の膜厚を厚くする工程をさらに含むことを特徴とする請求項５記載の半導体装置の製造方法。
【請求項７】
前記第２電位障壁膜の膜厚を厚くする処理は、ＩＳＳＧ酸化法によって前記第２電位障壁膜の表面を再酸化する処理であることを特徴とする請求項６記載の半導体装置の製造方法。
【請求項８】
前記第１電位障壁膜および前記第２電位障壁膜は、酸化シリコン膜からなり、前記電荷保持膜は、窒化シリコン膜からなることを特徴とする請求項５記載の半導体装置の製造方法。
【請求項９】
メモリセルを有する半導体装置の製造方法であって、
前記メモリセルを形成する工程は、
（ａ）半導体基板中にウエルを形成する工程と、
（ｂ）前記半導体基板上に第１ゲート絶縁膜を形成する工程と、
（ｃ）前記第１ゲート絶縁膜上に制御ゲート電極を形成する工程と、
（ｄ）前記（ｂ）工程の後、前記半導体基板上に第１電位障壁膜、電荷保持膜、および第２電位障壁膜を順次形成し、前記第１電位障壁膜、前記電荷保持膜、および前記第２電位障壁膜の積層膜からなる第２ゲート絶縁膜を形成する工程と、
（ｅ）前記第２ゲート絶縁膜上に窒化シリコンからなる第１絶縁膜を堆積する工程と、
（ｆ）前記第１絶縁膜をパターニングすることによって、前記制御ゲート電極の両側壁に前記第１絶縁膜からなる側壁絶縁膜を形成する工程と、
（ｇ）前記（ｆ）工程の後、前記半導体基板上に第１導電膜を堆積する工程と、
（ｈ）前記第１導電膜をパターニングすることによって、前記制御ゲート電極の両側壁に前記第１導電膜からなるメモリゲート電極を形成する工程と、
（ｉ）前記メモリゲート電極、前記側壁絶縁膜、および前記第２ゲート絶縁膜をパターニングすることによって、前記メモリゲート電極および前記側壁絶縁膜を前記制御ゲート電極の一方の側壁にのみ残し、前記第２ゲート絶縁膜を前記制御ゲート電極の前記一方の側壁および前記メモリゲート電極の下部に残す工程と、
（ｊ）前記（ｉ）工程の後、前記半導体基板に不純物を導入することによって、前記制御ゲート電極の近傍の前記半導体基板にソース領域を形成し、前記メモリゲート電極の近傍の前記半導体基板にドレイン領域を形成する工程と、
（ｋ）前記制御ゲート電極上および前記メモリゲート電極上にシリサイド層を形成する工程と、
を含み、
前記側壁絶縁膜の膜厚は、前記メモリゲート電極の下部に形成された前記第２電位障壁膜の膜厚よりも厚いことを特徴とする半導体装置の製造方法。
【請求項１０】
前記（ｆ）工程の後、前記（ｇ）工程に先立って、
（ｌ）前記第２電位障壁膜の膜厚を厚くする工程をさらに含むことを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１１】
前記第２電位障壁膜の膜厚を厚くする処理は、ＩＳＳＧ酸化法によって前記第２電位障壁膜の表面を再酸化する処理であることを特徴とする請求項１０記載の半導体装置の製造方法。
【請求項１２】
前記第１電位障壁膜および前記第２電位障壁膜は、酸化シリコン膜からなり、前記電荷保持膜は、窒化シリコン膜からなることを特徴とする請求項９記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、スプリットゲート型メモリセルを有する半導体装置およびその製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
半導体装置として、例えば電気的に書き込み・消去が可能な不揮発性半導体記憶素子を有する半導体装置が知られている。また、不揮発性半導体記憶素子のメモリセル構造として、例えば選択 ＭＩＳ(Metal Insulator Semiconductor)トランジスタとメモリＭＩＳトランジスタとを直列に接続したスプリットゲート型メモリセルが知られている。
【０００３】
上記スプリットゲート型メモリセルのうち、特に、選択ＭＩＳトランジスタのゲート電極（以下、制御ゲート電極という）の側壁に自己整合技術を利用してメモリＭＩＳトランジスタのゲート電極（以下、メモリゲート電極という）を配置したメモリセル構造は、メモリゲート電極のゲート長をリソグラフィの最小解像寸法以下に縮小できるので、フォトレジスト膜をマスクにしたエッチングで選択ゲートとメモリゲートを個別に形成するメモリセル構造に比べて、微細なメモリセルを実現できることが知られている。
【０００４】
また、上記スプリットゲート型メモリセルを構成する２種類のＭＩＳトランジスタのうち、メモリＭＩＳトランジスタは、そのゲート絶縁膜に電荷を保持させることによって情報を記憶するが、この電荷の保持方式には、主として２種類ある。１つは、ゲート絶縁膜の一部に電気的に孤立した導電性多結晶シリコン膜を用いるフローティングゲート方式であり、もう１つは、窒化シリコン膜のような電荷を蓄積する性質を持った絶縁膜に電荷を蓄えるＭＯＮＯＳ(Metal Oxide Nitride Oxide Semiconductor)方式である。
【０００５】
上記した２種類の電荷保持方式のいずれにおいても、電荷を蓄積する絶縁膜（窒化シリコン膜）と半導体基板との間には、電位障壁膜として絶縁性に優れた酸化シリコン膜が挿入される。例えばＭＯＮＯＳ方式では、電荷保持膜を２層の酸化シリコン膜で挟み込んだＯＮＯ膜と呼ばれる３層の積層絶縁膜が使用される。フローティングゲート方式では、この電位障壁膜に局所的なリークパスが発生した場合、電荷保持膜中の電荷がこのリークパスを通って基板側に漏洩するために、電荷を保持できなくなるという問題がある。これに対して、ＭＯＮＯＳ方式は、電荷保持膜中で離散的なトラップ準位に蓄積され、電荷が空間的に離散化されて保持されているために、リークパス周囲の電荷だけがリークするに過ぎず、極端な電荷保持寿命の低下がないという利点がある。
【０００６】
スプリットゲート型メモリセルを有する半導体装置については、例えば特許文献１〜４などに記載がある。
【０００７】
特許文献１（特開２００８−１５９６５０号公報）は、メモリゲート電極および制御ゲート電極のそれぞれの上部をシリサイド化したメモリセルにおいて、メモリゲート電極とＯＮＯ膜との間の上部を電気絶縁層で被覆する構造を開示している。この構造によれば、メモリゲート電極の上部と制御ゲート電極の上部との距離がＯＮＯ膜の膜厚に相当する距離よりも長くなるので、メモリセルを微細化しても、ゲート電極をシリサイド化する際に用いた金属層の残渣に起因するゲート電極同士の短絡が起こり難くなる。
【０００８】
特許文献２（特開２００８−２９４０８８号公報）は、メモリゲート電極と制御ゲート電極との間に介在するＯＮＯ膜を、通常のＯＮＯ膜（２層の酸化シリコン膜とその間に介在する窒化シリコン膜）の上部に絶縁膜（例えば膜厚５〜２０ｎｍの窒化シリコン膜）を積層した４層膜で構成する構造を開示している。この構造によれば、メモリゲート電極用多結晶シリコン膜のエッチング時に上記絶縁膜がエッチングストッパ層として機能し、ＯＮＯ膜の損傷が防止されるので、メモリセルの電荷保持特性の劣化を回避することができる。
【０００９】
特許文献３（特開２００７−１０９８００号公報）は、メモリゲート電極および制御ゲート電極のそれぞれの上部をシリサイド化する際に、メモリゲート電極をＯＮＯ膜よりも低く形成し、メモリゲート電極上部のＯＮＯ膜側面に側壁絶縁膜（サイドウォールスペーサ）を形成することによって、ゲート電極同士の短絡を防止する技術を開示している。
【００１０】
特許文献４（特開２００７−２５８４９７号公報）は、メモリゲート電極の上部と制御ゲート電極の上部との間にバーズビーク形状の絶縁膜を形成し、メモリゲート電極の上部と制御ゲート電極との距離を制御ゲート電極と半導体基板との距離よりも長くすることによって、ゲート電極同士の短絡を回避する技術を開示している。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００８−１５９６５０号公報
【特許文献２】特開２００８−２９４０８８号公報
【特許文献３】特開２００７−１０９８００号公報
【特許文献４】特開２００７−２５８４９７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
前述したスプリットゲート型メモリセルは、制御ゲート電極の一方の側壁に電荷保持膜を２層の電位障壁膜で挟んだ積層ゲート絶縁膜を介してサイドウォール状のメモリゲート電極を配置した構造にすることにより、メモリセルの微細化を実現している。しかし、微細化に伴って、制御ゲート電極とメモリゲート電極との間の距離が近接することになる。そして、制御ゲート電極とメモリゲート電極とは、ポリシリコン膜から形成されているが、どちらも低抵抗化を図るため、制御ゲート電極の表面およびメモリゲート電極の表面にシリサイド層を形成している。この場合、制御ゲート電極の表面と、メモリゲート電極の表面は、積層ゲート絶縁膜分だけしか離れていないため、制御ゲート電極に形成されるシリサイド層と、メモリゲート電極に形成されるシリサイド層が接触して、制御ゲート電極とメモリゲート電極が短絡してしまう恐れがある。
【００１３】
その対策として、例えば前記特許文献４では、メモリゲート電極の上部と制御ゲート電極の上部との間にバーズビーク形状の絶縁膜を形成することによって、２つのゲート電極の上部の実効的な距離を長くしている。しかし、メモリゲート電極の上部と制御ゲート電極の上部との間にバーズビーク形状の絶縁膜を形成するためには、半導体基板を高温で熱処理する工程が必要となる。そのため、この方法では、半導体基板の熱処理時に半導体基板中の不純物の再拡散が生じ、特に微細なメモリセルでは、動作特性がばらつき易くなるという問題がある。
【００１４】
また、他の課題として、メモリゲート電極の上部と制御ゲート電極の上部との間に形成された積層ゲート絶縁膜が、ソース・ドレイン領域を形成する際のイオン注入等によりダメージを受けるため、メモリゲート電極と制御ゲート電極の間の絶縁耐性が劣化する恐れがある。
【００１５】
本実施の形態の目的は、半導体装置の信頼性を向上させることである。以下に本実施の形態に記載される目的のうち、主要なものを例示する。
【００１６】
本実施の形態の主要な目的の１つは、スプリットゲート型メモリセルを有する半導体装置において、スプリットゲート型メモリセルの制御ゲート電極の表面に形成されているシリサイド層と、メモリゲート電極の表面に形成されているシリサイド層の接触による短絡不良を防止する技術を提供することにある。
【００１７】
本実施の形態の他の主要な目的は、スプリットゲート型メモリセルを有する半導体装置において、メモリゲート電極と制御ゲート電極の間の絶縁耐性を保持する技術を提供することにある。
【００１８】
本実施の形態の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１９】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２０】
（１）本実施の形態の好ましい一態様である半導体装置は、メモリセルを有する半導体装置であって、前記メモリセルは、半導体基板上に形成された第１ゲート絶縁膜と、前記第１ゲート絶縁膜を介して前記半導体基板上に形成された制御ゲート電極と、前記制御ゲート電極の一方の側壁上および前記半導体基板上に形成され、且つ、前記制御ゲート電極側から順に形成された第１電位障壁膜、電荷保持膜、および第２電位障壁膜の積層構造となる第２ゲート絶縁膜と、前記第２ゲート絶縁膜を介して前記制御ゲート電極および前記半導体基板と絶縁されたメモリゲート電極と、前記制御ゲート電極の近傍の前記半導体基板に形成された半導体領域からなるソース領域と、前記メモリゲート電極の近傍の前記半導体基板に形成された半導体領域からなるドレイン領域とを含み、前記制御ゲート電極および前記メモリゲート電極の上部にはシリサイド層が形成されている。また、前記制御ゲート電極の一方の側壁に形成された前記第２ゲート絶縁膜と前記メモリゲート電極との間には、側壁絶縁膜が形成されており、前記側壁絶縁膜と前記制御ゲート電極の側壁に形成された前記第２電位障壁膜との膜厚の和は、前記メモリゲート電極の下部に形成された前記第２電位障壁膜の膜厚よりも厚いことを特徴とするものである。
【００２１】
（２）本実施の形態の好ましい一態様である半導体装置の製造方法は、上記（１）の構成を有する半導体装置を製造する方法であって、以下の工程（ａ）〜（ｋ）を含むものである。
（ａ）前記半導体基板中にウエルを形成する工程と、
（ｂ）前記半導体基板上に第１ゲート絶縁膜を形成する工程と、
（ｃ）前記第１ゲート絶縁膜上に制御ゲート電極を形成する工程と、
（ｄ）前記（ｂ）工程の後、前記半導体基板上に第１電位障壁膜、電荷保持膜、および第２電位障壁膜を順次形成し、前記第１電位障壁膜、前記電荷保持膜、および前記第２電位障壁膜の積層膜からなる第２ゲート絶縁膜を形成する工程と、
（ｅ）前記第２ゲート絶縁膜上に第１絶縁膜を堆積する工程と、
（ｆ）前記第１絶縁膜をパターニングすることによって、前記制御ゲート電極の両側壁に前記第１絶縁膜からなる側壁絶縁膜を形成する工程と、
（ｇ）前記（ｆ）工程の後、前記半導体基板上に第１導電膜を堆積する工程と、
（ｈ）前記第１導電膜をパターニングすることによって、前記制御ゲート電極の両側壁に前記第１導電膜からなるメモリゲート電極を形成する工程と、
（ｉ）前記メモリゲート電極、前記側壁絶縁膜、および前記第２ゲート絶縁膜をパターニングすることによって、前記メモリゲート電極および前記側壁絶縁膜を前記制御ゲート電極の一方の側壁にのみ残し、前記第２ゲート絶縁膜を前記制御ゲート電極の一方の側壁および前記メモリゲート電極の下部に残す工程と、
（ｊ）前記（ｉ）工程の後、前記半導体基板に不純物を導入することによって、前記制御ゲート電極の近傍の前記半導体基板にソース領域を形成し、前記メモリゲート電極の近傍の前記半導体基板にドレイン領域を形成する工程と、
（ｋ）前記制御ゲート電極上および前記メモリゲート電極上にシリサイド層を形成する工程と、
を含み、
前記側壁絶縁膜と前記制御ゲート電極の側壁に形成された前記第２電位障壁膜との膜厚の和は、前記メモリゲート電極の下部に形成された前記第２電位障壁膜の膜厚よりも厚いことを特徴とするものである。
【発明の効果】
【００２２】
本願において開示される実施の形態のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。
【００２３】
本実施の形態によれば、半導体装置の信頼性を向上させることができる。
【図面の簡単な説明】
【００２４】
【図１】本発明の実施の形態１である半導体装置のメモリアレイを示す要部平面図である。
【図２】図１のＡ−Ａ線に沿った要部拡大断面図である。
【図３】図２のメモリセルを示す要部拡大断面図である。
【図４】本発明の実施の形態１である半導体装置の製造方法を示す半導体基板の要部断面図である。
【図５】図４に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図６】図５に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図７】図６に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図８】図７に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図９】図８に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図１０】図８に続く半導体装置の製造方法を示す半導体基板の要部拡大断面図である。
【図１１】図９に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図１２】図１０に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図１３】図１０に続く半導体装置の製造方法を示す半導体基板の要部拡大断面図である。
【図１４】半導体装置の製造方法の別例を示す半導体基板の要部拡大断面図である。
【図１５】半導体装置の製造方法の別例を示す半導体基板の要部拡大断面図である。
【図１６】図１２に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図１７】図１６に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図１８】図１７に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図１９】図１８に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図２０】図１８に続く半導体装置の製造方法を示す半導体基板の要部拡大断面図である。
【図２１】図１９に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図２２】図２１に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図２３】図２２に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図２４】図２３に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図２５】図２３に続く半導体装置の製造方法を示す半導体基板の要部拡大断面図である。
【図２６】図２４に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図２７】図２４に続く半導体装置の製造方法を示す半導体基板の要部拡大断面図である。
【図２８】図２６に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図２９】図２６に続く半導体装置の製造方法を示す半導体基板の要部拡大断面図である。
【図３０】図２８に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図３１】図２８に続く半導体装置の製造方法を示す半導体基板の要部拡大断面図である。
【図３２】図３０に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図３３】図３０に続く半導体装置の製造方法を示す半導体基板の要部拡大断面図である。
【図３４】図３２に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図３５】図３２に続く半導体装置の製造方法を示す半導体基板の要部拡大断面図である。
【図３６】半導体装置の製造方法の別例を示す半導体基板の要部拡大断面図である。
【図３７】本発明の実施の形態２である半導体装置のメモリセルを示す要部拡大断面図である。
【図３８】図３７のメモリセルをさらに拡大して示す断面図である。
【図３９】本発明の実施の形態２である半導体装置の製造方法を示す半導体基板の要部断面図である。
【図４０】図３９に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図４１】図４０に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図４２】図４１に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図４３】図４２に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図４４】図４３に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図４５】図４３に続く半導体装置の製造方法を示す半導体基板の要部拡大断面図である。
【図４６】図４４に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図４７】図４４に続く半導体装置の製造方法を示す半導体基板の要部拡大断面図である。
【図４８】図４６に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図４９】図４８に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図５０】図４９に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図５１】図５０に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図５２】図５１に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図５３】図５２に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図５４】図５３に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図５５】図５４に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図５６】図５５に続く半導体装置の製造方法を示す半導体基板の要部断面図である。
【図５７】半導体装置の製造方法の別例を示す半導体基板の要部拡大断面図である。
【発明を実施するための形態】
【００２５】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。また、以下の実施の形態を説明する図面においては、構成を分かり易くするために、平面図であってもハッチングを付す場合がある。
【００２６】
（実施の形態１）
図１は、本実施の形態である半導体装置のメモリアレイを示す要部平面図、図２は、図１のＡ−Ａ線に沿った断面図、図３は、図２におけるメモリセルを示す要部拡大断面図である。
【００２７】
本実施の形態の半導体装置は、メモリセルとしてスプリットゲート型メモリセルを有しており、図２は、シリコン基板のメモリアレイに形成された複数のメモリセルのうち、ビット線（ＢＬ）の延在方向に隣接する２個のメモリセル（ＭＣ１、ＭＣ２）を示している。
【００２８】
メモリセル（ＭＣ１、ＭＣ２）のそれぞれは、例えばｐ型の単結晶シリコン基板１（以下、単に基板という）のｐ型ウエル４に形成された１個の選択ＭＩＳトランジスタと１個のメモリＭＩＳトランジスタとで構成されている。
【００２９】
選択ＭＩＳトランジスタは、ｐ型ウエル４の表面に形成されたゲート絶縁膜（第１ゲート絶縁膜）７と、このゲート絶縁膜７上に形成された制御ゲート電極８を備えている。選択ＭＩＳトランジスタのゲート絶縁膜７は、例えば酸化シリコン膜からなり、制御ゲート電極８は、リン（Ｐ）がドープされたｎ型多結晶シリコン膜からなる。
【００３０】
メモリＭＩＳトランジスタは、一部が上記制御ゲート電極８の一方の側壁に形成され、他部がｐ型ウエル４の表面に形成された断面Ｌ字状の積層ゲート絶縁膜９と、制御ゲート電極８の一方の側壁に形成され、積層ゲート絶縁膜９を介して制御ゲート電極８およびｐ型ウエル４と電気的に分離されたメモリゲート電極１０を備えている。
【００３１】
メモリＭＩＳトランジスタの積層ゲート絶縁膜９は、第１電位障壁膜９ａ、第２電位障壁膜９ｃ、およびそれらの間に形成された電荷保持膜９ｂとからなる。第１電位障壁膜９ａおよび第２電位障壁膜９ｃは、例えば酸化シリコン膜から形成されており、メモリゲート電極１０と基板１との間に形成されるゲート絶縁膜として機能する。
【００３２】
この酸化シリコン膜からなる電位障壁膜（９ａ、９ｃ）は、トンネル絶縁膜としての機能も有する。例えばメモリセルの記憶部は、基板１から第１電位障壁膜９ａを介して電荷保持膜９ｂに電子を注入したり、電荷保持膜９ｂに正孔を注入したりして情報の記憶や消去を行なうため、第１電位障壁膜９ａは、トンネル絶縁膜として機能する。この第１電位障壁膜９ａ上に形成されている電荷保持膜９ｂは、電荷を保持する機能を有している。具体的に、本実施の形態では、電荷保持膜９ｂを窒化シリコン膜から形成している。
【００３３】
メモリゲート電極１０はｎ型多結晶シリコン膜からなる。図示は省略するが、制御ゲート電極８は選択ゲート線に接続されており、メモリゲート電極１０はワード線に接続されている。
【００３４】
制御ゲート電極８の近傍のｐ型ウエル４には、２個のメモリセル（ＭＣ１、ＭＣ２）に共通のドレイン領域として機能するｎ＋型半導体領域１７ｄが形成されている。このｎ＋型半導体領域１７ｄは、ビット線ＢＬに接続されている。ビット線ＢＬは、メモリセル（ＭＣ１、ＭＣ２）を覆う層間絶縁膜２３上に形成されており、層間絶縁膜２３およびその下層の絶縁膜２２に形成されたコンタクトホール２４内のプラグ３１を介してｎ＋型半導体領域１７ｄと電気的に接続されている。ビット線ＢＬは、例えばＣｕ（銅）を主体とする金属膜からなり、プラグ３１は、例えばＷ（タングステン）を主体とする金属膜からなる。また、層間絶縁膜２３は、絶縁膜として、例えば酸化シリコン膜からなり、その下層の絶縁膜２２は、絶縁膜として、例えば窒化シリコン膜からなる。
【００３５】
メモリゲート電極１０の近傍のｐ型ウエル４には、メモリセルのソース領域として機能するｎ＋型半導体領域１７ｓが形成されている。このｎ＋型半導体領域１７ｓは、共通ソース線ＳＬに接続されている。図１に示す共通ソース線ＳＬは、ｐ型ウエル４に形成されたｎ＋型半導体領域１７ｓで構成されており、ソース領域と一体に形成されている。
【００３６】
ｎ＋型半導体領域（ドレイン領域）１７ｄに隣接した領域のｐ型ウエル４には、ｎ＋型半導体領域１７ｄよりも不純物濃度が低いｎ−型半導体領域１３ｄが形成されている。ｎ−型半導体領域１３ｄは、ｎ＋型半導体領域１７ｄの端部の高電界を緩和し、選択ＭＩＳトランジスタをＬＤＤ(Lightly Doped Drain)構造にするためのエクステンション領域である。また、ｎ＋型半導体領域（ソース領域）１７ｓに隣接した領域のｐ型ウエル４には、ｎ＋型半導体領域１７ｓよりも不純物濃度が低いｎ−型半導体領域１３ｓが形成されている。ｎ−型半導体領域１３ｓは、ｎ＋型半導体領域１７ｓの端部の高電界を緩和し、メモリＭＩＳトランジスタをＬＤＤ構造にするためのエクステンション領域である。
【００３７】
制御ゲート電極８、メモリゲート電極１０およびｎ＋型半導体領域１７ｄ、１７ｓのそれぞれの表面には、シリサイド層として、例えばＣｏ（コバルト）シリサイド層１８が形成されている。Ｃｏシリサイド層１８は、制御ゲート電極８、メモリゲート電極１０およびｎ＋型半導体領域１７ｄ、１７ｓのそれぞれを低抵抗化し、メモリセル（ＭＣ１、ＭＣ２）を高速で動作させるために形成されている。シリサイド層としてＣｏシリサイド層１８以外に、ニッケル（Ｎｉ）シリサイド層、プラチナ（Ｐｔ）を含むニッケルシリサイド層、チタン（Ｔｉ）シリサイド層などで構成してもよいのは勿論である。
【００３８】
図３に示すように、制御ゲート電極８の一方の側壁に形成された積層ゲート絶縁膜９とメモリゲート電極１０との間には、絶縁膜として、例えば酸化シリコン膜からなる側壁絶縁膜１１が形成されている。すなわち、制御ゲート電極８とメモリゲート電極１０は、この側壁絶縁膜１１と積層ゲート絶縁膜９によって互いに電気的に分離されている。
【００３９】
このように、本実施の形態のメモリセル（ＭＣ１、ＭＣ２）は、制御ゲート電極８の側壁に形成された積層ゲート絶縁膜９とメモリゲート電極１０との間に側壁絶縁膜１１を設けている。これにより、メモリセルサイズが微細化されるに伴って、積層ゲート絶縁膜９の膜厚が薄くなり、制御ゲート電極８とメモリゲート電極１０との距離が接近した場合においても、制御ゲート電極８とメモリゲート電極１０の表面に形成されるＣｏシリサイド層１８の距離が離れるため、Ｃｏシリサイド層１８の接触による制御ゲート電極８とメモリゲート電極１０との短絡を確実に回避することができるという第１の効果を有する。
【００４０】
制御ゲート電極８のもう一方の側壁およびメモリゲート電極１０の一方の側壁（側壁絶縁膜１１と接している側壁とは反対側の側壁）には、絶縁膜として、例えば酸化シリコン膜からなる側壁絶縁膜１２が形成されている。これらの側壁絶縁膜１２は、制御ゲート電極８とｎ＋型半導体領域１７ｄ、メモリゲート電極１０とｎ＋型半導体領域１７ｓをそれぞれ所定の距離だけ離間させるために形成されている。
【００４１】
以下では、具体的に、制御ゲート電極８とメモリゲート電極１０の間に形成される側壁絶縁膜１１の条件を考える。図３に示すように、制御ゲート電極８の一方の側壁に形成された第２電位障壁膜９ｃの膜厚と、側壁絶縁膜１１の膜厚との和をａとし、メモリゲート電極１０の下側に形成された第２電位障壁膜９ｃの膜厚をｂとする。このとき、ａ＞ｂの関係が成立するように、側壁絶縁膜１１を形成することが望ましい。すなわち、電荷保持膜９ｂとメモリゲート電極１０との間に形成される酸化膜の膜厚を、メモリゲート電極１０の下側における電荷保持膜９ｂとメモリゲート電極１０との間の酸化膜の膜厚よりも厚く形成することが望ましい。例えばデザインルールが９０ｎｍの半導体装置の場合、ａ＝５〜１０ｎｍ程度とする。また、第２電位障壁膜９ｃの膜厚は３〜５ｎｍ程度である。これにより、制御ゲート電極８とメモリゲート電極１０の間の距離が長くなるため、制御ゲート電極８とメモリゲート電極１０のそれぞれの表面に形成されるＣｏシリサイド層１８間の距離も長くなり、Ｃｏシリサイド層１８の接触による制御ゲート電極８とメモリゲート電極１０との短絡を確実に回避することができる。
【００４２】
図３においては、膜厚ａが、制御ゲート電極８の一方の側壁に形成された第２電位障壁膜９ｃの膜厚と、側壁絶縁膜１１下部における膜厚との和として図示しているが、Ｃｏシリサイド層１８の接触による制御ゲート電極８とメモリゲート電極１０との短絡防止という観点から考えると、制御ゲート電極８の表面に形成されたＣｏシリサイド層１８とメモリゲート電極１０の表面に形成されたＣｏシリサイド層１８との間においても、ａ＞ｂの関係が成立することが望ましいといえる。この場合、膜厚ａは、制御ゲート電極８の一方の側壁に形成された第２電位障壁膜９ｃの膜厚と、側壁絶縁膜１１上部における膜厚との和となる。言い換えれば、制御ゲート電極８とメモリゲート電極１０との間の領域における電荷保持膜９ｂと第２電位障壁膜９ｃとの界面からＣｏシリサイド層１８への最短距離が、基板１とメモリゲート電極１０との間の領域における電荷保持膜９ｂと第２電位障壁膜９ｃとの界面からメモリゲート電極１０への距離よりも大きくなるように形成している。
【００４３】
次に、上記メモリセル（ＭＣ１、ＭＣ２）の動作を簡単に説明する。ここでは、電荷保持膜９ｂへの電子の注入を「書き込み」、電荷保持膜９ｂへの正孔（ホール）の注入を「消去」と定義する。
【００４４】
まず、書き込み動作は、いわゆるソースサイド注入方式（ソースサイドインジェクション方式）と呼ばれるホットエレクトロン書き込みによって行なわれる。書き込み時には、例えばｎ＋型半導体領域（ソース領域）１７ｓに印加する電圧を５Ｖ、メモリゲート電極１０に印加する電圧を１０Ｖ、制御ゲート電極８に印加する電圧を１Ｖとする。ｎ＋型半導体領域１７ｄに印加する電圧は、書き込み時のチャネル電流がある設定値となるように制御する。このときの電圧は、チャネル電流の設定値と制御ゲート電極８を有する選択トランジスタのしきい値電圧とによって決まり、例えば０．５Ｖ程度となる。ｐ型ウエル４（基板１）に印加される電圧は０Ｖである。メモリゲート電極１０に基板１よりも高いゲートオーバードライブ電圧を加えることにより、メモリゲート電極１０下のチャネルをオン状態にする。ここで、制御ゲート電極８の電位をしきい値電圧よりも高い値とすることでオン状態にする。
【００４５】
上述したように、ｎ＋型半導体領域１７ｓに印加する電圧とｎ＋型半導体領域１７ｄに印加する電圧との間に電位差を与えることにより、ソース領域とドレイン領域との間に形成されるチャネル領域を電子（エレクトロン）が流れる。このとき、制御ゲート電極８とメモリゲート電極１０との境界付近のチャネル領域で、チャネルを流れる電子が加速されてホットエレクトロンになる。そして、メモリゲート電極１０に印加した正電圧による垂直方向電界で、メモリゲート電極１０下の電荷保持膜９ｂ中にホットエレクトロンが注入される。その結果、電荷保持膜９ｂ中に電子が蓄積されてメモリＭＩＳトランジスタのしきい値電圧が上昇する。このようにして書き込み動作が行なわれる。
【００４６】
消去動作は、例えば、バンド間トンネル現象を使用したＢＴＢＴ（Band to Band Tunnel）消去で行なわれる。ＢＴＢＴ消去時には、例えば、メモリゲート電極１０に印加する電圧を−６Ｖ、ｎ＋型半導体領域１７ｓに印加する電圧を６Ｖ、制御ゲート電極８に印加する電圧を０Ｖとし、ｎ＋型半導体領域１７ｄはオープンとする。、ｎ＋型半導体領域１７ｓの端部で強反転が生じるようにすることで、バンド間トンネル現象により正孔が生成される。ｎ＋型半導体領域（ソース領域）１７ｓに印加されている高電圧によって生成された正孔が加速されてホットホールとなる。発生したホットホールが、メモリゲート電極１０のバイアスにより引かれて電荷保持膜９ｂ中に注入されることで、メモリＭＩＳトランジスタのしきい値電圧が低下し、消去動作が行なわれる。
【００４７】
読み出し時には、例えば制御ゲート電極８に印加する電圧を１．５Ｖ、ｎ＋型半導体領域１７ｄに印加する電圧を１Ｖ、ｎ＋型半導体領域１７ｓに印加する電圧を０Ｖ、メモリゲート電極１０に印加する電圧を０Ｖとし、制御ゲート電極８下のチャネルをオン状態にする。ここで、書き込み、消去状態により与えられるメモリゲート電極１０のしきい値電圧差を判別できる適当なメモリゲート電位、（すなわち、書き込み状態のしきい値電圧と消去状態のしきい値電圧との中間電位）を与えると、保持していた電荷情報を電流として読み出す。メモリセルが書き込み状態にあり、しきい値電圧が高い場合には、メモリセルに電流が流れず、メモリセルが消去状態にあり、しきい値電圧が低い場合には、メモリセルに電流が流れる。読み出し電流と基準電流とを比較した結果、基準電流よりも読み出し電流が小さい場合、メモリセルは書き込み状態にあると判断できる。
【００４８】
ここで、例えば、書き込み動作を例にとると、スプリットゲート型メモリセルの制御ゲート電極８には１Ｖの電圧が印加され、メモリゲート電極１０には１０Ｖの電圧が印加される。つまり、制御ゲート電極８とメモリゲート電極１０の電位差が大きくなる。このとき、スプリットゲート型メモリセルでは、制御ゲート電極８の側壁にメモリゲート電極１０が形成されており、制御ゲート電極８とメモリゲート電極１０とは近接することになる。従って、制御ゲート電極８とメモリゲート電極１０との間に発生する電界強度が大きくなる。この結果、制御ゲート電極８とメモリゲート電極１０の間に形成されている積層ゲート絶縁膜９（第１電位障壁膜９ａ、電荷保持膜９ｂ、第２電位障壁膜９ｃ）に印加される電界強度が大きくなり、この積層ゲート絶縁膜９を介して制御ゲート電極８とメモリゲート電極１０間を流れるリーク電流が増加することになる。
【００４９】
リーク電流が増加すると、メモリ全体の消費電力が大きくなると共に、正常な動作を確保することができなくなる恐れが生じる。つまり、スプリットゲート型メモリセルでは、制御ゲート電極８の側壁にメモリゲート電極１０を形成することにより微細化を進めることができるが、一方で、制御ゲート電極８とメモリゲート電極１０とが近接することになるため、書き込み時のように、制御ゲート電極８とメモリゲート電極１０の間に大きな電位差が発生する場合、積層ゲート絶縁膜９にかかる電界強度が増大し、積層ゲート絶縁膜９を介して制御ゲート電極８とメモリゲート電極１０との間に生じるリーク電流が増加することになる。
【００５０】
しかし、本実施の形態におけるスプリットゲート型メモリセルでは、制御ゲート電極８とメモリゲート電極１０との間に、積層ゲート絶縁膜９に加えて側壁絶縁膜１１が形成されているため、制御ゲート電極８とメモリゲート電極１０との間の距離が大きくなっている。電界強度は、制御ゲート電極８とメモリゲート電極１０との間の距離が大きくなればなるほど小さくなるので、側壁絶縁膜１１が形成されることにより電界強度が緩和され、制御ゲート電極８とメモリゲート電極１０との間を流れるリーク電流を低減することができるという第２の効果も有する。
【００５１】
次に、図４〜図３５を参照しながら、上記メモリセル（ＭＣ１、ＭＣ２）を有する半導体装置の製造方法を工程順に説明する。この半導体装置は、メモリアレイと周辺回路とからなり、周辺回路は、さらに低耐圧相補型ＭＩＳＦＥＴで構成される周辺回路と、高耐圧相補型ＭＩＳＦＥＴで構成される周辺回路とからなる。低耐圧相補型ＭＩＳＦＥＴのゲート電極またはドレイン領域には、例えば３．３Ｖの第１の電源電圧が印加され、高耐圧相補型ＭＩＳＦＥＴのゲート電極またはドレイン領域には、第１の電源電圧よりも高い、例えば５．０Ｖの第２の電源電圧が印加される。
【００５２】
低耐圧相補型ＭＩＳＦＥＴで構成される周辺回路は、例えばＣＰＵなどのプロセッサ、制御回路、センスアンプ、カラムデコーダ、ロウデコーダなどであり、高耐圧相補型ＭＩＳＦＥＴで構成される周辺回路は、例えば入出力回路である。従って、図にはメモリアレイ領域の他に、周辺回路領域として、低耐圧ＭＩＳＦＥＴ形成領域および高耐圧ＭＩＳＦＥＴ形成領域を示す。また、メモリアレイ領域と周辺回路領域との間に位置するシャント領域は、制御ゲート電極８およびメモリゲート電極１０のそれぞれを上層の配線と接続する領域である。なお、ここで説明する製造方法は、本発明の好ましい一態様を示すものであり、これによって本発明が限定されるものではない。
【００５３】
まず、図４に示すように、基板１の主面に素子分離部（ＳＴＩ：Shallow Trench Isolation）２を形成する。素子分離部２を形成するには、例えば窒化シリコン膜をマスクに用いたドライエッチングで基板１に溝を形成し、続いて基板１上にＣＶＤ（Chemical Vapor Deposition）法で酸化シリコン膜を堆積した後、溝の外部の酸化シリコン膜を化学的機械研磨法で除去し、溝の内部に酸化シリコン膜を残せばよい。
【００５４】
次に、図５に示すように、メモリアレイ領域の基板１にＢ（ホウ素）をイオン注入してｐ型ウエル４を形成する。また、周辺回路領域のうち、ｎチャネル型ＭＩＳＦＥＴを形成する領域の基板１にＢをイオン注入してｐ型ウエル４を形成し、ｐチャネル型ＭＩＳＦＥＴを形成する領域の基板１にＰ（リン）をイオン注入してｎ型ウエル５を形成する。
【００５５】
次に、図６に示すように、高耐圧ＭＩＳＦＥＴ形成領域のｐ型ウエル４およびｎ型ウエル５のそれぞれの表面に絶縁膜として、例えば酸化シリコン膜からなるゲート絶縁膜６を形成する。また、メモリアレイ領域のｐ型ウエル４、低耐圧ＭＩＳＦＥＴ形成領域のｐ型ウエル４およびｎ型ウエル５のそれぞれの表面に絶縁膜として、例えば酸化シリコン膜からなるゲート絶縁膜７を形成する。ゲート絶縁膜６は、高耐圧ＭＩＳＦＥＴの耐圧を確保するために、ゲート絶縁膜７よりも厚い膜厚で形成する。
【００５６】
膜厚の異なる２種類のゲート絶縁膜６、７を形成するには、まず基板１の表面全体を熱酸化して酸化シリコン膜を形成し、次に、高耐圧ＭＩＳＦＥＴ形成領域のｐ型ウエル４およびｎ型ウエル５のそれぞれの表面にこの酸化シリコン膜を残し、他の領域の酸化シリコン膜をエッチングで除去する。続いて、基板１の表面全体をもう一度熱酸化し、メモリアレイ領域のｐ型ウエル４、低耐圧ＭＩＳＦＥＴ形成領域のｐ型ウエル４およびｎ型ウエル５のそれぞれの表面にゲート絶縁膜７を形成する。このとき、高耐圧ＭＩＳＦＥＴ形成領域のｐ型ウエル４およびｎ型ウエル５のそれぞれの表面に残った酸化シリコン膜は、その膜厚が増加し、ゲート絶縁膜７よりも厚いゲート絶縁膜６となる。
【００５７】
ただし、ゲート絶縁膜７は、酸化シリコン膜に限定されるものではなく種々変更可能であり、例えばゲート絶縁膜７を酸窒化シリコン膜（ＳｉＯＮ）としてもよい。すなわち、ゲート絶縁膜７と基板１との界面に窒素を偏析させる構造としてもよい。酸窒化シリコン膜は、酸化シリコン膜に比べて膜中における界面準位の発生を抑制したり、電子トラップを低減する効果が高い。従って、ゲート絶縁膜７のホットキャリア耐性を向上でき、絶縁耐性を向上させることができる。また、酸窒化シリコン膜は、酸化シリコン膜に比べて不純物が貫通しにくい。このため、ゲート絶縁膜７に酸窒化シリコン膜を用いることにより、ゲート電極中の不純物が基板１側に拡散することに起因するしきい値電圧の変動を抑制することができる。酸窒化シリコン膜を形成するのは、例えば、基板１をＮＯ、ＮＯ２またはＮＨ３といった窒素を含む雰囲気中で熱処理すればよい。また、基板１の表面に酸化シリコン膜からなるゲート絶縁膜７を形成した後、窒素を含む雰囲気中で基板１を熱処理し、ゲート絶縁膜７と基板１との界面に窒素を偏析させることによっても同様の効果を得ることができる。
【００５８】
また、ゲート絶縁膜７は、例えば酸化シリコン膜より誘電率の高い高誘電率膜から形成してもよい。従来、絶縁耐性が高い、シリコン−酸化シリコン界面の電気的・物性的安定性などが優れているとの観点から、ゲート絶縁膜７として酸化シリコン膜が使用されている。しかし、素子の微細化に伴い、ゲート絶縁膜７の膜厚について、極薄化が要求されるようになってきている。このように、薄い酸化シリコン膜をゲート絶縁膜７として使用すると、ＭＩＳＦＥＴのチャネルを流れる電子が酸化シリコン膜によって形成される障壁をトンネルしてゲート電極に流れる、いわゆるトンネル電流が発生してしまう。
【００５９】
そこで、酸化シリコン膜より誘電率の高い材料を使用することにより、容量が同じでも物理的膜厚を増加させることができる高誘電率膜が使用されるようになってきている。高誘電率膜を使用すれば、容量を同じにしても物理的膜厚を増加させることができるので、リーク電流を低減することができる。特に、窒化シリコン膜も酸化シリコン膜より誘電率の高い膜であるが、本実施の形態では、この窒化シリコン膜よりも誘電率の高い高誘電率膜を使用することが望ましい。
【００６０】
例えば、窒化シリコン膜よりも誘電率の高い高誘電率膜として、ハフニウム（Ｈｆ）酸化物の一つである酸化ハフニウム（ＨｆＯ２）膜が使用されるが、酸化ハフニウム膜に代えて、ＨｆＡｌＯ膜（ハフニウムアルミネート膜）、ＨｆＯＮ膜（ハフニウムオキシナイトライド膜）、ＨｆＳｉＯ膜（ハフニウムシリケート膜）、ＨｆＳｉＯＮ膜（ハフニウムシリコンオキシナイトライド膜）、ＨｆＡｌＯ膜のような他のハフニウム系絶縁膜を使用することもできる。さらに、これらのハフニウム系絶縁膜に酸化タンタル、酸化ニオブ、酸化チタン、酸化ジルコニウム、酸化ランタン、酸化イットリウムなどの酸化物を導入したハフニウム系絶縁膜を使用することもできる。これらのハフニウム系絶縁膜は、酸化ハフニウム膜と同様、酸化シリコン膜や酸窒化シリコン膜よりも誘電率が高いので、酸化ハフニウム膜を用いた場合と同様の効果が得られる。
【００６１】
次に、図７に示すように、基板１上にＣＶＤ法でノンドープ多結晶シリコン膜（またはノンドープアモルファスシリコン膜）８ａを堆積した後、周辺回路領域のノンドープ多結晶シリコン膜８ａをフォトレジスト膜４０で覆い、メモリアレイ領域およびシャント領域のノンドープ多結晶シリコン膜８ａにＰをイオン注入してｎ型多結晶シリコン膜８ｎとする。
【００６２】
次に、フォトレジスト膜４０を除去した後、図８に示すように、フォトレジスト膜４１をマスクにしてメモリアレイ領域およびシャント領域のｎ型多結晶シリコン膜８ｎをドライエッチングすることにより、メモリアレイ領域に制御ゲート電極８を形成し、シャント領域に、制御ゲート電極８に電位を供給する配線８ｓを形成する。シャント領域に形成された配線８ｓは、図示しない領域でメモリアレイ領域の制御ゲート電極８と電気的に接続されている。
【００６３】
次に、フォトレジスト膜４１を除去した後、図９および図１０に示すように、基板１の表面全体に絶縁膜として、例えば酸化シリコン膜からなる第１電位障壁膜９ａ、窒化シリコン膜からなる電荷保持膜９ｂ、および酸化シリコン膜からなる第２電位障壁膜９ｃの３層膜で構成された積層ゲート絶縁膜９を形成する。このとき、第１電位障壁膜９ａの酸化シリコン膜は、熱酸化法、ＣＶＤ法または両者を併用して堆積し、電荷保持膜９ｂの窒化シリコン膜はＣＶＤ法で堆積する。また、第２電位障壁膜９ｃの酸化シリコン膜は、電荷保持膜９ｂの窒化シリコン膜の表面を酸化することによって形成する。電荷保持膜９ｂである窒化シリコン膜の表面の酸化は、例えばＩＳＳＧ(In Situ Steam Generation)酸化法を用いて行う。なお、第１電位障壁膜９ａの膜厚は３〜５ｎｍ程度であり、電荷保持膜９ｂの膜厚は８〜１０ｎｍ程度であり、第２電位障壁膜９ｃの膜厚は３〜５ｎｍ程度である。
【００６４】
本実施の形態においては、電荷保持膜９ｂを窒化シリコン膜で形成したが、窒化シリコン膜に限らず、離散的なトラップ準位を含むような膜を使用することにより、データ保持特性の向上を図ることができる。電荷保持膜９ｂとして、例えばシリコンを複数の粒状に形成したシリコン・ナノドットや、タンタル、チタン、ジルコニウム、ハフニウム、ランタンおよびアルミニウムからなる群より選択されたいずれかの金属の酸化物膜または珪酸化物膜などで構成してもよい。
【００６５】
次に、図１１に示すように、積層ゲート絶縁膜９の上部にＣＶＤ法で絶縁膜として、例えば酸化シリコン膜１１ａを堆積した後、この酸化シリコン膜１１ａを異方的にエッチングすることにより、図１２および図１３に示すように、制御ゲート電極８の側壁に側壁絶縁膜１１を形成する。前述したように、この側壁絶縁膜１１は、制御ゲート電極８と後の工程で形成されるメモリゲート電極１０との短絡を防ぐための絶縁膜である。側壁絶縁膜１１が形成されることによって、後の工程で積層ゲート絶縁膜９だけが形成される場合と比較して、側壁絶縁膜１１の膜厚の分だけメモリゲート電極１０を制御ゲート電極８から離して形成することができる。
【００６６】
制御ゲート電極８の側壁に側壁絶縁膜１１を形成する上記の構造では、後の工程で形成されるメモリゲート電極１０とｐ型ウエル４との間に介在する積層ゲート絶縁膜９の膜厚（ｂ）は厚くならないので、メモリセルの消去動作が低下することはない。すなわち、メモリセルに書き込まれた情報を消去する際には、ｎ＋型半導体領域（ソース領域）１７ｓ側から積層ゲート絶縁膜９にホットホールを注入するが、積層ゲート絶縁膜９の膜厚（ｂ）が厚くならないことにより、ホットホールの注入速度が低下することはない。また、ファウラー−ノードハイム(Fowler-Nordheim)トンネル電流を利用して消去を行う場合でも、積層ゲート絶縁膜９の膜厚（ｂ）が厚くならないことにより、積層ゲート絶縁膜９からｐ型ウエル４への電子の放出速度が低下することはない。
【００６７】
なお、酸化シリコン膜１１ａを異方的にエッチングして側壁絶縁膜１１を形成する上記の工程では、図１４に示すように、３層の絶縁膜（第１電位障壁膜９ａ、電荷保持膜９ｂ、第２電位障壁膜９ｃ）からなる積層ゲート絶縁膜９の表面部分に形成されている第２電位障壁膜９ｃも酸化シリコン膜であるため、側壁絶縁膜１１を形成する際に同時にエッチングされ、第２電位障壁膜９ｃの膜厚が薄くなることがある。その場合は、図１５に示すように、電荷保持膜９ｂ上に新たに酸化シリコン膜を形成することによって、エッチングで薄くなった第２電位障壁膜９ｃの膜厚を所望の膜厚まで厚くすることが望ましい。このとき、酸化シリコン膜を形成するには、例えばＩＳＳＧ酸化法で電荷保持膜９ｂの表面を再酸化するか、ＣＶＤ法により酸化シリコン膜を堆積すればよく、これにより形成された酸化膜を第２電位障壁膜９ｄとする。なお、第２電位障壁膜９ｄの膜厚は３〜５ｎｍ程度である。
【００６８】
この場合には、制御ゲート電極８の一方の側壁に形成された第２電位障壁膜９ｄの膜厚と、側壁絶縁膜の膜厚との和をａとし、メモリゲート電極１０の下側に形成された第２電位障壁膜９ｄの膜厚をｂとする。このとき、ａ＞ｂの関係が成立すれば、以下の工程で制御ゲート電極８とメモリゲート電極１０のそれぞれの表面に形成されるＣｏシリサイド層１８間の距離が長くなり、Ｃｏシリサイド層１８との接触による制御ゲート電極８とメモリゲート電極１０との短絡を回避することができる。
【００６９】
次に、図１６に示すように、基板１上にＣＶＤ法でｎ型多結晶シリコン膜１０ｎを堆積した後、図１７に示すように、ｎ型多結晶シリコン膜１０ｎを異方的にドライエッチングすることにより、メモリアレイ領域に形成された制御ゲート電極８の両側壁にメモリゲート電極１０を形成し、シャント領域にメモリゲート電極１０に電位を供給する配線１０ｓを形成する。シャント領域に形成された配線１０ｓは、図示しない領域でメモリアレイ領域のメモリゲート電極１０と電気的に接続されている。
【００７０】
次に、図１８に示すように、フォトレジスト膜４２をマスクにして制御ゲート電極８の一方の側壁のメモリゲート電極１０および側壁絶縁膜１１を除去する。続いて、フォトレジスト膜４２を除去した後、図１９および図２０に示すように、フッ酸およびリン酸を用いたウェットエッチングで不要な領域に残った積層ゲート絶縁膜９を除去する。
【００７１】
次に、図２１に示すように、周辺回路領域のｎチャネル型ＭＩＳＦＥＴ形成領域に形成されたノンドープ多結晶シリコン膜８ａにＰまたはＡｓ（ヒ素)をイオン注入してｎ型多結晶シリコン膜８ｎを形成し、ｐチャネル型ＭＩＳＦＥＴ形成領域に形成されたノンドープ多結晶シリコン膜８ａにＢをイオン注入してｐ型多結晶シリコン膜８ｐを形成する。
【００７２】
次に、図２２に示すように、フォトレジスト膜４３をマスクにして周辺回路領域のｎ型多結晶シリコン膜８ｎおよびｐ型多結晶シリコン膜８ｐをドライエッチングすることにより、ゲート電極１４ｎ、１４ｐ、１５ｎ、１５ｐを形成する。
【００７３】
次に、フォトレジスト膜４３を除去した後、図２３に示すように、周辺回路領域のｐ型ウエル４にＰまたはＡｓ（ヒ素)をイオン注入し、浅い低濃度不純物拡散領域としてｎ−型半導体領域１９ｎを形成する。また、メモリアレイ領域のｐ型ウエル４にＰまたはＡｓをイオン注入し、浅い低濃度不純物拡散領域としてｎ−型半導体領域１３ｄ、１３ｓを形成する。さらに、周辺回路領域のｎ型ウエル５にＢをイオン注入し、浅い低濃度不純物拡散領域としてｐ−型半導体領域１９ｐを形成する。
【００７４】
次に、図２４および図２５に示すように、周辺回路領域のゲート電極１４ｎ、１４ｐ、１５ｎ、１５ｐのそれぞれの側壁、およびメモリアレイ領域の制御ゲート電極８、メモリゲート電極１０のそれぞれの一方の側壁に側壁絶縁膜１２を形成する。側壁絶縁膜１２は、例えばＣＶＤ法で堆積した酸化シリコン膜を異方的にエッチングすることによって形成する。
【００７５】
続いて、周辺回路領域のｐ型ウエル４にＰまたはＡｓをイオン注入し、深い高濃度不純物拡散領域としてｎ＋型半導体領域２０ｎを形成する。また、、メモリアレイ領域のｐ型ウエル４にＰまたはＡｓをイオン注入し、ｎ＋型半導体領域１７ｄ、１７ｓを形成する。さらに、周辺回路領域のｎ型ウエル５にＢをイオン注入し、深い高濃度不純物拡散領域としてｐ＋型半導体領域２０ｐを形成する。ｎ＋型半導体領域２０ｎは、周辺回路領域のｎチャネル型ＭＩＳＦＥＴのソース、ドレイン領域として機能し、ｐ＋型半導体領域２０ｐは、ｐチャネル型ＭＩＳＦＥＴのソース、ドレイン領域として機能する。
【００７６】
このように、ソース領域とドレイン領域を浅い低濃度不純物拡散領域と深い高濃度不純物拡散領域で形成することにより、ソース領域およびドレイン領域をＬＤＤ（Lightly Doped Drain）構造とすることができる。ここで、メモリアレイ領域においては、ｐ型ウエル４にＰまたはＡｓをイオン注入するとき、制御ゲート電極８の上端部、メモリゲート電極１０の上端部、および積層ゲート絶縁膜９の上端部にもＰやＡｓなどのイオンが注入される。特に、絶縁膜から構成されている積層ゲート絶縁膜９の上端部にＰまたはＡｓが注入されると、積層ゲート絶縁膜９の絶縁耐性が劣化する現象が生じる。すると、積層ゲート絶縁膜９で絶縁されている制御ゲート電極８の上端部とメモリゲート電極１０の上端部との間に流れるリーク電流が増加する。
【００７７】
しかし、本実施の形態では、積層ゲート絶縁膜９とメモリゲート電極１０との間に側壁絶縁膜１１が形成されているため、制御ゲート電極８の上端部とメモリゲート電極１０の上端部との距離を離すことができる。これは、制御ゲート電極８とメモリゲート電極１０との間に存在する積層ゲート絶縁膜９において、電界強度を緩和することができることを意味する。従って、積層ゲート絶縁膜９の上端部にＰまたはＡｓが注入され、積層ゲート絶縁膜９の絶縁耐性が劣化しても、側壁絶縁膜１１を形成することにより、積層ゲート絶縁膜９に発生する電界強度を緩和することができるので、制御ゲート電極８とメモリゲート電極１０とを流れるリーク電流を低減することができる。
【００７８】
次に、図２６および図２７に示すように、メモリアレイ領域の制御ゲート電極８、メモリゲート電極１０、ｎ＋型半導体領域１７ｄ、１７ｓ、シャント領域の配線８ｓ、１０ｓおよび周辺回路領域のゲート電極１４ｎ、１４ｐ、１５ｎ、１５ｐ、ｎ＋型半導体領域２０ｎ、ｐ＋型半導体領域２０ｐのそれぞれの表面に、シリサイド層としてＣｏシリサイド層１８を形成する。Ｃｏシリサイド層１８を形成するには、まず基板１上にスパッタリング法でＣｏ膜を堆積し、続いて基板１を熱処理してＣｏ膜とシリコン（基板１を構成する単結晶シリコン層およびゲート電極を構成する多結晶シリコン膜）とを反応させた後、未反応のＣｏ膜をウェットエッチングで除去すればよい。
【００７９】
なお、本実施の形態では、Ｃｏシリサイド層１８を形成するように構成しているが、例えば、Ｃｏシリサイド層１８に代わるシリサイド層として、Ｎｉシリサイド層、Ｔｉシリサイド層、Ｐｔシリサイド層などを形成するようにしてもよい。
【００８０】
このとき、本実施の形態では、制御ゲート電極８の側壁に側壁絶縁膜１１を形成しているので、制御ゲート電極８とメモリゲート電極１０の上端部との間の距離を離すことができる。このことは、制御ゲート電極８の表面に形成されるＣｏシリサイド層１８と、メモリゲート電極１０の表面に形成されるＣｏシリサイド層１８との間の距離を離すことができることを意味している。従って、メモリセルを微細化した場合であっても、制御ゲート電極８の表面に形成されているＣｏシリサイド層１８と、メモリゲート電極１０の表面に形成されているＣｏシリサイド層１８とが接触してしまう短絡不良を抑制できる。
【００８１】
ここまでの工程により、メモリアレイ領域の選択ＭＩＳトランジスタとメモリＭＩＳトランジスタとが完成し、周辺回路領域のｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴが完成する。
【００８２】
次に、図２８および図２９に示すように、基板１上にＣＶＤ法で絶縁膜として、例えば窒化シリコン膜からなる絶縁膜２２および酸化シリコン膜からなる層間絶縁膜２３を堆積する。続いて、層間絶縁膜２３上に形成したフォトレジスト膜（図示せず）をマスクにして層間絶縁膜２３および絶縁膜２２をドライエッチングし、メモリアレイ領域のｎ＋型半導体領域１７ｄの上部にコンタクトホール２４を形成する。このとき、シャント領域の配線１０ｓの上部にコンタクトホール２５を形成し、配線８ｓの上部にコンタクトホール２６を形成する。また、周辺回路領域のｎ＋型半導体領域２０ｎの上部にコンタクトホール２７、２９を形成し、ｐ＋型半導体領域２０ｐの上部にコンタクトホール２８、３０を形成する。
【００８３】
次に、図３０および図３１に示すように、コンタクトホール２４〜３０の内部にプラグ３１を形成する。プラグ３１を形成するには、プラグ３１の内部および層間絶縁膜２３上にスパッタリング法で金属膜として例えばＴｉ膜、ＴｉＮ（窒化チタン）膜、Ｗ膜を堆積した後、プラグ３１の外部のＴｉ膜、ＴｉＮ膜、Ｗ膜を化学的機械研磨法で除去すればよい。
【００８４】
従来、メモリゲート電極１０に電位を供給するためには、配線１０ｓ部分を基板１上に引き延ばす形で、プラグを形成するためのパッドを形成することが行われていた。これは、サイドウォール形状に形成された配線１０ｓ上にプラグ３１を形成しようとすると、配線１０ｓと制御ゲート電極８は、積層ゲート絶縁膜９の膜厚分の距離しか離れていないため、メモリゲート電極１０および制御ゲート電極８の上部に形成されたＣｏシリサイド層１８同士がプラグ３１を介して短絡することを防止するためである。
【００８５】
しかし、本実施の形態においては、積層ゲート絶縁膜９とメモリゲート電極１０との間に側壁絶縁膜１１が形成されているため、制御ゲート電極８とメモリゲート電極１０のそれぞれの表面に形成されているＣｏシリサイド層１８の距離が離れている。つまり、制御ゲート電極８と配線１０ｓのそれぞれの表面に形成されたＣｏシリサイド層１８が離れている。従って、図３０に示されるように、パッドを形成せずに配線１０ｓ上に直接プラグ３１を形成したとしても、プラグ３１を介して配線１０ｓと制御ゲート電極８のそれぞれの表面に形成されたＣｏシリサイド層１８がプラグ３１を介して短絡することを抑制することができる。また、配線１０ｓに接続しているプラグ３１は、素子分離部２上に形成されているため、図３０に示すように、プラグ３１が配線１０ｓから基板１上に亘って形成された場合においても、基板１中に形成されたｐ型ウエル４と短絡することはない。
【００８６】
なお、図３０においては、説明の簡略化のため、周辺回路領域における低耐圧ＭＩＳＦＥＴおよび高耐圧ＭＩＳＦＥＴのソース領域あるいはドレイン領域の片方にだけプラグ３１を形成する場合を例示している。
【００８７】
次に、図３２および図３３に示すように、層間絶縁膜２３上に第２層間絶縁膜３２を堆積した後、フォトレジスト膜（図示せず）をマスクにして第２層間絶縁膜３２をドライエッチングすることにより、前記コンタクトホール２４〜３０のそれぞれの上部に配線溝３３を形成する。第２層間絶縁膜３２は、例えば絶縁膜として、ＣＶＤ法で堆積したＳｉＣＮ膜と酸化シリコン膜との積層膜で形成する。
【００８８】
次に、図３４および図３５に示すように、メモリアレイ領域の配線溝３３にビット線ＢＬを形成し、シャント領域の配線溝３３に第１層配線３４、３５を形成し、周辺回路領域の配線溝３３に第１層配線３６を形成する。ビット線ＢＬおよび第１層配線３４、３５、３６を形成するには、配線溝３３の内部および第２層間絶縁膜３２上にＣｕを主体とするメタル膜を堆積した後、配線溝３３の外部のメタル膜を化学的機械研磨法で除去すればよい。
【００８９】
その後、層間絶縁膜の堆積、配線溝の形成および配線の形成を繰り返して複数層の上層配線を形成するが、その説明は省略する。
【００９０】
本実施の形態においては、制御ゲート電極８の側壁に形成する短絡防止用の側壁絶縁膜１１は、絶縁膜として酸化シリコンを用いて形成したが、酸化シリコンに限定されるものではなく、酸化シリコン膜に代え、例えば窒化シリコン膜で構成することもできる。すなわち、図９に示されている工程において、積層ゲート絶縁膜９を形成した後、積層ゲート絶縁膜９の上部にＣＶＤ法で窒化シリコン膜を堆積し、この窒化シリコン膜を異方的にエッチングして制御ゲート電極８の側壁に残してもよい。
【００９１】
側壁絶縁膜１１を窒化シリコンで形成した場合には、図３６に示すように、側壁絶縁膜１１の膜厚をａ’とし、メモリゲート電極１０の下側に形成された第２電位障壁膜９ｃの膜厚をｂとしたとき、ａ’＞ｂの関係が成立するように、側壁絶縁膜１１を形成することが望ましい。また、この場合は、窒化シリコン膜（側壁絶縁膜１１）をエッチングする際に、積層ゲート絶縁膜９の表面部分（酸化シリコンからなる第２電位障壁膜９ｃ）がエッチングされ難くなる。従って、側壁絶縁膜１１を形成した後、上記したＩＳＳＧ酸化法で窒化シリコンからなる電荷保持膜９ｂの表面を再酸化する処理が不要となるか、または、この再酸化の処理時間を短縮することができる。
【００９２】
このように、本実施の形態のスプリットゲート型メモリセルは、制御ゲート電極８の一方の側壁に形成された積層ゲート絶縁膜９とメモリゲート電極１０との間に側壁絶縁膜１１を形成する。これにより、メモリゲート電極１０と制御ゲート電極８は、側壁絶縁膜１１と積層ゲート絶縁膜９とによって互いに電気的に分離され、制御ゲート電極８とメモリゲート電極１０の上端部との間の距離を離すことができるので、メモリセルの微細化に伴って、制御ゲート電極８とメモリゲート電極１０との距離が接近した場合でも、制御ゲート電極８とメモリゲート電極１０との短絡を有効に回避することができる。
【００９３】
（実施の形態２）
図３７は、本実施の形態のメモリセル（ＭＣ１、ＭＣ２）を示す断面図である。図３７に示すように、メモリセル（ＭＣ１、ＭＣ２）のそれぞれは、基板１のｐ型ウエル４に形成された１個の選択ＭＩＳトランジスタと１個のメモリＭＩＳトランジスタとで構成されている。
【００９４】
選択ＭＩＳトランジスタは、ｐ型ウエル４の表面に形成されたゲート絶縁膜７と、このゲート絶縁膜７上に形成された制御ゲート電極８を備えている。制御ゲート電極８上には、絶縁膜として、例えば酸化シリコン膜からなる第１キャップ絶縁膜３ａが形成され、第１キャップ絶縁膜３ａ上には、絶縁膜として、例えば窒化シリコン膜からなる第２キャップ絶縁膜３ｂが形成されている。
【００９５】
また、メモリＭＩＳトランジスタは、一部が上記制御ゲート電極８、第１キャップ絶縁膜３ａ、および第２キャップ絶縁膜３ｂからなる積層膜の一方の側壁に形成され、他部がｐ型ウエル４の表面に形成された断面Ｌ字状の積層ゲート絶縁膜９と、制御ゲート電極８の一方の側壁に形成され、積層ゲート絶縁膜９を介して制御ゲート電極８およびｐ型ウエル４と電気的に分離されたメモリゲート電極１０を備えている。メモリＭＩＳトランジスタの積層ゲート絶縁膜９は、第１電位障壁膜９ａ、第２電位障壁膜９ｃ、およびそれらの間に形成された電荷保持膜９ｂとからなる。第１電位障壁膜９ａおよび第２電位障壁膜９ｃは、絶縁膜として、例えば酸化シリコン膜から形成されており、電荷保持膜９ｂは、電荷を保持する機能を有する膜として、例えば窒化シリコン膜から形成されている。
【００９６】
制御ゲート電極８の近傍のｐ型ウエル４には、２個のメモリセル（ＭＣ１、ＭＣ２）に共通のドレイン領域として機能するｎ＋型半導体領域１７ｄが形成されている。このｎ＋型半導体領域１７ｄは、ビット線ＢＬに接続されている。ビット線ＢＬは、メモリセル（ＭＣ１、ＭＣ２）を覆う層間絶縁膜２３上に形成されており、層間絶縁膜２３およびその下層の絶縁膜２２に形成されたコンタクトホール２４内のプラグ３１を介してｎ＋型半導体領域１７ｄと電気的に接続されている。
【００９７】
メモリゲート電極１０の近傍のｐ型ウエル４には、メモリセルのソース領域として機能するｎ＋型半導体領域１７ｓが形成されている。このｎ＋型半導体領域１７ｓは、図１に示した共通ソース線ＳＬに接続されている。共通ソース線ＳＬは、ｐ型ウエル４に形成されたｎ＋型半導体領域１７ｓで構成されており、ソース領域と一体に形成されている。
【００９８】
ｎ＋型半導体領域（ドレイン領域）１７ｄに隣接した領域のｐ型ウエル４には、ｎ＋型半導体領域１７ｄよりも不純物濃度が低いｎ−型半導体領域１３ｄが形成されている。また、ｎ＋型半導体領域（ソース領域）１７ｓに隣接した領域のｐ型ウエル４には、ｎ＋型半導体領域１７ｓよりも不純物濃度が低いｎ−型半導体領域１３ｓが形成されている。さらに、メモリゲート電極１０およびｎ＋型半導体領域１７ｄ、１７ｓのそれぞれの表面には、シリサイド層として、例えばＣｏシリサイド層１８が形成されている。制御ゲート電極８上には、第１キャップ絶縁膜３ａおよび第２キャップ絶縁膜３ｂが形成されているため、Ｃｏシリサイド層１８は形成されない。このため、メモリゲート電極１０の表面に形成されるＣｏシリサイド層１８と制御ゲート電極８の上部との短絡を回避することができるという第１の効果を有する。
【００９９】
一方、図３８に示すように、制御ゲート電極８の一方の側壁に形成された積層ゲート絶縁膜９とメモリゲート電極１０との間には、絶縁膜として、例えば酸化シリコン膜からなる側壁絶縁膜１１が形成されている。また、制御ゲート電極８のもう一方の側壁およびメモリゲート電極１０の一方の側壁（側壁絶縁膜１１と接している側壁とは反対側の側壁）には、絶縁膜として、例えば酸化シリコン膜からなる側壁絶縁膜１２が形成されている。
【０１００】
後に詳述するが、メモリセルの製造過程において、積層ゲート絶縁膜９の上端部にＰまたはＡｓが注入され、積層ゲート絶縁膜９の絶縁耐性が劣化する恐れがある。すなわち、制御ゲート電極８とメモリゲート電極１０との間の絶縁耐性が劣化する恐れがある。従って、側壁絶縁膜１１を設けたことにより、書き込み動作などで制御ゲート電極８とメモリゲート電極１０の間の電位差が大きくなった場合においても、電界強度が緩和され、制御ゲート電極８とメモリゲート電極１０の間を流れるリーク電流を低減することができるという第２の効果も得られる。なお、この第２の効果については、前記実施の形態１のメモリセルにおいても同様である。
【０１０１】
ここで、制御ゲート電極８とメモリゲート電極１０との間に形成される側壁絶縁膜１１の条件を考える。図３８に示すように、制御ゲート電極８、第１キャップ絶縁膜３ａ、および第２キャップ絶縁膜３ｂからなる積層膜の一方の側壁に形成された第２電位障壁膜９ｃの膜厚と、側壁絶縁膜１１の膜厚との和をａとし、メモリゲート電極１０の下側に形成された第２電位障壁膜９ｃの膜厚をｂとする。このとき、ａ＞ｂの関係が成立するように側壁絶縁膜１１を形成することが望ましい。すなわち、電荷保持膜９ｂとメモリゲート電極１０との間に形成される酸化膜の膜厚を、メモリゲート電極１０の下側における電荷保持膜９ｂとメモリゲート電極１０との間の酸化膜の膜厚よりも厚く形成することが望ましい。例えばデザインルールが９０ｎｍの半導体装置の場合、ａ＝５〜１０ｎｍ程度とする。また、第２電位障壁膜９ｃの膜厚は３〜５ｎｍ程度である。
【０１０２】
これにより、制御ゲート電極８とメモリゲート電極１０との間の距離が長くなるため、制御ゲート電極８とメモリゲート電極１０との間の電位差が大きくなった場合においても、電界強度が緩和され、制御ゲート電極８とメモリゲート電極１０との間を流れるリーク電流を低減することができる。
【０１０３】
次に、図３９〜図５６を参照しながら、上記メモリセル（ＭＣ１、ＭＣ２）を有する半導体装置の製造方法を工程順に説明する。
【０１０４】
まず、図３９に示すように、基板１の主面に素子分離部２、ｐ型ウエル４およびｎ型ウエル５を形成した後、高耐圧ＭＩＳＦＥＴ形成領域のｐ型ウエル４およびｎ型ウエル５のそれぞれの表面に厚いゲート絶縁膜６を形成し、メモリアレイ領域のｐ型ウエル４、低耐圧ＭＩＳＦＥＴ形成領域のｐ型ウエル４およびｎ型ウエル５のそれぞれの表面に薄いゲート絶縁膜７を形成する。ここまでの工程は、前記実施の形態１の図４〜図６に示した工程と同一である。
【０１０５】
次に、図４０に示すように、基板１上にＣＶＤ法でノンドープ多結晶シリコン膜（またはノンドープアモルファスシリコン膜）８ａを堆積した後、周辺回路領域のノンドープ多結晶シリコン膜８ａをフォトレジスト膜４０で覆い、メモリアレイ領域のノンドープ多結晶シリコン膜８ａにＰをイオン注入してｎ型多結晶シリコン膜８ｎとする。
【０１０６】
次に、フォトレジスト膜４０を除去した後、図４１に示すように、ｎ型多結晶シリコン膜８ｎおよびノンドープ多結晶シリコン膜８ａのそれぞれの上部に第１キャップ絶縁膜３ａおよび第２キャップ絶縁膜３ｂを形成する。第１キャップ絶縁膜３ａは、例えばＩＳＳＧ酸化法でｎ型多結晶シリコン膜８ｎおよびノンドープ多結晶シリコン膜８ａの表面を酸化することにより形成し、第２キャップ絶縁膜３ｂは、例えば第１キャップ絶縁膜３ａの上部にＣＶＤ法で窒化シリコン膜を堆積することにより形成する。
【０１０７】
次に、図４２に示すように、フォトレジスト膜４１をマスクにしてメモリアレイ領域およびシャント領域のｎ型多結晶シリコン膜８ｎ、第１キャップ絶縁膜３ａ、および第２キャップ絶縁膜３ｂをドライエッチングすることにより、メモリアレイ領域に制御ゲート電極８を形成する。また、シャント領域には、制御ゲート電極８に電位を供給する配線８ｓを形成する。
【０１０８】
次に、フォトレジスト膜４１を除去した後、図４３に示すように、メモリアレイ領域とシャント領域の一部とをフォトレジスト膜４４で覆い、シャント領域の配線８ｓおよび周辺回路領域のノンドープ多結晶シリコン膜８ａのそれぞれの上部の第１キャップ絶縁膜３ａおよび第２キャップ絶縁膜３ｂをドライエッチングで除去する。この際、第１キャップ絶縁膜３ａは、第２キャップ絶縁膜３ｂをエッチングするときのエッチングストッパとして機能する。
【０１０９】
次に、フォトレジスト膜４４を除去した後、図４４および図４５に示すように、基板１の表面全体に、絶縁膜として、例えば酸化シリコンからなる第１電位障壁膜９ａ、窒化シリコン膜からなる電荷保持膜９ｂ、および酸化シリコン膜からなる第２電位障壁膜９ｃの３層膜で構成された積層ゲート絶縁膜９を形成する。第１電位障壁膜９ａ、電荷保持膜９ｂ、および第２電位障壁膜９ｃの形成方法は、前記実施の形態１と同じでよい。また、前記実施の形態１と同様に、電荷保持膜９ｂとして、例えばシリコンを複数の粒状に形成したシリコン・ナノドットや、タンタル、チタン、ジルコニウム、ハフニウム、ランタンおよびアルミニウムからなる群より選択されたいずれかの金属の酸化物膜または珪酸化物膜などを使用してもよい。
【０１１０】
次に、図４６および図４７に示すように、制御ゲート電極８の側壁に側壁絶縁膜１１を形成する。側壁絶縁膜１１を形成するには、前記実施の形態１と同じように、積層ゲート絶縁膜９の上部にＣＶＤ法で堆積した酸化シリコン膜を異方的にエッチングすればよい。このとき、制御ゲート電極８の上部には、第１キャップ絶縁膜３ａおよび第２キャップ絶縁膜３ｂが形成されているため、側壁絶縁膜１１は、制御ゲート電極８、第１キャップ絶縁膜３ａ、および第２キャップ絶縁膜３ｂからなる積層膜の側壁に形成される。
【０１１１】
なお、前記実施の形態１で説明したように、酸化シリコン膜を異方的にエッチングして側壁絶縁膜１１を形成する上記の工程では、３層の絶縁膜（第１電位障壁膜９ａ、電荷保持膜９ｂ、第２電位障壁膜９ｃ）からなる積層ゲート絶縁膜９の表面部分に形成されている第２電位障壁膜９ｃも酸化シリコン膜であるため、側壁絶縁膜１１を形成する際に、同時にエッチングされ、第２電位障壁膜９ｃの膜厚が薄くなることがある。その場合は、前記実施の形態１と同じように、例えばＩＳＳＧ酸化法で電荷保持膜９ｂ上に新たに酸化シリコン膜を形成するか、ＣＶＤ法により酸化シリコン膜を堆積することによって、第２電位障壁膜９ｃの膜厚を厚くすることが望ましい。その場合、第２電位障壁膜９ｃの膜厚は、３〜５ｎｍ程度とする。
【０１１２】
次に、図４８に示すように、メモリアレイ領域に形成された制御ゲート電極８の両側壁にメモリゲート電極１０を形成する。また、シャント領域にはメモリゲート電極１０に電位を供給する配線１０ｓを形成する。メモリゲート電極１０および配線１０ｓを形成するには、基板１上にＣＶＤ法でｎ型多結晶シリコン膜を堆積した後、このｎ型多結晶シリコン膜を異方的にドライエッチングすればよい。メモリゲート電極１０は、側壁絶縁膜１１と同様に、制御ゲート電極８、第１キャップ絶縁膜３ａ、および第２キャップ絶縁膜３ｂからなる積層膜の側壁に形成される。
【０１１３】
次に、図４９に示すように、フォトレジスト膜４２をマスクにしたドライエッチングにより、制御ゲート電極８、第１キャップ絶縁膜３ａ、および第２キャップ絶縁膜３ｂからなる積層膜の一方の側壁のメモリゲート電極１０および側壁絶縁膜１１を除去する。続いて、フォトレジスト膜４２を除去した後、図５０に示すように、フッ酸およびリン酸を用いたウェットエッチングにより、不要な領域に残った積層ゲート絶縁膜９を除去する。
【０１１４】
次に、図５１に示すように、周辺回路領域のｎチャネル型ＭＩＳＦＥＴ形成領域に形成されたノンドープ多結晶シリコン膜８ａにＰまたはＡｓをイオン注入してｎ型多結晶シリコン膜８ｎを形成し、ｐチャネル型ＭＩＳＦＥＴ形成領域に形成されたノンドープ多結晶シリコン膜８ａにＢをイオン注入してｐ型多結晶シリコン膜８ｐを形成する。
【０１１５】
次に、図５２に示すように、フォトレジスト膜４３をマスクにして周辺回路領域のｎ型多結晶シリコン膜８ｎおよびｐ型多結晶シリコン膜８ｐをドライエッチングすることにより、ゲート電極１４ｎ、１４ｐ、１５ｎ、１５ｐを形成する。
【０１１６】
次に、フォトレジスト膜４３を除去した後、図５３に示すように、周辺回路領域のｐ型ウエル４にＰまたはＡｓをイオン注入してｎ−型半導体領域１９ｎを形成し、メモリアレイ領域のｐ型ウエル４にＰまたはＡｓをイオン注入してｎ−型半導体領域１３ｄ、１３ｓを形成する。また、周辺回路領域のｎ型ウエル５にＢをイオン注入してｐ−型半導体領域１９ｐを形成する。
【０１１７】
次に、図５４に示すように、周辺回路領域のゲート電極１４ｎ、１４ｐ、１５ｎ、１５ｐのそれぞれの側壁と、メモリアレイ領域の制御ゲート電極８、第１キャップ絶縁膜３ａ、および第２キャップ絶縁膜３ｂからなる積層膜の一方の側壁と、メモリゲート電極１０の一方の側壁とに側壁絶縁膜１２を形成する。側壁絶縁膜１２は、例えばＣＶＤ法により絶縁膜として、例えば酸化シリコンを堆積し、この酸化シリコン膜を異方的にエッチングすることによって形成する。
【０１１８】
続いて、周辺回路領域のｐ型ウエル４にＰまたはＡｓをイオン注入してｎ＋型半導体領域２０ｎを形成し、メモリアレイ領域のｐ型ウエル４にＰまたはＡｓをイオン注入してｎ＋型半導体領域１７ｄ、１７ｓを形成する。また、周辺回路領域のｎ型ウエル５にＢをイオン注入してｐ＋型半導体領域２０ｐを形成する。
【０１１９】
このとき、前記実施の形態１と同様に、積層ゲート絶縁膜９の上端部には、ＰまたはＡｓが注入される。しかし、その場合においても、積層ゲート絶縁膜９とメモリゲート電極１０との間には側壁絶縁膜１１が形成されているため、制御ゲート電極８の上端部とメモリゲート電極１０の上端部との距離を離すことができる。これは、制御ゲート電極８とメモリゲート電極１０との間に存在する積層ゲート絶縁膜９において、電界強度を緩和することができることを意味する。従って、積層ゲート絶縁膜９の上端部にＰまたはＡｓが注入され、積層ゲート絶縁膜９の絶縁耐性が劣化しても、側壁絶縁膜１１を形成することで積層ゲート絶縁膜９に発生する電界強度を緩和することができるので、制御ゲート電極８とメモリゲート電極１０との間を流れるリーク電流を低減することができる。
【０１２０】
次に、図５５に示すように、メモリアレイ領域のメモリゲート電極１０、ｎ＋型半導体領域１７ｄ、１７ｓ、シャント領域の配線８ｓ、１０ｓおよび周辺回路領域のゲート電極１４ｎ、１４ｐ、１５ｎ、１５ｐ、ｎ＋型半導体領域２０ｎ、ｐ＋型半導体領域２０ｐのそれぞれの表面にシリサイド層として、例えばＣｏシリサイド層１８を形成する。このとき、制御ゲート電極８上には、第１キャップ絶縁膜３ａおよび第２キャップ絶縁膜３ｂが形成されているため、Ｃｏシリサイド層１８は形成されない。このため、メモリゲート電極１０の表面に形成されるＣｏシリサイド層１８と制御ゲート電極８の上部との短絡を回避することができる。
【０１２１】
ここまでの工程により、メモリアレイ領域の選択ＭＩＳトランジスタとメモリＭＩＳトランジスタとが完成し、周辺回路領域のｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴが完成する。
【０１２２】
次に、図５６に示すように、基板１上にＣＶＤ法で絶縁膜として、例えば窒化シリコン膜からなる絶縁膜２２および酸化シリコン膜からなる層間絶縁膜２３を堆積する。続いて、層間絶縁膜２３上に形成したフォトレジスト膜（図示せず）をマスクにして層間絶縁膜２３および絶縁膜２２をドライエッチングし、メモリアレイ領域のｎ＋型半導体領域１７ｄの上部にコンタクトホール２４を形成する。このとき、シャント領域の配線１０ｓの上部にコンタクトホール２５を形成し、配線８ｓの上部にコンタクトホール２６を形成する。また、周辺回路領域のｎ＋型半導体領域２０ｎの上部にコンタクトホール２７、２９を形成し、ｐ＋型半導体領域２０ｐの上部にコンタクトホール２８、３０を形成する。
【０１２３】
続いて、コンタクトホール２４〜３０の内部にプラグ３１を形成する。プラグ３１を形成するには、プラグ３１の内部および層間絶縁膜２３上にスパッタリング法で金属膜として例えばＴｉ膜、ＴｉＮ（窒化チタン）膜、Ｗ膜を堆積した後、プラグ３１の外部のＴｉ膜、ＴｉＮ膜、Ｗ膜を化学的機械研磨法で除去する。
【０１２４】
このとき、シャント領域の配線１０ｓは、制御ゲート電極８と同層の導電膜、第１キャップ絶縁膜３ａおよび第２キャップ絶縁膜３ｂからなる積層膜の一方の側壁に形成されている。このため、図５６に示すように、配線１０ｓに電力を供給するプラグ３１を上記導電膜および配線１０ｓの各上部の一部を覆うように形成しても、上記導電膜と配線１０ｓは第１キャップ絶縁膜３ａおよび第２キャップ絶縁膜３ｂで絶縁されるため、プラグ３１を介して導電膜と配線１０ｓが短絡することはない。
【０１２５】
また、配線１０ｓに接続しているプラグ３１は、素子分離部２の上部に形成されているため、図５６に示すように、プラグ３１が配線１０ｓから基板１上に亘って形成された場合においても、基板１に形成されたｐ型ウエル４と短絡することはない。一方、配線８ｓの上部に堆積した第１キャップ絶縁膜３ａおよび第２キャップ絶縁膜３ｂは、前記図４３に示される工程で除去される。そのため、配線８ｓの上部にはＣｏシリサイド層１８が形成されるので、図５６に示すように、配線８ｓの上面にプラグ３１を接続することができる。
【０１２６】
なお、図５６においては、説明の簡略化のため、周辺回路領域における低耐圧ＭＩＳＦＥＴおよび高耐圧ＭＩＳＦＥＴのソース領域あるいはドレイン領域の片方にだけプラグ３１を形成する場合を例示している。また、これ以降の工程は、前記実施の形態１と同じであるため、その説明は省略する。
【０１２７】
本実施の形態においては、制御ゲート電極８の側壁に形成する短絡防止用の側壁絶縁膜１１は、絶縁膜として酸化シリコンを用いて形成したが、酸化シリコンに限定されるものではなく、酸化シリコン膜に代え、例えば窒化シリコン膜で構成することもできる。すなわち、図４４に示されている工程において、積層ゲート絶縁膜９を形成した後、積層ゲート絶縁膜９の上部にＣＶＤ法で窒化シリコン膜を堆積し、この窒化シリコン膜を異方的にエッチングして制御ゲート電極８の側壁に残してもよい。
【０１２８】
側壁絶縁膜１１を窒化シリコンで形成した場合には、図５７に示すように、側壁絶縁膜１１の膜厚をａ’とし、メモリゲート電極１０の下側に形成された第２電位障壁膜９ｃの膜厚をｂとしたとき、ａ’＞ｂの関係が成立するように、側壁絶縁膜１１を形成することが望ましい。また、この場合は、窒化シリコン膜（側壁絶縁膜１１）をエッチングする際に、積層ゲート絶縁膜９の表面部分（第２電位障壁膜９ｃ）がエッチングされ難くなる。従って、側壁絶縁膜１１を形成した後、上記したＩＳＳＧ酸化法で電荷保持膜９ｂの表面を再酸化する処理が不要となるか、または、この再酸化の処理時間を短縮することができる。
【０１２９】
このように、本実施の形態のスプリットゲート型メモリセルは、制御ゲート電極８の上部に第１キャップ絶縁膜３ａおよび第２キャップ絶縁膜３ｂを積層し、制御ゲート電極８および第１、第２キャップ絶縁膜３ａ、３ｂからなる積層膜の一方の側壁に形成した積層ゲート絶縁膜９とメモリゲート電極１０との間に側壁絶縁膜１１を形成する。
【０１３０】
これにより、メモリゲート電極１０と制御ゲート電極８は、第１、第２キャップ絶縁膜３ａ、３ｂ、積層ゲート絶縁膜９および側壁絶縁膜１１によって互いに電気的に分離され、制御ゲート電極８とメモリゲート電極１０の上端部との間の距離を十分に離すことができる。従って、メモリセルの微細化に伴って、制御ゲート電極８とメモリゲート電極１０との距離が接近した場合でも、制御ゲート電極８とメモリゲート電極１０との短絡を有効に回避することができる。
【０１３１】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【０１３２】
本発明は、スプリットゲート型メモリセルを有する半導体装置に適用することができる。
【符号の説明】
【０１３３】
１  単結晶シリコン基板
２  素子分離部
３ａ  第１キャップ絶縁膜
３ｂ  第２キャップ絶縁膜
４  ｐ型ウエル
５  ｎ型ウエル
６  ゲート絶縁膜（高耐圧）
７  ゲート絶縁膜
８  制御ゲート電極
８ａ  ノンドープ多結晶シリコン膜
８ｓ  配線
８ｎ  ｎ型多結晶シリコン膜
８ｐ  ｐ型多結晶シリコン膜
９  積層ゲート絶縁膜
９ａ  第１電位障壁膜
９ｂ  電荷保持膜
９ｃ  第２電位障壁膜
９ｄ  第２電位障壁膜
１０  メモリゲート電極
１０ｎ  ｎ型多結晶シリコン膜
１０ｓ  配線
１１  側壁絶縁膜
１１ａ  酸化シリコン膜
１２  側壁絶縁膜
１３ｄ、１３ｓ  ｎ−型半導体領域
１４ｎ、１４ｐ、１５ｎ、１５ｐ  ゲート電極
１７ｄ  ｎ＋型半導体領域（ドレイン領域）
１７ｓ  ｎ＋型半導体領域（ソース領域）
１８  Ｃｏシリサイド層
１９ｎ  ｎ−型半導体領域
１９ｐ  ｐ−型半導体領域
２０ｎ  ｎ＋型半導体領域（ソース、ドレイン領域）
２０ｐ  ｐ＋型半導体領域（ソース、ドレイン領域）
２２  絶縁膜
２３  層間絶縁膜
２４〜３０  コンタクトホール
３１  プラグ
３２  第２層間絶縁膜
３３  配線溝
３４、３５、３６  第１層配線
４０、４１、４２、４３、４４  フォトレジスト膜
ＢＬ  ビット線
ＭＣ１、ＭＣ２  メモリセル
ＳＬ  共通ソース線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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