(57)【特許請求の範囲】
【請求項１】
第１電極および第２電極と、
前記第１電極と第２電極との間に設けられると共にイオン源層を有する記憶層とを備え、
前記イオン源層は、Ｔｅ，ＳおよびＳｅのうち少なくとも１種のカルコゲン元素と共に、少なくともＺｒおよびＡｌを含み、前記イオン源層中のＡｌの含有量が３０原子％以上５０原子％以下の範囲である記憶素子。
【請求項２】
前記イオン源層はＣｕを含む
請求項１に記載の記憶素子。
【請求項３】
前記イオン源層中のＺｒの含有量は、７．５原子％以上２６原子％以下の範囲である
請求項１または２に記載の記憶素子。
【請求項４】
前記イオン源層はＧｅを含み、前記イオン源層中のＧｅの含有量は１５原子％以下である
請求項１に記載の記憶素子。
【請求項５】
前記記憶層は、前記イオン源層と共に前記イオン源層よりも抵抗値の高い高抵抗層を有する
請求項１に記載の記憶素子。
【請求項６】
前記第１電極および前記第２電極への電圧印加によって前記記憶層内に少なくとも前記Ｚｒを含む電流パスが形成されることにより抵抗値が低下する
請求項１に記載の記憶素子。
【請求項７】
第１電極および第２電極との間にイオン源層を含む記憶層を有する複数の記憶素子と、前記複数の記憶素子に対して選択的に電圧または電流のパルスを印加するためのパルス印加手段とを備え、
前記イオン源層は、Ｔｅ，ＳおよびＳｅのうち少なくとも１種のカルコゲン元素と共に、少なくともＺｒおよびＡｌを含み、前記イオン源層中のＡｌの含有量が３０原子％以上５０原子％以下の範囲である記憶装置。
【請求項８】
前記複数の記憶素子は、２値以上の多値情報を記憶する
請求項７に記載の記憶装置。
【請求項９】
隣接する複数の記憶素子において、前記記憶素子を構成する少なくとも一部の層が同一層により共通に形成されている
請求項７に記載の記憶装置。
【請求項１０】
前記複数の記憶素子における共通の層は、高抵抗層、イオン源層および第２電極であり、前記第１電極は素子毎に個別に形成されている
請求項７に記載の記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、イオン源層を含む記憶層の電気的特性の変化により２値または２値以上の多値情報を記憶可能な記憶素子および記憶装置に関する。
【背景技術】
【０００２】
従来、電源を切っても情報が消えない不揮発性のメモリとして、例えば、フラッシュメモリ、ＦｅＲＡＭ(FerroelectricRandomAccess Memory)（強誘電体メモリ）やＭＲＡＭ（Magnetoresistive RandomAccess Memory）（磁気記憶素子）等が提案されている。これらのメモリの場合、電源を供給しなくても書き込んだ情報を長時間保持し続けることが可能になる。しかしながら、これらのメモリはそれぞれ一長一短がある。すなわち、フラッシュメモリは、集積度が高いが動作速度の点で不利である。ＦｅＲＡＭは高集積度化のための微細加工に限界あり、また作製プロセスにおいて問題がある。ＭＲＡＭは消費電力の問題がある。【０００３】
そこで、特にメモリ素子の微細加工の限界に対して有利な、新しいタイプの記憶素子が提案されている。この記憶素子は、２つの電極の間に、ある金属を含むイオン導電体を挟む構造としたものである。この記憶素子では、２つの電極のいずれか一方にイオン導電体中に含まれる金属を含ませている。これにより、２つの電極間に電圧を印加した場合に、電極中に含まれる金属がイオン導電体中にイオンとして拡散し、イオン導電体の抵抗値或いはキャパシタンス等の電気特性が変化する。例えば、特許文献１および非特許文献１では、この特性を利用したメモリデバイスの構成が記載されている。特に、特許文献１においては、イオン導電体はカルコゲナイトと金属との固溶体よりなる構成が提案されている。具体的には、ＡｓＳ，ＧｅＳ，ＧｅＳｅにＡｇ，Ｃｕ，Ｚｎが固溶された材料からなり、２つの電極のいずれか一方の電極には、Ａｇ，Ｃｕ，Ｚｎが含まれている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特表２００２−５３６８４０号公報
【非特許文献】
【０００５】
【非特許文献１】日経エレクトロニクス  ２００３．１．２０号（第１０４頁）
【発明の概要】
【０００６】
しかしながら、上述した構成の記憶素子では、イオン導電体の抵抗値が低抵抗の記憶状態（例えば，「１」）、あるいは高抵抗値の消去状態（例えば「０」）で長時間にわたって放置した場合や、室温よりも高い温度雰囲気で放置した場合には、抵抗値が変化して情報を保持しなくなるという問題がある。このように情報保持能力（抵抗値保持特性）が低いと、不揮発メモリに用いる素子特性としては不十分である。
【０００７】
また、単に高抵抗状態「０」、低抵抗状態「１」だけでなく、例えば高抵抗状態を数百ＭΩ、低抵抗状態を数ｋΩとして、その中間的な任意の値の抵抗値を保持することが可能となれば、メモリの動作マージンが広がるのみならず、多値記録が可能となる。例えば、４つの抵抗状態を記憶することができれば、２ビット/ 素子、１６の抵抗値を記憶することができれば、３ビット/ 素子の情報を記憶することができ、メモリの容量をそれぞれ２倍、３倍と向上させることができる。
【０００８】
しかしながら、従来の記憶素子では、例えば変化しうる抵抗値範囲が数ｋΩ〜数１００ＭΩの場合、低抵抗状態で保持可能な抵抗値はおよそ１０ｋΩ以下、高抵抗状態で保持可能な抵抗値はおよそ１ＭΩ以上であり、高抵抗と低抵抗状態の中間的な抵抗値の保持が困難であり、多値記憶の実現は困難であるという問題があった。
【０００９】
本発明はかかる問題点に鑑みてなされたもので、その第１の目的は、繰り返し動作回数を増加できると共に、書き込み・消去の高速動作性能と高速動作時の抵抗値保持特性とのバランスに優れた記憶素子および記憶装置を提供することにある。
【００１０】
本発明の第２の目的は、多値記憶を可能とし、大容量化に好適な記憶素子および記憶装置を提供することにある。
【００１１】
本発明の記憶素子は、第１電極および第２電極と、第１電極と第２電極との間に設けられると共にイオン源層を有する記憶層とを備え、イオン源層は、Ｔｅ，ＳおよびＳｅのうち少なくとも１種のカルコゲン元素と共に、少なくともＺｒおよびＡｌを含み、イオン源層中のＡｌの含有量を、３０原子％以上５０原子％以下の範囲としたものである。
【００１２】
本発明の記憶素子では、イオン源層中にＺｒと共にＣｕを含めることが好ましく、また、イオン源層中のＺｒの含有量は、７．５原子％以上２６原子％以下の範囲であることが好ましく、更には、イオン源層に含まれるカルコゲン元素の合計に対するＺｒの組成比率（＝Ｚｒ（原子％）/カルコゲン元素の合計(原子％)）は、０．２以上０．７４以下の範囲であることが好ましい。更に、イオン源層にはＧｅを含めてもよく、その場合のイオン源層中のＧｅの含有量は１５原子％以下とする。このような構成により、構成元素の役割を最大限に発揮させることができる。
【００１３】
本発明の記憶装置は、第１電極と第２電極との間にイオン源層を含む記憶層を有する記憶層の電気的特性の変化により情報を記憶する複数記憶素子と、複数の記憶素子に対して選択的に電圧または電流のパルスを印加するパルス印加手段とを備えたものであり、記憶素子として上記本発明の記憶素子を用いたものである。
【００１４】
本発明の記憶素子または記憶装置では、初期状態（高抵抗状態）の素子に対して「正方向」（例えば第１電極側を負電位、第２電極側を正電位）の電圧または電流パルスが印加されると、第１電極側にＺｒを含む金属元素の導電パスが形成されて低抵抗状態となる。この低抵抗な状態の素子に対して「負方向」（例えば第１電極側を正電位、第２電極側を負電位）へ電圧パルスが印加されると、上記金属の導電パスが酸化してイオン源層中へ溶解し、あるいは更にイオン源層中に存在するＺｒなどの添加元素がアノード極上に酸化膜を形成して、高抵抗な状態へ変化する。
【００１５】
ここでは、導電パスを構成するＺｒは、イオン伝導材料（例えばカルコゲナイド）に対して比較的溶解しづらいため、一度書き込み状態、すなわち低抵抗状態になった場合には、低抵抗状態を保持しやすくなる。一方、消去時の高抵抗状態においても、Ｚｒが再びイオン源層中にイオン（陽イオン）として溶解している場合には、Ｚｒは少なくともＣｕなどの他の元素よりもイオン移動度が低いので、温度上昇があったとしても、また長期間放置したとしても動きづらく、カソード極上において金属状態で析出するようなことが起こりにくい。あるいは、Ｚｒ酸化物はカルコゲナイド電解質中で安定であり、酸化物が劣化しにくいので、室温よりも高温状態や長時間にわたり保持した場合でも高抵抗状態を維持する。また、Ａｌはアノード極上において酸化被膜を形成することから、これにより高抵抗状態が維持されると共に、高抵抗膜の自己再生の観点から繰り返し動作特性が向上する。更に、ＺｒにＣｕを組み合わせることにより、非晶質化が促進されると共に、イオン源層の微細構造を均一に保つことから、抵抗値保持特性がより向上する。
【００１６】
本発明の記憶素子または記憶装置によれば、イオン源層にカルコゲン元素と共に、少なくともＺｒおよびＡｌを含み、そのＡｌの含有量を３０〜５０原子％としたので、繰り返し動作回数が増加すると共に、書き込み・消去の高速動作性能と、高速動作時の抵抗値保持特性とのトレードオフの関係を解消し、両性能のバランスに優れた記憶素子を提供することが可能となる。また、抵抗値の保持特性が向上することから、例えば低抵抗状態から高抵抗状態へと変化させる際の消去電圧を調整することによって、高抵抗状態と低抵抗状態との間の中間的な状態を作り出すことができる。よって、多値記憶が可能となり、大容量化を実現することが可能になる。
【図面の簡単な説明】
【００１７】
【図１】本発明の一実施の形態に係る記憶素子の構成を表す断面図である。
【図２】図１の記憶素子を用いたメモリセルアレイの概略構成を表す断面図である。
【図３】同じくメモリセルアレイの平面図である。
【図４】サンプル１，１４における高速動作時の繰り返し特性を表す図である。
【図５】サンプル１における書き込み状態および消去状態の抵抗値の消去電圧依存性を表す特性図である。
【図６】サンプル２〜５における保持加速試験前後の抵抗値変化をプロットした散布図と繰り返し特性を表す図である。
【図７】サンプル６〜９における保持加速試験前後の抵抗値変化をプロットした散布図と繰り返し特性を表す図である。
【図８】サンプル１０〜１２における保持加速試験前後の抵抗値変化をプロットした散布図と繰り返し特性を表す図である。
【図９】サンプル１３〜１５における保持加速試験前後の抵抗値変化をプロットした散布図と繰り返し特性を表す図である。
【図１０】サンプル２０〜２２における保持加速試験前後の抵抗値変化をプロットした散布図と繰り返し特性を表す図である。
【図１１】サンプル２３〜２５における保持加速試験前後の抵抗値変化をプロットした散布図と繰り返し特性を表す図である。
【図１２】サンプル３０〜３２における保持加速試験前後の抵抗値変化をプロットした散布図と繰り返し特性を表す図である。
【図１３】サンプル３３〜３５における保持加速試験前後の抵抗値変化をプロットした散布図と繰り返し特性を表す図である。
【図１４】Ｃｕ，ＺｒおよびＴｅの最適な組成領域を表す図である。
【図１５】サンプル４０，４１，４における保持加速試験前後の抵抗値変化をプロットした散布図と繰り返し特性を表す図である。
【図１６】サンプル４２，４３における保持加速試験前後の抵抗値変化をプロットした散布図と繰り返し特性を表す図である。
【図１７】サンプル１３，１，５１，５２における保持加速試験前後の抵抗値変化をプロットした散布図と繰り返し特性を表す図である。
【発明を実施するための形態】
【００１８】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。
【００１９】
図１は、本発明の一実施の形態に係る記憶素子１０の断面構成図である。この記憶素子１０は、下部電極１（第１電極）と上部電極４（第２電極）との間に記憶層５を有するものである。ここで、下部電極１は、例えば、後述（図２）のようにＣＭＯＳ(ComplementaryMetalOxide Semiconductor)回路が形成されたシリコン基板１１上に設けられ、ＣＭＯＳ回路部分との接続部となっている。
【００２０】
下部電極１には、半導体プロセスに用いられる配線材料、例えば、Ｗ（タングステン），ＷＮ（窒化タングステン），Ｃｕ（銅），Ａｌ（アルミニウム），Ｍｏ（モリブデン），Ｔａ（タンタル）およびシリサイド等を用いることができる。また、Ｃｕ等の、電界でイオン伝導が生じる可能性のある材料を用いる場合には、Ｃｕ等の電極上をＷ，ＷＮ，ＴｉＮ（窒化チタン），ＴａＮ（窒化タンタル）等のイオン伝導や熱拡散しにくい材料で被覆するようにしてもよい。
【００２１】
記憶層５は、高抵抗層２およびイオン源層３により構成されている。イオン源層３は、陽イオン化可能な金属元素として、Ｚｒ（ジルコニウム）およびＣｕ（銅）、陰イオン化するイオン伝導材料として、Ｓ（硫黄），Ｓｅ（セレン）およびＴｅ（テルル）からなるカルコゲナイド元素のうちの１種あるいは２種以上の組み合わせ、また、消去時に酸化物を形成する元素として、Ａｌ（アルミニウム）およびＧｅ（ゲルマニウム）を含有している。具体的には、イオン源層３は、例えば、ＺｒＴｅＡｌ、ＺｒＴｅＡｌＧｅ、ＣｕＺｒＴｅＡｌ、ＣｕＺｒＴｅＡｌＧｅの組成のイオン源層材料を用いることができる。なお、これ以外にも他の元素、例えばＳｉ（珪素）を含んでいてもよい。
【００２２】
イオン源層３中のＡｌの含有量は、３０〜５０原子％である。また、イオン源層３中のＺｒの含有量は、７．５〜２６原子％であることが好ましく、更には、イオン源層３に含まれるカルコゲン元素の合計に対するＺｒの組成比率（＝Ｚｒ（原子％）/カルコゲン元素の合計(原子％)）は、０．２〜０ ．７４の範囲であることが好ましい。また、イオン源層３中のＧｅの含有量は１ ５原子％以下であることが好ましい。このように構成することにより各構成元素の役割を最大限に発揮することができる。その詳細については後述する。
【００２３】
高抵抗層２は、ＺｒあるいはＺｒとＣｕ，Ａｌ−カルコゲナイドからなるイオン源層３と接していても安定である絶縁体あるいは半導体であればいずれの物質でも用いることができるが、好ましくはＧｄ（ガドリニウム）などの希土類元素、Ａｌ，Ｍｇ（マグネシウム），Ｔａ，Ｓｉ（シリコン）およびＣｕのうちの少なくとも１種を含む酸化物若しくは窒化物などがよい。なお、高抵抗層２は本発明では必須ではないが、情報の保持特性を安定化させるためには高抵抗層２を設けることが好ましく、その場合には図１に示したように下部電極１側に接するように形成する。
【００２４】
上部電極４には、下部電極１と同様に公知の半導体配線材料を用いることができる。
【００２５】
本実施の形態の記憶素子１０では、上記下部電極１および上部電極４を介して図示しない電源（パルス印加手段）から電圧パルス或いは電流パルスを印加すると、記憶層５の電気的特性、例えば抵抗値が変化するものであり、これにより情報の書き込み，消去，更に読み出しが行われる。以下、その動作を具体的に説明する。
【００２６】
まず、上部電極４が例えば正電位、下部電極１側が負電位となるようにして記憶素子１０に対して正電圧を印加する。これによりイオン源層３からＣｕおよびＺｒの陽イオンがイオン伝導し、下部電極１側で電子と結合して析出し、その結果，下部電極１と記憶層５の界面に金属状態に還元された低抵抗のＺｒおよびのＣｕ導電パス（フィラメント）が形成される。若しくは、高抵抗層２の中に導電パスが形成される。よって、記憶層５の抵抗値が低くなり、初期状態の高抵抗状態から低抵抗状態へ変化する。
【００２７】
その後、正電圧を除去して記憶素子１０にかかる電圧をなくしても、低抵抗状態が保持される。これにより情報が書き込まれたことになる。一度だけ書き込みが可能な記憶装置、いわゆる、ＰＲＯＭ(ProgrammableRead OnlyMemory)に用いる場合には、前記の記録過程のみで記録は完結する。一方、消去が可能な記憶装置、すなわち、ＲＡＭ(Random Access Memory)或いはＥＥＰＲＯＭ(ElectronicallyErasableand Programmable ReadOnly Memory)等への応用には消去過程が必要であるが、消去過程においては、上部電極４が例えば負電位、下部電極１側が正電位になるように、記憶素子１０に対して負電圧を印加する。これにより、記憶層５内に形成されていた導電パスのＺｒおよびＣｕが酸化してイオン化し、イオン源層３に溶解若しくはＴｅ等と結合してＣｕ２Ｔｅ、Ｃｕ Ｔｅ等の化合物を形成する。すると、ＺｒおよびＣｕによる導電パスが消滅、または減少して抵抗値が高くなる。あるいは、更にイオン源層３中に存在するＡｌやＧｅなどの添加元素がアノード極上に酸化膜を形成して、高抵抗な状態へ変化する。
【００２８】
その後、負電圧を除去して記憶素子１０にかかる電圧をなくしても、抵抗値が高くなった状態で保持される。これにより、書き込まれた情報を消去することが可能になる。このような過程を繰り返すことにより、記憶素子１０に情報の書き込みと書き込まれた情報の消去を繰り返し行うことができる。
【００２９】
そして、例えば、抵抗値の高い状態を「０」の情報に、抵抗値の低い状態を「１」の情報に、それぞれ対応させると、正電圧の印加による情報の記録過程で「０」から「１」に変え、負電圧の印加による情報の消去過程で「１」から「０」に変えることができる。
【００３０】
記録データを復調するためには、初期の抵抗値と記録後の抵抗値との比は大きいほど好ましい。但し、高抵抗層２の抵抗値が大き過ぎる場合には、書き込み、つまり低抵抗化することが困難となり、書き込み閾値電圧が大きくなり過ぎることから、初期抵抗値は１ＧΩ以下に調整される。高抵抗層２の抵抗値は、例えば、高抵抗層２を希土類元素の酸化物で形成する場合には、その厚みや含まれる酸素の量などにより制御することが可能である。なお、高抵抗層２を形成しない場合には、消去電流および電圧によって制御することができる。
【００３１】
上述のように本実施の形態の記憶素子１０では、記憶層５を、高抵抗層２と、金属元素としてＺｒ，Ｃｕ，Ａｌを含有するイオン源層３とにより構成するようにしたので、上部電極４および下部電極１に電圧または電流パルスを印加することにより、情報を書き込み、更に書き込まれた情報を消去することが可能になる。
【００３２】
ここで、本実施の形態においては、上述のＺｒ，Ｃｕ，Ａｌを含有するイオン源層３を有することから、従来の記憶素子に比して広範囲の抵抗値保持性能、書き込み・消去の高速動作性能が向上すると共に繰り返し回数が増加する。以下、その理由について説明する。
【００３３】
本実施の形態では、イオン源層３中にＺｒ、あるいはＺｒおよびＣｕが含まれているので、これらＺｒ，Ｃｕがイオン化元素として働き、Ｚｒ、あるいはＺｒおよびＣｕの混在した導電パスが形成される。Ｚｒは、書き込み動作時にカソード電極上で還元されると共に、書き込み後の低抵抗状態では金属状態のフィラメントを形成すると考えられる。Ｚｒが還元された金属フィラメントは、Ｓ，ＳｅおよびＴｅのカルコゲン元素を含むイオン源層３中において比較的溶解しづらいため、一度書き込み状態、すなわち低抵抗状態になった場合には、Ｃｕ単独の導電パスの場合よりも低抵抗状態を保持しやすい。Ｃｕは書き込み動作によって金属フィラメントとして形成される。但し、金属状態のＣｕはカルコゲン元素を含むイオン源層中において溶解しやすく、書き込み電圧パルスが印加されていない状態（データ保持状態）では、再びイオン化し高抵抗状態へと遷移してしまう。そのため十分なデータ保持性能が得られない。一方、Ｚｒと適量のＣｕを組み合わせることは、非晶質化を促進すると共に、イオン源層３の微細構造を均一に保つため、抵抗値の保持性能の向上に寄与する。
【００３４】
また、消去時の高抵抗状態の保持に関しても、Ｚｒを含んでいる場合、例えばＺｒの導電パスが形成され、再びイオン源層３中にイオンとして溶解している場合には、Ｚｒは少なくともＣｕよりもイオン移動度が低いので、温度が上昇しても、あるいは長期間の放置でも動きづらい。そのためカソード極上で金属状態での析出が起こりにくい。あるいは、Ｚｒ酸化物はカルコゲナイド電解質中で安定であるので、酸化物が劣化しにくく、室温よりも高温状態や長時間にわたり保持した場合でも高抵抗状態を維持する。
【００３５】
更に、イオン源層３に含まれるＡｌは、消去動作によりアノード電極が卑な電位にバイアスされた場合、固体電解質的に振舞うイオン源層３とアノード極の界面において安定な酸化膜を形成することにより高抵抗状態（消去状態）を安定化する。加えて、高抵抗膜の自己再生の観点から繰り返し回数の増加にも寄与する。なお、Ａｌの他に同様の働きを示すＧｅなどを含んでもよい。
【００３６】
このように本実施の形態では、イオン源層３にカルコゲン元素、ＺｒあるいはＺｒとＣｕと共にＡｌを含有するようにしたので、上述のように広範囲の抵抗値を保持できるものであり、例えば低抵抗から高抵抗へと変化させる際の消去電圧を調整して高抵抗状態と低抵抗状態との間の中間的な状態を作り出せば、その状態を安定して保持することができる。よって、２値だけでなく多値のメモリを実現することが可能となる。
【００３７】
ところで、このような電圧を印加する書き込み・消去動作特性と、抵抗値の保持特性と、繰り返し動作回数といったメモリ動作上の重要な諸特性は、Ｚｒ，ＣｕおよびＡｌ、更にはＧｅの添加量によって異なる。
【００３８】
例えば、Ｚｒはその含有量が多過ぎると、イオン源層３の抵抗値が下がり過ぎてイオン源層３に有効な電圧が印加できない、若しくはカルコゲナイド層中にＺｒを溶解することが困難となる。そのため、特に消去がしづらくなり、Ｚｒ添加量に応じて消去の閾値電圧が上昇していき、更に多過ぎる場合には書き込み、つまり低抵抗化も困難となる。一方、Ｚｒ添加量が少な過ぎると、前述のような広範囲の抵抗値の保持特性を向上させる効果が少なくなる。従って、イオン源層３中のＺｒの含有量は７．５以上であることが好ましく、更に好ましくは２６原子％以下である。
【００３９】
また、Ｃｕは適量をイオン源層３に添加した場合、非晶質化を促進するものの、多過ぎると金属状態のＣｕはカルコゲン元素を含むイオン源層中での安定性が十分でないことから書き込み保持特性が悪化したり、書き込み動作の高速性に悪影響が見られる。その一方で、ＺｒとＣｕの組み合わせは、非晶質を形成しやすく、イオン源層３の微細構造を均一に保つという効果を有する。これにより、繰り返し動作によるイオン源層３中の材料成分の不均一化を防ぐため、繰り返し回数が増加すると共に保持特性も向上する。上述した範囲内で十分にＺｒ量を含有している場合は、Ｃｕの導電パスがイオン源層中に再溶解したとしても、金属Ｚｒによる導電パスが残存していると考えられるため書き込み保持特性への影響はみられない。また、おそらくは乖離してイオン化した状態の陽イオンと陰イオンの電荷量の当量関係が守られていればよいため、Ｃｕの好ましい添加量は、イオンの電荷の当量比が、
｛（Ｚｒ最大イオン価数×モル数または原子％）＋（Ｃｕイオン価数×モル数または原子％）｝／（カルコゲン元素のイオン価数×モル数または原子％)＝０．５〜１．５
の範囲内であればよいと考えられる。
【００４０】
但し、本実施の形態の記憶素子１０では、実質的にはＺｒとＴｅの組成比に特性が大きく依存している。そのため、ＺｒとＴｅの組成比は、
Ｚｒ組成比（原子％）／Ｔｅ組成比（原子％）＝０．２〜０．７４
の範囲にあることが望ましい。これについては必ずしも明らかではないが、Ｚｒに比べてＣｕの乖離度が低いこと、イオン源層３の抵抗値がＺｒとＴｅの組成比によって決まることから、上記の範囲にある場合に限り好適な抵抗値が得られるため、記憶素子１０に印加したバイアス電圧が高抵抗層２の部分に有効に印加されるためと考えられる。
【００４１】
上記の範囲からずれる場合、例えば、当量比が大き過ぎる場合は、陽イオンと陰イオンの釣り合いが取れずに、存在する金属元素のうち、イオン化しない元素の量が増大する。そのために消去動作の際に書き込み動作で生じた導電パスが効率的に除去されにくいと考えられる。同様に、当量比が小さ過ぎて陰イオン元素が過剰に存在する場合には、書き込み動作で生じた金属状態の導電パスが金属状態で存在しづらくなるために、書き込み状態の保持性能が低下すると考えられる。
【００４２】
また、Ａｌの含有量が多過ぎると、Ａｌイオンの移動が生じやすくなり、Ａｌイオンの還元によって書き込み状態が作られてしまう。Ａｌはカルコゲナイドの固体電解質中で金属状態の安定性が低いので、低抵抗な書き込み状態の保持性能が低下する。一方、Ａｌ量が少な過ぎると、消去動作そのものや高抵抗領域の保持特性を向上させる効果が低くなり、繰り返し回数が減少する。従って、Ａｌの含有量は３０原子％以上であることが好ましく、更に好ましくは５０原子％以下である。
【００４３】
Ｇｅは必ずしも含まれていなくともよいが、Ｇｅ含有量が多過ぎる場合には書き込み保持特性が劣化することから、Ｇｅを添加する場合の含有量は１５原子％以下であることが好ましい。
【００４４】
なお、本実施の形態では、記憶層５の高温熱処理時の膜剥がれを抑止するなどの目的で、その他の元素を添加することもできる。例えば、シリコン（Ｓｉ）は、保持特性の向上も同時に期待できる添加元素であり、イオン源層３にＺｒと共に添加することが好ましい。但し、Ｓｉ添加量が少な過ぎると膜剥がれ防止効果を期待できなくなり、多過ぎると良好なメモリ動作特性を得られないので、イオン源層３中のＳｉの含有量は１０〜４５原子％程度の範囲内であることが望ましい。このような形態で記憶素子を形成することにより、あらゆる抵抗範囲での保持特性を大きく向上させることができ、更には大幅な保持特性の向上によって多値記録も可能となる。
【００４５】
以下、本実施の形態の記憶素子１０の製造方法について説明する。
【００４６】
まず、選択トランジスタ等のＣＭＯＳ回路が形成された基板上に、例えば、Ｗから成る下部電極１を形成する。その後、必要であれば逆スパッタ等で、下部電極１の表面上の酸化物等を除去する。次に、Ｇｄ酸化膜から成る高抵抗層２を形成する。例えば、Ｇｄターゲットを用いて、金属Ｇｄ膜を例えば膜厚１ｎｍで成膜した後に、酸素プラズマによって酸化する。次に、イオン源層３、例えば、ＣｕＺｒＴｅＡｌＧｅ膜を、ＤＣマグネトロンスパッタリングで形成する。次に、上部電極４として例えばＷ（タングステン）膜を成膜する。このようにして積層膜を形成する。
【００４７】
その後、この積層膜の各層のうち、高抵抗層２、イオン源層３および上部電極４を、プラズマエッチング等によりパターニングする。プラズマエッチングの他には、イオンミリング、ＲＩＥ(ReactiveIon Etching;反応性イオンエッチング）等のエッチング方法を用いてパターニングを行うこともできる。次に、上部電極４に接続するよう配線層を形成し、全ての記憶素子１０と共通電位を得るためのコンタクト部とを接続する。次に、積層膜に対して熱処理を施す。このようにして記憶素子１０を製造することができる。
【００４８】
以上のように、本実施の形態の記憶素子１０では、イオン源層３にカルコゲン元素の他に金属元素としてＺｒ，ＣｕおよびＡｌ、更にはＧｅが含まれているので、データ保持特性に優れている。また、微細化していった場合に、トランジスタの電流駆動力が小さくなった場合においても、情報の保持が可能である。従って、この記憶素子１０を用いて記憶装置を構成することにより高密度化および小型化を図ることができる。また、下部電極１、高抵抗層２、イオン源層３および上部電極４の各層のいずれもスパッタリングが可能な材料で構成することが可能であり、製造プロセスも簡素化される。すなわち、各層の材料に適応した組成からなるターゲットを用いて、順次スパッタリングを行えばよい。また、同一のスパッタリング装置内で、ターゲットを交換することにより、連続して成膜することも可能である。
【００４９】
上記記憶素子１０を多数、例えば列状やマトリクス状に配列することにより、記憶装置（メモリ）を構成することができる。このとき、各記憶素子１０に、必要に応じて、素子選択用のＭＯＳトランジスタ、或いはダイオードを接続してメモリセルを構成し、更に、配線を介して、センスアンプ、アドレスデコーダ、書き込み・消去・読み出し回路等に接続すればよい。
【００５０】
図２および図３は多数の記憶素子１０をマトリクス状に配置した記憶装置（メモリセルアレイ２０）の一例を表すものであり、図２は断面構成、図３は平面構成をそれぞれ表している。このメモリセルアレイ２０では、各記憶素子１０に対して、その下部電極１側に接続される配線と、その上部電極４側に接続される配線とを交差するよう設け、例えばこれら配線の交差点付近に各記憶素子１０が配置されている。また、例えば上部電極４側に接続された配線がアレイ全体に共通して形成される。
【００５１】
より具体的には、各記憶素子１０は、高抵抗層２、イオン源層３および上部電極４の各層を共有している。すなわち、高抵抗層２、イオン源層３および上部電極４それぞれは各記憶素子１０に共通の層（同一層）により構成されている。このうち共通に形成された上部電極４がプレート電極ＰＬとなる。一方、下部電極１は、メモリセル毎に個別に形成されており、これにより各メモリセルが電気的に分離されている。このメモリセル毎の下部電極１によって、各下部電極１に対応した位置に各メモリセルの記憶素子１０が規定される。下部電極１は各々対応するセル選択用のＭＯＳトランジスタＴｒに接続されており、各記憶素子１０はこのＭＯＳトランジスタＴｒの上方に形成されている。ＭＯＳトランジスタＴｒは、半導体基板１１内の素子分離層１２により分離された領域に形成されたソース／ドレイン領域１３とゲート電極１４とにより構成されている。ゲート電極１４の壁面にはサイドウォール絶縁層が形成されている。ゲート電極１４は、記憶素子１０の一方のアドレス配線であるワード線ＷＬを兼ねている。ＭＯＳトランジスタＴｒのソース／ドレイン領域１３の一方と、記憶素子１０の下部電極１とが、プラグ層１５、金属配線層１６およびプラグ層１７を介して電気的に接続されている。ＭＯＳトランジスタＴｒのソース／ドレイン領域１３の他方は、プラグ層１５を介して金属配線層１６に接続されている。金属配線層１６は、記憶素子の他方のアドレス配線であるビット線ＢＬ（図３参照）に接続されている。なお、図３においては、ＭＯＳトランジスタＴｒのアクティブ領域１８を鎖線で示しており、コンタクト部２１は記憶素子１０の下部電極１、コンタクト部２２はビット線ＢＬにそれぞれ接続されている。
【００５２】
このメモリセルアレイ２０では、ワード線ＷＬによりＭＯＳトランジスタＴｒのゲートをオン状態として、ビット線ＢＬに電圧を印加すると、ＭＯＳトランジスタＴｒのソース／ドレインを介して、選択されたメモリセルの下部電極１に電圧が印加される。ここで、下部電極１に印加された電圧の極性が、上部電極４（プレート電極ＰＬ）の電位に比して負電位である場合には、上述のように記憶素子１０の抵抗値が低抵抗状態へと遷移する。これにより選択されたメモリセルに情報が書き込まれる。次に、下部電極１に、上部電極４（プレート電極ＰＬ）の電位に比して正電位の電圧を印加すると、記憶素子１０の抵抗値が再び高抵抗状態へと遷移する。これにより選択されたメモリセルに書き込まれた情報が消去される。書き込まれた情報の読み出しを行うには、例えば、ＭＯＳトランジスタＴｒによりメモリセルを選択し、そのセルに対して所定の電圧または電流を印加する。このときの記憶素子１０の抵抗状態により異なる電流または電圧を、ビット線ＢＬあるいはプレート電極ＰＬの先に接続されたセンスアンプ等を介して検出する。なお、選択したメモリセルに対して印加する電圧または電流は、記憶素子１０の抵抗値の状態が遷移する電圧等の閾値よりも小さくする。
【００５３】
本実施の形態の記憶装置は、上述のように各種のメモリ装置に適用することができる。例えば、一度だけ書き込みが可能なＰＲＯＭ（Programmable Read OnlyMemory）、電気的に消去が可能なＥＥＰＲＯＭ（Erasable Programmable ReadOnly Memory）、或いは、高速に書き込み・消去・再生が可能な、いわゆるＲＡＭ等、いずれのメモリ形態でも適用することが可能である。
【実施例】
【００５４】
以下、本発明の具体的な実施例について説明する。【００５５】
上述した実施の形態の記憶素子１０およびメモリセルアレイ２０の以下のような各種サンプルを作製し、その特性を調べた。【００５６】
（サンプル１）
まず、図２および図３に示したように、半導体基板１１にＭＯＳトランジスタＴｒを形成した。次いで、半導体基板１１の表面を覆うように絶縁層を形成し、この絶縁層にビアホールを形成した。続いて、ＣＶＤ（Chemical Vapor Deposition）法によりビアホールの内部を、Ｗ（タングステン）から成る電極材で充填し、その表面をＣＭＰ（Chemical Mechanical Polishing）法により平坦化した。そして、これらの工程を繰り返すことにより、プラグ層１５、金属配線層１６、プラグ層１７および下部電極１を形成して、更に下部電極１をメモリセル毎にパターニングした。この下部電極１の開口部の大きさは直径３００ｎｍとした。次に、下部電極１の上面の酸化物を除去するために、ＲＦ電源を用いた逆スパッタによって、１ｎｍ程度エッチングした。このとき、下部電極１の表面を絶縁層と実質的に同一の高さになるよう平坦化した。次に、ＤＣマグネトロンスパッタにより、膜厚１．０ｎｍの金属Ｇｄ膜を形成し、更にチャンバー圧１ｍＴｏｒｒ（０．１３３Ｐａ），Ｏ２雰囲気，投入電力５００Ｗの条件のＲＦプラズマによってＧｄ膜を１０秒間酸化し、このＧｄ酸化物を高抵抗層２とした。【００５７】
次に、イオン源層３として、ＣｕＺｒＴｅＡｌＧｅ膜を４５ｎｍ堆積した。その組成はＣｕ１１％−Ｚｒ１１％−Ｔｅ２９％−Ａｌ４２％−Ｇｅ７％（原子％）とした。更に、イオン源層３上に、上部電極４としてＷ膜を膜厚２０ｎｍで形成した。その後、半導体基板１１の上に全面的に形成された高抵抗層２、イオン源層３および上部電極４をメモリセルアレイ２０の部分（メモリ部）全体にわたって残るようにパターニングし、図１に示した記憶素子１０を形成すると共に、上部電極４の表面に対してエッチングを行い、中間電位（Ｖｄｄ／２）を与えるための外部回路に接続されるコンタクト部分に接続されるように厚さ２００ｎｍの配線層（Ａｌ層）を形成した。続いて、真空熱処理炉において、２時間、３００℃の熱処理を施した。このようにして、図２および図３に示したメモリセルアレイ２０を作製して、サンプル１とした。【００５８】
更に、イオン源層３の構成以外はサンプル１と同様の記憶素子１０からなるメモリセルアレイ２０を作製し、これらをサンプル２〜５２とした。【００５９】
（実験２）
（サンプル２〜８）
イオン源層３として、下記の組成比を有するＺｒＴｅＡｌ層（Ｃｕ／Ｚｒ＝０）を４５ｎｍ堆積した。なお、以下の「％」は「原子％」を意味する。
サンプル２  Ｚｒ１０％−Ｔｅ５０％−Ａｌ４０％
サンプル３  Ｚｒ１３％−Ｔｅ４６％−Ａｌ４１％
サンプル４  Ｚｒ１６％−Ｔｅ４３％−Ａｌ４１％
サンプル５  Ｚｒ２０％−Ｔｅ４１％−Ａｌ３９％
サンプル６  Ｚｒ２２％−Ｔｅ３７％−Ａｌ４１％
サンプル７  Ｚｒ２６％−Ｔｅ３５％−Ａｌ３９％
サンプル８  Ｚｒ２８％−Ｔｅ３２％−Ａｌ４０％【００６０】
（サンプル１０〜１５）
イオン源層３として、下記の組成比を有するＣｕＺｒＴｅＡｌ層（Ｃｕ／Ｚｒ＝１）を４５ｎｍ堆積した。
サンプル１０  Ｃｕ５％−Ｚｒ５％−Ｔｅ３８％−Ａｌ５２％
サンプル１１  Ｃｕ７．５％−Ｚｒ７．５％−Ｔｅ３７％−Ａｌ４８％
サンプル１２  Ｃｕ９％−Ｚｒ９％−Ｔｅ３５％−Ａｌ４７％
サンプル１３  Ｃｕ１３％−Ｚｒ１３％−Ｔｅ３１％−Ａｌ４３％
サンプル１４  Ｃｕ１４％−Ｚｒ１４％−Ｔｅ３０％−Ａｌ４１％
サンプル１５  Ｃｕ１８％−Ｚｒ１８％−Ｔｅ２７％−Ａｌ３７％【００６１】
（サンプル２０〜２５）
イオン源層３として、下記の組成比を有するＣｕＺｒＴｅＡｌ層（Ｃｕ／Ｚｒ＝２）を４５ｎｍ堆積した。
サンプル２０  Ｃｕ１２％−Ｚｒ６％−Ｔｅ４２％−Ａｌ４０％
サンプル２１  Ｃｕ１４％−Ｚｒ７％−Ｔｅ３９％−Ａｌ４０％
サンプル２２  Ｃｕ１６％−Ｚｒ８％−Ｔｅ３５％−Ａｌ４１％
サンプル２３  Ｃｕ１８％−Ｚｒ９％−Ｔｅ３３％−Ａｌ４０％
サンプル２４  Ｃｕ２１％−Ｚｒ１０％−Ｔｅ２９％−Ａｌ４０％
サンプル２５  Ｃｕ２４％−Ｚｒ１２％−Ｔｅ２４％−Ａｌ４０％【００６２】
（サンプル例３０〜３５）
イオン源層３として、下記の組成比を有するＣｕＺｒＴｅＡｌ層（Ｃｕ／Ｚｒ＝４）を４５ｎｍ堆積した。
サンプル３０  Ｃｕ１７％−Ｚｒ４％−Ｔｅ３９％−Ａｌ４０％
サンプル３１  Ｃｕ２０％−Ｚｒ５％−Ｔｅ３５％−Ａｌ４０％
サンプル３２  Ｃｕ２４％−Ｚｒ６％−Ｔｅ３０％−Ａｌ４０％
サンプル３３  Ｃｕ２６％−Ｚｒ７％−Ｔｅ２７％−Ａｌ４０％
サンプル３４  Ｃｕ３２％−Ｚｒ８％−Ｔｅ２０％−Ａｌ４０％
サンプル３５  Ｃｕ３６％−Ｚｒ９％−Ｔｅ１５％−Ａｌ４０％【００６３】
（サンプル４，４０〜４３）
イオン源層３として、イオン化する金属元素としてＺｒを用いて、下記の組成比を有する膜を４５ｎｍ堆積した。ＺｒとＴｅの当量比を一定（＝１）として、Ａｌの組成比を２０，３１，４１，５０，６１％と変化させた。
サンプル４０  Ｚｒ２２％−Ｔｅ５８％−Ａｌ２０％
サンプル４１  Ｚｒ２０％−Ｔｅ５０％−Ａｌ３０％
サンプル４    Ｚｒ１６％−Ｔｅ４３％−Ａｌ４１％ 
サンプル４２  Ｚｒ１４％−Ｔｅ３６％−Ａｌ５０％
サンプル４３  Ｚｒ１１％−Ｔｅ２８％−Ａｌ６１％【００６４】
（サンプル１，１３，５１，５２）
イオン源層３として、下記の組成比を有するＣｕＺｒＴｅＡｌＧｅ層を４５ｎｍ堆積した。Ｇｅ組成比を０，７，１０，１５，２０％と変化させた。
サンプル１３  Ｃｕ１３％−Ｚｒ１３％−Ｔｅ３１％−Ａｌ４３％
サンプル１    Ｃｕ１１％−Ｚｒ１１％−Ｔｅ２９％−Ａｌ４２％−Ｇｅ７％
サンプル５１  Ｃｕ８．５％−Ｚｒ８．５％−Ｔｅ２８％−Ａｌ４０％−Ｇｅ１５％
サンプル５２  Ｃｕ１０％−Ｚｒ１０％−Ｔｅ２０％−Ａｌ４０％−Ｇｅ２０％【００６５】
因みに、サンプル１，３〜７，１１〜１４，２２〜２５，３４，３５，４１および４２は実施例、サンプル２，８，１０，１５，２０，２１，３０〜３３，４０，４３，５１および５２は比較例である。【００６６】
特性評価
（実験１）
サンプル１の記憶素子１０のセルアレイ２０に対して、上部電極４に接続された上部配線をＶｄｄ／２の中間電位に設定し、選択するメモリセルのゲート電極即ちワード線ＷＬに電圧を印加してオン状態にした。そして、トランジスタＴｒのソース／ドレイン領域１３のうち、記憶素子１０に接続されていない方に接続されている電極、即ちビット線ＢＬに、例えば、所望のパルス幅で３．０Ｖを印加する「書き込み動作」を行い、その後に抵抗値を読み出した。これをメモリセルアレイ中の１０素子×２列で合計２０素子に対して行った。次いで、ゲート電極に３．０Ｖを印加してオン状態にして上部電極と下部電極に電圧を「書き込み」とは逆の電圧を印加し、「消去動作」を行い、消去状態の抵抗値を読み出した。この書き込みおよび消去動作をメモリセルアレイに対して繰り返して行うことにより、繰り返し動作特性を評価することができる。また、書き込みおよび消去動作時のパルス幅を例えば狭くすれば、高速動作特性を評価することができる。まずは、サンプル１（実施例）とサンプル１５（比較例）について書き込み１０ｎｓ／消去１０ｎｓでの高速パルス条件で行われた１０６回繰り返し動作特性の結果を図４に示す。【００６７】
このように、本発明の実施例であるサンプル１（ＣｕＺｒＴｅＡｌＧｅ）は、高速パルス条件であっても１０６回以上繰り返し動作が可能であり、書き込み・消去動作特性および書き込み・消去 保持特性のバランスに優れている。【００６８】
また、サンプル１を用いて１０００回繰り返し後に１０素子×２列の１列分を書き込み状態で停止し、その後に１３０℃のオーブン中に１時間保持し、高温加速保持試験を行った。その後に書き込み状態および消去状態の抵抗値を読み出して、高温加速保持試験前後で抵抗値を比較して、データ保持特性を評価した。【００６９】
まず、書き込み／消去のパルス幅を、５ｎｓ／１ｎｓ、１０ｎｓ／１０ｎｓおよび１００ｎｓ／１００ｎｓとし、書き込み電圧Ｖｗを３．０Ｖ、書き込みゲート電圧を１１０μA程度の電流 が流れるようにＶｇｗを１．３Ｖ、消去ゲート電圧を３．０Ｖとして消去電圧Ｖｅを０．７〜２．５Ｖまで変化させて各々の条件で１０００回繰り返し後の抵抗値を調べた。２０素子×２列のメモリアレイを用いて、１列分は書き込み状態で停止し、残りの１列分は消去状態で停止し、書き込み状態および消去状態の抵抗値を測定した。その後、１３０℃−１ｈの高温加速保持前後での、書き込み状態および消去状態の抵抗値の消去電圧依存性を調べた。その結果を図５に示す。実線は保持前の抵抗値、点線は保持後の抵抗値それぞれ表すものである。【００７０】
一般的に、高速動作になるほど安定動作がしづらくなるが、５ｎｓ以下の高速パルスでも広い印加電圧条件範囲で動作が可能であり、高速動作条件でも動作可能であることが分かる。また、各々のグラフ中で実線は、データ書き込み直後の読み出し抵抗値であり、破線は１３０℃保持加速試験後の抵抗値であるが、結果から分かるように、高速条件で書き込み・消去を行っても抵抗値を保持している。つまり、本発明の実施例であるサンプル１は、高速書き込み・消去とそのときのデータ保持ならびに１０６回以上の繰り返し特性を高い次元で達成していることが分かる。【００７１】
（実験２）
次に、必要とされるメモリ特性を高い次元でバランスよく実現できる組成範囲を決定するため、サンプル１の組成からＧｅを除くＺｒＴｅＡｌまたはＣｕＺｒＴｅＡｌの好適な組成比を求める実験として、Ｃｕ／Ｚｒ＝０，１，２，４における陽イオン化元素と陰イオン化元素の比率依存性の実験を行った。その結果を以下に示す。【００７２】
Ｃｕ／Ｚｒ＝０における、サンプル２〜８の結果を図６および図７と表１に示す。
【表１】
0005434921.tif 000002
【００７３】
サンプル２〜８にかけて、Ｚｒ/Ｔｅの組成比を０．２〜０．８８まで変化させているが、Ｚｒ量が少ない場合は繰り返し特性および保持が共に良好でなく、Ｚｒ組成が増加するにつれて保持特性が向上する。一方、繰り返し特性はサンプル３〜７では、良好であるが、サンプル８のＺｒ／Ｔｅ比が０．８８となると繰り返しが困難になる。従って、Ｃｕ／Ｚｒ＝０の場合、表１に示したように、Ｚｒ／Ｔｅの当量比は０．２８以上０．７４以下の範囲であることが、良好な特性を得る上で必要といえる。【００７４】
Ｃｕ／Ｚｒ＝１における、サンプル１０〜１５の結果を図８および図９と表２に示す。
【表２】
0005434921.tif 000003
【００７５】
Ｃｕ／Ｚｒ＝０と同様に、Ｚｒ／Ｔｅの当量比が０．２よりも小さい場合には、動作特性は良好でない。また、Ｚｒ／Ｔｅの当量比が０．４７よりも大きくなると保持特性は依然良好であるものの、繰り返し特性が低下していく。従って、Ｃｕ／Ｚｒ＝１の場合においてバランスの取れたメモリ特性を得るには、Ｚｒ量は７．５％以上、Ｚｒ／Ｔｅの当量比は０．２以上０．４７以下の間にあることが必要である。【００７６】
Ｃｕ／Ｚｒ＝２における、サンプル２０〜２５の結果を図１０および図１１と表３に示す。
【表３】
0005434921.tif 000004
【００７７】
Ｃｕ／Ｚｒ＝２の場合でも同様に、Ｚｒ／Ｔｅの当量比が十分に大きくなると、保持特性が改善すると共に、繰り返し特性も向上しているので、Ｚｒ量は８％以上、Ｚｒ／Ｔｅの当量比は０．２３以上必要であるといえる。【００７８】
Ｃｕ／Ｚｒ＝４における、サンプル３０〜３５の結果を図１２および図１３と表４に示す。
【表４】
0005434921.tif 000005
【００７９】
Ｃｕ／Ｚｒ＝４の場合でも同様に、Ｚｒ／Ｔｅの当量比が大きくなるにしたがって、保持特性の改善と共に、繰り返し特性の向上がみられる。但し、Ｚｒ／Ｔｅの当量比が０．２０,０．２６であるサンプル３２，３３は、良好な保持特性は得られているが、十分な繰り返し特性が得られているとは言えない。従って、Ｃｕ／Ｚｒ＝４の場合において、バランスの取れたメモリ特性を得るには、Ｚｒは８％以上必要である。【００８０】
以上の結果から、Ｃｕ／Ｚｒ＝０，１，２，４の場合におけるメモリ特性を高い次元でバランスよく実現できるＺｒ／Ｔｅの当量比は、０．２〜０．７４の範囲内であると言える。なお、図１４は、これらＣｕ／Ｚｒの当量比をＣｕＺｒのみの分率であるＣｕ／（Ｃｕ＋Ｚｒ）に直して横軸とし、縦軸にはＺｒ／Ｔｅの当量比の上限と下限をプロットしたものである。この図１４には、更に、Ａｌ量が４０％である場合に、Ｚｒ量が７．５％以上含有することのできるＣｕ／（Ｃｕ＋Ｚｒ）分率の領域も示している。より好ましい組成領域は、これらを囲った領域（斜線部分）であり、この領域が最適なＣｕ，ＺｒおよびＴｅの関係を示している。【００８１】
（実験３）
次に、サンプル４および４０〜４３を用いてＡｌ含有量の依存性を調べるため、実験２と同様の評価を行った。その結果を、図１５および図１６と表５に示す。
【表５】
0005434921.tif 000006
【００８２】
これらの結果から、Ａｌ量は２０％の場合では繰り返し特性が不十分であるが、増加していくにつれて改善することがわかる。一方、保持特性はＡｌ量が６０％まで増加すると低下する。従って、Ａｌの適当な添加量は３０〜５０％であるといえる。また、サンプル４１，４および４２の結果を比較すると、小さい差であるものの、Ａｌ量が４１％であるサンプル４が最もバランスに優れている。このことから、より好ましいＡｌ量は３０〜４１％である。【００８３】
（実験４）
次に、サンプル１，１３，５１および５２を用いてＧｅ含有量の依存性を調べるため、実験２と同様の評価を行った。その結果を図１７および表６に示す。
【表６】
0005434921.tif 000007
【００８４】
これらの結果から、Ｇｅを適量添加することにより、繰り返し特性が向上することが分かる。但し、Ｇｅの添加量が１５％を超えると保持特性が悪化していることから、Ｇｅ添加量は１５％以下が好ましい。【００８５】
以上のように本実施例では、Ｚｒ／Ｔｅの組成比を０．２〜０．７４、Ａｌの添加量を３０〜５０原子％、Ｚｒの添加量を７．５〜２６原子％およびＧｅの添加量を１５％以下とした。これにより、構成元素の役割を最大限に発揮させて、繰り返し動作回数を増加できると共に、書き込み・消去の高速動作性能と、高速動作時の抵抗値保持特性とのトレードオフの関係を解消し、バランスに優れた記憶素子１０を提供することができる。また、抵抗値の保持特性が向上することから、例えば低抵抗状態から高抵抗状態へと変化させる際の消去電圧を調整することによって、高抵抗状態と低抵抗状態との間の中間的な状態を作り出すことができる。よって多値記憶が可能となり、大容量化を実現することができる。【００８６】
以上、実施の形態および実施例を挙げて本発明を説明したが、本発明は、上記実施の形態および実施例に限定されるものではなく、種々変形することが可能である。例えば、上記組成比率を崩さない範囲であれば、Ｚｒ以外の遷移金属元素（Ｔｉ，Ｈｆ，Ｖ，Ｎｂ，Ｔａ，Ｃｒ，Ｍｏ，Ｗ）を添加してもよく、Ｃｕ以外にも、Ａｇ，Ｎｉ，Ｚｎなどを添加してもよい。
【図１】
0005434921.tif 000008
【図２】
0005434921.tif 000009
【図３】
0005434921.tif 000010
【図４】
0005434921.tif 000011
【図５】
0005434921.tif 000012
【図６】
0005434921.tif 000013
【図７】
0005434921.tif 000014
【図８】
0005434921.tif 000015
【図９】
0005434921.tif 000016
【図１０】
0005434921.tif 000017
【図１１】
0005434921.tif 000018
【図１２】
0005434921.tif 000019
【図１３】
0005434921.tif 000020
【図１４】
0005434921.tif 000021
【図１５】
0005434921.tif 000022
【図１６】
0005434921.tif 000023
【図１７】
0005434921.tif 000024