(57)【特許請求の範囲】
【請求項１】
４個のＭＯＳトランジスタが基板上に配列されたスタティック型メモリセルを備えた半導体記憶装置であって、
前記４個のＭＯＳトランジスタの各々は、
メモリセルデータを保持するために電荷を供給すると共にメモリにアクセスするための第１及び第２のＰＭＯＳのアクセストランジスタと、メモリセルのデータを読み出しするために記憶ノードを駆動する第１及び第２のＮＭＯＳのドライバトランジスタとして機能し、
メモリセルデータを保持するために電荷を供給すると共にメモリにアクセスするための第１及び第２のＰＭＯＳのアクセストランジスタにおいて、
Ｐ型の第１の拡散層、第１の柱状半導体層及びＰ型の第２の拡散層が、基板上に垂直方向に階層的に配置され、前記第１の柱状半導体層は前記第１の柱状半導体層の底部に形成される前記第１の拡散層と前記第１の柱状半導体層の上部に形成される前記第２の拡散層の間に配置され、前記第１の柱状半導体層の側壁に第１のゲートが形成されており、
メモリセルのデータを読み出しするために記憶ノードを駆動する第１及び第２のＮＭＯＳのドライバトランジスタにおいて、
Ｎ型の第３の拡散層、第２の柱状半導体層及びＮ型の第４の拡散層が、基板上に垂直方向に階層的に配置され、前記第２の柱状半導体層は前記第２の柱状半導体層の底部に形成される前記第３の拡散層と前記第２の柱状半導体層の上部に形成される前記第４の拡散層の間に配置され、前記第２の柱状半導体層の側壁に第２のゲートが形成されており、
前記第２の柱状半導体層の上部に形成される前記第４の拡散層に接地配線が接続され、  前記第１のＰＭＯＳのアクセストランジスタ及び前記第１のＮＭＯＳのドライバトランジスタは、互いに隣接して配列され、
前記第２のＰＭＯＳのアクセストランジスタ及び前記第２のＮＭＯＳのドライバトランジスタは、互いに隣接して配列され、
前記基板には該基板に電位を与えるための複数のメモリセルに共通の第１のウェルが形成され、
前記第１のＰＭＯＳのアクセストランジスタの底部に形成される前記Ｐ型の第１の拡散層及び前記第１のＮＭＯＳのドライバトランジスタの底部に形成される前記Ｎ型の第３の拡散層は、各々の表面に形成された第１のシリサイド層を介して相互に接続され、
前記相互に接続された前記Ｐ型の第１の拡散層及びＮ型の第３の拡散層は、メモリセルに記憶されるデータを保持するための第１の記憶ノードとして機能し、
前記Ｎ型の第３の拡散層又はＰ型の第１の拡散層と前記第１のウェル間のリークを防止するために、前記Ｎ型の第３の拡散層又はＰ型の第１の拡散層と前記第１のウェルの間に前記第１のウェルと反対の導電型を持つ第１のリーク防止拡散層の底部が素子分離より浅くなるように形成され、
前記第１のリーク防止拡散層は、前記Ｐ型の第１の拡散層又はＮ型の第３の拡散層と直接接続され、
前記第２のＰＭＯＳのアクセストランジスタの底部に形成される前記Ｐ型の第１の拡散層及び前記第２のＮＭＯＳのドライバトランジスタの底部に形成される前記Ｎ型の第３の拡散層は、各々の表面に形成された第２のシリサイド層を介して相互に接続され、
前記相互に接続された前記Ｐ型の第１の拡散層及びＮ型の第３の拡散層は、メモリセルに記憶されるデータを保持するための第２の記憶ノードとして機能し、
前記Ｎ型の第３の拡散層又はＰ型第１の拡散層と前記第１のウェル間のリークを防止するために、前記Ｎ型の第３の拡散層又はＰ型の第１の拡散層と前記第１のウェルの間に前記第１のウェルと反対の導電型を持つ第２のリーク防止拡散層の底部が素子分離より浅くなるように形成され、
前記第２のリーク防止拡散層は、前記Ｐ型の第１の拡散層又はＮ型の第３の拡散層と直接接続されており、
前記４個のＭＯＳトランジスタは、
前記第１のＰＭＯＳのアクセストランジスタと前記第２のＰＭＯＳのアクセストランジスタは隣接して配列され、
第１のＰＭＯＳトランジスタと第２のＰＭＯＳトランジスタの隣接方向に直交する一方の方向において前記第１のＰＭＯＳのアクセストランジスタに隣接して拡散層上に前記第２のＮＭＯＳのドライバトランジスタの第２のゲートと接続する第１のコンタクトが配置され、
第１のＰＭＯＳトランジスタと第２のＰＭＯＳトランジスタの隣接方向に直交する他方の方向において前記第２のＰＭＯＳのアクセストランジスタに隣接して拡散層上に前記第１のＮＭＯＳのドライバトランジスタの第２のゲートと接続する第２のコンタクトが配置され、
第１のＰＭＯＳトランジスタと第２のＰＭＯＳトランジスタの隣接方向に直交する一方の方向において前記第２のＮＭＯＳのドライバトランジスタは前記第１のＰＭＯＳのアクセストランジスタと隣接して配列され、
第１のＰＭＯＳトランジスタと第２のＰＭＯＳトランジスタの隣接方向に直交する他方の方向において前記第１のＮＭＯＳのドライバトランジスタは前記第２のＰＭＯＳのアクセストランジスタと隣接して配列されていることを特徴とする半導体記憶装置。
【請求項２】
前記第１のリーク防止拡散層は、前記Ｎ型の第３の拡散層と前記第１のウェル間のリークを防止するために、前記Ｎ型の第３の拡散層と前記第１のウェルの間に形成されると共に、前記Ｐ型の第１の拡散層と直接接続され、
前記第２のリーク防止拡散層は、前記Ｎ型の第３の拡散層と前記第１のウェル間のリークを防止するために、前記Ｎ型の第３の拡散層と前記第１のウェルの間に形成されると共に、前記Ｐ型の第１の拡散層と直接接続されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記第１のリーク防止拡散層は、前記Ｐ型の第１の拡散層と前記第１のウェル間のリークを防止するために、前記Ｐ型の第１の拡散層と前記第１のウェルの間に形成されると共に、前記Ｎ型の第３の拡散層と直接接続され、
前記第２のリーク防止拡散層は、前記Ｐ型の第１の拡散層と前記第１のウェル間のリークを防止するために、前記Ｐ型の第１の拡散層と前記第１のウェルの間に形成されると共に、前記Ｎ型の第３の拡散層と直接接続されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記第１及び第２のＰＭＯＳのアクセストランジスタのゲート電極より延在するゲート配線上に形成されるコンタクトの少なくとも１つを、隣接するメモリセルのＰＭＯＳのアクセストランジスタのゲート電極より延在するゲート配線上に形成されるコンタクトと共通化したことを特徴とする請求項１に記載の半導体記憶装置。
【請求項５】
前記第１の記憶ノード（Ｑａ３）として機能する前記第１の拡散層上に形成されるドライバトランジスタ（Ｑｎ１３）のゲートより延在するゲート配線が、前記第２の記憶ノード（Ｑｂ３）として機能する拡散層と共通のコンタクト(３１０ｂ)により接続され、
前記第２の記憶ノード（Ｑｂ３）として機能する前記第２の拡散層上に形成されるドライバトランジスタ（Ｑｎ２３）のゲートより延在するゲート配線が、前記第１の記憶ノード（Ｑａ３）として機能する拡散層と共通のコンタクト（３１０ａ）により接続されることを特徴とする請求項１に記載の半導体記憶装置。
【請求項６】
前記第１及び第２のＮＭＯＳのドライバトランジスタを形成する柱状半導体層の側壁の周囲長は、前記第１及び第２のＰＭＯＳのアクセストランジスタを形成する柱状半導体層の側壁の周囲長以上の値を持つこと、
又は前記第１及び第２のＮＭＯＳのドライバトランジスタを形成する柱状半導体層の側壁の周囲長は、前記第１及び第２のＰＭＯＳのアクセストランジスタを形成する柱状半導体層の側壁の周囲長以下の値を持つこと、を特徴とする請求項１に記載の半導体記憶装置。
【請求項７】
前記４個のＭＯＳトランジスタは、前記基板上に２行２列に配列され、
前記第１のＰＭＯＳのアクセストランジスタは１行１列目に配列され、
前記第１のＮＭＯＳのドライバトランジスタは２行１列目に配列され、
前記第２のＰＭＯＳのアクセストランジスタは１行２列目に配列され、
前記第２のＮＭＯＳのドライバトランジスタは２行２列目に配列されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項８】
前記第１及び第２のＰＭＯＳのアクセストランジスタのゲート電極より延在するゲート配線上に形成されるコンタクトを共有したことを特徴とする請求項５に記載の半導体記憶装置。
【請求項９】
前記柱状半導体上に形成されるコンタクトと、基板上に形成されるコンタクト又はゲート配線上に形成されるコンタクトを異なるリソグラフィー工程において形成することを特徴とする請求項１に記載の半導体記憶装置の製造方法。
【請求項１０】
第１及び第２のＰＭＯＳのアクセストランジスタを形成する柱状半導体層の上部に形成されるコンタクトの少なくとも１つを、隣接するメモリセルのＰＭＯＳのアクセストランジスタを形成する柱状半導体層の上部に形成されるコンタクトと共有化したことを特徴とする請求項１に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置に関し、特にＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）からなる半導体記憶装置に関する。
【背景技術】
【０００２】
半導体装置の高集積化、高性能化を実現するため、半導体基板の表面に柱状半導体を形成し、その側壁に柱状半導体層を取り囲むように形成されたゲートを有する縦型ゲートトランジスタであるＳＧＴ（Ｓｕｒｒｏｕｎｄｉｎｇ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒ）が提案された（例えば、特許文献１）。ＳＧＴではドレイン、ゲート、ソースが垂直方向に配置されるため、従来のプレーナー型トランジスタに比べて占有面積を大幅に縮小することができる。
【０００３】
ＳＧＴを用いてＬＳＩ（大規模集積回路）を構成する場合、それらのキャッシュ用メモリとしてＳＧＴの組み合わせで構成されるＳＲＡＭを用いることが必須である。近年、ＬＳＩに搭載されるＳＲＡＭに対する大容量化の要求は非常に強いため、ＳＧＴを用いた場合にも小さいセル面積を持つＳＲＡＭを実現することが必須である。
【０００４】
特許文献２の実施例に示された、ＳＧＴを用いて設計された６個のトランジスタにより構成されるＣＭＯＳ型６Ｔ−ＳＲＡＭの平面図を図１９（ａ）に断面図を図１９（ｂ）に示す。これらの図を参考にして、上記ＳＲＡＭについて説明する。ビット線（８０１ａ、８０１ｂ）はｎ＋拡散層で形成され、接地配線ＧＮＤはｎ＋拡散層８０２で形成され、電源配線Ｖｃｃはｐ＋拡散層８０３で形成される。これらの拡散層の上にメモリセルにアクセスするためのアクセストランジスタ（８１０ａ、８１０ｂ）、メモリセルを駆動するためのドライバトランジスタ（８１１ａ、８１１ｂ）、メモリセルに電荷を供給するロードトランジスタ（８１２ａ、８１２ｂ）を構成する柱状シリコン層が形成される。これらの柱状シリコン層を取り囲むようにゲート（８０４ａ、８０４ｂ、８０４ｃ、８０４ｄ）が形成される。記憶ノードは配線層（８０７ａ、８０７ｂ）より構成される。上記ＳＲＡＭセルにおいては、ＳＲＡＭを構成する各トランジスタは柱状シリコン層上に縦方向にソース、ゲート、ドレインが形成されているため、小さいＳＲＡＭセルを設計することができる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平２−１８８９６６号公報
【特許文献２】特開平７−９９３１１号公報
【特許文献３】特開２０００−１２７０５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記ＳＲＡＭセルにおいては、実際には以下のような問題点がある。特許文献２のＳＲＡＭにおいては、ＳＲＡＭセルアレイ内に形成される電源配線８０３および接地配線８０２が最小寸法程度に形成される場合には小さいセル面積を実現することが可能であるが、上記電源配線８０３および接地配線８０２はそれぞれｐ＋拡散層およびｎ＋拡散層によって形成されているため、これらが最小寸法程度に形成される場合には非常に高抵抗になり、ＳＲＡＭを高速動作させることは困難である。逆にＳＲＡＭを高速動作させるために電源配線８０３および接地配線８０２の寸法を大きくすると、ＳＲＡＭセル面積が増加してしまう。従来のプレーナートランジスタを用いたＳＲＡＭでは、電源配線および接地配線は低抵抗はＣｕ配線により形成されているため、ＳＧＴを用いたＳＲＡＭにおいてプレーナートランジスタを用いたＳＲＡＭと同等の動作速度を達成するためには、電源配線および接地配線をＣｕ配線により形成することが必須である。
【０００７】
ＣＭＯＳ型６Ｔ−ＳＲＡＭよりさらにＳＲＡＭセル面積を小さくできるＳＲＡＭとしてＬｏａｄｌｅｓｓ４Ｔ−ＳＲＡＭが提案されている（特許文献３）。図１にＬｏａｄｌｅｓｓ４Ｔ−ＳＲＡＭの等価回路を示す。Ｌｏａｄｌｅｓｓ４Ｔ−ＳＲＡＭはメモリにアクセスするための２個のＰＭＯＳのアクセストランジスタ（Ｑｐ１１、Ｑｐ２１）とメモリを駆動するための２個のＮＭＯＳのドライバトランジスタ（Ｑｎ１１、Ｑｎ２１）の計４個のトランジスタにより構成されている。
【０００８】
以下に図１のメモリセルの動作の一例として、記憶ノードＱａ１に“Ｌ”のデータが、記憶ノードＱｂ１に“Ｈ”のデータが記憶されている場合のデータの保持動作について説明する。データ保持中はワード線ＷＬ１、ビット線ＢＬ１およびＢＬＢ１はすべて“Ｈ”電位に駆動されている。アクセストランジスタ（Ｑｐ１１、Ｑｐ２１）のしきい値はドライバトランジスタ（Ｑｎ１１、Ｑｎ２１）のしきい値より低く設定され、アクセストランジスタのオフリーク電流はドライバトランジスタのオフリーク電流より、例えば平均的に１０倍〜１０００倍程度大きくなるように設定されている。このため、記憶ノードＱｂ１の“Ｈ”レベルはアクセストランジスタＱｐ２１を通してビット線ＢＬＢ１から記憶ノードＱｂ１にオフリーク電流が流れることにより保持される。一方、記憶ノードＱａ１の“Ｌ”レベルはドライバトランジスタＱｎ１１により安定して保持される。
【０００９】
ＳＧＴを用いた場合においても、ＣＭＯＳ型６Ｔ−ＳＲＡＭより上記のＬｏａｄｌｅｓｓ４Ｔ−ＳＲＡＭのほうがより小さいＳＲＡＭセル面積を実現することが可能である。
【００１０】
本発明は上記の事情を鑑みてなされたもので、ＳＧＴを用いたＬｏａｄｌｅｓｓ４Ｔ−ＳＲＡＭにおいて面積の小さいＳＲＡＭセルを実現するとともに、十分な動作マージンを持つＬｏａｄｌｅｓｓ４Ｔ−ＳＲＡＭセルを実現することを目的とする。
【課題を解決するための手段】
【００１１】
本発明によれば、４個のＭＯＳトランジスタが基板上に配列されたスタティック型メモリセルを備えた半導体記憶装置であって、
前記４個のＭＯＳトランジスタの各々は、
ソース拡散層、ドレイン拡散層及び柱状半導体層が、基板上に垂直方向に階層的に配置され、前記柱状半導体層は前記ソース拡散層と前記ドレイン拡散層の間に配置され、前記柱状半導体層の側壁にゲート電極が形成されており、
メモリセルデータを保持するために電荷を供給すると共にメモリにアクセスするための第１及び第２のＰＭＯＳのアクセストランジスタと、メモリセルのデータを読み出しするために記憶ノードを駆動する第１及び第２のＮＭＯＳのドライバトランジスタとして機能し、
第１のＰＭＯＳのアクセストランジスタ及び第１のＮＭＯＳのドライバトランジスタは、互いに隣接して配列され、
第２のＰＭＯＳのアクセストランジスタ及び第２のＮＭＯＳのドライバトランジスタは、互いに隣接して配列され、
基板には第１のウェルが形成され、
第１のＰＭＯＳのアクセストランジスタ及び第１のＮＭＯＳのドライバトランジスタにおいてデータを保持する第１の記憶ノードとして機能する各々の第１の拡散層を前記基板上に配置し、前記各々の第１の拡散層の表面に形成された第１のシリサイド層を介して前記各々の第１の拡散層を相互に接続し、
前記各々の第１の拡散層において第１のウェルと同一の導電型を持つ第1の拡散層は、第１のウェルと反対の導電型を持ち、第１のウェルより浅く形成され、第1のウェル上に配置される第２のウェルに囲まれ、
第２のＰＭＯＳのアクセストランジスタ及び第２のＮＭＯＳのドライバトランジスタにおいてデータを保持する第２の記憶ノードとして機能する各々の第２の拡散層を前記基板上に配置し、前記各々の第２の拡散層の表面に形成された第２のシリサイド層を介して前記各々の第２の拡散層を相互に接続し、
前記各々の第２の拡散層において第１のウェルと同一の導電型を持つ第２の拡散層は、第１のウェルと反対の導電型を持ち、第１のウェルより浅く形成され、第1のウェル上に配置される第３のウェルに囲まれていること半導体記憶装置が提供される。
【００１２】
また、本発明の別の好ましい態様では、前記半導体装置において、第１及び第２のＰＭＯＳのアクセストランジスタのゲート電極より延在するゲート配線上に形成されるコンタクトの少なくとも１つが、隣接するメモリセルのＰＭＯＳのアクセストランジスタのゲート電極より延在するゲート配線上に形成されるコンタクトと共有化される。
【００１３】
また、本発明の別の好ましい態様では、前記第１の記憶ノードとして機能する拡散層上に形成されるドライバトランジスタのゲート電極より延在するゲート配線が、前記第２の記憶ノードとして機能する拡散層と共通のコンタクトにより接続され、
前記第２の記憶ノードとして機能する拡散層上に形成されるドライバトランジスタのゲートより延在するゲート配線が、前記第１の記憶ノードとして機能する拡散層と共通のコンタクトにより接続される。
【００１４】
また、本発明の別の好ましい態様では、ドライバトランジスタを形成する柱状半導体層の側壁の周囲長は、アクセストランジスタを形成する柱状半導体層の側壁の周囲長以上の値を持つこと、
又はドライバトランジスタを形成する柱状半導体層の側壁の周囲長は、アクセストランジスタを形成する柱状半導体層の側壁の周囲長以下の値を持つことを特徴とする。
【００１５】
また、本発明によれば、前記半導体装置において、前記４個のＭＯＳトランジスタは、前記基板上に２行２列に配列され、
前記４個のＭＯＳトランジスタは、前記基板上に２行２列に配列され、
前記第１のＰＭＯＳのアクセストランジスタは１行１列目に配列され、
前記第１のＮＭＯＳのドライバトランジスタは２行１列目に配列され、
前記第２のＰＭＯＳのアクセストランジスタは１行２列目に配列され、
前記第２のＮＭＯＳのドライバトランジスタは２行２列目に配列される。
【００１６】
また、本発明によれば、前記第１及び第２のＮＭＯＳのアクセストランジスタのゲートより延在するゲート配線上に形成されるコンタクトを共有する。
【００１７】
また、本発明によれば、前記半導体装置において、前記４個のＭＯＳトランジスタは、
前記第１のＰＭＯＳのアクセストランジスタと前記第２のＰＭＯＳのアクセストランジスタは横方向に隣接して配列され、
前記第１のＰＭＯＳのアクセストランジスタの上方向に隣接して拡散層上に第１のコンタクトが配置され、
前記第２のＰＭＯＳのアクセストランジスタの下方向に隣接して拡散層上に第２のコンタクトが配置され、
前記第１のＮＭＯＳのドライバトランジスタは前記第１のＰＭＯＳのアクセストランジスタと下方向に隣接して配列され、
前記第２のＮＭＯＳのドライバトランジスタは前記第２のＰＭＯＳのアクセストランジスタと上方向に隣接して配列される。
【００１８】
また、本発明によれば、前記半導体装置において、前記４個のＭＯＳトランジスタは、
前記４個のＭＯＳトランジスタは、
前記第１のＰＭＯＳのアクセストランジスタと前記第２のＰＭＯＳのアクセストランジスタは横方向に隣接して配列され、
前記第１のＮＭＯＳのドライバトランジスタは前記第１のＰＭＯＳのアクセストランジスタと上方向に隣接して配列され、
前記第１のＮＭＯＳのドライバトランジスタと前記第１のＰＭＯＳのアクセストランジスタの間の拡散層上には第３のコンタクトが形成され、
前記第２のＮＭＯＳのドライバトランジスタは前記第２のＰＭＯＳのアクセストランジスタと下方向に隣接して配列され、
前記第２のＮＭＯＳのドライバトランジスタと前記第２のＰＭＯＳのアクセストランジスタの間の拡散層上には第４のコンタクトが形成される。
【００１９】
また、本発明によれば、前記半導体装置において、前記柱状半導体上に形成されるコンタクトと、基板上に形成されるコンタクト又はゲート配線上に形成されるコンタクトを異なるリソグラフィー工程において形成される。
【００２０】
なお、本発明によれば、前記半導体装置において、
第１及び第２のＰＭＯＳのアクセストランジスタを形成する柱状半導体層上に形成されるコンタクトの少なくとも１つを、隣接するメモリセルのＰＭＯＳのアクセストランジスタを形成する柱状半導体層上に形成されるコンタクトと共有化する。
【発明の効果】
【００２１】
以上説明したように、本発明によれば４個のＭＯＳトランジスタを用いて構成されたスタティック型メモリセルにおいて、前記ＭＯＳトランジスタはドレイン、ゲート、ソースが垂直方向に配置されたＳＧＴであり、基板に第１のウェルが形成され、基板上に形成されるｎ＋ソース拡散層とｐ＋ソース拡散層がそれらの表面に形成されるシリサイド層により直接接続され、第１のウェルと同一の導電型を持つドレイン拡散層の各々を第１のウェルと反対の導電型を持ち、第１のウェルより浅い第２及び第３のウェルを形成することにより、基板へのリークを抑制し、ＳＲＡＭの記憶ノードとして機能する。このため、通常プレーナー型トランジスタで必要となるｎ＋ソースドレイン拡散層とｐ＋ソースドレイン拡散層とを分離するための素子分離が必要なくなり、素子分離としては、ＳＲＡＭの２つの記憶ノードを分離するだけで十分であるため、非常に小さいメモリセル面積を持つＣＭＯＳ型Ｌｏａｄｌｅｓｓ４Ｔ−ＳＲＡＭを実現することができる。
【図面の簡単な説明】
【００２２】
【図１】本発明のＳＲＡＭを示す等価回路である。
【図２】本発明の第１の実施例を示すＳＲＡＭの平面図である。
【図３ａ】本発明の第１の実施例を示すＳＲＡＭの断面図である。
【図３ｂ】本発明の第１の実施例を示すＳＲＡＭの断面図である。
【図３ｃ】本発明の第１の実施例を示すＳＲＡＭの断面図である。
【図３ｄ】本発明の第１の実施例を示すＳＲＡＭの断面図である。
【図４ａ】本発明の第１の実施例を示すＳＲＡＭの断面図である。
【図４ｂ】本発明の第１の実施例を示すＳＲＡＭの断面図である。
【図４ｃ】本発明の第１の実施例を示すＳＲＡＭの断面図である。
【図４ｄ】本発明の第１の実施例を示すＳＲＡＭの断面図である。
【図５】本発明の製造方法を工程順に示す工程図である。
【図６】本発明の製造方法を工程順に示す工程図である。
【図７】本発明の製造方法を工程順に示す工程図である。
【図８】本発明の製造方法を工程順に示す工程図である。
【図９】本発明の製造方法を工程順に示す工程図である。
【図１０】本発明の製造方法を工程順に示す工程図である。
【図１１】本発明の製造方法を工程順に示す工程図である。
【図１２】本発明の製造方法を工程順に示す工程図である。
【図１３】本発明の製造方法を工程順に示す工程図である。
【図１４】本発明の第２の実施例を示すＳＲＡＭの平面図である。
【図１５】本発明の第３の実施例を示すＳＲＡＭの平面図である。
【図１６】本発明の第４の実施例を示すＳＲＡＭの平面図である。
【図１７】本発明の第５の実施例を示すＳＲＡＭの平面図である。
【図１８】本発明の第６の実施例を示すＳＲＡＭの平面図である。
【図１９】従来のＳＧＴを用いたＳＲＡＭを示す平面図および断面図である。
【実施例１】
【００２３】
図１に本発明に用いたＬｏａｄｌｅｓｓ４Ｔ−ＳＲＡＭのメモリセルの等価回路図を示す。図１において、ＢＬ１およびＢＬＢ１はビット線、ＷＬ１はワード線、Ｖｓｓ１は接地電位、Ｑｐ１１およびＱｐ２１はメモリセルにアクセスするためおよび記憶ノードを“Ｈ”にチャージする機能を備えたアクセストランジスタ、Ｑｎ１１およびＱｎ２１はメモリセルのデータをＲｅａｄするために記憶ノードを駆動するドライバトランジスタ、Ｑａ１およびＱｂ１はデータを記憶するための記憶ノードを示している。
【００２４】
図２に本発明の第１の実施例におけるＳＲＡＭメモリセルのレイアウト図を示す。ＳＲＡＭセルアレイ内においては図２に示したユニットセルＵＣが繰り返し配置されている。図３（ａ）〜（ｄ）に図２のレイアウト図のカットラインＡ−Ａ’、Ｂ−Ｂ’、Ｃ−Ｃ’及びＤ−Ｄ’における断面構造をそれぞれ示す。
【００２５】
まず図２及び図３を参考にして本発明のレイアウトについて説明する。基板のＳＲＡＭセルアレイ内には第１のウェル１０１ａであるｎ−ｗｅｌｌが形成され、素子分離１０２により基板上の拡散層は分離されている。基板上の拡散層により形成される第１の記憶ノードＱａは第１のｐ＋拡散層１０３ａと第１のｎ＋拡散層１０４ａにより形成され、基板表面に形成される第１のシリサイド層１１３ａによって接続される。同様に、基板上の拡散層により形成される第２の記憶ノードＱｂは第２のｐ＋拡散層１０３ｂと第２のｎ＋拡散層１０４ｂにより形成され、基板表面に形成される第２のシリサイド層１１３ｂによって接続される。第１のウェル１０１ａであるｎ−ｗｅｌｌと同一の導電型を持つｎ＋拡散層から基板へのリークを抑制するために、第１のウェルと異なる導電型のｐ−ｗｅｌｌであり、第１のウェルの上に配置される第２のウェル１０１ｂまたは第３のウェル１０１ｃが形成される。第２、第３のウェルは素子分離により各々の基板上の拡散層ごとに分離されている。
【００２６】
Ｑｐ１１およびＱｐ２１はメモリセルにアクセスするためのＰＭＯＳのアクセストランジスタであり、Ｑｎ１１およびＱｎ２１はメモリセルを駆動するＮＭＯＳのドライバトランジスタである。
【００２７】
本実施例では、１つのユニットセルＵＣは、基板上に２行２列に配列されたトランジスタを備えている。１列目には、第１の記憶ノードＱａ上に、図の上側からアクセストランジスタＱｐ１１及びドライバトランジスタＱｎ１１がそれぞれ配列されている。また、２列目には、第２の記憶ノードＱｂ上に、図の上側からアクセストランジスタＱｐ２１及びドライバトランジスタＱｎ２１がそれぞれ配列されている。本実施例のＳＲＡＭセルアレイは、このような４個のトランジスタを備えたユニットセルＵＣを図の上下方向に連続的に配列することにより構成される。
【００２８】
第１の記憶ノードＱａ上に形成されるコンタクト１１０ａはノード接続配線Ｎａ１によりドライバトランジスタＱｎ２１のゲート電極より延在するゲート配線上に形成されるコンタクト１１１ｂと接続される。また、第２の記憶ノードＱｂ上に形成されるコンタクト１１０ｂはノード接続配線Ｎｂ１によりドライバトランジスタＱｎ１１のゲート電極より延在するゲート配線上に形成されるコンタクト１１１ａと接続される。アクセストランジスタＱｐ１１上部に形成されるコンタクト１０６ａはビット線ＢＬ１に接続され、アクセストランジスタＱｐ２１上部に形成されるコンタクト１０６ｂはビット線ＢＬＢ１に接続される。アクセストランジスタＱｐ１１及びアクセストランジスタＱｐ２１のゲート電極から延在するゲート配線上に形成される共通のコンタクト１０７はワード線ＷＬ１に接続される。なお、アクセストランジスタのゲート電極から延在するゲート配線を横方向に隣接するセルと共通化し、隣接するセルの間にゲート配線上のコンタクトを形成してもよい。
【００２９】
ドライバトランジスタ（Ｑｎ１１、Ｑｎ２１）上部に形成されるコンタクト（１０８ａ、１０８ｂ）は接地電位である配線層Ｖｓｓ１に接続される。ワード線の配線、ビット線の配線及び接地電位の配線は、他のメモリセルの配線と共用するために、望ましくは、各メモリセル内での配線であるノード接続配線より上位の層で接続される。
【００３０】
なお、上記の階層的な配線の構成の一例として、各配線が接触すべきでないコンタクトと接触しないように、ノード接続配線（Ｎａ１）、ノード接続配線（Ｎｂ１）、及び接地電位の配線Ｖｓｓ１は、ビット線（ＢＬ１、ＢＬＢ１）より下位の層で配線し、ワード線（ＷＬ１）は、ビット線（ＢＬ１、ＢＬＢ１）より上位の層で配線する構成が実現可能である。
【００３１】
図２にｎ＋注入領域１２５およびｐ＋注入領域１２４を示す。本実施例のＳＲＡＭセルアレイ領域においてはｎ＋注入領域１２５およびｐ＋注入領域１２４を形成するパターンは単純なライン＆スペースにより形成される。このため寸法ズレや位置合わせのズレの影響が小さく、ｎ＋注入領域とｐ＋注入領域の境界付近の寸法のマージンを最小に抑えることができ、図面上で言えば、ＳＲＡＭセルの縦方向の長さ（各ＳＲＡＭセルの接続方向の長さ）の縮小に有効である。
【００３２】
また、本実施例においては、図２のレイアウトに示される記憶ノードやゲート配線の形状が長方形の形状のみで構成されているために、ＯＰＣ（Ｏｐｔｉｃａｌ  Ｐｒｏｘｉｍｉｔｙ  Ｃｏｒｒｅｃｔｉｏｎ）によるパターン形状の補正が容易であり、小さいＳＲＡＭセル面積を実現するために適している。
【００３３】
本発明において、ＳＲＡＭを構成する各トランジスタのソースおよびドレインを以下のように定義する。ドライバトランジスタ（Ｑｎ１１、Ｑｎ２１）については、接地電圧に接続される柱状半導体層の上部に形成される拡散層をソース拡散層、柱状半導体層の下部に形成される拡散層をドレイン拡散層と定義する。アクセストランジスタ（Ｑｐ１１、Ｑｐ２１）については、動作状態によっては柱状半導体層の上部に形成される拡散層および下部に形成される拡散層がともにソースまたはドレインになるが、便宜的に柱状半導体層の上部に形成される拡散層をソース拡散層、柱状半導体層の下部に形成される拡散層をドレイン拡散層と定義する。
【００３４】
続いて、図３の断面構造を参照して本発明のＳＲＡＭの構造について説明する。図３（ａ）に示されるように、基板にＳＲＡＭセルアレイに共通な第１のウェル１０１ａであるｎ−ｗｅｌｌが形成され、素子分離１０２により基板上の拡散層が分離されている。基板上の拡散層により形成される第１の記憶ノードＱａには不純物注入等により第１のｐ＋ドレイン拡散層１０３ａが形成され、基板上の拡散層により形成される第２の記憶ノードＱｂには不純物注入等により第２のｐ＋ドレイン拡散層１０３ｂが形成されている。また、第１、第２のｐ＋ドレイン拡散層（１０３ａ、１０３ｂ）上には第１、第２のシリサイド層（１１３ａ、１１３ｂ）がそれぞれ形成されている。ｐ＋ドレイン拡散層１０３ａ上にアクセストランジスタＱｐ１１を構成する柱状シリコン層１２１ａが形成され、ｐ＋ドレイン拡散層１０３ｂ上にアクセストランジスタＱｐ２１を構成する柱状シリコン層１２１ｂが形成される。
【００３５】
それぞれの柱状シリコン層の周囲にはゲート絶縁膜１１７およびゲート電極１１８が形成されている。柱状シリコン層上部にはｐ＋ソース拡散層１１６が不純物注入などにより形成され、ソース拡散層表面にはシリサイド層１１５が形成されている。アクセストランジスタＱｐ１１上に形成されるコンタクト１０６ａはビット線ＢＬ１に接続され、アクセストランジスタＱｐ２１上に形成されるコンタクト１０６ｂはビット線ＢＬＢ１に接続され、アクセストランジスタＱｐ１１およびＱｐ２１のゲートより延在するゲート配線１１８ａ上に形成されるコンタクト１０７はワード線ＷＬ１に接続される。
【００３６】
図３（ｂ）に示されるように、基板にＳＲＡＭセルアレイに共通な第１のウェル１０１ａであるｎ−ｗｅｌｌが形成され、素子分離１０２により基板上の拡散層が分離されている。基板上の拡散層により形成される第１の記憶ノードＱａには不純物注入等により第１のｎ＋ドレイン拡散層１０４ａが形成され、基板上の拡散層により形成される第２の記憶ノードＱｂには不純物注入等により第２のｎ＋ドレイン拡散層１０４ｂが形成されている。また、第１、第２のｎ＋ドレイン拡散層上には第１、第２のシリサイド層（１１３ａ、１１３ｂ）がそれぞれ形成されている。第１のドレイン拡散層１０４ａ上に形成されるコンタクト１１１ａは第１のｐ＋ドレイン拡散層１０３ａと第１のｎ＋ドレイン拡散層１０４ａの境界付近上に形成され、記憶ノード接続配線Ｎａ１を通じてドライバトランジスタＱｎ１１のゲート電極から延在するゲート配線１１８ｂ上に形成されるコンタクト１１１ａに接続される。
【００３７】
第１のウェルと同一の導電型を持つ第１のｎ＋拡散層１０４ａから基板へのリークを抑制するために、第１のウェルと異なる導電型を持つ第２のウェル１０１ｂであり、第１のウェルの上に配置されるｐ−ｗｅｌｌが形成され、第１のウェルと同一の導電型を持つ第２のｎ＋拡散層１０４ｂから基板へのリークを抑制するために、第１のウェルと異なる導電型を持つ第３のウェル１０１ｃであり、第１のウェルの上に配置されるｐ−ｗｅｌｌが形成される。
【００３８】
図３（ｃ）に示されるように、基板にＳＲＡＭセルアレイに共通な第１のウェルであるｐｎ−ｗｅｌｌが形成され、素子分離１０２により基板上の拡散層が分離されている。基板上の拡散層により形成される第１の記憶ノードＱａには不純物注入等により第１のｎ＋ドレイン拡散層１０４ａが形成され、基板上の拡散層により形成される第２の記憶ノードＱｂには不純物注入等により第２のｎ＋ドレイン拡散層１０４ｂが形成されている。また、第１、第２のｎ＋ドレイン拡散層（１０４ａ、１０４ｂ）表面には第１、第２のシリサイド層（１１３ａ、１１３ｂ）がそれぞれ形成されている。第１のウェルと同一の導電型を持つ第１のｎ＋拡散層１０４ａから基板へのリークを抑制するために、第１のウェルと異なる導電型を持つ第２のウェル１０１ｂであり、第１のウェルの上に配置されるｐ−ｗｅｌｌが形成され、第１のウェルと同一の導電型を持つ第２のｎ＋拡散層１０４ｂから基板へのリークを抑制するために、第１のウェルと異なる導電型を持つ第３のウェル１０１ｃであり、第１のウェルの上に配置されるｐ−ｗｅｌｌが形成される。
【００３９】
第１のｎ＋ドレイン拡散層１０４ａにドライバトランジスタＱｎ１１を形成する柱状シリコン層１２２ａが形成され、第２のｎ＋ドレイン拡散層１０４ｂにドライバトランジスタＱｎ２１を形成する柱状シリコン層１２２ｂが形成される。それぞれの柱状シリコン層の周囲にゲート絶縁膜１１７およびゲート電極１１８が形成されている。柱状シリコン層上部にはｎ＋ソース拡散層１１４が不純物注入などにより形成され、ソース拡散層表面にはシリサイド層１１５が形成されている。ドライバトランジスタ（Ｑｎ１１、Ｑｎ２１）上に形成されるコンタクト（１０８ａ、１０８ｂ）はともに配線層を通して接地電位Ｖｓｓ１に接続される。
【００４０】
図３（ｄ）に示されるように、基板にＳＲＡＭセルアレイに共通な第１のウェルであるｎ−ｗｅｌｌが形成され、素子分離１０２により基板上の拡散層が分離されている。基板上の拡散層により形成される第２の記憶ノードＱｂには不純物注入等により、第２のｐ＋ドレイン拡散層１０３ｂおよび第２のｎ＋ドレイン拡散層１０４ｂが形成される。ドレイン拡散層上には第２のシリサイド層１１３ｂが形成され、第２のシリサイド層１１３ｂによって第２のｐ＋ドレイン拡散層１０３ｂと第２のｎ＋ドレイン拡散層１０４ｂは直接接続されている。このため、ｎ＋ドレイン拡散層とｐ＋ドレイン拡散層を分離するための素子分離や、ｎ＋ドレイン拡散層とｐ＋ドレイン拡散層を接続するためのコンタクトを形成する必要がないため、メモリセル面積を縮小できる。第１のウェルと同一の導電型を持つ第２のｎ＋拡散層１０４ｂから基板へのリークを抑制するために、第１のウェル１０１ａと異なる導電型を持つ第３のウェル１０１ｃであるｐ−ｗｅｌｌが形成される。
【００４１】
第２のｐ＋ドレイン拡散層１０３ｂ上にアクセストランジスタＱｐ２１を構成する柱状シリコン層１２２ｂが形成され、第２のｎ＋ドレイン拡散層１０４ｂ上にドライバトランジスタＱｎ２１を構成する柱状シリコン層１２２ｂが形成される。ｐｎそれぞれの柱状シリコン層の周囲にゲート絶縁膜１１７およびゲート電極１１８が形成され、それぞれの柱状シリコン層上部にはソース拡散層が不純物注入などにより形成され、ソース拡散層表面にはシリサイド層１１５が形成されている。アクセストランジスタＱｐ２１上に形成されるコンタクト１０８ｂはビット線ＢＬＢ１に接続され、ドライバトランジスタＱｎ２１上に形成されるコンタクト１０８ｂは電源電位配線Ｖｓｓ１に接続される。
【００４２】
ドライバトランジスタＱｎ２１のゲート電極から延在するゲート配線１１８ｃ上にはコンタクト１１０ｂが形成され、コンタクト１１０ｂは記憶ノード接続配線Ｎａ１を通じて第１のドレイン拡散層上に形成されるコンタクト１１１ａに接続される。第２のｎ＋ドレイン拡散層１０４ｂ上にはコンタクト１１１ｂが形成され、記憶ノード接続配線Ｎｂ１を通じてドライバトランジスタＱｎ１１のゲート電極から延在するゲート配線１１８ｂ上に形成されたコンタクト１１１ａに接続される。
【００４３】
上記のように本発明においては、記憶ノード（Ｑａ１、Ｑｂ１）が形成されるｎ＋ドレイン拡散層とｐ＋ドレイン拡散層がシリサイド層で直接接続されることにより、アクセストランジスタ及びドライバトランジスタのドレイン拡散層は共通化され、ＳＲＡＭの記憶ノードとして機能している。このため、ｎ＋ドレイン拡散層とｐ＋ドレイン拡散層とを分離するための素子分離が必要なくなり、ＳＲＡＭの２つの記憶ノードを分離するだけの素子分離で十分であるため、小さいＳＲＡＭセル面積を実現することができる。
【００４４】
図４（ａ）〜（ｄ）に示されるように、第１のウェル２０１ａがｐ−ｗｅｌｌであり、ｎ＋拡散層と基板間に第２のウェル２０１ｂ及び第３のウェル２０１ｃであるｎ−ｗｅｌｌが形成される構造においても、同様にＳＲＡＭセルを形成することができる。この場合には、ｐ＋ドレイン拡散層２０３aと基板間に第２のウェル２０１ｂが形成され、ｐ＋ドレイン拡散層２０３ｂと基板間に第３のウェル２０１ｃが形成されることにより、拡散層から基板へのリークを抑制することができる。
【００４５】
以下に本発明の半導体装置を形成するための製造方法の一例を図５〜図１３を参照して説明する。各図において（ａ）は平面図、（ｂ）はＤ−Ｄ’間の断面図を示している。
【００４６】
図５に示されるように、基板上にシリコン窒化膜等を成膜して、柱状シリコン層（１２１ａ、１２２ａ、１２１ｂ、１２２ｂ）のパターンをリソグラフィーにより形成し、エッチングすることにより、シリコン窒化膜マスク１１９および柱状シリコン層（１２１ａ、１２２ａ、１２１ｂ、１２２ｂ）を形成する。続いて、不純物注入などにより、ＳＲＡＭセルアレイ内に第１のウェル１０１ａであるｎ−ｗｅｌｌを形成する。
【００４７】
図６に示されるように、素子分離１０２を形成する。素子分離は、まず溝パターンをエッチングして、ＣＶＤ等により溝パターンに酸化膜を埋め込み、余分な基板上の酸化膜をドライエッチやウェットエッチなどにより取り除く方法等により形成する。これにより、基板上に第１の記憶ノードＱａおよび第２の記憶ノードＱｂとなる拡散層のパターンが形成される。
【００４８】
図７に示されるように、ｐ＋注入領域１２４およびｎ＋注入領域１２５にそれぞれイオン注入などにより不純物を導入し、基板上に柱状シリコン層下部のドレイン拡散層（１０３ａ、１０３ｂ、１０４ａ、１０４ｂ）を形成する。第１のウェル１０１ａであるｎ−ｗｅｌｌと同一の導電型を持つｎ＋拡散層１０４ｂから基板へのリークを抑えるために第３のウェル１０１ｃであるｐ−ｗｅｌｌが形成される。第３のウェル１０１ｃはｎ＋注入領域１２５のマスクを用いて不純物注入などを行うことなどにより形成することができる。
【００４９】
図８に示されるように、ゲート絶縁膜１１７およびゲート導電膜１１８を成膜する。ゲート絶縁膜１１７は酸化膜やＨｉｇｈ−ｋ膜により形成される。また、ゲート導電膜はポリシリコンや金属膜により形成される。
【００５０】
図９に示されるように、レジスト等１３３を用いて、リソグラフィーによりゲート配線パターンを形成する。
【００５１】
図１０に示されるように、レジスト１３３をマスクにして、ゲート導電膜１１７及びゲート絶縁膜１１８をエッチングし、除去する。これによりゲート配線（１１８ａ〜１１８ｃ）が形成される。その後、ピラー上のマスク１１９を除去する。
【００５２】
図１１に示されるように、シリコン窒化膜等の絶縁膜を成膜後、エッチバックして、柱状シリコン層の側壁およびゲート電極の側壁をシリコン窒化膜等の絶縁膜１３４で覆う構造にする。
【００５３】
図１２に示されるようにｐ＋注入領域１２４およびｎ＋注入領域１２５にそれぞれイオン注入などにより不純物を導入し、柱状シリコン層上部のソース拡散層（１１４、１１６）を形成する。続いて、Ｎｉなどの金属をスパッタして、熱処理を行うことにより、ドレイン拡散層上のシリサイド層（１１３ａ、１１３ｂ）および柱状シリコン層上部のソース拡散層上のシリサイド層１１５を形成する。
【００５４】
ここで、柱状シリコン層およびゲート電極の側壁を覆っているシリコン窒化膜等の絶縁膜１３４により、シリサイド層に起因するドレイン−ゲート間およびソース−ゲート間のショートを抑制することができる。
【００５５】
図１３に示されるように、層間膜であるシリコン酸化膜を形成後にコンタクト（１０６ａ〜１１１ａ、１０６ｂ〜１１１ｂ）を形成する。
【００５６】
本発明におけるＳＲＡＭセルはコンタクト間の最小間隔により、レイアウトが制限されている箇所が多い。このため、コンタクト形成時に１回目のリソグラフィー及びエッチングにて柱状シリコン層上のコンタクトのみを形成し、２回目のリソグラフィー及びエッチングにて、拡散層上およびゲート上のコンタクトを形成することにより、柱状シリコン層上のコンタクトと、拡散層上およびゲート上のコンタクトの最小間隔を縮小することができ、よりＳＲＡＭセル面積を縮小することができる。なお、ゲート上のコンタクトは柱状シリコン層上のコンタクトと同じ工程で形成してもよい。
【実施例２】
【００５７】
図１４に実施例２のＳＲＡＭセルレイアウトを示す。本実施例においては以下の点において、実施例１と異なる。基板上の第１の拡散層により形成される記憶ノードであるＱａ３と、ドライバトランジスタＱｎ２３のゲート電極より延在するゲート配線は両者にまたがって形成される共通のコンタクト３１０ａにより接続され、基板上の第２の拡散層により形成される記憶ノードであるＱｂ３と、ドライバトランジスタＱｎ１３のゲート電極より延在するゲート配線は両者にまたがって形成される共通のコンタクト３１０ｂにより接続される。上記のようにゲートと記憶ノードを配線層ではなくコンタクトで接続することによって、ＳＲＡＭセル内におけるコンタクトの数を減らすことができるので、柱状シリコン層やコンタクトの配置を調整することによりセル面積を縮小することができる。
【００５８】
なお、実施例１で述べたように、ワード線の配線、ビット線の配線及び接地電位の配線は、望ましくは、他のメモリセルの配線と共用するために、各メモリセル内での配線であるノード接続配線より上位の層に配置される。なお、本実施例ではノード接続配線はコンタクトにより形成されている。これ以外の点に関しては実施例１に示す構成と同一であるので説明を省略する。
【実施例３】
【００５９】
図１５に実施例３のＳＲＡＭセルレイアウトを示す。本実施例においては以下の点において、実施例１、実施例２と異なる。実施例１、実施例２においては、記憶ノードＱａ上においてはコンタクト（１１０ａ、２１０ａ）はドライバトランジスタ（Ｑｎ１１、Ｑｎ１２）にのみ隣接して配置されているが、記憶ノードＱｂ上においてはコンタクト（１１０ｂ、２１０ｂ）はドライバトランジスタ（Ｑｎ２１、Ｑｎ２２）とアクセストランジスタ（Ｑｐ２１、Ｑｐ２２）の間の拡散層上に配置されている。このようなレイアウトの非対称性により、ＳＲＡＭセルの特性に非対称性が生じ、動作マージンが狭くなる可能性がある。本実施例においては、レイアウトが上下方向、左右方向ともに対称であるため、上記のような非対称性に起因する動作マージンの劣化はなく、広い動作マージンを持つＳＲＡＭセルが可能である。
【００６０】
また、実施例２と同様に、基板上の第１の拡散層により形成される記憶ノードであるＱａ４と、ドライバトランジスタＱｎ２４のゲート電極より延在するゲート配線は両者にまたがって形成される共通のコンタクト４１０ａにより接続され、基板上の第２の拡散層により形成される記憶ノードであるＱｂ４と、ドライバトランジスタＱｎ１４のゲート電極より延在するゲート配線は両者にまたがって形成される共通のコンタクト４１０ｂにより接続される。
【００６１】
なお、ワード線の配線、ビット線の配線及び接地電位の配線は、望ましくは、他のメモリセルの配線と共用するために、各メモリセル内での配線であるノード接続配線より上位の層に配置される。本実施例ではノード接続配線はコンタクトにより形成されている。
【００６２】
上記の階層的な配線の構成の一例として、各配線が接触すべきでないコンタクトと接触しないように、接地電位の配線Ｖｓｓ４とワード線ＷＬ４は同一の層で配線し、ビット線（ＢＬ４、ＢＬＢ４）は、ワード線ＷＬ４より上位の層で配線する構成が実現可能である。
【実施例４】
【００６３】
図１６に実施例４のＳＲＡＭセルレイアウトを示す。本実施例においては、実施例３と同様にレイアウトが上下方向、左右方向ともに対称であるため、上記のような非対称性に起因する問題は発生しない。このため、より広い動作マージンを持つＳＲＡＭセルが可能である。なお、ワード線の配線、ビット線の配線及び接地電位の配線は、望ましくは、他のメモリセルの配線と共用するために、各メモリセル内での配線であるノード接続配線より上位の層に配置される。
【００６４】
上記の階層的な配線の構成の一例として、各配線が接触すべきでないコンタクトと接触しないように、ノード接続配線（Ｎａ５）、ノード接続配線（Ｎｂ５）、及び接地電位の配線Ｖｓｓ５は、ワード線（ＷＬ５）より下位の層で配線し、ビット線（ＢＬ５、ＢＬＢ５）は、ワード線（ＷＬ５）より上位の層で配線する構成が実現可能である。
【実施例５】
【００６５】
図１７に実施例５のＳＲＡＭレイアウトを示す。本実施例において実施例１と異なる点は、アクセストランジスタを形成する柱状シリコン層の形状とドライバトランジスタを形成する柱状シリコン層の大きさが異なる点である。本発明のＬｏａｄｌｅｓｓ４Ｔ−ＳＲＡＭでは、アクセストランジスタのリーク電流をドライバトランジスタのリーク電流より大きく設定する必要がある。アクセストランジスタのリーク電流を増加させる一つの手段として、図１７のようにアクセストランジスタを形成する柱状シリコン層を大きく設定することによってリーク電流を増加させることができる。
【００６６】
一方、読み出しマージンを改善したい場合には、ドライバトランジスタの柱状シリコン層を大きく形成して、ドライバトランジスタの電流を大きくすることによって読み出しマージンを改善することができる。
【００６７】
本実施例においては、一例として実施例１と同様のレイアウトを用いたが、実際には実施例１のレイアウトに限定されるものではなく、他の実施例のレイアウトにおいても同様に本実施例を適用することができる。
【００６８】
なお、第１の実施例で述べたように、ワード線の配線、ビット線の配線、電源電位の配線及び接地電位の配線は、望ましくは、他のメモリセルの配線と共用するために、各メモリセル内での配線であるノード接続配線より上位の層に配置される。この点、階層的な配線の構成は、一例として、上記実施例１と同様の構成が実現可能である。これ以外の点に関しては実施例１に示す構成と同一であるので説明を省略する。
【実施例６】
【００６９】
図１８に本実施例のＳＲＡＭレイアウトを示す。本実施例において実施例１と異なる点は以下の点である。本実施例においては、ユニットセルＵＣで示されたＳＲＡＭセルの上下に配置されたセルが実施例１の場合と比べて上下方向に反転して配置され、アクセストランジスタ（Ｑｐ１７、Ｑｐ２７）上に形成されたビット線に接続されるコンタクト（７０６ａ、７０６ｂ）が上方向に配置されたＳＲＡＭセルのビット線に接続されるコンタクトと共通化されている。上記のようにビット線に接続されるコンタクトを隣接するセルと共通化することにより、コンタクト（７０６ａ、７０６ｂ）のコンタクトを大きく形成することができるので、コンタクトの形成が容易になり、またコンタクト抵抗を低減することができる。コンタクト（７０６ａ、７０６ｂ）以外のＳＲＡＭセルのレイアウトは実施例１の場合と同様である。
【００７０】
本実施例においては、一例として実施例１と同様のレイアウトを用いたが、実際には実施例１のレイアウトに限定されるものではなく、他の実施例のレイアウトにおいても同様に本実施例を適用することができる。
【００７１】
なお、第１の実施例で述べたように、ワード線の配線、ビット線の配線、電源電位の配線及び接地電位の配線は、望ましくは、他のメモリセルの配線と共用するために、各メモリセル内での配線であるノード接続配線より上位の層に配置される。この点、階層的な配線の構成は、一例として、上記実施例１と同様の構成が実現可能である。これ以外の点に関しては実施例１に示す構成と同一であるので説明を省略する。
【符号の説明】
【００７２】
１０１ａ、２０１ａ：第１のウェル
１０１ｂ、２０１ｂ：第２のウェル
１０１ｃ、２０１ｃ：第３のウェル
１０２、２０２、３０２、４０２、５０２、６０２、７０２：素子分離
１０６ａ、２０６ａ、３０６ａ、４０６ａ、５０６ａ、６０６ａ、７０６ａ、１０６ｂ、２０６ｂ、３０６ｂ、４０６ｂ、５０６ｂ、６０６ｂ、７０６ｂ：アクセストランジスタ柱状シリコン層上コンタクト
１０７、２０７、３０７、４０７、５０７ａ、５０７ｂ、６０７、７０７：アクセストランジスタゲート配線上コンタクト
１０８ａ、２０８ａ、３０８ａ、４０８ａ、５０８ａ、６０８ａ、７０８ａ、１０８ｂ、２０８ｂ、３０８ｂ、４０８ｂ、５０８ｂ、６０８ｂ、７０８ｂ：ドライバトランジスタ柱状シリコン層上コンタクト
１１０ａ、２１０ａ、３１０ａ、４１０ａ、５１０ａ、６１０ａ、７１０ａ、１１０ｂ、２１０ｂ、３１０ｂ、４１０ｂ、５１０ｂ、６１０ｂ、７１０ｂ：記憶ノード上コンタクト
１１１ａ、２１１ａ、５１１ａ、７１１ａ、１１１ｂ、２１１ｂ、５１１ｂ、７１１ｂ：ゲート配線上コンタクト
１１３ａ、１１３ｂ、１１５、２１３ａ、２１３ｂ、２１５：シリサイド層
１１４、２１４：ｎ＋ドレイン拡散層
１１６、２１６：ｐ＋ドレイン拡散層
１１７、２１７：ゲート絶縁膜
１１８、２１８、８０４ａ、８０４ｂ、８０４ｃ、８０４ｄ：ゲート電極
１１８ａ、１１８ｂ、１１８ｃ、２１８ａ、２１８ｂ、２１８ｃ：ゲート配線
１１９：シリコン酸化膜等のマスク層
１２０：シリコン層
１２１ａ、１２１ｂ、８１０ａ、８１０ｂ：アクセストランジスタ柱状シリコン層
１２２ａ、１２２ｂ、８１１ａ、８１１ｂ：ドライバトランジスタ柱状シリコン層
８１２ａ、８１２ｂ：ロードトランジスタ柱状シリコン層
１２４、３２４、４２４，５２４，６２４、７２４：ｐ＋注入領域
１２５、３２５、４２５、５２５、６２５、７２５：ｎ＋注入領域
１３１：シリコン酸化膜
１３２：シリコン窒化膜サイドウォール
１３３：レジスト
１３４：シリコン窒化膜
８０１ａ、８０１ｂ：ビット線
８０２：接地電位
８０３：電源電位
８０７ａ、８０７ｂ：配線層
Ｑｐ１１、Ｑｐ２１、Ｑｐ１２、Ｑｐ２２、Ｑｐ１３、Ｑｐ２３、Ｑｐ１４、Ｑｐ２４、Ｑｐ１５、Ｑｐ２５、Ｑｐ１６、Ｑｐ２６、Ｑｐ１７、Ｑｐ２７：アクセストランジスタ
Ｑｎ１１、Ｑｎ２１、Ｑｎ１２、Ｑｎ２２、Ｑｎ１３、Ｑｎ２３、Ｑｎ１４、Ｑｎ２４、Ｑｎ１５、Ｑｎ２５、Ｑｎ１６、Ｑｎ２６、Ｑｎ１７、Ｑｎ２７：ドライバトランジスタ
ＢＬ１、ＢＬ３、ＢＬ４、ＢＬ５、ＢＬ６、ＢＬ７、ＢＬＢ１、ＢＬＢ３、ＢＬＢ４、ＢＬＢ５、ＢＬＢ６、ＢＬＢ７：ビット線
ＷＬ１、ＷＬ３、ＷＬ４、ＷＬ５、ＷＬ６、ＷＬ７：ワード線
Ｖｓｓ１、Ｖｓｓ３ａ、Ｖｓｓ３ｂ、Ｖｓｓ４、Ｖｓｓ５、Ｖｓｓ６、Ｖｓｓ７：接地電位線
Ｎａ１、Ｎｂ１、Ｎａ５、Ｎｂ５、Ｎａ６、Ｎｂ６、Ｎａ７、Ｎｂ７：ノード接続配線
【図１】
0005524547.tif 000002
【図２】
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【図３ａ】
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【図３ｂ】
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【図３ｃ】
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【図３ｄ】
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【図４ａ】
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【図４ｂ】
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【図４ｃ】
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【図４ｄ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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