(57)【特許請求の範囲】
【請求項１】
シリコン基板にフッ酸処理を施す前処理工程と、
前記前処理工程の後に前記シリコン基板にスパッタ成長により金属膜を形成する第１スパッタ工程と、
前記第１スパッタ工程の後に前記第１スパッタ工程よりも高いＤＣパワーでさらに金属膜をスパッタ成長させる第２スパッタ工程と、
前記第１スパッタ工程と前記第２スパッタ工程の後に、前記第１スパッタ工程および前記第２スパッタ工程で形成された金属膜の反射率の均一性を測定する検査工程とを備えたことを特徴とする半導体装置の製造方法。
【請求項２】
前記第１スパッタ工程はスパッタ成長により形成された金属膜が前記シリコン基板を被覆した時点で終了されることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記シリコン基板の裏面にはｐ型の層が形成され、
前記第１スパッタ工程と前記第２スパッタ工程では前記シリコン基板の裏面に対してスパッタ成長のための処理が施され、
前記第１スパッタ工程と前記第２スパッタ工程ではアルミニウムまたはアルミニウム合金が形成されることを特徴とする請求項１または２のいずれかに記載の半導体装置の製造方法。
【請求項４】
前記シリコン基板の裏面にはｎ型の層が形成され、
前記第１スパッタ工程と前記第２スパッタ工程では前記シリコン基板の裏面に対してスパッタ成長のための処理が施され、
前記第１スパッタ工程と前記第２スパッタ工程ではチタンが形成されることを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項５】
前記前処理工程の前に前記シリコン基板に研削加工を施すことを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項６】
前記前処理工程の前に前記シリコン基板にＣＭＰ処理又はウェットエッチング処理を施すことを特徴とする請求項１または２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スパッタにより金属薄膜を成膜した後に当該金属薄膜の反射率を測定する検査工程を行なう半導体装置の製造方法に関する。
【背景技術】
【０００２】
高耐圧用途で広く用いられているＩＧＢＴはシリコン基板の表面にｐ型のチャネル領域、ｎ型のエミッタ領域、エミッタ電極が形成される。シリコン基板の裏面にはｐ型コレクタ層とコレクタ電極が形成される。ｐ型コレクタ層はシリコン基板の裏面にイオンを注入することで形成される。コレクタ電極は、たとえばアルミニウム、アルミニウム合金、モリブデン、チタン、バナジウム、ニッケル、白金、金、銀の中から選択された複数の金属薄膜からなる積層構造を有している。ＩＧＢＴでは、ｐ型コレクタ層と接する金属薄膜にアルミニウムやアルミニウム合金が用いられる。アルミニウムやアルミニウム合金を用いることで、チタンなどと比較して、ｐ型コレクタ層（ｐ型半導体層）に対するバリアハイトを低減できる。そのため飽和電圧を低減できて好適である。
【０００３】
特許文献１には金属薄膜の平坦性を向上させるために薄膜のグレインサイズを制御する方法などが開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００２−３３４８７５号公報
【特許文献２】特開昭６３−２９６２１６号公報
【特許文献３】特開平０３−１８８６２５号公報
【特許文献４】特開平０５−２７５３６９号公報
【特許文献５】特開平０６−１５１８１５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
シリコン基板と接する金属薄膜には主に以下の三つの特性が要求される。第１にシリコン基板との接触抵抗が低いことである。第２にスパッタ装置の処理能力向上のために高い成膜レートで形成できることである。第３に薄膜反射率の測定値に基づいて金属薄膜の均一性が検査できることである。第３の要求は、スパッタ時の異常放電などに起因する金属薄膜の膜厚均一性低下を検出するために必要となる。すなわち、スパッタに異常がないときはシリコン基板の面内で金属薄膜の反射率が一定であることが要求される。
【０００６】
第１の要求は適切な金属薄膜材料の選択により満たすことができる。シリコン基板の表面がｐ型層であるときは金属薄膜としてアルミニウムもしくはアルミニウム合金を用いればよい。第２の要求はスパッタ装置のＤＣパワーを高くすることで満たすことができる。ところが、スパッタ装置のＤＣパワーを高くしてアルミニウムなどをスパッタすると、成膜前のシリコン基板の面荒れや化学的終端の面内ばらつきなどが成膜後の金属薄膜表面の反射率分布に顕著に反映される。つまり実際はスパッタに異常がないにもかかわらず、シリコン基板の面内における当該反射率のばらつきが大きくなり第３の要求を満たせない問題があった。よって金属薄膜の均一性を適切に検査することができなくなる問題があった。
【０００７】
そうすると、金属薄膜の均一性を検査する工程が機能せず、その後の工程で不良率が高まることが懸念される問題があった。
【０００８】
本発明は、上述のような課題を解決するためになされたもので、スパッタ装置の処理能力を損なうことなく、スパッタに異常がないときは金属薄膜の反射率を面内で均一にすることができる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本願の発明にかかる半導体装置の製造方法は、シリコン基板にフッ酸処理を施す前処理工程と、該前処理工程の後に該シリコン基板にスパッタ成長により金属膜を形成する第１スパッタ工程と、該第１スパッタ工程の後に該第１スパッタ工程よりも高いＤＣパワーでさらに金属膜をスパッタ成長させる第２スパッタ工程と、該第１スパッタ工程と該第２スパッタ工程の後に、該第１スパッタ工程および該第２スパッタ工程で形成された金属膜の反射率の均一性を測定する検査工程とを備えたことを特徴とする。
【発明の効果】
【００１０】
本発明によれば、スパッタ装置の処理能力を損なうことなく、スパッタに異常がないときは金属薄膜の反射率を面内で均一にすることができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施の形態の半導体装置の製造方法を説明するフローチャートである。
【図２】シリコン基板の裏面を説明する図である。
【図３】初期の第１スパッタ工程を説明する図である。
【図４】第１スパッタ工程により形成された第１金属薄膜について説明する図である。
【図５】第２スパッタ工程により形成された第２金属薄膜について説明する図である。
【図６】実施の形態の半導体装置による反射率のばらつき低減効果を説明する図である。
【図７】変形例を説明する図である。
【発明を実施するための形態】
【００１２】
実施の形態
本実施の形態は図１ないし図７を参照して説明する。なお、同一又は対応する構成要素には同一の符号を付して複数回の説明を省略する場合がある。
【００１３】
図１は本実施の形態の半導体装置の製造方法を説明するフローチャートである。本実施の形態の半導体装置はＩＧＢＴである。このＩＧＢＴはｎ型シリコン基板の表面にｐ型のチャネル領域、ｎ型のエミッタ領域、エミッタ電極を備えている。裏面（表面と逆の面）にはシリコン基板に形成されたｐ型コレクタ層とコレクタ電極が形成されている。
【００１４】
以後図１に沿って本実施の形態の半導体装置の製造方法を説明する。まず、ステップ５０において、前述した表面の構造が形成されたシリコン基板の裏面にｐ型コレクタ層が形成される。その結果得られる構造を図２に示す。すなわち、シリコン基板１０の裏面にｐ型コレクタ層１２が形成された状態を示している。
【００１５】
ステップ５０を終えるとステップ５２へと処理が進められる。ステップ５２ではコレクタ電極をスパッタする前に、シリコン基板の裏面に前処理が施される。ステップ５２では以下の３種類の中の前処理から適当な前処理が選択される。第１の前処理はシリコン基板裏面に、加工を加えずに希フッ酸などの処理を施すものである。第２の前処理はシリコン基板裏面に、研削加工後に希フッ酸などの処理を施すものである。第３の処理はシリコン基板裏面をＣＭＰ処理やウェットエッチングなどでミラー面に加工した後、その面に希フッ酸などの処理を施すものである。
【００１６】
ステップ５２を終えるとステップ５４へと処理が進められる。ステップ５４は第１スパッタ工程である。コレクタ電極の成膜はこの第１スパッタ工程と後述の第２スパッタ工程により行われる。本実施の形態ではコレクタ電極としてアルミニウムを１μｍ成膜する。第１スパッタ工程ではこのうち２０ｎｍのアルミニウムがｐ型コレクタ層１２に成膜される。また、第１スパッタ工程ではスパッタのＤＣパワーは２ｋＷである。第１スパッタ工程の初期には図３に示すようにｐ型コレクタ層１２の表面に結晶核１４が形成される。第１スパッタ工程では、さらにスパッタが継続される。その結果、図４に示すようにシリコン基板１０を被覆するように第１金属薄膜１６が形成される。第１金属薄膜１６が形成された時点で、第１スパッタ工程が終了される。
【００１７】
ステップ５４を終えるとステップ５６へと処理が進められる。ステップ５６は第２スパッタ工程である。第２スパッタ工程では真空状態の下で９８０ｎｍのアルミニウムが第１金属薄膜１６上に形成される。また、第２スパッタ工程ではスパッタのＤＣパワーは４ｋＷにまで高められる。第２スパッタ工程では図５に示すように、第１金属薄膜１６上に多結晶の第２金属薄膜１８が形成される。第１金属薄膜１６と第２金属薄膜１８がコレクタ電極となる。
【００１８】
ステップ５６を終えるとステップ５８へと処理が進められる。ステップ５８は金属薄膜の膜厚均一性を検査する検査工程である。この検査工程では、第１スパッタ工程および第２スパッタ工程で形成された膜の反射率の面内分布が検査される。本実施の形態のＩＧＢＴの製造方法は上述のとおりである。
【００１９】
ステップ５２で行った前処理では、第１の処理から第３の処理までのいずれの場合であっても、前処理に起因してシリコン基板裏面で面荒れが生じることがある。また、シリコンの化学的な終端が同裏面の場所ごとに相違する場合もある。特に第３の処理を行った場合にはミラー面の領域が正常な面となる為、局所的に面荒れが発生する場合がある。なお、他の薬液処理などに起因して面荒れなどが発生することもある。
【００２０】
このようなシリコン基板の裏面に対して、成膜レートを高めるためにスパッタのＤＣパワーを高くして成膜を行うと、金属薄膜表面の反射率がばらつくことがある。つまり、コレクタ電極成膜前のシリコン基板の面荒れや化学的終端の面内ばらつきなどがコレクタ電極成膜後のコレクタ電極の反射率分布に顕著に反映される。面荒れなどが発生している領域は発生していない領域（ミラー面）よりも金属薄膜表面の反射率が大きくなる。面荒れなどにより反射率が高い領域は、密着性などの諸特性は他の領域と同等であるので検査工程でスクリーニングされる必要はない。それにもかかわらず、反射率の面内分布が大きいため、検査工程で不良と判断される問題があった。その結果、検査工程の本来の機能である膜厚均一性低下の検出が困難となる問題があった。
【００２１】
本実施の形態の半導体装置の製造方法によれば、上述の問題を解消できる。本実施の形態ではコレクタ電極の形成を第１スパッタ工程と第２スパッタ工程に分割している。そして、第１スパッタ工程ではスパッタのＤＣパワーを低減している。よって第１スパッタ工程ではスパッタレートが低い。そのため、シリコン基板裏面における面荒れの分布や異なる化学的終端の分布が金属薄膜表面の反射率分布に反映されない。このように、面荒れや化学的終端の分布による悪影響をなくした上で、第２スパッタ工程でスパッタレートの高い成膜を行う。よって、スパッタ装置の処理能力を損なうことなく、金属薄膜の反射率を面内で均一にすることができる。故に検査工程の本来の機能であるコレクタ電極の膜厚均一性低下の検出が可能となる。
【００２２】
本実施の形態の第１スパッタ工程および第２スパッタ工程で１μｍの厚さの成膜を行うのに要した時間は５１．５秒である。一方、常に高いＤＣパワー（４ｋＷ）でスパッタを行い１μｍの厚さの成膜を行う（この成膜方法を従来方法という）のに要する時間は５０秒であった。第１スパッタ工程は、シリコン基板１０を被覆する程度で終えるため要する時間が非常に短い。よって、実用上スパッタ装置の処理能力を損なうことはない。
【００２３】
図６は本発明によりコレクタ電極の反射率の面内分布が均一化されたことを説明する図である。図６の左側には、従来方法でコレクタ電極が形成された３枚の基板の反射率面内分布が記載されている。一方、図６の右側には、本発明の方法によってコレクタ電極が形成された３枚の基板の反射率面内分布が記載される。この比較により、本発明の方法によれば、反射率の面内分布を効果的に抑制できることが分かる。
【００２４】
本実施の形態の半導体装置の製造方法は最初に成膜レートの遅い成膜を行い、その後に成膜レートの早い成膜を行うことが特徴である。この特徴により反射率を面内で均一にすることができるため、金属薄膜の均一性を適切に検査することができる。本発明の特徴を失わない限りにおいて様々な変形が可能であるのでその一部を以下に説明する。
【００２５】
たとえば、本発明はＭＯＳＦＥＴやダイオードなどにも応用できる。ＭＯＳＦＥＴの場合はｎ型シリコン基板の表面にｐ型のチャネル領域、ｎ型のソース領域、ソース電極を形成する。そして裏面にはｎ型のドレイン層およびドレイン電極を形成する。図７はこの例を説明する図である。シリコン基板１００の裏面に形成されたｎ型ドレイン層１０２と接するようにドレイン電極１０８が形成される。ドレイン電極１０８は第１金属薄膜１０４と第２金属薄膜１０６を備える。ドレイン電極１０８として、たとえばチタンを第１スパッタ工程、第２スパッタ工程に分けてスパッタして本発明の効果を得ることができる。ダイオードの場合はｎ型シリコン基板の表面にｐ型アノード領域とアノード電極を形成する。そして裏面にはｎ型のカソードとカソード電極が形成される。カソード電極にはチタンなどが使用される。カソード電極についても同様に第１スパッタ工程、第２スパッタ工程を行えばよい。
【００２６】
ＭＯＳＦＥＴのドレイン電極もダイオードのカソード電極も、たとえば、ＤＣパワー１ｋＷで２０ｎｍを成膜し、その後ＤＣパワーを３ｋＷにして２８０ｎｍを成膜することにより形成される。この場合、成膜には３２秒を要する。そして、ＤＣパワーを３ｋＷに維持して３００ｎｍの成膜を行うのに要した時間は３０秒である。よって実用上スパッタ装置の処理能力を損なうことはない。
【００２７】
たとえば、ＩＧＢＴのコレクタ電極として、アルミニウムに代えてアルミニウムにシリコンあるいは銅を０．１％〜３％添加したアルミニウム合金を使用してもよい。その他、密着性やバリアハイトなどの諸特性を考慮してスパッタする材料を選択してもよい。
【符号の説明】
【００２８】
１０  シリコン基板、  １２  ｐ型コレクタ層、  １６  第１金属薄膜、  １８  第２金属薄膜
【図１】
0005569068.tif 000002
【図２】
0005569068.tif 000003
【図３】
0005569068.tif 000004
【図４】
0005569068.tif 000005
【図５】
0005569068.tif 000006
【図６】
0005569068.tif 000007
【図７】
0005569068.tif 000008