(57)【特許請求の範囲】
【請求項１】
メモリへのアクセス要求と、データ処理を指示するために前記メモリから読み出されるデータを使用して生成される処理要求とを出力する第１プロセッサと、
前記処理要求を受けてデータ処理を実行し、前記処理要求を受け付けられない状態が発生したときに前記処理要求の受け付けの禁止を示す状態信号を前記第１プロセッサに出力する第２プロセッサと、
前記第１プロセッサと前記メモリとの間に配置され、前記処理要求の出力と前記状態信号の出力とを検出したときに、前記アクセス要求の前記メモリへの供給を禁止する禁止制御を実行するメモリ制御部と
を備えていることを特徴とするデータ処理装置。
【請求項２】
前記メモリ制御部は、
前記アクセス要求に含まれるアドレスが前記メモリの所定の領域を示すときに、マスク信号をアサートするマスク制御回路と、
マスク信号がアサートされているときに、前記禁止制御をマスクし、前記アクセス要求を前記メモリに供給するマスク回路と
を備えていることを特徴とする請求項１に記載のデータ処理装置。
【請求項３】
前記第１プロセッサは、前記所定の領域を示す情報を書き換え可能に保持する第１レジスタを備え、
前記マスク制御回路は、前記第１プロセッサから出力される前記アドレスが前記第１レジスタに保持された情報により示される領域に含まれるときに前記マスク信号をアサートすること
を特徴とする請求項２に記載のデータ処理装置。
【請求項４】
前記メモリ制御部は、前記禁止制御を実行するときに、前記メモリのアクセスの禁止を示すビジー信号を前記第１プロセッサに出力すること
を特徴とする請求項１ないし請求項３のいずれか１項に記載のデータ処理装置。
【請求項５】
請求項１ないし請求項４のいずれか１項に記載のデータ処理装置と、
前記第２プロセッサが実行するデータ処理用のデータを前記データ処理装置に出力する第１データ処理部と、
前記第２プロセッサが実行するデータ処理により生成されるデータを処理する第２データ処理部と
を備えていることを特徴とするシステム。
【請求項６】
メモリへのアクセス要求と、データ処理を指示するために前記メモリから読み出されるデータを使用して生成される処理要求とを出力する第１プロセッサと、
前記処理要求を受けてデータ処理を実行し、前記処理要求を受け付けられない状態が発生したときに前記処理要求の受け付けの禁止を示す状態信号を前記第１プロセッサに出力する第２プロセッサと
を備えたデータ処理装置の動作方法であって、
前記第１プロセッサと前記メモリとの間に配置されたメモリ制御部が、前記処理要求の出力と前記状態信号の出力とを検出したときに、前記アクセス要求の前記メモリへの供給を禁止する禁止制御を実行すること
を特徴とするデータ処理装置の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ処理装置およびデータ処理装置が搭載されるシステムに関する。
【背景技術】
【０００２】
一般に、データ処理装置は、プロセッサと、プロセッサにアクセスされるメモリとを有している。この種のデータ処理装置では、消費電力を削減するために、プロセッサがメモリ内の同一アドレスに対する読み出し命令を発行するときに、２回目以降の読み出し命令に対応するメモリのアクセスは禁止される（例えば、特許文献１参照。）。プログラムを実行する汎用プロセッサとデータ処理を実行する専用プロセッサとを含むデータ処理装置では、消費電力を削減するために、専用プロセッサからのウエイト要求に応答して汎用プロセッサはストールされる（例えば、特許文献２、３参照。）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−２９９０４４号公報
【特許文献２】特開２００４−１９９６３０号公報
【特許文献３】特表２００１−５０１３３０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ある種の汎用プロセッサは、専用プロセッサからの要求によりストールしている間にも、メモリに格納されている命令やデータをフェッチする。ストール中にフェッチされた命令やデータは、使用されることなく破棄される。メモリの消費電力は、データ処理装置において大きなウエイトを占める。このため、不要なフェッチ動作により、データ処理装置の電力効率は低下する。
【課題を解決するための手段】
【０００５】
本発明の一形態では、データ処理装置は、メモリへのアクセス要求と、データ処理を指示するためにメモリから読み出されるデータを使用して生成される処理要求とを出力する第１プロセッサと、処理要求を受けてデータ処理を実行し、処理要求を受け付けられない状態が発生したときに処理要求の受け付けの禁止を示す状態信号を第１プロセッサに出力する第２プロセッサと、第１プロセッサとメモリとの間に配置され、処理要求の出力と状態信号の出力とを検出したときに、アクセス要求のメモリへの供給を禁止する禁止制御を実行するメモリ制御部とを有している。
【発明の効果】
【０００６】
第１プロセッサからメモリへの不要なアクセスを抑止することで、メモリの消費電力を削減でき、データ処理装置の消費電力を削減できる。
【図面の簡単な説明】
【０００７】
【図１】一実施形態におけるデータ処理装置の例を示している。
【図２】別の実施形態におけるデータ処理装置の例を示している。
【図３】図２に示したデータ処理装置の動作の例を示している。
【図４】別の実施形態におけるデータ処理装置の例を示している。
【図５】図４に示した命令メモリのアドレス空間の例を示している。
【図６】図４に示したデータ処理装置の動作の例を示している。
【図７】別の実施形態におけるデータ処理装置の例を示している。
【図８】図７に示したマスク制御回路の例を示している。
【図９】別の実施形態におけるデータ処理装置の例を示している。
【図１０】図９に示した命令メモリのアドレス空間の例を示している。
【図１１】別の実施形態におけるデータ処理装置の例を示している。
【図１２】上述したデータ処理装置が搭載されるシステムの例を示している。
【発明を実施するための形態】
【０００８】
以下、実施形態を図面を用いて説明する。
【０００９】
図１は、一実施形態におけるデータ処理装置ＤＰＤの例を示している。データ処理装置ＤＰＤは、プロセッサ１、プロセッサ２、メモリ３およびメモリ制御部４を有している。なお、メモリ３は、データ処理装置ＤＰＤの外部に配置されてもよい。データ処理装置ＤＰＤは、１つの半導体チップとして形成されてもよく、複数の半導体チップを用いて形成されてもよい。
【００１０】
プロセッサ１は、データ処理を処理するためのデータＤＴをメモリ３から読み出すためにアクセス要求ＥＮをメモリ３に出力し、データ処理を指示する処理要求ＲＥＱをプロセッサ２に出力する。例えば、プロセッサ１は、メモリ３から読み出されるデータＤＴを使用して処理要求ＲＥＱを生成する。データＤＴがプロセッサ１によってデコードされる命令のとき、命令の中に処理要求ＲＥＱの情報が含まれる。メモリ３が複数のアドレスにより識別される複数の記憶領域を有するとき、プロセッサ１は、アクセス要求ＥＮとともにアドレスＡＤをメモリ３に出力する。特に限定されないが、処理要求ＲＥＱおよびアクセス要求ＥＮは、論理１のときに有効になり、論理０のときに無効になる。
【００１１】
プロセッサ２は、処理要求ＲＥＱを受けてデータ処理を実行する。プロセッサ２は、処理要求ＲＥＱを受け付けられない状態が発生したときに処理要求ＲＥＱの受け付けの禁止を示す状態信号ＳＴを第１プロセッサ１に出力する。処理要求ＲＥＱを受け付けられない状態は、処理要求ＲＥＱに応答して実行されるデータ処理の時間が、処理要求ＲＥＱの供給間隔より長い状態である。例えば、プロセッサ２が複数の処理要求ＲＥＱを保持するバッファを有するとき、状態信号ＳＴは、バッファが一杯になったとき（フル状態）に出力される。バッファのフル状態は、処理要求ＲＥＱの供給間隔がプロセッサ２のデータ処理時間を超える状態が続くときに発生しやすい。特に限定されないが、状態信号ＳＴは、論理１のときバッファのフル状態を示し、論理０のときにバッファの空き状態を示す。
【００１２】
メモリ３は、アクセス要求ＥＮが論理１にアサートされているときに動作する。例えば、読み出し動作では、メモリ３は、アドレスＡＤにより選択されるメモリセルからデータＤＴを読み出し、読み出したデータＤＴをプロセッサ１に出力する。アクセス要求ＥＮは、チップセレクト信号およびアウトプットイネーブル信号を含んでいてもよい。メモリ３がＲＯＭ（Read Only Memory）のとき、データＤＴは、メモリ３からプロセッサ１に読み出され、プロセッサ１からメモリ３には書き込まれない。
【００１３】
メモリ制御部４は、プロセッサ１とメモリ３との間に配置され、処理要求ＲＥＱの出力と状態信号ＳＴの出力とが重複することを検出したときに、アクセス要求ＥＮのメモリ３への供給を禁止する禁止制御を実行する。例えば、禁止制御は、メモリ制御部４に形成されるアクセス禁止回路４ａにより実行される。データＤＴおよびアドレスＡＤは、メモリ制御部４を介して伝達されているが、プロセッサ１とメモリ３の間で直接伝達されてもよい。
【００１４】
アクセス禁止回路４ａは、状態信号ＳＴが論理０のとき、すなわち、プロセッサ２が正常なデータ処理を実行可能なとき、プロセッサ１からのアクセス要求ＥＮをメモリ３に伝達する。一方、アクセス禁止回路４ａは、状態信号ＳＴが論理１で処理要求ＲＥＱが論理１のとき、プロセッサ１からのアクセス要求ＥＮのメモリ３への伝達を禁止する。
【００１５】
論理１の状態信号ＳＴが出力されているとき、プロセッサ２は処理要求ＲＥＱを受け付けられない状態である。処理要求ＲＥＱは、メモリ３から読み出されるデータＤＴに基づいて生成される。状態信号ＳＴが出力されている状態で、プロセッサ１がメモリ３にアクセスしてデータＤＴを読み出すと、読み出したデータＤＴは使用されないため、メモリ３は無駄な電力を消費する。しかし、この実施形態では、論理１の処理要求ＲＥＱおよび状態信号ＳＴが出力されているとき、禁止制御によりメモリ３へのアクセスが禁止されるため、メモリ３が無駄な電力を消費することを防止できる。
【００１６】
以上、この実施形態では、プロセッサ２において処理要求ＲＥＱを受け付けられない状態が発生したときに、プロセッサ１からメモリ３への不要なアクセスを抑止することで、メモリ３の消費電力を削減でき、データ処理装置ＤＰＤの消費電力を削減できる。
【００１７】
図２は、別の実施形態におけるデータ処理装置ＤＰＤの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態のデータ処理装置ＤＰＤは、プロセッサ１０、コプロセッサ１２、命令メモリ１４およびメモリ制御部１６を有している。なお、命令メモリ１４は、データ処理装置ＤＰＤの外部に形成されてもよい。
【００１８】
例えば、プロセッサ１０は、命令メモリ１４から読み出されるデータＤＴ（命令）をフェッチすることでプログラムを実行する汎用のプロセッサであり、命令メモリ１４に出力するアドレスＡＤを生成するプログラムカウンタＰＣを有している。プロセッサ１０は、命令メモリ１４から読み出される命令がプロセッサ１０に対する命令のとき、自身でデータ処理を実行し、命令メモリ１４から読み出される命令がコプロセッサ１２に対する命令のとき、命令に基づいてキューデータＱＤＴを生成する。すなわち、プロセッサ１０は、命令メモリ１４から読み出されるデータＤＴを使用してコプロセッサ１２に出力するキューデータＱＤＴを生成し、キュープッシュリクエストＱＰＲＥＱとともにコプロセッサ１２に出力する。
【００１９】
キューデータＱＤＴは、コプロセッサ１２にデータ処理を実行させるための命令である。例えば、キューデータＱＤＴは、コプロセッサ１２が処理するデータの格納アドレスやデータのサイズ等の情報を含んでいる。コプロセッサ１２が処理するデータは、データ処理装置ＤＰＤの内部または外部に配置されるＤＲＡＭ（Dynamic Random Access Memory）等のデータメモリに格納される。データメモリは、プロセッサ１０およびコプロセッサ１２によりアクセス可能である。キュープッシュリクエストＱＰＲＥＱは、キューデータＱＤＴの取り込みタイミングをコプロセッサ１２に通知するためのトリガ信号であり、論理１のときに有効になり、論理０のときに無効になる。キュープッシュリクエストＱＰＲＥＱは、コプロセッサ１２にデータ処理を指示するために命令メモリ１４から読み出されるデータＤＴを使用して生成される処理要求の一例である。
【００２０】
プロセッサ１０は、コプロセッサ１２からフル信号ＱＦＵＬを受けているときに、通常動作状態からストール状態に遷移し、キューデータＱＤＴおよびキュープッシュリクエストＱＰＲＥＱの出力を停止する。例えば、フル信号ＱＦＵＬは、論理１のときに有効になり、論理０のときに無効になる。プロセッサ１０は、メモリ制御部１６からビジー信号ＢＵＳＹを受けているとき、命令メモリ１４のアクセスが禁止されていることを認識し、命令メモリ１４とプロセッサ１との間に配線されるデータ線ＤＴ上のデータが無効であると判断する。例えば、プロセッサ１０は、汎用のプロセッサであり、ストール中に、命令メモリ１４に対するアクセス要求ＥＮを出力する機能を有している。
【００２１】
コプロセッサ１２は、ベースバンドプロセッサ、ＤＳＰ（Digital Signal Processor）、ベクトルプロセッサ等の専用のプロセッサであり、キューデータＱＤＴに基づいてデータ処理を実行する。コプロセッサ１２は、プロセッサ１０からのキューデータＱＤＴを順に保持する命令バッファ１２ａ（例えば、ＦＩＦＯ（First-In, First-Out）メモリ）を有している。例えば、コプロセッサ１２は、キュープッシュリクエストＱＰＲＥＱを受けた次のクロックサイクルでキューデータＱＤＴを命令バッファ１２ａに取り込む。なお、コプロセッサ１２は、キュープッシュリクエストＱＰＲＥＱを受けたクロックサイクルでキューデータＱＤＴを命令バッファ１２ａに取り込んでもよい。
【００２２】
コプロセッサ１２は、命令バッファ１２ａに格納された順にキューデータＱＤＴを読み出してデコードし、データメモリ等に格納されているデータのデータ処理を実行する。コプロセッサ１２は、命令バッファ１２ａの全ての領域にキューデータＱＤＴが格納されているとき、フル信号ＱＦＵＬを出力する。フル信号ＱＦＵＬは、キュープッシュリクエストＱＰＲＥＱを受け付けられない状態が発生したときに、キュープッシュリクエストＱＰＲＥＱの受け付けの禁止を示す状態信号の一例である。なお、図２では、命令バッファ１２ａは４つの格納領域を有しているが、命令バッファ１２ａに格納されるキューデータＱＤＴの最大数は４つに限定されない。
【００２３】
命令メモリ１４は、図１に示したメモリ３と同様に、プロセッサ１０により実行される命令が格納されており、アクセス要求ＥＮに応答して動作する。命令メモリ１４は、フラッシュメモリやマスクＲＯＭ等のＲＯＭでもよく、ＳＲＡＭ（Static Random Access Memory）やＤＲＡＭ等でもよい。
【００２４】
メモリ制御部１６は、プロセッサ１０と命令メモリ１４との間に配置され、アンド回路ＡＮＤ１、ＡＮＤ２およびインバータＩＶ１を有している。アンド回路ＡＮＤ１は、入力でキュープッシュリクエストＱＰＲＥＱとフル信号ＱＦＵＬを受け、出力をインバータＩＶ１の入力に接続している。アンド回路ＡＮＤ２は、入力でインバータＩＶ１の出力信号とアクセス要求ＥＮを受け、演算結果を命令メモリ１４へのアクセス要求ＥＮとして出力する。
【００２５】
フル信号ＱＦＵＬが論理０にネゲートされているとき、すなわち、コプロセッサ１２が正常なデータ処理を実行可能なとき、アンド回路ＡＮＤ２は、インバータＩＶ１から論理１を受け、アクセス要求ＥＮを命令メモリ１４に伝達するバッファとして動作する。一方、キュープッシュリクエストＱＰＲＥＱが論理１にアサートされ、かつフル信号ＱＦＵＬが論理１にアサートされると、アンド回路ＡＮＤ２は、インバータＩＶ１から論理０を受け、アクセス要求ＥＮの命令メモリ１４への伝達を禁止する。すなわち、メモリ制御部１６は、キュープッシュリクエストＱＰＲＥＱの出力とフル信号ＱＦＵＬの出力とが重複することを検出したときに、アクセス要求ＥＮの命令メモリ１４への供給を禁止する禁止制御を実行する。アンド回路ＡＮＤ１、ＡＮＤ２およびインバータＩＶ１は、禁止制御を実行するアクセス禁止回路の一例である。
【００２６】
また、メモリ制御部１６は、アンド回路ＡＮＤ１の出力をビジー信号ＢＵＳＹとしてプロセッサ１０に出力する。ビジー信号ＢＵＳＹは、論理１のときに有効になり、論理０のときに無効になる。論理１のビジー信号ＢＵＳＹは、禁止制御の実行中を示す。図２では、データＤＴおよびアドレスＡＤは、メモリ制御部１６を介して伝達されているが、プロセッサ１０と命令メモリ１４の間で直接伝達されてもよい。
【００２７】
図３は、図２に示したデータ処理装置ＤＰＤの動作の例を示している。図３において、矩形枠は、対応する回路ブロック（命令メモリ１４、メモリ制御部１６、プロセッサ１０、コプロセッサ１２の各々）が処理を実行していることを示す。メモリ制御部１６の動作において、斜線の矩形枠は、命令メモリ１４のアクセスを禁止する禁止制御の期間を示している。網掛けの矩形枠は、プロセッサ１０がストールしている期間を示している。
【００２８】
まず、プロセッサ１０は、命令メモリ１４に読み出し動作を実行させるために、命令メモリ１４にアクセス要求ＥＮ（読み出し要求）およびアドレスＡＤを出力する（図３（ａ））。命令メモリ１４は、アクセス要求ＥＮに応答して読み出し動作を実行し、読み出したデータＤＴをプロセッサ１０に出力する（図３（ｂ））。なお、図２に示したメモリ制御部１６のアンド回路ＡＮＤ２は、インバータＩＶ１から論理１を受けてバッファとして動作し、プロセッサ１０からのアクセス要求ＥＮを命令メモリ１４に転送する。例えば、コプロセッサ１２は、命令バッファ１２ａにキューデータＱＤＴを保持していないときに、アイドル状態になる（図３（ｃ））。
【００２９】
プロセッサ１０は、命令メモリ１４から受けたデータＤＴ（命令）を解析し、コプロセッサ１２用の命令がデータＤＴに含まれているときに、コプロセッサ１２にデータ処理を実行させる命令を含むキューデータＱＤＴを生成する。そして、プロセッサ１０は、コプロセッサ１２にキューデータＱＤＴおよびキュープッシュリクエストＱＰＲＥＱを出力する（図３（ｄ））。コプロセッサ１２は、キュープッシュリクエストＱＰＲＥＱに応答して、命令バッファ１２ａにキューデータＱＤＴを格納する。
【００３０】
この後、上述と同様に、プロセッサ１０による命令メモリ１４のアクセスが実行され、命令メモリ１４から読み出されるデータＤＴに基づいて生成されるキューデータＱＤＴは、キュープッシュリクエストＱＰＲＥＱとともにコプロセッサ１２に出力される（図３（ｅ、ｆ））。コプロセッサ１２は、命令バッファ１２ａに格納された順に、キューデータＱＤＴに対応するデータ処理を実行する。データ処理が完了したキューデータＱＤＴは、例えば、最新のキューデータＱＤＴを示すポインタを移動することで削除される。
【００３１】
プロセッサ１０から供給される新たなキューデータＱＤＴにより命令バッファ１２ａが一杯になったとき、コプロセッサ１２は、フル信号ＱＦＵＬを論理１にアサートする（図３（ｇ））。プロセッサ１０は、コプロセッサ１２から論理１のフル信号ＱＦＵＬを受けている間、通常動作状態からストール状態に遷移する（図３（ｈ））。メモリ制御部１６は、論理１のキュープッシュリクエストＱＰＲＥＱと論理１のフル信号ＱＦＵＬを受け、プロセッサ１０から出力されるアクセス要求ＥＮが命令メモリ１４に供給されることを禁止する。すなわち、メモリ制御部１６は、禁止制御を実行する（図３（ｉ、ｊ））。メモリ制御部１６は、禁止制御の期間中、プロセッサ１０にビジー信号ＢＵＳＹを出力する（図３（ｋ））。なお、メモリ制御部１６は、キュープッシュリクエストＱＰＲＥＱの出力と、キュープッシュリクエストＱＰＲＥＱに対応するフル信号ＱＦＵＬの出力とを重複して検出するために、キュープッシュリクエストＱＰＲＥＱの論理を１クロックサイクルの間、保持してもよい。
【００３２】
プロセッサ１０は、ビジー信号ＢＵＳＹに基づいて、禁止制御の期間中に出力したアクセス要求ＥＮが無効であることを認識する。これにより、プロセッサ１０は、命令メモリ１４からのデータＤＴではないデータ線ＤＴ上の論理を、命令メモリ１４からデータＤＴとして受けることを防止でき、プロセッサ１０の誤動作を防止できる。なお、プロセッサ１０は、ビジー信号ＢＵＳＹの出力中に、アクセス要求ＥＮの発行を停止してもよい。これにより、プロセッサ１０の無駄な動作が抑制され、消費電力を削減できる。
【００３３】
コプロセッサ１２は、データ処理が進行し、命令バッファ１２ａに空きが発生したときに、フル信号ＱＦＵＬを論理０にネゲートする（図３（ｌ））。プロセッサ１０は、論理０のフル信号ＱＦＵＬを受けて、ストール状態から通常動作状態に戻る（図３（ｍ））。メモリ制御部１６は、論理０のフル信号ＱＦＵＬを受けて、禁止制御を解除する（図３（ｎ））。そして、プロセッサ１０による命令メモリ１４のアクセスが再び開始され、命令メモリ１４から読み出されるデータＤＴに基づいて生成されるキューデータＱＤＴは、キュープッシュリクエストＱＰＲＥＱとともにコプロセッサ１２に出力される（図３（ｏ、ｐ））。
【００３４】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。特に、ストール中にアクセス要求ＥＮを出力する汎用のプロセッサ１０を使用するときにも、プロセッサ１０から命令メモリ１４への不要なアクセスを抑止でき、命令メモリ１４およびデータ処理装置ＤＰＤの消費電力を削減できる。さらに、メモリ制御部１６は、命令メモリ１４のアクセスが禁止されている禁止制御の期間に、プロセッサ１０にビジー信号ＢＵＳＹを出力する。これにより、プロセッサ１０は、データ線ＤＴ上のデータＤＴが命令メモリ１４から読み出されていない誤ったデータであることを認識でき、誤動作を防止できる。さらに、ビジー信号ＢＵＳＹの出力中に、アクセス要求ＥＮの発行を停止することで、プロセッサ１０の無駄な動作を抑制でき、消費電力を削減できる。
【００３５】
図４は、別の実施形態におけるデータ処理装置ＤＰＤの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態のデータ処理装置ＤＰＤは、図２に示したプロセッサ１０およびメモリ制御部１６の代わりに、プロセッサ１０Ａおよびメモリ制御部１６Ａを有している。プロセッサ１０Ａおよびメモリ制御部１６Ａを除く構成は、図２と同様である。
【００３６】
プロセッサ１０Ａは、割り込み要求ＩＲＥＱを受け、割り込み処理を実行する機能を図２に示したプロセッサ１０に追加している。例えば、割り込み要求ＩＲＥＱは、コプロセッサ１２のデータ処理に関連しない処理をプロセッサ１０に実行させるときに、割り込み端子を介してプロセッサ１０に供給される。メモリ制御部１６Ａは、マスク制御回路ＭＳＫＣＮＴ１およびアンド回路ＡＮＤ３を図２に示したメモリ制御部１６に追加している。
【００３７】
例えば、マスク制御回路ＭＳＫＣＮＴ１は、プロセッサ１０Ａから出力されるアドレスＡＤの最上位ビットＭＳＢと最上位ビットＭＳＢから２番目のビットＭＳＢ−１を受けるオア回路ＯＲ１を有している。ここで、ビットＭＳＢ、ＭＳＢ−１は、命令メモリ１４に割り当てられるアドレスＡＤの最上位の２ビットである。マスク制御回路ＭＳＫＣＮＴ１は、ビットＭＳＢ、ＭＳＢ−１のいずれかが論理１のときにマスク信号／ＭＳＫを論理１にネゲートし、ビットＭＳＢ、ＭＳＢ−１の両方が論理０のときにマスク信号／ＭＳＫを論理０にアサートする。
【００３８】
すなわち、命令メモリ１４のメモリ領域の上位の４分の３がアクセスされるときにマスク信号／ＭＳＫはネゲートされ、命令メモリ１４のメモリ領域の下位の４分の１がアクセスされるとき、マスク信号／ＭＳＫはアサートされる。なお、オア回路ＯＲ１で受けるアドレスＡＤの上位ビットの数を増やして、マスク信号／ＭＳＫがアサートされるメモリ領域を小さくしてもよい。
【００３９】
アンド回路ＡＮＤ３は、論理０のマスク信号／ＭＳＫを受けているときにアンド回路ＡＮＤ１の状態に拘わらずインバータＩＶ１の出力を論理１に設定することで、上述した禁止制御をマスクする。アンド回路ＡＮＤ３は、論理１のマスク信号／ＭＳＫを受けているときにアンド回路ＡＮＤ１からの論理１がインバータＩＶ１に伝達されることを許可することで、禁止制御を許可する。アンド回路ＡＮＤ３は、アクセス要求ＥＮを命令メモリ１４に供給するために、マスク信号／ＭＳＫがアサートされているときに禁止制御をマスクするマスク回路の一例である。
【００４０】
図５は、図４に示した命令メモリ１４のアドレス空間の例を示している。例えば、命令メモリ１４は、データ処理装置ＤＰＤで使用されるアドレス空間ＡＳ内に割り当てられた５１２ｋＢ（kilobyte）の記憶領域を有しており、１９ビットのアドレス信号ＡＤ１８−ＡＤ０を使用してアクセスされる。図５に示したアドレスＡＤは、１６進数であり、”ｘ”は、任意の値を示している。
【００４１】
この実施形態では、ビットＭＳＢ、ＭＳＢ−１に対応するビットＡＤ１８、ＡＤ１７がともに論理０である１２８ｋＢの記憶領域は、割り込み処理で使用される命令が格納される割り込み命令領域に割り当てられている。割り込み命令領域は、割り込みベクタが格納されるベクタ領域と、割り込み処理プログラムである割り込みハンドラとが格納されるハンドラ領域を含んでいる。割り込みベクタは、割り込みハンドラが格納されている先頭アドレスを示す。ビットＡＤ１８、ＡＤ１７のいずれかが論理１である３８４ｋＢの記憶領域は、通常動作で使用される命令が格納される通常命令領域に割り当てられている。
【００４２】
この実施形態では、図６に示すように、メモリ制御部１６Ａは、キュープッシュリクエストＱＰＲＥＱとフル信号ＱＦＵＬとが重複して出力される禁止制御の期間中にも、割り込み命令領域がアクセスされるときに禁止制御がマスクされる。
【００４３】
図６は、図４に示したデータ処理装置ＤＰＤの動作の例を示している。図３と同じ動作については、詳細な説明は省略する。図３と同様に、斜線の矩形枠は禁止制御の期間を示し、網掛けの矩形枠はプロセッサ１０のストール期間を示している。黒い矩形枠は、割り込み処理を実行している期間を示している。割り込み処理を実行している期間を除く動作は、図３と同様である。
【００４４】
プロセッサ１０は、禁止制御の期間中に割り込み要求ＩＲＥＱを受けると、図５に示したベクタ領域にアクセスするために、アドレス信号ＡＤとともにアクセス要求ＥＮを出力する（図６（ａ））。アドレス信号ＡＤは、ベクタ領域を示すため、メモリ制御部１６Ａは、マスク信号／ＭＳＫをアサートし、インバータＩＶ１の出力を論理１に設定する。これにより、アンド回路ＡＮＤ１が論理１を出力する禁止制御期間においても、プロセッサ１０からのアクセス要求ＥＮは命令メモリ１４に供給される（図６（ｂ））。この後、プロセッサ１０は、命令メモリ１４のハンドラ領域にアクセスし、割り込み処理を実行する（図６（ｃ））。
【００４５】
図６に示す例では、黒い矩形枠で示す割り込み処理の終了後、コプロセッサ１２は、命令バッファ１２ａが空いたことに応答してフル信号ＱＦＵＬを論理０に設定する（図６（ｄ））。この後、図３と同様に、プロセッサ１０による命令メモリ１４のアクセスが再び開始され、読み出しデータＤＴに基づいて生成されるキューデータＱＤＴは、キュープッシュリクエストＱＰＲＥＱとともにコプロセッサ１２に出力される（図６（ｅ、ｆ））。
【００４６】
なお、コプロセッサ１２は、割り込み処理の実行中に命令バッファ１２ａに空きが発生したときに、フル信号ＱＦＵＬを論理０にネゲートしてもよい。このとき、プロセッサ１０は、割り込み処理中にフル信号ＱＦＵＬを受けてストール状態から通常動作状態に戻り、割り込み処理の終了後に通常動作による命令メモリ１４のアクセスを開始する。
【００４７】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、メモリ制御部１６Ａにより、命令メモリ１４の所定の領域がアクセスされるときに禁止制御をマスクすることで、プロセッサ１０は、禁止制御の期間中に命令メモリ１４にアクセスできる。これにより、例えば、コプロセッサ１２のデータ処理に関連しない処理を実行するときに、禁止制御の期間中であっても命令メモリ１４にアクセスでき、データ処理装置ＤＰＤの性能が低下することを防止できる。ここで、コプロセッサ１２のデータ処理に関連しない処理は、例えば、割り込み処理である。
【００４８】
図７は、別の実施形態におけるデータ処理装置ＤＰＤの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態のデータ処理装置ＤＰＤは、図２に示したプロセッサ１０およびメモリ制御部１６の代わりに、プロセッサ１０Ｂおよびメモリ制御部１６Ｂを有している。プロセッサ１０Ｂおよびメモリ制御部１６Ｂを除く構成は、図２と同様である。
【００４９】
プロセッサ１０Ｂは、割り込み要求ＩＲＥＱを受け、割り込み処理を実行する機能とレジスタＲＥＧとを、図２に示したプロセッサ１０に追加している。割り込み処理を実行する機能は、図４に示したプロセッサ１０Ａと同様である。レジスタＲＥＧは、例えば、Ｉ／Ｏ空間に割り当てられている。レジスタＲＥＧは、上述した禁止制御をマスクして、禁止制御中にもアクセス可能な命令メモリ１４の記憶領域を指定するための制御ビットＭＣ（ＭＣ２、ＭＣ１、ＭＣ０）を書き換え可能に保持する。換言すれば、レジスタＲＥＧの制御ビットＭＣは、命令メモリ１４内の所定の記憶領域を示す情報を書き換え可能に保持する。
【００５０】
メモリ制御部１６Ｂは、マスク制御回路ＭＳＫＣＮＴ２、オア回路ＯＲ２およびアンド回路ＡＮＤ３を図２に示したメモリ制御部１６に追加している。マスク制御回路ＭＳＫＣＮＴ２は、プロセッサ１０Ｂから出力されるアドレスＡＤのうち上位の８ビットＡＤ１８−ＡＤ１１の値と、制御ビットＭＣ２−ＭＣ０の値とを受け、８ビットのマスクアドレスビットＭＡＤ（ＭＡＤ１８−ＭＡＤ１１）を出力する。オア回路ＯＲ２は、マスクアドレスビットＭＡＤ１８−ＭＡＤ１１のいずれかが論理１のときにマスク信号／ＭＳＫを論理１にネゲートし、全てのマスクアドレスビットＭＡＤ１８−ＭＡＤ１１が論理０のときにマスク信号／ＭＳＫを論理０にアサートする。アンド回路ＡＮＤ１、ＡＮＤ２、ＡＮＤ３およびインバータＩＶ１の動作は、図４と同じである。
【００５１】
命令メモリ１４は、図５と同様に、データ処理装置ＤＰＤで使用されるアドレス空間ＡＳ内に割り当てられた５１２ｋＢ（kilobyte）の記憶領域を有しており、１９ビットのアドレス信号ＡＤ１８−ＡＤ０を使用してアクセスされる。
【００５２】
図８は、図７に示したマスク制御回路ＭＳＫＣＮＴ２の例を示している。マスク制御回路ＭＳＫＣＮＴ２は、マスクデコーダＭＳＫＤＥＣおよびマスクイネーブル回路ＭＳＫＥＮを有している。マスクデコーダＭＳＫＤＥＣは、制御ビットＭＣ２−ＭＣ０の値に応じて８ビットのマスクビットＭＢ（ＭＢ１８−ＭＢ１１）の論理を設定する。
【００５３】
マスクデコーダＭＳＫＤＥＣは、制御ビットＭＣ２−ＭＣ０が示す値（０から７）に１を加えた数だけ、マスクビットＭＢ１８−ＭＢ１１を上位側から論理１に設定する。例えば、制御ビットＭＣ２−ＭＣ０が”００１”（１０進数の１）のとき、２ビットのマスクビットＭＢ１８、ＭＢ１７は論理１に設定され、他のマスクビットＭＢ１６−ＭＢ１１は論理１に設定される。制御ビットＭＣ２−ＭＣ０が”１００”（１０進数の４）のとき、５ビットのマスクビットＭＢ１８−ＭＢ１４は論理１に設定され、他のマスクビットＭＢ１３−ＭＢ１１は論理０に設定される。
【００５４】
マスクイネーブル回路ＭＳＫＥＮは、アドレスＡＤ１８−ＡＤ１１に対応する９個のアンド回路を有している。各アンド回路は、互いに同じ番号のアドレスＡＤおよびマスクビットＭＢを受け、マスクアドレスビットＭＡＤを出力する。各アンド回路は、マスクビットＭＢが論理１のとき、アドレス信号ＡＤと同じ論理を有するマスクアドレスビットＭＡＤを出力し、マスクビットＭＢが論理０のとき、マスクアドレスビットＭＡＤを論理０に設定する。
【００５５】
例えば、制御ビットＭＣ２−ＭＣ０が”００１”のとき、マスクビットＭＢ１６−ＭＢ１１は論理０に設定されるため、マスクアドレスビットＭＡＤ１６−ＭＡＤ１１は論理０に固定される。マスクビットＭＢ１８、ＭＢ１７は論理１に設定されるため、マスクアドレスビットＭＡＤ１８、ＭＡＤ１７は、アドレスＡＤ１８、ＡＤ１７と同じ論理に設定される。したがって、アドレスＡＤ１８、ＡＤ１７のいずれかが論理１のときにマスクアドレスビットＭＡＤ１８、ＭＡＤ１７のいずれかは論理１に設定され、マスク信号／ＭＳＫは論理１にネゲートされる。アドレスＡＤ１８、ＡＤ１７の両方が論理０のときに全てのマスクアドレスビットＭＡＤ１８−ＭＡＤ１１は論理０に設定され、マスク信号／ＭＳＫは論理０にアサートされる。これにより、図５と同様に、命令メモリ１４において１２８ｋＢの記憶領域を、禁止制御中にアクセス可能な領域に設定できる。
【００５６】
制御ビットＭＣ２−０の値は、命令メモリ１４において禁止制御中にアクセス可能な領域の大きさを示している。例えば、制御ビットＭＣ２−０が１０進数で”０”のとき、２５６ｋＢが禁止制御中にアクセス可能な領域として設定され、制御ビットＭＣ２−０が１０進数で”２”のとき、６４ｋＢが禁止制御中にアクセス可能な領域として設定される。制御ビットＭＣ２−０が１０進数で”３”のとき、３２ｋＢが禁止制御中にアクセス可能な領域として設定され、制御ビットＭＣ２−０が１０進数で”４”のとき、１６ｋＢが禁止制御中にアクセス可能な領域として設定される。
【００５７】
同様に、制御ビットＭＣ２−０が１０進数で”５”のとき、８ｋＢが禁止制御中にアクセス可能な領域として設定され、制御ビットＭＣ２−０が１０進数で”６”のとき、４ｋＢが禁止制御中にアクセス可能な領域として設定され、制御ビットＭＣ２−０が１０進数で”７”のとき、２ｋＢが禁止制御中にアクセス可能な領域として設定される。このように、図５に示した割り込み命令領域の大きさを、レジスタＲＥＧの制御ビットＭＣ２−ＭＣ０に設定される値に応じて変更できる。
【００５８】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、禁止制御中にアクセス可能な命令メモリ１４の記憶領域をレジスタＲＥＧの値に応じて任意に設定できる。これにより、様々な仕様のデータ処理装置ＤＰＤの各々について、例えば、割り込み命令領域の大きさを最適に設定できる。
【００５９】
図９は、別の実施形態におけるデータ処理装置ＤＰＤの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態のデータ処理装置ＤＰＤは、図２示したプロセッサ１０およびメモリ制御部１６の代わりに、プロセッサ１０Ｃおよびメモリ制御部１６Ｃを有している。プロセッサ１０Ｃおよびメモリ制御部１６Ｃを除く構成は、図２と同様である。
【００６０】
プロセッサ１０Ｃは、割り込み要求ＩＲＥＱを受け、割り込み処理を実行する機能とレジスタＲＥＧとを、図２に示したプロセッサ１０に追加して形成されている。割り込み処理を実行する機能は、図４に示したプロセッサ１０Ａと同様である。レジスタＲＥＧは、例えば、Ｉ／Ｏ空間に割り当てられており、書き換え可能な制御ビットＣＯＮを有している。制御ビットＣＯＮは、禁止制御をマスクし、禁止制御中にも命令メモリ１４を強制的にアクセス可能にするときに論理０に設定され、禁止制御をマスクしないときに論理１に設定される。
【００６１】
メモリ制御部１６Ｃは、図４に示したマスク制御回路ＭＳＫＣＮＴ１の代わりにマスク制御回路ＭＳＫＣＮＴ３を有している。また、メモリ制御部１６Ｃは、インバータＩＶ２、オア回路ＯＲ３およびアンド回路ＡＮＤ４を図４に示したメモリ制御部１６Ａに追加して形成されている。
【００６２】
例えば、マスク制御回路ＭＳＫＣＮＴ３は、プロセッサ１０Ａから出力されるアドレスＡＤの最上位から７ビット（ＭＳＢ、ＭＳＢ−１、ＭＳＢ−２、...、ＭＳＢ−６）を受けるオア回路ＯＲ４を有している。マスク制御回路ＭＳＫＣＮＴ３は、オア回路ＯＲ４で受けるビット値のいずれかが論理１のときにマスク信号／ＭＳＫを論理１にネゲートし、オア回路ＯＲ４で受ける全てのビット値が論理０のときにマスク信号／ＭＳＫを論理０にネゲートする。これにより、図１０に示すように、禁止制御中にアクセス可能な４ｋＢの領域（例えば、割り込み命令領域）を命令メモリ１４に割り当てることができる。
【００６３】
インバータＩＶ２は、制御ビットＣＯＮの論理を反転してオア回路ＯＲ３に出力する。オア回路ＯＲ３は、インバータＩＶ１、ＩＶ２の出力のいずれかが論理１のときに論理１をアンド回路ＡＮＤ２に出力し、インバータＩＶ１、ＩＶ２の出力の両方が論理０のときに、論理０をアンド回路ＡＮＤ２に出力する。換言すれば、オア回路ＯＲ３は、マスク信号／ＭＳＫ、制御ビットＣＯＮ、フル信号ＱＦＵＬのいずれかが論理０のときに、プロセッサ１０Ｃからのアクセス要求ＥＮを命令メモリ１４に供給を許可するために論理１を出力する。また、オア回路３は、マスク信号／ＭＳＫ、制御ビットＣＯＮ、フル信号ＱＦＵＬが全て論理１のときに、プロセッサ１０Ｃからのアクセス要求ＥＮの命令メモリ１４への供給を禁止するために論理１を出力する。換言すれば、オア回路ＯＲ３は、フル信号ＱＦＵＬが論理１にアサートされていても、マスク信号／ＭＳＫまたは制御ビットＣＯＮのいずれかが論理０のときに、禁止制御をマスクし、プロセッサ１０Ｃからのアクセス要求ＥＮを命令メモリ１４に供給するために論理１を出力する。
【００６４】
アンド回路ＡＮＤ４は、制御ビットＣＯＮが論理０に設定されているときに、フル信号ＱＦＵＬの論理１への変化に応答してビジー信号ＢＵＳＹが論理１に設定されることをマスクする。これにより、制御ビットＣＯＮにより、命令メモリ１４を強制的にアクセス可能にするときに、プロセッサ１０Ｃにビジー信号ＢＵＳＹが出力されることを防止できる。
【００６５】
図１０は、図９に示した命令メモリ１４のアドレス空間の例を示している。図５と同じ要素については、詳細な説明は省略する。命令メモリ１４は、図５と同様に、５１２ｋＢの記憶領域を有しており、１９ビットのアドレス信号ＡＤ１８−ＡＤ０を使用してアクセスされる。図９に示した７個のビット値ＭＳＢ、ＭＳＢ−１、ＭＳＢ−２、...、ＭＳＢ−６は、アドレスＡＤ１８−ＡＤ１２である。この例では、割り込み命令領域は、制御ビットＣＯＮを論理１から論理０に設定する命令および割り込みベクタが格納されるベクタ領域のみに使用され、４ｋＢに割り当てられている。通常命令領域は、残りの５０８ｋＢに割り当てられている。また、通常命令領域の一部は、割り込みハンドラが格納されるハンドラ領域として使用される。
【００６６】
この実施形態では、キュープッシュリクエストＱＰＲＥＱとフル信号ＱＦＵＬとが重複して出力される禁止制御の期間に割り込み要求ＩＲＥＱが発生するとき、図６と同様に、マスク信号／ＭＳＫがアサートされ、割り込み命令領域がアクセス可能になる。プロセッサ１０Ｃは、制御ビットＣＯＮを論理１から論理０に設定する命令およびハンドラ領域を示す割り込みベクタを命令メモリ１４から読み出す。制御ビットＣＯＮが論理０に設定されることで、禁止制御の期間中に通常命令領域のアクセスが可能になり、プロセッサ１０Ｃは、通常命令領域に格納されている割り込みハンドラを実行できる。割り込みハンドラは、割り込み処理を終了するときに、制御ビットＣＯＮを論理０から論理１に設定する。これにより、割り込み処理の終了後、通常命令領域は、禁止制御の期間中にアクセスが禁止される。この結果、命令メモリ１４の不要なアクセスを抑止でき、消費電力を削減できる。
【００６７】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、データ処理装置ＤＰＤに、制御ビットＣＯＮにより禁止制御を強制的にマスクして、命令メモリ１４にアクセスする機能を追加することで、割り込みハンドラを命令メモリ１４の任意の領域に格納できる。この結果、命令メモリ１４に格納されるプログラムの割り当ての自由度が向上する。
【００６８】
図１１は、別の実施形態におけるデータ処理装置ＤＰＤの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態のデータ処理装置ＤＰＤは、図２示したプロセッサ１０およびメモリ制御部１６の代わりに、プロセッサ１０Ｄおよびメモリ制御部１６Ｄを有している。プロセッサ１０Ｄおよびメモリ制御部１６Ｄを除く構成は、図２と同様である。
【００６９】
プロセッサ１０Ｄは、図７および図９に示したレジスタＲＥＧの機能を融合したレジスタＲＥＧを図２に示したプロセッサ１０に追加している。割り込み処理を実行する機能は、図４に示したプロセッサ１０Ａと同様である。すなわち、レジスタＲＥＧは、例えば、Ｉ／Ｏ空間に割り当てられており、書き換え可能に保持される制御ビットＭＣ２、ＭＣ１、ＭＣ０、ＣＯＮを有している。
【００７０】
メモリ制御部１６Ｄは、図９に示したマスク制御回路ＭＳＫＣＮＴ３の代わりに図７に示したマスク制御回路ＭＳＫＣＮＴ２を有している。メモリ制御部１６Ｄのその他の構成は、図９に示したメモリ制御部１６Ｃと同じである。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。
【００７１】
図１２は、上述したデータ処理装置ＤＰＤが搭載されるシステムＳＹＳの例を示している。システムＳＹＳは、例えば、携帯電話等の組み込み型の通信機器であり、アンテナＡＮＴ、高周波回路ＲＦ、アナログデジタル変換器Ａ／Ｄ、データ処理装置ＤＰＤ、プロセッサＰＲＯＣおよび入出力部Ｉ／Ｏを有している。
【００７２】
高周波回路ＲＦは、アンテナＡＮＴを介して受信する高周波信号から必要な周波数成分を取り出し、ベースバンド信号としてアナログデジタル変換器Ａ／Ｄに出力する。アナログデジタル変換器Ａ／Ｄは、アナログのベースバンド信号をデジタル信号に変換する。高周波回路ＲＦおよびアナログデジタル変換器Ａ／Ｄは、コプロセッサが実行するデータ処理用のデータをデータ処理装置ＤＰＤに出力する第１データ処理部の一例である。
【００７３】
データ処理装置ＤＰＤは、例えば、ベースバンド処理用の回路として動作し、ＤＳＰ（Digital Signal Processor）の一部として、ＤＳＰチップ内に形成されている。データ処理装置ＤＰＤは、上述した構成に加えて、処理するデータや、中間データが格納されるＤＲＡＭを有している。なお、ＤＲＡＭは、データ処理装置ＤＰＤの外部に配置されてもよい。データ処理装置ＤＰＤは、アナログデジタル変換器Ａ／Ｄから供給されるベースバンド信号を復調し、アンテナＡＮＴで受けた信号に含まれているデータを取得する。
【００７４】
プロセッサＰＲＯＣは、データ処理装置ＤＰＤにより取得されたデータに対応する処理を実行するアプリケーション用のプロセッサである。例えば、プロセッサＰＲＯＣは、音声データを再生するためのデコード処理や、画像データを再生するためのデコード処理を実行する。なお、音声データのデコード処理と、画像データのデコード処理とをそれぞれ実行する複数のプロセッサＰＲＯＧが形成されてもよい。プロセッサＰＲＯＣは、コプロセッサが実行するデータ処理により生成されるデータを処理する第２データ処理部の一例である。なお、音声データのデコード処理と、画像データのデコード処理とをそれぞれ実行する複数のプロセッサＰＲＯＧが形成されてもよい。
【００７５】
入出力部Ｉ／Ｏは、プロセッサＰＲＯＣによりデコードされる画像データを表示するディスプレイ、プロセッサＰＲＯＧによりデコードされる音声データを出力するスピーカー、入力キー、カメラ等のユーザインタフェース部である。上述した実施形態のデータ処理装置ＤＰＤをシステムＳＹＳに搭載することで、システムＳＹＳの消費電力を削減できる。特に、携帯電話等の組み込み型の通信機器は、バッテリーで駆動される。このため、消費電力の削減により、通信機器の動作時間および待機時間を延ばすことができ、通信機器の性能を向上できる。
【００７６】
以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１）
メモリへのアクセス要求と、データ処理を指示するために前記メモリから読み出されるデータを使用して生成される処理要求とを出力する第１プロセッサと、
前記処理要求を受けてデータ処理を実行し、前記処理要求を受け付けられない状態が発生したときに前記処理要求の受け付けの禁止を示す状態信号を前記第１プロセッサに出力する第２プロセッサと、
前記第１プロセッサと前記メモリとの間に配置され、前記処理要求の出力と前記状態信号の出力とを検出したときに、前記アクセス要求の前記メモリへの供給を禁止する禁止制御を実行するメモリ制御部と
を備えていることを特徴とするデータ処理装置。
（付記２）
前記メモリ制御部は、
前記アクセス要求に含まれるアドレスが前記メモリの所定の領域を示すときに、マスク信号をアサートするマスク制御回路と、
マスク信号がアサートされているときに、前記禁止制御をマスクし、前記アクセス要求を前記メモリに供給するマスク回路と
を備えていることを特徴とする付記１に記載のデータ処理装置。
（付記３）
前記第１プロセッサは、前記所定の領域を示す情報を書き換え可能に保持する第１レジスタを備え、
前記マスク制御部は、前記第１プロセッサから出力される前記アドレスが前記第１レジスタに保持された情報により示される領域に含まれるときに前記マスク信号をアサートすること
を特徴とする付記２に記載のデータ処理装置。
（付記４）
前記第１プロセッサは、割り込み要求を受けて割り込み処理を実行する機能を有し、
前記割り込み処理に使用する割り込みベクタおよび割り込みハンドラは、前記メモリの前記所定の領域に格納されていること
を特徴とする付記２または付記３に記載のデータ処理装置。
（付記５）
前記第１プロセッサは、前記禁止制御をマスクするときに第１論理に設定される第２レジスタを備え、
前記マスク回路は、前記第２レジスタが前記第１論理に設定されているときに、前記禁止制御をマスクして、前記アクセス要求の前記メモリへの供給を許可すること
を特徴とする付記２または付記３に記載のデータ処理装置。
（付記６）
前記第１プロセッサは、割り込み要求を受けて割り込み処理を実行する機能を有し、
割り込み処理の開始時に前記第２レジスタを前記第１論理に設定する命令および割り込みベクタは、前記メモリの前記所定の領域に格納され、
前記第２レジスタが前記第１論理に設定された後に実行される割り込みハンドラは、前記メモリの前記所定の領域を除く領域に格納され、
前記割り込みハンドラは、割り込み処理の最後に前記第２レジスタを第２論理に設定すること
を特徴とする付記５に記載のデータ処理装置。
（付記７）
前記メモリ制御部は、前記禁止制御を実行するときに、前記メモリのアクセスの禁止を示すビジー信号を前記第１プロセッサに出力すること
を特徴とする付記１ないし付記６のいずれか１項に記載のデータ処理装置。
（付記８）
前記第２プロセッサは、前記処理要求を順に保持するバッファを含み、前記バッファに保持している前記処理要求を実行し、実行した処理要求をバッファから削除し、前記バッファが一杯になったときに、前記状態信号を出力すること
を特徴とする付記１ないし付記７のいずれか１項に記載のデータ処理装置。
（付記９）
付記１ないし付記８のいずれか１項に記載のデータ処理装置と、
前記第２プロセッサが実行するデータ処理用のデータを前記データ処理装置に出力する第１データ処理部と、
前記第２プロセッサが実行するデータ処理により生成されるデータを処理する第２データ処理部と
を備えていることを特徴とするシステム。
（付記１０）
メモリへのアクセス要求と、データ処理を指示するために前記メモリから読み出されるデータを使用して生成される処理要求とを出力する第１プロセッサと、
前記処理要求を受けてデータ処理を実行し、前記処理要求を受け付けられない状態が発生したときに前記処理要求の受け付けの禁止を示す状態信号を前記第１プロセッサに出力する第２プロセッサと
を備えたデータ処理装置の動作方法であって、
前記処理要求の出力と前記状態信号の出力とを検出したときに、前記アクセス要求の前記メモリへの供給を禁止する禁止制御を実行すること
を特徴とするデータ処理装置の動作方法。
（付記１１）
前記アクセス要求に含まれるアドレスが前記メモリの所定の領域を示すときに、前記禁止制御をマスクし、前記アクセス要求を前記メモリに供給すること
を特徴とする付記１０に記載のデータ処理装置の動作方法。
（付記１２）
前記第１プロセッサから出力される前記アドレスが前記第１プロセッサの第１レジスタに保持された情報により示される領域に含まれるときに前記禁止制御をマスクし、前記アクセス要求を前記メモリに供給すること
を特徴とする付記１１に記載のデータ処理装置の動作方法。
（付記１３）
前記第１プロセッサは、割り込み要求を受けたときに、前記メモリの前記所定の領域に格納されている割り込みベクタおよび割り込みハンドラを使用して割り込み処理を実行すること
を特徴とする付記１１または付記１２に記載のデータ処理装置の動作方法。
（付記１４）
前記第１プロセッサの第２レジスタが第１論理に設定されているときに、前記禁止制御をマスクして、前記アクセス要求の前記メモリへの供給を許可すること
を特徴とする付記１１または付記１２に記載のデータ処理装置の動作方法。
（付記１５）
前記第１プロセッサは、割り込み要求を受けたときに、
前記メモリの前記所定の領域に格納されている前記第２レジスタを前記第１論理に設定する命令を実行し、
前記メモリの前記所定の領域に格納されている割り込みベクタを用いて、前記メモリの前記所定の領域を除く領域に格納されている割り込みハンドラを実行し、
割り込み処理の最後に前記第２レジスタを第２論理に設定すること
を特徴とする付記１４に記載のデータ処理装置の動作方法。
（付記１６）
前記禁止制御を実行するときに、前記メモリのアクセスの禁止を示すビジー信号を前記第１プロセッサに出力すること
を特徴とする付記１０ないし付記１５のいずれか１項に記載のデータ処理装置の動作方法。
（付記１７）
前記第２プロセッサは、前記処理要求を順に保持し、前記バッファに保持している前記処理要求を実行し、実行した処理要求をバッファから削除し、前記バッファが一杯になったときに、前記状態信号を出力すること
を特徴とする付記１ないし付記６のいずれか１項に記載のデータ処理装置の動作方法。
【００７７】
以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。
【符号の説明】
【００７８】
１‥プロセッサ；２‥プロセッサ；３‥メモリ；４‥メモリ制御部；１０、１０Ａ、１０Ｂ、１０Ｃ、１０Ｄ‥プロセッサ；１２‥コプロセッサ；１４‥命令メモリ；１６、１６Ａ、１６Ｂ、１６Ｃ、１６Ｄ‥メモリ制御部；ＡＤ‥アドレス；ＢＵＳＹ‥ビジー信号；ＣＯＮ‥制御ビット；ＤＰＤ‥データ処理装置；ＤＴ‥データ；ＥＮ‥アクセス要求；ＭＣ２、ＭＣ１、ＭＣ０‥制御ビット；／ＭＳＫ‥マスク信号；ＭＳＫＣＮＴ１、ＭＳＫＣＮＴ２、ＭＳＫＣＮＴ３‥マスク制御回路；ＱＤＴ‥キューデータ；ＱＦＵＬ‥フル信号；ＱＰＲＥＱ‥キュープッシュリクエスト；ＲＥＱ‥処理要求；ＳＴ‥状態信号
【図１】
0005614341.tif 000002
【図２】
0005614341.tif 000003
【図３】
0005614341.tif 000004
【図４】
0005614341.tif 000005
【図５】
0005614341.tif 000006
【図６】
0005614341.tif 000007
【図７】
0005614341.tif 000008
【図８】
0005614341.tif 000009
【図９】
0005614341.tif 000010
【図１０】
0005614341.tif 000011
【図１１】
0005614341.tif 000012
【図１２】
0005614341.tif 000013