(57)【特許請求の範囲】
【請求項１】
行と列に配置され、それぞれが、磁気トンネル接合素子と、前記磁気トンネル接合素子の第１の端子に接続されたドレイン端子を有する選択スイッチング素子とを備えた、複数のスピントルクＭＲＡＭセルと、
それぞれが、前記複数のスピントルクＭＲＡＭセルの１行に対応づけられるとともに、各行上にある各スピントルクＭＲＡＭセルにおける前記選択スイッチング素子のゲート端子に接続され、前記選択スイッチング素子の活性化および非活性化を制御する、複数のローカルワード線と、
それぞれが、複数のグローバルワード線のうちの対応づけられたグローバルワード線と、前記複数のローカルワード線のうちの対応づけられたローカルワード線との間に配置され、昇圧用の電圧を発生させるためにローカルワード線制御信号によって活性化されたときに、選択されたスピントルクＭＲＡＭセルの前記磁気トンネル接合素子に第１のレベルを書き込む間、前記選択されたスピントルクＭＲＡＭセルにおける前記選択スイッチング素子のゲートに印加されたローカルワード線電圧を昇圧する、複数のゲート電圧昇圧回路と
を備え、
前記選択されたスピントルクＭＲＡＭセルは、第１の書込工程の間に、
第１の時間において、前記選択されたスピントルクＭＲＡＭセルアレイに対応づけられた前記グローバルワード線を活性化し、
前記第１の時間において、前記ローカルワード線制御信号を活性化し、前記選択されたスピントルクＭＲＡＭセルに対応づけられた前記グローバルワード線と、前記選択されたスピントルクＭＲＡＭセルに対応づけられた前記ローカルワード線とを効果的に接続し、
前記第１の時間において、前記選択されたスピントルクＭＲＡＭセルに対応づけられたビット線に、前記第１のレベルとしてのデータ入力信号を印加し、前記選択されたスピントルクＭＲＡＭセルの前記磁気トンネル接合素子に対して前記第１のレベルをプログラミングするための電流を生成し、
第２の時間において、前記ローカルワード線制御信号を非活性化し、前記選択されたスピントルクＭＲＡＭセルに対応づけられた前記グローバルワード線と、前記選択されたスピントルクＭＲＡＭセルに対応づけられた前記ローカルワード線との接続を効果的に断ち、前記選択されたスピントルクＭＲＡＭセルに対応づけられた前記ローカルワード線をフロートさせ、前記対応づけられたローカルワード線を、より高い電圧レベルへと昇圧し、前記選択されたスピントルクＭＲＡＭセルの前記選択スイッチング素子のソースにおける電圧の上昇を補償する
ことにより前記第１のレベルへ書き込まれる
スピントルクＭＲＡＭセルアレイ。
【請求項２】
前記複数のゲート電圧昇圧回路はそれぞれ、高電圧スイッチングトランジスタを備え、
前記高電圧スイッチングトランジスタは、前記ゲート電圧昇圧回路に対応づけられた前記グローバルワード線に接続されたドレイン端子と、前記選択スイッチング素子の前記ゲートに接続されたソースと、前記ローカルワード線電圧を昇圧するための前記高電圧スイッチトランジスタを活性化および非活性化する前記ローカルワード線制御信号を受け取るように接続されたゲートとを有する
請求項１記載のスピントルクＭＲＡＭセルアレイ。
【請求項３】
前記複数のゲート電圧昇圧回路はそれぞれ、過昇圧状態を防ぐために、クランプ素子をさらに備えた
請求項２記載のスピントルクＭＲＡＭセルアレイ。
【請求項４】
それぞれが、前記複数のスピントルクＭＲＡＭセルの前記列のうちの１列に対応づけられるとともに、前記磁気トンネル接合素子の第２の端子に接続された複数のビット線をさらに備えた
請求項１記載のスピントルクＭＲＡＭセルアレイ。
【請求項５】
前記複数のスピントルクＭＲＡＭセルの前記選択スイッチング素子それぞれのソースに接続された共通ソース線をさらに含み、前記スピントルクＭＲＡＭセルをプログラミングするための書込電流のためのソースまたはシンクを供給する
請求項１記載のスピントルクＭＲＡＭセルアレイ。
【請求項６】
前記書込電流のための前記ソースまたはシンクを選択するとともに選択されていないスピントルクＭＲＡＭセルにおける前記選択スイッチング素子のゲート容量をプリチャージするための前記共通ソース線に接続された共通ソース選択回路をさらに備えた
請求項５記載のスピントルクＭＲＡＭセルアレイ。
【請求項７】
前記共通ソース線選択回路は、
第１の電源に接続されたドレイン端子と、前記共通ソース線に接続されたソース端子とを有する第１のトランジスタと、
前記共通ソース線に接続されたドレイン端子と、接地基準点に接続されたソース端子とを有する第２のトランジスタと
を備え、
共通ソース線制御信号は、前記第１および第２のトランジスタのゲートに接続され、プログラミング動作の間に、前記第１および第２のトランジスタをオンおよびオフにし、前記選択されたスピントルクＭＲＡＭセルを通して、前記書込電流のためのソースまたはシンクを供給する
請求項６記載のスピントルクＭＲＡＭセルアレイ。
【請求項８】
それぞれが、前記複数のスピントルクＭＲＡＭセルの１列に対応づけられ、書き込まれるデータに応じて、前記対応づけられたビット線をプリチャージするとともに、前記選択されていないスピントルクＭＲＡＭセルの前記ビット線および前記選択されていないスピントルクＭＲＡＭセルのゲート容量をプレチャージする複数のビット線プリチャージ回路をさらに備えた
請求項１記載のスピントルクＭＲＡＭセルアレイ。
【請求項９】
前記複数のビット線プリチャージ回路はそれぞれ、
第１の電源に接続されたドレイン端子と、前記対応づけられたビット線に接続されたソース端子とを有する第３のトランジスタと、
前記対応づけられたビット線に接続されたドレイン端子と、接地基準点に接続されたソース端子とを有する第４のトランジスタとを備え、
ビット線制御信号は、前記第３および第４のトランジスタのゲートに接続され、プログラム動作の間に、前記第３および第４のトランジスタをオンおよびオフにし、選択されたスピントルクＭＲＡＭセルを通して、前記書込電流の流れの方向性を制御する
請求項８記載のスピントルクＭＲＡＭセルアレイ。
【請求項１０】
複数のグループに配置された、複数のスピントルクＭＲＡＭセルアレイを備え、
各スピントルクＭＲＡＭセルアレイは、
行と列に配置され、それぞれが、磁気トンネル接合素子と、前記磁気トンネル接合素子の第１の端子に接続されたドレイン端子を有する選択スイッチング素子とを備えた、複数のスピントルクＭＲＡＭセルと、
それぞれが、前記複数のスピントルクＭＲＡＭセルの１行に対応づけられるとともに、各行上にある各スピントルクＭＲＡＭセルの前記選択スイッチング素子のゲート端子に接続され、前記選択スイッチング素子の活性化および非活性化を制御する、複数のローカルワード線と、
それぞれが、複数のグローバルワード線のうちの対応づけられたグローバルワード線と、前記複数のローカルワード線のうちの対応づけられたローカルワード線との間に配置され、昇圧用の電圧を発生させるためにローカルワード線制御信号によって活性化されたときに、選択されたスピントルクＭＲＡＭセルの前記磁気トンネル接合素子に第１のレベルを書き込む間、前記選択されたスピントルクＭＲＡＭセルにおける前記選択スイッチング素子のゲートに印加されたローカルワード線電圧を昇圧する、複数のゲート電圧昇圧回路と
を備え、
前記選択されたスピントルクＭＲＡＭセルは、第１の書込工程の間に、
第１の時間において、前記選択されたスピントルクＭＲＡＭセルアレイに対応づけられた前記グローバルワード線を活性化し、
前記第１の時間において、前記ローカルワード線制御信号を活性化し、前記選択されたスピントルクＭＲＡＭセルに対応づけられた前記グローバルワード線と、前記選択されたスピントルクＭＲＡＭセルに対応づけられた前記ローカルワード線とを効果的に接続し、
前記第１の時間において、前記選択されたスピントルクＭＲＡＭセルに対応づけられたビット線に、前記第１のレベルとしてのデータ入力信号を印加し、前記選択されたスピントルクＭＲＡＭセルの前記磁気トンネル接合素子に対して前記第１のレベルをプログラミングするための電流を生成し、
第２の時間において、前記ローカルワード線制御信号を非活性化し、前記選択されたスピントルクＭＲＡＭセルに対応づけられた前記グローバルワード線と、前記選択されたスピントルクＭＲＡＭセルに対応づけられた前記ローカルワード線との接続を効果的に断ち、前記選択されたスピントルクＭＲＡＭセルに対応づけられた前記ローカルワード線をフロートさせ、前記対応づけられたローカルワード線を、より高い電圧レベルへと昇圧し、前記選択されたスピントルクＭＲＡＭセルの前記選択スイッチング素子のソースにおける電圧の上昇を補償する
ことにより前記第１のレベルへ書き込まれる
スピントルク磁気ランダムアクセスメモリデバイス。
【請求項１１】
前記複数のゲート電圧昇圧回路はそれぞれ、前記ゲート電圧昇圧回路に対応づけられた前記グローバルワード線に接続されたドレイン端子と、前記選択スイッチング素子の前記ゲートに接続されたソースと、前記ローカルワード線電圧を昇圧するための前記高電圧スイッチトランジスタを活性化および非活性化する前記ローカルワード線制御信号を受け取るように接続されたゲートとを有する高電圧スイッチングトランジスタを備えた
請求項１０記載のスピントルク磁気ランダムアクセスメモリデバイス。
【請求項１２】
前記複数のゲート電圧昇圧回路はそれぞれ、過昇圧状態を防ぐために、クランプ素子をさらに備えた
請求項１１記載のスピントルク磁気ランダムアクセスメモリデバイス。
【請求項１３】
前記スピントルクＭＲＡＭセルアレイは、それぞれが、前記複数のスピントルクＭＲＡＭセルの前記列の１列に対応づけられるとともに、前記磁気トンネル接合素子の第２の端子に接続された複数のビット線をさらに備えた
請求項１０記載のスピントルク磁気ランダムアクセスメモリデバイス。
【請求項１４】
前記複数のスピントルクＭＲＡＭセルの前記選択スイッチング素子それぞれのソースに接続された共通ソース線をさらに備え、前記スピントルクＭＲＡＭセルをプログラミングするとともに選択されていないスピントルクＭＲＡＭセルにおける前記選択スイッチング素子のゲート容量をプリチャージするための書込電流のためのソースまたはシンクを供給する
請求項１０記載のスピントルク磁気ランダムアクセスメモリデバイス。
【請求項１５】
前記スピントルクＭＲＡＭセルアレイは、前記書込電流のための前記ソースまたはシンクを選択するための、前記共通ソース線に接続された共通ソース選択回路をさらに備えた
請求項１４記載のスピントルク磁気ランダムアクセスメモリデバイス。
【請求項１６】
前記共通ソース線選択回路は、
第１の電源に接続されたドレイン端子と、前記共通ソース線に接続されたソース端子とを有する第１のトランジスタと、
前記共通ソース線に接続されたドレイン端子と、接地基準点に接続されたソース端子とを有する第２のトランジスタとを備え、
共通ソース線制御信号は、前記第１および第２のトランジスタのゲートに接続され、プログラミング動作の間に、前記第１および第２のトランジスタをオンおよびオフにし、前記選択されたスピントルクＭＲＡＭセルを通して、前記書込電流のためのソースまたはシンクを供給する
請求項１５記載のスピントルク磁気ランダムアクセスメモリデバイス。
【請求項１７】
前記スピントルクＭＲＡＭセルアレイは、それぞれが、前記複数のスピントルクＭＲＡＭセルの１列に対応づけられ、選択されていないスピントルクＭＲＡＭセルの前記ビット線および前記選択されていないスピントルクＭＲＡＭセルのゲート容量をプリチャージするための複数のビット線プリチャージ回路をさらに備えた
請求項１０記載のスピントルク磁気ランダムアクセスメモリデバイス。
【請求項１８】
前記複数のビット線プリチャージ回路はそれぞれ、
第１の電源に接続されたドレイン端子と、前記対応づけられたビット線に接続されたソース端子とを有する第３のトランジスタと、
前記対応づけられたビット線に接続されたドレイン端子と、接地基準点に接続されたソース端子とを有する第４のトランジスタとを備え、
ビット線制御信号は、前記第３および第４のトランジスタのゲートに接続され、プログラム動作の間に、前記第３および第４のトランジスタをオンおよびオフにし、選択されたスピントルクＭＲＡＭセルを通して、前記書込電流の流れの方向性を制御する
請求項１７記載のスピントルク磁気ランダムアクセスメモリデバイス。
【請求項１９】
スピントルクＭＲＡＭセルのアレイの選択されたスピントルクＭＲＡＭセルに対して、第１のレベルを書き込む方法であって、
行と列に配置され、それぞれが、磁気トンネル接合素子と、前記磁気トンネル接合素子の第１の端子に接続されたドレイン端子を有する選択スイッチング素子とを備えた、複数のスピントルクＭＲＡＭセルを設ける工程と、
それぞれが、前記複数のスピントルクＭＲＡＭセルの１行に対応づけられるとともに、各行上にある各スピントルクＭＲＡＭセルの前記選択スイッチング素子のゲート端子に接続され、前記選択スイッチング素子の活性化および非活性化を制御する複数のローカルワード線を設ける工程と、
それぞれが、複数のグローバルワード線のうちの対応づけられたグローバルワード線と、前記複数のローカルワード線のうちの対応づけられたローカルワード線との間に配置され、ローカルワード線制御信号によって活性化されたときに、選択されたスピントルクＭＲＡＭセルの前記磁気トンネル接合素子に第１のレベルを書き込む間、前記選択されたスピントルクＭＲＡＭセルにおける前記選択スイッチング素子のゲートに印加されたローカルワード線電圧を昇圧する、複数のゲート電圧昇圧回路を設ける工程と、
第１の時間において、前記選択されたスピントルクＭＲＡＭセルに対応づけられた前記グローバルワード線を活性化する工程と、
前記第１の時間において、前記ローカルワード線制御信号を活性化し、前記選択されたスピントルクＭＲＡＭセルに対応づけられた前記グローバルワード線と、前記選択されたスピントルクＭＲＡＭセルに対応づけられた前記ローカルワード線とを効果的に接続する工程と、
前記第１の時間において、前記選択されたスピントルクＭＲＡＭセルに対応づけられたビット線に対して、前記第１のレベルとしてのデータ入力信号を印加し、前記選択されたスピントルクＭＲＡＭセルの前記磁気トンネル接合素子に、前記第１のレベルをプログラミングするための電流を生成する工程と、
選択されていないスピントルクＭＲＡＭセルにおける前記選択スイッチング素子のゲート容量をプリチャージする工程と、
前記対応づけられたローカルワード線をより高い電圧レベルまで昇圧するために、第２の時間において、前記ローカルワード線制御信号を非活性化し、前記選択されたスピントルクＭＲＡＭセルに対応づけられた前記グローバルワード線と、前記選択されたスピントルクＭＲＡＭセルに対応づけられた前記ローカルワード線との接続を効果的に断ち、前記選択されたスピントルクＭＲＡＭセルに対応づけられた前記ローカルワード線をフロートさせ、前記対応づけられたローカルワード線をより高い電圧レベルへと昇圧し、前記選択されたスピントルクＭＲＡＭセルの前記選択スイッチング素子のソースにおける電圧の上昇を補償する工程と
を含む書き込み方法。
【請求項２０】
スピントルクＭＲＡＭセルアレイを形成する方法であって、
行と列に配置され、それぞれの形成が、磁気トンネル接合素子を形成する工程と、前記磁気トンネル接合素子の第１の端子に接続されたドレイン端子を有する選択スイッチング素子を形成する工程とを含む、複数のスピントルクＭＲＡＭセルを形成する工程と、
それぞれの形成は、各ローカルワード線を、前記複数のスピントルクＭＲＡＭセルの１行に対応づけるとともに、各ワード線を、その対応づけられた行上にある各スピントルクＭＲＡＭセルの前記選択されたスイッチング素子のゲート端子に接続し、前記選択スイッチング素子の活性化および非活性化を制御する工程を含む、複数のローカルワード線を形成する工程と、
それぞれの形成は、各ゲート電圧昇圧回路を、複数のグローバルワード線のうちの対応づけられたグローバルワード線と、前記複数のローカルワード線のうちの対応づけられたローカルワード線との間に配置し、ローカルワード線制御信号によって活性化されたときに、選択されたスピントルクＭＲＡＭセルの前記磁気トンネル接合素子に対して第１のレベルを書き込む間、前記選択されたスイッチング素子のゲートに印加されたローカルワード線電圧を昇圧する工程を含む、複数のゲート電圧昇圧回路を形成する工程と
を含み、
前記ローカルワード線を共有する、選択されていないスピントルクＭＲＡＭセルにおける前記選択スイッチング素子のゲート容量は、前記ゲート電圧昇圧回路に昇圧用の電圧を発生させるための昇圧用の容量として機能し、
前記複数のゲート電圧昇圧回路それぞれの形成は、
高電圧スイッチングトランジスタを形成する工程と、
前記高電圧スイッチングトランジスタのドレイン端子を、前記ゲート電圧昇圧回路に対応づけられた前記グローバルワード線に接続する工程と、
前記高電圧スイッチングトランジスタのソース端子を、前記選択スイッチング素子の前記ゲートに接続する工程と、
前記ローカルワード線制御信号を受け取るように前記高電圧スイッチングトランジスタのゲートを接続し、前記高電圧スイッチトランジスタを活性化および非活性化し、前記ローカルワード線電圧を昇圧する工程と
を含む
スピントルクＭＲＡＭセルアレイの形成方法。
【請求項２１】
前記複数のゲート電圧昇圧回路それぞれの形成は、
過昇圧状態を防ぐために、クランプ素子を形成する工程と、
前記クランプ素子の第１の端子を、前記高電圧スイッチングトランジスタの前記ソース、および前記対応づけられたワードに接続する工程と、
前記クランプ素子の第２の端子を接地基準点に接続する工程と
をさらに含む
請求項２０記載のスピントルクＭＲＡＭセルアレイの形成方法。
【請求項２２】
複数のビット線を形成する工程をさらに含むスピントルクＭＲＡＭセルアレイの形成方法であって、各ビット線の形成は、
各ビット線を、前記複数のスピントルクＭＲＡＭセルの前記列の１列に対応づける工程と、
各ビット線を、前記磁気トンネル接合素子の第２の端子に接続する工程と
を含む
請求項２０記載のスピントルクＭＲＡＭセルアレイの形成方法。
【請求項２３】
共通ソース線を形成する工程と、
前記共通ソース線を、前記複数のスピントルクＭＲＡＭセルの前記選択スイッチング素子それぞれのソースに接続し、前記スピントルクＭＲＡＭセルをプログラミングするための書込電流のためのソースまたはシンクを供給する工程と
をさらに含む
請求項２０記載のスピントルクＭＲＡＭセルアレイの形成方法。
【請求項２４】
共通ソース選択回路を形成する工程と、
前記共通ソース選択回路を、前記書込電流のための前記ソースまたはシンクを選択するとともに前記選択されていないスピントルクＭＲＡＭセルにおける前記選択スイッチング素子のゲート容量をプリチャージするための前記共通ソース線に接続する工程と
をさらに含む
請求項２３記載のスピントルクＭＲＡＭセルアレイの形成方法。
【請求項２５】
前記共通ソース線選択回路の形成は、
第１の電源に接続されたドレイン端子と、前記共通ソース線に接続されたソース端子とを有する第１のトランジスタを形成する工程と、
前記共通ソース線に接続されたドレイン端子と、接地基準点に接続されたソース端子とを有する第２のトランジスタを形成する工程と、
共通ソース線制御信号を、前記第１および第２のトランジスタのゲートに接続し、プログラム動作の間、前記第１および第２のトランジスタをオンおよびオフにし、前記選択されたスピントルクＭＲＡＭセルを通して、前記書込電流のためのソースまたはシンクを供給する工程と
を含む
請求項２４記載のスピントルクＭＲＡＭセルアレイの形成方法。
【請求項２６】
複数のビット線プリチャージ回路を形成する工程と、
前記選択されていないスピントルクＭＲＡＭセルにおける前記ビット線および前記選択されていないスピントルクＭＲＡＭセルにおけるゲート容量をプリチャージするために、各ビット線プリチャージ回路を、前記複数のスピントルクＭＲＡＭセルの１列に接続する工程と
をさらに含む
請求項２０記載のスピントルクＭＲＡＭセルアレイの形成方法。
【請求項２７】
前記複数のビット線プリチャージ回路それぞれの形成は、
第１の電源に接続されたドレイン端子と、対応づけられたビット線に接続されたソース端子とを有する第３のトランジスタを形成する工程と、
前記対応づけられたビット線に接続されたドレイン端子と、接地基準点に接続されたソース端子とを有する第４のトランジスタを形成する工程と、
前記ビット線制御信号を、前記第３および第４のトランジスタのゲートに接続し、プログラミング動作の間、前記第３および第４のトランジスタをオンおよびオフにし、選択されたスピントルクＭＲＡＭセルを通して、前記書込電流の流れの方向性を制御する工程と
を含む
請求項２６記載のスピントルクＭＲＡＭセルアレイの形成方法。
【請求項２８】
前記ローカルワード線を共有する、選択されていないスピントルクＭＲＡＭセルにおける前記選択スイッチング素子のゲート容量は、前記ゲート電圧昇圧回路に昇圧用の電圧を生じさせるための昇圧用の容量として機能する
請求項１記載のスピントルクＭＲＡＭセルアレイ。
【請求項２９】
前記ローカルワード線を共有する、選択されていないスピントルクＭＲＡＭセルにおける前記選択スイッチング素子のゲート容量は、前記ゲート電圧昇圧回路に昇圧用の電圧を発生させるための昇圧用の容量として機能する
請求項１０記載のスピントルク磁気ランダムアクセスメモリデバイス。
【請求項３０】
前記ローカルワード線を共有する、前記選択されていないスピントルクＭＲＡＭセルにおける前記選択スイッチング素子のゲート容量は、前記対応づけられたローカルワード線をより高い電圧レベルまで昇圧させるための昇圧用の容量として機能する
請求項１９記載の書き込み方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、メモリアレイ構造をプログラミングする回路および方法に関する。より具体的には、本発明は、アレイにおけるスピントルク磁気ランダムアクセスメモリ（ＭＲＡＭ）セルをプログラミングするために、スピントルク磁気ランダムアクセスメモリ（ＭＲＡＭ）セルの選択スイッチングトランジスタ（select switching transistor）のゲート電圧を昇圧する回路および方法に関する。
【背景技術】
【０００２】
［関連特許出願］
２００７年４月２４日に出願され、本発明と同じ指定代理人に担当され、その全体を参照することによってここに組み込む米国特許出願シリアル番号１１／７８９３２４。
【０００３】
スピンＲＡＭ、またはスピントルクＭＲＡＭという用語は、スピン注入磁化反転（ＳＴＳ：spin torque transfer magnetization switching）ＭＲＡＭを指す。これに関連して、“スピン”という用語は、ＭＴＪを通り抜け、ＭＴＪ素子のフリー層の磁気モーメントを変化させる電子の角運動量を指す。電子は、電荷および角運動量（すなわちスピン）の両方を持つ。公知技術になっているように、スピン偏極電子の電流は、スピン角運動量の交換を通して、ＭＴＪのフリー強磁性層の磁化方向を変化させることができる。従来のＭＲＡＭとスピントルクＭＲＡＭとの大きな違いは、そのプログラミングの仕組みである。従来のＭＲＡＭは、１以上の外部電流 によって生成された磁界によってプログラミングされていたが、プログラミングは、スピンＲＡＭ磁性層を流れる双方向の電流によって成し遂げられる。読み出しは、両方の型のメモリにおいて同様である。すなわち、フリー層の磁気極性が、固定層に対して平行であるかまたは反平行であるかによる、磁気トンネル接合における抵抗差を検出する。スピントルクＭＲＡＭに必要なプログラミング電流は、従来のＭＲＡＭよりもずっと低く、形状をより縮小することができる。
【０００４】
"A Novel Nonvolatile Memory with Spin Torque Transfer Magnetization Switching: Spin-Ram", Hosomi, et al., IEEE International Electron Devices Meeting, 2005. IEDM Technical Digest. Dec. 2005, pp.:459-462には、スピン注入磁化反転（ＳＴＳ）を用いた非揮発性のメモリ、すなわち簡略化されたスピンＲＡＭが提供されている。スピンＲＡＭは、スピン運動量トルク注入電流 と磁気トンネル接合（ＭＴＪ）におけるメモリ層の磁気モーメントとの相互作用を通じて磁化反転（magnetization reversal）によってプログラミングされ、それゆえ従来のＭＲＡＭにおいて必要であった外部磁界は不要となる。
【０００５】
ここで、従来技術におけるスピントルクＭＲＡＭセル（spin-torque MRAM cell）、およびその周辺回路を表すブロック図である図１を参照する。スピントルクＭＲＡＭセル１００は、ＭＴＪ素子１０５と、選択スイッチング金属酸化膜半導体（ＭＯＳ）トランジスタ１１０とからなる。ＭＴＪ素子１０５は、ピンド強磁性層１０２およびフリー強磁性層１０４、並びにトンネルバリア層１０３によって構成されている。ＭＯＳトランジスタ１１０のドレインは、非磁性層を介して、ピンド強磁性層１０２に接続されている。フリー強磁性層１０４はビット線１１５に接続され、ＭＯＳトランジスタ１１０のソースはソース選択線（source select line）１２０ に接続されている。ビット線１１５、およびソース選択線１２０は、バイポーラ書込パルス／読出バイアスジェネレータ（bipolar write pulse/read bias generator）１２５に接続されている。バイポーラ書込パルス／読出バイアスジェネレータ１２５は、ビット線１１５およびソース選択線１２０を介して、ＭＴＪ素子１０５に、必要なプログラミング電流を供給する。その方向は、ＭＴＪ素子１０５にプログラミングされる論理状態によって決定される。
【０００６】
選択スイッチングＭＯＳトランジスタ（select switching MOS transistor）１１０のゲートは、ワード線１３０に接続されている。ワード線１３０は、選択スイッチングＭＯＳトランジスタ１１０のゲートにワード線選択電圧を送り、ＭＴＪ素子１０５の論理状態を、読み出しまたは書き込むための選択スイッチングＭＯＳトランジスタ１１０を活性化する。センスアンプ（sense amplifier）１３５は、ビット線に接続された１つの入力端子と、電圧基準回路（voltage reference circuit）１４０に接続された２つ目の入力端子とを有する。ワード線１１５の電圧が、選択スイッチングＭＯＳトランジスタ１１０をオンにするための活性化されたワード線選択電圧であるとき、バイポーラ書込パルス／読出バイアスジェネレータ１２５は、ＭＴＪ素子１０５を流れるバイアス電流を生成する。電圧がＭＴＪ素子１０５の両端に生成され、それを、センスアンプ１３５によって検知し、基準電圧ジェネレータと比較することによって、ＭＴＪ素子１０５に書き込まれた論理状態を測定する。この論理状態は、データ出力信号（data output signal）１４５として、センスアンプ１３５の出力端子に送られる。
【０００７】
スピントルクＭＲＡＭセル１００のアレイを表す図２を参照する。スピントルクＭＲＡＭセル１００は、行と列に配置されている。スピントルクＭＲＡＭセル１００の行上にあるスピントルクＭＲＡＭセル１００それぞれのＭＯＳトランジスタのゲートは、ワード線２００ａ，２００ｂ，…，２００ｎ−１，２００ｎに接続され、ワード線選択信号を受け取り、選択されたスピントルクＭＲＡＭセル１００に対する書き込み、および読み出しのために、ＭＯＳトランジスタを活性化する。スピントルクＭＲＡＭセル１００の列上にあるスピントルクＭＲＡＭセル１００のＭＴＪ素子それぞれの１つの端子は、ビット線２０５ａ，２０５ｂ，…，２０５ｍに接続されている。スピントルクＭＲＡＭセル１００それぞれのＭＯＳトランジスタそれぞれのソースは、ソース選択線２１０ａ，２１０ｂ，…，２１０ｍに接続されている。書き込み動作の間、プログラミング電圧は、選択されたスピントルクＭＲＡＭセル１００に書き込まれる論理状態によって、選択されたビット線２０５ａ，２０５ｂ，…，２０５ｍから、選択されたスピントルクＭＲＡＭセル１００を介して、選択されたソース選択線２１０ａ，２１０ｂ，…，２１０ｍへ、または、選択されたソース選択線２１０ａ，２１０ｂ，…，２１０ｍから、選択されたスピントルクＭＲＡＭセル１００を介して、選択されたビット線２０５ａ，２０５ｂ，…，２０５ｍへ、のいずれかによって送られる。
【０００８】
米国特許出願公開第２００７／０２７９９６８号（Luo他）には、グローバルワード線に接続されたローカルワード線（local word line）に接続された磁気メモリ磁気メモリセル（magnetic memory cells）が提示されている。磁気メモリは、磁気素子に接続されたビット線と、選択素子に接続されたソース線とをさらに含む。各磁気メモリセルは、磁気素子と、磁気素子と接続された選択素子とを含む。磁気素子は、第１および第２の方向に 磁気素子を通して駆動された第１および第２の書込電流によってプログラミングされる。ローカルワード線は、選択素子と接続され、第１の抵抗率を有する。各グローバルワード線は、ローカルワード線の一部に対応し、第１の抵抗率よりも低い抵抗率を有する。
【０００９】
米国特許第６８１６４０５号（Lu他）では、クロスポイント型磁気ＲＡＭ（cross point magnetic RAM）のためのセグメント化されたワード線アーキテクチャについて説明されている。ＭＲＡＭは、複数の磁気メモリセルと、 複数のローカルワード線とを含む。ローカルワード線はそれぞれ、動作可能なように少なくとも１つのメモリセルに接続され、その少なくとも１つのメモリセルの論理状態の書き込みを補助する。ローカルワード線はそれぞれ、グローバルワード線に接続されている。グローバルワード線は、メモリセルから分離されており、書込回路によってグローバルワード線に接続されている。ビット線は、動作可能なようにメモリセルに接続され、１つ以上のメモリセルの論理状態を選択的に書き込む。書込回路はそれぞれ、１つ以上のメモリセルの書き込みを補助するために、書き込み電流の少なくとも一部を供給する電流ソース、および／または戻す電流シンクとして構成可能である。書込回路は、グローバルワード線にわたって書込電流を選択的に分配するように構成されているため、選択されたメモリセルと、半選択された（half-selected）および／または選択されていないメモリセルとの間の浮遊磁界相互作用が減少する。
【００１０】
米国特許第７３４５９４５号（Jeon他）には、半導体メモリ素子用のライン駆動回路（line driver circuit）が示されている。半導体メモリ素子は、段階的に構成されたワード線駆動回路を有する。複数のサブワード線駆動回路は、平行に、各メインワード線に接続され、メインワード線を通して供給されたメインワード線イネーブル信号に応じて、選択されたサブワード線にサブワード線イネーブル信号を供給する。複数の（ローカル）ワード線駆動回路は、各サブワード線に平行に接続され、（メイン／サブ）ワード線イネーブル信号に応じて、選択されたローカルワード線にローカルワード線イネーブル信号を供給することによって、選択されたローカルワード線に接続された複数のメモリセルを動作する。
【００１１】
米国特許第６４２４５６３号（Honigschmid）には、磁気抵抗器（magnetoresistive resistor）、およびスイッチングトランジスタ（switching transistor）を含むＭＲＡＭメモリセルが説明されている。磁気抵抗器は、中央金属面と上部金属面との間に配置される。中央金属面は、ワード線スティッチのために、さらには書き込みのために機能する。ワード線昇圧回路は、各セルのスティッチ領域に設けられ、その結果、磁気抵抗器は臨界電圧に達しないが、スイッチングトランジスタをオンにすることができる。
【発明の概要】
【発明が解決しようとする課題】
【００１２】
本発明の目的は、スピントルクＭＲＡＭセルの選択スイッチングＭＯＳトランジスタのゲートを昇圧し、スピントルクＭＲＡＭセルのＭＴＪ素子におけるプログラミング電流の減少を防ぐことにある。
【課題を解決するための手段】
【００１３】
少なくともこの目的を達成するように、さまざまな実施の形態は、行と列に配置された複数のスピントルクＭＲＡＭセルを有するスピントルクＭＲＡＭセルアレイ（spin-torque MRAM cell array）を含む。スピントルクＭＲＡＭセルは、それぞれ、磁気トンネル接合素子（magnetic tunnel junction element）と、選択スイッチング素子（select switching device）とを含む。選択スイッチング素子は、磁気トンネル接合素子の第１の端子に接続されたドレイン端子を有する。スピントルクＭＲＡＭセルアレイは、複数のローカルワード線（local word line）を有する。各ローカルワード線は、複数のスピントルクＭＲＡＭセルの１行に対応づけられるとともに、各行上にある各スピントルクＭＲＡＭセルの選択スイッチング素子のゲート端子に接続され、選択スイッチング素子の活性化および非活性化を制御する。スピントルクＭＲＡＭセルアレイは、各ゲート電圧昇圧回路（gate voltage boosting circuit）が、複数のグローバルワード線（global word line）のうちの対応づけられたグローバルワード線と、複数のローカルワード線のうちの対応づけられたローカルワード線との間に配置された、複数のゲート電圧昇圧回路を有する。ゲート電圧昇圧回路は、ローカルワード線制御信号（local word line control signal）によって活性化されたときに、選択されたスピントルクＭＲＡＭセルの磁気トンネル接合素子に対して第１レベル（論理“１”）を書き込む間、選択されたスイッチング素子のゲートに印加されたローカルワード線電圧を昇圧する。
【００１４】
複数のゲート電圧昇圧回路はそれぞれ、ゲート電圧昇圧回路に対応づけられたグローバルワード線に接続されたドレイン端子を有する高電圧スイッチングトランジスタ（high voltage switching transistor）を含む。高電圧スイッチングトランジスタのソースは、選択スイッチング素子のゲートに接続されるとともに、高電圧スイッチングトランジスタのゲートは、ローカルワード線制御信号を受け取るように接続され、ローカルワード線電圧を昇圧するための高電圧スイッチトランジスタを活性化および非活性化する。いくつかの実施の形態においては、複数のゲート電圧昇圧回路はそれぞれ、過昇圧状態を防ぐためのクランプ素子（clamping device）をさらに含んでもよい。
【００１５】
スピントルクＭＲＡＭセルアレイは、複数のビット線（bit line）をさらに含む。各ビット線は、複数のスピントルクＭＲＡＭセルの列のうちの１列に対応づけられるとともに、磁気トンネル接合素子の第２の端子に接続されている。共通ソース線（common source line）は、複数のスピントルクＭＲＡＭセルの選択スイッチング素子それぞれのソースに接続され、スピントルクＭＲＡＭセルをプログラミングするための書込電流のためのソースまたはシンクを供給する。共通ソース線は、書込電流のためのソースまたはシンクを選択するための共通ソース線に接続された、共通ソース選択回路に接続されている。
【００１６】
共通ソース線選択回路（common source line select circuit）は、第１の電源（first voltage source）に接続されたドレイン端子と、共通ソース線に接続されたソース端子とを有する第１のトランジスタ（first transistor）を含む。第２のトランジスタ（second transistor）は、共通ソース線に接続されたドレイン端子と、接地基準点（ground reference point）に接続されたソース端子とを有する。共通ソース線制御信号（common source line control signal）は、第１および第２のトランジスタのゲートに接続され、プログラミング動作の間、第１および第２のトランジスタをオンおよびオフにし、選択されたスピントルクＭＲＡＭセルを通して、書込電流のためのソースまたはシンクを供給する。
【００１７】
スピントルクＭＲＡＭセルアレイは、複数のビット線プリチャージ回路（bit line precharge circuit）を有する。各ビット線プリチャージ回路は、複数のスピントルクＭＲＡＭセルの１列に対応づけられるとともに、第１の電源に接続されたドレイン端子と、対応づけられたビット線に接続されたソース端子とを有する第３のトランジスタ（third transistor）を有する。ビット線プリチャージ回路に含まれる第４のトランジスタ（fourth transistor）は、対応づけられたビット線に接続されたドレイン端子と、接地基準点に接続されたソース端子とを有する。ビット線制御信号（bit line control signal）は、第３および第４のトランジスタのゲートに接続され、プログラミング動作の間、第３および第４のトランジスタをオンおよびオフにし、選択されたスピントルクＭＲＡＭセルを通して、書込電流の流れの方向性を制御する。
【００１８】
スピントルクＭＲＡＭセルアレイのさまざまな実施の形態において、選択されたスピントルクＭＲＡＭセルは、第１の時間（first time）において、選択されたスピントルクＭＲＡＭセルに対応づけられたグローバルワード線を活性化することにより、第１のレベル（first level）に書き込まれる。ローカルワード線制御信号は、第１の時間において活性化され、選択されたスピントルクＭＲＡＭセルに対応づけられたグローバルワード線と、選択されたスピントルクＭＲＡＭセルに対応づけられたローカルワード線とを効果的に接続する。データ入力信号（data input signal）が、第１のレベルとして、選択されたスピントルクＭＲＡＭセルに対応づけられたビット線に印加され、第１の時間において、選択されたスピントルクＭＲＡＭセルの磁気トンネル接合素子に第１のレベルをプログラミングするための電流を生成する。第２の時間において、ローカルワード線制御信号は非活性化され、選択されたスピントルクＭＲＡＭセルに対応づけられたグローバルワード線と、選択されたスピントルクＭＲＡＭセルに対応づけられたローカルワード線との接続を効果的に断つ。したがって、選択されたスピントルクＭＲＡＭセルに対応づけられたローカルワード線は、より高い電圧レベルへと昇圧され、選択されたスピントルクＭＲＡＭセルの選択スイッチング素子のソースにおける電圧の上昇を補償する。
【００１９】
他の実施の形態において、スピントルク磁気ランダムアクセスメモリデバイス（spin-torque magnetic random access memory device）は、複数のグループに配置された複数のスピントルクＭＲＡＭセルアレイを含む。各スピントルクＭＲＡＭアレイは、行と列に配置された複数のスピントルクＭＲＡＭセルを有する。各スピントルクＭＲＡＭセルは、磁気トンネル接合素子と、選択スイッチング素子とを含む。選択スイッチング素子は、磁気トンネル接合素子の第１の端子に接続されたドレイン端子を有する。各スピントルクＭＲＡＭセルアレイは、複数のローカルワード線を有する。各ローカルワード線は、複数のスピントルクＭＲＡＭセルの１行に対応づけられるとともに、各行上にある各スピントルクＭＲＡＭセルの選択スイッチング素子のゲート端子に接続され、選択スイッチング素子の活性化および非活性化を制御する。
【００２０】
スピントルクＭＲＡＭセルアレイはそれぞれ、複数のゲート電圧昇圧回路を有する。各ゲート電圧昇圧回路は、複数のグローバルワード線のうちの対応づけられたグローバルワード線と、複数のローカルワード線のうちの対応づけられたローカルワード線との間に配置され、ローカルワード線制御信号によって活性化されたときに、選択されたスピントルクＭＲＡＭセルの磁気トンネル接合素子に対して第１のレベルを書き込む間、選択されたスイッチング素子のゲートの電圧を昇圧する。
【００２１】
複数のゲート電圧昇圧回路はそれぞれ、高電圧スイッチングトランジスタを有する。高電圧スイッチングトランジスタは、ゲート電圧昇圧回路に対応づけられたグローバルワード線に接続されたドレイン端子と、対応づけられたローカルワード線に接続され、したがって、スピントルクＭＲＡＭセルそれぞれの選択スイッチング素子のゲートに接続されたソースとを有し、高電圧スイッチングトランジスタのゲートは、複数のスピントルクＭＲＡＭセルのうちの１つを選択するためのローカルワード線制御信号を受け取るように接続されている。スピントルク磁気ランダムアクセスメモリデバイスによるいくつかの実施の形態において、複数のゲート電圧昇圧回路はそれぞれ、過昇圧状態を防ぐためにクランプ素子を含む。
【００２２】
スピントルクＭＲＡＭセルアレイはそれぞれ、複数のビット線をさらに含む。各ビット線は、複数のスピントルクＭＲＡＭセルの列のうちの１列に対応づけられるとともに、磁気トンネル接合素子の第２の端子に接続されている。
【００２３】
スピントルク磁気ランダムアクセスメモリデバイスのさまざまな実施の形態において、共通ソース線は、複数のスピントルクＭＲＡＭセルの選択スイッチング素子それぞれのソースに接続され、選択されたスピントルクＭＲＡＭセルをプログラミングするための書込電流のためのソースまたはシンクを供給する。スピントルクＭＲＡＭセルアレイそれぞれの共通ソース線は、書込電流のためのソースまたはシンクを選択する共通ソース選択回路に接続されている。共通ソース線選択回路は、第１の電源に接続されたドレイン端子と、共通ソース線に接続されたソース端子とを有する第１のトランジスタを有する。第２のトランジスタは、共通ソース線に接続されたドレイン端子と、接地基準点に接続されたソース端子とを有する。共通ソース線制御信号は、第１および第２のトランジスタのゲートに接続され、プログラミング動作の間、第１および第２のトランジスタをオンおよびオフにし、選択されたスピントルクＭＲＡＭセルを通して、書込電流のためのソースまたはシンクを供給する。
【００２４】
スピントルク磁気ランダムアクセスメモリデバイスのいくつかの実施の形態において、スピントルクＭＲＡＭセルアレイは、複数のビット線プリチャージ回路をさらに含む。各ビット線プリチャージ回路は、複数のスピントルクＭＲＡＭセルの１列に対応づけられている。複数のビット線プリチャージ回路はそれぞれ、第３のトランジスタを有する。第３のトランジスタは、第１の電源 に接続されたドレイン端子と、対応づけられたビット線に接続されたソース端子とを有する。第４のトランジスタは、対応づけられたビット線に接続されたドレイン端子と、接地基準点に接続されたソース端子とを有する。ビット線制御信号は、第３および第４のトランジスタのゲートに接続され、プログラミング動作の間、第３および第４のトランジスタをオンおよびオフにし、選択されたスピントルクＭＲＡＭセルを通して、書込電流の方向性を制御する。
【００２５】
スピントルク磁気ランダムアクセスメモリデバイスのさまざまな実施の形態において、選択されたスピントルクＭＲＡＭセルは、第１の時間において、選択されたスピントルクＭＲＡＭセルに対応づけられたグローバルワード線を活性化することにより、第１のレベルに書き込まれる。第１の時間において、ローカルワード線制御信号が活性化され、選択されたスピントルクＭＲＡＭセルに対応づけられたグローバルワード線と、選択されたスピントルクＭＲＡＭセルに対応づけられたローカルワード線とを効果的に接続する。第１のレベル（論理“１”）としてのデータ入力信号は、選択されたスピントルクＭＲＡＭセルに対応づけられたビット線に印加され、第１の時間において、選択されたスピントルクＭＲＡＭセルの磁気トンネル接合素子に対して、第１のレベルをプログラミングするための電流を生成する。第２の時間において、ローカルワード線制御信号は非活性化され、選択されたスピントルクＭＲＡＭセルに対応づけられたグローバルワード線と、選択されたスピントルクＭＲＡＭセルに対応づけられたローカルワード線との接続を効果的に断ち、選択されたスピントルクＭＲＡＭセルに対応づけられたローカルワード線を、より高い電圧レベルへと昇圧し、選択されたスピントルクＭＲＡＭセルの選択スイッチング素子のソースにおける電圧の上昇を補償する。
【００２６】
スピントルクＭＲＡＭセルのアレイによる実施の形態における、選択されたスピントルクＭＲＡＭセルに対して、第１のレベルを書き込む方法は、行と列に配置された複数のスピントルクＭＲＡＭセルを設けることによって開始する。各スピントルクＭＲＡＭセルは、磁気トンネル接合素子と、選択スイッチング素子とを有する。選択スイッチング素子は、磁気トンネル接合素子の第１の端子に接続されたドレイン端子を有する。複数のローカルワード線を設ける。各ローカルワード線を、複数のスピントルクＭＲＡＭセルの１行に対応づけるとともに、各行上にある各スピントルクＭＲＡＭセルの選択スイッチング素子のゲート端子に接続し、選択スイッチング素子の活性化および非活性化を制御する。複数のゲート電圧昇圧回路を、各ゲート電圧昇圧回路が、複数のグローバルワード線のうちの対応づけられたグローバルワード線と、複数のローカルワード線のうちの対応づけられたローカルワード線との間に配置されるように設け、ローカルワード線制御信号によって活性化されたときに、選択されたスピントルクＭＲＡＭセルの磁気トンネル接合素子に第１のレベルを書き込む間、選択されたスイッチング素子のゲートの電圧を昇圧する。
【００２７】
選択されたスピントルクＭＲＡＭセルに書き込むために、第１の時間において、選択されたスピントルクＭＲＡＭセルに対応づけられたグローバルワード線を活性化する。第１の時間において、さらに、ローカルワード線制御信号を活性化し、第１の時間において、選択されたスピントルクＭＲＡＭセルに対応づけられたグローバルワード線と、選択されたスピントルクＭＲＡＭセルに対応づけられたローカルワード線とを効果的に接続する。第１の時間において、第１のレベルとしてのデータ入力信号を、選択されたスピントルクＭＲＡＭセルに対応づけられたビット線に印加し、選択されたスピントルクＭＲＡＭセルの磁気トンネル接合素子に対してプログラミングするための電流を生成する。選択されたスピントルクＭＲＡＭセルに対応づけられたローカルワード線を、より高い電圧レベルへと昇圧し、選択されたスピントルクＭＲＡＭセルの選択スイッチング素子のソースにおける電圧の上昇を補償するために、第２の時間において、ローカルワード線制御信号を非活性化し、選択されたスピントルクＭＲＡＭセルに対応づけられたグローバルワード線と、選択されたスピントルクＭＲＡＭセルに対応づけられたローカルワード線との接続を効果的に断つ。
【００２８】
さまざまな実施の形態において、スピントルクＭＲＡＭセルアレイを形成する方法は、行と列に配置された複数のスピントルクＭＲＡＭセルを形成する工程を含む。各スピントルクＭＲＡＭセルの形成は、磁気トンネル接合素子の形成と、選択スイッチング素子の形成とを含む。選択スイッチング素子は、磁気トンネル接合素子の第１の端子に接続されたドレイン端子を有して形成する。複数のローカルワード線は、各ローカルワード線を、複数のスピントルクＭＲＡＭセルの１行に対応づけるとともに、各ワード線をその対応づけられた行上にある各スピントルクＭＲＡＭセルの選択スイッチング素子のゲート端子に接続することによって形成され、選択スイッチング素子の活性化および非活性化を制御する。複数のゲート電圧昇圧回路は、各ゲート電圧昇圧回路を、複数のグローバルワード線のうちの対応づけられたグローバルワード線と、複数のローカルワード線のうちの対応づけられたローカルワード線との間に配置することを含むように形成される。ゲート電圧昇圧回路はそれぞれ、ローカルワード線制御信号によって活性化されたときに、選択されたスピントルクＭＲＡＭセルの磁気トンネル接合素子に第１のレベルを書き込む間、選択されたスイッチング素子のゲートの電圧を昇圧する。
【００２９】
複数のゲート電圧昇圧回路それぞれの形成は、高電圧スイッチングトランジスタを形成することと、ドレイン端子をゲート電圧昇圧回路に対応づけられたグローバルワード線に接続することを含む。ソース端子は、選択スイッチング素子のゲートに接続する。ゲートは、複数のスピントルクＭＲＡＭセルのうちの１つを選択するためのローカルワード線制御信号を受け取るように接続する。いくつかの実施の形態においては、複数のゲート電圧昇圧回路それぞれの形成は、過昇圧状態を防ぐために、クランプ素子を形成することをさらに含む。
【００３０】
スピントルクＭＲＡＭセルアレイを形成する方法は、複数のビット線の形成をさらに含む。各ビット線の形成は、各ビット線を複数のスピントルクＭＲＡＭセルの列のうちの１列に対応づけるとともに、磁気トンネル接合素子の第２の端子に接続することによって達成される。
【００３１】
スピントルクＭＲＡＭセルアレイを形成する方法は、共通ソース線を形成することと、共通ソース線を複数のスピントルクＭＲＡＭセルの選択スイッチング素子それぞれのソースに接続することとを含み、スピントルクＭＲＡＭセルをプログラミングするための書込電流のためのソースまたはシンクを供給する。共通ソース選択回路を形成し、書込電流のためのソースまたはシンクを選択するための共通ソース線に接続する。共通ソース線選択回路を、第１の電源に接続されたドレイン端子と、共通ソース線に接続されたソース端子とを有する第１のトランジスタを形成することによって形成する。第２のトランジスタを、共通ソース線に接続されたドレイン端子と、接地基準点に接続されたソース端子とを備えて形成する。共通ソース線制御信号は、第１および第２のトランジスタのゲートに接続し、プログラミング動作の間、第１および第２のトランジスタをオンおよびオフにし、選択されたスピントルクＭＲＡＭセルを通して、書込電流のためのソースまたはシンクを供給する。
【００３２】
複数のビット線プリチャージ回路を、複数のスピントルクＭＲＡＭセルの１列に接続された各ビット線プリチャージ回路を備えて形成する。複数のビット線プリチャージ回路はそれぞれ、第３および第４のトランジスタを形成することによって形成される。第３のトランジスタは、第１の電源に接続されたドレイン端子と、対応づけられたビット線に接続されたソース端子とを有する。第４のトランジスタは、対応づけられたビット線に接続されたドレイン端子と、接地基準点に接続されたソース端子とを有する。ビット線制御信号を、第３および第４のトランジスタのゲートに接続し、プログラミング動作の間、第３および第４のトランジスタをオンおよびオフにし、選択されたスピントルクＭＲＡＭセルを通して、書込電流の流れの方向性を制御する。
【図面の簡単な説明】
【００３３】
【図１】従来技術におけるスピントルク磁気トンネル接合メモリセル、およびその周辺回路を表すブロック図である。
【図２】従来技術におけるスピントルク磁気トンネル接合メモリセルアレイを表す模式図である。
【図３】本発明におけるスピントルク磁気トンネル接合メモリセルアレイによる実施の形態を表す模式図である。
【図４】本発明におけるスピントルクＭＲＡＭセルアレイの選択されたスピントルクＭＲＡＭセルに、論理“１”をプログラミングするためのタイミング図である。
【図５】本発明におけるスピントルクＭＲＡＭセルアレイの選択されたスピントルクＭＲＡＭセルに、論理“０”をプログラミングするためのタイミング図である。
【図６】本発明におけるスピントルク磁気ランダムアクセスメモリデバイスを表すブロック図である。
【発明を実施するための形態】
【００３４】
図１を参照すると、これは、スピントルクＭＲＡＭセル１００の選択スイッチングＭＯＳトランジスタ１１０のゲート駆動として知られているものであり、それゆえ、選択スイッチングＭＯＳトランジスタ１１０の電流駆動力（current drive capability）は、選択スイッチングＭＯＳトランジスタ１１０のゲートとソース（ＮＭＯＳＦＥＴの場合は、電圧の低い側）との間の電圧に依存する。プログラミング電流の方向が、トランジスタからＭＴＪ１０５への方向である場合、ＭＴＪ１０５における電圧降下によって、選択スイッチングＭＯＳトランジスタ１１０のソース（ノードＡ）１１２は上昇した。現状のテクノロジにおいて用いられている、妥当なプログラミング電流およびＭＴＪ抵抗値を用いると、この電圧上昇は約０．３Ｖであるだろう。この電圧上昇によって、１．２Ｖの電源電圧動作環境下においては、プログラミング電流が３０％よりも多く減少するおそれがある。
【００３５】
選択スイッチングＭＯＳトランジスタ１１０のしきい値電圧もまたボディ効果という物理的現象によってわずかに増加し、これに起因する付加的な効果は、選択スイッチングＭＯＳトランジスタ１１０のソース１１２における電圧を減少させる。スピントルクＭＲＡＭセル１００のプログラミング電流能力（programming current capability）は、２方向において、対称ではない。それゆえ、必要なものは、ワード線１３０に存在する電圧を昇圧して、スピントルクＭＲＡＭセル１００の選択スイッチングＭＯＳトランジスタ１１０のゲート駆動電圧を供給し、ＭＴＪ１０５と選択スイッチングＭＯＳトランジスタ１１０との接合点（ノードＡ）におけるソース電圧の上昇を補償するゲート電圧昇圧回路である。
【００３６】
図３は、本発明のスピントルク磁気トンネル接合メモリセルアレイ（spin-torque magnetic tunnel junction memory cell array）３００による実施の形態を表す模式図である。ＭＲＡＭセル３０５は、行と列に配置されている。ＭＲＡＭセル３０５の行上にあるＭＲＡＭセル３０５それぞれの選択スイッチングＭＯＳトランジスタ３０７のゲートは、ローカルワード線３２０ａ，３２０ｂ，…，３２０ｍに接続され、対応づけられたグローバルワード線３１５ａ，３１５ｂ，…，３１５ｍからのワード線選択信号（word line select signal）を受け取り、選択されたＭＲＡＭセル３０５に対する書き込みおよび読み出しのために、ＭＯＳトランジスタを活性化する。各グローバルワード線３１５ａ，３１５ｂ，…，３１５ｍはそれぞれ、行デコード回路（row decode circuit）３１０内に配置された、行デコードドライバ（row decode driver）３１３ａ，３１３ｂ，…，３１３ｍに接続されている。行デコードドライバ３１３ａ，３１３ｂ，…，３１３ｍは、選択されたグローバルワード線３１５ａ，３１５ｂ，…，３１５ｍに対して、ワード線選択信号を、選択されたＭＲＡＭセル３０５ｓの位置を指定するアドレス信号（address signal）のデコードの結果として送る。
【００３７】
スピントルクＭＲＡＭセルアレイ３００は、ＭＲＡＭセル３０５の１つのブロック、すなわちサブアレイによって示されており、データＤ0（書込データＤ0Wおよび読出データＤ0R）の１ビットと結びついている。データドライバ（data driver）３１２は、書込データＤ0Wを受け取り、それをゲートＭＯＳトランジスタ（gating MOS transistor）３７５ａ，…，３７５ｎを介して、ビット線３３５ａ，…，３３５ｎへと送るように接続されている。グローバルワード線３１５ａ，３１５ｂ，…，３１５ｍは、図示されているように、サブアレイを通って他のＭＲＡＭセル３０５のサブアレイへと通じている。
【００３８】
ＭＲＡＭセル３０５の列上にあるＭＲＡＭセル３０５の各ＭＴＪ素子３０６の１つの端子は、ビット線３３５ａ，…，３３５ｎに接続されている。行上に存在するＭＲＡＭセル３０５それぞれの各ＭＯＳトランジスタ３０７のソースは、共通ソース線３６０に接続されている。書き込みの間、プログラミング電流は、選択されたＭＲＡＭセル３０５ｓに書き込まれる論理状態によって、選択されたビット線３３５ａ，…，３３５ｎから、選択されたＭＲＡＭセル３０５を介して共通ソース線３６０へ、または、共通ソース線３６０から、選択されたＭＲＡＭセル３０５を介して選択されたビット線３３５ａ，…，３３５ｎへ、のいずれかのように送られる。
【００３９】
共通ソース線３６０は、共通ソース線選択回路３６５に接続されている。共通ソース線選択回路３６５は、ＭＯＳトランジスタ３６６，３６８を含む。ＭＯＳトランジスタ３６６のソース、およびＭＯＳトランジスタ３６８のドレインは、ともに接続され、共通ソース線３６０に接続されている。ＭＯＳトランジスタ３６６のドレインは電源Ｖ1に接続され、ＭＯＳトランジスタ３６８のソースは接地基準点に接続されている。共通ソース制御信号（common source control signal）３７０ａ，３７０ｂは、ＭＯＳトランジスタ３６６，３６８のゲートに接続され、ＭＯＳトランジスタ３６６，３６８を選択的に活性化および非活性化し、選択されたＭＲＡＭセル３０５に書き込まれるデータの論理レベルに応じて、共通ソース線３６０を電源Ｖ1、または接地基準点のいずれかに接続する。本実施の形態においては、電源Ｖ1に接続すると、論理“１”を表すレベルを書き込む電圧を供給し、書込データＤ0W３１４と接続された共通ソース線３６０における接地基準点は、論理“０”を表すレベルを書き込む電圧を供給する。
【００４０】
ビット線３３５ａ，…，３３５ｎおよび、基準ビット線（reference bit line）３３５Ｒのそれぞれは、ビット線プリチャージ回路３３０に接続されている。ビット線プリチャージ回路３３０は、それぞれ、ビット線３３５ａ，…，３３５ｎ、および３３５Ｒに接続されたビット線プリチャージ回路３４０ａ，…，３４０ｎ、および３４０Ｒを含む。ビット線プリチャージ回路３４０ａ，３４０ｂ，…，３４０ｎ、および３４０Ｒは、それぞれ、ＭＯＳトランジスタ３４１，３４２を含む。ＭＯＳトランジスタ３４１のソースと、ＭＯＳトランジスタ３４２のドレインとは、ともに接続され、それらに対応づけられたビット線３３５ａ，…，３３５ｎに接続されている。ＭＯＳトランジスタ３４１のドレインは、電源Ｖ2に接続され、ＭＯＳトランジスタ３４２のソースは、接地基準点に接続されている。ビット線制御信号３５０ａ，３５０ｂは、ビット線プリチャージ回路３４０ａ，…，３４０ｎ、および３４０Ｒの全てのゲートに接続され、ＭＯＳトランジスタ３４１，３４２を選択的に活性化および非活性化し、選択されたＭＲＡＭセル３０５に書き込まれるデータの論理レベルに応じて、ビット線を電源Ｖ2または接地基準点のいずれかに接続する。
【００４１】
ビット線３３５ａ，…，３３５ｎそれぞれの一端は、ゲートＭＯＳトランジスタ３７５ａ，…，３７５ｎのソースに接続されている。ゲートＭＯＳトランジスタ３７５ａ，…，３７５ｎそれぞれのドレインは、データ入力信号Ｄ0W３１４の１ビットを受け取るように接続され、ゲートＭＯＳトランジスタ３７５ａ，…，３７５ｎそれぞれのゲートは、列選択信号（column select signal）ｙ0 ３８０ａ，…，ｙn ３８０ｎ、およびｙr ３８０Ｒを受け取るように接続されている。列選択信号ｙ0 ３８０ａ，…，ｙn ３８０ｎ、およびｙr ３８０Ｒは、列デコーダ回路（column decoder circuit）３５５のアドレス信号の列アドレス部分をデコードすることによって生成される。センスアンプ３８５のグループは、全てのＭＲＡＭ素子のアレイに接続され、センスアンプ３９０もまた、ゲートＭＯＳトランジスタ３７５ａ，…，３７５ｎを介して、ビット線３３５ａ，…，３３５ｎのそれぞれに接続されており、ＭＲＡＭセル３０５のＭＴＪ素子３０６それぞれの論理状態（低抵抗対高抵抗）を検知し、選択されたＭＲＡＭセル３０５からデータを読み出す。
【００４２】
スピントルクＭＲＡＭセルアレイ３００の１列は、基準ＭＲＡＭセル（reference MRAM cell）３０５Ｒ１，３０５Ｒ２，…，３０５Ｒｍを含む。基準ＭＲＡＭセル３０５Ｒ１，３０５Ｒ２，…，３０５Ｒｍは、基準ビット線３３５Ｒに接続された基準ＭＲＡＭセル３０５Ｒ１，３０５Ｒ２，…，３０５Ｒｍ３０５のそれぞれの各ＭＴＪ素子の１つの端子を有する。基準ＭＲＡＭセル３０５Ｒ１，３０５Ｒ２，…，３０５Ｒｍそれぞれの各ＭＯＳトランジスタ３０７のソースは、共通ソース線３６０に接続されている。ＭＲＡＭセル３０５の行上にある基準ＭＲＡＭセル３０５Ｒ１，３０５Ｒ２，…，３０５Ｒｍそれぞれの選択スイッチングＭＯＳトランジスタ３０７のゲートは、ローカルワード線３２０ａ，３２０ｂ，…，３２０ｍに接続され、対応づけられたグローバルワード線３１５ａ，３１５ｂ，…，３１５ｍからのワード線選択信号を受け取り、選択されたＭＲＡＭセル３０５ｓに対する書き込みおよび読み出しの間に、基準ＭＲＡＭセル３０５Ｒ１，３０５Ｒ２，…，３０５ＲｍのＭＯＳトランジスタを活性化する。基準ビット線３３５Ｒは、基準信号平均化回路（reference signal averaging circuit）３９５を介して、センスアンプ３９５の基準端子に接続され、基準ＭＲＡＭセル３０５Ｒ１，３０５Ｒ２，…，３０５Ｒｍそれぞれに対して事前に設けられたプログラムレベル（program level）を読み出す。基準読み出し信号（reference read signal）３９８は、基準信号平均化回路３９５に印加され、読み出し動作の間、基準信号平均化回路３９５を活性化する。基準信号平均化回路３９５は、基準ＭＲＡＭセル３０５Ｒ１，３０５Ｒ２，…，３０５Ｒｍ、および隣接するアレイ３０１からの基準ＭＲＡＭセルからの基準信号を平均化し、２つの基準セルの平均を生成する。基準ＭＲＡＭセル３０５Ｒ１，３０５Ｒ２，…，３０５Ｒｍ、および隣接するアレイ３０１からの基準ＭＲＡＭセルのそれぞれに対して事前に設けられたプログラムレベルは、１列が基準ＭＲＡＭセル３０５Ｒ１，３０５Ｒ２，…，３０５Ｒｍのものであるようなものであり、隣接するアレイ３０１からの基準ＭＲＡＭセルは最大抵抗（ＲMAX）をプログラミングされ、他のものは最低抵抗（ＲMIN）をプログラミングされる。これらの抵抗値は、センスアンプ３９０に必要な基準信号値を供給する。
【００４３】
グローバルワード線３１５ａ，３１５ｂ，…，３１５ｍのそれぞれは、ゲート電圧昇圧回路３２５ａ，３２５ｂ，…，３２５ｍに接続されている。ゲート電圧昇圧回路３２５ａ，３２５ｂ，…，３２５ｍのそれぞれは、対応づけられたグローバルワード線３１５ａ，３１５ｂ，…，３１５ｍに接続されたドレインと、対応づけられたローカルワード線３２０ａ，３２０ｂ，…，３２０ｍに接続され、よって、ＭＲＡＭセル３０５のアレイ３００の行にあるＭＲＡＭセル３０５それぞれの選択スイッチングＭＯＳトランジスタのゲートに接続されたソースとを備えた高電圧パストランジスタ（high voltage pass transistor）３２６を有する。ゲート電圧昇圧回路３２５ａ，３２５ｂ，…，３２５ｍの高電圧パストランジスタ３２６全てのゲートは、通常、行デコード回路（row decode circuit）３１０に接続され、ゲート電圧昇圧回路３２５ａ，３２５ｂ，…，３２５ｍを活性化および非活性化するためのローカルワード線制御信号３４５を受け取る。必要に応じて、さらに、過昇圧状態を防ぐために、任意のクランプダイオード（clamp diode）３２８をゲート電圧昇圧回路３２５ａ，３２５ｂ，…，３２５ｍそれぞれに追加してもよい。任意のクランプダイオード３２８のアノードは、高電圧パストランジスタ３２６のソースに接続され、カソードは接地基準点に接続されるように示されている。他の実施の形態において、任意のクランプダイオード３２８のカソードは、高電圧パストランジスタ３２６のソースに接続され、アノードは、適切なバイアス電圧に接続されている。
【００４４】
現在の半導体製造工程において、ゲート電圧昇圧回路３２５ａ，３２５ｂ，…，３２５ｍそれぞれの高電圧パストランジスタ３２６は、通常、集積回路の入出力（Input/Output）機能に使用されているトランジスタの型であってもよい。入出力型のトランジスタは、ＭＲＡＭセル３０５それぞれの選択スイッチングＭＯＳトランジスタ３０７よりも高い電圧レベルにおいて動作する。
【００４５】
図４は、本発明のスピントルクＭＲＡＭセルアレイにおける選択されたスピントルクＭＲＡＭセルに対して論理“１”（logical“1”）をプログラミングするためのタイミング図である。ここで、図４および図３を参照して、選択されたＭＲＡＭセル３０５ｓに対して、論理“１”をプログラミングする方法を説明する。スピントルクＭＲＡＭセルのアレイ３００の選択されたスピントルクＭＲＡＭセル３０５に、第１のレベル（論理“１”）を書き込む方法は、グラフ４００に示されるように、時間τ0において、データ入力信号Ｄ0Wを接地基準電圧レベル（ground reference voltage level）（０Ｖ）に設定することによって開始する。反転データ入力信号／Ｄ0W（図３には図示せず）は、グラフ４０５に示されるように、時間τ0において、電力供給電源（power supply voltage source）の電圧レベルＶＤＤに設定される。第１共通ソース制御信号３７０ａは、グラフ４１０に示されるように、時間τ0よりも前において、接地基準電圧レベル（０Ｖ）に設定され、ＭＯＳトランジスタ３６６をオフのまま維持する。第２共通ソース制御信号３７０ｂは、グラフ４１５に示されるように、時間τ0において、電力供給電源の電圧レベルＶＤＤから接地基準電圧レベル（０Ｖ）へと変化し、ＭＯＳトランジスタ３６８をオフにする。第１ビット線制御信号３５０ａは、グラフ４２０に示されるように、時間τ0よりも前において、接地基準電圧レベル（０Ｖ）に設定され、ビット線プリチャージ回路３４０ａ，…，３４０ｎ、および３４０ＲのＭＯＳトランジスタ３４１をオフのまま維持する。第２ビット線制御信号３５０ｂは、グラフ４２５に示されるように、時間τ0において、電力供給電源の電圧レベルＶＤＤから接地基準電圧レベル（０Ｖ）へと変化し、ビット線プリチャージ回路３４０ａ，…，３４０ｎ、および３４０ＲのＭＯＳトランジスタ３４２をオフにする。グラフ４３０では、ローカルワード線制御電圧（local word line control voltage）３４５は、時間τ0において、電力供給電源の電圧レベルＶＤＤよりも大きい高電圧レベル（ＶHV）に設定される。この電圧レベルは、ゲート電圧昇圧回路３２５ａ，３２５ｂ，…，３２５ｍそれぞれの高電圧パストランジスタ３２６全てをオンにし、グローバルワード線３１５ａ，３１５ｂ，…、３１５ｍをローカルワード線３２０ａ，３２０ｂ，…，３２０ｍに接続する。選択されたグローバルワード線３１５ａは、グラフ４３５に示されるように、時間τ0において活性化され、接地基準電圧（０Ｖ）から電力供給電源の電圧レベルＶＤＤへと変化する。ゲート昇圧回路３２５ａの高電圧パストランジスタ３２６がオンになると、ローカルワード線３２０ａは、グラフ４４０に示されるように、時間τ０において、グローバルワード線３１５ａの電圧レベルに従う。時間τ0において、グラフ４４５，４５０，４５５，４６０にそれぞれ示されるように、選択されたビット線３３５ｎ、選択されていないビット線３３５ａ，３３５ｂ，…、ＭＲＡＭセル３０５それぞれのＭＴＪ素子３０６と各ＭＯＳトランジスタ３０７のソースとの接合点における電圧、および共通ソース線３６０は、接地基準電圧レベル（０Ｖ）に設定される。
【００４６】
時間τ1において、第１共通ソース制御信号３７０ａは、グラフ４１０に示されるように、接地基準電圧レベル（０Ｖ）から電力供給電源の電圧レベルＶＤＤへと変化し、ＭＯＳトランジスタ３６６をオンにする。第２共通ソース制御信号３７０ｂは、グラフ４１５に示されるように、時間τ1において、接地基準電圧レベル（０Ｖ）のまま維持され、ＭＯＳトランジスタ３６８をオフのまま維持する。これによって、グラフ４６０に示されるように、共通ソース線選択回路３６５の接地基準電圧レベル（０Ｖ）から電圧レベルＶ1への変化が開始する。電圧レベルＶ1は、電力供給電源の電圧レベルＶＤＤ以下である。また、グラフ４２０に示されるように、時間τ1において、ビット線制御信号３５０ａは、接地基準電圧レベル（０Ｖ）から電力供給電源の電圧レベルＶＤＤへと変化し、ＭＯＳトランジスタ３４１をオンにし、選択されたビット線３３５ｎを電圧源Ｖ2に接続する。電圧レベルＶ2は、電力供給電源の電圧レベルＶＤＤ以下である。第２ビット線制御信号３５０ｂは、グラフ４２５に示されるように、接地基準電圧（０Ｖ）のまま維持され、ビット線プリチャージ回路３４０ａ，…，３４０ｎ、および３４０ＲのＭＯＳトランジスタ３４２をオフのまま維持する。全ての選択されていないビット線３３５ａ，３３５ｂ，…，および１つの選択されたビット線３３５ｎは、電圧レベルＶ2に向かって充電されていく。選択されたビット線３３５ｎには、さらに、オンしている列選択トランジスタ（column select transistor）ｙn ３７５ｎがあるため、グラフ４４５に示されるように、過渡の中間レベル（transient intermediate level）にしか達しない。グラフ４５５，４６０に示されるように、選択されていないビット線３３５ａ，…、および共通ソース線４６０の電圧レベルは、電圧レベルＶ2まで上昇する。電圧レベルが上昇すると、選択されたローカルワード線３２０ａ上の選択されていないＭＲＡＭセル３０５のＭＲＡＭセル３０５それぞれのＭＯＳトランジスタ３０７のゲートは、ローカルワード線３２０ａに対する昇圧コンデンサ（boost capacitors）として機能し、それにより、ローカルワード線３２０ａの電圧が上昇する。
【００４７】
時間τ1の直前の時間において、グラフ４３０に示されるように、ローカルワード線制御電圧３４５は、高電圧レベル（ＶHV）から接地基準電圧レベル（０Ｖ）へと変化し、ゲート電圧昇圧回路３２５ａ，３２５ｂ，…，３２５ｍそれぞれの高電圧パストランジスタ３２６をオフにする。グラフ４４０に示されるように、選択されたローカルワード線３２０ａの電圧レベルは昇圧され、それにより、ＭＲＡＭセル３０５それぞれの各ＭＯＳトランジスタ３０７のゲート駆動は、ソース電圧の上昇を補償し、選択されたＭＲＡＭセル３０５ｓのＭＴＪ素子３０６を通るプログラム電流を確保する。
【００４８】
時間τ2において、グラフ４２０に示されるように、第１ビット線制御信号３５０ａは、接地基準電圧レベル（０Ｖ）に設定され、回路３４０ａ，…，３４０ｎ、および３４０ＲのＭＯＳトランジスタ３４１をオフにする。グラフ４４５に示されるように、選択されたビット線３３５ｎは、接地基準電圧レベル（０Ｖ）に戻る。選択されていないビット線３３５ａ，３３５ｂ，…は本質的にフローティングになっており、その静電容量は、電圧レベルＶ1まで充電されているため、選択されていないビット線３３５ａ，３３５ｂ，…は電圧レベルＶ1のまま維持される。
【００４９】
時間τ3において、グラフ４００に示されるように、データ入力信号Ｄ0W３１４は、トライステート、ハイインピーダンスに設定される。反転データ入力信号／Ｄ0W（図３には図示せず）は、グラフ４０５に示されるように、時間τ3において、トライステート、ハイインピーダンスに設定される。第１共通ソース制御信号３７０ａは、グラフ４１０に示されるように、時間τ3より前において、接地基準電圧レベル（０Ｖ）に設定され、ＭＯＳトランジスタ３６６をオフにする。第２共通ソース制御信号３７０ｂは、グラフ４１５に示されるように、時間τ3において、接地基準電圧レベル（０Ｖ）へ電力供給電源の電圧レベルＶＤＤへ変化し、ＭＯＳトランジスタ３６８をオンにする。第１ビット線制御信号３５０ａは、グラフ４２０に示されるように、接地基準電圧レベル（０Ｖ）に維持され、ビット線プリチャージ回路３４０ａ，…，３４０ｎ、および３４０ＲのＭＯＳトランジスタ３４１をオフのまま維持する。第２ビット線制御信号３５０ｂは、グラフ４２５に示されるように、時間τ3において、接地基準電圧レベル（０Ｖ）の電圧レベルから、電力供給電源ＶＤＤ へと変化し、ビット線プリチャージ回路３４０ａ，…，３４０ｎ、および３４０ＲのＭＯＳトランジスタ３４２をオンにする。グラフ４３０において、ローカルワード線制御電圧３４５は、時間τ3において、電力供給電源の電圧レベルＶＤＤよりも大きい高電圧レベル（ＶHV）に設定される。この電圧レベルは、ゲート電圧昇圧回路３２５ａ，３２５ｂ，…，３２５ｍそれぞれの高電圧パストランジスタ３２６全てをオンにし、グローバルワード線３１５ａ，３１５ｂ，…，３１５ｍと、ローカルワード線３２０ａ，３２０ｂ，…，３２０ｍとを接続する。選択されたグローバルワード線３１５ａは、グラフ４３５に示されるように、時間τ3において非活性化され、電力供給電源の電圧レベルＶＤＤから、接地基準電圧レベル（０Ｖ）へと変化する。ゲート電圧昇圧回路３２５ａの高電圧パストランジスタ３２６がオンになると、ローカルワード線３２０ａは、グラフ４４０に示されるように、時間τ3において、グローバルワード線３１５ａの電圧レベルに従い、本質的に接地基準電圧レベル（０Ｖ）となる。グラフ４４５，４５０，４５５ ，４６０にそれぞれ示されるように、選択されたビット線３３５ｎ、選択されていないビット線３３５ａ，３３５ｂ，…、ＭＲＡＭセル３０５それぞれのＭＴＪ素子３０６と各ＭＯＳトランジスタ３０７のソースとの接合点における電圧、および共通ソース線３６０は、接地基準電圧レベル（０Ｖ）に設定されるか、または接地基準電圧レベル（０Ｖ）に変化する。
【００５０】
論理“０”（logical“0”）のプログラミングは、従来技術における選択されたスピントルクＭＲＡＭセルに対するプログラミングと同様である。図５は、本発明におけるスピントルクＭＲＡＭセルアレイの選択されたスピントルクＭＲＡＭセルに、論理“０”をプログラミングするためのタイミング図である。ここで、図５および図３を参照して、選択されたＭＲＡＭセル３０５ｓに論理“０”をプログラミングする方法を説明する。スピントルクＭＲＡＭセルのアレイ３００の選択されたスピントルクＭＲＡＭセル３０５ｓに第１のレベル（論理“０”）を書き込む方法は、時間τ0において、グラフ５００に示されるように、データ入力信号Ｄ0W３１４をトライステート中間レベルから望ましい論理“０”プログラム電圧レベルへと設定することによって開始する。反転データ入力信号／Ｄ0W（図３には図示せず）は、グラフ５０５に示されるように、時間τ0において、接地基準電圧レベル（０Ｖ）の電圧レベルに設定される。第１共通ソース制御信号３７０ａは、グラフ５１０に示されるように、時間τ0より前において、接地基準電圧レベル（０Ｖ）に設定され、ＭＯＳトランジスタ３６６をオフのまま維持する。第２共通ソース制御信号３７０ｂは、グラフ５１５に示されるように、電力供給電源の電圧レベルＶＤＤに設定され、ＭＯＳトランジスタ３６８をオンのまま維持する。第１ビット線制御信号３５０ａは、グラフ５２０に示されるように、時間τ0より前において、接地基準電圧レベル（０Ｖ）に設定され、ビット線プリチャージ回路３４０ａ，…，３４０ｎ、および３４０ＲのＭＯＳトランジスタ３４１をオフのまま維持する。第２ビット線制御信号３５０ｂは、グラフ５２５に示されるように、時間τ0において、電力供給電源の電圧レベルＶＤＤから接地基準電圧レベル（０Ｖ）へと変化し、ビット線プリチャージ回路３４０ａ，…，３４０ｎ、および３４０ＲのＭＯＳトランジスタ３４２をオフのまま維持する。グラフ５３０において、ローカルワード線制御電圧３４５は、時間τ0において、電力供給電源の電圧レベルＶＤＤよりも大きい高電圧レベル（ＶHV）に設定される。この電圧レベルによって、ゲート電圧昇圧回路３２５ａ，３２５ｂ，…，３２５ｍそれぞれの高電圧パストランジスタ３２６全てがオンになり、グローバルワード線３１５ａ，３１５ｂ，…，３１５ｍと、ローカルワード線３２０ａ，３２０ｂ，…，３２０ｍとが接続される。選択されたグローバルワード線３１５ａは、グラフ５３５に示されるように、時間τ0において活性化され、接地基準電圧レベル（０Ｖ）から電力供給電源の電圧レベルＶＤＤに推移する。ゲート電圧昇圧回路３２５ａの高電圧パストランジスタ３２６がオンになると、ローカルワード線３２０ａは、グラフ５４０に示されるように、時間τ0において、グローバルワード線３１５ａの電圧レベルに従う。選択されたビット線３３５ｎには、さらに、オンしている列選択トランジスタｙn ３７５ｎがあるため、読出／書込行デコーダドライバ（read/write row decoder drivers）３１２は、選択されたビット線３３５ｎを駆動し、グラフ５４５に示されるように、時間τ0において、接地基準電圧レベル（０Ｖ）から変化させ、望ましい論理“０”プログラム電圧レベルの電圧レベ��に近づける。さらに、時間τ0において、グラフ５５０，５５５，５６０にそれぞれ示されるように、選択されていないビット線３３５ａ，３３５ｂ，…、ＭＲＡＭセル３０５それぞれのＭＴＪ素子３０６と各ＭＯＳトランジスタ３０７のソースとの接合点における電圧、および共通ソース線３６０は、接地基準電圧レベル（０Ｖ）に設定される。
【００５１】
時間τ2において、選択されたＭＲＡＭセル３０５ｓに対する論理“０”の書き込みが完了するとき、データ入力信号Ｄ0W３１４、および反転データ入力信号／Ｄ0W（図３には図示せず）は、グラフ５００およびグラフ５０５に示されるように、トライステート、ハイインピーダンスに設定される。第１共通ソース制御信号３７０ａは、グラフ５１０に示されるように、時間τ2より前において、接地基準電圧レベル（０Ｖ）に設定されたまま維持され、ＭＯＳトランジスタ３６６をオフにする。第２共通ソース制御信号３７０ｂは、グラフ５１５に示されるように、電力供給電源の電圧レベルＶＤＤに設定されたまま維持され、ＭＯＳトランジスタ３６８をオンのまま維持する。第１ビット線制御信号３５０ａは、グラフ５２０に示されるように、接地基準電圧レベル（０Ｖ）のまま維持され、ビット線プリチャージ回路３４０ａ，…，３４０ｎ、および３４０ＲのＭＯＳトランジスタ３４１をオフのまま維持する。第２ビット線制御信号３５０ｂは、グラフ５２５に示されるように、時間τ2において、電力供給電源の電圧レベルＶＤＤから、接地電圧レベル（０Ｖ）へと変化し、ビット線プリチャージ回路３４０ａ，…，３４０ｎ、および３４０ＲのＭＯＳトランジスタ３４２をオフにする。グラフ５３０においては、時間τ2において、ローカルワード線制御電圧３４５は、電力供給電源の電圧レベルＶＤＤよりも大きい高電圧レベル（ＶHV）に設定されたまま維持される。この電圧レベルによって、ゲート昇圧回路３２５ａ，３２５ｂ，…，３２５ｍそれぞれの高電圧パストランジスタ３２６全てはオンのまま維持され、グローバルワード線３１５ａ，３１５ｂ，…，３１５ｍと、ローカルワード線３２０ａ，３２０ｂ，…，３２０ｍとの接続を維持する。選択されたグローバルワード線３１５ａは、グラフ５３５に示されるように、時間τ2において非活性化され、電力供給電源の電圧レベルＶＤＤから、接地基準電圧レベル（０Ｖ）へと変化する。ゲート電圧昇圧回路３２５ａのオンしている高電圧パストランジスタ３２６によって、ローカルワード線３２０ａは、グラフ５４０に示されるように、時間τ2において、グローバルワード線３１５ａの電圧レベルに従い、本質的に接地基準電圧レベル（０Ｖ）となる。選択されたビット線３３５ｎには、オフしている列選択トランジスタｙn ３７５ｎがあるので、第２ビット線制御信号３５０ｂは、ビット線プリチャージ回路３４０ａ，…，３４０ｎ、および３２０ＲのＭＯＳトランジスタ３４２をオンにして、選択されたビット線３３５ｎが、グラフ５４５に示されるように、接地基準電圧レベル（０Ｖ）へと変化する。グラフ５５０，５５５ ，５６０にそれぞれ示されるように、選択されていないビット線３３５ａ，３３５ｂ，…、ＭＲＡＭセル３０５それぞれのＭＴＪ素子３０６と各ＭＯＳトランジスタ３０７のソースとの接合点における電圧、および共通ソース線３６０は、接地基準電圧レベル（０Ｖ）に設定されるか、または接地基準電圧レベル（０Ｖ）に変化する。
【００５２】
ここで図６を参照して、スピントルク磁気ランダムアクセスメモリ素子による実施の形態について説明する。図１において説明されたような、各ＭＲＡＭセルのアレイは、アレイのグループを形成し（図３は１つのグループを表す）、スピントルクＭＲＡＭデバイスを構築する。ＭＲＡＭセルアレイ６０５のグループは 、アレイのグループ６００へと組織される。プリチャージ回路６１０は、ＭＲＡＭセルアレイ６０５それぞれに接続され、ＭＲＡＭセルアレイ６０５に書き込んでいるデータ信号６５５の状態に応じて、ＭＲＡＭセルアレイ６０５の適切なビット線をプリチャージする。列選択回路（column select circuit）６５０は、列選択信号ｙ1 ６５２ａ，ｙ2 ６５２ｂを供給し、ＭＲＡＭセルアレイ６０５の選択された列に対する、図３に示すゲートＭＯＳトランジスタ３７５ａ，…，３７５ｎ、および３７５Ｒを活性化する。ビット線デコード回路（bit line decode circuit）６８０は、アレイのグループ６００それぞれに接続され、アドレス６３０のデコードに基づいて、ＭＲＡＭセルアレイ６０５の列を選択する。
【００５３】
ワード線デコード回路（word line decode circuit）６１５は、ＭＲＡＭセルアレイ６０５それぞれのグローバルワード線６６５それぞれに接続されている。グローバルワード線６６５は、それぞれ、前述のように、図３の対応づけられたローカルワード線３２０ａ，３２０ｂ，…，３２０ｍに接続され、対応づけられたグローバルワード線６６５から、ゲート電圧昇圧回路３２５ａ，３２５ｂ，…，３２５ｍを介して、ワード線選択信号を受け取る。ワード線デコード回路６１５は、どのＭＲＡＭセルアレイ６０５のうちのどの行に書き込むか、あるいはどのＭＲＡＭセルアレイ６０５のうちのどの行から読み出すかを示すアドレス信号６３０を受け取る。共通ソース選択線デコード回路（common source select line decode circuit）６２０は、全てのＭＲＡＭセルアレイ６０５のソース選択線６６０に接続され、ＭＲＡＭセルアレイ６０５の選択されたＭＲＡＭセルに対する書き込み、および読み出しのためのソース選択信号を供給する。共通ソース選択線デコード回路６２０は、アドレス信号６３０、および読出／書込信号（read/write signal）６３５を受け取り、どのＭＲＡＭセルに対して読み出し、または書き込みを行うかを決定する。
【００５４】
バイポーラ書込／読出ジェネレータ６２５は、データ入力信号６４５およびクロックタイミング信号（clock timing signal）６４０を受け取る。読出／書込信号６３５、およびアドレス信号６３０は、ＭＲＡＭセルアレイ６０５のＭＲＡＭセルからデータを読み出し、ＭＲＡＭセルにデータを書き込むために、必要なバイアス信号および制御信号を、プリチャージ回路６１０、列選択回路６５０、ビット線デコード回路６８０、および共通ソース選択線デコード回路６２０に供給する。読み出し動作の間、センスアンプ６７０は、選択されたＭＲＡＭセルデータ検知信号（data sense signal）を受け取り、増幅し、データ検知信号を調整して、トランスファ外部回路（transfer external circuitry）のための出力データ信号（output data signal）６７５を生成する。
【００５５】
本発明は、その好適な実施の形態を参照して、具体的に示され、説明されたが、当業者であれば、本発明の精神および範囲を離れることなく、形式、および詳細において、さまざまな変化を加えることができると理解するであろう。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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