(57)【特許請求の範囲】
【請求項１】
第１電源線および第２電源線間に電圧駆動型の第１パワーＭＯＳＦＥＴおよび第２パワーＭＯＳＦＥＴをハーフブリッジ接続すると共に当該第１および第２パワーＭＯＳＦＥＴ間に誘導性負荷を接続してなる駆動対象を駆動する駆動回路において、  前記第１パワーＭＯＳＦＥＴの低電位側基準端子の電位を基準電位として電源電圧を通電オンおよび開放可能な第１通電スイッチ回路であって、電源電圧の供給端子と前記低電位側基準端子との間に第１オンスイッチおよび第１オフスイッチを直列接続して構成された第１通電スイッチ回路と、  前記第１通電スイッチ回路と前記第１パワーＭＯＳＦＥＴの制御端子との間に接続され当該制御端子に電荷を注入／放出する速度を調整する第１電荷注入放出回路と、  前記第１パワーＭＯＳＦＥＴの制御端子と低電位側基準端子との間に接続され、これらの制御端子と低電位側基準端子との間のインピーダンスについて、前記第１電荷注入放出回路のインピーダンスより高い所定の第１インピーダンス状態（但し第１インピーダンス状態は抵抗性及び誘導性の少なくとも一方を含む）と当該第１インピーダンス状態よりインピーダンスを高くした開放状態とに切替える第１インピーダンス切替部と、  前記第２パワーＭＯＳＦＥＴの低電位側基準端子の電位を基準電位とした電源電圧を通電オンおよび開放可能な第２通電スイッチ回路であって、電源電圧の供給端子と前記低電位側基準端子との間に第２オンスイッチおよび第２オフスイッチを直列接続して構成された第２通電スイッチ回路と、  前記第２通電スイッチ回路と前記第２パワーＭＯＳＦＥＴの制御端子との間に接続され当該制御端子に電荷を注入／放出する速度を調整する第２電荷注入放出回路と、  前記第２パワーＭＯＳＦＥＴの制御端子と低電位側基準端子との間に接続され、これらの制御端子と低電位側基準端子との間のインピーダンスについて、前記第２電荷注入放出回路のインピーダンスより高い所定の第２インピーダンス状態（但し第２インピーダンス状態は抵抗性及び誘導性の少なくとも一方を含む）とこの第２インピーダンス状態よりもインピーダンスの高い開放状態とに切り替える第２インピーダンス切替部と、  前記第１および第２通電スイッチ回路のスイッチ状態、並びに、前記第１および第２インピーダンス切替部の切替状態を制御する制御手段とを備え、  前記制御手段は、  （Ａ）第ｋオンスイッチをオン、第ｋオフスイッチをオフ  （Ｂ）第ｋオンスイッチをオンからオフした後、第ｋオフスイッチをオン  （Ｃ）第ｋオフスイッチをオンからオフすると同時に第ｋインピーダンス切替部を第ｋインピーダンス状態、第ｍオンスイッチをオン  （但しｋは１又は２の何れか、ｍはその他方）に示す（Ａ）〜（Ｃ）を含む切替制御を行うことを特徴とするパワーＭＯＳＦＥＴの駆動回路。
【請求項２】
前記制御手段が、第ｋオンスイッチ、第ｋオフスイッチ、第ｍオンスイッチおよび第ｍオフスイッチを切替制御するとき、
前記（Ｂ）の区間において、前記第ｋオンスイッチをオンからオフした後前記第ｋオフスイッチをオン、前記第ｋインピーダンス切替部を開放状態に保持し前記第ｍオフスイッチをオフからオンにし、
前記（Ｃ）の区間において、前記第ｋオフスイッチをオンからオフすると同時に前記第ｋインピーダンス切替部を開放状態から所定の第ｋインピーダンス状態に切替制御することを特徴とする請求項１記載のパワーＭＯＳＦＥＴの駆動回路。
【請求項３】
前記制御手段が、前記第ｋオンスイッチ、前記第ｋオフスイッチ、前記第ｍオンスイッチおよび前記第ｍオフスイッチを切替制御するとき、
前記（Ｂ）の区間において、前記第ｋオンスイッチをオンからオフした後、前記第ｋオフスイッチをオンすると共に前記第ｋインピーダンス切替部を開放状態から所定の第ｋインピーダンス状態に切替制御し、
前記（Ｃ）の区間において、前記第ｋオフスイッチをオンからオフに切替制御することを特徴とする請求項１記載のパワーＭＯＳＦＥＴの駆動回路。
【請求項４】
前記制御手段は、
前記第ｍオンスイッチをオンして前記第ｍ電荷注入放出回路を通じて前記第ｍパワーＭＯＳＦＥＴの制御端子に電荷を注入し当該第ｍパワーＭＯＳＦＥＴ電流が予め定められた整定電流を始めて上回る所定時間を経過する前に、前記第ｋオフスイッチをオフすると同時に前記第ｋインピーダンス切替部のインピーダンスを所定の第ｋインピーダンス状態に切替制御することを特徴とする請求項１ないし３の何れかに記載のパワーＭＯＳＦＥＴの駆動回路。
【請求項５】
請求項１ないし４の何れかに記載のパワーＭＯＳＦＥＴの駆動回路について、第ｋインピーダンス切替部（ｋは、１または２）の素子値を決定する方法であって、
前記第ｋパワーＭＯＳＦＥＴの寄生ダイオードに生じるリカバリー電流に応じて当該第ｋパワーＭＯＳＦＥＴのソースの寄生インダクタンスに生じる逆起電圧と、前記第ｋパワーＭＯＳＦＥＴの寄生容量のカップリングによって発生する発生電圧とを加算し、この加算電圧が前記第ｋパワーＭＯＳＦＥＴの閾値電圧未満となることを満たす素子値を前記第ｋインピーダンス切替部の素子値として決定することを特徴とするパワーＭＯＳＦＥＴの駆動回路の素子値決定方法。
【請求項６】
請求項１ないし４の何れかに記載のパワーＭＯＳＦＥＴの駆動回路について、第ｋインピーダンス切替部（ｋは、１または２）の素子値を決定する方法であって、
前記第ｋパワーＭＯＳＦＥＴの寄生ダイオードに生じるリカバリー電流に応じて当該第ｋパワーＭＯＳＦＥＴのソースの寄生インダクタンスに生じる逆起電圧と、前記第ｋパワーＭＯＳＦＥＴの寄生容量のカップリングによって発生する発生電圧とを加算し、この加算電圧が前記第ｋパワーＭＯＳＦＥＴの閾値電圧とほぼ等しくなることを満たす素子値を前記第ｋインピーダンス切替部の素子値として決定することを特徴とするパワーＭＯＳＦＥＴの駆動回路の素子値決定方法。
【請求項７】
第１電源線および第２電源線間に電圧駆動型の第ａおよび第ｂパワーＭＯＳＦＥＴをハーフブリッジ接続すると共に当該第ａおよび第ｂパワーＭＯＳＦＥＴ間に誘導性負荷を接続してなる駆動対象を駆動する駆動回路であって、  前記第ａパワーＭＯＳＦＥＴの低電位側基準端子の電位を基準電位として電源電圧を通電オンおよび開放可能な第ａ通電スイッチ回路であって、電源電圧の供給端子と前記低電位側基準端子との間に第ａオンスイッチおよび第ａオフスイッチを直列接続して構成された第ａ通電スイッチ回路と、  前記第ａ通電スイッチ回路と前記第ａパワーＭＯＳＦＥＴの制御端子との間に接続され当該制御端子に電荷を注入／放出する速度を調整する第ａ電荷注入放出回路と、  前記第ａパワーＭＯＳＦＥＴの制御端子と低電位側基準端子との間に接続され、これらの制御端子と低電位側基準端子との間のインピーダンスについて、前記第ａ電荷注入放出回路のインピーダンスより高い所定の第ａインピーダンス状態（但し第ａインピーダンス状態は抵抗性及び誘導性の少なくとも一方を含む）と当該第ａインピーダンス状態よりインピーダンスを高くした開放状態とに切替える第ａインピーダンス切替部と、  前記第ｂパワーＭＯＳＦＥＴの制御端子に第ｂオンスイッチを通じて通電することで当該第ｂパワーＭＯＳＦＥＴを通電オンする第ｂ通電スイッチ回路と、  前記第ａおよび第ｂ通電スイッチ回路のスイッチ状態、並びに、前記第ａインピーダンス切替部の切替状態を制御する制御手段とを備え、  前記制御手段は、  （Ａ）第ａオンスイッチをオン、第ａオフスイッチをオフ  （Ｂ）第ａオンスイッチをオンからオフした後、第ａオフスイッチをオン  （Ｃ）第ａオフスイッチをオンからオフすると同時に第ａインピーダンス切替部を第ａインピーダンス状態、第ｂオンスイッチをオン  （但しａは１又は２の何れか、ｂはその他方）に示す（Ａ）〜（Ｃ）を含む切替制御を行うことを特徴とするパワーＭＯＳＦＥＴの駆動回路。
【請求項８】
前記制御手段が、前記第ａオンスイッチ、前記第ａオフスイッチ、前記第ｂオンスイッチを切替制御するとき、
前記（Ｂ）の区間において、前記第ａオンスイッチをオンからオフした後、前記第ａオフスイッチをオンすると共に前記第ａインピーダンス切替部を開放状態から所定の第ａインピーダンス状態に切替制御し、
前記（Ｃ）の区間において、前記第ａオフスイッチをオンからオフに切替制御することを特徴とする請求項７記載のパワーＭＯＳＦＥＴの駆動回路。
【請求項９】
請求項７または８記載のパワーＭＯＳＦＥＴの駆動回路について、第ａインピーダンス切替部の素子値を決定する方法であって、
前記第ａパワーＭＯＳＦＥＴの寄生ダイオードに生じるリカバリー電流に応じて当該第ａパワーＭＯＳＦＥＴのソースの寄生インダクタンスに生じる逆起電圧と、前記第ａパワーＭＯＳＦＥＴの寄生容量のカップリングによって発生する発生電圧とを加算し、この加算電圧が前記第ａパワーＭＯＳＦＥＴの閾値電圧未満となることを満たす素子値を前記第ａインピーダンス切替部の素子値として決定することを特徴とするパワーＭＯＳＦＥＴの駆動回路の素子値決定方法。
【請求項１０】
請求項７または８記載のパワーＭＯＳＦＥＴの駆動回路について、第ａインピーダンス切替部の素子値を決定する方法であって、
前記第ａパワーＭＯＳＦＥＴの寄生ダイオードに生じるリカバリー電流に応じて当該第ａパワーＭＯＳＦＥＴのソースの寄生インダクタンスに生じる逆起電圧と、前記第ａパワーＭＯＳＦＥＴの寄生容量のカップリングによって発生する発生電圧とを加算し、この加算電圧が前記第ａパワーＭＯＳＦＥＴの閾値電圧とほぼ等しくなることを満たす素子値を前記第ａインピーダンス切替部の素子値として決定することを特徴とするパワーＭＯＳＦＥＴの駆動回路の素子値決定方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、誘導性負荷を駆動するブリッジ回路を構成するものでフリーホイールダイオードが接続された電圧駆動型のパワーＭＯＳＦＥＴを駆動対象とする駆動回路およびその素子値決定方法に関する。
【背景技術】
【０００２】
半導体スイッチング素子は制御端子に与えられる制御信号に応じてオンオフする。このとき、半導体スイッチング素子は、その構造内およびその周辺回路に寄生素子が存在するため、本来オフであるべき期間においてもオフを保持できず誤ってオンすることがある。これは、セルフターンオン現象と称されており、スイッチング損失やスイッチングノイズの増大、あるいは最悪の場合、回路の劣化や破壊などを招く。このようなセルフターンオンを抑制するための技術が供されている（例えば特許文献１参照）。
【０００３】
特許文献１記載の技術では、電圧駆動型のトランジスタ（特許文献１ではＱ１０）のドレインソース間の電圧印加状態において発生する容量カップリングによるゲートソース間電圧の上昇現象について、当該トランジスタのゲートソース間を短絡することで当該ゲートソース間電圧の上昇を抑制している。
【０００４】
この電圧駆動型のトランジスタのゲートソース間を短絡するときには、当該ゲートソース間に接続されたトランジスタ（特許文献１ではＱ２０）をオンすることで実現している。これにより、トランジスタＱ１０のゲートソース間電圧を当該トランジスタＱ１０の閾値電圧未満にできればセルフターンオンを抑制できる。その他、本願の関連技術として特許文献２が提示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００２−２９０２２４号公報
【特許文献２】特開２００３−１８８６９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、トランジスタＱ１０のドレインソース間を短絡した状態において、ソース端子に寄生インダクタンスが存在すると、セルフターンオン現象が発生する虞がある。この場合、トランジスタＱ１０に逆並列接続されたダイオードに流れるリカバリー電流ｉｒｒが寄生インダクタンスＬｓに流れると、当該寄生インダクタンスには電圧ｖ＝Ｌｓ×ｄｉ／ｄｔ（Ｌｓは寄生インダクタンス値）の誘導起電力が生じる。この電圧ｖがトランジスタＱ１０の閾値電圧を超えるとセルフターンオン現象が発生する。
【０００７】
特に、前記した特許文献１記載の技術において、ＳＪ（Super Junction）−ＭＯＳＦＥＴのようにリカバリー電流が急峻に変化するパワーＭＯＳＦＥＴを駆動対象とする場合には対応できない。このような素子を駆動対象とすると、時間変化に応じた電流変化ｄｉ／ｄｔが大きいため、前記した寄生インダクタンスに発生する電圧ｖが大きくなってしまうことになり、当該電圧ｖに起因したセルフターンオン現象を生じてしまうためである。
【０００８】
本発明は、上記事情に鑑みてなされたもので、その目的は、パワーＭＯＳＦＥＴを高速駆動する場合であっても、寄生インダクタンスに流れる電流の時間変化に応じて発生する電圧に起因したセルフターンオンの発生を防止できるようにしたパワーＭＯＳＦＥＴの駆動回路、また、その素子値決定方法を提供することにある。
【課題を解決するための手段】
【０００９】
請求項１記載の発明は、第１電源線および第２電源線間に電圧駆動型の第１パワーＭＯＳＦＥＴおよび第２パワーＭＯＳＦＥＴをハーフブリッジ接続すると共に当該第１および第２パワーＭＯＳＦＥＴ間に誘導性負荷を接続してなる駆動対象を駆動する駆動回路を対象としている。この請求項１記載の発明によれば、第１通電スイッチ回路は、第１パワーＭＯＳＦＥＴの低電位側基準端子の電位を基準電位として電源電圧を通電オンおよび開放可能に構成され、電源電圧の供給端子と低電位側基準端子との間に第１オンスイッチおよび第１オフスイッチを直列接続して構成されている。
【００１０】  第１電荷注入放出回路は、第１通電スイッチ回路と第１パワーＭＯＳＦＥＴの制御端子との間に接続され制御端子に電荷を注入／放出する速度を調整する。第１インピーダンス切替部は、第１パワーＭＯＳＦＥＴの制御端子と低電位側基準端子との間に接続され、これらの制御端子と低電位側基準端子との間のインピーダンスについて、第１電荷注入放出回路のインピーダンスより高い所定の第１インピーダンス状態（但し第１インピーダンス状態は抵抗性及び誘導性の少なくとも一方を含む）と当該第１インピーダンス状態よりインピーダンスを高くした開放状態とに切替える。【００１１】
他方、第２通電スイッチ回路は、第２パワーＭＯＳＦＥＴの低電位側基準端子の電位を基準電位とした電源電圧を通電オンおよび開放可能に構成され、電源電圧の供給端子と低電位側基準端子との間に第２オンスイッチおよび第２オフスイッチを直列接続して構成されている。
【００１２】  そして、第２電荷注入放出回路は、第２通電スイッチ回路と第２パワーＭＯＳＦＥＴの制御端子との間に接続され制御端子に電荷を注入／放出する速度を調整する。第２インピーダンス切替部は、第２パワーＭＯＳＦＥＴの制御端子と低電位側基準端子との間に接続され、これらの制御端子と低電位側基準端子との間のインピーダンスについて、第２電荷注入放出回路のインピーダンスより高い所定の第２インピーダンス状態（但し第２インピーダンス状態は抵抗性及び誘導性の少なくとも一方を含む）と当該第２インピーダンス状態よりもインピーダンスの高い開放状態とに切替える。 【００１３】
制御手段は、第１および第２通電スイッチ回路のスイッチ状態、並びに、第１および第２インピーダンス切替部の切替状態を制御する。制御手段は、
（Ａ）第ｋオンスイッチをオン、第ｋオフスイッチをオフ
（Ｂ）第ｋオンスイッチをオンからオフした後、第ｋオフスイッチをオン
（Ｃ）第ｋオフスイッチをオンからオフすると同時に第ｋインピーダンス切替部を開放状態から第ｋインピーダンス状態、第ｍオンスイッチをオン
に示す（Ａ）〜（Ｃ）を含む切替制御を行う（但し、ｋは１又は２、ｍはその他方）。
【００１４】
このため、制御手段は、（Ａ）の区間において第ｋパワーＭＯＳＦＥＴをオンした後、（Ｂ）の区間において第ｋ通電スイッチ回路の第ｋオンスイッチをオフした後に第ｋオフスイッチをオンすることで第ｋ電荷注入放出回路を通じて第ｋパワーＭＯＳＦＥＴの制御端子から電荷を放出させるが、この後、（Ｃ）の区間において、第ｍオンスイッチをオンすることで第ｍパワーＭＯＳＦＥＴの制御端子に電荷を注入するときには、第ｋオフスイッチをオンからオフすると同時に第ｋインピーダンス切替部を開放状態から第ｋインピーダンス状態にするため、第ｋパワーＭＯＳＦＥＴのゲートソース間電圧の上昇を第ｋインピーダンス切替部の所定のインピーダンスによって抑制できる。この場合、特に第ｋパワーＭＯＳＦＥＴのゲートソース間電圧をその閾値電圧未満に抑制できる。たとえパワーＭＯＳＦＥＴを高速駆動する場合であっても、寄生インダクタンスに流れる電流の時間変化に応じて発生する電圧に起因したセルフターンオンの発生を防止できる。
【００１５】
請求項２記載の発明のように、（Ｂ）の区間において、第ｋオンスイッチをオンからオフした後第ｋオフスイッチをオン、第ｋインピーダンス切替部を開放状態に保持し第ｍオフスイッチをオフからオンにし、（Ｃ）の区間において、第ｋオフスイッチをオンからオフすると同時に第ｋインピーダンス切替部を開放状態から第ｋインピーダンス状態に切替えるように構成すると良い。
【００１６】
請求項３記載の発明のように、（Ｂ）の区間において、第ｋオンスイッチをオンからオフした後、第ｋオフスイッチをオンすると共に第ｋインピーダンス切替部を開放状態から第ｋインピーダンス状態に切替え、（Ｃ）の区間において、第ｋオフスイッチをオンからオフすると良い。すると、第ｋパワーＭＯＳＦＥＴのゲートソース間を所定の第ｋインピーダンス状態にすることができる。
【００１７】
請求項４記載の発明によれば、制御手段は、第ｍオンスイッチをオンして第ｍ電荷注入放出回路を通じて第ｍパワーＭＯＳＦＥＴの制御端子に電荷を注入し当該第ｍパワーＭＯＳＦＥＴの電流が予め定められた整定電流を始めて上回る所定時間を経過する前に、第ｋオフスイッチをオフすると同時に第ｋインピーダンス切替部を所定の第ｋインピーダンス状態に切替制御するため、第ｍパワーＭＯＳＦＥＴの電流変化が急峻となる期間に差しかかる前に予め第ｋパワーＭＯＳＦＥＴのゲートソース間を所定の第ｋインピーダンス状態にでき、信頼性良くセルフターンオンの発生を防止できる。
【００１８】
請求項５または６記載の素子値決定方法によれば、第ｋパワーＭＯＳＦＥＴの寄生ダイオードに生じるリカバリー電流に応じて第ｋパワーＭＯＳＦＥＴのソースの寄生インダクタンスに生じる逆起電圧と、第ｋパワーＭＯＳＦＥＴの寄生容量のカップリングによって発生する発生電圧とを加算し、この加算電圧が第ｋパワーＭＯＳＦＥＴの閾値電圧未満または閾値電圧とほぼ等しくなる条件を満たす素子値を第ｋインピーダンス切替部の素子値として決定している。このため、信頼性良くセルフターンオンの発生を防止できる。しかも、リンギングを抑制できる。適切な素子値を決定することで、スイッチング損失を抑制できたり、サージ電圧を抑制できるようになる。
【００１９】
請求項７記載の発明によれば、第ａ通電スイッチ回路、第ａ電荷注入放出回路、第ａインピーダンス切替部、と共に、第ｂ通電スイッチ回路を備えるため、請求項１記載の発明とほぼ同様に作用する。なお、本発明のパワーＭＯＳＦＥＴとはリカバリー電流が急峻に変化する素子であれば何れの半導体スイッチング素子も含むことに留意する。
【図面の簡単な説明】
【００２０】
【図１】本発明の第１実施例を示すハイサイド側およびローサイド側の駆動回路の電気的構成図
【図２】インピーダンス切替部の態様を表す回路構成図
【図３】（ａ）制御回路の具体例を示す電気的構成図、（ｂ）論理回路の具体例を示す電気的構成図
【図４】各スイッチのオンオフ区間を表すタイミングチャート
【図５】各区間におけるスイッチのオンオフ状態を表すテーブル
【図６】各スイッチのオンオフ状態と各ノードの電圧電流波形の関係を表すタイミングチャート
【図７】区間（４）における電流変化を表す説明図
【図８】インピーダンス切替部の素子値の決定方法の流れを示すフローチャート
【図９】予め収集するパラメータ値の一例を表す図
【図１０】リカバリー電流に応じて寄生インダクタンスに生じる電圧を求めるための等価回路
【図１１】寄生インダクタンス、抵抗、寄生容量に流れるリカバリー電流と、寄生インダクタンスに生じる誘導起電力と、トランジスタのゲートソース間電圧との関係を示す図
【図１２】リカバリー電流通電前後の各部の電流と電圧の関係を示すタイミングチャート
【図１３】リカバリー電流に応じてＭＯＳＦＥＴのゲートソース間に生じる電圧の求め方の流れを示すフローチャート
【図１４】ＭＯＳＦＥＴ周辺の寄生容量を考慮した等価回路
【図１５】リカバリー電流とドレインソース間電圧の応答波形の関係を示すタイミングチャート
【図１６】本発明の第２実施例を示す図３（ｂ）相当図
【図１７】図５相当図
【図１８】図６相当図
【図１９】本発明の第３実施例を示す図７相当図
【図２０】図６相当図
【図２１】図２０の区間（２）における電流変化を表す説明図
【図２２】本発明の第４実施例を示すハイサイド側の駆動回路の電気的構成図
【図２３】図３（ｂ）相当図
【図２４】図６相当図
【図２５】本発明の第５実施例を示す図６相当図
【図２６】本発明の第６実施例を示すスイッチング速度調整回路の一例を示す図
【図２７】本発明の第７実施例を示す図９相当図
【図２８】図１３相当図
【図２９】電圧領域の定義の説明図
【図３０】図６相当図
【図３１】加算電圧が電圧領域ＶＲ２内に入る条件を満たした素子値を適用した場合の電流変化を表す説明図
【図３２】加算電圧が電圧領域ＶＲ１内に入る条件を満たした素子値を適用した場合の電流変化を表す説明図
【図３３】比較例を示す図３１、図３２相当図
【図３４】サージ電圧特性を検証するための評価回路
【図３５】パワーＭＯＳＦＥＴのドレインソース間電圧の過渡応答波形（その１）
【図３６】パワーＭＯＳＦＥＴのドレインソース間電圧の過渡応答波形（その２）
【図３７】パワーＭＯＳＦＥＴのドレインソース間電圧の過渡応答波形（その３）
【図３８】パワーＭＯＳＦＥＴのドレインソース間電圧の過渡応答波形（その４）
【図３９】スイッチング損失、サージ電圧のインピーダンス依存性を示す特性図
【発明を実施するための形態】
【００２１】
（第１実施例）
以下、第１実施例について図１ないし図１５を参照して説明する。本実施形態では、ハーフブリッジ回路に適用した実施例を示す。
【００２２】
図１に示すハーフブリッジ回路１は電力変換回路の基本回路であり、上下アームのスイッチング素子が相補的に動作することで直流電圧を交流電圧に変換する。このハーフブリッジ回路１は、直流電源２（例えば１００Ｖ）の供給ノード（第１電源線）とグランド（第２電源線）との間に、２つのＮチャネル型のＳＪ（Super-Junction）−ＭＯＳＦＥＴ（パワーＭＯＳＦＥＴ）３Ｈ，３Ｌ（第１パワーＭＯＳＦＥＴ，第２パワーＭＯＳＦＥＴに相当）を直列接続して構成されている。パワーＭＯＳＦＥＴの駆動回路６Ｈ、６Ｌは、電力変換回路（コンバータ、インバータ）に適用できる。
【００２３】
これらのＮチャネルＭＯＳＦＥＴ３Ｈ，３Ｌ間の共通ノードには誘導性負荷として例えば交流モータのステータコイル４の一端が接続されている。ハイサイド側のＭＯＳＦＥＴ３Ｈのドレインソース間には寄生ダイオード５Ｈが内蔵されている。ローサイド側のＭＯＳＦＥＴ３Ｌのドレインソース間には寄生ダイオード５Ｌが内蔵されている。これらの寄生ダイオード５Ｈおよび５Ｌはフリーホイールダイオードとして動作する。
【００２４】
図面中では、ハイサイド（上アーム）側のＭＯＳＦＥＴ３Ｈを駆動する回路を駆動回路６Ｈとし、ローサイド（下アーム）側のＭＯＳＦＥＴ３Ｌを駆動する回路を駆動回路６Ｌとして示しているが、駆動回路６Ｈおよび６Ｌは互いに同一回路構成であるため、以下ではハイサイド側の駆動回路６Ｈの電気的構成を説明し、ローサイド側の駆動回路６Ｌの電気的構成は図中の構成要素に添え字として「Ｈ」に代わる「Ｌ」を付してその説明を省略する。
【００２５】
駆動回路６Ｈは、ＭＯＳＦＥＴ３Ｈのゲート（制御端子）−ソース間に直列接続された駆動電圧発生回路（第１通電スイッチ回路）７Ｈ、スイッチング速度調整回路（第１電荷注入放出回路）８Ｈ、オフ保持回路（第１インピーダンス切替部）９Ｈを備える。また、駆動電圧発生回路７Ｈは、直流電源１０Ｈの正負端子間に制御端子付きスイッチ（第１オンスイッチ）Ｓ１Ｈおよび制御端子付きスイッチ（第１オフスイッチ）Ｓ２Ｈを直列接続して構成され、直流電源１０Ｈの電源電圧および０Ｖを切替出力するか、または、出力を開放状態にすることが可能となっている。ここでスイッチＳ１Ｈ，Ｓ２Ｈはそれぞれ例えばＮＰＮトランジスタにより構成される。
【００２６】
スイッチング速度制御回路８Ｈは、抵抗ＲｎＨとダイオードＤｎＨの直列接続回路、抵抗ＲｆＨとダイオードＤｆＨの直列接続回路を並列接続して構成される。スイッチＳ１Ｈをオンに切替えた後スイッチＳ２Ｈをオフに切替えたときには、抵抗ＲｎＨおよびダイオードＤｎＨを通じてＭＯＳＦＥＴ３Ｈのゲートに電荷が注入されることでゲート入力容量に電荷が蓄積される。この電荷の蓄積速度はＭＯＳＦＥＴ３Ｈのゲート入力容量と抵抗ＲｎＨの抵抗値に依存する。また、スイッチＳ１Ｈをオフした後にスイッチＳ２Ｈをオンに切替えたときには、抵抗ＲｆＨおよびダイオードＤｆＨを通じてＭＯＳＦＥＴ３Ｈのゲート入力容量の蓄積電荷が引き抜かれて放出される。この放出速度はＭＯＳＦＥＴ３Ｈのゲート入力容量と抵抗ＲｆＨの抵抗値に依存する。
【００２７】
オフ保持回路９Ｈは、所定のインピーダンス素子ＺＨと制御端子付きのスイッチＳ３ＨとをＭＯＳＦＥＴ３Ｈのゲートソース間に直列接続して構成されている。図２（ａ）〜図２（ｅ）は、オフ保持回路の構成例を示している。オフ保持回路９Ｈのインピーダンス素子ＺＨは、抵抗性または誘導性を有するインピーダンスとすると良く、これらの抵抗値またはインダクタンス値が大きければ、ＭＯＳＦＥＴ３Ｈのゲートソース間電圧の上昇抑制効果が大きくなる。このため、図２（ａ）に示すように、インピーダンス素子ＺＨとして抵抗Ｒｇｓを適用しても良いし、また、図２（ｂ）に示すように、ＭＯＳＦＥＴＭ１のオン抵抗を用いて構成しても良い。図２（ｂ）の構成を適用すると、抵抗ＲｇｓとスイッチＳＷを直列接続した図２（ａ）の構成の機能を１つのトランジスタに集結させることができる。また、図２（ｃ）に示すように抵抗Ｒｇｓに代えてインダクタンスＬｇｓを用いても良い。また、図２（ｄ）に示すように、抵抗ＲｇｓおよびインダクタンスＬｇｓを直列接続して構成しても良いし、図２（ｅ）に示すように、インダクタンスＬｇｓをＭＯＳＦＥＴＭ１に直列接続して構成しても良い。このような駆動回路６Ｈはローサイド側にも駆動回路６Ｌとして構成されている。
【００２８】
制御回路（制御手段）１１は、スイッチＳ１Ｈ、Ｓ２Ｈ、Ｓ３Ｈの制御端子にそれぞれオンオフ制御信号Ｓｇ１１，Ｓｇ１２，Ｓ１を与えることで、各スイッチＳ１Ｈ，Ｓ２Ｈ，Ｓ３Ｈをそれぞれオンオフする。また、制御回路１１は、スイッチＳ１Ｌ，Ｓ２Ｌ，Ｓ３Ｌの制御端子にそれぞれオンオフ制御信号Ｓｇ２１，Ｓｇ２２，Ｓ２を与えることで、各スイッチＳ１Ｌ，Ｓ２Ｌ，Ｓ３Ｌをそれぞれオンオフする。
【００２９】
図３（ａ）は、制御回路の電気的構成を示している。制御回路１１は、比較回路１２と論理回路１３を備える。比較回路１２は、三角波信号と出力電圧指令値（直流信号）とを比較し、ＰＷＭ信号Ｓｓｄ１およびＳｓｄ２を出力する。論理回路１３は、比較回路１２のＰＷＭ信号Ｓｓｄ１，Ｓｓｄ２を入力し制御信号Ｓｇ１１，Ｓｇ１２，Ｓ１，Ｓｇ２１，Ｓｇ２２，Ｓ２を出力する。
【００３０】
図３（ｂ）は、論理回路のハードウェア構成を示している。論理回路１３はＮＯＲゲート１４を備えている。この論理回路１３は、ＰＷＭ信号Ｓｓｄ１をオンオフ制御信号Ｓｇ１１，Ｓ２として出力し、ＰＷＭ信号Ｓｓｄ２をオンオフ制御信号Ｓｇ２１，Ｓ１として出力するように結線されている。また、ＮＯＲゲート１４はＰＷＭ信号Ｓｓｄ１，Ｓｓｄ２を入力し、オンオフ制御信号Ｓｇ１２，Ｓｇ２２を出力する。
【００３１】
図４は、比較回路１２が出力するＰＷＭ信号Ｓｓｄ１，Ｓｓｄ２の各信号波形例を示している。信号Ｓｓｄ１，Ｓｓｄ２は、所定の周波数およびデューティ比で以下に示す（１）〜（４）の区間の状態を繰り返す。
【００３２】
（１）Ｓｓｄ１を「Ｈ」（オン），Ｓｓｄ２を「Ｌ」（オフ）
（２）Ｓｓｄ１を「Ｌ」（オフ），Ｓｓｄ２を「Ｌ」（オフ）
（３）Ｓｓｄ１を「Ｌ」（オフ），Ｓｓｄ２を「Ｈ」（オン）
（４）Ｓｓｄ１を「Ｌ」（オフ），Ｓｓｄ２を「Ｌ」（オフ）
これらの（１）〜（４）の各区間のそれぞれの状態が繰り返されることにより、論理回路１３は、所定周期のオンオフ制御信号Ｓｇ１１，Ｓｇ１２，Ｓ１，Ｓｇ２１，Ｓｇ２２，Ｓ２を出力する。図５は、このオンオフ制御信号に応じて変化するハイサイド側、ローサイド側のパワーＭＯＳＦＥＴのオンオフ状態を示しており、図６は、この状態をタイミングチャートで示している。（１）〜（４）の各区間では論理回路１３の出力は下記の状態を繰り返す。
【００３３】
（１）Ｓｇ１１，Ｓ２は「Ｈ」（オン）、その他は「Ｌ」（オフ）
（２）Ｓｇ１２，Ｓｇ２２は「Ｈ」（オン）、その他は「Ｌ」（オフ）
（３）Ｓ１、Ｓｇ２１は「Ｈ」（オン）、その他は「Ｌ」（オフ）
（４）Ｓｇ１２、Ｓｇ２２は「Ｈ」（オン）、その他は「Ｌ」（オフ）
尚、このようなスイッチングを繰り返すと、（１）区間と（２）区間の間ではスイッチＳ１ＨとＳ２Ｈがほぼ同時にオン、オフすることになり、（３）区間と（４）区間の間ではスイッチＳ１ＬとＳ２Ｌがほぼ同時にオン、オフすることになるが、直流電源１０Ｈ、１０Ｌの短絡防止のため、所定のデッドタイムを設けるように回路を構成するとよい。
【００３４】
以下、各区間（１）〜（４）において、オンオフ制御信号Ｓｇ１１，Ｓｇ１２，Ｓ１，Ｓｇ２１，Ｓｇ２２，Ｓ２をそれぞれスイッチＳ１Ｈ〜Ｓ３Ｈ，Ｓ１Ｌ〜Ｓ３Ｌに入力したときの回路の基本的動作について図１、図６、図７等を参照しながら説明する。ただし、ステータコイル４に流れる負荷電流は図１に示した方向とする。
【００３５】
＜（１）区間の基本的動作＞
（１）区間において、ハイサイド側では、スイッチＳ１Ｈがオンしその他のスイッチＳ２Ｈ，Ｓ３Ｈがオフするため、ＭＯＳＦＥＴ３Ｈのゲートには直流電源１０Ｈから電荷が供給されることになりＭＯＳＦＥＴ３Ｈのゲート入力容量が充電される。この（１）区間では、図６（ｉ）に示すように、ＭＯＳＦＥＴ３Ｈのゲートソース間電圧Ｖｇｓ１は当該ＭＯＳＦＥＴ３Ｈのゲートソース間の閾値電圧Ｖｔを超えるため、ＭＯＳＦＥＴ３Ｈはオンする。
【００３６】
この間、他方のローサイド側では、スイッチＳ３Ｌがオンし、スイッチＳ１Ｌ，Ｓ２Ｌがオフするため、ＭＯＳＦＥＴ３Ｌのゲートソース間はオフ保持回路９Ｈにより所定のインピーダンス（例えば数十Ω）となる。したがって、図６（ｊ）に示すように、ＭＯＳＦＥＴ３Ｌのゲートソース間電圧Ｖｇｓ２はほぼ０となり、ＭＯＳＦＥＴ３Ｌはオフ状態を維持する。
【００３７】
＜（２）区間の基本的動作＞
（２）区間において、ハイサイド側では、スイッチＳ１Ｈがターンオフした後スイッチＳ２Ｈがターンオンするため、ＭＯＳＦＥＴ３Ｈのゲートの蓄積電荷はスイッチング速度調整回路８Ｈの抵抗ＲｆＨを通じて放電される。したがって、図６（ｉ）に示すように、ＭＯＳＦＥＴ３Ｈはそのゲートソース間電圧Ｖｇｓ１が低下し、閾値電圧Ｖｔを下回るとオフする。
【００３８】
この間、ローサイド側では、スイッチＳ３ＬがオフしスイッチＳ２Ｌがオンするため、ＭＯＳＦＥＴ３Ｌのゲートソース間はスイッチング速度調整回路８Ｈのインピーダンスに固定される。したがって、図６（ｊ）に示すように、ＭＯＳＦＥＴ３Ｌのゲートソース間電圧Ｖｇｓ２はほぼ０Ｖのまま維持され、ＭＯＳＦＥＴ３Ｌはオフ状態を維持する。ＭＯＳＦＥＴ３Ｈおよび３Ｌが共にオフすると、ステータコイル４を流れる負荷電流はダイオード５Ｈの順方向に還流する。
【００３９】
＜（３）区間の基本的動作＞
（３）区間において、ハイサイド側では、スイッチＳ２Ｈがターンオフすると共にスイッチＳ３Ｈがターンオンするため、ＭＯＳＦＥＴ３Ｈのゲートソース間にはオフ保持回路９Ｈのインピーダンス素子ＺＨが接続されるようになり、オフ保持回路９ＨがＭＯＳＦＥＴ３Ｈのゲートソース間をインピーダンス素子ＺＨによって所定のインピーダンスに保持する。これにより、図６（ｉ）に示すようにＭＯＳＦＥＴ３Ｈはオフ状態に保持される。
【００４０】
この間、ローサイド側では、スイッチＳ２Ｌがターンオフした後スイッチＳ１Ｌがオンするため、スイッチング速度調整回路８Ｌの抵抗ＲｎＬを通じてＭＯＳＦＥＴ３Ｌのゲート入力容量に電荷が蓄積される。図６（ｊ）に示すように、ＭＯＳＦＥＴ３Ｌは、そのゲートソース間電圧Ｖｇｓ２が上昇し、当該素子の閾値電圧Ｖｔを超えた時点でオンする。
【００４１】
＜（４）区間の基本的動作＞
（４）区間において、ハイサイド側では、スイッチＳ３Ｈがターンオフすると共にスイッチＳ２Ｈがターンオンするため、ＭＯＳＦＥＴ３Ｈのゲートソース間はスイッチング速度調整回路８Ｈのインピーダンスに接続される。この間、ローサイド側では、スイッチＳ１Ｌがターンオンした後スイッチＳ２Ｌがターンオフするため、ＭＯＳＦＥＴ３Ｌのゲートの蓄積電荷はスイッチング速度調整回路８Ｌの抵抗ＲｆＬを通じて放電されるようになる。そして、ＭＯＳＦＥＴ３Ｌのゲートはスイッチング速度調整回路８Ｌのインピーダンスに接続される。
【００４２】
このような（１）〜（４）区間の基本的動作が繰り返される。このような周期的な基本動作を繰り返す中で、（２）区間において負荷電流はダイオード５Ｈの順方向に還流し、（３）区間においてＭＯＳＦＥＴ３Ｌがオンすると図６（ｌ）に示すように電流Ｉ２が急峻に上昇する。これは、ＭＯＳＦＥＴ３Ｌがターンオンすると、キャリア蓄積効果による逆回復電流（リカバリー電流）がダイオード５Ｈに流れ、電流Ｉ１およびＩ２が急激に変動するためである。
【００４３】
特に、逆回復電流が減衰するときに電流Ｉ１およびＩ２が急激に変動する。図６（ｋ）に示す電流Ｉ１の増加区間（リカバリー後半：図６（ｌ）に示す電流Ｉ２の減少区間）においてその増減度が大きい。
【００４４】
ＭＯＳＦＥＴ３Ｈのソースに寄生インダクタンスＬＨが存在すると共にＭＯＳＦＥＴ３Ｌのソースに寄生インダクタンスＬＬが存在する。このため寄生インダクタンスＬＨ，ＬＬにはそれぞれ電流Ｉ１，Ｉ２の時間変動に応じた誘導起電力−Ｌｄｉ／ｄｔが生じる。
【００４５】
リカバリー後半において、寄生インダクタンスＬＨに誘導起電力が生じると、寄生インダクタンスＬＨにはＭＯＳＦＥＴ３Ｈのソースを基準としてステータコイル４側ノードにかけて電圧が生じる。したがって、ＭＯＳＦＥＴ３Ｈのゲートソース間電圧Ｖｇｓ１が上昇する。
【００４６】
（３）区間においては、ＭＯＳＦＥＴ３Ｈ（ハイサイド素子）がオフ保持期間であるため、ＭＯＳＦＥＴ３Ｈのゲートソース間電圧Ｖｇｓ１が当該ＭＯＳＦＥＴ３Ｈの閾値電圧Ｖｔ未満に抑制されるように構成する必要がある。
【００４７】
そこで、本実施形態では、オフ保持回路９ＨをＭＯＳＦＥＴ３Ｈのゲートソース間に接続し、寄生インダクタンスＬＨの誘導起電力が特に上昇するリカバリー後半期間に差しかかる前には、必ずスイッチＳ３Ｈをオンすることでオフ保持回路９Ｈによりインピーダンス素子ＺＨをＭＯＳＦＥＴ３Ｈのゲートソース間に接続するようにしている。
【００４８】
したがって、寄生インダクタンスＬＨが誘導起電力を生じたとしても，オフ保持回路９Ｈのインピーダンス素子ＺＨが作用するため、寄生インダクタンスＬＨの誘導起電圧に応じた電荷がインピーダンス素子ＺＨを通じてＭＯＳＦＥＴ３Ｈのゲートに印加されるようになり、ＭＯＳＦＥＴ３Ｈのゲートソース間電圧Ｖｇｓ１の上昇を抑制できる。これにより、ＳＪ−ＭＯＳＦＥＴ３Ｈおよび３Ｌを高速駆動する場合であってもセルフターンオン現象を防ぐことができる。
【００４９】
図７は、図６の（４）区間における電流変化を模式的に示している。図６の（４）区間においては、ローサイド側では、スイッチＳ１Ｌをオフした後にスイッチＳ２Ｌをオンするため、図６（ｊ）に示すように、ＭＯＳＦＥＴ３Ｌのゲートソース間電圧Ｖｇｓ２が減少する。この間、ハイサイド側では、図６（ｋ）に示すように、この電流減少分の電流が寄生ダイオード５Ｈの順方向に流れることで増加する。
【００５０】
この場合、意図しない電圧上昇に応じて素子が誤動作する場合も考えられる。これは、ＭＯＳＦＥＴ３Ｌがターンオフすることで電流Ｉ２が減少するため、その電流勾配に応じて寄生インダクタンスＬＬに誘導起電力ＶＬＬが発生するためである。この誘導起電力ＶＬＬによる誤動作を抑制するためには、電流Ｉ２の電流勾配を小さくすれば良く、ターンオフ速度を調整するための抵抗ＲｆＬの抵抗値を調整すれば良い。また、これらの図６の（１）〜（４）区間の動作が繰り返されることで正常に動作できる。
【００５１】
したがって、前記のように制御することで、ターンオフ時にＭＯＳＦＥＴ３Ｈ、３Ｌの各ゲートソース間を所定のインピーダンスに調整することができ、スイッチング速度を低減でき、ゲートソース間電圧の上昇を抑制できる。
【００５２】
特に、セルフターンオン現象防止の信頼性を高めるためには、駆動回路６Ｈ、６Ｌの回路素子値を予め定められた方法により決定することが望ましい。以下、この素子値の決定方法について説明する。
【００５３】
＜オフ保持回路９Ｈ，９Ｌのインピーダンス決定方法について＞
セルフターンオン現象を防止するため、特にオフ保持回路９Ｈ，９Ｌの各インピーダンス素子ＺＨ，ＺＬのインピーダンス値を重要な要素として位置付けると良い。そこで、インピーダンス素子ＺＨ，ＺＬのインピーダンスを、回路対称性の観点から同一インピーダンスと仮定し、オフ保持回路９Ｈ，９Ｌをそれぞれ抵抗ＲｇｓおよびインダクタンスＬｇｓの直列回路に設定した場合のインピーダンス値の決定方法について説明する。
【００５４】
ＭＯＳＦＥＴ３Ｈ，３Ｌの各ゲートソース間電圧Ｖｇｓの上昇原因は、リカバリー電流に応じて寄生インダクタンスＬＨ，ＬＬに発生する誘導起電力、および、寄生容量のカップリング電圧、が主因として挙げられる。そこで、これらの上昇原因による電圧上昇分について各場合に分けて計算を行い、これらの影響を重ね合わせた加算電圧が所定の閾値電圧Ｖｔを下回る条件を満たすインピーダンス素子ＺＨ，ＺＬのインピーダンスを決定すると良い。
【００５５】
図８は、インピーダンス素子ＺＨ，ＺＬのインピーダンス決定方法の流れをフローチャートにより示している。図８に示すように、回路のインピーダンスの決定に先立ち必要なパラメータ値を収集する（Ｓ１）。これらのパラメータは、パワーＭＯＳＦＥＴ３Ｈ，３Ｌの半導体構造、寄生素子、回路の接続形態に基づいてシミュレーション、実験などにより設計値として決定されるものであり、図９に挙げたパラメータを規定すると良い。
【００５６】
例えば、図９に示すように、パラメータを、寄生インダクタンスＬＬ，ＬＨの値Ｌｓ、リカバリー電流の勾配ｄｉ／ｄｔ、リカバリー後半から終了までの整定時間ｔｆ、ゲートソース間の寄生容量値Ｃｇｓ、ゲートドレイン間の寄生容量値Ｃｇｄ、ドレインソース間電圧Ｖｄｓとする。
【００５７】
図８に示すように、各パラメータを収集した後、オフ保持回路９Ｈおよび９Ｌのインピーダンスを仮に設定する（Ｓ２）。前述したように、リカバリー電流に応じて寄生インダクタンスＬＨ，ＬＬの誘導起電力が生じるが、ステップＳ２で仮設定されたインピーダンスを用いてゲートソース間電圧Ｖｇｓａを計算する（Ｓ３）。
【００５８】
＜リカバリー電流に応じて寄生インダクタンスに発生する電圧Ｖｇｓａ＞
図１０は、リカバリー電流に応じて寄生インダクタンスＬＨおよびＬＬに発生する電圧Ｖｇｓａを求めるための等価回路を示している。
【００５９】
この図１０に示すように、ＭＯＳＦＥＴ３Ｈのゲートソース間には寄生容量Ｃｇｓが存在する。ＭＯＳＦＥＴ３Ｈのゲートソース間電圧Ｖｇｓはこの寄生容量Ｃｇｓの印加電圧に等しいため、図１１の等価回路に示すように、寄生インダクタンスＬｓに誘導起電力−Ｌｓ×ｄｉ／ｄｔが発生すると、この逆方向の誘導起電力に応じてインダクタンスＬｇｓ、抵抗Ｒｇｓを介してコンデンサＣｇｓに充電される。これにより、ＭＯＳＦＥＴ３Ｈのゲートソース間電圧Ｖｇｓは上昇する。
【００６０】
この図１１は、寄生インダクタンスＬｓ、抵抗Ｒｇｓ、寄生容量Ｃｇｓに流れるリカバリー電流ｉと、寄生インダクタンスＬｓに生じる誘導起電力−Ｌｓ×ｄｉ／ｄｔと、トランジスタ３Ｈのゲートソース間電圧Ｖｇｓの関係を表している。また、図１２は、リカバリー電流通電前後の各部の電流と電圧の時間変化を示している。
【００６１】
前述の（２）区間において、負荷電流はダイオード５Ｈに還流し電流ｉがダイオード５Ｈの逆方向に流れる。この後（３）区間において、ＭＯＳＦＥＴ３Ｌがターンオンするとキャリア蓄積効果に応じた逆回復電流がダイオード５Ｈに通電し電流ｉが急激に上昇する（図１２の（３）の（Ａ）区間）。この（３）の（Ａ）に示すリカバリーの前半区間においては、寄生インダクタンスＬｓに対し電流上昇勾配に応じた誘導起電力−Ｌｓ×ｄｉ／ｄｔを生じる。このリカバリー前半区間においては、リカバリー後半区間と比較すると、電流上昇勾配が低く、これによって発生する誘導起電力も小さくなる。
【００６２】
この後、（３）の（Ｂ）に示すリカバリー後半区間では、電流下降勾配に応じた誘導起電力が発生し電流下降勾配が大きい。したがって、電流下降勾配に応じて発生する誘導起電力も大きくなる。ここで、リカバリー電流ｉが線形的に減少すると仮定すれば、リカバリー後半区間ではステップ電圧Ｖｓが所定の整定時間ｔｆだけ寄生インダクタンスＬｓに生じると仮定できる。
【００６３】
ＭＯＳＦＥＴ３Ｈのゲートソース間電圧Ｖｇｓａは、この寄生インダクタンスＬｓに生じるステップ電圧Ｖｓに応じて上昇するため、リカバリー後半区間における電圧Ｖｇｓａの最大値をできる限り低くするように各素子値を決定する。
【００６４】
図１３は、電圧Ｖｇｓａの求め方をフローチャートによって示している。ＲＬＣ直列回路のステップ応答式を適用すると２次系伝達関数となり、下記（５）式のラプラス変換式で表わされる。
【００６５】
【数１】
0005482815.tif 000002
ここで、ωｎは不減衰自然角周波数（固有周波数）、ζは減衰率（制動比）を示している。
【００６６】
この（５）式を逆ラプラス変換し、ζ＝１（式（６））、ζ＞１（式（７））、０＜ζ＜１（式（８））の各場合に分けると、
【００６７】
【数２】
0005482815.tif 000003
【００６８】
【数３】
0005482815.tif 000004
【００６９】
【数４】
0005482815.tif 000005
と導出される。
【００７０】
図１３に示すように、ζの値に応じて場合分けし、所定時間ｔｆを各式に代入する（Ｔ１〜Ｔ６）。なお、（８）式の電圧Ｖｇｓａは時間経過に応じて振動する値となるため、電圧Ｖｇｓａが最大値となる時間ｔｍ＝π／ωｎ（√（１−ζ２））が所定の整定時間ｔｆ以内であれば（ステップＴ５：ＮＯ）、（８）式にｔｍ＝π／ωｎ（√（１−ζ２））を代入して電圧Ｖｇｓａを求める。すると、図８のステップＳ１で収集したパラメータ値に応じてステップＳ３で最大電圧Ｖｇｓａを求めることができる。
【００７１】
電圧Ｖｇｓａを求めた後、寄生容量のカップリングにより生じた電圧Ｖｇｓｂを求める（図８のステップＳ４）。
＜寄生容量カップリングによって生じる電圧Ｖｇｓｂの求め方＞
図１４は、ＭＯＳＦＥＴ周辺の寄生容量を考慮した等価回路を示しており、図１５は、リカバリー電流とドレインソース間電圧の応答波形の関係をタイミングチャートにより示している。ＭＯＳＦＥＴ３Ｈをターンオフした後、ＭＯＳＦＥＴ３Ｈのドレインソース間電圧Ｖｄｓは上昇するが、このときのゲートソース間電圧Ｖｇｓの最大電圧Ｖｇｓｂは下記の（９）式で求められる。
【００７２】
【数５】
0005482815.tif 000006
これは、ゲートドレイン間寄生容量Ｃｇｄ、ゲートソース間容量Ｃｇｓの分圧電圧となるためである。
【００７３】
そして、図８のステップＳ５において、これらの影響を重ね合わせた加算電圧Ｖｇｓ＝電圧Ｖｇｓａ＋電圧Ｖｇｓｂを求め、合計値Ｖｇｓが閾値電圧Ｖｔを下回る条件を満たす抵抗Ｒｇｓ，インダクタンスＬｇｓの値を決定する。仮に条件を満たさなければ（ステップＳ５：ＮＯ）、ステップＳ２に戻り、オフ保持回路９Ｈおよび９Ｌのインピーダンスを仮設定するところから繰り返す。なお、望ましくは、閾値電圧Ｖｔにマージンを見込んで抵抗Ｒｇｓ，インダクタンスＬｇｓの値を決定すると良い。このように求められた抵抗Ｒｇｓ，インダクタンスＬｇｓの値を代入して検証すると良い。
【００７４】
したがって、電圧Ｖｇｓａ＋電圧Ｖｇｓｂの加算電圧に応じてオフ保持回路９Ｈおよび９Ｌの素子値を決定しているため適切な素子値を決定できる。なお、これらの内容はハイサイド側のＭＯＳＦＥＴ３Ｈでもローサイド側のＭＯＳＦＥＴ３Ｌでも回路の対称性を考慮すれば同様の素子値の決定方法を適用できる。
【００７５】
以上説明したように、第１実施形態によれば、
（１）区間において、
ハイサイド側では、スイッチＳ２Ｈをオフした状態でスイッチＳ１Ｈをオンし、さらにスイッチＳ３Ｈをオフしてオフ保持回路９Ｈを開放状態とすることで、駆動電圧発生回路７Ｈから直流電源１０ＨをＭＯＳＦＥＴ３Ｈのゲートソース間に供給してオンし、
ローサイド側では、スイッチＳ１Ｌをオフすると共にスイッチＳ２Ｌをオフし、スイッチＳ３Ｌをオンすることでオフ保持回路９Ｌを所定のインピーダンスとすることで、ＭＯＳＦＥＴ３Ｌのゲートソース間を所定のインピーダンスに固定する。
【００７６】
次に（２）区間において、
ハイサイド側では、スイッチＳ１Ｈをオンからオフした後スイッチＳ２Ｈをオンし、スイッチＳ３Ｈをオフに保持してオフ保持回路９Ｈを開放状態に保持し、駆動電圧発生回路７Ｈの出力電圧をＭＯＳＦＥＴ３Ｈのソース側電圧（低電位側基準端子の電圧）に一致させるように制御することで、スイッチング速度調整回路８Ｈを通じてＭＯＳＦＥＴ３Ｈのゲート入力容量から電荷を放出させ、
ローサイド側では、スイッチＳ１Ｌをオフのまま保持しながらスイッチＳ２Ｌをオフからオンにし、スイッチＳ３Ｌをオンからオフしてオフ保持回路９Ｌを開放状態とすることで、駆動電圧発生回路７Ｌの出力電圧をＭＯＳＦＥＴ３Ｌのソース側電圧（低電位側基準端子の電圧）に一致させるように制御する。
【００７７】
次に（３）区間において、
ハイサイド側では、スイッチＳ１Ｈをオフに保持しながらスイッチＳ２Ｈをオンからオフすると同時にスイッチＳ３Ｈをオフからオンしてオフ保持回路９Ｈを開放状態から所定のインピーダンスに切替えることでＭＯＳＦＥＴ３Ｈのゲートソース間を所定のインピーダンスに固定し、
ローサイド側では、スイッチＳ２Ｌをオンからオフした後スイッチＳ１Ｌをオフからオンにし、スイッチＳ３Ｌをオフのまま保持してオフ保持回路９Ｌを開放状態に保持することで、駆動電圧発生回路７Ｌの出力電圧を直流電源１０Ｌの出力電圧としてＭＯＳＦＥＴ３Ｌのゲートソース間に電圧を印加する。
【００７８】
次に（４）区間では、
ハイサイド側では、スイッチＳ１Ｈをオフに保持しながらスイッチＳ２Ｈをオフからオンし、スイッチＳ３Ｈをオンからオフすることでオフ保持回路９Ｈを開放状態とし、駆動電圧発生回路７Ｈの出力電圧をＭＯＳＦＥＴ３Ｈのソース側電圧（低電位側基準端子の電圧）に一致させるように制御し、
ローサイド側では、スイッチＳ１Ｌをオンからオフした後スイッチＳ２Ｌをオンし、スイッチＳ３Ｌをオフに保持してオフ保持回路９Ｌを開放状態に保持することで、駆動電圧発生回路７Ｌの出力電圧をＭＯＳＦＥＴ３Ｌのソース側電圧（低電位側基準端子の電圧）に制御し、スイッチング速度調整回路８Ｌを通じてＭＯＳＦＥＴ３Ｌのゲート入力容量から電荷を放出させる。
【００７９】
制御回路１１が、駆動回路６Ｈ，６Ｌによりスイッチを駆動制御することで、（２）区間においてスイッチＳ２ＨおよびＳ２Ｌをオンすると共にその他をオフとし、（３）区間においてスイッチＳ１ＬおよびＳ３Ｈをオンすると共にその他をオフとする。すると、（２）〜（３）区間にかけて、ハイサイド側のＭＯＳＦＥＴのゲートソース間を所定のインピーダンスに切り替えることができ、リカバリー後半に至ったとしてもハイサイド側のＭＯＳＦＥＴのゲートソース間電圧Ｖｇｓ１を閾値電圧Ｖｔ未満に抑制できる。
【００８０】
特に、（３）区間の始まる前、電流Ｉ２が所定の整定電流を始めて上回る所定時間を経過する前、リカバリー後半に差しかかる前、には、ハイサイド側のＭＯＳＦＥＴ３Ｈのゲートソース間を所定のインピーダンスに固定している。
【００８１】
これにより、ハイサイド側のＭＯＳＦＥＴ３Ｈ，ローサイド側のＭＯＳＦＥＴ３Ｌのゲートソース間電圧Ｖｇｓを閾値電圧Ｖｔ未満に抑制できる。したがって、パワーＭＯＳＦＥＴを高速駆動する場合であっても、セルフターンオンの発生を防止できる。
【００８２】
また、リカバリー電流が流れることにより寄生インダクタンスＬｓに生じる誘導起電力Ｖｇｓａと、寄生容量のカップリングによって発生する電圧Ｖｇｓｂとを加算し、この加算電圧がＭＯＳＦＥＴ３Ｈ，３Ｌの閾値電圧未満となることを満たす素子値をオフ保持回路９Ｈ，９Ｌのインピーダンス素子ＺＨの素子値として決定するため、寄生インダクタンスＬｓ、寄生容量等に応じてオフ保持回路９Ｈ，９Ｌの素子値を適切に定めることができる。
（第２実施例）
図１６ないし図１８は、本発明の第２実施例を示すもので、前述の実施例と異なるところは、オフ保持回路のスイッチの切換タイミングを変更したところにある。前述実施形態と同一部分については同一符号を付して説明を省略し、以下異なる部分について説明する。
【００８３】
図１６は、図３（ｂ）の論理回路１３に代わる論理回路１５のハードウェア構成を示している。この論理回路１５はＮＯＲゲート１６、ＮＯＴゲート１７および１８を図示形態で組み合わせて構成され、比較回路１２のＰＷＭ信号Ｓｓｄ１，Ｓｓｄ２を入力し制御信号Ｓｇ１１，Ｓｇ１２，Ｓ１，Ｓｇ２１，Ｓｇ２２，Ｓ２を出力する。
【００８４】
この論理回路１５は、ＰＷＭ信号Ｓｓｄ１をオンオフ制御信号Ｓｇ１１として出力し、ＰＷＭ信号Ｓｓｄ２をオンオフ制御信号Ｓｇ２１として出力する。ＮＯＲゲート１６は、これらのＰＷＭ信号Ｓｓｄ１およびＳｓｄ２を入力し、オンオフ制御信号Ｓｇ１２，Ｓｇ２２を出力する。ＮＯＴゲート１７はＰＷＭ信号Ｓｓｄ１を入力し、オンオフ制御信号Ｓ１を出力する。そして、ＮＯＴゲート１８はＰＷＭ信号Ｓｓｄ２を入力し、オンオフ制御信号Ｓ２を出力する。
【００８５】
論理回路１５が図１６に示すように形成されていると、図１７に示すように各スイッチのオンオフ状態が切替えられることになる。本実施例においては、図１７の（２）区間の符号Ｙ１のスイッチＳ２ＬおよびＳ３Ｌの状態を共にオン状態としている。また、本実施例においては、図１７の（４）区間の符号Ｙ２に示すスイッチＳ２ＨおよびＳ３Ｈの状態を共にオン状態としている。これらの符号Ｙ１、Ｙ２のスイッチはオンでもオフでも良い。したがって、両者オンあるいは両者オフであっても良い。これらの場合、論理回路１５を適宜回路変更すると良い。
【００８６】
図１８は、タイミングチャートを示している。図１８に示す（２）区間では、スイッチＳ２Ｈのオンオフ制御信号Ｓｇ１２とスイッチＳ３Ｈのオンオフ制御信号Ｓ１とを共にオン制御信号として出力する。したがって、図１８の（２）区間では、オフ保持回路９Ｈは所定のインピーダンスに設定されると共に、駆動電圧発生回路７Ｈの出力電圧はＭＯＳＦＥＴ３Ｈのソース側基準端子の電圧に制御されることになる。
【００８７】
この場合、図１８（ｃ）〜図１８（ｈ）に示すタイミングでオンオフ制御信号を出力できる。（２）の区間では、スイッチＳ２ＨおよびＳ３Ｈをオンすることで、ＭＯＳＦＥＴ３Ｈのゲートソース間のインピーダンスを低インピーダンスに固定できる。また、（３）の区間では、スイッチＳ２ＨをオフしスイッチＳ３Ｈをオンすることで、ＭＯＳＦＥＴ３Ｈのゲートソース間のインピーダンスを（２）区間に比較して高インピーダンスに固定できる。これは、ＭＯＳＦＥＴ３Ｈのゲートソース間のインピーダンスが（２）の区間では抵抗ＲｆＨとインピーダンス素子ＺＨの合成インピーダンスとなるのに対し、（３）の区間ではインピーダンス素子ＺＨのインピーダンスのみとなるためである。また、抵抗ＲｈＨの抵抗値が、インピーダンス素子ＺＨのインピーダンスに比較して低く設定されていると合成インピーダンスもより低くなる。
【００８８】
この場合、（３）区間のリカバリー後半においてゲートソース間電圧Ｖｇｓ１が上昇したとしても閾値電圧Ｖｔ以上となることがなくなり、前述実施形態と同様にＭＯＳＦＥＴ３Ｈのゲートソース間電圧Ｖｇｓ１をＭＯＳＦＥＴ３Ｈの閾値電圧Ｖｔ未満に抑制できる。
【００８９】
（第３実施例）
図１９ないし図２１は、本発明の第３実施例を示すもので、前述の実施例と異なるところは、負荷電流を前述実施形態とは逆方向に考慮した場合に適用したところにある。前述実施形態と同一部分については同一符号を付して説明を省略し、以下異なる部分について説明する。
【００９０】
図１９に示すように、ステータコイル４の負荷電流が図示右向きに通電されている状態を考慮する。また、ハイサイド側のＭＯＳＦＥＴ３Ｈのソース電流Ｉ１、ＭＯＳＦＥＴ３Ｌのドレイン電流Ｉ２の定義を前述実施形態とは逆方向に定義する。
【００９１】
すると、図２０のタイミングチャートに示すように、ＭＯＳＦＥＴ３Ｈ，ＭＯＳＦＥＴ３Ｌの各ゲートソース間電圧Ｖｇｓ１，Ｖｇｓ２が変化する。また、これに合わせてＭＯＳＦＥＴ３Ｈのソース電流Ｉ１、ＭＯＳＦＥＴ３Ｌのドレイン電流Ｉ２が変化する。
【００９２】
このときの電圧、電流変化は、前述の第１実施例と期間ずれを生じるのみのため、その説明を省略するが、前述実施例とほぼ同様に、図２０の（１）区間において、ＭＯＳＦＥＴ３Ｌにリカバリー電流が発生し、リカバリー後半においてＭＯＳＦＥＴ３Ｌのゲートソース間電圧Ｖｇｓ２が上昇する。しかしながら、（４）区間においてスイッチＳ２Ｌを予めオンしてその後（１）区間においてスイッチＳ３Ｌをオンしているため、ＭＯＳＦＥＴ３Ｌのゲートソース間を所定のインピーダンスに制御することができ、当該ゲートソース間電圧Ｖｇｓ２を抑制することができ、ＭＯＳＦＥＴ３Ｌのゲートソース間電圧Ｖｇｓ２をその閾値電圧Ｖｔ未満に抑制できる。
【００９３】
図２１は、図２０の（２）区間における電流変化を模式的に示している。図２０の（２）区間において、ハイサイド側ではスイッチＳ１Ｈがオフした後スイッチＳ２Ｈをオンするため、図２０（ｉ）に示すように、ＭＯＳＦＥＴ３Ｈのゲートソース間電圧Ｖｇｓ１が減少する。この間、ローサイド側では、図２０（ｌ）に示すように、この電流減少分の電流が寄生ダイオード５Ｌの順方向に流れることで増加する。
【００９４】
この場合、意図しない電圧上昇に応じて素子が誤動作する場合も考えられる。これは、ＭＯＳＦＥＴ３Ｈがターンオフすることにより電流Ｉ１が減少するため、その電流勾配に応じた誘導起電力ＶＬＨが寄生インダクタンスＬＨに発生するためである。この誘導起電力ＶＬＨによる誤動作を抑制するためには、電流Ｉ１の電流勾配を小さくすると良く、ターンオフ速度を調整するための抵抗ＲｆＨの抵抗値を調整すれば良い。図２０の（１）〜（４）区間の動作が繰り返されることで正常な動作を持続できる。
【００９５】
本実施例においては、負荷電流を前述実施例と逆向きに考慮した場合に、リカバリー電流に応じて発生するＭＯＳＦＥＴ３Ｌのゲートソース間電圧Ｖｇｓ２を当該ＭＯＳＦＥＴ３Ｌの閾値電圧Ｖｔ未満に抑制できる。
【００９６】
（第４実施例）
図２２ないし図２４は、本発明の第４実施例を示すもので、前述の実施例と異なるところは、前述実施例においてスイッチＳ２Ｈ，Ｓ２Ｌをオンしている区間において、当該スイッチＳ２Ｈ，Ｓ２Ｌに代えてスイッチＳ３Ｈ，Ｓ３ＬをオンすることでＭＯＳＦＥＴ３Ｈ，３Ｌのゲートソース間電圧Ｖｇｓ１，Ｖｇｓ２をその閾値電圧Ｖｔ未満に抑制するところにある。前述実施形態と同一部分については同一符号を付して説明を省略し、以下異なる部分について説明する。本実施形態では、負荷電流を第１または第２実施例と同一方向として説明を行う。
【００９７】
図２２は、ハイサイド側の駆動回路の一例を示している。この駆動回路は、スイッチング速度調整回路８Ｈに代えて、スイッチＳＷＨおよび抵抗Ｒｇによるスイッチング速度調整回路を備えており、直流電源２とＭＯＳＦＥＴ３Ｈのゲートとの間に直列接続されている。なお、図２２には図示していないが、ローサイド側においても、スイッチング速度調整回路８Ｌに代えてスイッチＳＷＬおよび抵抗Ｒｇによるスイッチング速度調整回路（図示せず）が構成されており、直流電源２とＭＯＳＦＥＴ３Ｌのゲートとの間に直列接続されている。
【００９８】
図２３は、論理回路１３に代わる論理回路１９のハードウェア構成を示している。この論理回路１９はＮＯＴゲート２０および２１を図示形態で組み合わせて構成され、比較回路１２のＰＷＭ信号Ｓｓｄ１，Ｓｓｄ２を入力し、制御信号Ｓｇ１１，Ｓ１，Ｓｇ２１，Ｓ２を出力する。
【００９９】
この論理回路１９は、ＰＷＭ信号Ｓｓｄ１をオンオフ制御信号Ｓｇ１１として出力し、ＰＷＭ信号Ｓｓｄ２をオンオフ制御信号Ｓｇ２１として出力する。そして、ＮＯＴゲート２０は、ＰＷＭ信号Ｓｓｄ１を入力しオンオフ制御信号Ｓ１を出力する。さらに、ＮＯＴゲート２１は、ＰＷＭ信号Ｓｓｄ２を入力しオンオフ制御信号Ｓ２を出力する。
【０１００】
論理回路１９が図２３に示すように構成されていると、図２４のタイミングチャートに示すように各スイッチのオンオフ状態が切替えられる。すると図２４の（３）区間においてスイッチＳＷＬがオンする前に、図２４の（２）区間においてスイッチＳ３Ｈを事前にオンすることでＭＯＳＦＥＴ３Ｈのゲートソース間を所定のインピーダンスに維持できる。したがって、図２４の（３）区間において、ローサイド側の直流電源２からＭＯＳＦＥＴ３Ｈのゲートソース間に電圧が印加されＭＯＳＦＥＴ３Ｈがオンしたとしても、ＭＯＳＦＥＴ３Ｌのゲートソース間電圧Ｖｇｓ１の上昇が抑制されるようになり、当該ＭＯＳＦＥＴ３Ｌのゲートソース間電圧Ｖｇｓ１をその閾値電圧Ｖｔ未満に抑制できる。本実施例でも前述実施例と同様の作用効果を奏する。しかも回路を簡単化できる。
【０１０１】
（第５実施例）
図２５は、本発明の第５実施例を示すもので、前述の実施例と異なるところは、前述実施例のスイッチＳ２Ｈ，Ｓ２Ｌをオンしている区間において、当該スイッチＳ２Ｈ，Ｓ２Ｌに代えてスイッチＳ３Ｈ，Ｓ３Ｌをオンしている。本実施例では、負荷電流を第３実施例と同一方向としているが、ＭＯＳＦＥＴ３Ｌのゲートソース間電圧Ｖｇｓ２をその閾値電圧Ｖｔ未満に抑制することでセルフターンオン現象を防止できる。
【０１０２】
（第６実施例）
図２６（ａ），図２６（ｂ）は、本発明の第６実施例を示している。図１のスイッチング速度調整回路８Ｈ，８Ｌに代えて、図２６（ａ）または図２６（ｂ）に示すスイッチング速度調整回路を適用しても良い。
【０１０３】
図２６（ａ）に示す回路構成の場合、ターンオン時には抵抗ＲｎＨを通じてＭＯＳＦＥＴ３Ｈのゲートに電荷を注入し、ターンオフ時には抵抗ＲｆＨおよびＲｎＨを通じてゲートの電荷を放出できる。したがって、ターンオフ時に比較してターンオン時のスイッチング速度を高くするときには好適な回路形態となる。
【０１０４】
また、図２６（ｂ）に示す回路構成の場合、ターンオン時には抵抗ＲｎＨおよびＲｆＨを通じてＭＯＳＦＥＴ３Ｈのゲートに電荷を注入し、ターンオフ時には抵抗ＲｆＨを通じてゲートの電荷を放出できる。したがって、ターンオン時に比較してターンオフ時のスイッチング速度を高くするときに好適な回路形態となる。
【０１０５】
（第７実施例）
図２７〜図３９は、本発明の第７実施例を示している。前述実施形態と異なるところは回路の素子値の決定方法を変更しているところにある。図８に示す主な算出方法の流れに変更はないものの、この処理中のステップＳ３の電圧Ｖｇｓａおよび電圧Ｖｇｓｂの算出方法を変更しているところが相違点である。前述実施形態と同一または類似部分については同一または類似符号を付して説明を省略する。
【０１０６】
図２７は、前述実施形態で説明した図９相当を示しており、図９の所定時間（整定時間）ｔｆに代えて図２７では時間ｔｓｒを適用している。この時間ｔｓｒは、リカバリー後半に差し掛かるタイミングからパワーＭＯＳＦＥＴの反転層形成によるチャネル電流注入（増大）開始タイミングまでの時間を示している。
【０１０７】
前述実施形態で説明したように、図８のステップＳ１でこのパラメータ値を収集する。その後、ステップＳ２において定インピーダンス保持回路のインピーダンスを仮設定した後、ステップＳ３においてリカバリー電流に応じて寄生インダクタンスに発生する電圧Ｖｇｓａを計算する。
【０１０８】
ＲＬＣ直列回路のステップ応答式による２次系伝達関数を適用した場合、Ｖｇｓａは、ζ＝１（式（６））、ζ＞１（式（７））、０＜ζ＜１（式（８））のように求められる。
【０１０９】
図２８に示すように、ζの値に応じて場合分けし、時間ｔｓｒの値を式（６）〜式（８）に代入する。前述実施形態に説明したように、（８）式の電圧Ｖｇｓａは時間経過に応じて振動する電圧となる。電圧Ｖｇｓａが最大値となる時間ｔｍは、π／ωｎ（√（１−ζ２））で表されるが、この時間ｔｍが前述の時間ｔｓｒ以内であれば（ステップＵ５：ＮＯ）、（８）式にｔｍ＝π／ωｎ（√（１−ζ２））を代入して電圧Ｖｇｓａを求める。すると、図８のステップＳ１で収集したパラメータ値に応じてステップＳ３で最大電圧Ｖｇｓａを求めることができる。
【０１１０】
次に、図８のステップＳ４において寄生容量のカップリングによって発生する電圧Ｖｇｓｂを算出する。図１４に示す等価回路を適用し、ＭＯＳＦＥＴ３Ｈのゲートドレイン間寄生容量をＣｇｄ、ゲートソース間寄生容量をＣｇｓとし、この分圧電圧のステップ応答を求めると、電圧Ｖｇｓは下記の（１０）式のように求められる。
【０１１１】
【数６】
0005482815.tif 000007
この（１０）式の電圧Ｖｇｓｂは時間ｔの経過に応じて減少する時間依存関数であるが、ｔが０となるタイミングで最大となる。このため、この最大値を電圧Ｖｇｓｂとして求めると、このときの電圧Ｖｇｓｂは前述実施形態で説明した（９）式の値と同一値となる。そして、図８のステップＳ５において、図２８のフローチャートを用いて得られた電圧Ｖｇｓａと前述の最大電圧Ｖｇｓｂの影響を重ね合わせた加算電圧Ｖｇｓとして求めると良い。
【０１１２】
他方、時間ｔに依存した電圧Ｖｇｓｂを正確に求めるためには、（１０）式にリカバリー後半の時間ｔｓｒを代入することで、下記（１１）式のように電圧Ｖｇｓｂを求めることができる。
【０１１３】
【数７】
0005482815.tif 000008
そして、図８のステップＳ５において、この時間ｔに依存した電圧Ｖｇｓｂと、図２８に示すフローチャートの流れに応じて算出した電圧Ｖｇｓａとを重ね合わせた加算電圧Ｖｇｓを求める。
【０１１４】
そして、本実施形態では、図８のステップＳ５の判定処理に代えて、加算電圧Ｖｇｓが、ほぼ閾値電圧Ｖｔに等しくなる電圧領域ＶＲ１（Ｖｔｄ≦Ｖｔ≦Ｖｍ）、電圧Ｖｔｄ未満の電圧領域ＶＲ２（Ｖｇｓ＜Ｖｔｄ）に入っているか判定する。これらの電圧領域ＶＲ１、ＶＲ２の定義を図２９に示している。電圧領域ＶＲ２は、パワーＭＯＳＦＥＴのドレイン電流Ｉｄ≒０とほぼ見做すことができるゲートソース間電圧Ｖｇｓの電圧領域である。なお、この図２９は、一般的なＭＯＳＦＥＴの飽和領域におけるドレイン電流Ｉｄ−ゲートソース間電圧Ｖｇｓの静特性を示すもので、本実施形態の回路構成ではこのドレイン電流特性とは異なる電流が流れることもある。
【０１１５】
ゲートソース間電圧Ｖｇｓが電圧領域ＶＲ２内の電圧のときには、パワーＭＯＳＦＥＴのドレインソース間にＰＮ接合逆バイアスが生じるためドレイン電流が流れにくい。図２９に示す特性によれば閾値電圧Ｖｔ以下のサブスレッショルド領域においてドレイン電流Ｉｄはゲートソース間電圧Ｖｇｓに対し指数関数的に変化する。
【０１１６】
本実施形態においては、加算電圧Ｖｇｓが閾値電圧Ｖｔに所定マージン電圧を加算した電圧値Ｖｍを上限とした電圧領域（ＶＲ２＋ＶＲ１）内に入っているか否かを判定し、この判定条件を満たした素子値を決定する。
【０１１７】
ここで、閾値電圧Ｖｔにマージン電圧を加算した電圧値Ｖｍは、デバイス特性、動作条件（例えば負荷電流など）に応じて変化するため適宜調整すると良い。また、閾値電圧Ｖｔの値は、素子メーカの技術水準によって各社大きく変化することがある。このため、この技術水準のバラつきの影響を考慮し、当該バラつきの上限の閾値を閾値電圧Ｖｔとして適用し、さらにマージン電圧を加算した電圧値Ｖｍを上限値としても良い。
【０１１８】
加算電圧Ｖｇｓが電圧領域ＶＲ１内に入っている条件を満たした素子値を決定した場合、図３０に示すように時間依存波形が得られる。ここで注目すべき波形は図３０（ｉ）、図３０（ｋ）、図３０（ｌ）に示す波形である。パワーＭＯＳＦＥＴ３Ｈのゲートソース間電圧Ｖｇｓ１はほぼ閾値電圧Ｖｔに等しい電圧（前記の定義では電圧領域ＶＲ１内）を上限値としている（図３０（ｉ）の符号Ｙの部分参照）。
【０１１９】
ＭＯＳＦＥＴ３Ｈのゲートソース間電圧Ｖｇｓ１が閾値電圧Ｖｔにほぼ等しくなり電圧領域ＶＲ１内の電圧まで達すると、ＭＯＳＦＥＴ３Ｈに流れるチャネル電流が増大することになり、ＭＯＳＦＥＴ３Ｈ、ＭＯＳＦＥＴ３Ｌのリカバリー後半における過渡電流変化が小さくなる（図３０（ｋ）、図３０（ｌ）の符号Ｚの破線→実線部分参照）。
【０１２０】
発明者らは下記のようにシミュレーション、実験を行うことで前述の内容を検証した。図３１は、加算電圧Ｖｇｓが電圧領域ＶＲ２内に入る条件を満たした素子値を適用した場合の電流変化を示し、図３２は、加算電圧Ｖｇｓが電圧領域ＶＲ１内に入る条件を満たした素子値を適用した場合の電流変化を示す。また、図３３は従来例（特許文献１）の回路構成を適用した場合の電流変化を示す。
【０１２１】
比較例として特許文献１の回路構成を適用したときには、図３３に示すように所謂セルフターンオン現象が生じ、この結果リカバリー後半時のドレイン電流勾配ｄｉ／ｄｔも大きくなりドレイン電流のリンギングも大きい。しかしながら、加算電圧Ｖｇｓが電圧領域ＶＲ２内に入る条件を満たした素子値を適用するとセルフターンオン現象が抑制されるため、図３１に示すようにドレイン電流波形のリンギングを小さくできる。
【０１２２】
また、加算電圧Ｖｇｓが電圧領域ＶＲ１内に入る条件を満たした素子値を適用したとしてもセルフターンオン現象が抑制されるため、図３２に示すように図３３の電流波形に比較してリンギングを小さくできることがわかる。また、図３１の電流波形に比較すると、リカバリー後半における電流変化勾配（ｄＩｄ／ｄｔ）をなだらかに（絶対値を小さく）できることがわかる。
【０１２３】
また、発明者らは、ＭＯＳＦＥＴ３Ｈのドレインソース間電圧Ｖｄｓのサージ電圧特性を確認するため、図３４に示すように誘導性負荷（前述のステータコイル４に相当）を直流電源２の供給ノードに接続した回路を用いて評価実験を実施している。試験条件は、直流電源２の電源電圧：２００Ｖ、負荷電流：１０Ａ、図３４の符号４に対応する誘導性負荷：３００μＨ、オフ保持回路９Ｌのインピーダンス素子ＺＬを抵抗Ｒｄとし、当該抵抗Ｒｄの値を０Ω，２０Ω，５０Ω，１００Ωで変化させた条件を用いている。
【０１２４】
これらの条件を適用し、パワーＭＯＳＦＥＴ３Ｈのゲートソース間に接続されたインピーダンス素子ＺＬ（抵抗Ｒｄ）を変更したとき、パワーＭＯＳＦＥＴ３Ｈのドレインソース間電圧Ｖｄｓを観察した。このときの過渡応答波形を、図３５（Ｒｄ＝０Ω）、図３６（Ｒｄ＝２０Ω）、図３７（Ｒｄ＝５０Ω）、図３８（Ｒｄ＝１００Ω）にそれぞれ示している。また、スイッチング損失Ｗ、サージ電圧Ｖを測定してまとめた結果を図３９に相対レベルで示している。
【０１２５】
図３９にサージ電圧の測定結果を示すように、抵抗Ｒｄを大きくすればドレインソース間電圧Ｖｄｓの最大値が低くなるため、サージ電圧［Ｖ］は低くなる傾向にあるが、スイッチング損失Ｗ［μＪ］は、インピーダンス素子ＺＬの抵抗値Ｒｄ＝２０［Ω］またはその周辺の値を採用した場合に最も低くなることがわかる。
【０１２６】
これは、抵抗値Ｒｄを低くするとスイッチング損失Ｗが低くなる傾向を示しているが、あまり低くし過ぎるとリンギングが大きくなるため損失が逆に増してしまうことを示している。このため、素子値はこれらの状況を勘案し、必要なサージ電圧特性、スイッチング損失を満たすようにトレードオフで決定すると良い。
【０１２７】
この評価結果は抵抗値依存性の一例を示すものであり、例えば前述した電圧Ｖｇｓｂの値が容量値Ｃｄｓ，Ｃｇｓで変化することを考慮に入れれば、パワーＭＯＳＦＥＴ３Ｈ，３Ｌの各サイズ（ゲート幅、ゲート長）によってトレードオフで決定すべき抵抗値Ｒｄの値は様々変化することに留意する。
【０１２８】
本実施例によれば、加算電圧Ｖｇｓが閾値電圧Ｖｔ未満となる電圧領域ＶＲ２内の電圧となることを満たす素子値を適用している。このため、従来技術に比較してリンギングを小さくできる。また、スイッチング損失Ｗを低減できる。
【０１２９】
また、加算電圧Ｖｇｓが閾値電圧Ｖｔにほぼ等しくなる電圧領域ＶＲ１内の電圧となることを満たす素子値を適用すると、リンギングを小さくできる。また、サージ電圧を低減できる。
（他の実施例）
本発明は、前述した実施例に限定されるものではなく、例えば、以下に示す変形または拡張が可能である。
【０１３０】
また、第１実施例などに示したように、スイッチング速度調整回路８Ｈのターンオン時の通電抵抗ＲｎＨとターンオフ時の通電抵抗ＲｆＨ、スイッチング速度調整回路８Ｌのターンオン時の通電抵抗ＲｎＬとターンオフ時の通電抵抗ＲｆＬとをそれぞれ別体に設けると、ターンオン速度、ターンオフ速度をそれぞれ調整できる。
【０１３１】
ターンオンのリカバリー後半時の電流変化がターンオフ時の電流変化に比較してかなり大きい場合には、抵抗ＲｎＨとＲｆＨの抵抗値、抵抗ＲｎＬとＲｆＬの抵抗値は互いに異なる値が要求される場合がある。この場合、これらの抵抗ＲｎＨ，ＲｎＬ，ＲｆＨ，ＲｆＬの各抵抗値を個別に調整することで、要求されるターンオン時間、ターンオフ時間にそれぞれ調整し易くなる。したがって、要求されるスイッチング時間でスイッチングを完了し易くなると共にスイッチング損失を抑制できる。
【０１３２】
ハイサイド側のパワーＭＯＳＦＥＴ３Ｈの駆動回路６Ｈのみ前述実施形態に示した回路構成を適用し、ローサイド側のパワーＭＯＳＦＥＴ３Ｌの駆動回路６Ｌについては従来回路を適用した形態を用いても良い。この場合、駆動回路６Ｌに代えて従来回路として例えばオンスイッチを通じてパワーＭＯＳＦＥＴ６Ｌを通電オンするための構成を用いれば良い。このような回路構成を適用しても前述実施形態と同様の作用効果が得られる。
【０１３３】
逆に、ローサイド側のパワーＭＯＳＦＥＴ３Ｌの駆動回路６Ｌのみ前述実施形態に示した回路構成を適用し、ハイサイド側のパワーＭＯＳＦＥＴ３Ｈの駆動回路６Ｈについては従来回路を適用した形態を用いても良い。この場合、駆動回路６Ｈに代えて従来回路として例えばオンスイッチを通じてパワーＭＯＳＦＥＴ６Ｈを通電オンするための構成を用いれば良い。このような回路構成を適用しても前述実施形態と同様の作用効果が得られる。
【符号の説明】
【０１３４】
図面中、１はハーフブリッジ回路、２は直流電源、３Ｈはハイサイド側のＮチャネル型のＳＪ−ＭＯＳＦＥＴ（パワーＭＯＳＦＥＴ）、３Ｌはローサイド側のＮチャネル型のＳＪ−ＭＯＳＦＥＴ（パワーＭＯＳＦＥＴ）、４はステータコイル、５Ｈ，５Ｌはフリーホイールダイオード、６Ｈ，６Ｌは駆動回路（パワーＭＯＳＦＥＴの駆動回路）、７Ｈ，７Ｌは駆動電圧発生回路（７Ｈは第１通電スイッチ回路，７Ｌは第２通電スイッチ回路）、８Ｈ，８Ｌはスイッチング速度調整回路（８Ｈは第１電荷注入放出回路，８Ｌは第２電荷注入放出回路）、９Ｈ，９Ｌはオフ保持回路（９Ｈは第１インピーダンス切替部，９Ｌは第２インピーダンス切替部）、１０Ｈ，１０Ｌは直流電源、１１は制御回路、１２は比較回路、１３は論理回路、１４はＮＯＲゲート、１５は論理回路、１６はＮＯＲゲート、１７、１８はＮＯＴゲート、１９は論理回路、２０はＮＯＴゲート、２１はＮＯＴゲートを示す。
【図１】
0005482815.tif 000009
【図２】
0005482815.tif 000010
【図３】
0005482815.tif 000011
【図４】
0005482815.tif 000012
【図５】
0005482815.tif 000013
【図６】
0005482815.tif 000014
【図７】
0005482815.tif 000015
【図８】
0005482815.tif 000016
【図９】
0005482815.tif 000017
【図１０】
0005482815.tif 000018
【図１１】
0005482815.tif 000019
【図１２】
0005482815.tif 000020
【図１３】
0005482815.tif 000021
【図１４】
0005482815.tif 000022
【図１５】
0005482815.tif 000023
【図１６】
0005482815.tif 000024
【図１７】
0005482815.tif 000025
【図１８】
0005482815.tif 000026
【図１９】
0005482815.tif 000027
【図２０】
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【図２１】
0005482815.tif 000029
【図２２】
0005482815.tif 000030
【図２３】
0005482815.tif 000031
【図２４】
0005482815.tif 000032
【図２５】
0005482815.tif 000033
【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
0005482815.tif 000040
【図３３】
0005482815.tif 000041
【図３４】
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【図３５】
0005482815.tif 000043
【図３６】
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【図３７】
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【図３８】
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【図３９】
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