(57)【特許請求の範囲】
【請求項１】
半導体デバイス構造体内に配置されたチャネル領域を有する、ｐ−ＦＥＴ及びｎ−ＦＥＴを含む電界効果トランジスタ（ＦＥＴ）を含む半導体デバイスであって、前記半導体デバイス構造体は、
第１の組の等価な結晶面の１つに沿って配向された上面と、第２の異なる組の等価な結晶面に沿って配向され、深さ方向に傾斜した１つ又は複数の付加的な表面とを有すると共に絶縁体層上に形成された台形形状の半導体デバイス層と、
前記半導体デバイス層の付加的な表面の上に配置され、格子不整合により前記台形形状に応じて前記ＦＥＴの前記チャネル領域にｐ−ＦＥＴの場合には圧縮応力、ｎ−ＦＥＴの場合には引張応力をかけるため、同じタイプの複数の埋め込み型のストレッサ層と、
を備える、半導体デバイス。
【請求項２】
前記ストレッサ層は、前記半導体デバイス構造体とは異なる格子定数を有するので、前記ストレッサ層と前記半導体デバイス構造体との間の格子不整合のために、前記ストレッサ層内に圧縮応力又は引張応力が生成される、請求項１に記載の半導体デバイス。
【請求項３】
前記ストレッサ層は、前記半導体デバイス構造体のものより大きい格子定数を有するので、前記ストレッサ層内に圧縮応力が生成される、請求項２に記載の半導体デバイス。
【請求項４】
前記１つ又は複数の付加的な表面は、前記半導体デバイス構造体の前記上面と鋭角を形成し、前記ストレッサ層は、前記ＦＥＴの前記チャネル領域に引張応力をかける、請求項３に記載の半導体デバイス。
【請求項５】
前記１つ又は複数の付加的な表面は、前記半導体デバイス構造体の前記上面と鈍角を形成し、前記ストレッサ層は、前記ＦＥＴの前記チャネル領域に圧縮応力をかける、請求項３に記載の半導体デバイス。
【請求項６】
前記ストレッサ層は、前記半導体デバイス構造体のものより小さい格子定数を有するので、前記ストレッサ層内に引張応力が生成される、請求項２に記載の半導体デバイス。
【請求項７】
前記１つ又は複数の付加的な表面は、前記半導体デバイス構造体の前記上面と鋭角を形成し、前記ストレッサ層は、前記ＦＥＴの前記チャネル領域に圧縮応力をかける、請求項６に記載の半導体デバイス。
【請求項８】
前記１つ又は複数の付加的な表面は、前記半導体デバイス構造体の前記上面と鈍角を形成し、前記ストレッサ層は、前記ＦＥＴの前記チャネル領域に引張応力をかける、請求項６に記載の半導体デバイス。
【請求項９】
前記半導体デバイス構造体は単結晶シリコンを含み、前記第１及び第２の組の等価な結晶面は、シリコンの{１００}面、{１１０}面及び{１１１}面からなる群から選択される、請求項１に記載の半導体デバイス。
【請求項１０】
前記半導体デバイス構造体は、その下に基部半導体基板層を有する少なくとも１つの絶縁体層を含む基板の上に配置され、半導体オン・インシュレータ（ＳＯＩ）構造体を形成する、請求項１に記載の半導体デバイス。
【請求項１１】
半導体デバイス構造体内に配置されたｎ−ドープされたチャネル領域を有するｎ−チャネル電界効果トランジスタ（ｎ−ＦＥＴ）及びｐ−ドープされたチャネル領域を有するｐ−チャネル電界効果トランジスタ（ｐ−ＦＥＴ）を含む半導体デバイスであって、前記半導体デバイス構造体は、
第１の組の等価な結晶面の１つに沿って配向された上面と、第２の異なる組の等価な結晶面に沿って配向され、深さ方向に傾斜した１つ又は複数の付加的な表面とを有すると共に絶縁体層上に形成された台形形状の半導体デバイス層と、
前記半導体デバイス層の付加的な表面の上に配置され、格子不整合により前記台形形状に応じてＦＥＴのそれぞれの前記チャネル領域に応力をかけるため同じタイプの複数の埋め込み型のストレッサ層が、前記ｎ−ＦＥＴの前記ｎ−ドープされた領域に引張応力をかけ、前記ｐ−ＦＥＴの前記ｐ−ドープされた領域に圧縮応力をかけるように配置される、半導体デバイス。
【請求項１２】
ｐ−ＦＥＴ及びｎ−ＦＥＴを含む半導体デバイスを形成する方法であって、
絶縁体層上に、第１の組の等価な結晶面の１つに沿って配向された上面と、第２の異なる組の等価な結晶面に沿って配向され、深さ方向に傾斜した１つ又は複数の付加的な表面とを有する台形形状の半導体デバイス層を形成するステップと、
前記半導体デバイス層の付加的な表面の上に配置され、格子不整合により前記台形形状に応じてＦＥＴのチャネル領域がｐ−ＦＥＴの場合には圧縮応力、ｎ−ＦＥＴの場合には引張応力をかけるため同じタイプの複数の埋め込み型のストレッサ層を形成するステップと、
前記半導体構造体内に配置されたチャネル領域を有する電界効果トランジスタ（ＦＥＴ）を形成するステップと
を含む方法。
【請求項１３】
前記半導体デバイス構造体は、
第１の組の等価な結晶面の１つに沿って配向された少なくとも上面を有する半導体デバイス層を形成するステップと、
前記半導体デバイス層の部分を選択的に覆うステップと、
前記半導体デバイス層の覆われていない部分を異方性エッチングし、前記半導体デバイス層の下面及び１つ又は複数の側壁面の少なくとも１つを露出させるステップであって、前記下面及び前記側壁面は前記第１の組の等価な結晶面に沿って配向される、ステップと、
前記半導体デバイス層の前記下面及び前記側壁面の前記少なくとも１つを結晶学的にエッチングし、第２の異なる組の等価な結晶面に沿って配置された１つ又は複数の付加的な表面を形成するステップと
によって形成される、請求項１２に記載の方法。
【請求項１４】
前記１つ又は複数の付加的な表面は、前記半導体デバイス層の前記上面と鋭角を形成する、請求項１３に記載の方法。
【請求項１５】
前記１つ又は複数の付加的な表面は、前記半導体デバイス層の前記上面と鈍角を形成する、請求項１３に記載の方法。
【請求項１６】
前記ストレッサ層は、前記半導体デバイス構造体とは異なる格子定数を有する半導体材料をエピタキシャル成長させることによって形成される、請求項１２に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、相補型金属酸化膜半導体（ＣＭＯＳ）回路に用いることができる半導体デバイスに関する。より具体的には、本発明は、応力がかけられたチャネル領域を有する少なくとも１つの電界効果トランジスタ（ＦＥＴ）を含むＣＭＯＳ回路、並びに、ストレッサ層の結晶学的エッチング及び擬似格子整合（pseudomorphic）成長によってＦＥＴを形成する方法に関する。
【背景技術】
【０００２】
本発明の半導体技術においては、ｎ−チャネルＦＥＴ（ｎ−ＦＥＴ）及びｐ−チャネルＦＥＴ（ｐ−ＦＥＴ）のようなＣＭＯＳデバイスは、典型的には、単結晶半導体材料からなる半導体ウェハ上に形成される。
【０００３】
単結晶半導体材料においては、ミラー指数として周知の数学的記述によって、単結晶材料の単位格子（unit cell）における全ての格子方向及び格子面を記述することができる。具体的には、ミラー指数における表記［ｈｋｌ］は、結晶方向又は配向を定める。図１は、単位立方格子である、単結晶シリコンの単位格子を示す。［００１］、［１００］、［０１０］、［１１０］及び［１１１］のような特定の結晶方向が、単位立方格子における矢印で具体的に示される。さらに、単結晶シリコンの単位格子の結晶面又はファセットが、ミラー指数における表記（ｈｋｌ）によって定められ、これは、［ｈｋｌ］方向に対して垂直な特定の結晶面又はファセットを指す。図２は、単結晶シリコンの単位格子の結晶面（１００）、（１１０）及び（１１１）を例証として示し、これらは、それぞれ［１００］、［１１０］及び［１１１］方向に対して垂直である。さらに、半導体結晶内で単位格子は周期的であるので、等価結晶方向及び結晶面の群又は組が存在する。従って、ミラー指数における表記＜ｈｋｌ＞は、等価結晶方向又は配向の群又は組を定める。例えば、＜１００＞方向は、［１００］、［０１０］及び［００１］の等価結晶方向を含み、＜１１０＞方向は、［１１０］、［０１１］、［１０１］、［−１−１０］、［０−１−１］、［−１０−１］、［−１１０］、［０−１１］、［−１０１］、［１−１０］、［０１−１］及び［１０−１］の等価結晶方向を含み、＜１１１＞方向は、［１１１］、［−１１１］、［１−１１］及び［１１−１］の等価結晶配向を含む。同様に、表記{ｈｋｌ}は、それぞれ＜ｈｋｌ＞方向に対して垂直な等価な結晶面又はファセットの群又は組を定める。例えば、{１００}面は、それぞれ＜１００＞方向に対して垂直な等価な結晶面の組を含む。
【０００４】
半導体ウェハの各々は、典型的には、ウェハを形成する単結晶半導体材料（例えば、Ｓｉ）の等価な結晶面の単一の組の１つに沿って配向された基板表面を有する。特に、今日の半導体デバイスの大部分は、シリコンの{１００}結晶面の１つに沿って配向されたウェハ表面を有するシリコン・ウェハ上に構築される。しかしながら、電子は、シリコンの{１００}結晶面に沿って高い移動度を有することが知られているが、正孔は、シリコンの{１１０}結晶面に沿って高い移動度を有することが知られている。具体的には、{１００}面に沿った正孔移動度の値は、こうした面に沿った対応する電子・正孔移動度の値よりおおよそ約２倍〜４倍低い。さらに、{１１０}シリコン表面に沿った正孔移動度の値は、{１００}シリコン表面に沿ったものより約２倍大きいが、{１１０}表面に沿った電子移動度は、{１００}表面に沿ったものと比べると著しく低下する。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
従って、異なるデバイスに対して最適な性能を与える、異なる表面配向（すなわち、ハイブリッド表面配向）を有する半導体基板を提供する必要性がある。
【０００６】
さらに、半導体デバイス基板内の機械的応力を用いて、デバイス性能を調整させることもできる。例えば、シリコンにおいて、シリコン膜が、膜方向に圧縮応力を受けるとき、及び／又は、シリコン膜に垂直な方向に引張応力を受けるとき、正孔移動度が増大され、シリコン膜が、膜方向に引張応力を受けるとき、及び／又は、シリコン膜に垂直な方向に圧縮応力を受けるとき、電子移動度が増大される。よって、こうしたデバイスの性能を強化するために、ｐ−ＦＥＴ及び／又はｎ−ＦＥＴのチャネル領域内に、圧縮応力及び／又は引張応力を有利に生成することができる。
【０００７】
しかしながら、圧縮応力又は引張応力のような同じ応力成分は、ｐ−ＦＥＴ及びｎ−ＦＥＴの性能に識別できる影響を与える。言い換えると、ソース・ドレイン方向の圧縮応力及び／又はゲート誘電体層に垂直な方向の引張応力はｐ−ＦＥＴの性能を強化するが、ｎ−ＦＥＴの性能に悪影響を及ぼし、一方、ソース・ドレイン方向の引張応力及び／又はゲート誘電体層に垂直な方向の圧縮応力はｎ−ＦＥＴの性能を強化するが、ｐ−ＦＥＴの性能に悪影響を及ぼす。従って、ｐ−ＦＥＴ及びｎ−ＦＥＴは、性能を強化するために異なるタイプの応力を必要とし、そのことにより、ソース・ドレイン方向の圧縮応力をｐ−ＦＥＴに、引張応力をｎ−ＦＥＴに同時にかけること、或いは、ゲート誘電体表面に垂直な方向の引張応力をｐ−ＦＥＴに、圧縮応力をｎ−ＦＥＴに同時にかけることの困難さに起因する、高性能のｐ−ＦＥＴ及びｎ−ＦＥＴを同時に製造することに関する問題がもたらされる。
【０００８】
圧縮歪みをｐ−ＦＥＴチャネル領域内に誘起するために、これまで、上述の手法と矛盾しない、埋め込まれたＳｉＧｅストレッサが用いられてきた。例えば、シリコン基板の上にエピタキシャル成長された埋め込まれたＳｉＧｅストレッサ間に、圧縮応力がかけられたシリコン・チャネル層を形成することができる。図３に示されるように、ゲルマニウムの格子定数は、シリコンのものより大きい。その結果、シリコン基板上のＳｉＧｅのエピタキシャル成長は、圧縮応力を有するＳｉＧｅストレッサ層をもたらし、圧縮応力がかけられたＳｉＧｅストレッサは、それらの間に配置されたチャネル領域に圧縮応力をかける。別の例では、シリコン基板の上にエピタキシャル成長された埋め込まれたＳｉ：Ｃストレッサ間に、引張応力がかけられたシリコン・チャネル層を形成することができる。図３に示されるように、炭素の格子定数はシリコンのものより小さいので、シリコン基板の上のＳｉ：Ｃのエピタキシャル成長は、引張応力を有するＳｉ：Ｃストレッサ層をもたらし、引張応力がかけられたＳｉ：Ｃストレッサは、それらの間に配置されたチャネル領域に引張応力をかける。
【０００９】
しかしながら、埋め込まれたＳｉＧｅ又はＳｉ：Ｃストレッサは、１つのタイプのＦＥＴ（ｎ−型又はｐ−型）の電子移動度又は正孔移動度を増大させるためにしか用いることができず、悪いことに、それらは、相補型ＦＥＴにおけるキャリア移動度を減少させる。相補型ＦＥＴ内に相補型Ｓｉ：Ｃ又はＳｉＧｅストレッサを独立して形成することができるが、ｐ−ＦＥＴ及びｎ−ＦＥＴのために異なる応力誘起材料を用いることは、付加的な処理ステップを必要とし、そのことは、処理の複雑さ及び製造コストを著しく増大させる。
【００１０】
従って、同じ応力誘起材料を用いて、ｎ−ＦＥＴ及びｐ−ＦＥＴ内に異なる応力（すなわち、圧縮及び引張）を生成し、それぞれ内部の電子移動度及び正孔移動度を増大させることに対する必要性も存在する。
【課題を解決するための手段】
【００１１】
本発明の発明者は、こうしたストレッサ層を異なるように位置決め又は配向することによって、同じ応力誘起材料からなるストレッサ層を用いて、半導体デバイス構造体内に異なるタイプの応力を誘起できることを発見した。
【００１２】
１つの態様において、本発明は、半導体デバイス構造体内に配置されたチャネル領域を有するＦＥＴを含む半導体デバイスに関する。具体的には、半導体デバイス構造体は、第１の組の等価な結晶面の１つに沿って配向された上面と、第２の異なる組の等価な結晶面に沿って配向された１つ又は複数の付加的な表面とを有する。１つ又は複数のストレッサ層（内因性（intrinsic）圧縮応力又は引張応力を有する）が、半導体デバイス構造体の１つ又は複数の付加的な表面の上に配置され、かつ、ＦＥＴのチャネル領域に応力（引張又は圧縮）をかけるように配置され、構成される。
【００１３】
必ずしもではないが、半導体デバイス構造体は単結晶シリコンを含み、第１及び第２の組の等価な結晶面は、シリコンの{１００}面、{１１０}面及び{１１１}面からなる群から選択されることが好ましい。
【００１４】
本発明の１つの特定の実施形態において、１つ又は複数のストレッサ層はＳｉＧｅを含み、半導体デバイス構造体に含有される、ＳｉＧｅとＳｉとの間の格子不整合に起因する内因性圧縮応力を含む。半導体デバイス構造体の１つ又は複数の付加的な表面が上面と鋭角を形成するとき、１つ又は複数のストレッサ層は、ＦＥＴのチャネル領域に引張応力をかける。代替的に、半導体デバイス構造体の１つ又は複数の付加的な表面が上面と鈍角を形成するとき、１つ又は複数のストレッサ層は、ＦＥＴのチャネル領域に圧縮応力をかける。
【００１５】
本発明の代替的な実施形態において、１つ又は複数のストレッサ層はＳｉ：Ｃを含み、半導体デバイス構造体に含有される、ＳｉＧｅとＳｉとの間の格子不整合に起因する内因性引張応力を含む。半導体デバイス構造体の１つ又は複数の付加的な表面が上面と鋭角を形成するとき、１つ又は複数のストレッサ層は、ＦＥＴのチャネル領域に圧縮応力をかける。代替的に、半導体デバイス構造体の１つ又は複数の付加的な表面が上面と鈍角を形成するとき、１つ又は複数のストレッサ層は、ＦＥＴのチャネル領域に引張応力をかける。
【００１６】
本発明の半導体デバイス構造体は、その下に基部半導体基板層を有する少なくとも１つの絶縁体層を含む基板の上に配置することができ、これにより、半導体オン・インシュレータ（ＳＯＩ）基板が形成され、又は、これをバルク半導体基板構造体内に配置することができる。さらに、本発明の半導体デバイス構造体は、いずれかの基板構造体から離間配置された浮遊半導体ボディを含むことができる。
【００１７】
別の態様において、本発明は、半導体デバイス構造体内に配置されたｎ−ドープされたチャネル領域を有するｎ−チャネル電界効果トランジスタ（ｎ−ＦＥＴ）を含む半導体デバイスに関する。半導体デバイス構造体は、第１の組の等価な結晶面の１つに沿って配向された上面と、第２の異なる組の等価な結晶面に沿って配向された１つ又は複数の付加的な表面とを有する。内因性圧縮応力又は引張応力を有する１つ又は複数のストレッサ層は、半導体デバイス構造体の１つ又は複数の付加的な表面の上に配置され、かつ、ｎ−ＦＥＴのｎ−ドープされたチャネル領域に引張応力をかけるように配置され、構成される。
【００１８】
本発明の１つの特定の実施形態において、１つ又は複数のストレッサ層が、内部に内因性圧縮応力を有するＳｉＧｅを含み、半導体デバイス構造体の１つ又は複数の付加的な表面は、好ましくは上面と鋭角を形成し、ストレッサ層は、ｎ−ＦＥＴのチャネル領域に引張応力をかける。代替的に、１つ又は複数のストレッサ層は、内部に内因性引張応力を有するＳｉ：Ｃを含み、半導体デバイス構造体の１つ又は複数の付加的な表面は、上面と鈍角を形成するので、１つ又は複数のストレッサ層は、ｎ−ＦＥＴのチャネル領域に引張応力をかける。
【００１９】
更に別の態様において、本発明は、半導体デバイス構造体内に配置されたｐ−ドープされたチャネル領域を有するｐ−チャネル電界効果トランジスタ（ｐ−ＦＥＴ）を含む半導体デバイスに関する。半導体デバイス構造体は、第１の組の等価な結晶面の１つに沿って配向された上面と、第２の異なる組の等価な結晶面に沿って配向された１つ又は複数の付加的な表面とを有する。内因性圧縮又は引張応力を有する１つ又は複数のストレッサ層は、半導体デバイス構造体の１つ又は複数の付加的な表面の上に配置され、かつ、ｐ−ＦＥＴのｐ−ドープされたチャネル領域に圧縮応力をかけるように配置され、構成される。
【００２０】
本発明の１つの特定の実施形態において、１つ又は複数のストレッサ層は、内部に内因性圧縮応力を有するＳｉＧｅを含み、好ましくは半導体デバイス構造体の１つ又は複数の付加的な表面は上面と鈍角を形成するので、ストレッサ層は、ｐ−ＦＥＴのチャネル領域に圧縮応力をかける。代替的に、１つ又は複数のストレッサ層は、内部に内因性引張応力を有するＳｉ：Ｃを含み、半導体デバイス構造体の１つ又は複数の付加的な表面は上面と鋭角を形成するので、１つ又は複数のストレッサ層は、ｐ−ＦＥＴのチャネル領域に圧縮応力をかける。
【００２１】
別の態様において、本発明は、
第１の組の等価な結晶面の１つに沿って配向された上面と、第２の異なる組の等価な結晶面に沿って配向された１つ又は複数の付加的な表面とを有する半導体デバイス構造体を形成するステップと、
半導体デバイス構造体の１つ又は複数の付加的な表面の上に内因性圧縮応力又は引張応力を有する１つ又は複数のストレッサ層を形成するステップであって、１つ又は複数のストレッサ層は、半導体デバイス構造体に引張応力又は圧縮応力をかけるように配置され、構成される、ステップと、
半導体デバイス構造体内に配置されたチャネル領域を有する電界効果トランジスタ（ＦＥＴ）を形成するステップと
を含む、半導体デバイスを形成する方法に関する。
【００２２】
必ずしもではないが、上述のような半導体デバイス構造体は、
第１の組の等価な結晶面の１つに沿って配向された少なくとも上面を有する半導体デバイス層を形成するステップと、
半導体デバイス層の部分を選択的に覆うステップと、
半導体デバイス層の覆われていない部分を異方性エッチングし、半導体デバイス層の下面及び１つ又は複数の側壁面の少なくとも１つを露出させるステップであって、下面及び側壁面は第１の組の等価な結晶面に沿って配向される、ステップと、
半導体デバイス層の下面及び側壁面の少なくとも１つを結晶学的にエッチングし、第２の異なる組の等価な結晶面に沿って配置された１つ又は複数の付加的な表面を形成するステップと
によって形成されることが好ましい。
【００２３】
結晶学的エッチングによって形成された１つ又は複数の付加的な表面は、半導体デバイス層の上面と鋭角又は鈍角を形成することができる。
【００２４】
さらに、半導体デバイス構造体とは異なる格子定数（すなわち、より大きいか又はより小さい）を有する半導体材料をエピタキシャル成長させることによって、１つ又は複数のストレッサ層を形成することができ、ストレッサ層と半導体デバイス構造体との間の格子不整合が、ストレッサ層内に対応する応力を生成するように機能する。
【００２５】
本発明の他の態様、特徴及び利点は、次の開示及び添付の特許請求の範囲からより完全に明らかになるであろう。
【発明を実施するための最良の形態】
【００２６】
以下の説明においては、本発明の完全な理解を与えるために、特定の構造体、構成要素、材料、寸法、処理ステップ及び技術のような多数の特定の詳細説明が提供される。しかしながら、これらの特定の詳細説明なしで本発明を実施できることが、当業者には理解されるであろう。他の例においては、本発明を不明瞭にするのを避けるために、周知の構造体又は処理ステップは、詳細は説明されていない。
【００２７】
層、領域、又は基板のような要素が、別の要素「上に（on）」又は別の要素「の上に（over）」にあるものとして言及されるとき、該要素が他の要素の真上にあってもよく、介在する要素が存在してもよいことが理解されるであろう。対照的に、要素が別の要素の「真上に（directly on）」又は別の要素の「すぐ上に（directly over）」あるものとして言及されるとき、介在する要素は存在しない。要素が、別の要素の「下に（beneath）」又は「下方に（under）」にあるものとして言及されるとき、該要素が他の要素の真下又は下方にあってもよく、或いは介在する要素が存在してもよいことも理解されるであろう。対照的に、要素が別の要素の「真下に（directly beneath）」又は「すぐ下方に（directly under）」にあるものとして言及されるとき、介在する要素は存在しない。
【００２８】
上述されたように、本発明に用いられる「等価な結晶面」という用語は、ミラー指数によって定義されるような等価な結晶面又はファセット（facet）の群を指す。
【００２９】
ここに用いられる「Ｓｉ：Ｃ」すなわち「炭素がドープされたシリコン」という用語は、置換炭素原子が内部に配置された単結晶シリコンを指す。置換炭素原子及びシリコン原子は、依然として半導体材料であるシリコン炭素合金を形成する。従って、本発明に用いられるようなＳｉ：Ｃすなわち炭素がドープされたシリコンは、炭素シリコン化合物を含む誘電体である炭化シリコンとは区別される。
【００３０】
本発明は、半導体材料の結晶学的エッチング及び擬似格子整合成長によって容易に形成することができるストレッサ層を有する半導体デバイス構造体の種々の構成を提供する。具体的には、本発明の半導体デバイス構造体及びストレッサ層は、最適なデバイス性能を達成するために、ＦＥＴデバイスのチャネル領域内に異なる歪み条件を提供するように、種々の異なる方法で配置し、構成することができる。
【００３１】
本発明の発明者は、応力誘起構造体に対する応力測定点の位置によって、半導体基板内に埋め込まれた特定の応力誘起構造体が、異なるタイプの応力を誘起できることを発見した。
【００３２】
例えば、図４は、シリコン基板内に埋め込まれた２つの圧縮応力がかけられたＳｉＧｅ層付近の応力プロファイルを示す。こうしたＳｉＧｅ層の直線状部分に対して垂直な方向に沿って、ＳｉＧｅ層のそれぞれの端部に２本の白い点線が描かれる。図４に示されるように、圧縮応力がかけられたＳｉＧｅ層の各々は、ＳｉＧｅ層の直線状部分にすぐ隣接した白い点線の側に配置された領域内に引張応力を誘起するが、ＳｉＧｅ層の直線状部分から遠ざかる白い点線の他の側に配置された領域内に圧縮応力を誘起する。
【００３３】
従って、チャネル層が、ＳｉＧｅ層の直線状部分にすぐ隣接した白い点線の側に配置された領域において図４のシリコン基板内に形成された場合には、こうしたチャネル層は引張応力を含み、よって、電子移動度が増大されるために、ｎ−チャネルＦＥＴを形成するのに好適であると推測することができる。しかしながら、チャネル層が、ＳｉＧｅ層の直線状部分から遠ざかる白い点線の他の側に配置された領域において図４のシリコン基板内に形成された場合には、このようなチャネル領域は圧縮応力を含み、正孔移動度が増大されるために、代わりにｐ−チャネルＦＥＴを形成するのに好適である。
【００３４】
図４は、シリコン基板内に埋め込まれた圧縮応力がかけられたＳｉＧｅ層の応力プロファイルだけを示すが、埋め込まれたＳｉ：Ｃ層によって生成された応力のタイプが図４に示されるものと正反対である点を除いて、シリコン基板内に埋め込まれた引張応力がかけられたＳｉ：Ｃ層についての類似した応力プロファイルが観察された。具体的には、引張応力がかけられたＳｉ：Ｃ層は、Ｓｉ：Ｃ層の直線状部分にすぐ隣接した白い点線の側に配置された領域内に圧縮応力を誘起するが、Ｓｉ：Ｃ層の直線状部分から遠ざかる白い点線の他の側に配置された領域内に引張応力を誘起する。
【００３５】
要約すると、埋め込まれたストレッサ層に対するこうした領域の空間的関係によって、半導体基板の異なる領域内に異なるタイプの応力を生成するために、特定のタイプの内因性応力（すなわち、圧縮応力又は引張応力）を含む埋め込まれたストレッサ層を用いることができる。従って、ストレッサ層に対するＦＥＴチャネル領域の相対的位置を変えることによって、同じタイプのストレッサ層を用いて、ＦＥＴチャネル内に異なるタイプの応力を生成することができる。これに対応して、付加的なステップをほとんど有さずに又は付加的なステップを有さずに、同じタイプのストレッサ層を用いて、ｎ−ＦＥＴ及びｐ−ＦＥＴの両方のデバイス性能を強化することができる。
【００３６】
図５は、台形状の半導体デバイス構造体１４内に配置されたチャネル領域を有する例示的なＦＥＴデバイスの断面図を示す。台形状半導体デバイス構造体１４は、絶縁体層１２及び基部半導体基板１０を含む基板構造体の上に、かつ、ゲート誘電体層２２、ゲート導体２４、誘電体キャップ層２６、並びに随意的なスペーサ２７及び２８を含むゲート・スタックの下に配置される。台形状半導体デバイス構造体１４は、ゲート誘電体層２２と直接的に接触する上面１４Ａと、２つの傾斜した側壁面１４Ｂとを有する。台形状半導体デバイス構造体１４の上面１４Ａと側壁面１４Ｂとの間に、鋭角が形成される。ＦＥＴチャネル（図示せず）が、ゲート・スタックによって画定され、よって、ゲート誘電体層２２の下の台形状半導体デバイス構造体１４の部分内に形成される。
【００３７】
図５に示されるように、圧縮型又は引張型の内因性応力を含む２つのストレッサ層３０が、台形状半導体デバイス構造体１４の傾斜した側壁面１４Ｂの上に形成される。こうしたストレッサ層３０の直線状部分に対して垂直な方向に沿って、ストレッサ層３０のそれぞれの端部に２つの点線を描くことができる。上に説明したように、特定のタイプの内因性応力（圧縮又は引張）を含むストレッサ層３０は、ストレッサ層３０の直線状部分にすぐ隣接した点線の側に配置された台形状半導体デバイス構造体１４の領域内に反対のタイプの応力を生成し、かつ、ストレッサ層３０の直線状部分から遠ざかる点線の他の側に配置された台形状半導体デバイス構造体１４の領域内に同じタイプの応力を生成する。ゲート誘電体層２２の真下の部分を含む、台形状半導体デバイス構造体１４の大部分は、ストレッサ層３０の直線状部分にすぐ隣接した点線の側に配置されるので、ゲート誘電体層２２の真下の部分を含む台形状半導体デバイス構造体１４の大部分において、ストレッサ層３０により反対のタイプの応力が生成される。
【００３８】
これに対応して、ゲート誘電体層２２の真下の台形状半導体構造体１４の部分内に配置されたＦＥＴチャネル（図示せず）は、ストレッサ層３０が含む内因性応力と比較すると反対のタイプの応力を有する。例えば、ストレッサ層３０が内因性圧縮応力を含むとき、ＦＥＴチャネル（図示せず）は引張応力を有し、よって、電子移動度が増大されるために、ｎ−ＦＥＴ内にｎ−チャネルを形成するのに好適である。代替的に、ストレッサ層３０が内因性引張応力を含むとき、ＦＥＴチャネル（図示せず）は、内部に圧縮応力が生成され、次いで、正孔移動度が増大されるために、ｐ−ＦＥＴ内にｐ−チャネルを形成するのに好適である。
【００３９】
図６−図９は、本発明の１つの実施形態による、図５のＦＥＴデバイスを製造するために用いることができる例示的な処理ステップを示す。
【００４０】
図６に示されるように、最初に、好ましくは半導体オン・インシュレータ（ＳＯＩ）構成を有し、基部半導体基板１０、絶縁体層１２及び半導体デバイス層１３を有する基板構造体５の上に、ゲート誘電体層２２と、ゲート導体層２４と、誘電体キャップ層２６と、随意的なスペーサ２７及び２８とを含むパターン形成されたゲート・スタックが形成される。
【００４１】
基部半導体基板１０は、これらに限られるものではないが、単結晶又は多結晶の形態で、Ｓｉ、ＳｉＣ、ＳｉＧｅ、ＳｉＧｅＣ、Ｇｅ合金、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、及び他のＩＩＩ−Ｖ族又はＩＩ−ＶＩ族化合物半導体を含む、いずれかの適切な半導体材料を含むことができる。基部半導体基板１０はまた、有機半導体、或いは、Ｓｉ／ＳｉＧｅ、シリコン・オン・インシュレータ（ＳＯＩ）、又はＳｉＧｅオン・インシュレータ（ＳＧＯＩ）のような層状半導体を含むこともできる。基部半導体基板１０は、Ｓｉ含有半導体材料、すなわちシリコンを含む半導体材料からなることが好ましい。基部半導体基板１０は、本質的にバルク単結晶シリコンからなることがより好ましい。代替的に、基部半導体基板１０は、内部に１つ又は複数の埋め込み絶縁体層（図示せず）を含むことができる。基部半導体基板層１０は、ドープされていても、ドープされていなくてもよく、内部にドープされた領域とドープされていない領域（図示せず）の両方を含んでもよい。
【００４２】
絶縁体層１２は、いずれかの適切な絶縁体材料を含むことができ、典型的には、結晶相又は非結晶相の酸化物、窒化物、又は酸窒化物を含む。絶縁体層１２の物理的厚さは、典型的には、約１０ｎｍから約４００ｎｍまでの範囲であり、約２０ｎｍから約２００ｎｍまでがより典型的である。
【００４３】
半導体デバイス層１３は、これらに限られるものではないが、Ｓｉ、ＳｉＣ、ＳｉＧｅ、ＳｉＧｅＣ、Ｇｅ合金、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、及び他のＩＩＩ−Ｖ族又はＩＩ−ＶＩ族化合物半導体を含む、いずれかの単結晶半導体材料を含むことができる。半導体デバイス層１３は、Ｓｉ含有半導体材料、すなわちシリコンを含む半導体材料からなることが好ましい。半導体デバイス層１３は、本質的に単結晶シリコンからなり、シリコンの等価な結晶面の第１の組の１つに沿って配向された上面１３Ａを有することが、より好ましい。本発明の１つの特定の実施形態において、半導体デバイス層１３の上面１３Ａは、シリコンの{１００}面の１つに沿って配向されるので、半導体デバイス層１３を、ｎ−ＦＥＴデバイスのためのチャネル領域を形成するために用いることができる。本発明の代替的な実施形態において、半導体デバイス層１３の上面１３Ａは、シリコンの{１１０}面に沿って配向されるので、半導体デバイス層１３を、ｐ−ＦＥＴデバイスのためのチャネル領域を形成するために用いることができる。半導体デバイス層１３及び基部半導体基板層１０は、同じ半導体材料から形成されても、又は異なるタイプの半導体材料から形成されてもよいことに留意されたい。
【００４４】
図６に示されるようなＳＯＩ基板構造体５は、化学気相堆積、熱酸化、又はそれらの組み合わせによって、基部半導体基板層１０の上に絶縁体層１２を堆積させ、続いて半導体デバイス層１３を堆積させることによって、インシチュ（in-situ、その場で）形成することができる。代替的に、図６のＳＯＩ基板構造体５は、酸素イオンが所定の深さでバルク半導体基板に注入され、続いて、高温アニールを行ない、半導体材料と注入された酸素イオンとの間に反応を生じさせ、これにより所定の深さで半導体基板内に酸化物層が形成される、ＳＩＭＯＸ（silicon implanted oxide）プロセスによってインシチュ形成することができる。さらに、図６のＳＯＩ基板構造体５は、ウェハ接合技術又は層転写技術によって、予め形成された絶縁体及び半導体層から製造することができる。
【００４５】
本発明のゲート誘電体層２２は、これらに限られるものではないが、酸化物、窒化物、酸窒化物、及び／又はシリケート（金属シリケート及び窒化金属シリケートを含む）を含むいずれかの適切な誘電体材料からなることができる。１つの実施形態において、ゲート誘電体層２２は、例えば、ＳｉＯ２、ＨｆＯ２、ＺｒＯ２、Ａｌ２Ｏ３、ＴｉＯ２、Ｌａ２Ｏ３、ＳｒＴｉＯ３、ＬａＡｌＯ３及びこれらの混合物のような酸化物からなることが好ましい。ゲート誘電体層２２の物理的厚さは、用いられる特定の堆積技術によって、大きく変わり得る。典型的には、ゲート誘電体層２４は、約０．５ｎｍから約１０ｎｍまでの厚さを有し、約１ｎｍから約５ｎｍまでの厚さがより典型的である。ゲート誘電体層２２は、例えば、酸化、窒化、又は酸窒化のような熱成長プロセスによって形成することができる。代替的に、ゲート誘電体層２２は、例えば、化学気相堆積（ＣＶＤ）、プラズマ支援ＣＶＤ、原子層堆積（ＡＬＤ）、蒸着、反応性スパッタリング、化学溶液堆積及び他の同様の堆積プロセスのような堆積プロセスによって形成することができる。ゲート誘電体層２２はまた、上記のプロセスのいずれかの組み合わせを用いて形成することもできる。
【００４６】
最初に、ゲート誘電体層２２の上にブランケット・ゲート導体層（図示せず）及びブランケット誘電体キャッピング層（図示せず）を堆積させ、続いて、従来のリソグラフィ及びエッチングを用いて、ゲート導体２４及び随意的な誘電体キャップ層２６内にブランケット・ゲート導体層（図示せず）及び誘電体キャッピング層（図示せず）をパターン形成することによって、ゲート誘電体層２２の上にゲート導体２４及び随意的な誘電体キャップ層２６が形成される。好ましくは反転ゲート・レベル（ＰＣ）リソグラフィであるリソグラフィ・ステップは、ブランケット誘電体キャッピング層（図示せず）の上面にフォトレジスト（図示せず）を塗布すること、フォトレジスト（図示せず）を所望の放射パターンに露光させること、及び従来のレジスト現像液を用いて露光されたフォトレジスト（図示せず）を現像することを含む。次に、１つ又は複数の乾式エッチング・ステップを用いて、フォトレジスト（図示せず）内のパターンが、下の誘電体キャッピング層（図示せず）、ブランケット・ゲート導体層（図示せず）及びブランケット・ゲート誘電体層（図示せず）に転写される。本発明に用いることができる適切な乾式エッチング・プロセスは、これらに限られるものではないが、反応性イオン・エッチング（ＲＩＥ）、イオン・ビーム・エッチング、プラズマ・エッチング、又はレーザ・アブレーションを含む。必ずしも必要ではないが、ゲート導体層２４は、多結晶シリコン（ポリ−Ｓｉ）を含み、誘電体キャッピング層２６は、窒化シリコンを含むことが好ましい。エッチング・ステップは、ＲＩＥ技術によって行なわれることが好ましい。次に、エッチングが完了した後、レジスト剥離によって、パターン形成されたフォトレジスト（図示せず）が除去される。
【００４７】
図６は、エッチング、ストレッサの堆積及びドーパントの注入のような後の処理ステップを行なう前の、ゲート・スタックの形成を示すが、図６において上に示されるようなゲート・スタックの代わりに、ダミーゲート（図示せず）を最初に形成することができ、次に、後の処理ステップが完了した後、置換ゲート・プロセス中に、こうしたダミーゲート（図示せず）を機能的ゲート・スタックと置き換えることができることも理解されるであろう。
【００４８】
次に、図７に示されるように、ゲート・スタックをマスクとして用いて、異方性エッチング・ステップを行い、半導体デバイス層１３をパターン形成する。パターン形成された半導体デバイス層１３は、ゲート・スタックと位置合わせされた露出された側壁１３Ｂを含み、このような露出された側壁１３Ｂは、半導体デバイス層１３の上面１３Ａと同じ組の等価な結晶面に沿って配向される。半導体デバイス層１３をパターン形成するために、酸化シリコン及び窒化シリコンの上のシリコンを選択的に異方性エッチングする、いずれかの適切なエッチングの化学的反応を用いることができる。
【００４９】
必ずしも必要ではないが、半導体デバイス層１３の異方性エッチングは、反応性イオン・エッチング（ＲＩＥ）、スパッタ・エッチング、気相（vapor phase）エッチング、イオン・ビーム・エッチング、プラズマ・エッチング及びレーザ・アブレーションのような１つ又は複数の乾式エッチング・プロセスを用いて行うことが好ましい。乾式エッチング・プロセスは、方向性を有する（すなわち、異方性）が、それらは、異なる結晶面又は配向に対して、ほとんど非選択的であり、すなわち、全ての方向に沿ってほぼ等しい速度で半導体材料をエッチングする。本発明の特に好ましい実施形態において、半導体デバイス層１３は、反応性イオン・エッチング（ＲＩＥ）プロセスを用いてパターン形成される。
【００５０】
続いて、図８に示されるように、横方向のエッチング・ステップを行い、パターン形成された半導体デバイス層１３の下から絶縁体層１２の部分を選択的に除去し、これにより、アンダーカット領域２が形成され、パターン形成された半導体デバイス層１３の下面１３Ｃの部分が露出される。横方向エッチング・ステップは、半導体デバイス層１３が含む半導体材料の上の、層１２が含む絶縁体材料を選択的にエッチングする任意の適切なエッチングの化学的反応を用いて行うことができる。
【００５１】
アンダーカット領域２を形成し、パターン形成された半導体デバイス層１３の下面１３Ｃを露出させた後、結晶学的（crystallographic）エッチング・ステップを行い、パターン形成された半導体デバイス層１３の露出された側壁面１３Ｂ及び下面１３Ｃの露出された部分をエッチングする。
【００５２】
半導体デバイス層１３の結晶学的エッチングは、半導体デバイス層１３を異なる結晶面又は配向に沿って著しく異なる速度でエッチングするために、水酸化物ベースのエッチング溶液、エチレンジアミンピロカテコール（ＥＤＰ）ベースのエッチング溶液等のようなエッチング溶液を用いる１又は複数の湿式エッチング・プロセスによって行うことが好ましい。従って、結晶学的エッチングは、等方性プロセスであるが、結晶学的エッチング・プロセスによって形成されるエッチング・パターンは、高速でエッチングされた結晶面に沿って進行し、最終的には低速でエッチングされた結晶面で終了する。
【００５３】
例えば、約２３．４％のＫＯＨ、１３．３％のイソプロピルアルコール（ＩＰＡ）、及び６３．３％の水を含むエッチング溶液は、約８０℃まで加熱されたとき、{１００}面に沿って約１．０μｍ／分のエッチング速度で、しかしながら、{１１０}面に沿って約０．０６μｍ／分のエッチチング速度で、単結晶シリコンをエッチングする。言い換えると、このエッチング溶液は、{１１０}面より約１７倍速く、{１００}面をエッチングする。従って、こうしたエッチング溶液を用いてシリコン基板をエッチングし、{１１０}面で終了する凹部を形成することができる。
【００５４】
対照的に、約４４％のＫＯＨ及び５６％の水を含むエッチング溶液は、約１２０℃まで加熱されたとき、{１１０}面に沿って約１１．７μｍ／分、{１００}面に沿って約５．８μｍ／分、及び{１１１}面に沿って約０．０２μｍ／分のエッチング速度で、単結晶シリコンをエッチングする。言い換えると、このエッチング溶液は、{１１１}面よりかなり速く、{１１０}面及び{１００}面をエッチングする（それぞれ５５０倍及び２５０倍以上速く）。従って、こうしたエッチング溶液を用いてシリコン基板をエッチングし、{１１１}面で終了する凹部を形成することができる。
【００５５】
本発明において、結晶学的エッチング・ステップは、他の結晶面より速いエッチング速度で、半導体デバイス層１３の露出された下面１３Ｃ及び側壁面１３Ｂの結晶面をエッチングするエッチングの化学的反応を用いて行なわれるので、結晶学的エッチングは、下面１３Ｃ及び側壁面１３Ｂとは異なる結晶面の組に沿って終了する。図９に具体的に示されるように、半導体デバイス層１３に結晶学的エッチングを行い、第１の組の結晶面に沿って配向された上面１４Ａと、第２の異なる組の結晶面に沿って配向された側壁面１４Ｂとを有する台形状半導体デバイス構造体１４を形成する。第２の異なる組の結晶面は、第１の組の結晶面から遠ざかるように傾斜され、台形状半導体デバイス構造体１４の上面１４Ａと側壁面１４Ｂとの間に、鋭角が形成される。
【００５６】
乾式エッチングは、典型的には、異方性エッチングのために用いられるが、ＲＩＥのような特定の乾式エッチング技術は、結晶学的エッチングのためにも用い得ることに留意されたい。ＲＩＥにおいて、基板は、幾つかのガスを導入する反応器内部に配置される。無線周波数（ＲＦ）電源を用いて、ガス混合物内にプラズマを導入し、ガス分子をイオンに破壊する。イオンは、エッチングされる材料の表面に向けて加速され、そこで反応し、別のガス材料を形成する。これは、反応性イオン・エッチングの化学的側面として周知であり、等方性である。ＲＩＥはまた、物理的側面も有しており、イオンが十分に高いエネルギーを有する場合には、イオンは、化学反応なしにエッチングされる材料から原子を叩き出すことができる。ＲＩＥの物理的エッチング側面は、高度に異方性である。従って、ＲＩＥは、化学的エッチング及び物理的エッチングの両方を必要とする複雑なプロセスである。ＲＩＥの化学的側面と物理的側面との間のバランスを慎重に調整することによって、このプロセスを用いて異方性エッチング結果又は結晶学的エッチング結果を達成することができる。同様に、典型的には、結晶学的エッチングのために湿式エッチングが用いられるが、特定の湿式エッチングの化学的反応を用いて、異方性エッチング結果を達成することもできる。
【００５７】
従って、本発明は、異方性エッチング・プロセスのための乾式エッチングの使用、及び結晶学的エッチング・プロセスのための湿式エッチングの使用に制限されるものではなく、上述のような所望の異方性の結果及び結晶学的結果を達成するために用いることができる全ての好適なエッチング・プロセス及び技術を含む。
【００５８】
台形状半導体デバイス構造体１４を形成した後、図５のＦＥＴデバイス構造体を形成するように、エピタキシャル成長ステップを行い、台形状半導体デバイス構造体１４の傾斜した側壁１４Ｂに沿ってストレッサ構造体３０を擬似格子整合成長させることができる。
【００５９】
上述のように、ストレッサ構造体３０は、台形状半導体デバイス構造体１４のものとは異なる格子定数を有する任意の半導体材料を含むことができるので、ストレッサ構造体３０と半導体デバイス構造体１４との間の格子不整合は、ストレッサ構造体３０及び半導体デバイス構造体１４内に引張応力又は圧縮応力を生成し得る。例えば、ストレッサ構造体３０がＳｉＧｅを含むとき、ストレッサ構造体３０内に圧縮応力が生成され、台形状半導体デバイス構造体１４内に配置されたＦＥＴチャネル（図示せず）内に引張応力が生成される。このように、台形状半導体デバイス構造体１４は、ｎ−ＦＥＴ内にｎ−チャネルを形成するのに適している。代替的に、ストレッサ構造体３０がＳｉ：Ｃを含むとき、ストレッサ構造体３０内に引張応力が生成され、台形状半導体デバイス構造体１４内に配置されたＦＥＴチャネル（図示せず）内に圧縮応力が生成される。このように、台形状半導体デバイス構造体１４は、ｐ−ＦＥＴ内にｐ−チャネルを形成するのに適している。
【００６０】
ソース／ドレイン拡張注入、ソース／ドレイン注入、サリサイド化等のような付加的なＣＭＯＳ処理ステップをさらに行なって、所望の応力（引張又は圧縮）を有するチャネル領域を含む完全なＦＥＴ（ｎ−チャネル又はｐ−チャネル）デバイス構造体を形成することができる。
【００６１】
図１０−図１２は、本発明の１つの実施形態による、二重台形（double trapezoid）状の半導体デバイス構造体内に配置されたチャネル領域を備え、鋭角が二重台形状半導体デバイス構造体の上面と側壁面との間に形成された、例示的なＦＥＴデバイスを製造するために用いることができる例示的な処理ステップを示す。
【００６２】
具体的には、図１０−図１１に示されるように、半導体デバイス層１３を異方性にパターン形成した後、横方向のエッチング・ステップを行い、相対的に小さいアンダーカット領域２（図８に示されるものと比較して）を形成し、そのため、半導体デバイス層１３の後の結晶学的エッチングにより、上面１４Ａ及び側壁面１４Ｂを有する二重台形状半導体デバイス構造体１４が形成される。図１１に示されるように、側壁面１４Ｂの上部は、依然として二重台形状半導体デバイス構造体１４の上面１４Ａと鋭角を形成するが、今では、側壁面１４Ｂの下部が広がり、二重台形状半導体デバイス構造体１４のための基部を形成する。次に、図１２に示されるように、エピタキシャル成長ステップを行い、二重台形状半導体デバイス構造体１４の側壁１４Ｂの上部及び下部の両方に沿って、ストレッサ構造体３０を擬似格子整合成長させることができる。
【００６３】
図１３は、本発明の１つの実施形態による、台形状半導体デバイス構造体１５内に配置されたチャネル領域を有する例示的なＦＥＴデバイスの断面図である。図１３の台形状半導体デバイス構造体１５は、台形状半導体デバイス構造体１５の上面１５Ａと側壁面１５Ｂとの間に鈍角（鋭角の代わりに）が形成される点を除いて、図５の台形状半導体デバイス構造体１４と類似している。
【００６４】
図１３に示されるように、台形状半導体デバイス構造体１５の傾斜した側壁面１５Ｂの上に、ストレッサ層３０が形成される。こうしたストレッサ層３０の直線状部分に対して垂直な方向に沿って、ストレッサ層３０のそれぞれの端部に２つの点線を描くことができる。上述したように、特定のタイプの内因性応力（圧縮又は引張）を含むストレッサ層３０は、ストレッサ層３０の直線状部分にすぐ隣接した点線の側に配置された台形状半導体デバイス構造体１５の領域内に反対のタイプの応力を生成し、ストレッサ層３０の直線状部分から遠ざかる点線の他の側に配置された台形状半導体デバイス構造体１５の領域内に同じタイプの応力を生成する。ゲート誘電体層２２の真下の部分を含む、台形状半導体デバイス構造体１５の大部分は、ストレッサ層３０の直線状部分から遠ざかる点線の側に配置されるので、ゲート誘電体層２２の真下の部分を含む台形状半導体デバイス構造体１５の大部分において、ストレッサ層３０により同じタイプの応力が生成される。
【００６５】
これに対応して、ゲート誘電体層２２の真下の台形状半導体構造体１５の部分内に配置されたＦＥＴチャネル（図示せず）は、ストレッサ層３０が含むものと同じタイプの応力を有する。例えば、ストレッサ層３０が内因性圧縮応力を含むとき、ＦＥＴチャネル（図示せず）は圧縮応力を有し、よって、正孔移動度が増大されるために、ｐ−ＦＥＴ内にｐ−チャネルを形成するのに適している。代替的に、ストレッサ層３０が内因性引張圧力を有するとき、ＦＥＴチャネル（図示せず）は、内部に引張応力が生成され、よって、電子移動度が増大されるために、ｎ−ＦＥＴ内にｎ−チャネルを形成するのに適している。
【００６６】
本発明の１つの実施形態によると、図１３の台形状半導体デバイス構造体１５は、図１４−図１６の例示的な処理ステップによって容易に形成することができる。
【００６７】
図１４に示されるように、最初に、好ましくは半導体オン・インシュレータ（ＳＯＩ）構成を有し、基部半導体基板１０、絶縁体層１２及び半導体デバイス層１３を含む基板構造体５の上に、ゲート誘電体層２２と、ゲート導体層２４と、誘電体キャップ層２６と、随意的なスペーサ２７及び２８とを含む、パターン形成されたゲート・スタックが形成される。図１５に示されるように、次に、異方性エッチング・ステップを行って、半導体デバイス層１３をパターン形成し、デバイス層１３の上面１３Ａの部分及び側壁面１３Ｂを露出させる。従って、図１６に示されるように、このようにパターン形成された半導体デバイス層１３を後に結晶学的エッチングすることにより、上面１５Ａと側壁面１５Ｂとの間に鈍角が形成された台形状半導体デバイス構造体１５が形成される。台形状半導体デバイス構造体１５の側壁面１５Ｂの上にストレッサ構造体３０を擬似格子整合成長させることにより、図１３に示されるようなＦＥＴデバイスが形成される。
【００６８】
図１７−図１９は、本発明の１つの実施形態による、図１３で示されるものと類似しているが、ＦＥＴゲート・スタックの下に大きいアンダーカット部を有する、台形状半導体デバイス構造体内に配置されたチャネル領域を有する別の例示的なＦＥＴデバイスを形成するために用い得る例示的な処理ステップを示す。具体的には、図１７に示されるように、半導体デバイス層１３は、異方性エッチング・ステップによってパターン形成され、層１３の上面１３Ａの相対的により小さい部分（図１５に示されるものと比較して）が露出される。従って、図１８に示されるように、このようにパターン形成された半導体デバイス層１３を後で結晶学的エッチングすることにより、ゲート・スタックをアンダーカットする（下を切り取る）台形状半導体デバイス構造体１５が形成される。図１８の台形状半導体デバイス構造体１５の側壁面１５Ｂの上にストレッサ層３０を擬似格子整合成長させることにより、図１９に示されるようなＦＥＴデバイスが形成される。
【００６９】
図２０−図２３は、本発明の１つの実施形態による、砂時計形状の半導体デバイス構造体内に配置されたチャネル領域を有するＦＥＴデバイスを形成するための例示的な処理ステップを示す。具体的には、図２０に示されるように、最初に、上面１３Ａを有するバルク半導体基板構造体１３の上に、ゲート誘電体層２２と、ゲート導体層２４と、誘電体キャップ層２６と、随意的なスペーサ２７及び２８とを含むパターン形成されたゲート・スタックが形成される。図２１に示されるように、次に、異方性エッチング・ステップを行って、バルク半導体基板構造体１３内に露出されたトレンチ側壁１３Ｂを有するトレンチ１１を形成する。従って、図２２に示されるように、トレンチ１１に沿ってバルク半導体基板構造体１３を後で結晶学的エッチングすることにより、上面１６Ａ及び側壁面１６Ｂを有する半導体デバイス構造体１６が形成され、上面１６Ａと側壁面１６Ｂの上部との間に鋭角が形成される。図１２の砂時計形状半導体デバイス構造体１６の側壁面１６Ｂの上にストレッサ構造体３０を擬似格子整合成長させることにより、図２３に示されるようなＦＥＴデバイスが形成される。
【００７０】
図２４−図２６は、本発明の１つの実施形態による、浮遊（floating）半導体ボディを含む、半導体デバイス構造体内に配置されたチャネル領域を有するＦＥＴデバイスを形成するための例示的な処理ステップを示す。
【００７１】
具体的には、好ましくは半導体・オン・インシュレータ（ＳＯＩ）構成を有し、基部半導体基板１０と、絶縁体層１２と、半導体デバイス層１３とを含む基板構造体５の上に、ゲート誘電体層２２と、ゲート導体層２４と、誘電体キャップ層２６と、随意的なスペーサ２７及び２８とを含むパターン形成されたゲート・スタックが形成される。図２４の（Ａ）に示されるように、半導体デバイス層１３は上面１３Ａを有し、異方性エッチング・ステップを行って、バルク半導体基板構造体１３内に露出されたトレンチ側壁１３Ｂを有するトレンチ１１を形成する。図２４の（Ｂ）は、図２４の（Ａ）により示される構造体の平面図を示す。具体的には、パターン形成されたゲート・スタックは、半導体デバイス層１３によって定められた活性領域を超えて、隣接する分離領域９まで延びる。
【００７２】
図２５の（Ａ）に示されるように、隣接する分離領域９が、ゲート・スタックに対して必要な構造的な支持を提供するので、半導体デバイス層１３に結晶学的エッチングを行い、ゲート・スタックの真下の浮遊上部と、絶縁体層１２の上に配置されるが浮遊上部から分離された下部とを含む半導体デバイス構造体１７を形成することができる。半導体デバイス構造体１７の浮遊上部は、上面１７Ａ及び側壁面１７Ｂを有し、上面１７Ａと側壁面１７Ｂとの間に鋭角が形成される。図２５の（Ｂ）は、図２５の（Ａ）の構造体の平面図を示す。半導体デバイス構造体１７の浮遊上部は、図２５の（Ｂ）のゲート・スタックを通して見える。図２５の（Ａ）の半導体デバイス構造体１７の側壁面１７Ｂの上にストレッサ構造体３０を擬似格子整合成長させることにより、図２６に示されるようなＦＥＴデバイスが形成される。
【００７３】
図５−図２６は、本発明の特定の実施形態による例示的なＣＭＯＳデバイス構造体及び処理ステップを例証として示すものであるが、当業者であれば、上述の説明と矛盾しない特定の用途の要件に適合するように、こうしたデバイス構造体及び処理ステップを容易に変更することができることが明らかであることに留意されたい。例えば、図５−図２６に示される半導体基板は、単結晶シリコンの{１１０}結晶面又は{１００}結晶面に沿って配向された上面を有する半導体基板を示すが、本発明の半導体基板においては、単結晶シリコンの{１１１}面、{２１１}面、{３１１}面、{５１１}面及び{７１１}面のような他の好適な結晶面を用いることもできる。さらに、本発明のＣＭＯＳデバイスを製造するために、六方晶の単位格子を有する単結晶窒化ガリウムのような、非立方晶の単位格子を有する他の単結晶半導体基板材料を用いることもできる。当業者であれば、本発明の精神及び原理と矛盾しない、他の基板構造体、結晶配向、又は半導体材料に適合させるように、図５−図２６に示されるデバイス構造体及び処理ステップを容易に変更することができる。
【００７４】
本発明が、特定の実施形態、特徴及び態様に関してここに説明されたが、本発明は、これらに制限されるものではなく、寧ろ、他の変更、変形、用途及び実施形態への使用にも適用され、従って、こうした他の変更、変形、用途及び実施形態の全てを、本発明の精神及び範囲内にあるものとみなすべきであることが理解されるであろう。
【図面の簡単な説明】
【００７５】
【図１】矢印によって具体的に示される幾つかの結晶配向を有するシリコン結晶の単位格子を示す。
【図２】シリコン結晶の単位格子における幾つかの特定の結晶面を示す。
【図３】Ｓｉ：Ｃ、Ｓｉ及びＳｉＧｅの結晶格子と、より大きい格子定数（格子２）を有する第１の材料層の上へのより小さい格子定数（格子１）を有する第２の材料層の擬似格子整合成長とを示す。
【図４】シリコン基板内に埋め込まれた２つのＳｉＧｅ構造体の周りの応力プロファイルを示す、シミュレートされた応力等高線図を示す。
【図５】本発明の１つの実施形態による、台形状半導体デバイス構造体の上面と側壁面との間に鋭角が形成された、台形状半導体デバイス構造体内に配置されたチャネル領域を有する例示的なＦＥＴデバイスの断面図である。
【図６】本発明の１つの実施形態による、図５のＦＥＴデバイスを製造するために用いることができる例示的な処理ステップを示す。
【図７】本発明の１つの実施形態による、図５のＦＥＴデバイスを製造するために用いることができる例示的な処理ステップを示す。
【図８】本発明の１つの実施形態による、図５のＦＥＴデバイスを製造するために用いることができる例示的な処理ステップを示す。
【図９】本発明の１つの実施形態による、図５のＦＥＴデバイスを製造するために用いることができる例示的な処理ステップを示す。
【図１０】本発明の１つの実施形態による、二重台形状半導体デバイス構造体の上面と側壁面との間に鋭角が形成された、二重台形状半導体デバイス構造体内に配置されたチャネル領域を有する例示的なＦＥＴデバイスを製造するために用いることができる例示的な処理ステップを示す。
【図１１】本発明の１つの実施形態による、二重台形状半導体デバイス構造体の上面と側壁面との間に鋭角が形成された、二重台形状半導体デバイス構造体内に配置されたチャネル領域を有する例示的なＦＥＴデバイスを製造するために用いることができる例示的な処理ステップを示す。
【図１２】本発明の１つの実施形態による、二重台形状半導体デバイス構造体の上面と側壁面との間に鋭角が形成された、二重台形状半導体デバイス構造体内に配置されたチャネル領域を有する例示的なＦＥＴデバイスを製造するために用いることができる例示的な処理ステップを示す。
【図１３】本発明の１つの実施形態による、台形状半導体デバイス構造体の上面と側壁面との間に鈍角が形成された、台形状半導体デバイス構造体内に配置されたチャネル領域を有する例示的なＦＥＴデバイスの断面図である。
【図１４】本発明の１つの実施形態による、図５のＦＥＴデバイスを製造するのに用いることができる例示的な処理ステップを示す。
【図１５】本発明の１つの実施形態による、図５のＦＥＴデバイスを製造するのに用いることができる例示的な処理ステップを示す。
【図１６】本発明の１つの実施形態による、図５のＦＥＴデバイスを製造するのに用いることができる例示的な処理ステップを示す。
【図１７】本発明の１つの実施形態による、図１３で示されるものと類似しているが、ＦＥＴゲート・スタックの下に大きいアンダーカット部を有する、台形状半導体デバイス構造体内に配置されたチャネル領域を有する例示的なＦＥＴデバイスを形成するために用いることができる例示的な処理ステップを示す。
【図１８】本発明の１つの実施形態による、図１３で示されるものと類似しているが、ＦＥＴゲート・スタックの下に大きいアンダーカット部を有する、台形状半導体デバイス構造体内に配置されたチャネル領域を有する例示的なＦＥＴデバイスを形成するために用いることができる例示的な処理ステップを示す。
【図１９】本発明の１つの実施形態による、図１３で示されるものと類似しているが、ＦＥＴゲート・スタックの下に大きいアンダーカット部を有する、台形状半導体デバイス構造体内に配置されたチャネル領域を有する例示的なＦＥＴデバイスを形成するために用いることができる例示的な処理ステップを示す。
【図２０】本発明の１つの実施形態による、砂時計形状の半導体デバイス構造体の上面と側壁面との間に鋭角が形成された、砂時計形状半導体デバイス構造体内に配置されたチャネル領域を有するＦＥＴデバイスを形成するための例示的な処理ステップを示す。
【図２１】本発明の１つの実施形態による、砂時計形状の半導体デバイス構造体の上面と側壁面との間に鋭角が形成された、砂時計形状半導体デバイス構造体内に配置されたチャネル領域を有するＦＥＴデバイスを形成するための例示的な処理ステップを示す。
【図２２】本発明の１つの実施形態による、砂時計形状の半導体デバイス構造体の上面と側壁面との間に鋭角が形成された、砂時計形状半導体デバイス構造体内に配置されたチャネル領域を有するＦＥＴデバイスを形成するための例示的な処理ステップを示す。
【図２３】本発明の１つの実施形態による、砂時計形状の半導体デバイス構造体の上面と側壁面との間に鋭角が形成された、砂時計形状半導体デバイス構造体内に配置されたチャネル領域を有するＦＥＴデバイスを形成するための例示的な処理ステップを示す。
【図２４】本発明の１つの実施形態による、浮遊する半導体ボディの上面と側壁面との間に鋭角が形成された、浮遊半導体ボディを含む半導体デバイス構造体内に配置されたチャネル領域を有するＦＥＴデバイスを形成するための例示的な処理ステップを示す。（Ａ）は断面図を、（Ｂ）は平面図を示す。
【図２５】本発明の１つの実施形態による、浮遊する半導体ボディの上面と側壁面との間に鋭角が形成された、浮遊半導体ボディを含む半導体デバイス構造体内に配置されたチャネル領域を有するＦＥＴデバイスを形成するための例示的な処理ステップを示す。（Ａ）は断面図を、（Ｂ）は平面図を示す。
【図２６】本発明の１つの実施形態による、浮遊する半導体ボディの上面と側壁面との間に鋭角が形成された、浮遊半導体ボディを含む半導体デバイス構造体内に配置されたチャネル領域を有するＦＥＴデバイスを形成するための例示的な処理ステップを示す。
【符号の説明】
【００７６】
５：基板構造体
１０：基部半導体基板
１２：絶縁体層
１３：半導体デバイス層
１４、１５、１６、１７：半導体デバイス構造体
２２：ゲート誘電体層
２４：ゲート導体層
２６：誘電体キャップ層
２７、２８：スペーサ
３０：ストレッサ層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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