(57)【特許請求の範囲】
【請求項１】
基板上にアモルファス半導体膜を堆積し、
前記アモルファス半導体膜に対して第１のアニールを行うことで前記アモルファス半導体膜内に微結晶を形成し、
前記微結晶を含むアモルファス半導体膜に対してマイクロ波を照射して第２のアニールを前記基板の温度が２００〜６００℃となるよう行うことで、前記微結晶を核として前記微結晶を含むアモルファス半導体膜を結晶化することを特徴とする半導体装置の製造方法。
【請求項２】
前記第２のアニールは、前記第１のアニールの温度以下であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１のアニールは、０．１ｍｓ〜２ｓのアニールであることを特徴とする請求項１または２のいずれか一項に記載の半導体装置の製造方法。
【請求項４】
前記微結晶を含むアモルファス半導体膜は、Ｓｉ及びＧｅを含むことを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置の製造方法。
【請求項５】
前記微結晶はＧｅを含むことを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置の製造方法。
【請求項６】
前記Ｇｅを含む微結晶はＣＶＤを用いて１０６〜１０１１個／ｃｍ２の密度となるように形成されることを特徴とする請求項５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、薄膜トランジスタ(ＴＦＴ)や、メモリセルを３次元的に配置した半導体記憶装置（３次元メモリ）等のチャネルシリコンに移動度の高い多結晶シリコンを用いることが考えられている。
【０００３】
これらの多結晶シリコン膜を平滑なモフォロジーで段差被覆性良く成膜するためには、まず５００〜５５０℃の低温でアモルファスシリコンを堆積する。このアモルファスシリコンは、抵抗が大きいため、多結晶にして抵抗を下げる必要がある。そのため、９００℃以上の高温で熱処理を行ってアモルファスシリコンの結晶化を行う。しかし、この高温での熱処理を行うと、アモルファスシリコン中でマイグレーション（凝集）が起こってしまい、粒径が小さく、且つ結晶の形状がばらばらになってしまう。このため、結晶間の界面（粒界）の数の増加や、多結晶シリコン膜のモフォロジー荒れ等を引き起こしてしまい、抵抗を十分下げられないという問題がある。
【０００４】
また、高温で熱処理を行うと、周辺トランジスタで、ゲート耐圧やＪｕｎｃｔｉｏｎ耐圧の劣化等の問題も発生する。
【０００５】
アモルファスシリコンを結晶化させて粒径を大きくする方法として、アモルファスシリコンに接触した結晶Ｇｅを核として固相成長させてアモルファスＳｉ膜を結晶化させる方法が提案されている（例えば、非特許文献１を参照）。この場合、１００ｎｍのアモルファスシリコン上にＳｉＯ２を形成し、１μｍの穴を開けた後、穴の中に４５０〜５００℃でＧｅを形成し、該Ｇｅを核としてアモルファスシリコンを結晶化している。このシリコンの結晶化温度は５００〜５５０℃である。この後、ＧｅをＨ２ＳＯ４／Ｈ２Ｏ２でエッチング除去し、ＳｉＯ２をＨＦでエッチング除去して、多結晶Ｓｉ層を得ている。しかし、この工程は複雑である。また、アモルファスシリコンの結晶化に、６００℃で数時間かかり、該Ｇｅの間隔にもよるが、５００〜５５０℃に低温化した場合は数十時間かかると予測され、スループットの悪さから製造コストの増大が問題となっている。
【０００６】
また、島状のＧｅを形成した（非特許文献２を参照）後にアモルファスシリコンを堆積させ、その後に熱処理でアモルファスシリコンを結晶化させることで大粒径のシリコンを得る方法が提案されている（非特許文献３を参照）。島状のＧｅの形成方法としては、まず、アモルファスＧｅ膜を５０ｎｍ堆積し、５００℃で２時間の真空アニールと４００℃で３時間の酸素エッチングを行うことで、平均粒径８９ｎｍ、密度１０８個／ｃｍ２程度のＧｅ核を形成している。その後、電子ビーム蒸着やプラズマＣＶＤにより、アモルファスシリコン膜を堆積して、４８０〜６２０℃の熱処理を行う。これにより、アモルファスシリコン膜は大粒径のシリコンを有する多結晶シリコン膜となる。しかし、この場合も、アモルファスシリコンの結晶化には時間がかかり、５８０℃では約２時間、５４０℃では約１２時間で、５００℃や４８０℃では、２０時間以上かかり、低温では、スループットの悪さから製造コストの増大が問題となる。また、結晶Ｇｅ核の粒径が数十ｎｍ程度であることより、アモルファスシリコンの膜厚は少なくとも１００ｎｍである。
【０００７】
一般に、膜厚が薄いほど結晶化温度は高まる傾向がある。このため、１０ｎｍ以下の膜厚のアモルファスシリコンを結晶化する場合は、膜厚が１００ｎｍの場合に比べ、結晶化時間がさらに長くなると予測できる。膜厚が１０ｎｍ以下の薄膜アモルファスシリコン膜を結晶化する場合のスループットは、さらに悪くなり、製造コストの増大を招くという問題がある。
【０００８】
このため、従来の方法では、短時間且つ低温でアモルファスシリコンの結晶化を行うことは困難であった。
【先行技術文献】
【非特許文献】
【０００９】
【非特許文献１】V. Subramanian  他著.,”High-performance Germanium-seeded Laterally Crystallized TFT’s For Vertical Device Integration” IEEE Transactions On Electron Devices, Vol. 45, No. 9, 1998年9月 pp1934-1939,
【非特許文献２】K. Yasutake  他著.,”Size and Density Control of Crystalline Ge Islands on Glass Substrates by Oxygen Etching” Japan Journal of Applied Physics. Vol.43, No.12A，2004, ppL1552-L1554，
【非特許文献３】吉本千秋、他著、“Ｇｅ微結晶核を用いた多結晶Ｓｉ薄膜形成”、電子情報通信学会技術研究報告  SDM2008、2008年4月、pp89-93，
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明は、短時間且つ低温で高品質な多結晶シリコンを形成する方法を提供することを目的としている。
【課題を解決するための手段】
【００１１】
実施形態に係る半導体装置の製造方法の態様は、基板上にアモルファス半導体膜を堆積し、前記アモルファス半導体膜に対して第１のアニールを行うことで前記アモルファス半導体膜内に微結晶を形成し、前記微結晶を含むアモルファス半導体膜に対してマイクロ波を照射して第２のアニールを前記基板の温度が２００〜６００℃となるよう行うことで、前記微結晶を核として前記微結晶を含むアモルファス半導体膜を結晶化することを特徴とする。
【発明の効果】
【００１２】
本発明によれば、短時間且つ低温で高品質な多結晶シリコンを形成する方法を提供することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の第１の実施形態に係る薄膜トランジスタの多結晶チャネルＳｉの基本的な形成方法の一部を模式的に示した断面図である。
【図２】本発明の第１の実施形態に係る薄膜トランジスタの多結晶チャネルＳｉの基本的な形成方法の一部を模式的に示した断面図である。
【図３】本発明の第１の実施形態に係る薄膜トランジスタの多結晶チャネルＳｉの基本的な形成方法の一部を模式的に示した断面図である。
【図４】本発明の第１の実施形態に係る薄膜トランジスタの多結晶チャネルＳｉの基本的な形成方法の一部を模式的に示した断面図である。
【図５】本発明の第１の実施形態の変形例１に係る半導体装置の基本的な製造方法の一部を模式的に示した断面図である。
【図６】本発明の第１の実施形態の変形例１に係る半導体装置の基本的な製造方法の一部を模式的に示した断面図である。
【図７】本発明の第１の実施形態の変形例１に係る半導体装置の基本的な製造方法の一部を模式的に示した断面図である。
【図８】本発明の第１の実施形態の変形例１に係る半導体装置の基本的な製造方法の一部を模式的に示した断面図である。
【図９】本発明の第１の実施形態の変形例１に係る半導体装置の基本的な製造方法の一部を模式的に示した断面図である。
【図１０】本発明の第１の実施形態の変形例１に係る半導体装置の基本的な製造方法の一部を模式的に示した断面図である。
【図１１】本発明の第１の実施形態の変形例１に係る半導体装置の基本的な製造方法の一部を模式的に示した断面図である。
【図１２】本発明の第１の実施形態の変形例１に係る半導体装置の基本的な製造方法の一部を模式的に示した断面図である。
【図１３】本発明の第１の実施形態の変形例２に係る半導体装置の基本的な製造方法の一部を模式的に示した断面図である。
【図１４】本発明の第１の実施形態の変形例２に係る半導体装置の基本的な製造方法の一部を模式的に示した断面図である。
【図１５】本発明の第１の実施形態の変形例２に係る半導体装置の基本的な製造方法の一部を模式的に示した断面図である。
【図１６】本発明の第１の実施形態の変形例２に係る半導体装置の基本的な製造方法の一部を模式的に示した断面図である。
【図１７】本発明の第１の実施形態の変形例２に係る半導体装置の基本的な製造方法の一部を模式的に示した断面図である。
【図１８】本発明の第２の実施形態に係る薄膜トランジスタの多結晶チャネルＳｉの基本的な形成方法の一部を模式的に示した断面図である。
【図１９】本発明の第２の実施形態に係る薄膜トランジスタの多結晶チャネルＳｉの基本的な形成方法の一部を模式的に示した断面図である。
【図２０】本発明の第２の実施形態に係る薄膜トランジスタの多結晶チャネルＳｉの基本的な形成方法の一部を模式的に示した断面図である。
【図２１】本発明の第２の実施形態に係る薄膜トランジスタの多結晶チャネルＳｉの基本的な形成方法の一部を模式的に示した断面図である。
【図２２】本発明の第２の実施形態の変形例１に係る半導体装置の基本的な製造方法の一部を模式的に示した断面図である。
【図２３】本発明の第２の実施形態の変形例１に係る半導体装置の基本的な製造方法の一部を模式的に示した断面図である。
【図２４】本発明の第２の実施形態の変形例１に係る半導体装置の基本的な製造方法の一部を模式的に示した断面図である。
【図２５】本発明の第２の実施形態の変形例１に係る半導体装置の基本的な製造方法の一部を模式的に示した断面図である。
【図２６】本発明の第２の実施形態の変形例１に係る半導体装置の基本的な製造方法の一部を模式的に示した断面図である。
【図２７】本発明の第２の実施形態の変形例１に係る半導体装置の基本的な製造方法の一部を模式的に示した断面図である。
【図２８】本発明の第２の実施形態の変形例１に係る半導体装置の基本的な製造方法の一部を模式的に示した断面図である。
【図２９】本発明の第２の実施形態の変形例１に係る半導体装置の基本的な製造方法の一部を模式的に示した断面図である。
【図３０】本発明の第２の実施形態の変形例２に係る半導体装置の基本的な製造方法の一部を模式的に示した断面図である。
【図３１】本発明の第２の実施形態の変形例２に係る半導体装置の基本的な製造方法の一部を模式的に示した断面図である。
【図３２】本発明の第２の実施形態の変形例２に係る半導体装置の基本的な製造方法の一部を模式的に示した断面図である。
【図３３】本発明の第２の実施形態の変形例２に係る半導体装置の基本的な製造方法の一部を模式的に示した断面図である。
【図３４】本発明の第２の実施形態の変形例２に係る半導体装置の基本的な製造方法の一部を模式的に示した断面図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施形態の詳細を、図面を参照して説明する。
【００１５】
（第１の実施形態）
図１〜図４を用いて、本発明の第１の実施形態に係る半導体装置の製造方法を概略的に説明する。図１〜図４は、薄膜トランジスタ(ＴＦＴ)の多結晶チャネルＳｉの形成方法について模式的に示した断面図である。
【００１６】
まず、図１に示すように、絶縁性の下地上、具体的には基板（ガラス基板）１０上に、ＳｉＨ４またはＳｉ２Ｈ６またはこれら両方のガスを用いて、５０〜１００ｎｍ程度のアモルファス半導体膜であるアモルファスシリコン膜１１を全面に堆積する。この際、Ｎ２またはＡｒ等で希釈したＧｅＨ４を用いることで、アモルファスシリコン膜１１中にＧｅを導入しても良い。このＧｅの濃度は例えば５％〜２０％程度である。このとき、Ｐ、Ａｓ、またはＩｎなどを導入しても良い。
【００１７】
次に、図２に示すように、温度が７００℃〜１０００℃程度で、処理時間が０．１ｍｓ〜０．３ｓ程度のＭＳＡ（Milli Second Annealing）、もしくは、０．３〜２ｓ程度のＲＴＡ（Rapid Thermal Annealing）等の短時間且つ高温の熱処理を行う。これにより、アモルファスシリコン膜１１中に低頻度に微結晶１１ａを形成する。この際、熱処理はアモルファスシリコン膜１１全面に対して行わずに、例えばＭＳＡとしてＬＳＡ（Laser Spike Annealing）のようなレーザースキャンによる加熱方法を用いても良い。このため、アモルファスシリコン膜１１の一部を微結晶化、または結晶化してもよい。また、アモルファスシリコン膜１１にＧｅを導入した場合、微結晶生成温度が下がり、より低温度のアニールによって微結晶を形成することが可能となる。なお、アモルファスシリコン膜１１中に形成される微結晶は、微結晶シリコンであるが、アモルファスシリコン膜１１がＧｅを含有している場合は、微結晶Ｇｅや微結晶ＳｉＧｅも形成される。
【００１８】
次に、図３に示すように、微結晶１１ａを含むアモルファスシリコン膜１１にマイクロ波を照射して、基板温度が２００℃〜６００℃程度（好ましくは２００℃〜４００℃程度）になるまで昇温して、５分から２時間程度マイクロ波を用いてアニールを行う。このマイクロ波アニールを行うことで、微結晶１１ａを核としてアモルファスシリコン膜１１が結晶化される。これにより、粒径が５０ｎｍ〜１０μｍ程度の結晶の集合体である多結晶チャネルシリコン膜（多結晶シリコン膜）１１ｂが形成される。
【００１９】
なお、このマイクロ波の周波数は、バンドとして指定されている２．４５ＧＨｚ、５．８０ＧＨｚ、２４．１２５ＧＨｚが望ましい。それは、マイクロ波を発生させるマグネトロン等が安価に入手できるためである。また、使用するマイクロ波は、一定の周波数幅があり、上記の２．４５ＧＨｚ、５．８０ＧＨｚ、２４．１２５ＧＨｚは、使用するマイクロ波の周波数幅に含まれる周波数である。
【００２０】
次に、図４に示すように、周知の工程、つまりゲート絶縁膜１２、ゲート電極１３、及びソース・ドレイン拡散層１１ｃ等を形成する工程を経て、第１の実施形態のＴＦＴを形成することができる。
【００２１】
上述した第１の実施形態によれば、アモルファスシリコン膜１１にＭＳＡやスパイクＲＴＡ等の短時間且つ高温のアニールを行うことにより、アモルファスシリコン膜１１中に低頻度に微結晶１１ａを形成している。その後、微結晶１１ａを含むアモルファスシリコン膜１１にマイクロ波を用い、２００〜６００℃という低温でアニールを行うことで、アモルファスシリコン膜１１は微結晶１１ａを核に結晶化される。結晶化したシリコンの粒径が５０ｎｍ〜１０μｍ程度であることより、微結晶の密度は例えば１０６〜１０１１個／ｃｍ２程度になる。
【００２２】
基本的に、アモルファスシリコンは６００℃以下では結晶化しない。しかし、アモルファスシリコンが微結晶を含む場合、マイクロ波を該微結晶に照射することで微結晶を核にアモルファスシリコンが結晶化される。
【００２３】
このように、マイクロ波を用いて低温でアニールを行うことで、アモルファスシリコンのマイグレーションを抑制し、良好な形状の結晶を形成することができる。このため、結晶間の界面（粒界）が良好となり多結晶シリコン中の電気抵抗が下がり、多結晶シリコン中の移動度が増加する。また、低温でアニールを行うため、周辺トランジスタの耐圧劣化も抑制できる。さらに、微結晶１１ａは低頻度に形成されているために、多結晶チャネルシリコン膜１１ｂ中の結晶の粒径が大きくなる。その結果、多結晶チャネルシリコン膜１１ｂ中の粒界の数を抑制することができ、多結晶チャネルシリコン膜１１ｂの電気抵抗を低減することができる。また、マイクロ波アニールを用いることで、短時間でアモルファスシリコン膜１１を結晶化することができる。
【００２４】
これにより、短時間且つ低温でアモルファスシリコン膜１１の結晶化を行うことができ、形状が良好且つ抵抗の低減された高品質な多結晶シリコン膜を含む半導体装置を高スループットで形成することができる。
【００２５】
また、微結晶Ｇｅまたは微結晶ＳｉＧｅを核としてアモルファスシリコン膜１１を結晶化させた場合、従来のランプアニールやファーネスアニールと比較して、結晶成長速度が速くなるため、スループットがさらに向上し、低コストの半導体デバイスを提供することが可能となる。
【００２６】
（変形例１）
上述した第１の実施形態では、アモルファスシリコン膜中に微結晶を形成し、該微結晶にマイクロ波を照射することで平面構造に多結晶シリコン膜を形成する方法を説明した。第１の実施形態の変形例１では、第１の実施形態の多結晶シリコン膜の形成方法を用いて、ホール構造内に良質な多結晶を形成する方法を説明する。
【００２７】
図５〜図１２を用いて、本発明の第１の実施形態の変形例１に係る半導体装置の製造方法を概略的に説明する。図５〜図１２は、本発明の第１の実施形態の変形例１に係る半導体装置の製造方法を模式的に示した断面図である。
【００２８】
まず、図５に示すように、図示しないシリコン基板上に形成された多結晶シリコンまたは金属または金属珪化物からなる電極２０上に、図示しないＳｉＮストッパー膜を形成する。そして、ＳｉＮストッパー膜上にＳｉＯ２とＳｉとを複数回積層した積層構造２１を形成する。
【００２９】
次に、図６に示すように、例えばＲＩＥを用いて積層構造２１にホール（開口）を形成し、電極２０の表面を露出させる。
【００３０】
次に、図７に示すように、前記ホール内にＳｉＯ２膜を堆積し、ＳｉＯ２膜上にＳｉＮ膜を堆積する。そして、ＳｉＮ膜の表面を酸化して、酸化膜、窒化膜及び酸化膜の積層構造であるＯＮＯ構造の絶縁膜２２を形成する。
【００３１】
次に、図８に示すように、例えば５００℃程度の低温で、ＳｉＨ４またはＳｉ２Ｈ６またはこれら両方のガスを用いて、５〜２０ｎｍのアモルファスシリコン膜２３を絶縁膜２２上に堆積する。
【００３２】
次に、図９に示すように、７００℃〜１０００℃程度で、０．１ｍｓ〜２ｓ程度のＭＳＡもしくは、ＲＴＡ等の短時間且つ高温の熱処理を行う。これにより、アモルファスシリコン膜２３中に低頻度に微結晶２３ａを形成する。この際、第１の実施形態と同様に、熱処理はアモルファスシリコン膜２３全面に対して行わずに、例えばＬＳＡのような加熱方法を用いても良い。このため、アモルファスシリコン膜２３の一部の領域を微結晶化、または結晶化してもよい。また、アモルファスシリコン膜２３にＧｅを導入した場合、微結晶生成温度が下がり、より低温度のアニールによって微結晶を形成することが可能となる。なお、アモルファスシリコン膜２３中に形成される微結晶は、微結晶シリコンであるが、アモルファスシリコン膜２３がＧｅを含有している場合は、微結晶Ｇｅや微結晶ＳｉＧｅも形成される。
【００３３】
次に、図１０に示すように、微結晶２３ａを含むアモルファスシリコン膜２３にマイクロ波を照射して、基板温度が２００℃〜６００℃程度（好ましくは２００℃〜４００℃程度）になるまで昇温して、５分から２時間程度マイクロ波を用いてアニールを行う。このマイクロ波アニールを行うことで、微結晶２３ａを核としてアモルファスシリコン膜２３が結晶化される。これにより、粒径が５０ｎｍ〜１μｍ程度の結晶の集合体である多結晶チャネルシリコン膜（多結晶シリコン膜）２３ｂが形成される。
【００３４】
次に、図１１に示すように、全面にＳｉＮ膜２４を堆積して多結晶チャネルシリコン膜２３ｂが形成するホール構造にＳｉＮ膜２４を埋め込む。
【００３５】
次に、図１２に示すように、ＲＩＥ等で積層構造２１の上面が露出するまで余分なＳｉＮ膜２４、多結晶チャネルシリコン膜２３ｂ及び絶縁膜２２を除去する。このようにして、積層構造２１のホール内に良質な多結晶チャネルシリコン膜２３ｂが形成される。
【００３６】
上述した第１の実施形態の変形例１によれば、第１の実施形態と同様にアモルファスシリコン膜２３に短時間且つ高温のアニールを行うことにより、アモルファスシリコン膜２３中に低頻度に微結晶２３ａを形成している。その後、微結晶２３ａを含むアモルファスシリコン膜２３にマイクロ波を用い、２００〜６００℃という低温でアニールを行うことで、アモルファスシリコン膜２３は微結晶２３ａを核に結晶化される。
【００３７】
これにより、短時間且つ低温でアモルファスシリコン膜２３の結晶化を行うことができ、積層構造２１のホール内に、形状が良好且つ抵抗の低減された高品質な多結晶シリコン膜を高スループットで形成することができる。
【００３８】
また、微結晶Ｇｅまたは微結晶ＳｉＧｅを核としてアモルファスシリコン膜２３を結晶化させた場合、従来のランプアニールやファーネスアニールと比較して、結晶成長速度が速くなるため、スループットがさらに向上し、低コストの半導体デバイスを提供することが可能となる。
【００３９】
（変形例２）
第１の実施形態の変形例２では、３次元積層技術ＢｉＣＳ（Bit Cost Scalable）を用いた３次元構造を有する不揮発性半導体記憶装置に良質な多結晶チャネルシリコン膜を形成する方法を説明する。
【００４０】
図１３〜図１７を用いて、本発明の第１の実施形態の変形例２に係る半導体装置の基本的な製造方法について概略的に説明する。
【００４１】
図１３〜図１７は、本発明の第１の実施形態の変形例２に係る半導体装置の製造方法を模式的に示した断面図である。図１３（ａ）〜図１７（ａ）はチャネル長方向に沿った断面図であり、図１３（ｂ）〜図１７（ｂ）はチャネル長方向に垂直な方向に沿った断面図である。
【００４２】
まず、図１３に示すように、半導体基板３０の表面に、ＣＶＤ法を用いて層間絶縁膜３１となる厚さ５０ｎｍ程度のシリコン酸化膜と、制御ゲート電極３２となる厚さ５０ｎｍ程度の不純物をドーピングしたシリコン膜とを所望の回数、交互に堆積する。なお、この制御ゲート電極３２としては、例えば窒化タンタル等の金属材料を用いても良い。
【００４３】
次に、図１４に示すように、レジストマスク（図示せず）を用いたＲＩＥ法により、層間絶縁膜３１と、制御ゲート電極３２とを選択的にエッチング除去して、半導体基板３０の一部を露出させる。これにより、層間絶縁膜３１及び制御ゲート電極３２の積層構造に、直径６０ｎｍ程度の円筒状の溝（ホール）が形成される。
【００４４】
次に、図１５に示すように、前記溝の内壁にＣＶＤ法を用いて、ブロック絶縁膜３３となる厚さ１０ｎｍ程度の例えばアルミニウムと酸素を主成分として含有するアルミナ膜を堆積する。また、このブロック絶縁膜３３は、例えばシリコン及び酸素を主成分として含有するシリコン酸化膜でも良い。次に、ＡＬＤ法を用いて電荷蓄積絶縁膜３４となる厚さ５ｎｍ程度のシリコン窒化膜を堆積する。続いて、トンネル絶縁膜３５となる厚さ数ｎｍ程度のシリコン酸化膜を形成する。このトンネル絶縁膜３５は、シリコン酸化膜、シリコン窒化膜及びシリコン酸化膜の積層構造であるＯＮＯ構造のような多層膜でも良い。その後、例えば５００℃程度の低温で、ＳｉＨ４またはＳｉ２Ｈ６またはこれら両方のガスを用いて、５〜２０ｎｍのアモルファスシリコン膜３６をトンネル絶縁膜３５上に堆積する。
【００４５】
次に、図１６に示すように、７００℃〜１０００℃程度で、０．１ｍｓ〜２ｓ程度のＭＳＡもしくは、ＲＴＡ等の短時間且つ高温の熱処理を行う。これにより、アモルファスシリコン膜３６中に低頻度に微結晶３６ａを形成する。この際、第１の実施形態及び第１の実施形態の変形例１と同様に、ＬＳＡのような加熱方法を用いても良い。このため、アモルファスシリコン膜３６の一部の領域を微結晶化、または結晶化してもよい。また、アモルファスシリコン膜３６にＧｅを導入した場合、微結晶生成温度が下がり、より低温度のアニールによって微結晶を形成することが可能となる。なお、アモルファスシリコン膜３６中に形成される微結晶は、微結晶シリコンであるが、アモルファスシリコン膜３６がＧｅを含有している場合は、微結晶Ｇｅや微結晶ＳｉＧｅも形成される。
【００４６】
次に、図１７に示すように、微結晶３６ａを含むアモルファスシリコン膜３６にマイクロ波を照射して、基板温度が２００℃〜６００℃程度（好ましくは２００℃〜４００℃程度）になるまで昇温して、５分から２時間程度マイクロ波を用いてアニールを行う。このマイクロ波アニールを行うことで、微結晶３６ａを核としてアモルファスシリコン膜３６が結晶化される。これにより、粒径が５０ｎｍ〜１μｍ程度の結晶の集合体である多結晶チャネルシリコン膜（多結晶シリコン膜）３６ｂが形成される。
【００４７】
次に、レジストマスク（図示せず）を用いたＲＩＥ法により、半導体基板３０上に形成されたブロック絶縁膜３３、電荷蓄積絶縁膜３４、トンネル絶縁膜３５、多結晶チャネルシリコン膜３６ｂ及び半導体基板３０の表面を選択的にエッチング除去する。その後、周知の技術を用いて配線層等（図示せず）を形成して、不揮発性半導体記憶装置を完成させる。
【００４８】
上述した第１の実施形態の変形例２によれば、第１の実施形態及び第１の実施形態の変形例１と同様にアモルファスシリコン膜３６に短時間且つ高温のアニールを行うことにより、アモルファスシリコン膜３６中に低頻度に微結晶３６ａを形成している。その後、微結晶３６ａを含むアモルファスシリコン膜３６にマイクロ波を用い、２００〜６００℃という低温でアニールを行うことで、アモルファスシリコン膜３６は微結晶３６ａを核に結晶化される。結晶化したシリコンの粒径が５０ｎｍ〜１μｍ程度であることより、微結晶の密度は例えば１０８〜１０１１個／ｃｍ２になる。
【００４９】
これにより、短時間且つ低温でアモルファスシリコン膜３６の結晶化を行うことができ、形状が良好且つ抵抗の低減された高品質な多結晶シリコン膜を含む３次元構造を有する不揮発性半導体記憶装置を高スループットで形成することができる。
【００５０】
また、微結晶Ｇｅまたは微結晶ＳｉＧｅを核としてアモルファスシリコン膜３６を結晶化させた場合、従来のランプアニールやファーネスアニールと比較して、結晶成長速度が速くなるため、スループットがさらに向上し、低コストの半導体デバイスを提供することが可能となる。
【００５１】
（第２の実施形態）
上述した第１の実施形態では、アモルファスシリコン膜中に微結晶を形成し、該微結晶にマイクロ波を照射することで多結晶シリコン膜を形成する方法を説明した。第２の実施形態では、微結晶Ｇｅを形成し、微結晶Ｇｅ上にアモルファスシリコン膜を形成し、該微結晶にマイクロ波を照射することで多結晶シリコン膜を形成する方法を説明する。
【００５２】
図１８〜図２１を用いて、本発明の第２の実施形態に係る半導体装置の製造方法を概略的に説明する。図１８〜図２１は、薄膜トランジスタ(ＴＦＴ)の多結晶チャネルＳｉの形成方法について模式的に示した断面図である。
【００５３】
まず、図１８に示すように、絶縁性の下地上、具体的には基板（ガラス基板）４０上に、５００℃程度の温度でＮ２またはＡｒ等で希釈したＧｅＨ４を用いて、粒径が１ｎｍ以下の微結晶４１ａである微結晶Ｇｅを形成する。この場合、ＧｅＨ４の分圧を０．１〜１０ｍＴｏｒｒとすることで、１０６〜１０１１個／ｃｍ２の密度で微結晶Ｇｅを形成することができる。
【００５４】
次に、図１９に示すように、５００℃程度の温度で、ＳｉＨ４またはＳｉ２Ｈ６またはこれら両方のガスを用いて、５０〜１００ｎｍのアモルファスシリコン膜４１を基板４０及び微結晶４１ａ上に堆積する。
【００５５】
次に、図２０に示すように、微結晶４１ａを含むアモルファスシリコン膜４１にマイクロ波を照射して、基板温度が２００℃〜６００℃程度（好ましくは２００℃〜４００℃程度）になるまで昇温して、５分から２時間程度マイクロ波を用いてアニールを行う。このマイクロ波アニールを行うことで、微結晶４１ａを核としてアモルファスシリコン膜４１が結晶化される。これにより、粒径が５０ｎｍ〜１０μｍ程度の結晶の集合体である多結晶チャネルシリコン膜（多結晶シリコン膜）４１ｂが形成される。
【００５６】
なお、このマイクロ波の周波数は、バンドとして指定されている２．４５ＧＨｚ、５．８０ＧＨｚ、２４．１２５ＧＨｚが望ましい。それは、マイクロ波を発生させるマグネトロン等が安価に入手できるためである。また、使用するマイクロ波は、一定の周波数幅があり、上記の２．４５ＧＨｚ、５．８０ＧＨｚ、２４．１２５ＧＨｚは、使用するマイクロ波の周波数幅に含まれる周波数である。
【００５７】
次に、図２１に示すように、周知の工程、つまりゲート絶縁膜４２、ゲート電極４３、及びソース・ドレイン拡散層４３ｃ等を形成する工程を経て、第２の実施形態のＴＦＴを形成することができる。
【００５８】
上述した第２の実施形態によれば、低頻度に粒径の小さい微結晶４１ａ（微結晶Ｇｅ）を形成し、この微結晶４１ａ上にアモルファスシリコン膜４１を形成している。その後、第１の実施形態と同様に、微結晶４１ａを含むアモルファスシリコン膜４１にマイクロ波を用い、２００〜６００℃という低温でアニールを行うことで、アモルファスシリコン膜４１は微結晶４１ａを核に結晶化される。
【００５９】
また、微結晶Ｇｅを核としてアモルファスシリコン膜４１を結晶化させているため、従来のランプアニールやファーネスアニールと比較して結晶成長速度が速くなる。
【００６０】
このように、マイクロ波を用いて低温でアニールを行うことで、アモルファスシリコンのマイグレーションを抑制し、良好な形状の結晶を形成することができる。このため、結晶間の界面（粒界）が良好となり多結晶シリコン中の電気抵抗が下がる。また、低温でアニールを行うため、周辺トランジスタの耐圧劣化も抑制できる。さらに、微結晶４１ａは低頻度に形成されているために、多結晶チャネルシリコン膜４１ｂ中の結晶の粒径が大きくなる。その結果、多結晶チャネルシリコン膜４１ｂ中の粒界の数を抑制することができ、多結晶チャネルシリコン膜４１ｂの電気抵抗を低減することができる。また、マイクロ波アニールを用いることで、短時間でアモルファスシリコン膜４１を結晶化することができる。
【００６１】
これにより、第１の実施形態と同様に、短時間且つ低温でアモルファスシリコン膜４１の結晶化を行うことができ、形状が良好且つ抵抗の低減された高品質な多結晶シリコン膜を含む半導体装置を高スループットで形成することができる。
【００６２】
（変形例１）
上述した第２の実施形態では、微結晶Ｇｅを形成し、微結晶Ｇｅ上にアモルファスシリコン膜を形成し、該微結晶にマイクロ波を照射することで平面構造に多結晶シリコン膜を形成する方法を説明した。第２の実施形態の変形例１では、第２の実施形態の多結晶シリコン膜の形成方法を用いて、ホール構造内に良質な多結晶を形成する方法を説明する。
【００６３】
図２２〜図２９を用いて、本発明の第２の実施形態の変形例１に係る半導体装置の製造方法を概略的に説明する。図２２〜図２９は、本発明の第２の実施形態の変形例１に係る半導体装置の製造方法を模式的に示した断面図である。
【００６４】
まず、図２２に示すように、図示しないシリコン基板上に形成された多結晶シリコンまたは金属または金属珪化物からなる電極５０上に、図示しないＳｉＮストッパー膜を形成する。そして、ＳｉＮストッパー膜上にＳｉＯ２とＳｉとを複数回積層した積層構造５１を形成する。
【００６５】
次に、図２３に示すように、例えばＲＩＥを用いて積層構造５１にホール（開口）を形成し、電極５０の表面を露出させる。
【００６６】
次に、図２４に示すように、前記ホール内にＳｉＯ２膜を堆積し、ＳｉＯ２膜上にＳｉＮ膜を堆積する。そして、ＳｉＮ膜の表面を酸化して、酸化膜、窒化膜及び酸化膜の積層構造であるＯＮＯ構造の絶縁膜５２を形成する。
【００６７】
次に、図２５に示すように、５００℃程度の温度でＮ２またはＡｒ等で希釈したＧｅＨ４を用いて、粒径が１ｎｍ以下の微結晶５３ａである微結晶Ｇｅを形成する。この場合、ＧｅＨ４の分圧を１〜１０ｍＴｏｒｒとすることで、１０８〜１０１１個／ｃｍ２の密度で微結晶Ｇｅを形成することができる。
【００６８】
次に、図２６に示すように、例えば５００℃程度の温度で、ＳｉＨ４またはＳｉ２Ｈ６またはこれら両方のガスを用いて、５〜１０ｎｍ程度のアモルファスシリコン膜５３を絶縁膜５２及び微結晶５３ａ上に堆積する。
【００６９】
次に、図２７に示すように、微結晶５３ａを含むアモルファスシリコン膜５３にマイクロ波を照射して、基板温度が２００℃〜６００℃程度（好ましくは２００℃〜４００℃程度）になるまで昇温して、５分から２時間程度マイクロ波を用いてアニールを行う。このマイクロ波アニールを行うことで、微結晶５３ａを核としてアモルファスシリコン膜５３が結晶化される。これにより、粒径が５０ｎｍ〜１μｍ程度の結晶の集合体である多結晶チャネルシリコン膜（多結晶シリコン膜）５３ｂが形成される。
【００７０】
次に、図２８に示すように、全面にＳｉＮ膜５４を堆積して多結晶チャネルシリコン膜５３ｂが形成するホール構造にＳｉＮ膜５４を埋め込む。
【００７１】
次に、図２９に示すように、ＲＩＥ等で積層構造５１の上面が露出するまで余分なＳｉＮ膜５４、多結晶チャネルシリコン膜５３ｂ及び絶縁膜５２を除去する。このようにして、積層構造５１のホール内に良質な多結晶チャネルシリコン膜５３ｂが形成される。
【００７２】
上述した第２の実施形態の変形例１によれば、第２の実施形態と同様に低頻度に粒径の小さい微結晶５３ａ（微結晶Ｇｅ）を形成し、この微結晶５３ａ上にアモルファスシリコン膜５３を形成している。その後、第２の実施形態と同様に、微結晶５３ａを含むアモルファスシリコン膜５３にマイクロ波を用い、２００〜６００℃という低温でアニールを行うことで、アモルファスシリコン膜５３は微結晶５３ａを核に結晶化される。
【００７３】
また、第２の実施形態と同様に、微結晶Ｇｅを核としてアモルファスシリコン膜５３を結晶化させているため、従来のランプアニールやファーネスアニールと比較して結晶成長速度が速くなる。
【００７４】
これにより、短時間且つ低温でアモルファスシリコン膜５３の結晶化を行うことができ、積層構造５１のホール内に、形状が良好且つ抵抗の低減された高品質な多結晶シリコン膜を高スループットで形成することができる。
【００７５】
（変形例２）
第２の実施形態の変形例２では、３次元積層技術ＢｉＣＳを用いた３次元構造を有する不揮発性半導体記憶装置に良質な多結晶チャネルシリコン膜を形成する方法を説明する。
【００７６】
図３０〜図３４を用いて、本発明の第２の実施形態の変形例２に係る半導体装置の基本的な製造方法について概略的に説明する。
【００７７】
図３０〜図３４は、本発明の第２の実施形態の変形例２に係る半導体装置の製造方法を模式的に示した断面図である。図３０（ａ）〜図３４（ａ）はチャネル長方向に沿った断面図であり、図３０（ｂ）〜図３４（ｂ）はチャネル長方向に垂直な方向に沿った断面図である。
【００７８】
まず、図３０に示すように、半導体基板６０の表面に、ＣＶＤ法を用いて層間絶縁膜６１となる厚さ５０ｎｍ程度のシリコン酸化膜と、制御ゲート電極６２となる厚さ５０ｎｍ程度の不純物をドーピングしたシリコン膜とを所望の回数、交互に堆積する。なお、この制御ゲート電極６２としては、例えば窒化タンタル等の金属材料を用いても良い。
【００７９】
次に、図３１に示すように、レジストマスク（図示せず）を用いたＲＩＥ法により、層間絶縁膜６１と、制御ゲート電極６２とを選択的にエッチング除去して、半導体基板６０の一部を露出させる。これにより、層間絶縁膜６１及び制御ゲート電極６２の積層構造に、直径６０ｎｍ程度の円筒状の溝（ホール）が形成される。
【００８０】
次に、図３２に示すように、前記溝の内壁にＣＶＤ法を用いて、ブロック絶縁膜６３となる厚さ１０ｎｍ程度の例えばアルミニウムと酸素を主成分として含有するアルミナ膜を堆積する。また、このブロック絶縁膜６３は、例えばシリコン及び酸素を主成分として含有するシリコン酸化膜でも良い。次に、ＡＬＤ法を用いて電荷蓄積絶縁膜６４となる厚さ５ｎｍ程度のシリコン窒化膜を堆積する。続いて、トンネル絶縁膜６５となる厚さ数ｎｍ程度のシリコン酸化膜を形成する。このトンネル絶縁膜６５は、シリコン酸化膜、シリコン窒化膜及びシリコン酸化膜の積層構造であるＯＮＯ構造のような多層膜でも良い。その後、５００℃程度の温度でＮ２またはＡｒ等で希釈したＧｅＨ４を用いて、粒径が１ｎｍ以下の微結晶６６ａである微結晶Ｇｅを形成する。この場合、ＧｅＨ４の分圧を１〜１０ｍＴｏｒｒとすることで、１０８〜１０１１個／ｃｍ２の密度で微結晶Ｇｅを形成することができる。
【００８１】
次に、図３３に示すように、例えば５００℃程度の温度で、ＳｉＨ４またはＳｉ２Ｈ６またはこれら両方のガスを用いて、５〜１０ｎｍのアモルファスシリコン膜６６をトンネル絶縁膜６５及び微結晶６６ａ上に堆積する。
【００８２】
次に、図３４に示すように、微結晶６６ａを含むアモルファスシリコン膜６６にマイクロ波を照射して、基板温度が２００℃〜６００℃程度（好ましくは２００℃〜４００℃程度）になるまで昇温して、５分から２時間程度マイクロ波を用いてアニールを行う。このマイクロ波アニールを行うことで、微結晶６６ａを核としてアモルファスシリコン膜６６が結晶化される。これにより、粒径が５０ｎｍ〜１μｍ程度の結晶の集合体である多結晶チャネルシリコン膜（多結晶シリコン膜）６６ｂが形成される。
【００８３】
次に、レジストマスク（図示せず）を用いたＲＩＥ法により、半導体基板６０上に形成されたブロック絶縁膜６３、電荷蓄積絶縁膜６４、トンネル絶縁膜６５、多結晶チャネルシリコン膜６６ｂ及び半導体基板６０の表面を選択的にエッチング除去する。その後、周知の技術を用いて配線層等（図示せず）を形成して、不揮発性半導体記憶装置を完成させる。
【００８４】
上述した第２の実施形態の変形例２によれば、第２の実施形態及び第２の実施形態の変形例１と同様に低頻度に粒径の小さい微結晶６６ａ（微結晶Ｇｅ）を形成し、この微結晶６６ａ上にアモルファスシリコン膜６６を形成している。その後、微結晶６６ａを含むアモルファスシリコン膜６６にマイクロ波を用い、２００〜６００℃という低温でアニールを行うことで、アモルファスシリコン膜６６は微結晶６６ａを核に結晶化される。
【００８５】
また、第２の実施形態及び第２の実施形態の変形例１と同様に、微結晶Ｇｅを核としてアモルファスシリコン膜６６を結晶化させているため、従来のランプアニールやファーネスアニールと比較して結晶成長速度が速くなる。
【００８６】
これにより、短時間且つ低温でアモルファスシリコン膜６６の結晶化を行うことができ、形状が良好且つ抵抗の低減された高品質な多結晶シリコン膜を含む３次元構造を有する不揮発性半導体記憶装置を高スループットで形成することができる。
【００８７】
なお、微結晶の密度を低くすることで、マイクロ波アニールを用いて形成される多結晶シリコン膜中の粒径を大きくすることが可能である。これにより、多結晶シリコン膜の抵抗をさらに低減することが可能である。
【００８８】
また、上述した第１の実施形態の変形例２及び第２の実施形態の変形例２では、ＢｉＣＳを用いた３次元構造の一例を説明したが、これに限らず、層間絶縁膜及び制御ゲート電極の積層構造にＵ字型の開口が設けられている３次元構造にも適用可能である。
【００８９】
また、上述した各温度は、例えばパイロメーターを用いて測定したものである。
【００９０】
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出される。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば、発明として抽出され得る。
【符号の説明】
【００９１】
１０…基板
１１…アモルファスシリコン膜
１１ａ…微結晶
１１ｂ…多結晶チャネルシリコン膜
１１ｃ…ソース・ドレイン拡散層
１２…ゲート絶縁膜
１３…ゲート電極
２０…電極
２１…積層構造
２２…絶縁膜
２３…アモルファスシリコン膜
２３ａ…微結晶
２３ｂ…多結晶チャネルシリコン膜
２４…Ｎ膜
３０…半導体基板
３１…層間絶縁膜
３２…制御ゲート電極
３３…ブロック絶縁膜
３４…電荷蓄積絶縁膜
３５…トンネル絶縁膜
３６…アモルファスシリコン膜
３６ａ…微結晶
３６ｂ…多結晶チャネルシリコン膜
４０…基板
４１ａ…微結晶
４１…アモルファスシリコン膜
４１ｂ…多結晶チャネルシリコン膜
４２…ゲート絶縁膜
４３…ゲート電極
４３ｃ…ソース・ドレイン拡散層
５０…電極
５１…積層構造
５２…絶縁膜
５３…アモルファスシリコン膜
５３ａ…微結晶
５３ｂ…多結晶チャネルシリコン膜
５４…Ｎ膜
６０…半導体基板
６１…層間絶縁膜
６２…制御ゲート電極
６３…ブロック絶縁膜
６４…電荷蓄積絶縁膜
６５…トンネル絶縁膜
６６ａ…微結晶
６６…アモルファスシリコン膜
６６ｂ…多結晶チャネルシリコン膜
【図１】
0005433462.tif 000002
【図２】
0005433462.tif 000003
【図３】
0005433462.tif 000004
【図４】
0005433462.tif 000005
【図５】
0005433462.tif 000006
【図６】
0005433462.tif 000007
【図７】
0005433462.tif 000008
【図８】
0005433462.tif 000009
【図９】
0005433462.tif 000010
【図１０】
0005433462.tif 000011
【図１１】
0005433462.tif 000012
【図１２】
0005433462.tif 000013
【図１３】
0005433462.tif 000014
【図１４】
0005433462.tif 000015
【図１５】
0005433462.tif 000016
【図１６】
0005433462.tif 000017
【図１７】
0005433462.tif 000018
【図１８】
0005433462.tif 000019
【図１９】
0005433462.tif 000020
【図２０】
0005433462.tif 000021
【図２１】
0005433462.tif 000022
【図２２】
0005433462.tif 000023
【図２３】
0005433462.tif 000024
【図２４】
0005433462.tif 000025
【図２５】
0005433462.tif 000026
【図２６】
0005433462.tif 000027
【図２７】
0005433462.tif 000028
【図２８】
0005433462.tif 000029
【図２９】
0005433462.tif 000030
【図３０】
0005433462.tif 000031
【図３１】
0005433462.tif 000032
【図３２】
0005433462.tif 000033
【図３３】
0005433462.tif 000034
【図３４】
0005433462.tif 000035