(57)【特許請求の範囲】
【請求項１】
Ｉ／Ｏ回路と、
前記Ｉ／Ｏ回路の入力又は出力と電気的に接続される端子と、
前記端子と所与のクランプ電圧が供給される電源線との間に電流を流して前記端子の電 圧を変化させるクランプ回路と、
前記端子の電圧を検出する電圧検出部と、
前記電圧検出部による検出結果に基づいて、前記クランプ回路に流れる電流を制御する クランプ制御部とを含み、
前記電圧検出部は、ソース及びドレインのうち一方が前記端子と電気的に接続される第１導電型の第１の電 界効果トランジスターと、
前記第１の電界効果トランジスターのソース及びドレインのうち他方と、第１の電源電 圧が供給される第１の電源線との間に挿入される電流源とを含み、
前記クランプ制御部は、 
前記第１の電界効果トランジスターのソース及びドレインのうち他方の電圧に基づいて ゲート制御信号を生成するバッファーを含み、
前記クランプ回路は、
ソース及びドレインのうち一方が前記端子と電気的に接続され、ソース及びドレインの うち他方が第２の電源電圧が供給される第２の電源線に電気的に接続される第２導電型の 第２の電界効果トランジスターを含み、
前記第１の電界効果トランジスターのゲートに、所与の基準電圧が供給され、
前記第２の電界効果トランジスターのゲートに、に前記ゲート制御信号が供給され前記第１の電源電圧は、前記バッファーの高電位側電源電圧及び低電位側電源電圧のうちの一方の電圧であり、
前記バッファーは、前記第１の電界効果トランジスターのソース及びドレインのうち他 方の電圧を反転増幅し、
前記第２の電源電圧は、前記第１の電源電圧と同電位であり、
前記第２導電型は、前記第１導電型と同じ導電型であり、
前記基準電圧は、前記バッファーの高電位側電源電圧及び低電位側電源電圧のうちの他 方の電圧であることを特徴とする集積回路装置。
【請求項２】
請求項１において、前記第１の電界効果トランジスターが、ｐ型ＭＯＳトランジスターであり、前記第１の電界効果トランジスターのゲートに、前記バッファーの高電位側電源電圧が供給され、前記第１の電源電圧及び前記第２の電源電圧が、前記バッファーの低電位側電源電圧であり、前記第２の電界効果トランジスターが、ｐ型ＭＯＳトランジスターであることを特徴とする集積回路装置。 
【請求項３】
請求項１乃至２のいずれかにおいて、前記第１の電界効果トランジスターの電流駆動能力が、前記電流源の電流駆動能力より高いことを特徴とする集積回路装置。
【請求項４】
請求項１乃至３のいずれかにおいて、前記端子が、ハイインピーダンス状態に設定可能に構成されることを特徴とする集積回路装置。
【請求項５】
請求項１乃至４のいずれか記載の集積回路装置を含むことを特徴とする電子機器。
【請求項６】
低電圧電源系が供給される請求項１乃至５のいずれか記載の集積回路装置と、前記集積回路装置と電気的に接続され、前記集積回路装置によってアクセスされる第１のデバイスと、高電圧電源系が供給される制御ブロックと、前記制御ブロックと電気的に接続され、前記制御ブロックによってアクセスされる第２のデバイスとを含むことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路装置及び電子機器等に関する。
【背景技術】
【０００２】
近年、集積回路装置の製造工程の微細化が進み、集積回路装置を構成する素子の耐圧が低くなっている。その一方、市場からの多機能化及び低コスト化の要求が高く、集積回路装置には高電圧電源系を含めた多種の電源系の回路を混在させることが求められており、他の電源系からの短絡やリークに起因した端子の保護が重要な課題となっている。
【０００３】
この端子の保護については、例えば特許文献１に開示されている。この特許文献１には、絶縁ゲートトランジスターの制御出力信号をモニターすることで短絡状態を検知し、短絡状態を検知した場合に強制的に絶縁ゲートトランジスターの制御出力信号を停止するようにした技術が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−２２３３０８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１では、トランジスターが短絡状態になると制御出力信号にも影響が及ぶことを利用している。そのため、制御出力信号に影響が及ぶことがない場合を含めて、電源端子等の接点不良、ゴミや異物による端子の短絡又は端子間リーク、集積回路装置が実装される基板自体の絶縁性不良、その他素子の不良等に起因した短絡等の場合には、端子を保護できない可能性がある。
【０００６】
また、電源端子等の接点不良等の起因した短絡等から端子を保護する場合であっても、部品点数の増加によってコスト高や集積回路装置の実装上の制約を設けることなく、端子を保護できることが望ましい。更に、同一電源系同士の短絡であっても、端子を保護できることが望ましい。
【０００７】
本発明は、以上のような技術的課題に鑑みてなされたものである。本発明の幾つかの態様によれば、低コストで、端子を保護できる集積回路装置及び電子機器等を提供することができる。
【課題を解決するための手段】
【０００８】
（１）本発明の一態様は、集積回路装置が、Ｉ／Ｏ回路と、前記Ｉ／Ｏ回路の入力又は出力と電気的に接続される端子と、前記端子と所与のクランプ電圧が供給される電源線との間に電流を流して前記端子の電圧を変化させるクランプ回路と、前記端子の電圧を検出する電圧検出部と、前記電圧検出部による検出結果に基づいて、前記クランプ回路に流れる電流を制御するクランプ制御部とを含む。
【０００９】
本態様によれば、端子の電圧をモニターし、その電圧の検出結果に基づいて端子の電圧をクランプ電圧側に変化させるようにしたので、高電圧電源系との短絡の場合に寄生ダイオードよりも高い電流駆動能力で、過電圧となる事態を回避できるようになる。更に、端子をモニターしてクランプ回路のクランプ制御を行うため、必要最小限の電流を流すだけで済む。更にまた、短絡時におけるクランプ制御により、端子の電圧は所定の電圧に保たれるため、クランプ回路に流れる電流値自体を抑えることができるようになる。その結果、低コストで、端子を保護できる集積回路装置を提供できるようになる。
【００１０】
（２）本発明の他の態様に係る集積回路装置では、前記電圧検出部は、ソース及びドレインのうち一方が前記端子と電気的に接続される第１導電型の第１の電界効果トランジスターと、前記第１の電界効果トランジスターのソース及びドレインのうち他方と、第１の電源電圧が供給される第１の電源線との間に挿入される電流源とを含み、前記クランプ制御部は、前記第１の電界効果トランジスターのソース及びドレインのうち他方の電圧に基づいてゲート制御信号を生成するバッファーを含み、前記クランプ回路は、ソース及びドレインのうち一方が前記端子と電気的に接続され、ソース及びドレインのうち他方が第２の電源電圧が供給される第２の電源線に電気的に接続される第２導電型の第２の電界効果トランジスターを含み、前記第１の電界効果トランジスターのゲートに、所与の基準電圧が供給され、前記第２の電界効果トランジスターのゲートに、に前記ゲート制御信号が供給される。
【００１１】
本態様においては、ソース又はドレインが端子と電気的に接続されゲートに基準電圧が供給される第１の電界効果トランジスターと、電流源とにより、該第１の電界効果トランジスターのドレイン又はソースの電圧に基づいて、第２の電界効果トランジスターを制御して、端子の電圧を第２の電源電圧にクランプする。本態様によれば、基準電圧を基準に検出された端子の電圧に基づいて端子の電圧をクランプすることができるので、上記の効果に加えて、簡素な構成で、所望の電圧にクランプさせることができるようになる。
【００１２】
（３）本発明の他の態様に係る集積回路装置では、前記第１の電源電圧は、前記バッファーの高電位側電源電圧及び低電位側電源電圧のうちの一方の電圧であり、前記バッファーは、前記第１の電界効果トランジスターのソース及びドレインのうち他方の電圧を正転増幅し、前記第２の電源電圧は、前記第１の電源電圧と同電位であり、前記基準電圧は、前記バッファーの高電位側電源電圧及び低電位側電源電圧のうちの他方の電圧である。
【００１３】
本態様によれば、上記の効果に加えて、簡素な構成で、端子の電圧を、バッファーの高電位側電源電圧又は低電位電源電圧にクランプすることができる集積回路装置を提供できるようになる。
【００１４】
（４）本発明の他の態様に係る集積回路装置では、前記第１の電界効果トランジスターが、ｐ型ＭＯＳトランジスターであり、前記第１の電界効果トランジスターのゲートに、前記バッファーの高電位側電源電圧が供給され、前記第１の電源電圧及び前記第２の電源電圧が、前記バッファーの低電位側電源電圧であり、前記第２の電界効果トランジスターが、ｎ型ＭＯＳトランジスターである。
【００１５】
本態様によれば、ＭＯＳトランジスターによりバッファーの低電位側電源電圧側に端子の電圧をクランプできるので、より一層低コストで、端子を保護できるようになる。
【００１６】
（５）本発明の他の態様に係る集積回路装置では、前記第１の電源電圧は、前記バッファーの高電位側電源電圧及び低電位側電源電圧のうちの一方の電圧であり、前記バッファーは、前記第１の電界効果トランジスターのソース及びドレインのうち他方の電圧を反転増幅し、前記第２の電源電圧は、前記第１の電源電圧と同電位であり、前記第２導電型は、前記第１導電型と同じ導電型であり、前記基準電圧は、前記バッファーの高電位側電源電圧及び低電位側電源電圧のうちの他方の電圧である。
【００１７】
本態様によれば、上記の効果に加えて、簡素な構成で、端子の電圧を、バッファーの高電位側電源電圧又は低電位電源電圧にクランプすることができる集積回路装置を提供できるようになる。
【００１８】
（６）本発明の他の態様に係る集積回路装置では、前記第１の電界効果トランジスターが、ｐ型ＭＯＳトランジスターであり、前記第１の電界効果トランジスターのゲートに、前記バッファーの高電位側電源電圧が供給され、前記第１の電源電圧及び前記第２の電源電圧が、前記バッファーの低電位側電源電圧であり、前記第２の電界効果トランジスターが、ｐ型ＭＯＳトランジスターである。
【００１９】
本態様によれば、ＭＯＳトランジスターによりバッファーの低電位側電源電圧側に端子の電圧をクランプできるので、より一層低コストで、端子を保護できるようになる。
【００２０】
（７）本発明の他の態様に係る集積回路装置では、前記第１の電源電圧は、前記バッファーの高電位側電源電圧及び低電位側電源電圧のうちの一方の電圧であり、前記バッファーは、前記第１の電界効果トランジスターのソース及びドレインのうち他方の電圧を反転増幅し、前記第２の電源電圧は、前記バッファーの高電位側電源電圧及び低電位側電源電圧のうちの他方の電圧であり、前記第２導電型は、前記第１導電型と同じ導電型であり、前記基準電圧は、前記バッファーの高電位側電源電圧及び低電位側電源電圧のうちの他方の電圧である。
【００２１】
本態様によれば、上記の効果に加えて、簡素な構成で、端子の電圧を、バッファーの高電位側電源電圧又は低電位電源電圧にクランプすることができる集積回路装置を提供できるようになる。
【００２２】
（８）本発明の他の態様に係る集積回路装置では、前記第１の電界効果トランジスターが、ｐ型ＭＯＳトランジスターであり、前記第１の電界効果トランジスターのゲートに、前記バッファーの高電位側電源電圧が供給され、前記第１の電源電圧が、前記バッファーの低電位側電源電圧であり、前記第２の電源電圧が、前記バッファーの高電位側電源電圧であり、前記第２の電界効果トランジスターが、ｐ型ＭＯＳトランジスターである。
【００２３】
本態様によれば、ＭＯＳトランジスターによりバッファーの高電位側電源電圧側に端子の電圧をクランプできるので、より一層低コストで、端子を保護できるようになる。
【００２４】
（９）本発明の他の態様に係る集積回路装置では、前記第１の電界効果トランジスターの電流駆動能力が、前記電流源の電流駆動能力より高い。
【００２５】
本態様によれば、上記の効果に加えて、端子に過電圧が印加されたとしても、確実にクランプ電圧にクランプすることができる集積回路装置を提供できるようになる。
【００２６】
（１０）本発明の他の態様に係る集積回路装置では、前記端子が、ハイインピーダンス状態に設定可能に構成される。
【００２７】
本態様によれば、上記の効果に加えて、同一電源系同士の短絡の場合であっても端子を保護できるようになる。
【００２８】
（１１）本発明の他の態様は、電子機器が、上記のいずれか記載の集積回路装置を含む。
【００２９】
本態様によれば、低コストで、端子を保護できる集積回路装置が適用された電子機器を提供できる。これにより、電子機器の低コスト化に寄与できる。
【００３０】
（１２）本発明の他の態様に係る電子機器が、低電圧電源系が供給される上記のいずれか記載の集積回路装置と、前記集積回路装置と電気的に接続され、前記集積回路装置によってアクセスされる第１のデバイスと、高電圧電源系が供給される制御ブロックと、前記制御ブロックと電気的に接続され、前記制御ブロックによってアクセスされる第２のデバイスとを含む。
【００３１】
本態様によれば、高電圧電源系からの短絡のみならず低電圧電源系同士の短絡の場合でも端子を保護できる電子機器を提供できるようになる。
【図面の簡単な説明】
【００３２】
【図１】本発明の一実施形態における集積回路装置が搭載された電子機器の構成例のブロック図。
【図２】本実施形態の第１の比較例における端子保護方法の説明図。
【図３】本実施形態の第２の比較例における端子保護方法の説明図。
【図４】本実施形態の第３の比較例における端子保護方法の説明図。
【図５】本実施形態における制御デバイスの構成例のブロック図。
【図６】本実施形態の第１の構成例における制御デバイスの回路構成例を示す図。
【図７】本実施形態の第２の構成例における制御デバイスの回路構成例を示す図。
【図８】本実施形態の第３の構成例における制御デバイスの回路構成例を示す図。
【図９】本実施形態の第４の構成例における制御デバイスの回路構成例を示す図。
【図１０】本実施形態の第５の構成例における制御デバイスの回路構成例を示す図。
【図１１】本実施形態の第６の構成例における制御デバイスの回路構成例を示す図。
【図１２】本実施形態の第７の構成例における制御デバイスの回路構成例を示す図。
【発明を実施するための形態】
【００３３】
以下、本発明の実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の課題を解決するために必須の構成要件であるとは限らない。
【００３４】
図１に、本発明の一実施形態に係る集積回路装置が搭載された電子機器の構成例のブロック図を示す。
【００３５】
電子機器１０は、１又は複数のモジュールから構成される。各モジュールは、基板上に複数のデバイス（集積回路装置）が実装され、各デバイス間は基板上に形成された配線により電気的に接続される。図１では、電子機器１０は、第１のモジュール２０１〜第Ｎ（Ｎは２以上の整数）のモジュール２０Ｎを有し、各モジュール同士が電気的に接続されて互いに信号の送受信を行う。
【００３６】
第１のモジュール２０１は、制御デバイス（広義には集積回路装置）３０と、第１のデバイス４２と、第２のデバイス５２とを含む。制御デバイス３０は、第１の制御ブロック４０と、第２の制御ブロック５０とを含む。制御デバイス３０は、複数の電源系を有し、各電源系の制御ブロックが、対応するデバイスへのアクセス制御を行う。第１の制御ブロック４０は、例えば３．３Ｖ等のロジック電源の低電圧電源系で動作し、制御信号線群４４を介して制御信号の送受信を行うことで第１のデバイス４２にアクセスする。第１のデバイス４２は、不揮発性メモリーを採用することができる。第２の制御ブロック５０は、低電圧電源系より高電圧の高電圧電源系（例えば数十Ｖ）で動作し、制御信号線群５４を介して制御信号の送受信を行うことで第２のデバイス５２にアクセスする。
【００３７】
第１のモジュール２０１では、低電圧電源系の制御信号線群４４のいずれかの制御信号線と高電圧電源系の制御信号線群５４のいずれかの制御信号線とが並んで配列される。そのため、第１のモジュール２０１では、同一電源系同士の短絡や、高電圧電源系の制御信号線や端子との短絡やリークが発生する可能性がある。また、端子等の接点不良、ゴミや異物による端子の短絡又は端子間リーク、制御デバイス３０が実装される基板自体の絶縁性不良、その他素子の不良等に起因して、短絡或いは端子間リークが発生する場合がある。短絡等が発生すると、低電圧電源系のデバイスの端子破壊に至ることがある。図１では、第１のモジュール２０１について図示するが、他のモジュールでも同様に短絡或いは端子間リークが発生する場合がある。従って、少なくとも制御デバイス３０の入力端子、出力端子及び入出力端子、第１のデバイス４２の入力端子、出力端子及び入出力端子を、過電圧から保護する必要がある。
【００３８】
そこで、制御デバイス３０や第１のデバイス４２の端子を、例えば次のように保護することが考えられる。
【００３９】
図２に、本実施形態の第１の比較例における端子保護方法の説明図を示す。図２において、図１と同一部分には同一符号を付し、適宜説明を省略する。
図３に、本実施形態の第２の比較例における端子保護方法の説明図を示す。図３において、図２と同一部分には同一符号を付し、適宜説明を省略する。
図４に、本実施形態の第３の比較例における端子保護方法の説明図を示す。図４において、図３と同一部分には同一符号を付し、適宜説明を省略する。なお、図４において、出力バッファーの一部の構成のみを示している。
【００４０】
第１の比較例において第１のデバイス４２にアクセスする制御デバイス１３０は、端子ＴＭ１〜ＴＭ３を有する。端子ＴＭ１は、第１の制御ブロック１４０の入出力端子として機能し、端子ＴＭ２、ＴＭ３は、第２の制御ブロック１５０の入力端子又は出力端子として機能する。ここで、第１の制御ブロック１４０は、図１の第１の制御ブロック４０に対応し、第２の制御ブロック１５０は、図１の第２の制御ブロック５０に対応する。第１の制御ブロック１４０は、入力／出力（Input/Output：以下、Ｉ／Ｏと略す）回路を有する。このＩ／Ｏ回路は、トライステートバッファー（出力バッファー）ＯＢと、入力バッファーＩＢとを含み、入出力バッファーとして機能する。トライステートバッファーＯＢの出力（入力バッファーＩＢの入力）は、端子ＴＭ１に電気的に接続される。ここで、制御デバイス１３０が、インターフェース部７０を介して、第１のデバイス４２及び第２のデバイス５２と電気的に接続されるものとする。このとき、高電圧電源の制御信号線と低電圧電源系の制御信号線とが並んで配置され、短絡又はリークが発生する場合がある。
【００４１】
第１の比較例では、図２に示すように、低電圧電源系の制御信号線と接地電源ＶＳＳとの間にツェナーダイオードＺＤを接続することで電圧規制を行い、端子ＴＭ１と第１のデバイス４２の端子とを保護する。ここで、ツェナーダイオードＺＤのアノードが接地電源ＶＳＳに接続され、ツェナーダイオードＺＤのカソードが制御信号線と電気的に接続される。
【００４２】
ところが、第１の比較例では、制御デバイス１３０の外部又は内部にツェナーダイオードＺＤを設ける必要があり、部品点数の増加によるコストアップや実装上の制約を受ける可能性がある。
【００４３】
これに対して、第２の比較例では、図３に示すように、端子ＴＭ１と接地電源ＶＳＳとの間に電流駆動能力の高い保護トランジスターＰＴを接続することで、端子ＴＭ１の電圧を接地電源ＶＳＳ側に固定して電圧上昇を防いで端子ＴＭ１と第１のデバイス４２の端子とを保護する。ここで、保護トランジスターＰＴは、ｎ型金属酸化膜半導体（Metal Oxide Semiconductor：以下、ＭＯＳと略す）トランジスターであり、このＭＯＳトランジスターのソースに接地電源ＶＳＳが供給され、ドレインが端子ＴＭ１に電気的に接続される。第２の制御ブロック１５０と第２のデバイス５２との間の信号の送受信が行われる期間において、保護トランジスターＰＴのゲートが制御されて、端子ＴＭ１の電圧を接地電源ＶＳＳ側に固定する。
【００４４】
ところが、第２の比較例では、高電圧電源系との間の短絡又はリークのみならず低電圧電源系同士が短絡した場合であっても、過電流が発生し、発熱による配線溶断が発生する。そのため、端子ＴＭ１は、未使用期間においてハイインピーダンス状態に設定されることが望ましい。
【００４５】
また、第３の比較例では、寄生ダイオードＰＤで端子ＴＭ１の電圧規制を行い、端子ＴＭ１と第１のデバイス４２の端子とを保護する。ここで、寄生ダイオードＰＤのアノードが端子ＴＭ１に電気的に接続され、寄生ダイオードＰＤのカソードがＩ／Ｏ回路の高電位側電源ＶＤＤに接続される。他の電源系からの短絡又はリークが発生すると、他の電源系（図４では模式的に電流源ＣＳとして表す）からの電流が、寄生ダイオードＰＤを介して高電位側電源ＶＤＤに流れる。
【００４６】
ところが、第３の比較例では、制御デバイス１３０の絶対最大定格を超える電圧が端子ＴＭ１に印加される可能性があり、信頼性に問題が生ずる可能性がある。
【００４７】
そこで、本実施形態では、端子ＴＭ１の電圧をモニターして、クランプ回路により端子ＴＭ１の電圧をクランプする。このとき、端子ＴＭ１がハイインピーダンス状態に設定可能に構成されることが望ましい。
【００４８】
図５に、本実施形態における制御デバイス３０の構成例のブロック図を示す。図５において、図１と同一部分には同一符号を付し、適宜説明を省略する。
【００４９】
制御デバイス３０の第１の制御ブロック４０は、Ｉ／Ｏ回路６０と、電圧検出部６２と、クランプ回路６４と、クランプ制御部６６とを含む。Ｉ／Ｏ回路６０は、入力バッファー、出力バッファー又は入出力バッファーのいずれかにより構成される。入力バッファーとして機能する場合には、Ｉ／Ｏ回路６０は、端子ＴＭ１を介して入力された信号を増幅して信号Ｓｉｇとして第１の制御ブロック４０内の回路に供給する。出力バッファーとして機能する場合には、Ｉ／Ｏ回路６０は、信号Ｓｉｇを増幅して端子ＴＭ１を介して第１のデバイス４２に出力する処理を行うと共に、端子ＴＭ１をハイインピーダンス状態に設定することができるようになっている。電圧検出部６２は、端子ＴＭ１の電圧を検出する。より具体的には、電圧検出部６２は、所与の基準電圧を基準に端子ＴＭ１の電圧を検出し、端子ＴＭ１の電圧の検出結果をクランプ制御部６６に出力する。クランプ回路６４は、クランプ電圧が供給される電源線と端子ＴＭ１との間に電流を流して端子ＴＭ１の電圧を変化させる。クランプ制御部６６は、電圧検出部６２の電圧検出結果に基づいてクランプ回路６４において流れる電流を制御するクランプ制御を行う。
【００５０】
これにより、制御デバイス３０は、端子ＴＭ１に例えば高い正電圧が印加されると、該端子ＴＭ１をクランプ電圧が供給される電源線と電気的に接続し、端子ＴＭ１に高い正電圧が印加されなくなると、端末ＴＭ１と該電源線とを電気的に遮断するクランプ制御を行うことができる。或いは、制御デバイス３０は、端子ＴＭ１に例えば高い負の電圧が印加されると、該端子ＴＭ１をクランプ電圧が供給される電源線と電気的に接続し、端子ＴＭ１に高い負電圧が印加されなくなると、端末ＴＭ１と該電源線とを電気的に遮断するクランプ制御を行うことができる。
【００５１】
従って、本実施形態によれば、高電圧電源系との短絡の場合に寄生ダイオードよりも高い電流駆動能力で、過電圧となる事態を回避できるようになる。更に、本実施形態によれば、端子ＴＭ１をモニターしてクランプ回路６４のクランプ制御を行うため、必要最小限の電流を流すだけで済む。更にまた、短絡時におけるクランプ制御により、端子ＴＭ１の電圧は基準電圧付近に保たれるため、クランプ回路６４に流れる電流値自体を抑えることができるようになる。また、Ｉ／Ｏ回路６０が、端子ＴＭ１をハイインピーダンス状態に設定することで、低電圧電源系同士の短絡の場合でも過電流が発生することを防止できる。
【００５２】
例えば、電圧検出部６２は、例えば第１導電型の第１の電界効果トランジスター（Field Effect Transistor：以下、ＦＥＴと略す）と、一定電流を流す電流源とにより構成される。第１のＦＥＴは、ソース及びドレインのうち一方が端子ＴＭ１と電気的に接続される。電流源は、該第１のＦＥＴのソース及びドレインのうち他方と、第１の電源電圧が供給される第１の電源線との間に挿入される。この第１のＦＥＴのゲートには、所与の基準電圧が供給される。
【００５３】
また、例えば、クランプ制御部６６は、バッファーにより構成される。バッファーは、上記の第１のＦＥＴのソース及びドレインのうち他方の電圧に基づいてゲート制御信号を生成する。なお、バッファーを設けることなく、第１のＦＥＴ及び電流源による端子ＴＭ１の電圧の検出結果により、クランプ回路６４を直接制御するようにしてもよい。この場合には、第１のＦＥＴ及び電流源により、電圧検出部６２及びクランプ制御部６６の機能が実現されることになる。
【００５４】
更に、例えばクランプ回路６４は、第２導電型の第２のＦＥＴにより構成される。第２のＦＥＴは、ソース及びドレインのうち一方が端子ＴＭ１と電気的に接続され、ソース及びドレインのうち他方が第２の電源電圧が供給される第２の電源線に電気的に接続される。この第２のＦＥＴのゲートに、クランプ制御部６６によって生成されたゲート制御信号が供給される。
【００５５】
このような構成により、制御デバイス３０では、電圧検出部６２が、基準電圧を基準に端子ＴＭ１の電圧を検出し、クランプ制御部６６が、端子ＴＭ１の電圧の検出結果に基づいてクランプ回路６４のクランプ制御を行う。こうすることで、制御デバイス３０は、端子ＴＭ１の電圧を、クランプ制御前の電圧に戻すように制御する。
【００５６】
以下、このような制御デバイス３０の構成例について具体的に説明する。以下の構成例では、ＦＥＴとしてＭＯＳトランジスターを採用する例について説明するが、本実施形態はこれに限定されるものではない。
【００５７】
〔第１の構成例〕
図６に、本実施形態の第１の構成例における制御デバイス３０の回路構成例を示す。図６において、図５と同一部分には同一符号を付し、適宜説明を省略する。なお、図６では、Ｉ／Ｏ回路としてトライステートバッファーを示すが、本実施形態はこれに限定されるものではない。
【００５８】
制御デバイス３０（第１の制御ブロック４０）は、Ｉ／Ｏ回路としてのトライステートバッファーＯＢと、端子ＴＭ１と、ｐ型のＭＯＳトランジスターＰＴＲ１（第１導電型の第１のＦＥＴ）と、定電流源である電流源ＣＳ１と、バッファーＢＦ１と、ｎ型のＭＯＳトランジスターＮＴＲ１（第２導電型の第２のＦＥＴ）とを含む。トランジスターＰＴＲ１及び電流源ＣＳ１は、電圧検出部６２の機能を実現する。バッファーＢＦ１は、クランプ制御部６６の機能を実現する。トランジスターＮＴＲ１は、クランプ回路６４の機能を実現する。図６では、基準電圧が、Ｉ／Ｏ回路６０又はバッファーＢＦ１の高電位側電源電圧ＶＤＤであり、クランプ電圧として接地電源ＶＳＳ（或いは、Ｉ／Ｏ回路６０又はバッファーＢＦ１の低電位側電源電圧）側にクランプする。
【００５９】
トライステートバッファーＯＢには、低電圧電源系である高電位側電源電圧ＶＤＤ及び低電位側電源電圧ＶＳＳ（接地電源）が供給される。トライステートバッファーＯＢは、ｐ型ＭＯＳトランジスターｐＴｒ１、ｐＴｒ２、ｎ型ＭＯＳトランジスターｎＴｒ１、ｎＴｒ２、インバーター素子ＩＮＶ１、ＩＮＶ２を有する。トランジスターｐＴｒ１のソースには高電位側電源電圧ＶＤＤが供給され、ドレインにトランジスターｐＴｒ２のソースが接続される。トランジスターｐＴｒ１のゲートには、インバーター素子ＩＮＶ２の入力が接続される。トランジスターｐＴｒ２のドレインに、トランジスターｎＴｒ２のドレインが接続される。トランジスターｐＴｒ２、ｎＴｒ２のドレインが、端子ＴＭ１に電気的に接続される。トランジスターｐＴｒ２、ｎＴｒ２のゲートには、信号Ｓｉｇが供給される。トランジスターｎＴｒ２のソースには低電位側電源電圧ＶＳＳが供給され、ゲートにはインバーター素子ＩＮＶ２の出力が接続される。インバーター素子ＩＮＶ１の出力はインバーター素子ＩＮＶ２の入力に接続され、インバーター素子ＩＮＶ１の入力にはトライステート制御信号Ｃｔｒｌが入力される。このようなトライステートバッファーＯＢにおいて、トライステート制御信号ＣｔｒｌがＬレベルになると、トランジスターｐＴｒ１、ｎＴｒ１がオフとなり、端子ＴＭ１がハイインピーダンス状態に設定される。また、トライステート制御信号ＣｔｒｌがＨレベルのとき、信号Ｓｉｇに対応したレベルの信号を、端子ＴＭ１を介して出力する。
【００６０】
トランジスターＰＴＲ１のソースには端子ＴＭ１が電気的に接続され、ドレインには電流源ＣＳ１の一端が接続される。トランジスターＰＴＲ１のゲートには、Ｉ／Ｏ回路の高電位側電源電圧ＶＤＤが供給される。トランジスターＰＴＲ１の基板電位は、端子ＴＭ１に電気的に接続される。電流源ＣＳ１の他端には、低電位側電源電圧ＶＳＳが供給される。トランジスターＰＴＲ１が導通状態になったときにドレイン電流を流す電流駆動能力は、電流源ＣＳ１の電流駆動能力より高く設定されている。
【００６１】
バッファーＢＦ１は、Ｉ／Ｏ回路の高電位側電源電圧ＶＤＤ及び低電位側電源電圧ＶＳＳを動作電源電圧として動作し、その入力がトランジスターＰＴＲ１のドレイン（電流源ＣＳ１の一端）に電気的に接続される。このバッファーＢＦ１は、トランジスターＰＴＲ１のドレインの電圧を正転増幅する。
【００６２】
トランジスターＮＴＲ１のソースには低電位側電源電圧ＶＳＳが供給され、ドレインは端子ＴＭ１と電気的に接続される。トランジスターＮＴＲ１のゲートは、バッファーＢＦ１の出力に電気的に接続される。トランジスターＮＴＲ１の基板電位は、低電位側電源電圧ＶＳＳに固定される。
【００６３】
即ち、図６の構成では、第１の電源電圧及び第２の電源電圧は、バッファーＢＦ１の低電位側電源電圧ＶＳＳであり、バッファーＢＦ１は、トランジスターＰＴＲ１のドレインの電圧を正転増幅する。そして、基準電圧は、バッファーＢＦ１の高電位側電源電圧ＶＤＤである。
【００６４】
図６の構成において、制御デバイス３０は、トランジスターＰＴＲ１のゲートに供給される高電位側電源電圧ＶＤＤを基準に、端子ＴＭ１の電圧を検出し、端子ＴＭ１の電圧を、トランジスターＮＴＲ１によりクランプ電圧側にクランプする。
【００６５】
トランジスターＰＴＲ１が非導通状態（オフ状態）のとき、端子ＴＭ１及びこの端子ＴＭ１と電気的に接続される第１のデバイス４２の端子は、本来の端子機能を実現できる状態である。従って、例えばトライステート制御信号Ｃｔｒｌにより端子ＴＭ１をハイインピーダンス状態に保つことができる。端子ＴＭ１の電圧が、トランジスターＰＴＲ１のゲートの電圧に該トランジスターＰＴＲ１の閾値電圧Ｖｔｈ（又は閾値電圧Ｖｔｈより大きい電圧）であるαを加えた電圧（ＶＤＤ＋α）以上ではないとき、トランジスターＰＴＲ１が非導通状態である。このとき、電流源ＣＳ１によりトランジスターＰＴＲ１のドレインの電圧は低電位側電源電圧ＶＳＳ側に下げられ、バッファーＢＦ１の出力はＬレベルを出力する。これにより、トランジスターＮＴＲ１もまた非導通状態となり、端子ＴＭ１の電圧はクランプされることなく維持される。
【００６６】
図６の構成では、端子ＴＭ１をハイインピーダンス状態にしたまま、過電圧保護機能を働かせることができる。このとき、端子ＴＭ１の電圧が電圧（ＶＤＤ＋α）以上になると、トランジスターＰＴＲ１が導通状態（オン状態）となる。そして、電流源ＣＳ１より電流駆動能力が高いトランジスターＰＴＲ１により、トランジスターＰＴＲ１のドレインの電圧が上昇し、バッファーＢＦ１の出力がＨレベルとなる。これにより、トランジスターＮＴＲ１もまた導通状態となり、端子ＴＭ１の電圧は、低電位側電源電圧ＶＳＳ側に引き下げられる（クランプ制御がオン）。
【００６７】
そして、端子ＴＭ１の電圧が、再び、電圧（ＶＤＤ＋α）を下回ると、トランジスターＰＴＲ１が非導通状態となり、クランプ制御がオフされる。
【００６８】
このように、図６の構成によれば、端子ＴＭ１の電圧が低電位側電源電圧ＶＳＳから電圧（ＶＤＤ＋α）までの範囲では、端子ＴＭ１をハイインピーダンス状態に保つことができ、たとえ低電圧電源系同士の短絡が発生した場合でも、過電流の発生を抑えることができる。また、端子ＴＭ１の電圧が電圧（ＶＤＤ＋α）以上のとき、クランプ回路としてのトランジスターＮＴＲ１をオンにして、端子ＴＭ１の電圧を低電位側電源電圧ＶＳＳ側に引き下げることができる。
【００６９】
従って、図６の構成によれば、高電圧電源系との短絡の場合に寄生ダイオードよりも高い電流駆動能力で、過電圧となる事態を回避できるようになる。更に、端子ＴＭ１をモニターして、制御デバイス３０の内部に設けられるトランジスターＮＴＲ１のクランプ制御を行うため、外部に付加回路を設けることなく、低コストで必要最小限の電流を流すだけで済む。更にまた、短絡時におけるクランプ制御により、端子ＴＭ１の電圧は電圧（ＶＤＤ＋α）に保たれるため、トランジスターＮＴＲ１に流れる電流値自体を抑えることができるようになる。
【００７０】
〔第２の構成例〕
第１の構成例では、ｎ型ＭＯＳトランジスターにより端子ＴＭ１の電圧を低電位側電源電圧ＶＳＳ側にクランプする例を示したが、本実施形態はこれに限定されるものではない。
【００７１】
図７に、本実施形態の第２の構成例における制御デバイス３０の回路構成例を示す。図７において、図６と同一部分には同一符号を付し、適宜説明を省略する。なお、図７では、Ｉ／Ｏ回路としてトライステートバッファーを示すが、本実施形態はこれに限定されるものではない。
【００７２】
制御デバイス３０（第１の制御ブロック４０）は、Ｉ／Ｏ回路としてのトライステートバッファーＯＢと、端子ＴＭ１と、ｐ型のＭＯＳトランジスターＰＴＲ１（第１導電型の第１のＦＥＴ）と、電流源ＣＳ１と、バッファーとして機能するインバーター回路ＩＶ１と、ｐ型のＭＯＳトランジスターＰＴＲ２（第２導電型の第２のＦＥＴ）とを含む。トランジスターＰＴＲ１及び電流源ＣＳ１は、電圧検出部６２の機能を実現する。インバーター回路ＩＶ１は、クランプ制御部６６の機能を実現する。トランジスターＰＴＲ２は、クランプ回路６４の機能を実現する。図７では、基準電圧が、Ｉ／Ｏ回路６０又はインバーター回路ＩＶ１の高電位側電源電圧ＶＤＤであり、クランプ電圧として接地電源ＶＳＳ（或いは、Ｉ／Ｏ回路６０又はインバーター回路ＩＶ１の低電位側電源電圧）側にクランプする。
【００７３】
図７の構成が図６の構成と異なる点は、バッファーＢＦ１に代えてインバーター回路ＩＶ１が設けられている点と、トランジスターＮＴＲ１に代えてトランジスターＰＴＲ２が設けられている点である。
【００７４】
インバーター回路ＩＶ１は、Ｉ／Ｏ回路の高電位側電源電圧ＶＤＤ及び低電位側電源電圧ＶＳＳを動作電源電圧として動作し、その入力がトランジスターＰＴＲ１のドレイン（電流源ＣＳ１の一端）に電気的に接続される。インバーター回路ＩＶ１は、トランジスターＰＴＲ１のドレインの電圧を反転増幅する。
【００７５】
トランジスターＰＴＲ２のソースは端子ＴＭ１が電気的に接続され、ドレインには低電位側電源電圧ＶＳＳが供給される。トランジスターＰＴＲ２のゲートは、インバーター回路ＩＶ１の出力に電気的に接続される。トランジスターＰＴＲ２の基板電位は、端子ＴＭ１に電気的に接続される。
【００７６】
即ち、図７の構成では、第１の電源電圧及び第２の電源電圧は、インバーター回路ＩＶ１の低電位側電源電圧ＶＳＳであり、インバーター回路ＩＶ１は、バッファーとして、トランジスターＰＴＲ１のドレインの電圧を反転増幅する。そして、基準電圧は、インバーター回路ＩＶ１の高電位側電源電圧ＶＤＤである。
【００７７】
図７の構成においても、図６の構成と同様に、制御デバイス３０は、トランジスターＰＴＲ１のゲートに供給される高電位側電源電圧ＶＤＤを基準に、端子ＴＭ１の電圧を検出し、端子ＴＭ１の電圧を、トランジスターＰＴＲ２によりクランプ電圧側にクランプする。
【００７８】
トランジスターＰＴＲ１が非導通状態のとき、端子ＴＭ１及びこの端子ＴＭ１と電気的に接続される第１のデバイス４２の端子は、本来の端子機能を実現できる状態である。従って、例えばトライステート制御信号Ｃｔｒｌにより端子ＴＭ１をハイインピーダンス状態に保つことができる。端子ＴＭ１の電圧が、トランジスターＰＴＲ１のゲートの電圧に該トランジスターＰＴＲ１の閾値電圧Ｖｔｈ（又は閾値電圧Ｖｔｈより大きい電圧）であるαを加えた電圧（ＶＤＤ＋α）以上ではないとき、トランジスターＰＴＲ１が非導通状態である。このとき、電流源ＣＳ１によりトランジスターＰＴＲ１のドレインの電圧は低電位側電源電圧ＶＳＳ側に下げられ、インバーター回路ＩＶ１はＨレベルを出力する。これにより、トランジスターＰＴＲ２もまた非導通状態となり、端子ＴＭ１の電圧はクランプされることなく維持される。
【００７９】
図７の構成において、端子ＴＭ１をハイインピーダンス状態にしたまま、過電圧保護機能を働かせる場合、端子ＴＭ１の電圧が電圧（ＶＤＤ＋α）以上になると、トランジスターＰＴＲ１が導通状態となる。このとき、電流源ＣＳ１より電流駆動能力が高いトランジスターＰＴＲ１により、トランジスターＰＴＲ１のドレインの電圧が上昇し、インバーター回路ＩＶ１の出力がＬレベルとなる。これにより、トランジスターＰＴＲ２もまた導通状態となり、端子ＴＭ１の電圧は、低電位側電源電圧ＶＳＳ側に引き下げられる（クランプ制御がオン）。
【００８０】
そして、端子ＴＭ１の電圧が、再び、電圧（ＶＤＤ＋α）を下回ると、トランジスターＰＴＲ１が非導通状態となり、クランプ制御がオフされる。
【００８１】
このように、図７の構成によれば、図６の構成と同様に、端子ＴＭ１の電圧が低電位側電源電圧ＶＳＳから電圧（ＶＤＤ＋α）までの範囲では、端子ＴＭ１をハイインピーダンス状態に保つことができ、たとえ低電圧電源系同士の短絡が発生した場合でも、過電流の発生を抑えることができる。また、端子ＴＭ１の電圧が電圧（ＶＤＤ＋α）以上のとき、クランプ回路としてのトランジスターＰＴＲ２をオンにして、端子ＴＭ１の電圧を低電位側電源電圧ＶＳＳ側に引き下げることができる。
【００８２】
従って、図７の構成によれば、図６の構成と同様の効果を得ることができる。
【００８３】
〔第３の構成例〕
第１の構成例及び第２の構成例では、端子ＴＭ１の電圧を低電位側電源電圧ＶＳＳ側にクランプする例を示したが、本実施形態はこれに限定されるものではない。
【００８４】
図８に、本実施形態の第３の構成例における制御デバイス３０の回路構成例を示す。図８において、図７と同一部分には同一符号を付し、適宜説明を省略する。なお、図８では、Ｉ／Ｏ回路としてトライステートバッファーを示すが、本実施形態はこれに限定されるものではない。
【００８５】
制御デバイス３０（第１の制御ブロック４０）は、Ｉ／Ｏ回路としてのトライステートバッファーＯＢと、端子ＴＭ１と、ｐ型のＭＯＳトランジスターＰＴＲ１（第１導電型の第１のＦＥＴ）と、電流源ＣＳ１と、バッファーとして機能するインバーター回路ＩＶ１と、ｐ型のＭＯＳトランジスターＰＴＲ３（第２導電型の第２のＦＥＴ）とを含む。トランジスターＰＴＲ１及び電流源ＣＳ１は、電圧検出部６２の機能を実現する。インバーター回路ＩＶ１は、クランプ制御部６６の機能を実現する。トランジスターＰＴＲ３は、クランプ回路６４の機能を実現する。図８では、基準電圧が、Ｉ／Ｏ回路６０又はインバーター回路ＩＶ１の高電位側電源電圧ＶＤＤであり、クランプ電圧として高電位側電源電圧ＶＤＤ（或いは、Ｉ／Ｏ回路６０又はインバーター回路ＩＶ１の高電位側電源電圧）側にクランプする。
【００８６】
図８の構成が図７の構成と異なる点は、トランジスターＰＴＲ２に代えてトランジスターＰＴＲ３が設けられている点と、クランプ電圧として高電位側電源電圧ＶＤＤが採用される点である。
【００８７】
トランジスターＰＴＲ３のソースは高電位側電源電圧ＶＤＤが供給され、ドレインは端子ＴＭ１と電気的に接続される。トランジスターＰＴＲ３のゲートは、インバーター回路ＩＶ１の出力に電気的に接続される。トランジスターＰＴＲ３の基板電位は、高電位側電源電圧ＶＤＤに固定される。
【００８８】
即ち、図８の構成では、第１の電源電圧は、インバーター回路ＩＶ１の低電位側電源電圧ＶＳＳであり、第２の電源電圧は、インバーター回路ＩＶ１の高電位側電源電圧ＶＤＤである。インバーター回路ＩＶ１は、バッファーとして、トランジスターＰＴＲ１のドレインの電圧を反転増幅する。そして、基準電圧は、インバーター回路ＩＶ１の高電位側電源電圧ＶＤＤである。
【００８９】
図８の構成においても、図７の構成と同様に、制御デバイス３０は、トランジスターＰＴＲ１のゲートに供給される高電位側電源電圧ＶＤＤを基準に、端子ＴＭ１の電圧を検出し、端子ＴＭ１の電圧を、トランジスターＰＴＲ３によりクランプ電圧側にクランプする。
【００９０】
トランジスターＰＴＲ１が非導通状態のとき、図７の構成と同様に、トランジスターＰＴＲ３もまた非導通状態となり、端子ＴＭ１の電圧はクランプされることなく維持される。そして、図８の構成において、端子ＴＭ１をハイインピーダンス状態にしたまま、過電圧保護機能を働かせる場合、端子ＴＭ１の電圧が電圧（ＶＤＤ＋α）以上になると、トランジスターＰＴＲ１が導通状態となる。このとき、電流源ＣＳ１より電流駆動能力が高いトランジスターＰＴＲ１により、トランジスターＰＴＲ１のドレインの電圧が上昇し、インバーター回路ＩＶ１の出力がＬレベルとなる。これにより、トランジスターＰＴＲ３もまた導通状態となり、端子ＴＭ１の電圧は、高電位側電源電圧ＶＤＤ側に変化させられる（クランプ制御がオン）。
【００９１】
そして、端子ＴＭ１の電圧が、再び、電圧（ＶＤＤ＋α）を下回ると、トランジスターＰＴＲ１が非導通状態となり、クランプ制御がオフされる。
【００９２】
このように、図８の構成によれば、図７の構成と同様に、端子ＴＭ１の電圧が低電位側電源電圧ＶＳＳから電圧（ＶＤＤ＋α）までの範囲では、端子ＴＭ１をハイインピーダンス状態に保つことができ、たとえ低電圧電源系同士の短絡が発生した場合でも、過電流の発生を抑えることができる。また、端子ＴＭ１の電圧が電圧（ＶＤＤ＋α）以上のとき、クランプ回路としてのトランジスターＰＴＲ２をオンにして、端子ＴＭ１の電圧を高電位側電源電圧ＶＤＤ側に変化させることができる。
【００９３】
従って、図８の構成によれば、図７の構成と同様の効果を得ることができる。
【００９４】
〔第４の構成例〕
図６〜図８では、Ｉ／Ｏ回路としてトライステートバッファーを採用する例を説明したが、本実施形態はこれに限定されるものではなく、Ｉ／Ｏ回路として入力バッファー、又は入出力バッファーを採用してもよい。
【００９５】
図９に、本実施形態の第４の構成例における制御デバイス３０の回路構成例を示す。図９において、図６と同一部分には同一符号を付し、適宜説明を省略する。
【００９６】
図９に示す構成が図６に示す構成と異なる点は、トライステートバッファーＯＢに代えて入力バッファーＩＢが設けられている点である。
【００９７】
入力バッファーＩＢにも、トライステートバッファーＯＢと同様に、低電圧電源系である高電位側電源電圧ＶＤＤ及び低電位側電源電圧ＶＳＳが供給される。入力バッファーＩＢは、ｐ型ＭＯＳトランジスターｐＴｒ３、ｎ型ＭＯＳトランジスターｎＴｒ３を有する。トランジスターｐＴｒ３のソースには高電位側電源電圧ＶＤＤが供給され、ドレインにトランジスターｎＴｒ３のドレインが接続される。トランジスターｐＴｒ３、ｎＴｒ３のゲートには端子ＴＭ１が接続される。トランジスターｎＴｒ３のソースには、低電位側電源電圧ＶＳＳが供給される。このような入力バッファーＩＢにおいて、端子ＴＭ１に入力信号が印加されると、トランジスターｐＴｒ３、ｎＴｒ３のいずれかがオンとなり、高電位側電源電圧ＶＤＤ又は低電位側電源電圧ＶＳＳが信号Ｓｉｇとなる。
【００９８】
図９のような入力バッファーＩＢを採用しても、図６と同様にトランジスターＮＴＲ１が動作し、図６の構成と同様の効果を得ることができる。また、図７、図８の構成についても、図９のような入力バッファーＩＢを採用することができ、トライステートバッファーＯＢを採用した場合と同様の効果を得ることができる。
【００９９】
〔第５の構成例〕
第１の構成例では、高電位側電源電圧ＶＤＤを基準に、端子ＴＭ１の電圧を検出する構成について説明したが、本実施形態はこれに限定されるものではない。
【０１００】
図１０に、本実施形態の第５の構成例における制御デバイス３０の回路構成例を示す。図１０において、図６と同一部分には同一符号を付し、適宜説明を省略する。なお、図１０では、Ｉ／Ｏ回路としてトライステートバッファーを示すが、本実施形態はこれに限定されるものではない。
【０１０１】
制御デバイス３０（第１の制御ブロック４０）は、Ｉ／Ｏ回路としてのトライステートバッファーＯＢと、端子ＴＭ１と、ｎ型のＭＯＳトランジスターＮＴＲ２（第１導電型の第１のＦＥＴ）と、定電流源である電流源ＣＳ２と、バッファーＢＦ１と、ｐ型のＭＯＳトランジスターＰＴＲ４（第２導電型の第２のＦＥＴ）とを含む。トランジスターＮＴＲ２及び電流源ＣＳ２は、電圧検出部６２の機能を実現する。バッファーＢＦ１は、クランプ制御部６６の機能を実現する。トランジスターＰＴＲ４は、クランプ回路６４の機能を実現する。図１０では、基準電圧が、Ｉ／Ｏ回路６０又はバッファーＢＦ１の低電位側電源電圧ＶＳＳであり、クランプ電圧として高電位側電源電圧ＶＤＤ（或いは、Ｉ／Ｏ回路６０又はバッファーＢＦ１の高電位側電源電圧）側にクランプする。
【０１０２】
トランジスターＮＴＲ２のソースには端子ＴＭ１が電気的に接続され、ドレインには電流源ＣＳ２の一端が接続される。トランジスターＮＴＲ２のゲートには、Ｉ／Ｏ回路の低電位側電源電圧ＶＳＳが供給される。トランジスターＮＴＲ２の基板電位は、端子ＴＭ１に電気的に接続される。電流源ＣＳ２の他端には、高電位側電源電圧ＶＤＤが供給される。トランジスターＮＴＲ２が導通状態になったときにドレイン電流を流す電流駆動能力は、電流源ＣＳ２の電流駆動能力より高く設定されている。
【０１０３】
バッファーＢＦ１は、Ｉ／Ｏ回路の高電位側電源電圧ＶＤＤ及び低電位側電源電圧ＶＳＳを動作電源電圧として動作し、その入力がトランジスターＮＴＲ２のドレイン（電流源ＣＳ２の一端）に電気的に接続される。このバッファーＢＦ１は、トランジスターＮＴＲ２のドレインの電圧を正転増幅する。
【０１０４】
トランジスターＰＴＲ４のソースには高電位側電源電圧ＶＤＤが供給され、ドレインは端子ＴＭ１と電気的に接続される。トランジスターＰＴＲ４のゲートは、バッファーＢＦ１の出力に電気的に接続される。トランジスターＰＴＲ４の基板電位は、高電位側電源電圧ＶＤＤに固定される。
【０１０５】
即ち、図１０の構成では、第１の電源電圧及び第２の電源電圧は、バッファーＢＦ１の高電位側電源電圧ＶＤＤであり、バッファーＢＦ１は、トランジスターＮＴＲ２のドレインの電圧を正転増幅する。そして、基準電圧は、バッファーＢＦ１の低電位側電源電圧ＶＳＳである。
【０１０６】
図１０の構成において、トランジスターＮＴＲ２のゲートに供給される低電位側電源電圧ＶＳＳを基準に、端子ＴＭ１の電圧を検出し、端子ＴＭ１の電圧を、トランジスターＰＴＲ４によりクランプ電圧側にクランプする。
【０１０７】
トランジスターＮＴＲ２が非導通状態のとき、端子ＴＭ１及びこの端子ＴＭ１と電気的に接続される第１のデバイス４２の端子は、本来の端子機能を実現できる状態である。従って、例えばトライステート制御信号Ｃｔｒｌにより端子ＴＭ１をハイインピーダンス状態に保つことができる。端子ＴＭ１の電圧が、トランジスターＮＴＲ２のゲートの電圧に該トランジスターＮＴＲ２の閾値電圧Ｖｔｈ１（又は閾値電圧Ｖｔｈ１より大きい電圧）であるα１を差し引いた電圧（ＶＳＳ−α１）以下ではないとき、トランジスターＮＴＲ２が非導通状態である。このとき、電流源ＣＳ２によりトランジスターＮＴＲ２のドレインの電圧は高電位側電源電圧ＶＤＤ側に引き上げられ、バッファーＢＦ１の出力はＨレベルを出力する。これにより、トランジスターＰＴＲ４もまた非導通状態となり、端子ＴＭ１の電圧はクランプされることなく維持される。
【０１０８】
図１０の構成において、端子ＴＭ１をハイインピーダンス状態にしたまま、過電圧保護機能を働かせる場合、端子ＴＭ１の電圧が電圧（ＶＳＳ−α１）以下になると、トランジスターＮＴＲ２が導通状態となる。このとき、電流源ＣＳ２より電流駆動能力が高いトランジスターＮＴＲ２により、トランジスターＮＴＲ２のドレインの電圧が引き下げられ、バッファーＢＦ１の出力がＬレベルとなる。これにより、トランジスターＰＴＲ４もまた導通状態となり、端子ＴＭ１の電圧は、高電位側電源電圧ＶＤＤ側に引き上げられる（クランプ制御がオン）。
【０１０９】
そして、端子ＴＭ１の電圧が、再び、電圧（ＶＳＳ−α１）を上回ると、トランジスターＮＴＲ２が非導通状態となり、クランプ制御がオフされる。
【０１１０】
このように、図１０の構成によれば、端子ＴＭ１の電圧が電圧（ＶＳＳ−α１）を上回るとき、端子ＴＭ１をハイインピーダンス状態に保つことができ、たとえ低電圧電源系同士の短絡が発生した場合でも、過電流の発生を抑えることができる。また、端子ＴＭ１の電圧が電圧（ＶＳＳ−α１）以下のとき、クランプ回路としてのトランジスターＰＴＲ４をオンにして、端子ＴＭ１の電圧を高電位側電源電圧ＶＤＤ側に引き上げることができる。
【０１１１】
従って、図１０の構成によれば、高電圧電源系との短絡の場合に寄生ダイオードよりも高い電流駆動能力で、過電圧となる事態を回避できるようになる。更に、端子ＴＭ１をモニターして、制御デバイス３０の内部に設けられるトランジスターＰＴＲ４のクランプ制御を行うため、外部に付加回路を設けることなく、低コストで必要最小限の電流を流すだけで済む。更にまた、短絡時におけるクランプ制御により、端子ＴＭ１の電圧は電圧（ＶＳＳ−α１）に保たれるため、トランジスターＰＴＲ４に流れる電流値自体を抑えることができるようになる。
【０１１２】
〔第６の構成例〕
第５の構成例では、ｐ型ＭＯＳトランジスターにより端子ＴＭ１の電圧を高電位側電源電圧ＶＤＤ側にクランプする例を示したが、本実施形態はこれに限定されるものではない。
【０１１３】
図１１に、本実施形態の第６の構成例における制御デバイス３０の回路構成例を示す。図１１において、図１０と同一部分には同一符号を付し、適宜説明を省略する。なお、図１１では、Ｉ／Ｏ回路としてトライステートバッファーを示すが、本実施形態はこれに限定されるものではない。
【０１１４】
制御デバイス３０（第１の制御ブロック４０）は、Ｉ／Ｏ回路としてのトライステートバッファーＯＢと、端子ＴＭ１と、ｎ型のＭＯＳトランジスターＮＴＲ２（第１導電型の第１のＦＥＴ）と、電流源ＣＳ２と、バッファーとして機能するインバーター回路ＩＶ１と、ｎ型のＭＯＳトランジスターＮＴＲ３（第２導電型の第２のＦＥＴ）とを含む。トランジスターＮＴＲ２及び電流源ＣＳ２は、電圧検出部６２の機能を実現する。インバーター回路ＩＶ１は、クランプ制御部６６の機能を実現する。トランジスターＮＴＲ３は、クランプ回路６４の機能を実現する。図１１では、基準電圧が、Ｉ／Ｏ回路６０又はインバーター回路ＩＶ１の低電位側電源電圧ＶＳＳであり、クランプ電圧として高電位側電源電圧ＶＤＤ（或いは、Ｉ／Ｏ回路６０又はインバーター回路ＩＶ１の高電位側電源電圧）側にクランプする。
【０１１５】
図１１の構成が図１０の構成と異なる点は、バッファーＢＦ１に代えてインバーター回路ＩＶ１が設けられている点と、トランジスターＰＴＲ４に代えてトランジスターＮＴＲ３が設けられている点である。
【０１１６】
インバーター回路ＩＶ１は、Ｉ／Ｏ回路の高電位側電源電圧ＶＤＤ及び低電位側電源電圧ＶＳＳを動作電源電圧として動作し、その入力がトランジスターＮＴＲ２のドレイン（電流源ＣＳ２の一端）に電気的に接続される。インバーター回路ＩＶ１は、トランジスターＮＴＲ２のドレインの電圧を反転増幅する。
【０１１７】
トランジスターＮＴＲ３のソースは端子ＴＭ１と電気的に接続され、ドレインには高電位側電源電圧ＶＤＤが供給される。トランジスターＮＴＲ３のゲートは、インバーター回路ＩＶ１の出力に電気的に接続される。トランジスターＮＴＲ３の基板電位は、端子ＴＭ１に電気的に接続される。
【０１１８】
即ち、図１１の構成では、第１の電源電圧及び第２の電源電圧は、インバーター回路ＩＶ１の高電位側電源電圧ＶＤＤであり、インバーター回路ＩＶ１は、バッファーとして、トランジスターＮＴＲ２のドレインの電圧を反転増幅する。そして、基準電圧は、インバーター回路ＩＶ１の低電位側電源電圧ＶＳＳである。
【０１１９】
図１１の構成においても、図１０の構成と同様に、制御デバイス３０は、トランジスターＮＴＲ２のゲートに供給される低電位側電源電圧ＶＳＳを基準に、端子ＴＭ１の電圧を検出し、端子ＴＭ１の電圧を、トランジスターＮＴＲ３によりクランプ電圧側にクランプする。
【０１２０】
トランジスターＮＴＲ２が非導通状態のとき、端子ＴＭ１及びこの端子ＴＭ１と電気的に接続される第１のデバイス４２の端子は、本来の端子機能を実現できる状態である。従って、例えばトライステート制御信号Ｃｔｒｌにより端子ＴＭ１をハイインピーダンス状態に保つことができる。端子ＴＭ１の電圧が、トランジスターＮＴＲ２のゲートの電圧に該トランジスターＮＴＲ２の閾値電圧Ｖｔｈ１（又は閾値電圧Ｖｔｈ１より大きい電圧）であるα１を差し引いた電圧（ＶＳＳ−α１）以下ではないとき、トランジスターＮＴＲ２が非導通状態である。このとき、電流源ＣＳ２によりトランジスターＮＴＲ２のドレインの電圧は高電位側電源電圧ＶＤＤ側に引き上げられ、インバーター回路ＩＶ１はＬレベルを出力する。これにより、トランジスターＮＴＲ３もまた非導通状態となり、端子ＴＭ１の電圧はクランプされることなく維持される。
【０１２１】
図１１の構成において、端子ＴＭ１をハイインピーダンス状態にしたまま、過電圧保護機能を働かせる場合、端子ＴＭ１の電圧が電圧（ＶＳＳ−α１）以下になると、トランジスターＮＴＲ２が導通状態となる。このとき、電流源ＣＳ２より電流駆動能力が高いトランジスターＮＴＲ２により、トランジスターＮＴＲ２のドレインの電圧が下降し、インバーター回路ＩＶ１の出力がＨレベルとなる。これにより、トランジスターＮＴＲ３もまた導通状態となり、端子ＴＭ１の電圧は、高電位側電源電圧ＶＤＤ側に引き上げられる（クランプ制御がオン）。
【０１２２】
そして、端子ＴＭ１の電圧が、再び、電圧（ＶＳＳ−α１）を上回ると、トランジスターＮＴＲ２が非導通状態となり、クランプ制御がオフされる。
【０１２３】
このように、図１１の構成によれば、図１０の構成と同様に、端子ＴＭ１の電圧が電圧（ＶＳＳ−α１）を上回るとき、端子ＴＭ１をハイインピーダンス状態に保つことができ、たとえ低電圧電源系同士の短絡が発生した場合でも、過電流の発生を抑えることができる。また、端子ＴＭ１の電圧が電圧（ＶＳＳ−α１）以下のとき、クランプ回路としてのトランジスターＮＴＲ３をオンにして、端子ＴＭ１の電圧を高電位側電源電圧ＶＤＤ側に引き上げることができる。
【０１２４】
従って、図１１の構成によれば、図１０の構成と同様の効果を得ることができる。
【０１２５】
〔第７の構成例〕
第５の構成例及び第６の構成例では、端子ＴＭ１の電圧を高電位側電源電圧ＶＤＤ側にクランプする例を示したが、本実施形態はこれに限定されるものではない。
【０１２６】
図１２に、本実施形態の第７の構成例における制御デバイス３０の回路構成例を示す。図１２において、図１１と同一部分には同一符号を付し、適宜説明を省略する。なお、図１２では、Ｉ／Ｏ回路としてトライステートバッファーを示すが、本実施形態はこれに限定されるものではない。
【０１２７】
制御デバイス３０（第１の制御ブロック４０）は、Ｉ／Ｏ回路としてのトライステートバッファーＯＢと、端子ＴＭ１と、ｎ型のＭＯＳトランジスターＮＴＲ２（第１導電型の第１のＦＥＴ）と、電流源ＣＳ２と、バッファーとして機能するインバーター回路ＩＶ１と、ｎ型のＭＯＳトランジスターＮＴＲ４（第２導電型の第２のＦＥＴ）とを含む。トランジスターＮＴＲ２及び電流源ＣＳ２は、電圧検出部６２の機能を実現する。インバーター回路ＩＶ１は、クランプ制御部６６の機能を実現する。トランジスターＮＴＲ４は、クランプ回路６４の機能を実現する。図１２では、基準電圧が、Ｉ／Ｏ回路６０又はインバーター回路ＩＶ１の低電位側電源電圧ＶＳＳであり、クランプ電圧として低電位側電源電圧ＶＳＳ（或いは、Ｉ／Ｏ回路６０又はインバーター回路ＩＶ１の低電位側電源電圧）側にクランプする。
【０１２８】
図１２の構成が図１１の構成と異なる点は、トランジスターＮＴＲ３に代えてトランジスターＮＴＲ４が設けられている点と、クランプ電圧として低電位側電源電圧ＶＳＳが採用される点である。
【０１２９】
トランジスターＮＴＲ４のソースは低電位側電源電圧ＶＳＳが供給され、ドレインは端子ＴＭ１と電気的に接続される。トランジスターＮＴＲ４のゲートは、インバーター回路ＩＶ１の出力に電気的に接続される。トランジスターＮＴＲ４の基板電位は、低電位側電源電圧ＶＳＳに固定される。
【０１３０】
即ち、図１２の構成では、第１の電源電圧は、インバーター回路ＩＶ１の高電位側電源電圧ＶＤＤであり、第２の電源電圧は、インバーター回路ＩＶ１の低電位側電源電圧ＶＳＳである。そして、基準電圧は、インバーター回路ＩＶ１の低電位側電源電圧ＶＳＳである。
【０１３１】
図１２の構成においても、図１１の構成と同様に、制御デバイス３０は、トランジスターＮＴＲ２のゲートに供給される低電位側電源電圧ＶＳＳを基準に、端子ＴＭ１の電圧を検出し、端子ＴＭ１の電圧を、トランジスターＮＴＲ４によりクランプ電圧側にクランプする。
【０１３２】
トランジスターＮＴＲ２が非導通状態のとき、図１１の構成と同様に、トランジスターＮＴＲ４もまた非導通状態となり、端子ＴＭ１の電圧はクランプされることなく維持される。そして、図１２の構成において、端子ＴＭ１をハイインピーダンス状態にしたまま、過電圧保護機能を働かせる場合、端子ＴＭ１の電圧が電圧（ＶＳＳ−α１）以下になると、トランジスターＮＴＲ２が導通状態となる。そして、電流源ＣＳ１より電流駆動能力が高いトランジスターＮＴＲ２により、トランジスターＮＴＲ２のドレインの電圧が下降し、インバーター回路ＩＶ１の出力がＨレベルとなる。これにより、トランジスターＮＴＲ４もまた導通状態となり、端子ＴＭ１の電圧は、低電位側電源電圧ＶＳＳ側に変化させられる（クランプ制御がオン）。
【０１３３】
そして、端子ＴＭ１の電圧が、再び、電圧（ＶＳＳ−α１）を上回ると、トランジスターＮＴＲ２が非導通状態となり、クランプ制御がオフされる。
【０１３４】
このように、図１２の構成によれば、図１１の構成と同様に、端子ＴＭ１の電圧が電圧（ＶＳＳ−α１）を上回るとき、端子ＴＭ１をハイインピーダンス状態に保つことができ、たとえ低電圧電源系同士の短絡が発生した場合でも、過電流の発生を抑えることができる。また、端子ＴＭ１の電圧が電圧（ＶＳＳ−α１）以下のとき、クランプ回路としてのトランジスターＮＴＲ４をオンにして、端子ＴＭ１の電圧を低電位側電源電圧ＶＳＳ側に変化させることができる。
【０１３５】
従って、図１２の構成によれば、図１１の構成と同様の効果を得ることができる。
【０１３６】
以上、本発明に係る集積回路装置及び電子機器等を上記の実施形態形に基づいて説明したが、本発明は上記の実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば次のような変形も可能である。
【０１３７】
（１）上記の実施形態では、Ｉ／Ｏ回路としてトライステートバッファーを例に説明したが、入力バッファーや入出力バッファーを採用しても同様である。
【０１３８】
（２）上記の実施形態の構成例では、高電位側電源電圧ＶＤＤ又は低電位側電源電圧ＶＳＳを基準に端子ＴＭ１の電圧を検出する例について説明したが、本発明はこれに限定されるものではない。任意の基準電圧を基準に端子ＴＭ１の電圧を検出するものに本発明を適用できることは言うまでもない。
【０１３９】
（３）上記の実施形態では、バッファーＢＦ１又はインバーター回路ＩＶ１によりクランプ回路として機能するトランジスターのゲート制御を行っていたが、本発明はこれに限定されるものではない。クランプ回路として機能するトランジスターのゲートを、バッファーＢＦ１又はインバーター回路ＩＶ１の入力信号に基づいて、直接制御するようにしてもよい。
【０１４０】
（４）本発明に係る集積回路装置が有する端子毎に、それぞれが上記の実施形態のいずれかの構成例において示した異なるクランプ制御によって保護されるようにしてもよい。
【０１４１】
（５）上記の実施形態では、ＭＯＳトランジスターを例に説明したが、本発明はこれに限定されるものではなく、電界効果トランジスターを用いることができる。
【０１４２】
（６）上記の実施形態における集積回路装置が適用される電子機器として、携帯電話機、パーソナルコンピューター、情報携帯端末（ＰＤＡ：Personal Digital Assistants）、デジタルスチルカメラ、テレビ、ビデオカメラ、カーナビゲーション装置、ページャー、電子手帳、電子ペーパー、電卓、ワードプロセッサー、ワークステーション、テレビ電話、ＰＯＳ（Point of sale system）端末、プリンター、スキャナー、複写機、ビデオプレーヤー、プロジェクター、液晶表示装置、タッチパネルを備えた機器等が挙げられる。
【０１４３】
（７）上記のいずれかの実施形態において、本発明を、集積回路装置及び電子機器等として説明したが、本発明はこれに限定されるものではない。
【符号の説明】
【０１４４】
１０…電子機器、  ２０１…第１のモジュール、  ２０Ｎ…第Ｎのモジュール、
３０，１３０…制御デバイス、  ４０，１４０…第１の制御ブロック、
４２…第１のデバイス、  ４４，５４…制御信号線群、
５０，１５０…第２の制御ブロック、  ５２…第２のデバイス、  ６０…Ｉ／Ｏ回路、
６２…電圧検出部、  ６４…クランプ回路、  ６６…クランプ制御部、
７０…インターフェース部、  ＢＦ…バッファー、  ＣＳ１，ＣＳ２…電流源、
ＩＢ…入力バッファー、  ＩＮＶ１，ＩＮＶ２…インバーター素子、
ＩＶ１…インバーター回路、  ｐＴｒ１，ｐＴｒ２，ｐＴｒ３，ＰＴＲ１，ＰＴＲ２，ＰＴＲ３，ＰＴＲ４…ｐ型ＭＯＳトランジスター、
ｎＴｒ１，ｎＴｒ２，ｎＴｒ３，ＮＴＲ１，ＮＴＲ２，ＮＴＲ３，ＮＴＲ４…ｎ型ＭＯＳトランジスター、  ＯＢ…トライステートバッファー、  ＴＭ１，ＴＭ２，ＴＭ３…端子
【図１】
0005644088.tif 000002
【図２】
0005644088.tif 000003
【図３】
0005644088.tif 000004
【図４】
0005644088.tif 000005
【図５】
0005644088.tif 000006
【図６】
0005644088.tif 000007
【図７】
0005644088.tif 000008
【図８】
0005644088.tif 000009
【図９】
0005644088.tif 000010
【図１０】
0005644088.tif 000011
【図１１】
0005644088.tif 000012
【図１２】
0005644088.tif 000013