(57)【特許請求の範囲】
【請求項１】
入力端子と、出力端子と、前記入力端子から前記出力端子に至る経路に延在する伝送線路と、前記伝送線路に所定の間隔で設けられた複数の並列容量素子と、前記複数の並列容量素子それぞれの前記伝送線路への接続部位を境として区切られた前記伝送線路の一区間で成る直列伝送線路の少なくとも一つに対して設けられ、対応する前記直列伝送線路と電磁的に結合するよう配置した一つ以上の伝送線路が第１端から第２端に至る経路に延在する副伝送線路群と、を備えた分布定数線路を用いた低域通過フィルタであって、前記副伝送線路群は、前記第１端側の端部に第１の副伝送線路、前記第２端側の端部に第２の副伝送線路を有し、前記第１の副伝送線路から前記第２の副伝送線路への経路の少なくとも一箇所に損失性材料が挿入接続され、前記第１の副伝送線路の前記第１端側の端部が接地され、前記第２の副伝送線路の前記第２端側の端部が開放され、
前記直列伝送線路は、互いに表裏を成す第１面と第２面を有する誘電体層の前記第１面に形成したストリップ導体と、前記第２面に形成した接地導体となる導体層から構成した分布定数線路で形成され、前記副伝送線路群の少なくとも一つの伝送線路は、前記第２面の前記接地導体が除かれている部位に形成したストリップ導体と、前記第２面に対向して設けられ、前記接地導体が除かれている部位に対面する凹部空間を有する接地導体となる導体層から構成した分布定数線路で形成されていることを特徴とする低域通過フィルタ。
【請求項２】
入力端子と、出力端子と、前記入力端子から前記出力端子に至る経路に延在する伝送線路と、前記伝送線路に所定の間隔で設けられた複数の並列容量素子と、前記複数の並列容量素子それぞれの前記伝送線路への接続部位を境として区切られた前記伝送線路の一区間で成る直列伝送線路の少なくとも一つに対して設けられ、対応する前記直列伝送線路と電磁的に結合するよう配置した一つ以上の伝送線路が第１端から第２端に至る経路に延在する副伝送線路群と、を備えた分布定数線路を用いた低域通過フィルタであって、前記副伝送線路群は、前記第１端側の端部に第１の副伝送線路、前記第２端側の端部に第２の副伝送線路を有し、前記第１の副伝送線路から前記第２の副伝送線路への経路の少なくとも一箇所に損失性材料が挿入接続され、前記第１の副伝送線路の前記第１端側の端部が開放され、前記第２の副伝送線路の前記第２端側の端部が開放され、
前記直列伝送線路は、互いに表裏を成す第１面と第２面を有する誘電体層の前記第１面に形成したストリップ導体と、前記第２面に形成した接地導体となる導体層から構成した分布定数線路で形成され、前記副伝送線路群の少なくとも一つの伝送線路は、前記第２面の前記接地導体が除かれている部位に形成したストリップ導体と、前記第２面に対向して設けられ、前記接地導体が除かれている部位に対面する凹部空間を有する接地導体となる導体層から構成した分布定数線路で形成されていることを特徴とする低域通過フィルタ。
【請求項３】
入力端子と、出力端子と、前記入力端子から前記出力端子に至る経路に延在する伝送線路と、前記伝送線路に所定の間隔で設けられた複数の並列容量素子と、前記複数の並列容量素子それぞれの前記伝送線路への接続部位を境として区切られた前記伝送線路の一区間で成る直列伝送線路の少なくとも一つに対して設けられ、対応する前記直列伝送線路と電磁的に結合するよう配置した一つ以上の伝送線路が第１端から第２端に至る経路に延在する副伝送線路群と、を備えた分布定数線路を用いた低域通過フィルタであって、前記副伝送線路群は、前記第１端側の端部に第１の副伝送線路、前記第２端側の端部に前記第１の副伝送線路の線路長より短い線路長の第２の副伝送線路を有し、前記第１の副伝送線路の前記第１端側の端部が接地され、前記第２の副伝送線路の前記第２端側の端部が開放され、前記第１の副伝送線路から前記第２の副伝送線路への経路の少なくとも一箇所に損失性材料が挿入接続され、
前記直列伝送線路は、互いに表裏を成す第１面と第２面を有する誘電体層の前記第１面に形成したストリップ導体と、前記第２面に形成した接地導体となる導体層から構成した分布定数線路で形成され、前記副伝送線路群の少なくとも一つの伝送線路は、前記第２面の前記接地導体が除かれている部位に形成したストリップ導体と、前記第２面に対向して設けられ、前記接地導体が除かれている部位に対面する凹部空間を有する接地導体となる導体層から構成した分布定数線路で形成されていることを特徴とする低域通過フィルタ。
【請求項４】
入力端子と、出力端子と、前記入力端子から前記出力端子に至る経路に延在する伝送線路と、前記伝送線路に所定の間隔で設けられた複数の並列容量素子と、前記複数の並列容量素子それぞれの前記伝送線路への接続部位を境として区切られた前記伝送線路の一区間で成る直列伝送線路の少なくとも一つに対して設けられ、対応する前記直列伝送線路と電磁的に結合するよう配置した一つ以上の伝送線路が第１端から第２端に至る経路に延在する副伝送線路群と、を備えた分布定数線路を用いた低域通過フィルタであって、前記副伝送線路群は、前記第１端側の端部に第１の副伝送線路、前記第２端側の端部に前記第１の副伝送線路の線路長より短い線路長の第２の副伝送線路を有し、前記第１の副伝送線路の前記第１端側の端部が開放され、前記第２の副伝送線路の前記第２端側の端部が開放され、前記第１の副伝送線路から前記第２の副伝送線路への経路の少なくとも一箇所に損失性材料が挿入接続され、前記第１端から前記第２端までの経路の中点から最短の位置に接続された前記損失性材料の前記中点までの距離が前記第２の副伝送線路の線路長よりも長く、前記直列伝送線路は、互いに表裏を成す第１面と第２面を有する誘電体層の前記第１面に形成したストリップ導体と、前記第２面に形成した接地導体となる導体層から構成した分布定数線路で形成され、前記副伝送線路群の少なくとも一つの伝送線路は、前記第２面の前記接地導体が除かれている部位に形成したストリップ導体と、前記第２面に対向して設けられ、前記接地導体が除かれている部位に対面する凹部空間を有する接地導体となる導体層から構成した分布定数線路で形成されていることを特徴とする低域通過フィルタ。
【請求項５】
入力端子と、出力端子と、前記入力端子から前記出力端子に至る経路に延在する伝送線路と、前記伝送線路に所定の間隔で設けられた複数の並列容量素子と、前記複数の並列容量素子それぞれの前記伝送線路への接続部位を境として区切られた前記伝送線路の一区間で成る直列伝送線路の少なくとも一つに対して設けられ、対応する前記直列伝送線路と電磁的に結合するよう配置した一つ以上の伝送線路が第１端から第２端に至る経路に延在する副伝送線路群と、を備えた分布定数線路を用いた低域通過フィルタであって、前記副伝送線路群は、前記第１端側の端部に第１の副伝送線路を有し、前記第１の副伝送線路から前記第２端側の端部への経路の前記第２端側の端部を含む少なくとも一箇所に損失性材料が接続され、前記第１の副伝送線路の前記第１端側の端部が接地され、前記第２端側の端部が開放され、
前記直列伝送線路は、互いに表裏を成す第１面と第２面を有する誘電体層の前記第１面に形成したストリップ導体と、前記第２面に形成した接地導体となる導体層から構成した分布定数線路で形成され、前記副伝送線路群の少なくとも一つの伝送線路は、前記第２面の前記接地導体が除かれている部位に形成したストリップ導体と、前記第２面に対向して設けられ、前記接地導体が除かれている部位に対面する凹部空間を有する接地導体となる導体層から構成した分布定数線路で形成されていることを特徴とする低域通過フィルタ。
【請求項６】
入力端子と、出力端子と、前記入力端子から前記出力端子に至る経路に延在する伝送線路と、前記伝送線路に所定の間隔で設けられた複数の並列容量素子と、前記複数の並列容量素子それぞれの前記伝送線路への接続部位を境として区切られた前記伝送線路の一区間で成る直列伝送線路の少なくとも一つに対して設けられ、対応する前記直列伝送線路と電磁的に結合するよう配置した一つ以上の伝送線路が第１端から第２端に至る経路に延在する副伝送線路群と、を備えた分布定数線路を用いた低域通過フィルタであって、前記副伝送線路群は、前記第１端側の端部に第１の副伝送線路を有し、前記第１の副伝送線路から前記第２端側の端部への経路の前記第２端側の端部を含む少なくとも一箇所に損失性材料が接続され、前記第１の副伝送線路の前記第１端側の端部が開放され、前記第２端側の端部が開放され、
前記直列伝送線路は、互いに表裏を成す第１面と第２面を有する誘電体層の前記第１面に形成したストリップ導体と、前記第２面に形成した接地導体となる導体層から構成した分布定数線路で形成され、前記副伝送線路群の少なくとも一つの伝送線路は、前記第２面の前記接地導体が除かれている部位に形成したストリップ導体と、前記第２面に対向して設けられ、前記接地導体が除かれている部位に対面する凹部空間を有する接地導体となる導体層から構成した分布定数線路で形成されていることを特徴とする低域通過フィルタ。
【請求項７】
入力端子と、出力端子と、前記入力端子から前記出力端子に至る経路に延在する伝送線路と、前記伝送線路に所定の間隔で設けられた複数の並列容量素子と、前記複数の並列容量素子それぞれの前記伝送線路への接続部位を境として区切られた前記伝送線路の一区間で成る直列伝送線路の少なくとも一つに対して設けられ、対応する前記直列伝送線路と電磁的に結合するよう配置した一つ以上の伝送線路が第１端から第２端に至る経路に延在する副伝送線路群と、を備えた分布定数線路を用いた低域通過フィルタであって、前記副伝送線路群は、前記第１端から前記第２端への経路に少なくとも第１の副伝送線路を有し、前記第１端から前記第２端への経路の前記第１端側の端部と前記第２端側の端部を含む少なくとも二箇所に損失性材料が接続され、前記第１端側の端部が開放され、前記第２端側の端部が開放され、
前記直列伝送線路は、互いに表裏を成す第１面と第２面を有する誘電体層の前記第１面に形成したストリップ導体と、前記第２面に形成した接地導体となる導体層から構成した分布定数線路で形成され、前記副伝送線路群の少なくとも一つの伝送線路は、前記第２面の前記接地導体が除かれている部位に形成したストリップ導体と、前記第２面に対向して設けられ、前記接地導体が除かれている部位に対面する凹部空間を有する接地導体となる導体層から構成した分布定数線路で形成されていることを特徴とする低域通過フィルタ。
【請求項８】
入力端子と、出力端子と、前記入力端子から前記出力端子に至る経路に延在する伝送線路と、前記伝送線路に所定の間隔で設けられた複数の並列容量素子と、前記複数の並列容量素子それぞれの前記伝送線路への接続部位を境として区切られた前記伝送線路の一区間で成る直列伝送線路の少なくとも一つに対して設けられ、対応する前記直列伝送線路と電磁的に結合するよう配置した一つ以上の伝送線路が第１端から第２端に至る経路に延在する副伝送線路群と、を備えた分布定数線路を用いた低域通過フィルタであって、前記副伝送線路群は、前記第１端側の端部に第１の副伝送線路を有し、前記第１の副伝送線路から前記第２端側の端部への経路の少なくとも一箇所に損失性材料が接続され、前記第１の副伝送線路の前記第１端側の端部が接地され、前記第２端側の端部が開放され、前記第１端から前記第２端までの線路長が前記対応する直列伝送線路の線路長の半分以下であり、
前記直列伝送線路は、互いに表裏を成す第１面と第２面を有する誘電体層の前記第１面に形成したストリップ導体と、前記第２面に形成した接地導体となる導体層から構成した分布定数線路で形成され、前記副伝送線路群の少なくとも一つの伝送線路は、前記第２面の前記接地導体が除かれている部位に形成したストリップ導体と、前記第２面に対向して設けられ、前記接地導体が除かれている部位に対面する凹部空間を有する接地導体となる導体層から構成した分布定数線路で形成されていることを特徴とする低域通過フィルタ。
【請求項９】
入力端子と、出力端子と、前記入力端子から前記出力端子に至る経路に延在する伝送線路と、前記伝送線路に所定の間隔で設けられた複数の並列容量素子と、前記複数の並列容量素子それぞれの前記伝送線路への接続部位を境として区切られた前記伝送線路の一区間で成る直列伝送線路の少なくとも一つに対して設けられ、対応する前記直列伝送線路と電磁的に結合するよう配置した一つ以上の伝送線路が第１端から第２端に至る経路に延在する副伝送線路群と、を備えた分布定数線路を用いた低域通過フィルタであって、前記副伝送線路群は、前記第１端側の端部に第１の副伝送線路を有し、前記第１の副伝送線路から前記第２端側の端部への経路の少なくとも一箇所に損失性材料が接続され、前記第１の副伝送線路の前記第１端側の端部が開放され、前記第２端側の端部が開放され、前記第１端から前記第２端までの線路長が前記対応する直列伝送線路の線路長以下であり、
前記直列伝送線路は、互いに表裏を成す第１面と第２面を有する誘電体層の前記第１面に形成したストリップ導体と、前記第２面に形成した接地導体となる導体層から構成した分布定数線路で形成され、前記副伝送線路群の少なくとも一つの伝送線路は、前記第２面の前記接地導体が除かれている部位に形成したストリップ導体と、前記第２面に対向して設けられ、前記接地導体が除かれている部位に対面する凹部空間を有する接地導体となる導体層から構成した分布定数線路で形成されていることを特徴とする低域通過フィルタ。
【請求項１０】
前記第１端から前記第２端までの線路長が前記対応する前記直列伝送線路の線路長以下であることを特徴とする請求項７記載の低域通過フィルタ。
【請求項１１】
入力端子と、出力端子と、前記入力端子から前記出力端子に至る経路に延在する伝送線路と、前記伝送線路に所定の間隔で設けられた複数の並列容量素子と、前記複数の並列容量素子それぞれの前記伝送線路への接続部位を境として区切られた前記伝送線路の一区間で成る直列伝送線路の少なくとも一つに対して設けられ、対応する前記直列伝送線路と電磁的に結合するよう配置した一つ以上の伝送線路が第１端から第２端に至る経路に延在する副伝送線路群と、を備えた分布定数線路を用いた低域通過フィルタであって、前記副伝送線路群は、前記第１端側の端部に第１の副伝送線路、前記第２端側の端部に第２の副伝送線路を有し、前記第１の副伝送線路から前記第２の副伝送線路への経路の少なくとも一箇所に損失性材料が挿入接続され、前記第１の副伝送線路の前記第１端側の端部が接地され、前記第２の副伝送線路の前記第２端側の端部が開放され、
前記直列伝送線路は、互いに表裏を成す第１面と第２面を有する誘電体層の前記第１面に形成したストリップ導体と、前記第２面に形成した接地導体となる導体層から構成した分布定数線路で形成され、前記副伝送線路群の少なくとも第１の副伝送線路は、前記第２面の前記接地導体が除かれている部位に形成したストリップ導体と、前記第２面に対向して設けられ、前記接地導体が除かれている部位に対面する凹部空間を有する接地導体となる導体層から構成した分布定数線路で形成され、前記副伝送線路群の前記第１の副伝送線路を形成するストリップ導体の前記第１端側の端部が前記第２面に形成した接地導体となる導体層に接続されていることを特徴とする低域通過フィルタ。
【請求項１２】
入力端子と、出力端子と、前記入力端子から前記出力端子に至る経路に延在する伝送線路と、前記伝送線路に所定の間隔で設けられた複数の並列容量素子と、前記複数の並列容量素子それぞれの前記伝送線路への接続部位を境として区切られた前記伝送線路の一区間で成る直列伝送線路の少なくとも一つに対して設けられ、対応する前記直列伝送線路と電磁的に結合するよう配置した一つ以上の伝送線路が第１端から第２端に至る経路に延在する副伝送線路群と、を備えた分布定数線路を用いた低域通過フィルタであって、前記副伝送線路群は、前記第１端側の端部に第１の副伝送線路、前記第２端側の端部に前記第１の副伝送線路の線路長より短い長さの線路長の第２の副伝送線路を有し、前記第１の副伝送線路の前記第１端側の端部が接地され、前記第２の副伝送線路の前記第２端側の端部が開放され、前記第１の副伝送線路から前記第２の副伝送線路への経路の少なくとも一箇所に損失性材料が挿入接続され、
前記直列伝送線路は、互いに表裏を成す第１面と第２面を有する誘電体層の前記第１面に形成したストリップ導体と、前記第２面に形成した接地導体となる導体層から構成した分布定数線路で形成され、前記副伝送線路群の少なくとも第１の副伝送線路は、前記第２面の前記接地導体が除かれている部位に形成したストリップ導体と、前記第２面に対向して設けられ、前記接地導体が除かれている部位に対面する凹部空間を有する接地導体となる導体層から構成した分布定数線路で形成され、前記副伝送線路群の前記第１の副伝送線路を形成するストリップ導体の前記第１端側の端部が前記第２面に形成した接地導体となる導体層に接続されていることを特徴とする低域通過フィルタ。
【請求項１３】
入力端子と、出力端子と、前記入力端子から前記出力端子に至る経路に延在する伝送線路と、前記伝送線路に所定の間隔で設けられた複数の並列容量素子と、前記複数の並列容量素子それぞれの前記伝送線路への接続部位を境として区切られた前記伝送線路の一区間で成る直列伝送線路の少なくとも一つに対して設けられ、対応する前記直列伝送線路と電磁的に結合するよう配置した一つ以上の伝送線路が第１端から第２端に至る経路に延在する副伝送線路群と、を備えた分布定数線路を用いた低域通過フィルタであって、前記副伝送線路群は、前記第１端側の端部に第１の副伝送線路を有し、前記第１の副伝送線路から前記第２端側の端部への経路の前記第２端側の端部を含む少なくとも一箇所に損失性材料が接続され、前記第１の副伝送線路の前記第１端側の端部が接地され、前記第２端側の端部が開放され、
前記直列伝送線路は、互いに表裏を成す第１面と第２面を有する誘電体層の前記第１面に形成したストリップ導体と、前記第２面に形成した接地導体となる導体層から構成した分布定数線路で形成され、前記副伝送線路群の少なくとも第１の副伝送線路は、前記第２面の前記接地導体が除かれている部位に形成したストリップ導体と、前記第２面に対向して設けられ、前記接地導体が除かれている部位に対面する凹部空間を有する接地導体となる導体層から構成した分布定数線路で形成され、前記副伝送線路群の前記第１の副伝送線路を形成するストリップ導体の前記第１端側の端部が前記第２面に形成した接地導体となる導体層に接続されていることを特徴とする低域通過フィルタ。
【請求項１４】
入力端子と、出力端子と、前記入力端子から前記出力端子に至る経路に延在する伝送線路と、前記伝送線路に所定の間隔で設けられた複数の並列容量素子と、前記複数の並列容量素子それぞれの前記伝送線路への接続部位を境として区切られた前記伝送線路の一区間で成る直列伝送線路の少なくとも一つに対して設けられ、対応する前記直列伝送線路と電磁的に結合するよう配置した一つ以上の伝送線路が第１端から第２端に至る経路に延在する副伝送線路群と、を備えた分布定数線路を用いた低域通過フィルタであって、前記副伝送線路群は、前記第１端側の端部に第１の副伝送線路を有し、前記第１の副伝送線路から前記第２端側の端部への経路の少なくとも一箇所に損失性材料が接続され、前記第１の副伝送線路の前記第１端側の端部が接地され、前記第２端側の端部が開放され、前記第１端から前記第２端までの線路長が前記対応する直列伝送線路の線路長の半分以下であり、
前記直列伝送線路は、互いに表裏を成す第１面と第２面を有する誘電体層の前記第１面に形成したストリップ導体と、前記第２面に形成した接地導体となる導体層から構成した分布定数線路で形成され、前記副伝送線路群の少なくとも第１の副伝送線路は、前記第２面の前記接地導体が除かれている部位に形成したストリップ導体と、前記第２面に対向して設けられ、前記接地導体が除かれている部位に対面する凹部空間を有する接地導体となる導体層から構成した分布定数線路で形成され、前記副伝送線路群の前記第１の副伝送線路を形成するストリップ導体の前記第１端側の端部が前記第２面に形成した接地導体となる導体層に接続されていることを特徴とする低域通過フィルタ。
【請求項１５】
前記第２面に対向して設けられ、前記接地導体が除かれている部位に対面する凹部空間を有する接地導体となる導体層が金属キャリアであることを特徴とする請求項１乃至１４のいずれか１項に記載の低域通過フィルタ。
【請求項１６】
前記互いに表裏を成す第１面と第２面を有する誘電体層と前記第２面に対向して設けられる導体層を含む多層基板で形成したことを特徴とする請求項１乃至１４のいずれか１項に記載の低域通過フィルタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は低域通過フィルタに関し、より詳細には、分布定数線路を用いた低域通過フィルタに関する。
【背景技術】
【０００２】
従来の分布定数線路を用いた低域通過フィルタは、直列伝送線路部の特性インピーダンスを高くすることにより、阻止帯域に発生するスプリアス応答をより高い方向へ移動させ、阻止帯域を広帯域化することが可能である（例えば、特許文献１、特許文献２参照）。また、並列容量を構成する分布定数線路の途中に抵抗素子を接続することにより、スプリアス応答のレベルを低減し、広い帯域に亘って阻止帯域を構成することが可能である（例えば、特許文献３、非特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平１０−２７６００６
【特許文献２】特開２００９−１７１０４
【特許文献３】ＵＳ６５９０４７６Ｂ２
【非特許文献】
【０００４】
【非特許文献１】Moon-QueLee,etal,“NovelLow-PassFilterforBroad-bandSpuriousSuppression”,2002IEEEInternationalMicrowaveSymposium,pp.1797-1800,Jun.2002
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１、特許文献２に開示されている構成では、直列伝送線路のグラウンド導体を遠ざけることで、高い特性インピーダンスを実現し、ある直列インダクタンスを実現するための線路長を短縮し、同線路長に起因するスプリアス応答発生周波数を高くすることができる。しかしながら、実現可能な特性インピーダンスには上限があり、即ち阻止帯域の広帯域化にも限度がある。このため、上記スプリアス応答発生周波数近傍において生じる阻止特性の劣化を回避できない問題点がある。
上記の問題点を解決する構成として、特許文献３、非特許文献１が開示されている。本構成では、並列容量を構成する分布定数線路の途中に抵抗素子を接続することで、直列伝送線路部が共振しスプリアス応答が発生する周波数において、同共振のQ値を低下させることができるため、効果的にスプリアス応答の振幅を低減し、広い帯域に亘って良好な阻止特性を得ることができる。しかしながら、本構成では、主線路を構成する分布定数線路部に損失性材料である抵抗素子を配置しているため、通過帯域の損失劣化が大きい点が課題である。非特許文献１によれば、抵抗素子有無による挿入損失はシミュレーション値で-0.2dBから-0.6dBへ、実測値で-0.37dBから-0.87dBへそれぞれ劣化しており、スプリアス応答を改善するため、通過帯域の挿入損失を犠牲にしなければならないという問題点がある。
【課題を解決するための手段】
【０００６】
本発明は上記のような課題を解決するためになされたもので、本発明に係る低域通過フィルタは、入力端子と、出力端子と、前記入力端子から前記出力端子に至る経路に延在する伝送線路と、前記伝送線路に所定の間隔で設けられた複数の並列容量素子と、前記複数の並列容量素子それぞれの前記伝送線路への接続部位を境として区切られた前記伝送線路の一区間で成る直列伝送線路の少なくとも一つに対して設けられ、対応する前記直列伝送線路と電磁的に結合するよう配置した一つ以上の伝送線路が第１端から第２端に至る経路に延在する副伝送線路群と、を備えた分布定数線路を用いた低域通過フィルタであって、前記副伝送線路群は、前記第１端側の端部に第１の副伝送線路、前記第２端側の端部に第２の副伝送線路を有し、前記第１の副伝送線路から前記第２の副伝送線路への経路の少なくとも一箇所に損失性材料が挿入接続され、前記第１の副伝送線路の前記第１端側の端部が接地され、前記第２の副伝送線路の前記第２端側の端部が開放され、前記直列伝送線路は、互いに表裏を成す第１面と第２面を有する誘電体層の前記第１面に形成したストリップ導体と、前記第２面に形成した接地導体となる導体層から構成した分布定数線路で形成され、前記副伝送線路群の少なくとも一つの伝送線路は、前記第２面の前記接地導体が除かれている部位に形成したストリップ導体と、前記第２面に対向して設けられ、前記接地導体が除かれている部位に対面する凹部空間を有する接地導体となる導体層から構成した分布定数線路で形成されていることを特徴とする。
【発明の効果】
【０００７】
この発明は、従来困難であった、スプリアス応答の抑圧と、通過帯域の挿入損失劣化の低減の両立を実現する低域通過フィルタを得られる効果がある。
【図面の簡単な説明】
【０００８】
【図１】本発明の実施の形態１に係わる低域通過フィルタの構造を例示する構成説明図である。
【図２】図１に示した低域通過フィルタに関する等価回路を示す図である。
【図３】３次元電磁界シミュレーションによる計算結果を示す図である。
【図４】本発明の実施の形態２に係わる低域通過フィルタの構造を例示する構成説明図である。
【図５】本発明の実施の形態３に係わる低域通過フィルタの構造を例示する構成説明図である。
【発明を実施するための形態】
【０００９】
実施の形態１．
実施の形態１に係わる低域通過フィルタは、分布定数線路を用いた低域通過フィルタを構成する直列伝送線路と、この直列伝送線路と電磁界結合する一端接地の副伝送線路群とを備え、副伝送線路群に損失性材料を挿入接続する構成である。
図１は、本発明の実施の形態１に係わる低域通過フィルタの構造を例示する構成説明図であり、図１(a)は上面図、図１(b)は図１(a)におけるA1−A1’面についての断面図である。
図１に示すように、誘電体基板１０の下層には接地導体１１が全面に設けられており、誘電体基板１０の上層には入出力端子を形成する入出力伝送線路用信号線導体２１、２２、直列伝送線路用信号線導体３１、並列伝送線路用信号線導体４１、４２が形成され、３段のマイクロストリップ線路型のフィルタを構成している場合を例示する。また、誘電体基板１０の上層には、直列伝送線路用信号線導体３１と電磁界結合する副伝送線路用信号線導体５１、５２が形成されており、副伝送線路用信号線導体５１の一端は柱状導体６１を介して接地導体１１と電気的に接続され、副伝送線路用信号線導体５１の他端と副伝送線路用信号線導体５２の一端は損失性シート７１を介して電気的に接続され、副伝送線路用信号線導体５２の他端は開放されている。上記副伝送線路用信号線導体５１、５２、柱状導体６１、損失性シート７１、および接地導体１１により副伝送線路群８１を構成している。
【００１０】
図１の低域通過フィルタに対応する等価回路を図２に示す。図２において直列伝送線路モデル１３１は、図１における直列伝送線路用信号線導体３１と接地導体１１で構成される伝送線路であり、並列伝送線路モデル１４１は、図１における並列伝送線路用信号線導体４１と接地導体１１で構成される伝送線路であり、並列伝送線路モデル１４２は、図１における並列伝送線路用信号線導体４２と接地導体１１で構成される伝送線路であり、入出力端子はPort1、Port2と表記した。また、図１における副伝送線路群８１は副伝送線路群モデル１８１で表され、図２において副伝送線路モデル１５１は、図１における副伝送線路用信号線導体５１と接地導体１１で構成される伝送線路であり、副伝送線路モデル１５２は、図１における副伝送線路用信号線導体５２と接地導体１１で構成される伝送線路であり、抵抗モデル１７１は図１における損失性シート７１に対応するものである。図２に示すように、副伝送線路モデル１５１は一端が接地され、他端が抵抗モデル１７１に接続されている。また、副伝送線路モデル１５２は一端が抵抗モデル１７１に接続され、他端が開放されている。さらに、副伝送線路１５１、１５２は直列伝送線路１３１と電磁的に結合している。
【００１１】
図２において、直列伝送線路モデル１３１の特性インピーダンスはPort1、Port2の特性インピーダンスに比べて高く選ぶことにより直列インダクタンスと等価となり、並列伝送線路モデル１４１、１４２の特性インピーダンスはPort1、Port2の特性インピーダンスに比べて低く選ぶことにより先端接地の並列キャパシタンスと等価となるため、図２に示した回路は低域通過フィルタとして動作する。
【００１２】
図２において、直列伝送線路モデル１３１、並列伝送線路モデル１４１、１４２のみで構成される通常の低域通過フィルタにおいては、直列伝送線路モデル１３１の線路長が約1/2波長となる周波数帯域において共振し、阻止帯域においてスプリアス応答を生じる。しかし、図２に示した回路においては、上記共振エネルギーの一部が副伝送線路群モデル１８１に結合し、抵抗モデル１７１により消費されることにより、スプリアス応答の低減が可能である。一方、上記スプリアス発生周波数より低い通過帯域においては、副伝送線路群モデル１８１の線路長は波長に比べて短くなるため、副伝送線路群モデル１８１への結合量を小さくすることができるため、抵抗モデル１７１における消費を抑え、従来課題であった通過帯域における挿入損失劣化を低減することができる。
【００１３】
図３は上記効果を確認するために行った３次元電磁界シミュレーション（参照：Ansoft社HFSS：http://www.ansoft.com/products/hf/hfss/）による計算結果を示している。図３(a)は、通過特性を広い周波数範囲について示したもので、阻止帯域におけるスプリアス応答改善効果を確認できる広帯域な通過特性が得られることを示している。また、図３(b)は、図３(a)の通過特性の通過帯域近傍を拡大して示したもので、通過帯域における挿入損失劣化低減を確認できる通過特性が得られていることを示している。なお、図３(a)、図３(b)において横軸は規格化周波数（NormalizedFreq）であり、NormalizedFreq=1を所望通過帯域とした。図３(a)、図３(b)の縦軸は通過振幅レベルをデシベル表記で示したものである。計算に用いた回路は、図２に示した直列伝送線路モデル１３１を５段と、この直列伝送線路モデル１３１の４つの境を接続部位とする並列伝送線路モデル１４１、１４２を計４段の９段構成の低域通過フィルタである。図３(a)、図３(b)において、実線は、図１、図２に示した副伝送線路群８１を適用した回路構成による計算結果を、点線は、副伝送線路群８１を削除した通常の回路構成における計算結果を示している。また、図３(b)には、非特許文献１において開示されている従来技術の抵抗有無による挿入損失値を比較のために示しており、抵抗無し時の挿入損失を△で、抵抗有り時の挿入損失を▲でそれぞれ示した。
【００１４】
図３(a)において、副伝送線路群８１が無い回路においては、NormalizedFreq=4付近に鋭いピークを有するスプリアス応答があり、良好な阻止特性が得られる周波数帯域は、所望通過帯域の４倍程度までに限られるが、副伝送線路群８１を適用した回路においては阻止特性の劣化を低減し、所望通過帯域の１０倍程度の帯域まで−２０dB以下の阻止特性が確保でき、図１、図２に示した回路はスプリアス特性改善に有効であることが確認できる。
図３(b)において、所望通過帯域（NormalizedFreq=1）における挿入損失は、副伝送線路群８１を適用した回路は、副伝送線路群８１が無い回路に比べて0.05dB程劣化するが、非特許文献１において開示されている抵抗有無による挿入損失劣化量0.4dB（△：-0.2dB、▲：-0.6dB）に比べて十分小さく、図１、図２に示した回路は、従来スプリアス特性改善のために犠牲にされていた挿入損失劣化の低減が可能であることが確認できる。
図３(b)に示したように、通過帯域においては副伝送線路群８１への電磁結合は小さいものの微弱に結合した電流が損失性シート７１に流れることから挿入損失が若干劣化する。この影響を小さく抑えるためには、損失性シート７１の配置位置を損失性シート７１に流れる電流値が小さくなるために損失が低下する副伝送線路群８１の開放端に近い領域にすることが望ましく、図１に示したL1とL2の関係を、L1>L2に設定することで、挿入損失劣化量をさらに低減する効果が得られる。当然のことながら、図１において、L2=0すなわち副伝送線路用信号線導体５２を削除した構成を採用しても構わない。
【００１５】
ここで、直列伝送線路用信号線導体３１の長さL0と副伝送線路群８１の全長L3の関係については、L0が約1/2波長になる周波数において最低次のスプリアス応答が生じることから、同周波数において副伝送線路群８１の全長L3が1/4波長となる場合、即ち2*L3=L0となる場合、副伝送線路群８１への結合量が最も大きくなり、最低次スプリアス応答の抑圧効果が最も高くなる。しかしながら、スプリアス抑圧には上記結合量が最大である必要は無く、また、通過帯域の挿入損失劣化を小さく抑えるためには、通過帯域における結合量が小さい方が望ましく、L3が短いほど、挿入損失劣化を低減することが可能である。また、最低次のみでなく、さらに高次のスプリアス応答にも対応させるためにもL3は短い方が望ましい。このため、L0とL3の関係については、2*L3≦L0の関係に選ぶことにより、阻止域におけるスプリアス応答を抑圧し、かつ、通過帯域の挿入損失劣化をより低減することが可能である。
【００１６】
以上のように、本例では便宜上マイクロストリップ線路形式について説明したが、ストリップ線路、コプレーナ線路、サスペンデッド線路等他の線路形式を用いても良い。本例では、直列伝送線路１段、並列伝送線路２段の３段構成の低域通過フィルタについて説明したが、これに限るものではなく、段数は任意に選択しても良く、また、副伝送線路群８１を複数配置しても良い。副伝送線路群８１の構成として、損失性シート７１を１箇所に配置した例について説明したが、２箇所以上配置しても良い。また、損失性シートの代わりにチップ抵抗等を用いても良い。
【００１７】
本例では先端接地の並列キャパシタンスを構成する要素として並列伝送線路を用いたが、チップキャパシタを用いても良い。並列伝送線路部をチップキャパシタとチップインダクタを直列に接続し、減衰域に零点を設けることが可能な楕円関数型低域通過フィルタを採用しても良く、上記チップキャパシタを、Port1、Port2の特性インピーダンスに比べて低い特性インピーダンスを有する伝送線路で置換しても良く、上記チップインダクタを、Port1、Port2の特性インピーダンスに比べて高い特性インピーダンスを有する伝送線路で置換しても良く、上記チップキャパシタ、チップインダクタ双方を伝送線路で置換しても良い。
【００１８】
以上より、実施の形態１に係わる低域通過フィルタは、阻止帯域において生じるスプリアス応答の抑圧と、通過帯域の挿入損失劣化の低減の両立を実現することが可能である。
【００１９】
実施の形態２．
実施の形態２に係わる低域通過フィルタは、分布定数線路を用いた低域通過フィルタを構成する直列伝送線路と、この直列伝送線路と電磁界結合する両端開放の副伝送線路群とを備え、副伝送線路群に損失性材料を挿入接続する構成である。
図４は、本発明の実施の形態２に係わる低域通過フィルタの構造を例示する構成説明図であり、図４(a)は上面図、図４(b)は図４(a)におけるA1−A1’面についての断面図である。
実施の形態２に係わる低域通過フィルタは、図１で示した柱状導体６１による副伝送線路群８１の接地を要せずに低域通過フィルタを構成した場合であり、副伝送線路群８１の構成以外は図１の低域通過フィルタと同様の構成とした構造を例示して説明する。
ここで、誘電体基板１０の下層には接地導体１１が全面に設けられており、誘電体基板１０の上層には入出力端子を形成する入出力伝送線路用信号線導体２１、２２、直列伝送線路用信号線導体３１、並列伝送線路用信号線導体４１、４２が形成され、３段のマイクロストリップ線路型のフィルタを構成している場合を例示する。また、誘電体基板１０の上層には、直列伝送線路用信号線導体３１と電磁界結合する副伝送線路用信号線導体５１、５２が形成されており、副伝送線路用信号線導体５１の一端と副伝送線路用信号線導体５２の一端は損失性シート７１を介して電気的に接続され、副伝送線路用信号線導体５１の他端と副伝送線路用信号線導体５２の他端はそれぞれ開放されている。上記副伝送線路用信号線導体５１、５２、損失性シート７１、および接地導体１１により副伝送線路群８１を構成している。
【００２０】
図４に示す構成は、実施の形態１で述べたものと同様に、直列伝送線路用信号線導体３１において生じる共振エネルギーの一部を副伝送線路群８１に結合させることができるため、実施の形態１で述べた効果と同様な効果を得ることができ、また、短絡手段が不要となるため、基板の製造性が簡略化される効果が得られる。
【００２１】
図４において、副伝送線路群８１の全長をL3、副伝送線路用信号線導体５１の線路長において、副伝送線路群８１の中点から損失性シート７１までの長さをL1、副伝送線路用信号線導体５２の長さをL2とした。実施の形態１で述べたように、損失性シート７１の配置位置を損失性シート７１に流れる電流値が小さくなるために損失が低下する副伝送線路群８１の開放端に近い領域にすることで通過帯域の挿入損失をさらに低減することが可能であるため、図４に示したL1とL2の関係を、L1＞L2に設定することで、挿入損失劣化量をさらに低減する効果が得られる。
【００２２】
なお、当然のことながら、図４において、L2=0すなわち副伝送線路用信号線導体５２を削除した構成を採用しても構わない。
また、図４においては、損失性シート７１を１箇所のみに配置しているが、損失性シート７１を２箇所以上に配置しても良く、副伝送線路群８１の両端の開放端近傍に２箇所配置しても良い。
【００２３】
ここで、直列伝送線路用信号線導体３１の長さL0と副伝送線路群８１の全長L3の関係については、L0が約1/2波長になる周波数において最低次のスプリアス応答が生じることから、同周波数において副伝送線路群８１の全長L3が1/2波長となる場合、即ちL3=L0となる場合、副伝送線路群８１への結合量が最も大きくなる。しかしながら、スプリアス抑圧には上記結合量が最大である必要は無く、実施の形態１で述べたように、L3を短くすることで通過帯域における挿入損失を低減する効果が得られることから、L3≦L0の関係に選ぶことにより、阻止域におけるスプリアス応答を抑圧し、かつ、通過帯域の挿入損失劣化をより低減することが可能である。
【００２４】
以上のように、本例では便宜上マイクロストリップ線路形式について説明したが、ストリップ線路、コプレーナ線路、サスペンデッド線路等他の線路形式を用いても良い。本例では、直列伝送線路１段、並列伝送線路２段の３段構成の低域通過フィルタについて説明したが、これに限るものではなく、段数は任意に選択しても良く、また、副伝送線路群８１を複数配置しても良い。副伝送線路群８１の構成として、損失性シート７１を１箇所に配置した例について説明したが、２箇所以上配置しても良い。また、損失性シートの代わりにチップ抵抗等を用いても良い。
【００２５】
本例では先端接地の並列キャパシタンスを構成する要素として並列伝送線路を用いたが、チップキャパシタを用いても良い。並列伝送線路部をチップキャパシタとチップインダクタを直列に接続し、減衰域に零点を設けることが可能な楕円関数型低域通過フィルタを採用しても良く、上記チップキャパシタを、Port1、Port2の特性インピーダンスに比べて低い特性インピーダンスを有する伝送線路で置換しても良く、上記チップインダクタを、Port1、Port2の特性インピーダンスに比べて高い特性インピーダンスを有する伝送線路で置換しても良く、上記チップキャパシタ、チップインダクタ双方を伝送線路で置換しても良い。
【００２６】
以上より、実施の形態２に係わる低域通過フィルタは、実施の形態１で述べた効果と同様な効果を得ることができるのに加え、短絡手段が不要となるため、基板の製造性が簡略化される効果が得られる。
【００２７】
実施の形態３．
図５は、本発明の実施の形態３に係わる低域通過フィルタの構造を例示する構成説明図であり、図５(a)は上面図、図５(b)は図５(a)におけるA1−A1’面についての断面図、図５(c)は図５(a)におけるB1−B1’面についての断面図である。
ここで、実施の形態３に係わる低域通過フィルタは、図１または図４で示した副伝送線路群８１を接地導体１１を除去した誘電体基板１０の下層に設け、金属キャリア９１を有する低域通過フィルタを構成した場合であり、図５では副伝送線路群８１が副伝送線路用信号線導体５１、５２、損失性シート７１で構成され、副伝送線路用信号線導体５１の一端が接地された低域通過フィルタの構成とした構造を例示して説明する。
【００２８】
図５に示した低域通過フィルタは、誘電体基板１０の下層に接地導体１１の一部を除去したくり貫き部１２を設け、副伝送線路用信号線導体５１、５２、損失性シート７１で構成される副伝送線路群８１を誘電体基板１０の下層のくり貫き部１２内に配置している構成であり、副伝送線路用信号線導体５１の一端は接地導体１１に直接電気的に接続される構成である。また、誘電体基板１０の下層側に設けられた金属キャリア９１は、くり貫き部１２に対向する部位を含む範囲に空間を形成する掘り込み部９２を有する。なお、誘電体基板１０の上層には入出力端子を形成する入出力伝送線路用信号線導体２１、２２、直列伝送線路用信号線導体３１、並列伝送線路用信号線導体４１、４２が形成され、マイクロストリップ線路型のフィルタを構成している。また、副伝送線路用信号線導体５１、５２は誘電体基板１０の上層に形成されている直列伝送線路用信号線導体３１と電磁界結合する。
【００２９】
図５に示した構成では、副伝送線路群８１を構成する副伝送線路用信号線導体５１、５２と直列伝送線路用信号線導体３１が別の層に配置でき、副伝送線路用信号線導体５１または５２と直列伝送線路用信号線導体３１の間に発生する静電容量を増加させることができるため、直列伝送線路用信号線導体３１と副伝送線路群８１の電界結合を上昇させる効果が得られる。また、掘り込み部９２の深さを深くすることで副伝送線路群８１の特性インピーダンスを上昇させる効果が得られ、これに伴い、直列伝送線路用信号線導体３１と副伝送線路群８１の磁界結合を上昇させる効果が得られる。従って、直列伝送線路用信号線導体３１から副伝送線路群８１への電磁界結合量を上昇させることができ、スプリアス応答の低減効果を高めることができる。
【００３０】
また、図５に示した構成では、副伝送線路群８１と接地導体１１を同一層に配置することができるため、図１における柱状導体６１が不要になり、基板の製造性が簡略化される効果が得られる。
【００３１】
本例では、図５に示すようなマイクロストリップ線路形式の基板を金属キャリア上に搭載した例について説明したが、他の線路形式を用いても良く、誘電体基板部と金属キャリア部の構造を単一の多層基板で代用しても良い。
【００３２】
以上より、実施の形態３に係わる低域通過フィルタの構造は、実施の形態１で述べた構成に比べ、スプリアス応答の抑圧効果をさらに上昇させることができるとともに、短絡手段が不要となるため、基板の製造性が簡略化される効果が得られる。
【００３３】
なお、以上では、副伝送線路用信号線導体５１の一端が接地された低域通過フィルタの構成とした構造を例示して説明したが、図５の副伝送線路群８１として図４に示した両端開放の構成としても上記同様に作用し、直列伝送線路用信号線導体３１と副伝送線路群８１の電界結合を上昇させる効果が得られる。また、掘り込み部９２の深さを深くすることで副伝送線路群８１の特性インピーダンスを上昇させる効果が得られ、これに伴い、直列伝送線路用信号線導体３１と副伝送線路群８１の磁界結合を上昇させる効果が得られる。従って、直列伝送線路用信号線導体３１から副伝送線路群８１への電磁界結合量を上昇させることができ、スプリアス応答の低減効果を高めることができる。
【符号の説明】
【００３４】
１０  誘電体基板、１１  接地導体、２１、２２  入出力伝送線路用信号線導体、３１  直列伝送線路用信号線導体、４１、４２  並列伝送線路用信号線導体、５１、５２  副伝送線路用信号線導体、６１  柱状導体、７１  損失性シート、８１  副伝送線路群、９１  金属キャリア、９２  掘り込み部、１３１  直列伝送線路モデル、１４１、１４２  並列伝送線路モデル、１５１、１５２  副伝送線路モデル、１７１  抵抗モデル、１８１  副伝送線路群モデル。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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