(57)【特許請求の範囲】
【請求項１】
第１の電極と、第２の電極との間に、記憶用薄膜が挟まれて構成され、
前記記憶用薄膜が、ＳｉＯ２膜、ＳｉＮ膜、Ｓｉ膜のいずれかであり、
前記記憶用薄膜と前記第１の電極或いは前記第２の電極との間に、Ｃｕ及びＴｅが含まれている薄膜が形成され、
前記第１の電極及び前記第２の電極のうち下方にある下部電極が非晶質構造を有する
記憶素子。
【請求項２】
前記下部電極がＷＮ膜である請求項１に記載の記憶素子。
【請求項３】
請求項１または請求項２に記載の記憶素子と、
前記第１の電極側に接続された配線と、
前記第２の電極側に接続された配線とを有し、
前記記憶素子が多数配置されて成る
記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、情報を記録することができる記憶素子、及び記憶素子を用いた記憶装置に係わる。
【背景技術】
【０００２】
コンピュータ等の情報機器においては、ランダム・アクセス・メモリとして、動作が高速で、高密度のＤＲＡＭが広く使用されている。
【０００３】
しかしながら、ＤＲＡＭは、電子機器に用いられる一般的な論理回路ＬＳＩや信号処理と比較して製造プロセスが複雑であるため、製造コストが高くなっている。
また、ＤＲＡＭは、電源を切ると情報が消えてしまう揮発性メモリであり、頻繁にリフレッシュ動作、即ち書き込んだ情報（データ）を読み出し、増幅し直して、再度書き込み直す動作を行う必要がある。
【０００４】
そこで、電源を切っても情報が消えない不揮発性のメモリとして、例えばＦｅＲＡＭ（強誘電体メモリ）やＭＲＡＭ（磁気記憶素子）等が提案されている。
これらのメモリの場合、電源を供給しなくても書き込んだ情報を長時間保持し続けることが可能になる。
また、これらのメモリの場合、不揮発性とすることにより、リフレッシュ動作を不要にして、その分消費電力を低減することができると考えられる。
【０００５】
しかしながら、上述の不揮発性のメモリは、各メモリセルを構成するメモリ素子の縮小化に伴い、記憶素子としての特性を確保することが困難になってくる。
このため、デザインルールの限界や製造プロセス上の限界まで素子を縮小化することは難しい。
【０００６】
そこで、縮小化に適した構成のメモリとして、新しいタイプの記憶素子が提案されている。
この記憶素子は、２つの電極の間に、ある金属を含むイオン導電体を挟んだ構造である。
そして、２つの電極のいずれか一方にイオン導電体中に含まれる金属を含ませることにより、２つの電極間に電圧を印加した場合に、電極中に含まれる金属がイオン導電体中にイオンとして拡散するため、これによりイオン導電体の抵抗値或いはキャパシタンス等の電気特性が変化する。
この特性を利用して、メモリデバイスを構成することが可能である（例えば特許文献１、非特許文献１参照）。
【０００７】
具体的には、イオン導電体はカルコゲナイドと金属との固溶体よりなり、さらに具体的には、ＡｓＳ，ＧｅＳ，ＧｅＳｅにＡｇ，Ｃｕ，Ｚｎが固溶された材料からなり、２つの電極のいずれか一方の電極には、Ａｇ，Ｃｕ，Ｚｎを含んでいる（上記特許文献１参照）。
【０００８】
さらに、結晶酸化物材料を用いた各種不揮発メモリも提案されており、例えば、ＣｒがドープされたＳｒＺｒＯ３結晶材料を、ＳｒＲｕＯ３或いはＰｔによる下部電極と、Ａｕ或いはＰｔによる上部電極とにより挟んだ構造のデバイスにおいて、極性の異なる電圧の印加により可逆的に抵抗が変化することによるメモリが報告されている（非特許文献２参照）。ただし、その原理等の詳細は不明である。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特表２００２−５３６８４０号公報
【非特許文献】
【００１０】
【非特許文献１】日経エレクトロニクス  ２００３年１月２０日号（第１０４頁）
【非特許文献２】A.Beck et al.,Appl.Phys.Lett.,77，(２０００年)，ｐ．１３９
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、上述した、上部電極或いは下部電極のいずれかにＡｇ，Ｃｕ，Ｚｎを含み、それらの電極にＧｅＳ或いはＧｅＳｅアモルファスカルコゲナイド材料が挟まれた構造の記憶素子では、抵抗変化を生じる前述したイオン導電体が、製造プロセス中での温度上昇、記録電流のジュール熱による温度上昇、データの長期保存時の長期間による熱負荷等により、結晶化が促進されて、全面的又は部分的な結晶化が生じることにより、記憶素子の抵抗値の変化や、記録・消去動作電圧の変化等、本来の電気的特性が変化してしまう、という問題を有していた。
【００１２】
そして、例えば、上部電極と下部電極との間の記録材料に結晶材料を用いた場合には、アモルファス材料を用いた場合に比べると問題が多く、低価格で量産を行うことは難しい。
また、良質な結晶性を得るために、例えば７００℃といった高温処理を行う必要があり、予め形成されているＭＯＳトランジスタの特性を、熱により劣化させてしまう問題が生じる。
また、結晶成長を行うために、下地材料が限定され、例えば、単結晶材料を用いる必要が生じる。
【００１３】
上述した問題の解決のために、本発明においては、情報の記録及び読み出しを容易に安定して行うことができ、比較的簡単な製造方法で容易に製造することができる構成の記憶素子及びこれを用いた記憶装置を提供するものである。
【課題を解決するための手段】
【００１４】
本発明の記憶素子は、第１の電極と、第２の電極との間に、記憶用薄膜が挟まれて構成され、記憶用薄膜がＳｉＯ２膜、ＳｉＮ膜、Ｓｉ膜のいずれかであり、記憶用薄膜と第１の電極或いは第２の電極との間に、Ｃｕ及びＴｅが含まれている薄膜が形成され、前記第１の電極及び前記第２の電極のうち下方にある下部電極が非晶質構造を有するものである。
【００１５】
上述の本発明の記憶素子の構成によれば、第１の電極と第２の電極との間に、記憶用薄膜が挟まれて構成され、この記憶用薄膜がＳｉＯ２膜、ＳｉＮ膜、Ｓｉ膜のいずれかであり、記憶用薄膜と第１の電極或いは第２の電極との間に、Ｃｕ及びＴｅが含まれている薄膜が形成されているので、記憶用薄膜の抵抗状態が変化することを利用して、情報を記録することが可能になる。
また、記憶用薄膜がＳｉＯ２膜、ＳｉＮ膜、Ｓｉ膜のいずれかであり、記憶用薄膜と第１の電極或いは第２の電極との間にＣｕ及びＴｅが含まれている薄膜が形成されていることにより、Ｃｕ及びＴｅが含まれている薄膜はＣｕ及びＴｅの導電性が高いために抵抗値が低くなり、一方記憶用薄膜はＳｉＯ２膜、ＳｉＮ膜、Ｓｉ膜のいずれかであるために抵抗値が相対的に高くなる。このため、情報の記録・消去による抵抗変化を、主として抵抗値の高い記憶用薄膜において生じるようにすることができる。
これにより、仮にＣｕ及びＴｅが含まれている薄膜が温度上昇により一部結晶化して抵抗値が変化した場合においても、記憶素子の抵抗値の変化にほとんど影響を及ぼすことがなくなることから、メモリ動作に大きな影響を与えない。
従って、製造時や使用時、高温環境下の保存時において、熱履歴により記憶素子の特性が劣化することを抑制することができる。
【００１６】
本発明の記憶装置は、上述した本発明に係る記憶素子と、第１の電極側に接続された配線と、第２の電極側に接続された配線とを有し、記憶素子が多数配置されて成るものである。
【００１７】
上述の本発明の記憶装置の構成によれば、上述した本発明に係る記憶素子と、第１の電極側に接続された配線と、第２の電極側に接続された配線とを有し、記憶素子が多数配置されて成ることにより、記憶素子に配線から電流を流して、情報の記録や情報の消去を行うことができる。
【発明の効果】
【００１８】
本発明の記憶素子によれば、記憶素子への記録に要する電流を低減すると共に、記録の前後における素子の抵抗変化を充分確保することが可能になる。
これにより、素子に情報を記録する際の消費電力を低減することができると共に、情報の読み出しを容易に行うことができる。
また、記録に要する時間も短くすることができる。
【００１９】
さらに、記憶素子の抵抗値の変化、特に記憶用薄膜の抵抗値の変化を利用して情報の記録を行っているため、記憶素子を微細化していった場合にも、情報の記録や記録した情報の保持が容易になる利点を有している。
【００２０】
従って、本発明により、情報の記録及び情報の読み出しを容易に行うことができ、消費電力が低減され、高速に動作すると共に、高い信頼性を有する記憶装置を構成することができる。
また、記憶装置の高集積化（高密度化）や小型化を図ることができる。
【００２１】
さらに、本発明の記憶素子は、通常のＭＯＳ論理回路の製造プロセスに用いられる材料や製造方法により、製造することが可能である。
従って、本発明により、熱的に安定な記憶素子及び記憶装置を安いコストで製造することができ、安価な記憶装置を提供することが可能になる。また、記憶装置の製造歩留まりの向上を図ることも可能になる。
【図面の簡単な説明】
【００２２】
【図１】本発明の一実施の形態の記憶素子の概略構成図（断面図）である。
【図２】試料１のＩ−Ｖ特性の測定結果を示すグラフである。
【図３】試料２のＩ−Ｖ特性の測定結果を示すグラフである。
【図４】試料３のＩ−Ｖ特性の測定結果を示すグラフである。
【図５】試料３の断面を透過電子顕微鏡で観察した像である。
【図６】試料３の膜厚方向の組成勾配を示すグラフである。
【図７】試料３において、Ｃｕ濃度が高い場合の膜厚方向の組成勾配を示すグラフである。
【図８】試料４のＩ−Ｖ特性の測定結果を示すグラフである。
【図９】試料５のＩ−Ｖ特性の測定結果を示すグラフである。
【図１０】試料６のＩ−Ｖ特性の測定結果を示すグラフである。
【図１１】試料７のＩ−Ｖ特性の測定結果を示すグラフである。
【図１２】試料８のＩ−Ｖ特性の測定結果を示すグラフである。
【図１３】試料９のＩ−Ｖ特性の測定結果を示すグラフである。
【図１４】試料１０のＩ−Ｖ特性の測定結果を示すグラフである。
【図１５】試料１１のＩ−Ｖ特性の測定結果を示すグラフである。
【図１６】試料１２のＩ−Ｖ特性の測定結果を示すグラフである。
【図１７】試料１３のＩ−Ｖ特性の測定結果を示すグラフである。
【図１８】試料１４のＩ−Ｖ特性の測定結果を示すグラフである。
【図１９】試料１５のＩ−Ｖ特性の測定結果を示すグラフである。
【図２０】試料１６のＩ−Ｖ特性の測定結果を示すグラフである。
【図２１】試料１７のＩ−Ｖ特性の測定結果を示すグラフである。
【図２２】試料１８のＩ−Ｖ特性の測定結果を示すグラフである。
【図２３】試料１９のＩ−Ｖ特性の測定結果を示すグラフである。
【図２４】試料２０のＩ−Ｖ特性の測定結果を示すグラフである。
【図２５】試料２１のＩ−Ｖ特性の測定結果を示すグラフである。
【図２６】試料２２のＩ−Ｖ特性の測定結果を示すグラフである。
【図２７】試料２３のＩ−Ｖ特性の測定結果を示すグラフである。
【図２８】試料２４のＩ−Ｖ特性の測定結果を示すグラフである。
【図２９】試料２５のＩ−Ｖ特性の測定結果を示すグラフである。
【図３０】試料２６のＩ−Ｖ特性の測定結果を示すグラフである。
【図３１】試料２７のＩ−Ｖ特性の測定結果を示すグラフである。
【図３２】試料２８のＩ−Ｖ特性の測定結果を示すグラフである。
【図３３】試料２９のＩ−Ｖ特性の測定結果を示すグラフである。
【図３４】イオン源層と記憶用薄膜の積層順序を逆にした形態の記憶素子の概略構成図（断面図）である。
【図３５】試料３０のＩ−Ｖ特性の測定結果を示すグラフである。
【図３６】試料３１のＩ−Ｖ特性の測定結果を示すグラフである。
【図３７】試料３２のＩ−Ｖ特性の測定結果を示すグラフである。
【図３８】試料３３のＩ−Ｖ特性の測定結果を示すグラフである。
【図３９】本発明の他の実施の形態の記憶素子の概略構成図（断面図）である。
【図４０】Ａ〜Ｃ  試料３５のオージェ電子分光（ＡＥＳ）による組成分析の測定結果を示す図である。
【図４１】試料３４のＩ−Ｖ特性の測定結果を示すグラフである。
【図４２】試料３５のＩ−Ｖ特性の測定結果を示すグラフである。
【図４３】Ａ  試料３４の記憶素子の断面ＴＥＭ像である。  Ｂ  図４３ＡのＴＥＭ像の構造を説明する概略構成図である。
【図４４】Ｃ  図４３ＡのＸ点の電子回折図形である。  Ｄ  図４３ＡのＹ点の電子回折図形である。
【図４５】Ａ  試料３５の記憶素子の断面ＴＥＭ像である。  Ｂ  図４５ＡのＴＥＭ像の構造を説明する概略構成図である。
【図４６】Ｃ  図４５ＡのＷ点の電子回折図形である。  Ｄ  図４５ＡのＺ点の電子回折図形である。
【図４７】本発明のさらに他の実施の形態の記憶素子の概略構成図（断面図）である。
【図４８】本発明のさらに別の実施の形態の記憶素子の概略構成図（断面図）である。
【図４９】図４８に示す記憶素子を用いて、記憶装置を構成した場合の等価回路図である。
【図５０】Ａ、Ｂ  試料３６のＩ−Ｖ特性の測定結果を示すグラフである。
【図５１】試料３７のＩ−Ｖ特性の測定結果を示すグラフである。
【図５２】試料３８の記憶素子の概略構成図（断面図）である。
【図５３】試料３８のＩ−Ｖ特性の測定結果を示すグラフである。
【発明を実施するための形態】
【００２３】
本発明の一実施の形態として、記憶素子の概略構成図（断面図）を図１に示す。
この記憶素子１０は、高電気伝導度の基板１、例えばＰ型の高濃度の不純物がドープされた（Ｐ＋＋の）シリコン基板１上に下部電極２が形成され、この下部電極２上にＣｕ，Ａｇ，Ｚｎを含む層３が形成され、その上に記憶用薄膜４が形成され、この記憶用薄膜４上の絶縁層５に形成された開口を通じて記憶用薄膜４に接続するように上部電極６が形成されて構成されている。
【００２４】
下部電極２には、半導体プロセスに用いられる配線材料、例えばＴｉＷ，Ｔｉ，Ｗ，ＷＮ，Ｃｕ，Ａｌ，Ｍｏ，Ｔａ、シリサイド等を用いることができる。
この下部電極２に、例えばＴｉＷ膜を用いた場合には、膜厚を例えば１０ｎｍ〜１００ｎｍの範囲にすればよい。
【００２５】
また、下部電極２上の層３には、Ｃｕ，Ａｇ，Ｚｎの少なくともいずれか、即ち後述するイオン源となる金属元素を含んで構成する。以下、層３をイオン源層３と呼ぶこととする。
イオン源層３は、例えば、Ｔｅ，Ｓｅ，Ｓのカルコゲナイド元素を含有する、ＧｅＳｂＴｅ，ＧｅＴｅ，ＧｅＳｅ，ＧｅＳ，ＳｉＧｅＴｅ，ＳｉＧｅＳｂＴｅ等に、Ｃｕ，Ａｇ，Ｚｎを加えた組成の膜、Ａｇ膜、Ａｇ合金膜、Ｃｕ膜、Ｃｕ合金膜、Ｚｎ膜、Ｚｎ合金膜等を用いて構成することができる。
このイオン源層３に、例えば、ＧｅＳｂＴｅＣｕ膜を用いた場合には、膜厚を例えば５ｎｍ〜５０ｎｍにすればよい。また、例えば、Ｃｕ，Ａｇ，Ｚｎを用いた場合には、膜厚を例えば２ｎｍ〜３０ｎｍにすればよい。
【００２６】
記憶用薄膜４は、その全体或いは膜厚方向の一部分に、希土類元素のうち、Ｌａ，Ｃｅ，Ｐｒ，Ｎｄ，Ｓｍ，Ｅｕ，Ｇｄ，Ｔｂ，Ｄｙ，Ｈｏ，Ｅｒ，Ｙｂ，Ｙから選ばれる、１種類、もしくは、複数種類の希土類元素の酸化物からなる膜（希土類酸化物薄膜）が形成された構成である。
【００２７】
この記憶用薄膜４は、０．５ｎｍ以上、１０ｎｍ以下の膜厚で形成する。このような膜厚で記憶用薄膜４を形成することにより、アモルファス状態を高温で安定して形成することができ、抵抗値を高くして安定させることができる。これにより、後述する実験７に示すように、安定した記録動作が可能になる。
そして、通常希土類酸化物は絶縁膜であるため、このように記憶用薄膜４の膜厚を薄くすることにより、記憶用薄膜４の電流を流すことが可能になる。
【００２８】
また、この記憶用薄膜４における酸素の組成は、通常は希土類元素（ＲＥ）に対してＲＥ２Ｏ３という組成を形成するが、ここでは、アモルファス膜であって、半導体領域の導電率以下の電気的性質を有していれば充分であるので、必ずしも、このような組成に限定されず、例えば、ＲＥＯｘ（０．５＜ｘ≦１．５）でも構わない。
【００２９】
さらに、この記憶用薄膜４には、例えば、Ｇｅ，Ｓｉ，Ｓｂ，Ｔｉ，Ｗ，Ｃｕ，Ａｇ，Ｚｎ，Ｆｅ，Ｃｏ，Ｐ，Ｎ，Ｈ，Ｔｅ，Ｓ，Ｓｅ等の、希土類元素以外の元素が予め含有されていても構わない。
【００３０】
上述した材料からなる記憶用薄膜４は、電圧パルス或いは電流パルスが印加されることにより、インピーダンス（抵抗値）が変化する特性を有する。
そして、この記憶用薄膜４は、他の層よりも抵抗値の変化が充分大きい。そのため、記憶素子１０全体の抵抗値の変化は、主として記憶用薄膜４により影響される。
従って、記憶用薄膜４の抵抗値の変化を利用して、記憶素子１０に情報の記録を行うことができる。
【００３１】
絶縁層５には、例えばハードキュア処理されたフォトレジスト、半導体装置に一般的に用いられるＳｉＯ２やＳｉ３Ｎ４、その他の材料、例えばＳｉＯＮ，ＳｉＯＦ，Ａｌ２Ｏ３，Ｔａ２Ｏ５，ＨｆＯ２，ＺｒＯ２等の無機材料、フッ素系有機材料、芳香族系有機材料等を用いることができる。
上部電極６には、下部電極２と同様に、通常の半導体配線材料が用いられる。
【００３２】
本実施の形態の記憶素子１０は、次のように動作させて、情報の記憶を行うことができる。
【００３３】
まず、Ｃｕ，Ａｇ，Ｚｎが含まれたイオン源層３に、例えば正電位（＋電位）を印加して、上部電極６側が負になるように、記憶素子１０に対して正電圧を印加する。これにより、イオン源層３からＣｕ，Ａｇ，Ｚｎがイオン化して、記憶用薄膜４内を拡散していき、上部電極６側で電子と結合して析出する、或いは、記憶用薄膜４内部に拡散した状態で留まる。
すると、記憶用薄膜４内部にＣｕ，Ａｇ，Ｚｎを多量に含む電流パスが形成される、もしくは、記憶用薄膜４内部にＣｕ，Ａｇ，Ｚｎによる欠陥が多数形成されることによって、記憶用薄膜４の抵抗値が低くなる。記憶用薄膜４以外の各層は、記憶用薄膜４の記録前の抵抗値に比べて、元々抵抗値が低いので、記憶用薄膜４の抵抗値を低くすることにより、記憶素子１０全体の抵抗値も低くすることができる。
【００３４】
その後、正電圧を除去して、記憶素子１０にかかる電圧をなくすと、抵抗値が低くなった状態で保持される。これにより、情報を記録することが可能になる。一度だけ記録が可能な記憶装置、いわゆる、ＰＲＯＭに用いる場合には、前記の記録過程のみで記録は完結する。
【００３５】
一方、消去が可能な記憶装置、いわゆるＲＡＭ或いはＥＥＰＲＯＭ等への応用には、消去過程が必要であるが、消去過程においては、Ｃｕ，Ａｇ，Ｚｎが含まれたイオン源層３に、例えば負電位（−電位）を印加して、上部電極６側が正になるように、記憶素子１０に対して負電圧を印加する。これにより、記憶用薄膜４内に形成されていた電流パス或いは不純物準位を構成するＣｕ，Ａｇ，Ｚｎがイオン化して、記憶用薄膜４内を移動してイオン源層３側に戻る。
すると、記憶用薄膜４内からＣｕ，Ａｇ，Ｚｎによる電流パス、もしくは、欠陥が消滅して、記憶用薄膜４の抵抗値が高くなる。記憶用薄膜４以外の各層は元々抵抗値が低いので、記憶用薄膜４の抵抗値を高くすることにより、記憶素子１０全体の抵抗値も高くすることができる。
その後、負電圧を除去して、記憶素子１０にかかる電圧をなくすと、抵抗値が高くなった状態で保持される。これにより、記録された情報を消去することが可能になる。
【００３６】
このような過程を繰り返すことにより、記憶素子１０に情報の記録（書き込み）と記録された情報の消去を繰り返し行うことができる。
【００３７】
そして、例えば、抵抗値の高い状態を「０」の情報に、抵抗値の低い状態を「１」の情報に、それぞれ対応させると、正電圧の印加による情報の記録過程で「０」から「１」に変え、負電圧の印加による情報の消去過程で「１」から「０」に変えることができる。
【００３８】
なお、記憶用薄膜４は、記録前の初期状態は高抵抗であるのが一般的であるが、プロセス工程でのプラズマ処理、アニール処理等によって、初期に記録状態である低抵抗を呈していても構わない。
記録後の抵抗値は、記憶素子１０のセルサイズ及び記憶用薄膜４の材料組成よりも、記録時に印加される電圧パルス或いは電流パルスの幅や電流量等の記録条件に依存し、初期抵抗値が１００ｋΩ以上の場合には、およそ５０Ω〜５０ｋΩの範囲となる。
記録データを復調するためには、初期の抵抗値と記録後の抵抗値との比が、およそ、２倍以上であれば充分であるので、記録前の抵抗値が１００Ωで、記録後の抵抗値が５０Ω、或いは、記録前の抵抗値が１００ｋΩ、記録後の抵抗値が５０ｋΩといった状況であれば充分であり、記憶用薄膜４の初期の抵抗値はそのような条件を満たすように設定される。記憶用薄膜４の抵抗値は、例えば、酸素濃度、膜厚、面積、さらには、不純物材料の添加によって調整することが可能である。
【００３９】
図１の記憶素子１０は、例えば次のようにして製造することができる。
まず、電気伝導度の高い基板１、例えば高濃度のＰ型の不純物がドープされたシリコン基板上に、下部電極２、例えばＴｉＷ膜を堆積する。
【００４０】
次に、イオン源層３、例えばＣｕ膜を形成し、その後に記憶用薄膜４、例えばＧｄ２Ｏ３膜を形成する。
【００４１】
その後に、記憶用薄膜４を覆うように絶縁層５を形成するが、フォトリソグラフィによって、絶縁層５の一部を除去し、記憶用薄膜４へのコンタクト部を形成する。
【００４２】
続いて、例えばマグネトロンスパッタリング装置によって、上部電極６として、例えばＴｉＷ膜を成膜する。
その後、ＴｉＷ膜を、例えばプラズマエッチング等によりパターニングする。プラズマエッチングの他には、イオンミリング、ＲＩＥ（反応性イオンエッチング）等のエッチング方法を用いてパターニングを行うことができる。
このようにして、図１に示した記憶素子１０を製造することができる。
【００４３】
上述の実施の形態の記憶素子１０の構成によれば、下部電極２と上部電極６との間に、Ｃｕ，Ａｇ，Ｚｎを含むイオン源層３と、酸素と希土類元素より成る記憶用薄膜４とが挟まれた構成とすることにより、例えば、Ｃｕ，Ａｇ，Ｚｎを含むイオン源層３側に正電圧（＋電位）を印加して、上部電極６側が負になるようにした場合に、記憶用薄膜４内に、Ｃｕ，Ａｇ，Ｚｎを多量に含む電流パスが形成されて、或いは記憶用薄膜４内に、Ｃｕ，Ａｇ，Ｚｎによる欠陥が多数形成されることによって、記憶用薄膜４の抵抗値が低くなり、記憶素子１０全体の抵抗値が低くなる。そして、正電圧の印加を停止して、記憶素子１０に電圧が印加されないようにすることで、抵抗値が低くなった状態が保持され、情報を記録することが可能になる。このような構成は、例えばＰＲＯＭ等の一度だけ記録が可能な記憶装置に用いることができる。
【００４４】
そして、記憶素子１０の抵抗値の変化、特に記憶用薄膜４の抵抗値の変化を利用して情報の記憶を行っているため、記憶素子１０を微細化していった場合にも、情報の記録や記録した情報の保存が容易になる。
【００４５】
また、例えば、ＲＡＭやＥＥＰＲＯＭ等の記録に加えて消去が可能な記憶装置に用いるような場合は、上述した記録後の状態の記憶素子１０に対して、例えば、Ｃｕ，Ａｇ，Ｚｎを含むイオン源層３に負電圧（−電位）を印加して、上部電極６側が正になるようにする。これにより、記憶用薄膜４内に形成されていた、Ｃｕ，Ａｇ，Ｚｎによる電流パス、或いは欠陥が消滅して、記憶用薄膜４の抵抗値が高くなり、記憶素子１０全体の抵抗値が高くなる。そして、負電圧の印加を停止して、記憶素子１０に電圧が印加されないようにすることで、抵抗値が高くなった状態が保持され、記録されていた情報を消去することが可能になる。
【００４６】
また、本実施の形態の記憶素子１０によれば、記憶用薄膜４がその全体或いは膜厚方向の一部分に、希土類酸化物薄膜が形成されている構成であるため、希土類酸化物の作用により、記憶用薄膜４の結晶化温度が上昇し、高温環境下での結晶化を抑制することができる。これは、希土類酸化物薄膜がアモルファス（非晶質）であり、希土類酸化物の融点が２４００℃程度と非常に高いため、記録や消去の際のジュール熱により加熱されたとしても、薄膜の微細構造に変化を生じることがなく、安定なためである。
これにより、記憶素子１０の高温環境下での使用時や長期データ保存時においても、安定して高抵抗状態を維持することができる。
従って、記憶用薄膜４に記録された情報を安定して保持することができるため、記憶素子１０の信頼性を高めることが可能になる。
【００４７】
また、記憶用薄膜４が希土類酸化物薄膜から成ることにより、イオン源となる元素（Ｃｕ，Ａｇ，Ｚｎ）及びカルコゲナイド元素（Ｓ，Ｓｅ，Ｔｅ）を含有するイオン源層３の材料の選択の幅を広げることが可能になる。
従来提案されている抵抗変化型記憶素子では、イオン源となる元素及びカルコゲナイド元素を含む記録層を構成していたので、イオン源が少ないときには高抵抗状態となるような材料、例えばＧｅＳ，ＧｅＳｅをベースにイオン源となる元素を含有する材料が、選択されていた。しかしながら、ＧｅＳ及びＧｅＳｅは、Ｓ及びＳｅの融点が低いことからスパッタリングにより安定して成膜することが困難である。また、カルコゲナイド元素としてＴｅを用いて記録層を構成した場合、例えばＧｅＳｂＴｅ，ＧｅＴｅ等を用いた場合には、スパッタリング法により安定な成膜が可能となるが、ＴｅがＳ及びＳｅと比較して電気伝導度が非常に高いことから、イオン源となる元素（Ｃｕ，Ａｇ，Ｚｎ）を含有させると抵抗が低くなりすぎて、記憶素子として必要な高抵抗状態とすることが困難になる。
これに対して、本実施の形態の記憶素子１０のように、記憶用薄膜４が希土類酸化物薄膜から成り、記憶用薄膜４とは別にイオン源層３を設けた場合には、抵抗変化が主として希土類酸化物薄膜から成る記憶用薄膜４で起こるため、イオン源層３の電気抵抗の特性はあまり問題とならない。このため、イオン源層３にＴｅ系の材料を使用することが可能になる。
むしろ、記憶素子のメモリ動作の安定性を高めるためには、イオン源層３における抵抗変化をできるだけ小さくすることが望ましいので、イオン源層３の抵抗値は常に低い状態であることが望ましい。このようにイオン源層３の抵抗値が常に低い状態であることにより、イオン源層３が結晶化を生じても抵抗変化がほとんどなく、少なくとも電気的には何ら問題を生じないという付帯効果も生じる。
【００４８】
さらに、本実施の形態の記憶素子１０によれば、下部電極２、イオン源層３、記憶用薄膜４、上部電極６を、いずれもスパッタリングが可能な材料で構成することが可能である。例えば、各層の材料に適応した組成からなるターゲットを用いて、スパッタリングを行えばよい。
また、同一のスパッタリング装置内で、ターゲットを交換することにより、連続して成膜することも可能である。
【００４９】
なお、上述した実施の形態の記憶素子１０において、記憶用薄膜４として、その一部分に希土類元素の酸化物からなる膜（希土類酸化物薄膜）が形成された構成とする場合、この酸化物薄膜は、酸化物のスパッタリングターゲットを用いる方法や、金属ターゲットを用いて、スパッタリング中に導入ガスとしてアルゴン等の不活性ガスと共に酸素を導入する方法、いわゆる反応性スパッタリング等の方法を用いることにより形成することが可能である。
さらに、スパッタリングの他、ＣＶＤ法、或いは蒸着法等の方法によっても酸化物薄膜を形成することが可能である他、成膜時には金属状態であって、その後に、熱酸化或いは薬品処理等の手法によって酸化物薄膜を形成することも可能である。
【００５０】
また、上述した実施の形態の記憶素子１０では、記憶用薄膜４に接しているイオン源層３にＣｕ，Ａｇ，Ｚｎを含んだ構成を示したが、この他にも、例えば、記憶用薄膜４内にイオン源のＣｕ，Ａｇ，Ｚｎを含む構成、下部電極２にイオン源のＣｕ，Ａｇ，Ｚｎを含む構成や、下部電極２及び上部電極６にイオン源のＣｕ，Ａｇ，Ｚｎを含む構成としてもよい。また、下部電極２として、イオン源層３をそのまま用いることも可能である。
【００５１】
また、上述した実施の形態の記憶素子１０では、記憶用薄膜４に接しているイオン源層３にＴｅ，Ｓ，Ｓｅを含んだ構成を示したが、この他にも、例えば、記憶用薄膜４内にＴｅ，Ｓ，Ｓｅを含む構成、下部電極２にＴｅ，Ｓ，Ｓｅを含む構成や、下部電極２及び上部電極６にＴｅ，Ｓ，Ｓｅを含む構成としてもよい。
【００５２】
また、上述した実施の形態の記憶素子１０では、記憶用薄膜４として、希土類元素の酸化物からなる薄膜を用いた場合を説明したが、後述する実験３に示すように、希土類元素と酸素の含有組成比が、膜厚方向に組成勾配を有する構成の記憶用薄膜を用いることもできる。
このような構成の記憶用薄膜４の場合は、後述する実験３に示すように、界面状態に鈍感な膜を形成することが可能であるので、例えば、非連続的に組成比が変化する界面状態の膜の場合と比較して、界面現象を抑制することができ、例えば、量産時に、プロセスにばらつきがあっても、その影響が小さく、量産時のプロセスを容易にできるという利点を有する。
【００５３】
また、上述した実施の形態の記憶素子１０では、記憶用薄膜４が希土類酸化物薄膜から成る場合であったが、記憶用薄膜４が希土類元素を含有するが、酸素は含有しない構成とすることも可能である。この場合でも、希土類元素を含有することにより、記憶用薄膜４の結晶化温度が上昇するので、記憶素子の高温環境下での使用、或いは長期データ保存時においても、安定して高抵抗状態を維持することができ、記憶用薄膜に記録された情報を安定して保持することができる。
【００５４】
上述した実施の形態の記憶素子１０を、多数マトリクス状に配置することにより、記憶装置を構成することができる。
各記憶素子１０に対して、その下部電極２側に接続された配線と、その上部電極６側に接続された配線とを設け、例えばこれらの配線の交差点付近に各記憶素子１０が配置されるようにすればよい。
【００５５】
具体的には、例えば下部電極２を行方向のメモリセルに共通して形成し、上部電極６に接続された配線を列方向のメモリセルに共通して形成し、電位を印加して電流を流す下部電極２と配線とを選択することにより、記録を行うべきメモリセルを選択して、このメモリセルの記憶素子１０に電流を流して、情報の記録や記録した情報の消去を行うことができる。
【００５６】
そして、上述した実施の形態の記憶素子１０は、容易に情報の記録及び情報の読み出しを行うことができ、特に、高温環境下及び長期のデータ保持安定性に優れた特性を有する。
また、上述した実施の形態の記憶素子１０は、微細化していった場合においても、情報の記録や記録した情報の保持が容易になる。
従って、上述した実施の形態の記憶素子１０を用いて記憶装置を構成することにより、記憶装置の集積化（高密度化）や小型化を図ることができる。
【００５７】
（実施例）
次に、上述した実施の形態の記憶素子１０を実際に作製して、特性を調べた。
【００５８】
＜実験１＞
まず、電気伝導度の高い基板１、例えば高濃度のＰ型の不純物がドープされたシリコン基板上に、スパッタリングにより、下部電極２としてＴｉＷ膜を５０ｎｍの膜厚で堆積した。次いで、マグネトロンスパッタリング装置を用いて、イオン源層３としてＣｕ膜を１０ｎｍの膜厚で形成し、引き続き、酸素ガス導入による反応性スパッタリング法により、記憶用薄膜４としてアモルファスガドリニウム酸化膜（アモルファスＧｄ酸化膜）を５ｎｍ形成した。
次に、アモルファスガドリニウム酸化膜を覆ってフォトレジストを成膜し、その後、フォトリソグラフィ技術により、露光と現像を行ってアモルファスガドリニウム酸化膜４上のフォトレジストに開口（スルーホール）を形成した。開口の大きさは縦２μｍ、横２μｍとした。
その後、真空中２７０℃においてアニール処理を行い、フォトレジストを変質させて、温度やエッチング等に対して安定なハードキュアレジストとして絶縁層５を形成した。なお、絶縁層５にハードキュアレジストを用いたのは、実験上簡便に形成できるためであり、製品を製造する場合においては、他の材料（例えばシリコン酸化膜等）を絶縁層５に用いた方がよい。
次いで、上部電極６としてＴｉＷ膜を１００ｎｍの膜厚で成膜した。その後、フォトリソグラフィ技術により、プラズマエッチング装置を用いて、ハードキュアレジストから成る絶縁層５上に堆積した上部電極６を５０μｍ×５０μｍの大きさにパターニングした。
このような構造の記憶素子を作製して、試料１の記憶素子とした。
【００５９】
この試料１の記憶素子に対して、下部電極２と導通している低抵抗シリコン基板１の裏面を接地電位（グランド電位）に接続して、上部電極６に負電位（−電位）を印加した。
そして、上部電極６に印加する負電位を０Ｖから減少させて、電流の変化を測定した。ただし、電流が０．０３ｍＡに達した所で電流リミッタが動作するように設定しておいて、それ以上は上部電極６に印加する負電位、即ち記憶素子に加わる電圧が増加しないように設定した。
また、電流が０．０３ｍＡに達して電流リミッタが動作した状態から、上部電極６に印加する負電位を０Ｖまで減少させていき、電流の変化を測定した。引き続き、今度は、逆に上部電極６に正電位を印加し、電流が減少し、電流が流れなくなるような電圧まで正電圧の印加を増加させた後に、再び０電位に戻す操作を行った。
このようにして得られた試料１のＩ−Ｖ特性の測定結果を図２に示す。
【００６０】
図２より、初期は抵抗値が高く、記憶素子がＯＦＦ状態であり、電圧が負方向に増加することにより、ある閾値電圧（Ｖｔｈ）以上のところで急激に電流が増加する。即ち、抵抗値が低くなって記憶素子がＯＮ状態へと遷移することがわかる。これにより、情報が記録されることがわかる。
一方、その後、電圧を減少させても、一定の抵抗値を保ったままである。即ち、記憶素子がＯＮ状態で保たれ、記録された情報が保持されることがわかる。
この試料１の場合、電圧Ｖ＝０．１Ｖの箇所でのＯＦＦ状態の抵抗値は約２ＭΩ、ＯＮ状態での抵抗値は約１００ｋΩであった。
【００６１】
また、同図に示されるように、上述とは逆極性の電圧Ｖ、即ち基板１の裏面側を接地電位（グランド電位）に接続して、上部電極６にＶ＝０．３Ｖ以上の正電位（＋電位）を印加して、その後再び０Ｖに戻すことにより、記憶素子の抵抗値が初期のＯＦＦ状態の高抵抗の状態に戻ることが確認された。即ち記憶素子に記録した情報を、負電圧の印加により消去できることがわかる。
【００６２】
＜実験２＞
次に、イオン源層３として、厚さ１３ｎｍのＧｅＳｂＴｅＣｕ膜を用い、記憶用薄膜４として、Ｇｄ２Ｏ３にＧｅＳｂＴｅが添加された、厚さ８ｎｍの膜を用いた場合の特性を調べた。
なお、これ以外の各膜の材料は、全て実験１に示す場合と同様であるので、重複説明は省略する。また、測定方法については、電流リミッタの値を１ｍＡに変更した点のみが、実験１に示す場合とは異なる。
イオン源層３のＧｅＳｂＴｅＣｕ膜の組成は、（Ｇｅ２Ｓｂ２Ｔｅ５）２Ｃｕであり、記憶用薄膜４の組成は、（Ｇｄ２Ｏ３）２（Ｇｅ２Ｓｂ２Ｔｅ５）である。
このような構造の記憶素子を作製して試料２の記憶素子とした。この試料２のＩ−Ｖ特性の測定結果を図３に示す。
【００６３】
図３より、記憶素子の抵抗値は、初期のＯＦＦ状態では約１０ＭΩであるのに対し、閾値電圧（−０．７Ｖ）を超えた負の電圧を印加して記録を行った後には３００Ωになることがわかる。また、正方向の電圧を印加し、記憶素子の抵抗値をＯＦＦ状態へと変化させた後、即ち消去を行った後には約１ＭΩとなった。
【００６４】
＜実験３＞
電気伝導度の高い基板１、例えば高濃度のＰ型の不純物がドープされたシリコン基板上に、スパッタリングにより、下部電極２としてＴｉＷ膜を５０ｎｍの膜厚で堆積した。次いで、マグネトロンスパッタリング装置を用いて、Ｃｕ膜を３ｎｍ〜２０ｎｍの膜厚で形成し、引き続き、（Ｇｅ２Ｓｂ２Ｔｅ５）１−ｘＧｄｘ膜をＡｒガス導入によるスパッタリングにより５ｎｍ〜５０ｎｍの膜厚で形成した。
次に、フォトレジストを形成し、その後フォトリソグラフィ技術により露光と現像を行って、フォトレジストに開口（スルーホール）を形成した。開口の大きさは縦２μｍ、横２μｍとした。
その後、２８０℃の真空中においてアニール処理を行い、フォトレジストを変質させて、温度やエッチング等に対して安定なハードキュアレジストとして、絶縁層５を形成した。
ここで、このアニール処理の際、例えば、チャンバー内に僅かに残存する酸素、又はフォトレジストを起源とする酸素により、Ｇｅ２Ｓｂ２Ｔｅ５Ｇｄ膜の表面に酸化物薄膜が形成される。
なお、絶縁層５にハードキュアレジストを用いたのは、実験１及び実験２に示す場合と同様に、実験上簡便に形成できるためであり、製品を製造する場合においては、他の材料（シリコン酸化膜等）を絶縁層５に用いた方がよい。
次いで、上部電極６としてＴｉＷ膜を１００ｎｍの膜厚で成膜した。その後、フォトリソグラフィ技術により、プラズマエッチング装置を用いて、ハードキュアレジストから成る絶縁層５上に堆積したＴｉＷ膜６を、５０μｍ×５０μｍの大きさにパターニングした。
このような構造の記憶素子を試料３の記憶素子とした。
【００６５】
この試料３の記憶素子に対して、下部電極２と導通している低抵抗シリコン基板１の裏面を接地電位（グランド電位）に接続し、上部電極６に負の電位を加えた。
そして、上部電極６に印加する負電位を０Ｖから減少させて、電流の変化を測定した。ただし、電流が１ｍＡに達した所で電流リミッタが動作するように設定しておいて、それ以上は上部電極６に印加する負電位、即ち記憶素子に加わる電圧が増加しないように設定した。
また、電流が１ｍＡに達して電流リミッタが動作した状態から、上部電極６に印加する負電位を０Ｖまで減少させていき、電流の変化を測定した。引き続き、今度は、逆に上部電極６に正電位を印加し、電流が減少し、殆ど電流が流れなくなるような電圧まで増加させた後、再び０電位に戻す操作を行った。
【００６６】
ここで、試料３において、Ｃｕ膜の膜厚を６ｎｍとし、Ｇｅ２Ｓｂ２Ｔｅ５Ｇｄ膜の膜厚を２５ｎｍとした場合のＩ−Ｖ特性の測定結果を図４に示す。なお、図４は、初回の記録、消去、再記録を繰り返し行った場合のＩ−Ｖ特性を示している。また、このような構成の記憶素子の断面をＴＥＭ（透過電子顕微鏡）で観察した像を、図５に示す。
なお、Ｇｅ２Ｓｂ２Ｔｅ５Ｇｄ膜の組成は、（Ｇｅ２Ｓｂ２Ｔｅ５）８９Ｇｄ１１である。
【００６７】
試料３の記憶素子は、図５に示すように、ＴｉＷ膜による上下の電極（２，６）との間に、記憶用薄膜４とイオン源層３とを有する構造となっている。
具体的には、上部電極６の直下に、酸化物が充分に形成されている希土類酸化物層（図中矢印Ａで示すもっとも白く見える部分）があり、この希土類酸化物層Ａの下に、希土類（Ｇｄ）が多く、上述した層Ａに比べて酸素濃度が低い希土類酸化物層（図中矢印Ｂで示すやや黒っぽく見える部分）があり、そのさらに下に、主にＣｕ，Ｔｅからなりイオン源層３に相当する層（図中矢印Ｃ、Ｄ及びＥで示す部分）がある。
希土類酸化物が主である層（層Ａ及び層Ｂ）は、記録時以外では、抵抗値が非常に高く絶縁性を示し、イオン源層（Ｃ，Ｄ，Ｅ）３は抵抗値が低く導電性を示す。この２つの中間に位置する層は半導体的な振舞いを示す。
矢印Ａに示す希土類酸化物が主である層は酸素濃度が高いため、記憶用薄膜４の表面では組成がおよそＧｄ２Ｏ３の酸化物薄膜が形成されていることになり、膜厚方向下部に向かって酸素濃度が減少している。
【００６８】
ここで、図５に示した試料３の記憶素子の、各箇所Ａ〜Ｅにおける酸素以外の元素（Ｇｄ，Ｔｅ，Ｃｕ，Ｇｅ）の組成を図６に示す。
図６より、酸素以外の元素（Ｇｄ，Ｔｅ，Ｃｕ，Ｇｅ）においても、膜厚方向の下方に向かって組成勾配を有していることがわかる。なお、Ｓｂは組成分析の対象とはならないので同図には含まれていない。
【００６９】
このように、膜厚方向に材料組成の勾配が生じる理由は、成膜後の希土類元素（希土類金属元素）が、化学的に非常に活性であり、膜中を拡散して酸素濃度の高い表面側に移動して酸化物薄膜（酸化物層）を形成すること、また、Ｃｕ，Ａｇ，Ｚｎが、カルコゲナイド元素（Ｔｅ，Ｓ，Ｓｅ）と容易に結合して化合物を形成すること、等がある。
このように組成勾配を有する膜は、例えば、界面状態に鈍感な膜を形成することが可能であるので、例えば、非連続的に組成比が変化する界面状態の膜の場合と比較して、界面現象を抑制することができ、量産時のプロセスが容易になるという利点を有する。
【００７０】
さらに、Ｃｕの含有濃度を高くした試料の、膜厚方向の組成分布の解析結果を図７に示す。
図７に示すように、Ｃｕの含有濃度が高い記憶素子の場合、矢印Ａに示す希土類酸化物が主である層にもＣｕが含有されているので、電気的には絶縁性から半導体の領域に入っており、初期及び消去後の抵抗値は、図６に示す記憶素子の場合と比較して低くなるものの、同様なメモリ動作が可能である。
なお、この図７に示す試料３の記憶素子では、ＧｅＳｂＴｅＧｄ膜の成膜時にＧｅＳｂＴｅＧｄ膜に対して、２０％のＣｕを添加したが、このような方法に限らず、熱拡散等のプロセスによって、Ｃｕを記憶用薄膜４に拡散させることにより、同様の構成の素子を作製することが可能である。
【００７１】
＜実験４＞
次に、記憶用薄膜４中に含まれる希土類元素として、Ｇｄ（ガドリニウム）を用い、このＧｄの添加割合をそれぞれ変化させた場合の特性を調べた。
そして、下部電極２としてＴｉＷ膜を２０ｎｍの膜厚で形成し、その上にＣｕ膜を１２ｎｍの膜厚で形成し、その上にＧｅＴｅ膜又はＧｅＴｅＧｄ膜を１６ｎｍの膜厚で形成し、さらに上部電極６としてＴｉＷ膜を１００ｎｍの膜厚で形成した。
以下、ＧｅＴｅに対するＧｄの具体的な添加割合を示す。
＜添加割合（原子％）＞
試料番号      Ｇｅ２Ｔｅ８            Ｇｄ
試料４          １００                ０
試料５          ９３                  ７
試料６          ８６                  １４
試料７          ８２                  １８
試料８          ７８                  ２２
【００７２】
これら、試料４〜試料８の各記憶素子のＩ−Ｖ特性を測定した。試料４の測定結果を図８に示し、試料５の測定結果を図９に示し、試料６の測定結果を図１０に示し、試料７の測定結果を図１１に示し、試料８の測定結果を図１２に示す。
【００７３】
図８に示す、Ｇｄを添加していない試料４の記憶素子の場合では、Ｉ−Ｖ特性にヒステリシス、即ちメモリ動作は確認されず、オーミック特性で約１５０Ωの抵抗体となっている。これは、ＧｅＴｅ膜に希土類元素を含んでいないため、ＧｅＴｅ膜が有する低抵抗状態がそのまま現れた、或いはアモルファスＧｅＴｅの結晶化温度（例えば２００℃）以上に、プロセス中で加熱されたために、ＧｅＴｅ膜が結晶化を生じて低抵抗化されたものと考えられる。
【００７４】
これに対し、図９〜図１２に示す試料５〜試料８の各記憶素子の場合では、いずれもヒステリシスを呈し、メモリ動作が確認された。これは、ＧｅＴｅ膜に希土類元素が添加されることによって、プロセス中に、希土類元素が表面側へ拡散し、酸化物薄膜を形成することによって、初期の抵抗値が高い状態を作り出すことが可能で、この状態となった場合に、メモリ動作することが可能となる。
【００７５】
ここで、ＴｉＷ膜／Ｇｄ２Ｏ３膜／ＴｉＷ膜の積層構造において、Ｇｄ２Ｏ３膜の絶縁耐圧を測定した結果、絶縁耐圧は、およそ１０ＭＶ／ｃｍであった。また、Ｔｉ膜／Ｃｕ膜／Ｇｄ２Ｏ３膜／ＴｉＷ膜の積層構造においては、およそ４ＭＶ／ｃｍであった。ここで、メモリとして動作するのに必要な最小電圧が、およそ０．２Ｖであるため、記憶用薄膜４の膜厚は、およそ０．５ｎｍ以上あれば充分であることがわかる。
なお、記憶用薄膜４の膜厚が厚い場合、例えば５ｎｍ以上の場合には、初回の記録に必要な電圧は２回目以降に比べて高いため、初期に比較的高い電圧パルスの印加等の、いわゆる、初期化による動作電圧の安定化が必要となる。これらの数値はあくまで目安であって、成膜方法、成膜条件、或いは、加工時のプロセス方法によって変わる。
【００７６】
＜実験５＞
次に、Ｃｕ膜にかえてＡｇ膜或いはＺｎ膜を用いた場合の特性を調べた。
そして、下部電極２としてＴｉＷ膜を２０ｎｍの膜厚で形成し、その上にＡｇ膜或いはＺｎ膜を６ｎｍの膜厚で形成し、その上にＧｅ２Ｓｂ２Ｔｅ５Ｇｄ膜を１６ｎｍの膜厚で形成し、上部電極６としてＴｉＷ膜を１００ｎｍの膜厚で形成した。また、記憶用薄膜４の組成は、（Ｇｅ２Ｓｂ２Ｔｅ５）８８Ｇｄ１２である。
そして、Ａｇ膜を用いた場合を試料９の記憶素子とし、Ｚｎ膜を用いた場合を試料１０の記憶素子とし、これら、試料９及び試料１０の各記憶素子のＩ−Ｖ特性を測定した。試料９の測定結果を図１３に示し、試料１０の測定結果を図１４に示す。
【００７７】
図１３及び図１４より、Ａｇ膜或いはＺｎ膜を用いることによって、Ｃｕ膜を用いた場合（図８〜図１２参照）と同様に、試料９及び試料１０の記憶素子においてもメモリ動作をすることがわかる。
【００７８】
＜実験６＞
次に、記憶用薄膜４中に含まれる希土類元素として、Ｇｄにかえて他の元素を用いた場合の特性を調べた。
そして、下部電極２としてＴｉＷ膜を２０ｎｍの膜厚で形成し、その上にＣｕ膜を１２ｎｍの膜厚で形成し、その上にＧｅＳｂＴｅと希土類元素から成る膜を形成し、さらに上部電極６としてＴｉＷ膜を１００ｎｍの膜厚で形成した。
以下、具体的な希土類元素（種類、添加割合）、膜厚等を示す。
＜添加割合（原子％）＞
試料番号      希土類元素      Ｇｅ２Ｓｂ２Ｔｅ８      膜厚
試料１１      Ｙ、１３            ８７              ２０ｎｍ
試料１２      Ｔｂ、１３          ８７              １８ｎｍ
試料１３      Ｔｂ、２０          ８０              １８ｎｍ
【００７９】
これら、試料１１〜試料１３の各記憶素子のＩ−Ｖ特性を測定した。試料１１の測定結果を図１５に示し、試料１２の測定結果を図１６に示し、試料１３の測定結果を図１７に示す。
【００８０】
図１５〜図１７より、希土類元素としてＧｄを用いた場合（図８〜図１２参照）と同様に、試料１１〜試料１３のいずれの記憶素子においてもメモリ動作が確認された。これは、記憶用薄膜４が形成され、そこに、Ｃｕ，Ａｇ，Ｚｎ等が拡散し、電圧パルスの印加によって、それらの移動、或いは、希土類元素の酸化及び還元が生じることによってメモリ動作を生じるというモデルが考えられるが、この場合、希土類元素の役割は、薄膜で絶縁性を呈し、繰返し記録、消去の際にイオン伝導、或いは酸化還元に対し安定に動作が行われるということであって、希土類元素中の最外殻電子の寄与が大きい。
【００８１】
希土類元素の最外殻電子構造は類似しており、これらの酸化物は、いずれも絶縁性であること、また、酸化及び還元等に対する化学的性質も元素によらず同様な特性を示すことから、希土類元素であれば、いずれの元素でも同様に機能すると考えられる。
【００８２】
また、記憶用薄膜４がアモルファスの場合、高温でのプロセスにおいて結晶化を生じさせないという点では、希土類元素の融点及び原子サイズが問題となるが、これらの点においても、希土類元素間での差は小さい。
従って、Ｇｄ，Ｙ，Ｔｂの他に、Ｌａ，Ｎｄ，Ｓｍ，Ｅｕ，Ｄｙ，Ｈｏ，Ｅｒ等の元素を用いることも可能である。
【００８３】
＜実験７＞
記憶用薄膜４の厚さとして重要なパラメータは、酸化物薄膜の膜厚であって、酸化物薄膜となっていない部分、或いは酸素濃度の低い部分の膜厚は問題にならない。
しかしながら、膜厚があまりに薄い場合には、表面に形成される酸化物薄膜の膜厚、或いは酸素濃度等を安定に制御することが難しくなり、個別の記憶素子間のバラツキを生じてしまう。
そこで、記憶用薄膜４として、予めＣｕが含有されたＧｅＳｂＴｅＧｄＣｕ膜を５ｎｍの薄い膜厚で形成し、製造プロセス中で酸化物薄膜を形成して記憶素子を作製し、これを試料１４の記憶素子とした。この試料１４の記憶素子は、イオン源層３を設けず、記憶用薄膜４にＣｕを含有させている。なお、記憶用薄膜４の組成は、（Ｇｅ２Ｓｂ２Ｔｅ５）５０Ｇｄ２５Ｃｕ２５とした。
また、Ｃｕ膜を６ｎｍの膜厚で形成し、その上にＧｅＳｂＴｅＧｄ膜を５０ｎｍの厚い膜厚で形成して記憶素子を作製し、これを試料１５の記憶素子とした。なお、ＧｅＳｂＴｅＧｄ膜の組成は（Ｇｅ２Ｓｂ２Ｔｅ８）８９Ｇｄ１１とした。
また、試料１４及び試料１５において、これ以外の各膜の材料は、それぞれ、下部電極２としてＴｉＷ膜を２０ｎｍで形成し、上部電極６としてＴｉＷ膜を１００ｎｍの膜厚で形成した。
そして、この試料１４及び試料１５の記憶素子のＩ−Ｖ特性をそれぞれ測定した。試料１４の測定結果を図１８に示し、試料１５の測定結果を図１９に示す。
【００８４】
図１８より、記憶用薄膜４の膜厚が薄い試料１４の記憶素子の場合でも、安定なメモリ動作が得られ、素子間のバラツキも非常に小さいことがわかった。記憶用薄膜４の膜厚５ｎｍのうち、Ｇｄ元素の膜厚割合は、およそ３０％強であって、これらが全て酸化されるとすると、１．５ｎｍ以上の酸化物薄膜を形成することが可能である。実際には酸化によって膜厚が増大するので、２ｎｍ以上の厚さの酸化物薄膜を形成することが可能である。
このように、膜の内部、或いは表面に形成される希土類元素の割合が、０．５ｎｍ以上の膜厚の酸化物薄膜を形成するに充分である場合には、安定なメモリ動作を行うことができるものと考えられる。
【００８５】
また、図１９より、記憶用薄膜４の膜厚が厚い試料１５の記憶素子の場合でも特に大きな差は見られず、例えば、記憶用薄膜４の厚さが１０ｎｍ程度の記憶素子の場合と同様な結果となる。これは、表面に形成される酸化物薄膜の膜厚等が、記憶用薄膜４の厚さにあまり依存しないためと考えられる。酸化物薄膜の形成されていない部分は、低抵抗状態となっているため、その膜厚による電気特性の影響は、酸化物薄膜の影響に比べると無視できるオーダーである。
【００８６】
このように、試料１４及び試料１５の測定結果から、記憶用薄膜４の膜厚が、０．５ｎｍ以上、１０ｎｍ以下であれば、安定なメモリ動作が得られることがわかる。
【００８７】
また、Ｃｕ，Ａｇ，Ｚｎ等の元素は、このように、予め記憶用薄膜４中に含有されていてもなんら問題はない。この場合、成膜工程の短縮化を図ることが可能になる。
【００８８】
＜実験８＞
次に、記憶用薄膜４において、Ｇｅ（ゲルマニウム）が多量に含有された場合の特性を調べた。
下部電極２としてＴｉＷ膜を２０ｎｍの膜厚で形成し、その上にＣｕ膜を１２ｎｍの膜厚で形成し、その上にＧｅＴｅＧｄ膜を２０ｎｍの膜厚で形成し、さらに上部電極６としてＴｉＷ膜を１００ｎｍの膜厚で形成した。
以下、Ｇｅの添加割合（組成）の具体的な構成を示す。
＜添加割合（原子％）＞
試料番号      ＧｅＸＴｅＹＧｄＺ
試料１６        ５７、３４、９
試料１７        ６５、２８、７
【００８９】
これら、試料１６及び試料１７の各記憶素子のＩ−Ｖ特性を測定した。試料１６の測定結果を図２０に示し、試料１７の測定結果を図２１に示す。
【００９０】
Ｇｅは希土類元素と同様に、記憶用薄膜４をアモルファスに保つという効果があり、Ｇｅ単体の場合においても、スパッタ法により形成された記憶用薄膜４はアモルファス化し、高温プロセスに対しても安定にその状態を維持することができる。
図２０に示すように、記憶用薄膜４中にＧｅが５７（原子％）含有された記憶素子の場合でも、安定なメモリ動作が得られることがわかる。このとき、カルコゲナイド元素であるＴｅの含有量は３４（原子％）、希土類元素であるＧｄの含有量は９（原子％）である。
また、図２１に示すように、記憶用薄膜４中にＧｅが６５（原子％）含有された記憶素子の場合でも、安定なメモリ動作が得られることがわかる。このとき、カルコゲナイド元素であるＴｅの含有量は２８（原子％）、希土類元素であるＧｄの含有量は７（原子％）である。
【００９１】
＜実験９＞
次に、試料１８として、記憶用薄膜４に用いられるカルコゲナイド元素としてＴｅ（テルリウム）を用いた場合（試料１６及び試料１７参照）とは異なり、Ｓｅ（セレン）を用いた場合の記憶素子を作製して、この試料１８の記憶素子の特性を調べた。この試料１８の記憶素子のＩ−Ｖ特性の測定結果を図２２に示す。
そして、下部電極２としてＴｉＷ膜を２０ｎｍの膜厚で形成し、その上にＣｕ膜を６ｎｍの膜厚で形成し、その上にＧｅＳｅＧｄ膜を２０ｎｍの膜厚で形成し、さらに上部電極６としてＴｉＷ膜を１００ｎｍの膜厚で形成して記憶素子を作製した。
また、ＧｅＳｅＧｄ膜の組成は、Ｇｅ３５Ｓｅ５５Ｇｄ１０とした。
【００９２】
図２２に示すように、記憶用薄膜４に用いられるカルコゲナイド元素として、Ｓｅを用いた場合の記憶素子においても、Ｔｅを用いた場合の記憶素子と同様の動作をするが、成膜方法としてスパッタリング法を用いた場合、Ｓｅの融点がＴｅに比べて低いため、ＧｅＳｅという化合物ターゲットを用いても、スパッタリングレートを安定させることが、Ｔｅを用いた場合と比較して難しいという欠点を有している。
【００９３】
＜実験１０＞
次に、上部電極６の材料として、ＴｉＷ膜のかわりに他の金属膜を用いた場合の特性を調べた。
なお、これ以外の各膜の材料は、下部電極２としてＴｉＷ膜を２０ｎｍの膜厚で形成し、その上にＣｕ膜を６ｎｍの膜厚で形成し、その上にＧｅ３０Ｔｅ５６Ｇｄ１４膜を２０ｎｍの膜厚で形成した。
以下、上部電極材料及び膜厚の具体的な構成を示す。
試料番号      上部電極材料              膜厚
試料１９      Ｗ（タングステン）        １００ｎｍ
試料２０      Ｐｔ（白金）              １００ｎｍ
【００９４】
この試料１９及び試料２０の記憶素子のＩ−Ｖ特性の測定結果を、図２３及び図２４にそれぞれ示す。
【００９５】
図２３及び図２４に示すように、上部電極６として、Ｗ膜或いはＰｔ膜を用いた場合の記憶素子においても、ＴｉＷ膜を用いた記憶素子の場合と同様のメモリ動作を生じることがわかる。ただし、Ｗ膜の場合、記憶用薄膜４との密着力が弱いためか、動作電圧が高くなる傾向が見られた。上部電極６としては、この他、Ａｌ，Ａｕ，Ｎｉ，Ｍｏ，Ｔａ等の金属、或いはシリサイド及び各種金属合金等、種々の材料を用いることが可能である。
なお、下部電極２においても、上部電極６の場合と同様に形成することができる。 
【００９６】
＜実験１１＞
次に、イオン源層３にＣｕ及びＴｅを含むＣｕＴｅ（Ｇｅ，Ｓｉ）Ｇｄを用いて、ＣｕとＴｅの組成比を変化させた場合の特性を調べた。
なお、イオン源層３の膜厚は３０ｎｍとした。
また、これ以外の各膜の材料は、下部電極２として窒化タングステンＷＮ膜を２０ｎｍの膜厚で形成し、記憶用薄膜４として酸化ガドリニウム膜を４．０ｎｍの膜厚で形成し、上部電極としてＴｉＷ膜を１００ｎｍの膜厚で形成した。
以下、具体的なイオン源層３の組成を示す。
試料２１：（Ｃｕ４０Ｔｅ６０）６７Ｇｅ２６Ｇｄ７
試料２２：（Ｃｕ５８Ｔｅ４２）７６Ｇｅ１８Ｇｄ６
試料２３：（Ｃｕ６８Ｔｅ３２）７９Ｇｅ１６Ｇｄ５
試料２４：（Ｃｕ８０Ｔｅ２０）８１Ｇｅ１４Ｇｄ５
試料２５：（Ｃｕ７５Ｔｅ２５）６０Ｓｉ３７Ｇｄ３
試料２６：（Ｃｕ３５Ｔｅ６５）６１Ｓｉ３３Ｇｄ６
【００９７】
これら、試料２１〜試料２６の各記憶素子のＩ−Ｖ特性を測定した。測定結果をそれぞれ図２５〜図３１に示す。
【００９８】
図２５〜図３１に示すように、いずれの試料もヒシテリシスを呈し、メモリ動作が確認された。
従って、イオン源層３のＣｕ／Ｔｅの組成比の３５／６５〜８０／２０の広い範囲に対してメモリ動作が可能であり、即ち記録及び消去に対応した極性に電圧を印加することによって、記録及び消去を行うことが可能であることがわかる。
【００９９】
＜実験１２＞
イオン源層３を実験１１と同様の材料として、下部電極２をＣｕ膜にかえて記憶素子を作製し、試料２７の記憶素子とした。
下部電極２のＣｕ膜の膜厚は２０ｎｍとした。
また、イオン源層３は、組成を（Ｃｕ５３Ｔｅ４７）７４Ｇｅ２０Ｇｄ６として、膜厚を２０ｎｍとした。
その他の各膜の材料及び膜厚は実験１１と同様にした。
そして、試料２７の記憶素子のＩ−Ｖ特性を測定した。測定結果を図３１に示す。
【０１００】
図３１より、下部電極２をＣｕ膜にかえた場合にも、同様にメモリ動作することがわかる。
また、この場合、下部電極２とイオン源層３との双方に銅Ｃｕが含有されているため、銅は膜厚方向に組成勾配を有することになる。
【０１０１】
なお、上述の実施の形態の各記憶素子では、基板１に導電率の高い高不純物濃度のシリコン基板を用いて、基板１の裏面側に接地電位（グランド電位）を印加したが、下部電極２側に電圧を印加するための構成は、その他の構成も可能である。
例えば、シリコン基板１表面に形成され、かつ、シリコン基板１とは電気的に絶縁された電極を用いてもよい。
また、基板１として、シリコン以外の半導体基板、或いは絶縁基板例えばガラスや樹脂から成る基板を用いてもよい。
【０１０２】
また、上述の実験１〜実験１０で用いた希土類元素の酸化物である記憶用薄膜４の融点は、２０００℃以上（結晶状態での文献値、以下同様）であるので、熱的に充分安定な材料であり、結晶化温度も高い。
【０１０３】
上述の実施の形態では、記憶用薄膜４が希土類元素の酸化物を含む構成であったが、その他の絶縁材料（例えば、酸化物や窒化物）を用いて記憶用薄膜４を構成することも可能である。
酸化物としては、希土類元素の酸化物以外にも、例えば、ＳｉＯ２や遷移金属酸化物等が挙げられる。
また、窒化物としては、例えば、窒化珪素ＳｉＮや希土類元素の窒化物等が挙げられる。
【０１０４】
このような記憶用薄膜４に絶縁材料を用いた構成とする場合には、イオン源層３に、カルコゲナイド元素（Ｓ，Ｓｅ，Ｔｅ）及びイオン源となる元素（Ａｇ，Ｃｕ，Ｚｎ）を含有させる。
特に、イオン源層３に、ＣｕＴｅ膜等、Ｃｕ及びＴｅを含む薄膜を用いると、前述したようにＴｅが他のカルコゲナイド元素よりも電気伝導度が高く、イオン源層３の抵抗を低くしてイオン源層３の抵抗変化を記憶用薄膜４の抵抗変化と比較して充分に小さくすることができるため、メモリ動作の安定性を向上することができるという点で、好適である。
【０１０５】
そして、記憶用薄膜４に、希土類酸化物や上述したその他の絶縁材料を用いて、さらにイオン源層３に希土類元素を含有させた構成とすることも可能である。
この構成とした場合も、イオン源層３に希土類元素を含有させたことにより、イオン源層３の結晶化温度を高くして、イオン源層３の結晶化を抑制することができる。これにより、イオン源層３を均一に形成することができ、イオン源層３の表面の粗さも抑制することができるため、記憶用薄膜４も均一に形成することが可能になる。また、保存時や使用時の熱履歴により記憶素子の特性が劣化することを抑制することができる。
【０１０６】
このように記憶用薄膜４にその他の絶縁材料を用いた構成とした場合でも、記憶用薄膜４を希土類酸化物とした場合と同様に、記憶用薄膜４の抵抗値を変化させて、メモリ動作を行うことができる。
【０１０７】
（実施例）
次に、イオン源層３に希土類元素を含有させると共に、上述した絶縁材料を記憶用薄膜４に用いて、図１に示した構造の記憶素子１０を作製して、特性を調べた。
【０１０８】
＜実験１３＞
下部電極２として、膜厚２０ｎｍの窒化タングステンＷＮ膜、イオン源層３として、膜厚３０ｎｍのＣｕＴｅＧｅＧｄ膜、記憶用薄膜４として膜厚２ｎｍの窒化珪素ＳｉＮ膜（絶縁材料）、上部電極６として膜厚１００ｎｍの金Ａｕをそれぞれ用いた場合の特性を調べた。
基板１と絶縁層５の材料は、前述した実験１〜実験１２と同様である。電流リミッタの値は、実験２と同様に１ｍＡとした。
イオン源層３のＣｕＴｅＧｅＧｄ膜の組成は、（Ｃｕ５５Ｔｅ４５）８０Ｇｅ１０Ｇｄ１０である。
このような構造の記憶素子を作製して試料２８の記憶素子とした。この試料２８のＩ−Ｖ特性の測定結果を図３２に示す。
【０１０９】
図３２より、記憶用薄膜４に絶縁材料の窒化タングステンを用いた試料２８でも、同様にメモリ動作をすることがわかる。
【０１１０】
＜実験１４＞
記憶用薄膜４として膜厚２０ｎｍの窒化ガドリニウムＧｄＮ膜を用い、上部電極６として膜厚１００ｎｍのタングステンＷをそれぞれ用いた場合の特性を調べた。
その他の材料及び電流リミッタの値は、実験１３と同様とした。
なお、イオン源層３のＣｕＴｅＧｅＧｄ膜の組成は、（Ｃｕ５５Ｔｅ４５）８２Ｇｅ１０Ｇｄ８とした。
このような構造の記憶素子を作製して試料２９の記憶素子とした。この試料２９のＩ−Ｖ特性の測定結果を図３３に示す。
【０１１１】
図３３より、記憶用薄膜４に窒化物の窒化ガドリニウムを用いた試料２９でも、同様にメモリ動作をすることがわかる。
【０１１２】
ところで、上述の実施の形態では、イオン源層３の上に記憶用薄膜４が形成された構成であったが、これら２層の上下の積層関係を逆にして、図３４に断面図を示すように、記憶用薄膜４の上にイオン源層３を形成した形態の記憶素子２０とすることも可能である。
図３４に示す記憶素子２０は、下部電極２の上に記憶用薄膜４が形成され、記憶用薄膜４上の絶縁層５の開口を通じて、記憶用薄膜４に接続するようにイオン源層３が形成され、イオン源層３の上に上部電極６が形成された構成である。
【０１１３】
次に、図３４に示した構造の記憶素子２０を実際に作製して、特性を調べた。
【０１１４】
＜実験１５＞
記憶用薄膜４に絶縁材料を用い、図３４に示した構造の記憶素子２０を次のようにして作製した。
まず、例えば高濃度のＰ型の不純物がドープされた（Ｐ＋＋の）シリコン基板１上に、下部電極２としてＷＮ膜を２０ｎｍの膜厚で成膜し、引き続き記憶用薄膜４を成膜した。次いで、リソグラフィ及び２８０℃のアニール処理を施したハードキュアレジストにより、コンタクトホールを有する絶縁層５を形成した。
次いで、イオン源層３として（Ｃｕ５５Ｔｅ４５）７３Ｇｅ７Ｓｉ１１Ｇｄ９膜を２０ｎｍの膜厚で、上部電極６としてタングステンＷ膜を１００ｎｍの膜厚で、順次成膜を行った。その後、フォトリソグラフィ技術により、リアクティブイオンエッチング装置においてアルゴンＡｒガスを用いてエッチングして、これらイオン源層３及び上部電極６をパターニングして記憶素子２０を作製した。
そして、記憶用薄膜４として、膜厚２．５ｎｍの窒化珪素ＳｉＮ膜を用いた場合を試料３０の記憶素子とし、膜厚２．８ｎｍの窒化ガドリニウムＧｄＮ膜を用いた場合を試料３１の記憶素子とした。
そして、試料３０の記憶素子及び試料３１の記憶素子に対して、Ｉ−Ｖ特性を測定した。試料３０の測定結果を図３５に示し、試料３１の測定結果を図３６に示す。
なお、図３５及び図３６のＩ−Ｖ特性図において、電位Ｖの極性は、前述した各実施例と同様に、下部電極２を基準とした場合の上部電極６の電位を横軸に記されている。このため、記録（高抵抗→低抵抗）及び消去（低抵抗→高抵抗）動作の極性が、前述した各実施例とは逆になっている。即ち、記録は−電位側で、消去は＋電位側で行われている。
【０１１５】
図３５及び図３６より、記憶用薄膜４及びイオン源層３の積層順序を前述した試料とは逆にした、これらの試料においても、同様にメモリ動作することがわかる。
【０１１６】
また、イオン源層３及び記憶用薄膜４のいずれにも希土類元素を含有させないで記憶素子を構成することも可能である。
この場合、イオン源層３が希土類元素を含有しないので、イオン源層３の抵抗値を比較的低くすることができる。
そして、特にＣｕＴｅを含む薄膜をイオン源層３に用いると、抵抗値の低いイオン源層３とすることができるため、記憶用薄膜４に前述した絶縁材料だけでなく半導体材料（例えばシリコンや化合物半導体等）を用いることも可能になる。これは、イオン源層３の抵抗値が低くなるため、記憶用薄膜４に半導体材料を用いても記憶素子１０の抵抗値の変化がほとんど記憶用薄膜４の抵抗値の変化により影響されるからである。
【０１１７】
＜実験１６＞
イオン源層３にＣｕＴｅを含む薄膜を用い、記憶用薄膜４に絶縁材料を用い、イオン源層３及び記憶用薄膜４に希土類元素を含有させないで、図１に示した構造の記憶素子１０を次のようにして作製した。
下部電極２として、膜厚５０ｎｍの窒化タングステンＷＮ膜、イオン源層３として、膜厚２５ｎｍのＣｕＴｅＳｉＧｅ膜、記憶用薄膜４として膜厚５ｎｍの酸化珪素ＳｉＯ２膜（絶縁材料）、上部電極６として膜厚１００ｎｍのＷＮ膜をそれぞれ用いた場合の特性を調べた。
基板１と絶縁層５の材料は、前述した実験１〜実験１２と同様である。電流リミッタの値は、実験２と同様に１ｍＡとした。
イオン源層３のＣｕＴｅＳｉＧｅ膜の組成は、Ｃｕ４８Ｔｅ３０Ｓｉ１５Ｇｅ７である。
このような構造の記憶素子を作製して試料３２の記憶素子とした。この試料３２のＩ−Ｖ特性の測定結果を図３７に示す。
【０１１８】
図３７より、イオン源層３及び記憶用薄膜４に希土類元素を含有させていない試料３２においても、同様にメモリ動作することがわかる。
【０１１９】
＜実験１７＞
イオン源層３にＣｕＴｅを含む薄膜を用い、記憶用薄膜４に半導体材料を用い、イオン源層３及び記憶用薄膜４に希土類元素を含有させないで、図１に示した構造の記憶素子１０を次のようにして作製した。
下部電極２として、膜厚５０ｎｍの窒化タングステンＷＮ膜、イオン源層３として、膜厚２５ｎｍのＣｕＴｅＳｉＧｅ膜、記憶用薄膜４として膜厚７ｎｍのシリコンＳｉ膜（半導体材料）、上部電極６として膜厚１００ｎｍのＷＮ膜をそれぞれ用いた場合の特性を調べた。
基板１と絶縁層５の材料は、前述した実験１〜実験１２と同様である。電流リミッタの値は、実験２と同様に１ｍＡとした。
イオン源層３のＣｕＴｅＳｉＧｅ膜の組成は、Ｃｕ４２Ｔｅ２５Ｓｉ２７Ｇｅ６である。
このような構造の記憶素子を作製して試料３３の記憶素子とした。この試料３３のＩ−Ｖ特性の測定結果を図３８に示す。
【０１２０】
図３８より、記憶用薄膜に半導体材料を用い、イオン源層３及び記憶用薄膜４に希土類元素を含有させていない試料３３においても、同様にメモリ動作することがわかる。
【０１２１】
次に、本発明の他の実施の形態として、記憶素子の概略構成図（断面図）を、図３９に示す。
この記憶素子３０は、高電気伝導度の基板１、例えばＰ型の高濃度の不純物がドープされた（Ｐ＋＋の）シリコン基板１上に下部電極２が形成され、この下部電極２上に記憶用薄膜４が形成され、この記憶用薄膜４上の絶縁層５に形成された開口を通じて記憶用薄膜４に接続するように上部電極６が形成されて構成されている。
即ち、この記憶素子３０は、図１の記憶素子１０のイオン源層３がなく、下部電極２上に記憶用薄膜４が直接形成された構成となっている。そして、図１の記憶素子１０のイオン源層３の代わりに、記憶用薄膜４がイオン源となる金属元素を含有している。
【０１２２】
記憶用薄膜４は、少なくともＴｅ，Ｓ，Ｓｅから選ばれるいずれかの元素（カルコゲン元素）と、Ｃｕ，Ａｇ，Ｚｎから選ばれるいずれかの金属元素（前述したイオン源）とを含む構成とする。
記憶用薄膜４内のこれら金属元素（Ｃｕ，Ａｇ，Ｚｎ）とカルコゲン元素（Ｔｅ，Ｓ，Ｓｅ）とが結合し、記憶用薄膜４の例えば下部に金属カルコゲナイド層を形成する。この金属カルコゲナイド層は、主に非晶質構造を有しており、イオン導体としての役割を果たす。
【０１２３】
より好ましくは、記憶用薄膜４を、さらに希土類元素のうち、Ｌａ，Ｃｅ，Ｐｒ，Ｎｄ，Ｓｍ，Ｅｕ，Ｇｄ，Ｔｂ，Ｄｙ，Ｈｏ，Ｅｒ，Ｙｂ，Ｙから選ばれる、１種類もしくは複数種類の希土類元素と酸素とを含む構成とする。
また、この記憶用薄膜４における酸素の組成は、通常は希土類元素（ＲＥ）に対してＲＥ2Ｏ3という組成を形成するが、ここでは、アモルファス膜であって、半導体領域の導電率以下の電気的性質を有していれば充分であるので、必ずしも、このような組成に限定されず、例えば、ＲＥＯｘ（０．５＜ｘ≦１．５）でも構わない。
また、この記憶用薄膜４には、例えば、Ｇｅ，Ｓｉ，Ｔｅ，Ｓ，Ｓｅ，Ｓｂ，Ｔｉ，Ｗ，Ｃｕ，Ａｇ，Ｚｎ，Ｆｅ，Ｃｏ，Ｐ，Ｎ，Ｈ等の、希土類元素以外の元素が予め含有されていても構わない。
【０１２４】
さらに、記憶用薄膜４において、希土類元素と酸素との組成比、希土類元素とＣｕ，Ａｇ，Ｚｎから選ばれる元素（金属元素）との組成比、希土類元素とＴｅ，Ｓ，Ｓｅから選ばれる元素（カルコゲン元素）との組成比のうち、少なくともいずれかの組成比が、膜厚方向に組成勾配を有しているようにした場合には、非連続的に組成が変化する界面を有する場合と比較して、界面状態に鈍感な膜を形成することが可能になり、量産時のプロセスが容易になるという利点を有する。
【０１２５】
上述した材料から成る記憶用薄膜４は、電圧パルス或いは電流パルスが印加されることにより、インピーダンス（抵抗値）が変化する特性を有する。
【０１２６】
絶縁層５には、例えばハードキュア処理されたフォトレジスト、半導体装置に一般的に用いられるＳｉＯ2やＳｉ3Ｎ4、その他の材料、例えばＳｉＯＮ，ＳｉＯＦ，Ａｌ2Ｏ3，Ｔａ2Ｏ5，ＨｆＯ2，ＺｒＯ2等の無機材料、フッ素系有機材料、芳香族系有機材料等を用いることができる。
【０１２７】
本実施の形態の記憶素子３０においては、特に、記憶用薄膜４の下地となる下部電極２を非晶質材料から成る構成とする。
この下部電極２に用いる非晶質材料としては、例えば、非晶質のＷＮ（窒化タングステン）等の非晶質金属窒化物を用いることができる。
このように、記憶用薄膜４の下地となる下部電極２を非晶質材料から成る構成とすることにより、詳細を後述するように、記録電圧のバラツキを小さくして、安定して情報の記録や消去を行うことができる利点を有する。
【０１２８】
なお、上部電極６には、通常下部電極２と同様の配線材料（本実施の形態では非晶質材料）を用いるが、下部電極２とは異なる配線材料を使用することも可能である。
即ち、上部電極６には、半導体プロセスに用いられる配線材料、例えばＴｉＷ，Ｔｉ，Ｗ，Ｃｕ，Ａｌ，Ｍｏ，Ｔａ，シリサイド等を用いることができ、結晶質の配線材料を用いることも可能である。
【０１２９】
図３９に示す本実施の形態の記憶素子３０は、次のように動作させて、情報の記憶を行うことができる。
【０１３０】
まず、前述した金属カルコゲナイド層に接する下部電極２側に、例えば正電位（＋電位）を印加して、上部電極６側が負になるように、記憶素子３０に対して正電圧を印加する。これにより、記憶用薄膜４の下部電極２側の金属カルコゲナイド層に含まれる金属元素（Ｃｕ，Ａｇ，Ｚｎ）がイオン化して記憶用薄膜４内を拡散していき、上部電極６側で電子と結合して析出する、或いは、記憶用薄膜４内部に拡散した状態で留まる。
すると、記憶用薄膜４内部にＣｕ，Ａｇ，Ｚｎを多量に含む電流パスが形成される、もしくは、記憶用薄膜４内部にＣｕ，Ａｇ，Ｚｎによる欠陥が多数形成されることによって、記憶用薄膜４の抵抗値が低くなる。記憶用薄膜４以外の各層は、記憶用薄膜４の記録前の抵抗値に比べて、元々抵抗値が低いので、記憶用薄膜４の抵抗値を低くすることにより、記憶素子３０全体の抵抗値も低くすることができる。
【０１３１】
その後、正電圧を除去して、記憶素子３０にかかる電圧をなくすと、抵抗値が低くなった状態で保持される。これにより、情報を記録することが可能になる。一度だけ記録が可能な記憶装置、いわゆる、ＰＲＯＭに用いる場合には、前記の記録過程のみで記録は完結する。
【０１３２】
一方、消去が可能な記憶装置、いわゆる、ＲＡＭ或いはＥＥＰＲＯＭ等への応用には、消去過程が必要であるが、消去過程においては、下部電極２に、例えば負電位（−電位）を印加して、上部電極６側が正になるように、記憶素子３０に対して負電圧を印加する。これにより、記憶用薄膜４内に形成されていた電流パス或いは不純物準位を構成するＣｕ，Ａｇ，Ｚｎが再びイオン化して、記憶用薄膜４内を移動して下部電極２側の金属カルコゲナイド層に戻る。
すると、記憶用薄膜４内からＣｕ，Ａｇ，Ｚｎによる電流パス、もしくは、欠陥が消滅して、記憶用薄膜４の抵抗値が高くなる。記憶用薄膜４以外の各層は元々抵抗値が低いので、記憶用薄膜４の抵抗値を高くすることにより、記憶素子３０全体の抵抗値も高くすることができる。
その後、負電圧を除去して、記憶素子３０にかかる電圧をなくすと、抵抗値が高くなった状態で保持される。これにより、記録された情報を消去することが可能になる。
【０１３３】
このような過程を繰り返すことにより、記憶素子３０に情報の記録（書き込み）と記録された情報の消去を繰り返し行うことができる。
【０１３４】
そして、例えば、抵抗値の高い状態を「０」の情報に、抵抗値の低い状態を「１」の情報に、それぞれ対応させると、正電圧の印加による情報の記録過程で「０」から「１」に変え、負電圧の印加による情報の消去過程で「１」から「０」に変えることができる。
【０１３５】
なお、記憶用薄膜４は、記録前の初期状態は高抵抗であるのが一般的であるが、プロセス工程でのプラズマ処理、アニール処理等によって、初期に記録状態である低抵抗を呈していても構わない。
記録後の抵抗値は、記憶素子３０のセルサイズ及び記憶用薄膜４の材料組成よりも、記録時に印加される電圧パルス或いは電流パルスの幅や電流量等の記録条件に依存し、初期抵抗値が１００ｋΩ以上の場合には、およそ５０Ω〜５０ｋΩの範囲となる。
記録データを復調するためには、初期の抵抗値と記録後の抵抗値との比が、およそ、２倍以上であれば充分であるので、記録前の抵抗値が１００Ωで、記録後の抵抗値が５０Ω、或いは、記録前の抵抗値が１００ｋΩ、記録後の抵抗値が５０ｋΩといった状況であれば充分であり、記憶用薄膜４の初期の抵抗値はそのような条件を満たすように設定される。記憶用薄膜４の抵抗値は、例えば、酸素濃度、膜厚、面積、さらには、不純物材料の添加によって調整することが可能である。
【０１３６】
図３９の記憶素子３０は、例えば次のようにして製造することができる。
まず、電気伝導度の高い基板１、例えば高濃度のＰ型の不純物がドープされたシリコン基板上に、下部電極２、例えば非晶質のＷＮ膜を堆積する。
次に、下部電極２上に、スパッタリング法により、記憶用薄膜４として、例えばＣｕ膜とＧｅＴｅＧｄ膜との積層膜を形成する。
【０１３７】
次に、記憶用薄膜４を覆うように絶縁層５を形成する。
さらに、フォトリソグラフィにより絶縁層５の一部を除去して、記憶用薄膜４へのコンタクト部を形成する。
続いて、必要に応じて熱処理を行う。この熱処理により、記憶用薄膜４内でＴｅ，Ｃｕ等元素を拡散させると共に、記憶用薄膜４内に酸素を導入してＧｄ等の希土類元素を酸化させることができる。
【０１３８】
次に、上部電極６として、例えばＷＮ膜を成膜した後、このＷＮ膜をパターニングする。
このようにして、図３９に示した記憶素子３０を製造することができる。
【０１３９】
上述の実施の形態の記憶素子３０の構成によれば、下部電極２と上部電極６との間に、Ｃｕ，Ａｇ，Ｚｎを含む記憶用薄膜４とが挟まれた構成とすることにより、例えば、下部電極２側に正電圧（＋電位）を印加して、上部電極６側が負になるようにした場合に、記憶用薄膜４内に、Ｃｕ，Ａｇ，Ｚｎを多量に含む電流パスが形成されて、或いは記憶用薄膜４内に、Ｃｕ，Ａｇ，Ｚｎによる欠陥が多数形成されることによって、記憶用薄膜４の抵抗値が低くなり、記憶素子３０全体の抵抗値が低くなる。そして、正電圧の印加を停止して、記憶素子３０に電圧が印加されないようにすることで、抵抗値が低くなった状態が保持され、情報を記録することが可能になる。このような構成は、例えばＰＲＯＭ等の一度だけ記録が可能な記憶装置に用いることができる。
【０１４０】
そして、記憶素子３０の抵抗値の変化、特に記憶用薄膜４の抵抗値の変化を利用して情報の記憶を行っているため、記憶素子３０を微細化していった場合にも、情報の記録や記録した情報の保存が容易になる。
【０１４１】
また、例えば、ＲＡＭやＥＥＰＲＯＭ等の記録に加えて消去が可能な記憶装置に用いるような場合は、上述した記録後の状態の記憶素子３０に対して、例えば、下部電極２に負電圧（−電位）を印加して、上部電極６側が正になるようにする。これにより、記憶用薄膜４内に形成されていた、Ｃｕ，Ａｇ，Ｚｎによる電流パス、或いは欠陥が消滅して、記憶用薄膜４の抵抗値が高くなり、記憶素子３０全体の抵抗値が高くなる。そして、負電圧の印加を停止して、記憶素子３０に電圧が印加されないようにすることで、抵抗値が高くなった状態が保持され、記録されていた情報を消去することが可能になる。
【０１４２】
また、本実施の形態の記憶素子３０によれば、下部電極２、記憶用薄膜４、上部電極６を、いずれもスパッタリングが可能な材料で構成することが可能である。例えば、各層の材料に適応した組成からなるターゲットを用いて、スパッタリングを行えばよい。
また、同一のスパッタリング装置内で、ターゲットを交換することにより、連続して成膜することも可能である。
【０１４３】
また、本実施の形態の記憶素子３０の構成によれば、特に、記憶用薄膜４の下地となる下部電極２を、非晶質材料から成る構成としていることにより、その上に形成されている記憶用薄膜４を、（結晶質になる部分がなく）均一に非晶質構造とすることができ、これにより記憶用薄膜４とその上の上部電極６との界面を平坦に形成することができる。
このように、記憶用薄膜４とその上の上部電極６との界面が平坦になることにより、記憶用薄膜４内の電界分布が均一になり、高抵抗状態から低抵抗状態にスイッチングする際のスイッチング電圧を、バラツキが少なく、繰り返し記録・消去に対しても均一な値とすることができる。
従って、スイッチング電圧のバラツキが少なく、安定して動作する記憶素子を実現することができる。
【０１４４】
さらに、記憶用薄膜４を、希土類元素のうち、Ｌａ，Ｃｅ，Ｐｒ，Ｎｄ，Ｓｍ，Ｅｕ，Ｇｄ，Ｔｂ，Ｄｙ，Ｈｏ，Ｅｒ，Ｙｂ，Ｙから選ばれる、１種類もしくは複数種類の希土類元素と酸素とを含む構成とした場合には、希土類酸化物が形成されており、記憶用薄膜４が熱的に安定となるため、非常に僅かな電流で、情報の記録を安定に行うことができる。
また、希土類元素の働きにより、Ｔｅ，Ｓ，Ｓｅ（カルコゲン元素）の結晶化温度が上昇し、高温環境下での結晶化を抑制することができる。
従って、高温環境下や長期保存時においても、記録された内容を安定して保持することができる。
【０１４５】
なお、スイッチング電圧のバラツキ等の不安定性の要因は、結晶質材料から成る下地上のＣｕＴｅ等における、（Ｃｕ，Ａｇ，Ｚｎ）＋（Ｔｅ，Ｓ，Ｓｅ）材料の異常成長であるため、記憶用薄膜４が希土類元素を含有しない場合においても、同様な問題が発生するものである。
即ち、記憶用薄膜４が希土類元素を含有しない場合においても、下地材料を非晶質構造にすることによって、スイッチング電圧のバラツキ等を抑制し、記憶素子３０の安定性を向上することができる。
【０１４６】
また、前述した記憶用薄膜４が絶縁材料（例えば、酸化膜や窒化膜等）から成り記憶用薄膜４とは別にイオン源層３が設けられた構成の記憶素子においても、同様に、下地材料を非晶質構造にすることにより、イオン源層３の結晶化を抑制することができ、これによりスイッチング電圧等の素子特性のばらつき低減に効果があるものである。
【０１４７】
そして、前述した各種の構成（記憶用薄膜４の材料、イオン源層３の有無、イオン源層３の材料等）の記憶素子において、記憶用薄膜４の下地材料を非晶質構造にすることにより、記憶素子の安定性を向上することができる。
【０１４８】
上述した実施の形態の記憶素子３０を、多数マトリクス状に配置することにより、記憶装置を構成することができる。
各記憶素子３０に対して、その下部電極２側に接続された配線と、その上部電極６側に接続された配線とを設け、例えばこれらの配線の交差点付近に各記憶素子３０が配置されるようにすればよい。
【０１４９】
具体的には、例えば下部電極２を行方向のメモリセルに共通して形成し、上部電極６に接続された配線を列方向のメモリセルに共通して形成し、電位を印加して電流を流す下部電極２と配線とを選択することにより、記録を行うべきメモリセルを選択して、このメモリセルの記憶素子３０に電流を流して、情報の記録や記録した情報の消去を行うことができる。
【０１５０】
そして、上述した実施の形態の記憶素子３０は、容易に情報の記録及び情報の読み出しを行うことができ、特に、高温環境下及び長期のデータ保持安定性に優れた特性を有する。
また、上述した実施の形態の記憶素子３０は、微細化していった場合においても、情報の記録や記録した情報の保持が容易になる。
従って、上述した実施の形態の記憶素子３０を用いて記憶装置を構成することにより、記憶装置の集積化（高密度化）や小型化を図ることができる。
【０１５１】
なお、記憶用薄膜４の下地材料に結晶質材料を用いた場合でも、イオン源層３及び記憶用薄膜４の組成や成膜条件を制御することにより、結晶粒径を小さくして、前述した異常成長を抑制することが可能である。
このため、記憶用薄膜４の下地材料に結晶質材料を使用したからといって、必ずしも問題を生じるわけではない。
一方、上述のように記憶用薄膜４の下地材料に非晶質材料を使用すると、容易に記憶素子の安定性を向上することができ、組成や成膜条件の制約も少ないという利点がある。
【０１５２】
（実施例）
次に、上述した実施の形態の記憶素子３０と、下地材料に結晶質材料を用いた記憶素子とを、それぞれ作製して、特性を調べた。
【０１５３】
＜実験１８＞
まず、記憶用薄膜４の下地となる下部電極２に、体心立方格子の結晶構造を持つＴｉＷを用いて、図３９に示した構造の記憶素子３０と同様の記憶素子を作製した。
シリコン基板上に、スパッタリングにより、記憶用薄膜４の下地となる下部電極２としてＴｉＷ膜を２０ｎｍの膜厚で堆積した。
続いて、マグネトロンスパッタリング装置を用いて、Ｃｕ膜を８ｎｍの膜厚で形成し、引き続き、Ａｒガス導入によるスパッタリング方法により、ＧｅＴｅＧｄ膜を２０ｎｍの膜厚で形成して、記憶用薄膜４となる積層膜を形成した。
次に、積層膜を覆ってフォトレジストを形成し、その後、フォトリソグラフィ技術により、露光と現像を行って積層膜上のフォトレジストに開口（スルーホール）を形成した。開口（スルーホール）の大きさは縦２μｍ、横２μｍとした。
その後、真空中２８０℃において熱処理を行って、フォトレジストを変質させて、温度やエッチング等に対して安定なハードキュアレジストとして、絶縁層５を形成した。この熱処理は、フォトレジストを硬化させる効果の他に、記憶用薄膜４内の構造を熱平衡状態にし安定な層構造を形成する効果と、記憶用薄膜４内に酸素元素を導入して希土類酸化層を形成する効果を有する。なお、絶縁層５にハードキュアレジストを用いたのは、実験上簡便に形成できるためであり、製品を製造する場合においては、他の材料（シリコン酸化膜等）を絶縁層５に用いた方がよい。
次に、上部電極６としてＴｉＷ膜を１０ｎｍの膜厚で成膜した。その後、フォトリソグラフィ技術により、プラズマエッチング装置を用いて、ハードキュアレジストから成る絶縁層５上に堆積した上部電極６を、５０μｍ×５０μｍの大きさにパターニングした。
このような構造の記憶素子を作製して、試料３４の記憶素子とした。
【０１５４】
次に、記憶用薄膜４の下地となる下部電極２に、非晶質構造を持つＷＮを用いて、図３９に示した構造の記憶素子３０を作製した。
シリコン基板上に、スパッタリングにより、記憶用薄膜４の下地となる下部電極２としてＷＮ膜を２５ｎｍの膜厚で堆積した。このとき、スパッタリングの条件を制御することにより、非晶質のＷＮ膜を形成することができる。
続いて、マグネトロンスパッタリング装置を用いて、Ｃｕ膜を８ｎｍの膜厚で形成し、引き続き、Ａｒガス導入によるスパッタリング方法により、ＧｅＴｅＧｄを２０ｎｍの膜厚で形成して、記憶用薄膜４となる積層膜を形成した。
次に、積層膜を覆ってフォトレジストを形成し、その後、フォトリソグラフィ技術により、露光と現像を行って積層膜上のフォトレジストに開口（スルーホール）を形成した。開口（スルーホール）の大きさは縦２μｍ、横２μｍとした。
その後、真空中２７０℃において熱処理を行って、フォトレジストを変質させて、温度やエッチング等に対して安定なハードキュアレジストとして、絶縁層５膜を形成した。この熱処理により、フォトレジストを硬化させる効果の他に、記憶用薄膜４内の構造を熱平衡状態にし安定な層構造を形成する効果と、記憶用薄膜４内に酸素元素を導入して希土類酸化層を形成する効果を有する。なお、絶縁層５にハードキュアレジストを用いたのは、実験上簡便に形成できるためであり、製品を製造する場合においては、他の材料（シリコン酸化膜等）を絶縁層５に用いた方がよい。
次に、上部電極６としてＷＮ膜を１５ｎｍの膜厚で成膜した。その後、フォトリソグラフィ技術により、プラズマエッチング装置を用いて、ハードキュアレジストから成る絶縁層５上に堆積した上部電極６を、５０μｍ×５０μｍの大きさにパターニングした。
このような構造の記憶素子３０を作製して、試料３５の記憶素子３０とした。
【０１５５】
ここで、試料３５の記憶素子３０を、オージェ電子分光（ＡＥＳ）法を用いて、深さ方向に組成分析した。深さ方向の組成分析は、記憶素子３０の上部電極６側からＡｒイオンを照射して、スパッタリングの効果で表面を削りながら、最表面の組成分析をＡＥＳ法により行った。
得られた分析結果を、図４０Ａ〜図４０Ｃに示す。横軸はＡｒスパッタリング時間（分）を示しており、記憶素子３０の深さに対応している。縦軸は、各元素の組成分布（％）を示している。図４０ＡはＷとＮの分布を示し、図４０ＢはＧｄとＯの分布を示し、図４０ＣはＣｕとＴｅとＧｅの分布を示している。これらの図は、同時に得られた組成分析結果を、いくつかの元素毎に分けて表示したものである。
【０１５６】
図４０Ａ〜図４０Ｃに示す深さ方向の組成分析結果から、記憶素子３０の記憶用薄膜４が、下部電極２側のＣｕ−Ｔｅ−Ｇｅを主成分とする層（金属カルコゲナイド層）４Ａと、上部電極６側のＧｄ−Ｏを主成分とする層（希土類酸化層）４Ｂとから構成され、また記憶用薄膜４内に組成勾配を有していることが観察される。
このように、膜厚方向に材料組成の勾配がつく理由は、成膜後のＧｄ（希土類金属元素）が非常に化学的に活性であり、記憶用薄膜４中を拡散して酸素濃度の高い表面側に移動し、酸化物層を形成することと、Ｃｕ（金属元素）はカルコゲナイド元素（Ｔｅ，Ｓ，Ｓｅ）と容易に結合し化合物を形成することである。
このように組成勾配を有する場合には、非連続的に組成が変化する界面を有する場合と比較して、界面状態に鈍感な膜を形成することが可能で、量産時のプロセスが容易になるという利点を有する。また、熱平衡状態の構造を利用するために、製造プロセスのバラツキに対して影響を受けにくいという利点を有する。
また、図４０Ｂの希土類元素であるＧｄの組成分布に注目すると、金属カルコゲナイド層４Ａ内では、膜厚方向に対して組成勾配を有していることがわかる。この金属カルコゲナイド層４Ａに存在する希土類元素の働きによって、カルコゲナイドの結晶化温度が上昇し、高温環境下での結晶化を抑制することができる。
その結果、記憶素子３０は、高温環境下において、更には長期保存時においても、記録された内容を安定して保持することができる。
【０１５７】
次に、試料３４の記憶素子及び試料３５の記憶素子３０について、Ｉ−Ｖ特性の測定を行った。
まず、それぞれの記憶素子に対して、下部電極２を接地電位（グランド電位）に接続し、上部電極６に負の電位を加えた。
そして、上部電極６に印加する負電位を０Ｖから減少させて、電流の変化を測定した。ただし、電流が１ｍＡに達した所で電流リミッタが動作するように設定しておいて、それ以上は上部電極に印加する負電位、即ち記憶素子に加わる電圧が増加しないように設定した。
また、電流が１ｍＡに達して電流リミッタが動作した状態から、上部電極６に印加する負電位を０Ｖまで減少させていき、電流の変化を測定した。引き続き、今度は、逆に上部電極６に正電位を印加し、電流が減少し、電流が殆ど流れなくなるような電圧まで正電位を増大させた後に、再び０電位に戻す操作を行った。そして、この操作を８回繰り返した。
【０１５８】
試料３４のＩ−Ｖ特性の測定結果を図４１に示し、試料３５のＩ−Ｖ特性の測定結果を図４２に示す。
【０１５９】
図４１及び図４２より、いずれの記憶素子でも、初期は抵抗値が高く、記憶素子がＯＦＦ状態にあり、電圧が負方向に増加することにより、ある閾値電圧（スイッチング電圧）以上のところで急激に電流が増加する。即ち記憶素子の抵抗値が低くなり、ＯＮ状態へと遷移することがわかる。これにより、情報が記録されることがわかる。
一方、その後、電圧を減少させても、一定抵抗値を保ったままであり、即ち、記憶素子のＯＮ状態が保たれ、記録された情報が保持されることがわかる。
そして、いずれの試料も、電圧Ｖ＝０．１Ｖの箇所でのＯＦＦ状態の抵抗値は約２ＭΩ、ＯＮ状態の抵抗値は約１００ｋΩであった。
また、図４１及び図４２に示されるように、逆極性の電圧Ｖ、即ち上部電極に正電位（＋電位）を印加し、基板１の裏面側を接地電位（グランド電位）に接続して、Ｖ＝０．３Ｖ以上の正電位を印加した後に、再び０Ｖにすることにより、抵抗値が初期のＯＦＦ状態の高抵抗の状態に戻ることが確認された。即ち記憶素子に記録した情報を、負電圧の印加により消去できることがわかる。
【０１６０】
しかしながら、図４１の試料３４のＩ−Ｖ特性からは、８回繰り返して記憶・消去を行ったときの各回のスイッチング電圧にバラツキが観察される。
そこで、続いて、この試料３４の記憶素子の断面構造を、透過電子顕微鏡（ＴＥＭ）により解析した。使用したＴＥＭは、電界放出型の電子銃を備え、観察サンプル上で電子線を１ｎｍ〜５ｎｍ径程度の大きさまで収束することができる構成である。
試料３４の記憶素子の断面ＴＥＭ像を図４３Ａに示し、このＴＥＭ像の構造を説明する概略構成図を図４３Ｂに示す。記憶用薄膜４は、下地の下部電極２側のＣｕ−Ｔｅを主成分とする層４Ａと、上部電極６側のＧｄ−Ｏを主成分とする層４Ｂに分かれている。
そして、図４３Ａ中のＸ点（下部電極２）に電子線を５ｎｍ径に収束させて得られた電子回折図形（ナノエリアディフラクション）を図４４Ｃに示す。また、図４３Ａ中のＹ点（記憶用薄膜４のＣｕ−Ｔｅを主成分とする層４Ａ）に電子線を５ｎｍ径に収束させて得られた電子回折図形（ナノエリアディフラクション）を図４４Ｄに示す。
【０１６１】
図４３Ａ及び図４３Ｂから、下地の下部電極２と記憶用薄膜４との界面は平坦であるのに対して、記憶用薄膜４と上部電極６との界面ではラフネスが著しいことがわかる。下地の下部電極２及び記憶用薄膜４の構造は、それぞれの電子回折図形から判断できる。
図４４Ｃに示す下地の下部電極２の電子回折図形では、スポット状の回折ピークが得られ、この下地の下部電極２が結晶質の構造を有していることがわかる。
また、図４４Ｄに示す記憶用薄膜４の下部の層（金属カルコゲナイド層）４Ａの電子回折図形でも、スポット状の回折ピークが得られ、この層が結晶質の構造を有していることがわかる。
【０１６２】
従って、試料３４の記憶素子のように、下地の下部電極２が、規則正しく原子が配列した結晶質の構造を持つ場合には、記憶素子を製造する際に、以下の現象が起こると考えられる。
まず、下地表面の原子ステップを核として、記憶用薄膜４内の金属カルコゲナイド層４Ａが、部分的に結晶化される。
これにより、カルコゲナイド層４Ａでは、非晶質構造をもつ領域と、結晶質構造を持つ領域が混在する。カルコゲナイド層４Ａ内の結晶学的な構造の不均一な分布は、記憶用薄膜４のラフネスを増大させ、記憶用薄膜４と上部電極６との界面での電界分布を不均一にする。
その結果、希土類酸化膜中への金属元素の拡散が始まるスイッチング電圧が不安定となる。もしくは、金属カルコゲナイドのイオン伝導体としての性質（例えば金属元素の移動度）に不均一な分布を生じるために、電圧を印加したときに、希土類酸化膜中へ金属元素の拡散の進行度合いにバラツキを生じる。
結果として、繰り返し記憶・消去時のスイッチング電圧のバラツキを生じてしまう。
【０１６３】
なお、試料３４では、下地の下部電極２の材料として、体心立法格子の結晶構造を持つＴｉＷを用いたが、他の結晶質構造を持つ材料を下部電極２に用いた場合にも、同様の結果となる。
【０１６４】
一方、図４２に示す試料３５のＩ−Ｖ特性において、高抵抗状態から低抵抗状態にスイッチングする際に必要なスイッチング電圧に注目すると、図４１に示した試料３４のＩ−Ｖ特性と比較して、繰り返して記憶・消去を行ったときのスイッチング電圧のバラツキが改善されていることがわかる。
【０１６５】
続いて、この試料３５の記憶素子３０の断面構造を、ＴＥＭにより解析した。使用したＴＥＭは、電界放出型の電子銃を備え、観察サンプル上で電子線を１ｎｍ〜５ｎｍ径程度の大きさまで収束することができる構成である。
試料３５の記憶素子の断面ＴＥＭ像を図４５Ａに示し、このＴＥＭ像の構造を説明する概略構成図を図４５Ｂに示す。記憶用薄膜４は、下地の下部電極２側のＣｕ−Ｔｅを主成分とする層４Ａと、上部電極６側のＧｄ−Ｏを主成分とする層４Ｂに分かれている。
そして、図４５Ａ中のＷ点（下部電極２）に電子線を５ｎｍ径に収束させて得られた電子回折図形（ナノエリアディフラクション）を図４６Ｃに示す。また、図４５Ａ中のＺ点（記憶用薄膜４のＣｕ−Ｔｅを主成分とする層４Ａ）に電子線を５ｎｍ径に収束させて得られた電子回折図形（ナノエリアディフラクション）を図４６Ｄに示す。
【０１６６】
図４５Ａ及び図４５Ｂから、試料３４と比較して、記憶用薄膜４と上部電極６との界面のラフネスが顕著に改善されていることがわかる。下地の下部電極２及び記憶用薄膜４の構造は、それぞれの電子回折図形から判断できる。
図４６Ｃに示す下地の下部電極２の電子回折図形では、回折像の位置が明確でなく、幅広い分布をもつ光輪状のパターン（以下、ハローパターンと呼ぶ）が得られ、下地の下部電極２が非晶質構造を有していることがわかる。
また、図４６Ｄに示す記憶用薄膜４の下部の層（金属カルコゲナイド層）４Ａの電子回折図形でも、ハローパターンが得られ、この層が非晶質構造を有していることがわかる。
【０１６７】
従って、試料３５の記憶素子３０のように、下地の下部電極２が、非晶質の構造を持つ場合には、記憶素子を製造する際に、以下の現象が起こると考えられる。
まず、下地材料上に結晶成長の核となるところがないので、記憶用薄膜４内の金属カルコゲナイド層４Ａでは、部分的な結晶化が生じることがなく、本来安定な構造である非晶質構造を有する。
これにより、カルコゲナイド層４Ａ及び上部の希土類酸化層４Ｂが、均一で平坦な構造を有するようになる。
その結果、記憶用薄膜４と上部電極６との界面が平坦になるので、記憶用薄膜４内の電界分布が均一となり、希土類酸化膜中への金属元素の拡散が始まるスイッチング電圧が安定な値を持つようになる。もしくは、金属カルコゲナイドのイオン伝導体としての性質（例えば金属元素の伝導率）に均一な分布となるために、電圧を印加したときに、希土類酸化膜中へ金属元素の拡散の進行度合いが一様となる。
結果として、繰り返し記憶・消去時のスイッチング電圧が均一となる。
【０１６８】
なお、試料３５では、下地の下部電極２の材料として、非晶質構造を持つＷＮを用いたが、他の非晶質構造を持つ材料を下部電極２に用いた場合にも同様の効果が見られる。
【０１６９】
即ち、繰り返し記憶・消去時のスイッチング電圧を均一にする効果は、材料に依存するものではなく、下地材料の結晶学的な構造のみに依存するものである。
【０１７０】
また、上述の試料３４に示したように、結晶質構造の下地上に作製した金属カルコゲナイド層の結晶学的構造の不均一は、金属カルコゲナイド層のラフネス増大、及び金属カルコゲナイド層のイオン伝導体としての性質（例えば、金属元素の移動度）の不均一を生じさせ、その結果として、スイッチング電圧のバラツキを増大させる。
従って、金属カルコゲナイド層の結晶学的な構造の不均一を著しく改善する、非晶質構造の下地材料を採用することにより、金属カルコゲナイド層を記憶用薄膜内に含む全ての記憶素子において、例えば、希土類酸化層を含まない場合においても、スイッチング電圧等の素子特性のばらつき低減に効果があるものである。
【０１７１】
ところで、コンピュータ等の情報機器においては、再生用の記憶素子として、短期間で納品が可能であるという特徴を有する所謂ＲＯＭが用いられている。また、書き換えが不要な情報を記録する際に用いる一度だけ記録が可能な記憶素子として、所謂ＰＲＯＭ（Programmable ROM）が用いられている。
このＰＲＯＭとしては様々な種類が知られているが、典型的な素子としては、アンチフューズＲＯＭが知られている。このアンチフューズＲＯＭは、電極間に、アモルファスＳｉ（Zhang,G他,“On-state reliability of amorphous Silicon antifuses”,ElectronDevices Meeting,1995.,International,10-13 Dec.1995.p10-13参照）、又は、ＡｌＮやＳｉＮ等の窒化物（W.T.Li他,“A comparative study of the on-off switching behavior of metal-insulator-metal antifuses”,IEEE Electron Device Letters,vol.21,2000,p295参照）、あるいはＳｉＯ２等の酸化物からなる膜が挟まれた構成となっており、抵抗値が高抵抗である初期の絶縁状態に電圧を印加することにより、電極間に挟まれた膜内に絶縁破壊を生じさせ、抵抗値を低抵抗へと遷移させて記録を行うものである。
このような記憶素子は、記憶素子を電気的に分離するために、所謂アクセストランジスタと呼ばれるＭＯＳ型のトランジスタと接続された形で記憶セルが形成されている。そして、この記憶セルが複数配置された記憶セルアレイにより、記憶装置が構成されている。
【０１７２】
上述のアンチフューズＲＯＭでは、絶縁破壊電圧として数Ｖの電圧が必要であり、かつｍＡオーダーの電流を流さないと、記録後の低抵抗状態が経時変化により記録前の高抵抗状態へ戻ってしまうといった、所謂スイッチオフ現象が生じる。このため、安定な記録を行うためには、ｍＡオーダーの電流が必要となっている。
即ち、電極間に挟まれた、アモルファスシリコン、ＡｌＮやＳｉＮ等の窒化物、ＳｉＯ2等の酸化物からなる膜は、膜厚が十数ｎｍ〜数十ｎｍと厚いため、スイッチ現象を生じやすく、抵抗値を安定して保持することができない。
これらの膜を薄くする場合も考えられるが、例えばＳｉＯ2膜を薄くした場合は、膜厚のばらつきやリーク電流が大きくなり、特性が安定した薄膜を得ることはできない。
【０１７３】
また、ＭＯＳ型のトランジスタは、半導体微細加工技術の進展と共にトランジスタサイズが小さくなってきており、これによって、トランジスタを流れる電流も小さくなってきているため、例えば、ゲート幅が０．１μｍのＭＯＳ型のトランジスタでは、およそ０．１ｍＡ程度の電流しか流すことができず、充分に安定な記録を行うことができない。
また、アンチフューズＲＯＭでは、絶縁破壊を原理として情報の記録を行っており、この絶縁破壊は局所的に生じる現象であるため、記憶素子のサイズが小さくなっても大幅な記録電流の低減は期待できない。
【０１７４】
これに対して、選択素子として、ＭＯＳ型のトランジスタではなく、例えば、アモルファスシリコンによるｐｎダイオードを用いる構成も知られている。このような構成は、ＭＯＳ型のトランジスタを用いないために、同一基板上に記憶セルアレイを積層することが容易であり、記憶容量を増やすことが可能である。
しかしながら、ｐｎダイオードを用いているため、ダイオードとして機能させるためには、記憶素子サイズとして空乏層を形成するための膜厚（およそ１００ｎｍ）以上の厚さが必要であり、記録素子サイズを例えば５０ｎｍ以下とする場合に加工が困難になる。
また、読み出しの際にｐｎダイオードをＯＮさせる必要があり、少なくとも、ｐｎダイオードの閾値電圧（およそ０．７Ｖ）以上の電圧を必要とするため、読み出しの際の消費電力を抑制することが難しい。
【０１７５】
選択素子として用いるダイオードとしては、この他にもショットキーダイオードやカルコゲナイド半導体を用いたダイオード等が挙げられる。
しかしながら、ショットキーダイオードを用いた場合は、ｐｎダイオードを用いた場合と同様に膜厚の問題や電流電圧特性の温度変化が著しいという問題がある。また、カルコゲナイド半導体を用いた場合は、アモルファスカルコゲナイドの結晶化温度がおよそ２００℃〜３００℃であり、通常の半導体プロセスに対して充分な熱耐性を得ることが厳しい。
【０１７６】
上述した点に鑑みて、ＰＲＯＭ等の一度だけ記録が可能な記憶装置において、情報の記録を充分に安定して行うことを可能にする構成の記憶素子の実施の形態を次に示す。
【０１７７】
次に、本発明のさらに他の実施の形態として、記憶素子の概略構成図（断面図）を、図４７に示す。
本実施の形態は、本発明の記憶素子を、一度だけ記録が可能な記憶素子に適用したものである。
この記憶素子４０は、高電気伝導度の基板１、例えばＰ型の高濃度の不純物がドープされた（Ｐ＋＋の）シリコン基板１上に下部電極２が形成され、この下部電極２上に記憶用薄膜４が形成され、この記憶用薄膜４上の絶縁層５に形成された開口を通じて記憶用薄膜４に接続するように上部電極６が形成されて構成されている。
即ち、この記憶素子４０は、図１の記憶素子１０のイオン源層３がなく、下部電極２上に記憶用薄膜４が直接形成された構成となっている。
【０１７８】
下部電極２には、半導体プロセスに用いられる配線材料、例えばＴｉＷ，Ｔｉ，Ｗ，ＷＮ，Ｃｕ，Ａｌ，Ｍｏ，Ｔａ，シリサイド等を用いることができる。
この下部電極２に、例えばＴｉＷ膜を用いた場合には、膜厚を例えば１０ｎｍ〜１００ｎｍの範囲にすればよい。
【０１７９】
記憶用薄膜４は、希土類元素のうち、Ｌａ，Ｃｅ，Ｐｒ，Ｎｄ，Ｓｍ，Ｅｕ，Ｇｄ，Ｔｂ，Ｄｙ，Ｈｏ，Ｅｒ，Ｙｂ，Ｙから選ばれる、１種類もしくは複数種類の希土類元素の酸化物からなる薄膜（希土類酸化物薄膜）を用いる。
この記憶用薄膜４は、通常絶縁材料であるため、例えば膜厚０．５ｎｍ〜５．０ｎｍと薄くして、電流を流すことにより絶縁破壊させることができるようにする。なお、膜厚の上限を５．０ｎｍとしたが、この膜厚の上限は、絶縁破壊電圧（記録電圧）の大きさ（例えば４Ｖ〜６Ｖ）等を考慮しても、およそ１０ｎｍ以下であれば問題ないものと推測される。
【０１８０】
また、この記憶用薄膜４における酸素の組成は、通常は希土類元素（ＲＥ）に対してＲＥ2Ｏ3という組成を形成するが、ここでは、アモルファス膜であって、半導体領域の導電率以下の電気的性質を有していれば充分であるので、必ずしも、このような組成に限定されず、例えば、ＲＥＯｘ（０．５＜ｘ≦１．５）でも構わない。
【０１８１】
また、この記憶用薄膜４には、例えば、Ｇｅ，Ｓｉ，Ｔｅ，Ｓ，Ｓｅ，Ｓｂ，Ｔｉ，Ｗ，Ｃｕ，Ａｇ，Ｚｎ，Ｆｅ，Ｃｏ，Ｐ，Ｎ，Ｈ等の、希土類元素以外の元素が予め含有されていても構わない。
【０１８２】
上述した材料から成る記憶用薄膜４は、電圧パルス或いは電流パルスが印加されることにより、インピーダンス（抵抗値）が変化する特性を有する。
【０１８３】
絶縁層５には、例えばハードキュア処理されたフォトレジスト、半導体装置に一般的に用いられるＳｉＯ2やＳｉ3Ｎ4、その他の材料、例えばＳｉＯＮ，ＳｉＯＦ，Ａｌ2Ｏ3，Ｔａ2Ｏ5，ＨｆＯ2，ＺｒＯ2等の無機材料、フッ素系有機材料、芳香族系有機材料等を用いることができる。
上部電極６には、下部電極２と同様に、通常の半導体配線材料が用いられる。
【０１８４】
図４７に示す本実施の形態の記憶素子４０では、次のように動作させて、情報の記録を行うことができる。
【０１８５】
まず、希土類酸化物薄膜４の上下に設けられた下部電極２及び上部電極６の２つの電極に電圧を印加する。これにより、印加された電圧が絶縁耐圧以上の場合は、希土類酸化物薄膜４内で絶縁破壊が生じ、希土類酸化物薄膜４内を電流が流れることにより希土類酸化物薄膜４の抵抗値が低くなる。希土類酸化物薄膜４以外の各層は、希土類酸化物薄膜４の記録前の抵抗値に比べて、元々抵抗値が低いので、希土類酸化物薄膜４の抵抗値を低くすることにより、記憶素子４０全体の抵抗値も低くすることができる。
【０１８６】
その後、下部電極２及び上部電極６への電圧を除去して、記憶素子４０にかかる電圧をなくすと、抵抗値が低くなった状態で保持される。これにより、情報を記録することが可能になる。この際、非常に僅かな電流で記録を行うことが可能になる。
【０１８７】
そして、例えば、抵抗値の高い状態を「０」の情報に、抵抗値の低い状態を「１」の情報に、それぞれ対応させると、電圧の印加による情報の記録過程で「０」から「１」に変えることができる。
【０１８８】
ここで、上述したように、希土類酸化物薄膜４を挟んだ場合に、非常に僅かな電流で安定な記録を行うことができるのは、希土類酸化物薄膜４の絶縁耐圧が極めて高く、０．５ｎｍ〜５．０ｎｍと非常に薄い膜厚で充分高い抵抗状態を安定に保持することが可能であること、また、希土類酸化物薄膜４の膜厚が非常に薄く、絶縁破壊による希土類酸化物薄膜４内部への電極材料の拡散が生じた場合に、ごく微量の拡散によっても充分に抵抗値を低くすることが可能であること、等が考えられる。
また、これに加えて、希土類酸化物薄膜４の融点が２０００℃以上であって熱的に安定であり、温度負荷時、酸素原子の拡散等による絶縁破壊後の絶縁特性の修復が容易に行われないので（即ち、絶縁破壊が元に戻り難いので）、上述したように、電圧の印加による情報の記録過程で、例えば「０」から「１」に変えるだけの、所謂一度だけ情報の記録が可能な構成を得ることができる。
【０１８９】
ここで、図４７に示した構成の記憶素子４０は、例えば次のようにして製造することができる。
【０１９０】
まず、電気伝導度の高い基板１、例えば高濃度のＰ型の不純物がドープされたシリコン基板上に、下部電極２、例えばＴｉＷ膜を堆積する。
次に、希土類酸化物薄膜４、例えばＧｄ2Ｏ3膜を形成する。
次に、希土類酸化物薄膜４を覆って絶縁層５を形成した後に、フォトリソグラフィにより絶縁層５の一部を除去して、希土類酸化物薄膜４へのコンタクト部を形成する。
【０１９１】
続いて、例えばマグネトロンスパッタリング装置によって、上部電極６として、例えばＴｉＷ膜を成膜する。
その後、ＴｉＷ膜を、例えばプラズマエッチング等によりパターニングする。プラズマエッチングの他には、イオンミリング、ＲＩＥ（反応性イオンエッチング）等のエッチング方法を用いてパターニングを行うことができる。
このようにして、図４７に示した記憶素子４０を製造することができる。
【０１９２】
上述の実施の形態の記憶素子４０の構成によれば、下部電極２と上部電極６との間に希土類酸化物薄膜４を挟んで構成することにより、熱的に安定で、非常に僅かな電流を流すことにより情報の記録を行うことができるので、従来のように、記録後の抵抗値が記録前の抵抗値に戻ってしまうといったスイッチオフ現象を防止でき、記録後の抵抗値を一定して保持することができる。
従って、例えば、下部電極と上部電極との間に、アモルファスＳｉ、ＡｌＮやＳｉＮ等の窒化物、或いはＳｉＯ2膜の酸化物から成る膜を挟んだ構成の従来の記憶素子の場合に比べて、情報の記録を安定に行うことが可能になる。
【０１９３】
また、記憶素子４０の抵抗値の変化、特に希土類酸化物薄膜４の抵抗値の変化を利用して情報の記憶を行っているため、記憶素子４０を微細化していった場合にも、情報の記録や記録した情報の保存が容易になる。
【０１９４】
また、本実施の形態の記憶素子４０によれば、下部電極２、希土類酸化物薄膜４、上部電極６を、いずれもスパッタリングが可能な材料で構成することが可能である。例えば、各層の材料に適応した組成からなるターゲットを用いて、スパッタリングを行えばよい。また、同一のスパッタリング装置内で、ターゲットを交換することにより、連続して成膜することも可能である。
【０１９５】
上述した実施の形態の記憶素子４０を、多数マトリクス状に配置することにより、記憶装置を構成することができる。
各記憶素子４０に対して、その下部電極２側に接続された配線と、その上部電極６側に接続された配線とを設け、例えばこれらの配線の交差点付近に記憶素子４０が配置されるようにすればよい。
【０１９６】
また、図示していないが、例えば下部電極２を行方向のメモリセルに共通して形成し、上部電極６に接続された配線を列方向のメモリセルに共通して形成し、電位を印加して電流を流す下部電極２と上部電極６に接続された配線とを選択することにより、記録を行うべき記憶セルを選択して、この記憶セルの記憶素子４０に電流を流して、情報の記録を行うようにすることもできる。
【０１９７】
上述した実施の形態の記憶素子４０は、熱的に安定で、非常に僅かな電流で情報の記録を行うことができ、安定して情報の記録を行うことが可能になるので、このような記憶素子４０を用いて記憶装置を構成することにより、消費電力が少ない構成の記憶装置を得ることができる。
【０１９８】
次に、本発明の記憶素子のさらに別の実施の形態を説明する。
上述した実施の形態の記憶素子４０では、図４７に示したように、下部電極２と上部電極６との間に、希土類酸化物を含む記憶用薄膜４（希土類酸化物薄膜）のみを挟んだ構成としたが、本実施の形態の記憶素子１０１では、図４８に示すように、下部電極２と上部電極６との間に、希土類酸化物薄膜４の他に、少なくとも、カルコゲナイド元素（Ｔｅ，Ｓｅ，Ｓ）を含む薄膜７を挟んで構成する。図４８に示す場合では、下部電極２と記憶用薄膜４とに間にカルコゲナイド元素を含む薄膜７が挟まれた構成である。
なお、その他の構成は、図４７に示した記憶素子４０と同様であるので、対応する部分には同一符号を付して重複説明を省略する。
【０１９９】
本実施の形態の記憶素子１０１では、次のように動作させて、情報の記録を行うことができる。
【０２００】
本実施の形態の記憶素子１０１の場合、カルコゲナイド元素を含む薄膜７と接している電極２側が正、希土類酸化物薄膜４と接している電極６側が負となるように電圧を印加する。
このように電圧を印加することにより、印加電圧が絶縁耐圧以上の場合は、希土類酸化物薄膜４とカルコゲナイド元素を含む薄膜７とからなる積層膜８内で絶縁破壊が生じ、この積層膜８内を電流が流れることにより積層膜８の抵抗値が低くなる。積層膜８以外の各層は、積層膜８の記録前の抵抗値に比べて、元々抵抗値が低いので、積層膜８の抵抗値を低くすることにより、記憶素子１０１全体の抵抗値も低くすることができる。
【０２０１】
その後、下部電極２及び上部電極６への電圧を除去して、記憶素子１０１にかかる電圧をなくすと、抵抗値が低くなった状態で保持される。これにより、情報を記録することが可能になる。この際、本実施の形態の記憶素子１０１では、後述する実験２０で示すように、記録後の抵抗値がオーミック性ではなく、電圧に依存した非線形性を示し、いわゆるダイオード特性を得ることができる。
【０２０２】
そして、例えば、抵抗値の高い状態を「０」の情報に、抵抗値の低い状態を「１」の情報に、それぞれ対応させると、電圧の印加による情報の記録過程で「０」から「１」に変えることができる。
【０２０３】
このように、非常に僅かな電流で記録を行うことが可能になることや、一度だけ情報の記録が可能な構成とすることができるのは、上述した実施の形態の記憶素子４０と同様である。
【０２０４】
なお、図４８に示す本実施の形態の記憶素子１０１を製造する場合には、上述した、記憶素子４０を製造する工程に対して、希土類酸化物薄膜４を形成する前に、カルコゲナイド元素を含む薄膜７を下部電極２上に形成する。そして、これ以降は、記憶素子４０の場合と同様に、薄膜７上に、希土類酸化物薄膜４、絶縁層５、上部電極６等を順に形成する。
【０２０５】
本実施の形態においても、記憶素子１０１を多数マトリクス状に配置することにより、記憶装置を構成することができる。このような構成の等価回路図を図４９に示す。
この記憶装置１１では、各記憶素子１０１に対して、下部電極２及び上部電極６側にそれぞれ配線（ワード線Ｗ，ビット線Ｂ）が接続されて、これらの配線の交差点付近に記憶素子１０１が配置された構成となっている。
例えば、下部電極２に接続されたワード線Ｗが行方向の記憶セル１２に共通して形成され、上部電極５に接続されたビット線Ｂが列方向の記憶セル１２に共通して形成されている。そして、電位を印加して電流を流す下部電極２と配線（ビット線又はワード線）とを選択することにより、その交点に位置する記録を行うべき記憶セル１２を選択して、この記憶セル１２の記憶素子１０１に電流を流して、情報の記録を行う構成となっている。
【０２０６】
ここで、本実施の形態の記憶素子１０１の場合、上述したように、情報の記録を行う際に、カルコゲナイド元素を含む薄膜７と接している下部電極２側が正、希土類酸化物薄膜４と接している上部電極６側が負となるように電圧が印加されることにより、ダイオード特性を得ることができるので、例えばＭＯＳ型のトランジスタを各記憶セル１２内に設けなくとも、各記録セル１２を電気的に分離することができる。
従って、本実施の形態の記憶素子１０１を用いて記憶装置１１を構成した場合、図４９に示すように、記憶素子１０１とダイオード１３とが直列に接続されたような形で記憶セル１２を構成することができる。
【０２０７】
本実施の形態の記憶素子１０１の構成によれば、下部電極２と上部電極６との間に、希土類酸化物を含む記憶用薄膜４と、少なくともカルコゲナイドを含む薄膜７より成る積層膜８を挟んでいることにより、上述した実施の形態の場合と同様に、熱的に安定で、非常に僅かな電流で情報の記録を行うことができる。
これにより、電極間に、アモルファスＳｉ、ＡｌＮやＳｉＮ等の窒化物、あるいはＳｉＯ2等の酸化物からなる膜を挟んだ従来の記憶素子の構成に比べて情報の記録を安定に行うことが可能になる。
【０２０８】
また、このような構成の記憶素子１０１に対して、情報の記録を行う際に、カルコゲナイド元素を含む薄膜７に接する下部電極２側が正、希土類酸化物薄膜４に接する上部電極６側が負となるように電圧を印加するようにした場合は、上述したように、記録後の抵抗値がダイオード特性を示す構成の記憶素子を得ることができる。
【０２０９】
従って、このような記憶素子１０１を用いて記憶セル１２を構成し、この記憶セル１２を複数用いて図４９に示したような記憶装置１１を構成した場合には、上述したダイオード特性により、各記憶セル１２を電気的に分離することができるため、選択していない記憶セル１２を流れる電流による読み出し時のノイズ、いわゆるクロストークを低減することが可能になる。これにより、例えばＭＯＳ型のトランジスタを用いずに記憶セルを構成することが可能になる。
このように、ＭＯＳ型のトランジスタがない分、各記憶セル１２の構成を簡略化できるので、ＭＯＳ型のトランジスタを用いた場合に比べて記憶装置を小型化することができる。また、クロスポイント型記憶セルアレイを構成することが可能になるので、記録密度の向上を図ることができる他に、基板１上に複数の記憶セル１２を積層することが可能であり、高さ方向に記憶容量を向上させることが可能となる。
【０２１０】
なお、本実施の形態とは異なる極性の電圧を印加した場合、即ち、カルコゲナイド元素を含む薄膜７に接する下部電極２側が負、希土類酸化物薄膜４に接する上部電極６側が正となるように電圧を印加した場合は、非常に僅かな電流で情報の記録を行うことができるが、記録後の抵抗値はダイオード特性ではなくオーミック特性を示す。
【０２１１】
上述の実施の形態の記憶素子１０１では、カルコゲナイド元素を含む薄膜７を希土類酸化物薄膜４と下部電極２の間に配置したが、カルコゲナイド元素を含む薄膜を希土類酸化物薄膜４と上部電極６との間に配置してもよい。
このように、本発明では、希土類酸化物薄膜と、上部電極或いは下部電極のいずれか一方の電極との間にカルコゲナイド元素を含む薄膜を形成して記憶素子を構成することができる。
【０２１２】
なお、先の実施の形態の記憶素子３０の構成（記憶用薄膜４の下地の下部電極２を非晶質材料とする構成）と、上述した各実施の形態の記憶素子４０，１０１の構成とを組み合わせて、一度だけ記録が可能な記憶素子を構成することも可能である。
【０２１３】
（実施例）
次に、上述した各実施の形態の記憶素子４０，１０１を実際にそれぞれ作製して、特性を調べた。
【０２１４】
＜実験１９＞
先ず、電気伝導度の高い基板１、例えば高濃度のＰ型の不純物がドープされたシリコン基板上に、スパッタリングにより、下部電極２としてＴｉＷ膜を２０ｎｍの膜厚で堆積した。次いで、記憶用薄膜４としてアモルファスガドリニウム酸化膜（アモルファスＧｄ酸化膜）を３．５ｎｍの膜厚で形成した。
次に、アモルファスガドリニウム酸化膜を覆ってフォトレジストを成膜し、その後、フォトリソグラフィ技術により、露光と現像を行ってアモルファスガドリニウム酸化膜４上のフォトレジストに開口（スルーホール）を形成した。開口の大きさは縦２μｍ、横２μｍとした。
その後、２８０℃の真空中においてアニール処理を行い、フォトレジストを変質させて、温度やエッチング等に対して安定なハードキュアレジストとして絶縁層５を形成した。なお、絶縁層５にハードキュアレジストを用いたのは、実験上簡便に形成できるためであり、製品を製造する場合においては、他の材料（例えばシリコン酸化膜等）を絶縁層５に用いた方がよい。
次いで、上部電極６としてＴｉＷ膜を１００ｎｍの膜厚で成膜した。その後、フォトリソグラフィ技術により、プラズマエッチング装置を用いて、ハードキュアレジストから成る絶縁層５上に堆積した上部電極６を５０μｍ×５０μｍの大きさにパターニングした。
このようにして図４８に示した記憶素子４０を作製して、試料３６の記憶素子とした。
【０２１５】
ここで、試料３６の記憶素子に対して、下部電極２と導通している低抵抗シリコン基板１の裏面を接地電位（グランド電位）に接続し、上部電極６に負の電位を加えた。そして、上部電極６に印加する負電位を０Ｖから減少させて、電流の変化を測定した。
この場合、電流が１ｍＡに達した所で電流リミッタが動作するように設定しておいて、それ以上は上部電極６に印加する負電位、即ち記憶素子に加わる電圧が増加しないように設定した。そして、電流リミッタが動作した状態から、上部電極６に印加する負電圧を０Ｖまで変化させて、電流の変化を測定した。引き続き、今度は、逆に上部電極６に正電位を印加し、上部電極６に印加する正電位を増加させて、電流の変化を測定した。この正電位側でも同様に電流が１ｍＡに達した所で電流リミッタが動作するように設定した。
この場合における試料３６のＩ−Ｖ特性の測定結果を、図５０Ａに示す。
【０２１６】
また、電流が５μＡに達した所で電流リミッタが動作するように設定し、同様に上部電極５にかかる電圧を変化させて電流の変化を測定した。
この場合における試料３６のＩ−Ｖ特性の測定結果を、図５０Ｂに示す。
【０２１７】
図５０Ａ及び図５０Ｂより、閾値電圧以上で急激に電流が流れて記録が行われることがわかる。なお、記録前（初期）の抵抗値は、いずれも１ＭΩ以上であった。また、記録後の抵抗値は、図５０Ａに示す場合ではおよそ１００Ωであり、図５０Ｂに示す場合ではおよそ１ｋΩ以下であった。特に、図５０Ｂに示す場合では、５μＡという非常に僅かな電流で情報の記録が行われ、その後、低抵抗状態が安定に保持された。
なお、試料３６の記憶素子の場合、安定な記録に必要な最小電流は２μＡであった。
【０２１８】
＜実験２０＞
次に、図４８に示したように、希土類酸化物薄膜４と、下部電極２或いは上部電極６との間にカルコゲナイド元素を含む薄膜７を挟んだ記憶素子１０１の特性を調べた。
下部電極２上に、カルコゲナイド元素を含む薄膜７として、ＧｅＴｅＧｄ膜（組成比Ｇｅ4Ｔｅ5Ｇｄ）を１５ｎｍの膜厚で形成し、その上に希土類酸化物薄膜４のアモルファスガドリニウム酸化膜を５ｎｍの膜厚で形成した。
ＧｅＴｅＧｄ膜７は、アモルファス膜であり、電気的には導体と半導体の中間の抵抗率を示すが、この実験においては、希土類酸化物薄膜４の形成工程と、希土類酸化物薄膜４形成後の処理によって、ＧｅＴｅＧｄ膜７の表面に薄い酸化物薄膜が形成されるため、この酸化物薄膜が形成された表面では半導体の抵抗率を示している。
なお、これ以外の各膜の材料、膜厚、大きさ等は、実験１９に示した場合と同様であるため、対応する部分には同一符号を付して重複説明を省略する。
【０２１９】
このような構成の記憶素子を作製して試料３７とした。この試料３７の記憶素子のＩ−Ｖ特性を測定した。この測定では、電流が０．４ｍＡに達した時点で電流リミッタが動作するようにした点が実験１９とは異なっており、情報の記録時の電圧の印加方法等は実験１９と同様である。この試料３７のＩ−Ｖ特性の測定結果を図５１に示す。
【０２２０】
記憶素子の初期の抵抗値は１ＭΩ以上であり、図５１より、下部電極２に対して、上部電極６が負電位となるように電圧を印加していくと、記録時の閾値電圧｜Ｖｔｈｗ｜で急激に電流が流れ、抵抗値が低下する。
そして、電圧を０Ｖに戻していくと、記録後の抵抗値は、例えば、図４７に示した、ＧｅＴｅＧｄ膜７を挟まない構成の記憶素子４０の場合に比べて、オーミック特性ではなく、電圧に依存した非線形特性を示した。即ち、これは、所謂ダイオード特性を有していることを示している。
また、ダイオード特性の閾値電圧｜Ｖｔｈｒ｜以下、図５１では、およそ０．８Ｖに相当する電圧に対しては、電流は急激に減少している。
【０２２１】
ここで、このようにして記録が行われた記憶素子の情報を読み出す場合は、ＶｔｈｗとＶｔｈｒの中間の電圧を記憶素子に印加することにより、情報の読み出しを行うことができる。このような電圧を記憶素子に印加することで、記録が行われた場合には大きな電流が流れ、記録が行われていない場合は小さな電流が流れることで、情報の読み出しが行われる。
【０２２２】
＜実験２１＞
次に、図５２に示すように、希土類酸化物薄膜４と下部電極２との間に、イオン源層３としてＣｕ膜を形成した場合の特性を調べた。即ち実験２０のカルコゲナイド元素を含む薄膜７の代わりにＣｕ膜３を形成した。
Ｃｕ膜３は、６ｎｍの膜厚で形成した。なお、このＣｕ膜３以外の記憶用薄膜４、下部電極２、上部電極６の材料、膜厚等は、実験１９と同様であるので、対応する部分には同一符号を付して重複説明を省略している。
【０２２３】
そして、このような構成の記憶素子を試料３８とし、この試料３８の記憶素子のＩ−Ｖ特性を測定した。この測定では、電流が０．１ｍＡに達した時点で電流リミッタを動作させるようにした点が、実験１９とは異なっており、情報の記録時の電圧の印加のしかた等は実験１９と同様である。試料３８のＩ−Ｖ特性の測定結果を図５３に示す。
【０２２４】
図５３より、Ｃｕ膜３が希土類酸化物薄膜４に接している場合は、記録の閾値電圧が下がり、記録に必要な最小電流はおよそ１０μＡとなった。しかし、記録後の抵抗値の安定性は、実験１９のＣｕ膜３を形成しない構成の記憶素子４０の場合と同様であった。
また、Ｃｕ膜３を形成した場合は、ダイオード特性が得られなかった。
【０２２５】
上述した各実施の形態に示したような本発明の記憶素子を用いて、記憶素子を多数、例えば列状やマトリクス状に配列することにより、記憶装置（メモリ装置）を構成することができる。
このとき、各記憶素子に、必要に応じて、素子の選択用のＭＯＳトランジスタ、或いはダイオードを接続してメモリセルを構成する。
さらに、必要に応じて、記憶素子を、配線を介して、センスアンプ、アドレスレコーダー、記録・消去・読み出し回路等に接続する。
【０２２６】
本発明の記憶素子は、各種のメモリ装置に適用することができる。例えば、一度だけ書き込みが可能な、いわゆるＰＲＯＭ（プログラマブルＲＯＭ）、電気的に消去が可能なＥＥＰＲＯＭ（Electrically Erasable ＲＯＭ）、或いは、高速に記録・消去・再生が可能な、いわゆるＲＡＭ(ランダム・アクセス・メモリ)等、いずれのメモリ形態でも適用することが可能である。
【０２２７】
本発明は、上述の各実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲でその他様々な構成が取り得る。
【符号の説明】
【０２２８】
１  基板、２  下部電極、３  イオン源層、４  記憶用薄膜（希土類酸化物薄膜）、５  絶縁層、６  上部電極、７  カルコゲナイド元素を含む薄膜、８  積層膜、１０，２０，３０，４０，１０１  記憶素子、１１  記憶装置、１２  記憶セル、１３  ダイオード
【図１】
0005434967.tif 000002
【図２】
0005434967.tif 000003
【図３】
0005434967.tif 000004
【図６】
0005434967.tif 000005
【図７】
0005434967.tif 000006
【図８】
0005434967.tif 000007
【図９】
0005434967.tif 000008
【図１０】
0005434967.tif 000009
【図１１】
0005434967.tif 000010
【図１２】
0005434967.tif 000011
【図１３】
0005434967.tif 000012
【図１４】
0005434967.tif 000013
【図１５】
0005434967.tif 000014
【図１６】
0005434967.tif 000015
【図１７】
0005434967.tif 000016
【図１８】
0005434967.tif 000017
【図１９】
0005434967.tif 000018
【図２０】
0005434967.tif 000019
【図２１】
0005434967.tif 000020
【図２２】
0005434967.tif 000021
【図２３】
0005434967.tif 000022
【図２４】
0005434967.tif 000023
【図２５】
0005434967.tif 000024
【図２６】
0005434967.tif 000025
【図２７】
0005434967.tif 000026
【図２８】
0005434967.tif 000027
【図２９】
0005434967.tif 000028
【図３０】
0005434967.tif 000029
【図３１】
0005434967.tif 000030
【図３２】
0005434967.tif 000031
【図３３】
0005434967.tif 000032
【図３４】
0005434967.tif 000033
【図３５】
0005434967.tif 000034
【図３６】
0005434967.tif 000035
【図３７】
0005434967.tif 000036
【図３８】
0005434967.tif 000037
【図３９】
0005434967.tif 000038
【図４０】
0005434967.tif 000039
【図４１】
0005434967.tif 000040
【図４２】
0005434967.tif 000041
【図４】
0005434967.tif 000042
【図５】
0005434967.tif 000043
【図４３】
0005434967.tif 000044
【図４４】
0005434967.tif 000045
【図４５】
0005434967.tif 000046
【図４６】
0005434967.tif 000047
【図４７】
0005434967.tif 000048
【図４８】
0005434967.tif 000049
【図４９】
0005434967.tif 000050
【図５０】
0005434967.tif 000051
【図５１】
0005434967.tif 000052
【図５２】
0005434967.tif 000053
【図５３】
0005434967.tif 000054