(57)【特許請求の範囲】
【請求項１】
メモリシステムであって、
複数のメモリチップのそれぞれの状態パッドへ電気的に接続された共通状態ノードを有する状態回路と、
前記共通状態ノードにおいて異なる電圧レベルを生成する分圧網を規定するために前記状態回路内に配置された複数の抵抗器であって、前記異なる電圧レベルのそれぞれが複数のメモリチップの特定の動作状態の組み合わせを指示し、複数のメモリチップのそれぞれが第１の動作状態または第２の動作状態のいずれかになり、前記異なる電圧レベルが電源電圧レベルから基準接地電圧レベルに至る電圧範囲内に分布されるものである複数の抵抗器と、
を備えるメモリシステム。
【請求項２】
請求項１記載のメモリシステムにおいて、
複数のメモリチップの所与のメモリチップは、前記所与のメモリチップの状態パッドと基準接地電位との間に接続されたオープンドレインデバイスを含み、前記オープンドレインデバイスは、前記所与のメモリチップが第１の動作状態にあるときに前記所与のメモリチップの状態パッドを通じて基準接地電位へ至る電流の流れを可能にし、かつ前記所与のメモリチップが第２の動作状態にあるときに前記所与のメモリチップの状態パッドを通じて基準接地電位へ至る電流の流れを阻止するメモリシステム。
【請求項３】
請求項１記載のメモリシステムにおいて、
複数の抵抗器は、複数のメモリチップの中に、複数のメモリチップの外に、またはこれらの組み合わせによって配置されるメモリシステム。
【請求項４】
請求項１記載のメモリシステムにおいて、
複数の抵抗器は、複数のメモリチップのそれぞれにつき一意な合成抵抗を規定するために異なる抵抗レベルを有し、それによって異なる組み合わせの複数のメモリチップに電流が流れると、前記共通状態ノードにおいて異なる電圧レベルを生成するメモリシステム。
【請求項５】
請求項１記載のメモリシステムにおいて、
複数の抵抗器は同じ抵抗レベルを有し、それによって異なる数の複数のメモリチップに電流が流れると、前記共通状態ノードにおいて異なる電圧レベルを生成するメモリシステム。
【請求項６】
請求項１記載のメモリシステムにおいて、
所与のメモリチップの第１の動作状態は、前記所与のメモリチップが命令を処理していることを意味するビジー動作状態であり、前記所与のメモリチップの第２の動作状態は、前記所与のメモリチップがアイドル状態にあって処理すべき命令の受信を待っていることを意味するレディ状態であるメモリシステム。
【請求項７】
コンポーネントレベル状態指示回路を備えるメモリシステムであって、
メモリコンポーネント状態を指示する電気信号を伝達するように規定されたそれぞれの状態ピンをそれぞれが含む複数のメモリコンポーネントと、
複数のメモリコンポーネントの状態ピンとシステムレベル状態ノードとの間にそれぞれ接続された複数の抵抗器であって、複数の抵抗器のそれぞれが異なる抵抗レベルを有し、複数の抵抗器は分圧網を形成し、これにより複数のメモリコンポーネントの状態ピンの一意な組み合わせを通る電流の流れが前記システムレベル状態ノードにおいて一意な電圧を生成するものである複数の抵抗器と、を備え、
それによって、一意な電圧は、複数のメモリコンポーネントのうちのどのメモリコンポーネントが第１の動作状態にあり、かつ複数のメモリコンポーネントのうちのどのメモリコンポーネントが第２の動作状態にあるかを指示するメモリシステム。
【請求項８】
請求項７記載のメモリシステムにおいて、
各メモリコンポーネントは少なくとも１つのメモリチップを含み、各メモリチップは、それぞれの状態パッドと基準接地電位との間に接続されたオープンドレインデバイスを含み、前記オープンドレインデバイスは、前記メモリチップが第１の動作状態にあるときに前記状態パッドを通じて基準接地電位へ至る電流の流れを可能にするように規定され、かつ前記メモリチップが第２の動作状態にあるときに前記状態パッドを通じて基準接地電位へ至る電流の流れを阻止するように規定されるメモリシステム。
【請求項９】
請求項８記載のメモリシステムにおいて、
所与のメモリコンポーネントの中にある各メモリチップの各状態パッドは前記所与のメモリコンポーネントの状態ピンへ接続され、これにより前記所与のメモリコンポーネントの中にあるいずれかのメモリチップの前記状態パッドを通る電流の流れが前記所与のメモリコンポーネントの状態ピンを通る電流の流れに対応するメモリシステム。
【請求項１０】
請求項７記載のメモリシステムにおいて、
電源と前記システムレベル状態ノードとの間に接続されたプルアップ抵抗器をさらに備え、これにより全てのメモリコンポーネントが第２の動作状態にあるときには前記システムレベル状態ノードに電源電圧レベルが存在するメモリシステム。
【請求項１１】
請求項７記載のメモリシステムにおいて、
所与のメモリコンポーネントの第１の動作状態は、前記所与のメモリコンポーネントが命令を処理していることを意味するビジー動作状態であり、前記所与のメモリコンポーネントの第２の動作状態は、前記所与のメモリコンポーネントがアイドル状態にあって処理すべき命令の受信を待っていることを意味するレディ状態であるメモリシステム。
【請求項１２】
チップレベル状態指示回路を備えるメモリシステムであって、
複数のメモリチップを備え、
複数のメモリチップのそれぞれは、
状態パッドであって、所与の状態パッドに存在する電気信号が前記所与の状態パッドを含む前記メモリチップの動作状態を指示するものである状態パッドと、
前記状態パッドから基準接地電位まで至り、かつ前記状態パッドと基準接地電位との間で共に直列に接続されたオープンドレイン出力デバイスおよび第１の抵抗器を含む状態回路と、を含み、
複数のメモリチップの前記状態パッドは、共通状態ノードへ接続され、
複数のメモリチップの前記第１の抵抗器は分圧網を形成し、これにより異なる数の複数のメモリチップの前記状態パッドを通る電流の流れがそれぞれ前記共通状態ノードにおいて異なる電圧レベルを生成し、
それによって、前記共通状態ノードにおける前記異なる電圧レベルのそれぞれは、複数のメモリチップのうちのいくつのメモリチップが第１の動作状態にあり、また複数のメモリチップのうちのいくつのメモリチップが第２の動作状態にあるかを指示するメモリシステム。
【請求項１３】
請求項１２記載のメモリシステムにおいて、
複数のメモリチップは複数のメモリコンポーネントのうちのいずれかのメモリコンポーネントの中にまとめて配置され、各メモリコンポーネントはその中に配置された複数のメモリチップに対応する前記共通状態ノードへ接続された状態ピンを有し、複数のメモリコンポーネントの各状態ピンはシステムレベル状態ノードへ接続されるメモリシステム。
【請求項１４】
請求項１２記載のメモリシステムにおいて、
複数のメモリコンポーネントにそれぞれ対応する複数のプルアップ抵抗器をさらに備え、複数のプルアップ抵抗器のそれぞれは電源と前記システムレベル状態ノードとの間で電気的に接続されるメモリシステム。
【請求項１５】
請求項１４記載のメモリシステムにおいて、
複数のプルアップ抵抗器のそれぞれには複数のメモリコンポーネントのうちの１つが一意に対応付けられ、これにより所与のメモリコンポーネントの選択が前記所与のメモリコンポーネントに一意に対応付けられた前記プルアップ抵抗器のみを有効にするメモリシステム。
【請求項１６】
請求項１５記載のメモリシステムにおいて、
前記メモリシステムは、チップイネーブル信号の設定を通じて所与のメモリコンポーネントの選択を有効にするように規定されるメモリシステム。
【請求項１７】
請求項１５記載のメモリシステムにおいて、
複数のプルアップ抵抗器のそれぞれは異なる抵抗レベルを有し、これにより前記システムレベル状態ノードにおける別個の電圧レベルには、所与のメモリコンポーネントと前記所与のメモリコンポーネントの中にあるメモリチップの動作状態とが一意に対応付けられるメモリシステム。
【請求項１８】
請求項１２記載のメモリシステムにおいて、
所与のメモリチップの第１の動作状態は、前記所与のメモリチップが命令を処理していることを意味するビジー動作状態であり、前記所与のメモリチップの第２の動作状態は、前記所与のメモリチップがアイドル状態にあって処理すべき命令の受信を待っていることを意味するレディ状態であるメモリシステム。
【請求項１９】
チップレベル状態指示回路を備えるメモリシステムであって、
複数のメモリチップを備え、
複数のメモリチップのそれぞれは、
状態パッドであって、ある１つの状態パッドに存在する電気信号が前記ある１つの状態パッドを含む前記メモリチップの動作状態を指示するものである状態パッドと、
前記状態パッドから基準接地電位に至り、かつ共に前記状態パッドと基準接地電位との間で直列に接続されたオープンドレイン出力デバイスおよび第１の抵抗器を含む状態回路と、
いくつかの第２の抵抗器であって、各第２の抵抗器は状態パッドの一意な対と共通状態ノードとの間に接続され、これにより各状態パッドが前記第２の抵抗器の１つへ接続され、いくつかの第２の抵抗器のそれぞれが異なる抵抗レベルを有するものであるいくつかの第２の抵抗器と、を含み、
複数のメモリチップの前記第１の抵抗器と前記第２の抵抗器は分圧網を形成し、これにより一意な組み合わせの複数のメモリチップの状態回路を通る電流の流れが前記共通状態ノードにおいて一意な電圧レベルを生成し、それによって前記一意な電圧レベルは、複数のメモリチップのうちの１つまたは複数のどのメモリチップが第１の動作状態にあり、また複数のメモリチップのうちの１つまたは複数のどのメモリチップが第２の動作状態にあるかを指示するメモリシステム。
【請求項２０】
請求項１９記載のメモリシステムにおいて、
複数のメモリチップは、複数のメモリコンポーネントのうちのいずれかのメモリコンポーネントの中にまとめて配置され、各メモリコンポーネントは、その中に配置された複数のメモリチップに対応する前記共通状態ノードへ接続された状態ピンを有し、複数のメモリコンポーネントの各状態ピンはシステムレベル状態ノードへ接続されるメモリシステム。
【請求項２１】
請求項１９記載のメモリシステムにおいて、
複数のメモリコンポーネントにそれぞれ対応する複数のプルアップ抵抗器をさらに備え、複数のプルアップ抵抗器のそれぞれは、電源と前記システムレベル状態ノードとの間で電気的に接続されるメモリシステム。
【請求項２２】
請求項２１記載のメモリシステムにおいて、
複数のプルアップ抵抗器のそれぞれには複数のメモリコンポーネントのいずれか１つが一意に対応付けられ、これにより所与のメモリコンポーネントの選択が前記所与のメモリコンポーネントに一意に対応付けられた前記プルアップ抵抗器のみ有効にするメモリシステム。
【請求項２３】
請求項２２記載のメモリシステムにおいて、
前記メモリシステムは、チップイネーブル信号の設定を通じて所与のメモリコンポーネントの選択を有効にするように規定されるメモリシステム。
【請求項２４】
請求項２２記載のメモリシステムにおいて、
複数のプルアップ抵抗器のそれぞれは異なる抵抗レベルを有し、これにより前記システムレベル状態ノードにおける別個の電圧レベルには、所与のメモリコンポーネントと、前記所与のメモリコンポーネントの中にあるメモリチップの動作状態とが一意に対応付けられるメモリシステム。
【請求項２５】
請求項１９記載のメモリシステムにおいて、
所与のメモリチップの第１の動作状態は、前記所与のメモリチップが命令を処理していることを意味するビジー動作状態であり、前記所与のメモリチップの第２の動作状態は、前記所与のメモリチップがアイドル状態にあって処理すべき命令の受信を待っていることを意味するレディ状態であるメモリシステム。
【請求項２６】
メモリシステムを操作する方法であって、
前記メモリシステムの状態回路を操作するステップであって、前記状態回路は、複数のメモリチップのそれぞれの状態パッドへ電気的に接続された共通状態ノードを含み、かつ前記共通状態ノードにおいて異なる電圧レベルを生成する分圧網を規定するように配置された複数の抵抗器をさらに含み、前記異なる電圧レベルのそれぞれが複数のメモリチップの特定の動作状態の組み合わせを指示し、複数のメモリチップのそれぞれが第１の動作状態または第２の動作状態のいずれかであり、前記異なる電圧レベルが電源電圧レベルから基準接地電圧レベルに至る電圧範囲内で分布されるものである操作するステップと、
前記共通状態ノードで電圧レベルを測定するステップと、
複数のメモリチップのうちのどのメモリチップが第１の動作状態にあり、また複数のメモリチップのうちのどのメモリチップが第２の動作状態にあるかを判断するために、前記測定された電圧レベルを使用するステップと、
を含む方法。
【請求項２７】
請求項２６記載の方法において、
前記異なる電圧レベルのそれぞれは、第１の動作状態対第２の動作状態にある複数のメモリチップの数を指示する方法。
【請求項２８】
請求項２６記載の方法において、
前記異なる電圧レベルのそれぞれは、第１の動作状態対第２の動作状態にある複数のメモリチップの組み合わせを指示する方法。
【請求項２９】
請求項２６記載の方法において、
複数のメモリコンポーネントから特定のメモリコンポーネントを選択するためにチップイネーブル信号を送出するステップをさらに含み、複数のメモリコンポーネントのそれぞれは複数のメモリチップの独立したセットを含み、それによって特定のメモリコンポーネントを選択するために前記チップイネーブル信号を送出すると、前記共通状態ノードにおける電圧レベルが特定のメモリコンポーネントの複数のメモリチップの複合動作状態を伝える方法。
【請求項３０】
請求項２６記載の方法において、
前記共通状態ノードにおける異なる電圧レベルのそれぞれで、複数のメモリチップのうちのどのメモリチップが第１の動作状態対第２の動作状態にあるかを指定するために、ルックアップテーブルを生成するステップをさらに含み、
複数のメモリチップのうちのどのメモリチップが第１の動作状態にあり、また複数のメモリチップのうちのどのメモリチップが第２の動作状態にあるかを判断するために、測定された電圧レベルを使用するステップは、前記共通状態ノードで測定された電圧レベルで前記ルックアップテーブルを照会することを含む方法。
【請求項３１】
請求項３０記載の方法において、
前記ルックアップテーブルは前記共通状態ノードで起こり得る前記異なる電圧レベルのサブセットを含み、前記サブセットはユーザにより規定されるメモリシステム状態分解能に基づく方法。
【請求項３２】
請求項２６記載の方法において、
所与のメモリチップの第１の動作状態は、前記所与のメモリチップが命令を処理していることを意味するビジー動作状態であり、前記所与のメモリチップの第２の動作状態は、前記所与のメモリチップがアイドル状態にあって処理すべき命令の受信を待っていることを意味するレディ状態である方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マルチレベル状態伝達機能を備えるメモリシステムおよびその操作方法に関する。
【背景技術】
【０００２】
現代のメモリシステムは、個別に操作することができる複数のメモリチップを含む。これにより、いくつかのメモリチップが所与の一時に命令の処理でビジー状態となる一方で、他のメモリチップはアイドル状態で、処理すべき命令を受け付ける準備ができていることがある。従来のメモリシステムは、二項論理信号を伝達する動作状態指示器を含む。この信号は、メモリシステムの中で１つまたは複数のメモリチップが命令の処理でビジー状態である場合に、第１の論理状態、例えばロジック０を指示し、メモリシステム内の全てのメモリチップがアイドル状態で命令を受け付ける準備ができている場合に限り第２の論理状態（第１の論理状態の反対）、例えばロジック１を指示する。この状態伝達方式では、いくつのメモリチップがビジー対アイドルなのか、あるいはどのメモリチップがビジー対アイドルなのかを特定することができないことを理解すべきである。
【０００３】
前述した状態伝達方式は、少数のメモリチップを含む小規模メモリシステムでは許容されるが、メモリチップ数が多いと前述した状態伝達方式で非効率性が顕在化することを理解すべきである。例えば、多数のメモリチップのうちのただ１つのメモリチップがビジー状態である場合、メモリコントローラは、たとえアイドル状態にある他のメモリチップが命令を受け付ける準備ができていても、ビジー状態にあるその１つのメモリチップがその処理操作を完了しアイドル状態になるまでは、レディ状態信号を受信せず、現在アイドル状態にあるメモリチップに対してさらなる命令を送信するのを待たなければならないことになる。したがって、メモリコントローラは、メモリチップのうちのどれがビジーなのかを二項論理信号から判断することができない。前述したことを鑑みて、より知的な解決方法がメモリシステム内の状態伝達に求められている。
【発明の概要】
【０００４】
一実施形態において、メモリシステムが開示される。このメモリシステムは、複数のメモリチップのそれぞれの状態パッドへそれぞれ電気的に接続された共通状態ノードを有する状態回路を備える。メモリシステムはまた、共通状態ノードにおいて異なる電圧レベルを生成する分圧網を規定するために状態回路内に配置された複数の抵抗器を備える。異なる電圧レベルのそれぞれは、複数のメモリチップの特定の動作状態の組み合わせを指示する。また、複数のメモリチップのそれぞれは、第１の動作状態または第２の動作状態のいずれかにある。加えて、異なる電圧レベルは、電源電圧レベルから基準接地電圧レベルに至る電圧範囲内で分布される。
【０００５】
一実施形態において、コンポーネントレベル状態指示回路を備えるメモリシステムが開示される。このメモリシステムは、メモリコンポーネント状態を指示する電気信号を伝達するように規定されたそれぞれの状態ピンをそれぞれ含む複数のメモリコンポーネントを備える。メモリシステムはまた、複数のメモリコンポーネントの状態ピンとシステムレベル状態ノードとの間にそれぞれ接続された複数の抵抗器を備える。複数の抵抗器のそれぞれは、異なる抵抗レベルを有する。また、複数の抵抗器は分圧網を形成し、これにより複数のメモリコンポーネントの状態ピンの一意な組み合わせを通る電流の流れがシステムレベル状態ノードにおいて一意な電圧を生成する。一意な電圧は、複数のメモリコンポーネントのうちのどのメモリコンポーネントが第１の動作状態にあり、また複数のメモリコンポーネントのうちのどのメモリコンポーネントが第２の動作状態にあるかを指示する。
【０００６】
一実施形態において、チップレベル状態指示回路を備えるメモリシステムが開示される。このメモリシステムは、複数のメモリチップを備える。複数のメモリチップのそれぞれは、状態パッドを含む。所与の状態パッドに存在する電気信号は、当該所与の状態パッドを含むメモリチップの動作状態を指示する。複数のメモリチップのそれぞれはまた、状態パッドから基準接地電位に至り、かつ状態パッドと基準接地電位との間で、共に直列に接続されたオープンドレイン出力デバイスと第１の抵抗器とを含む状態回路を含む。複数のメモリチップの状態パッドは、共通状態ノードへ接続される。複数のメモリチップの第１の抵抗器は分圧網を形成し、これにより異なる数の複数のメモリチップの状態パッドを通る電流の流れが共通状態ノードにおいてそれぞれ異なる電圧レベルを生成する。共通状態ノードにおける異なる電圧レベルのそれぞれは、複数のメモリチップのうちのいくつのメモリチップが第１の動作状態にあり、また複数のメモリチップのうちのいくつのメモリチップが第２の動作状態にあるかを指示する。
【０００７】
一実施形態において、チップレベル状態指示回路を備えるメモリシステムが開示される。このメモリシステムは、複数のメモリチップを備える。複数のメモリチップのそれぞれは、状態パッドを含む。所与の状態パッドに存在する電気信号は、当該所与の状態パッドを含むメモリチップの動作状態を指示する。複数のメモリチップのそれぞれはまた、状態パッドから基準接地電位に至る状態回路を含む。状態回路は、状態パッドと基準接地電位との間で共に直列に接続されたオープンドレイン出力デバイスと第１の抵抗器とを含む。第１の抵抗器のそれぞれは、異なる抵抗レベルを有する。メモリシステムはまた、いくつかの第２の抵抗器を含む。各第２の抵抗器は、状態パッドの一意な対と共通状態ノードとの間に接続され、これにより各状態パッドが第２の抵抗器のうちの１つへ接続される。いくつかの第２の抵抗器のそれぞれは、異なる抵抗レベルを有する。複数のメモリチップの第１の抵抗器と第２の抵抗器は分圧網を形成し、これにより各一意な組み合わせの複数のメモリチップの状態回路を通る電流の流れが共通状態ノードにおいて一意な電圧レベルを生成する。一意な電圧レベルは、複数のメモリチップのうちのどの１つまたは複数のメモリチップが第１の動作状態にあり、また複数のメモリチップのうちのどの１つまたは複数のメモリチップが第２の動作状態にあるかを指示する。
【０００８】
一実施形態において、メモリシステムを操作する方法が開示される。この方法は、メモリシステムの状態回路を操作することを含む。状態回路は、複数のメモリチップのそれぞれの状態パッドへそれぞれ電気的に接続された共通状態ノードを含む。状態回路は、共通状態ノードにおいて異なる電圧レベルを生成する分圧網を規定するように配置された複数の抵抗器をさらに含む。異なる電圧レベルのそれぞれは、複数のメモリチップの特定の動作状態の組み合わせを指示する。複数のメモリチップのそれぞれは、第１の動作状態または第２の動作状態のいずれかにある。また、異なる電圧レベルは、電源電圧レベルから基準接地電圧レベルに至る電圧範囲内で分布される。この方法はまた、共通状態ノードで電圧レベルを測定する操作を含む。この方法は、複数のメモリチップのうちのどのメモリチップが第１の動作状態にあり、また複数のメモリチップのうちのどのメモリチップが第２の動作状態にあるかを判断するために、測定された電圧レベルを使用することをさらに含む。
【０００９】
本発明の他の態様および利点は、以降の詳細な説明と本発明を例示する添付の図面からより明らかになる。
【図面の簡単な説明】
【００１０】
【図１】本発明の一実施形態に従って、シングルレベル状態指示回路を提供するように規定されたメモリシステムを示した図である。
【図２】本発明の一実施形態に従って、コンポーネントレベル状態指示回路を提供するように規定されたメモリシステムを示した図である。
【図３】本発明の一実施形態に従って、メモリシステムのコンポーネントレベル状態指示回路の動作例を説明する表を示した図である。
【図４】本発明の一実施形態に従って、チップレベル状態指示回路を提供するように規定されたメモリシステムを示した図である。
【図５】本発明の一実施形態に従って、メモリシステムのチップレベル状態指示回路の動作例を説明する表を示した図である。
【図６】本発明の別の実施形態に従って、チップレベル状態指示回路を提供するように規定されたメモリシステムを示した図である。
【図７】本発明の一実施形態に従って、メモリシステムのチップレベル状態指示回路の動作例を説明する表を示した図である。
【図８】本発明の一実施形態に従って、メモリシステムを操作する方法を示した図である。
【発明を実施するための形態】
【００１１】
以降の説明には、本発明を十分に理解するための具体的詳細が数多く記載されている。しかし、これらの具体的詳細の一部または全部がなくとも本発明を実施し得ることは、当業者にとって明白である。また、他の例証では、本発明を不必要に不明瞭にしないように、よく知られた処理操作は詳述されていない。
【００１２】
図１に、本発明の一実施形態に従って、シングルレベル状態指示回路を提供するように規定されたメモリシステム１００を示す。システム１００は、メモリコントローラ１０１と、いくつかのメモリコンポーネント（１０３Ａ〜１０３ｎ）とを含む。一実施形態において、メモリコントローラ１０１は、フラッシュメモリコントローラであり、メモリコンポーネント（１０３Ａ〜１０３ｎ）は、フラッシュメモリコンポーネントである。各メモリコンポーネント（１０３Ａ〜１０３ｎ）は、それぞれの状態ピン（１０３Ａ−ｐ〜１０３ｎ−ｐ）を含む。メモリコントローラ状態ピン（１０３Ａ−ｐ〜１０３ｎ−ｐ）のそれぞれは、共通状態ノード１０５へ電気的に接続される。共通状態ノード１０５は、メモリコントローラ１０１の状態ポート１０６へ電気的に接続される。メモリシステム１００全体がビジー動作状態にあるのか、それともアイドル状態にあるのかを判断するため、メモリコンポーネント（１０３Ａ〜１０３ｎ）によりそれぞれのメモリコンポーネント状態ピン（１０３Ａ−ｐ〜１０３ｎ−ｐ）を通じて共通状態ノード１０５上に置かれる状態信号は、メモリコントローラ１０１によって監視される。この実施形態におけるビジー動作状態とは、少なくとも１つのメモリコンポーネント（１０３Ａ〜１０３ｎ）が命令の処理でビジー状態にあることを意味する。この実施形態におけるアイドル状態とは、全てのメモリコンポーネント（１０３Ａ〜１０３ｎ）がアイドル状態にあり、処理すべき命令の受信を待っていることを意味する。ビジー動作状態とアイドル状態とを、それぞれ第１の動作状態と第２の動作状態とに一般化できることを理解すべきである。
【００１３】
図１は、メモリコンポーネント０（１０３Ａ）の状態回路の拡大図も示す。メモリコンポーネント０（１０３Ａ）の状態回路が、他のメモリコンポーネント１〜ｎ（１０３Ｂ〜１０３ｎ）内にある状態回路を代表するものであることを理解すべきである。メモリコンポーネント０（１０３Ａ）の状態回路は、状態ピン１０３Ａ−ｐと、いくつかのメモリチップ（チップ０〜チップｎ）に対応するいくつかの状態パッド（１０７−０〜１０７−ｎ）のそれぞれとの間の電気接続を含む。各メモリチップ（チップ０〜チップｎ）内の状態回路は、それぞれの状態パッド（１０７−０〜１０７−ｎ）と、基準接地電位１１１すなわち基準接地電圧レベルとの間に電気的に接続された、それぞれのオープンドレインデバイス（１１３−０〜１１３−ｎ）を含む。所与のメモリチップ（チップ０〜チップｎ）内のオープンドレインデバイス（１１３−０〜１１３−ｎ）は、当該所与のメモリチップ（チップ０〜チップｎ）がビジー動作状態にあるときに、当該所与のメモリチップ（チップ０〜チップｎ）の状態パッド（１０７−０〜１０７−ｎ）を通じて基準接地電位１１１へ至る電流の流れを可能にするように規定されかつ接続される。また、所与のメモリチップ（チップ０〜チップｎ）内のオープンドレインデバイス（１１３−０〜１１３−ｎ）は、当該所与のメモリチップ（チップ０〜チップｎ）がアイドル動作状態にあるときに、当該所与のメモリチップ（チップ０〜チップｎ）の状態パッド（１０７−０〜１０７−ｎ）を通じて基準接地電位１１１へ至る電流の流れを阻止するように規定されかつ接続される。
【００１４】
共通状態ノード１０５はまた、プルアップ抵抗器（ＲPU）を通じて電源電圧（ＶＣＣ）へ電気的に接続される。前述したように、全てのメモリコンポーネント（１０３Ａ〜１０３ｎ）がアイドル状態にある場合は、それぞれのオープンドレイン出力デバイス（１１３−０〜１１３−ｎ）を通る電流の流れは、阻止される。この状況では、プルアップ抵抗器（ＲPU）を通じて電源電圧（ＶＣＣ）への共通状態ノード１０５の接続により、共通状態ノード１０５は、ハイ論理状態（ロジック１）を表す電圧レベルを維持する。したがって、メモリシステム１００のシングルレベル状態指示回路では、共通状態ノード１０５においてハイ論理状態（ロジック１）を表す電圧レベルがデフォルト状態であり、全てのメモリコンポーネント（１０３Ａ〜１０３ｎ）がアイドル動作状態にあることを指示する。また、メモリコンポーネント（１０３Ａ〜１０３ｎ）のいずれかが命令の処理でビジー状態にある場合、対応するオープンドレイン出力デバイス（１１３−０〜１１３−ｎ）は、共通状態ノード１０５から基準接地電位１１１へ至る電流の流れを可能にする。したがって、メモリシステム１００のシングルレベル状態指示回路において、メモリコンポーネント（１０３Ａ〜１０３ｎ）のいずれかが命令の処理でビジー状態にある場合、共通状態ノード１０５における電圧レベルは、基準接地電圧レベル１１１まで下がり、ロー論理状態（ロジック０）を指示する。これによりメモリコントローラ１０１は、メモリコンポーネント（１０３Ａ〜１０３ｎ）のうちの少なくとも１つがビジー動作状態にあるか否か、あるいは全てのメモリコンポーネント（１０３Ａ〜１０３ｎ）がアイドル動作状態にあるか、すなわち命令を受け付ける準備ができているかを判断することができる。
【００１５】
加えて、一実施形態において、メモリコントローラ１０１は、チップイネーブル信号（ＣＥ０〜ＣＥｎ）を生成してメモリコンポーネント（１０３Ａ〜１０３ｎ）へそれぞれ送信するように規定される。一実施形態において、所与のチップイネーブル信号（ＣＥ０〜ＣＥｎ）の送信には状態ポーリングコマンドを伴い、これにより、共通状態ノードの電圧は、送信される当該所与のチップイネーブル信号に対応する特定のメモリコンポーネントの状態を反映する。このようにしてメモリコントローラ１０１は、メモリコンポーネント（１０３Ａ〜１０３ｎ）をポーリングして、メモリシステム１００の動作状態をより詳細に把握することができる。しかし、メモリコンポーネント（１０３Ａ〜１０３ｎ）のポーリングにより、メモリシステム１００の電力消費量が、ポーリングの率に比例して増加することを理解すべきである。また、メモリコンポーネント（１０３Ａ〜１０３ｎ）のポーリングがなければ、全てのメモリコンポーネント（１０３Ａ〜１０３ｎ）がアイドル状態になったことを共通状態ノード１０５の電圧が指示するまでは、ある特定のメモリコンポーネントがアイドル状態であると断定できないことを理解すべきである。これにより、メモリコントローラ１０１は、全てのメモリコンポーネントがアイドル状態になるまでは、選択されたメモリコンポーネントが実際にアイドル状態になっていることを共通状態ノード１０５から判断できないため、実際にアイドル状態になっている、すなわち命令を受信する準備ができている選択されたメモリコンポーネントに対する命令の送信が不必要に遅れ、メモリシステム１００の動作効率が低下するおそれがある。
【００１６】
本願明細書で開示するメモリシステムの実施形態は、メモリコントローラによって監視される、共通状態ノードでの異なる電圧レベルを提供する状態回路の実施例を含み、異なる電圧レベルのそれぞれは、どのメモリコンポーネントがビジー対アイドルなのか、（１つまたは複数のメモリコンポーネント内で）いくつのメモリチップがビジー対アイドルなのか、あるいは（１つまたは複数のメモリコンポーネント内で）どのメモリチップがビジー対アイドルなのかを指示する。
【００１７】
図２は、本発明の一実施形態に従って、コンポーネントレベル状態指示回路を提供するように規定されたメモリシステム２００を示す。システム２００は、図１に関して前述したように、メモリコントローラ１０１と、メモリコンポーネント（１０３Ａ〜１０３ｎ）とを含む。このコンポーネントレベル状態指示回路では、それぞれのメモリコンポーネント（１０３Ａ〜１０３ｎ）の状態ピンと共通状態ノード１０５との間に抵抗器（ＲCMP0〜ＲCMPn）が電気的に接続される。これらの抵抗器（ＲCMP0〜ＲCMPn）は分圧網を形成し、これにより、メモリコンポーネント（１０３Ａ〜１０３ｎ）の異なる数の状態ピン（１０３Ａ−ｐ〜１０３ｎ−ｐ）を通る電流の流れは、共通状態ノード１０５、すなわちシステムレベル状態ノード１０５において一意な電圧を生成する。共通状態ノード１０５における一意な電圧は、メモリコンポーネント（１０３Ａ〜１０３ｎ）のうちのどのメモリコンポーネントが第１の動作状態にあり、またメモリコンポーネント（１０３Ａ〜１０３ｎ）のうちのどのメモリコントローラが第２の動作状態にあるかを指示する。一実施形態において、所与のメモリコンポーネントの第１の動作状態は、当該所与のメモリコンポーネントが命令を処理していることを意味するビジー動作状態である。また、この実施形態において、当該所与のメモリコンポーネントの第２の動作状態は、当該所与のメモリコンポーネントがアイドル状態にあって処理すべき命令の受信を待っていることを意味するレディ状態である。
【００１８】
一実施形態において、各抵抗器（ＲCMP0〜ＲCMPn）の抵抗値は、実質的に等しい。この実施形態で、共通状態ノード１０５におけるある特定の電圧レベルは、メモリコンポーネント（１０３Ａ〜１０３ｎ）のうちのいくつのメモリコンポーネントがビジー動作状態対レディ（アイドル）動作状態かを指示する。別の実施形態において、各抵抗器（ＲCMP0〜ＲCMPn）の抵抗値は一意である。この実施形態で、共通状態ノード１０５におけるある特定の電圧レベルは、ビジー動作状態対レディ（アイドル）動作状態にあるメモリコンポーネント（１０３Ａ〜１０３ｎ）の組み合わせを指示する。
【００１９】
図３は、本発明の一実施形態に従って、メモリシステム２００のコンポーネントレベル状態指示回路の動作例を説明する表を示す。図３の実施例には、２つのメモリコンポーネント、すなわちメモリコンポーネント０（１０３Ａ）とメモリコンポーネント１（１０３Ｂ）とがある。抵抗器ＲCMP0は１，０００オームの抵抗値を有し、抵抗器ＲCMP1は２，０００オームの抵抗値を有するため、抵抗器ＲCMP0およびＲCMP1の並列抵抗は６６７オームである。メモリコンポーネント０および１（１０３Ａおよび１０３Ｂ）の両方がビジー動作状態にあると、抵抗器ＲCMP0およびＲCMP1の両方に電流が流れるため、共通状態ノードにおける電圧レベルは、３．００Ｖの供給電圧レベル（ＶＣＣ）から７５０ミリボルト（ｍＶ）の電圧ステップに相当する２．２５Ｖになる。メモリコンポーネント０（１０３Ａ）がビジー動作状態にあり、メモリコンポーネント１（１０３Ｂ）がレディ動作状態にあると、電流は抵抗器ＲCMP0には流れるが、抵抗器ＲCMP1には流れないため、共通状態ノードにおける電圧レベルは、共通状態ノード１０５で起こり得る次に高い電圧レベル（２．２５Ｖ）から２５０ｍＶの電圧ステップに相当する２．００Ｖになる。
【００２０】
メモリコンポーネント０（１０３Ａ）がレディ動作状態にあり、メモリコンポーネント１（１０３Ｂ）がビジー動作状態にあると、電流は抵抗器ＲCMP1には流れるが、抵抗器ＲCMP0には流れないため、共通状態ノードにおける電圧レベルは、共通状態ノード１０５で起こり得る次に高い電圧レベル（２．００Ｖ）から５００ｍＶの電圧ステップに相当する１．５０Ｖになる。メモリコンポーネント０および１（１０３Ａおよび１０３Ｂ）の両方が、レディ動作状態にあると、抵抗器ＲCMP0およびＲCMP1に電流は流れないため、共通状態ノード１０５における電圧レベルは、３．００Ｖの供給電圧レベルになる。
【００２１】
図２のコンポーネントレベル状態指示回路の構造および図３の動作例を考えると、抵抗器（ＲCMP0〜ＲCMPn）によって形成される分圧網により、共通状態ノード１０５における単一電圧レベル値の測定からメモリコンポーネント（１０３Ａ〜１０３ｎ）の複合動作状態を特定できることを理解すべきである。さらに、抵抗器（ＲCMP0〜ＲCMPn）のそれぞれが等しい抵抗値を有する場合、共通状態ノードで測定される単一電圧レベル値は、いくつのメモリコンポーネント（１０３Ａ〜１０３ｎ）がビジー対レディかを指示する。加えて、抵抗器（ＲCMP0〜ＲCMPn）のそれぞれが異なる抵抗値、すなわち一意な抵抗値を有する場合、共通状態ノードで測定される単一電圧レベル値は、どのメモリコンポーネント（１０３Ａ〜１０３ｎ）がビジー対レディかを指示する。
【００２２】
図４は、本発明の一実施形態に従って、チップレベル状態指示回路を提供するように規定されたメモリシステム４００を示す。システム４００は、メモリコントローラ４０１と、いくつかのメモリコンポーネント（４０３Ａ〜４０３ｎ）とを含む。一実施形態において、メモリコントローラ４０１はフラッシュメモリコントローラであり、メモリコンポーネント（４０３Ａ〜４０３ｎ）はフラッシュメモリコンポーネントである。各メモリコンポーネント（４０３Ａ〜４０３ｎ）は、それぞれの状態ピン（４０３Ａ−ｐ〜４０３ｎ−ｐ）を含む。メモリコントローラ状態ピン（４０３Ａ−ｐ〜４０３ｎ−ｐ）のそれぞれは、共通状態ノード４０５へ電気的に接続される。共通状態ノード４０５は、メモリコントローラ４０１の状態ポート４０６へ電気的に接続される。
【００２３】
図４は、メモリコンポーネント０（４０３Ａ）の状態回路の拡大図も示す。メモリコンポーネント０（４０３Ａ）の状態回路が、他のメモリコンポーネント１〜ｎ（４０３Ｂ〜４０３ｎ）内にある状態回路の例示であることを理解すべきである。メモリコンポーネント０（４０３Ａ）の状態回路は、状態ピン４０３Ａ−ｐと、いくつかのメモリチップ（チップ０〜チップｎ）に対応するいくつかの状態パッド（４０７−０〜４０７−ｎ）のそれぞれとの間の電気接続を含む。各メモリチップ（チップ０〜チップｎ）内の状態回路は、それぞれの状態パッド（４０７−０〜４０７−ｎ）と、基準接地電位１１１すなわち基準接地電圧レベルとの間に電気的に接続された、それぞれのオープンドレインデバイス（１１３−０〜１１３−ｎ）とを含む。
【００２４】
所与のメモリチップ（チップ０〜チップｎ）内のオープンドレインデバイス（１１３−０〜１１３−ｎ）は、当該所与のメモリチップ（チップ０〜チップｎ）がビジー動作状態にあるときに、当該メモリチップ（チップ０〜チップｎ）の状態パッド（４０７−０〜４０７−ｎ）を通じて基準接地電位１１１へ至る電流の流れを可能にするように規定されかつ接続される。また、所与のメモリチップ（チップ０〜チップｎ）内のオープンドレインデバイス（１１３−０〜１１３−ｎ）は、当該所与のメモリチップ（チップ０〜チップｎ）がアイドル動作状態にあるときに、当該メモリチップ（チップ０〜チップｎ）の状態パッド（４０７−０〜４０７−ｎ）を通じて基準接地電位１１１へ至る電流の流れを阻止するように規定されかつ接続される。
【００２５】
加えて、チップレベル状態指示回路では、メモリコンポーネント（４０３Ａ〜４０３ｎ）のそれぞれの状態パッド（４０７−０〜４０７−ｎ）と基準接地電位１１１との間に抵抗器（ＲD0〜ＲDn）が電気的に接続される。図４の例示的な実施形態では、それぞれのオープンドレインデバイス（１１３−０〜１１３０ｎ）と基準接地電位１１１との間に抵抗器（ＲD0〜ＲDn）が電気的に接続されている。しかし、別の実施形態では、それぞれのオープンドレインデバイス（１１３−０〜１１３０ｎ）と対応する状態パッド（４０７−０〜４０７−ｎ）との間に抵抗器（ＲD0〜ＲDn）を電気的に接続することができる。また、図４の例示的な実施形態では、抵抗器（ＲD0〜ＲDn）がメモリチップ（チップ０〜チップｎ）の中にそれぞれ配置されている。この実施形態では、抵抗器（ＲD0〜ＲDn）を同一に規定することにより、メモリチップ（チップ０〜チップｎ）の同一製造を可能にすることができる。しかし、別の実施形態では、抵抗器（ＲD0〜ＲDn）をメモリチップ（チップ０〜チップｎ）の外にそれぞれ配置し、メモリチップ（チップ０〜チップｎ）の対応するインターフェイスと電気的に接続することもできる。この実施形態では、抵抗器（ＲD0〜ＲDn）が異なる場合でも、メモリチップ（チップ０〜チップｎ）を異なるものにする必要はない。
【００２６】
これらの抵抗器（ＲD0〜ＲDn）は分圧網を形成し、これにより、メモリチップ（チップ０〜チップｎ）の異なる数の状態パッド（４０７−０〜４０７−ｎ）を通る電流の流れは、共通状態ノード４０５、すなわちシステムレベル状態ノード４０５において異なる電圧レベルを生成する。抵抗器（ＲD0〜ＲDn）のそれぞれが等しい抵抗値を有する実施形態において、共通状態ノード４０５における異なる電圧レベルのそれぞれは、メモリチップ（チップ０〜チップｎ）のうちのいくつのメモリチップが第１の動作状態にあり、またメモリチップ（チップ０〜チップｎ）のうちのいくつのメモリチップが第２の動作状態にあるかを指示する。抵抗器（ＲD0〜ＲDn）のそれぞれが異なる抵抗値を有する実施形態において、共通状態ノード４０５における異なる電圧レベルのそれぞれは、メモリチップ（チップ０〜チップｎ）のうちのどのメモリチップが第１の動作状態にあり、またメモリチップ（チップ０〜チップｎ）のうちのどのメモリチップが第２の動作状態にあるかを指示する。一実施形態において、所与のメモリチップの第１の動作状態は、当該所与のメモリチップが命令を処理していることを意味するビジー動作状態である。また、この実施形態において、当該所与のメモリチップの第２の動作状態は、当該所与のメモリチップがアイドル状態にあって処理すべき命令の受信を待っていることを意味するレディ状態である。
【００２７】
図４は、共通状態ノード４０５がいくつかのプルアップ抵抗器（ＲPU0 〜ＲPUn ）を通じて電源電圧（ＶＣＣ）へ電気的に接続されている様子もさらに示す。図４の例示的な実施形態では、メモリコントローラ４０１内に配置されたプルアップ抵抗器（ＲPU0 〜ＲPUn ）が示される。しかし、別の実施形態において、プルアップ抵抗器（ＲPU0 〜ＲPUn ）が電源電圧（ＶＣＣ）と共通状態ノード４０５との間で電気的に接続される限り、プルアップ抵抗器（ＲPU0 〜ＲPUn ）をメモリコントローラ４０１の外に配置できることを理解すべきである。
【００２８】
プルアップ抵抗器（ＲPU0 〜ＲPUn ）は、メモリコンポーネント（４０３Ａ〜４０３ｎ）にそれぞれ対応付けられている。プルアップ抵抗器（ＲPU0 〜ＲPUn ）のそれぞれは、抵抗器（ＲGATE0 〜ＲGATEn ）と表されるそれぞれのゲートへ直列に接続され、ゲート抵抗器（ＲGATE0 〜ＲGATEn ）は、それぞれのゲートを含むブランチを通る電流の流れを有効または無効にするスイッチとして制御可能である。したがって、ゲート抵抗器（ＲGATE0 〜ＲGATEn ）は、メモリシステム４００のチップレベル状態指示回路においてどのプルアップ抵抗器（ＲPU0 〜ＲPUn ）がアクティブになるかを制御するために使用される。一実施形態において、ゲート抵抗器（ＲGATE0 〜ＲGATEn ）の制御はメモリコンポーネント（４０３Ａ〜４０３ｎ）に対応するチップイネーブル信号（ＣＥ０〜ＣＥｎ）に結び付けられ、所与のチップイネーブル信号（ＣＥ０〜ＣＥｎ）がアサートされると、対応するゲート抵抗器（ＲGATE0 〜ＲGATEn ）はそのプルアップ抵抗器（ＲPU0 〜ＲPUn ）ブランチを通る電流の流れを許し、メモリシステム４００のチップレベル状態指示回路において対応するプルアップ抵抗器（ＲPU0 〜ＲPUn ）を有効にする。
【００２９】
プルアップ抵抗器（ＲPU0 〜ＲPUn ）が有効になると、プルアップ抵抗器（ＲPU0 〜ＲPUn ）は抵抗器（ＲD0〜ＲDn）によって規定される分圧網に含まれることを理解すべきである。この役割において、抵抗器（ＲPU0 〜ＲPUn ）は電源電圧（ＶＣＣ）から基準接地電位１１１に至る電圧範囲を分割する働きをし、共通状態ノード４０５における所与の連続電圧区分は、所与のメモリコンポーネント（４０３Ａ〜４０３ｎ）に一意に割り当てられる。したがって、所与のプルアップ抵抗器（ＲPU0 〜ＲPUn ）が有効になると、共通状態ノード４０５に存在する電圧レベルは、当該所与のプルアップ抵抗器（ＲPU0 〜ＲPUn ）に対応するメモリコンポーネント（４０３Ａ〜４０３ｎ）内のメモリチップ（チップ０〜チップｎ）の動作状態を指示する。
【００３０】
図５は、本発明の一実施形態に従って、メモリシステム４００のチップレベル状態指示回路の動作例を説明する表を示す。図４の実施例には、メモリコンポーネント０（４０３Ａ）からメモリコンポーネント３（４０３Ｄ）まで、４つのメモリコンポーネントがある。メモリコンポーネント０〜３（４０３Ａ〜４０３Ｄ）に対応する４つのプルアップ抵抗器（ＲPU0 〜ＲPU3 ）がある。４つのプルアップ抵抗器（ＲPU0 〜ＲPU3 ）は、それぞれ１，０００オーム、１４，２００オーム、３０，０００オーム、および４８，０００オームの抵抗値を有する。ある特定のメモリコンポーネント（４０３Ａ〜４０３Ｄ）が対応するチップイネーブル信号（ＣＥ０〜ＣＥ３）により選択されると、対応するプルアップ抵抗器（ＲPU0 〜ＲPU3 ）が有効になる。図５の表では、アサートされるチップイネーブル信号（ＣＥ０〜ＣＥ３）は「ＣＥ」列に表示され、有効になるプルアップ抵抗器（ＲPU0 〜ＲPU3 ）の対応する抵抗値は「ＲPU」に表示されている。また、図５の例において、各メモリコンポーネント０〜３（４０３Ａ〜４０３Ｄ）で実装されるメモリチップ（チップ０〜チップ３）内の各抵抗器（ＲD0〜ＲD3）は、等しい抵抗値２０，０００オームを有する。チップレベル状態回路において目下有効である抵抗器（ＲD0〜ＲDn）の並列抵抗は、「ＲPD」列に表示されている。図５の実施例で、共通状態ノード４０５で測定される電圧レベル（「ＶBusy」列に表示）は、アサートされたチップイネーブル信号（ＣＥ０〜ＣＥ３）に対応するメモリコンポーネント（４０３Ａ〜４０３Ｄ）において、いくつのメモリチップ（チップ０〜チップ３）がビジー動作状態対レディ動作状態なのかを指示する。
【００３１】
図４のチップレベル状態指示回路の構造と図５の動作例を考えれば、抵抗器（ＲD0〜ＲDn）および（ＲPU0 〜ＲPU3 ）によって形成される分圧網により、共通状態ノード４０５における単一電圧レベル値の測定から、選択されたメモリコンポーネント（４０３Ａ〜４０３ｎ）におけるメモリチップ（チップ０〜チップｎ）の複合動作状態を特定できることを理解すべきである。さらに、抵抗器（ＲD0〜ＲDn）のそれぞれが等しい抵抗値を有する場合、共通状態ノードで測定される単一電圧レベル値は、選択されたメモリコンポーネント（４０３Ａ〜４０３Ｄ）において、いくつのメモリチップ（チップ０〜チップｎ）がビジー対レディかを指示する。加えて、抵抗器（ＲD0〜ＲDn）のそれぞれが異なる抵抗値、すなわち一意な抵抗値を有する場合、共通状態ノードで測定される単一電圧レベル値は、選択されたメモリコンポーネント（４０３Ａ〜４０３Ｄ）において、どのメモリチップ（チップ０〜チップｎ）がビジー対レディかを指示する。
【００３２】
図６は、本発明の別の実施形態により、チップレベル状態指示回路を提供するように規定されたメモリシステム６００を示す。メモリシステム６００は、図４のメモリシステム４００に関して既に述べたように、メモリコントローラ４０１とプルアップ抵抗器（ＲPU0 〜ＲPU3 ）とを含む点において、メモリシステム４００に類似する。メモリシステム６００は、メモリコンポーネント（６０３Ａ〜６０３ｎ）を含み、メモリコンポーネント（６０３Ａ〜６０３ｎ）は、共通状態ノード４０５へ電気的に接続された状態ピン（６０３Ａ−ｐ〜６０３ｎ−ｐ）を有する。前述したように、共通状態ノード４０５は、メモリコントローラ４０１の状態ポート４０６へ電気的に接続される。
【００３３】
メモリシステム６００は、チップレベル状態指示回路による分圧網の実施例の点でメモリシステム４００と異なる。メモリコンポーネント０（６０３Ａ）状態回路の拡大図に見られるように、メモリチップ（チップ０〜チップｎ）は、図４のメモリシステム４００に関して既に述べたのと同様に配置された抵抗器（ＲD0〜ＲDn）を含む。しかし、メモリコンポーネント（６０３Ａ〜６０３Ｄ）では、状態回路の中、メモリチップ（チップ０〜チップｎ）の外に追加の抵抗器（ＲDP0#1 ，ＲDP2#3 ・・・ＲDPn-1#n ）が配置され、追加の抵抗器（ＲDP0#1 ，ＲDP2#3 ・・・ＲDPn-1#n ）のそれぞれは状態パッド（６０７−０〜６０７−ｎ）の一意な対と共通状態ノード４０５との間で電気的に接続され、各状態パッド（６０７−０〜６０７−ｎ）は追加の抵抗器（ＲDP0#1 ，ＲDP2#3 ・・・ＲDPn-1#n ）の１つに接続される。
【００３４】
一実施形態において、抵抗器（ＲD0〜ＲDn）は実質的に等しい抵抗レベルを有するように規定され、メモリチップ（チップ０〜チップｎ）は同様に規定される。また、この実施形態において、追加の抵抗器（ＲDP0#1 ，ＲDP2#3 ・・・ＲDPn-1#n ）は、それぞれ異なる抵抗レベルを有するように規定される。したがって、追加の抵抗器（ＲDP0#1 ，ＲDP2#3 ・・・ＲDPn-1#n ）は、共通状態ノード４０５における電圧レベルをさらに分割する働きをし、共通状態ノード４０５で測定される特定の電圧レベルは、選択されたメモリコンポーネント（６０３Ａ〜６０３ｎ）の中で特定のメモリチップ（チップ０〜チップｎ）群の動作、すなわちメモリチップ（チップ０〜チップｎ）の特定の動作状態の組み合わせを指示する。また、追加の抵抗器（ＲDP0#1 ，ＲDP2#3 ・・・ＲDPn-1#n ）は、メモリチップ（チップ０〜チップｎ）の外に、例えばメモリコンポーネント（６０３Ａ〜６０３ｎ）のプリント回路板（ＰＣＢ）上に、実装できることを理解すべきである。これにより、メモリチップ（チップ０〜チップｎ）の動作状態の組み合わせの中で共通状態ノード４０５における電圧レベルをさらに分割する経済的で簡易な手段が提供される。
【００３５】
図７は、本発明の一実施形態に従って、メモリシステム６００のチップレベル状態指示回路の動作例を説明する表を示す。図７の実施例には、メモリコンポーネント０（６０３Ａ）からメモリコンポーネント３（６０３Ｄ）まで、４つのメモリコンポーネントがある。メモリコンポーネント０〜３（６０３Ａ〜６０３Ｄ）に対応する４つのプルアップ抵抗器（ＲPU0 〜ＲPU3 ）がある。４つのプルアップ抵抗器（ＲPU0 〜ＲPU3 ）は、それぞれ６４，０００オーム、１６，０００オーム、４，０００オーム、および１，０００オームの抵抗値を有する。ある特定のメモリコンポーネント（６０３Ａ〜６０３Ｄ）が対応するチップイネーブル信号（ＣＥ０〜ＣＥ３）によって選択されると、対応するプルアップ抵抗器（ＲPU0 〜ＲPU3 ）が有効になる。図７の表で、アサートされるチップイネーブル信号（ＣＥ０〜ＣＥ３）は「ＣＥ」列に表示され、有効になるプルアップ抵抗器（ＲPU0 〜ＲPU3 ）の対応する抵抗値は「ＲPU」に表示されている。
【００３６】
また、図７の例において、各メモリコンポーネント０〜３（６０３Ａ〜６０３Ｄ）で実装されるメモリチップ（チップ０〜チップ３）内の各抵抗器（ＲD0〜ＲD3）は、それぞれ１，７５０オーム、２，７５０オーム、４，０００オーム、および５，０００オームの異なる抵抗値を有する。目下有効であるチップレベル抵抗器（ＲD0〜ＲDn）の並列抵抗は「ＲＤ１｜｜ＲＤ０」および「ＲＤ３｜｜ＲＤ２」列に表示されている。チップレベル状態回路で目下有効である抵抗器（ＲPU0 〜ＲPU3 ）および（ＲD0〜ＲDn）の全抵抗は、「ＲPD」列に表示されている。
【００３７】
したがって、図７の実施例では、共通状態ノード４０５で測定される電圧レベル（「ＶBusy」列に表示）は、アサートされたチップイネーブル信号（ＣＥ０〜ＣＥ３）に対応するメモリコンポーネント（６０３Ａ〜６０３Ｄ）において、メモリチップ（チップ０〜チップ３）のうちのどのメモリチップがビジー動作状態対レディ動作状態なのかを指示する。図６のチップレベル状態指示回路の構造と図７の動作例を考えると、抵抗器（ＲD0〜ＲDn）、（ＲDP0#1 ，ＲDP2#3 ・・・ＲDPn-1#n ）、および（ＲPU0 〜ＲPU3 ）によって形成される分圧網により、共通状態ノード４０５における単一電圧レベル値の測定から、選択されたメモリコンポーネント（６０３Ａ〜６０３ｎ）におけるメモリチップ（チップ０〜チップｎ）の複合動作状態が特定できることを理解すべきである。
【００３８】
図８は、本発明の一実施形態に従って、メモリシステムを操作する方法を示す。この方法は、メモリシステムの状態回路が操作される操作８０１を含む。状態回路は、複数のメモリチップのそれぞれの状態パッドへ電気的に接続された共通状態ノードを、例えば前述した実施形態においてメモリチップ（チップ０〜チップｎ）の状態パッド（１０７−０〜１０７−ｎ、４０７−０〜４０７−ｎ、６０７−０〜６０７ｎ）へ電気的に接続された共通状態ノード（１０５／４０５）を含む。状態回路はさらに、共通状態ノードにおいて異なる電圧レベルを生成する分圧網を規定するように配置された複数の抵抗器を、例えば前述した実施形態における抵抗器（ＲCMP0〜ＲCMPn，ＲD0〜ＲDn，ＲDP0#1 〜ＲDPn-1#n ，ＲPU，ＲPU0 〜ＲPUn ）を含む。異なる電圧レベルのそれぞれは、複数のメモリチップの特定の動作状態の組み合わせを指示する。
【００３９】
より具体的には、複数のメモリチップのそれぞれは、第１の動作状態か第２の動作状態のいずれかにある。一実施形態において、所与のメモリチップの第１の動作状態は、当該所与のメモリチップが命令を処理していることを意味するビジー動作状態であり、当該所与のメモリチップの第２の動作状態は、当該所与のメモリチップがアイドル状態にあって処理すべき命令の受信を待っていることを意味するレディ状態である。また、共通状態ノードで起こり得る異なる電圧レベルは、電源電圧レベルから基準接地電圧レベルに至る電圧範囲内に分布される。
【００４０】
この方法はまた、共通状態ノードで電圧レベルを測定する操作８０３を含む。次いで、操作８０５が実行され、測定された電圧レベルを使用し、複数のメモリチップのうちのどのメモリチップが第１の動作状態にあり、また複数のメモリチップのうちのどのメモリチップが第２の動作状態にあるかを判断する。一実施形態において、異なる電圧レベルのそれぞれは、複数のメモリチップのうちの第１の動作状態対第２の動作状態にあるメモリチップの数を指示する。別の実施形態において、異なる電圧レベルのそれぞれは、複数のメモリチップのうちの第１の動作状態対第２の動作状態にあるメモリチップの組み合わせ、すなわち第１の動作状態対第２の動作状態にあるメモリチップがどれかを指示する。
【００４１】
この方法はさらに、複数のメモリコンポーネントから特定のメモリコンポーネントを選択するために、チップイネーブル信号を送出する操作を含むことがある。複数のメモリコンポーネントのそれぞれは複数のメモリチップの独立した例証を含む。したがって、特定のメモリコンポーネントを選択するためチップイネーブル信号を送出すると、共通状態ノードにおける電圧レベルは、選択された特定のメモリコンポーネントの複数のメモリチップの複合動作状態を伝える。
【００４２】
この方法はまた、共通状態ノードにおける異なる電圧レベルのそれぞれで、複数のメモリチップのうちのどのメモリチップが第１の動作状態対第２の動作状態にあるかを指定するために、ルックアップテーブルを生成する操作を含むことがある。次いで、共通状態ノードで測定された電圧レベルが使用されて、測定された電圧レベルでルックアップテーブルを照会することにより、複数のメモリチップのうちのどのメモリチップが第１の動作状態にあり、また複数のメモリチップのうちのどのメモリチップが第２の動作状態にあるかを判断する。一実施形態において、ルックアップテーブルは、共通状態ノードで起こり得る異なる電圧レベルのサブセットを含む。このサブセットは、ユーザにより規定されるメモリシステム状態分解能に基づく場合がある。例えば、ユーザが起こり得るメモリチップ動作状態のサブセットに関心を寄せる場合に、他の起こり得る動作状態を排除することにより、メモリチップ動作状態の当該サブセットを表すルックアップテーブルを規定することができる。
【００４３】
本願明細書で説明されたメモリコンポーネント、メモリチップ、およびメモリコントローラが、本発明を不必要に不明瞭にしないために本願明細書では説明されていないさらなる回路およびコンポーネントを含むことを理解すべきである。さらに、状態回路および対応コンポーネントを含む本願明細書に開示したメモリシステムが、種々のメモリコンポーネント、メモリチップ、およびメモリコントローラのさらなる回路と適合しかつ接続するように規定されることを理解すべきである。
【００４４】
本願明細書に開示した種々のメモリシステム状態回路の実施形態に示された分圧網トポロジを、既存のメモリシステムで効率的に実装できることを理解すべきである。また、状態回路の中で形成されるこれらの分圧網の抵抗器は、状態回路内のシンク電流を低下させるという追加的な利点を提供し、これによりメモリシステムの電力消費効率が向上する。加えて、状態回路内の分圧網の抵抗器は、いくつかの実施例において、短いレベル遷移時間と短い電圧ステップを提供する。
【００４５】
本願明細書で説明された本発明は、コンピュータ可読媒体においてコンピュータ可読コードとして実施することができる。例えば、コンピュータ可読コードは、メモリチップに対応する１つまたは複数のレイアウトが蓄積されるレイアウトデータファイルを含むことがある。ここで述べるコンピュータ可読媒体は、データを蓄積でき、かつその後コンピュータシステムによりデータを読み出すことができる、何らかのデータ蓄積デバイスである。コンピュータ可読媒体の例は、ハードドライブ、ネットワーク接続ストレージ（ＮＡＳ）、読み出し専用メモリ、ランダムアクセスメモリ、ＣＤ−ＲＯＭ、ＣＤ−Ｒ、ＣＤ−ＲＷ、磁気テープ、および他の光学式および非光学式データ蓄積デバイスを含む。コンピュータ可読媒体はコンピュータシステムが結合されたネットワーク上で分散されることもあり、この場合、コンピュータ可読コードは分散方式で蓄積されかつ実行される。
【００４６】
本発明の一部をなすここで説明された任意の操作は、有用なマシン操作である。本発明は、これらの操作を実施するデバイスまたは装置にも関係する。装置は、専用コンピュータのように、要求された目的のために特別に構成されることがある。専用コンピュータとして規定されたコンピュータは、特別な目的のために操作できる一方で、特別な目的の一部をなさない他の処理、プログラム実行、またはルーチンを実施することもできる。また、コンピュータメモリまたはキャッシュに蓄積された、あるいはネットワークを介して入手された１つまたは複数のコンピュータプログラムによって選択的に活動化または構成される汎用コンピュータによって、操作が処理されることもある。ネットワークを介してデータが入手される場合、そのデータはネットワーク上の他のコンピュータにより、例えばコンピューティングリソースのクラウドによって処理されることもある。
【００４７】
本発明の実施形態は、データをある１つの状態から別の状態に変換するマシンとして規定されることもある。データは、電子信号および電子操作データとして表現できるものに相当することがある。変換されたデータは、場合によっては、ディスプレイ上で視覚的に表示され、データ変換から得られた物理的実体を表す。変換されたデータは、一般的にあるいは触知可能な物理的実体の構成または表示を可能にする特定の形式で、記憶装置に保存されることがある。いくつかの実施形態において、この操作はプロセッサによって実施されることがある。かかる例において、プロセッサはデータをある１つのものから別のものに変換する。さらにこの方法は、ネットワークを介して接続できる１つまたは複数のマシンまたはプロセッサによって処理することができる。それぞれのマシンは、データをある１つの状態またはものから別の状態またはものに変換でき、またデータを処理でき、データを記憶装置に保存でき、ネットワークを介してデータを送信でき、結果を表示でき、あるいは結果を別のマシンに伝達することができる。
【００４８】
本願明細書に開示したメモリシステムを半導体デバイスまたはチップの一部として製造できることをさらに理解すべきである。集積回路、メモリセル等の半導体デバイスの製作では、半導体ウェハ上に特徴を規定するために一連の製造作業が行われる。ウェハは、シリコン基板上で規定されるマルチレベル構造の形で集積回路デバイスを含む。基板レベルでは、拡散領域を有するトランジスタデバイスが形成される。後続レベルでは、相互配線メタライゼーションラインがパターニングされ、トランジスタデバイスへ電気的に接続されることで、所望の集積回路デバイスを規定する。また、パターニングされた導電層は誘電材料により他の導電層から絶縁される。
【００４９】
いくつかの実施形態の観点から本発明を説明してきたが、当業者であれば前述した仕様を読み図面を検討することにより様々な変更、追加、置換、およびこれらの均等物に気づくであろうことを理解すべきである。したがって、本発明は、かかる変更、追加、置換、および均等物の全てを本発明の趣旨および範囲内に含むことが意図されている。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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