(57)【特許請求の範囲】
【請求項１】
基板（４０４）上にフローティングゲートメモリセル（４０２）を製造するための方法であって、
基板（４０４）のソース領域（４２２）に窪み（４６４）を形成するステップ（３７０）であって、前記窪み（４６４）はスタックゲート構造（４０８）に隣接して位置し、前記窪み（４６４）は傾斜のついた側壁（４６６）と底部（４６８）と深さ（４７６）とを有し、前記スタックゲート構造（４０８）は前記基板（４０４）におけるチャネル領域（４２６）の上に位置する、ステップと、
前記窪み（４６４）の前記傾斜のついた側壁（４６６）に隣接した前記フローティングゲートメモリセル（４０２）のソース（４８８）を形成するステップ（３７２）と、
前記スタックゲート構造（４０８）に隣接しかつ前記窪み（４６４）の前記傾斜のついた側壁（４６６）に隣接したスペーサ（４９０）を形成するステップ（３７４）であって、前記スペーサ（４９０）は前記窪み（４６４）の前記底部（４６８）に延在する、ステップと、
前記スタックゲート構造（４０８）のドレイン側壁（４４２）上、及び前記フローティングゲートメモリセル（４０２）のドレイン領域（４２４）上に位置するマスク（４９４）を形成するステップ（３７４）であって、前記マスク（４９４）は前記窪み（４６４）上には位置しない、ステップとを含み、
前記スペーサ（４９０）は、前記ソース（４８８）が前記チャネル領域（４２６）の中に横方向に散在および拡散するのを低減させる、方法。
【請求項２】
前記窪み（４６４）の前記底部（４６８）の下および前記ソース（４８８）の下にＶｓｓ接続領域（４９６）を形成するステップ（３７４）をさらに含み、前記Ｖｓｓ接続領域（４９６）は前記ソース（４８８）に接続される、請求項１に記載の方法。
【請求項３】
基板（４０４）上に位置するフローティングゲートメモリセル（４０２）であって、
前記基板（４０４）上に位置するスタックゲート構造（４０８）であって、前記基板（４０４）におけるチャネル領域（４２６）の上に位置する前記スタックゲート構造（４０８）と、
前記スタックゲート構造（４０８）に隣接した前記基板（４０４）に形成される窪み（４６４）であって、傾斜のついた側壁（４６６）と底部（４６８）と深さ（４７６）とを有する前記窪み（４６４）と、
前記窪み（４６４）の前記傾斜のついた側壁（４６６）に隣接しかつ前記スタックゲート構造（４０８）の下に位置する前記フローティングゲートメモリセル（４０２）のソース（４８８）と、
前記スタックゲート構造（４０８）に隣接しかつ前記窪み（４６４）の前記傾斜のついた側壁（４６６）に隣接して位置するスペーサ（４９０）であって、前記窪み（４６４）の前記底部（４６８）に延在する前記スペーサ（４９０）と、
前記スタックゲート構造（４０８）のドレイン側壁（４４２）上、及び前記フローティングゲートメモリセル（４０２）のドレイン領域（４２４）上に位置するマスク（４９４）であって、前記窪み（４６４）上には位置しない前記マスク（４９４）とを含み、
前記スペーサ（４９０）は、前記ソース（４８８）が前記チャネル領域（４２６）の中に横方向に散在および拡散するのを低減させる、フローティングゲートメモリセル（４０２）。
【請求項４】
前記窪み（４６４）の前記底部（４６８）の下および前記ソース（４８８）の下に位置するＶｓｓ接続領域（４９６）をさらに含み、前記Ｖｓｓ接続領域（４９６）は前記ソース（４８８）に接続される、請求項３に記載のフローティングゲートメモリセル（４０２）。
【請求項５】
前記ソース（４８８）の横方向の散在および拡散の前記低減は、前記フローティングゲートメモリセル（４０２）におけるドレイン誘導障壁低下の低減をもたらす、請求項３に記載のフローティングゲートメモリセル（４０２）。
【発明の詳細な説明】
【技術分野】
【０００１】
技術分野
この発明は概して半導体の製造の分野における発明である。より詳細には、この発明はフローティングゲートメモリ装置の製造の分野における発明である。
【背景技術】
【０００２】
背景技術
ＮＯＲ型フラッシュメモリ装置などの高性能フラッシュメモリ装置では、装置の寸法が小型化されるにつれて高密度および高い動作速度が必要とされる。メモリコアセルの大きさを縮小するため、回路密度を向上させるため、およびフラッシュメモリ装置の性能を高めるために、ワード線の間に位置するフラッシュメモリセルのソース領域を接続する低抵抗Ｖｓｓ線が用いられる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００１−２１７３２９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従来のフラッシュメモリのプロセスフローでは、Ｖｓｓ線は、Ｖｓｓ接続注入物を用いて半導体基板を多量にドープすることによって形成されることが可能である。望ましくは低いＶｓｓ抵抗を達成するために、半導体基板におけるＶｓｓ線に沿って、十分な量および十分な深さのドーピングが必要である。しかしながら、Ｖｓｓ抵抗を十分に低下させるのに必要な量および深さのドーピングを導入することによって、実効チャネル長は望ましくなく縮小される可能性がある。その結果、ドレイン誘導障壁低下（drain induced barrier lowering）（ＤＩＢＬ）として公知の短チャネル効果が、フローティングゲートフラッシュメモリセルなどのフラッシュメモリセルにおいて望ましくなく増大する可能性がある。背景として、フローティングゲートフラッシュメモリセルなどのメモリセルのドレインに入力された電圧によってドレインの電場がメモリセルのソースに直接に影響を及ぼすときにＤＩＢＬが発生する。ＤＩＢＬの結果、メモリセルの閾値電圧は低下し、これはメモリセルの性能に有害な影響を及ぼす。したがって、ＤＩＢＬが低減されかつＶｓｓ抵抗が十分に低い、ＮＯＲ型フローティングゲートフラッシュメモリセルなどのフローティングゲートフラッシュメモリセルが当該技術分野において必要である。
【課題を解決するための手段】
【０００５】
概要
この発明は、ＤＩＢＬおよびＶｓｓ抵抗が低減されたメモリセルに向けられる。この発明は、ＤＩＢＬが低減されかつＶｓｓ抵抗が十分に低い、ＮＯＲ型フローティングゲートフラッシュメモリセルなどのフローティングゲートフラッシュメモリセルの、当該技術分野における必要性に対処し、その必要性を解決する。
【０００６】
１つの例示的な実施例に従って、基板上にフローティングゲートメモリセルを製造するための方法は、スタックゲート構造のソース側壁に隣接したスペーサを形成するステップを含み、スタックゲート構造は基板におけるチャネル領域の上に位置する。フローティングゲートメモリセルは、たとえばＮＯＲ型フローティングゲートフラッシュメモリセルであり得る。この方法はさらに、スペーサに隣接した、高エネルギ注入物をドープした領域を基板のソース領域に形成するステップを含む。この方法はさらに、基板のソース領域に窪みを形成するステップを含み、この窪みは側壁と底部と深さとを有し、窪みの側壁はフローティングゲートメモリセルのソースに隣接して位置する。スペーサは、窪みの形成中に除去され得る。窪みの深さはたとえば約１００．０オングストロームから約５００．０オングストロームの間である可能性がある。
【０００７】
この例示的な実施例に従って、スペーサは、ソースがチャネル領域の中に横方向に散在および拡散するのを低減させる。ソースがチャネル領域の中に横方向に散在および拡散するのを低減することによって、フローティングゲートメモリセルにおけるドレイン誘導障壁低下（ＤＩＢＬ）の低減がもたらされる。この方法はさらに、窪みの底部の下およびソースの下にＶｓｓ接続領域を形成するステップを含み、Ｖｓｓ接続領域はソースに接続される。窪みによって、Ｖｓｓ接続領域の抵抗が、フローティングゲートメモリセルにおけるＤＩＢＬを増大させることなく減少されることが可能である。この発明の他の特徴および利点は、以下の詳細な説明および添付の図面を検討した後、当業者により容易に明らかになる。
【図面の簡単な説明】
【０００８】
【図１】この発明の１つの実施例に従う例示的な方法ステップに対応するフローチャートである。
【図２Ａ】図１におけるフローチャートの特定のステップに対応する、この発明の実施例に従って処理されたウェハの一部の断面図を示す。
【図２Ｂ】図１におけるフローチャートの特定のステップに対応する、この発明の実施例に従って処理されたウェハの一部の断面図を示す。
【図２Ｃ】図１におけるフローチャートの特定のステップに対応する、この発明の実施例に従って処理されたウェハの一部の断面図を示す。
【図２Ｄ】図１におけるフローチャートの特定のステップに対応する、この発明の実施例に従って処理されたウェハの一部の断面図を示す。
【図３】この発明の１つの実施例に従う例示的な方法ステップに対応するフローチャートである。
【図４Ａ】図３におけるフローチャートの特定のステップに対応する、この発明の実施例に従って処理されたウェハの一部の断面図を示す。
【図４Ｂ】図３におけるフローチャートの特定のステップに対応する、この発明の実施例に従って処理されたウェハの一部の断面図を示す。
【図４Ｃ】図３におけるフローチャートの特定のステップに対応する、この発明の実施例に従って処理されたウェハの一部の断面図を示す。
【発明を実施するための形態】
【０００９】
発明の詳細な説明
この発明は、ＤＩＢＬおよびＶｓｓ抵抗が低減されたメモリセルに向けられる。以下の説明はこの発明の実現例に関する具体的な情報を含んでいる。この発明が本願に具体的に記載される態様とは異なる態様で実現され得ることを当業者は認識する。さらに、この発明の具体的な詳細のうちのいくつかは、この発明を曖昧にしないように記載されない。
【００１０】
本願における図面およびその添付の詳細な説明は、この発明の単なる例示的な実施例に向けられる。簡潔さを保つために、この発明の他の実施例は、本願では具体的に記載されず、この発明の図面によって具体的に示されない。
【００１１】
図１は、この発明の１つの実施例に従って、窪んだＶｓｓ注入物領域と、ソースの散在および拡散が低減されたソースとを含むフローティングゲートフラッシュメモリセルを形成するための例示的な方法を示すフローチャートである。当業者に明らかな特定の詳細および特徴は、フローチャート１００からは割愛されている。たとえば、ステップは１つ以上のサブステップで構成されてもよく、または当該技術分野において公知の専門の機器もしくは材料を伴ってもよい。フローチャート１００に示されるステップ１７０、１７２、１７４および１７６はこの発明の１つの実施例を説明するのに十分であり、この発明の他の実施例はフローチャート１００に示されるステップとは異なるステップを利用してもよい。フローチャート１００に示される処理ステップはウェハ上で実行されることが注目され、このウェハは、ステップ１７０に先立って、基板上に位置するフローティングゲートメモリセルのスタックゲート構造を含む。スタックゲートはさらに、基板上に位置するトンネル酸化物層と、トンネル酸化物層上に位置するフローティングゲートと、フローティングゲート上に位置する酸化物−窒化物−酸化物（ＯＮＯ）スタックと、ＯＮＯスタック上に位置するコントロールゲートとを含む。図２Ａ、図２Ｂ、図２Ｃおよび図２Ｄにおける構造２７０、２７２、２７４および２７６は、上述の基板上に位置するスタックゲート構造を含む構造上で、フローチャート１００のステップ１７０、１７２、１７４および１７６をそれぞれに実行した結果を示す。
【００１２】
ここで、図１におけるステップ１７０および図２Ａにおける構造２７０を参照すると、フローチャート１００のステップ１７０において、低エネルギ注入物をドープした領域２１８がソース領域２２２に形成され、低エネルギ注入物をドープした領域２２０がドレイン領域２２４に形成される。低エネルギ注入物をドープした領域２１８および２２０は、所望の量の適切なＮ型ドーパントをソース領域２２２およびドレイン領域２２４に適切に注入するために低エネルギ／低ドーズ量の注入物を利用することによって形成されることが可能である。低エネルギ注入物をドープした領域２１８は、横方向の散在および拡散端縁２２８を有し、この横方向の散在および拡散端縁２２８は、スタックゲート構造２０８の下のチャネル領域２２６の方に延在する。１つの実施例では、ステップ１７０において、低エネルギ注入物をドープした領域２１８がソース領域２２２に形成され、このプロセスにおける後続のステップにおいてＶｓｓ接続領域が形成された後、低エネルギ注入物を
ドープした領域２２０がドレイン領域２２４に形成される。構造２７０は、ＮＯＲ型フラッシュメモリ装置などのフラッシュメモリ装置を含み得る。背景として、ＮＯＲ型フラッシュメモリ装置はＮＯＲアーキテクチャに構成されたフラッシュメモリ装置であり、ソース領域は典型的には、ワード線に対して平行に走るＶｓｓ線によって接続される。フローティングゲートメモリセル２０２は、ＮＯＲ型フローティングゲートフラッシュメモリセルなどのフローティングゲートフラッシュメモリセルであり得る。低エネルギ注入物をドープした領域２１８および２２０は、スタックゲート構造２０８の下の基板２０４に位置するチャネル２２６への接続をもたらす。
【００１３】
図２Ａにも示されるように、スタックゲート構造２０８は、基板２０４上に位置し、トンネル酸化物層２１０と、フローティングゲート２１２と、ＯＮＯスタック２１４と、コントロールゲート２１６とを含む。図２Ａにさらに示されるように、トンネル酸化物層２１０は、基板２０４の上面２０６上にチャネル領域２２６を覆って位置し、熱成長トンネル酸化物を含み得る。図２Ａにも示されるように、フローティングゲート２１２は、トンネル酸化物層２１０上に位置し、低圧化学気相成長（low pressure chemical vapor deposition）（ＬＰＣＶＤ）プロセスまたは他の適切なプロセスで堆積され得る（ポリシリコンとも称される）多結晶シリコンを含み得る。図２Ａにさらに示されるように、ＯＮＯスタック２１４はフローティングゲート２１２上に位置する。ＯＮＯスタック２１４は３層構造であり、酸化ケイ素からなる底部層と、窒化ケイ素からなる中間層と、酸化ケイ素からなる上部層とを含み、これらの層は順次ＬＰＶＣＤプロセスによって堆積されるか、または熱成長されることが可能である。図２Ａにも示されるように、コントロールゲート２１６は、ＯＮＯスタック２１４上に位置し、ＬＰＣＶＤプロセスまたは他の適切なプロセスを利用することによってＯＮＯスタック２１４上に形成され得るポリシリコンを含み得る。図２Ａにさらに示されるように、ソース領域２２２およびドレイン領域２２４は、スタックゲート構造２０８に隣接した基板２０４に位置し、当該技術分野において公知の態様で形成されることが可能である。図２Ａを参照すると、フローチャート１００のステップ１７０の結果が構造２７０によって示されている。
【００１４】
続いて図１におけるステップ１７２および図２Ｂにおける構造２７２では、フローチャート１００のステップ１７２において、スペーサ２３０および２３２がスタックゲート構造２０８のそれぞれのソース側壁２３４およびドレイン側壁２３６に隣接して形成され、マスク２３８がスタックゲート構造２０８のドレイン側部分２４２の上およびドレイン領域２２４の上に形成され、高エネルギ注入物をドープした領域２４０が基板２０４のソース領域２２２に形成される。この実施例では、スタックゲート構造２０８のそれぞれのソース側壁２３４およびドレイン側壁２３６に隣接して位置するスペーサ２３０および２３２は、酸化ケイ素を含み得る。他の実施例では、スペーサ２３０および２３２は他の適切な誘電材料を含み得る。スペーサ２３０および２３２は、ＬＰＣＶＤプロセスまたは他の適切なプロセスを用いて、スタックゲート構造の上に酸化ケイ素からなる共形的な層を堆積させることによって形成されることができる。酸化ケイ素からなる堆積された共形的な層は、スペーサ２３０および２３２を形成するために適切なエッチングプロセスを用いることによって「エッチバックされる」ことができる。
【００１５】
図２Ｂに示されるように、マスク２３８はスタックゲート構造２０８のドレイン側部分２４２の上および基板２０４のドレイン領域２２４の上に位置する。マスク２３８は自己整合性ソース（self-aligned source）（ＳＡＳ）マスクである可能性があり、当該技術
分野において公知の態様で形成されることが可能であり、フォトレジストなどの適切なマスキング材料を含み得る。図２Ｂにも示されるように、高エネルギ注入物をドープした領域２４０は、ソース領域２２２に位置し、低エネルギ注入物をドープした領域２１８の中に延在する。高エネルギ注入物をドープした領域２４０は、横方向の散在および拡散端縁２４４を含み、所望の量の適切なＮ型ドーパントをソース領域２２２に適切に注入するた
めに、高エネルギ／高ドーズ量の注入物を用いることによって形成されることが可能である。図２Ｂを参照すると、フローチャート１００のステップ１７２の結果が構造２７２によって示されている。
【００１６】
続いて図１におけるステップ１７４および図２Ｃにおける構造２７４では、フローチャート１００のステップ１７４において、アニールプロセスが実行され、スペーサ２３０が除去され、窪み２４６が基板２０４のソース領域２２２に形成される。アニールプロセス中に、基板２０４は、高エネルギ注入物をドープした領域２４０を形成するために利用された高エネルギ注入物によって引起された損傷が修復されるように十分な温度に加熱される。アニールプロセスによって、高エネルギ注入物をドープした領域２４０を形成するために用いられた高エネルギ注入物がエネルギを低減されることが可能であり、高エネルギ注入物をドープした領域２４０がスタックゲート構造２０８の下で横方向に散在および拡散するのを低減する。アニールプロセスは、低エネルギ注入物をドープした領域２１８および高エネルギ注入物をドープした領域２４０の横方向の散在および拡散端縁２２８および２４４（図２Ｂに図示）をそれぞれに滑らかにするためにも利用されることができる。１つの実施例では、アニールプロセスは利用されない。このような実施例では、高エネルギ注入物のエネルギは適切に増大されることができ、その結果、横方向の散在および拡散端縁２４４（図２Ｂに図示）が、基板２０４の上面２０６に対して平行な方向に測定したときに、スタックゲート構造２０８のソース側壁２３４を超えて適正な距離にわたって確実に延びる。
【００１７】
図２Ｃにも示されるように、スペーサ２３４は除去され、窪み２４６はソース領域２２２に形成される。スペーサ２３４はＳＡＳエッチングプロセスを利用することによって除去されることができ、このＳＡＳエッチングプロセスは、基板２０４における高エネルギ注入物をドープした領域２４０および低エネルギ注入物をドープした領域２１８の実質的な部分をエッチングして取除くことによって窪み２４６を形成するためにも利用されることができる。窪み２４６は、側壁２４８と、底部２５０と、窪み２４６の底部２５０および基板２０４の上面２０６間の距離を示す深さ２５２とを有する。一例として、深さ２５２は約１００．０オングストロームから約５００．０オングストロームの間である可能性がある。この実施例では、窪み２４６の側壁２４８は基板２０４の上面２０６に対して実質的に垂直であり得る。別の実施例では、窪み２４６の側壁２４８は基板２０４の上面２０６に対して約９０．０°以外の角度を形成してもよい。ＳＡＳエッチングプロセス中に、後続のＶｓｓ接続注入物に備えてトレンチを露出させるために、酸化物もシャロートレンチアイソレーション（shallow trench isolation）（ＳＴＩ）領域（いずれの図にも図示せず）から除去される。
【００１８】
図２Ｃにも示されるように、高エネルギ注入物をドープした領域２４０および低エネルギ注入物をドープした領域２１８（図２Ｂに図示）の実質的な部分が除去された後、高エネルギ注入物をドープした領域２４０および低エネルギ注入物をドープした領域２１８の残りの部分はフローティングゲートメモリセル２０２のソース２５４を形成する。図２Ｃに示されるように、ソース接合部２５６を有するソース２５４は、窪み２４６の側壁２４８に隣接して位置し、またスタックゲート構造２０８の下に位置する。図２Ｃにさらに示されるように、高エネルギ注入物をドープした領域２４０の一部２５８も窪み２４６の形成後に残り、窪み２４６の底部２５０の下に位置する。高エネルギ注入物をドープした領域２４０の一部２５８は、ソース２５４に接続され、ソース２５４と後続のプロセスステップにおいて形成されるＶｓｓ接続領域との間の十分な接続を保証する。図２Ｃを参照すると、フローチャート１００のステップ１７４の結果が構造２７４によって示されている。
【００１９】
ここで、図１におけるステップ１７６および図２Ｄにおける構造２７６を参照すると、
フローチャート１００のステップ１７６において、マスク２３８（図２Ｃに図示）が除去され、マスク２６０がスタックゲート構造２０８のドレイン側部分２４２の上およびドレイン領域２２４の上に形成され、Ｖｓｓ接続領域２６２が窪み２４６の底部２５０の下の基板２０４に形成される。マスク２３８は当該技術分野において公知の態様で除去されることができる。図２Ｄに示されるように、マスク２６０は、スタックゲート構造２０８のドレイン側部分２４２の上およびドレイン領域２２４の上に位置し、ＳＡＳマスクである可能性がある。マスク２６０の構成および組成は実質的にはマスク２３８の構成および組成と類似している。
【００２０】
図２Ｄにも示されるように、Ｖｓｓ接続領域２６２は、窪み２４６の底部２５０の下およびフローティングゲートメモリセル２０２のソース２５４の下に位置する。Ｖｓｓ接続領域２６２は、高エネルギ注入物をドープした領域２４０（図２Ｂに図示）の一部２５８の中に延在し、この一部２５８はＶｓｓ接続領域２６２をフローティングゲートメモリセル２０２のソース２５４に接続する。Ｖｓｓ接続領域２６２は、多量にドープされた領域であり、適切なＮ型ドーパントを含む高エネルギ／高ドーズ量の注入物であるＶｓｓ接続注入物を用いることによって形成されることが可能である。Ｖｓｓ接続領域２６２は、他のフローティングゲートメモリセル（いずれの図にも図示せず）のソース領域を共通の接地に接続するために利用される共通のソース線を形成する。Ｖｓｓ接続領域２６２は抵抗を有し、この抵抗は本願において「Ｖｓｓ抵抗」とも称される。
【００２１】
図１におけるこの発明の実施例では、スペーサ２３０は、高エネルギ注入物をドープした領域２４０が横方向に散在および拡散するのを低減するため、および結果として、ソース２５４がチャネル領域２２６の中に横方向に散在および拡散するのを低減するために利用され、これはチャネル領域２２６の実効チャネル長の望ましくない縮小を防ぐ。さらに、図１におけるこの発明の実施例では、窪み２４６はソース２５４の下にＶｓｓ接続領域２６２の位置を定めるために利用され、このＶｓｓ接続領域２６２はソース２５４がチャネル領域２２６の中に横方向に散在および拡散するのを低減する。したがって、ソース２５４がチャネル領域２２６の中に横方向に散在および拡散するのを低減することによって、図１におけるこの発明の実施例はフローティングゲートメモリセル２０２におけるＤＩＢＬの低減を有利に達成する。さらに、高エネルギ注入物をドープした領域２４０がチャネル領域２２６の中に横方向に散在および拡散するのを低減するためにスペーサ２３０を利用することによって、高エネルギ注入物をドープした領域２４０を形成するために用いられる高エネルギ注入物は、Ｖｓｓ接続領域２６２が望ましい距離を置いて基板２０４の上面２０６の下に位置することができるようにしながらソース２５４とＶｓｓ接続領域２６２との間に十分な接続を保証するのに十分なエネルギおよびドーズ量を有し得る。
【００２２】
さらに、図１におけるこの発明の実施例では、基板２０４の上面２０６の下およびソース２５４の下にＶｓｓ接続領域２６２の位置を定めるために窪み２４６を利用することによって、Ｖｓｓ接続領域２３８の抵抗、すなわちＶｓｓ抵抗が、ＤＩＢＬの望ましくない増加を引起すことなくＶｓｓ接続領域２６２を多量にドープすることによって減少されることが可能である。
【００２３】
図３は、この発明の１つの実施例に従って、窪んだＶｓｓ注入物領域と、ソースの拡散が低減されたソースとを含むフローティングゲートフラッシュメモリセルを形成するための例示的な方法を示すフローチャートである。当業者に明らかな特定の詳細および特徴は、フローチャート３００からは割愛されている。たとえば、ステップは１つ以上のサブステップで構成されてもよく、または当該技術分野において公知の専門の機器もしくは材料を伴ってもよい。フローチャート３００に示されるステップ３７０、３７２および３７４はこの発明の１つの実施例を説明するのに十分であり、この発明の他の実施例はフローチャート３００に示されるステップとは異なるステップを利用してもよい。フローチャート
３００に示される処理ステップはウェハ上で実行されることが注目され、このウェハは、ステップ３７０に先立って、スタックゲート構造に隣接して位置するソースおよびドレイン領域を含む基板上に位置するフローティングゲートメモリセルのスタックゲート構造を含む。スタックゲートはさらに、基板上に位置するトンネル酸化物層と、トンネル酸化物層上に位置するフローティングゲートと、フローティングゲート上に位置するＯＮＯスタックと、ＯＮＯスタック上に位置するコントロールゲートとを含む。図４Ａ、図４Ｂおよび図４Ｃにおける構造４７０、４７２および４７４は、上述の基板上に位置するスタックゲート構造を含む構造上で、フローチャート３００のステップ３７０、３７２および３７４をそれぞれに実行した結果を示す。
【００２４】
ここで、図３におけるステップ３７０および図４Ａにおける構造４７０を参照すると、フローチャート３００のステップ３７０において、マスク４３８がスタックゲート構造４０８のドレイン側部分４４２の上および基板４０４のドレイン領域４２４の上に形成され、窪み４６４が基板４０４のソース領域４２２に形成される。図４Ａにおいて、構造４７０におけるフローティングゲートメモリセル４０２、基板４０４、上面４０６、スタックゲート構造４０８、トンネル酸化物層４１０、フローティングゲート４１２、ＯＮＯスタック４１４、コントロールゲート４１６、ソース領域４２２、ドレイン領域４２４およびチャネル領域４２６はそれぞれに、図２Ａの構造２７０におけるフローティングゲートメモリセル２０２、基板２０４、上面２０６、スタックゲート構造２０８、トンネル酸化物層２１０、フローティングゲート２１２、ＯＮＯスタック２１４、コントロールゲート２１６、ソース領域２２２、ドレイン領域２２４およびチャネル領域２２６に対応する。
【００２５】
図４Ａに示されるように、マスク４３８は、スタックゲート構造４０８のドレイン側部分４４２の上に位置し、基板４０４のドレイン領域４２４の上に位置する。マスク４３８の組成および構成は実質的には図２Ｂにおけるマスク２３８の組成および構成と類似している。図２Ａにおける構造２７０と同様に、構造４７０はＮＯＲ型フラッシュメモリ装置などのフラッシュメモリ装置を含み得る。図４Ａにも示されるように、窪み４６４は、ソース領域４２２に位置し、傾斜のついた側壁４６６と、底部４６８と、底部４６８および基板４０４の上面４０６間の距離を示す深さ４７６とを有する。一例として、深さ４７６は約１００．０オングストロームから約５００．０オングストロームの間である可能性がある。傾斜のついた側壁４６６は、基板４０４の上面４０６に対して角度４７８を形成する。一例として、角度４７８は約８５．０°から約８９．０°の間である可能性がある。窪み４６４は、ソース領域４２２において基板４０４の一部をエッチングして取除くためにＳＡＳエッチングプロセスを利用することによって形成されることが可能である。ＳＡＳエッチングプロセス中に、後続のＶｓｓ接続注入物に備えてトレンチを露出させるために、酸化物もシャロートレンチアイソレーション（ＳＴＩ）領域（いずれの図にも図示せず）から除去される。
【００２６】
図４Ａにも示されるように、スタックゲート構造４０８は、基板４０４上に位置し、トンネル酸化物層４１０と、フローティングゲート４１２と、ＯＮＯスタック４１４と、コントロールゲート４１６とを含む。図４Ａにさらに示されるように、トンネル酸化物層４１０は基板４０４の上面４０６上にチャネル領域４２６を覆って位置し、フローティングゲート４１２はトンネル酸化物層４１０上に位置し、ＯＮＯスタック４１４はフローティングゲート４１２上に位置し、コントロールゲート２１６はＯＮＯスタック４１４上に位置する。図４Ａにも示されるように、ソース領域４２２およびドレイン領域４２４は、スタックゲート構造４０８のソース側壁４８０およびドレイン側壁４８２に隣接した基板４０４にそれぞれに位置する。図４Ａを参照すると、フローチャート３００のステップ３７０の結果が構造４７０によって示されている。
【００２７】
続いて図３におけるステップ３７２および図４Ｂにおける構造４７２では、フローチャ
ート３００のステップ３７２において、マスク４３８が除去され、少量ドープされた領域４８４および４８６がソース領域４２２およびドレイン領域４２４にそれぞれに形成され、ソース４８８は窪み４６４の傾斜のついた側壁４６６に隣接して形成される。マスク４３８は当該技術分野において公知の適切なエッチングプロセスを利用することによって除去されることが可能である。図４Ｂに示されるように、少量ドープされた領域４８４は窪み４６４の底部４６８の下に位置し、少量ドープされた領域４８６はドレイン領域４２４に位置する。１つの実施例では、フローチャート３００のステップ３７２において、少量ドープされた領域４８４がソース領域４２２に形成され、このプロセスにおける後続のステップにおいてＶｓｓ接続領域が形成された後、少量ドープされた領域４８６がドレイン領域４２４に形成される。図４Ｂにも示されるように、ソース４８８は、窪み４６４の傾斜のついた側壁４６６に隣接して位置し、少量ドープされた領域を含む。少量ドープされた領域４８４および４８６ならびにソース４８８は、所望の量の適切なＮ型ドーパントをソース領域４２２およびドレイン領域４２４に適切に注入するために低エネルギ／低ドーズ量の注入物を利用することによって形成されることが可能である。図４Ｂを参照すると、フローチャート３００のステップ３７２の結果が構造４７２によって示されている。
【００２８】
続いて図３におけるステップ３７４および図４Ｃにおける構造４７４では、フローチャート３００のステップ３７４において、スペーサ４９０および４９２がスタックゲート構造４０８に隣接して形成され、マスク４９４がスタックゲート構造４０８のドレイン側部分４４２およびドレイン領域４２４の上に形成され、Ｖｓｓ接続領域４９６が窪み４６４の底部４６８の下の基板４０４に形成される。図４Ｃに示されるように、マスク４９４はスタックゲート構造４０８のドレイン側４４２の上に位置し、その組成および構成は実質的にはマスク４３８の組成および構成と類似している。図４Ｃにも示されるように、スペーサ４９０は、スタックゲート構造４０８のソース側壁４８０に隣接して位置し、窪み４６４の傾斜のついた側壁４６６に隣接して位置し、スペーサ４９２はスタックゲート構造４０８のドレイン側壁４８２に隣接して位置する。スペーサ４９０は窪み４６４の底部４６８に延在する。スペーサ４９０および４９２は、酸化ケイ素を含む可能性があり、ＬＰＣＶＤプロセスまたは他の適切なプロセスを用いて、スタックゲート構造４０８の上に酸化ケイ素からなる共形的な層を堆積させることによって形成されることができる。酸化ケイ素からなる堆積された共形的な層は、スペーサ４９０および４９２を形成するために適切なエッチングプロセスを用いることによって「エッチバックされる」ことができる。
【００２９】
図４Ｃにさらに示されるように、Ｖｓｓ接続領域４９６は、窪み４６４の底部４６８の下に位置し、ソース４８８の下に位置する。Ｖｓｓ接続領域４９６は、Ｖｓｓ接続領域４９６をフローティングゲートメモリセル４０２のソース４８８に接続する少量ドープされた領域４８４の中に延在する。Ｖｓｓ接続領域４９６の組成および構成は実質的には図２ＤにおけるＶｓｓ接続領域２６２の組成および構成と類似している。図２ＤにおけるＶｓｓ接続領域２６２と同様に、Ｖｓｓ接続領域４９６は、他のフローティングゲートメモリセル（いずれの図にも図示せず）のソース領域を共通の接地に接続するために利用される共通のソース線を形成する。Ｖｓｓ接続領域４９６は、図２ＤにおけるＶｓｓ接続領域２６２と実質的に同様の抵抗を有する。図４Ｃを参照すると、フローチャート３００のステップ３７４の結果が構造４７４によって示されている。
【００３０】
図３におけるこの発明の実施例では、傾斜のついた側壁４６６を有する窪み４６４を形成することによって、傾斜のついた側壁４６６に隣接して位置するソース４８８と、ソース４８８に接続される少量ドープされた領域４８４とを形成するために低エネルギ／低ドーズ量の注入物が利用されることが可能である。さらに、Ｖｓｓ接続領域４９６を形成するために利用される高エネルギ／高ドーズ量の注入物からソース４８８を保護するためにスペーサ４９０を利用することによって、およびソース４８８の下にＶｓｓ接続部４９６を形成するために窪み４６４を利用することによって、図３におけるこの発明の実施例は
、ソース４８８がチャネル領域４２６の中に横方向に散在および拡散するのを有利に低減する。ソース４８８がチャネル領域４２６の中に横方向に散在および拡散するのを低減することによって、図３におけるこの発明の実施例はフローティングゲートメモリセル４０２におけるＤＩＢＬの低減を有利に達成する。さらに、図３におけるこの発明の実施例では、基板４０４の上面４０６の下およびソース４８８の下にＶｓｓ接続領域４９６の位置を定めるために窪み４６４を利用することによって、およびソース４８８を保護するためにスペーサ４９０を利用することによって、Ｖｓｓ接続領域４９６の抵抗、すなわちＶｓｓ抵抗は、ＤＩＢＬの望ましくない増加を引起すことなくＶｓｓ接続領域４９６を多量にドープすることによって減少されることが可能である。
【００３１】
したがって、上述のように、図１および図３におけるこの発明の実施例は、ＮＯＲ型フローティングゲートフラッシュメモリセルなどのフローティングゲートメモリセルにおけるＤＩＢＬおよびＶｓｓ抵抗の低減を達成するためにスペーサおよび窪んだＶｓｓ接続領域を有利に利用する。
【００３２】
この発明の例示的な実施例の上の説明から、この発明の範囲から逸脱することなくこの発明の概念を実現するためにさまざまな技術が用いられ得ることが明らかである。さらに、この発明は特定の実施例を具体的に参照しながら説明されてきたが、この発明の精神および範囲から逸脱することなく形状および詳細の変更がなされ得るであろうということを当業者は認識するであろう。記載された例示的な実施例はすべての点で例示的であるように考えられるべきであり、限定的であるように考えられるべきではない。この発明は本明細書に記載された特定の例示的な実施例に限定されるものではなく、この発明の範囲から逸脱することなく多くの再構成例、修正例および代替例が可能であることも理解されるべきである。
【００３３】
このように、ＤＩＢＬおよびＶｓｓ抵抗が低減されたメモリセルについて記載している。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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