(57)【特許請求の範囲】
【請求項１】
正電圧の論理入力に対して、前記論理入力が論理値Ｈｉｇｈの場合、論理値Ｌｏｗの出力を、前記論理入力が論理値Ｌｏｗの場合、論理値Ｈｉｇｈの出力を、それぞれ出力すると共に、前記論理値Ｌｏｗの出力として負電圧を、前記論理値Ｈｉｇｈの出力として正電圧を、それぞれ出力するよう構成されてなる正負電圧論理出力回路であって、
前記論理入力数に応じて設けられて、前記論理入力に対してレベルシフトを行うと共に、外部から入力される切替信号に応じて前記論理入力に対するレベルシフト量を切替可能とする負電圧レベルシフト回路と、外部から入力された電圧信号に応じて前記切替信号を生成、出力するレベルシフト基準電圧回路と、前記負電圧レベルシフト回路の数に応じてそれぞれ設けられ、対応する前記負電圧レベルシフト回路の出力を反転出力する出力インバータ回路とを具備し、
前記負電圧レベルシフト回路は、前記論理入力と負電圧との間において直列接続されて設けられた負電圧レベルシフト用第１のレベルシフタと、負電圧レベルシフト用第２のレベルシフタとを具備すると共に、前記レベルシフト基準電圧回路からの切替信号に応じて前記負電圧レベルシフト用第２のレベルシフタを短絡、開放するレベルシフト切替スイッチとを具備してなり、前記負電圧の大きさに応じて、前記レベルシフト切替スイッチのオン、オフを選択することで、前記負電圧の変動に対して正常な回路動作を確保できる範囲の切り替えを可能としてなることを特徴とする正負電圧論理出力回路。
【請求項２】
前記レベルシフト切替スイッチは、エンハンスメント型電界効果トランジスタを用いてなり、前記負電圧レベルシフト用第２のレベルシフタは、ダイオードを用いてなり、前記エンハンスメント型電界効果トランジスタのソースには、前記ダイオードのカソードが接続されると共に前記負電圧が印加される一方、前記エンハンスメント型電界効果トランジスタのドレインは、前記ダイオードのアノードに接続され、前記エンハンスメント型電界効果トランジスタのゲートには、前記レベルシフト基準電圧回路の出力が印加されるよう構成されてなることを特徴とする請求項１記載の正負電圧論理出力回路。
【請求項３】
少なくとも１つの共通端子と、１又は複数の個別端子とを有し、前記共通端子と前記１又は複数の個別端子との間に、導通、非導通が外部から制御可能な１又は複数のスイッチ素子が、それぞれ配され、前記複数の個別端子のいずれか１一つと、前記共通端子との接続を選択的に切り替えて、所望する通過経路が形成可能に構成されてなる半導体スイッチ回路と、
前記半導体スイッチ回路のスイッチ素子の導通、非導通を制御するための外部から入力される論理制御信号をデコードするデコーダ回路とを具備してなる高周波スイッチ回路において、
前記デコーダ回路の出力を、請求項１又は請求項２記載の正負電圧論理出力回路を介して前記半導体スイッチ回路のスイッチ素子の制御信号として供給するよう構成されてなることを特徴とする高周波スイッチ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ガリウム砒素などのIII−Ｖ族化合物半導体を用いた集積回路に用いられ、論理値Ｈｉｇｈに対応する出力電圧として正電圧を、論理値Ｌｏｗに対応する出力電圧として負電圧を出力するよう構成された正負電圧論理出力回路に係り、特に、負電圧の変化に対する正常動作範囲の拡張等を図ったものに関する。
【背景技術】
【０００２】
ガリウム砒素（以下「ＧａＡｓ」と称する）化合物半導体は、高周波特性に優れた素子やＩＣが実現できることから無線通信機器に広く用いられていることは良く知られている通りである。
より具体的には、低雑音増幅器、電力増幅器、スイッチ、ミキサ回路など無線通信機器のフロントエンドと称される部分に用いられることが多く、比較的単機能のＩＣに使用されることが多い。
これらのＩＣには、経路切替、電源制御などの付加機能が取り込まれることもある。
【０００３】
このような付加機能として論理回路や制御回路、電圧発生回路が必要とされる場合があり、その場合、Ｓｉ  ＣＭＯＳ  ＩＣと混載してＩＣを構成する場合があるが、ＧａＡｓＩＣ内に搭載しワンチップ化すると、小型化やコスト低減などのメリットがある。
【０００４】
近年、携帯電話端末などの通信機器が広く普及し、これらの通信機器では送受切替やマルチバンド化に伴う周波数帯の切替や、通信方式の切替にアンテナスイッチが広く用いられている。
また、アンテナの送受信感度向上のため、複数のアンテナを切り替えるべく複数のアンテナ端子が必要となる場合もあり、このような場合にも、アンテナスイッチを用いて複数のアンテナを選択できるように構成することが行われる。
【０００５】
図５には、従来から知られているこのような高周波スイッチ回路の一回路構成例が示されており、以下、同図を参照しつつ、この従来回路について説明する。
この従来の高周波スイッチ回路は、ＧａＡｓＦＥＴ（ガリウムヒ素電界効果トランジスタ）を用いたＳＰＤＴ(Single Pole Double Throw)高周波スイッチ回路の構成例である。
この高周波スイッチ回路は、半導体スイッチ回路６とデコーダ回路（図５においては「ＤＥＣ」と表記）７とに大別されて構成されたものとなっている。
半導体スイッチ回路６は、アンテナ１０３が接続される共通端子１００と、第１の個別端子１０１と、第２の個別端子１０２と、ＦＥＴを用いた第１のスイッチ素子（図５においては「ＦＥＴ  ＳＷ１」と表記）６１及びＦＥＴを用いた第２のスイッチ素子（図５においては「ＦＥＴ  ＳＷ２」と表記）６２を有し、第１及び第２のスイッチ素子６１，６２の導通、非導通を制御することにより、第１の個別端子１０１と第２の個別端子１０２が選択的に共通端子１００に接続されるよう構成されたものである。
【０００６】
デコーダ回路７は、制御入力端子５１に外部から制御電圧ＶＣＴＬが入力され、その制御電圧ＶＣＴＬに応じて、２つの出力電圧Ｖｏｕｔ１、Ｖｏｕｔ２が、それぞれ出力されるよう構成されてなるものである。
かかる構成において、第１の出力電圧Ｖｏｕｔ１が論理値Ｈｉｇｈに相当するＶｈｉｇｈ＝２．７Ｖ、第２の出力電圧Ｖｏｕｔ２が論理値Ｌｏｗに相当するＶｌｏｗ＝０Ｖである場合の回路動作について以下に説明する。
【０００７】
デコーダ回路７の第１の出力電圧Ｖｏｕｔ１は、第１のスイッチ素子６１のゲートに印加され、第１のスイッチ素子６１はオン状態となる。そして、第１のスイッチ素子６１のドレイン及びソースには、ゲートの電圧から順方向電圧Ｖｆだけ低い電圧が出力される。
ここで、Ｖｆ＝０．７Ｖとすると、共通端子１００、第１及び第２の個別端子１０１，１０２などのＲＦ端子の電圧である端子電圧ＶＲＦは、２．０Ｖとなる。
【０００８】
一方、デコーダ回路７の第２の出力電圧Ｖｏｕｔ２は、第２のスイッチ素子６２のゲートに印加され、第２のスイッチ素子６２のゲート・ソース間電位Ｖｇｓは、ソースを基準とすると−２．０Ｖとなり、第２のスイッチ素子６２はオフ状態となる。
これにより第１の個別端子１０１と共通端子１００が接続されることとなる。
【０００９】
第１及び第２の個別端子１０１，１０２や共通端子１００に他の回路を接続した場合においても、半導体スイッチ回路６が正常に機能するためには、端子電圧ＶＲＦが２．０Ｖに保たれるようにするため、共通端子１００、第１及び第２の個別端子１０１，１０２などの各ＲＦ端子には、ＤＣカットキャパシタＣ１〜Ｃ３が設けられている。
なお、このＤＣカットキャパシタＣ１〜Ｃ３は、高周波信号を十分通過させるだけの容量値が必要であり、半導体集積回路内に、かかるキャパシタを内蔵した場合、チップ面積の増大を招き、コストアップとなる。
そのため、上述のＤＣカットキャパシタは、半導体集積回路の外部にチップ部品等を利用して実装する方法が適切である。
【００１０】
このように、図５に示された高周波スイッチ回路において、制御電圧ＶＣＴＬは、正電圧の範囲で設定されるものとなっている。以下、説明の便宜上、上述のように高周波スイッチ回路の駆動を制御する制御電圧が正電圧の範囲とされて、回路動作が定まる条件を「正電圧動作」と称することとする。
上述のように高周波スイッチ回路を駆動する電圧を正電圧のみとする方法に対して、ＦＥＴを駆動するゲート制御電圧として負電圧を使用するほうが正電圧を用いるより以前から行われている方法である。このように制御電圧に負電圧を用いるものを、便宜上、「負電圧動作」と称することとする
例えば、特許文献１等、又、非特許文献１、２等には、負電圧動作の高周波スイッチ回路が開示されている。
【００１１】
図６には、負電圧動作の高周波スイッチ回路の構成例が示されており、以下、同図を参照しつつ、かかる高周波スイッチ回路について説明する。なお、図５に示された構成例と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この高周波スイッチ回路は、図５に示された高周波スイッチ回路のデコーダ回路７と半導体スイッチ回路６との間に、正負電圧論理出力回路１を設けた構成となっているものである。
【００１２】
そして、正負電圧論理出力回路１は、負電圧ＶＳＳを生成、出力する負電圧発生回路（図６においては「ＮＶＧ」と表記）２と、デコーダ回路７の出力信号を基に第１及び第２のスイッチ素子６１，６２に対する制御電圧を出力する正負電圧レベルシフト回路（図６においては「ＤＥＣ（−）」と表記）４Ａとを具備して構成されたものとなっている。
なお、正負電圧レベルシフト回路４Ａは、論理値Ｈｉｇｈに相当する出力電圧が０Ｖ以下であれば、負電圧レベルシフト回路とすべきところ、後述する本願発明の説明との都合上、論理値Ｈｉｇｈに相当する出力電圧を正電圧出力とすることから正電圧も含める呼び方としている。
【００１３】
図５の構成例で説明したと同様に、図６における半導体スイッチ回路６を駆動する場合、各ＲＦ端子の電位を０Ｖとすれば、第１又は第２のスイッチ素子６１，６２に使用されるＦＥＴをオン状態とするためにゲートに必要とされる論理値Ｈｉｇｈに相当する電圧Ｖｈｉｇｈとしては、使用されるＦＥＴのピンチオフ電圧以上であれば良く、具体的には、Ｖｈｉｇｈ＝−０．７Ｖ〜＋０．７Ｖ程度であれば良い。
【００１４】
一方、ＦＥＴをオフ状態とするには、ゲートに対する論理値Ｌｏｗに相当する電圧Ｖｌｏｗは、ピンチオフ電圧以下であれば良く、具体的には、Ｖｌｏｗ＝−０．７Ｖ以下とすれば良い。
したがって、図５に示された半導体スイッチ回路６と同等の動作とするためには、Ｖｈｉｇｈ＝０．７Ｖ、Ｖｌｏｗ＝−２．０Ｖとなる。
このように論理値Ｈｉｇｈに相当する制御電圧が正電圧で、論理値Ｌｏｗに相当する制御電圧が負電圧となるような正負電圧論理出力回路１の出力形態を、説明の便宜上、「正負電圧出力」と称することとする。
【００１５】
このような正負電圧出力を用いる利点は、半導体スイッチ回路６の各ＲＦ端子に、ＤＣカットキャパシタを設ける必要がなくなり（図６参照）、外部接続部品が削減でき、コストダウンを図ることができることにある。
また、図５に示された構成例においては図示されていないが、アイソレーション向上の目的で第１及び第２の個別端子１０１，１０２、及び、共通端子１００にシャントスイッチを設ける場合には、一般的にＤＣカットキャパシタを設け、ＩＣ内に搭載するが、正負電圧出力を用いる場合には、このキャパシタも不要となり、チップ面積のさらなる削減が可能となる。
【００１６】
一方、正負電圧出力を用いる場合の欠点としては、近年、外部制御電圧は正電圧論理信号のみであり、そのため、内部に負電圧発生回路、レベルシフト回路等を搭載することが必要となり、チップ面積の増大を招くことにある。
近年の携帯電話端末のマルチバンド化やマルチモード化に伴い、アンテナスイッチは、多ポート化の対応が必要となってきており、ＲＦ端子の数は増大の傾向にある。
また、高周波ひずみ、ＩＭＤ特性などひずみ特性の要求が厳しくなってきている。ひずみ特性を向上させる手法として、論理値Ｈｉｇｈに相当する電圧Ｖｈｉｇｈと論理値Ｌｏｗに相当する電圧Ｖｌｏｗの電位差を大きくすることが有効である。そのため、正負電圧動作で使用する場合には、内部に昇圧回路などの電圧発生回路を内蔵する方法がある。
【００１７】
この場合、高周波スイッチ回路を駆動する電圧は、例えば、Ｖｈｉｇｈ＝７．７Ｖ、Ｖｌｏｗ＝０Ｖとし、また、ＲＦ端子の電圧ＶＲＦをＶＲＦ＝７Ｖとする。
同様に、負電圧駆動の場合には、Ｖｈｉｇｈ＝０．７Ｖ、Ｖｌｏｗ＝−７Ｖ、ＶＲＦ＝０Ｖとすると正電圧駆動の場合と同様の動作状態を得ることができる。
【先行技術文献】
【特許文献】
【００１８】
【特許文献１】特開平９−２０００２１号公報（第３−６頁、図１−図２）
【非特許文献】
【００１９】
【非特許文献１】R. A. Gaspri、H. H. Yee  著、「Microwave GaAs FET Switching」、IEEE MTT-S International Microwave Symposium Digest、（米国）、１９７８年、vol.78, issue 1、１９７８年、ｐ．５８−６０
【非特許文献２】B. E. Bedard、A. D. Barlas、R. B. Gold  著、「A High Performance Monolithic GaAs SPDT Switch」、15th European Microwave Conference Proceedings、１９８５年、ｐ．９３６−９３９
【発明の概要】
【発明が解決しようとする課題】
【００２０】
ところで、高周波スイッチ回路を正負電圧論理動作させるには、電圧発生回路及び論理回路を、ＣＭＯＳ回路で構成し、スイッチ回路をＧａＡｓ  ＩＣで構成するのが最も容易な方法であるが、マルチチップ実装になり、特に多数の経路切替を必要とする多ポートスイッチの場合には、チップ間配線のための多数のＰＡＤが、ＣＭＯＳ電圧発生回路と論理回路のチップとＧａＡｓスイッチ  ＩＣチップの双方に必要となると共に、双方のチップ実装のためのチップ間隔が必要なため、占有面積が増大し、実装コストの増大を招いてしまう。
そのため、ＧａＡｓ  ＩＣに電圧発生回路、論理回路を搭載した１チップＩＣを実現するほうが、小型化できるという利点がある。
【００２１】
一般に、ＧａＡｓ  ＩＣは、ＣＭＯＳ  ＩＣと比較してコスト高であるが、先に述べたように電圧発生回路及び論理回路をＣＭＯＳ回路で構成し、スイッチ回路をＧａＡｓ  ＩＣで構成してマルチチップ実装とした場合の占有面積の増大を考慮すると、安価なＳｉ  ＣＭＯＳ  ＩＣを用いたとしても必ずしもコストダウンできるとは限らない。
【００２２】
このため、現実的には、ＧａＡｓ  ＩＣで種々の回路構成するには、ｎチャンネルＦＥＴのみで構成することが必須とされる。
正電圧動作のための電圧発生回路及び論理回路、並びに、負電圧発生回路は、比較的容易に実現することができるが、先に述べたような正負電圧論理出力回路を実現する場合には、次述するような問題がある。
まず、図７を参照しつつ従来の正負電圧論理出力回路１Ａの具体回路構成例について説明する。
【００２３】
この回路例における正負電圧論理出力回路１Ａは、負電圧発生回路２と、第１の負電圧レベルシフト回路４Ａと、第２の負電圧レベルシフト回路（図７においては「ＬＶＳ」と表記）４Ｂと、第１の出力インバータ回路５Ａと、第２の出力インバータ回路５Ｂと、電源回路１５とを備えたものとなっている。
【００２４】
ここで、第１の負電圧レベルシフト回路４Ａと第２の負電圧レベルシフト回路４Ｂは、基本的に同一の回路構成であり、また、第１の出力インバータ回路５Ａと第２の出力インバータ回路５Ｂは、基本的に同一の回路構成となっている。
そして、第１の負電圧レベルシフト回路４Ａと第１の出力インバータ回路５Ａにより、図示されないデコーダ回路７（図５参照）の出力電圧Ｖｏｕｔ１´がＶｏｕｔ１に、第２の負電圧レベルシフト回路４Ｂと第２の出力インバータ回路５Ｂにより、図示されないデコーダ回路７（図５参照）の出力電圧Ｖｏｕｔ２´がＶｏｕｔ２に、それぞれ変換出力されるようになっている。
【００２５】
かかる構成において、負電圧ＶＳＳが−５Ｖとされ、制御電圧Ｖｏｕｔ１´が論理値ｌｏｗに相当する電圧として０Ｖとされた場合の動作について以下に説明する。
第１の負電圧レベルシフト回路４Ａに制御電圧Ｖｏｕｔ１´が入力されると、第１の負電圧レベルシフト回路４Ａに設けられた５段直列接続のダイオードＤｘ３からなるレベルシフタ１３、及び、第１の出力インバータ回路５Ａを介して出力端子３１から出力電圧（制御電圧）Ｖｏｕｔ１が出力されるものとなっている。
同様に、第２の負電圧レベルシフト回路４Ｂに制御電圧Ｖｏｕｔ２´が入力されると、第２の負電圧レベルシフト回路４Ｂ、及び、第２の出力インバータ回路５Ｂを介して出力端子３２から制御電圧Ｖｏｕｔ２が出力されるものとなっている。
【００２６】
５段直列接続のダイオードＤｘ３において、１つのダイオードの順方向電圧ＶｆがＶｆ＝１．０Ｖとすると、１．０Ｖ×５段＝５．０Ｖシフトされ、レベルシフタ１３と電流制限抵抗器ＲＣ２との接続点における電位は−５Ｖとなる。
したがって、第１の出力インバータ回路５Ａを構成するエンハンスメント型電界効果トランジスタＥＦＥＴ１のゲート・ソース間電圧Ｖｇｓは０Ｖであるため、オフ状態となり、制御電圧Ｖｏｕｔ１は、電源回路１５と抵抗器Ｒ３との接続点の電圧ＶＤＤ３と等しい電圧が出力される。
【００２７】
電圧ＶＤＤ３は、電源電圧ＶＤＤよりも電源回路１５における電圧降下分だけ低下した電圧となる。例えば、ＶＤＤ＝２．７Ｖとすると、電源回路１５は、直列接続された２つのダイオードＤｘ５より構成されているため、ダイオード１段の順方向電圧Ｖｆ＝１．０Ｖとすると、ＶＤＤ３＝０．７Ｖとなる。したがって、制御電圧Ｖｏｕｔ１として０．７Ｖが出力され、図６に示された第１のスイッチ素子６１のゲートに印加されることにより、第１のスイッチ素子６１はオン状態となる。
【００２８】
一方、負電圧ＶＳＳが−５Ｖとされ、制御電圧Ｖｏｕｔ１´として論理値Ｈｉｇｈに相当する電圧２．７Ｖが入力された場合の動作につい以下に説明する。
制御電圧Ｖｏｕｔ１´は、レベルシフタ１３により５．０Ｖレベルシフトされ、レベルシフタ１３と電流制限抵抗器ＲＣ２との接続点における電位は−２．３Ｖとなり、第１のインバータ回路５ＡのＥＦＥＴ１のゲートに印加される。
この際、ＥＦＥＴ１のゲート・ソース間電圧は、ソース電位であるＶＳＳ＝−５Ｖよりも２．７Ｖ高く、これはピンチオフ電圧である−０．７Ｖ以上であるため、ＥＦＥＴ１はオン状態となり、制御電圧Ｖｏｕｔ１として、負電圧ＶＳＳ＝−５Ｖが出力されることとなる。
かかる制御電圧Ｖｏｕｔ１が図６における第１のスイッチ素子６１のゲートに印加されることにより、第１のスイッチ素子６１はオフ状態となる。
【００２９】
かかる動作は、制御電圧Ｖｏｕｔ２´を入力し、制御電圧Ｖｏｕｔ２を出力する第２の負電圧レベルシフト回路４Ｂ、第２の出力インバータ回路５Ｂについても、基本的に同様であり、第２のスイッチ素子６２（図６参照）に対する制御電圧Ｖｏｕｔ２を得ることができるものとなっている。
上述の正負電圧論理出力回路１Ａは、正常動作する際、インバータ動作なので、論理値Ｌｏｗ入力時には、出力は論理値Ｈｉｇｈとなる一方、論理値Ｈｉｇｈ入力時には、出力は論理値Ｌｏｗとなる。
【００３０】
ところで、上述の正負電圧論理出力回路１Ａが正常動作するためには、負電圧ＶＳＳとして設定できる電圧範囲には制限が存在する。かかる制限を、以下、説明の便宜上、「動作ウィンドウ」と称する。
図８には、上述の正負電圧論理出力回路１Ａの入力に相当する制御電圧Ｖｏｕｔ１´として、論理値Ｈｉｇｈに相当する電圧及び論理値Ｌｏｗに相当する電圧を入力した場合における出力制御電圧Ｖｏｕｔ１の負電圧ＶＳＳ依存性を示す特性線図が示されており、以下、同図を参照しつつ制御電圧Ｖｏｕｔ１の負電圧ＶＳＳ依存性について説明する。
【００３１】
まず、図８において、横軸は負電圧ＶＳＳを、縦軸は制御電圧Ｖｏｕｔ１を、それぞれ示している。
また、同図において、点線は、制御電圧Ｖｏｕｔ１´として論理値Ｈｉｇｈに相当する電圧を入力した場合における負電圧ＶＳＳの変化に対する制御電圧Ｖｏｕｔ１の変化を、二点鎖線は、制御電圧Ｖｏｕｔ１´として論理値Ｌｏｗに相当する電圧を入力した場合における負電圧ＶＳＳの変化に対する制御電圧Ｖｏｕｔ１の変化を、それぞれ表したものとなっている。
【００３２】
最初に、正負電圧論理出力回路１Ａが正常動作とならず、「常時ＯＮ」が出力される例として、負電圧ＶＳＳが−２Ｖの場合について以下に説明する。
正負電圧論理出力回路１Ａに制御電圧Ｖｏｕｔ１´として論理値Ｈｉｇｈに相当する電圧２．７Ｖが入力された場合、先に述べたと同様に、レベルシフタ１３によりレベルシフトされるが、ＶＳＳが−２Ｖであるため、ＥＦＥＴ１のゲート・ソース間電圧Ｖｇｓは０Ｖとなる。
したがって、ＥＦＥＴ１はオフ状態となり、制御電圧Ｖｏｕｔ１は、論理値Ｈｉｇｈに相当する電圧として０．７Ｖとなる。
【００３３】
一方、正負電圧論理回路１Ａに制御電圧Ｖｏｕｔ１´として論理値Ｌｏｗに相当する電圧０Ｖが入力された場合、同様にレベルシフタ１３によりレベルシフトされるが、ＶＳＳは−２Ｖであるため、ＥＦＥＴ１のゲート・ソース間電圧Ｖｇｓは０Ｖとなる。
したがって、ＥＦＥＴ１は上述の場合と同様オフ状態となり、制御電圧Ｖｏｕｔ１は、論理値Ｈｉｇｈに相当する電圧として０．７Ｖとなる。
結局、負電圧ＶＳＳが−２Ｖの場合には、制御電圧Ｖｏｕｔ１´が論理値Ｈｉｇｈか論理値Ｌｏｗであるかに関わらず、制御電圧Ｖｏｕｔ１は常時論理値Ｈｉｇｈとなる。
【００３４】
次に、正負電圧論理出力回路１Ａが正常動作とならず、「常時ＯＦＦ」が出力される例として、負電圧ＶＳＳが−７Ｖの場合について以下に説明する。
正負電圧論理出力回路１Ａに制御電圧Ｖｏｕｔ１´として論理値Ｈｉｇｈに相当する電圧として２．７Ｖが入力された場合、先に述べたと同様に、レベルシフタ１３により−５．０Ｖレベルシフトされ、ＥＦＥＴ１のゲートには、−２．３Ｖが印加されることとなる。
そして、負電圧ＶＳＳ＝−７Ｖであるので、ＥＦＥＴ１のゲート・ソース間電圧Ｖｇｓは、＋４．７Ｖとなる。したがって、ＥＦＥＴ１はオン状態となり、制御電圧Ｖｏｕｔ１は、論理値Ｌｏｗに相当する電圧として負電圧ＶＳＳ＝−７Ｖが出力されることとなる。
【００３５】
一方、正負電圧論理出力回路１Ａに制御電圧Ｖｏｕｔ１´として論理値Ｌｏｗに相当する電圧として０Ｖが入力された場合、上述と同様に、レベルシフタ１３により−５．０Ｖレベルシフトされ、ＥＦＥＴ１のゲートには、−５．０Ｖが印加されることとなる。
そして、負電圧ＶＳＳ＝−７Ｖであるので、ＥＦＥＴ１のゲート・ソース間電圧Ｖｇｓは、＋２．０Ｖとなる。したがって、ＥＦＥＴ１はオン状態となり、制御電圧Ｖｏｕｔ１は、論理値Ｌｏｗに相当する電圧として負電圧ＶＳＳ＝−７Ｖが出力されることとなる。
結局、負電圧ＶＳＳが−７Ｖの場合には、制御電圧Ｖｏｕｔ１´が論理値Ｈｉｇｈか論理値Ｌｏｗであるかに関わらず、制御電圧Ｖｏｕｔ１は常時論理値Ｌｏｗとなる。
【００３６】
このように従来の正負電圧論理出力回路１Ａには、動作ウィンドウが存在するため、負電圧ＶＳＳがこの動作ウィンドウの範囲外となると、回路が正常に動作しないという問題があった。
このため、従来回路の設計においては、負電圧ＶＳＳが動作ウィンドウの範囲内に収まるように設計する必要があったが、この動作ウィンドウの幅、すなわち、負電圧ＶＳＳの上限と下限との差は２Ｖ程度と狭く、設計の自由度の低いものであった。
【００３７】
実際には、電源電圧ＶＤＤの動作範囲には、上限、下限があることや、半導体プロセス上のばらつき、温度変動、動作状態による負荷変動を考慮すると、負電圧ＶＳＳを動作ウィンドウ内に維持することは、かなり困難なものである。
負電圧ＶＳＳを一定範囲に維持するには、定電圧回路、又は、安定化回路を採用することが考えられるが、例えば、シリーズレギュレータ回路を構成するには、負電圧の場合、ｐチャンネルトランジスタが必要になる。通常、ＧａＡｓ  ＩＣプロセスにおいはｐチャンネルトランジスタではなく、ｎチャンネルトランジスタのみで形成されるため、負電圧出力の安定化回路を実現することは困難である。
【００３８】
本発明は、上記実状に鑑みてなされたもので、負電圧を用いて駆動する論理回路において、負電圧の変化に対して正常な論理回路動作を確保できる範囲である動作ウィンドウの幅の拡張を可能とし、回路動作の確実性、安定性の向上を図った正負電圧論理出力回路を提供するものである。
【課題を解決するための手段】
【００３９】
上記本発明の目的を達成するため、本発明に係る正負電圧論理出力回路は、
正電圧の論理入力に対して、前記論理入力が論理値Ｈｉｇｈの場合、論理値Ｌｏｗの出力を、前記論理入力が論理値Ｌｏｗの場合、論理値Ｈｉｇｈの出力を、それぞれ出力すると共に、前記論理値Ｌｏｗの出力として負電圧を、前記論理値Ｈｉｇｈの出力として正電圧を、それぞれ出力するよう構成されてなる正負電圧論理出力回路であって、
前記論理入力数に応じて設けられて、前記論理入力に対してレベルシフトを行うと共に、外部から入力される切替信号に応じて前記論理入力に対するレベルシフト量を切替可能とする負電圧レベルシフト回路と、外部から入力された電圧信号に応じて前記切替信号を生成、出力するレベルシフト基準電圧回路と、前記負電圧レベルシフト回路の数に応じてそれぞれ設けられ、対応する前記負電圧レベルシフト回路の出力を反転出力する出力インバータ回路とを具備し、
前記負電圧レベルシフト回路は、前記論理入力と負電圧との間において直列接続されて設けられた負電圧レベルシフト用第１のレベルシフタと、負電圧レベルシフト用第２のレベルシフタとを具備すると共に、前記レベルシフト基準電圧回路からの切替信号に応じて前記負電圧レベルシフト用第２のレベルシフタを短絡、開放するレベルシフト切替スイッチとを具備してなり、前記負電圧の大きさに応じて、前記レベルシフト切替スイッチのオン、オフを選択することで、前記負電圧の変動に対して正常な回路動作を確保できる範囲の切り替えを可能としてなるものである。
また、上記本発明の目的を達成するため、本発明に係る高周波スイッチ回路は、
少なくとも１つの共通端子と、１又は複数の個別端子とを有し、前記共通端子と前記１又は複数の個別端子との間に、導通、非導通が外部から制御可能な１又は複数のスイッチ素子が、それぞれ配され、前記複数の個別端子のいずれか１つと、前記共通端子との接続を選択的に切り替えて、所望する通過経路が形成可能に構成されてなる半導体スイッチ回路と、
前記半導体スイッチ回路のスイッチ素子の導通、非導通を制御するための外部から入力される論理制御信号をデコードするデコーダ回路とを具備してなる高周波スイッチ回路において、
前記デコーダ回路の出力を、上述の正負電圧論理出力回路を介して前記半導体スイッチ回路のスイッチ素子の制御信号として供給するよう構成されてなるものである。
【発明の効果】
【００４０】
本発明によれば、負電圧の大きさに応じて、回路が正常動作する範囲を切り替え可能にしたので、実質的に回路が正常動作する範囲を拡張することで、動作電圧範囲の変化、半導体製造プロセスのばらつき、温度変化、負荷変動などに対して従来に比してより確実に回路動作を正常に維持することができるという効果を奏するものである。
【図面の簡単な説明】
【００４１】
【図１】本発明の実施の形態における正負電圧論理出力回路の基本構成例を示す構成図である。
【図２】図１に示された本発明の実施の形態における正負電圧論理出力回路の具体回路例を示す回路図である。
【図３】本発明の実施の形態における正負電圧論理出力回路を用いた高周波スイッチ回路の構成例を示す構成図である。
【図４】本発明の実施の形態における正負電圧論理出力回路の負電圧ＶＳＳに対する出力特性を示す特性線図であり、図４（Ａ）はレベルシフト切替スイッチがオン状態の場合の負電圧ＶＳＳに対する出力特性を示す特性線図、図４（Ｂ）はレベルシフト切替スイッチがオフ状態の場合の負電圧ＶＳＳに対する出力特性を示す特性線図、図４（Ｃ）は本発明の実施の形態における正負電圧論理出力回路の動作ウィンドの負電圧ＶＳＳに対す特性を示す特性線図である。
【図５】従来の高周波スイッチ回路の構成例を示す構成図である。
【図６】負電圧動作の高周波スイッチ回路の構成例を示す構成図である。
【図７】従来の正負電圧論理出力回路の回路構成例を示す回路図である。
【図８】図７に示された正負電圧論理出力回路における負電圧ＶＳＳに対する出力変化を示した特性線図である。
【発明を実施するための形態】
【００４２】
以下、本発明の実施の形態について、図１乃至図４を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
また、図５乃至図７に示された従来回路の構成要素と同一の構成要素については、同一の符号を付すこととする。
最初に、本発明の実施の形態における正負電圧論理出力回路１の基本構成例について、図１を参照しつつ説明する。
本発明の実施の形態における正負電圧論理出力回路１は、図３に示されたように高周波スイッチ回路（詳細は後述）において、正論理出力のデコーダ７からの２つの制御電圧Ｖｏｕｔ１´，Ｖｏｕｔ２´を、必要に応じて正又は負論理の制御電圧Ｖｏｕｔ１，Ｖｏｕｔ２として出力可能に構成されたものである。
図１においては、制御電圧Ｖｏｕｔ２´を入力し制御電圧Ｖｏｕｔ２として出力する部分については、制御電圧Ｖｏｕｔ１´を入力し制御電圧Ｖｏｕｔ１として出力する部分と、その構成が基本的に同一であるため、図示を省略したものとなっている。
【００４３】
かかる正負電圧論理出力回路１は、負電圧発生回路（図１においては「ＮＶＧ」と表記）２と、レベルシフト基準回路３と、第１の負電圧レベルシフト回路４ａと、第１の出力インバータ回路５Ａと、電源回路１５とを具備して構成されたものとなっている。
第１の負電圧レベルシフト回路４ａと第１の出力インバータ回路５Ａは、制御電圧Ｖｏｕｔ１´を入力し制御電圧Ｖｏｕｔ１として出力するものとなっている（詳細は後述）。
なお、制御電圧Ｖｏｕｔ２´を入力し制御電圧Ｖｏｕｔ２として出力する部分は、後述する図３の高周波スイッチ回路の構成例に示されたように、第２の負電圧レベルシフト回路４ｂと第２の出力インバータ回路５Ｂによって構成されるようになっている。
【００４４】
負電圧発生回路２は、外部から供給される電源電圧ＶＤＤを基に、必要な負電圧ＶＳＳを生成、出力するもので、従来回路と基本的に同一の構成を有してなるものである。
電源回路１５は、電源電圧ＶＤＤを基に、第１及び第２の出力インバータ回路５Ａ，５Ｂに必要な電圧を生成、出力するものである。
レベルシフト基準電圧回路３は、後述するレベルシフト切替スイッチ８ａのオン・オフの選択のための切替信号を生成、出力するもので、基準Ｌｏｗ端子２３と負電圧端子２２との間に、基準Ｌｏｗ端子２３側から、第１のレベルシフタ（図１においては「ＬＶＳ１」と表記）１１、第１の電流制限抵抗器（図１においては「ＲＣ１」と表記）１３１、及び、第２のレベルシフタ（図１においては「ＬＶＳ２」と表記）１２が直列接続されたものとなっている。
【００４５】
かかるレベルシフト基準電圧回路３は、基準Ｌｏｗ端子２３に、所定の電圧が印加された場合に、後述するレベルシフト切替スイッチ８ａをオン状態とする切替信号としての基準電圧ＶＲＥＦを、第１のレベルシフタ１１と電流制限抵抗器１３１の相互の接続点から出力するようになっている。本発明の実施の形態においては、レベルシフト切替スイッチ８ａをオン状態とする基準電圧ＶＲＥＦを発生する際の基準Ｌｏｗ端子２３への印加電圧ＶＬは、入力制御電圧Ｖｏｕｔ１´の論理値Ｌｏｗのレベルと一致させるべく、ＧＮＤレベルの０Ｖに設定されたものとなっている。なお、この基準Ｌｏｗ端子２３への印加電圧ＶＬは、０Ｖに限定される必要はなく、他の電圧設定としても良いことは勿論である。
【００４６】
第１の負電圧レベルシフト回路４ａは、図示されないデコーダ回路から入力された制御電圧Ｖｏｕｔ１´に対して所定の電圧シフトを施し、第１の出力インバータ回路５Ａへ出力するよう構成されたものである。
本発明の実施の形態における第１の負電圧レベルシフト回路４ａは、図示されないデコーダ回路の出力信号である制御電圧Ｖｏｕｔ１´が印加される第１の中間端子４１と、負電圧発生回路２からの負電圧ＶＳＳが印加される負電圧端子２２との間に、第１の中間端子４１側から、第３のレベルシフタ（負電圧レベルシフト用第１のレベルシフタ）１３、第２の電流制限抵抗器（図１においては「ＲＣ２」と表記）１３２、及び、第４のレベルシフタ（負電圧レベルシフト用第２のレベルシフタ）１４が直列接続されると共に、レベルシフト切替スイッチ８ａが第４のレベルシフタ（図１においては「ＬＶＳ４」と表記）１４に並列接続されて設けられたものとなっている。
そして、第３のレベルシフタ（図１においては「ＬＳＶ３」と表記）１３と第２の電流制限抵抗器１３２の接続点から得られる電圧が、第１の負電圧レベルシフト回路４ａの出力電圧として第１の出力インバータ回路５Ａに入力されるようになっている。
【００４７】
この第１の負電圧レベルシフト回路４ａにおいて、レベルシフト切替スイッチ８ａを除いた場合の構成は、先のレベルシフト基準電圧発生回路３と基本的に同一となっているもので、レベルシフト切替スイッチ８ａを除いた構成部分は、従来の負電圧レベルシフト回路、すなわち、具体的には、例えば、図６、図７に示された負電圧レベルシフト回路４Ａと基本的に同一である。
【００４８】
第１の出力インバータ回路５Ａには、電源回路１５から正側電源電圧が供給されるようになっている。これは、本発明の実施の形態における正負電圧論理出力回路１の論理値Ｈｉｇｈに相当する所定の電圧を得るためである。
なお、第１の出力インバータ回路５Ａは、電源回路１５を用いた正側電源電圧の供給に代えて、電源端子２１を介して電源電圧ＶＤＤの供給を受けるようにしても良く、第１の出力インバータ回路５Ａ内において必要に応じて、レベルシフタ、シリーズレギュレータ等による電圧降下、又は、チャージポンプ等による昇圧を行うようにしても良い。
【００４９】
レベルシフト基準回路３及び第１の負電圧レベルシフト回路４ａにおける第１乃至第４のレベルシフタ１１〜１４は、シフト電圧をそれぞれＶＬＶＬ１〜４とする。そして、基準Ｌｏｗ電圧ＶＬ＝０とした場合には、第１及び第３のレベルシフタ１１，１３は、同じシフト量となるのが好ましい。すなわち、換言すれば、ＶＬＶＬ１＝ＶＬＶＬ３とするのが好適である。
一方、第２及び第４のレベルシフタ１２，１４も同様に同じシフト量、すなわち、ＶＬＶＬ２＝ＶＬＶＬ４とするのが好適である。
【００５０】
次に、かかる構成における負電圧発生回路２の負電圧ＶＳＳの値による動作上の違いについて、図４を参照しつつ説明する。
ここで、図４は、正負電圧論理出力回路１の入力に相当する制御電圧Ｖｏｕｔ１´として、論理値Ｈｉｇｈに相当する電圧及び論理値Ｌｏｗに相当する電圧を、それぞれ入力した場合の出力制御電圧Ｖｏｕｔ１の負電圧ＶＳＳ依存性を示す特性線図である。
同図において、横軸は負電圧ＶＳＳを、縦軸は制御電圧Ｖｏｕｔ１を、それぞれ示している。
【００５１】
また、同図において、点線は、制御電圧Ｖｏｕｔ１´として論理値Ｈｉｇｈに相当する電圧を入力した場合における負電圧ＶＳＳの変化に対する制御電圧Ｖｏｕｔ１の変化を、二点鎖線は、制御電圧Ｖｏｕｔ１´として論理値Ｌｏｗに相当する電圧を入力した場合における負電圧ＶＳＳの変化に対する制御電圧Ｖｏｕｔ１の変化を、それぞれ表したものとなっている。
以下の説明においては、便宜上、レベルシフト基準電圧回路３とレベルシフト切替スイッチ８ａの動作は後述することとし、レベルシフト切替スイッチ８ａがオン状態の場合と、オフ状態の場合の全体の動作状態を説明することとする。
【００５２】
まず、レベルシフト切替スイッチ８ａがオン状態の場合、第４のレベルシフタ１４は短絡状態とされるため、回路構成としては、従来回路と等価となる。したがって、負電圧ＶＳＳに対する第１の出力インバータ回路５Ａの出力電圧変化は、従来と同様となる（図４（Ａ）参照）。
すなわち、負電圧ＶＳＳが−３．８Ｖを上回り、より高い電圧領域にあっては、制御電圧Ｖｏｕｔ１´が論理値Ｈｉｇｈか論理値Ｌｏｗであるか否かに関わらず、制御電圧Ｖｏｕｔ１は常時論理値Ｈｉｇｈの状態となる。ここで、負電圧の値は、正負電圧論地出力回路１の具体回路構成が後述する図２に示された構成とした場合を前提としたものである。
【００５３】
一方、負電圧ＶＳＳが−６．２Ｖを下回り、より低い電圧領域にあっては、制御電圧Ｖｏｕｔ１´が論理値Ｈｉｇｈか論理値Ｌｏｗであるか否かに関わらず、制御電圧Ｖｏｕｔ１は常時論理値Ｌｏｗの状態となる。
そして、負電圧が−６．２Ｖ〜−３．８Ｖの範囲は、制御電圧Ｖｏｕｔ１´のレベルに応じて、制御電圧Ｖｏｕｔ１が論理値Ｈｉｇｈに相当する電圧レベル又は論理値Ｌｏｗに相当する電圧レベルとなり、回路が正常動作する動作ウィンドウが生ずることとなる（図４（Ａ）参照）。ここで、動作ウィンドウの上限及び下限の負電圧ＶＳＳは従来回路（図７参照）と同等である。
【００５４】
次に、レベルシフト切替スイッチ８ａがオフ状態の場合、第４のレベルシフタ１４が有効になるため、負電圧ＶＳＳに対する第１の出力インバータ回路５Ａの出力電圧特性は変化し、図４（Ｂ）に示されたようになる。
この場合、動作ウィンドウの上限と下限の間の幅は、従来回路と同じであるが、動作ウィンドウ全体が負電圧ＶＳＳの高電圧側にシフトしたものとなっている。
このシフト量は、第３のレベルシフタ１３、第４のレベルシフタ１４のシフト電圧ＶＬＶＬ３、ＶＬＶＬ４の比、及び、第１の出力インバータ回路５Ａの論理値Ｈｉｇｈに相当する入力レベルに必要な閾値によって定まるものである。
【００５５】
本発明の実施の形態における正負電圧論理出力回路１においては、負電圧ＶＳＳによって、レベルシフト切替スイッチ８ａのオン・オフを行うことで、図４（Ａ）の特性と図４（Ｂ）の特性を合成したと等価な図４（Ｃ）に示された特性を実現し、動作ウィンドウの拡張が図られるものとなっている。
すなわち、負電圧ＶＳＳが高い領域では、レベルシフト切替スイッチ８をオフ状態にすることで、動作ウィンドウを高ＶＳＳ側へシフトさせる一方、ＶＳＳが低い場合には、レベルシフト切替スイッチ８ａをオン状態にすることで、従来同様、低ＶＳＳ領域の動作ウィンドウを維持するというものである。
【００５６】
レベルシフト切替スイッチ８ａのオン・オフを切り替えるクリティカルポイントは、出力端子３１における制御電圧Ｖｏｕｔ１が論理値Ｌｏｗに相当するレベルにあって、第４のレベルシフタ１４が有効になっている場合の下限ＶＳＳに相当する。レベルシフト基準電圧回路３は、中間端子４１における制御電圧Ｖｏｕｔ１´が０Ｖであること、及び、第２のレベルシフタ１２により等価な回路になっているため、このクリティカルポイントよりも高電圧側では、レベルシフト切替スイッチ８ａをオフ状態にし、クリティカルポイントよりも低電圧側では、レベルシフト切替スイッチ８ａをオン状態とする。
【００５７】
次に、正負電圧論理出力回路１の具体回路構成例について、図２を参照しつつ説明する。なお、図１に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
最初に、レベルシフト基準電圧回路３の第１のレベルシフタ１１は、５段直列のダイオード（図２においては「Ｄｘ１」と表記）２２１から構成されており、アノードが基準Ｌｏｗ端子２３に、カソードが第１の電流制限抵抗器１３１の一端に、それぞれ接続されている。
【００５８】
第２のレベルシフタ１２は、１つのダイオード（図２においては「Ｄｘ２」と表記）２２２から構成されており、そのアノードは、上述の第１の電流制限抵抗器１３１の他端に接続されており、カソードには、負電圧発生回路２から負電圧ＶＳＳが印加されるようになっている。
【００５９】
第１の負電圧レベルシフト回路４ａの第３のレベルシフタ１３は、先の第１のレベルシフタ１１と基本的に同一の構成を有してなるもので、具体的には、５段直列のダイオード（図２においては「Ｄｘ３」と表記）２２３から構成されており、アノードが第１の中間端子４１に、カソードが第２の電流制限抵抗器１３２の一端に、それぞれ接続されている。
第４のレベルシフタ１４は、第２のレベルシフタ１２同様、１つのダイオード（図２においては「Ｄｘ４」と表記）２２４から構成されており、そのアノードは、上述の第２の電流制限抵抗器１３２の他端に接続されており、カソードには、負電圧発生回路２から負電圧ＶＳＳが印加されるようになっている。
【００６０】
第１乃至第４のレベルシフタ１１〜１４に用いるダイオードとしては、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオードなどが好適であるが、ＦＥＴのゲートとソース、又は、ゲートとドレインを短絡してダイオード接続状態としたものを用いても良く、これらを、所望のシフト電圧ＶＬＶＬ１〜４に応じて適宜選択、組み合わせるようにすると良い。
【００６１】
レベルシフト切替スイッチ８ａは、エンハンスメント型電界効果トランジスタ２１１を用いて構成されており、そのゲートは、第１のレベルシフタ１１と第１の電流制限抵抗器１３１との接続点に接続される一方、ドレインは、第２の電流制限抵抗器１３２と第４のレベルシフタ１４との接続点に接続され、ソースは、負電圧ＶＳＳが印加されるようになっている。
【００６２】
第１の出力インバータ回路５Ａは、エンハンスメント型電界効果トランジスタ（図２においては「ＥＦＥＴ１」と表記）２１０を用いてなり、そのゲートは第３のレベルシフタ１３と第２の電流制限抵抗器１３２との接続点に接続される一方、ドレインは、第３の電流制限抵抗器（図２においては「ＲＣ３」と表記）１３３を介して、電源回路１５による電圧ＶＤＤ３が印加されるようになっていると共に、出力端子３１に接続されて制御電圧Ｖｏｕｔ１が出力されるようになっている。また、エンハンスメント型電界効果トランジスタ２１０のソースは、負電圧ＶＳＳが印加されるようになっている。
【００６３】
電源回路１５は、２段直列接続されたダイオード（図２においては「Ｄｘ５」と表記）２２５を用いてなり、アノードに電源電圧ＶＤＤが印加されるようになっており、ダイオード２２５により電源電圧ＶＤＤがＶｆ×２（Ｖ）シフトされて、電圧ＶＤＤ３が第１の出力インバータ回路５Ａに供給されるようになっている。なお、ここで、Ｖｆは、１つのダイオードの順方向電圧である。
【００６４】
次に、かかる構成における動作について説明する。
最初に、電源電圧ＶＤＤが２．７Ｖ、負電圧ＶＳＳが、例えば−６Ｖとされた場合の動作について説明する。
この場合、負電圧ＶＳＳが比較的低い領域であるため、動作ウィンドウを低ＶＳＳ側へ広げるべく、レベルシフト切替スイッチ８はオンとする。したがって、基準Ｌｏｗ端子２３への印加電圧ＶＬは、論理値Ｈｉｇｈに相当する電圧として０Ｖを印加する。
【００６５】
最初に、制御電圧Ｖｏｕｔ１´が論理値Ｈｉｇｈに相当する電圧として２．７Ｖとされた場合の動作について以下に説明する。
制御電圧Ｖｏｕｔ１´は、第３のレベルシフタ１３によって５．０Ｖレベルシフトされ、エンハンスメント型電界効果トランジスタ２１０のゲートには、−２．３Ｖが印加されることとなる。
この際、エンハンスメント型電界効果トランジスタ２１０のゲート・ソース間電圧Ｖｇｓは、ソース電位であるＶＳＳ＝−６Ｖよりも３．７Ｖ高く、ピンチオフ電圧である−０．７Ｖ以上であるため、エンハンスメント型電界効果トランジスタ２１０は、オン状態となり、制御電圧Ｖｏｕｔ１として論理値Ｌｏｗに相当する負電圧ＶＳＳ＝−６．０Ｖが出力されることとなる。
【００６６】
一方、制御電圧Ｖｏｕｔ１´が論理値Ｌｏｗに相当する電圧として０Ｖとされた場合の動作について以下に説明する。
入力された制御電圧Ｖｏｕｔ１´は、第３のレベルシフタ１３によって５．０Ｖレベルシフトされ、エンハンスメント型電界効果トランジスタ２１０のゲートには、−５．０Ｖが印加されることとなる。
ここで、負電圧ＶＳＳは−６．０Ｖであるため、エンハンスメント型電界効果トランジスタ２１０のゲート・ソース間電圧Ｖｇｓは＋１．０Ｖとなる。
したがって、エンハンスメント型電界効果トランジスタ２１０はオン状態となり、制御電圧Ｖｏｕｔ１は、論理値Ｈｉｇｈに相当する電圧０．７Ｖとなる。
なお、図１、図２において図示が省略されている制御電圧Ｖｏｕｔ２´の入力に対して制御電圧Ｖｏｕｔ２を出力する部分の回路動作についても、上述の制御電圧Ｖｏｕｔ１´に対する制御電圧Ｖｏｕｔ１の出力動作と基本的に同一である。
【００６７】
レベルシフト切替スイッチ８ａがオンの場合、回路構成としては、従来回路（図７参照）と基本的に同一であるので、負電圧ＶＳＳが−３．８Ｖより高い場合には、制御電圧Ｖｏｕｔ１´が論理値Ｈｉｇｈか論理値Ｌｏｗであるか否かに関わらず、制御電圧Ｖｏｕｔ１は常時論理値Ｈｉｇｈに相当するレベルとなる。
また、負電圧ＶＳＳが−６．２Ｖより低い場合には、制御電圧Ｖｏｕｔ１´が論理値Ｈｉｇｈか論理値Ｌｏｗであるか否かに関わらず、制御電圧Ｖｏｕｔ１は常時論理値Ｌｏｗに相当するレベルとなる。
【００６８】
次に、電源電圧ＶＤＤが２．７Ｖ、負電圧ＶＳＳが、例えば−３．５Ｖとされた場合の動作について説明する。
この場合、負電圧ＶＳＳが比較的高い領域であるため、動作ウィンドウを高ＶＳＳ側へ広げるべく、レベルシフト切替スイッチ８ａはオフとする。したがって、基準Ｌｏｗ端子２３への印加電圧ＶＬは、論理値Ｌｏｗに相当する電圧として、−３．５Ｖを印加する。
【００６９】
最初に、制御電圧Ｖｏｕｔ１´が論理値Ｈｉｇｈに相当する電圧として２．７Ｖとされた場合の動作について以下に説明する。
制御電圧Ｖｏｕｔ１´は、第３のレベルシフタ１３によって５．０Ｖレベルシフトされ、エンハンスメント型電界効果トランジスタ２１０のゲートには、−２．３Ｖが印加されることとなる。
この際、エンハンスメント型電界効果トランジスタ２１０のゲート・ソース間電圧Ｖｇｓは、ソース電位であるＶＳＳ＝−３．５Ｖよりも１．２Ｖ高く、ピンチオフ電圧である−０．７Ｖ以上であるため、エンハンスメント型電界効果トランジスタ２１０は、オン状態となり、制御電圧Ｖｏｕｔ１として論理値Ｌｏｗに相当する負電圧ＶＳＳ＝−３．５Ｖが出力されることとなる。
【００７０】
一方、制御電圧Ｖｏｕｔ１´が論理値Ｌｏｗに相当する電圧として０Ｖとされた場合の動作について以下に説明する。
入力された制御電圧Ｖｏｕｔ１´は、第３のレベルシフタ１３によってレベルシフトされるが、負電圧ＶＳＳは−３．５Ｖであるため、エンハンスメント型電界効果トランジスタ２１０のゲート・ソース間電圧Ｖｇｓは０Ｖとなる。
したがって、エンハンスメント型電界効果トランジスタ２１０は、オフ状態となり、制御電圧Ｖｏｕｔ１は論理値Ｈｉｇｈに相当する電圧０．７Ｖとなる。
なお、この場合の動作についても、図１、図２において図示が省略されている、制御電圧Ｖｏｕｔ２´の入力に対して制御電圧Ｖｏｕｔ２を出力する部分の回路動作については、上述の制御電圧Ｖｏｕｔ１´に対する制御電圧Ｖｏｕｔ１の出力動作と基本的に同一である。
【００７１】
レベルシフト切替スイッチ８ａがオフの場合、動作ウィンドウが高ＶＳＳ側へ広げられることとなり、負電圧ＶＳＳが−３．２Ｖより高い場合には、制御電圧Ｖｏｕｔ１´が論理値Ｈｉｇｈか論理値Ｌｏｗであるか否かに関わらず、制御電圧Ｖｏｕｔ１は常時論理値Ｈｉｇｈに相当するレベルとなる。
また、負電圧ＶＳＳが−５．６Ｖより低い場合には、制御電圧Ｖｏｕｔ１´が論理値Ｈｉｇｈか論理値Ｌｏｗであるか否かに関わらず、制御電圧Ｖｏｕｔ１は常時論理値Ｌｏｗに相当するレベルとなる。
なお、制御電圧Ｖｏｕｔ２´と制御電圧Ｖｏｕｔ２の関係についても、基本的に同様である。
【００７２】
上述のように、レベルシフト切替スイッチ８ａのオン・オフによる動作ウィンドウの切替により、動作ウィンドウ幅２．４Ｖの従来回路に対して、図４（Ｃ）に示されたように等価的に３．０Ｖの幅を有する動作ウィンドウが確保できるものとなっており、従来に比して、確実に動作ウィンドウの幅の拡張が可能となっている。
上述した本発明の実施の形態における正負電圧論理出力回路１の動作ウィンドウの幅の改善度は、従来回路（図７）に対して、０．６Ｖと約２５％となっている。
【００７３】
次に、上述の正負電圧論理出力回路１を用いた高周波スイッチ回路の構成例について、図３を参照しつつ説明する。
なお、図１、図２に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
図３は、ＧａＡｓＦＥＴを用いた、正負電圧動作のＳＰＤＴ(Single Pole Double Throw)の高周波スイッチ回路の構成例を示したものである。
【００７４】
かかる高周波スイッチ回路は、正負電圧論理出力回路１と、デコーダ回路（図３においては「ＤＥＣ」と表記）７と、半導体スイッチ回路６とに大別されて構成されたものとなっている。
かかる高周波スイッチ回路は、半導体スイッチ回路６を構成する第１のスイッチ素子（図３においてはＦＥＴ  ＳＷ１）６１と第２のスイッチ素子（図３においてはＦＥＴ  ＳＷ２）６２の動作を制御することにより、第１の個別端子１０１と第２の個別端子１０２が選択的に共通端子１００に接続されるものとなっている。
【００７５】
正負電圧論理出力回路１は、図２に示された構成において、図示を省略した第２の負電圧レベルシフト回路４ｂと、第２の出力インバータ回路５Ｂとを備え、これらは、制御電圧Ｖｏｕｔ１´を制御電圧Ｖｏｕｔ１として出力する先の第１の負電圧レベルシフト回路４ａ及び第１の出力インバータ回路５Ａと同様に機能し、デコーダ回路７から入力された制御電圧Ｖｏｕｔ２´に対して制御電圧Ｖｏｕｔ２を出力するよう機能するものとなっている。
【００７６】
第２の負電圧レベルシフト回路４ｂは、先に述べたように基本的に第１の負電圧レベルシフト回路４ａと同様の構成を有してなるものである。すなわち、第２の負電圧レベルシフト回路４ｂは、第２の中間端子４２と負電圧端子２２との間に、第２の中間端子４２側から、第３のレベルシフタ１３ｂ、第２の電流制限抵抗器１３２ｂ、及び、第４のレベルシフタ１４ｂが直列接続されると共に、第２のレベルシフト切替スイッチ８ｂが第４のレベルシフタ１４ｂに並列接続されて設けられたものとなっている。
なお、第２のレベルシフト切替スイッチ８ｂは、第１のレベルシフト切替スイッチ８ａ同様、レベルシフト基準電圧回路３により、そのオン・オフが制御されるようになっている。
【００７７】
そして、第３のレベルシフタ１３ｂと第２の電流制限抵抗器１３２ｂとの接続点は、第１の出力インバータ回路５Ａと同一の回路構成を有してなる第２の出力インバータ回路５Ｂの入力段に接続されており、この第２の出力インバータ回路５Ｂの出力段は、出力端子３２に接続されており、制御電圧Ｖｏｕｔ２が得られるようになっている。
【００７８】
デコーダ回路７は、制御入力端子５１より制御電圧ＶＣＴＬが入力され、その制御電圧ＶＣＴＬに応じて、２つの出力電圧Ｖｏｕｔ１、Ｖｏｕｔ２が、それぞれ出力されるよう構成されてなるもので、基本的に従来回路と同様の構成を有してなるものである。
半導体スイッチ回路６は、例えば、図示されないアンテナが接続される共通端子１００と、第１の個別端子１０１と、第２の個別端子１０２と、ＧａＡｓ  ＦＥＴを用いた第１のスイッチ素子６１及びＦＥＴを用いた第２のスイッチ素子６２とを主たる構成要素として構成されたものとなっている。
【００７９】
具体的には、第１のスイッチ素子６１のドレイン（又はソース）と第２のスイッチ素子６２のソース（又はドレイン）とが相互に接続されると共に、共通端子１００に接続されたものとなっている。
また、第１のスイッチ素子６１のソース（又はドレイン）は、第１の個別端子１０１に、第２のスイッチ素子６２のドレイン（又はソース）は、第２の個別端子１０２に、それぞれ接続されている。
そして、第１のスイッチ素子６１のゲートには、第１のゲート抵抗器（図３においては「Ｒ１」と表記）１２１を介して正負電圧論理出力回路１から制御電圧Ｖｏｕｔ１が、また、第２のスイッチ素子６２のゲートには、第２のゲート抵抗器（図３においては「Ｒ２」と表記）１２２を介して正負電圧論理出力回路１から制御電圧Ｖｏｕｔ２が、それぞれ印加されるようになっている。
【００８０】
次に、かかる構成における高周波スイッチ回路の回路動作について説明する。
前提として、電源電圧ＶＤＤが２．７Ｖ、負電圧ＶＳＳが−３．５Ｖに設定され、第１及び第２のレベルシフト切替スイッチ８ａ，８ｂがオフ状態の場合を例に説明することとする。
まず、デコーダ回路７の制御入力端子５１より制御電圧Ｖｏｕｔ１´を論理値Ｈｉｇｈ、制御電圧Ｖｏｕｔ２´を論理値Ｌｏｗとすべく所定の電圧が入力されたとする。
【００８１】
デコーダ回路７からは、論理値Ｈｉｇｈの制御電圧Ｖｏｕｔ１´として例えば２．７Ｖが、論理値Ｌｏｗの制御電圧Ｖｏｕｔ２´として例えば０Ｖが、それぞれ出力されるとして、これらが正負電圧論理出力回路１に入力されることとなる。
先に説明したように、制御電圧Ｖｏｕｔ１´及び制御電圧Ｖｏｕｔ２´の論理は、正負電圧論理出力回路１により反転されて、論理値Ｌｏｗに相当する制御電圧Ｖｏｕｔ１として−３．５Ｖが、論理値Ｈｉｇｈに相当する制御電圧Ｖｏｕｔ２として０．７Ｖが、それぞれ出力され、半導体スイッチ回路６へ印加される。
【００８２】
その結果、第１のスイッチ素子６１のゲートは、論理値Ｌｏｗに相当する電圧レベルに、第２のスイッチ素子６２のゲートは、論理値Ｈｉｇｈに相当する電圧レベルに、それぞれ設定されるため、第１のスイッチ素子６１はオフ状態に、第２のスイッチ素子６２がオン状態となり、第２の個別端子１０２と共通端子１００とが接続されることとなる。
【００８３】
一方、デコーダ回路７の制御入力端子５１に、制御電圧Ｖｏｕｔ１´を論理値Ｌｏｗ、制御電圧Ｖｏｕｔ２´を論理値Ｈｉｇｈとすべく所定の電圧が入力されたとする。
デコーダ回路７からは、論理値Ｌｏｗの制御電圧Ｖｏｕｔ１´として例えば０Ｖが、論理値Ｈｉｇｈの制御電圧Ｖｏｕｔ２´として例えば２．７Ｖが、それぞれ出力されるとして、これらが正負電圧論理出力回路１に入力されることとなる。
【００８４】
その結果、上述とは逆に、論理値Ｈｉｇｈに相当する制御電圧Ｖｏｕｔ１として０．７Ｖが、論理値Ｌｏｗに相当する制御電圧Ｖｏｕｔ２として−３．５Ｖが、それぞれ出力され、第１のスイッチ素子６１はオン状態に、第２のスイッチ素子６２がオフ状態となり、第１の個別端子１０１と共通端子１００とが接続されることとなる。
なお、第１及び第２のレベルシフト切替スイッチ８ａ，８ｂがオン状態の場合については、制御電圧Ｖｏｕｔ１及び制御電圧Ｖｏｕｔ２が異なるものの、回路動作は基本的に同様であるので、その詳細な説明は省略することとする。
【００８５】
高周波スイッチ回路は、特に、ひずみ特性が必要な場合、負電圧ＶＳＳが電源電圧ＶＤＤに比べて高く設定され、負電圧発生回路２に、例えば、チャージポンプ回路を用いる場合、チャージポンプにおける倍数が増加するため、発生するＶＳＳの電圧偏差が大きくなる傾向がある。そのため、動作ウィンドウの影響をより顕著に受けやすくなるが、本発明の実施の形態のように動作ウィンドウを範囲を所望に応じて変化させることで上述のような負電圧ＶＳＳの電圧偏差による回路動作への影響が低減、抑圧されることとなる。
【００８６】
なお、上述の高周波スイッチ回路は、半導体スイッチ回路６がＳＰＤＴを構成した場合の例を示したが、この構成に限定される必要は無いことは勿論であり、例えば、２極双投スイッチ（ＤＰＤＴ）等の他の構成のスイッチであっても良いものである。
本発明の適用可能な半導体スイッチ回路６の一般的構成としては、少なくとも１つの共通端子と、１又は複数の個別端子とを有し、前記共通端子と前記１又は複数の個別端子との間に、導通、非導通が外部から制御可能な１又は複数のスイッチ素子が、それぞれ配され、前記複数の個別端子のいずれか１一つと、前記共通端子との接続を選択的に切り替えて、所望する通過経路が形成可能に構成されてなるものが好適である。
【産業上の利用可能性】
【００８７】
高周波スイッチ回路を構成するスイッチ素子の駆動制御信号として、論理値Ｈｉｇｈに相当する電圧信号として正電圧を、論理値Ｌｏｗに相当する電圧信号として負電圧が所望される高周波スイッチ回路に適用できる。
【符号の説明】
【００８８】
１…正負電圧論理出力回路
２…負電圧発生回路
３…レベルシフト基準電圧回路
４ａ，４ｂ…負電圧レベルシフト回路
５Ａ，５Ｂ…出力インバータ回路
６…半導体スイッチ回路
７…デコーダ回路
８ａ，８ｂ…レベルシフト切替スイッチ
【図１】
0005524754.tif 000002
【図２】
0005524754.tif 000003
【図３】
0005524754.tif 000004
【図４】
0005524754.tif 000005
【図５】
0005524754.tif 000006
【図６】
0005524754.tif 000007
【図７】
0005524754.tif 000008
【図８】
0005524754.tif 000009