(57)【特許請求の範囲】
【請求項１】
表面に複数の光反射性及び導電性の画素電極が形成された画素電極基板と、
表面に光透過性及び導電性の共通電極が形成された光透過性の共通電極基板と、
前記画素電極基板の前記画素電極と前記共通電極基板の前記共通電極とを対向させて、前記画素電極基板と前記共通電極基板とを離間して貼り合わせて生じた空隙内に封入された液晶層と
を備え、
前記画素電極基板は、複数の画素を構成する複数の前記画素電極のそれぞれにおいて、前記画素電極の面内中央を対称中心として点対称に配置された偶数個のスルーホールを有し、
前記偶数個のスルーホールの一端は前記画素電極に電気的に接続され、
前記偶数個のスルーホールのうち少なくとも１個の第１のスルーホールの他端は前記画素電極の下層の回路素子部に電気的に接続され、
かつ、前記偶数個のスルーホールのうち前記第１のスルーホール以外の少なくとも１個の第２のスルーホールの他端は、前記回路素子部に電気的に非接続とされていることを特徴とする液晶表示素子。
【請求項２】
画素電極基板となる半導体基板上に形成された回路配線部の最上位の層間絶縁膜に、各光反射性及び導電性の画素電極毎に、その画素電極の面内中央を対称中心として点対称の位置に偶数個のスルーホールを開口する第１の工程と、
前記層間絶縁膜上の全面を導電材料で被覆すると共に前記偶数個のスルーホールの内部に前記導電材料を埋めこむ第２の工程と、
前記第２の工程により前記層間絶縁膜上に被覆された前記導電材料を除去した後、前記層間絶縁膜上に導電性を有する画素電極を形成する第３の工程と
を含み、
前記第１の工程は、前記偶数個のスルーホールを開口すると共に、
前記偶数個のスルーホールの一端は前記画素電極に電気的に接続されるように開口し、
前記偶数個のスルーホールのうち少なくとも１個の第１のスルーホールの他端は前記画素電極の下層の回路素子部に電気的に接続されるように開口し、かつ、前記偶数個のスルーホールのうち前記第１のスルーホール以外の少なくとも１個の第２のスルーホールの他端は前記回路素子部に電気的に非接続とされるように開口することを特徴とすることを特徴とする液晶表示素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は液晶表示素子及びその製造方法に係り、特に開口率及び反射率の高い液晶表示素子及びその製造方法に関する。
【背景技術】
【０００２】
従来より、分子配列が一定の秩序を保ちながらその一方で流動性を有し、さらに電界の印加によってその配向が変化する液晶は、表示装置用の材料として各分野の電気電子機器に広く利用されている。
【０００３】
近年、これら液晶表示装置に関する技術の進歩によって、反応速度等の表示性能の向上、高解像度化、及び大型化が達成され、携帯電話、ノート型パソコン、携帯型オーディオプレーヤ、ＰＤＡ(Personal Digital Assistants)、デジタルビデオカメラ、デジタルカメラ等の携帯型電気電子機器はもとより、カーステレオ、カーナビゲーションシステム、車載型のテレビモニタ等の車載型電気電子機器、更には、テレビモニタ、パーソナルコンピュータのディスプレイ等の比較的大型な表示装置としても液晶表示装置が利用可能となった。特にテレビモニタの分野に関しては、高画質な映像表示に対応した高解像度、大画面の液晶表示装置が多く商品化されている。また、投射プロジェクタ等のように映像を外部スクリーンなどに表示するための投射型表示装置に関してもこの液晶表示装置を利用したものが商品化されている。
【０００４】
これら液晶表示装置には液晶表示素子を構成する画素の制御方式として、アクティブマトリクス方式とパッシブマトリクス方式とに大別される。アクティブマトリクス方式は画素毎にスイッチング素子を有しており複雑な駆動回路の形成が必要となるが、パッシブマトリクス方式に比べ応答時間が短く、また、画素毎に表示、非表示を高精度に制御可能なため、走査線数の多い高解像度のテレビモニタ等に適している。
【０００５】
また、液晶表示装置は、画面表示に必要な光の供給方法から透過型の液晶表示装置と反射型の液晶表示装置とに大別することができる。透過型の液晶表示装置はその裏面側もしくは側面側に設置されたバックライトからの光を透過させて画面表示を行うため、駆動回路等によって遮られる部分の光を画面表示に用いることができず開口率（表示領域全面に対する画素領域の占める割合）が低いという問題点を有している。
【０００６】
これに対して、反射型の液晶表示装置は表示面方向からの光を画素電極により反射して画面表示を行うため、駆動回路等が光を遮ることがなく、開口率を大きくとることができる。よって、反射型の液晶表示装置は、より高輝度な画面表示を行うことができる。
【０００７】
反射型の液晶表示素子を構成する画素部は、液晶表示素子の裏面側に位置する複数の画素電極が表面に形成された画素電極基板と、液晶表示素子の表示側に位置する全ての画素部に共通の共通電極が表面に形成された共通電極基板と、これら画素電極基板と共通電極基板とが離間対向して配置されると共にそれらの基板の間隙に封入された液晶層とを有している。共通電極基板の上方から照射された光は液晶層を透過して画素電極の表面で反射し、再び液晶層及び共通電極基板を透過する。反射光が液晶層を通過するときに画素電極と共通電極との間に印加された電圧により液晶層の屈折率が変化しこれにより、光が変調されて像の明暗を投影する。
【０００８】
画素電極の表面は光を効率良く反射することが画像の明るさやコントラスト向上のためには望ましく、表面はできるだけ平坦でなければならない。一方で、画素電極基板は回路部を搭載しており、いわゆる半導体プロセスすなわちフォトリソグラフィ法とエッチング処理あるいはＣＭＰ（Chemical Mechanical Polishing）とによる形成手法により製造される。画素電極基板を作製するには通常Ａｌ（アルミニウム）の多層配線を用いる（例えば、特許文献１参照）。
【０００９】
図４は、従来の液晶表示素子の要部の一例の製造工程の各工程断面図を示す。従来は図４（ａ）に示す絶縁膜１１に対して、同図（ｂ）に示すようにフォトリソグラフィ及びエッチングによりスルーホール１２を開け、同図（ｃ）に示すようにＣＶＤ（Chemical Vapor Deposition）によりＷ（タングステン）材料１３を全面に被覆すると共にスルーホール１２の内部に埋めこむ。このときにタングステン材料１３はスルーホール１２の周辺で僅かに凹形状となる。
【００１０】
続いて、図４（ｄ）に示すようにＣＭＰ及びエッチバックにより全面のタングステン材料１３を取り去りスルーホール１２内だけにタングステン材料１３を残す。このときにもＣＭＰ平坦化においては段差を完全に解消することは困難で、スルーホール１２を中心としてすり鉢状の凹段差が残っている。そして、図４（ｅ）に示すようにＡｌ（アルミニウム）膜１４をスパッタにより表面上に成膜してパターニングし画素電極とする。スパッタでは所定の厚みの膜が均一に成膜されるので図４（ｅ）に示すように、同図（ｄ）で残った段差はそのまま転写される。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００４−００４３３７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
従来の液晶表示素子の製造方法では、画素電極の製造時に図４（ｅ）に示したように画素電極であるＡｌ膜１４にはスルーホール１２を中心としたすり鉢状の凹段差がどうしても生じてしまう。最新の半導体製造プロセスにおいてはこの段差は最小限に抑えられているが、１０ｎｍ程度以下にするのは困難である。この１０ｎｍは光の波長と比較して無視できる差ではなく、僅かな差でも光の干渉効果によりノイズとして目立つレベルとなっている。レイアウトのスペースに余裕があり、スルーホールの位置を画素中央に配置できる場合でもスルーホールを中心として凹段差は生じているが、１画素毎の繰り返しは画像ノイズとして認識されることはなく、全く問題になっていなかった。
【００１３】
しかしながら、近年の液晶表示素子の高解像度化に伴い、必要とされる画素数は増加する一方で小型化やコストダウンの必要性も高く、画素サイズは微細化の一途をたどっている。画素を微細化にするためには回路パターン自体を小さくしていかなければならないが、最先端の半導体製造技術を用いても回路配置には制約があり、例えばトランジスタを複数画素で共用したり、２画素ごとにミラー反転したレイアウトを採用することで微細化を実現せざるを得ない状況となってきている。
【００１４】
図５は、隣合う画素をミラー反転構造のレイアウトにて並べた場合の、上記製造方法で画素電極を形成したときの断面形状を示す。図５は、画素部の画面垂直方向に隣接する２つの画素電極１４ａ、１４ｂとそれに通ずるスルーホール内のタングステン材料１３ａ、１３ｂのみ示してある。図５に示すように、レイアウトにスペース的な制約が多い場合、スルーホールは画素電極１４ａ、１４ｂのそれぞれの中央に位置することができなくなる場合が多く、片側に寄った配置となる。
【００１５】
このように画素電極１４ａ、１４ｂの中央に対してスルーホールが片側に寄った配置となると、スルーホールを中心とする凹部分１５ａ、１５ｂの位置が偏ってしまい、これにより垂直方向の２画素周期での凹凸の繰り返しが図６に示すように画像に現れてしまう。この図６に示す画像は、明度が低いライン画像２１と明度が高いライン画像２２とが交互に繰り返される、垂直方向の２画素毎（すなわち、２ライン毎）の明暗の縞状の画像である。このように、従来の液晶表示素子の製造方法では、画素電極形成時のスルーホールを中心とする凹部分１５ａ、１５ｂの位置の偏りにより、２ライン毎の明暗の縞状の画像ノイズが発生し、表示画像品位を劣化させてしまうという課題がある。また、凹部分１５ａ、１５ｂを低減するためにプロセスの平坦化条件を改善するには多大な時間とコストがかかる。
【００１６】
本発明は、上記の点に鑑みてなされたものであり、画素電極表面に生じる段差による縞状の画像ノイズを低減し、高品質な画像表示を行い得る液晶表示素子及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１７】
上記の目的を達成するため、本発明の液晶表示素子は、表面に複数の光反射性及び導電性の画素電極が形成された画素電極基板と、表面に光透過性及び導電性の共通電極が形成された光透過性の共通電極基板と、画素電極基板の画素電極と共通電極基板の共通電極とを対向させて、画素電極基板と共通電極基板とを離間して貼り合わせて生じた空隙内に封入された液晶層とを備え、画素電極基板は、複数の画素を構成する複数の画素電極のそれぞれにおいて、画素電極の面内中央を対称中心として点対称に配置された偶数個のスルーホールを有し、前記偶数個のスルーホールの一端は前記画素電極に電気的に接続され、前記偶数個のスルーホールのうち少なくとも１個の第１のスルーホールの他端は前記画素電極の下層の回路素子部に電気的に接続され、かつ、前記偶数個のスルーホールのうち前記第１のスルーホール以外の少なくとも１個の第２のスルーホールの他端は、前記回路素子部に電気的に非接続とされていることを特徴とする。
【００１９】
また、上記の目的を達成するため、本発明の液晶表示素子の製造方法は、画素電極基板となる半導体基板上に形成された回路配線部の最上位の層間絶縁膜に、各光反射性及び導電性の画素電極毎に、その画素電極の面内中央を対称中心として点対称の位置に偶数個のスルーホールを開口する第１の工程と、層間絶縁膜上の全面を導電材料で被覆すると共に偶数個のスルーホールの内部に導電材料を埋めこむ第２の工程と、第２の工程により層間絶縁膜上に被覆された導電材料を除去した後、層間絶縁膜上に導電性を有する画素電極を形成する第３の工程とを含み、第１の工程は、偶数個のスルーホールを開口すると共に、前記偶数個のスルーホールの一端は前記画素電極に電気的に接続されるように開口し、偶数個のスルーホールのうち少なくとも１個の第１のスルーホールの他端は前記画素電極の下層の回路素子部に電気的に接続されるように開口し、かつ、偶数個のスルーホールのうち第１のスルーホール以外の少なくとも１個の第２のスルーホールの他端は前記回路素子部に電気的に非接続とされるように開口することを特徴とする。
【発明の効果】
【００２１】
本発明によれば、画素微細化に伴うレイアウトスペースの制約により画素をミラー反転構造のレイアウトとした場合でも、画素電極形成工程に起因する画素電極表面段差を画素毎に同じ形状とすることができ、画素電極表面に生じる段差による縞状の画像ノイズを低減し、高品質な画像表示を行うことができる。
【図面の簡単な説明】
【００２２】
【図１】本発明の液晶表示素子の一実施の形態の模式的断面図である。
【図２】本発明の液晶表示素子の一実施の形態の要部である画素電極とそれに接続されたスルーホールの部分を示す模式的断面図である。
【図３】本発明の液晶表示素子の製造方法の一実施の形態の要部の各工程の素子断面図である。
【図４】従来の液晶表示素子の要部の一例の製造工程の各工程の素子断面図である。
【図５】従来の液晶表示素子の製造方法により隣合う画素電極をミラー反転構造のレイアウトにて並べた場合の断面形状を示す模式的断面図である。
【図６】従来の液晶表示素子による縞状の画像ノイズのイメージ図である。
【発明を実施するための形態】
【００２３】
以下、本発明になる液晶表示素子及びその製造方法の実施の形態について図面を参照して詳細に説明する。
【００２４】
図１は、本発明になる液晶表示素子の一実施の形態の模式的断面図を示す。図１は、本実施の形態のアクティブマトリクス方式の反射型液晶表示素子１００の画素部を構成する複数の画素のうち、或る一つの画素全体とそれに画面垂直方向に隣接する２画素の一部分とを示している。
【００２５】
液晶表示素子１００は、表面に複数の導電性及び光反射性のある画素電極１１１ａ〜１１１ｃが形成された画素電極基板部Ａと、表面に全ての画素に共通の光透過性のある共通電極１３１が形成された共通電極基板部Ｂと、画素電極基板部Ａと共通電極基板部Ｂとが画素電極１１１ａ〜１１１ｃと共通電極１３１とが離間対向するように貼り合わされると共に、それら画素電極基板部Ａと共通電極基板部Ｂとの間の間隙に封入された液晶層Ｃとを有する構造である。かかる構造自体は公知であるが、本実施の形態の液晶表示素子１００は、画素電極１１１ａ〜１１１ｃに通じるスルーホールのレイアウトに特徴がある。
【００２６】
画素電極基板部Ａは半導体基板１０１上にスイッチング素子部Ｔｒ及び保持容量部Ｃ等の回路素子が形成された回路素子部Ａ１と、画素電極分割部１１２で区切られた画素電極１１１ａ、１１１ｂ、１１１ｃを有する画素電極部Ａ３と、回路素子部Ａ１と画素電極部Ａ３とを接続するとともに所定の信号等を画素電極基板部Ａに供給する所定の配線電極等を備えた回路配線部Ａ２とを有した構成である。画素電極１１１ａ、１１１ｂ、１１１ｃは画面上において垂直方向に隣接する３つの画素の画素電極である。
【００２７】
半導体基板１０１には拡散層１０２〜１０６が形成されている。スイッチング素子部Ｔｒは、離間して形成された拡散層１０３及び１０４とそれらの上方に絶縁膜（図示せず）を介して形成されたポリシリコン等のゲート電極１０７とにより構成されている。また、保持容量部Ｃは、拡散層１０５とその上に絶縁膜（図示せず）を介して形成されたポリシリコン等の電極１０８とから構成されている。スイッチング素子部Ｔｒと保持容量部Ｃとはフィールド酸化膜１１０により区画されている。
【００２８】
また、スイッチング素子部Ｔｒを構成する拡散層１０３及び１０４のうち拡散層１０３はスルーホール１１３を介して回路配線部Ａ２の第１メタル１１７に電気的に接続されている。また、拡散層１０４と保持容量部Ｃを構成する電極１０８及び拡散層１０５のうち電極１０８とはそれぞれスルーホール１１４、１１５を介して第１メタル１１７に電気的に接続され、更にスルーホール１１８と回路配線部Ａ２の第２メタル１２０とスルーホール１２１とを介して画素電極１１１ａに電気的に接続されている。また、拡散層１０５はスルーホール１１６、第１メタル１１７、スルーホール１１９を介して第２メタル１２０に電気的に接続されている。
【００２９】
更に、画素電極１１１ａに一端が電気的に接続されているスルーホール１２２の他端は第２メタル１２０に電気的に接続されているが、第２メタル１２０の下層回路には接続されていない。すなわち、画素電極１１１ａは、回路配線部Ａ２を介して下層の回路素子部Ａ１に電気的に接続されているスルーホール１２１と、下層の回路素子部Ａ１に接続されていないスルーホール１２２とに電気的に接続されている。画素電極１１１ａ〜１１１ｃの表面は配向膜１２１により被覆されている。なお、スルーホール１１３〜１１６、１１８、１１９、１２１及び１２２内にはタングステン等の導電材料が充填されている。
【００３０】
共通電極基板部Ｂは、光透過性基板１３０の表面に画素部の全ての画素に共通に形成された光透過性及び導電性を備える共通電極１３１と、共通電極１３１の表面を被覆する配向膜１３２とを有している。
【００３１】
本実施の形態の液晶表示素子１００は、一つの画素の画素電極１１１ａに通ずるスルーホールが、画素表面の面内中央を対称中心として１２１及び１２２の２つ（あるいはそれ以上の偶数個でもよい）配置することで、画素電極１１１ａの表面に生じる段差が存在しても縞状の画像ノイズが発生しない高品質な液晶表示装置を実現する。なお、他の画素の画素電極１１１ｂ、１１１ｃについても画素電極１１１ａと同様に画素電極１１１ｂ、１１１ｃに通ずるスルーホールが、画素表面の面内中央を対称中心として２つ（あるいはそれ以上の偶数個でもよい）配置されている。
【００３２】
この液晶表示素子１００では、共通電極基板部Ｂの上方から照射されたバックライトの光が共通電極基板部Ｂ及び液晶層ＬＣを順次に透過して画素電極部Ａ３に入射して反射される。その反射光は入射光経路と逆方向の経路を辿り、液晶層ＬＣ及び共通電極基板部Ｂを透過して出射される。ここで、画素電極部Ａ３の各画素電極と共通電極基板部Ｂの共通電極１３１との間には、画素電極単位で画像信号に応じた電圧が印加されており、その印加電圧により液晶層ＬＣの屈折率が変化し、反射光が変調されて像の明暗を投影する。
【００３３】
図２は、本発明になる液晶表示素子の一実施の形態の要部である画素電極とそれに接続されたスルーホールの部分を示す模式的断面図である。同図中、図１と同一構成部分には同一符号を付してある。
【００３４】
レイアウトにスペース的な制約が多い場合、図５と共に説明したように画素電極に接続されるスルーホールは画素電極の中央に位置することができなくなる場合が多く、片側に寄った配置となる。本実施の形態では、図２に示すように、スルーホール１２１、１２４は電気的に画素電極１１１ａ、１１１ｂに電圧を供給するために必ず無くてはならず、下層の回路パターンに接続されている。
【００３５】
一方、画素電極１１１ａ、１１１ｂに電気的に接続されているスルーホール１２２、１２４は下層の回路に接続されず、ダミーとして配置されている。すなわち、スルーホール１２２、１２４は電気的な接続を下層とは持たず、単なる形状のダミーとして置かれているだけである。また、スルーホール１２２、１２４は画素電極の面内中央Ｉa、Ibを対称中心としてスルーホール２１０ａ、２１０ｂに対して点対称の位置に配置されている。もちろんスルーホール１２２、１２４をスルーホール１２１、１２３と同様に下層の回路に接続しても構わない。
【００３６】
スルーホールがある場合、前述のようにスルーホールを中心としてすり鉢状に凹段差が画素電極表面に生じてしまうが、画素内で画素電極の面内中央を対称中心として点対称に配置されたスルーホールが偶数個ある場合は、画面上において垂直方向に隣り合う複数の画素で比較した場合に、上記のすり鉢状の凹段差は１画素ごとの繰り返しパターンとなる。このため、本実施の形態の液晶表示素子１００によれば、画像に投影した場合に従来の図６に示した垂直方向の２画素間隔の濃淡画像としては原理的に見えなくなり、画素電極表面に生じる段差による縞状の画像ノイズを低減でき、高品質な画像表示を行うことができる。ただし、凹段差の生じる領域がスルーホールの数に応じて増えるが、視覚上目立たないため問題ない。
【００３７】
半導体プロセスにおけるＣＭＰ段差を無くすという解決手段も考えられるが、プロセス条件の改善には大幅な時間とコストがかかってしまう。本実施形態では、画素内で点対称にダミーのスルーホールを配置することはレイアウト上では必ず可能であり、簡便に縞状ノイズを低減する手段として非常に優れているといえる。
【００３８】
次に、本発明になる液晶表示素子の製造方法の一実施の形態の概略動作について説明する。図３は、本発明になる液晶表示素子の製造方法の一実施の形態の要部の各工程の素子断面図を示す。図３は、隣合う画素をミラー反転構造のレイアウトにて並べた場合の、本実施の形態の製造方法で画素電極を形成したときの断面形状を示す。図３は、画素部の画面垂直方向に隣接する２つの画素電極１１１ａ、１１１ｂとそれに通ずるスルーホールのみ示してある。
【００３９】
まず、図３（ａ）に示すように半導体基板１０１上に形成された回路配線部Ａ２の最上位の例えば第２メタルの上の層間絶縁膜１４１にフォトリソグラフィ及びエッチングによりスルーホール１４３、１４４、１４５、１４６を開けた後、ＣＶＤ（Chemical Vapor Deposition）によりＷ（タングステン）などの導電材料１４２を全面に被覆すると共にスルーホール１４３、１４４、１４５、１４６の内部に埋めこむ。このときに導電材料１４２はスルーホール１４３、１４４、１４５、１４６の周辺で僅かに凹形状となる。
【００４０】
ここで、上記のスルーホール１４３及び１４４は、一つの画素電極の面内中央Ｉaを対称中心として点対称の位置に配置されている。また、上記のスルーホール１４５及び１４６は、別の一つの画素電極の面内中央Ｉbを対称中心として点対称の位置に配置されている。また、スルーホール１４３及び１４５は下層の回路配線部Ａ２を介して回路素子部Ａ１に電気的に接続されているのに対し、スルーホール１４４及び１４６は下層の回路素子部Ａ１には接続されていない（接続されていてもよい）。
【００４１】
続いて、図３（ｂ）に示すようにＣＭＰ及びエッチバックにより全面のタングステン材料１４２を取り去りスルーホール１４３〜１４６内だけに導電材料を残す。導電材料が充填されたスルーホール１４３〜１４６は前述したスルーホール１２１〜１２４を構成する。このときにもＣＭＰ平坦化においては段差を完全に解消することは困難で、スルーホール１２１〜１２４のそれぞれを中心としてすり鉢状の凹段差が残っている。
【００４２】
そして、図３（ｃ）に示すようにＡｌ（アルミニウム）膜１４７をスパッタにより表面上に成膜してパターニングし、画面上の垂直方向に隣接する画素電極１１１ａ、１１１ｂを形成する。画素電極１１１ａはスルーホール１２１及び１２２に電気的に接続され、また、画素電極１１１ｂはスルーホール１２３及び１２４に電気的に接続される。このようにして、図１の模式的断面図に示した各画素内で画素電極の面内中央を対称中心として点対称に配置されたスルーホールが偶数個ある液晶表示素子１００が製造される。
【符号の説明】
【００４３】
１００  液晶表示素子
１１１ａ〜１１１ｃ  画素電極
１１２  画素電極分割部
１１３〜１１６、１１８、１１９、１２１〜１２５、１４３〜１４６  スルーホール
１３０  光透過性基板
１３１  共通電極
Ａ  画素電極基板部
Ａ１  回路素子部
Ａ２  回路配線部
Ａ３  画素電極部
Ｂ  共通電極基板部
ＬＣ  液晶層
Ｔｒ  スイッチング部
Ｃ  保持容量部
【図１】
0005569448.tif 000002
【図２】
0005569448.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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