(57)【特許請求の範囲】
【請求項１】
不揮発性記憶素子を動作させる方法であって、
（ａ）特定記憶素子（７１４）の閾値電圧を第１の検証レベル（Ｖｖａ−ｐｗ１、Ｖｖｂ−ｐｗ１、Ｖｖｃ−ｐｗ１、Ｖｖｘ−ｐｗ１）まで上昇させるために、ＮＡＮＤストリングにおける直列接続された記憶素子の集合のうちの前記特定記憶素子に対してプログラムおよび検証動作を実施し、前記検証動作中に第１のパス電圧（Ｖｒｅａｄ−ｐｗ１）を前記直列接続された記憶素子の集合のうちの前記特定記憶素子の隣接する記憶素子（７２４）に印加するとともに、ＮＡＮＤストリングにおける前記直列接続された記憶素子の集合のうちの残りの記憶素子に対して公称パス電圧を印加し、前記第１のパス電圧は第２のパス電圧（Ｖｒｅａｄ−ｐｗ２）よりも低い、ことと、
（ｂ）続いて、前記隣接する記憶素子の閾値電圧を上昇させるために前記隣接する記憶素子に対してプログラムおよび検証動作を実施することと、
（ｃ）続いて、前記特定記憶素子の前記閾値電圧を前記第１の検証レベルより上の第２の検証レベル（Ｖｖａ−ｐｗ２、Ｖｖｂ−ｐｗ２、Ｖｖｃ−ｐｗ２、Ｖｖｘ−ｐｗ２）まで上昇させるために前記特定記憶素子に対してプログラムおよび検証動作をさらに実施し、前記さらなる検証動作中に前記第１のパス電圧よりも高い前記第２のパス電圧を前記隣接する記憶素子に印加し、ＮＡＮＤストリングにおける前記直列接続された記憶素子の集合のうちの残りの記憶素子に対して前記公称パス電圧を印加することと、
を備える不揮発性記憶素子を動作させる方法。
【請求項２】
ステップ（ｂ）は前記隣接する記憶素子の閾値電圧を前記第１の検証レベルまで上昇させ、前記方法は、
（ｄ）ステップ（ｃ）の後、前記隣接する記憶素子の閾値電圧を前記第２の検証レベルまで上昇させるために前記隣接する記憶素子に対してプログラムおよび検証動作をさらに実施することをさらに備える、請求項１に記載の方法。
【請求項３】
前記第２のパス電圧は、前記公称パス電圧と同等である、請求項１または請求項２に記載の方法。
【請求項４】
前記第１のパス電圧は、前記第２のパス電圧の１／３以上２／３以下である、請求項１から請求項３のいずれか一項に記載の方法。
【請求項５】
前記隣接する記憶素子は、プログラミング順序が前記特定記憶素子の後である、請求項１から請求項４のいずれか一項に記載の方法。
【請求項６】
前記特定記憶素子の前記閾値電圧はステップ（ａ）の開始時に消去状態（Ｅ）にある、請求項１から請求項５のいずれか一項に記載の方法。
【請求項７】
前記特定記憶素子の前記閾値電圧は、前記第１の検証レベルより下であり、ステップ（ａ）の開始時に消去状態（Ｅ）より上の中間レベル（ＩＮＴ）にある、請求項１から請求項５のいずれか一項に記載の方法。
【請求項８】
不揮発性記憶装置であって、
ＮＡＮＤストリングのうちの直列接続された記憶素子の集合と、
少なくとも１つの制御回路（１２１０、１２５０）であって、該少なくとも１つの制御回路は、（ａ）特定記憶素子（７１４）の閾値電圧を第１の検証レベル（Ｖｖａ−ｐｗ１、Ｖｖｂｐｗ１、Ｖｖｃ−ｐｗ１、Ｖｖｘ−ｐｗ１）まで上昇させるために前記直列接続された記憶素子の集合における前記特定記憶素子に対してプログラムおよび検証動作を実施し、前記検証動作中に第１のパス電圧（Ｖｒｅａｄ−ｐｗ１）を前記直列接続された記憶素子の集合における前記特定記憶素子の隣接する記憶素子（７２４）に印加し、ＮＡＮＤストリングにおける前記直列接続された記憶素子の集合のうちの残りの記憶素子に対して公称パス電圧を印加し、前記第１のパス電圧は第２のパス電圧（Ｖｒｅａｄ−ｐｗ２）よりも低く、（ｂ）続いて、前記隣接する記憶素子の閾値電圧を上昇させるために前記隣接する記憶素子に対してプログラムおよび検証動作を実施し、（ｃ）続いて、前記特定記憶素子の前記閾値電圧を前記第１の検証レベルより上の第２の検証レベル（Ｖｖａ−ｐｗ２、Ｖｖｂ−ｐｗ２、Ｖｖｃ−ｐｗ２、Ｖｖｘ−ｐｗ２）まで上昇させるために前記特定記憶素子に対してプログラムおよび検証動作をさらに実施し、前記さらなる検証動作中に、前記第１のパス電圧よりも高い前記第２のパス電圧（Ｖｒｅａｄ−ｐｗ２）を前記隣接する記憶素子に印加し、ＮＡＮＤストリングにおける前記直列接続された記憶素子の集合のうちの残りの記憶素子に対して前記公称パス電圧を印加する、少なくとも１つの制御回路（１２１０、１２５０）と、
を備える不揮発性記憶装置。
【請求項９】
前記隣接する記憶素子に対する前記プログラミングおよび検証動作は前記隣接する記憶素子の閾値電圧を前記第１の検証レベルまで上昇させ、前記少なくとも１つの制御回路は、前記特定記憶素子に対する前記さらなるプログラムおよび検証動作を実施した後で、前記隣接する記憶素子の閾値電圧を前記第２の検証レベルまで上昇させるために前記隣接する記憶素子に対してプログラムおよび検証動作をさらに実施する、請求項８に記載の不揮発性記憶装置。
【請求項１０】
前記第２のパス電圧は、前記公称パスと同等である、請求項８または請求項９に記載の不揮発性記憶装置。
【請求項１１】
前記第１のパス電圧は、前記第２のパス電圧の１／３以上２／３以下である、請求項８から請求項１０のいずれか一項に記載の不揮発性記憶装置。
【請求項１２】
前記隣接する記憶素子は、プログラム順序が前記特定記憶素子の後である、請求項８から請求項１１のいずれか一項に記載の不揮発性記憶装置。
【請求項１３】
前記特定記憶素子の前記閾値電圧は前記少なくとも１つの制御回路が前記特定記憶素子に対してプログラムおよび検証動作の実施を開始するときに消去状態（Ｅ）にある、請求項８から請求項１２のいずれか一項に記載の不揮発性記憶装置。
【請求項１４】
前記少なくとも１つの制御回路が前記特定記憶素子に対してプログラムおよび検証動作の実施を開始するときに、前記特定記憶素子の前記閾値電圧は前記第１の検証レベルより下であり前記消去状態（Ｅ）より上の中間レベル（ＩＮＴ）にある、請求項８から請求項１２のいずれか一項に記載の不揮発性記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性記憶装置のための技術に関する。
【背景技術】
【０００２】
半導体メモリは、様々な電子デバイスで使われることが一般的になってきている。例えば、不揮発性半導体メモリは、携帯電話、デジタルカメラ、パーソナルデジタルアシスタント、モバイルコンピュータ、非モバイルコンピュータ、及び他の装置に使用されている。ＥＥＰＲＯＭとフラッシュメモリは、半導体基板内のチャネル領域上に配置され、そのチャネル領域から絶縁されているフローティングゲートを採用している。伝統的なＥＥＰＲＯＭ、フル機能のＥＥＰＲＯＭとは対象的に、フラッシュメモリ、及び、一部のＥＥＰＲＯＭでは、メモリアレイ全体の内容、又は、メモリの一部分を、１ステップで消去し得る。
【０００３】
通常のＥＥＰＲＯＭとフラッシュメモリは、半導体基板内のチャネル領域上に配置され、そのチャネル領域から絶縁されているフローティングゲートを採用している。フローティングゲートは、ソース領域とドレイン領域の間に配置されている。フローティングゲートの上に、そのフローティングゲートから絶縁されている制御ゲートが設けられている。形成されているトランジスタの閾値電圧（ＶＴＨ）は、フローティングゲート上に保持されている電荷量によって制御される。即ち、そのソースとドレインの間の導通を可能にすべくトランジスタをオンするために制御ゲートに印加すべき電圧の最小量は、そのフローティングゲート上の電荷量レベルにより制御される。
【０００４】
ある種のＥＥＰＲＯＭとフラッシュメモリデバイスは、２つの電荷量範囲を蓄えるために使われるフローティングゲートを備えており、それゆえ、その記憶素子は、２つの状態、即ち、消去状態とプログラムされた状態、の間でプログラム／消去が行われることができる。そのようなフラッシュメモリデバイスは、各記憶素子が１ビットデータを記憶することができるので、バイナリフラッシュメモリデバイスと呼ばれることがある。
【０００５】
マルチステート（マルチレベルとも呼ばれる）フラッシュメモリデバイスは、複数の区別された許可された／有効なプログラム済閾値電圧範囲を特定することによって実現される。夫々の区別された閾値電圧範囲は、メモリデバイス内で符号化される一組のデータビットに対する予め決められた値に対応する。例えば、各記憶素子は、４個の区別された閾値電圧範囲に対応する４個の区別された電荷バンドの中の一つの状態に置かれることによって、２ビットデータを記憶することができる。
【０００６】
典型的に、プログラム動作中に制御ゲートに印加されるプログラム電圧ＶＰＧＭは、時間の経過とともに大きさが増大する一連のパルスとして印加される。一つの考えられるアプローチでは、パルスの大きさは、例えば、０．２〜０．４Ｖ等の、所定のステップサイズが各連続パルスに伴って増加される。ＶＰＧＭは、フラッシュメモリ素子の制御ゲートに印加されうる。各プログラムパルス間では検証動作が実施される。すなわち、並列にプログラムされている一群の素子の各素子のプログラミングレベルは、素子がプログラムされている検証レベルに等しいか、それともこの検証レベルよりも大きいかを判断するために連続プログラミングパルスの間に読み出される。マルチステートフラッシュメモリ素子のアレイでは、検証ステップは、素子がそのデータに関連する検証レベルに達しているかどうかを判断するために素子の各状態に対して実施されてもよい。例えば、データを４つの状態で記憶できるマルチステートメモリ素子は、３つの比較点に対して検証動作を実施する必要がありうる。
【０００７】
さらに、ＮＡＮＤストリングのＮＡＮＤフラッシュメモリデバイスなどのＥＥＰＲＯＭまたはフラッシュメモリデバイスをプログラムするときは、典型的に、ＶＰＧＭが制御ゲートに印加されるとともにビットラインが接地され、それによって、セル、または、例えば記憶素子等のメモリ素子のチャネルからフローティングゲートに電子が注入される。フローティングゲートに電子が蓄積されると、フローティングゲートが負値に帯電し、メモリ素子の閾値電圧が上昇し、したがって、メモリ素子がプログラムされた状態にあると見なされる。
【発明の概要】
【発明が解決しようとする課題】
【０００８】
問題として残り続ける一つの事象として、プログラミング精度がある。プログラミング処理は、データが高い忠実度で読み戻されるように正確でなければならない。例えば、閾値電圧範囲が互いにすぐ近くにあるマルチレベルデバイスは、エラーの余地がほとんどない。選択記憶素子をプログラムする際の誤りは、容量結合を生じる他の非選択の記憶素子のプログラムされたデータ状態を含む、多くの変数によって引き起こされうる。したがって、プログラミング精度を改善する技術が必要となる。
【０００９】
本発明は、マルチパスプログラミング処理中に容量結合を補償することによって不揮発性記憶装置のプログラミング精度を向上させる方法を提供することで、上記および他の問題に対処するものである。
【課題を解決するための手段】
【００１０】
一つの実施形態では、不揮発性記憶装置を動作させる方法が、特定記憶素子の閾値電圧を第１の検証レベルまで上昇させるために直列接続された記憶素子の集合のうちの特定記憶素子に対してプログラムおよび検証動作を実施することと、検証動作中に直列接続された記憶素子の集合のうちの特定記憶素子の隣接する記憶素子に第１のパス電圧を印加することとを含む。当該方法は、隣接する記憶素子の閾値電圧を上昇させるために隣接する記憶素子に対してプログラムおよび検証動作を続いて実施することをさらに含む。当該方法は、特定記憶素子の閾値電圧を第１の検証レベルより上の第２の検証レベルまで上昇させるために特定記憶素子に対してプログラムおよび検証動作を続いてさらに実施することと、さらなる検証動作中に第１のパス電圧とは異なる第２のパス電圧を隣接する記憶素子に印加することとをさらに含む。
【００１１】
他の実施形態では、不揮発性記憶装置を動作させる方法は、直列接続された記憶素子の集合のうちの特定記憶素子のプログラミングと検証を交互に行うことを含むマルチパスプログラミング処理の１つのパスを実施することを含み、検証することは直列接続された記憶素子の集合のうちの特定記憶素子の隣接する記憶素子に第１のパス電圧を印加しながら第１の組の検証電圧を特定記憶素子に印加することを含む。当該方法は、さらに、特定記憶素子のプログラミングと検証を交互に行うこと含むマルチパスプログラミング処理の別のパスを続いて実施することを含み、別のパスを検証することは第１のパス電圧とは異なる第２のパス電圧を隣接する記憶素子に印加しながら第２の組の検証電圧を特定記憶素子に印加することを含み、第２の組の検証電圧は第１の組の検証電圧とは部分的に異なる。
【００１２】
他の実施形態では、不揮発性記憶装置を動作させる方法は、プログラム電圧に続いて第１の組の検証電圧をワードラインの集合のうちの特定ワードラインに印加することと、第１の組の検証電圧を印加しながら特定ワードラインの隣接するワードラインに第１のパス電圧を印加することとを含むマルチパスプログラミング処理の１パスを実施することを含み、ワードラインの集合は記憶素子の集合と連動する。当該方法は、プログラム電圧に続いて第２の組の検証電圧を特定ワードラインに印加することと、第２の組の検証電圧を印加しながら第２のパス電圧を隣接するワードラインに印加することとを含むマルチパスプログラミング処理の別のパスを続いて実施することをさらに含み、第２の組の検証電圧は第１の組の検証電圧とは少なくとも部分的に異なる。
【００１３】
他の実施形態では、不揮発性記憶装置は記憶素子の集合と少なくとも１つの制御回路とを含む。少なくとも１つの制御回路は、特定記憶素子の閾値電圧を第１の検証レベルまで上昇させるために直列接続された記憶素子の集合のうちの特定記憶素子に対してプログラムおよび検証動作を実施し、検証動作中に、第１のパス電圧を直列接続された記憶素子の集合のうちの特定記憶素子の隣接する記憶素子に印加する。少なくとも１つの制御回路は、隣接する記憶素子の閾値電圧を上昇させるために隣接する記憶素子に対してプログラムおよび検証動作を続いて実施する。少なくとも１つの制御回路は、さらに、特定記憶素子の閾値電圧を第１の検証レベルより上の第２の検証レベルまで上昇させるために、特定記憶素子に対してプログラムおよび検証動作を続いて実施し、さらなる検証動作中に、第１のパス電圧とは異なる第２のパス電圧を隣接する記憶素子に印加する。
【００１４】
ここで提供される方法を実施するための実行コードを有する、関連する方法、システム、および、コンピュータまたはプロセッサによって読取可能な記憶デバイスが提供されてもよい。
【図面の簡単な説明】
【００１５】
【図１ａ】ＮＡＮＤストリングの平面図である。
【図１ｂ】ＮＡＮＤストリングの等価回路図である。
【図１ｃ】ＮＡＮＤフラッシュ記憶素子のアレイのブロック図である。
【図２】ＮＡＮＤストリングの断面図である。
【図３】２パスプログラミング技術における、記憶素子の集合および関連したワードラインに関するプログラミング順序を示す図である。
【図４ａ】プログラミングの間に記憶素子の制御ゲートに印加される、パルス列の第１の例を示す図である。
【図４ｂ】プログラミングの間に記憶素子の制御ゲートに印加される、パルス列の第２の例を示す図である。
【図５ａ】低い検証電圧が使用される第１のプログラミング技術の第１の部分の図である。
【図５ｂ】高い検証電圧が使用される第１のプログラミング技術の第２の部分の図である。
【図６ａ】中間の検証電圧が使用される第２のプログラミング技術の第１の部分の図である。
【図６ｂ】低い検証電圧が使用される第２のプログラミング技術の第２の部分の図である。
【図６ｃ】高い検証電圧が使用される第２のプログラミング技術の第３の部分の図である。
【図６ｄ】Ｃ状態に対して中間の検証電圧および低い検証電圧が使用される第３のプログラミング技術の第１の部分の図である。
【図６ｅ】ＡおよびＢ状態に対して低い検証電圧が使用される第３のプログラミング技術の第２の部分の図である。
【図６ｆ】高い検証電圧が使用される第２のプログラミング技術の第３の部分の図である。
【図７ａ】全ビットラインプログラミング動作中の記憶素子の集合の図である。
【図７ｂ】全ビットラインプログラミング動作中の記憶素子の集合の図である。
【図７ｃ】全ビットラインプログラミング動作中の記憶素子の集合の図である。
【図７ｄ】偶数−奇数プログラミング動作中の記憶素子の集合の図である。
【図７ｅ】偶数−奇数プログラミング動作中の記憶素子の集合の図である。
【図７ｆ】偶数−奇数プログラミング動作中の記憶素子の集合の図である。
【図７ｇ】偶数−奇数プログラミング動作中の記憶素子の集合の図である。
【図７ｈ】偶数−奇数プログラミング動作中の記憶素子の集合の図である。
【図８ａ】プログラミング中の状態の一例に対する閾値電圧区分の図である。
【図８ｂ】大結合デバイスおよび小結合デバイスに対する種々のプログラミングパス間の検証電圧の最適デルタを示すグラフである。
【図８ｃ】大結合デバイスおよび小結合デバイスに対するプログラミング中の状態の一例に対する閾値電圧区分の図である。
【図９ａ】低いパス電圧がＷＬｎ＋１に供給される場合のＷＬｎに対する第１のプログラミングパス中の記憶素子の集合の図である。
【図９ｂ】高いパス電圧がＷＬｎ＋１に供給される場合のＷＬｎに対する第２のプログラミングパス中の記憶素子の集合の図である。
【図９ｃ】図９ａの代替としての、低いパス電圧がＷＬｎ＋１に供給される場合のＷＬｎに対する第１のプログラミングパス中の記憶素子の集合の図である。
【図９ｄ】図９ｂの代替としての、高いパス電圧がＷＬｎ＋１に供給される場合のＷＬｎに対する第２のプログラミングパス中の記憶素子の集合の図である。
【図１０ａ】ビットライン方向の断面図におけるＷＬｎ＋１からＷＬｎまでのプログラミング中の記憶素子の結合の図である。
【図１０ｂ】ＷＬｎ＋１に対する種々のパス電圧に基づくプログラミング中のＷＬｎの状態の一例に対する実効閾値電圧区分および実際の閾値電圧区分の図である。
【図１１】プログラミング処理の一例の図である。
【図１２ａ】ＮＡＮＤフラッシュ記憶素子のアレイのブロック図である。
【図１２ｂ】シングル行／列デコーダと読み出し／書き込み回路を使った不揮発性記憶システムのブロック図である。
【図１３】読み出し／書き込みスタックの一実施形態のブロック図である。
【図１４】全ビットラインメモリアーキテクチャまたは奇数偶数メモリアーキテクチャのためのブロックへのメモリアレイの編成の一例を示す図である。
【発明を実施するための形態】
【００１６】
本発明は、マルチパスプログラミング処理中に容量結合を補償することによって不揮発性記憶装置のプログラミング精度を向上させる方法を提供する。
【００１７】
本発明を実装するのに好適なフラッシュメモリシステムの一例は、ＮＡＮＤ構造を利用するものであり、２つの選択ゲートの間に挟まれた、複数のトランジスタの直列接続を含んでいる。直列に接続されたトランジスタと選択ゲートは、ＮＡＮＤストリングと呼ばれる。図１ａは、１つのＮＡＮＤストリングを示す平面図である。図１ｂは、その等価回路である。図１ａと図１ｂに示すＮＡＮＤストリングは、第１（ドレイン側）選択ゲート１２０と第２（ソース側）選択ゲート１２２の間に挟まれている、直列に接続されている４つのトランジスタ１００、１０２、１０４及び１０６を有する。選択ゲート１２０は、ビットラインコンタクト１２６を介して、ＮＡＮＤストリングをビットラインに接続する。選択ゲート１２２は、ＮＡＮＤストリングをソースライン１２８へ接続する。選択ゲート１２０は、選択ラインＳＧＤに適切な電圧を加えることによって制御される。選択ゲート１２２は、選択ラインＳＧＳに適切な電圧を加えることによって制御される。トランジスタ１００、１０２、１０４、及び１０６の夫々は、制御ゲートとフローティングゲートを有している。例えば、トランジスタ１００は、制御ゲート１００ＣＧとフローティングゲート１００ＦＧを備えている。トランジスタ１０２は、制御ゲート１０２ＣＧとフローティングゲート１０２ＦＧを備えている。トランジスタ１０４は、制御ゲート１０４ＣＧとフローティングゲート１０４ＦＧを備えている。トランジスタ１０６は、制御ゲート１０６ＣＧとフローティングゲート１０６ＦＧを備えている。制御ゲート１００ＣＧはワードラインＷＬ３に接続され、制御ゲート１０２ＣＧはワードラインＷＬ２に接続され、制御ゲート１０４ＣＧはワードラインＷＬ１に接続され、制御ゲート１０６ＣＧはワードラインＷＬ０に接続されている。一実施形態では、トランジスタ１００、１０２、１０４及び１０６はそれぞれ記憶素子であり、また、メモリセルとも呼ばれる。他の実施形態では、記憶素子は複数のトランジスタを含んでもよい、又は、上記のものと異なっていてもよい。選択ゲート１２０は選択ラインＳＧＤに接続されている。選択ゲート１２２は選択ラインＳＧＳに接続されている。
【００１８】
図１ｃは、３個のＮＡＮＤストリングを示す回路図である。ＮＡＮＤ構造を使用するフラッシュメモリシステムの典型的なアーキテクチャは、いくつかのＮＡＮＤストリングを含む。例えば、３個のＮＡＮＤストリング、３２０、３４０及び３６０が、さらに多くのＮＡＮＤストリングを有するメモリアレイ内に示される。各ＮＡＮＤストリングは、２個の選択ゲートと４つの記憶素子を有している。簡単化のために４個の記憶素子が描かれているが、最近のＮＡＮＤストリングは、例えば最高３２個又は６４個の記憶素子を有する場合がある。
【００１９】
例えば、ＮＡＮＤストリング３２０は選択ゲート３２２と３２７、及び、記憶素子３２３〜３２６を有し、ＮＡＮＤストリング３４０は選択ゲート３４２と３４７、及び、記憶素子３４３〜３４６を有し、ＮＡＮＤストリング３６０は選択ゲート３６２と３６７、及び、記憶素子３６３〜３６６を有する。各ＮＡＮＤストリングは、その選択ゲート（例えば、選択ゲート３２７、３４７、又は３６７）によってソースラインに接続されている。選択ラインＳＧＳは、ソース側選択ゲートを制御するために使用される。種々のＮＡＮＤストリング３２０、３４０、及び３６０は、選択ゲート３２２、３４２、３６２等の選択トランジスタによって各ビットライン３２１、３４１、及び、３６１に接続されている。これらの選択トランジスタは、ドレイン選択ラインＳＧＤによって制御される。他の実施形態では、選択ラインは必ずしもＮＡＮＤストリング間で共通とされている必要はない。すなわち、異なるＮＡＮＤストリングには異なる選択ラインを接続できる。ワードラインＷＬ３は、記憶素子３２３、３４３、及び、３６３のための制御ゲートに接続されている。ワードラインＷＬ２は、記憶素子３２４、３４４、及び、３６４のための制御ゲートに接続されている。ワードラインＷＬ１は、記憶素子３２５、３４５、及び、３６５のための制御ゲートに接続されている。ワードラインＷＬ０は、記憶素子３２６、３４６、及び、３６６のための制御ゲートに接続されている。つまり、各ビットラインと各ＮＡＮＤストリングは記憶素子のアレイ又はセットの列を含む。ワードライン（ＷＬ３、ＷＬ２、ＷＬ１及びＷＬ０）は、アレイ又はセットの行を含む。各ワードラインは、行において各記憶素子の制御ゲートを接続している。また、制御ゲートはワードライン自体によって提供されてよい。例えば、ワードラインＷＬ２は、記憶素子３２４、３４４、及び、３６４に制御ゲートを提供する。実際には、１つのワードラインに数千の記憶素子がある場合がある。
【００２０】
各記憶素子はデータを記憶できる。例えば、１ビットのデジタルデータを記憶するときは、記憶素子の可能な閾値電圧（ＶＴＨ）の範囲は、論理データ「１」と「０」を割り当てられる２つの範囲に分割される。ＮＡＮＤタイプのフラッシュメモリの一例では、前記ＶＴＨは、記憶素子が消去された後に負となり、論理「１」として定義される。プログラム動作後の前記ＶＴＨは正であり、論理「０」として定義される。ＶＴＨが負であり、読み出しが試行されると、記憶素子がオンして論理「１」が記憶されていることが示される。前記ＶＴＨが正であり、読み出し動作が試行されると、記憶素子はオンにならず、論理「０」が記憶されていることが示される。また、記憶素子は、例えば複数ビットのデジタルデータ等の複数のレベルの情報も記憶できる。このケースでは、ＶＴＨ値の範囲はデータレベルの数に分割される。例えば、４つのレベルの情報が記憶されている場合には、データ値「１１」、「１０」、「０１」、及び、「００」に割り当てられる４つのＶＴＨ範囲がある。ＮＡＮＤタイプのメモリの一例では、消去動作後の前記ＶＴＨは負となり、「１１」として定義される。正のＶＴＨ値は「１０」、「０１」及び「００」の状態のために使用される。記憶素子に書き込まれるデータと、素子のＶＴＨ範囲との特定な関係は、記憶素子のために採用されるデータ符号化方式に依存する。
【００２１】
フラッシュ記憶素子をプログラミングするときには、プログラム電圧が記憶素子の制御ゲートに印加されるとともに、記憶素子に接続されているビットラインが接地される。チャネルからの電子はフローティングゲートに注入される。電子がフローティングゲートに蓄積すると、フローティングゲートは負に帯電し、記憶素子のＶＴＨが上昇する。プログラミング中の記憶素子の制御ゲートにプログラム電圧を印加するために、そのプログラム電圧は適切なワードライン上に印加される。上述したように、各ＮＡＮＤストリング中の１つの記憶素子が同じワードラインを共有している。例えば、図１ｃの記憶素子３２４をプログラミングするときには、プログラム電圧は記憶素子３４４と３６４の制御ゲートにも印加される。
【００２２】
図２は、ＮＡＮＤストリングの断面図を示す。図は簡略化されており、縮尺どおりではない。ＮＡＮＤストリング２００は、ソース側選択ゲート２０６と、ドレイン側選択ゲート２２４と、基板２９０上に形成される８個の記憶素子２０８、２１０、２１２、２１４、２１６、２１８、２２０及び２２２とを有する。基板のｎウェル領域２９４内に形成されるｐウェル領域２９２に、構成要素を形成することができる。同様に、ｎウェルは、ｐ−基板２９６内に形成することができる。供給ライン２０２および２０３は、ｐウェル領域２９２およびｎウェル領域２９４の各々に接続されている状態とすることができる。ビットライン２２６にはＶＢＬの電位が供給されるとともに、ソース供給ライン２０４にはＶＳＯＵＲＣＥの電位が供給される。ＶＳＧＳは選択ゲート２０６に印加され、ＶＳＧＤは選択ゲート２２４に印加される。ワードラインまたは不揮発性記憶素子のソース側は、ＮＡＮＤストリングのソース端が面する側（例えば、ソース供給ライン２０４）を指す。ワードラインまたは不揮発性記憶素子のソース側は、ＮＡＮＤストリングのソース端が面する側（例えば、ビットライン２２６）を指す。一つのアプローチでは、プログラミングは、ＷＬ０から順にワードライン毎に行う。
【００２３】
最初に述べたように、メモリ装置内の記憶素子に、正確にデータをプログラムできることが重要である。通常、ＮＡＮＤ装置などの不揮発性記憶装置は、寸法がより縮小されていっており、隣接する記憶素子間のスペースもまた縮小している。これにより、特にフローティングゲート間により大きな容量結合が発生する。これは、隣接する記憶素子からの影響がより大きくなることを意味する。容量結合は、ビットライン間の結合、およびワードライン間の結合を含んでいる。典型的な全ビットラインプログラミング方式では、所定のワードラインＷＬｎのすべての記憶素子がそれぞれの状態にプログラムされ、続いて次のワードラインＷＬｎ＋１のすべての記憶素子がプログラムされる。このようなプログラミング方式では、ＷＬｎ記憶素子に対するＶＴＨ区分は隣接するビットライン、隣接するワードライン、ならびに斜めに隣接するビットラインおよびワードライン上の記憶素子からの干渉によって拡大する。これらの効果の中で、ワードライン隣接記憶素子による干渉効果はＶＴＨ拡大の最大の要因となりうる。ビットライン隣接記憶素子による干渉効果は、全ビットラインプログラミング方式を採用することで抑制されうる。
【００２４】
さらに、典型的な偶数−奇数ビットラインプログラミング方式では、所定のワードラインＷＬｎの偶数記憶素子がそれぞれの状態にプログラムされ、続いてＷＬｎの奇数記憶素子がプログラムされる。次に、ＷＬｎ＋１の偶数記憶素子がプログラムされ、続いてＷＬｎ＋１の奇数記憶素子がプログラムされ、以下同様にプログラムされる。また、奇数および偶数の記憶素子は、同時にプログラムされうるが、図４ｂに関連して説明するように別々に検証されうる。偶数−奇数ビットラインプログラミングでは、ＷＬｎ記憶素子のＶＴＨ区分が少なくとも隣接するワードラインである記憶素子からの干渉によって同様に拡大しうる。
【００２５】
ＶＴＨ区分を狭くするために、干渉効果は補償されなければならない。ある可能なアプローチでは、マルチパスプログラミングが使用され、記憶素子は１つのパスでそれらの最終目標状態より下のオフセットレベルにプログラムされ、続いて別のパスでそれらの最終目標状態に至るまでの残りの部分がプログラムされる。部分的にプログラムされた状態は初期状態または「曖昧な」状態であると見なされてもよく、最終的にプログラムされた状態は「良好な」状態または最終状態であると見なされてもよい。マルチパスプログラミング技術の一例を次に説明する。
【００２６】
図３は、記憶素子の集合および関連ワードラインのプログラミング順序を示す。ここで、記憶素子の集合は、各々が正方形で表されており、ワードラインＷＬｎ−１〜ＷＬｎ＋４の集合およびビットラインＢＬｉ−１〜ＢＬｉ＋１の集合と連動している。示される構成要素は、記憶素子、ワードライン、およびビットラインのはるかに大きい集合の部分集合であってもよい。円で囲まれた数字は、左側列の第１のプログラミングパスと右側列の第２のプログラミングパスを含むプログラミング順序を示す。なお、第１および第２のパスは、所定のワードラインに関する順序を表す。第１のプログラミングパスは、ＷＬｎ−１（円で囲まれた「１」参照）に関連する選択記憶素子と、そして、ＷＬｎ（円で囲まれた「２」参照）に関連する選択記憶素子とに対して実施される。この後、第２のプログラミングパスがＷＬｎ−１（円で囲まれた「３」参照）に対して実施される。この後、第１のプログラミングパスがＷＬｎ＋１（円で囲まれた「４」参照）に対して実施される。この後、第２のプログラミングパスがＷＬｎ（円で囲まれた「５」参照）に対して実施される。処理は、最後のワードラインの記憶素子が第１および第２の両方のパスを用いてプログラムされるまで適宜に進行する。当該プログラミング順序は、ワードライン先読みまたはジグザグシーケンスと呼ばれる場合がある。
【００２７】
オプションとして、図６ａ〜ｃに関して説明するような第１および第２のプログラミングパスが示される前にさらなる初期プログラミングパスが実施されてもよい。
【００２８】
前述のように、記憶素子が偶数または奇数のいずれのビットラインに関連するかに関係なく、全ビットラインプログラミングが採用されてワードラインの全ビットラインの記憶素子がプログラムされてもよい。しかしながら、偶数ビットラインがプログラムされてプログラムおよび検証動作を実施し、続いて奇数ビットラインがプログラムされてプログラムおよび検証動作を実施するアプローチを含む、他のアプローチが考えられる。別のアプローチでは、偶数ビットラインおよび奇数ビットラインは、いずれもプログラムパルスを受け取って同時にプログラムされ、その後、偶数ビットラインが検証され、その後、奇数ビットラインが検証される。次のプログラムパルスが続いて印加され、処理が適宜に進行する。
【００２９】
図４ａは、プログラミング中に記憶素子の制御ゲートに印加されるパルス列４００の第１の例を示す図である。パルス列は、振幅が段階的に増加するプログラムパルス４０２，４０４，４０６，４０８，４１０．．．と、各々のプログラムパルスの間の検証パルスの集合と、を含んでいる。検証パルスの集合は、後述するＶＶＡ-ＰＷ１、ＶＶＢ-ＰＷ１およびＶＶＣ-ＰＷ１、または、ＶＶＡ-ＰＷ２、ＶＶＢ-ＰＷ２およびＶＶＣ-ＰＷ２のなどを有する、検証パルス４０３の例を含んでいる。パルス振幅は、ＶＰＧＭ１、ＶＰＧＭ２、などである。例えば、複数のパルスは、振幅が一定とされてもよいし、一定レートまたは変化するレートで段階的に高くなるようにしてもよい。通常、ｍ個のデータ状態が使用される場合には、ｍ−１個の検証パルスが使用される。ある手法では、各々のプログラミングパスに対して、同一のパルス列が使用される。しかしながら、異なるプログラミングパスに対して、異なるパルス列を使用することも可能である。例えば、第２のプログラミングパスでは、第１のパスに比してより高い初期ＶＰＧＭから開始するパルス列が使用されてもよい。
【００３０】
一実施形態では、プログラミングパルスは、例えば１２Ｖから開始するＶＰＧＭ１の電圧を備えている。そしてプログラミングパルスは、例えば２０−２５Ｖの最大値に到達するまで、連続するプログラミングパルスの各々において、例えば０．５Ｖの増分で増加する。ある実施形態では、データプログラムされる各状態（例えば、状態Ａ、ＢおよびＣ）に対して、検証パルスが存在するとすることができる。他の実施形態では、より多くのまたはより少ない検証パルスとすることができる。
【００３１】
パルス列４００は、例えば、全ビットラインプログラミングや、偶数−奇数プログラミングの間に使用される。あるタイプの偶数−奇数プログラミングの間では、パルス列４００を繰り返し使用することで、偶数番号が付けられたビットラインの記憶素子がプログラムおよび検証される。続いて、パルス列４００を繰り返し使用することで、奇数番号が付けられたビットラインが、プログラムおよび検証される。
【００３２】
他のタイプの偶数−奇数プログラミングでは、図４ｂに示すように、偶数および奇数の番号が付けられたビットラインの記憶素子が一緒にプログラムされるが、検証は別々に実施される。例えば、パルス列４６０は、振幅が段階的に増加するプログラムパルス４４２，４４４，４４６，４４８，４５０．．．を含んでいる。そして、各々のプログラムパルスの間に、一例として集合４４３および４４５を含んでいる、検証パルスの２つの集合を備えている。一つの実施形態では、プログラムパルス４４２と４４４の間において、例えば、検証パルス４４３の集合は、偶数の番号が付けられたビットラインの記憶素子を検証するために用いられてもよいし、検証パルス４４５の集合は、奇数の番号が付けられたビットラインの記憶素子を検証するために用いられてもよい。
【００３３】
図５ａは、低い検証電圧が使用されるフルシーケンスプログラミングと呼ばれる第１のプログラミング技術の第１の部分を示す。例として、消去状態（Ｅ）と３つのより高い状態Ａ、Ｂ、およびＣとを含む４つのデータ状態がある。２つ、４つ、８つ、１６またはそれ以上を含む任意数の状態が使用されうる。記憶素子は、最初はＥ状態にある。第１のプログラミングパスでは、状態Ａ、Ｂ、およびＣに対して、それぞれ第１の低い組の検証電圧ＶＶＡ−ＰＷ１、ＶＶＢ−ＰＷ１、およびＶＶＣ−ＰＷ１が使用される。ＰＷ１は、複数の「パス書込み」（ＰＷ）プログラミング処理の第１のパスを表す。第１のプログラミングパスの後、例えば、所与のワードラインに関連する記憶素子は、破線で表されるＶＴＨ区分を有する。特に、記憶素子は各状態に対する最終レベルよりもオフセットが低いレベルにプログラムされる。
【００３４】
図５ｂは、高い検証電圧が使用される第１のプログラミング技術の第２の部分を示す。第２のプログラミングパスでは、図５ａの第１のパスに続き、状態Ａ、Ｂ、およびＣに対して、それぞれ第２の高い組の検証電圧ＶＶＡ−ＰＷ２、ＶＶＢ−ＰＷ２、およびＶＶＣ−ＰＷ２が使用される。ＰＷ２は、複数の「パス書込み」（ＰＷ）プログラミング処理の第２のパスを表す。第２のプログラミングパスの後、記憶素子は実線で表されるＶＴＨ区分を有する。特に、記憶素子は、それらの最終目標状態にプログラムされている。それゆえ、第２の組の検証電圧における各ｎ番目の検証電圧は、第１の組の検証電圧における各ｎ番目の検証電圧よりも高い。
【００３５】
図６ａは、中間（ＩＮＴ）検証電圧が使用される第２のプログラミング技術の第１の部分を示す。ここで、プログラミング処理は３段階で行われる。最初の段階は、ＢまたはＣの最終段階にプログラムされる予定の記憶素子のＶＶＩＮＴを用いたプログラミングを含む。Ａの最終段階にプログラムすることが予定される記憶素子は、消去状態に保たれる。この最初の段階は、データの下位ページのプログラミングを含んでいてもよい。
【００３６】
図６ｂは、低い検証電圧が使用される第２のプログラミング技術の第２の部分を示す。図６ａの最初の段階の後、第１の「パス書込み」プログラミングパスでは、それぞれ状態Ａ、Ｂ、およびＣに対して第１の低い組の検証電圧ＶＶＡ−ＰＷ１、ＶＶＢ−ＰＷ１、およびＶＶＣ−ＰＷ１が使用される。最終状態Ａにプログラムされる予定の記憶素子は、状態Ｅからプログラムされ、最終状態ＢまたはＣにプログラムされる予定の記憶素子は、状態ＩＮＴからプログラムされる。図５ａにおけるように、記憶素子は、最終状態よりもオフセットが低いレベルにプログラムされる。このプログラミング段階は、データの上位ページのプログラミングの第１のパスであってもよい。
【００３７】
図６ｃは、高い検証電圧が使用される第２のプログラミング技術の第３の部分を示す。図６ｂの第１の「パス書込み」プログラミングパスの後、第２の「パス書込み」プログラミングパスでは、状態Ａ、Ｂ、およびＣに対してそれぞれ第２の高い組の検証電圧ＶＶＡ−ＰＷ２、ＶＶＢ−ＰＷ２、およびＶＶＣ−ＰＷ２が使用される。実線によって表される最終状態Ａ、Ｂ、またはＣにプログラムされる予定の記憶素子は、破線で表されるそれぞれの低いオフセット状態からプログラムされる。それぞれ状態Ａ、Ｂ、およびＣに対する制御ゲート読出し電圧の例ＶＣＧＲ−Ａ、ＶＣＧＲ−Ｂ、およびＶＣＧＲ−Ｃも参考のために示される。このプログラミング段階は、データの上位ページのプログラミングの第２のパスであってもよい。マルチパスプログラミング技術の一例のさらなる詳細を以下で説明する。
【００３８】
一実施例では、不揮発性記憶素子は、４つのデータ状態を用いて記憶素子当たり２ビットのデータを記憶する。例えば、状態Ｅは消去された状態であり、状態Ａ、Ｂ、およびＣはプログラムされた状態であると仮定する。状態Ｅはデータ１１を記憶する。状態Ａはデータ０１を記憶する。状態Ｂはデータ１０を記憶する。状態Ｃはデータ００を記憶する。これは、両ビットが隣接する状態ＡとＢの間で変化するため非グレー符号化の例である。物理データ状態へのデータの他のコード化も使用されうる。各記憶素子は２ページのデータを記憶する。参考のために、これらのデータのページは、上位ページおよび下位ページと呼ばれるが、これらは他の名称を与えられうる。状態Ａを参照すると、上位ページはビット０を記憶し、下位ページはビット１を記憶する。状態Ｂを参照すると、上位ページはビット１を記憶し、下位ページはビット０を記憶する。状態Ｃを参照すると、両ページはビットデータ０を記憶する。
【００３９】
最初のプログラミングパスでは、下位ページがプログラムされる。下位ページがデータ１を保つ必要がある場合、記憶素子状態は状態Ｅに保たれる。データが０にプログラムされる必要がある場合、記憶素子の電圧の閾値は記憶素子が状態ＩＮＴにプログラムされるように上昇される。一実施形態では、記憶素子が状態Ｅから状態ＩＮＴにプログラムされた後、ＮＡＮＤストリングの隣接する記憶素子（ＷＬｎ＋１）はその下位ページに関してプログラムされる。例えば、再び図１ｂを見ると、記憶素子１０６の下位ページがプログラムされた後、記憶素子１０４の下位ページがプログラムされることになる。記憶素子１０４をプログラムした後、記憶素子１０４が状態Ｅから状態ＩＮＴに上昇したＶＴＨを有していた場合、フローティングゲート間結合の影響は記憶素子１０６の見かけのＶＴＨを上昇させる。これは、状態ＩＮＴのＶＴＨ区分を拡大する影響を有する。ＶＴＨ区分のこの見かけの拡大は、上位ページをプログラムする際にほとんど修正される。
【００４０】
記憶素子が状態ＥでＥにあり、かつ上位ページが１に保たれる必要がある場合、記憶素子は状態Ｅに保たれる。記憶素子が状態Ｅであり、かつその上位ページデータが０にプログラムされる必要がある場合、記憶素子のＶＴＨは上昇して、記憶素子は状態Ａになる。記憶素子がＩＮＴ閾値電圧区分にあり、かつ上位ページデータが１に保たれる必要がある場合、記憶素子は最終状態Ｂにプログラムされる。記憶素子がＩＮＴの閾値電圧区分にあり、かつ上位ページデータがデータ０にならなければならない場合、記憶素子のＶＴＨは上昇し、記憶素子は状態Ｃになる。別の状態符号化の一例は、上位ページデータが１であるときに区分ＩＮＴから状態Ｃに移動することであり、上位ページデータが０であるときに状態Ｂに移動することである。
【００４１】
図６ａ〜図６ｃは４つのデータ状態と２つのデータページに対する一例とを提供するが、教示された概念は任意数の状態およびページを備えた他の実施例に適用されうる。
【００４２】
さらなるプログラミングのオプションを以下で説明する。図６ｄはＣ状態に対する中間検証電圧と低い検証電圧が使用される第３のプログラミング技術の第１の部分を示し、図６ｅはＡおよびＢ状態に対する低い検証電圧が使用される第３のプログラミング技術の第２の部分を示し、図６ｆは高い検証電圧が使用される第２のプログラミング技術の第３の部分を示す。当該オプションは、障害の影響と隣接するセルの干渉効果とを抑制することもできる。当該オプションは、主に、ビットライン間の干渉とプログラム障害とを抑制する。このようなプログラム技術の一例は、「Ｃ−第１（Ｃ−ｆｉｒｓｔ）」であり、ここで、Ｃ状態は４つのデータ状態のマルチレベル実施例における最上位状態を表す。当該技術は、８、１６、またはその他の状態数に拡大されうる。このような技術は、下位状態セルをそれらの目標状態にプログラムする前に最上位状態セルのすべてをそれらの目標状態にプログラムすることを含む。典型的に、２つまたはそれ以上のパスが実施され、一連のプログラムパルスが各プログラミングパスで繰り返される。例えば、ステップ状に増加する一連のプログラムパルスが各パスで印加されてもよい。
【００４３】
初期のプログラミングパス（図６ｄ）では、Ｂ状態の記憶素子が、ＶＶＩＮＴを検証レベルとして用いてプログラムされ、Ｃ状態記憶素子が、ＶＶＣ−ＰＷ１を検証レベルとして用いてプログラムされる。それゆえ、ＢおよびＣ状態記憶素子は区分ＩＮＴに達する時点で、Ｂ状態記憶素子はさらなるプログラミングからロックアウトされ、その間、Ｃ状態記憶素子はより高くプログラムされ続ける。図６ｅの次のプログラミングパスでは、ＡおよびＢ状態の記憶素子がそれぞれ低い検証レベルＶＶＡ−ＰＷ１およびＶＶＢ−ＰＷ１を用いてプログラムされる。１つの方策では、Ｃ状態記憶素子は、この時点で、プログラミングからロックアウトされる。図６ｆの次のプログラミングパスでは、Ａ、Ｂ、およびＣ状態の記憶素子は、それぞれ高い検証レベルＶＶＡ−ＰＷ２、ＶＶＢ−ＰＷ２、およびＶＶＣ−ＰＷ２を用いてプログラムされる。
【００４４】
プログラミングのシーケンス例は、全ビットライン動作に対して図７ａ〜図７ｃから進行する。図示される構成要素は、記憶素子、ワードライン、およびビットラインのはるかに大きい集合の部分集合であってもよい。全ビットラインプログラミング動作では、選択ワードラインに対して、全ビットラインの記憶素子は同時にプログラムされうる。
【００４５】
図７ａでは、ＷＬｎ−１上の記憶素子、例えば、記憶素子７０２、７０４、および７０６は、任意の無作為に選択された状態を表す状態「Ｒ」に第１プログラミングパスでプログラムされる。これらの状態はＷＬｎに対する結合にとって重要ではない。このステップは円で囲まれた「１」で表される。次に、円で囲まれた「２」を参照すると、ＷＬｎ上の記憶素子、例えば、記憶素子７１２、７１４、および７１６は、第１プログラミングパスでプログラムされる。このパスは、例えば、図５ａ、図６ｂ、または図６ｅに対応しうる。記憶素子７１２および７１６は、状態「〜Ａ」にプログラムされて、これらの素子は現在は状態Ａにあるが後に高い状態に達する可能性があり、記憶素子７１４は状態「Ａ−ＰＷ１」にプログラムされて、その低い検証レベルＶＶＡ−ＰＷ１に基づく状態Ａを表す。実例として、記憶素子７１４は、目標として状態Ａにプログラムされる。この例では、ワードラインがプログラミングのために選択されるとき、図４に関連して前述した通り、検証動作が各プログラムパルスの後に行われる。ＷＬｎでの検証動作中に、ＶＶＡ−ＰＷ１、ＶＶＢ−ＰＷ１、およびＶＶＣ−ＰＷ１によって表される低い組の検証電圧の１つまたは複数の検証電圧がＷＬｎに印加され、ＶＲＥＡＤ−ＰＡＳＳによって表される公称パス電圧がＷＬｎ−１およびＷＬｎ＋１を含む残りのワードラインに印加される。パス電圧は、検出動作が選択ワードラインに対して行われるように非選択記憶素子をオンにする（導通させる）ために使用される。ＷＬｎ＋１では、記憶素子７２２、７２４、および７２６は、まだプログラムされていないためＥ状態にある。
【００４６】
この時点で、ＶＴＨ区分は、図８ａで初期状態によって示されるように比較的狭い。図８ａは、例えば、プログラミング中の状態例「Ｘ」のＶＴＨ区分を示し、ここで、ＸはＡ、Ｂ、またはＣ状態である。ｘ軸は、目標状態の一例であるＸの選択ワードラインの記憶素子のＶＴＨを表す。すべての状態が示されているわけではない。ｙ軸は、対応するＶＴＨの記憶素子の番号を表す。各記憶素子のＶＴＨは、各目標状態ＸのＶＶＸ−ＰＷ１の直後にプログラムされる。
【００４７】
次に、図７ｂと円で囲まれた「３」とを参照すると、ＷＬｎ−１の記憶素子は、それらのそれぞれの状態「Ｒ」に第２プログラミングパスでプログラムされる。次に、円で囲まれた「４」を参照すると、ＷＬｎ＋１の記憶素子は、それらのそれぞれの状態「Ｒ」に第１プログラミングパスでプログラムされる。この時点で、ＶＶＡ−ＰＷ１、ＶＶＢ−ＰＷ１、およびＶＶＣ−ＰＷ１がＷＬｎ＋１に印加され、ＶＲＥＡＤ−ＰＡＳＳがＷＬｎ−１およびＷＬｎを含む残りのワードラインに印加される。ＷＬｎ＋１のプログラミングに基づいて、ＷＬｎの記憶素子は、各状態のそれらのＶＴＨ区分を上昇させて拡大する傾向のある結合によって影響を受け、したがって、ＶＴＨ区分は各目標状態に対して「曖昧な」、すなわち拡大された状態（図８ａ）にある。例えば、図７ｂでは、記憶素子７１４は「Ａ−曖昧（ｆｏｇｇｙ）」状態にある。記憶素子７１２および７１６はいずれの状態にもありうる。
【００４８】
次に、図７ｃと円で囲まれた「５」とを参照すると、ＷＬｎの記憶素子は、例えば、ＶＶＡ−ＰＷ２、ＶＶＢ−ＰＷ２、およびＶＶＣ−ＰＷ２を含む第２の高い組の検証電圧を用いてそれらの最終的なそれぞれの状態に第２プログラミングパスでプログラムされる。このパスは、例えば、図５ｂ、図６ｃ、または図６ｆに対応しうる。それゆえ、記憶素子７１４は、最終Ａ状態を表す状態Ａ−ＰＷ２に上昇される。この時点で、ＶＴＨ区分は、図８ａの最終状態で示されるように、この場合もやはり比較的狭い。図示のように、ＷＬｎの各選択記憶素子のＶＴＨは、各目標状態Ｘに対してＶＶＸ−ＰＷ２のすぐ上方にプログラムされる。
【００４９】
奇数−偶数プログラミング中に、選択ワードラインに対して、偶数ビットラインの記憶素子は、奇数ビットラインの記憶素子とは別にプログラムされて検証されうるか、あるいは、同時にプログラムされるかが別々に検証されうる。図７ｄ〜図７ｈは、例として、偶数ビットラインの記憶素子が奇数ビットラインの記憶素子とは別々にプログラムされて検証される偶数−奇数プログラミング動作を表す。さらに、プログラム動作は、図６ａ〜図６ｃに関連して説明するように、下位ページがプログラムされる初期パスと、上位ページをプログラムする第１パスと、上位ページをプログラムする第２パスとを含む。
【００５０】
図７ｄでは、ＷＬｎ−１の偶数ビットラインＢＬｉの記憶素子７０４はある状態Ｒに初期パスでプログラムされており、その後、ＷＬｎ−１に対するそれぞれ奇数ビットラインＢＬｉ−１およびＢＬｉ＋１の記憶素子７０２および７０６は、円で囲まれた「１」で表されるように、ある状態Ｒに初期パスでプログラムされている。また、ＷＬｎの偶数ビットラインＢＬｉの記憶素子７１４は、円で囲まれた「２」で表されるように、初期パスでプログラムされている。この例では、記憶素子７１４は目標状態Ａにプログラムされるべきであると仮定しており、したがって、記憶素子７１４は初期パスの間Ｅ状態に保たれる（より高いＢおよびＣ状態にプログラムされるべきである記憶素子のみが初期パスでプログラムされるため）。ＷＬｎの検証動作中に、ＶＩＮＴがＷＬｎに印加され、ＶＲＥＡＤ−ＰＡＳＳが他のワードラインに印加される。
【００５１】
図７ｅでは、ＷＬｎのそれぞれ奇数ビットラインＢＬｉ−１およびＢＬｉ＋１の記憶素子７１２および７１６は、やはり円で囲まれた「２」で表されるように、プログラムされている。この例では、記憶素子７１２および７１６がそれぞれ目標状態ＢおよびＣにプログラムされるべきであると仮定しており、したがって、記憶素子７１２および７１６は初期パス中にＩＮＴ状態にプログラムされる。さらに、ＷＬｎの検証動作中に、ＶＩＮＴがＷＬｎに印加され、ＶＲＥＡＤ−ＰＡＳＳが他のワードラインに印加される。
【００５２】
図７ｆでは、ＷＬｎ−１の偶数ビットラインＢＬｉの記憶素子７０４は、ある状態Ｒに第１のパスでプログラムされており、その後、ＷＬｎ−１の奇数ビットラインＢＬｉ−１およびＢＬｉ＋１の記憶素子７０２および７０６は、円で囲まれた「３」で表されるように、ある状態Ｒに第１のパスでプログラムされている。続いて、ＷＬｎ＋１の偶数ビットラインＢＬｉの記憶素子７２４はある状態Ｒに初期パスでプログラムされており、その後、ＷＬｎ＋１の奇数ビットラインＢＬｉ−１およびＢＬｉ＋１の記憶素子７２２および７２６は、円で囲まれた「４」で表されるように、ある状態Ｒに初期パスでプログラムされている。続いて、ＷＬｎの偶数ビットラインＢＬｉの記憶素子７１４は、状態Ａ−ＰＷ１に第１のパスでプログラムされ、その後、ＷＬｎの奇数ビットラインＢＬｉ−１およびＢＬｉ＋１の記憶素子７１２および７１６は、円で囲まれた「５」で表されるように、それぞれ状態Ｂ−ＰＷ１およびＣ−ＰＷ１に第１のパスでプログラムされる。ＷＬｎの検証動作中に、ＶＶＡ−ＰＷ１、ＶＶＢ−ＰＷ１、およびＶＶＣ−ＰＷ１がＷＬｎに印加され、ＶＲＥＡＤ−ＰＡＳＳが他のワードラインに印加される。
【００５３】
図７ｇでは、ＷＬｎ＋２（図示せず）に対応する偶数ビットラインＢＬｉの記憶素子（図示せず）がある状態Ｒに初期パスでプログラムされており、その後、ＷＬｎ＋２の奇数ビットラインＢＬｉ−１およびＢＬｉ＋１の記憶素子は、ＷＬｎ＋２が示された場合は円で囲まれた「７」で表されるように、ある状態Ｒに初期パスでプログラムされている。続いて、ＷＬｎ＋１の偶数ビットラインＢＬｉの記憶素子７２４は、ある状態Ｒに第１のパスでプログラムされており、その後、ＷＬｎ＋１の奇数ビットラインＢＬｉ−１およびＢＬｉ＋１の記憶素子７２２および７２６は、円で囲まれた「８」で表されるように、ある状態Ｒに第１のパスでプログラムされる。このプログラミングはＷＬｎの記憶素子に容量結合をもたらし、記憶素子７１２、７１４、および７１６をそれぞれＢ−曖昧状態、Ａ−曖昧状態、およびＣ−曖昧状態に遷移させる。ＷＬｎ＋１の検証動作中に、ＶＶＡ−ＰＷ１、ＶＶＢ−ＰＷ１、およびＶＶＣ−ＰＷ１がＷＬｎ＋１に印加され、ＶＲＥＡＤ−ＰＡＳＳが他のワードラインに印加される。
【００５４】
図７ｈでは、ＷＬｎの偶数ビットラインＢＬｉの記憶素子７１４はその最終目標状態のＡ−ＰＷ２に第２のパスでプログラムされ、その後、ＷＬｎの奇数ビットラインＢＬｉ−１およびＢＬｉ＋１の記憶素子７１２および７１６は、円で囲まれた「９」で表されるように、それらの最終目標状態である、それぞれＢ−ＰＷ２およびＣ−ＰＷ２に第２のパスでプログラムされる。ＷＬｎの検証動作中に、ＶＶＡ−ＰＷ２、ＶＶＢ−ＰＷ２、およびＶＶＣ−ＰＷ２がＷＬｎに印加され、ＶＲＥＡＤ−ＰＡＳＳが他のワードラインに印加される。
【００５５】
全ビットラインまたは偶数−奇数プログラミングアプローチのいずれにおいても、干渉効果のほとんどは第２プログラミングパスによって無効にされる。さらに、ＷＬｎ＋１は第２プログラミングパスで再び次にプログラムされるが、ＷＬｎ＋１の記憶素子の閾値電圧は第１のプログラミングパスに比べて第２プログラミングパスでは上昇される量が比較的少ないため、ＷＬｎが結果的に受ける結合の量は比較的小さい。この例では、ＷＬｎの第２プログラミングパスの検証動作中に、高い組の検証電圧がＷＬｎに印加されるとき、ＶＲＥＡＤ−ＰＡＳＳで表される第１プログラミングパスの場合と同じ公称パス電圧がＷＬｎ−１およびＷＬｎ＋１を含む残りのワードラインに印加される。
【００５６】
プログラミング中に、記憶素子に印加されるプログラムパルス（ＶＰＧＭ）は、ＶＰＧＭとその記憶素子の初期ＶＴＨとの関数である量だけ記憶素子の閾値電圧（ＶＴＨ）を増加させる。ＶＰＧＭを高くするとＶＴＨの増加またはジャンプが大きくなるが、初期ＶＴＨを高くするとＶＴＨの増加またはジャンプが小さくなる。それゆえ、所与のＶＰＧＭを有するプログラムパルスでは、高いＶＴＨを有する記憶素子は低いＶＴＨを有する記憶素子よりも増加またはジャンプが遅くなる。さらに、記憶素子は第１プログラミングパス（ＰＷ１）中に一定のＶＴＨレベルにプログラムされているため、第２プログラミングパス（ＰＷ２）中に、プログラムパルスは記憶素子のＶＴＨの増加が小さくなる。記憶素子のＶＴＨはＶＰＧＭステップサイズよりも変化がはるかに遅く、ここためにＶＴＨ区分が狭くなる。この効果は、パス書込み効果（ｐａｓｓ  ｗｒｉｔｅ  ｅｆｆｅｃｔ）と呼ばれる。それゆえ、２パスプログラミング法では干渉効果の補償とパス書込み効果とによって最終ＶＴＨ区分が狭くなる。
【００５７】
このようなマルチパスプログラミング方式では、重要なパラメータがＰＷ１とＰＷ２に使用される検証レベル差である。所定のワードラインの場合、ＰＷ１検証レベルとＰＷ２検証レベルとの間に最終ＶＴＨ区分が最も狭くなる最適な検証レベル差（ΔＶＶＸ）がある。一つのアプローチでは、ΔＶＶＸ＝ＶＶＸ−ＰＷ２−ＶＶＸ−ＰＷ１であり、したがって、同じ差が各状態に対して使用される。しかしながら、ΔＶＶＸを種々の状態または状態の集合に合わせることも可能である。
【００５８】
図８ｂは、大結合デバイスおよび小結合デバイスのための種々のプログラミングパス間の検証電圧における最適デルタを示すグラフである。ｘ軸はプログラミングが終了した後のΔＶＶＸを示し、ｙ軸はプログラミングが終了した後の最終ＶＴＨ区分幅を示す。さらに、２つの曲線が示されており、実線曲線８００は比較的小量の結合を有するメモリデバイスの関係を示し、破線曲線８０２は比較的大量の結合を有するメモリデバイスの関係を示す。各曲線は最小値を含み、この最小値においてＶＴＨ区分幅が最小値となる。対応するΔＶＶＸは最適値である。一般に、プログラミング中に受ける容量結合の量は、製造上のばらつき、受けるプログラミングサイクル数、経年などの要因に起因して、例えば、ワードラインまたはブロックのメモリデバイスおよび記憶素子または記憶素子の集合によって異なる。
【００５９】
各曲線は３つの領域を有する。曲線８００に対して領域Ｉ、ＩＩ、およびＩＩＩが示される。領域Ｉでは、ΔＶＶＸは最適値よりも小さい。換言すると、ＰＷ２検証レベル（ＶＶＸ−ＰＷ２）は、ＰＷ１検証レベル（ΔＶＶＸ−ＰＷ１）に非常に近い。この場合、記憶素子のほとんどは最初のわずかなプログラミングパルスの中でさらなるプログラミングからロックアウトされ、したがって、それらのＶＴＨは大幅に増加しない。ＶＴＨの増加は、ＶＴＨがＰＷ１検証とＰＷ２検証の中間に位置する記憶素子に対してのみ見られる。それゆえ、総合的なＶＴＨ区分は、依然としてきわめて広いままである。ＰＷ２検証レベルが増加すると（そして、それにしたがいΔＶＶＸが増加すると）、ますます多くの記憶素子がＰＷ１検証とＰＷ２検証の中間に位置するＶＴＨを有し、したがって、より多くの記憶素子がＰＷ効果を受ける。それゆえ、総合的なＶＴＨ区分は、最適なΔＶＶＸに達する点まで狭まる。最適なΔＶＶＸにおいて、記憶素子の大多数はＶＴＨ幅を最小値にするＰＷ効果を受ける。
【００６０】
領域ＩＩでは、ΔＶＶＸは最適値よりも大きく、最終的なＶＴＨ区分幅はΔＶＶＸによって異なる。ΔＶＶＸが最適値を超えて増加すると、一部の記憶素子（主に曖昧状態区分の下部棄却域（ｌｏｗｅｒ−ｔａｉｌ）に近かった記憶素子）は、パス書込み効果を失い始めて各プログラムパルスとともにＶＴＨの比較的大きい増加をし始める。これらの記憶素子は定常状態に達し、それゆえ、これらのＶＴＨはＶＰＧＭのステップサイズと同じ割合で増加する。こうして、ＶＴＨ区分は再び広がり始める。
【００６１】
領域ＩＩＩでは、ΔＶＶＸが増加してもΔＶＶＸは最終的なＶＴＨ区分幅が基本的に一定である点に達する。記憶素子がＰＷ２検証レベルに達する時までに、記憶素子のほとんどすべてがＰＷ効果を失って定常状態に達する。この後、記憶素子はＶＰＧＭステップサイズと同じ割合でステップアップする。それゆえ、ＶＴＨ区分は、記憶素子の大多数が最適なΔＶＶＸで起こるＰＷ効果を受ける場合よりも最後には広くなる。
【００６２】
図８ｃは、大結合デバイスおよび小結合デバイスに対するプログラミング中の状態の一例の閾値電圧区分を示す。短い破線と長い破線は、それぞれ小さい量または大きい量の結合を有するメモリデバイスの曖昧状態を示す。最適なΔＶＶＸは曖昧状態のＶＴＨ幅の関数である。曖昧状態が比較的広い場合、最適なΔＶＶＸは比較的高い。狭い曖昧状態の場合、最適なΔＶＶＸは比較的低い。最適なＰＷ２干渉レベルＶＶＸ−ＰＷ２は、典型的に、曖昧なＶＴＨ区分の中心近くに選定される。示されるＶＶＸ−ＰＷ２のレベルは、大きい結合量を有するデバイスにとって最適である。それゆえ、曖昧状態のＶＴＨ区分が広い場合、ＶＶＸ−ＰＷ２が選定される曖昧なＶＴＨ区分の中心がＶＴＨ軸に沿って右に移動するため最適なＰＷ２検証レベルも比較的高い。
【００６３】
曖昧状態ＶＴＨ区分の幅は、隣接する記憶素子からの干渉の量に依存する。高い結合を有するデバイスの場合（例えば、ワードライン間結合、ビットライン間結合、または斜めに隣接する記憶素子からの結合（ｄｉａｇｏｎａｌ−ｔｏ−ｄｉａｇｏｎａｌ  ｃｏｕｐｌｉｎｇｓ））、選択記憶素子のＶＴＨは隣接する記憶素子のＶＴＨ状態によってより大きな影響を受け、それゆえ、より多くの結合を生じる。このようなデバイスの場合、曖昧状態ＶＴＨ区分はより小さい結合効果を示すデバイスの場合よりもはるかに広い。結果として、最適なΔＶＶＸもこれら２つのデバイスの場合で異なることになる。低い結合を有するデバイスは、高い結合を有するデバイスよりも低い最適なΔＶＶＸを有する傾向がある。
【００６４】
大量生産では、ロット間またはユニット間の結合に著しいばらつきがありうる。１つのユニット内でさえも、ワードラインまたはブロックが異なると結合の量が異なる可能性がある。それゆえ、最適なΔＶＶＸは、ロット間、デバイス間、ワードライン間などで変わりうる。それゆえ、各メモリデバイスに同じΔＶＶＸを使用しても、すべてのデバイスに最も狭いＶＴＨ区分をもたらさないであろう。ワードライン結合を動的に使用する各デバイスのΔＶＶＸを最適化する技術が本明細書で提供される。当該技術では、同じΔＶＶＸが各メモリデバイスで使用できるようにデバイス間の最適なΔＶＶＸレベル間の差ははるかに小さくされうるが、狭い最終的なΔＶＶＸ区分をなお得ようとしている。当該技術では、検証電圧またはΔＶＶＸレベルを各デバイスに対して調整する必要がない。あるいは、例えば、異なる状態に対して異なるΔＶＶＸレベルが使用される場合、所定の状態の各メモリデバイスに対して同じレベルが使用されうる。
【００６５】
前述のように、固定の検証レベルを使用すると、最適かどうかは別として各メモリデバイスに一定のΔＶＶＸをもたらす可能性がある。当該アプローチは、より広いΔＶＶＸ区分を一部のデバイスにもたらす可能性がある。対照的に、本明細書に記載される技術は、種々のデバイスに対する最適なＰＷ検証レベル間の差を抑制することができ、最適に近いＶＴＨ区分をなお実現しながら各デバイスに対して同じΔＶＶＸを使用することができる。
【００６６】
本明細書に記載される技術では、ワードライン結合効果を利用して結合によって変化するＰＷ１検証とＰＷ２検証の間に有効なオフセットを新たに生成し、したがって、当該効果は結合が高いときに高い。前述のように、高い結合を有するデバイスの場合、最適なΔＶＶＸはより大きい。それゆえ、このような余分なオフセットは、最適レベルに達するために役立つ。ワードライン結合効果は、第１プログラミングパス（ＰＷ１）対第２プログラミングパス（ＰＷ２）のＷＬｎに対するプログラム検証動作中にＷＬｎ＋１に異なる電圧バイアスを印加することによって使用される。
【００６７】
図９ａは、低いパス電圧がＷＬｎ＋１に供給される場合のＷＬｎに対する第１パスプログラミング中の記憶素子の集合を示す。示される構成要素は、記憶素子、ワードライン、およびビットラインのはるかに大きい集合の部分集合であってもよい。プログラミングシーケンスの一例では、円で囲まれた「１」で表される第１プログラミングパスは、ＷＬｎ−１の記憶素子に対して実施される。次に、円で囲まれた「２」で表される第１プログラミングパスは、ＷＬｎの記憶素子に対して実施される。ＷＬｎに対するプログラミング中に、検証動作が実施されて、ＶＶＡ−ＰＷ１、ＶＶＢ−ＰＷ１、およびＶＶＣ−ＰＷ１などのより低い検証電圧がＷＬｎに印加され、その間、同時に、対応する低いパス電圧ＶＲＥＡＤ−ＰＷ１がＷＬｎ＋１に印加される。公称パス電圧ＶＲＥＡＤ−ＰＡＳＳがＷＬｎ−１およびＷＬｎ＋２を含む残りのワードラインに印加されてもよい。
【００６８】
図９ｂは、高いパス電圧がＷＬｎ＋１に対して供給される場合のＷＬｎに対する第２プログラミングパス中の記憶素子の集合を示す。図９ａのプログラミングシーケンスの例に続いて、円で囲まれた「３」で表される第２プログラミングパスがＷＬｎ−１の記憶素子に対して実施される。次に、円で囲まれた「４」で表される第１プログラミングパスが、ＷＬｎ＋１の記憶素子に対して実施される。次に、円で囲まれた「５」で表される第２プログラミングパスが、ＷＬｎの記憶素子に対して実施される。ＷＬｎに対するプログラミング中に、検証動作が実施されて、ＶＶＡ−ＰＷ２、ＶＶＢ−ＰＷ２、およびＶＶＣ−ＰＷ２などのより高い検証電圧がＷＬｎに印加され、一方、同時に、対応する高いパス電圧ＶＲＥＡＤ−ＰＷ２がＷＬｎ＋１に印加される。公称パス電圧ＶＲＥＡＤ−ＰＡＳＳは、ＷＬｎ−１およびＷＬｎ＋２を含む残りのワードラインに再び印加されてもよい。
【００６９】
なお、示されるプログラムシーケンスは可能な一例であり、他の例も考えられる。一般に、記載される技術は、マルチパスプログラミングが使用されるときは最も有用である。さらに、前述のように、示される第１および第２プログラミングパスは、中間状態などへの初期プログラムパスの後に行われてもよく、その場合、３つのプログラミングパスが使用される。さらに、ＷＬｎ＋１はＷＬｎが完全にプログラムされる前にプログラムされるためＷＬｎ＋１によるＷＬｎへの結合が生じる。ＷＬｎ＋１は、この例では、プログラムシーケンスにおいてＷＬｎの後である。
【００７０】
要約すれば、ＷＬｎに対するＰＷ１検証中にＷＬｎ＋１に対してＶＲＥＡＤ−ＰＷ１を使用し、ＷＬｎに対するＰＷ２検証中にＷＬｎ＋１に対してＶＲＥＡＤ−ＰＷ２を使用し、ここで、ＶＲＥＡＤ−ＰＷ１＜ＶＲＥＡＤ−ＰＷ２である。さらに、読取りおよびプログラム検証中に非選択ワードラインの公称またはデフォルト電圧バイアス、ＶＲＥＡＤ−ＰＷ２＝ＶＲＥＡＤ−ＰＡＳＳを設定してもよい。別のアプローチでは、ＶＲＥＡＤ−ＰＷ２＞ＶＲＥＡＤ−ＰＡＳＳである。一実施例では、ＶＲＥＡＤ−ＰＷ１は約３Ｖであり、ＶＲＥＡＤ−ＰＷ２は約６〜８Ｖである。ＶＲＥＡＤ−ＰＷ１の最適値は、試験または理論計算に基づいて設定されうる。ＶＲＥＡＤ−ＰＷ１は、ＶＲＥＡＤ−ＰＷ２の約１／２であるなど、ＶＲＥＡＤ−ＰＷ２の約１／３〜２／３でありうる。一般に、ＶＲＥＡＤ−ＰＷ１またはＶＲＥＡＤ−ＰＡＳＳの最大値は、非選択記憶素子のプログラミングが回避されるように制限される。
【００７１】
ＰＷ１検証対ＰＷ２検証のためにＷＬｎ＋１に対して異なる電圧バイアスを使用すると、ＷＬｎの記憶素子の見かけのＶＴＨがＰＷ１とＰＷ２の間で変化する。ＷＬｎの記憶素子のＶＴＨは、ＰＷ２検証中よりもＰＷ１検証中の方が高いように見える。このため、有効なＰＷ１およびＰＷ２検証レベルに新たな差を生じる。高い結合を有するデバイスにはより大きい差が生じる。これは、ＷＬｎ＋１からの高い結合および低い結合を有するデバイス間の最適なΔＶＶＸレベルのばらつきを自動的に抑制する傾向があり、したがって、すべてのデバイスは事実上最適なΔＶＶＸを有する。
【００７２】
図９ｃは、図９ａの代替としての、低いパス電圧がＷＬｎ＋１に供給される場合のＷＬｎに対する第１プログラミングパス中の記憶素子の集合を示す。ここで、下位ページの初期プログラムパスは、上位ページの第１および第２プログラミングパスの前に実施される。
【００７３】
図９ｄは、図９ｂの代替としての、高いパス電圧がＷＬｎ＋１に供給される場合のＷＬｎに対する第２のプログラミングパス中の記憶素子の集合を示す。図９ｃの場合のように、下位ページの初期プログラムパスは、上位ページの第１および第２プログラミングパスの前に実施される。
【００７４】
図１０ａは、ビットライン方向の断面図でＷＬｎ＋１からＷＬｎまでのプログラミング中の記憶素子の結合を示す。記憶素子の例１０００および１０１０が示される。各々は、フローティングゲートの上方に制御ゲートを有する。例えば、記憶素子１０００はフローティングゲートＦＧｎの上方に制御ゲートＣＧｎを含み、記憶素子１０１０はフローティングゲートＦＧｎ＋１の上方に制御ゲートＣＧｎ＋１を含む。
【００７５】
ＰＷ１検証対ＰＷ２検証中に異なるＷＬｎ＋１電圧バイアスまたはパス電圧を使用することによって、ＷＬｎの記憶素子の見かけのＶＴＨは、ＰＷ１検証対ＰＷ２検証によって異なる。特に、低いＷＬｎ＋１パス電圧が使用されるとき、ＷＬｎの記憶素子の見かけのＶＴＨは、制御ゲート−フローティングゲート間結合に起因してより高いように見える。一方、ＷＬｎ＋１がより高くバイアスされるとき、同じ制御ゲート−フローティングゲート間結合はＦＧｎの電位を上昇させ、記憶素子がオンになるのを助けてそのＶＴＨを低く見えるようにする。典型的に、ＷＬｎ＋１からＦＧｎへの結合は、ＦＧｎからＦＧｎ＋１への結合に対応し、種々の寸法に拡大縮小される種々の世代のメモリデバイスで技術を有効にすることができる。
【００７６】
一般に、記憶素子が検知されると、検証電圧の各々が、例えば、選択ワードラインを介して記憶素子の制御ゲートに印加されるときに記憶素子が導通状態にあるかどうかが判定される。検証電圧が記憶素子のＶＴＨを超えると、記憶素子は導通状態、例えば、オンになる。
【００７７】
図１０ａでは、ＣｒｎはＣＧｎとＦＧｎの結合比であり、Ｃｒｎ＋１はＣＧｎ＋１とＦＧｎ＋１の結合比であり、ここで、Ｃｒ＝ＣＦＧ−ＣＧ／ＣＦＧ（ＴＯＴＡＬ）であり、ｒ１はＦＧｎ＋１とＦＧｎの結合比であり、ここで、ｒ１＝ＣＦＧ−ＦＧ／ＣＦＧ（ＴＯＴＡＬ）であり、ｒ２はＣＧｎ＋１とＦＧｎの結合比であり、ここで、ｒ２＝ＣＣＧ−ＦＧ／ＣＦＧ（ＴＯＴＡＬ）である。表記Ｃｘ−ｙはｘとｙの間の容量を表す。それゆえ、ＣＦＧ−ＣＧはフローティングゲート（ＦＧ）と制御ゲート（ＣＧ）の間の容量を表し、ＣＦＧ−ＦＧはＦＧと別のＦＧの間の容量を表す。ＶＲＥＡＤ−ＰＷ１＜ＶＲＥＡＤ−ＰＷ２の場合、ＷＬｎの記憶素子のＶＴＨは、ＰＷ２の間よりもＰＷ１の間に方が高いように見える。ＰＷ１検証レベルは、これが外部で設定されるレベルよりも事実上低い。これは以下のように表されうる。
（１）ＶＲＥＡＤ−ＰＷ１＝ＶＲＥＡＤ−ＰＷ２であれば、実効ΔＶＶＸ＝（ＶＶＸ−ＰＷ２−ＶＶＸ−ＰＷ１）
（２）ＶＲＥＡＤ−ＰＷ１＜ＶＲＥＡＤ−ＰＷ２であれば、実効ΔＶＶＸ＝（ＶＶＸ−ＰＷ２−ＶＶＸ−ＰＷ１）＋（ＶＲＥＡＤ−ＰＷ２−ＶＲＥＡＤ−ＰＷ１）×（ｒ２＋ｒ１×Ｃｒｎ＋１）／Ｃｒｎ
【００７８】
それゆえ、ケース（２）を使用することによって、ΔＶＶＸを決定する際にｒ１を組み入れる。同一の要因（ｒ１）は、隣接する記憶素子間の干渉すなわち結合に起因するＶＴＨ拡大に関与する。上式の影響は、図１０ｂに関連して以下に記述される。
【００７９】
図１０ｂは、ＷＬｎ＋１に対する種々のパス電圧に基づくプログラミング中のＷＬｎの状態の一例に対する種々のＶＴＨ区分を示す。ｘ軸は、目標状態の一例ＸのＶＴＨを表す。すべての状態が示されているわけではない。ｙ軸は、対応するＶＴＨの記憶素子の番号を表す。ＶＴＨ区分は、ＷＬｎ＋１の低いパス電圧（ＶＲＥＡＤ−ＰＷ１）が第１プログラミングパスで使用される場合と、ＷＬｎ＋１の高いパス電圧（ＶＲＥＡＤ−ＰＷ２）が第１プログラミングパスで使用される場合とに関して示される。
【００８０】
特に、ＶＴＨ区分１０２４は、低いパス電圧がＷＬｎ＋１に使用されるときに第２プログラミングパスではなく第１プログラミングパスの後に達する初期状態を表す。曖昧状態１０２６は、ＷＬｎ＋１がその第１プログラミングパスでプログラムされるときに生じる結合によって続いて実現される。また、第２プログラミングパスの後に達する最終状態のＶＴＨ区分１０２８が示される。曖昧状態ＶＴＨ区分１０２２には、高いパス電圧がＷＬｎ＋１で使用されるときに第１プログラミングパスの後に達する。この曖昧状態は、ＷＬｎ＋１に高いＶＲＥＡＤ−ＰＷ２を使用することによって事実上下方に変化する。最終状態１０２８は、ＷＬｎに対する第２プログラミングパスの後に続いて達する。すなわち、結合によって事実上の曖昧状態は下方に変化し、さらに事実上のＶＶＶＸを増加させる。
【００８１】
ＶＲＥＡＤ−ＰＷ１＜ＶＲＥＡＤ−ＰＷ２（両辺が等しい場合に代えて）を使用することによって、実効ＶＶＸ−ＰＷ１は下方に変化する。それゆえ、実効ΔＶＶＸは外部で設定されるΔＶＶＸよりも高くされる。高い結合のデバイスは、低い結合のデバイスよりも高い実効ΔＶＶＸを有することになる。それゆえ、同じΔＶＶＸ（実際の）設定では、様々な量の結合を有するデバイスに対してそれぞれの最適なΔＶＶＸ値に近い実効ΔＶＶＸをなお得ようとしている。結果として、狭いＶＴＨ区分と高いプログラミング精度が様々な量の結合を有するメモリデバイスに対して実現されうる。
【００８２】
なお、上記のアプローチは、ビットライン間結合補償技術などの他の結合補償技術とともに採用されうる。
【００８３】
図１１はプログラミング処理の一例を示す。プログラミング動作は、ステップ１１００で始まる。ステップ１１０５において、指数ｉが０に初期化される。ステップ１１１０は、選択ワードラインで中間検証電圧ＶＶＩＮＴを使用し、非選択ワードラインで公称パス電圧ＶＲＥＡＤ−ＰＡＳＳを使用してＷＬｉをプログラミングするステップを含む。例えば、図６ａ〜６ｃを参照されたい。これは、前述の通り、一部のプログラミング方式ではこの初期パスを使用しないためオプションである。判断ステップ１１１５においてｉ＞０であれば、ステップ１１２０は、隣接する高位のワードラインＷＬｉで低いパス電圧ＶＲＥＡＤ−ＰＷ１を適用しながら、低い検証電圧ＶＶＸ−ＰＷ１を用いてＷＬｉ−１をプログラムするステップを含む。判断ステップ１１２５においてｉ＞１であれば、ステップ１１３０は、隣接する高位のワードラインＷＬｉ−１に高いパス電圧を印加するとともに残りの非選択ワードラインに公称パス電圧ＶＲＥＡＤ−ＰＡＳＳを印加しながら、高い検証電圧ＶＶＸ−ＰＷ２を用いてＷＬｉ−２をプログラムするステップを含む。指数はステップ１１３５において増分される。
【００８４】
判断ステップ１１１５はｉ＝０であるとき偽であり、判断ステップ１１２５はｉ＝１であるとき偽であり、これらの場合、処理はステップ１１３５において継続する。
【００８５】
判断ステップ１１４０は指数ｉがｋに達しているかどうかを判断し、ここで、ｋはワードラインの数であり、ｋ−１は最後の、すなわち、最高位のワードラインである。例えば、ｋ＝６４では、ワードラインは０〜６３の番号が付けられる。判断ステップ１１４０が偽であれば、処理はステップ１１１０において継続する。ｉ＝ｋであれば、ステップ１１４５は、ＶＲＥＡＤ−ＰＡＳＳを他のワードラインに印加しながら、低い検証電圧ＶＶＸ−ＰＷ１を用いて最高位のワードラインＷＬｋ−１をプログラムするステップを含む。この場合には高位のワードラインがない。ステップ１１５０は、ＶＲＥＡＤ−ＰＷ２を高位のワードラインＷＬＫ−１に印加するとともにＶＲＥＡＤ−ＰＡＳＳを他のワードラインに印加しながら、高い検証電圧ＶＶＸ−ＰＷ２を用いてＷＬｋ−２をプログラムするステップを含む。ステップ１１５５は、ＶＲＥＡＤ−ＰＡＳＳを他のワードラインに印加しながら、高い検証電圧ＶＶＸ−ＰＷ２を用いてＷＬｋ−１をプログラムするステップを含む。
【００８６】
図１２ａは、図１ａおよび１ｂに示したようなＮＡＮＤ記憶素子のアレイ１１００の一例を示している。各列に沿って、ビットライン１１０６はＮＡＮＤストリング１１５０のドレイン選択ゲートのドレイン端子１１２６に接続している。ＮＡＮＤストリングの各行に沿って、ソースライン１１０４はＮＡＮＤストリングのソース選択ゲートのすべてのソース端子１１２８に接続できる。
【００８７】
記憶素子のアレイは、記憶素子の多数のブロックに分割される。フラッシュＥＥＰＲＯＭシステムでは一般的なように、ブロックは消去の単位である。つまり、各ブロックは、共に消去される最小数の記憶素子を有する。各ブロックは、一般に複数のページに分割される。ページはプログラミングの最小単位である。一般に、記憶素子の１行に１ページ以上のデータを記憶する。例えば通常、１行は、いくつかのインターリーブページを含んでいるか、または１ページを構成する。１ページの全ての記憶素子は、一緒に読み出しまたはプログラムが行われる。さらに、１ページは、１つまたは複数のセクタからのユーザデータを記憶できる。１つのセクタは、ユーザデータの適当な単位としてホストによって用いられる、論理上の概念である。セクタは、通常、コントローラに限定されているオーバヘッドデータを含まない。オーバヘッドデータは一般に、そのセクタのユーザデータから計算された誤り訂正符号（ＥＣＣ）を有する。制御部（後述）の一部は、データがアレイ内に書き込まれるときにＥＣＣを計算し、さらにデータがアレイから読み出されるときにそれをチェックする。また、ＥＣＣ及び／又は他のオーバヘッドデータは、それらが関連するユーザデータ以外の異なるページもしくは異なるブロックに記憶されてもよい。
【００８８】
ユーザデータのセクタは一般に５１２バイトであり、磁気ディスクドライブ内のセクタのサイズに対応する。オーバヘッドデータは一般に、追加の１６〜２０バイトである。多数のページがブロックを構成し、それは８ページから、例えば最大３２、６４、１２８またはそれ以上のページのいずれであってもよい。いくつかの実施形態では、ＮＡＮＤストリングの列はブロックを含む。
【００８９】
一実施形態では、メモリ記憶素子は、十分な期間に亘ってｐ−ウェルが消去電圧（例えば１４−２２Ｖ）に上昇され、ソースラインとビットラインがフローティングしている間に、選択されたブロックのワードラインを接地させることによって消去される。容量結合のために、未選択ワードライン、ビットライン、選択ライン、及び、ｃ−ソースも消去電圧のかなりの部分まで引き上げられる。従って、強力な電界が選択された記憶素子のトンネル酸化物層に印加され、ファウラ−ノルドハイムトンネルメカニズムによってフローティングゲートの電子が基板側に放出されるにつれて選択された記憶素子のデータが消去される。電子がフローティングゲートからｐ−ウェル領域に移されるのにしたがって、選択された記憶素子の閾値電圧は引き下げられる。消去はメモリアレイ全体、別々のブロック、又は、他の記憶素子の単位で実行できる。
【００９０】
図１２ｂは、単一の行／列デコーダ及び読み出し／書き込み回路を使用する不揮発性メモリシステムのブロック図である。図は、本発明の一実施形態に従って記憶素子のページを同時に読み取り、プログラミングするための読み出し／書き込み回路を有するメモリ素子１２９６を示す。メモリ装置１２９６は、１つ以上のメモリダイ１２９８を有する。メモリダイ１２９８は、２次元のアレイの記憶素子１１００、制御回路１２１０、及び、読み出し／書き込み回路１２６５を有する。いくつかの実施形態では、記憶素子のアレイは３次元であり得る。メモリアレイ１１００は行デコーダ１２３０を介してワードラインによって、及び、列デコーダ１２６０を介してビットラインによってアドレスできる。読み出し／書き込み回路１２６５は複数の検出ブロック１２００を有しており、１ページの記憶素子を並列に読み出し又はプログラミングすることができる。一般に、制御部１２５０は、１つ以上のメモリダイ１２９８のように同じメモリ装置１２９６（例えば、取り外し可能なストレージカード）内に含まれる。コマンド及びデータは、ライン１２２０を介してホストと制御部１２５０の間、及び、ライン１２１８を介して制御部と１つ以上のメモリダイ１２９８の間で送られる。
【００９１】
制御回路１２１０は、読み出し／書き込み回路１２６５と協調して、メモリアレイ１１００上でメモリ動作を実行する。制御回路１２１０は、ステートマシン１２１２、オンチップアドレスデコーダ部１２１４、及び、電力制御モジュール１２１６を有している。ステートマシン１２１２は、メモリ動作のチップレベル制御を提供するとともに、ＥＣＣデコーディングエンジンを含む。オンチップアドレスデコーダ１２１４は、ホスト又はメモリ制御部によって用いられるとともに、デコーダ１２３０及び１２６０によって用いられるハードウェアアドレスの間のアドレスインタフェースを提供する。電力制御モジュール１２１６は、メモリ動作中、ワードライン及びビットラインに供給される電力及び電圧を制御する。
【００９２】
いくつかの実装形態では、図１２ｂの構成要素のいくつかを結合することができる。多様な設計では、記憶素子アレイ１１００以外の構成要素の１つまたは複数を（単独でまたは組み合わせて）１つの管理回路と見なすことができる。例えば、一つ以上の管理回路は、制御回路１２１０、ステートマシン１２１２、デコーダ１２１４／１２６０、電力制御１２１６、検出ブロック１２００、読み出し／書き込み回路１２６５、制御部１２５０等の内の１つ、または組み合わせを有してよい。
【００９３】
別のアプローチでは、不揮発性メモリシステムでは２つの行／列デコーダと読み出し／書き込み回路を使用し、様々な周辺回路によるメモリアレイ１１００へのアクセスはアレイの両側で対称的に実施され、したがって、各側のアクセスラインおよび回路の密度は半減される。それゆえ、２つの行デコーダ、２つの列デコーダ、読み出し／書き込み回路は底部からビットラインに接続され、読み出し／書き込み回路はアレイ１１００の上部からビットラインに接続される。
【００９４】
図１３は、検出ブロックの一実施形態を示すブロック図である。個々の検出ブロック１２００は、検出モジュール１２８０と呼ばれるコア部と共通部１２９０とに分割される。一実施形態では、各ビットラインの別個の検出モジュール１２８０と、複数の検出モジュール１２８０の集合の１つの共通部１２９０があってもよい。一例では、検出ブロックは、１つの共通部１２９０と８つの検出モジュール１２８０を有することができる。グループ内の各検出モジュールは、データバス１２７２を介して関連する共通部と通信できる。さらなる詳細としては、米国特許出願公開第２００６／０１４０００７号、「Non-Volatile Memory & Method with Shared Processing for an Aggregate on Sense Amplifiers」、公開日２００６年６月２９日を参照する。その全体は参照することにより本明細書に組み込まれる。
【００９５】
検出モジュール１２８０は検出回路１２７０を有しており、検出回路１２７０は接続されたビットライン内の伝導電流が所定の閾値レベルより高いか低いかを判定する。検出モジュール１２８０はさらにビットラインラッチ１２８２を有しており、ビットラインラッチ１２８２は接続されたビットライン上の電圧条件を設定するために用いられる。例えば、ビットラインラッチ１２８２内にラッチされる所定の状態によって、接続されたビットラインはプログラム禁止を指定する状態（例えば、１．５−３Ｖ）に設定する。
【００９６】
共通部１２９０は、プロセッサ１２９２、１セットのデータラッチ１２９４、及び１セットのデータラッチ１２９４とデータバス１２２０の間を接続するＩ／Ｏインタフェース１２９６を有する。プロセッサ１２９２は計算を実行する。例えば、その機能の１つは、検出された記憶素子内に記憶されているデータを判定し、判定したデータを１セットのデータラッチ内に記憶することである。１セットのデータラッチ１２９４は、読み出し動作中に、プロセッサ１２９２によって判定されたデータビットを記憶するために用いられる。それは、プログラム動作中に、データバス１２２０から取り込まれたデータビットを記憶するためにも用いられる。取り込まれたデータビットは、メモリ内にプログラムされる予定の書き込みデータを表す。Ｉ／Ｏインタフェース１２９６は、データラッチ１２９４とデータバス１２２０の間のインタフェースを提供する。
【００９７】
読み出し又は検出中には、システムの動作はステートマシン１２１２の制御下にあり、ステートマシン１２１２はアドレスされた記憶素子への異なる制御ゲート電圧の供給を制御する。メモリによってサポートされた様々なメモリ状態に対応する様々な既定制御ゲート電圧のステップを進む際に、検出モジュール１２８０はこれらの電圧の１つに移動し、バス１２７２を介して検出モジュール１２８０からプロセッサ１２９２に出力が提供される。その時点で、プロセッサ１２９２は、検出モジュールの移動イベントと、ステートマシンから入力ライン１２９３を介して印加された制御ゲート電圧についての情報を考慮することによって得られたメモリ状態を決定する。それから、メモリ状態に対するバイナリ符号化を計算し、得られたデータビットをデータラッチ１２９４に記憶する。コア部の別の実施形態では、ビットラインラッチ１２８２は、検出モジュール１２８０の出力をラッチするラッチ、及び、上記のようなビットラインラッチの両方の機能を兼ねる。
【００９８】
当然のことながら、いくつかの実装形態では複数のプロセッサ１２９２を有することができる。一実施形態では、各プロセッサ１２９２は出力ライン（図示せず）を有し、各出力ラインは共にワイヤードＯＲ接続される。いくつかの実施形態では、出力ラインは、ワイヤードＯＲラインに接続する前に反転される。ワイヤードＯＲを受け取るステートマシンはプログラムされる全てのビットがいつ所望のレベルに到達するかを決定できる。したがって、この構成はプログラミング処理がいつ完了するかについてのプログラム検証処理中の迅速な決定を可能にする。例えば、各ビットがその所望のレベルに到達すると、そのビット用の論理０がワイヤードＯＲラインに送られる（又はデータ１を反転させる）。全てのビットがデータ０を出力する（又はデータ１を反転させる）と、ステートマシンはプログラミング処理を終了することを認識する。各プロセッサが８つの検出モジュールと通信するので、ステートマシンはワイヤードＯＲラインを８回読み出す必要があるか、あるいは関連するビットラインの結果を蓄積するために論理がプロセッサ１２９２に追加され、ステートマシンがワイヤードＯＲラインを一度だけ読み出せば良いようにする。同様に、論理レベルを正しく選ぶことにより、グローバルステートマシンは、第１のビットがいつその状態を変更し、相応してアルゴリズムを変更するのかを検知できる。
【００９９】
プログラム又は検証中に、プログラムされるデータはデータバス１２２０から１組のデータラッチ１２９４内に記憶される。ステートマシンの制御下の書き込み動作は、アドレス指定される記憶素子の制御ゲートに印加される一連のプログラム電圧パルスを有する。各プログラムパルスに続いてリードバック（検証）が実行され、記憶素子が所望のメモリ状態にプログラムされたかどうかを判定する。プロセッサ１２９２は、所望のメモリ状態に対するリードバックメモリ状態を監視する。その２つが一致する場合、プロセッサ１２９２はビットラインラッチ１２８２を設定し、プログラム禁止を指定する状態にビットラインを設定する。これにより、たとえプログラムパルスがその制御ゲートに現れても、ビットラインに接続した記憶素子がさらにプログラムされないようにする。他の実施形態では、プロセッサが最初にビットラインラッチ１２８２をロードし、検出回路が検証処理中に禁止値にそれを設定する。
【０１００】
データラッチスタック１２９４は、検出モジュールに対応するデータラッチのスタックを有する。一実施形態では、検出モジュール１２８０毎に３つのデータラッチが存在する。いくつかの実装形態では、（必須ではないが）データラッチはシフトレジスタとして実装され、内部に記憶されたパラレルデータをデータバス１２２０のシリアルデータに変換したり、その逆を行ったりする。好適な実施形態では、ｍ個の記憶素子の読み出し／書き込みブロックに対応する全てのデータラッチを共にリンクさせてブロックシフトレジスタを形成し、シリアル転送によってデータのブロックを入力または出力できるようにする。特に、読み出し／書き込みモジュールのバンクを調整し、その組のデータラッチが読み出し／書き込みブロックの全体のシフトレジスタの一部であっても、その組のデータラッチのそれぞれが順にデータバスの内外にデータをシフトできるようにする。
【０１０１】
図１４は、全ビットラインメモリアーキテクチャのために、又は、奇数−偶数メモリアーキテクチャのために、メモリアレイをブロックに編成する例を示す。メモリアレイ１１００の例示的な構造が説明される。一例として、１，０２４個のブロックに分割されるＮＡＮＤフラッシュＥＥＰＲＯＭが説明されている。各ブロックに記憶されるデータは同時に消去できる。一実施形態では、ブロックは、同時に消去される記憶素子の最小単位である。この例では、各ブロックに、ビットラインＢＬ０、ＢＬ１、・・・ＢＬ８５１１に対応する８，５１２の列が存在する。全ビットライン（ＡＢＬ）アーキテクチャ（アーキテクチャ１５１０）と呼ばれる一実施形態では、ブロックの全ビットラインは、読み出し動作及びプログラミング動作中に同時に選択される。共通のワードラインに沿っており、任意のビットラインに接続される記憶素子は、同時にプログラミングされる。
【０１０２】
示される例では、ＮＡＮＤストリングを形成するために、４つ記憶素子が直列に接続されている。各々のＮＡＮＤストリングに含まれる素子として４つの記憶素子が示されているが、４つより多くの、または、４つより少ない記憶素子も使用可能である（例えば、１６，３２，６４または他の数）。ＮＡＮＤストリングの１つの端子は、（選択ゲートドレインラインＳＧＤに接続される）ドレイン選択ゲートを介して対応するビットラインに接続され、別の端子が（選択ゲートソースラインＳＧＳに接続される）ソース選択ゲートを介してｃ−ソースに接続される。
【０１０３】
奇数−偶数アーキテクチャ（アーキテクチャ１４００）と呼ばれる他の実施形態では、ビットラインは偶数ビットライン（ＢＬｅ）と奇数ビットライン（ＢＬｏ）に分割される。奇数−偶数アーキテクチャでは、共通ワードラインに沿っており、奇数ビットラインに接続されている記憶素子群は同時にプログラミングされ、共通ワードラインに沿っており、偶数ビットラインに接続されている記憶素子群は別のタイミングで同時にプログラミングされる。この例では、各ブロックに、偶数列と奇数列に分割される８，５１２の列がある。この例では、ＮＡＮＤストリングを形成するために、直列に接続された４つ記憶素子が記載されている。各々のＮＡＮＤストリングに含まれる素子として４つの記憶素子が示されているが、４つより多くのまたは４つより少ない記憶素子も使用可能である。
【０１０４】
読み出し動作及びプログラミング動作の１つの構成の間に、４，２５６個の記憶素子が同時に選択される。選択された記憶素子は、同じワードラインと同じ種類のビットライン（例えば、偶数又は奇数）を有する。従って、１論理ページを形成する５３２バイトのデータを同時に読み出し、あるいは、プログラミングすることが可能であり、１ブロックのメモリが少なくとも８論理ページ（それぞれ奇数ページと偶数ページがある４ワードライン）を記憶できる。４個のマルチステート記憶素子の場合、各記憶素子が２ビットのデータを記憶し、これらの２ビットのそれぞれが別のページに記憶されると、１ブロックは１６の論理ページを記憶する。他のサイズのブロック及びページを使用することも可能である。
【０１０５】
ＡＢＬアーキテクチャ又は奇数−偶数アーキテクチャの何れかの場合は、ｐ−ウェルを消去電圧（例えば２０Ｖ）に上昇させ、選択されたブロックのワードラインを接地することによって、記憶素子を消去できる。ソースライン及びビットラインはフローティングされる。消去は、メモリアレイ全体、別々のブロック、又はメモリ素子の一部である記憶素子の別の単位で実行できる。電子は、記憶素子のフローティングゲートからｐ−ウェル領域に移され、記憶素子のＶＴＨが負となる。
【０１０６】
読み出し動作及び検証動作では、選択ゲート（ＳＧＤとＳＧＳ）が２．５〜４．５Ｖの範囲の電圧に接続され、未選択ワードライン（例えば、ＷＬ２が選択されたワードラインであるときにＷＬ０、ＷＬ１、及び、ＷＬ３）は読み出しパス電圧ＶＲＥＡＤ（通常、４．５〜６Ｖの範囲の電圧）に上昇され、トランジスタをパスゲートとして動作させる。選択されたワードラインＷＬ２は所定の電圧に接続され、その電圧のレベルは、関係する記憶素子のＶＴＨがこのようなレベルを超えているのか、あるいは、下回っているのかを決定するために、読み出し動作及び検証動作ごとに指定される。例えば、２レベルの記憶素子のための読み出し動作では、選択されたワードラインＷＬ２が接地されて、ＶＴＨが０Ｖより高いか否かが検出される。２レベル記憶素子の検証動作では、選択されたワードラインＷＬ２が例えば０．８Ｖに接続されて、ＶＴＨが少なくとも０．８Ｖに到達したか否かが検証される。ソース及びｐ−ウェルは０Ｖにある。偶数ビットライン（ＢＬｅ）であると仮定される選択されたビットラインは、例えば０．７Ｖのレベルに事前に充電（プレチャージ）される。ＶＴＨがワードライン上の読み出しレベル又は検証レベルより高い場合は、対象の記憶素子と関連するビットライン（ＢＬｅ）の電位レベルは、非導電性記憶素子のために高いレベルに維持される。他方、ＶＴＨが読み出しレベル又は検証レベルより低い場合は、導電性記憶素子がビットラインを放電するために、対象のビットライン（ＢＬｅ）の電位レベルは、例えば０．５Ｖ未満等の低いレベルに減少する。これによって、記憶素子の状態が、ビットラインに接続される電圧比較検出アンプによって検出される。
【０１０７】
前述される消去動作、読み出し動作、及び、検証動作は、従来の既知の技法に従って実行される。従って、説明されている詳細の多くは、当業者によって変えられることがある。従来既知の他の消去技法、読み出し技法、及び検証技法も使用できる。
【０１０８】
本発明の前記の詳細な説明は図解及び説明のために提示されたものである。本発明は、網羅的となる、あるいは本発明を開示されている正確な形式に制限することを意図していない。前記教示を鑑みて多くの変型及び変更が可能である。説明された実施形態は、本発明及びその実際的な応用を最もよく説明し、それにより当業者が多様な実施形態において、及び意図されている特定の使用に適するように多様な変型を用いて本発明を最もよく活用できるようにするために選択された。本発明の範囲がここに添付される請求項により定められることが意図される。
【図１ａ】
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【図１ｂ】
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【図１ｃ】
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【図２】
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【図３】
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【図４ａ】
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【図４ｂ】
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【図５ａ】
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【図５ｂ】
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【図６ａ】
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【図６ｂ】
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【図６ｃ】
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【図６ｄ】
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【図６ｅ】
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【図６ｆ】
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【図７ａ】
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【図７ｂ】
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【図７ｃ】
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【図７ｄ】
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【図７ｅ】
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【図７ｆ】
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【図７ｇ】
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【図７ｈ】
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【図８ａ】
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【図８ｂ】
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【図８ｃ】
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【図９ａ】
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【図９ｂ】
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【図９ｃ】
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【図９ｄ】
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【図１０ａ】
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【図１０ｂ】
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【図１１】
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【図１２ａ】
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【図１２ｂ】
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【図１３】
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【図１４】
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