(57)【特許請求の範囲】
【請求項１】
半導体基板に、内部回路と、素子特性の設定値がそれぞれ異なる複数種の半導体素子とを形成する工程と、
前記複数種の半導体素子のうちの少なくとも１種を対象素子として、前記対象素子の前記素子特性を測定する工程と、
前記測定の結果に基づき、前記複数種の半導体素子のうちで特定の半導体素子を選択し、前記内部回路に接続する配線を形成する工程と
を含み、
前記複数種の半導体素子は、それぞれ、前記内部回路の入力回路である入力素子と、前記内部回路の出力回路である出力素子とを有しており、
前記特定の半導体素子は、複数の前記入力素子のうちの１つである特定の入力素子と、複数の前記出力素子のうちの１つである特定の出力素子とを有し、
前記配線を形成する工程では、前記対象素子の前記素子特性の測定値と前記対象素子の前記素子特性の設定値との差異に基づいて、前記特定の入力素子と前記特定の出力素子とを合成した場合の素子特性が、前記対象素子の前記素子特性の前記設定値に最も近いものとなるように、複数の前記入力素子から前記特定の入力素子を選択し、複数の前記出力素子から前記特定の出力素子を選択することを特徴とする半導体装置の製造方法。
【請求項２】
前記複数種の半導体素子は、所望する第１設定値を有する第１の半導体素子と、前記第１設定値よりも大きい第２設定値を有する第２の半導体素子と、前記第１設定値よりも小さい第３設定値を有する第３の半導体素子とを含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記半導体素子は、トランジスタ、抵抗素子及び容量素子のうちから選ばれた少なくとも１種であることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記入力回路又は前記出力回路はＣＭＯＳインバータを含み、前記素子特性は前記ＣＭＯＳインバータの遅延時間であることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記複数種の半導体素子のうちの１種の半導体素子は、前記特定の半導体素子ではない前記内部回路と非接続の容量素子であることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本件は、半導体基板の上方に各種の半導体素子を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置を製造するには、製造プロセスにおける主工程であるいわゆるバルク工程、即ち半導体基板上にトランジスタ等の半導体素子を形成するための諸工程の後、層間絶縁膜や各種の配線等の形成工程を経ることを要する。
このようにして製造された半導体装置は、その素子特性（電気的特性）を所定のプローブ装置を用いた電気的測定に供され、当該半導体装置の良／不良が判定される。
【０００３】
【特許文献１】特開２００２−１９８４３０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
近年における半導体装置の微細化及び高集積度化により、製造プロセスの微小なバラつきに起因する電気的特性への影響が顕著である。
上記したように、半導体装置の製造プロセスは膨大な工程数からなる。この製造プロセスにおける主工程であるバルク工程において半導体素子の電気的特性にバラつきが生じることがある。この素子特性のバラつきは、当該バルク工程では許容範囲内の微小なものであっても、その後に多数の工程を重ねることで無視できない影響が現れることがある。この影響は、半導体素子と接続される配線を形成した後、半導体素子の電気的測定を行うことで判明する。そのため、当該影響が判明するまでに多数の工程数分の時間が要し、深刻な歩留り低下が長期間発生する可能性がある。
【０００５】
この問題に対処する技術としては、設計段階におけるプロセスのバラつきを考慮した設計手法が一般的である。しかしながら、近年の半導体装置に要求されている電気的特性に対してプロセスバラつきを全て考慮するとなれば、設計段階において膨大な調整工数となるため、適切な対応が極めて困難となっている。
【０００６】
また、特許文献１には、駆動力の異なる２種のインバータ回路を隣接させ、必要な駆動力に応じて一方のインバータ回路を適宜選択して配線する技術が開示されている。しかしながらこの技術は、要求される２種の駆動力があり、状況に応じて一方を選択できる構成を採るものであり、プロセスのバラつきに起因する製造の歩留りの低下の問題に対応することは困難である。
【０００７】
本件は、上記の課題に鑑みてなされたものであり、製造の歩留りを低下させることなく、容易且つ確実に素子特性値が可及的に所望値に近い値に調節されてなる半導体素子を備えた信頼性の高い半導体装置及の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本件の半導体装置の製造方法は、半導体基板に、内部回路と、素子特性の設定値がそれぞれ異なる複数種の半導体素子とを形成する工程と、前記複数種の半導体素子のうちの少なくとも１種を対象素子として、前記対象素子の前記素子特性を測定する工程と、前記測定の結果に基づき、前記複数種の半導体素子のうちで特定の半導体素子を選択し、前記内部回路に接続する配線を形成する工程とを含み、前記複数種の半導体素子は、それぞれ、前記内部回路の入力回路である入力素子と、前記内部回路の出力回路である出力素子とを有しており、前記特定の半導体素子は、複数の前記入力素子のうちの１つである特定の入力素子と、複数の前記出力素子のうちの１つである特定の出力素子とを有し、前記配線を形成する工程では、前記対象素子の前記素子特性の測定値と前記対象素子の前記素子特性の設定値との差異に基づいて、前記特定の入力素子と前記特定の出力素子とを合成した場合の素子特性が、前記対象素子の前記素子特性の前記設定値に最も近いものとなるように、複数の前記入力素子から前記特定の入力素子を選択し、複数の前記出力素子から前記特定の出力素子を選択する。
【０００９】
本件の半導体装置は、半導体基板の上方に形成されてなる、素子特性の設定値がそれぞれ異なる複数種の半導体素子と、前記複数種の半導体素子のうちで特定の半導体素子のみについて形成された配線とを含み、前記特定の半導体素子は、その前記設定値が、前記複数種の半導体素子のうちの少なくとも１種における前記素子特性の実測値と前記設定値との差異を、前記複数種の半導体素子のうちで最も補償する値とされたものである。
【発明の効果】
【００１０】
本件によれば、製造の歩留りを低下させることなく、容易且つ確実に素子特性が可及的に所望値に近い値に調節されてなる半導体素子を備えた信頼性の高い半導体装置を実現することができる。
【発明を実施するための最良の形態】
【００１１】
―本件の基本骨子―
本件では、製造プロセスの微小なバラつき等に起因する素子特性の変動を予め見込んで、素子特性値がそれぞれ異なる複数種の半導体素子を形成しておく。具体的には、素子特性値を例えば所望する（要求される）値に設定した第１の半導体素子と共に、第１の半導体素子よりも設定値の大きい少なくとも１種の第２の半導体素子と、第１の半導体素子よりも設定値の小さい少なくとも１種の第３の半導体素子とを形成する。
【００１２】
続いて、これら半導体素子のうちの１種を対象素子として、この対象素子の素子特性の実測値を測定する。上記の例では、第１の半導体素子を対象素子とする。
【００１３】
続いて、測定された実測値に基づき、対象素子の実測値と設定値との差異を見積もる。
ここで、各半導体素子のうちでこの差異を最も補償する、即ちこの差異を最も小さくする設定値とされた半導体素子を、特定半導体素子として選択する。
【００１４】
上記の例では、第１の半導体素子における実測値の設定値との差異が例えば０と見なせれば（或いは０に近ければ）、第１の半導体素子を配線形成対象である特定半導体素子とする。
一方、第１の半導体素子における実測値の設定値との差異が負値（実測値の方が設定値よりも小さい）であれば、この状態を最も補償する第２の半導体素子を特定半導体素子とする。
他方、第１の半導体素子における実測値の設定値との差異が正値（実測値の方が設定値よりも大きい）であれば、この状態を最も補償する第３の半導体素子を特定半導体素子とする。
このように、特定半導体素子は、各半導体素子のうちで、その素子特性の実測値が予め規定された所望の素子特性値（上記の例では第１の半導体素子の設定値）に最も近いものである。
【００１５】
そして、各半導体素子のうちでこの特定半導体素子のみについて外部接続用の配線を形成する。他の半導体素子については外部接続用の配線を形成しない。ここで、他の半導体素子では、当該半導体素子と接続される全ての配線を非形成としても、或いは直接的に外部接続に供される例えば最上層の配線のみを非形成としても良い。
【００１６】
このように、バルク工程におけるプロセスバラつきを考慮して特定半導体素子を選択し、配線形成を行うことにより、配線工程の終了後における電気的特性を確認してからバルク工程へフィードバックして再製造することに費やされる膨大な時間や手間、コストが削減される。従って本件によれば、製造の歩留りを低下させることなく、素子特性が可及的に所望値に近い値に調節されてなる半導体装置が実現する。
【００１７】
―本件を適用した好適な諸実施形態―
以下、本件を適用した具体的な諸実施形態について、図面を参照しながら詳細に説明する。
【００１８】
（第１の実施形態）
本実施形態では、半導体素子としてトランジスタ素子、ここではＭＯＳトランジスタ素子（ＣＭＯＳトランジスタ素子等）を有する半導体集積回路を備えた半導体装置及びその製造方法を開示する。この半導体装置は、半導体集積回路として所期の内部回路と、当該内部回路に対する電気信号の入力回路及び出力回路とを備えており、例えば入力回路及び出力回路のＭＯＳトランジスタに上記した本件の基本骨子が適用される。なお、内部回路の代わりにいわゆるマクロ回路としても良い。また、本件の基本骨子が適用されるトランジスタとしては、上記のようなＭＯＳトランジスタ素子以外にも、例えばＥＥＰＲＯＭやフラッシュメモリ、バイポーラトランジスタ等の素子も好適である。
【００１９】
図１は、本実施形態による半導体装置の製造方法を工程順に示すフロー図である。図２〜図４，図６及び図８（又は図９）は、本実施形態による半導体装置の製造方法を工程順に示す模式図である。図２〜図４がＭＯＳトランジスタ素子の概略断面図、図６及び図８（又は図９）が半導体集積回路の回路図である。本実施形態では、半導体装置の構成をその製造方法と共に説明する。
【００２０】
半導体装置を製造するに際して、先ず、バルク工程を実行する（ステップＳ１）。
ステップＳ１では、内部回路、入力回路及び出力回路のトランジスタ等を形成する。ここでは、ＭＯＳトランジスタ素子のバルク工程を例示する。このバルク工程において、内部回路については所望の素子特性値（トランジスタ特性値）に設定したＭＯＳトランジスタ素子を形成するが、入力回路及び出力回路については素子特性値がそれぞれ異なる複数種の半導体素子を形成する。
【００２１】
ここでは、トランジスタ特性値を所望する（要求される）値（Typ）に設定した第１のＭＯＳトランジスタ素子と共に、第１のＭＯＳトランジスタ素子よりも設定値の大きい（FF）第２のＭＯＳトランジスタ素子と、第１のＭＯＳトランジスタ素子よりも設定値の小さい(SS)第３のＭＯＳトランジスタ素子とを形成する。第１のＭＯＳトランジスタ素子を有してなる入力回路及び出力回路を第１の入力回路及び第１の出力回路とし、同様に、第２のＭＯＳトランジスタ素子を有してなるものを第２の入力回路及び第２の出力回路、第３のＭＯＳトランジスタ素子を有してなるものを第３の入力回路及び第３の出力回路とする。
【００２２】
ここで、トランジスタ特性値とは、例えば所定の電流値に対する電圧値の大小を言う。Typ、FF、SSについて、それぞれのトランジスタ特性値を図５に例示する。この場合、Typのトランジスタ特性が所望するものであり、このトランジスタ特性を第１のＭＯＳトランジスタ素子の設定値とする。
【００２３】
各ＭＯＳトランジスタ素子の形成について、詳細には図２に示すように、シリコン基板１上にシリコン酸化膜等のゲート絶縁膜２を介して多結晶シリコン膜（不図示）を形成する。この多結晶シリコン膜及びゲート絶縁膜２をリソグラフィー及びドライエッチングにより加工して、シリコン基板上の各素子形成領域１０ａ，１０ｂ，１０ｃにそれぞれゲート電極３ａ，３ｂ，３ｃを形成する（図２（ａ），(ｂ)，（ｃ））。ここで、ゲート電極３ａ，３ｂ，３ｃのゲート長Ｌ１，Ｌ２，Ｌ３は、Ｌ２＜Ｌ１＜Ｌ３とされており、ゲート電極３ａがTyp、ゲート電極３ｂがFF、ゲート電極３ｃがSSにそれぞれ対応する。
【００２４】
次に、シリコン基板１のゲート電極３の両側部分に不純物（ｐ型（ホウ素（Ｂ+）等）又はｎ型（リン（Ｐ+），砒素（Ａｓ+）等））をイオン注入してエクステンション領域４を形成する。そして、ゲート電極３，３ｂ，３ｃのそれぞれの両側面にサイドウォール絶縁膜５を形成し、シリコン基板１にエクステンション領域４よりも深くイオン注入して、エクステンション領域４と一部重畳するソース／ドレイン領域６を形成する。
【００２５】
以上により、第１のＭＯＳトランジスタ素子１１ａ、第２のＭＯＳトランジスタ素子１１ｂ、及び第３のＭＯＳトランジスタ素子１１ｃがそれぞれ作製される（図２（ａ），(ｂ)，（ｃ））。第１のＭＯＳトランジスタ素子１１ａを備えた入力回路２１ａ及び出力回路２２ａ、第２のＭＯＳトランジスタ素子１１ｂを備えた入力回路２１ｂ及び出力回路２２ｂ、及び第３のＭＯＳトランジスタ素子１１ｃを備えた入力回路２１ｃ及び出力回路２２ｃが、それぞれ内部回路２３の近傍に設けられた様子を、図６の回路図に示す。
【００２６】
続いて、作製された第１のＭＯＳトランジスタ素子１１ａについて、その素子特性であるトランジスタ特性を測定する（ステップＳ２）。
ステップＳ２では、図３に示すように、プローブ装置におけるプローブ針２０を第１のＭＯＳトランジスタ素子１１ａのゲート電極４、ソース／ドレイン領域６に接触させるか、若しくは層間絶縁膜、ビア孔まで形成して、ビアを介して、第１のＭＯＳトランジスタ素子１１ａのトランジスタ特性を測定する。
【００２７】
続いて、ステップＳ２における測定結果に基づき、対象素子の実測値と設定値との差異を見積もり、第１〜第３のＭＯＳトランジスタ素子１１ａ〜１１ｃのうちでこの差異を最も補償する、即ちこの差異を最も小さくする設定値とされたＭＯＳトランジスタ素子を、特定トランジスタ素子として選択する（ステップＳ３）。
【００２８】
例えば図７（ａ）の曲線Ａに示すように、ステップＳ２における第１のＭＯＳトランジスタ素子１１ａのトランジスタ特性の実測値が、第１のＭＯＳトランジスタ素子１１ａの設定値であるTypの値に一致するか、或いはこれに近い（図示の例では一致）場合、実測値の設定値との差異は０（或いは０に近い）となる。この状態を最も補償するＭＯＳトランジスタ素子は第１のＭＯＳトランジスタ素子１１ａ自身となり、これが特定トランジスタ素子となる。
【００２９】
一方、図７（ｂ）の曲線Ｂに示すように、ステップＳ２における第１のＭＯＳトランジスタ素子１１ａのトランジスタ特性の実測値が、第３のＭＯＳトランジスタ素子１１ｃの設定値であるSSの値に一致するか、或いはこれに近い（図示の例では一致）場合、実測値の設定値との差異は有意の負値となる。この状態を最も補償するＭＯＳトランジスタ素子は、設定値がTypよりも大きいFFとされたもの、即ち第２のＭＯＳトランジスタ素子１１ｂとなり、これが特定トランジスタ素子となる。
【００３０】
他方、図７（ｃ）の曲線Ｃに示すように、ステップＳ２における第１のＭＯＳトランジスタ素子１１ａのトランジスタ特性の実測値が、第２のＭＯＳトランジスタ素子１１ｂの設定値であるFFの値に一致するか、或いはこれに近い（図示の例では一致）場合、実測値の設定値との差異は有意の正値となる。この状態を最も補償するＭＯＳトランジスタ素子は、設定値がTypよりも小さいSSとされたもの、即ち第３のＭＯＳトランジスタ素子１１ｃとなり、これが特定トランジスタ素子となる。
【００３１】
上記の基準によりＭＯＳトランジスタ素子を選択することにより、選ばれた特定トランジスタ素子は、各ＭＯＳトランジスタ素子１１ａ〜１１ｃのうちで、そのトランジスタ特性の実測値が予め規定された所望のトランジスタ特性値、即ち上記の例では第１のＭＯＳトランジスタ素子１１ａの設定値に最も近いものとなる。
【００３２】
続いて、各ＭＯＳトランジスタ素子１１ａ〜１１ｃのうちで、特定トランジスタ素子のみについて外部接続用、ここでは内部回路２３と接続される配線を形成する（ステップＳ４）。
他のＭＯＳトランジスタ素子については外部接続用の配線を形成しない。ここで、他のＭＯＳトランジスタ素子では、当該ＭＯＳトランジスタ素子と接続される全ての配線を非形成としても、或いは直接的に内部回路２３との接続に供される配線、ここでは特定トランジスタ素子を備えた入力回路及び出力回路と内部回路２３とを接続する配線（例えば特定トランジスタ素子の最上層の配線）のみを非形成としても良い。ここでは、後者の場合について例示する。
【００３３】
なお後者の場合、例えば最上層の配線を欠く他のＭＯＳトランジスタ素子は、例えばエレクトロマイグレーション等を抑えたり、ＭＯＳトランジスタ等のトランジスタ特性を安定化させる目的で、容量素子として用いることもできる。この利用法については、後述する変形例や第２の実施形態（その諸変形例を含む）でも同様に適用可能である。
【００３４】
ＭＯＳトランジスタ素子１１ａ〜１１ｃ上に配線を形成するには、図４（ａ）〜（ｃ）に示すように、先ずＭＯＳトランジスタ素子１１ａ〜１１ｃを覆う層間絶縁膜７を形成する。
次に、ＭＯＳトランジスタ素子１１ａ〜１１ｃの所定部位、例えばソース／ドレイン領域６の表面の一部を露出させるコンタクト孔８ａを、リソグラフィー及びドライエッチングにより層間絶縁膜７に形成する。
【００３５】
次に、コンタクト孔８ａ内を導電材料、例えばタングステン（Ｗ）で埋め込むように堆積し、その表面を化学機械研磨（ＣＭＰ）等で研磨平坦化し、コンタクト孔８ａ導電材料で充填する導電プラグ８を形成する。
次に、導電材料、例えばアルミニウム（Ａｌ）又はその合金等を用いて、リソグラフィー及びドライエッチングにより（或いは銅（Ｃｕ）又はその合金等を用いたダマシン法により）、層間絶縁膜７上に導電プラグ８と接続される１層目の配線９を形成する。
通常、更に多層に配線を形成するが、ここでは便宜上、１層の配線９のみを例示する。
【００３６】
そして、特定トランジスタ素子のみについて、内部回路２３と接続される配線１２を形成する。
詳細には、ステップＳ３において、特定トランジスタ素子として、設定値がTypの第１のＭＯＳトランジスタ素子１１ａが選択された場合、図８（ａ）に示すように、第１のＭＯＳトランジスタ素子１１ａを有してなる入力回路２１ａ及び出力回路２２ａと、内部回路２３とを接続する配線１２をそれぞれ形成する。このとき、第２のＭＯＳトランジスタ素子１１ｂを有してなる入力回路２１ｂ及び出力回路２２ｂ、及び第３のＭＯＳトランジスタ素子１１ｃを有してなる入力回路２１ｃ及び出力回路２２ｃについては、内部回路２３との間に配線を形成しない。
配線１２の形成に際しては、層間絶縁膜、ビア孔及び導電プラグを形成した後、配線９と適宜接続されるように、配線９の形成時と同様に配線１２を形成すれば良い。
【００３７】
一方、ステップＳ３において、特定トランジスタ素子として、設定値がFFの第２のＭＯＳトランジスタ素子１１ｂが選択された場合、図８（ｂ）に示すように、第２のＭＯＳトランジスタ素子１１ｂを有してなる入力回路２１ｂ及び出力回路２２ｂと、内部回路２３とを接続する配線１２をそれぞれ形成する。このとき、第１のＭＯＳトランジスタ素子１１ａを有してなる入力回路２１ａ及び出力回路２２ａ、及び第３のＭＯＳトランジスタ素子１１ｃを有してなる入力回路２１ｃ及び出力回路２２ｃについては、内部回路２３との間に配線を形成しない。
【００３８】
他方、ステップＳ３において、特定トランジスタ素子として、設定値がSSの第３のＭＯＳトランジスタ素子１１ｃが選択された場合、図８（ｃ）に示すように、第３のＭＯＳトランジスタ素子１１ｃを有してなる入力回路２１ｃ及び出力回路２２ｃと、内部回路２３とを接続する配線１２をそれぞれ形成する。このとき、第１のＭＯＳトランジスタ素子１１ａを有してなる入力回路２１ａ及び出力回路２２ａ、及び第２のＭＯＳトランジスタ素子１１ｂを有してなる入力回路２１ｂ及び出力回路２２ｂについては、内部回路２３との間に配線を形成しない。
【００３９】
なお、特定トランジスタ素子以外のＭＯＳトランジスタ素子について、これらに接続される全ての配線を非形成とする構成を採用する場合について説明する。
ステップＳ３において、特定トランジスタ素子として、設定値がTypの第１のＭＯＳトランジスタ素子１１ａが選択されたときには、以下のようにする。この場合、図９（ａ）に示すように、入力回路２１ａ及び出力回路２２ａの第１のＭＯＳトランジスタ素子１１ａについては上記と同様であるが、入力回路２１ｂ及び出力回路２２ｂの第２のＭＯＳトランジスタ素子１１ａと、入力回路２１ｃ及び出力回路２２ｃの第３のＭＯＳトランジスタ素子１１ｃとについて、各ＭＯＳトランジスタ素子１１ｂ，１１ｃ上には層間絶縁膜７のみを形成し、コンタクト孔８ａ、導電プラグ８及び配線９は形成しない。同様に配線１２も非形成とする。
【００４０】
一方、ステップＳ３において、特定トランジスタ素子として、設定値がFFの第２のＭＯＳトランジスタ素子１１ｂが選択されたときには、以下のようにする。この場合、図９（ｂ）に示すように、入力回路２１ｂ及び出力回路２２ｂの第２のＭＯＳトランジスタ素子１１ｂについては上記と同様であるが、入力回路２１ａ及び出力回路２２ａの第１のＭＯＳトランジスタ素子１１ａと、入力回路２１ｃ及び出力回路２２ｃの第３のＭＯＳトランジスタ素子１１ｃとについて、各ＭＯＳトランジスタ素子１１ａ，１１ｃ上には層間絶縁膜７のみを形成し、コンタクト孔８ａ、導電プラグ８及び配線９は形成しない。同様に配線１２も非形成とする。
【００４１】
他方、ステップＳ３において、特定トランジスタ素子として、設定値がSSの第３のＭＯＳトランジスタ素子１１ｃが選択されたときには、以下のようにする。この場合、図９（ｃ）に示すように、入力回路２１ｃ及び出力回路２２ｃの第３のＭＯＳトランジスタ素子１１ｃについては上記と同様であるが、入力回路２１ａ及び出力回路２２ａの第１のＭＯＳトランジスタ素子１１ａと、入力回路２１ｂ及び出力回路２２ｂの第２のＭＯＳトランジスタ素子１１ｂとについて、各ＭＯＳトランジスタ素子１１ａ，１１ｂ上には層間絶縁膜７のみを形成し、コンタクト孔８ａ、導電プラグ８及び配線９は形成しない。同様に配線１２も非形成とする。
【００４２】
しかる後、上記のように製造された半導体装置について、各種の試験を実行し、半導体装置が製品として供される（ステップＳ５）。
【００４３】
以上説明したように、本実施形態によれば、製造の歩留りを低下させることなく、容易且つ確実にトランジスタ特性が可及的に所望値に近い値に調節されてなるＭＯＳトランジスタを備えた信頼性の高い半導体集積回路を備えた半導体装置を実現することができる。
【００４４】
（変形例）
以下、上述した第１の実施形態の変形例について説明する。本例では、第１の実施形態と同様に、半導体素子としてトランジスタ素子、ここではＭＯＳトランジスタ素子（ＣＭＯＳトランジスタ素子等）を有する半導体集積回路を備えた半導体装置及びその製造方法を開示する。なお、第１の実施形態と同様の製造工程、同様の構成部材等については同符号を付し、詳しい説明を省略する。
【００４５】
本例では、先ず第１の実施形態と同様に、図１のステップＳ１，Ｓ２を順次実行する。
続いて、ステップＳ３において、特定トランジスタ素子を選択する。本例では、ステップＳ２における第１のＭＯＳトランジスタ素子１１ａのトランジスタ特性の実測値が、Typの設定値とSSの設定値と間の値、又はTypの設定値とFFの設定値と間の値である場合におけるステップＳ３の方策について説明する。
【００４６】
図１０（ａ）の破線曲線Ｄに示すように、ステップＳ２における第１のＭＯＳトランジスタ素子１１ａのトランジスタ特性の実測値が、第１のＭＯＳトランジスタ素子１１ａの設定値であるTypの値と、第３のＭＯＳトランジスタ素子１１ｃの設定値であるSSの値との間の中間値であるか、或いはこれに近い場合、実測値の設定値との差異は、図７（ｂ）の場合よりは絶対値の小さい有意の負値となる。
【００４７】
このとき、当該実測値と、第１のＭＯＳトランジスタ素子１１ａの設定値であるTypの値との差異を最も補償するには、入力回路及び出力回路において、一方については第１のＭＯＳトランジスタ素子１１ａを、他方については第２のＭＯＳトランジスタ素子１１ｂをそれぞれ特定トランジスタ素子として選択すれば良い。即ちこの場合、特定トランジスタ素子は第１のＭＯＳトランジスタ素子１１ａ及び第２のＭＯＳトランジスタ素子１１ｂとなる。
【００４８】
また、図１０（ｂ）の破線曲線Ｅに示すように、ステップＳ２における第１のＭＯＳトランジスタ素子１１ａのトランジスタ特性の実測値が、第１のＭＯＳトランジスタ素子１１ａの設定値であるTypの値と、第２のＭＯＳトランジスタ素子１１ｂの設定値であるFFの値との間の中間値であるか、或いはこれに近い場合、実測値の設定値との差異は、図７（ｃ）の場合よりは絶対値の小さい有意の正値となる。
【００４９】
このとき、当該実測値と、第１のＭＯＳトランジスタ素子１１ａの設定値であるTypの値との差異を最も補償するには、入力回路及び出力回路において、一方については第１のＭＯＳトランジスタ素子１１ａを、他方については第３のＭＯＳトランジスタ素子１１ｃをそれぞれ特定トランジスタ素子として選択すれば良い。即ちこの場合、特定トランジスタ素子は第１のＭＯＳトランジスタ素子１１ａ及び第３のＭＯＳトランジスタ素子１１ｃとなる。
【００５０】
上記の基準により２つのＭＯＳトランジスタ素子を選択することで、選ばれた２つの特定トランジスタ素子の組み合わせにより、その組み合わせに係るトランジスタ特性の実測値（合成された実測値）が、予め規定された所望のトランジスタ特性値、即ち上記の例では第１のＭＯＳトランジスタ素子１１ａの設定値に最も近いものとなる。
【００５１】
続いて、第１の実施形態と同様に、図１のステップＳ４を実行する。
ここで、特定トランジスタ素子のみについて、内部回路２３と接続される配線１２を形成する際については以下のようになる。
先ず、特定トランジスタ素子として、第１のＭＯＳトランジスタ素子１１ａ及び第２のＭＯＳトランジスタ素子１１ｂの組み合わせが選択された場合、図１１（ａ）に示すように、第１のＭＯＳトランジスタ素子１１ａを有してなる入力回路２１ａ及び第２のＭＯＳトランジスタ素子１１ｂを有してなる出力回路２２ｂと、内部回路２３とを接続する配線１２をそれぞれ形成する。このとき、入力回路２１ｂ，２１ｃ及び出力回路２２ａ，２２ｃについては、内部回路２３との間に配線を形成しない。
【００５２】
ここで、図１１（ａ）の構成に代わって、図１１（ｂ）に示すように、第２のＭＯＳトランジスタ素子１１ｂを有してなる入力回路２１ｂ及び第１のＭＯＳトランジスタ素子１１ａを有してなる出力回路２２ａと、内部回路２３とを接続する配線１２をそれぞれ形成するようにしても良い。このとき、入力回路２１ａ，２１ｃ及び出力回路２２ｂ，２２ｃについては、内部回路２３との間に配線を形成しない。
【００５３】
一方、ステップＳ３において、特定トランジスタ素子として、第１のＭＯＳトランジスタ素子１１ａ及び第３のＭＯＳトランジスタ素子１１ｃの組み合わせが選択された場合、図１２（ａ）に示すように、第１のＭＯＳトランジスタ素子１１ａを有してなる入力回路２１ａ及び第３のＭＯＳトランジスタ素子１１ｃを有してなる出力回路２２ｃと、内部回路２３とを接続する配線１２をそれぞれ形成する。このとき、入力回路２１ｂ，２１ｃ及び出力回路２２ａ，２２ｂについては、内部回路２３との間に配線を形成しない。
【００５４】
ここで、図１２（ａ）の構成に代わって、図１２（ｂ）に示すように、第３のＭＯＳトランジスタ素子１１ｃを有してなる入力回路２１ｃ及び第１のＭＯＳトランジスタ素子１１ａを有してなる出力回路２２ａと、内部回路２３とを接続する配線１２をそれぞれ形成するようにしても良い。このとき、入力回路２１ａ，２１ｂ及び出力回路２２ｂ，２２ｃについては、内部回路２３との間に配線を形成しない。
【００５５】
しかる後、第１の実施形態と同様に、図１のステップＳ５を実行し、半導体装置が製品として供される。
【００５６】
なお、本実施形態及び変形例では、ステップＳ２におけるトランジスタ特性の測定対象を、設定値がTypの第１のＭＯＳトランジスタ素子１１ａとしたが、設定値がFFの第２のＭＯＳトランジスタ素子１１ｂ又は設定値がSSの第３のＭＯＳトランジスタ素子１１ｃを測定対象とすることも可能である。例えば第２のＭＯＳトランジスタ素子１１ｂを測定対象とする場合、ステップＳ３において、第２のＭＯＳトランジスタ素子１１ｂの実測値と設定値との差異を基準として、特定トランジスタ素子を選択することになる。
【００５７】
以上説明したように、本例によれば、製造の歩留りを低下させることなく、容易且つ確実にトランジスタ特性が可及的に所望値に近い値に調節されＭＯＳトランジスタを備えたてなる信頼性の高い半導体集積回路を備えた半導体装置を実現することができる。
【００５８】
（第２の実施形態）
本実施形態では、第１の実施形態と同様に半導体素子としてトランジスタ素子、ここではＭＯＳトランジスタ素子（ＣＭＯＳトランジスタ素子等）を有する半導体集積回路を備えた半導体装置及びその製造方法を開示する。この半導体装置は、半導体集積回路として所期の内部回路と、当該内部回路に対する電気信号の入力回路及び出力回路と、クロック信号を生成するクロック回路とを備えており、例えば入力回路、出力回路及びクロック回路のＭＯＳトランジスタに上記した本件の基本骨子が適用される。
ここでは、入力回路、出力回路及びクロック回路を構成する複数種、具体的には素子特性の異なる３種のＣＭＯＳトランジスタ素子のみを図示して例示する。
【００５９】
ＣＭＯＳトランジスタ素子を有する半導体集積回路では、ＣＭＯＳトランジスタ素子の入力信号に対する出力信号は、クロック回路からのクロック信号に対応して、例えば図１３（ａ）の円Ｃ内に示すような期待値が必要とされる。
これに対して、ＣＭＯＳトランジスタ素子は、製造プロセスの微小なバラつき等に起因して、素子特性（駆動能力）の変動を受ける。例えば図１３（ｂ）に示すように、クロック信号、入力信号及び出力信号がLOW側或いはHigh側に変動することがある。
【００６０】
本実施形態では、以下のように上記の変動を補償する。
本実施形態でも、第１の実施形態と同様に、図１のフロー図に従って半導体装置を製造する。なお、第１の実施形態と同様の製造工程、同様の構成部材等については同符号を付し、詳しい説明を省略する。
【００６１】
先ず、ステップＳ１において、バルク工程を実行する。
ここでは、第１の実施形態と同様に、ｐ型のＭＯＳトランジスタ素子及びｎ型のＭＯＳトランジスタ素子を形成し、両者からなるＣＭＯＳトランジスタ素子を形成する。
【００６２】
詳細には、図１４の回路図に示すように、トランジスタ特性値をTypに設定した第１のＣＭＯＳトランジスタ素子３１ａと、トランジスタ特性値をFFに設定した第２のＣＭＯＳトランジスタ素子３１ｂと、トランジスタ特性値をSSに設定した第３のＭＯＳトランジスタ素子１１ｃ2からなる第３のＣＭＯＳトランジスタ素子３１ｃとをそれぞれ作製する。ここで、第１のＣＭＯＳトランジスタ素子３１ａは、ｐ型の第１のＭＯＳトランジスタ素子１１ａ1及びｎ型の第１のＭＯＳトランジスタ素子１１ａ2から構成される。第２のＣＭＯＳトランジスタ素子３１ｂは、ｐ型の第２のＭＯＳトランジスタ素子１１ｂ1及びｎ型の第２のＭＯＳトランジスタ素子１１ｂ2から構成される。第３のＣＭＯＳトランジスタ素子３１ｃは、ｐ型の第３のＭＯＳトランジスタ素子１１ｃ1及びｎ型の第３のＭＯＳトランジスタ素子１１ｃ2から構成される。
【００６３】
続いて、ステップＳ２において、作製された第１のＣＭＯＳトランジスタ素子３１ａを構成する各ＭＯＳトランジスタ素子１１ａ1,１１ａ2について、素子特性である駆動能力をそれぞれ測定する。
本実施形態では、第１のＣＭＯＳトランジスタ素子３１ａを構成する各第１のＭＯＳトランジスタ素子１１ａ1,１１ａ2の駆動能力が共に変動しないか、又は共に図１３（ｂ）のLOW側或いはHigh側に変動する場合について説明する。従って便宜上、トランジスタ特性の実測対象を第１のＣＭＯＳトランジスタ素子３１ａとして記載する。
【００６４】
続いて、ステップＳ３において、特定トランジスタ素子を選択する。
例えば、ステップＳ２における第１のＣＭＯＳトランジスタ素子３１ａの駆動能力の実測値が殆ど変動しない（実測値が、第１のＣＭＯＳトランジスタ素子３１ａの設定値であるTypの値に一致するか、或いはこれに近い）場合、実測値の設定値との差異は０（或いは０に近い）となる。この状態を最も補償するＭＯＳトランジスタ素子は第１のＣＭＯＳトランジスタ素子３１ａ自身となり、これが特定トランジスタ素子となる。
【００６５】
一方、ステップＳ２における第１のＣＭＯＳトランジスタ素子３１ａの駆動能力の実測値がLOW側に変動した（実測値が、第３のＣＭＯＳトランジスタ素子３１ｃの設定値であるSSの値に一致するか、或いはこれに近い）場合、実測値の設定値との差異は有意の負値となる。この状態を最も補償するＣＭＯＳトランジスタ素子は、設定値がTypよりも大きいFFとされたもの、即ち第２のＣＭＯＳトランジスタ素子３１ｂとなり、これが特定トランジスタ素子となる。
【００６６】
他方、ステップＳ２における第１のＣＭＯＳトランジスタ素子３１ａの駆動能力の実測値がHigh側に変動した（実測値が、第２のＣＭＯＳトランジスタ素子３１ｂの設定値であるFFの値に一致するか、或いはこれに近い）場合、実測値の設定値との差異は有意の正値となる。この状態を最も補償するＭＯＳトランジスタ素子は、設定値がTypよりも小さいSSとされたもの、即ち第３のＣＭＯＳトランジスタ素子３１ｃとなり、これが特定トランジスタ素子となる。ここで、ＣＭＯＳトランジスタ素子の特性を遅延時間としても良い。
【００６７】
上記の基準によりＣＭＯＳトランジスタ素子を選択することにより、選ばれた特定トランジスタ素子は、各ＣＭＯＳトランジスタ素子３１ａ〜３１ｃのうちで、そのトランジスタ特性の実測値が予め規定された所望の駆動能力、即ち上記の例では第１のＣＭＯＳトランジスタ素子３１ａの設定値に最も近いものとなる。
【００６８】
続いて、ステップＳ４において、各ＣＭＯＳトランジスタ素子３１ａ〜３１ｃのうちで、特定トランジスタ素子のみについて外部接続用の配線を形成する。
詳細には、ステップＳ３において、特定トランジスタ素子として、設定値がTypの第１のＣＭＯＳトランジスタ素子３１ａが選択された場合、図１５（ａ）に示すように、第１のＣＭＯＳトランジスタ素子３１ａの外部接続用の配線３２ａを形成する。このとき、第２のＣＭＯＳトランジスタ素子３１ｂ及び第３のＣＭＯＳトランジスタ素子３１ｃについては、外部接続用の配線を形成しない。
【００６９】
一方、ステップＳ３において、特定トランジスタ素子として、設定値がFFの第２のＣＭＯＳトランジスタ素子３１ｂが選択された場合、図１５（ｂ）に示すように、第２のＣＭＯＳトランジスタ素子３１ｂの外部接続用の配線３２ｂを形成する。このとき、第１のＣＭＯＳトランジスタ素子３１ａ及び第３のＣＭＯＳトランジスタ素子３１ｃについては、外部接続用の配線を形成しない。
【００７０】
他方、ステップＳ３において、特定トランジスタ素子として、設定値がSSの第３のＣＭＯＳトランジスタ素子３１ｃが選択された場合、図１５（ｃ）に示すように、第３のＣＭＯＳトランジスタ素子３１ｃの外部接続用の配線３２ｃを形成する。このとき、第１のＣＭＯＳトランジスタ素子３１ａ及び第２のＣＭＯＳトランジスタ素子３１ｂについては、外部接続用の配線を形成しない。
【００７１】
なお、第１の実施形態の変形例と同様に、ステップＳ２における第１のＣＭＯＳトランジスタ素子３１ａの駆動能力の実測値が、Typの設定値とSSの設定値と間の値、又はTypの設定値とFFの設定値と間の値である場合が考えられる。このときには、以下のように対処する。
【００７２】
ステップＳ３では、ステップＳ２における第１のＣＭＯＳトランジスタ素子３１ａの駆動能力の実測値が、LOW側に例えば図１３（ｂ）の半分程度変動した（第１のＣＭＯＳトランジスタ素子３１ａの設定値であるTypの値と、第３のＣＭＯＳトランジスタ素子３１ｃの設定値であるSSの値との間の中間値であるか、或いはこれに近い）場合、実測値の設定値との差異は、上記よりは絶対値の小さい有意の負値となる。
【００７３】
このとき、当該実測値と、第１のＣＭＯＳトランジスタ素子３１ａの設定値であるTypの値との差異を最も補償するには、第１のＣＭＯＳトランジスタ素子３１ａと第２のＣＭＯＳトランジスタ素子３１ｂとを共に特定トランジスタ素子として選択すれば良い。
そして、ステップＳ４では、入力回路及び出力回路において、一方については図１５（ａ）のように第１のＣＭＯＳトランジスタ素子３１ａの外部接続用の配線３２ａを形成し、他方については図１５（ｂ）のように第２のＣＭＯＳトランジスタ素子３１ｂの外部接続用の配線３２ｂを形成すれば良い。
【００７４】
また、ステップＳ２における第１のＣＭＯＳトランジスタ素子３１ａの駆動能力の実測値が、High側に例えば図１３（ｂ）の半分程度変動した（第１のＣＭＯＳトランジスタ素子３１ａの設定値であるTypの値と、第２のＣＭＯＳトランジスタ素子３１ｂの設定値であるFFの値との間の中間値であるか、或いはこれに近い）場合、実測値の設定値との差異は、上記した場合よりは絶対値の小さい有意の正値となる。
【００７５】
このとき、当該実測値と、第１のＣＭＯＳトランジスタ素子３１ａの設定値であるTypの値との差異を最も補償するには、第１のＣＭＯＳトランジスタ素子３１ａと第３のＣＭＯＳトランジスタ素子３１ｃとを共に特定トランジスタ素子として選択すれば良い。
そして、ステップＳ４では、入力回路及び出力回路において、一方については図１５（ａ）のように第１のＣＭＯＳトランジスタ素子３１ａの外部接続用の配線３２ａを形成し、他方については図１５（ｃ）のように第３のＣＭＯＳトランジスタ素子３１ｃの外部接続用の配線３２ｃを形成すれば良い。
【００７６】
しかる後、第１の実施形態と同様に、図１のステップＳ５を実行し、半導体装置が製品として供される。
【００７７】
以上説明したように、本例によれば、製造の歩留りを低下させることなく、容易且つ確実に駆動能力が可及的に所望値に近い値に調節されてなるＣＭＯＳトランジスタを備えた信頼性の高い半導体集積回路を備えた半導体装置を実現することができる。
【００７８】
―第２の実施形態の諸変形例―
以下、上述した第２の実施形態の変形例について説明する。これらの変形例では、第２の実施形態と同様に、半導体素子としてトランジスタ素子、ここではＣＭＯＳトランジスタ素子を有する半導体集積回路を備えた半導体装置及びその製造方法を開示する。なお、第２の実施形態と同様の製造工程、同様の構成部材等については同符号を付し、詳しい説明を省略する。
【００７９】
（変形例１）
ＣＭＯＳトランジスタ素子では、例えば図１６に示すように、クロック信号、入力信号及び出力信号がLow側に変動する場合、ｐ型ＭＯＳトランジスタ素子では変動を受けず、ｎ型ＭＯＳトランジスタ素子のみで変動を受ける（いわゆるレシオずれ）ことに起因することがある。なおこの場合、上記のようにLow側に変動する場合が多いが、High側に変動するときもある。
【００８０】
本例では、以下のように上記の変動を補償する。
図１のフロー図に従って半導体装置を製造するに際して、先ず、第２の実施形態と同様にステップＳ１を実行する。
続いて、ステップＳ２において、作製された第１のＣＭＯＳトランジスタ素子３１ａの第１のＭＯＳトランジスタ素子１１ａ1，１１ａ2について、これらの駆動能力を測定する。本例では測定結果として、上記のように、ｐ型の第１のＭＯＳトランジスタ素子１１ａ1では駆動能力は殆ど変動しない、即ち実測値が第１のＭＯＳトランジスタ素子１１ａ1の設定値であるTypの値に一致するか、或いはこれに近い。これに対して、ｎ型の第１のＭＯＳトランジスタ素子１１ａ2では駆動能力が変動する、即ち実測値が第２のＭＯＳトランジスタ素子１１ｂ2の設定値であるFFの値又は第３のＭＯＳトランジスタ素子１１ｃ2の設定値であるSSの値に一致するか、或いはこれに近い。従って以下の例では、ｎ型の第１のＭＯＳトランジスタ素子１１ａ2についての駆動能力の実測値のみに基づいて、駆動能力の変動を補償する場合について説明する。
【００８１】
続いて、ステップＳ３において、特定トランジスタ素子を選択する。
例えば、ステップＳ２における第１のＭＯＳトランジスタ素子１１ａ2の駆動能力の実測値が殆ど変動しない（実測値が、第１のＭＯＳトランジスタ素子１１ａ2の設定値であるTypの値に一致するか、或いはこれに近い）場合、実測値の設定値との差異は０（或いは０に近い）となる。この状態を最も補償するＭＯＳトランジスタ素子は第１のＭＯＳトランジスタ素子１１ａ2自身となり、これが特定トランジスタ素子となる。
【００８２】
一方、ステップＳ２における第１のＭＯＳトランジスタ素子１１ａ2の駆動能力の実測値がLow側に変動した（実測値が、第３のＭＯＳトランジスタ素子１１ｃ2の設定値であるSSの値に一致するか、或いはこれに近い）場合（図１６の場合に対応する。）、実測値の設定値との差異は有意の負値となる。この状態を最も補償するＭＯＳトランジスタ素子は、設定値がTypよりも大きいFFとされたもの、即ち第２のＭＯＳトランジスタ素子１１ｂ2となり、これが特定トランジスタ素子となる。
【００８３】
他方、ステップＳ２における第１のＭＯＳトランジスタ素子１１ａ2の駆動能力の実測値がHigh側に変動した（実測値が、第２のＭＯＳトランジスタ素子１１ｂ2の設定値であるFFの値に一致するか、或いはこれに近い）場合、実測値の設定値との差異は有意の正値となる。この状態を最も補償するＭＯＳトランジスタ素子は、設定値がTypよりも小さいSSとされたもの、即ち第３のＭＯＳトランジスタ素子１１ｃ2となり、これが特定トランジスタ素子となる。
【００８４】
上記の基準によりＭＯＳトランジスタ素子を選択することにより、選ばれた特定トランジスタ素子は、各ＭＯＳトランジスタ素子１１ａ2，１１ｂ2，１１ｃ2のうちで、そのトランジスタ特性の実測値が予め規定された所望の駆動能力、即ち上記の例では第１のＭＯＳトランジスタ素子１１ａ2の設定値に最も近いものとなる。
【００８５】
続いて、ステップＳ４において、各ＭＯＳトランジスタ素子１１ａ2，１１ｂ2，１１ｃ2のうちで、特定トランジスタ素子のみについて外部接続用の配線を形成する。但し本例では、ステップＳ３で選択された特定トランジスタ素子と共にｐ型の第１のＭＯＳトランジスタ素子１１ａ1について共通（図１７中で破線で囲む）に外部接続用の配線を形成し、言わば合成的にＣＭＯＳトランジスタを構成する。
【００８６】
詳細には、ステップＳ３において、特定トランジスタ素子として、設定値がTypの第１のＭＯＳトランジスタ素子１１ａ2が選択された場合、図１７（ａ）に示すように、第１のＭＯＳトランジスタ素子１１ａ1の外部接続用の配線と共に第１のＭＯＳトランジスタ素子１１ａ2の外部接続用の配線（この場合、第２の実施形態における第１のＣＭＯＳトランジスタ素子３１ａの外部接続用の配線３２ａと同じ）を形成する。このとき、第２のＭＯＳトランジスタ素子１１ｂ2及び第３のＭＯＳトランジスタ素子１１ｃ2については、外部接続用の配線を形成しない。
【００８７】
一方、ステップＳ３において、特定トランジスタ素子として、設定値がFFの第２のＭＯＳトランジスタ素子１１ｂ2が選択された場合、図１７（ｂ）に示すように、第１のＭＯＳトランジスタ素子１１ａ1の外部接続用の配線３２ａ1と共に第２のＭＯＳトランジスタ素子１１ｂ2の外部接続用の配線３２ｂ2を形成する。このとき、第１のＭＯＳトランジスタ素子１１ａ2及び第３のＭＯＳトランジスタ素子１１ｃ2については、外部接続用の配線を形成しない。
【００８８】
他方、ステップＳ３において、特定トランジスタ素子として、設定値がSSの第３のＭＯＳトランジスタ素子１１ｃ2が選択された場合、図１７（ｃ）に示すように、第１のＭＯＳトランジスタ素子１１ａ1の外部接続用の配線３２ａ1と共に第３のＭＯＳトランジスタ素子１１ｃ2の外部接続用の配線３２ｃ2を形成する。このとき、第１のＭＯＳトランジスタ素子１１ａ2及び第２のＭＯＳトランジスタ素子１１ｂ2については、外部接続用の配線を形成しない。
【００８９】
なお、第２の実施形態と同様に、ステップＳ２における第１のＭＯＳトランジスタ素子１１ａ2の駆動能力の実測値が、Typの設定値とSSの設定値と間の値、又はTypの設定値とFFの設定値と間の値である場合が考えられる。このときには、以下のように対処する。
【００９０】
ステップＳ３では、ステップＳ２における第１のＭＯＳトランジスタ素子１１ａ2の駆動能力の実測値が、LOW側に第２の実施形態の例えば半分程度変動した（第１のＭＯＳトランジスタ素子１１ａ2の設定値であるTypの値と、第３のＭＯＳトランジスタ素子１１ｃ2の設定値であるSSの値との間の中間値であるか、或いはこれに近い）場合、実測値の設定値との差異は、第２の実施形態の場合よりは絶対値の小さい有意の負値となる。
【００９１】
このとき、当該実測値と、第１のＭＯＳトランジスタ素子１１ａ2の設定値であるTypの値との差異を最も補償するには、第１のＭＯＳトランジスタ素子１１ａ2と第２のＭＯＳトランジスタ素子１１ｂ2とを共に特定トランジスタ素子として選択すれば良い。
そして、ステップＳ４では、入力回路及び出力回路において、一方については図１７（ａ）のように第１のＣＭＯＳトランジスタ素子３１ａの外部接続用の配線３２ａを形成し、他方については図１７（ｂ）のように第１のＭＯＳトランジスタ素子１１ａ1の外部接続用の配線３２ａ1と共に第２のＭＯＳトランジスタ素子１１ｂ2の外部接続用の配線３２ｂ2を形成すれば良い。
【００９２】
また、ステップＳ２における第１のＭＯＳトランジスタ素子１１ａ2の駆動能力の実測値が、High側に第２の実施形態の例えば半分程度変動した（第１のＭＯＳトランジスタ素子１１ａ2の設定値であるTypの値と、第２のＭＯＳトランジスタ素子１１ｂ2の設定値であるFFの値との間の中間値であるか、或いはこれに近い）場合、実測値の設定値との差異は、第２の実施形態の場合よりは絶対値の小さい有意の正値となる。
【００９３】
このとき、当該実測値と、第１のＭＯＳトランジスタ素子１１ａ2の設定値であるTypの値との差異を最も補償するには、第１のＭＯＳトランジスタ素子１１ａ2と第３のＭＯＳトランジスタ素子１１ｃ2とを共に特定トランジスタ素子として選択すれば良い。
そして、ステップＳ４では、入力回路及び出力回路において、一方については図１７（ａ）のように第１のＣＭＯＳトランジスタ素子３１ａの外部接続用の配線３２ａを形成し、他方については図１７（ｃ）のように第１のＭＯＳトランジスタ素子１１ａ1の外部接続用の配線３２ａ1と共に第３のＭＯＳトランジスタ素子１１ｃ2の外部接続用の配線３２ｃ2を形成すれば良い。
【００９４】
しかる後、第２の実施形態と同様に、図１のステップＳ５を実行し、半導体装置が製品として供される。
【００９５】
以上説明したように、本例によれば、製造の歩留りを低下させることなく、容易且つ確実に駆動能力が可及的に所望値に近い値に調節されてなるＣＭＯＳトランジスタを備えた信頼性の高い半導体集積回路を備えた半導体装置を実現することができる。
【００９６】
（変形例２）
本例では、変形例１とは逆の場合、即ち、ＣＭＯＳトランジスタ素子において製造プロセスの微小なバラつき等に起因して、例えばｐ型ＭＯＳトランジスタ素子は変動を受けるが、ｎ型ＭＯＳトランジスタ素子は変動を受けない場合について例示する。例えば図１８に示すように、クロック信号、入力信号及び出力信号がHigh側に変動する場合、ｎ型ＭＯＳトランジスタ素子では変動を受けず、ｐ型ＭＯＳトランジスタ素子のみで変動を受ける（レシオずれ）ことに起因することがある。なおこの場合、High側に変動する場合が多いが、Low側に変動するときもある。
【００９７】
本例では、以下のように上記の変動を補償する。
図１のフロー図に従って半導体装置を製造するに際して、先ず、第２の実施形態と同様にステップＳ１を実行する。
続いて、ステップＳ２において、作製された第１のＣＭＯＳトランジスタ素子３１ａの第１のＭＯＳトランジスタ素子１１ａ1，１１ａ2について、これらの駆動能力を測定する。本例では測定結果として、上記のように、ｎ型の第１のＭＯＳトランジスタ素子１１ａ1では駆動能力は殆ど変動しない、即ち実測値が第１のＭＯＳトランジスタ素子１１ａ2の設定値であるTypの値に一致するか、或いはこれに近い。これに対して、ｐ型の第１のＭＯＳトランジスタ素子１１ａ1では駆動能力が変動する、即ち実測値が第２のＭＯＳトランジスタ素子１１ｂ1の設定値であるFFの値又は第３のＭＯＳトランジスタ素子１１ｃ1の設定値であるSSの値に一致するか、或いはこれに近い。従って以下の例では、ｐ型の第１のＭＯＳトランジスタ素子１１ａ1についての駆動能力の実測値のみに基づいて、駆動能力の変動を補償する場合について説明する。
【００９８】
続いて、ステップＳ３において、特定トランジスタ素子を選択する。
例えば、ステップＳ２における第１のＭＯＳトランジスタ素子１１ａ1の駆動能力の実測値が殆ど変動しない（実測値が、第１のＭＯＳトランジスタ素子１１ａ1の設定値であるTypの値に一致するか、或いはこれに近い）場合、実測値の設定値との差異は０（或いは０に近い）となる。この状態を最も補償するＭＯＳトランジスタ素子は第１のＭＯＳトランジスタ素子１１ａ1自身となり、これが特定トランジスタ素子となる。
【００９９】
一方、ステップＳ２における第１のＭＯＳトランジスタ素子１１ａ1の駆動能力の実測値がHigh側に変動した（実測値が、第３のＭＯＳトランジスタ素子１１ｃ1の設定値であるSSの値に一致するか、或いはこれに近い）場合（図１８の場合に対応する。）、実測値の設定値との差異は有意の負値となる。この状態を最も補償するＭＯＳトランジスタ素子は、設定値がTypよりも大きいFFとされたもの、即ち第２のＭＯＳトランジスタ素子１１ｂ1となり、これが特定トランジスタ素子となる。
【０１００】
他方、ステップＳ２における第１のＭＯＳトランジスタ素子１１ａ1の駆動能力の実測値がLow側に変動した（実測値が、第２のＭＯＳトランジスタ素子１１ｂ1の設定値であるFFの値に一致するか、或いはこれに近い）場合、実測値の設定値との差異は有意の正値となる。この状態を最も補償するＭＯＳトランジスタ素子は、設定値がTypよりも小さいSSとされたもの、即ち第３のＭＯＳトランジスタ素子１１ｃ1となり、これが特定トランジスタ素子となる。
【０１０１】
上記の基準によりＭＯＳトランジスタ素子を選択することにより、選ばれた特定トランジスタ素子は、各ＭＯＳトランジスタ素子１１ａ1，１１ｂ1，１１ｃ1のうちで、そのトランジスタ特性の実測値が予め規定された所望の駆動能力、即ち上記の例では第１のＭＯＳトランジスタ素子１１ａ1の設定値に最も近いものとなる。
【０１０２】
続いて、ステップＳ４において、各ＭＯＳトランジスタ素子１１ａ1，１１ｂ1，１１ｃ1のうちで、特定トランジスタ素子のみについて外部接続用の配線を形成する。但し本例では、ステップＳ３で選択された特定トランジスタ素子と共にｎ型の第１のＭＯＳトランジスタ素子１１ａ2について共通（図１９中で破線で囲む）に外部接続用の配線を形成し、言わば合成的にＣＭＯＳトランジスタを構成する。
【０１０３】
詳細には、ステップＳ３において、特定トランジスタ素子として、設定値がTypの第１のＭＯＳトランジスタ素子１１ａ1が選択された場合、図１９（ａ）に示すように、第１のＭＯＳトランジスタ素子１１ａ2の外部接続用の配線と共に第１のＭＯＳトランジスタ素子１１ａ1の外部接続用の配線（この場合、第２の実施形態における第１のＣＭＯＳトランジスタ素子３１ａの外部接続用の配線３２ａと同じ）を形成する。このとき、第２のＭＯＳトランジスタ素子１１ｂ1及び第３のＭＯＳトランジスタ素子１１ｃ1については、外部接続用の配線を形成しない。
【０１０４】
一方、ステップＳ３において、特定トランジスタ素子として、設定値がFFの第２のＭＯＳトランジスタ素子１１ｂ1が選択された場合、図１９（ｂ）に示すように、第１のＭＯＳトランジスタ素子１１ａ2の外部接続用の配線３２ａ2と共に第２のＭＯＳトランジスタ素子１１ｂ1の外部接続用の配線３２ｂ1を形成する。このとき、第１のＭＯＳトランジスタ素子１１ａ1及び第３のＭＯＳトランジスタ素子１１ｃ1については、外部接続用の配線を形成しない。
【０１０５】
他方、ステップＳ３において、特定トランジスタ素子として、設定値がSSの第３のＭＯＳトランジスタ素子１１ｃ1が選択された場合、図１９（ｃ）に示すように、第１のＭＯＳトランジスタ素子１１ａ2の外部接続用の配線３２ａ2と共に第３のＭＯＳトランジスタ素子１１ｃ1の外部接続用の配線３２ｃ1を形成する。このとき、第１のＭＯＳトランジスタ素子１１ａ1及び第２のＭＯＳトランジスタ素子１１ｂ1については、外部接続用の配線を形成しない。
【０１０６】
なお、第２の実施形態と同様に、ステップＳ２における第１のＭＯＳトランジスタ素子１１ａ1の駆動能力の実測値が、Typの設定値とSSの設定値と間の値、又はTypの設定値とFFの設定値と間の値である場合が考えられる。このときには、以下のように対処する。
【０１０７】
ステップＳ３では、ステップＳ２における第１のＭＯＳトランジスタ素子１１ａ1の駆動能力の実測値が、High側に第２の実施形態の例えば半分程度変動した（第１のＭＯＳトランジスタ素子１１ａ1の設定値であるTypの値と、第３のＭＯＳトランジスタ素子１１ｃ1の設定値であるSSの値との間の中間値であるか、或いはこれに近い）場合、実測値の設定値との差異は、第２の実施形態の場合よりは絶対値の小さい有意の負値となる。
【０１０８】
このとき、当該実測値と、第１のＭＯＳトランジスタ素子１１ａ1の設定値であるTypの値との差異を最も補償するには、第１のＭＯＳトランジスタ素子１１ａ1と第２のＭＯＳトランジスタ素子１１ｂ1とを共に特定トランジスタ素子として選択すれば良い。
そして、ステップＳ４では、入力回路及び出力回路において、一方については図１９（ａ）のように第１のＣＭＯＳトランジスタ素子３１ａの外部接続用の配線３２ａを形成し、他方については図１９（ｂ）のように第１のＭＯＳトランジスタ素子１１ａ2の外部接続用の配線３２ａ2と共に第２のＭＯＳトランジスタ素子１１ｂ1の外部接続用の配線３２ｂ1を形成すれば良い。
【０１０９】
また、ステップＳ２における第１のＭＯＳトランジスタ素子１１ａ1の駆動能力の実測値が、Low側に第２の実施形態の例えば半分程度変動した（第１のＭＯＳトランジスタ素子１１ａ1の設定値であるTypの値と、第２のＭＯＳトランジスタ素子１１ｂ1の設定値であるFFの値との間の中間値であるか、或いはこれに近い）場合、実測値の設定値との差異は、第２の実施形態の場合よりは絶対値の小さい有意の正値となる。
【０１１０】
このとき、当該実測値と、第１のＭＯＳトランジスタ素子１１ａ1の設定値であるTypの値との差異を最も補償するには、第１のＭＯＳトランジスタ素子１１ａ1と第３のＭＯＳトランジスタ素子１１ｃ1とを共に特定トランジスタ素子として選択すれば良い。
そして、ステップＳ４では、入力回路及び出力回路において、一方については図１９（ａ）のように第１のＣＭＯＳトランジスタ素子３１ａの外部接続用の配線３２ａを形成し、他方については図１９（ｃ）のように第１のＭＯＳトランジスタ素子１１ａ2の外部接続用の配線３２ａ2と共に第３のＭＯＳトランジスタ素子１１ｃ1の外部接続用の配線３２ｃ1を形成すれば良い。
【０１１１】
しかる後、第２の実施形態と同様に、図１のステップＳ５を実行し、半導体装置が製品として供される。
【０１１２】
以上説明したように、本例によれば、製造の歩留りを低下させることなく、容易且つ確実に駆動能力が可及的に所望値に近い値に調節されてなるＣＭＯＳトランジスタを備えた信頼性の高い半導体集積回路を備えた半導体装置を実現することができる。
【０１１３】
（変形例３）
第２の実施形態において、図１３（ｂ）におけるクロック信号、入力信号及び出力信号が、例えば図２０の破線部分のように各信号の立ち上がり、立ち下りで波形になまりが生じる場合がある。本例では、このような場合の方策について例示する。
【０１１４】
本例では、以下のように上記の変動を補償する。
図１のフロー図に従って半導体装置を製造するに際して、先ず、第２の実施形態と同様にステップＳ１を実行する。
続いて、ステップＳ２において、作製された第１のＣＭＯＳトランジスタ素子３１ａについて、その素子特性である駆動能力を測定する。
【０１１５】
図２０における各信号の波形のなまりは、例えば、ステップＳ２における測定結果（実測値）が第３のＣＭＯＳトランジスタ素子３１ｃの設定値であるSSの値に一致するか、或いはこれに近い場合に対応する。この場合には、ステップＳ３において、図２０における各信号の波形のなまりを補償すべく、トランジスタ特性値をFFに設定した第２のＣＭＯＳトランジスタ素子３１ｂを特定トランジスタ素子として選択する。
続いて、ステップＳ４において、第２の実施形態の図１５（ｂ）と同様に、第２のＣＭＯＳトランジスタ素子３１ｂの外部接続用の配線３２ｂを形成する。このとき、第１のＣＭＯＳトランジスタ素子３１ａ及び第３のＣＭＯＳトランジスタ素子３１ｃについては、外部接続用の配線を形成しない。
【０１１６】
なお本例では、クロック信号、入力信号及び出力信号の波形に生じるなまりの態様としては、様々なものが考えられる。例えばなまりの方向が図２０と逆（High側）の場合は、例えば、ステップＳ２における測定結果（実測値）が第２のＣＭＯＳトランジスタ素子３１ｂの設定値であるFFの値に一致するか、或いはこれに近い場合に対応する。この場合には、ステップＳ３において、当該波形のなまりを補償すべく、トランジスタ特性値をSSに設定した第３のＣＭＯＳトランジスタ素子３１ｃを特定トランジスタ素子として選択する。
【０１１７】
また、各信号の波形に生じるなまりの態様として、立ち上がりの部位と立ち下がりの部位とで異なる場合が考えられる。ＣＭＯＳトランジスタ素子では、波形の立ち上がりの部位がｐ型のＭＯＳトランジスタ、立ち下がりの部位がｎ型のＭＯＳトランジスタの影響を受ける傾向にある。従ってこのような場合、変形例１，２のようにステップＳ２において第１のＣＭＯＳトランジスタ素子３１ａを構成するＭＯＳトランジスタ素子１１ａ1，１１ａ2の各々について駆動能力を測定し、ステップＳ３において実測値を補償する設定値を有するいくつかのＭＯＳトランジスタ素子を選択し、ステップＳ４において当該選択に従って第１〜第３のＣＭＯＳトランジスタ素子３１ａ〜３１ｃを構成する各ＭＯＳトランジスタ素子について適宜に配線を形成することになる。
【０１１８】
しかる後、第１の実施形態と同様に、図１のステップＳ５を実行し、半導体装置が製品として供される。
【０１１９】
以上説明したように、本例によれば、製造の歩留りを低下させることなく、容易且つ確実に駆動能力が可及的に所望値に近い値に調節されてなるＣＭＯＳトランジスタを備えた信頼性の高い半導体集積回路を備えた半導体装置を実現することができる。
【０１２０】
なお、第１及び第２の実施形態（各変形例を含む）では、ステップＳ２における駆動能力の測定対象を、設定値がTypとされた第１のＭＯＳトランジスタ素子或いは第１のＣＭＯＳトランジスタ素子としたが、設定値がFFとされた第２のＭＯＳトランジスタ素子又は第２のＣＭＯＳトランジスタ素子、又は設定値がSSとされた第２のＭＯＳトランジスタ素子又は第２のＣＭＯＳトランジスタ素子を測定対象とすることも考えられる。この場合、ステップＳ３において、当該測定対象のＭＯＳトランジスタ素子或いはＣＭＯＳトランジスタ素子における実測値と設定値との差異を基準として、特定トランジスタ素子を選択することになる。
【０１２１】
（第３の実施形態）
本実施形態では、半導体素子として抵抗素子を有する半導体集積回路を備えた半導体装置及びその製造方法を開示する。
図２１は、本実施形態による半導体装置の製造方法を工程順に示すフロー図である。
【０１２２】
先ず、ステップＳ１において、バルク工程を実行する。
ここでは、半導体集積回路を構成する各種のＭＯＳトランジスタ等（ここではＣＭＯＳトランジスタを例示する。）と共に、抵抗素子を形成する。なお抵抗素子では、その素子特性は電気抵抗値となる。
【０１２３】
詳細には、図２２の回路図に示すように、電気抵抗値を所望値、ここでは中間値に設定した第１の抵抗素子４１ａと、電気抵抗値を中間値よりも大きな値に設定した第２の抵抗素子４１ｂと、電気抵抗値を中間値よりも小さな値に設定した第３の抵抗素子４１ｃとをそれぞれ作製する。
【０１２４】
抵抗素子を作製するには、例えば図２３に示すように、シリコン基板４２の素子形成領域の所定部分に不純物ｐ型（ホウ素（Ｂ+）等）又はｎ型（リン（Ｐ+），砒素（Ａｓ+）等））をイオン注入して不純物拡散領域４３を形成する。この不純物拡散領域４３が抵抗素子として機能する。ここで、イオン注入のドーズ量や加速エネルギーを適宜調節して不純物の濃度を制御することにより、電気抵抗値を変えることができる。一般的には、不純物濃度が高いほど、電気抵抗値が小さくなる。
【０１２５】
続いて、ステップＳ３において、特定抵抗素子を選択する。
例えば、ステップＳ２における第１の抵抗素子４１ａの電気抵抗値の実測値が殆ど変動しない（実測値が、第１の抵抗素子４１ａの設定値に一致するか、或いはこれに近い）場合、実測値の設定値との差異は０（或いは０に近い）となる。この状態を最も補償する抵抗素子は第１の抵抗素子４１ａ自身となり、これが特定抵抗素子となる。
【０１２６】
一方、ステップＳ２における第１の抵抗素子４１ａの電気抵抗値の実測値が第３の抵抗素子４１ｃの設定値に一致するか、或いはこれに近い場合、実測値の設定値との差異は有意の負値となる。この状態を最も補償する抵抗素子は、設定値が中間値よりも大きい値とされたもの、即ち第２の抵抗素子４１ｂとなり、これが特定抵抗素子となる。
【０１２７】
他方、ステップＳ２における第１の抵抗素子４１ａの電気抵抗値の実測値が第２の抵抗素子４１ｂの設定値に一致するか、或いはこれに近い場合、実測値の設定値との差異は有意の正値となる。この状態を最も補償する抵抗素子は、設定値が中間値よりも小さい値とされたもの、即ち第３の抵抗素子４１ｃとなり、これが特定抵抗素子となる。
【０１２８】
上記の基準により抵抗素子を選択することにより、選ばれた特定抵抗素子は、各抵抗素子４１ａ〜４１ｃのうちで、その電気抵抗値の実測値が予め規定された所望値、即ち上記の例では第１の抵抗素子４１ａの設定値に最も近いものとなる。
【０１２９】
続いて、ステップＳ４において、各抵抗素子４１ａ〜４１ｃのうちで、特定抵抗素子のみについて外部接続用の配線を形成する。
詳細には、ステップＳ３において、特定抵抗素子として、設定値が中間値の第１の抵抗素子４１ａが選択された場合、図２４（ａ）に示すように、第１の抵抗素子４１ａの外部接続用の配線４４ａを形成する。このとき、第２の抵抗素子４１ｂ及び第３の抵抗素子４１ｃについては、外部接続用の配線を形成しない。
【０１３０】
一方、ステップＳ３において、特定抵抗素子として、設定値が中間値より大きい第２の抵抗素子４１ｂが選択された場合、図２４（ｂ）に示すように、第２の抵抗素子４１ｂの外部接続用の配線４４ｂを形成する。このとき、第１の抵抗素子４１ａ及び第３の抵抗素子４１ｃについては、外部接続用の配線を形成しない。
【０１３１】
他方、ステップＳ３において、特定抵抗素子として、設定値が中間値より小さい第３の抵抗素子４１ｃが選択された場合、図２４（ｃ）に示すように、第３の抵抗素子４１ｃの外部接続用の配線４４ｃを形成する。このとき、第１の抵抗素子４１ａ及び第２の抵抗素子４１ｂについては、外部接続用の配線を形成しない。
【０１３２】
しかる後、第１の実施形態と同様に、図１と同様にステップＳ５を実行し、半導体装置が製品として供される。
【０１３３】
なお、本実施形態では、ステップＳ２における電気抵抗値の測定対象を、設定値が中間値とされた第１の抵抗素子としたが、設定値が中間値よりも大きい第２の抵抗素子、又は設定値が中間値よりも小さい第３の抵抗素子を測定対象とすることも考えられる。この場合、ステップＳ３において、当該測定対象の抵抗素子における実測値と設定値との差異を基準として、特定抵抗素子を選択することになる。
【０１３４】
以上説明したように、本例によれば、製造の歩留りを低下させることなく、容易且つ確実に電気抵抗値が可及的に所望値に近い値に調節されてなる抵抗素子を備えた信頼性の高い半導体集積回路を備えた半導体装置を実現することができる。
上記のように最適な抵抗素子を形成することにより、第２の実施形態及びその諸変形例で説明したＣＭＯＳトランジスタやこれを構成する各ＭＯＳトランジスタのトランジスタ特性、更には各信号の波形に生じるなまりを適宜補償することもできる。
【０１３５】
（第４の実施形態）
本実施形態では、半導体素子として容量素子を有する半導体集積回路を備えた半導体装置及びその製造方法を開示する。容量素子は、例えばエレクトロマイグレーション等を抑えたり、ＭＯＳトランジスタ等のトランジスタ特性を安定化させる目的で、半導体装置において用いられる。
図２５は、本実施形態による半導体装置の製造方法を工程順に示すフロー図である。
【０１３６】
先ず、ステップＳ１において、バルク工程を実行する。
ここでは、半導体集積回路を構成する各種のＭＯＳトランジスタ等（ここではＣＭＯＳトランジスタを例示する。）と共に、容量素子を形成する。なお容量素子では、その素子特性は電気容量となる。
【０１３７】
詳細には、図２６の回路図に示すように、電気容量を所望値、ここでは中間値に設定した第１の容量素子５１ａと、電気容量を中間値よりも大きな値に設定した第２の容量素子５１ｂと、電気容量を中間値よりも小さな値に設定した第３の容量素子５１ｃとをそれぞれ作製する。
【０１３８】
容量素子を作製するには、例えば図２７に示すように、先ず、シリコン基板５２の素子形成領域の所定部分に不純物ｐ型（ホウ素（Ｂ+）等）又はｎ型（リン（Ｐ+），砒素（Ａｓ+）等））をイオン注入して下部電極５３を形成する。次に、下部電極５３上に所定の誘電体材料等からなる容量絶縁膜５４を形成する。そして、容量絶縁膜５４上に多結晶シリコン（適宜に不純物等を含有する。）等を導電材料からなる上部電極５５を形成する。以上により、下部電極５３上に容量絶縁膜５４を介して上部電極５５が形成されてなる容量素子が形成される。ここで、容量絶縁膜５４の材料や厚みを適宜調節することにより、電気容量を変えることができる。一般的には、容量絶縁膜５４の誘電率が高く、又は容量絶縁膜５４が薄いほど、電気容量が大きくなる。
【０１３９】
続いて、ステップＳ３において、特定容量素子を選択する。
例えば、ステップＳ２における第１の容量素子５１ａの電気容量の実測値が殆ど変動しない（実測値が、第１の容量素子５１ａの設定値に一致するか、或いはこれに近い）場合、実測値の設定値との差異は０（或いは０に近い）となる。この状態を最も補償する容量素子は第１の容量素子５１ａ自身となり、これが特定容量素子となる。
【０１４０】
一方、ステップＳ２における第１の容量素子５１ａの電気容量の実測値が第３の容量素子５１ｃの設定値に一致するか、或いはこれに近い場合、実測値の設定値との差異は有意の負値となる。この状態を最も補償する容量素子は、設定値が中間値よりも大きい値とされたもの、即ち第２の容量素子５１ｂとなり、これが特定容量素子となる。
【０１４１】
他方、ステップＳ２における第１の容量素子５１ａの電気容量の実測値が第２の容量素子５１ｂの設定値に一致するか、或いはこれに近い場合、実測値の設定値との差異は有意の正値となる。この状態を最も補償する容量素子は、設定値が中間値よりも小さい値とされたもの、即ち第３の容量素子５１ｃとなり、これが特定容量素子となる。
【０１４２】
上記の基準により容量素子を選択することにより、選ばれた特定容量素子は、各容量素子５１ａ〜５１ｃのうちで、その電気容量の実測値が予め規定された所望値、即ち上記の例では第１の容量素子５１ａの設定値に最も近いものとなる。
【０１４３】
続いて、ステップＳ４において、各容量素子５１ａ〜５１ｃのうちで、特定容量素子のみについて外部接続用の配線を形成する。
詳細には、ステップＳ３において、特定容量素子として、設定値が中間値の第１の容量素子５１ａが選択された場合、図２８（ａ）に示すように、第１の容量素子５１ａの外部接続用の配線５６ａを形成する。このとき、第２の容量素子５１ｂ及び第３の容量素子５１ｃについては、外部接続用の配線を形成しない。
【０１４４】
一方、ステップＳ３において、特定容量素子として、設定値が中間値より大きい第２の容量素子５１ｂが選択された場合、図２８（ｂ）に示すように、第２の容量素子５１ｂの外部接続用の配線５６ｂを形成する。このとき、第１の容量素子５１ａ及び第３の容量素子５１ｃについては、外部接続用の配線を形成しない。
【０１４５】
他方、ステップＳ３において、特定容量素子として、設定値が中間値より小さい第３の容量素子５１ｃが選択された場合、図２８（ｃ）に示すように、第３の容量素子５１ｃの外部接続用の配線５６ｃを形成する。このとき、第１の容量素子５１ａ及び第２の容量素子５１ｂについては、外部接続用の配線を形成しない。
【０１４６】
しかる後、第１の実施形態と同様に、図１と同様にステップＳ５を実行し、半導体装置が製品として供される。
【０１４７】
なお、本実施形態では、ステップＳ２における電気容量の測定対象を、設定値が中間値とされた第１の容量素子としたが、設定値が中間値よりも大きい第２の容量素子、又は設定値が中間値よりも小さい第３の容量素子を測定対象とすることも考えられる。この場合、ステップＳ３において、当該測定対象の容量素子における実測値と設定値との差異を基準として、特定容量素子を選択することになる。
【０１４８】
以上説明したように、本例によれば、製造の歩留りを低下させることなく、容易且つ確実に電気容量が可及的に所望値に近い値に調節されてなる容量素子を備えた信頼性の高い半導体集積回路を備えた半導体装置を実現することができる。
上記のように最適な容量素子を形成することにより、第２の実施形態及びその諸変形例で説明したＣＭＯＳトランジスタやこれを構成する各ＭＯＳトランジスタのトランジスタ特性、更には各信号の波形に生じるなまりを適宜補償することもできる。
【図面の簡単な説明】
【０１４９】
【図１】第１の実施形態による半導体装置の製造方法を工程順に示すフロー図である。
【図２】第１の本実施形態による半導体装置の製造方法を工程順に示す断面図である。
【図３】図２に引き続き、第１の本実施形態による半導体装置の製造方法を工程順に示す断面図である。
【図４】図３に引き続き、第１の本実施形態による半導体装置の製造方法を工程順に示す断面図である。
【図５】Typ、FF、SSについて、それぞれのトランジスタ特性値を示す特性図である。
【図６】第１の本実施形態による半導体装置の製造方法（図２に相当）を示す回路図である。
【図７】第１の本実施形態におけるトランジスタ特性の実測値を示す特性図である。
【図８】第１の本実施形態による半導体装置の製造方法（図４の次工程）を示す回路図である。
【図９】第１の本実施形態による半導体装置の製造方法において、図３の他の例を示す断面図である。
【図１０】第１の本実施形態の変形例におけるトランジスタ特性の実測値を示す特性図である。
【図１１】第１の本実施形態の変形例による半導体装置の製造方法を示す回路図である。
【図１２】第１の本実施形態の変形例による半導体装置の製造方法を示す回路図である。
【図１３】ＣＭＯＳトランジスタを備えた半導体装置におけるクロック信号、入力信号及び出力信号を示す特性図である。
【図１４】第２の本実施形態による半導体装置の製造方法を示す回路図である。
【図１５】第２の本実施形態による半導体装置の製造方法を示す回路図である。
【図１６】ＣＭＯＳトランジスタを備えた半導体装置におけるクロック信号、入力信号及び出力信号を示す特性図である。
【図１７】第２の本実施形態の変形例１による半導体装置の製造方法を示す回路図である。
【図１８】ＣＭＯＳトランジスタを備えた半導体装置におけるクロック信号、入力信号及び出力信号を示す特性図である。
【図１９】第２の本実施形態の変形例２による半導体装置の製造方法を示す回路図である。
【図２０】ＣＭＯＳトランジスタを備えた半導体装置におけるクロック信号、入力信号及び出力信号を示す特性図である。
【図２１】第３の実施形態による半導体装置の製造方法を工程順に示すフロー図である。
【図２２】第３の本実施形態による半導体装置の製造方法を示す回路図である。
【図２３】第３の本実施形態による抵抗素子の製造方法を示す断面図である。
【図２４】第３の本実施形態による半導体装置の製造方法を示す回路図である。
【図２５】第４の実施形態による半導体装置の製造方法を工程順に示すフロー図である。
【図２６】第４の本実施形態による半導体装置の製造方法を示す回路図である。
【図２７】第４の本実施形態による抵抗素子の製造方法を示す断面図である。
【図２８】第４の本実施形態による半導体装置の製造方法を示す回路図である。
【符号の説明】
【０１５０】
１，４２，５２  シリコン基板
２  ゲート絶縁膜
３ａ，３ｂ，３ｃ  ゲート電極
４  エクステンション領域
５  サイドウォール絶縁膜
６  ソース／ドレイン領域
７層間絶縁膜
８ａ  コンタクト孔
８  導電プラグ
９，１２，３２ａ，３２ｂ，３２ｃ，３２ａ1，３２ａ2，３２ｂ1，３２ｂ2，３２ｃ1，３２ｃ2，４４ａ，４４ｂ，４４ｃ，５６ａ，５６ｂ，５６ｃ  配線
１０ａ，１０ｂ，１０ｃ  素子形成領域
１１ａ  第１のＭＯＳトランジスタ素子
１１ｂ  第２のＭＯＳトランジスタ素子
１１ｃ  第３のＭＯＳトランジスタ素子
１１ａ1  ｐ型の第１のＭＯＳトランジスタ素子
１１ａ2  ｎ型の第１のＭＯＳトランジスタ素子
１１ｂ1  ｐ型の第２のＭＯＳトランジスタ素子
１１ｂ2  ｎ型の第２のＭＯＳトランジスタ素子
１１ｃ1  ｐ型の第３のＭＯＳトランジスタ素子
１１ｃ2  ｎ型の第３のＭＯＳトランジスタ素子
２１ａ，２１ｂ，２１ｃ  入力回路
２２ａ，２２ｂ，２２ｃ  出力回路
２３  内部回路
３１ａ  第１のＣＭＯＳトランジスタ素子
３１ｂ  第２のＣＭＯＳトランジスタ素子
３１ｃ  第３のＣＭＯＳトランジスタ素子
４１ａ  第１の抵抗素子
４１ｂ  第２の抵抗素子
４１ｃ  第３の抵抗素子
４３  不純物拡散領域
５１ａ  第１の容量素子
５１ｂ  第２の容量素子
５１ｃ  第３の容量素子
５３  下部電極
５４  容量絶縁膜
５５  上部電極
【図１】
0005433961.tif 000002
【図２】
0005433961.tif 000003
【図３】
0005433961.tif 000004
【図４】
0005433961.tif 000005
【図５】
0005433961.tif 000006
【図６】
0005433961.tif 000007
【図７】
0005433961.tif 000008
【図８】
0005433961.tif 000009
【図９】
0005433961.tif 000010
【図１０】
0005433961.tif 000011
【図１１】
0005433961.tif 000012
【図１２】
0005433961.tif 000013
【図１３】
0005433961.tif 000014
【図１４】
0005433961.tif 000015
【図１５】
0005433961.tif 000016
【図１６】
0005433961.tif 000017
【図１７】
0005433961.tif 000018
【図１８】
0005433961.tif 000019
【図１９】
0005433961.tif 000020
【図２０】
0005433961.tif 000021
【図２１】
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【図２２】
0005433961.tif 000023
【図２３】
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【図２４】
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【図２５】
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【図２６】
0005433961.tif 000027
【図２７】
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【図２８】
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