(57)【特許請求の範囲】
【請求項１】
(a1)次を具備する、ベースバンド信号を中間周波数信号にコンバートするためのディジタル回路：
(a2)第１の周波数の第１の周期信号を供給するための信号源；
(a3)前記第１の周期信号から第２の周波数の第２の周期信号を供給するための、ダイレクト・ディジタル・シンセサイザーを含む周波数シンセサイザー手段；
(a4)前記第２の周期信号を使用してベースバンド信号をディジタル中間周波数信号にディジタル方式でアップコンバートするためのアップコンバート手段、
(a5)ここにおいて、前記アップコンバート手段は、前記ベースバンド信号から望ましくない信号を取り除くためのディジタル・フィルタを備えている；及び
(a6)前記アップコンバート手段の後に配置された、前記第１の周期信号を使用して前記ディジタル中間周波数信号をアナログ中間周波信号にコンバートするための、デルタ−シグマ・ディジタル／アナログ・コンバータ。
【請求項２】
前記信号源が電圧制御発振器を含む請求項１のディジタル回路。
【請求項３】
前記アップコンバート手段が第１及び第２のディジタル・ミキサを含む、請求項１のディジタル回路。
【請求項４】
前記アップコンバート手段がディジタル自動利得制御回路を含む、請求項１のディジタル回路。
【請求項５】
前記デルタ−シグマ・ディジタル／アナログ・コンバータが２よりも大きな次数を有するデルタ−シグマ変調器を含む、請求項１のディジタル回路。
【請求項６】
前記デルタ−シグマ変調器が第６次デルタ−シグマ変調器である、請求項５のディジタル回路。
【請求項７】
前記デルタ−シグマ・ディジタル／アナログ・コンバータが低ビット・ディジタル／アナログ・コンバータを含む、請求項１のディジタル回路。
【請求項８】
前記ディジタル／アナログ・コンバータが１ビット・ディジタル／アナログ・コンバータである、請求項７のディジタル回路。
【請求項９】
前記ダイレクト・ディジタル・シンセサイザーはプログラム可能なダイレクト・ディジタル・シンセサイザーである、請求項１のディジタル回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は通信システムに関する。明確には、本発明は通信網において使用されるトランシーバに関する。
【背景技術】
【０００２】
セルラ電気通信システムは、１つ以上の基地局と通信している複数の移動トランシーバによって特徴づけられる。各トランシーバは送信器と受信器とを含む。
【０００３】
典型的なトランシーバでは、アンテナによって受信されたアナログ無線周波（ＲＦ）入力信号は、ＲＦセクションによって中間周波（ＩＦ）にダウンコンバートされる(downconverted)。信号処理回路はノイズフィルタリングを実行し、そしてアナログ自動利得制御（ＡＧＣ）回路構成によって信号の大きさを調整する。ＩＦセクションはその後信号をミックスしベースバンドにダウンし、そして該アナログ信号をディジタル信号にコンバートする。ディジタル信号はその後出力音声またはデータへのさらなる信号処理のためにベースバンド・プロセッサに入力される。
【０００４】
同様に、送信器はベースバンド・プロセッサからディジタル入力を受信し、そして入力をアナログ信号にコンバートする。この信号はその後濾波されそしてＩＦ段によって中間周波数にアップコンバートされる(upconverted)。送信信号の利得は調整され、そしてＩＦ信号は無線送信の準備のためにＲＦにアップコンバートされる。
【０００５】
送信及び受信の両セクションでは、信号利得調整及びミキシングは典型的にアナログ領域で実行される。これは信号のダウンコンバート，アップコンバート，及びミキシングのために複数の局部発振器（ＬＯｓ）の使用を必要とする。アナログ局部発振器はかさばりがちであり、そして１つ以上の位相同期・ループ（ＰＬＬ）の使用を必要とする。周知のように、位相同期・ループはかなりの電力量を消費する大型で高価な回路である。よって複数のＰＬＬの使用は、アナログ局部発振器及びこれらの回路を使用しているトランシーバのコスト，サイズ及び電力消費量を上げる。
【０００６】
よって、低雑音特性及び最小電力消費量を持つ効率的なコスト，効率的なスペースのトランシーバのための技術が必要である。
【発明の概要】
【０００７】
当分野における必要性は本発明のトランシーバによって扱われる。本発明のトランシーバはベースバンド信号を中間周波数信号にコンバートするためのディジタル回路を含む。信号源は第１の周波数の第１の周期信号を供給する。ダイレクト・ディジタル・シンセサイザは第１の周期の参照信号(reference signal)から第２の周波数の第２の周期信号を供給する。アップコンバータ回路はベースバンド信号を第２の周期信号を使用しているディジタル中間周波数信号にディジタル方式でアップコンバートする。ディジタル／アナログ・コンバータはディジタル中間周波数信号を第１の周期信号を使用しているアナログ中間周波数信号にコンバートする。
【０００８】
トランシーバの実施では、ディジタル回路は第２の周期信号に応じて第１の送信信号を第１の周波数から第２の周波数にアップコンバートし、そしてそれに応じてディジタル送信信号を供給する。第２の回路はディジタル送信信号をアナログ送信信号にコンバートする(convert)ために準備される。送信及び受信回路構成は、それぞれアナログ送信信号を送信するため及びアナログ受信信号を受信するために準備される。
【０００９】
特別の実施例では、第２の周期信号に応じてディジタル受信信号を供給するためにアナログ受信信号はディジタル方式でダウンコンバートされる。発明の重要な特徴は単一の局部発振器での第１及び第２の周期信号の供給に帰する。ダイレクト・ディジタル・シンセサイザが局部発振器の出力から１つの参照信号を発生するために含まれる。
【００１０】
送信回路は第１の周期信号を入力として有しているデルターシグマ・ディジタル／アナログ・コンバータ(delta-sigma digital-to-analog converter)を含む。デルターシグマ・ディジタル／アナログ・コンバータは低ビット・ディジタル／アナログ・コンバータ及びデルターシグマ変調器を有する。
【００１１】
実施例では、低ビット・ディジタル／アナログ・コンバータが１ビット・ディジタル／アナログ・コンバータであり、デルタ−シグマ変調器は第６次(sixth order)デルタ−シグマ変調器である。デルタ−シグマ変調器は大略次の利得：３／２，−３／４，１／８を持つ増幅器を含む。
【００１２】
送信回路は第１の信号の利得を調整するためのディジタル自動利得制御回路を含む。自動利得制御回路の出力はデルタ−シグマ・ディジタル／アナログ・コンバータへの入力である。また、ディジタル・ローパスフィルタ，ディジタル・ミキサ，及びディジタル加算器が送信回路に含まれる。ディジタル加算器の出力は自動利得制御回路に入力を供給する。
【００１３】
本発明の新規の設計はダイレクト・ディジタル・シンセサイザ及びデルタ−シグマ・ディジタル／アナログ・コンバータの使用による局部発振器の削除によって容易となる。局部発振器の削除により、電力及びスペースの節約が実現される。
【図面の簡単な説明】
【００１４】
【図１】従来の技術のトランシーバのブロック図である。
【図２】本発明の教えに従って作成され、そしてデルタ−シグマ（ΔΣ）・ディジタル／アナログ・コンバータ（ＤＡＣ）及びダイレクト・ディジタル・シンセサイザ（ＤＤＳ）を使用しているトランシーバのブロック図である。
【図３】図２のΔΣＤＡＣのブロック図である。
【発明を実施するための形態】
【００１５】
本発明の特徴，対象及び長所は、ここで及び全体を通して付記される参照符号を有する図面と関連して、下に述べる詳細説明からさらに明白になるであろう。
【００１６】
本発明が特別の出願のための実施例を参照してここに記述されている一方で、発明がそれに制限されないこことは理解されるべきである。この分野において通常の技術を有しそしてここに規定された教えをアクセスするものは、追加の変更，応用，及びそれの範囲内と本発明が非常に有用である追加分野内の実施例を認めるであろう。
【００１７】
伝統的なトランシーバの次の復習は本発明の理解を容易にすることを意図している。
【００１８】
図１は先の技術のトランシーバ２０のブロック図である。トランシーバ２０は２重変換 (dual conversion)電気通信トランシーバで、ＲＦ信号を送受信するためのアンテナ２１を含む。アンテナ２１に接続されたデュプレクサ２２は送信ＲＦ信号２６からの受信ＲＦ信号２４の分離を容易にする。
【００１９】
受信ＲＦ信号２４は、受信ＲＦ増幅器２８，ＲＦ／ＩＦミキサ３０，受信バンドパスフィルタ３２，アナログ受信自動利得制御（ＡＧＣ）回路３４，及びアナログ・ＩＦ／ベースバンド処理回路３６を含む、受信回路に入る。受信ＲＦ信号２４は受信増幅器２８によって増幅され、ＲＦ／ＩＦミキサ３０により中間周波数に混合され、受信バンドパスフィルタ３２によって濾波され、受信ＡＧＣ３４によって利得調整され、そしてその後アナログ・ＩＦ／ベースバンド処理回路３６によりディジタル・ベースバンド信号にコンバートされる。ディジタル・ベースバンド信号４８はその後ディジタル・ベースバンド・プロセッサ４６に入力される。
【００２０】
ＲＦ送信信号２６は、送信ＲＦ増幅器３８，ＩＦ／ＲＦミキサ４０，送信バンドパスフィルタ４２，及びアナログ・ベースバンド／ＩＦ処理回路４４を含む送信回路からデュプレクサ２２に到着する。ディジタル・ベースバンド・プロセッサ出力信号５０はアナログ・ベースバンド／ＩＦ処理回路４４によって受信され、そこではそれらの信号はアナログ信号にコンバートされ、その後送信バンドパスフィルタ４２によって濾波されるＩＦ信号に混合され、ＩＦ／ＲＦミキサ４０によってＲＦにまで混合され、送信増幅器３８によって増幅され、そしてその後デュプレクサ２２及びアンテナ２１経由で送信される。
【００２１】
受信回路及び送信回路は両者とも、受信したベースバンド・ディジタル信号４８を処理し、ディジタル・ベースバンド・プロセッサ出力信号５０を出力する、ディジタル・ベースバンド・プロセッサ４６に接続される。ベースバンド・プロセッサ４６は、信号／音声変換及び／又はその逆のような機能を含んでもよい。
【００２２】
ベースバンド・プロセッサ出力信号５０は互いに９０°位相が異なっており、同相（Ｉ）および４相（Ｑ）信号に対応する。出力信号５０は、それらがその後ミキシングの準備にローパスフィルタ５４によって濾波されるアナログ信号にコンバートされる、アナログ・ベースバンド／ＩＦ処理回路４４内のディジタル／アナログ・コンバータ  （複数のＤＡＣ）５２に入力される。信号の位相は９０°シフタ５６，ベースバンド／ＩＦミキサ５８，及び加算器６０によりそれぞれ調整され，混合され，そして合計される。加算器６０は、混合されたＩＦ信号６２の利得が送信バンドパスフィルタ４２によるフィルタリング，ＩＦ／送信ミキサ４０によるＲＦまでのミキシング，送信増幅器３８による増幅，及びデュプレクサ２２とアンテナ２１とによる最後の無線送信の準備に調整される、アナログ送信自動利得制御（ＡＧＣ）回路６４に入力されるＩＦ信号６２を出力する。
【００２３】
ベースバンド／ＩＦ処理回路４４内の複数のＤＡＣ５２は第１の局部発振器（ＬＯ１）６６によってクロックされる。複数のＤＡＣ５２のサンプリングレートは局部発信器６６の周波数によって決定される。局部発信器６６はまたアナログ・ＩＦ／ベースバンド処理回路３６内のアナログ／ディジタル・コンバータ（ＡＤＣ）６８によって使用されるアナログ・ＩＦ／ベースバンド処理回路３６にクロック信号を供給する。
【００２４】
第２の局部発振器（ＬＯ２）７０はアナログ・ベースバンド／ＩＦ処理回路４４内のミキサ５８によって必要とされる。第２の局部発振器７０は第１の局部発振器６６の出力とは異なる周波数を有するクロック信号を出力する。典型的に、第２の局部発振器７０は第１の局部発振器６６よりも高い周波数で動作する。
【００２５】
第３の局部発振器７２は受信ＲＦ／ＩＦミキサ３０及び送信ＩＦ／ＲＦミキサ４０の動作のために必要とされる。典型的に同じ局部発振器７２は両ミキサ３０，４０のために使用される。
【００２６】
第４の局部発振器７３はアナログ・ミキシング回路７５によって実行されるＩＦ／ベースバンド処理機能を容易にするためにアナログ・ＩＦ／ベースバンド回路３６内のアナログ・ミキシング回路７５によって使用される。
【００２７】
すべての局部発振器６６，７０，７２，７３は１つ以上の位相同期・ループ（複数のＰＬＬ）を必要とする。複数のＰＬＬは典型的に余分の電力を消費する大型のアナログ回路である。
【００２８】
トランシーバ２０の設計の限界は、ディジタル領域において実行することができる信号処理量を制限し、そして局部発振器及び複数のアナログＡＧＣのような追加の大型アナログ電力消費回路の使用を必要とする。例えば、複数のマルチビットＤＡＣ５２は、ベースバンド／ＩＦ処理回路４４によって実施されるアナログ信号のミキシング及びフィルタリングの前に実行される。これは部分的には、もしそれらがミキシングの後に実施されると、複数のＤＡＣ５２が異常な量の疑似雑音を発生するからである。これはＩＦ信号６２が高周波信号であるからであり、それによって疑似雑音が増加するコンバータ事故を拡大する。疑似雑音は典型的にインバンドであり、そして因習的な手段により濾波するのが困難である。
【００２９】
ディジタル／アナログ変換は回路４４によるベースバンド／ＩＦ変換の前に行わねばならないので、ベースバンド／ＩＦ処理回路４４はアナログ領域において実行されねばならない。アナログ・ミキサ５８，フィルタ５４，加算器６０，及びアナログＡＧＣ６４は、それらのディジタル相対物よりも大型であり電力消費が多い。さらに、アナログ回路の低い精密度に起因する不安定さは、実用的な手段では濾波できない発振器信号７０のフィードスルーを引き起こす。
【００３０】
さらに、トランシーバ２０の設計は少なくとも３つの局部発振器、即ち、第１の局部発振器６６，第２の局部発振器７０及び第３の局部発振器７２、の使用を必要とする。発振器６６，７０，及び７２は大型の，非効率的な電力の複数のアナログＰＬＬを含む。
【００３１】
図２は本発明の教えに従って作成されたトランシーバ８０のブロック図である。トランシーバ８０はデルタ−シグマ（ΔΣ）・ディジタル／アナログ・コンバータ（ＤＡＣ）８２及びダイレクト・ディジタル・シンセサイザ（ＤＤＳ）８４を使用する。トランシーバ８０では、図１のアナログ・ベースバンド／ＩＦ処理回路４４及び図１のアナログ・ＩＦ／ベースバンド処理回路３６は再設計されたベースバンド／ＩＦ処理回路８６，及び再設計されたＩＦ／ベースバンド処理回路８８にそれぞれ置き替えられる。この置き替えは図１の第２の局部発振器７０を削除し、トランシーバの電力消費及びサイズを大いに減少させる。
【００３２】
ΔΣＤＡＣ８２はマルチビットＤＡＣの疑似雑音問題無しにディジタルＩＦ信号をアナログ信号にコンバートできる。ΔΣＤＡＣ８２を使用することによりベースバンド／ＩＦ信号処理はディジタル領域において実行され、従って発振器フィードスルーを削除する。
【００３３】
ディジタル・ベースバンド／ＩＦ処理回路８６は、それぞれベースバンド・プロセッサ４６から受信した４相（Ｑ）９４及び同相（Ｉ）９６信号から雑音のような望ましくない信号を濾波する第１のディジタル・ローパスフィルタ９０及び第２のディジタル・ローパスフィルタ９２を含む。濾波された同相信号は第１のディジタル・ミキサ９８に入力され、一方、濾波された４相信号は第２のディジタル・ミキサ１００に入力される。第１のミキサ９８はＤＤＳ８４からのＤＤＳクロック信号１０２によってクロックされる。ＤＤＳクロック信号１０２は、それに応じてシフトされたクロック信号１０４を供給しているディジタル・位相シフタ１０６によって９０°位相をシフトされる。ミキサ９８，１００を９０°位相が異なるクロック信号でクロックすることにより、Ｉ及びＱ信号は同相にされる。ミキサ９８，１００はＩ及びＱ信号をディジタル加算器１０８により結合されるＩＦ信号にコンバートする。加算されたＩＦ信号はその後、その構成が周知の技術であるディジタルＡＧＣ１１０に出力される。ディジタルＡＧＣ１１０はＩＦ信号の利得を調整し、そしてこれらの信号をΔΣＤＡＣ８２に出力する。ΔΣＤＡＣ８２は、バンドパスフィルタ４２によるさらなるフィルタリング，ミキサ４０による無線周波へのミックスアップ(mixing up)，増幅器３８による増幅及びデュプレクサ２２とアンテナ２１経由での送信のための準備に、これらの信号をアナログ信号にコンバートする。
【００３４】
ΔΣＤＡＣ８２は、（以下に十分に検討するように）ΔΣＤＡＣ８２に含まれる１ビットＤＡＣを駆動するために単一の局部発振器１１４により発生された発振器信号１１２を利用する。発振器信号１１２はまたＤＤＳクロック信号１０２を合成するＤＤＳ８４を駆動するために周波数制御信号として使用される。ＤＤＳクロック信号１０２は発振器信号１１２とは異なる周波数を有する。
【００３５】
ＤＤＳ８４は、高レートの発信器信号１１２でディジタル化された正弦波１０２の位相増加量を累算することにより、発振器信号１１２からのクロック信号１０２に対応するディジタル化された正弦波信号を作成する。累算された位相はルックアップ・テーブル（図示せず）によってディジタル化された正弦波信号１０２にコンバートされる。ディジタル化された正弦波信号１０２は、ベースバンド信号９４，９６をＩＦに翻訳するためにミキサ９８，１００によって周波数参照 (frequency reference) として使用される。
【００３６】
ＤＤＳ８４の構成は周知の技術であり、そして米国特許番号４，９６５，５３３，表題 “フェーズロックループ周波数シンセサイザ駆動のダイレクト・ディジタル・シンセサイザ（ＤＩＲＥＣＴ  ＤＩＧＩＴＡＬ  ＳＹＮＴＨＥＳＩＺＥＲ  ＤＲＩＶＥＮ  ＰＨＡＳＥ  ＬＯＣＫ  ＬＯＯＰ  ＦＲＥＱＵＥＮＣＹ  ＳＹＮＴＨＥＳＩＺＥＲ）”に記述されており、これは本発明の譲受人に譲渡され、引用されてここに組み込まれる。
【００３７】
これらの技術者は、その出力クロック信号１０２が発振器周波数の乱調による送信エラーあるいは受信エラー及び／又は他の関連エラーに応じて調整可能であるＤＤＳ８４が、プログラム可能なＤＤＳとして実現できることを認めるであろう。そのようなエラー測定はベースバンド・プロセッサ４６内の論理によって、又は追加のエラー検出回路（図示せず）によって検出することができる。
【００３８】
ＤＤＳクロック信号１０２を発生するためにＤＤＳ８４の使用は、追加ＰＬＬ付きの追加の局部発振器の必要性を無くする。ＤＤＳ８４は局部発振器及びＰＬＬよりも小さく、そしてディジタル・ミキサ９８，１００，フィルタ９０，９２，加算器１０８，ＡＧＣ１１０，及びΔΣＤＡＣ８２と一緒に１つのコンパクトな超大規模集積回路（ＶＬＳＩ）を容易に実現することができる。さらに、ＤＤＳ８４は相対的に少量の電力を消費する。また、低雑音ΔΣＤＡＣ８２の使用は図１のトランシーバ２０で必要であるような追加のマルチビットＤＡＣの必要を削除する。
【００３９】
図１及び２を参照して、伝統的なトランシーバ２０においてベースバンド／ＩＦ変換のために必要な分離ＰＬＬの発振器７０は、本発明のトランシーバ８０ではディジタルＤＤＳ８４によって取り替られる。図１のベースバンド／ＩＦ処理回路４４の動作は本発明では改良される。本発明において、アナログ処理機能はディジタル回路において実施され、そして複数の疑似マルチビット(spurious)ＤＡＣ５２は複数の１ビット・シグマ−デルタＤＡＣ８２で取り替えられる。
【００４０】
本特定の実施例では、発振器信号１１２はまた受信回路内のディジタルＩＦ／ベースバンド処理回路８８をクロックするためにも使用される。本特定の実施例では、ディジタルＩＦ／ベースバンド処理回路８８は高速ΔΣアナログ／ディジタル・コンバータ（ＡＤＣ）１１６，ディジタル・ミキシング回路１１７，及び発振器信号１１２の周波数をΔΣＡＤＣ１１６による使用のために第２の周波数にコンバートするための周波数乗算器を含む。複数のΔΣＡＤＣ，ディジタル・ミキシング回路，及び周波数乗算器の構成は周知の技術である。
【００４１】
本特定の実施例では、周波数乗算器１１７は発振器信号１１２の周波数（Ｆs）を４で割り、割られた結果の発振器信号をΔΣＡＤＣ１１６に含まれる１ビットＡＤＣ（図示せず）にクロックとして供給する。
【００４２】
発振器信号１１２は、ディジタルＩＦ信号出力をΔΣＡＤＣ１１６からベースバンド信号４８にダウンコンバートするためにディジタル・ミキシング回路１１７による使用のため参照周波数を供給する。
【００４３】
これらの技術者は、ディジタル・ＩＦ／ベースバンド処理回路８８において実行されるディジタル・ダウン変換機能がディジタル・ベースバンド／ＩＦ処理回路８６において実行されるディジタル・アップ変換機能と同様の方法で実施できることを認めるであろう。また、アナログＡＧＣ３４はディジタル・ＩＦ／ベースバンド処理回路８８におけるΔΣＡＤＣ１１６の後のディジタルＡＧＣとして実施することができる。
【００４４】
受信回路の構成は、米国特許出願番号０８／９８７，３０６，出願１９９７，１２月９日，表題“デルタ−シグマ・アナログ／ディジタル・コンバータ付き受信器（ＲＥＣＥＩＶＥＲ  ＷＩＴＨ  ＤＥＬＴＡ−ＳＩＧＭＡ  ＡＮＡＬＯＧ−ＴＯ−ＤＩＧＩＴＡＬ  ＣＯＮＶＥＲＴＥＲ）の教えに従って実施することができ、これは本発明の譲受人に譲渡され、引用されてここに組み込まれる。
【００４５】
これらの技術者は、ディジタル・ＩＦ／ベースバンド処理回路８８が、本発明の範囲を逸脱しない図１のアナログ・ＩＦ／ベースバンド処理回路３６のような、異なるバージョンに取り替えることができることを認めるであろう。またディジタル・ベースバンド／ＩＦ処理回路８６のＤＤＳ８４は、ディジタル・ベースバンド／ＩＦ処理回路８６において実行されることに加えあるいはその代わりにＩＦ／ベースバンド処理回路８８において実施することができる。即ち、ＤＤＳ出力１０２はＩＦ／ベースバンド処理回路８８内のダウン変換回路構成及び／又は複数のＡＤＣによって使用することができる。さらにＡＧＣ回路１１０は本発明の範囲を逸脱することなく、アナログ領域においてΔΣＡＤＣ８２の後で実施することができる。
【００４６】
図３は図２のΔΣＡＤＣ８２のブロック図である。ΔΣＡＤＣ８２はΔΣ変調器１２２の出力で１ビットＤＡＣ１２０を含む。ΔΣ変調器１２２は第６次ΔΣ変調器である。ΔΣ変調器８２は３つの基本ビルディングブロック(building block)１２４を有し、また第２次レゾネータ(resonators)と呼ばれ、互いに直列接続される(cascaded)。各基本ビルディングブロック１２４は、ディジタル遅延（Ｚ-1）１２８，電圧利得αi （ここでｉは０から５の範囲の整数の指数である）を有する増幅器１３０，加算器１３２，及び減算器１３４の組み合わせを含む。加算器１３２はパラレル入力として増幅器１３０からの出力を受信する。増幅器１３０の１つは、その入力が他の増幅器１３０の入力でもあるディジタル遅延１２８により供給される１入力を有する。この入力は後のレゾネータ１２４におけるディジタル遅延１２８によって供給され、あるいは出力基本ブロック１２４の場合にはΔΣ変調器８２のノイズ成形(noise shaped)出力１２７によって供給される。
【００４７】
第１の基本ビルディングブロック１２４は加算器１３２への第３の入力として図２のディジタルＡＧＣ１１０の出力を受信する。後のビルディングブロック１２４は加算器１３２への第３の入力として前の基本ビルディングブロック１２４の出力を受信する。
【００４８】
これらの技術者は、基本ビルディングブロック１２４を構成するための方法は周知の技術であり、そしてプログラム可能なゲ−トアレイを使用して実施できることを認めるであろう。
【００４９】
加算器１３２の出力は減算器１３４に１入力を供給する。加算器１３２の出力はディジタル遅延１２８を通して送られ、レゾネータ１２４の出力を供給している。レゾネータ１２４の出力は他のもう１つの他のディジタル遅延１２８を通して送られ、フィードバックループを形作る加算器１３２に第２の入力を供給する。
【００５０】
量子化ノイズはリニアノイズ要素１２６として形成され、そしてノイズ成形出力１２７の前に発生する。
【００５１】
増幅器１３０の電圧利得は、ΔΣ変調器８２が特別出願のための安定雑音形成の要求条件に適合できるようにするノイズ転送機能及び信号転送機能を供給するために選抜される。増幅器１３０のための利得αの選抜方法は周知の技術である。本特定の実施例では、利得は：α0 ＝０，α1 ＝３／２，α2 ＝０，α3 ＝−３／４，α4 ＝０，α5 ＝１／８である。
【００５２】
１ビットＤＡＣ１２０は図２の発振器信号１１２によってクロックされる。これらの技術者は、１ビットＤＡＣ１２０が本発明の範囲を逸脱せずに２又は３ビットＤＡＣのような低ビットＤＡＣによって取り替えうることを認めるであろう。複数のシグマ−デルタＤＡＣ及びＡＤＣの構成は周知の技術である。
【００５３】
このように、本発明はここに特別出願のための特別の実施例を参照して記述された。この分野において通常の技術を有し、そして本発明の教えへのアクセスを行う技術者は、それの範囲内の追加の変更，出願及び実施例を認めるであろう。
【００５４】
従って、本発明の範囲内のいかなる及びすべてのそのような出願，変更及び実施例をカバーすることは、付属の請求範囲の意図するところである。
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］次を具備する、ベースバンド信号を中間周波数信号にコンバートするためのディジタル回路：
第１の周波数の第１の周期信号を供給するための信号源；
前記第１の周期信号から第２の周波数の第２の周期信号を供給するための周波数合成手段；
前記第２の周期信号を使用してベースバンド信号をディジタル中間周波数信号にディジタル方式でアップコンバートするためのアップコンバート手段；及び
前記第１の周期信号を使用して前記ディジタル中間周波数信号をアナログ中間周波信号にコンバートするためのディジタル／アナログ・コンバータ手段。
［Ｃ２］前記信号源が電圧制御発振器を含むＣ１の発明。
［Ｃ３］前記周波数合成手段がディジタル回路である、Ｃ１の発明。
［Ｃ４］前記周波数合成手段がダイレクト・ディジタル・シンセサイザを含む、Ｃ３の発明。
［Ｃ５］前記アップコンバート手段が前記ベースバンド信号及び／又は前記中間周波数信号から望ましくない信号を取り除くためのディジタルフィルタを含む、Ｃ１の発明。
［Ｃ６］前記アップコンバート手段が第１及び第２のディジタル・ミキサを含む、Ｃ１の発明。
［Ｃ７］前記アップコンバート手段がディジタル自動利得制御回路を含む、Ｃ１の発明。
［Ｃ８］前記ディジタル／アナログ・コンバータ手段がデルタ−シグマ・ディジタル／アナログ・コンバータを含む、Ｃ１の発明。
［Ｃ９］前記デルタ−シグマ・ディジタル／アナログ・コンバータが２よりも大きな次数を有するデルタ−シグマ変調器を含む、Ｃ８の発明。
［Ｃ１０］前記デルタ−シグマ変調器が第６次デルタ−シグマ変調器である、Ｃ９の発明。
［Ｃ１１］前記デルタ−シグマ・ディジタル／アナログ・コンバータが低ビット・ディジタル／アナログ・コンバータを含む、Ｃ８の発明。
［Ｃ１２］前記ディジタル／アナログ・コンバータが１ビット・ディジタル／アナログ・コンバータである、Ｃ１１の発明。
［Ｃ１３］下記を具備する、中間周波数信号をベースバンド信号にコンバートするためのディジタル回路：
第１の周波数の第１の周期信号を供給するための信号源；
前記第１の周期信号から第２の周波数の第２の周期信号を供給するための周波数合成手段；
前記第２の周期信号を使用してアナログ中間周波数信号をディジタル・ベースバンド信号にディジタル方式でダウンコンバートするためのダウンコンバート手段；及び
前記第１の周期信号を使用して前記アナログ中間周波数信号をディジタル中間周波数信号にコンバートするためのアナログ／ディジタル・コンバータ手段。
［Ｃ１４］前記信号源が電圧制御発振器を含むＣ１３の発明。
［Ｃ１５］前記周波数合成手段が周波数乗算器を含む、Ｃ１３の発明。
［Ｃ１６］前記周波数合成手段がディジタル回路である、Ｃ１３の発明。
［Ｃ１７］前記周波数合成手段がダイレクト・ディジタル・シンセサイザを含む、Ｃ１６の発明。
［Ｃ１８］前記ダウンコンバート手段がディジタル・ミキサを含む、Ｃ１３の発明。
［Ｃ１９］前記アナログ／ディジタル・コンバータ手段がデルタ−シグマ・アナログ／ディジタル・コンバータを含む、Ｃ１３の発明。
［Ｃ２０］下記を具備する、トランシーバ：
受信回路；
送信回路；
前記受信回路及び前記送信回路に接続されたベースバンド・プロセッサ；
前記ベースバンド・プロセッサからのベースバンド信号をディジタル中間周波数信号にコンバートするための前記送信回路内のディジタル回路；及び
前記ディジタル中間周波数信号をアナログ中間周波数信号にコンバートするための前記送信回路内のデルタ−シグマ・ディジタル／アナログ・コンバータ。
［Ｃ２１］前記デルタ−シグマ・ディジタル／アナログ・コンバータに入力するため第１の周波数の第１の周期信号を供給するための信号源をさらに含む、Ｃ２０の発明。
［Ｃ２２］前記第１の周期信号を第２の周波数の第２の周期信号にコンバートし、前記第２の周期信号を前記ディジタル回路に入力するためのダイレクト・ディジタル・シンセサイザをさらに含む、Ｃ２１の発明。
［Ｃ２３］下記を具備する、トランシーバ：
第１の参照信号に応じて第１の信号を第１の周波数から第２の周波数にディジタル方式でアップコンバートし、そしてそれに応じて第１のディジタル信号を供給するための第１の手段；
前記第２の周波数で前記第１のディジタル信号を第１のアナログ信号にコンバートするための第２の手段；
前記第１のアナログ信号を送信するための第３の手段；
第２のアナログ信号を受信するための第４の手段；
第２の参照信号に応じて前記第２のアナログ信号を第２のディジタル信号にディジタル方式でダウンコンバートするための第５の手段；及び
前記第１及び第２の参照信号を供給するための位相同期ループ。
［Ｃ２４］入力として前記局部発振器の出力を有し、そしてそれの出力として前記第１の参照信号を供給するダイレクト・ディジタル・シンセサイザをさらに含む、Ｃ２３の発明。
［Ｃ２５］入力として前記局部発振器の出力を有し、そしてそれの出力として前記第２の参照信号を供給するダイレクト・ディジタル・シンセサイザをさらに含む、Ｃ２３の発明。
［Ｃ２６］下記を具備する、トランシーバ：
第１の周波数の第１の周期信号を発生するための第１の手段；
前記第１の周期信号から第２の周波数の第２の信号をディジタル方式で発生する第２の手段；
前記トランシーバの送信回路又は受信回路において信号のディジタル／アナログ変換又はアナログ／ディジタル変換を実行するために前記第１の周期信号を使用するための第３の手段、前記第３の手段がデルタ−シグマ変調器を含む；及び
前記トランシーバ及び／又は前記受信器における追加回路のために前記第２の信号を使用するための第４の手段、前記追加回路がクロック信号又は参照周波数制御信号を要求し、前記クロック信号又は前記参照周波数制御信号は前記第２の信号により供給される。
［Ｃ２７］前記第１の手段が発振器を含む、Ｃ２６の発明。
［Ｃ２８］前記第２の手段がダイレクト・ディジタル・シンセサイザを含む、Ｃ２６の発明。
［Ｃ２９］前記第３の手段が低ビット・デルタ−シグマ・ディジタル／アナログ・コンバータを含む、Ｃ２６の発明。
［Ｃ３０］前記低ビット・デルタ−シグマ・ディジタル／アナログ・コンバータが１ビット・ディジタル／アナログ・コンバータである、Ｃ２９の発明。
［Ｃ３１］前記デルタ−シグマ変調器が第６次デルタ−シグマ変調器である、Ｃ２６の発明。
［Ｃ３２］下記を具備するトランシーバ：
第１の周波数の第１の周期信号を発生するための手段；
アナログ信号を受信するための手段、前記受信手段は前記受信されたアナログ信号をディジタル信号にコンバートするために前記第１の周期信号を利用するための手段を含む；
前記受信された信号をディジタル方式で処理し、そして第１の送信信号を供給するための手段；
前記第１の送信信号を送信するための手段、前記送信するための手段は前記第１の送信信号をディジタルからアナログにコンバートするために前記第１の周期信号を利用するための手段を含む、及び
前記送信するための手段及び／又は前記受信するための手段におけるディジタル回路を前記第１の周期信号で駆動するための手段。
［Ｃ３３］前記駆動するための手段が第１の周波数の前記第１の周期信号を第２の周波数の第２の周期信号にコンバートするためのダイレクト・ディジタル・シンセサイザを含み、前記第２の周期信号が前記ディジタル回路構成に含まれたディジタル回路に入力として供給される、Ｃ３２の発明。
［Ｃ３４］前記ディジタル回路がディジタル・ミキサである、Ｃ３３の発明。
［Ｃ３５］前記ディジタル回路が前記送信手段内の信号ミキシング回路による使用のため前記第１の周期信号からの第２の周期信号を発生するためのダイレクト・ディジタル・シンセサイザを含む、Ｃ３２の発明。
［Ｃ３６］前記ダイレクト・ディジタル・シンセサイザがプログラム可能なダイレクト・ディジタル・シンセサイザである、Ｃ１の発明。
［Ｃ３７］前記送信するための手段がデルタ−シグマ・ディジタル／アナログ・コンバータを含み、前記デルタ−シグマ・ディジタル／アナログ・コンバータが前記第１の周期信号を入力として有する、Ｃ３２の発明。
［Ｃ３８］前記デルタ−シグマ・ディジタル／アナログ・コンバータが低ビット・ディジタル／アナログ・コンバータ及びデルタ−シグマ変調器を含む、Ｃ３７の発明。
［Ｃ３９］前記低ビット・ディジタル／アナログ・コンバータが１ビット・ディジタル／アナログ・コンバータである、Ｃ３８の発明。
［Ｃ４０］前記デルタ−シグマ変調器が第６次デルタ−シグマ変調器である、Ｃ３８の発明。
［Ｃ４１］前記デルタ−シグマ変調器が大略次の利得：３／２，−３／４，１／８を持つ増幅器を含む、Ｃ４０の発明。
［Ｃ４２］前記送信するための手段が前記第１の送信信号の利得を調整するためのディジタル自動利得制御回路を含む、Ｃ３２の発明。
［Ｃ４３］前記自動利得制御回路の出力が前記デルタ−シグマ・アナログ／ディジタル・コンバータへの入力である、Ｃ４２の発明。
［Ｃ４４］前記送信するための手段が前記自動利得制御回路へ入力を供給するために、ディジタル・ローパスフィルタ，ディジタル・ミキサ，及びディジタル加算器を含む、Ｃ４３の発明。
［Ｃ４５］前記受信するための手段がデルタ−シグマ・アナログ／ディジタル・コンバータを含む、Ｃ３２の発明。
［Ｃ４６］前記受信するための手段が前記第１の周期信号を入力として受信し、そしてそれに応じて周波数調整された信号を供給する周波数乗算器を含む、Ｃ４５の発明。
［Ｃ４７］前記周波数調整された信号は前記第１の周期信号の周波数の約１／４の周波数を有する、Ｃ４６の発明。
［Ｃ４８］前記デルタ−シグマ・アナログ／ディジタル・コンバータが前記周波数調整された信号を入力として受信する、Ｃ４６の発明。
［Ｃ４９］前記発生するための手段が電圧制御発振器を含む、Ｃ３２の発明。
［Ｃ５０］前記処理するための手段がベースバンド・プロセッサを含む、Ｃ３２の発明。
［Ｃ５１］下記を具備する、高性能，効率的スペース及び効率的電力のトランシーバ：
無線周波数信号を送受信するためのアンテナ手段；
前記無線周波数信号を中間周波数信号に及びその逆に翻訳するための第１の翻訳手段；
前記中間周波数信号をベースバンド信号に及びその逆に翻訳するための第２の翻訳手段、前記第２の翻訳手段は単一の局部発振器を有する；
前記ベースバンド信号及び前記中間周波数信号から望ましくない信号を取り除くためのフィルタリング手段；
信号処理を容易にするために前記ベースバンド信号及び前記中間周波数信号の利得を調整するために前記フィルタリング手段と通信している利得制御手段；及び
所定のトランシーバ命令に従って前記ベースバンド信号を処理するための手段。
［Ｃ５２］前記第２の翻訳手段がディジタル・ミキシング回路と共に前記翻訳を実行する、Ｃ５１の発明。
［Ｃ５３］前記第２の翻訳手段が前記第１の局部発振器による出力とは異なる周波数のクロック信号を発生するためのダイレクト・ディジタル・シンセサイザを含む、Ｃ５２の発明。
［Ｃ５４］前記利得制御手段が前記ミキシング回路と通信しているディジタル自動利得制御回路を含む、Ｃ５１の発明。
［Ｃ５５］前記処理するための手段がセルラ電話ベースバンド・プロセッサである、Ｃ５１の発明。
［Ｃ５６］前記フィルタリング手段が送信バンドパスフィルタ，受信バンドパスフィルタ，及び少なくとも１つのローパスフィルタを含む、Ｃ５１の発明。
［Ｃ５７］前記第１の翻訳手段が第１の局部発振器を含む、Ｃ５１の発明。
［Ｃ５８］下記を具備する、高性能，効率的ハードウェアのトランシーバ：
受信信号を受信しそして送信信号を送信するためのアンテナ手段；
第１の周期信号を発生するための発振器手段；
送信された信号及び受信された信号を処理するための信号プロセッサ；
前記受信信号をベースバンド信号にコンバートするための入力として前記第１の周期信号を持つ第１のアナログ／ディジタル・コンバータを有している受信回路、前記ベースバンド信号は前記信号プロセッサに入力する；
前記信号プロセッサから受信した送信ベースバンド信号を中間周波数バンド信号とミキシングするためのミキシング回路を有している送信回路；
前記ミキシング回路をクロッキングするため前記第１の周期信号から第２の周期信号を合成するためのダイレクト・ディジタル・シンセサイザ；
前記中間周波数バンドの信号をアナログ信号にコンバートするための入力として前記第１の周期信号を有する前記送信回路中の第１のディジタル／アナログ・コンバータ；及び
前記中間周波数バンドを放送に適した周波数バンドに翻訳し、そしてそれに応じて前記送信信号を発生するための翻訳回路。
［Ｃ５９］下記を具備する、中間周波数バンドとベースバンドとの間の信号を翻訳するためのディジタル回路：
第１の周波数の第１の周期信号を供給するための局部発振器；
前記第１の周期信号を使用してアナログ信号をディジタル信号に及び／又はその逆にコンバートするためのデルタ−シグマ・コンバータ；
前記第１の周期信号に基づいて第２の周期信号を供給するためのダイレクト・ディジタル・シンセサイザ、前記第２の周期信号は第２の周波数を有する；及び
前記中間周波数バンドと前記第２の周期信号を使用している前記ベースバンドとの間の前記ディジタル信号及び／又は前記アナログ信号を翻訳するためのミキシング手段。
［Ｃ６０］下記の工程を含む、信号を送受信するための方法；
第１の参照信号に応じて第１の信号を第１の周波数から第２の周波数にディジタル方式でアップコンバートし、そしてそれに応じて第１のディジタル信号を供給する；
前記第１のディジタル信号を前記第２の周波数で第１のアナログ信号にコンバートする；
前記第１のアナログ信号を送信する；
第２のアナログ信号を受信する；
第２の参照信号に応じて前記第２のアナログ信号を第２のディジタル信号にディジタル方式でダウンコンバートする；及び
前記第１及び前記第２の参照信号を局部発振器経由で供給する。
［Ｃ６１］それの入力として前記局部発振器の出力を有するダイレクト・ディジタル・シンセサイザ経由で前記第１の参照信号を供給する工程をさらに含むＣ６０の発明。
［Ｃ６２］それの入力として前記局部発振器の出力を有するダイレクト・ディジタル・シンセサイザ経由で前記第２の参照信号を供給する工程をさらに含むＣ６０の発明。
【図１】
0005571209.tif 000002
【図２】
0005571209.tif 000003
【図３】
0005571209.tif 000004