(57)【特許請求の範囲】
【請求項１】
画像データを受信し、当該画像データに基づいて画像形成を行う画像形成装置において、
前記画像データの１ピクセルに対応する第１周波数を有する第１クロック信号に基づいて前記第１周波数の整数倍の第２周波数を有する複数種類の位相の異なる第２クロック信号を生成するクロック生成部と、
前記複数種類の位相の異なる第２クロック信号のうちの１つ以上を用いて、前記画像データの関数としてパルス幅変調信号を生成するパルス幅変調信号生成部と、
前記生成されたパルス幅変調信号に基づいて画像形成を行う画像形成部と、を備え、
前記クロック生成部は、前記第１周波数に対してＮ倍の周波数をもつ、位相が異なるＭ種類の第２クロック信号を生成し、
前記パルス幅変調信号生成部は、前記画像データの１ピクセルに対応する信号として、前記第１周波数のＮ×Ｍ倍の周波数である第３の周波数に等しいパルス幅解像度を有する前記パルス幅変調信号を生成する、画像形成装置。
【請求項２】
前記クロック生成部は位相ロックループを備える請求項１に記載の画像形成装置。
【請求項３】
画像データを受信し、当該画像データに基づいて画像形成を行う画像形成装置において、
前記画像データの１ピクセルに対応する第１周波数を有する第１クロック信号に基づいて前記第１周波数の整数倍の第２周波数を有し互いに位相の異なる複数種類の第２クロック信号を生成するクロック生成部と、
前記複数種類の位相の異なる第２クロック信号のうちの一つと前記画像データとを受信し、その第２クロック信号に同期した第１パルス幅変調信号を生成する複数のパルス幅変調回路と、
前記第１パルス幅変調信号を入力として受信し、前記画像データの関数であるパルス幅を有する第２パルス幅変調信号を出力する論理回路と、
前記生成された第２パルス幅変調信号に基づいて画像形成を行う画像形成部と、を備え、
前記クロック生成部は、前記第１周波数に対してＮ倍の周波数をもつ、位相が異なるＭ種類の第２クロック信号を生成し、
前記論理回路は、前記画像データの１ピクセルに対応する信号として、前記第１周波数のＮ×Ｍ倍の周波数である第３の周波数に等しいパルス幅解像度を有する前記第２パルス幅変調信号を生成する、画像形成装置。
【請求項４】
前記複数種類の位相の異なる第２クロック信号は前記画像データの関数である請求項３に記載の画像形成装置。
【請求項５】
前記複数のパルス幅変調回路は、
前記画像データと、前記複数種類の位相の異なる第２クロック信号のうちの一つとを受信し、前記画像データのプライマリクロックドメインに対応する第１パルス幅変調信号を生成する第１パルス幅変調回路と、
前記複数種類の位相の異なる第２クロック信号の各々に対応し、前記画像データの関数として第１パルス幅変調信号を生成する１以上の第２パルス幅変調回路と、
を備える請求項３又は４に記載の画像形成装置。
【請求項６】
前記論理回路は、前記第１パルス幅変調回路及び前記１以上の第２パルス幅変調回路によって生成した第１パルス幅変調信号の論理結合を出力するＡＮＤ回路を備える請求項５に記載の画像形成装置。
【請求項７】
前記画像データと、前記複数種類の位相の異なる第２クロック信号のうちの少なくとも一つとを受信し、当該複数種類の位相の異なる第２クロック信号のうちの一つと同期した前記画像データを出力することができる同期化回路を更に有する前記複数のパルス幅変調回路のうちの少なくとも一つを更に備える請求項３から６のいずれか一項に記載の画像形成装置。
【請求項８】
複数の同期化回路を更に備え、
前記複数の同期化回路の各々は、前記複数のパルス幅変調回路のうち、それぞれ異なる回路に接続され、前記複数種類の位相の異なる第２クロック信号のうち、それぞれ異なる信号に接続される請求項７に記載の画像形成装置。
【請求項９】
前記クロック生成部は位相ロックループ回路を含む請求項３から８のいずれか一項に記載の画像形成装置。
【請求項１０】
画像データを受信し、当該画像データに基づいて画像形成を行う画像形成システムにおいて、
前記画像データの１ピクセルに対応する第１周波数を有する第１クロック信号に基づいて前記第１周波数の整数倍の第２周波数を有する複数種類の位相の異なる第２クロック信号を生成するクロック生成部と、
前記複数種類の位相の異なる第２クロック信号のうちの１つ以上を用いて、前記画像データの関数としてパルス幅変調信号を生成するパルス幅変調信号生成部と、
前記生成されたパルス幅変調信号に基づいて画像形成を行う画像形成部と、を備え、
前記クロック生成部は、前記第１周波数に対してＮ倍の周波数をもつ、位相が異なるＭ種類の第２クロック信号を生成し、
前記パルス幅変調信号生成部は、前記画像データの１ピクセルに対応する信号として、前記第１周波数のＮ×Ｍ倍の周波数である第３の周波数に等しいパルス幅解像度を有する前記パルス幅変調信号を生成する、画像形成システム。
【請求項１１】
前記クロック生成部は位相ロックループを備える請求項１０に記載の画像形成システム。
【請求項１２】
画像データを受信し、当該画像データに基づいて画像形成を行う画像形成方法において、
前記画像データの１ピクセルに対応する第１周波数を有する第１クロック信号に基づいて前記第１周波数の整数倍の第２周波数を有する複数種類の位相の異なる第２クロック信号を生成し、
前記複数種類の位相の異なる第２クロック信号のうちの１つ以上を用いて、前記画像データの関数としてパルス幅変調信号を生成し、
前記生成されたパルス幅変調信号に基づいて画像形成を行い、
前記第２クロック信号の生成において、前記第１周波数に対してＮ倍の周波数をもつ、位相が異なるＭ種類の第２クロック信号を生成し、
前記パルス幅変調信号の生成において、前記画像データの１ピクセルに対応する信号として、前記第１周波数のＮ×Ｍ倍の周波数である第３の周波数に等しいパルス幅解像度を有する前記パルス幅変調信号を生成する、画像形成方法。
【請求項１３】
前記複数種類の位相の異なる第２クロック信号の生成は、位相ロックループを用いて実行される請求項１２に記載の画像形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、回路の出力パルスの生成に関し、特に、回路の出力パルスの幅の変調に関する。
【背景技術】
【０００２】
現在のプリンタ技術において、より高い解像度を提供する上での制約の一つは、データの生成に用いられる電気パルスの幅が関係している。現在のプリンタ技術では、プリントエンジンに電気パルスを提供することによってピクセルを生成している。ピクセルの大きさは、電気パルスの幅の関数である。印刷物用の高い解像度は、例えば、プリントエンジンで用いられる電気パルスの基本周波数より高い周波数で、サブピクセルデータなどのデータを提供することによって得ることができる。より高い周波数でのデータを提供することによって、プリンタは１ピクセル全体を印刷する代わりに１ピクセルの一部を印刷することができ、その処理過程でより高い解像度を得ることができる。
【０００３】
一の手法においては、プリントエンジンの基本周波数よりも高い周波数でシリアルデータが提供されており、グレースケールレベルが調整された１ドットをプリントするために、高い周波数のシリアルデータを用いている。しかしながら、このようなシリアルデータを提供するには、プリントエンジンの解像度よりもはるかに高い解像度を有するパルス生成回路が必要となる。従って、上記手法を用いて印刷物の解像度を１６倍に増加させる場合、プリントエンジンの周波数の１６倍の周波数でシリアルデータが提供されなければならない。よって、もし、プリントエンジンが３０ＭＨｚで動作するクロックを有するのであれば、シリアルデータは４８０ＭＨｚで動作するクロックが必要となる。多くの場合、高額な集積回路（ＩＣ）を用いるだけで、このような高いクロック速度を得ることができる。
【０００４】
プリンタ解像度を増加させるために用いられる他の手法は、微細に調整されたパルス幅を生成するために固定遅延を用いるものである。この手法の問題点の一つは、幅広い範囲のプリント基本解像度周波数において同様のピクセル調整性能を得るのが容易ではないということである。例えば、基本周波数が１ＭＨｚで１６グレースケールレベルを生成するように回路が設計されている場合、基本周波数が３０ＭＨｚの異なるプリンタでは、同一の回路で８グレースケールレベルを提供するだけである。この手法の他の問題点は、不可避的なプロセス変動のためにＩＣによって大きくばらつく傾向があるＩＣゲート遅延により、遅延が通常発生することである。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
従って、幅広い範囲のプリント基本周波数で使用可能な高解像度のプリント画像を生成するためのシステム及び方法が必要である。
【課題を解決するための手段】
【０００６】
本発明の幾つかの実施形態に基づいて、プリント画像の解像度を増加させるための画像形成装置、画像形成システム及び画像形成方法が示されている。幾つかの実施形態では、画像データ及び第１クロック信号が受信され、第１周波数の第１クロック信号のＮ倍の周波数を有する位相が異なるＭ種類の第２クロック信号が生成される。このＭ種類の各々の第２クロック信号は、当該Ｍ種類の他の第２クロック信号と位相が異なる。この画像形成システムでは、当該Ｍ種類の第２クロック信号を用い、画像データの関数として出力パルス幅が変調された、画像データの１ピクセルに対応する信号として、第１周波数のＮ×Ｍ倍の周波数である第３の周波数に等しいパルス幅解像度を有する信号を生成する。
【０００７】
幾つかの実施形態では、プリンタ解像度を増加させるために、複数のパルス幅変調（ＰＷＭ）回路が使用可能である。幾つかの実施形態において各ＰＷＭ回路は、画像データと、互いに異なる位相を有するＭ種類の第２クロック信号のうちの１つと、を受信することができる。各ＰＷＭ回路は、それぞれのＰＷＭ回路によって受信された第２クロック信号に同期した信号を生成する。幾つかの実施形態では、各ＰＷＭ回路からの出力が、論理回路によって画像データの関数として合成されることにより、出力ＰＷＭ信号が生成される。これらの実施形態及び他の実施形態については、図面を参照して以下詳細に説明する。
【発明を実施するための最良の形態】
【０００８】
ここで、添付の図面において図示される一以上の本発明の例示的な実施形態について詳細に説明する。図面においては、可能な限り、同一の参照符号が同一又は類似の部分を参照する際に用いられる。
【０００９】
図１は、例示的なコンピュータ１０１に接続された例示的なプリンタ１００を示すブロック図である。プリンタ１００は、レーザプリンタ、ＬＥＤプリンタ、又は本発明の原理と矛盾しないその他のプリンタでありうる。コンピュータ１０１は、コンピュータワークステーション、デスクトップコンピュータ、ラップトップコンピュータ、又はプリンタ１００とともに使用可能なその他のコンピュータデバイスでありうる。接続１２０は、コンピュータ１０１とプリンタ１００とを接続するものであり、従来の通信プロトコル及び／又はデータポートインターフェースを用いた有線又は無線による接続として実施可能である。概して、接続１２０は各装置の間のデータ通信を行うあらゆる通信チャネルでありうる。ある実施形態においては、例えば、適切な接続１２０を通じてデータ通信をするために、ＵＳＢ、ファイヤーワイヤー、及び／又はシリアルポート若しくはパラレルポートなどの従来のデータポートを装置に設けることができる。こうした通信リンクは、無線リンク若しくは有線リンク、又はコンピュータデバイス１０１とプリンタ１００との間で通信を行う本発明の実施形態と矛盾しないあらゆる組み合わせが可能である。
【００１０】
幾つかの実施形態において、プリンタ１００によって受信されたデータは、プリンタ１００内の制御ロジックによって規定されているように、例示的なデータバス１７０のような内部のデータ経路並びにその他のデータ及び制御信号経路（図示せず）を通じてプリンタ１００内部の様々な機能モジュールに送信されうる。幾つかの実施形態において、コンピュータ１０１からプリンタ１００へ送信されるデータには、ルーティングを容易にするためのあて先アドレス及び／又はコマンドが含まれうる。幾つかの実施形態において、データバス１７０は、各モジュールの間でデータや電力を移送するサブシステムを備えうる。幾つかの実施形態において、データバス１７０は、幾つかのモジュールを同一のセットのワイヤ又はそれぞれの接続ごとに異なるワイヤによって論理的に接続しうる。幾つかの実施形態において、データバス１７０はパラレルバスと同一の論理的機能を有するあらゆる物理的配置であることができ、パラレル接続及びビットシリアル接続の双方とも備えうる。幾つかの実施形態において、データバス１７０は電気的なパラレル配置若しくはデイジーチェイン配置のいずれか、又はスイッチングハブによって接続されうる。
【００１１】
幾つかの実施形態では、画像データ入力／出力（“ＩＯ”）モジュール１０２、中央処理装置（ＣＰＵ）１０３、ダイレクトメモリアクセス（ＤＭＡ）制御モジュール１０５、メモリ１０４、及び展開モジュール１０６は、データバス１７０を用いて接続されうる。本発明の幾つかの実施形態によれば、画像データＩ／Ｏモジュール１０２によって受信されたデータは、ＣＰＵ１０３の制御の下、ＤＭＡ制御モジュール１０５を用いて、メモリ１０４に置かれる。展開モジュール１０６は更に、パルス幅変調（ＰＷＭ）論理モジュール１０７に接続されうる。幾つかの実施形態において、展開モジュール１０６は、圧縮されたピクセルデータを受信し、受信したピクセルデータを展開し、ＰＷＭ論理モジュール１０７に送信しうる。
【００１２】
各種データ及び制御信号経路を通じて、ＰＷＭ論理モジュール１０７、ピクセルクロック生成モジュール１８１、駆動回路１０８、プリントヘッド１０９、装置コントローラ１２３、ビーム検出センサ１１２、及び転写ベルト位置センサ１２５が接続されうる。幾つかの実施形態において、プリントヘッド１０９はレーザプリントヘッドであり得る。幾つかの実施形態において、ビーム検出センサ１１２及び／又はベルト位置センサ１２５はそれぞれ、一画像における各走査線、又は一画像における一組の走査線、又は各画像に対応する幾つかの信号を生成し、生成された信号を装置コントローラ１２３に送信し、装置コントローラ１２３はＰＷＭ論理モジュール１０７に信号を送信する。
【００１３】
駆動回路１０８は、ＰＷＭ論理モジュール１０７及びプリントヘッド１０９に通信可能に接続されうる。幾つかの実施形態においては、走査ミラー１１１は、走査ミラー１１１の回転に使用可能な走査モータ１１０に機械的に又は電磁的に接続されうる。プリントヘッド１０９からの光は走査ミラー１１１へ送られ、その光を走査ミラー１１１が、ビーム検出センサ１１２及びドラムへのビームガイドミラー１１３にそれぞれ異なる時点に反射しうる。ドラムへのビームガイドミラー１１３は、走査ミラー１１１からの光を感光ドラム１１４に反射しうる。ドラム帯電器１１６は感光ドラム１１４を帯電させるのに用いられうる。
【００１４】
用紙１７５は給紙トレイ１２６から転写ローラ１２４を用いて転写ベルト１１７へ搬送され、転写ベルト１１７では感光ドラム１１４上の潜像が用紙１７５に転写されうる。幾つかの実施形態においては、感光ドラム１１４上の潜像は用紙１７５に転写される前に現像ステーション１１５においてトナーを用いて現像されうる。感光ドラム１１４から用紙１７５への画像の転写は、用紙が転写ベルト１１７に載せられている間なしうる。画像が転写された後は、用紙１７５は転写ローラ１２４を用いて用紙搬送経路１１８上を搬送され、さらに定着器１１９、ガイドローラ１２１を通り、排紙トレイ１２２へと搬送されうる。幾つかの実施形態において、定着器１１９は転写された画像の用紙１７５への接着を促進しうる。
【００１５】
プリンタ１００の例示的なプリントエンジン１５０は、ビーム検出センサ１１２、ドラムへのビームガイドミラー１１３、現像ステーション１１５、感光ドラム１１４、ドラム帯電器１１６、走査ミラー１１１、走査モータ１１０、及びプリントヘッド１０９を備えうる。例示的な画像電子サブシステム１６０にはＣＰＵ１０３、画像データＩ／Ｏモジュール１０２、メモリ１０４、ＤＭＡ制御モジュール１０５、データバス１７０、展開モジュール１０６、ＰＷＭ論理モジュール１０７、駆動回路１０８が含まれうる。上述の各種モジュール及びサブシステムはハードウェア、ソフトウェア、若しくはファームウェア又はこれらの様々な組み合わせとして実施されうる。
【００１６】
幾つかの実施形態において、コンピュータ１０１は画像電子サブシステム１６０に接続１２０を通じて画像データを送信しうる。コンピュータ１０１から送信される画像データは圧縮されたものでありうる。幾つかの実施形態においては、圧縮された画像データはラインごとに順次圧縮された形式のものでありうる。その他の各種形式、例えばポストスクリプト、ＰＣＬ、及び／又はその他の一般の若しくは独自のページ記述言語などを用いて、データの転送をすることができる。画像データＩ／Ｏモジュール１０２によって画像データが受信された後、ＣＰＵ１０３の制御の下でＤＭＡ制御モジュール１０５を用いて、画像データはメモリ１０４に置かれうる。幾つかの実施形態においては、完全な一ページの画像データがメモリ１０４に格納されると、プリントシーケンスが開始されうる。幾つかの実施形態においては、装置コントローラ１２３によって、適切なデータ及び／又は制御信号を通じて、走査モータ１１０、感光ドラム１１４、及び転写ベルト１１７の動作が開始されうる。
【００１７】
ビーム検出センサ１１２によって、レーザビームの位置を検出することができ、印刷された画像のラインとラインが正しく並べられるように、画像電子サブシステム１６０に送信されるパルスが生成されうる。幾つかの実施形態においては、画像の各ラインの走査の最初に、プリントヘッド１０９からの光が走査ミラー１１１によってビーム検出センサ１１２へと反射されうる。ビーム検出センサ１１２によって装置コントローラ１２３へ信号が送られ、次に装置コントローラ１２３によって、ビーム検出信号２４０がＰＷＭ論理モジュール１０７へ送信されうる。幾つかの実施形態においては、これらとは異なる信号であって、一般にデータ先頭信号（ＴＯＤ信号）又は垂直同期信号（「ｖｓｙｎｃ」信号）といわれる信号が、転写ベルト位置センサ１２５から受信した情報に基づいて、装置コントローラ１２３によって生成されうる。ＴＯＤ信号又はｖｓｙｎｃ信号によって用紙１７５への画像データの転送をいつ始められるかが示される。例えば、幾つかの実施形態において、用紙１７５が転写ベルト位置センサ１２５を通過すると、ＴＯＤ信号が装置コントローラ１２３を通じてＰＷＭ論理モジュール１０７へ送信されうる。一旦ＴＯＤ信号が受信されると、ＣＰＵ１０３によってメモリ１０４から展開モジュール１０６への転送が開始されうる。幾つかの実施形態において、展開モジュール１０６によって画像データが展開され、得られた原画像データはＰＷＭ論理モジュール１０７へ転送される。結果としてＰＷＭ論理モジュール１０７から生じたＰＷＭパルスは、駆動回路１０８へストリームされ、続いてＰＷＭパルスは駆動回路１０８からさらにプリントヘッド１０９へ送信されうる。
【００１８】
幾つかの実施形態においては、プリントヘッド１０９からのレーザ光がパルスにされ、走査ミラー１１１及びドラムへのビームガイドミラー１１３に反射されることで、感光ドラム１１４上に帯電させた領域と帯電させていない領域の潜像が形成される。幾つかの実施形態では、現像ステーション１１５において、トナーを用いて前記潜像が現像され、転写ベルト１１７へ転写されうる。カラー画像などのような複数のコンポーネントを有する画像においては、潜像を形成する処理は各コンポーネントについて繰り返されうる。例えば、ＣＭＹＫカラープリンタにおいては、シアン（「Ｃ」）、マゼンタ（「Ｍ」）、イエロー（「Ｙ」）、及びブラック（「Ｋ」）を用いるもので、感光ドラム１１４上の潜像を形成する処理はＣ、Ｍ、Ｙ、及びＫのそれぞれの色について繰り返されうる。幾つかの実施形態において、すべてのコンポーネントが転写ベルト１１７上に揃えられると、用紙１７５が給紙トレイ１２６から転写ローラ１２４へ給紙され、用紙１７５に画像が転写されうる。幾つかの実施形態では、次に、定着器１１９によってトナーを用紙１７５に定着させ、用紙１７５はガイドローラ１２１によって排紙トレイ１２２へ搬送される。
【００１９】
ピクセルクロック生成モジュール１８１は水晶発振器若しくはプログラム可能な水晶発振器又はその他あらゆる適切なクロック生成装置でありうる。幾つかの実施形態において、例えば、複数のパスを有するプリンタ１００においては、各色の映像データが連続的に順次送信されるものであるが、ピクセルクロック生成モジュール１８１によって生成されるクロック周波数は、プリンタのパスごとに固定されうる。例えば、複数のパスを有するプリンタ１００においては、ピクセルクロック生成モジュール１８１は水晶発振器でありうる。その他の実施形態において、例えば、時にまとめて「タンデムエンジン」と呼ばれる、複数組のプリントエンジン１５０を用いたプリンタ１００については、各チャネルの周波数が、コンポーネントである各色に対応するピクセルクロックの間で異なる場合に、周波数は較正されうる。このような実施形態においては、プログラム可能な一以上のクロック発振器が較正のために用いられうる。
【００２０】
プリンタ１００の例示的な実施形態では、複数のプリントヘッド１０９に接続された複数組のプリントエンジン１５０を駆動する駆動回路１０８が備えられうる。幾つかの実施形態においては、プリントヘッド１０９はすべてレーザプリントヘッドであり得る。また、画像電子サブシステム１６０のモジュールが個別に複数備えられうる。例えば、一つの展開モジュール１０６が複数のＰＷＭ論理モジュール１０７に接続可能である。ＰＷＭ論理モジュール１０７はそれぞれさらに一以上のピクセルクロック生成モジュール１８１及び一以上の駆動回路１０８に接続されうる。画像の一以上の色のコンポーネントのデータは展開モジュール１０６から各ＰＷＭ論理モジュール１０７に提供され、続いて複数の駆動回路１０８に送られ、さらに一以上の組のプリントエンジン１５０へ送信されうる。
【００２１】
他の実施形態において、複数の展開モジュール１０６が複数のＰＷＭ論理モジュール１０７に接続されうる。各展開モジュール１０６はＰＷＭ論理モジュール１０７に画像の展開コンポーネントを提供することができる。他の実施形態では、一つのＰＷＭ論理モジュール１０７が複数の駆動回路１０８に画像の複数のコンポーネントを提供することができる。
【００２２】
幾つかの実施形態においては、プリンタ１００はレーザプリントヘッドごとに複数のレーザを備えうる。幾つかの実施形態において、プリントヘッド１０９は複数ラインのデータを駆動回路１０８から受信し、前記複数ラインのデータを走査ミラー１１１に投影しうる。続いて、走査ミラー１１１によって前記複数ラインのデータがビーム検出センサ１１２及びガイドミラー１１３へと反射され、これらによって前記複数ラインのデータは感光ドラム１１４へと反射されうる。幾つかの実施形態においては、ビーム検出センサ１１２によって、走査ミラー１１１に反射されたレーザ信号などの単独の信号又は走査ミラー１１１に反射された複数の信号を検出可能である。
【００２３】
本実施形態において扱われる接続には電子接続、同軸ケーブル、銅線及び光ファイバが含まれうるが、これらに限定されず、データバス１７０を構成するワイヤも含まれる。接続はまた音波や光波の形態をとることがあり、例えば電波及び赤外線通信において生成されるもの並びにレーザがあげられる。接続はまた制御情報の通信又は他の情報機器との一以上のネットワークを通じたデータ通信により実現しうる。本実施形態において用いられる機械的接続又は電気機械的接続には、物理的なコンポーネントの使用、例えばモータ、ギヤカップリング、ユニバーサルジョイントの使用、又は部品の接続に使用可能なその他のあらゆる機械的、電気機械的装置の使用が含まれうるが、これらに限定されない。
【００２４】
上述の論理モジュール又は機能モジュールは、それぞれ複数のモジュールを備えうる。各モジュールは個別に実施されるか、又はこれらの機能は他のモジュールの機能と組み合わせ可能である。さらに、それぞれのモジュールは個別のコンポーネントに実施されるか、又はコンポーネントの組み合わせとして実施可能である。
【００２５】
ＣＰＵ１０３、展開モジュール１０６、ＰＷＭ論理モジュール１０７は、それぞれＦＰＧＡ（Field-Programmable Gate Array）、ＡＳＩＣ（Application-Specific Integrated Circuit）、ＣＰＬＤ（Complex Programmable Logic Device）、プリント回路基板（ＰＣＢ）、プログラム可能な論理コンポーネント及びプログラム可能な相互接続の組み合わせ、単独のＣＰＵチップ、マザーボードに接続されたＣＰＵチップ、汎用コンピュータ、又は１０３、１０６、１０７の各モジュールのタスクを実行できるその他あらゆる装置若しくはモジュールの組み合わせとして実施可能である。幾つかの実施形態において、メモリ１０４は情報及び画像電子サブシステム１６０によって実行される命令を格納するためにデータバス１７０に接続される、ランダムアクセスメモリ（ＲＡＭ）、読み出し専用メモリ（ＲＯＭ）、プログラマブル読み出し専用メモリ（ＰＲＯＭ）、フィールドプログラマブル読み出し専用メモリ（ＦＰＲＯＭ）、又はその他のダイナミックメモリを備えうる。
【００２６】
図２は、本発明の幾つかの実施形態に係る例示的なＰＷＭ論理モジュール１０７のブロック図を示している。この例示的なＰＷＭ論理モジュール１０７は、複数のデータ同期回路２１１、２１２、２１３、２１４、２１５と、第１加算パルス生成器２２１と、複数の第２加算パルス生成器２２２、２２３、２２４、２２５と、論理ゲート２３０と、位相ロックループ（ＰＬＬ）モジュール２４０と、を含む。例示的なＰＷＭ論理モジュール１０７では、ＰＬＬモジュール２４０はクロック生成部として機能し得る。図２に示すように、ＰＬＬモジュール２４０は、データ同期回路２１１〜２１５の各々と、第１加算パルス生成器２２１と、第２加算パルス生成器２２２〜２２５とに接続される。また、図２に示すように、データ同期回路２１１〜２１５の各々は、加算パルス生成器２２１〜２２５のうちの１つと接続される。例示的なＰＷＭ論理モジュール１０７では、データ同期回路２１１〜２１５と、加算パルス生成器２２１〜２２５と、論理ゲート２３０との組み合わせは、パルス幅変調信号生成部として機能し得る。入力ピクセルクロック２０１とピクセルデータ２０６は、例示的なＰＷＭ論理モジュール１０７に入力され、このＰＷＭ論理モジュール１０７はＰＷＭ出力信号２３０ａを出力する。幾つかの実施形態では、ピクセルデータ２０６は、クロック周期あたり複数ビットのピクセルデータにより構成される。例えば、図２に示す例示的なＰＷＭ論理モジュール１０７では、ピクセルデータ２０６は４ビット数である。
【００２７】
図２に示すように、ピクセルクロック２０１はＰＬＬモジュール２４０に入力され、ＰＬＬモジュール２４０は位相シフトクロック信号２４０ａ〜ｄを出力する。各クロック信号２４０ａ〜ｄは異なる位相を有しているため、クロック信号２４０ａ〜ｄは位相差クロック信号と称される。例示的な位相シフトクロック信号は、位相０クロック２４０ａ、位相９０クロック２４０ｂ、位相１８０クロック２４０ｃ、位相２７０クロック２４０ｄを含む。幾つかの実施形態においてＰＬＬモジュール２４０は、ピクセルクロック２０１の倍数の周波数を有する位相シフトクロック信号を出力する。例えば、図２に示す例示的なＰＷＭ論理モジュール１０７では、位相シフトクロック信号２４０ａ〜ｄの各々は、ピクセルクロック信号２０１の４倍の周波数を有する。更に、幾つかの実施形態では、連続する位相シフトクロック信号間の位相差は、３６０°を位相シフトクロックの数で除算した数に等しい。例えば、図２に示すように、４つの位相シフトクロック信号２４０ａ〜ｄを有する例示的なＰＷＭ論理モジュール１０７では、位相０クロック２４０ａは０°シフトされ、一方、位相９０クロック２４０ｂは９０°位相シフトされ、位相１８０クロック２４０ｃは更に９０°位相シフトされて１８０°となり、位相２７０クロック２４０ｄは更に９０°位相シフトされて２７０°となっている。なお、幾つかの実施形態において、位相シフトクロックの数は４より多くても少なくてもよい。また、幾つかの実施形態において、ＰＬＬモジュール２４０は、位相ロックループ（ＰＬＬ）を用いて実現されてもよい。
【００２８】
図２に示すように、ＰＬＬモジュール２４０はデータ同期回路２１１〜２１５に接続されている。例示的なＰＷＭ論理モジュール１０７の実施形態において、データ同期回路２１１〜２１５は、ピクセルデータ２０６を位相シフトクロック２４０ａ〜ｄのうちの１つと同期させることによって、同期化回路として機能し得る。データ同期回路２１１〜２１５の各々は、ＰＬＬ２４０から出力された位相０クロック２４０ａと、ピクセルデータ２０６とを入力として受信する。更に、データ同期回路２１１及び２１２は、０°のデータオフセットで、それぞれ加算パルス生成器２２１及び２２２に接続される。データ同期回路２１３〜２１５の各々は、ピクセルデータ２０６を付加的な位相シフトクロック信号入力と同期させる。例えば、位相０クロック２４０ａ及びピクセルデータ２０６に加えて、データ同期回路２１４は、ＰＬＬモジュール２４０から出力された位相１８０クロック２４０ｃを入力として更に受信する。データ同期回路２１４は、ピクセルデータ２０６を、１８０°の位相シフトを有する位相１８０クロック２４０ｃと同期させることができる。同様に、データ同期回路２１３及び２１５も、ピクセルデータ２０６をそれぞれ位相９０クロック２４０ｂ及び位相２７０クロック２４０ｄと同期させることができる。
【００２９】
例示的なＰＷＭ論理モジュール１０７では、第１加算パルス生成器２２１の出力用のプライマリ・ドメインとして、ピクセルクロック２０１の０°オフセットが使用可能である。幾つかの実施形態では、例示的な信号２４０ａのように、第１加算パルス生成器２２１、第２加算パルス生成器２２２に入力される位相シフトクロック信号は、第２加算パルス生成器２２３〜２２５の何れにも入力されない。幾つかの実施形態では、データ同期回路２１１〜２１５から出力された同期ピクセルデータ２１１ａ〜２１５ａは、それぞれ加算パルス生成器２２１〜２２５に入力される。
【００３０】
図３ａは、本発明の幾つかの実施形態に係る例示的なデータ同期回路２１４の図を示している。幾つかの実施形態では、データ同期回路２１１、２１２、２１３、２１５においても、図３ａに示したものを適正に変更した類似した回路を用いるのがよい。図３ａに示す例示的なデータ同期回路２１４は、Ｄ型フリップフロップ３０１〜３０４と３１１〜３１４とを含んでいる。データ同期回路２１４は、位相０クロック２４０ａと、位相１８０クロック２４０ｃと、ピクセルデータ２０６とを入力として受ける。データ同期回路２１４は、位相１８０クロック２４０ｃに同期した同期１８０ピクセルデータ２１４ａを出力する。幾つかの実施形態において、データ同期回路２１４は、ＦＰＧＡ、ＡＳＩＣ（Application-Specific Integrated Circuit）、ＣＰＬＤ（Complex Programmable Logic Device）、プリント回路基板（ＰＣＢ）、プログラム可能な論理コンポーネント及びプログラム可能な相互接続の組み合わせ、又はデータ同期回路の機能を実行可能なその他のデバイス若しくはモジュールの適切な組み合わせによって実現可能である。
【００３１】
図３ａに示す例示的なデータ同期回路２１４は、入力ピクセルデータ２０６を４つのビット線２０６ａ〜ｄにそれぞれ分割可能である。例えば、ビット線２０６ａは最下位ピクセルビットであるビット０を伝送し、ビット線２０６ｂはビット１を伝送し、ビット線２０６ｃはビット２を伝送し、ビット線２０６ｄはビット３を伝送することが可能である。ビット線２０６ａ〜ｄは、それぞれ対応するフリップフロップ３０１〜３０４に入力されうる。図３ａに示す例示的なデータ同期回路２１４では、フリップフロップ３０１は、位相０クロック２４０ａの立ち上がりエッジで、ビット線２０６ａ上の信号に対応するＤ入力の値を取り込む。フリップフロップ遅延の後、フリップフロップ３０１は、取り込まれた信号をＱ出力に出力する。フリップフロップ３０１のＱ出力は中間ビット線３０１ａに接続されており、中間ビット線３０１ａはフリップフロップ３１１のＤ入力に入力される。フリップフロップ３１１は、位相１８０クロック２４０ｃの立ち上がりエッジで、中間ビット線３０１ａ上の信号を取り込む。この場合も、フリップフロップ遅延の後、フリップフロップ３１１は、取り込まれた信号を、出力ビット線３１１ａに接続されたＱ出力に出力する。フリップフロップ３１１は、位相１８０クロック２４０ｃの立ち上がりエッジに従ってデータを取り込んで出力するため、出力ビット線３１１ａ上に出力される信号は位相１８０クロック２４０ｃに同期可能となる。同様に、同期された出力ビット線３１２ａ〜３１４ａは、それぞれ位相１８０クロック２４０ｃに同期される。その結果、幾つかの実施形態において、出力ビット線３１１ａ、３１２ａ、３１３ａ、３１４ａは同期１８０ピクセルデータ２１４ａに合成されうる。
【００３２】
図３ｂは、本発明の幾つかの実施形態に係る図３ａに示した例示的なデータ同期回路のタイミング図を示している。図３ｂは、位相０クロック２４０ａ、入力ピクセルデータ２０６、中間ピクセルデータ３６０、位相１８０クロック２４０ｃ、同期１８０ピクセルデータ２１４ａのタイミング図を示している。このタイミング図に示すように、入力ピクセルデータ２０６は、位相０クロック２４０ａの立ち上がりエッジ３５０で取り込まれる。入力ピクセルデータ２０６は、位相クロック２４０ａの立下りエッジの時に点３５１で変化するように示されているが、現在のピクセルデータがフリップフロップ３０１〜３０４によって取り込まれている限り、位相０クロック２４０ａの１パルスの間はいつでも、入力ピクセルデータ２０６は変化することができる。フリップフロップ遅延３５２の後、その取り込まれた信号は中間ピクセルデータ３６０として出力される。そして、中間ピクセルデータ３６０は、位相１８０クロック２４０ｃの立ち上がりエッジ３５３で取り込まれる。フリップフロップ遅延３５４の後、その取り込まれたデータは同期ピクセルデータ２１４ａとして出力される。
【００３３】
ＰＷＭモジュール１０７の幾つかの実施形態では、データ同期回路２１１、２１２、２１３、２１５においてもデータ同期回路２１４と同様の方法で動作可能である。従って、
データ同期回路２１１〜２１３、２１５のタイミング図は、位相シフトクロック及び対応する同期ピクセルデータが、異なる位相でオフセットされていることを除けば、図３ｂに示したものと類似する。よって、例えば、同期ピクセルデータ２１３ａは９０°オフセットされ、同期ピクセルデータ２１５ａは２７０°オフセットされる。同期ピクセルデータ２１１ａ及び２１２ａは０°のオフセットを有し、同期ピクセルデータ２１１ａ及び２１２ａが、９０°、１８０°、２７０°の領域のピクセルデータと等しい量だけ遅延されるように、類似したデータ同期回路に入力可能である。
【００３４】
遅延３５２は、セットアップ、ホールド及びフリップフロップ遅延の合計時間を表している。図３ｂのタイミング図に示すように、フリップフロップ３０１〜３０４の出力のインテグリティを保証するために、遅延３５２が、位相０クロック２４０ａと、位相９０クロック２４０ｂ、位相１８０クロック２４０ｃ、位相２７０クロック２４０ｄの何れかとの間の最小スキューより小さくなるように設計可能である。例として、図３ａに示す例示的なデータ同期回路を用いて、動作周波数が２４５ＭＨｚ以下で４クロックドメインとした場合、合計遅延は、［(1/4)＊(1/245MHz)］又は1.02nsとなる。従って、その回路はＸ
ＩＬＩＮＸ ＳＰＡＲＴＡＮ ３ ＦＰＧＡを用いて設計することができる。ＸＩＬＩＮＸ ＳＰＡＲＴＡＮ ３ ＦＰＧＡは、セットアップ、ホールド及びフリップフロップ遅延の時間が、それぞれ0.42ns、0.6ns、0nsとなるので、合計遅延は1.02nsとなり、設計パラメータを満たしている。
【００３５】
図４ａは、本発明の幾つかの実施形態に係る例示的な第１加算パルス生成器２２１の図を示している。幾つかの実施形態では、データ同期回路２１１の出力２１１ａは第１加算パルス生成器２２１に入力され得る。第１加算パルス生成器２２１は、同期ピクセルデータ２１１ａ及び位相０クロック２４０ａを入力として受信し、第１加算パルス出力２２１ａを生成し得る。図４ａに示すように、同期ピクセルデータ２１１ａは４ビットの１６進数０×Ａから構成される。図４ａは、０×Ａの入力に対する第１加算パルス出力４６０ａの生成に用いられるアクティブゲートを示している。出力４６０ａを生成するためのメモリゲートの動作は、同期ピクセルデータ２１１ａの値に基づいて変化する。幾つかの実施形態では、第１加算パルス生成器２２１は、カウンタ４１０と、デマルチプレクサ４２０と、デマルチプレクサ４３０と、論理ゲート４４０、４５０、４６０と、を含む。
【００３６】
図４ｂは、図４ａに示した例示的な第１加算パルス生成器のタイミング図を示している。図４ｂは、ピクセルクロック４０５と、同期ピクセルデータ４０６と、位相０クロック４１５と、位相０カウンタ４１６と、論理ゲート４５０からの出力信号４５５と、論理ゲート４４０からの出力信号４４５と、第１加算パルス出力４６５と、を示している。
【００３７】
幾つかの実施形態では、カウンタ４１０はデマルチプレクサ４２０に接続され、ＰＬＬモジュール２４０から出力された位相０クロック２４０ａを入力として受信する。カウンタ４１０は、接続４１０ａ及び４１０ｂを介して２ビット数をデマルチプレクサ４２０に出力する。図４ｂに示すように、カウンタ４１０は、位相０クロック２４０ａの各パルス毎に、接続４１０ａ及び４１０ｂを伝送する２ビット数をインクリメントし得る。図４ｂに示すように、位相０クロック４１５は位相０クロック２４０ａの信号を表している。位相０カウンタ４１６はカウンタ４１０の出力を表している。図４ｂのタイミング図に示すように、位相０カウンタ４１６は、位相０クロック４１５の各立ち上がりエッジで、０×３の値になるまでインクリメントする。０×３の値になった時点で、位相０カウンタ４１６は０×０の値に戻り、インクリメントを再開する。従って、位相０カウンタ４１６は、ピクセルクロック４０５の１周期の間に０×０から０×３にインクリメントする。接続４１０ａ及び４１０ｂの一方は、カウンタ４１０からの最上位ビットを伝送し、他方は最下位ビットを伝送する。４１０ａ及び４１０ｂのビット順の決定は、実装時固有のものであり、カウンタ４１０の出力接続によるものとしてもよい。なお、図４ａに示すカウンタ４１０は例示である。２ビット以上を出力し、且つ／又はより大きい値までカウントするカウンタを有するカウンタ４１０の実施形態を、当業者は理解できるであろう。
【００３８】
図４ａに示すように、デマルチプレクサ４２０はカウンタ４１０及び論理ゲート４５０に接続される。本実施形態において、デマルチプレクサ４２０は、カウンタ４１０から接続４１０ａ及び４１０ｂの入力を受信し、接続４１０ａ及び４１０ｂによる入力に基づいて接続４２０ａ〜ｄのうちの１つを論理値highでアクティブにする。デマルチプレクサ４２０が接続４１０ａ及び４１０ｂにより入力として０×０を受け取ったとき、接続４２０ａはアクティブになる。デマルチプレクサ４２０が０×１を受け取ったとき、接続４２０ｂはアクティブになる。デマルチプレクサ４２０が０×２を受け取ったとき、接続４２０ｃはアクティブになる。デマルチプレクサ４２０が０×３を受け取ったとき、接続４２０ｄはアクティブになる。なお、図４ａに示すデマルチプレクサ４２０は例示である。２以上の入力を受け付け、４以上の出力を有するデマルチプレクサを含むカウンタ４２０の実施形態を、当業者は理解できるであろう。
【００３９】
論理ゲート４５０は、論理ゲート４６０及びデマルチプレクサ４２０に接続されており、デマルチプレクサ４２０からの接続４２０ａ〜ｃを入力として受ける。論理ゲート４５０は、入力４２０ａ〜ｃの何れかがデマルチプレクサ４２０によってアクティブになったとき、出力４５０ａに論理値highを出力できる。これに対応して、入力４２０ｄがデマルチプレクサ４２０によってアクティブになったとき、論理ゲート４５０は接続４５０ａに論理値lowを出力する。従って、図４ｂのタイミング図に示すように、カウンタ４１０が値０×０〜０×２をデマルチプレクサ４２０に出力したとき、出力信号４５５は論理値highを有する。カウンタ４１０が値０×３をデマルチプレクサ４２０に出力したとき、４２０ｄがアクティブとなり、出力信号４５５は論理値lowを有する。なお、論理ゲート４５０が論理ＯＲゲートとして示されているが、第１加算パルス生成器２２１に適用可能な設計の検討をすることによって他の論理ゲートが適切に用いられることは、当業者が理解できることであろう。論理ゲート４５０の出力は、論理ゲート４６０によって受信される。
【００４０】
図４ａを再度参照する。デマルチプレクサ４３０は、接続４３０ａ〜ｄによって論理ゲート４４０に接続され、データ同期回路２１１から同期ピクセルデータ２１１ａを入力として受信する。デマルチプレクサ４３０は、１ピクセルクロック周期で、同期ピクセルデータ２１１ａから複数ビットのデータを受信することができる。図４ａに示すように、同期ピクセルデータ２１１ａは、０×０から０×Ｆの数を表す４ビットのデータを伝送することができる。デマルチプレクサ４３０は、同期ピクセルデータ２１１ａの入力に従って接続４３０ａ〜ｄのうちの１つをアクティブにする。図４ａに示すように、同期ピクセルデータ２１１ａは、１６進数０×Ａの２進表現である（１０１０）を伝送する。デマルチプレクサ４３０は、この入力を利用して、ポートＡ用の出力に対応する接続４３０ｂをアクティブにする。デマルチプレクサ４３０が、論理ゲート４４０以外の他の論理ゲートに接続されてもよいことは、当業者が理解できることであろう。例えば、幾つかの実施形態において、０×１〜０×４、０×５〜０×８、０×９〜０×Ｃ、０×Ｄ〜０×Ｆに対するデマルチプレクサ４３０の出力が、それぞれ、１番目の論理ゲート、２番目の論理ゲート、３番目の論理ゲート、４番目の論理ゲートに接続可能である。また、幾つかの実施形態において、正しい信号が第１加算出力接続４６０ａに出力されるように、第１加算パルス生成器４２０に、付加的な論理ゲートの出力に適合する付加的な回路構成を含めてもよい。更に、幾つかの実施形態において、デマルチプレクサ４３０が、図４ａの例示的な回路で示した同期ピクセルデータ２１１ａの４ビット入力より大きいビット数でも小さいビット数でも入力として受け入れ可能であることは、当業者が理解できることであろう。また、幾つかの実施形態において、デマルチプレクサ４３０の出力接続の数を、同期ピクセルデータ２１１ａの入力数に適合するように調整するようにしてもよい。
【００４１】
図４ｂを参照すると、同期ピクセルデータ４０６は、ピクセルクロック４０５の１周期の間は不変となっている。例えば、図４ａに示した実施形態では、同期ピクセルデータ４０６は、ピクセルクロック４０５の１周期の間、０×Ａに対応する信号レベルにとどまっている。ピクセルクロック４０５の１周期は、位相０カウンタ４１６が０×０から０×３にインクリメントするまでの間持続するので、同期ピクセルデータ４０６はこの間信号０×Ａを維持する。従って、デマルチプレクサ４３０への入力は、この間不変である。その結果として、位相０カウンタが０×０から０×３までインクリメントしているとき、デマルチプレクサ４３０は、highレベルの論理信号を、論理ゲート４４０に接続された接続４３０ｂに出力し続ける。
【００４２】
図４ａに示すように、論理ゲート４４０は、デマルチプレクサ４３０及び論理ゲート４６０に接続されている。接続４３０ａ〜ｄの何れかがデマルチプレクサ４３０によってアクティブにされたとき、例示的な論理ゲート４４０は接続４４０ａにhighレベルの論理信号を生成する。従って、この論理ゲート４４０は、接続４３０ｂがアクティブ状態であるときに、接続４４０ａにhighレベルの論理信号を生成する。同期ピクセルデータ４０６が０×Ａの値に保持されている図４ｂを参照すると、接続４３０ｂは、ピクセルクロック４０５の１周期の間アクティブ状態となる。従って、接続４４０ａ上の出力信号４４５は、ピクセルクロック４０５の１周期の間highレベルのままである。デマルチプレクサ４３０の他の出力が、同様の論理ゲート（図示せず）への入力として用いられることは、当業者が理解できることであろう。また、第１加算パルス生成器２２１の設計の検討及び実装時固有事項に基づいて他の構成の論理ゲートが使用可能であることは、当業者が理解できることであろう。
【００４３】
図４ａに示すように、論理ゲート４６０は、論理ゲート４４０及び４５０に接続されており、論理ゲート４４０及び論理ゲート４５０の出力を入力として受信し、その入力信号を用いて出力４６０ａを生成する。例示的な論理ゲート４６０はＡＮＤゲートであるので、接続４４０ａ及び４５０ａの双方がhighレベルの論理信号を有するとき、highレベルの論理信号を生成する。図４ｂのタイミング図に示すように、接続４５０ａ上の出力信号４５５は、位相０カウンタ４１６が０×０と０×２の間をインクリメントしているときに、highレベルの論理信号を維持する。接続４４０ａ上の出力信号４４５は、位相０カウンタ４１６が０×０と０×３の間をインクリメントしているときに、highレベルの論理信号を維持する。従って、位相０カウンタ４１６が０×０から０×２へインクリメントしているとき、論理ゲート４６０は接続４６０ａにhighレベルの論理信号を出力する。位相０カウンタ４１６が０×３までインクリメントした時、論理ゲート４５０の出力信号４５５は、lowレベルの論理値に変化する。その結果として、図４ｂに示すように、論理ゲート４６０の接続４６０ａ上の第１加算パルス出力４６５も、この時点でlowレベルの論理値に変化する。なお、第１加算パルス生成器２２１の設計の検討及び実装時固有事項に基づいて他の構成の論理ゲートが使用可能であることは、当業者が理解できることであろう。
【００４４】
第１加算パルス生成器の機能を実現するため、種々のデバイスが使用可能である。例えば、ＦＰＧＡ、ＡＳＩＣ（Application-Specific Integrated Circuit）、ＣＰＬＤ（Complex Programmable Logic Device）、プリント回路基板（ＰＣＢ）、プログラム可能な論理コンポーネント及びプログラム可能な相互接続の組み合わせ、又は第１加算パルス生成器の機能を実行可能なその他のデバイス若しくはモジュールの組み合わせによって実現可能である。
【００４５】
図５ａは、本発明の幾つかの実施形態に係る例示的な第２加算パルス生成器２２４の図を示している。幾つかの実施形態において、図５ａに示した回路に類似し、適切に変更された回路を、第２加算パルス生成器２２２、２２３、２２５に用いてよい。図５ａは、０×Ａの入力に対する位相１８０加算パルス出力５４０ａの生成に用いられるアクティブゲートを示している。位相１８０加算パルス生成器２２４は、データ同期回路２１４の出力を受信する。位相１８０加算パルス生成器２２４は、同期ピクセルデータ２１４ａとして０×Ａを受信する。ピクセルデータ２１４ａが０×Ａとは異なるとき、位相１８０加算パルス出力５４０ａを生成するために、他のゲート（図示せず）が同じように使用可能である。位相１８０加算パルス生成器２２４は、カウンタ５１０と、デマルチプレクサ５２０と、デマルチプレクサ５３０と、論理ゲート５４０と、を含む。
【００４６】
図５ｂは、本発明の幾つかの実施形態に係る図５ａに示した例示的な第２加算パルス生成器２２４のタイミング図を示している。図５ｂは、ピクセルクロック４０５と、同期ピクセル入力信号５０６と、位相１８０クロック５１５と、位相１８０カウンタ５１６と、カウンタ信号５２５と、ピクセル信号５３５と、第２加算出力５４５と、を示す。
【００４７】
カウンタ５１０は、デマルチプレクサ５２０に接続されており、ＰＬＬモジュール２４０からの位相１８０クロック２４０ｃを入力として受信し、接続５１０ａ及び５１０ｂを介して２ビット数をデマルチプレクサ５２０に出力する。図５ａに示すように、カウンタ５１０は、位相１８０クロック２４０ｃのパルスの受信により、接続５１０ａ及び５１０ｂを伝送する２ビット数をインクリメントする。図５ｂに示すように、位相１８０クロック５１５は、位相１８０クロック２４０ｃによって伝送される信号を表し、位相１８０カウンタ５１６は、カウンタ５１０の出力を表す。図５ｂに示すように、位相１８０カウンタ５１６は、位相１８０クロック５１５の各立ち上がりエッジで０×３の値になるまでインクリメントする。０×３の値になると、位相１８０カウンタ５１６は値０×０に戻り、インクリメントを再開する。接続５１０ａ及び５１０ｂの一方は、カウンタ５１０からの最上位ビットを伝送し、他方は最下位ビットを伝送する。接続５１０ａ及び５１０ｂのビット順の決定は、実装時固有のものであり、且つ／又はカウンタ５１０の出力接続によるものとしてもよい。２ビットより多く出力し、且つ／又はより大きい値までカウントするカウンタを有するカウンタ５１０の実施形態を、当業者は理解できるであろう。
【００４８】
図５ａに示すように、デマルチプレクサ５２０はカウンタ５１０及び論理ゲート５４０に接続される。本実施形態において、デマルチプレクサ５２０は、カウンタ５１０から接続５１０ａ及び５１０ｂを入力として受け、接続５１０ａ及び５１０ｂによる入力に基づいて接続５２０ａ〜ｄのうちの１つを論理値highでアクティブにする。デマルチプレクサ５２０が接続５１０ａ及び５１０ｂにより入力として０×０を受け取ったとき、接続５２０ａはアクティブになる。デマルチプレクサ５２０が０×１を受け取ったとき、接続５２０ｂはアクティブになる。デマルチプレクサ５２０が０×２を受け取ったとき、接続５２０ｃはアクティブになる。デマルチプレクサ５２０が０×３を受け取ったとき、接続５２０ｄはアクティブになる。幾つかの実施形態において、デマルチプレクサ５２０は、カウンタ５１０から出る接続の数が増加しても受け付け可能である。図５ａに示すデマルチプレクサ５２０は例示である。なお、２以上の入力を受け付け、４以上の出力を有するデマルチプレクサを含むカウンタ５２０の実施形態を、当業者は理解できるであろう。
【００４９】
図５ａに示すように、デマルチプレクサ５３０は、接続５３０ａによって論理ゲート５４０に接続され、データ同期回路２１４から同期ピクセルデータ２１４ａを入力として受信する。デマルチプレクサ５３０は、１ピクセルクロック周期で、同期ピクセルデータ２１４ａの複数ビットのデータを受信することができる。図５ａに示すように、同期ピクセルデータ２１４ａは、０×０から０×Ｆの数を表す４ビットのデータを伝送することができる。デマルチプレクサ５３０は、同期ピクセルデータ２１４ａの入力に従って接続のうちの１つをアクティブにする。図５ａに示すように、同期ピクセルデータ２１４ａは、１６進数０×Ａの２進表現である（１０１０）を伝送する。デマルチプレクサ５３０は、この入力を利用して、デマルチプレクサ５３０のポートＡに対応する接続５３０ａをアクティブにする。デマルチプレクサ５３０が、論理ゲート５４０以外の他の論理ゲートに接続されてもよいことは、当業者が理解できることであろう。例えば、幾つかの実施形態において、０×１〜０×９と０×Ｂ〜０×Ｆの各々に対する出力接続が、それぞれ、論理ゲート５４０と同様の機能を有する１つの論理ゲートに接続可能である。正しい信号が接続５４０ａに出力されるように、位相１８０加算パルス生成器２２４に、これらの付加的な論理ゲートの出力に適合する付加的な回路を含めてもよい。更に、幾つかの実施形態において、デマルチプレクサ５３０が、図５ａの例示的な回路で示した同期ピクセルデータ２１４ａの４ビット入力より大きいビット数でも小さいビット数でも入力として受け入れ可能であることは、当業者が理解できることであろう。また、幾つかの実施形態において、デマルチプレクサ５３０の出力接続の数を、同期ピクセルデータ２１４ａの入力数に適合するように調整するようにしてもよい。
【００５０】
図５ｂを参照すると、同期ピクセル入力信号５０６は、位相１８０カウンタ５１６が０×０から０×３までインクリメントしている間、不変となっている。例えば、図５ａに示した実施形態では、同期ピクセル入力信号５０６は、位相１８０カウンタ５１６が０×０から０×３までインクリメントしている間、０×Ａに対応する信号レベルにとどまっている。その結果として、デマルチプレクサ５３０は、０×Ａがデマルチプレクサ５３０に入力されている間、論理ゲート５４０に接続された接続５３０ａに論理値highを出力する。
【００５１】
図５ａに示すように、論理ゲート５４０は、デマルチプレクサ５２０及びデマルチプレクサ５３０に接続され、接続５２０ｃ上のデマルチプレクサ５２０の出力と、接続５３０ａ上のデマルチプレクサ５３０の出力を入力として受信する。論理ゲート５４０は、接続５２０ｃ及び５３０ａからの信号を用いて、接続５４０ａへの出力信号を生成する。論理ゲート５４０はＮＡＮＤゲートであるので、接続５２０ｃ及び５３０ａの双方がhighレベルの論理信号を有する場合、lowレベルの論理信号を生成する。その他の場合、論理ゲート５４０はhighレベルの論理信号を生成する。図５ｂのタイミング図に示すように、接続５４０ａ上の第２加算出力５４５は、位相１８０カウンタ５１６が０×０から０×１までインクリメントしているとき、highレベルの論理信号を維持する。この間、接続５３０ａ上のピクセル信号５３５は、highレベルの論理信号を維持する。また、接続５２０ｃ上のカウンタ信号５２５は、位相１８０カウンタ５１６が０×０から０×１までインクリメントしているとき、lowレベルの論理信号を維持する。位相１８０カウンタ５１６が０×２までインクリメントしたとき、接続５２０ｃ上の信号５２５はアクティブ状態で論理値highとなり、一方、接続５３０ａはhighレベルの論理信号を伝送し続ける。従って、この時点で、接続５２０ｃ及び５３０ａは両方ともhighレベルの論理信号を伝送しているので、位相１８０カウンタ５１６が０×２の値のとき、論理ゲート５４０は接続５４０ａにlowレベルの論理信号を出力する。図５ｂに示すように、位相１８０カウンタ５１６が０×３までインクリメントしたとき、接続５２０ｃ上の信号は論理値lowに戻り、一方、接続５４０ａ上の第２加算出力５４５は論理値highに戻る。なお、この回路で用いられた第２加算パルス生成器の設計の検討及び実装時固有事項に基づいて、他の構成の論理ゲートが使用可能であることは、当業者が理解できることであろう。
【００５２】
同期ピクセルデータ２１２ａ、２１３ａ、２１５ａが、それぞれ、位相０加算パルス生成器２２２、位相９０加算パルス生成器２２３、位相２７０加算パルス生成器２２５に入力されているとき、入力ピクセルデータ２０６が０×Ａに対応する場合、これらの加算パルス生成器の出力はhighのままである。図５ｃは、加算パルス生成器２２２、２２３、２２５に対する構成要素の例示的な実施形態を接続がない状態で示している。図５ｃに示すように、加算パルス生成器２２２、２２３、２２５の各々は、デマルチプレクサ５３１及び論理ゲート５４１を個別に有する。幾つかの実施形態において、個々のデマルチプレクサ５３１及び論理ゲート５４１は、位相１８０加算パルス生成器２２４においてデマルチプレクサ５３０及び論理ゲート５４０によって実行される機能と同様の機能を実行することができる。図５ｃに示すように、加算パルス生成器２２２、２２３、２２５は、論理ゲート５４１に供給される、デマルチプレクサ５３１のＡゲートからの接続を有していない。結果として、ピクセルデータ２０６が０×Ａの値を伝送しているとき、論理ゲート５４１への入力はlowとなり、位相ピクセルクロックの１周期の間、lowにとどまる。図５ｃでは、論理ゲート５４１はＮＡＮＤゲートを用いて実行され、０×Ａが入力されている間、デマルチプレクサ５３１からの少なくとも１つの入力は論理値lowにとどまるので、ピクセルデータ２０６が０×Ａの値を伝送している間、論理ゲート５４１はhighレベルの信号を出力する。
【００５３】
第２加算パルス生成器の機能を実現するため、種々のデバイスが使用可能である。例えば、ＦＰＧＡ、ＡＳＩＣ（Application-Specific Integrated Circuit）、ＣＰＬＤ（Complex Programmable Logic Device）、プリント回路基板（ＰＣＢ）、プログラム可能な論理コンポーネント及びプログラム可能な相互接続の組み合わせ、又は第２加算パルス生成器の機能を実行可能なその他のデバイス若しくはモジュールの組み合わせによって実現可能である。
【００５４】
図６ａは、本発明の幾つかの実施形態に係る第１加算パルス生成器と第２加算パルス生成器のうちの１つとの間の接続を表す例示的な実施形態を説明するためのブロック図を示している。図６ａに示すように、第１加算パルス生成器２２１及び位相１８０加算パルス生成器２２４の双方は、論理ゲート６０１に接続されている。図６ａに示す実施形態では、論理ゲート６０１はＡＮＤゲートを用いて実行され、第１加算パルス生成器２２１の出力４６０ａと、位相１８０加算パルス生成器２２４の出力５４０ｃとを入力として受け付ける。論理ゲート６０１は、中間加算パルス出力６０１ａを出力する。
【００５５】
図６ｂは、本発明の幾つかの実施形態に係る第１加算パルス生成器と第２加算パルス生成器のうちの１つとを表す例示的な実施形態のタイミング図を示している。図６ｂは、ピクセルクロック４０５、ピクセルデータ４０６、位相０クロック４１５、位相０カウンタ４１６、第１加算出力４６５、位相１８０クロック信号５１５、位相１８０カウンタ５１６、位相１８０加算出力５４５、中間ＰＷＭ出力６０５のタイミング図を示している。
【００５６】
図６ｂに示すように、位相１８０クロック５１５、位相１８０カウンタ５１６及び位相１８０加算出力５４５は、第１加算パルス生成器の信号から１８０°だけオフセットされている。第１加算出力４６５及び位相１８０加算出力５４５は、ＡＮＤゲートである論理ゲート６０１に入力される。従って、第１加算出力４６５及び位相１８０加算出力５４５の双方がhighであるときに、論理ゲート６０１の出力６０１ａはhighとなる。図６ｂに示すように、位相０カウンタ４１６が０×０から０×２にインクリメントしているとき、接続４６０ａ上の第１加算出力４６５はhighにとどまる。位相１８０カウンタ５１６が０×０から０×１にインクリメントしているとき、位相１８０加算出力５４５はhighにとどまる。従って、位相１８０カウンタ５１６が０×０から０×１にインクリメントしている間、接続６０１ａ上の中間ＰＷＭ出力６０５は論理値highとなる。位相１８０加算出力５４５がlowレベルの信号を生成している間、中間ＰＷＭ出力６０５もlowレベルの論理信号を生成する。これは、位相１８０カウンタ５１６が０×２までインクリメントした時に起こる。図６ｂに示すように、中間ＰＷＭ出力６０５は、１ピクセルクロックの１０/１６のパルス幅の間、論理値highにとどまる。位相１８０カウンタが０×３を出力したとき、位相１８０加算出力５４５は論理値highに戻る。しかし、このとき、第１加算出力４６５はすでにlowレベルの論理状態になっている。従って、本実施形態では、中間ＰＷＭ出力は論理値lowにとどまる。
【００５７】
図２に示すように、残っている加算パルス生成器２２２、２２３、２２５からのそれぞれの出力２２２ａ、２２３ａ、２２５ａは、中間ＰＷＭ出力６０１ａとともに論理ゲート２３０に入力される。上述したように、本実施形態では、入力されるピクセルデータ２０６の値が０×Ａである間、出力２２２ａ、２２３ａ、２２５ａはhighにとどまっている。本実施形態において、論理ゲート２３０はＡＮＤゲートであり、値０×Ａに対して出力２２２ａ、２２３ａ、２２５ａはhighにとどまっているので、中間ＰＷＭ出力６０１ａが論理値highとしてとどまっている限り、ＰＷＭモジュール１０７の出力２３０ａは論理値highを生成する。本実施形態において、入力ピクセルデータの値が０×Ａである場合、１ピクセルクロックパルスの１０/１６の間、中間出力６０１ａはhighにとどまる。従って、出力２３０ａは、ピクセルクロック２０１の１０/１６のパルス幅を有する信号を生成する。出力信号のパルス幅解像度は、特定構造において可能な最小のパルス間隔に等しい。従って、本実施形態のパルス幅解像度は、基本ピクセルクロックの１／１６のパルス幅に等しい。更に、このパルス幅解像度に対応する周波数は、ピクセルクロックの周波数の１６倍である。なお、パルス幅解像度に対応する周波数が、ピクセルクロックの周波数の１６倍よりも大きい場合又は小さい場合の他の実施形態を、当業者は理解できるであろう。
【００５８】
一般に、特定のパルス幅解像度に対応する周波数は、基本ピクセルクロックの周波数の整数倍に等しくなり得る。幾つかの実施形態において、この整数倍を、ＰＬＬモジュール２４０からの位相シフトクロック２４０ａ〜ｄの出力周波数がピクセルクロック２０１の周波数の何倍かを示す倍数と、ピクセルクロック２０１の１パルスに含まれる位相シフトクロック２４０ａ〜ｄの何れかのパルス数との積に等しくなるようにしてよい。また、幾つかの実施形態において、この整数倍を、ＰＬＬモジュール２４０からの位相シフトクロック２４０ａ〜ｄの出力周波数がピクセルクロック２０１の周波数の何倍かを示す倍数と、第２加算パルス生成器２２２〜２２５の数との積に等しくしてもよい。例示的なＰＷＭモジュール１０７では、位相シフトクロック２４０ａ〜ｄの周波数は、ピクセルクロック２０１の周波数の４倍に等しい。また、各位相シフトクロックは、ピクセルクロック２０１の１パルスごとに４つのパルスを有する。従って、例示的なＰＷＭモジュール１０７におけるパルス幅解像度は、ピクセルクロック２０１の周波数の１６倍に等しい周波数を有し、ピクセルクロック２０１の１／１６の幅のパルス幅解像度となる。特定のパルス幅解像度に対応する周波数が、入力信号の周波数の１６倍よりも大きくても小さくてもよいことは、当業者が理解できることであろう。
【００５９】
図６ｂに示すように、位相１８０カウンタ５１６が前のピクセル値に対して０×３を出力しているとき、即ち期間６５５に、位相１８０加算出力５４５が論理値highを生成している場合、中間ＰＷＭ出力は、ピクセルクロック４０５の１０／１６のパルス幅の出力６０５を生成する。しかしながら、もし、期間６５５に位相１８０加算出力５４５が論理値lowを生成しているのであれば、中間ＰＷＭ出力６０５はlow状態で始まる。例えば、前のピクセルの中間ＰＷＭ出力６０５が、ピクセルクロック２０１の１４／１６のパルス幅である場合、位相１８０カウンタ５１６が前のピクセル値に対して０×３を出力する時点で、位相１８０加算出力５４５はlow状態である。もし、位相１８０カウンタ５１６が前のピクセル値に対して０×３を出力している時点で、位相１８０加算出力５４５がlow状態であれば、現在のピクセルの出力と干渉を起こしてしまう。従って、幾つかの実施形態において、一つ置きのピクセルデータを並行して処理する２つのＰＷＭモジュール１０７を設けるようにしてもよい。この場合、一方のＰＷＭモジュール１０７は１つのピクセルデータ値を処理し、他方のＰＷＭモジュール１０７は、すぐ後に続くピクセルデータ値を処理することになる。各カウンタが０×３を出力しているときに第２加算パルス生成器２２２〜２２５の各々が論理値highを出力するように、各ＰＷＭモジュール１０７でのピクセルデータ値の処理間にデータが入力される。なお、他の適切な変更を加えてもよいし、このような変更は当業者の知識の範囲内である。
【００６０】
本発明のその他の実施形態は、本明細書に開示される詳細な説明の検討及び本発明の実施によって当業者にとって明らかとなるであろう。本明細書と具体例は例示とすることのみを意図しており、本発明の真の範囲や意図は請求項において示される。よって、本発明は請求項のみによって限定される。
【図面の簡単な説明】
【００６１】
【図１】本発明の幾つかの実施形態において、例示的なコンピュータに接続された例示的なプリンタのブロック図である。
【図２】本発明の幾つかの実施形態に係る例示的なＰＷＭパルス生成器のブロック図である。
【図３ａ】本発明の幾つかの実施形態に係る例示的なデータ同期回路の図である。
【図３ｂ】本発明の幾つかの実施形態に係る図３ａに示す例示的なデータ同期回路のタイミング図である。
【図４ａ】本発明の幾つかの実施形態に係る例示的な第１加算パルス生成器の図である。
【図４ｂ】本発明の幾つかの実施形態に係る図４ａに示す例示的な第１加算パルス生成器のタイミング図である。
【図５ａ】本発明の幾つかの実施形態に係る例示的な第２加算パルス生成器の図である。
【図５ｂ】本発明の幾つかの実施形態に係る図５ａに示す例示的な第２加算パルス生成器のタイミング図である。
【図５ｃ】加算パルス生成器２２２、２２３、２２５に対する構成要素の例示的な実施形態を接続がない状態で示す図である。
【図６ａ】本発明の幾つかの実施形態に係る第１加算パルス生成器と第２加算パルス生成器のうちの１つとの間の接続を表す例示的な実施形態を説明するためのブロック図である。
【図６ｂ】本発明の幾つかの実施形態に係る第１加算パルス生成器及び第２加算パルス生成器のうちの１つを表す例示的な実施形態のタイミング図である。
【図１】
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【図２】
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【図３ａ】
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【図３ｂ】
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【図４ａ】
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【図４ｂ】
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【図５ａ】
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【図５ｂ】
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【図５ｃ】
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【図６ａ】
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【図６ｂ】
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