(57)【特許請求の範囲】
【請求項１】
複数のワードライン平面が積層されたメモリーセルアレイと、
選択されたワードライン平面に具備された少なくとも２以上のページのメモリーセルを同時にプログラムする書込み読出し回路と、
前記書込み読出し回路のプログラム動作を制御する制御回路とを含み、
前記制御回路は、前記メモリーセルにプログラムデータがローディングされる前に、前記メモリーセルのチャンネルを一括的にブスティングする
ことを特徴とする３次元メモリー装置。
【請求項２】
前記書込み読出し回路は、前記メモリーセルにプログラムされる少なくとも２以上のページのプログラムデータをラッチする
ことを特徴とする請求項１に記載の３次元メモリー装置。
【請求項３】
前記書込み読出し回路は、前記ラッチされたプログラムデータを複数のビットラインを通じて少なくとも１ページ単位に前記メモリーセルに並列にローディングする
ことを特徴とする請求項２に記載の３次元メモリー装置。
【請求項４】
前記制御回路は、前記メモリーセルにプログラムデータがローディングされる前に前記メモリーセルに対応される複数の下部選択トランジスターと共通選択ラインを通じて前記メモリーセルのチャンネルが一括的にブスティングできるように制御する請求項１に記載の３次元メモリー装置。
【請求項５】
前記制御回路は、前記ブスティング動作が実行される間に前記メモリーセルに対応されるビットラインに所定レベル上昇された電圧が印加できるように制御する
ことを特徴とする請求項４に記載の３次元メモリー装置。
【請求項６】
前記制御回路は、前記メモリーセルにプログラムデータがローディングされる前に前記メモリーセルに対応される複数の上部選択トランジスターと複数のビットラインを通じて前記メモリーセルのチャンネルが一括的にブスティングできるように制御する請求項１に記載の３次元メモリー装置。
【請求項７】
前記制御回路は、前記ブスティング動作が実行される間に前記メモリーセルに対応される共通ソースラインに所定レベル上昇された電圧が印加できるように制御する
ことを特徴とする請求項６に記載の３次元メモリー装置。
【請求項８】
前記メモリーセルのチャンネルは、前記制御回路の制御によって前記メモリーセルにプログラムデータがローディングされる前に第１パス電圧でブスティングされる請求項１に記載の３次元メモリー装置。
【請求項９】
前記メモリーセルに対するデータローディング動作の時、前記メモリーセルにプログラムされるデータ値にしたがって前記メモリーセルのチャンネルが前記第１パス電圧を維持されるか、或いは接地電圧レベルにディスチャージされる
ことを特徴とする請求項８に記載の３次元メモリー装置。
【請求項１０】
前記データローディング動作により設定された前記メモリーセルのチャンネル各々の電圧状態は、プログラム動作が実行される時まで維持された
ことを特徴とする請求項９に記載の３次元メモリー装置。
【請求項１１】
前記制御回路は、前記プログラムデータが前記メモリーセルにローディングされると、前記選択されたワードライン平面に前記第１パス電圧より高いプログラム電圧が印加され、非選択された複数のワードライン平面に前記第１パス電圧と同一であるか、或いは低い第２パス電圧が印加され、前記ローディングされたプログラムデータに対するプログラム動作が実行されるように制御する
ことを特徴とする請求項８に記載の３次元メモリー装置。
【請求項１２】
前記第１パス電圧と前記第２パス電圧の差は、前記メモリーセルがプログラムされるために必要とする電荷の量から計算される
ことを特徴とする請求項１１に記載の３次元メモリー装置。
【請求項１３】
前記非選択された複数のワードライン平面の位置にしたがって前記非選択された複数のワードライン平面の各々に印加される第２パス電圧のレベルが異なるように設定される
ことを特徴とする請求項１１に記載の３次元メモリー装置。
【請求項１４】
前記制御回路は、前記プログラム動作の時、前記複数の非選択されたワードライン平面の中で前記選択されたワードライン平面と隣接している少なくとも１つ以上の隣接ワードライン平面にローカル電圧が印加できるように制御する
ことを特徴とする請求項１１に記載の３次元メモリー装置。
【請求項１５】
前記ローカル電圧は、接地電圧と同一であるか、或いはより高くて前記第２パス電圧より低い
ことを特徴とする請求項１４に記載の３次元メモリー装置。
【請求項１６】
前記ローカル電圧は、前記第２パス電圧より高くて前記プログラム電圧より低い
ことを特徴とする請求項１４に記載の３次元メモリー装置。
【請求項１７】
前記制御回路は、前記プログラム動作の時、前記プログラム電圧が印加される前記選択されたワードライン平面と前記ローカル電圧が印加される前記隣接ワードライン平面との間の少なくとも１つ以上の非選択されたワードライン平面に前記第２パス電圧が印加できるように制御する
ことを特徴とする請求項１４に記載の３次元メモリー装置。
【請求項１８】
前記制御回路は、前記プログラムの実行時前記メモリーセルのチャンネルに対する外部からの電荷供給が遮断されるように制御する
ことを特徴とする請求項１に記載の３次元メモリー装置。
【請求項１９】
前記書込み読出し回路は、前記制御回路の制御にしたがって前記メモリーセル各々に対して１つ又は、その以上のデータビットをプログラムする
ことを特徴とする請求項１に記載の３次元メモリー装置。
【請求項２０】
複数のワードライン平面に第１パス電圧を印加してチャンネルブスティングを実行する段階と、
前記ワードライン平面の中で選択されたワードライン平面に配置されている少なくとも２以上のページのメモリーセルにプログラムデータをローディングする段階と、
前記プログラムデータがローディングされたメモリーセルを同時にプログラムする段階とを含む
ことを特徴とする３次元メモリー装置のプログラム方法。
【請求項２１】
前記チャンネルブスティング段階は、共通選択ラインと、前記メモリーセルに対応される複数の下部選択トランジスターを通じて前記メモリーセルのチャンネルに対する電荷経路を一括的に制御する段階を含む
ことを特徴とする請求項２０に記載の３次元メモリー装置のプログラム方法。
【請求項２２】
前記チャンネルブスティング段階は、前記メモリーセルに対応される複数のビットラインに印加される電圧を所定レベル上昇させる段階をさらに含む
ことを特徴とする請求項２１に記載の３次元メモリー装置のプログラム方法。
【請求項２３】
前記チャンネルブスティング段階は、前記メモリーセルに対応される複数のビットラインと、前記ビットライン各々に接続された複数の上部選択トランジスターを通じて前記メモリーセルのチャンネルに対する電荷経路を一括的に制御する
ことを特徴とする請求項２０に記載の３次元メモリー装置のプログラム方法。
【請求項２４】
前記チャンネルブスティング段階は、共通ソースラインに印加される電圧を所定レベル上昇させる段階をさらに含む
ことを特徴とする請求項２３に記載の３次元メモリー装置のプログラム方法。
【請求項２５】
前記プログラムデータをローディングする段階では前記メモリーセルに対応される複数のビットラインを通じて前記プログラムデータが所定のデータ単位に並列にローディングされる
ことを特徴とする請求項２０に記載の３次元メモリー装置のプログラム方法。
【請求項２６】
前記プログラムデータをローディングする段階は、
前記メモリーセルに接続された各々のビットラインに接続にされている複数の上部選択トランジスターを一連の順序に各々ターンオンする段階と、
前記ターンオンされた各々の上部選択トランジスターを通じて対応されるプログラムデータを対応になるメモリーセルのチャンネルにローディングする段階と、
前記ローディングされた各々のデータ値にしたがって前記対応されるメモリーセルのチャンネルの電圧が前記第１パス電圧レベルに維持されるか、或いは接地電圧レベルにディスチャージされる段階と、
前記ターンオンされた各々の上部選択トランジスターを各々ターンオフする段階とを含む
ことを特徴とする請求項２５に記載の３次元メモリー装置のプログラム方法。
【請求項２７】
前記プログラム段階は、前記選択されたワードライン平面に前記第１パス電圧より高いプログラム電圧を印加することと同時に複数の非選択されたワードライン平面に前記第１パス電圧と同一であるか、或いは低い第２パス電圧を印加する段階を含む
ことを特徴とする請求項２０に記載の３次元メモリー装置のプログラム方法。
【請求項２８】
前記第１パス電圧と前記第２パス電圧との差に該当する電荷が前記複数の非選択されたワードライン平面から離れて出て前記選択されたワードライン平面のメモリーセルに移動する
ことを特徴とする請求項２７に記載の３次元メモリー装置のプログラム方法。
【請求項２９】
前記第１パス電圧と前記第２パス電圧の差は、前記選択されたワードライン平面の前記メモリーセルがプログラムされるために必要とする電荷の量から計算される
ことを特徴とする請求項２７に記載の３次元メモリー装置のプログラム方法。
【請求項３０】
前記第１パス電圧と前記第２パス電圧が印加される間に前記メモリーセルのチャンネルに対する外部からの電荷供給が遮断される
ことを特徴とする請求項２７に記載の３次元メモリー装置のプログラム方法。
【請求項３１】
前記プログラム段階は、前記選択されたワードライン平面と隣接した少なくとも１つ以上の隣接ワードライン平面に接地電圧と同一であるか、或いはより高くて前記第２パス電圧より低いローカル電圧を印加する段階をさらに含む
ことを特徴とする請求項２７に記載の３次元メモリー装置のプログラム方法。
【請求項３２】
前記プログラム段階は、前記選択されたワードライン平面と隣接した少なくとも１つ以上の隣接ワードライン平面に前記第２パス電圧より高くて前記プログラム電圧より低いローカル電圧を印加する段階をさらに含む
ことを特徴とする請求項２７に記載の３次元メモリー装置のプログラム方法。
【請求項３３】
前記プログラム段階は、前記プログラム電圧が印加される前記選択されたワードライン平面と前記ローカル電圧が印加される前記隣接ワードライン平面との間の少なくとも１つ以上の非選択されたワードライン平面に前記第２パス電圧を印加する段階をさらに含む
ことを特徴とする請求項３１又は、３２に記載の３次元メモリー装置のプログラム方法。
【請求項３４】
前記プログラム段階では前記メモリーセル各々に対して１つ又は、その以上のデータビットがプログラムされる
ことを特徴とする請求項２０に記載の３次元メモリー装置のプログラム方法。
【請求項３５】
３次元メモリー装置と、
ホストの要請によってフラッシュメモリーの動作を制御するメモリーコントローラと、を含み、
前記３次元メモリー装置は、複数のワードライン平面が積層されたメモリーセルアレイ、選択されたワードライン平面に具備された少なくとも２以上のページのメモリーセルを同時にプログラムする書込み読出し回路、前記書込み読出し回路のプログラム動作を制御する制御回路を含み、
前記制御回路は、前記メモリーセルにプログラムデータがローディングされる前に、前記メモリーセルのチャンネルを一括的にブスティングする
ことを特徴とするメモリーシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリー装置に関し、より具体的には３次元メモリー装置、及びそのプログラム方法に関する。
【背景技術】
【０００２】
業界が要求する程度の優秀な性能、及び低廉な価格を充足させるためにメモリー装置の集積度を増加させることが要求されている。メモリー装置の場合、その集積度は、製品の価格を決定する重要な要因であるために、集積度の向上に対する要求がより一層増加されている。
【０００３】
既存の２次元又は、平面的メモリー装置の集積度は、単位メモリーセルが占有する面積によって主に決定される。したがって、２次元又は、平面的メモリー装置の集積度は、微細パターン形成技術に大きく影響を受ける。しかし、パターンの微細化が限界に至り、２次元メモリー装置の集積度の増加は、相変らず制約的である。
【０００４】
このような限界を克服するための代案として３次元メモリー装置が開発されている。３次元メモリー装置は、メモリーセルが３次元的に形成されるために、半導体基板の面積を効率的に活用できる。したがって、３次元メモリー装置は、既存の２次元メモリー装置に比べて集積度が大きく増加され得る。又は、３次元メモリー装置の製造技術は、メモリーセルを２次元的に形成する段階を反復する方法に基づいたことでなく、活性領域を定義するためのパターニング工程を利用してワードライン又は、ワードライン平面を形成するために、ビット当たり製造費用が大きく節減され得る。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国登録特許第５９７３９６２号明細書
【特許文献２】米国特許公開第２００９／０１７９２５７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
３次元メモリー装置技術によれば、各々のワードライン平面には複数のページのメモリーセルが前記各々のワードライン平面を共有して配置されるために、選択された任意のメモリーセルをプログラムする時に非選択されたメモリーセルにもプログラム電圧が反復的に加えられる問題がある。これは、選択されたメモリーセルと同一のワードライン平面に接続にされている非選択メモリーセルがプログラムされるプログラムディスターバンス（ｐｒｏｇｒａｍ  ｄｉｓｔｕｒｂａｎｃｅ）問題を発生させるようになる。
【０００７】
したがって、業界が要求する優秀な性能、及び低廉な価格を充足させるためには、集積度の増加と共にプログラムディスターバンス問題を効果的に減らすことができる方案が要求される。これと共に、プログラムに必要とする時間とプログラムに消耗される電流の量を効果的に減らすことができる方案が追加的に要求される。
【０００８】
本発明が解決しようとする技術的課題は、プログラムディスターバンスを減らし、プログラムの正確度を高めることができる３次元メモリー装置、及びそのプログラム方法を提供することである。
【０００９】
本発明が解決しようとする他の技術的課題は、プログラム時間とプログラムに消耗される電流の量を減らすことができる３次元メモリー装置、及びそのプログラム方法を提供することである。
【課題を解決するための手段】
【００１０】
前記１つの技術的な課題を解決するために、本発明の３次元メモリー装置は、複数のワードライン平面が積層されたメモリーセルアレイと、選択されたワードライン平面に具備された少なくとも２以上のページのメモリーセルを同時にプログラムする書込み読出し回路と、前記書込み読出し回路のプログラム動作を制御する制御回路と、を含むことができる。
【００１１】
一実施形態によると前記書込み読出し回路は、前記メモリーセルにプログラムされる少なくとも２以上のページのプログラムデータをラッチできる。
【００１２】
一実施形態によると前記書込み読出し回路は、前記ラッチされたプログラムデータを複数のビットラインを通じて少なくとも１ページ単位に前記メモリーセルに並列にローディングできる。
【００１３】
一実施形態によると前記制御回路は、前記メモリーセルにプログラムデータがローディングされる前に前記メモリーセルに対応される複数の下部選択トランジスターと共通選択ラインを通じて前記メモリーセルのチャンネルが一括的にブスティングできるように制御できる。
【００１４】
一実施形態によると前記制御回路は、前記ブスティング動作が実行される間に前記メモリーセルに対応されるビットラインに所定レベル上昇された電圧が印加できるように制御できる。
【００１５】
一実施形態において、前記メモリーセルにプログラムデータがローディングされる前に前記メモリーセルに対応される複数の上部選択トランジスターと複数のビットラインを通じて前記メモリーセルのチャンネルが一括的にブスティングできるように制御できる。
【００１６】
一実施形態において、前記ブスティング動作が実行される間に前記メモリーセルに対応される共通ソースラインに所定レベル上昇された電圧が印加できるように制御できる。
【００１７】
一実施形態によると前記メモリーセルのチャンネルは、前記制御回路の制御によって前記メモリーセルにプログラムデータがローディングされる前に第１パス電圧でブスティングされる。
一実施形態によると前記メモリーセルに対するデータローディング動作の時、前記メモリーセルにプログラムされるデータ値にしたがって前記メモリーセルのチャンネルが前記第１パス電圧を維持されるか、或いは接地電圧レベルにディスチャージされる。
【００１８】
一実施形態によると前記データローディング動作によって設定された前記メモリーセルのチャンネル各々の電圧状態は、プログラム動作が実行される時まで維持される。
【００１９】
一実施形態によると前記制御回路は、前記プログラムデータが前記メモリーセルにローディングされると、前記選択されたワードライン平面に前記第１パス電圧より高いプログラム電圧が印加され、非選択された複数のワードライン平面に前記第１パス電圧と同一であるか、或いは低い第２パス電圧が印加され、前記ローディングされたプログラムデータに対するプログラム動作が実行されるように制御できる。
【００２０】
一実施形態によると前記第１パス電圧と前記第２パス電圧の差は、前記メモリーセルがプログラムされるために必要とする電荷の量から計算される。
【００２１】
一実施形態によると前記非選択された複数のワードライン平面の位置にしたがって前記非選択された複数のワードライン平面の各々に印加される第２パス電圧のレベルが異なるように設定される。
【００２２】
一実施形態によると前記制御回路は、前記プログラム動作の時、前記複数の非選択されたワードライン平面の中で前記選択されたワードライン平面と隣接している少なくとも１つ以上の隣接ワードライン平面にローカル電圧が印加できるように制御できる。
【００２３】
一実施形態によると前記ローカル電圧は、接地電圧と同一であるか、或いはより高くて前記第２パス電圧より低いことができる。
【００２４】
一実施形態によると前記ローカル電圧は、前記第２パス電圧より高くて前記プログラム電圧より低いことができる。
【００２５】
一実施形態によると前記制御回路は、前記プログラム動作の時、前記プログラム電圧が印加される前記選択されたワードライン平面と前記ローカル電圧が印加される前記隣接ワードライン平面との間の少なくとも１つ以上の非選択されたワードライン平面に前記第２パス電圧が印加できるように制御できる。
【００２６】
一実施形態によると前記制御回路は、前記プログラムの実行時前記メモリーセルのチャンネルに対する外部からの電荷供給が遮断されるように制御できる。
【００２７】
一実施形態において、前記書込み読出し回路は、前記制御回路の制御にしたがって前記メモリーセル各々に対して１つ又は、その以上のデータビットをプログラムできる。
【００２８】
前記１つの技術的な課題を解決するために、本発明の３次元メモリー装置のプログラム方法は、複数のワードライン平面に第１パス電圧を印加してチャンネルブスティングを実行する段階と、前記ワードライン平面の中で選択されたワードライン平面に配置されている少なくとも２以上のページのメモリーセルにプログラムデータをローディングする段階と、前記プログラムデータがローディングされたメモリーセルを同時にプログラムする段階と、を含むことができる。
【００２９】
一実施形態において、前記チャンネルブスティング段階は、共通選択ラインと、前記メモリーセルに対応される複数の下部選択トランジスターを通じて前記メモリーセルのチャンネルに対する電荷経路を一括的に制御する段階を含むことができる。
【００３０】
一実施形態において、前記チャンネルブスティング段階は、前記メモリーセルに対応される複数のビットラインに印加される電圧を所定レベル上昇させる段階をさらに含むことができる。
【００３１】
一実施形態によると前記チャンネルブスティング段階は、前記メモリーセルに対応される複数のビットラインと、前記ビットライン各々に接続された複数の上部選択トランジスターを通じて前記メモリーセルのチャンネルに対する電荷経路を一括的に制御できる。
【００３２】
一実施形態において、前記チャンネルブスティング段階は、共通ソースラインに印加される電圧を所定レベル上昇させる段階をさらに含む。
【００３３】
一実施形態において、前記プログラムデータをローディングする段階では前記メモリーセルに対応される複数のビットラインを通じて前記プログラムデータが所定のデータ単位に並列にローディングされる。
【００３４】
一実施形態において、前記プログラムデータをローディングする段階は、前記メモリーセルに接続された各々のビットラインに接続にされている複数の上部選択トランジスターを一連の順序に各々ターンオンする段階と、前記ターンオンされた各々の上部選択トランジスターを通じて対応されるプログラムデータを対応になるメモリーセルのチャンネルにローディングする段階と、前記ローディングされた各々のデータ値にしたがって前記対応されるメモリーセルのチャンネルの電圧が前記第１パス電圧レベルに維持されるか、或いは接地電圧レベルにディスチャージされる段階と、前記ターンオンされた各々の上部選択トランジスターを各々ターンオフする段階と、を含む。
【００３５】
一実施形態において、前記プログラム段階は、前記選択されたワードライン平面に前記第１パス電圧より高いプログラム電圧を印加することと同時に複数の非選択されたワードライン平面に前記第１パス電圧と同一であるか、或いは低い第２パス電圧を印加する段階を含むことができる。
【００３６】
一実施形態において、前記第１パス電圧と前記第２パス電圧との差に該当する電荷が前記複数の非選択されたワードライン平面から離れて出て前記選択されたワードライン平面のメモリーセルに移動する。
【００３７】
一実施形態において、前記第１パス電圧と前記第２パス電圧の差は、前記選択されたワードライン平面の前記メモリーセルがプログラムされるために必要とする電荷の量から計算される。
【００３８】
一実施形態において、前記第１パス電圧と前記第２パス電圧が印加される間に前記メモリーセルのチャンネルに対する外部からの電荷供給が遮断される。
【００３９】
一実施形態において、前記プログラム段階は、前記選択されたワードライン平面と隣接した少なくとも１つ以上の隣接ワードライン平面に接地電圧と同一であるか、或いはより高くて前記第２パス電圧より低いローカル電圧を印加する段階をさらに含むことができる。
【００４０】
一実施形態において、前記プログラム段階は、前記選択されたワードライン平面と隣接した少なくとも１つ以上の隣接ワードライン平面に前記２パス電圧高くて前記プログラム電圧より低いローカル電圧を印加する段階をさらに含むことができる。
【００４１】
一実施形態において、前記プログラム段階は、前記プログラム電圧が印加される前記選択されたワードライン平面と前記ローカル電圧が印加される前記隣接ワードライン平面との間の少なくとも１つ以上の非選択されたワードライン平面に前記第２パス電圧を印加する段階をさらに含むことができる。
【００４２】
一実施形態において、前記プログラム段階では前記メモリーセル各々に対して１つ又は、その以上のデータビットがプログラムされる。
【００４３】
前記１つの技術的な課題を解決するために、本発明のメモリーシステムは３次元メモリー装置と、
ホストの要請によって前記フラッシュメモリーの動作を制御するメモリーコントローラと、を含み、
前記３次元メモリー装置は、複数のワードライン平面が積層されたメモリーセルアレイ、選択されたワードライン平面に具備された少なくとも２以上のページのメモリーセルを同時にプログラムする書込み読出し回路、前記書込み読出し回路のプログラム動作を制御する制御回路を含むことができる。
【発明の効果】
【００４４】
本発明によると、複数（例えば、Ｎ個）のページのプログラムデータが複数のビットラインと、前記ビットラインの各々に対応される複数の上部選択トランジスターのゲート端子を通じて対応される各々のメモリーセルにローディングできる。したがって、１回のプログラム動作を通じて少なくとも２以上のページのメモリーセルが同時にプログラムできる。その結果、プログラム時間を減らすことができ、同一のワードライン平面に接続にされているメモリーセルとの間のプログラムディスターバンスを減らすことができる。
【００４５】
なお、本発明によると、同時にプログラムされるＮページのメモリーセルのチャンネルが共通ソースライン（ｃｏｍｍｏｎ  ｓｏｕｒｃｅ  ｌｉｎｅ）ＣＳＬ又は、複数のビットライン（ｂｉｔｌｉｎｅ）ＢＬを通じて電荷経路が一括的にスイッチングされ得る。その結果、同時にプログラムされるメモリーセルに対するブスティング動作を一括的に実行できる。
【００４６】
又は本発明によると、プログラム動作の時、非選択されたワードライン平面にチャンネルブスティングに使われた第１パス電圧（例えば、Ｖｐａｓｓ）と同一であるか、或いは低い第２パス電圧（例えば、Ｖｐａｓｓ−△Ｖ）が印加され得る。これと共に、選択されたワードライン平面には第１パス電圧Ｖｐａｓｓより高いプログラム電圧（例えば、Ｖｐｇｍ）が印加され得る。その結果、プログラム動作の時、プログラムされるメモリーセルに注入される電荷が非選択されたワードライン平面から効果的に提供でき、プログラムに消耗される電流の量を減らすことができる。
【図面の簡単な説明】
【００４７】
【図１】本発明による３次元メモリー装置の全体構成を概略的に示す図面である。
【図２】図１に示したメモリーセルアレイの斜視図である。
【図３】図２に対応される等価回路である。
【図４】図３に示したメモリーセルアレイの構成をビットライン単位に区分した回路図である。
【図５】図４に示したメモリーセルアレイのプログラム順序を例示的に示す図面である。
【図６】本発明による３次元メモリー装置の１つのビットラインＢＬに対応される１つのセルストリンググループの構成と、そのプログラム方法を説明するための図面である。
【図７】本発明による３次元メモリー装置の１つのビットラインＢＬに対応される１つのセルストリンググループの構成と、そのプログラム方法を説明するための図面である。
【図８】本発明による３次元メモリー装置の１つのビットラインＢＬに対応される１つのセルストリンググループの構成と、そのプログラム方法を説明するための図面である。
【図９】本発明による３次元メモリー装置の１つのビットラインＢＬに対応される１つのセルストリンググループの構成と、そのプログラム方法を説明するための図面である。
【図１０】本発明による３次元メモリー装置の一実施形態によるプログラム方法を示すタイミング図である。
【図１１】本発明のプログラム動作の時、チャンネルで発生される電荷の移動を説明するための図面である。
【図１２】図６に図示された構造でプログラム動作のブスティング区間とプログラム区間の各々から電荷の移動を示す図面である。
【図１３】図１０に示したタイミング図の変形形態を示すタイミング図である。
【図１４】図１０に示したタイミング図の変形形態を示すタイミング図である。
【図１５】図１０に示したタイミング図の変形形態を示すタイミング図である。
【図１６】本発明による３次元メモリー装置の他の実施形態によるプログラム方法を示すタイミング図である。
【図１７】図１６に示したタイミング図の変形形態を示すタイミング図である。
【図１８】図１６に示したタイミング図の変形形態を示すタイミング図である。
【図１９】図１６に示したタイミング図の変形形態を示すタイミング図である。
【図２０】図１に示した本発明の３次元メモリー装置を含むメモリーシステムの概略的な構成を示す図面である。
【図２１】本発明による３次元メモリー装置を含むコンピュータシステムの概略的な構成を示す図面である。
【発明を実施するための形態】
【００４８】
以上の本発明の目的、他の目的、特徴、及び長所は、添付された図面と関連される以下の望ましい実施形態を通じて容易に理解できるはずである。しかし、本発明は、ここで、説明される実施形態に限定されないで他の形態に具体化され得る。むしろ、ここで、紹介される実施形態は、開示された内容が徹底して完全になるようにそして、当業者に本発明の思想が十分に伝えられることができるようにするために提供されているものである。
【００４９】
本明細書において、どんな構造が異なる構造又は、基板の上にいると言及される場合にそれは、他の構造又は、基板の上に直接形成されることができるか、或いは、これらの間に第３の膜が介在され得ることを意味する。又は、図面において、どんな構成要素、及び領域の厚さは、技術的内容の効果的な説明のために誇張されるように表現できる。又は、本明細書の多様な実施形態で第１、第２、第３等の用語が多様な領域、構造、電圧等を技術するために使われたが、これらの領域、構造、電圧がこのような用語によって限定されない。これら用語は、単なるどの所定領域又は、構造を他の領域又は、構造と区別させるために使われただけである。したがって、どの一実施形態において、第１構造に言及された膜質が他の実施形態では第２構造に言及される。ここで、説明され、例示される各実施形態は、それの相補的な実施形態も含む。
【００５０】
又は、以下で説明される本発明による３次元メモリー装置の回路構成と、それにより実行されるプログラム動作は、例として説明したことにすぎない。したがって、本発明の３次元メモリー装置、及びそれのプログラム方法は、本発明の技術的思想を逸脱しない範囲の内で多様な変化、及び変更が可能である。
【００５１】
本発明の３次元メモリー装置は、１回のプログラム動作を通じて複数（例えば、Ｎ個、Ｎは、２以上の整数）のページのメモリーセルを同時にプログラムできる。同時にプログラムされるＮページのデータは、各々のビットラインに接続された各々のページバッファに具備されている複数個（例えば、Ｎ個）のラッチに格納され得る。Ｎ個のラッチに格納にされているＮ個のデータは、各々のビットラインに接続されたＮ個のセルストリングＣＳＴＲに各々ローディングされ得る。以上と同じ本発明のデータローディング方法は、複数のビットラインで並列に実行され得る。
【００５２】
図１は、本発明による３次元メモリー装置１００の全体構成を概略的に示す図面である。
【００５３】
図１を参照すると、本発明の３次元メモリー装置１００は、メモリーセルが３次元的に配列されたメモリーセルアレイ（ｍｅｍｏｒｙ  ｃｅｌｌ  ａｒｒａｙ）１０００を含む。メモリーセルアレイ１０００に具備されたメモリーセルは、垂直又は、水平方向にチャンネルが形成される。本発明では複数個（例えば、Ｎ個）のワードライン平面が垂直方向に積層されたメモリーセルアレイ１０００が例示的に説明される。この場合、メモリーセルのチャンネルは、垂直方向に（例えば、セルストリングＣＳＴＲと平行になるように）形成される。以下で詳細に説明されるが、各々のワードライン平面には少なくともＮ個のページに該当するメモリーセルが接続され得る。同一のワードライン平面に接続されたＮページのメモリーセルは、１回のプログラム動作を通じて同時にプログラムされ得る。
【００５４】
メモリーセルアレイ１０００を構成する各々のメモリーセルは、１−ビットデータ又は、Ｍ−ビットデータ（Ｍは、２以上の整数）を格納するように構成される。セル当たり１−ビットのデータを格納するメモリーセルを単一ビットセル（ｓｉｎｇｌｅ−ｂｉｔ  ｃｅｌｌ）又は、単一レベルセル（ｓｉｎｇｌｅ−ｌｅｖｅｌ  ｃｅｌｌ）ＳＬＣと称する。セル当たりＭ−ビットデータを格納するメモリーセルをマルチビットセル（ｍｕｌｔｉ−ｂｉｔ  ｃｅｌｌ）、マルチレベルセル（ｍｕｌｔｉ−ｌｅｖｅｌ  ｃｅｌｌ）ＭＬＣ、又は、マルチステートセル（ｍｕｌｔｉ−ｓｔａｔｅ  ｃｅｌｌ）と称する。本発明で説明される３次元メモリー装置のプログラム方法は、メモリーセルアレイ１０００を構成するメモリーセル当たり格納されるビットの数に関わらず、単一レベルセルＳＬＣとマルチレベルセルＭＬＣの全てに適用されることができる。
【００５５】
本発明のメモリーセルアレイ１０００に適用可能なメモリーセルの種類は、特定種類に限定されない。例えば、本発明のメモリーセルアレイ１０００は、フラッシュメモリーだけでなくメモリーセルアレイを多層に積層できる多様な種類のメモリーセルが全て適用されることができる。又は、メモリーセルアレイ１０００に適用可能なメモリーセルの電荷格納層の構造は、多様な形態に構成されることができる。例えば、メモリーセルの電荷格納層は、伝導性浮動ゲート（ｆｌｏａｔｉｎｇ  ｇａｔｅ）で構成され、Ｓｉ３Ｎ４、Ａｌ２Ｏ３、ＨｆＡｌＯ、ＨｆＳｉＯ等のような電荷格納層、特に電荷捕獲サイトを有することができる膜を利用して構成されることができる。このような膜を電荷格納層として利用するフラッシュメモリー構造をチャージタラップ型フラッシュ（Ｃｈａｒｇｅ  Ｔｒａｐ  Ｆｌａｓｈ、“ＣＴＦ”と称する）メモリーと称することもある。本発明のメモリーセルアレイ１０００に対する詳細構成は、図２乃至図４を参照して以下で詳細に説明される。
【００５６】
制御回路（ｃｏｎｔｒｏｌ  ｃｉｒｃｕｉｔ）１５０は、３次元メモリー装置１００のプログラム、消去、及び読出し動作と関連された諸般動作を制御できる。書込み読出し回路１３０は、制御回路１５０によって制御され得る。書込み読出し回路１３０は、動作モードに従って感知感知増幅器（ｓｅｎｓｅ  ａｍｐｌｉｆｉｅｒ）として又は、書込みドライバー（ｗｒｉｔｅ  ｄｒｉｖｅｒ）として動作できる。例えば、ノーマル／検証読出し動作の場合、書込み読出し回路１３０は、メモリーセルアレイ１０００からデータを読出すための感知増幅器として動作できる。ノーマル読出し動作の時、書込み読出し回路１３０から読出されたデータは、入出力バッファ（図示せず）を通じて外部（例えば、メモリーコントローラ又は、ホスト）に出力される。そして、検証読出し動作の時、読出されたデータは、外部に出力されないでパス／フェイル検証回路（図示せず）に提供され得る。プログラム動作の場合、書込み読出し回路１３０は、メモリーセルアレイ１０００に格納されるデータにしたがってビットラインと上部選択ゲートとを駆動する書込みドライバーとして動作できる。
【００５７】
本発明の３次元メモリー装置１００は、書込み読出し回路１３０を通じて１回のプログラム動作を通じて複数（例えば、Ｎ個）のページのメモリーセルを同時にプログラムできる。書込み読出し回路１３０は、複数個のページバッファ（ｐａｇｅ  ｂｕｆｆｅｒ）ＰＢで構成される。１つのページバッファＰＢは、１つのビットラインＢＬに接続され得る。そして、１つのビットラインＢＬにはＮ個（Ｎは、２以上の整数）のセルストリングＣＳＴＲが接続され得る。
【００５８】
同時にプログラムされるＮページのプログラムデータは、制御回路１５０の制御によって入出力バッファを通じて複数のページバッファＰＢにラッチされ得る。１個のページバッファＰＢの内部にはＮ個のラッチが具備され得る。したがって、各々のページバッファＰＢにはＮ個のデータが各々ラッチされ得る。各々のページバッファＰＢにラッチされたＮ個のデータは、対応されるビットラインＢＬに接続されたＮ個のセルストリングＣＳＴＲに対応され得る。
【００５９】
複数のページバッファＰＢにラッチされたＮページのプログラムデータは、プログラム動作の時、制御回路１５０の制御によって対応されるセルストリングＣＳＴＲにローディングされ得る。ローディング動作の効率を増加させるために各々のページバッファＰＢの内部に少なくとも１個以上の空きラッチ（ｖａｃａｎｔ  ｌａｔｃｈ）をさらに具備できる。追加的に具備された空きラッチは、Ｎ個のラッチに格納されたデータが対応されるセルストリングＣＳＴＲにローディングされる時、現在ローディングされる各々のデータを臨時に格納する機能を実行できる。このような構成によると、プログラム動作が実行された以後にもＮページのプログラムデータがページバッファＰＢの内部にそのまま維持される。したがって、入出力バッファからページバッファＰＢに追加的なデータローディングを実行しなくてもＭＬＣプログラム動作、検証読出し動作、プログラムデータのローディング動作等を実行できる。もし、入出力バッファとページバッファＰＢとの間にデータローディング動作が反復される場合、各々のページバッファＰＢの内部に具備されたラッチの個数は、Ｎ個以下に減らすことができる。したがって、各々のページバッファＰＢの内部に具備されたラッチの個数は、特定個数に限定されず、多様に変更できる。又は、各々のページバッファＰＢの内部に具備されたラッチの回路的な構成又は特定形態に限定されず、多様に変更できる。
【００６０】
電圧発生回路１６０は、制御回路１５０の制御にしたがって各々のワードライン平面に供給される多様な種類のワードライン電圧と、メモリーセルが形成されたウェル領域に供給される電圧を発生できる。各々のワードライン平面に供給されるワードライン電圧としてはプログラム電圧Ｖｐｇｍ、読出し電圧Ｖｒｅａｄ、第１パス電圧Ｖｐａｓｓ、第２パス電圧Ｖｐａｓｓ−△Ｖ等がある。
【００６１】
デコーディング回路１２０は、制御回路１５０の制御に応答してメモリーセルアレイ１０００のワードライン平面の中に１つを選択できる。デコーディング回路１２０は、制御回路１５０の制御に応答して電圧発生回路１６０から発生されたワードライン電圧を選択されたワードライン平面、及び非選択された複数のワードライン平面に各々提供できる。
【００６２】
制御回路１５０は、デコーディング回路１２０、電圧発生回路１６０、及び書込み読出し回路１３０を制御してプログラム動作の時、各々のワードライン平面とウェル領域に印加される電圧のレベルと印加タイミングとを調節できる。例えば、制御回路１５０は、プログラム動作のチャンネルブスティング区間との間にあらゆるワードライン平面が第１パス電圧Ｖｐａｓｓでブスティングできるように制御できる。そして、制御回路１５０は、プログラム動作のプログラム区間との間に選択されたワードライン平面にはプログラム電圧Ｖｐｇｍが印加され、非選択された複数個のワードライン平面には第２パス電圧Ｖｐａｓｓ−△Ｖが印加され、ウェル領域に接地電圧０Ｖが印加されるか、或いは浮動状態になるように制御できる。
【００６３】
ここで、第２パス電圧Ｖｐａｓｓ−△Ｖは、第１パス電圧Ｖｐａｓｓと同一であるか、或いは第１パス電圧Ｖｐａｓｓより△Ｖぐらい低い電圧レベルを有することができる。△Ｖは、選択されたメモリーセルでプログラム動作のために必要とする電荷の量を基準として計算され得る。例示的な実施形態において、△Ｖは、０Ｖ以上で約１Ｖ以下の電圧の値を有するように構成される。プログラム区間との間に非選択されたワードライン平面に印加される電圧は、チャンネルブスティング区間に比べて△Ｖぐらい低くなることができる。したがって、△Ｖに該当する電荷（ｅｌｅｃｔｒｏｎ）が非選択されたワードライン平面から低くなって選択されたワードライン平面のメモリーセに移動できるようになる。その結果、プログラム区間との間に外部から電荷の供給が遮断されても、選択されたワードライン平面のメモリーセルに対する電荷の注入が効果的に実行できる。プログラム動作の時、チャンネルの上での電荷の移動に対しては図１１、及び図１２を参照して以下で詳細に説明される。
【００６４】
プログラム区間との間に選択されたワードライン平面に印加されるプログラム電圧Ｖｐｇｍは、増加型ステップパルスプログラミング（ｉｎｃｒｅｍｅｎｔａｌ  ｓｔｅｐ  ｐｕｌｓｅ  ｐｒｏｇｒａｍｍｉｎｇ）ＩＳＰＰ方式にしたがって発生され得る。プログラム電圧Ｖｐｇｍのレベルは、プログラムループが反復されることによって所定の電圧増加分ぐらいに段階的に増加できる。各々のプログラムループで使われるプログラム電圧Ｖｐｇｍの印加回数、電圧レベル、そして電圧印加時間等は、外部（例えば、メモリーコントローラ）又は、内部（例えば、制御回路１５０）の制御によって多様な形態に変更され得る。
【００６５】
図２は、図１に示したメモリーセルアレイ１０００の斜視図であり、図３は、図２に対応される等価回路である。
【００６６】
図２、及び図３を参照すると、本発明のメモリーセルアレイ１０００は、電気的に分離された複数個のワードライン平面（ｗｏｒｄｌｉｎｅ  ｐｌａｔｅｓ）ＷＬ＿ＰＴと、複数個のワードライン平面を横切って配列された複数個の活性柱ＰＬ（又は、活性領域）を含むことができる。そして、半導体基板は、ウェル領域（Ｗｅｌｌ）、及びソース領域Ｓを含むことができる。ソース領域Ｓは、ウェル領域（Ｗｅｌｌ）と他の導電型を有するように形成される。例えば、ウェル領域（Ｗｅｌｌ）は、ｐ−形シリコンで構成され、ソース領域Ｓは、ｎ−形シリコンで構成される。例示的な実施形態において、ウェル領域（Ｗｅｌｌ）は、前記ウェル領域（Ｗｅｌｌ）と異なる導電型を有する少なくとも１つのその他のウェル領域（図示せず）によって囲まれることによって、ポケットウェル構造（ｐｏｃｋｅｔ  ｗｅｌｌ  ｓｔｒｕｃｔｕｒｅ）又は、三重ウェル構造（ｔｒｉｐｌｅ  ｗｅｌｌ  ｓｔｒｕｃｔｕｒｅ）を構成することができる。
【００６７】
各々のワードライン平面ＷＬ＿ＰＴは、等電位（ｅｑｕｉｐｏｔｅｎｔｉａｌ）を有するように共面（ｃｏｐｌａｎａｒ）の上から電気的に連結された複数個の局所ワードラインＬＷＬで構成される。ワードライン平面ＷＬ＿ＰＴの各々は、層間絶縁膜（図示せず）として電気的に分離され得る。ワードライン平面ＷＬ＿ＰＴの各々は、ワードラインコンタクトＷＬ＿ＣＴを通じて電気的に分離された全域ワードライン（ｇｌｏｂａｌ  ｗｏｒｄ  ｌｉｎｅ）ＧＷＬ各々に連結する。ワードラインコンタクトＷＬ＿ＣＴは、メモリーセルアレイ又は、アレイブロックのエッジに形成される。ワードライン平面ＷＬ＿ＰＴの広さ、及びワードラインコンタクトＷＬ＿ＣＴが配置された位置等は、多様な形態で構成される。
【００６８】
各々の活性柱ＰＬは、ウェル領域（Ｗｅｌｌ）に隣接する本体部Ｂと、上部選択ライン（ｕｐｐｅｒ  ｓｅｌｅｃｔｉｏｎ  ｌｉｎｅ）ＵＳＬｉ（ｉは、Ｎ以下の整数）に隣接するドレーン領域Ｄを含むことができる。本体部Ｂは、ウェル領域（Ｗｅｌｌ）と同一の導電型で構成され、ドレーン領域Ｄは、ウェル領域（Ｗｅｌｌ）と異なる導電型に構成され得る。複数の活性柱ＰＬは、複数のワードライン平面ＷＬ＿ＰＴを貫通する方向の長軸を有することができる。複数のワードライン平面ＷＬ＿ＰＴと複数の活性柱ＰＬとの間の交差点は、３次元的に分布される。即ち、３次元メモリーのメモリーセルＭＣｓ各々は、３次元的に分布された交差点によって形成される。ワードライン平面ＷＬ＿ＰＴと活性柱ＰＬとの間にはゲート絶縁膜ＧＩが配置される。例示的な実施形態において、前記ゲート絶縁膜ＧＩは、多層膜であり得り、例えばＯＮＯの積層であり得る。ゲート絶縁膜の一部は、情報格納のための薄膜（即ち、電荷格納膜又は、電荷格納層）として使われる。
活性柱ＰＬの一端は、ウェル領域（Ｗｅｌｌ）に共通的に連結され、これらの他端は、複数個のビットラインＢＬに連結され得る。１つのビットラインＢＬには、複数個（例えば、Ｎ個）の活性柱ＰＬが連結され得る。したがって、１つのビットラインＢＬには複数個（例えば、Ｎ個）のセルストリングＣＳＴＲが連結され得る。そして、１つの活性柱ＰＬには１つのセルストリングＣＳＴＲが構成される。１つのセルストリングＣＳＴＲには複数のワードライン平面ＷＬ＿ＰＴに形成された複数のメモリーセルＭＣｓが含まれる。１つのメモリーセルＭＣは、１つの活性柱ＰＬと１つの局所ワードラインＬＷＬ又は、ワードライン平面ＷＬ＿ＰＴによって定義され得る。
【００６９】
各々のメモリーセルＭＣをプログラムし、プログラムされたデータを読出すためには１つのセルストリングＣＳＴＲ（即ち、１つの活性柱ＰＬ）を独立的に選択できなければならない。このために、ビットラインＢＬと最上位ワードライン平面ＷＬ＿ＰＴとの間には、複数の上部選択ラインＵＳＬｉが配置される。上部選択ラインＵＳＬｉは、ビットラインＢＬと交差するように配置される。ビットラインＢＬは、所定のプラグを通じてドレーン領域Ｄに電気的に連結され得り、ドレーン領域Ｄに直接接触され得る。
【００７０】
複数のビットラインＢＬと複数の上部選択ラインＵＳＬｉとの交差領域には、対応される活性柱ＰＬと対応されるビットラインＢＬとの間の電気的連結を制御する複数の上部選択トランジスター（ｕｐｐｅｒ  ｓｅｌｅｃｔｉｏｎ  ｔｒａｎｓｉｓｔｏｒ）が形成される。各々の上部選択トランジスターのゲート電極（ｕｐｐｅｒ  ｓｅｌｅｃｔｉｏｎ  ｇａｔｅ）ＵＳＧｉは、対応される上部選択ラインＵＳＬｉに各々接続され得る。その結果、１つの活性柱ＰＬ（即ち、１つのセルストリングＣＳＴＲ）は、１つのビットラインＢＬと１つの上部選択ラインＵＳＬｉによって独立的に選択されることができる。
【００７１】
以下で詳細に説明されるが、本発明ではＮページのメモリーセルを同時にプログラムするために、Ｎページのプログラムデータを複数のページバッファと複数のビットラインとを通じて対応されるセルストリングＣＳＴＲにローディングできる。この時各々のページバッファと各々のビットラインＢＬではＮ個のプログラムデータがＮ個のセルストリングＣＳＴＲに一連の規則に、例えば順次的にローディングされ得る。１個のビットラインＢＬに接続されたＮ個のセルストリングＣＳＴＲに対するデータローディング動作は、Ｎ個のセルストリングＣＳＴＲに対応されるＮ個の上部選択ラインＵＳＬｉを順次的にスイッチングすることで達成され得る。
【００７２】
前述された１個のビットラインＢＬでのデータローディング動作は、１ページに対応される複数のビットラインＢＬで同時に又は、並列に実行され得る。したがって、１個のビットラインＢＬを通じてＮ個のプログラムデータがＮ個のセルストリングＣＳＴＲにローディングされる間、１ページに対応されるビットラインＢＬを通じてＮページのプログラムデータがＮページに対応されるセルストリングＣＳＴＲの全てにローディングできる。即ち、１個のビットラインＢＬを通じてＮ個のプログラムデータがローディングされる時間と、１ページに対応されるビットラインＢＬを通じてＮページのプログラムデータがローディングされる時間が同一である。
【００７３】
ローディングされたＮページのプログラムデータは、１回のプログラム動作を通じて同時にプログラムされ得る。この時、同時にプログラムされるＮページのメモリーセルは、同一のワードライン平面ＷＬ＿ＰＴの上に配置される。
【００７４】
図２に示した通り、ウェル領域（Ｗｅｌｌ）の内にはビットラインＢＬに／からの電荷経路を形成するソース領域Ｓが形成される。ソース領域Ｓは、共通ソースライン（ｃｏｍｍｏｎ  ｓｏｕｒｃｅ  ｌｉｎｅ）ＣＳＬに電気的に連結される。共通ソースラインＣＳＬとソース領域Ｓとの間には前記ワードライン平面ＷＬ＿ＰＴを貫通するソースコンタクトプラグＳ＿ＣＴが介在され得る。共通ソースラインＣＳＬは、ソースコンタクトプラグＳ＿ＣＴを通じてビットラインＢＬの上部に配置されることができ、金属性物質で形成される。しかし、これは、共通ソースラインＣＳＬの一構成形態に該当することと、共通ソースラインＣＳＬは、多様な形態で構成可能であり得る。
【００７５】
ビットラインＢＬに／からの電荷経路を制御するために、ウェル領域（Ｗｅｌｌ）と最下位ワードライン平面ＷＬ＿ＰＴとの間には、活性柱ＰＬとウェル領域（Ｗｅｌｌ）との間の電気的連結を制御する複数の下部選択ライン（ｌｏｗｅｒ  ｓｅｌｅｃｔｉｏｎ  ｌｉｎｅｓ）ＬＳＬが配置される。例示的な実施形態において、複数の下部選択ラインＬＳＬは、電気的に等電位を有する下部選択平面（ｌｏｗｅｒ  ｓｅｌｅｃｔｉｏｎ  ｐｌａｔｅ）ＬＳ＿ＰＴを構成できる。各々の下部選択ラインＬＳＬは、対応される下部選択トランジスター（ｌｏｗｅｒ  ｓｅｌｅｃｔｉｏｎ  ｔｒａｎｓｉｓｔｏｒ）のゲート電極（ｌｏｗｅｒ  ｓｅｌｅｃｔｉｏｎ  ｇａｔｅ）ＬＳＧｉに各々印加され、対応される活性柱ＰＬとウェル領域（Ｗｅｌｌ）との間の電気的連結を制御できる。
【００７６】
本発明において、ビットラインＢＬとソース領域Ｓとの間の電荷経路は、ビットラインＢＬと上部選択ラインＵＳＬｉによって制御され得り、下部選択ライン（又は、下部選択平面）と共通ソースライン（又は、ソース領域）によって制御され得る。
【００７７】
図４は、図３に示したメモリーセルアレイ１０００の構成をビットライン単位に区分した回路図である。そして、図５は、図４に示したメモリーセルアレイ１０００のプログラム順序を例示的に示す図面である。
【００７８】
図４及び図５を参照すると、１つのワードライン平面ＷＬ＿ＰＴには複数（例えば、Ｎ個）のページに該当するメモリーセルが形成される。１つのワードライン平面には、Ｎ又は、その以上のページに該当するメモリーセルが具備され得る。図４及び図５には１個のワードライン平面ＷＬ＿ＰＴにＮ個のページが具備された場合が例示的に図示にされている。例えば、１つのワードライン平面ＷＬ＿ＰＴの上に形成される各々のページＰＧｉ（ｉは、Ｎ以下の整数）は、選択ラインＵＳＬｉと同一の方向（即ち、ビットラインと交差する方向）に配置される。同一のワードライン平面ＷＬ＿ＰＴに配置されたＮページのメモリーセルは、１回のプログラム動作ＰＧＭｉ（ｉは、Ｎ以下の整数）を通じて同時にプログラムされ得る。各々のプログラム動作ＰＧＭｉで実行されるページの構成と、これに対応されるプログラムＰＧＭ１、ＰＧＭ２、…の実行順序は、図５に矢印で表記にされている。
【００７９】
図４に示した通り、１つのビットラインＢＬには、Ｎ個のセルストリングＣＳＴＲが接続され得る。本発明では１つのビットラインＢＬに対応されるセルストリングＣＳＴＲをセルストリンググループ１１００＿１、１１００＿２、１１００＿３と称する。各々のセルストリンググループ１１００＿１、１１００＿２、１１００＿３は、対応されるビットラインＢＬを通じて各々のページバッファＰＢに接続され得る。
【００８０】
１つのワードライン平面ＷＬ＿ＰＴと１つのビットラインとが選択された場合、相異なるＮ個のセルストリングＣＳＴＲに属するＮ個のメモリーセル１２００が選択される。この場合、選択されたＮ個のメモリーセル１２００は、各々相異なるＮ個のページに含まれる。１つのビットラインに接続されたＮ個のメモリーセル１２００に対するプログラム、及び読出し動作は、対応される１つのページバッファＰＢを通じて実行され得る。１つのページバッファＰＢを通じてプログラム、及び読出し動作が実行されるＮ個のメモリーセル１２００を独立的に選択するために、本発明では各々のセルストリングＣＳＴＲに含まれている各々の上部選択トランジスターのゲート電極ＵＳＧｉを順次的に（又は、個別的に）スイッチングできる。このような本発明の上部選択トランジスターのゲート電極ＵＳＧｉのスイッチング動作にしたがって、選択されたＮ個のメモリーセル１２００各々に対応されるＮ個のプログラムデータが対応されるメモリーセルに個別的にローディングできる。この時、選択された１個のビットラインＢＬを通じて提供されているＮ個のプログラムデータは、対応されるページバッファＰＢに具備されたＮ個のラッチから各々提供されている。
【００８１】
図６乃至図９は、本発明による３次元メモリー装置１００の１つのビットラインＢＬに対応される１つのセルストリンググループ１１００＿１の構成と、そのプログラム方法を説明するための図面である。図１０は、本発明による３次元メモリー装置１００の一実施形態によるプログラム方法を示すタイミング図である。図６乃至図９には１つのビットラインに対応されるセルストリンググループ１１００＿１に適用されるプログラム方法が例示的に図示にされている。図６乃至図９に示したプログラム方法は、Ｎページに対応されるあらゆるセルストリンググループで同一に適用される。
【００８２】
本発明による３次元メモリー装置１００は、プログラムを実行するためには、まずＮページのプログラムデータが複数のページバッファＰＢに提供されている。Ｎページのプログラムデータは、制御回路１５０の制御によって入出力バッファを通じて各々のページバッファＰＢに提供されている。各々のページバッファＰＢには、相異なるページに対応されるＮ個のプログラムデータが少なくてもＮ個のラッチに各々ラッチされ得る。例えば、１ページに対応されるデータは、第１ラッチに格納され、２ページに対応されるデータは、第２ラッチに格納され、Ｎページに対応されるデータは、第Ｎラッチに格納され得る。ここで、各々のページバッファＰＢに具備されたラッチの個数は、Ｎ個に限定されず、多様に変更され得る。複数のページバッファＰＢにＮページのプログラムデータがラッチされた後、Ｎページのメモリーセルに対する実質的なプログラム動作が実行され始めることができる。
【００８３】
図６、及び図１０を参照すると、Ｎページのメモリーセルに対するプログラムを実行するためには、まず共通ソースラインＣＳＬに電源電圧Ｖｃｃが印加され得る。そして、Ｎページに対応されるあらゆる下部選択トランジスターのゲート電極（ｌｏｗｅｒ  ｓｅｌｅｃｔｉｏｎ  ｇａｔｅ）ＬＳＧに電源電圧Ｖｃｃが印加され得る。共通ソースラインＣＳＬとあらゆる下部選択トランジスターのゲート電極ＬＳＧに印加される電源電圧Ｖｃｃは、図１０に示した通りＡ乃至Ｂ区間との間に維持される。そして、Ｃ乃至Ｄ区間との間に共通ソースラインＣＳＬと下部選択トランジスターのゲート電極ＬＳＧには接地電圧０Ｖが印加され得る。Ａ乃至Ｂ区間との間に共通ソースラインＣＳＬとあらゆる下部選択トランジスターのゲート電極ＬＳＧに印加される電圧のレベルは、電源電圧Ｖｃｃにだけ限定されず、電源電圧Ｖｃｃに相応する多様な電圧に変形され得る。例えば、Ａ乃至Ｂ区間との間に共通ソースラインＣＳＬとあらゆる下部選択トランジスターのゲート電極ＬＳＧに電源電圧Ｖｃｃの代わりに読出し電圧Ｖｒｅａｄが印加され得る。他の実施形態として、電源電圧Ｖｃｃと接地電圧０Ｖとの間に分布された任意の電圧が印加されるか、或いは、読出し電圧Ｖｒｅａｄと接地電圧０Ｖとの間に分布された任意の電圧が印加され得る。
【００８４】
Ａ区間は、ビットラインセットアップ区間である。Ａ区間でビットラインＢＬの初期電圧がセッティングされ得る。Ａ区間で実行されるビットラインセットアップ動作は、プログラムされるメモリーセルのアドレスに基づいて制御回路１５０の制御によって実行され得る。
【００８５】
一実施形態において、選択されたワードライン平面ＷＬ＿ＰＴには複数個（例えば、４ＫＢｙｔｅ、８ＫＢｙｔｅ等）のビットラインが配置される。そして、前記複数個のビットラインにはＮ又は、その以上のページに該当するメモリーセルが対応され得る。選択されたワードライン平面ＷＬ＿ＰＴに具備されたＮ又は、その以上のページに対応になるメモリーセルは、１回のプログラム動作を通じて全体が一時にプログラムされるか、或いはは、所定のページ（例えば、少なくとも２以上のページ）単位ずつ分れてプログラムされ得る。この時、所定のページ単位に区分されたメモリーセルは、やはり１回のプログラム動作を通じて同時にプログラムされ得る。同時にプログラムされる所定単位のページのメモリーセルは、選択されたワードライン平面ＷＬ＿ＰＴの内でビットラインＢＬが配置された方向に区分されることもでき、ビットラインＢＬを横切る方向に区分されることができる。
【００８６】
プログラムされるメモリーセルのプログラムの可否にしたがって、前記複数個のビットラインＢＬは、プログラムされるビットラインとして）区分され得り、プログラム禁止されるビットラインとして定義され得る。プログラムされるビットラインＢＬは、選択されたワードライン平面ＷＬ＿ＰＴに配置されているあらゆるビットラインを意味することもでき、選択されたワードライン平面ＷＬ＿ＰＴに配置されている少なくとも一部のビットラインを意味することができる。一実施形態において、各々のビットラインＢＬに対したプログラム又は、プログラム禁止の可否は、プログラムされるメモリーセルのアドレスによって区分される。
【００８７】
以下で詳細に説明されるが、プログラムされるメモリーセルに対応されるビットライン（即ち、プログラムされるビットライン）は、ページバッファから複数個（例えば、Ｎ個）のメモリーセルにプログラムされる複数個（例えば、Ｎ個）のデータをローディングさせるためのデータ伝達通路として利用される。したがって、１つのビットラインを通じて複数個（例えば、Ｎ個）のデータがローディングされ、１つのビットラインに対応される１つのページバッファを通じて複数個（例えば、Ｎ個）のデータが同時にプログラムされ得る。
【００８８】
本発明では説明の便宜のために、プログラムされるビットラインＢＬの各区間別の電圧変化と、これに対応される各区間別の動作に対して説明される。したがって、以下で言及されるビットラインＢＬは、プログラムされるビットラインＢＬを意味である。１つの例として、図１０に示したビットラインＢＬの電圧は、同時にプログラムされるＮページのメモリーセルに対応されるビットラインＢＬの各区間別の電圧に該当する。
【００８９】
一実施形態において、プログラムされるビットラインの初期電圧として電源電圧Ｖｃｃが印加され得る。図１０に図示ぜずが、プログラム禁止されるビットラインの初期電圧としては接地電圧０Ｖが印加され得る。しかし、図１０に示したプログラムされるビットラインＢＬの各区間別の電圧印加方式は、本発明の例示的な実施形態であり、多様な形態に変更、及び変形が可能である。例えば、Ａ区間との間にプログラムされるビットラインＢＬの初期電圧として電源電圧Ｖｃｃ代わりに読出し電圧Ｖｒｅａｄが印加できる。他の実施形態において、プログラムされるビットラインＢＬの初期電圧として電源電圧Ｖｃｃと接地電圧０Ｖとの間に分布された任意の電圧が印加されるか、或いは、読出し電圧Ｖｒｅａｄと接地電圧０Ｖとの間に分布された任意の電圧が印加され得る。そして、本発明のその他の実施形態において、ビットラインＢＬの初期電圧は、上から言及された特定電圧に限定されず、多様な形態に変更できる。
【００９０】
特に、本発明のプログラム方法では、メモリーセルにプログラムされるデータ値がビットラインＢＬの初期電圧によって設定されることでなく、以下で説明されるＣ区間でローディングされるデータ値によって決定される。したがって、Ａ区間で実行されるビットラインＢＬの初期電圧設定過程は、所定時間以下に短縮されるか、或いは省略される変形例も構成可能である。この場合、ビットラインＢＬは、浮動状態に維持され得る。
【００９１】
Ｂ区間は、チャンネルブスティング区間である。Ｂ区間との間に各々のセルストリンググループのチャンネルが一括的にブスティングされ得る。例えば、Ｂ区間との間に共通ソースラインＣＳＬとあらゆる下部選択トランジスターのゲート電極ＬＳＧに電源電圧Ｖｃｃが印加され、あらゆる上部選択トランジスターのゲート電極ＵＳＧには接地電圧０Ｖが印加され得る。この状態であらゆるワードライン平面ＷＬ＿ＰＴに第１パス電圧Ｖｐａｓｓ印加され得る。その結果、共通ソースラインＣＳＬとＮページに対応されるあらゆる下部選択トランジスターのゲート電極ＬＳＧを通じてＮページに対応されるセルストリングのチャンネルが一括的に第１パス電圧Ｖｐａｓｓでブスティングできる。ブスティング動作の時、Ｎページに対応されるあらゆる下部選択トランジスターは、Ｖｃｃ−Ｖｔｈぐらい充電された後、遮断（ｓｈｕｔ−ｏｆｆ）（即ち、浮動）され得る。Ｂ区間でチャンネルブスティングが実行されたら、Ｃ区間乃至Ｄ区間との間に共通ソースラインＣＳＬとあらゆる下部選択トランジスターのゲート電極ＬＳＧに接地電圧０Ｖが印加される。チャンネルブスティングのためにあらゆるワードライン平面ＷＬ＿ＰＴに提供された第１パス電圧Ｖｐａｓｓは、Ｃ区間までそのまま維持される。
【００９２】
前で説明した通り、本発明のチャンネルブスティング動作は、共通ソースラインＣＳＬとＮページに対応されるあらゆる下部選択トランジスターのゲート電極ＬＳＧを通じてチャンネルとソース領域Ｓとの間の電荷経路を制御することによって、Ｎページに対応されるあらゆるチャンネルに対するブスティングを一括的に実行することができる。図１０には、下部選択ライン（又は、下部選択平面）と共通ソースライン（又は、ソース領域）を通りチャンネルブスティングが一括的に実行される場合のプログラム動作に該当する。このようなチャンネルブスティング方式が適用された本発明のプログラム方法は、図１３乃至図１５を参照して以下で詳細に説明される。
【００９３】
他の実施形態において、本発明のチャンネルブスティング動作は、ビットラインＢＬとＮページに対応されるあらゆる上部選択トランジスターのゲート電極ＵＳＧｉを通じてチャンネルとドレーン領域Ｄとの間の電荷経路を制御することによって、Ｎページに対応されるあらゆるチャンネルに対するブスティング動作を一括的に実行することができる。ビットラインＢＬと上部選択トランジスターのゲート電極ＵＳＧｉとを通じて一括的に実行されるチャンネルブスティング方式が適用された本発明のプログラム方法は、図１６乃至図１９を参照して以下で説明される。
【００９４】
図７、及び図８にはＮページのプログラムデータがプログラムされるメモリーセルの各々のストリングＣＳＴＲにローディングされる過程が図示にされている。図７、図８、及び図１０を参照すると、Ｃ区間は、Ｎページのプログラムデータが対応されるセルストリングＣＳＴＲにローディングされるデータローディング区間である。Ｃ区間との間に各々のビットラインＢＬに接続されたＮ個の上部選択トランジスターのゲート電極ＵＳＧに所定の時間の間に電源電圧Ｖｃｃが一連の規則に（ランダムを含む）、例を上げて順次的に印加され得る。その結果、各々のビットラインに接続されたＮ個の上部選択トランジスターが一連の規則に、例えば順次的にターンオンされ、ターンオンされた上部選択トランジスターを通じて対応されるセルストリングＣＳＴＲに対応されるプログラムデータが順次的にローディングされ得る。例示的な実施形態において、Ｃ区間との間にデータローディングされるために各々の上部選択トランジスターのゲート電極ＵＳＧに印加される電圧のレベルは、電源電圧Ｖｃｃのみに限定されず、多様なレベルに変形され得る。
【００９５】
１個のビットラインを通じて１個のページバッファＰＢと接続されたＮ個のセルストリングＣＳＴＲに対するデータローディング動作を例として詳細に説明すると、次の通りである。
【００９６】
例示的な実施形態において、１個のページバッファＰＢの内部には、Ｎ個のラッチが具備され得る。例えば、ページバッファＰＢの第１ラッチに格納されたデータは、Ｃ区間との間にビットラインＢＬと第１上部選択トランジスターのゲート電極ＵＳＧ１とを通じて対応されるセルストリングＣＳＴＲにローディングされ得る。この場合、ローディングされたデータが“１”の値（又は、“０”の値）を有すると、対応されるセルストリングＣＳＴＲのチャンネルは、第１パス電圧Ｖｐａｓｓにブスティングされた状態をそのまま維持される。そして、ローディングされたデータが“０”の値（又は、“１”の値）を有すると、対応されるセルストリングＣＳＴＲのチャンネルは、第１パス電圧Ｖｐａｓｓにブスティングされた状態から接地電圧０Ｖレベルにディスチャージされる。
【００９７】
以上のような方式に第１上部選択トランジスターのゲート電極ＵＳＧ１に対応されるセルストリングＣＳＴＲにプログラムされるデータ値がローディングされたら、第１上部選択トランジスターのゲート電極ＵＳＧ１に接地電圧０Ｖが印加され、第１上部選択トランジスターがターンオフされ得る。そして、第２上部選択トランジスター乃至第Ｎ上部選択トランジスターに対するデータローディング動作が一連の順序に、例えば順次的に実行され得る。第２上部選択トランジスター乃至第Ｎ上部選択トランジスター各々に対するデータローディングが完了されると、該当セルストリングＣＳＴＲに具備されている上部選択トランジスターのゲート電極ＵＳＧ２乃至ＵＳＧＮに接地電圧０Ｖが各々印加され得る。一応データがローディングされたセルストリングＣＳＴＲのゲート電極ＵＳＧには接地電圧０Ｖが持続的に印加され、対応されるセルストリングＣＳＴＲの電荷経路が遮断され得る。
【００９８】
図１０にはＣ区間との間に各々のセルストリングＣＳＴＲにローディングされるＮ個のプログラムデータに対するデータローディングタイミングが図示にされている。１つのビットラインＢＬには複数個のセルストリングＣＳＴＲが共通に接続され得る。したがって、各々のビットラインＢＬは、データローディング動作の時、前記各々のビットラインＢＬに共通に接続されたＮ個のセルストリングＣＳＴＲにプログラムされるＮ個のデータを提供するデータ伝達通路として利用される。
【００９９】
一方、データローディングが実行されるＣ区間との間にＮページに対応されるあらゆる下部選択トランジスターのゲート電極ＬＳＧに接地電圧０Ｖが持続的に印加されるか、或いは浮動状態を維持できる。したがって、Ｃ区間との間にあらゆる下部選択トランジスターこのターンオフ状態を持続的に維持できる。したがって、Ｃ区間との間に各々のセルストリングＣＳＴＲにローディングされたプログラムデータは、セルストリングＣＳＴＲ外部に抜け出ないでそのまま維持される。以上で説明された本発明のデータローディング方法は、選択されたワードライン平面ＷＬ＿ＰＴに配置された複数のビットラインＢＬで並列に実行され得る。したがって、１個のビットラインＢＬを通じてＮ個のプログラムデータがＮ個のセルストリングＣＳＴＲにローディングされる間、ＮページのプログラムデータがＮページのセルストリングＣＳＴＲの全てにローディングできる。
【０１００】
図９には１つのワードライン平面ＷＬ＿ＰＴに含まれているメモリーセルの中から１つのビットラインに対応されるＮ個のメモリーセルをプログラムするためのワードライン電圧の印加方法が例示的に図示にされている。図９に示したワードライン電圧の印加方法は、他のビットラインに対応される構成にも同一に適用されることができる。
【０１０１】
図９、及び図１０を参照すると、Ｄ区間は、Ｃ区間でローディングされたプログラムデータがプログラムされる区間である。Ｄ区間との間にには１回のプログラム動作を通じてＮページに対応されるメモリーセルが同時にプログラムされ得る。同時にプログラムされるＮページのメモリーセルは、選択された１つのワードライン平面ＷＬ＿ＰＴに含まれているメモリーセルに該当する。
【０１０２】
Ｄ区間では選択されたワードライン平面にプログラム電圧Ｖｐｇｍが印加される同時に非選択されたワードライン平面に第２パス電圧Ｖｐａｓｓ−△Ｖが印加され得る。この時、Ｎページに対応されるあらゆる上部選択トランジスターのゲート電極ＵＳＧとあらゆる下部選択トランジスターのゲート電極ＬＳＧに接地電圧０Ｖが印加されるか、或いは浮動状態を維持できる。この時、プログラムされるビットラインＢＬには接地電圧０Ｖが印加され得る。図１０には図示せず、プログラム禁止されるビットラインには電源電圧Ｖｃｃ又は、これに相応する電圧が印加され得る。プログラム電圧Ｖｐｇｍが印加される選択されたワードライン平面に配置されたＮページのメモリーセルは、Ｄ区間との間に全てプログラムされ得る。
【０１０３】
１回にプログラムされるページ数がＮ個であることは、プログラム動作の時、反復的に印加されるプログラム電圧Ｖｐｇｍの印加回数がＮ倍ぐらい減ることを意味できる。プログラムに使われるプログラム電圧Ｖｐｇｍのレベルは、２０Ｖに近い高電圧である。もし、本発明のようにＮページが同時にプログラムされないで１ページ単位にＮ回プログラムされる場合、（以下、従来技術と称する）、選択されたワードライン平面ＷＬ＿ＰＴにプログラム電圧Ｖｐｇｍが反復的に印加にならなければならない。
【０１０４】
例えば、本発明のようにＮ個のページが同時にプログラムされる場合とＮ個のページが１ページずつＮ回反復してプログラムされる場合のプログラムプログラムディスターバンス発生回数とプログラムに必要とする時間は、次の通りである。
【０１０５】
【表１】
0005524747.tif 000002
【０１０６】
表１は、１回のプログラム動作がＭ個（Ｍは、２以上の整数）のＩＳＰＰループで構成された場合を例として挙げたものである。ここで、Ｎは、プログラムされるページ個数を意味できる。Ｔｌｏａｄは、ページバッファＰＢから対応されるメモリーセルにプログラムデータがローディングされるデータローディング時間を意味できる。Ｔｐｕｌｓは、プログラム電圧Ｖｐｇｍ又は、プログラムパルスが選択されたワードライン平面ＷＬ＿ＰＴに印加される時間を意味できる。Ｔｖｅｒｉｆｙは、各々のＩＳＰＰループで印加されたプログラム電圧Ｖｐｇｍによってプログラムされたデータが正常であるか否かを検証するプログラム検証時間を意味できる。
【０１０７】
例えば、プログラムされるページ個数Ｎが５である場合、本発明によるプログラム方法に必要とするプログラム時間は、従来のプログラム方法に比べて総（Ｎ−１）×Ｍ×Ｔｐｕｌｓｅぐらい減少され得る。これを時間に換算すれば、本発明では約４００μｓのプログラム時間が必要とし、従来技術では約１０００μｓのプログラム時間が必要とする。この場合、本発明のプログラム方法は、従来技術に比べて６００μｓのプログラム時間を減ることができる。
【０１０８】
又は、プログラムプログラムディスターバンスにおいて、本発明のプログラム方法は、Ｎページのプログラムを同時に実行するために、ＩＳＰＰループがＭ個で構成された場合、総Ｍ回のプログラムプログラムディスターバンスが発生される。反面に、従来技術ではＮページのプログラムを１ページずつＮ回反復実行するために、この場合、総Ｍ×Ｎ回のプログラムプログラムディスターバンスが発生される。したがって、本発明によるプログラム方法が適用される場合、従来技術に比べてプログラムプログラムディスターバンスがＭ倍ぐらい減らすことができる。
【０１０９】
一方、本発明では図９、及び図１０に示した通り、第１パス電圧Ｖｐａｓｓにブスティングされた非選択されたワードライン平面にＤ区間との間に第２パス電圧Ｖｐａｓｓ−△Ｖが印加され得る。非選択されたワードライン平面に印加される第１パス電圧Ｖｐａｓｓと第２パス電圧Ｖｐａｓｓ−△Ｖの差△Ｖは、プログラム区間（Ｄ区間）の間にチャンネルの上での電荷の移動をより一層活性化させる。
【０１１０】
図１１、及び図１２は、本発明のプログラム動作の時、チャンネルで発生される電荷の移動を説明するための図面であり、本発明のメモリーセルアレイ１０００のセルストリングＣＳＴＲ方向の断面図が図示にされている。
【０１１１】
図１１、及び図１２に示したセルストリングＣＳＴＲ方向の断面図は、プログラムされるメモリーセルが含まれている１つの活性柱ＰＬに該当する。図１１、及び図１２を参照すると、１つの活性柱ＰＬには少なくとも１つの下部選択トランジスターＬＳＴ、少なくとも１つの上部選択トランジスターＵＳＴ、そして複数のセルトランジスターＭＣｓが形成される。各々の下部選択トランジスターＬＳＴのゲート端子には下部選択ラインＬＳＬが接続され得る。各々の上部選択トランジスターＵＳＴのゲート端子には上部選択ラインＵＳＬが接続され得る。下部選択ラインＬＳＬ、上部選択ラインＵＳＬ、そして複数のワードライン（又は、ワードライン平面）は、前記活性領域ＰＬの上部を横切って形成される。活性柱ＰＬの一端は、ウェル領域（Ｗｅｌｌ）に連結され、他端は、ドレーン領域Ｄを通じて対応されるビットラインＢＬに連結される。この他に、図１１、及び図１２に図示せずが、ソースコンタクトプラグＳ＿ＣＴを通じてウェル領域（Ｗｅｌｌ）のソース領域Ｓと共通ソースラインＣＳＬ（図示せず）が電気的に連結される。共通ソースラインＣＳＬの構成例は、図２に図示にされている。
【０１１２】
図１１にはチャンネルブスティングによってチャンネルに形成された電荷の状態が例示的に図示にされている。図１０及び図１１を参照すると、プログラム動作のＢ区間であらゆるワードライン平面に第１パス電圧Ｖｐａｓｓが印加される場合、各々のセルストリングＣＳＴＲのチャンネルには電荷ｅが形成される。この時、チャンネルに形成される電荷ｅは、共通ソースラインＣＳＬと下部選択ラインＬＳＬを通じて制御される電荷経路によって形成される。このためにＢ区間との間に共通ソースラインＣＳＬと下部選択ラインＬＳＬには電源電圧Ｖｃｃが印加され、上部選択ラインＵＳＬには接地電圧０Ｖが印加され得る。
【０１１３】
図１１には図示せずが、ブスティング動作の時、チャンネルに形成される電荷ｅは、ビットラインＢＬと上部選択ラインＵＳＬを通じて制御される電荷経路によって形成される。このために、ブスティング動作の時、共通ソースラインＣＳＬと下部選択ラインＬＳＬには接地電圧０Ｖが印加され、上部選択ラインＵＳＬとビットラインＢＬには電源電圧Ｖｃｃが印加され得る。
【０１１４】
図１２にはプログラム動作の時、チャンネルに形成された電荷がプログラムされるメモリーセルのチャンネルに移動する状態が例示的に図示にされている。
【０１１５】
図１０、及び図１２を参照すると、実質的なプログラムが実行されるＤ区間との間に選択されたワードライン平面Ｓｅｌ．ＷＬ＿ＰＴにプログラム電圧Ｖｐｇｍが印加され、これと同時に非選択されたワードライン平面Ｕｎｓｅｌ．ＷＬ＿ＰＴに第２パス電圧Ｖｐａｓｓ−△Ｖが印加され得る。この時、あらゆる上部トランジスターのゲート端子ＵＳＧ１、ＵＳＧ２、…、ＵＳＧＮと、あらゆる下部トランジスターのゲート端子ＬＳＧと、ビットラインＢＬに接地電圧０Ｖが印加されるか、或いは、浮動状態となる。その結果、Ｄ区間との間にセルストリングＣＳＴＲには外部からの電荷移動又は、供給が遮断され得る。
【０１１６】
Ｄ区間との間にセルストリングＣＳＴＲに外部からの電荷移動又は、供給が遮断されることは、セルストリングＣＳＴＲのチャンネルの内に形成されている、又は、チャンネル内部で移動され得る電荷ｅによってプログラムが実行されるを意味できる。したがって、本発明ではチャンネルの内に形成されている、又は、チャンネル内部で移動され得る電荷ｅの移動をより一層活性化させるために、Ｄ区間（即ち、プログラム区間）の間に非選択された複数のワードライン平面Ｕｎｓｅｌ．ＷＬ＿ＰＴに印加される電圧のレベルを変形できる。一例として、本発明ではＤ区間との間に非選択された複数のワードライン平面Ｕｎｓｅｌ．ＷＬ＿ＰＴに第２パス電圧Ｖｐａｓｓ−△Ｖを印加できる。
【０１１７】
第２パス電圧Ｖｐａｓｓ−△Ｖは、ブスティングに使われた第１パス電圧Ｖｐａｓｓと同一であるか、或いは第１パス電圧Ｖｐａｓｓより△Ｖぐらい低い電圧レベルを有することができる。第１パス電圧Ｖｐａｓｓと第２パス電圧Ｖｐａｓｓ−△Ｖの電圧差△Ｖは、Ｄ区間との間に複数の非選択されたワードライン平面Ｕｎｓｅｌ．ＷＬ＿ＰＴから△Ｖに該当する電荷（ｅｌｅｃｔｒｏｎ、図面ではｅで表示される）が離れて出るようにする役割を実行する。離れて出てきた電荷ｅは、選択されたワードライン平面Ｓｅｌ．ＷＬ＿ＰＴのメモリーセル（即ち、プログラムされるメモリーセル）のチャンネルに移動できる。その結果、プログラム区間との間に外部から電荷ｅの移動又は、供給が遮断されても、プログラムされるメモリーセルに電荷ｅが効果的に移動できる。この場合、プログラム区間との間に外部からセルストリングＣＳＴＲに電荷ｅを供給するための別の電源供給が必要でないので、プログラムに消耗される電力乃至電流の消耗を減らすことができる。又は、プログラム区間との間に低いレベルに調節された非選択されたワードライン平面Ｕｎｓｅｌ．ＷＬ＿ＰＴの印加電圧も、やはりプログラムに消耗される電力乃至電流の消耗を減る効果を発生させる。以上のように本発明による電力乃至電流の節減効果は、同時にプログラムされるメモリーセルの個数が多くなるほどより一層大きくなる。
【０１１８】
第１パス電圧Ｖｐａｓｓと第２パス電圧Ｖｐａｓｓ−△Ｖの電圧差△Ｖは、プログラムに必要な電荷の量から計算され得る。
【０１１９】
プログラムされるメモリーセルの電圧昇圧分Ｖｐｇｍ−Ｖｐａｓｓに対応される電荷量Ｑｂｉは、数学式１のように計算され得る。そして、選択されたメモリーセルがプログラムされるために注入されなければならない電荷量Ｑｉｎは、[数学式２]のように計算され得る。
【０１２０】
【数１】
0005524747.tif 000003
ここで、Ｃｃｅｌｌは、プログラムされるメモリーセルの静電容量（Ｃａｐａｃｉｔａｎｃｅ）を意味し、Ｑｂｉは、プログラムされるメモリーセルの電圧昇圧分Ｖｐｇｍ−Ｖｐａｓｓに対応される電荷量を意味できる。
【０１２１】
【数２】
0005524747.tif 000004
ここで、△Ｖｔｈは、プログラムされるメモリーセルの閾値電圧の変化量を意味できる。
【０１２２】
プログラム区間で選択されたメモリーセルに供給されるべき電荷量Ｑｒｅは、[数学式３]と同一である。［数学式３］は、［数学式２］から計算され得る。［数学式３］には全体ワードライン平面の個数が１６個である場合が例示的に記載されている。
【０１２３】
【数３】
0005524747.tif 000005
［数学式１］乃至［数学式３］から非選択されたワードライン平面に適用される電圧の差（△Ｖ、以下パス電圧変化量であると称する）が［数学式４］のように計算される。
【０１２４】
【数４】
0005524747.tif 000006
［数学式４］は、例えば全体ワードライン平面の個数が１６個であり、プログラム電圧Ｖｐｇｍであり、第１パス電圧Ｖｐａｓｓが１０Ｖであり、プログラムされるメモリーセルのパルス当たり閾値電圧変化量が０．５Ｖの場合のパス電圧変化量△Ｖを計算したものである。この場合、プログラム区間との間に要求されるパス電圧変化量△Ｖは、０．６Ｖに該当する。即ち、プログラム区間との間に適用されるパス電圧変化量△Ｖが０．６Ｖであると、選択されたメモリーセルがプログラムされるのに十分の電荷の移動が発生され得る。
【０１２５】
以上のようにパス電圧変化量△Ｖが反映された第２パス電圧Ｖｐａｓｓ−△Ｖは、制御回路１５０の制御によって電圧発生回路１６０から発生できる。一実施形態において、電圧発生回路１６０は、第１パス電圧Ｖｐａｓｓを発生する構成に所定のパス電圧変化量△Ｖを反映できるレギュレーター、ダイオード、又は、分圧回路等を付加して第２パス電圧Ｖｐａｓｓ−△Ｖを発生できる。このような場合、電圧発生回路１６０に具備されている既存の静電圧（例えば、第１パス電圧Ｖｐａｓｓ、読出し電圧Ｖｒｅａｄ、プログラム電圧Ｖｐｇｍ等）を発生する回路構成は、そのまま維持しながらも、前記静電圧に対する電圧変形を多様に実行することができる。
【０１２６】
一方、本発明ではプログラム動作の時、あらゆる非選択されたワードライン平面Ｕｎｓｅｌ．ＷＬ＿ＰＴに第２パス電圧Ｖｐａｓｓ−△Ｖが印加される場合が説明される。しかし、これは、本発明が適用されることができる一実施形態であって、プログラム動作の時、非選択されたワードライン平面Ｕｎｓｅｌ．ＷＬ＿ＰＴに印加される第２パス電圧Ｖｐａｓｓ−△Ｖのレベルは、多様に変更、及び変形できる。
【０１２７】
例えば、非選択されたワードライン平面Ｕｎｓｅｌ．ＷＬ＿ＰＴの位置にしたがって、各々異なるレベルの第２パス電圧Ｖｐａｓｓ−△Ｖが印加できる。これのためには各々の非選択されたワードライン平面Ｕｎｓｅｌ．ＷＬ＿ＰＴに適用されるパス電圧変化量△Ｖが各々異なるように構成されることができる。例えば、選択されたワードライン平面Ｓｅｌ．ＷＬ＿ＰＴから遠く離れた非選択されたワードライン平面Ｕｎｓｅｌ．ＷＬ＿ＰＴにはより一層大きいパス電圧変化量△Ｖが適用されることができる。より一層大きくなったパス電圧変化量△Ｖは、プログラムされるメモリーセルのチャンネルから遠い位置に形成された電荷ｅの移動をより一層活性化することができる。
【０１２８】
又は、プログラム動作の時、複数の非選択されたワードライン平面Ｕｎｓｅｌ．ＷＬ＿ＰＴの中で少なくとも１つ以上の非選択されたワードライン平面Ｕｎｓｅｌ．ＷＬ＿ＰＴのみに部分的に第２パス電圧Ｖｐａｓｓ−△Ｖが印加され、余りの非選択されたワードライン平面Ｕｎｓｅｌ．ＷＬ＿ＰＴには第１パス電圧Ｖｐａｓｓが印加され得る。
【０１２９】
又は、プログラム動作の時、あらゆる非選択されたワードライン平面Ｕｎｓｅｌ．ＷＬ＿ＰＴに第１パス電圧Ｖｐａｓｓが印加され得る。これは、非選択されたワードライン平面Ｕｎｓｅｌ．ＷＬ＿ＰＴに印加される第２パス電圧Ｖｐａｓｓ−△Ｖでパス電圧変化量△Ｖが０Ｖであることに該当する。このような電圧印加方式は、ブスティング動作の時、セルストリングＣＳＴＲの内のチャンネルに形成された電荷ｅがプログラムを実行するのに十分に多い量を有する場合に適用されることができる。
【０１３０】
以上のような第２パス電圧Ｖｐａｓｓ−△Ｖの構成、及び変形形態は、以下で説明されるプログラム変形形態にも全て適用されることができる。
【０１３１】
図１３乃至図１５は、図１０に示したタイミング図の変形形態を示すタイミング図である。図１３には図１０に示したタイミング図にローカルセルフ−ブスティングスキームが適用された場合のタイミング図が例示的に図示にされている。
【０１３２】
図１３を参照すると、本発明のプログラム方法では非選択されたメモリーセルの意図しないプログラムを防止するために、ローカルセルフ−ブスティングスキーム（ｌｏｃａｌ  ｓｅｌｆ−ｂｏｏｓｔｉｎｇ  ｓｃｈｅｍｅ）等のようなブスティング方式が適用される。ローカルセルフ−ブスティングスキームが適用される場合、プログラム区間との間に（即ち、Ｄ区間との間に）選択されたワードライン平面Ｓｅｌ．ＷＬ＿ＰＴに隣接した少なくとも１つ以上の隣接ワードライン平面Ａｄｊ．ＷＬ＿ＰＴにローカル電圧Ｖローカルが印加され得る。図１３に示したタイミング図は、プログラム区間との間に少なくとも１つ以上の隣接ワードライン平面Ａｄｊ．ＷＬ＿ＰＴにローカル電圧Ｖローカルが印加されることを除外する残りの構成においては、図１０に示したタイミング図と実質的に同一である。したがって、説明の重複を避けるために図１３、及び図１０で重複する構成に対する詳細な説明は、以下省略する。
【０１３３】
一実施形態において、ローカル電圧Ｖローカルは、第１パス電圧Ｖｐａｓｓ電圧より低くて、接地電圧０Ｖと同一でるか、或いは高く構成される。例えば、ローカル電圧Ｖローカルに読出し電圧Ｖｒｅａｄ又は、電源電圧Ｖｃｃが使われる。前記ローカル電圧Ｖローカルでには、読出し電圧Ｖｒｅａｄ又は、電源電圧Ｖｃｃと共に固定されたレベルの電圧が使われ、上述したローカル電圧Ｖローカルの範囲（例えば、０Ｖ≦Ｖローカル＜Ｖｐａｓｓ）を満足する多様なレベルの電圧が使われる。もし、２つ以上の隣接ワードライン平面Ａｄｊ．ＷＬ＿ＰＴにローカル電圧Ｖローカルが印加される場合、各々の隣接ワードライン平面Ａｄｊ．ＷＬ＿ＰＴに印加されるローカル電圧Ｖローカルのレベルは、互いに同一に構成されることもでき相異なるように構成されることができる。
【０１３４】
他の実施形態において、ローカル電圧Ｖローカルは、第１パス電圧Ｖｐａｓｓ電圧より高くてプログラム電圧Ｖｐｇｍより低くく構成される。前記ローカル電圧Ｖローカルは、Ｖｐａｓｓ＜Ｖローカル＜Ｖｐｇｍの条件を満足な範囲の内で多様なレベルに変更できる。
【０１３５】
その他の実施形態において、第１パス電圧Ｖｐａｓｓ電圧より高くてプログラム電圧Ｖｐｇｍより低くく構成されたローカル電圧Ｖローカルと、第１パス電圧Ｖｐａｓｓ電圧より低くて接地電圧０Ｖと同一であるか、或いは高くく構成されたローカル電圧Ｖローカルがプログラム動作の時、相異なる隣接ワードライン平面Ａｄｊ．ＷＬ＿ＰＴに印加され得る。
【０１３６】
前記実施形態において、プログラム電圧Ｖｐｇｍが印加されるワードライン平面Ｓｅｌ．ＷＬ＿ＰＴとローカル電圧Ｖローカルである印加される隣接ワードライン平面Ａｄｊ．ＷＬ＿ＰＴの間には、少なくとも１つ以上のワードライン平面が具備されて第１又は第２パス電圧が印加され得る。この場合、第１又は第２パス電圧が印加されるワードライン平面の個数と、第１又は第２パス電圧のレベルは、多様に変更及び変形できる。
【０１３７】
図１４には図１０に示したタイミング図に漏洩電流防止スキームが適用された場合のタイミングずが例示的に図示にされている。
【０１３８】
図１４を参照すると、ビットラインがセットアップされるＡ区間とチャンネルがブスティングされるＢ区間との間にプログラムされるビットラインＢＬに接地電圧０Ｖの代りに所定レベル上昇された電圧（例えば、電源電圧Ｖｃｃ又は、これに相応する電圧）が印加され得る。この時、共通ソースラインＣＳＬとＮページに対応されるあらゆる下部選択トランジスターのゲート電極ＬＳＧには電源電圧Ｖｃｃ又は、これに相応する電圧が印加され得る。この場合、Ｎページに対応されるあらゆる下部選択トランジスターは、Ｖｃｃ−Ｖｔｈぐらい充電された後、遮断（即ち、浮動）される。下部選択トランジスターが遮断（即ち、浮動）される区間との間にビットラインＢＬに電源電圧Ｖｃｃ又は、これに相応する電圧を印加すると、メモリーセルが形成されている活性柱ＰＬとビットラインＢＬとの間に配置されたドレーン領域Ｄに電流が漏洩される問題を防止できるようになる。したがって、より正確なプログラムが可能である。
【０１３９】
図１４に示したタイミング図は、Ａ区間、及びＢ区間との間に選択されたビットラインＢＬに印加される電圧レベルで図１０のタイミング図と差異点を有する。しかし、選択されたビットラインＢＬに印加される電圧を除外した図１４の構成は、図１０と実質的に同一である。したがって、図１４、及び図１０で重複する構成に対する詳細な説明は、以下省略される。図１４に示したプログラム特性は、図１３のようにローカルセルフ−ブスティングスキームが適用される場合にも適用できる。
【０１４０】
又は、図１４では各々のセルストリングＣＳＴＲに１つの下部選択トランジスターが具備されている場合を例として説明したが、各々のセルストリングＣＳＴＲに複数個の下部選択トランジスターが具備されている場合にも本発明による漏洩電流低減スキームが適用されることができる。
【０１４１】
図１５には図１０に示したタイミング図にローカルセルフ−ブスティングスキームと漏洩電流防止スキームが適用された場合のタイミング図が例示的に図示にされている。
【０１４２】
図１５に示したタイミング図は、Ａ区間及びＢ区間との間に選択されたビットラインＢＬに印加される電圧レベルを除外したあらゆる構成において図１３のタイミング図と実質的に同一である。そして、図１５に示したタイミング図は、Ｄ区間との間に少なくとも１つの隣接ワードライン平面Ａｄｊ．ＷＬ＿ＰＴにローカル電圧Ｖローカルが印加されることを除外したあらゆる構成において図１４のタイミング図と実質的に同一である。したがって、図１３乃至図１５で重複する構成に対する詳細な説明は、以下省略される。
【０１４３】
図１６は、本発明による３次元メモリー装置１００の他の実施形態によるプログラム方法を示すタイミング図である。図１７乃至図１９は、図１６に示したタイミング図の変形形態を示すタイミング図である。図１６乃至図１９に示したタイミング図は、ビットラインＢＬとＮページに対応される上部選択トランジスターのゲート電極ＵＳＧｉを通じてチャンネルブスティングを一括的に実行するチャンネルブスティング方式が適用される。
【０１４４】
まず、図１６を参照すると、Ａ区間、及びＢ区間との間にあらゆるビットラインと、Ｎページに対応されるあらゆる上部選択トランジスターのゲート電極ＵＳＧｉに電源電圧Ｖｃｃ又は、これに相応する電圧が印加され得る。Ａ区間、及びＢ区間との間に共通ソースラインＣＳＬとあらゆる下部選択トランジスターのゲート電極ＬＳＧには接地電圧０Ｖが印加され得る。そして、Ａ区間との間に対応されるあらゆるワードライン平面ＷＬ＿ＰＴには接地電圧０Ｖが印加され、Ｂ区間との間に対応されるあらゆるワードライン平面ＷＬ＿ＰＴには第１パス電圧Ｖｐａｓｓが印加され得る。このような電圧印加方式によると、Ｂ区間との間に対応されるあらゆるセルストリングＣＳＴＲのチャンネルが第１パス電圧Ｖｐａｓｓレベルにブスティングされ得る。この時、セルストリングＣＳＴＲの電荷経路は、ビットラインＢＬとＮページに対応される上部選択トランジスターのゲート電極ＵＳＧｉを通じて制御され得る。
【０１４５】
チャンネルブスティングが実行されると、プログラムのために選択されたビットラインＢＬに接地電圧０Ｖが印加され得る。この時、非選択されたビットラインには電源電圧Ｖｃｃが印加され得る。
【０１４６】
続いて、Ｃ区間で各々のビットラインに接続されたＮ個の上部選択トランジスターのゲート電極ＵＳＧを通じて対応されるセルストリングＣＳＴＲにＮ個のプログラムデータが順次的にローディングされ得る。Ｄ区間では各々のビットラインにローディングされたＮ個のプログラムデータデータが同時にプログラムされ得る。Ｄ区間で同時にプログラムされるメモリーセルの全体個数は、総Ｎページに該当する。図１６に示したＣ乃至Ｄ区間での各々の電圧印加方式は、図１０と同一である。したがって、同一な構成に対する説明は、以下省略される。
【０１４７】
図１７には図１６に示したタイミング図にローカルセルフ−ブスティングスキームが適用された場合のタイミング図が例示的に図示にされている。
【０１４８】
図１７に示したタイミング図は、プログラム区間（即ち、Ｄ区間）との間に少なくとも１つ以上の隣接ワードライン平面Ａｄｊ．ＷＬ＿ＰＴにローカル電圧Ｖローカルが印加されることを除外した残りの構成が図１６に示したタイミング図と実質的に同一である。したがって、説明の重複を避けるために図１６、及び図１７で重複する構成に対する詳細な説明は、以下省略される。
【０１４９】
一実施形態において、ローカル電圧Ｖローカルは、第１パス電圧Ｖｐａｓｓ電圧より低くて接地電圧０Ｖと同一であるか、或いは高くく構成される。例えば、ローカル電圧Ｖローカルに読出し電圧Ｖｒｅａｄ又は、電源電圧Ｖｃｃが使われる。前記ローカル電圧Ｖローカルには、読出し電圧Ｖｒｅａｄ又は、電源電圧Ｖｃｃと共に固定されたレベルの電圧が使われ、上述したローカル電圧Ｖローカルの範囲（例えば、０Ｖ≦Ｖローカル＜Ｖｐａｓｓ）を満足する多様なレベルの電圧が使われる。もし２つ以上の隣接ワードライン平面Ａｄｊ．ＷＬ＿ＰＴにローカル電圧Ｖローカルが印加される場合、各々の隣接ワードライン平面Ａｄｊ．ＷＬ＿ＰＴに印加されるローカル電圧Ｖローカルのレベルは、互いに同一に構成されることもでき相異なるように構成されることができる。
【０１５０】
他の実施形態において、ローカル電圧Ｖローカルは、第１パス電圧Ｖｐａｓｓ電圧より高くてプログラム電圧Ｖｐｇｍより低くく構成される。前記ローカル電圧Ｖローカルは、Ｖｐａｓｓ＜Ｖローカル＜Ｖｐｇｍの条件を満足する範囲の内で多様なレベルに変更できる。
【０１５１】
その他の実施形態において、第１パス電圧Ｖｐａｓｓ電圧より高くてプログラム電圧Ｖｐｇｍより低くく構成されたローカル電圧Ｖローカルと、第１パス電圧Ｖｐａｓｓ電圧より低くて接地電圧０Ｖと同一であるか、或いは高くく構成されたローカル電圧Ｖローカルがプログラム動作の時、相異なる隣接ワードライン平面Ａｄｊ．ＷＬ＿ＰＴ）に印加できる。
【０１５２】
前記実施形態において、プログラム電圧Ｖｐｇｍが印加されるワードライン平面Ｓｅｌ．ＷＬ＿ＰＴとローカル電圧Ｖローカルに印加される隣接ワードライン平面Ａｄｊ．ＷＬ＿ＰＴ）との間には、第１又は、第２パス電圧が印加される少なくとも１つ以上のワードライン平面が具備され得る。この場合、第１又は、第２パス電圧が印加されるワードライン平面の個数と、第１又は、第２パス電圧のレベルは、多様に変更、及び変形できる。
【０１５３】
図１８には図１６に示したタイミング図に漏洩電流防止スキームが適用された場合のタイミング図が例示的に図示にされている。
【０１５４】
図１８を参照すると、ビットラインがセットアップされるＡ区間とチャンネルがブスティングされるＢ区間との間に共通ソースラインＣＳＬが所定の電圧変化量△Ｖぐらい上昇され得る。そして、プログラムデータがローディングされるＣ区間とプログラムが実行されるＤ区間との間に共通ソースラインＣＳＬに接地電圧０Ｖが印加されるか、或いは浮動状態となる。Ａ区間、及びＢ区間との間に共通ソースラインＣＳＬに印加される電圧には、１Ｖ内外の電圧が利用される。この時、ビットラインＢＬとＮページに対応される上部選択トランジスターのゲート電極ＵＳＧｉには電源電圧Ｖｃｃ又は、これに相応する電圧が印加なることである。この場合、Ｎページに対応されるあらゆる上部選択トランジスターは、Ｖｃｃ−Ｖｔｈぐらい充電された後、遮断（即ち、浮動）される。上部選択トランジスターが遮断（即ち、浮動）されち区間との間に共通ソースラインＣＳＬに１Ｖ内外の電圧△Ｖを印加すると、共通ソースラインＣＳＬに電気的に連結したソース領域Ｓに電流が漏洩される問題を防止できる。したがって、より正確なプログラムが可能である。
【０１５５】
一方、上述した共通ソースラインＣＳＬの電圧変化量△Ｖは、本発明が適用されること例に過ぎないし、Ａ区間、及びＢ区間との間に共通ソースラインＣＳＬに多様なレベルの電圧が印加できる。又は、図１７では各々のセルストリングＣＳＴＲに１つの下部選択トランジスターが具備されている場合を例として説明したが、各々のセルストリングＣＳＴＲに複数個の下部選択トランジスターが具備されている場合にも本発明による漏洩電流低減スキームが適用されることができる。
【０１５６】
図１８に示したプログラム特性は、図１７と共にローカルセルフ−ブスティングスキームが適用される場合にも適用可能である。
【０１５７】
図１９には図１０に示したタイミング図にローカルセルフ−ブスティングスキームと漏洩電流防止スキームが適用された場合のタイミング図が例示的に図示にされている。
【０１５８】
図１９に示したタイミング図は、共通ソースラインＣＳＬに印加される電圧がＡ区間、及びＢ区間との間に所定の電圧変化量△Ｖぐらい上昇される構成を除外したあらゆる構成において図１７のタイミング図と実質的に同一である。したがって、図１７、及び図１９で重複する構成に対する詳細な説明は、以下省略される。そして、図１９に示したタイミング図は、Ｄ区間との間に少なくとも１つの隣接ワードライン平面Ａｄｊ．ＷＬ＿ＰＴにローカル電圧Ｖローカルが印加されることを除外したあらゆる構成において図１８のタイミング図と実質的に同一である。したがって、図１７乃至図１９で重複する構成に対する詳細な説明は、以下省略される。
【０１５９】
上述した通り、本発明の３次元メモリー装置１００は、複数（例えば、Ｎ個）のページのプログラムデータを対応される各々のメモリーセルにすべてローディングできる構成を有する。したがって、１回のプログラム動作を通じて複数のページのメモリーセルが同時にプログラムできる。その結果、プログラム時間を減らすようになって、同一のワードライン平面に接続にされているメモリーセルとの間のプログラムプログラムディスターバンスを減らすことができる。
【０１６０】
又は、本発明の３次元メモリー装置１００は、同時にプログラムされるＮページのメモリーセルのチャンネルが共通ソースライン（ｃｏｍｍｏｎ  ｓｏｕｒｃｅ  ｌｉｎｅ）ＣＳＬ又は、複数のビットライン（ｂｉｔｌｉｎｅ）ＢＬを通じて電荷経路が一括的にスイッチング又は、制御される構成を有する。その結果、同時にプログラムされるメモリーセルに対するブスティング動作を一括的に実行でき、チャンネルブスティング効率が向上され得る。
【０１６１】
そして、本発明の３次元メモリー装置１００は、プログラム動作の時、非選択されたワードライン平面にチャンネルブスティングに使われた第１パス電圧（例えば、Ｖｐａｓｓ）と同一であるか、或いは低い第２パス電圧（例えば、Ｖｐａｓｓ−△Ｖ）が印加される構成を有する。これと同時に、選択されたワードライン平面には第１パス電圧Ｖｐａｓｓより高いプログラム電圧（例えば、Ｖｐｇｍ）が印加される構成を有する。その結果、プログラム動作の時、プログラムされるメモリーセルに提供されている電荷が非選択されたワードライン平面から効果的に提供され、プログラムに消耗される電流の量を減らすことができる。
【０１６２】
図２０は、図１に示した本発明の３次元メモリー装置１００を含むメモリーシステム２０００の概略的な構成を示す図面である。
【０１６３】
図２０を参照すると、本発明によるメモリーシステム２０００は、３次元メモリー装置１００とメモリーコントローラ２００を含むことができる。３次元メモリー装置１００の構成は、図１に示したことと実質的に同一である。したがって、それに対する重複する説明は、以下省略される。メモリーコントローラ２００は、３次元メモリー装置１００を制御するように構成される。例えば、３次元メモリー装置１００はメモリーコントローラ２００から提供されたデータを複数（例えば、Ｎ個）のページ単位に同時にプログラムできる。その結果、プログラム時間を減らすことができ、プログラムの正確度を高めることができる。これは、メモリーシステム２０００の応用範囲をより一層広めることができる。
【０１６４】
図２０に示したフラッシュメモリーシステム２０００はメモリーカード及び／またはメモリーカードシステムを構成できる。このような場合、メモリーコントローラ２００は、ＵＳＢ、  ＭＭＣ、  ＰＣＩ−Ｅ、  ＡＴＡ（Ａｄｖａｎｃｅｄ  Ｔｅｃｈｎｏｌｏｇｙ  Ａｔｔａｃｈｍｅｎｔ）、  Ｓｅｒｉａｌ−ＡＴＡ、  Ｐａｒａｌｌｅｌ−ＡＴＡ、  ＳＣＳＩ、  ＥＳＤＩ、  そして  ＩＤＥ（Ｉｎｔｅｇｒａｔｅｄ  Ｄｒｉｖｅ  Ｅｌｅｃｔｒｏｎｉｃｓ）等と同一の多様なインターフェースプロトコルの中に１つを通じて外部（例えば、ホスト）と通信するように構成される。よく知られているように、フラッシュメモリー装置は、電力が遮断されても格納されたデータを維持できる非揮発性メモリー装置である。このような特性の故にフラッシュメモリー装置は、データすとストーレージだけでなく電源供給に関係せずに保存されるべきの内容を記憶させるコードストーレージとして広く使われる。このような特性を有するフラッシュメモリー装置は、セルラーフォン、ＰＤＡデジタルカメラ、ポータブルゲームコンソール、そしてＭＰ３Ｐのようなモバイル装置に使われ、ＨＤＴＶ、ＤＶＤ、ルーター、そしてＧＰＳのようなホームアプリケーションにも使われる。
【０１６５】
図２１は、本発明による３次元メモリー装置１００を含むコンピュータシステム３０００の概略的な構成を示す図面である。
【０１６６】
図２１を参照すると、本発明によるコンピュータシステム３０００は、バス４００に電気的に連結した３次元メモリー装置１００、メモリーコントローラ２００、ベースバンドチップセット（ｂａｓｅｂａｎｄ  ｃｈｉｐｓｅｔ）とのようなモデム３００、マイクロプロセッサー５００、そして使用者インターフェース６００を含むことができる。図２１に示した３次元メモリー装置１００は、図１に示したことと実質的に同一に構成される。３次元メモリー装置１００にはマイクロプロセッサー５００によって処理された／処理されるＭ−ビットデータ（Ｍは、１又は、それより大きい整数）がメモリーコントローラ２００を通じて格納され得る。この時、本発明の３次元メモリー装置１００は、マイクロプロセッサー５００によって処理された／処理されるデータを複数（例えば、Ｎ個）のページ単位に同時にプログラムできる。その結果、プログラム時間を減らすことができ、プログラムの正確度を高めることができる。
【０１６７】
本発明によるコンピュータシステムがモバイル装置である場合、コンピュータシステムの動作電圧を供給するためのバッテリー７００が追加的に提供されている。たとえ図面には図示できなかったが、本発明によるコンピュータシステムには応用チップセット（ａｐｐｌｉｃａｔｉｏｎ  ｃｈｉｐｓｅｔ）、カメライメージプロセッサー（Ｃａｍｅｒａ  Ｉｍａｇｅ  Ｐｒｏｃｅｓｓｏｒ）ＣＩＳ、モバイルＤＲＡＭ、等がさらに提供されることができることはこの分野の通常的な知識を習得した者にに自明である。メモリーコントローラ２００とフラッシュメモリー１００は、例えば、データを格納するのに非揮発性メモリーを使用するＳＳＤ（Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｄｒｉｖｅ／Ｄｉｓｋ）を構成できる。
【０１６８】
本発明によるフラッシュメモリー装置そして／又はメモリーコントローラは、多様な形態のパッケージを利用して室装され得る。例えば、本発明によるフラッシュメモリー装置そして／またはメモリーコントローラは、ＰｏＰ（Ｐａｃｋａｇｅ  ｏｎ  Ｐａｃｋａｇｅ）、  Ｂａｌｌ  ｇｒｉｄ  ａｒｒａｙｓ（ＢＧＡｓ）、  Ｃｈｉｐ  ｓｃａｌｅ  ｐａｃｋａｇｅｓ（ＣＳＰｓ）、  Ｐｌａｓｔｉｃ  Ｌｅａｄｅｄ  Ｃｈｉｐ  Ｃａｒｒｉｅｒ（ＰＬＣＣ）、  Ｐｌａｓｔｉｃ  Ｄｕａｌ  Ｉｎ−Ｌｉｎｅ  Ｐａｃｋａｇｅ（ＰＤＩＰ）、  Ｄｉｅ  ｉｎ  Ｗａｆｆｌｅ  Ｐａｃｋ、  Ｄｉｅ  ｉｎ  Ｗａｆｅｒ  Ｆｏｒｍ、  Ｃｈｉｐ  Ｏｎ  Ｂｏａｒｄ（ＣＯＢ）、  Ｃｅｒａｍｉｃ  Ｄｕａｌ  Ｉｎ−Ｌｉｎｅ  Ｐａｃｋａｇｅ（ＣＥＲＤＩＰ）、  Ｐｌａｓｔｉｃ  Ｍｅｔｒｉｃ  Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋ（ＭＱＦＰ）、  Ｔｈｉｎ  Ｑｕａｄ  Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、  Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ（ＳＯＩＣ）、  Ｓｈｒｉｎｋ  Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ  Ｐａｃｋａｇｅ（ＳＳＯＰ）、  Ｔｈｉｎ  Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ（ＴＳＯＰ）、  Ｔｈｉｎ  Ｑｕａｄ  Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、  Ｓｙｓｔｅｍ  Ｉｎ  Ｐａｃｋａｇｅ（ＳＩＰ）、  Ｍｕｌｔｉ  Ｃｈｉｐ  Ｐａｃｋａｇｅ（ＭＣＰ）、  Ｗａｆｅｒ−ｌｅｖｅｌ  Ｆａｂｒｉｃａｔｅｄ  Ｐａｃｋａｇｅ（ＷＦＰ）、  Ｗａｆｅｒ−Ｌｅｖｅｌ  Ｐｒｏｃｅｓｓｅｄ  Ｓｔａｃｋ  Ｐａｃｋａｇｅ（ＷＳＰ）、等のようなパッケージを利用して室装され得る。本発明の例示的な実施形態において、メモリーセルは、電荷格納層を有する多様なセル構造の中で１つを利用して具現される。電荷格納層を有するセル構造は、電荷タラップ層を利用する電荷タラップフラッシュ構造、アレイが多層に積層されるスタックフラッシュ構造、ソース−ドレーンがないフラッシュ構造、ピン−タイプフラッシュ構造等が適用される。
【０１６９】
以上のように図面と明細書で最適実施形態が開示された。ここで、特定の用語が使われたが、これは、単なる本発明を説明するための目的で使われたことであって、意味限定や特許請求範囲に記載された本発明の範囲を制限するために使われたのではない。したがって、本技術分野の通常の知識を有する者であればこれから多様な変形、及び均等な他の実施形態が可能であるという点を理解するはずである。したがって、本発明の真の技術的保護範囲は、添付された特許請求範囲の技術的思想によって決まるべきである。
【符号の説明】
【０１７０】
１００      ３次元メモリー装置
１０００    メモリーセルアレイ
１２０      デコーディング回路
１３０      書込み読出し回路
１５０      制御回路
１６０      電圧発生回路
２００      メモリーコントローラ
２０００    メモリーシステム
３０００    コンピュータシステム
ＰＢ        ページバッファ
【図１】
0005524747.tif 000007
【図２】
0005524747.tif 000008
【図４】
0005524747.tif 000009
【図５】
0005524747.tif 000010
【図６】
0005524747.tif 000011
【図７】
0005524747.tif 000012
【図８】
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【図９】
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【図１０】
0005524747.tif 000015
【図１１】
0005524747.tif 000016
【図１２】
0005524747.tif 000017
【図１３】
0005524747.tif 000018
【図１４】
0005524747.tif 000019
【図１５】
0005524747.tif 000020
【図１６】
0005524747.tif 000021
【図１７】
0005524747.tif 000022
【図１８】
0005524747.tif 000023
【図１９】
0005524747.tif 000024
【図２０】
0005524747.tif 000025
【図２１】
0005524747.tif 000026
【図３】
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