(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に形成された素子分離溝に埋め込まれた素子分離絶縁膜と、
前記素子分離溝により所定間隔だけ隔てられ、且つ、前記半導体基板上に第１の絶縁膜とポリシリコン膜とが順次積層されてなる積層構造の複数のメモリセルと、
前記ポリシリコン膜と前記素子分離絶縁膜との上に形成された第２の絶縁膜と、
前記第２の絶縁膜上に形成され、前記ポリシリコン膜の上面よりも高い位置に下面を有する制御電極膜とを備え、
前記素子分離絶縁膜の上面は前記ポリシリコン膜の上面よりも低く、
前記第２の絶縁膜は、前記ポリシリコン膜上のセル上部分と前記素子分離絶縁膜上のセル間部分とを備え、前記セル上部分の誘電率は前記セル間部分の誘電率よりも低い、
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記セル間部分は、前記素子分離絶縁膜上に形成された下層絶縁膜と、前記下層絶縁膜上に形成された上層絶縁膜とを備えることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記下層絶縁膜は、アルミナ膜、シリコン窒化膜、アルミニウム窒化膜、窒化ホウ素膜及びマグネシウム酸化膜から選択された絶縁膜からなることを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記セル上部分は、ランタン、イットリウム、ハフニウム及びジルコニウムから選択される少なくとも１つの元素を備える絶縁膜からなることを特徴とする請求項１から３のいずれか１つに記載の不揮発性半導体記憶装置。
【請求項５】
半導体基板と、
前記半導体基板に形成された素子分離溝に埋め込まれた素子分離絶縁膜と、
前記素子分離溝により所定間隔だけ隔てられ、且つ、前記半導体基板上に第１の絶縁膜とポリシリコン膜とが順次積層されてなる積層構造の複数のメモリセルと、
前記ポリシリコン膜と前記素子分離絶縁膜との上に形成された第２の絶縁膜と、
前記第２の絶縁膜上に形成され、前記ポリシリコン膜の上面よりも高い位置に下面を有する制御電極膜とを備え、
前記素子分離絶縁膜の上面は前記ポリシリコン膜の上面よりも低く、前記ポリシリコン膜の側壁のうち前記素子分離絶縁膜に接していない側壁部分は、第３の絶縁膜に覆われており、
前記第２の絶縁膜は、前記ポリシリコン膜上のセル上部分と前記素子分離絶縁膜上のセル間部分とを備え、前記セル上部分の誘電率は前記第３の絶縁膜の誘電率よりも低い、
ことを特徴とする不揮発性半導体記憶装置。
【請求項６】
半導体基板上に第１の絶縁膜を形成し、
前記第１の絶縁膜上にポリシリコン膜を形成し、
前記ポリシリコン膜と前記第１の絶縁膜と前記半導体基板とをエッチングして、前記ポリシリコン膜から前記半導体基板に至る素子分離溝を形成し、
前記素子分離溝を埋め込み、且つ、前記ポリシリコン膜の上面よりもその上面が低くなるように、素子分離絶縁膜を形成し、
前記素子分離絶縁膜上に下層絶縁膜を形成し、
前記ポリシリコン膜の上部を酸化して、酸化膜を形成し、
前記酸化膜と前記下層絶縁膜とを覆うように絶縁材料膜を形成し、
アニールにより前記絶縁材料膜と前記酸化膜とを反応させ、前記下層絶縁膜よりも誘電率の低い絶縁膜を前記ポリシリコン膜上に形成する、
ことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項７】
半導体基板上に第１の絶縁膜を形成し、
前記第１の絶縁膜上にポリシリコン膜を形成し、
前記ポリシリコン膜と前記第１の絶縁膜と前記半導体基板とをエッチングして、前記ポリシリコン膜から前記半導体基板に至る素子分離溝を形成し、
前記素子分離溝を埋め込み、且つ、前記ポリシリコン膜の上面よりもその上面が低くなるように、素子分離絶縁膜を形成し、
前記ポリシリコン膜の側壁のうち前記素子分離絶縁膜に接していない側壁部分を覆うように、第３の絶縁膜を形成し、
前記ポリシリコン膜の上部を酸化して、酸化膜を形成し、
前記酸化膜と前記素子分離絶縁膜との上に絶縁材料膜を形成し、
アニールにより前記絶縁材料膜と前記酸化膜とを反応させ、前記第３の絶縁膜よりも誘電率の低い絶縁膜を前記ポリシリコン膜上に形成する、
ことを特徴とする不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
フローティングゲート（ＦＧ）型不揮発性メモリでは、３次元セル構造を用いることにより、所望のデバイスを実現してきた。
【０００３】
詳細には、ＦＧ型不揮発性メモリのデバイス動作を可能にするためには、電荷蓄積膜であるＦＧを絶縁する２種類の絶縁膜、すなわち、トンネル絶縁膜とＩＰＤ（Inter poly Dielectric）絶縁膜とについて、電気容量値がほぼ同一となるようにし、且つ、トンネル絶縁膜に印加される電界とＩＰＤ絶縁膜に印加される電界とに差がつくようにする必要がある。前者は、メモリに対して書き込み／消去特性を実現する上で必要であり、また、後者は電界の差によって生じるリーク電流量の差（トンネル絶縁膜ではリーク電流量が多く、ＩＰＤ絶縁膜ではリーク電流量が少ない）を利用してＦＧに電荷を蓄積するために必要である。
【０００４】
従って、ＩＰＤ絶縁膜においては、ＦＧの上面を覆うＩＰＤ絶縁膜部分だけでなく、ＦＧの側壁部分を覆うＩＰＤ絶縁膜部分をもキャパシタ容量として利用することにより、言い換えると、ＩＰＤ絶縁膜を３次元セル構造とすることにより面積をより大きくして、ＩＰＤ絶縁膜の電気的な厚膜化を行っていた。ＩＰＤ絶縁膜の電気的な厚膜化により、ＩＰＤ絶縁膜に印加される電界は、トンネル絶縁膜に印加される電界よりも小さくなり、メモリの書き込み／消去時において、ＩＰＤ絶縁膜のリーク電流量とトンネル絶縁膜のリーク電流量とに差が生じ、ＦＧへの電子の蓄積もしくは放出を可能にしている。
【０００５】
メモリセルの高集積化・微細化が進み、隣接するメモリセル間の距離が例えば２０ｎｍ以下となった場合、上記の３次元セル構造においては、ＦＧの上面及び側面を覆うようにＩＰＤ絶縁膜を形成することが難しくなってくる。言い換えると、隣接するメモリセル間にはＩＰＤ絶縁膜と制御電極膜とを埋め込む必要があるが、ＩＰＤ絶縁膜を形成した後には制御電極膜を埋め込むスペースがメモリセル間にはほとんど存在せず、制御電極膜を埋め込むことが難しくなってきている。
【０００６】
そこで、３次元セル構造のようにＦＧの側壁を覆うようなＩＰＤ絶縁膜を形成するのではなく、平面的にＩＰＤ絶縁膜を形成するような平面セル構造が提案されている。この場合、３次元セル構造におけるＦＧの側壁を覆うＩＰＤ絶縁膜部分を用いるような容量増加が不可能になるため、必要なＩＰＤ絶縁膜の容量の確保をＩＰＤ絶縁膜自体の電気的薄膜化でのみ実現する必要がある。また、ＩＰＤ絶縁膜に求められる絶縁特性、すなわち、メモリ動作時に許容されるリーク電流量は、当然ながらトンネル絶縁膜との相対関係で一意に決まってしまうため、従来と同一のスペックを満足する必要がある。つまり、薄膜化によりＩＰＤ絶縁膜にかかる電界が増大している状況で、従来と同等のリーク電流量を実現しなければならない。
【０００７】
そこで、このような平面セル構造においては、より高い誘電率を有する材料、Ｈｉｇｈ−ｋ絶縁膜を用いてＩＰＤ絶縁膜を形成する。Ｈｉｇｈ−ｋ絶縁膜は誘電率が高く物理膜厚を厚く形成できるために、薄膜化時のリーク抑制が可能となる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００７−２５０５６５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明は、良好な電気特性及び信頼性を有する不揮発性半導体記憶装置及びその製造方法を提供する。
【課題を解決するための手段】
【００１０】
本発明の実施形態によれば、不揮発性半導体記憶装置は、半導体基板と、前記半導体基板に形成された素子分離溝に埋め込まれた素子分離絶縁膜と、前記素子分離溝により所定間隔だけ隔てられ、且つ、前記半導体基板上に第１の絶縁膜と電荷蓄積膜とが順次積層されてなる積層構造の複数のメモリセルと、前記電荷蓄積膜と前記素子分離絶縁膜との上に形成された第２の絶縁膜と、前記第２の絶縁膜上に形成された制御電極膜と、を備える。前記素子分離絶縁膜の上面は前記電荷蓄積膜の上面よりも低く、前記第２の絶縁膜は、前記電荷蓄積膜上のセル上部分と前記素子分離絶縁膜上のセル間部分とを備え、前記セル上部分の誘電率は前記セル間部分の誘電率よりも低い。
【図面の簡単な説明】
【００１１】
【図１】第１から第３の実施形態にかかる半導体記憶装置の模式平面図である。
【図２】第１の実施形態にかかる半導体記憶装置の模式断面図である。
【図３】第１の実施形態にかかる半導体記憶装置の製造工程を説明するための断面図（その１）である。
【図４】第１の実施形態にかかる半導体記憶装置の製造工程を説明するための断面図（その２）である。
【図５】第１の実施形態にかかる半導体記憶装置の製造工程を説明するための断面図（その３）である。
【図６】第１の実施形態にかかる半導体記憶装置の製造工程を説明するための断面図（その４）である。
【図７】第２の実施形態にかかる半導体記憶装置の模式断面図である。
【図８】第２の実施形態にかかる半導体記憶装置の製造工程を説明するための断面図（その１）である。
【図９】第２の実施形態にかかる半導体記憶装置の製造工程を説明するための断面図（その２）である。
【図１０】第２の実施形態にかかる半導体記憶装置の製造工程を説明するための断面図（その３）である。
【図１１】第２の実施形態にかかる半導体記憶装置の製造工程を説明するための断面図（その４）である。
【図１２】第２の実施形態にかかる半導体記憶装置の製造工程を説明するための断面図（その５）である。
【図１３】第３の実施形態にかかる半導体記憶装置の模式断面図である。
【図１４】第３の実施形態にかかる半導体記憶装置の製造工程を説明するための断面図（その１）である。
【図１５】第３の実施形態にかかる半導体記憶装置の製造工程を説明するための断面図（その２）である。
【図１６】第３の実施形態にかかる半導体記憶装置の製造工程を説明するための断面図（その３）である。
【図１７】第３の実施形態にかかる半導体記憶装置の製造工程を説明するための断面図（その４）である。
【発明を実施するための形態】
【００１２】
以下、図面を参照して、実施形態を説明する。ただし、本発明は、この実施形態に限定されるものではない。なお、全図面にわたり共通する部分には、共通する符号を付すものとし、重複する説明は省略する。また、図面は発明の説明とその理解を促すための模式図であり、その形状や寸法、比などは実際の装置とは異なる個所もあるが、これらは以下の説明と公知の技術とを参酌して適宜、設計変更することができる。
【００１３】
（第１の実施形態）
第１の実施形態にかかる半導体記憶装置３１を示す図１及び図２を参照して、本実施形態を説明する。以下、平面セル構造のＦＧ型半導体記憶装置（不揮発性半導体記憶装置）３１を例に説明するが、本発明は、このような半導体装置に限定されるものではなく、他の種類の半導体装置においても用いることができる。
【００１４】
図１は、第１の実施形態における半導体記憶装置３１のメモリセル領域における平面図を示したものである。なお、後で説明する第２の実施形態及び第３の実施形態における半導体記憶装置３１のメモリセル領域の平面図も図１と同一に表される。
【００１５】
図１に示されるように、第１の実施形態における半導体記憶装置３１は、紙面の上下方向に沿って、複数のビット線４１が形成されている。さらに、この複数のビット線４１は、紙面の横方向に一定の間隔をおいて配置され、互いに平行である。複数のビット線４１と平面的に見て直交するように、複数のワード線（制御電極膜）４２が形成されている。さらに、各ビット線４１と各ワード線４２とが立体的に交差する複数の部分には、複数のメモリセル４３が形成されている。言い換えると、複数のメモリセル４３は、半導体記憶装置３１のメモリセル領域にマトリックス状に配置されている。
【００１６】
図１におけるＡ−Ａ´線に沿う断面図を示す図２（ａ）と、図１におけるＢ−Ｂ´線に沿う断面図を示す図２（ｂ）とを用いて、第１の実施形態における半導体記憶装置３１を説明する。
【００１７】
図２（ａ）に示すように、本実施形態の半導体記憶装置３１は、半導体基板１と、半導体基板１に形成された複数のメモリセル４３とを有する。メモリセル４３は、素子分離溝２２により所定の間隔だけ隔てられており、その素子分離溝２２には、シリコン酸化膜（素子分離絶縁膜）４が埋め込まれている。半導体記憶装置３１は、複数のメモリセル４３とシリコン酸化膜４との上に形成されたＩＰＤ絶縁膜（第２の絶縁膜）１８と、ＩＰＤ絶縁膜１８上に形成された制御電極膜９とを有する。また、各メモリセル４３は、半導体基板１上にトンネル絶縁膜（第１の絶縁膜）２とＦＧ（電荷蓄積膜）３とが順次積層されてなる積層構造を有する。さらに、シリコン酸化膜４の上面はＦＧ３の上面よりも低く、ＩＰＤ絶縁膜１８はＦＧ３上のセル上部分８１とシリコン酸化膜４上のセル間部分８２とを有し、セル上部分８１の誘電率はセル間部分８２の誘電率よりも低いものとなっている。詳細には、セル間部分８２は、シリコン酸化膜４上に形成された下層絶縁膜５と、下層絶縁膜５上に形成された上層絶縁膜１０とランタンを含む絶縁膜８との積層構造となっている。この下層絶縁膜５はアルミナ膜からなり、上層絶縁膜１０はランタンアルミネート膜からなり、ランタンを含む絶縁膜８はランタンアルミシリケート膜８からなる。また、セル上部分８１はランタンを含む絶縁膜８、詳細にはランタンアルミシリケート膜からなる。言い換えると、セル上部分８１を構成するランタンを含む絶縁膜８が、ＦＧ３上だけでなくセル間部分８２に張り出している。セル間部分８２にはランタンを含む絶縁膜８が含まれているが、セル間部分８２は、ランタンを含む絶縁膜８のみからなるセル上部分８１よりも誘電率が高い。
【００１８】
図２（ｂ）に示すように、本実施形態の半導体記憶装置３１は、半導体基板１と、半導体基板１に形成された複数のメモリセル４３とを有する。メモリセル４３は、セル間絶縁膜１１により所定の間隔だけ隔てられている。さらに半導体記憶装置３１は、複数のメモリセル４３上に形成されたランタンを含む絶縁膜８と、ランタンを含む絶縁膜８上に形成された制御電極膜９とを有する。各メモリセル４３は、半導体基板１上にトンネル絶縁膜２とＦＧ３とが順次積層されてなる積層構造を有する。
【００１９】
本実施形態によれば、メモリセルの高集積化・微細化を実現するための平面セル構造において、ＩＰＤ絶縁膜１８のセル間部分８２に高い誘電率を持つＨｉｇｈ−ｋ絶縁膜を形成し、ＩＰＤ絶縁膜１８のセル上部分８１に低い誘電率のＨｉｇｈ−ｋ絶縁膜を形成することにより、ＩＰＤ絶縁膜１８全体の容量値を変えることなく、セル上部分８１に欠陥の少ない膜質の良いＨｉｇｈ−ｋ絶縁膜を形成できることから、電気特性及び信頼性に優れる半導体記憶装置を得ることができる。
【００２０】
詳細には、平面セル構造の半導体記憶装置３１においては、先に説明したように、ＩＰＤ絶縁膜１８としてＨｉｇｈ−ｋ絶縁膜を用いる。このＨｉｇｈ−ｋ絶縁膜は、良好な膜質を実現することが難しい。定性的には、より誘電率の高いＨｉｇｈ−ｋ膜であるほど、より良好な膜質を実現することが難しい。言い換えると、Ｈｉｇｈ−ｋ絶縁膜において、高い誘電率と良好な膜質とを両立することは難しいのである。このように良好な膜質を得ることが難しい理由としては、Ｈｉｇｈ−ｋ絶縁膜を構成する金属元素の大部分が遷移金属元素であり、ｄ軌道で酸素との結合を行っていることから、より多くの酸素欠損が安定化しやすい傾向にあることが考えられる。
【００２１】
そのため、たとえ誘電率が高いＨｉｇｈ−ｋ絶縁膜であっても、その膜質が悪い場合には膜中に電荷トラップとなる欠陥が多く、トラップを介したリーク電流の増加やトラップ／デトラップなどによるメモリの特性劣化が起きてしまう。例えば、メモリ（半導体記憶装置）においては、電荷保持時（書きこみ時）にＩＰＤ絶縁膜中の欠陥にトラップされていたトラップ電子が横方向にデトラップして、ＩＰＤ絶縁膜に隣接するメモリセルの電荷保持状態を変化させてしまうといった問題が起きる。従って、ＩＰＤ絶縁膜１８としては、なるべく良好な膜質のＨｉｇｈ−ｋ絶縁膜を形成することが好ましい。
【００２２】
また、Ｈｉｇｈ−ｋ絶縁膜は結晶化温度が低く、耐熱性が無い。すなわち、Ｈｉｇｈ−ｋ絶縁膜においては、結晶化に伴うモフォロジー劣化が容易に起きてしまう。また、Ｈｉｇｈ−ｋ絶縁膜においては、酸素の授受が容易であるため、製造工程における熱処理で膜中に酸素欠損を生じてしまう。また、三元系の金属酸化物の場合には、製造工程における熱処理により各金属元素の単体酸化物に相分離する可能性もある。
【００２３】
さらに、これらの特性劣化等を避けるため、シリコン、アルミニウム、窒素などの元素をＨｉｇｈ−ｋ絶縁膜に添加することが考えられるが、これら元素の添加により、膜中欠陥の低減を実現できものの、Ｈｉｇｈ−ｋ絶縁膜の誘電率は添加量に応じて低くなってしまう。
【００２４】
そこで、本実施形態においては、ＩＰＤ絶縁膜１８のセル上部分８１に誘電率の低いＨｉｇｈ−ｋ絶縁膜を形成する。よってＩＰＤ絶縁膜１８のセル上部分８１に欠陥の少ない膜質の良いＨｉｇｈ−ｋ絶縁膜を形成することができることから、膜中の電荷トラップによるリーク電流の増加や、トラップ／デトラップなどによるメモリの特性劣化を避けることができる。さらに、ＩＰＤ絶縁膜１８のセル間部分８２には高い誘電率を持つＨｉｇｈ−ｋ絶縁膜を形成する。ＩＰＤ絶縁膜１８の容量値に対して、ＩＰＤ絶縁膜１８のセル上部分８１とセル間部分８２とが寄与しており、メモリセルの微細化とともに後者の寄与が大きくなっている。従って、本実施形態のようにＩＰＤ絶縁膜１８のセル上部分８１に低い誘電率のＨｉｇｈ−ｋ絶縁膜を形成しても、ＩＰＤ絶縁膜１８のセル間部分８２が高い誘電率を持つＨｉｇｈ−ｋ絶縁膜が形成されているために、ＩＰＤ絶縁膜１８全体の容量値が小さくなることを避けることができる。
【００２５】
本発明者の試算によれば、ＩＰＤ絶縁膜１８の容量値を変えることないように様々な組み合わせの絶縁膜で平面セル構造の半導体記憶装置３１を形成した場合、以下のようになる。ＩＰＤ絶縁膜１８のセル上部分８１とセル間部分８２とに一様な誘電率１６程度のＩＰＤ絶縁膜１８を形成した場合のＩＰＤ絶縁膜１８の容量値と同じ容量値となるように、本実施形態のＩＰＤ絶縁膜１８を形成した場合には、ＩＰＤ絶縁膜１８のセル上部分８１は、誘電率１０から１３程度のＨｉｇｈ−ｋ絶縁膜とすることができる。すなわち、ＩＰＤ絶縁膜１８のセル間部分８１として誘電率２０程度のＨｉｇｈ−ｋ絶縁膜を形成した場合、ＩＰＤ絶縁膜１８のセル上部分８１は、誘電率１０から１３程度のＨｉｇｈ−ｋ絶縁膜とすることができる。なお、ＩＰＤ絶縁膜１８のセル間部分８２をシリコン酸化膜（誘電率３．９）で形成した場合には、ＩＰＤ絶縁膜１８のセル上部分８１の誘電率は２６程度となる。
【００２６】
つまり、本実施形態によれば、ＩＰＤ絶縁膜１８全体の容量値を変えることなく、ＩＰＤ絶縁膜１８のセル上部分８１に欠陥の少ない膜質の良いＨｉｇｈ−ｋ絶縁膜を形成することができることから、電気特性及び信頼性に優れる半導体記憶装置３１を得ることができる。
【００２７】
次に、第１の実施形態にかかる半導体記憶装置３１の製造方法を示す図３から図６を参照して説明する。図３から図６は、図１におけるＡ−Ａ´線に沿う断面図と、図２（ａ）とに対応するものである。
【００２８】
まず、図３（ａ）に示すように、半導体基板１上に、素子領域２１及び素子分離溝２２が形成されており、メモリセル４３が形成されることとなる素子領域２１には、シリコン基板１上にトンネル絶縁膜（例えばシリコン酸化膜）２を、さらに、その上にＦＧ（例えばポリシリコン膜）３を形成する。また、素子分離溝２２にはシリコン酸化膜４を埋め込み、素子領域２１及びシリコン酸化膜４の上面を化学機械的な研磨（Chemical Mechanical Polish）(ＣＭＰ)により平坦化する。
【００２９】
次いで、図３（ｂ）に示すように、シリコンとシリコン酸化膜との間で選択比の取れる薬液によるウエットエッチング法や、ドライエッチング法などを用いて、シリコン酸化膜４のみを例えば１から１０ｎｍ程度エッチバックする。このエッチバックの際、等方的にエッチングできるドライエッチング法を用いることが好ましい。
【００３０】
次に、図４（ａ）に示されるように、ＦＧ３とシリコン酸化膜４とを覆うようにアルミナ膜５を例えば膜厚６ｎｍで形成する。本実施形態においては、アルミナ膜５は原子層成長法（Atomic Layer Deposition）（ＡＬＤ法）により形成した。詳細には、アルミニウムソースとしてトリメチルアルミニウム（ＴＭＡ）を用い、酸化剤としてはオゾンを用い、成膜温度３００℃で行った。このＡＬＤ法は、オゾン等の活性ガスの供給、真空排気によるパージ、ＴＭＡ等の金属原料ガスの供給、真空排気によるパージ、及び再度オゾン等の活性ガスの供給というシーケンスを複数回繰り返すことにより原子層単位で成膜するものである。なお、本実施形態におけるアルミナ膜５の形成方法として、上記以外の種々の方法を用いることが可能である。例えば、アルミニウムのソースは、メチル基以外のアルキル基がアルミニウム元素に結合したその他のアルキルアルミニウムや、ハロゲン化アルミニウムなどの材料でも良い。酸化剤は、水や酸素や酸素ラジカルなどのその他の材料でも良い。また、成膜方法もＡＬＤ法に限らず、化学気相成長（Chemical Vapor Deposition）（ＣＶＤ）法や、物理的な励起を用いた例えば物理気相成長(Physical Vapor Deposition）（ＰＶＤ）法などでも良い。
【００３１】
次いで，図４（ｂ）に示すように、ＦＧ３をストッパーにしてアルミナ膜５をＣＭＰ法により平坦化する。本実施形態では、アルミナ膜５の形成を低温でのＡＬＤ法を用いて行ったため、形成されたアルミナ膜５は単結晶に比べて密度が極めて小さく、且つアモルファス構造となる。そのため、ＣＭＰ法による平坦化における選択比確保は容易である。
【００３２】
そして、図５（ａ）に示すように、ＦＧ３の表面部分に対して酸化処理を行い、ＦＧ３の表面部分に例えば膜厚７ｎｍのシリコン酸化膜６を形成する。
【００３３】
次に、図５（ｂ）に示すように、ランタンアルミネート膜７を、アルミナ膜５及びシリコン酸化膜６上に、例えば膜厚７ｎｍで形成する。ランタンアルミネート膜７の形成方法としては、例えば、ランタンソースガスとしてのＬａ(ＥｔＣｐ)３（トリス（エチルシクロペンタジエニル）ランタン）と、アルミニウムソースガスとしてのトリメチルアルミニウムと、オゾン（Ｏ３）とを２００℃から７００℃の反応炉内にいっしょに導入し、０．１Ｔｏｒｒから５Ｔｏｒｒの範囲で圧力を維持するＣＶＤ法を用いることができる。なお、ランタンアルミネート膜７の形成方法として、Ａｌ２Ｏ３ターゲットとＬａ２Ｏ３ターゲットとを用いたスパッタ法を用いることもできる。
【００３４】
次いで、７００℃〜１１００℃の温度とした窒素雰囲気中の炉内に導入して熱処理を行うことにより、シリコン酸化膜６とランタンアルミネート膜７とを混合反応させる。このようにして、図６（ａ）に示されるようなＦＧ３上にランタンアルミシリケート膜８を形成する。この条件においては、ランタンアルミネート膜７はアルミナ膜５と混合反応を起こさない。さらに、アルミナ膜５はシリコン酸化膜４及び６と混合反応しない。従って、混合反応はランタンアルミネート膜７とシリコン酸化膜６とが接しているＦＧ３上でのみ起こる。この混合反応工程において、ランタンアルミネート膜７とシリコン酸化膜６との界面にシリコン酸化膜６が残存しないように、十分に熱処理を行うことが好ましい。なぜなら、メモリへの書き込み動作において高電界がメモリセルに印加されるが、この界面にシリコン酸化膜６が残存したままメモリ(半導体記憶装置)を形成した場合には、電子にとっては残存した薄いシリコン酸化膜６のバリアハイトのみしか存在しないことになり、ＩＰＤ絶縁膜１８の高電界リークが増大してしまうこととなる。その結果、メモリにおいて所望の書き込み特性が得られないという問題が起きてしまうからである。
【００３５】
次に、図６（ｂ）に示すように、ランタンアルミネート膜７とランタンアルミシリケート膜８との上に制御電極膜９を形成する。このようにして、半導体記憶装置３１を得ることができる。
【００３６】
なお、本実施形態としては、下層絶縁膜５としてアルミナ膜を挙げたが、下層絶縁膜５として、例えばシリコン窒化膜、アルミニウム窒化膜及び窒化ホウ素膜といった絶縁性窒化膜、及び、例えばマグネシウム酸化膜といった非遷移金属を含む酸化膜を用いることもできる。また、セル上部分８１はランタンアルミシリケート膜としたが、イットリウムシリケート膜、ハフニウムシリケート膜、ジルコニウムシリケート膜、イットリウムアルミシリケート膜、ハフニウムアルミシリケート膜、ジルコニウムアルミシリケート膜及びランタンハフニウムシリケート膜でも良い。この場合、セル上部分８１の材料膜となるランタンアルミネート膜７の代わりに、イットリウム酸化膜、ハフニウム酸化膜、ジルコニウム酸化膜、ランタン酸化膜、イットリウムアルミネート膜、ハフニウムアルミネート膜、ジルコニウムアルミネート膜、ランタンハフニウム酸化膜、ハフニウムシリケート膜及びランタンシリケート膜のいずれかを用いることとなる。
【００３７】
なお、下層絶縁膜５とセル上部分８１との組み合わせとしては、アルミナ膜とランタンアルミネート膜との組み合わせが好ましい。アルミナ膜は、比較的誘電率が高く、且つ、トラップとなる酸素欠損のできにくい安定した材料であるからである。そして、ランタンアルミネート膜は、誘電率が高く且つバリアハイトが高い材料であるため、高電界リークを効果的に低減することができるからである。
【００３８】
下層絶縁膜５とセル上部分８１との材料について説明したが、これまで説明した材料以外の他の材料でも良く、例えば、セル上部分８１の材料膜として通常よりも密度の小さい膜もしくは酸素欠損の多い膜を形成し、下層絶縁膜５としては理想的な化学量論組成である膜を形成することにより、下層絶縁膜５とセル上部分８１との材料膜を同じくして形成しても、ＦＧ３上でのみ混合反応を起こすこともできる。
【００３９】
なお、セル上部分８１の誘電率が小さいほど、良好な膜質のものを得ることが容易であるが、ＩＰＤ絶縁膜１８の容量値及びリーク電流を所望のものするように、すなわち、ＦＧ型半導体記憶装置３１の動作が所望のものとなるように、最適な誘電率の材料をＩＰＤ絶縁膜１８の材料として選択する。
【００４０】
（第２の実施形態）
本実施形態は、第１の実施形態と比べて、ＦＧ３上に形成されるランタンアルミシリケート膜８の領域をＦＧ３上により限定するように、ランタンアルミシリケート膜８を形成するものである。言い換えると、セル上部分８１を構成する誘電率の低い絶縁膜８をよりＦＧ３上に限定するように形成することで、その面積が小さくなることから、この絶縁膜８の誘電率をより低くすることが可能になる。従って、より高品質なＩＰＤ絶縁膜１８をＦＧ３上に形成することができるため、不揮発性半導体記憶装置３１の電気特性及び信頼性をより改善することができる。
【００４１】
本実施形態の半導体記憶装置３１を説明する。以下、平面セル構造のＦＧ型半導体記憶装置３１を例に説明するが、本発明は、このような半導体装置に限定されるものではなく、他の種類の半導体装置においても用いることができる。
【００４２】
先に説明したように、第２の実施形態における不揮発性半導体記憶装置３１のメモリセル領域における平面図は、図１と同一に表される。なお、ここでは、図１の説明を省略する。
【００４３】
図１におけるＡ−Ａ´線に沿う断面図を示す図７（ａ）を用いて、第２の実施形態における半導体記憶装置３１を説明する。なお、本実施形態の半導体記憶装置３１の図１におけるＢ−Ｂ´線に沿う断面図は、図７（ｂ）に示されるが、第１の実施形態の対応する断面図を示す図２（ｂ）と同様であるため、ここでは図７（ｂ）についての説明を省略する。
【００４４】
図７（ａ）に示すように、本実施形態の半導体記憶装置３１は、半導体基板１と、半導体基板１に形成された複数のメモリセル４３とを有する。メモリセル４３は、素子分離溝２２により所定間隔だけ隔てられおり、その素子分離溝２２には、シリコン酸化膜４が埋め込まれている。半導体記憶装置３１は、複数のメモリセル４３とシリコン酸化膜４との上に形成されたＩＰＤ絶縁膜１８と、ＩＰＤ絶縁膜１８上に形成された制御電極膜９とを有する。また、各メモリセル４３は、半導体基板１上にトンネル絶縁膜２とＦＧ３とが順次積層されてなる積層構造を有する。さらに、シリコン酸化膜４の上面はＦＧ３の上面よりも低く、ＩＰＤ絶縁膜１８は、ＦＧ３上のセル上部分８１とシリコン酸化膜４上のセル間部分８２とを有し、セル上部分８１の誘電率はセル間部分８２の誘電率よりも低いものとなっている。詳細には、セル間部分８２は、シリコン酸化膜４上に形成された下層絶縁膜５と、下層絶縁膜５上に形成された上層絶縁膜１０との積層構造となっている。この下層絶縁膜５はアルミナ膜からなり、上層絶縁膜１０はランタンアルミネート膜からなる。また、セル上部分８１はランタンを含む絶縁膜８、詳細にはランタンアルミシリケート膜からなる。そして、セル上部分８１を構成するランタンを含む絶縁膜８がＦＧ３上だけでなくセル間部分８２に大きく張り出している第１の実施形態と比べて（図２（ａ）参照）、第２の実施形態においては、セル上部分８１を構成するランタンを含む絶縁膜８のセル間への張り出しは少ない（図７（ａ）参照）。
【００４５】
次に、第２の実施形態にかかる半導体記憶装置３１の製造方法を示す図８から図１２を参照して説明する。図８から図１２は、図１におけるＡ−Ａ´線に沿う断面図と、図７（ａ）とに対応するものである。
【００４６】
まず、図８（ａ）に示すように、第１の実施形態と同様に、半導体基板１上に、素子領域２１及び素子分離溝２２が形成されており、メモリセル４３が形成されることとなる素子領域２１には、シリコン基板１上にトンネル絶縁膜２を、さらに、その上にＦＧ３を形成する。また、素子分離溝２２にはシリコン酸化膜４を埋め込み、素子領域２１及びシリコン酸化膜４の上面をＣＭＰにより平坦化する。
【００４７】
次いで、図８（ｂ）に示すように、シリコンとシリコン酸化膜との間で選択比の取れる薬液によるウエットエッチング法や、ドライエッチング法などを用いてシリコン酸化膜４のみを例えば１０から２０ｎｍ程度エッチバックする。この際、図６（ｂ）からわかるように、第１の実施形態の図３（ｂ）と比べて、シリコン酸化膜４を深くエッチングする。
【００４８】
次に、図９（ａ）に示されるように、ＦＧ３とシリコン酸化膜４とを覆うようにアルミナ膜５を例えば膜厚１０ｎｍで形成する。第１の実施形態と同様に、アルミナ膜５の形成方法としては、ＡＬＤ法、ＣＶＤ法及びＰＶＤ法を用いることができる。本実施形態においては、図９（ａ）からわかるように、第１の実施形態の図４（ａ）と比べて、アルミナ膜７を厚く形成する。
【００４９】
次いで、図９（ｂ）に示すように、ＦＧ３をストッパーにしてアルミナ膜５をＣＭＰ法により平坦化する。
【００５０】
そして、図１０（ａ）に示すように、ＦＧ３を例えば１０ｎｍ程度エッチバックする。
【００５１】
次に、図１０（ｂ）に示すように、ＦＧ３の表面部分に対して酸化処理を行い、ＦＧ３の表面部分に例えば膜厚４ｎｍのシリコン酸化膜６を形成する。本実施形態においては、ランタンアルミネート膜７と混合させるためのＦＧ３上に形成するシリコン酸化膜６の上面が、ランタンアルミネート膜７とシリコン酸化膜６との混合反応を抑制するアルミナ膜５の上面よりも低くなるように、シリコン酸化膜６を形成する。このようにすることにより、シリコン酸化膜６からのシリコンの横方向への拡散をアルミナ膜５により防止し、ＦＧ３上に形成されるランタンアルミシリケート膜８の領域をＦＧ３上により限定することができる。
【００５２】
次に、図１１（ａ）に示すように、ランタンアルミネート膜７を、アルミナ膜５及びシリコン酸化膜６上に、例えば膜厚８ｎｍで形成する。ランタンアルミネート膜７の形成方法としては、第１の実施形態と同様に、ＣＶＤ法を使用することができる。さらに、本実施形態においては、第１の実施形態と異なり、ランタンアルミネート膜７の膜厚を、シリコン酸化膜６の膜厚よりも厚く形成する。
【００５３】
次いで、７００℃〜１１００℃の温度とした窒素雰囲気中の炉内に導入し熱処理を行うことにより、シリコン酸化膜６とランタンアルミネート膜７とが混合反応して、図１１（ｂ）に示されるように、ＦＧ３上にランタンアルミシリケート膜８を形成する。
【００５４】
次に、図１２に示すように、ランタンアルミネート膜７とランタンアルミシリケート膜８との上に制御電極膜９を形成する。このようにして、半導体記憶装置３１を得ることができる。
【００５５】
なお、本実施形態としては、下層絶縁膜５としてアルミナ膜を、セル上部分８１としてはランタンアルミシリケート膜を挙げたが、第１の実施形態と同様に他の膜を用いても良い。
【００５６】
本実施形態によれば、メモリセル４３上に限定するように誘電率の低いＩＰＤ絶縁膜１８を形成することができるため、セル上のＩＰＤ絶縁膜１８の誘電率をより低くすることができる。従って、ＩＰＤ絶縁膜１８全体の容量値を変えることなく、ＩＰＤ絶縁膜１８のセル上部分８１に欠陥の少ないより膜質の良いＨｉｇｈ−ｋ絶縁膜を形成することができることから、電気特性及び信頼性に優れる半導体記憶装置３１を得ることができる。
【００５７】
（第３の実施形態）
第１の実施形態においては、ランタンアルミネート膜７とシリコン酸化膜４との混合反応を抑制するアルミナ膜５を、シリコン酸化膜４を完全に覆うように形成していたが、本実施形態においては、アルミナ膜５をＦＧ３の側壁上部を広く覆うように形成するものである。ＦＧ３の側壁上部を誘電率の高い膜で広く覆うことができるため、セル上部分８１を構成する絶縁膜８の誘電率をより低くすることが可能になる。従って、セル上部分８１に欠陥の少ない、より膜質の良いＨｉｇｈ−ｋ絶縁膜を形成することができることから、電気特性及び信頼性に優れる半導体記憶装置を得ることができる。
【００５８】
本実施形態の半導体記憶装置３１を説明する。以下、平面セル構造のＦＧ型半導体記憶装置３１を例に説明するが、本発明は、このような半導体装置３１に限定されるものではなく、他の種類の半導体装置においても用いることができる。
【００５９】
先に説明したように、第３の実施形態における不揮発性半導体記憶装置３１のメモリセル領域における平面図は、図１と同一に表される。なお、ここでは、図１の説明を省略する。
【００６０】
図１におけるＡ−Ａ´線に沿う断面図を示す図１３（ａ）を用いて、第３の実施形態における半導体記憶装置３１を説明する。なお、本実施形態の半導体記憶装置３１の図１におけるＢ−Ｂ´線に沿う断面図は、図１３（ｂ）に示されるが、第１の実施形態に対応する断面図を示す図２（ｂ）と同様であるため、ここでは図１３（ｂ）についての説明を省略する。
【００６１】
図１３（ａ）に示すように、本実施形態の半導体記憶装置３１は、半導体基板１と、半導体基板１に形成された複数のメモリセル４３とを有する。メモリセル４３は、素子分離溝２２により所定間隔だけ隔てられおり、その素子分離溝２２には、シリコン酸化膜４が埋め込まれている。半導体記憶装置３１は、複数のメモリセル４３とシリコン酸化膜４との上に形成されたＩＰＤ絶縁膜１８と、ＩＰＤ絶縁膜１８に形成された制御電極膜９とを有する。また、各メモリセル４３は、半導体基板１上にトンネル絶縁膜２とＦＧ３とが順次積層されてなる積層構造を有する。さらに、シリコン酸化膜４の上面はＦＧ３の上面よりも低く、ＦＧ３の側壁のうちシリコン酸化膜４に接していない側壁部分は、アルミナ膜（第３の絶縁膜）５に覆われている。ＩＰＤ絶縁膜１８は、ＦＧ３上のセル上部分８１とシリコン酸化膜４上のセル間部分８２とを有し、ＩＰＤ絶縁膜１８のセル上部分８１の誘電率はアルミナ膜５の誘電率よりも低いものとなっている。また、セル上部分８１はランタンを含む絶縁膜８、詳細には、ランタンアルミシリケート膜からなる。そして、第１の実施形態と比べて（図２（ａ）参照）、第３の実施形態においては、アルミナ膜５はＦＧ３の側壁上部を広く覆っている（図１３（ａ）参照）。
【００６２】
次に、第３の実施形態にかかる半導体記憶装置３１の製造方法を示す図１４から図１７を参照して説明する。図１４から図１７は、図１におけるＡ−Ａ´線に沿う断面図と、図１３（ａ）とに対応するものである。
【００６３】
まず、図１４（ａ）に示すように、第１の実施形態と同様に、半導体基板１上に、素子領域２１及び素子分離溝２２が形成されており、メモリセル４３が形成されることとなる素子領域２１には、シリコン基板１上にトンネル絶縁膜２を、さらに、その上にＦＧ３を形成する。また、素子分離溝２２にはシリコン酸化膜４を埋め込み、素子領域２１及びシリコン酸化膜４の上面をＣＭＰにより平坦化する。
【００６４】
次いで、図１４（ｂ）に示すように、シリコンとシリコン酸化膜との間で選択比の取れる薬液によるウエットエッチング法や、ドライエッチング法などを用いてシリコン酸化膜４のみを例えば１０から２０ｎｍ程度エッチバックする。この際、図１４（ｂ）からわかるように、第１の実施形態の図３（ｂ）と比べて、シリコン酸化膜４を深くエッチングする。
【００６５】
次に、図１５（ａ）に示されるように、ＦＧ３とシリコン酸化膜４とを覆うようにアルミナ膜５を例えば膜厚４から５ｎｍで形成する。第１の実施形態と同様に、アルミナ膜５の形成方法としては、ＡＬＤ法、ＣＶＤ法及びＰＶＤ法を用いることができる。本実施形態においては、図１５（ａ）からわかるように、第１の実施形態の図４（ａ）と比べて、アルミナ膜５を厚く形成する。
【００６６】
そして、図１５（ｂ）に示すように、ドライエッチング法を用いてＦＧ３の側壁にのみアルミナ膜５を残すように、言い換えると、アルミナ膜５がＦＧ３の側壁のみを覆うような状態になるようにアルミナ膜５をエッチングする。なお、シリコン酸化膜４の上面を露出しないように、もしくは、露出する面積を小さくするようにエッチングすることが好ましい。
【００６７】
次に、図１６（ａ）に示すように、ＦＧ３に対して酸化処理を行い、ＦＧ３の表面部分に例えば膜厚８ｎｍのシリコン酸化膜６を形成する。
【００６８】
次に、図１６（ｂ）に示すように、ランタンアルミネート膜７を、アルミナ膜５及びシリコン酸化膜６上に、例えば膜厚８ｎｍで形成する。ランタンアルミネート膜７の形成方法としては、第１の実施形態と同様に、ＣＶＤ法を使用することができる。
【００６９】
次いで、７００℃〜１１００℃の温度とした窒素雰囲気中の炉内に導入し熱処理を行うことにより、シリコン酸化膜６とランタンアルミネート膜７とが混合反応して、図１７（ａ）に示されるように、ＦＧ３上にランタンアルミシリケート膜８を形成する。同様に、シリコン酸化膜４とランタンアルミネート膜７とが混合反応して、図１７（ａ）に示されるように、シリコン酸化膜４上にランタンアルミシリケート膜８を形成する。なお、シリコン酸化膜４上には、未反応のランタンアルミネート膜７も残存する。
【００７０】
次に、図１７（ｂ）に示すように、ランタンアルミネート膜７とランタンアルミシリケート膜８との上に、制御電極膜９を形成する。このようにして、半導体記憶装置３１を得ることができる。
【００７１】
なお、本実施形態としては、ＦＧ３の側壁上部を覆う膜５としてアルミナ膜を、セル上部分８１としてはランタンアルミシリケート膜を挙げたが、第１の実施形態と同様に他の膜を用いても良い。
【００７２】
本実施形態によれば、ＦＧ３の側壁上部を誘電率の高い膜で広く覆うことができるため、セル上部分８１を構成する絶縁膜８の誘電率をより低くすることができる。従って、ＩＰＤ絶縁膜１８全体の容量値を変えることなく、ＩＰＤ絶縁膜１８のセル上部分８１に欠陥の少ないより膜質の良いＨｉｇｈ−ｋ絶縁膜を形成することができることから、電気特性及び信頼性に優れる半導体記憶装置３１を得ることができる。さらに、本実施形態によれば、アルミナ膜５のＣＭＰ法による平坦化やＦＧ３のエッチバックを行わないことから、絶縁膜構造の形成の制御が容易であり、且つ、製造時間及びコストを低減することができる。
【００７３】
なお、上記の実施形態においては、半導体基板１は、必ずしもシリコン基板でなくてもよく、他の基板（例えば、ＳＯＩ（Silicon on insulator）基板やＳｉＧｅ基板など）でも良い。また、このような種々の基板上に半導体構造等が形成されたものでも良い。
【００７４】
さらに、本発明は、上記実施形態に限定されるものではなく、これら以外の各種の形態を採ることができる。すなわち、本発明の趣旨を逸脱しない範囲で適宜変形して実施することができる。
【符号の説明】
【００７５】
１    半導体基板
２    トンネル絶縁膜（第１の絶縁膜）
３    ＦＧ（電荷蓄積膜）
４    シリコン酸化膜（素子分離絶縁膜）
５    アルミナ膜
６    シリコン酸化膜
７    ランタンアルミネート膜
８    ランタンアルミシリケート膜
９    制御電極膜
１０  上層絶縁膜
１１  セル間絶縁膜
１８  ＩＰＤ膜（第２の絶縁膜）
２１  素子領域
２２  素子分離溝
３１  半導体記憶装置
４１  ビット線
４２  ワード線
４３  メモリセル
８１  セル上部分
８２  セル間部分
【図１】
0005571010.tif 000002
【図３】
0005571010.tif 000003
【図８】
0005571010.tif 000004
【図１４】
0005571010.tif 000005
【図２】
0005571010.tif 000006
【図４】
0005571010.tif 000007
【図５】
0005571010.tif 000008
【図６】
0005571010.tif 000009
【図７】
0005571010.tif 000010
【図９】
0005571010.tif 000011
【図１０】
0005571010.tif 000012
【図１１】
0005571010.tif 000013
【図１２】
0005571010.tif 000014
【図１３】
0005571010.tif 000015
【図１５】
0005571010.tif 000016
【図１６】
0005571010.tif 000017
【図１７】
0005571010.tif 000018