(57)【特許請求の範囲】
【請求項１】
半導体基板上に、情報を記憶するメモリアレイと、
該メモリアレイが存在する領域に重ねて前記メモリアレイを駆動する配線層とは別に、前記メモリアレイの周辺回路を形成する金属配線層により形成されているアンテナとしてのコイルと、
前記コイルに接続され前記メモリアレイが存在する領域の外に配置されている送信器と、
前記コイルと前記送信器とを結び、前記メモリアレイのビット線及びワード線に対して平行でないように配置された引き回し配線と
を備えることを特徴とする電子回路。
【請求項２】
前記コイルは多角形であり、その各辺が前記メモリアレイのビット線及びワード線に対して平行でないように配置されていることを特徴とする請求項１記載の電子回路。
【請求項３】
前記コイルは、前記メモリアレイが存在する領域において、前記引き回し配線も含めて重ならないように、複数回巻かれていることを特徴とする請求項１又は２記載の電子回路。
【請求項４】
半導体基板上に、情報を記憶するメモリアレイと、
該メモリアレイが存在する領域に重ねて前記メモリアレイを駆動する配線層とは別に、前記メモリアレイの周辺回路を形成する金属配線層により形成されているアンテナとしてのコイルと、
前記コイルに接続され、
該コイルを所定の電位に保持しようとする電位保持回路と、
該コイルの中央の電位を前記所定の電位に保持しつつ、送信データに従って該コイルを駆動するコイル駆動回路と
を有する送信器と
を備えることを特徴とする電子回路。
【請求項５】
第１半導体基板上の前記アンテナが存在する領域と第２半導体基板上の前記アンテナが存在する領域とが重ねられて両アンテナが無線通信するように、第１半導体基板と第２半導体基板とが積層実装されていることを特徴とする請求項１又は４記載の電子回路。
【請求項６】
前記アンテナによって他の電子回路と無線通信することを特徴とする請求項１又は４記載の電子回路。
【請求項７】
情報を記憶するメモリアレイと、
該メモリアレイが存在する領域に重ねて前記メモリアレイを駆動する配線層とは別に、前記メモリアレイの周辺回路を形成する金属配線層により形成されている第１アンテナとしてのコイルと、
前記コイルに接続され前記メモリアレイが存在する領域の外に配置されている送信器と、
前記コイルと前記送信器とを結び、前記メモリアレイのビット線及びワード線に対して平行でないように配置された引き回し配線と
を有する第１半導体基板と、
前記第１アンテナが存在する領域に重ねて金属配線層により形成されている第２アンテナを有する第３半導体基板と
を備えることを特徴とする電子回路。
【請求項８】
情報を記憶するメモリアレイと、
該メモリアレイが存在する領域に重ねて前記メモリアレイを駆動する配線層とは別に、前記メモリアレイの周辺回路を形成する金属配線層により形成されている第１アンテナとしてのコイルと、
前記コイルに接続され、
該コイルを所定の電位に保持しようとする電位保持回路と、
該コイルの中央の電位を前記所定の電位に保持しつつ、送信データに従って該コイルを駆動するコイル駆動回路と
を有する送信器と
を有する第１半導体基板と、
前記第１アンテナが存在する領域に重ねて金属配線層により形成されている第２アンテナを有する第３半導体基板と
を備えることを特徴とする電子回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層実装されるＩＣ（Integrated Circuit）ベアチップなどのチップ間の通信を好適に行うことができる電子回路に関する。
【背景技術】
【０００２】
本発明者らは、ＬＳＩ（Large Scale Integration）チップのチップ上の配線により形成されるコイルを介して積層実装されるチップ間で誘導結合による通信を行う電子回路を提案している（特許文献１〜７、非特許文献１〜３参照。）。
【特許文献１】特開２００５−２２８９８１号公報
【特許文献２】特開２００５−３４８２６４号公報
【特許文献３】特開２００６−０５０３５４号公報
【特許文献４】特開２００６−０６６４５４号公報
【特許文献５】特開２００６−１０５６３０号公報
【特許文献６】特開２００６−１７３９８６号公報
【特許文献７】特開２００６−１７３４１５号公報
【非特許文献１】D. Mizoguchi et al, "A1.2Gb/s/pin Wireless Superconnect based on Inductive Inter-chip Signaling(IIS)," IEEE International Solid-State Circuits Conference (ISSCC’04),Dig. Tech. Papers, pp. 142-143, 517, Feb. 2004.
【非特許文献２】N. Miura et al, "Analysisand Design of Transceiver Circuit and Inductor Layout for Inductive Inter-chipWireless Superconnect," Symposium on VLSI Circuits, Dig. Tech. Papers, pp.246-249, Jun. 2004.
【非特許文献３】N. Miura et al, "CrossTalk Countermeasures in Inductive Inter-Chip Wireless Superconnect," inProc. IEEE Custom Integrated Circuits Conference (CICC'04), pp. 99-102, Oct.2004.
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかし、チップ上の配線によりコイルを形成するエリアを独立に確保するとチップが大きくなってしまうし、チップを極力小さくするためにコイルを小さくすると通信距離が短くなり遠く離れたチップとの通信ができなくなってしまう。
【０００４】
そこで、他の回路に重ねてコイルを配置することが考えられる。チップにメモリが集積される場合、大きく分けて情報を記憶するメモリアレイが存在する領域とメモリアレイに記憶されている情報を読み出す（及び／又はメモリアレイに記憶する情報を書き込む）周辺回路の領域が存在する。この内、周辺回路においては、一般にすべての金属配線を使用していて金属配線に余裕がないので、周辺回路の領域にコイルを重ねて配置するためにはコイル専用の金属配線を設けることが必要になり現実的ではない。また、メモリアレイの領域においては、一般に金属配線はビット線とワード線の２層が使われているだけで、ほとんど使用されていない金属配線層が存在する。しかし、情報の書き込み／読み出しに使用するこれらビット線とワード線は高密度に集積されており、ここに更に別の用途の配線を重ねることは、メモリの信頼性を損ねるように考えられ従来の常識からはためらわれる。このため、従来はメモリアレイの領域においては、一般に金属配線はビット線とワード線の２層が使われているだけで、ほとんど使用されていない金属配線層が存在する。
【０００５】
本発明は、上記問題点に鑑み、メモリアレイを有する基板が無線通信を行うためにアンテナを効率よく配置させた電子回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
請求項１記載の本発明の電子回路は、半導体基板上に、情報を記憶するメモリアレイと、該メモリアレイが存在する領域に重ねて前記メモリアレイを駆動する配線層とは別に、前記メモリアレイの周辺回路を形成する金属配線層により形成されているアンテナとしてのコイルと、前記コイルに接続され前記メモリアレイが存在する領域の外に配置されている送信器と、前記コイルと前記送信器とを結び、前記メモリアレイのビット線及びワード線に対して平行でないように配置された引き回し配線とを備えることを特徴とする。
【０００７】
また、請求項２記載の本発明の電子回路は、前記コイルは多角形であり、その各辺が前記メモリアレイのビット線及びワード線に対して平行でないように配置されていることを特徴とする。
【０００８】
また、請求項３記載の本発明の電子回路は、前記コイルは、前記メモリアレイが存在する領域において、前記引き回し配線も含めて重ならないように、複数回巻かれていることを特徴とする。
【０００９】
また、請求項４記載の本発明の電子回路は、半導体基板上に、情報を記憶するメモリアレイと、該メモリアレイが存在する領域に重ねて前記メモリアレイを駆動する配線層とは別に、前記メモリアレイの周辺回路を形成する金属配線層により形成されているアンテナとしてのコイルと、前記コイルに接続され、該コイルを所定の電位に保持しようとする電位保持回路と、該コイルの中央の電位を前記所定の電位に保持しつつ、送信データに従って該コイルを駆動するコイル駆動回路とを有する送信器とを備えることを特徴とする。
【００１０】
また、請求項５記載の本発明の電子回路は、第１半導体基板上の前記アンテナが存在する領域と第２半導体基板上の前記アンテナが存在する領域とが重ねられて両アンテナが無線通信するように、第１半導体基板と第２半導体基板とが積層実装されていることを特徴とする。
【００１１】
また、請求項６記載の本発明の電子回路は、前記アンテナによって他の電子回路と無線通信することを特徴とする。
【００１２】
また、請求項７記載の本発明の電子回路は、情報を記憶するメモリアレイと、該メモリアレイが存在する領域に重ねて前記メモリアレイを駆動する配線層とは別に、前記メモリアレイの周辺回路を形成する金属配線層により形成されている第１アンテナとしてのコイルと、前記コイルに接続され前記メモリアレイが存在する領域の外に配置されている送信器と、前記コイルと前記送信器とを結び、前記メモリアレイのビット線及びワード線に対して平行でないように配置された引き回し配線とを有する第１半導体基板と、前記第１アンテナが存在する領域に重ねて金属配線層により形成されている第２アンテナを有する第３半導体基板とを備えることを特徴とする。
【００１３】
また、請求項８記載の本発明の電子回路は、情報を記憶するメモリアレイと、該メモリアレイが存在する領域に重ねて前記メモリアレイを駆動する配線層とは別に、前記メモリアレイの周辺回路を形成する金属配線層により形成されている第１アンテナとしてのコイルと、前記コイルに接続され、該コイルを所定の電位に保持しようとする電位保持回路と、該コイルの中央の電位を前記所定の電位に保持しつつ、送信データに従って該コイルを駆動するコイル駆動回路とを有する送信器とを有する第１半導体基板と、前記第１アンテナが存在する領域に重ねて金属配線層により形成されている第２アンテナを有する第３半導体基板とを備えることを特徴とする。
【発明の効果】
【００１５】
本発明によれば、チップ寸法を大きくせずに（したがって製造コストを高くせずに）メモリアレイ上に誘導結合通信用のチャネルを設置できる。
【００１６】
メモリアレイ上は広いので、大きなコイルを設置でき、遠距離まで通信できる。通信できる距離は、およそコイルの直径程度である。また、コイルの直径が大きいほど、チップの積層時の合わせ誤差に強くなる。積層するチップをボンディング配線のための領域を確保するために、あえて相互にずらすことも可能になる。
【００１７】
ロジック集積回路に混載されたメモリの場合は、メモリアレイ上に使用されていない複数の金属配線層があるので、巻き数を増やすことでコイルの寸法を小さくできる。
【００１８】
また、メモリアレイはチップ寸法の大きな面積を占めることが多いので、多数のチャネルを並列に形成することができて、通信帯域を大きくできる。
【発明を実施するための最良の形態】
【００１９】
以下、添付図面を参照しながら本発明の好適な実施の形態について詳細に説明する。
【実施例１】
【００２０】
図１は、本発明の実施例１による電子回路の構成を示す図である。図は積層実装される電子回路の内の１つのＬＳＩチップについて示している。ＬＳＩチップは、メモリアレイ１１、例えばデコーダである周辺回路１２、及び例えばセンスアンプである周辺回路１３から成る。メモリアレイ１１には、多くのワード線１４及びビット線１５が高密度に配置され、それらの交点にはメモリセル１６が配置される。ワード線１４によってメールセル行を選択し、ビット線１５によって信号を書き込み又は読み出す。図ではワード線１４、ビット線１５、及びメモリセル１６をそれぞれ１つずつ示した。このメモリアレイ１１の領域に、送受信器２１に接続され、誘導結合による通信を行うためのコイル２２を配置する。コイル２２は、ワード線１４及びビット線１５とは異なる金属配線層を用いて形成する。その際に、コイル２２の形状を多角形、ここでは例えば四角形として、その各辺がワード線１４及びビット線１５に対して平行でないように配置する。図の括弧の中には逆にコイルの各辺がワード線１４又はビット線１５に対して平行となる例を示しているが、この場合でも後述する実施例によってその影響を小さくすることができる。
【００２１】
本実施例においては、更に、送受信器２１とコイル２２とを結ぶ引き回し配線２６をワード線１４及びビット線１５に対して平行でないように配置した。これらにより、コイル２２及び引き回し配線２６とワード線１４及びビット線１５との容量結合及び磁界結合を小さくすることができる。
【００２２】
図２は、本発明の実施例１による電子回路の実装例を示す図である。図２(a)は図１と同じ平面図であり、図２(b)は図２(a)のＢＢ'線における断面図である。図は、メモリアレイ１１とロジック回路４５を有する標準的なＬＳＩチップを示しており、半導体基板４１の上に３層の金属配線層４２〜４４が積層されている。第１層の金属配線層４２によってワード線１４を形成し、第２層の金属配線層４３によってビット線１５を形成し、第３層の金属配線層４４によってコイル２２を形成している。周辺回路１２、１３やロジック回路４５には３層以上の金属配線層が使われるが、メモリアレイ１１にはほとんど２層しか使われないので、その領域の使われていない金属配線層を使ってコイル２２を形成している。なお、どの金属配線層に何を形成するかは任意に選択することができるのであって、この例に限られない。
【実施例２】
【００２３】
図３は、本発明の実施例２による電子回路の構成を示す図である。本実施例は、コイル２３の形状を８角形としたものである。本実施例においても、コイル２３の各辺がワード線１４及びビット線１５に対して平行でないように配置され、送受信器２１とコイル２３とを結ぶ引き回し配線２６をワード線１４及びビット線１５に対して平行でないように配置している。コイルの形状はその他の任意の多角形でも良い。図の括弧の中には逆にコイルのいずれかの辺がワード線１４又はビット線１５に対して平行となる例を示しているが、この場合でも後述する実施例によってその影響を小さくすることができる。
【００２４】
図４は、実施例１の作用を示す図である。図４(a)は実施例１の場合、図４(b)は本実施例を適用しない場合をそれぞれ示す。図４(a)に示す実施例１の場合におけるコイル２２及び引き回し配線２６とビット線１５とが重なる部分３１と、図４(b)に示す本実施例を適用しない場合においてコイル２２及び引き回し配線２６とビット線１５とが重なる部分３２とを比較すると、重なる部分３２と比べて重なる部分３１は格段に小さいことが分かる。このため、ビット線１５の容量と比べてコイル２２及び引き回し配線２６との結合容量は十分に小さい。さらに、コイル２２及び引き回し配線２６の電位変動によるビット線１５の電位変動は十分に小さい。ワード線１４についても同様のことが言える。
【実施例３】
【００２５】
図５は、本発明の実施例３による電子回路の構成を示す図である。図６は、本実施例を適用しない場合の電子回路の構成を示す図である。コイル２４を複数回、例えば２回、巻く場合、普通に巻くと、図６に示すように、メモリアレイ１１上で金属配線層が２層とＶＩＡ（層間接続線）が必要になる。これに対して図５に示すように、コイルを１回巻くごとに送受信器２１まで配線を引き回すようにレイアウトすると、メモリアレイ１１上では金属配線層を１層使用するだけで済む。これにより、１層の金属配線層で複数回巻回するコイルを形成することができる。
【実施例４】
【００２６】
図７は、本発明の実施例４による電子回路の構成を示す図である。本実施例は、コイル３３の一部をメモリアレイ１１の外にはみ出し、そこでＶＩＡを用いてコイル３３を複数回巻くものである。本実施例においても、メモリアレイ１１上では金属配線層を１層使用するだけで済み、これにより、１層の金属配線層で複数回巻回するコイルを形成することができる。
【００２７】
コイルの巻き数を増やすことで、コイルの自己インダクタンスを大きくすることができ、受信信号を大きくすることができる。その結果、通信距離を長くしたり、通信の信頼性を高めることができる。
【００２８】
図８は、本発明の実施例１による送信器の構成を示す図である。図９は、本発明の実施例１による送信器の各部の波形を示す図である。図１０は、従来の送信器の構成を示す図である。図１１は、従来の送信器の各部の波形を示す図である。図１０に示す従来の送信器は、遅延回路８１、インバータ８２、ＮＡＮＤ８３、ＮＯＲ８４、インバータ８６及びトランジスタＴ１〜Ｔ４から成り、トランジスタＴ１とトランジスタＴ２、及び、トランジスタＴ３とトランジスタＴ４がそれぞれインバータを形成して、バッファとして機能し、送信コイル８５を駆動する。
【００２９】
信号を送信するとき、信号Ｔｘ／バー（Ｒｘ）はハイとなる。その結果、ＮＡＮＤ８３とＮＯＲ８４は、いずれもインバータと同じ動作をすることになるので、送信データＴxdataの信号は、トランジスタＴ１とトランジスタＴ２に入力した後ある時間が経過した後に、同じ極性の信号としてトランジスタＴ３とトランジスタＴ４に入力することになる。たとえば、まず送信データＴxdataがローであるとすると、トランジスタＴ１とトランジスタＴ３がオンであるので、送信コイル８５の電位は電源電位ＶDDであり、送信コイル８５に流れる電流ＩTは０である。つぎに、送信データＴxdataがローからハイに変化すると、まず、トランジスタＴ１がオフして、同時にトランジスタＴ２がオンする。このとき、それ以前と同様に、トランジスタＴ３はオン、トランジスタＴ４はオフのままである。したがって、送信コイル８５に正方向に電流ＩTが流れる。このとき、送信コイル８５の各部の電位はトランジスタＴ３とトランジスタＴ２のオン抵抗の比で決まるＶDDとＶSS（ＧＮＤ）の中間の電位であるＶA、ＶB、ＶCに変化する。実際には、これらＶA、ＶB、ＶCはほとんど同電位である。この送信データＴxdataのローからハイへの変化は、遅延回路８１、インバータ８６、ＮＡＮＤ８３、及びＮＯＲ８４を介して、トランジスタＴ３、Ｔ４に伝播し、トランジスタＴ３はオフしてトランジスタＴ４はオンする。その結果、送信コイル８５に流れる電流ＩTはゼロになる。このとき、送信コイル８５の電位はＶSSになる。また、送信データＴxdataがハイからローに変化した場合も、上記説明と同様で逆極性の回路動作をする。この送信コイル８５の電位の変動はビット線１５などに容量結合によるノイズＶNCとなって大きく影響する。なお、この送信コイル８５の電流はその流れる時間を短くすることで、ビット線１５などへの誘導結合によるノイズＶNLは必要最小限に抑えることができる。このように、従来の回路では、信号を送信する際に、送信コイルの電位が大きく変動し、メモリアレイのビット線やワード線との容量結合などによる影響が懸念された。
【００３０】
これに対して図８に示す実施例１による送信器は、ＮＡＮＤ７１、７３、ＮＯＲ７２、７４、抵抗７６、７７、７８、及びトランジスタＰ１〜Ｐ３、Ｎ１〜Ｎ３から成る。ＮＡＮＤ７１、７３、ＮＯＲ７２、７４、及びトランジスタＰ１、Ｐ２、Ｎ１、Ｎ２は、送信コイル７５を駆動するコイル駆動回路であり、抵抗７６、７７、７８、及びトランジスタＰ３、Ｎ３は、送信コイル７５をトランジスタＰ３とトランジスタＮ３のオン抵抗の比で決まるＶDDとＶSSの中間の電位に保持しようとする電位保持回路である。信号ＣＰはクロックＴxclkから図８(b)に示す回路によって作成され、その波形を図８(c)に示す。図８(b)に示す回路は、ＮＯＲ６１、ＮＡＮＤ６２、バッファ６３、及びインバータＩ１〜Ｉ４から成る。信号ＣＰがローのとき、送信データＴxdataにかかわらず、トランジスタＰ１〜Ｐ３、Ｎ１〜Ｎ３はオフであり、送信コイル７５に電流は流れず、送信コイル７５は電位保持回路によって所定の電位に保持される。クロックＴxclkに同期した信号ＣＰがハイのとき、送信データＴxdataに従って送信コイル７５に電流が流れる。送信データＴxdataがハイのとき、トランジスタＰ１、Ｎ２がオン、トランジスタＰ２、Ｎ１がオフになり、送信コイル７５には電流ＩTが流れ、このとき、送信コイル７５の各部の電位はトランジスタＰ１とトランジスタＮ２のオン抵抗の比で決まるＶDDとＶSSの中間の電位であるＶA、ＶB、ＶCになる。実際には、これらＶA、ＶB、ＶCはほとんど同電位である。また、送信データＴxdataがローのとき、トランジスタＰ２、Ｎ１がオン、トランジスタＰ１、Ｎ２がオフになり、送信コイル７５には電流−ＩTが流れ、送信コイル７５の電位はトランジスタＰ２とトランジスタＮ１のオン抵抗の比で決まるＶDDとＶSSの中間の電位であるＶA、ＶB、ＶCになる。したがって、トランジスタＰ１、Ｎ２のオン抵抗の比と、トランジスタＰ２、Ｎ１のオン抵抗の比と、トランジスタＰ３、Ｎ３のオン抵抗の比が等しくなるように各トランジスタのサイズを設計すると、電位保持回路が出力する電位と、送信データＴxdataが変化して信号ＣＰがハイとなる期間に送信器が送信コイル７５を駆動するときの電位がほとんど等しくなり、送信コイル７５の電位は常にほとんど一定となる。実際には、製造ばらつきなどの影響で、わずかな電位の変化を生じ得る。しかし、信号ＣＰをハイとする期間はとても短く例えば３００ｐ秒程度である。これに対してメモリの書き込み／読み出しの速度は例えば３ｎ秒／ビット程度から３μ秒／ビット程度である。このように、送信コイルを駆動する時間を、メモリアレイのビット線及びワード線の信号が変化する時間に比べて十分に短くすることによって、信号ＣＰをハイとする僅かの期間に送信コイルの電位が変化しても、メモリの書き込み／読み出しに与える影響を小さくすることができる。また、電位保持回路が送信コイル７５を所定の電位に保持しようとしているので、送信コイル７５に電流が流れる場合でも送信コイル７５の電位が大きく変化することはないから、この点からも、メモリの書き込み／読み出しに与える影響は小さい。
【００３１】
なお、電位保持回路の出力は、抵抗を介して、送信コイル７５の中央に接続しても同様の効果が得られる。
【００３２】
なお、本発明は上記実施の形態に限定されるものではない。
【００３３】
図１２は、本発明の適用例を示す図である。図１２(a)は最も典型的な適用例であり、メモリアレイ１１とコイル２２を有する複数のチップ５２を積層実装したＬＳＩ５１の例である。なお、図は模式的に示したものであり、実際には他のチップが積層実装されていても良い。図１２(b)はメモリアレイ１１とコイル２２を有するチップ５２にコイル２２を有するチップ５４を積層実装したＬＳＩ５３の例である。図１２(c)は逆に、コイル２２を有するチップ５４にメモリアレイ１１とコイル２２を有するチップ５２を積層実装したＬＳＩ５５の例である。図１２(d)はメモリアレイ１１とコイル２２を有するＬＳＩ５６とコイル２２を有するＬＳＩ５７との組合せの例であり、この例はＬＳＩどうしで誘導結合による通信を行うものである。
【００３４】
上記実施例においては、コイルの全体がメモリアレイの領域に重ねて形成される例を示したが、コイルの一部がメモリアレイの領域に重なっている場合でも良い。
【００３５】
コイルの開口を大きくすると、チップ間で積層位置が多少ずれていて、したがって、コイル開口相互の積層位置が多少ずれていても通信することができる。
【００３６】
メモリは読み出し専用のメモリであっても良いし、書き込み可能なメモリであっても良い。
【００３７】
アンテナとして、コイルに代えて棒状など他の形状のアンテナでも良いし、容量結合による通信を行うコンデンサ電極を用いても良い。
【００３８】
アンテナは、本電子回路内の通信に用いる場合だけでなく、他の電子回路との通信のために用いるものであっても良い。
【００３９】
送受信器は、送信器又は受信器であっても良い。すなわち、コイルを送受信器に接続して送信及び受信に共用する場合、コイルを送信器に接続して送信コイルとして使用する場合、及びコイルを受信器に接続して受信コイルとして使用する場合がありうるのであって、これらのいずれも本発明の範囲である。この点、特許請求の範囲には代表的に送信器と記載したが、その送信器は受信器又は送受信器である場合を含む。同様に、特許請求の範囲に記載したアンテナ及びコイルも送信用、受信用及び送受信用のいずれの場合も含む。
【図面の簡単な説明】
【００４０】
【図１】本発明の実施例１による電子回路の構成を示す図である。
【図２】本発明の実施例１による電子回路の実装例を示す図である。
【図３】本発明の実施例２による電子回路の構成を示す図である。
【図４】実施例１の作用を示す図である。
【図５】本発明の実施例３による電子回路の構成を示す図である。
【図６】実施例３を適用しない場合の電子回路の構成を示す図である。
【図７】本発明の実施例４による電子回路の構成を示す図である。
【図８】本発明の実施例１による送信器の構成を示す図である。
【図９】本発明の実施例１による送信器の各部の波形を示す図である。
【図１０】従来の送信器の構成を示す図である。
【図１１】従来の送信器の各部の波形を示す図である。
【図１２】本発明の適用例を示す図である。
【符号の説明】
【００４１】
１１  メモリアレイ
１２、１３  周辺回路
１４  ワード線
１５  ビット線
１６  メモリセル
２１  送受信器
２２、２３、２４、３３  コイル
２６〜２８  引き回し配線
４１  半導体基板
４２、４３、４４  金属配線層
４５  ロジック回路
５２、５４  チップ
５１、５３、５５、５６、５７  ＬＳＩ
６３  バッファ
７５、８５  送信コイル
７６〜７８  抵抗
８１  遅延回路
Ｉ１〜Ｉ４  インバータ
Ｐ１〜Ｐ３、Ｎ１〜Ｎ３、Ｔ１〜Ｔ４  トランジスタ
【図１】
0005475962.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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