(57)【特許請求の範囲】
【請求項１】
上アーム側スイッチング素子と下アーム側スイッチング素子を直列接続したトーテムポール構成のハーフブリッジ回路と、
前記上アーム側スイッチング素子のオン／オフを制御する制御回路と、
前記上アーム側スイッチング素子のオンを示す第１の状態及び前記上アーム側スイッチング素子のオフを示す第２の状態を有する入力信号の、前記第１の状態の初期に１ショットのセットパルス信号を発生し、前記第２の状態では常時リセット信号を発生するセット／リセット信号発生部と、
前記セット／リセット信号を上アーム側へレベルシフトして、レベルシフト済みセット／リセット信号を得るレベルシフト部と
を備え、
前記レベルシフト部は、セット側レベルシフト回路とリセット側レベルシフト回路とを含んで構成され、
前記セット側レベルシフト回路は、前記セット／リセット信号発生部を構成するパルス発生回路の出力である前記セットパルス信号を専ら入力し、入力した前記セットパルス信号をレベルシフトしてレベルシフト済みセット信号を出力するよう構成され、
前記リセット側レベルシフト回路は、前記セット／リセット信号発生部を構成するインバータ回路の出力である前記リセット信号を専ら入力し、入力した前記リセット信号をレベルシフトしてレベルシフト済みリセット信号を出力するよう構成され、
前記制御回路は、前記レベルシフト済みセット／リセット信号に基づいて、それぞれ、前記上アーム側スイッチング素子をオン／オフさせる制御信号を前記上アームスイッチング素子に出力する
ことを特徴とする半導体装置。
【請求項２】
上アーム側スイッチング素子と下アーム側スイッチング素子を直列接続したトーテムポール構成のハーフブリッジ回路を駆動する半導体装置であって、
前記上アーム側スイッチング素子のオン／オフを制御する制御回路と、
前記上アーム側スイッチング素子のオンを示す第１の状態及び前記上アーム側スイッチング素子のオフを示す第２の状態を有する入力信号の、前記第１の状態の初期に１ショットのセットパルス信号を発生し、前記第２の状態では常時リセット信号を発生するセット／リセット信号発生部と、
前記セット／リセット信号を上アーム側へレベルシフトして、レベルシフト済みセット／リセット信号を得るレベルシフト部と
を備え、
前記レベルシフト部は、セット側レベルシフト回路とリセット側レベルシフト回路とを含んで構成され、
前記セット側レベルシフト回路は、前記セット／リセット信号発生部を構成するパルス発生回路の出力である前記セットパルス信号を専ら入力し、入力した前記セットパルス信号をレベルシフトしてレベルシフト済みセット信号を出力するよう構成され、
前記リセット側レベルシフト回路は、前記セット／リセット信号発生部を構成するインバータ回路の出力である前記リセット信号を専ら入力し、入力した前記リセット信号をレベルシフトしてレベルシフト済みリセット信号を出力するよう構成され、
前記制御回路は、前記レベルシフト済みセット／リセット信号に基づいて、それぞれ、前記上アーム側スイッチング素子をオン／オフさせる制御信号を前記上アームスイッチング素子に出力する
ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に係り、特に、主電源端子間に２つのスイッチング素子を直列に接続し、そのうち高圧側スイッチング素子を駆動制御するものに好適な半導体装置に関する。
【背景技術】
【０００２】
図１に、従来技術のモータ駆動用半導体装置の構成を示す。
【０００３】
該図において、直流電源１は、例えば約１４１Ｖ〜約６００Ｖの高圧電源電圧Ｖｓであり、モータのインバータ駆動用の高圧電源電圧として使用される。直流電源２は、例えば約１５Ｖであり、駆動回路用電源電圧Ｖｃｃとして使用される。
【０００４】
Ｓ１，Ｓ２は直列接続された一対のスイッチング素子であり、ＩＧＢＴやＭＯＳトランジスタ，バイポーラトランジスタ等が用いられる。また、Ｄ１，Ｄ２はスイッチング素子に逆並列に接続された還流ダイオードである。モータ３は、上アーム側スイッチング素子と下アーム側スイッチング素子の接続点に接続されている。主電源端子間に、高圧側（上アーム側）スイッチング素子Ｓ１及び低圧側（下アーム側）スイッチング素子Ｓ２を直列接続したトーテムポール構成のハーフブリッジ回路を備えている。
【０００５】
通常、モータ３を駆動するためには、このようなハーフブリッジ回路を３相分使用する。また、上アームと下アームは、相補的にオン／オフされる。
【０００６】
スイッチング素子をオンするには、ゲート電位をソースよりスレッシュホールド電圧分大きな電圧で駆動する必要がある。下アーム側スイッチング素子Ｓ２は、ソースがグランド電位に固定されているので、ゲートは、駆動回路用電源電圧Ｖｃｃで制御することができる。しかし、上アーム側スイッチング素子Ｓ１は、オンとなった場合、そのソース電位が高圧電源電圧Ｖｓ近くまで上昇するので、そのゲートを高圧電源電圧Ｖｓより高い電圧で駆動する必要がある。
【０００７】
図１は、ブートストラップ駆動方式であり、ブートストラップ回路用ダイオードＤ３及びブートストラップ回路用コンデンサＣ１は、ブートストラップ回路用の外付け部品である。各相独立に設けたブートストラップ回路用コンデンサＣ１がフローティング電源の代わりをする。初期状態として下アームスイッチング素子Ｓ２をオンにし、破線で示した経路によって、コンデンサの充電を行うことが必要である。
【０００８】
ＲＳフリップフロップ５の出力がインバータ回路４の入力に接続され、インバータ回路４の出力が、上アーム側スイッチング素子Ｓ１のゲートへ接続される。上アーム側スイッチング素子Ｓ１は、出力電圧ＶＭを基準電位とするブートストラップ電圧ＶＢに接続されるインバータ回路４によって、オン／オフが制御される。インバータ回路４が制御される信号は、以下によって伝達される。
【０００９】
まず、低圧側回路によって、上アームのオン／オフを制御する駆動信号Ｖｉｎが生成される。駆動信号Ｖｉｎをパルス発生回路６によって、駆動信号Ｖｉｎの立ち上がり及び立ち下がりに同期したパルス信号を形成する。このパルスを上アームオン側とオフ側に分配し、レベルシフト回路のＭＯＳトランジスタＭ１，Ｍ２のゲート端子にそれぞれに入力する。レベルシフト回路用ＭＯＳトランジスタＭ１にはセットパルス、レベルシフト回路用ＭＯＳトランジスタＭ２にはリセットパルスを入力する。
【００１０】
次に、上アームのオフ動作を担うレベルシフト回路用ＭＯＳトランジスタＭ２のドレイン端子にブートストラップ電圧ＶＢを電源とする抵抗Ｒ２を接続する。また、上アームのオン動作を担うレベルシフト回路用ＭＯＳトランジスタＭ１のドレイン端子にブートストラップ電圧ＶＢを電源とする抵抗Ｒ１を接続する。以上がレベルシフト回路の基本構成である。
【００１１】
図２に従来回路のタイミングチャートを示す。セットパルスによって、レベルシフト回路用ＭＯＳトランジスタＭ１がオンし、パルス信号に従って、セット電流Ｉ１が流れ、レベルシフト回路用ＭＯＳトランジスタＭ１のドレイン電圧は電位が低下し、ＲＳフリップフロップ５のセット側に接続する。故にＲＳフリップフロップ５はセットされ、Ｌｏｗレベルを出力する。
【００１２】
従って、インバータ回路４の出力により、上アーム側スイッチング素子Ｓ１が動作する。また、上アーム側スイッチング素子Ｓ１のターンオフ時も前述と同様にリセットパルスを他方のレベルシフトを介して、ＲＳフリップフロップ５のリセット側に入力し、リセットする。これに従い、上アーム側スイッチング素子Ｓ１がターンオフする。以上の動作により、高速な信号伝達が可能になる。
【００１３】
レベルシフト回路における上側基準電位入力端子電圧ＶＢは、上アーム側スイッチング素子Ｓ１がオンした状態では高電圧になるため、レベルシフト回路用ＭＯＳトランジスタＭ１，Ｍ２がオンした時に消費電力が大きな値になる。これを避けるため、レベルシフト回路用ＭＯＳトランジスタＭ１，Ｍ２のゲート入力となるセット電流Ｉ１、リセット電流Ｉ２のパルス幅は、図２のタイミングチャートに示すように極力小さい、駆動信号Ｖｉｎのエッジトリガにより、駆動するラッチ回路構成となっている。
【００１４】
また、ブートストラップ駆動方式では、上下アームスイッチング素子の接続点出力電圧ＶＭは、出力電圧とグランド電位から、高圧電源電圧Ｖｓまで、急激に変化（ｄｖ／ｄｔ大）する。そのとき、レベルシフト回路を構成するＭＯＳトランジスタＭ１，Ｍ２のドレイン‐ソース間には、寄生静電容量が存在するので、急峻な電位変動により、電流が流れる。この電流により、ＲＳフリップフロップ５の出力が反転し、上アーム側スイッチング素子Ｓ１が誤オンまたは誤オフしてしまう。仮に、上アーム側スイッチング素子Ｓ１が誤オンした状態で、下アーム側スイッチング素子Ｓ２をオンさせると、高電圧電源と接地間に貫通電流が流れ、スイッチング素子が破壊してしまう可能性がある。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特開２００２−２３３１６６号公報
【特許文献２】特開２００３−７９１３１号公報
【特許文献３】特開２００９−８９４１７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１６】
上述したような誤動作を防止するため、レベルシフト回路とＲＳフリップフロップ５の間に図１のようなフィルタ回路７を設置するのが一般的である。しかし、ｄｖ／ｄｔに対する誤動作耐量を強化するために、フィルタ回路７の時定数を大きくした場合、遅延時間が増加するため、制御性が低下する等の問題がある。
【００１７】
本発明は、遅延時間の増加を抑えながら、ｄｖ／ｄｔ現象やノイズ等による誤動作耐量を向上したレベルシフト回路を有する半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１８】
上記課題を解決するため、本発明のレベルシフト回路は、上アーム側スイッチング素子がオフ状態の期間、レベルシフト回路用ＭＯＳトランジスタＭ２を常時オンし、ＲＳフリップフロップへのリセット信号を送り続けることを特徴とする。
【発明の効果】
【００１９】
本発明によると、フィルタ回路の時定数を大きくすることなく、上アーム側スイッチング素子がオフ期間中のｄｖ／ｄｔ現象やノイズ等に対する上アーム側スイッチング素子の誤オンを防止できる。
【図面の簡単な説明】
【００２０】
【図１】従来のモータ駆動用の半導体装置の構成を示す回路図である。
【図２】従来の回路におけるタイミングチャート図である。
【図３】本発明のモータ駆動用の半導体装置の一実施例を示す回路図である。
【図４】本発明の一実施例の回路におけるタイミングチャート図である。
【発明を実施するための形態】
【００２１】
以下、図示した実施例に基づいて本発明を説明する。
【実施例１】
【００２２】
図３に本発明のモータ駆動用の半導体装置の一実施例を示す。尚、本実施例の構成は、従来例として説明した図１の構成と略同じであり、ここでは、図１と異なる点の説明とする。
【００２３】
図３に示す本実施例では、駆動信号Ｖｉｎからレベルシフト回路のＭＯＳトランジスタＭ２への信号経路の途中にインバータ回路９を設けることで、レベルシフト回路のＭＯＳトランジスタＭ１へは発生回路６を介して駆動信号Ｖｉｎを送るようにし、リセット側レベルシフト回路１１のＭＯＳトランジスタＭ２のゲート信号は、パルス発生回路６を介さずインバータ回路９が生成する構成としている。
【００２４】
図４に本実施例における各部のタイミングチャートを示す。駆動信号Ｖｉｎの立ち上がりのタイミングで、パルス発生回路６とレベルシフト回路用ＭＯＳトランジスタＭ１の動作により、セット側レベルシフト回路１０にセット電流Ｉ１が流れ、抵抗Ｒ１，フィルタ回路７を介し、ＲＳフリップフロップ５にセットパルス信号が伝達される。セットパルスの入力により、ＲＳフリップフロップ５の出力ＱＢは、Ｌｏｗレベルとなり、リセットパルスが入力されるまでこの状態を維持する。この期間スイッチング素子Ｓ１は、オン状態となる。
【００２５】
一方、駆動信号ＶｉｎがＬｏｗレベルの場合、インバータ回路９とレベルシフト回路用ＭＯＳトランジスタＭ２の動作により、リセット側レベルシフト回路１１にリセット電流Ｉ２が流れ、抵抗Ｒ２，フィルタ回路７を介し、ＲＳフリップフロップ５にリセット信号が伝達される。リセット信号の入力により、ＲＳフリップフロップ５の出力ＱＢはＨｉレベルとなり、スイッチング素子Ｓ１は、オフ状態となる。駆動信号ＶｉｎがＬｏｗレベルの間は常にリセット電流Ｉ２が流れ、ＲＳフリップフロップ５には、リセット信号が入力され続ける。
【００２６】
本実施例では、スイッチング素子Ｓ１がオフしている期間、ＲＳフリップフロップ５にリセット信号が入力され続けるため、ｄＶ／ｄｔ現象やノイズ等により、誤ったセット信号が伝達された場合でも、ＲＳフリップフロップ５の出力ＱＢは反転しない。このため、フィルタ回路７により、誤信号をカットする必要はなく、フィルタ回路の時定数を抑えながら、スイッチング素子Ｓ１の誤オンを防止することができる。
【００２７】
また、上アーム側スイッチング素子Ｓ１と下アーム側スイッチング素子Ｓ２は、通常相補的にオン／オフするため、上アームスイッチング素子Ｓ１がオフのとき、下アームスイッチング素子Ｓ２はオンしているため、出力電圧ＶＭはほぼ接地電位、ブートストラップ電圧ＶＢは約１５Ｖとなる。このため、レベルシフト回路用ＭＯＳトランジスタＭ２を常時オンすることによる消費電力増加は軽微である。
【符号の説明】
【００２８】
１，２  直流電源
３  モータ
４，８，９  インバータ回路
５  ＲＳフリップフロップ
６  パルス発生回路
７  フィルタ回路
１０  セット側レベルシフト回路
１１  リセット側レベルシフト回路
Ｓ１，Ｓ２  スイッチング素子
Ｄ１，Ｄ２  還流ダイオード
Ｃ１  ブートストラップ回路用コンデンサ
Ｄ３  ブートストラップ回路用ダイオード
Ｍ１，Ｍ２  レベルシフト回路用ＭＯＳトランジスタ
Ｒ１，Ｒ２  抵抗
Ｖｓ  高圧電源電圧
Ｖｃｃ  駆動回路用電源電圧
Ｖｉｎ  駆動信号
ＶＢ  ブートストラップ電圧
ＶＭ  出力電圧
Ｉ１  セット電流
Ｉ２  リセット電流
【図１】
0005452399.tif 000002
【図２】
0005452399.tif 000003
【図３】
0005452399.tif 000004
【図４】
0005452399.tif 000005