(57)【特許請求の範囲】
【請求項１】
第１電圧線と出力線との間に直列に接続された、互いに同一チャネル型の２つの第１トランジスタと、
ハイ電圧線と、前記出力線との間に接続された、前記第１トランジスタのチャネル型と同一のチャネル型の１つの第２トランジスタと、
第２電圧線と前記出力線との間に直列に接続された、前記第１トランジスタのチャネル型と同一のチャネル型の２つの第３トランジスタと、
前記２つの第１トランジスタのうち前記出力線側のトランジスタのゲートに接続された、第１制御パルスを出力する第１回路と、
前記２つの第３トランジスタのうち前記出力線側のトランジスタのゲートに接続された、第２制御パルスを出力する第２回路と、
前記２つの第１トランジスタのうち前記第１電圧線側のトランジスタのゲートと、前記２つの第３トランジスタのうち前記第２電圧線側のトランジスタのゲートとに接続された、第３制御パルスを出力する第３回路と、
前記１つの第２トランジスタのゲートに接続された、第４制御パルスを出力する第４回路と
を備え、
前記第１制御パルス、前記第２制御パルスおよび前記第３制御パルスの立ち上がりおよび立下りのタイミングは互いに異なっており、
前記第３制御パルスおよび前記第４制御パルスの立ち上がりおよび立下りのタイミングは互いに等しくなっており、
前記第１制御パルスおよび前記第３制御パルスは、ハイ期間の短いパルス波形であり、
前記第２制御パルスは、ロー期間の短いパルス波形であり、
前記第４制御パルスは、前記第３制御パルスを反転したパルスである
論理回路。
【請求項２】
前記出力線の出力端にバッファ回路をさらに備えた
請求項１に記載の論理回路。
【請求項３】
行状に配置された複数の走査線と、列状に配置された複数の信号線と、行列状に配置された複数の画素とを含む表示部と、
各画素を駆動する駆動部と
を備え、
前記駆動部は、前記走査線ごとに設けられた複数の論理回路を有し、
前記論理回路は、
第１電圧線と出力線との間に直列に接続された、互いに同一チャネル型の２つの第１トランジスタと、
ハイ電圧線と、前記出力線との間に接続された、前記第１トランジスタのチャネル型と同一のチャネル型の１つの第２トランジスタと、
第２電圧線と前記出力線との間に直列に接続された、前記第１トランジスタのチャネル型と同一のチャネル型の２つの第３トランジスタと、
前記２つの第１トランジスタのうち前記出力線側のトランジスタのゲートに接続された、第１制御パルスを出力する第１回路と、
前記２つの第３トランジスタのうち前記出力線側のトランジスタのゲートに接続された、第２制御パルスを出力する第２回路と、
前記２つの第１トランジスタのうち前記第１電圧線側のトランジスタのゲートと、前記２つの第３トランジスタのうち前記第２電圧線側のトランジスタのゲートとに接続された、第３制御パルスを出力する第３回路と、
前記１つの第２トランジスタのゲートに接続された、第４制御パルスを出力する第４回路と
を有し、
前記第１制御パルス、前記第２制御パルスおよび前記第３制御パルスの立ち上がりおよび立下りのタイミングは互いに異なっており、
前記第３制御パルスおよび前記第４制御パルスの立ち上がりおよび立下りのタイミングは互いに等しくなっており、
前記第１制御パルスおよび前記第３制御パルスは、ハイ期間の短いパルス波形であり、
前記第２制御パルスは、ロー期間の短いパルス波形であり、
前記第４制御パルスは、前記第３制御パルスを反転したパルスである
表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば有機ＥＬ(Electro Luminescence)素子を用いた表示装置に好適に適用可能な論理回路に関する。また、本発明は、上記論理回路を備えた表示装置に関する。
【背景技術】
【０００２】
現在、有機ＥＬ素子を用いた表示装置を駆動する方法として、アクティブマトリクス方式がよく用いられている。この方式では、走査信号とデータ信号がそれぞれ、セルに書き込まれる。低コスト化を目指すために、半導体プロセスを用いて、表示パネル内に単一チャネルのみで、走査信号を転送する走査信号転送回路を作りこむ方法が採られている。走査信号転送回路としては、入力信号を位相シフトさせながら転送していくシフトレジスタと転送信号を増幅するインバータ回路（バッファ回路）とで構成されたものが有力視されている。
【０００３】
また、有機ＥＬ表示装置の画素回路において、画質を最適にするために様々な駆動方式が考えられている。本出願人は、有機ＥＬ表示装置の画素回路として、２Ｔｒ１Ｃの回路をこれまで提案してきている（図４参照）。その２Ｔｒ１Ｃの回路において駆動トランジスタの特性ばらつきの画質への影響を排除するために、駆動トランジスタの閾値電圧Ｖｔｈのキャンセル動作、および駆動トランジスタの移動度の補正動作が行われる（図５参照）。そのため、走査信号転送回路には、Ｖｔｈキャンセルパルス、移動度補正パルスという多種の信号を同時に転送していくことが求められる。
【０００４】
そこで、例えば、図６に示すような駆動方式が提案されている（特許文献１に記載の関連技術参照）。図６に示す方法では、シフトレジスタＳＲ１，ＳＲ２，ＳＲ３およびインバータＩＮＶ１，ＩＮＶ２，ＩＮＶ３からなるユニットを通じてＳｔパルスが転送される。図６の方式では、ＤＳパルスが生成されるのだが、この方式では、Ｓｔパルスの長さを変えることで、図７に示すＤＳパルス（ＤＳ＿ＩＮＶ１ｏｕｔ）の長さを変えることができ、ＥＬの発光期間を自由に変えることができる。
【０００５】
また、図８に示す方法では、シフトレジスタＳＲ１，ＳＲ２，ＳＲ３およびインバータＩＮＶ１，ＩＮＶ２，ＩＮＶからなるユニットを通じてＳｔパルスを転送していく。さらに、Ｓｔパルスの転送の度に、位相の異なる転送パルスｅｘ−ＩＮＶ１，ｅｘ−ＩＮＶ２，ｅｘ−ＩＮＶ３を出力することで、図９に示すＷＳパルス（ＷＳ＿ＩＮＶｏｕｔ）を得ることが可能となる。この場合、初めに転送するＳｔパルスの長さを変えることで、論理回路からの出力の長さを自由に変更することが可能となるため、Ｖｔｈキャンセルパルスの回数を自由に設定することが可能となる。
【０００６】
ところで、画素へ入力される走査信号は大きな走査信号線容量を持つ。そのため、信号増幅のバッファＷＳ＿ＩＮＶ１もしくはＤＳ＿ＩＮＶ１，ＤＳ＿ＩＮＶ２を持つ必要がある。これらのバッファはインバータで作成されるので、結果的に論理回路の出力Ｌｏｇｉｃ＿ｏｕｔは反転していることが必要がある（図８）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００６−５８７７０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかし、従来の方法では、論理回路を構成するＮＭＯＳトランジスタに、オフリーク電流ＩLがある（図１０）。そのため、論理回路の出力Ｌｏｇｉｃ＿ｏｕｔのうちＨｉ出力部分を常に高い電圧で安定して保持することは困難である。事実、図１０、図１１に示したように、オフリーク電流ＩLによって出力Ｌｏｇｉｃ＿ｏｕｔが安定的に保持されないので、適切な走査信号を画素に送ることができなくなる。そこで、安定してＨｉを保持し続けられる論理回路が求められる。
【０００９】
本発明はかかる問題点に鑑みてなされたものであり、その目的は、オフリーク電流が発生したとしても安定してＨｉを保持し続けることの可能な論理回路、およびこの論理回路を備えた表示装置を提供することにある。
【課題を解決するための手段】
【００１０】
本発明の論理回路は、第１電圧線と出力線との間に直列に接続された、互いに同一チャネル型の２つの第１トランジスタと、ハイ電圧線と出力線との間に接続された、第１トランジスタのチャネル型と同一のチャネル型の１つの第２トランジスタと、第２電圧線と出力線との間に直列に接続された、第１トランジスタのチャネル型と同一のチャネル型の２つの第３トランジスタとを備えたものである。本発明の論理回路は、さらに、２つの第１トランジスタのうち出力線側のトランジスタのゲートに接続された、第１制御パルスを出力する第１回路と、２つの第３トランジスタのうち出力線側のトランジスタのゲートに接続された、第２制御パルスを出力する第２回路と、２つの第１トランジスタのうち第１電圧線側のトランジスタのゲートと、２つの第３トランジスタのうち第２電圧線側のトランジスタのゲートとに接続された、第３制御パルスを出力する第３回路と、１つの第２トランジスタのゲートに接続された、第４制御パルスを出力する第４回路とを備えたものである。第１制御パルス、第２制御パルスおよび第３制御パルスの立ち上がりおよび立下りのタイミングは互いに異なっている。第３制御パルスおよび第４制御パルスの立ち上がりおよび立下りのタイミングは互いに等しくなっている。第１制御パルスおよび第３制御パルスは、ハイ期間の短いパルス波形である。第２制御パルスは、ロー期間の短いパルス波形である。第４制御パルスは、第３制御パルスを反転したパルスである。
【００１１】
本発明の表示装置は、行状に配置された複数の走査線と、列状に配置された複数の信号線と、行列状に配置された複数の画素とを含む表示部を備えており、さらに、各画素を駆動する駆動部を備えている。駆動部は、走査線ごとに設けられた複数の論理回路を有しており、駆動部内の各論理回路は、上記の論理回路と同一の構成要素を含んでいる。
【００１２】
本発明の論理回路および表示装置では、Ｈｉ電圧線と出力線との間に、第１電圧線と出力線との間に直列に接続された２つの第１トランジスタのチャネル型と同一のチャネル型の１つの第２トランジスタが設けられている。これにより、第２トランジスタをオンさせることにより、出力線をＨｉ電圧線の電圧にすることができる。
【発明の効果】
【００１３】
本発明の論理回路および表示装置によれば、第２トランジスタをオンさせることにより、出力線をＨｉ電圧線の電圧にすることができるようにした。これにより、２つの第１トランジスタにおいてオフリーク電流が発生したとしても、出力線の電圧を安定してＨｉに保持し続けることができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の一実施の形態に係る論理回路の一例を表す回路図である。
【図２】図１の論理回路の動作の一例を表す波形図である。
【図３】上記実施の形態の論理回路の適用例の一例である表示装置の概略構成図である。
【図４】図３の画素回路の一例を表す回路図である。
【図５】図３の表示装置の動作の一例を表す波形図である。
【図６】従来の表示装置におけるＤＳパルス出力用の論理回路の一例を表す回路図である。
【図７】図６の論理回路の動作の一例を表す波形図である。
【図８】従来の表示装置におけるＷＳパルス出力用の論理回路の一例を表す回路図である。
【図９】図８の論理回路の動作の一例を表す波形図である。
【図１０】図８の論理回路におけるオフリーク電流について説明するための回路図である。
【図１１】図８の論理回路においてオフリーク電流が生じたときの、論理回路の動作の一例を表す波形図である。
【発明を実施するための形態】
【００１５】
以下、発明を実施するための形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．実施の形態（図１、図２）
２．適用例（図３〜図５）
３．従来技術の説明（図６〜図１１）
【００１６】
＜実施の形態＞
[構成]
図１は、本発明の一実施の形態に係る論理回路１の全体構成の一例を表したものである。論理回路１は、表示装置の走査信号転送回路に好適に適用可能なものである。論理回路１は、アモルファスシリコンやアモルファス酸化物半導体上に好適に形成されるものであり、例えば、図１に示したように、互いに同一のチャネル型の５つのトランジスタＴｒ1〜Ｔｒ5を備えたものである。論理回路１は、さらに、出力線Ｌoutにバッファ回路ＷＳ＿ＩＮＶ１を備えている。なお、トランジスタＴｒ1，Ｔｒ2が本発明の「第１トランジスタ」の一具体例に相当し、トランジスタＴｒ3，Ｔｒ4が本発明の「第３トランジスタ」の一具体例に相当し、トランジスタＴｒ5が本発明の「第２トランジスタ」の一具体例に相当する。
【００１７】
５つのトランジスタＴｒ1〜Ｔｒ5のゲートは、３つのシフトレジスタＳＲ１，ＳＲ２，ＳＲ３および５つのインバータＩＮＶ１，ＩＮＶ２，ｅｘ＿ＩＮＶ１，ｅｘ＿ＩＮＶ２，ｅｘ＿ＩＮＶ３からなるユニットに接続されている。また、５つのトランジスタＴｒ1〜Ｔｒ5のドレインは、３つの電圧線Ｖｔｈ＿ｅｎ，ｕ＿ｅｎ，Ｈｉに接続されており、５つのトランジスタＴｒ1〜Ｔｒ5のソースは、出力線Ｌoutに接続されている。電圧線Ｖｔｈ＿ｅｎは、例えば、画素回路内の駆動トランジスタの閾値補正を行う際に画素回路に印加されるパルス波形を出力する電源に接続される。また、電圧線ｕ＿ｅｎは、例えば、画素回路内の駆動トランジスタの移動度補正を行う際に画素回路に印加されるパルス波形を出力する電源に接続される。なお、電圧線Ｖｔｈ＿ｅｎが本発明の「第１電圧線」の一具体例に相当し、電圧線ｕ＿ｅｎが本発明の「第２電圧線」の一具体例に相当し、電圧線Ｈｉが本発明の「Ｈｉ電圧線」の一具体例に相当する。また、ｅｘ＿ＩＮＶ１が本発明の「第１回路」の一具体例に相当し、ｅｘ＿ＩＮＶ２が本発明の「第２回路」の一具体例に相当し、ｅｘ＿ＩＮＶ３が本発明の「第３回路」の一具体例に相当し、ＳＲ３が本発明の「第４回路」の一具体例に相当する。
【００１８】
具体的には、トランジスタＴｒ2のソースとトランジスタＴｒ1のドレインとが互いに接続されており、トランジスタＴｒ2のドレインと電圧線Ｖｔｈ＿ｅｎとが互いに接続されており、トランジスタＴｒ1のソースと出力線Ｌoutとが互いに接続されている。つまり、トランジスタＴｒ1，Ｔｒ2は、電圧線Ｖｔｈ＿ｅｎと出力線Ｌoutとの間に、互いに直列に接続されている。さらに、トランジスタＴｒ1のゲートがインバータｅｘ＿ＩＮＶ１の出力に接続されており、トランジスタＴｒ2のゲートがインバータｅｘ＿ＩＮＶ３の出力に接続されている。
【００１９】
また、トランジスタＴｒ4のソースとトランジスタＴｒ3のドレインとが互いに接続されており、トランジスタＴｒ4のドレインと電圧線ｕ＿ｅｎとが互いに接続されており、トランジスタＴｒ3のソースと出力線Ｌoutとが互いに接続されている。つまり、トランジスタＴｒ3，Ｔｒ4は、電圧線ｕ＿ｅｎと出力線Ｌoutとの間に、互いに直列に接続されている。さらに、トランジスタＴｒ3のゲートがインバータｅｘ＿ＩＮＶ２の出力に接続されており、トランジスタＴｒ4のゲートがインバータｅｘ＿ＩＮＶ３の出力に接続されている。
【００２０】
また、トランジスタＴｒ5のドレインと電圧線Ｈｉとが互いに接続されており、トランジスタＴｒ5のソースと出力線Ｌoutとが互いに接続されている。つまり、トランジスタＴｒ5は、電圧線Ｈｉと出力線Ｌoutとの間に挿入されている。さらに、トランジスタＴｒ5のゲートがシフトレジスタＳＲ３の出力に接続されている。
【００２１】
シフトレジスタＳＲ１、インバータＩＮＶ１、シフトレジスタＳＲ２、インバータＩＮＶ２、シフトレジスタＳＲ３、インバータＩＮＶ３は、この順に直列に接続されている。シフトレジスタＳＲ１の出力はさらに、インバータｅｘ＿ＩＮＶ１の入力に接続されており、シフトレジスタＳＲ２の出力はさらに、インバータｅｘ＿ＩＮＶ２の入力に接続されている。シフトレジスタＳＲ３の出力はさらに、インバータｅｘ＿ＩＮＶ３の入力と、トランジスタＴｒ5のゲートに接続されている。
【００２２】
[動作]
次に、論理回路１の動作について説明する。まず、シフトレジスタ（ＳＲ１，ＳＲ２，ＳＲ３）の同期パルスＣｋ（図示せず）によって、入力転送パルスＳｔは１Ｈ遅らされ、後段のインバータ（ＩＮＶ１，１ＮＶ２，ＩＮＶ３）に転送される。インバータ（ＩＮＶ１，１ＮＶ２，ＩＮＶ３）では、入力パルスが反転されるとともに、その波形整形がなされ、後段のシフトレジスタ（ＳＲ１，ＳＲ２，ＳＲ３）に転送される。この一連の動きが、例えば有機ＥＬ表示装置の縦の画素数分だけ行われる。
【００２３】
本実施の形態の論理回路１に含まれるトランジスタＴr1のゲート端子には、インバータｅｘ＿ＩＮＶ１の出力電圧が、トランジスタＴr3のゲート端子には、インバータｅｘ−ＩＮＶ２の出力電圧が、トランジスタＴr2およびＴr4のゲート端子には、それぞれインバータｅｘ−ＩＮＶ３の出力電圧が共通して入力される。また、安定化を行うトランジスタＴr5のゲート端子には、シフトレジスタＳＲ３の出力電圧が入力される。
【００２４】
図２は、インバータ（ｅｘ−ＩＮＶ１，ｅｘ−ＩＮＶ２，ｅｘ−ＩＮＶ３）のそれぞれの出力タイミングを示したものである。シフトレジスタ（ＳＲ１，ＳＲ２，ＳＲ３）の同期パルスＣｋに関して、インバータｅｘ−ＩＮＶ１の出力パルスの位相と、インバータｅｘ−ＩＮＶ２の出力パルスの位相とが１Ｈずれている。また、インバータｅｘ−ＩＮＶ２の出力パルスの位相と、インバータｅｘ−ＩＮＶ３の出力パルスの位相およびシフトレジスタＳＲ３の出力パルスの位相とも１Ｈずれている。また、インバータｅｘ−ＩＮＶ２およびシフトレジスタＳＲ３の出力は入力信号波形を反転させたものである。
【００２５】
論理回路１の出力パルスＶｏｕｔは、インバータｅｘ−ＩＮＶ１とインバータｅｘ−ＩＮＶ３とが共にＨｉの時に、電圧線Ｖｔｈ＿ｅｎに印加されたＶｔｈイネーブルパルスがＶｏｕｔとして出力される。また、論理回路１の出力パルスＶｏｕｔは、インバータｅｘ−ＩＮＶ２とインバータｅｘ−ＩＮＶ３が共にＨｉの時に、電圧線ｕ＿ｅｎに印加されたＵイネーブルパルスがＶｏｕｔとして出力される。同時に、シフトレジスタＳＲ３の出力がＨｉ時にトランジスタＴｒ５がオンするので、電圧線Ｈｉに印加されたＨｉ電圧が出力パルスＶｏｕｔとして印加される。結果的に、論理回路１の出力は図１０に示すように、２つのトランジスタＴr3，Ｔr4においてオフリーク電流が発生したとしても、出力線Ｌoutの電圧を安定してＨｉに保持し続けることができる。
【００２６】
なお、本実施の形態では、電圧線Ｈｉが新たに設けられているが、実際には、電圧線Ｈｉとして、表示装置の走査信号転送回路中で使用されている電圧線Ｈｉ（Ｈｉ電源）を流用することが可能である。そのため、新たに電源を設ける必要性は無く、最低限の配線のみで実現可能である。従って、生産性の歩留まりを低下させたり、表示領域が狭くなったりする虞はほとんどない。トランジスタＴr5のゲート端子に入力するパルスについても、既に駆動回路内で同期がとれているパルスを流用しているので、新たにパルス電源を設けた場合に起こり得る、シフトレジスタ同期パルスの位相ズレといった問題が起こり得ない。従って、動作マージンにおいても非常に有力である。
【００２７】
＜適用例＞
図３は、上記実施の形態に係る論理回路１の適用例の一例である表示装置１００の全体構成の一例を表したものである。この表示装置１００は、例えば、表示パネル１１０（表示部）と、駆動回路１２０（駆動部）とを備えている。
【００２８】
（表示パネル１１０）
表示パネル１１０は、発光色の互いに異なる３種類の有機ＥＬ素子１１１Ｒ，１１１Ｇ，１１１Ｂが２次元配置された表示領域１１０Ａを有している。表示領域１１０Ａとは、有機ＥＬ素子１１１Ｒ，１１１Ｇ，１１１Ｂから発せられる光を利用して映像を表示する領域である。有機ＥＬ素子１１１Ｒは赤色光を発する有機ＥＬ素子であり、有機ＥＬ素子１１１Ｇは緑色光を発する有機ＥＬ素子であり、有機ＥＬ素子１１１Ｂは青色光を発する有機ＥＬ素子である。なお、以下では、有機ＥＬ素子１１１Ｒ，１１１Ｇ，１１１Ｂの総称として有機ＥＬ素子１１１を適宜、用いるものとする。
【００２９】
（表示領域１１０Ａ）
図４は、表示領域１０Ａ内の回路構成の一例を、後述の書込線駆動回路１２４の一例と共に表したものである。表示領域１１０Ａ内には、複数の画素回路１１２が個々の有機ＥＬ素子１１１と対となって２次元配置されている。なお、本適用例では、一対の有機ＥＬ素子１１１および画素回路１１２が１つの画素１１３を構成している。より詳細には、図３に示したように、一対の有機ＥＬ素子１１１Ｒおよび画素回路１１２が１つの赤色用の画素１１３Ｒを構成し、一対の有機ＥＬ素子１１１Ｇおよび画素回路１１２が１つの緑色用の画素１１３Ｇを構成し、一対の有機ＥＬ素子１１１Ｂおよび画素回路１１２が１つの青色用の画素１１３Ｂを構成している。さらに、互いに隣り合う３つの画素１１３Ｒ，１１３Ｇ，１１３Ｂが１つの表示画素１１４を構成している。
【００３０】
各画素回路１１２は、例えば、有機ＥＬ素子１１１に流れる電流を制御する駆動トランジスタＴｒ100と、信号線ＤＴＬの電圧を駆動トランジスタＴｒ100に書き込む書き込みトランジスタＴｒ200と、保持容量Ｃsとによって構成されたものであり、２Ｔｒ１Ｃの回路構成となっている。駆動トランジスタＴｒ100および書き込みトランジスタＴｒ200は、例えば、ｎチャネルＭＯＳ型の薄膜トランジスタ（ＴＦＴ）により形成されている。駆動トランジスタＴｒ100または書き込みトランジスタＴｒ200は、例えば、ｐチャネルＭＯＳ型のＴＦＴであってもよい。
【００３１】
表示領域１１０Ａにおいて、複数の書込線ＷＳＬ（走査線）が行状に配置され、複数の信号線ＤＴＬが列状に配置されている。表示領域１１０Ａには、さらに、複数の電源線ＰＳＬ（電源電圧の供給される部材）が書込線ＷＳＬに沿って行状に配置されている。各信号線ＤＴＬと各書込線ＷＳＬとの交差点近傍には、有機ＥＬ素子１１１が１つずつ設けられている。各信号線ＤＴＬは、後述の信号線駆動回路１２３の出力端（図示せず）と、書き込みトランジスタＴｒ200のドレイン電極およびソース電極のいずれか一方（図示せず）に接続されている。各書込線ＷＳＬは、後述の書込線駆動回路１２４の出力端（図示せず）と、書き込みトランジスタＴｒ200のゲート電極（図示せず）に接続されている。各電源線ＰＳＬは、後述の電源線駆動回路１２５の出力端（図示せず）と、駆動トランジスタＴｒ100のドレイン電極およびソース電極のいずれか一方（図示せず）に接続されている。書き込みトランジスタＴｒ200のドレイン電極およびソース電極のうち信号線ＤＴＬに非接続の方（図示せず）は、駆動トランジスタＴｒ100のゲート電極（図示せず）と、保持容量Ｃsの一端に接続されている。駆動トランジスタＴｒ100のドレイン電極およびソース電極のうち電源線ＰＳＬに非接続の方（図示せず）と保持容量Ｃsの他端とが、有機ＥＬ素子１１１のアノード電極（図示せず）に接続されている。有機ＥＬ素子１１１のカソード電極（図示せず）は、例えば、グラウンド線ＧＮＤに接続されている。
【００３２】
（駆動回路１２０）
次に、駆動回路１２０内の各回路について、図３、図４を参照して説明する。駆動回路１２０は、タイミング生成回路１２１、映像信号処理回路１２２、信号線駆動回路１２３、書込線駆動回路１２４、および電源線駆動回路１２５を有している。
【００３３】
タイミング生成回路１２１は、映像信号処理回路１２２、信号線駆動回路１２３、書込線駆動回路１２４、および電源線駆動回路１２５が連動して動作するように制御するものである。タイミング生成回路１２１は、例えば、外部から入力された同期信号１２０Ｂに応じて（同期して）、上述した各回路に対して制御信号１２１Ａを出力するようになっている。
【００３４】
映像信号処理回路１２２は、外部から入力された映像信号１２０Ａに対して所定の補正を行うと共に、補正した後の映像信号１２２Ａを信号線駆動回路１２３に出力するようになっている。所定の補正としては、例えば、ガンマ補正や、オーバードライブ補正などが挙げられる。
【００３５】
信号線駆動回路１２３は、制御信号１２１Ａの入力に応じて（同期して）、映像信号処理回路１２２から入力された映像信号１２２Ａ（信号電圧Ｖsig）を各信号線ＤＴＬに印加して、選択対象の画素１１３に書き込むものである。なお、書き込みとは、駆動トランジスタＴｒ1のゲートに所定の電圧を印加することを指している。
【００３６】
信号線駆動回路１２３は、例えばシフトレジスタ（図示せず）を含んで構成されており、画素１１３の各列に対応して、１段ごとにバッファ回路（図示せず）を備えている。この信号線駆動回路１２３は、制御信号１２１Ａの入力に応じて（同期して）、各信号線ＤＴＬに対して、２種類の電圧（Ｖofs、Ｖsig）を出力可能となっている。具体的には、信号線駆動回路１２３は、各画素１１３に接続された信号線ＤＴＬを介して、書込線駆動回路１２４により選択された画素１１３へ２種類の電圧（Ｖofs、Ｖsig）を順番に供給するようになっている。
【００３７】
ここで、オフセット電圧Ｖofsは、有機ＥＬ素子１１１の閾値電圧Ｖelよりも低い電圧値となっている。また、信号電圧Ｖsigは、映像信号１２２Ａに対応する電圧値となっている。信号電圧Ｖsigの最小電圧はオフセット電圧Ｖofsよりも低い電圧値となっており、信号電圧Ｖsigの最大電圧はオフセット電圧Ｖofsよりも高い電圧値となっている。
【００３８】
書込線駆動回路１２４は、例えばシフトレジスタ（図示せず）を含んで構成されており、画素１１３の各行に対応して、１段ごとにバッファ回路２を備えている。バッファ回路２は、上述した論理回路１を複数含んで構成されたものであり、入力端に入力されたパルス信号の位相とほぼ同一位相のパルス信号を出力端から出力するものである。論理回路１の電圧線Ｖｔｈ＿ｅｎは、例えば、画素回路１１２内の駆動トランジスタＴｒ100の閾値補正を行う際に画素回路１１２に印加されるパルス波形を出力する電源に接続されている。また、論理回路１の電圧線ｕ＿ｅｎは、例えば、画素回路１１２内の駆動トランジスタＴｒ100の移動度補正を行う際に画素回路１１２に印加されるパルス波形を出力する電源に接続されている。書込線駆動回路１２４は、制御信号１２１Ａの入力に応じて（同期して）、各書込線ＷＳＬに対して、２種類の電圧（Ｖdd、Ｖss）を出力可能となっている。具体的には、書込線駆動回路１２４は、各画素１１３に接続された書込線ＷＳＬを介して、駆動対象の画素１１３へ２種類の電圧（Ｖdd、Ｖss）を供給し、書き込みトランジスタＴｒ2を制御するようになっている。
【００３９】
ここで、電圧Ｖddは、書き込みトランジスタＴｒ2のオン電圧以上の値となっている。Ｖddは、後述の消光時や閾値補正時に、書込線駆動回路１２４から出力される電圧値である。Ｖssは、書き込みトランジスタＴｒ2のオン電圧よりも低い値となっており、かつ、Ｖddよりも低い値となっている。
【００４０】
電源線駆動回路１２５は、例えばシフトレジスタ（図示せず）を含んで構成されており、例えば、画素１１３の各行に対応して、１段ごとにバッファ回路（図示せず）を備えている。この電源線駆動回路１２５は、制御信号１２１Ａの入力に応じて（同期して）、２種類の電圧（ＶccH、ＶccL）を出力可能となっている。具体的には、電源線駆動回路１２５は、各画素１１３に接続された電源線ＰＳＬを介して、駆動対象の画素１１３へ２種類の電圧（ＶccH、ＶccL）を供給し、有機ＥＬ素子１１１の発光および消光を制御するようになっている。
【００４１】
ここで、電圧ＶccLは、有機ＥＬ素子１１１の閾値電圧Ｖelと、有機ＥＬ素子１１１のカソードの電圧Ｖcaとを足し合わせた電圧（Ｖel＋Ｖca）よりも低い電圧値である。また、電圧ＶccHは、電圧（Ｖel＋Ｖca）以上の電圧値である。
【００４２】
次に、本適用例の表示装置１００の動作（消光から発光までの動作）の一例について説明する。本適用例では、駆動トランジスタＴｒ100の閾値電圧Ｖthや移動度μが経時変化したりしても、それらの影響を受けることなく、有機ＥＬ素子１１１の発光輝度を一定に保つようにするために、閾値電圧Ｖthや移動度μの変動に対する補正動作が組み込まれている。
【００４３】
図５は、画素回路１１２に印加される電圧波形の一例と、駆動トランジスタＴｒ100のゲート電圧Ｖgおよびソース電圧Ｖsの変化の一例とを表したものである。図５（Ａ）には信号線ＤＴＬに、信号電圧Ｖsigと、オフセット電圧Ｖofsが印加されている様子が示されている。図５（Ｂ）には書込線ＷＳＬに、駆動トランジスタＴｒ100をオンする電圧Ｖddと、駆動トランジスタＴｒ100をオフする電圧Ｖssが印加されている様子が示されている。図５（Ｃ）には電源線ＰＳＬに、電圧ＶccHと、電圧ＶccLが印加されている様子が示されている。さらに、図５（Ｄ），（Ｅ）には、電源線ＰＳＬ、信号線ＤＴＬおよび書込線ＷＳＬへの電圧印加に応じて、駆動トランジスタＴｒ100のゲート電圧Ｖgおよびソース電圧Ｖsが時々刻々変化している様子が示されている。
【００４４】
（Ｖth補正準備期間）
まず、Ｖth補正の準備を行う。具体的には、書込線ＷＳＬの電圧がＶoffとなっており、信号線ＤＴＬの電圧がＶsigとなっており、電源線ＤＳＬの電圧がＶccHとなっている時（つまり有機ＥＬ素子１１１が発光している時）に、電源線駆動回路１２５が電源線ＤＳＬの電圧をＶccHからＶccLに下げる（Ｔ1）。すると、ソース電圧ＶsがＶccLとなり、有機ＥＬ素子１１１が消光する。
【００４５】
（最初のＶth補正期間）
次に、Ｖthの補正を行う。具体的には、信号線ＤＴＬの電圧がＶofsとなっている間に、電源線駆動回路１２５が電源線ＤＳＬの電圧をＶccLからＶccHに上げる（Ｔ2）。すると、駆動トランジスタＴr100のドレイン−ソース間に電流Ｉdsが流れ、ソース電圧Ｖsが上昇する。その後、信号線駆動回路１２３が信号線ＤＴＬの電圧をＶofsからＶsigに切り替える前に、書込線駆動回路１２４が書込線ＷＳＬの電圧をＶonからＶoffに下げる（Ｔ3）。すると、駆動トランジスタＴr100のゲートがフローティングとなり、Ｖthの補正が停止する。
【００４６】
（最初のＶth補正休止期間）
Ｖth補正が休止している期間中は、例えば、先のＶth補正を行った行（画素）とは異なる他の行（画素）において、信号線ＤＴＬの電圧のサンプリングが行われる。なお、このとき、先のＶth補正を行った行（画素）において、ソース電圧ＶsがＶofs−Ｖthよりも低いので、Ｖth補正休止期間中にも、先のＶth補正を行った行（画素）において、駆動トランジスタＴｒ100のドレイン−ソース間に電流Ｉdsが流れ、ソース電圧Ｖsが上昇し、保持容量Ｃsを介したカップリングによりゲート電圧Ｖgも上昇する。
【００４７】
（２回目のＶth補正期間）
次に、Ｖth補正を再び行う。具体的には、信号線ＤＴＬの電圧がＶofsとなっており、Ｖth補正が可能となっている時に、書込線駆動回路１２４が書込線ＷＳＬの電圧をＶoffからＶonに上げ、駆動トランジスタＴｒ100のゲートをＶofsにする（Ｔ4）。このとき、ソース電圧ＶsがＶofs−Ｖthよりも低い場合（Ｖth補正がまだ完了していない場合）には、駆動トランジスタＴｒ100がカットオフするまで（ゲート−ソース間電圧ＶgsがＶthになるまで）、駆動トランジスタＴｒ100のドレイン−ソース間に電流Ｉdsが流れる。その後、信号線駆動回路１２３が信号線ＤＴＬの電圧をＶofsからＶsigに切り替える前に、書込線駆動回路１２４が書込線ＷＳＬの電圧をＶonからＶoffに下げる（Ｔ5）。すると、駆動トランジスタＴｒ100のゲートがフローティングとなるので、ゲート−ソース間電圧Ｖgsを信号線ＤＴＬの電圧の大きさに拘わらず一定に維持することができる。
【００４８】
なお、このＶth補正期間において、保持容量ＣsがＶthに充電され、ゲート−ソース間電圧ＶgsがＶthとなった場合には、駆動回路１２０は、Ｖth補正を終了する。しかし、ゲート−ソース間電圧ＶgsがＶthにまで到達しない場合には、駆動回路１２０は、ゲート−ソース間電圧ＶgsがＶthに到達するまで、Ｖth補正と、Ｖth補正休止とを繰り返し実行する。
【００４９】
（書き込み・μ補正期間）
Ｖth補正休止期間が終了した後、書き込みとμ補正を行う。具体的には、信号線ＤＴＬの電圧がＶsigとなっている間に、書込線駆動回路１２４が書込線ＷＳＬの電圧をＶoffからＶonに上げ（Ｔ6）、駆動トランジスタＴr1のゲートを信号線ＤＴＬに接続する。すると、駆動トランジスタＴr100のゲート電圧Ｖgが信号線ＤＴＬの電圧Ｖsigとなる。このとき、有機ＥＬ素子１１１のアノード電圧はこの段階ではまだ有機ＥＬ素子１１１の閾値電圧Ｖelよりも小さく、有機ＥＬ素子１１１はカットオフしている。そのため、電流Ｉdsは有機ＥＬ素子１１１の素子容量（図示せず）に流れ、素子容量が充電されるので、ソース電圧ＶsがΔＶyだけ上昇し、やがてゲート−ソース間電圧ＶgsがＶsig＋Ｖth−ΔＶyとなる。このようにして、書き込みと同時にμ補正が行われる。ここで、駆動トランジスタＴr100の移動度μが大きい程、ΔＶyも大きくなるので、ゲート−ソース間電圧Ｖgsを発光前にΔＶyだけ小さくすることにより、画素１１３ごとの移動度μのばらつきを取り除くことができる。
【００５０】
（発光期間）
最後に、書込線駆動回路１２４が書込線ＷＳＬの電圧をＶonからＶoffに下げる（Ｔ7）。すると、駆動トランジスタＴr100のゲートがフローティングとなり、駆動トランジスタＴr100のドレイン−ソース間に電流Ｉdsが流れ、ソース電圧Ｖsが上昇する。その結果、有機ＥＬ素子１１１に閾値電圧Ｖel以上の電圧が印加され、有機ＥＬ素子１１１が所望の輝度で発光する。
【００５１】
本適用例の表示装置１００では、上記のようにして、各画素１１３において画素回路１１２がオンオフ制御され、各画素１１３の有機ＥＬ素子１１１に駆動電流が注入されることにより、正孔と電子とが再結合して発光が起こり、その光が外部に取り出される。その結果、表示パネル１１０の表示領域１１０Ａにおいて画像が表示される。
【００５２】
ところで、本適用例では、例えば、書込線駆動回路１２４内のバッファ回路２は、上述した論理回路１を複数含んで構成されている。これにより、論理回路１からの出力電圧を安定化することができるので、画素回路１１２内の駆動トランジスタＴr100の閾値補正や移動度補正を正確に行うことができる。
【００５３】
以上、実施の形態、変形例および適用例を挙げて本発明を説明したが、本発明は実施の形態等に限定されるものではなく、種々変形が可能である。
【００５４】
例えば、上記適用例では、上記各実施の形態に係る論理回路１が書込線駆動回路１２４の出力段に用いられていたが、書込線駆動回路１２４の出力段の代わりに、電源線駆動回路１２５の出力段に用いられていてもよいし、書込線駆動回路１２４の出力段と共に、電源線駆動回路１２５の出力段に用いられていてもよい。
【符号の説明】
【００５５】
１…論理回路、２…バッファ回路、１００…表示装置、１１０…表示パネル、１１０Ａ…表示領域、１１１，１１１Ｒ，１１１Ｇ，１１１Ｂ…有機ＥＬ素子、１１２…画素回路、１１３，１１３Ｒ，１１３Ｇ，１１３Ｂ…画素、１１４…表示画素、１２０…駆動回路、１２０Ａ，１２２Ａ…映像信号、１２０Ｂ…同期信号、１２１…タイミング生成回路、１２１Ａ…制御信号、１２２…映像信号処理回路、１２３…信号線駆動回路、１２４…書込線駆動回路、１２５…電源線駆動回路、Ｃs…保持容量、ＤＴＬ…信号線、ＧＮＤ…グラウンド線、ＰＳＬ…電源線、Ｓ1，Ｓ2…電源、Ｔｒ1〜Ｔｒ5…トランジスタ、Ｔｒ100…駆動トランジスタ、Ｔｒ200…書き込みトランジスタ、ＶCCH，ＶCCL，Ｖdd，Ｖdd1，Ｖdd2，ＶH1，ＶH2，ＶL，Ｖss，Ｖy，…電圧、Ｖg…ゲート電圧、Ｖs…ソース電圧、Ｖsig…信号電圧、Ｖth，Ｖel…閾値電圧、ＷＳＬ…書込線、μ…移動度。
【図１】
0005454919.tif 000002
【図２】
0005454919.tif 000003
【図３】
0005454919.tif 000004
【図４】
0005454919.tif 000005
【図５】
0005454919.tif 000006
【図６】
0005454919.tif 000007
【図７】
0005454919.tif 000008
【図８】
0005454919.tif 000009
【図９】
0005454919.tif 000010
【図１０】
0005454919.tif 000011
【図１１】
0005454919.tif 000012