(57)【特許請求の範囲】
【請求項１】
半導体基板上に、活性層、第１の半導体層、第２の半導体層を順に形成する工程と、
前記第２の半導体層をドライエッチングしてリッジ下部を形成する工程と、
前記リッジ下部の周りを埋め込み層により前記リッジ下部の上面を覆わない高さまで埋め込む工程と、
前記リッジ下部及び前記埋め込み層上に第３の半導体層を形成する工程と、
前記第３の半導体層をパターニングして前記リッジ下部上にリッジ上部を形成する工程と、
前記埋め込み層を前記第１の半導体層、前記リッジ下部及び前記リッジ上部に対して選択的に除去する工程とを備え、
前記リッジ上部の上面の幅は前記リッジ下部の幅よりも広く、
前記埋め込み層の材料は、前記第１の半導体層、前記リッジ下部及び前記リッジ上部の材料とは異なることを特徴とするリッジ型半導体光素子の製造方法。
【請求項２】
前記リッジ下部は、上面の幅と下面の幅が等しい垂直リッジ構造であることを特徴とする請求項１に記載のリッジ型半導体光素子の製造方法。
【請求項３】
前記リッジ下部及び前記リッジ上部の側面を覆う絶縁膜を更に備え、
前記リッジ上部を形成する際に前記第３の半導体層をウェットエッチングし、
前記リッジ上部は、上面の幅が下面の幅よりも広い逆メサリッジ構造であることを特徴とする請求項１又は２に記載のリッジ型半導体光素子の製造方法。
【請求項４】
前記埋め込み層の材料はＩｎＧａＡｓＰであり、
前記第１の半導体層、前記リッジ下部及び前記リッジ上部の材料はＩｎＰであり、
前記埋め込み層を除去する際に、酒石酸を用いたウェットエッチングを行うことを特徴とする請求項１〜３の何れか１項に記載のリッジ型半導体光素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、リッジ上部の上面の幅がリッジ下部の幅よりも広いリッジ型半導体光素子の製造方法に関し、特にリッジ下部の幅のばらつきを抑制することができるリッジ型半導体光素子の製造方法に関する。
【背景技術】
【０００２】
リッジ型半導体光素子において、上面の幅が下面の幅よりも広い逆メサリッジ構造が用いられている（例えば、特許文献１参照）。これにより、リッジ上面の面積を広くできるため、電極とのコンタクト抵抗を低減することができる。また、リッジ下部の幅を狭くできるため、容量低減により高速応答を実現できる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平２−１９９８９１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従来のリッジ型半導体光素子の製造方法では、ウェットエッチングにより逆メサリッジ構造を形成していた。このため、エッチング角度やリッジ高さの製造ばらつきによって、リッジ下部の幅がばらつくという問題があった。
【０００５】
本発明は、上述のような課題を解決するためになされたもので、その目的はリッジ下部の幅のばらつきを抑制することができるリッジ型半導体光素子の製造方法を得るものである。
【課題を解決するための手段】
【０００６】
本発明に係るリッジ型半導体光素子の製造方法は、半導体基板上に、活性層、第１の半導体層、第２の半導体層を順に形成する工程と、前記第２の半導体層をドライエッチングしてリッジ下部を形成する工程と、前記リッジ下部の周りを埋め込み層により前記リッジ下部の上面を覆わない高さまで埋め込む工程と、前記リッジ下部及び前記埋め込み層上に第３の半導体層を形成する工程と、前記第３の半導体層をパターニングして前記リッジ下部上にリッジ上部を形成する工程と、前記埋め込み層を前記第１の半導体層、前記リッジ下部及び前記リッジ上部に対して選択的に除去する工程とを備え、前記リッジ上部の上面の幅は前記リッジ下部の幅よりも広く、前記埋め込み層の材料は、前記第１の半導体層、前記リッジ下部及び前記リッジ上部の材料とは異なる。
【発明の効果】
【０００７】
本発明により、リッジ下部の幅のばらつきを抑制することができる。
【図面の簡単な説明】
【０００８】
【図１】本発明の実施の形態１に係るリッジ型半導体光素子の製造方法を説明するための断面図である。
【図２】本発明の実施の形態１に係るリッジ型半導体光素子の製造方法を説明するための断面図である。
【図３】本発明の実施の形態１に係るリッジ型半導体光素子の製造方法を説明するための断面図である。
【図４】本発明の実施の形態１に係るリッジ型半導体光素子の製造方法を説明するための断面図である。
【図５】本発明の実施の形態１に係るリッジ型半導体光素子の製造方法を説明するための断面図である。
【図６】本発明の実施の形態１に係るリッジ型半導体光素子の製造方法を説明するための断面図である。
【図７】本発明の実施の形態１に係るリッジ型半導体光素子の製造方法を説明するための断面図である。
【図８】本発明の実施の形態２に係るリッジ型半導体光素子の製造方法を説明するための断面図である。
【図９】本発明の実施の形態２に係るリッジ型半導体光素子の製造方法を説明するための断面図である。
【図１０】本発明の実施の形態２に係るリッジ型半導体光素子の製造方法を説明するための断面図である。
【発明を実施するための形態】
【０００９】
実施の形態１．
本発明の実施の形態１に係るリッジ型半導体光素子の製造方法について図面を参照して説明する。この半導体光素子は、リッジの両サイドが半導体で覆われていないリッジ型半導体レーザである。
【００１０】
まず、図１に示すように、ｎ型ＩｎＰ基板１０上に、活性層１２、ｐ型ＩｎＰ層１４、ｐ型ＩｎＰ層１６を順に形成する。そして、フォトリソグラフィ等によりｐ型ＩｎＰ層１６上にレジストパターン１８を形成する。
【００１１】
次に、図２に示すように、レジストパターン１８をマスクとしてｐ型ＩｎＰ層１６をドライエッチングしてリッジ下部２０を形成する。リッジ下部２０は、上面の幅と下面の幅が等しい垂直リッジ構造である。
【００１２】
次に、図３に示すように、リッジ下部２０の周りをＩｎＧａＡｓＰ層２２によりリッジ下部２０の上面を覆わない高さまで埋め込む。その後、レジストパターン１８を除去する。
【００１３】
次に、図４に示すように、リッジ下部２０及びＩｎＧａＡｓＰ層２２上にｐ型ＩｎＰ層２４を形成する。そして、フォトリソグラフィ等によりｐ型ＩｎＰ層２４上にレジストパターン２６を形成する。
【００１４】
次に、図５に示すように、レジストパターン２６をマスクとしてｐ型ＩｎＰ層２４をドライエッチングしてリッジ下部２０上にリッジ上部２８を形成する。ここで、リッジ上部２８の上面の幅がリッジ下部２０の幅よりも広くなるようにする。
【００１５】
次に、図６に示すように、レジストパターン２６を除去する。そして、酒石酸を用いたウェットエッチングにより、ＩｎＧａＡｓＰ層２２をｐ型ＩｎＰ層１４、リッジ下部２０及びリッジ上部２８に対して選択的に除去する。
【００１６】
次に、図７に示すように、リッジ下部２０及びリッジ上部２８の側面とｐ型ＩｎＰ層１４の上面を絶縁膜３０で覆う。リッジ上部２８の上面において絶縁膜３０に開口を形成する。リッジ上部２８上にｐ電極３２を形成し、ｎ型ＩｎＰ基板１０の下面にｎ電極３４を形成する。以上の工程により、実施の形態１に係るリッジ型半導体光素子が製造される。
【００１７】
本実施の形態により、リッジ上部２８の上面の面積を広くできるため、リッジ上部２８とｐ電極３２とのコンタクト抵抗を低減することができる。さらに、リッジ下部２０の幅を狭くできるため、容量低減により高速応答を実現できる。
【００１８】
また、リッジ下部２０をドライエッチングで形成することで、エッチング角度やリッジ高さの製造ばらつきに関わらず、リッジ下部２０の幅のばらつきを抑制することができる。
【００１９】
実施の形態２．
本発明の実施の形態２に係るリッジ型半導体光素子の製造方法について図面を参照して説明する。実施の形態１と同様の構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
【００２０】
まず、実施の形態１と同様に図１から図４に示す工程を行う。次に、図８に示すように、レジストパターン２６をマスクとしてｐ型ＩｎＰ層２４をＨＢｒによりウェットエッチングしてリッジ下部２０上にリッジ上部２８を形成する。
【００２１】
ここで、リッジ上部２８の上面の幅がリッジ下部２０の幅よりも広くなるようにする。また、リッジ上部２８が、上面の幅が下面の幅よりも広い逆メサリッジ構造となるようにする。
【００２２】
次に、図９に示すように、レジストパターン２６を除去する。そして、酒石酸を用いたウェットエッチングにより、ＩｎＧａＡｓＰ層２２をｐ型ＩｎＰ層１４、リッジ下部２０及びリッジ上部２８に対して選択的に除去する。
【００２３】
次に、図１０に示すように、リッジ下部２０及びリッジ上部２８の側面とｐ型ＩｎＰ層１４の上面を絶縁膜３０で覆う。リッジ上部２８の上面において絶縁膜３０に開口を形成する。リッジ上部２８上にｐ電極３２を形成し、ｎ型ＩｎＰ基板１０の下面にｎ電極３４を形成する。以上の工程により、実施の形態２に係るリッジ型半導体光素子が製造される。
【００２４】
本実施の形態では、ｐ型ＩｎＰ層２４をウェットエッチングして、逆メサリッジ構造のリッジ上部２８を形成する。これにより、実施の形態１よりもリッジ下部２０及びリッジ上部２８の側面に絶縁膜３０が付着し易いため、絶縁膜３０の剥離を防ぐことができる。その他、実施の形態１と同様の効果も得ることができる。
【符号の説明】
【００２５】
１０  ｎ型ＩｎＰ基板（半導体基板）
１２  活性層
１４  ｐ型ＩｎＰ層（第１の半導体層）
１６  ｐ型ＩｎＰ層（第２の半導体層）
２０  リッジ下部
２２  ＩｎＧａＡｓＰ層（埋め込み層）
２４  ｐ型ＩｎＰ層（第３の半導体層）
２８  リッジ上部
３０  絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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