(57)【特許請求の範囲】
【請求項１】
入力される交流電圧信号を当該交流電圧信号の振幅に比例した傾きの線形関数で表わされる第１の電流に変換する第１の電圧−電流変換手段と、
前記交流電圧信号を前記第１の電流とは逆方向の傾きを有する第２の電流に変換する第２の電圧−電流変換手段と、
前記第１の電流で所定の時間だけ第１の電荷蓄積手段を充電した後、所定の定電流で当該第１の電荷蓄積手段に蓄積した電荷を放電させる充放電動作を前記所定の時間の２倍の周期で繰り返す第１の充放電制御手段と、
前記第１の充放電制御手段による前記第１の電荷蓄積手段の充放電動作に対して前記所定の時間だけずらせて、前記第２の電流で前記所定の時間だけ第２の電荷蓄積手段を充電した後、前記所定の定電流で当該第２の電荷蓄積手段に蓄積した電荷を放電させる充放電動作を前記周期で繰り返す第２の充放電制御手段と、
前記第２の電荷蓄積手段の蓄積電荷の放電が終了する毎にその放電終了タイミングを検出する第１の放電タイミング検出手段と、
前記第１の電荷蓄積手段の蓄積電荷の放電が終了する毎にその放電終了タイミングを検出する第２の放電タイミング検出手段と、
前記第１の放電タイミング検出手段により検出される第１の放電終了タイミングとそれに続く前記第２の放電タイミング検出手段により検出される第２の放電終了タイミングとの時間間隔をパルス幅とするパルスを生成し、そのパルスの列の信号をパルス幅変調信号として出力するパルス幅変調信号生成手段と、
を備えたことを特徴とするパルス幅変調回路。
【請求項２】
前記第１の電圧−電流変換手段は、一方の入力に前記交流電圧信号が入力され、他方の入力に当該交流電圧信号を補正するために帰還される帰還信号が入力される若しくは前記交流電圧信号の基準レベルに設定される差動増幅回路と、当該差動増幅回路の一方の出力電圧に比例した電流を生成する第１の電流生成回路で構成され、前記第２の電圧−電流変換手段は、前記差動増幅回路と、当該差動増幅回路の他方の出力電圧に比例した電流を生成する第２の電流生成回路で構成されることを特徴とする、請求項１に記載のパルス幅変調回路。
【請求項３】
前記第１の充放電制御手段は、
前記周期を有するクロック信号からなる第１の制御信号と、前記第１の制御信号のレベルが所定の方向に反転するタイミングを検出する第１の検出信号とを出力する第１の制御信号生成手段と、
前記第１の検出信号と前記第１の電荷蓄積手段の放電中の電圧レベルとに基づき前記第１の電荷蓄積手段の放電時間をパルス幅とするパルス信号からなる第２の制御信号を生成する第２の制御信号生成手段と、
前記第１の電圧−電流変換手段と前記第１の電荷蓄積手段との間に設けられ、前記第１の制御信号によって前記第１の電圧−電流変換手段と前記第１の電荷蓄積手段との接続を制御する第１のスイッチ手段と、
前記第１の電荷蓄積手段と接地ラインまたは電源ラインの間に設けられ、前記第１の電荷蓄積手段に接続されると、前記第１の電荷蓄積手段の蓄積電荷を前記接地ラインまたは電源ラインに前記所定の定電流で放電させる第１の放電手段と、
前記第１の電荷蓄積手段と前記第１の放電手段との間に設けられ、前記第２の制御信号によって前記第１の電荷蓄積手段と前記第１の放電手段との接続を制御する第２のスイッチ手段と、
を含み、
前記第２の充放電制御手段は、
前記第１の制御信号のレベルを反転した第３の制御信号と、前記第３の制御信号のレベルが前記所定の方向に反転するタイミングを検出する第２の検出信号とを出力する第３の制御信号生成手段と、
前記第２の検出信号と前記第２の電荷蓄積手段の放電中の電圧レベルとに基づき前記第２の電荷蓄積手段の放電時間をパルス幅とするパルス信号からなる第４の制御信号を生成する第４の制御信号生成手段と、
前記第２の電圧−電流変換手段と前記第２の電荷蓄積手段との間に設けられ、前記第２の制御信号によって前記第２の電圧−電流変換手段と前記第２の電荷蓄積手段との接続を制御する第３のスイッチ手段と、
前記第２の電荷蓄積手段と接地ラインまたは電源ラインの間に設けられ、前記第２の電荷蓄積手段に接続されると、前記第２の電荷蓄積手段の蓄積電荷を前記接地ラインまたは電源ラインに前記所定の定電流で放電させる第２の放電手段と、
前記第２の電荷蓄積手段と前記第２の放電手段との間に設けられ、前記第４の制御信号によって前記第２の電荷蓄積手段と前記第２の放電手段との接続を制御する第４のスイッチ手段と、
を含むことを特徴とする、請求項１又は２に記載のパルス幅変調回路。
【請求項４】
前記第１の制御信号生成手段と前記第２の制御信号生成手段は、前記周期を有する基準クロックを発生し、前記第２の制御信号として出力する基準クロック発生回路と、前記基準クロックのレベルを反転して前記第１の制御信号として出力するレベル反転回路と、前記基準クロックのレベルが所定の方向に反転したとき、そのレベル変化の微分波形を有する信号を前記第２の検出信号として出力する第１の微分回路と、前記レベル反転回路から出力される信号のレベルが所定の方向に反転したときにそのレベル変化の微分波形を有する信号を前記第１の検出信号として出力する第２の微分回路と、を含む制御信号生成回路で構成されることを特徴とする、請求項３に記載のパルス幅変調回路。
【請求項５】
請求項１乃至４のいずれかに記載のパルス幅変調回路と、
所定の電源電圧を出力する電圧源と、
前記パルス幅変調回路から出力されるパルス幅変調信号に基づいて、前記電圧源から供給される所定の電源電圧をスイッチングするスイッチング回路と、
を備えたことを特徴とする、スイッチングアンプ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばオーディオ信号をパルス幅変調（ＰＷＭ）してその変調信号を出力するパルス幅変調回路及びそれを用いたスイッチングアンプに関するものである。
【背景技術】
【０００２】
従来、例えば、特開２０１０−２７３３２６号公報に示されるように、オーディオ信号（電圧信号）の振幅を電流に変換し、その電流で一定の時間だけコンデンサを充電した後、そのコンデンサの充電電荷を一定の電流で放電することによってコンデンサの放電時間をパルス幅とするパルス幅変調信号（以下、「ＰＷＭ信号」という。）に変換する電流積分型のパルス幅変調回路（以下、単に「積分型パルス幅変調回路」という。）が提案されている。
【０００３】
図７は、同公報に開示された積分型パルス幅変調回路の基本的な回路構成をブロック図で示したものである。図８は、同パルス幅変調回路内の２つのパルス信号生成回路及びパルス信号合成回路の具体回路の一例を示す図である。
【０００４】
積分型パルス幅変調回路１００は、制御信号生成回路１０１、電圧−電流変換回路１０２、４つのスイッチ回路ＳＷ１〜ＳＷ４、２つの積分回路１０３，１０４、１つの放電回路１０５、２つのパルス信号生成回路１０６，１０７及び１つのパルス信号合成回路１０８の回路ブロックを含む。
【０００５】
積分型パルス幅変調回路１００では、
（１）オーディオ信号（電圧信号）をその振幅に比例して変化する電流ｉｓに変換する、
（２）周期Ｔの基準クロックのハイレベル期間に電流ｉｓで積分回路１０３に電荷を蓄積した後、ローレベル期間に積分回路１０３の蓄積電荷を放電回路１０５によって定電流Ｉｄで放電する動作を繰り返し、積分回路１０３の電荷蓄積動作を行う毎にパルス信号生成回路１０６によってその放電時間ｔｄをパルス幅とするパルス信号Ｓ１を生成する、
（３）また、周期Ｔの基準クロックのローレベル期間に電流ｉｓで積分回路１０４に電荷を蓄積した後、ハイレベル期間に積分回路１０４の蓄積電荷を放電回路１０５によって定電流Ｉｄで放電する動作を繰り返し、積分回路１０４の電荷蓄積動作を行う毎にパルス信号生成回路１０７によってその放電時間ｔｄをパルス幅とするパルス信号Ｓ２を生成する、
（４）そして、パルス信号合成回路１０８によってパルス信号Ｓ１とパルス信号Ｓ２を、パルス信号Ｓ１の各パルスとパルス信号Ｓ２の各パルスが交互に接続されるように合成する、
という原理によってＰＷＭ信号ＳＰＷＭが生成される。
【０００６】
制御信号生成回路１０１は、所定の周期Ｔを有する基準クロックＭＣＬＫに基づきその基準クロックＭＣＬＫと同一の制御信号φ１と基準クロックＭＣＬＫのレベルを反転した制御信号φ２を生成する。また、制御信号生成回路１０１は、制御信号φ１のレベルの立ち下りを検出したセット信号ｓｅｔ１と制御信号φ２のレベルの立ち下りを検出したセット信号ｓｅｔ２を出力する。電圧-電流変換回路１０２は、例えば、差動増幅回路により接地レベルに対するオーディオ信号ｅｓの差電圧を生成し、その差電圧を電流に変換する回路によって構成される。スイッチ回路ＳＷ１〜ＳＷ４は、バイポーラトランジスタなどの半導体スイッチによって構成される。積分回路１０３，１０４は、同一容量のコンデンサで構成される（図８のコンデンサＣ１，Ｃ２参照）。パルス信号生成回路１０６，１０７は、例えば、図８に示すセット／リセット信号を負論理で入力するタイプのＮＡＮＤ論理ゲートで構成された／ＲＳフリップ・フロップ回路（「／」の記号は負論理であることを示す。以下、フリップ・フロップ回路の説明において同じ。）で構成され、パルス信号合成回路１０８は、同図に示すＮＡＮＤ回路で構成される。
【０００７】
図９は、積分型パルス幅変調回路１００のＰＷＭ信号の生成動作を示すタイムチャートである。同図のタイムチャートは、スイッチ回路ＳＷ１〜ＳＷ４は、制御信号φ１〜φ４がハイレベルのときオン動作をし、ローレベルのときオフ動作をするタイプで、パルス信号生成回路１０６，１０７及びパルス信号合成回路１０８は、図８に示す回路で構成された場合のものである。
【０００８】
図９に示す制御信号φ１，φ２は、制御信号生成回路１０１で基準クロックＭＣＬＫに基づいて生成される当該基準クロックと同一周期のクロックで、制御信号φ１はスイッチ回路ＳＷ１のオン・オフ動作を制御し、制御信号φ２はスイッチ回路ＳＷ３のオン・オフ動作を制御する。制御信号φ３は、パルス信号生成回路（／ＲＳフリップ・フロップ回路）１０６のＱ出力から出力される信号であり、スイッチ回路ＳＷ２のオン・オフ動作を制御する。制御信号φ４は、パルス信号生成回路（／ＲＳフリップ・フロップ回路）１０７のＱ出力から出力される信号であり、スイッチ回路ＳＷ４のオン・オフ動作を制御する。セット信号ｓｅｔ１は、パルス信号生成回路（／ＲＳフリップ・フロップ回路）１０７の／Ｓ入力に入力される信号で、制御信号φ１の立ち下りを検出した信号である。また、セット信号ｓｅｔ２は、パルス信号生成回路（／ＲＳフリップ・フロップ回路１０７）の／Ｓ入力に入力される信号で、制御信号φ２の立ち下りを検出した信号である。
【０００９】
Ｖ１の波形は、コンデンサＣ１が制御信号φ１のハイレベル期間に電圧-電流変換回路１０２から出力される電流ｉｓで充電され、ローレベル期間に放電回路１０５によって定電流Ｉｄで放電されることによるコンデンサＣ１の両端電圧Ｖ１の変化を示している。Ｖ２の波形は、コンデンサＣ２が制御信号φ２のハイレベル期間に電圧-電流変換回路１０２から出力される電流ｉｓで充電され、ローレベル期間に放電回路１０５によって定電流Ｉｄで放電されることによるコンデンサＣ２の両端電圧Ｖ２の変化を示している。
【００１０】
オーディオ信号ｅｓのパルス幅変調では、オーディオ信号ｅｓの振幅変動の基準レベル（０Ｖ）をＰＷＭ信号ＳＰＷＭの変調度０［％］に割り当て、振幅が０Ｖより大きい場合は、正方向に０〜１００［％］の範囲で変調度ｍが振幅に比例して変化し、振幅が０Ｖより小さい場合は、負方向に０〜１００［％］の範囲で変調度ｍが振幅に比例して変化するように変調が行われる。
【００１１】
電圧-電流変換回路１０２から出力される電流ｉｓはｉｓ＝Ｉｏ±ｋ・｜ｅｓ｜で表わされ、オーディオ信号ｅｓの振幅が０の場合（無信号の場合）は、電圧-電流変換回路１０２から電流Ｉ０が出力される。図９のＶ１，Ｖ２の波形は、オーディオ信号ｅｓの振幅が０の場合（無信号の場合）の波形で、Ｖ１の波形の放電時間ｔｄとＶ２の波形の放電時間ｔｄ’は、制御信号φ１，φ２のオフ時間ｔの１／２となっている。振幅が０Ｖより負方向に大きい場合は、電流ｉｓはｉｓ＝Ｉｏ−ｋ・｜ｅｓ｜となるから、コンデンサＣ１，Ｃ２の充放電の波形は、Ｖ１の波形の破線で例示しているようになり、放電時間ｔｄ，ｔｄ’はｔ／２よりも短くなる。逆に、振幅が０Ｖより正方向に大きい場合は、電流ｉｓはｉｓ＝Ｉ０＋ｋ・｜ｅｓ｜となるから、コンデンサＣ１，Ｃ２の充放電の波形は、Ｖ１の波形の一点鎖線で例示しているようになり、放電時間ｔｄ，ｔｄ’はｔ／２よりも長くなる。
【００１２】
パルス信号Ｓ１は、図８に示すパルス信号生成回路（／ＲＳフリップ・フロップ回路）１０６の／Ｑ出力から出力される信号であり、制御信号φ３は、パルス信号生成回路（／ＲＳフリップ・フロップ回路）１０６のＱ出力から出力される信号である。パルス信号生成回路（／ＲＳフリップ・フロップ回路）１０６の／Ｑ出力は、／Ｓ入力に制御信号φ１の立ち下りを検出したローレベルの信号ｓｅｔ１が入力されると、ローレベルに反転し、その後コンデンサＣ１の電圧Ｖ１が放電によって基準電圧Ｖｔｈ（コンデンサＣ１の充電開始時の基準となる電圧）に低下すると、ハイレベルに反転して次に信号ｓｅｔ１が入力までハイレベルを保持するので、パルス信号Ｓ１は、コンデンサＣ１の放電時間ｔｄだけローレベルになる矩形波となる。
【００１３】
制御信号φ３は、パルス信号Ｓ１のレベルを反転したものであるから、コンデンサＣ１の放電時間ｔｄだけハイレベルになるパルス信号となる。パルス信号生成回路（／ＲＳフリップ・フロップ回路）１０７もパルス信号生成回路（／ＲＳフリップ・フロップ回路）１０６と同様の動作をするから、パルス信号Ｓ２は、コンデンサＣ２の放電時間ｔｄ’だけローレベルになる矩形波となり、制御信号φ４は、コンデンサＣ２の放電時間ｔｄ’だけハイレベルになるパルス信号となる。
【００１４】
ＰＷＭ信号ＳＰＷＭは、パルス信号合成回路１０８から出力される信号である。パルス信号合成回路１０８は、パルス信号Ｓ１とパルス信号Ｓ２の否定論理積の演算結果を出力するので、パルス信号合成回路１０８からパルス信号Ｓ１の各パルスとパルス信号Ｓ２の各パルスが交互に接続されるように合成されたＰＷＭ信号ＳＰＷＭが出力される。このＰＷＭ信号ＳＰＷＭの変調度ｍは、ハイレベルの期間をＴ１、ローレベルの期間をＴ２とすると、
ｍ＝｜Ｔ１−Ｔ２｜×１００／（Ｔ１＋Ｔ２）［％］
で表わされる。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特開２０１０−２７３３２６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１６】
積分型パルス幅変調回路１００は、オーディオ信号ｅｓからＰＷＭ波形が生成される過程に於いて同相ノイズや時間軸方向の歪みが発生すると、ノイズ及び歪に起因する誤差成分Δｔｓがそのまま発生する回路構成となっている。
【００１７】
例えば、同相ノイズが発生した場合、従来の積分型パルス幅変調回路１００は、２つの積分回路１０３，１０４をいずれも同一の電流ｉｓで充電する構成であるので、電流ｉｓに誤差成分Δｉｓが混入すると、パルス信号生成回路１０６，１０７で生成されるパルス信号Ｓ１，Ｓ２のパルス幅は、いずれも誤差成分Δｉｓに基づく誤差Δｔｓを含むことになる。ＰＷＭ信号ＳＰＷＭは、パルス信号Ｓ１とパルス信号Ｓ２の否定論理積信号であるから、パルス信号Ｓ１，Ｓ２の誤差成分ΔｔｓがＰＷＭ信号ＳＰＷＭの変調度ｍに重畳され、ＰＷＭ信号は同相ノイズや高調波が重畳した信号となる。
【００１８】
このため、従来の積分型パルス幅変調回路１００は、オーディオ信号ｅｓからＰＷＭ信号を生成する過程で同相ノイズや時間軸方向への歪が発生すると、その再生音に同相ノイズや歪が生じるという問題がある。従来の積分型パルス幅変調回路１００の周波数−歪率の特性においては、図１０に示すように、周波数が高くなると歪率が徐々に悪化する傾向がある。
【００１９】
本発明は、同相ノイズや歪に影響を受けずに、正確にＰＷＭ変換することができるパルス幅変調回路及びそのパルス幅変調回路を用いたスイッチングアンプを提供することを目的とする。
【課題を解決するための手段】
【００２０】
本発明の第１の側面によって提供されるパルス幅変調回路は、入力される交流電圧信号を当該交流電圧信号の振幅に比例した傾きの線形関数で表わされる第１の電流に変換する第１の電圧−電流変換手段と、前記交流電圧信号を前記第１の電流とは逆方向の傾きを有する第２の電流に変換する第２の電圧−電流変換手段と、前記第１の電流で所定の時間だけ第１の電荷蓄積手段を充電した後、所定の定電流で当該第１の電荷蓄積手段に蓄積した電荷を放電させる充放電動作を前記所定の時間の２倍の周期で繰り返す第１の充放電制御手段と、前記第１の充放電制御手段による前記第１の電荷蓄積手段の充放電動作に対して前記所定の時間だけずらせて、前記第２の電流で前記所定の時間だけ第２の電荷蓄積手段を充電した後、前記所定の定電流で当該第２の電荷蓄積手段に蓄積した電荷を放電させる充放電動作を前記周期で繰り返す第２の充放電制御手段と、前記第２の電荷蓄積手段の蓄積電荷の放電が終了する毎にその放電終了タイミングを検出する第１の放電タイミング検出手段と、前記第１の電荷蓄積手段の蓄積電荷の放電が終了する毎にその放電終了タイミングを検出する第２の放電タイミング検出手段と、前記第１の放電タイミング検出手段により検出される第１の放電終了タイミングとそれに続く前記第２の放電タイミング検出手段により検出される第２の放電終了タイミングとの時間間隔をパルス幅とするパルスを生成し、そのパルスの列の信号をパルス幅変調信号として出力するパルス幅変調信号生成手段と、を備えたことを特徴とする（請求項１）。
【００２１】
好ましい実施形態によれば、前記第１の電圧−電流変換手段は、一方の入力に前記交流電圧信号が入力され、他方の入力に当該交流電圧信号を補正するために帰還される帰還信号が入力される若しくは前記交流電圧信号の基準レベルに設定される差動増幅回路と、当該差動増幅回路の一方の出力電圧に比例した電流を生成する第１の電流生成回路で構成され、前記第２の電圧−電流変換手段は、前記差動増幅回路と、当該差動増幅回路の他方の出力電圧に比例した電流を生成する第２の電流生成回路で構成されるとよい（請求項２）。
【００２２】
他の好ましい実施形態によれば、前記第１の充放電制御手段は、前記周期を有するクロック信号からなる第１の制御信号と、前記第１の制御信号のレベルが所定の方向に反転するタイミングを検出する第１の検出信号とを出力する第１の制御信号生成手段と、前記第１の検出信号と前記第１の電荷蓄積手段の放電中の電圧レベルとに基づき前記第１の電荷蓄積手段の放電時間をパルス幅とするパルス信号からなる第２の制御信号を生成する第２の制御信号生成手段と、前記第１の電圧−電流変換手段と前記第１の電荷蓄積手段との間に設けられ、前記第１の制御信号によって前記第１の電圧−電流変換手段と前記第１の電荷蓄積手段との接続を制御する第１のスイッチ手段と、前記第１の電荷蓄積手段と接地ラインまたは電源ラインの間に設けられ、前記第１の電荷蓄積手段に接続されると、前記第１の電荷蓄積手段の蓄積電荷を前記接地ラインまたは電源ラインに前記所定の定電流で放電させる第１の放電手段と、前記第２の電荷蓄積手段と前記第１の放電手段との間に設けられ、前記第３の制御信号によって前記第１の電荷蓄積手段と前記第１の放電手段との接続を制御する第２のスイッチ手段と、を含み、前記第２の充放電制御手段は、前記第１の制御信号のレベルを反転した第３の制御信号と、前記第３の制御信号のレベルが前記所定の方向に反転するタイミングを検出する第２の検出信号とを出力する第３の制御信号生成手段と、前記第２の検出信号と前記第２の電荷蓄積手段の放電中の電圧レベルとに基づき前記第２の電荷蓄積手段の放電時間をパルス幅とするパルス信号からなる第４の制御信号を生成する第４の制御信号生成手段と、前記第２の電圧−電流変換手段と前記第２の電荷蓄積手段との間に設けられ、前記第２の制御信号によって前記第２の電圧−電流変換手段と前記第２の電荷蓄積手段との接続を制御する第３のスイッチ手段と、前記第２の電荷蓄積手段と接地ラインまたは電源ラインの間に設けられ、前記第２の電荷蓄積手段に接続されると、前記第２の電荷蓄積手段の蓄積電荷を前記接地ラインに前記所定の定電流で放電させる第２の放電手段と、前記第２の電荷蓄積手段と前記第２の放電手段との間に設けられ、前記第４の制御信号によって前記第２の電荷蓄積手段と前記第２の放電手段との接続を制御する第４のスイッチ手段と、を含むとよい（請求項３）。
【００２３】
他の好ましい実施形態によれば、前記第１の制御信号生成手段と前記第２の制御信号生成手段は、前記周期を有する基準クロックを発生し、前記第２の制御信号として出力する基準クロック発生回路と、前記基準クロックのレベルを反転して前記第１の制御信号として出力するレベル反転回路と、前記基準クロックのレベルが所定の方向に反転したとき、そのレベル変化の微分波形を有する信号を前記第２の検出信号として出力する第１の微分回路と、前記レベル反転回路から出力される信号のレベルが所定の方向に反転したときにそのレベル変化の微分波形を有する信号を前記第１の検出信号として出力する第２の微分回路と、を含む制御信号生成回路で構成されるとよい（請求項４）。
【００２４】
本発明の第２の側面によって提供されるスイッチングアンプは、請求項１乃至４のいずれかに記載のパルス幅変調回路と、所定の電源電圧を出力する電圧源と、前記パルス幅変調回路から出力されるパルス幅変調信号に基づいて、前記電圧源から供給される所定の電源電圧をスイッチングするスイッチング回路と、を備えたことを特徴とする（請求項５）。
【発明の効果】
【００２５】
本発明によれば、第１の電流ｉ１をｉ１＝Ｉｏ＋Ａ・｜ｅｓ｜（Ｉｏは、無信号時の電流値、Ａは、変換コンダクタンス、ｅｓは入力される交流電圧信号）とすると、第２の電流ｉ２は、ｉ２＝Ｉｏ−Ａ・｜ｅs｜で表わされる。第１の電荷蓄積手段を第１の電流ｉ１で所定時間ｔだけ充電した後、所定の定電流で放電させたときの放電時間ｔ１は、第１の電流ｉ１の大きさに比例するから、Ｉｏに比例する成分をｔ／２、Ａ・｜ｅｓ｜に比例する成分をΔｔとすると、放電時間ｔ１は、ｔ１＝ｔ／２＋Δｔで表わされる。同様にして、第２の電荷蓄積手段を第２の電流ｉ２で所定時間だけ充電した後、所定の定電流で放電させたときの放電時間ｔ２は、ｔ２＝ｔ／２−Δｔで表わされる。
【００２６】
第１の電荷蓄積手段の充放電動作と第２の電荷蓄積手段の充放電動作は、周期Ｔ＝２・ｔ（ｔは、所定の充電時間）の１／２だけずらせて行われるから、第２の電荷蓄積手段の放電開始と第１の電荷蓄積手段の放電開始は時間間隔ｔで交互に行われる。従って、第２の電荷蓄積手段の放電終了タイミングからそれに続く第１の電荷蓄積手段の放電終了タイミングまでの時間ｔ３は、ｔ３＝（ｔ−ｔ２）＋ｔ１＝ｔ＋２・Δｔで表わされる。また、第１の電荷蓄積手段の放電終了タイミングから第２の電荷蓄積手段の放電終了タイミングまでの時間ｔ４は、ｔ４＝２・ｔ−ｔ３で表わされる。
【００２７】
従って、時間ｔ３をパルス幅とするパルスをパルス幅変調信号として出力した場合、そのパルス幅変調信号の変調度ｍは、ｔ３−ｔ４＝ｔ＋２・Δｔ−２・ｔ＋（ｔ＋２・Δｔ）＝４・Δｔ、ｔ３＋ｔ４＝２・ｔより、
ｍ＝｜ｔ３−ｔ４｜×１００／（ｔ３＋ｔ４）
＝４・Δｔ×１００／（２・ｔ）＝（２・Δｔ／ｔ）×１００［％］
となる。
【００２８】
同相ノイズや歪に起因する誤差時間をｔｎとすると、第１，第２の電荷蓄積手段の放電時間ｔ１’，ｔ２’は、ｔ１’＝ｔ１＋ｔｎで表わされ、放電時間ｔ２’は、ｔ２’＝ｔ２＋ｔｎで表わされる。同相ノイズや歪に起因する誤差時間ｔｎが発生した場合、第２の電荷蓄積手段の放電終了タイミングからそれに続く第１の電荷蓄積手段の放電終了タイミングまでの時間ｔ３’は、ｔ３’＝（ｔ−ｔ２’）＋ｔ１’＝ｔ−ｔ２−ｔｎ＋ｔ１＋ｔｎ＝ｔ−ｔ２＋ｔ１＝ｔ＋２・Δｔ、第１の電荷蓄積手段の放電終了タイミングから第２の電荷蓄積手段の放電終了タイミングまでの時間ｔ４’は、ｔ４’＝２・ｔ−ｔ３’で表される。
【００２９】
ｔ３’−ｔ４’＝（ｔ＋２・Δｔ）−２・ｔ＋（ｔ＋２・Δｔ）＝４・Δｔ、ｔ３’＋ｔ４’＝（ｔ＋２・Δｔ）＋２・ｔ−（ｔ＋２・Δｔ）＝２・ｔであるから、同相ノイズや歪に起因する誤差時間ｔｎが発生した場合でもパルス幅変調信号の変調度ｍ’は、
ｍ’＝｜ｔ３’−ｔ４’｜×１００／（ｔ３’＋ｔ４’）
＝４・Δｔ×１００／（２・ｔ）＝（２・Δｔ／ｔ）×１００［％］
となり、誤差時間ｔｎを除去したパルス幅変調信号が得られる。
【図面の簡単な説明】
【００３０】
【図１】本発明に係る積分型パルス幅変調回路の基本的な回路構成をブロックで示した図である。
【図２】本発明に係る積分型パルス幅変調回路のパルス信号Ｓ１とパルス信号Ｓ２の合成方法を説明するための波形図である。
【図３】本発明に係る積分型パルス幅変調回路の具体的な回路構成の一例を示す図である。
【図４】図３に示す積分型パルス幅変調回路のＰＷＭ信号の生成動作を示すタイムチャートである。
【図５】本発明に係る積分型パルス幅変調回路の周波数−歪率の特性を示す図である。
【図６】本発明に係る積分型パルス幅変調回路を適用したスイッチングアンプの基本的な構成を示す図である。
【図７】従来の積分型パルス幅変調回路の基本的な回路構成をブロック図で示したものである。
【図８】図７に示すパルス幅変調回路内の２つのパルス信号生成回路及びパルス信号合成回路の具体回路の一例を示す図である。
【図９】従来の積分型パルス幅変調回路のＰＷＭ信号の生成動作を示すタイムチャートである。
【図１０】従来の積分型パルス幅変調回路の周波数−歪率の特性を示す図である。
【発明を実施するための形態】
【００３１】
本発明の好ましい実施の形態を、添付図面を参照して具体的に説明する。
【００３２】
図１は、本発明に係る積分型パルス幅変調回路の基本的な回路構成をブロック図で示した図である。
【００３３】
積分型パルス幅変調回路１は、２つの電圧−電流変換回路２Ａ，２Ｂ、４つのスイッチ回路ＳＷ１〜ＳＷ４、２つの積分回路３，４、１つの放電回路５、２つのパルス信号生成回路６，７、ＰＷＭ信号生成回路８及び制御信号生成回路９の回路ブロックを含む。
【００３４】
電圧−電流変換回路２Ａ、スイッチ回路ＳＷ１〜ＳＷ４、積分回路３，４、放電回路５、パルス信号生成回路６，７及び制御信号生成回路９は、図７に示した従来の積分型パルス幅変調回路１００の電圧−電流変換回路１０２、スイッチ回路ＳＷ１〜ＳＷ４、積分回路１０３，１０４、放電回路１０５、パルス信号生成回路１０６，１０７及び制御信号生成回路１０１にそれぞれ対応し、各回路の構成及び機能は同一である。
【００３５】
従って、図１に示す積分型パルス幅変調回路１は、図７に示した従来の積分型パルス幅変調回路１００に対して、積分回路１０４に対する電圧-電流変換回路１０２を電圧−電流変換回路１０２とは異なる電圧−電流変換回路２Ｂに変更するとともに、パルス信号合成回路１０８に代えてＰＷＭ信号生成回路８を設けた点が異なる。
【００３６】
電圧−電流変換回路２Ｂは、電圧−電流変換回路２Ａが入力されるオーディオ信号ｅｓをｉｓ１＝Ｉ０±ｋ・｜ｅｓ｜で表わされる電流ｉｓ１に変換するのに対し、ｋ・｜ｅｓ｜を電圧−電流変換回路２Ａとは逆の符号でＩ０に加算した電流ｉｓ２に変換する点が異なる。すなわち、０＜ｅｓでは、電圧−電流変換回路２ＡはＩｏ＋ｋ・｜ｅｓ｜の電流ｉｓ１を出力するが、電圧−電流変換回路２ＢはＩｏ−ｋ・｜ｅｓ｜の電流ｉｓ２を出力し、ｅｓ＜０では、電圧−電流変換回路２ＡはＩｏ−ｋ・｜ｅｓ｜の電流ｉｓ１を出力するが、電圧−電流変換回路２ＢはＩｏ＋ｋ・｜ｅｓ｜の電流ｉｓ２を出力する。
【００３７】
積分回路３を充電する電流ｉｓ１と積分回路４を充電する電流ｉｓ２を一方がＩｏ＋ｋ・｜ｅｓ｜のときに他方をＩ０−ｋ・｜ｅｓ｜とする関係にすることにより、パルス信号生成回路６，７で生成されるパルス信号Ｓ１，Ｓ２のパルス幅ｔ１，ｔ２の電流Ｉｏによる成分をｔ０、電流ｋ・｜ｅｓ｜による成分をｔｓとすると、パルス幅ｔ１，ｔ２の一方をｔ０＋ｔｓとし、他方をｔ０−ｔｓとすることができる。
【００３８】
パルス幅ｔ１，ｔ２にオーディオ信号ｅｓから時間ｔが生成される過程で同相ノイズや時間軸方向の歪が含まれると、その歪に基づく誤差成分ｔｎが含まれることになる。ＰＷＭ信号生成回路８は、パルス信号生成回路６から出力されるパルス信号Ｓ１とパルス信号生成回路７から出力されるパルス信号Ｓ２を、誤差成分ｔｎがキャンセルされるように合成して同相ノイズや同相歪を生じさせる高調波を含まないＰＷＭ信号ＳＰＷＭを生成する。
【００３９】
図２は、本発明に係る積分型パルス幅変調回路１のパルス信号Ｓ１とパルス信号Ｓ２の合成方法を説明するための波形図である。図２は、０＜ｅｓの場合の積分回路３，４から出力される電圧Ｖ１，Ｖ２とパルス信号生成回路６，７でそれぞれ生成されるパルス信号Ｓ１，Ｓ２とパルス信号Ｓ１，Ｓ２を合成したＰＷＭ信号ＳＰＷＭの波形の一例を示している。
【００４０】
Ｖ１の波形の上昇部分は、電圧−電流変換回路２Ａから出力される電流ｉｓ１で積分回路３に電荷を蓄積しているときのＶ１の変化を示し、下降部分は定電流Ｉｄで積分回路３の蓄積電荷を放電しているときのＶ１の変化を示している。同様に、Ｖ２の波形の上昇部分は、電圧−電流変換回路２Ｂから出力される電流ｉｓ２で積分回路４に電荷を蓄積しているときのＶ２の変化を示し、下降部分は定電流Ｉｄで積分回路４の蓄積電荷を放電しているときのＶ２の変化を示している。Ｖ１，Ｖ２の波形の点線で示す波形は、ｅｓ＝０のとき（無信号のとき）のＶ１，Ｖ２の変化を示している。
【００４１】
積分回路３，４の蓄積電荷の放電時間ｔ１，ｔ２は、それぞれ電流ｉｓ１，ｉｓ２に比例するから、ｔ１＝Ｋ・ｉｓ１＝Ｋ・（Ｉ０＋ｋ・｜ｅｓ｜）（Ｋは比例係数）、ｔ２＝Ｋ・ｉｓ２＝Ｋ・（Ｉ０−ｋ・｜ｅｓ｜）と表わすことができる。ｅｓ＝０のときはｔ１＝ｔ２＝Ｋ・Ｉｏ＝ｔ０＝ｔ／２となるから、誤差成分ｉｎがない場合は、ｅｓ≠０のときの放電時間ｔ１，ｔ２は、ｔ１＝ｔ０＋ｔｓ＝（ｔ＋２・ｔｓ）／２、ｔ２＝ｔ０−ｔｓ＝（ｔ−２・ｔｓ）／２（但し、ｔｓはオーディオ信号ｅｓの振幅に基づく変動成分）で表わされる。なお、図２では、負論理の／ＲＳフリップ・フロップ回路を用いてパルス信号Ｓ１，Ｓ２を生成しているので、パルス信号Ｓ１，Ｓ２は、積分回路３，４の蓄積電荷が放電される時間ｔ１，ｔ２にハイレベルとなる負論理のパルス信号となっている。
【００４２】
誤差成分ｉｎが生じた場合のパルス信号Ｓ１，Ｓ２のパルス幅をｔ１’，ｔ２’とすると、パルス幅ｔ１’，ｔ２’は、ｔ１’＝ｔ１＋ｔｎ、ｔ２’＝ｔ２＋ｔｎで表わされる。ｔｎは、誤差成分に基づく積分回路３，４の放電時間ｔ１，ｔ２の変動量である。
【００４３】
図２に示すＶ１，Ｖ２の波形は、誤差成分が混入した場合のＶ１，Ｖ２の変化を示し、パルス信号Ｓ１，Ｓ２のパルス幅（ローレベルの時間）は、それぞれｔ１’＝ｔ１＋ｔｎ、ｔ２’＝ｔ２＋ｔｎとなっている。誤差成分ｉｎがない場合のＰＷＭ信号ＳＰＷＭのパルス幅ｔＰＷＭはｔＰＷＭ＝ｔ０＋ｔｓで、この時の変調度ｍＰＷＭは、ｍＰＷＭ＝［｜（ｔ１−ｔ２）／（ｔ１＋ｔ２）｜］×１００＝［２・ｔｓ／ｔ］×１００である。
【００４４】
積分型パルス幅変調回路１では、図２のパルス信号Ｓ１，Ｓ２の波形に示されるように、パルス幅ｔ１’のパルスＰ１とパルス幅ｔ２’のパルスＰ２が周期ｔで交互に出力される。パルスＰ１とパルスＰ２を合成してパルス幅ｔ３、周期Ｔ’のパルスＰ３を生成し、そのパルスＰ３をＰＷＭ信号ＳＰＷＭの各パルスとして出力させると、そのＰＷＭ信号ＳＰＷＭの変調度ｍＰＷＭは、ｍＰＷＭ＝［｜ｔ３−（Ｔ’−ｔ３）｜／Ｔ’］×１００＝［｜２・ｔ３−Ｔ’｜／Ｔ’］×１００となるから、｜２・ｔ３−Ｔ’｜／Ｔ’＝（２・ｔｓ／ｔ）を満たすパルス幅ｔ３を有するパルスＰ３がパルスＰ１とパルスＰ２から合成できれば、誤差成分ｉｎをキャンセルしたＰＷＭ信号ＳＰＷＭを生成することができる。
【００４５】
パルス信号Ｓ２のパルスＰ２が生成された後、図２の波形図では、パルス信号Ｓ１のパルスＰ１が生成されるまでの時間、すなわち、パルスＰ２の立ち下がりタイミング（図２のタイミングａ参照）からパルスＰ１の立ち下がりタイミング（図２のタイミングｂ参照）までの時間をパルス幅とするパルスを生成するようにパルス信号Ｓ１とパルス信号Ｓ２を合成してＰＷＭ信号ＳＰＷＭを生成すると、ＰＷＭ信号ＳＰＷＭのパルス幅ｔＰＷＭは、ｔＰＷＭ＝（ｔ−ｔ２’）＋ｔ１’となる。
【００４６】
ｔ１’＝ｔ１＋ｔｎ、ｔ２’＝ｔ２＋ｔｎより、ｔＰＷＭ＝ｔ＋ｔ１−ｔ２＝ｔ＋２・ｔｓとなり、ＰＷＭ信号ＳＰＷＭの周期Ｔ’は２・ｔとなるから、ＰＷＭ信号ＳＰＷＭの変調度ｍＰＷＭは、ｍ＝［｜ｔ＋２・ｔｓ−２・ｔ＋ｔ＋２・ｔｓ）｜／（２・ｔ）］×１００＝［２・ｔｓ／ｔ］×１００となり、上記の条件を満たす。従って、上記の方法でパルス信号Ｓ１とパルス信号Ｓ２を合成したＰＷＭ信号ＳＰＷＭは、誤差成分ｉｎをキャンセルしたＰＷＭ信号となる。
【００４７】
ＰＷＭ信号生成回路８内の放電タイミング検出回路８１は、パルスＰ１の立ち下がりタイミング（積分回路３の放電終了タイミング）とパルスＰ２の立ち下がりタイミング（積分回路４の放電終了タイミング）を検出する回路である。また、ＰＷＭ信号生成回路８内のパルス生成回路８２は、放電タイミング検出回路８１によるパルスＰ１，Ｐ２の立ち下がりタイミングを検出した信号を用いて、パルスＰ２の立ち下がりタイミングからパルスＰ１の立ち下がりタイミングまでの時間をパルス幅とするパルスを生成し、ＰＷＭ信号ＳＰＷＭとして出力する回路である。
【００４８】
上記の方法でパルス信号Ｓ１とパルス信号Ｓ２を合成して生成したＰＷＭ信号ＳＰＷＭは、無信号のとき（ｅｓ＝０のとき）の変調度ｍＰＷＭ＝［２・ｔｓ／ｔ］×１００が「０」となるから、オフセット電圧の発生も防止することができる。
【００４９】
図３は、積分型パルス幅変調回路１の具体的な回路構成の一例を示す図である。図４は、図３に示す積分型パルス幅変調回路１のＰＷＭ信号ＳＰＷＭの生成動作を示すタイムチャートである。なお、図１では、積分回路３，４の蓄積電荷を放電するための放電回路５を共通にしているが、図３では、積分回路３の放電用の放電回路５Ａと積分回路４の放電用の放電回路５Ｂを設けている。
【００５０】
制御信号生成回路９は、基準クロックＭＣＬＫを発生するクロック９ａと、基準クロックＭＣＬＫのレベルを反転させるインバータ９ｂと、基準クロックＭＣＬＫの立ち下りタイミングを検出する微分回路９ｃと、基準クロックＭＣＬＫのレベルを反転した信号の立ち下りタイミングを検出する微分回路９ｄとを含む。
【００５１】
クロック９ａは、図４に示すように、周期Ｔ＝２ｔでデューティ比５０％の基準クロックＭＣＬＫを発生する。基準クロックＭＣＬＫは、インバータ９ｂでレベルが反転されて出力端子ＣＬＫ１から制御信号φ１として出力されるとともに、出力端子ＣＬＫ２から制御信号φ２として出力される（図４のφ１，φ２の波形参照）。
【００５２】
微分回路９ｃと微分回路９ｄは、コンデンサと抵抗のＬ型回路からなる同一構成のＣＲ回路である。微分回路９ｃは、クロック９ａと出力端子ＳＥＴ１との間に設けられ、制御信号φ２（基準クロックＭＣＬＫ）が立ち下がる毎にそのレベル変化を検出した信号（ハイレベルから一瞬ローレベルになり、レベル変化の微分波形でハイレベルに復帰する信号）を出力端子ＳＥＴ１からセット信号ｓｅｔ１として出力する（図４のｓｅｔ１の波形参照）。微分回路９ｄは、クロック９ａと出力端子ＳＥＴ２との間に設けられ、制御信号φ１（基準クロックＭＣＬＫのレベル反転信号）が立ち下がる毎にそのレベル変化を検出した信号（ハイレベルから一瞬ローレベルになり、レベル変化の微分波形でハイレベルに復帰する信号）を出力端子ＳＥＴ２からセット信号ｓｅｔ２として出力する（図４のｓｅｔ２の波形参照）。
【００５３】
２つの電圧−電流変換回路２Ａ，２Ｂは、差動増幅回路２０１と２つの電流生成回路２０２ａ，２０２ｂで構成される。差動増幅回路２０１は、特性が同一の２つのトランジスタＱ１，Ｑ２のコレクタがそれぞれ同一特性の抵抗Ｒ１，Ｒ２によって正の電源＋Ｖｃｃに接続される一方、両トランジスタＱ１，Ｑ２のエミッタが同一特性の抵抗Ｒ３，Ｒ４によって定電流回路２０１ａに接続された周知の差動増幅回路である。定電流回路２０１ａは、ｐｎｐ型のトランジスタＱ３を用いた周知の定電流回路である。トランジスタＱ３のエミッタは抵抗Ｒ５を介して負の電源−Ｖｃｃが接続されている。図３に示す定電流回路２０１ａでは、トランジスタＱ３のベースに設定する基準電圧が電源Ｅによって設定されている。
【００５４】
差動増幅回路２０１のトランジスタＱ１のベースにオーディオ信号ｅｓが入力され、トランジスタＱ２のベースはオーディオ信号ｅｓの基準レベル（本実施形態では接地レベル）に設定されている。なお、差動増幅回路２０１の２つの出力電圧ｖｏｕｔ１，ｖｏｕｔ２は、トランジスタＱ１，Ｑ２のコレクタからそれぞれ出力される。電圧ｖｏｕｔ１と電圧ｖｏｕｔ２の差電圧（ｖｏｕｔ１−ｖｏｕｔ２）は、２つの入力電圧ｅｓ，０［ｖ］（接地レベル）の差電圧ｅｓを増幅したものとなっている。
【００５５】
差動増幅回路２０１のトランジスタＱ１，Ｑ２のコレクタを流れる電流をそれぞれｉ１、ｉ２とし、電源＋Ｖｃｃから供給される電流をＩｃｃとすると、ｉ１＋ｉ２＝Ｉｃｃの関係がある。また、差動増幅回路２０１の２つの出力電圧（トランジスタＱ１，Ｑ２のコレクタ電圧）ｖｏｕｔ１，ｖｏｕｔ２は、抵抗Ｒ１，Ｒ２の抵抗値をｒとすると、ｖｏｕｔ１＝Ｖｃｃ−ｒ・ｉ１、ｖｏｕｔ２＝Ｖｃｃ−ｒ・ｉ２で表される。
【００５６】
ｖｏｕｔ１−ｖｏｕｔ２＝Ｇ・ｅｓ（Ｇは、ゲイン）の関係があるから、ｒ・（Ｉｃｃ−２・ｉ１）＝Ｇ・ｅｓより、電流ｉ１，ｉ２は、
ｉ１＝Ｉｃｃ／２−｜Ｇ・ｅｓ｜／（２・ｒ）＝Ｉｃ−Δｉ
ｉ２＝Ｉｃｃ−ｉ１＝Ｉｃｃ／２＋｜Ｇ・ｅｓ｜／（２・ｒ）＝Ｉｃ＋Δｉ
で表わされる。但し、Ｉｃ＝Ｉｃｃ／２、｜Ｇ・ｅｓ｜／（２・ｒ）＝Δｉである。オーディオ信号ｅｓが基準レベル（０［ｖ］）のとき（無信号のとき）、ｖｏｕｔ１−ｖｏｕｔ２＝ｒ・（Ｉｃｃ−２・ｉ１）＝０であるから、Ｉｃは、無信号時に抵抗Ｒ１，Ｒ２に流れる電流である。
【００５７】
上記の電流ｉ１，ｉ２を上記の出力電圧ｖｏｕｔ１，ｖｏｕｔ２の式に入れると、出力電圧ｖｏｕｔ１，ｖｏｕｔ２は、
ｖｏｕｔ１＝Ｖｃｃ−ｒ・ｉ１＝Ｖｃｃ−ｒ・（Ｉｃ−Δｉ）
＝（Ｖｃｃ−ｒ・Ｉｃ）＋ｒ・Δｉ＝Ｖｃ＋Δｖｓ
ｖｏｕｔ２＝Ｖｃｃ−ｒ・ｉ２＝Ｖｃｃ−ｒ・（Ｉｃ＋Δｉ）
＝（Ｖｃｃ−ｒ・Ｉｃ）−ｒ・Δｉ＝Ｖｃ−Δｖｓ
で表わされる。但し、Ｖｃ＝（Ｖｃｃ−ｒ・Ｉｃ）、Δｖｓ＝ｒ・Δｉ＝Ｇ・｜ｅｓ｜／２であり、Ｖｃは、無信号時に出力される電圧である。
【００５８】
電流生成回路２０２ａ，２０２ｂは、それぞれｐｎｐ型のトランジスタＱ４，Ｑ５を用いた同一構成のコレクタ接地回路で構成されている。トランジスタＱ４，Ｑ５のエミッタは、それぞれｎｐｎ型のトランジスタＱ６，Ｑ７を用いたスイッチ回路ＳＷ１，ＳＷ３を介して正の電源＋Ｖｃｃに接続され、トランジスタＱ４，Ｑ５のコレクタは、それぞれコンデンサＣ１，Ｃ２を用いた積分回路３，４に接続されている。そして、トランジスタＱ４とトランジスタＱ５のベースにそれぞれ差動増幅回路２０１から出力される電圧ｖｏｕｔ１と電圧ｖｏｕｔ２が入力される。また、トランジスタＱ６のベースには制御信号φ１が入力され、トランジスタＱ７のベースに制御信号φ２が入力される。
【００５９】
電流生成回路２０２ａは、入力される電圧ｖｏｕｔ１をその電圧の変化に比例して変化する電流ｉｓ１に変換し、電流生成回路２０２ｂは、入力される電圧ｖｏｕｔ２をその電圧の変化に比例して変化する電流ｉｓ２に変換する。電流生成回路２０２ａ，２０２ｂの変換コンダクタンスをＧｍとすると、電流生成回路２０２ａ，２０２ｂからそれぞれ出力される電流ｉｓ１，ｉｓ２は、
ｉｓ１＝Ｇｍ・ｖｏｕｔ１＝Ｇｍ・（Ｖｃ＋Δｖｓ）＝Ｉｏ＋Δｉｓ
ｉｓ２＝Ｇｍ・ｖｏｕｔ２＝Ｇｍ・（Ｖｃ−Δｖｓ）＝Ｉｏ−Δｉｓ
で表わされる。但し、Ｉｏ＝Ｇｍ・Ｖｏ、Δｉｓ＝Ｇｍ・Δｖｓ＝Ｇｍ・Ｇ・｜ｅｓ｜／２＝ｋ・｜ｅｓ｜（ｋ＝Ｇｍ・Ｇ／２）であり、Ｉｏは、無信号時に出力される電流である。
【００６０】
スイッチ回路ＳＷ１のトランジスタＱ６とスイッチ回路ＳＷ２のトランジスタＱ７は、ローレベルでアクティブとなるので、スイッチ回路ＳＷ１は、制御信号φ１のローレベル期間にオンになり、ハイレベル期間にオフになる。また、スイッチ回路ＳＷ３のトランジスタＱ７は、制御信号φ２のローレベル期間にオンになり、ハイレベル期間にオフになる。従って、電流生成回路２０２ａは、制御信号φ１のローレベル期間にだけ正の電源＋Ｖｃｃに接続されて電流ｉｓ１を積分回路３に出力し（コンデンサＣ１を充電し）、電流生成回路２０２ｂは、制御信号φ２のローレベル期間にだけ正の電源＋Ｖｃｃに接続されて電流ｉｓ２を積分回路４に出力する（コンデンサＣ２を充電する）。
【００６１】
これにより、コンデンサＣ１，Ｃ２の電圧Ｖ１，Ｖ２は、それぞれ基準レベルＶｔｈ（＝０［ｖ］）から所定のレベルＶｊ１,Ｖｊ２（以下、このレベルの「充電電圧」という。）まで上昇する。容量Ｃのコンデンサを電流Ｉで時間Ｔだけ充電したときの充電電圧Ｖｊは、Ｖｊ＝Ｉ×Ｔであるから、コンデンサＣ１の電圧Ｖ１は、Ｖｊ１＝ｉｓ１・ｔ＝（Ｉｏ＋Δｉｓ）・ｔまで上昇し、コンデンサＣ２の電圧Ｖ２は、Ｖｊ２＝ｉｓ２・ｔ＝（Ｉｏ−Δｉｓ）・ｔまで上昇する（図４のＶ１，Ｖ２の波形の上昇部分を参照）。
【００６２】
積分回路３の電流生成回路２０２ａとの接続点Ａは、放電回路５Ａとスイッチ回路ＳＷ２の直列回路を介して負の電源−Ｖｃｃに接続され、積分回路４の電流生成回路２０２ｂとの接続点Ｂは、放電回路５Ｂとスイッチ回路ＳＷ４の直列回路を介して負の電源−Ｖｃｃに接続されている。
【００６３】
放電回路５Ａ，５Ｂは、差動増幅回路２０１の定電流回路２０１ａと同一の回路構成である。定電流回路２０１ａの基準電圧用の電源Ｅは、放電回路５Ａ，５Ｂの基準電圧用に共用しているので、放電回路５Ａ，５ＢのトランジスタＱ８，Ｑ９のベースにも接続されている。スイッチ回路ＳＷ２，ＳＷ４は、それぞれｐｎｐ型のトランジスタＱ１０，Ｑ１１を用いた半導体スイッチである。スイッチ回路ＳＷ１，ＳＷ３の駆動電圧は、正の電源電圧＋Ｖｃｃであるので、ｎｐｎ型トランジスタを用いているが、スイッチ回路ＳＷ２，ＳＷ４の駆動電圧は、負の電源電圧−Ｖｃｃであるので、ｐｎｐ型トランジスタを用いている。スイッチ回路ＳＷ１〜ＳＷ４は、同一の特性を有している。
【００６４】
トランジスタＱ１０のベースにはパルス信号生成回路６から出力される制御信号φ３が入力され、トランジスタＱ１１のベースにはパルス信号生成回路７から出力される制御信号φ４が入力される。図４に示すように、制御信号φ３は、積分回路３の放電時間ｔ１をパルス幅とするパルス信号であり、制御信号φ４は、積分回路４の放電時間ｔ２をパルス幅とするパルス信号である。
【００６５】
トランジスタＱ１０とトランジスタＱ１１は、ハイレベルでアクティブとなるので、スイッチ回路ＳＷ２は、制御信号φ３のハイレベル期間にオンになり、ローレベル期間にオフになる。また、スイッチ回路ＳＷ４は、制御信号φ４のハイレベル期間にオンになり、ローレベル期間にオフになる。従って、放電回路５Ａは、制御信号φ３のハイレベル期間にだけ負の電源−Ｖｃｃに接続されて積分回路３の蓄積電荷を定電流Ｉｄで放電させ、放電回路５Ｂは、制御信号φ４のハイベル期間にだけ負の電源−Ｖｃｃに接続されて積分回路４の蓄積電荷を定電流Ｉｄで放電させる（図４のＶ１，Ｖ２の波形の下降部分を参照）。
【００６６】
パルス信号生成回路６，７は、２個のＮＡＮＤ回路を用いた周知の／ＲＳフリップ・フロップ回路で構成されている。パルス信号生成回路６の／Ｒ入力と／Ｓ入力にはそれぞれコンデンサＣ１の電圧Ｖ１と制御信号生成回路９から出力されるセット信号ｓｅｔ１が入力され、パルス信号生成回路７の／Ｒ入力と／Ｓ入力にはそれぞれコンデンサＣ２の電圧Ｖ２と制御信号生成回路９から出力されるセット信号ｓｅｔ２が入力される。そして、パルス信号生成回路６のＱ出力から制御信号φ３が出力され、パルス信号生成回路７のＱ出力から制御信号φ４が出力される。
【００６７】
ＮＡＮＤ回路を用いた／ＲＳフリップ・フロップ回路は、（／Ｓ，／Ｒ）の入力が（ハイ，ハイ）の状態で（Ｑ，／Ｑ）の出力が（ハイ，ロー）の状態に保持され、この状態で／Ｒ入力にローレベルになる信号が入力されると、（Ｑ，／Ｑ）の出力状態を（ロー，ハイ）に切り換え、次に／Ｓ入力にローレベルになる信号が入力されると、（Ｑ，／Ｑ）の出力状態を（ハイ，ロー）に切り換える動作を行う。
【００６８】
従って、パルス信号生成回路６は、制御信号φ２の立ち下りを検出して一瞬ローレベルになるセット信号ｓｅｔ１が／Ｓ入力に入力されると、（Ｑ，／Ｑ）の出力状態を（ハイ，ロー）にし、次に／Ｒ入力にリセット信号として入力されるコンデンサＣ１の電圧Ｖ１が放電によって基準レベルＶｔｈ（／ＲＳフリップ・フロップ回路のスレッショールドレベル）に低下すると、（Ｑ，／Ｑ）の出力状態を（ロー，ハイ）にする。また、パルス信号生成回路７は、制御信号φ１の立ち下りを検出して一瞬ローレベルになるセット信号ｓｅｔ２が／Ｓ入力に入力されると、（Ｑ，／Ｑ）の出力状態を（ハイ，ロー）にし、次に／Ｒ入力にリセット信号として入力されるコンデンサＣ２の電圧Ｖ２が放電によって基準レベルＶｔｈに低下すると、（Ｑ，／Ｑ）の出力状態を（ロー，ハイ）にする。
【００６９】
パルス信号生成回路６にはセット信号ｓｅｔ１と基準レベルＶｔｈに低下した電圧Ｖ１が交互に入力されるが、セット信号ｓｅｔ１の入力タイミングは、コンデンサＣ１の放電開始タイミングであるから、パルス信号生成回路６のＱ出力からはコンデンサＣ１の放電時間ｔ１だけハイレベルになるパルス信号が制御信号φ３として出力される（図４のφ３の波形参照）。同様に、パルス信号生成回路７にはセット信号ｓｅｔ２と基準レベルＶｔｈに低下した電圧Ｖ２が交互に入力されるが、セット信号ｓｅｔ２の入力タイミングは、コンデンサＣ２の放電開始タイミングであるから、パルス信号生成回路７のＱ出力からはコンデンサＣ２の放電時間ｔ２だけハイレベルになるパルス信号が制御信号φ４として出力される（図４のφ４の波形参照）。
【００７０】
ＰＷＭ信号生成回路８は、２つの微分回路８ａ，８ｂとＮＡＮＤ回路を用いた／ＲＳフリップ・フロップ回路８ｃで構成される。２つの微分回路８ａ，８ｂが放電タイミング検出回路８１に相当し、／ＲＳフリップ・フロップ回路８ｃがパルス生成回路８２に相当としている。微分回路８ａ，８ｂは、制御信号生成回路９の微分回路９ｃ，９ｄと同一の回路構成である。
【００７１】
微分回路８ａは、パルス信号生成回路６のＱ出力から出力される信号の立ち下がりタイミングを検出し、微分回路８ｂは、パルス信号生成回路７のＱ出力から出力される信号の立ち下がりタイミングを検出する。パルス信号生成回路６とパルス信号生成回路７のＱ出力から出力される信号は、それぞれパルス信号Ｓ１とパルス信号Ｓ２に相当している。従って、微分回路８ａは、パルス信号Ｓ１が立ち下がる毎にそのレベル変化を検出した信号（ハイレベルから一瞬ローレベルになる信号）を出力し（図４のｅｄｇｅ１の波形参照）、微分回路８ｂは、パルス信号Ｓ２が立ち下がる毎にそのレベル変化を検出した信号（ハイレベルから一瞬ローレベルになる信号）を出力する（図４のｅｄｇｅ２の波形参照）。
【００７２】
／ＲＳフリップ・フロップ回路８ｃは、パルス信号生成回路６，７の／ＲＳフリップ・フロップ回路と同一の回路構成である。／ＲＳフリップ・フロップ回路８ｃの／Ｒ入力には微分回路８ａから出力される信号ｅｄｇｅ１が入力され、／ＲＳフリップ・フロップ回路８ｃの／Ｓ入力には微分回路８ｂから出力される信号ｅｄｇｅ２が入力され、Ｑ出力からＰＷＭ信号ＳＰＷＭが出力される。
【００７３】
／ＲＳフリップ・フロップ回路８ｃは、信号ｅｄｇｅ１が／Ｒ入力に入力されると、（Ｑ，／Ｑ）の出力状態を（ロー，ハイ）にし、次に信号ｅｄｇｅ２が／Ｓ入力に入力されると、（Ｑ，／Ｑ）の出力状態を（ハイ，ロー）にする。ＰＷＭ信号生成回路８には信号ｅｄｇｅ１と信号ｅｄｇｅ２が交互に入力されるが、信号ｅｄｇｅ２の入力タイミングは、コンデンサＣ２の放電終了タイミングであり、信号ｅｄｇｅ１の入力タイミングは、コンデンサＣ１の放電終了タイミングであるから、／ＲＳフリップ・フロップ回路８ｃのＱ出力からコンデンサＣ２の放電終了タイミング（図２のタイミングａに相当）からコンデンサＣ１の放電終了タイミング（図２のタイミングｂに相当）までの時間をパルス幅とするパルス信号がＰＷＭ信号ＳＰＷＭとして出力される。
【００７４】
ＰＷＭ信号生成回路８から出力されるＰＷＭ信号ＳＰＷＭのパルス幅ｔＰＷＭは、図４に示すように、ｔＰＷＭ＝（ｔ−ｔ１）＋ｔ２となるので、図２で説明したように、ＰＷＭ信号ＳＰＷＭの変調度ｍＰＷＭは、ｍＰＷＭ＝［２・ｔｓ／ｔ］×１００となり、ＰＷＭ信号生成回路８から同相ノイズや高調波がキャンセルされたＰＷＭ信号ＳＰＷＭが出力される。
【００７５】
図５は、積分型パルス幅変調回路１の周波数−歪率の特性の一例である。
【００７６】
従来の積分型パルス幅変調回路１００では、周波数が高くなると歪率が徐々に悪化する傾向があったが、本発明に係る積分型パルス幅変調回路１では、従来の積分型パルス幅変調回路１００に対して歪率が大きく改善するとともに、歪特性が略フラットで、歪率が周波数の増加に比例して悪化することがない。従って、本発明に係る積分型パルス幅変調回路１によれば、ＰＷＭ信号ＳＰＷＭの再生音の品質を大幅に改善することができる。
【００７７】
図６は、積分型パルス幅変調回路１を適用したスイッチングアンプの基本構成を示す図である。
【００７８】
スイッチングアンプ１０は、積分型パルス幅変調回路１の後段にスイッチング回路１１とローパスフィルタ１２を接続し、ローパスフィルタ１２から出力されるＰＷＭ信号ＳＰＷＭの再生音を負荷ＲＬとしてのスピーカに供給する構成である。
【００７９】
スイッチング回路１１は、正の電源電圧＋ＥＢを供給する第１電源１３と負の電源電圧−ＥＢを供給する第２電源１４との間にスイッチ素子ＳＷ−Ａとスイッチ素子ＳＷ−Ｂの直列回路を接続した構成である。スイッチング回路１１は、スイッチ素子ＳＷ−Ａとスイッチ素子ＳＷ−Ｂを交互にオン・オフ動作させることにより、スイッチ素子ＳＷ−Ａのオン・オフ動作を制御する制御信号の振幅を電圧＋ＥＢと電圧−ＥＢの差電圧２・ＥＢの振幅に増幅して出力する。
【００８０】
スイッチ素子ＳＷ−Ａのオン・オフ動作は、積分型パルス幅変調回路１から出力されるＰＷＭ信号ＳＰＷＭによって制御され、スイッチ素子ＳＷ−Ｂのオン・オフ動作は、ＰＷＭ信号ＳＰＷＭのレベルをインバータによって反転したＰＷＭ信号／ＳＰＷＭによって制御される。従って、スイッチング回路１１からはＰＷＭ信号ＳＰＷＭの振幅を電源＋ＥＢと電源−ＥＢの差電圧２・ＥＢの振幅に増幅した信号が出力され、その信号がローパスフィルタ１２によって積分型パルス幅変調回路１に入力されるオーディオ信号ｅｓの波形に再生されてスピーカ（負荷ＲＬ）から音声出力される。
【００８１】
本発明に係る積分型パルス幅変調回路１で生成されるＰＷＭ信号ＳＰＷＭは、従来の積分型パルス幅変調回路１００で生成されるＰＷＭ信号ＳＰＷＭの周期が基準クロックＭＣＬＫの周期Ｔの１／２になるのに対し、基準クロックＭＣＬＫの周期と同一になるという特徴がある。従って、従来の積分型パルス幅変調回路１００と同じ周期のＰＷＭ信号ＳＰＷＭを生成したい場合は、基準クロックＭＣＬＫの周期を１／２にすればよい。
【００８２】
上記の実施形態では、コンデンサＣ１，Ｃ２の充電電圧Ｖｊを基準レベルＶｔｈから＋方向に変化させる回路構成について説明したが、本発明は、コンデンサＣ１，Ｃ２の充電電圧Ｖｊを基準レベルＶｔｈから−方向に変化させる回路構成についても適用できる。従って、図４に示した各信号の波形は、図３に示す積分型パルス幅変調回路１の具体回路に対応するものであり、積分型パルス幅変調回路１の各回路ブロックを構成する具体的な回路構成を他の回路構成にすれば、図４に示した各信号の波形の極性が回路構成の変更に応じて適宜変化することは言うまでもない。
【００８３】
本発明に係る積分型パルス幅変調回路１は、
（Ａ）オーディオ信号ｅｓをその振幅に比例した傾きを有する線形関数で表わされる電流ｉｓ１＝Ｉｏ＋ｋ・｜ｅｓ｜と、その電流ｉｓ１とは逆方向の傾きを有する電流ｉｓ２＝Ｉｏ−ｋ・｜ｅｓ｜に変換する、
（Ｂ）２つの同一特性の積分回路の一方を電流ｉｓ１で所定の時間ｔだけ充電した後、所定の定電流Ｉｄで放電するという充放電動作と他方を電流ｉｓ２で時間ｔだけ充電した後、定電流Ｉｄで放電するという充電動作を相互に時間ｔだけずらせて周期２・ｔで交互に行わせる、
（Ｃ）電流ｉｓ２で充電される他方の積分回路の放電終了タイミング（図２のタイミングａに相当。以下、「第１の放電終了タイミング」という。）とこの放電終了タイミングに連続して発生する電流ｉｓ１で充電される一方の積分回路の放電終了タイミング（図２のタイミングｂに相当。以下、「第２の放電終了タイミング」という。）を検出し、両検出タイミングの時間間隔をパルス幅とするＰＷＭ信号ＳＰＷＭを生成する、
という構成に特徴がある。
【００８４】
従って、上記の（Ａ）〜（Ｃ）を実現できる構成であれば、任意の回路素子や回路構成を採用することができる。例えば、積分回路は、容量素子に限られず、電流ｉｓ１，ｉｓ２で電荷を蓄積することができる各種の電子部品を使用することができる。また、図３では、バイポーラトランジスタを用いていたが、電界効果型トランジスタ等の他の半導体素子や半導体集積回路素子を用いることができる。
【符号の説明】
【００８５】
１  積分型パルス幅変調回路
２Ａ  電圧−電流変換回路（第１の電圧−電流変換手段）
２Ｂ  電圧−電流変換回路（第２の電圧−電流変換手段）
２０１  差動増幅回路
２０２ａ  電流生成回路（第１の電流生成回路）
２０２ｂ  電流生成回路（第２の電流生成回路）
３  積分回路（第１の電荷蓄積手段）
４  積分回路（第２の電荷蓄積手段）
５  放電回路
５Ａ  放電回路（第１の充放電制御手段の構成要素、第１の放電手段）
５Ｂ  放電回路（第２の充放電制御手段の構成要素、第２の放電手段）
６  パルス信号生成回路（第１の放電タイミング検出手段の構成要素）
７  パルス信号生成回路（第２の放電タイミング検出手段の構成要素）
８  ＰＷＭ信号生成回路（パルス幅変調信号生成手段）
８１  放電タイミング検出回路（第１，第２の放電タイミング検出手段の要素）
８２  パルス生成回路
９  制御信号生成回路（第１，第２の制御信号生成手段）
９ａ  クロック（第１の制御信号生成手段の構成要素、基準クロック発生回路）
９ｂ  インバータ（第２の制御信号生成手段の構成要素、レベル反転回路）
９ｃ  微分回路（第１の制御信号生成手段の構成要素、第1の微分回路）
９ｄ  微分回路（第２の制御信号生成手段の構成要素、第２の微分回路）
１０  スイッチングアンプ
１１  出力回路（スイッチング回路）
１２  ローパスフィルタ
１３  第１電源（電圧源）
１４  第２電源（電圧源）
ＲＬ  負荷（スピーカ）
ＳＷ１  スイッチ回路（第１の充放電制御手段の構成要素、第１のスイッチ手段）
ＳＷ２  スイッチ回路（第１の充放電制御手段の構成要素、第２のスイッチ手段）
ＳＷ３  スイッチ回路（第２の充放電制御手段の構成要素、第３のスイッチ手段）
ＳＷ４  スイッチ回路（第２の充放電制御手段の構成要素、第４のスイッチ手段）
ＳＷ−Ａ，ＳＷ−Ｂ  スイッチ素子（スイッチング回路）
ＭＣＬＫ  基準クロック
φ１  制御信号（第１の制御信号）
φ２  制御信号（第３の制御信号）
φ３  制御信号（第２の制御信号）
φ４  制御信号（第４の制御信号）
ｓｅｔ１  制御信号φ２の立下り検出信号（第２の検出信号）
ｓｅｔ２  制御信号φ１の立下り検出信号（第１の検出信号）
【要約】
【課題】歪成分が少なく且つ同相ノイズやオフセット電圧に影響されないパルス幅変調信号を生成する。
【解決手段】積分回路３を電流ｉs1＝Ｉo＋Δｉ（Δｉ＝Ｇ・｜ｅs｜）で所定の時間ｔだけ充電した後、定電流で放電する動作と積分回路４を電流ｉs1＝Ｉo−Δｉで時間ｔだけ充電した後、定電流で放電する動作を相互に時間ｔだけずらせて周期２・ｔで交互に行わせる。パルス信号生成回路６，７でそれぞれ積分回路３，４の放電時間ｔ１，ｔ２をパルス幅とするパルス信号Ｓ１，Ｓ２を生成し、ＰＷＭ信号生成回路８でパルス信号Ｓ１，Ｓ２に基づき積分回路３，４の放電終了タイミクングを検出し、積分回路４の放電終了タイミングから積分回路３の放電終了タイミングまでの時間をパルス幅とするパルスを生成し、ＰＷＭ信号ＳPWMとして出力する。
【選択図】図１【図１】
0005482885.tif 000002
【図２】
0005482885.tif 000003
【図３】
0005482885.tif 000004
【図４】
0005482885.tif 000005
【図５】
0005482885.tif 000006
【図６】
0005482885.tif 000007
【図７】
0005482885.tif 000008
【図８】
0005482885.tif 000009
【図９】
0005482885.tif 000010
【図１０】
0005482885.tif 000011