(57)【特許請求の範囲】
【請求項１】
（ａ）基体上にｎチャネル型半導体装置及びｐチャネル型半導体装置のそれぞれのゲート電極を形成し、基体にｎチャネル型半導体装置及びｐチャネル型半導体装置のそれぞれのソース／ドレイン領域及びチャネル形成領域を形成し、ｎチャネル型半導体装置及びｐチャネル型半導体装置のそれぞれのソース／ドレイン領域上にゲート電極と同じ高さを有する第１層間絶縁層を形成した後、
（ｂ）ｎチャネル型半導体装置のソース／ドレイン領域上の第１層間絶縁層の部分からｐチャネル型半導体装置のソース／ドレイン領域上の第１層間絶縁層の部分まで延びる溝状の第１コンタクト部を第１層間絶縁層に形成し、次いで、
（ｃ）全面に第２層間絶縁層を形成した後、
（ｄ）第１コンタクト部の上の第２層間絶縁層の部分に孔状の第２コンタクト部を形成し、その後、
（ｅ）第２層間絶縁層上に、第２コンタクト部と接続された配線を形成する、
各工程から成り、
ｎチャネル型半導体装置の第１コンタクト部は引っ張り応力を有し、
ｐチャネル型半導体装置の第１コンタクト部は圧縮応力を有する半導体装置の製造方法。
【請求項２】
前記工程（ａ）において、ｎチャネル型半導体装置及びｐチャネル型半導体装置のそれぞれのソース／ドレイン領域に応力印加膜を形成する請求項１に記載の半導体装置の製造方法。
【請求項３】
前記工程（ｂ）と工程（ｃ）の間で、全面にエッチングストップ層を形成し、
前記工程（ｃ）において、エッチングストップ層上に第２層間絶縁層を形成する請求項１に記載の半導体装置の製造方法。
【請求項４】
前記工程（ａ）においては、基体にｎチャネル型半導体装置及びｐチャネル型半導体装置のそれぞれのソース／ドレイン領域及びチャネル形成領域を形成した後、ｎチャネル型半導体装置及びｐチャネル型半導体装置のそれぞれのソース／ドレイン領域上にゲート電極と同じ高さを有する第１層間絶縁層を形成し、次いで、基体上にｎチャネル型半導体装置及びｐチャネル型半導体装置のそれぞれのゲート電極を形成する請求項１に記載の半導体装置の製造方法。
【請求項５】
前記工程（ａ）においては、基体上にｎチャネル型半導体装置及びｐチャネル型半導体装置のそれぞれのゲート電極を形成した後、基体にｎチャネル型半導体装置及びｐチャネル型半導体装置のそれぞれのソース／ドレイン領域及びチャネル形成領域を形成し、次いで、ｎチャネル型半導体装置及びｐチャネル型半導体装置のそれぞれのソース／ドレイン領域上にゲート電極と同じ高さを有する第１層間絶縁層を形成する請求項１に記載の半導体装置の製造方法。
【請求項６】
ｎチャネル型半導体装置及びｐチャネル型半導体装置から成り、
ｎチャネル型半導体装置及びｐチャネル型半導体装置のそれぞれは、
（Ａ）基体に形成されたソース／ドレイン領域及びチャネル形成領域、
（Ｂ）チャネル形成領域の上方にゲート絶縁膜を介して設けられたゲート電極、
（Ｃ）ソース／ドレイン領域上に形成された第１層間絶縁層、
（Ｄ）第１層間絶縁層に形成され、ソース／ドレイン領域に接続された第１コンタクト部、
（Ｅ）ゲート電極、第１層間絶縁層及び第１コンタクト部上に形成された第２層間絶縁層、
（Ｆ）第１コンタクト部の上の第２層間絶縁層の部分に形成された第２コンタクト部、並びに、
（Ｇ）第２層間絶縁層上に形成され、第２コンタクト部と接続された配線、
を備えており、
ゲート電極の頂面、第１コンタクト部の頂面及び第１層間絶縁層の高さは同じであり、
ｎチャネル型半導体装置の第１コンタクト部とｐチャネル型半導体装置の第１コンタクト部とは繋がっており、溝状の形状を有し、
ｎチャネル型半導体装置の第２コンタクト部及びｐチャネル型半導体装置の第２コンタクト部は、孔状の形状を有し、
ｎチャネル型半導体装置の第１コンタクト部は引っ張り応力を有し、
ｐチャネル型半導体装置の第１コンタクト部は圧縮応力を有する半導体装置。
【請求項７】
ｎチャネル型半導体装置及びｐチャネル型半導体装置のそれぞれにおいて、第１層間絶縁層とゲート電極との間に、ゲート絶縁膜が延在している請求項６に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年の半導体装置あるいは半導体集積回路では、素子の微細化に伴い、コンタクト抵抗の増加が問題となっている。また、回路を構成するトランジスタの特性向上を目的として、応力印加材料を用いてチャネル形成領域へ応力を印加することで、キャリア移動度を増加させる技術が盛んに用いられている。
【０００３】
コンタクト抵抗の増加に対処するために、例えば、"45 nm High-k + Metal Gate Strain-Enhanced Transistors", C. Auth et al., VLSI Sym. Tech. Dig., pp.128, (2008) ［以下、非特許文献１と呼ぶ］には、溝状（トレンチ状）のコンタクト部が開示されている。更には、内部応力を有する金属材料からコンタクト部を構成することによって、キャリア移動度の向上を図っている。
【０００４】
また、特開２００１−２９１７７０には、コンタクト抵抗を低減するために、ソース／ドレイン領域を囲むように下層の層間絶縁層に絶縁壁を形成しておき、絶縁壁及び制御電極の側面に設けられた第１のサイドウオールスペーサの上にコンタクトプラグを形成する技術が開示されている。このコンタクトプラグは、全面に形成された上層の層間絶縁層の上に設けられた配線とメタルプラグによって接続されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００１−２９１７７０
【非特許文献】
【０００６】
【非特許文献１】"45 nm High-k + Metal Gate Strain-Enhanced Transistors", C. Auth et al., VLSI Sym. Tech. Dig., pp.128, (2008)
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ところで、非特許文献１にあっては、半導体装置の模式的な一部断面図を図２６の（Ａ）に示し、層間絶縁層を上から眺めたときの模式図を図２６の（Ｂ）に示すように、全面に形成された層間絶縁層に、ソース／ドレイン領域と接する溝状の第１コンタクト部を形成し、併せて、ゲート電極の頂面と接する溝状の第２コンタクト部を形成する。ここで、図２６の（Ｂ）にあっては、コンタクト部及び層間絶縁層を明示するために、これらに異なる斜線を付した。ここで、層間絶縁層の頂面には溝状の第１コンタクト部及び第２コンタクト部が露出した状態となっている。従って、層間絶縁層上で、配線を、溝状のコンタクト部を迂回するように配置する必要がある。それ故、配線の設計自由度が低くなるし、配線の距離が長くなってしまうので、配線抵抗や容量の増加、回路ブロックの面積増大といった問題が生じる。また、ゲート電極上、及び、ソース／ドレイン領域上に溝状の第２コンタクト部及び第１コンタクト部を同時に形成する場合、エッチングする層間絶縁層の膜厚が異なる。そのため、ソース／ドレイン領域よりもゲート電極の方がオーバーエッチング時間が長くなり、ゲート電極にエッチングダメージが生じる虞がある。
【０００８】
また、特開２００１−２９１７７０に開示された技術にあっては、コンタクトプラグと制御電極との間には、第１のサイドウオールスペーサが存在するだけなので、コンタクトプラグと制御電極との間に短絡が生じ易い。また、コンタクトプラグがサイドウオール状に形成されているので、コンタクトプラグと、それに接続されるメタルプラグとの間に位置合わせズレが生じ易い。しかも、回路の微細化に伴い素子分離領域の幅を狭くすると、素子分離領域に隣接して設けられたコンタクトプラグに接続されるメタルプラグとメタルプラグとの間の距離も短くなるので、メタルプラグ間の短絡が発生し易くなる。以上のことから、特開２００１−２９１７７０に開示された技術は、微細化プロセスに適しておらず、回路面積の縮小は困難である。
【０００９】
従って、本発明の目的は、配線の設計自由度が高く、ゲート電極と接続されるコンタクト部及びソース／ドレイン領域と接続されるコンタクト部の形成に問題が生じ難く、微細化プロセスに適した半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
上記の目的を達成するための本発明の第１の態様に係る半導体装置は、
（Ａ）基体に形成されたソース／ドレイン領域及びチャネル形成領域、
（Ｂ）チャネル形成領域の上方にゲート絶縁膜を介して設けられたゲート電極、
（Ｃ）ソース／ドレイン領域上に形成された第１層間絶縁層、
（Ｄ）第１層間絶縁層に形成され、ソース／ドレイン領域に接続された第１コンタクト部、
（Ｅ）ゲート電極、第１層間絶縁層及び第１コンタクト部上に形成された第２層間絶縁層、
（Ｆ）第１コンタクト部の上の第２層間絶縁層の部分に形成された第２コンタクト部、並びに、
（Ｇ）第２層間絶縁層上に形成され、第２コンタクト部と接続された配線、
を備えており、
ゲート電極の頂面、第１コンタクト部の頂面及び第１層間絶縁層の頂面は同一平面内にあり、
第１コンタクト部は溝状の形状を有し、第２コンタクト部は孔状の形状を有する。
【００１１】
上記の目的を達成するための本発明の第２の態様に係る半導体装置は、所謂デュアルゲート構造を有するＣＭＯＳ型の半導体装置であり、
ｎチャネル型半導体装置及びｐチャネル型半導体装置から成り、
ｎチャネル型半導体装置及びｐチャネル型半導体装置のそれぞれは、
（Ａ）基体に形成されたソース／ドレイン領域及びチャネル形成領域、
（Ｂ）チャネル形成領域の上方にゲート絶縁膜を介して設けられたゲート電極、
（Ｃ）ソース／ドレイン領域上に形成された第１層間絶縁層、
（Ｄ）第１層間絶縁層に形成され、ソース／ドレイン領域に接続された第１コンタクト部、
（Ｅ）ゲート電極、第１層間絶縁層及び第１コンタクト部上に形成された第２層間絶縁層、
（Ｆ）第１コンタクト部の上の第２層間絶縁層の部分に形成された第２コンタクト部、並びに、
（Ｇ）第２層間絶縁層上に形成され、第２コンタクト部と接続された配線、
を備えており、
ゲート電極の頂面、第１コンタクト部の頂面及び第１層間絶縁層の頂面は同一平面内にあり、
ｎチャネル型半導体装置の第１コンタクト部とｐチャネル型半導体装置の第１コンタクト部とは繋がっており、溝状の形状を有し、
ｎチャネル型半導体装置の第２コンタクト部及びｐチャネル型半導体装置の第２コンタクト部は、孔状の形状を有し、
ｎチャネル型半導体装置の第１コンタクト部は引っ張り応力を有し、
ｐチャネル型半導体装置の第１コンタクト部は圧縮応力を有する。
【００１２】
上記の目的を達成するための本発明の第１の態様に係る半導体装置の製造方法は、
（ａ）基体上にゲート電極を形成し、基体にソース／ドレイン領域及びチャネル形成領域を形成し、ソース／ドレイン領域上にゲート電極の頂面と同一平面内に頂面を有する第１層間絶縁層を形成した後、
（ｂ）第１層間絶縁層に、ソース／ドレイン領域に接続された溝状の第１コンタクト部を形成し、次いで、
（ｃ）全面に第２層間絶縁層を形成した後、
（ｄ）第１コンタクト部の上の第２層間絶縁層の部分に、孔状の第２コンタクト部を形成し、その後、
（ｅ）第２層間絶縁層上に、第２コンタクト部と接続された配線を形成する、
各工程から成る。
【００１３】
上記の目的を達成するための本発明の第２の態様に係る半導体装置の製造方法は、デュアルゲート構造を有するＣＭＯＳ型の半導体装置の製造方法であり、
（ａ）基体上にｎチャネル型半導体装置及びｐチャネル型半導体装置のそれぞれのゲート電極を形成し、基体にｎチャネル型半導体装置及びｐチャネル型半導体装置のそれぞれのソース／ドレイン領域及びチャネル形成領域を形成し、ｎチャネル型半導体装置及びｐチャネル型半導体装置のそれぞれのソース／ドレイン領域上にゲート電極の頂面と同一平面内に頂面を有する第１層間絶縁層を形成した後、
（ｂ）ｎチャネル型半導体装置のソース／ドレイン領域上の第１層間絶縁層の部分からｐチャネル型半導体装置のソース／ドレイン領域上の第１層間絶縁層の部分まで延びる溝状の第１コンタクト部を第１層間絶縁層に形成し、次いで、
（ｃ）全面に第２層間絶縁層を形成した後、
（ｄ）第１コンタクト部の上の第２層間絶縁層の部分に孔状の第２コンタクト部を形成し、その後、
（ｅ）第２層間絶縁層上に、第２コンタクト部と接続された配線を形成する、
各工程から成り、
ｎチャネル型半導体装置の第１コンタクト部は引っ張り応力を有し、
ｐチャネル型半導体装置の第１コンタクト部は圧縮応力を有する。
【発明の効果】
【００１４】
本発明の第１の態様あるいは第２の態様に係る半導体装置若しくは半導体装置の製造方法にあっては、ソース／ドレイン領域に接続された溝状の第１コンタクト部が設けられる。従って、ソース／ドレイン領域と第１コンタクト部との間のコンタクト抵抗の減少を図ることができる。しかも、第１コンタクト部に接続された孔状の第２コンタクト部が設けられる。それ故、第２層間絶縁層の頂面に孔状の第２コンタクト部が露出するので、第２層間絶縁層上に形成する配線の設計自由度が低くなることが無いし、配線の距離が長くなることも無い。更には、ゲート電極の頂面、第１コンタクト部の頂面及び第１層間絶縁層の頂面は同一平面内にあるが故に、ゲート電極上、及び、ソース／ドレイン領域上に孔状の第２コンタクト部を同時に形成するとき、エッチングする第２層間絶縁層の膜厚は同じである。従って、ゲート電極にエッチングダメージが生じる虞が無い。しかも、溝状の第１コンタクト部上に孔状の第２コンタクト部を設けるので、これらに位置合わせズレが生じ難い。また、回路の微細化に伴いコンタクト部同士の短絡が発生し易くなることも無く、微細化プロセスに適しており、回路面積の縮小を図ることができる。以上のように、本発明により、配線の設計に制約が少なく、ゲート電極と接続されるコンタクト部及びソース／ドレイン領域と接続されるコンタクト部の形成に問題が生じ難く、微細化プロセスに適した半導体装置及びその製造方法を提供することができる。更には、ｎチャネル型半導体装置の第１コンタクト部は引っ張り応力を有し、ｐチャネル型半導体装置の第１コンタクト部は圧縮応力を有するので、各半導体装置における移動度の向上を図ることができる。
【図面の簡単な説明】
【００１５】
【図１】図１の（Ａ）及び（Ｂ）は、それぞれ、実施例１の半導体装置のゲート長の方向に沿った模式的な一部端面図、及び、実施例１の半導体装置を上から眺めたときの各構成要素の配置を模式的に示す図であり、図１の（Ａ）は、図１の（Ｂ）の矢印Ａ−Ａに沿った模式的な一部端面図である。
【図２】図２の（Ａ）、（Ｂ）、（Ｃ）は、実施例１の半導体装置の製造方法を説明するための基体等の模式的な一部端面図である。
【図３】図３の（Ａ）、（Ｂ）、（Ｃ）は、図２の（Ｃ）に引き続き、実施例１の半導体装置の製造方法を説明するための基体等の模式的な一部端面図である。
【図４】図４の（Ａ）、（Ｂ）、（Ｃ）は、図３の（Ｃ）に引き続き、実施例１の半導体装置の製造方法を説明するための基体等の模式的な一部端面図である。
【図５】図５の（Ａ）、（Ｂ）、（Ｃ）は、図４の（Ｃ）に引き続き、実施例１の半導体装置の製造方法を説明するための基体等の模式的な一部端面図である。
【図６】図６の（Ａ）、（Ｂ）は、図５の（Ｃ）に引き続き、実施例１の半導体装置の製造方法を説明するための基体等の模式的な一部端面図である。
【図７】図７の（Ａ）、（Ｂ）は、図６の（Ｂ）に引き続き、実施例１の半導体装置の製造方法を説明するための基体等の模式的な一部端面図である。
【図８】図８の（Ａ）、（Ｂ）、（Ｃ）は、実施例２の半導体装置の製造方法を説明するための基体等の模式的な一部端面図である。
【図９】図９の（Ａ）、（Ｂ）、（Ｃ）は、図８の（Ｃ）に引き続き、実施例２の半導体装置の製造方法を説明するための基体等の模式的な一部端面図である。
【図１０】図１０の（Ａ）、（Ｂ）、（Ｃ）は、図９の（Ｃ）に引き続き、実施例２の半導体装置の製造方法を説明するための基体等の模式的な一部端面図である。
【図１１】図１１の（Ａ）、（Ｂ）、（Ｃ）は、図１０の（Ｃ）に引き続き、実施例２の半導体装置の製造方法を説明するための基体等の模式的な一部端面図である。
【図１２】図１２の（Ａ）、（Ｂ）は、図１１の（Ｃ）に引き続き、実施例２の半導体装置の製造方法を説明するための基体等の模式的な一部端面図である。
【図１３】図１３は、実施例３の半導体装置を上から眺めたときの各構成要素の配置を模式的に示す図である。
【図１４】図１４は、実施例３の半導体装置の製造方法を説明するために、実施例３の半導体装置の各構成要素の配置を模式的に示す図である。
【図１５】図１５は、図１４に引き続き、実施例３の半導体装置の製造方法を説明するために、実施例３の半導体装置の各構成要素の配置を模式的に示す図である。
【図１６】図１６は、図１５に引き続き、実施例３の半導体装置の製造方法を説明するために、実施例３の半導体装置の各構成要素の配置を模式的に示す図である。
【図１７】図１７は、図１６に引き続き、実施例３の半導体装置の製造方法を説明するために、実施例３の半導体装置の各構成要素の配置を模式的に示す図である。
【図１８】図１８は、図１７に引き続き、実施例３の半導体装置の製造方法を説明するために、実施例３の半導体装置の各構成要素の配置を模式的に示す図である。
【図１９】図１９は、実施例１の半導体装置の変形例を上から眺めたときの各構成要素の配置を模式的に示す図である。
【図２０】図２０は、実施例１の半導体装置の別の変形例を上から眺めたときの各構成要素の配置を模式的に示す図である。
【図２１】図２１は、実施例３の半導体装置の変形例を上から眺めたときの各構成要素の配置を模式的に示す図である。
【図２２】図２２は、実施例３の半導体装置の別の変形例を上から眺めたときの各構成要素の配置を模式的に示す図である。
【図２３】図２３は、実施例３の半導体装置の更に別の変形例を上から眺めたときの各構成要素の配置を模式的に示す図である。
【図２４】図２４は、実施例３の半導体装置の更に別の変形例を上から眺めたときの各構成要素の配置を模式的に示す図である。
【図２５】図２５は、実施例３の半導体装置の更に別の変形例を上から眺めたときの各構成要素の配置を模式的に示す図である。
【図２６】図２６の（Ａ）及び（Ｂ）は、非特許文献１に開示された半導体装置の模式的な一部断面図、及び、層間絶縁層を上から眺めたときの模式図である。
【発明を実施するための形態】
【００１６】
以下、図面を参照して、実施例に基づき本発明を説明するが、本発明は実施例に限定されるものではなく、実施例における種々の数値や材料は例示である。尚、説明は、以下の順序で行う。
１．本発明の半導体装置及びその製造方法、全般に関する説明
２．実施例１（本発明の第１の態様に係る半導体装置及びその製造方法）
３．実施例２（実施例１の変形）
４．実施例３（本発明の第２の態様に係る半導体装置及びその製造方法）
５．実施例４（実施例３の変形、その他）
【００１７】
［本発明の半導体装置及びその製造方法、全般に関する説明］
本発明の第１の態様に係る半導体装置あるいはその製造方法において、ｎチャネル型半導体装置から成り、第１コンタクト部は引っ張り応力を有する構成とすることができる。あるいは又、ｐチャネル型半導体装置から成り、第１コンタクト部は圧縮応力を有する構成とすることができる。
【００１８】
上記の好ましい構成を含む本発明の第１の態様に係る半導体装置にあっては、ソース／ドレイン領域に応力印加膜が形成されている形態とすることができるし、上記の好ましい構成を含む本発明の第１の態様に係る半導体装置の製造方法にあっては、前記工程（ａ）において、ソース／ドレイン領域に応力印加膜を形成する形態とすることができる。また、本発明の第２の態様に係る半導体装置の製造方法にあっては、前記工程（ａ）において、ｎチャネル型半導体装置及びｐチャネル型半導体装置のそれぞれのソース／ドレイン領域に応力印加膜を形成する形態とすることができる。
【００１９】
更には、以上に説明した好ましい構成、形態を含む本発明の第１の態様に係る半導体装置にあっては、ゲート電極、第１層間絶縁層及び第１コンタクト部と第２層間絶縁層との間には、エッチングストップ層が形成されている形態とすることができるし、以上に説明した好ましい構成、形態を含む本発明の第１の態様に係る半導体装置の製造方法にあっては、前記工程（ｂ）と工程（ｃ）の間で、ゲート電極、第１層間絶縁層及び第１コンタクト部と第２層間絶縁層との間に（即ち、全面に）エッチングストップ層を形成し、前記工程（ｃ）において、エッチングストップ層上に第２層間絶縁層を形成する形態とすることができる。また、以上に説明した好ましい形態を含む本発明の第２の態様に係る半導体装置の製造方法にあっては、前記工程（ｂ）と工程（ｃ）の間で、全面にエッチングストップ層を形成し、前記工程（ｃ）において、エッチングストップ層上に第２層間絶縁層を形成する形態とすることができる。
【００２０】
以上に説明した好ましい構成、形態を含む本発明の第１の態様に係る半導体装置にあっては、第１層間絶縁層とゲート電極との間に、ゲート絶縁膜が延在している形態とすることができる。また、本発明の第２の態様に係る半導体装置にあっては、ｎチャネル型半導体装置及びｐチャネル型半導体装置のそれぞれにおいて、第１層間絶縁層とゲート電極との間に、ゲート絶縁膜が延在している形態とすることができる。即ち、これらの形態の半導体装置において、ゲート電極は、所謂ゲートラストプロセスにて形成される。
【００２１】
また、以上に説明した好ましい構成、形態を含む本発明の第１の態様に係る半導体装置の製造方法にあっては、前記工程（ａ）において、基体にソース／ドレイン領域及びチャネル形成領域を形成した後、ソース／ドレイン領域上にゲート電極の頂面と同一平面内に頂面を有する第１層間絶縁層を形成し、次いで、基体上にゲート電極を形成する形態とすることができる。また、以上に説明した好ましい形態を含む本発明の第２の態様に係る半導体装置の製造方法にあっては、前記工程（ａ）において、基体にｎチャネル型半導体装置及びｐチャネル型半導体装置のそれぞれのソース／ドレイン領域及びチャネル形成領域を形成した後、ｎチャネル型半導体装置及びｐチャネル型半導体装置のそれぞれのソース／ドレイン領域上にゲート電極の頂面と同一平面内に頂面を有する第１層間絶縁層を形成し、次いで、基体上にｎチャネル型半導体装置及びｐチャネル型半導体装置のそれぞれのゲート電極を形成する形態とすることができる。尚、前記工程（ａ）におけるこれらの方法を、便宜上、『第１の形態のゲート電極の形成方法』と呼ぶ。第１の形態のゲート電極の形成方法は、ゲートラストプロセスである。
【００２２】
あるいは又、以上に説明した好ましい構成、形態を含む本発明の第１の態様に係る半導体装置の製造方法にあっては、前記工程（ａ）において、基体上にゲート電極を形成した後、基体にソース／ドレイン領域及びチャネル形成領域を形成し、次いで、ソース／ドレイン領域上にゲート電極の頂面と同一平面内に頂面を有する第１層間絶縁層を形成する形態とすることができる。また、以上に説明した好ましい形態を含む本発明の第２の態様に係る半導体装置の製造方法にあっては、前記工程（ａ）において、基体上にｎチャネル型半導体装置及びｐチャネル型半導体装置のそれぞれのゲート電極を形成した後、基体にｎチャネル型半導体装置及びｐチャネル型半導体装置のそれぞれのソース／ドレイン領域及びチャネル形成領域を形成し、次いで、ｎチャネル型半導体装置及びｐチャネル型半導体装置のそれぞれのソース／ドレイン領域上にゲート電極の頂面と同一平面内に頂面を有する第１層間絶縁層を形成する形態とすることができる。尚、前記工程（ａ）におけるこれらの方法を、便宜上、『第２の形態のゲート電極の形成方法』と呼ぶ。
【００２３】
ここで、「チャネル形成領域」とは、チャネルが形成され得る領域を意味し、現実にチャネルが形成されている領域のみを示すものではない。例えば、ゲート電極に対向して位置する基体の部分は、「チャネル形成領域」に該当する。また、「ゲート電極」には、「チャネル形成領域」と対向する電極の部分の他、この電極の部分から延在する引き出し電極の部分も含まれる。
【００２４】
基体として、半導体基板（例えば、シリコン半導体基板）の他、表面に半導体層が形成された支持体（例えば、ガラス基板、石英基板、表面に絶縁層が形成されたシリコン基板、プラスチック基板、プラスチックフィルム等）を例示することができる。半導体装置は、例えば、半導体基板や半導体層のウェル領域等に形成される。半導体装置と半導体装置との間には、例えばトレンチ構造の素子分離領域が形成されていてもよい。素子分離領域は、ＬＯＣＯＳ構造を有していてもよいし、トレンチ構造とＬＯＣＯＳ構造の組合せとしてもよい。更には、ＳＩＭＯＸ法や基板貼合せ法によって得られたＳＯＩ構造を有する基体を用いてもよい。
【００２５】
ゲート絶縁膜を構成する材料として、酸化シリコン（ＳｉＯ2）等のＳｉＯX系材料、ＳｉＯＦ系材料あるいはＳｉＮ系材料、ＳｉＯＮ系材料の他、比誘電率ｋ（＝ε／ε0）が概ね４．０以上の所謂高比誘電率材料を挙げることができる。高比誘電率材料として、酸化ハフニウム（ＨｆＯ2）、酸化ジルコニウム（ＺｒＯ2）、酸化アルミニウム（Ａｌ2Ｏ3）、酸化アルミニウム・ハフニウム（ＨｆＡｌＯ2）、酸化シリコン・ハフニウム（ＨｆＳｉＯ）、酸化タンタル（Ｔａ2Ｏ5）、酸化イットリウム（Ｙ2Ｏ3）、酸化ランタン（Ｌａ2Ｏ）を挙げることができる。ゲート絶縁膜は、１種類の材料から形成されていてもよいし、複数種類の材料から形成されていてもよい。また、ゲート絶縁膜は、単一膜（複数の材料から成る複合膜を含む）であってもよいし、積層膜であってもよい。ｎチャネル型半導体装置とｐチャネル型半導体装置のゲート絶縁膜は、同一材料から成る構成とすることもできるし、それぞれ異なる材料から成る構成とすることもできる。ゲート絶縁膜は広く周知の方法により形成することができる。特に、上述した高比誘電率材料から成るゲート絶縁膜を形成する方法として、ＡＬＤ（Atomic Layer Deposition）法、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法等を例示することができる。
【００２６】
ゲート電極を構成する材料として、多結晶シリコンや金属、金属化合物を挙げることができる。金属あるいは金属化合物として、チタン、ニッケル、ハフニウム、タングステン、タンタル、コバルト、モリブデン、ルテニウム、イリジウム、白金（これらの金属から成る合金をも含む）：これらの金属の窒化物（例えば窒化チタン）やこれらの金属の炭化物（例えばＴａＣ）といった金属化合物；チタンシリサイド、ニッケルシリサイド、ハフニウムシリサイド、タンタルシリサイド、窒化タンタルシリコン、コバルトシリサイドといった金属シリサイド（金属と半導体材料との化合物）等を挙げることができる。閾値電圧や抵抗値の調整のために、これらの材料から成る層を積層することでゲート電極を構成してもよい。ゲート電極は、例えば、各種のＰＶＤ（Physical Vapor Deposition）法；ＡＬＤ法や有機金属化学的気相成長法（ＭＯＣＶＤ法）を含む各種のＣＶＤ法；電解めっき法、無電解めっき法を単独で行うか、あるいは、適宜組み合わせて行うことにより、形成することができる。また、ゲート電極は、これらの成膜法と、リソグラフィ技術及びエッチング技術の組合せに基づき形成することもできるし、あるいは又、第１層間絶縁層に設けられたゲート電極形成用開口部を導電材料で埋め込み、次いで、化学的・機械的研磨法（ＣＭＰ法）等により平坦化処理を行う周知のダマシンプロセスにより形成することもできる。
【００２７】
ゲート絶縁膜及びゲート電極の両側面には、サイドウオールを形成することが好ましく、サイドウオールを構成する材料として、酸化シリコンや窒化シリコンを挙げることができるし、ゲート容量を低減するために層間絶縁層に用いられる低誘電率膜（所謂Ｌｏｗ−ｋ膜）を用いることもできる。ｎチャネル型半導体装置のソース／ドレイン領域に含まれるｎ型不純物として、リン（Ｐ）やヒ素（Ａｓ）等を挙げることができるし、ｐチャネル型半導体装置のソース／ドレイン領域に含まれるｐ型不純物として、ボロン（Ｂ）、フッ化ボロン（ＢＦ2）やインジウム（Ｉｎ）等を挙げることができる。ソース／ドレイン領域の上部には、第１コンタクト部との間のコンタクト抵抗を低減するために、シリサイド層を形成してもよい。ここで、シリサイド層は、例えば、チタンシリサイド、コバルトシリサイド、ニッケルシリサイド、白金シリサイド等から構成すればよい。ソース／ドレイン領域に応力印加膜を形成する場合、シリサイド層の形成のために、応力印加膜上に先ずシリコン層を形成することが望ましい。
【００２８】
第１コンタクト部を構成する材料として、例えば、タングステンを挙げることができる。タングステンのスパッタリング法に基づく成膜条件（例えば、パワーや、プロセスガスの種類、流量等）を適切に選択することで、あるいは又、ＷＦ6を使用したタングステンのＣＶＤ法に基づく成膜条件（例えば、原料ガスの組成、形成温度、形成雰囲気の圧力）を適切に選択することで、ｎチャネル型半導体装置の第１コンタクト部に引っ張り応力を与えることができる。また、タングステンのスパッタリング法に基づく成膜条件（例えば、パワーや、プロセスガスの種類、流量等）を適切に選択することで、ｐチャネル型半導体装置の第１コンタクト部に圧縮応力を与えることができる。タングステン層の下に、密着層やバリアメタル層として機能するＴｉ層やＴｉＮ層を下地層として形成してもよい。尚、第１コンタクト部に引っ張り応力を与え得る材料として、その他、銅、タンタル、窒化タンタルを挙げることができる。
【００２９】
第２コンタクト部を構成する材料として、例えば、タングステン、銅、タンタル、窒化タンタルを挙げることができる。第２コンタクト部を単層構造としてもよいし、これらの材料から成る層の積層構造としてもよい。また、密着層やバリアメタル層として機能するＴｉ層やＴｉＮ層を下地層として形成してもよい。
【００３０】
コンタクト部は、層間絶縁層にコンタクト部形成用の開口部をＲＩＥ法等により形成した後、周知の方法により開口部内を上述した材料で埋め込むことにより形成することができる。例えば、スパッタリング法や、ブランケットＣＶＤ法等のＣＶＤ法により開口部内にタングステンを埋め込み、次いで、層間絶縁層上の余剰のタングステン層を除去することによりコンタクト部を形成することができる。尚、上述したとおり、密着層及びバリアメタル層としてのＴｉ層及びＴｉＮ層を開口部内に形成した後、スパッタリング法や、ブランケットＣＶＤ法等のＣＶＤ法により開口部内にタングステンを埋め込む形態を採用してもよい。
【００３１】
配線は、周知の材料から構成することができ、例えば、アルミニウム、銅、タングステン、タンタル、窒化タンタル、窒化チタンを挙げることができる。配線を例えばタングステン（Ｗ）から構成する場合、その下に、Ｔｉ層やＴｉＮ層から成る密着層を形成してもよい。配線を、成膜技術、リソグラフィ技術及びエッチング技術の組合せに基づき形成することもできるし、第２層間絶縁層に配線用溝部を設けた後、配線用溝部を導電材料層で埋め込み、次いで、第２層間絶縁層上の導電材料層を除去する工程から成る、所謂ダマシンプロセスに基づき形成することもできる。
【００３２】
第１層間絶縁層、第２層間絶縁層を構成する材料として、ＳｉＯX系材料、ＳｉＮ系材料、ＳｉＯＮ、ＳｉＯＦ、ＳｉＣ、誘電率ｋ（＝ε／ε0）が例えば３．５以下の有機ＳＯＧ、ポリイミド系樹脂、フッ素系樹脂といった低誘電率絶縁材料（例えば、フルオロカーボン、アモルファス・テトラフルオロエチレン、ポリアリールエーテル、フッ化アリールエーテル、フッ化ポリイミド、パリレン、ベンゾシクロブテン、アモルファス・カーボン、シクロパーフルオロカーボンポリマー、フッ化フラーレン）を挙げることができ、あるいは又、第１層間絶縁層、第２層間絶縁層をこれらの材料の積層体から構成することもできる。
【００３３】
ゲート電極、第１層間絶縁層及び第１コンタクト部と第２層間絶縁層との間にエッチングストップ層を形成する場合、エッチングストップ層を構成する材料として、窒化シリコン（ＳｉＮ）を例示することができる。また、ソース／ドレイン領域に応力印加膜を形成する場合、応力印加膜を構成する材料として、ＳｉＣ（引っ張り応力の印加）やＳｉＧｅ（圧縮応力の印加）を挙げることができる。チャネル形成領域に加えるべき応力に応じて、ＳｉＣ膜におけるＣ含有率、ＳｉＧｅ膜におけるＧｅ含有率を制御すればよい。サイドウオール及びソース／ドレイン領域を覆うように、第２の応力印加膜（ストレス・ライナー層）を形成してもよい。ここで、第２の応力印加膜を構成する材料として、例えば、窒化シリコン（ＳｉＮ）を例示することができ、ｎチャネル型半導体装置にあっては、１．５ＧＰａ程度の引っ張り応力を有する第２の応力印加膜を形成し、ｐチャネル型半導体装置にあっては、２．０ＧＰａ程度の圧縮応力を有する第２の応力印加膜を形成することが望ましい。例えば、プラズマＣＶＤ法における成膜条件を適宜、選択することで、引っ張り応力を有するＳｉＮから成る第２の応力印加膜、圧縮応力を有するＳｉＮから成る第２の応力印加膜を得ることができる。
【実施例１】
【００３４】
実施例１は、本発明の第１の態様に係る半導体装置及びその製造方法に関する。尚、実施例１にあっては、第１の形態のゲート電極の形成方法を採用する。実施例１の半導体装置のゲート長の方向に沿った模式的な一部端面図を図１の（Ａ）に示し、実施例１の半導体装置を上から眺めたときの各構成要素の配置を模式的に図１の（Ｂ）に示す。尚、図１の（Ａ）は、図１の（Ｂ）の矢印Ａ−Ａに沿った模式的な一部端面図である。
【００３５】
実施例１の半導体装置１０は、
（Ａ）基体（具体的には、シリコン半導体基板２１）に形成されたソース／ドレイン領域３７及びチャネル形成領域３５、
（Ｂ）チャネル形成領域３５の上方にゲート絶縁膜３２を介して設けられたゲート電極３１、
（Ｃ）ソース／ドレイン領域３７上に形成された第１層間絶縁層４１、
（Ｄ）第１層間絶縁層４１に形成され、ソース／ドレイン領域３７に接続された第１コンタクト部４３、
（Ｅ）ゲート電極３１、第１層間絶縁層４１及び第１コンタクト部４３上に形成された第２層間絶縁層５１、
（Ｆ）第１コンタクト部４３の上の第２層間絶縁層５１の部分に形成された第２コンタクト部５３、並びに、
（Ｇ）第２層間絶縁層５１上に形成され、第２コンタクト部５３と接続された配線６１、
を備えている。
【００３６】
そして、ゲート電極３１の頂面、第１コンタクト部４３の頂面及び第１層間絶縁層４１の頂面は同一平面内にあり、第１コンタクト部４３は溝状の形状を有し、第２コンタクト部５３は孔状の形状を有する。
【００３７】
実施例１にあっては、半導体装置１０をｎチャネル型半導体装置から構成する場合、第１コンタクト部４３は引っ張り応力を有する。一方、半導体装置１０をｐチャネル型半導体装置から構成する場合、第１コンタクト部４３は圧縮応力を有する。ここで、第１コンタクト部４３を構成する材料をタングステン（Ｗ）とした。
【００３８】
実施例１にあっては、ゲート電極３１は窒化チタン（ＴｉＮ）から成り、ゲート絶縁膜３２は酸化ハフニウム（ＨｆＯ2）から成る。ｎチャネル型半導体装置とｐチャネル型半導体装置におけるゲート電極を構成する材料を異ならせてもよく、この場合、例えば、ｎチャネル型半導体装置においてはゲート電極をハフニウムシリサイド（ＨｆＳｉx）から構成し、ｐチャネル型半導体装置においてはゲート電極３１は窒化チタン（ＴｉＮ）から構成することができる。ここで、第１層間絶縁層４１とゲート電極３１との間には、ゲート絶縁膜３２が延在している。即ち、ゲート電極３１は、ゲートラストプロセスにて形成される。更には、例えば、第１層間絶縁層４１及び第２層間絶縁層５１はＳｉＯ2（具体的には、ＴＥＯＳ膜）から成り、第２コンタクト部５３はタングステン（Ｗ）から成り、配線６１は銅（Ｃｕ）から成る。
【００３９】
ゲート絶縁膜３２及びゲート電極３１の両側面には、サイドウオール３３，３４が形成されている。ソース／ドレイン領域３７には応力印加膜（以下、便宜上、『第１の応力印加膜３８』と呼ぶ）が形成されており、ソース／ドレイン領域３７の上部にはシリサイド層３９が形成されており、サイドウオール３３，３４及びソース／ドレイン領域３７を覆うように、第２の応力印加膜（ストレス・ライナー層）４２が形成されている。更には、ゲート電極３１、第１層間絶縁層４１及び第１コンタクト部４３と第２層間絶縁層５１との間には、エッチングストップ層５２が形成されている。尚、参照番号２２は、シャロートレンチ（ＳＴＩ）型の素子分離領域であり、参照番号３６はエクステンション領域であり、参照番号６２は、第２層間絶縁層５１上に形成された絶縁層である。
【００４０】
以下、基体等の模式的な一部端面図である図２の（Ａ）、（Ｂ）、（Ｃ）、図３の（Ａ）、（Ｂ）、（Ｃ）、図４の（Ａ）、（Ｂ）、（Ｃ）、図５の（Ａ）、（Ｂ）、（Ｃ）、図６の（Ａ）、（Ｂ）、図７の（Ａ）、（Ｂ）を参照して、実施例１の半導体装置の製造方法を説明する。
【００４１】
［工程−１００］
先ず、基体（シリコン半導体基板２１）上にゲート電極３１を形成し、基体（シリコン半導体基板２１）にソース／ドレイン領域３７及びチャネル形成領域３５を形成し、ソース／ドレイン領域３７上にゲート電極３１の頂面と同一平面内に頂面を有する第１層間絶縁層４１を形成する。尚、実施例１にあっては、上述したとおり、第１の形態のゲート電極の形成方法を採用している。即ち、基体（シリコン半導体基板２１）にソース／ドレイン領域３７及びチャネル形成領域３５を形成した後、ソース／ドレイン領域３７上にゲート電極３１の頂面と同一平面内に頂面を有する第１層間絶縁層４１を形成し、次いで、基体上にゲート電極３１を形成する。即ち、実施例１においては、ゲートラストプロセスを採用している。
【００４２】
［工程−１００Ａ］
具体的には、実施例１においてはゲートラストプロセスを採用しているので、先ず、シリコン半導体基板２１に素子分離領域２２、及び、素子分離領域２２によって囲まれた活性領域２３を周知の方法で形成した後、周知の方法で、シリコン半導体基板２１の表面にダミーゲート絶縁膜７２、ダミーゲート電極７１、ハードマスク膜７３を形成する。ダミーゲート絶縁膜７２は、例えば、厚さ１ｎｍ〜３ｎｍのＳｉＯ2層から成り、熱酸化法やＣＶＤ法にて形成することができる。ダミーゲート電極７１は、例えば、厚さ８０ｎｍ〜１５０ｎｍのポリシリコン層から成り、ＣＶＤ法にて形成することができる。ハードマスク膜７３は、例えば、厚さ５０ｎｍ〜１５０ｎｍ程度の窒化シリコン膜から成り、ＣＶＤ法にて形成することができる。次いで、リソグラフィ技術及びエッチング技術に基づき、窒化シリコン膜、ポリシリコン層及びダミーゲート絶縁膜７２をパターニングすることで、ダミーゲート絶縁膜７２、ダミーゲート電極７１及びハードマスク膜７３から成る積層構造を得ることができる。この状態を、図２の（Ａ）に示す。具体的には、レジスト層をエッチング用マスクとしてドライエッチング法等によりハードマスク膜７３をエッチングした後、レジスト層を除去し、ハードマスク膜７３をエッチング用マスクとしてポリシリコン層及びダミーゲート絶縁膜７２をエッチングすればよい。このとき、レジスト層を除去せずに、ハードマスク膜７３、ポリシリコン層、ダミーゲート絶縁膜７２をエッチングしてもよい。
【００４３】
［工程−１００Ｂ］
次に、絶縁膜を全面に形成した後、エッチバックして、ダミーゲート絶縁膜７２、ダミーゲート電極７１及びハードマスク膜７３の側面に絶縁膜を残すことで、ダミー側面絶縁膜８１を得ることができる（図２の（Ｂ）参照）。絶縁膜は、例えば、厚さ５０ｎｍ〜１５０ｎｍ程度のＳｉＮ膜やＳｉＯ2膜から成り、ＣＶＤ法にて成膜することができる。
【００４４】
［工程−１００Ｃ］
その後、シリコン半導体基板２１の表面を、ドライエッチング法等により、深さ５０ｎｍ〜１００ｎｍ程度、エッチングする（図２の（Ｃ）参照）。このとき、シリコン半導体基板２１に対してハードマスク膜７３及びダミー側面絶縁膜８１の選択比を高くすることで、シリコン半導体基板２１のみをエッチングすることができる。また、素子分離領域２２が形成されている場合には、素子分離領域２２を構成する材料との選択比も出来るだけ高くしておくことが望ましい。その後、シリコン半導体基板２１のエッチングした領域上に、選択的に第１の応力印加膜３８を形成する（図３の（Ａ）参照）。第１の応力印加膜３８は、例えば、圧縮応力を導入する際にはシリコンゲルマニウム （ＳｉＧｅ）から成り、引っ張り応力を導入する際には炭化シリコン（ＳｉＣ）から成り、選択エピタキシャル成長法にて、厚さ５０ｎｍ〜２００ｎｍ程度形成すればよい。
【００４５】
尚、第１の応力印加膜３８を形成しない場合には、ダミー側面絶縁膜８１を形成する必要は無く、また、シリコン半導体基板２１のエッチングも不要である。
【００４６】
［工程−１００Ｄ］
次に、ソース／ドレイン領域３７を形成する。
【００４７】
そのために、先ず、ダミー側面絶縁膜８１をウェットエッチング法にて除去した後、全面に絶縁膜を形成し、次いで、エッチバックし、ダミーゲート絶縁膜７２、ダミーゲート電極７１及びハードマスク膜７３の側面に絶縁膜を残すことで、第１のサイドウオール３３を形成する（図３の（Ｂ）参照）。絶縁膜は、例えば、２ｎｍ〜１０ｎｍ程度の厚さのＳｉＮ膜やＳｉＯ2膜から成り、ＣＶＤ法にて形成することができる。尚、第１のサイドウオール３３を形成しない場合もある。
【００４８】
その後、イオン注入法にてエクステンション領域３６を形成する（図３の（Ｃ）参照）。エクステンション領域３６の形成において、ｎチャネル型半導体装置の場合にはｎ型不純物、ｐチャネル型半導体装置の場合にはｐ型不純物を導入する。このとき、エクステンション領域３６の導電型と反対の導電型を有する不純物をエクステンション領域３６よりも深い位置にイオン注入することで、エクステンション領域３６の深さ方向の不純物プロファイルを更に急峻にすることもできる。
【００４９】
次に、全面に絶縁膜を形成し、エッチバックすることで、第１のサイドウオール３３上に第２のサイドウオール３４を形成する（図４の（Ａ）参照）。絶縁膜は、例えば、２０ｎｍ〜１００ｎｍ程度の厚さのＳｉＮ膜やＳｉＯ2膜から成り、ＣＶＤ法にて形成することができる。尚、第２のサイドウオール３４は、複数の膜を積層することで形成してもよい。
【００５０】
その後、ソース／ドレイン領域３７を形成するために、イオン注入を行う。ソース／ドレイン領域３７の形成において、ｎチャネル型半導体装置の場合にはｎ型不純物、ｐチャネル型半導体装置の場合にはｐ型不純物を導入する。こうして、図４の（Ｂ）に示す構造を得ることができる。その後、エクステンション領域３６、ソース／ドレイン領域３７に注入された不純物をアニール処理により活性化する。この活性化アニールは、例えば１０００゜Ｃ〜１１０００゜Ｃ程度の急速熱処理（ＲＴＡ）法に基づき行うことができる。また、レーザーアニール法を用いてもよい。尚、ソース/ドレイン領域形成のために、第１の応力印加膜３８にｎ型不純物やｐ型不純物を含有されてもよい。
【００５１】
［工程−１００Ｅ］
次に、サリサイドプロセス技術により、ソース／ドレイン領域３７の上部に、厚さ２０ｎｍ〜７０ｎｍ程度のシリサイド層３９を形成した後、全面に第２の応力印加膜４２を形成する（図４の（Ｃ）参照）。第２の応力印加膜４２は、例えば、厚さ３０ｎｍ〜７０ｎｍ程度の窒化シリコン膜から成り、１．５ＧＰａ〜２．２ＧＰａ程度の引っ張り応力や圧縮応力を有する膜である。例えば、プラズマＣＶＤ法における成膜条件を適宜、選択することで、引っ張り応力を有するＳｉＮから成る第２の応力印加膜４２、圧縮応力を有するＳｉＮから成る第２の応力印加膜４２を得ることができる。但し、第２の応力印加膜４２の形成は必須ではない。また、シリサイド層３９の形成のために、第１の応力印加膜３８上に、先ず、厚さ３０ｎｍ〜５０ｎｍ程度のシリコン層を形成することが望ましく、これによって、サリサイドプロセス技術により金属層とシリコン層との反応に基づき、低抵抗で結晶欠陥が少ないシリサイド層を形成することができる。
【００５２】
［工程−１００Ｆ］
次に、全面に第１層間絶縁層４１を、ＣＶＤ法に基づき形成する。第１層間絶縁層４１は、例えば、ＴＥＯＳ膜から成る。そして、ダミーゲート電極７１の頂面が露出するまで、第１層間絶縁層４１、第２の応力印加膜４２、ハードマスク膜７３を、ＣＭＰ法にて除去する（図５の（Ａ）参照）。
【００５３】
［工程−１００Ｇ］
その後、ダミーゲート電極７１及びダミーゲート絶縁膜７２を除去して、ゲート電極形成用の溝部８２を得る（図５の（Ｂ）参照）。ダミーゲート電極７１は、例えば、ドライエッチング法を用いて選択的に除去することができる。また、ダミーゲート絶縁膜７２は、例えば、ドライエッチング法やウェットエッチング法を用いて選択的に除去することができる。
【００５４】
［工程−１００Ｈ］
次いで、ゲート電極形成用の溝部８２内にゲート絶縁膜３２及びゲート電極３１を形成する。具体的には、全面に厚さ１ｎｍ〜３ｎｍ程度の酸化ハフニウム（ＨｆＯ2）膜を成膜し、更に、ゲート電極３１を形成するための導電材料層を成膜した後、第１層間絶縁層４１、第１のサイドウオール３３、第２のサイドウオール３４の上の導電材料層及び酸化ハフニウム膜をＣＭＰ法にて除去する。こうして、図５の（Ｃ）に示す構造を得ることができる。ここで、ゲート電極３１の頂面と第１層間絶縁層４１の頂面とは同一平面内にある。
【００５５】
［工程−１１０Ｉ］
その後、第１層間絶縁層４１に、ソース／ドレイン領域３７に接続された溝状の第１コンタクト部４３を形成する。具体的には、第１層間絶縁層４１の上にレジスト層を形成し、このレジスト層にリソグラフィ技術に基づき溝状の開口部を形成し、レジスト層をエッチング用マスクとして第１層間絶縁層４１をエッチングし、レジスト層を除去する。こうして、図６の（Ａ）に示すように、第１層間絶縁層４１に、第１コンタクト部４３を形成するための溝状の形状を有する開口部４３Ａを形成することができる。
【００５６】
次いで、スパッタリング法にて、全面にＴｉ層、ＴｉＮ層、タングステン層を、順次、形成し、第１層間絶縁層４１上のタングステン層、ＴｉＮ層、Ｔｉ層をＣＭＰ法にて除去することで、溝状の形状を有する開口部４３Ａ内に、ソース／ドレイン領域３７に接続された溝状の第１コンタクト部４３を形成することができる（図６の（Ｂ）参照）。尚、図面においては、第１コンタクト部４３、第２コンタクト部を１層で表している。ここで、ゲート電極３１の頂面、第１コンタクト部４３の頂面及び第１層間絶縁層４１の頂面は同一平面内にある。ｎチャネル型半導体装置の場合、ｐチャネル型半導体装置の場合のそれぞれにおけるタングステン層のスパッタリング法に基づく成膜条件を、以下に示す。尚、第１コンタクト部４３は、素子分離領域２２上にまで延在してもよいし、ソース／ドレイン領域３７の上のみに形成されていてもよい。尚、第１コンタクト部４３を素子分離領域２２上にまで延在させることで、素子分離領域２２と接するシリコン半導体基板２１に生じた欠陥によってリーク電流が発生することを抑制することができる。
【００５７】
［ｎチャネル型半導体装置］
パワー      ：１ｋＷ
プロセスガス：アルゴンガス／４５sccm
引っ張り応力：１．５ＧＰａ
［ｐチャネル型半導体装置］
パワー      ：９ｋＷ
プロセスガス：アルゴンガス／４５sccm
圧縮応力    ：１．０ＧＰａ
【００５８】
［工程−１２０］
その後、全面に、ＳｉＮから成り、厚さ２０ｎｍ〜５０ｎｍ程度のエッチングストップ層５２を形成し、更に、ＳｉＯ2から成る第２層間絶縁層５１を形成する。尚、エッチングストップ層５２の形成は必須ではない。
【００５９】
［工程−１３０］
次いで、第２層間絶縁層５１の上にレジスト層を形成し、このレジスト層にリソグラフィ技術に基づき孔状の開口部を形成し、レジスト層をエッチング用マスクとして第２層間絶縁層５１及びエッチングストップ層５２をエッチングし、レジスト層を除去する。こうして、図７の（Ａ）に示すように、第１コンタクト部４３の上方の第２層間絶縁層５１の部分に、第２コンタクト部５３を形成するための孔状の形状を有する開口部５３Ａを形成することができる。同時に、ゲート電極３１の上方の第２層間絶縁層５１の部分に、第３コンタクト部５４を形成するための孔状の形状を有する開口部５４Ａを形成することができる。
【００６０】
次いで、スパッタリング法にてＴｉ層、ＴｉＮ層を、順次、全面に形成し、更に、ＣＶＤ法にて全面にタングステン層を形成した後、第２層間絶縁層５１上のタングステン層、ＴｉＮ層、Ｔｉ層をＣＭＰ法にて除去することで、孔状の形状を有する開口部５３Ａ内に、第１コンタクト部４３に接続された孔状の第２コンタクト部５３を形成することができる（図７の（Ｂ）参照）。同時に、孔状の形状を有する開口部５４Ａ内に、ゲート電極３１に接続された孔状の第３コンタクト部５４を形成することができる。
【００６１】
［工程−１４０］
その後、周知の方法で、第２層間絶縁層５１上に、第２コンタクト部５３、第３コンタクト部５４と接続された配線６１を、ダマシンプロセスに基づき形成する。
【００６２】
実施例１の半導体装置若しくは半導体装置の製造方法にあっては、ソース／ドレイン領域３７に接続された溝状の第１コンタクト部４３が設けられているので、ソース／ドレイン領域３７と第１コンタクト部４３との間のコンタクト抵抗の減少を図ることができる。しかも、第１コンタクト部４３に接続された孔状の第２コンタクト部５３が設けられており、第２層間絶縁層５１の頂面に孔状の第２コンタクト部５３が露出するので、第２層間絶縁層５１上に形成する配線６１の設計自由度が低くなることが無いし、配線６１の距離が長くなることも無い。しかも、ゲート電極３１の頂面、第１コンタクト部４３の頂面及び第１層間絶縁層４１の頂面は同一平面内にあるが故に、ゲート電極３１上及びソース／ドレイン領域３７上に孔状の第３コンタクト部５４及び第２コンタクト部５３を同時に形成する場合、エッチングする第２層間絶縁層５１の膜厚は同じである。従って、ゲート電極３１にエッチングダメージが生じる虞が無い。しかも、溝状の第１コンタクト部４３上に孔状の第２コンタクト部５３を設けるので、これらに位置合わせズレが生じ難い。また、回路の微細化に伴いコンタクト部同士の短絡が発生し易くなることも無く、微細化プロセスに適しており、回路面積の縮小を図ることができる。更には、ｎチャネル型半導体装置の第１コンタクト部は引っ張り応力を有し、ｐチャネル型半導体装置の第１コンタクト部は圧縮応力を有する構成とすれば、各半導体装置における移動度の向上を図ることができる。
【実施例２】
【００６３】
実施例２は、実施例１の半導体装置の製造方法の変形である。実施例２にあっては、第２の形態のゲート電極の形成方法を採用している。即ち、基体（シリコン半導体基板）上にゲート電極１３１を形成した後、基体にソース／ドレイン領域３７及びチャネル形成領域３５を形成し、次いで、ソース／ドレイン領域３７上にゲート電極１３１の頂面と同一平面内に頂面を有する第１層間絶縁層４１を形成する。尚、実施例２にあっては、実施例１と異なり、第１層間絶縁層４１とゲート電極１３１との間に、ゲート絶縁膜１３２は延在していない。
【００６４】
以下、基体等の模式的な一部端面図である図８の（Ａ）、（Ｂ）、（Ｃ）、図９の（Ａ）、（Ｂ）、（Ｃ）、図１０の（Ａ）、（Ｂ）、（Ｃ）、図１１の（Ａ）、（Ｂ）、（Ｃ）、図１２の（Ａ）、（Ｂ）を参照して、実施例２の半導体装置の製造方法を説明する。
【００６５】
［工程−２００］
先ず、基体（シリコン半導体基板２１）上にゲート電極１３１を形成し、基体（シリコン半導体基板２１）にソース／ドレイン領域３７及びチャネル形成領域３５を形成し、ソース／ドレイン領域３７上にゲート電極１３１の頂面と同一平面内に頂面を有する第１層間絶縁層４１を形成する。
【００６６】
［工程−２００Ａ］
具体的には、先ず、シリコン半導体基板２１に素子分離領域２２、及び、素子分離領域２２によって囲まれた活性領域２３を周知の方法で形成した後、周知の方法で、シリコン半導体基板２１の表面にゲート絶縁膜１３２、ゲート電極１３１、ハードマスク膜７３を形成する（図８の（Ａ）参照）。尚、この工程は、ダミーゲート絶縁膜７２をゲート絶縁膜１３２と読み替え、ダミーゲート電極７１をゲート電極１３１と読み替える点を除き、実質的に、実施例１の［工程−１００Ａ］と同様の工程とすることができる。
【００６７】
［工程−２００Ｂ］
次に、実施例１の［工程−１００Ｂ］と同様にして、絶縁膜を全面に形成した後、エッチバックして、ゲート絶縁膜１３２、ゲート電極１３１及びハードマスク膜７３の側面に絶縁膜を残すことで、ダミー側面絶縁膜８１を得ることができる（図８の（Ｂ）参照）。
【００６８】
［工程−２００Ｃ］
その後、実施例１の［工程−１００Ｃ］と同様にして、シリコン半導体基板２１の表面を、ドライエッチング法等により、深さ５０ｎｍ〜１００ｎｍ程度、エッチングし（図８の（Ｃ）参照）、その後、シリコン半導体基板２１のエッチングした領域上に、選択的に、第１の応力印加膜３８を形成する（図９の（Ａ）参照）。
【００６９】
［工程−２００Ｄ］
次に、ソース／ドレイン領域３７を形成する。そのために、実施例１の［工程−１００Ｄ］と同様にして、先ず、ダミー側面絶縁膜８１をウェットエッチング法にて除去した後、全面に絶縁膜を形成し、次いで、エッチバックし、ゲート絶縁膜１３２、ゲート電極１３１及びハードマスク膜７３の側面に絶縁膜を残すことで、第１のサイドウオール３３を形成する（図９の（Ｂ）参照）。その後、イオン注入法にてエクステンション領域３６を形成する（図９の（Ｃ）参照）。次に、全面に絶縁膜を形成し、エッチバックすることで、第１のサイドウオール３３上に第２のサイドウオール３４を形成する（図１０の（Ａ）参照）。その後、ソース／ドレイン領域３７を形成するために、イオン注入を行う。こうして、図１０の（Ｂ）に示す構造を得ることができる。その後、エクステンション領域３６、ソース／ドレイン領域３７に注入された不純物をアニール処理により活性化する。
【００７０】
［工程−２００Ｅ］
次に、実施例１の［工程−１００Ｅ］と同様にして、サリサイドプロセス技術により、ソース／ドレイン領域３７の上部に、厚さ２０ｎｍ〜７０ｎｍ程度のシリサイド層３９を周知の方法で形成した後、全面に第２の応力印加膜４２を形成する（図１０の（Ｃ）参照）。
【００７１】
［工程−２００Ｆ］
次に、実施例１の［工程−１００Ｆ］と同様にして、全面に第１層間絶縁層４１を、ＣＶＤ法に基づき形成する。そして、ゲート電極１３１の頂面が露出するまで、第１層間絶縁層４１、第２の応力印加膜４２、ハードマスク膜７３を、ＣＭＰ法にて除去する（図１１の（Ａ）参照）。
【００７２】
［工程−２１０］
その後、実施例２においては、ゲート電極１３１及びゲート絶縁膜１３２を除去すること無く、実施例１の［工程−１１０Ｉ］と同様にして、第１層間絶縁層４１に形成された溝状の開口部４３Ａ内に、ソース／ドレイン領域３７に接続された溝状の第１コンタクト部４３を形成する（図１１の（Ｂ）、（Ｃ）参照）。ここで、ゲート電極１３１の頂面、第１コンタクト部４３の頂面及び第１層間絶縁層４１の頂面は同一平面内にある。尚、第１コンタクト部４３は、素子分離領域２２上にまで延在してもよいし、ソース／ドレイン領域３７の上のみに形成されていてもよい。
【００７３】
［工程−２２０］
その後、実施例１の［工程−１２０］と同様にして、全面に、ＳｉＮから成り、厚さ２０ｎｍ〜５０ｎｍ程度のエッチングストップ層５２を形成し、更に、ＳｉＯ2から成る第２層間絶縁層５１を形成する。尚、エッチングストップ層５２の形成は必須ではない。
【００７４】
［工程−２３０］
次いで、実施例１の［工程−１３０］と同様にして、孔状の形状を有する開口部５３Ａ内に、第１コンタクト部４３に接続された孔状の第２コンタクト部５３を形成し（図１２の（Ａ）、（Ｂ）参照）。同時に、孔状の形状を有する開口部５４Ａ内に、ゲート電極１３１に接続された孔状の第３コンタクト部５４を形成することができる。
【００７５】
［工程−２４０］
その後、周知の方法で、第２層間絶縁層５１上に、第２コンタクト部５３、第３コンタクト部５４と接続された配線６１を、ダマシンプロセスに基づき形成する。
【実施例３】
【００７６】
実施例３は、本発明の第２の態様に係る半導体装置及びその製造方法に関する。実施例３にあっては、第１の形態のゲート電極の形成方法を採用する。実施例３の半導体装置は、デュアルゲート構造を有するＣＭＯＳ型の半導体装置であり、ｎチャネル型半導体装置及びｐチャネル型半導体装置から成る。ここで、これらのｎチャネル型半導体装置及びｐチャネル型半導体装置のそれぞれは、実施例１にて説明した半導体装置１０と同じ構造、構成を有するので、詳細な説明は省略する。
【００７７】
そして、実施例３の半導体装置を上から眺めたときの各構成要素の配置を模式的に図１３に示すように、ｎチャネル型半導体装置１０Ｎの第１コンタクト部４３Ｎとｐチャネル型半導体装置１０Ｐの第１コンタクト部４３Ｐとは素子分離領域２２上で繋がっており、溝状の形状を有し、ｎチャネル型半導体装置１０Ｎの第２コンタクト部５３Ｎ及びｐチャネル型半導体装置１０Ｐの第２コンタクト部５３Ｐは、孔状の形状を有する。更には、ｎチャネル型半導体装置１０Ｎの第１コンタクト部４３Ｎは引っ張り応力を有し、ｐチャネル型半導体装置１０Ｐの第１コンタクト部４３Ｐは圧縮応力を有する。
【００７８】
尚、実施例３にあっても、実施例１と同様に、ｎチャネル型半導体装置１０Ｎ及びｐチャネル型半導体装置１０Ｐのそれぞれのソース／ドレイン領域３７Ｎ，３７Ｐと第１層間絶縁層４１との間に応力印加膜を形成する。また、第１層間絶縁層４１上にエッチングストップ層を形成し、エッチングストップ層上に第２層間絶縁層５１を形成する。
【００７９】
以下、実施例３の半導体装置を上から眺めたときの各構成要素の配置を模式的に示す図１４〜図１８を参照して、実施例３の半導体装置の製造方法を説明する。
【００８０】
［工程−３００］
先ず、基体（シリコン半導体基板２１）上にｎチャネル型半導体装置１０Ｎ及びｐチャネル型半導体装置１０Ｐのそれぞれのゲート電極３１を形成し、基体にｎチャネル型半導体装置１０Ｎ及びｐチャネル型半導体装置１０Ｐのそれぞれのソース／ドレイン領域３７Ｎ，３７Ｐ及びチャネル形成領域を形成し、ｎチャネル型半導体装置１０Ｎ及びｐチャネル型半導体装置１０Ｐのそれぞれのソース／ドレイン領域３７Ｎ，３７Ｐ上にゲート電極３１の頂面と同一平面内に頂面を有する第１層間絶縁層４１を形成する。
【００８１】
尚、実施例３にあっては、上述したとおり、第１の形態のゲート電極の形成方法を採用している。即ち、基体（シリコン半導体基板）にｎチャネル型半導体装置１０Ｎ及びｐチャネル型半導体装置１０Ｐのそれぞれのソース／ドレイン領域３７Ｎ，３７Ｐ及びチャネル形成領域を形成した後、ｎチャネル型半導体装置１０Ｎ及びｐチャネル型半導体装置１０Ｐのそれぞれのソース／ドレイン領域３７Ｎ，３７Ｐ上にゲート電極３１の頂面と同一平面内に頂面を有する第１層間絶縁層４１を形成し、次いで、基体上にｎチャネル型半導体装置１０Ｎ及びｐチャネル型半導体装置１０Ｐのそれぞれのゲート電極３１を形成する。
【００８２】
具体的には、実施例１にて説明した［工程−１００Ａ］〜［工程−１００Ｈ］を、ｎチャネル型半導体装置１０Ｎ及びｐチャネル型半導体装置１０Ｐの製造に関して、適切に実行すればよい。即ち、［工程−１００Ａ］と同様の工程において、ｎチャネル型半導体装置１０Ｎ及びｐチャネル型半導体装置１０Ｐのそれぞれのために、素子分離領域２２及び活性領域２３を周知の方法で形成した後、周知の方法で、ｎチャネル型半導体装置１０Ｎ及びｐチャネル型半導体装置１０Ｐのそれぞれのために、シリコン半導体基板２１の表面にダミーゲート絶縁膜、ダミーゲート電極、ハードマスク膜を形成する。次いで、［工程−１００Ｂ］と同様の工程において、ｎチャネル型半導体装置１０Ｎ及びｐチャネル型半導体装置１０Ｐのそれぞれのために、ダミー側面絶縁膜を形成し、［工程−１００Ｃ］と同様の工程において、ｎチャネル型半導体装置１０Ｎ及びｐチャネル型半導体装置１０Ｐのそれぞれのために、第１の応力印加膜を形成する。その後、［工程−１００Ｄ］と同様の工程において、ｎチャネル型半導体装置１０Ｎ及びｐチャネル型半導体装置１０Ｐのそれぞれのために、ソース／ドレイン領域３７Ｎ，３７Ｐを形成する。そして、［工程−１００Ｅ］と同様の工程において、ｎチャネル型半導体装置１０Ｎ及びｐチャネル型半導体装置１０Ｐのそれぞれのために、ソース／ドレイン領域３７Ｎ，３７Ｐの上部にシリサイド層を周知の方法で形成した後、全面に第２の応力印加膜を形成する。次いで、［工程−１００Ｆ］と同様の工程において、全面に第１層間絶縁層４１を形成する。そして、［工程−１００Ｇ］と同様の工程において、ダミーゲート電極及びダミーゲート絶縁膜を除去して、ゲート電極形成用の溝部を得る。その後、［工程−１００Ｈ］と同様の工程において、ｎチャネル型半導体装置１０Ｎ及びｐチャネル型半導体装置１０Ｐのそれぞれのために、ゲート電極形成用の溝部内にゲート絶縁膜３２及びゲート電極３１を形成する。
【００８３】
［工程−３１０］
その後、［工程−１１０Ｉ］と同様の工程において、ｎチャネル型半導体装置１０Ｎ及びｐチャネル型半導体装置１０Ｐのそれぞれのために、第１層間絶縁層４１に、ソース／ドレイン領域３７Ｎ，３７Ｐに接続された溝状の第１コンタクト部４３Ｎ，４３Ｐを形成する。
【００８４】
具体的には、第１層間絶縁層４１の上にレジスト層を形成し、このレジスト層にリソグラフィ技術に基づき溝状の開口部を形成し、レジスト層をエッチング用マスクとして第１層間絶縁層４１をエッチングし、レジスト層を除去する。こうして、図１４に示すように、第１層間絶縁層４１に、ｎチャネル型半導体装置１０Ｎの第１コンタクト部４３Ｎを形成するための溝状の形状を有する開口部４３Ａnを形成することができる。
【００８５】
次いで、スパッタリング法にて、全面にＴｉ層、ＴｉＮ層、タングステン層を、順次、形成し、第１層間絶縁層４１上のタングステン層、ＴｉＮ層、Ｔｉ層をＣＭＰ法にて除去することで、溝状の形状を有する開口部４３Ａn内に、ソース／ドレイン領域３７Ｎに接続された溝状の第１コンタクト部４３Ｎを形成することができる（図１５参照）。
【００８６】
その後、第１層間絶縁層４１の上に再びレジスト層を形成し、このレジスト層にリソグラフィ技術に基づき溝状の開口部を形成し、レジスト層をエッチング用マスクとして第１層間絶縁層４１をエッチングし、レジスト層を除去する。こうして、図１６に示すように、第１層間絶縁層４１に、ｐチャネル型半導体装置１０Ｐの第１コンタクト部４３Ｐを形成するための溝状の形状を有する開口部４３Ａpを形成することができる。
【００８７】
次いで、スパッタリング法にて、全面にＴｉ層、ＴｉＮ層、タングステン層を、順次、形成し、第１層間絶縁層４１上のタングステン層、ＴｉＮ層、Ｔｉ層をＣＭＰ法にて除去することで、溝状の形状を有する開口部４３Ａp内に、ソース／ドレイン領域３７Ｐに接続された溝状の第１コンタクト部４３Ｐを形成することができる（図１７参照）。
【００８８】
ここで、ゲート電極３１の頂面、第１コンタクト部４３の頂面及び第１層間絶縁層４１の頂面は同一平面内にある。ｎチャネル型半導体装置１０Ｎの場合、ｐチャネル型半導体装置１０Ｐの場合のそれぞれにおけるタングステン層のスパッタリング法に基づく成膜条件は、実施例１にて説明したと同様とすればよい。また、第１コンタクト部４３Ｎと第１コンタクト部４３Ｐの形成順序は、本質的に任意である。
【００８９】
［工程−３２０］
その後、実施例１の［工程−１２０］と同様にして、全面に、ＳｉＮから成り、厚さ２０ｎｍ〜５０ｎｍ程度のエッチングストップ層を形成し、更に、ＳｉＯ2から成る第２層間絶縁層５１を形成する。
【００９０】
［工程−３３０］
次いで、実施例１の［工程−１３０］と同様にして、第２層間絶縁層５１の上にレジスト層を形成し、このレジスト層にリソグラフィ技術に基づき孔状の開口部を形成し、レジスト層をエッチング用マスクとして第２層間絶縁層５１及びエッチングストップ層をエッチングし、レジスト層を除去する。こうして、第１コンタクト部４３Ｎ、４３Ｐの上方の第２層間絶縁層５１の部分に、第２コンタクト部５３Ｎ，５３Ｐを形成するための孔状の形状を有する開口部を形成することができる。同時に、ゲート電極３１の上方の第２層間絶縁層５１の部分に、第３コンタクト部５４を形成するための孔状の形状を有する開口部を形成することができる。
【００９１】
次いで、スパッタリング法にてＴｉ層、ＴｉＮ層を、順次、全面に形成し、更に、ＣＶＤ法にて全面にタングステン層を形成した後、第２層間絶縁層５１上のタングステン層、ＴｉＮ層、Ｔｉ層をＣＭＰ法にて除去することで、孔状の形状を有する開口部内に、第１コンタクト部４３Ｎ，４３Ｐに接続された孔状の第２コンタクト部５３Ｎ，５３Ｐを形成することができる（図１８参照）。同時に、孔状の形状を有する開口部内に、ゲート電極３１に接続された孔状の第３コンタクト部５４を形成することができる。
【００９２】
［工程−３４０］
その後、周知の方法で、第２層間絶縁層５１上に、第２コンタクト部５３Ｎ，５３Ｐ、第３コンタクト部５４と接続された配線を、ダマシンプロセスに基づき形成する。
【実施例４】
【００９３】
実施例４は、実施例３の半導体装置の製造方法の変形である。実施例４にあっては、第２の形態のゲート電極の形成方法を採用している。即ち、基体（シリコン半導体基板）上にｎチャネル型半導体装置及びｐチャネル型半導体装置のそれぞれのゲート電極を形成した後、基体にｎチャネル型半導体装置及びｐチャネル型半導体装置のそれぞれのソース／ドレイン領域及びチャネル形成領域を形成し、次いで、ｎチャネル型半導体装置及びｐチャネル型半導体装置のそれぞれのソース／ドレイン領域上にゲート電極の頂面と同一平面内に頂面を有する第１層間絶縁層を形成する。尚、実施例４にあっては、実施例３と異なり、第１層間絶縁層とゲート電極との間に、ゲート絶縁膜は延在していない。
【００９４】
以下、実施例４の半導体装置の製造方法を説明する。
【００９５】
［工程−４００］
先ず、実施例２の［工程−２００］と同様の工程において、ｎチャネル型半導体装置及びｐチャネル型半導体装置のそれぞれのために、基体（シリコン半導体基板）上にゲート電極を形成し、基体にソース／ドレイン領域及びチャネル形成領域を形成し、ソース／ドレイン領域上にゲート電極の頂面と同一平面内に頂面を有する第１層間絶縁層を形成する。
【００９６】
具体的には、実施例２にて説明した［工程−２００Ａ］〜［工程−２００Ｆ］を、ｎチャネル型半導体装置及びｐチャネル型半導体装置の製造に関して、適切に実行すればよい。即ち、実施例２の［工程−２００Ａ］と同様の工程において、ｎチャネル型半導体装置及びｐチャネル型半導体装置のそれぞれのために、シリコン半導体基板に素子分離領域及び活性領域を周知の方法で形成した後、周知の方法で、シリコン半導体基板の表面にゲート絶縁膜、ゲート電極、ハードマスク膜を形成する。次いで、実施例２の［工程−２００Ｂ］と同様の工程において、ｎチャネル型半導体装置及びｐチャネル型半導体装置のそれぞれのために、絶縁膜を全面に形成した後、エッチバックして、ゲート絶縁膜、ゲート電極及びハードマスク膜の側面に絶縁膜を残すことで、ダミー側面絶縁膜を得る。その後、実施例２の［工程−２００Ｃ］と同様の工程において、ｎチャネル型半導体装置及びｐチャネル型半導体装置のそれぞれのために、第１の応力印加膜を形成し、実施例２の［工程−２００Ｄ］と同様の工程において、ｎチャネル型半導体装置及びｐチャネル型半導体装置のそれぞれのために、ソース／ドレイン領域を形成する。その後、実施例２の［工程−２００Ｅ］と同様の工程において、ｎチャネル型半導体装置及びｐチャネル型半導体装置のそれぞれのために、ソース／ドレイン領域の上部にシリサイド層を周知の方法で形成した後、全面に第２の応力印加膜を形成する。次いで、実施例２の［工程−２００Ｆ］と同様の工程において、全面に第１層間絶縁層を、ＣＶＤ法に基づき形成する。そして、ゲート電極の頂面が露出するまで、第１層間絶縁層、第２の応力印加膜、ハードマスク膜を、ＣＭＰ法にて除去する。
【００９７】
［工程−４１０］
その後、実施例４においては、ゲート電極及びゲート絶縁膜を除去すること無く、実施例３の［工程−３１０］と同様にして、第１層間絶縁層に、ソース／ドレイン領域に接続された溝状の第１コンタクト部を形成する。ここで、ゲート電極の頂面、第１コンタクト部の頂面及び第１層間絶縁層の頂面は同一平面内にある。
【００９８】
［工程−４２０］
その後、実施例３の［工程−３２０］〜［工程−３４０］と同様の工程を実行することで、実施例４の半導体装置を得ることができる。
【００９９】
以上、本発明を好ましい実施例に基づき説明したが、本発明は、これらの実施例に限定されるものではない。実施例において説明した半導体装置の構造、構成は例示であり、適宜、変更することができるし、実施例において説明した半導体装置の製造工程や製造条件、使用した材料等も例示であり、適宜、変更することができる。
【０１００】
実施例１にあっては、第２コンタクト部５３、第３コンタクト部５４を、横一列に並ぶように配置した。また、実施例１にあっては、ゲート電極３１上の第３コンタクト部５４が活性領域２３の上方に位置している。これに対して、図１９に示す例にあっては、第２コンタクト部５３、第３コンタクト部５４を、横一列に並ばないように配置している。このような配置にすることで、配線６１をゲート電極３１の延びる方向に対して直角の方向に配置する場合、それぞれの配線が重ならなくなり、配線の長さを短くすることができる。また、図２０に示す例にあっては、ゲート電極３１上の第３コンタクト部５４が素子分離領域２２の上方に位置している。ゲート電極３１の幅が第３コンタクト部５４の径よりも狭くなってくると、第３コンタクト部５４とゲート電極３１との間のコンタクト抵抗が高くなってしまう。しかし、図２０に示す配置を採用することで、コンタクト抵抗の上昇を抑えることができる。
【０１０１】
以下、実施例３の半導体装置の変形例を説明する。図２１に示す変形例にあっては、第１コンタクト部４３Ｎ，４３Ｐには、１つの第２コンタクト部が接続されている。また、図２２に示す変形例にあっては、第２コンタクト部５３Ｎ，５３Ｐ、第３コンタクト部５４を、横一列に並ばないように配置している。図２３、図２４に示す変形例にあっては、素子分離領域２２の上方において、ゲート電極３１の幅を広げている。図２５に示す変形例にあっては、第１コンタクト部４３Ｎ，４３Ｐには、３つの第２コンタクト部５３，５３Ｎ，５３Ｐが接続されている。
【０１０２】
実施例においては、第２コンタクト部、第３コンタクト部を形成した後、配線を形成したが、所謂、デュアルダマシンプロセスに基づき、第２コンタクト部、第３コンタクト部及び配線を同時に形成することもできる。
【０１０３】
実施例１あるいは実施例３にて説明した半導体装置の製造方法にあっては、場合によっては、［工程−１００Ａ］、［工程−３００］において、ダミーゲート絶縁膜を形成する代わりに、例えば、ＨｆＯ2から成るゲート絶縁膜を形成し、その上にダミーゲート電極を形成し、［工程−１００Ｇ］においては、ダミーゲート電極７１のみを除去して、［工程−１００Ｈ］において、ゲート電極形成用の溝部８２内にゲート電極３１を形成するといった工程を採用してもよい。また、実施例３あるいは実施例４の半導体装置及びその製造方法にあっては、ｎチャネル型半導体装置の一方のソース/ドレイン領域とｐチャネル型半導体装置の一方のソース/ドレイン領域とは、溝状の形状を有する第１コンタクト部によって繋がっており、ｎチャネル型半導体装置の他方のソース/ドレイン領域及びｐチャネル型半導体装置の他方のソース/ドレイン領域上には、溝状の形状を有する第１コンタクト部が設けられているが、ｎチャネル型半導体装置の他方のソース/ドレイン領域とｐチャネル型半導体装置の他方のソース/ドレイン領域とは第１コンタクト部によっては繋がっていない構造とすることもできる。
【符号の説明】
【０１０４】
１０・・・半導体装置、２１・・・シリコン半導体基板（基体）、２２・・・素子分離領域、２３・・・活性領域、３１・・・ゲート電極、３２・・・ゲート絶縁膜、３３・・・第１のサイドウオール、３４・・・第２サイドウオール、３５・・・チャネル形成領域、３６・・・エクステンション領域、３７，３７Ｎ，３７Ｐ・・・・ソース／ドレイン領域、３８・・・応力印加膜、３９・・・シリサイド層、４１・・・第１層間絶縁層、４２・・・第２の応力印加膜、４３，４３Ｎ，４３Ｐ・・・第１コンタクト部、４３Ａ・・・レジスト層に設けられた溝状の形状を有する開口部、５１・・・第２層間絶縁層、５２・・・エッチングストップ層、５３，５３Ｎ，５３Ｐ・・・第２コンタクト部、５３Ａ，５４Ａ・・・レジスト層に設けられた孔状の形状を有する開口部、５４・・・第３コンタクト部、６１・・・配線、７１・・・ダミーゲート電極、７２・・・ダミーゲート絶縁膜、７３・・・ハードマスク膜、８１・・・ダミー側面絶縁膜、８２・・・ゲート電極形成用の溝部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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