(57)【特許請求の範囲】
【請求項１】
パワー回路に接続された半導体パワーデバイスと、
前記パワー回路内の電流を計測するためのカスコード電流センサとを含む組み合わせであって、前記カスコード電流センサは、前記半導体パワーデバイスのハイサイドに直列に接続され、前記カスコード電流センサは、
ソース端子およびドレイン端子が前記パワー回路に接続されたＰチャネルメインＭＯＳＦＥＴと、
Ｐチャネル検知ＭＯＳＦＥＴとを含み、前記検知ＭＯＳＦＥＴのソース端子は前記メインＭＯＳＦＥＴの前記ソース端子に接続され、前記メインＭＯＳＦＥＴおよび前記検知ＭＯＳＦＥＴの夫々のゲート端子は共に前記電流センサのゲート端子に接続され、前記メインＭＯＳＦＥＴおよび前記検知ＭＯＳＦＥＴは、共に、電流ミラー構成を形成し、
前記パワー回路は、直列に接続された、前記カスコード電流センサ、前記半導体パワーデバイスおよび負荷を含み、
前記メインＭＯＳＦＥＴおよび前記検知ＭＯＳＦＥＴのドレイン端子における夫々の電圧を同じ値に維持するための、電流検知およびバイアス回路を含み、
前記電流検知およびバイアス回路は、
前記メインＭＯＳＦＥＴの前記ドレイン端子に接続された第１の入力端子、および、前記検知ＭＯＳＦＥＴの前記ドレイン端子に接続された第２の入力端子を有するアンプと、
前記検知ＭＯＳＦＥＴを介して電流を送るように接続された第１の可変電流ソースとを含み、前記アンプの出力端子は、前記第１の可変電流ソースの入力端子に接続され、
前記第１の可変電流ソースは、第１の電流ソースＭＯＳＦＥＴおよび第２の電流ソースＭＯＳＦＥＴを含み、前記第１の電流ソースＭＯＳＦＥＴのゲート端子、および、前記第２の電流ソースＭＯＳＦＥＴのゲート端子およびドレイン端子は、前記アンプの前記出力端子に接続され、前記第１のソースＭＯＳＦＥＴおよび第２のソースＭＯＳＦＥＴの夫々のソース端子は、第１の電圧ソースに接続され、前記第１の電流ソースＭＯＳＦＥＴのドレイン端子は、前記検知ＭＯＳＦＥＴに接続される、組み合わせ。
【請求項２】
前記メインＭＯＳＦＥＴのドレイン端子におけるメイン電圧は、前記検知ＭＯＳＦＥＴのドレイン端子における検知電圧と等しい、請求項１に記載の組み合わせ。
【請求項３】
前記電流検知およびバイアス回路は、第２の可変電流ソースを含み、前記アンプの前記出力端子は、前記第２の可変電流ソースの入力端子に接続され、前記第２の可変電流減の出力端子は、前記カスコード電流センサの検知電流端子に接続される、請求項２に記載の組み合わせ。
【請求項４】
前記第２の可変電流ソースは、前記アンプの前記出力端子に接続されたゲート端子、前記第１の電圧ソースに接続されたソース端子および前記カスコード電流センサの検知電流端子に接続されたドレイン端子を有する第３の電流ソースＭＯＳＦＥＴを含む、請求項３に記載の組み合わせ。
【請求項５】
パワー回路に接続された半導体パワーデバイスと、
前記パワー回路内の電流を計測するためのカスコード電流センサとを含む組み合わせであって、前記カスコード電流センサは、前記半導体パワーデバイスに直列に接続され、前記カスコード電流センサは、
ソース端子およびドレイン端子が前記パワー回路に接続されたメインＭＯＳＦＥＴと、
検知ＭＯＳＦＥＴとを含み、前記検知ＭＯＳＦＥＴのソース端子は前記メインＭＯＳＦＥＴの前記ソース端子に接続され、前記メインＭＯＳＦＥＴおよび前記検知ＭＯＳＦＥＴの夫々のゲート端子は前記電流センサのゲート端子に接続され、前記メインＭＯＳＦＥＴおよび前記検知ＭＯＳＦＥＴは、共に、電流ミラー構成を形成し、
前記パワー回路は、直列に接続された、前記カスコード電流センサ、前記半導体パワーデバイスおよび負荷を含み、
前記メインＭＯＳＦＥＴおよび前記検知ＭＯＳＦＥＴのドレイン端子における夫々の電圧を同じ値に維持するための、電流検知およびバイアス回路をさらに含み、
前記電流検知およびバイアス回路は、
前記メインＭＯＳＦＥＴおよび検知ＭＯＳＦＥＴのドレイン端子における電圧を、夫々交互に抽出するように設定されたアナログマルチプレクサと、
前記アナログマルチプレクサに接続された入力端子を有するアナログ−デジタルコンバータと、
前記アナログ−デジタルコンバータの出力端子に接続された入力端子を有し、前記メインＭＯＳＦＥＴのドレイン端子の電圧と前記検知ＭＯＳＦＥＴのドレイン端子との電圧との間の差のデジタル表現を比較するデジタルコンパレータと、
前記デジタルコンパレータの出力端子に接続された入力端子を有するデジタル−アナログコンバータと、
前記検知ＭＯＳＦＥＴを介して電流を送るように接続された第１の可変電流ソースとを含み、前記デジタル−アナログコンバータの出力端子は、前記第１の可変電流ソースの入力端子に接続されている、組み合わせ。
【請求項６】
前記電流検知およびバイアス回路は、第２の可変電流ソースを含み、前記デジタル−アナログコンバータの前記出力端子は、前記第２の可変電流ソースの入力端子に接続され前記第２の可変電流ソースの出力端子は、前記カスコード電流センサの検知電流端子に接続される、請求項５に記載の組み合わせ。
【請求項７】
請求項１に記載の組み合わせであって、前記半導体パワーデバイスは、パワーＭＯＳＦＥＴを含み、前記組み合わせは、
ブーストコンバータと、
前記カスコード電流センサの電流検知端子に、過電流遮断コンパレータを介して接続された入力端子と、前記パワーＭＯＳＦＥＴのゲート端子に接続された出力端子とを有する
パルス幅モジュレータと、
前記パワー回路に接続されたインダクタと、
前記インダクタおよび前記パワーＭＯＳＦＥＴの間に配置された前記パワー回路内のノードと、前記ブーストコンバータの出力端子との間に接続された整流ダイオードとをさらに含む、組み合わせ。
【請求項８】
請求項１に記載の組み合わせであって、前記半導体パワーデバイスは、パワーＭＯＳＦＥＴを含み、前記組み合わせは、
バックコンバータと、
前記カスコード電流センサの電流検知端子に、過電流遮断コンパレータを介して接続された入力端子と、前記パワーＭＯＳＦＥＴのゲート端子を駆動するように接続された出力端子とを有するパルス幅モジュレータと、
前記パワー回路に接続された整流ダイオードと、
前記整流ダイオードおよび前記パワーＭＯＳＦＥＴの間に配置された前記パワー回路内のノードと、前記バックコンバータの出力端子との間に接続されたインダクタとをさらに含む、組み合わせ。
【請求項９】
請求項１に記載の組み合わせであって、前記組み合わせは、トーテムポールプッシュプル回路と、前記パワー回路に接続された第２の半導体パワーデバイスと、前記第１の半導体パワーデバイスおよび前記第２の半導体パワーデバイスの間の前記パワー回路内に配置されたノードに接続された負荷とをさらに含む、組み合わせ。
【発明の詳細な説明】
【技術分野】
【０００１】
発明の分野
この特許は、ディスクリートパワー半導体デバイスに関し、より特定的には、ディスクリート半導体デバイス内の電流を精度良く検知する方法に関する。
【背景技術】
【０００２】
発明の背景
パワー半導体デバイスは、今日において、電源、電圧レギュレータ、ＤＣ／ＤＣコンバータ、モータドライブ、安全スイッチ、バッテリ切断スイッチ、省電力負荷スイッチ、電流リミッタ、ポート保護デバイス、オーディオアンプなどを含む電気システムの幅広い分野において用いられている。
【０００３】
ほとんどでなくとも、多くのパワー電気アプリケーションにおいて、電流の検知は、回路作動と、安全および保護特性との両方にとって重要である。電流の検知に対する要件は変わる一方で、３００ｍＡより大きい電流を引き込むアプリケーションにとって、電流の検知に対する要求は一般的である。電流の監視にとっての最も一般的な用途は、過電流遮断機能またはＯＣＳＤ機能にある。ＯＳＣＤの目的は、大きく、かつ危険になり得る電流が流れ始めたときに、回路を切ることである。
【０００４】
負荷が短絡した場合に、過電流状態につながる一般的な状態が発生する。この理由のため、ＯＣＳＤは、時折「短絡路」保護または「クローバ」保護と呼ばれる。電流が監視される場所、すなわち、負荷内または負荷を制御するトランジスタ内に対する様々な方策がある。負荷の経路内において、ある場所へ間欠的に直接アクセスすることは実用的ではなく、代わりに、アクティブなデバイス、トランジスタまたは半導体コンポーネント内、および、好ましくは、たとえば、発電機、バッテリまたは制限された電源などの、回路の電力入力またはソースから回路に流れる電流を制御するデバイス内において、電流が監視される。
【０００５】
電流を監視する他の方策は、電流の制限を容易にする。ドレイン電流が飽和するパワーＭＯＳＦＥＴまたはＩＧＢＴなどのパワーデバイスにおいて、フィードバックを用いることにより、デバイスのドレイン−ソース間電圧にかかわらず、デバイスのドレイン電流が比較的一定になるように、デバイスを作動させることができる。電流が伝導されている間、電圧が維持されるため、電流リミッタは、方程式Ｐloss＝ＶDS・ＩDに従う電力を用いる。ＩDとＶDSとの積が、維持された時間間隔に対して大きくなり過ぎると、デバイスはオーバーヒートし、損傷し得る。したがって、電流制限は、しばしば、デバイスまたはシステムに対して修繕不可能な損傷が生じる前にオーバーヒートしているデバイスを切り離す、過剰温度保護電気回路と連結される。それでもなお、正確な電流制限は、デバイスの電流の正確な測定を必要とする。
【０００６】
別のアプリケーションにおいて、電流情報は、システムコントロールにおいて用いられる。たとえば、電流モードスイッチング電源において、負荷電流情報は、異常な増幅器に与えられる電圧傾斜の傾きを制御するために用いられ、それによって、制限品質、過渡応答時間および回路の安定性に影響を与える。スリューレートコントロールド負荷スイッチにおいては、ノイズおよび過渡電流スパイクを最小にするように、閉ループ制御下で電流に傾斜が付けられる。電流フィードバックを用いる（しばしば、電圧フィードバックと共に用いる）ことにより、閉ループ制御は、システムの制御性および安定性の両方を向上する。
【０００７】
従前の電流検知技術：電流検知のために、４つの技術が一般的に用いられる。これらの従来方法は、以下のものを含む。
【０００８】
・電流検知レジスタ
・ＶDSの検知
・磁流の検知
・集積電流ミラー
以下、これらの検知技術、それらの動作原理、回路の実現および電気的特性について説明する。
【０００９】
最も一般的な用途の電流検知技術は、電流検知レジスタを用いる。図１Ａに示されるように、電流検知回路１は、ロードまたはインダクタ９を駆動するＰチャネルＭＯＳＦＥＴ４およびＮチャネルＭＯＳＦＥＴを含むプッシュプルパワー出力ステージを含む。抵抗RSENSEの電流検知レジスタ２は、回路に流れ込む電流を検知するように、ＶCCパワー入力とＰチャネルＭＯＳＦＥＴ４との間に挿入される。オペアンプ５は、検知レジスタ２に渡って計測された信号、たとえば電圧を増幅する。アンプ５の出力上の電圧Ｖoは、下記の関係で与えられるように、検知レジスタ２内の電流Ｉに比例する。
【００１０】
Ｖo＝Ａv（Ｉ・Ｒsense＋Ｖoffset）∝Ｉ
ＡVは、アンプ５の閉ループ電圧のゲインであり、Ｖoffsetは、アンプ内のある任意の電圧オフセットであり、極性は正または負である。抵抗型電流検知回路は、信号Ｖoを、ＰＷＭ制御、スリューレート制御、電流制限などのアナログ電気回路を含み得る制御電気回路に送る。
【００１１】
電圧Ｖoは、過電流遮断のように、コンパレータ６および電圧基準７を用いて、否／否通過（no/no-go）判断をするためにも用いられる。ＭＯＳＦＥＴ４内の電流が、いくらかの、予め規定された値を超えた場合はいつでも、コンパレータ６の出力が反応し、その状態が反転し、過電流状態が発生したことを示す。コンパレータ６は、コンパレータのトリップ点の付近のチャタリング、すなわち、望まない振動を回避するため、しばしば、ヒステリシスを含む。
【００１２】
検知レジスタの方策の利点は、ＭＯＳＦＥＴ内の電流、および、ＭＯＳＦＥＴの寄生ソース−ドレイン間ダイオードの電流（それが電流を伝えたときはいつでも）の両方を計測する能力を含む。零の温度係数のレジスタが用いられた場合は、広い温度の範囲において、正確に電流計測を行なうことができる。零の温度係数のレジスタは、プリントされた回路基板の慎重な設計によって、レジスタと半導体との間の寄生インダクタンスが小さく維持されなけねばならないという注意とともに、集積型または分離型のいずれかのデバイスと共同して用いられ得る。
【００１３】
他の電流検知技術とは異なり、検知レジスタの方法は、デバイスがスイッチとして作動していようが、電流ソースとして作動していようが、デバイスの任意の作動領域の電流を計測できる。たとえば、検知レジスタは、ＭＯＳＦＥＴの線形領域内で作動している、すなわち可変レジスタとして作動しているＭＯＳＦＥＴ内の電流を計測することができる。検知レジスタは、ＭＯＳＦＥＴの、動作の飽和領域内で作動している、すなわち定電流ソースまたは電流リミッタとして作動しているＭＯＳＦＥＴ内の電流を計測することもできる。この方法は、飽和の端にあるトランジション（edge-of-saturation transition)または、線形領域および飽和領域の間のいわゆる「膝」領域におけるＭＯＳＦＥＴ電流さえも計測することができる。この方法は、デバイスがアバランシェ降伏した場合の電流を計測することもできる。
【００１４】
さらに、ＶCCの値とは無関係に、検知レジスタ２に渡って高い電圧が表れることはないため、アンプ５への入力は、高い電圧を乗り切る、または高電圧デバイスを用いる必要はない。
【００１５】
ＭＯＳＦＥＴ４のソースに接続されているため、レジスタ２に渡ってあり得る最大電圧の大きさは、｜ＶGS−Ｖt｜と等しい量に制限される。示されるＶGSは、ＰチャネルＭＯＳＦＥＴ４のソースに対するＰチャネルＭＯＳＦＥＴ４上のゲート電圧である。よって、たとえば、−１Ｖのしきい値電圧に対してＶGS＝−５Ｖである場合、レジスタ２に渡る最大電圧およびアンプ５のインプットの最大電圧は、Ｖcc＝２４Ｖであっても４Ｖに制限される。
【００１６】
検知レジスタを用いることのもう一つの利点は、ディスクリート検知レジスタが用いられた場合、レジスタの精度は、必要に応じて±１％または±０．５％の許容誤差で特定されるということである。検知回路の精度は、したがって、計測された信号がアンプの入力オフセット電圧に比べて大きいように設けられたアンプ５のオフセット電圧によって制限される。
【００１７】
検知レジスタの電流検知方法の問題は、ノイズ、すなわち信号−ノイズと、望まない電力損失との間での、固有かつ不可避な妥協である。検知レジスタ２の抵抗Ｒsenseが小さすぎると、検知レジスタ２に渡って検知される電圧は、ノイズに極めて敏感になり、計測することが困難になる。デバイスのメイン電流経路内で電圧が計測されるため、トランジェント、電流スパイクおよび容量性変位電流が、ノイズが多く、およびジッタが大きい出力を引き起こす信号としてアンプ５の入力に瞬時に現れる。
【００１８】
逆に、Ｒsenseが大きすぎると、効率を悪化させ、望まないダイ加熱につながる、過大なＩ2・Ｒsense電力損失がレジスタ２内で生じる。たとえば、検知レジスタ２の抵抗が、直列に接続されたＭＯＳＦＥＴ４の抵抗の１０％であるように選択された場合、１５０ｍΩの抵抗を有するＭＯＳＦＥＴに対して、Ｒsenseの値は１５ｍΩである。安定状態での２Ａの負荷において、ＭＯＳＦＥＴ４は０．６Ｗを消費し、検知レジスタ２は、その量の１０％、すなわちさらに６０ｍＷを消費する。全てのスイッチング損失を無視すると、レジスタおよびＭＯＳＦＥＴは合わせて６６０ｍＷを消費する。そして、レジスタ２に渡る電圧Ｖsenseは、Ｖsense＝Ｉ・Ｒsense、すなわち３００ｍＶとなる。この値は、アクティブな制御電気回路内において積算、計測および使用が容易である。
【００１９】
一方、伝達損失を低減することにより効率を向上するため、ＭＯＳＦＥＴ４が２０ｍΩの抵抗を有していたとすると、その１０％として、電流検知レジスタはたった２ｍΩの値を有し、２Ａは、アンプのオフセット電圧よりも小さい、たった４ｍＶの降下を示す。アンプ５のオフセット電圧は、ウエハのロット毎に数ミリボルト異なり得るため、そのような回路の精度は非常に悪くなる。
【００２０】
この感度を最小にするため、５ｍΩのレジスタは、レジスタ２に渡る、より計測し易い１０ｍＶの降下を示すが、残念ながら、電力消費量が５０％増加し、ＭＯＳＦＥＴの損失を超える。これは、総損失が、検知レジスタ無しでの８０ｍＷから、１００ｍＷに増加することを意味し、全体的な増加量が２５％であることを意味する。また、オフセットの大きさと、計測値とが互いに近づくにつれ、すなわち、Ｖsense→Ｖoffsetになるにつれ、より高価な精密電流検知レジスタを用いたとしても、電流検知精度は非常に悪くなるとともに、３０％以上変動し得る。
【００２１】
もう一つのあり得る妥協は、直列の検知レジスタ２によって助長される付加的な抵抗を補正するためのＭＯＳＦＥＴの抵抗の低くするために、ＭＯＳＦＥＴ４の寸法を増大することである。この方策はある程度役に立つが、スイッチング回路においては限定的である。ＭＯＳＦＥＴ４の寸法の、どうような増大もＭＯＳＦＥＴ４のキャパシタンスを増大し、これに対応してスイッチング損失が増大するからである。そのようなトレードオフは、特に高いスイッチング周波数でのスイッチング損失の増大と引き換えに、伝導損失を低減する。
【００２２】
電流検知レジスタの技術の代替は、ＶDSの検知である。ＶDSの検知において、パワーＭＯＳＦＥＴに渡る電圧降下が、デバイス内の電流を算出するために用いられる。この計測方法は、ＭＯＳＦＥＴが線形領域内で作動している場合、すなわち、ＭＯＳＦＥＴが準一定の抵抗を用いるオン状態のスイッチとして振舞っている場合のみ有効である。図１Ｂに示す回路１０において示されるように、この技術は、ＭＯＳＦＥＴ１２のドレイン端子およびソース端子に渡って直接接続されたオペアンプ１４を用いてパワーＭＯＳＦＥＴ１２に渡る電圧を監視することを伴う。十分に高められるように、たとえば、ＶGS＝−１０Ｖとして、ＭＯＳＦＥＴ１２がオン状態においてバイアスされていると、電流検知アンプ１４の電圧出力Ｖoは、オン抵抗ＲDS(on)を用いて、
Ｖo＝Ａv（Ｉ・ＲDS(on)＋Ｖoffset）∝Ｉ
によって与えられる。
【００２３】
ここで、Ａvは、アンプ１４の閉ループ電圧ゲインであり、Ｖoffsetは、極性が正または負である、アンプにおける任意の電圧オフセットを表す。抵抗型電流検知回路は、ＰＷＭ制御、スリューレート制御、電流制限などのアナログ電気回路を含み得る制御電気回路に、信号Ｖoを送る。電圧Ｖoは、過電流遮断のように、コンパレータ１６および電圧基準１５を用いて、否／否通過（no/no-go）判断をするためにも用いられる。設計されたように、ＭＯＳＦＥＴ１２内の電流が、いくらかの、予め規定された値を超えた場合はいつでも、コンパレータ１６の出力が反応し、その状態が反転し、過電流状態が発生したことを示す。コンパレータ１６は、コンパレータのトリップ点の付近のチャタリング、すなわち、望まない振動を回避するため、しばしば、ヒステリシスを含む。
【００２４】
ＶDSの検知の利点は、関数が実質的に自由であるということである。なぜならば、ＶDSの検知は、インテグレーテッドＭＯＳＦＥＴまたはディスクリートＭＯＳＦＥＴであり得るパワーＭＯＳＦＥＴに渡る電圧の検知に依存するからである。
【００２５】
電流が監視されるデバイスがＭＯＳＦＥＴである限り、ＶDSの検知技術は、適用可能である。ＶDSの値を計測することが要求されるアンプは別として、特別なバイアス電気回路またはフローティング電源は必要でない。
【００２６】
電流検知レジスタの技術とは異なり、ハイ電流経路に直列に組み込まれる付加的なデバイスは無いため、ＶDSの検知は、並列監視技術と考えられる。付加的な直列要素がないため、パワーＭＯＳＦＥＴの性能の悪化はなく、伝導損失またはスイッチング損失の増大もない。したがって、回路の性能は、デバイスだけの性能に対して理想的である。電流を検知しないデバイスにおける電圧と同等の電圧を用いて、効率が向上する。
【００２７】
ＶDSの検知の一つの大きな問題は、電流の判定が、パワーＭＯＳＦＥＴの抵抗に依存するということである。残念ながら、パワーＭＯＳＦＥＴの抵抗は、パラメータに関する無数の電気的なプロセスに対して過敏である。作動中、ＶGS、ＶDSおよび温度条件の動的かつ一定の変化は、全てＭＯＳＦＥＴの抵抗に影響を及ぼし、回路の、正確に電流を検知する能力を妨げる。プロセスパラメータ、たとえば、しきい値電圧Ｖt、エピタキシャルの厚さおよびドーピング、ジャンクションの深さおよび集中、および金属の厚さおよびボンドワイヤの配置さえも、パワーＭＯＳＦＥＴの線形領域Ｉd−ＶDSの特性に影響を与えるため、予測的またはアルゴリズム的な方策を用いて環境的な影響を単に排除することはできない。
【００２８】
たとえば、特定のデバイスに対して、特に、ＶDSの高い値が、デバイスを準飽和に、すなわち、線形作動領域および飽和作動領域の間の膝領域内に押しやる場合、電気的バイアスの状態および周囲の熱の状態によって、電流が容易に±２５％変化する。バッチ毎のプロセスの変動を含めて、電流検知の許容誤差は、±５０％と同じくらい悪くなり得る。パッケージング、ベンダー、ウェアの工場または放熱が変わると、ＶDSの検知および過電流保護電気回路は、完全に機能しなくなる。いくつかの例では、システム設計者は、不注意で過電流保護の作動を無効にせずに、アプリケーションにおけるパワーＭＯＳＦＥＴの寸法およびオン抵抗を意図的に変更することが知られている。
【００２９】
ＶDSの検知は、準一定抵抗のように振舞うデバイスに依存するため、ＩＧＢＴのサイリスタ、ダイオードまたは少数のキャリア搬送または伝導性の調整を含む全てのデバイスにおいて、電流を検知するためにＶDSの検知することは用いられ得ない。そのようなデバイスは、電圧と電流との線形な関係が明白でないからである。ＶDSの検知は、パワーＭＯＳＦＥＴにおけるダイオード電流を監視することもできず、アバランシェ電流を検出しない。
【００３０】
ＶDSの検知を用いることのもう一つの複雑な問題は、オペアンプ１４は、パワーＭＯＳＦＥＴ１２と同じ電圧、電圧トランジェントおよびスパイクを受け、さらに損傷なくこれらの電圧に耐えることができなければならないということである。さらに複雑なことに、ＭＯＳＦＥＴ１２が切られた場合またはスイッチングトランジェントを受けている場合、すなわち、ＶDSが一時的に大きい間にデバイスが電流を伝導している場合はいつでも、ＶDSの過電流検出電気回路が無効にされなければならない。
【００３１】
過電流コンパレータ１６は、ＭＯＳＦＥＴ１２が完全にオンであるとともに抵抗状態にある場合にのみ有効であるため、ＶDSの検知を用いるいかなるコントローラも、他の全ての時間において過電流検出フラッグを見えなく、すなわち無視しなければならない。ＶDS検知回路の機能が無効にされている間に、回路の短絡が発生すると、回路は、損傷および危険な過電流状態の可能性から保護されなくなる。ＶDSの検知のみに依存しないようにするため、このような様々な障害シナリオをチェックするために付加的な電気回路がふくまれなければならない。
【００３２】
別の電流検知技術である磁流検知は、磁場を引き起こす電流を変化する時間に依存し、マクスウェルの方程式に従って電流を算出するため磁場の強さを計測する。場を正確に計測するため、磁気センサは導体を完全に取囲まなければならない。集積回路内のデバイスの大きさおよびほとんどの要素は小さすぎて、実質的な磁場を生成することはできない。
【００３３】
別の要因が、磁気センサを妨げ、読み出しを誤らせるため、検出の感度も同様に問題である。最後に、ほとんどの磁気検出システムは、かなり低いバンド幅を有し、役に立たない、すなわち、電気システムまたは電圧レギュレータにおいて一般的なマイクロ秒の変化に反応する。したがって、磁気の検知は、パワー電気システムの大多数において、電流の検知に対する有効な選択肢ではない。
【００３４】
インテグレーテッド電流検知を有する分割ドレインＭＯＳＦＥＴ；パワー集積回路における最も一般的な電流検知技術は、図２Ａに示される、分割ドレイン電流ミラー２０である。ハイサイド電流ミラー２２は、一つは大きくて、一つは小さく、共通のソースおよびゲート端子を有する、２つのプレーナＭＯＳＦＥＴ２３Ａおよび２３Ｂを含む。Ｗのゲート幅を有する、小さい方のＭＯＳＦＥＴ２３Ｂは、従属している電流ソース２４によって設定される電流Ｉ2を伝える。電流Ｉ2は、一般的に、メインパワーＭＯＳＦＥＴのドレインにおける電圧ＶD1に関するフィードバック信号２７に応じて調整される。Ｗのｎ倍のゲート幅を有する大きい方のメインパワーＭＯＳＦＥＴ２３Ａは、負荷２１およびローサイドＭＯＳＦＥＴ２５に接続される。ＭＯＳＦＥＴ２３Ａおよび２５は、負荷２１を駆動する、補完的なＭＯＳＦＥＴプッシュ−プル出力を一緒に形成し、同程度の定格電流を有する。たとえば、電流Ｉ1は、２アンペア以上である。
【００３５】
検知ＭＯＳＦＥＴ２３Ｂは、理想的には、電流検知精度を犠牲にすることなくできるだけ小さく造られる。様々な設計事項によって、一般的に寸法比ｎは、数桁、１０〜１０6以上変動する。パワー電気アプリケーションにとって、電流センサＭＯＳＦＥＴ２３Ｂは、一般的に、メインパワーＭＯＳＦＥＴ２３Ａよりも、少なくとも３から４桁小さい。したがって、同程度のバイアス条件下においては、ミラー２２の２つのＭＯＳＦＥＴ内のそれぞれの電流は、スケール係数「ｎ」に比例する比率となる、すなわち、
Ｉ2＝Ｉ1／ｎ
である。
【００３６】
たとえば、ｎ＝５０００であると、理想的には、ＭＯＳＦＥＴ２３Ｂ内に流れる電流Ｉ2の大きさは、メインパワーＭＯＳＦＥＴ２３Ａ内を流れる電流Ｉ1の大きさの０．０５％になるべきである。この比率では、１アンペアの負荷の電流が、５００μＡの検知電流Ｉ2を引き起こす。ｎ＝１０，０００であると、検知電流Ｉ2は１０μＡに減少する。１マイクロアンペアを下回る電流は、よりノイズに過敏であり、賢明ではない。
【００３７】
電流ミラー２２を実現する際における重要な側面は、メインパワーＭＯＳＦＥＴ２３Ａと同一の構造で検知ＭＯＳＦＥＴ２３Ｂを設計すること、および、共通のシリコンダイスにおいて２つのデバイスを共同製造（co-fabricate）することである。マスク設計およびデバイスの配置が幾何学的に関係するミスマッチを除去しつつ、モノリシック共同製造(Monolithic co-fabrication)は、マッチングに影響を及ぼすバッチ毎のばらつきのリスクを最小限にする。
【００３８】
たとえば、図２Ｂは、ＭＯＳＦＥＴ３０の電流ミラー対を示す。ＭＯＳＦＥＴ３０の電流ミラー対は、Ｐ+ソース３４ＢおよびＰ+ドレイン３５Ｂを含む、幅Ｗのアクティブ領域３１を含み、Ｐ+ソース３４ＡおよびＰ+ドレイン３５Ａを含む、幅ｎ・Ｗのアクティブ領域３２をさらに含む。ソースインプラントおよびドレインインプラントは、アクティブ領域３１および３２を横断するポリシリコンゲート３３に対してセルフアライン（self aligned）である。ゲート３３の方位的な位置付けは、マッチングを向上するとともに、製造プロセスに起因する如何なる方位的な影響を低減するため、両方のデバイスに対して同じである。
【００３９】
ソース領域３４Ａおよび３４Ｂは、接点３７Ａおよび３７Ｂで接続されており、ＶCCに接続された、共通のソース金属インターコネクト４０Ｂを共有する。Ｐ＋ドレイン３５Ａは、接点３８Ａで金属インターコネクト４０Ｄに接続され、Ｐ＋ドレイン３５Ｂは、接点３５Ｂで金属インターコネクト４０Ｃに接続される。ゲート３３は、接点３９および金属インターコネクト４０Ｃを介して接続される。各々のデバイスは、シングルストライプとして示されるが、大きなデバイスは、実際には、小さいデバイスと同様の位置付けの、複数のパラレルストライプを含んでもよい。
【００４０】
分割ドレイン電流ミラーの別の例において、図２Ｃ中のブーストコンバータ４１は、インダクタ４５、レクチファイヤ４６、キャパシタ４７、および、負荷電流Ｉ1を有する大きなＭＯＳＦＥＴ４３Ａと検知電流Ｉ2を伝える小さな検知ＭＯＳＦＥＴ４３Ｂとを含むＮチャネル電流ミラーＭＯＳＦＥＴ対４２を含む。電流ミラーＭＯＳＦＥＴ４３Ａおよび４３ＢをオンにするようにＶG1が設定された場合はいつでも、従属電流ソース４４は、ＭＯＳＦＥＴ４３ＡおよびＭＯＳＦＥＴ４３Ｂの各々の電圧が同様、すなわちＶDS2≒ＶDS1になるまで、検知電流Ｉ2を調整する。
【００４１】
２つのドレイン電圧を同じ値にするための一般的な方法の一つは、電流ソース４４からの電流Ｉ2のレベルを制御するオペアンプ４８を用いることである。パワーＭＯＳＦＥＴ４３Ａのドレイン電圧ＶD1に繋がれた一つのインプットと、電流検知ＭＯＳＦＥＴ４３Ｂのドレイン電圧ＶD2に繋がれた別のインプットとを用いて、オペアンプ４８は、２つの電圧を同じ値にするように検知電流Ｉ2を動的に調整するよう試みる。検知ＭＯＳＦＥＴ４３Ｂのドレイン電圧ＶD2とメインＭＯＳＦＥＴ４３Ａのドレイン電圧ＶD1とを正規化することによって正確な電流の検知を達成する従属電流ソース４４の重要性は、トランジスタの作動領域に大きく依存する。
【００４２】
図２Ｄに示されるように、グラフ５０は、固定されたゲート電圧ＶGS1に両方ともバイアスされた、ミラーＭＯＳＦＥＴ４３Ａおよび４３Ｂに対するＩD−ＶDS電流特性を示す。領域５１Ａおよび５２Ａを含む高い方の電流Ｉ1を表わす曲線は、ｎ・Ｗのゲート幅を有する大きい方のデバイスであるＭＯＳＦＥＴ４３Ａを表わす。線５１Ｂおよび５２Ｂを含む低い方の電流Ｉ2を表わす曲線は、Ｗのゲート幅を有する小さい方のデバイスであるＭＯＳＦＥＴ４３Ｂを表わす。ＶDSの任意の所与の値において、電流の比率Ｉ2／Ｉ1はｎに等しい。
【００４３】
たとえば、ＶDS3より上の、作動の飽和領域においては、両方の曲線５１Ａおよび５１Ｂによって、飽和条件ＶDS＞（ＶGS1−Ｖt）が満たされ、ドレイン電圧によってドレイン電流ＩDが顕著に変化するということがない。特に、ドレイン電圧ＶDS4では、点５４Ａおよび５４Ｂにおける電流Ｉ1（ｓａｔ）およびＩ2（ｓａｔ）は、Ｉ2（ｓａｔ）＝ｎ・Ｉ1（ｓａｔ）となるように、比率「ｎ」を維持する。
【００４４】
ＭＯＳＦＥＴ４３Ｂ上のドレイン電圧（点５４Ｂ）が、ＶDS3に変化するならば、電流は実質的に変化せず、ドレイン電圧が一致していないにもかかわらず、比率「ｎ」は維持され続ける。言い換えると、飽和状態における電流検知にとって、同じドレイン電圧を正確に維持することの重要性は、最小である。従属電流ソース４４の役割は、ＶDS3より上のドレイン電圧にとって重要性が低い。図２Ｅに示されるように、飽和状態における電流検知は、グラフ５５中の曲線５８によって示されるように±１５％の不正確性を示し、この不一致は、大抵、短絡したチャネルの影響などの、デバイスに関する減少に起因する。
【００４５】
ＭＯＳＦＥＴ４３Ａおよび４３Ｂが作動の線形領域にある場合の電流ミラーの挙動は顕著に異なる。電圧ＶDS2よりも下においては、（ＶGS1−Ｖt）＞ＶDSとなり、デバイスは、両方とも、電流５２Ａおよび５２Ｂを有する線形領域にある。特に、電圧ＶDS1における電流５３Ａおよび５３Ｂは、Ｉ2（ｌｉｎ）＝ｎ・Ｉ1（ｌｉｎ）となるように、比率「ｎ」を示す。電流検知デバイス上のＶDSのいかなる僅かな差、すなわち、ＶD2≠ＶD1である場合、電流費が劇的に変化し、電流の計測における重大なエラーとなる結果になる。
【００４６】
それは、メインＭＯＳＦＥＴ４３Ａおよび検知ＭＯＳＦＥＴ４３Ｂの両方において同じドレイン電圧を維持する従属電流ソース４４に、線形領域における正確な電流計測が依存するということである。グラフ５５中の曲線５６によって示されるように、両方のデバイスに対して与えられたＶDSが一定に維持されれば、線形領域において、±１０％の精度またはそれよりも良い精度が達成され得る。僅かな改善は、少ないプロセス変数が線形領域に影響を与えるためであり、特定の線形領域の作動は、飽和領域における作動よりも、しきい値の不一致に対して低い感度を示す。
【００４７】
線形領域と飽和領域との間の領域であり、ＶDSが電圧ＶDS2とＶDS3との間にある準飽和状態においては、しきい値のダイ（die）、ドレインおよびソース抵抗、チャネル長さ調整およびストレス誘導圧電効果に対して、電圧の不一致が過敏である。準飽和状態において、不一致エラー（曲線５７）が増加し、線形領域において観測され不一致エラーの２倍にすらなり得る。
【００４８】
結論として、２つの従前の、ゲート幅が異なる横型ＭＯＳＦＥＴを含み、共通のゲートおよびソース接続を共有する分割ドレインＭＯＳＦＥＴ電流ミラーは、ディスクリート電流検知パワーＭＯＳＦＥＴとしてのみであっても、パワーＩＣ、たとえば低電圧電流リミッタ、バッテリチャージャまたはＰＷＭスイッチングレギュレータＩＣに組み込まれていても、低電圧パワーデバイスにおける電流センサとして効果的に用いられ得る。
【００４９】
電流検知はメインパワーデバイスと並列にあり、伝導損失またはスイッチング損失を増大することによって性能を悪くする、ハイ電流経路に挿入される、いかなる直列の検知要素も必要としない。ミラーのように、作動中における多くのコモンモードパータベーション（common-mode perturbation）が相殺される。したがって、電流ミラー検知技術およびそれに関連する電気回路は、ノイズ、負荷電流の変化、供給電圧の変動および温度変化に対して比較的耐性がある。分割ドレイン電流ミラー技術を用いた電流検知パワーＭＯＳＦＥＴの実現は、低い休止電流を消費する、最小の電気回路を伴ない、回路をバイアスするための流動的な供給電圧を生み出すことを必要としない。
【００５０】
「電流ミラー」という用語は、この開示において広く定義された態様で用いられる。狭義によれば、ＭＯＳＦＥＴ電流ミラーは、ソースに繋がれたゲートを用いて配線で接続されているため、しきい値電圧の付近のＶGSゲートバイアスを用いて一つのデバイスが作動する、すなわち、ＶGS＝ＶDSである、しきい値接続されたＭＯＳＦＥＴを用いるＶGSゲートバイアスを確立する。メインデバイスのドレイン電流から引出されるのではなく、ゲートバッファから両方のデバイスにＶGSが与えられるとしても、分割ドレインＭＯＳＦＥＴ対は、電流ミラーとして定義される。一つのＭＯＳＦＥＴにおける電流は、別のＭＯＳＦＥＴにおける電流のスカラー倍であり、ドレイン電流を無秩序にするコモンモードノイズが相殺されることを考慮して、分割ドレインＭＯＳＦＥＴ対は、狭義に従う電流ミラーと同様の態様で振舞う。
【００５１】
同じ配置および同じゲート方向性を用いて、電流検知ＭＯＳＦＥＴとメインパワーＭＯＳＦＥＴとが一体的に集積され、同じＶDSの値にバイアスされる作動中であれば、分割ドレイン電流ミラーは、作動の線形領域において、優秀な電流一致を提供する。準飽和の「膝」領域外でデバイスが作動されるのであれば、飽和領域における電流一致精度は、ＶDSバイアス状態に対して比較的耐性があるという利点を用いて、分割ドレインは、すなわち電流ソースとして、飽和状態において、程ほどによい電流一致も提供する。言い換えると、飽和状態においてバイアスされた場合、分割ドレイン電流ミラー検知技術は、ドレイン電圧の変動を無視する。
【００５２】
分割ドレイン電流ミラーパワーＭＯＳＦＥＴは、オン状態の抵抗を低減するために、幅が何百万ミクロンの、非常に大きいゲート幅にパワーＭＯＳＦＥＴを拡大することによって、プレーナＣＭＯＳプロセスにおいて、定電圧パワーデバイスとして容易に製造することができる。薄い多層メタリゼーションを用いた、０．５ミクロン、０．３５ミクロンおよび０．１８ミクロンのＣＭＯＳプロセスにおける製造は、オフ状態において３〜５ボルトをブロックすることができる、低い特定のオン抵抗を有するデバイスを産み出す。デバイスは、ダイの表面に対して平行で、シリコン面の上に位置するプレーナゲートの下の、横方向の電流の流れを利用する。そのような、プレーナＩＣプロセスを用いることにより、ミリオームのオン抵抗を有する５ボルトＭＯＳＦＥＴが実証され、商品化される。ＣＯＭＳと互換性があることにより、デバイスは、一体的なＰＷＭスイッチング電圧レギュレータ、スマートスイッチおよび電流リミッター回路に容易に組み込まれることができ、バッテリーチャージャに容易に組み込まれることができる。
【００５３】
しかしながら、数々の利点にも関わらず、分割ドレイン電流ミラー電流検知技術は、複数の重要な不備を有する。この回路の一つの大きな不利点は、しばしばシステムにおいて最もノイズが大きく、最も電圧が高いノードであるメインパワーＭＯＳＦＥＴのドレインが、電流検知ＭＯＳＦＥＴをバイアスする電流を制御するために監視されなければならないということである。
【００５４】
たとえば図２Ｃにおいて、電流ソース４４を制御するために用いられるオペアンプ４８は、ブーストコンバータ４１のＶxノードに接続された入力を有する。ブーストコンバータ４１が高電圧回路であると、トランジェントを含む、Ｖxノードにおいて起こり得る電圧の全ての範囲に耐えるために、オペアンプ４８は、高電圧の定格入力を必要とする。さらには、電流を正確に測定するため、入力電圧のオフセットに起因する、オペアンプにおける全ての電圧エラーは、電流の不一致および回路の能力におけるエラーとして明らかにされる。
【００５５】
分割ドレインＭＯＳＦＥＴ電流ミラー検知技術を用いた電流検知の別の制限は、アバランシェ電流またはフォワードバイアスされたダイオード電流を計測することができないということである。その結果、図１Ａの検知レジスタ方法が検出できるある異常状態を検出することができない。しかしながら、分割ドレインＭＯＳＦＥＴ電流センサの最も大きな制限は、その技術的な特異性である。それは、プレーナパワーデバイス内においてのみ製造することができ、プレーナＭＯＳＦＥＴは多くの制限を有するのである。
【００５６】
プレーナパワーＭＯＳＦＥＴの制限：プレーナパワーＭＯＳＦＥＴは、トップサイドソースおよびドレイン接点と、メタルオキサイド半導体、すなわちシリコンのプレーナ表面上に形成された「ＭＯＳ」ゲート構造とを有する、ラージゲートワイズＭＯＳＦＥＴを含む。デバイスは、ＮチャネルまたはＰチャネルＭＯＳＦＥＴ、あるいは、しばしばＣＭＯＳと呼ばれる、それらの補完的な組み合わせを含み得る。それらの多様性にもかかわらず、そのようなデバイスは、それらの構成に内在する多くの制限を有する。これらの制限は、電圧スケーリング、信頼性および回路トポロジを含む種々の領域におけるプレーナパワーＭＯＳＦＥＴの使用を制限する。
【００５７】
プレーナＭＯＳＦＥＴにおける電圧スケーリングの制限：プレーナＣＯＭＳ製造プロセスを用いて製造された横型ＭＯＳＦＥＴは、制限された、電圧スケーラビリティを有する。横型ＭＯＳＦＥＴにおいて、エクテンデッドドレインまたはドリフト領域としても知られる、ライトリードープドドレインエクステンション（lightly-doped-drain extension）が、アバランシェ降伏電圧を増大するために用いられる。高電圧ＬＤＤデバイスにおいて、降伏電圧は、ドリフト長さＬDとともに直線的に増加する。アバランシェＥCRITの臨界電場によって計測されたように、降伏電圧ＢＶは、ドリフト長さのミクロン語とに約１０Ｖ〜１２Ｖ増大する。表面効果により、ウエハの表面でのこの臨界場の強さは、シリコンバルクにおける強さの半分である。１０ミクロンのドリフト領域は約１００Ｖで降伏し、２０ミクロンのドリフト領域は約２００Ｖで降伏するというように、長いドリフト長さに対して、降伏電圧ＢＶ≒ＥCRIT・ＬD、すなわちＬD≒ＢＶ／（ＥCRIT）である。
【００５８】
【数１】
0005524058.tif 000002
【００５９】
したがって、横型デバイスの特定のオン抵抗は、降伏電圧の２乗に比例して増大する。なぜならば、ライトリードープドドレインエクステンションのドリフト長さの増大は、所与のゲート幅に対するトランジスタの抵抗を増大し、所与の領域にパックされるというよりも、ゲート幅の量を低減するからである。
【００６０】
したがって、低電圧横型ＭＯＳＦＥＴは、低いオン抵抗を用いて造ることができる一方で、高電圧横型ＭＯＳＦＥＴは、制限されたパワー処理能力を有する。金属抵抗および高電圧の信頼性の考慮は、さらに、横型ＭＯＳＦＥＴの能力を低下させる。したがって、横型ＭＯＳＦＥＴは、分割ドレイン電流ミラー方法を用いて容易に電流を監視できる一方で、メインパワーＭＯＳＦＥＴとしてはあまり有用でない。
【００６１】
横型ＭＯＳＦＥＴの信頼性の制限：プレーナプロセスにおいて横型デバイスとしてパワーＭＯＳＦＥＴを実現すると、デバイスの信頼性にある制限が課せられる。具体的には、ＶDSの大きな値において電流を伝える、飽和状態にデバイスがある場合、プレーナデバイスは、最も高い電流密度および最も高い電場をシリコン表面の近くに示す。高い電場と高い電流の伝導との組み合わせは、インパクトイオン化と、局部的な電場により高い速度に加速されたキャリアの形成をもたらす。
【００６２】
これらのいわゆる「ホット」キャリアは、ゲートオキサイドの近くに入れられると、誘導体を損傷し得、ＭＯＳＦＥＴの能力を下げ、しきい値電圧を変え、オン状態抵抗を増大させ、相互コンダクタンスを低くする。ある場合においては、ゲートを完全に短絡させ、デバイスを駄目にする。そのような、ホットキャリアにより誘発された損傷、および、特にホット電子の注入またはＨＥＩ誘発された損傷は、シリコン表面に形成された横型ＭＯＳＦＥＴにおいて実質的に不可避である。
【００６３】
その問題は、ライトリードープドドレインエクステンションの伝導性が、インパクトイオン化およびプリアバランシェ状態により調整される、高電圧においてさらに悪化する。インパクトイオン化は、望まない基板電流を引き起こし、およびＭＯＳＦＥＴにおける寄生バイポーラトランジスタを活性化し、電圧のスナップバックおよびデバイスの破損につながる。電流を伝導するデバイスにおけるこのスナップバックは、「安全作動領域」における制限として知られている。デバイスがアバランシェにされるオフ状態におけるスナップバックは、デバイスの耐久性における制限と呼ばれる。
【００６４】
デバイスの不具合がアバランシェまたは安全作動領域における瞬間的なものであるか、緩やかな、ホットキャリアが誘発した悪化であるかは関係無く、横型ＭＯＳＦＥＴの信頼性および耐性は、電流密度を制限する、降伏電圧を増大する、あるいは最大作動電圧を制限することによってのみ改善され得る。残念ながら、低い電流密度でデバイスを動かすことは、定格電流に対してデバイスが過大でなければならないことを意味する。すなわち、デバイスは大きすぎであり、かつ高すぎるため、ソリューションは、市場において競争し得ない。横型ＭＯＳＦＥＴの降伏電圧を増大すると、デバイスに直列抵抗を加えることになり、これもまたデバイスを過大にし、非パワー制御回路アプリケーションに制限することになる。多くのパワーアプリケーションが５Ｖよりも大きい電圧、たとえば１２Ｖ、１８Ｖ、３０Ｖ、６０Ｖおよび数百ボルトで作動するため、デバイスの最大印加電圧を制限することは選択肢にない。
【００６５】
インテグレーテッドＭＯＳＦＥＴの回路トポロジ制限：パワー回路トポロジは、パワーソース、電気負荷および負荷内のエネルギの流れを制御するために用いられるパワーデバイス間の物理的な関係を記述する。具体的には、パワー回路トポロジは、どの回路が集積され、どの回路がディスクリートパワーＭＯＳＦＥＴを利用しなければならないかを定める。
【００６６】
図３は、回路またはシステムにおいて半導体制御要素としてパワーＭＯＳＦＥＴを用いる、いくつかの一般的なパワー回路トポロジを示す。ＭＯＳＦＥＴは、しばしば「スイッチ」を呼ばれ、回路トポロジは、スイッチ負荷トポロジと呼ばれる。スイッチの定義には、「電気回路をコンプリートまたはブレークする」デバイスのように、広いＩＥＥＥの定義が用いられると理解され、スイッチがデジタル的に振舞うか、抵抗的であるか、または電流の大きさを制御するかによっては制限されない。
【００６７】
３つの最大トポロジは、ハイサイドスイッチ、すなわちハイサイドトランジスタと、ローサイドスイッチ、すなわちローサイドトランジスタと、プッシュプル、すなわちハーブブリッジ構造とを含む。ＭＯＳＦＥＴを用いているので、これらのトポロジは、ハイサイドＭＯＳＦＥＴ、ローサイドＭＯＳＦＥＴおよびプッシュプルＭＯＳＦＥＴととも呼ばれる。トポロジ的に、２つのプッシュプルブリッジは、Ｈブリッジまたはフルブリッジを構成するために用いられることができ、３つ以上のプッシュプル出力は、モータドライブおよびハイパワーコンバータ、レギュレータおよび無停電電源において一般的な３相ブリッジもしくは多相ブリッジドライバを造るために用いられることができる。
【００６８】
図３Ａおよび３Ｂに示されるようなハイサイドスイッチ、すなわちＨＳＳトポロジにおいて、電気負荷６２または６６は、グランドに接続され、ＭＯＳＦＥＴは、正入力Ｖbattおよび負荷の間に接続される。抵抗性、容量性、誘導性、モータ、またはトランスデューサ型式のデバイスを含み得る。誘導性負荷は、電源を切り替える部分または電気機械システムにおけるソレノイドを含むインダクタまたは変圧器を含む。負荷の型式に関係なく、ＨＳＳトポロジにおける非ＰＮダイオードはフォワードバイアスされることになり、したがって、それらは、略式的には表わされない。しかしながら、もし、負荷６２が誘導性であると、その電流におけるいかなる中断も電圧Ｖxをグランドより下にさせ、クランプされない誘導性スイッチングとして知られる状態において、ＭＯＳＦＥＴ６１または６７をアバランシェ降伏させる。
【００６９】
どのようにして実現されるかは示されないが、電流Ｉを検出するための電流検知回路は、バッテリ入力Ｖbattからの電力が回路に入る、ＭＯＳＦＥＴ６１および６７のハイサイドに好適に配置される。理想的には、電流検知電気回路は、負荷が短絡した状態およびアバランシェ電流状態と同様に、標準の負荷作動において電流を検出できる。回路６０および６５におけるＭＯＳＦＥＴ６１および６７は、それぞれ、ＰチャネルデバイスおよびＮチャネルデバイスであり、示されるように、ＭＯＳＦＥＴは、ソースボディ（source-body）短絡を含む。ＮチャネルＭＯＳＦＥＴ６７の集積化には、そのソースボディ短絡をグランドから遮断するための特別なプロセスが必要である。
【００７０】
プッシュプル、すなわちハーフブリッジトポロジにおいて、図３Ｃおよび３Ｄに示されるように、ＶCCに接続されたハイサイドＭＯＳＦＥＴ７２または７７と、グランドに接続されたローサイドＭＯＳＦＥＴ７１または７６との間の中間点Ｖxに、電気負荷７３または７８の一方側が接続される。負荷７３または７８は、抵抗性、容量性またはトランスデューサ型式のデバイスを含み得る。誘導性負荷、ソレノイドおよびモータには、図３Ｅに示されるように、特別な処置が与えられる。電圧Ｖxに接続されていない側は、グランド、Ｖbattまたは別のパワーソースに、直接的もしくは一つのあるいは複数のＭＯＳＦＥＴを介して間接的に接続される。電流Ｉを検出するための電流検知回路は、バッテリ入力Ｖbattからの電力が回路に入る、ＭＯＳＦＥＴ７２および７７のハイサイドに好適に配置される。別の事例においては、負荷７３および７８における電流を直接監視することが望ましい。
【００７１】
プッシュプル回路７０および７５におけるＭＯＳＦＥＴ７２および７７は、それぞれ、ＰチャネルデバイスおよびＮチャネルデバイスであり、示されるように、ソースボディ短絡を含む。ハイサイドＮチャネルＭＯＳＦＥＴ７７の集積化には、そのソースボディ短絡をグランドから遮断させるための特別なプロセスが必要である。しかしながら、ローサイドＮチャネルＭＯＳＦＥＴ７１および７６は、特別な製造プロセスは何も必要としない。
【００７２】
図５Ｅの回路は、ロード８２が誘導性（シンクロナスバックスイッチング電圧レギュレータにて一般的なトポロジ）であるプッシュプル回路を示す。この回路は、モータおよびソレノイドなどの負荷に対しても有用である。回路７０および７５のように、ローサイドＭＯＳＦＥＴ８１はＮチャネルＭＯＳＦＥＴであるとともに、ハイサイドＭＯＳＦＥＴ８３はＮチャネルまたＰチャネルＭＯＳＦＥＴである。電流Ｉを検出するための電流検知回路は、バッテリ入力Ｖbattからの電力が回路に入る、ＭＯＳＦＥＴ８３のハイサイドに実行される。別の事例においては、誘導性負荷８２において直接的に、または、誘導性負荷８２が電力を供給する負荷において、電流を監視することが望ましい。なぜならば、示されるように、再循環整流ダイオード８４がローサイドＭＯＳＦＥＴ８４と平行に接続されているため、ハイサイドＭＯＳＦＥＴ８３における電流が中断される場合はいつでも、Ｖxノードがグランドよりも下に落ちるからである。
【００７３】
ローサイドスイッチ、すなわちＬＳＳトポロジにおいて、図３Ｆに示されるように、電気負荷８６は、正バッテリ入力Ｖbattおよび中間ノードＶxに接続されるとともに、ＭＯＳＦＥＴ８７は、ノードＶxとグランドとの間に接続される。負荷８６は、抵抗性、容量性またはトランスデューサ型式のデバイスを含み得る。インダクタ、変圧器、ソレノイドおよびモータを含む誘導性負荷には、図３Ｇにおいて特別な事項が与えられる。負荷の型式に関係なく、ＬＳＳトポロジにおける非ＰＮダイオードは、フォワードバイアスされることになり、したがって、それらは概略的には表わされてない。
【００７４】
電流Ｉを検出するための電流検知回路は、一般的に、ＮチャネルＭＯＳＦＥＴ８７のローサイドに配置される。ＭＯＳＦＥＴ８７は、回路８５への電力の流れを制御し、接地されたソースボディ短絡を実現するための特別なプロセスを必要としない。理論的には、電流検知を、負荷８６およびＭＯＳＦＥＴ８７の直列経路内の全ての場所において実行することができるが、ローサイド電気回路はより簡素に実現することができる。なぜなら、ローサイド電気回路は、グランドを基準にし、電位Ｖxによって変動（float）しないからである。
【００７５】
図３Ｇは、負荷９１が誘導性である、たとえばインダクタ、ソレノイド、モータまたは変圧器である場合の、ＬＳＳトポロジを示す。示されるように、ＮチャネルローサイドＭＯＳＦＥＴ９３が誘導性負荷９１内を流れる電流を中断した場合、および、いずれかのキャパシタンス９５に渡る電圧Ｖyを電圧Ｖxが超えた場合はいつでも伝導する、クランピングダイオード９２、シンクロナスレクチファイヤＭＯＳＦＥＴ９３または両方によって、クランプされる。トポロジ９０は、ブーストおよびシンクロナスブーストスイッチング電圧レギュレータにとって一般的である。クランピングダイオード９２またはシンクロナスレクチファイヤＭＯＳＦＥＴ９４が無いと、クランプされない誘導性スイッチングの間に、ローサイドＭＯＳＦＥＴ９３がアバランシェ降伏するまで、Ｖxにおける電圧が制限なく上昇する。
【００７６】
回路９０内の電流Ｉを検出するための電流検知回路は、一般的にはＭＯＳＦＥＴ９３のローサイドに配置され、負荷が短絡した状態およびアバランシェ降伏した状態と同様に、通常の負荷作動において電流を検出することができる。ＮチャネルＭＯＳＦＥＴ９３は、接地されたソートボディ短絡を実現するための特別なプロセスは必要としない。フローティングシンクロナスレクチファイヤＭＯＳＦＥＴ９４がＰチャネルデバイスである場合、デバイスないにソースボディ短絡を実現するための特別な製造工程は必要とされない。逆に、ＭＯＳＦＥＴ９４がＮチャネルデバイスであると、集積化されたソースボディ短絡は、周囲のＰ型基板から分離するための電気的遮断が必要である。
【００７７】
結果として、回路内の監視電流の配置は、回路のトポロジ、すなわち、負荷、ＭＯＳＦＥＴおよびパワーソースの相対位置に依存して変わり得る。ローサイドＮチャネルＭＯＳＦＥＴ、ハイサイドＰチャネルＭＯＳＦＥＴ、またはフローティングＰチャネルシンクロナスレクチファイヤＭＯＳＦＥＴ内の電流を検知するには、ＣＯＭＳプロセスを用いる特別な製造工程は必要でない。逆に、ハイサイドＮチャネルＭＯＳＦＥＴ、または、集積化されたソースボディ短絡を有するフローティングシンクロナスレクチファイヤＮチャネルＭＯＳＦＥＴ内の電流を検出するには、電気的遮断を形成するためのより複雑な製造プロセスが必要である。遮断がないと、ＰチャネルＭＯＳＦＥＴだけがハイサイドにおいて用いられ得るため、集積デバイスによって達成可能なパワーレベルは、低電圧および低電流に制限される。
【００７８】
縦型ＤＭＯＳにおける電流検知：ＭＯＳＦＥＴの信頼性、性能およびトポロジの多様性を向上する一つの方法は、横型ＭＯＳＦＥＴよりも縦型ＭＯＳＦＥＴを用いることである。縦型ＭＯＳＦＥＴにおいては、ウエハの上面から裏側に向かって、表面に垂直な方向に電流が流れる。縦型電流フローＭＯＳＦＥＴを用いて、高表面場領域における高い電流密度を回避することができる。
【００７９】
図４Ａおよび４Ｂに示される縦型ＭＯＳＦＥＴ１００および１２０は、しばしば、ＤＭＯＳデバイスともよばれる。用語「Ｄ」は、二重拡散、または、エピタキシャルドレイン内に含まれる第１ボディ−ドレイン接合と、ボディ領域内に含まれる第２ソース−ボディドレイン接合とを含む、二重接合構造を意味する。図４Ａおよび４Ｂに示されるＮチャネル縦型ＤＭＯＳにおいて、Ｐ＋インプラント１０８および１２４によって接触された、ボディ領域１０７または１２３は、ヘビードープド基板１０１または１２１の上に成長したライトリードープドエピタキシャル層１０２または１２２内に拡散または埋め込まれる。Ｎ+ソース領域１０９および１２５は、厚い金属層１１０および１２８によって、および任意にバリア金属１１０によって、ボディ領域１０７または１２３に短絡される。
【００８０】
トレンチ型ＤＭＯＳデバイス１００において、ポリシリコンゲート１０４は、シリコンにエッチングされたトレンチ１０５内に埋め込まれ、ゲートオキサイド１０５に広げられる。プレーナＤＭＯＳデバイス１２０において、ポリシリコンゲート１２７は、エピタキシャル層１２２の表面の上で、ゲートオキサイド層１２６上に配置される。ゲートオキサイド層１０５は、トレンチＭＯＳＦＥＴ１００におけるトレンチ１０３の各側部の左右対称のボディ領域１０７によって、ホットキャリアの注入から守られる。ゲートオキサイド層１２６は、ゲート１２７の下方で寄生ＪＦＥＴ構造を形成するＰ型ボディ拡散１２３、および、プレーナ縦型ＭＯＳＦＥＴ１２０における、静電的にシールドされたゲートオキサイド１２６よって、ホットキャリアの注入から守られる。
【００８１】
縦型ＤＭＯＳトランジスタにおいて高電圧作動を達成するため、エピタキシャル層の厚さは増大されなければならず、ドーピング濃度は低減されなければならないが、デバイスの幾何学的なセル密度は、ほどほどにだけ低減される必要がある。したがって、オン抵抗の増大は、より抵抗性のエピタキシャル層によってのみ影響を受ける。デバイスのオン抵抗の詳細は、エピタキシャル層のドーピングおよび厚さの両方の影響を含み、２００Ｖよりも上ではｎ≒２．５である、
ＲDSＡ＝ＢＶn
で与えられる。１００Ｖよりも下では、アバランシェの臨界電場は、ｎ≒１．０となるようにドーピングの係数であり、その結果、デバイスのオン抵抗は、その降伏電圧により特選的に依存する。よって、縦型ＤＭＯＳトランジスタは、降伏電圧に対するオン抵抗の強い依存を示し、縦型ＤＭＯＳトランジスタのより高いセル密度Ａ／Ｗは、特に２０Ｖより上の電圧において増大する電圧を有する横型ＭＯＳＦＥＴよりもよい性能を縦型ＤＭＯＳトランジスタに与える。
【００８２】
縦型ＤＭＯＳデバイスの第３の変形である、図４Ｃに示されたスーパージャンクションＤＭＯＳは、低電圧依存「ｎ」を示すが、たとえば４００Ｖよりも高い電圧において、スーパージャンクションＤＭＯＳをより有用にする、若干薄いエピタキシャル層を必要とする。
【００８３】
断面図に示されるように、スーパージャンクションＤＭＯＳ１４０は、Ｎ＋基板１４１上で成長した一つ異常のＮ型エピタキシャル層１４２Ａ〜１４２Ｆ内に共に形成された、Ｐ型ボディ１４４およびＮ＋ソース領域１４５内に形成されたプレーナＤＭＯＳチャネルを覆うポリシリコンゲート１４８およびゲートオキサイド１４９を有する、プレーナＤＭＯＳの表面構造と同様の表面構造を含む。スーパージャンクションＤＭＯＳと、従前の縦型ＤＭＯＳ１２０とを異ならせるものは、全てのＮ型素材であるというよりも、縦型電荷制御領域と呼ばれる、フォトマスクによって規定されたＰ型素材の縦型コラム１４３を含む、エピタキシャル層である。Ｐ型電荷制御コラム１４３は、ライトリードープドＮ型エピタキシャル層を、縞、長方形、正方形または他の閉鎖された多角形の形状の表面配置を有する縦型コラム１４２に分割する、格子のような模様を形成する。
【００８４】
Ｐ型コラム１４３およびＮ型コラム１４２の両方の全体的な電荷、すなわち濃度とコラム幅の積を、いくらかの最大量に制限することによって、降伏およびオン抵抗のトレードオフは、特に４００Ｖよりも上の高電圧ＤＭＯＳに対して向上することができる。前述した横型ライトリードープドドレインＭＯＳＦＥＴと同様の原理を用いているので、ＰおよびＮコラムは、逆バイアスの下に広がる両側の空乏を示し、臨界アバランシェ場および降伏に到達する前に完全に空乏化する。Ｎ型コラム１４２の濃度は、デバイスがアバランシェ降伏に到達する前に完全に空乏化する限り、問題ではない。一旦完全に空乏化すると、唯一の重要な電場は、Ｐ＋接点領域１４６およびＮ＋基板１４１との間の縦場である。ＰＩＮ接合と同様に、縦場は、比較的一定であり、そのため、ＰまたはＮ型コラム内の縦位置によって電圧が直線的に変化する。ＤＭＯＳデバイス１４０がオフ状態にあるときに、Ｎ型コラム１４２は完全に空乏にされるため、Ｎタイプコラム１４２のドーピング濃度は、非常に高くなることができ、それによって、ＤＭＯＳデバイス１４０が伝導しているときの厚いエピタキシャルドレインの抵抗が低下する。ＲDSＡ＝ＢＶnの関係において、指数ｎが従来のＤＭＯＳのものよりも小さくなるように、すなわち２よりも小さくなるように低減できるように、正味の利点は、高い降伏電圧のデバイスにおけるオン抵抗の低減である。
【００８５】
縦型ＤＭＯＳデバイス１００、１２０および１４０の利点は、特に、縦型ＤＭＯＳのゲートオキサイドが静電的に遮蔽され、飽和状態またはアバランシェ降伏においてホットキャリアの損傷の対象とはならないため、横型ＭＯＳＦＥＴよりも高いセル密度および大きな耐久性および信頼性を提供するということである。
【００８６】
縦型ＤＭＯＳにおける電流検知：残念ながら、プレーナ、トレンチゲート型またはスーパージャンクションであろうとなかろうと、全ての縦型ＤＭＯＳセルは、共通のドレインおよび基盤を共有する。それらの共通のドレイン構造のために、後述する分割ドレイン電流検知方法２２または４２は、縦型ＤＭＯＳトランジスタに集積化できない。
【００８７】
たとえば、図５Ａの縦型トレンチゲート型ＤＭＯＳ２００は、ソースＳ１およびＳ２と、共通ドレインとを有する２つのデバイスに分割される。ＤＭＯＳソースＳ１は、金属層２０３Ａ、Ｎ＋ソース領域２０５Ａ、Ｐボディ領域２０６Ａおよびトレンチゲート２０４Ａを含み、ＤＭＯＳソースＳ２は、金属層２０３Ｂ、Ｎ＋ソース領域２０５Ｂ、Ｐボディ領域２０６Ｂおよびトレンチゲート２０４Ｂを含み、全て、Ｎエピタキシャル層２０２およびＮ＋基板２０１を含む共通のドレインを共有する。図５Ｂにおける等価回路図２２０は、ボディダイオード２２２Ａおよび２２２Ｂのカソードは共通であり、アノードだけが離れている共通ドレイン対として、２つのＭＯＳＦＥＴ２２１Ａおよび２２１Ｂが接続されることを示す。
【００８８】
この構成において、２つのデバイスにおける電流を別々に検出することは極めて難しい。図５Ｃのローサイドスイッチアプリケーション２５０において示すように、低抵抗ＤＭＯＳ２５１Ａにおける電流を監視するために共通ドレインＮチャネルＤＭＯＳ２５１Ｂを用いることを試みるには、ＤＭＯＳ２５１Ｂのソースとグランドとの間に、アンプ２５４によって監視された検知レジスタ２５３を挿入することが必要となる。能力を低下させず、かつ伝導損失を増加せずに、低抵抗ＤＭＯＳ２５１Ａの接地されたソースにレジスタを挿入することはできない。その結果、ソース電圧ＶS2は、もはや、接地されたＶS1と同じ電位にならず、計測エラーが結果的に生じる。この状態だけが、２つのトランジスタに異なるＶDSの値を示させるのではなく、２つのトランジスタは共通のゲートバイアスＶGを共有しているため、各トランジスタは、電流の一致度合いをさらに低下させる、ＶGSの異なる値、すなわちＶGS1≠ＶGS2にバイアスされる。
【００８９】
図５Ｄに示された、ハイサイド監視回路２７０において、同様のシナリオの結果となる。ハイサイド監視回路２７０においては、検知ＤＭＯＳ２７１Ｂに直列の、接地された検知レジスタ２７３は、ＶS2における電圧がパワーＤＭＯＳ２７１Ａのソースフォロワ出力ＶS1と異なるように強いられる。ゲート−ソース電圧とドレイン−ソース電圧とが異なっているので、電流の不一致が深刻になり得る。ＶS1とＶS2とを同じ程度にするように試みることは難しく、バイアス電気回路を複雑にするだけでなく、検知レジスタ２７３に渡る信号を、アンプ２７４が検出できないほど小さくする。
【００９０】
上記の理由により、分割ソース縦型ＤＭＯＳは、有用な電流ミラーを促進しない。ＶGSとＶDSとの不一致に対して過敏であるため、分割ソース検知ＭＯＳＦＥＴは、前に説明したより標準的な分割ドレイン電気回路に対して非常に劣っているとともに、互換性がない。残念ながら、分割ドレインデバイスは、プレーナ、トレンチまたはスーパージャンクションであろうとなかろうと、どのような縦型ＤＭＯＳトランジスタにも集積化することができない。これらの制限は、事実上、今日の全ての縦型ＤＭＯＳを、電流を監視するための電流検知レジスタおよびＶDS検知方法に格下げする。問題は、ハイパワーデバイスにおいてさらに悪化される。
【００９１】
ハイパワーデバイスにおける電流検知：残念ながら、負荷、特に高電圧アプリケーションにおける負荷に、より高い電力を送ることができる縦型デバイスは、後述するインテグレーテッド電流ミラーおよびＶDS検知電流監視方法にとって修正不可能な、デバイス構造を有し、テクノロジーを用いる。
【００９２】
サイリスタ、ゲートターンオフサイリスタすなわちＧＴＯ、絶縁ゲートバイポーラトランジスタすなわちＩＧＢＴ、を含む、そのようなハイパワーデバイスは、マイノリティキャリアの電流フローと、マジョリティキャリアの電流フローとのいくらかの混合を利用するため、事実上、ハイパワーデバイス内の電流検知に集積化することは不可能である。具体的には、マジョリティキャリアの伝導は、容易にショートするか、またはいかようなインテグレーテッド検知方法を回避する。マイナーキャリア伝導を用いたデバイスもまた、温度、不均一伝導およびホットスポットに対して非常に敏感な、非線形すなわち指数の電流電圧関係を示す。
【００９３】
たとえば、図４Ｄに示された絶縁ゲートバイポーラトランジスタすなわちＩＧＢＴ１７０は、図４Ｂに示された縦型プレーナＤＭＯＳ１２０の断面と同様の断面を有するが、Ｎ型基板の代わりにＰ型基板を利用する。厚いエピタキシャル層１７３に正孔が注入され、深いＰ＋領域１７４によって集められ、エピタキシャル層１７３の伝導性を調整する結果となり、Ｎ+ソース領域１７６、Ｐ型ボディ領域１７５およびＮドレイン１７３を含むＤＭＯＳのドレイン抵抗を減らす。
【００９４】
図４Ｅのサイリスタ１８０は、Ｎ＋カソード１８５、Ｐ＋接触領域１８４を有するＰ型ベース１８３、厚いＮ型エピタキシャル層１８２およびＰ＋基板アノード１８１を含む。カソード１８５をベース端子１８７および１８６に向けてフォワードバイアスすることにより、Ｎエピタキシャル層１８２とＰ＋基板１８１との間のＰＮ接合を注入された電子がフォワードバイアスし、デバイス全体がオン状態にラッチする。この間、Ｎエピタキシャル層１８２は、マイノリティキャリアで満たされる。メイン電流は、デバイスをオフにするために送られなければ、すなわち整流されなければならない。ある変形、たとえばゲートターンオフサイリスタ、すなわちＧＴＯは、デバイスを遮断するためのゲート制御をある程度提供するために、ベース電流を送る。
【００９５】
図４Ｆに示されるＰＮおよびＰＩＮ整流ダイオード１８９における電流を計測することにも問題がある。マイノリティキャリアの伝導は厚いエピタキシャル層１９１の至るところで起こるため、非線形で、温度に敏感な伝導特性の結果になるからである。示されるように、Ｐ＋アノード接点１９４およびＰボディ領域１９２は、Ｎエピタキシャル層１９１に正孔を注入し、Ｎ＋基板１９０において電子電流を形成するように再結合させる
図４Ｇにおいて示されるショットキーダイオード１９５は、大きなマイノリティキャリア伝導を示さないが、ショットキーダイオードのダイオードフォワードバイアス特性は、金属層１９８とＮ型エピタキシャル層１９７との間のビルトインバリア電位に大きく依存する。アノード１９９をセグメントに分割することは、正確な電流の読み出しが、カソード１９６への電流の一部分においてのみなされるということを約束するものではない。
【００９６】
上述したデバイスの全てにおいて、レジスタ電流検知方法のみ適用することができる。しかし、電流が高いため、レジスタに渡る電圧の低下は、電力損失の増大を引き起こす。レジスタの大きさを小さくすることは、電流センサのノイズに対する感度を増大する。
【００９７】
電流検知技術の概要：表１は、今日において利用可能な４つの一般的な電流検出方法、すなわち、検知レジスタ、ＶDS検知、分割ドレイン電流ミラー、および分割ソース電流ミラー、すなわち「検知ＦＥＴ」技術を比較する。考慮された要因は、検知方法、様々なデバイスへの技術の適用、電流検知方法が適用される作動状態、および所定の回路の検討事項に要約される。
【００９８】
示されるように、直列検知レジスタは最も用途が広いが、ハイ電流経路に直列抵抗を挿入することによって、電力損失を増大させる。レジスタの電力損失は、レジスタの値を低くすることによって低減できるが、この逆の結果として、小さな信号と大きなノイズ感度となる。このトレードオフは、他の多様な検知レジスタ方法の不可避の制限である。検知レジスタは監視されるデバイスに集積化されないということに注意すれば、検知レジスタは、横型、縦型、ＤＭＯＳまたはスーパージャンクションインプリメンテーションを有するディスクリートまたはインテグレーテッドＭＯＳＦＥＴを含む、実質的に全てのデバイスにおいて、電流を検知することができる。検知レジスタは、ダイオード、またはＩＧＢＴおよびサイリスタなどのマイノリティキャリア伝導を用いたデバイスにおいて電流を計測することもできる。加熱、パッケージストレスおよび電気ノイズの支配を検知レジスタが受けることによって、その精度が制限されるため、計測されるデバイスに検知レジスタを集積化するということは賢明ではない。さらに、シリコンウエハの製造は、高い確かな精度、低い温度係数または高い電流能力を有する正確なレジスタを生産しない。
【００９９】
再び表１を参照して、ＶDS検知は、温度、バイアス状態およびノイズに対して敏感であり、線形作動領域において作動するＭＯＳＦＥＴに対してのみ適用可能であるため、ＶDS検知は、正確な検知レジスタを用いることに比べて、精度が非常に劣る。ＶDS検知は、マイノリティキャリア伝導を用いているため、または、そうでなければ非線形の電流−電圧特性を示すため、アバランシェにおいて、ダイオード伝導を用いたデバイスに対して役に立たない。高電圧アプリケーションに適用するためには、ＶDS検知電気回路は、高電圧入力能力を備えたオペアンプを必要とする。
【０１００】
分割ドレイン電流ミラーは、集積化された横型ラテラルデバイスにおける電流を監視するのに適しているが、そのようなデバイスは、低い電圧での作動、主に２０Ｖよりも下においてのみ有用である。分割ドレイン電流ミラーは、縦型デバイスに集積化されることはできない。分割ドレイン電流ミラーは、ダイオード、またはダイオード伝導を示す、たとえばマイノリティキャリア伝導を用いた、あるいはアバランシェにおいて作動しているデバイスにおいて有用ではない。高電圧アプリケーションに適用されるために、分割ドレイン電流ミラー検知電気回路は、高電圧入力能力を備えたオペアンプを必要とする。
【０１０１】
分割ソース電流ミラー、すなわち検知ＦＥＴは、分割ドレイン電流ミラーに比べて多くの不利点を持ち、電流計測における、ＶDSおよびＶGSの両方の不一致エラー引き起こすことから、ソース電圧をバイアスすることの影響を最小にするための複雑なバイアスを必要とする。それの深刻なバイアス感度とは別に、温度変動およびノイズの支配をも受け、かつ、ダイオード伝導を用いて、アバランシェ降伏において作動する、またはマイノリティキャリア伝導を示すデバイスとの互換性がない。分割ソース電流ミラーの唯一の実際の利点は、縦型ＤＭＯＳデバイスに集積化されることができるということであるが、前述した制限によって、分割ソース電流ミラーの使用は、１００Ｖよりも下で作動する縦型ＤＭＯＳディスクリートトランジスタに実質的に制限される。
【０１０２】
【表１】
0005524058.tif 000003
【発明の概要】
【発明が解決しようとする課題】
【０１０３】
結論として、表１に示されるように、今日において、利用可能なディクリートおよびインテグレーテッドパワーデバイスの全ての範囲に対して正確に電流を計測することができる、利用可能な電流検知方法はない。最小限の電力消費と、低減されたノイズおよび温度感度とを有し、高電圧入力検知アンプまたは実現するための特別な製造工程を必要としない、インテグレーテッドおよびディスクリートデバイスの両方に適用可能な電流検知技術が望まれる。
【０１０４】
理想的には、検知方法は、ＭＯＳＦＥＴ電流、フォワードバイアスされたダイオード電流またはアバランシェ電流のどのような組み合わせも計測することができるべきであるとともに、ＭＯＳＦＥＴのような、マジョリティキャリアデバイスと、縦型ＤＭＯＳまたはＩＧＢＴあるいはサイリスタのようにマイノリティキャリア伝導を含むデバイスと互換性があるべきである。
【課題を解決するための手段】
【０１０５】
発明の要約
これらの要求は、本発明に従うカスコード電流センサにおいて達成される。カスコード電流センサは、メインＭＯＳＦＥＴと、検知ＭＯＳＦＥＴとを含む。メインＭＯＳＦＥＴは、パワーデバイスを介して計測される電流の経路に接続される。メインＭＯＳＦＥＴのソース端子は、検知ＭＯＳＦＥＴのソース端子に接続される。メインＭＯＳＦＥＴおよび検知ＭＯＳＦＥＴの夫々のゲート端子は共に接続され、ドレイン端子での電圧は、メインＭＯＳＦＥＴのドレイン端子での電圧と等しくなるように制御される。典型的には、メインＭＯＳＦＥＴのゲート幅は、検知ＭＯＳＦＥＴのゲート幅よりも係数ｎだけ大きく、その結果、検知ＭＯＳＦＥＴにおける電流は、メインＭＯＳＦＥＴにおける電流よりも係数ｎだけ大きい。したがって、本発明のカスコード電流は、検知ＭＯＳＦＥＴにおいて電流を正確に検出することができるにもかかわらず、メインパワー回路における深刻な電力損失を引き起こさない。
【０１０６】
ある実施例において、メインＭＯＳＦＥＴおよび検知ＭＯＳＦＥＴの夫々のドレイン端子は、ネガティブフィードバック回路の入力端子に接続される。ネガティブフィードバック回路は、電圧差検出器を含む。電圧差検出器は、メインＭＯＳＦＥＴの第２のメイン端子での第１の電圧と、検知ＭＯＳＦＥＴの第２のメイン端子での第２の電圧との差を検出するように適合される。電圧差検出器は、電流ソースを駆動するように接続される。電流ソースは、検知ＭＯＳＦＥＴを通る電流経路に接続される。これらの構成要素は、第１および第２の電圧との差が生じた場合、電圧差に応答して、検知ＭＯＳＦＥＴを通って流れる電流を修正するように、差検出器が電流ソースを駆動するように設けられ、検知ＭＯＳＦＥＴを渡る電圧降下を修正することによって、第１および第２の電圧が等しくされる。差検出器は、メインＭＯＳＦＥＴを通る電流を表わす検知電流を生成するように第２の電流ソースを駆動してもよい。
【０１０７】
いくつかの実施例において、差検出器は、オペアンプあるいはディファレンシャルアンプ、またはデジタルコンパレータを含む。
【０１０８】
メインＭＯＳＦＥＴおよび検知ＭＯＳＦＥＴは、ＮチャネルまたはＰチャネルデバイスのいずれかであり得る。カスコード電流センサは、パワーデバイスの製造に用いられる特定の製造プロセスに関係なく、たとえば、ＰチャネルおよびＮチャネルＭＯＳＦＥＴ、ＰチャネルおよびＮチャネル絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、Ｎチャネル接合型電界効果トランジスタ（ＪＦＥＴ）または静電誘導型トランジスタ（ＳＩＴ）、サイリスタ、バイポーラトランジスタ、ＰＩＮレクチファイヤ、およびショットキーダイオードを含む、多種多様なパワーデバイスに用いることができる。同様に、カスコード電流センサは、例えば、様々なバックまたはブーストのＤＣ−ＤＣコンバータ、およびトーテムポールプッシュプル負荷ドライバを含む、多数の種類の回路に利用され得る。
【０１０９】
発明は、また、パワーデバイスにおいて電流を検知する方法を含む。方法は、パワーデバイスにメインＭＯＳＦＥＴのドレイン端子を接続するステップと、メインＭＯＳＦＥＴのソース端子を検知ＭＯＳＦＥＴのソース端子に接続するステップとを含む。メインＭＯＳＦＥＴのゲート幅は、検知ＭＯＳＦＥＴのゲート幅よりも大きい。方法は、さらに、メインＭＯＳＦＥＴのゲート端子を検知ＭＯＳＦＥＴのゲート端子に接続するステップと、メインＭＯＳＦＥＴのドレイン端子における電圧を検知ＭＯＳＦＥＴのドレイン端子における電圧と同じにするステップと、パワーデバイスおよびメインＭＯＳＦＥＴを通るように電流を流すステップと、検知ＭＯＳＦＥＴにおける電流の大きさを計測するステップとを含む。
【図面の簡単な説明】
【０１１０】
【図１Ａ】検知レジスタを用いた従来技術の電流検知回路の回路図である。
【図１Ｂ】ＶDS検知に依存する従来技術の電流検知回路の回路図である。
【図２Ａ】従来技術のハイサイド分割ドレイン電流ミラー検知回路の回路図である。
【図２Ｂ】図２Ａに示される回路の平面図である。
【図２Ｃ】従来技術のローサイド分割ドレイン電流検知回路の回路図である。
【図２Ｄ】メインＭＯＳＦＥＴおよび検知ＭＯＳＦＥＴに対するＩ−Ｖ特性を示すグラフである。
【図２Ｅ】メインＭＯＳＦＥＴと検知ＭＯＳＦＥＴとの電流不一致のグラフである。
【図３Ａ】Ｐチャネルハイサイド（図３Ａ）、Ｎチャネルフォロワハイサイド（図３Ｂ）、補完的なプッシュプル（図３Ｃ）、Ｎチャネルトーテムポールプッシュプル（図３Ｄ）、シンクロナスバック（図３Ｅ）、ローサイドＮチャネル（図３Ｆ）およびシンクロナスブースト（図３Ｇ）を含む、様々な、電流検知を有するＭＯＳＦＥＴスイッチ−ロードトポロジを示す回路図である。
【図３Ｂ】Ｐチャネルハイサイド（図３Ａ）、Ｎチャネルフォロワハイサイド（図３Ｂ）、補完的なプッシュプル（図３Ｃ）、Ｎチャネルトーテムポールプッシュプル（図３Ｄ）、シンクロナスバック（図３Ｅ）、ローサイドＮチャネル（図３Ｆ）およびシンクロナスブースト（図３Ｇ）を含む、様々な、電流検知を有するＭＯＳＦＥＴスイッチ−ロードトポロジを示す回路図である。
【図３Ｃ】Ｐチャネルハイサイド（図３Ａ）、Ｎチャネルフォロワハイサイド（図３Ｂ）、補完的なプッシュプル（図３Ｃ）、Ｎチャネルトーテムポールプッシュプル（図３Ｄ）、シンクロナスバック（図３Ｅ）、ローサイドＮチャネル（図３Ｆ）およびシンクロナスブースト（図３Ｇ）を含む、様々な、電流検知を有するＭＯＳＦＥＴスイッチ−ロードトポロジを示す回路図である。
【図３Ｄ】Ｐチャネルハイサイド（図３Ａ）、Ｎチャネルフォロワハイサイド（図３Ｂ）、補完的なプッシュプル（図３Ｃ）、Ｎチャネルトーテムポールプッシュプル（図３Ｄ）、シンクロナスバック（図３Ｅ）、ローサイドＮチャネル（図３Ｆ）およびシンクロナスブースト（図３Ｇ）を含む、様々な、電流検知を有するＭＯＳＦＥＴスイッチ−ロードトポロジを示す回路図である。
【図３Ｅ】Ｐチャネルハイサイド（図３Ａ）、Ｎチャネルフォロワハイサイド（図３Ｂ）、補完的なプッシュプル（図３Ｃ）、Ｎチャネルトーテムポールプッシュプル（図３Ｄ）、シンクロナスバック（図３Ｅ）、ローサイドＮチャネル（図３Ｆ）およびシンクロナスブースト（図３Ｇ）を含む、様々な、電流検知を有するＭＯＳＦＥＴスイッチ−ロードトポロジを示す回路図である。
【図３Ｆ】Ｐチャネルハイサイド（図３Ａ）、Ｎチャネルフォロワハイサイド（図３Ｂ）、補完的なプッシュプル（図３Ｃ）、Ｎチャネルトーテムポールプッシュプル（図３Ｄ）、シンクロナスバック（図３Ｅ）、ローサイドＮチャネル（図３Ｆ）およびシンクロナスブースト（図３Ｇ）を含む、様々な、電流検知を有するＭＯＳＦＥＴスイッチ−ロードトポロジを示す回路図である。
【図３Ｇ】Ｐチャネルハイサイド（図３Ａ）、Ｎチャネルフォロワハイサイド（図３Ｂ）、補完的なプッシュプル（図３Ｃ）、Ｎチャネルトーテムポールプッシュプル（図３Ｄ）、シンクロナスバック（図３Ｅ）、ローサイドＮチャネル（図３Ｆ）およびシンクロナスブースト（図３Ｇ）を含む、様々な、電流検知を有するＭＯＳＦＥＴスイッチ−ロードトポロジを示す回路図である。
【図４Ａ】トレンチゲート型縦型ＤＭＯＳ（図４Ａ）、プレーナＤＭＯＳ（図４Ｂ）、スーパージャンクション縦型ＤＭＯＳ（図４Ｃ）、縦型ＩＧＢＴ（図４Ｄ）、縦型サイリスタ（図４Ｅ）、ＰＩＮダイオード（図４Ｆ）およびショットキーダイオード（図４Ｇ）を含む、様々な、周知のディスクリート縦型デバイスの断面図である。
【図４Ｂ】トレンチゲート型縦型ＤＭＯＳ（図４Ａ）、プレーナＤＭＯＳ（図４Ｂ）、スーパージャンクション縦型ＤＭＯＳ（図４Ｃ）、縦型ＩＧＢＴ（図４Ｄ）、縦型サイリスタ（図４Ｅ）、ＰＩＮダイオード（図４Ｆ）およびショットキーダイオード（図４Ｇ）を含む、様々な、周知のディスクリート縦型デバイスの断面図である。
【図４Ｃ】トレンチゲート型縦型ＤＭＯＳ（図４Ａ）、プレーナＤＭＯＳ（図４Ｂ）、スーパージャンクション縦型ＤＭＯＳ（図４Ｃ）、縦型ＩＧＢＴ（図４Ｄ）、縦型サイリスタ（図４Ｅ）、ＰＩＮダイオード（図４Ｆ）およびショットキーダイオード（図４Ｇ）を含む、様々な、周知のディスクリート縦型デバイスの断面図である。
【図４Ｄ】トレンチゲート型縦型ＤＭＯＳ（図４Ａ）、プレーナＤＭＯＳ（図４Ｂ）、スーパージャンクション縦型ＤＭＯＳ（図４Ｃ）、縦型ＩＧＢＴ（図４Ｄ）、縦型サイリスタ（図４Ｅ）、ＰＩＮダイオード（図４Ｆ）およびショットキーダイオード（図４Ｇ）を含む、様々な、周知のディスクリート縦型デバイスの断面図である。
【図４Ｅ】トレンチゲート型縦型ＤＭＯＳ（図４Ａ）、プレーナＤＭＯＳ（図４Ｂ）、スーパージャンクション縦型ＤＭＯＳ（図４Ｃ）、縦型ＩＧＢＴ（図４Ｄ）、縦型サイリスタ（図４Ｅ）、ＰＩＮダイオード（図４Ｆ）およびショットキーダイオード（図４Ｇ）を含む、様々な、周知のディスクリート縦型デバイスの断面図である。
【図４Ｆ】トレンチゲート型縦型ＤＭＯＳ（図４Ａ）、プレーナＤＭＯＳ（図４Ｂ）、スーパージャンクション縦型ＤＭＯＳ（図４Ｃ）、縦型ＩＧＢＴ（図４Ｄ）、縦型サイリスタ（図４Ｅ）、ＰＩＮダイオード（図４Ｆ）およびショットキーダイオード（図４Ｇ）を含む、様々な、周知のディスクリート縦型デバイスの断面図である。
【図４Ｇ】トレンチゲート型縦型ＤＭＯＳ（図４Ａ）、プレーナＤＭＯＳ（図４Ｂ）、スーパージャンクション縦型ＤＭＯＳ（図４Ｃ）、縦型ＩＧＢＴ（図４Ｄ）、縦型サイリスタ（図４Ｅ）、ＰＩＮダイオード（図４Ｆ）およびショットキーダイオード（図４Ｇ）を含む、様々な、周知のディスクリート縦型デバイスの断面図である。
【図５Ａ】従来技術の分割ソース電流ミラートレンチＤＭＯＳの断面図である。
【図５Ｂ】（Ａ）トレンチＤＭＯＳ断面図（Ｂ）図５Ａに示されるデバイスの等価回路図である。
【図５Ｃ】ローサイドアプリケーションにおけるデバイスの回路図である。
【図５Ｄ】ハイサイドアプリケーションにおけるデバイスの回路図である。
【図６Ａ】パワーデバイスおよび電流センサを含む、本発明に従うローサイドカスコード電流ミラー電流センサの回路図である。
【図６Ｂ】インテグラル電流検知バイアスを有するセンサを含む、本発明に従うローサイドカスコード電流ミラー電流センサの回路図である。
【図７Ａ】従属電流ソースおよびオペアンプを用いたローサイドカスコード電流ミラー電流センサの機能回路図である。
【図７Ｂ】オペアンプを用いたローサイドカスコード電流ミラー電流センサの回路図である。
【図７Ｃ】デジタル制御装置を用いたローサイドカスコード電流ミラー電流センサの回路図である。
【図８】カスコード電流センサおよびＮチャネルパワーＭＯＳＦＥＴとの複合ＮＣ2Ｓの、電流−電圧特性を示すグラフである。
【図９Ａ】デュアルゲート駆動カスコード電流ミラーにより検知されるＮチャネルパワーＭＯＳＦＥＴにおけるハイ電流経路の回路図である。
【図９Ｂ】デュアルゲート駆動サーキットのオフ状態の等価回路である。
【図９Ｃ】デュアルゲート駆動サーキットのオン状態の等価回路である。
【図９Ｄ】常時接続センサを有する、カスコード電流ミラーにより検知されるＮチャネルパワーＭＯＳＦＥＴにおけるハイ電流経路の回路図である。
【図９Ｅ】常時接続センサ回路のオフ状態の同等回路図である。
【図９Ｆ】常時接続センサ回路のオン状態の同等回路図である。
【図１０Ａ】カスコード電流ミラー電流センサを含むパッケージの上面図である。
【図１０Ｂ】図１０Ａの電流センサの断面図である。
【図１１】カスコード電流センサを用いたブーストコンバータの回路図である。
【図１２】カスコード電流センサを用いたＮチャネルバックコンバータの回路図である。
【図１３Ａ】従属電流ソースを用いたＰチャネルハイサイドカスコード電流センサの機能回路図である。
【図１３Ｂ】電流ミラーを用いた電流センサの回路図である。
【図１４Ａ】ローサイドＮチャネル（図１４Ａ）、ハイサイドＰチャネル（図１４Ｂ）およびブートストラップを有するトーテムポールプッシュプル（図１４Ｃ）を含む、汎用の低電圧カスコード電流センサトポロジを示す回路図である。
【図１４Ｂ】ローサイドＮチャネル（図１４Ａ）、ハイサイドＰチャネル（図１４Ｂ）およびブートストラップを有するトーテムポールプッシュプル（図１４Ｃ）を含む、汎用の低電圧カスコード電流センサトポロジを示す回路図である。
【図１４Ｃ】ローサイドＮチャネル（図１４Ａ）、ハイサイドＰチャネル（図１４Ｂ）およびブートストラップを有するトーテムポールプッシュプル（図１４Ｃ）を含む、汎用の低電圧カスコード電流センサトポロジを示す回路図である。
【図１５Ａ】レベルシフタを含む高電圧トーテムポールトポロジにおけるカスコード電流センサの回路図である。
【図１５Ｂ】図１５Ａに示されるデバイスの機能回路図である。
【図１６Ａ】ＰチャネルＭＯＳＦＥＴ（図１６Ａ）、ＮチャネルＭＯＳＦＥＴ（図１６Ｂ）、ＰチャネルＩＧＢＴ（図１６Ｃ）、ＮチャネルＩＧＢＴ（図１６Ｄ）、ＮチャネルＪＦＥＴまたはＳＩＴ（図１６Ｅ）、ＳＣＴまたはＧＴＯサイリスタ（図１６Ｆ）、並列ダイオードおよびＰＣＳを有するジェネリックハイパワーデバイス（図１６Ｇ）、並列ダイオードおよびＮＣＳを有するジェネリックハイパワーデバイス（図１６Ｈ）、バイパスダイオードおよびＰＣＳを有するジェネリックハイパワーデバイス（図１６Ｉ）、バイパスダイオードおよびＮＣＳを有するジェネリックハイパワーデバイス（図１６Ｊ）、ＮＣＳを有するＰＮまたはＰＩＮダイオード（図１６Ｋ）およびＮＣＳを有するショットキーダイオード（図１６Ｌ）を含む、ディスクリートパワーデバイスのカスコード電流検知を示す回路図である。
【図１６Ｂ】ＰチャネルＭＯＳＦＥＴ（図１６Ａ）、ＮチャネルＭＯＳＦＥＴ（図１６Ｂ）、ＰチャネルＩＧＢＴ（図１６Ｃ）、ＮチャネルＩＧＢＴ（図１６Ｄ）、ＮチャネルＪＦＥＴまたはＳＩＴ（図１６Ｅ）、ＳＣＴまたはＧＴＯサイリスタ（図１６Ｆ）、並列ダイオードおよびＰＣＳを有するジェネリックハイパワーデバイス（図１６Ｇ）、並列ダイオードおよびＮＣＳを有するジェネリックハイパワーデバイス（図１６Ｈ）、バイパスダイオードおよびＰＣＳを有するジェネリックハイパワーデバイス（図１６Ｉ）、バイパスダイオードおよびＮＣＳを有するジェネリックハイパワーデバイス（図１６Ｊ）、ＮＣＳを有するＰＮまたはＰＩＮダイオード（図１６Ｋ）およびＮＣＳを有するショットキーダイオード（図１６Ｌ）を含む、ディスクリートパワーデバイスのカスコード電流検知を示す回路図である。
【図１６Ｃ】ＰチャネルＭＯＳＦＥＴ（図１６Ａ）、ＮチャネルＭＯＳＦＥＴ（図１６Ｂ）、ＰチャネルＩＧＢＴ（図１６Ｃ）、ＮチャネルＩＧＢＴ（図１６Ｄ）、ＮチャネルＪＦＥＴまたはＳＩＴ（図１６Ｅ）、ＳＣＴまたはＧＴＯサイリスタ（図１６Ｆ）、並列ダイオードおよびＰＣＳを有するジェネリックハイパワーデバイス（図１６Ｇ）、並列ダイオードおよびＮＣＳを有するジェネリックハイパワーデバイス（図１６Ｈ）、バイパスダイオードおよびＰＣＳを有するジェネリックハイパワーデバイス（図１６Ｉ）、バイパスダイオードおよびＮＣＳを有するジェネリックハイパワーデバイス（図１６Ｊ）、ＮＣＳを有するＰＮまたはＰＩＮダイオード（図１６Ｋ）およびＮＣＳを有するショットキーダイオード（図１６Ｌ）を含む、ディスクリートパワーデバイスのカスコード電流検知を示す回路図である。
【図１６Ｄ】ＰチャネルＭＯＳＦＥＴ（図１６Ａ）、ＮチャネルＭＯＳＦＥＴ（図１６Ｂ）、ＰチャネルＩＧＢＴ（図１６Ｃ）、ＮチャネルＩＧＢＴ（図１６Ｄ）、ＮチャネルＪＦＥＴまたはＳＩＴ（図１６Ｅ）、ＳＣＴまたはＧＴＯサイリスタ（図１６Ｆ）、並列ダイオードおよびＰＣＳを有するジェネリックハイパワーデバイス（図１６Ｇ）、並列ダイオードおよびＮＣＳを有するジェネリックハイパワーデバイス（図１６Ｈ）、バイパスダイオードおよびＰＣＳを有するジェネリックハイパワーデバイス（図１６Ｉ）、バイパスダイオードおよびＮＣＳを有するジェネリックハイパワーデバイス（図１６Ｊ）、ＮＣＳを有するＰＮまたはＰＩＮダイオード（図１６Ｋ）およびＮＣＳを有するショットキーダイオード（図１６Ｌ）を含む、ディスクリートパワーデバイスのカスコード電流検知を示す回路図である。
【図１６Ｅ】ＰチャネルＭＯＳＦＥＴ（図１６Ａ）、ＮチャネルＭＯＳＦＥＴ（図１６Ｂ）、ＰチャネルＩＧＢＴ（図１６Ｃ）、ＮチャネルＩＧＢＴ（図１６Ｄ）、ＮチャネルＪＦＥＴまたはＳＩＴ（図１６Ｅ）、ＳＣＴまたはＧＴＯサイリスタ（図１６Ｆ）、並列ダイオードおよびＰＣＳを有するジェネリックハイパワーデバイス（図１６Ｇ）、並列ダイオードおよびＮＣＳを有するジェネリックハイパワーデバイス（図１６Ｈ）、バイパスダイオードおよびＰＣＳを有するジェネリックハイパワーデバイス（図１６Ｉ）、バイパスダイオードおよびＮＣＳを有するジェネリックハイパワーデバイス（図１６Ｊ）、ＮＣＳを有するＰＮまたはＰＩＮダイオード（図１６Ｋ）およびＮＣＳを有するショットキーダイオード（図１６Ｌ）を含む、ディスクリートパワーデバイスのカスコード電流検知を示す回路図である。
【図１６Ｆ】ＰチャネルＭＯＳＦＥＴ（図１６Ａ）、ＮチャネルＭＯＳＦＥＴ（図１６Ｂ）、ＰチャネルＩＧＢＴ（図１６Ｃ）、ＮチャネルＩＧＢＴ（図１６Ｄ）、ＮチャネルＪＦＥＴまたはＳＩＴ（図１６Ｅ）、ＳＣＴまたはＧＴＯサイリスタ（図１６Ｆ）、並列ダイオードおよびＰＣＳを有するジェネリックハイパワーデバイス（図１６Ｇ）、並列ダイオードおよびＮＣＳを有するジェネリックハイパワーデバイス（図１６Ｈ）、バイパスダイオードおよびＰＣＳを有するジェネリックハイパワーデバイス（図１６Ｉ）、バイパスダイオードおよびＮＣＳを有するジェネリックハイパワーデバイス（図１６Ｊ）、ＮＣＳを有するＰＮまたはＰＩＮダイオード（図１６Ｋ）およびＮＣＳを有するショットキーダイオード（図１６Ｌ）を含む、ディスクリートパワーデバイスのカスコード電流検知を示す回路図である。
【図１６Ｇ】ＰチャネルＭＯＳＦＥＴ（図１６Ａ）、ＮチャネルＭＯＳＦＥＴ（図１６Ｂ）、ＰチャネルＩＧＢＴ（図１６Ｃ）、ＮチャネルＩＧＢＴ（図１６Ｄ）、ＮチャネルＪＦＥＴまたはＳＩＴ（図１６Ｅ）、ＳＣＴまたはＧＴＯサイリスタ（図１６Ｆ）、並列ダイオードおよびＰＣＳを有するジェネリックハイパワーデバイス（図１６Ｇ）、並列ダイオードおよびＮＣＳを有するジェネリックハイパワーデバイス（図１６Ｈ）、バイパスダイオードおよびＰＣＳを有するジェネリックハイパワーデバイス（図１６Ｉ）、バイパスダイオードおよびＮＣＳを有するジェネリックハイパワーデバイス（図１６Ｊ）、ＮＣＳを有するＰＮまたはＰＩＮダイオード（図１６Ｋ）およびＮＣＳを有するショットキーダイオード（図１６Ｌ）を含む、ディスクリートパワーデバイスのカスコード電流検知を示す回路図である。
【図１６Ｈ】ＰチャネルＭＯＳＦＥＴ（図１６Ａ）、ＮチャネルＭＯＳＦＥＴ（図１６Ｂ）、ＰチャネルＩＧＢＴ（図１６Ｃ）、ＮチャネルＩＧＢＴ（図１６Ｄ）、ＮチャネルＪＦＥＴまたはＳＩＴ（図１６Ｅ）、ＳＣＴまたはＧＴＯサイリスタ（図１６Ｆ）、並列ダイオードおよびＰＣＳを有するジェネリックハイパワーデバイス（図１６Ｇ）、並列ダイオードおよびＮＣＳを有するジェネリックハイパワーデバイス（図１６Ｈ）、バイパスダイオードおよびＰＣＳを有するジェネリックハイパワーデバイス（図１６Ｉ）、バイパスダイオードおよびＮＣＳを有するジェネリックハイパワーデバイス（図１６Ｊ）、ＮＣＳを有するＰＮまたはＰＩＮダイオード（図１６Ｋ）およびＮＣＳを有するショットキーダイオード（図１６Ｌ）を含む、ディスクリートパワーデバイスのカスコード電流検知を示す回路図である。
【図１６Ｉ】ＰチャネルＭＯＳＦＥＴ（図１６Ａ）、ＮチャネルＭＯＳＦＥＴ（図１６Ｂ）、ＰチャネルＩＧＢＴ（図１６Ｃ）、ＮチャネルＩＧＢＴ（図１６Ｄ）、ＮチャネルＪＦＥＴまたはＳＩＴ（図１６Ｅ）、ＳＣＴまたはＧＴＯサイリスタ（図１６Ｆ）、並列ダイオードおよびＰＣＳを有するジェネリックハイパワーデバイス（図１６Ｇ）、並列ダイオードおよびＮＣＳを有するジェネリックハイパワーデバイス（図１６Ｈ）、バイパスダイオードおよびＰＣＳを有するジェネリックハイパワーデバイス（図１６Ｉ）、バイパスダイオードおよびＮＣＳを有するジェネリックハイパワーデバイス（図１６Ｊ）、ＮＣＳを有するＰＮまたはＰＩＮダイオード（図１６Ｋ）およびＮＣＳを有するショットキーダイオード（図１６Ｌ）を含む、ディスクリートパワーデバイスのカスコード電流検知を示す回路図である。
【図１６Ｊ】ＰチャネルＭＯＳＦＥＴ（図１６Ａ）、ＮチャネルＭＯＳＦＥＴ（図１６Ｂ）、ＰチャネルＩＧＢＴ（図１６Ｃ）、ＮチャネルＩＧＢＴ（図１６Ｄ）、ＮチャネルＪＦＥＴまたはＳＩＴ（図１６Ｅ）、ＳＣＴまたはＧＴＯサイリスタ（図１６Ｆ）、並列ダイオードおよびＰＣＳを有するジェネリックハイパワーデバイス（図１６Ｇ）、並列ダイオードおよびＮＣＳを有するジェネリックハイパワーデバイス（図１６Ｈ）、バイパスダイオードおよびＰＣＳを有するジェネリックハイパワーデバイス（図１６Ｉ）、バイパスダイオードおよびＮＣＳを有するジェネリックハイパワーデバイス（図１６Ｊ）、ＮＣＳを有するＰＮまたはＰＩＮダイオード（図１６Ｋ）およびＮＣＳを有するショットキーダイオード（図１６Ｌ）を含む、ディスクリートパワーデバイスのカスコード電流検知を示す回路図である。
【図１６Ｋ】ＰチャネルＭＯＳＦＥＴ（図１６Ａ）、ＮチャネルＭＯＳＦＥＴ（図１６Ｂ）、ＰチャネルＩＧＢＴ（図１６Ｃ）、ＮチャネルＩＧＢＴ（図１６Ｄ）、ＮチャネルＪＦＥＴまたはＳＩＴ（図１６Ｅ）、ＳＣＴまたはＧＴＯサイリスタ（図１６Ｆ）、並列ダイオードおよびＰＣＳを有するジェネリックハイパワーデバイス（図１６Ｇ）、並列ダイオードおよびＮＣＳを有するジェネリックハイパワーデバイス（図１６Ｈ）、バイパスダイオードおよびＰＣＳを有するジェネリックハイパワーデバイス（図１６Ｉ）、バイパスダイオードおよびＮＣＳを有するジェネリックハイパワーデバイス（図１６Ｊ）、ＮＣＳを有するＰＮまたはＰＩＮダイオード（図１６Ｋ）およびＮＣＳを有するショットキーダイオード（図１６Ｌ）を含む、ディスクリートパワーデバイスのカスコード電流検知を示す回路図である。
【図１６Ｌ】ＰチャネルＭＯＳＦＥＴ（図１６Ａ）、ＮチャネルＭＯＳＦＥＴ（図１６Ｂ）、ＰチャネルＩＧＢＴ（図１６Ｃ）、ＮチャネルＩＧＢＴ（図１６Ｄ）、ＮチャネルＪＦＥＴまたはＳＩＴ（図１６Ｅ）、ＳＣＴまたはＧＴＯサイリスタ（図１６Ｆ）、並列ダイオードおよびＰＣＳを有するジェネリックハイパワーデバイス（図１６Ｇ）、並列ダイオードおよびＮＣＳを有するジェネリックハイパワーデバイス（図１６Ｈ）、バイパスダイオードおよびＰＣＳを有するジェネリックハイパワーデバイス（図１６Ｉ）、バイパスダイオードおよびＮＣＳを有するジェネリックハイパワーデバイス（図１６Ｊ）、ＮＣＳを有するＰＮまたはＰＩＮダイオード（図１６Ｋ）およびＮＣＳを有するショットキーダイオード（図１６Ｌ）を含む、ディスクリートパワーデバイスのカスコード電流検知を示す回路図である。
【図１７Ａ】ＮＣＳ型カスコード電流検知ＭＯＳＦＥＴアレイの等価回路図である。
【図１７Ｂ】図１７Ａのデバイスの断面図である。
【図１７Ｃ】デバイスの集積化版の平面図である。
【図１７Ｄ】デバイスのクローズドセル版の平面図である。
【図１７Ｅ】等価ＰＣＳ型回路の回路図である。
【図１８Ａ】並列ソースおよびドレインバスを有するカスコード電流センサダイの平面図である。
【図１８Ｂ】同軸ドレインおよびスタックドダイス（stacked dice）を有するカスコード電流センサの平面図である。
【図１９Ａ】縦型ディスクリートパワーデバイス、および、ストラップド（strapped）Ｖαインターコネクトを有するカスコード電流センサの断面図である。
【図１９Ｂ】縦型ディスクリートパワーデバイス、および、接着されたドレインを有するバンプオン（bump-on）リードフレームを有するカスコード電流センサの断面図である。
【図１９Ｃ】縦型ディスクリートパワーデバイス、および、接着されたドレインを有するスタックドダイ（stacked die）アセンブリを有するカスコード電流センサの断面図である。
【図１９Ｄ】図１９Ｃに示されたカスコード電流センサのダイスタッキング（die stacking）配列の平面図である。
【図１９Ｅ】３段構成のスタック配列における縦型ディスクリートパワーデバイスを有するカスコード電流センサの断面図である。
【図２０Ａ】ワンタイムプログラマブル（ＯＴＰ）メモリを用いた、直列接続されたダイントリム回路の回路図である。
【図２０Ｂ】ＯＴＰメモリを用いた、シャント接続されたダウントリム回路の回路図である。
【図２０Ｃ】ＯＴＰメモリを用いた、シャント接続されたアップトリム回路の回路図である。
【図２０Ｄ】ＯＴＰメモリを用いた、シャント接続されたアップダウントリム回路の回路図である。
【図２１】アクティブトリムプログラム配列のブロック図である。
【発明を実施するための形態】
【０１１１】
ここでは電流検出のための新しい方法である、カスコード電流センサ（「Ｃ2Ｓ」）が記載される。Ｃ2Ｓは、ハイ電流回路経路に深刻な直列抵抗、電圧降下または電力損失のいずれももたらさずに、どのようなデバイス、コンポーネントまたは回路においても電流を正確に監視することができる。パワーデバイスの全ての種類において電流を検出するという電流検知レジスタの能力と、小さい電圧降下で電流を計測するという分割ドレイン電流ミラーの能力との結合により、カスコード電流センサは、その好ましい実施例において、パワーをスイッチまたはコントロールするためのデバイスとして作動するのではなく、単に電流を監視する。
【０１１２】
Ｃ2Ｓ技術は、検知レジスタを用いる技術のように、メインパワーデバイスと直列に損失を確かにもたらすが、この要素は、電流検知レジスタによって必要とされるよりもはるかに小さい電圧降下で正確に電流を計測することができる。実際、Ｃ2Ｓ直列電流監視要素における電力損失、すなわち、Ｃ2Ｓの挿入損失は、検知レジスタによって必要とされた不可避の電圧降下よりも極めて小さくなるように設計されることができる。Ｃ2Ｓ方法を用いることにより、ノイズおよび望まない電力損失との問題のある妥協は、同時に回避され得る。
【０１１３】
ここでさらに記載される、カスコード電流センサは、２つの異なる極性、Ｎチャネル（ＮＣ2Ｓ）と、Ｐチャネル（ＰＣ2Ｓ）において実現され得る。どちらかの極性の利点は、ＭＯＳＦＥＴ負荷トポロジ、回路の複雑度、ダイコストおよびダイ領域、および電力効率要件に依存して変わる。類のないＣ2Ｓ方法は、高電圧であろうと低電圧あろうと、インテグレーテッドであろうとディスクリートであろうと、トレンチゲート型、プレーナ型であろうとスーパージャンクションであろうと、ＰチャネルまたはＮチャネルパワーＭＯＳＦＥＴにおいて電流を監視するために用いられ得る。
【０１１４】
Ｃ2Ｓ検知方法は、ハイサイド、ローサイド、または、フローティングもしくはブートストラップゲート駆動電気回路を用いた、ハイサイドソースフォロワ構成されたパワーＭＯＳＦＥＴを含む、フローティングパワーデバイスに適用され得る。方法は、ＩＧＢＴ、ＪＦＥＴ、ＭＥＳＦＥＴ、静電誘導トランジスタ（ＳＩＴ）、サイリスタ、バイポーラトランジスタ、およびＰＩＮレクチファイヤとショットキーダイオードとに、パワーデバイスを製造するために用いられる特別な製造プロセスに関係なく、同じように適用される。
【０１１５】
高電圧アプリケーションにおいて、監視されるパワーデバイスの作動電圧とは関係なく、Ｃ2Ｓは、高電圧ノードでの電圧を計測する必要性を完全に無くす、すなわち、高電圧オペアンプまたは検知電気回路は必要でない。事実として、実際の検知デバイスは、伝導中の最大の電圧低下として、わずかなボルトしか経験しないように設計されることができ、オフ状態であるときに、どのような電圧も阻止する必要がない。いくつかの事例では、Ｃ2Ｓ監視電気回路は、メインデバイスの負荷が軽い間、シャットダウンされている間、またはスリープモードである間に、小さい電力損失を継続したまま、もしくは電力損失が無いように継続したままにすることができる。
【０１１６】
さらに、Ｃ2Ｓ方法は、線形、飽和、準飽和、アバランシェなどを含む、デバイスの作動の全ての領域において、静的、準性的、小さい信号または動的作動で、電流を計測するために用いられることができる。方法は、フォワードバイアスされたダイオード電流およびダイオード回復を監視するために用いられることができ、また、望まれれば、ダイオード伝導を監視することなくアクティブなデバイス作動を計測するように構成されることができる。方法は、周囲の状態、温度および負荷状態の広範な範囲で、電流検知精度を維持する。
【０１１７】
カスコード電流センサの電流検知出力は、必要に応じて電圧に変換され得る電流である。電流検知情報は、メインパワーデバイスにおける電流に比例して電圧に変換された場合、電流検知要素に渡って生じた電圧と同じぐらい小さい必要はない。カスコード電流センサの精度は、任意の特定された精度、たとえば、上述したＶDS検知または分割ソース「検知ＦＥＴ」方法によって与えられる範囲±３０％よりも非常に良い精度誤差範囲であるＩOUT±１％に達するように、金属ヒューズまたはワンタイムプログラマブル（ＯＴＰ）メモリを用いて、製造中に積極的に整えられる。
【０１１８】
Ｃ2Ｓの出力信号は、メインパワーデバイス内の電流に線形的に比例する。Ｃ2Ｓ出力信号は、ＤＣ／ＤＣスイッチングレギュレータにおいて電流制限または電流モード制御を実現するために、アナログ値として用いられ得る、すなわち、Ｃ2Ｓ出力信号は、過電流シャットダウン、障害検出、および別のシステム保護機能を促進するために、コンパレータによっていくらかの基準信号と比較され得る。
【０１１９】
Ｎチャネルカスコード電流センサ；図６Ａは、ジェネリックパワーデバイス３０１内のハイ電流ＩD3を監視するためのＮチャネルカスコード電流センサ（ＮＣ2Ｓ）を示す。デバイス３０１に対するゲート信号が電流センサ３０２の作動に関連しないことを示すために、パワーデバイス３０１のゲート接続Ｇ３が示される。パワーデバイス３０１と電流センサ３０２との主な関係は、それらが単一のハイ電流経路を共有すること、すなわちＩD3＝ＩD1であることである。この実施例において、電流センサ３０２は、どちらもパワーデバイス３０１に一体的に集積化されたメインＭＯＳＦＥＴ３０３Ａおよび検知ＭＯＳＦＥＴ３０３Ｂを含む、低電圧分割ドレイン電流ミラーを含む。
【０１２０】
示されるように、メインＭＯＳＦＥＴ３０３Ａのゲート幅Ｗ1は、検知ＭＯＳＦＥＴ３０２Ｂのゲート幅Ｗ2よりもよりも「ｎ」倍大きく、Ｗ1＝ｎ・Ｗ2であり、同様のバイアス状態下において、検知ＭＯＳＦＥＴ３０３Ｂにおける電流は、メインＭＯＳＦＥＴ３０３における電流ＩD1よりも係数ｎだけ小さくなる、すなわちＩD2≒（ＩD1）／ｎであるべきである。同様のゲート−ソースバイアス状態での作動を確かにするため、ＶGS2＝ＶGS1となるように、ＭＯＳＦＥＴ３０３Ａおよび３０３Ｂは、共通のゲート接続Ｇ２および共通のソース接続Ｓを共有する。同様のドレイン−ソース間バイアス状態を達成するため、メインＭＯＳＦＥＴ３０３Ａのドレイン電圧Ｖαと検知ＭＯＳＦＥＴ３０３Ｂのドレイン電圧Ｖβとが同じ電圧になるように調整される。電流センサ３０２において、これらの電圧は、外部バイアス電気回路によって作動される、分離した外部端子ＶmainおよびＶsenseを介して利用可能にされる。ダイオード３０４は、メインＭＯＳＦＥＴ３０３Ａの内在するＰＮ接合を備える、すなわち、ダイオード３０４は、電圧のクランプおよび保護のための付加的なツェナーダイオードを表わす。通常通りに逆バイアスされたダイオード３０４に渡る最大電圧は、メインＭＯＳＦＥＴ３０３Ａのドレイン端子およびソース端子に渡る電圧Ｖαである。
【０１２１】
図６Ｂにおいて、Ｎチャネルカスコード電流センサ３２２は、メインＭＯＳＦＥＴ３２３Ａと検知ＭＯＳＦＥＴ３２３Ｂとを、電流検知およびバイアス回路３２５とともに用いることによって、ゲート型（gated）パワーデバイス３２１内の電流を検出する。電流検知およびバイアス回路３２５の機能は、検知電圧ＶβがＶαと同じになるような電流ＩD2を生成することである。バイアス機能を実行するために任意の数の回路が実現される一方で、ある実施例においては、電流検知およびバイアス回路３２５は、電圧ＶαをメインＭＯＳＦＥＴ３２３Ａのドレインにて計測し、そして、ＭＯＳＦＥＴ３２３Ｂのドレイン電圧ＶβがＭＯＳＦＥＴ３２３Ａのドレイン電圧Ｖαと一致するまで、アナログフィードバックによって、すなわちアルゴリズム的にＭＯＳＦＥＴ３２３Ｂ内のドレイン電流ＩD2を調整する。電流センサ３２２は、また、ドレイン電圧ＩD2に一致する、すなわち比例する電流Ｉsenseを出力する。電流検知およびバイアス回路３２５が電力をノードＶαとの接続から引き出すことができる一方で、代わりに、電流検知およびバイアス回路３２５は、別個のバッテリまたはＭＯＳＦＥＴ３２３Ａおよび３２３Ｂのソース端子での電位が基準とされる供給入力ＶCCから電力が与えられても良い。
【０１２２】
ダイオード３２４は、メインＭＯＳＦＥＴ３２３Ａの内在するＰＮ接合を含む、すなわち、ダイオード３２４は、電圧のクランプおよび保護のための付加的なツェナーダイオードを表わす。通常通りに逆バイアスされたダイオード３２４に渡る最大電圧は、パワーＭＯＳＦＥＴ３２３Ａのドレイン端子およびソース端子に渡る電圧Ｖαである。
【０１２３】
ＶαおよびＶβの小さい値に対して、ＭＯＳＦＥＴ３２３Ａおよび３２３Ｂは、パワーデバイス３２１の作動とは関係なく、共に線形領域において作動する。線形領域においてＭＯＳＦＥＴ３２３Ａおよび３２３Ｂを通る電流は、方程式
ＩD1≒（Ｗ1／Ｌ1）μ・Ｃox・（ＶGS−Ｖt1）・（Ｖα）
および
ＩD2≒｛Ｗ2／（Ｌ2±ΔＬ）｝μ・Ｃox・（ＶGS−Ｖt2）・（Ｖβ±Ｖoffset）
によって近似される。μは、ＭＯＳＦＥＴのチャネル内での電子の移動度であり、Ｃoxは、ゲートキャパシタンスであり、Ｖt1およびＶt2は、夫々、ＭＯＳＦＥＴ３２３Ａおよび３２３Ｂのしきい値電圧であり、Ｌ1およびＬ2は、夫々、ＭＯＳＦＥＴ３２３Ａおよび３２３Ｂのチャネル長さである。用語ΔＬは、ＭＯＳＦＥＴ３２３Ａおよび３２３Ｂのチャネル長さＬ1およびＬ2における僅かな差を表わし、デバイス間での電流の不一致を引き起こす。この差は，主に、ＭＯＳＦＥＴ３２３Ａおよび３２３Ｂを製造するために用いられるフォトリソグラフィープロセスにおける特別な不均一性に起因する。Ｖoffsetは、ＭＯＳＦＥＴ３２３Ａおよび３２３Ｂの夫々に印加されたソース電圧ＶαおよびＶβにおける差を表わす。
【０１２４】
【数２】
0005524058.tif 000004
【０１２５】
数学的に、オフセット項Ｖoffsetは、実際に、「モデル」に用いられることができる、すなわち、メインＭＯＳＦＥＴ３２３Ａおよび検知ＭＯＳＦＥＴ３２３Ｂとの間の全ての不一致における全ての原因とみなされる。数に関して、Ｖoffsetの大きさがメインＭＯＳＦＥＴ３２３Ａのドレイン電圧Ｖαに比べて小さいと、全体的な方程式は、関係
ＩD2／ＩD1≒１／ｎ
に単純化される。
【０１２６】
Ｖoffsetの大きさを無視することができず、電流の不一致である結果となると、後で詳述するように、かつこの発明の関連する実施例として開示される、積極的な調整を用いて、オフセットが除去され得る。
【０１２７】
電流検知およびバイアス回路の実現：電流検知およびバイアス回路３２５のある実施例が、図７Ａに示される。示されるように、電流検知およびバイアス回路３２５は、ＭＯＳＦＥＴ３２３Ａおよび３２３Ｂの端子を一緒にバイアスするオペアンプ３６４によって制御される従属電流ソース３６６の組み合わせを含む。上述したように、逆バイアスされたダイオード３２４に渡る最大電圧は、メインＭＯＳＦＥＴ３２３Ａのドレインおよびソース端子に渡る電圧Ｖαである。いずれの事例においても、オペアンプ３６４の非反転（＋）入力端子での最大入力電圧は、ダイオード３２４の降伏電圧ＢＶZまたはＭＯＳＦＥＴ３２３Ａの降伏電圧ＢＶDSSよりも明らかに小さい大きさの電圧である。図１Ｂおよび２Ｃに示された電流検知回路とは異なり、電流検知およびバイアス回路３２５におけるオペアンプ３６４は、パワーデバイス３２１が高電圧で作動している場合ですら、パワーデバイス３２１内の電流を計測するために高電圧入力を必要とはしない。この利点は、オペアンプ３６４を用いての電圧Ｖαの検知をより実現容易にする。
【０１２８】
高いゲインを用いると、オペアンプ３６４は、従属電流ソース３６６内の電流ＩD2を調整する出力を生成し、電圧ＶαおよびＶβを単一の値に向かわせる。たとえば、Ｖαにおける電圧が警告無しに上昇すると、オペアンプ３６４の入力端子においてエラー信号（Ｖα−Ｖβ）が発生し、次に、従属電流ソース３６６内の電流ＩD2を比例的に増大せしめる。その結果、検知ＭＯＳＦＥＴ３２３Ｂのドレインおよびソース端子に渡って存在する電圧Ｖβが、Ｖαの値と一致するまで増大する。オペアンプ３６４は、従属電流ソース３６６と共同して、入力としてのエラー信号（Ｖα−Ｖβ）と、出力としての電流ＩD2と、オペアンプ３６４におけるいかなるオフセット、または、ＭＯＳＦＥＴ３２３Ａおよび３２３Ｂにおけるいかなる不一致も、電流ＩD2の大きさにおけるオフセットまたはエラーの結果となることを明らかに示す、
ＩD2＝ｇm・（Ｖα−Ｖβ±Ｖoffset）≡（ＩD1／ｎ）±Ｉoffset
であるようなトランスコンダクタンスｇｍとを有するトランスコンダクタンスアンプを形成する。
【０１２９】
したがって、オペアンプ３６４、従属電流ソース３６６および検知ＭＯＳＦＥＴ３２３Ｂは、ネガティブフィードバックループを形成するように接続される。エラー信号は、電圧ＶαとＶβとの差である。オペアンプ３６４は、電圧ＶαとＶβとの差を検出する「電圧差検出器」として作動する。電圧ＶαとＶβとのいかなる差も、オペアンプ３６４に、ＭＯＳＦＥＴ３２３Ｂの端子での電圧Ｖβを電圧Ｖαと等しくさせるようにＭＯＳＦＥＴ３２３Ｂを通る電流を増大または低減するように電流ソース３６６を駆動せしめる。ＶαがＶβよりも大きくなると、オペアンプ３６４は、電圧Ｖβが電圧Ｖαと等しくなるまでＭＯＳＦＥＴ３２３Ｂに渡る電圧降下、故に電圧Ｖβを増大させる、より大きな電流を提供するように電流ソース３６６を駆動する。ＶαがＶβよりも小さくなると、オペアンプ３６４は、電圧Ｖβが電圧Ｖαと等しくなるまでＭＯＳＦＥＴ３２３Ｂに渡る電圧降下、故に電圧Ｖβを低下させる、より小さな電流を提供するように電流ソース３６６を駆動する。
【０１３０】
従属電流ソース３６７も、オペアンプ３６４の出力電圧によって制御されるため、従属電流ソース３６７から出力された電流Ｉsenseは、従属電流ソース３６６内を流れる電流ＩD2の単なる倍数である。
【０１３１】
Ｉsense≒ｍ・ＩD2≒ｍ・（ＩD1／ｎ）
便宜上、電流ソース３６６および３６７は、比ｍ≡１となるように同じ構造を有することができ、よって、ＩsenseおよびＩD2は、同じ大きさの電流を有し、オフセットがない状況においてＩsense＝（ＩD1）／ｎである。
【０１３２】
図７Ｂに、電流センサ３２２およびパワーデバイス３２１の、実例となる物理的な実現が示される。パワーデバイス３２１は、内在するドレイン−ソース並列ダイオード３９１を有するＮチャネルＭＯＳＦＥＴ３９０を含む。パワーＭＯＳＦＥＴ３９０は、横型または縦型であってもよく、従前の表面チャネル、プレーナＤＭＯＳ、トレンチゲート型ＤＭＯＳまたはスーパージャンクションＤＭＯＳデバイスとして構成されてもよい。Ｎチャネルカスコード電流ソースすなわちＮＣ2Ｓは、電流ＩD2を伝導する、ゲート幅Ｗ2のＮチャネル検知ＭＯＳＦＥＴ３２３Ｂと、電流ＩD1を伝導する、ゲート幅Ｗ1のメインＮチャネルＭＯＳＦＥＴ３２３Ａとを含む。
【０１３３】
オペアンプ３６４は、「しきい値接続された」ＰチャネルＭＯＳＦＥＴ３９５のドレインと、ＭＯＳＦＥＴ３９５，３８６および３８７のゲートを、共通のゲート電位ＶGS4にバイアスする。ＭＯＳＦＥＴ３９５，３８６および３８７は、同じチャネル長さＬを有し、理想的には、一致精度を最大にするために、同様の配列および方向性で、シリコンダイ上に構成されるべきである。
【０１３４】
閉ループ制御下において、高ゲインアンプ３６４は、ＶGS4およびＰチャネルＭＯＳＦＥＴ３８６における電流ＩD2を、電位ＶαおよびＶβが等しくなるまで調整する。ＮチャネルＭＯＳＦＥＴ３２３ＢでのゲートバイアスＶG2が大きいと仮定すると、ＭＯＳＦＥＴ３２３Ｂは、小さい電圧のドレイン−ソース間電圧Ｖβでリニア領域において作動する。その結果、ＰチャネルＭＯＳＦＥＴ３８６は、大きいＶDSで飽和状態になり、定電流ソースとして振舞う。そのような閉ループ状態において、ＭＯＳＦＥＴ３８６内の電流ＩD2は、主に、ＶGS4の値に依存する。
【０１３５】
しきい値接続されたＭＯＳＦＥＴ３９５は、ＭＯＳＦＥＴが飽和状態に留まることを確かにするための電流ミラーにおいて通常用いられるクランピングデバイスである。ＭＯＳＦＥＴ３９５は任意であるが、過渡時においてゲート電圧およびドレイン電流がオーバーシュートすることを防ぐために含まれてもよい。もしそうであるならば、ＭＯＳＦＥＴ３８６および３９５のゲート幅は、好ましくは等しい、すなわちＷ4＝Ｗ5である。さらに需要なことに、ＰチャネルＭＯＳＦＥＴ３８７からの出力電流Ｉsenseは、ＭＯＳＦＥＴ３８７が飽和状態において作動する、すなわち｜ＶDS6｜＞｜ＶGS4−Ｖt｜である限り、ＭＯＳＦＥＴ３８６のゲート幅Ｗ5に対するＰチャネルＭＯＳＦＥＴ３８７のゲート幅Ｗ6の比に依存する。
【０１３６】
【数３】
0005524058.tif 000005
【０１３７】
電流センサ３２２の作動は、２つの同等の電流ミラー対を利用する。ＰチャネルＭＯＳＦＥＴ３８７および３８６は、小さいゲート幅の比Ｗ6／Ｗ5を有し（好ましくは同じであり）、共に、閉ループフィードバックによって定められるゲートバイアスＶGS4で飽和状態において作動し、ＮチャネルＭＯＳＦＥＴ３２３Ａおよび３２３Ｂは、「ｎ」という非常に大きい比を有し、共に、好ましくは、同じドレイン−ソース電位Ｖα＝Ｖβで線形領域において作動する。したがって、パワーＭＯＳＦＥＴ３９０が、線形領域、飽和領域、準飽和「膝」領域において作動している、およびダイオード３９１がアバランシェ降伏している、またはリバースダイオード回復にあるときに作動しているかどうかに関係なく、電流の計測は等しく正確である。
【０１３８】
ＮＣ2Ｓにより監視されるＭＯＳＦＥＴ３９０の全体的ＶDSは、直列の電圧降下の合計であるため、効率と電力消費との観点から、電圧降下Ｖαをできるだけ低く維持することが有益である。
【０１３９】
ＶDS＝ＶDS3＋Ｖα＝ＶDS3＋ＩD3・ＲDS1
効果的なオン抵抗ＲDSに対して
ＲDS＝ＶDS／ＩD3＝ＶDS3／ＩD3＋ＲDS1
この効果的なオン抵抗ＲDSは、ＶDSのいかような値に対しても有効である。ＭＯＳＦＥＴ３９０が大きなゲートバイアスＶG3で線形領域においてバイアスされていると、方程式は、
ＲDS＝ＶDS／ＩD3＝ＲD3＋ＲDS1
に簡素化され、電流が監視されたＭＯＳＦＥＴ３９０の全体的な能力がＲDS→０のように向上したことを明らかに示す。ＮチャネルＭＯＳＦＥＴ３２３Ａの抵抗は、大きなゲート駆動電圧ＶG2に対して最小化され、ＭＯＳＦＥＴ３２３Ａを線形領域にせしめ、パワーＭＯＳＦＥＴ３９０の状態に関係なく、小さい電圧降下Ｖαを維持する。
【０１４０】
好ましい実施形態において、ゲートバイアスＶG2は、ＭＯＳＦＥＴ３２３Ａおよび３２３Ｂが共に、完全「オン」となり、最も低い抵抗、すなわち電力消費およびハイ電流経路ＩD1内の直列抵抗を低減するための最も伝導性が良い状態にバイアスされるように、供給ＶCC、たとえば５Ｖに恒久的にバイアスされる。この点は、縦軸の右側にＮＣ2ＳパワーＭＯＳＦＥＴ３９０についての＋ＶDS対＋ＩD3のグラフと、左側に検知ＭＯＳＦＥＴ３２３Ａについての＋ＶDS対＋ＩD3の第２グラフとを含む、図８に示される二重グラフ４５０において示される。説明および示されたように、ドレイン電流ＩD3＝ＩD1であり、電流検知ＭＯＳＦＥＴ３２３Ａに渡る電圧は、ＶDS1＝Ｖαであり、全体的なＶDSは、ＶDS1とＶDS3の合計、すなわちＶDS＝ＶDS3＋Ｖαである。
【０１４１】
グラフは、パワーＭＯＳＦＥＴ３９０上の４つのゲートバイアス状態ＶG3を示す。線４５１によって示されるバイアスＶGS0において、ＶG3＝０であり、パワーＭＯＳＦＥＴ３９０がカットオフされるように、ゲートはゼロボルト、すなわち、ソースにバイアスされる。曲線４５２，４５３および４５４は、ＶGS3＞ＶGS2＞ＶGS1＞ＶGS0であり、飽和したドレイン電流がより高く、オン抵抗がより低くなる、次第に高いゲートバイアス状態での４組のドレイン電流曲線を表わす。
【０１４２】
曲線は、３つの領域に分けることができる。ＶDSが線４５５の値よりも小さい一つは、線形の電流−電圧特性を有する、パワーＭＯＳＦＥＴ３９０の「線形」領域として知られる。ＶDSが線４５６の値よりも大きい第２領域において、パワーＭＯＳＦＥＴ３９０は「飽和」し、高いソース−ドレイン電圧を維持しながら一定の電流を示し、その結果として高い電力を消費する。パワーＭＯＳＦＥＴ３９０上のＶGSゲート駆動を増大すると、線形領域において全体的な抵抗ＲDSが低下し、さらに飽和電流ＩDsatが増大する。線４５６と４５５との間の「膝」領域は、電流および電流の傾きが共にＶDSで変わる準飽和領域として知られる。全ての３つの領域は、パワーＭＯＳＦＥＴ３９０に渡る電圧降下ＶDS3および電流検知ＭＯＳＦＥＴ３２３Ａに渡る電圧降下Ｖαの両方を含む。
【０１４３】
グラフ４５０の左側で、検知ＭＯＳＦＥＴ３２３Ａの電流−電圧特性は、ＩD3対Ｖαのプロットで示される。パワーＭＯＳＦＥＴ３９０および検知ＭＯＳＦＥＴ３２３Ａの両方に対してＩD3は同じであるため、２つのグラフが併合され、共通の縦軸を共有する。線４５７は、示される全ての電流に対して、検知ＭＯＳＦＥＴ３２３Ａが線形のＩ−Ｖ特性を示し、決して飽和せず、また準飽和状態にも入らないことを示す。示されるように、検知ＭＯＳＦＥＴ３２３Ａに渡る電圧降下は、理想的には全体の電圧降下の小さな一部である。たとえば、線４６０によって示されるドレイン電流にて、ＭＯＳＦＥＴ３９０に渡る全体的な電圧降下（線４５９）は、大きさＶαの、検知ＭＯＳＦＥＴ３２３Ａにわたる部分（線４５８）であって、総電圧降下（線４５９）の２５％より小さい降下を含む。全体的な電力消費に対する検知ＭＯＳＦＥＴ３２３Ａにおける電力消費の割合は、全ての電圧が低減されても、低いドレイン電流（線４６１および４６２）にて、大体等しいままである。
【０１４４】
たとえば、３Ａにて、７０ｍΩの総抵抗ＲDSは、６３０ｍＷを消費する。電力消費、自己過熱および温度によって引き起こされるＲDS(ON)の増大の熱的な状態の安定状態にパワーＭＯＳＦＥＴ３９０が到達するまで、自己過熱が、パワーＭＯＳＦＥＴ３９０のオン抵抗をさらに増大させる。３Ａにて、３０ｍΩの検知ＭＯＳＦＥＴ３２３Ａは２７０ｍＷ、すなわち全体的な電力消費の４２％を消費する。パワーＭＯＳＦＥＴ３９０および検知ＭＯＳＦＥＴ３２３Ａは、同じパッケージのダイパッドをおそらく共有しないため、検知ＭＯＳＦＥＴ３２３Ａの抵抗に対する加熱の影響は最小限である。
【０１４５】
同様に、検知ＭＯＳＦＥＴ３２３Ａにおける加熱は、パワーＭＯＳＦＥＴ３９０の能力を妨げないため。さらに重要なことに、下記に記載するように、２つのデバイスは同じ検知ＩＣ内に配置され、併合された（merged）ジオメトリを用いて集積され得るため、ＭＯＳＦＥＴ３２３Ａ内の全ての温度上昇が、検知ＭＯＳＦＥＴ３２３Ｂにおける同様の上昇を引き起こす。より低い抵抗の検知ＭＯＳＦＥＴほど、より広いダイ領域を必要とする、すなわちウエハごとの正味ダイスがより小さく、結果的に高いコストが必要となるため、実際には、検知ＭＯＳＦＥＴ３２３Ａにおける電力消費は、経済上の問題である。総電力消費の割合は、ダイの大きさに依存して、５％から約７０％まで変動する。最も重要な設計パラメータは、パワーＭＯＳＦＥＴ３９０が飽和領域、線形領域または準飽和領域において作動しているかどうかに関係なく、ＭＯＳＦＥＴ３２３Ａが飽和しない、十分なゲート幅を有するＭＯＳＦＥＴ３２３Ａを設計することである。
【０１４６】
発明に従う電流センサは、飽和されたパワーＭＯＳＦＥＴにおける電流の監視と同等に機能する。たとえば、図８を再び参照して、線４６３によって表わされる電流レベルにおいて、パワーＭＯＳＦＥＴ３９０は飽和し（線４５４）、したがって、ＭＯＳＦＥＴ３９０を通る電流ＩD3は、変動するドレイン電圧ＶDSに対して基本的に一定になる。Ｖα＝ＩD1・ＲDS1であり、ＩD3＝ＩD1であるため、検知ＭＯＳＦＥＴ３２３Ａにわたる電圧降下Ｖαは同様に一定を維持する。したがって、飽和されたハイパワーＭＯＳＦＥＴ３９０の電流監視は、線形作動領域外での検知ＭＯＳＦＥＴ３２３Ａの作動を引き起こさず、バイアス電気回路は、Ｖα＝Ｖβの状態を維持する。
【０１４７】
オペアンプ３６４の使用のみが、線形検知の基準Ｖα＝Ｖβを達成するための方法ではない。データ変換およびロジックの組み合わせを用いたデジタル方法も適用され得る。図７Ｃにおける回路４００は、メインＭＯＳＦＥＴ４０３Ａ、検知ＭＯＳＦＥＴ４０３Ｂを備え、それによってデジタル制御回路がＶα＝Ｖβを確保するように電流ソース４１１からの電流ＩD2を調整する電流センサ４０２により、パワーデバイス３２１内の電流ＩD3が監視される、あるデジタル方策を用いる。示されるように、アナログマルチプレクサ４０４は、クロックＩD2によってセットされたクロックレートで交互に２つの電圧ＶαおよびＶβを取得する。電圧ＶαおおびＶβは、Ａ／Ｄコンバータ４０５によってデジタル表現に変換されて、次に、デジタルコンパレータ、すなわちロジックブロック４０６の２つのレジスタに記憶される。アルゴリズムは変わり得るが、最も簡素な方策は、Ｖα＞Ｖβであると従属電流ソース４１１における電流ＩD2を増大され、Ｖβ＞Ｖαであると制御された電流ソース４１１における電流ＩD2が低下されるというものである。ＩD2の大きさの調整量は、｜Ｖα−Ｖβ｜の量を表わすデジタルエラー信号に比例して定められる。一旦望ましい電流ＩD2が決定されると、ＲＯＭ４０８に記憶されたコードを介して修正されたＤ／Ａコンバータ４０７を介して、デジタル情報がアナログ信号に変換される。ＥＰＲＯＭまたはワンタイムプログラマブル（ＯＴＰ）メモリなどのプログラム可能なメモリを、ＩＣにおける電流センサ４０２の製造中もしくは後に、ＲＯＭ４０８に含まれるコードを設定、調整さもなければ修正するために用いることができる。
【０１４８】
Ｄ／Ａコンバータ４０７、ＲＯＭ４０８および従属電流ソース４１１の組み合わせは、同時に、電流出力Ｄ／Ａコンバータ、すなわち電流ＤＡＣを含む。電流ソース４１１内の電流は、アナログ出力電流Ｉsenseを生成するために、電流ソース４１２内でミラーされ、計測され、または再現される。検知電流Ｉsenseは、デジタルコンパレータ、すなわちロジックブロック４０７によってデジタル的に表現され、Ｉ2Ｃ、Ｓ2ＣワイヤまたはＡＳ2Ｃワイヤなどのシリアルインターフェース出力４１０に変換される。
【０１４９】
カスコード電流センサの作動モード：独立入力ＶG2を用いて、カスコード電流センサ内のメインおよび検知ＭＯＳＦＥＴ上のゲートバイアスが、固定もしくは動的に調整される。図９Ａに示されるある方法は、検知ＭＯＳＦＥＴ４７３のゲート電圧ＶG2を、パワーＭＯＳＦＥＴ４７２のゲート電圧ＶG3に同期化することである。回路４７０において、シングルゲートバッファ４７６は、ＭＯＳＦＥＴ４７２および４７３の両方のゲートを駆動する。ＭＯＳＦＥＴ４７２および４７３のオフ状態において、ダイオード４７４および４７５は、図９Ｂの等価回路４７７において示されるように、逆バイアスされたままである。ＭＯＳＦＥＴ４７２および４７３のオン状態において、最小限の電力消費で、ＭＯＳＦＥＴ４７２および４７３は理想的に線形領域において完全にバイアスされており、図９Ｃの等価回路４８０に示されるように、レジスタ４８１および４８２として振舞う。伝導状態において、ダイオード４７４および４７５はオフかつ非伝導のままであり、よって、示されない。この方策の一つのあり得る不利点は、低いオン抵抗のＭＯＳＦＥＴ４７２および４７３は高い周波数で一斉にスイッチングされるため、ゲート駆動損失が高いということである。
【０１５０】
バッファ４９１によって提供される、パワーＭＯＳＦＥＴ４８７のゲート電圧ＶG3が、検知ＭＯＳＦＥＴ４８８のゲート電圧ＶG2がＶCCにて「オン」に恒久的にバイアスされたまま、ＶCCとグランドとの間で高い周波数でスイッチングされる、好ましい選択肢が図９Ｄの回路４８５において示される。図９Ｅの等価回路４９２に示されるパワーＭＯＳＦＥＴ４８７のオフ状態において、ＭＯＳＦＥＴ４８７はオンにバイアスされ、レジスタ４９６として表わされる。ＭＯＳＦＥＴ４８８は、オンのままであり、レジスタ４９４として表わされ続ける。ノードＶαでの電圧は、Ｖα＝ＲDS3／（ＲDS1＋ＲDS3）となるように、関係する、レジスタ４９６および４９４の抵抗に依存する。
【０１５１】
カスコード電流センサのアセンブリ：図１０Ａの平面図５００に示される、カスコード電流センサの一つの実施例は、プラスチック５０５によりカプセル化された１０ピンサーフェイスマウントパッケージに設置される２つのシリコンダイス５０３および５０４を含む。カスコード電流センサ（Ｃ2Ｓ）ダイ５０４は、ダイパッド５０２Ａに接続された３つのリード５０２Ｂを有する伝導性ダイパッド５０２Ａの上に位置する。金のワイヤダウン結合５１０Ａおよび５１０Ｂは、サーフェイスソースパッドをダイパッド５０２Ａおよびリード５０２Ｂに接続する。リード５０２Ｂがダイパッド５０２Ａに対する安定性を提供するため、結合バー５０２Ｃは任意である。独立したリード５１１へのワイヤ結合５０９は、Ｃ2Ｓダイ５０４をＶCC、Ｉsense、およびＶGS接合部に接続するために用いられる。ゲートバイアスＶG2が恒久的にＶCCにバイアスされていると、ピンを除去し、別のドレインピンとして用いることができる。
【０１５２】
パワーデバイスダイ５０３は、トップサイドのソースおよびゲート接点と、金属化されたバックサイドドレインとを有する縦型トレンチＤＭＯＳなどの、縦型伝導デバイスを含む。ドレインは、伝導性エポキシを用いて、ドレイン電流および熱の両方をダイ５０３から運ぶ３つの取付リード５０１Ｂを有する銅製のリードブレーム５０１に取付られる。ダイ５０３内のＤＭＯＳのソースは、チップ間ワイヤ結合５０７Ａおよび５０７Ｂを用いて、電流センサダイ５０４に接続される。示されるように、ダイ５０３内部のＤＭＯＳのゲートは、ワイヤ結合５０６により専用のＶGSリードに接続される。代替的に、ＤＭＯＳのゲートは、チップ間結合を用いてダイ５０３からダイ５０４に接続され、よって、独立したパッケージリード５１１に接続されることができる。図１０Ｂの側面図５２０は、切断線Ａ−Ａ’に沿った断面図における同じデバイスを示す。
【０１５３】
スイッチングレギュレータにおけるカスコード電流検知；ここで開示された、カスコード電流検知方法から利益を得ることができるデバイスのある分野は、ＤＣ／ＤＣコンバータとしても知られる、スイッチング電圧レギュレータの分野である。具体的には、インダクタ内の平均電流および出力キャパシタに渡る平均電圧を制御するために、高い周波数でステージスイッチングする、一つのＭＯＳＦＥＴ、およびレクチファイヤダイオード、すなわちプッシュプルパワーＭＯＳＦＥＴを、スイッチング電圧レギュレータは用いる。この態様で作動されると、スイッチされたインダクタは低い電力損失でプログラム可能な電流ソースのように行動する。インダクタ電流、および、最終的には、出力キャパシタに渡る電圧を予め定められた値に制御するようにＭＯＳＦＥＴのオン時間またはデューティー係数を調整するために、ネガティブフィードバックが利用される。
【０１５４】
スイッチングレギュレータは、任意の数のコンバータトポロジを含み得るが、一つのインダクタ版のステップアップ「ブースト」コンバータおよびステップダウン「バック」コンバータが最も一般的である。いくつかの事例のいて、整流ダイオードは、整流ダイオードがフォワードバイパスされる時間の一部の間だけ伝導するように同期化されたＭＯＳＦＥＴによって短絡される。
【０１５５】
ＭＯＳＦＥＴのオン時間、デューティー係数、および周波数に影響を与える制御装置は、周波数が負荷電流によって変化する場合においても、しばしば、一般的に「チョッパー」またはパルス幅変調（ＰＷＭ）制御回路と呼ばれる。ＰＷＭ制御装置は、制御アルゴリズムの２つの主な分類である電圧モードと電流モードとに分類される。電圧モードにおいて、パルス幅およびＭＯＳＦＥＴのオン時間を調整するために、出力電圧のフィードバックは増幅され、アナログコンパレータを用いて、固定電圧傾斜波形と比較される。電流モードにおいて、出力電圧は、インダクタ電流の関数として傾きが統制される傾斜に対して比較される。
【０１５６】
ここではＩFBとして表わされる、インダクタ電流フィードバック信号は、インダクタ内の電流、またはインダクタを駆動するＭＯＳＦＥＴにおける電流の継続的なアナログの測定値である。冷静沈着な電流フィードバックおよび出力電圧フィードバックは、適切な電流モードでのＰＷＭ作動を確かにするために重要なフィードバック信号である。不正確または予測不可の電流の計測は、グリッチおよびノイズと、低い過渡応答調整と、不安定性とオシレーションとにつながり得る。
【０１５７】
開示されたカスコード電流検知技術を利用した電流モードブーストコンバータの例が図１１に示される。示されるように、ブーストコンバータ４４０は、ＰＷＭ制御回路５５５、インダクタ５５３、ショットキーレクチファイヤ５５２、出力キャパシタ５５４およびＮチャネルパワーＭＯＳＦＥＴと集積化されたカスコード電流検知５５１との組み合わせを含む。インプットＶbattによって電力が供給されるＰＷＭ制御装置５５５は、ＮチャネルパワーＭＯＳＦＥＴ５５６のゲート電圧ＶG3である、ＰＷＭまたはパルス状の出力ＤOUTを作り出す。ＰＷＭ制御回路５５５は、２つのアナログ入力に応答して、ＶFBおよびＩFBフィードバック信号を調整する。出力電圧フィードバック信号ＶFBは、コンバータ５５０の出力電圧ＶOUTのスカラー倍であり、典型的に、レジスタ分割器を用いて測定される。アナログフィードバック電流ＩFBは、電流センサ５５１のＩsense出力からＰＷＭ制御回路５５５に提供される。
【０１５８】
正確な電流検知を促進するため、電流検知センサ５５１は、検知およびバイアス電気回路５６０によって制御される、パワーＭＯＳＦＥＴ５５６、定抵抗メインＭＯＳＦＥＴ５５７Ａおよび検知ＭＯＳＦＥＴ５５７Ｂを含む。示されるように検知ＭＯＳＦＥＴ５５７Ａへの入力ＶCCおよびＶG2は、共に、バッテリパワーソースＶbattにハードワイヤードされる、すなわち、３Ｖまたは５Ｖの、システムにおける調整されたサプライレールから電力が供給され得る。
【０１５９】
電流モードＰＷＭ制御とは別に、正確な電流検知には、ＤＣ／ＤＣコンバータにおける過電流および短絡回路状態に対する過電流遮断（ＯＣＳＤ）保護も必要とする。示されるように、ブーストコンバータ５５０において、ＩFB電流を表わすアナログ信号、典型的には、レジスタ５６３に渡る電圧ＲSET・ＩFBは、ビルトインヒステリシスを有するＯＣＳＤコンパレータ５６５によって基準電圧５６４と比較され、コンパレータがトリップされた（tipped）ある電圧を電流ＩFBが超えると、ＳＤ遮断入力がハイにせしめられ、異常状態が終わるまで、スイッチングが止められて、調整が一次停止される。この機能は、電流のアナログ計測の結果である。過電流異常の終了は、ＩFB電流がコンパレータの低い方のトリップ点よりも下に下がったとき、または、何等かの別の異常回復シーケンスが生じたときに識別される。
【０１６０】
低品質の電流計測は、矛盾したＤＣ／ＤＣコンバータの作動につながる。正確な電流検知が無いので、ノイズが調整を妨げることができ、ＭＯＳＦＥＴの変動を製造することが過電流遮断のトリップ点の矛盾を引き起こし、高い温度または電力消費が、短絡回路保護の誤起動を引き起こす。
【０１６１】
カスコード電流検知ＭＯＳＦＥＴ５５１は、これらの問題を全て回避する。なぜなら、カスコード電流検知ＭＯＳＦＥＴ５５１のＩsense出力は、温度補償されるとともにバイアスから独立しており、信号の大きさはノイズを無視できるほど十分に大きいからである。Ｉsense信号は、アナログ電流モード制御およびデジタル過電流遮断機能の両方に対する入力として同時に用いることができる。
【０１６２】
図１１に示されるように、ＮチャネルＭＯＳＦＥＴ５５６は、ブーストコンバータ５５０内でローサイドスイッチとして作動する。図１２において、電流が監視されたパワーＭＯＳＦＥＴは、代わりに、ハイサイド接続されたＭＯＳＦＥＴとして利用される。示されるように、バックコンバータ５８０は、ＰＷＭ制御回路５８５、ショットキー整流ダイオード５８１、インダクタ５８３、出力キャパシタ５８４およびカスコード電流センサ５８２内のＮチャネルパワーＭＯＳＦＥＴ５８６を含む。ＰＷＭ制御回路５８５は、フィードバック信号ＶFBおよびＩFBに応答して、パルス幅変調されたパルスをＭＯＳＦＥＴ５８６のゲートに提供する。ＩFB信号は、設定抵抗器５９３およびＯＣＳＤコンパレータ５９５と共同して、ＰＷＭ制御回路５８５内の切断（ＳＤ）ピンを駆動し、それによって、コンバータ５８０に対する過電流保護を促進する。示されるように、この発明に従うＮチャネルカスコード電流センサ（ＮＣ2Ｓ）を用いて、ＭＯＳＦＥＴ５８６における正確な電流検知Ｉsenseが達成される。ＮＣ2Ｓ５８２は、パワーＭＯＳＦＥＴ５８６、メインＭＯＳＦＥＴ５８７Ａ、検知ＭＯＳＦＥＴ５８７Ｂ、および、電流検知およびバイアス回路５９０を含む。ＭＯＳＦＥＴ５８６は、高または低電圧ＭＯＳＦＥＴであり得る。
【０１６３】
ハイサイドで作動するので、Ｖx＝Ｖbattである場合にＮチャネルＭＯＳＦＥＴ５８６が伝導できるように、ＮチャネルＭＯＳＦＥＴ５８６は、入力電圧より上の電位にゲートを駆動するようにバイアスする特別なゲートを必要とし、それによって、効率を最大化し、電力損失を最小化するように、インダクタ５８３がレール間で駆動されることを許容する。最も一般的な技術は、プリチャージされたブートストラップキャパシタがコンバータ５８０のＶxノード上で浮遊し、ハイサイドＮチャネルパワーＭＯＳＦＥＴ５８６を駆動するゲートバッファに対して電力を供給する、「ブートストラップ」ゲートドライブを用いることである。
【０１６４】
「ブートストラップ」技術は、ハイサイドＮＣ2Ｓ  ＭＯＳＦＥＴ５８６に対しても同様に働く。図１２のコンバータ５８０において示されるように、ブートストラップキャパシタ５９７の負極端子は、Ｖxノードに接続され、ブートストラップキャパシタ５９７の正極端子は、ブートストラップダイオード５９６のカソードに接続される。ＭＯＳＦＥＴ５８６がオフであり、Ｖxがグランドよりも下に落ちたときはいつでも、フォワードバイアスされたＤＩオード５９６を介するＶbatt供給から、大体Ｖbattの電圧までキャパシタ５９７がチャージされる。
【０１６５】
ＭＯＳＦＥＴ５８６がオンであり、かつ伝導しているときはいつでも、ＶxがＶbattに上昇し、ブートストラップキャパシタ５９７の正極端子が、（Ｖx＋Ｖboot）≒２Ｖbattに浮遊する。この時間の間、ブートストラップダイオード５９６がリバースバイアスされ、非伝導のままである。任意のブートストラップ駆動においてと同様に、浮遊しているブートストラップキャパシタ５９７は、ＭＯＳＦＥＴ５８６のオンおよびオフのスイッチングに用いられる電力をゲートバッファ５９９に供給する。ゲートバッファ５９９はＶxノードを基準にしているため、ＭＯＳＦＥＴ５８６に供給される正味ゲート電圧ＶGSは、Ｖxの値に関係なくＶbattにあり続ける。ＰＷＭ制御回路５８５の出力はグランド基準であるため、ゲートバッファ５９９への入力信号は、適切な駆動バッファ５９９へレベル変更されなければならない。
【０１６６】
いくつかの方法が存在するが、レジスタレベルシフタは実現容易である。図１２において、レベルシフタは、レジスタ６００およびＭＯＳＦＥＴ５９８のみを含む。ＭＯＳＦＥＴ５９８のゲートは、ＰＷＭ制御回路５８５の出力信号ＤOUTによって駆動される。レベル変更がオフである場合、レジスタ６００は、バッファ５９９の入力を高く引き上げる。逆に、ＭＯＳＦＥＴ５９８がオンである場合、それは、レジスタ６００上で引き下げ、バッファ５９９の入力を低入力状態にする。バッファ５９９への低状態入力電圧は、ＭＯＳＦＥＴ５９８の大きさおよびレジスタ６００の値ＲLSによって定められる。ＭＯＳＦＥＴ５９８は、必要に応じて高電圧であってもよい。ブートストラップゲート駆動は、電流センサ５８２内のバイアス電気回路に電力を供給するために用いられてもよい。電流センサ５８２のＶGSおよびＶCC端子を、ブートストラップキャパシタ５９７の正極端子に接続することによって、ノードＶxにおける電圧に関係なく、電流センサ５８２の内部電気回路を電圧Ｖboot≒Ｖbattでバイアスされたままになる。
【０１６７】
Ｐチャネルカスコード電流検知ＭＯＳＦＥＴ：ＰチャネルＭＯＳＦＥＴも、ハイサイドスイッチとして高い頻度で用いられる。カスコード電流センサは、ＮチャネルＭＯＳＦＥＴと同じようにＰチャネルＭＯＳＦＥＴとともに用いられることができる。図１３Ａの回路６２０において、ゲート幅を有する低抵抗メインＭＯＳＦＥＴ６２３Ａと、ゲート幅Ｗ2（Ｗ1＝ｎ・Ｗ2）を有する検知ＭＯＳＦＥＴ６２３Ｂと、オペアンプ６２４によって制御さえる従属電流ソース６２５とを含むＰチャネルカスコード電流センサ（ＰＣ2Ｓ）６２１によって、ゲート型パワーデバイス６２２が監視される。カスコード電流センサ６２１はＰチャネルであっても、パワーデバイス６２２は、パワーデバイス６２２のゲート駆動電圧ＶG3がしかるべく調整される限り、ＮチャネルまたはＰチャネルであり得る。
【０１６８】
Ｐチャネルカスコード電流センサ６２１の内部の作動は、Ｎチャネルの対応物と同様である。したがって、オペアンプ６２４は、Ｖα＝Ｖβとなるように、従属電流ソース６２５内の電流ＩD2を動的に調整する。等位のドレイン状態Ｖα＝Ｖβ下において、メインＭＯＳＦＥＴ６２３Ａおよび検知ＭＯＳＦＥＴ６２３Ｂ内のそれぞれの電流は、これらのデバイスのそれぞれのゲート幅Ｗを用いて測定され、故にＩD2≒ＩD1／ｎである。従属電流ソース６２６は、従属電流ソース６２５によって提供される電流ＩD2の固定倍数としての出力信号Ｉsenseを提供し、典型的には、Ｉsense＝ＩD2である。パワーデバイス６２２における電流ＩD3は、ＰＣ2Ｓ６２１内のドレイン電流ＩD1と同じであるため、項を組み合わせるとＩsense≒ＩD3／ｎである。
【０１６９】
ＰＣ2Ｓ６２１およびパワーデバイス６２２のある実現が、図１３Ｂの回路図６４０において示される。従属電流ソース６２５および６２６は、ＮチャネルＭＯＳＦＥＴ６４５および６４６を含む。パワーデバイス６２２は、ＰチャネルパワーＭＯＳＦＥＴ６４８として実現される。ＭＯＳＦＥＴ６４８はハイサイドＭＯＳＦＥＴであるため、通常作動の間、ダイオード６４７および６４９は、リバースバイアスされたままである。
【０１７０】
カスコード電流検知を有するスイッチ−負荷トポロジ：ＰチャネルおよびＮチャネルカスコード電流センサを様々なパワーデバイスと組み合わせると、多数かつ様々なスイッチ−負荷トポロジにおいて、正確な電流検知が促進されることができる。
【０１７１】
図１４Ａは、ゲートバッファ６７７により駆動され、ＶCCに接続された負荷６７２を制御する、共通ソース構成されたローサイドカスコード電流検知ＮチャネルＭＯＳＦＥＴスイッチ６７１の例を示す。高電圧または縦型ＤＭＯＳデバイス６７３が、ＮＣ2Ｓ回路６７４によって監視される。ＮＣ2Ｓ回路６７４は、供給電圧ＶCCにより電力が供給され、グランドに接続され、ドレインおよび負荷電流ＩDに比例する電流検知出力Ｉsenseを生成する。電流検知出力Ｉsenseは、任意に、抵抗Ｒsenseを有するレジスタ６７６を用いて電圧検知信号Ｖsenseに変換されてもよい。このトポロジにおいて、ＭＯＳＦＥＴ６７３に並行な内在ＰＮダイオード６７５は、常にリバースバイアスされたままである。負荷６７２が誘導性である場合、ダイオード６７５はアバランシェ降伏させられ、ＮＣ2Ｓ回路６７４は、たとえば、スイッチ６７１のドレイン、すなわちＶxに接続されたカソード、および、スイッチ６７１の設置されたソースに接続されたアノードを有するＰＮダイオードを、ＭＯＳＦＥＴスイッチ６７１に並列に配置することによって、アバランシェ電流がスイッチ６７１から分流されなければ、アバランシェ電流を監視する。
【０１７２】
図１４Ｂは、ゲートバッファ６９７により駆動され、グランドに接続された負荷６９２を制御する、共通ソース構成されたハイサイドカスコード電流検知ＰチャネルＭＯＳＦＥＴスイッチ６９１の例を示す。高電圧または縦型ＤＭＯＳデバイス６９３が、ＰＣ2Ｓ回路６９４によって監視される。ＰＣ2Ｓ回路６９４は、供給電圧ＶCCにより電力が供給され、グランドへの接続を必要とし、ドレインおよび負荷電流ＩDに比例する電流検知出力Ｉsenseを落とし込む（sink）。電流検知出力Ｉsenseは、任意に、抵抗Ｒsenseを有するレジスタ６９６を用いて電圧検知信号Ｖsenseに変換されてもよい。このトポロジにおいて、ＭＯＳＦＥＴ６９３に並行な内在ＰＮダイオード６９５は、常にリバースバイアスされたままである。負荷６９２が誘導性である場合、ダイオード６９５はアバランシェ降伏させられ、ＰＣ2Ｓ回路６９４は、たとえば、スイッチ６９１のソース端子、すなわちＶCCに接続されたカソード、および、スイッチ６９１の、Ｖxに接続されたドレイン端子に接続されたアノードを有するＰＮダイオードを、ＭＯＳＦＥＴスイッチ６９１に並列に配置することによって、アバランシェ電流がスイッチ６９１から分流されなければ、アバランシェ電流を監視する。
【０１７３】
図１４Ｃは、電位Ｖxで負荷７２２を制御するトーテムポールＮチャネルプッシュプル出力の例を示す。負荷７２２の別の端子上の電位Ｖyは、グランド、ＶCC、別のハーフブリッジの出力、または、何等かの別のバイアス回路であり得る。プッシュプルドライバ、すなわち「ハーフブリッジ」は、ローサイド共通ソースＮチャネルＭＯＳＦＥＴ７３１、および、ハイサイドカスコード電流センサ７２４を有するハイサイドソースフォロワＮチャネルＭＯＳＦＥＴ７２３を含む。ＭＯＳＦＥＴ７２３および電流センサ７２４は、一緒に、電流監視されたスイッチ７２０内に含まれる。ブレークビフォーメイク（break-before-make）回路７３２は、ハイサイドＭＯＳＦＥＴ７２３およびローサイドＭＯＳＦＥＴ７３０の間の急伝導（shoot-through conduction）を防止するため、時期が重複しない、異なる位相で、ローサイドゲートバッファ７３８およびハイサイドゲートバッファ７２１を駆動する。
【０１７４】
ローサイドゲートバッファ７３８の出力は、ＮチャネルＭＯＳＦＥＴ７３０のゲートを駆動する。ハイサイドＭＯＳＦＥＴ７２３のゲートは、浮遊ゲートバッファ７２１、および、負極供給端子がＶx、すなわち電流監視スイッチ７２０のソース端子を基準にしているレベル変更回路７３５を介して駆動される。レベル変更回路７３５は、多数の方法において実現される。示される例において、ＰチャネルＭＯＳＦＥＴ７３７Ａおよび７３７Ｂは、ＰチャネルＭＯＳＦＥＴ７３７Ｂを駆動する、しきい値接続されたＭＯＳＦＥＴ７３７Ａを有する電流ミラーを形成し、ＰチャネルＭＯＳＦＥＴ７３７Ｂは、次に、バッファ７２１の入力を駆動する。ＭＯＳＦＥＴ７３７Ａを通る電流Ｉ4がゼロであるときはいつでも、ＭＯＳＦＥＴ７３７Ｂのゲート電圧ＶGS4はゼロであり、ＰチャネルＭＯＳＦＥＴ７３７Ｂはオフである。よって、レジスタ７３６は、バッファ７２１の入力をＶxにバイアスし、ＮチャネルＭＯＳＦＥＴ７２３はオフである。Ｉ4が流れている場合、電流がＰチャネル７３７Ｂにも流され、バッファ７２１への入力において引き上げ、ハイサイドＮチャネルＭＯＳＦＥＴ７２３をオンにする。
【０１７５】
ゲートバッファ７２１およびレベル変更回路７３５は、Ｖx出力電圧の上で浮遊するブートストラップキャパシタ７２９から電力が供給される。ブートストラップ電力は、二つの位相で、浮遊しているハイサイドに供給される。ローサイドＭＯＳＦＥＴ７３０がオンであり、Ｖxがグランド付近または下であるときはいつでも、ブートストラップダイオード７２８は、電圧Ｖboot≒ＶCCまでブートストラップキャパシタ７２９をチャージし、ハイサイドＭＯＳＦＥＴ７２３がオンにされて、Ｖxを最大で供給レールＶCCまで引き上げる。キャパシタ上のチャージはすぐには変わり得ないため、ブートストラップキャパシタ７２９の正極端子は、電圧（Ｖx＋Ｖboot）→２ＶCC、すなわち入力電圧の２倍に飛ぶ。したがって、ブートストラップキャパシタ７２９は、レベル変更回路７３５、ゲートバッファ７２７、およびＶx出力電圧に依存しないＮＣ2Ｓバイアス回路７２４に、おおよそＶCCの電圧を供給する。
【０１７６】
高電圧または縦型ＭＯＳＦＥＴ７２３を通る電流は、ＮＣ2Ｓ回路７２４によって監視される。ＮＣ2Ｓ回路７２４は、浮遊ブートストラップ供給によって電力が供給され、ドレインおよび負荷電流ＩDに比例する出力電流Ｉsenseを発する。出力電流Ｉsenseは、任意に、抵抗Ｒsenseを有するレジスタ７２６を用いて電圧検知信号Ｖsenseに変換されてもよい。このトポロジにおいて、ＭＯＳＦＥＴ７２３に並行な内在ＰＮダイオード７２５は、常にリバースバイアスされたままである。負荷７２２が誘導性である場合、ダイオード７２５を通る電流が妨げられると、Ｖxが負にされ、フォワードバイアスローサイドダイオード７３１は、ハイサイドＭＯＳＦＥＴ７２３がオフであるまま、ダイオード７３１のＰＮ接合内に電荷を蓄えることとなる。
【０１７７】
ダイオード７３１が帯電したままハイサイドＭＯＳＦＥＴ７２３がオンにすると、ダイオード７３１において強制ダイオード回復の結果となる。強制ダイオード回復の間、ダイオード７３１は、蓄えられた電荷を消費するまで、カソードに向けて、すなわち逆方向に電流を伝える。この過渡の間、ハイサイドＭＯＳＦＥＴ７２３は、誘導性負荷７２２に向けての電流と、ダイオード７３１を通るリバース回復電流の両方を供給しなければならない。ＮＣ2Ｓ回路７２４は、これらの２つの電流の合計を計測する。
【０１７８】
ＮＣ2Ｓ回路７２４のＩsense出力は、センサの電流ミラートランジスタの降伏電圧に制限される。レベル変更されたゲート信号Ｉ4は、ＢＢＭ回路７３２内のＭＯＳＦＥＴによって同様に制限される。ＮＣ2Ｓ回路７２４を高電圧ハイサイドまたはプッシュプルアプリケーションにおける使用のために適合するため、特別な高電圧レベル変更技術が用いられなければならない。
【０１７９】
カスコード電流検知を有する高電圧デバイス：カスコード電流検知を高電圧ハイサイド作動に適合するには、グランド基準の低電圧から浮遊高電圧へのゲート駆動信号のレベル変更、および、浮遊高電圧からグランド基準の低電圧への電流検知情報のレベル変更という、２つの主要な問題に取り組まなければならない。
【０１８０】
図１５Ａに、ハイサイドカスコード電流検知を有する高電圧ハーフブリッジの例が示される。前の回路のように、回路７５０は、負荷７５２、ローサイドＮチャネルＭＯＳＦＥＴ７６０、ＮチャネルＭＯＳＦＥＴ７５３およびＮＣ2Ｓ回路７５４を含む電流監視されたスイッチ７５１、ブートストラップキャパシタ７５９、ブートストラップダイオード７５８、および低電圧ブレークビフォーメイク回路７６２を含む。しかしながら、この事例において、内臓ダイオード７５５を有するＭＯＳＦＥＴ７５３と、内臓ダイオード７６１と有するＭＯＳＦＥＴ７６０とは、全て高電圧作動、たとえば３０Ｖ、６０Ｖもしくは５００Ｖに対して位置付けられ（rated）、低電圧供給ＶCCではなく、高電圧入力ＶDDによって電力が供給される。ＮＣ2Ｓ回路７５４は、低電圧の構成要素のみ使用するが、高電圧インダクタノードＶxの上で浮遊しなければならない。ＮチャネルＭＯＳＦＥＴ７５３のゲートに対するゲート駆動は、ＢＢＭ回路７６２からの、レベル変更された出力によって駆動される浮遊ゲートバッファ７７３によって供給される。高電圧において、ＢＢＭ回路７６２によって駆動される高電圧低電流ＮチャネルＭＯＳＦＥＴ７７０、および、（Ｖboot＋Ｖx）と等しい浮遊ブートストラップバイアス供給であるＶHVに接続されたレジスタ７７２を含み、最大電圧が（ＶDD＋ＶCC）である簡素な抵抗レベル変更は、しばしば最も信頼性が高い方法である。よって、ハイサイドパワーＭＯＳＦＥＴ７５１およびローサイドパワーＭＯＳＦＥＴ７６０が高電圧入力ＶDDを防がなければならない間、レベル変更ＭＯＦＥＴ７７１は高電圧（ＶDD＋ＶCC）に耐えなければならない。
【０１８１】
電流検知情報のハイサイドからのレベル低減は、若干複雑である。ＮＣ2Ｓ回路７５４内のメインおよび検知トランジスタは、高電圧になることができない。さもなくば、それらの領域は禁止され、それらのオン抵抗は許容できなほど高くなる。しかしながら、信号のレベル変更は、最小限の複雑性で浮遊低電圧デバイスから高電圧ＭＯＳＦＥＴに変換されることができる。この方法は、レジスタ７６９と、浮遊Ｖx電位を基準とする低電圧浮遊ＮチャネルＭＯＳＦＥＴ７６３および７６４を含む電流ミラーとに、ＮＣ2Ｓ回路７５４からの、ソース型Ｉsense出力が与えられる回路７５０において示される。
【０１８２】
電流Ｉsenseまたはその倍数は、しきい値接続されたＰチャネルＭＯＳＦＥＴ７６５をバイアスするＮチャネルＭＯＳＦＥＴ３６４にも流れる。ＰチャネルＭＯＳＦＥＴ７６５は、次に、電流ミラー構成された回路内の並列ダイオード７６７を用いて高電圧Ｐチャネル７６６を駆動する。ＭＯＳＥＴ７６５が高電圧を受けるようにはなっていなくとも、良い相性のためにＭＯＳＦＥＴ７６５が同じマスク配置を高電圧ＭＯＳＦＥＴ７６６として用いるべきである。高電圧ＰチャネルＭＯＳＦＥＴ７６６およびダイオード７６７は、大きさ（ＶDD＋ＶCC）を有する最高回路電圧ＶHVで作動するようになっている。飽和状態において作動するので、ＭＯＳＦＥＴ７６６は、電流Ｉsenseまたはその倍数を、低電圧グランド基準の検知信号Ｖsenseを生成するためのレジスタ７６８に供給する。
【０１８３】
図１５Ｂ中の回路８００は、回路７５０の簡易版を表す。回路８００では、最悪の場合でも高電圧入力ＶDDおよび低電圧入力ＶCCの合計と等しい高電圧ＶHVまで浮遊する低電圧ゲートバッファ８０８を駆動するための回路８０９によって、低電圧ゲートバッファ８１２の出力がレベル変更される。浮遊しているが、低い電圧のＩsense出力は、レベル変更回路８１３によって、接地されたレジスタ８１４に渡って存在する低電圧までレベルが低下される。レベル変更回路８０９および８１３は、合計（ＶDD＋ＶCC）である電圧ＶHVにおいて確実に作動することができるデバイスを含まなければならない。
【０１８４】
高電圧レベル変更電気回路が、カスコード電流検知ＩＣに組み込まれるか、高電圧コントローラＩＣに組み込まれるか、または、分離して実現されるかは、目的のアプリケーションおよび市場に依存する。低電圧精密電流検知による利益を享受することができる高電圧デバイスのいくつかの例が、図１６Ａ〜１６Ｌにおいて示される。
【０１８５】
図１６Ａおよび１６Ｂは、この発明に従って形成される電流検知電気回路を有する高電圧ＰチャネルおよびＮチャネル電流計測されたＭＯＳＦＥＴスイッチ８３３１および８４１を示す。デバイスは、開示されたカスコード電流検知技術と、高電圧ＭＯＳＦＥＴ、プレーナＤＭＯＳ、トレンチＤＭＯＳ、スーパージャンクションＤＭＯＳ、または任意の、横型または縦型電流フローを有する高電圧ＭＯＳＦＥＴとを組み合わせる。
【０１８６】
具体的には、図１６Ａにおいて、ゲート端子、ソース端子、ドレイン端子、内部のバイアス電気回路に電力を供給するためのネガティブ供給接続、およびＩsenseシンク（sink）型電流検知出力を有する、カスコード電流検知されたＰチャネルパワーＭＯＳＦＥＴスイッチ８３１を形成するように、パラレルダイオード８３４を有するＰチャネルＭＯＳＦＥＴ８３２は、ＰＣ2Ｓ回路８３３と直列にバイアスされる。低電圧ＶBIAS電源およびフィルタキャパシタ８３５は、正極側がスイッチ８３１のソースＳに接続され、負極側が供給（−）ピンに接続される。同様に、ＰＣ2Ｓ回路８３３は、Ｐチャネルスイッチ８３１のソースピンに接続されたレジスタ８３６からの電流を落とし込む。
【０１８７】
逆に、図１６Ｂにおいて、ゲート端子、ソース端子、ドレイン端子、内部のバイアス電気回路に電力を供給するための正極供給接続、およびＩsenseソース型電流検知出力を有する、カスコード電流検知されたＮチャネルパワーＭＯＳＦＥＴスイッチ８４１を形成するように、パラレルダイオード８４４を有するＮチャネルＭＯＳＦＥＴ８４２は、ＮＣ2Ｓ回路８４３と直列にバイアスされる。低電圧Ｖboot電源およびフィルタキャパシタ８４５は、負極側がスイッチ８４１のソースＳに接続され、正極側が供給（＋）ピンに接続される。同様に、ＮＣ2Ｓ検知回路８４３は、Ｎチャネルスイッチ８３１のソースピンに接続されたレジスタ８４６に電流を提供する。
【０１８８】
図１６Ｃおよび１６Ｄは、この発明に従って形勢された電流を検知を有する、高電圧ＰチャネルおよびＮチャネルＩＧＢＴスイッチ８５１および８６１を示す。デバイスは、開示されたカスコード電流検知技術と、縦型プレーナＤＭＯＳ、トレンチＤＭＯＳ、またはスーパージャンクションＤＭＯＳ構成された、高電圧絶縁ゲートバイポーラトランジスタ、すなわち横型または縦型電流フローを有する任意の高電圧ＩＧＢＴプロセスとを組み合わせる。
【０１８９】
具体的には、図１６Ｃにおいて、ゲート端子、ソース端子、ドレイン端子、内部のバイアス電気回路に電力を供給するためのネガティブ供給接続、およびＩsenseシンク型電流検知出力を有する、カスコード電流検知されたＰチャネルパワーＩＧＢＴスイッチ８５１を形成するように、ＰチャネルＩＧＢＴ８５２は、ＰＣ2Ｓ回路８５３と直列にバイアスされる。低電圧ＶBIAS電源およびフィルタキャパシタ８５５は、正極側がＩＧＢＴスイッチ８５１のソースＳに接続され、負極側が供給（−）ピンに接続される。同様に、ＰＣ2Ｓ回路８５３は、ＰチャネルＩＧＢＴスイッチ８５１のソースピンに接続されたレジスタ８５６からの電流を落とし込む。ＩＧＢＴスイッチ８５１のソース端子およびドレイン端子を分路する、任意のＰＮダイオード８５４は、ＩＧＢＴスイッチ８５１の製造の直接的な結果としては形成されない。ダイオード８５４がＰＣ2Ｓ回路８５３を通る電流を分流し、ダイオード８５４を通る電流は監視されないからである。
【０１９０】
図１６Ｄを参照して、ゲート端子、ソース端子、ドレイン端子、内部のバイアス電気回路に電力を供給するための正極供給接続、およびＩsenseソース型電流検知出力を有する、カスコード電流検知されたＮチャネルパワーＩＧＢＴスイッチ８６１を形成するように、ＮチャネルＩＧＢＴ８６２は、ＮＣ2Ｓ回路８６３と直列にバイアスされる。低電圧Ｖboot電源およびフィルタキャパシタ８６５は、負極側がスイッチ８６１のソースＳに接続され、正極側が供給（＋）ピンに接続される。同様に、ＮＣ2Ｓ回路８６３は、ＮチャネルＩＧＢＴスイッチ８６１のソースピンに接続されたレジスタ８６６に電流を提供する。スイッチ８６１のソース端子およびドレイン端子を分路する、任意のＰＮダイオード８６４は、ＩＧＢＴスイッチ８６１の製造の直接的な結果としては形成されない。ダイオード８６４がＮＣ2Ｓ回路８６３を通る電流を分流し、ダイオード８６４を通る電流は監視されないからである。
【０１９１】
図１６Ｅは、本発明に従う電流検知を有する、高電圧ＪＦＥＴ、静的誘導トランジスタ、またはＭＥＳＦＥＴを示す。ゲート端子、ソース端子、ドレイン端子、内部のバイアス電気回路に電力を供給するための正極供給接続、およびＩsenseソース型電流検知出力を有する、カスコード電流検知されたＮチャネルＦＥＴスイッチ８７１を形成するように、ＮチャネルＦＥＴ８７２は、ＮＣ2Ｓ回路８７３と直列にバイアスされる。低電圧Ｖboot電源およびフィルタキャパシタ８７５は、負極側がスイッチ８７１のソースＳに接続され、正極側が供給（＋）ピンに接続される。同様に、ＮＣ2Ｓ回路８７３は、Ｎチャネルスイッチ８７１のソースピンに接続されたレジスタ８７６に電流を提供する。示されるように、ＰＮダイオードまたはレクチファイヤはデバイスには含まれないが、ＮチャネルＦＥＴ８７２に渡って、または、全体的なスイッチ８７１のソース端子およびドレイン端子に渡って加えられてもよい。
【０１９２】
図１６Ｆは、本発明に従う電流検知を有する、高電圧サイリスタ、シリコン制御されたレクチファイヤすなわちＳＣＲ、サイリスタすなわちゲートターンオフ（ＧＴＯ）、またはサイリスタすなわち別の四層ＰＮＰＮデバイスを示す。ゲート端子、アノード端子、カソード端子、内部のバイアス電気回路に電力を供給するための正極供給接続、およびＩsenseソース型電流検知出力を有する、カスコード電流検知されたＰＮＰＮサイリスタスイッチ８９１を形成するように、サイリスタ８９２は、ＮＣ2Ｓ回路８９３と直列にバイアスされる。低電圧Ｖboot電源およびフィルタキャパシタ８９５は、負極側がスイッチ８９１のカソードＫに接続され、正極側が供給（＋）ピンに接続される。同様に、ＮＣ2Ｓ回路８９３は、四層スイッチ８９１のカソードピンに接続されたレジスタ８９６に電流を提供する。
【０１９３】
示されるように、ＰＮダイオードまたはレクチファイヤはデバイスには含まれないが、サイリスタ８９２に渡って、または、全体的なスイッチ８９１のソース端子およびドレイン端子に渡って加えられてもよい。ＭＯＳＦＥＴスイッチおよびＩＧＢＴスイッチとは異なり、サイリスタスイッチ８９１のゲートＧは、四層サイリスタ８９２をトリガすることができるが、一旦デバイスが伝導すると、ＡＣゼロクロッシングの間にデバイスを整流する場合を除いてデバイスを遮断することができない。
【０１９４】
１６Ｇから１６Ｊは、カスコード電流検知されたハイパワーデバイスにおけるダイオード分路を検討する。たとえば、図１６Ｇおよび１６Ｈにおいて、整流ダイオード９２４および９４４によって、それぞれ分路されるハイパワーデバイス９２２および９４２は、デバイス９２１内でＰＣ2Ｓ回路９２３に直列に作動し、また、デバイス９４１内でＮＣ2Ｓ回路９４３に直列に作動する、これらの構成において、カスコード電流検知回路９２３および９４３は、ダイオード９２４および９４４内のアバランシェ電流と同様に、パワーデバイス９２１および９４１内の作動電流を計測する。
【０１９５】
示されるように、カスコード電流検知回路９２３および９４３は、たとえばシンクロナスレクチファイヤ作動の間、フォワードバイアスされた電流を計測しない。パワーデバイス９２２とＰＣ2Ｓ回路９２３との相対的な位置を逆転させる、すなわち交換すると、フォワードバイアスされたダイオードの伝導、および、Ｐ型電流検知を用いたシンクロナス整流のために、クワドラント（quadrant）III作動が適合される。同様に、ハイパワーデバイス９４２とＮＣ2Ｓ回路９４３とを逆転させると、フォワードバイアスされたダイオードの伝導、および、Ｎ型電流検知を用いたシンクロナス整流のために、クワドラントIII作動が適合される。
【０１９６】
図１６Ｉにおいて、ダイオードまたはレクチファイヤ９６４は、全体的なＰチャネルデバイス９６１に渡って平行に設けられ、それによって、ハイパワーデバイス９６２およびＰＣ2Ｓ回路９６３の両方を分路する。この分路の結果として、ＰＣ2Ｓ回路９６３は、ダイオード９６４を通るいずれの電流も計測することができない。図１６Ｊにおいて、ダイオードまたはレクチファイヤ９８４は、全体的なＮチャネルデバイス９８１に渡って平行に設けられ、それによって、ハイパワーデバイス９８２およびＰＣ2Ｓ回路９８３の両方を分路する。この分路の結果として、ＮＣ2Ｓ回路９８３は、ダイオード９８４を通るいずれの電流も計測することができない。
【０１９７】
カスコード電流検知方法は、ＰＮレクチファイヤまたはショットキーダイオード内の電流を監視するのにも等しく機能する。図１６Ｋおよび１６Ｌに示されるように、ＮＣ2Ｓ回路１００３および１０２３は、それぞれ、ＰＮダイオード１００２またはショットキーダイオード１０２２内の電流の直接的な計測を促進するが、ブートストラップまたはバイアス供給Ｖbootが、供給（＋）ピンと、ダイオード１００２および１０２２のダイオードのカスコードとの間で必要となる。介在するレジスタ１００６および１０２６によって、Ｉsense出力をより低い負の電位のカソードへ提供することができる。
【０１９８】
Ｐチャネルカスコード電流センサすなわちＰＣ2ＳがＰチャネルパワーＭＯＳＦＥＴまたはＩＧＢＴを監視するのに適している一方で、Ｎチャネルデバイスと共に用いられ得る。しかし、ＰＣ2Ｓは、等しい抵抗のＮＣ2Ｓよりも大きいダイを必要とするので、ＰＣ2Ｓは、特に、パワーデバイスが、レベル変更およびゲート駆動を使い易くするＰチャネルであるときに適している。ハイパワーハイサイドデバイスがゲート型、すなわち、３つの端子のＮチャネルデバイスであると、ここで説明される浮遊ブートストラップゲート駆動を用いることによって、または、チャージポンプもしくは第２の調整された供給レールなどの別の方策によって、ゲートを正のＶDD供給レールよりも上でゲートを駆動するための何等かの手段が必要である。そのような高電圧ゲートバイアス供給が利用可能であると、ＮＣ2Ｓに電力を供給するためにそれを用いて、ダイ領域およびコストを節約するのに便利である。
【０１９９】
代替的には、通常ＮチャネルＭＯＳＦＥＴに対して用いられるＮチャネルカスコード電流検知、すなわちＮＣ2Ｓは、ＰチャネルＭＯＳＦＥＴと共に用いられ得るが、作動のためのゲート駆動条件が一致しない。
【０２００】
結論として、ここで説明されたカソード電流検知は、多様なパワーデバイス、すなわち、正確な電流検知が以前は不可能であったり、実現が困難であったり、ノイズに敏感であったりしたデバイス内の電流を正確に検知するための方法および手段を提供する。その実用性は、縦型ＤＭＯＳトランジスタ、ＩＧＢＴ、サイリスタおよびダイオードなどの、大きな領域の縦型ディスクリートパワーデバイスにおいて、特に価値がある。
【０２０１】
カスコード電流センサの構成：高電流カスコード電流センサにおける一つの主要な設計検討事項は、低い、あり得る特別なオン抵抗を有する横型ＭＯＳＦＥＴ検知トランジスタを実現することである。この課題は、最大のＡ／Ｗゲートパッキング密度を有するＭＯＳＦＥＴセル設計を用いることと、検知ＭＯＳＦＥＴの作動電圧をあるボルトよりも下に制限し、デバイスがきちんと一致した電圧を維持すること可能な最短のチャネル長さを用いることと、寄生抵抗を最小限にする細かい線のジオメトリを有する厚い金属インターコネクションを利用することとによって、達成される。
【０２０２】
小区分に基づく検知ＭＯＳＦＥＴ設計の等価回路が図１７Ａにおいて概略的に示される。低電圧メインおよび検知ＭＯＳＦＥＴ１０５０は、共通ソースＳを共有する離間したドレイン接続Ｄ２およびＤ１を有する、デバイスの規則的配列構造を含む。検知デバイス、すなわちＮチャネルＭＯＳＦＥＴ１０５１Ａは、大きな検知ＭＯＳＦＥＴを含む単位セルと同様の、もしくは等しいジオメトリを有する、ゲート幅Ｗ2のセルを含む。低抵抗メインＭＯＳＦＥＴは、多数のセル１０５１Ｂ，１０５１Ｃ，１０５１Ｄ．．．１０５１（ｎ−１），１０５１（ｎ）を含み、各々のゲート幅はＷ2である。全体で、「ｎ」個のセルの総ゲート幅Ｗ1は、
【０２０３】
【数４】
0005524058.tif 000006
【０２０４】
によって与えられ、全て等しいチャネル長さＬを有する。示されるように、メインおよび検知セルのゲートＧ２およびＧ１は離れているが、好ましい実施例においては、インターコネクト１０５２によって短絡される。
【０２０５】
図１７Ｂは、この発明に従って造られたカスコード電流検知ＭＯＳＦＥＴのある実施例を示す。示されるように、ＮＣ2Ｓ回路１０６０は、埋め込み部１０６２Ａと、深さに応じたドーピングの単調な、またはガウス的な（Gaussian）減少を示すとは限らない表面部１０６２Ｂおよび１０６２Ｃとを含む。そのようなドーパントプロファイルは、チャネル長さ調整およびバリア低減などの短チャネル効果を最小化するために用いられ、最小限の高温度処理、または、小さいか全く無いその後の拡散を用いてエネルギを変化させるような、２つ以上のホウ素すなわちＢＦ2イオンインプラントのシーケンスを用いて、好適に構成される。
【０２０６】
検知ＭＯＳＦＥＴは、ＬＯＣＯＳ場オキサイド１０６５の領域間に配置され、シリサイド層１０６９を有するポリシリコンゲート１０６８Ｂと、ゲートオキサイド層１０６６と、ライトリィドープドドレインエクステンション１０６４Ｃおよび１０６４Ｄを規定する側壁オキサイドスペーサ１０６７を有するＮ＋ソースおよびドレイン領域１０６３Ｃおよび１０６３Ｄと、Ｐ＋十分な（well）接触インプラント１０８５Ｃとを含む。メインＭＯＳＦＥＴは、シリサイド層１０６９を有するポリシリコンゲート１０６８Ａと、検知ＭＯＳＦＥＴと同じゲートオキサイド層１０６６と、ライトリィドープドドレインエクステンション１０６４Ａおよび１０６４Ｂを規定する側壁オキサイドスペーサ１０６７を有するＮ＋ソースおよびドレイン領域１０６３Ａおよび１０６３Ｂと、Ｐ＋十分な（well）接触インプラント１０８５Ａおよび１０８５Ｂとを含む、類似構成の複数セルまたは縞状構造を有する。
【０２０７】
デバイス全体は、ＳＯＧ１０７０などのガラスによって被覆され、メインＭＯＳＦＥＴドレインメタル１０７２Ａおよび１０７２Ｃと、メインＭＯＳＦＥＴソースボディメタル１０７２Ｂおよび１０７２Ｄと、検知ＭＯＳＦＥＴソースボディメタル１０７２Ｆと、検知ＭＯＳＦＥＴドレインメタル１０７２Ｅとを含む、第１金属層Ｍ１に、Ｎ＋ソースおよびドレイン領域１０６３Ａ−１０６３Ｄが接触するように、接触ウィンドウが開けられる。全ての接触ウィンドウは、第１金属層Ｍ１とシリコン表面との間のバリアメタル１０７１を含む。
【０２０８】
第１金属層Ｍ１の上に、中間層誘電体１０７６（ＩＬＤ１）が設けられ、平坦にされる。中間層誘電体１０７６内に、第１ビア領域１０７３がマスクされ、エッチングされ、タングステンプラグによって満たされ、そしてケミカルメカニカルポリッシングすなわちＣＭＰを用いて平坦化され、次に、第２金属層Ｍ２の堆積およびマスクドエッチングが行なわれる。示されるように、第２金属層Ｍ２は、低抵抗メインＭＯＳＦＥＴのＮ＋ドレイン領域１０６３Ａに間接的に接続された層１０７９Ａと、全てのＭＯＳＦＥＴセルのソースボディ領域に間接的に接続された層１０７９Ｂと、検知ＭＯＳＦＥＴのＮ＋ドレイン領域１０６３Ｄに接続された層１０７９Ｃとを含む。
【０２０９】
そして、プロセスは、第２中間層誘電体１０７８（ＩＬＤ２）と、第２ビア層１０７７と、厚い第３金属層Ｍ３とを形成することにより繰り返され、パッシベーション層１０８１が後に続く。示されるように、第３金属層Ｍ３は、高電流メインＭＯＳＦＥＴのＤ１ドレインメタルＤ１（１０８０Ａ）と、デバイス全体のためのソース金属Ｄ２（１０８０Ｂ）とを含む。
【０２１０】
実際のデバイス配置は、ポリシリコンゲート層、第１金属Ｍ１および第２金属Ｍ２のジオメトリと、接点および第１ビアプラグを介したそれらの相互接続とに依存する。ポリシリコンおよび第１金属層だけを検討すると、２つのあり得るセルジオメトリが、図１７Ｃおよび１７Ｄの平面図に示される。
【０２１１】
図１７Ｃの縞状ジオメトリにいて、ゲート１１０９は、Ｎ＋アクティブドレイン領域を、検知フィンガ１１０２Ｂと、大ゲート幅メインフィンガ１１０２Ａとに分ける蛇状パターンを形成する。ソースフィンガ１１０１は、ゲートおよびドレインフィンガを取囲む。接触ウィンドウ１１０５を介して造られた金属Ｍ１とシリコンとの接点は、Ｄ２金属１１０４Ｂによって接触される検知フィンガ１１０２Ｂと、Ｄ１金属１１０４によって接触されるメインフィンガ１１０２Ａと、メタル１１０４Ｃによって接触されるソースフィンガ１１０１とを含む。ポリシリコンへの接触孔１１０６は、ゲート１１０９がメタル１１０４Ｄに接触することを促進する。
【０２１２】
図１７Ｄの閉じられたジオメトリ１１５０において、ゲート１１５３は、Ｎ＋アクティブドレイン領域を、ミラーＭＯＳＦＥＴセル１１５２Ｂおよび大ゲート幅メインＭＯＳＦＥＴセル１１５２Ａとに分ける格子パターンを形成する。ソースセル１１５１は、パターンの間中、ドレインセル１１５２と交互に起こる。接触ウィンドウ１１５５を介して造られた金属Ｍ１とシリコンとの接点は、全て、斜め格子の上にある、Ｄ２金属１１５４Ｂによって接触された検知ＭＯＳＦＥＴセル１１５２Ｂと、Ｄ１メタル１１５４Ａによって接触されたメインＭＯＳＦＥＴセル１１５２Ａと、金属１１５４Ａによって接触されたソースセル１１５１とを含む。ポリシリコンへの接触孔１１５６は、ゲート１１５３と金属１１５４Ｄとの間の接触を促進する。
【０２１３】
図１７Ｅに示されるように、ドレインＤ２を有するＰチャネル検知ＭＯＳＦＥＴ１０７１Ａ、および、ドレインＤ１に接続された低抵抗ＰチャネルメインＭＯＳＦＥＴ１０７１Ａ，１０７１Ｂ，１０７１Ｃ．．．１０７１（ｎ−１），１０７１（ｎ）などのようなＰチャネルＭＯＳＦＥＴ配列に対して同じジオメトリが同様に適用される。全てのＭＯＳＦＥＴは、共通のソースを共有する。好ましい実施例において、分離ゲートＧ１およびＧ２は、インターコネクト１０７２によって短絡される。
【０２１４】
第３金属層Ｍ３は、カスコード電流検知ＩＣをハイパワーデバイスに接続するためのパッケージング検討事項に主に関係するジオメトリを有する。最上層金属は、図１８Ａに示される平行縞状パターンと、図１８Ｂの同心長方形パターン１２５０の、２つの異なるジオメトリを有する。
【０２１５】
パターン１２００の平行ジオメトリにおいて、ソース結合ワイヤ１２０７は、パッド開口１２０５を通って、シリコン代１２０１のソース金属１２０３に付く。同様に、Ｄ１ドレイン結合ワイヤ１２０８Ａは、ソース結合パッド１２０５と平行な第２結合パッド開口１２０６Ａを通って、ドレインメタル１２０４Ａに付く。低抵抗メインＭＯＳＦＥＴは、ポリシリコンに対する前述の縞状または小区画ジオメトリと、第１層金属（図示せず）とのうちの一つを用いて、結合パッドと、下部金属１２０３および１２０４Ａとの間の領域１２０２Ａ内に形成される。第２層金属（図示せず）は、この第１層金属を、Ｄ１およびＳ第３層金属領域１２０４Ａおよび１２０３に相互接続する。
【０２１６】
シリコンダイ１２０１の小部分は、金属１２０４Ｂ、結合パッド１２０６Ｂおよび結合ワイヤ１２０８Ｂを有するドレインＤ２を形成する検知ＭＯＳＦＥＴＥ１２０２Ｂを含む。検知ＭＯＳＦＥＴ１２０２Ｂは、メインＭＯＳＦＥＴと同じソース金属１２０５を共有する。ゲート接点は、平面図１２００において示されない。
【０２１７】
図１８Ｂの同心ジオメトリ１２５０において、ソース結合ワイヤ１２５９は、パッド開口１２５５を通って、シリコンダイ１２５１の外周上のソース金属１２５３に付く。ドレインＤ１は、ボンドワイヤを用いないが、その代わり、第２結合パッドウィンドウ１２５６Ａ内のドレインメタル１２５４Ａに渡って配置された、ハンダのバンプおよび銅の柱状バンプ１２５８Ａを含む。低抵抗メインＭＯＳＦＥＴは、前述の縞状または小区画ジオメトリと、第１層金属（図示せず）とのうちの一つを用いて、シリコンの下部金属１２５４Ａ内に形成される。第２層金属（図示せず）は、この第１層金属を、Ｄ１およびＳ第３層金属領域１２５４Ａおよび１２５３に相互接続する。
【０２１８】
シリコンダイ１２５１の小部分は、ドレインＤ２メタル１２５４Ｂ、パッド開口１２５６Ｂおよび結合ワイヤ１２５９Ｂを有し、メインＭＯＳＦＥＴ金属１２５４Ａに隣接した島領域内に形成され、ソース金属１２５３に横方向に囲まれた検知ＭＯＳＦＥＴを含む。メインＭＯＳＦＥＴおよび検知ＭＯＳＦＥＴの両方ゲートへの接触は、結合ワイヤ１２５９Ｃ、パッド開口１２５６Ｃおよび金属１２５４Ｃを通って生じる。ハイパワー縦型デバイスへの接続は、パッド開口１２５６Ａ内に形成された、ハンダ、または柱状バンプ１２５８Ｂを介して生じる。
【０２１９】
同心長方形設計１２５０は、主に、縦型パワーＭＯＳＦＥＴがドレイン金属１２５４Ａの上に位置し、直接的、または、ハンダのバンプ１２５８Ａを介してリードフレームを介在する方法のどちらかによって、電気的かつ機械的に付着する、ダイスタッキングのために設計される。縦型パワーデバイスの領域は、結合ワイヤを邪魔しないようにするため、理想的には、パッド開口１２５６Ａと同様であるが大きくなく、ソースパッド領域１２５５、検知ＭＯＳＦＥＴドレインパッド開口１２５６Ｂ、またはゲートパッド領域１２５６Ｃと重複し得ない。
【０２２０】
これらのパッケージング検討事項を用いて、図１８Ａの並列レイアウト１２００は、図１０Ａの例において示されるような、２つのダイスおよびパッケージ間で相互接続するワイヤ結合を用いた、横並びのダイ配置に適している。それは、バンプチップスケールパッケージ（bump chip scale package）、すなわちバンプオンリードフレームパッケージング（bump-on-leadframe packaging）技術における使用、およびいくつかの事例においては、ダイスタッキングに対しても有用である。
【０２２１】
そのような横並びパッケージングが、図１９Ａの断面図１２７０において、組立後に示される。図１９Ａでは、カスコード電流センサダイ１２７４が、分割リードフレームパッケージの設置されたダイパッド上に備え付けられ、バックサイドドレイン金属１２７８を有する縦型パワーＭＯＳＦＥＴダイ１２７３が、パッケージのドレインピンに接続された第２ダイパッド１２７２Ａに取り付けられる。電流センサダイ１２７４は、結合ワイヤ１２７７を介して、ダイパッド１２７２Ａおよび１２７２Ｂのいずれにも取り付けられていないパッケージピンに接続された、入力および出力信号を含む。複数の結合ワイヤ（図示せず）も、「ダウンボンド」を用いて、ダイ１２７４の表面上の低抵抗接地ソース金属を、ダイパッド１２７２Ｂに接続する。ダイパッド１２７２Ｂに接続されたパッケージピン（図示せず）を介してデバイス１２７０が取り付けられる、プリントされた回路基板に、低抵抗グランド接続が運ばれる。
【０２２２】
縦型ＭＯＳＦＥＴダイ１２７３および電流センサダイ１２７４の両方が、トップサイドメタルに取り付けられた、ハンダのバンプまたは銅の柱状バンプ１２７６Ａおよび１２７６Ｂを含む。これらのハンダのバンプは、ハンダを流す前に、バンプ１２７６の上に配置された板状の銅バー１２７５によって短絡される。銅バー１２７５の抵抗は、図１０の断面図５００において用いられる、チップ間ワイヤ結合の提供よりも、実質的に低い。さらに、銅バー１２７５の使用は、チップ間ワイヤ結合よりも優れた製造性を提供する。ハンダを流して、銅バー１２７５を電流センサダイ１２７４および縦型ＭＯＳＦＥＴダイ１２７３の両方にハンダ付けすることは、従来の方法よりも、応力および影響が非常に低いからである。
【０２２３】
３つの直列の結合ワイヤ接続が寄生抵抗の一因となる図１０Ａの全ワイヤ結合版とは異なり、図１９Ａのデバイスは、パワーＭＯＳＦＥＴダイ１２７３がリードフレーム１２７２Ａに直接的に取り付けられ、銅バー１２７５が２つのダイス１２７３および１２７４を結合ボンド無しで接続することを考慮して、たった一つの結合ワイヤ接続を有する。
【０２２４】
ダイ１２７４内の検知ＭＯＳＦＥＴのドレインを、ダイ１２７３内の縦型パワーＭＯＳＦＥＴのソースに接続するので、電位Ｖαを有する低抵抗銅バー１２７５は、プラスチック１２７１を取囲むことによって、縦型パワーＭＯＳＦＥＴダイ１２７３のバックサイド上の高電圧ドレインから絶縁されたままになる。ハイ電流経路内のソース結合ワイヤだけであるので、ソースワイヤ抵抗を最小限にするために、追加のワイヤが含まれてもよい。
【０２２５】
図１９Ｂ内の断面図１２８０は、カスコード電流検知縦型パワーＭＯＳＦＥＴのオン抵抗およびコストを最小限にするための別の方策を示す。図１９Ｂにおいて、接地されたダイパッド１２８２Ｂ、中間電圧Ｖαを含むダイパッド１２８２Ａ、および、様々な制御および入力信号を含むダイパッド１２８２Ｃを含む分割リードフレームをまたぐ、フリップチップハンダバンプまたはピラーバンププロセスを用いて、電流センサＩＣダイ１２８５および縦型パワーＭＯＳＦＥＴダイ１２８３の両方が、組み立てられる。縦型ディスクリートＭＯＳＦＥＴダイ１２８４のバックサイド１２８４は、独立ピン１２８２Ｄにワイヤ結合される。
【０２２６】
前の断面図１２７０のように、断面図１２８０内のバンプオンリードブレームアッセンブリは、ハイ電流直列経路内に、たった一つのワイヤ結合１２８７を有する。ワイヤ結合１２８７と並列に付加的なワイヤ結合を含むと、ワイヤ結合された接続によるドレイン抵抗の寄与を低減することができる。なぜならば、縦型ＭＯＳＦＥＴダイ１２８３は、隆起させられた表面上の複数のソース接続に加えてゲート接続を有し、一つのバンプはリードフレーム１２８２上の専用のゲートピンに接続されなければならないからである。
【０２２７】
図１８Ｂの同心レイアウト１２５０を用いたスタックドダイアッセンブリが、ＩＣカスコード電流検知回路を含むダイ１３０６に接続され、かつダイ１３０６の上に位置するダイ１３０３内に縦型パワーデバイスを含む、図１９Ｃ中の断面図１３００において示される。ダイ１３０６内の電流検知回路のドレインから、ダイ１３０３内の縦型パワーデバイスのソースへの接続は、機械的な支持、および、ダイパッド１３０２Ａに直接的に接続された任意のパッケージリードを介して熱を取り除くための低い熱の抵抗経路をも提供する、ハンダバンプまたは柱状バンプ１３０４によってなされる。
【０２２８】
縦型パワーデバイスダイ１３０３のバックサイド上のドレイン端子が、金属層１３０７に結合され、ワイヤ結合１３０５が、ドレイン端子をドレインピン１３０２に接続する。入力ピン１３０２Ｃに取り付けられ、グランドには接続されていない結合ワイヤ１３０６を用いて、制御信号が提供される。
【０２２９】
断面図１２７０のように、断面図１３００に示されるバンプオンリードフレームアッセンブリは、実際には変更に複数のワイヤを含み得る、ハイ電流直列経路内に、たった一つのワイヤボンド１３０５を有する。
【０２３０】
しかしながら、ダイ１３０６の最上部にあるスタッキングダイ１３０３は、ダイ１３０３内の縦型ディスクリートデバイスへのゲートの接続を促進するための特別な検討事項を必要とする。２つのダイスのあり得る配列は、図１９Ｄの上面図１３５０において示されるように、ゲート金属１３５２Ｂを有するフリッピングダイ１３０３と、電流センサダイ１３０６上のソース金属１３５２とを含む。ダイ１３０６上のドレインハンダバンプ１３５８がダイ１３０３上のディスクリートソースメタル位置１３５３Ａと位置合わせされ、かつダイ１３０６上のゲートバンプ１３５７が、縦型パワーデバイスを含むダイ１３０３上のゲート１３５３Ｂと位置合わせされる。長方形ＷＸＹＺは、パッシベーション層を覆うダイ１３０６内の開口１３５９に合い、点Ｗ′Ｘ′Ｙ′Ｚ′と位置合わせされる。金属１３５６Ｂと、ゲートワイヤ１３０６Ｂ、すなわち金属１３５６Ｂへの接続と、ドレインＤ２結合ワイヤ１３６０Ｃ、すなわちドレインＤ２金属１３５６Ｃへの接続とは、ダイ１３５１によって重複されるべきではない。
【０２３１】
図１９Ｅ内の断面図１２８０において示される、別のスタックドダイスの実施例は、電流センサダイ１３８３を含み、ハンダバンプまたは柱状バンプ１３８６Ａ，１３８６Ｂ，１３８６Ｃを有し、リードフレーム１３８２上に設けられ、ドレインリード１３８２Ａおよびグランドリード１３８２Ｂを含む。示されるように、バンプ１３８６Ｃはドレインリード１３８２Ａに接続されないが、断平面には示されない別のリードに接続される。しかしながら、電流検知ダイ１３８３のグランド接続は、複数のハンダバンプ１３８６Ｂを介してグランドリード１３８２Ｂに接続される。縦型パワーデバイスダイ１３８４は、トップサイドソースと、ハンダバンプ１３８６Ａを介して電流検知ダイ１３８３に接続されたゲート（図１９Ｅ内の底側）とを有する。
【０２３２】
たとえばＭＯＳＦＥＴを含む縦型パワーデバイスダイ１３８４のバックサイドは、金属層１３８８を介して、ハンダバンプまたは柱状バンプ１３８７Ａの手段により、伝導性のメッキされた銅バー１３８５に接続される。ハンダバンプまたは柱状バンプ１３８７Ａは、次に、ハンダバンプ１３８７Ｃを有するドレインリード１３８２Ａに取り付けられる。バンプ１３８７Ｂは、銅バー１３８５をグランドリード１３８２Ｂに接続しないが、代わりに、この図面の断面の外に位置する。したがって、図１９Ｅ内に示されるカスコード電流センサを有する縦型パワーデバイスのアッセンブリは、デバイスの性能を下げる、結合ワイヤ抵抗が無いことの一因となる。
【０２３３】
電流検知精度のためのタイミング：ここで説明されるカスコード電流検知方法は、大きいゲート幅のメインＭＯＳＦＥＴを通る電流を、係数「ｎ」だけ小さい検知ＭＯＳＦＥＴを通る電流まで小さくするための整合に依存する。慎重なレイアウトを用いても、デバイス特性と、それゆえ電流計測とにおいて、不一致が起こり得る。先に引出されたように、不一致は、チャネル長さの変動、しきい値の変動、およびＶβをＶαにするために用いられるアンプにおけるオフセットから生じる。我々は、
Ｉsense＝ＩD2＝（ＩD1／ｎ）±Ｉoffset
で与えられるように、これらの全ての不一致を、オフセット電圧または電流として集合的にみなすことができる。
【０２３４】
このオフセットの影響を除去する最も簡便な方法は、ダイのソート段階または組立が完了した後において、アクティブトリミングを用いて比「ｎ」の値を整えることである。アクティブトリミングの間、ヒューズリンク、または、好ましくは、ワンタイムプログラマブル（ＯＰＴ）メモリを用いて、検知ＭＯＳＦＥＴ内のいくつかの小部分のセルを、恒久的にオン、または恒久的にオフにすることによって、トランジスタ比「ｎ」が調整される。したがって、上記の方程式は、
Ｉsense＝（ＩD1／（ｎ±Δｎ））±Ｉoffset
となる。Δｎは、比ｎがいずれかのオフセットを補償するように調整される。たとえば、正の電流オフセット＋Ｉoffsetは、Ｉsenseが負荷内を流れる電流ＩD1を誇張するエラーの結果となる。デバイスのいくつかの部分を遮断することによって、検知ＭＯＳＦＥＴの幅が「小さく」振舞うように整えることによって、ミラー比は、「ｎ」から大きな値（ｎ＋Δｎ）に増大し、項（ＩD1／ｎ）は、小さな電流（ＩD1／（ｎ±Δｎ））になり、それによって、Ｉsenseの値を正しい値まで下げ、正のＩoffset電流によって引き起こされるエラーをキャンセルする。
【０２３５】
図２０Ａにおいて、たとえば、カスコード電流検知回路１４００は、ゲート幅Ｗ1のメインＭＯＳＦＥＴ１４０１と、ゲート幅Ｗ2＝（Ｗ1／ｎ）の検知ＭＯＳＦＥＴ１４０３と、オペアンプ１４０７と、従属電流ソース１４０８および１４０９とを含む。カスコード電流検知回路１４００は、トリムＭＯＳＦＥＴ配列１４０４と、ＯＴＰメモリ１４０５とを用いたネガティブアクティブトリムのための設備も含む。ＭＯＳＦＥＴトリム配列１４０４は、それぞれのゲート幅が、検知ＭＯＳＦＥＴ１４０３のゲート幅Ｗ2の小さい一部を表わすδ1，δ2，δ3，δ4のＭＯＳＦＥＴ１４０４Ａ，１４０４Ｂ，１４０４Ｃ，１４０４Ｄを含む。好ましくは、メインＭＯＳＦＥＴ１４０１のゲートＧ１と、検知ＭＯＳＦＥＴ１４０３のゲートＧ２と、トリムＭＯＳＦＥＴ配列１４０４内のＭＯＳＦＥＴとは、共通の入力端子１４１２によって短絡され、ＶCCにバイアスされる。
【０２３６】
直列接続されたワンタイムプログラマブルすなわちＯＴＰメモリ要素１４０５Ａ〜１４０５Ｄは、対応するトリムトランジスタ１４０４Ａ〜１４０４Ｄ内のドレイン電流を許容または抑制するデジタルビットのように振舞う。製造過程において、プログラムされていないＯＴＰメモリ要素１４０５Ａ〜１４０５Ｄは、通常のしきい値電圧を示す。通常作動の間、すなわち、プログラミング中でない場合、マルチプレクサ１４１１がＮチャネルＯＴＰトランジスタを供給電圧ＶCCにバイアスし、その結果、それが「オン」にされて、わずかな電圧降下でそれらが電流を伝導することを許容する。
【０２３７】
プログラムされていないＯＴＰメモリ要素１４０５Ａ〜１４０５Ｄにおける、わずかな抵抗を過程すると、トリムＭＯＳＦＥＴ配列１４０４内のＭＯＳＦＥＴが、検知ＭＯＳＦＥＴ１４０３と電気的に並列であり、ゲート幅が
Ｗmirror＝Ｗ2＋δ1＋δ2＋δ3＋δ4
の単一のＭＯＳＦＥＴとして作動する。
【０２３８】
簡素化のために、Ｉ2＝Ｉ4＝Ｉsenseであると過程すると、ＩD1に対するＩsenseの比は、
【０２３９】
【数５】
0005524058.tif 000007
【０２４０】
で与えられる。
回路１４００において、トリミングは、対応するＯＴＰメモリ要素のしきい値を上げることによって、選択されたトリムＭＯＳＦＥＴ１４０４Ａ〜１４０４Ｄを「オフ」にすることによってのみ達成される。たとえば、ＭＯＳＦＥＴ１４０４Ｂをオフにし、Ｗmirrorを量δ2だけ減少するようにＯＴＰメモリ要素１４０５Ｂをプログラムすると、検知ＭＯＳＦＥＴの有効ゲート幅がＷ2＋δ1＋δ3＋δ4に低減され、オペアンプ１４０７のフィードバック制御下において、電流検知出力電流Ｉsenseも減少する。トリム回路１４００において、プログラムされていないＯＴＰメモリ要素は、最も高いＩsense電流の結果となる。プログラムされた各「ビット」は、ゲート幅Ｗ2の割合に応じて検知電流を減少する。全ての「ビット」がプログラムされたときに、検知電流が最小となり、Ｉsense／ＩD1＝１／ｎである。回路１４００は、「ダウンオンリー」トリムアルゴリズムを実現する。トリムＭＯＳＦＥＴ１４０４Ａ〜１４０４Ｄのゲートは、幅が同じであり、バイナリ重み付けされ、または、所望のタイミングアルゴリズムに依存して変動する幅を有してもよい。
【０２４１】
マルチプレクサ回路１４１１が、ＯＴＰメモリ要素１４０５Ａ〜１４０５ＤのゲートをＯＴＰプログラミング回路１４０６に接続する場合に、アクティブトリミングが生じる。同時に、マルチプレクサ１４１０は、電流ソース１４０８の制御をＯＴＰプログラマ１４０６にリダイレクトする。図２１に示されるように、テスタ１５２２Ａのソース監視ユニット（ＳＭＵ）からの既知の電流Ｉ1を、被測定（under test）カスコード電流検知回路１５２１に強制的に入れ、別のＳＭＵ１５２２Ｂを用いて検知出力電流Ｉsenseが計測されることよってプログラミングがなされる。トリミングソフトウェアは、計測された検知電流Ｉsenseを、既知の目標ｌ1／ｎと比較し、そして、計算された数のビットをオンからオフにして、検知電流出力を適切な値まで下げるようにプログラムするように、インターフェース１５２４を介してＯＴＰプログラマ１４０６と通信する。
【０２４２】
ＯＴＰメモリ要素１４０５Ａ〜１４０５Ｄのゲート電圧を制御し、かつ、ドレイン電圧を、ＭＯＳＦＥＴ１４０４Ａ〜１４０４Ｄを飽和状態にし、ホットキャリアを生成し、ＭＯＳＦＥＴのゲートをチャージするように上げることによってプログラミングされる。プログラミングは、変動する測定値を用いたある時間において、または電流Ｉsenseを一度だけ測定し、遮断されなければならないＭＯＳＦＥＴに、どのビットが対応するかを計算することにより、一つのビットで実行されることができる。
【０２４３】
トリム回路１４００を使用することの、一つのあり得る不利点は、ＯＴＰメモリ要素１４０５Ａ〜１４０５Ｄが、トリム配列ＭＯＳＦＥＴ１４０４Ａ〜１４０４Ｄに直列であり、これが、トリム配列ＭＯＳＦＥＴ１４０４Ａ〜１４０４Ｄと、大きなＭＯＳＦＥＴ１４０３および１４０１との不一致を生み出し得る。
【０２４４】
この問題は、図２０Ｂに示された、代替トリム回路１４３０において取り扱われる。図２０Ｂでは、トリム配列ＭＯＳＦＥＴ１４３４Ａ〜１４３４Ｄが、検知ＭＯＳＦＥＴ１４３３と正確に並列である。トリム配列ＭＯＳＦＥＴ１４３４Ａ〜１４３４Ｄの各々は、レジスタおよびＯＴＰ  ＭＯＳＦＥＴを含む電圧ディバイダによってバイアスされる。たとえば、トリム配列ＭＯＳＦＥＴ１４３４Ｂは、レジスタ１４４１Ｂおよび対応するＯＴＰ  ＭＯＳＦＥＴ１４３５Ｂから構成される電圧ディバイダによってバイアスされる。プログラムされていないＯＴＰ  ＭＯＳＦＥＴ１４３５Ｂは、レジスタ１４４１Ｂよりも低い抵抗を有し、トリム配列ＭＯＳＦＥＴ１４３４Ｂのゲートが接地され、その結果電流を伝導しない。
【０２４５】
プログラミングＯＴＰトランジスタ１４３５Ｂは、ゲート電圧を増大し、オフにすることを要する。その結果、レジスタ１４４１Ｂは、トリム配列ＭＯＳＦＥＴ１４３４Ｂのゲートを高く引き上げ、オンにする。そして、Ｗmirrorは、Ｗ2から、Ｉsenseを増大させるより広い（Ｗ2＋δ2）に増大する。回路１４３０は、したがって、「アップオンリー」トリムを実現する。それは、Ｉsenseの値が低すぎると増大することしかできず、Ｉsenseの値を低減することはできない。
【０２４６】
図２０Ｃは、トリム回路１４６０を示す。トリム回路１４６０は、トリム回路１４６０において、トリム配列ＭＯＳＦＥＴ１４６４Ａ〜１４６４Ｄのゲートをバイアスする、レジスタとＯＴＰディバイダとが入れ替わっており、接地されたレジスタ１４７１Ａ−１４７１Ｄと、ＶCC接続されたＯＴＰメモリ要素１４６５Ａ〜１４６５Ｄとを有する点でトリム回路１４３０と類似している。
【０２４７】
たとえば、トリムＭＯＳＦＥＴ１４６４Ｂは、レジスタ１４７１Ｂおよび対応するＯＴＰメモリ要素１４６５Ｂによってバイアスされる。プログラムされていないＯＴＰメモリ要素１４６５Ｂは、レジスタ１４７１Ｂよりも低い抵抗を有する。端子Ｇ２がＶCCに接続されると仮定すると、トリム配列ＭＯＳＦＥＴ１４６４Ｂのゲートは、同様にＶCCに接続され、その結果ＭＯＳＦＥＴ１４６４Ｂがオンであり、電流を伝導する。
【０２４８】
ＯＴＰメモリ要素１４６５Ｂをプログラムすることにより、ゲート電圧が増大し、ＯＴＰメモリ要素１４６５Ｂがオフになり、それによって、レジスタ１４７１Ｂが、トリムＭＯＳＦＥＴ１４６４Ｂのゲートをグランドに引き上げ、ＭＯＳＦＥＴ１４６４Ｂをオフにする。そして、Ｗmirrorは、（Ｗ2＋δ1＋δ2＋δ3＋δ4）から、より狭い（Ｗ2＋δ1＋δ3＋δ4）に減少し、Ｉsenseを下げる。回路１４６０は、したがって、「ダウンオンリー」トリムを実現する。それは、Ｉsenseの値が高すぎると低減することしかできず、Ｉsenseの値を増大することはできない。
【０２４９】
図２０Ｄの回路１４９０は、オフセットに引き起こされた不一致の両極性を増大または低減するトリム回路を製造するために、アップトリムＭＯＳＦＥＴ１４９４Ｃおよび１４９４Ｄの両方を、ダウントリムＭＯＳＦＥＴ１４９４Ａおよび１４９４Ｂと組み合わせる。
【０２５０】
この発明の詳細な実施例が説明されたが、多くの代替的な実施例が、この発明の広範な原理に従って製造または実行される。この発明の範囲はここで説明された実施例に制限されず、特許請求の範囲において与えられるようにだけ制限される。
【図１Ａ】
0005524058.tif 000008
【図１Ｂ】
0005524058.tif 000009
【図２Ａ】
0005524058.tif 000010
【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
0005524058.tif 000014
【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図３Ｆ】
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【図３Ｇ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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【図４Ｆ】
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【図４Ｇ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図９Ｄ】
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【図９Ｅ】
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【図９Ｆ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１】
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【図１２】
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【図１３Ａ】
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【図１３Ｂ】
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【図１４Ａ】
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【図１４Ｂ】
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【図１４Ｃ】
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【図１５Ａ】
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【図１５Ｂ】
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【図１６Ａ】
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【図１６Ｂ】
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【図１６Ｃ】
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【図１６Ｄ】
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【図１６Ｅ】
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【図１６Ｆ】
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【図１６Ｇ】
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【図１６Ｈ】
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【図１６Ｉ】
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【図１６Ｊ】
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【図１６Ｋ】
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【図１６Ｌ】
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【図１７Ａ】
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【図１７Ｂ】
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【図１７Ｃ】
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【図１７Ｄ】
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【図１７Ｅ】
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【図１８Ａ】
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【図１８Ｂ】
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【図１９Ａ】
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【図１９Ｂ】
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【図１９Ｃ】
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【図１９Ｄ】
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【図１９Ｅ】
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【図２０Ａ】
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【図２０Ｂ】
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【図２０Ｃ】
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【図２０Ｄ】
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【図２１】
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