(57)【特許請求の範囲】
【請求項１】
複数のビット線と複数のワード線との各々が交差し、交差した部分に不揮発性のメモリセルが配置された第１のメモリセルブロックと、
前記第１のメモリセルブロックにおける欠陥ビット線と置換する冗長ビット線を備える不良置換回路と、
前記ビット線毎に設けられ、前記ワード線により選択された当該メモリセルに書き込むデータまたは前記メモリセルから読み出したデータを記憶するラッチを含むページバッファと、
ベリファイ処理において、前記ビット線から読み出し、前記ページバッファの前記ラッチに書き込まれたデータを、複数のビット線単位で一括判定する一括判定回路と、
前記複数のビット線と少なくとも一本以上のワード線との各々が交差し、交差した部分に不揮発性のメモリセルが配置されたメモリセルブロックであって、前記冗長ビット線へと置換された欠陥ビット線に対応する前記ページバッファにおける前記ラッチに前記ベリファイ処理において書き込まれる疑似データを記憶する、前記第１のメモリセルブロックとは異なる第２のメモリセルブロックと、
を有することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記ベリファイ処理が消去ベリファイ処理の場合であることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記第２のメモリセルブロックは、前記第１のメモリセルブロックと、前記ページバッファとの間に配置されることを特徴とする請求項１または請求項２いずれか一項に記載の不揮発性半導体記憶装置。
【請求項４】
前記第２のメモリセルブロックにおけるワード線の数は、前記第１のメモリセルブロックにおけるワード線の数と同数であることを特徴とする請求項１から請求項３いずれか一項に記載の不揮発性半導体記憶装置。
【請求項５】
前記ページバッファの前記ラッチは、前記ベリファイ検証において、前記第１のメモリセルブロックにおけるメモリセルの検証成功を示すパスデータ、及び前記第１のメモリセルブロックにおける前記欠陥ビット線による前記パスデータとは相補的なフェイルデータをラッチする回路であって、
前記第２のメモリセルブロックにおいて、前記疑似データとして、
前記欠陥ビット線に対応するメモリセルは前記パスデータを記憶し、
前記欠陥ビット線以外のビット線に対応するメモリセルは前記フェイルデータを記憶することを特徴とする請求項１から請求項４いずれか一項に記載の不揮発性半導体記憶装置。
【請求項６】
第１のメモリセルブロックを選択し、前記複数のワード線の何れかを選択するロウデコーダを備え、
前記ロウデコーダは、前記ベリファイ処理が消去ベリファイ処理の場合、
第２のメモリセルブロックを選択し、前記少なくとも一本以上のワード線を活性化して、第２のメモリセルブロックにおける前記欠陥ビット線に対応するメモリセルをオンセルとし、前記欠陥ビット線以外のビット線に対応するメモリセルをオフセルとすることを特徴とする請求項１から請求項５いずれか一項に記載の不揮発性半導体記憶装置。
【請求項７】
前記少なくとも一本以上のワード線は、第１組及び第２組から構成される２本以上のワード線であって、
前記第２のメモリセルブロックにおいて、前記疑似データとして、
前記欠陥ビット線に対応するメモリセルにおいて、
前記第１組のワード線に接続されるメモリセルは前記パスデータを記憶し、
前記第２組のワード線に接続されるメモリセルは前記パスデータまたは前記フェイルデータを記憶し、
前記欠陥ビット線以外のビット線に対応するメモリセルにおいて、
前記第１組のワード線に接続されるメモリセルは前記フェイルデータを記憶し、
前記第２組のワード線に接続されるメモリセルは前記パスデータまたは前記フェイルデータを記憶し、
前記ロウデコーダは、前記ベリファイ処理が消去ベリファイ処理の場合、
第２のメモリセルブロックを選択し、
前記第１組に属するワード線に、該ワード線に接続されるメモリセルのうち、前記欠陥ビット線以外のビット線に対応するメモリセルがオフセルとなり、前記欠陥ビット線に対応するメモリセルがオンセルとなる電圧を供給し、
前記第２組に属するワード線に、該ワード線に接続されるメモリセルがオンセルとなる電圧を供給することを特徴とする請求項６に記載の不揮発性半導体記憶装置。
【請求項８】
前記ロウデコーダに、前記第２のメモリセルブロックの選択動作をさせるか否かを示す記憶部を備え、前記ロウデコーダは、当該記憶部が前記第２のメモリセルブロックの選択動作をさせることを示すとき前記第２のメモリセルブロックを選択することを特徴とする請求項６または請求項７いずれか一項に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）などの大容量の不揮発性半導体記憶装置では、メモリセル数が多いため、不良となるメモリセルが存在する可能性が高く、不良救済のための冗長回路が設けられている。
この冗長回路は、例えばビット線が不良となった場合に、不良ビット線を置換するため、複数の置換ビット線からなる冗長カラムセルアレイが設けられている（例えば、特許文献１参照）。
【０００３】
また、ＮＡＮＤ型ＥＥＰＲＯＭにおいて、データの読み出しを行うとき、ページ単位でデータをメモリセルから同時に読み出してシリアル出力し、データの書き込みを行うとき、１ページ単位でデータをシリアル入力し、ページ単位でメモリセルに対してデータの書き込みを行う。このデータ入出力動作を行うため、多数の列線つまりビット線はそれぞれ、読出されたデータを一時的にラッチするデータラッチを有するページバッファに接続されている。
【０００４】
また、ＮＡＮＤ型ＥＥＰＲＯＭにおいて、書き込みデータを読み出すベリファイ読み出しの際、ページ単位でメモリセルへの書き込みが十分行われたか否かの判定を一括することが行われている。
特許文献１は、冗長回路を有するＥＥＰＲＯＭであり、書換／読出回路（ページバッファ）がカラム単位でビット線毎に共通に配設された共通信号線に接続されている。
この共通信号線には、書き込み後のベリファイ読み出し動作において、書き込みが十分に行われたか否かの判定を、複数のカラムで一括して行うため、一括判定信号線が接続されている（ワイアードオア構成）。
【０００５】
ところで、ＮＡＮＤ型ＥＥＰＲＯＭでは、データの書き込みをする前にデータの消去を行わなければならない。そして、データを消去したメモリセルが所定の閾値電圧を有するように消去されたか否かを判断検証するための消去ベリファイが行われる。消去ベリファイの結果、データを消去したメモリセルのいずれか１つでも消去に失敗していれば、再消去及び再消去ベリファイ動作が繰返し行われる。
【０００６】
ＮＡＮＤ型ＥＥＰＲＯＭの消去は、行と列のマトリックス状に配列された多数のメモリセルのすべて、或いは１つの行内のメモリセル、又は隣接した複数行をまとめた１つのブロック内のメモリセルに対して行われる。通常、ＮＡＮＤ型ＥＥＰＲＯＭのメモリセルは、半導体基板の一表面部に形成されたＰ型ウェル内に設けられたフローティングゲート型のＮチャネル型ＭＯＳトランジスタである。各フローティングゲート型のＮチャネル型ＭＯＳトランジスタは、Ｐ型ウェル内に相互に離れて形成されたソース及びドレイン領域と、このソース領域とドレイン領域との間のチャネル領域上に形成されたトンネル酸化膜と、このトンネル酸化膜上に形成された多結晶シリコンのフローティングゲート（浮遊ゲート）と、この浮遊ゲート上に誘電体絶縁膜を介して形成された制御ゲートと、から構成される。
従って、メモリセル全体の消去は、Ｐ型ウェルに消去電圧（例えば約１８Ｖ）を印加し、同時にメモリセルの制御ゲートに接続するワード線に基準電圧（例えば接地電圧０Ｖ）を印加することによって行われる。これにより、メモリセルのフローティングゲートにある電子が、Ｆ−Ｎ(Fowler−Nordheim)電流によりＰ型ウェルへ放出され、負の閾値電圧を有するデプレション形のトランジスタに変更される。一方、メモリセルの部分消去、例えば選択行ブロック内のメモリセルの消去は、選択行ブロック内のメモリセルと接続するワード線に接地電圧を印加すると共に非選択行ブロック内のワード線をフローティングさせ、そしてＰ形ウェルに消去電圧を印加することによって行われる。これにより、非選択行ブロック内のワード線は容量カップリングによりほぼ消去電圧となって消去が自動に防止される一方、選択行ブロック内のワード線は接地電圧を維持するので、選択行ブロック内のメモリセルが上述のようにして消去される。
【０００７】
このようにして消去が行われた結果、メモリセルが所定の閾値電圧をもつように消去成功している場合、当該メモリセルは、対応ワード線に接地電圧が印加されるときに導通状態となる。従って、消去メモリセルは消去によりオンセルとなる。
これを利用した消去ベリファイが消去後に行われる。即ち、消去ベリファイは、例えば選択行ブロック内のワード線に消去ベリファイ電圧（例えば接地電圧）を印加すると共に、選択行ブロック内のメモリセルのドレインと接続した列線つまりビット線に、ページバッファから電流を流すことによって行われる。
もし、選択行ブロック内のメモリセルが所定の閾値電圧までの消去に成功していれば、選択行ブロック内のメモリセルはオンセルになり、ビット線と接続されたページバッファは初期のリセット状態を維持する。これにより、ページバッファの出力と接続された一括判定信号線にパス（成功）信号が出力され、選択行ブロック内のメモリセルの消去が成功と判断される。一方、選択行ブロック内のメモリセルのいずれか１つでも消去に成功していなければ、未消去のメモリセルが消去ベリファイ中に非導通状態のオフセルとして動作する。従って、当該メモリセルに接続したビット線はページバッファからの電流により所定電圧に充電され、このビット線と接続したページバッファが初期リセット状態とは相補的な状態、即ちフェイル（失敗）状態を示すフェイルデータをラッチすることになる。これにより、一括判定信号線にフェイル信号が出力されて消去失敗と判断され、再度、消去及び消去ベリファイ動作が行われる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００１−２５０３９５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
例えば、ＮＡＮＤ型ＥＥＰＲＯＭの製造工程中に発生し得る断線を原因とした不良ビット線（オープンビット線）が存在すると、消去ベリファイにおいて、当該ビット線と接続するメモリセルの消去状態に関係なく、ページバッファは、ビット線を介して、電流をメモリセルへ流し込むことができなくなるので、ページバッファのラッチには常にフェイル状態が現れることになる。
この場合、数サイクルに渡って消去を繰返したとしても、消去ベリファイにおいて、パスになることはない。このようなオープンビット線に起因するフェイル状態は、オープンビット線を置換ビット線へと置換しても発生することになる。その理由は、オープンビット線と接続したページバッファのデータラッチが消去検証の度に常にフェイルデータをラッチすることになるからである。従って、オープンビット線があると、これに対して置換ビット線へと置換しても、消去ベリファイをパスできないという問題があった。
【００１０】
そこで本発明が解決しようとする課題は、オープンビット線が存在していても消去ベリファイをパスする消去ベリファイを実行できる不揮発性半導体記憶装置、カラム置換による歩留りを向上させることができる不揮発性半導体記憶装置を提供することにある。
【課題を解決するための手段】
【００１１】
本発明は、複数のビット線と複数のワード線との各々が交差し、交差した部分に不揮発性のメモリセルが配置された第１のメモリセルブロックと、前記第１のメモリセルブロックにおける欠陥ビット線と置換する冗長ビット線を備える不良置換回路と、前記ビット線毎に設けられ、前記ワード線により選択された当該メモリセルに書き込むデータまたは前記メモリセルから読み出したデータを記憶するラッチを含むページバッファと、ベリファイ処理において、前記ビット線から読み出し、前記ページバッファの前記ラッチに書き込まれたデータを、複数のビット線単位で一括判定する一括判定回路と、前記複数のビット線と少なくとも一本以上のワード線との各々が交差し、交差した部分に不揮発性のメモリセルが配置されたメモリセルブロックであって、前記冗長ビット線へと置換された欠陥ビット線に対応する前記ページバッファにおける前記ラッチに前記ベリファイ処理において書き込まれる疑似データを記憶する、前記第１のメモリセルブロックとは異なる第２のメモリセルブロックと、を有することを特徴とする不揮発性半導体記憶装置である。
【発明の効果】
【００１２】
本発明の不揮発性半導体記憶装置は、冗長ビット線へと置換された第１のメモリセルブロックにおける欠陥ビット線に対応するページバッファのラッチにおいて、ベリファイ処理の結果、不良を示すデータが存在する場合、この不良を示すデータを、第２のメモリセルブロックに記憶した正常を示す疑似データに書き換える。これにより、一括判定回路における判定はパスすることができ、オープンの結果を有するビット線が存在していても消去ベリファイをパスする消去ベリファイを実行できる不揮発性半導体記憶装置、カラム置換による歩留りを向上させることができる不揮発性半導体記憶装置を提供することができる。
【図面の簡単な説明】
【００１３】
【図１】この発明の一実施形態による不揮発性半導体記憶装置の構成例を示すブロック図である。
【図２】図１におけるメモリセルアレイ１１及び冗長カラムセルアレイ１２におけるブロックＢＬＣｋ、並びに予備ブロック２２の構成例を示す図である。
【図３】図１におけるロウデコーダ１４の詳細な構成例を示す図である。
【図４】ロウデコーダ１４とブロックＢＬＣｋ及び予備ブロック２２との信号の接続関係を示す図である。
【図５】図３に示すロウデコーダ１４が、各動作モードにおいてブロックＢＬＣｋに対して出力する信号の電圧レベルを示す図である。
【図６】図１におけるページバッファ群１３の周辺回路の詳細な構成例を示す図である。
【図７】図６におけるサブブロックＳＵＮＩＴの構成例を示す図である。
【図８】ブロックＢＬＣｋにおけるビット線ＢＬのオープンあるいは隣接するビット線ＢＬのショートが、読み出し、書き込みベリファイ処理及び消去ベリファイ処理の判定に与える影響を説明する図である。
【図９】不揮発性メモリセルに記憶されているデータの読み出し、書き込み及び消去ベリファイにおいて、図７のラッチＬＴにおける接続点Ｎ１及びＮ２の状態を示すテーブルである。
【図１０】書き込みベリファイ処理及び消去ベリファイ処理において、ビット線ＢＬのオープンあるいはショートが存在する場合、冗長カラムセルと置換した被置換カラムセルのベリファイ処理の判定に対する影響を示すテーブルである。
【図１１】図３に示すロウデコーダ１４が、各動作モードにおいて余剰ブロック２２に対して出力する信号の電圧レベルを示す図である。
【図１２】本実施形態における不揮発性半導体記憶装置における消去イレーズ処理の動作例を示すフローチャートである。
【図１３】図１２のステップＳ２からステップＳ３までの処理における図７のページバッファＰＢの動作を示すタイミングチャートである。
【図１４】ページバッファＰＢ０のラッチＬＴの接続点Ｎ１の、ストレス印加回数毎における電位の変化と、共通ベリファイ判定信号線ＶＥＲＩＦＹＰＡＳＳの電位の変化とを示すテーブルである。
【発明を実施するための形態】
【００１４】
以下、図面を参照して、本発明の実施の形態について説明する。
図１は、本発明の一実施形態による不揮発性半導体記憶装置であるＮＡＮＤ型ＥＥＰＲＯＭの構成例を示す概略ブロック図である。また、図２はメモリセルアレイ１１及び冗長カラムセルアレイ１２が共通に備えるブロックＢＬＣｋ（ｊをブロックアドレスＢＡのビット数として、０≦ｋ≦２ｊ−１であり、以下任意のブロックをブロックＢＬＣｋとする）の構成を示す図である。
メモリセルアレイ１１及び冗長カラムセルアレイ１２においては、図２に示すブロックＢＬＣｋが、ビット線の配線方向に２ｊ個配置されている。本実施形態では、例えばｊ＝６であり、６４個のブロックＢＬＣｋがビット線の配線方向に配置されている。
このブロックＢＬＣｋは、メモリセルのデータの消去単位で設けられるものであり、図２に示すように、複数のスタックゲート構造のトランジスタ、すなわち電気的書き換え可能な（ｉ＋１）個の不揮発性メモリセルＭＣ０〜不揮発性メモリセルＭＣｉをカラム方向（列方向）に直列接続したＮＡＮＤセルストリングＮＡから構成される。
また、このＮＡＮＤセルストリングＮＡは、メモリセルアレイ１１において、行方向にｎ本のビット線ＢＬ０〜ビット線ＢＬｎ−１各々について配置される。
なお、ｎについては後述するが、外部から入力されるカラムアドレスのビット数と、外部から入力されるデータのビット数によって決まる数である。
また、このＮＡＮＤセルストリングＮＡは、冗長カラムセルアレイ１２において、行方向にｘ本のビット線ＢＬＲ０〜ビット線ＢＬＲｘ−１各々について配置される。なお、ｘは、設計の際、歩留まりを考慮して決定される数である。
また、ビット線ＢＬＲ０〜ビット線ＢＬＲｘ−１（冗長ビット線）は、メモリセルアレイ１１における不良ビット線（被置換ビット線）に置換されるビット線である。
ブロックＢＬＣｋは、これらのメモリセルアレイ１１及び冗長カラムセルアレイ１２における複数のＮＡＮＤセルストリングＮＡから構成される。
また、このブロックＢＬＣｋの構成において、同一行に配置された不揮発性メモリ各々のゲートには、ビット線ＢＬ（ビット線ＢＬ０〜ビット線ＢＬｎ−１）に直交するワード線ＷＬ（ワード線ＷＬ０〜ＷＬｉ）が接続されている。
ｉは、ｈをページアドレスＰＡのビット数として、０≦ｉ≦２ｈ−１であり、以下任意のワード線をワード線ＷＬｉと表すものとする。本実施形態においては、例えばｈ＝６であり、６４本のワード線ＷＬｉ各々が、ｎ本のビット線及びｘ本のビット線と直交している構成となっている。
【００１５】
また、ビット線ＢＬ（ビット線ＢＬ０〜ビット線ＢＬｎ−１）及び冗長ビット線ＢＬ（ビット線ＢＬＲ０〜ビット線ＢＬＲｘ−１）と、ＮＡＮＤセルストリングＮＡ各々の一方の端部との間には、ビット線ＢＬとＮＡＮＤセルストリングＮＡの一方の端部とを接続または非接続とする選択トランジスタＳＧ１が介挿される。
また、共通ソース線ＳＯＵＲＣＥとＮＡＮＤセルストリングＮＡ各々の他方の端部との間には、ビット線ＢＬとＮＡＮＤセルストリングＮＡの一方の端部とを接続または非接続とする選択トランジスタＳＧ２が介挿される。
選択トランジスタＳＧ１及びＳＧ２は、Ｎチャネル型ＭＯＳトランジスタであり、ゲート電極に対して、ワード線ＷＬと平行して配設される選択ゲート信号ＳＳＬｋ及びＳＧＬｋの配線がそれぞれ接続される。
不揮発性メモリセルＭＣに対してアクセス（データの読み出し、書き込み）する場合、選択ゲート信号ＳＳＬｋ及びＳＧＬｋが「Ｈ」レベルとなる。
これにより、ＮＡＮＤセルストリングＮＡの一端がビット線ＢＬに接続され、他端が共通ソース線ＳＯＵＲＣＥに接続される。
上述した１本のワード線ＷＬにより選択される不揮発性メモリセルＭＣの範囲が書き込み及び読み出しの単位となる１ページである。
【００１６】
セルトランジスタ（不揮発性メモリセルＭＣ０〜不揮発性メモリセルＭＣｉ）は、それぞれ保持するデータに応じた閾値電圧を持っている。ＮＡＮＤ型ＥＥＰＲＯＭの場合は、通常、セルトランジスタがディプレッション型（Ｄタイプ）になっている状態を「１」データの保持状態（消去状態）、セルトランジスタがエンハンスメント型（Ｅタイプ）になっている状態を「０」データの保持状態（書込み状態）と定義している。また、「１」データが保持されているセルトランジスタの閾値電圧を正方向にシフトさせ、「０」データを保持するようにすることを書込み動作と呼び、「０」データが保持されているセルトランジスタの閾値電圧を負方向にシフトさせ「１」データを保持するようにすることを消去動作と呼ぶ。
【００１７】
図１に戻り、メモリセルアレイ１１と、冗長カラムセルアレイ１２とは隣接して設けられ、同一行に配置された不揮発性メモリセルＭＣのゲートに対し、ワード線ＷＬは共通に接続されている。
ページバッファ群１３は、ページ単位のデータの書き込み及び読み出しを行うため、ビット線ＢＬ毎に設けられたページバッファＰＢ（後述）の複数から構成されている。ページバッファ群１３におけるページバッファＰＢの各々は、それぞれのビット線に接続され、接続されたビット線の電位を増幅して判定するセンスアンプ回路として用いるラッチ回路を有する。
ロウデコーダ１４は、メモリセルアレイ１１及び冗長カラムセルアレイ１２のワード線ＷＬの選択を行う。
カラムデコーダ１５は、メモリセルアレイ１１及び冗長カラムセルアレイ１２のビット線ＢＬ及びページバッファＰＢの選択を行う。
電圧生成回路１６は、不揮発性メモリセルＭＣに対するデータの書き換え、消去及び読み出しに用いられる各種電圧を電源電圧から昇圧動作等により生成する。
【００１８】
入出力回路１７は、外部から供給されるアドレスをアドレスレジスタ１９へ出力し、外部から供給されるコマンドを示すコマンドデータをコマンドレジスタ１８へ出力し、外部から入力される制御信号を制御回路２０へ出力する。
また、入出力回路１７は、外部から入力されるデータをページバッファ群１３のページバッファ各々へ出力、あるいはページバッファ群１３を介し、不揮発性メモリセルＭＣから読み出されたデータを外部に出力する。
アドレスレジスタ１９は、入出力回路１７から入力されるアドレスを保持し、保持したアドレスをロウデコーダ１４及びカラムデコーダ１５へ出力する。
コマンドレジスタ１８は、入出力回路１７から入力されるコマンドデータにより表されるコマンドデータを保持する。
【００１９】
制御回路２０は、入出力回路１７から入力する制御信号及びコマンドレジスタ１８から供給されるコマンドデータにより、不揮発性メモリセルＭＣに対するデータの書き込み、読み出し、消去などの動作、及びベリファイの動作の制御を行う。
例えば、制御信号は、外部クロック信号、チップイネーブル信号、コマンドラッチイネーブル信号、アドレスラッチイネーブル信号、書き込みイネーブル信号、読み出しイネーブル信号などである。制御回路２０は、これらの制御信号により、コマンドデータの示す動作モードに応じて、各回路に対して内部制御信号を出力する。
【００２０】
一括判定回路２５は、ページバッファ群１３における全てのページバッファに共通に設けられ、複数のページバッファからなるページバッファ群１３の書き込み及び消去のデータを一括して判定し、検出結果を検出データとして、入出力回路１７のデータ入出力端子から出力する。
すなわち、一括判定回路２５は、ページバッファ群１３における全てのページバッファのラッチ出力が書き込みを示すデータが書き込まれているか、あるいは消去を示すデータが書き込まれているかを、後述するオア構成により一括して検出する。
【００２１】
次に、図３は、図１におけるロウデコーダ１４の詳細な構成例を示す図である。また、図４は、ロウデコーダ１４とブロックＢＬＣｋとの信号の接続関係を示す図である。また、図５は、図３に示すロウデコーダ１４が、各動作モードにおいてブロックＢＬＣｋに対して出力する信号の電圧レベルを示す図である。
なお、図５に示す各動作モードのうち、「Program Stress」及び「Program Verify」は、入出力回路１７から入力されるコマンドデータが「データ書き込み命令」を表す時、交互に繰り返される動作モードであり、それぞれデータ書き込み動作、書き込み動作後の書き込みデータのベリファイ動作に相当する。また、「Erase Stress」及び「Erase Verify」は、入出力回路１７から入力されるコマンドデータが「データ消去命令」を表す時、交互に繰り返される動作モードであり、それぞれブロック単位のデータ消去動作、消去動作後の消去データのベリファイ動作に相当する。また、「Read」は、入出力回路１７から入力されるコマンドデータが「データ読み出し命令」を表す時のデータ読み出し動作に相当する。
【００２２】
ロウデコーダ１４は、図３に示すように、ブロックデコーダ１４ａ及びページデコーダ１４ｂから構成される。
ブロックデコーダ１４ａは、アドレスレジスタ１９が保持するｊビットのブロックアドレスＢＡを、デコーディングした結果であるブロック選択信号ＢＬＫＳＥＬｋを、ブロックＢＬＣｋ（０≦ｋ≦２ｊ−１）各々に設けられる転送トランジスタ群２１のゲートへ出力する。
ここで、ブロック選択信号ＢＬＫＳＥＬｋの電圧レベルは、制御回路２０が電圧生成回路１６を制御して発生させる電圧の電圧レベルであり、図５に示すように、各動作モードにおいて、選択ブロック（Selected Block）、非選択ブロック（Unselected Block）に応じた電圧レベルとなる。
転送トランジスタ群２１は、図３に示すように、Ｎチャネル型ＭＯＳトランジスタＭＴ０〜ＭＴｉ、Ｎチャネル型ＭＯＳトランジスタＭＴＳ、及びＮチャネル型ＭＯＳトランジスタＭＴＧから構成され、図４に示すようにブロックＢＬＣｋ各々に対して設けられる。
【００２３】
図３に戻って、ページデコーダ１４ｂは、アドレスレジスタ１９が入出力回路１７から入力され、保持したｈビットのページアドレスＰＡをデコーディングし、デコーディングした結果である内部ワード信号ＰＧｉを、転送トランジスタ群２１各々のトランジスタＭＴｉのドレインに共通に出力する。また、ページデコーダ１４ｂは、内部選択ゲート信号ｉＳＳＬ及びｉＳＧＬを、転送トランジスタ群２１各々のトランジスタＭＴＳ及びＭＴＧのドレインに共通に出力する。
ここで、内部ワード信号ＰＧｉ、内部選択ゲート信号ｉＳＳＬ及びｉＳＧＬの電圧レベルは、制御回路２０が電圧生成回路１６を制御して発生させる電圧の電圧レベルであり、各動作モードに応じて、図５に示す電圧レベルとなる。
ブロックＢＬＣｋ各々に対して設けられる転送トランジスタ群２１は、ページデコーダ１４ｂの上記出力を、ブロック選択信号ＢＬＫＳＥＬｋの電圧レベルに応じて転送し、ブロックＢＬＣｋにおける複数のＮＡＮＤセルストリングのゲート各々には、図５に示す電圧レベルの選択ゲート信号ＳＳＬｋ，選択ゲート信号ＳＧＬｋが入力され、ワード線ＷＬ０〜ＷＬｉの電圧レベルも図５に示す電圧となる。
【００２４】
続いて、以上の様なロウデコーダ１４からの各信号が入力されるブロックＢＬＣｋのうち、各動作モードにおける選択ブロック、非選択ブロックの動作について説明する。まず書き込みベリファイ時について、図４を参照しつつ説明する。
〈書き込みベリファイ時〉
「Program Stress」動作モード（書き込み動作）時に、ブロックデコーダ１４ａは、ブロックアドレスＢＡに基づき、２ｊ個のブロックＢＬＣｋのうち、一つのブロックＢＬＣｋ（以下、選択ブロックＢＬＣｋとする）の転送トランジスタ群２１に、プログラム電圧Ｖｐｇｍ（例えば、約１８Ｖの高電圧）より、更に転送トランジスタ群２１の転送トランジスタの閾値電圧（Ｖｔ）分高い電圧レベルのブロック選択信号ＢＬＫＳＥＬｋを出力する。残りのブロックＢＬＣｋ（以下、非選択ブロックＢＬＣｋとする）には、０Ｖのブロック選択信号ＢＬＫＳＥＬｋを出力する。
これにより、選択ブロックＢＬＣｋにのみ、ページデコーダ１４ｂの出力が入力される。
なお、非選択ブロックＢＬＣｋに入力される選択ゲート信号ＳＳＬｋは、ブロックデコーダ１４ａが出力するブロック選択信号ＢＬＫＳＥＬｋの論理反転信号（／ＢＬＫＳＥＬｋ）がゲートに入力されるＮチャネル型ＭＯＳトランジスタＭＴＮにより、０Ｖに固定される。また、非選択ブロックＢＬＣｋに入力される選択ゲート信号ＳＧＬｋ、及びワード線ＷＬ０〜ＷＬｉの電圧レベルは、転送トランジスタ群２１がオフするため、それぞれフローティング電圧となる。
【００２５】
ページデコーダ１４ｂは、高電圧ＶＨ（プログラム電圧Ｖｐｇｍより低い高電圧であって不揮発性メモリセルＭＣへのデータ書き込み禁止電圧、例えば８Ｖ）の内部ワード信号ＰＧｉ、低電圧ＶＬ（電源電圧ＶＣＣかそれよりも低い電圧）の内部選択ゲート信号ｉＳＳＬ、０Ｖの内部選択ゲート信号ｉＳＧＬを、ブロックＢＬＣｋ各々の転送トランジスタ群２１に出力する。選択ブロックＢＬＣｋの転送トランジスタ群２１は、オンしているため、選択ブロックＢＬＣｋに入力される選択ゲート信号ＳＧＬｋ、及びワード線ＷＬ０〜ＷＬｉの電圧レベルは、ページデコーダ１４ｂが出力する信号と同じ電圧レベルとなる。
【００２６】
その後、ページバッファ群１３は、ビット線ＢＬ各々に「１」データとして「Ｈ」レベル（電源電圧ＶＣＣの電圧レベル）、または「０」データとして「Ｌ」レベル（０Ｖ）を与える（詳細は後述）。また、電圧生成回路１６は、共通ソース線ＳＯＵＲＣＥに任意の電圧（例えば電源電圧ＶＣＣ）を供給する。これにより、選択ブロックＢＬＣｋにおいては、ビット線ＢＬに与えられた電圧レベルに応じて、ＮＡＮＤセルストリングＮＡ各々における直列接続された不揮発性メモリセルＭＣのチャネルがプリチャージされる。その後、ページデコーダ１４ｂが、ワード線ＷＬ０〜ワード線ＷＬｉのうち一本のワード線（ページアドレスＰＡにより位置が示されるワード線：選択ワード線Ｗｏｒｄとする）にプログラム電圧Ｖｐｇｍを与えることにより、「０」データが与えられる不揮発性メモリセルＭＣでは、０Ｖとなっているチャネルから浮遊ゲートに電子が注入されて、閾値電圧が正方向に移動して、「０」データが書き込まれる。また、「１」データが与えられる不揮発性メモリセルＭＣでは、電子注入が起こらず閾値電圧変化はなく、「１」データの保持状態（消去状態）のままにある。なお、ワード線ＷＬ０〜ワード線ＷＬｉのうち、選択ワード線Ｗｏｒｄ以外のワード線（非選択ワード線Ｗｏｒｄとする）は、プログラム電圧Ｖｐｇｍより低い高電圧ＶＨが与えられている。そのため、非選択ワード線Ｗｏｒｄに接続される不揮発性メモリセルＭＣでは、電子注入が起こらず閾値電圧変化はなく、「０」データまたは「１」データを保持する。
一方、非選択ブロックＢＬＣｋにおいては、選択トランジスタＳＧ１はオフしているので、ＮＡＮＤセルストリングＮＡ各々における直列接続された不揮発性メモリセルＭＣのチャネルは、プリチャージされることなく、また、ワード線ＷＬ０〜ワード線ＷＬｉの電圧レベルもフローティング電圧である。そのため、不揮発性メモリセルＭＣは、閾値電圧は変化せず、「０」データまたは「１」データの保持を維持する。
そして、ページデコーダ１４ｂは、内部ワード信号ＰＧｉ、内部選択ゲート信号ｉＳＳＬ、内部選択ゲート信号ｉＳＧＬを、いったん０Ｖにする。ただし、ブロックデコーダ１４ａは、ブロック選択信号ＢＬＫＳＥＬｋ各々の電圧レベルを維持する。また、電圧生成回路１６は、共通ソース線ＳＯＵＲＣＥに０Ｖを供給する。
【００２７】
「Program Verify」動作モード（書き込みベリファイ動作）時に、ページバッファ群１３は、ビット線ＢＬ各々に「Ｈ」レベルを与える。また、ページデコーダ１４ｂが、選択ワード線Ｗｏｒｄに０Ｖ、非選択ワード線Ｗｏｒｄにパス電圧Ｖｐａｓｓを与える。これにより、先の書き込み動作において、「０」データまたは「１」データが書き込まれるべき不揮発性メモリセルＭＣのうち、「０」データが書き込まれなかった不揮発性メモリセルＭＣを含むＮＡＮＤセルストリングＮＡにおいて、接地への電流パスが形成され、ビット線の電圧レベルは０Ｖとなる。一方、「０」データが書き込まれ不揮発性メモリセルＭＣを含むＮＡＮＤセルストリングＮＡにおいて、接地への電流パスは形成されず、ビット線の電圧レベルは「Ｈ」レベルを維持する。後述するように、ページバッファにおける判定において、前者は不揮発性メモリセルＭＣへのデータの書き込みが正常に行われなかったと判定され、後者は不揮発性メモリセルＭＣへのデータの書き込みが正常に行われたと判定される。
また、先の書き込み動作において、ページバッファから「１」を与えられ、「１」データを保持している不揮発性メモリセルＭＣを含むＮＡＮＤセルストリングＮＡにおいて、「０」データが書き込まれなかった不揮発性メモリセルＭＣを含むＮＡＮＤセルストリングＮＡと同様に、接地への電流パスが形成され、ビット線の電圧レベルは０Ｖとなる。しかし、後述するように、この状態はページバッファにおける判定において、不揮発性メモリセルＭＣへのデータの書き込みが正常に行われたと判定される。
【００２８】
〈消去ベリファイ時〉
「Erase Stress」動作モード（消去動作）時に、ブロックデコーダ１４ａは、ブロックアドレスＢＡに基づき、２ｊ個のブロックＢＬＣｋのうち、一つの選択ブロックＢＬＣｋの転送トランジスタ群２１に、高電圧ＶＨのブロック選択信号ＢＬＫＳＥＬｋを出力する。残りの非選択ブロックＢＬＣｋには、０Ｖのブロック選択信号ＢＬＫＳＥＬｋを出力する。
これにより、選択ブロックＢＬＣｋにのみ、ページデコーダ１４ｂの出力が入力される。
【００２９】
ページデコーダ１４ｂは、０Ｖの内部ワード信号ＰＧｉ、高電圧ＶＨの内部選択ゲート信号ｉＳＳＬ、高電圧ＶＨの内部選択ゲート信号ｉＳＧＬを、ブロックＢＬＣｋ各々の転送トランジスタ群２１に出力する。選択ブロックＢＬＣｋの転送トランジスタ群２１は、オンしているため、選択ブロックＢＬＣｋに入力される選択ゲート信号ＳＳＬｋ及び選択ゲート信号ＳＧＬｋは、高電圧ＶＨから転送トランジスタの閾値電圧分下がったフローティンング電圧となる。また、選択ブロックＢＬＣｋに入力されるワード線ＷＬ０〜ＷＬｉの電圧レベルは、０Ｖとなる。
【００３０】
その後、電圧生成回路１６は、共通ソース線ＳＯＵＲＣＥをフローティング電圧にし、選択ブロックＢＬＣｋを含む全てのブロックが形成されるＰｗｅｌｌに高電圧（例えば２０Ｖ）を印加する。これにより、選択ブロックＢＬＣｋにおいては、全ての不揮発性メモリセルＭＣは、浮遊ゲートから電子がＰｗｅｌｌに引き抜かれ、閾値電圧が負電圧へ変化し、「１」データの保持状態（消去状態）となる。一方、非選択ブロックＢＬＣｋにおいては、ワード線ＷＬ０〜ワード線ＷＬｉの電圧レベルがフローティング電圧であるため、不揮発性メモリセルＭＣは、浮遊ゲートも昇圧されるため、電子がＰｗｅｌｌに引く抜かれることなく、つまり、閾値電圧は変化せず、「０」データまたは「１」データの保持状態を維持する。
ページデコーダ１４ｂは、内部選択ゲート信号ｉＳＳＬ、内部選択ゲート信号ｉＳＧＬを、いったん０Ｖにする。
そして、電圧生成回路１６は、Ｐｗｅｌｌの電圧を通常の電圧（例えば０Ｖまたは負電圧）に戻すとともに、共通ソース線ＳＯＵＲＣＥに０Ｖを供給する。
【００３１】
「Erase Verify」動作モード（消去ベリファイ動作）時に、ページバッファ群１３は、ビット線ＢＬ各々に「Ｈ」レベルを与える。ブロックデコーダ１４ａは、ブロックデコーダ１４ａは、選択ブロックＢＬＣｋの転送トランジスタ群２１に、高電圧ＶＨより転送トランジスタの閾値電圧分高い電圧のブロック選択信号ＢＬＫＳＥＬｋを出力する。なお、非選択ブロックＢＬＣｋには、０Ｖのブロック選択信号ＢＬＫＳＥＬｋを出力している。また、ページデコーダ１４ｂは、内部選択ゲート信号ｉＳＳＬ、内部選択ゲート信号ｉＳＧＬに、高電圧ＶＨを供給する。これにより、選択ブロックＢＬＣｋに入力される選択ゲート信号ＳＳＬｋ及び選択ゲート信号ＳＧＬｋは、高電圧ＶＨとなる。また、選択ブロックＢＬＣｋに入力されるワード線ＷＬ０〜ＷＬｉの電圧レベルは、０Ｖのままである。一方、非選択ブロックＢＬＣｋに入力される選択ゲート信号ＳＳＬｋは、書き込み動作及び書き込み検証動作と同じく、ブロック選択信号ＢＬＫＳＥＬｋの論理反転信号（／ＢＬＫＳＥＬｋ）により、０Ｖとなる。
これにより、先の消去動作において、全て「１」データが書き込まれた不揮発性メモリセルＭＣを含むＮＡＮＤセルストリングＮＡにおいて、接地への電流パスが形成され、ビット線の電圧レベルは０Ｖとなる。一方、「１」データが書かれていない不揮発性メモリセルＭＣを一つでも含むＮＡＮＤセルストリングＮＡにおいて、接地への電流パスは形成されず、ビット線の電圧レベルは「Ｈ」レベルを維持する。後述するように、ページバッファにおける判定において、前者は不揮発性メモリセルＭＣへのデータの書き込みが正常に行われたと判定され、後者は不揮発性メモリセルＭＣへのデータの書き込みが正常に行われなかったと判定される。
また、非選択ブロックＢＬＣｋにおいては、入力される選択ゲート信号ＳＳＬｋが０Ｖであるので、ＮＡＮＤセルストリングＮＡはビット線ＢＬと非接続であり、接地への電流パスを形成しない。
【００３２】
〈読み出し時〉
「Read」動作モード（読み出し動作）時に、ブロックデコーダ１４ａは、ブロックアドレスＢＡに基づき、一つの選択ブロックＢＬＣｋの転送トランジスタ群２１に、パス電圧Ｖｐａｓｓより転送トランジスタの閾値電圧分高い電圧レベルのブロック選択信号ＢＬＫＳＥＬｋを出力する。残りの非選択ブロックＢＬＣｋには、０Ｖのブロック選択信号ＢＬＫＳＥＬｋを出力する。
これにより、選択ブロックＢＬＣｋにのみ、ページデコーダ１４ｂの出力が入力される。
なお、非選択ブロックＢＬＣｋに入力される選択ゲート信号ＳＳＬｋは、ブロックデコーダ１４ａが出力するブロック選択信号ＢＬＫＳＥＬｋの論理反転信号（／ＢＬＫＳＥＬＫ）がゲートに入力されるＮチャネル型ＭＯＳトランジスタＭＴＮにより、０Ｖに固定される。また、非選択ブロックＢＬＣｋに入力される選択ゲート信号ＳＧＬｋ、及びワード線ＷＬ０〜ＷＬｉの電圧レベルは、転送トランジスタ群２１がオフするため、それぞれフローティング電圧となる。
ページバッファ群１３は、ビット線ＢＬ各々に「Ｈ」レベルを与える。また  ページデコーダ１４ｂが、選択ワード線Ｗｏｒｄに０Ｖ、非選択ワード線Ｗｏｒｄにパス電圧Ｖｐａｓｓを与える。これにより、選択ワード線Ｗｏｒｄが接続される不揮発性メモリセルＭＣに書き込み動作で「１」データが書き込まれているＮＡＮＤセルストリングＮＡは、接地への電流パスを形成し、ビット線の電圧レベルを０Ｖとする。一方、選択ワード線が接続される不揮発性メモリセルＭＣに書き込み動作で「０」データが書き込まれているＮＡＮＤセルストリングＮＡは、接地への電流パスを形成せず、ビット線の電圧レベルは「Ｈ」レベルを維持する。ページバッファが後述するように、ビット線の電圧レベルに応じて、「０」データまたは「１」データを出力する。
非選択ブロックＢＬＣｋにおいては、入力される選択ゲート信号ＳＳＬｋが０Ｖであるので、ＮＡＮＤセルストリングＮＡはビット線ＢＬと非接続であり、ビット線の読み出し電圧変化に影響することはない。
【００３３】
図１に戻って、本発明の特徴的部分である余剰ブロック２２は、以上説明したメモリセルアレイ１１及び冗長カラムセルアレイ１２を構成する複数のブロックＢＬＣｋと、ページバッファ群１３の間に配置される。
また、この余剰ブロック２２は、図２に示すように、ブロックＢＬＣｋと同様に、複数のＮＡＮＤセルストリングＮＡを備え、ビット線ＢＬは複数のブロックＢＬＣｋのビット線と共有されている。また。余剰ブロック２２は、ブロックＢＬＣｋ各々に入力される各信号に対応する信号が入力される構成となっている。図４は、ブロックＢＬＣｋ各々と余剰ブロック２２にロウデコーダ１４から入力される信号との関係を示す図である。なお、図においては、ページデコーダ１４ｂのみを示し、ブロックデコーダ１４ａは省略して示している。余剰ブロック２２の転送トランジスタ群２１には、ブロックデコーダ１４ａからブロック選択信号ＢＬＫＳＥＬが入力される。また、ページデコーダ１４ｂは、上述した各動作モードにおいて、余剰ブロック２２の転送トランジスタ群２１に、内部選択ゲート信号ｉＥＳＳＬ及び内部選択ゲート信号ｉＥＳＧＬ、内部ワード信号ＥＰＧ０〜ＥＰＧｉを、転送トランジスタ群２１各々のトランジスタＭＴＳ及びＭＴＧ、ＭＴ０〜ＭＴｉ各々のドレインに出力する。
また、余剰ブロック２２に対して設けられる転送トランジスタ群２１は、ページデコーダ１４ｂの上記出力を、ブロック選択信号ＢＬＫＳＥＬの電圧レベルに応じて転送し、余剰ブロック２２における複数のＮＡＮＤセルストリングのゲート各々には、選択ゲート信号ＥＳＳＬ，選択ゲート信号ＥＳＧＬが入力される。また、複数のＮＡＮＤセルストリングのゲート各々は、ブロックＢＬＣｋにおける複数のＮＡＮＤセルストリングと同様に、ワード線ＥＷＬ０〜ＥＷＬｉに共通に接続される。
ここで、内部ワード信号ＥＰＧｉ、内部選択ゲート信号ｉＥＳＳＬ及びｉＥＳＧＬの電圧レベルは、制御回路２０が電圧生成回路１６を制御して発生させる電圧の電圧レベルであり、各動作モードに応じて、変化するものである。
各動作モードにおける電圧レベルについては、ページバッファ群１３の構成の説明を行ってから、選択ブロックＢＬＣｋの各動作モードにおける動作とともに詳述する。
【００３４】
次に、図１におけるページバッファ群１３の詳細な構成及び動作について、図６及び図７を用いて説明する。
図６は、図１におけるページバッファ群１３の周辺回路の構成例を示す図であり。図７は、ページバッファ群１３の詳細な構成例を示す図である。
本実施形態において、カラムデコーダ１５は、外部から入力されるビット線の位置を示すカラムアドレスをｐビット、ｒビット、ｔビットのカラムアドレスのグループに分け、それぞれデコーディングして、２ｐ（＝ｑとする）本のカラムアドレス信号ＤＹ１Ｗ[７：０]及びＤＹ１Ｗ[７：０]、２ｒ（＝ｓとする）本のカラムアドレス信号ＤＹ２[７：０]、２ｔ（＝ｕとする）本のカラムアドレス信号ＤＹ３[７：０]を出力する。これらは、ビット線ＢＬの本数に対応するものであり、外部から入力されるデータのビット数をｗビットとすると、ビット線ＢＬの本数は、ｗ×ｑ×ｓ×ｕとなる。
図６においては、ｑ＝ｓ＝ｕ＝８、ｗ＝６４の場合を示しており、ビット線ＢＬは合計で３２７６８本ある。つまり、上述したブロックＢＬＣｋにおけるＮＡＮＤセルストリングＮＡの各々が、ビット線ＢＬ（ＢＬ［３２７６７：０］）のそれぞれに共通に接続される。また、ページバッファ群１３は、５１２本のビット線からなるカラムユニットＣＵＮＩＴ［６３：０］単位、すなわち６４個に分割されている。また、カラムユニットＣＵＮＩＴ［６３：０］は、８本のビット線からなるサブユニットＳＵＮＩＴ［６３：０］単位、すなわち６４個に分割されている。
つまり、カラムユニットは６４個のサブユニットＳＵＮＩＴから構成されており、例えば、サブユニットＳＵＮＩＴ０からＳＵＮＩＴ６３、ＳＵＮＩＴ６４からＳＵＮＩＴ１２７、…、ＳＵＮＩＴ４０３２からＳＵＮＩＴ４０９５の各々のグループがカラムユニットを形成している。
【００３５】
転送回路ＰＢＴの各々は、サブユニットＳＵＮＩＴそれぞれに設けられている。例えば、転送回路ＰＢＴ０は、サブユニットＳＵＮＩＴ０に設けられている。また、転送回路ＰＢＴ１は、サブユニットＳＵＮＩＴ１に、転送回路ＰＢＴ２は、サブユニットＳＵＮＩＴ２に、…、転送回路ＰＢＴ６３は、サブユニットＳＵＮＩＴ６３に設けられている。
転送回路ＰＢＴは、上述のカラムアドレス信号ＤＹ２［７：０］及びＤＹ３［７：０］により、サブユニットＳＵＮＩＴ０からＳＢＬＫ４０９５のいずれのページバッファＰＢｘ８［７：０］をデータ書込線ＤＩＮＢＵＳ、あるいはデータ読出線ＤＯＵＴＢＵＳに接続するかを選択する。
また、データ書込線ＤＩＮＢＵＳ及びデータ読出線ＤＯＵＴＢＵＳは、カラムユニット毎に１本ずつ設けられているため、６４本（ＤＩＮＢＵＳ［６３：０］、ＤＯＵＴＢＵＳ［６３：０］）ずつ存在する。
【００３６】
チャージ回路２６は、通常動作モードにおける読み出しの際、データ読出線ＤＯＵＴＢＵＳ［６３：０］各々を所定の電圧にプリチャージし、消去ベリファイにおける検出結果の読出の際、オア構成の出力となる共通ベリファイ判定信号線ＶＥＲＩＦＹＰＡＳＳを所定の電圧にプリチャージする。
なお、図６には、入出力回路１７とパッド１００とが１つずつしか記載されていないが、実際は６４個のカラムユニットに対し、パッド１００が例えば８個設けられており、各カラムユニットと入出力回路１７との間には図示しないマルチプレクサ回路が設けられている。入出力回路１７は、外部から入力される６４ビットのデータを、マルチプレクサ回路を介して、８ビットずつシリアルに６４個のカラムユニットに接続されるＤＩＮＢＵＳ［６３：０］各々に供給する。また、入出力回路１７は、マルチプレクサ回路を介して、６４個のカラムユニットに接続されるＤＯＵＴＢＵＳ［６３：０］から読み出されたデータを、８ビットシリアルに出力する。
【００３７】
カラムデコーダ１５は、６４個のカラムユニットＣＵＮＩＴ各々に対して共通に、カラムアドレス信号ＤＹ１Ｗ［７：０］、カラムアドレス信号ＤＹ１Ｒ［７：０］、カラムアドレス信号ＤＹ２［７：０］及びカラムアドレス信号ＤＹ３［７：０］を供給している。
また、カラムアドレスＤＹ１Ｗ［７：０］、ＤＹ１Ｒ［７：０］各々は、それぞれサブユニと内のページバッファＰＢ［７：０］に供給されている。例えば、ページバッファＰＢ０にはカラムアドレスＤＹ１Ｗ０、ＤＹ１Ｒ０が供給されている。
カラムアドレスＤＹ１Ｗ［７：０］、ＤＹ１Ｒ［７：０］は、各サブユニットＳＵＮＩＴ内のいずれのページバッファ群１３と転送回路ＰＢＴとを接続するかの選択を行うために用いられる（後述）。
【００３８】
上述したカラムアドレス信号ＤＹ１Ｗ［７：０］、カラムアドレス信号ＤＹ１Ｒ［７：０］、カラムアドレス信号ＤＹ２［７：０］及びカラムアドレス信号ＤＹ３［７：０］により、カラムユニットＣＵＮＩＴ毎に１本のビット線ＢＬが選択され、入出力回路１７は、選択されたビット線ＢＬに対応するページバッファ群１３におけるページバッファからデータを読み出し、パッド１００を介して外部に出力する。
しかしながら、共通ベリファイ判定信号線ＶＥＲＩＦＹＰＡＳＳは、６４個のカラムユニットにおける全てのページバッファ群１３におけるページバッファに共通に接続されている。
【００３９】
次に、図７は、１つのサブユニットＳＵＮＩＴ、例えばサブユニットＳＵＮＩＴ０の構成例を示す図である。
サブユニットＳＵＮＩＴ０は、ページバッファＰＢ０からＰＢ７（すなわち、ＰＢ［７：０］）を有している。
ページバッファＰＢ０にはビット線ＢＬ０が接続され、ページバッファＰＢ１にはビット線ＢＬ１が接続され、…、ページバッファＰＢ７にはビット線ＢＬ７が接続されている。
【００４０】
ページバッファＰＢは、いずれも同様の構成をしており、一例として以下にページバッファＰＢ０を説明する。
ページバッファＰＢ０は、トランジスタ３１、３２、３３、３４、３５、３６、３７、３８、３９、４０、４１、４２、４３及び４４と、ラッチＬＴから構成されている。
ここで、トランジスタ３１及び３２は、Ｐチャネル型ＭＯＳ（Metal Oxide Semiconductor）トランジスタである。一方、トランジスタ３３から４４は、Ｎチャネル型ＭＯＳトランジスタである。
また、ラッチＬＴは、インバータＩＶ１及びＩＶ２から構成されている。ここで、インバータＩＶ１は、出力端子が接続点Ｎ２においてインバータＩＶ２の入力端子に接続され、入力端子が接続点Ｎ１においてインバータＩＶ２の出力端子に接続されている。
【００４１】
トランジスタ３１は、ソースが電源配線に接続され、ゲートに制御信号ＰＬＯＡＤの配線が接続され、ドレインがトランジスタ３３のゲートに接続されている。
トランジスタ３２は、ソースが電源配線に接続され、ゲートに制御信号ＰＢＲＳＴの配線が接続され、ドレインがトランジスタ３３のドレインに接続点Ｎ１において接続されている。
トランジスタ３３は、ソースがトランジスタ３４のドレインに接続されている。
トランジスタ３４は、ゲートが制御信号ＰＢＬＣＨの配線に接続され、ソースが接地されている。
【００４２】
トランジスタ３５は、ドレインが共通ベリファイ判定信号線ＶＥＲＩＦＹＰＡＳＳに接続され、ゲートが接続点Ｎ１に接続され、ソースがトランジスタ３６のドレインに接続されている。
トランジスタ３６は、ゲートが制御信号ＰＶＴＲの配線に接続され、ソースが接地されている。
トランジスタ３７は、ドレインが共通ベリファイ判定信号線ＶＥＲＩＦＹＰＡＳＳに接続され、ゲートが接続点Ｎ２に接続され、ソースがトランジスタ３８のドレインに接続されている。
トランジスタ３８は、ゲートが制御信号ＥＶＴＲの配線に接続され、ソースが接地されている。
【００４３】
トランジスタ４１は、ドレインがビット線ＢＬ０に接続され、ゲートが制御信号ＢＬＳＬＴに接続され、ソースがトランジスタ３１のソースと接続点ＳＯで接続されている。
トランジスタ４２は、ドレインがビット線ＢＬ０に接続され、ゲートが制御信号ＰＤＩＳの配線が接続され、ソースが接地されている。
トランジスタ４０は、ドレインがトランジスタ４１のソースに接続点ＳＯにおいて接続され、ゲートが制御信号ＰＢＧＭの配線に接続され、ソースが接続点Ｎ２に接続されている。
トランジスタ３９は、ドレインが接続点Ｎ２に接続され、ゲートがカラムアドレスＤＹ１Ｗ０の配線に接続され、ソースが転送回路ＰＢＴ０に接続されている。
トランジスタ４３は、ドレインが転送回路ＰＢＴ０に接続され、ゲートがカラムアドレスＤＹ１Ｒ０の配線に接続され、ソースがトランジスタ４４のドレインに接続されている。
トランジスタ４４は、ゲートが接続点Ｎ２に接続され、ソースが接地されている。
ページバッファＰＢ１、…、ＰＢ７も、上述したページバッファＰＢ０と同様の構成である。
【００４４】
転送回路ＰＢＴ０は、サブユニットＳＵＮＩＴ０に設けられており、ページバッファＰＢ０からＰＢ７におけるトランジスタ３９のソースと書込線ＤＩＮＢＵＳ０との接続及び非接続を制御し、またトランジスタ４３のドレインとデータ読出線ＤＯＵＴＢＵＳ０との接続及び非接続を制御する。
転送回路ＰＢＴ０は、ｎチャネル型ＭＯＳトランジスタであるトランジスタ５１及び５２と、アンド回路５０とから構成されている。
トランジスタ５１は、ドレインがページバッファＰＢ０からＰＢ７におけるトランジスタ３９のソースに共通に接続され、ゲートがアンド回路５０の出力に接続され、ソースが書込線ＤＩＮＢＵＳ０に接続されている。
トランジスタ５２は、ドレインがページバッファＰＢ０からＰＢ７におけるトランジスタ４３のドレインに共通に接続され、ソースがデータ読出線ＤＯＵＴＢＵＳに接続されている。
アンド回路５０は、カラムデコーダ１５からカラムアドレス信号ＤＹ２［７：０］及びカラムアドレス信号ＤＹ３［７：０］の各々が対応する入力端子に供給され、カラムアドレスがサブユニットＳＵＮＩＴ０を示すデータのとき、トランジスタ５１及び５２をオン状態とする（「Ｈ」レベルの信号をトランジスタ５１及び５２のゲートに対して出力する）。
【００４５】
チャージ回路２６は、Ｐチャネル型ＭＯＳトランジスタであるトランジスタ５３及び５４から構成されている。
トランジスタ５３は、ソースが電源配線に接続され、ゲートが制御信号ＶＥＲＩＦＹＢの配線に接続され、ドレインが共通ベリファイ判定信号線ＶＥＲＩＦＹＰＡＳＳに接続されている。
トランジスタ５４は、ソースが電源配線に接続され、ゲートが制御信号ＢＵＳＰＣの配線に接続され、ドレインがデータデータ読出線ＤＯＵＴＢＵＳ０に接続されている。
【００４６】
次に、図８は選択ブロックＢＬＣｋ内におけるビット線ＢＬのオープンあるいは隣接するビット線ＢＬのショートにより、冗長ビット線における冗長カラムセルと置換された被置換ビット線（不良ビット線）におけるカラムセルの書き込み、消去ベリファイの判定に与える影響を説明する図である。
また、図９は不揮発性メモリセルに記憶されているデータの読み出し、書き込み及び消去ベリファイにおいて、図７のラッチＬＴにおける接続点Ｎ１及びＮ２の状態を示すテーブルである。
図７、図８及び図９を用いて、ページバッファＰＢ０の動作を以下に説明する。
【００４７】
＜読み出し時＞
読み出し時において、外部から読み出しを示すコマンドデータが入力され、コマンドレジスタ１８に読み出しモードとするデータが設定され、このデータに基づいて制御回路２０が各回路を制御する制御信号を出力する。初期状態においては、制御回路２０は、制御信号ＰＤＩＳ、ＢＬＳＬＴ、ＰＰＧＭ、ＰＢＬＣＨ、ＰＶＴＲ、ＥＶＴＲを「Ｌ」レベルとし、制御信号ＰＬＯＡＤ、ＰＢＲＳＴを「Ｈ」レベルとしている。
また、カラムデコーダ１５は、カラムアドレスＤＹＩＷ０及びＤＹ１Ｒ０を「Ｌ」レベルとしている。
制御回路２０は、制御信号ＰＢＲＳＴを「Ｌ」レベルに変化させ、強制的に接続点Ｎ１に「Ｈ」レベルのデータを与え、不揮発性メモリセルＭＣからデータを読み出す前準備のリセット（ＲＥＳＥＴ）動作を行う。これにより、ラッチＬＴに接続点Ｎ１が「Ｈ」レベル、接続点Ｎ２に「Ｌ」レベルのデータが書き込まれ、リセット時のデータが記憶される。
そして、制御回路２０は、制御信号ＰＢＲＳＴを「Ｈ」レベルに変化させ、トランジスタ３２をオフ状態とし、図９に示すデータ設定としてリセット処理を終了する。
【００４８】
不揮発性メモリセルＭＣからデータを読み出す際、制御回路２０は、制御信号ＰＤＩＳを「Ｈ」レベルとして、トランジスタ４２をオン状態とし、ビット線ＢＬの電位を一旦接地レベルに変化させる。
そして、制御回路２０は、制御信号ＰＤＩＳ及び制御信号ＰＬＯＡＤを「Ｌ」レベルに変化させ、制御信号ＢＬＳＬＴを「Ｈ」レベルに変化させる。
これにより、トランジスタ４２はオフ状態となり、トランジスタ３１及び４１はオン状態となる。そして、トランジスタ３１及び４１を介してビット線ＢＬが「Ｈ」レベルにプリチャージされる。
【００４９】
次に、制御回路２０は、制御信号ＰＬＯＡＤを「Ｈ」レベルとし、トランジスタ３１をオフ状態とする。
そして、制御回路２０は、制御信号ＰＢＲＳＴを「Ｌ」レベルに変化させ、制御信号ＰＢＬＣＨを「Ｈ」レベルに変化させる。
これにより、トランジスタ３２及び３３がオン状態となり、ロウデコーダ１４が選択したワード線ＷＬがゲートに接続されている不揮発性メモリセルＭＣからデータが読み出される。ここで、ロウデコーダ１４は、ブロックＢＬＣｋのうちの一つを選択し、選択したブロックＢＬＣｋにおける選択ワード線Ｗｏｒｄを０Ｖとする。また、ロウデコーダ１４は、選択されたワード線ＷＬ以外の全ての非選択ワード線Ｗｏｒｄに、電圧生成回路１６が生成したパス電圧Ｖｐａｓｓ電圧を印加し、選択ワード線Ｗｏｒｄ以外の非選択ワード線Ｗｏｒｄがゲートに接続された不揮発性メモリセルＭＣすべてをオン状態とする。
また、制御回路２０は、制御信号ＰＢＬＣＨを「Ｈ」レベルに変化させ、トランジスタ３４をオン状態とする。
【００５０】
この結果、不揮発性メモリセルＭＣに「０」データが書き込まれているとき、不揮発性メモリセルＭＣがオフ状態であり、ビット線ＢＬが「Ｈ」レベルのままであり、トランジスタ３３がオン状態にある。
このため、接続点Ｎ１の電位は、トランジスタ３３及び３４を介する電流により、図９に示すように「Ｌ」レベルに変化する。また、接続点Ｎ２の電位は、「Ｈ」レベルとなる。
一方、不揮発性メモリセルＭＣに「１」データが書き込まれているとき、不揮発性メモリセルＭＣがオン状態となり、ビット線ＢＬが「Ｌ」レベルに変化し、トランジスタ３３がオフ状態のままとなる。
このため、接続点Ｎ１の電位は、トランジスタ３３がオフ状態であるため、接地点に対して電流が流れず、図９に示すように「Ｈ」レベルのままである。同様に、接続点Ｎ２の電位も、「Ｌ」レベルのままである。
【００５１】
次に、制御回路２０は、制御信号ＢＵＳＰＣを「Ｌ」レベルとし、トランジスタ５４をオン状態とし、データ読出線ＤＯＵＴＢＵＳ０を「Ｈ」レベルにプリチャージする。
そして、制御回路２０は、制御信号ＢＵＳＰＣを「Ｈ」レベルとし、トランジスタ５４をオフ状態として、プリチャージ処理を終了させる。
プリチャージが終了した後、カラムデコーダ１５は、入力されたアドレスに対応するページバッファＰＢ０を選択するため、制御信号ＤＹ１Ｒ０を「Ｈ」レベルとする。
また、カラムデコーダ１５は、入力されたアドレスに対応する各カラムユニット内のいずれかのサブユニット、例えばサブユニットＳＵＮＩＴ０を選択するため、アンド回路５０が「Ｈ」レベルを出力するカラムアドレスＤＹ２及びＤＹ３を出力する。ここで、トランジスタ５１及び５２はオン状態となる。本実施形態の説明においては、６４個のカラムユニットの各々において、６４個のサブユニットＳＵＮＩＴからいずれか一つのサブユニットＳＵＮＩＴを選択するが、説明のために、６４個のカラムユニットの内、サブユニットＳＵＮＩＴ０からＳＵＮＩＴ６３からなるカラムユニットについて説明している。
【００５２】
これにより、不揮発性メモリセルＭＣに「０」のデータが書き込まれている場合、接続点Ｎ２が「Ｈ」レベルであり、トランジスタ４４がオン状態となるため、データ読出線ＤＯＵＴＢＵＳ０はトランジスタ５２、４３及び４４を介して接地され、「Ｌ」レベルとなり、この「Ｌ」レベルのデータが入出力回路１７を介して外部に「０」として出力される。
一方、不揮発性メモリセルＭＣに「１」のデータが書き込まれている場合、接続点Ｎ２が「Ｌ」レベルであり、トランジスタ４４がオフ状態となるため、データ読出線ＤＯＵＴＢＵＳ０は接地されずに、「Ｈ」レベルのままであり、この「Ｈ」レベルのデータが入出力回路１７を介して外部に「１」として出力される。
【００５３】
＜書き込みベリファイ時＞
全不揮発性メモリセルに対して「０」データまたは「１」データを書き込み、データが正常に書き込まれるか否かの判定を行う。
書き込みベリファイ時において、外部から書き込みを示すコマンドデータが入力され、コマンドレジスタ１８に書き込みベリファイモードとするデータが設定され、このデータに基づいて制御回路２０が各回路を制御する制御信号を出力する。初期状態においては、制御回路２０は、制御信号ＰＤＩＳ、ＢＬＳＬＴ、ＰＰＧＭ、ＰＢＬＣＨ、ＰＶＴＲ、ＥＶＴＲを「Ｌ」レベルとし、制御信号ＰＬＯＡＤ、ＰＢＲＳＴを「Ｈ」レベルとしている。
また、カラムデコーダ１５は、カラムアドレスＤＹＩＷ０及びＤＹ１Ｒ０を「Ｌ」レベルとしている。
【００５４】
制御回路２０は、制御信号ＰＬＯＡＤを「Ｌ」レベルに変化させ、制御信号ＰＢＬＣＨを「Ｈ」レベルに変化させる。これにより、トランジスタ３１がオン状態となり、接続点ＳＯが「Ｈ」レベルとなり、トランジスタ３３がオン状態となる。また、トランジスタ３４がオン状態となることにより、強制的に接続点Ｎ１に「Ｌ」レベルのデータを与え、不揮発性メモリセルＭＣからデータを書き込む前準備のリセット（ＲＥＳＥＴ）動作を行う。これにより、ラッチＬＴに接続点Ｎ１が「Ｌ」レベル、接続点Ｎ２に「Ｈ」レベルのデータが書き込み、リセット時のデータが記憶される（ＩＮＨＩＢＩＴ状態）。
そして、制御回路２０は、制御信号ＰＬＯＡＤを「Ｈ」レベルに変化させ、制御信号ＰＢＬＣＨを「Ｌ」レベルに変化させ、トランジスタ３１及び３４をオフ状態とし、図６に示すデータ設定としてリセット処理を終了する。
【００５５】
次に、制御回路２０は、不揮発性メモリセルＭＣに対して「０」データまたは「１」データを書き込むため、書込線ＤＩＮＢＵＳ０に「Ｌ」レベルまたは「Ｈ」レベルのデータを供給する。
そして、カラムデコーダ１５は、アドレスレジスタ１９が出力するカラムアドレスに対応するサブユニットＳＵＮＩＴ０を選択するため、このサブユニットＳＵＮＩＴ０に対応するアンド回路５０が「Ｈ」レベルを出力するカラムアドレス信号ＤＹ２及びカラムアドレス信号ＤＹ３を出力する。ここで、トランジスタ５１及び５２はオン状態となる。
また、カラムデコーダ１５は、選択されたサブユニットＳＵＮＩＴ０の全てのページバッファＰＢ０からＰＢ７のラッチＬＴの接続点Ｎ２に「０」データとして「Ｌ」レベルのデータを書き込むため、制御信号ＤＹ１Ｗ０を「Ｈ」レベルとする。これにより、トランジスタ３９がオン状態となる。
このように、トランジスタ３９を介して、書込線ＤＩＮＢＵＳ０から接続点Ｎ２に対して「Ｌ」レベルのデータが書き込まれることにより、図６に示すように、「０」データを書き込む際における、ラッチＬＴの接続点Ｎ１が「Ｈ」レベルであり、接続点Ｎ２が「Ｌ」レベルの状態となる。一方、「１」データを書き込む際、ラッチＬＴの接続点Ｎ１が「Ｌ」レベルであり、接続点Ｎ２が「Ｈ」レベルの状態であり、これは上記初期状態が維持されることになる。
【００５６】
次に、制御回路２０は、制御信号ＤＹ１Ｗ０を「Ｌ」レベルとしてページバッファＰＢ０からＰＢ７各々のトランジスタ３９をオフ状態とする。
この処理において、ページバッファＰＢにおけるラッチＬＴへのデータの書き込みは、カラムアドレスを順次変化させて行う。すなわち、制御回路２０は、アドレスから生成したカラムアドレス信号ＤＹ２［７：０］及びカラムアドレス信号ＤＹ３［７：０］を順次切り替えて、カラムユニット内のサブユニットＳＵＮＩＴのいずれかを選択する。そして、カラムアドレス信号ＤＹ１Ｗ［７：０］を順次変化させ、選択したサブユニットＳＵＮＩＴにおけるページバッファＰＢ０からＰＢ７のいずれかを選択し、選択したラッチＬＴへの書き込み動作を繰り返して行う。ここで、制御回路２０は、例えば、カラムアドレスＤＹ２［７：０］及びＤＹ３［７：０］を順次切り替え、この状態において選択されたサブユニットＳＵＮＩＴにおいて、カラムアドレスＤＹ１Ｗ［７：０］を順次増加させて、選択されるページバッファＰＢのラッチＬＴの接続点Ｎ２に対し、データ「０」として「Ｌ」レベルのデータを書き込む。
そして、制御回路２０は、制御信号ＰＰＧＭ及びＢＬＳＬＴを「Ｈ」レベルとする。
また、ロウデコーダ１４は、ブロックＢＬＣｋのうちの一つを選択し、選択したブロックＢＬＣｋにおける選択ワード線Ｗｏｒｄにプログラム電圧Ｖｐｇｍを供給する。また、ロウデコーダ１４は、選択ワード線Ｗｏｒｄ以外の全ての非選択ワード線Ｗｏｒｄに、高電圧ＶＨを供給する。
これにより、選択ワード線Ｗｏｒｄに接続されているデータ「０」を書き込むべき不揮発性メモリセルＭＣのソース、ドレイン及びチャネル部分が「Ｌ」レベルとなり、不揮発性メモリセルＭＣに対して電荷が書き込まれ、「０」データが記憶される。
また、データ「１」を書き込むべき不揮発性メモリセルＭＣのソース、ドレイン及びチャネル部分が「Ｈ」レベルであるので、不揮発性メモリセルＭＣに対して電荷が書き込まれず、「１」データが維持される。
そして、ロウデコーダ１４は、選択ワード線Ｗｏｒｄ及び非選択ワード線Ｗｏｒｄを０Ｖに変化させ、書き込み処理を終了する。
【００５７】
次に、正常に書き込まれたか否かの判定（書き込みベリファイ）を行うため、制御回路２０は、ページバッファＰＢに不揮発性メモリセルＭＣのデータを読み出す。
すなわち、不揮発性メモリセルＭＣからデータを読み出す際、制御回路２０は、制御信号ＰＤＩＳを「Ｈ」レベルとして、トランジスタ４２をオン状態とし、ビット線ＢＬの電位を一端接地レベルに変化させる。
そして、制御回路２０は、制御信号ＰＤＩＳ及びＰＬＯＡＤを「Ｌ」レベルに変化させ、制御信号ＢＬＳＬＴを「Ｈ」レベルに変化させる。
これにより、トランジスタ４２はオフ状態となり、トランジスタ３１及び４１はオン状態となる。そして、トランジスタ３１及び４１を介してビット線ＢＬが「Ｈ」レベルにプリチャージされる。
【００５８】
次に、制御回路２０は、制御信号ＰＬＯＡＤを「Ｈ」レベルとし、トランジスタ３１をオフ状態とする。
そして、制御回路２０は、制御信号ＰＢＲＳＴを「Ｌ」レベルに変化させ、制御信号ＰＢＬＧＨを「Ｈ」レベルに変化させる。
これにより、トランジスタ３２及び３３がオン状態となり、ロウデコーダ１４が選択した選択ワード線Ｗｏｒｄがゲートに接続されている不揮発性メモリセルＭＣからデータが読み出される。ここで、ロウデコーダ１４は、選択ワード線Ｗｏｒｄを０Ｖとし、選択された選択ワード線Ｗｏｒｄ以外の全ての非選択ワード線Ｗｏｒｄを、電圧生成回路１６が生成したパス電圧Ｖｐａｓｓを印加し、非選択ワード線Ｗｏｒｄがゲートに接続された不揮発性メモリセルＭＣすべてをオン状態とする。
また、制御回路２０は、制御信号ＰＢＬＣＨを「Ｈ」レベルに変化させ、トランジスタ３４をオン状態とする。
これにより、「０」データを書き込むべき不揮発性メモリセルＭＣに「０」データが書き込まれている場合、接続点ＳＯが「Ｈ」レベルのままなので、ラッチＬＴの接続点Ｎ１が「Ｌ」レベル、接続点Ｎ２が「Ｈ」レベルとなる。
一方、「０」データを書き込むべき不揮発性メモリセルＭＣに「０」データが書き込まれていない場合、接続点ＳＯが「Ｌ」レベルとなり、ラッチＬＴを反転できず、ラッチＬＴの接続点Ｎ１が「Ｈ」レベル、接続点Ｎ２が「Ｌ」レベルと、書き込んだ状態のまま（初期状態とは反対の状態）となる。
また、「１」データを書き込まれている不揮発性メモリセルＭＣの場合は、接続点ＳＯが「Ｌ」レベルとなっても、ラッチＬＴは初期状態を維持しているので、ラッチＬＴの接続点Ｎ１が「Ｌ」レベル、接続点Ｎ２が「Ｈ」レベルである。
【００５９】
ブロックＢＬＣｋのワード線ＷＬを共通とする不揮発性メモリセルＭＣのデータが、全てのラッチＬＴに読み出された後、制御回路２０は、制御信号ＶＥＲＩＦＹＢを「Ｌ」レベルに変化させ、共通ベリファイ判定信号線ＶＥＲＩＦＹＰＡＳＳを「Ｈ」レベルにプリチャージする。
そして、制御回路２０は、制御信号ＰＶＴＲを「Ｈ」レベルとし、ブロックＢＬＣｋに接続するカラムユニットの全てのページバッファＰＢのトランジスタ３６をオン状態とする。
このとき、ブロックＢＬＣｋに接続するカラムユニットの全てのページバッファＰＢにおける接続点Ｎ１が「Ｌ」レベルとなっている場合、全てのトランジスタ３５がオン状態とならない。
このため、ブロックＢＬＣｋに接続するカラムユニット全てのページバッファＰＢのトランジスタ３５がオフ状態である場合、共通ベリファイ判定信号線ＶＥＲＩＦＹＰＡＳＳが「Ｈ」レベルのままであり、データ端子から「Ｈ」レベルの出ているブロックＢＬＣｋの不揮発性メモリセルＭＣへのデータの書き込みが正常に行われたことが検出できる。上述した動作は、他のブロックＢＬＣｋにおいても同様に行われる。
【００６０】
一方、ページバッファ群１３のいずれかのページバッファＰＢにおける接続点Ｎ１が「Ｈ」レベルとなっている場合、この「Ｈ」レベルである接続点Ｎ１のページバッファＰＢにおけるトランジスタ３５がオン状態となる。
このため、ページバッファ群１３のいずれかのページバッファＰＢのトランジスタ３５がオン状態となった場合、共通ベリファイ判定信号線ＶＥＲＩＦＹＰＡＳＳが「Ｈ」レベルから「Ｌ」レベルに変化し、データ端子から「Ｌ」レベルの出ているブロックＢＬＣｋの不揮発性メモリセルＭＣへのデータの書き込みが正常に行わないことが検出される。
上述した動作は、他のブロックＢＬＣｋにおいても同様に行われる。
【００６１】
＜消去ベリファイ時＞
全不揮発性メモリセルに対して上述の消去処理を行い、データが正常に消去されたか否かの判定を行う。
消去ベリファイ時において、外部から消去ベリファイを示すコマンドデータが入力され、コマンドレジスタ１８に消去ベリファイモードとするデータが設定され、このデータに基づいて制御回路２０が各回路を制御する制御信号を出力する。初期状態においては、制御回路２０は、制御信号ＰＤＩＳ、ＢＬＳＬＴ、ＰＰＧＭ、ＰＢＬＣＨ、ＰＶＴＲ、ＥＶＴＲを「Ｌ」レベルとし、制御信号ＰＬＯＡＤ、ＰＢＲＳＴ、ＶＥＲＩＦＹＢ、ＢＵＳＰＣを「Ｈ」レベルとしている。
また、カラムデコーダ１５は、カラムアドレス信号ＤＹＩＷ０及びカラムアドレス信号ＤＹ１Ｒ０を「Ｌ」レベルとしている。
【００６２】
制御回路２０は、電圧生成回路１６に不揮発性メモリセルのデータの消去に必要な消去電圧を発生させ、選択ブロックＢＬＣｋの不揮発性メモリセルＭＣに対して、この消去電圧を印加する（消去のためのストレスの印加）。
これにより、上述の通り、消去電圧が印加されたブロックＢＬＣｋ全ての不揮発性メモリセルのデータの消去処理が一括して行われる。
次に、制御回路２０は、制御信号ＰＢＲＳＴを「Ｌ」レベルに変化させ、トランジスタ３２をオン状態とし、ラッチＬＴの接続点Ｎ１に強制的に「Ｈ」レベルのデータを書き込むリセット動作を行う。これにより、図６のテーブルに示すように、ラッチＬＴの接続点Ｎ１が「Ｈ」レベル、接続点Ｎ２に「Ｌ」レベルのデータが書き込まれる。
そして、制御回路２０は、制御信号ＰＢＲＳＴを「Ｈ」レベルに変化させ、トランジスタ３２をオフ状態とし、リセット処理を終了する。
【００６３】
次に、制御回路２０は、制御信号ＰＤＩＳを「Ｈ」レベルに変化させ、一旦、ビット線ＢＬの電位を接地レベルとする。
そして、制御回路２０は、制御信号ＰＤＩＳを「Ｌ」レベルに変化させた後、制御信号ＰＬＯＡＤを「Ｌ」レベルとし、制御信号ＢＬＳＬＴを「Ｈ」レベルとして、トランジスタ３１及び４１をオン状態とする。
これにより、トランジスタ３１及び４１を介して、ビット線ＢＬが「Ｈ」レベルにプリチャージされる。このとき、制御回路２０は、ページデコーダ１４ｂを制御し、内部選択ゲート信号ｉＳＳＬ、内部選択ゲート信号ｉＳＧＬを０Ｖとしている。そのため、選択ブロックＢＬＣｋにおいて、入力される選択ゲート信号ＳＳＬｋ、選択ゲート信号ＳＧＬｋは０Ｖであり、ＮＡＮＤセルストリングＮＡはビット線と非接続とされている。
所定の時間経過後、制御回路２０は、制御信号ＰＬＯＡＤを「Ｈ」レベルに変化させ、トランジスタ３１をオフ状態とし、制御線ＢＬＳＬＴを「Ｌ」レベルに変化させ、トランジスタ４１をオフ状態とし、接続点ＳＯ及びビット線ＢＬのプリチャージを終了する。この所定の時間は、予め測定された接続点ＳＯ及びビット線ＢＬの電位がプリチャージする電圧に安定するまでの時間である。
【００６４】
ロウデコーダ１４は、制御回路２０からの制御信号により、選択ブロックＢＬＣｋにおいて、入力される選択ゲート信号ＳＳＬｋ、選択ゲート信号ＳＧＬｋに高電圧ＶＨを供給し、選択ＮＡＮＤセルストリングＮＡはビット線と接続される。
そして、ロウデコーダ１４は、全ワード線ＷＬを０Ｖとしているので、各ビット線ＢＬに接続されたブロックＢＬＣｋ内の全ての不揮発性メモリセルＭＣのデータが、消去電圧の印加により消去されている場合、ＮＡＮＤセルストリングＮＡは導通状態となり、ＮＡＮＤセルストリングＮＡにおける不揮発性メモリセルＭＣのいずれか１つでもデータが消去されていない場合、ＮＡＮＤセルストリングＮＡは非導通となる。
次に、制御回路２０は、図２における選択ゲート信号ＳＳＬｋ及びＳＧＬｋを「Ｈ」レベルとし、選択トランジスタＳＧ１及びＳＧ２をオン状態とする。
これにより、ビット線ＢＬに接続されるＮＡＮＤセルストリングＮＡの不揮発性メモリセルＭＣが全てオン状態の場合、ＮＡＮＤセルストリングＮＡは導通状態となるので、ビット線ＢＬは接地レベル、すなわち「Ｌ」レベルとなる。
一方、ビット線ＢＬに接続されるＮＡＮＤセルストリングＮＡの不揮発性メモリセルＭＣのいずれか１つでも「０」データの書き込みが消去されていない場合、不揮発性メモリセルＭＣがオン状態とならず、ＮＡＮＤセルストリングＮＡが非導通状態となるので、ビット線ＢＬはプリチャージされた状態、すなわち「Ｈ」レベルのままとなる。
【００６５】
次に、制御回路２０は、制御信号ＢＬＳＬＴを「Ｈ」レベルに変化させ、トランジスタ４１をオン状態とする。
これにより、接続点ＳＯは、不揮発性メモリセルＭＣに「０」データが書き込まれており、ビット線ＢＬが「Ｈ」レベルの場合、「Ｈ」レベルのままであり、不揮発性メモリセルＭＣが消去され、ビット線ＢＬが「Ｌ」レベルの場合、「Ｈ」レベルから「Ｌ」レベルに変化する。ここで、接続点ＳＯの接地容量より、ビット線ＢＬの接地容量が大きいため、接続点ＳＯの電位は、トランジスタ４１がオン状態となった際、ビット線ＢＬの電位となる。
【００６６】
次に、制御回路２０は、制御信号ＰＢＬＣＨを「Ｈ」レベルに変化させ、トランジスタ３４をオン状態とする。
これにより、不揮発性メモリセルＭＣの「０」データが消去されて、接続点ＳＯの電位が「Ｌ」レベルの場合、ラッチＬＴの接続点Ｎ１が「Ｈ」レベルのままであり、不揮発性メモリセルＭＣの「０」データが消去されないと、接続点ＳＯの電位が「Ｈ」レベルの場合、ラッチＬＴの接続点Ｎ１が「Ｌ」レベルとなる。
すなわち、不揮発性メモリセルＭＣの「０」データの消去が行われた場合、ラッチＬＴの接続点Ｎ２は「Ｌ」レベルのままであり、不揮発性メモリセルＭＣの「０」データの消去が行われない場合、ラッチＬＴの接続点Ｎ２は「Ｈ」レベルに変化する。
【００６７】
選択ブロックＢＬＣｋのワード線ＷＬを共通とする不揮発性メモリセルＭＣのデータが、全てのラッチＬＴに読み出された後、制御回路２０は、制御信号ＶＥＲＩＦＹＢを「Ｌ」レベルに変化させ、共通ベリファイ判定信号線ＶＥＲＩＦＹＰＡＳＳを「Ｈ」レベルにプリチャージする。
そして、制御回路２０は、制御信号ＥＶＴＲを「Ｈ」レベルとし、ページバッファ群１３の全てのページバッファＰＢのトランジスタ３８をオン状態とする。
このとき、ページバッファ群１３の全てのページバッファＰＢにおける接続点Ｎ２が「Ｌ」レベルとなっている場合、全てのトランジスタ３７がオン状態とならない。
このため、ページバッファ群１３全てのページバッファＰＢのトランジスタ３７がオフ状態である場合、共通ベリファイ判定信号線ＶＥＲＩＦＹＰＡＳＳが「Ｈ」レベルのままであり、データ端子から「Ｈ」レベルの出ているブロックＢＬＣｋの不揮発性メモリセルＭＣの「０」データの消去が正常に行われたことを検出できる。上述した動作は、他のブロックＢＬＣｋにおいても同様に行われる。
【００６８】
一方、ページバッファ群１３のいずれかのページバッファＰＢにおける接続点Ｎ２が「Ｈ」レベルとなっている場合、この「Ｈ」レベルである接続点Ｎ２のページバッファＰＢにおけるトランジスタ３７がオン状態となる。
このため、ページバッファ群１３におけるいずれかのページバッファＰＢのトランジスタ３７がオン状態である場合、共通ベリファイ判定信号線ＶＥＲＩＦＹＰＡＳＳが「Ｈ」レベルから「Ｌ」レベルに変化し、データ端子から「Ｌ」レベルの出ているブロックＢＬＣｋの不揮発性メモリセルＭＣへのデータの消去が行われていないことが検出できる。
上述した動作は、他のブロックＢＬＣｋにおいても同様に行われる。
【００６９】
次に、図１０は、上述した書き込みベリファイ処理及び消去ベリファイ処理において、図８に示すビット線ＢＬのオープンあるいは隣接ビット線とのショートが存在するとして、冗長ビット線における冗長カラムセルと置換された被置換ビット線におけるカラムセル（欠陥カラムセル）のベリファイにおける影響を示すテーブルである。
本実施形態の構成において、共通ベリファイ判定信号線ＶＥＲＩＦＹＰＡＳＳは、ページバッファ群１３（冗長カラムセルアレイのページバッファも含む）において、各ページバッファＰＢのトランジスタ３５及び３７のドレインに共通に接続され、トランジスタ３５あるいは３７によりオア回路が構成されている。
このため、欠陥カラムセルとして置換した後も、ベリファイ時の判定のときには、ラッチＬＴにおける接続点Ｎ１またはＮ２のデータが共通ベリファイ判定信号線ＶＥＲＩＦＹＰＡＳＳのレベル判定処理に影響を及ぼす。
【００７０】
書き込みベリファイ処理の際、図８「（1）BL−BL SHORT」に示すように、ビット線ＢＬが隣接する他のビット線ＢＬとショートしている場合、双方ともまたいずれかのビット線ＢＬに接続された不揮発性メモリセルＭＣに「０」データが書き込まれない場合、ビット線ＢＬの電位は「Ｌ」レベルとなる。また、図８「（2）BL−SOURCE SHORT」に示すように、ビット線ＢＬが共通ソース線ＳＯＵＲＣＥとショートしている場合、ビット線ＢＬの電位は「Ｌ」レベルとなる。これらのとき、トランジスタ３３はオフ状態であり、ラッチＬＴの接続点Ｎ１のデータが「Ｈ」レベルに保持され、図９に示すＰＡＳＳの状態にあり問題はない。
また、書き込みベリファイ処理の際、図８の「（３）BL OPEN」に示すように、ビット線ＢＬがオープンの場合、ビット線ＢＬの電位は、「Ｈ」レベルであるため、ラッチＬＴの接続点Ｎ１が「Ｌ」レベルとなるため、共通ベリファイ判定信号線ＶＥＲＩＦＹＰＡＳＳが「Ｈ」レベルに維持され、図９に示すＰＡＳＳの状態にあるため問題はない。
【００７１】
一方、消去ベリファイ処理の際、図８「（1）BL−BL SHORT」に示すように、ビット線ＢＬが隣接する他のビット線ＢＬとショートしている場合、ショートしているビット線ＢＬ双方に接続された不揮発性メモリセルＭＣはともに消去されて「１」データになり、ビット線ＢＬは消去ベリファイにおいて「Ｌ」レベルになる。また、図８「（2）BL−SOURCE SHORT」に示すように、ビット線ＢＬが共通ソース線ＳＯＵＲＣＥとショートしている場合、ビット線ＢＬの電位は「Ｌ」レベルとなる。これらのとき、トランジスタ３３はオフ状態であり、ラッチＬＴの接続点Ｎ１のデータが「Ｈ」レベルに保持され、図９に示すＰＡＳＳの状態にあり問題はない。
しかしながら、消去ベリファイ処理の際、図８の「（３）BL OPEN」に示すように、ビット線ＢＬがオープンの場合、ビット線ＢＬの電位は、「Ｈ」レベルであるため、ラッチＬＴの接続点Ｎ２が「Ｈ」レベルとなるため、共通ベリファイ判定信号線ＶＥＲＩＦＹＰＡＳＳが「Ｌ」レベルとなる。このため、ワード線ＷＬにより選択された不揮発性メモリセルにおいて、欠陥と判定され冗長カラムセルと置換された被置換カラムセル以外の全て（冗長カラムセルを含めて）の不揮発性メモリセルがＰＡＳＳであっても、被置換カラムセルの不揮発性メモリセルＭＣの読み出し結果がＦＡＩＬであるため、ベリファイの結果が図９に示すＦＡＩＬの状態にとなる。
【００７２】
上述したように、欠陥を有するとして置換された被置換カラムセルが、消去ベリファイの判定結果に影響を及ぼすことが判る。
したがって、本実施形態においては、上述した消去ベリファイ処理の際、余剰ブロック２２により、以下のように被置換カラムセルに対応するページバッファＰＢのラッチＬＴに対し、ＰＡＳＳと判定されるデータを書き込む。これにより、被置換カラムセルの影響によって、共通ベリファイ判定信号線ＶＥＲＩＦＹＰＡＳＳを「Ｌ」レベルとすることを防止する。
【００７３】
ここで、余剰ブロック２２は、本実施形態において、上述の通り、ブロックＢＬＣｋと同様の構成を有するブロックであるが、テスト動作モードとしての消去動作、書き込み動作、及び読み出し動作によって、消去され（つまり余剰ブロック２２内の全ての不揮発性メモリセルＭＣには「１」データが書き込まれ）、また任意の不揮発性メモリセルＭＣにはデータ「０」が書き込まれ、任意の番地の不揮発性メモリセルＭＣのデータが読み出される構成となっている。
すなわち、テスト動作モードとしての消去動作においては、選択ブロックＢＬＣｋと同様に、余剰ブロック２２内の全ての不揮発性メモリセルＭＣのデータは消去される。つまり、制御回路２０は、外部からテスト動作モードとしての消去を指示するコマンドが入力されると、制御信号をロウデコーダ１４に出力する。
ロウデコーダ１４は、図５に示す消去ベリファイ動作の選択ブロックに供給する電圧レベルと同じ電圧レベルのブロック選択信号ＢＬＫＳＥＬを、余剰ブロック２２に設けられた転送トランジスタ群２１に出力する。また、ロウデコーダ１４は、図５の消去ベリファイ動作の選択ブロックに供給する内部選択ゲート信号ｉＳＳＬ、内部選択ゲート信号ｉＳＧＬ、及び内部ワード信号ＰＧｉと同じ電圧レベルの信号を、それぞれ内部選択ゲート信号ｉＥＳＳＬ、内部選択ゲート信号ｉＥＳＧＬ内部選択ゲート信号、及び内部ワード信号ＥＰＧｉとして、余剰ブロック２２に設けられた転送トランジスタ群２１に出力する。
余剰ブロック２２の各ＮＡＮＤセルストリングＮＡには、図５の消去ベリファイ動作の選択ブロックＢＬＣｋに入力される選択ゲート信号ＳＳＬｋ，選択ゲート信号ＳＧＬｋと同じ電圧レベルの選択ゲート信号ＥＳＳＬ，選択ゲート信号ＥＳＧＬが入力される。また、余剰ブロック２２の各ＮＡＮＤセルストリングＮＡのワード線ＥＷＬ０〜ＥＷＬｉの電圧レベルは、図５の消去ベリファイ動作の選択ブロックＢＬＣｋにおけるワード線ＷＬ０〜ＷＬｉと同じく０Ｖとなる。
その後、余剰ブロック２２において、選択ブロックＢＬＣｋにおける消去動作と同様に、消去動作が実行され、余剰ブロック２２内の全ての不揮発性メモリセルＭＣには「１」データが書き込まれる。
その他のテスト動作モードとしての書き込み動作、及び読み出し動作においても、制御回路２０は、外部からそれぞれテスト動作モードとしての書き込みを指示するコマンド、テスト動作モードとしての読み出しを指示するコマンドが入力されると、コマンドに応じた制御信号をロウデコーダ１４に出力する。ロウデコーダ１４は、テスト動作モードとしての書き込み動作、及び読み出し動作において、それぞれ、図５を用いて選択ブロックＢＬＣｋについて説明した電圧レベルの信号を、余剰ブロック２２に供給する。また、ページバッファ群１３は、テスト動作モードとしての書き込み動作、及び読み出し動作において、上述した書き込み動作、及び読み出し動作と同じ動作を実行する。
【００７４】
以上のテスト動作モードにおいて、アクセス可能な余剰ブロック２２を有する不揮発性半導体記憶装置を製造し、半導体試験装置（テスタ）により被置換ビット線（不良ビット線）を冗長ビット線に置換する処理を施した後、さらにテスタにより次に説明する処理を施す。
テスト動作モードとしての消去コマンドとともに各制御信号を不揮発性半導体記憶装置に供給し、余剰ブロック２２における全ての不揮発性メモリセルＭＣのデータを消去する。これにより、余剰ブロック２２における全ての不揮発性メモリセルＭＣはデータ「１」を記憶する（消去状態）。
次に、テスト動作モードとしての書き込みコマンドとともに各制御信号を不揮発性半導体記憶装置に供給し、余剰ブロック２２における被置換ビット線（不良ビット線）以外のビット線に接続されるＮＡＮＤセルストリングＮＡ各々における全ての不揮発性メモリセルＭＣにデータ「０」を書き込む。これにより、被置換ビット線（不良ビット線）に接続されるＮＡＮＤセルストリングＮＡにおける全ての不揮発性メモリセルＭＣはデータ「０」の記憶を維持する。
【００７５】
図１１は、通常の動作モード（書き込み、消去、書き込みベリファイ、読み出し、消去ベリファイ）において、ロウデコーダ１４が、余剰ブロック２２に対して出力する信号の電圧レベルを示す図である。
ロウデコーダ１４は、書き込み動作においてブロックＢＬＣｋを選択する際、余剰ブロック２２（余剰Ｂｌｏｃｋ）の転送トランジスタ群２１に０Ｖのブロック選択信号ＢＬＫＳＥＬを出力する。これにより、書き込み動作において、余剰ブロック２２内の全てのワード線ＥＷＬ０〜ＥＷＬｉの電圧レベルはフローティング電圧となる。また、選択ゲート信号ＥＳＳＬが０Ｖとなり、余剰ブロック２２におけるＮＡＮＤセルストリングＮＡ各々は、対応するビット線ＢＬと非接続である。そのため、余剰ブロック２２内の不揮発性メモリセルＭＣにデータが書き込まれることはない。また、余剰ブロック２２が選択ブロックＢＬＣｋにおける上述したデータ書き込み動作に影響を与えることはない。
【００７６】
また、ロウデコーダ１４は、書き込みベリファイ動作においてブロックＢＬＣｋを選択する際、余剰ブロック２２（余剰Ｂｌｏｃｋ）の転送トランジスタ群２１に０Ｖのブロック選択信号ＢＬＫＳＥＬを出力する。これにより、書き込み動作において、余剰ブロック２２内の全てのワード線ＥＷＬ０〜ＥＷＬｉの電圧レベルはフローティング電圧となる。また、選択ゲート信号ＥＳＳＬが０Ｖとなり、余剰ブロック２２におけるＮＡＮＤセルストリングＮＡ各々は、対応するビット線ＢＬと非接続である。そのため、余剰ブロック２２内の不揮発性メモリセルＭＣにデータが書き込まれることはない。また、余剰ブロック２２が選択ブロックＢＬＣｋにおける上述したデータ書き込みに引き続いて実行される書き込みベリファイ動作に影響を与えることはない。
【００７７】
また、ロウデコーダ１４は、消去動作においてブロックＢＬＣｋを選択する際、余剰ブロック２２（余剰Ｂｌｏｃｋ）の転送トランジスタ群２１に０Ｖのブロック選択信号ＢＬＫＳＥＬを出力する。これにより、消去動作において、余剰ブロック２２内の全てのワード線ＥＷＬ０〜ＥＷＬｉの電圧レベルはフローティング電圧となる。また、選択ゲート信号ＥＳＳＬもフローティング電圧となり、余剰ブロック２２におけるＮＡＮＤセルストリングＮＡ各々は、対応するビット線ＢＬと非接続である。そのため、余剰ブロック２２内の不揮発性メモリセルＭＣにおいて、製品製造後において書き込んだデータは消去されない。また、余剰ブロック２２が選択ブロックＢＬＣｋにおける上述した消去動作に影響を与えることもない。
【００７８】
ロウデコーダ１４は、消去ベリファイ動作においてブロックＢＬＣｋを選択する際、余剰ブロック２２（余剰Ｂｌｏｃｋ）の転送トランジスタ群２１に、選択ブロックＢＬＣｋと同様に高電圧ＶＨより転送トランジスタの閾値電圧分高い電圧のブロック選択信号ＢＬＫＳＥＬを出力する。また、ロウデコーダ１４は、選択ゲート信号ＥＳＳＬ及び選択ゲート信号ＥＳＧＬの電圧レベルを高電圧ＶＨの電圧レベルとし、余剰ブロック２２内の全てのワード線ＥＷＬ０〜ＥＷＬｉの電圧レベルを０Ｖとする。
これにより、余剰ブロック２２におけるＮＡＮＤセルストリングＮＡのうち、被置換ビット線（不良ビット線）に接続されるＮＡＮＤセルストリングＮＡは、直列接続された不揮発性メモリセルＭＣの全てが「１」データを保持しているため、接地への電流パスを形成する。そのため、消去ベリファイ動作において、被置換ビット線に対応するページバッファＰＢのラッチＬＴにおいて、初期状態（ラッチＬＴの接続点Ｎ１が「Ｈ」レベル、接続点Ｎ２が「Ｌ」レベルの状態）が維持される。
一方、余剰ブロック２２におけるＮＡＮＤセルストリングＮＡのうち、被置換ビット線（不良ビット線）以外のビット線に接続されるＮＡＮＤセルストリングＮＡは、直列接続された不揮発性メモリセルＭＣの全てが「０」データを保持しているため、接地への電流パスを形成しない。そのため、これらのＮＡＮＤセルストリングＮＡが、選択ブロックＢＬＣｋにおける上述したデータ消去に引き続いて実行される消去ベリファイ動作に影響を与えることはない。
【００７９】
次に、図１２は、本実施形態における不揮発性半導体記憶装置における消去イレーズ処理の動作例を示すフローチャートである。
また、図１３は、図１２のステップＳ２からステップＳ３までの処理における図７のページバッファＰＢの動作を示すタイミングチャートである。
以下、図６、図７、図１２及び図１３を用いて、本実施形態における消去ベリファイ処理の動作説明を行う。外部から消去ベリファイ処理を行うことを指示するコマンドデータがアドレスレジスタ１９に書き込まれ、制御回路２０がこのコマンドにより、ベリファイ処理を実行する。このとき、制御回路２０は、内部の消去のためにワード線ＷＬに印加するストレスの印加回数のレジスタを０にリセットする。
【００８０】
ステップＳ１：
制御回路２０は、消去を行うブロックＢＬＣｋに対し、不揮発性メモリセルＭＣのデータを消去する消去電圧を印加し、対応するブロックＢＬＣｋの全ての不揮発性メモリセルＭＣのデータの消去処理を行う。初期状態においては、制御回路２０は、制御信号ＰＤＩＳ、ＢＬＳＬＴ、ＰＰＧＭ、ＰＢＬＣＨ、ＰＶＴＲ、ＥＶＴＲを「Ｌ」レベルとし、制御信号ＰＬＯＡＤ、ＰＢＲＳＴ、ＶＥＲＩＦＹＢ、ＢＵＳＰＣを「Ｈ」レベルとしている。また、ロウデコーダ１４は制御回路２０に制御され、図２に示す選択ブロックＢＬＣｋに入力される選択ゲート信号ＳＳＬｋ及びＳＧＬｋをいったん０Ｖとしている。
【００８１】
ステップＳ２：
制御回路２０は、時刻ｔ１において、制御信号ＰＢＲＳＴを「Ｌ」レベルに変化させ、トランジスタ３２をオン状態とする。
これにより、ページバッファＰＢのリセット処理が行われ、ラッチＬＴの接続点Ｎ１が「Ｈ」レベルとなり、接続点Ｎ２が「Ｌ」レベルとなる。
そして、制御回路２０は、時刻ｔ２において、制御信号ＰＢＲＳＴを「Ｈ」レベルに変化させ、トランジスタ３２をオフ状態として、リセット動作を終了する。
このとき、制御回路２０は、制御信号ＰＬＯＡＤを「Ｌ」レベルに変化させ、制御信号ＢＬＳＬＴを「Ｈ」レベルに変化させ、接続点ＳＯ及びビット線ＢＬのプリチャージを行う。
【００８２】
次に、制御回路２０は、時刻ｔ３において、制御信号ＰＬＯＡＤを「Ｈ」レベルに変化させ、制御信号ＢＬＳＴを「Ｌ」レベルに変化させる。
そして、ロウデコーダ１４は、制御回路２０からの制御信号により、選択ゲート信号ＳＳＬｋ及びＳＧＬｋに高電圧ＶＨを供給し、選択トランジスタＳＧ１及びＳＧ２をオン状態とする。なお、ロウデコーダ１４は、全ワード線ＷＬに０Ｖを供給している。
選択トランジスタＳＧ１及びＳＧ２をオン状態とすることで、各ビット線ＢＬに接続されたＮＡＮＤセルストリングＮＡの全ての不揮発性メモリセルＭＣのデータが消去されている場合、ＮＡＮＤセルストリングＮＡは導通状態となり、ＮＡＮＤセルストリングＮＡにおける不揮発性メモリセルＭＣのいずれか１つでもデータが消去されていない場合、ＮＡＮＤセルストリングＮＡは非導通となる。
これにより、選択ブロックＢＬＣｋにおいて、ビット線ＢＬに接続されるＮＡＮＤセルストリングＮＡの不揮発性メモリセルＭＣが全てＯＮ状態の場合、ＮＡＮＤセルストリングＮＡは導通状態となっており、ビット線ＢＬは接地レベル、すなわち「Ｌ」レベルとなる（点線）。
一方、選択ブロックＢＬＣｋにおいて、ビット線ＢＬに接続されるＮＡＮＤセルストリングＮＡの不揮発性メモリセルＭＣのいずれか１つでも「０」データの書き込みが消去されていない場合（ＯＦＦ状態のセルがある場合）、不揮発性メモリセルＭＣがオン状態とならず、ＮＡＮＤセルストリングＮＡが非導通状態となっており、ビット線ＢＬはプリチャージされた状態、すなわち「Ｈ」レベルのままとなる（実線）。
また、余剰ブロック２２において、ビット線ＢＬ（被置換ビット線）に接続されるＮＡＮＤセルストリングＮＡの不揮発性メモリセルＭＣは全てＯＮ状態であるため、ＮＡＮＤセルストリングＮＡは導通状態となっており、ビット線ＢＬは接地レベル、すなわち「Ｌ」レベルとなる（点線）。
【００８３】
次に、制御回路２０は、時刻ｔ４おいて、所定の時間が経過した後、制御信号ＢＬＳＬＴを「Ｈ」レベルに変化させ、トランジスタ４１をオン状態とする。
これにより、接続点ＳＯの電圧は、ビット線ＢＬの電圧が「Ｌ」レベルの場合、「Ｌ」レベルに変化し（点線）、ビット線ＢＬの電圧が「Ｈ」レベルの場合、「Ｈ」レベルに維持される（実線）ことになる。また、ビット線ＢＬ（被置換ビット線）の電圧は「Ｌ」レベルとなるので、「Ｌ」レベルに変化する（点線）。
そして、制御回路２０は、時刻ｔ５において、ラッチＬＴにデータを書き込むため、制御信号ＰＢＬＣＨを「Ｈ」レベルに変化させる。
これにより、トランジスタ３３は、接続点ＳＯの電位が「Ｈ」レベルである場合、オン状態となり、ラッチＬＴの接続点Ｎ１を「Ｈ」レベルから「Ｌ」レベルに変化させる。
一方、トランジスタ３３は、接続点ＳＯの電位が「Ｌ」レベルである場合、オフ状態となり、ラッチＬＴの接続点Ｎ１を「Ｈ」レベルに維持する。ビット線ＢＬ（被置換ビット線）に対応するラッチＬＴにおいては、接続点ＳＯの電位が「Ｌ」レベルとなるので、初期状態（ラッチＬＴの接続点Ｎ１が「Ｈ」レベル、接続点Ｎ２が「Ｌ」レベルの状態）が維持される。このように、被置換カラムセルのカラムアドレスで位置が示されるビット線ＢＬに対応するページバッファには、消去ベリファイ動作において、擬似データ（ＰＡＳＳと判定されるデータ）が書き込まれる。より、正確に言えば、複数回実行される消去ベリファイ動作のいずれの動作においても、ＦＡＩＬとなるデータは書き込まれない。
また、制御回路２０は、時刻ｔ６となる前に、制御信号ＢＬＳＬＴ及びＰＢＬＣＨと、図２における制御信号ＶＳＳＬ及びＶＧＳＬを「Ｌ」レベルに変化させる。
【００８４】
ステップＳ３：（ベリファイ判定）
制御回路２０は、時刻ｔ６において、制御信号ＰＤＩＳを所定の期間「Ｈ」レベルとし、トランジスタ４２をオン状態として、ビット線ＢＬのディスチャージを行い、ビット線ＢＬを「Ｌ」レベルとする。
そして、制御回路２０は、制御信号ＶＥＲＩＦＹＢを所定の時間「Ｌ」レベルとし、共通ベリファイ判定信号線ＶＥＲＩＦＹＰＡＳＳを「Ｈ」レベルにプリチャージする。
所定の時間が経過した後、制御回路２０は、制御信号ＶＥＲＩＦＹＢを「Ｈ」レベルとした後、制御信号ＥＶＴＲを所定の時間「Ｈ」レベルとする。この所定の時間は、予め測定された、共通ベリファイ判定信号線ＶＥＲＩＦＹＰＡＳＳの電位が安定するまでの時間である。
【００８５】
このとき、置換された被置換カラムセルのページバッファＰＢにおけるラッチに対し、「０」データの消去が行われていることを示すデータが、疑似データとして書き込まれている。
このため、置換された被置換カラムセルの欠陥がビット線ＢＬのオープンである場合でも、このビット線ＢＬに対応するページバッファＰＢのトランジスタ３７はオン状態とはならず、被置換カラムセルの影響により、共通ベリファイ判定信号線ＶＥＲＩＦＹＰＡＳＳの電位を「Ｌ」レベルに変化させることはない。
【００８６】
一方、ワード線で選択されている不揮発性メモリセルにおいていずれかの不揮発性メモリセルＭＣが消去されていない場合、その不揮発性メモリセルＭＣの接続されたビット線ＢＬが「Ｈ」レベルのままとなり、ラッチＬＴの接続点Ｎ２が「Ｈ」レベルとなる。この結果、図９の点線で示すように、共通ベリファイ判定信号線ＶＥＲＩＦＹＰＡＳＳが「Ｌ」レベルとなり、消去出来ていないことを示す。
このように、共通ベリファイ判定信号線ＶＥＲＩＦＹＰＡＳＳの電位が「Ｌ」レベルに変化するのは、ワード線で選択されているいずれかの不揮発性メモリセルＭＣの「０」データの消去が行われていない場合に限られ、正確な消去ベリファイ処理が行えることになる。
【００８７】
そして、制御回路２０は、全てのワード線ＷＬが選択され、「Ｌ」レベルの状態において、共通ベリファイ判定信号線ＶＥＲＩＦＹＰＡＳＳが「Ｈ」レベルの場合、その不揮発性半導体記憶装置をパスとしてベリファイ処理を終了し、予め設定された出力端子から、パスであることを示す結果の信号を出力する（ステップＳ３−ＹＥＳ）。
一方、制御回路２０は、全てのワード線ＷＬが選択され、「Ｌ」レベルの状態において、共通ベリファイ判定信号線ＶＥＲＩＦＹＰＡＳＳが「Ｌ」レベルとなった場合、処理をステップＳ４へ進める（ステップＳ３−ＮＯ）。
【００８８】
ステップＳ４：（ストレス印加回数の判定）
次に、制御回路２０は、内部のレジスタに記憶されているストレスの印加回数に１を加算し、レジスタに新しい印加回数として書き込む。
レジスタに印加回数を書き込んだ後、制御回路２０は、ワード線ＷＬに印加した印加回数が予め設定されている制限回数に一致したか否かの判定を行う。
このとき、制御回路２０は、ストレスの印加回数が制限回数に一致した場合、制限回数では消去できないとして、この不揮発性半導体記憶装置をフェイルとして消去ベリファイの処理を終了し、予め設定された出力端子から、フェイルであることを示す結果の信号を出力する（ステップＳ４−ＹＥＳ）。
一方、制御回路２０は、ストレスの印加回数が制限回数と一致しない、すなわち印加回数が制限回数以下である場合、処理をステップＳ１に戻す（ステップＳ４−ＮＯ）。
【００８９】
図１４は、ページバッファＰＢ０のラッチＬＴの接続点Ｎ１（０）から、ページバッファＰＢ３２７６７のラッチＬＴの接続点Ｎ１（３２７６７）までの、ストレス印加回数（Ｅｒａｓｅ  Ｃｙｃｌｅ）毎における電位の変化と、共通ベリファイ判定信号線ＶＥＲＩＦＹＰＡＳＳの電位の変化とを示すものである。
上述したように、制御回路２０は、消去のストレスを印加し、図１４（ａ）のテーブルのように、ページバッファＰＢ０のラッチＬＴの接続点Ｎ１（０）から、ページバッファＰＢ３２７６７のラッチＬＴの接続点Ｎ１（３２７６７）までの全てが「Ｈ」となり、「０」データが消去されている場合、パスと判定される。
図１４（ａ）は、ページバッファＰＢ０のラッチＬＴの接続点Ｎ１（０）から、ページバッファＰＢ３２７６７のラッチＬＴの接続点Ｎ１（３２７６７）までの、ストレス印加回数（Ｅｒａｓｅ  Ｃｙｃｌｅ）毎における電位の変化と、共通ベリファイ判定信号線ＶＥＲＩＦＹＰＡＳＳの電位の変化とを示すものである。
【００９０】
本実施形態における被置換カラムセルに対応するページバッファＰＢにおけるラッチＬＴの接続点Ｎ１に疑似データを書き込まなかった場合、図１４（ｂ）に示すように、ビット線がオープンビット線となっている接続点Ｎ１［３］が「Ｌ」レベルに変化するため、予め設定された制限回数として設定されたｎ回でも、共通ベリファイ判定信号線ＶＥＲＩＦＹＰＡＳＳの電位は「Ｌ」レベルとなる。このため、置換先の冗長カラムセルがパスであり、製品的には問題がないとしも、被置換カラムセルが消去ベリファイの判定に影響を及ぼすため、パスであってもフェイルと判定されることになる。
一方、図１４（ａ）に示すように、余剰ブロック２２から接続点Ｎ１［３］に擬似データを書き込むことにより、被置換カラムセル以外において「０」データが消去されている場合、ページバッファＰＢ［３２７６７：０］におけるラッチＬＴの接続点Ｎ１［３２７６７：０］が全て「Ｈ」レベルとなり、パスと判定される。
【００９１】
上述したように、本実施形態の不揮発性半導体記憶装置は、消去ベリファイ処理の際に、ブロックＢＬＣｋ（第１のメモリセルブロック）における置換された被置換カラムセルに対応するページバッファＰＢのラッチＬＴに対して、余剰ブロック２２（第２のメモリセルブロック）が記憶する「０」データが消去されたとする疑似データ（正常データ）を書き込む構成となっている。
このため、本実施形態の不揮発性半導体記憶装置によれば、オア構成で形成している消去ベリファイの一括判定回路２５の判定に、欠陥がビット線ＢＬのオープンである場合でも、共通ベリファイ判定信号線ＶＥＲＩＦＹＰＡＳＳの電位を「Ｌ」レベルに変化させることがなく、パスをフェイルとして判定することがない。
【００９２】
以上、この発明の実施形態を図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計等も含まれる。
例えば、上記実施形態の説明において、余剰ブロック２２内のワード線の本数は、ブロックＢＬＣｋのワード線の本数と同じとして説明したが、この例に限られるものではない。消去ベリファイ動作において、被置換ビット線に対応するＮＡＮＤセルストリングが接地への電流パスを形成するのであれば、ワード線は同数である必要はない。もっとも、ワード線の本数が一緒である場合、余剰ブロック２２のレイアウト設計においてブロックＢＬＣｋをそのまま流用できることから、レイアウト設計工数の削減を図ることができる。
【００９３】
また、余剰ブロック２２は、ブロックＢＬＣｋとページバッファ群１３との間に配置する構成としたが、ブロックＢＬＣｋ同士の間に配置しても構わない。この配置は、レイアウト設計が容易であるか否かによって決定される。もっとも、消去ベリファイ動作において、余剰ブロック２２がページバッファ群１３のラッチＬＴ各々にパスデータを書き込む理由は、ビット線の断線に起因するものであるから、断線が生じてもラッチＬＴにパスデータを書き込むことが可能なように、ページバッファ群１３の一番近くに配置されるのが好ましい。
【００９４】
また、例えばロウデコーダ１４或いは制御回路２０が、余剰ブロック２２（第２のメモリセルブロック）の選択動作をさせるか否かを示す情報を記憶する記憶部を備える構成としてもよい。
つまり、当該記憶部が余剰ブロック２２の選択を示すとき、上述した余剰ブロック２２の選択動作を行い、余剰ブロック２２の選択を示さないとき、上述した余剰ブロック２２の選択動作を行うようにしてもよい。例えば、本発明の不揮発性半導体記憶装置が、製品製造後において不良ビット線を持たない完全良品である場合、余剰ブロック２２に被置換ビット線は存在しないことになる。そのため、余剰ブロック２２における不揮発性メモリセルＭＣのデータ消去動作を行う必要もなくなる。従って、当該記憶部を備える構成とすることで、完全良品の場合、当該記憶部に余剰ブロック２２の選択を示さない情報を書き込み、ロウデコーダ１４或いは制御回路２０が余剰ブロック２２の選択を行わない構成にする。これにより、製品製造後の余剰ブロック２２へのデータ書き込みも不要となり、所望のデータが書き込まれたか否かを検査するための検査工数を削減できる。また、通常動作モードにおいて、余剰ブロック２２を選択または非選択とする動作も不要となり、ベリファイ処理における選択または非選択動作に伴う電力を低減できる。
【００９５】
また、上記実施形態の説明において、余剰ブロック２２におけるワード線は複数本とし、被置換ビット線に対応するＮＡＮＤセルストリングにおける不揮発性メモリセルＭＣ全てが「１」データを保持し、被置換ビット線以外のビット線に対応するＮＡＮＤセルストリングにおける不揮発性メモリセルＭＣ全ては「０」データを保持する構成とした。ここで、上記複数のワード線を例えば第１組と第２組の２組に分ける。このうち、被置換ビット線に対応するＮＡＮＤセルストリングにおける１以上の不揮発性メモリセルＭＣに接続されるワード線を第１組とする。また、被置換ビット線に対応するＮＡＮＤセルストリングにおける残りの不揮発性メモリセルＭＣに接続されるワード線を第２組とする。そして、被置換ビット線に対応するＮＡＮＤセルストリングにおいて、不揮発性メモリセルＭＣのうち第１組のワード線に接続される不揮発性メモリセルＭＣに「１」データを記憶させる（オンセルとする）。また、被置換ビット線以外のビット線に対応するＮＡＮＤセルストリングにおいて、不揮発性メモリセルＭＣのうち第１組のワード線に接続される不揮発性メモリセルＭＣに「０」データを記憶させる（オフセルとする）。第２組に接続される不揮発性メモリセルＭＣは、被置換ビット線に対応するＮＡＮＤセルストリングにあるかないかに係らず、任意の「０」または「１」データを記憶させる。
このようなデータを、テスト動作モードとしての書き込み動作において予め書き込み、さらに、例えばロウデコーダ１４が、通常動作モードとしての消去ベリファイ動作において第１組のワード線に０Ｖを供給し、第２組のワード線に上記パス電圧Ｖｐａｓｓを供給する構成とする。このような構成としても、上記実施形態における消去ベリファイ動作と同様に、被置換ビット線に対応するＮＡＮＤセルストリングは接地への電流パスを形成し、被置換ビット線以外のビット線に対応するＮＡＮＤセルストリングは接地への電流パスを形成しない。そのため、上記実施形態における消去ベリファイ動作と同様、被置換ビット線がオープンビット線であっても、共通ベリファイ判定信号線ＶＥＲＩＦＹＰＡＳＳの電位を「Ｌ」レベルに変化させることがなく、パスをフェイルとして判定することはない。
【符号の説明】
【００９６】
１１…メモリセルアレイ、１２…冗長カラムセルアレイ、１３…ページバッファ群、１４…ロウデコーダ、１４ａ…ブロックデコーダ、１４ｂ…ページデコーダ、１５…カラムデコーダ、１６…電圧生成回路、１７…入出力回路、１８…コマンドレジスタ、１９…アドレスレジスタ、２０…制御回路、２１…転送トランジスタ群、２２…余剰ブロック、２５…一括判定回路、２６…チャージ回路、３１，３２，３３，３４，３５，３６，３７，３８，３９，４０，４１，４２，４３，４４，５１，５２，５３，５４，ＭＴＳ，ＭＴＧ，ＭＴｉ，ＭＴＮ，ＭＴ０…トランジスタ、５０…アンド回路、ＢＬ，ＢＬ０，ＢＬ１，ＢＬ７，ＢＬｎ，ＢＬＲ０，ＢＬＲｘ…ビット線、ＢＬＣｋ…ブロック、ＳＯＵＲＣＥ…共通ソース線、ＤＩＮＢＵＳ…データ書込線、ＤＯＵＴＢＵＳ，ＤＯＵＴＢＵＳ０…データ読出線、ＩＶ１，ＩＶ２…インバータ、ＬＴ…ラッチ、ＭＣ，ＭＣ０，ＭＣｉ…不揮発性メモリセル、Ｎ１，Ｎ２，ＳＯ…接続点、ＮＡ…ＮＡＮＤセルストリング、ＰＢ，ＰＢ０，ＰＢ１，ＰＢ７，ＰＢｘ８，ＰＢ３２７６７…ページバッファ、ＰＢＴ，ＰＢＴ０，ＰＢＴ１，ＰＢＴ２，ＰＢＴ６３…転送回路、ＳＵＮＩＴ，ＳＵＮＩＴ０，ＳＵＮＩＴ１，ＳＵＮＩＴ２，ＳＵＮＩＴ６３…サブユニット、ＣＵＮＩＴ…カラムユニット、ＳＧ１，ＳＧ２…選択トランジスタ、ＷＬ，ＷＬ０，ＷＬｉ，Ｗｏｒｄ，ＥＷＬ０…ワード線、ＶＥＲＩＦＹＰＡＳＳ…共通ベリファイ判定信号線、ＳＳＬｋ，ＳＧＬｋ，ＥＳＳＬ，ＥＳＧＬ…選択ゲート信号、ｉＳＳＬ，ｉＳＧＬ，ｉＥＳＳＬ，ｉＥＳＧＬ…内部選択ゲート信号、ＰＧｉ，ＥＰＧｉ，ＥＰＧ０…内部ワード信号、ＢＬＫＳＥＬ，ＢＬＫＳＥＬｋ…ブロック選択信号、Ｖｐｇｍ…プログラム電圧、Ｖｐａｓｓ…パス電圧、ＶＨ…高電圧、ＶＬ…低電圧、ＶＣＣ…電源電圧
【図１】
0005538196.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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