(57)【特許請求の範囲】
【請求項１】
半導体基板の主面の第１領域に形成された不揮発性メモリと、前記半導体基板の主面の第２領域に形成された第１ＭＩＳＦＥＴと、前記半導体基板の主面の第３領域に形成され、かつ前記第１ＭＩＳＦＥＴよりも低電圧で動作する第２ＭＩＳＦＥＴとを有する半導体装置の製造方法であって、
（ａ）前記第１領域の半導体基板の主面上に、電位障壁膜および前記電位障壁膜上に形成された電荷保持膜を含む第１ゲート絶縁膜を介して第１ゲート電極を形成し、前記第１領域の前記半導体基板の主面に第１ソース領域および第１ドレイン領域を形成する工程と、
（ｂ）前記第２領域の前記半導体基板の主面上に第２ゲート絶縁膜を介して第２ゲート電極を形成し、前記第２領域の前記半導体基板の主面に第２ソース領域および第２ドレイン領域を形成する工程と、
（ｃ）上部に第１キャップ膜を有するダミーゲート電極を、前記第３領域の前記半導体基板の主面上に第３ゲート絶縁膜を介して形成し、前記第３領域の前記半導体基板の主面に第３ソース領域および第３ドレイン領域を形成する工程と、
（ｄ）前記（ａ）、（ｂ）および（ｃ）工程の後、前記不揮発性メモリ、前記第１ＭＩＳＦＥＴおよび前記第２ＭＩＳＦＥＴのそれぞれの形成領域の前記半導体基板の主面上に、前記第１、第２ゲート電極および前記ダミーゲート電極を覆うように層間絶縁膜を形成する工程と、
（ｅ）前記（ｄ）工程の後、前記第３領域における前記層間絶縁膜の上面および前記第１キャップ膜を、前記ダミーゲート電極の上面が露出するまでエッチバックする工程と、
（ｆ）前記（ｅ）工程の後、前記ダミーゲート電極および前記第３ゲート絶縁膜を除去する工程と、
（ｇ）前記（ｆ）工程の後、前記半導体基板の主面上に第４ゲート絶縁膜と、前記第２ゲート絶縁膜および前記第４ゲート絶縁膜よりも誘電率の高い高誘電率膜とを順に形成した後、前記高誘電率膜上にメタル電極材料層を堆積する工程と、
（ｈ）前記（ｇ）工程の後、前記第３領域に形成された前記層間絶縁膜の上面が露出するまで前記高誘電率膜および前記メタル電極材料層を研磨し、前記第３領域に前記メタル電極材料層を含む第１メタルゲート電極を形成する工程と、
を有し、
前記（ｅ）工程におけるエッチバックおよび前記（ｈ）工程における研磨では、前記第１、第２ゲート電極の上面を前記層間絶縁膜から露出させず、前記第３領域における前記層間絶縁膜の上面の高さを、前記第２領域における前記層間絶縁膜の上面の高さよりも低く形成することを特徴とする半導体装置の製造方法。
【請求項２】
前記（ａ）工程では、前記電位障壁膜、前記電荷保持膜およびトップ絶縁膜を順に積層した前記第１ゲート絶縁膜を形成し、さらに、上部に第２キャップ膜を備えた前記第１ゲート電極を形成し、
前記（ｅ）工程では、前記第１領域における前記層間絶縁膜の上面および前記第２キャップ膜を、前記第１ゲート電極の上面が露出するまでエッチバックし、
前記（ｆ）工程では、前記第１ゲート電極と、前記トップ絶縁膜とを除去し、
前記（ｈ）工程では、前記第１領域に形成された前記層間絶縁膜の上面が露出するまで前記高誘電率膜および前記メタル電極材料層を研磨し、前記第１領域に前記メタル電極材料層を含む第２メタルゲート電極を形成し、
前記（ｅ）工程におけるエッチバックおよび前記（ｈ）工程における研磨では、前記第２ゲート電極の上面を前記層間絶縁膜から露出させず、前記第１領域における前記層間絶縁膜の上面の高さを、前記第１ＭＩＳＦＥＴの形成領域における前記層間絶縁膜の上面の高さよりも低く形成することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記（ｆ）工程の後であって前記（ｇ）工程の前に、前記第３ゲート絶縁膜を除去し、前記第３領域において露出した前記半導体基板の主面に前記第４ゲート絶縁膜を形成することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
前記（ａ）、（ｂ）および（ｃ）工程の後であって前記（ｄ）工程の前に、前記第１ゲート電極、第１、第２、第３ソース領域、第１、第２および第３ドレイン領域の上面にシリサイドを形成し、前記第２ゲート電極の上面または前記第１および第２ゲート電極のそれぞれの上面にシリサイドを形成することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項５】
半導体基板の主面の第１領域に形成された不揮発性メモリと、前記半導体基板の主面の第２領域に形成された第１ＭＩＳＦＥＴと、前記半導体基板の主面の第３領域に形成され、かつ前記第１ＭＩＳＦＥＴよりも低電圧で動作する第２ＭＩＳＦＥＴとを有する半導体装置の製造方法であって、
（ａ）上部に第１キャップ膜を有する第１ゲート電極を、前記第１領域の半導体基板の主面上に順に積層した電位障壁膜、電荷保持膜およびトップ絶縁膜を含む第１ダミーゲート絶縁膜を介して形成し、前記第１領域の前記半導体基板の主面に第１ソース領域および第１ドレイン領域を形成する工程と、
（ｂ）上部に第２キャップ膜を有する第２ダミーゲート電極を、前記第２領域の前記半導体基板の主面上に第２ゲート絶縁膜を介して形成し、前記第２領域の前記半導体基板の主面に第２ソース領域および第２ドレイン領域を形成する工程と、
（ｃ）上部に第３キャップ膜を有する第３ダミーゲート電極を、前記第３領域の前記半導体基板の主面上に第３ゲート絶縁膜を介して形成し、前記第３領域の前記半導体基板の主面に第３ソース領域および第３ドレイン領域を形成する工程と、
（ｄ）前記（ａ）、（ｂ）および（ｃ）工程の後、前記不揮発性メモリ、前記第１ＭＩＳＦＥＴおよび前記第２ＭＩＳＦＥＴのそれぞれの形成領域の前記半導体基板の主面上に、前記第１、第２および第３ダミーゲート電極を覆うように層間絶縁膜を形成する工程と、
（ｅ）前記（ｄ）工程の後、前記層間絶縁膜の上面、前記第１、第２、および第３キャップ膜を、前記第１、第２および第３ダミーゲート電極の上面が露出するまでエッチバックする工程と、
（ｆ）前記（ｅ）工程の後、前記第１、第２および第３ダミーゲート電極、前記トップ絶縁膜および前記第３ゲート絶縁膜を除去する工程と、
（ｇ）前記（ｆ）工程の後、前記半導体基板の主面上に第４ゲート絶縁膜と、前記第２ゲート絶縁膜および前記第４ゲート絶縁膜よりも誘電率の高い高誘電率膜とを順に形成した後、前記高誘電率膜上にメタル電極材料層を堆積する工程と、
（ｈ）前記（ｇ）工程の後、前記層間絶縁膜の上面が露出するまで前記高誘電率膜および前記メタル電極材料層を研磨し、前記不揮発性メモリ、前記第１および第３領域のそれぞれに前記メタル電極材料層を含む第１、第２および第３メタルゲート電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項６】
前記（ｆ）工程の後であって前記（ｇ）工程の前に、前記第３ゲート絶縁膜を除去し、前記第３領域において露出した前記半導体基板の主面に前記第４ゲート絶縁膜を形成することを特徴とする請求項５記載の半導体装置の製造方法。
【請求項７】
前記（ａ）、（ｂ）および（ｃ）工程の後であって前記（ｄ）工程の前に、前記第１ゲート電極、第１、第２、第３ソース領域、第１、第２および第３ドレイン領域の上面にシリサイドを形成することを特徴とする請求項５記載の半導体装置の製造方法。
【請求項８】
半導体基板の主面の第１領域に形成された不揮発性メモリと、前記半導体基板の主面の第２領域に形成された第１ＭＩＳＦＥＴと、前記半導体基板の主面の第３領域に形成され、かつ前記第１ＭＩＳＦＥＴよりも低電圧で動作する第２ＭＩＳＦＥＴとを有する半導体装置の製造方法であって、
（ａ）前記第１領域の半導体基板の主面上に、電位障壁膜および前記電位障壁膜上に形成された電荷保持膜を含む第１ゲート絶縁膜を介して第１ゲート電極を形成し、前記第１領域の前記半導体基板の主面に第１ソース領域および第１ドレイン領域を形成する工程と、
（ｂ）前記第２領域の前記半導体基板の主面上に第２ゲート絶縁膜を介して第２ゲート電極を形成し、前記第２領域の前記半導体基板の主面に第２ソース領域および第２ドレイン領域を形成する工程と、
（ｃ）上部にキャップ膜を有し、少なくとも二層の導電膜を含むダミーゲート電極を、前記第３領域の前記半導体基板の主面上に第３ゲート絶縁膜を介して形成し、前記第３領域の前記半導体基板の主面に第３ソース領域および第３ドレイン領域を形成する工程と、
（ｄ）前記（ａ）、（ｂ）および（ｃ）工程の後、前記不揮発性メモリ、前記第１ＭＩＳＦＥＴおよび前記第２ＭＩＳＦＥＴのそれぞれの形成領域の前記半導体基板の主面上に、前記第１、第２ＭＩＳＦＥＴおよび前記ダミーゲート電極を覆うように層間絶縁膜を形成する工程と、
（ｅ）前記（ｄ）工程の後、前記層間絶縁膜の上面および前記キャップ膜を、前記ダミーゲート電極の上面が露出するまで研磨する工程と、
（ｆ）前記（ｅ）工程の後、前記ダミーゲート電極および前記第３ゲート絶縁膜を除去する工程と、
（ｇ）前記（ｆ）工程の後、前記半導体基板の主面上に第４ゲート絶縁膜と、前記第２ゲート絶縁膜および前記第４ゲート絶縁膜よりも誘電率の高い高誘電率膜とを順に形成した後、前記高誘電率膜上にメタル電極材料層を堆積する工程と、
（ｈ）前記（ｇ）工程の後、前記層間絶縁膜の上面が露出するまで前記高誘電率膜および前記メタル電極材料層を研磨し、前記第３領域に前記メタル電極材料層を含むメタルゲート電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項９】
前記（ｆ）工程の後であって前記（ｇ）工程の前に、前記第３ゲート絶縁膜を除去し、前記第３領域において露出した前記半導体基板の主面に前記第４ゲート絶縁膜を形成することを特徴とする請求項８記載の半導体装置の製造方法。
【請求項１０】
前記（ａ）、（ｂ）および（ｃ）工程の後であって前記（ｄ）工程の前に、前記第１、第２ゲート電極、前記第１、第２、第３ソース領域、第１、第２および第３ドレイン領域のそれぞれの上面にシリサイドを形成することを特徴とする請求項８記載の半導体装置の製造方法。
【請求項１１】
前記（ｃ）工程では、前記二層の導電膜の間に酸化シリコン膜を形成し、前記（ｆ）工程において、前記二層の導電膜および前記酸化シリコン膜からなるダミーゲート電極を除去することを特徴とする請求項８記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、ＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）型不揮発性メモリを有する半導体装置およびその製造方法に適用して有効な技術に関するものである。
【背景技術】
【０００２】
ＭＯＮＯＳ構造を有する不揮発性メモリは、たとえばゲート絶縁膜が２層の酸化シリコン膜の間に窒化シリコン膜の層が形成されたＯＮＯ（Oxide Nitride Oxide）膜からなるＦＥＴであり、フラッシュメモリなどの不揮発性メモリのメモリセルとして広く使用されている。
【０００３】
また、近年はロジック（Ｌｏｇｉｃ）回路に使用されるＭＩＳＦＥＴ（Metal insulator Semiconductor Field Effect Transistor）の微細化が強く要求されており、ＭＩＳＦＥＴを微細化するための構造の一つとして、高い誘電率を有する二酸化ハフニウムなどを用いたｈｉｇｈ−ｋ膜をゲート絶縁膜とするＭＩＳＦＥＴが注目されている。
【０００４】
そこで、半導体素子の微細化に伴い、さらなる素子の面積縮小とコスト削減を目的として、ＭＯＮＯＳ型不揮発性メモリ、それに加えて高電圧ＭＩＳＦＥＴなど、ロジックＭＩＳＦＥＴに比べてそれほど速度を要求されないレガシーなポリシリコンゲートＭＩＳＦＥＴの領域と、ｈｉｇｈ−ｋ膜＋メタルゲートＭＩＳＦＥＴを含み高い性能が要求されるロジックＭＩＳＦＥＴの領域を同時に作り込むことを検討した。
【０００５】
特許文献１（特開２００２−１１０８２４号公報）には、導電膜（フローティングゲート電極）上に形成された高誘電率のゲート絶縁膜を介してメタル膜（コントロールゲート電極）が形成された不揮発性メモリセル部と、半導体基板表面に形成された高誘電率のゲート絶縁膜を介してメタル膜（ゲート電極）が形成された周辺トランジスタとを同一基板上に有する不揮発性半導体記憶装置を実現する技術が開示されている。
【０００６】
特許文献２（特開２００４−２６６２０３号公報）には、ＭＯＮＯＳ型不揮発性記憶素子において、書き替え回数に伴うドレイン電流の減少（電流駆動能力の低下）を抑制し、半導体素子の長期信頼性を確保し、高集積化させることができる技術が開示されている。
【０００７】
特許文献３（特開２００６−１９３５１号公報）には、ゲート絶縁膜に高誘電率膜を用いたＭＩＳＦＥＴにおいて、相対的に高いＯＮ電流と、相対的に低いしきい値電圧とを有するＭＩＳＦＥＴを形成し、高誘電率膜の一部にアニールによる反応層が形成されることを防ぐ技術が開示されている。また、絶縁膜からなる保護膜をダミーゲートの上部に形成することでダミーゲート上にシリサイドが形成されることを防ぎ、ダミーゲートの除去工程を容易にしている。
【０００８】
特許文献４（特開２００７−１２９２２号公報）には、ダミーゲートを形成してソース・ドレイン領域を形成した後にダミーゲートを除去し、ダマシン構造を有するゲート電極を形成することでゲート電極を低抵抗化し、信頼性を向上させ、製造コストおよび微細化に対して有利な半導体装置を実現する技術が開示されている。この文献では、ゲート電極下部の高誘電率膜とシリコン基板との間には絶縁膜が形成されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００２−１１０８２４号公報
【特許文献２】特開２００４−２６６２０３号公報
【特許文献３】特開２００６−１９３５１号公報
【特許文献４】特開２００７−１２９２２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
従来のポリシリコンからなるゲート電極を有するＭＩＳＦＥＴは微細化が進むにつれ、ゲート抵抗の増大や、ポリシリコンゲートの空乏化、Ｐ型ゲート電極からチャネルへのＢ（ホウ素）の漏れ、ゲートエッジラフネスおよびしきい値電圧Ｖｔｈのばらつきが顕在化し、信頼性が低下する問題がある。この問題を解決する方法として、ＭＩＳＦＥＴのゲート絶縁膜に高い誘電率を有するｈｉｇｈ−ｋ膜を使用することが検討されている。
【００１１】
ゲート絶縁膜としてｈｉｇｈ−ｋ膜を形成し、その上に金属材料を用いたメタルゲート電極を形成するプロセスは、ゲート長０．１μｍ以下、ゲート酸化膜３ｎｍ以下の領域においてデバイスの高性能化が狙える。しかし、ゲート電極を形成した後にソース・ドレイン領域を形成するゲートファーストプロセスでは、例えばソース・ドレイン活性化アニールなどの１０００℃程の加熱を行うプロセスにより、デバイスが容易に劣化する。
【００１２】
それに対し、ソース・ドレイン領域の形成後にゲート絶縁膜およびゲート電極を形成するゲートラストプロセスでは、ソース・ドレイン領域の活性化アニールの工程の後にゲート電極およびｈｉｇｈ−ｋ膜を形成するので、ゲート電極およびｈｉｇｈ−ｋ膜が高熱にさらされることがない。また、ゲートラストプロセスの一例として、層間絶縁膜の形成後に溝を形成し、その溝の内部にゲート絶縁膜およびゲート電極を形成するダマシンプロセスにおいては、ゲート電極材料にＴｉ（チタン）などを含むメタルを用いる方法がある。これにより、従来のポリシリコンなどからなるゲート電極から不純物（たとえばＢ（ホウ素）やＢＦ２（フッ化ホウ素））がゲート絶縁膜に染み出すことを防ぎ、メタルゲート電極とｈｉｇｈ−ｋ膜との間で反応物が生成されることを防ぐことが可能である。
【００１３】
ただし、ダマシンメタルゲートプロセスは、工程数の増加によりコストが増えるという問題と、メタルゲート電極を形成する前にゲート電極形成領域に形成されるダミーゲートを除去する際のＲＩＥ（Reactive Ion Etching）工程により、ダミーゲートの下のゲート絶縁膜または半導体基板にダメージが生じる問題がある。また、メタルゲートの材料となる金属膜のエッチ残りにより、回路の誤作動が起こる問題がある。
【００１４】
したがって、ロジックＭＩＳなどに使用される低電圧ＭＩＳ、ＭＯＮＯＳメモリおよび高電圧ＭＩＳＦＥＴを同時に形成する場合、単にそれらを同一半導体基板上に形成するのではなく、各素子の劣化を軽減し、なおかつ工程数をできるだけ増やさないように形成する必要がある。
【００１５】
本発明の目的は、同一半導体基板上に、高性能な低電圧ＭＩＳ、ＭＯＮＯＳメモリおよび高信頼な高電圧ＭＩＳＦＥＴを形成する技術を提供することにある。
【００１６】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１７】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１８】
本願の一発明による半導体装置は、
半導体基板の主面の第１領域に形成された不揮発性メモリと、前記半導体基板の主面の第２領域に形成された第１ＭＩＳＦＥＴと、前記半導体基板の主面の第３領域に形成され、かつ前記第１ＭＩＳＦＥＴよりも低電圧で動作する第２ＭＩＳＦＥＴとを有する半導体装置であって、
前記不揮発性メモリは、
前記第１領域の前記半導体基板の主面上に、少なくとも電位障壁膜と前記電位障壁膜上に積層された電荷保持膜とを含む第１ゲート絶縁膜を介して形成された第１ゲート電極と、
前記第１領域の前記半導体基板に形成された第１ソース領域および第１ドレイン領域と、
を有し、
前記第１ＭＩＳＦＥＴは、
前記第２領域の前記半導体基板の主面上に第２ゲート絶縁膜を介して形成された第２ゲート電極と、
前記第２領域の前記半導体基板に形成された第２ソース領域および第２ドレイン領域と、
を有し、
前記第２ＭＩＳＦＥＴは、
前記第３領域の前記半導体基板の主面上に、前記第２ゲート絶縁膜よりも薄い第３ゲート絶縁膜を介して形成された第３ゲート電極と、
前記第３ゲート電極の側面および底面に接して形成された、前記第２ゲート絶縁膜よりも誘電率の高い第１高誘電率膜と、
前記第３領域の前記半導体基板に形成された第３ソース領域および第３ドレイン領域と、
前記半導体基板の主面上であって前記第３ゲート電極の側方に形成された層間絶縁膜を有し、
前記第３領域における前記層間絶縁膜の上面の高さは、前記第２ゲート電極上に形成された前記層間絶縁膜の上面の高さに比べて低く、前記第３ゲート電極の上面の高さと略同一の高さであることを特徴とするものである。
【発明の効果】
【００１９】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２０】
同一半導体基板上に、高性能な低電圧ＭＩＳ、ＭＯＮＯＳメモリおよび高信頼な高電圧ＭＩＳＦＥＴのそれぞれを有する半導体装置を提供することができる。
【図面の簡単な説明】
【００２１】
【図１】本発明の実施の形態１である半導体装置を示す要部断面図である。
【図２】本発明の実施の形態１である半導体装置の製造方法を示す要部断面図である。
【図３】図２に続く半導体装置の製造方法を示す要部断面図である。
【図４】図３に続く半導体装置の製造方法を示す要部断面図である。
【図５】図４に続く半導体装置の製造方法を示す要部断面図である。
【図６】図５に続く半導体装置の製造方法を示す要部断面図である。
【図７】図６に続く半導体装置の製造方法を示す要部断面図である。
【図８】図７に続く半導体装置の製造方法を示す要部断面図である。
【図９】図８に続く半導体装置の製造方法を示す要部断面図である。
【図１０】図９に続く半導体装置の製造方法を示す要部断面図である。
【図１１】図１０に続く半導体装置の製造方法を示す要部断面図である。
【図１２】図１１に続く半導体装置の製造方法を示す要部断面図である。
【図１３】図１２に続く半導体装置の製造方法を示す要部断面図である。
【図１４】図１３に続く半導体装置の製造方法を示す要部断面図である。
【図１５】図１４に続く半導体装置の製造方法を示す要部断面図である。
【図１６】図１５に続く半導体装置の製造方法を示す要部断面図である。
【図１７】図１６に続く半導体装置の製造方法を示す要部断面図である。
【図１８】図１７に続く半導体装置の製造方法を示す要部断面図である。
【図１９】図１８に続く半導体装置の製造方法を示す要部断面図である。
【図２０】本発明の実施の形態２である半導体装置の製造方法を示す要部断面図である。
【図２１】図２０に続く半導体装置の製造方法を示す要部断面図である。
【図２２】図２１に続く半導体装置の製造方法を示す要部断面図である。
【図２３】図２２に続く半導体装置の製造方法を示す要部断面図である。
【図２４】図２３に続く半導体装置の製造方法を示す要部断面図である。
【図２５】図２４に続く半導体装置の製造方法を示す要部断面図である。
【図２６】図２５に続く半導体装置の製造方法を示す要部断面図である。
【図２７】本発明の実施の形態３である半導体装置を示す要部断面図である。
【図２８】本発明の実施の形態３である半導体装置の製造方法を示す要部断面図である。
【図２９】図２８に続く半導体装置の製造方法を示す要部断面図である。
【図３０】図２９に続く半導体装置の製造方法を示す要部断面図である。
【図３１】図３０に続く半導体装置の製造方法を示す要部断面図である。
【図３２】図３１に続く半導体装置の製造方法を示す要部断面図である。
【図３３】本発明の実施の形態４である半導体装置の製造方法を示す要部断面図である。
【図３４】図３３に続く半導体装置の製造方法を示す要部断面図である。
【図３５】図３４に続く半導体装置の製造方法を示す要部断面図である。
【図３６】図３５に続く半導体装置の製造方法を示す要部断面図である。
【図３７】図３６に続く半導体装置の製造方法を示す要部断面図である。
【図３８】図３７に続く半導体装置の製造方法を示す要部断面図である。
【図３９】図３８に続く半導体装置の製造方法を示す要部断面図である。
【図４０】図３９に続く半導体装置の製造方法を示す要部断面図である。
【図４１】図４０に続く半導体装置の製造方法を示す要部断面図である。
【図４２】図４１に続く半導体装置の製造方法を示す要部断面図である。
【図４３】図４２に続く半導体装置の製造方法を示す要部断面図である。
【発明を実施するための形態】
【００２２】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００２３】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００２４】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。また、実施の形態等において構成要素等について、「Ａからなる」、「Ａよりなる」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。
【００２５】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２６】
また、材料等について言及するときは、特にそうでない旨明記したとき、または、原理的または状況的にそうでないときを除き、特定した材料は主要な材料であって、副次的要素、添加物、付加要素等を排除するものではない。たとえば、シリコン部材は特に明示した場合等を除き、純粋なシリコンの場合だけでなく、添加不純物、シリコンを主要な要素とする２元、３元等の合金（たとえばＳｉＧｅ）等を含むものとする。
【００２７】
また、以下の実施の形態を説明するための全図において同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２８】
（実施の形態１）
本実施の形態の半導体装置は、同一基板上にＭＯＮＯＳ型不揮発性メモリ（以下、単にＭＯＮＯＳメモリと言う）、高電圧ＭＩＳＦＥＴおよび低電圧ＭＩＳＦＥＴを有するものである。ＭＯＮＯＳ型不揮発性メモリは、電位障壁膜であるボトム酸化膜およびトップ酸化膜の間に、電荷蓄積膜である窒化シリコン膜を形成した３層からなる積層構造のゲート絶縁膜を有するＦＥＴ（Field Effect Transistor）である。高電圧ＭＩＳＦＥＴは、Ｉ/Ｏ領域の保護素子または電源の昇圧回路などに用いられるＭＩＳ型のトランジスタである。低電圧ＭＩＳＦＥＴは、ロジック回路などに使用され、高電圧ＭＩＳＦＥＴよりも低い電圧で動作し、動作が速いなどの高い性能が要求されるＭＩＳ型のトランジスタである。また、低電圧ＭＩＳＦＥＴのゲート絶縁膜の膜厚は、高電圧ＭＩＳＦＥＴのゲート絶縁膜の膜厚よりも薄く、高電圧ＭＩＳＦＥＴは低電圧ＭＩＳＦＥＴよりも高い耐圧を有する。
【００２９】
図１に、本実施の形態の半導体装置を示す。図１の左側の領域はＭＯＮＯＳメモリの形成領域（すなわち、ＭＯＮＯＳメモリ形成領域）を示し、中央の領域は高電圧ＭＩＳＦＥＴの形成領域（すなわち、高電圧ＭＩＳＦＥＴ形成領域）を示し、右の領域は低電圧ＭＩＳＦＥＴの形成領域（すなわち、低電圧ＭＩＳＦＥＴ形成領域）を示している。
【００３０】
図１において、符号１はシリコン基板を示し、１ａはシリコン基板１の主面に形成されたｐウエルを示し、２はｐウエル１ａの形成されたシリコン基板１の主面に形成され、ＭＯＮＯＳメモリ形成領域、高電圧ＭＩＳＦＥＴ形成領域および低電圧ＭＩＳＦＥＴ形成領域のそれぞれの境界に形成された素子分離層を示している。
【００３１】
符号４は高電圧ＭＩＳＦＥＴ形成領域においてｐウエル１ａの上面に接して形成された厚膜ゲート酸化膜を示し、８はＭＯＮＯＳメモリ形成領域においてｐウエル１ａの上面に接して形成されたＯＮＯ膜を示し、９はＯＮＯ膜８上に接して形成されたＭＯＮＯＳメモリのゲート電極を示し、１０は厚膜ゲート酸化膜４上に接して形成された高電圧ＭＩＳＦＥＴのゲート電極を示す。
【００３２】
ここで、ＯＮＯ膜８は、電位障壁膜であるボトム酸化膜と、ボトム酸化膜上に形成された電荷保持膜である窒化シリコン膜と、窒化シリコン膜上に形成されたトップ酸化膜の三層を含むゲート絶縁膜である。
【００３３】
符号１７は低電圧ＭＩＳＦＥＴ形成領域においてｐウエル１ａの上面に接して形成された、厚膜ゲート酸化膜４よりも厚さが薄いゲート酸化膜を示している。符号１８はゲート酸化膜１７上に形成された、厚膜ゲート酸化膜４よりも高い誘電率を有する絶縁膜であるｈｉｇｈ−ｋ膜を示し、２０はｈｉｇｈ−ｋ膜１８上に形成された、メタル材料からなるメタルゲート電極を示している。ｈｉｇｈ−ｋ膜１８は、メタルゲート電極２０の下面および側壁に接して形成されている。
【００３４】
符号１３はゲート電極９、１０、およびｈｉｇｈ−ｋ膜１８の側壁であってメタルゲート電極２０に接する側壁の反対側の側壁にそれぞれ形成された絶縁膜からなるサイドウォールスペーサを示している。
【００３５】
符号１２はサイドウォールスペーサ１３の下であってｐウエル１ａの上面に浅く形成された、ＭＯＮＯＳメモリ、高電圧ＭＩＳＦＥＴおよび低電圧ＭＩＳＦＥＴのそれぞれのエクステンション領域を示す。
【００３６】
符号１４はエクステンション領域１２よりも深く形成され、エクステンション領域１２の端部であってＭＯＮＯＳメモリ、高電圧ＭＩＳＦＥＴおよび低電圧ＭＩＳＦＥＴのそれぞれのゲート電極のある方の端部の反対側の端部から素子分離層２にかけてｐウエル１ａの上面に形成された、ＭＯＮＯＳメモリ、高電圧ＭＩＳＦＥＴおよび低電圧ＭＩＳＦＥＴのそれぞれのソース・ドレイン領域を示す。
【００３７】
符号１５はソース・ドレイン領域１４およびゲート電極９、１０の上面に形成されたシリサイドを示し、１６はＭＯＮＯＳメモリ、高電圧ＭＩＳＦＥＴおよび低電圧ＭＩＳＦＥＴのそれぞれを覆うようにシリコン基板１の主面上に形成された層間絶縁膜を示している。
【００３８】
低電圧ＭＩＳＦＥＴ形成領域における層間絶縁膜１６の上面の高さは、ＭＯＮＯＳメモリ形成領域および高電圧ＭＩＳＦＥＴ形成領域に形成された層間絶縁膜１６の上面の高さに比べて低く、メタルゲート電極２０の上面の高さと略同一の高さとなっている。ＭＯＮＯＳメモリのゲート電極９および高電圧ＭＩＳＦＥＴのゲート電極１０のそれぞれの上面のシリサイド１５は層間絶縁膜１６に覆われていて露出していない。また、低電圧ＭＩＳＦＥＴのメタルゲート電極２０の上面は層間絶縁膜１６に覆われておらず、シリコン基板１の主面側に露出している。つまり、低電圧ＭＩＳＦＥＴ形成領域においては、層間絶縁膜１６はメタルゲート電極２０の側方のみに形成されている。
【００３９】
なお、高電圧ＭＩＳＦＥＴのゲート絶縁膜である厚膜ゲート酸化膜４の膜厚は、低電圧ＭＩＳＦＥＴのゲート酸化膜１７の膜厚よりも厚く形成されている。また、高電圧ＭＩＳＦＥＴのゲート電極１０のゲート長は、低電圧ＭＩＳＦＥＴのメタルゲート電極２０のゲート長よりも長く形成されている。
【００４０】
以下に、図２〜図１８を用いて本実施の形態のＭＯＮＯＳメモリ、高電圧ＭＩＳＦＥＴおよび低電圧ＭＩＳＦＥＴの製造方法を工程順に説明する。
【００４１】
まず、図２に示すように、シリコン基板（半導体基板）１の主面にドライエッチングによって深さ２００〜４００ｎｍ程度溝を掘り、その溝の中に酸化シリコンを埋め込んだ後、ＣＭＰ（Chemical Mechanical Polishing）によってシリコン基板１の主面を平坦化し、所謂、ＳＴＩ（Shallow Trench Isolation）構造の素子分離層２を形成する。その後、熱酸化によりシリコン基板１の主面の全面に酸化膜３を形成した後、酸化膜３をスルー膜としてシリコン基板１の主面にｐ型の不純物（たとえばＢやＢＦ２）をイオン注入することにより、シリコン基板１の主面にｐウエル１ａを形成する。ここで、図２は図１と同様に、左から順にＭＯＮＯＳメモリ、高電圧ＭＩＳＦＥＴおよび低電圧ＭＩＳＦＥＴの形成領域をそれぞれ示している。
【００４２】
次に、図３に示すように、ｐウエル１ａ上の酸化膜３をドライエッチングまたはウェットエッチングによって除去し、周知の二種ゲート酸化プロセスにより高電圧ＭＩＳＦＥＴ形成領域に厚膜ゲート酸化膜４を形成した後、ＭＯＮＯＳメモリ形成領域および低電圧ＭＩＳＦＥＴ形成領域に薄膜ゲート酸化膜５を形成する。
【００４３】
すなわち、酸化膜３を除去したシリコン基板１の主面上の全面に厚い酸化シリコン膜をＣＶＤ（Chemical Vapor Deposition）法により堆積した後、高電圧ＭＩＳＦＥＴ形成領域をフォトレジストで覆う。その後、フォトレジストをマスクとしてＭＯＮＯＳメモリ形成領域および低電圧ＭＩＳＦＥＴ形成領域の酸化シリコン膜をドライエッチングまたはウェットエッチングにより選択的に除去し、高電圧ＭＩＳＦＥＴ形成領域に前記厚い酸化シリコン膜からなる厚膜ゲート酸化膜４を残して形成した後、フォトレジストをアッシングにより除去する。その後、シリコン基板１を熱酸化してＭＯＮＯＳメモリ形成領域および低電圧ＭＩＳＦＥＴ形成領域に薄膜ゲート酸化膜５を形成することで、二種ゲート酸化を行う。このとき、高電圧ＭＩＳＦＥＴ形成領域の厚膜ゲート酸化膜４の下のｐウエル１ａの上面も若干酸化される。
【００４４】
これにより、高電圧ＭＩＳＦＥＴ形成領域に相対的に膜厚の厚い厚膜ゲート酸化膜４が形成され、ＭＯＮＯＳメモリ形成領域および低電圧ＭＩＳＦＥＴ形成領域に、相対的に膜厚の薄い薄膜ゲート酸化膜５が形成される。その後、ＣＶＤ法によりシリコン基板１の主面側の全面上に、導体膜であるポリシリコン膜６を堆積する。なお、この後、薄膜ゲート酸化膜５および厚膜ゲート酸化膜４に対して、窒素および酸素雰囲気中で熱処理することで、酸窒化シリコン膜としてもよい。また、薄膜ゲート酸化膜５および酸化膜３の製法は、熱酸化法に限られず、ＩＳＳＧ（In-Situ Steam Generation）酸化処理またはＣＶＤ法によって形成してもよい。
【００４５】
次に、図４に示すように、ＣＶＤ法によりポリシリコン膜６上に酸化シリコン膜を堆積し、低電圧ＭＩＳＦＥＴ形成領域の前記酸化シリコン膜上に選択的に形成されたフォトレジスト５０をマスクとしたドライエッチングにより、低電圧ＭＩＳＦＥＴ形成領域以外の領域の前記酸化シリコン膜を除去し、低電圧ＭＩＳＦＥＴ形成領域のポリシリコン膜６の上部に前記酸化シリコン膜からなるキャップ酸化膜７を形成する。
【００４６】
次に、図５に示すように、フォトレジスト５０をアッシングにより除去した後、高電圧ＭＩＳＦＥＴ形成領域および低電圧ＭＩＳＦＥＴ形成領域を覆うフォトレジスト５１を形成し、ドライエッチングによってＭＯＮＯＳメモリ形成領域のポリシリコン膜６および薄膜ゲート酸化膜５を除去する。これにより、ＭＯＮＯＳメモリ形成領域においてはｐウエル１ａの上面が露出する。
【００４７】
次に、図６に示すように、フォトレジスト５１をアッシングにより除去した後、露出したｐウエル１ａ、ポリシリコン膜６およびキャップ酸化膜７の上面にＯＮＯ膜８を形成する。ＯＮＯ膜は、電位障壁膜となるボトム酸化膜、電荷蓄積膜となる窒化シリコン膜および電位障壁膜となるトップ酸化膜の三層を順次ＣＶＤ法により堆積して形成される。なお、ボトム酸化膜およびトップ酸化膜のそれぞれの部材は酸化シリコンである。また、ボトム酸化膜およびトップ酸化膜のそれぞれはＣＶＤ法に限られず、熱酸化法またはＩＳＳＧ酸化処理によって形成してもよい。
【００４８】
次に、図７に示すように、ＣＶＤ法によりＯＮＯ膜８上にポリシリコン膜を堆積した後、選択的に形成されたフォトレジスト５２をマスクとしてドライエッチングを行い、上述のポリシリコン膜およびＯＮＯ膜８をパターニングすることで、上述のポリシリコン膜からなるゲート電極９をＭＯＮＯＳメモリ形成領域のｐウエル１ａ上にＯＮＯ膜８を介して形成する。
【００４９】
次に、図８に示すように、フォトレジスト５２をアッシングにより除去した後、ＭＯＮＯＳメモリ形成領域および高電圧ＭＩＳＦＥＴ形成領域の一部に形成したフォトレジスト５３およびキャップ酸化膜７をマスクとしてドライエッチングをする。これにより、ポリシリコン膜６および厚膜ゲート酸化膜４のそれぞれの一部を除去し、ポリシリコン膜６からなる高電圧ＭＩＳＦＥＴのゲート電極１０を、高電圧ＭＩＳＦＥＴ形成領域においてｐウエル１ａ上に厚膜ゲート酸化膜４を介して形成する。
【００５０】
次に、図９に示すように、フォトレジスト５３をアッシングにより除去した後、ＭＯＮＯＳメモリ形成領域、高電圧ＭＩＳＦＥＴ形成領域および低電圧ＭＩＳＦＥＴ形成領域の一部に形成したフォトレジスト５４をマスクとしたドライエッチングによりキャップ酸化膜７、ポリシリコン膜６および薄膜ゲート酸化膜５を選択的に除去する。これにより、低電圧ＭＩＳＦＥＴ形成領域にポリシリコン膜６からなるダミーゲート電極１１を、ｐウエル１ａ上に薄膜ゲート酸化膜５を介して形成する。
【００５１】
次に、図１０に示すように、フォトレジスト５４をアッシングにより除去してシリコン基板１を洗浄した後、ゲート電極９、１０およびキャップ酸化膜７をマスクとしてｐウエル１ａの上面にｎ型の不純物（たとえばＡｓ（ヒ素）やＰ（リン））をイオン注入することにより、エクステンション領域１２を形成する。このエクステンション領域１２は、ＭＯＮＯＳメモリ、高電圧ＭＩＳＦＥＴおよび低電圧ＭＩＳＦＥＴのそれぞれのソース領域またはドレイン領域の一部を構成し、不純物の拡散層をＬＤＤ構造にするために形成する。
【００５２】
次に、図１１に示すように、シリコン基板１の主面側の全面上に窒化シリコン膜をＣＶＤ法により堆積した後、ドライエッチングによって窒化シリコン膜を一部除去し、ゲート電極９、１０およびダミーゲート電極１１の側壁に接する窒化シリコン膜からなるサイドウォールスペーサ１３を形成する。サイドウォールスペーサ１３の部材は酸化シリコンなどを用いてもよいし、酸化シリコン膜と窒化シリコン膜の積層膜を使用してもよい。
【００５３】
次に、図１２に示すように、ゲート電極９、１０、キャップ酸化膜７およびサイドウォールスペーサ１３をマスクとしてｐウエル１ａの上面にｎ型の不純物（たとえばＡｓやＰ）をエクステンション領域１２よりも高濃度でイオン注入し、注入した不純物の活性化のためのアニールを行うことにより、ｐウエル１ａの上面にソース・ドレイン領域１４を形成する。このソース・ドレイン領域１４は、ＭＯＮＯＳメモリ、高電圧ＭＩＳＦＥＴおよび低電圧ＭＩＳＦＥＴのそれぞれのソース領域またはドレイン領域の一部を構成している。
【００５４】
なお、ＭＯＮＯＳメモリ、高電圧ＭＩＳＦＥＴおよび低電圧ＭＩＳＦＥＴのそれぞれのエクステンション領域１２はそれぞれの領域に形成されたサイドウォールスペーサ１３の下部のｐウエル１ａの表面に形成されている。また、このソース・ドレイン領域１４は、エクステンション領域１２よりも接合深さが深い領域であり、エクステンション領域１２よりも高い不純物濃度を有する領域である。また、ソース・ドレイン領域１４は、ＭＯＮＯＳメモリ、高電圧ＭＩＳＦＥＴおよび低電圧ＭＩＳＦＥＴのそれぞれの領域のｐウエル１ａの上面において、エクステンション領域１２のゲート側の反対側の端部から素子分離層２の側面にかけて形成されている。
【００５５】
次に、図１３に示すように、公知のサリサイドプロセスにより、ゲート電極９、１０およびソース・ドレイン領域１４のそれぞれの表面にシリサイド１５を形成する。シリサイド化の手順としては、まずシリコン基板１の主面上にスパッタリングにより金属膜を堆積し、次にシリコン基板１を熱処理した後、未反応の金属膜をウェットエッチングで除去することでシリサイド１５を完成する。シリサイド１５の部材として、ニッケルシリサイド、コバルトシリサイド、チタンシリサイド、またはプラチナシリサイドを形成するようにしてもよい。なお、このときダミーゲート電極１１上のキャップ酸化膜７の表面にはシリサイドは形成されない。
【００５６】
本実施の形態では、ダミーゲート電極１１の形成工程において、ダミーゲート電極１１の上部にキャップ酸化膜を形成することでダミーゲート電極１１上にシリサイドが形成されることを防いでいる。これにより、後の工程でダミーゲート電極１１を除去し、ｈｉｇｈ−ｋ膜１８およびメタルゲート電極２０を形成する際のダマシンプロセスを可能としている。
【００５７】
次に、図１４に示すように、シリコン基板１の主面上に薄い窒化シリコン膜からなるエッチングストッパ膜（図示しない）をＣＶＤ法により堆積する。その後、シリコン基板１の主面上に厚い酸化シリコン膜からなる層間絶縁膜１６を、ゲート電極９、１０およびダミーゲート電極１１のそれぞれの上部を覆うようにＣＶＤ法により堆積した後、ＣＭＰにより層間絶縁膜１６の表面を研磨し、平坦化する。
【００５８】
次に、図１５に示すように、ＭＯＮＯＳメモリ形成領域および高電圧ＭＩＳＦＥＴ形成領域を覆うように層間絶縁膜１６上に形成したフォトレジスト５５をマスクとして、ダミーゲート電極１１の表面が露出するまで層間絶縁膜１６およびキャップ酸化膜７をエッチバックする。これにより、低電圧ＭＩＳＦＥＴ形成領域の層間絶縁膜１６とキャップ酸化膜７を除去する。これにより、低電圧ＭＩＳＦＥＴ形成領域においては、層間絶縁膜１６はダミーゲート電極１１の上部には形成されておらず、その上面の高さはダミーゲート電極１１の上面の高さとほぼ同一となり、ダミーゲート電極１１の側方のｐウエル１ａ上のみに形成された状態となる。
【００５９】
このエッチバックにより層間絶縁膜１６の上面には、低電圧ＭＩＳＦＥＴ形成領域の端部において段差が形成される。つまり、低電圧ＭＩＳＦＥＴ形成領域における層間絶縁膜１６の上面の高さを、ＭＯＮＯＳメモリ形成領域および高電圧ＭＩＳＦＥＴ形成領域における層間絶縁膜１６の上面の高さよりも低くエッチバックする。なお、ＭＯＮＯＳメモリ形成領域および高電圧ＭＩＳＦＥＴ形成領域の層間絶縁膜１６はフォトレジスト５５に覆われているためエッチバックされず、ゲート電極９、１０は層間絶縁膜１６に覆われたままである。
【００６０】
次に、図１６に示すように、フォトレジスト５５をアッシングにより除去した後、ドライエッチングまたはウェットエッチングによりポリシリコン膜からなるダミーゲート電極１１を除去し、続いて薄膜ゲート酸化膜５を除去する。
【００６１】
次に、図１７に示すように、シリコン基板１を熱酸化することにより、低電圧ＭＩＳＦＥＴ形成領域の露出したｐウエル１ａの上面にゲート酸化膜１７を形成した後、ゲート酸化膜１７上、サイドウォールスペーサ１３の内壁および上面上および層間絶縁膜１６上にｈｉｇｈ−ｋ膜１８およびメタル膜１９を順次堆積する。なお、ｈｉｇｈ−ｋ膜１８は本実施の形態の厚膜ゲート酸化膜４のようなゲート絶縁膜に使われる部材のひとつである窒化シリコンよりも高い誘電率を有する膜である。このような膜として、ハフニウム系の酸化膜を使用することができる。例えば、ＨｆＯ２、ＨｆＯＮまたはＨＦＳｉＯＮなどの誘電率の高い物質をＣＶＤ法やＡＬＤ（Atomic Layer Deposition）法で堆積することで形成できる。また、メタル膜１９は、ＷやＴｉＮなどをスパッタリングで堆積することで形成できる。
【００６２】
なお、図１６の工程において薄膜ゲート酸化膜５を除去した後に図１７の工程で再度ゲート酸化膜１７を形成する理由は、図１６の工程においてダミーゲート電極１１を除去するためのＲＩＥにより薄膜ゲート酸化膜５がプラズマダメージを受けるためである。ダメージを受けたゲート絶縁膜を含むＭＩＳＦＥＴはその特性が劣化するため、ダメージを受けた酸化膜を、たとえばウェットエッチングにより除去し、新たにゲート酸化膜１７を形成することでＭＩＳＦＥＴの特性が劣化することを防ぐことができる。
【００６３】
次に、図１８に示すように、層間絶縁膜１６上のメタル膜１９およびｈｉｇｈ−ｋ膜１８を、ＭＯＮＯＳメモリ形成領域、高電圧ＭＩＳＦＥＴ形成領域および低電圧ＭＩＳＦＥＴ形成領域のそれぞれの層間絶縁膜１６の上面が露出するまでＣＭＰにより研磨することで、メタル膜１９からなるメタルゲート電極２０を形成する。これにより、メタルゲート電極２０の側面および底面にはｈｉｇｈ−ｋ膜１８が形成され、ｈｉｇｈ−ｋ膜１８の下部には、ｐウエル１ａの表面との間にゲート酸化膜１７が形成されている形となり、このｈｉｇｈ−ｋ膜１８およびゲート酸化膜１７が低電圧ＭＩＳＦＥＴのゲート絶縁膜として働く。
【００６４】
このとき、ＭＯＮＯＳメモリ形成領域および高電圧ＭＩＳＦＥＴ形成領域における層間絶縁膜１６の上面高さは、低電圧ＭＩＳＦＥＴ形成領域における層間絶縁膜１６の上面高さよりも高く、高電圧ＭＩＳＦＥＴ形成領域と低電圧ＭＩＳＦＥＴ形成領域との境界における層間絶縁膜１６の上面には段差が存在する。ここでのＣＭＰによる研磨工程は、層間絶縁膜１６上面の高低差をなくしてシリコン基板１の主面側の層間絶縁膜１６の全面を一様に平坦化するものではなく、ＭＯＮＯＳメモリ形成領域、高電圧ＭＩＳＦＥＴ形成領域および低電圧ＭＩＳＦＥＴのそれぞれの層間絶縁膜１６の上面が露出するまでの研磨にとどめ、高低差のある層間絶縁膜１６上面の形状を保つものとする。このため、ゲート電極９、１０およびその上部のシリサイド１５は層間絶縁膜１６に覆われたままである。
【００６５】
メタルゲート電極２０を形成する際に層間絶縁膜１６の上面を全面一様に平坦化した場合、ゲート電極９、１０の上部に形成されたシリサイド１５を除去してしまうが、本実施の形態では、層間絶縁膜１６の上面に高低差を形成することによりシリサイド１５を除去してしまうことを防ぎ、後に形成するコンタクトプラグとシリサイド１５の接続部における高抵抗化を抑えている。
【００６６】
なお、低電圧ＭＩＳＦＥＴ形成領域の層間絶縁膜１６はその上面の端部に段差を有するため、層間絶縁膜１６の段差部の側壁の近傍にｈｉｇｈ−ｋ膜１８およびメタル膜１９の研磨残り（図示しない）が生じる可能性がある。
【００６７】
本実施の形態では、層間絶縁膜１６上面の段差部において研磨残りが発生することを防ぐために、ＣＭＰの研磨用のパッドを通常より柔らかいものに換えて研磨を行う。これにより、層間絶縁膜１６上面の高低差のある形状を保ちつつ、研磨残りの発生を防ぎ、少量の研磨残りが生じても問題ない精度で層間絶縁膜１６の表面を研磨することができ、メタル膜１９のエッチ残りにより回路の誤動作がおこるのを防ぐことを可能としている。
【００６８】
次に、図１９に示すように、公知の配線プロセスにより配線を行う。すなわち、層間絶縁膜１６上にさらに層間絶縁膜３０を堆積しその上面をＣＭＰにより研磨した後、層間絶縁膜３０の表面からゲート電極９、１０、メタルゲート電極２０およびシリサイド１５のそれぞれに達するコンタクトホール３１を形成する。続いて、コンタクトホール３１内に導体を充填してコンタクトプラグ３２を形成した後、周知の技術であるダマシンプロセスによって、層間絶縁膜３０およびコンタクトプラグ３２上にダマシン配線３３および層間絶縁膜３４を形成することで、本実施の形態の半導体装置を完成する。ここで、コンタクトプラグ３２は、チタンおよび窒化チタン等のバリアメタル膜と、タングステン膜によって構成されている。また、ダマシン配線３３は、タンタルまたは窒化タンタル等のバリアメタル膜と、銅を主成分とする導体膜によって構成されている。
【００６９】
本実施の形態では、ダマシンプロセスを用いてｈｉｇｈ−ｋ膜１８およびメタルゲート電極２０を形成するため、ｈｉｇｈ−ｋ膜１８およびメタルゲート電極２０がソース・ドレイン領域活性化のためのアニールにさらされることなく、高性能で高信頼な低電圧ＭＩＳＦＥＴを形成している。
【００７０】
また、ＭＯＮＯＳメモリ形成領域および高電圧ＭＩＳＦＥＴ形成領域において従来のポリシリコンゲートを使うため、ＭＯＮＯＳメモリおよび高電圧ＭＩＳＦＥＴのゲート絶縁膜にダミーゲート電極除去のためのＲＩＥによるプラズマダメージが生じることがない。
【００７１】
また、本実施の形態におけるダマシンメタルゲートプロセスでは、ダミーゲート電極上部にキャップ酸化膜を形成し、また、キャップ酸化膜の除去工程においてゲート電極上のシリサイドを除去しないことで工程数の増加を抑えている。また、通常よりも柔らかいパッドを用いたＣＭＰ研磨を行うことにより、メタル膜のエッチ残りによる基板の汚染の発生を防いでいる。
【００７２】
以上により本実施の形態は、工程数を抑えた上で、高性能な低電圧ＭＩＳＦＥＴと同時に高信頼なＭＯＮＯＳメモリおよび高電圧ＭＩＳＦＥＴのそれぞれを同一の半導体基板上に形成することができるため、半導体装置の製造時にかかるコストの削減を可能としている。
【００７３】
（実施の形態２）
前記実施の形態１ではＭＯＮＯＳメモリおよび高電圧ＭＩＳＦＥＴのゲート電極にポリシリコンを使用した半導体装置の製造工程を記載した。図２５に示すように、本実施の形態の半導体装置は、ＭＯＮＯＳメモリのゲート電極をメタルゲート電極２０とし、ＯＮＯ膜のトップ酸化膜をｈｉｇｈ−ｋ膜１８としたものである。ここで、図２５の符号２１はボトム酸化膜、２２は窒化シリコン膜をそれぞれ示しており、ボトム酸化膜２１の下面はＭＯＮＯＳメモリ形成領域のｐウエル１ａ上に接し、両端はサイドウォールスペーサ１３に接している。窒化シリコン膜２２はボトム酸化膜２１上に接して形成され、窒化シリコン膜２２上には、下面及び側面にｈｉｇｈ−ｋ膜１８が形成されたメタルゲート電極２０が形成されている。
【００７４】
以下に、図２０〜図２６を用いて本実施の形態のＭＯＮＯＳメモリ、高電圧ＭＩＳＦＥＴおよび低電圧ＭＩＳＦＥＴの製造方法を工程順に説明する。
【００７５】
まず、前記実施の形態１における図６の工程までは、前記実施の形態１と同様に行う。すなわち、シリコン基板１の主面に素子分離層２、ｐウエル１ａ、薄膜ゲート酸化膜５および厚膜ゲート酸化膜４を形成する。続いて、厚膜ゲート酸化膜４および薄膜ゲート酸化膜５の形成されたシリコン基板１の主面上にポリシリコン膜６を堆積した後、低電圧ＭＩＳＦＥＴ形成領域のポリシリコン膜６上にキャップ酸化膜７を選択的に形成し、ＭＯＮＯＳメモリ形成領域におけるポリシリコン膜６をパターニングして除去する。続いて、ＭＯＮＯＳメモリ形成領域の露出したｐウエル１ａ上、高電圧ＭＩＳＦＥＴ形成領域のポリシリコン膜６上および低電圧ＭＩＳＦＥＴ形成領域のキャップ酸化膜７上にＯＮＯ膜８を堆積する。
【００７６】
次に、図２０に示すように、ＭＯＮＯＳメモリ形成領域のｐウエル１ａ上に、上部にキャップ酸化膜２４が形成されたダミーゲート電極２３を形成する。ここでは、前記実施の形態１の図６の工程の後に、ＯＮＯ膜８の上部にポリシリコン膜および酸化シリコン膜をＣＶＤ法で順次堆積し、フォトレジスト５６をマスクとしたドライエッチングをする。これにより、酸化シリコン膜、ポリシリコン膜およびＯＮＯ膜８を選択的に除去することで、ポリシリコン膜からなるダミーゲート電極２３およびダミーゲート電極２３上部の酸化シリコン膜からなるキャップ酸化膜２４を形成する。
【００７７】
次に、図２１に示すように、フォトレジスト５６をアッシングにより除去した後、高電圧ＭＩＳＦＥＴ形成領域および低電圧ＭＩＳＦＥＴ形成領域のポリシリコン膜６、キャップ酸化膜７、厚膜ゲート酸化膜４および薄膜ゲート酸化膜５をパターニングする。これにより、高電圧ＭＩＳＦＥＴ形成領域および低電圧ＭＩＳＦＥＴ形成領域のそれぞれにおいて、ｐウエル１ａ上に厚膜ゲート酸化膜４および薄膜ゲート酸化膜５を介してゲート電極１０およびダミーゲート電極１１をそれぞれ形成する。
【００７８】
次に、図２２に示すように、キャップ酸化膜７、２４およびゲート電極１０をマスクとしてｐウエル１ａの上面にｎ型の不純物（たとえばＡｓやＰ）をイオン注入することにより、ウエル１ａの上面にエクステンション領域１２を形成する。その後、シリコン基板１の主面側の全面上に窒化シリコン膜をＣＶＤ法により堆積した後、ドライエッチングによって窒化シリコン膜をエッチングし、ゲート電極１０およびダミーゲート電極１１、２３のそれぞれの側壁に窒化シリコン膜からなるサイドウォールスペーサ１３を形成する。
【００７９】
次に、図２３に示すように、ゲート電極１０、キャップ酸化膜７、２４およびサイドウォールスペーサ１３をマスクとしてｐウエル１ａの上面にｎ型の不純物（たとえばＡｓやＰ）をエクステンション領域１２よりも高濃度でイオン注入し、注入した不純物の活性化のためのアニールを行うことにより、ｐウエル１ａの上面にソース・ドレイン領域１４を形成する。その後、公知のサリサイドプロセスにより、ゲート電極１０およびソース・ドレイン領域１４のそれぞれの表面にシリサイド１５を形成する。なお、このときキャップ酸化膜７および２４の表面にはシリサイドは形成されない。
【００８０】
本実施の形態では、ダミーゲート電極１１、２３の形成工程において、ダミーゲート電極１１、２３のそれぞれの上部にキャップ酸化膜を形成することにより、ダミーゲート電極１１、２３上にシリサイドが形成されることを防いでいる。これにより、後の工程でダミーゲート電極１１、２３を除去し、ダマシンプロセスを可能としている。
【００８１】
次に、図２４に示すように、シリコン基板１の主面側の全面上に薄い窒化シリコン膜からなる湿気防止膜（図示しない）をＣＶＤ法により堆積し、続いてシリコン基板１の主面側の全面上に厚い酸化シリコン膜からなる層間絶縁膜１６をＣＶＤ法により堆積した後、ＣＭＰにより層間絶縁膜１６の表面を研磨し、平坦化する。その後、高電圧ＭＩＳＦＥＴ形成領域を覆うように層間絶縁膜１６上に形成したフォトレジストをマスクとして、層間絶縁膜１６およびキャップ酸化膜７、２４をダミーゲート電極１１、２３の上面が露出するまでエッチバックする。このエッチバックにより層間絶縁膜１６の上面には、ＭＯＮＯＳメモリ形成領域および低電圧ＭＩＳＦＥＴ形成領域のそれぞれの端部において段差が形成されるため、ＭＯＮＯＳメモリ形成領域および低電圧ＭＩＳＦＥＴ形成領域のそれぞれの層間絶縁膜１６の上面の高さは、高電圧ＭＩＳＦＥＴ形成領域の層間絶縁膜１６の上面の高さより低くなる。このとき、高電圧ＭＩＳＦＥＴ形成領域の層間絶縁膜１６はフォトレジストに覆われておりエッチバックされないため、ゲート電極１０の上面およびゲート電極１０上に形成されたシリサイド１５は層間絶縁膜１６に覆われたままである。
【００８２】
続いて、フォトレジストを除去した後、ドライエッチングまたはウェットエッチングにより、ポリシリコン膜からなるダミーゲート電極１１、２３、薄膜ゲート酸化膜５およびＯＮＯ膜８の上面のトップ酸化膜を除去し、ＯＮＯ膜８を構成していた窒化シリコン膜２２およびボトム酸化膜２１を残す。
【００８３】
この後の工程は前記実施の形態１の低電圧ＭＩＳＦＥＴ形成領域と同様に行う。すなわち、シリコン基板１を熱酸化することにより、低電圧ＭＩＳＦＥＴ形成領域の露出したｐウエル１ａの上面にゲート酸化膜１７を形成した後、層間絶縁膜１６上、サイドウォールスペーサ１３の内壁および上面上、窒化シリコン膜２２上およびゲート酸化膜１７上にｈｉｇｈ−ｋ膜１８およびメタル膜を堆積する。なお、ｈｉｇｈ−ｋ膜１８は、ＨｆＯ２、ＨｆＯＮまたはＨｆＳｉＯＮなどをＣＶＤ法やＡＬＤ法で堆積することで形成できる。また、メタル膜は、ＷやＴｉＮなどをスパッタリングで堆積することで形成できる。
【００８４】
ここで、薄膜ゲート酸化膜５を除去した後に再度ゲート酸化膜１７を形成することで、ダミーゲート電極１１を除去するためのＲＩＥによりダメージを受けた薄膜ゲート酸化膜５を使用することを避け、ＭＩＳＦＥＴの特性の劣化を防ぐことができる。
【００８５】
また、ダミーゲート電極１１および薄膜ゲート酸化膜５の除去工程において、同時にＭＯＮＯＳメモリ形成領域のダミーゲート電極２３およびＯＮＯ膜８を構成する窒化シリコン膜２２上のトップ酸化膜を除去している。ここでトップ酸化膜を除去するのは、ＯＮＯ膜８上のダミーゲート電極２３をＲＩＥにより除去する際、そのプラズマによりトップ酸化膜がダメージを受けるため、ダメージを受けたトップ酸化膜をそのままＯＮＯ膜８の一部として使用すると、デバイスの信頼性の低下につながるからである。このため、本実施の形態ではトップ酸化膜を除去し、トップ酸化膜の代わりにｈｉｇｈ−ｋ膜１８を窒化シリコン膜２２上に形成することでＭＯＮＯＳメモリを構成しているため、デバイスの信頼性を確保することができる。
【００８６】
次に、図２５に示すように、層間絶縁膜１６上のメタル膜およびｈｉｇｈ−ｋ膜１８をＣＭＰによりＭＯＮＯＳメモリ形成領域、高電圧ＭＩＳＦＥＴ形成領域および低電圧ＭＩＳＦＥＴ形成領域のそれぞれにおける層間絶縁膜１６の上面が露出するまで研磨することで、メタル膜からなるメタルゲート電極２０をＭＯＮＯＳメモリ形成領域および低電圧ＭＩＳＦＥＴ形成領域にそれぞれ形成する。このとき、ゲート電極１０の上面およびゲート電極１０上に形成されたシリサイド１５は層間絶縁膜１６に覆われたままである。
【００８７】
ここで、本実施の形態では、前記実施の形態１と違い、ＭＯＮＯＳメモリのゲート電極はメタルゲート電極２０が形成され、ゲート電極２０の底面および側面に接してｈｉｇｈ−ｋ膜１８が形成されている。これにより、ＭＯＮＯＳメモリの高性能化および低消費電力化を可能としている。具体的には、動作の高速化、ゲート空乏化抑制による書き込み・消去電圧の低電圧化およびリテンション（電荷の保持特性）の向上を実現することができる。
【００８８】
このとき、ＣＭＰによる研磨はＭＯＮＯＳメモリ形成領域、高電圧ＭＩＳＦＥＴ形成領域および低電圧ＭＩＳＦＥＴ形成領域のそれぞれにおける層間絶縁膜１６の上面が露出するまで行うが、高電圧ＭＩＳＦＥＴ形成領域の端部に形成された段差は除去しない。すなわち、高電圧ＭＩＳＦＥＴ形成領域の層間絶縁膜１６の上面と、ＭＯＮＯＳメモリ形成領域および低電圧ＭＩＳＦＥＴ形成領域における層間絶縁膜１６の上面との間の高低差を有したままＣＭＰによる研磨工程を終える。このため、研磨工程後のＭＯＮＯＳメモリ形成領域および低電圧ＭＩＳＦＥＴ形成領域のそれぞれの層間絶縁膜１６の上面の高さは、高電圧ＭＩＳＦＥＴ形成領域における層間絶縁膜１６の上面の高さよりも低い状態にある。
【００８９】
本実施の形態では、前記実施の形態１と同様に、層間絶縁膜１６上面の段差部において研磨残りが発生するのを防ぐために、ＣＭＰの研磨用のパッドを通常より柔らかいものに換えて研磨を行う。これにより、層間絶縁膜１６上面の高低差のある形状を保ちつつ、研磨残りの発生を防ぎ、少量の研磨残りが生じても問題ない精度で層間絶縁膜１６の表面を研磨することができ、メタル膜１９のエッチ残りにより回路の誤動作がおこるのを防ぐことを可能としている。
【００９０】
また、前記実施の形態１で述べたように、メタルゲート電極２０を形成する際に層間絶縁膜１６の上面を全面一様に平坦化した場合、ゲート電極１０の上部に形成されたシリサイド１５を除去してしまうが、本実施の形態では層間絶縁膜１６の上面に高低差を形成することでシリサイド１５が除去されることを防ぎ、後に形成するコンタクトプラグとシリサイド１５の接続部における高抵抗化を抑えている。
【００９１】
なお、メタルゲート電極２０の上面の高さはＭＯＮＯＳメモリ形成領域の層間絶縁膜１６の上面の高さとほぼ同一に研磨される。メタルゲート電極２０の側面および底面にはｈｉｇｈ−ｋ膜１８が形成されており、ｈｉｇｈ−ｋ膜１８の下面とｐウエル１ａの上面との間には、低電圧ＭＩＳＦＥＴ形成領域においてはゲート酸化膜１７が形成され、ＭＯＮＯＳメモリ形成領域においてはボトム酸化膜２１およびその上部に形成された窒化シリコン膜２２が形成されている。
【００９２】
次に、図２６に示すように、層間絶縁膜１６上にさらに層間絶縁膜３０を堆積し、層間絶縁膜３０の表面からゲート電極９、１０、メタルゲート電極２０およびシリサイド１５のそれぞれに達するコンタクトホール３１を形成する。続いて、コンタクトホール３１内に導体を充填してコンタクトプラグ３２を形成した後、周知の技術であるダマシンプロセスによって、層間絶縁膜３０およびコンタクトプラグ３２上にダマシン配線３３および層間絶縁膜３４を形成することで、本実施の形態の半導体装置を完成する。
【００９３】
本実施の形態の半導体装置では、ＭＯＮＯＳメモリおよび低電圧ＭＩＳＦＥＴのゲート絶縁膜が高温のアニールまたはＲＩＥによりダメージを受けるのを防ぎ、デバイス特性の劣化を防いでいるため、高信頼な低電圧ＭＩＳＦＥＴおよびＭＯＮＯＳメモリを形成することが可能である。メタルゲート電極２０およびｈｉｇｈ−ｋ膜１８を有するＭＯＮＯＳメモリおよび低電圧ＭＩＳＦＥＴを形成することで、ＭＯＮＯＳメモリおよび低電圧ＭＩＳＦＥＴの高性能化および低消費電力化を可能としている。
【００９４】
また、本実施の形態では、ＭＯＮＯＳメモリおよび低電圧ＭＩＳＦＥＴの形成工程において、ダミーゲート電極上にキャップ酸化膜を形成し、また、層間絶縁膜１６の上面に高低差を設けてゲート電極１０上のシリサイド１５を保護している。
【００９５】
以上により、高性能な低電圧ＭＩＳＦＥＴと同時に高信頼なＭＯＮＯＳメモリおよび高電圧ＭＩＳＦＥＴをそれぞれ同一の半導体基板上に形成することができるため、半導体装置の製造時にかかるコストの削減を可能としている。
【００９６】
（実施の形態３）
前記実施の形態２では、低電圧ＭＩＳＦＥＴ形成領域およびＭＯＮＯＳメモリ形成領域のゲート電極をメタルゲートとし、ゲート絶縁膜にｈｉｇｈ−ｋ膜を使用する半導体装置の製造工程を説明した。本実施の形態では、図２７に示すように、低電圧ＭＩＳＦＥＴ形成領域、ＭＯＮＯＳメモリ形成領域および高電圧ＭＩＳＦＥＴ形成領域の全てのゲートにメタルゲート電極２０およびｈｉｇｈ−ｋ膜１８を有する半導体装置の製造工程を説明する。
【００９７】
以下に、図２７〜図３２を用いて本実施の形態のＭＯＮＯＳメモリ、高電圧ＭＩＳＦＥＴおよび低電圧ＭＩＳＦＥＴの製造方法を工程順に説明する。
【００９８】
本実施の形態の半導体装置を完成するには、前記実施の形態１における図４の工程において、ポリシリコン膜６上のキャップ酸化膜を、低電圧ＭＩＳＦＥＴ形成領域だけでなく高電圧ＭＩＳＦＥＴ形成領域にも形成し、その後の工程は前記実施の形態２とほぼ同様に行えばよい。
【００９９】
すなわち、まず、前記実施の形態１における図３の工程までは、前記実施の形態１と同様に行う。ｐウエル１ａおよび素子分離層２が形成され、周知の二種ゲート酸化プロセスにより厚膜ゲート酸化膜４および薄膜ゲート酸化膜５が形成を形成したシリコン基板１の主面側の全面上に、ポリシリコン膜６を堆積する。その後、図２８に示すように、ポリシリコン膜６上にキャップ酸化膜７をＣＶＤ法により堆積し、フォトレジストをマスクとしたドライエッチングにより、ＭＯＮＯＳメモリ形成領域のキャップ酸化膜７を除去し、高電圧ＭＩＳＦＥＴ形成領域および低電圧ＭＩＳＦＥＴ形成領域に選択的にキャップ酸化膜７を残す。また、さらにドライエッチングにより、ＭＯＮＯＳメモリ形成領域のポリシリコン膜６を選択的に除去する。
【０１００】
次に、図２９に示すように、前記実施の形態２と同様にキャップ酸化膜２４を上部に備えたダミーゲート電極２３を、ボトム酸化膜、窒化シリコン膜およびトップ酸化膜を順次堆積して形成したＯＮＯ膜８を介してＭＯＮＯＳメモリ形成領域に形成する。その後、キャップ酸化膜７、ポリシリコン膜６およびゲート酸化膜をパターニングし、上部にキャップ酸化膜７を備えたダミーゲート電極１１を高電圧ＭＩＳＦＥＴ形成領域および低電圧ＭＩＳＦＥＴ形成領域のそれぞれに形成する。
【０１０１】
次に、図３０に示すように、前記実施の形態２と同様に、イオン注入によりｐウエル１ａの上面にエクステンション領域１２を形成した後、各ゲートの側壁に接するサイドウォールスペーサ１３を形成し、続いてイオン注入によってｐウエル１ａの上面にソース・ドレイン領域１４を形成する。その後、公知のサリサイドプロセスにより、ソース・ドレイン領域１４のそれぞれの表面にシリサイド１５を形成する。このとき、キャップ酸化膜７、２４の表面にはシリサイドは形成されない。
【０１０２】
次に、図３１に示すように、シリコン基板１の主面側の全面上に薄い窒化シリコン膜からなる湿気防止膜（図示しない）をＣＶＤ法により堆積する。その後、ダミーゲート電極１１、２３を覆うようにシリコン基板１の主面側の全面上に厚い酸化シリコン膜からなる層間絶縁膜１６をＣＶＤ法により堆積した後、ＣＭＰにより層間絶縁膜１６の表面を研磨し、平坦化する。その後、ダミーゲート電極１１、２３の上面が露出するまで層間絶縁膜１６の上面およびキャップ酸化膜７、２４をエッチバックする。続いて、ドライエッチングまたはウェットエッチングによりポリシリコン膜からなるダミーゲート電極１１、２３、薄膜ゲート酸化膜５およびＭＯＮＯＳメモリ形成領域のＯＮＯ膜８の上面のトップ酸化膜を除去し、ＯＮＯ膜８を構成していた窒化シリコン膜２２およびボトム酸化膜２１をｐウエル１ａ上に残す。
【０１０３】
なお、高電圧ＭＩＳＦＥＴは低電圧ＭＩＳＦＥＴとほぼ同様の工程により形成されているが、ダミーゲート電極除去工程の後に薄膜ゲート酸化膜５を除去する際、厚膜ゲート酸化膜４は完全には除去されず、その上面の一部のみが除去される。
【０１０４】
次に、図２７に示すように、この後の工程は前記実施の形態１の低電圧ＭＩＳＦＥＴ形成領域と同様に行う。すなわち、シリコン基板１を熱酸化することにより、低電圧ＭＩＳＦＥＴ形成領域の露出したｐウエル１ａの上面にゲート酸化膜１７を形成した後、層間絶縁膜１６上、サイドウォールスペーサ１３の内壁および上面上、ゲート絶縁膜１７上、厚膜ゲート酸化膜４上および窒化シリコン膜２２上にｈｉｇｈ−ｋ膜１８およびメタル膜を順次堆積する。なお、ｈｉｇｈ−ｋ膜１８は、ＨｆＯ２、ＨｆＯＮまたはＨｆＳｉＯＮなどの誘電率の高い物質をＣＶＤ法やＡＬＤ法で堆積することで形成できる。また、メタル膜は、ＷやＴｉＮなどをスパッタリングで堆積することで形成できる。
【０１０５】
その後、層間絶縁膜１６上に堆積したメタル膜およびｈｉｇｈ−ｋ膜１８を、層間絶縁膜１６の上面が露出するまでＣＭＰにより研磨する。これにより、上面高さが層間絶縁膜１６の上面高さとほぼ同一な、メタル膜からなるメタルゲート電極２０をＭＯＮＯＳメモリ形成領域、高電圧ＭＩＳＦＥＴ形成領域および低電圧ＭＩＳＦＥＴ形成領域のそれぞれに形成する。
【０１０６】
ここで、前記実施の形態１における低電圧ＭＩＳＦＥＴと同様に、本実施の形態のＭＯＮＯＳメモリ、高電圧ＭＩＳＦＥＴおよび低電圧ＭＩＳＦＥＴのそれぞれのメタルゲート電極２０の側面および底面にはｈｉｇｈ−ｋ膜１８が形成されている。また、高電圧ＭＩＳＦＥＴのｈｉｇｈ−ｋ膜１８の下面とｐウエル１ａの上面との間には厚膜ゲート酸化膜４が形成されており、このｈｉｇｈ−ｋ膜１８および厚膜ゲート酸化膜４が高電圧ＭＩＳＦＥＴのゲート絶縁膜として働く。
【０１０７】
次に、図３２に示すように、層間絶縁膜１６上にさらに層間絶縁膜３０を堆積し、層間絶縁膜３０の表面からゲート電極９、１０、メタルゲート電極２０およびシリサイド１５のそれぞれに達するコンタクトホール３１を形成する。続いて、コンタクトホール３１内に導体を充填してコンタクトプラグ３２を形成した後、周知の技術であるダマシンプロセスによって、層間絶縁膜３０およびコンタクトプラグ３２上にダマシン配線３３および層間絶縁膜３４を形成することで、本実施の形態の半導体装置を完成する。
【０１０８】
本実施の形態の半導体装置では、前記実施の形態２におけるＭＯＮＯＳメモリおよび低電圧ＭＩＳＦＥＴのように、ＭＯＮＯＳメモリ、高電圧ＭＩＳＦＥＴおよび低電圧ＭＩＳＦＥＴの全てのゲート電極を同工程でメタルゲート電極としており、ゲート電極上にシリサイドを形成する必要がない。このため、本実施の形態の半導体装置によれば、前記実施の形態２と同様の効果に加え、層間絶縁膜１６の上面の高低差は不要であり、層間絶縁膜１６の上面をＣＭＰにより研磨する際に研磨用のパッドに柔らかいものを使用する必要がないため、平坦化が容易となる利点がある。また、層間絶縁膜１６の表面に段差がないため、研磨残りの発生を防ぐことができ、さらに、後の配線の形成も容易に行うことができる。
【０１０９】
なお、高電圧ＭＩＳＦＥＴ形成領域においては厚膜ゲート酸化膜４は除去されずに残るため、厚膜ゲート酸化膜４は高電圧ＭＩＳＦＥＴ形成領域のダミーゲート電極１１を除去する際のＲＩＥによりプラズマダメージを受けたままとなる。
【０１１０】
（実施の形態４）
前記実施の形態１、２では、半導体基板上にポリシリコンゲートを有するＭＩＳＦＥＴと、ダマシンプロセスによって形成したメタルゲートとを有するＭＩＳＦＥＴとを混載させる工程において、層間絶縁膜の上面に段差が形成されていた。本実施の形態では、半導体基板上にポリシリコンゲートを有するＭＯＮＯＳメモリおよび高電圧ＭＩＳＦＥＴと、メタルゲートを有する低電圧ＭＩＳＦＥＴを混載させ、なおかつ層間絶縁膜に段差が形成されない半導体装置の製造工程を説明する。
【０１１１】
以下に、図３３〜図４３を用いて本実施の形態のＭＯＮＯＳメモリ、高電圧ＭＩＳＦＥＴおよび低電圧ＭＩＳＦＥＴの製造方法を工程順に説明する。
【０１１２】
まず、図３３に示すように、前記実施の形態１と同様の工程で素子分離層２の形成されたシリコン基板１を熱酸化してシリコン基板１の主面に酸化膜を形成した後に、シリコン基板１の主面にｐ型の不純物（たとえばＢやＢＦ２）をイオン注入することにより、シリコン基板１の主面にｐウエル１ａを形成し、前記酸化膜を除去する。その後、ｐウエル１ａの上面に、周知の二種ゲート酸化プロセスにより厚膜ゲート酸化膜４および薄膜ゲート酸化膜５を形成し、それらのゲート酸化膜の形成されたシリコン基板１の主面上にポリシリコン膜６、酸化シリコン膜２５、ポリシリコン膜２６およびキャップ酸化膜７を順次ＣＶＤ法により堆積する。
【０１１３】
次に、図３４に示すように、パターニングされたフォトレジストをマスクとしたドライエッチングにより低電圧ＭＩＳＦＥＴ形成領域以外の領域のキャップ酸化膜７、ポリシリコン膜２６および酸化シリコン膜２５を除去し、ＭＯＮＯＳメモリ形成領域および高電圧ＭＩＳＦＥＴ形成領域のポリシリコン膜６の上面を露出した後、フォトレジストを除去する。
【０１１４】
次に、図３５に示すように、フォトレジストをマスクとしたドライエッチングによりＭＯＮＯＳメモリ形成領域のポリシリコン膜６および薄膜ゲート酸化膜５を除去し、ｐウエル１ａの上面を露出させる。その後、フォトレジストを除去し、露出したＭＯＮＯＳメモリ形成領域のｐウエル１ａ、高電圧ＭＩＳＦＥＴ形成領域のポリシリコン膜６および低電圧ＭＩＳＦＥＴ形成領域のキャップ酸化膜７上に、ボトム酸化膜、窒化シリコン膜およびトップ酸化膜の三層からなるＯＮＯ膜８をＣＶＤ法により堆積する。
【０１１５】
次に、図３６に示すように、ＣＶＤ法によりＯＮＯ膜８上にポリシリコン膜を堆積する。その後、フォトレジストをマスクとしてドライエッチングを行い、ポリシリコン膜およびＯＮＯ膜８をパターニングする。これにより、ＭＯＮＯＳメモリ形成領域におけるｐウエル１ａ上のＯＮＯ膜８上部にポリシリコン膜からなるゲート電極９を形成した後、フォトレジストを除去する。
【０１１６】
次に、図３７に示すように、ＭＯＮＯＳメモリ形成領域および高電圧ＭＩＳＦＥＴ形成領域のゲート電極形成領域にフォトレジストを形成する。その後、フォトレジストおよびキャップ酸化膜７をマスクとしたドライエッチングにより、高電圧ＭＩＳＦＥＴ形成領域のポリシリコン膜６および厚膜ゲート酸化膜４の一部を選択的に除去し、ｐウエル１ａ上の厚膜ゲート酸化膜４の上部にポリシリコン膜６からなるゲート電極１０を形成する。その後、アッシングによりフォトレジストを除去する。
【０１１７】
次に、図３８に示すように、ＭＯＮＯＳメモリ形成領域および高電圧ＭＩＳＦＥＴ形成領域をフォトレジストで覆い、低電圧ＭＩＳＦＥＴ形成領域のゲート電極形成領域をフォトレジストで覆う。その後、フォトレジストをマスクとしたドライエッチングにより、キャップ酸化膜７、ポリシリコン膜２６、酸化シリコン膜２５、ポリシリコン膜６および薄膜ゲート酸化膜５の一部を選択的に除去する。これにより、ポリシリコン膜２６、酸化シリコン膜２５、ポリシリコン膜６および薄膜ゲート酸化膜５からなり、キャップ酸化膜７が上部に形成されたダミーゲート電極１１を形成する。その後、フォトレジストを除去する。
【０１１８】
次に、図３９に示すように、ゲート電極９、１０およびキャップ酸化膜７をマスクとしてｐウエル１ａの上面にｎ型の不純物（たとえばＡｓやＰ）をイオン注入することにより、エクステンション領域１２を形成する。その後、シリコン基板１の主面側の全面上に窒化シリコン膜をＣＶＤ法により堆積した後、ドライエッチングによって窒化シリコン膜をエッチングし、ゲート電極９、１０およびダミーゲート電極１１の側壁に窒化シリコン膜からなるサイドウォールスペーサ１３を形成する。
【０１１９】
次に、図４０に示すように、ゲート電極９、１０、キャップ酸化膜７およびサイドウォールスペーサ１３をマスクとして、ｐウエル１ａの上面にｎ型の不純物（たとえばＡｓやＰ）をエクステンション領域よりも高濃度でイオン注入する。その後、注入した不純物の活性化のためのアニールを行うことにより、ＭＯＮＯＳメモリ形成領域、高電圧ＭＩＳＦＥＴ形成領域および低電圧ＭＩＳＦＥＴ形成領域のそれぞれのｐウエル１ａの上面にソース・ドレイン領域１４を形成する。続いて、公知のサリサイドプロセスにより、ゲート電極９、１０およびソース・ドレイン領域１４のそれぞれの表面にシリサイド１５を形成する。なお、このときキャップ酸化膜７の表面にはシリサイドは形成されない。
【０１２０】
次に、図４１に示すように、シリコン基板１の主面側の全面上に酸化シリコンからなる層間絶縁膜１６を、ゲート電極９、１０およびダミーゲート電極１１のそれぞれを覆うようにＣＶＤ法により堆積する。その後、ＣＭＰにより層間絶縁膜１６の表面およびキャップ酸化膜７を、ダミーゲート電極１１の一部であるポリシリコン膜２６の上面が露出するまで研磨し、平坦化する。その後、ドライエッチングまたはウェットエッチングによりポリシリコン膜２６、酸化シリコン膜２５およびポリシリコン膜６からなるダミーゲート電極１１および薄膜ゲート酸化膜５を除去する。
【０１２１】
次に、図４２に示すように、シリコン基板１を熱酸化することにより、低電圧ＭＩＳＦＥＴ形成領域の露出したｐウエル１ａの上面にゲート酸化膜１７を形成した後、層間絶縁膜１６上、ゲート酸化膜１７上およびサイドウォールスペーサ１３の内壁および上面上にｈｉｇｈ−ｋ膜１８およびメタル膜をＣＶＤ法により順次堆積する。なお、ｈｉｇｈ−ｋ膜１８は、ＨｆＯ２、ＨｆＯＮまたはＨｆＳｉＯＮなどの高い誘電率を有する物質をＣＶＤ法やＡＬＤ法で堆積することで形成できる。また、メタル膜は、ＷやＴｉＮなどをスパッタリングで堆積することで形成できる。その後、メタル膜およびｈｉｇｈ−ｋ膜１８をＣＭＰにより層間絶縁膜１６の上面が露出するまで研磨することで、メタル膜からなるメタルゲート電極２０を低電圧ＭＩＳＦＥＴ形成領域に形成する。
【０１２２】
次に、図４３に示すように、公知の配線プロセスにより配線を行う。すなわち、層間絶縁膜１６上にさらに層間絶縁膜３０を堆積し、層間絶縁膜３０の表面からゲート電極９、１０、メタルゲート電極２０およびシリサイド１５のそれぞれに達するコンタクトホール３１を形成する。その後、コンタクトホール３１内にＷなどの導体を充填してコンタクトプラグ３２を形成した後、ダマシンプロセスによって層間絶縁膜３０およびコンタクトプラグ３２上にダマシン配線３３および層間絶縁膜３４を形成する。これにより、本実施の形態の半導体装置を完成する。
【０１２３】
本実施の形態の半導体装置では、前記実施の形態１と同様に、ダマシンプロセスを用いてｈｉｇｈ−ｋ膜１８およびメタルゲート電極２０を形成するため、ｈｉｇｈ−ｋ膜１８およびメタルゲート電極２０がソース・ドレイン領域活性化のためのアニールにさらされることがない。また、プラズマダメージを受けた薄膜ゲート酸化膜５を除去し、ゲート酸化膜１７を形成することで、完成した半導体装置の低電圧ＭＩＳＦＥＴにプラズマダメージを残さず、高性能で高信頼な低電圧ＭＩＳＦＥＴを形成することを可能としている。
【０１２４】
また、本実施の形態の半導体装置では、前記実施の形態１と違い、層間絶縁膜１６の上面に段差が形成されていない。このため、層間絶縁膜１６の上面をＣＭＰにより研磨する際に研磨用のパッドに柔らかいものを使用する必要がなく、平坦化が容易となり、メタルゲート電極２０を容易に精度よく形成できる。また、層間絶縁膜１６の上面に段差がないため、後の配線の形成も容易に行うことができる。
【０１２５】
また、前記実施の形態３と違い、本実施の形態ではＭＯＮＯＳメモリ形成領域および高電圧ＭＩＳＦＥＴ形成領域にダミーゲート電極を形成しておらず、ＭＯＮＯＳメモリ形成領域および高電圧ＭＩＳＦＥＴ形成領域においてダミーゲート電極を除去するためのＲＩＥ工程がない。このため、本実施の形態のＭＯＮＯＳメモリおよび高電圧ＭＩＳＦＥＴにはプラズマダメージを受けたゲート絶縁膜が残ることがない。
【０１２６】
また、本実施の形態におけるダマシンメタルゲートプロセスでは、ダミーゲート電極１１上にキャップ酸化膜７を形成し、ダミーゲート電極１１上にシリサイドが形成されることを防ぎ、工程数の増加を抑えることを可能としている。
【０１２７】
これにより、工程数を抑えた上で、高性能で高信頼な低電圧ＭＩＳＦＥＴと同時に、高信頼なＭＯＮＯＳメモリおよび高電圧ＭＩＳＦＥＴのそれぞれを同一の半導体基板上に形成することができ、半導体装置の製造時にかかるコストの削減を可能としている。
【０１２８】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【０１２９】
本発明は、半導体基板上にＭＯＮＯＳ型不揮発性メモリを形成する半導体装置に幅広く利用されるものである。
【符号の説明】
【０１３０】
１  シリコン基板
１ａ  ｐウエル
２  素子分離層
３  酸化膜
４  厚膜ゲート酸化膜
５  薄膜ゲート酸化膜
６、２６  ポリシリコン膜
７、２４  キャップ酸化膜
８  ＯＮＯ膜
９、１０  ゲート電極
１１、２３  ダミーゲート電極
１２  エクステンション領域
１３  サイドウォールスペーサ
１４  ソース・ドレイン領域
１５  シリサイド
１６、３０、３４  層間絶縁膜
１７  ゲート酸化膜
１８  ｈｉｇｈ−ｋ膜
１９  メタル膜
２０  メタルゲート電極
２１  ボトム酸化膜
２２  窒化シリコン膜
２５  酸化シリコン膜
３１  コンタクトホール
３２  コンタクトプラグ
３３  ダマシン配線
５０〜５６  フォトレジスト
【図１】
0005550286.tif 000002
【図２】
0005550286.tif 000003
【図３】
0005550286.tif 000004
【図４】
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【図５】
0005550286.tif 000006
【図６】
0005550286.tif 000007
【図７】
0005550286.tif 000008
【図８】
0005550286.tif 000009
【図９】
0005550286.tif 000010
【図１０】
0005550286.tif 000011
【図１１】
0005550286.tif 000012
【図１２】
0005550286.tif 000013
【図１３】
0005550286.tif 000014
【図１４】
0005550286.tif 000015
【図１５】
0005550286.tif 000016
【図１６】
0005550286.tif 000017
【図１７】
0005550286.tif 000018
【図１８】
0005550286.tif 000019
【図１９】
0005550286.tif 000020
【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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