(57)【特許請求の範囲】
【請求項１】
情報を送信する送信部と、
情報を受信する受信部と、
入力される基準電圧に応じて、前記送信部または前記受信部のインピーダンスを別々に調整するインピーダンス調整部と、
前記基準電圧を生成し、前記インピーダンス調整部に供給する基準電圧生成部と、
前記送信部のインピーダンス調整時か、前記受信部のインピーダンス調整時かに応じて異なる基準電圧を選択し、選択した基準電圧を前記基準電圧生成部に生成させる選択部と、を有し、
前記インピーダンス調整部は、
前記送信部または前記受信部のインピーダンスを調整するための、前記送信部と前記受信部で共通の制御信号を出力する制御部と、
前記基準電圧生成部で生成される第１の基準電圧に応じたタイミングで、前記送信部のインピーダンスを調整する前記制御信号を保持する第１の保持部と、
前記基準電圧生成部で生成される第２の基準電圧に応じたタイミングで、前記受信部のインピーダンスを調整する前記制御信号を保持する第２の保持部と、
前記送信部のインピーダンス調整時か、前記受信部のインピーダンス調整時かに応じて、前記制御部からの前記制御信号を前記第１の保持部または前記第２の保持部の何れに保持させるか選択する選択部と、
を有することを特徴とする半導体装置。
【請求項２】
外部の基準抵抗と接続され、前記制御部からの前記制御信号によりインピーダンスが変化されるスイッチ素子と、
前記基準抵抗と前記スイッチ素子との中点の電位と、前記基準電圧との比較結果に応じたタイミングで、前記第１の保持部または前記第２の保持部に前記制御信号を保持させる保持信号を出力する比較部と、
を有することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記基準電圧生成部は、ＶＤＤ電源とＶＳＳ電源間に直列に接続された抵抗のペアを複数有し、
各ペアの中点は互いに接続され、
前記各ペアの一方の抵抗が、前記選択部で選択された基準電圧に応じた制御信号により、オンまたはオフされることにより、前記中点の電位が前記基準電圧として前記インピーダンス調整部に供給されることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記選択部は、一定期間ごとに、前記基準電圧生成部に、前記送信部のインピーダンス調整用の基準電圧を生成させるか、前記受信部のインピーダンス調整用の基準電圧を生成させるかを切り替えることを特徴とする請求項１乃至３の何れか一項に記載の半導体装置。
【請求項５】
基準抵抗と、
情報を送信する送信部と、情報を受信する受信部と、入力される基準電圧と前記基準抵抗に応じて、前記送信部または前記受信部のインピーダンスを別々に調整するインピーダンス調整部と、前記基準電圧を生成し、前記インピーダンス調整部に供給する基準電圧生成部と、前記送信部のインピーダンス調整時か、前記受信部のインピーダンス調整時かに応じて異なる基準電圧を選択し、選択した基準電圧を前記基準電圧生成部に生成させる選択部と、を具備した半導体装置と、を有し、
前記インピーダンス調整部は、
前記送信部または前記受信部のインピーダンスを調整するための、前記送信部と前記受信部で共通の制御信号を出力する制御部と、
前記基準電圧生成部で生成される第１の基準電圧に応じたタイミングで、前記送信部のインピーダンスを調整する前記制御信号を保持する第１の保持部と、
前記基準電圧生成部で生成される第２の基準電圧に応じたタイミングで、前記受信部のインピーダンスを調整する前記制御信号を保持する第２の保持部と、
前記送信部のインピーダンス調整時か、前記受信部のインピーダンス調整時かに応じて、前記制御部からの前記制御信号を前記第１の保持部または前記第２の保持部の何れに保持させるか選択する選択部と、
を有することを特徴とする回路基板装置。
【請求項６】
記憶装置と、
プロセッサ装置と、
前記プロセッサ装置からの情報を前記記憶装置へ送信する送信部と、前記記憶装置からの情報を受信する受信部と、入力される基準電圧に応じて、前記送信部または前記受信部のインピーダンスを別々に調整するインピーダンス調整部と、前記基準電圧を生成し、前記インピーダンス調整部に供給する基準電圧生成部と、前記送信部のインピーダンス調整時か、前記受信部のインピーダンス調整時かに応じて異なる基準電圧を選択し、選択した基準電圧を前記基準電圧生成部に生成させる選択部と、を具備した半導体装置と、を有し、
前記インピーダンス調整部は、
前記送信部または前記受信部のインピーダンスを調整するための、前記送信部と前記受信部で共通の制御信号を出力する制御部と、
前記基準電圧生成部で生成される第１の基準電圧に応じたタイミングで、前記送信部のインピーダンスを調整する前記制御信号を保持する第１の保持部と、
前記基準電圧生成部で生成される第２の基準電圧に応じたタイミングで、前記受信部のインピーダンスを調整する前記制御信号を保持する第２の保持部と、
前記送信部のインピーダンス調整時か、前記受信部のインピーダンス調整時かに応じて、前記制御部からの前記制御信号を前記第１の保持部または前記第２の保持部の何れに保持させるか選択する選択部と、
を有することを特徴とする情報処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、回路基板装置及び情報処理装置に関する。
【背景技術】
【０００２】
高速メモリインタフェイス規格として、たとえば、ＤＤＲ３（Double-Data-Rate3）インタフェイスのＪＥＤＥＣ（Joint Electron Device Engineering Council）規格（ＪＥＳＤ７９−３Ｅ）がある。このようなインタフェイスでは、出力ドライバ（以下送信部という）の送信インピーダンスや受信部の終端インピーダンスが、一定の抵抗値を基準に、その抵抗値の何倍（または何分の１）になるように規格されている。
【０００３】
インタフェイスを半導体で実現する場合、インタフェイスの送信インピーダンスや終端インピーダンスは、製造（プロセス）バラツキや、使用時の電源電圧、温度変化によって、大きく変動する。そのため、半導体外部に基準抵抗を接続し、その抵抗値を基準にインタフェイス回路のインピーダンス調整を行うことが知られている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−６０６２９号公報
【特許文献２】特開２００６−６６８３３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、たとえば、伝送波形改善などのために、送信部の送信インピーダンスと受信部の終端インピーダンスを、それぞれ別々の値に設定したい場合、インピーダンス調整回路、外部基準抵抗をそれぞれ別に持つことで異なる値が設定できる。
【０００６】
しかしながら、その場合、回路規模が増大するという問題があった。
【課題を解決するための手段】
【０００７】
発明の一観点によれば、情報を送信する送信部と、情報を受信する受信部と、入力される基準電圧に応じて、前記送信部または前記受信部のインピーダンスを別々に調整するインピーダンス調整部と、前記基準電圧を生成し、前記インピーダンス調整部に供給する基準電圧生成部と、前記送信部のインピーダンス調整時か、前記受信部のインピーダンス調整時かに応じて異なる基準電圧を選択し、選択した基準電圧を前記基準電圧生成部に生成させる選択部と、を備えた半導体装置が提供される。
【発明の効果】
【０００８】
開示の半導体装置、回路基板装置及び情報処理装置によれば、小規模な回路で送受信に応じた最適なインピーダンス調整が行える。
【図面の簡単な説明】
【０００９】
【図１】第１の実施の形態の半導体装置の一例を示す図である。
【図２】回路基板装置の一実施の形態を示す図である。
【図３】送信部の回路例を示す図である。
【図４】ｐＭＯＳスイッチ素子の一例を示す図である。
【図５】ｎＭＯＳスイッチ素子の一例を示す図である。
【図６】保持信号生成部の一例を示す図である。
【図７】基準電圧生成部の一例を示す図である。
【図８】インピーダンス調整時の各部の信号の一例の様子を示すタイミングチャートである。
【図９】保持信号生成部の変形例を示す図である。
【図１０】送信部と受信部のインピーダンスの調整機能を有した半導体装置の搭載例を示す図である。
【発明を実施するための形態】
【００１０】
以下、本発明の実施の形態を、図面を参照しつつ説明する。
＜第１の実施の形態＞
図１は、第１の実施の形態の半導体装置の一例を示す図である。
【００１１】
半導体装置１０は、たとえば、記憶装置２０をコントロールするメモリコントローラ内のＬＳＩ（Large Scale Integrated circuit）チップであり、送信部１１、受信部１２、インピーダンス調整部１３、基準電圧生成部１４、選択部１５を有している。
【００１２】
送信部１１は、記憶装置２０に対して、たとえば、図示しないプロセッサ装置からの情報を送信し、受信部１２は、記憶装置２０からの情報を受信する。
インピーダンス調整部１３は、基準電圧生成部１４から入力される基準電圧と、外部の基準抵抗（一端がたとえば、ＶＳＳ電源と接続されている）に応じて、送信部１１または受信部１２のインピーダンスを別々に調整する。
【００１３】
基準電圧生成部１４は、基準電圧を生成し、インピーダンス調整部１３に供給する。
選択部１５は、送信部１１のインピーダンス調整時か、受信部１２のインピーダンス調整時かに応じて異なる基準電圧を選択し、選択した基準電圧を基準電圧生成部１４に生成させる。たとえば、選択部１５は、複数の基準電圧生成用の制御信号を入力し、それらの制御信号を、送信部１１のインピーダンス調整時か、受信部１２のインピーダンス調整時かに応じて選択し、基準電圧生成部１４に供給する。
【００１４】
なお、送信部１１のインピーダンス調整時か、受信部１２のインピーダンス調整時かは、図示しない制御部からの選択信号によって指定される（詳細は後述する）。
以下、半導体装置１０の動作を説明する。
【００１５】
送信部１１のインピーダンス調整時、選択部１５において、送信部１１のインピーダンス調整用の基準電圧が選択され、基準電圧生成部１４は、選択された基準電圧を生成する。インピーダンス調整部１３は、基準電圧生成部１４で生成された基準電圧と、外部の基準抵抗２１に応じて、送信部１１のインピーダンスを調整する。
【００１６】
受信部１２のインピーダンス調整時、選択部１５において、受信部１２のインピーダンス調整用の基準電圧が選択され、基準電圧生成部１４は、選択された基準電圧を生成する。インピーダンス調整部１３は、基準電圧生成部１４で生成された基準電圧と、外部の基準抵抗２１に応じて、受信部１２のインピーダンスを調整する。インピーダンス調整部１３と、その動作の詳細については後述する。
【００１７】
上記のように、選択部１５により選択される基準電圧の値に応じて、送信部１１と受信部１２のインピーダンス調整を別々に行うことで、送信部１１及び受信部１２に異なるインピーダンスを設定でき、送受信に応じた最適なインピーダンス調整が行える。また、送信部１１と受信部１２のインピーダンス設定用にインピーダンス調整回路、基準抵抗をそれぞれ別に持たなくて済むので、回路規模の縮小化及びそれに伴う省電力化が期待できる。
【００１８】
＜第２の実施の形態＞
図２は、回路基板装置の一実施の形態を示す図である。
回路基板装置３０は、たとえば、ＤＤＲ  ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）などの記憶装置４０を制御するメモリコントローラまたは、記憶装置４０を制御する機能を有したマザーボードなどである。回路基板装置３０は、図２に示すように、半導体装置３１と、一端をＶＳＳ電源に接続した基準抵抗３２を有している。
【００１９】
半導体装置３１は、図１に示した半導体装置１０の各機能を有し、送信部５０、受信部５１、制御部５２、保持部５３，５４，５５，５６、セレクタ５７，５８，５９、基準電圧生成部６０、保持信号生成部６１を有している。図２に示した例では、制御部５２、保持部５３〜５６、セレクタ５７，５８及び保持信号生成部６１が、インピーダンス調整部３１ａとして機能する。
【００２０】
送信部５０は、たとえば、メモリコントローラの出力ドライバであり、ＣＰＵ（Central Processing Unit）４１から送られてくる送信データを、記憶装置４０に送信する。送信部５０は、複数のｐチャネル型ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）（以下ｐＭＯＳと略す）を有したスイッチ素子と、複数のｎチャネル型ＭＯＳＦＥＴ（以下ｎＭＯＳと略す）を有したスイッチ素子を有する。
【００２１】
受信部５１は、記憶装置４０からデータを受信し、たとえば、ＣＰＵ４１に受信データとして通知する。受信部５１は、終端抵抗として、送信部５０と同様に、たとえば、複数のｐＭＯＳを有したスイッチ素子と、複数のｎＭＯＳを有したスイッチ素子を有している。
【００２２】
制御部５２は、送信部５０のインピーダンス調整時か受信部５１のインピーダンス調整時かを示す選択信号をセレクタ５７〜５９に出力する。制御部５２は、たとえば、クロック信号に応じて、一定期間ごとに、送信部５０のインピーダンス調整と、受信部５１のインピーダンス調整を繰り返すように、インピーダンス調整部３１ａの制御を行う。また、制御部５２は、保持部５３〜５６及び保持信号生成部６１に、送信部５０及び受信部５１のインピーダンスを調整するための、送信部５０と受信部５１で共通の制御信号を出力する。
【００２３】
本実施の形態において、制御信号は２種類ある。１つは、送信部５０及び受信部５１におけるスイッチ素子のｐＭＯＳの使用数を制御することで、インピーダンスを調整する制御信号（以下ｐＭＯＳ制御信号という）である。もう１つは、送信部５０及び受信部５１におけるスイッチ素子のｎＭＯＳの使用数を制御することで、インピーダンスを調整する制御信号（以下ｎＭＯＳ制御信号という）である。ｐＭＯＳ制御信号とｎＭＯＳ制御信号によって、送信部５０及び受信部５１のスイッチ素子において用いられるｐＭＯＳまたはｎＭＯＳの数が決まり、インピーダンスが調整される。
【００２４】
保持部５３は、保持信号生成部６１から出力される一方の保持信号（以下ｐＭＯＳ側の保持信号という）がセレクタ５７を介して入力されると、制御部５２から出力される送信部５０へのｐＭＯＳ制御信号を保持する。ｐＭＯＳ用の保持信号は、送信部５０のインピーダンス調整時にセレクタ５７により選択されて保持部５３に入力される。これにより、保持部５３に入力されるｐＭＯＳ側の保持信号は、保持信号生成部６１から、送信部５０のインピーダンス調整用の基準電圧に応じたタイミングで出力されたものとなる。
【００２５】
保持部５４は、保持信号生成部６１から出力されるｐＭＯＳ側の保持信号がセレクタ５７を介して入力されると、制御部５２から出力される受信部５１へのｐＭＯＳ制御信号を保持する。ｐＭＯＳ用の保持信号は、受信部５１のインピーダンス調整時にセレクタ５７により選択されて保持部５４に入力される。これにより、保持部５４に入力されるｐＭＯＳ側の保持信号は、保持信号生成部６１から、受信部５１のインピーダンス調整用の基準電圧に応じたタイミングで出力されたものとなる。
【００２６】
保持部５５は、保持信号生成部６１から出力される他方の保持信号（以下ｎＭＯＳ側の保持信号という）がセレクタ５８を介して入力されると、制御部５２から出力される受信部５１へのｎＭＯＳ制御信号を保持する。ｎＭＯＳ用の保持信号は、受信部５１のインピーダンス調整時にセレクタ５８により選択されて保持部５５に入力される。これにより、保持部５５に入力されるｎＭＯＳ側の保持信号は、保持信号生成部６１から、受信部５１のインピーダンス調整用の基準電圧に応じたタイミングで出力されたものとなる。
【００２７】
保持部５６は、保持信号生成部６１から出力されるｎＭＯＳ側の保持信号がセレクタ５８を介して入力されると、制御部５２から出力される送信部５０へのｎＭＯＳ制御信号を保持する。ｎＭＯＳ用の保持信号は、送信部５０のインピーダンス調整時にセレクタ５８により選択されて保持部５６に入力される。これにより、保持部５６に入力されるｎＭＯＳ側の保持信号は、保持信号生成部６１から、送信部５０のインピーダンス調整用の基準電圧に応じたタイミングで出力されたものとなる。
【００２８】
保持部５３〜５６は、たとえば、フリップフロップなどで実現される。
セレクタ５７は、送信部５０のインピーダンス調整時か、受信部５１のインピーダンス調整時かに応じて、保持信号生成部６１から出力されるｐＭＯＳ側の保持信号を、保持部５３または保持部５４の何れかに出力する。
【００２９】
セレクタ５８は、送信部５０のインピーダンス調整時か、受信部５１のインピーダンス調整時かに応じて、保持信号生成部６１から出力されるｎＭＯＳ側の保持信号を、保持部５５または保持部５６の何れかに出力する。
【００３０】
セレクタ５９は、送信部５０のインピーダンス調整時か、受信部５１のインピーダンス調整時かに応じて、たとえば、ＣＰＵ４１から供給される、２種類の基準電圧生成用の制御信号の何れかを選択し、基準電圧生成部６０に供給する。
【００３１】
セレクタ５７〜５９では、たとえば、制御部５２からの選択信号により、送信部５０のインピーダンス調整時か、受信部５１のインピーダンス調整時かが指定される。
基準電圧生成部６０は、セレクタ５９で選択された制御信号に応じた基準電圧を生成する。
【００３２】
保持信号生成部６１は、制御部５２からｐＭＯＳ制御信号及びｎＭＯＳ制御信号を入力する。そして、保持信号生成部６１は、ｐＭＯＳ制御信号、ｎＭＯＳ制御信号、基準電圧生成部６０で生成された基準電圧及び基準抵抗３２を基に、ｐＭＯＳ側の保持信号及びｎＭＯＳ側の保持信号を生成する。
【００３３】
以下、各部の回路例を説明する。
（送信部５０の一例）
図３は、送信部の回路例を示す図である。また、図４は、ｐＭＯＳスイッチ素子の一例、図５は、ｎＭＯＳスイッチ素子の一例を示す図である。
【００３４】
図３に示されるように、送信部５０は、たとえば、ｐＭＯＳスイッチ素子５０ａと、ｎＭＯＳスイッチ素子５０ｂを有している。ｐＭＯＳスイッチ素子５０ａは、図４に示されるように、たとえば、ＯＲ回路７１とｐＭＯＳ７２を具備した複数のスイッチ素子７０−１，７０−２，…，７０−ｎを有している。
【００３５】
ＯＲ回路７１は保持部５３から供給されるｐＭＯＳ制御信号と、ＣＰＵ４１側からの送信データを入力する。ＯＲ回路７１の出力端子は、ｐＭＯＳ７２のゲートに接続されている。ｐＭＯＳ７２の一方の入出力端子はＶＤＤ電源と接続されており、他方の入出力端子（スイッチ素子７０−１〜７０−ｎの出力端子）は、記憶装置４０とｎＭＯＳスイッチ素子５０ｂに接続されている。
【００３６】
各スイッチ素子７０−１〜７０−ｎへは、別々にｐＭＯＳ制御信号が供給され、スイッチ素子７０−１〜７０−ｎは、個々に制御される。ＣＰＵ４１側からの送信データは、各スイッチ素子７０−１〜７０−ｎに共通のものが入力される。また、各スイッチ素子７０−１〜７０−ｎの出力端子は共通に接続されている。
【００３７】
たとえば、“１”のｐＭＯＳ制御信号がスイッチ素子７０−１のＯＲ回路７１に入力されている場合、ＯＲ回路７１は送信データの値に係わらず、“１”を出力する。これにより、ｐＭＯＳ７２は送信データの値に係わらず、オフ状態となる。つまり、“１”のｐＭＯＳ制御信号が入力されるスイッチ素子は無効状態となり、用いられない。
【００３８】
一方、“０”のｐＭＯＳ制御信号がスイッチ素子７０−１のＯＲ回路７１に入力されている場合、ＯＲ回路７１は送信データが“０”の場合は、“０”を出力する。この場合、ｐＭＯＳ７２はオン状態となる。送信データが“１”の場合、ＯＲ回路７１は“１”を出力し、ｐＭＯＳ７２はオフ状態となる。
【００３９】
ｎＭＯＳスイッチ素子５０ｂは、図５に示されるように、ＡＮＤ回路８１とｎＭＯＳ８２を具備した複数のスイッチ素子８０−１，８０−２，…，８０−ｎを有している。
ＡＮＤ回路８１は保持部５６から供給されるｎＭＯＳ制御信号と、ＣＰＵ４１側からの送信データを入力する。ＡＮＤ回路８１の出力端子は、ｎＭＯＳ８２のゲートに接続されている。ｎＭＯＳ８２の一方の入出力端子はＶＳＳ電源と接続されており、他方の入出力端子（スイッチ素子８０−１〜８０−ｎの出力端子）は、記憶装置４０とｐＭＯＳスイッチ素子５０ａに接続されている。
【００４０】
各スイッチ素子８０−１〜８０−ｎへは、別々にｎＭＯＳ制御信号が供給され、スイッチ素子８０−１〜８０−ｎは、個々に制御される。ＣＰＵ４１側からの送信データは、各スイッチ素子８０−１〜８０−ｎに共通のものが入力される。
【００４１】
たとえば、“０”のｎＭＯＳ制御信号がスイッチ素子８０−１のＡＮＤ回路８１に入力されている場合、ＡＮＤ回路８１は送信データの値に係わらず、“０”を出力する。これにより、ｎＭＯＳ８２は送信データの値に係わらず、オフ状態となる。つまり、“０”のｎＭＯＳ制御信号が入力されるスイッチ素子は無効状態となり、用いられない。
【００４２】
一方、“１”のｎＭＯＳ制御信号がスイッチ素子８０−１のＡＮＤ回路８１に入力されている場合、ＡＮＤ回路８１は送信データが“０”の場合は、“０”を出力する。この場合、ｎＭＯＳ８２はオフ状態となる。送信データが“１”の場合、ＡＮＤ回路８１は“１”を出力し、ｎＭＯＳ８２はオン状態となる。
【００４３】
ｐＭＯＳ制御信号、ｎＭＯＳ制御信号により、スイッチ素子７０−１〜７０−ｎ、８０−１〜８０−ｎの使用数を調整することによって、インピーダンスが調整される。
以下では、ｐＭＯＳスイッチ素子５０ａにおいては、“０”のｐＭＯＳ制御信号が入力されるスイッチ素子のｐＭＯＳが全てオンのときのインピーダンスを、ｐＭＯＳスイッチ素子５０ａに設定する基準のインピーダンスとする。また、ｎＭＯＳスイッチ素子５０ｂにおいては、“１”のｎＭＯＳ制御信号が入力されるスイッチ素子のｎＭＯＳが全てオンのときのインピーダンスを、ｎＭＯＳスイッチ素子５０ｂに設定する基準のインピーダンスとする。
【００４４】
受信部５１についても、送信部５０と同様の回路を有する。
（保持信号生成部６１の一例）
図６は、保持信号生成部の一例を示す図である。
【００４５】
保持信号生成部６１は、ｐＭＯＳスイッチ素子９０，９１、ｎＭＯＳスイッチ素子９２、コンパレータ９３，９４、抵抗９５ａ，９５ｂを有している。
ｐＭＯＳスイッチ素子９０，９１は、たとえば、図４に示したｐＭＯＳスイッチ素子５０ａと同様の回路により実現される。ただし、ｐＭＯＳスイッチ素子９０，９１は、ＣＰＵ４１側から送信データを入力する代わりに、ＶＳＳ電源によるロウレベルの信号（送信データの“０”に対応）を入力している。ｐＭＯＳスイッチ素子９０，９１のインピーダンスは、制御部５２からのｐＭＯＳ制御信号に応じてオン状態となるｐＭＯＳの数が調整されることによって変化する。このインピーダンスは、同じｐＭＯＳ制御信号の状態における送信部５０または受信部５１のｐＭＯＳスイッチ素子５０ａの基準のインピーダンスと等しい。
【００４６】
ｎＭＯＳスイッチ素子９２は、たとえば、図５に示したｎＭＯＳスイッチ素子５０ｂと同様の回路により実現される。ただし、ＣＰＵ４１側から送信データを入力する代わりに、ＶＤＤ電源によるハイレベルの信号（送信データの“１”に対応）を入力している。ｎＭＯＳスイッチ素子９２のインピーダンスは、制御部５２からのｎＭＯＳ制御信号に応じてオン状態となるｎＭＯＳの数が調整されることによって変化する。このインピーダンスは、同じｎＭＯＳ制御信号の状態における送信部５０または受信部５１のｎＭＯＳスイッチ素子５０ｂの基準のインピーダンスと等しい。
【００４７】
コンパレータ９３は、ｐＭＯＳスイッチ素子９０と基準抵抗３２の間の中点電位と、基準電圧生成部６０で生成される基準電圧とを比較し、比較結果に応じたタイミングでｐＭＯＳ側の保持信号を出力する。中点電位は、ｐＭＯＳスイッチ素子９０と、基準抵抗３２との分圧比で決まる。コンパレータ９３は、たとえば、中点電位が基準電圧に一致したタイミングで、そのときのｐＭＯＳ制御信号を保持部５３または保持部５４に保持させるためのｐＭＯＳ側の保持信号をセレクタ５７に出力する。
【００４８】
これによって、基準電圧に応じて、ｐＭＯＳ制御信号が複数のタイミングで保持されるので、共通のｐＭＯＳ制御信号で送信部５０と受信部５１に異なるインピーダンスを設定することができる。
【００４９】
基準電圧は、送信部５０または受信部５１のｐＭＯＳスイッチ素子５０ａとｎＭＯＳスイッチ素子５０ｂに設定するインピーダンスと同じ値が、ｐＭＯＳスイッチ素子９０に得られたとき、コンパレータ９３から保持信号が出力されるように調整されている。詳細は後述する。
【００５０】
コンパレータ９３からの保持信号により、送信部５０または受信部５１のｐＭＯＳスイッチ素子５０ａに設定するインピーダンスが得られるｐＭＯＳ制御信号が、保持部５３または保持部５４に保持されることになる。
【００５１】
コンパレータ９４は、ｐＭＯＳスイッチ素子９１とｎＭＯＳスイッチ素子９２との間の中点電位と、抵抗９５ａ，９５ｂの中点電位とを比較する。抵抗９５ａ，９５ｂは、同じ抵抗値を有する。
【００５２】
ｐＭＯＳスイッチ素子９１とｎＭＯＳスイッチ素子９２との間の中点電位は、ｐＭＯＳスイッチ素子９１とｎＭＯＳスイッチ素子９２との分圧比で決まる。抵抗９５ａ，９５ｂは、ＶＤＤ電源とＶＳＳ電源との間に直列に接続されており、中点電位はＶＤＤ／２となる。コンパレータ９４は、ｐＭＯＳスイッチ素子９１とｎＭＯＳスイッチ素子９２との間の中点電位がＶＤＤ／２に一致したタイミングで、そのときのｎＭＯＳ制御信号を保持部５５または保持部５６に保持させるための保持信号をセレクタ５８に出力する。つまり、ｐＭＯＳスイッチ素子９１のインピーダンスと、ｎＭＯＳスイッチ素子９２のインピーダンスが一致したタイミングで、ｎＭＯＳ側の保持信号が出力される。
【００５３】
これにより、送信部５０または受信部５１のｎＭＯＳスイッチ素子５０ｂに設定するインピーダンスが得られるｎＭＯＳ制御信号が、保持部５５または保持部５６に保持されることになる。
【００５４】
上記のように、本実施の形態では、ｐＭＯＳスイッチ素子９１とｎＭＯＳスイッチ素子９２のインピーダンスを一致させる。その理由としては、送信部５０において、ｐＭＯＳスイッチ素子５０ａとｎＭＯＳスイッチ素子５０ｂのインピーダンスを等しくして、送信データとして“０”と“１”が入力された場合のインピーダンスを等しくするためである。受信部５１に関しても同様である。
【００５５】
（基準電圧生成部６０の一例）
図７は、基準電圧生成部の一例を示す図である。
基準電圧生成部６０は、ＶＤＤ電源とＶＳＳ電源との間に直列に接続された同じ抵抗値をもつ抵抗１００，１０１のペアを複数有する。図７の例では、６ペア設けられているがこの数に限定されるわけではない。各ペアの中点は互いに接続されており、この中点の電位が基準電圧として保持信号生成部６１に供給される。
【００５６】
また、抵抗１００は、セレクタ５９で選択された制御信号によって、抵抗１００をオンするかオフするかを決定するスイッチ機能を有している。抵抗１００をオンするとは、抵抗１００が所望の抵抗値になることを示し、抵抗１００をオフするとは、抵抗１００の接続が切れる、言い換えると抵抗値が無限大になることを示すものとする。
【００５７】
スイッチ機能は、たとえば、ｎＭＯＳやｐＭＯＳを用いることにより実現される。
抵抗１０１と、オンする抵抗１００の分圧比によって、保持信号生成部６１に供給される基準電圧が決まる。
【００５８】
なお、抵抗１００，１０１は必ずしも同じ抵抗値である必要はなく、生成したい基準電圧に応じて適宜変更可能である。
（インピーダンス調整の一例）
以下、図２に示した半導体装置３１による送信部５０と受信部５１のインピーダンス調整の一例を説明する。ここでは、例として、基準抵抗３２の抵抗値が２００Ωとし、送信部５０にてインピーダンスの基準値として２４０Ω、受信部５１にてインピーダンスの基準値として３００Ωが得られるように調整を行う場合について説明する。なお、これらの値は一例であって、特に限定されるものではない。
【００５９】
送信部５０にインピーダンスとして２４０Ωを設定する場合、図６に示した保持信号生成部６１のコンパレータ９３に、ｐＭＯＳスイッチ素子９０のインピーダンスが２４０Ωのときに保持信号を出力するような基準電圧が入力される。
【００６０】
送信部５０のインピーダンス調整時の基準電圧をＶｒｅｆ１とすると、上記の条件で２４０Ωを得るためのＶｒｅｆ１は、Ｖｒｅｆ１＝（２００／（２４０＋２００））×ＶＤＤ＝（５／１１）×ＶＤＤとなる。
【００６１】
図７に示した基準電圧生成部６０では、制御信号で５つの抵抗１００がオン、１つの抵抗１００がオフの場合、生成される基準電圧は、（１／６／（１／５＋１／６））×ＶＤＤ＝（５／１１）×ＶＤＤとなり、上記のＶｒｅｆ１が得られる。
【００６２】
そのため、たとえば、ＣＰＵ４１は、セレクタ５９に対して、送信部５０のインピーダンス調整用の制御信号として、５つの抵抗１００をオン、１つの抵抗１００をオフさせる６ビットの制御信号を入力する。制御部５２は送信部５０のインピーダンス調整時に、選択信号によってセレクタ５９に上記のような制御信号を選択させることで、基準電圧生成部６０は、（５／１１）×ＶＤＤの基準電圧を生成するようになる。
【００６３】
受信部５１にインピーダンスとして３００Ωを設定する場合、図６に示した保持信号生成部６１のコンパレータ９３に、ｐＭＯＳスイッチ素子９０のインピーダンスが３００Ωのときに保持信号を出力するような基準電圧が入力される。
【００６４】
受信部５１のインピーダンス調整時の基準電圧をＶｒｅｆ２とすると、上記の条件で３００Ωを得るためのＶｒｅｆ２は、Ｖｒｅｆ２＝（２００／（３００＋２００））×ＶＤＤ＝（４／１０）×ＶＤＤとなる。
【００６５】
図７に示した基準電圧生成部６０では、制御信号で４つの抵抗１００がオン、２つの抵抗１００がオフの場合、生成される基準電圧は、（（１／６）／（１／４＋１／６））×ＶＤＤ＝（４／１０）×ＶＤＤとなり、上記のＶｒｅｆ２が得られる。
【００６６】
そのため、たとえば、ＣＰＵ４１は、セレクタ５９に対して、受信部５１のインピーダンス調整用の制御信号として、４つの抵抗１００をオン、２つの抵抗１００をオフさせる６ビットの制御信号を入力する。制御部５２は受信部５１のインピーダンス調整時に、選択信号によってセレクタ５９に上記のような制御信号を選択させることで、基準電圧生成部６０は、（４／１０）×ＶＤＤの基準電圧を生成するようになる。
【００６７】
図８は、インピーダンス調整時の各部の信号の一例の様子を示すタイミングチャートである。
図８中で上から、ｐＭＯＳ制御信号、ｐＭＯＳ側の保持信号、ｎＭＯＳ制御信号、ｎＭＯＳ側の保持信号、基準電圧Ｖｒｅｆを示している。ｐＭＯＳ側の保持信号は、保持信号生成部６１から出力される保持信号のうち、セレクタ５７に入力されるものであり、ｎＭＯＳ側の制御信号は、セレクタ５８に入力されるものである。
【００６８】
なお、ｐＭＯＳ制御信号は、たとえば、図４に示したスイッチ素子７０−１〜７０−ｎの各々に対して入力される複数ビットの信号であるが、図８中では、“１”であるビットの数を模式的に示している。すなわち、“１”であるビット数が少なければ、多くのスイッチ素子７０−１〜７０−ｎが用いられることになる。
【００６９】
同様に、ｎＭＯＳ制御信号は、たとえば、図５に示したスイッチ素子８０−１〜８０−ｎの各々に対して入力される複数ビットの信号であるが、図８中では、“１”であるビットの数を模式的に示している。すなわち、“１”であるビット数が多ければ、多くのスイッチ素子８０−１〜８０−ｎが用いられることになる。
【００７０】
また、以下の例では、保持信号生成部６１のコンパレータ９３は、ｐＭＯＳスイッチ素子９０と基準抵抗３２の中点の電位が基準電圧Ｖｒｅｆに達した場合、ロウレベルのｐＭＯＳ側の保持信号を出力するとして説明する。また、保持信号生成部６１のコンパレータ９４は、ｐＭＯＳスイッチ素子９１とｎＭＯＳスイッチ素子９２のインピーダンスが一致した場合、ロウレベルのｎＭＯＳ側の保持信号を出力するとして説明する。そして、保持部５３〜５６は、ｐＭＯＳ側またはｎＭＯＳ側の保持信号がロウレベルに変化したときに、そのときのｐＭＯＳ制御信号またはｎＭＯＳ制御信号を保持するものとする。
【００７１】
まず、タイミングｔ１〜ｔ５で行われる送信部５０のインピーダンス調整を説明する。
タイミングｔ１〜ｔ３では、送信部５０のｐＭＯＳスイッチ素子５０ａのインピーダンス調整が行われる。まず、制御部５２は、ｐＭＯＳ制御信号で“１”であるビット数を減少させていく。これにより、ｐＭＯＳスイッチ素子９０，９１でオンするｐＭＯＳの数が増加し、ｐＭＯＳスイッチ素子９０，９１のインピーダンスが減少していき、ｐＭＯＳスイッチ素子９０と基準抵抗３２の中点の電位が大きくなる。中点の電位が送信部５０のインピーダンス調整用に設定された基準電圧Ｖｒｅｆ１に達した場合、コンパレータ９３からロウレベルのｐＭＯＳ側の保持信号が出力される（タイミングｔ２）。
【００７２】
送信部５０のインピーダンス調整の場合、セレクタ５７は、保持部５３に対して、保持信号の変化を伝える。保持部５３では、このときのｐＭＯＳ制御信号の状態を保持する。そして、送信部５０のｐＭＯＳスイッチ素子５０ａでは、保持部５３に保持されたｐＭＯＳ制御信号によりインピーダンスの調整が行われ、たとえば、前述の例の場合、インピーダンスの基準値として２４０Ωが設定される。
【００７３】
続いて、タイミングｔ３〜ｔ５では、送信部５０のｎＭＯＳスイッチ素子５０ｂのインピーダンス調整が行われる。制御部５２は、保持部５３に保持されたｐＭＯＳ制御信号を維持したまま、ｎＭＯＳ制御信号で“１”であるビット数を増加させていく。これにより、ｎＭＯＳスイッチ素子９２でオンするｎＭＯＳの数が増加し、ｎＭＯＳスイッチ素子９２のインピーダンスが減少していき、ｐＭＯＳスイッチ素子９１とｎＭＯＳスイッチ素子９２の中点の電位が小さくなる。中点の電位がＶＤＤ／２に達した場合、すなわち、ｐＭＯＳスイッチ素子９１とｎＭＯＳスイッチ素子９２のインピーダンスの値が一致した場合、コンパレータ９４からロウレベルのｎＭＯＳ側の保持信号が出力される（タイミングｔ４）。
【００７４】
送信部５０のインピーダンス調整の場合、セレクタ５８は、保持部５６に対して、保持信号の変化を伝える。保持部５６では、このときのｎＭＯＳ制御信号の状態を保持する。そして、送信部５０のｎＭＯＳスイッチ素子５０ｂでは、保持部５６に保持されたｎＭＯＳ制御信号によりインピーダンスの調整が行われ、たとえば、前述の例の場合、インピーダンスの基準値として、ｐＭＯＳスイッチ素子５０ａと同様に２４０Ωが設定される。
【００７５】
次に、タイミングｔ５〜ｔ９で行われる受信部５１のインピーダンス調整を説明する。
タイミングｔ５〜ｔ７では、受信部５１のｐＭＯＳスイッチ素子のインピーダンス調整が行われる。制御部５２は、ｐＭＯＳ制御信号を、たとえば、ｐＭＯＳスイッチ素子９０，９１のｐＭＯＳを全てオフする状態に戻し、ｎＭＯＳ制御信号を、たとえば、ｎＭＯＳスイッチ素子９２のｎＭＯＳを全てオフする状態に戻す。これにより、ｐＭＯＳ側及びｎＭＯＳ側の保持信号は、両方ハイレベルに戻る（タイミングｔ５）。
【００７６】
また、制御部５２は、受信部５１のインピーダンスを調整する際、セレクタ５９に対して、受信部５１のインピーダンス調整用の基準電圧Ｖｒｅｆ２を生成させる制御信号を選択させる旨の選択信号を供給する。これにより、基準電圧生成部６０からは基準電圧Ｖｒｅｆ２が出力される。
【００７７】
その後、制御部５２は、ｐＭＯＳ制御信号で“１”であるビット数を減少させていく。これにより、ｐＭＯＳスイッチ素子９０，９１のインピーダンスが減少していき、ｐＭＯＳスイッチ素子９０と基準抵抗３２の中点の電位が大きくなる。中点の電位が基準電圧Ｖｒｅｆ２に達した場合、コンパレータ９３からロウレベルのｐＭＯＳ側の保持信号が出力される（タイミングｔ６）。
【００７８】
受信部５１のインピーダンス調整の場合、セレクタ５７は、保持部５４に対して、保持信号の変化を伝える。これにより、保持部５４では、このときのｐＭＯＳ制御信号の状態を保持する。そして、受信部５１のｐＭＯＳスイッチ素子では、保持部５４に保持されたｐＭＯＳ制御信号によりインピーダンスの調整が行われ、たとえば、前述の例の場合、インピーダンスの基準値として３００Ωが設定される。
【００７９】
続いて、タイミングｔ７〜ｔ９では、受信部５１のｎＭＯＳスイッチ素子のインピーダンス調整が行われる。制御部５２は、保持部５４に保持されたｐＭＯＳ制御信号を維持したまま、ｎＭＯＳ制御信号で“１”であるビット数を増加させていく。ｎＭＯＳスイッチ素子９２のインピーダンスが減少していき、ｐＭＯＳスイッチ素子９１とｎＭＯＳスイッチ素子９２の中点の電位が小さくなる。中点の電位がＶＤＤ／２に達した場合、すなわち、ｐＭＯＳスイッチ素子９１とｎＭＯＳスイッチ素子９２のインピーダンスの値が一致した場合、コンパレータ９４からロウレベルのｎＭＯＳ側の保持信号が出力される（タイミングｔ８）。
【００８０】
受信部５１のインピーダンス調整の場合、セレクタ５８は、保持部５５に対して、保持信号の変化を伝える。保持部５５では、このときのｎＭＯＳ制御信号の状態を保持する。そして、受信部５１のｎＭＯＳスイッチ素子では、保持部５５に保持されたｎＭＯＳ制御信号によりインピーダンスの調整が行われ、たとえば、前述の例の場合、インピーダンスの基準値として、受信部５１のｐＭＯＳスイッチ素子と同様に３００Ωが設定される。
【００８１】
タイミングｔ９以降は、再び、送信部５０側のインピーダンス調整が行われる。セレクタ５９は、たとえば、制御部５２の制御のもと、一定期間ごとに、基準電圧生成部６０に、送信部５０のインピーダンス調整用の基準電圧を生成させるか、受信部５１のインピーダンス調整用の基準電圧を生成させるかを切り替える。そして、インピーダンス調整部３１ａは、基準電圧に応じたインピーダンス調整を一定期間ごとに繰り返し行うことで、環境の変化（たとえば、電源電圧の変化、温度変化など）に対してインピーダンスが変化したときもインピーダンスが補正される。これにより、送信部５０と受信部５１のインピーダンスを最適な値に維持することが可能となる。
【００８２】
なお、保持部５３〜５６に、保持したｐＭＯＳ制御信号またはｎＭＯＳ制御信号の平均化を行う機能を付加するようにしてもよい。これにより、複数回のインピーダンス調整結果を利用して更に安定したインピーダンスの基準値を得ることが可能となる。
【００８３】
以上のように、半導体装置３１及び回路基板装置３０は、送信部５０、受信部５１のどちらのインピーダンス調整時かに応じて、保持信号を送信部５０用の保持部５３，５６か、受信部５１用の保持部５４，５５に供給している。そして、送信部５０用の保持部５３，５６と、受信部５１用の保持部５４，５５とでは、共通のｐＭＯＳ制御信号またはｎＭＯＳ信号が保持され、インピーダンス調整が行われる。これにより、共通のｐＭＯＳ制御信号及びｎＭＯＳ制御信号で送信部５０と受信部５１のインピーダンス調整を別々に行うことができ、小さな回路規模でのインピーダンス調整が可能となっている。
【００８４】
また、セレクタ５９により選択される基準電圧の値に応じて、送信部５０と受信部５１のインピーダンス調整を別々に行うことで、送信部５０及び受信部５１に異なるインピーダンスを設定でき、送受信に応じた最適なインピーダンス調整が行える。また、送信部５０と受信部５１のインピーダンス設定用にインピーダンス調整回路、基準抵抗をそれぞれ別に持たなくて済むので、回路規模の縮小化及びそれに伴う省電力化が期待できる。
【００８５】
なお、上記の説明では、ＣＰＵ４１が送信部５０にデータを送出し、セレクタ５９に基準電圧に応じた制御信号を送出するとしたが、これに限定されず、たとえば、メモリコントローラである回路基板装置３０の図示しない制御部が上記の機能を実行してもよい。
【００８６】
（変形例）
図６では、基準抵抗３２の一端がＶＳＳ電源に接続されている場合に対応した保持信号生成部６１の一例を説明したが、基準抵抗３２の一端がＶＤＤ電源に接続されている場合には、以下のような回路とすれば、同様の機能を実現できる。
【００８７】
図９は、保持信号生成部の変形例を示す図である。
保持信号生成部６１ａは、ｎＭＯＳスイッチ素子１１０，１１１、ｐＭＯＳスイッチ素子１１２、コンパレータ１１３，１１４、抵抗１１５ａ，１１５ｂを有している。
【００８８】
ｎＭＯＳスイッチ素子１１０，１１１は、たとえば、図５に示したｎＭＯＳスイッチ素子５０ｂと同様の回路により実現される。ただし、ＣＰＵ４１側から送信データを入力する代わりに、ＶＤＤ電源によるハイレベルの信号を入力している。ｎＭＯＳスイッチ素子１１０，１１１のインピーダンスは、制御部５２からのｎＭＯＳ制御信号によってオン状態となるｎＭＯＳの数が調整されることによって決まる。このインピーダンスは、同じｎＭＯＳ制御信号の状態における送信部５０または受信部５１のｎＭＯＳスイッチ素子５０ｂのインピーダンスと等しい。
【００８９】
ｐＭＯＳスイッチ素子１１２は、たとえば、図５に示したｐＭＯＳスイッチ素子５０ａと同様の回路により実現される。ただし、ＣＰＵ４１側から送信データを入力する代わりに、ＶＳＳ電源によるロウレベルの信号を入力している。ｐＭＯＳスイッチ素子１１２のインピーダンスは、制御部５２からのｐＭＯＳ制御信号によってオン状態となるｐＭＯＳの数が調整されることによって決まる。このインピーダンスは、同じｐＭＯＳ制御信号の状態における送信部５０または受信部５１のｐＭＯＳスイッチ素子５０ａのインピーダンスと等しい。
【００９０】
コンパレータ１１３は、ｎＭＯＳスイッチ素子１１０と基準抵抗３２の間の中点電位と、基準電圧生成部６０で生成される基準電圧とを比較する。中点電位は、ｎＭＯＳスイッチ素子１１０と、基準抵抗３２との分圧比で決まる。コンパレータ１１３は、中点電位が基準電圧に一致したタイミングで、ｎＭＯＳ側の保持信号をセレクタ５８に出力する。
【００９１】
コンパレータ１１４は、ｎＭＯＳスイッチ素子１１１とｐＭＯＳスイッチ素子１１２との間の中点電位と、同じ抵抗値を有する抵抗１１５ａ，１１５ｂの中点電位とを比較する。ｎＭＯＳスイッチ素子１１１とｐＭＯＳスイッチ素子１１２との間の中点電位は、ｎＭＯＳスイッチ素子１１１とｐＭＯＳスイッチ素子１１２との分圧比で決まる。抵抗１１５ａ，１１５ｂは、ＶＤＤ電源とＶＳＳ電源との間に直列に接続されており、中点電位はＶＤＤ／２となる。コンパレータ１１４は、ｎＭＯＳスイッチ素子１１１とｐＭＯＳスイッチ素子１１２との間の中点電位がＶＤＤ／２に一致したタイミングで、ｐＭＯＳ側の保持信号を、セレクタ５７に出力する。つまり、ｎＭＯＳスイッチ素子１１１のインピーダンスと、ｐＭＯＳスイッチ素子１１２のインピーダンスが一致したタイミングで、ｐＭＯＳ制御信号の値を保持させる保持信号が出力される。
【００９２】
基準抵抗３２の一端がＶＤＤ電源に接続されている場合でも、上記のような保持信号生成部６１ａとすることで、図６に示した保持信号生成部６１と同様の機能を実現することができる。
【００９３】
（半導体装置３１の搭載例）
図１０は、送信部と受信部のインピーダンスの調整機能を有した半導体装置の搭載例を示す図である。
【００９４】
図２に示した半導体装置３１は、たとえば、図１０に示されるような情報処理装置２００に搭載される。情報処理装置２００は、ＣＰＵ（Central Processing Unit）などのプロセッサ装置２０１によって装置全体が制御されている。プロセッサ装置２０１には、バス２０７を介してＲＡＭ（Random Access Memory）２０２を制御するメモリコントローラ２０３や複数の周辺機器が接続されている。
【００９５】
ＲＡＭ２０２は、たとえば、ＤＤＲ３  ＳＤＲＡＭ、ＤＤＲ２  ＳＤＲＡＭなどであり、情報処理装置２００の主記憶装置として使用される。ＲＡＭ２０２には、プロセッサ装置２０１に実行させるＯＳ（Operating System）のプログラムやアプリケーションプログラムの少なくとも一部が一時的に格納される。また、ＲＡＭ２０２には、プロセッサ装置２０１による処理に用いる各種データが格納される。
【００９６】
メモリコントローラ２０３は、プロセッサ装置２０１の制御のもと、ＲＡＭ２０２へのデータの送信、ＲＡＭ２０２からのデータの受信を制御する。図２に示した半導体装置３１は、たとえば、メモリコントローラ２０３に搭載されており、ＲＡＭ２０２へデータを送信する送信部５０と、ＲＡＭ２０２からのデータを受信する受信部５１のインピーダンスを調整する。
【００９７】
バス２０７に接続されている周辺機器としては、ハードディスクドライブ（ＨＤＤ:Hard Disk Drive）２０４、グラフィック処理装置２０５、入力インタフェイス２０６などがある。
【００９８】
ＨＤＤ２０４は、内蔵したディスクに対して、磁気的にデータの書き込み及び読み出しを行う。ＨＤＤ２０４は、情報処理装置２００の二次記憶装置として使用される。ＨＤＤ２０４には、ＯＳのプログラム、アプリケーションプログラム、及び各種データが格納される。なお、二次記憶装置としては、フラッシュメモリなどの半導体記憶装置を使用することもできる。
【００９９】
グラフィック処理装置２０５には、モニタ２０５ａが接続されている。グラフィック処理装置２０５は、プロセッサ装置２０１からの命令に従って、画像をモニタ２０５ａの画面に表示させる。モニタ２０５ａとしては、ＣＲＴ（Cathode Ray Tube）を用いた表示装置や液晶表示装置などがある。
【０１００】
入力インタフェイス２０６には、キーボード２０６ａとマウス２０６ｂとが接続されている。入力インタフェイス２０６は、キーボード２０６ａやマウス２０６ｂから送られてくる信号をプロセッサ装置２０１に送信する。なお、マウス２０６ｂは、ポインティングデバイスの一例であり、他のポインティングデバイスを使用することもできる。他のポインティングデバイスとしては、タッチパネル、タブレット、タッチパッド、トラックボールなどがある。
【０１０１】
なお、半導体装置３１を搭載したメモリコントローラ２０３は、プロセッサ装置２０１に内蔵させるようにしてもよい。
以上、実施の形態に基づき、本発明の半導体装置、回路基板装置及び情報処理装置の一観点について説明してきたが、これらは一例にすぎず、上記の記載に限定されるものではない。
【０１０２】
たとえば、上記の説明では、送信部５０及び受信部５１のインピーダンス調整用の基準電圧として２種類の基準電圧Ｖｒｅｆ１，Ｖｒｅｆ２を生成するとしたが、３種類以上としてもよい。その場合、制御部５２は、送信部５０及び受信部５１に設定するインピーダンスに応じて、適宜、セレクタ５９に対して何れの基準電圧を選択するかを指定する選択信号を送出すればよい。
【符号の説明】
【０１０３】
１０  半導体装置
１１  送信部
１２  受信部
１３  インピーダンス調整部
１４  基準電圧生成部
１５  選択部
２０  記憶装置
２１  基準抵抗
【図１】
0005569381.tif 000002
【図２】
0005569381.tif 000003
【図３】
0005569381.tif 000004
【図４】
0005569381.tif 000005
【図５】
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【図６】
0005569381.tif 000007
【図７】
0005569381.tif 000008
【図８】
0005569381.tif 000009
【図９】
0005569381.tif 000010
【図１０】
0005569381.tif 000011