(57)【特許請求の範囲】
【請求項１】
入力電圧に応じて第１の電流を生成する第１の電流生成部と、前記入力電圧に応じて第２の電流を生成する第２の電流生成部と、を有するトランスコンダクタンス回路と、
前記第１の電流に応じた第１の出力電圧を、第１の出力端子から出力する第１の負荷部を有する第１の負荷回路と、
前記第２の電流に応じた第２の出力電圧を、第２の出力端子から出力する第２の負荷部を有する第２の負荷回路と、を備え、
前記トランスコンダクタンス回路、前記第１の負荷回路および前記第２の負荷回路の少なくとも１つは、下記（１）式のパラメータＰが低減されるようにインピーダンスを調整するインピーダンス調整部を有し、
このインピーダンス調整部は、前記第１の出力端子および／または前記第２の出力端子に接続されることを特徴とする半導体集積回路。
Ｐ＝Ｚ０１＊Ｚ０４−Ｚ０２＊Ｚ０３  ・・・（１）
ここで、Ｚ０１は前記第１の出力端子から見た前記トランスコンダクタンス回路のインピーダンス、Ｚ０２は前記第２の出力端子から見た前記トランスコンダクタンス回路のインピーダンス、Ｚ０３は前記第１の負荷回路のインピーダンス、Ｚ０４は前記第２の負荷回路のインピーダンス。
【請求項２】
前記インピーダンス調整部は、前記第１の電流生成部、前記第２の電流生成部、前記第１の負荷部および前記第２の負荷部のうちの少なくとも１つと接続される抵抗、コイルまたはコンデンサであることを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記第１の負荷部は、電源端子と前記第１の出力端子との間に接続される第１のコイルを有し、
前記第２の負荷部は、前記電源端子と前記第２の出力端子との間に接続される第２のコイルを有し、
前記第１の電流生成部は、
前記第１の出力端子と接地端子との間に縦続接続される第１のトランジスタ、第２のトランジスタおよび第３のコイルと、
前記入力電圧が入力される入力端子と前記第２のトランジスタの制御端子との間に接続される第４のコイルと、
前記第２のトランジスタの制御端子と、前記第２のトランジスタおよび前記第３のコイルの接続ノードとの間に接続される第１のコンデンサと、を有し、
前記第２の電流生成部は、
前記第２の出力端子と前記接地端子との間に縦続接続される第３および第４のトランジスタおよび第５のコイルと、
前記第１および第２のトランジスタの接続ノードと前記第４のトランジスタの制御端子との間に接続される第２のコンデンサと、
前記第４のトランジスタの制御端子と、前記第４のトランジスタおよび前記第５のコイルの接続ノードとの間に接続される第３のコンデンサと、を有することを特徴とする請求項１または２に記載の半導体集積回路。
【請求項４】
前記第１の負荷回路は、前記第１のコイルと並列接続される抵抗素子を有し、
前記トランスコンダクタンス回路は、前記第３および第４のトランジスタの接続ノードと、前記接地端子との間に接続される第４のコンデンサを有することを特徴とする請求項３に記載の半導体集積回路。
【請求項５】
アンテナで受信した受信信号を増幅する半導体集積回路と、
前記増幅された受信信号を復調する復調回路と、
前記復調された受信信号を処理して外部へ出力する出力信号処理回路と、を備え、
前記半導体集積回路は、
前記受信信号の入力電圧に応じて第１の電流を生成する第１の電流生成部と、前記入力電圧に応じて第２の電流を生成する第２の電流生成部と、を有するトランスコンダクタンス回路と、
前記第１の電流に応じた第１の出力電圧を、第１の出力端子から出力する第１の負荷部を有する第１の負荷回路と、
前記第２の電流に応じた第２の出力電圧を、第２の出力端子から出力する第２の負荷部を有する第２の負荷回路と、を備え、
前記トランスコンダクタンス回路、前記第１の負荷回路および前記第２の負荷回路の少なくとも１つは、下記（２）式のパラメータＰが低減されるようにインピーダンスを調整するインピーダンス調整部を有し、
このインピーダンス調整部は、前記第１の出力端子および／または前記第２の出力端子に接続されることを特徴とする受信装置。
Ｐ＝Ｚ０１＊Ｚ０４−Ｚ０２＊Ｚ０３  ・・・（２）
ここで、Ｚ０１は前記第１の出力端子から見た前記トランスコンダクタンス回路のインピーダンス、Ｚ０２は前記第２の出力端子から見た前記トランスコンダクタンス回路のインピーダンス、Ｚ０３は前記第１の負荷回路のインピーダンス、Ｚ０４は前記第２の負荷回路のインピーダンス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体集積回路および受信装置に関する。
【背景技術】
【０００２】
アナログ・デジタル混載のＳｏＣ（System on Chip）では、デジタル回路で発生した信号やその高調波が電源配線などを通じてアナログ回路へ影響し、アナログ回路のノイズ特性が劣化するという問題がある。例えば、受信装置では、アナログ回路の１つであるＬＮＡ（Low Noise Amplifier）のノイズ特性が劣化することがある。ノイズの影響を低減するために、ＬＮＡを差動入力とすることが考えられるが、その場合実装コストが高くなってしまう。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平４−２０００６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
低コストかつノイズの影響を受けにくい半導体集積回路およびこれを用いた受信装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態によれば、半導体集積回路は、トランスコンダクタンス回路と、第１の負荷回路と、第２の負荷回路とを備える。前記トランスコンダクタンス回路、前記第１の負荷回路および前記第２の負荷回路の少なくとも１つは、下式のパラメータＰが低減されるようにインピーダンスを調整するインピーダンス調整部を有する。このインピーダンス調整部は、前記第１の出力端子および／または前記第２の出力端子に接続される。
Ｐ＝Ｚ０１＊Ｚ０４−Ｚ０２＊Ｚ０３。
ここで、Ｚ０１は前記第１の出力端子から見た前記トランスコンダクタンス回路のインピーダンス、Ｚ０２は前記第２の出力端子から見た前記トランスコンダクタンス回路のインピーダンス、Ｚ０３は前記第１の負荷回路のインピーダンス、Ｚ０４は前記第２の負荷回路のインピーダンス。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係る受信装置１００の概略ブロック図。
【図２】第１の実施形態に係るＬＮＡ２の内部構成の一例を示す概略ブロック図。
【図３】ＬＮＡ２の一例を示す回路図。
【図４】図３のＬＮＡ２の特性を示すシミュレーション結果。
【図５】負荷回路１２にインピーダンス調整部１２ｂを設けたＬＮＡ２の概略ブロック図。
【図６】負荷部１２ａにインピーダンス調整部１２ｂを接続することによる、インピーダンスＺ０３の変化をまとめた図。
【図７】ＬＮＡ２の第１の変形例の回路図。
【図８】ＬＮＡ２の第２の変形例の回路図。
【図９】ＬＮＡ２の第３の変形例の回路図。
【図１０】ＬＮＡ２の第４の変形例の回路図。
【図１１】第２の実施形態に係るＬＮＡ２１の内部構成の一例を示す概略ブロック図。
【図１２】ＬＮＡ２１の一例を示す回路図。
【図１３】図１２のＬＮＡ２１の特性を示すシミュレーション結果。
【図１４】素子ばらつきがある場合のＰＳＲＲのシミュレーション結果。
【図１５】試行番号１０のＬＮＡ２１の特性を示すシミュレーション結果。
【図１６】ＬＮＡ２１の第１の変形例の回路図。
【図１７】ＬＮＡ２１の第２の変形例の回路図。
【図１８】ＬＮＡ２１の第３の変形例の回路図。
【図１９】第３の実施形態に係る受信装置１０１の概略ブロック図。
【発明を実施するための形態】
【０００７】
以下、半導体集積回路および受信装置の実施形態について、図面を参照しながら具体的に説明する。
【０００８】
（第１の実施形態）
図１は、第１の実施形態に係る受信装置１００の概略ブロック図である。受信装置１００は、ＬＮＡ（半導体集積回路）２と、ＬＯ（Local Oscillator）信号生成部３と、復調回路４と、出力信号処理回路５とを備えている。受信装置１００は、例えば無線ＬＡＮ（Local Area Network）機器に搭載され、アンテナ１が受信した電波信号を処理して外部に出力するものである。
【０００９】
ＬＮＡ２はアンテナ１が受信した電波信号を増幅する。ＬＯ信号生成部３は電波信号を復調する基準となるＬＯ信号を生成する。ＬＯ信号の周波数は、例えば２．５ＧＨｚである。復調回路４は、このＬＯ信号に基づき、増幅された電波信号を復調する。より具体的には、復調回路４は、ミキサ４ａ、ＶＧＡ（Variable Gain Amplifier）４ｂ、ＡＤＣ（Analog to Digital Converter）４ｃおよび復調部４ｄを有する。ミキサ４ａはＬＮＡ２により増幅された電波信号の周波数変換を行う。ＶＧＡ４ｂは周波数変換された電波信号を増幅する。ＡＤＣ４ｃは電波信号をデジタル信号に変換する。復調部４ｄは変換された電波信号を復調する。出力信号処理回路５は復調された信号を処理して外部に出力する。
【００１０】
復調部４ｄや出力信号処理回路５等はデジタル回路であり、これらの回路で発生したノイズが受信装置１００内部の配線間カップリングなどを介してＬＮＡ２に伝搬し、ＬＮＡ２の電源電圧が変動する。ＬＮＡ２は受信装置１００のフロントエンドに設けられるため、ＬＮＡ２がノイズの影響を受けると、受信装置１００全体のノイズ特性が劣化してしまう。例えば、ＬＮＡ２に何らの対策も施さないと、ＬＮＡ２の電源電圧変動除去比（Power Supply Rejection Ratio：以下ＰＳＲＲ、後に詳述）が−２０ｄＢ、ＶＧＡ４ｂの利得が７０ｄＢである場合、ＬＮＡ２の電源電圧の変動がわずか１ｍＶであっても、出力信号の変動は０．３Ｖ（＋３ｄＢｍ）となり、所望波が大きく劣化してしまう。
【００１１】
また、ピン数の増加やチップ面積の増大を抑制するためには、ＬＮＡ２は単相入力の回路であることが望ましい。
【００１２】
そこで、本実施形態では、単相入力信号から差動出力信号を生成する単相差動変換機能を持つＬＮＡ２において、ＰＳＲＲを改善する。
【００１３】
図２は、第１の実施形態に係るＬＮＡ２の内部構成の一例を示す概略ブロック図である。ＬＮＡ２は、電流生成部１１ａ，１１ｂおよびインピーダンス調整部１１ｃを有するトランスコンダクタンス回路１１と、負荷部１２ａおよびインピーダンス調整部１２ｂを有する負荷回路（第１の負荷回路）１２と、負荷部１３ａおよびインピーダンス調整部１３ｂを有する負荷回路（第２の負荷回路）１３とを備えている。
【００１４】
トランスコンダクタンス回路１１と負荷回路１２との接続ノードである正出力端子（第１の出力端子）１４から見たトランスコンダクタンス回路１１のインピーダンスをＺ０１、トランスコンダクタンス回路１１と負荷回路１３との接続ノードである負出力端子（第２の出力端子）１５から見たトランスコンダクタンス回路１１のインピーダンスをＺ０２、負荷回路１２のインピーダンスをＺ０３、負荷回路１３のインピーダンスをＺ０４とする。インピーダンス調整部１１ｃ，１２ｂ，１３ｂはインピーダンスＺ０１〜Ｚ０４を後述するように調整するものである。
【００１５】
なお、図２ではトランスコンダクタンス回路１１および負荷回路１２，１３のすべてがインピーダンス調整部を有する例を示しているが、これらのうちの少なくとも１つがインピーダンス調整部を有していればよい。
【００１６】
トランスコンダクタンス回路１１は入力端子１６から入力される入力電圧Ｖｉｎに応じた差動の電流信号Ｉｏｕｔｐ，Ｉｏｕｔｎを生成する。より具体的には、電流生成部１１ａは電流信号Ｉｏｕｔｐ＝ｇｍｐ＊Ｖｉｎを正出力端子１４側に、電流生成部１１ｂは電流信号Ｉｏｕｔｎ＝ｇｍｎ＊Ｖｉｎを負出力端子１５側にそれぞれ生成する。ここで、ｇｍｐ，ｇｍｎはそれぞれ、電流生成部１１ａ，１１ｂのトランスコンダクタンスである。
【００１７】
負荷回路１２，１３は電源端子１７から電源電圧Ｖｄｄが供給され、正出力端子１４から正出力電圧Ｖｏｕｔｐを、負出力端子１５から負出力電圧Ｖｏｕｔｎをそれぞれ出力する。電源電圧Ｖｄｄには図１の出力信号処理回路５等から受ける電源ノイズＶｎｏｉｓｅが重畳されることがある。
【００１８】
入力電圧Ｖｉｎに対する電圧利得Ｖｇａｉｎは以下のようになる。電源ノイズＶｎｏｉｓｅ＝０とすると、小信号等化回路により、インピーダンスＺ０１，Ｚ０３は正出力端子１４と接地端子との間の並列接続とみなすことができ、これらに電流Ｉｏｕｔｐが流れるため、正出力電圧Ｖｏｕｔｐは下記（１）式で表される。
Voutp = Ioutp * (Z01//Z03) = gmp * (Z01//Z03) * Vin  ・・・（１）
ここで、／／は並列接続を表す。同様に負出力電圧Ｖｏｕｔｎは下記（２）式で表される。
Voutn = Ioutn * (Z02//Z04) = gmn * (Z02//Z04) * Vin  ・・・（２）
よって、電圧利得Ｖｇａｉｎは下記（３）式で表される。
Vgain = (Voutp - Voutn) / Vin = gmp * (Z01//Z03) - gmn * (Z02//Z04)  ・・・（３）
【００１９】
一方、電源電圧の変動に対する出力信号電圧の変動であるＰＳＲＲは以下のようになる。入力電圧Ｖｉｎ＝０とし、電源ノイズＶｎｏｉｓｅに対する正出力電圧Ｖｏｕｔｐおよび負出力電圧Ｖｏｕｔｎは下記（４），（５）式で表される。
Voutp = Z01 / (Z01 + Z03) * Vnoise  ・・・（４）
Voutn = Z02 / (Z02 + Z04)* Vnoise  ・・・（５）
正出力電圧Ｖｏｕｔｐと負出力電圧Ｖｏｕｔｎとの差をとってもキャンセルされない値が出力信号のノイズとなる。したがって、ＰＳＲＲは下記（６）式で表される。
【数１】
0005433614.tif 000002
【００２０】
このＰＳＲＲが小さいほど、電源電圧のノイズの影響を受けにくく、特に、下記（７）式を満たす場合、ＰＳＲＲをゼロにすることができる。
Z01 * Z04 - Z02 * Z03 = 0  ・・・（７）
インピーダンスＺ０１〜Ｚ０４は複素数であるため、Ｚ０１＊Ｚ０４の絶対値および位相と、Ｚ０２＊Ｚ０３の絶対値および位相がそれぞれ等しくなるよう、インピーダンス調整部によりインピーダンスＺ０１〜Ｚ０４の少なくとも１つを調整すればよい。厳密に等しくするのが困難な場合でも、パラメータＰ＝Ｚ０１＊Ｚ０４−Ｚ０２＊Ｚ０３が小さくなるよう、インピーダンス調整部を設ければよい。
【００２１】
図３（ａ）は、ＬＮＡ２の一例を示す回路図である。同図のＬＮＡ２はトランスコンダクタンス回路１１および負荷回路１２内にインピーダンス調整部１１ｃ，１２ｂをそれぞれ設ける例である。なお、同（ｂ）はインピーダンス調整部１１ｃ，１２ｂを設けない比較例である。
【００２２】
負荷回路１２内の負荷部１２ａは電源端子１７と正出力端子１４との間に接続されるコイルＬ１を有する。インピーダンス調整部１２ｂはコイルＬ１と並列接続される抵抗Ｒ１を有する。また、負荷回路１３は電源端子１７と負出力端子１５との間に接続されるコイルＬ２を有する。
【００２３】
トランスコンダクタンス回路１１内の電流生成部１１ａは、正出力端子１４と接地端子との間に縦続接続されるＮＭＯＳ（N-type Metal-Oxide-Semiconductor）トランジスタＭ３，Ｍ１およびコイルＬ３と、入力端子１６とＮＭＯＳトランジスタＭ１のゲートとの間に接続されるコイルＬ５と、ＮＭＯＳトランジスタＭ１のゲートとソースとの間に接続されるコンデンサＣ２を有する。電流生成部１１ｂは、負出力端子１５と接地端子との間に縦続接続されるＮＭＯＳトランジスタＭ４，Ｍ２およびコイルＬ４と、ＮＭＯＳトランジスタＭ３，Ｍ１の接続ノードとＮＭＯＳトランジスタＭ２のゲートとの間に接続されるコンデンサＣ１と、ＮＭＯＳトランジスタＭ２のゲートとソースとの間に接続されるコンデンサＣ３とを有する。インピーダンス調整部１１ｃはＮＭＯＳトランジスタＭ４，Ｍ２の接続ノードと接地端子との間に接続されるコンデンサＣ４を有する。
【００２４】
ＮＭＯＳトランジスタＭ３，Ｍ４は所定の直流バイアスＶｂ３が印加され、電流Ｉｏｕｔｐ，Ｉｏｕｔｎを供給する。コイルＬ５およびコンデンサＣ２は入力インピーダンスを例えば５０Ωに整合する。コイルＬ５の一端には所定の直流バイアスＶｂ１が印加され、これに入力電圧Ｖｉｎが重畳される。コンデンサＣ１はＮＭＯＳトランジスタＭ２のゲートへの直流成分をカットする。コンデンサＣ３はコンデンサＣ２と対称に設けられる。コイルＬ３，Ｌ４は回路の線形性を向上させる。
【００２５】
インピーダンス調整部１１ｃとしてコンデンサＣ４を挿入することにより、インピーダンスＺ０２の絶対値が減少するとともに位相が減少する。また、インピーダンス調整部１２ｂとして抵抗Ｒ１を挿入することにより、インピーダンスＺ０３の絶対値が減少する。したがって、例えばコンデンサＣ４でＺ０１＊Ｚ０４の位相とＺ０２＊Ｚ０３の位相とが等しくなるよう調整し、さらに、抵抗Ｒ１でこれらの絶対値が等しくなるよう調整すればよい。コンデンサＣ４を挿入することで、正出力端子１４側の回路との対称性もよくなる。
【００２６】
図４は、図３のＬＮＡ２の特性を示すシミュレーション結果である。図４（ａ１），（ｂ１），（ｃ１）はインピーダンス調整部１１ｃ，１２ｂを設けた図３（ａ）のＬＮＡ２、同（ａ２），（ｂ２），（ｃ２）は設けない図３（ｂ）の回路のシミュレーション結果をそれぞれ示している。デジタル回路を２．５ＧＨｚで動作させることを想定し、この周波数においてＰＳＲＲが小さくなるようコンデンサＣ４および抵抗Ｒ１の値を調整している。
【００２７】
図４（ａ１），（ａ２）の縦軸は出力電圧Ｖｏｕｔｐ，Ｖｏｕｔｎの絶対値をｄＢＶ表示したものであり、横軸は電源ノイズＶｎｏｉｓｅの周波数ｆである。インピーダンス調整部を設けない図４（ａ２）では周波数２．５ＧＨｚでＶｏｕｔｐの絶対値とＶｏｕｔｎの絶対値とが大きく異なっているが、インピーダンス調整部を設けた図４（ａ１）では、周波数２．５ＧＨｚで絶対値をほぼ等しくすることができている。
【００２８】
図４（ｂ１），（ｂ２）の縦軸は出力電圧Ｖｏｕｔｐ，Ｖｏｕｔｎの位相であり、横軸は電源ノイズＶｎｏｉｓｅの周波数ｆである。図４（ｂ２）では周波数２．５ＧＨｚでＶｏｕｔｐの位相とＶｏｕｔｎの位相とが大きく異なっているが、図４（ｂ１）では、周波数２．５ＧＨｚで位相をほぼ等しくすることができている。
【００２９】
図４（ｃ１），（ｃ２）の縦軸はＰＳＲＲのｄＢ表示であり、横軸は電源ノイズＶｎｏｉｓｅの周波数ｆである。同図に示すように、インピーダンス調整部を設けることにより、周波数２．５ＧＨｚでのＰＳＲＲを４０ｄＢ以上改善できている。
【００３０】
ＬＮＡ２の具体的な回路構成には種々の変形が考えられるが、例えば負荷回路１２内に設けるインピーダンス調整部１２ｂは、負荷部１２ａと並列に抵抗、コイルまたはコンデンサを接続することが考えられる。
【００３１】
図５は、負荷回路１２にインピーダンス調整部１２ｂを設けたＬＮＡ２の概略ブロック図である。上述のように、インピーダンス調整部１２ｂを負荷部１２ａと並列に接続する。負荷部１２ａおよびインピーダンス調整部１２ｂは、例えば抵抗、コイルまたはコンデンサである。負荷部１２ａのインピーダンスをＺ０、インピーダンス調整部１２ｂのインピーダンスをＺａ３とすると、負荷回路１２のインピーダンスＺ０３は下記（８）式で表される。
Z03 = Z0//Za3  ・・・（８）
【００３２】
図６は、負荷部１２ａにインピーダンス調整部１２ｂを接続することによる、インピーダンスＺ０３の変化をまとめた図である。
【００３３】
負荷回路１２ａおよびインピーダンス調整部１２ｂが抵抗、コイルおよびコンデンサのいずれであっても、インピーダンス調整部１２ｂを並列に接続することにより、インピーダンスＺ０３の絶対値はインピーダンス調整部１２ｂを設けない場合より減少する。
【００３４】
負荷部１２ａが抵抗である場合、インピーダンス調整部１２ｂを設けない場合の位相は０であるが、インピーダンス調整部１２ｂとしてコイルを接続することにより位相は増加し、コンデンサを接続することにより位相は減少する。また、抵抗を接続しても位相は変化しない。
【００３５】
負荷部１２ａがコイルである場合、インピーダンス調整部１２ｂを設けない場合の位相は正であるが、インピーダンス調整部１２ｂとして抵抗またはコンデンサを接続することにより位相は減少する。また、コイルを接続しても位相は変化しない。
【００３６】
負荷部１２ａがコンデンサである場合、インピーダンス調整部１２ｂを設けない場合の位相は負であるが、インピーダンス調整部１２ｂとして抵抗またはコイルを接続することにより位相は増加する。また、コンデンサを接続しても位相は変化しない。
【００３７】
このように、インピーダンス調整部１２ｂとして抵抗、コイルおよびコンデンサのいずれかを接続した簡易な回路で、負荷回路１２のインピーダンスを調整できる。もちろん、トランスコンダクタンス回路１１や負荷回路１３にインピーダンス調整部１１ｃ，１３ｂを設ける場合も同様である。トランスコンダクタンス回路１１にインピーダンス調整部１１ｃを設ける場合、図３のように、回路の対称性を考慮するのが望ましい。
【００３８】
以下、ＬＮＡ２の変形例を示す。以下の回路図ではインピーダンス調整部を図示していないが、これらの各回路のトランスコンダクタンス回路１１、負荷回路１２，１３の少なくとも１つにインピーダンス調整部を接続して、上記（７）式を満たすようにすればよい。
【００３９】
図７は、ＬＮＡ２の第１の変形例の回路図である。同図のトランスコンダクタンス回路１１の電流生成部１１ａは、正出力端子１４と接地端子との間に接続されるＮＭＯＳトランジスタＭ１１を有する。電流生成部１１ｂは、負出力端子１５と接地端子との間に接続されるＮＭＯＳトランジスタＭ１２と、正出力端子１４とＮＭＯＳトランジスタＭ１２のゲートとの間に接続されるコンデンサＣ１１とを有する。
【００４０】
図８は、ＬＮＡ２の第２の変形例の回路図である。同図のトランスコンダクタンス回路１１の電流生成部１１ａは、正出力端子１４と接地端子との間に接続されるＮＭＯＳトランジスタＭ１３およびコイルＬ１を有する。電流生成部１１ｂは、負出力端子１５と接地端子との間に接続されるＮＭＯＳトランジスタＭ１４と、入力端子１６とＮＭＯＳトランジスタＭ１４のゲートとの間に接続されるコンデンサＣ１２とを有する。
【００４１】
図９は、ＬＮＡ２の第３の変形例の回路図である。同図の負荷回路１２は電源端子１７と正出力端子１４との間に並列接続されるコイルＬ１１および抵抗Ｒ１１を有する。負荷回路１３は電源端子１７と負出力端子１５との間に並列接続されるコイルＬ１２および抵抗Ｒ１２を有する。
【００４２】
図１０は、ＬＮＡ２の第４の変形例の回路図である。同図の負荷回路１２は電源端子１７と正出力端子１４との間に接続される抵抗Ｒ１３を有する。負荷回路１３は電源端子１７と負出力端子１５との間に接続される抵抗Ｒ１４を有する。図９の各素子に加え、電流生成部１１ａは正出力端子１４と接地端子との間に接続されるコンデンサＣ０１を有し、電流生成部１１ｂは負出力端子１５と接地端子との間に接続されるコンデンサＣ０２を有する。
【００４３】
その他、図７〜図１０の各回路を適宜入れ替えるなど、種々の変形が考えられる。
【００４４】
このように、第１の実施形態では、ＬＮＡ２にインピーダンス調整部を設け、各部のインピーダンスＺ０１〜Ｚ０４が上記（７）式を満たすように調整する。そのため、ＰＳＲＲを低減することができる。また、ＬＮＡ２は単相入力の回路であるため、低コストで実現できる。
【００４５】
（第２の実施形態）
上述した第１の実施形態はインピーダンス値が固定のインピーダンス調整部を設けるものであった。これに対し、以下に説明する第２の実施形態では、インピーダンスが可変のインピーダンス調整部を設けるものである。
【００４６】
図１１は、第２の実施形態に係るＬＮＡ２１の内部構成の一例を示す概略ブロック図である。図１１では、図２と共通する構成部分には同一の符号を付しており、以下では相違点を中心に説明する。
【００４７】
ＬＮＡ２１のインピーダンス調整部１１１ｃ，１２１ｂ，１３１ｂには制御信号Ｖ１〜Ｖ３がそれぞれ入力される。制御信号Ｖ１〜Ｖ３により、インピーダンス調整部１１１ｃ，１２１ｂ，１３１ｂのインピーダンスを可変制御できる。図２と同様に、トランスコンダクタンス回路１１１および負荷回路１２１，１３１のうちの少なくとも１つが、制御信号が入力されるインピーダンス調整部を有していればよい。
【００４８】
インピーダンス調整部を設けて上記（７）式を満たすよう予め図２のＬＮＡ２を設計したとしても、素子ばらつきや温度変動により各部のインピーダンスが変動して上記（７）式を満たさなくなることがある。本実施形態では、このような場合でも、制御信号Ｖ１〜Ｖ３によりインピーダンス調整部のインピーダンスを可変制御し、インピーダンスの変動を補正することでＰＳＲＲを低減できる。
【００４９】
図１２は、ＬＮＡ２１の一例を示す回路図である。図３（ａ）との違いは、コンデンサＣ４に代えてバラクタ容量Ｃ４１を設け、抵抗Ｒ１に代えてＰＭＯＳトランジスタＭ５を設けた点である。バラクタ容量Ｃ４１は制御信号Ｖ１に応じて容量が変化する可変容量であり、ＰＭＯＳトランジスタＭ５はゲートに入力される制御信号Ｖ２に応じて抵抗が変化する可変抵抗である。
【００５０】
図１３は、図１２のＬＮＡ２１の特性を示すシミュレーション結果であり、縦軸はＰＳＲＲのｄＢ表示であり、横軸は制御電圧Ｖ２である。素子ばらつきがないとした場合の、種々の制御電圧Ｖ１に対してＰＳＲＲをシミュレーションしたものである。Ｖ１＝０．６Ｖ（不図示），Ｖ２＝０．４５Ｖに設定することで、ＰＳＲＲを最も小さく（−３３．９ｄＢ）することができる。
【００５１】
図１４は、素子ばらつきがある場合のＰＳＲＲのモンテカルロシミュレーション結果である。縦軸はＰＳＲＲのｄＢ表示であり、横軸は試行番号である。同図では、Ｖ１＝０．６Ｖ，Ｖ２＝０．４５Ｖとして４０回試行を行っている。同図に示すように、素子ばらつきがあるとＰＳＲＲが上昇することがあり、例えば試行番号１０ではＰＳＲＲ＝−１４ｄＢまで上昇してしまう。そこで、制御電圧Ｖ１，Ｖ２を変化させて、インピーダンスを最適化する。
【００５２】
図１５は、試行番号１０のＬＮＡ２１の特性を示すシミュレーション結果であり、縦軸および横軸は図１３と同様である。Ｖ１＝１．２Ｖ（不図示），Ｖ２＝０．３４５Ｖとすることで、同図に示すように、ＰＳＲＲ＝−５１．９ｄＢに改善される。このように、インピーダンス調整部のインピーダンスを可変制御することで、素子ばらつき等でインピーダンスが変動した場合でも、ＰＳＲＲを低減できる。
【００５３】
以下、インピーダンスを可変制御できるインピーダンス調整部の例をいくつか示す。
【００５４】
図１６は、ＬＮＡ２１の第１の変形例の回路図である。同図のインピーダンス調整部１１１ｃでは、縦続接続されるコンデンサＣ５およびスイッチＳＷ１と、コンデンサＣ６およびスイッチＳＷ２と、コンデンサＣ７およびスイッチＳＷ３が、正出力端子１５と接地端子との間に接続される。スイッチＳＷ１〜ＳＷ３は制御信号Ｖ１１〜Ｖ１３に応じて制御される。
【００５５】
図１７は、ＬＮＡ２１の第２の変形例の回路図である。同図のインピーダンス調整部１３１ｂは、電源端子１７と負出力端子１５との間に縦続接続される抵抗Ｒ２２とスイッチＳＷ４とを有する。スイッチＳＷ４は制御信号Ｖ２に応じて制御される。
【００５６】
図１８は、ＬＮＡ２１の第３の変形例の回路図である。同図のインピーダンス調整部１２１ｂは、電源端子１７と正出力端子１４との間に縦続接続されるコイルＬ１１およびスイッチＳＷ５を有し、インピーダンス調整部１３１ｂは、電源端子１７と負出力端子１５との間に縦続接続されるコイルＬ２１およびスイッチＳＷ６を有する。スイッチＳＷ５，ＳＷ６は制御信号Ｖ２，Ｖ３に応じて制御される。
【００５７】
図１６〜図１８に示すように、制御信号Ｖ１〜Ｖ３に応じてスイッチをオン・オフ制御することにより、インピーダンスを可変制御できる。
【００５８】
このように、第２の実施形態では、インピーダンスが可変なインピーダンス調整部を設ける。そのため、素子ばらつき等に起因して各部のインピーダンスが変動した場合でも上記（７）式を満たすようインピーダンスを調整してＰＳＲＲを低減できる。
【００５９】
（第３の実施形態）
第３の実施形態は、第２の実施形態における制御信号を自動的に設定するものである。
【００６０】
図１９は、第３の実施形態に係る受信装置１０１の概略ブロック図である。図１９では、図１と共通する構成部分には同一の符号を付しており、以下では相違点を中心に説明する。
【００６１】
図１９の受信装置１０１は、検出回路６と、制御回路７とをさらに備えている。また、ＬＮＡ２１は図１１に示すものであり、制御信号に応じてインピーダンスが可変制御されるインピーダンス調整部を少なくとも１つ有する。検出回路６は出力信号処理回路５の出力信号の劣化を検出する。制御回路７は、出力信号の劣化が抑制されるよう、ＬＮＡ２１の制御信号を設定する。
【００６２】
制御回路７は、例えば、全制御信号をあらゆる値に設定し、その中で出力信号の劣化が最も抑制される値を、最終的に設定する。あるいは、制御回路７は、まずインピーダンスの絶対値を調整し、その後、位相を調整してもよい。制御回路７は、例えば受信装置１０１の出荷時に制御信号の設定を行ってもよいし、電源投入ごとに行ってもよい。また、常時出力信号の劣化を監視し、リアルタイムに制御信号を更新してもよい。
【００６３】
このように、第３の実施形態では、検出回路６および制御回路７を設けるため、自動的にインピーダンスを調整することができる。
【００６４】
図３等のＬＮＡは一例に過ぎず、種々の変形が可能である。例えば、ＭＯＳトランジスタの少なくとも一部を、バイポーラトランジスタやＢｉ−ＣＭＯＳ等の他の半導体素子を用いて構成してもよい。また、トランジスタの導電型を逆にし、それに応じて電源端子と接地端子の接続位置を逆にしたＬＮＡを構成してもよい。この場合も基本的な動作原理は同じである。
【００６５】
本発明に係るＬＮＡや受信装置は、回路全体を同一の半導体基板上に形成してもよいし、回路の一部を別の半導体基板上に形成してもよい。また、本発明に係るＬＮＡや受信装置は、プリント基板等にディスクリート部品を用いて実装してもよい。
【００６６】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【００６７】
なお、請求項１に記載の半導体集積回路において、前記インピーダンス調整部は、制御信号に応じてインピーダンスを調整可能であってもよい。
【００６８】
前記インピーダンス調整部は、ゲートに前記制御信号が入力されるＭＯＳトランジスタであるか、前記制御信号に応じて容量値が制御されるバラクタ容量であってもよい。
【００６９】
前記インピーダンス調整部は、抵抗、コイルまたはコンデンサと、前記抵抗、コイルまたはコンデンサと縦続接続され、前記制御信号により制御されるスイッチと、を有してもよい。
【００７０】
また、請求項５の受信装置において、前記出力信号処理回路の出力信号の劣化を検出する検出回路と、前記劣化が小さくなるよう、前記制御信号を設定する制御回路と、を備えていてもよい。
【符号の説明】
【００７１】
１  アンテナ
２，２１  ＬＮＡ
４  復調回路
１１，１１１  トランスコンダクタンス回路
１１ａ，１１ｂ，１１１ａ，１１１ｂ  電流生成部
１２，１２１，１３，１３１  負荷回路
１２ａ，１２１ａ，１３ａ，１３１ｂ  負荷部
１１ｃ，１１１ｃ，１２ｂ，１２１ｂ，１３ｂ，１３１ｂ  インピーダンス調整部
６  検出回路
７  制御回路
１００，１０１  受信装置
【図１】
0005433614.tif 000003
【図２】
0005433614.tif 000004
【図３】
0005433614.tif 000005
【図４】
0005433614.tif 000006
【図５】
0005433614.tif 000007
【図６】
0005433614.tif 000008
【図７】
0005433614.tif 000009
【図８】
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【図９】
0005433614.tif 000011
【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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