(57)【特許請求の範囲】
【請求項１】
チャネル形成領域にチャネル方向に第１の幅を有するＳｉＧｅ層が埋め込まれている半導体基板と、
前記チャネル形成領域上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、前記第１の幅より大きい第２の幅を有して前記ＳｉＧｅ層の形成領域からはみ出す領域を有するゲート電極と、
前記チャネル形成領域を挟む前記半導体基板において形成されたエクステンション領域を有するソースドレイン領域と、
を有して電界効果トランジスタが構成されており、
前記エクステンション領域は前記ゲート電極の下部まで入り込むオーバーラップ領域を有し、
前記エクステンション領域と前記ＳｉＧｅ層が離間されており、前記エクステンション領域と前記半導体基板の接合面から伸びる空乏層が前記ＳｉＧｅ層に達しないように駆動される
半導体装置。
【請求項２】
前記半導体基板の表面から深くなるにつれて前記ＳｉＧｅ層のチャネル方向の幅が大きくなる領域を有する
請求項１に記載の半導体装置。
【請求項３】
前記ＳｉＧｅ層において、前記ソースドレイン領域側の端部から前記ＳｉＧｅ層の中央側方向に向かってＧｅの濃度が濃くなっている
請求項１に記載の半導体装置。
【請求項４】
前記ＳｉＧｅ層において、前記ＳｉＧｅ層の上面が前記半導体基板の表面から突き出た凸部を有しており、前記半導体基板に埋め込まれた部分から前記凸部方向に向かってＧｅの濃度が濃くなっている
請求項１に記載の半導体装置。
【請求項５】
前記ソースドレイン領域の表層部分にソースドレイン用ＳｉＧｅ層が埋め込まれている
請求項１に記載の半導体装置。
【請求項６】
チャネル形成領域を有する半導体基板にダミーゲート絶縁膜及びダミーゲート電極を形成する工程と、
前記ダミーゲート電極の両側部にオフセットスペーサを形成する工程と、
前記オフセットスペーサ及び前記ゲート電極をマスクとして前記半導体基板にエクステンション領域を形成する工程と、
前記オフセットスペーサの両側部にサイドウォールスペーサを形成する工程と、
前記サイドウォールスペーサ、前記オフセットスペーサ及び前記ダミーゲート電極をマスクとして前記半導体基板にソースドレイン領域を形成する工程と、
前記ダミーゲート電極を被覆する絶縁膜を形成する工程と、
前記絶縁膜の上面から前記ダミーゲート電極が露出するまで前記絶縁膜を除去する工程と、
前記ダミーゲート電極及びダミーゲート絶縁膜を除去してゲート電極用溝を形成する工程と、
前記ゲート電極用溝の底部における前記半導体基板の表面にＳｉＧｅ層埋め込み用凹部を形成する工程と、
前記ＳｉＧｅ層埋め込み用凹部にチャネル方向に第１の幅を有するＳｉＧｅ層を形成する工程と、
前記オフセットスペーサを除去する工程と、
前記オフセットスペーサが除去された前記ゲート電極用溝の底部において前記ＳｉＧｅ層上にゲート絶縁膜を形成する工程と、
前記ゲート電極用溝を埋め込んで前記ゲート絶縁膜上に前記第１の幅より大きい第２の幅を有するゲート電極を形成する工程と
を有して電界効果トランジスタを形成し、
前記エクステンション領域を形成する工程において、前記ゲート電極の下部まで入り込むオーバーラップ領域を有するように形成し、
前記ＳｉＧｅ層を形成する工程において、前記エクステンション領域と前記半導体基板の接合面から伸びる空乏層が前記ＳｉＧｅ層に達せずに駆動できるように、前記エクステンション領域と前記ＳｉＧｅ層を離間して形成する
半導体装置の製造方法。
【請求項７】
前記ＳｉＧｅ層埋め込み用凹部を形成する工程において、前記オフセットスペーサをマスクとして前記オフセットスペーサの間に領域に前記ＳｉＧｅ層埋め込み用凹部を形成する
請求項６に記載の半導体装置の製造方法。
【請求項８】
前記ＳｉＧｅ層埋め込み用凹部を形成する工程の前に、前記オフセットスペーサを除去する工程を行い、
前記ＳｉＧｅ層埋め込み用凹部を形成する工程において、前記サイドウォールスペーサをマスクとして前記サイドウォールスペーサの間に領域に前記ＳｉＧｅ層埋め込み用凹部を形成し、
前記ＳｉＧｅ層を形成する工程において、ＳｉＧｅ層埋め込み用凹部の内壁にＳｉ層を所定の厚さで成長させた後に、チャネル方向に前記第１の幅となるようにＳｉＧｅ層を形成する
請求項６に記載の半導体装置の製造方法。
【請求項９】
前記ＳｉＧｅ層埋め込み用凹部を形成する工程において、前記半導体基板の表面から深くなるにつれてチャネル方向の幅が大きくなる領域を有するように凹部を形成し、
前記ＳｉＧｅ層を形成する工程において、前記半導体基板の表面から深くなるにつれて前記ＳｉＧｅ層のチャネル方向の幅が大きくなる領域を有するように形成する
請求項６に記載の半導体装置の製造方法。
【請求項１０】
前記ＳｉＧｅ層を形成する工程において、前記ソースドレイン領域側の端部から前記ＳｉＧｅ層の中央側方向に向かってＧｅの濃度が濃くなるように形成する
請求項６に記載の半導体装置の製造方法。
【請求項１１】
前記ＳｉＧｅ層を形成する工程において、前記ＳｉＧｅ層の上面が前記半導体基板の表面から突き出た凸部を形成し、前記半導体基板に埋め込まれた部分から前記凸部方向に向かってＧｅの濃度が濃くなるように形成する
請求項６に記載の半導体装置の製造方法。
【請求項１２】
前記ソースドレイン領域の表層部分にソースドレイン用ＳｉＧｅ層を埋め込んで形成する工程をさらに有する
請求項６に記載の半導体装置の製造方法。
【請求項１３】
半導体基板のチャネル形成領域となる領域を挟む領域にエクステンション領域を有するソースドレイン領域を形成する工程と、
前記半導体基板のチャネル形成領域となる領域にチャネル方向に第１の幅を有するＳｉＧｅ層を埋め込んで形成する工程と、
前記チャネル形成領域上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、前記第１の幅より大きい第２の幅を有するゲート電極を形成する工程と
を有して電界効果トランジスタを形成し、
前記エクステンション領域を形成する工程において、前記ゲート電極の下部まで入り込むオーバーラップ領域を有するように形成し、
前記ＳｉＧｅ層を形成する工程において、前記エクステンション領域と前記半導体基板の接合面から伸びる空乏層が前記ＳｉＧｅ層に達せずに駆動できるように、前記エクステンション領域と前記ＳｉＧｅ層を離間して形成する
半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関し、特に、電界効果トランジスタを有する半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
近年、電界効果トランジスタのゲート長縮小に対する技術的な障壁が高くなってきており、この状況を緩和するために、高移動度チャネル材料、例えば歪みＳｉやＳｉＧｅ、Ｇｅなどが注目されている。さらにゲート長を縮小した場合、トランジスタの動作速度は、移動度よりもむしろソース端でのキャリア注入速度の重要性が高くなっていることが知られている。
【０００３】
特許文献１に開示されているトランジスタでは、ソース端に注目すると、Ｓｉ層領域からＳｉ１−ｘＧｅｘ（ｘ＝０〜１）層領域へキャリアが移動すると、伝導体と荷電子帯のバンドギャップが狭まることにより、キャリアの注入速度が増加する。その結果、ゲート長が短い場合であっても、トランジスタ動作速度を向上させることが可能であると主張している。
【０００４】
特許文献２にも同様な構造のトランジスタが開示されている。
特許文献２では、チャネル及びソースドレイン領域が全てＳｉＧｅで形成されている場合、不純物拡散を制御することが難しいために、エクステンション及びディープソースドレイン領域は、Ｓｉ層にて形成するという構造となっている。本構造により、ソースドレインの不純物拡散の制御性を確保しつつ、チャネル移動度を向上させることが可能になると主張している。
【０００５】
特許文献３に開示されたトランジスタは、Ｇｅイオン注入によりＳｉ層中にＳｉＧｅ層を形成し、チャネル領域が、ゲート酸化膜／Ｓｉ層／ＳｉＧｅ層が積層した構成になっている。この構造により、均質なゲート酸化膜を形成しつつ、キャリアはバンドギャップの狭く、移動度の高いＳｉＧｅ層を移動し、これによりトランジスタ特性を改善するものである。これは、いわゆるＳｉＧｅチャネルトランジスタである。
【０００６】
特許文献４にはＳｉＧｅ中をキャリアが移動するダブルゲートトランジスタが開示されている。これも、特許文献３と同様のＳｉＧｅチャネルトランジスタである。
【０００７】
特許文献５に開示されたトランジスタは、引張り歪みＳｉＧｅをチャネル領域に形成し、ＮＭＯＳとＰＭＯＳの駆動電流をバランス良く向上させて、ＣＭＯＳ特性を改善するものである。この特許文献５のトランジスタも、上述同様にＳｉＧｅチャネルトランジスタである。
引張りＳｉの場合、ＳｉのＭＯＳＦＥＴに比べて、ＮＭＯＳは１．７倍、ＰＭＯＳは１．４倍の駆動電流向上となる。その結果、ＮＭＯＳとＰＭＯＳのバランスがさらに大きくなってしまう。よって、ＰＭＯＳの駆動電流改善率を向上させる必要がある。引張りＳｉＧｅを用いると、Ｇｅ濃度が高い領域においては、引張りＳｉよりも移動度向上率が大きいため、ＣＭＯＳ特性としては改善するというものである。
【０００８】
しかしながら、特許文献１のトランジスタの場合、ＳｉＧｅ領域がゲート端まで拡がっている構造をしている。通常、オーバーラップ領域を形成するために、エクステンション不純物はゲート内側まで入り込むように設計されている。つまり、特許文献１のトランジスタ構造ではソースドレインの接合がＳｉＧｅ領域に形成されるため、バンドギャップがＳｉに比べて狭いことに起因する接合リークを抑制することができない。その結果、オフリーク電流の増加に繋がり、ＬＳＩとしての特性が劣化してしまう。
【０００９】
特許文献２のトランジスタの場合、不純物プロファイルの制御性の観点から、ＳｉＧｅ領域に不純物が入らないように、予め形成されたＳｉＧｅ領域よりも外側までゲートが配置される構造となっている。この特許文献２では、エクステンションの空乏層がＳｉＧｅ領域まで入り込む可能性がある。その点で、特許文献１と同様の接合リークが発生する可能性がある。また、プロセスとして、ＳｉＧｅ領域を形成した後にゲートを形成するため、自己整合的でない。よって、必ずＳｉＧｅ領域の外側にソースドレイン接合が形成されるとは限らず、特許文献１と同様に、接合リークが増加してしまう可能性がある。
【００１０】
特許文献３〜５の場合、ＳｉＧｅ領域が全ソースドレイン領域であるために、特許文献１以上に、接合リークが発生しやすい構造となっており、オフリーク電流の増加に繋がってしまう。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００４−３９７６２号公報
【特許文献２】特開２００５−２０９９８０号公報
【特許文献３】特開平０３−２８０４３７号公報
【特許文献４】特開平０５−１１２４９１号公報
【特許文献５】特開２００１−２９１８６４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
解決しようとする課題は、接合リークを抑制しながら、キャリアの移動度向上とチャネル中でのキャリア速度の増加を実現することができるトランジスタを提供することが困難であることである。
【課題を解決するための手段】
【００１３】
本発明の半導体装置は、チャネル形成領域にチャネル方向に第１の幅を有するＳｉＧｅ層が埋め込まれている半導体基板と、前記チャネル形成領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され、前記第１の幅より大きい第２の幅を有して前記ＳｉＧｅ層の形成領域からはみ出す領域を有するゲート電極と、前記チャネル形成領域を挟む前記半導体基板において形成されたエクステンション領域を有するソースドレイン領域と、を有して電界効果トランジスタが構成されており、前記エクステンション領域と前記半導体基板の接合面から伸びる空乏層が前記ＳｉＧｅ層に達しないように前記エクステンション領域と前記ＳｉＧｅ層が離間されている。
【００１４】
上記の本発明の半導体装置は、半導体基板のチャネル形成領域にチャネル方向に第１の幅を有するＳｉＧｅ層が埋め込まれ、チャネル形成領域上にゲート絶縁膜が形成され、ゲート絶縁膜上に、第１の幅より大きい第２の幅を有してＳｉＧｅ層の形成領域からはみ出す領域を有するゲート電極が形成され、チャネル形成領域を挟む半導体基板においてエクステンション領域を有するソースドレイン領域が形成されて、電界効果トランジスタが構成されている。
ここで、エクステンション領域と半導体基板の接合面から伸びる空乏層がＳｉＧｅ層に達しないようにエクステンション領域とＳｉＧｅ層が離間されている。
【００１５】
また、本発明の半導体装置の製造方法は、チャネル形成領域を有する半導体基板にダミーゲート絶縁膜及びダミーゲート電極を形成する工程と、前記ダミーゲート電極の両側部にオフセットスペーサを形成する工程と、前記オフセットスペーサ及び前記ゲート電極をマスクとして前記半導体基板にエクステンション領域を形成する工程と、前記オフセットスペーサの両側部にサイドウォールスペーサを形成する工程と、前記サイドウォールスペーサ、前記オフセットスペーサ及び前記ダミーゲート電極をマスクとして前記半導体基板にソースドレイン領域を形成する工程と、前記ダミーゲート電極を被覆する絶縁膜を形成する工程と、前記絶縁膜の上面から前記ダミーゲート電極が露出するまで前記絶縁膜を除去する工程と、前記ダミーゲート電極及びダミーゲート絶縁膜を除去してゲート電極用溝を形成する工程と、前記ゲート電極用溝の底部における前記半導体基板の表面にＳｉＧｅ層埋め込み用凹部を形成する工程と、前記ＳｉＧｅ層埋め込み用凹部にチャネル方向に第１の幅を有するＳｉＧｅ層を形成する工程と、前記オフセットスペーサを除去する工程と、前記オフセットスペーサが除去された前記ゲート電極用溝の底部において前記ＳｉＧｅ層上にゲート絶縁膜を形成する工程と、前記ゲート電極用溝を埋め込んで前記ゲート絶縁膜上に前記第１の幅より大きい第２の幅を有して前記ＳｉＧｅ層の形成領域からはみ出す領域にゲート電極を形成する工程とを有して電界効果トランジスタを形成し、前記ＳｉＧｅ層を形成する工程において、前記エクステンション領域と前記半導体基板の接合面から伸びる空乏層が前記ＳｉＧｅ層に達しないように前記エクステンション領域と前記ＳｉＧｅ層を離間して形成する。
【００１６】
上記の本発明の半導体装置の製造方法は、チャネル形成領域を有する半導体基板にダミーゲート絶縁膜及びダミーゲート電極を形成し、ダミーゲート電極の両側部にオフセットスペーサを形成し、オフセットスペーサ及びゲート電極をマスクとして半導体基板にエクステンション領域を形成し、オフセットスペーサの両側部にサイドウォールスペーサを形成し、サイドウォールスペーサ、オフセットスペーサ及びダミーゲート電極をマスクとして半導体基板にソースドレイン領域を形成する。
次に、ダミーゲート電極を被覆する絶縁膜を形成し、絶縁膜の上面からダミーゲート電極が露出するまで絶縁膜を除去し、ダミーゲート電極及びダミーゲート絶縁膜を除去してゲート電極用溝を形成する。
次に、ゲート電極用溝の底部における半導体基板の表面にＳｉＧｅ層埋め込み用凹部を形成し、ＳｉＧｅ層埋め込み用凹部にチャネル方向に第１の幅を有するＳｉＧｅ層を形成し、オフセットスペーサを除去し、オフセットスペーサが除去されたゲート電極用溝の底部においてＳｉＧｅ層上にゲート絶縁膜を形成し、ゲート電極用溝を埋め込んでゲート絶縁膜上に第１の幅より大きい第２の幅を有してＳｉＧｅ層の形成領域からはみ出す領域にゲート電極を形成する。
以上のようにして、電界効果トランジスタを形成する。
ここで、ＳｉＧｅ層を形成する工程において、エクステンション領域と半導体基板の接合面から伸びる空乏層がＳｉＧｅ層に達しないようにエクステンション領域とＳｉＧｅ層を離間して形成する。
【発明の効果】
【００１７】
本発明の半導体装置は、ＭＯＳ電界効果トランジスタにおいて、接合リークを抑制しながら、キャリアの移動度向上とチャネル中でのキャリア速度の増加を実現することができる。
【００１８】
本発明の半導体装置の製造方法によれば、接合リークを抑制しながら、キャリアの移動度向上とチャネル中でのキャリア速度の増加を実現するＭＯＳ電界効果トランジスタを形成することができる。
【図面の簡単な説明】
【００１９】
【図１】図１は本発明の第１実施形態に係る半導体装置の模式的な平面図である。
【図２】図２（ａ）は本発明の第１実施形態に係る半導体装置の断面図であり、図２（ｂ）は図２（ａ）の一部の拡大図である。
【図３】図３は本発明の第１実施形態に係る半導体装置のエネルギーバンドを示す図である。
【図４】図４（ａ）及び（ｂ）は本発明の第１実施形態に係る半導体装置の製造方法の工程を示す断面図である。
【図５】図５（ａ）及び（ｂ）は本発明の第１実施形態に係る半導体装置の製造方法の工程を示す断面図である。
【図６】図６（ａ）及び（ｂ）は本発明の第１実施形態に係る半導体装置の製造方法の工程を示す断面図である。
【図７】図７（ａ）及び（ｂ）は本発明の第２実施形態に係る半導体装置の製造方法の工程を示す断面図である。
【図８】図８（ａ）及び（ｂ）は本発明の第２実施形態に係る半導体装置の製造方法の工程を示す断面図である。
【図９】図９（ａ）及び（ｂ）は本発明の第２実施形態に係る半導体装置の製造方法の工程を示す断面図である。
【図１０】図１０（ａ）及び（ｂ）は本発明の第２実施形態に係る半導体装置の製造方法の工程を示す断面図である。
【図１１】図１１（ａ）及び（ｂ）は本発明の第２実施形態に係る半導体装置の製造方法の工程を示す断面図である。
【図１２】図１２（ａ）及び（ｂ）は本発明の第２実施形態に係る半導体装置の製造方法の工程を示す断面図である。
【図１３】図１３は本発明の第２実施形態に係る半導体装置の断面図である。
【図１４】図１４（ａ）及び（ｂ）は本発明の第２実施形態に係る半導体装置の製造方法の工程を示す断面図である。
【図１５】図１５（ａ）及び（ｂ）は本発明の第２実施形態に係る半導体装置の製造方法の工程を示す断面図である。
【図１６】図１６（ａ）及び（ｂ）は本発明の第２実施形態に係る半導体装置の製造方法の工程を示す断面図である。
【図１７】図１７（ａ）は本発明の第３実施形態に係る半導体装置の断面図であり、図１７（ｂ）は図１７（ａ）の一部の拡大図である。
【図１８】図１８（ａ）及び（ｂ）は本発明の第３実施形態に係る半導体装置の製造方法の工程を示す断面図である。
【図１９】図１９（ａ）は本発明の第４実施形態に係る半導体装置の断面図であり、図１９（ｂ）は図１９（ａ）の一部の拡大図である。
【図２０】図２０（ａ）は本発明の第５実施形態に係る半導体装置の断面図であり、図２０（ｂ）は図２０（ａ）の一部の拡大図である。
【図２１】図２１（ａ）及び（ｂ）は本発明の第５実施形態に係る半導体装置の製造方法の工程を示す断面図である。
【図２２】図２２は本発明の第６実施形態に係る半導体装置の断面図である。
【図２３】図２３（ａ）及び（ｂ）は本発明の第６実施形態に係る半導体装置の製造方法の工程を示す断面図である。
【図２４】図２４（ａ）及び（ｂ）は本発明の第６実施形態に係る半導体装置の製造方法の工程を示す断面図である。
【図２５】図２５は本発明の第７実施形態に係る半導体装置の断面図である。
【図２６】図２６（ａ）〜（ｃ）本発明の第７実施形態に係る半導体装置の製造方法の工程を示す断面図である。
【図２７】図２７は本発明の第８実施形態に係る半導体装置の断面図である。
【図２８】図２８（ａ）及び（ｂ）は本発明の第８実施形態に係る半導体装置の製造方法の工程を示す断面図である。
【図２９】図２９（ａ）及び（ｂ）は本発明の第８実施形態に係る半導体装置の製造方法の工程を示す断面図である。
【図３０】図３０（ａ）及び（ｂ）は本発明の第８実施形態に係る半導体装置の製造方法の工程を示す断面図である。
【図３１】図３１は本発明の第９実施形態に係る半導体装置の断面図である。
【図３２】図３２（ａ）〜（ｃ）は本発明の第９実施形態に係る半導体装置の製造方法の工程を示す断面図である。
【図３３】図３３（ａ）及び（ｂ）は本発明の第９実施形態に係る半導体装置の製造方法の工程を示す断面図である。
【図３４】図３４（ａ）及び（ｂ）は本発明の第９実施形態に係る半導体装置の製造方法の工程を示す断面図である。
【図３５】図３５（ａ）及び（ｂ）は本発明の第９実施形態に係る半導体装置の製造方法の工程を示す断面図である。
【発明を実施するための形態】
【００２０】
以下に、本発明の半導体装置及びその製造方法の実施の形態について、図面を参照して説明する。
【００２１】
尚、説明は以下の順序で行う。
１．第１実施形態（本発明の実施形態の全体構成）
２．第２実施形態（ゲート電極が高融点金属シリサイド及びポリシリコンからなる構成）
３．第３実施形態（基板表面から深くなるにつれてＳｉＧｅ層のチャネル方向の幅が大きくなる構成）
４．第４実施形態（ソースドレイン領域側の端部からＳｉＧｅ層の中央側方向に向かってＧｅの濃度が濃くなっている構成）
５．第５実施形態（ＳｉＧｅ層の上面が凸部を有し、半導体基板に埋め込まれた部分から凸部方向に向かってＧｅの濃度が濃くなっている構成）
６．第６実施形態（ソースドレイン領域の表層部分にソースドレイン用ＳｉＧｅ層が埋め込まれている構成）
７．第７実施形態（ＳｉＧｅ層用凹部内にＳｉ層とＳｉＧｅ層が形成された構成）
８．第８実施形態（ＣＭＯＳにおいてゲート電極の材料が異なる構成）
９．第９実施形態（ＣＭＯＳにおけるＮＭＯＳに引っ張り歪が印加されるようにした構成）
【００２２】
＜第１実施形態＞
［半導体装置のレイアウト］
図１は本実施形態に係る半導体装置の模式的な平面図である。本実施形態に係る半導体装置は、Ｐチャネル型ＭＯＳ電界効果トランジスタ（以下ＰＭＯＳと称する）である。
ｎ型のシリコン（Ｓｉ）からなる半導体基板または半導体基板のｎウェルにおいて、チャネル形成領域ＣＨにチャネル方向に第１の幅を有するｎ型のＳｉＧｅ層が埋め込まれている。
チャネル形成領域上にゲート絶縁膜が形成され、ゲート絶縁膜上に、第１の幅より大きい第２の幅を有してＳｉＧｅ層の形成領域からはみ出す領域を有するゲート電極Ｇが形成されている。
チャネル形成領域ＣＨを挟む半導体基板においてｐ型のエクステンション領域を有するｐ型のソースドレイン領域ＳＤが形成されている。図面上はエクステンション領域を有するソースドレイン領域を区別していない。
上記のようにして、ＰＭＯＳが構成されている。
本実施形態の半導体装置においては、ソースドレイン領域ＳＤを構成するエクステンション領域と半導体基板の接合面から伸びる空乏層がＳｉＧｅ層に達しないようにエクステンション領域とＳｉＧｅ層が離間されている。図面上は、ソースドレイン領域ＳＤを構成するエクステンション領域のチャネル形成領域側の端部ＥとＳｉＧｅ層との間が十分に離間していることにより、空乏層がＳｉＧｅ層に達しないレイアウトであることを示している。
【００２３】
［半導体装置の断面構成］
図２（ａ）は本実施形態に係る半導体装置の断面図であり、図２（ｂ）は図２（ａ）の一部であるエクステンション領域、ゲート電極及びＳｉＧｅ層の近傍部分の拡大図である。
【００２４】
例えば、チャネル形成領域を有するｎ型のシリコン（Ｓｉ）からなる半導体基板１０または半導体基板１０のｎウェルに、活性領域を区切るＳＴＩ（shallow trench isolation）法による素子分離絶縁膜１１が形成されている。半導体基板１０のチャネル形成領域にＳｉＧｅ層埋め込み用凹部１０ａが形成されており、チャネル方向に第１の幅を有するｎ型のＳｉＧｅ層１５が埋め込まれている。
【００２５】
また、例えば、チャネル形成領域となるＳｉＧｅ層１５の領域を挟む領域において、半導体基板１０上に窒化シリコン膜などからなる１対のサイドウォールスペーサ２４が形成されている。
【００２６】
例えば、上記の１対のサイドウォールスペーサ２４の間の領域はゲート電極用溝Ａとなっている。ゲート電極用溝Ａの底部を含む内壁面を被覆して、酸化ハフニウムあるいは酸化アルミニウムなどの酸化シリコンより誘電率が高い、いわゆるＨｉｇｈ−ｋ膜などからなるゲート絶縁膜２８が形成されている。
【００２７】
例えば、ゲート絶縁膜２８の上層においてゲート電極用溝Ａに埋め込まれて、金属材料などからなるゲート電極２９が形成されている。ゲート電極２９は、例えば、タングステン、ハフニウム、タンタル、チタン、モリブデン、ルテニウム、ニッケル、白金からなる群から選択された金属、該金属を含む合金、または、該金属の化合物からなる。
【００２８】
また、例えば、少なくともサイドウォールスペーサ２４の下部を含む、チャネル形成領域となるＳｉＧｅ層１５を挟む半導体基板１０において、ｐ型のエクステンション領域１２を有するｐ型のソースドレイン領域１３が形成されている。
ソースドレイン領域１３の表層部分にＮｉＳｉなどの高融点金属シリサイド層１４が形成されている。
上記のようにして、ＰＭＯＳが構成されている。
【００２９】
また、上記のＰＭＯＳを被覆して、酸化シリコンからなる第１層間絶縁膜２６及び第２層間絶縁膜３０が積層されている。
第１層間絶縁膜２６及び第２層間絶縁膜３０を貫通して、ソースドレイン領域１３に接続する高融点金属シリサイド層１４及びゲート電極２９に達する開口部が設けられ、金属などの導電性材料からなるプラグ３１が埋め込まれている。また、これに接続して第２層間絶縁膜３０上に導電性材料からなる上層配線３２が形成されている。
【００３０】
本実施形態において、図２（ｂ）に示すように、例えば、エクステンション領域１２はゲート電極２９の下部まで入り込むオーバーラップ領域を有する。
【００３１】
［エネルギーバンドの説明］
上記の本実施形態に係る半導体装置は、ＭＯＳ電界効果トランジスタにおいて、キャリアの移動度向上とチャネル中でのキャリア速度の増加を実現することができる。
上記の効果について、図３を用いて説明する。図３は本実施形態に係る半導体装置のエネルギーバンドを示す図である。特に、ゲート電極に電圧を印加している場合のバンド構造である。
図３中にＳｉとＳｉＧｅの価電子帯ＶＢ（Ｓｉ），ＶＢ（ＳｉＧｅ）及びＳｉの伝導帯ＣＢ（Ｓｉ）が示されている。
本実施形態のＰＭＯＳは、ソースドレイン領域はシリコン（Ｓｉ）で構成され、チャネル形成領域ＣＨはＳｉＧｅで構成されている。価電子帯のエネルギー順位は、ＶＢ（Ｓｉ）とＶＢ（ＳｉＧｅ）を滑らかに接続したような構成となる。
ここで、図３中の破線ａは特許文献３などに開示された従来のＳｉＧｅチャネルトランジスタの価電子帯のエネルギー順位である。Ｓｉのみのトランジスタと比較すると、Ｘで示す位置においてバンドギャップが減少し、ポテンシャルが急峻となるので、キャリアの注入速度が増加される。
【００３２】
一方、本実施形態のトランジスタにおいては、ゲート電極が、ＳｉＧｅ層の第１の幅より大きい第２の幅を有してＳｉＧｅ層の形成領域からはみ出す領域に形成されている。また、ソースドレイン領域を構成するエクステンション領域と半導体基板の接合面から伸びる空乏層がＳｉＧｅ層に達しないように形成されている。これにより、本実施形態のトランジスタの価電子帯のエネルギー順位は図３中の実線ｂで示される。特に、従来のＸで示すエネルギー順位がＹで示す順位に修正されている。
【００３３】
上記のことから、本実施形態に係る半導体装置はＭＯＳ電界効果トランジスタにおいて、狭バンドギャップに起因する接合リークを抑制しながらキャリアの移動度向上とチャネル中でのキャリア速度の増加を実現することができる。この結果、トランジスタの駆動電流を改善することができる。
【００３４】
［半導体装置の製造方法］
次に、本実施形態に係る半導体装置の製造方法について図面を参照して説明する。
まず、図４（ａ）に示すように、シリコンの半導体基板１０に活性領域を区分するようにＳＴＩ法により素子分離絶縁膜１１を１００〜２００ｎｍ程度の膜厚でパターン形成する。
例えば、半導体基板１０に酸化シリコンを１０ｎｍ、窒化シリコンを２０ｎｍ程度成膜し、素子分離絶縁膜のパターンにパターニングし、さらに半導体基板１０に素子分離用溝を形成する。
次に、例えば８００℃２０分程度の熱処理で素子分離用溝の表面を酸化し、ＣＶＤ（Chemical Vapor Deposition）などにより素子分離用溝を埋め込んで全面に酸化シリコンを堆積させる。酸化シリコン膜は例えば高密度プラズマＨＤＰ（High Density Plasma）を用いた酸化シリコン膜、あるいはＯ３−ＴＥＯＳ（tetraethylorthosilicate）を用いたＨＡＲＰ（High Aspect Ratio Planarization）による酸化シリコン膜などで形成できる。
次に、ＣＭＰ（Chemical Mechanical Polishing）による平坦化を行い、ホットリン酸を用いて窒化シリコン膜を除去する。
以上のようにして、素子分離絶縁膜１１を形成する。
【００３５】
次に、ウェル及びチャネルのためのイオン注入を行う。
図面上はＰＭＯＳ領域を示しており、例えばウェルとしてＰを５００ｋｅＶで３．０×１０１３／ｃｍ２のドーズ量で注入し、チャネルとしてＰを５０ｋｅＶで６．０×１０１２／ｃｍ２のドーズ量で注入する。不図示の領域にＮＭＯＳを形成する場合には、例えばウェルとしてＢを２３０ｋｅＶで２．０×１０１３／ｃｍ２のドーズ量で注入し、チャネルとしてＢを２０ｋｅＶで１．０×１０１３／ｃｍ２のドーズ量で注入する。
【００３６】
次に、フッ酸を用いて上記の酸化シリコン膜を除去した後、図４（ｂ）に示すように、熱酸化などにより３〜５ｎｍ程度の酸化シリコン膜を形成してダミーゲート絶縁膜２０を形成する。次に、ＣＶＤ法などでポリシリコンを堆積し、ハードマスク２２をゲート電極のパターンに形成し、ポリシリコンをエッチング加工してダミーゲート電極２１を形成する。
【００３７】
次に、図５（ａ）に示すように、例えばＣＶＤ法により全面に４〜８ｎｍの厚みの酸化シリコンを堆積し、全面にエッチバックすることで、ダミーゲート電極２１の両側部にオフセットスペーサ２３を形成する。
次に、例えば、活性領域においてオフセットスペーサ２３及びハードマスク２２（あるいはダミーゲート電極２１）をマスクとして不純物をイオン注入して、半導体基板１０中にポケット層（Ｈａｌｏ；不図示）及びエクステンション領域１２を形成する。
図面上はＰＭＯＳ領域を示しており、例えばポケット層としてＡｓを５０ｋｅＶで２．０×１０１３／ｃｍ２のドーズ量で注入し、エクステンション領域としてＢＦ２を１．５ｋｅＶで６．０×１０１４／ｃｍ２のドーズ量で注入する。不図示の領域にＮＭＯＳを形成する場合には、例えばポケット層としてＢＦ２を４０ｋｅＶで２．０×１０１３／ｃｍ２のドーズ量で注入し、エクステンション領域としてＡｓを１．５ｋｅＶで６．０×１０１４／ｃｍ２のドーズ量で注入する。
【００３８】
次に、図５（ｂ）に示すように、例えばＣＶＤ法により全面に２０ｎｍの厚みの窒化シリコンを堆積し、さらに３５ｎｍの厚みの酸化シリコンを堆積し、全面にエッチバックする。これにより、オフセットスペーサ２３の両側部に、窒化シリコンのサイドウォールスペーサ２４及び酸化シリコンのサイドウォールスペーサ２５を形成する。サイドウォールスペーサは、酸化シリコン膜／窒化シリコン膜／酸化シリコン膜などの３層積層絶縁膜であってもよい。
【００３９】
次に、図６（ａ）に示すように、例えば、活性領域においてサイドウォールスペーサ（２４，２５）、オフセットスペーサ２３及びハードマスク層２２（あるいはダミーゲート電極２１）をマスクとして不純物をイオン注入する。例えばＢを４．０ｋｅＶで４．０×１０１５／ｃｍ２のドーズ量で注入する。不図示の領域にＮＭＯＳを形成する場合には、Ｐを２０ｋｅＶで４．０×１０１３／ｃｍ２のドーズ量で注入する。
これにより、半導体基板１０中にエクステンション領域１２に接続してソースドレイン領域１３を形成する。
この後、不純物の活性化のためにスパイクＲＴＡ処理（１０３０〜１０７０℃）の熱処理を施す。
【００４０】
次に、図６（ｂ）に示すように、例えば、希フッ酸（ＤＨＦ）の前処理を経て、スパッタリングにより全面にニッケル、コバルト、白金などの高融点金属を２〜８ｎｍの膜厚で堆積させる。次に、ソースドレイン領域の表面における、高融点金属とシリコンが接しているところでシリサイド化させて、高融点金属シリサイド層１４を形成する。この後で、未反応の高融点金属を除去する。
ここで、上記のＤＨＦ処理において酸化シリコンのサイドウォールスペーサ２５が除去される。以降は、窒化シリコンのサイドウォールスペーサ２４のみが残された場合について示す。
【００４１】
次に、図７（ａ）に示すように、例えば、ハードマスク層２２（あるいはダミーゲート電極２１）を被覆するように全面にＣＶＤ法などで酸化シリコンを１５０〜２００ｎｍの膜厚で堆積させて第１層間絶縁膜２６を形成する。
【００４２】
次に、図７（ｂ）に示すように、例えば、ダミーゲート電極２１の表面が露出するまで上面からＣＭＰ法により研磨する。
【００４３】
次に、図８（ａ）に示すように、例えば、ドライエッチング処理によりダミーゲート電極２１を除去する。
上記のエッチングが、酸化シリコンのダミーゲート絶縁膜に対して十分に選択比を有するようなエッチング条件とする。この際、ダミーゲート絶縁膜２０の膜厚は、ドライエッチングに耐え得る膜厚になっており、半導体基板１０にダメージが入ることは無い。
【００４４】
次に、図８（ｂ）に示すように、例えば、フッ酸を用いてダミーゲート絶縁膜２０及びオフセットスペーサ２３を除去する。
上記により、１対のサイドウォールスペーサ２４の間の領域にゲート電極用溝Ａを形成する。
【００４５】
次に、図９（ａ）に示すように、例えばＣＶＤ法により全面に２〜６ｎｍの厚みの窒化シリコン（ＳｉＮ）、ホウ素を含む窒化シリコン（ＳｉＢＮ）または炭素を含む窒化シリコン（ＳｉＣＮ）を堆積し、全面にエッチバックする。
上記により、ゲート電極用溝Ａの内部側壁面に、エクステンション領域の不純物が拡散していないチャネル領域のＳｉのみをエッチングするためのオフセットスペーサ２７を改めて形成する。
この後にＳｉＧｅをエピタキシャル成長するためのフッ酸による前処理工程があるが、このフッ酸に耐性のある窒化シリコン、ホウ素を含む窒化シリコン膜または炭素を含む窒化シリコン膜を用いることができる。膜厚は２〜６ｎｍ程度とし、必要な領域のシリコンのみがエッチングされるようにオフセットスペーサ２７の膜厚を制御する必要がある。
【００４６】
次に、図９（ｂ）に示すように、例えばオフセットスペーサ２７をマスクとして、エクステンション領域の不純物が拡散していないチャネル領域のＳｉのみをエッチングし、ＳｉＧｅ層埋め込み用凹部１０ａを形成する。ＳｉＧｅ層埋め込み用凹部１０ａは、チャネル方向に第１の幅を有するものとする。
ＳｉＧｅ層埋め込み用凹部１０ａの深さは、５〜２０ｎｍ程度とする。少なくとも、キャリアが移動する反転層領域がＳｉＧｅ層となるようにＳｉＧｅ層埋め込み用凹部１０ａを形成すればよい。
【００４７】
次に、図１０（ａ）に示すように、例えば、フッ酸などで前処理を行った後、エピタキシャル成長を行い、ＳｉＧｅ層埋め込み用凹部１０ａ内に埋め込んでＳｉＧｅ層１５を形成する。ＳｉＧｅ層１５は、チャネル方向に第１の幅を有する。ＳｉＧｅ層１５は組成として、Ｓｉ１−ｘＧｅｘ（ｘ＝０〜１）と表記でき、Ｇｅ濃度を自由に変更することができる。
【００４８】
次に、図１０（ｂ）に示すように、例えば、ホットリン酸を用いて窒化シリコン膜、ＳｉＢＮ膜または炭素を含む窒化シリコン（ＳｉＣＮ）で形成されているオフセットスペーサ２７を除去する。この際、形成されているオフセットスペーサ２７を丁度除去する処理を行うことが好ましい。例えば、オフセットスペーサ２７の膜厚が４ｎｍである場合、４ｎｍ分の窒化シリコンもしくはＳｉＢＮを除去するホットリン酸処理を行う。
以上で、ゲート電極用溝Ａ内における半導体基板１０の表面が再び露出する。
【００４９】
次に、図１１（ａ）に示すように、例えば、オフセットスペーサが除去されたゲート電極用溝Ａの底部におけるＳｉＧｅ層の表面を被覆して全面に、酸化ハフニウムあるいは酸化アルミニウムなどのＨｉｇｈ−ｋ膜からなるゲート絶縁膜２８を形成する。
【００５０】
次に、図１１（ｂ）に示すように、例えば、スパッタリング法あるいはＣＶＤ法などによりゲート電極用溝Ａを埋め込んでゲート絶縁膜２８上に第１の幅より大きい第２の幅を有してＳｉＧｅ層の形成領域からはみ出す領域にゲート電極２９を形成する。
ゲート電極２９は、例えば、窒化チタンあるいはハフニウムシリサイド（ＨｆＳｉ）などから形成する。
【００５１】
次に、図１２（ａ）に示すように、例えば、ＣＭＰ処理によりゲート電極用溝Ａの外部に堆積されたゲート電極となる導電体材料を除去し、ゲート電極用溝Ａに埋め込まれたゲート電極２９とする。
【００５２】
次に、図１２（ｂ）に示すように、例えば、全面にＣＶＤ法などで酸化シリコンを５０〜１００ｎｍの膜厚で堆積させて第２層間絶縁膜３０を形成する。
【００５３】
以降の工程としては、例えば、第２層間絶縁膜３０及び第１層間絶縁膜２６を貫通して、ソースドレイン領域１３の高融点金属シリサイド層１４及びゲート電極２９に達する開口部を形成する。
得られた開口部内に、バリアメタルとしてＴｉ（３０ｎｍ）／ＴｉＮ（１０ｎｍ）を成膜し、タングステンなどからなるプラグ３１を埋め込む。さらにプラグ３１に接続して導電性材料をパターン形成し、上層配線３２を形成する。
以上で、図１及び図２に示す構造の半導体装置と同様の半導体装置を製造することができる。
【００５４】
本実施形態において、図２（ｂ）に示すように、例えば、エクステンション領域１２として、ゲート電極２９の下部まで入り込み、オーバーラップ領域を有するエクステンション領域を形成することができる。
【００５５】
本実施形態のトランジスタにおいては、ゲート電極を、ＳｉＧｅ層の第１の幅より大きい第２の幅を有してＳｉＧｅ層の形成領域からはみ出す領域に形成する。また、ソースドレイン領域を構成するエクステンション領域と半導体基板の接合面から伸びる空乏層がＳｉＧｅ層に達しないように形成する。これにより、狭バンドギャップに起因する接合リークを抑制しながら、キャリアの移動度向上とチャネル中でのキャリア速度の増加を実現することができる。この結果、トランジスタの駆動電流を改善することができる。
【００５６】
本実施形態の半導体装置の製造方法によれば、接合リークを抑制しながら、キャリアの移動度向上とチャネル中でのキャリア速度の増加を実現するＭＯＳ電界効果トランジスタを形成することができる。
【００５７】
＜第２実施形態＞
［半導体装置の断面構成］
図１３は本実施形態に係る半導体装置の断面図である。
例えば、ゲート電極用溝Ａの底部には、酸化シリコンなどからなるゲート絶縁膜３３が形成されている。また、ゲート絶縁膜３３の上層においてゲート電極用溝Ａにポリシリコンからなるゲート電極３４が形成されている。また、ゲート電極３４の上部表面にＮｉＳｉなどの高融点金属シリサイド層３５が形成されている。
上記を除いて、第１実施形態と同様の構成である。
【００５８】
本実施形態のトランジスタにおいては、ゲート電極が、ＳｉＧｅ層の第１の幅より大きい第２の幅を有してＳｉＧｅ層の形成領域からはみ出す領域に形成されている。また、ソースドレイン領域を構成するエクステンション領域と半導体基板の接合面から伸びる空乏層がＳｉＧｅ層に達しないように形成されている。
【００５９】
上記のことから、本実施形態に係る半導体装置は第１実施形態と同様に、ＭＯＳ電界効果トランジスタにおいて狭バンドギャップに起因する接合リークを抑制しながらキャリアの移動度向上とチャネル中でのキャリア速度の増加を実現することができる。この結果、トランジスタの駆動電流を改善することができる。
【００６０】
［半導体装置の製造方法］
次に、本実施形態に係る半導体装置の製造方法について図面を参照して説明する。
まず、図１４（ａ）に示す構成までは、第１実施形態の図１０（ｂ）までの工程と同様にして行う。
次に、図１４（ｂ）に示すように、例えば、ＣＶＤ法などにより、オフセットスペーサが除去されたゲート電極用溝Ａの底部におけるＳｉＧｅ層の表面を被覆して全面に、酸化シリコンからなるゲート絶縁膜３３を形成する。
【００６１】
次に、図１５（ａ）に示すように、例えば、ＣＶＤ法などによりゲート電極用溝Ａを埋め込んでポリシリコンを堆積し、ゲート絶縁膜３３上に第１の幅より大きい第２の幅を有してＳｉＧｅ層の形成領域からはみ出す領域にゲート電極３４を形成する。
【００６２】
次に、図１５（ｂ）に示すように、例えば、ＣＭＰ処理によりゲート電極用溝Ａの外部に堆積されたポリシリコンを除去し、ゲート電極用溝Ａに埋め込まれたゲート電極３４とする。
【００６３】
次に、図１６（ａ）に示すように、例えば、希フッ酸（ＤＨＦ）の前処理を経て、スパッタリングにより全面にニッケル、コバルト、白金などの高融点金属を２〜８ｎｍの膜厚で堆積させる。次に、ゲート電極の表面における、高融点金属とシリコンが接しているところでシリサイド化させて、高融点金属シリサイド層３５を形成する。この後で、未反応の高融点金属を除去する。
【００６４】
次に、図１６（ｂ）に示すように、例えば、全面にＣＶＤ法などで酸化シリコンを５０〜１００ｎｍの膜厚で堆積させて第２層間絶縁膜３０を形成する。
【００６５】
以降の工程としては、例えば、第２層間絶縁膜３０及び第１層間絶縁膜２６を貫通して、ソースドレイン領域１３の高融点金属シリサイド層１４及びゲート電極３４の高融点金属シリサイド層３５に達する開口部を形成する。
得られた開口部内に、バリアメタルとしてＴｉ（３０ｎｍ）／ＴｉＮ（１０ｎｍ）を成膜し、タングステンなどからなるプラグ３１を埋め込む。さらにプラグ３１に接続して導電性材料をパターン形成し、上層配線３２を形成する。
以上で、図１３に示す構造の半導体装置と同様の半導体装置を製造することができる。
上記以外の工程は、実質的に第１実施形態と同様である。
【００６６】
本実施形態の半導体装置の製造方法によれば、第１実施形態と同様に、接合リークを抑制しながら、キャリアの移動度向上とチャネル中でのキャリア速度の増加を実現するＭＯＳ電界効果トランジスタを形成することができる。
【００６７】
＜第３実施形態＞
［半導体装置の断面構成］
図１７（ａ）は本実施形態に係る半導体装置の断面図であり、図１７（ｂ）は図１７（ａ）の一部であるエクステンション領域、ゲート電極及びＳｉＧｅ層の近傍部分の拡大図である。
例えば、ＳｉＧｅ層埋め込み用凹部１０ｂが、半導体基板１０の表面から深くなるにつれてチャネル方向の幅が広くなる領域を有する。従って、ＳｉＧｅ層埋め込み用凹部１０ｂに埋め込まれているＳｉＧｅ層１５は、半導体基板１０の表面から深くなるにつれてチャネル方向の幅が広くなる領域を有する。
上記を除いて、第１実施形態と同様の構成である。
【００６８】
本実施形態のトランジスタにおいては、ゲート電極が、ＳｉＧｅ層の第１の幅より大きい第２の幅を有してＳｉＧｅ層の形成領域からはみ出す領域に形成されている。また、ソースドレイン領域を構成するエクステンション領域と半導体基板の接合面から伸びる空乏層がＳｉＧｅ層に達しないように形成されている。
【００６９】
上記のことから、本実施形態に係る半導体装置は第１実施形態と同様に、ＭＯＳ電界効果トランジスタにおいて狭バンドギャップに起因する接合リークを抑制しながらキャリアの移動度向上とチャネル中でのキャリア速度の増加を実現することができる。この結果、トランジスタの駆動電流を改善することができる。
【００７０】
Ｓｉ１−ｘＧｅｘ（ｘ＝０〜１）の正孔キャリア移動度が大きい理由として、キャリア移動度の大きいＧｅが含まれていることがある。この他、Ｓｉよりもイオン半径が大きいＧｅを含むことにより、チャネル領域のＳｉ１−ｘＧｅｘ（ｘ＝０〜１）が、圧縮応力を受けていることが挙げられる。この効果も、正孔キャリア移動度の向上に寄与している。よって、ＳｉＧｅ層の体積が大きいほど、この圧縮応力は大きくなる。Ｓｉ１−ｘＧｅｘ（ｘ＝０〜１）層が、半導体基板１０の表面から深くなるにつれてチャネル方向の幅が広くなる領域を有する構成とすることで、上記の圧縮応力を高めることができ、さらにキャリア移動度を大きくすることができる。
【００７１】
［半導体装置の製造方法］
次に、本実施形態に係る半導体装置の製造方法について図面を参照して説明する。
まず、図１８（ａ）に示す構成までは、第１実施形態の図９（ａ）までの工程と同様にして行う。
次に、図１８（ｂ）に示すように、例えばオフセットスペーサ２７をマスクとして、エクステンション領域の不純物が拡散していないチャネル領域のＳｉのみをエッチングし、ＳｉＧｅ層埋め込み用凹部１０ｂを形成する。ＳｉＧｅ層埋め込み用凹部１０ｂは、チャネル方向に第１の幅を有するものとする。
ＳｉＧｅ層埋め込み用凹部１０ｂの深さは、５〜２０ｎｍ程度とする。少なくとも、キャリアが移動する反転層領域がＳｉＧｅ層となるようにＳｉＧｅ層埋め込み用凹部１０ｂを形成すればよい。
ここで、半導体基板の表面から深くなるにつれてチャネル方向の幅が大きくなる領域を有する形状とするには、例えば、初期は異方性エッチング条件、続いて等方性エッチング条件とする。
【００７２】
次に、例えば、フッ酸などで前処理を行った後、エピタキシャル成長を行い、ＳｉＧｅ層埋め込み用凹部１０ａ内に埋め込んでＳｉＧｅ層１５を形成する。
本実施形態においては、ＳｉＧｅ層１５を形成する工程において、半導体基板１０の表面から深くなるにつれてＳｉＧｅ層１５のチャネル方向の幅が大きくなる領域を有するように形成する。
ＳｉＧｅ層１５は、チャネル方向に第１の幅を有する。ＳｉＧｅ層１５は組成として、Ｓｉ１−ｘＧｅｘ（ｘ＝０〜１）と表記でき、Ｇｅ濃度を自由に変更することができる。
エピタキシャル成長される領域の上面が狭いことから、エッチングされた領域に完全にエピタキシャル成長させるため、下面のみから成長させる異方性エピタキシャル成長の条件とすることが好ましい。
上記以外の工程は、実質的に第１実施形態と同様である。
【００７３】
本実施形態の半導体装置の製造方法によれば、第１実施形態と同様に、接合リークを抑制しながら、キャリアの移動度向上とチャネル中でのキャリア速度の増加を実現するＭＯＳ電界効果トランジスタを形成することができる。
【００７４】
＜第４実施形態＞
［半導体装置の断面構成］
図１９（ａ）は本実施形態に係る半導体装置の断面図であり、図１９（ｂ）は図１９（ａ）の一部であるエクステンション領域、ゲート電極及びＳｉＧｅ層の近傍部分の拡大図である。
例えば、ＳｉＧｅ層１５において、ソースドレイン領域１３側の端部からＳｉＧｅ層１５の中央側方向に向かってＧｅの濃度が濃くなっている。例えば、Ｇｅ濃度について低濃度ＳｉＧｅ層１５ａ、中濃度ＳｉＧｅ層１５ｂ及び高濃度ＳｉＧｅ層１５ｃが連続的に形成されている。
上記を除いて、第１実施形態と同様の構成である。
【００７５】
本実施形態のトランジスタにおいては、ゲート電極が、ＳｉＧｅ層の第１の幅より大きい第２の幅を有してＳｉＧｅ層の形成領域からはみ出す領域に形成されている。また、ソースドレイン領域を構成するエクステンション領域と半導体基板の接合面から伸びる空乏層がＳｉＧｅ層に達しないように形成されている。
【００７６】
上記のことから、本実施形態に係る半導体装置は第１実施形態と同様に、ＭＯＳ電界効果トランジスタにおいて狭バンドギャップに起因する接合リークを抑制しながらキャリアの移動度向上とチャネル中でのキャリア速度の増加を実現することができる。この結果、トランジスタの駆動電流を改善することができる。
【００７７】
特に、本実施形態のトランジスタにおいては、Ｇｅ濃度がチャネル中央に向かって高められている。徐々にＧｅ濃度が高まるため、Ｓｉ層とＳｉ１−ｘＧｅｘ（ｘ＝０〜１）層間の欠陥を発生させることなく、最大Ｇｅ濃度を大きくすることが可能である。その結果、さらにポテンシャル変動が急峻にすることができ、よりキャリア速度を大きくすることができる。
【００７８】
［半導体装置の製造方法］
次に、本実施形態に係る半導体装置の製造方法について図面を参照して説明する。
まず、第１実施形態の図９（ｂ）に示す工程まで同様にして行う。
次に、例えば、フッ酸などで前処理を行った後、エピタキシャル成長を行い、ＳｉＧｅ層埋め込み用凹部１０ａ内に埋め込んでＳｉＧｅ層１５を形成する。ここで、低濃度ＳｉＧｅ層１５ａ、中濃度ＳｉＧｅ層１５ｂ及び高濃度ＳｉＧｅ層１５ｃを連続的に形成する。これにより、ＳｉＧｅ層１５において、ソースドレイン領域１３側の端部からＳｉＧｅ層１５の中央側方向に向かってＧｅの濃度が濃くなっている構成とする。
上記以外の工程は、実質的に第１実施形態と同様である。
【００７９】
本実施形態の半導体装置の製造方法によれば、第１実施形態と同様に、接合リークを抑制しながら、キャリアの移動度向上とチャネル中でのキャリア速度の増加を実現するＭＯＳ電界効果トランジスタを形成することができる。
【００８０】
＜第５実施形態＞
［半導体装置の断面構成］
図２０（ａ）は本実施形態に係る半導体装置の断面図であり、図２０（ｂ）は図２０（ａ）の一部であるエクステンション領域、ゲート電極及びＳｉＧｅ層の近傍部分の拡大図である。
例えば、ＳｉＧｅ層１５において、ＳｉＧｅ層１５の上面が半導体基板１０の表面から突き出た凸部１５ｐを有しており、半導体基板１０に埋め込まれた部分のＳｉＧｅ層１５から凸部１５ｐ方向に向かってＧｅの濃度が濃くなっている。
上記を除いて、第１実施形態と同様の構成である。
【００８１】
本実施形態のトランジスタにおいては、ゲート電極が、ＳｉＧｅ層の第１の幅より大きい第２の幅を有してＳｉＧｅ層の形成領域からはみ出す領域に形成されている。また、ソースドレイン領域を構成するエクステンション領域と半導体基板の接合面から伸びる空乏層がＳｉＧｅ層に達しないように形成されている。
【００８２】
上記のことから、本実施形態に係る半導体装置は第１実施形態と同様に、ＭＯＳ電界効果トランジスタにおいて狭バンドギャップに起因する接合リークを抑制しながらキャリアの移動度向上とチャネル中でのキャリア速度の増加を実現することができる。この結果、トランジスタの駆動電流を改善することができる。
【００８３】
特に、本実施形態のトランジスタにおいては、上記の凸部１５ｐにおける価電子帯のポテンシャルはさらに急峻になる。その結果、キャリアの速度が加速され、よりキャリア速度を大きくすることができる。
この構造の場合、凸部を有する構造のため、チャネル長が若干大きくなる。キャリア速度の向上分が打ち消されない程度の凸部の高さとする必要がある。
【００８４】
［半導体装置の製造方法］
次に、本実施形態に係る半導体装置の製造方法について図面を参照して説明する。
まず、図２１（ａ）に示す構成までは、第１実施形態の図９（ｂ）までの工程と同様にして行う。
次に、図２１（ｂ）に示すように、例えば、フッ酸などで前処理を行った後、エピタキシャル成長を行い、ＳｉＧｅ層埋め込み用凹部１０ａ内に埋め込んでＳｉＧｅ層１５を形成する。さらに、連続的にＳｉＧｅからなる凸部１５ｐを形成する。
ここで、ＳｉＧｅ層は組成として、Ｓｉ１−ｘＧｅｘ（ｘ＝０〜１）と表記でき、Ｇｅ濃度を自由に変更することができる。この際、ＳｉＧｅ層１５と凸部１５ｐにおいて上面ほどＧｅ濃度が高くなるような条件でエピタキシャル成長させる。キャリアがソースからチャネル中央へ流れるに従って、Ｇｅ濃度が高くなり、キャリア移動度を向上させることができる。
上記以外の工程は、実質的に第１実施形態と同様である。
【００８５】
本実施形態の半導体装置の製造方法によれば、第１実施形態と同様に、接合リークを抑制しながら、キャリアの移動度向上とチャネル中でのキャリア速度の増加を実現するＭＯＳ電界効果トランジスタを形成することができる。
【００８６】
＜第６実施形態＞
［半導体装置の断面構成］
図２２は本実施形態に係る半導体装置の断面図である。
例えば、ソースドレイン領域１３の表層部分にソースドレイン用ＳｉＧｅ層１６が埋め込まれている。
また、ソースドレイン用ＳｉＧｅ層１６の表層部分にＮｉＳｉなどの高融点金属シリサイド層１４が形成されている。
上記を除いて、第１実施形態と同様の構成である。
【００８７】
本実施形態のトランジスタにおいては、ゲート電極が、ＳｉＧｅ層の第１の幅より大きい第２の幅を有してＳｉＧｅ層の形成領域からはみ出す領域に形成されている。また、ソースドレイン領域を構成するエクステンション領域と半導体基板の接合面から伸びる空乏層がＳｉＧｅ層に達しないように形成されている。
【００８８】
上記のことから、本実施形態に係る半導体装置は第１実施形態と同様に、ＭＯＳ電界効果トランジスタにおいて狭バンドギャップに起因する接合リークを抑制しながらキャリアの移動度向上とチャネル中でのキャリア速度の増加を実現することができる。この結果、トランジスタの駆動電流を改善することができる。
【００８９】
特に、本実施形態のトランジスタにおいては、ソースドレイン領域にソースドレイン用ＳｉＧｅ層１６を有することで、ＳｉＧｅ層１５に印加される圧縮応力をさらに増やし、正孔キャリア移動度を改善することができる。
【００９０】
［半導体装置の製造方法］
次に、本実施形態に係る半導体装置の製造方法について図面を参照して説明する。
まず、第１実施形態の図５（ｂ）に示す工程まで同様にして行う。
次に、図２３（ａ）に示すように、例えばサイドウォールスペーサ（２４，２５）などをマスクとして、エクステンション領域１２の表面からソースドレイン領域となる領域のＳｉをエッチングし、ソースドレイン用ＳｉＧｅ層埋め込み用凹部１０ｃを形成する。
【００９１】
次に、図２３（ｂ）に示すように、例えば、フッ酸などで前処理を行った後、エピタキシャル成長を行い、ソースドレイン用ＳｉＧｅ層埋め込み用凹部１０ｃ内に埋め込んでソースドレイン用ＳｉＧｅ層１６を形成する。ソースドレイン用ＳｉＧｅ層１６はＧｅ濃度を自由に変更することができる。
【００９２】
次に、図２４（ａ）に示すように、例えば、活性領域においてサイドウォールスペーサ（２４，２５）、オフセットスペーサ２３及びハードマスク層２２（あるいはダミーゲート電極２１）をマスクとして不純物をイオン注入する。これにより、半導体基板１０中にエクステンション領域１２に接続してソースドレイン領域１３を形成する。
この後、不純物の活性化のためにスパイクＲＴＡ処理（１０３０〜１０７０℃）の熱処理を施す。
【００９３】
次に、図２４（ｂ）に示すように、例えば、希フッ酸（ＤＨＦ）の前処理を経て、スパッタリングにより全面にニッケル、コバルト、白金などの高融点金属を２〜８ｎｍの膜厚で堆積させる。次に、ソースドレイン領域の表面における、高融点金属とシリコンが接しているところでシリサイド化させて、高融点金属シリサイド層１４を形成する。この後で、未反応の高融点金属を除去する。
ここで、上記のＤＨＦ処理において酸化シリコンのサイドウォールスペーサ２５が除去される。
上記以外の工程は、実質的に第１実施形態と同様である。
【００９４】
本実施形態の半導体装置の製造方法によれば、第１実施形態と同様に、接合リークを抑制しながら、キャリアの移動度向上とチャネル中でのキャリア速度の増加を実現するＭＯＳ電界効果トランジスタを形成することができる。
【００９５】
＜第７実施形態＞
［半導体装置の断面構成］
図２５は本実施形態に係る半導体装置の断面図である。
ＳｉＧｅ層埋め込み用凹部１０ｄ内において、ＳｉＧｅ層埋め込み用凹部の内壁に所定の厚さのＳｉ層１５ｄが形成され、その上層にチャネル方向に第１の幅となるようにＳｉＧｅ層１５ｅが形成されている。
上記を除いて、第１実施形態と同様の構成である。
【００９６】
本実施形態のトランジスタにおいては、ゲート電極が、ＳｉＧｅ層の第１の幅より大きい第２の幅を有してＳｉＧｅ層の形成領域からはみ出す領域に形成されている。また、ソースドレイン領域を構成するエクステンション領域と半導体基板の接合面から伸びる空乏層がＳｉＧｅ層に達しないように形成されている。
【００９７】
上記のことから、本実施形態に係る半導体装置は第１実施形態と同様に、ＭＯＳ電界効果トランジスタにおいて狭バンドギャップに起因する接合リークを抑制しながらキャリアの移動度向上とチャネル中でのキャリア速度の増加を実現することができる。この結果、トランジスタの駆動電流を改善することができる。
【００９８】
［半導体装置の製造方法］
次に、本実施形態に係る半導体装置の製造方法について図面を参照して説明する。
まず、図２６（ａ）に示す構成までは、第１実施形態の図８（ｂ）までの工程と同様にして行う。
【００９９】
次に、図２６（ｂ）に示すように、例えばサイドウォールスペーサ２４をマスクとして、チャネル領域のＳｉをエッチングし、ＳｉＧｅ層埋め込み用凹部１０ｄを形成する。第１実施形態とは異なり、オフセットスペーサを再び形成せずにＳｉをエッチングする。ＳｉＧｅ層埋め込み用凹部１０ｄの深さは５〜２０ｎｍ程度とする。
【０１００】
次に、図２６（ｃ）に示すように、例えば、フッ酸などで前処理を行った後、エピタキシャル成長を行う。
ここでは、ＳｉＧｅ層埋め込み用凹部１０ｄの内壁にＳｉ層１５ｄを所定の厚さで成長させた後に、チャネル方向に第１の幅となるようにＳｉＧｅ層１５ｅを形成する。
エクステンション領域の不純物が存在する領域はＳｉで形成されている必要があるため、エピタキシャル成長の第１ステップではＳｉを成長させる。このＳｉ層１５ｄは、以降のプロセスにおける熱工程によってエクステンション領域の不純物が拡散する程度まで形成される必要があり、概ね１〜３ｎｍ程度の厚さとする。
ＳｉＧｅ層１５ｅは組成として、Ｓｉ１−ｘＧｅｘ（ｘ＝０〜１）と表記でき、Ｇｅ濃度を自由に変更することができる。
上記以外の工程は、実質的に第１実施形態と同様である。
【０１０１】
本実施形態の半導体装置の製造方法によれば、第１実施形態と同様に、接合リークを抑制しながら、キャリアの移動度向上とチャネル中でのキャリア速度の増加を実現するＭＯＳ電界効果トランジスタを形成することができる。
【０１０２】
＜第８実施形態＞
［半導体装置の断面構成］
図２７は本実施形態に係る半導体装置の断面図である。
本実施形態に係る半導体装置は、ＰＭＯＳとＮＭＯＳを有するＣＭＯＳの構成である。
ＮＭＯＳは、第１実施形態と同様の構成である。
【０１０３】
ＰＭＯＳは、例えば以下の構成である。例えば、素子分離絶縁膜１１で素子分離されたチャネル形成領域を有するｎ型のシリコン（Ｓｉ）からなる半導体基板１０にｐウェル１７が形成されており、チャネル形成領域にＳｉＧｅ層埋め込み用凹部１０ｅが形成されており、チャネル方向に第１の幅を有するｎ型のＳｉＧｅ層１５ｆが埋め込まれている。
【０１０４】
また、例えば、チャネル形成領域となるＳｉＧｅ層１５ｆの領域を挟む領域において、半導体基板１０上に窒化シリコン膜などからなる１対のサイドウォールスペーサ２４が形成されている。
【０１０５】
例えば、上記の１対のサイドウォールスペーサ２４の間の領域はゲート電極用溝となっている。ゲート電極用溝の底部を含む内壁面を被覆して、酸化ハフニウムあるいは酸化アルミニウムなどの酸化シリコンより誘電率が高い、いわゆるＨｉｇｈ−ｋ膜などからなるゲート絶縁膜２８が形成されている。
【０１０６】
例えば、ゲート絶縁膜２８の上層においてゲート電極用溝に埋め込まれて、金属材料などからなるゲート電極３６が形成されている。ゲート電極３６は、例えば、タングステン、ハフニウム、タンタル、チタン、モリブデン、ルテニウム、ニッケル、白金からなる群から選択された金属、該金属を含む合金、または、該金属の化合物からなる。
【０１０７】
また、例えば、少なくともサイドウォールスペーサ２４の下部を含む、チャネル形成領域となるＳｉＧｅ層１５ｆを挟むｐウェル１７において、ｎ型のエクステンション領域１２ａを有するｎ型のソースドレイン領域１３ａが形成されている。
ソースドレイン領域１３ａの表層部分にＮｉＳｉなどの高融点金属シリサイド層１４が形成されている。
上記のようにして、ＮＭＯＳが構成されている。
【０１０８】
上記のＮＭＯＳは、ＰＭＯＳと同様に酸化シリコンからなる第１層間絶縁膜２６及び第２層間絶縁膜３０で被覆され、ソースドレイン領域などに対する開口部が設けられ、プラグ及び上層配線が形成されている。
【０１０９】
本実施形態において、例えば、ＮＭＯＳのゲート電極３６とＰＭＯＳのゲート電極２９を構成する導電性材料は異なっている。
例えば、ＮＭＯＳのゲート電極３６がＨｆＳｉからなり、ＰＭＯＳのゲート電極２９がＴｉＮからなる構成とする。
上記を除いて、第１実施形態と同様の構成である。
【０１１０】
本実施形態のトランジスタにおいては、ＰＭＯＳにおいて、ゲート電極が、ＳｉＧｅ層の第１の幅より大きい第２の幅を有してＳｉＧｅ層の形成領域からはみ出す領域に形成されている。また、ソースドレイン領域を構成するエクステンション領域と半導体基板の接合面から伸びる空乏層がＳｉＧｅ層に達しないように形成されている。
【０１１１】
本実施形態に係る半導体装置のＰＭＯＳは第１実施形態と同様に、ＭＯＳ電界効果トランジスタにおいて狭バンドギャップに起因する接合リークを抑制しながらキャリアの移動度向上とチャネル中でのキャリア速度の増加を実現することができる。この結果、トランジスタの駆動電流を改善することができる。
【０１１２】
［半導体装置の製造方法］
次に、本実施形態に係る半導体装置の製造方法について図面を参照して説明する。
まず、図２８（ａ）に示す構成までは、ＮＭＯＳ形成領域ＡＮＭＯＳとＰＭＯＳ形成領域ＡＰＭＯＳにおいて、第１実施形態の図１１（ａ）までの工程と同様にして行う。
但し、ＮＭＯＳ形成領域ＡＮＭＯＳでは、ｐウェル１７の形成を行い、エクステンション領域１２及びソースドレイン領域１３を形成するイオン注入はｎ型不純物を用いる。
【０１１３】
次に、図２８（ｂ）に示すように、例えばスパッタリング法あるいはＣＶＤ法などによりＮＭＯＳ形成領域ＡＮＭＯＳとＰＭＯＳ形成領域ＡＰＭＯＳにおいてゲート電極用溝を埋め込んでＨｆＳｉを堆積させる。これにより、ＮＭＯＳ用のゲート電極３６を形成する。
【０１１４】
次に、図２９（ａ）に示すように、ＮＭＯＳ形成領域ＡＮＭＯＳを保護するレジスト膜３７を形成し、エッチングを行ってＰＭＯＳ形成領域ＡＰＭＯＳのゲート電極３６を除去する。
【０１１５】
次に、図２９（ｂ）に示すように、例えばスパッタリング法あるいはＣＶＤ法などによりＰＭＯＳ形成領域ＡＰＭＯＳにおいてゲート電極用溝を埋め込んでＴｉＮを堆積させる。これにより、ＰＭＯＳ用のゲート電極２９を形成する。ＮＭＯＳ形成領域ＡＮＭＯＳにおいては、ゲート電極２９はゲート電極３６上に積層される。
【０１１６】
次に、図３０（ａ）に示すように、例えば、ＣＭＰ処理によりゲート電極用溝の外部に堆積されたゲート電極となる導電体材料を除去し、ゲート電極用溝に埋め込まれたゲート電極（２９，３６）とする。
【０１１７】
次に、図３０（ｂ）に示すように、例えば、全面にＣＶＤ法などで酸化シリコンを５０〜１００ｎｍの膜厚で堆積させて第２層間絶縁膜３０を形成する。
上記以外の工程は、実質的に第１実施形態と同様である。
【０１１８】
本実施形態の半導体装置の製造方法によれば、第１実施形態と同様に、ＰＭＯＳにおいて、接合リークを抑制しながら、キャリアの移動度向上とチャネル中でのキャリア速度の増加を実現するＭＯＳ電界効果トランジスタを形成することができる。
【０１１９】
＜第９実施形態＞
［半導体装置の断面構成］
図３１は本実施形態に係る半導体装置の断面図である。
本実施形態に係る半導体装置は、ＰＭＯＳとＮＭＯＳを有するＣＭＯＳの構成である。
ＮＭＯＳは、第１実施形態と同様の構成である。
【０１２０】
ＰＭＯＳは、例えば以下の構成である。例えば、素子分離絶縁膜１１で素子分離されたチャネル形成領域を有するｎ型のシリコン（Ｓｉ）からなる半導体基板１０にＳｉＧｅ層１８が形成されている。ＳｉＧｅ層１８のチャネル形成領域以外の領域において、ＳｉＧｅ層１８が除去され、Ｓｉ層１９が形成されている。
Ｓｉ層１９中に、エクステンション領域１２ａを有するソースドレイン領域１３ａが形成されており、ソースドレイン領域１３ａの表層部分にＮｉＳｉなどの高融点金属シリサイド層１４が形成されている。
上記のようにして、ＮＭＯＳが構成されている。
【０１２１】
上記のＮＭＯＳは、ＰＭＯＳと同様に酸化シリコンからなる第１層間絶縁膜２６及び第２層間絶縁膜３０で被覆され、ソースドレイン領域などに対する開口部が設けられ、プラグ及び上層配線が形成されている。
【０１２２】
本実施形態において、例えば、ＮＭＯＳのゲート電極３６とＰＭＯＳのゲート電極２９を構成する導電性材料は異なっている。
例えば、ＮＭＯＳのゲート電極３６がＨｆＳｉからなり、ＰＭＯＳのゲート電極２９がＴｉＮからなる構成とする。また、同じゲート電極２９からなっていてもよい。
上記を除いて、第１実施形態と同様の構成である。
【０１２３】
本実施形態のトランジスタにおいては、ＰＭＯＳにおいて、ゲート電極が、ＳｉＧｅ層の第１の幅より大きい第２の幅を有してＳｉＧｅ層の形成領域からはみ出す領域に形成されている。また、ソースドレイン領域を構成するエクステンション領域と半導体基板の接合面から伸びる空乏層がＳｉＧｅ層に達しないように形成されている。
【０１２４】
本実施形態に係る半導体装置のＰＭＯＳは第１実施形態と同様に、ＭＯＳ電界効果トランジスタにおいて狭バンドギャップに起因する接合リークを抑制しながらキャリアの移動度向上とチャネル中でのキャリア速度の増加を実現することができる。この結果、トランジスタの駆動電流を改善することができる。
【０１２５】
［半導体装置の製造方法］
次に、本実施形態に係る半導体装置の製造方法について図面を参照して説明する。
まず、図３２（ａ）に示すように、ＮＭＯＳ形成領域ＡＮＭＯＳとＰＭＯＳ形成領域ＡＰＭＯＳを有するシリコンの半導体基板１０上において、ＰＭＯＳ形成領域ＡＰＭＯＳを保護する窒化シリコン膜３８をパターン形成する。
【０１２６】
次に、図３２（ｂ）に示すように、ＮＭＯＳ形成領域ＡＮＭＯＳにおいてＳｉを所定の深さでエッチング除去し、ＮＭＯＳ用凹部１０ｆを形成する。
【０１２７】
次に、図３２（ｃ）に示すように、ＮＭＯＳ形成領域ＡＮＭＯＳにおいてＳｉＧｅ層１８をエピタキシャル成長させる。
成長後、ＣＭＰ法などでＮＭＯＳ形成領域ＡＮＭＯＳとのＳｉＧｅ層１８の表面とＰＭＯＳ形成領域ＡＰＭＯＳのＳｉの半導体基板１０の表面が一致するようにする。
【０１２８】
次に、図３３（ａ）に示すように、ＮＭＯＳ形成領域ＡＮＭＯＳとＰＭＯＳ形成領域ＡＰＭＯＳにおいて、シリコンの半導体基板１０に活性領域を区分するようにＳＴＩ法により素子分離絶縁膜１１を１００〜２００ｎｍ程度の膜厚でパターン形成する。
【０１２９】
次に、図３３（ｂ）に示すように、ＮＭＯＳ形成領域ＡＮＭＯＳとＰＭＯＳ形成領域ＡＰＭＯＳにおいて、ウェル及びチャネルのためのイオン注入を行い、ダミーゲート絶縁膜２０、ダミーゲート電極２１及びハードマスク２２を形成する。
【０１３０】
次に、図３４（ａ）に示すように、例えばＣＶＤ法により全面に４〜８ｎｍの厚みの窒化シリコン、ホウ素を含有する窒化シリコン（ＳｉＢＮ）または炭素を含む窒化シリコン（ＳｉＣＮ）を堆積する。次に、ＰＭＯＳ形成領域ＡＰＭＯＳを保護するレジスト膜３９を形成し、ＮＭＯＳ形成領域ＡＮＭＯＳにおいてエッチバックする。
これにより、ＮＭＯＳ形成領域ＡＮＭＯＳにおいて、ダミーゲート電極２１の両側部にオフセットスペーサ２３を形成する。
窒化シリコン、ホウ素を含有する窒化シリコンまたは炭素を含む窒化シリコンを用いるのは、これ以降にエピタキシャル成長工程があり、選択性を確保するためである。
【０１３１】
次に、図３４（ｂ）に示すように、レジスト膜３９、ハードマスク２２及びオフセットスペーサ２３をマスクとして、ＮＭＯＳ形成領域ＡＮＭＯＳにおいてＳｉＧｅ層１８の表面からソースドレイン領域となる領域のＳｉＧｅ層１８をエッチングする。これにより、ソースドレイン用Ｓｉ層用凹部１８ａを形成する。
【０１３２】
次に、レジスト膜３９を除去し、図３５（ａ）に示すように、例えばフッ酸などで前処理を行った後、エピタキシャル成長を行い、ＮＭＯＳ形成領域ＡＮＭＯＳにおいてソースドレイン用Ｓｉ層用凹部１８ａ内に埋め込んでソースドレイン用のＳｉ層１９を形成する。
【０１３３】
次に、図３５（ｂ）に示すように、ＮＭＯＳ形成領域ＡＮＭＯＳを保護するレジスト膜４０を形成し、ＰＭＯＳ形成領域ＡＰＭＯＳにおいてエッチバックする。
これにより、ＰＭＯＳ形成領域ＡＰＭＯＳにおいて、ダミーゲート電極２１の両側部にオフセットスペーサ２３を形成する。
以降の工程は、第１実施形態及び第８実施形態と同様にして、また、上記以外の工程は、実質的に第１実施形態と同様にして、図３１に示す半導体装置を製造できる。
【０１３４】
本実施形態の半導体装置の製造方法によれば、第１実施形態と同様に、ＰＭＯＳにおいて、接合リークを抑制しながら、キャリアの移動度向上とチャネル中でのキャリア速度の増加を実現するＭＯＳ電界効果トランジスタを形成することができる。
【０１３５】
本発明は上記の説明に限定されない。
例えば、第１〜第７実施形態においては、図面上ＰＭＯＳのみを示しているが、さらにＮＭＯＳを有するＣＭＯＳの半導体装置であってもよい。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【符号の説明】
【０１３６】
１０…半導体基板、１０ａ，１０ｂ，１０ｄ，１０ｅ…ＳｉＧｅ層埋め込み用凹部、１０ｃ…ソースドレイン用ＳｉＧｅ層埋め込み用凹部、１０ｆ…ＮＭＯＳ用凹部、１１…素子分離絶縁膜、１２，１２ａ…エクステンション領域、１３，１３ａ…ソースドレイン領域、１４…高融点金属シリサイド層、１５…ＳｉＧｅ層、１６…ソースドレイン用ＳｉＧｅ層、１７…ｐウェル、１８…ＳｉＧｅ層、１８ａ…ソースドレイン用Ｓｉ層用凹部、１９…Ｓｉ層、２０…ダミーゲート絶縁膜、２１…ダミーゲート電極、２２…ハードマスク、２３…オフセットスペーサ、２４，２５…サイドウォールスペーサ、２６…第１層間絶縁膜、２７…オフセットスペーサ、２８…ゲート絶縁膜、２９…ゲート電極、３０…第２層間絶縁膜、３１…プラグ、３２…上層配線、３３…ゲート絶縁膜、３４…ゲート電極、３５…高融点金属シリサイド層、３６…ゲート電極、３７…レジスト膜、３８…窒化シリコン膜、３９，４０…レジスト膜、Ａ…ゲート電極用溝、ＡＮＭＯＳ…ＮＭＯＳ形成領域、ＡＰＭＯＳ…ＰＭＯＳ形成領域、ＣＢ…伝導帯、ＣＨ…チャネル形成領域、Ｅ…端部、Ｇ…ゲート電極、ＳＤ…ソースドレイン領域、ＶＢ…価電子帯
【図１】
0005434365.tif 000002
【図２】
0005434365.tif 000003
【図３】
0005434365.tif 000004
【図４】
0005434365.tif 000005
【図５】
0005434365.tif 000006
【図６】
0005434365.tif 000007
【図７】
0005434365.tif 000008
【図８】
0005434365.tif 000009
【図９】
0005434365.tif 000010
【図１０】
0005434365.tif 000011
【図１１】
0005434365.tif 000012
【図１２】
0005434365.tif 000013
【図１３】
0005434365.tif 000014
【図１４】
0005434365.tif 000015
【図１５】
0005434365.tif 000016
【図１６】
0005434365.tif 000017
【図１７】
0005434365.tif 000018
【図１８】
0005434365.tif 000019
【図１９】
0005434365.tif 000020
【図２０】
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【図２１】
0005434365.tif 000022
【図２２】
0005434365.tif 000023
【図２３】
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【図２４】
0005434365.tif 000025
【図２５】
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【図２６】
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【図２７】
0005434365.tif 000028
【図２８】
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【図２９】
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【図３０】
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【図３１】
0005434365.tif 000032
【図３２】
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【図３３】
0005434365.tif 000034
【図３４】
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【図３５】
0005434365.tif 000036