(57)【特許請求の範囲】
【請求項１】
スイッチマトリクスモジュールを備えたクロスポイントスイッチユニットにおいて、
前記スイッチマトリクスモジュールであって、
複数のアクティブエレメントを備えた半導体基板を含む第１のエレメントと、
前記第１のエレメントに結合され、前記スイッチマトリクスモジュールの入力に結合された第１の伝送ラインの組みと、前記スイッチマトリクスモジュールの出力に結合された第２の伝送ラインの組みを含み、前記第２の伝送ラインの組みは前記第１の伝送ラインの組みに直交する第２のエレメントと、
前記第１の伝送ラインの組の複数の伝送ラインに接続されたパッシブネットワークであって、前記第１の伝送ラインの以前で信号の劣化を補償する容量及び抵抗を備え、かつ、前記スイッチマトリクスモジュールとして集積回路の同じダイ上に埋め込まれたパッシブネットワークと、を備える、前記スイッチマトリクスモジュールと、および
クロスポイントスイッチと、を備え、
前記クロスポイントスイッチは前記複数のアクティブエレメントに結合された複数のプログラマブルレジスタを備え、
前記複数のアクティブエレメントの各アクティブエレメントは、タップを介して、前記第１の伝送ラインの組みの１つの伝送ラインと前記第２の伝送ラインの１つの伝送ラインと結合される、
クロスポイントスイッチユニット。
【請求項２】
前記タップはバイアホールである請求項１に記載のクロスポイントスイッチユニット。
【請求項３】
前記第２のエレメントに結合された二次基板をさらに具備する請求項１に記載のクロスポイントスイッチユニット。
【請求項４】
前記入力及び出力は、ボールグリッドアレイを介して印刷回路基板のパッドに結合される請求項１に記載のクロスポイントスイッチユニット。
【請求項５】
入力及び出力を含む第２のスイッチマトリクスモジュールをさらに備え、前記第２のスイッチマトリクスモジュールの前記入力は前記スイッチマトリクスモジュールの出力に結合される請求項１に記載のクロスポイントスイッチユニット。
【請求項６】
前記パッシブネットワークの前記抵抗と容量は、ラインを結合する抵抗を備えた差動信号の各ライン上に並列に設けられている請求項１に記載のクロスポイントスイッチユニット。
【請求項７】
前記パッシブネットワークは、高い周波数での信号減衰を減少させる請求項１に記載のクロスポイントスイッチユニット。
【請求項８】
前記クロスポイントスイッチは、スイッチコアに結合されたプログラミングインタフェースと、前記プログラミングインタフェースによる命令によって、前記スイッチマトリクスモジュールの出力の出力駆動レベルを設定するスイッチ構成レジスタと、をさらに具備する請求項１に記載のクロスポイントスイッチユニット。
【請求項９】
前記クロスポイントスイッチは、スイッチコアに結合されたプログラミングインタフェースをさらに具備する請求項１に記載のクロスポイントスイッチユニット。
【請求項１０】
前記プログラミングインタフェースに結合され前記プログラミングインタフェースに命令を与える１次アクセスポートと、前記プログラミングインタフェースに結合され前記１次アクセスポートの使用中に利用される２次アクセスポートと、をさらに具備する請求項９に記載のクロスポイントスイッチユニット。
【請求項１１】
前記スイッチマトリクスモジュールに結合され前記プログラミングインタフェースにより提供されるプログラミングデータを格納するユーザレジスタをさらに備え、前記プログラミングデータは、ユーザにより特定され、前記スイッチマトリクスモジュールの入力から出力の相互接続に関連したマップ情報を含む請求項９に記載のクロスポイントスイッチユニット。
【請求項１２】
前記スイッチコアに結合されたステージレジスタをさらに備え、前記プログラミングインタフェースは、前記ステージレジスタに予め格納されたプログラミングデータを格納し、後刻に前記ステージレジスタに前記プログラミングデータを与える請求項９に記載のクロスポイントスイッチユニット。
【請求項１３】
前記プログラミングインタフェースは、前記プログラミングインタフェースにより特定され連続的に出力から入力への一連の関係したプログラミングデータを提供する形態である請求項９に記載のクロスポイントスイッチユニット。
【請求項１４】
前記プログラミングインタフェースは、前記スイッチマトリクスモジュールの入力及び出力のグループの形態をとる請求項９に記載のクロスポイントスイッチユニット。
【請求項１５】
前記プログラミングインタフェースは、入力のグループから出力のグループに一連に関連している請求項１２に記載のクロスポイントスイッチユニット。
【請求項１６】
前記入力及び出力は、入力及び出力の数字の順番に基づいてグループ分けされる請求項１３に記載のクロスポイントスイッチユニット。
【請求項１７】
前記入力及び出力は、前記スイッチコアに関連した前記入力及び出力の場所に基づいてグループ分けされる請求項１４に記載のクロスポイントスイッチユニット。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に集積回路に関し、特にクロススイッチに関する。
【背景技術】
【０００２】
クロススイッチは、種々の入力から種々の出力へデータを送信する為に頻繁に使用される。データ通信の必要性が増加するに伴って、クロススイッチへの入力および出力の数が頻繁に増加する。さらに、ノードが他の多くのノードと通信状態にあるため、入力および出力間の接続をスイッチの動作中に再構成する必要性が往々にして生じる。
【０００３】
スイッチへの入力および出力の数が増加すると、一般に、ダイ面積、電力消費、熱の生成およびスイッチの複雑性が増加する結果となる。例えば、スイッチは入力信号を受信し、スイッチ内のアクティブエレメントを用いて入力信号に対応する内部信号を生成し、アクティブエレメントを用いて入力ラインと出力ライン間の接続を制御する。入力および出力の数が増加するに伴って、スイッチのサイズ、電力消費およびその他の要求項目も増加する。多くの場合、これらの制限は、スイッチを形成する特定の集積回路上で利用可能な入力および出力の数を制限する。
【０００４】
入力および出力の数を増加させる一つの方法は、数個のスイッチデバイスを１個のスイッチに結合することである。このスイッチデバイスは、例えば、３段階Ｃｌｏｓ網、Ｂｅｎｅｓ網あるいはスクエアークロスバースイッチとして結合されても良い。一般に、Ｃｌｏｓ網およびＢｅｎｅｓ網は、スイッチデバイスの数を減らすことにおいてより効果的であるが（それぞれ、Ｎ3/2およびＮｌｏｇＮ）、しかしプログラミングおよびスケーラビリティにおいてより複雑である。スクエアークロスバースイッチに対しては、デバイスの数はＮ2増加するが、しかし各スイッチデバイスに関しては非常に大きな単純性を潜在的に得ることができる。しかしながら、多くのスイッチデバイスを使用することは、電力消費および熱の発生を伴うデバイスの数を増加させる点で、さらに問題が多い。
【０００５】
スイッチサイズが大きくなるにしたがって、チップの不適切な設計または不適切な製造の可能性が増加する。しかしながら、より大きなスイッチをテストすることは、内部スイッチ動作とスイッチへの接続の両者に対して、往々にして困難である。スイッチ自身に十分なテスト能力が欠乏していると、チップが悪いのか、チップへの接続が損なわれているかの決定が困難となる。
【０００６】
さらに、スイッチが大きくなると、出入力接続を決定する場合のプログラミングの増加が必要となる。勿論、極端な場合には、スイッチ動作が遅延する一方で、スイッチの連続したプログラミングが発生する。
【０００７】
さらに、特に高周波数において、シンボル間の干渉によるデータ劣化が発生する場合がある。伝送媒体または増幅回路のバンド幅がデータ信号の周波数内容を通過させるのに十分ではない場合、データパルスが自身の全振幅に到達しないように構成周波数のあるものを減衰しあるいは位相シフトしないと、シンボル間干渉（ＩＳＩ）が起こりうる。データパルスが与えられた閾値レベルを通過する場合、パターン依存ジッタが発生する。このパターン依存ジッタは、往々にして、その電圧履歴に依存するデータパルス幅の狭まりあるいは広がりに基づいている。この様にして歪んだ信号は、誤り無しに再生することが困難である。
【０００８】
ＩＳＩを防ぐ為に、通常、アンプがビットデータレートの０.７倍を超える平坦な利得対周波数応答を有するように設計される。しかしながら、チェーン中の多くのアンプが信号処理機能を遂行することが必要な場合、これは往々にして実現不可能である。例えば、回路の平坦なバンド幅は、アンプの追加に連れて低下する。ＩＳＩを避けるようにアンプを設計し得る可能性は、電力消費制約あるいは容量性負荷条件によってさらに制約される。例えば、ドライブを減少しあるいは負荷を増加させることによって、低周波数における利得が減少する結果となる。
【０００９】
通常、アンプの周波数応答を平坦化することは、負のフィードバックによって達成されるが、これにより利得が減少しバンド幅が広くなる。可変利得増幅を使用することは、バンド幅を利得と相殺する別の可能性である。
【００１０】
線形伝送媒体（アンプ中ではない）においてＩＳＩを軽減する一般的なアプローチは、静的あるいは適応型等化であり、この静的あるいは適応型等化においては媒体の特性を反転させる回路は、オリジナル信号の複製を形成するために（伝送媒体の後ろの）受信器に配置されている。
【００１１】
しかしながら、アンプチェーン中で適正なバンド幅を有し、さらに同時に、その他の設計的制約に合致することは常に可能ではない。大きなバンド幅を有するアンプはより多くの電力を消費し、かつより高価なＩＣプロセッサを必要とする傾向がある。
【００１２】
アンプチェーンにおいて過剰な利得がある場合、利得を減少させバンド幅を増加させる為に負のフィードバックを用いることができるが、しかしこれは、出力が入力の近辺に無い場合、可能ではない。動作周波数が高い場合、“近辺”は実際非常に短い距離であり、往々にしてＩＣの入出力ピン間よりもはるかに小さい。フィードバックの経路が長くなると遅延が生じ、これによってフィードバックループが不安定になりかつ振動を生じる結果となる。フィードバックアプローチはまた線形増幅を仮定している。もし制限が必要であると、負のフィードバックに対する利得を減少することは、制限効果を減少させあるいは取り去ってしまうことになる。
【００１３】
この状況は、時刻変更されない（非同期の）クロスポイントスイッチ回路において、しばしば発生する。この様な回路に対して、入力および出力ポート間の関係が選択可能なものである場合、フィードバックパスは必要とされる接続を２倍にすることによってのみ達成される。したがって、相当な遅延によって回路が不必要に振動する結果となる。
【００１４】
さらに、等化アプローチは、普通、制限アンプチェーンの出力において適用することが出来ない。これは、信号の本来の特性のあるものが、制限操作によって取り除かれている為である。
【発明の概要】
【発明が解決しようとする課題】
【００１５】
本発明の目的は、上記の問題点を解決することである。
【課題を解決するための手段】
【００１６】
本発明の一実施例では、クロスポイントスイッチユニットが提供される。一実施例では、クロスポイントスイッチユニットは、クロスポイントスイッチ中のスイッチマトリックスモジュールを備えている。スイッチマトリックスモジュールは、第１のエレメントを備え、この第１のエレメントは複数のアクティブエレメントおよび第１のエレメントに結合された第２のエレメントを有する半導体基板を含んでいる。第２のエレメントは、第１組の伝送ラインと第２組の伝送ラインを含み、第２組の伝送ラインは第１組の伝送ラインに対して直交している。クロスポイントスイッチは、複数のアクティブエレメントに結合された複数のプログラマブルレジスタを具備している。複数のアクティブエレメント中の各アクティブエレメントは、トラップを介して、第２組の伝送ライン中の１個の伝送ライン中の、第１組の伝送ライン中の１個の伝送ラインに結合されている。更なる実施例において、入力は第１組の伝送ラインに結合され、出力は第２組の伝送ラインに結合される。入力および出力は、ボールグリッドアレイを介してプリント回路基板のパッドに結合される。
【００１７】
更なる実施例において、クロスポイントスイッチユニットは、第１組の伝送ラインの前に、信号劣化を補償するように調整されたコンデンサと抵抗を含むパッシブネットワークを含んでおり、このネットワークはスイッチマトリックスモジュールと同じ集積回路ダイ中に埋め込まれている。
【００１８】
更なる実施例において、クロスポイントスイッチユニットは、スイッチコアに結合されたプログラミングインタフェースを含んでおり、スイッチコアの出力に結合された出力レベルレジスタによってスイッチコアの出力レベルを制御している。
【００１９】
一般論として、本発明は、アンプチェーンの前に単一経路を有するパッシブネットワークを提供する。このパッシブネットワークは、ＩＳＩを生じる領域全体にわたってアンプチェーンの利得対周波数応答のほぼ反対の周波数特性を有している。
【００２０】
このネットワークは、直列接続されたコンデンサと、回路の利得が低周波数において１以下であり、かつ所望の最大動作周波数によって決定される周波数以上で周波数の増加と共に上昇するように構成された、直列接続された抵抗とシャント抵抗の組み合わせを含んでいる。
【図面の簡単な説明】
【００２１】
【図１】本発明の特徴にかかるクロススイッチのブロック図。
【図２】本発明の特徴にかかる、シンボル間干渉を減少させるためのネットワークの疑似的概略図。
【図３Ａ】本発明の特徴にかかる、基板上に複数のスイッチエレメントを有するスイッチの物理的構造を示す図。
【図３Ｂ】スイッチエレメント間の制御接続を示す図３Ａの物理的構造を示す図。
【図４】本発明の特徴にかかる出力補償網（ネットワーク）を示す図。
【図５】本発明の特徴にかかるスイッチマトリックスの物理的レイアウトを示す図。
【図６】本発明の特徴にかかるスイッチマトリックスのブロック図。
【図７】本発明の特徴にかかるスイッチ入力および出力のデータフローおよび制御のブロック図。
【図８】自動インクレメント機能を使用するクロススイッチをプログラムするプロセッサのフロー図。
【図９】ストライピング機能を使用したクロススイッチのプログラムのフロー図。
【図１０】本発明の特徴にかかるプログラマブル出力ドライブの半概略図。
【図１１】本発明の特徴にかかるドライブラインを示すブロック図。
【図１２】本発明の特徴にかかるセンス機能のブロック図。
【図１３】本発明の特徴にかかる出力クロック回路のブロック図。
【図１４】図１３の出力クロクロススイッチを実行する出力クロック回路。
【発明を実施するための形態】
【００２２】
本発明のこれらおよびその他の特徴は、以下の説明および添付の図面を参照することによってより速やかに理解されるであろう。
【００２３】
図１は、本発明によるスイッチの一実施例のブロック図を示している。
【００２４】
スイッチはスイッチコア１０１、スイッチ構成レジスタ１０３、ステージングレジスタ１０５、及びプログラミングインタフェース１０９を含む。より詳細には、スイッチコアは入力バス３０１からの信号を出力バスへ結合する。スイッチ構成レジスタは、出力バスのどの出力信号が入力バスのどの信号から導かれるかを決定する。ステージングレジスタは一時的なプログラミングレジスタを提供する。その内容は、出力の入力への再マッピングが望まれる時にスイッチ構成レジスタへ転送される。ステージングレジスタは、プログラミングレジスタを使ってアクセスされる。入力バスは、幾つかの信号を入力信号等化回路２０１の各々に与える。入力信号等化回路はスイッチコアに結合される。同様に、スイッチコアの出力は出力バス３０３に結合される出力レベル制御回路２０３に結合される。このようして、入力バスを伝送されるデータは、入力信号等化回路、スイッチコア、及び出力レベル制御回路を介して出力バスに転送される。
【００２５】
スイッチコア内の相互接続のプログラミング、すなわちどの入力がどの出力に作用的に結合されるか、はスイッチ構成レジスタ、ステージングレジスタ、ユーザレジスタ及びプログラミングインタフェースを介して実行される。
【００２６】
プログラミングインタフェースは一次アクセスポート１１１に結合される。一次アクセスポートを介して、プログラミングインタフェースはリード及びライト動作をステージングレジスタに行なう。ステージングレジスタの内容は一次アクセスポートを通じたコマンドによりスイッチ構成レジスタへ転送され、その内容はスイッチ接続を制御する。
【００２７】
一実施例において、スイッチは幾つかのスイッチエレメントで構成される。図３Ａに示すように、各エレメント、又はマトリクス、は一連のオーバーラップした伝送ラインを含む。第１平面上の第１組の伝送ラインは、第２平面上の第２組の伝送ラインを直角に横切る。第１組の伝送ラインの数及び第２組の伝送ラインの数は変化する。一実施例において、図３Ａに示すように、第１及び第２組の伝送ラインはボールグリッドアレイ（ＢＧＡ）３１上に作られ、別のより大きなＢＧＡ３３上にフリップチップされる。スイッチマトリクスに与えられる信号、すなわち入力信号、は第１組の伝送ラインによって受信される。スイッチマトリクスによって生成される信号、すなわち出力信号、は第２組の伝送ラインによって提供される。ネットワークは第１組の伝送ラインの２つ又はそれ以上の伝送ラインに結合される。
【００２８】
図３Ａの実施例において、スイッチは４つのスイッチエレメント３５ａ−ｄを含む。第１及び第３のスイッチエレメント、図３Ａに示すように共により大きなＢＧＡの第１の側に隣接する、は入力信号を受信する。その信号は第１スイッチエレメント及び第２スイッチエレメントを使ってスイッチの出力に導かれる。第３スイッチエレメント及び第４スイッチエレメント、図３Ａに示すように共により大きなＢＧＡの第２の側に隣接する、は出力信号を与える。動作において、第１スイッチエレメントに与えられる入力信号は第３スイッチエレメントに直接導かれてものよく、又は第２スイッチエレメントにより第４スイッチエレメントへ導かれてもよい。
【００２９】
図３Ａのデバイス動作のさらなる理解は図５を通じて与えられる。図５は、スイッチマトリクスの物理的な配置の一実施例を示している。スイッチマトリクスは、第１及び第２エレメントを含む。第１エレメントＥ１は、基板上に作られる複数のアクティブエレメントＡＬ１−ＡＬＮ及び基板を通す空間を有した半導体基板ＳＬ１を含む。複数のアクティブエレメントに対応する複数のプログラマブルレジスタＰＬ１−ＰＬＮもまた半導体基板上に含まれる。複数のプログラマブルレジスタの各々は、共に結合されプログラミングインタフェース（示されていない）によって制御される。
【００３０】
第２エレメントは、第１組の導体伝送ラインの第１層及び第２組の導体伝送ラインの第２層を含む。第２組の導体伝送ラインは第１組の導体伝送ラインと直交するように構成される。第１及び第２組の導体伝送ラインは、絶縁層ＩＬ１によって分離される。一つの実施例において、第１及び第２組の導体伝送ラインは、複数の並列制御インピーダンス伝送ラインのアレイを形成するパターンを有した導体層の間に絶縁材の薄片で作られる。第１エレメントにおけるアクティブエレメントの配置は、第１組の導体伝送ラインと第２組の導体伝送ラインが交差して並ぶように構成される。スイッチマトリクスの入力は第１組の導体伝送ラインに対する第１層で与えられる。同様に、スイッチマトリクスからの出力は第２組の導体伝送ラインに対する第２層で与えられる。
【００３１】
第１エレメントは第２エレメントに結合され、それはセラミック又はフレキシブルフリップチップ基板のような第２基板ＳＬ２に結合される。スイッチマトリクスの入出力はバールグリッドアレイにより印刷回路基板上のパッドに結合される。第１エレメントの各アクティブエレメントは、タップやヴィアホールを通じて第１組の導体伝送ラインの一つ及び第２組の導体伝送ラインの一つに結合される。各タップは導体伝送ラインのインピーダンス特性、すなわち伝送ラインのインピーダンス、を変更する。タップは、従って容量とインダクタンスとを含む。
【００３２】
一実施例において、伝送ラインの各々は所定の幅を有する。しかしながら、伝送ラインの結合部の近傍で、各伝送ラインは第１の所定幅よりも小さく第２の所定幅へ狭くなる。これより、伝送ラインの結合部の近くに結合される各タップは各伝送ラインに付加的な厚みを与えるが、各伝送ラインにとって無視できるインピーダンスである。
【００３３】
一実施例において、図３Ａに示すように、一つ又はそれ以上のスイッチマトリクスが互いに結合される。例えば、第１スイッチマトリクスの出力は第２スイッチマトリクスの入力に結合され、第２スイッチマトリクスの出力は第３スイッチマトリクスの入力に結合される、等。同様に、一つ又はそれ以上のスイッチマトリクスが同じ印刷回路基板上に与えられる。個々のスイッチマトリクスは独立プログラミングインタフェースによって制御される。すなわち、独立プログラミングインタフェースはスイッチを形成するスイッチエレメント、又はスイッチマトリクス、の各々に与えられる。複数のプログラミングインタフェースの使用はスイッチのプログラミング速度を増大させ、特に入力、出力、又はスイッチエレメントの数を増大させる。
【００３４】
他に、スイッチマトリクスのあるグループは、他のスイッチマトリクスが別のプログラミングインタフェースによって制御されている間、一つのプログラミングインタフェースによって制御されてもよい。それとは別に、一つのプログラミングインタフェースがスイッチエレメントをプログラムするのに使われてもよい。例えば、図３Ｂは単一のプログラミングポートが使用される図３Ａのようなシステムを示している。プログラミングポートは、第１スイッチマトリクス３１３への複数の信号ライン３１１によって結合される。第１スイッチマトリクスは第２スイッチマトリクス３１７に結合される幾つかの信号ライン３１５を順次に有する。同様に、第２スイッチマトリクスは第３スイッチマトリクス３１９に結合され、そして第３スイッチマトリクスは第４スイッチマトリクス３２１へ結合される。プログラミング情報は、スイッチマトリクスからスイッチマトリクスへと信号ライン上でその信号ラインを使ってディージーチェーン方式で渡される。
【００３５】
一実施例において、プログラミング情報の使用又は意味は、スイッチエレメント組内部のスイッチエレメントの位置によって変わる。例えば、第３スイッチエレメント上の出力を通じて出力される第１スイッチエレメントへの入力に対し、異なるスイッチエレメントは一般に類似のプログラミング命令に対するのと同じように応答すべきではない。従って、一実施例において、各スイッチエレメントには、スイッチエレメント組内部のスイッチエレメントの位置に依存する信号が与えられる。一実施例において、信号は、スイッチエレメントの位置に基づくより大きなボールグリッドアレイ上のエレメントに接続されるピンを通じて与えられる。これらのピンはプログラミング命令の翻訳に使用される。例えば、一実施例において、信号はプログラミング情報をマスクするのに使用され、他の実施例においてプログラミング情報と結合して使用される。
【００３６】
一実施例において、スイッチは異なる信号を渡す。図２には、パッシブネットワークの一例が異なる信号パスでの使用として示されている。図２の実施例は、スイッチへの入力に対する入力信号等化回路２１として使用される。一実施例において、パッシブネットワークは集積回路の内部に又はその上に作成される。集積回路で作成されたパッシブネットワークを含むことが分かる。例えば、パッシブネットワークは集積回路のダイ上に与えられ、集積回路の外部にネットワークを与えるのとは反対にＩＳＩを大幅に減じる。
【００３７】
図２に示すように、パッシブネットワークは、容量値Ｃに等しい値を有する一連の容量Ｃ１及びＣ２、抵抗値ＲＳに等しい値を有する一連の抵抗ＲＳ１及びＲＳ２、及び抵抗値ＲＰを有するシャント抵抗ＲＰ１を含む。低周波において、容量は一連の抵抗ＲＳ１及びＲＳ２と比較して高インピーダンスを有し、これよりネットワークの利得は結果式ＲＰ／（ＲＰ＋ＲＳ１＋ＲＳ２）に等しい利得値に近づく。高周波において、容量Ｃ１及びＣ２はシャント抵抗と比較して低インピーダンスを有し、これよりネットワークの利得は利得値ＲＰ／ＲＰ又は１に近づく。
【００３８】
一実施例において、一連の容量の結合値は所定の選択値であり、容量のインピーダンスは連結増幅器のコーナー周波数の近傍で抵抗値ＲＳに等しく、所望の新たなコーナー周波数の近傍で抵抗値ＲＰに等しい。従って、増幅器の平坦帯域はデータビット速度の要求部分の近くまで拡張される。
【００３９】
高又は低周波利得のあまり大きくない比、例えば２、を用いるネットワークの使用により、通常要求される半分の帯域幅を有する増幅器の使用が可能となり、それは半分の電力を消費する。
【００４０】
一実施例において、すでに組み込まれた回路におけるＩＳＩを削除するため、ネットワークは外部の集積回路に適用される。最小数の構成要素により、ネットワークは所定のアプリケーションに対して廉価に実装でき、十分柔軟に実装できる。
【００４１】
ネットワークは受動エレメントを含むため、これらのエレメントはセグメント化及び／又はプログラム化が可能（すなわち、調整可能）である。例えば、一例として、集積回路上の上位メタル層を変更することでネットワークが集積回路に含められる。ネットワークのエレメントは操作されて回路のＩＳＩジッタ特性が容易に調整できる。
【００４２】
１実施例では、ネットワークの要素がチューニングされ、従って、それはクロスポイントスイッチ装置(crosspoint switch device)までの伝送媒体において発生する信号劣化の全てあるいはその幾つかを補償する。これは特に多段のクロスポイントスイッチ装置が、そのスイッチ装置間に甚だしく非理想的な電気あるいは電子ー光接続を有する大きなスイッチ構成を形成するようにカスケードになっているようなアプリケーションにおいては価値がある。従って、本発明のネットワークをカスケードにされたクロスポイントスイッチ装置の各々の間に置くことは信号の劣化を低減する。
【００４３】
１実施例においては、図２に戻って参照すると、コンデンサC1と抵抗器RS1の間の点Xで、第１の入力伝送ラインがネットワークに接続される。コンデンサC2と抵抗器RS2の間の点X2で、第２の入力伝送ラインがネットワークに接続される。コンデンサC1、抵抗器RS1及び抵抗器RP1の間の点Y1で、第１組の伝送ラインの第１の伝送ラインがネットワークに接続される。同様に、コンデンサC２、抵抗器RS2及び抵抗器RP1の間の点Y2で、第１組の伝送ラインの第２の伝送ラインがネットワークに接続される。1つの伝送ラインだけが各点X1、X2、Y1及びY2に接続されると上で述べているが、多数の伝送ラインをその点に接続できる。
【００４４】
１実施例におけるスイッチマトリックスはまた出力プリエンファシス回路(pre-emphasis circuitry)を含む。出力プリエンファシス回路は信号を負荷を上回って駆動するように適応され、それによって信号の高周波成分の低減を減らす。図４はスイッチマトリックスの差動出力を提供する出力プリエンファシス回路のやや概略図である。この回路は第１の容量性接続された差動ペアと第２の差動ペアから成る。第１の差動ペアを接続する容量性要素は選択可能、即ちチューニング可能である。１実施例においては、これは、レジスタビットを用いて選択可能な、直列あるいは並列の選択可能なコンデンサのアレイを用いて成し遂げられる。1つの抵抗要素がまた第１の差動ペア間に接続され、その抵抗要素は同様に選択可能である。
【００４５】
スイッチ動作に戻ると、図６は本発明のクロスバースイッチマトリックスの１実施例の概要を図示する。スイッチマトリックスは一連のオーバーラップ伝送ライン(overlapping transmission line)を含む。第１の平面上の第１組の伝送ラインX1〜X5は第２平面の第２組の伝送ラインY1〜Y2と直交して交叉する。第１組の伝送ラインと第２組の伝送ラインの数は変化する。スイッチマトリックスに供給される信号、即ち、入力信号は第１組の伝送ラインによって受信される。スイッチマトリックスによって生成される信号、即ち、出力信号は第２組の伝送ラインによって供給される。
【００４６】
能動要素A1〜A30は第１組の伝送ラインと第２組の伝送ラインとを接続する。能動要素の数は伝送ラインX1〜X5とY１〜Y6の数に依存する。このように、各能動要素は第１組の伝送ラインの１つを第２組の伝送ラインの１つに動作可能に接続させる。従って、第１組の伝送ラインと第２組の伝送ラインY1〜Y6の各接点(junction)の近くに能動要素が第１組の伝送ラインの１つと第２組の伝送ラインの１つに接続されている。例えば、能動要素A3は伝送ラインX1を伝送ラインY3に動作可能に接続させる。
【００４７】
スイッチマトリックスに外部的に（図示なし）供給される電源はこの能動要素の各々によって使用される電力を供給する。図７を参照すると、各能動要素はプログラマブルレジスタP1〜P30に接続される。プログラマブルレジスタの数は能動要素の数に相当する。従って、上述の実施例では、３０の能動要素が３０のペログラマブルレジスタに接続される。明確にするために、２つのプログラマブルレジスタを備えた２つの能動要素のみが示されているが、能動要素とプログラマブルレジスタの数は多数であることが認識されるべきである。１実施例では、各プログラマブルレジスタはプログラマブルレジスタ内のプログラマブルビットを表す。例えば、３０の能動要素に対しては３０のプログラマブルビットが１つのプログラマブルレジスタ内に格納されている。
【００４８】
図７に戻って参照すると、各プログラマブルレジスタは２つの状態、即ち、「アクティブ(active)」あるいは「インアクティブ(inactive)」の状態を含む。プログラマブルレジスタが「アクティブ」状態であるとき、プログラマブルレジスタは能動要素をアクティブ（作動状態）にする、即ち、能動要素を「オン」にする。一旦能動要素が「オン」になると、能動要素は第１組の伝送ラインの１つから第１組の伝送ラインの１つへの電気的パスを接続あるいは提供する。例えば、図６及び図７を参照すると、能動要素A7に接続されたプログラマブルレジスタP7が「アクティブ」であるとすると、能動要素A7は「オン」になって伝送ラインX2を伝送ラインY2に接続する。従って、伝送ラインX2によって受信された入力信号は伝送ラインY2に伝送される。１実施例では、出力ドライバは第２組の伝送ラインに接続されて出力信号に要求される任意のゲインあるいは増幅度を与える。従って、スイッチマトリックスは低電力で低ノイズで動作することができ、出力ドライバが各出力信号の規定された信号強度に対して必要ないかなる電力をも供給するようにさせる。
【００４９】
第２組の伝送ラインに沿って伝送された出力信号はその伝送ラインの両端で受信可能である。例えば、図２を参照して、伝送ラインY2の信号は能動要素A6の近くの伝送ラインY2の１端で受信可能であり、また能動要素A10の近くの伝送ラインY2の他端で受信可能である。
【００５０】
１実施例では、能動要素はトランジスタのベースが第１組の伝送ラインの１つに接続され、トランジスタのエミッタが第２組の伝送ラインに接続されたエミッタフォロワ構成にセットアップされたトランジスタのような増幅器である。このトランジスタのコレクタはプログラマブルレジスタに接続されてトランジスタの状態を制御する。例えば、トランジスタを「オン」させるために、信号がトランジスタのコレクタに供給されてトランジスタをバイアスし、従ってそのベースに接続された第１組の伝送ラインからの信号は1つのダイオードドロップ(diode drop)より少ないトランジスタのエミッタに接続された第２組の伝送ラインに伝送される。他の実施例では、能動要素はオープンコレクタ構成にセットアップされたトランジスタである。
【００５１】
各プログラマブルレジスタはプログラミングインタフェースに接続される。プログラミングインタフェース３は、１実施例では、プログラミング空間内のアドレスを含む。このアドレスはアレーとしてあるいはシリアルに提供され、プログラマブルレジスタに相当する。プログラミングインタフェース３はこのアドレスを使用することによって、プログラミングインタフェースは対応するプログラマブルレジスタが「アクティブ」になるかあるいは「インアクティブ」になるように、従って、それぞれ対応する能動要素を「オン」あるいは「オフ」するようにプログラムを行うように構成される。
【００５２】
従って、プログラミングインタフェースを介して、スイッチマトリックスは第２組の伝送ラインの同じ伝送ラインに接続された能動要素から、1つの能動要素のみが所定の時間に「オン」となることができるように構成されることができる。従って、第２組の伝送ラインの同じ伝送ラインに接続された２つあるいはそれ以上の能動要素が「オン」になることはできない。例えば、図２に戻って参照すると、もし能動要素A4が「オン」であれば、能動要素A9、A14、A19、A24、及びA29は「オフ」である。同様に、対応するプログラマブルレジスタC9、C14、C19、C24及びC29は「インアクティブ」であり、一方プログラマブルレジスタC4は「アクティブ」である。
【００５３】
同様に、プログラミングインタフェースを介して、スイッチマトリックスはブロードキャストあるいはマルチキャストモードに構成されることができ、従って、第１組の伝送ラインの１つのみに伝送される信号は第２組の伝送ラインの全てに伝送されるようになる。例えば、図２を参照すると、ブロードキャストモードでは、伝送ラインX3上の入力信号は「オン」にチューニングされた能動要素A3、A8、A13、A18、A23及びA28を有する伝送ラインY1〜Y6に伝送される。
【００５４】
時にはスイッチ構成全体は再プログラミングされるべきであることがある。このような場合には、スイッチのプログラミングは過度の時間量を要求し、特定の構成でのスイッチ使用の間隔がそのスイッチ構成をプログラムするために要求される時間より少ない場合は結果的にスイッチのダウンタイム(switch down time)が生ずる可能性がある。従って、１つの実施例では、自動インクレメントプログラミング機能(automatic increment programming function)が備えられる。この自動インクレメントプログラミング機能はプログラミングインタフェースを介してコマンドによって動作させられる。
【００５５】
自動インクレメントプログラミング機能が動作させられたときスイッチの各出力は指定された入力に順次マッピングされる。換言すれば、マッピングされるべき出力はプログラミングコマンドによっては指定されない。その代わりに出力がシーケンシャリーにプログラミングされるべきであると仮定され、特定の入力にマッピングされるべき出力は指定されない。従って、スイッチへの入力のいずれかでありうる、プログラミングイングインタフェースを介して提供される第１の入力は第１出力にマッピングされる。それもスイッチへの入力のいずれかでありうる第２入力は第２出力にマッピングされる、などである。
【００５６】
図８において、このプロセスはブロック８１においてスイッチコア(switch core)の相互接続を構成するプためのログラミングインタフェースからプログラミングインストラクション／データを受け取る。ブロック８３において、このプロセスはプログラミングデータにおいて指定された入力を第１出力にマッピングする、即ち、ｘは１に等しい。１実施例では、第１出力に接続されるべき指定された入力を識別するプログラミングデータが発生され、スイッチコアに伝送される。プロセスは次の出力の選択を自動インクレメント(auto-increment)する、即ち、ブロック８５において、第２出力が選択される（ｘは２に等しい）。ブロック８７では、プロセスはスイッチコアの全ての出力が指定された出力にマッピングされたかどうか、即ち、ｘが出力の最大数に等しいかどうか判定する。全ての出力がマッピングされたらプロセスは終了する。しかしながら、もし追加の出力がまだマッピングされるべく残っているなら、プロセスはブロック８９において次の指定された入力をプログラミングデータから識別する。プロセスはブロック８３において次の指定された入力を次の続く出力にマッピングする。
【００５７】
更に別の実施例では、スイッチマトリックスモジュールはまたストライピングモード(striping mode)を含む。ストライピングモードでは、複数の入力が単一のプログラミングインストラクションで複数の出力にマッピングされる。１実施例では、入力／出力のグループがスイッチマトリックスモジュールのパッキングに関する物理的な配列(placement)と入力／出力の数値オーダ(numerical order)に基づいて選択される。
【００５８】
例えば、１４４に１４４のスイッチマトリックスモジュールを使用する１実施例では、スイッチマトリックスモジュールは３６の入力ストライプと３６の出力ストライプを有する。各入力ストライプは４つの入力のグループ、例えばX0、X2、X4及びX6を規定する。各出力ストライプは４つの出力のグループ、例えば、Y33、Y35、Y37、Y39を規定する。このように、各ン入寮sトライプは書く出力ストライプに動作可能に接続されることができる。
【００５９】
１つの実施例においては、アドレス／データバスを経由して供給される２進コードは特定の入力又は出力ストライプを選択する。１つの実施例では、入力／出力は連続して番号付けられ、偶数の入力／出力はスイッチマトリックスの一方の側にあり、奇数の入力／出力はスイッチマトリックスの他方の側にある。それゆえ、入力と出力のグループは偶数と奇数の入力と出力のグループになる、例えば、Ｘ５６、X５８、X６０及びX６２又はY１１３，Y１１５、Y１１７及びY１１９。
【００６０】
図９において、ブロック９１では、プロセスがスイッチコアの相互接続を構成するためプログラムインターフェースからプログラム命令／データを受け取る。ブロック９３で、プログラムデータに規定されたグル−プ番号を識別する。ブロック９５では、プロセスはグループ番号を適切な入力及び出力グループと識別又は関連付けを行う。例えば、１つの実施例では、グループ番号１と１５が入力Ｘ０、Ｘ２、Ｘ４、及びＸ６と出力Ｙ３０、Ｙ３２、Ｙ３４及びＹ３６と識別する。ブロック９７では、プロセスは入力グループと出力グループのマッピングを行う。例えば入力グループ１（Ｘ０、Ｘ２、Ｘ４、Ｘ６）と出力グループ１５（Ｙ３０、Ｙ３２、Ｙ３４、Ｙ３６）。このように入力グループに定められた入力と出力グループに定められたそれぞれの出力の相互接続が確立される。言い換えると、例えば、入力Ｘ０が出力Ｙ３０に機能上接続され、入力Ｘ２がＹ３２に機能上接続される、など。ブロック９９では、プロセスがプログラムデータに規定された全てのグループのマッピングが実施されたどうかを判定する、即ち、グループのマッピングの追加が必要かどうか。もしグループマッピングの追加実施が必要でなければ、プロセスは終了になる。そうでなければ、プロセスはプログラム命令に指定されたグループを識別するためブロック９３に戻り繰り返す。
【００６１】
スイッチマトリックスモジュールはスイッチマトリックスモジュールの相互接続がプログラムインターフェースを経由して初期化されるリセット状態を含んでいる。言い換えれば、初期化において各入力は１つ又はそれ以上の出力にマッピングされる。１つの実施例においては、スイッチマトリックスモジュールはユーザが定義したれセット状態を含む。ユーザ定義リセット状態はスイッチマトリックスモジュールを定義セットに基き初期化するか又は、ユーザによりプログラムされている。ユーザ定義リセット状態はユーザ定義状態の一括転送を可能とし、例えば、１つのリセット命令によりシステム操作の開始状態をユーザにより定めることができる。このような能力はシステムの全体リセットだけでなく他の場合にも使える。例えば、特定のスイッチ構成が一般的に期待することができる。このような状況において、一般的に期待されたスイッチ構成のプログラムが前に構成されたセットに対しシステムリセット命令により簡単に達成することができる。
【００６２】
それゆえ、１実施例では、図１を参照して、ユーザ初期化レジスタ１０７はステージングレジスタと並列に置かれている。リセット命令はユーザ初期化レジスタの内容をスイッチ構成レジスタに転送することを指示する。そこで、ユーザ規定のリセット状態を起動すると、ユーザレジスタに保存されたプログラム情報が送出され、スイッチマトリクスモジュールの相互接続がユーザレジスタからのプログラム情報に従い初期化される。
【００６３】
１つの実施例では、ユーザ定義リセット状態は、低に設定された時プログラム情報がステージングレジスタからユーザレジスタに転送されるという保存ユーザ初期化ビットを使い設定される。同様に、ユーザ定義リセット状態は、高に設定した時ユーザレジスタからのプログラム情報が送出されるように、スイッチマトリックスモジュールの相互接続がユーザ定義設定値に従い初期化されるというユーザ初期化ビットを使い設定される。
【００６４】
上記のように、図１を参照し、スイッチはプログラムインターフェースに結合した１次アクセスポートを含む。１つの実施例では、１次アクセスポートが忙しいか又は他に占有されている場合には、スイッチは２次アクセスポート１１３を含んでいる。２次アクセスポートはプログラミングインタフェースにつながれており、１次アクセスポートと独立してプログラミングインタフェースと連絡するように構成されている。特に、２次アクセスポートは、１次アクセスポートがスイッチを活発にプログラムしている間、スイッチマトリックスモジュールの接続状態を非同期に読み戻すことができる。読み戻すとは、スイッチマトリックスモジュールにつながったレジスタから現在進行中の情報を読み取る、即ち引き出すことをいう。例えば、ステージングレジスタ内又はユーザレジスタ内のプログラム情報が読み戻し制御を起動することにより引き出される。また２次アクセスポートは、駆動と検出接続の制御操作、入力均等化、出力駆動レベル制御、境界走査操作、温度検出及びＰＲＢＳ機能といったスイッチマトリックスモジュールの構成制御を可能とする。
【００６５】
１つの実施例では、スイッチマトリックスモジュールは各出力ピンに対し高い駆動レベル及び低い駆動レベルを供給するスイッチ構成レジスタを使い構成することができる。各出力は電流源１０１１に供給される。電流源により供給される電流の量はスイッチ構成レジスタ内の対応するビットからの信号により制御される。ビットが高の時、高い駆動レベルの時、電流源は追加電流を供給する電流源となる電流駆動源のゲートに信号を供給する。
【００６６】
他の実施例では、構成レジスタ内に１ビットのみ出力駆動レベル制御に当てられ、全ての出力駆動レベルは高又は低の駆動レベルのいずれかに指示される。このような実施例においては、構成レジスタ内の単独ビットを使って生成された信号が全ての出力電流源に供給される。
【００６７】
１つの実施例では、駆動と検出機能も提供される。駆動機能はスイッチ構成の入力ラインを規定された状態まで駆動を行う。検出機能はスイッチ構成の出力ラインの状態を検出する。図１１は駆動ラインを描いたブロック図である。図示してあるように、駆動ラインは入力ラインの先頭に走っており、如何なる能動素子に遭遇する入力ラインの前も走っている。このように、１つの実施例では、駆動ラインはデバイスの入力ピンに近接した入力ラインを横切っている。
【００６８】
駆動ラインは能動素子１１０３ａ−ｅにより入力ラインに結合されている。１つの実施例では、能動素子はプログラムレジスタに設定されたビットにより制御されている。プログラマブルレジスタの適当なビット設定が規定した能動素子をオンにし、駆動ラインを規定した入力ラインに結合する。
【００６９】
他の実施例では、駆動ラインは物理的に入力データラインを横断している。トランジスタが、トランジスタのドレインとソースを駆動ラインに結合して、入力データラインの駆動ラインに設置される。第１の入力ラインを駆動ラインで駆動するため、第１のトランジスタがオンにされる。駆動ラインにより第２の入力ラインを駆動するため、第１のトランジスタと第２のトランジスタがオンにされるなど。
【００７０】
ある程度、駆動ラインは１つの制御点となっている。したがって駆動ラインの使用はいくつかの点において有利である。例えば駆動ラインは外部信号源に対する入力ラインの完全な結合状態をチェックするために使用できる。駆動ラインの使用はまた内部デバイスの動作をチェックするのにも都合がよい、特に、駆動ラインがデバイスの入力に近接した入力データラインに結合されている場合。
【００７１】
同様に、出力駆動ラインがスイッチの出力のため提供される。出力駆動ラインは出力信号ドライバに近接した出力信号と、出力データ信号またはスイッチ構成レジスタの内容に基づいた出力駆動ラインの信号のいずれかを出力する出力信号ドライバと多重送信される。
【００７２】
図１２は検出機能の例を示している。図示のように検出ライン１２１はデバイスのデータ出力ライン上に設置される。能動エレメント１２３ａ−ｄが検出ラインをデータ出力ラインに結合する。トランジスタの制御は、能動エレメントをオンにすることが検出ラインを選択した出力ラインの状態を駆動する以外は、駆動機能に関し記述したものと同じである。
【００７３】
ラッチ１２５が検出ラインの１端に置かれる。ラッチはまた１つの実施例では外部で生成されるラッチ信号を提供する。この信号は特定の時点で検出ラインの状態を保持するラッチを指示する。１つの実施例ではラッチ信号は外部で生成され、１つのクロックし信号であり得るし、他の実施例ではラッチ信号は比較的低速のクロック信号から内部で生成される。比較的低速のクロック信号を使うことはデバイスのあり得るデータ速度よりも十分に遅い速度で動作するラッチを可能にする。
【００７４】
それゆえ、運転においてデータが駆動ラインを使って特定の入力データラインに置かれる。またデータは検出ラインを使用して特定の出力データラインから読み出される。２つのデータラインを一緒に結合することはデバイスの完全性のチェック及び境界走査能力を可能にする。
【００７５】
図１３に示したように、更なる実施例において、高速ラッチ１３１ａ−ｄが出力ラインの終端付近に提供される。高速ラッチはデバイスからのデータ出力のチェックを可能にする。一般的にデバイス内の伝播時間はスイッチを構成するパスの長さにより変わる。従って、スイッチデバイスが非同期の場合、いずれか１つの出力ラインの出力データは、高から低または低から高の信号転換において、相違があることを経験する。このような相違は下流デバイスによるロック損失となる、特に相違が下流デバイスにおいて転換点における出力データをサンプルしようとすることになった場合。
【００７６】
出力データのラッチングは出力データのクロック化を可能にする。１つの実施例では、データのラッチングがいかほどか時により変わるが、予期された信号周期以内で比較的小さい範囲に限られる。
【００７７】
図１４は出力ラッチにラッチ信号を供給する回路を示す。回路は多数のラッチ１４１ａ−ｃを含んでいる。各クラッチはデータ入力として出力データラインを有し、ラッチに対する各データ入力はお互いに少し遅延されている。従って、ラッチは１組のセットになっており、セット内の各クラッチは少し大きな遅延でデータ信号を受け取る。
【００７８】
ラッチの出力はデマルチプレクサ１４３に供給される。またラッチの出力はラッチのセット内の近接した２つのラッチから入力を受ける各ＸＯＲゲート１４５ａ−ｂに供給される。従って、特定のＸＯＲゲートからの高出力はデータ転換の存在を示している。それゆえ、ＸＯＲゲートの出力はデマルチプレクサへ選択信号を供給するセレクタ機能１４７に使用され、その選択信号は転換点から最も離れた特定のラッチの出力を選択する。
【００７９】
従って、本発明はスイッチマトリックスを提供する。本発明はある特定の実施例を述べているが、当業者にとっては多くの追加変更や変形が明らかである。ゆえに、本発明は特に記載した以外でも実施可能であることが理解される。発明の本実施例は全ての面において例示的であり、限定的ではないことを理解すべきである。
【符号の説明】
【００８０】
１０１    スイッチコア
１０３    スイッチ構成レジスタ
１０５    ステージングレジスタ
１０７    ユーザ初期化レジスタ
１０９    プログラミングインタフェース
１１１    一次アクセスポート
１１３    ２次アクセスポート
２０１    入力信号等化回路
２０３    出力レベル制御回路
３０１    入力バス
３０３    出力バス
【図１】
0005587144.tif 000002
【図２】
0005587144.tif 000003
【図３Ａ】
0005587144.tif 000004
【図３Ｂ】
0005587144.tif 000005
【図４】
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【図５】
0005587144.tif 000007
【図６】
0005587144.tif 000008
【図７】
0005587144.tif 000009
【図８】
0005587144.tif 000010
【図９】
0005587144.tif 000011
【図１０】
0005587144.tif 000012
【図１１】
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【図１２】
0005587144.tif 000014
【図１３】
0005587144.tif 000015
【図１４】
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