(57)【特許請求の範囲】
【請求項１】
電流源と、当該定電流源から電流の供給を受け得るカスコードトランジスタと、前記電流源と前記カスコードトランジスタとの間に接続され、前記電流源から前記カスコードトランジスタへの電流の供給を制御する差動スイッチと、を含むｎ（ｎは３以上の整数）個のユニットセルを備え、
前記ｎ個のユニットセルのうちの少なくとも一部は、
前記カスコードトランジスタのソース、ドレイン間に、一定の値の補助電流を供給する補助電流源を含み、
前記ユニットセルは、ｎビットのバイナリ構成を有し、第１ビットの前記ユニットセルから第ｍビット（ｍ＜ｎ、ｍは２以上の整数）までの前記ユニットセルの前記差動スイッチとして機能する差動スイッチトランジスタ及び前記カスコードトランジスタのゲート幅は前記ユニットセルのビット数に応じて変化することがなく、第ｍ＋１ビット以降の前記ユニットセルに含まれる前記差動スイッチトランジスタ及び前記カスコードトランジスタのゲート幅は、前記ユニットセルのビット数に応じて変化していることを特徴とするＤ／Ａ変換器。
【請求項２】
前記補助電流の値が、前記電流源によって供給される電流の値よりも小さいことを特徴とする請求項１に記載のＤ／Ａ変換器。
【請求項３】
ｋビットサーモメーター構成（ｋは整数）の他のＤ／Ａ変換器を、さらに含むことを特徴とする請求項１に記載のＤ／Ａ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はデジタル／アナログ変換（Ｄ／Ａ変換）器に関し、特に電流加算型Ｄ／Ａ変換器に関する。
【背景技術】
【０００２】
入力されたデジタル信号を高速にアナログ信号に変換できるＤ／Ａ変換器として、電流加算型のＤ／Ａ変換器が知られている。このようなＤ／Ａ変換器は、例えば、非特許文献１に記載されている。非特許文献１に記載されたＤ／Ａ変換器は、電流加算型のＤ／Ａ変換器を用い、０．３５μｍＣＭＯＳ（Complementary Metal Oxide Semiconductor）プロセスにおいて５００ＭＳａｍｐｌｅ／ｓという高速動作を実現している。
【０００３】
図４は、ＭＯＳ（Metal-Oxide-Semiconductor）トランジスタで構成された差動出力を持つ従来のバイナリ構成のｎビット電流加算型Ｄ／Ａ変換器を示した図である。図４に示した電流加算型Ｄ／Ａ変換器は、電流源１１１と、差動スイッチトランジスタ（差動スイッチトランジスタ）１３１、１４１と、カスコード（Cascode）トランジスタ１５１、１６１がＬＳＢ（Least Significant Bit）であるビット１のユニットセルｕを構成している。
【０００４】
図４に示したＤ／Ａ変換器は、ユニットセルｕと同様のユニットセルをｎ個備えることにより、バイナリ構成のｎビット電流加算型Ｄ／Ａ変換器を実現している。
ｎビットの差動デジタルバイナリ被変換データのデータを、ＬＳＢからＤ１、Ｄ２、・・・Ｄｎとし、Ｄ１、Ｄ２、・・・Ｄｎをそれぞれ論理反転したデータをＤ１’、Ｄ２’、・・・Ｄｎ’とする。
【０００５】
ｎ個のユニットセルの各々に含まれる電流源１１２〜１１ｎによって供給される電流値には、電流源１１１を基準として、漸次２のべき乗の重み付けがされている。電流源１１１〜１１１ｎから供給される電流は、各デジタル被変換コードに応じて、差動スイッチトランジスタ１３１〜１３ｎ、１４１〜１４ｎが出力ＯＵＴPノード、もしくはＯＵＴPノードの反転出力であるＯＵＴNノードに振り分けられる。そして、電流を電圧に変換するための出力負荷１００、１０１によって差動出力電圧に変換される。図４に示したＤ／Ａ変換器は、以上のようにしてＤ／Ａ変換を行っている。
【０００６】
差動スイッチトランジスタ１３１〜１３ｎ、１４１〜１４ｎの各々と、出力負荷１００、１０１との間には、カスコードトランジスタ１５１〜１５ｎ、１６１〜１６ｎが設けられている。カスコードトランジスタ１５１〜１５ｎ、１６１〜１６ｎは、ＯＵＴPノード、ＯＵＴNノードの電圧変動が各差動スイッチに伝わらないように設置されている。
このようなＤ／Ａ変換器では、差動スイッチを構成する差動スイッチトランジスタ１３１〜１３ｎ、１４１〜１４ｎのゲート幅が、トランジスタを含むユニットセルに該当するビット数（以下、「ユニットセルのビット数」とも記す）に応じて異なっている。なお、本明細書では、トランジスタの「ゲート幅」が、ＭＯＳトランジスタのソース、ドレインとゲートとが接している部分の長さを指すものとする。また、「ゲート長」が、ソース、ドレインとゲートとが接している部分の長さ方向に垂直な方向のゲートの長さを指すものとする。
【０００７】
つまり、各ユニットセルに含まれる差動スイッチトランジスタ１３１〜１３ｎ、１４１〜１４ｎのゲート幅は、ユニットセルのビット数が１つ小さくなるごとに、ｎビット（Most Significant Bit）目のユニットセルに含まれる差動スイッチトランジスタ１３１〜１３ｎ、１４１〜１４ｎのゲート幅を基準にして順次半分になっている（以下、「スケールダウンしている」とも記す）ことが望ましい。また、カスコードトランジスタ１５１〜１５ｎ、１６１〜１６ｎにおいても、そのゲート幅は、ユニットセルのビット数が１つ小さくなるごとに、ｎビット目のユニットセルに含まれるカスコードトランジスタ１５１〜１５ｎ、１６１〜１６ｎのゲート幅を基準にして順次スケールダウンしていることが望ましい。
【０００８】
なお、このとき、ＭＯＳトランジスタのゲート長Ｌは、ユニットセルが何ビット目にあたるかに関わらず全て同じ値とする。
また、本明細書では、１つのユニットセルに含まれるトランジスタのゲート幅を、ｎビット目のユニットセルに含まれるトランジスタのゲート幅を基準にして順次半分にスケールダウンすることを、以降、「理想的なスケールダウン」とも記すものとする。
【０００９】
図５は、従来のＤ／Ａ変換器のユニットセルを具体的に示した図である。図５に示したユニットセルは、差動スイッチトランジスタ１３１、１４１と、カスコードトランジスタ１５１、１６１との間にノードＰ1とノードＮ1を有している。ノードＰ1、ノードＮ1には、カスコードトランジスタ１５１、１６１のソースの寄生容量と、差動スイッチトランジスタ１３１、１４１のドレインの寄生容量と、配線の引き回しに起因する寄生容量が生じる。その総和を等価的に対接地容量として表現したものが容量２０１、２０２である。ここでは、容量２０１、２０１の値をＣ1とする。
【００１０】
容量２０１、２０２の支配要因は、カスコードトランジスタ１５１、１６１と差動スイッチトランジスタ１３１、１４１である。このため、寄生容量の容量値Ｃ1は、トランジスタ１３１、１４１、カスコードトランジスタ１５１、１６１のゲート幅に比例して増大する。すなわち容量２０１、２０２の容量値は、ユニットセルのビット数が１ビット減るごとに、ｎビットのユニットセルの寄生容量を基準にして、順次半分になる。
【００１１】
図５に示したトランジスタ１３１のゲート電圧が十分高く、オン状態であるとき、トランジスタ１３１と接続されるカスコードトランジスタ１５１には電流Ｉが流れる。ここでは、電流源１１１の流す定電流値をＩとし、ノードＰ1の電圧をＶ1とする。また、ゲート、ソース間電圧をＶon1＋Ｖtとすると、Ｖ1は以下の式（１）で示される。ここで、ＶtはＭＯＳトランジスタの閾値電圧であり、カスコードトランジスタ１５１、１６１はバイアス電圧Ｖｂで適切にバイアスされている。
Ｖ1＝Ｖb−Ｖt−Ｖon1                  …式（１）
【００１２】
一方、トランジスタ１３１のゲート電圧が十分低く、トランジスタがオフ状態のとき、トランジスタ１３１と接続されるカスコードトランジスタ１５１には電流は流れない。このときのノードＰ1の電圧をＶ2とする。Ｖ2は、カスコードトランジスタ１５１がオンしないことから、以下の式（２）で示される。
Ｖ2≧Ｖb−Ｖt                         …式（２）
【００１３】
また、ノードＰ1の電圧が電圧Ｖ1から電圧Ｖ2に変化する際の容量２０１の充放電時間ｔは、以下の式（３−１）、（３−２）によって求められる。なお、図５に示したノードＮ1の容量２０２の充放電時間ｔも、容量２０１と同様に、式（３−１）、（３−２）によって表される。
ｔ＝Ｃ1（Ｖ2−Ｖ1）／Ｉ                …式（３−１）
ｔ≧Ｃ1・Ｖon1／Ｉ                     …式（３−２）
【００１４】
図６は、図４に示したＤ／Ａ変換器おいて、アナログ変換されるデジタル信号のビット数ｎを７としたときのトランジスタのゲート幅と、寄生容量の値Ｃ1と、電流源から流れる電流値Ｉと、寄生容量の充放電時間ｔとの関係を示した図である。図６においては、説明の簡単のため、差動スイッチトランジスタのゲート幅Ｗｄと、カスコードトランジスタのゲート幅ＷｃとがいずれもＷであるとした。また、ＭＳＢの充放電時間を１として規格化している。このような構成では、ユニットセルに割り当てられたビットが１ビット下がるごとに、ＭＯＳサイズが理想的にスケールダウンされた場合には、各ユニットセル内の寄生容量の充放電時間が等しくなる。
【００１５】
以上の構成では、全てのユニットセルにおいて内部の寄生容量の充放電時間が等しくなる。このため、全てのユニットセルの出力電流の立ち上がりや立下りのスピードが等しくなり、Ｄ／Ａ変換後のアナログ信号は歪み成分が含まれない綺麗なアナログ信号となる。
しかし、上記した従来の構成においては、各ユニットセル間の出力電流の立ち上がりや立下りのスピードの差が、デジタル／アナログ変換のサンプリング周期と比較して無視できないほど大きくなる場合がある。このような場合、Ｄ／Ａ変換器から出力されるアナログ信号には、歪みが発生する。アナログ信号の歪みは、高速なサンプリング周波数が必要となる高分解能なＤ／Ａ変換器や、入力デジタル信号が高速なＤ／Ａ変換器において、顕著になる。
【００１６】
また、ＭＯＳトランジスタを用いたＤ／Ａ変換器の設計において、カスコードトランジスタと差動スイッチトランジスタの、理想的なサイズスケールダウンを行うためには、ＬＳＢ側ビットのＭＯＳトランジスタのゲート幅を製造プロセスで許容される最小値以上にする必要がある。このため、従来技術では、ＭＳＢのカスコードトランジスタや差動スイッチトランジスタのゲート幅に、大きな値を選択する必要がある。しかし、差動スイッチやカスコードトランジスタのゲート幅を大きくすることは、高速動作の阻害要因である寄生容量Ｃ1を大きくすることになる。
【先行技術文献】
【非特許文献】
【００１７】
【非特許文献１】IEEE JOURNAL OF SOLID-STATE CIRCUITS,VOL.33,DECEMBERT 1998 A 10-b, 500-MSample/s CMOS DAC in 0.6mm2.
【発明の概要】
【発明が解決しようとする課題】
【００１８】
しかしながら、実際のＭＯＳトランジスタの製造では、製造できるＭＯＳトランジスタのサイズが、プロセス条件等によって制限される。このため、高速動作を優先してＭＳＢの差動スイッチトランジスタやカスコードトランジスタのゲート幅を小さくすると、ＬＳＢ側において差動スイッチトランジスタやカスコードトランジスタを理想的にスケールダウンできない場合がある。
【００１９】
図７は、図４に示したＤ／Ａ変換器において、トランジスタのゲート幅と、寄生容量の容量値Ｃ1と、電流源の電流値Ｉと、容量２０１、２０２の充放電時間ｔの関係を示した図である。図７に示した例では、Ｄ／Ａ変換器でアナログ変換されるデジタル信号のビット数ｎは７、製造プロセス上のＭＯＳトランジスタのゲート幅の下限値が４であるものとする。なお、ここでは、説明の簡単のため、差動スイッチトランジスタのゲート幅Ｗｄと、カスコードトランジスタのＷｃとがいずれもＷであるとする。また、図７に示した例では、上記した式（３）において、ｔ＝Ｃ1×Ｖon1／Ｉとする。そして、ＭＳＢの充放電時間を１として規格化する。
【００２０】
式（３−１）、（３−２）によれば、寄生容量の充放電時間ｔは、寄生容量値に比例することが分かる。また、図７から、ビット１（＝ＬＳＢ）とビット２においては幅Ｗが理想値を選択できないため、寄生容量の充放電時間がビット１とビット２のみ遅くなることが分かる。ビット１とビット２とにおいて放電時間が遅くなることは、Ｄ／Ａ変換器から出力されるアナログ信号に歪みが発生する原因となる。
【００２１】
以上説明したように、高速動作が必要な従来の電流加算型Ｄ／Ａ変換器では、ＬＳＢ側のビットにおいてトランジスタサイズを理想的にスケールダウンできない場合、出力されるアナログ信号に歪みが発生するという問題がある。
本発明は、上記した点に鑑みてなされたものであり、高速動作が可能であって、しかも出力信号の歪みが少ない電流加算型のＤ／Ａ変換器を提供することを目的とする。
【課題を解決するための手段】
【００２２】
上記課題を解決するため、本発明の一態様のＤ／Ａ変換器は、電流源（例えば図１に示した定電流源５１１）と、電流源から電流の供給を受け得るカスコードトランジスタ（例えば図１に示したカスコードトランジスタ５５１、５６１）と、電流源とカスコードトランジスタとの間に接続され、電流源からカスコードトランジスタへの電流の供給を制御する差動スイッチ（例えば図１に示した差動スイッチトランジスタ５３１、５４１）と、を含むｎ（ｎは３以上の整数）個のユニットセル（例えば図１に示したユニットセルｕ1、図３に示したユニットセル）を備え、ｎ個のユニットセルのうちの少なくとも一部は、カスコードトランジスタのソース、ドレイン間に、一定の値の補助電流を供給する補助電流源（例えば図１に示した補助電流源５９０、５９１、図３に示した補助電流源７９０〜７９３）を含み、ユニットセルが、ｎビットのバイナリ構成（例えば図３に示したバイナリ構成４０１）を有し、第１ビットのユニットセルから第ｍビット（ｍ＜ｎ、ｍは２以上の整数）までのユニットセルの差動スイッチとして機能する差動スイッチトランジスタ及びカスコードトランジスタのゲート幅はユニットセルのビット数に応じて変化することがなく、第ｍ＋１ビット以降のユニットセルに含まれる差動スイッチトランジスタ及びカスコードトランジスタのゲート幅は、ユニットセルのビット数に応じて変化していることを特徴とする。
【００２３】
このように構成することにより、カスコードトランジスタのソース、ドレイン間に常に一定の電流が供給されるようになる。このため、ユニットセルにおける寄生容量の充放電時間を短くし、寄生容量の充放電にかかる遅れを緩和することができる。
【００２４】
このように構成することにより、プロセス等の制限によって理想的にスケールダウンできない程度のゲート幅が要求されるユニットセルにあっては、補助電流源を設けることによって寄生容量の充放電にかかる遅れを緩和することができる。このため、ゲート幅は等しいが電流源の電流値が異なる複数のユニットセルにおいて、寄生容量の充放電にかかる時間を一定の時間に近づけることができる。
【００２５】
また、本発明の一態様のＤ／Ａ変換器は、上記発明において、補助電流の値が、電流源によって供給される電流の値よりも小さいものであってもよい。
また、本発明の一態様のＤ／Ａ変換器は、上記発明において、ｋビットサーモメーター構成（ｋは整数）の他のＤ／Ａ変換器（例えば図３に示したサーモメータ４０２）を、さらに含むようにしてもよい。
【発明の効果】
【００２６】
上記態様の本発明によれば、高速動作が必要な電流加算型のＤ／Ａ変換器に含まれる複数のユニットセル間において、寄生容量の充放電時間をほぼ等しくすることができる。このため、高速動作が可能であって、かつ、出力信号の歪みの小さい電流加算型Ｄ／Ａ変換器を提供することができる。
【図面の簡単な説明】
【００２７】
【図１】本発明の一実施形態のＤ／Ａ変換器に適用されるユニットセルを説明するための図である。
【図２】図１に示したユニットセルを用いたＤ／Ａ変換器における、トランジスタのゲート幅と、寄生容量の容量値と、定電流源から供給される電流値と、補助電流源から供給される補助電流と、寄生容量の充放電時間の関係と、を示した図である。
【図３】本発明の一実施形態のＤ／Ａ変換器を説明するための図である。
【図４】従来のバイナリ構成のｎビット電流加算型Ｄ／Ａ変換器を示した図である。
【図５】従来のＤ／Ａ変換器のユニットセルを具体的に示した図である。
【図６】図４に示したＤ／Ａ変換器の、トランジスタのゲート幅と、寄生容量の値と、電流源から流れる電流値と、寄生容量の充放電時間と、の関係を示した図である。
【図７】図４に示したＤ／Ａ変換器が理想的にスケールダウンされていないときの、トランジスタのゲート幅と、寄生容量の値と、電流源から流れる電流値と、寄生容量の充放電時間と、の関係を示した図である。
【発明を実施するための最良の形態】
【００２８】
以下、本発明の一実施形態について説明する。
（ユニットセル）
図１は、本実施形態のＤ／Ａ変換器に適用されるユニットセル（例えばユニットセルｕ1とする）を説明するための図である。ユニットセルｕ1は、差動スイッチを構成する差動スイッチトランジスタ５３１、５４１と、カスコードトランジスタ５５１、５６１と、を備えている。さらに、ユニットｕ１は、２つの補助電流源５９０、５９１と、２つの補助電流源用カスコードトランジスタ５７１、５８１と、を備えている。
【００２９】
差動スイッチトランジスタ５３１、５４１は、そのソース同士が接続されていて、互いに接続されたソースには定電流源５１１が接続されている。差動スイッチトランジスタ５３１のドレインには、カスコードトランジスタ５５１のソースが接続されている。差動スイッチトランジスタ５４１のドレインには、カスコードトランジスタ５６１のソースが接続されている。
【００３０】
補助電流源用カスコードトランジスタ５７１のソースには、補助電流源５９０が接続されている。補助電流源用カスコードトランジスタ５７１のドレインはカスコードトランジスタ５５１のソースに接続されていて、カスコードトランジスタ５５１は補助電流源用カスコードトランジスタ５７１を介して補助電流源５９０から補助電流の供給を受けている。
【００３１】
また、補助電流源用カスコードトランジスタ５８１のソースには、補助電流源５９１が接続されている。補助電流源用カスコードトランジスタ５８１のドレインはカスコードトランジスタ５６１のソースに接続されていて、カスコードトランジスタ５６１は補助電流源用カスコードトランジスタ５８１を介して補助電流源５９１から補助電流の供給を受けている。カスコードトランジスタ５５１、５６１はバイアス電圧Ｖｂ1によって適切にバイアスされ、また補助電流源用カスコードトランジスタ５７１、５８１はバイアス電圧Ｖｂ2によって適切にバイアスされている。
【００３２】
また、図１では、差動スイッチトランジスタ５３１、カスコードトランジスタ５５１間のノードに符号Ｐ5を付し、差動スイッチトランジスタ５４１、カスコードトランジスタ５６１間のノードに符号Ｎ5を付す。
ノードＰ5には、カスコードトランジスタ５５１のソースの寄生容量と、差動スイッチトランジスタ５３１のドレインの寄生容量と、配線の引き回しによる寄生容量とが生じる。図１では、この寄生容量を対接地容量として表現し、図１中に容量５０１と記す。また、ノードＮ5には、カスコードトランジスタ５６１のソースの寄生容量と、差動スイッチトランジスタ５４１のドレインの寄生容量と、配線の引き回しによる寄生容量とが生じる。図１では、この寄生容量を対接地容量として表現し、図１中に容量５０２と記す。本実施形態では、容量５０１、５０２の容量値をいずれもＣ5とする。
【００３３】
容量５０１、５０２の容量値Ｃ5は、カスコードトランジスタ５５１、５６１と、差動スイッチトランジスタ５３１、５４１と、補助電流源用カスコードトランジスタ５７１、５８１のサイズ（ゲート幅Ｗ、ゲート長Ｌ）に比例して増大する。
差動スイッチトランジスタ５３１のゲート電圧が十分高く、差動スイッチトランジスタ５３１がオン状態のとき、カスコードトランジスタ５５１のソースには、定電流源５１１から電流Ｉが、補助電流源５９０から補助電流Ｉbypが流れ込む。このときのカスコードトランジスタ５５１のゲート、ソース間電圧を、Ｖon2＋Ｖtとし、ノードＰ5の電圧をＶ3とする。電圧Ｖ3は、以下の式（４）によって表される。
Ｖ3＝Ｖb2−Ｖt−Ｖon2                …式（４）
【００３４】
一方、差動スイッチトランジスタ５３１のゲート電圧が十分低く、オフ状態のとき、カスコードトランジスタ５５１には補助電流源５９０のみから補助電流Ｉbypが流れ込む。このとき、カスコードトランジスタ５５１のゲートとソース間電圧をＶon3＋Ｖtとし、ノードＰ5の電圧をＶ4とする。電圧Ｖ4は、以下の式（５）によって表される。
Ｖ4＝Ｖb2−Ｖt−Ｖon3                …式（５）
【００３５】
また、ノードＰ5の電圧がＶ4からＶ3に変化する際の充放電時間ｔは、以下の式（６−１）、式（６−２）によって表される。なお、ノードＮ5の電圧がＶ4からＶ3に変化する際の充放電時間ｔも、同様に、以下の式（６−１）、式（６−２）によって表される。
ｔ＝Ｃ5・（Ｖ4−Ｖ3）／（Ｉ＋Ｉbyp）            …式（６−１）
ｔ＝Ｃ5・（Ｖon3−Ｖon2）／（Ｉ＋Ｉbyp）        …式（６−２）
なお、式（６）に示したＶon3とＶon2は、カスコードトランジスタ５５１、５６１が飽和状態にバイアスされていることから、以下に示す式（７）によって表される。式（７）において、μはカスコードトランジスタ５５１、５６１におけるキャリアの移動度、Ｃoxはカスコードトランジスタ５５１、５６１のゲート酸化膜の単位容量である。
Ｖon＋Ｖt＝｛（Ｉ／（μ・Ｃox・Ｗ／Ｌ））｝1/2＋Ｖt              …式（７）
【００３６】
以上説明したように、本実施形態では、差動スイッチトランジスタ５３１、５４１からカスコードトランジスタ５５１、５６１に流れる電流に、常に補助電流源５９０、５９１から一定の補助電流を加算することができる。このため、本実施形態では、カスコードトランジスタ５５１、５６１に、常に電流を流した状態に保つことができる。そして、このような本実施形態によれば、ノードＰ5の電圧変化量と、ノードＮ5の電圧変化量とを小さく抑えることができる。換言すれば、本実施形態は、補助電流源５９０、５９１を設け、補助電流Ｉbypを供給することにより、寄生容量の充放電時間を制御できる。
【００３７】
なお、本実施形態では、補助電流源５９０、５９１から供給される補助電流Ｉbypは、定電流源５１１から供給される電流Ｉより小さいものとする。このような構成によれば、電流Ｉがカスコードトランジスタ５５１、５６１を流れない場合と流れる場合とのノードＰ5、Ｎ5の電圧変化量を、補助電流Ｉbypが補うことができる。
図２は、図１に示したユニットセルを用いたＤ／Ａ変換器における、トランジスタのゲート幅Ｗと、寄生容量の容量値Ｃ5と、定電流源５１１から供給される電流値Ｉと、補助電流源５９０、５９１から供給される補助電流Ｉbypと、寄生容量の充放電時間ｔの関係と、を示した図である。図２に示した例では、Ｄ／Ａ変換器でアナログ変換されるデジタル信号のビット数ｎを７、製造プロセス上のＭＯＳトランジスタのゲート幅の下限値が４であるとする。
【００３８】
また、図２に示した例では、Ｄ／Ａ変換器のビット１とビット２とのユニットセルにおいて、差動スイッチトランジスタ５３１、５４１と、カスコードトランジスタ５５１、５６１のサイズを理想的にスケールダウンできなかったものとする。
つまり、図２に示したＤ／Ａ変換器の例では、ビット３以降はユニットセルのビット数によらずゲート幅が「４」であり、寄生容量値Ｃ5も、ユニットセルのビット数によらず一定である。本実施形態のＤ／Ａ変換器は、ユニットセルのビット数が７から３の範囲で、差動スイッチトランジスタ５３１、５４１からカスコードトランジスタ５５１、５６１のゲート幅が前のユニットセルに含まれるゲート幅の半分になっている。
【００３９】
そして、ユニットセルのビット数が１、２である場合には、差動スイッチトランジスタ５３１、５４１、カスコードトランジスタ５５１、５６１のゲート幅が一定になっている。また、本実施形態のＤ／Ａ変換器では、ビット数によらずゲート幅が一定の１ビット、２ビットのユニットセルにおいてだけ、補助電流源５９０、５９１から補助電流がカスコードトランジスタ５５１、５６１に供給されている。
【００４０】
そして、ビット１のユニットセルにおいて、補助電流源５９０、５９１が定電流源５１１から供給される電流Ｉの０．２倍の補助電流Ｉbypをカスコードトランジスタ５５１、５６１に供給する。また、ビット２のユニットセルにおいて、補助電流源５９０、５９１が、定電流源５１１から供給される電流Ｉの０．１倍の補助電流Ｉbypを、カスコードトランジスタ５５１、５６１とに供給する。
【００４１】
また、ビット３のユニットセルからビット７のユニットセルにおいては、前記した式（３−２）によって表される充放電時間ｔによって容量５０１、５０２の充放電が行われるものとする。また、図２に示した例では、上記した式（３−２）において、ｔ＝Ｃ1×Ｖon1／Ｉとする。
図２を図７と比較すると、プロセス条件の制限等によってＬＳＢ側ユニットセルを理想的にスケールダウンできなかった場合でも、補助電流源から適切な値の補助電流をカスコードトランジスタ５５１、５６１に供給することにより、ユニットセル間の充放電時間差を従来よりも小さくすることができることが明らかである。このことから、本実施形態は、従来よりも歪みが少ない電流加算型Ｄ／Ａ変換器を提供することができるものといえる。
【００４２】
（Ｄ／Ａ変換器）
次に、本実施形態のＤ／Ａ変換器を説明する。
図３は、本実施形態のＤ／Ａ変換器を説明するための図である。本実施形態のＤ／Ａ変換器は、９ビットセグメンテーション構成の電流加算型Ｄ／Ａ変換器であり、ＬＳＢ側７ビットをバイナリ構成４０１とし、ＭＳＢ側の２ビットをサーモメータ構成４０２として構成している。バイナリ構成４０１、サーモメータ構成４０２には、出力電流を電圧に変換するための出力負荷７０１、７０２が接続されている。
【００４３】
バイナリ構成４０１は、７つのユニットセルｕ1〜ｕ7を備えている。このうち、ユニットセルｕ1、ｕ2は、図１に示したユニットセル１と同様の構成を有していて、他のユニットセルｕ3〜ｕ7は、補助電流源及び補助電流源用カスコードトランジスタを含まないユニットセルである。なお、図３において、図１に示した構成と同様の構成については同様の符号を付し、その説明を一部略すものとする。
【００４４】
ユニットセルｕ2〜ｕ7は、差動スイッチトランジスタ７４２〜７４７、７３２〜７３７と、カスコードトランジスタ７５２〜７５７、７６２〜７６７と、電流源７１２〜７１７と、を含んでいる。電流源５１１、電流源７１２〜７１７から供給される電流の値は、電流源５１１から供給される電流を基準として、電流源７１７から供給される電流の値まで、漸次２のべき乗に重み付けされている。
【００４５】
上記した本実施形態のＤ／Ａ変換器は、ビット１のユニットセルｕ1とビット２のユニットセルｕ2にのみ、図１に示した本実施形態のユニットセルを適用している。このため、ビット１のユニットセルｕ1が補助電流源５９０、５９１を備え、ビット２のユニットセルｕ2が補助電流源７９２、７９３を備えている。そして、補助電流源５９０、５９１、７９２、７９３から適切な値の電流をカスコードトランジスタ５５１、５６１、７５２、７６２供給することにより、ビット１のユニットセルｕ1とビット２のユニットセルｕ2の内部ノードで発生する、寄生容量の充放電時間の遅れを防ぐことができる。
【００４６】
サーモメータ構成４０２は、差動スイッチトランジスタ８２１〜８２３、８３１〜８３３と、カスコードトランジスタ８０１〜８０３、８１１〜８１３と、電流源７２１〜７２３と、を含んでいる。電流源７２１、７２２、７２３は、各々が電流源７１７から供給される電流値の２倍の電流値を供給できる。
本実施形態のＤ／Ａ変換器は、９ビットの差動デジタルバイナリ被変換データを、ＬＳＢからＤ１、Ｄ２、・・・Ｄ９とし、Ｄ１、Ｄ２、・・・Ｄ９をそれぞれ論理反転したデータをＤ１’、Ｄ２’、・・・Ｄ９’とする。Ｄ１０１からＤ１０３は、２ビットバイナリデータからサーモメータデータを生成する変換器４０３において、Ｄ８、Ｄ９から得られる信号である。Ｄ’１０１からＤ’１０３は、変換機４０３から得られる信号であり、Ｄ１０１からＤ１０３の論理反転データである。このようなセグメンテーション構成は、Ｄ／Ａ変換の静的な線形性を向上させる目的で用いられる公知の構成である。
【００４７】
なお、本実施形態では、９ビットのセグメンテーション構成の電流加算型Ｄ／Ａ変換器で本発明の有効性を示したが、本実施形態は、このような構成に限定されるものではない。例えば、本実施形態のバイナリ構成の電流加算型Ａ／Ｄ変換器を、Ａ／Ｄ変換器の一部として使用する、全Ａ／Ｄ変換器に対しても適用できることは自明である。
以上説明した本発明の範囲は、図示され記載された例示的な実施形態に限定されるものではなく、本発明が目的とするものと均等な効果をもたらすすべての実施形態をも含む。さらに、本発明の範囲は、特許請求の範囲により画される発明の特徴の組み合わせに限定されるものではなく、すべての開示されたそれぞれの特徴のうち特定の特徴のあらゆる所望する組み合わせによって画されうる。
【符号の説明】
【００４８】
４０１  バイナリ構成
４０２  サーモメータ構成
４０３  変換器
５０１、５０２  容量
５１１  電流源
５３１、５４１  差動スイッチトランジスタ
５５１、５６１  カスコードトランジスタ
５７１、５８１  補助電流源用カスコードトランジスタ
５９０、５９１、７９０〜７９３  補助電流源
７１１〜７１７、７２１〜７２３  電流源
７４１〜７４７、７３１〜７３７、８２１〜８２３  差動スイッチトランジスタ
７５１〜７５７、７６１〜７６７、８０１〜８０３  カスコードトランジスタ
【図１】
0005639106.tif 000002
【図２】
0005639106.tif 000003
【図３】
0005639106.tif 000004
【図４】
0005639106.tif 000005
【図５】
0005639106.tif 000006
【図６】
0005639106.tif 000007
【図７】
0005639106.tif 000008