(57)【特許請求の範囲】
【請求項１】
高電源電圧と低電源電圧の間に直列に接続されたハイサイドＰチャンネルＤＭＯＳトランジスタとロウサイドＮチャンネルＤＭＯＳトランジスタと、前記高電源電圧と第１の中間電源電圧との間に設けられ、ハイサイド制御信号に基づいて前記ハイサイドＰチャンネルＤＭＯＳトランジスタを駆動するためのハイサイド駆動回路と、第２の中間電源電圧と前記低電源電圧との間に設けられ、ロウサイド制御信号に基づいて前記ロウサイドＮチャンネルＤＭＯＳトランジスタを駆動するためのロウサイド駆動回路とを備え、
前記ハイサイド駆動回路は、前記ロウサイドＮチャンネルＤＭＯＳトランジスタが非導通のとき、前記ハイサイド制御信号に基づいて、前記第１の中間電源電圧に相当する電圧を生成する第１の電圧変換回路を備え、
前記ロウサイド駆動回路は、前記ハイサイドＰチャンネルＤＭＯＳトランジスタが非導通のとき、前記ロウサイド制御信号に基づいて、前記第２の中間電源電圧に相当する電圧を生成する第２の電圧変換回路を備えたＤ級増幅器において、
前記第１の電圧変換回路は、前記高電源電圧と前記低電源電圧の間に、第１のＰＭＯＳトランジスタと第１の抵抗の並列接続回路と、第１のＮＭＯＳトランジスタと、第２のＰＭＯＳトランジスタと、前記ロウサイドＮチャンネルＤＭＯＳトランジスタが非導通のときに導通する第２のＮＭＯＳトランジスタとを直列に前記高電源電圧側から順に接続し、前記第１のＰＭＯＳトランジスタと前記第１のＮＭＯＳトランジスタのゲートを共通の入力端子に接続し、前記第２のＰＭＯＳトランジスタのゲートを前記第１の中間電源電圧に接続した構成からなり、
前記第２の電圧変換回路は、前記高電源電圧と前記低電源電圧の間に、前記ハイサイドＰチャンネルＤＭＯＳトランジスタが非導通のときに導通する第３のＰＭＯＳトランジスタと、第３のＮＭＯＳトランジスタと、第４のＰＭＯＳトランジスタと、第４のＮＭＯＳトランジスタと第２の抵抗の並列接続回路とを直列に前記高電源電圧側から順に接続し、前記第４のＰＭＯＳトランジスタと前記第４のＮＭＯＳトランジスタのゲートを共通の入力端子に接続し、前記第３のＮＭＯＳトランジスタのゲートを前記第２の中間電源電圧に接続した構成からなることを特徴とするＤ級増幅器。
【請求項２】
前記第１の電圧変換回路は、ゲートを前記ロウサイドＮチャンネルＤＭＯＳトランジスタのゲートと共通接続し、ソースを前記低電源電圧に接続する第１のＮチャンネルＤＭＯＳトランジスタと、一端を前記第１のＮチャンネルＤＭＯＳトランジスタのドレインに接続し、他端を直接又は第１のスイッチ手段を介して前記第２の中間電源電圧に接続する第３の抵抗により構成され、前記第１のＮチャンネルＤＭＯＳトランジスタのドレインと前記第３の抵抗の接続点を出力とする第１の入力レベル検出回路を備え、
前記第２の電圧変換回路は、ゲートを前記ハイサイドＰチャンネルＤＭＯＳトランジスタのゲートと共通接続し、ソースを前記高電源電圧に接続する第１のＰチャンネルＤＭＯＳトランジスタと、一端を前記第１のＰチャンネルＤＭＯＳトランジスタのドレインに接続し、他端を直接又は第２のスイッチ手段を介して前記第１の中間電源電圧に接続する第４の抵抗により構成され、前記第１のＰチャンネルＤＭＯＳトランジスタのドレインと前記第４の抵抗の接続点を出力とする第２の入力レベル検出回路を備え、
前記第１のＮチャンネルＤＭＯＳトランジスタのスレッシュホールド電圧と前記ロウサイドＮチャンネルＤＭＯＳトランジスタのスレッシュホールド電圧が等しく、且つ、前記第１のＰチャンネルＤＭＯＳトランジスタのスレッシュホールド電圧と前記ハイサイドＰチャンネルＤＭＯＳトランジスタのスレッシュホールド電圧が等しいことを特徴とする請求項１に記載のＤ級増幅器。
【請求項３】
前記第２のＰＭＯＳトランジスタのゲート入力を、前記高電源電圧に切り替える切替手段と、前記第３のＮＭＯＳトランジスタのゲート接続を前記低電源電圧に切り替える切替手段を有することを特徴とする請求項１または請求項２に記載のＤ級増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ｄ級増幅器の出力段のトランジスタを駆動制御するための回路技術に関し、特に出力段のトランジスタがＤＭＯＳ（Ｄｏｕｂｌｅ  ｄｉｆｆｕｓｅｄ  ＭＯＳ）トランジスタである場合に有効な回路技術に関する。
【背景技術】
【０００２】
ハーフブリッジ型またはブリッジ型のＤ級増幅器は、パワーＭＯＳトランジスタを直列接続したプッシュプル型の出力段により構成されている。この出力段は、直列接続したパワーＭＯＳトランジスタが同時にオンすることを防ぐために、デッドタイムを有する制御信号によりパワーＭＯＳトランジスタを制御する必要がある。しかしながら、デッドタイムを大きくするとＬＣ型ローパスフィルタを通したアナログ出力の歪率が悪化するという問題が生じる。このため、デッドタイムをできる限り小さくする必要がある。デッドタイムが小さいほどＤ級増幅器の出力波形の歪は低減され音質は向上する。
【０００３】
このように、Ｄ級増幅器では出力段の貫通電流を低減し、発熱量・無効消費電力を抑えるためにデッドタイムを設ける必要があるが、アナログ出力信号の歪率向上のためにデッドタイムをできる限り小さくしなければならない。
【０００４】
近年、ＢＣＤ（ｂｉｐｏｌａｒ  ＣＭＯＳ−ＤＭＯＳ）プロセス技術を用いることにより、高集積化が必要なモジュール部（変調部）をＣＭＯＳプロセス技術により、高耐圧が必要なドライバ部をＤＭＯＳプロセス技術により形成することによってワンチップ上にＤ級増幅器を形成することが可能になった。しかし、ＤＭＯＳトランジスタは、構造上の理由からトランジスタのゲート・ソース間に印加できる最大電圧は、ドレイン・ソース間に印加できる最大電圧より低い。このため、出力段のトランジスタの電源電圧を最大電圧値に設定すると、ゲート・ソース間には電源電圧と等しい電圧を印加できない問題点があった。
【０００５】
図６に、従来のＤ級増幅器のブロック回路図を示す。従来のＤ級増幅器は、モジュレータ（変調器）と、デッドタイムを生成する機能を備えた出力トランジスタ駆動回路と、Ｈレベルのゲート電圧でオンする２個の直列接続したＮＭＯＳトランジスタ（ＮＨ，ＮＬ）からなるプッシュプル型の出力段により構成されている。このように、ＰＷＭ信号をＬＣ型ローパスフィルタを通してアナログ出力信号に変換して負荷のスピーカ（ＳＰＫ）を鳴らす構成のハーフブリッジ型のＤ級増幅器においては、出力段の上段のＮＭＯＳトランジスタ（ＮＨ）のゲートに印加されるスイッチング信号と、下段のＮＭＯＳトランジスタ（ＮＬ）のゲートに印加されるスイッチング信号にデッドタイムを設けることにより貫通電流を無くしている。
【０００６】
図６に示す出力トランジスタ駆動回路は、モジュレータが出力するＰＷＭ信号及びインバータ回路で反転した信号と、それぞれの信号を抵抗ＲとコンデンサＣからなる遅延回路により遅延させた信号とをＡＮＤ回路に入力させることによりゲート信号ＳＨ，ＳＬを生成している。このためデッドタイムは抵抗ＲとコンデンサＣの値により決まる。
【０００７】
図５は、特許文献１に開示されているデッドタイムを有するドライバ回路である。ハイサイド側のゲートスイッチ１０１とロウサイド側のゲートスイッチ１０２と、ゲートスイッチのオンオフを制御するドライバ回路１００を備えている。ハイサイド側のゲートスイッチ１０１は、上側制御入力に基づいて制御され、ロウサイド側のゲートスイッチ１０２は、下側制御入力に基づいて制御されている。ハイサイド側のゲートスイッチ１０１とロウサイド側のゲートスイッチ１０２は、それぞれ第１の導電性検出回路１０５と第２の導電性検出回路１０６によってゲートスイッチの導電性が検出され、自身のゲートスイッチが非導通状態のときに、他方の制御入力がイネーブルになるようにＡＮＤ論理回路（１０３、１０４）を設けている。これによりハイサイド側とロウサイド側のゲートスイッチが同時にオンすることを防いでいる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００４−１６６２０７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
図６に示したような抵抗とコンデンサからなる遅延回路によってデッドタイムを生成する方法では、製造ばらつきによって抵抗とコンデンサの値がばらつくため、高精度のデッドタイムを得ることは困難であった。
【００１０】
また、特許文献１に係る発明のゲートスイッチは、通常のＭＯＳトランジスタにより構成されている。前述したように、通常のＭＯＳトランジスタは、トランジスタのゲート・ソース間にドレイン・ソース間電圧の最大電圧と等しい電圧を印加することができるが、ＤＭＯＳトランジスタでは、ゲート・ソース間に印加できる最大電圧がドレイン・ソース間の最大電圧より低い。そのため、図５の回路の出力段のＭＯＳトランジスタをＤＭＯＳトランジスタで構成すると、出力段の電源電圧をＤＭＯＳトランジスタのドレイン・ソース間の最大電圧にすることができない。このように、特許文献１に係るドライバ回路では高耐圧特性に特長をもつＤＭＯＳトランジスタの機能を十分に発揮できない問題点がある。
【課題を解決するための手段】
【００１１】
この課題を解決するために、請求項１に係る発明は、高電源電圧と低電源電圧の間に直列に接続されたハイサイドＰチャンネルＤＭＯＳトランジスタとロウサイドＮチャンネルＤＭＯＳトランジスタと、前記高電源電圧と第１の中間電源電圧との間に設けられ、ハイサイド制御信号に基づいて前記ハイサイドＰチャンネルＤＭＯＳトランジスタを駆動するためのハイサイド駆動回路と、第２の中間電源電圧と前記低電源電圧との間に設けられ、ロウサイド制御信号に基づいて前記ロウサイドＮチャンネルＤＭＯＳトランジスタを駆動するためのロウサイド駆動回路とを備え、前記ハイサイド駆動回路は、前記ロウサイドＮチャンネルＤＭＯＳトランジスタが非導通のとき、前記ハイサイド制御信号に基づいて、前記第１の中間電源電圧に相当する電圧を生成する第１の電圧変換回路を備え、前記ロウサイド駆動回路は、前記ハイサイドＰチャンネルＤＭＯＳトランジスタが非導通のとき、前記ロウサイド制御信号に基づいて、前記第２の中間電源電圧に相当する電圧を生成する第２の電圧変換回路を備えたＤ級増幅器において、前記第１の電圧変換回路は、前記高電源電圧と前記低電源電圧の間に、第１のＰＭＯＳトランジスタと第１の抵抗の並列接続回路と、第１のＮＭＯＳトランジスタと、第２のＰＭＯＳトランジスタと、前記ロウサイドＮチャンネルＤＭＯＳトランジスタが非導通のときに導通する第２のＮＭＯＳトランジスタとを直列に前記高電源電圧側から順に接続し、前記第１のＰＭＯＳトランジスタと前記第１のＮＭＯＳトランジスタのゲートを共通の入力端子に接続し、前記第２のＰＭＯＳトランジスタのゲートを前記第１の中間電源電圧に接続した構成からなり、前記第２の電圧変換回路は、前記高電源電圧と前記低電源電圧の間に、前記ハイサイドＰチャンネルＤＭＯＳトランジスタが非導通のときに導通する第３のＰＭＯＳトランジスタと、第３のＮＭＯＳトランジスタと、第４のＰＭＯＳトランジスタと、第４のＮＭＯＳトランジスタと第２の抵抗の並列接続回路とを直列に前記高電源電圧側から順に接続し、前記第４のＰＭＯＳトランジスタと前記第４のＮＭＯＳトランジスタのゲートを共通の入力端子に接続し、前記第３のＮＭＯＳトランジスタのゲートを前記第２の中間電源電圧に接続した構成からなることを特徴とする。
【００１２】
請求項２に係る発明は、請求項１に記載のＤ級増幅器において、前記第１の電圧変換回路は、ゲートを前記ロウサイドＮチャンネルＤＭＯＳトランジスタのゲートと共通接続し、ソースを前記低電源電圧に接続する第１のＮチャンネルＤＭＯＳトランジスタと、一端を前記第１のＮチャンネルＤＭＯＳトランジスタのドレインに接続し、他端を直接又は第１のスイッチ手段を介して前記第２の中間電源電圧に接続する第３の抵抗により構成され、前記第１のＮチャンネルＤＭＯＳトランジスタのドレインと前記第３の抵抗の接続点を出力とする第１の入力レベル検出回路を備え、前記第２の電圧変換回路は、ゲートを前記ハイサイドＰチャンネルＤＭＯＳトランジスタのゲートと共通接続し、ソースを前記高電源電圧に接続する第１のＰチャンネルＤＭＯＳトランジスタと、一端を前記第１のＰチャンネルＤＭＯＳトランジスタのドレインに接続し、他端を直接又は第２のスイッチ手段を介して前記第１の中間電源電圧に接続する第４の抵抗により構成され、前記第１のＰチャンネルＤＭＯＳトランジスタのドレインと前記第４の抵抗の接続点を出力とする第２の入力レベル検出回路を備え、前記第１のＮチャンネルＤＭＯＳトランジスタのスレッシュホールド電圧と前記ロウサイドＮチャンネルＤＭＯＳトランジスタのスレッシュホールド電圧が等しく、且つ、前記第１のＰチャンネルＤＭＯＳトランジスタのスレッシュホールド電圧と前記ハイサイドＰチャンネルＤＭＯＳトランジスタのスレッシュホールド電圧が等しいことを特徴とする。
【００１３】
請求項３に係る発明は、請求項１または請求項２に記載のＤ級増幅回路において、前記第２のＰＭＯＳトランジスタのゲート入力を、前記高電源電圧に切り替える切替手段と、前記第３のＮＭＯＳトランジスタのゲート接続を前記低電源電圧に切り替える切替手段を有することを特徴とする。
【発明の効果】
【００１５】
本発明のＤ級増幅器のドライバ駆動回路は、任意のＭＯＳトランジスタで形成することができるが、特に、出力トランジスタをＤＭＯＳトランジスタにより形成した場合には、出力段の電源電圧を最大電源電圧まで高くすることができる。また、デッドタイムを最小限に抑えることにより全高調波歪率を低くすることができる。
【図面の簡単な説明】
【００１６】
【図１】本発明に係るＤ級増幅器の第１実施形態の回路図である。
【図２】本発明に係るＤ級増幅器の第２実施形態の回路図である。
【図３】本発明に係るＤ級増幅器の第３実施形態の回路図である。
【図４】本発明の出力段のＭＯＳトランジスタのゲート入力信号を示す波形図である。
【図５】従来技術に係るデッドタイムを有する駆動回路の回路図である。
【図６】従来技術に係るＤ級増幅器のブロック回路図である。
【発明を実施するための形態】
【００１７】
（実施の形態１）図１に本発明の請求項１に係るＤ級増幅器の回路図を示す。従来例のＤ級増幅器の出力段は、直列に接続した２つのＮＭＯＳトランジスタであったが、本発明では、高電源電圧ＶＨＨと低電源電圧ＶＬＬの間に、ＰＭＯＳトランジスタＱＰＨとＮＭＯＳトランジスタＱＮＬを直列に接続する構成としている。そして、ＰＭＯＳトランジスタＱＰＨを駆動するために、高電源電圧ＶＨＨと第１の中間電源電圧ＶＨＬの間にハイサイド駆動回路２１を設け、ＮＭＯＳトランジスタＱＮＬを駆動するために、第２の中間電源電圧ＶＬＨと低電源電圧ＶＬＬとの間にロウサイド駆動回路３１を設けている。この回路構成をとることによって、出力段のＰＭＯＳトランジスタＱＰＨとＮＭＯＳトランジスタＱＮＬのゲート・ソース間電圧をドレイン・ソース間電圧よりも低くすることができる。
【００１８】
前記高電源電圧ＶＨＨ、低電源電圧ＶＬＬ、第１の中間電源電圧ＶＨＬ、第２の中間電源電圧ＶＬＨの関係は、低電源電圧ＶＬＬ＜第１の中間電源電圧ＶＨＬ＜高電源電圧ＶＨＨ、及び、低電源電圧ＶＬＬ＜第２の中間電源電圧ＶＬＨ＜高電源電圧ＶＨＨである。
【００１９】
レベルシフト回路１１とハイサイド駆動回路２１との間に、第１の電圧変換回路（２０ａ、２０ｂ）が配置されている。この回路は、高電源電圧ＶＨＨと低電源電圧ＶＬＬとの間に、ＰＭＯＳトランジスタＱＰ１と抵抗Ｒ１の並列接続回路、ＮＭＯＳトランジスタＱＮ１、ＰＭＯＳトランジスタＱＰ２、ＮＭＯＳトランジスタＱＮ２を高電源電圧側から順に直列接続している。ＰＭＯＳトランジスタＱＰ１とＮＭＯＳトランジスタＱＮ１のゲートを共通接続し、第１の電圧変換回路（２０ａ、２０ｂ）の入力としている。ＰＭＯＳトランジスタＱＰ２のゲートは第１の中間電源電圧ＶＨＬに接続されている。ＮＭＯＳトランジスタＱＮ２のゲートは出力段のＮＭＯＳトランジスタＱＮＬのゲート入力をインバータ回路２５を介して入力している。第１の電圧変換回路（２０ａ、２０ｂ）の出力は、高電源電圧ＶＨＨに一端を接続するＰＭＯＳトランジスタＱＰ１と抵抗Ｒ１の並列接続回路の他端である。
【００２０】
同様に、レベルシフト回路１２とロウサイド駆動回路３１との間に、第２の電圧変換回路（３０ａ、３０ｂ）が配置されている。この回路は、高電源電圧ＶＨＨと低電源電圧ＶＬＬとの間に、ＰＭＯＳトランジスタＱＰ３、ＮＭＯＳトランジスタＱＮ３、ＰＭＯＳトランジスタＱＰ４、ＮＭＯＳトランジスタＱＮ４と抵抗Ｒ２の並列接続回路を高電源電圧側から順に直列接続している。ＰＭＯＳトランジスタＱＰ４とＮＭＯＳトランジスタＱＮ４のゲートを共通接続し、第２の電圧変換回路（３０ａ、３０ｂ）の入力としている。ＮＭＯＳトランジスタＱＮ３のゲートは第２の中間電源電圧ＶＬＨに接続されている。ＰＭＯＳトランジスタＱＰ３のゲートは出力段のＰＭＯＳトランジスタＱＰＨのゲート入力をインバータ回路２４を介して入力している。第２の電圧変換回路（３０ａ、３０ｂ）の出力は、低電源電圧ＶＬＬに一端を接続するＮＭＯＳトランジスタＱＮ４と抵抗Ｒ２の並列接続回路の他端である。
【００２１】
なお、抵抗Ｒ３，Ｒ４は、各電源電圧が立ち上がる前に出力段のトランジスタがオンしないようにゲートを固定するための抵抗である。
【００２２】
次に、本発明の回路の動作について説明する。まず、入力端子ＩＮの電圧がＬレベルの場合を考える。レベルシフト回路１１、レベルシフト回路１２によって極性が変化しないと仮定すると、ノードｎ１の電圧レベルはハイサイド駆動回路２１の電源電圧（電圧ＶＨＨ、電圧ＶＨＬ）に電圧変換されてＬレベル（電圧ＶＨＬ）となり、ノードｎ２の電圧は、ロウサイド駆動回路２２の電源電圧（電圧ＶＬＨ、電圧ＶＬＬ）に電圧変換されてＬレベル（電圧ＶＬＬ）となる。
【００２３】
ノードｎ１がＬレベル（電圧ＶＨＬ）のため、ＰＭＯＳトランジスタＱＰ１がオン、ＮＭＯＳトランジスタＱＮ１はオフとなる。このため、ノードｎ３はＨレベル（電圧ＶＨＨ）となり、バッファ２２の出力のノードｎ５はＨレベル（電圧ＶＨＨ）となる。よってＰＭＯＳトランジスタＱＰＨはオフする。
【００２４】
このとき、ＰＭＯＳトランジスタＱＰ３は、ノードｎ５の電圧がインバータ回路２４により反転されてＬレベル（電圧ＶＨＬ）が入力するためオンとなる。また、ＰＭＯＳトランジスタＱＰ４はノードｎ２がＬレベル（電圧ＶＬＬ）であるのでオンしている。そこで、電源電圧ＶＨＨから電源電圧ＶＬＬに向かって、ＰＭＯＳトランジスタＱＰ３、ＮＭＯＳトランジスタＱＮ３、ＰＭＯＳトランジスタＱＰ４、抵抗Ｒ２の電流経路により電流が流れる。このとき、ＮＭＯＳトランジスタＱＮ３のゲート電圧が電圧ＶＬＨであるので、ＮＭＯＳトランジスタＱＮ３のソース端子の電圧が電圧ＶＬＨ−Ｖｔｈ（ＶｔｈはＮＭＯＳトランジスタＱＮ３のしきい値電圧）となるまで電流が流れる。これにより、ノードｎ４の電位はＨレベルに相当する電圧（電圧ＶＬＨ−Ｖｔｈ）となる。そして、バッファ２３の出力のノードｎ６はＨレベル（電圧ＶＬＨ）となり、出力段のＮＭＯＳトランジスタＱＮＬはオンする。
【００２５】
このとき、ＮＭＯＳトランジスタＱＮ２は、ノードｎ６の電圧がインバータ回路２５により反転されてＬレベル（電圧ＶＬＬ）が入力するためオフとなる。
【００２６】
この状態から、入力端子ＩＮに入力した信号がＨレベルに変化する場合を考える。ノードｎ１はＨレベル（電圧ＶＨＨ）となり、ノードｎ２もＨレベル（電圧ＶＬＨ）に変化する。これにより、第２の電圧変換回路（３０ａ、３０ｂ）のＮＭＯＳトランジスタＱＮ４がオン、ＰＭＯＳトランジスタＱＰ４がオフとなる。このため、ノードｎ４はＬレベル（電圧ＶＬＬ）となり、バッファ２３の出力のノードｎ６がＬレベル（電圧ＶＬＬ）となるため、出力段のＮＭＯＳトランジスタＱＮＬがオンからオフに変化する。
【００２７】
一方、第１の電圧変換回路（２０ａ、２０ｂ）は、ＮＭＯＳトランジスタＱＮ２がオンすることにより、ノードｎ３の電位がＬレベルに相当する電圧（電位ＶＨＬ＋Ｖｔｈ（ＶｔｈはＰＭＯＳトランジスタＱＰ２のしきい値電圧））へと変化する。これによりバッファ２２の出力のノードｎ５がＬレベル（電圧ＶＨＬ）となり、出力段のＰＭＯＳトランジスタＱＰＨがオフからオンに変化する。
【００２８】
このように、入力端子ＩＮに入力した信号がＬレベルからＨレベルに変化すると、出力段のＮＭＯＳトランジスタＱＮＬがオフした後、デッドタイム（ＤＴ）を経てからＰＭＯＳトランジスタＱＰＨがオンする（図４参照）。
【００２９】
同様に、入力端子ＩＮに入力した信号がＨレベルからＬレベルに変化する場合を考える。ノードｎ１は、Ｌレベル（電圧ＶＨＬ）となり、ノードｎ２も、Ｌレベル（電圧ＶＬＬ）に変化する。これにより、第１の電圧変換回路（２０ａ、２０ｂ）のＰＭＯＳトランジスタＱＰ１がオン、ＮＭＯＳトランジスタＱＮ１がオフとなる。このため、ノードｎ３はＨレベル（電圧ＶＨＨ）となり、バッファ２２の出力のノードｎ５がＨレベル（電圧ＶＨＨ）となるため、出力段のＰＭＯＳトランジスタＱＰＨがオンからオフに変化する。
【００３０】
一方、第２の電圧変換回路（３０ａ、３０ｂ）は、ＰＭＯＳトランジスタＱＰ３がオンすることにより、ノードｎ４の電位がＨレベルに相当する電圧（電位ＶＬＨ−Ｖｔｈ（ＶｔｈはＮＭＯＳトランジスタＱＮ３のしきい値電圧））へと変化する。これによりバッファ２３の出力のノードｎ６がＨレベル（電圧ＶＬＨ）となり、出力段のＮＭＯＳトランジスタＱＮＬがオフからオンに変化する。
【００３１】
このように、入力端子ＩＮに入力した信号がＨレベルからＬレベルに変化すると、出力段のＰＭＯＳトランジスタＱＰＨがオフした後、デッドタイム（ＤＴ）を経てからＮＭＯＳトランジスタＱＮＬがオンする（図４参照）。
【００３２】
このように、本実施の形態によると出力段のトランジスタを同時にオンさせないような最適なデッドタイムを自動的に設定できるとともに、出力段のトランジスタのゲート・ソース間電圧をドレイン・ソース間電圧より低くすることができることから、出力段をＤＭＯＳトランジスタにより構成するＤ級増幅器に好適である。
【００３３】
（実施の形態２）図２に本発明の請求項２に係るＤ級増幅器の回路図を示す。図１の回路と異なる箇所は、第１の電圧変換回路（２０ａ、２０ｂ´）内に第１の入力レベル検出回路５０を追加し、第２の電圧変換回路（３０ａ、３０ｂ´）に第２の入力レベル検出回路６０を追加している点である。
【００３４】
第１の入力レベル検出回路５０は、出力段のＮＭＯＳトランジスタＱＮＬとゲートとソースが共通接続するＮＭＯＳトランジスタＱＮ５と、一端がＮＭＯＳトランジスタＱＮ５のドレインに接続し他端がＰＭＯＳトランジスタＱＰ５のドレインに接続する抵抗Ｒ５と、ゲートがＮＭＯＳトランジスタＱＮ５と共通接続し、ドレインが抵抗Ｒ５の一端に接続し、ソースが第２の中間電源電圧（ＶＬＨ）に接続するＰＭＯＳトランジスタＱＰ５と、ＮＭＯＳトランジスタＱＮ５のドレインと抵抗Ｒ５との接続点を入力とする極性反転用のインバータ２７から構成される。
【００３５】
第２の入力レベル検出回路６０は、出力段のＰＭＯＳトランジスタＱＰＨとゲートとソースが共通接続するＰＭＯＳトランジスタＱＰ６と、一端がＰＭＯＳトランジスタＱＰ６のドレインに接続し他端がＮＭＯＳトランジスタＱＮ６のドレインに接続する抵抗Ｒ６と、ゲートがＰＭＯＳトランジスタＱＰ６と共通接続し、ドレインが抵抗Ｒ６の一端に接続し、ソースが第１の中間電源電圧（ＶＨＬ）に接続するＮＭＯＳトランジスタＱＮ６と、ＰＭＯＳトランジスタＱＰ６のドレインと抵抗Ｒ６との接続点を入力とする極性反転用のインバータ２６から構成される。
【００３６】
本実施の形態における特徴は、第１の入力レベル検出回路５０のＮＭＯＳトランジスタＱＮ５と出力段のＮＭＯＳトランジスタＱＮＬを、同一のプロセスであるＮチャンネルＤＭＯＳトランジスタにより構成し、両ＮチャンネルＤＭＯＳトランジスタのスレッシュホールド電圧値を同一にすると共に、第２の入力レベル検出回路６０のＰＭＯＳトランジスタＱＰ６と出力段のＰＭＯＳトランジスタＱＰＨを、同一のプロセスであるＰチャンネルＤＭＯＳトランジスタにより構成し、両ＰチャンネルＤＭＯＳトランジスタのスレッシュホールド電圧値を同一にすることである。
【００３７】
入力レベル検出回路５０と入力レベル検出回路６０の動作を次に説明する。まずノードｎ６の電位がＨレベル（電圧ＶＬＨ）からＬレベル（電圧ＶＬＬ）に変化する場合（図４参照）には、出力段のＮＭＯＳトランジスタＱＮＬがオンからオフに変化し、同時に、入力レベル検出回路５０のＮＭＯＳトランジスタＱＮ５もオンからオフへと変化する。このとき、ＰＭＯＳトランジスタＱＰ５がオンすることから、インバータ２７の入力電位がＨレベル（電圧ＶＬＨ）となる。よって、インバータ２７の出力はＬレベル（電圧ＶＬＬ）、インバータ２５の出力はＨレベル（電圧ＶＬＨ）となり、ＮＭＯＳトランジスタＱＮ２がオンする。これにより、第１の電圧変換回路の回路２０ａに電源電圧ＶＬＬが供給される。
【００３８】
次にノードｎ５の電位がＬレベル（電圧ＶＨＬ）からＨレベル（電圧ＶＨＨ）に変化する場合（図４参照）には、出力段のＰＭＯＳトランジスタＱＰＨがオンからオフに変化し、同時に、入力レベル検出回路６０のＰＭＯＳトランジスタＱＰ６もオンからオフへと変化する。このとき、ＮＭＯＳトランジスタＱＮ６がオンすることから、インバータ２６の入力電位がＬレベルとなるため、インバータ２６の出力がＨレベル（電圧ＶＨＨ）、インバータ２４の出力はＬレベル（電圧ＶＨＬ）となり、ＰＭＯＳトランジスタＱＰ３がオンする。これにより、第２の電圧変換回路の回路３０ａに電源電圧ＶＨＨが供給される。
【００３９】
上述した動作において、出力段のＮＭＯＳトランジスタＱＮＬとＮＭＯＳトランジスタＱＮ５は同一のプロセスによるＤＭＯＳトランジスタにより構成され両トランジスタのスレッシュホールド電圧が同一であることから、両トランジスタがオンからオフに変化するタイミングは同じとなる。同様に、出力段のＰＭＯＳトランジスタＱＰＨとＰＭＯＳトランジスタＱＰ６は同一のプロセスによるＤＭＯＳトランジスタにより構成され両トランジスタのスレッシュホールド電圧が同一であることから、両トランジスタがオフからオンに変化するタイミングは同じとなる。よって、デッドタイムのばらつきが抑えられ、より精度の高いデッドタイム制御が可能となる。
【００４０】
なお、ＰＭＯＳトランジスタＱＰ５、及びＮＭＯＳトランジスタＱＮ６は、それぞれ電源からＮＭＯＳトランジスタＱＮ５、及びＰＭＯＳトランジスタＱＰ５へのＤＣパスを切断し、消費電流を抑えるためのスイッチ手段であり必ずしも必要ではない。つまり、抵抗Ｒ５の一端をＰＭＯＳトランジスタＱＰ５のドレインに接続せずに、直接第２の中間電圧（電圧ＶＬＨ）に接続してもよい。同様に、抵抗Ｒ６の一端をＮＭＯＳトランジスタＱＮ６のドレインに接続せずに、直接第１の中間電圧（電圧ＶＨＬ）接続してもよい。
【００４１】
なお、消費電流を抑えるために、抵抗Ｒ５及び抵抗Ｒ６はそれぞれＮＭＯＳトランジスタＱＮ５、ＰＭＯＳトランジスタＱＰ６のオン抵抗よりも十分大きな値とすることが好適である。
【００４２】
（実施の形態３）図３に本発明の請求項３に係るＤ級増幅器の回路図を示す。新たにイネーブル端子ＥＮを設けて、第１の電圧変換回路（２０ａ、２０ｂ）のＰＭＯＳトランジスタＱＰ２のゲートにＨレベル（電圧ＶＨＨ）を、第２の電圧変換回路（３０ａ、３０ｂ）のＮＭＯＳトランジスタＱＮ３のゲートにＬレベル（電圧ＶＬＬ）を入力することにより、電圧変換回路をスタンバイ状態にしている。電圧変換回路をスタンバイ状態にすることにより、電圧変換回路の貫通電流がなくなると共に、出力段の２つのトランジスタを両方オフにすることができる。なお、図３では、先に図１で説明したＤ級増幅器に対して新たにイネーブル端子ＥＮを設ける場合について説明したが、先に図２で説明したＤ級増幅器に対しても新たにイネーブル端子ＥＮを設けることも可能であることはいうまでもない。
【符号の説明】
【００４３】
１１，１２，１３，１４：レベルシフト回路
２０ａ，２０ｂ，２０ｂ´：第１の電圧変換回路
３０ａ，３０ｂ，３０ｂ´：第２の電圧変換回路
２１：ハイサイド駆動回路
３１：ロウサイド駆動回路
２２，２３：バッファ
２４，２５，２６，２７，２８：インバータ回路
５０，６０：入力レベル検出回路
ＱＰ１，ＱＰ２，ＱＰ３，ＱＰ４，ＱＰ５，ＱＰ６：ＰＭＯＳトランジスタ
ＱＮ１，ＱＮ２，ＱＮ３，ＱＮ４，ＱＮ５，ＱＮ６：ＮＭＯＳトランジスタ
ＱＰＨ：ＰＭＯＳトランジスタ
ＱＮＬ：ＮＭＯＳトランジスタ
Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５，Ｒ６：抵抗
【図１】
0005596582.tif 000002
【図２】
0005596582.tif 000003
【図３】
0005596582.tif 000004
【図４】
0005596582.tif 000005
【図５】
0005596582.tif 000006
【図６】
0005596582.tif 000007