(57)【特許請求の範囲】
【請求項１】
チャネル層を含む第１化合物半導体層と、
前記第１化合物半導体層上に形成されたソース電極と、
前記第１化合物半導体層上において、前記ソース電極と離間して形成されたドレイン電極と、
前記第１化合物半導体層上において、前記ソース電極と前記ドレイン電極との間に形成されたゲート電極と、を備え、
前記ドレイン電極は、
負電圧が印加された際の前記第１化合物半導体層との間の逆電流を阻止するための第１ドレイン領域と、
前記第１ドレイン領域よりも前記ゲート電極から離れて形成され、かつ、前記第１ドレイン領域よりも前記第１化合物半導体層との間の抵抗が低い第２ドレイン領域と、を含み、
前記第１ドレイン領域は、前記第１化合物半導体層とショットキ接触しており、
前記ゲート電極と前記第１化合物半導体層との間に絶縁膜が形成され、ＭＩＳ構造となっており、
前記第１ドレイン領域と前記第２ドレイン領域とが、一体に形成されている、
半導体装置。
【請求項２】
前記第１化合物半導体層にリセスが形成されており、当該リセス上に前記第１ドレイン領域が形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２ドレイン領域と前記第１化合物半導体層との間に、前記第１化合物半導体層と同一導電型であって、前記第１化合物半導体層よりも不純物濃度が高い第２化合物半導体層が形成されていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第２化合物半導体層が、前記第１化合物半導体層の内部に形成された拡散層であることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第２化合物半導体層が、前記第１化合物半導体層上に形成されたエピタキシャル層であることを特徴とする請求項３に記載の半導体装置。
【請求項６】
前記ソース電極は、前記第１化合物半導体層とオーム性接触することを特徴とする請求項１〜５のいずれか一項に記載の半導体装置。
【請求項７】
前記第１化合物半導体層にバンドギャップの異なる化合物半導体層によるヘテロ接合を含むことを特徴とする請求項１〜６のいずれか一項に記載の半導体装置。
【請求項８】
チャネル層を含む第１化合物半導体層を形成する工程と、
前記第１化合物半導体層上に、ソース電極と、ドレイン電極と、前記ソース電極と前記ドレイン電極との間のゲート電極と、を形成する工程と、を備え、
前記ドレイン電極を、
負電圧が印加された際の前記第１化合物半導体層との間の逆電流を阻止するための第１ドレイン領域と、
前記第１ドレイン領域よりも前記ゲート電極から離れて形成され、かつ、前記第１ドレイン領域よりも前記第１化合物半導体層との間の抵抗が低い第２ドレイン領域と、から構成し、
前記第１ドレイン領域を、前記第１化合物半導体層とショットキ接触させ、
前記ゲート電極と前記第１化合物半導体層との間に絶縁膜を形成し、ＭＩＳ構造とし、
前記第１ドレイン領域と前記第２ドレイン領域とを、一体に形成する、
半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、逆阻止特性を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
高効率なＡＣ／ＡＣ電力変換方式として、マトリクスコンバータに代表される直接変換型電力変換回路が注目されている。この回路では双方向スイッチの組合せで電力変換を実現する。通常、半導体スイッチングデバイスは、負のドレイン電圧が印加された場合、オフ特性を維持できない。そのため、図９に示すように、ダイオードとトランジスタの直列接続回路を二組組み合わせることで双方向スイッチを実現していた。【０００３】
このような双方向スイッチのオン特性を図１４Ａに模式的に示す。この双方向スイッチは、ショットキダイオードとＩＧＢＴ（Insulated Gate Bipolar Transistor）で構成されるため、オン電圧としてダイオードの１ＶとＩＧＢＴの２Ｖを加えた３Ｖが生じる。この結果、図中のハッチング部分の電力がスイッチによる損失として失われてしまう。【０００４】
スイッチ部分を電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）で構成できれば、このような損失は最小限に抑えることができる。しかしながら、通常、ＦＥＴは逆電流を阻止する特性いわゆる逆阻止特性を備えない。【０００５】
図１０は、逆阻止特性を備えないＦＥＴのドレインＩ（電流）−Ｖ（電圧）特性を模式的に示したものである。ドレイン電圧が正ではオフできていたゲート電圧条件でも、ドレイン電圧を負になるとゲートの電位が相対的に正側にシフトする。そのため、チャネルが開いて、逆電流が流れてしまう。また、正のゲート電圧ＶＧを印加した場合、ＶＧ１、ＶＧ２、ＶＧ３とゲート電圧ＶＧが大きくなるにつれて逆電流は増加する。【０００６】
他方、図１１は逆阻止特性を備えるＦＥＴのドレインＩ−Ｖ特性を模式的に示したものである。ドレイン電圧を負にしても、ゲート電圧ＶＧ（ＶＧ１＜ＶＧ２＜ＶＧ３）にかかわりなく逆阻止特性を維持できる。このようなＦＥＴを用いれば、双方向スイッチを図１２のような構成とすることができる。これにより、部品点数の削減によるコスト低減と実装面積の削減による小型化が可能となる。更に、ダイオードを省くことで、オン時の損失を低減することができる。【０００７】
図１１のような逆阻止特性を有する構造として、特許文献１及び２にドレイン電極をショットキ接触としたＦＥＴが提案されている。図１３は、特許文献１の図１に開示された半導体装置である。半絶縁性基板１０５上にｎ型ＳｉＣ層からなるチャネル層１０１が形成されている。その上に、オーム性接触するソース電極１０３及びショットキ接触するドレイン電極１０２が形成されている。また、両電極間にショットキ接触するゲート電極１０４が形成されている。そして、半絶縁性基板１０５の裏面に金属層１０６が形成されている。特許文献１、２に開示されたＦＥＴでは、ドレイン電極に負電圧が印加されると、ショットキダイオードに逆バイアスが印加されたのと同じ状態になり、ドレイン電流が遮蔽されて逆阻止特性が実現される。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００３−７９７６号公報
【特許文献２】特開平１−２０２８７０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、ドレイン電極に正電圧を印加した場合、トランジスタのオン特性にショットキダイオードのオン電圧が加わった形になるため、オン抵抗が増大する。この場合のスイッチのオン特性を図１４Ｂに示す。トランジスタがＩＧＢＴからＦＥＴになったため、オン電圧は下がっているが、ドレインショットキー部のオン電圧が１Ｖ程度残っている。このため、このような構成のトランジスタで双方向スイッチを構成すると、スイッチ部分の損失を十分に下げられないという課題があった。【００１０】
本発明は、上記を鑑みなされたものであり、逆阻止特性と低オン抵抗とを両立可能な半導体装置を提供することを目的としている。
【課題を解決するための手段】
【００１１】
本発明に係る半導体装置は、
チャネル層を含む第１半導体層と、
前記第１半導体層上に形成されたソース電極と、
前記第１半導体層上において、前記ソース電極と離間して形成されたドレイン電極と、
前記第１半導体層上において、前記ソース電極と前記ドレイン電極との間に形成されたゲート電極と、を備え、
前記ドレイン電極は、
前記第１半導体層との間の逆電流が阻止された第１ドレイン領域と、
前記第１ドレイン領域よりも前記ゲート電極から離れて形成され、かつ、前記第１ドレイン領域よりも前記第１半導体層との間の抵抗が低い第２ドレイン領域と、を含むものである。【００１２】
本発明に係る半導体装置の製造方法は、
チャネル層を含む第１半導体層を形成する工程と、
前記第１半導体層上に、ソース電極と、ドレイン電極と、前記ソース電極と前記ドレイン電極との間のゲート電極と、を形成する工程と、を備え、
前記ドレイン電極が、
前記第１半導体層との間の逆電流が阻止された第１ドレイン領域と、
前記第１ドレイン領域よりも前記ゲート電極から離れて形成され、かつ、前記第１ドレイン領域よりも前記第１半導体層との間の抵抗が低い第２ドレイン領域と、を含むものである。
【発明の効果】
【００１３】
本発明によれば、逆阻止特性と低オン抵抗とを両立可能な半導体装置を提供することができる。
【図面の簡単な説明】
【００１４】
【図１Ａ】実施の形態１に係る電界効果トランジスタの構造を示す断面図である。
【図１Ｂ】実施例１に係る電界効果トランジスタの構造を示す断面図である。
【図２】実施の形態１に係る電界効果トランジスタを用いた双方向スイッチのオン特性及び損失を示す概念図である。
【図３Ａ】実施の形態２に係る電界効果トランジスタの構造を示す断面図である。
【図３Ｂ】実施例２に係る電界効果トランジスタの構造を示す断面図である。
【図４Ａ】実施の形態３に係る電界効果トランジスタの構造を示す断面図である。
【図４Ｂ】実施例３に係る電界効果トランジスタの構造を示す断面図である。
【図５Ａ】実施の形態４に係る電界効果トランジスタの構造を示す断面図である。
【図５Ｂ】実施例４に係る電界効果トランジスタの構造を示す断面図である。
【図６Ａ】実施の形態５に係る電界効果トランジスタの構造を示す断面図である。
【図６Ｂ】実施例５に係る電界効果トランジスタの構造を示す断面図である。
【図７Ａ】実施の形態６に係る電界効果トランジスタの構造を示す断面図である。
【図７Ｂ】実施例６に係る電界効果トランジスタの構造を示す断面図である。
【図８Ａ】実施の形態７に係る電界効果トランジスタの構造を示す断面図である。
【図８Ｂ】実施例７に係る電界効果トランジスタの構造を示す断面図である。
【図９】一般的な双方向スイッチの回路構成を示す図である。
【図１０】逆阻止特性を備えない電界効果トランジスタのドレインＩ−Ｖ特性を示す図である。
【図１１】逆阻止特性を備える電界効果トランジスタのドレインＩ−Ｖ特性を示す図である。
【図１２】逆阻止特性を備えるトランジスタを用いた双方向スイッチの回路構成を示す図である。
【図１３】特許文献１の図１に開示された電界効果トランジスタの断面図である。
【図１４Ａ】一般的な双方向スイッチのオン特性及び損失を示す概念図である。
【図１４Ｂ】特許文献１に開示された電界効果トランジスタを用いた双方向スイッチのオン特性及び損失を示す概念図である。
【発明を実施するための形態】
【００１５】
以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。ただし、本発明が以下の実施の形態に限定される訳ではない。また、説明を明確にするため、以下の記載及び図面は、適宜、簡略化されている。
【００１６】
（実施の形態１）
図１Ａは、本発明の第１の実施の形態に係る電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）の断面図である。このＦＥＴでは、例えばＧａＡｓなどからなる基板１０上にｎ型のチャネル層１１が形成されている。また、チャネル層（第１半導体層）１１上には、オーム性接触するソース電極１、このソース電極１と離間して設けられた第１ドレイン電極（第１ドレイン領域）３及び第２ドレイン電極（第２ドレイン領域）４が形成されている。更に、ソース電極１と第１ドレイン電極３の間には、ショットキ接触するゲート電極２が形成されている。
【００１７】
ここで、第１ドレイン電極３と第２ドレイン電極４とは同電位となる。ソース電極１に近い側に配置された第１ドレイン電極３は、チャネル層１１とショットキ接触を形成している。一方、ソース電極１から遠い側に配置された第２ドレイン電極４は、チャネル層１１とオーム性接触を形成している。図１Ａでは、第１ドレイン電極３と第２ドレイン電極４とが分離されており、配線等によって同電位に接続する構成を示しているが、第１ドレイン電極３と第２ドレイン電極４は接触していてもよい。
【００１８】
本実施形態に係るＦＥＴでは、ドレイン電極３、４に負電圧を印加すると、第１ドレイン電極３の領域でチャネルがピンチオフ状態になり、電流の流れが遮蔽され、逆阻止特性が実現される。一方、ドレイン電極３、４に正電圧を印加すると、低抵抗の第２ドレイン電極４の領域が電流パスとなり、低いオン抵抗が得られる。
【００１９】
基板１０としては、ＧａＡｓ、ＩｎＰ、ＳｉＣ、Ｓｉ、ＳｉＧｅ、ＧａＮ等の半導体材料のほか、上層にチャネル層１１を形成することができれば、サファイアなどの絶縁体を用いることができる。
【００２０】
また、チャネル層１１としてはＩｎＧａＡｓ系、ＩｎＧａＰ系、ＩｎＡｌＧａＮ系等のＩＩＩ−Ｖ族化合物半導体、ＳｉＣ、Ｓｉ、ＳｉＧｅなどのＩＶ族半導体材料を用いることができる。また、単一の半導体層に限定されず、不純物濃度の異なる複数の層構造や、ヘテロ接合を形成してその界面に形成される電子層をキャリアとして用いる構成としても良い。
【００２１】
ゲート電極２としてショットキ接触の例を示したが、電流を制御する機能を実現することができれば、半導体上に絶縁膜を介して金属を配置するＭＩＳ（Metal-Insulator Semiconductor）構造や、ｐｎ接合を利用した構造としても良い。また、図１Ａではソース電極１、ゲート電極２、ドレイン電極３、４の全てが、チャネル層１１の同一平面に配置されているが、例えば、チャネル層１１の一部を除去したリセス上にゲート電極２を形成しても良い。
【００２２】
本実施の形態に係るＦＥＴでは、ドレイン電極３、４に負電圧が印加されると、第１ドレイン電極３下の領域でチャネルがピンチオフ状態になり、電流の流れが遮蔽される。これにより、図９に示したような逆阻止特性が実現される。一方、ドレイン電極３、４に正電圧が印加されると、低抵抗の第２ドレイン電極４下の領域が電流パスとなり、低いオン抵抗が得られる。図２は、本実施の形態に係るＦＥＴで構成したスイッチのオン特性を模式的に示した概念図である。図２に示すように、ほぼ０Ｖから線形にドレイン電流が立ち上がり、スイッチ部分の損失を最小限に抑えることができる。これにより、低損失で低コストの双方向スイッチが可能となる。
【００２３】
（実施例１）
次に、第１の実施の形態の具体例である実施例１について説明する。図１Ｂは、本実施例に係るＦＥＴの断面図である。
【００２４】
このＦＥＴはシリコンなどからなる基板１２上に形成される。基板１２上には、格子不整合を緩和するための緩衝層１３、ＩｎｘＧａ１−ｘＮ（０≦ｘ≦１）からなるチャネル層１４、ＡｌｙＧａ１−ｙＮ（０＜ｙ≦１）からなる電子供給層１５が順に形成されている。本実施例では、上記緩衝層１３、チャネル層１４、電子供給層１５が第１半導体層に相当する。チャネル層１４の組成として０≦ｘ≦０．２、電子供給層１５の組成として０．１≦ｙ≦０．３の範囲が、最も電力制御用のスイッチングデバイスに適している。
【００２５】
電子供給層１５上に、いずれもオーム性接触でソース電極１及び第２ドレイン電極４が形成されている。ソース電極１と第２ドレイン電極４との間で、第２ドレイン電極４に近接した領域に、ショットキ接触で第１ドレイン電極３が形成されている。また、第１ドレイン電極３と第２ドレイン電極４とには同電位が与えられる。
【００２６】
電子供給層１５の表面は、表面保護膜２１で覆われている。また、ソース電極１と第１ドレイン電極３との間に形成された開口部（リセス）に、ゲート絶縁膜２２を介して電子供給層１５とＭＩＳ構造を構成するゲート電極２が形成されている。ゲート電極２の一部は、表面保護膜２１上に乗り上げた庇状のフィールドプレート２０として電界集中緩和の役割を果たす。
【００２７】
次に、実施例１に係るＦＥＴの製造方法について説明する。ここでは、チャネル層１４の組成がｘ＝０のＧａＮ、電子供給層１５の組成がｙ＝０．２のＡｌ０．２Ｇａ０．８Ｎを一例として示す。まず、シリコンからなる基板１２上に、例えば分子線エピタキシ（ＭＢＥ：Molecular Beam Epitaxy）成長法によって、アンドープＡｌＮからなる緩衝層１３（膜厚２０ｎｍ）、アンドープＧａＮからなるチャネル層１４（膜厚２μｍ）、アンドープＡｌ０．２Ｇａ０．８Ｎからなる電子供給層１５（膜厚２５ｎｍ）を順に形成する。
【００２８】
次いで、形成された積層構造の一部をチャネル層１４が露出するまでエッチング除去することにより、素子間分離メサ（不図示）を形成する。続いて、電子供給層１５上に、例えばＴｉ／Ａｌなどの金属を蒸着することにより、ソース電極１及び第２ドレイン電極４を形成する。そして、６５０℃でアニールを行うことによりオーム性接触とする。更に、電子供給層１５上に例えばＮｉ／Ａｕなどの金属を蒸着して、ショットキ接触の第１ドレイン電極３を形成する。
【００２９】
続いて、プラズマＣＶＤ法等により、膜厚５０ｎｍのＳｉＮからなる表面保護膜２１を形成する。表面保護膜２１の一部をエッチング除去することにより、電子供給層１５を露出させる。さらに、エッチングにより、しきい値が正となるようにリセスを形成する。露出した電子供給層１５を被覆するように、例えば常圧ＣＶＤ法等により、膜厚１５０ｎｍのＳｉＯ２からなるゲート絶縁膜２２を形成する。その上に、例えばＮｉ／Ａｕなどの金属膜を蒸着して、フィールドプレート２０を有するＭＩＳ構造のゲート電極２を形成する。以上により、図１Ｂに示したＦＥＴを製造する。
【００３０】
実施例１に係るＦＥＴは、ノーマリオフ特性を有し、かつ、フィールドプレートによる電界緩和効果で高耐圧を実現できる。そのため、電力制御用のスイッチングデバイスに適している。また、ドレイン電極３、４に負電圧が印加されると、第１ドレイン電極３直下のチャネルがピンチオフ状態になるため、ドレイン電流が遮断されて逆阻止特性を示す。一方、ドレイン電極３、４に正電圧が印加されると、低抵抗の第２ドレイン電極４を介してドレイン電流が流れるため、低抵抗のオン特性が実現できる。
【００３１】
（実施の形態２）
次に、図３Ａを参照して本発明の第２の実施の形態について説明する。
図３Ａは、本実施の形態に係るＦＥＴの断面図である。本実施の形態では、ソース電極１に近い位置に配置された第１ドレイン電極３は絶縁膜５を介してチャネル層１１とＭＩＳ構造を構成している点が実施の形態１と異なる。それ以外の構成は実施の形態１と同様であるため説明を省略する。
【００３２】
本実施形態に係るＦＥＴでは、実施の形態１同様、ドレイン電極３、４に負電圧を印加すると、第１ドレイン電極３下の領域でチャネルがピンチオフ状態になり、電流の流れが遮蔽されることで逆阻止特性が実現される。一方、ドレイン電極３、４に正電圧を印加すると、低抵抗の第２ドレイン電極４下の領域が電流パスとなり、低いオン抵抗が得られる。また、第１ドレイン電極３をＭＩＳ構造とすることで、実施の形態１よりも逆阻止動作時のリーク電流を低く抑えることができる。
【００３３】
（実施例２）
次に、第２の実施の形態の具体例である実施例２について説明する。図３Ｂは、本実施例に係るＦＥＴの断面図である。
【００３４】
このＦＥＴはシリコンなどからなる基板１２上に形成される。基板１２上には、格子不整合を緩和するための緩衝層１３、ＩｎｘＧａ１−ｘＮ（０≦ｘ≦１）からなるチャネル層１４、ＡｌｙＧａ１−ｙＮ（０＜ｙ≦１）からなる電子供給層１５が順に形成されている。本実施例では、上記緩衝層１３、チャネル層１４、電子供給層１５が第１半導体層に相当する。チャネル層１４の組成として０≦ｘ≦０．２、電子供給層１５の組成として０．１≦ｙ≦０．３の範囲が、最も電力制御用のスイッチングデバイスに適している。
【００３５】
この電子供給層１５上に、いずれもオーム性接触でソース電極１及び第２ドレイン電極４が形成されている。また、電子供給層１５の表面は、表面保護膜２１で覆われている。ソース電極１と第１ドレイン電極４の間には、２つの開口部が形成されており、それぞれにゲート絶縁膜２２を介して電子供給層１５とＭＩＳ構造を構成するゲート電極２及び第１ドレイン電極３が形成されている。第１ドレイン電極３は第２ドレイン電極４に隣接して配置され、第１ドレイン電極３と第２ドレイン電極４は同電位に接続されている。ゲート電極２の一部は、表面保護膜２１上に乗り上げひさし状の形状をしたフィールドプレート２０として電界集中緩和の役割を果たす。
【００３６】
次に、実施例２に係るＦＥＴの製造方法について説明する。ここでは、チャネル層１４の組成をｘ＝０のＧａＮ、電子供給層１５の組成をｙ＝０．２のＡｌ０．２Ｇａ０．８Ｎを一例として示す。まず、シリコンからなる基板１２上に、例えば分子線エピタキシ成長法によって、アンドープＡｌＮからなる緩衝層１３（膜厚２０ｎｍ）、アンドープＧａＮからなるチャネル層１４（膜厚２μｍ）、アンドープＡｌ０．２Ｇａ０．８Ｎからなる電子供給層１５（膜厚２５ｎｍ）を順に形成する。
【００３７】
次いで、形成された積層構造の一部をチャネル層１４が露出するまでエッチング除去することにより、素子間分離メサ（不図示）を形成する。続いて、電子供給層１５上に、例えばＴｉ／Ａｌなどの金属を蒸着することにより、ソース電極１及び第２ドレイン電極４を形成する。そして、６５０℃でアニールを行うことによりオーム性接触とする。
【００３８】
続いて、プラズマＣＶＤ法等により、膜厚５０ｎｍのＳｉＮからなる表面保護膜２１を形成する。表面保護膜２１の一部をエッチング除去することにより、電子供給層１５が露出した開口部を二箇所形成する。さらに、ゲート電極２直下でしきい値が正となるように、露出した電子供給層１５にエッチングによりリセスを形成する。露出した電子供給層１５を被覆するように、例えば常圧ＣＶＤ法等により、膜厚１５０ｎｍのＳｉＯ２からなるゲート絶縁膜２２を形成する。その上に、例えばＮｉ／Ａｕなどの金属を蒸着して、フィールドプレート２０を有するＭＩＳ構造のゲート電極２と第１ドレイン電極３を形成する。以上により、図３Ｂに示したＦＥＴを製造する。
【００３９】
実施例２に係るＦＥＴは、ノーマリオフ特性を有し、またフィールドプレートによる電界緩和効果で高耐圧を実現できる。そのため、電力制御用のスイッチングデバイスに適している。ドレイン電極３、４に負電圧が印加されると、第１ドレイン電極３直下のチャネルがピンチオフ状態になるため、ドレイン電流が遮断されて逆阻止特性を示す。一方、ドレイン電極３、４に正電圧が印加されると、低抵抗の第２ドレイン電極４を介してドレイン電流が流れるため、低抵抗のオン特性が実現できる。また、第１ドレイン電極３をＭＩＳ構造とすることで、第１の実施例よりも逆阻止動作時のリーク電流を低く抑えることができる。
【００４０】
（実施の形態３）
次に、図４Ａを参照して本発明の第３の実施の形態について説明する。
図４Ａは、本実施の形態に係るＦＥＴの断面図である。本実施の形態では、ソース電極１に近い位置に配置された第１ドレイン電極３は、チャネル層（第１半導体層）１１と導電型の異なるｐ型層（第２半導体層）１６を介してチャネル層１１上に形成されている点が実施の形態１と異なる。それ以外の構成は実施の形態１と同様であるため説明を省略する。
【００４１】
本実施形態に係るＦＥＴでは、実施の形態１同様、ドレイン電極３、４に負電圧を印加すると、第１ドレイン電極３下の領域でチャネルがピンチオフ状態になり、電流の流れが遮蔽されることで逆阻止特性が実現される。一方、ドレイン電極３、４に正電圧を印加すると、低抵抗の第２ドレイン電極４下の領域が電流パスとなり、低いオン抵抗が得られる。
【００４２】
（実施例３）
次に、第３の実施の形態の具体例である実施例３について説明する。図４Ｂは、本実施例に係るＦＥＴの断面図である。
【００４３】
このＦＥＴはシリコンなどからなる基板１２上に形成される。基板１２上には、格子不整合を緩和するための緩衝層１３、ＩｎｘＧａ１−ｘＮ（０≦ｘ≦１）からなるチャネル層１４、ＡｌｙＧａ１−ｙＮ（０＜ｙ≦１）からなる電子供給層１５が順に形成されている。本実施例では、上記緩衝層１３、チャネル層１４、電子供給層１５が第１半導体層に相当する。チャネル層１４の組成として０≦ｘ≦０．２、電子供給層１５の組成として０．１≦ｙ≦０．３の範囲が最も電力制御用のスイッチングデバイスに適している。最上層にはＧａＮからなるｐ型層１６が形成されている。
【００４４】
電子供給層１５上に、いずれもオーム性接触でソース電極１及び第２ドレイン電極４が形成されている。ソース電極１と第２ドレイン電極４の間であって、第２ドレイン電極４に近接した電子供給層１５上に、ＧａＮからなるｐ型層１６を介して第１ドレイン電極３が形成されている。ここで、第１ドレイン電極３と第２ドレイン電極４は同電位に接続されている。
【００４５】
電子供給層１５の表面は、表面保護膜２１で覆われている。また、ソース電極１と第１ドレイン電極３との間に形成された開口部に、ゲート絶縁膜２２を介して電子供給層１５とＭＩＳ構造を構成するゲート電極２が形成されている。ゲート電極２の一部は、表面保護膜２１上に乗り上げた庇状のフィールドプレート２０として電界集中緩和の役割を果たす。
【００４６】
次に、実施例３に係るＦＥＴの製造方法について説明する。ここでは、チャネル層１４の組成をｘ＝０のＧａＮ、電子供給層１５の組成をｙ＝０．２のＡｌ０．２Ｇａ０．８Ｎを一例として示す。まず、シリコンからなる基板１２上に、例えば分子線エピタキシ成長法によって、アンドープＡｌＮからなる緩衝層１３（膜厚２０ｎｍ）、アンドープＧａＮからなるチャネル層１４（膜厚２μｍ）、アンドープＡｌ０．２Ｇａ０．８Ｎからなる電子供給層１５（膜厚２５ｎｍ）、ＧａＮからなるｐ型層１６（膜厚１０ｎｍ）を順に形成する。
【００４７】
次いで、形成された積層構造の一部をチャネル層１４が露出するまでエッチング除去することにより、素子間分離メサ（不図示）を形成する。続いて、第１ドレイン電極３を形成する領域を除いてｐ型層１６をエッチング除去し、電子供給層１５を露出させる。露出させた電子供給層１５上に、例えばＴｉ／Ａｌなどの金属を蒸着することにより、ソース電極１及び第２ドレイン電極４を形成する。そして、６５０℃でアニールを行うことによりオーム性接触とする。更に、電子供給層１５上に例えばＮｉ／Ａｕなどの金属を蒸着して、第１ドレイン電極３を形成する。
【００４８】
続いて、プラズマＣＶＤ法等により、膜厚５０ｎｍのＳｉＮからなる表面保護膜２１を形成する。表面保護膜２１の一部をエッチング除去することにより、電子供給層１５を露出させる。さらに、エッチングにより、しきい値が正となるようにリセスを形成する。露出した電子供給層１５を被覆するように、例えば常圧ＣＶＤ法等により、膜厚１５０ｎｍのＳｉＯ２からなるゲート絶縁膜２２を形成する。その上に、例えばＮｉ／Ａｕなどの金属膜を蒸着して、フィールドプレート２０を有するＭＩＳ構造のゲート電極２を形成する。以上により、図４Ｂに示したＦＥＴを製造する。
【００４９】
実施例３に係るＦＥＴは、ノーマリオフ特性を有し、かつ、フィールドプレートによる電界緩和効果で高耐圧を実現できる。そのため、電力制御用のスイッチングデバイスに適している。また、ドレイン電極３、４に負電圧が印加されると、第１ドレイン電極３直下のチャネルがピンチオフ状態になるため、ドレイン電流が遮断されて逆阻止特性を示す。一方、ドレイン電極３、４に正電圧が印加されると、低抵抗の第２ドレイン電極４を介してドレイン電流が流れるため、低抵抗のオン特性が実現できる。
【００５０】
（実施の形態４）
次に、図５Ａを参照して本発明の第４の実施の形態について説明する。
図５Ａは、本実施の形態に係るＦＥＴの断面図である。本実施の形態では、チャネル層（第１半導体層）１１上に、ドレイン電極６が形成されている。ドレイン電極６のゲート電極２から近い側（第１ドレイン領域）は、チャネル層１１とショットキ接触している。また、ドレイン電極６のゲート電極２から遠い側（第２ドレイン領域）は、高濃度ｎ型不純物拡散層からなるコンタクト領域（第３半導体層）１８に接して形成されている。コンタクト領域１８の不純物濃度を十分に高く取ることにより、電子のトンネル距離を短くし、実質的にオーム性に近い接触特性を実現する。それ以外の構成は実施の形態１と同様であるため説明を省略する。
【００５１】
本実施形態に係るＦＥＴでは、ドレイン電極６に負電圧を印加すると、コンタクト領域１８に接しないドレイン電極６の下でチャネルがピンチオフ状態になり、電流の流れが遮蔽されることで逆阻止特性が実現される。一方、ドレイン電圧６に正電圧を印加すると、コンタクト領域１８上に形成された低抵抗の電流パスをドレイン電流が流れ、低いオン抵抗が得られる。
【００５２】
（実施例４）
次に、第４の実施の形態の具体例である実施例４について説明する。図５Ｂは、本実施例に係るＦＥＴの断面図である。
【００５３】
このＦＥＴはシリコンなどからなる基板１２上に形成される。基板１２上には、格子不整合を緩和するための緩衝層１３、ＩｎｘＧａ１−ｘＮ（０≦ｘ≦１）からなるチャネル層１４、ＡｌｙＧａ１−ｙＮ（０＜ｙ≦１）からなる電子供給層１５が順に形成されている。本実施例では、上記緩衝層１３、チャネル層１４、電子供給層１５が第１半導体層に相当する。チャネル層１４の組成として０≦ｘ≦０．２、電子供給層１５の組成として０．１≦ｙ≦０．３の範囲が、最も電力制御用のスイッチングデバイスに適している。
【００５４】
この電子供給層１５に、オーム性接触でソース電極１が形成されている。ソース電極１と離間した電子供給層１５上に高濃度ｎ型不純物拡散層であるコンタクト領域１８が形成されている。また、ソース電極１側では電子供給層１５とショットキ接触し、ソース電極１と反対側ではコンタクト領域１８と接するように、ドレイン電極６が形成されている。
【００５５】
電子供給層１５の表面は、表面保護膜２１で覆われている。また、ソース電極１とドレイン電極６との間に形成された開口部に、ゲート絶縁膜２２を介して電子供給層１５とＭＩＳ構造を構成するゲート電極２が形成されている。ゲート電極２の一部は、表面保護膜２１上に乗り上げ庇状のフィールドプレート２０として電界集中緩和の役割を果たす。
【００５６】
次に、実施例４に係るＦＥＴの製造方法について説明する。ここでは、チャネル層１４の組成をｘ＝０のＧａＮ、電子供給層１５の組成をｙ＝０．２のＡｌ０．２Ｇａ０．８Ｎを一例として示す。まず、シリコンからなる基板１２上に、例えば分子線エピタキシ成長法によって、アンドープＡｌＮからなる緩衝層１３（膜厚２０ｎｍ）、アンドープＧａＮからなるチャネル層１４（膜厚２μｍ）、アンドープＡｌ０．２Ｇａ０．８Ｎからなる電子供給層１５（膜厚２５ｎｍ）を順に形成する。
【００５７】
次いで、形成された積層構造の一部をチャネル層１４が露出するまでエッチング除去することにより、素子間分離メサ（不図示）を形成する。続いて、イオン注入などにより、電子供給層１５からチャネル層１４上部に至る高濃度ｎ型不純物拡散層であるコンタクト領域１８を形成する。
【００５８】
次に、電子供給層１５上に、例えばＴｉ／Ａｌなどの金属を蒸着することにより、ソース電極１を形成する。そして、６５０℃でアニールを行うことによりオーム性接触とする。更に、電子供給層１５上に例えばＮｉ／Ａｕなどの金属を蒸着して、ショットキ接触のドレイン電極６を形成する。
【００５９】
続いて、プラズマＣＶＤ法等により、膜厚５０ｎｍのＳｉＮからなる表面保護膜２１を形成する。表面保護膜２１の一部をエッチング除去することにより、電子供給層１５を露出させる。さらに、エッチングにより、しきい値が正となるようにリセスを形成する。露出した電子供給層１５を被覆するように、例えば常圧ＣＶＤ法等により、膜厚１５０ｎｍのＳｉＯ２からなるゲート絶縁膜２２を形成する。その上に、例えばＮｉ／Ａｕなどの金属膜を蒸着して、フィールドプレート２０を有するＭＩＳ構造のゲート電極２を形成する。以上により、図５Ｂに示したＦＥＴを製造する。
【００６０】
実施例４に係るＦＥＴは、ノーマリオフ特性を有し、またフィールドプレートによる電界緩和効果で高耐圧を実現できる。そのため、電力制御用のスイッチングデバイスに適している。ドレイン電極６に負電圧が印加されると、コンタクト領域に接していないドレイン電極６直下のチャネルがピンチオフ状態になるため、ドレイン電流が遮断されて逆阻止特性を示す。一方、ドレイン電極６に正電圧が印加されると、ドレイン電極６のコンタクト領域１８に接した領域にドレイン電流が流れるため、低抵抗のオン特性が実現できる。
【００６１】
（実施の形態５）
次に、図６Ａを参照して本発明の第５の実施の形態について説明する。
図６Ａは、本実施の形態に係るＦＥＴの断面図である。本実施の形態では、実施の形態４と同様に、チャネル層（第１半導体層）１１上に、ドレイン電極６が形成されている。ドレイン電極６のゲート電極２から近い側（第１ドレイン領域）は、チャネル層１１とショットキ接触している。また、ドレイン電極６におけるソース電極１から遠い側（第２ドレイン領域）は、高濃度ｎ型不純物拡散層からなるコンタクト領域（第２半導体層）１８に接して形成されている。さらに、本実施の形態では、実施の形態４と異なり、ソース電極１に近い側のドレイン電極６の一部が、チャネル層１１に形成されたリセスに埋め込まれている。すなわち、図６Ａに示すように、ドレイン電極埋込部７が形成されている。それ以外の構成は実施の形態１と同様であるため説明を省略する。
【００６２】
本実施形態に係るＦＥＴでは、ドレイン電極６に負電圧を印加すると、ドレイン電極埋込部７の下でチャネルがピンチオフ状態になり、電流の流れが遮蔽されることで逆阻止特性が実現される。一方、ドレイン電極６に正電圧を印加すると、コンタクト領域１８上に形成された低抵抗の電流パスをドレイン電流が流れ、低いオン抵抗が得られる。また、ドレイン電極６の一部をリセス上に形成したドレイン電極埋込部７を備えたことにより、逆阻止動作時のピンチオフ性を改善し、リーク電流を抑制できる。
【００６３】
（実施例５）
次に、第５の実施の形態の具体例である実施例５について説明する。図６Ｂは、本実施例に係るＦＥＴの断面図である。
【００６４】
このＦＥＴはシリコンなどからなる基板１２上に形成される。基板１２上には、格子不整合を緩和するための緩衝層１３、ＩｎｘＧａ１−ｘＮ（０≦ｘ≦１）からなるチャネル層１４、ＡｌｙＧａ１−ｙＮ（０＜ｙ≦１）からなる電子供給層１５が順に形成されている。本実施例では、上記緩衝層１３、チャネル層１４、電子供給層１５が第１半導体層に相当する。チャネル層１４の組成として０≦ｘ≦０．２、電子供給層１５の組成として０．１≦ｙ≦０．３の範囲が最も電力制御用のスイッチングデバイスに適している。
【００６５】
この電子供給層１５上に、オーム性接触でソース電極１が形成されている。ソース電極１と離間した位置に高濃度ｎ型不純物拡散層であるコンタクト領域１８が形成されている。また、ソース電極１側では電子供給層１５とショットキ接触し、ソース電極１と反対側ではコンタクト領域１８と接するように、ドレイン電極６が形成されている。さらに、ドレイン電極６のソース電極１側の一部は、電子供給層１５に形成されたリセスに埋め込まれている。これにより、ドレイン電極埋込部７が形成されている。
【００６６】
電子供給層１５の表面は、表面保護膜２１で覆われている。また、ソース電極１とドレイン電極６との間に形成された開口部に、ゲート絶縁膜２２を介して電子供給層１５とＭＩＳ構造を形成したゲート電極２が形成されている。ゲート電極２の一部は、表面保護膜２１上に乗り上げ庇状のフィールドプレート２０として電界集中緩和の役割を果たす。
【００６７】
次に、実施例５に係るＦＥＴの製造方法について説明する。ここでは、チャネル層１４の組成をｘ＝０のＧａＮ、電子供給層１５の組成をｙ＝０．２のＡｌ０．２Ｇａ０．８Ｎを一例として示す。まず、シリコンからなる基板１２上に、例えば分子線エピタキシ成長法によって、アンドープＡｌＮからなる緩衝層１３（膜厚２０ｎｍ）、アンドープＧａＮからなるチャネル層１４（膜厚２μｍ）、アンドープＡｌ０．２Ｇａ０．８Ｎからなる電子供給層１５（膜厚２５ｎｍ）を順に形成する。
【００６８】
次いで、形成された積層構造の一部をチャネル層１４が露出するまでエッチング除去することにより、素子間分離メサ（不図示）を形成する。続いて、イオン注入などにより、電子供給層１５からチャネル層１４上部に至る高濃度ｎ型不純物拡散層であるコンタクト領域１８を形成する。
【００６９】
次に、電子供給層１５上に、例えばＴｉ／Ａｌなどの金属を蒸着することにより、ソース電極１を形成する。そして、６５０℃でアニールを行うことによりオーム性接触とする。更に、コンタクト領域１８の近傍に電子供給層１５の一部をエッチングで除去したリセスを形成する。そして、電子供給層１５上に例えばＮｉ／Ａｕなどの金属を蒸着して、ショットキ接触のドレイン電極６を形成する。ドレイン電極６はコンタクト領域１８とリセスの両方を覆うように形成する。リセスに埋め込まれた部分がドレイン電極埋込部７となる。
【００７０】
続いて、プラズマＣＶＤ法等により、膜厚５０ｎｍのＳｉＮからなる表面保護膜２１を形成する。表面保護膜２１の一部をエッチング除去することにより、電子供給層１５を露出させる。さらに、エッチングにより、しきい値が正となるようにリセスを形成する。露出した電子供給層１５を被覆するように、例えば常圧ＣＶＤ法等により、膜厚１５０ｎｍのＳｉＯ２からなるゲート絶縁膜２２を形成する。その上に、例えばＮｉ／Ａｕなどの金属膜を蒸着して、フィールドプレート２０を有するＭＩＳ構造のゲート電極２を形成する。以上により、図６Ｂに示したＦＥＴを製造する。
【００７１】
実施例５に係るＦＥＴは、ノーマリオフ特性を有し、かつ、フィールドプレートによる電界緩和効果で高耐圧を実現できる。そのため、電力制御用のスイッチングデバイスに適している。ドレイン電極６に負電圧が印加されると、コンタクト領域１８に接していないドレイン電極６直下のチャネル層１４がピンチオフ状態になるため、ドレイン電流が遮断されて逆阻止特性を示す。一方、ドレイン電極６に正電圧が印加されると、ドレイン電極６のコンタクト領域１８に接した領域にドレイン電流が流れるため、低抵抗のオン特性が実現できる。また、本実施例のＦＥＴは、第４の実施例でドレイン電極６の一部をリセス上に形成したものである。そのため、逆阻止動作時のピンチオフ性を改善し、リーク電流を抑制できる。
【００７２】
（実施の形態６）
次に、図７Ａを参照して本発明の第６の実施の形態について説明する。
図７Ａは、本実施の形態に係るＦＥＴの断面図である。本実施の形態では、チャネル層（第１半導体層）１１上に高濃度ｎ型エピタキシャル層であるコンタクト層（第３半導体層）１９が形成されている。コンタクト層１９上にオーム性接触のソース電極１と、ショットキ接触のドレイン電極６が形成されている。ドレイン電極６のゲート電極２から遠い側（第２ドレイン領域）が接するコンタクト層１９の不純物濃度を十分に高く取ることにより、電子のトンネル距離を短くし、実質的にオーム性に近い接触特性を実現する。また、ドレイン電極６が形成されたｎ型コンタクト層１９のソース電極１に近い側の一部には、コンタクト層１９を貫通してｎ型チャネル層に至るリセスが形成されている。リセス内部にはドレイン電極６の一部が埋め込まれ、ドレイン電極埋込部（第１ドレイン領域）７が形成されている。それ以外の構成は実施の形態１と同様であるため説明を省略する。
【００７３】
本実施形態に係るＦＥＴでは、ドレイン電極６に負電圧を印加すると、ドレイン電極埋込部７の下でチャネルがピンチオフ状態になり、電流の流れが遮蔽されることで逆阻止特性が実現される。一方、ドレイン電極６に正電圧を印加すると、コンタクト層１９上に形成された低抵抗の電流パスをドレイン電流が流れ、低いオン抵抗が得られる。本実施例のＦＥＴは、実施の形態５におけるコンタクト領域１８に代えて、エピタキシャル層であるコンタクト層１９としたものである。これにより、実施の形態５と同等の性能を、制御性良く実現することができる。
【００７４】
（実施例６）
次に、第６の実施の形態の具体例である実施例６について説明する。図７Ｂは、本実施例に係るＦＥＴの断面図である。
【００７５】
このＦＥＴはシリコンなどからなる基板１２上に形成される。基板１２上には、格子不整合を緩和するための緩衝層１３、ＩｎｘＧａ１−ｘＮ（０≦ｘ≦１）からなるチャネル層１４、ＡｌｙＧａ１−ｙＮ（０＜ｙ≦１）からなる電子供給層１５が順に形成されている。本実施例では、上記緩衝層１３、チャネル層１４、電子供給層１５が第１半導体層に相当する。チャネル層１４の組成として０≦ｘ≦０．２、電子供給層１５の組成として０．１≦ｙ≦０．３の範囲が最も電力制御用のスイッチングデバイスに適している。電子供給層１５の上には、同じ組成でｎ型にドーピングされたｎ型ＡｌＧａＮからなるコンタクト層１９が形成されている。
【００７６】
このコンタクト層１９上に、オーム性接触のソース電極１が形成されている。ソース電極１と離間したコンタクト層１９上に、ショットキ接触でドレイン電極６が形成されている。ドレイン電極６のソース電極１に近い側の一部は、コンタクト層１９を貫通し電子供給層１５に至るリセス内に埋め込まれている。この部分がドレイン電極埋込部７を形成している。
【００７７】
ソース電極１及びドレイン電極６が形成された間の領域では、コンタクト層１９は除去されている。これにより露出した電子供給層１５の表面は、表面保護膜２１で覆われている。そして、ソース電極１とドレイン電極６との間の開口部に、ゲート絶縁膜２２を介して電子供給層１５とＭＩＳ構造を形成したゲート電極２が形成されている。ゲート電極２の一部は表面保護膜２１上に乗り上げ庇状のフィールドプレート２０として電界集中緩和の役割を果たす。
【００７８】
次に、実施例６に係るＦＥＴの製造方法について説明する。ここでは、チャネル層１４の組成をｘ＝０のＧａＮ、電子供給層１５の組成をｙ＝０．２のＡｌ０．２Ｇａ０．８Ｎを一例として示す。まず、シリコンからなる基板１２上に、例えば分子線エピタキシ成長法によって、アンドープＡｌＮからなる緩衝層１３（膜厚２０ｎｍ）、アンドープＧａＮからなるチャネル層１４（膜厚２μｍ）、アンドープＡｌ０．２Ｇａ０．８Ｎからなる電子供給層１５（膜厚２５ｎｍ）、ｎ型ＡｌＧａＮからなるコンタクト層１９（膜厚２５ｎｍ、不純物濃度１×１０１９ｃｍ−３）を順に形成する。
【００７９】
次いで、形成された積層構造の一部をチャネル層１４が露出するまでエッチング除去することにより、素子間分離メサ（不図示）を形成する。続いて、コンタクト層１９上に、例えばＴｉ／Ａｌなどの金属を蒸着することにより、ソース電極１を形成する。そして、６５０℃でアニールを行うことによりオーム性接触とする。更に、ドレイン電極埋込部７を形成する位置に、コンタクト層１９を貫通し電子供給層１５に至るリセスをエッチングにより形成する。そして、電子供給層１５上に接するようにＮｉ／Ａｕなどの金属を蒸着して、ショットキ接触のドレイン電極６を形成する。このうちリセスに埋め込まれた部分がドレイン電極埋込部７となる。
【００８０】
続いて、ソース電極１及びドレイン電極６の間のコンタクト層１９をエッチングにより除去し、電子供給層１５を露出させる。続いて、プラズマＣＶＤ法等により、膜厚５０ｎｍのＳｉＮからなる表面保護膜２１を形成する。表面保護膜２１の一部をエッチング除去することにより、電子供給層１５を露出させる。そして、エッチングにより、しきい値が正となるようにリセスを形成する。露出した電子供給層１５を被覆するように、例えば常圧ＣＶＤ法等により、膜厚１５０ｎｍのＳｉＯ２からなるゲート絶縁膜２２を形成する。その上に、例えばＮｉ／Ａｕなどの金属を蒸着して、フィールドプレート２０を有するＭＩＳ構造のゲート電極２を形成する。以上により、図７Ｂに示したＦＥＴを製造する。
【００８１】
実施例６に係るＦＥＴは、ノーマリオフ特性を有し、かつ、フィールドプレートによる電界緩和効果で高耐圧を実現できる。そのため、電力制御用のスイッチングデバイスに適している。ドレイン電極６に負電圧が印加されると、コンタクト層１９に接していないドレイン電極６直下のチャネル層１４がピンチオフ状態になるため、ドレイン電流が遮断されて逆阻止特性を示す。一方、ドレイン電極６に正電圧が印加されると、ドレイン電極６のコンタクト領域１８に接した領域にドレイン電流が流れるため、低抵抗のオン特性が実現できる。本実施例のＦＥＴは、第５の実施例におけるコンタクト領域１８に代え、エピタキシャル層であるコンタクト層１９を形成したものである。そのため、実施例５と同等の性能を制御性良く実現することができる。
【００８２】
（実施の形態７）
次に、図８Ａを参照して本発明の第７の実施の形態について説明する。
図８Ａは、本実施の形態に係るＦＥＴの断面図である。本実施の形態では、チャネル層（第１半導体層）１１上に高濃度ｎ型エピタキシャル層であるコンタクト層（第３半導体層）１９が形成されている。コンタクト層１９上にオーム性接触のソース電極１と、ショットキ接触のドレイン電極６が形成されている。ドレイン電極６のゲート電極２から遠い側（第２ドレイン領域）が接するコンタクト層１９の不純物濃度を十分に高く取ることにより、電子のトンネル距離を短くし、実質的にオーム性に近い接触特性を実現する。また、ドレイン電極６が形成されたｎ型コンタクト層１９のソース電極１に近い側の一部には、コンタクト層１９を貫通してチャネル層１１に至るリセスが形成されている。リセス内部には、絶縁膜５を介してドレイン電極６の一部が埋め込まれ、ドレイン電極埋込部（第１ドレイン領域）７が形成されている。すなわち、ドレイン電極埋込部７はチャネル層１１とＭＩＳ構造を形成している。それ以外の構成は実施の形態１と同様であるため説明を省略する。
【００８３】
本実施形態に係るＦＥＴでは、ドレイン電極６に負電圧を印加すると、ドレイン電極埋込部７の下でチャネルがピンチオフ状態になり、電流の流れが遮蔽されることで逆阻止特性が実現される。一方、ドレイン電極６に正電圧を印加すると、コンタクト層１９上に形成された低抵抗の電流パスをドレイン電流が流れ、低いオン抵抗が得られる。本実施例のＦＥＴは、実施の形態６におけるドレイン電極埋込部７をＭＩＳ構造としたものであり、実施の形態６よりも逆阻止動作時のリーク電流を低減できる。
【００８４】
（実施例７）
次に、第７の実施の形態の具体例である実施例７について説明する。図８Ｂは、本実施例に係るＦＥＴの断面図である。
【００８５】
このＦＥＴはシリコンなどからなる基板１２上に形成される。基板１２上には、格子不整合を緩和するための緩衝層１３、ＩｎｘＧａ１−ｘＮ（０≦ｘ≦１）からなるチャネル層１４、ＡｌｙＧａ１−ｙＮ（０＜ｙ≦１）からなる電子供給層１５が順に形成されている。本実施例では、上記緩衝層１３、チャネル層１４、電子供給層１５が第１半導体層に相当する。チャネル層１４の組成として０≦ｘ≦０．２、電子供給層１５の組成として０．１≦ｙ≦０．３の範囲が最も電力制御用のスイッチングデバイスに適している。電子供給層１５の上には、同じ組成でｎ型にドーピングされたｎ型ＡｌＧａＮからなるコンタクト層１９が配置されている。
【００８６】
このコンタクト層１９上に、オーム性接触のソース電極１が形成されている。ソース電極１と離間したコンタクト層１９上に、ショットキ接触のドレイン電極６が形成されている。ドレイン電極６のソース電極１に近い側の一部は、コンタクト層１９を貫通し電子供給層１５に至るリセス内に埋め込まれている。この部分がドレイン電極埋込部７を形成している。また、リセス内のドレイン電極埋込部７と電子供給層１５との間には、ゲート絶縁膜２２が形成されている。すなわち、ドレイン電極埋込部７は電子供給層１５とＭＩＳ構造を形成している。
【００８７】
ソース電極１及びドレイン電極６が形成された間の領域では、コンタクト層１９は除去されている。これにより露出した電子供給層１５の表面は、表面保護膜２１で覆われている。そして、ソース電極１とドレイン電極６との間の開口部に、ゲート絶縁膜２２を介して電子供給層１５とＭＩＳ構造を形成したゲート電極２が形成されている。ゲート電極２の一部は表面保護膜２１上に乗り上げ庇状のフィールドプレート２０として電界集中緩和の役割を果たす。
【００８８】
次に、実施例７に係るＦＥＴの製造方法について説明する。ここでは、チャネル層１４の組成をｘ＝０のＧａＮ、電子供給層１５の組成をｙ＝０．２のＡｌ０．２Ｇａ０．８Ｎを一例として示す。まず、シリコンからなる基板１２上に、例えば分子線エピタキシ成長法によって、アンドープＡｌＮからなる緩衝層１３（膜厚２０ｎｍ）、アンドープＧａＮからなるチャネル層１４（膜厚２μｍ）、アンドープＡｌ０．２Ｇａ０．８Ｎからなる電子供給層１５（膜厚２５ｎｍ）、ｎ型ＡｌＧａＮからなるコンタクト層１９（膜厚２５ｎｍ、不純物濃度１×１０１９ｃｍ−３）を順に形成する。
【００８９】
次いで、形成された積層構造の一部をチャネル層１４が露出するまでエッチング除去することにより、素子間分離メサ（不図示）を形成する。続いて、コンタクト層１９上に、例えばＴｉ／Ａｌなどの金属を蒸着することにより、ソース電極１を形成する。そして、６５０℃でアニールを行うことによりオーム性接触とする。続いて、ドレイン電極埋込部７を形成する位置に、コンタクト層１９を貫通し電子供給層１５に至るリセスをエッチングにより形成する。
【００９０】
更に、ゲート電極形成領域周辺のコンタクト層１９をエッチングにより除去し、電子供給層１５を露出させる。続いて、プラズマＣＶＤ法等により、膜厚５０ｎｍのＳｉＮからなる表面保護膜２１を形成する。表面保護膜２１の一部をエッチング除去することによってＡｌＧａＮ電子供給層１５を露出させる。そして、しきい値が正となるようにエッチングによりリセスを形成する。ここで、ドレイン電極６を形成するコンタクト層１９上の表面保護膜２１も除去する。露出した電子供給層１５及びコンタクト層１９を被覆するように、例えば常圧ＣＶＤ法等により、膜厚１５０ｎｍのＳｉＯ２からなるゲート絶縁膜２２を形成する。コンタクト層１９上面のゲート絶縁膜２２を除去後、例えばＮｉ／Ａｕなどの金属を蒸着して、フィールドプレート２０を有するＭＩＳ構造のゲート電極２及びドレイン電極６を形成する。以上により、図８Ｂに示したＦＥＴを製造する。
【００９１】
実施例７に係るＦＥＴは、ノーマリオフ特性を有し、かつ、フィールドプレートによる電界緩和効果で高耐圧を実現できる。そのため、電力制御用のスイッチングデバイスに適している。ドレイン電極６に負電圧が印加されると、コンタクト領域に接していないドレイン電極６すなわちドレイン電極埋込部７直下のチャネルがピンチオフ状態になるため、ドレイン電流が遮断されて逆阻止特性を示す。一方、ドレイン電極６に正電圧が印加されると、ドレイン電極６のコンタクト領域１８に接した領域にドレイン電流が流れるため、低抵抗のオン特性が実現できる。本実施例のＦＥＴは、実施例６でドレイン電極埋込部７をＭＩＳ構造としたものであり、実施例６よりも逆阻止動作時のリーク電流を低減できる。
【００９２】
以上、実施の形態を参照して本願発明を説明したが、本願発明は上記によって限定されるものではない。本願発明の構成や詳細には、発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
【００９３】
この出願は、２００９年１月１６日に出願された日本出願特願２００９−００７３９５を基礎とする優先権を主張し、その開示の全てをここに取り込む。
【産業上の利用可能性】
【００９４】
本発明は、例えば直接変換型電力変換回路に適用可能である。
【符号の説明】
【００９５】
１  ソース電極
２  ゲート電極
３  第１ドレイン電極
４  第２ドレイン電極
５  絶縁膜
６  ドレイン電極
７  ドレイン電極埋込部
１０  基板
１１  チャネル層
１２  基板
１３  緩衝層
１４  チャネル層
１５  電子供給層
１６  ｐ型層
１８  コンタクト領域
１９  コンタクト層
２０  フィールドプレート
２１  表面保護膜
２２  ゲート絶縁膜
【図１Ａ】
0005589850.tif 000002
【図１Ｂ】
0005589850.tif 000003
【図２】
0005589850.tif 000004
【図３Ａ】
0005589850.tif 000005
【図３Ｂ】
0005589850.tif 000006
【図４Ａ】
0005589850.tif 000007
【図４Ｂ】
0005589850.tif 000008
【図５Ａ】
0005589850.tif 000009
【図５Ｂ】
0005589850.tif 000010
【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４Ａ】
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【図１４Ｂ】
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