(57)【特許請求の範囲】
【請求項１】
半導体基板のＰＭＯＳトランジスタ形成領域およびＮＭＯＳトランジスタ形成領域上に、Ｈｆ酸化物を含む絶縁膜を形成する工程と、
前記絶縁膜上にＡｌ含有膜を形成する工程と、
前記ＰＭＯＳトランジスタ形成領域上の前記Ａｌ含有膜を第１マスク層で覆い、前記ＮＭＯＳトランジスタ形成領域上の前記Ａｌ含有膜を除去する除去工程と、
前記除去工程の後、前記半導体基板を熱処理して、前記ＰＭＯＳトランジスタ形成領域上の前記Ａｌ含有膜中のＡｌを前記絶縁膜中に拡散させ、前記ＰＭＯＳトランジスタ形成領域上の前記Ａｌ含有膜を除去する工程と、
前記ＰＭＯＳトランジスタ形成領域上の前記Ａｌ含有膜を除去する工程の後、前記ＰＭＯＳトランジスタ形成領域上及び前記ＮＭＯＳトランジスタ形成領域上にＡｌ膜を形成する工程と、
前記ＮＭＯＳトランジスタ形成領域上の前記Ａｌ膜を第２マスク層で覆い、前記ＰＭＯＳトランジスタ形成領域上の前記Ａｌ膜を除去する工程と、
前記ＰＭＯＳトランジスタ形成領域上の前記Ａｌ膜を除去する工程の後、前記ＰＭＯＳトランジスタ形成領域上の前記絶縁膜および前記ＮＭＯＳトランジスタ形成領域上の前記Ａｌ膜に接触させて金属膜を形成する工程と、
前記金属膜をパターニングして、前記ＰＭＯＳトランジスタ形成領域にＰＭＯＳトランジスタの第１ゲート電極を形成し、前記ＮＭＯＳトランジスタ形成領域にＮＭＯＳトランジスタの第２ゲート電極を形成する工程と、
前記ＰＭＯＳトランジスタ形成領域に、前記第１ゲート電極をマスクとして第１不純物注入を行い、ＰＭＯＳトランジスタの第１ソースドレイン電極を形成する工程と、
前記ＮＭＯＳトランジスタ形成領域に、前記第２ゲート電極をマスクとして第２不純物注入を行い、ＮＭＯＳトランジスタの第２ソースドレイン電極を形成する工程と、
を有する半導体装置の製造方法。
【請求項２】
半導体基板のＰＭＯＳトランジスタ形成領域およびＮＭＯＳトランジスタ形成領域上に
、Ｓｉ酸化物を含む第１絶縁膜を形成する工程と、
前記第１絶縁膜上にＡｌ含有膜を形成する工程と、
前記ＰＭＯＳトランジスタ形成領域上の前記Ａｌ含有膜を第１マスク層で覆い、前記ＮＭＯＳトランジスタ形成領域上の前記Ａｌ含有膜を除去する工程と、
前記ＮＭＯＳトランジスタ形成領域上の前記Ａｌ含有膜を除去する工程の後、前記ＰＭＯＳトランジスタ形成領域上及び前記ＮＭＯＳトランジスタ形成領域上にＨｆ酸化物を含む第２絶縁膜を形成する工程と、
前記半導体基板を熱処理して、前記Ａｌ含有膜中のＡｌを前記第２絶縁膜中に拡散させ、前記ＰＭＯＳトランジスタ形成領域上の前記Ａｌ含有膜を除去する工程と、
前記ＰＭＯＳトランジスタ形成領域上の前記Ａｌ含有膜を除去する工程の後、前記第２絶縁膜上にＡｌ膜を形成する工程と、
前記ＮＭＯＳトランジスタ形成領域上の前記Ａｌ膜を第２マスク層で覆い、前記ＰＭＯＳトランジスタ形成領域上の前記Ａｌ膜を除去する工程と、
前記ＰＭＯＳトランジスタ形成領域上の前記Ａｌ膜を除去する工程の後、前記ＰＭＯＳトランジスタ形成領域上および前記ＮＭＯＳトランジスタ形成領域上に金属膜を形成する工程と、
前記金属膜をパターニングして、前記ＰＭＯＳトランジスタ形成領域にＰＭＯＳトランジスタの第１ゲート電極を形成し、前記ＮＭＯＳトランジスタ形成領域にＮＭＯＳトランジスタの第２ゲート電極を形成する工程と、
前記ＰＭＯＳトランジスタ形成領域に、前記第１ゲート電極をマスクとして第１不純物注入を行い、ＰＭＯＳトランジスタの第１ソースドレイン電極を形成する工程と、
前記ＮＭＯＳトランジスタ形成領域に、前記第２ゲート電極をマスクとして第２不純物注入を行い、ＮＭＯＳトランジスタの第２ソースドレイン電極を形成する工程と、
を有する半導体装置の製造方法。
【請求項３】
半導体基板のＰＭＯＳトランジスタ形成領域およびＮＭＯＳトランジスタ形成領域上に、Ｈｆ酸化物を含む絶縁膜を形成する工程と、
前記絶縁膜上にＡｌ含有膜を形成する工程と、
前記ＰＭＯＳトランジスタ形成領域上の前記Ａｌ含有膜を第１マスク層で覆い、前記ＮＭＯＳトランジスタ形成領域上の前記Ａｌ含有膜を除去する除去工程と、
前記除去工程の後、前記半導体基板を熱処理して、前記ＰＭＯＳトランジスタ形成領域上の前記Ａｌ含有膜中のＡｌを前記絶縁膜中に拡散させ、前記ＰＭＯＳトランジスタ形成領域上の前記Ａｌ含有膜を除去する工程と、
前記ＰＭＯＳトランジスタ形成領域上の前記Ａｌ含有膜を除去する工程の後、前記ＰＭＯＳトランジスタ形成領域上および前記ＮＭＯＳトランジスタ形成領域上にＳｉ層を形成する工程と、
前記Ｓｉ層をパターニングして、前記ＰＭＯＳトランジスタ形成領域に第１パターン電極を形成し、前記ＮＭＯＳトランジスタ形成領域にＮＭＯＳトランジスタの第２パターン電極を形成する工程と、
前記ＰＭＯＳトランジスタ形成領域に、前記第１パターン電極をマスクとして第１不純物注入を行い、ＰＭＯＳトランジスタの第１ソースドレイン電極を形成する工程と、
前記ＮＭＯＳトランジスタ形成領域に、前記第２パターン電極をマスクとして第２不純物注入を行い、ＮＭＯＳトランジスタの第２ソースドレイン電極を形成する工程と、
前記第１ソースドレイン電極および前記第２ソースドレイン電極を形成する工程の後、前記第１パターン電極、前記第２パターン電極、第１ソースドレインおよび電極第２ソースドレイン電極上に層間絶縁膜を形成する工程と、
前記層間絶縁膜を研磨し、前記第１パターン電極及び前記第２パターン電極の上面を露出させる工程と、
前記層間絶縁膜の研磨の後、前記第１パターン電極及び前記第２パターン電極を除去する工程と、
前記第１パターン電極および前記第２パターン電極を除去する工程の後、前記ＰＭＯＳトランジスタ形成領域上および前記ＮＭＯＳトランジスタ形成領域上にＡｌ膜を形成する工程と、
前記ＮＭＯＳトランジスタ形成領域上の前記Ａｌ膜を第２マスク層で覆い、前記ＰＭＯＳトランジスタ形成領域上の前記Ａｌ膜を除去する工程と、
前記ＰＭＯＳトランジスタ形成領域上の前記Ａｌ膜を除去する工程の後、前記ＰＭＯＳトランジスタ形成領域上の前記Ｈｆ酸化物を含む絶縁膜およびＮＭＯＳトランジスタ形成領域上の前記Ａｌ膜に接触させて金属膜を形成する工程と
を有する半導体装置の製造方法。
【請求項４】
半導体基板のＰＭＯＳトランジスタ形成領域およびＮＭＯＳトランジスタ形成領域上に、Ｓｉ酸化物を含む第１絶縁膜を形成する工程と、
前記第１絶縁膜上にＡｌ含有膜を形成する工程と、
前記ＰＭＯＳトランジスタ形成領域上の前記Ａｌ含有膜を第１マスク層で覆い、前記ＮＭＯＳトランジスタ形成領域上の前記Ａｌ含有膜を除去する工程と、
前記ＮＭＯＳトランジスタ形成領域上の前記Ａｌ含有膜を除去する工程の後、前記ＰＭＯＳトランジスタ形成領域上および前記ＮＭＯＳトランジスタ形成領域上にＨｆ酸化物を含む第２絶縁膜を形成する工程と、
前記半導体基板を熱処理して、前記ＰＭＯＳトランジスタ形成領域上の前記Ａｌ含有膜中のＡｌを前記第２絶縁膜中に拡散させ、前記ＰＭＯＳトランジスタ形成領域上の前記Ａｌ含有膜を除去する工程と、
前記ＰＭＯＳトランジスタ形成領域上の前記Ａｌ含有膜を除去する工程の後、前記第２絶縁膜上にＳｉ層を形成する工程と、
前記Ｓｉ層をパターニングして、前記ＰＭＯＳトランジスタ形成領域に第１パターン電極を形成し、前記ＮＭＯＳトランジスタ形成領域にＮＭＯＳトランジスタの第２パターン電極を形成する工程と、
前記ＰＭＯＳトランジスタ形成領域に、前記第１パターン電極をマスクとして第１不純物注入を行い、ＰＭＯＳトランジスタの第１ソースドレイン電極を形成する工程と、
前記ＮＭＯＳトランジスタ形成領域に、前記第２パターン電極をマスクとして第２不純物注入を行い、ＮＭＯＳトランジスタの第２ソースドレイン電極を形成する工程と、
前記第１ソースドレイン電極および前記第２ソースドレイン電極を形成する工程の後、前記第１パターン電極、前記第２パターン電極、第１ソースドレインおよび電極第２ソースドレイン電極上に層間絶縁膜を形成する工程と、
前記層間絶縁膜を研磨し、前記第１パターン電極及び前記第２パターン電極の上面を露出させる工程と、
前記層間絶縁膜の研磨の後、前記第１パターン電極及び前記第２パターン電極を除去する工程と、
前記第１パターン電極および前記第２パターン電極を除去する工程の後、ＰＭＯＳトランジスタ形成領域上および前記ＮＭＯＳトランジスタ形成領域上にＡｌ膜を形成する工程と、
前記ＮＭＯＳトランジスタ形成領域上の前記Ａｌ膜を第２マスク層で覆い、前記ＰＭＯＳトランジスタ形成領域上の前記Ａｌ膜を除去する工程と、
前記ＰＭＯＳトランジスタ形成領域上の前記Ａｌ膜を除去する工程の後、前記ＰＭＯＳトランジスタ形成領域上の前記Ｈｆ酸化物を含む絶縁膜および前記ＮＭＯＳトランジスタ形成領域上の前記Ａｌ膜に接触させて金属膜を形成する工程と、
を有する半導体装置の製造方法。
【請求項５】
前記金属層はＴｉＮ層であることを特徴とする、請求項１乃至請求項４のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
前記Ａｌ膜の厚さは、１原子層または２原子層分であることを特徴とする、請求項１乃至請求項５のいずれか１項に記載の半導体装置の製造方法。
【請求項７】
半導体基板のＰＭＯＳトランジスタ形成領域およびＮＭＯＳトランジスタ形成領域上に、Ｈｆ酸化物を含む絶縁膜を形成する工程と、
前記絶縁膜上に金属膜を形成する工程と、
前記金属膜をパターニングして、前記ＰＭＯＳトランジスタ形成領域にＰＭＯＳトランジスタの第１ゲート電極を形成し、前記ＮＭＯＳトランジスタ形成領域にＮＭＯＳトランジスタの第２ゲート電極を形成する工程と、
前記ＰＭＯＳトランジスタ形成領域に、前記第１ゲート電極をマスクとして第１不純物注入を行い、ＰＭＯＳトランジスタの第１ソースドレイン電極を形成する工程と、
前記ＮＭＯＳトランジスタ形成領域に、前記第２ゲート電極をマスクとして第２不純物注入を行い、ＮＭＯＳトランジスタの第２ソースドレイン電極を形成する工程と、
前記金属膜を形成する工程と前記金属膜をパターニングする工程との間に行われる、前記金属膜上の前記ＮＭＯＳトランジスタ形成領域上の部分に、前記金属膜と前記絶縁膜との界面に偏析させることにより前記第１ゲート電極の仕事関数値を調整するためのＡｌイオンを打ち込む工程と、
を有する半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法と半導体装置とに関する。
【背景技術】
【０００２】
従来、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor：以下、
ＭＯＳトランジスタ又はＭＯＳと略記する）のゲート絶縁膜としては、酸化シリコン（ＳｉＯ２）膜が用いられていたが、ＭＯＳトランジスタの微細化／集積化のためにゲート絶縁膜を薄くすると、リーク電流が増えてしまう。従って、酸化シリコンよりも比誘電率が高いＨｆ系酸化物をゲート絶縁膜として用いることが検討されている。Ｈｆ系酸化物膜上にポリシリコン電極やシリサイド電極を直接形成したのでは、Fermi Level pinningのた
めに、ＮＭＯＳ／ＰＭＯＳトランジスタのゲート電極の実効的仕事関数の値を制御できない。
【０００３】
そのため、図１２に示したように、ＮＭＯＳ側のゲート絶縁膜５６上と、ＰＭＯＳ側のゲート絶縁膜５６上とに、仕事関数値の異なる金属ゲート膜５９ａ、５９ｂを形成するプロセス（以下、デュアルメタルプロセスと表記する）により、各ゲート電極の仕事関数値を制御することが提案されている。なお、図１２及び図１３において、絶縁膜５６下に形成されている膜５５は、酸化シリコン膜であり、金属ゲート膜５９ａ、５９ｂ、５９上に形成されている膜６０は、ポリシリコン膜である。
【０００４】
また、各ゲート電極の仕事関数値を制御できるプロセスとして、デュアルHigh-kプロセスと一般に呼ばれているプロセスも知られている。
【０００５】
このデュアルHigh-kプロセスでは、図１３に示したように、ＰＭＯＳ側の絶縁膜５６と金属ゲート膜５９との間にＡｌ２Ｏ３等からなるキャップ層５８ａを設けておくと共に、ＮＭＯＳ側の絶縁膜５６と金属ゲート膜５９との間にＬａ２Ｏ３等からなるキャップ層５８ｃを設けておく。そして、続く熱処理工程で各キャップ層５８ａ（例えばＡｌ膜）、５８ｃ（例えばＬａ膜）を拡散させて絶縁膜５８の組成を変える（絶縁膜５６を絶縁膜５６ａ、５６ｃに変える）と共に、絶縁膜５６ａ、５６ｃと酸化シリコン膜５５の界面に、Ｈｆ−Ｏ−Ａｌ結合、Ｈｆ−Ｏ−Ｌａ結合を生成することによって、各ゲート電極の仕事関数値を制御する。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特表２００８−５０７１４９号公報
【特許文献２】特開２００８−１６７９８号公報
【特許文献３】特表２００８−５１５１９０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
開示の技術の課題は、半導体装置を容易に製造できる半導体装置の製造方法を提供することにある。
【０００８】
また、開示の技術の他の課題は、製造が容易な構成／構造を有する半導体装置を提供することにある。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、開示の技術の一態様では、半導体基板のＰＭＯＳトランジスタ形成領域およびＮＭＯＳトランジスタ形成領域上に、Ｈｆ酸化物を含む絶縁膜を形成する工程と、前記絶縁膜上にＡｌ含有膜を形成する工程と、前記ＰＭＯＳトランジスタ形成領域上の前記Ａｌ含有膜を第１マスク層で覆い、前記ＮＭＯＳトランジスタ形成領域上の前記Ａｌ含有膜を除去する工程と、前記ＮＭＯＳトランジスタ形成領域上の前記Ａｌ含有膜を除去する工程の後、前記ＰＭＯＳトランジスタ形成領域上及び前記ＮＭＯＳトランジスタ形成領域上にＡｌ膜を形成する工程と、前記ＮＭＯＳトランジスタ形成領域上の前記Ａｌ膜を第２マスク層で覆い、前記ＰＭＯＳトランジスタ形成領域上の前記Ａｌ膜を除去する工程と、前記ＰＭＯＳトランジスタ形成領域上の前記Ａｌ膜を除去する工程の後、前記ＰＭＯＳトランジスタ形成領域上および前記ＮＭＯＳトランジスタ形成領域上に金属膜を形成する工程と、前記金属膜をパターニングして、前記ＰＭＯＳトランジスタ形成領域にＰＭＯＳトランジスタの第１ゲート電極を形成し、前記ＮＭＯＳトランジスタ形成領域にＮＭＯＳトランジスタの第２ゲート電極を形成する工程と、前記ＰＭＯＳトランジスタ形成領域に、前記第１ゲート電極をマスクとして第１不純物注入を行い、ＰＭＯＳトランジスタの第１ソースドレイン電極を形成する工程と、前記ＮＭＯＳトランジスタ形成領域に、前記第２ゲート電極をマスクとして第２不純物注入を行い、ＮＭＯＳトランジスタの第２ソースドレイン電極を形成する工程とにより、半導体装置が製造される。
【発明の効果】
【００１０】
以上の工程によれば、半導体装置を容易に製造できることになる。
【図面の簡単な説明】
【００１１】
【図１Ａ】実効的仕事関数値が第一原理計算法により算出された構造の説明図（その１）。
【図１Ｂ】実効的仕事関数値が第一原理計算法により算出された構造の説明図（その２）。
【図１Ｃ】実効的仕事関数値が第一原理計算法により算出された構造の説明図（その３）。
【図１Ｄ】実効的仕事関数値が第一原理計算法により算出された構造の説明図（その４）。
【図２】実効的仕事関数値の算出結果の説明図。
【図３】第１実施形態に係る製造方法により製造される半導体装置の基本構成の説明図。
【図４Ａ】第１実施形態に係る製造方法を説明するための工程図（その１）。
【図４Ｂ】第１実施形態に係る製造方法を説明するための工程図（その２）。
【図４Ｃ】第１実施形態に係る製造方法を説明するための工程図（その３）。
【図４Ｄ】第１実施形態に係る製造方法を説明するための工程図（その４）。
【図４Ｅ】第１実施形態に係る製造方法を説明するための工程図（その５）。
【図４Ｆ】第１実施形態に係る製造方法を説明するための工程図（その６）。
【図４Ｇ】第１実施形態に係る製造方法を説明するための工程図（その７）。
【図４Ｈ】第１実施形態に係る製造方法を説明するための工程図（その８）。
【図４Ｉ】第１実施形態に係る製造方法を説明するための工程図（その９）。
【図４Ｊ】第１実施形態に係る製造方法を説明するための工程図（その１０）。
【図４Ｋ】第１実施形態に係る製造方法を説明するための工程図（その１１）。
【図５Ａ】第２実施形態に係る製造方法を説明するための工程図（その１）。
【図５Ｂ】第２実施形態に係る製造方法を説明するための工程図（その２）。
【図５Ｃ】第２実施形態に係る製造方法を説明するための工程図（その３）。
【図５Ｄ】第２実施形態に係る製造方法を説明するための工程図（その４）。
【図５Ｅ】第２実施形態に係る製造方法を説明するための工程図（その５）。
【図５Ｆ】第２実施形態に係る製造方法を説明するための工程図（その６）。
【図６Ａ】第３実施形態に係る製造方法を説明するための工程図（その１）。
【図６Ｂ】第３実施形態に係る製造方法を説明するための工程図（その２）。
【図６Ｃ】第３実施形態に係る製造方法を説明するための工程図（その３）。
【図６Ｄ】第３実施形態に係る製造方法を説明するための工程図（その４）。
【図６Ｅ】第３実施形態に係る製造方法を説明するための工程図（その５）。
【図６Ｆ】第３実施形態に係る製造方法を説明するための工程図（その６）。
【図６Ｇ】第３実施形態に係る製造方法を説明するための工程図（その７）。
【図６Ｈ】第３実施形態に係る製造方法を説明するための工程図（その８）。
【図６Ｉ】第３実施形態に係る製造方法を説明するための工程図（その９）。
【図６Ｊ】第３実施形態に係る製造方法を説明するための工程図（その１０）。
【図７Ａ】第４実施形態に係る製造方法を説明するための工程図（その１）。
【図７Ｂ】第４実施形態に係る製造方法を説明するための工程図（その２）。
【図８】第５実施形態に係る製造方法により製造される半導体装置の基本構成の説明図。
【図９Ａ】第５実施形態に係る製造方法を説明するための工程図（その１）。
【図９Ｂ】第５実施形態に係る製造方法を説明するための工程図（その２）。
【図９Ｃ】第５実施形態に係る製造方法を説明するための工程図（その３）。
【図１０】第６実施形態に係る製造方法により製造される半導体装置の基本構成の説明図。
【図１１Ａ】第６実施形態に係る製造方法を説明するための工程図（その１）。
【図１１Ｂ】第６実施形態に係る製造方法を説明するための工程図（その２）。
【図１２】デュアルHigh-kプロセスの説明図。
【図１３】デュアルメタルプロセスの説明図。
【発明を実施するための形態】
【００１２】
以下、図面を参照して一実施形態に係る半導体装置の製造方法について説明する。なお、以下で説明する各実施形態（第１〜第６実施形態）は、あくまで製造方法の一形態／一例であり、本発明は、以下の説明における特定の技術事項に限定されるものではない。
【００１３】
第１〜第６実施形態に係る半導体装置の製造方法（以下、単に製造方法とも表記する）の詳細説明を行う前に、まず、各製造方法の概要説明を行う。
【００１４】
以下で説明する各製造方法は、発明者らが鋭意研究することによって得られた、『或る材料からなる、数原子層程度の厚さの界面膜をHigh-k膜・金属ゲート膜間に設ければ、当該材料の仕事関数値近傍の値にゲート電極の仕事関数値を制御できる』という知見に基づき、開発されたものである。
【００１５】
具体的には、既に説明したように、デュアルHigh-kプロセス（図１３）では、Ｌａ２Ｏ３等からなるキャップ層５８ｃとＡｌ２Ｏ３等からなるキャップ層５８ａとを形成するが、キャップ層５８ｃ材料として使用可能な材料（Ｌａ２Ｏ３等）は、一般に、剥離（除去）が比較的に困難な材料となっている。
【００１６】
一方、ＰＭＯＳトランジスタ側のキャップ層５８ａ材料として使用されているＡｌは、剥離が簡単に行える材料である。しかも、Ａｌは、仕事関数値が小さい材料であるため、High-kゲート絶縁膜上へのＡｌ膜の形成によりＮＭＯＳ側のゲート電極の仕事関数値を制御できる場合には、Ｌａ２Ｏ３膜等の剥離が不要となり、半導体装置の製造に要する物質数が減る結果として、High-kゲート絶縁膜を備えた半導体装置をより容易に製造できることになる。
【００１７】
そのため、発明者らは、図１Ａ〜図１Ｄに示した構造を有するゲート電極等の実効的仕
事関数値ＷＦeffを、第一原理計算法により算出した。
【００１８】
すなわち、発明者らは、シリコン基板上に、0.88ｎｍ厚の酸化シリコン膜と2.2ｎｍ厚
のＨｆ０２膜とＡｌ膜とがこの順で積層された構造を有するゲート電極（図１Ａ）のＷＦeffと、当該ゲート電極のＡｌ膜部分を化学量論組成のＴｉＮ膜を置き換えた構造を有す
るゲート電極（図１Ｂ）のＷＦeffとを算出した。また、発明者らは、Ｈｆ０２膜と化学
量論組成のＴｉＮ膜間との間に、１、２原子層分のＡｌ膜が挿入された構造を有するゲート電極（図１Ｃ、図１Ｄ）のＷＦeffも算出した。さらに、発明者らは、Ｈｆ０２膜上に
ＴｉＮ0.75膜（非化学量論組成のＴｉＮ膜）が形成された構造を有するゲート電極（図示略）のＷＦeffも算出した。
【００１９】
その結果、図２に示したように、Ｈｆ０２膜・ＴｉＮ膜間に１原子層分のＡｌ膜を挿入しただけ（Ａｌ１／ＴｉＮ（ｓｔ））でも、ゲート電極のＷＦeffが低下し、２原子層程
度の厚さのＡｌ膜をＨｆ０２膜・ＴｉＮ膜間に形成すれば（Ａｌ２／ＴｉＮ（ｓｔ））、ゲート電極のＷＦeffが、Ａｌの仕事関数値近くまで低下することが、分かった。なお、
この図２に示した各算出結果は、シリコン基板の表層側の１．５ｎｍ厚の部分からＡｌ膜／ＴｉＮ膜の下層側の０．９６ｎｍの部分までの構造（図１Ａ参照）を対象として、当該構造を緩和してから、第一原理計算法により算出したものである。すなわち、各算出結果は、エネルギー的に最も安定な原子配列を各構造について見つけてから、第一原理計算法により算出したものとなっている。
【００２０】
ＷＦeffについての、このシミュレーション結果は、『或る材料からなる、薄い界面膜
をHigh-k膜・金属ゲート膜間に設ければ、当該材料の仕事関数値近傍の値にゲート電極の仕事関数値を制御できる』ということを意味するものである。
【００２１】
そして、“金属ゲート膜／界面膜／High-k膜”構造をＮＭＯＳトランジスタ側のゲート電極に採用しておけば、上記したように、デュアルHigh-kプロセス（図１３）により製造したものと同性能を有する半導体装置をより容易に製造できることになる。また、“金属ゲート膜／界面膜／High-k膜”構造を、一方のＭＯＳトランジスタ側のゲート電極に採用しておけば、デュアルメタルプロセス（図１２）により製造されるものと同性能の半導体装置を、ＮＭＯＳトランジスタ側とＰＭＯＳトランジスタ側とに別材料で金属ゲート膜を形成する必要がない形で、製造できることにもなる。
【００２２】
ただし、界面膜の形成後に、ハロゲンランプ等による活性化アニールが行われる手順／内容のプロセスでは、界面膜が拡散しまうため、“金属ゲート膜／界面膜／High-k膜”構造を有するゲート電極を実現することは出来ない。そのため、以下で説明する各実施形態に係る製造方法を開発したのである。
【００２３】
《第１実施形態》
以下、第１実施形態に係る半導体装置の製造方法の内容を、詳細に説明する。
【００２４】
まず、図３を用いて、本実施形態に係る製造方法により製造される半導体装置（以下、第１実施形態に係る半導体装置と表記する）の基本構成を説明する。
【００２５】
図３に示してあるように、第１実施形態に係る半導体装置は、半導体基板１０上の、素子分離領域１２によって区画された各領域上に、ＰＭＯＳトランジスタのゲート電極１ｐ及びソースドレイン電極２ｐと、ＮＭＯＳトランジスタのゲート電極１ｎ及びソースドレイン電極２ｎとが形成されている半導体装置である。
【００２６】
そして、第１実施形態に係る半導体装置は、仕事関数値の調整のためにＡｌが添加され
た絶縁膜１６ａを有するゲート電極１ｐと、絶縁膜１６と金属ゲート膜１９との間に、仕事関数値を調整するために、Ａｌ膜である界面膜１８が挿入されたゲート電極１ｎとを備えたものとなっている。
【００２７】
次に、図４Ａ〜図４Ｋを用いて、本実施形態に係る製造方法による半導体装置の製造手順を具体的に説明する。
【００２８】
本実施形態に係る製造方法による半導体装置の製造時には、まず（図４Ａ参照）、Ｎウェル１１、Ｐウェル１３及び素子分離領域１２をシリコンウェハー上に形成した半導体基板１０が用意される。なお、素子分離領域１２は、シリコンウェハー上のＮＭＯＳ／ＰＭＯＳトランジスタを形成する各領域の境界位置に、例えばシャロートレンチアイソレーション（ＳＴＩ）で形成される。Ｎウェル１１は、シリコンウェハー上のＰＭＯＳトランジスタを形成する各領域にＮ型不純物イオンを注入することにより形成される。また、Ｐウェル１３は、シリコンウェハー上のＮＭＯＳトランジスタを形成する各領域にＰ型不純物イオンを注入することにより形成される。
【００２９】
その後、半導体基板１０上に、１ｎｍ程度の厚さの酸化シリコン膜１５が形成される。この酸化シリコン膜１５は、例えば半導体基板１０の熱酸化によって形成される。次いで、必要に応じて熱酸化膜に窒素を導入し、続いて絶縁膜１６（High-kゲート絶縁膜）として２ｎｍ程度の厚さのハフニウム系酸化物膜（ＨｆＯ２、ＨｆＳｉＯｘ、ＨｆＺｒＯｘ、等）が、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法やＡＬＤ（Atomic Layer Deposition）法により形成され、続くプラズマチッ化プロセス等で窒素を導入してＨｆＯＮ、ＨｆＳｉＯＮを形成する場合もある。
【００３０】
そして、形成した絶縁膜１６中の酸素欠陥等を低減をさせるために半導体基板１０は、例えば、８００℃〜１０００℃程度のＯ２／Ｎ２雰囲気中でアニールされる。同時に絶縁膜１６は膜種により結晶化する。
【００３１】
その後、Ａｌ含有膜１７として、０．５ｎｍ程度の厚さのＡｌ酸化物膜やＡｌ膜が、ＣＶＤ法、スパッタ法等により形成される。なお、半導体装置の製造コストを低減するという観点からは、このＡｌ含有膜１７と、界面膜１８（Ａｌ膜：図４Ｄ参照）とが同一の装置により形成されるようにしておくことが、望ましい。
【００３２】
Ａｌ含有膜１７の形成後には、Ａｌ含有膜１７のＰＭＯＳ側（Ｎウェル１１側）の部分のみを覆う形状のレジストパターン３０が形成される（図４Ａ）。そして、レジストパターン３０をマスクとして、Ａｌ含有膜１７のＮＭＯＳ側（Ｐウェル１３側）の部分が、希フッ化水素酸、希塩酸等により除去されてから、レジストパターン３０が除去される。
【００３３】
その後、上記した一連の工程を経た半導体基板１０（図４Ｂ）を、例えば、Ｎ２雰囲気中、１０５０℃程度の温度で、５秒間程度、アニールするアニール処理が、行われる。
【００３４】
このアニール処理が行われると、Ａｌ含有膜１７中のＡｌが絶縁膜１６内に拡散し、絶縁膜１６のＰＭＯＳ側の部分が、形成時とは組成の異なる絶縁膜１６ａ（図４Ｃ）に変わる。また、Ａｌが酸化シリコン膜１５内まで拡散することにより、酸化シリコン膜１５・絶縁膜１６ａ間の界面部分にＨｆ−Ｏ−Ａｌ結合が生成され、その結果として、製造中の半導体装置のＰＭＯＳ側のゲート電極の仕事関数値が、適切な値に調整されることになる。
【００３５】
なお、このアニール処理でも、絶縁膜１６は結晶化する。そのため、上記した絶縁膜１６形成直後のアニールを省略することも出来る。ただし、絶縁膜１６を結晶化していれば
、Ａｌ含有膜１７のパターニング時、つまり希フッ化水素酸等によるＮＭＯＳ側部分の除去時に絶縁膜１６に対して選択比を高くすることが出来る。従って、絶縁膜１６形成直後にもアニールを行うようにしておくことが、望ましい。
【００３６】
アニール処理後には、図４Ｄに示したように、絶縁膜１６及び１６ａ上に、界面膜１８として、数原子層程度の厚さのＡｌ膜がＡＬＤ法等により形成される。次いで、界面膜１８のＮＭＯＳ側の部分のみを覆う形状のレジストパターン３１が形成される。そして、レジストパターン３１をマスクとして界面膜１８のＮＭＯＳ側の部分が希フッ化水素等により除去されてから、レジストパターン３１が除去される（図４Ｅ）。
【００３７】
その後、図４Ｆに示してあるように、金属ゲート膜（以下、ＭＧ膜と表記する）１９として、例えば１０ｎｍ程度の厚さのＴｉＮ膜が、スパッタ法等により形成される。さらに、５０ｎｍ程度の厚さのポリシリコン膜２０が、例えば熱ＣＶＤ法により形成される。
【００３８】
そして、酸化シリコン膜１５からポリシリコン膜２０までの部分を、図４Ｈに示すようなゲート形状に加工するゲートパターニングが行われる。
【００３９】
このゲートパターニングは、例えば、以下の手順で行われる。まず、図４Ｇに示したように、ポリシリコン膜２０上に、５０ｎｍ程度の厚さのＳｉＮ（窒化シリコン）膜３３と、７０ｎｍ程度の厚さのＢＡＲＣ(bottom anti-reflection coating)膜３４とが、順次、形成される。その後、ＡｒＦエキシマ・レーザ用のレジストを用いて、ＢＡＲＣ膜３４上に、２４０ｎｍ程度の厚さの、目的とするゲート形状に応じた形状（各部のサイズが目的とするサイズより大きな形状）を有するレジストパターン３５が形成される。
【００４０】
次いで、各種ガスを用いた反応性イオンエッチングにより、レジストパターン３５をマスクとしてＢＡＲＣ膜３４をエッチングし、レジストパターン３５とパターン化されたＢＡＲＣ膜３４とを所望サイズとなるようにトリミングし、トリミングしたレジストパターン３５等をマスクとしてＳｉＮ膜３３をパターン化する処理が、行われる。
【００４１】
その後、パターン化したＳｉＮ膜３３をマスクとしてポリシリコン膜２０以下の膜が、例えばＣｌ２／ＣＨ４ガスを用いて除去される。そして、ＳｉＮ膜３３がフッ化水素酸等により除去されて（図４Ｈ）、ゲートパターニングが完了する。
【００４２】
続いて、ポリシリコン膜２０等をマスクとして、ＮＭＯＳ側に、ポケットイオン、エクステンションイオンが注入される。ＮＭＯＳ側へのポケットイオン、エクステンションイオンとしては、それぞれ、Ｉｎ等のｐ型不純物イオン、Ａｓ等のｎ型不純物イオンが注入される。後の工程にある活性化アニールはミリ秒アニールプロセスを使用するため、エクステンションとゲートのオーバーラップを考慮してチルト角注入(0−45°でチューニング)を対称的な4方向から行う。
【００４３】
ポリシリコン膜２０等をマスクとして、ＰＭＯＳ側に、ポケットイオン、エクステンションイオンを注入する処理も行われる。なお、この際に注入されるポケットイオン、エクステンションイオンは、それぞれ、ｎ型不純物（例えば、Ｓｂ）イオン、ｐ型不純物（例えば、Ｇｅ及びＢ）イオンであり、ＮＭＯＳと同様にチルト注入で行う。
【００４４】
その後、注入した各イオンを、Ａｌ膜１８中のＡｌを拡散させることなく活性化するために、ミリ秒アニールが行われる。ここで、ミリ秒アニールとは、レーザーやフラッシュランプにより、ミリ秒単位の加熱を行うプロセスのことである。
【００４５】
なお、ミリ秒アニールを行えば、Ａｌ膜１８中のＡｌを拡散させることなく注入イオン
を活性化できる。ただし、ミリ秒アニールを行った場合、注入イオンも殆ど拡散しないことになる。そのため、本製造方法は、上記した各イオンの注入を、ハロゲンランプ等による活性化アニールが行われる場合とは異なる、ミリ秒アニール後の不純物プロファイルが所望のものとなるように決定した角度で、行うものとなっている。
【００４６】
ミリ秒アニール後には、図４Ｊに示したように、サイドウォール２２用のＳｉ酸化膜を全面に堆積し、このＳｉ酸化膜の全面を異方性エッチングすることにより、Ｓｉ酸化膜を各ゲート電極の側面にのみ残してサイドウォール２２が形成される。
【００４７】
サイドウォール２２の形成後には、歪を発生させることによりＰＭＯＳトランジスタのチャネル領域のホールの移動度を上げるためのストレッサ膜２５が、形成される。このストレッサ膜２５は、例えば、公知の手法／手順により、ＰＭＯＳ側の各活性領域（ソース／ドレイン領域）をリセスした後、リセスした部分に、例えば、４５０℃〜５００℃程度の減圧熱ＣＶＤでＳｉより格子定数の大きい物質、例えばＢ添加Ｓｉ−Ｇｅ等を選択成長させることにより、形成される。
【００４８】
さらに、サイドウォール２２の形成後には、サイドウォール２２をマスクとしてＮＭＯＳトランジスタの各活性領域にｎ型不純物（例えば、ＡｓやＰ）イオンを注入する処理や、注入イオンを活性化するためのミリ秒アニールも行われる。このミリ秒アニール処理によって、不純物をほとんど拡散させずにＲＴＡでは得られなかった高い活性化率で不純物を活性化し、イオン注入に生じた結晶のダメージ回復もできると考えられる。
【００４９】
その後、本実施形態に係る製造方法では、半導体基板１０上の各所に、ＣｏＳｉ２、ＮｉＳｉ等のシリサイド膜２６を形成するためのシリサイドプロセスが行われる。そして、図４Ｋに示した構成を有する半導体装置が製造される。すなわち、絶縁膜１６とＭＧ膜１９との間に薄い界面膜１８を挿入することによって仕事関数値を調整したゲート電極１ｎ、及び、ソースドレイン電極２ｎを有するＮＭＯＳトランジスタと、Ａｌの拡散により仕事関数値を調整したゲート電極１ｐ、及び、ソースドレイン電極２ｐを有するＮＭＯＳトランジスタとを備えた半導体装置が製造される。
【００５０】
以上、説明したように、本実施形態に係る製造方法は、注入イオンの活性化が、サーマルバジェットの少ないミリ秒アニールで行われるものとなっている。そのため、この製造方法によれば、“ＭＧ膜１９／界面膜１８／絶縁膜１６”構造を有するＰＭＯＳ側のゲート電極１ｐを備えた半導体装置を確実に製造できることになる。
【００５１】
そして、そのような構造を有するゲート電極１ｐは、図２を用いて説明したように、デュアルHigh-kプロセスにより製造されるＰＭＯＳ側のゲート電極と同性能のものとなる。従って、本実施形態に係る製造方法によれば、デュアルHigh-kプロセスにより製造される半導体装置と同性能の半導体装置を、より容易に製造できることになる。
【００５２】
また、本実施形態に係る製造方法により製造される半導体装置は、ＮＭＯＳ側のゲート電極の仕事関数値制御、ＰＭＯＳ側のゲート電極の仕事関数値制御の双方に、Ａｌが利用されたものとなっている。従って、本実施形態に係る製造方法は、半導体装置の製造に必要とされる物質数が少ない分、安価に、半導体装置を製造できる方法となっていることにもなる。
【００５３】
《第２実施形態》
以下、図５Ａ〜図５Ｆを用いて、第２実施形態に係る製造方法（半導体装置の製造方法）の内容を、第１実施形態に係る製造方法と異なる部分を中心に、説明する。なお、本実施形態及び後述する第３、第４実施形態に係る各製造方法により製造される半導体装置は
、第１実施形態に係る半導体装置と同じ基本構成（図３）を有するものである。
【００５４】
第２実施形態に係る製造方法では、図５Ａに示してあるように、まず、Ｎウェル１１、Ｐウェル１３及び素子分離領域１２が形成されている半導体基板１０上に、１ｎｍ程度の厚さの酸化シリコン膜１５が、例えば半導体基板１０の熱酸化により形成される。
【００５５】
次いで、絶縁膜１６（図４Ａ、図５Ｂ参照）ではなく、０．５ｎｍ程度の厚さのＡｌ含有膜１７（Ａｌ酸化物膜等）が、ＣＶＤ法、スパッタ法等により形成される。
【００５６】
Ａｌ含有膜１７の形成後には、Ａｌ含有膜１７のＰＭＯＳ側の部分のみを覆う形状のレジストパターン３０が形成される。その後、レジストパターン３０をマスクとして、Ａｌ含有膜１７のＮＭＯＳ側の部分が、希フッ化水素酸、希塩酸等により除去される。
【００５７】
そして、不要となったレジストパターン３０が除去されてから、図５Ｂに示してあるように、２ｎｍ程度の厚さのハフニウム系酸化物膜が、絶縁膜１６として、ＭＯＣＶＤ法やＡＬＤ法により形成される。
【００５８】
その後、絶縁膜１６を結晶化させると共に、Ａｌ含有膜１７中のＡｌを絶縁膜１６及び酸化シリコン膜１５中に拡散させるためのアニール処理が、行われる。このアニール処理としては、第１実施形態と同様に、半導体基板１０を、１０５０℃程度の不活性ガス（例えば、Ｎ２）雰囲気中で５秒間程度アニールする処理が、行われる。
【００５９】
アニール処理が行われると、Ａｌ含有膜１７中のＡｌが絶縁膜１６側へ拡散し、絶縁膜１６のＰＭＯＳ側の部分が、形成時とは組成の異なる絶縁膜１６ａ（図５Ｃ）に変わることになる。また、酸化シリコン膜１５側にＡｌが拡散することにより、酸化シリコン膜１５・絶縁膜１６間の界面部分にＨｆ−Ｏ−Ａｌ結合が生成され、その結果として、製造中の半導体装置のＰＭＯＳ側のゲート電極の仕事関数値が、適切な値に調整されることになる。
【００６０】
絶縁膜１６及び絶縁膜１６ａ上には、図５Ｄに示したように、数原子層程度の厚さの界面膜１８がＡＬＤ法等により形成される。次いで、界面膜１８のＮＭＯＳ側の部分のみを覆う形状のレジストパターン３１が形成される。そして、レジストパターン３１をマスクとして界面膜１８のＮＭＯＳ側の部分が希フッ化水素等により除去されてから、レジストパターン３１が除去される（図５Ｅ）。
【００６１】
その後、図５Ｆに示したように、絶縁膜１６ａ及び界面膜１８上に、ＭＧ膜（金属ゲート膜）１９として、例えば、１０ｎｍ程度の厚さのＴｉＮ膜がスパッタ法等により形成される。さらに、５０ｎｍ程度の厚さのポリシリコン膜２０が、例えば熱ＣＶＤ法により形成される。
【００６２】
この後、本実施形態に係る製造方法では、図４Ｈ〜図４Ｋを用いて説明したものと同内容のプロセスが行われる。そして、図４Ｋに示したものと本質的には同構成の半導体装置が製造される。
【００６３】
以上の説明から明らかなように、本実施形態に係る製造方法は、酸化シリコン膜１５及び絶縁膜１６へのＡｌの供給源として機能するＡｌ含有膜１７の形成位置のみが、第１実施形態に係る製造方法と異なったものとなっている。従って、この製造方法によっても、デュアルHigh-kプロセスにより製造される半導体装置と同性能の半導体装置を、より容易かつ安価に、製造できることになる。
【００６４】
《第３実施形態》
以下、図６Ａ〜図６Ｊを用いて、第３実施形態に係る製造方法（半導体装置の製造方法）の内容を説明する。
【００６５】
本実施形態に係る製造方法による半導体装置の製造時には、まず、第１実施形態に係る製造方法と同じ手順で、半導体基板１０上に、図６Ａに示した構造、つまり、図４Ｂに示したものと同じ構造が形成される。次いで、上記したものと同内容のアニール処理が、行われる。
【００６６】
その後、第３実施形態に係る製造方法では、図６Ｂに示したように、界面膜１８やＭＧ膜１９ではなく、６０ｎｍ程度の厚さのポリシリコン膜２７が、例えばＣＶＤ法により形成される。
【００６７】
その後、ポリシリコン膜２７を形成した半導体基板１０に対して、図４Ｇ〜図４Ｋを用いて説明したものと同内容のプロセス、又は、当該プロセス中のミリ秒アニールをハロゲンランプアニール等に変えたプロセスが、行われる。
【００６８】
そして、その結果として、半導体基板１０上／内に、図６Ｃに示した構造が形成される。すなわち、ゲート電極１ｐ（図４Ｋ参照）に相当する部分が、酸化シリコン膜１５、絶縁膜１６ａ、ポリシリコン膜２０の積層体となっていること、及び、ゲート電極１ｎに相当する部分が、酸化シリコン膜１５、絶縁膜１６、ポリシリコン膜２０の積層体となっていることを除けば、図４Ｋに示したものと同じ構造が、半導体基板１０上／内に形成される。
【００６９】
この後、本実施形態に係る製造方法では、図６Ｄに示したように、６０ｎｍ程度の厚さの層間絶縁膜２８が形成される。この層間絶縁膜２８としては、例えば酸化シリコン膜が、ＣＶＤ等により形成される。
【００７０】
次いで、ＣＭＰ(Chemical and Mechanical Polishing)法により、層間絶縁膜２８が、
ポリシリコン膜２０の上面が露出するまで研磨される。そして、図６Ｅに示したように、ポリシリコン膜２０が、例えばＴＭＡＨ（テトラメチルアンモニウムハイドロオキサイド）を用いて除去される。
【００７１】
ポリシリコン膜２０の除去後には、図６Ｆに示したように、半導体基板１０の全面（層間絶縁膜２８上、サイドウォール２２等によって形成されている凹部内）に、数原子層程度の厚さのＡｌ膜である界面膜１８が、ＡＬＤ法等により形成される。そして、レジストパターンの形成を含む一連の処理により、界面膜１８のＰＭＯＳ側の部分のみが希フッ化水素等により除去される（図６Ｇ）。
【００７２】
その後、図６Ｈに示したように、ＭＧ膜１９として、例えば、１０ｎｍ程度の厚さのＴｉＮ膜がスパッタ法等により形成される。次いで、半導体基板１０の全面に、サイドウォール２２等によって形成されている凹部を完全に埋める厚さのＴｉＡｌ膜２９が、下層側の方がＴｉリッチとなるように膜を積層する形で、蒸着法、スパッタ法等により形成される。
【００７３】
その後、ＴｉＡｌ膜２９等が、ＣＭＰ法により、層間絶縁膜２８が露出するまで研磨される。そして、図６Ｊに示したように、絶縁膜１６とＭＧ膜１９との間に薄い界面膜１８を挿入することによって仕事関数値を調整したゲート電極１ｎ、及び、ソースドレイン電極２ｎを有するＮＭＯＳトランジスタと、Ａｌの拡散により仕事関数値を調整したゲート電極１ｐ、及び、ソースドレイン電極２ｐを有するＮＭＯＳトランジスタとを備えた半導
体装置が製造される。
【００７４】
以上、説明したように、本実施形態に係る製造方法は、半導体基板１０に注入したイオンを活性化した後に、界面膜１８を形成するものとなっている。従って、この製造方法によっても、“ＭＧ膜１９／界面膜１８／絶縁膜１６”構造を有するＰＭＯＳ側のゲート電極１ｐを備えた半導体装置を製造できる。そして、その結果として、本実施形態に係る製造方法によれば、High-kゲート絶縁膜が用いられた半導体装置を製造できることになる。
【００７５】
《第４実施形態》
以下、第４実施形態に係る製造方法（半導体装置の製造方法）の内容を、第３実施形態に係る製造方法と異なる部分を中心に、説明する。
【００７６】
第４実施形態に係る製造方法では、まず、第２実施形態に係る製造方法と同じ手順で、半導体基板１０上に、図７Ａに示した構造、つまり図５Ｂに示したものと同じ構造が形成される。
【００７７】
そして、絶縁膜１６を結晶化させると共に、Ａｌ含有膜１７中のＡｌを絶縁膜１６及び酸化シリコン膜１５中に拡散させるためのアニール処理が行われてから、図７Ｂに示したように、酸化シリコン等からなる、６０ｎｍ程度の厚さの層間絶縁膜２８が形成される。
【００７８】
この後、第４実施形態に係る製造方法では、第３実施形態に係る製造方法と同内容のプロセス（図６Ｂ〜図６Ｊ参照）が行われる。そして、図６Ｊに示したものと本質的には同構成の半導体装置が製造される。
【００７９】
以上の説明から明らかなように、本実施形態に係る製造方法は、酸化シリコン膜１５及び絶縁膜１６へのＡｌの供給源として機能するＡｌ膜１８の形成位置のみが、第３実施形態に係る製造方法と異なったものとなっている。従って、この製造方法によってもHigh-kゲート絶縁膜が用いられた半導体装置を製造できることになる。
【００８０】
《第５実施形態》
まず、図８を用いて、第５実施形態に係る製造方法（半導体装置の製造方法）により製造される半導体装置（以下、第５実施形態に係る半導体装置と表記する）の基本構成を説明する。
【００８１】
図８に示してあるように、第５実施形態に係る半導体装置は、ゲート電極１ｐ及びソースドレイン電極２ｐを有するＰＭＯＳトランジスタと、ゲート電極１ｎ及びソースドレイン電極２ｎを有するＮＭＯＳトランジスタとが、半導体基板１０上の素子分離領域１２によって区画された領域に形成されている装置である。そして、第５実施形態に係る半導体装置は、各ＭＯＳトランジスタのゲート電極として、絶縁膜１６上に直接ＭＧ膜１９ａ（詳細は後述）が形成されているゲート電極１ｐと、絶縁膜１６上に、Ａｌ膜である界面膜１８を介してＭＧ膜１９ａが形成されているゲート電極１ｎとを、備えたものとなっている。
【００８２】
次に、本実施形態に係る製造方法を説明する。
【００８３】
上記構成を有する半導体装置を製造するために、本実施形態に係る製造方法では、まず、図９Ａに示してあるように、半導体基板１０上に、酸化シリコン膜１５、絶縁膜１６、ＭＧ膜１９ａが、順次、形成される。
【００８４】
この際、酸化シリコン膜１５としては、１ｎｍ程度の厚さのものが、例えば半導体基板
１０の熱酸化によって形成される。また、絶縁膜１６としては、２ｎｍ程度の厚さのハフニウム系酸化物膜が、ＭＯＣＶＤ法やＡＬＤ法により形成される。そして、ＭＧ膜１９ａとしては、仕事関数値の調整を行わなくてもＰＭＯＳトランジスタ用のゲート電極を実現できる材料（例えば、ＴｉＮ）からなる、１０ｎｍ程度の厚さの膜が、形成される。
【００８５】
その後、図９Ｂに示したように、ＭＧ膜１９ａのＰＭＯＳ側の部分のみを覆う形状のレジストパターン４０が、形成される。そして、レジストパターン４０をマスクとして、ＭＧ膜１９ａのＮＭＯＳ側の部分のみに、Ａｌイオンが注入される。このイオン注入は、ＭＧ膜１９ａ・絶縁膜１６界面に到達し得る加速エネルギー、例えばＭＧ膜１９の厚さが１０ｎｍである場合は、３０ｋＶ〜４０ｋＶで、ドーズ量が２ｘ１０17／cm2程度となるよ
うに、行われる。
【００８６】
Ａｌイオンの注入後には、レジストパターン４０が除去される。次いで、レジストパターン４０除去後の半導体基板１０を、Ａｌの融点よりも少なくとも１００℃低い温度、例えば３６０℃〜５６０℃の不活性ガス（例えば、Ｎ２）中で、２分〜１０分程度、アニールする回復アニール処理が行われる。
【００８７】
Ａｌは、ＭＧ膜１９ａ（ＴｉＮ膜等）内に存在する場合よりも、酸素と結合している場合の方がエネルギー的に安定となる物質である。そのため、上記内容の回復アニール処理が行われると、図９Ｃに示したように、ＭＧ膜１９ａ・絶縁膜１６界面のＮＭＯＳ側の部分に、数原子層分の界面膜１８（Ａｌ膜）が形成されることになる。
【００８８】
この後、本実施形態に係る製造方法では、図３Ｆ〜図３Ｋを用いて説明したものと同内容のプロセスが行われる。そして、その基本構成が図８に示したものとなっている半導体装置が製造される。
【００８９】
以上の説明から明らかなように、この第５実施形態に係る製造方法は、いわば、デュアルメタルプロセスにより製造される半導体装置（図１２参照）相当のものを、ＮＭＯＳトランジスタ側とＰＭＯＳトランジスタ側とに別材料で金属ゲート膜を形成する必要がない形で製造できるものとなっている。
【００９０】
従って、本実施形態に係る製造方法によれば、デュアルメタルプロセスにより製造される半導体装置と同性能の半導体装置を、金属ゲート膜の作り分けが不要な形で製造できることになる。
【００９１】
《第６実施形態》
図１０に、第６実施形態に係る製造方法（半導体装置の製造方法）により製造される半導体装置（以下、第６実施形態に係る半導体装置と表記する）の基本構成を示す。
【００９２】
この図１０から明らかなように、第６実施形態に係る半導体装置は、絶縁膜１６上にＭＧ膜１９ｂが積層されているゲート電極１ｎを有するＮＭＯＳトランジスタと、絶縁膜１６とＭＧ膜１９ｂとの間に界面膜１８ａが挿入されているゲート電極１ｐを有するＰＭＯＳトランジスタを備えた半導体装置である。
【００９３】
この半導体装置の各ゲート電極１ｐ、１ｎ内のＭＧ膜１９ｂは、ハフニウム系酸化物を用いた絶縁膜１６上に形成すると、仕事関数値の調整を行わなくてもＮＭＯＳトランジスタ用のゲート電極を実現できる材料、例えば、ＴｉＣやＴａＣからなる、１０ｎｍ程度の厚さの膜である。また、ゲート電極１ｐ内にのみ含まれる界面膜１８ａは、５ｅＶ程度の仕事関数値を有する材料、例えば、Ｐｔからなる、数原子層程度の厚さの膜である。
【００９４】
そして、第６実施形態に係る製造方法は、上記構成を有する半導体装置を以下の手順で製造するものとなっている。
【００９５】
本実施形態に係る製造方法による半導体装置の製造時には、図１１Ａに示してあるように、半導体基板１０上に、１ｎｍ程度の厚さの酸化シリコン膜１５、絶縁膜１６、ＭＧ膜１９ｂが、順次、形成されてから、ＭＧ膜１９ｂのＰＭＯＳ側の部分のみを覆う形状のレジストパターン４１が、形成される。
【００９６】
その後、レジストパターン４１をマスクとして、ＭＧ膜１９ｂのＰＭＯＳ側の部分のみに、例えば、Ｐｔイオンが注入される。このイオン注入は、ＭＧ膜１９ｂ・絶縁膜１６界面に到達し得る加速エネルギーで、ドーズ量が２ｘ１０17／cm2程度となるように、行わ
れる。
【００９７】
Ｐｔイオンの注入後には、レジストパターン４１が除去される。その後、Ｐｔを、ＭＧ膜１９ｂ・絶縁膜１６界面に偏析させるための回復アニール処理が行われて、図１２Ｂに示したように、ＭＧ膜１９ｂ・絶縁膜１６界面のＰＭＯＳ側の部分に、Ｐｔからなる薄い界面膜１８ａが形成される。
【００９８】
この後、本実施形態に係る製造方法では、図３Ｆ〜図３Ｋを用いて説明したものと同内容のプロセスが行われる。そして、その基本構成が図１０に示したものとなっている半導体装置が製造される。
【００９９】
以上の説明から明らかなように、この第５実施形態に係る製造方法も、いわば、デュアルメタルプロセスにより製造される半導体装置（図１２参照）相当のものを、２種の金属ゲート膜を作り分けが不要な形で製造できるものとなっている。
【０１００】
従って、本実施形態に係る製造方法によっても、デュアルメタルプロセスにより製造される半導体装置と同性能の半導体装置を、金属ゲート膜を作り分けが不要な形製造できることになる。
【０１０１】
《変形形態》
上記した各実施形態に係る製造方法は、各種の変形を行うことが出来る。例えば、第１〜第４実施形態に係る製造方法を、Ａｌイオンの打ち込みと回復アニール処理により界面膜１８を形成する方法に変形することが出来る。第３、第４実施形態に係る製造方法を、絶縁膜１６の形成後（図５Ｂ）のアニール、Ａｌ含有膜１７のエッチング後（図６Ａ）のアニールが行われない方法、つまり注入イオンの活性化時にＡｌを拡散させる方法に変形することも出来る。第５、第６実施形態に係る製造方法を、いわゆるゲートラストプロセスが採用されているものに変形することも出来る。
【０１０２】
また、各実施形態に係る製造方法を、界面膜１８、１８ａ、１８ｂと直接関係しない部分の構成が上記したものとは異なる半導体装置、例えばＳＯＳ（silicon on sapphire）
基板が用いられた半導体装置、ストレッサ膜２６を備えない半導体装置、ゲート電極１ｎのポリシリコン膜２０にＡｓイオン等が打ち込まれている半導体装置等を製造するものに変形しても良いことは当然のことである。
【０１０３】
以上、開示した技術に関し、更に以下の付記を開示する。
【０１０４】
（付記１）  半導体基板のＰＭＯＳトランジスタ形成領域およびＮＭＯＳトランジスタ形成領域上に、Ｈｆ酸化物を含む絶縁膜を形成する工程と、
前記絶縁膜上にＡｌ含有膜を形成する工程と、
前記ＰＭＯＳトランジスタ形成領域上の前記Ａｌ含有膜を第１マスク層で覆い、前記ＮＭＳトランジスタ形成領域上の前記Ａｌ含有膜を除去する工程と、
前記ＮＭＯＳトランジスタ形成領域上の前記Ａｌ含有膜を除去する工程の後、前記ＰＭＯＳトランジスタ形成領域上及び前記ＮＭＯＳトランジスタ形成領域上にＡｌ膜を形成する工程と、
前記ＮＭＯＳトランジスタ形成領域上の前記Ａｌ膜を第２マスク層で覆い、前記ＰＭＯＳトランジスタ形成領域上の前記Ａｌ膜を除去する工程と、
前記ＰＭＯＳトランジスタ形成領域上の前記Ａｌ膜を除去する工程の後、前記ＰＭＯＳトランジスタ形成領域上および前記ＮＭＯＳトランジスタ形成領域上に金属膜を形成する工程と、
前記金属膜をパターニングして、前記ＰＭＯＳトランジスタ形成領域にＰＭＯＳトランジスタの第１ゲート電極を形成し、前記ＮＭＯＳトランジスタ形成領域にＮＭＯＳトランジスタの第２ゲート電極を形成する工程と、
前記ＰＭＯＳトランジスタ形成領域に、前記第１ゲート電極をマスクとして第１不純物注入を行い、ＰＭＯＳトランジスタの第１ソースドレイン電極を形成する工程と、
前記ＮＭＯＳトランジスタ形成領域に、前記第２ゲート電極をマスクとして第２不純物注入を行い、ＮＭＯＳトランジスタの第２ソースドレイン電極を形成する工程と、
を有する半導体装置の製造方法。
【０１０５】
（付記２）  半導体基板のＰＭＯＳトランジスタ形成領域およびＮＭＯＳトランジスタ形成領域上に、Ｓｉ酸化物を含む第１絶縁膜を形成する工程と、
前記第１絶縁膜上にＡｌ含有膜を形成する工程と、
前記ＰＭＯＳトランジスタ形成領域上の前記Ａｌ含有膜を第１マスク層で覆い、前記ＰＭＯＳトランジスタ形成領域上の前記Ａｌ含有膜を除去する工程と、
前記ＮＭＯＳトランジスタ形成領域上の前記Ａｌ含有膜を除去する工程の後、前記ＰＭＯＳトランジスタ形成領域上及び前記ＮＭＯＳトランジスタ形成領域上にＨｆ酸化物を含む第２絶縁膜を形成する工程と、
前記第２絶縁膜上にＡｌ膜を形成する工程と、
前記ＮＭＯＳトランジスタ形成領域上の前記Ａｌ膜を第２マスク層で覆い、前記ＰＭＯＳトランジスタ形成領域上の前記Ａｌ膜を除去する工程と、
前記ＰＭＯＳトランジスタ形成領域上の前記Ａｌ膜を除去する工程の後、前記ＰＭＯＳトランジスタ形成領域上および前記ＮＭＯＳトランジスタ形成領域上に金属膜を形成する工程と、
前記金属膜をパターニングして、前記ＰＭＯＳトランジスタ形成領域にＰＭＯＳトランジスタの第１ゲート電極を形成し、前記ＮＭＯＳトランジスタ形成領域にＮＭＯＳトランジスタの第２ゲート電極を形成する工程と、
前記ＰＭＯＳトランジスタ形成領域に、前記第１ゲート電極をマスクとして第１不純物注入を行い、ＰＭＯＳトランジスタの第１ソースドレイン電極を形成する工程と、
前記ＮＭＯＳトランジスタ形成領域に、前記第２ゲート電極をマスクとして第２不純物注入を行い、ＮＭＯＳトランジスタの第２ソースドレイン電極を形成する工程と、
を有する半導体装置の製造方法。
【０１０６】
（付記３）  半導体基板のＰＭＯＳトランジスタ形成領域およびＮＭＯＳトランジスタ形成領域上に、Ｈｆ酸化物を含む絶縁膜を形成する工程と、
前記絶縁膜上にＡｌ含有膜を形成する工程と、
前記ＰＭＯＳトランジスタ形成領域上の前記Ａｌ含有膜を第１マスク層で覆い、前記ＰＭＯＳトランジスタ形成領域上の前記Ａｌ含有膜を除去する工程と、
前記ＮＭＯＳトランジスタ形成領域上の前記Ａｌ含有膜を除去する工程の後、前記ＰＭＯＳトランジスタ形成領域上及び前記ＮＭＯＳトランジスタ形成領域上にＳｉ層を形成する工程と、
前記Ｓｉ層をパターニングして、前記ＰＭＯＳトランジスタ形成領域に第１パターン電極を形成し、前記ＮＭＯＳトランジスタ形成領域にＮＭＯＳトランジスタの第２パターン電極を形成する工程と、
前記ＰＭＯＳトランジスタ形成領域に、前記第１パターン電極をマスクとして第１不純物注入を行い、ＰＭＯＳトランジスタの第１ソースドレイン電極を形成する工程と、
前記ＮＭＯＳトランジスタ形成領域に、前記第２パターン電極をマスクとして第２不純物注入を行い、ＮＭＯＳトランジスタの第２ソースドレイン電極を形成する工程と、
前記第１ソースドレイン電極および前記第２ソースドレイン電極を形成する工程の後、前記第１パターン電極、前記第２パターン電極、第１ソースドレインおよび電極第２ソースドレイン電極上に層間絶縁膜を形成する工程と、
前記層間絶縁膜を研磨し、前記第１パターン電極及び前記第２パターン電極の上面を露出させる工程と、
前記層間絶縁膜の研磨の後、前記第１パターン電極及び前記第２パターン電極の上面を除去する工程と、
前記ＮＭＯＳトランジスタ形成領域上の前記Ａｌ膜を第２マスク層で覆い、前記ＰＭＯＳトランジスタ形成領域上の前記Ａｌ膜を除去する工程と、
前記ＰＭＯＳトランジスタ形成領域上の前記Ａｌ膜を除去する工程の後、前記ＰＭＯＳトランジスタ形成領域上およびＮＭＯＳトランジスタ形成領域上に金属膜を形成する工程と
を有する半導体装置の製造方法。
【０１０７】
（付記４）  半導体基板のＰＭＯＳトランジスタ形成領域およびＮＭＯＳトランジスタ形成領域上に、Ｓｉ酸化物を含む第１絶縁膜を形成する工程と、
前記第１絶縁膜上にＡｌ含有膜を形成する工程と、
前記ＰＭＯＳトランジスタ形成領域上の前記Ａｌ含有膜を第１マスク層で覆い、前記ＮＭＯＳトランジスタ形成領域上の前記Ａｌ含有膜を除去する工程と、
前記ＮＭＯＳトランジスタ形成領域上の前記Ａｌ含有膜を除去する工程の後、前記ＰＭＯＳトランジスタ形成領域上および前記ＮＭＯＳトランジスタ形成領域上にＨｆ酸化物を含む第２絶縁膜を形成する工程と、
前記第２絶縁膜上にＳｉ層を形成する工程と、
前記Ｓｉ層をパターニングして、前記ＰＭＯＳトランジスタ形成領域に第１パターン電極を形成し、前記ＮＭＯＳトランジスタ形成領域にＮＭＯＳトランジスタの第２パターン電極を形成する工程と、
前記ＰＭＯＳトランジスタ形成領域に、前記第１パターン電極をマスクとして第１不純物注入を行い、ＰＭＯＳトランジスタの第１ソースドレイン電極を形成する工程と、
前記ＮＭＯＳトランジスタ形成領域に、前記第２パターン電極をマスクとして第２不純物注入を行い、ＮＭＯＳトランジスタの第２ソースドレイン電極を形成する工程と、
前記第１ソースドレイン電極および前記第２ソースドレイン電極を形成する工程の後、前記第１パターン電極、前記第２パターン電極、第１ソースドレインおよび電極第２ソースドレイン電極上に層間絶縁膜を形成する工程と、
前記層間絶縁膜を研磨し、前記第１パターン電極及び第２パターン電極の上面を露出させる工程と、
前記層間絶縁膜の研磨の後、前記第１パターン電極及び第２パターン電極の上面を除去する工程と、
前記第１パターン電極および前記第２パターン電極を除去する工程の後、ＰＭＯＳトランジスタ形成領域上およびＮＭＯＳトランジスタ形成領域上にＡｌ膜を形成する工程と、
前記ＮＭＯＳトランジスタ形成領域上の前記Ａｌ膜を第２マスク層で覆い、前記ＰＭＯＳトランジスタ形成領域上の前記Ａｌ膜を除去する工程と、
前記ＰＭＯＳトランジスタ形成領域上の前記Ａｌ膜を除去する工程の後、前記ＰＭＯＳトランジスタ形成領域上および前記ＮＭＯＳトランジスタ形成領域上に金属膜を形成する
工程と、
を有する半導体装置の製造方法。
【０１０８】
（付記５）  前記金属層はＴｉＮ層であることを特徴とする、付記１乃至付記４のいずれか１項に記載の半導体装置の製造方法。
【０１０９】
（付記６）  前記ＰＭＯＳトランジスタ形成領域上のＡｌ含有膜を第１マスク層で覆い、前記ＮＭＯＳトランジスタ形成領域上の前記Ａｌ含有膜を除去する工程の後、前記Ａｌ膜を形成する工程の前に、熱処理により、前記ＰＭＯＳトランジスタ形成領域上の前記Ａｌ含有膜のＡｌを前記絶縁膜中に拡散させることを特徴とする、付記１又は付記３に記載の半導体装置の製造方法。
【０１１０】
（付記７）  前記第２絶縁膜を形成する工程の後、前記Ａｌ膜を形成する工程の前に、
熱処理により、前記ＰＭＯＳトランジスタ形成領域上の前記Ａｌ含有膜のＡｌを前記第１絶縁膜中に拡散させることを特徴とする、付記２又は付記４に記載の半導体装置の製造方法。
【０１１１】
（付記８）  半導体基板のＰＭＯＳトランジスタ形成領域およびＮＭＯＳトランジスタ形成領域上に、Ｈｆ酸化物を含む絶縁膜を形成する工程と、
前記絶縁膜上に金属膜を形成する工程と、
前記金属膜をパターニングして、前記ＰＭＯＳトランジスタ形成領域にＰＭＯＳトランジスタの第１ゲート電極を形成し、前記ＮＭＯＳトランジスタ形成領域にＮＭＯＳトランジスタの第２ゲート電極を形成する工程と、
前記ＰＭＯＳトランジスタ形成領域に、前記第１ゲート電極をマスクとして第１不純物注入を行い、ＰＭＯＳトランジスタの第１ソースドレイン電極を形成する工程と、
前記ＮＭＯＳトランジスタ形成領域に、前記第２ゲート電極をマスクとして第２不純物注入を行い、ＮＭＯＳトランジスタの第２ソースドレイン電極を形成する工程と、
前記金属膜を形成する工程と前記金属膜をパターニングする工程との間に行われる、前記金属膜上の前記ＮＭＯＳトランジスタ形成領域上の部分に、前記金属膜と前記絶縁膜との界面に偏析させることにより前記第１ゲート電極の仕事関数値を調整するためのイオンを打ち込む工程と、
を有する半導体装置の製造方法。
【０１１２】
（付記９）  半導体基板のＰＭＯＳトランジスタ形成領域およびＮＭＯＳトランジスタ形成領域上に、Ｈｆ酸化物を含む絶縁膜を形成する工程と、
前記絶縁膜上に金属膜を形成する工程と、
前記金属膜をパターニングして、前記ＰＭＯＳトランジスタ形成領域にＰＭＯＳトランジスタの第１ゲート電極を形成し、前記ＮＭＯＳトランジスタ形成領域にＮＭＯＳトランジスタの第２ゲート電極を形成する工程と、
前記ＰＭＯＳトランジスタ形成領域に、前記第１ゲート電極をマスクとして第１不純物注入を行い、ＰＭＯＳトランジスタの第１ソースドレイン電極を形成する工程と、
前記ＮＭＯＳトランジスタ形成領域に、前記第２ゲート電極をマスクとして第２不純物注入を行い、ＮＭＯＳトランジスタの第２ソースドレイン電極を形成する工程と、
前記金属膜を形成する工程と前記金属膜をパターニングする工程との間に行われる、前記金属膜上の前記ＰＭＯＳトランジスタ形成領域上の部分に、前記金属膜と前記絶縁膜との界面に偏析させることにより前記第２ゲート電極の仕事関数値を調整するためのイオンを打ち込む工程と、
を有する半導体装置の製造方法。
【０１１３】
（付記１０）  半導体基板上にＰＭＯＳトランジスタとＮＭＯＳトランジスタとが形成
されている半導体装置であって、
前記ＰＭＯＳトランジスタが、Ｈｆ系酸化物からなるゲート絶縁膜上に金属ゲート膜が設けられているゲート電極を有し、
前記ＮＭＯＳトランジスタが、Ｈｆ系酸化物からなるゲート絶縁膜上にＡｌ膜を介して金属ゲート膜が設けられているゲート電極を有する
ことを特徴とする半導体装置。
【０１１４】
（付記１１）  熱処理により、仕事関数値を調整するために打ち込まれた前記イオンを前記金属膜と前記絶縁膜との界面に偏析させる工程をさらに含むことを特徴とする、付記８又は付記９に記載の半導体装置の製造方法。
【０１１５】
（付記１２）  前記第１不純物注入及び前記第２不純物注入により注入された不純物を活性化するための活性化アニールとして、ミリ秒アニールを行うことを特徴とする、付記１又は付記２に記載の半導体装置の製造方法。
【０１１６】
（付記１３）  半導体基板上にＰＭＯＳトランジスタとＮＭＯＳトランジスタとが形成されている半導体装置であって、
前記ＰＭＯＳトランジスタが、Ｈｆ系酸化物からなるゲート絶縁膜上に界面膜を介して金属ゲート膜が設けられているゲート電極を有し、
前記ＮＭＯＳトランジスタが、Ｈｆ系酸化物からなるゲート絶縁膜上に金属ゲート膜が設けられているゲート電極を有し、
その仕事関数値が、前記界面膜を設けずに形成した前記ＰＭＯＳトランジスタのゲート電極の仕事関数値よりも小さい材料により、前記界面膜が形成されている
ことを特徴とする半導体装置。
【０１１７】
（付記１４）  半導体基板上にＰＭＯＳトランジスタとＮＭＯＳトランジスタとが形成されている半導体装置であって、
前記ＰＭＯＳトランジスタが、Ｈｆ系酸化物からなるゲート絶縁膜上に金属ゲート膜が設けられているゲート電極を有し、
前記ＮＭＯＳトランジスタが、Ｈｆ系酸化物からなるゲート絶縁膜上に界面膜を介して金属ゲート膜が設けられているゲート電極を有し、
その仕事関数値が、前記界面膜を設けずに形成した前記ＮＭＯＳトランジスタのゲート電極の仕事関数値よりも小さい材料により、前記界面膜が形成されている
ことを特徴とする半導体装置。
【符号の説明】
【０１１８】
１ｐ、１ｎ  ゲート電極
２ｐ、２ｎ  ソースドレイン電極
１０  半導体基板
１１  Ｎウェル
１２  素子分離領域
１３  Ｐウェル
１５  酸化シリコン膜
１６、１６ａ  絶縁膜
１７  Ａｌ含有膜
１８  界面膜
１９、１９ａ、１９ｂ  金属ゲート膜（ＭＧ膜）
２０、２７  ポリシリコン膜
２２  サイドウォール
２５  ストレッサ膜
２６  シリサイド膜
２８  層間絶縁膜
２９  ＴｉＡｌ膜
【図１Ａ】
0005432621.tif 000002
【図１Ｂ】
0005432621.tif 000003
【図１Ｃ】
0005432621.tif 000004
【図１Ｄ】
0005432621.tif 000005
【図２】
0005432621.tif 000006
【図３】
0005432621.tif 000007
【図４Ａ】
0005432621.tif 000008
【図４Ｂ】
0005432621.tif 000009
【図４Ｃ】
0005432621.tif 000010
【図４Ｄ】
0005432621.tif 000011
【図４Ｅ】
0005432621.tif 000012
【図４Ｆ】
0005432621.tif 000013
【図４Ｇ】
0005432621.tif 000014
【図４Ｈ】
0005432621.tif 000015
【図４Ｉ】
0005432621.tif 000016
【図４Ｊ】
0005432621.tif 000017
【図４Ｋ】
0005432621.tif 000018
【図５Ａ】
0005432621.tif 000019
【図５Ｂ】
0005432621.tif 000020
【図５Ｃ】
0005432621.tif 000021
【図５Ｄ】
0005432621.tif 000022
【図５Ｅ】
0005432621.tif 000023
【図５Ｆ】
0005432621.tif 000024
【図６Ａ】
0005432621.tif 000025
【図６Ｂ】
0005432621.tif 000026
【図６Ｃ】
0005432621.tif 000027
【図６Ｄ】
0005432621.tif 000028
【図６Ｅ】
0005432621.tif 000029
【図６Ｆ】
0005432621.tif 000030
【図６Ｇ】
0005432621.tif 000031
【図６Ｈ】
0005432621.tif 000032
【図６Ｉ】
0005432621.tif 000033
【図６Ｊ】
0005432621.tif 000034
【図７Ａ】
0005432621.tif 000035
【図７Ｂ】
0005432621.tif 000036
【図８】
0005432621.tif 000037
【図９Ａ】
0005432621.tif 000038
【図９Ｂ】
0005432621.tif 000039
【図９Ｃ】
0005432621.tif 000040
【図１０】
0005432621.tif 000041
【図１１Ａ】
0005432621.tif 000042
【図１１Ｂ】
0005432621.tif 000043
【図１２】
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【図１３】
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