(57)【特許請求の範囲】
【請求項１】
半導体基板上に形成されたトランジスタを構成する半導体装置であって、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に接して形成された第１の導電膜と、
前記第１の導電膜上に接して形成されたシリコン材料を含む中間層と、
前記第１の導電膜の上面上に接して形成されており、且つ、前記中間層の側壁に接して形成された第２の導電膜と、
前記中間層上に接して形成された第３の導電膜とを備え、
前記第２の導電膜は、前記第３の導電膜の側壁にさらに接して形成されている、ことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第３の導電膜は、シリサイド材料又は金属材料からなる、ことを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記第３の導電膜が、前記シリサイド材料からなる場合に、
前記第３の導電膜は、Ｎｉ、Ｃｏ、Ｔｉ、Ｗ、Ｐｔ、及びＭｏからなる群のうちから選択される少なくとも１つを含んでいる、ことを特徴とする半導体装置。
【請求項４】
請求項１〜３のうちのいずれか１項に記載の半導体装置において、
前記中間層は、シリコンを主成分とする材料であって、ポリシリコン、アモルファスシリコン、又はポーラスシリコンからなる、ことを特徴とする半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記シリコンを主成分とする材料は、ノンドープシリコン膜又はシリコン以外の原子が導入されたドープトシリコン膜であり、
前記ドープトシリコン膜は、Ｐ（燐）、Ａｓ（砒素）、Ｂ（ホウ素）、Ｉｎ（インジウム）、Ｎ（窒素）、Ｃ（炭素）、Ｆ（フッ素）、Ｎ（窒素）、Ｏ（酸素）、Ｇｅ（ゲルマニウム）、Ｐｔ（白金）、Ｎｉ（ニッケル）、Ｃｏ（コバルト）、Ｔｉ（チタン）、Ｆｅ（鉄）、Ｗ（タングステン）、及び、Ｍｏ（モリブデン）からなる群のうちから選択される少なくとも１つをドーピングした材料からなる膜である、ことを特徴とする半導体装置。
【請求項６】
請求項４に記載の半導体装置において、
前記中間層は、前記シリコンを主成分とする材料の内部に、前記半導体基板の主面に垂直な面にＰＮ接合を有するように、Ｐ型キャリア及びＮ型キャリアを含んでいる、ことを特徴とする半導体装置。
【請求項７】
請求項４に記載の半導体装置において、
前記中間層は、前記シリコンを主成分とする材料の内部に、前記半導体基板の主面に平行な面にＰＮ接合を有するように、Ｐ型キャリア及びＮ型キャリアを含んでいる、ことを特徴とする半導体装置。
【請求項８】
請求項１〜３のうちのいずれか１項に記載の半導体装置において、
前記中間層は、絶縁膜材料であって、シリコン酸化膜、シリコン窒化膜、又は、シリコン酸窒化膜からなる、ことを特徴とする半導体装置。
【請求項９】
請求項１〜３のうちのいずれか１項に記載の半導体装置において、
前記中間層は、シリコンを主成分とする材料と絶縁膜材料との積層膜からなり、
前記シリコンを主成分とする材料は、ポリシリコン、アモルファスシリコン、又はポーラスシリコンからなり、
前記絶縁膜材料は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、イットリウム酸化膜、アルミ酸化膜、又は、アルミ窒化膜からなる、ことを特徴とする半導体装置。
【請求項１０】
請求項１〜３のうちのいずれか１項に記載の半導体装置において、
前記中間層は、前記トランジスタを構成するゲート電極のチャネル面に対して応力を印加又は開放する膜であって、シリコン窒化膜、ポーラスシリコン膜、シリサイド膜、ＳｉＧｅ膜、又はＳｉＣ膜からなる、ことを特徴とする半導体装置。
【請求項１１】
請求項１〜３のうちのいずれか１項に記載の半導体装置において、
前記中間層は、光を透過する膜であって、シリコン酸化膜、シリコン窒化膜、又は、シリコン酸窒化膜からなる、ことを特徴とする半導体装置。
【請求項１２】
請求項１〜１１のうちのいずれか１項に記載の半導体装置において、
前記第１の導電膜は、前記トランジスタを構成するゲート電極の閾値設定用の膜であって、Ｔｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ、Ｃｒ、Ｍｏ、及びＷからなる群のうちから選択される少なくとも１つの金属よりなる金属膜、又は、これらの金属群のうちから選択される少なくとも１つの金属の窒化物、珪化物、若しくは炭化物からなる膜であり、Ｔｉ、Ｔａ、Ｚｒ、Ｈｆ、又はＮｂからなる前記窒化物は、正規組成を有さないＮの量が少ない膜である、ことを特徴とする半導体装置。
【請求項１３】
請求項１〜１１のうちのいずれか１項に記載の半導体装置において、
前記第１の導電膜は、前記トランジスタを構成するゲート電極の閾値設定用の膜であって、Ｎｉ、Ｐｄ、Ｐｔ、Ｃｏ、Ｒｈ、Ｒｕ、Ｃｕ、Ａｇ、及びＡｕからなる群のうちから選択される少なくとも１つの金属よりなる金属膜、これらの金属群のうちから選択される少なくとも１つの金属の窒化物、珪化物、炭化物、若しくは酸化物からなる膜、ＴｉＮ、ＴａＮ、ＺｒＮ、ＨｆＮ、若しくはＮｂＮの正規組成を有する膜からなるＴｉ、Ｔａ、Ｚｒ、Ｈｆ、若しくはＮｂの窒化物、Ｒｕ酸化物からなる膜、又はＩｒ酸化物からなる膜である、ことを特徴とする半導体装置。
【請求項１４】
請求項１〜１１のうちのいずれか１項に記載の半導体装置において、
前記第１の導電膜は、前記トランジスタを構成するゲート電極の内部において、前記半導体基板の主面に垂直な面で断線している、ことを特徴とする半導体装置。
【請求項１５】
請求項１〜１４のうちのいずれか１項に記載の半導体装置において、
前記第２の導電膜は、金属膜からなる、ことを特徴とする半導体装置。
【請求項１６】
請求項１５に記載の半導体装置において、
前記第２の導電膜は、Ｔｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ、Ｃｒ、Ｍｏ、及びＷからなる群のうちから選択される少なくとも１つの金属よりなる金属膜、又は、これらの金属群のうちから選択される少なくとも１つの金属の窒化物、珪化物、若しくは炭化物からなる膜であり、Ｔｉ、Ｔａ、Ｚｒ、Ｈｆ、又はＮｂからなる前記窒化物は、正規組成を有さないＮの量が少ない膜である、ことを特徴とする半導体装置。
【請求項１７】
請求項１５に記載の半導体装置において、
前記第２の導電膜は、前記トランジスタを構成するゲート電極の閾値設定用の膜であって、Ｎｉ、Ｐｄ、Ｐｔ、Ｃｏ、Ｒｈ、Ｒｕ、Ｃｕ、Ａｇ、及びＡｕからなる群のうちから選択される少なくとも１つの金属よりなる金属膜、これらの金属群のうちから選択される少なくとも１つの金属の窒化物、珪化物、炭化物、若しくは酸化物からなる膜、ＴｉＮ、ＴａＮ、ＺｒＮ、ＨｆＮ、若しくはＮｂＮの正規組成を有する膜からなるＴｉ、Ｔａ、Ｚｒ、Ｈｆ、若しくはＮｂの窒化物、Ｒｕ酸化物からなる膜、又はＩｒ酸化物からなる膜である、ことを特徴とする半導体装置。
【請求項１８】
請求項１５に記載の半導体装置において、
前記第２の導電膜の材料は、前記第１の導電膜の材料と同じである、ことを特徴とする半導体装置。
【請求項１９】
請求項１５に記載の半導体装置において、
前記第２の導電膜は、内側導電膜及び外側導電膜の積層膜からなり、
前記内側導電膜は、低抵抗膜であって、Ｔｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ、Ｃｒ、Ｍｏ、Ｗ、Ｎｉ、Ｐｄ、Ｐｔ、Ｃｏ、Ｒｈ、Ｒｕ、Ｃｕ、Ａｇ、又はＡｕからなり、
前記外側導電膜は、耐酸化膜であって、ＴｉＮ若しくはＴａＮの窒化物、Ｉｒ酸化物若しくはＲｕ酸化物、Ｐｔ、又はＡｕからなる、ことを特徴とする半導体装置。
【請求項２０】
請求項１〜１４のうちのいずれか１項に記載の半導体装置において、
前記第２の導電膜は、シリサイド膜からなる、ことを特徴とする半導体装置。
【請求項２１】
請求項２０に記載の半導体装置において、
前記第２の導電膜は、Ｎｉ、Ｃｏ、Ｔｉ、Ｗ、Ｐｔ、及びＭｏからなる群のうちから選択される少なくとも１つを含んでいる、ことを特徴とする半導体装置。
【請求項２２】
請求項２０に記載の半導体装置において、
前記第２の導電膜は、内側導電膜及び外側導電膜の積層膜からなり、
前記内側導電膜は、低抵抗膜であって、Ｎｉ、Ｃｏ、Ｔｉ、Ｗ、Ｐｔ、及びＭｏからなる群のうちから選択される少なくとも１つを含んでおり、
前記外側導電膜は、耐酸化膜であって、ＴｉＮ若しくはＴａＮの窒化物、Ｉｒ酸化物若しくはＲｕ酸化物、Ｐｔ、又はＡｕからなる、ことを特徴とする半導体装置。
【請求項２３】
請求項２に記載の半導体装置において、
前記第２の導電膜は、シリサイド膜からなり、
前記第３の導電膜が、前記シリサイド材料からなる場合に、
前記第２の導電膜の材料は、前記第３の導電膜の材料と同じである、ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明に開示される技術は、半導体装置及びその製造方法に関する。具体的には、電界効果トランジスタを含む半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
近年、半導体装置の高度集積化及び微細化に伴い、トランジスタにおいても微細化が急速に進められている。トランジスタのゲート絶縁膜においては、これに伴って、薄膜化が進んでおり、現在、ＥＯＴ（等価酸化膜厚）で、約２．０nm以下にまで進められている。このように、ゲート絶縁膜が薄膜化すると、従来のＳｉＯ２膜からなるゲート絶縁膜では、リーク電流が増大して無視できない値となる。そこで、ゲート絶縁膜として、高誘電率膜（以下、High-k膜という）が用いられている。High-k膜をゲート絶縁膜として用いることにより、実際の物理的膜厚を厚く確保してトンネル電流を抑えつつ、ＥＯＴを薄くして消費電力の低下を図ることができる。
【０００３】
一方、ゲート電極においては、トランジスタの微細化に伴い、電極の空乏化による容量の低下が問題となっている。従来のポリシリコンからなるゲート電極の場合、この容量の低下は、シリコン酸化膜の膜厚に換算すると、約０．５nmの膜厚増に相当するため、ゲート電極の膜厚と比較すると、無視できない値となる。そこで、ゲート電極においては、従来のポリシリコンに代えて、メタルを用いることが考えられている。メタルゲート電極を用いる場合には、上述したような空乏化の問題を抑えることができる。
【０００４】
ところで、従来のように、ポリシリコン膜を用いたゲート電極の場合、フォトリソグラフィ法及びイオン注入法により、ｐチャネル領域及びｎチャネル領域、即ち、２種類の仕事関数を有する領域を、容易に作り分けることができる。そして、例えば、ゲート電極にポリシリコン膜を用いたＣＭＯＳＦＥＴ（Complementary Metal Oxide Semiconductor Field Effect Transistor）を形成する場合、ｎＭＯＳＦＥＴのゲート電極には、ｎ＋ＰｏｌｙＳｉを用いて、ｐＭＯＳＦＥＴのゲート電極には、ｐ＋ＰｏｌｙＳｉを用いることにより、低い閾値を得る方法（Dual Work Function）が、広く用いられている。
【０００５】
しかしながら、一般に、メタルゲート電極に関しては、このポリシリコンゲート電極を用いる場合に相当する方法、即ち、１種類の膜を堆積した後に、それぞれの領域に、それぞれの型の不純物を注入するため、仕事関数を容易に変動させることが困難である。その結果、ｎチャネル領域及びｐチャネル領域のメタルゲート電極に単一又は異なる金属材料を用いる場合、メタルゲート電極のこれらの金属材料にフッ素又は炭素を注入するなどの方法が検討されている（例えば、特許文献１参照）。
【０００６】
また、メタルゲート電極の形成方法に関しても、大きく２種類のプロセスが検討されている。即ち、フォトリソグラフィ法でゲートレジストパターンを形成し、ゲート電極を加工する段階で予めメタル電極層を形成する方法（ゲートファーストプロセス）と、フォトリソグラフィでゲートレジストパターンを形成し、ゲート電極を加工した後の工程で改めてメタル電極層を形成する方法（ゲートラストプロセス）とがある。ゲートファーストプロセスは、メタルゲート電極を採用する前のポリシリコンゲート電極の形成方法とほぼ同じプロセスフローで形成できる。このため、ゲート電極に存在する半導体基板とゲート絶縁膜と金属層とシリコン層とのそれぞれの界面形成に必要な高温のアニールなどの適用が可能である。
【０００７】
一方、ゲートラストプロセスは、一旦形成したゲート電極についてゲート電極内部のシリコン層及び金属層などの除去工程、金属層の埋め込み工程、及び金属層の除去・研磨工程などの多数の工程追加が必要となるため、プロセスコストが高くなる。また、トランジスタ形成に必要なエクステンション注入及びソースドレイン注入を行った後に、上記ゲート電極に存在する界面を形成する必要がある。このため、高温の熱処理などはトランジスタの性能劣化の要因となり、十分な熱処理を入れることができない。したがって、プロセスを形成するための難易度が高く、トランジスタのばらつきに対する十分な配慮が必要となる。
【０００８】
そこで、低コストであって、今後のＣＭＯＳデバイス形成に有望なゲートファーストプロセスが多く検討されており、ＣＭＯＳを形成する場合には、一般的に以下のように形成される。
【０００９】
図２３（ａ）〜（ｄ）、図２４（ａ）〜（ｄ）、並びに図２５（ａ）及び（ｂ）は、従来の半導体装置の製造方法を工程順に示す断面図である。なお、各図における紙面に向かって左側の領域がｎチャネル型ＭＩＳトランジスタが形成される領域１００Ｎであり、紙面に向かって右側の領域がｐチャネル型ＭＩＳトランジスタが形成される領域１００Ｐである。
【００１０】
まず、図２３（ａ）に示すように、半導体基板１０１に素子分離１０２を形成した後、半導体基板１０１における領域１００Ｎにｐウェル、領域１００Ｐにｎウェルを形成する。続いて、半導体基板１０１の全面に、例えばＨｆＯ２膜などからなるHigh-k膜をゲート絶縁膜１０５として形成する。続いて、ゲート絶縁膜１０５上に、メタルゲート電極用の金属膜である例えばＴｉＮなどをゲート電極材料１０７として堆積する。
【００１１】
次に、図２３（ｂ）に示すように、領域１００Ｐのみを開口するレジストパターン１０８を形成した後、該レジストパターン１０８をマスクに用いてゲート電極材料１０７に炭素原子をイオン注入することにより、ｐＭＩＳ用金属材料１０９を形成する。続いて、レジストパターン１０８を除去する。
【００１２】
次に、図２３（ｃ）に示すように、領域１００Ｎのみを開口するレジストパターン１１０を形成した後、該レジストパターン１１０をマスクに用いてゲート電極材料１０７にフッ素原子をイオン注入することにより、ｎＭＩＳ用金属材料１１１を形成する。続いて、レジストパターン１１０を除去する。
【００１３】
次に、図２３（ｄ）に示すように、半導体基板１０１の全面に、ポリシリコン膜をゲート電極材料１１２として堆積する。
【００１４】
次に、図２４（ａ）に示すように、ゲートレジストパターン１１３を形成する。
【００１５】
次に、図２４（ｂ）に示すように、ゲートレジストパターン１１３をマスクに用いて、ゲート電極材料１１２をゲート電極形状に加工する。
【００１６】
次に、図２４（ｃ）に示すように、ゲートレジストパターン１１３を除去する。続いて、異方性エッチングにより、ゲート絶縁膜１０５が露出するまで、ｐＭＩＳ用金属材料１０９及びｎＭＩＳ用金属材料１１１を除去する。続いて、ｐＭＩＳ用金属材料１０９及びｎＭＩＳ用金属材料１１１を除去した後に、露出しているゲート絶縁膜１０５とその下層の界面層１０６をウェットエッチング等で除去する。
【００１７】
次に、図２４（ｄ）に示すように、半導体基板１０１の全面に、ＴＥＯＳ膜又はＳｉＮ膜などの絶縁膜を堆積した後、異方性ドライエッチによるエッチバックを行うことにより、オフセットサイドウォール１１４を形成する。続いて、領域１００Ｎにおける半導体基板１０１の表面及び領域１００Ｐにおける半導体基板１０１の表面に、それぞれイオン注入によるエクステンション注入層１１５を形成する。
【００１８】
次に、図２５（ａ）に示すように、半導体基板１０１の全面に、ＴＥＯＳ膜又はＮＳＧ膜などの酸化膜をサイドウォール下層膜１１６として堆積した後、ＳｉＮ膜をサイドウォール上層膜１１７として堆積する。続いて、サイドウォール下層膜１１６及びサイドウォール上層膜１１７の積層膜に対して、異方性ドライエッチングによるエッチバックを行うことにより、オフセットサイドウォール１１４、サイドウォール下層膜１１６、及びサイドウォール上層膜１１７からなるサイドウォール１１８を形成する。
【００１９】
さらに、領域１００ＮにＡｓ（砒素）及びＰ（燐）をイオン流入すると共に、領域１００ＰにＢ（ホウ素）をイオン注入することにより、ソース・ドレイン注入層１１９を形成する。続いて、活性化熱処理を行うことにより、イオン注入で導入した不純物を活性化する。
【００２０】
次に、図２５（ｂ）に示すように、半導体基板１０１の全面に、スパッタ法などを用いて高融点金属であるＮｉなどを堆積し、シリサイド化熱処理を加えた後、シリサイド未反応領域をウェットエッチにより除去する。これにより、半導体基板１０１の表面におけるソース・ドレイン注入層１１９の表面、及びゲート電極材料１１２の表面に、それぞれシリサイド層１２１を形成する。
【先行技術文献】
【特許文献】
【００２１】
【特許文献１】特開２００６−１５７０１５号公報
【発明の概要】
【発明が解決しようとする課題】
【００２２】
しかし、上記従来の半導体装置におけるメタルゲート電極の積層構造では、シリサイド層１２１とゲート電極材料１１２との境界に界面が形成され、加えて、メタルゲート電極に特有であるゲート電極材料１１２とｐＭＩＳ用金属材料１０９との境界、及びゲート電極材料１１２とｎＭＩＳ用金属材料１１１との境界に界面層が新たに形成された。ｐＭＩＳ用金属材料１０９及びｎＭＩＳ用金属材料１１１の金属表面には、該表面に酸素が存在する場合に自然酸化膜が形成されるため、界面抵抗が上昇しやすい。特に、酸素の他に、窒素又は炭素などの結合を持たない金属が表面に存在する場合には、特に顕著に自然酸化膜が形成されやすい傾向にあり、金属表面においてはダングリングボンドが多数存在することから特に酸化されやすい。
【００２３】
現在では、デバイスの高速動作の必要性から、トランジスタの性能向上と、トランジスタの信号遅延に関する抵抗及び容量の低減とが必要となっている。このため、デバイスの微細化が進んだことにより、ゲート電極の面積が小さくなり、実効的な界面抵抗が無視できなくなっている。この界面抵抗の上昇により、デバイスの高速動作に対する遅延が発生し、その結果、性能劣化又はデバイスの消費電力の上昇による不具合が発生している。
【００２４】
さらに、ゲート電極内のゲート電極材料１１２であるシリコンと金属との界面抵抗は、シリコンの導電性が小さいと上昇するが、シリコンの導電性を確保するためには適切なドーパントの導入が不可欠となる。そこで、ソース・ドレイン注入によりドーパントを導入する方法があるが、近年、トランジスタの性能向上を目的としてソース・ドレイン注入の深さが浅くなっているため、ドーパントが界面まで十分に行き届かない状況となってきている。これを回避するため、領域１００Ｎ及び領域１００Ｐにおけるゲート電極材料１１２に予め同一のドーパントを導入した場合には、ゲート電極内にＰＮ接合が形成されるため問題解決とはならないので、領域１００Ｎ及び領域１００Ｐにおけるゲート電極材料１１２にそれぞれドーパントを導入する必要があり、工程の追加によるコスト増加が懸念されている。
【００２５】
前記に鑑み、本発明の目的は、メタルゲート電極内に基板面に対して平行な金属とシリコンなどとの境界又はシリサイドとシリコンなどとの境界を含むメタルゲート電極において、トランジスタの接続抵抗が小さく、高速動作時のトランジスタの遅延又はトランジスタの特性ばらつきなどの特性劣化の懸念がなく、且つ、低コストな構造を有する半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【００２６】
前記の目的を達成するため、本発明の一側面に係る半導体装置及びその製造方法について、以下にその例示的な構成及び方法を挙げる。
【００２７】
本発明の一側面の半導体装置は、半導体基板上に形成されたトランジスタを構成する半導体装置であって、半導体基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に接して形成された第１の導電膜と、第１の導電膜上に接して形成されたシリコン材料を含む中間層と、第１の導電膜上に接して形成されており、且つ、中間層の側壁に接して形成された第２の導電膜とを備えている。
【００２８】
本発明の一側面の半導体装置において、請求項１に記載の半導体装置において、中間層上に接して形成された第３の導電膜をさらに備えており、第２の導電膜は、第３の導電膜の側壁にさらに接して形成されていてもよい。
【００２９】
本発明の一側面の半導体装置において、第３の導電膜は、シリサイド材料又は金属材料からなってもよい。
【００３０】
この場合、第３の導電膜が、シリサイド材料からなる場合に、第３の導電膜は、Ｎｉ、Ｃｏ、Ｔｉ、Ｗ、Ｐｔ、及びＭｏからなる群のうちから選択される少なくとも１つを含んでいてもよい。
【００３１】
本発明の一側面の半導体装置において、中間層は、シリコンを主成分とする材料であって、ポリシリコン、アモルファスシリコン、又はポーラスシリコンからなってもよい。
【００３２】
この場合、シリコンを主成分とする材料は、ノンドープシリコン膜又はシリコン以外の原子が導入されたドープトシリコン膜であり、ドープトシリコン膜は、Ｐ（燐）、Ａｓ（砒素）、Ｂ（ホウ素）、Ｉｎ（インジウム）、Ｎ（窒素）、Ｃ（炭素）、Ｆ（フッ素）、Ｎ（窒素）、Ｏ（酸素）、Ｇｅ（ゲルマニウム）、Ｐｔ（白金）、Ｎｉ（ニッケル）、Ｃｏ（コバルト）、Ｔｉ（チタン）、Ｆｅ（鉄）、Ｗ（タングステン）、及び、Ｍｏ（モリブデン）からなる群のうちから選択される少なくとも１つをドーピングした材料からなる膜であってもよい。
【００３３】
この場合、中間層は、シリコンを主成分とする材料の内部に、半導体基板の主面に垂直な面にＰＮ接合を有するように、Ｐ型キャリア及びＮ型キャリアを含んでいてもよい。
【００３４】
この場合、中間層は、シリコンを主成分とする材料の内部に、半導体基板の主面に平行な面にＰＮ接合を有するように、Ｐ型キャリア及びＮ型キャリアを含んでいてもよい。
【００３５】
本発明の一側面の半導体装置において、中間層は、絶縁膜材料であって、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、イットリウム酸化膜、アルミ酸化膜、又は、アルミ窒化膜からなってもよい。
【００３６】
本発明の一側面の半導体装置において、中間層は、シリコンを主成分とする材料と絶縁膜材料との積層膜からなり、シリコンを主成分とする材料は、ポリシリコン、アモルファスシリコン、又はポーラスシリコンからなり、絶縁膜材料は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、イットリウム酸化膜、アルミ酸化膜、又は、アルミ窒化膜からなってもよい。
【００３７】
本発明の一側面の半導体装置において、中間層は、トランジスタを構成するゲート電極のチャネル面に対して応力を印加又は開放する膜であって、シリコン窒化膜、ポーラスシリコン膜、シリサイド膜、ＳｉＧｅ膜、又はＳｉＣ膜からなってもよい。
【００３８】
本発明の一側面の半導体装置において、中間層は、光を透過する膜であって、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、イリジウム酸化膜、又はルテニウム酸化膜からなってもよい。
【００３９】
本発明の一側面の半導体装置において、第１の導電膜は、トランジスタを構成するゲート電極の閾値設定用の膜であって、Ｔｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ、Ｃｒ、Ｍｏ、及びＷからなる群のうちから選択される少なくとも１つの金属よりなる金属膜、又は、これらの金属群のうちから選択される少なくとも１つの金属の窒化物、珪化物、若しくは炭化物からなる膜であり、Ｔｉ、Ｔａ、Ｚｒ、Ｈｆ、又はＮｂからなる窒化物は、正規組成を有さないＮの量が少ない膜であってもよい。
【００４０】
本発明の一側面の半導体装置において、第１の導電膜は、トランジスタを構成するゲート電極の閾値設定用の膜であって、Ｎｉ、Ｐｄ、Ｐｔ、Ｃｏ、Ｒｈ、Ｒｕ、Ｃｕ、Ａｇ、及びＡｕからなる群のうちから選択される少なくとも１つの金属よりなる金属膜、これらの金属群のうちから選択される少なくとも１つの金属の窒化物、珪化物、炭化物、若しくは酸化物からなる膜、ＴｉＮ、ＴａＮ、ＺｒＮ、ＨｆＮ、若しくはＮｂＮの正規組成を有する膜からなるＴｉ、Ｔａ、Ｚｒ、Ｈｆ、若しくはＮｂの窒化物、Ｒｕ酸化物からなる膜、又はＩｒ酸化物からなる膜であってもよい。
【００４１】
本発明の一側面の半導体装置において、第１の導電膜は、トランジスタを構成するゲート電極の内部において、半導体基板の主面に垂直な面で断線していてもよい。
【００４２】
本発明の一側面の半導体装置において、第２の導電膜は、金属膜からなってもよい。
【００４３】
この場合、第２の導電膜は、Ｔｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ、Ｃｒ、Ｍｏ、及びＷからなる群のうちから選択される少なくとも１つの金属よりなる金属膜、又は、これらの金属群のうちから選択される少なくとも１つの金属の窒化物、珪化物、若しくは炭化物からなる膜であり、Ｔｉ、Ｔａ、Ｚｒ、Ｈｆ、又はＮｂからなる窒化物は、正規組成を有さないＮの量が少ない膜であってもよい。
【００４４】
この場合、第２の導電膜は、トランジスタを構成するゲート電極の閾値設定用の膜であって、Ｎｉ、Ｐｄ、Ｐｔ、Ｃｏ、Ｒｈ、Ｒｕ、Ｃｕ、Ａｇ、及びＡｕからなる群のうちから選択される少なくとも１つの金属よりなる金属膜、これらの金属群のうちから選択される少なくとも１つの金属の窒化物、珪化物、炭化物、若しくは酸化物からなる膜、ＴｉＮ、ＴａＮ、ＺｒＮ、ＨｆＮ、若しくはＮｂＮの正規組成を有する膜からなるＴｉ、Ｔａ、Ｚｒ、Ｈｆ、若しくはＮｂの窒化物、Ｒｕ酸化物からなる膜、又はＩｒ酸化物からなる膜であってもい。
【００４５】
この場合、第２の導電膜の材料は、第１の導電膜の材料と同じであってもよい。
【００４６】
この場合、第２の導電膜は、内側導電膜及び外側導電膜の積層膜からなり、内側導電膜は、低抵抗膜であって、Ｔｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ、Ｃｒ、Ｍｏ、Ｗ、Ｎｉ、Ｐｄ、Ｐｔ、Ｃｏ、Ｒｈ、Ｒｕ、Ｃｕ、Ａｇ、又はＡｕからなり、外側導電膜は、耐酸化膜であって、ＴｉＮ若しくはＴａＮの窒化物、Ｉｒ酸化物若しくはＲｕ酸化物、Ｐｔ、又はＡｕからなってもよい。
【００４７】
本発明の一側面の半導体装置において、第２の導電膜は、シリサイド膜からなってもよい。
【００４８】
この場合、第２の導電膜は、Ｎｉ、Ｃｏ、Ｔｉ、Ｗ、Ｐｔ、及びＭｏからなる群のうちから選択される少なくとも１つを含んでいてもよい。
【００４９】
この場合、第２の導電膜は、内側導電膜及び外側導電膜の積層膜からなり、内側導電膜は、低抵抗膜であって、Ｎｉ、Ｃｏ、Ｔｉ、Ｗ、Ｐｔ、及びＭｏからなる群のうちから選択される少なくとも１つを含んでおり、外側導電膜は、耐酸化膜であって、ＴｉＮ若しくはＴａＮの窒化物、Ｉｒ酸化物若しくはＲｕ酸化物、Ｐｔ、又はＡｕからなってもよい。
【００５０】
本発明の一側面の半導体装置において、第２の導電膜は、シリサイド膜からなり、第３の導電膜が、シリサイド材料からなる場合に、第２の導電膜の材料は、第３の導電膜の材料と同じであってもよい。
【発明の効果】
【００５１】
上記本発明の一側面によると、メタルゲート電極内に基板面に対して平行な金属とシリコンなどとの境界又はシリサイドとシリコンなどとの境界を含むメタルゲート電極においても、トランジスタの接続抵抗が小さく、高速動作時のトランジスタの遅延又はトランジスタ特性のばらつきなどの特性劣化の懸念がなく、且つ、低コストな構造を有する半導体装置が実現される。
【図面の簡単な説明】
【００５２】
【図１】図１（ａ）〜（ｄ）は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図２】図２（ａ）〜（ｄ）は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図３】図３（ａ）〜（ｄ）は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図４】図４（ａ）〜（ｄ）は、本発明の第１の実施形態における第１変形例に係る半導体装置の製造方法を工程順に示す断面図である。
【図５】図５（ａ）〜（ｄ）は、本発明の第１の実施形態における第１変形例に係る半導体装置の製造方法を工程順に示す断面図である。
【図６】図６（ａ）〜（ｄ）は、本発明の第１の実施形態における第１変形例に係る半導体装置の製造方法を工程順に示す断面図である。
【図７】図７（ａ）は、本発明の第１の実施形態における第１変形例に係る半導体装置の製造方法を工程順に示す断面図であり、図７（ｂ）は、図７（ａ）の構造を鳥瞰図である。
【図８】図８（ａ）〜（ｄ）は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図９】図９（ａ）〜（ｄ）は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図１０】図１０（ａ）〜（ｄ）は、本発明の第２の実施形態における変形例（２）に係る半導体装置の製造方法を工程順に示す断面図である。
【図１１】図１１（ａ）〜（ｄ）は、本発明の第２の実施形態における変形例（２）に係る半導体装置の製造方法を工程順に示す断面図である。
【図１２】図１２（ａ）及び（ｂ）は、本発明の第２の実施形態における変形例（２）に係る半導体装置の製造方法を工程順に示す断面図である。
【図１３】図１３（ａ）〜（ｄ）は、本発明の第３の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図１４】図１４（ａ）〜（ｄ）は、本発明の第３の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図１５】図１５は、本発明の第３の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図１６】図１６（ａ）〜（ｄ）は、本発明の第１の実施形態及びその変形例（１）、並びに第３の実施形態に係る本変形例（３）に係る半導体装置の製造方法を工程順に示す断面図である。
【図１７】図１７（ａ）及び（ｂ）は、本発明の第１の実施形態及びその変形例（１）、並びに第３の実施形態に係る本変形例（３）に係る半導体装置の製造方法を工程順に示す断面図である。
【図１８】図１８（ａ）〜（ｄ）は、本発明の第２の実施形態及びその変形例（２）に係る半導体装置の製造方法を工程順に示す断面図である。
【図１９】図１９（ａ）〜（ｃ）は、本発明の第２の実施形態及びその変形例（２）に係る半導体装置の製造方法を工程順に示す断面図である。
【図２０】図２０は、本発明のその他の実施形態に係る半導体装置の構造を示す断面図である。
【図２１】図２１は、本発明のその他の実施形態に係る半導体装置の構造を示す断面図である。
【図２２】図２２は、本発明のその他の実施形態に係る半導体装置の構造を示す断面図である。
【図２３】図２３（ａ）〜（ｄ）は、従来の半導体装置の製造方法を工程順に示す断面図である。
【図２４】図２４（ａ）〜（ｄ）は、従来の半導体装置の製造方法を工程順に示す断面図である。
【図２５】図２５（ａ）及び（ｂ）は、従来の半導体装置の製造方法を工程順に示す断面図である。
【発明を実施するための形態】
【００５３】
以下、本発明の例示的な各実施形態について図面を参照しながら説明する。なお、以下では、図面及び詳細な説明をもって本発明の技術的思想を明確に説明するものであり、当該技術分野におけるいずれの当業者であれば、本発明の好ましい実施例を理解した後に、本発明が開示する技術により、変更及び付加を加えることが可能であり、これは本発明の技術的思想及び範囲を逸脱するものではない。
【００５４】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
【００５５】
図１（ａ）〜（ｄ）、図２（ａ）〜（ｄ）及び図３（ａ）〜（ｄ）は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。なお、各図における紙面に向かって左側の領域がｎチャネル型ＭＩＳトランジスタが形成される領域１００Ｎであり、紙面に向かって右側の領域がｐチャネル型ＭＩＳトランジスタが形成される領域１００Ｐである。
【００５６】
まず、図１（ａ）に示すように、半導体基板１０１に対して、ＳＴＩ（Shallow Trench Isolation）による素子分離１０２を形成する。続いて、半導体基板１０１における領域１００Ｎ及び領域１００Ｐにそれぞれ、ウェル形成用イオン注入を実施してｐウェル及びｎウェルを形成した後、トランジスタの閾値を決定するための注入を実施する。続いて、ロジックトランジスタ用、ＳＲＡＭトランジスタ用、及び入出力Ｉ／Ｏトランジスタ用などの各トランジスタ用に、膜厚及び膜質を調整したゲート絶縁膜１０５の作りこみを実施する。ここでは、例としてロジックトランジスタ用のゲート絶縁膜１０５を形成する場合を説明するが、半導体基板１０１の表面に、シリコン酸化膜に比して比誘電率の十分に高い、いわゆる高誘電率膜であるハフニウムシリコン酸化膜（ＨｆＳｉｘＯｙ膜）からなるゲート絶縁膜１０５を形成する。なお、ＨｆＳｉｘＯｙ膜は、ＥＯＴ（シリコン酸化膜換算膜厚）が約２．０nmである。また、半導体基板１０１とゲート絶縁膜１０５との界面には、半導体基板１０１を酸化して形成された１nm程度の極薄膜のシリコン酸化膜が界面層１０６として形成されている。続いて、ゲート絶縁膜１０５の直上に、トランジスタ閾値制御を行うために、例えば膜厚５〜２０nm程度のＴｉＮからなる金属膜をゲート電極材料１０７として堆積する。
【００５７】
次に、図１（ｂ）に示すように、ゲート電極材料１０７の上に、領域１００Ｐのみを開口するレジストパターン１０８を形成した後、該レジストパターン１０８をマスクに用いて、ゲート電極材料１０７に炭素原子をイオン注入することにより、ｐＭＩＳ用金属材料１０９（第１の導電膜）を形成する。続いて、レジストパターン１０８を除去する。
【００５８】
次に、図１（ｃ）に示すように、半導体基板１０１の全面に、領域１００Ｎのみを開口するレジストパターン１１０を形成した後、該レジストパターン１１０をマスクに用いてゲート電極材料１０７にフッ素原子をイオン注入することにより、ｎＭＩＳ用金属材料１１１（第１の導電膜）を形成する。続いて、レジストパターン１１０を除去する。
【００５９】
次に、図１（ｄ）に示すように、半導体基板１０１の全面に、例えばノンドープのポリシリコン膜をゲート電極材料１１２として堆積する。
【００６０】
次に、図２（ａ）に示すように、ゲート電極材料１１２の上に、ゲートレジストパターン１１３を形成する。
【００６１】
次に、図２（ｂ）に示すように、ゲート電極材料１１２をゲート電極形状に異方性ドライエッチングすると共に、ｐＭＩＳ用金属材料１０９及びｎＭＩＳ用金属材料１１１の上面で当該エッチングをストップさせる。なお、図１（ａ）に示されるゲート電極材料１０７を堆積する工程から図２（ｂ）に示されるゲート電極形状を形成する工程までの間に、適宜熱処理などを加えることにより、半導体基板１０１、界面層１０６、ｐＭＩＳ用金属材料１０９、ｎＭＩＳ用金属材料１１１、ゲート電極材料１１２の膜、及びそれらの界面を安定化させる。
【００６２】
次に、図２（ｃ）に示すように、ゲートレジストパターン１１３を除去した後に、ＣＶＤ法（Chemical Vapor Deposition）又はＡＬＤ法（Atomic Layer Deposition）を用いて、例えば膜厚５〜１０nm程度のＴｉＮ膜をゲート側壁メタル層１２２として、ゲート電極表面（側壁及び上面）、ｐＭＩＳ用金属材料１０９、及びｎＭＩＳ用金属材料１１１の上面に堆積する。このとき、ゲート側壁メタル層１２２の堆積前には、ｐＭＩＳ用金属材料１０９及びｎＭＩＳ用金属材料１１１の上面の自然酸化物を除去するためにフッ酸又は塩酸などの薬液により洗浄工程が実施される。又は、上記ＴｉＮ膜の堆積前に、連続的にＮＦ３などのハロゲン元素を含むプラズマ処理などのＣＤＴ処理（Chemical Dry Treatment）により、自然酸化膜を除去することも有効である。
【００６３】
次に、図２（ｄ）に示すように、ゲート側壁メタル層１２２を構成するＴｉＮ膜に対してエッチバックを行うことにより、ＴｉＮ膜をゲート側壁部のみに残存させる一方で、ＴｉＮ膜におけるゲート電極の上面、ｐＭＩＳ用金属材料１０９及びｎＭＩＳ用金属材料１１１の上面に位置する部分を除去する。これにより、ゲート側壁メタル層１２２の底部は、ｐＭＩＳ用金属材料１０９及びｎＭＩＳ用金属材料１１１の上面と接続される。また、ゲート側壁メタル層１２２の側壁は、ゲート電極材料１１２の側壁と接続された状態となる。また、ゲート電極材料１０７とゲート側壁メタル層１２２とが同一材料である場合には、エッチバック時に、ｐＭＩＳ用金属材料１０９及びｎＭＩＳ用金属材料１１１の上面がエッチングされて若干削れる可能性があるが、ゲート絶縁膜１０５には到達しないように終点検出などを用いてオーバーエッチング量を低減しておくとよい。
【００６４】
次に、図３（ａ）に示すように、異方性エッチングにより、ゲート絶縁膜１０５が露出するまで、ｐＭＩＳ用金属材料１０９及びｎＭＩＳ用金属材料１１１を除去する。続いて、ｐＭＩＳ用金属材料１０９及びｎＭＩＳ用金属材料１１１を除去した後に、露出しているゲート絶縁膜１０５とその下層の界面層１０６をウェットエッチング等で除去する。
【００６５】
次に、図３（ｂ）に示すように、半導体基板１０１の全面に、ＬＰ−ＣＶＤ（Low Pressure-Chemical Vapor Depositon）法により、ＴＥＯＳ膜又はＳｉＮ膜などの絶縁膜を５〜２０nm程度堆積し、異方性ドライエッチングによるエッチバックを行うことにより、ゲート側壁メタル層１２２、ｐＭＩＳ用金属材料１０９又はｎＭＩＳ用金属材料１１１、ゲート絶縁膜１０５、及び界面層１０６の側壁に、オフセットサイドウォール１１４を形成する。続いて、領域１００Ｎ及び領域１００Ｐのそれぞれに、所望のイオン注入を行うことにより、エクステンション注入層１１５を形成する。
【００６６】
次に、図３（ｃ）に示すように、半導体基板１０１の全面に、ＬＰ−ＣＶＤ法によるＴＥＯＳ膜又はＳＡ−ＣＶＤ（Sub Atmospheric-Chemical Vapor Depositon）法によるＮＳＧ膜などの酸化膜を５〜２０nm程度、サイドウォール下層膜１１６として堆積した後、ＡＬＤ−ＳｉＮ（Atomic Layer Deposition―SiN）膜などの絶縁膜を例えば２０〜４０nm程度、サイドウォール上層膜１１７として堆積する。続いて、サイドウォール下層膜１１６及びサイドウォール上層膜１１７の積層膜に対して、異方性ドライエッチングによるエッチバックを行うことにより、オフセットサイドウォール１１４、サイドウォール下層膜１１６、及びサイドウォール上層膜１１７からなるサイドウォール１１８を形成する。続いて、領域１００Ｎに、注入エネルギー１０〜２５ＫｅＶで１〜５×１０１５ａｔｏｍ／ｃｍ２程度にてＡｓ（砒素）のイオン注入、又は、注入エネルギー５〜１５ＫｅＶで１〜５×１０１５ａｔｏｍ／ｃｍ２程度にてＰ（燐）のイオン注入を行うと共に、領域１００Ｐに、注入エネルギー１〜３ＫｅＶで１〜５×１０１５ａｔｏｍ／ｃｍ２程度にてＢ（ホウ素）のイオン注入を行うことにより、ソース・ドレイン注入層１１９を形成する。続いて、活性化熱処理を行うことにより、イオン注入で導入した不純物を活性化する。なお、このとき、上記イオン注入は、ゲート電極表面に対しても同時にその注入が行われている（図示はしていない）。続いて、イオン注入で導入した不純物を活性化するため、高温短時間でのランプ加熱又はレーザー加熱により１０００℃以上の活性化熱処理を行う。
【００６７】
次に、図３（ｄ）に示すように、半導体基板１０１の全面に、スパッタ法を用いて高融点金属であるＮｉ膜を５〜２０nm程度堆積し、シリサイド化の熱処理を加える。続いて、シリサイド未反応領域をウェットエッチングにより除去した後、熱処理を適宜行うことにより、半導体基板１０１表面のソース・ドレイン注入層１１９における表面、及びゲート電極材料１１２における表面にそれぞれ、Ｎｉ膜からなるシリサイド層１２１を形成する。なお、シリサイド未反応領域をウェットエッチングする際には、高融点金属材料のＮｉ膜及びゲート側壁メタル層１２２に対してエッチング選択比を有する薬液を用いて、ゲート側壁メタル層１２２のエッチング量を抑制しておく。例えば、高融点金属材料がＮｉ膜からなり、ゲート側壁メタル層１２２がＴｉＮ膜からなる場合には、塩酸などの酸溶液を用いることができる。
【００６８】
以上のようにして、ゲート側壁メタル層１２２の側壁とゲート電極上のシリサイド層１２１の側壁とが接続されている。そして、領域１００Ｐでは、ゲート絶縁膜１０５上面にある金属電極層であるｐＭＩＳ用金属材料１０９とゲート電極上面の電極層であるシリサイド層１２１とが、金属層であるゲート側壁メタル層１２２により物理的に接続されている。また、領域１００Ｎでは、ゲート絶縁膜１０５上面にある金属電極層であるｎＭＩＳ用金属材料１１１とゲート電極上面の電極層であるシリサイド層１２１とが、金属層であるゲート側壁メタル層１２２により物理的に接続されている。このため、メタルゲート電極内部にメタル層とシリコン層との界面を含む積層構造が存在する場合においても、ゲート電極内のシリコン層の抵抗値、注入分布、又は材料に依存することなく、ゲート絶縁膜上のメタル層までの接続抵抗を小さくすることが可能となる。その結果、高速動作時におけるトランジスタの遅延又はトランジスタの特性ばらつきなどの特性劣化の懸念がなく、低コストである構造を有する高性能デバイスが実現可能となる。
【００６９】
−第１の実施形態における変形例（１）−
以下、本発明の第１の実施形態における変形例（１）に係る半導体装置の製造方法について、図面を参照しながら説明する。
【００７０】
図４（ａ）〜（ｄ）、図５（ａ）〜（ｄ）、図６（ａ）〜（ｄ）、及び図７（ａ）は、本発明の第１の実施形態における変形例（１）に係る半導体装置の製造方法を工程順に示す断面図である。
【００７１】
まず、図４（ａ）に示す工程を行う。なお、本工程は、上述の図１（ａ）に示した工程と同様であるから、ここではその説明は繰り返さない。
【００７２】
次に、図４（ｂ）に示すように、領域１００Ｎのみを開口するレジストパターン１０８を形成した後、該レジストパターン１０８をマスクに用いて、領域１００Ｎにおけるゲート電極材料１０７を塩酸などのウェットエッチングによって除去して、領域１００ＮにｐＭＩＳ用金属材料１０９を形成する。
【００７３】
次に、図４（ｃ）に示すように、半導体基板１０１の全面に、Ｔｉ金属膜をｎＭＩＳ側電極用金属材料１１１として５〜２０nm程度堆積した後、領域１００Ｐのみを開口するレジストパターン１１０を形成する。
【００７４】
次に、図４（ｄ）に示すように、レジストパターン１１０をマスクに用いて、領域１００Ｐにおける上記Ｔｉ金属膜をゲート電極材料１０７を塩酸などによるウェットエッチングによって除去して、領域１００ＮにｎＭＩＳ用金属材料１１１を形成する。ここでは、ｐＭＩＳ用金属材料１０９がＴｉＮ膜からなり、ｎＭＩＳ用金属材料１１１がＴｉ膜からなるが、塩酸などの酸溶液のｐＨ及び濃度を考慮することにより、Ｔｉ膜のみをウェットエッチングにより除去することが可能である。なお、ｐＭＩＳ用金属材料１０９及びｎＭＩＳ用金属材料１１１に対するエッチング選択比が低い場合には、ウェットエッチングを行う前に、ｐＭＩＳ用金属材料１０９上面にエッチングカバー膜を別途形成しておくことにより、本工程による形状と同様の形状を容易に形成することが可能となる。
【００７５】
次に、図５（ａ）に示すように、半導体基板１０１の全面に、ノンドープのポリシリコン膜をゲート電極材料１１２として堆積する。
【００７６】
次に、図５（ｂ）に示すように、ゲート電極材料１１２の上に、ゲートレジストパターン１１３を形成する。
【００７７】
次に、図５（ｃ）に示すように、ゲート電極材料１１２をゲート電極形状に異方性ドライエッチングすると共に、ｐＭＩＳ用金属材料１０９及びｎＭＩＳ用金属材料１１１の上面で当該エッチングをストップさせる。なお、図４（ａ）に示されるゲート電極材料１０７を堆積する工程から図５（ｃ）に示されるゲート電極形状を形成する工程までの間に、適宜熱処理などを加えることにより、半導体基板１０１、界面層１０６、ｐＭＩＳ用金属材料１０９、ｎＭＩＳ用金属材料１１１、ゲート電極材料１１２の膜、及びそれらの界面を安定化させる。
【００７８】
次に、図５（ｄ）に示すように、ゲートレジストパターン１１３を除去した後に、ＣＶＤ法（Chemical Vapor Deposition）又はＡＬＤ法（Atomic Layer Deposition）を用いて、例えば膜厚５〜１０nm程度のＴｉＮ膜をゲート側壁メタル層１２２として、ゲート電極表面８側面及び上面）、ｐＭＩＳ用金属材料１０９及びｎＭＩＳ用金属材料１１１の上面に堆積する。このとき、ゲート側壁メタル層１２２の堆積前には、ｐＭＩＳ用金属材料１０９及びｎＭＩＳ用金属材料１１１の上面の自然酸化物を除去するためにフッ酸又は塩酸などの薬液により洗浄工程が実施される。又は、上記ＴｉＮ膜の堆積前に、連続的にＮＦ３などのハロゲン元素を含むプラズマ処理などのＣＤＴ処理（Chemical Dry Treatment）により、自然酸化膜を除去することも有効である。
【００７９】
次に、図６（ａ）に示すように、ゲート側壁メタル層１２２を構成するＴｉＮ膜に対してエッチバックを行うことにより、ＴｉＮ膜をゲート側壁部のみに残存させる一方で、ＴｉＮ膜におけるゲート電極の上面、ｐＭＩＳ用金属材料１０９及びｎＭＩＳ用金属材料１１１の上面に位置する部分を除去する。これにより、ゲート側壁メタル層１２２の底部は、ｐＭＩＳ用金属材料１０９及びｎＭＩＳ用金属材料１１１の上面と接続される。また、ゲート側壁メタル層１２２の側壁は、ゲート電極材料１１２の側壁と接続された状態となる。また、ゲート電極材料１０７とゲート側壁メタル層１２２とが同一材料である場合には、エッチバック時に、ｐＭＩＳ用金属材料１０９及びｎＭＩＳ用金属材料１１１の上面がエッチングされて若干削れる可能性があるが、ゲート絶縁膜１０５には到達しないように終点検出などを用いてオーバーエッチング量を低減しておくとよい。
【００８０】
次に、図６（ｂ）に示すように、異方性エッチングにより、ゲート絶縁膜１０５が露出するまで、ｐＭＩＳ用金属材料１０９及びｎＭＩＳ用金属材料１１１を除去する。続いて、ｐＭＩＳ用金属材料１０９及びｎＭＩＳ用金属材料１１１を除去した後に、露出しているゲート絶縁膜１０５とその下層の界面層１０６をウェットエッチング等で除去する。
【００８１】
次に、図６（ｃ）に示すように、半導体基板１０１の全面に、ＬＰ−ＣＶＤ（Low Pressure-Chemical Vapor Depositon）法により、ＴＥＯＳ膜又はＳｉＮ膜などの絶縁膜を５〜２０nm程度堆積し、異方性ドライエッチングによるエッチバックを行うことにより、ゲート側壁メタル層１２２、ｐＭＩＳ用金属材料１０９又はｎＭＩＳ用金属材料１１１、ゲート絶縁膜１０５、及び界面層１０６の側壁に、オフセットサイドウォール１１４を形成する。続いて、領域１００Ｎ及び領域１００Ｐのそれぞれに、所望のイオン注入を行うことにより、エクステンション注入層１１５を形成する。
【００８２】
次に、図６（ｄ）に示すように、半導体基板１０１の全面に、ＬＰ−ＣＶＤ法によるＴＥＯＳ膜又はＳＡ−ＣＶＤ（Sub Atmospheric-Chemical Vapor Depositon）法によるＮＳＧ膜などの酸化膜を５〜２０nm程度、サイドウォール下層膜１１６として堆積した後、ＡＬＤ−ＳｉＮ（Atomic Layer Deposition―SiN）膜などの絶縁膜を例えば２０〜４０nm程度、サイドウォール上層膜１１７として堆積する。続いて、サイドウォール下層膜１１６及びサイドウォール上層膜１１７の積層膜に対して、異方性ドライエッチングによるエッチバックを行うことにより、オフセットサイドウォール１１４、サイドウォール下層膜１１６、及びサイドウォール上層膜１１７からなるサイドウォール１１８を形成する。続いて、領域１００Ｎに、注入エネルギー１０〜２５ＫｅＶで１〜５×１０１５ａｔｏｍ／ｃｍ２程度にてＡｓ（砒素）のイオン注入、又は、注入エネルギー５〜１５ＫｅＶで１〜５×１０１５ａｔｏｍ／ｃｍ２程度にてＰ（燐）のイオン注入を行うと共に、領域１００Ｐに、注入エネルギー１〜３ＫｅＶで１〜５×１０１５ａｔｏｍ／ｃｍ２程度にてＢ（ホウ素）のイオン注入を行うことにより、ソース・ドレイン注入層１１９を形成する。続いて、活性化熱処理を行うことにより、イオン注入で導入した不純物を活性化する。なお、このとき、上記イオン注入は、ゲート電極表面に対しても同時にその注入が行われている（図示はしていない）。続いて、イオン注入で導入した不純物を活性化するため、高温短時間でのランプ加熱又はレーザー加熱により１０００℃以上の活性化熱処理を行う。
【００８３】
次に、図７（ａ）に示すように、半導体基板１０１の全面に、スパッタ法を用いて高融点金属であるＮｉ膜を５〜２０nm程度堆積し、シリサイド化の熱処理を加える。続いて、シリサイド未反応領域をウェットエッチングにより除去した後、熱処理を適宜行うことにより、半導体基板１０１表面のソース・ドレイン注入層１１９における表面、及びゲート電極材料１１２における表面にそれぞれ、Ｎｉ膜からなるシリサイド層１２１を形成する。なお、シリサイド未反応領域をウェットエッチングする際には、高融点金属材料のＮｉ膜及びゲート側壁メタル層１２２に対してエッチング選択比を有する薬液を用いて、ゲート側壁メタル層１２２のエッチング量を抑制しておく。例えば、高融点金属材料がＮｉ膜からなり、ゲート側壁メタル層１２２がＴｉＮ膜からなる場合には、塩酸などの酸溶液を用いることができる。
【００８４】
以上のようにして、ゲート側壁メタル層１２２の側壁とゲート電極上のシリサイド層１２１の側壁とが接続されている。そして、領域１００Ｐでは、ゲート絶縁膜１０５上面にある金属電極層であるｐＭＩＳ用金属材料１０９とゲート電極上面の電極層であるシリサイド層１２１とが、金属層であるゲート側壁メタル層１２２により物理的に接続されている。また、領域１００Ｎでは、ゲート絶縁膜１０５上面にある金属電極層であるｎＭＩＳ用金属材料１１１とゲート電極上面の電極層であるシリサイド層１２１とが、金属層であるゲート側壁メタル層１２２により物理的に接続されている。このため、メタルゲート電極内部にメタル層とシリコン層との界面を含む積層構造が存在する場合においても、ゲート電極内のシリコン層の抵抗値、注入分布、又は材料に依存することなく、ゲート絶縁膜上のメタル層までの接続抵抗を小さくすることが可能となる。その結果、高速動作時におけるトランジスタの遅延又はトランジスタの特性ばらつきなどの特性劣化の懸念がなく、低コストである構造を有する高性能デバイスが実現可能となる。
【００８５】
また、ここで、図７（ｂ）は、本変形例（１）に係る半導体装置の製造方法によって形成された図７（ａ）におけるゲート電極の鳥瞰図（なお、便宜上、基板及びサイドウォールの図示は省略）を示している。
【００８６】
図７（ｂ）に示すように、領域１００Ｎと領域１００Ｐとを跨ぐゲート電極について、半導体基板１０１の主面に垂直な面に、ｐＭＩＳ用金属材料１０９及びｎＭＩＳ用金属材料１１１の金属が断線していた場合でも、ゲート側壁メタル１２２は、ｐＭＩＳ用金属材料１０９及びｎＭＩＳ用金属材料１１１と直接接続されている。このため、ゲート電極材料１１２内に、ゲート内垂直ＰＮ接合１３１が存在するような場合、又は、ゲート電極材料１１２が高抵抗である場合などにおいても、電流が流れにくくなったり迂回する必要がなく、特にＣＭＯＳデバイスなどで高速動作時のトランジスタの遅延又はトランジスタの特性ばらつきなどの特性劣化の懸念がなく、低コストである構造を有する高性能デバイスが実現可能となる。
【００８７】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
【００８８】
図８（ａ）〜（ｄ）及び図９（ａ）〜（ｄ）は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。なお、各図における紙面に向かって左側の領域がｎチャネル型ＭＩＳトランジスタが形成される領域１００Ｎであり、紙面に向かって右側の領域がｐチャネル型ＭＩＳトランジスタが形成される領域１００Ｐである。
【００８９】
まず、上述の図１（ａ）〜図２（ａ）に示した工程を行う。なお、これらの工程は、上述の第１の実施形態で説明した工程であるから、ここではその説明は繰り返さない。但し、本実施形態においては、最終的に形成されるゲート電極のゲート長が第１の実施形態におけるゲート電極のゲート長と同様となるように、図２（ａ）で示した工程で形成するレジストパターンの幅を若干大きく形成している例を示しているが、これに限定されるものではない。
【００９０】
次に、図８（ａ）に示すように、ゲート電極材料１１２をゲート電極形状に異方性ドライエッチングすると共に、ｐＭＩＳ用金属材料１０９及びｎＭＩＳ用金属材料１１１の上面で当該エッチングをストップさせる。なお、同様に、図１（ａ）に示されるゲート電極材料１０７を堆積する工程から図２（ｂ）に示されるゲート電極形状を形成する工程までの間に、適宜熱処理などを加えることにより、半導体基板１０１、界面層１０６、ｐＭＩＳ用金属材料１０９、ｎＭＩＳ用金属材料１１１、ゲート電極材料１１２の膜、及びそれらの界面を安定化させる。
【００９１】
次に、図８（ｂ）に示すように、ゲートレジストパターン１１３を除去した後に、ＣＶＤ法（Chemical Vapor Deposition）又はＡＬＤ法（Atomic Layer Deposition）を用いて、例えば膜厚５〜１０nm程度のＮｉ膜をゲート側壁メタル層１２２として、ゲート電極表面（側面及び上面）、ｐＭＩＳ用金属材料１０９及びｎＭＩＳ用金属材料１１１の上面に堆積する。このとき、ゲート側壁メタル層１２２の堆積前には、ｐＭＩＳ用金属材料１０９及びｎＭＩＳ用金属材料１１１の上面の自然酸化物を除去するためにフッ酸又は塩酸などの薬液により洗浄工程が実施される。又は、上記Ｎｉ膜の堆積前に、連続的にＮＦ３などのハロゲン元素を含むプラズマ処理などのＣＤＴ処理（Chemical Dry Treatment）により、自然酸化膜を除去することも有効である。
【００９２】
次に、図８（ｃ）に示すように、ゲート側壁メタル層１２２を構成するＮｉ膜に対してエッチバックを行うことにより、Ｎｉ膜をゲート側壁部のみに残存させる一方で、Ｎｉ膜におけるゲート電極の上面、ｐＭＩＳ用金属材料１０９及びｎＭＩＳ用金属材料１１１の上面に位置する部分を除去する。
【００９３】
次に、図８（ｄ）に示すように、ゲート側壁メタル層１２２のＮｉ膜にシリサイド化の熱処理を行うことにより、ゲート電極材料１１２であるシリコン材料の側壁に、Ｎｉシリサイド層をゲート側壁シリサイド層１２３として形成する。この際、ゲート側壁メタル層１２２の膜厚、熱処理温度、及び熱処理時間に応じて、ゲート側壁シリサイド層１２３の膜厚を変化させることができる。ここでは、シリサイド化の熱処理により、ゲート側壁メタル層１２２を全て、ゲート側壁シリサイド層１２３として反応させた場合の図面を示している。なお、シリサイド化の熱処理により、ゲート側壁メタル層１２２の一部をゲート側壁シリサイド層１２３として反応させた場合でも、余剰なゲート側壁メタル層１２２を塩酸などの酸溶液などによるウェットエッチングを行うことにより、上記の形状と同様の形状を得ることも可能である。また、シリサイド化の熱処理の温度及び時間は、ゲート側壁メタル層１２２の膜厚又は膜種によって決定されるが、ｐＭＩＳ用金属材料１０９及びｎＭＩＳ用金属材料１１１が、ゲート電極材料１１２に対してシリサイド化するような材料からなる場合には、その条件によっても決定される。
【００９４】
これにより、ゲート側壁シリサイド層１２３の底部とｐＭＩＳ用金属材料１０９及びｎＭＩＳ用金属材料１１１の上面とが接続される。また、ゲート側壁シリサイド層１２３の側壁は、ゲート電極材料１１２の側壁と接続された状態となる。
【００９５】
次に、図９（ａ）に示すように、異方性エッチングにより、ゲート絶縁膜１０５が露出するまで、ｐＭＩＳ用金属材料１０９及びｎＭＩＳ用金属材料１１１を除去する。続いて、ｐＭＩＳ用金属材料１０９及びｎＭＩＳ用金属材料１１１を除去した後に、露出しているゲート絶縁膜１０５とその下層の界面層１０６をウェットエッチング等で除去する。
【００９６】
次に、図９（ｂ）に示すように、半導体基板１０１の全面に、ＬＰ−ＣＶＤ（Low Pressure-Chemical Vapor Depositon）法により、ＴＥＯＳ膜又はＳｉＮ膜などの絶縁膜を５〜２０nm程度堆積し、異方性ドライエッチングによるエッチバックを行うことにより、ゲート側壁シリサイド層１２３、ｐＭＩＳ用金属材料１０９又はｎＭＩＳ用金属材料１１１、ゲート絶縁膜１０５、及び界面層１０６の側壁に、オフセットサイドウォール１１４を形成する。次に、領域１００Ｎ及び領域１００Ｐのそれぞれに、所望のイオン注入を行うことにより、エクステンション注入層１１５を形成する。
【００９７】
次に、図９（ｃ）に示すように、半導体基板１０１の全面に、ＬＰ−ＣＶＤ法によるＴＥＯＳ膜又はＳＡ−ＣＶＤ（Sub Atmospheric-Chemical Vapor Depositon）法によるＮＳＧ膜などの酸化膜を５〜１０nm程度、サイドウォール下層膜１１６として堆積した後、ＡＬＤ−ＳｉＮ（Atomic Layer Deposition―SiN）膜などの絶縁膜を例えば２０〜４０nm程度、サイドウォール上層膜１１７として堆積する。続いて、サイドウォール下層膜１１６及びサイドウォール上層膜１１７の積層膜に対して、異方性ドライエッチングによるエッチバックを行うことにより、オフセットサイドウォール１１４、サイドウォール下層膜１１６、及びサイドウォール上層膜１１７からなるサイドウォール１１８を形成する。続いて、領域１００Ｎに、注入エネルギー１０〜２５ＫｅＶで１〜５×１０１５ａｔｏｍ／ｃｍ２程度にてＡｓ（砒素）のイオン注入、又は、注入エネルギー５〜１５ＫｅＶで１〜５×１０１５ａｔｏｍ／ｃｍ２程度にてＰ（燐）のイオン注入を行うと共に、領域１００Ｐに、注入エネルギー１〜３ＫｅＶで１〜５×１０１５ａｔｏｍ／ｃｍ２程度にてＢ（ホウ素）のイオン注入を行うことにより、ソース・ドレイン注入層１１９を形成する。続いて、活性化熱処理を行うことにより、イオン注入で導入した不純物を活性化する。なお、このとき、上記イオン注入は、ゲート電極の表面に対しても同時にその注入が行われている（図示はしていない）。続いて、イオン注入で導入した不純物を活性化するため、高温短時間でのランプ加熱又はレーザー加熱により１０００℃以上の活性化熱処理を行う。
【００９８】
次に、図９（ｄ）に示すように、半導体基板１０１の全面に、スパッタ法を用いて高融点金属であるＮｉ膜を５〜２０nm程度堆積し、シリサイド化の熱処理を加える。続いて、シリサイド未反応領域をウェットエッチングにより除去した後、熱処理を適宜行うことにより、半導体基板１０１表面のソース・ドレイン注入層１１９における表面、及びゲート電極材料１１２における表面にそれぞれ、Ｎｉのシリサイド層１２１を形成する。なお、シリサイド未反応領域をウェットエッチングする際には、高融点金属材料のＮｉ膜及びゲート側壁シリサイド層１２３に対してエッチング選択比を有する薬液を用いて、ゲート側壁シリサイド層１２３のエッチング量を抑制しておく。
【００９９】
以上のようにして、ゲート側壁シリサイド層１２３の側壁とゲート電極上のシリサイド層１２１の側壁とが接続されている。そして、領域１００Ｐでは、ゲート絶縁膜１０５上面にある金属電極層であるｐＭＩＳ用金属材料１０９とゲート電極上面の電極層であるシリサイド層１２１とが、金属層であるゲート側壁シリサイド層１２３により物理的に接続されている。また、領域１００Ｎでは、ゲート絶縁膜１０５上面にある金属電極層であるｎＭＩＳ用金属材料１１１とゲート電極上面の電極層であるシリサイド層１２１とが、金属層であるゲート側壁シリサイド層１２３により物理的に接続されている。このため、メタルゲート電極内部にメタル層とシリコン層との界面を含む積層構造が存在する場合においても、ゲート電極内のシリコン層の抵抗値、注入分布、又は材料に依存することなく、ゲート絶縁膜上のメタル層までの接続抵抗を小さくすることが可能となる。その結果、高速動作時におけるトランジスタの遅延又はトランジスタの特性ばらつきなどの特性劣化の懸念がなく、低コストである構造を有する高性能デバイスが実現可能となる。
【０１００】
−第２の実施形態の変形例（２）−
以下、本発明の第２の実施形態における変形例（２）に係る半導体装置の製造方法について、図面を参照しながら説明する。
【０１０１】
図１０（ａ）〜（ｄ）、図１１（ａ）〜（ｄ）、並びに、図１２（ａ）及び（ｂ）は、本発明の第２の実施形態における変形例（２）に係る半導体装置の製造方法を工程順に示す断面図である。
【０１０２】
まず、上述の図１（ａ）〜（ｄ）に示した工程を行う。なお、これらの工程は、上述の第１の実施形態で説明した工程であるから、ここではその説明は繰り返さない。
【０１０３】
次に、図１０（ａ）に示すように、ノンドープのポリシリコン膜からなるゲート電極材料１１２の上に、エッチングハードマスクとしてゲートハードマスク１２６を５〜３０nm程度堆積する。ゲートハードマスク１２６は、酸化膜、窒化膜、又は酸窒化膜、及びそれらの積層膜などの絶縁膜からなり、ゲートエッチング時のハードマスクとして使用されると同時に、後工程でのシリサイド保護膜としても機能する。
【０１０４】
次に、図１０（ｂ）に示すように、ゲート電極材料１１２の上に、ゲートレジストパターン１１３を形成する。なお、本実施形態においては、最終的に形成されるゲート電極のゲート長が第１の実施形態におけるゲート電極のゲート長と同様となるように、図２（ａ）で示した工程で形成するレジストパターンの幅を若干大きく形成している例を示しているが、これに限られるものではない。
【０１０５】
次に、図１０（ｃ）に示すように、ゲートハードマスク１２６及びゲート電極材料１１２をゲート電極形状に異方性ドライエッチングすると共に、ｐＭＩＳ用金属材料１０９及びｎＭＩＳ用金属材料１１１の上面で当該エッチングをストップさせる。なお、同様に、図１（ａ）に示されるゲート電極材料１０７を堆積する工程から図２（ｂ）に示されるゲート電極形状を形成する工程までの間に、適宜熱処理などを加えることにより、半導体基板１０１、界面層１０６、ｐＭＩＳ用金属材料１０９、ｎＭＩＳ用金属材料１１１、ゲート電極材料１１２の膜、及びそれらの界面を安定化させる。
【０１０６】
次に、図１０（ｄ）に示すように、ゲートレジストパターン１１３を除去した後に、ＣＶＤ法（Chemical Vapor Deposition）又はＡＬＤ法（Atomic Layer Deposition）を用いて、例えば膜厚５〜１０nm程度のＮｉ膜をゲート側壁メタル層１２２として、ゲートハードマスク１２６の上面及び側壁、ゲート電極側壁、並びに、ｐＭＩＳ用金属材料１０９及びｎＭＩＳ用金属材料１１１の上面に堆積する。このとき、ゲート側壁メタル層１２２の堆積前には、ｐＭＩＳ用金属材料１０９及びｎＭＩＳ用金属材料１１１の上面の自然酸化物を除去するためにフッ酸又は塩酸などの薬液により洗浄工程が実施される。又は、上記ＴｉＮ膜の堆積前に、連続的にＮＦ３などのハロゲン元素を含むプラズマ処理などのＣＤＴ処理（Chemical Dry Treatment）により、自然酸化膜を除去することも有効である。
【０１０７】
次に、図１１（ａ）に示すように、ゲート側壁メタル層１２２のＮｉ膜にシリサイド化の熱処理を行うことにより、ゲート電極材料１１２であるシリコン材料の側壁にゲート側壁シリサイド層１２３としてＮｉシリサイド層を形成する。この際、ゲート側壁メタル層１２２の膜厚、熱処理温度、及び熱処理時間に応じて、ゲート側壁シリサイド層１２３の膜厚を変化させることができる。ここでは、シリサイド化の熱処理により、ゲート側壁メタル層１２２を全て、ゲート側壁シリサイド層１２３として反応させた場合の図面を示している。なお、ゲート電極の上面はゲートハードマスク１２６によって保護されているため、ゲート電極の上面はシリサイド化されない。
【０１０８】
次に、図１１（ｂ）に示すように、余剰なゲート側壁メタル層１２２を塩酸などの酸溶液などによるウェットエッチングにより除去して、ゲート側壁シリサイド層１２３をゲート側壁のみに残存させる一方、ゲート側壁シリサイド層１２３におけるゲート電極の上面並びにｐＭＩＳ用金属材料１０９及びｎＭＩＳ用金属材料１１１の上面に位置する部分は除去する。
【０１０９】
これにより、ゲート側壁シリサイド層１２３の底部とｐＭＩＳ用金属材料１０９及びｎＭＩＳ用金属材料１１１の上面とが接続される。また、ゲート側壁シリサイド層１２３の側壁は、ゲート電極材料１１２の側壁と接続された状態となる。
【０１１０】
次に、図１１（ｃ）に示すように、異方性エッチングにより、ゲート絶縁膜１０５が露出するまで、ｐＭＩＳ用金属材料１０９及びｎＭＩＳ用金属材料１１１を除去する。続いて、ｐＭＩＳ用金属材料１０９及びｎＭＩＳ用金属材料１１１を除去した後に、露出しているゲート絶縁膜１０５とその下層の界面層１０６をウェットエッチング等で除去する。
【０１１１】
次に、図１１（ｄ）に示すように、半導体基板１０１の全面に、ＬＰ−ＣＶＤ（Low Pressure-Chemical Vapor Depositon）法により、ＴＥＯＳ膜又はＳｉＮ膜などの絶縁膜を５〜２０nm程度堆積し、異方性ドライエッチングによるエッチバックを行うことにより、ゲートハードマスク１２６、ゲート側壁シリサイド層１２３、ｐＭＩＳ用金属材料１０９又はｎＭＩＳ用金属材料１１１、ゲート絶縁膜１０５、及び界面層１０６の側壁に、オフセットサイドウォール１１４を形成する。続いて、領域１００Ｎ及び領域１００Ｐのそれぞれに、所望のイオン注入を行うことにより、エクステンション注入層１１５を形成する。
【０１１２】
次に、図１２（ａ）に示すように、半導体基板１０１の全面に、ＬＰ−ＣＶＤ法によるＴＥＯＳ膜又はＳＡ−ＣＶＤ（Sub Atmospheric-Chemical Vapor Depositon）法によるＮＳＧ膜などの酸化膜を５〜１０nm程度、サイドウォール下層膜１１６として堆積した後、ＡＬＤ−ＳｉＮ（Atomic Layer Deposition―SiN）膜などの絶縁膜を例えば２０〜４０nm程度、サイドウォール上層膜１１７として堆積する。続いて、サイドウォール下層膜１１６及びサイドウォール上層膜１１７の積層膜に対して、異方性ドライエッチングによるエッチバックを行うことにより、オフセットサイドウォール１１４、サイドウォール下層膜１１６、及びサイドウォール上層膜１１７からなるサイドウォール１１８を形成する。続いて、領域１００Ｎに、注入エネルギー１０〜２５ＫｅＶで１〜５×１０１５ａｔｏｍ／ｃｍ２程度にてＡｓ（砒素）のイオン注入、又は、注入エネルギー５〜１５ＫｅＶで１〜５×１０１５ａｔｏｍ／ｃｍ２程度にてＰ（燐）のイオン注入を行うと共に、領域１００Ｐに、注入エネルギー１〜３ＫｅＶで１〜５×１０１５ａｔｏｍ／ｃｍ２程度にてＢ（ホウ素）のイオン注入を行うことにより、ソース・ドレイン注入層１１９を形成する。続いて、活性化熱処理を行うことにより、イオン注入で導入した不純物を活性化する。なお、このとき、上記イオン注入は、ゲート電極表面に対しても同時にその注入が行われている（図示はしていない）。続いて、イオン注入で導入した不純物を活性化するため、高温短時間でのランプ加熱又はレーザー加熱により１０００℃以上の活性化熱処理を行う。
【０１１３】
次に、図１２（ｂ）に示すように、半導体基板１０１の全面に、スパッタ法を用いて高融点金属であるＮｉ膜を５〜２０nm程度堆積し、シリサイド化の熱処理を加える。続いて、シリサイド未反応領域をウェットエッチングにより除去した後、熱処理を適宜行うことにより、半導体基板１０１表面のソース・ドレイン注入層１１９における表面、及びゲート電極材料１１２における表面にそれぞれ、Ｎｉ膜からなるシリサイド層１２１を形成する。なお、シリサイド未反応領域をウェットエッチングする際には、高融点金属材料のＮｉ膜及びゲート側壁シリサイド層１２３に対してエッチング選択比を有する薬液を用いて、ゲート側壁シリサイド層１２３のエッチング量を抑制しておく。
【０１１４】
以上のようにして、ゲート側壁シリサイド層１２３の側壁とゲート電極上のシリサイド層１２１の側壁とが接続されている。そして、領域１００Ｐでは、ゲート絶縁膜１０５上面にある金属電極層であるｐＭＩＳ用金属材料１０９とゲート電極上面の電極層であるシリサイド層１２１とが、金属層であるゲート側壁シリサイド層１２３により物理的に接続されている。また、領域１００Ｎでは、ゲート絶縁膜１０５上面にある金属電極層であるｎＭＩＳ用金属材料１１１とゲート電極上面の電極層であるシリサイド層１２１とが、金属層であるゲート側壁シリサイド層１２３により物理的に接続されている。このため、メタルゲート電極内部にメタル層とシリコン層との界面を含む積層構造が存在する場合においても、ゲート電極内のシリコン層の抵抗値、注入分布、又は材料に依存することなく、ゲート絶縁膜上のメタル層までの接続抵抗を小さくすることが可能となる。その結果、高速動作時におけるトランジスタの遅延又はトランジスタの特性ばらつきなどの特性劣化の懸念がなく、低コストである構造を有する高性能デバイスが実現可能となる。
【０１１５】
（第３の実施形態）
以下、本発明の第３の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
【０１１６】
図１３（ａ）〜（ｄ）、図１４（ａ）〜（ｄ）及び図１５は、本発明の第３の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。なお、各図における紙面に向かって左側の領域がｎチャネル型ＭＩＳトランジスタが形成される領域１００Ｎであり、紙面に向かって右側の領域がｐチャネル型ＭＩＳトランジスタが形成される領域１００Ｐである。
【０１１７】
まず、上述の図１（ａ）〜（ｃ）に示した工程を行う。なお、これらの工程は、上述の第１の実施形態で説明した工程であるから、ここではその説明は繰り返さない。
【０１１８】
次に、図１３（ａ）に示すように、図１（ｃ）で形成したレジストパターン１１０を除去した後、半導体基板１０１の全面に、シリコン酸化膜をゲート電極材料１２７として堆積する。続いて、ゲート電極材料１２７の上に、ノンドープのポリシリコン膜を５〜２０nm程度、ゲート電極材料１２８として堆積する。
【０１１９】
次に、図１３（ｂ）に示すように、ゲート電極材料１２８の上に、ゲートレジストパターン１１３を形成する。
【０１２０】
次に、図１３（ｃ）に示すように、ゲート電極材料１２８及びゲート電極材料１２７をゲート電極形状に異方性ドライエッチングすると共に、ｐＭＩＳ用金属材料１０９及びｎＭＩＳ用金属材料１１１の上面で当該エッチングをストップさせる。なお、同様に、図１（ａ）に示されるゲート電極材料１０７を堆積する工程から図１３（ｃ）に示されるゲート電極形状を形成する工程までの間に、適宜熱処理などを加えることにより、半導体基板１０１、界面層１０６、ｐＭＩＳ用金属材料１０９、及びｎＭＩＳ用金属材料１１１の界面を安定化させる。
【０１２１】
次に、図１３（ｄ）に示すように、ゲートレジストパターン１１３を除去した後に、ＣＶＤ法（Chemical Vapor Deposition）又はＡＬＤ法（Atomic Layer Deposition）を用いて、例えば膜厚５〜１０nm程度のＴｉＮ膜をゲート側壁メタル層１２２として、ゲート電極材料１２８の上面及び側壁、ゲート電極側壁、並びに、ｐＭＩＳ用金属材料１０９及びｎＭＩＳ用金属材料１１１の上面に堆積する。このとき、ゲート側壁メタル層１２２の堆積前には、ｐＭＩＳ用金属材料１０９及びｎＭＩＳ用金属材料１１１の上面の自然酸化物を除去するためにフッ酸又は塩酸などの薬液により洗浄工程が実施される。又は、上記ＴｉＮ膜の堆積前に、連続的にＮＦ３などのハロゲン元素を含むプラズマ処理などのＣＤＴ処理（Chemical Dry Treatment）により、自然酸化膜を除去することも有効である。
【０１２２】
次に、図１４（ａ）に示すように、ゲート側壁メタル層１２２を構成するＴｉＮ膜に対してエッチバックを行うことにより、ＴｉＮ膜をゲート側壁部のみに残存させる一方で、ＴｉＮ膜におけるゲート電極材料１２８の上面、ｐＭＩＳ用金属材料１０９及びｎＭＩＳ用金属材料１１１の上面に位置する部分を除去する。これにより、ゲート側壁メタル層１２２の底部は、ｐＭＩＳ用金属材料１０９及びｎＭＩＳ用金属材料１１１の上面と接続される。また、ゲート側壁メタル層１２２の側壁は、ゲート電極材料１１２の側壁と接続された状態となる。また、ゲート電極材料１０７とゲート側壁メタル層１２２とが同一材料である場合には、エッチバック時に、ｐＭＩＳ用金属材料１０９及びｎＭＩＳ用金属材料１１１の上面がエッチングされて若干削れる可能性があるが、ゲート絶縁膜１０５には到達しないように終点検出などを用いてオーバーエッチング量を低減しておくとよい。
【０１２３】
次に、図１４（ｂ）に示すように、異方性エッチングにより、ゲート絶縁膜１０５が露出するまで、ｐＭＩＳ用金属材料１０９及びｎＭＩＳ用金属材料１１１を除去する。続いて、ｐＭＩＳ用金属材料１０９及びｎＭＩＳ用金属材料１１１を除去した後に、露出しているゲート絶縁膜１０５とその下層の界面層１０６をウェットエッチング等で除去する。
【０１２４】
次に、図１４（ｃ）に示すように、半導体基板１０１の全面に、ＬＰ−ＣＶＤ（Low Pressure-Chemical Vapor Depositon）法により、ＴＥＯＳ膜又はＳｉＮ膜などの絶縁膜を５〜２０nm程度堆積し、異方性ドライエッチングによるエッチバックを行うことにより、ゲート側壁メタル層１２２、ｐＭＩＳ用金属材料１０９又はｎＭＩＳ用金属材料１１１、ゲート絶縁膜１０５、及び界面層１０６の側壁に、オフセットサイドウォール１１４を形成する。続いて、領域１００Ｎ及び領域１００Ｐのそれぞれに、所望のイオン注入を行うことにより、エクステンション注入層１１５を形成する。
【０１２５】
次に、図１４（ｄ）に示すように、半導体基板１０１の全面に、ＬＰ−ＣＶＤ法によるＴＥＯＳ膜又はＳＡ−ＣＶＤ（Sub Atmospheric-Chemical Vapor Depositon）法によるＮＳＧ膜などの酸化膜を５〜２０nm程度、サイドウォール下層膜１１６として堆積した後、ＡＬＤ−ＳｉＮ（Atomic Layer Deposition―SiN）膜などの絶縁膜を例えば２０〜４０nm程度、サイドウォール上層膜１１７として堆積する。続いて、サイドウォール下層膜１１６及びサイドウォール上層膜１１７の積層膜に対して、異方性ドライエッチングによるエッチバックを行うことにより、オフセットサイドウォール１１４、サイドウォール下層膜１１６、及びサイドウォール上層膜１１７からなるサイドウォール１１８を形成する。続いて、領域１００Ｎに、注入エネルギー１０〜２５ＫｅＶで１〜５×１０１５ａｔｏｍ／ｃｍ２程度にてＡｓ（砒素）のイオン注入、又は、注入エネルギー５〜１５ＫｅＶで１〜５×１０１５ａｔｏｍ／ｃｍ２程度にてＰ（燐）のイオン注入を行うと共に、領域１００Ｐに、注入エネルギー１〜３ＫｅＶで１〜５×１０１５ａｔｏｍ／ｃｍ２程度にてＢ（ホウ素）のイオン注入を行うことにより、ソース・ドレイン注入層１１９を形成する。続いて、活性化熱処理を行うことにより、イオン注入で導入した不純物を活性化する。なお、このとき、上記イオン注入は、ゲート電極表面（ゲート電極材料１２８の表面）に対しても同時にその注入が行われている（図示はしていない）。続いて、イオン注入で導入した不純物を活性化するため、高温短時間でのランプ加熱又はレーザー加熱により１０００℃以上の活性化熱処理を行う。
【０１２６】
次に、図１５に示すように、半導体基板１０１の全面に、スパッタ法を用いて高融点金属であるＮｉ膜を５〜２０nm程度堆積し、シリサイド化の熱処理を加える。続いて、シリサイド未反応領域をウェットエッチングにより除去した後、熱処理を適宜行うことにより、半導体基板１０１表面のソース・ドレイン注入層１１９における表面、及びゲート電極材料１２８における表面にそれぞれ、Ｎｉ膜からなるシリサイド層１２１を形成する。なお、シリサイド未反応領域をウェットエッチングする際には、高融点金属材料のＮｉ膜及びゲート側壁メタル層１２２に対してエッチング選択比を有する薬液を用いて、ゲート側壁メタル層１２２のエッチング量を抑制しておく。例えば、高融点金属材料がＮｉ膜からなり、ゲート側壁メタル層１２２がＴｉＮ膜からなる場合には、塩酸などの酸溶液を用いることができる。
【０１２７】
以上のようにして、ゲート側壁メタル層１２２の側壁とゲート電極上のシリサイド層１２１の側壁とが接続されている。そして、領域１００Ｐでは、ゲート絶縁膜１０５上面にある金属電極層であるｐＭＩＳ用金属材料１０９とゲート電極上面の電極層であるシリサイド層１２１とが、金属層であるゲート側壁メタル層１２２により物理的に接続されている。また、領域１００Ｎでは、ゲート絶縁膜１０５上面にある金属電極層であるｎＭＩＳ用金属材料１１１とゲート電極上面の電極層であるシリサイド層１２１とが、金属層であるゲート側壁メタル層１２２により物理的に接続されている。このため、メタルゲート電極内部にメタル層とシリコン層との界面を含む積層構造が存在する場合においても、ゲート電極内のシリコン層の抵抗値、注入分布、又は材料に依存することなく、ゲート絶縁膜上のメタル層までの接続抵抗を小さくすることが可能となる。その結果、高速動作時におけるトランジスタの遅延又はトランジスタの特性ばらつきなどの特性劣化の懸念がなく、低コストである構造を有する高性能デバイスが実現可能となる。
【０１２８】
−第１の実施形態及びその変形例、並びに第３の実施形態に係る変形例（３）−
本変形例（３）に係る半導体装置は、図１７（ｂ）に示す構成を有しており、具体的には、上述した図３（ｄ）、図７（ａ）及び図１５にそれぞれ示した第１の実施形態及びその変形例（１）、並びに第３の実施形態の半導体装置におけるゲート側壁メタル層１２２を、内側から順に内側ゲート側壁メタル層１２２（内側導電膜）及び外側ゲート側壁メタル層１２４（外側導電膜）からなる積層構造として設けている点に特徴を有している。
【０１２９】
図１６（ａ）〜（ｄ）並びに図１７（ａ）及び（ｂ）は、本変形例（３）に係る半導体装置の製造方法を工程順に示しており、ここでは、上述した第１の実施形態に係る半導体装置の製造方法に本変形例（３）を適用した図を示している。
【０１３０】
まず、上述した図１（ａ）〜図２（ａ）に示す工程を行った後に、図１６（ａ）に示すように、半導体基板１０１の全面に、ゲート電極材料１１２を覆うように、内側ゲート側壁メタル層１２２及び外側ゲート側壁メタル層１２４をこの順に形成する。なお、その後の工程は、図１６（ｂ）〜（ｄ）並びに図１７（ａ）及び（ｂ）に示す通りであって、具体的な工程は、上述した図２（ｄ）〜図３（ｄ）に示した工程と同様である。
【０１３１】
このように積層構造を設けることにより、内側ゲート側壁メタル層１２２として例えばＴａ膜からなる低抵抗膜を選択すると共に、外側ゲート側壁メタル層１２４として例えばＴｉＮ膜からなる酸化防止膜を選択することで、ゲート電極上面のメタル層とゲート電極下面のメタル層の接続を、より低抵抗で且つ安定化することが可能である。
【０１３２】
また、ここでは、本変形例（３）を第１の実施形態に適用した場合を例に説明したが、第１の実施形態の変形例（１）及び第３の実施形態にも適用することができる。つまり、第１の実施形態の変形例（１）の場合であれば、上述した図５（ｄ）において積層構造のメタル層を形成し、その後、図６（ａ）〜図７（ａ）までの工程を同様に行えばよい。また、第３の実施形態の場合であれば、上述した図１３（ｄ）において積層構造のメタル層を形成し、その後、図１４（ａ）〜図２０までの工程を同様に行えばよい。
【０１３３】
−第２の実施形態及びその変形例に係る変形例（４）−
本変形例（４）に係る半導体装置は、図１９（ｃ）に示す構成を有しており、具体的には、上述した図９（ｄ）及び図１２（ｂ）にそれぞれ示した第２の実施形態及びその変形例（２）の半導体装置におけるゲート側壁シリサイド層１２３を、内側から順に内側ゲート側壁シリサイド層１２３（内側導電膜）及び外側ゲート側壁メタル層１２４（外側導電膜）からなる構造として設けている点に特徴を有している。
【０１３４】
図１８（ａ）〜（ｄ）及び図１９（ａ）〜（ｃ）は、本変形例（４）に係る半導体装置の製造方法を工程順に示しており、ここでは、上述した第２の実施形態に係る半導体装置の製造方法に本変形例（４）を適用した図を示している。
【０１３５】
まず、上述した図１（ａ）〜図２（ａ）に示す工程及び図８（ａ）に示す工程を行った後に、図１８（ａ）に示すように、半導体基板１０１の全面に、ゲート電極材料１１２を覆うように、内側ゲート側壁メタル層１２２及び外側ゲート側壁メタル層１２４をこの順に形成する。続いて、図１８（ｂ）に示す工程を上述した図８（ｃ）に示す工程と同様に行った後、図１８（ｃ）に示すように、内側ゲート側壁メタル層１２２をシリサイド化して内側ゲート側壁シリサイド層１２３とする。なお、その後の工程は、図１８（ｄ）〜図１９（ｃ）に示す通りであって、具体的な工程は、上述した図８（ｄ）〜図９（ｄ）に示した工程と同様である。
【０１３６】
このように積層構造を設けることにより、内側ゲート側壁メタル層として例えばＮｉ膜、内側ゲート側壁シリサイド層１２３として例えばＮｉシリサイド層からなる低抵抗膜を選択すると共に、外側ゲート側壁メタル層１２４として例えばＴｉＮ膜からなる酸化防止膜を選択することで、ゲート電極上面のメタル層とゲート電極下面のメタル層の接続を、より低抵抗で且つ安定化することが可能である。
【０１３７】
また、ここでは、本変形例（４）を第２の実施形態に適用した場合を例に説明したが、第２の実施形態の変形例（２）にも適用することができる。つまり、第２の実施形態の変形例（２）の場合であれば、上述した図１０（ｄ）において積層構造のメタル層を形成し、その後、図１１（ａ）〜図１２（ｂ）までの工程を同様に行えばよい。
【０１３８】
なお、以上の第１〜第３の実施形態及び変形例（１）〜（４）において、サイドウォール膜であるサイドウォール上層膜１１７を除去した構造であって、且つ、応力を印加又は緩和するストレッサー膜としてコンタクトライナー膜１２９を備えた構造を設けることもできる。このようにすると、トランジスタゲートのチャネルに応力を印加又は緩和することにより、トランジスタの駆動電流を向上させることができる。
【０１３９】
例えば、図２０は、上述した第１の実施形態に本構造を適用した場合の断面図を示している。コンタクトライナー膜１２９は、例えばシリコン窒化膜によって形成され得る。本構造によると、第１の実施形態の特徴部分によるゲート電極内部の低抵抗化に加えて、トランジスタのゲート電極のチャネル面に応力を印加することで得られるトランジスタの駆動能力の向上を得ることができるため、特に高速動作を行うデバイス構造が実現される。なお、その他の実施形態及び変形例に適用した場合であっても同様の効果を得られることは言うまでもない。また、コンタクトライナー膜１２９として、トランジスタを構成するゲート電極のチャネル面に対して応力を印加又は開放する膜であって、シリコン窒化膜を用いることができる。
【０１４０】
なお、以上の第１〜第３の実施形態及び変形例（１）〜（４）において、活性化されたソース・ドレイン注入層１１９の一部をストレス印加層１３０とした構造を設けることもできる。このようにすると、トランジスタゲートのチャネルに応力を印加することにより、トランジスタの駆動電流を向上させることができる。
【０１４１】
例えば、図２１は、上述した第１の実施形態に本構造を適用した場合の断面図を示している。図２１に示す例では、領域１００Ｐのｐウェル領域にストレス印加層１３０を形成しており、ストレス印加層１３０は、例えばＳｉＧｅによって形成され得る。また、図示していないが、領域１００Ｎのｎウェル領域にストレス印加層１３０を形成する場合には、ストレス印加層１３０は、例えばＳｉＣによって形成され得る。本構造によると、第１の実施形態の特徴部分によるゲート電極内部の低抵抗化に加えて、チャネルに応力を印加することで得られるトランジスタの駆動能力の向上を得ることができるため、特に高速動作を行うデバイス構造が実現される。なお、その他の実施形態及び変形例に適用した場合であっても同様の効果を得られることは言うまでもない。
【０１４２】
なお、以上の第１〜第３の実施形態及び変形例（１）〜（４）において、界面層１０６として、半導体基板１０１を酸化したシリコン酸化膜に代えて、シリコン酸化膜を窒化したＳｉＯＮ膜、半導体基板１０１を酸化したシリコン酸化膜、又は、ＳｉＯＮとＡＬＤ−ＳｉＮとの積層膜を用いることもできる。
【０１４３】
また、ゲート絶縁膜１０５の材料又は膜厚は、上述の例に限られるものではない。即ち、ゲート絶縁膜として、例えば、ＨｆＯ２膜、ＨｆＳｉｘＯｙ膜、若しくはＨｆＡｌｘＯｙ膜などのHigh-k膜、ＳｉＯ２膜、及び、これらに窒素を添加した膜からなる群のうちから選択されるいずれか１つの膜からなる単層膜、又は、これらの群のうちから選択される少なくとも１つの膜を含んでなる積層膜を用いることもできる。また、ゲート絶縁膜１０５の膜厚は、ゲート長、ＥＯＴの許容値、及びリーク電流の許容値などを考慮して適宜決定すればよい。
【０１４４】
なお、以上の第１〜第３の実施形態及び変形例（１）〜（４）において、ゲート絶縁膜１０５及び界面層１０６の除去工程として、ｐＭＩＳ用金属材料１０９及びｎＭＩＳ用金属材料１１１を除去した後としたが、下記オフセットサイドウォール１１４のエッチバックと同時にエッチングしてもよい。この場合には、図示しないが、ゲート絶縁膜１０５とその下層の界面層１０６はｐＭＩＳ用金属材料１０９、ｎＭＩＳ用金属材料１１１およびオフセットサイドウォール１１４の下に連続して備わっていることとなる。
【０１４５】
なお、以上の第１〜第３の実施形態及び変形例（１）〜（４）において、ｐＭＩＳ用金属材料１０９及びｎＭＩＳ用金属材料１１１を単一のゲート電極材料１０７に炭素又はフッ素をイオン注入して形成したが、それぞれ別々の金属材料をエッチング加工することで形成してもよい。また、窒素又は酸素などのその他の元素を注入してもよく、仕事関数に応じて適宜選定され得る。注入濃度及び金属種にもよるが、窒素は主にｎＭＩＳトランジスタの形成に有効であり、酸素は主にｐＭＩＳトランジスタの形成にとって有効である。
【０１４６】
なお、以上の第１〜第３の実施形態及び変形例（１）〜（４）において、ｐＭＩＳ用金属材料１０９及びｎＭＩＳ用金属材料１１１をそれぞれ別々の金属材料をエッチング加工して形成する場合には、ｎＭＩＳ用金属材料１１１は領域１００Ｎのトランジスタの閾値電圧を低くするために、ｎ＋ＰｏｌｙＳｉの仕事関数に近いものを選択すればよい。例えば、Ｔｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ、Ｃｒ、Ｍｏ、及びＷからなる群のうちから選択される少なくとも１の金属よりなる金属膜が考えられる。また、仕事関数がこれに近いもので、導電性を有するものであれば、これらの金属群のうちから選択される少なくとも１つの金属の窒化物、珪化物、炭化物、酸化物、又は、その他の化合物からなる膜であってもよい。但し、Ｔｉ、Ｔａ、Ｚｒ、Ｈｆ、又はＮｂの窒化物は、正規の組成でなく、Ｎの量が少ない場合に、ｎＭＩＳ用金属材料１１１として好適である。
【０１４７】
また、ｐＭＩＳ用金属材料１０９はｐチャネル領域１０４のトランジスタの閾値電圧を低くするために、ｎ＋ＰｏｌｙＳｉの仕事関数に近いものを選択すればよい。このような膜としては、例えば、Ｎｉ、Ｐｄ、Ｐｔ、Ｃｏ、Ｒｈ、Ｒｕ、Ｃｕ、Ａｇ、Ａｕ、及びＡｌからなる群のうちから選択される少なくとも１つの金属よりなる金属膜が考えられる。また、仕事関数がこれに近いもので、導電性を有するものであれば、これらの金属群のうちから選択される少なくとも１つの金属の窒化物、珪化物、炭化物、酸化物、又は、その他の化合物からなる膜であってもよい。また、ＴｉＮ、ＴａＮ、ＺｒＮ、ＨｆＮ、若しくはＮｂＮの正規組成を有する膜からなるＴｉ、Ｔａ、Ｚｒ、Ｈｆ、若しくはＮｂの窒化物、Ｒｕ酸化物からなる膜、又はＩｒ酸化物からなる膜であってもよい。また、ｐＭＩＳ用金属材料１０９及びｎＭＩＳ用金属材料１１１の形成方法としては、ＬＰ−ＣＶＤ法、スパッタ法、又はＡＬＤ（Atomic Layer Deposition）などが選択できる。
【０１４８】
なお、以上の第１〜第３の実施形態及び変形例（１）〜（４）において、ゲート電極材料１１２及びゲート電極材料１２８は、ノンドープポリシリコン以外にも、Ｐ（燐）をドーピングしたポリシリコンを用いることも可能である。この場合、Ｎ型不純物のＰ（燐）をドーピングしたポリシリコン内部にソード・ドレイン注入により、領域１００Ｐのゲート電極にはＰ型不純物のＢ（ホウ素）が注入される。このため、図２２に示すように、半導体基板１０１の主面に平行な面に、ゲート内水平ＰＮ接合１２５が形成される。ゲート内水平ＰＮ接合１２５は、一般に高抵抗であるため、ゲート信号遅延が懸念されるが、上述した各実施形態及び各変形例ではゲート側壁メタル層１２２が形成されているため、ゲート内水平ＰＮ接合１２５の存在した場合でも、ゲート絶縁膜１０５の上面にある金属電極層であるｎＭＩＳ用金属材料１１１及びｐＭＩＳ用金属材料１０９とゲート電極の上面の電極層であるシリサイド層１２１とが、金属層であるゲート側壁メタル層１２２によって物理的に接続されいる。このため、メタルゲート電極内部にゲート電極上面のメタル層とゲート電極下面のメタル層との間にＰＮ接合が存在した場合でも、ゲート電極内の注入分布又は材料に依存することなく、ゲート絶縁膜上のメタルまでの接続抵抗を小さくすることが可能である。その結果、高速動作時のトランジスタの遅延又はトランジスタの特性ばらつきなどの特性劣化の懸念がなく、低コストである構造の高性能デバイスが実現可能となる。
【０１４９】
従来では、ゲート電極材料１１２が、ノンドープポリシリコンである場合、又は、予めドーパントを導入したポリシリコンである場合に、ゲート内にゲート電極材料１１２の高抵抗層であるノンドープ層又はゲート内水平ＰＮ接合１２５を形成しないようにソース・ドレイン注入深さを深くする必要がある。このため、従来ではショートチャネル効果によるトランジスタの特性劣化が避けられない。しかし、上述した各実施形態及び各変形例では、ゲート電極材料１１２のノンドープ層又はゲート内水平ＰＮ接合１２５の形成に依存することなく、ソース・ドレイン注入深さを独立に設定することができるため、トランジスタの特性劣化がなく、トランジスタの高速動作が実現可能である。
【０１５０】
したがって、ゲート電極材料１１２の材料として、あらゆるシリコン材料を選択することが可能となるため、アモルファスＳｉ、又は、ノンドープポリシリコンにイオン注入及び熱拡散及びシリコンとの反応を用いてＰ（燐）、Ａｓ（砒素）、Ｂ（ホウ素）、Ｉｎ（インジウム）、Ｎ（窒素）、Ｃ（炭素）、Ｆ（フッ素）、Ｎ（窒素）、Ｏ（酸素）、若しくはＧｅ（ゲルマニウム）、Ｐｔ（白金）、Ｎｉ（ニッケル）、Ｃｏ（コバルト）、Ｔｉ（チタン）、Ｆｅ（鉄）、Ｗ（タングステン）、又は、Ｍｏ（モリブデン）などをドーピングしたＳｉを含有する電極材料を用いることもできる。又は、Ｇｅ（ゲルマニウム）をドーピングしたＳｉＧｅなどのＳｉを含有した電極材料を用いることもでき、加工性又はシリサイド反応などの観点で適宜決定すればよい。形成方法として、ＬＰ−ＣＶＤ法、スパッタ法、若しくはＡＬＤ法などの成膜方法、又は塗布系シリコン材料による塗布法を用いることもでき、カーボン若しくは金属をドーピングしたシリコン材料、又はポーラスシリコンなども選択することができる。
【０１５１】
なお、上述した第３の実施形態において、ゲート電極材料１２７として、シリコン酸化膜以外にも、シリコン窒化膜又はシリコン酸窒化膜などの絶縁膜など、ゲート電極の加工の容易性を考慮し選択することができる。また、ゲート電極内部にストレス膜を導入することもできる。ストレス膜として、シリコン窒化膜、炭化シリコン膜、ポーラスシリコン膜、シリサイド膜、又はＳｉＣ膜などを選択することができる。その他、ゲート電極材料１２７を構成する絶縁膜として、イットリウム酸化膜、アルミ酸化膜、又はアルミ窒化膜を用いることができる。
【０１５２】
また、ゲート電極材料１２７として、ポリシリコン膜のような光を透過しない膜ではなく、導電性のあるＩｒ酸化膜又はＲｕ酸化膜などの光を透過する膜を用いることができ、上述のように、絶縁膜である上記のシリコン酸化膜以外にも、シリコン窒化膜、シリコン酸窒化膜、イリジウム酸化膜、又はルテニウム酸化膜も選択することができるため、上述した第３の実施形態は、特に光を電気に変換する素子などへの適用に特に有用である。また、ゲート電極材料１２７の外周は全て、光を透過しない金属膜によって覆われているため、ゲート電極の一部に光を通すように、金属膜を開口をすることにより、光導波路としても有用な構造となり得る。
【０１５３】
このように、ゲート電極材料１２７を構成する絶縁膜材料として、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、イットリウム酸化膜、アルミ酸化膜、又は、アルミ窒化膜を用いることができる。
【０１５４】
なお、上述した第２の実施形態の変形例（２）において、ゲートハードマスク１２６は、シリコン酸化膜以外にも、シリコン窒化膜又はシリコン酸窒化膜などの絶縁膜など、ゲート電極の加工の容易性を考慮して選択することができる。また、ゲートハードマスク１２６の適用は、第２の実施形態の変形例（２）の場合に限定されるものではなく、上述した第１の実施形態及び第３の実施形態においても適宜適用することができる。
【０１５５】
なお、上述した第１の実施形態、その変形例（１）、及び第３の実施形態において、ゲート側壁メタル層１２２は、導電性を確保できる材料として、上述したｎＭＩＳ用金属材料１１１及びｐＭＩＳ用金属材料１０９の材料と同じ金属を選択することができる。また、ゲート側壁メタル層１２２の形成方法も、上述したｎＭＩＳ用金属材料１１１及びｐＭＩＳ用金属材料１０９の形成方法と同様であって、ＬＰ−ＣＶＤ法又はＡＬＤ法などによってゲート側壁に成膜し易い方法を選択できる。
【０１５６】
なお、上述した変形例（３）及び（４）における図１７（ｂ）及び図１９（ｃ）において、ゲート側壁メタル層１２４は、耐酸化性が確保できる材料として、例えば、ＴｉＮ、ＴａＮ、Ｐｔ、Ａｇ、又はＡｕなどの金属膜が考えられる。また、酸化物又はその他の化合物からなる膜であってもよく、金属酸化物としては、Ｒｕ酸化物又はＩｒ酸化物などが考えられる。この場合のゲート側壁シリサイド層１２３は、低抵抗膜であって、Ｎｉ、Ｃｏ、Ｔｉ、Ｗ、Ｐｔ、及びＭｏからなる群のうちから選択される少なくとも１つを含んでいる。
【０１５７】
なお、上述した第２の実施形態及び第２の実施形態の変形例（２）において、ゲート側壁シリサイド層１２３は、Ｎｉシリサイドからなる場合について説明したが、Ｃｏ、Ｔｉ、Ｗ、Ｐｔ、Ｍｏ、若しくはそれらの金属合金又は積層金属によるシリサイドを用いても特に問題はない。
【０１５８】
なお、以上の第１〜第３の実施形態及び変形例（１）〜（４）において、オフセットサイドウォール１１４はＴＥＯＳ膜又はＳｉＮ膜などの絶縁膜からなる場合について説明したが、ゲート電極又は半導体基板１０１の酸化などを抑制するために、低温で成膜可能なＳＡ−ＣＶＤによるＮＳＧ、低温ＬＰ−ＴＥＯＳ、低温ＡＬＤ−ＳｉＮ膜、又は、低温ＳｉＣ若しくはＳｉＯＮなどを用いることが可能である。特に酸素を含有しない膜を用いることにより、ゲート電極又は半導体基板１０１の酸化抑制に効果的である。
【０１５９】
なお、以上の第１〜第３の実施形態及び変形例（１）〜（４）において、シリサイド層１２１はＮｉシリサイドからなる場合について説明したが、Ｃｏ、Ｔｉ、Ｗ、Ｐｔ、Ｍｏ若しくはそれらの金属合金又は積層金属によるシリサイドを用いても特に問題はない。また、この場合、シリサイド層１２１は、ゲート側壁シリサイド層１２３と同じ材料とすることもできる。
【０１６０】
なお、第１の実施形態、その変形例（１）及び第３の実施形態において、シリサイド層１２１を形成するための高融点金属材料はＮｉからなり、ゲート電極メタル層１２２はＴｉＮからなる組み合わせの場合について説明したが、その他の組み合わせを用いる場合であっても、シリサイド未反応領域をウェットエッチングする際には、高融点金属材料及びゲート側壁シリサイド層１２３に対してエッチング選択比を有する薬液を用いて、ゲート電極メタル層１２２のエッチング量を抑制しておく。例えば、高融点金属材料がＣｏ、Ｔｉ、又はＷなどからなり、ゲート側壁シリサイド層１２３がＴｉＮ膜からなる組み合わせの場合には、塩酸などの酸溶液を用いることができる。
【産業上の利用可能性】
【０１６１】
以上説明したように、本発明は、ｎチャネルトランジスタ及びｐチャネルトランジスタが同一チップ内に存在するＣＭＯＳデバイスのロジック素子又はＳＲＡＭなどのメモリ素子を有する半導体装置にとって有用である。
【符号の説明】
【０１６２】
１００Ｎ  ｎチャネル型ＭＩＳトランジスタが形成される領域
１００Ｐ  ｐチャネル型ＭＩＳトランジスタが形成される領域
１０１  半導体基板
１０２  素子分離
１０３  ｎチャネル領域
１０４  ｐチャネル領域
１０５  ゲート絶縁膜
１０６  界面層
１０７  第１ゲート電極材料
１０８  レジスト
１０９  ｐＭＩＳ用金属材料
１１０  レジスト
１１１  ｎＭＩＳ用金属材料
１１２  第２ゲート電極材料
１１３  ゲートレジストパターン
１１４  オフセットサイドウォール
１１５  エクステンション注入層
１１６  サイドウォール下層膜
１１７  サイドウォール上層膜
１１８  サイドウォール
１１９  ソース・ドレイン注入層
１２１  シリサイド層
１２２  第１ゲート側壁メタル層
１２３  第１ゲート側壁シリサイド層
１２４  第２ゲート側壁メタル層
１２５  ゲート内水平ＰＮ接合
１２６  ゲートハードマスク
１２７  第３ゲート電極材料
１２８  第４ゲート電極材料
１２９  コンタクトライナー膜
１３０  ストレス印加層
１３１  ゲート内垂直ＰＮ接合
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
0005559567.tif 000007
【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
0005559567.tif 000014
【図１４】
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【図１５】
0005559567.tif 000016
【図１６】
0005559567.tif 000017
【図１７】
0005559567.tif 000018
【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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