(57)【特許請求の範囲】
【請求項１】
第１の（ＤＴ１）および第２の（ＤＴ２）半導体装置を有するＭＯＳ容量テスト構造（ＳＴ）であって、前記各装置は、そのゲートがすべて第１のノード（ｎ１）で電気的に接続され、そのソースとドレインがすべて第２のノード（ｎ２）で電気的に接続されるＭＯＳトランジスタを含み、前記２つの装置のトランジスタは同一型のものであり、前記トランジスタの寸法は、一方ではその長さの和が他方ではその幅の和がそれぞれ前記２つの装置で等しくなるように、かつ
式Ｓｅｑｕｉｖ＝Σ（Ｌｉ×Ｗｉ）−Σ（Ｌ’ｉ×Ｗ’ｉ）
（式中、
−Ｌｉ、Ｗｉはそれぞれ前記第１の装置ＤＴ１のトランジスタＴｉの長さと幅とを表し、
−Ｌ’ｉ、Ｗ’ｉはそれぞれ前記第２の装置ＤＴ２のトランジスタＴ’ｉの長さと幅とを表す）
により与えられる前記２つの装置間の表面積の差Ｓｅｑｕｉｖが非零になるように選択される、テスト構造。
【請求項２】
前記２つの装置はｎ個（ｎは２以上の整数）のＭＯＳトランジスタを有することを特徴とする、請求項１に記載のテスト構造。
【請求項３】
ｎ＝２であることを特徴とする、請求項２に記載のテスト構造。
【請求項４】
前記第１の装置（ＤＴ１）は、第１の長さＬと第１の幅Ｗを有する第１のトランジスタ（Ｔ１０）と、第２の長さｌと第２の幅ｖを有する前記第２のトランジスタ（Ｔ２０）（ここでＬ＞ｌ、Ｗ＞ｖ）とを含み、
前記第２の装置（ＤＴ２）は、その長さが前記第１の長さＬと等しくその幅が前記第２の幅ｖと等しい第１のトランジスタ（Ｔ’１０）と、その長さが前記第２の長さｌと等しくその幅が前記第１の幅Ｗと等しい第２のトランジスタ（Ｔ’２０）とを含むことを特徴とする請求項３に記載のテスト構造。
【請求項５】
ｎ＝３であることを特徴とする、請求項２に記載のテスト構造。
【請求項６】
前記第１の装置（ＤＴ１）は、第１の長さｌ１と第１の幅ｖ１を有するトランジスタ（Ｔ１００）と、第２の長さｌ２と第２の幅Ｗを有する第２のトランジスタ（Ｔ２００）と、第３の長さＬと第３の幅ｖ２を有する第３のトランジスタ（ここでＬ＞ｌ２＞ｌ１、Ｗ＞ｖ２＞ｖ１）とを含み、
前記第２の装置（ＤＴ２）は、その長さが前記第２の長さｌ２と等しくその幅が前記第３の幅ｖ２と等しい第１のトランジスタ（Ｔ’１００）と、その長さが前記第１の長さｌ１と等しくその幅が前記第２の幅Ｗと等しい第２のトランジスタ（Ｔ’２００）と、その長さが前記第３の長さＬと等しくその幅が前記第１の幅ｖ１と等しい第３のトランジスタ（Ｔ’３００）と、を含むことを特徴とする請求項５に記載のテスト構造。
【請求項７】
前記装置のそれぞれにおいて、第１のテストパッド（ｐ１、ｐ１’）に第１のノード（ｎ１、ｎ１’）を接続するための第１の接続構造と、第２のテストパッド（ｐ２、ｐ２’）に第２のノード（ｎ２、ｎ２’）を接続するための第２の接続構造とを含む、請求項１〜６のいずれか一項に記載のテスト構造。
【請求項８】
前記第１の接続構造と前記第２の接続構造は、前記２つの装置において、それぞれ同一の構造であることを特徴とする、請求項７に記載のテスト構造。
【請求項９】
２つの同一のＣＭＯＳインバータ（ＩＮＶ１、ＩＮＶ２）をさらに含む請求項１〜６のいずれか一項に記載のテスト構造（ＳＴ）であって、前記各インバータは前記第１（ＤＴ１）および前記第２の（ＤＴ２）装置のそれぞれの一つを充電し、前記２つのインバータのｐ型トランジスタは共通制御信号（Ｖｐ）を受信し、前記２つのインバータのｎ型トランジスタは共通制御信号（Ｖｎ）を受信し、前記ｐ型およびｎ型トランジスタの前記制御信号は、互いに重ならないタイプのものである、テスト構造。
【請求項１０】
前記２つのインバータは、通常は１０００μｍ未満の距離で互いに近接して形成されることを特徴とする、請求項９に記載のテスト構造。
【請求項１１】
テスト構造の第１の装置（ＤＴ１）と第２の装置（ＤＴ２）間の電圧の関数として差分容量の曲線（ＣＳＴ（Ｖ））を記録するために前記テスト構造（ＳＴ）を使用する方法であって、前記各装置は、そのゲートがすべて第１のノード（ｎ１）で電気的に接続されそのソースとドレインがすべて第２のノード（ｎ２）で電気的に接続されるＭＯＳトランジスタを含み、前記トランジスタの寸法は、一方ではその長さの和が他方ではその幅の和がそれぞれ前記２つの装置で等しくなるように、かつ
式Ｓｅｑｕｉｖ＝Σ（Ｌｉ×Ｗｉ）−Σ（Ｌ’ｉ×Ｗ’ｉ）
（式中、
−Ｌｉ、Ｗｉはそれぞれ前記第１の装置ＤＴ１のトランジスタＴｉの長さと幅とを表し、
−Ｌ’ｉ、Ｗ’ｉはそれぞれ前記第２の装置ＤＴ２のトランジスタＴ’ｉの長さと幅とを表す）
により与えられる前記２つの装置間の表面積の差Ｓｅｑｕｉｖが非零になるように、選択され、
前記方法は、前記第１と第２の装置（ＤＴ１、ＤＴ２）のそれぞれに印加される電圧の関数として容量を確定する工程と、前記テスト構造の前記等化表面積Ｓｅｑｕｉｖによる割り算によって単位面積当たりの差分容量の曲線として表された電圧の関数として前記２つの装置間の差分容量の前記曲線を計算する工程とを含む、方法。
【請求項１２】
前記各装置は、第１のテストパッド（ｐ１、ｐ１’）に第１のノード（ｎ１、ｎ１’）を接続するための第１の接続構造と、第２のテストパッド（ｐ２、ｐ２’）に第２のノード（ｎ２、ｎ２’）を接続するための第２の接続構造とを含む、請求項１１に記載の方法であって、
前記電圧は、容量計により、前記第１と第２の装置のそれぞれの前記第１と第２のパッドの端子に印加されることを特徴とする方法。
【請求項１３】
前記第１の接続構造と前記第２の接続構造は、前記２つの装置において、それぞれ同一の構造である、請求項１２に記載の方法。
【請求項１４】
前記テスト構造は、２つの同一のＣＭＯＳインバータ（ＩＮＶ１、ＩＮＶ２）をさらに含み、前記インバータのそれぞれは前記第１（ＤＴ１）および前記第２の（ＤＴ２）装置のそれぞれの一つを充電し、前記２つのインバータのｐ型トランジスタは共通制御信号（Ｖｐ）を受信し、前記２つのインバータのｎ型トランジスタは共通制御信号（Ｖｎ）を受信し、前記ｐ型およびｎ型トランジスタの前記制御信号は互いに重ならないタイプのものであり、前記ｐ型トランジスタの閉時間が前記ｎ型トランジスタの閉時間と異なるように前記ｐ型およびｎ型トランジスタに周波数ｆのスイッチング制御信号を印加する、請求項１１に記載の方法であって、
前記方法は、前記各インバータとその関連する負荷装置毎に、
ａ）前記閉時間の関数として、周波数に対する測定電流の比（Ｉ１／ｆ、Ｉ２／ｆ）を与える第１の曲線（ＱＩ１、ＱＩ２）を得るために、前記ｐ型トランジスタの前記閉時間（ｔｐ）の関数として、前記インバータの所与のスイッチング周波数（ｆ）と所与の供給電圧Ｖｄｄに対し各インバータの電流電源（Ｉ１、Ｉ２）を測定する工程と、
ｂ）前記ｐ型トランジスタの零の閉時間に対応する原点へ外挿された周波数に対する測定電流の比（Ｉ１０／ｆ、Ｉ２０／ｆ）の値を得るために、前記第１の曲線を前記原点へ外挿する工程と、
ｃ）前記供給電圧（Ｖｄｄ）の異なる値に対し、前記工程ａ）とｂ）を繰り返し、前記供給電圧（Ｖｄｄ）の関数として前記原点へ外挿した電流と周波数の比（Ｉ１０／ｆ、Ｉ２０／ｆ）を与える第２の曲線（Ｆ１、Ｆ２）を得ることを可能にし、次に、前記電圧の関数として前記２つの装置間の単位面積当たりの差分容量の曲線（ＣＳＴ（Ｖ））を計算する工程であって、
ｄ）前記第２の曲線（Ｆ１、Ｆ２）間の差分曲線（ΔＱ）を計算する工程と、
ｅ）前記差分曲線の電圧に対する導関数（σΔＱ／δＶ）を計算する工程と、
ｆ）前記テスト構造の前記等化表面積Ｓｅｑｕｉｖで割る工程と、を含む工程と、
の測定工程を連続的に含む方法。
【請求項１５】
前記２つのインバータは、通常は１０００μｍ未満の距離で互いに近接して形成される請求項１４に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置を製造するための技術プロセスの特性化（ｃｈａｒａｃｔｅｒｉｚａｔｉｏｎ）に関し、具体的には、関連するＣ（Ｖ）曲線を記録することによりＭＯＳゲート／ゲート酸化膜／半導体スタックの特性化を行うためのテスト構造に関する。
【背景技術】
【０００２】
ゲート電圧の関数としてＭＯＳ容量を与えるＣ（Ｖ）曲線により、特にはＥＯＴ（等価酸化膜厚さ：Ｅｑｕｉｖａｌｅｎｔ  Ｏｘｉｄｅ  Ｔｈｉｃｋｎｅｓｓ）として表される等価酸化シリコンとして与えられるゲート酸化膜厚さ、フラットバンド電圧（ＦＢＶ）（すなわち、半導体における価電子帯と伝導帯が平坦である電圧）等のＭＯＳスタックの特性寸法を確定することができる。
【０００３】
これらの特性寸法は、そのロードマップにおいてＩＴＲＳ（国際半導体技術ロードマップ：Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｔｅｃｈｎｏｌｏｇｙ  Ｒｏａｄｍａｐ  ｆｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ）機関により設定された勧告に従って電子的プロセスを特徴づけし、モニターし、比較するために使用される。「ノード」と呼ぶ技術世代における微細化（ムーアの法則）の進歩を評価するこのロードマップは、特にＥＯＴとしてのゲート酸化膜厚さを含む特性寸法と各ノードとを関連づける。
【０００４】
本発明は、ＥＯＴが約１ナノメータ以下の最先端の技術プロセスを扱う。
【０００５】
これらのナノメータプロセスでは、ＭＯＳゲート／酸化膜／半導体スタックの特性化は、極めて正確な曲線を得ることと、スタックのパラメータ（ＥＯＴ、ＦＢＶ等）は特に量子効果を考慮したモデルにより評価することと、を必要とする。
【０００６】
ＭＯＳスタックのＣ（Ｖ）曲線は、従来は、複素インピーダンス測定を小信号レンジ（ＤＣ電圧に小信号電圧を重畳したもの）において実行できるようにした市販のインピーダンス解析器、例えばＡｇｉｌｅｎｔ  ４２８４Ａの名称で市販されている解析器により得られる。
【０００７】
ナノメータプロセスでは、多数の要素がインピーダンス測定に干渉するので従来のテスト構造によりＣ（Ｖ）曲線を記録するこれらの技術では所望の精度と信頼性が得られない。
【０００８】
具体的には、ほぼ数百ｐＦ（１０−１２Ｆ）程度の容量が得られる１００μｍ×１００μｍ寸法の表面では、この測定はトンネル効果によるゲート酸化膜を介した電流リークの増加の影響を受ける。Ｃ．Ｌｅｒｏｕｘらによる出版物「ナノメータＳｉＯ２誘電体の特性化とモデリング：Ｃｈａｒａｃｔｅｒｉｚａｔｉｏｎ  ａｎｄ  ｍｏｄｅｌｉｎｇ  ｏｆ  ｎａｎｏｍｅｔｒｉｃ  ＳｉＯ２  ｄｉｅｌｅｃｔｒｉｃｓ」Ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃ  Ｅｎｇｉｎｅｅｒｉｎｇ，Ｖｏｌｕｍｅ  ７２，Ｉｓｓｕｅｓ  １−４，Ａｐｒｉｌ  ２００４，ｐａｇｅｓ  １２１−１２４に記載されるように、例えばほぼ１０μｍ×１０μｍ程度のより小さなＭＯＳトランジスタ表面を使用することはアクセス抵抗を低減することによりこの浮遊漏れ電流の問題を克服できることが知られている。
【０００９】
これらのより低い容量値（ｐＦ）のために、より小さい寸法を有するこれらの構造は、それらがＭＯＳトランジスタ構造に固有の浮遊容量かあるいは測定装置に属する容量および試験される構造と測定装置間の相互接続配線容量かにかかわらず上記浮遊容量の相対的な増加によりさらに影響を受ける。
【００１０】
より正確には、このように３つのカテゴリーの浮遊容量が測定に関係する。これらは、ＭＯＳ構造自体により誘発される浮遊容量、測定装置の電極が置かれるテストパッドとＭＯＳ構造とを結合する相互接続配線により導入される浮遊容量、そして測定装置に関係する浮遊容量である。
【００１１】
図１と図２には、ＭＯＳトランジスタ構造により誘発される浮遊容量を例示する。ＭＯＳトランジスタ（図１）は基板内に活性トランジスタ領域ＺＡを含む。その上にある制御ゲートＧは拡散層間のチャネルを制御することができる。トランジスタの寸法はチャネルの寸法であり、チャネルの長さＬ（すなわちソース領域とドレイン領域間の縦方向距離）とチャネルの横断長である幅Ｗである。これらはトランジスタの製造用レチクル上の設計長および幅である。したがってトランジスタの表面積はＬＷ積により与えられる。図２には、ソース拡散領域Ｓと、ドレイン拡散領域Ｄと、そしてチャネル領域ｃｃにわたって基板上に配置されたゲート酸化膜ｇｏｘとゲート酸化膜上のゲート電極ｇｅと通常はゲートの側面の横方向に設けられたスペーサまたは絶縁体ｅ１、ｅ２とを含むゲートＧとを、示す。
【００１２】
このようなＭＯＳトランジスタ構造に固有の浮遊容量はトランジスタの周囲に付随する容量である。これらは、周知のように、
−活性領域ＺＡに覆いかぶさる寸法Ｗ×Ｌのゲート領域Ｇの頂点に対応する４つの角部における三次元の角部容量Ｃａ１、Ｃａ２、Ｃａ３、Ｃａ４（図１）と、
−ゲートの幅Ｗに沿った容量Ｃｗとその長さＬに沿った容量Ｃｌを含む、活性領域上のゲート端の浮遊容量である。４５ナノメータ技術ノードの例を参照すると、これらの端部浮遊容量は幅Ｗまたは長さＬの１μｍ当たりほぼ０．２ｆＦ（１０−１５Ｆ）程度である。容量Ｃｗは、ゲートとソースおよびドレイン拡散領域との間の、スペーサを介した容量と酸化膜を介した容量とを含む。図２に例示されるのはこれであり、幅Ｗに沿った容量Ｃｗでは、浮遊容量ｃ９はゲート電極ｇｅ／スペーサｅ１／拡散層Ｓを含むスタックに対応し、浮遊容量ｃ１０はゲート電極ｇｅ／ゲート酸化膜ｇｏｘ／拡散領域Ｓを含むスタックに対応する。容量Ｃｌは、活性領域端部で観察される特有の容量に関連する。
【００１３】
図３には、測定装置の測定チップ（電極）を受け入れるために半導体装置上に設けられたテストパッドと、ゲートとソースおよびドレイン拡散領域をこれらテストパッドに接続できるようにする相互接続配線（通常はアルミニウム配線）と、により誘発される浮遊容量を例示する。この例では半導体装置は半導体基板Ｂに形成されるＭＯＳトランジスタＴである。半導体装置は基板に形成される２つの拡散領域（ソースＳとドレインＤ）間のチャネルｃｃとゲートＧ（図では識別されないゲート電極とゲート酸化膜）とを含む。半導体装置は測定装置（図示せず）の測定チップがそれぞれの上に置かれる２つのテストパッドｐ１、ｐ２を有する。これらのパッドは、トランジスタのゲートレベルより上の、通常は装置のメタライゼーションレベルにおける同一平面に形成される。これらのパッドは例えば数十平方μｍを測定する金属小板である。テストパッドｐ１を含む接続配線ｌ１は対応する接続ピンにより２つの拡散領域を接続する。ゲートＧは、トランジスタのチャネルを越え、ゲートＧが厚い誘電体ｉにより基板から絶縁される領域内へ伸びる。これによりゲートは対応する接続ピンを介し他のテストパッドｐ２に接続できるようになる。相互接続要素（テストパッド、相互接続配線、または接続ピン）に付随する容量は、特には以下の容量、すなわちパッドｐ２のゲート接続ピンと基板との間の容量ｃ４、パッドｐ２と基板との間の容量ｃ５、接続配線ｌ１と基板との間の容量ｃ６、パッドｐ１と基板との間の容量ｃ７、そして２つのパッドの距離に依存する２つのパッドｐ１、ｐ２間の容量ｃ８を含む。４５ナノメータ技術ノードの例を参照すると、１００μｍ×１００μｍ寸法のテストパッド（ｐ１またはｐ２）により誘発される相互接続配線容量ｃ５，ｃ７のそれぞれの大きさはほぼ１ｐＦ程度である。実際は、基板に関する相互接続要素のトポロジに依存するが、ほぼ１０パーセント程度の分散が、相互接続配線容量において（特には、これらの容量が、ゲート酸化膜に適用する制約条件と比較してその製造制約条件が小さい絶縁誘電体ｉで形成された場合）観察される。
【００１４】
最後に、図４には、通常は容量計とハンドリング装置（プローバー）を含む測定装置３に関連する浮遊容量ｃ１、ｃ２、ｃ３を例示する。符号１で参照される試験対象の任意の半導体装置は従来の方法で基板ホルダー２上に配置される。測定装置３は２つの試験ポイントで半導体装置に印加される２つの測定チップ４、５を制御する。浮遊容量は各チップと基板間の容量ｃ１、ｃ２そして２つのチップ間の浮遊容量ｃ３である。これらの浮遊容量は、合計、ほぼ１ｐＦ（１０−１２Ｆ）程度の値となり得る。この値は、チップの構成と基板ホルダーに対するそれらの位置とに従って異なる。
【００１５】
本発明者らにとって興味深い先端技術プロセスでは、これらの様々な浮遊容量は、ほぼ測定対象の容量の大きさ程度である。
【００１６】
最後に、この測定は、ＭＯＳ構造の寸法公差によりさらに影響を受ける。この理由は、技術的な比較を容易にするために容量の値は従来は単位面積当たりで計算される、すなわち使用されるＣ（Ｖ）曲線において測定容量は記録されたＭＯＳ構造の表面積により割られるためである。このとき得られたＣ（Ｖ）曲線の精度は、ＭＯＳ構造の寸法精度に依存するが、ＩＴＲＳ判定基準（３σ分散）によると当該技術の公称長の１２パーセントで評価され得る。
【００１７】
こうして、トランジスタの寸法の不正確さが浮遊容量に関係する不正確さに加算されるが、本発明者らが見出したように、この理由は、実際には、単位面積当たりの容量が計算されるためである。したがって、測定容量は、図１に関連して定義されたようにトランジスタの表面積すなわちその幅Ｗと長さＬの積で割られる。
【００１８】
したがって、本発明では、ＭＯＳ構造（すなわちナノメータまたはサブナノメータプロセスに特に適合されたゲート／酸化膜／半導体スタック）のＣ（Ｖ）曲線を確実に記録する試みがなされる。
【００１９】
容量測定における精度の問題に対する解決策は既に探求された。特に、測定装置により導入される浮遊要素を回避できるようにする技術は公知である。
【００２０】
特許文献１の明細書は、その出力において、異なるゲート長を有するＭＯＳ容量により形成された、異なる負荷に接続されたインバータを使用するリングオシレータによるＭＯＳ構造の特性化の方法を開示する。インバータにおいて測定される様々な電流はインバータ一段当たりの負荷容量の値を推定するために使用される。したがって、ゲート酸化膜容量の値とゲート長分散とは区別して測定される。しかしながら、この方法は、ゲート酸化膜容量を確定するために考慮されなければならない量子効果を組み入れていない。さらに、その測定は、インバータの電荷に応じて変化する各インバータに関連するスイッチング電流を考慮していない。
【００２１】
インバータ電荷に基づく、相互接続配線容量の値を測定するための別の公知の測定技術は、使用されるプローブと測定装置による浮遊容量により導入される干渉だけでなくスイッチング電流も動的測定によりなくすことができる。この技術は、Ｂ．Ｗ．ＭｃＧａｕｇｈｙ，Ｊ．Ｃ．Ｃｈｅｎ，Ｄ．Ｓｙｌｖｅｓｔｅｒ，Ｃ．Ｈｕによる出版物，「サブｆＦ相互接続配線容量測定の簡単な方法：Ａ  Ｓｉｍｐｌｅ  Ｍｅｔｈｏｄ  ｆｏｒ  Ｏｎ−Ｃｈｉｐ  Ｓｕｂ−Ｆｅｍｔｏ  Ｆａｒａｄ  Ｉｎｔｅｒｃｏｎｎｅｃｔ  Ｃａｐａｃｉｔａｎｃｅ  Ｍｅａｓｕｒｅｍｅｎｔ，」ＩＥＥＥ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｌｅｔｔｅｒｓ，Ｖｏｌ．１８，Ｎｏ．１，ｐｐ．２１−２３，Ｊａｎｕａｒｙ  １９９７に記載される。これは２つのＣＭＯＳインバータの使用に基づく。ここでは、一方のＣＭＯＳインバータは測定対象の相互接続配線容量を充電し、他方のＣＭＯＳインバータの出力はいかなる負荷にも接続されていない。インバータの適切に形成された制御信号により、各インバータに付随するスイッチング電流を回避することが可能となる。
【００２２】
特許文献２の明細書には、相互接続配線容量の測定に対しても同様な技術を使用することが記載されている。
【００２３】
これらの相互接続配線容量はＭＯＳ容量と同じ性質のものではない。特に、相互接続配線容量は測定に干渉する浮遊容量を有していなく、印加電圧に関係なく一定値を有する。
【００２４】
したがって、これらの技術は低い相互接続配線容量を高精度に測定するために非常に好適であるが、これらの技術はＭＯＳトランジスタの構造に属する浮遊容量などの他の浮遊容量、あるいは表面積精度の問題を回避することができない。また、本発明者らは、これらの浮遊容量の大きさは、高精度に測定されることを目的としたＭＯＳ容量の大きさの程度であることを見出した。
【先行技術文献】
【特許文献】
【００２５】
【特許文献１】米国特許第７０６９５２５号
【特許文献２】米国特許第６８７０３７５号
【発明の概要】
【発明が解決しようとする課題】
【００２６】
本発明は、第１には、Ｃ（Ｖ）曲線を確実に記録することを可能にするＭＯＳトランジスタに基づいたテスト構造を提供する。
【課題を解決するための手段】
【００２７】
本発明は、浮遊容量とトランジスタの表面積における不正確さとの様々な影響を減算により相殺するためにＭＯＳトランジスタの寸法の差分を利用するテスト構造を定義する。
【００２８】
本発明はまた、測定に付随する浮遊効果もまた相殺されるこのようなテスト構造を使用する測定法に関する。
【００２９】
したがって、上に特徴づけられたように、本発明は、第１と第２の２つの半導体装置を備えた容量構造であって、各装置は、そのゲートがすべて第１のノードにおいて電気的に接続されそのソースとドレインがすべて第２のノードにおいて電気的に接続されるＭＯＳトランジスタを含み、上記２つの装置は同一型のトランジスタであり、上記トランジスタの寸法は、一方ではその長さの和が他方ではその幅の和がそれぞれ上記２つの装置で等しくなるように、かつ
式Ｓｅｑｕｉｖ＝Σ（Ｌｉ×Ｗｉ）−Σ（Ｌ’ｉ×Ｗ’ｉ）
（式中、
−Ｌｉ、Ｗｉはそれぞれ上記ペアの第１の装置ＤＴ１のトランジスタＴｉの長さと幅とを表し、
−Ｌ’ｉ、Ｗ’ｉはそれぞれ第２の装置ＤＴ２のトランジスタＴ’ｉの長さと幅とを表す）
により与えられる２つの装置間の表面積の差Ｓｅｑｕｉｖが非零となるように選択される、容量構造に関する。
【００３０】
本発明の一実施態様では、２つの装置は同じ数ｎ個のＭＯＳトランジスタを有する。
【００３１】
電圧の関数として容量の曲線を測定するためにこのようなテスト構造を使用する方法は、装置ごとに電圧の関数として容量曲線を測定する工程と、２つの装置間の表面積差で割られた結果としての２つの装置間の差曲線を計算する工程とを含む。
【００３２】
本方法では容量計を使用することができる。
【００３３】
一変形態様では、本テスト構造は、半導体装置ごとに一つのＣＭＯＳインバータをさらに含み、これにより動的測定方法を使用することが可能となる。
【００３４】
本発明の他の利点および特徴は、非限定的例として与えられる本発明の実施態様を例示する添付図面を参照した以下の説明において規定される。
【図面の簡単な説明】
【００３５】
【図１】寸法（Ｌ、Ｗ）を有するＭＯＳトランジスタの端および角部の容量を示す簡略図である。
【図２】ＭＯＳトランジスタの断面であり、活性領域上のゲート端の浮遊容量を明示する。
【図３】測定対象の構造における相互接続配線とテストパッドにより導入される浮遊容量を例示する。
【図４】本構造のテストパッド上に置かれたテストチップにより導入される浮遊容量を例示する。
【図５ａ】ＭｃＧａｕｇｈｙらによる出版物において提案された相互接続配線容量を測定するための装置を例示する。
【図５ｂ】ＭｃＧａｕｇｈｙらによる出版物において提案された相互接続配線容量を測定するための装置を例示する。
【図６】本発明によるテスト構造の概略図である。
【図７ａ】本発明によるテスト構造を使用した測定法およびその関連する測定装置を概略的に図示する。
【図７ｂ】本発明によるテスト構造を使用した測定法およびその関連する測定装置を概略的に図示する。
【図８】本発明によるテスト構造の第１の実施形態を例示する。
【図９】本発明によるテスト構造の第１の実施形態を例示する。
【図１０ａ】有利な等価ＭＯＳ構造を定義するための本発明の一様態を例示する。
【図１０ｂ】有利な等価ＭＯＳ構造を定義するための本発明の一様態を例示する。
【図１０ｃ】有利な等価ＭＯＳ構造を定義するための本発明の一様態を例示する。
【図１０ｄ】有利な等価ＭＯＳ構造を定義するための本発明の一様態を例示する。
【図１１】本発明によるテスト構造の第２の実施形態を例示する。
【図１２】本発明によるテスト構造の第２の実施形態を例示する。
【図１３】スイッチング中のインバータ内の電流を測定する方法を使用する、ＭＯＳ構造の酸化膜容量を測定するための別の装置を例示する。
【図１４】このような測定法を有する本発明によるＭＯＳ構造の２つの装置間の電荷差を抽出する原理を例示する。
【図１５】図１３と図１４に対応する測定法のフローチャートである。
【発明を実施するための形態】
【００３６】
ＭＯＳスタックの特性化を正確に行うための本発明によるテスト構造は、ＭＯＳトランジスタを含む２つの半導体装置を備え、上記トランジスタの寸法は、一方ではその長さの和が他方ではその幅の和がそれぞれ上記２つの装置で等しくなるように、かつ上記２つの装置間の表面積の差が非零になるように選択される。
【００３７】
ＭＯＳトランジスタの寸法とは、図１に例示するように、従来は活性領域に覆いかぶさるゲート領域の幅Ｗと長さＬを指すことを想起されたい。したがって、このトランジスタの表面積はその幅Ｗと長さＬの積により与えられる。関連するＭＯＳ容量は、そのソースがそのドレイン（および、ウェル内に形成されたトランジスタの場合には任意選択的にはウェルにバイアスをかけるための接続ピン）に短絡されたＭＯＳトランジスタのゲートとソース間で測定されたゲートと基板（またはトランジスタの型によってはウェル）との間の容量である。
【００３８】
２つの装置のそれぞれの上の容量を別々に測定し次にこれら２つの容量の差を計算することは、２つの装置の表面積の差に等しい等価表面積の容量を測定することと等価である。２つの装置により誘発される浮遊効果はこの測定では減算により相殺される。
【００３９】
本発明の一実施形態によるテスト構造ＳＴを図６に例示する。
【００４０】
テスト構造ＳＴは、同じ基板上に形成される少なくとも一つの第１の装置ＤＴ１と第２の装置ＤＴ２を含む。それらは、寸法の分散が無視されるように互いに十分に近接して形成される。
【００４１】
第１の装置は、そのゲートが共通に接続されかつそのソースとドレインが共通に接続されたｎ個（ｎは２以上の整数）のトランジスタを並列に含み、各トランジスタＴｉ（ｉ＝１〜ｎ）はその長さＬｉと幅Ｗｉと表面積Ｓｉ＝Ｌｉ×Ｗｉとにより定義される。
【００４２】
したがってＤＴ１は全表面積Ｓ１＝Σ（Ｌｉ×Ｗｉ）ｉ＝１〜ｎの全等価容量と等価なものである。
【００４３】
第２の装置もまた、そのゲートが共通に接続されかつそのソースとドレインが共通に接続されたｎ個のトランジスタを並列に含み、各トランジスタＴ’ｉ（ｉ＝１〜ｎ）はその長さＬ’ｉと幅Ｗ’ｉと表面積Ｓ’ｉ＝Ｌ’ｉ×Ｗ’ｉとにより定義される。
【００４４】
したがってＤＴ２は全表面積Ｓ２＝Σ（Ｌ’ｉ×Ｗ’ｉ）ｉ＝１〜ｎの全等価容量と等価なものである。
【００４５】
２つの装置のトランジスタの寸法は、
−装置ＤＴ１のトランジスタＴｉの長さの和が装置ＤＴ２のトランジスタＴ’ｉの長さの和と等しくなるように、すなわち、
Σ（Ｌｉ）ｉ＝１〜ｎ＝Σ（Ｌ’ｉ）ｉ＝１〜ｎ、
−装置ＤＴ１のトランジスタＴｉの幅の和が装置ＤＴ２のトランジスタＴ’ｉの幅の和と等しくなるように、すなわち、
Σ（Ｗｉ）ｉ＝１〜ｎ＝Σ（Ｗ’ｉ）ｉ＝１〜ｎ
−表面積Ｓ１と表面積Ｓ２の表面積の差（Ｓｅｑｕｉｖで表される）が非零である、すなわち、Ｓｅｑｕｉｖ＝Σ（Ｌｉ×Ｗｉ）−Σ（Ｌ’ｉ×Ｗ’ｉ）≠０となるように選択される。
【００４６】
各装置では、ｎ個のトランジスタはそのゲートを電気的に共通に第１のノード（ＤＴ１におけるｎ１とＤＴ２におけるｎ’１）に接続している。
【００４７】
各装置では、ｎ個のトランジスタはそのソースとドレインを電気的に共通に第２のノード（ＤＴ１におけるｎ２とＤＴ２におけるｎ’２）に接続している。
【００４８】
２つの装置のトランジスタはすべてｎ型チャネルまたはｐ型のチャネルを有する同一型のものである。それらがウェルに形成される場合は、ウェルピンが設けられソースおよびドレイン結線に共通に接続される。
【００４９】
本発明のテスト構造ＳＴは、等化表面積Ｓｅｑｕｉｖを有するＭＯＳ容量に対応する２つの装置間の「差分」ＭＯＳ容量を測定できるようにする。したがって
Ｓｅｑｕｉｖ＝Σ（Ｌｉ×Ｗｉ）−Σ（Ｌ’ｉ×Ｗ’ｉ）      式（１）
【００５０】
この測定は様々な浮遊容量源の影響を受けない。
【００５１】
さらに、「差分」等化表面積は寸法の技術的分散の影響も受けない。
【００５２】
この等化表面積に対する「差分」ＭＯＳ容量値の比が、当該技術に対し信頼性がありかつ正確な単位面積当たりのＭＯＳ容量の測定値を与える。
【００５３】
したがって、本発明によるテスト構造ＳＴは、非常に信頼性があり正確でかつ様々な浮遊要素と技術分散とは無関係な単位面積当たりの容量の測定を可能にする。この測定は、周知の任意の技術により、Ｃ（Ｖ）曲線を装置ごとに記録可能な任意の測定装置を使用することができる。
【００５４】
実際、装置の各ノードは図７ｂに例示するようにそれぞれの接続構造を介しテストパッドに接続される。したがって、装置ＤＴ１のノードｎ１とｎ２はパッドｐ１とｐ２にそれぞれ接続され、同様に、装置ＤＴ２のノードｎ’１とｎ’２はパッドｐ’１とｐ’２にそれぞれ接続される。
【００５５】
したがって、通常はインピーダンス解析器である容量計３０の２つの測定チップ３０Ａと３０Ｂは、テスト構造ＳＴの第１の装置のパッドｐ１とｐ２上に配置することができ、次に他方の装置のパッドｐ’１とｐ’２上に配置することができる。プローブは、通常は、テスト構造（図示せず）上に配置されたプローブカードを介しパッド上に配置される。
【００５６】
本発明によるテスト構造を使用する測定法の工程は次の通り（図７ａ）である。
ａ）通常の測定手段を使用する同様の測定環境において、これらの２つの装置Ｃ１（Ｖ）、Ｃ２（Ｖ）のそれぞれに対し電圧の関数として容量を測定する。
ｂ）等化表面積Ｓｅｑｕｉｖにより割られた２つの装置の特性の差分すなわち［Ｃ１（Ｖ）−Ｃ２（Ｖ）］／Ｓｅｑｕｉｖを計算する。
【００５７】
当該プロセス技術により誘発される浮遊効果の影響を受けない単位面積当たりの特性Ｃ（Ｖ）が得られる。
【００５８】
より正確には、図７ｂに示すように、工程ａ）では、２つのチップは同じ方法すなわち同じ構成で２つの装置上に印加される。２つのチップ３０Ａと３０Ｂは第１の特性曲線Ｃ１（Ｖ）を記録するために第１の装置ＤＴ１の２つのパッドｐ１，ｐ２上に印加され、次に２つのチップ３０Ａと３０Ｂは対応する第２の特性曲線Ｃ２（Ｖ）を記録するために第２の装置ＤＴ２のパッドｐ’１とｐ’２上に印加される。
【００５９】
得られた単位面積当たりの曲線［Ｃ１（Ｖ）−Ｃ２（Ｖ）］／Ｓｅｑｕｉｖは、次に、ゲート電極／ゲート酸化膜／半導体を含むスタックの性質を識別する様々なパラメータ（特にはその厚さまたはそのフラットバンド電圧）を得るために公知の方法で処理される。
【００６０】
得られた単位面積当たりの曲線は、特に、ＭＯＳ構造の浮遊容量（すなわち図１と図２を参照して説明した端および角部容量）の影響を受けない。この理由は、テスト構造の２つの装置ＤＥＴ１とＤＥＴ２におけるトランジスタの数とそれらの寸法に対する条件は、これら２つの装置が同じ等価な周囲（長さおよび幅の総和）と同数の角部とを有することを意味するためである。
【００６１】
得られた単位面積当たりの曲線はトランジスタの寸法（Ｌ、Ｗ）の分散の影響も受けない。この理由は、２つの装置の寸法の技術的分散の一定性が仮定され得るように２つの装置が近接して（例えば２つの装置間が１０００μｍ未満）形成されているためである。２つの装置ＤＴ１とＤＴ２間の長さの和と幅の和の同一性を考慮し、そしてδＬとδＷそれぞれが長さＬと幅Ｗに対する技術的分散（すなわち（レチクル上の）設計寸法と得られた実際の寸法の差）を表すものとすると次式が得られる。
Σ｛（Ｌｉ＋δＬ）×（Ｗｉ＋δＷ）｝−Σ｛（Ｌ’ｉ＋δＬ）×（Ｗ’ｉ＋δＷ）｝＝Σ（Ｌｉ×Ｗｉ）−Σ（Ｌ’ｉ×Ｗ’ｉ）      式（２）
【００６２】
換言すれば、等化表面積Ｓｅｑｕｉｖは、実際、Σ（Ｌｉ×Ｗｉ）−Σ（Ｌ’ｉ×Ｗ’ｉ）に等しい。ここでＬｉ、Ｗｉ、Ｌ’ｉ、Ｗ’ｉはレチクル上の設計寸法である。
【００６３】
２つの装置のそれぞれのチップと金属相互接続に関係する浮遊容量の同一性は、一方ではｐ１とｎ１間で他方ではｐ’１とｎ’１間で、さらに一方ではｐ２とｎ２間で他方ではｐ’２とｎ’２間で同一接続構造を形成することにより保証できるので有利である（図７ｂ）。接続構造は、パッド自体と、そしてノードとパッドとの間の接続配線として理解すべきである。したがって、一方ではｎ１とｎ２間に他方ではｎ’１とｎ’２間に何が存在しても、テスト構造の２つの装置ＤＴ１とＤＴ２間で異ならないであろう。
【００６４】
図７ｂに例示するように、テスト構造の各装置のパッドは、簡単な横変位により（例えば図に描かれた矢印に沿ってテスト構造のシリコン基板の横変位により）同じテストチップに隣接するように作製される。したがって、２つの装置上の測定は同様な環境において行なわれ、プローブと測定装置により導入される浮遊効果の影響を受けないことが保証される。より正確には、このようにして、図３と図４を参照して説明したチップと相互接続配線と測定装置とに関係する浮遊容量は２つの測定Ｃ１（Ｖ）とＣ２（Ｖ）間で一定となることが保証できる、すなわち差分Ｃ１（Ｖ）−Ｃ２（Ｖ）を計算する場合、それらの効果は減算により相殺されるであろう。
【００６５】
本発明の簡単な実施形態では、一つの装置のトランジスタの寸法は、他の装置のトランジスタの寸法を考慮し、全体長と全体幅がそれぞれ一定であるが表面積の差が非零（Ｓｅｑｕｉｖ≠０）となるように長さと幅を異なるように「関連づける」ことにより、選択される。
【００６６】
このような実施形態を例示する第１の例では、テスト構造は図８に示すようにそれぞれがｎ＝２個のＭＯＳトランジスタを含む少なくとも第１と第２の装置ＤＥＴ１とＤＥＴ２を含む。
【００６７】
第１の装置は、設計長Ｌと設計幅Ｗの第１のトランジスタＴ１０と、設計長ｌと設計幅ｖの第２のトランジスタＴ２０（ここでＬ＞ｌ、Ｗ＞ｖ）とを含む。
【００６８】
第２の装置は、設計長Ｌと設計幅ｖの第１のトランジスタＴ’１０と、設計長ｌと設計幅Ｗの第２のトランジスタＴ’２０とを含む。
【００６９】
図９に例示するように、これらの２つの装置間の差分を取ることにより得られる等価容量Ｃｅｑは、長さ（Ｌ−ｌ）と幅（Ｗ−ｖ）を有する。
【００７０】
寸法Ｌ、Ｗ、ｌ、ｖに対する条件では、この等価容量Ｃｅｑは、その設計長としてＬを設計幅としてＷを有するトランジスタ（Ｔ１０のような）の表面の中央部に「刻みつけられ（ｉｎｓｃｒｉｂｅｄ）」てよい。ｌとｖを適切に選択すると、ゲート端効果（ｇａｔｅ  ｅｄｇｅ  ｅｆｆｅｃｔｓ）を減算により取り除くことができるようになりさらに有利である。
【００７１】
具体的には、図１０ａに表されるように、ＭＯＳトランジスタのゲート酸化膜は、ゲートの全体長Ｌと全体幅Ｗにわたって（特にはエッチング端に対応するゲート端上で）常に一様だとは限らない。ゲート酸化膜がこの寸法に沿った端効果により影響を受ける幅Ｗにわたるゲート下の活性領域の端に対応する２つの領域ｚｔ（一方向の斜線部）とｚｂ（他方向の斜線部）、ゲート酸化膜がこの寸法に沿った端効果により影響を受ける幅Ｌに沿ったゲート端に対応する２つの領域ｚｌ（点描部）、ｚｒ（クロスで印される）を見ることができる。トランジスタＴ２０とＴ’２０の幅ｖが２つの領域ｚｌとｚｒの幅ｅｌとｅｒの和に対応するように（図１０ｂと１０ｃ）、かつトランジスタＴ２０とＴ’１０の長さｌが２つの領域ｚｔとｚｂの長さｅｔとｅｂの和に等しくなるように（図１０ｂと１０ｄ）、ｌとｖが選択された場合、端効果のない等価ＭＯＳ構造が得られる。
【００７２】
ある領域のみ例えば「水平の」端領域ｚｔとｚｂのみが除外されることを意図する場合は、他の組み合わせも可能である。
【００７３】
図１１と図１２に、本発明の簡単な実施形態の第２の例を例示する。本発明の簡単な実施形態によると、テスト構造のうち一つの装置のトランジスタの寸法は、他の装置のトランジスタの寸法を考慮し、全体長と全体幅がそれぞれ一定であるが表面積の差が非零となるように長さと幅を異なるように関連づけることにより、選択される。
【００７４】
ここでは、テスト構造ＳＴは、各装置がｎ＝３個のＭＯＳトランジスタを含む２つの装置ＤＥＴ１とＤＥＴ２を含む。第１の装置は、設計長ｌ１と設計幅ｖ１の第１のトランジスタＴ１００と、設計長ｌ２と設計幅Ｗの第２のトランジスタＴ２００と、設計長Ｌと設計幅ｖ２（ここでＬ＞ｌ２＞ｌ１、Ｗ＞ｖ２＞ｖ１）の第３のトランジスタＴ３００とを含む。
【００７５】
第２の装置は、設計長ｌ２と設計幅ｖ２の第１のトランジスタＴ１００’と、設計長ｌ１と設計幅Ｗの第２のトランジスタＴ２００’と、設計長Ｌと設計幅ｖ１の第３のトランジスタＴ３００’とを含む。
【００７６】
これらの２つの装置間の差を取ることにより得られる等価容量Ｃｅｑは、表面の中央部における設計長Ｌと設計幅Ｗのトランジスタの表面に刻みつけられ得るリングである。
【００７７】
このリングは、外部長（Ｌ−ｌ１）、内部長（Ｌ−ｌ２）、外部幅（Ｗ−ｖ１）、内部幅（Ｗ−ｖ２）により特徴づけられる。これは図１２に例示されるように、中心における点描部と周辺の斜線部との間の空白部分である。
【００７８】
図１０ａに例示する寸法（Ｌ、Ｗ）により定義されたトランジスタと図１２に例示するリングとを比較すると、ｌ１、ｖ１、ｌ２、ｖ２の変動のせいで、テスト構造ＳＴの等価表面は、寸法ｌ１、ｖ１、ｌ２、ｖ２に依存する周囲からのある距離に、寸法Ｌ×Ｗの表面に刻みつけられたリング形状を有することが理解されるであろう。寸法ｌ１、ｖ１、ｌ２、ｖ２を変化させることにより、上記表面の周囲から上記リングの距離を変化させることができる。これは、表面ＬＷの周囲において（すなわちトランジスタＴ１００のＧの端で）、リングにより画定されたスタックの距離に沿ったゲートスタックの均質性を検査できるようになるので有利である。
【００７９】
図６〜図１２を参照して先に説明された本発明によるテスト構造は、２つの曲線Ｃ１（Ｖ）、Ｃ２（Ｖ）を測定し（本方法の工程ａ）それらの差を計算しそして本方法の式（１）（工程ｂ）に記載の等化表面積で割るためには、容量計またはインピーダンス解析器により図７ａに例示されたような特性Ｃ（Ｖ）を測定する周知の方法において使用することができる。
【００８０】
したがって、提案された本テスト構造は、容量計によりＭＯＳスタックの特性化を簡単に、正確に、かつ信頼性高く行うことを可能にする。本テスト構造の作製は簡単でかつ経済的である。
【００８１】
本発明の別の態様によると、適切に制御されたＣＭＯＳインバータの負荷として上記装置のそれぞれを配置することにより、Ｃ（Ｖ）曲線は、各インバータにおける電流の測定に基づく動的測定方法により記録することができる。
【００８２】
このような動的測定技術は、相互接続配線容量の測定に関するＭｃＧａｕｇｈｙらによる前述の出版物において説明されている。
【００８３】
この出版物において説明される技術を本出願の図５ａ、５ｂに例示する。
【００８４】
それぞれが異なるトポロジレベル（金属配線層１、金属配線層２）にある２つの金属配線１０、１１の交差により生成される測定対象の相互接続配線容量Ｃは、第１のＣＭＯＳインバータ２０の負荷容量として、すなわちこのインバータの出力ノードＳ１とアース間に配置される。その出力Ｓ２が負荷容量に接続されないという点を除いて第１のＣＭＯＳインバータと同一である第２のＣＭＯＳインバータ２１が設けられる（図５ａ）。２つのインバータ２０、２１は供給電圧Ｖｄｄとアース間に与えられ、それぞれ同じ周波数の周期的パルス信号Ｖ１、Ｖ２（パルスの高レベルがＤＣ電圧Ｖｄｄのレベルに対応する）によりそれぞれ制御される（図５ｂ）。
【００８５】
信号Ｖ１とＶ２は、いかなる時もインバータ内のせいぜい一つのトランジスタが導通するように互いに重ならない信号である。これにより各インバータに関係するスイッチング電流をなくすことができる。各インバータ２０、２１の負荷電流Ｉ、Ｉ’の測定が行なわれる。
【００８６】
インバータのＭＯＳトランジスタの浮遊容量を回避するために、インバータは、同一となるように選択されそして互いに近接して形成される。したがってそれらは実質的に同じ浮遊容量を有する。このとき、２つのインバータの浮遊容量の影響は差分Ｉ−Ｉ’において完全に相殺され、したがって相互接続配線容量Ｃの値は次式により得られる。
（Ｉ−Ｉ’）／ｆ＝ＣＶｄｄ      式（３）
ここで、Ｖｄｄは信号の電圧振幅、Ｖ１とＶ２は２つのインバータのバイアス電圧、ｆはインバータに印加される電圧信号の周波数であり、ＩとＩ’はインバータにおける供給電流である。
【００８７】
Ｃは電圧に関する不変量である。したがって、所与のＶｄｄとｆに対する電流Ｉ、Ｉ’の測定がＣの値を与える。
【００８８】
この測定を照査するために、任意選択的にＶｄｄまたは周波数ｆは変化させることができる。相互接続配線容量の値Ｃは、対応する曲線Ｉ（Ｖｄｄ）またはＩ（ｆ）の測定電圧Ｖｄｄと周波数それぞれに対する傾きに等しい。
【００８９】
本発明では、本発明によるテスト構造を使用することによりＭＯＳ容量の特性Ｃ（Ｖ）を測定するために、この動的測定技術において適用する試みがなされた。その考えは、前述の印加において説明された原理によると、本発明によるテスト構造の２つの装置ＤＴ１とＤＴ２それぞれをインバータの負荷容量として使用することである。
【００９０】
本発明によるテスト構造ＳＴ（例えば図８または図１１の構造）に関係する動的測定の原理の実施形態を図１３に例示する。
【００９１】
２つの装置ＤＴ１とＤＴ２に加え、本テスト構造ＳＴは２つの供給用パッド間に接続された２つのＣＭＯＳインバータＩＮＶ１、ＩＮＶ２を含む。ＩＮＶ１はパッドＶＤＤ１とＶｓｓ間に接続され、ＩＮＶ２はパッドＶＤＤ２とＶｓｓ間に接続される。
【００９２】
第１のインバータＩＮＶ１は本テスト構造の第１の装置ＤＴ１を充電し、その出力Ｓ１はノードｎ１に接続される。ノードｎ２は、インバータの基準電位、通常はアースＶｓｓに接続される。第２のインバータＩＮＶ２は第２の装置ＤＴ２を充電し、その出力Ｓ２はノードｎ’１に接続される。ノードｎ’２は、インバータの基準電位、通常はアースＶｓｓに接続される。
【００９３】
２つのインバータのｐ型トランジスタのゲートはパッドＶＰに印加される同じ信号Ｖｐにより制御され、２つのインバータのｎ型トランジスタのゲートはパッドＶＮに印加される同じ信号Ｖｎにより制御される。信号Ｖｐ、Ｖｎの高レベルと、インバータにバイアスをかけるためにパッドＶＤＤ１、ＶＤＤ２に印加される電圧レベルとは同一でありＶｄｄに等しい。
【００９４】
閉時間すなわち導通時間ｔｐの間、ｐ型トランジスタの閉状態（すなわちオン状態）を制御する周波数ｆの制御信号ＶＰはインバータのｐ型ＭＯＳトランジスタに印加される。
【００９５】
閉時間ｔｎの間、ｎ型トランジスタの閉状態を制御する周波数ｆの制御信号Ｖｎはインバータのｎ型ＭＯＳトランジスタに印加される。
【００９６】
所与のＶｄｄ、ｆ、ｔｐに対し、各インバータＩＮＶ１、ＩＮＶ２における電流Ｉ１、Ｉ２が測定される。
【００９７】
このとき、所与のｆ、Ｖｄｄ、ｔｐに対しインバータＩＮＶ１において測定された電流Ｉ１は、次式で与えられる。
Ｉ１／ｆ＝Ｑｉｎｖ１＋ＱＤＴ１＋Ｉｆ１×ｔｐ      式（４）
式中、ｔｐはｐ型トランジスタの導通時間、Ｑｉｎｖ１は測定インバータＩＮＶ１とその浮遊容量とに固有のスイッチング電荷、Ｉｆ１は所定電圧レベルＶｄｄに対する装置ＤＴ１のノードｎ１、ｎ２間の測定対象容量の漏れ電流、ＱＤＴ１は電圧Ｖｄｄに対する装置ＤＴ１の電荷である。
【００９８】
所与のｆ、Ｖｄｄ、ｔｐに対してインバータＩＮＶ２において測定される電流Ｉ２は同様にして得られ、Ｉ２／ｆ＝Ｑｉｎｖ２＋ＱＤＴ２＋Ｉｆ２×ｔｐ（ＤＴ２を充電するインバータＩＮＶ２に式（４）を適用）を得る。
【００９９】
本発明における測定対象の容量はもはや電圧に関し一定ではないので、ＭａｃＧａｕｇｈｙによる出版物の式（３）は実際には適用できない。
【０１００】
ＭａｃＧａｕｇｈｙによる出版物では、測定対象の容量Ｃ（相互接続配線容量）はいかなる漏れも誘発しないであろう。すなわちこの容量Ｃは相互接続配線容量であって、したがって式（３）により表される電圧の線形関数である。
【０１０１】
これは、もはや、装置ＤＴ１のノードｎ１、ｎ２間で、そして装置ＤＴ２のノードｎ’１、ｎ’２間で測定されることを意図したＭＯＳ容量とは異なる。同様に、インバータにおける電流は、容量の測定ではなく容量の電荷の測定のみを可能にする。
【０１０２】
さらに、トランジスタの導通時間ｔｐの間、装置ＤＴ１、ＤＴ２のそれぞれにおいて漏れ電流Ｉｆ１、Ｉｆ２が存在する。この漏れ電流は電圧によって変化する。漏れ電流Ｉｆ１、Ｉｆ２のどちらが測定を乱すかはわからないのでこの問題は回避されなければならない。
【０１０３】
本発明では、図１４に例示するように、この項は、導通時間の関数としてこの商における変動曲線をプロットして原点に外挿することができる（すなわち零の導通時間ｔｐに対応する周波数に対する測定電流の比の値が得られる）ように、Ｖｄｄ、ｆが一定の条件下でのｔｐの様々な値に対し各インバータにおいて式（４）における測定電流の周波数に対する比の値を測定することにより回避される。
【０１０４】
それぞれのｔｐの値が測定対象の容量の満充電（Ｖｄｄまで）を可能にするようにｔｐの異なる値を選択することにより、漏れ電流はｔｐの線形関数となる。得られた直線を原点へ外挿するのは容易である。零のｔｐにおける周波数に対する測定電流の比の測定は、外挿法により得られ、これにより式（４）における漏れ電流による電荷を取り除く。
【０１０５】
テスト構造の装置ＤＴ１を負荷とするインバータＩＮＶ１では、零のｔｐにおける値Ｉ１０／ｆはこのようにして確定される。
Ｉ１０／ｆ＝Ｑｉｎｖ１＋ＱＤＴ１      式（５Ａ）
【０１０６】
同様にして零のｔｐにおける値Ｉ２０／ｆは次式のように確定される。
Ｉ２０／ｆ＝Ｑｉｎｖ２＋ＱＤＴ２      式（５Ｂ）
【０１０７】
インバータＩＮＶ１、ＩＮＶ２は同一であって（すなわち、ｎ型トランジスタとｐ型トランジスタについては特に同じジオメトリを有する）、かつ非常に近接して（通常は１０００μｍ未満離れて）形成される。したがって、前述の出版物と同様に、それぞれの電荷Ｑｉｎｖ１、Ｑｉｎｖ２は等しいと仮定することができる。
【０１０８】
式５Ａと式５Ｂにより与えられる２つの曲線間の差において、インバータに関係する電荷はこのようにして相殺され、所与のｆ、Ｖｄｄに対して２つの装置間の零のｔｐにおける差電荷の値が得られ、これは（Ｉ１０−Ｉ２０）／ｆ＝ＱＤＴ１−ＱＤＴ２で与えられる。
【０１０９】
一定のｆに対し、Ｖｄｄの値を変化させることにより、Ｖｄｄの関数として零のｔｐにおける差電荷の曲線はこのようにして逐一作成することができる（ＱＤＴ１−ＱＤＴ２＝Ｆ（Ｖｄｄ））。
【０１１０】
この曲線の導関数を計算することにより、２つの装置ＤＴ１とＤＴ２間の電圧の関数としての差分容量の所望の曲線が得られる。
δＦ／δＶ＝δ（ＱＤＴ１−ＱＤＴ２）／δＶ＝Ｃ１（Ｖ）−Ｃ２（Ｖ）
【０１１１】
実際、電圧Ｖｄｄは当該技術に対し定義された公称値の前後の範囲で変化される。この限度は一方ではトランジスタの端子の最大許容電圧であり他方ではインバータのトランジスタをスイッチングさせるのに適用される最小電圧である。
【０１１２】
したがって、対応するテスト構造は、それぞれが２つの装置ＤＴ１、ＤＴ２の一つを充電する２つの同一のＣＭＯＳインバータを同じ基板上に集積化する（図１３）。
【０１１３】
すでに説明したように、寸法の分散の影響とインバータに関係する電荷の影響の両方に対して差分を計算することにより浮遊効果をなくすように、これらの素子はすべて近接して形成される。
【０１１４】
このテスト構造は、インバータのバイアス電圧と、測定に必要な制御電圧Ｖｐ、Ｖｎとを供給するための５つの導体パッドＶＤＤ１、ＶＤＤ２、ＶＰ、ＶＮ、Ｖｓｓを有する。
【０１１５】
本測定法では、各インバータのｐ型トランジスタの閉時間ｔｐ、ｎ型トランジスタの閉時間ｔｎが分離されるように、同じ周波数ｆの波形列が２つのインバータのトランジスタの制御信号Ｖｐ、Ｖｎとして印加される（図１３）。
【０１１６】
図１５に例示するように、テスト構造の２つの装置ＤＴ１とＤＴ２間の差分容量の曲線ＣＳＴ（Ｖ）の測定は、次の工程を含むことができる。
ａ）所与の周波数ｆ、電源レベルＶｄｄ、導通時間ｔｐに対し各インバータの供給電流Ｉ１、Ｉ２を測定し、そして周波数Ｉ１／ｆ、Ｉ２／ｆに関する電流の比を計算する工程、
ｂ）様々な導通時間ｔｐの値に対し工程ａ）における測定を繰り返し、導通時間ｔｐの関数としてＩ１／ｆ、Ｉ２／ｆをそれぞれ与える２つの曲線Ｈ１、Ｈ２をプロットし、そして図１４に例示するように零のｔｐに外挿された値Ｉ１０／ｆ、Ｉ２０／ｆを得るために曲線Ｈ１、Ｈ２を原点へ外挿する工程、
ｃ）Ｖｄｄの関数としてＩ１０／ｆ、Ｉ２０／ｆをそれぞれ与える曲線Ｆ１、Ｆ２を得るために、一定のｆにおける様々なＶｄｄの値に対し工程ａ）、ｂ）を繰り返す工程、
ｄ）電圧Ｖｄｄの関数として２つの装置ＤＴ１、ＤＴ２間の差電荷ΔＱ＝ＱＤＴ１−ＱＤＴ２の曲線を得るために、これらの２つの曲線Ｆ１、Ｆ２間の差を計算する工程、
ｅ）この曲線の電圧に関する導関数δΔＱ／δＶを計算し、電圧Ｖｄｄの関数として２つの装置間の差分容量の曲線を与える工程、
ｆ）表面積として式（１）に定義された等化表面積Ｓｅｑｕｉｖを使用することにより、電圧の関数として単位面積当たりの２つの装置間の差分容量の曲線ＣＳＴ（Ｖ）＝（δΔＱ／δＶ）／Ｓｅｑｕｉｖを計算する工程。
【０１１７】
したがって本測定は、工程ｃ）を含むＶｄｄを変化させる第２のループに含まれる工程ａ）、ｂ）を含むｔｐを変化させる第１のループを有する測定段階と、工程ｄ）、ｅ）、ｆ）を含む計算ループとを含む。
【０１１８】
図１５から明らかなように、２つの装置に適用されるｔｐ、Ｖｄｄの変動ループは同じであることに留意されたい。
【０１１９】
実際は、所与のｆ、Ｖｄｄに対し外挿する工程ｂ）は、測定対象の容量の満充電を可能にするのに十分なｐ型トランジスタの閉時間ｔｐの２つの異なる値すなわちＶｄｄが装置ＤＴ１のノードｎ１とｎ２間そして装置ＤＴ２の端子ｎ’１とｎ’２間で検出されるようなｔｐに対応する２つの測定により得られる。
【０１２０】
したがって、容量−電圧特性はＭＯＳ容量を抽出するための従来の手段によりプロットし処理することができ、そしてゲート酸化膜半導体スタックの性質を特定するパラメータ、特にはそのＥＯＴとフラットバンド電圧ＦＢＶを識別することができる。
【０１２１】
図６〜図１２を参照して規定された装置ＤＴ１とＤＴ２の特定の例示的な実施形態は、容量計またはインバータにより、説明された２つの測定法の一方または他方に等しく良好に適用され得る。
【０１２２】
本発明は、特定的に説明された例示的な実施形態に限定されない。当業者らは、本発明による２つのＤＴ１、ＤＴ２装置間の差分容量の曲線を測定することにより様々な浮遊効果を相殺するための本発明の趣旨によるテスト構造を形成するために、本発明の原理を適用する方法を知ることになる。
【符号の説明】
【０１２３】
ＳＴ  ＭＯＳ容量テスト構造
ＤＴ１  第１の装置
ＤＴ２  第２の装置
ｎ１、ｎ１’  第１のノード
ｎ２、ｎ２’  第２のノード
ｌ１  第１の長さ
ｌ２  第２の長さ
Ｌ  第３の長さ
ｖ１  第１の幅
Ｗ  第２の幅
ｖ２  第３の幅
Ｌｉ  第１の装置ＤＴ１のトランジスタＴｉの長さ
Ｗｉ  第１の装置ＤＴ１のトランジスタＴｉの幅
Ｌ’ｉ  第２の装置ＤＴ２のトランジスタＴ’ｉの長さ
Ｗ’ｉ  第２の装置ＤＴ２のトランジスタＴ’ｉの幅
Ｔ１０、Ｔ’１０  第１のトランジスタ
Ｔ２０、Ｔ’２０  第２のトランジスタ
Ｔ１００、Ｔ’１００  第１のトランジスタ
Ｔ２００、Ｔ’２００  第２のトランジスタ
Ｔ３００、Ｔ’３００  第３のトランジスタ
ｐ１、ｐ１’  第１のテストパッド
ｐ２、ｐ２’  第２のテストパッド
ＩＮＶ１、ＩＮＶ２  ＣＭＯＳインバータ
Ｖｐ  ｐ型トランジスタの共通制御信号
Ｖｎ  ｎ型トランジスタの共通制御信号
ＣＳＴ（Ｖ）  差分容量の曲線
ＱＩ１、ＱＩ２  第１の曲線
Ｆ１、Ｆ２  第２の曲線
ｔｐ  ｐ型トランジスタの閉時間
ｆ  周波数
Ｉ１、Ｉ２  インバータの電流電源
Ｖｄｄ  供給電圧
ΔＱ  差分曲線
Ｓｅｑｕｉｖ  等化表面積 
【図１】
0005589224.tif 000002
【図２】
0005589224.tif 000003
【図３】
0005589224.tif 000004
【図４】
0005589224.tif 000005
【図５ａ】
0005589224.tif 000006
【図５ｂ】
0005589224.tif 000007
【図６】
0005589224.tif 000008
【図７ａ】
0005589224.tif 000009
【図７ｂ】
0005589224.tif 000010
【図８】
0005589224.tif 000011
【図９】
0005589224.tif 000012
【図１０ａ】
0005589224.tif 000013
【図１０ｂ】
0005589224.tif 000014
【図１０ｃ】
0005589224.tif 000015
【図１０ｄ】
0005589224.tif 000016
【図１１】
0005589224.tif 000017
【図１２】
0005589224.tif 000018
【図１３】
0005589224.tif 000019
【図１４】
0005589224.tif 000020
【図１５】
0005589224.tif 000021