(57)【特許請求の範囲】
【請求項１】
受信したバースト光信号を、バースト電気信号に変換する変換手段と、
第１の電気パルス信号と前記バースト電気信号とから符号化信号を排他的論理和演算により生成して出力する符号化手段と、
前記符号化信号の論理識別再生とクロック信号の再生とを行う再生手段と、
前記再生したクロック信号に位相同期し、前記バースト電気信号よりも符号遷移密度が少ない前記第１の電気パルス信号と第２の電気パルス信号とを生成して、少なくとも前記バースト電気信号の無信号区間中に前記第１の電気パルス信号と前記第２の電気パルス信号とを出力する第１の信号生成手段と、
前記符号化信号を前記第２の電気パルス信号を用いて復号する復号化手段と、
を備えることを特徴とするバースト光信号処理装置。
【請求項２】
前記バースト光信号処理装置は、さらに、
前記再生したクロック信号を分周して分周クロックを生成して出力する分周手段を備え
前記第１の信号生成手段は、前記分周クロックに同期した前記第１の電気パルス信号と第２の電気パルス信号を生成して出力することを特徴とする請求項１に記載のバースト光信号処理装置。
【請求項３】
前記バースト光信号受信装置は、さらに、
前記バースト電気信号と前記第１の電気パルス信号との位相ずれを検出する検出手段と、
前記第１の電気パルス信号に、前記検知した位相ずれに基づく遅延を与え、前期第１の電気パルス信号を前記バースト電気信号に同期させる遅延制御手段と、
を備えることを特徴とする請求項１または２に記載のバースト光信号処理装置。
【請求項４】
前記検出手段は、前記バースト電気信号と前記第１の電気パルス信号に基づいて、前記位相ずれを検出することを特徴とする請求項３に記載のバースト光信号処理装置。
【請求項５】
前記遅延制御手段は、さらに、
前記第１の電気パルス信号の符号遷移を契機に、前記バースト電気信号の論理識別を行い、第１の信号を生成して出力する第１の識別手段と、
前記第１の電気パルス信号に、前記バースト電気信号の１ビット分に相当する遅延を与えた第２の信号を生成して出力する第１の遅延手段と、
前記第２の信号の符号遷移を契機に、前記バースト電気信号の論理識別を行い、第３の信号を生成して出力する第２の識別手段と、
前記第１の電気パルス信号に、前記バースト電気信号の０．５ビット分に相当する遅延を与えた第４の信号を生成して出力する第２の遅延手段と、
前記第４の信号の符号遷移を契機に、前記バースト電気信号の論理識別を行い、第５の信号を生成して出力する第３の識別手段と、
前記第１の信号と、前記第３の信号と、前記第５の信号とから、前記バースト電気信号に対する、前記第１の電気パルス信号の位相ずれの方向を検出し、遅延量の増減を決定する遅延量決定手段と、
を備えることを特徴とする請求項４に記載のバースト光信号処理装置。
【請求項６】
前記バースト光受信装置は、さらに、
前記第１の電気パルス信号に一定の遅延を与える第３の遅延手段を備え、
前記検出ステップは、前記符号化信号と、前記遅延を与えられた第１の電気パルス信号とに基づいて、前記位相ずれを検出することを特徴とする請求項３に記載のバースト光信号処理装置。
【請求項７】
前記遅延制御手段は、さらに、
前記第１の電気パルス信号の符号遷移を契機に、前記符号化信号の論理識別を行い、第６の信号を生成して出力する第４の識別手段と、
前記第６の出力信号に、前記バースト電気信号の１ビット分に相当する遅延を与えた第７の信号を生成して出力する第４の遅延手段と、
前記第１の電気パルス信号に、前記バースト電気信号の１ビット分に相当する遅延を与えた第８の信号を生成して出力する第５の遅延手段と、
前記第８の信号の符号遷移を契機に、前記符号化信号の論理識別を行い、第９の信号を生成して出力する第５の識別手段と、
前記第１の電気パルス信号に、前記バースト電気信号の０．５ビット分に相当する遅延を与えた第１０の信号を生成して出力する第６の遅延手段と、
前記第１０の信号の符号遷移を契機に、前記符号化信号の論理識別を行い、第１１の信号を生成して出力する第６の識別手段と、
を備えることを特徴とする請求項６に記載のバースト光信号処理装置。
【請求項８】
前記検出手段は、前記符号化信号と、前記再生したクロック信号と、前記第１の電気パルス信号とに基づいて、前記位相ずれを検出することを特徴とする請求項３に記載のバースト光信号処理装置。
【請求項９】
前記遅延制御手段は、さらに、
前記符号化信号に対し、前記再生手段で再生したクロック信号を用いて論理識別を行い、第１２の信号を生成して出力する第７の識別手段と、
前記第１２の信号と前記符号化信号との排他的論理和を演算し、第１３の信号を生成して出力する論理演算手段と、
前記第１２の信号と前記符号化信号との差を計算して、第１４の信号を生成して出力する減算手段と、
前記第１４の信号を平均化し、第１５の信号を出力する平均化手段と、
前記符号化信号に遅延を付与して第１６の信号を生成して出力する第７の遅延手段と、
前記第１６の信号の符号遷移を契機に、前記第１の電気パルス信号の論理識別を行い、第１７の信号を生成して出力する第８の識別手段と、
前記第１の電気パルス信号に遅延を付与して第１８の信号を生成して出力する第８の遅延手段と、
前記第１８の信号の符号遷移を契機に、前記第１７の信号の論理識別を行い、第１９の信号を生成して出力する第９の識別手段と、
前記第１４の信号と、前記第１９の信号とから、前記バースト電気信号と前記第１の電気パルス信号の位相ずれの方向を判定し、前記第１３の信号から位相ずれの量を判定する判定手段と、
を備えることを特徴とする請求項８に記載のバースト光信号処理装置。
【請求項１０】
受信したバースト光信号を、バースト電気信号に変換する変換ステップと、
第１の電気パルス信号と前記バースト電気信号とから符号化信号を排他的論理和演算により生成して出力する符号化ステップと、
前記符号化信号の論理識別再生とクロック信号の再生とを行う再生ステップと、
前記再生したクロック信号に位相同期し、前記バースト電気信号よりも符号遷移密度が少ない前記第１の電気パルス信号と第２の電気パルス信号とを生成して、少なくとも前記バースト電気信号の無信号区間中に前記第１の電気パルス信号と前記第２の電気パルス信号とを出力する第１の信号生成ステップと、
前記符号化信号を前記第２の電気パルス信号を用いて復号する復号化ステップと、
を含むことを特徴とするバースト光信号処理方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、バースト光信号処理装置およびバースト光信号処理方法に関する。
【背景技術】
【０００２】
現在、Ｆｉｂｅｒ  Ｔｏ  Ｔｈｅ  Ｈｏｍｅ（ＦＴＴＨ)によるサービスとして、Ｐａｓｓｉｖｅ  Ｏｐｔｉｃａｌ  Ｎｅｔｗｏｒｋ（ＰＯＮ)が広く用いられている。ＰＯＮのネットワーク構成を図２６に示す。ＰＯＮのネットワークは、複数の加入者端末装置であるＯｐｔｉｃａｌ  Ｎｅｔｗｏｒｋ  Ｕｎｉｔ（ＯＮＵ)８０１が、光スプリッタ８０２を介して、１つの局舎装置であるＯｐｔｉｃａｌ  Ｌｉｎｅ  Ｔｅｒｍｉｎａｌ（ＯＬＴ)８０３と光ファイバで接続されている構成となっている。ＰＯＮは、複数のＯＮＵ  ８０１で、光スプリッタ８０２、ＯＬＴ８０３間の伝送路を共有できることから、経済性に優れた光ネットワークである。
【０００３】
現在、日本国内では、帯域が１ＧｂｐｓのＧＥＰＯＮ（Ｇｉｇａｂｉｔ  Ｅｔｈｅｒｎｅｔ（登録商標）−Ｐａｓｓｉｖｅ  Ｏｐｔｉｃａｌ  Ｎｅｔｗｏｒｋ）が用いられている。非特許文献１には、このＧＥＰＯＮの技術が開示されている。また、近年、さらなる広帯域化へ向けて、ＧＥＰＯＮの１０倍の帯域を持つ１０Ｇ−ＥＰＯＮ（１０Ｇｉｇａｂｉｔ−Ｅｔｈｅｒｎｅｔ（登録商標）  Ｐａｓｓｉｖｅ  Ｏｐｔｉｃａｌ  Ｎｅｔｗｏｒｋ）が標準化された。非特許文献２には、この１０Ｇ−ＥＰＯＮの技術が開示されている。
【０００４】
ＰＯＮの上り信号には、各ＯＮＵ  ８０１からの信号の衝突を避けるため、バースト伝送技術が用いられている。ＯＬＴ  ８０３の受信器では、各ＯＮＵ  ８０１から送信されるバースト光信号に対し、レベル引き込みとクロック同期を行って受信する。
【０００５】
図２７に示すように、バースト光信号のフレーム９００は、ＯＬＴ  ８０３の受信器でのレベル引き込みとクロック同期を行うための固定パタンからなるプリアンブル９０１と、プリアンブル終了を示すバーストデリミタ９０２と、ペイロード９０３からなる。プリアンブル長は、レベル引き込みのための時間とＣｌｏｃｋ  ａｎｄ  Ｄａｔａ  Ｒｅｃｏｖｅｒｙ  （ＣＤＲ）のクロック同期のための時間からなる。一般的にプリアンブル９０１は、あらかじめ決められた固定パタンからなるオーバヘッドである。そのため、システムの実効スループットを劣化させないために、高速にレベル引き込みとクロック同期を行うことが可能なバースト光受信器が必要となっている。
【０００６】
低コスト化が求められるＰＯＮ用バースト光受信器（バーストレシーバ）では、回路規模が小さく低コスト化に適した、リセットレス型のバースト光受信回路を用いることが望ましい。図２８は、一般的なバースト光信号受信回路の構成を示している。バースト光信号受信装置１００１は大きく２つの構成要素からなっている。１つは２Ｒ(Ｒｅ−ｓｈａｐｉｎｇ、  Ｒｅ−ｇｅｎｅｒａｔｉｎｇ)レシーバ（２Ｒ−Ｒｘ）１００２、もう１つはＣＤＲ  １００３であり、２Ｒ−Ｒｘ  １００２とＣＤＲ  １００３とは容量Ｃ（コンデンサ）  １００４でＡＣ結合されている。
【０００７】
２Ｒ−Ｒｘ  １００２は、フォトダイオード（ＰＤ）と、トランスインピーダンスアンプ（ＴＩＡ）と、リミッティングアンプ（ＬＩＭＡＭＰ）からなり、高速レベル引き込みと２Ｒ再生を行う。非特許文献３には、高速なレベル引き込み技術の一例が記載されている。ＣＤＲは、Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ（ＰＬＬ）回路によってRe-timingを行い、２Ｒ−Ｒｘとあわせて、信号の３Ｒ（Ｒｅ−ｓｈａｐｉｎｇ、  Ｒｅ−ｇｅｎｅｒａｔｉｎｇ、  Ｒｅ−ｔｉｍｉｎｇ）再生を行う。
【０００８】
２Ｒ−Ｒｘ  １００２の出力バイアスレベルと、ＣＤＲ  １００３の入力バイアスレベルは必ずしも等しくはならない。そのため、２Ｒ−Ｒｘ  １００２とＣＤＲ  １００３の間を、容量Ｃ１００４でＡＣ結合することで設計の汎用性を確保することが望ましい。
【０００９】
２Ｒ−Ｒｘ  １００２とＣＤＲ  １００３を容量Ｃ  １００４で上記のようにＡＣ結合する際には、以下のような問題が生じる。図２９を用いてこの問題について説明する。
【００１０】
図２９に、２Ｒ−Ｒｘ  １００２とＣＤＲ  １００３をＡＣ結合した場合の信号の挙動を示す。光入力信号１１０１が入力されると、２Ｒ−Ｒｘ  １００２で光電変換とレベル引き込み、リミッティング増幅を行い、２Ｒ−Ｒｘ出力信号１１０２が出力される。ここで、２Ｒ−Ｒｘ  １００２とＣＤＲ  １００３をＡＣ結合すると、低域遮断の影響により、無信号区間（ガードタイム）中、ＡＣ結合容量と線路抵抗で決まる時定数で、ＣＤＲ入力信号１１０３の信号レベル(ベースライン)のドリフトが発生する。
【００１１】
ベースラインがドリフトした状態で、次のバースト光信号が入力されると、ＣＤＲ  １００３で受信感度の劣化が発生する。ここで、２Ｒ−Ｒｘ出力信号１１０２以降は論理信号であるため、２Ｒ−Ｒｘ  １００２とＣＤＲ  １００３の間のＡＣ結合で、論理信号の符号（１または０）が、符号の識別レベル付近まで変動することによる受信感度の劣化の発生は許容されない。
【００１２】
このようなＡＣ結合回路の低域遮断による信号のベースラインドリフトの影響は、受信感度劣化として、一般的に知られている。
【００１３】
ＡＣ結合回路の低域遮断と、信号のベースラインドリフトを除去する事を目的として、以下のような方法が提案されている。
【００１４】
特許文献１には、送信側で送信信号をマンチェスタ符号化することでスクランブルをかける方法が記載されている。
【００１５】
特許文献２には、受信器側で、ガードタイム中に光クロック信号を挿入することで、信号のベースラインドリフトを抑制する方法が示されている。
【００１６】
また、特許文献３には、バースト光信号受信回路内で、ＸＯＲ（排他的論理和）を用いたスクランブラとデスクランブラをＡＣ結合の両側に設置し、ガードタイム中にダミー信号を用いてスクランブルすることで、ＡＣ結合による信号のベースラインドリフトを回避する方法が示されている。
【先行技術文献】
【特許文献】
【００１７】
【特許文献１】特開平８−１９１２６９号公報
【特許文献２】特開２００４−２２２１１６号公報
【特許文献３】特開２０１０−０９８４２５号公報
【非特許文献】
【００１８】
【非特許文献１】ＩＥＥＥ ８０２．３ａｈ−２００４
【非特許文献２】ＩＥＥＥ ８０２．３ａｖ−２００９
【非特許文献３】Ｓ.  Ｔａｋａｈａｓｈｉ  ｅｔ  ａｌ.,  “Ｏｖｅｒ  ２５−ｄＢ  Ｄｙｎａｍｉｃ  Ｒａｎｇｅ １０−／１−ＧｂｐｓＯｐｔｉｃａｌ  Ｂｕｒｓｔ−ｍｏｄｅ  Ｒｅｃｅｉｖｅｒ  ｕｓｉｎｇ  Ｈｉｇｈ−ｐｏｗｅｒ−ｔｏｌｅｒａｎｔ  ＡＰＤ,”ＮＭＥ２, ＯＦＣ２００９
【発明の概要】
【発明が解決しようとする課題】
【００１９】
特許文献１に記載の技術では、上述したガードタイム中の信号のベースラインドリフトを回避することはできない。
【００２０】
特許文献２に記載の技術では、光カップラでの挿入損失による本来のバースト光信号に対する受信感度の劣化が問題となる。
【００２１】
特許文献３に記載の技術によれば、信号に対する受信感度の劣化を起こさずに、信号のベースラインドリフトを回避することが可能である。
【００２２】
しかし、特許文献３に記載の技術では、バースト電気信号を受信する間に、バースト電気信号に同期したダミー信号を出力する必要がある。従って、バースト電気信号を受信する間に、バースト電気信号とダミー信号との周波数同期および位相同期を取らなければならないという問題がある。
【００２３】
本発明の目的は、上述した課題を解決することが可能なバースト光信号処理装置、およびバースト光信号処理方法を提供することである。
【課題を解決するための手段】
【００２４】
本発明のバースト光信号処理装置は、受信したバースト光信号を、バースト電気信号に変換する変換手段と、第１の電気パルス信号と前記バースト電気信号とから符号化信号を排他的論理和演算により生成して出力する符号化手段と、前記符号化信号の論理識別再生とクロック信号の再生とを行う再生手段と、前記再生したクロック信号に位相同期し、前記バースト電気信号よりも符号遷移密度が少ない前記第１の電気パルス信号と第２の電気パルス信号とを生成して、少なくとも前記バースト電気信号の無信号区間中に前記第１の電気パルス信号と前記第２の電気パルス信号とを出力する第１の信号生成手段と、前記符号化信号を前記第２の電気パルス信号を用いて復号する復号化手段と、を備えることを特徴とする。
【００２５】
本発明のバースト光信号処理方法は、受信したバースト光信号を、バースト電気信号に変換する変換ステップと、第１の電気パルス信号と前記バースト電気信号とから符号化信号を排他的論理和演算により生成して出力する符号化ステップと、前記符号化信号の論理識別再生とクロック信号の再生とを行う再生ステップと、前記再生したクロック信号に位相同期し、前記バースト電気信号よりも符号遷移密度が少ない前記第１の電気パルス信号と第２の電気パルス信号とを生成して、少なくとも前記バースト電気信号の無信号区間中に前記第１の電気パルス信号と前記第２の電気パルス信号とを出力する第１の信号生成ステップと、前記符号化信号を前記第２の電気パルス信号を用いて復号する復号化ステップと、を含むことを特徴とする。
【発明の効果】
【００２６】
本発明によれば、バースト電気信号とダミー信号の同期を自動で取ることができ、信号品質の劣化なしに、ガードタイム中のベースラインドリフトの回避が可能となる。
【図面の簡単な説明】
【００２７】
【図１】第１の実施形態におけるバースト光信号処理装置の構成を示す図である。
【図２】本発明の周波数同期、位相同期を示す図である。
【図３】第１の実施形態におけるバースト光信号処理装置の動作を示すフローチャートである。
【図４】第１の実施形態における分周器１１５およびダミー信号発生器１  １０２−１をバースト光受信回路１００−２内に配置した場合の構成図である。
【図５】第１の実施形態における分周器１１５およびダミー信号発生器１  １０２−１をダミー信号発生回路１１００内に配置した場合の構成図である。
【図６】第２の実施形態におけるバースト光信号処理装置の構成を示す図である。
【図７】第２の実施形態におけるバースト光信号処理装置の動作を示すフローチャートである。
【図８】第３の実施形態におけるバースト光信号処理装置の構成を示す図である。
【図９】第３の実施形態における遅延制御回路の構成を示す図である。
【図１０】第３の実施形態における各信号のタイムチャートである。
【図１１】第３の実施形態におけるバースト光信号処理装置の動作を示すフローチャートである。
【図１２】第３の実施形態における遅延制御回路の動作を示すフローチャートである。
【図１３】第４の実施形態におけるバースト光信号処理装置の構成を示す図である。
【図１４】第４の実施形態における遅延制御回路の構成を示す図である。
【図１５】第４の実施形態におけるバースト光信号処理装置の動作を示すフローチャートである。
【図１６】第４の実施形態における遅延制御回路の動作を示すフローチャートである。
【図１７】第５の実施形態におけるバースト光信号処理装置の構成を示す図である。
【図１８】第５の実施形態における遅延制御回路の構成を示す図である。
【図１９】第５の実施形態における符号状態判定回路の構成を示す図である。
【図２０】第５の実施形態における各信号のタイムチャートである。
【図２１】第５の実施形態における判定／制御回路真理値表である。
【図２２】第５の実施形態におけるバースト光信号処理装置の動作を示すフローチャートである。
【図２３】第５の実施形態における遅延制御回路および符号状態判定回路の動作を示すフローチャートである。
【図２４】第６の実施形態におけるバースト光信号処理装置の構成を示す図である。
【図２５】第６の実施形態におけるバースト光信号処理装置の動作を示すフローチャートである。
【図２６】ＰＯＮの一般的なネットワーク構成を示す図である。
【図２７】ＰＯＮに用いられるバースト信号のフレーム構成を示す図である。
【図２８】一般的なバースト光信号受信装置の構成を示す図である。
【図２９】ＡＣ結合による信号のベースラインドリフトの様子を示す図である。
【発明を実施するための形態】
【００２８】
以下、本発明の実施形態について図面を参照して説明する。
【００２９】
＜第１の実施形態＞
（構成と動作）
図１および図３を用いて、本発明の第１の実施形態の構成および動作について詳細に説明する。図１は、本発明の第１の実施形態のバースト光信号処理装置１０００−１の構成を示したブロック図である。図３は、本発明の第１の実施形態の動作の流れを示すフローチャートである。
【００３０】
図１において、バースト光信号処理装置１０００−１は、バースト光受信回路１００−１と、論理回路１１０−１からなる。ＡＣ結合回路Ｃ０  １２０は、バースト光受信回路１００−１と論理回路１１０−１とを接続している。
【００３１】
バースト光受信回路１００−１は、２Ｒ−Ｒｘ  １０１と、ＸＯＲ１  １０３からなる。２Ｒ−Ｒｘ  １０１とＸＯＲ１  １０３は、ＤＣ結合で接続されている（図１では非表示）。
【００３２】
２Ｒ−Ｒｘ  １０１は、バースト光信号を受信し（図３  ＳＴＰ１００１）、バースト光信号に対し光電変換とリミッティング増幅を行い、バースト電気信号Ｓ０１−１を生成し、ＸＯＲ１  １０３へ供給する（図３  ＳＴＰ１００２）。
【００３３】
ＸＯＲ１  １０３は、バースト電気信号Ｓ０１−１と、論理回路１１０−１内で生成される第１のダミー信号Ｓ０２−１とでＸＯＲ（排他的論理和）演算を行い、スクランブル信号Ｓ０３を生成する（図３  ＳＴＰ１００３）。なお、第１のダミー信号Ｓ０２−１については後述する。
【００３４】
スクランブル信号Ｓ０３は、ＡＣ結合回路Ｃ０  １２０を介して論理回路１１０−１へ供給される。
【００３５】
論理回路１１０−１は、ＣＤＲ  １１１と、ＸＯＲ２  １１３と、分周器１１５と、ダミー信号発生器１  １０２−１から構成される。
【００３６】
ＣＤＲ  １１１は、スクランブル信号Ｓ０３を３Ｒ再生し、再生したスクランブル信号Ｓ０３をＸＯＲ２  １１３へ供給する（図３  ＳＴＰ１００４）。同時に、スクランブル信号Ｓ０３から再生したクロックＳ０４を抽出して出力し、クロックＳ０４を分周器１１５に供給する（図３  ＳＴＰ１００５）。
【００３７】
分周器１１５は、ＣＤＲ  １１１で抽出されたクロックＳ０４をＮ分周（Ｎは自然数)して、クロックＳ０４に同期した分周クロックＳ０４−２を生成し、分周クロックＳ０４−２をダミー信号発生器１  １０２−１へ供給する（図３  ＳＴＰ１００６）。
【００３８】
ダミー信号発生器１  １０２−１は、分周クロックＳ０４−２に同期した第１のダミー信号Ｓ０２−１と第２のダミー信号Ｓ０２−２とを生成し、第１のダミー信号Ｓ０２−１をＸＯＲ１  １０３へ、第２のダミー信号Ｓ０２−２をＸＯＲ２  １１３へそれぞれ供給する（図３  ＳＴＰ１００７）。
【００３９】
ここで、第１のダミー信号Ｓ０２−１と第２のダミー信号Ｓ０２−２は、分周クロックＳ０４−２に同期して生成される、同一のシーケンスを持つマーク率１／２の任意の符号を用いる。ただし、任意の符号であっても、同符号連続長が長くなりすぎないように設定する必要がある。これは、第１のダミー信号Ｓ０２−１と第２のダミー信号Ｓ０２−２に含まれる周波数成分が、ＡＣ結合Ｃ０  １２０の低域遮断の影響を受けないようにするためである。
【００４０】
ＸＯＲ２  １１３は、３Ｒ再生されたスクランブル信号Ｓ０３と、第２のダミー信号Ｓ０２−２とでＸＯＲ演算を行い、バースト電気信号Ｓ０１−２を復号する（図３  ＳＴＰ１００８）。
【００４１】
ＣＤＲ  １１１とＸＯＲ２  １１３は、ＡＣ結合Ｃ０  １２０と同等の時定数を持つＡＣ結合回路Ｃ１  １１４で接続してもよい。
【００４２】
ダミー信号発生器１  １０２−１とＸＯＲ１  １０３の間の遅延量は、分周クロックＳ０４−２で生成したダミー信号Ｓ０２−１の符号遷移タイミングが、ＸＯＲ１  １０３の入力でのバースト電気信号Ｓ０１−１の符号遷移タイミングと一致しているとする。
【００４３】
さらに、ダミー信号発生器１からＸＯＲ２  １１３までの遅延量は、ダミー信号発生器1１０２とＸＯＲ１  １０３の間の遅延量に、ＸＯＲ１  １０３からＸＯＲ２  １１３までのスクランブル信号Ｓ０３の伝播遅延量を加えた値とする。
【００４４】
第１のダミー信号Ｓ０２−１および第２のダミー信号Ｓ０２−２と、バースト電気信号Ｓ０１−１のビットレート比Ｎの値は、以下のように設定することが好ましい。
（１）第１のダミー信号Ｓ０２−１および第２のダミー信号Ｓ０２−２に含まれる周波数成分が、ＡＣ結合容量Ｃ０  １２０の低域遮断の影響を受けないように設定する。
（２）バースト電気信号Ｓ０１−１の符号遷移密度よりも、ダミー信号Ｓ０２−１の符号遷移密度の方が小さくなるように設定する。
【００４５】
（周波数同期・位相同期・信号再生の仕組み）
本実施形態における、バースト電気信号Ｓ０１−１と第１のダミー信号Ｓ０２−１との周波数同期と位相同期、および信号再生の仕組みについて、図面を用いて説明する。
【００４６】
まず、周波数同期と位相同期について説明する。
【００４７】
図２は、本実施形態における、バースト電気信号Ｓ０１−１（Ｓ０１−１a、Ｓ０１−１ｂ）と、CDR出力クロックＳ０４、第１のダミー信号Ｓ０２−１、ＸＯＲ１  １０３が出力するスクランブル信号Ｓ０３のタイムチャートを示している。なお、第２のダミー信号Ｓ０２−２の符号遷移は、第１のダミー信号Ｓ０２−１と同様であるため、図２では記載を省略する。
【００４８】
図の簡単化のため、第１のダミー信号Ｓ０２−１のビットレートをバースト電気信号Ｓ０１−１の１／４として図示している。
【００４９】
バースト電気信号Ｓ０１−１ａの受信中（図２のタイムチャートの前半）、第１のダミー信号Ｓ０２−１は、ＣＤＲ  １１１で出力したＣＤＲ出力クロックＳ０４を分周した分周クロックＳ０４−２（図２では非表示）に従い、バースト電気信号Ｓ０１−１と周波数同期および位相同期の取れたパタンとなっている。そのため、ＸＯＲ１  １０３から出力されるスクランブル信号Ｓ０３は劣化のないアイパタンが維持される。
【００５０】
バースト電気信号Ｓ０１−１ａが終了してガードタイム区間になると、ＣＤＲ  １１１が出力するＣＤＲ出力クロックＳ０４は、バースト電気信号Ｓ０１−１ａに同期した状態から、徐々にフリーラン状態へ移行する（図２の「フリーラン区間」）。
【００５１】
この状態で、次のバースト電気信号Ｓ０１−１ｂが入力されると、バースト電気信号Ｓ０１−１ｂと第１のダミー信号の符号遷移タイミングにずれが生じる。ここで、第１のダミー信号Ｓ０２−１と第２のダミー信号Ｓ０２−２の符号遷移密度が、バースト電気信号Ｓ０１−１の符号遷移密度と等しい場合には、第１のダミー信号Ｓ０２−１の符号遷移の影響が支配的となる。そのため、ＣＤＲ  １１１でのバースト電気信号Ｓ０１−１ｂに同期したクロック再生が不可能である。
【００５２】
しかしながら、本実施形態においては、図２のスクランブル信号Ｓ０３のタイムチャート上に図示するように、周期的に位相不一致による余分なクロスポイントが生じる割合を、スクランブル信号Ｓ０３のＮビット中１ビットの割合に抑えることが可能となる。
【００５３】
本実施形態におけるバースト光信号処理装置では、第１のダミー信号Ｓ０２−１および第２のダミー信号Ｓ０２−２の信号源に、分周クロックＳ０４−２を用いることで、ビットレートを１／Ｎ（図２では簡単化のため１／４）とした。分周クロックＳ０４−２を用いて生成した信号を供給することで、ＣＤＲ出力クロックＳ０４の符号遷移の影響が、第１のダミー信号Ｓ０２−１よりも支配的になる。これにより、ＮビットのうちＮ−１ビットでは、２Ｒ−Ｒｘ出力信号Ｓ０１−１ｂの持つ周波数情報および位相情報がＣＤＲ  １１１に正しく伝達される。そのため、ＣＤＲ出力クロックＳ０４の周波数および位相が徐々にバースト電気信号Ｓ０１−１ｂに一致し、それに追従して、位相不一致による余分なクロスポイントも減少し、同期状態へ移行する。
【００５４】
ＣＤＲ  １１１がバースト電気信号Ｓ０１−１ｂに同期したＣＤＲ出力クロックＳ０４を出力すると、分周器１１５は、ＣＤＲ出力クロックＳ０４を分周した分周クロックＳ０４−２をダミー信号発生器１  １０２−１に供給する。これにより、バースト電気信号Ｓ０１−１ｂの持つ周波数および位相の情報がダミー信号発生器１  １０２−１に伝達され、バースト電気信号Ｓ０１−１とスクランブル信号Ｓ０３に対し、第１のダミー信号Ｓ０２−１と第２のダミー信号Ｓ０２−２の周波数および位相同期をとることができる。
【００５５】
第１のダミー信号Ｓ０２−１とバースト電気信号Ｓ０１−１との同期が完了すると、ＸＯＲ１  １０３は、アイパタンの劣化のないスクランブル信号Ｓ０３を生成する（図２のペイロード区間）。ＣＤＲ  １１１は、ＡＣ結合回路Ｃ０  １２０を介して、スクランブル信号Ｓ０３を受信する。
【００５６】
ＣＤＲ  １１１では、スクランブル信号Ｓ０３を３Ｒ再生し、再生したスクランブル信号Ｓ０３をＸＯＲ２  １１３へ供給する。ＸＯＲ２  １１３では、第１のダミー信号Ｓ０２−１と同一パタンの第２のダミー信号Ｓ０２−２と、３Ｒ再生されたスクランブル信号Ｓ０３とをＸＯＲ演算することでデスクランブルを行い、バースト電気信号Ｓ０１−２を復号する。
【００５７】
以上により、長いガードタイム区間中でも、ＡＣ結合回路Ｃ０  １２０を通過する信号には、第１のダミー信号Ｓ０２−１の同符号連続長より長いガードタイムが存在しない。そのため、２Ｒ−Ｒｘ  １０１とＣＤＲ  １１１とをＡＣ結合のみで接続した場合、バースト電気信号Ｓ０１−１のガードタイム中に発生していた、信号のベースラインドリフトを回避することが可能である。
【００５８】
また、バースト電気信号Ｓ０１−１のガードタイム中にダミー信号を発生させることなく、第１のダミー信号Ｓ０２−１がバースト電気信号Ｓ０１−１に同期することができる。そのため、ＣＤＲ  １１１での誤識別を発生させること無く、信号を再生することが可能となる。
【００５９】
本実施形態は、バースト電気信号Ｓ０１−１にガードタイムがなく、バースト電気信号Ｓ０１−１との位相がずれた他のバースト信号が入力された場合においても、本実施形態と同様の構成で、同様の効果を奏する。
【００６０】
なお、本実施形態では、分周器１１５およびダミー信号発生器１  １０２−１を論理回路１１０−１内に設けていたが、これらの設置箇所は論理回路１１０−１内に限定されるものではない。図４に示すように、分周器１１５およびダミー信号発生器１  １０２−１をバースト光受信回路１００−２内に設けることも可能である。また、図５に示すように、バースト光受信回路１００、論理回路１１０以外の回路内（例えば、図５のダミー信号発生回路１１００）に設けることも可能である。なお、これら図４、図５に示した構成における動作は、上述した本実施形態の動作とほぼ同様であるため、詳細な説明は省略する。
【００６１】
また、本実施形態では、分周器１１５によって、ＣＤＲ  １１１で抽出したクロックＳ０４をＮ分周していた。しかし、ＣＤＲ出力クロックＳ０４の符号遷移の影響が、第１のダミー信号Ｓ０２−１よりも支配的になるように第１のダミー信号Ｓ０２−１および第２のダミー信号Ｓ０２−２を出力することができれば、必ずしも分周器１１５によって分周を行わなくても良い。
【００６２】
上述の図２に記載の例の通り、第１のダミー信号Ｓ０２−１および第２のダミー信号Ｓ０２−２と、バースト電気信号Ｓ０１−１のビットレート比Ｎの値を４とする場合を考える。上述の例では、ＣＤＲ出力クロックＳ０４を４分周していたが、ダミー信号発生器１  １０２−１により、同符号を４ビット連続させた後、符号遷移を行い、同符号を４ビット連続させ、再び符号遷移を行う、というような制御を行うことが考えられる。具体的には、「１」を４回続けた後、「０」を４回続け、再び「１」に遷移する、というようなシーケンスを発生させれば、ＣＤＲ出力クロックＳ０４を４分周した場合と同じ信号を得ることが可能となる。
【００６３】
＜第２の実施形態＞
次に、本発明の第２の実施形態について、図６および図７を用いて説明する。図６は、本実施形態のバースト光信号処理装置１０００−４の構成を示したブロック図である。図７は、本実施形態の動作の流れを示すフローチャートである。
【００６４】
第１の実施形態（図１）では、１つのダミー信号発生器（ダミー信号発生器１  １０２−１）が、ＸＯＲ１  １０３とＸＯＲ２  １１３に対し、第１のダミー信号Ｓ０２−１および第２のダミー信号Ｓ０２−２を供給する構成となっていた。
【００６５】
しかし、図６に示すように、本実施形態におけるバースト光信号処理装置１０００−４では、ＣＤＲ１１１の出力をシリアル／パラレル変換器（Ｓ／Ｐ）１１６によりパラレル変換し、信号処理が並列処理で行われる構成もとることができる。
【００６６】
この場合には、前述の第１の実施形態におけるダミー信号発生器１  １０２（図１）とは別に、並列処理回路で構成されるダミー信号発生器が必要となる。
【００６７】
この問題を解決するため、本実施形態におけるバースト光信号処理装置１０００−４は、図６に示すように、ダミー信号発生器１  １０２−２を、バースト光受信回路１００−４内に設置し、論理回路１１０内に、ダミー信号発生器２  １１２を備える構成となっている。なお、その他の構成は第１の実施形態（図１）と同様であるので、説明は省略する。
【００６８】
以下、本実施形態の構成および動作について、第１の実施形態との差分のみ、図６および図７を用いて説明する。
【００６９】
本実施形態のバースト光信号処理装置１０００−４は、上記のように、ダミー信号発生器を２つ（ダミー信号発生器１  １０２−２、ダミー信号発生器２  １１２）を備えている。
【００７０】
ダミー信号発生器１  １０２−２は、分周器１１５が出力する分周クロックＳ０４−２に同期し、第１のダミー信号Ｓ０２−１を出力し、ＸＯＲ１  １０３に供給する（ＳＴＰ１００７−１）。
【００７１】
ＳＴＰ１００７−１と並行して、ダミー信号発生器２  １１２は、第１のダミー信号Ｓ０２−１と同一のパタンで構成される第２のダミー信号Ｓ０２−２を発生させ、ＸＯＲ２  １１３に供給する（ＳＴＰ１００７−２）。さらに、ダミー信号発生器２  １１２は、ダミー信号発生器１  １０２−２からのトリガ信号を参照し、第２のダミー信号Ｓ０２−２の位相を、第１のダミー信号Ｓ０２−１の送信タイミングと一致するよう送信タイミング制御を行う。
【００７２】
Ｓ／Ｐ  １１６は、ＣＤＲ  １１１の出力信号をパラレル変換し、ＸＯＲ２  １１３に供給する（ＳＴＰ１００９）。その後、ＸＯＲ２  １１３は、ＳＴＰ１００９で受信した信号とダミー信号発生器２  １１２が出力した第２のダミー信号Ｓ０２−２とでＸＯＲ演算を行い、バースト電気信号Ｓ０１−２を復号する（ＳＴＰ１００８）。
【００７３】
本実施形態により、処理方式の異なる２つのＸＯＲ回路を用いた場合にも、第１の実施形態と同様の効果を得ることが可能となる。
【００７４】
＜第３の実施形態＞
図８および図１１を用いて、本発明の第３の実施形態の構成および動作について詳細に説明する。図８は、本実施形態のバースト光信号処理装置１０００−５の構成を示したブロック図である。図１１は、本実施形態の動作の流れを示すフローチャートである。
【００７５】
第１および第２の実施形態では、バースト電気信号Ｓ０１−１と第１のダミー信号Ｓ０２−１は、理想的な位相関係にあるものとしていた。
【００７６】
しかし、回路遅延に温度特性や実装誤差がある場合、第１のダミー信号Ｓ０２−１が最適な位相とならず、ＣＤＲ  １１１での誤識別を引き起こす可能性がある。
【００７７】
この問題を解決するため、本発明による第３の実施形態のバースト光受信処理装置１０００−５では、図８に示すように、バースト光受信回路１００−５内に遅延制御回路１０６を設けている。遅延制御回路１０６において、バースト電気信号Ｓ０１−１と第１のダミー信号Ｓ０２−１とを監視することで、位相ずれを検知し、遅延１０４の遅延量を制御する。この動作は、図１１のフローチャートではＳＴＰ１０１０に相当する。なお、他の構成要素および動作については、第１の実施形態とほぼ同様であるので、説明は省略する。
【００７８】
なお、遅延１０４には、例えば、周知技術であるプログラマブルディレイラインを用いることが可能である。以下の実施形態におけるすべての遅延についても同様である。
【００７９】
本実施形態による遅延制御回路１０６は、図９に示す構成により実現される。また、図１２は遅延制御回路内の動作（図１１のＳＴＰ１０１０）の詳細を示すフローチャートである。以下、本実施形態における遅延制御回路１０６について、図９および図１２を参照して説明する。
【００８０】
図９に示すように、本実施形態による遅延制御回路１０６は、ＦＦ（フリップフロップ）６  ４０１と、１ビット遅延１  ４０２と、ＦＦ７  ４０３と、１ビット遅延２  ４０４と、半ビット遅延１  ４０５と、ＦＦ８  ４０６と、半ビット遅延２  ４０７と、判定／制御回路４０８を含む。
【００８１】
ＦＦ６  ４０１は、第１のダミー信号Ｓ０２−１の立ち上がりをトリガとしてバースト電気信号Ｓ０１−１の論理判定を行う（ＳＴＰ１０１０−０１）。１ビット遅延１  ４０２は、判定後の信号Ｓ１２に対して、１ビットの遅延を与え、判定／制御回路４０８へ供給する（ＳＴＰ１０１０−０２）。
【００８２】
１ビット遅延２  ４０４は、第１のダミー信号Ｓ０２−１に対して、１ビット遅延を与える（ＳＴＰ１０１０−０３）。FF７  ４０３は、１ビット遅延２  ４０４を介して入力される第１のダミー信号Ｓ０２−１の立ち上がりをトリガとして、バースト電気信号Ｓ０１−１の論理判定を行い、判定後の信号Ｓ１３を判定／制御回路４０８へ供給する（ＳＴＰ１０１０−０４）。
【００８３】
半ビット遅延１  ４０５は、第１のダミー信号Ｓ０２−１に対して、半ビットの遅延を与える（ＳＴＰ１０１０−０５）。FF８  ４０６は、半ビット遅延１  ４０５を介して入力される第１のダミー信号Ｓ０２−１の立ち上がりをトリガとして、バースト電気信号Ｓ０１−１の論理判定を行う（ＳＴＰ１０１０−０６）。その後、半ビット遅延２  ４０７は、判定後の信号Ｓ１４に対して、半ビットの遅延を与えて、判定／制御回路４０８へ供給する（ＳＴＰ１０１０−０７）。
【００８４】
判定／制御回路４０８は、信号Ｓ１２、Ｓ１３およびＳ１４の入力と、出力信号Ｓ１５との関係を示す真理値表を持つ。信号Ｓ１２、Ｓ１３およびＳ１４の入力から、第１のダミー信号Ｓ０２−１の、バースト電気信号Ｓ０１−１に対する位相の進みまたは遅れを判定する（ＳＴＰ１０１０−０８）。その後、第１のダミー信号Ｓ０２−１とバースト電気信号Ｓ０１−１との位相差を打ち消すように出力信号Ｓ１５を出力し、遅延１０４を制御する（ＳＴＰ１０１０−０９）。
【００８５】
図１０に、第１のダミー信号Ｓ０２−１に位相ずれがある場合の、本実施形態による遅延制御回路１０６内の各部の信号の様子を示す。
【００８６】
判定／制御回路４０８に入力される３つの信号(Ｓ１２、Ｓ１３、Ｓ１４)を比較すると、ダミー信号が遅れている場合はＳ１２とＳ１４の信号パタンが一致し、進んでいる場合には、Ｓ１３とＳ１４の信号パタンが一致する。
【００８７】
判定／制御回路４０８は、信号Ｓ１２、Ｓ１３、Ｓ１４の状態から、図９の判定／制御回路４０８内に記載されている真理値表を参照し、第１のダミー信号の進みまたは遅れを検出し、位相差を打ち消す方向へ遅延１０４の遅延量を変化させる。
【００８８】
その際、遅延制御の安定動作のため、ＬＰＦ（Low-Pass Filter）４０９により、判定／制御回路の出力信号Ｓ１５を平滑化して、遅延１０４の遅延量の変化を緩やかにしてもよい。
【００８９】
以上により、第１のダミー信号Ｓ０２−１の進みまたは遅れを検出することが可能になる。したがって、回路遅延の温度特性や実装誤差等がある場合にも、第１のダミー信号Ｓ０２−１の位相がバースト電気信号Ｓ０１−１の位相に自動的に追従することが可能となる。
【００９０】
なお、本実施形態においても、第２の実施形態の構成、つまりバースト光受信回路１００−５内にダミー信号発生器を設けることも可能である。
【００９１】
＜第４の実施形態＞
図１３から図１６を用いて、本発明の第４の実施形態の構成および動作について詳細に説明する。
【００９２】
第３の実施形態では、ＸＯＲ１  １０３の入力であるバースト電気信号Ｓ０１−１と第１のダミー信号Ｓ０２−１を監視することにより、２つの位相のずれを検出していた。
【００９３】
この構成は、第１のダミー信号Ｓ０２−１と、バースト電気信号Ｓ０１−１に替えてＸＯＲ１  １０３の出力Ｓ０３とを比較する場合にも適用することができる。
【００９４】
図１３は、本実施形態におけるバースト光受信処理装置１０００−６を示している。また、図１４は、本実施形態における遅延制御回路１０６の詳細を示している。図１３および図１４の構成は、第３の実施形態におけるバースト光受信処理装置１０００−５の構成（図８）および遅延制御回路１０６の構成（図９）とほぼ同様であるので、同様の構成要素の説明は省略する。
【００９５】
また、図１５と図１６はそれぞれ、本実施形態の動作と、本実施形態における遅延制御回路１０６の動作を示している。これらの動作も、第３の実施形態における動作（図１１、図１２）と同様の動作が多いため、同様の動作の説明は省略する。
【００９６】
第３の実施形態との差分は、１ビット遅延  １０７が新たに設けられたことにある。なお、本実施形態においては、遅延を与えるビット数を１としているが、これに限られるものではない。例えば、分周器１１５でＮ分周（Ｎは自然数）する場合には、１からＮ−１の整数ビットであれば、同様の動作を行うことが可能である。
【００９７】
ＸＯＲ１  １０３の出力信号Ｓ０３と、第１のダミー信号Ｓ０２−１とを比較する場合、両信号の位相がずれている場合の、第１のダミー信号Ｓ０２−１による余分な符号遷移のないビットで判定を行う。そのため、第１のダミー信号を分岐した信号に、１ビット遅延T１０７を加えて、遅延制御回路１０６に供給する（図１５のＳＴＰ１０１１、ＳＴＰ１０１２）。
【００９８】
本実施形態によれば、第３の実施形態と同様の効果を得ることができる。
【００９９】
なお、本実施形態においても、第２の実施形態の構成を適用することが可能である。つまり、バースト光受信回路１００−６内にダミー信号発生器１  １０２−１とは別のダミー信号発生器を設けることができる。
【０１００】
＜第５の実施形態＞
バースト電気信号Ｓ０１−１と第１のダミー信号Ｓ０２−１の位相同期をとる別の手段として、本実施形態に示す構成をとることも可能である。
【０１０１】
図１７は、本発明の第５の実施形態によるバースト光信号受信処理装置１０００−７の構成を示すブロック図である。
【０１０２】
本実施形態におけるバースト光信号処理装置１０００−７は、第４の実施形態における構成（図１３）の遅延制御回路１０６に替えて遅延制御回路１０５を備え、図１３の１ビット遅延  １０７を除いた構成をとっている。なお、第４の実施形態と基本的な構成および動作はほぼ同様であるので、同様の構成と動作の説明については省略する。
【０１０３】
以下、遅延制御回路１０５の構成および動作について、図１７、図１８、図１９の構成図、図２１の真理値表、図２２および図２３のフローチャートを用いて説明する。
【０１０４】
遅延制御回路１０５は、図１７に示すように、ＸＯＲ１  １０３の出力信号Ｓ０３−２と遅延１０４の出力Ｓ０２−１とＣＤＲ  １１１の出力クロックＳ０４を監視することで、バースト電気信号Ｓ０１−１と第１のダミー信号Ｓ０２−１との位相差を検知し、遅延１０４の遅延量を制御する（図２２のＳＴＰ１０１３）。
【０１０５】
遅延制御回路１０５の詳細な構成および動作（ＳＴＰ１０１３）の詳細について、図１８の構成図と図２３のフローチャートを参照して説明する。
【０１０６】
遅延制御回路１０５は、ＦＦ１  ２０１と、ＸＯＲ３  ２０２と、ＬＰＦ１  ２０３と、減算器２０４と、ＬＰＦ２  ２０５と、ＦＦ２  ２０６と、符号状態判定器２０７と、遅延２０８  ｔ１から構成される。
【０１０７】
ＦＦ１  ２０１は、ＣＤＲ  １１１の出力クロックＳ０４の立ち上がりをトリガとして、ＸＯＲ１  １０３の出力信号Ｓ０３を分岐したスクランブル信号Ｓ０３−２の論理判定を行い、判定後の信号Ｓ０５をＸＯＲ３  ２０２と減算器２０４へ供給する（ＳＴＰ１０１３−０１）。
【０１０８】
ＸＯＲ３  ２０２は、ＸＯＲ１  １０３の出力を分岐したスクランブル信号Ｓ０３−２とＦＦ１  ２０１が論理判定を行った信号Ｓ０５とで排他的論理和演算（ＸＯＲ）を行い、信号Ｓ０６を出力する（ＳＴＰ１０１３−０４）。出力信号Ｓ０６は、ＬＰＦ１  ２０３を介して符号状態判定器２０７へ供給される（ＳＴＰ１０１３−０５）。
【０１０９】
ＬＰＦ１  ２０３は、たとえばチャージポンプのような、ＸＯＲ３  ２０２出力のパルス幅を電圧に変換できる素子に置き換えてもよい。
【０１１０】
減算器２０４は、ＸＯＲ１  １０３の出力を分岐したスクランブル信号Ｓ０３−２と、FF１  ２０１の出力信号Ｓ０５との減算を行い、信号Ｓ０７を出力する（ＳＴＰ１０１３−０２）。信号Ｓ０７は、ＬＰＦ２  ２０５を介して符号状態判定器２０７へ供給される（ＳＴＰ１０１３−０３）。
【０１１１】
ＬＰＦ２  ２０５は、後段の符号状態判定器２０７において、減算器２０４が出力した細いパルスを検出しやすくするものである。なお、このＬＰＦ２  ２０５に替えて、十分に高速な動作を行うことのできる素子を用いても良い。
【０１１２】
遅延ｔ１  ２０８は、ＸＯＲ１  １０３の出力信号Ｓ０３を分岐したスクランブル信号Ｓ０３−２に対して、微小な遅延を与えて、信号Ｓ０３−３を出力する。ここで微小な遅延を与えないと、スクランブル信号Ｓ０３−２と、第１のダミー信号Ｓ０２−１との符号遷移タイミングが一致してしまい、ＦＦ２  ２０６が正常に動作しなくなってしまう。微小な遅延とは、ＦＦ２  ２０６において、信号Ｓ０３−３の立ち上がりのタイミングで、入力Ｄを正しく読み取れる程度の値であれば良い。
【０１１３】
ＦＦ２  ２０６は、信号Ｓ０３−３をトリガとし、第１のダミー信号Ｓ０２−１の論理判定を行い、信号Ｓ０８を出力する（ＳＴＰ１０１３−０６）。信号Ｓ０８は、符号状態判定器２０７へ供給される。
【０１１４】
符号状態判定器２０７は、ダミー信号Ｓ０２−１の立ち上がり時の、ＸＯＲ３  ２０２の出力信号Ｓ０６と減算器２０４の出力信号Ｓ０７と、ＦＦ２  ２０６の出力信号Ｓ０８から符号状態を判定し、遅延１０４を制御する。
【０１１５】
符号状態判定器２０７は、図１９に示す構成により実現され得る。なお、符号状態判定器２０７の動作は、図２３に遅延制御回路１０５の動作と併せて示す。
【０１１６】
符号状態判定器２０７は、第１の比較器３０１と、第２の比較器３０２と、ＦＦ３  ３０３と、ＦＦ４  ３０４と、ＦＦ５  ３０５と、判定／制御回路３０６と、遅延ｔ２  ３０８からなる。
【０１１７】
第１の比較器３０１は、第１のダミー信号Ｓ０２−１の立ち上がり時の、減算器２０４の出力Ｓ０７の正のパルスを検出する（ＳＴＰ１０１３−０７）。ＦＦ３  ３０３は、正のパルスがあるときに”＋１”を、それ以外は”−１”となる信号Ｓ０９を判定／制御回路３０６へ供給する（ＳＴＰ１０１３−０８）。
【０１１８】
第２の比較器３０２は、第１のダミー信号Ｓ０２−１の立ち上がり時の、減算器２０４の出力Ｓ０７の負のパルスを検出する（ＳＴＰ１０１３−０９）。ＦＦ４  ３０４は、負のパルスがあるときに”＋１”を、それ以外は”−１”となる信号Ｓ１０を判定／制御回路３０６へ供給する（ＳＴＰ１０１３−１０）。
【０１１９】
遅延ｔ２  ３０８は、第１のダミー信号Ｓ０２−１に対して、微小な遅延を与えて、信号Ｓ０２−３を出力する。ここで微小な遅延を与えないと、第１のダミー信号Ｓ０２−１と、ＦＦ２出力信号Ｓ０８との符号遷移タイミングが一致してしまい、ＦＦ５  ３０５が正常に動作しなくなってしまう。なお、遅延ｔ２  ３０８における微小な遅延とは、以下の２つの条件を満たす必要がある。（１）ＦＦ５  ３０５において、信号Ｓ０２−３の立ち上がりのタイミングで、入力Ｄを正しく読み取れる程度の値であること。（２）遅延ｔ１  ２０８でスクランブル信号Ｓ０３−２に付与した遅延よりも大きい値であること。
【０１２０】
ＦＦ５  ３０５は、第１のダミー信号Ｓ０２−１に遅延を与えた信号Ｓ０２−３の立ち上がりをトリガとして、ＦＦ２  ２０６の出力Ｓ０８の論理判定を行い、判定結果Ｓ１１を判定／制御回路３０６へ供給する（ＳＴＰ１０１３−１１）。
【０１２１】
判定／制御回路３０６は、ＦＦ３  ３０３の出力Ｓ０９と、ＦＦ４  ３０４の出力Ｓ１０と、ＦＦ５  ３０５の出力Ｓ１１から、第１のダミー信号Ｓ０２−１のバースト電気信号Ｓ０１−１に対する進みまたは遅れを判定する（ＳＴＰ１０１３−１２）。その後、ＳＴＰ１０１３−１２での判定結果と、ＸＯＲ３  ２０２の出力Ｓ０６の平均値とから、遅延量の変化を算出し、遅延１０４に与える（ＳＴＰ１０１３−１３）。
【０１２２】
本実施形態による、バースト電気信号Ｓ０１−１と第１のダミー信号Ｓ０２−１との位相同期方法について以下に説明する。
【０１２３】
バースト電気信号Ｓ０１−１と第１のダミー信号Ｓ０２−１との位相同期は、第１のダミー信号Ｓ０２−１の立ち上がり前後でバースト電気信号Ｓ０１−１の符号が”０→１”または”１→０”と遷移するビットの状態を監視することにより可能となる。
【０１２４】
図２０に、位相同期完了時と、第１のダミー信号Ｓ０２−１に進みまたは遅れがある場合の、遅延制御回路１０５内の各部の出力信号の様子を示す。
【０１２５】
第１のダミー信号Ｓ０２−１の立ち上がり、かつバースト電気信号Ｓ０１−１が立ち下がりの符号遷移時において、第１のダミー信号Ｓ０２−１の位相が遅れている場合を例に説明する。これは、図２０の「バースト電気信号  立ち下がり」区間の、「ダミー遅れ」（下線部）の区間に相当する。
【０１２６】
ＸＯＲ１  １０２で、第１のダミー信号Ｓ０２−１のクロック位相が遅れた状態で、バースト電気信号Ｓ０１−１と第１のダミー信号Ｓ０２−１との排他的論理和演算を行うと、ＸＯＲ１  １０２の出力信号Ｓ０３を分岐したスクランブル信号Ｓ０３−２の連続した”１”のパルス中に、短い”０”の区間が生じる。図２０では、このスクランブル信号Ｓ０３−２に遅延ｔ１  ２０８において遅延を付与した信号Ｓ０３−３を示している。
【０１２７】
スクランブル信号Ｓ０３−２に対し、ＣＤＲ  １１１で抽出したクロックＳ０４を用いてFF１  ２０１で論理判定を行うと、その出力信号Ｓ０５では、短い”０”が認識されず、連続した”１”のパルスとなる。
【０１２８】
この状態で、ＸＯＲ３  ２０２により、スクランブル信号Ｓ０３−２とＦＦ１  ２０１の出力Ｓ０５の排他的論理和演算を行うと、ＸＯＲ３  ２０２の出力信号Ｓ０６のチャート上に示す通り、Ｓ０３−２に含まれる細いパルスを抽出することができる。
【０１２９】
さらに、減算器２０４により、ＸＯＲ１  １０３の出力信号Ｓ０３とFF１  ２０１の出力信号Ｓ０５の差をとると、”＋１”、”０”、”−１”で構成される信号Ｓ０７が生成できる。
【０１３０】
ＦＦ２  ２０６では、遅延ｔ１  ２０８によって、スクランブル信号Ｓ０３−２に対して微小な遅延を与えた信号Ｓ０３−３の立ち上がりをトリガとし、第１のダミー信号Ｓ０２−１の論理判定を行う。この場合は、信号Ｓ０３−３の立ち上がりのタイミングに一致したタイミングで、“１”となる信号Ｓ０８を出力する。
【０１３１】
符号状態判定器２０７では、ＸＯＲ３  ２０２の出力Ｓ０６と、減算器２０４の出力Ｓ０７と、ＦＦ２  ２０６出力のＳ０８から、バースト電気信号Ｓ０１−１と第１のダミー信号Ｓ０２−１との位相ずれの方向とずれ量を判定し、遅延１０４を制御する。
【０１３２】
第１の比較器３０１は正の閾値により、ＬＰＦ２  ２０５を介して入力される減算器２０４の出力Ｓ０７のうち、正のパルスを検出する。さらに、第１の比較器３０１の出力を、第１のダミー信号Ｓ０２−１の立ち上がりをトリガとして、ＦＦ３  ３０３で論理判定し、判定結果Ｓ０９を判定／制御回路へ供給する。
【０１３３】
第２の比較器３０２は負の閾値によりＬＰＦ２  ２０５を介して入力される減算器２０４の出力Ｓ０７のうち、負のパルスを検出する。さらに、第２の比較器３０２出力を、第１のダミー信号Ｓ０２−１の立ち上がりをトリガとして、ＦＦ４  ３０４で論理判定し、判定結果Ｓ１０を判定／制御回路へ供給する。
【０１３４】
ＦＦ５  ３０５は、遅延ｔ２  ３０８によって、第１のダミー信号Ｓ０２−１に対して微小な遅延を与えた信号Ｓ０２−３の立ち上がりをトリガとして、ＦＦ２  ２０６の出力の論理判定を行い、判定結果Ｓ１１を判定／制御回路３０６へ供給する。
【０１３５】
判定／制御回路３０６は図２１に示す判定／制御回路真理値表３０７を参照し、Ｓ０９、Ｓ１０、Ｓ１１から論理判定を行う。同時に、バースト電気信号Ｓ０１−１と第１のダミー信号Ｓ０２−１の位相差に応じて、信号Ｓ０６から出力されるV_errorにより決まる遅延量の補正を遅延１０４に与える。
【０１３６】
例として、V_errorに比例した補正量Δｔ  を与えるとすると、補正量Δｔ  は、
Δｔ＝k×D×V_error  (k：定数、D：判定／制御回路の判定結果)
のように算出される。
【０１３７】
この例では、Ｓ０９が”０”、Ｓ１０が”１”、Ｓ１１が”１”であるため、判定／制御回路真理値表３０７を参照すると判定結果Dは”−１”となり、遅延１０４の遅延量の変化量Δｔは、
Δｔ＝-k×V_error
のように算出される。
【０１３８】
遅延１０４は、以上のように算出された遅延量の変化量Δｔを、第１のダミー信号Ｓ０２−１に与える。
【０１３９】
以上の動作により、第１のダミー信号Ｓ０２−１とバースト電気信号Ｓ０１−１の位相のずれを検出し、位相同期させるための適切な遅延を与えることができ、第１のダミー信号Ｓ０２−１の位相をバースト電気信号Ｓ０１−１に同期させることが可能になる。
【０１４０】
本実施の形態により、第３および第４の実施形態と同様、バースト光信号受信回路内部で自動的に位相ずれを検知し、補正を行うことができる。
【０１４１】
なお、本実施形態においても、第２の実施形態の構成、つまりバースト光受信回路１００−７内にダミー信号発生器を設けることも可能である。
【０１４２】
＜第６の実施形態＞
（構成と動作）
本発明の第６の実施形態について、図２４および図２５を参照して説明する。図２４は、第６の実施形態のバースト光信号処理装置６０００の構成を示したブロック図である。図２５は、第６の実施形態のバースト光信号処理装置６０００の動作を示したフローチャートである。
【０１４３】
図２４のバースト光信号処理装置６０００は、変換部６０１と、信号生成部６０２と、符号化部６０３と、再生部６１１と、復号化部６１３とから構成される。
【０１４４】
以下、各機能の詳細について、図２５を参照しながら説明する。まず、変換部６０１は、バースト光信号処理装置６０００が受信したバースト光信号をバースト電気信号Ｓ６１に変換する（ＳＴＰ６００２）。
【０１４５】
符号化部６０３は、第１の電気パルス信号Ｓ６４を用いて、バースト電気信号Ｓ６１から符号化信号Ｓ６２を生成する（ＳＴＰ６００３）。
【０１４６】
次に、再生部６１１は、符号化信号Ｓ６２を論理識別再生し、クロック信号Ｓ６４を再生する（ＳＴＰ６００４）。
【０１４７】
信号生成部６０２は、クロック信号Ｓ０４に位相同期し、バースト電気信号Ｓ６１よりも符号遷移密度が低い第１の電気パルス信号Ｓ６４および第２の電気パルス信号Ｓ６５を生成して出力する（ＳＴＰ６００７）。
【０１４８】
復号化部６１３は、符号化信号Ｓ６２を第２の電気パルス信号を用いて復号化する（ＳＴＰ６００８）。
【０１４９】
（効果）
本実施形態によれば、バースト電気信号とダミー信号の同期を自動で取ることができ、信号品質の劣化なしに、ガードタイム中のベースラインドリフトの回避が可能となる。
【０１５０】
上記の実施形態の一部又は全部は、以下の付記のようにも記載されうるが、以下には限られない。
【０１５１】
（付記１）
受信したバースト光信号を、バースト電気信号に変換する変換手段と、
第１の電気パルス信号と前記バースト電気信号とから符号化信号を排他的論理和演算により生成して出力する符号化手段と、
前記符号化信号の論理識別再生とクロック信号の再生とを行う再生手段と、
前記再生したクロック信号に位相同期し、前記バースト電気信号よりも符号遷移密度が少ない前記第１の電気パルス信号と第２の電気パルス信号とを生成して、少なくとも前記バースト電気信号の無信号区間中に前記第１の電気パルス信号と前記第２の電気パルス信号とを出力する第１の信号生成手段と、
前記符号化信号を前記第２の電気パルス信号を用いて復号する復号化手段と、
を備えることを特徴とするバースト光信号処理装置。
【０１５２】
（付記２）
前記バースト光信号処理装置は、さらに、
前記再生したクロック信号を分周して分周クロックを生成して出力する分周手段を備え
前記第１の信号生成手段は、前記分周クロックに同期した前記第１の電気パルス信号と第２の電気パルス信号を生成して出力することを特徴とする付記１に記載のバースト光信号処理装置。
【０１５３】
（付記３）
前記バースト光信号受信装置は、さらに、
前記バースト電気信号と前記第１の電気パルス信号との位相ずれを検出する検出手段と、
前記第１の電気パルス信号に、前記検知した位相ずれに基づく遅延を与え、前期第１の電気パルス信号を前記バースト電気信号に同期させる遅延制御手段と、
を備えることを特徴とする付記１または２に記載のバースト光信号処理装置。
【０１５４】
（付記４）
前記検出手段は、前記バースト電気信号と前記第１の電気パルス信号に基づいて、前記位相ずれを検出することを特徴とする付記３に記載のバースト光信号処理装置。
【０１５５】
（付記５）
前記遅延制御手段は、さらに、
前記第１の電気パルス信号の符号遷移を契機に、前記バースト電気信号の論理識別を行い、第１の信号を生成して出力する第１の識別手段と、
前記第１の信号に、前記バースト電気信号の１ビット分に相当する遅延を与えた第２の信号を生成して出力する第１の遅延手段と、
前記１ビット分の遅延を与えた信号の符号遷移を契機に、前記バースト電気信号の論理識別を行い、第３の信号を生成して出力する第２の識別手段と、
前記第３の信号に、前記バースト電気信号の０．５ビット分に相当する遅延を与えた第４の信号を生成して出力する第２の遅延手段と、
前記０．５ビット分の遅延を与えた符号遷移を契機に、前記バースト電気信号の論理識別を行い、第５の信号を生成して出力する第３の識別手段と、
前記第２の信号と、前記第４の信号と、前記第５の信号とから、前記バースト電気信号に対する、前記第１の電気パルス信号の位相ずれの方向を検出し、遅延量の増減を決定する遅延量決定手段と、
を備えることを特徴とする付記４に記載のバースト光信号処理装置。
【０１５６】
（付記６）
前記バースト光受信装置は、さらに、
前記第１の電気パルス信号に一定の遅延を与える第３の遅延手段を備え、
前記検出ステップは、前記符号化信号と、前記遅延を与えられた第１の電気パルス信号とに基づいて、前記位相ずれを検出することを特徴とする付記３に記載のバースト光信号処理装置。
【０１５７】
（付記７）
前記遅延制御手段は、さらに、
前記第１の電気パルス信号の符号遷移を契機に、前記符号化信号の論理識別を行い、第６の信号を生成して出力する第４の識別手段と、
前記第６の出力信号に、前記バースト電気信号の１ビット分に相当する遅延を与えた第７の信号を生成して出力する第４の遅延手段と、
前記第１の電気パルス信号に、前記バースト電気信号の１ビット分に相当する遅延を与えた第８の信号を生成して出力する第５の遅延手段と、
前記第８の信号の符号遷移を契機に、前記符号化信号の論理識別を行い、第９の信号を生成して出力する第５の識別手段と、
前記第１の電気パルス信号に、前記バースト電気信号の０．５ビット分に相当する遅延を与えた第１０の信号を生成して出力する第６の遅延手段と、
前記第１０の信号の符号遷移を契機に、前記符号化信号の論理識別を行い、第１１の信号を生成して出力する第６の識別手段と、
を備えることを特徴とする付記６に記載のバースト光信号処理装置。
【０１５８】
（付記８）
前記検出手段は、前記符号化信号と、前記前記再生したクロック信号と、前記第１の電気パルス信号とに基づいて、前記位相ずれを検出することを特徴とする付記３に記載のバースト光信号処理装置。
【０１５９】
（付記９）
前記遅延制御手段は、さらに、
前記符号化信号に対し、前記再生手段で再生したクロック信号を用いて論理識別を行い、第１２の信号を生成して出力する第７の識別手段と、
前記第１２の信号と前記符号化信号との排他的論理和を演算し、第１３の信号を生成して出力する論理演算手段と、
前記第１２の信号と前記符号化信号との差を計算して、第１４の信号を生成して出力する減算手段と、
前記第１４の信号を平均化し、第１５の信号を出力する平均化手段と、
前記符号化信号に遅延を付与して第１６の信号を生成して出力する第７の遅延手段と、
前記第１６の信号の符号遷移を契機に、前記第１の電気パルス信号の論理識別を行い、第１７の信号を生成して出力する第８の識別手段と、
前記第１の電気パルス信号に遅延を付与して第１８の信号を生成して出力する第８の遅延手段と、
前記第１８の信号の符号遷移を契機に、前記第１７の信号の論理識別を行い、第１９の信号を生成して出力する第９の識別手段と、
前記第１４の信号と、前記第１９の信号とから、前記バースト電気信号と前記第１の電気パルス信号の位相ずれの方向を判定し、前記第１３の信号から位相ずれの量を判定する判定手段と、
を備えることを特徴とする付記８に記載のバースト光信号処理装置。
【０１６０】
（付記１０）
前記処理装置は、さらに、
前記再生手段で再生された前記符号化信号をパラレル変換するパラレル変換手段を備え、
前記復号化手段は、前記パラレル変換された符号化信号を前記第２の電気パルス信号を用いて復号することを特徴とする付記１から９のいずれか１つに記載のバースト光信号処理装置。
【０１６１】
（付記１１）
受信したバースト光信号を、バースト電気信号に変換する変換ステップと、
第１の電気パルス信号と前記バースト電気信号とから符号化信号を排他的論理和演算により生成して出力する符号化ステップと、
前記符号化信号の論理識別再生とクロック信号の再生とを行う再生ステップと、
前記再生したクロック信号に位相同期し、前記バースト電気信号よりも符号遷移密度が少ない前記第１の電気パルス信号と第２の電気パルス信号とを生成して、少なくとも前記バースト電気信号の無信号区間中に前記第１の電気パルス信号と前記第２の電気パルス信号とを出力する第１の信号生成ステップと、
前記符号化信号を前記第２の電気パルス信号を用いて復号する復号化ステップと、
を含むことを特徴とするバースト光信号処理方法。
【０１６２】
（付記１２）
前記バースト光信号処理方法は、さらに、
前記再生したクロック信号を分周して分周クロックを生成して出力する分周ステップを含み、
前記第１の信号生成ステップは、前記分周クロックに同期した前記第１の電気パルス信号と第２の電気パルス信号を生成して出力することを特徴とする付記１１に記載のバースト光信号処理装置。
【０１６３】
（付記１３）
前記バースト電気信号と前記第１の電気パルス信号との位相ずれを検出する検出ステップと、
前記第１の電気パルス信号に、前記検知した位相ずれに基づく遅延を与え、前期第１の電気パルス信号を前記バースト電気信号に同期させる遅延制御ステップと、
をさらに含むことを特徴とする付記１１または１２に記載のバースト光信号処理方法。
【０１６４】
（付記１４）
前記検出ステップは、前記バースト電気信号と前記第１の電気パルス信号に基づいて、前記位相ずれを検出することを特徴とする付記１３に記載のバースト光信号処理方法。
【０１６５】
（付記１５）
前記遅延制御ステップは、
前記第１の電気パルス信号の符号遷移を契機に、前記バースト電気信号の論理識別を行い、第１の信号を生成して出力する第１の識別ステップと、
前記第１の信号に、前記バースト電気信号の１ビット分に相当する遅延を与えた第２の信号を生成して出力する第１の遅延ステップと、
前記１ビット分の遅延を与えた信号の符号遷移を契機に、前記バースト電気信号の論理識別を行い、第３の信号を生成して出力する第２の識別ステップと、
前記第３の信号に、前記バースト電気信号の０．５ビット分に相当する遅延を与えた第４の信号を生成して出力する第２の遅延ステップと、
前記０．５ビット分の遅延を与えた符号遷移を契機に、前記バースト電気信号の論理識別を行い、第５の信号を生成して出力する第３の識別ステップと、
前記第２の信号と、前記第４の信号と、前記第５の信号とから、前記バースト電気信号に対する、前記第１の電気パルス信号の位相ずれの方向を検出し、遅延量の増減を決定する遅延量決定ステップと、
をさらに含むことを特徴とする付記１４に記載のバースト光信号処理方法。
【０１６６】
（付記１６）
前記第１の電気パルス信号に一定の遅延を与える第３の遅延ステップをさらに含み、
前記検出ステップは、前記符号化信号と、前記遅延を与えられた第１の電気パルス信号とに基づいて、前記位相ずれを検出することを特徴とする付記１３に記載のバースト光信号処理方法。
【０１６７】
（付記１７）
前記遅延制御ステップは、
前記第１の電気パルス信号の符号遷移を契機に、前記符号化信号の論理識別を行い、第６の信号を生成して出力する第４の識別ステップと、
前記第６の信号に、前記バースト電気信号の１ビット分に相当する遅延を与えた第７の信号を生成して出力する第４の遅延ステップと、
前記第１の電気パルス信号に、前記バースト電気信号の１ビット分に相当する遅延を与えた第８の信号を生成して出力する第５の遅延ステップと、
前記第８の信号の符号遷移を契機に、前記符号化信号の論理識別を行い、第９の信号を生成して出力する第５の識別ステップと、
前記第１の電気パルス信号に、前記バースト電気信号の０．５ビット分に相当する遅延を与えた第１０の信号を生成して出力する第６の遅延ステップと、
前記第１０の出力信号の符号遷移を契機に、前記符号化信号の論理識別を行い、第１１の信号を生成して出力する第６の識別ステップと、
をさらに含むことを特徴とする付記１６に記載のバースト光信号処理方法。
【０１６８】
（付記１８）
前記検出ステップは、前記符号化信号と、前記再生したクロック信号と、前記第１の電気パルス信号とに基づいて、前記位相ずれを検出することを特徴とする付記１３に記載のバースト光信号処理方法。
【０１６９】
（付記１９）
前記遅延制御ステップは、さらに、
前記符号化信号に対し、前記再生したクロック信号を用いて論理識別を行い、第１２の信号を生成して出力する第７の識別ステップと、
前記第１２の信号と前記符号化信号との排他的論理和を演算し、第１３の信号を生成して出力する論理演算ステップと、
前記第１２の信号と前記符号化信号との差を計算して、第１４の信号を生成して出力する減算ステップと、
前記第１４の信号を平均化し、第１５の信号を出力する平均化ステップと、
前記符号化信号に遅延を付与して第１６の信号を生成して出力する第７の遅延ステップと、
前記第１６の信号の符号遷移を契機に、前記第１の電気パルス信号の論理識別を行い、第１７の信号を生成して出力する第８の識別ステップと、
前記第１の電気パルス信号に遅延を付与して第１８の信号を生成して出力する第８の遅延ステップと、
前記第１８の信号の符号遷移を契機に、前記第１７の信号の論理識別を行い、第１９の信号を生成して出力する第９の識別ステップと、
前記第１４の信号と、前記第１９の信号とから、前記バースト電気信号と前記第１の電気パルス信号の位相ずれの方向を判定し、前記第１３の信号から位相ずれの量を判定する判定ステップと、
を含むことを特徴とする付記１８に記載のバースト光信号処理方法。
【０１７０】
（付記２０）
前記バースト光信号処理方法は、さらに、
前記再生ステップで再生された前記符号化信号をパラレル変換するパラレル変換ステップをさらに含み、
前記復号化ステップは、前記パラレル変換された符号化信号を前記第２の電気パルス信号を用いて復号することを特徴とする付記１１から付記１９のいずれか１つに記載のバースト光信号処理方法。
【産業上の利用可能性】
【０１７１】
本発明は、通信ネットワーク上のバースト光受信装置に適用される。
【符号の説明】
【０１７２】
１００−１、１００−２、１００−３、１００−４、１００−５、１００−６、１００−７    バースト光受信回路
１０１    ２Ｒ−Ｒｘ
１０２−１、１０２−２    ダミー信号発生器１
１０３    ＸＯＲ１
１０４    遅延
１０５、１０６    遅延制御回路
１０７    １ビット遅延１
１１０−１、１１０−２、１１０−３、１１０−４、１１０−７    論理回路
１１１    ＣＤＲ
１１２    ダミー信号発生器２
１１３    ＸＯＲ２
１１４    ＡＣ結合Ｃ１
１１５    分周器
１１６    シリアル／パラレル変換器
１２０    ＡＣ結合Ｃ０
２０１    フリップフロップ（ＦＦ）１
２０２    ＸＯＲ３
２０３    ＬＰＦ１
２０４    減算器
２０５    ＬＰＦ２
２０６    ＦＦ２
２０７    符号状態判定器
２０８    遅延ｔ１
３０１    第１の比較器
３０２    第２の比較器
３０３    ＦＦ３
３０４    ＦＦ４
３０５    ＦＦ５
３０６    判定／制御回路
３０７    判定／制御回路真理値表
３０８    遅延ｔ２
４０１    ＦＦ６
４０２    １ビット遅延２
４０３    ＦＦ７
４０４    １ビット遅延３
４０５    半ビット遅延１
４０６    ＦＦ８
４０７    半ビット遅延２
４０８    判定／制御回路
４０９    ＬＰＦ
６０１    変換部
６０２    信号生成部
６０３    符号化部
６１１    再生部
６１３    復号化部
８０１    ＯＮＵ
８０２    光スプリッタ
８０３    ＯＬＴ
９００    バースト光信号フレーム
９０１    プリアンブル
９０２    バーストデリミタ
９０３    ペイロード
１０００−１、１０００−２、１０００−３、１０００−４、１０００−５、１０００−６、１０００−７、６０００    バースト光信号処理装置
１００１    バースト光信号受信装置
１００２    ２Ｒ−Ｒｘ
１００３    ＣＤＲ
１００４    ＡＣ結合
１００５    光ファイバ
１１０１    光バースト信号波形
１１０２    ２Ｒ−Ｒｘ出力波形
１１０３    ＣＤＲ入力波形
Ｓ０１−１、Ｓ６１    バースト電気信号
Ｓ０２−１    第１のダミー信号
Ｓ０２−２    第２のダミー信号
Ｓ０２−３    遅延ｔ２を与えた第１のダミー信号
Ｓ０３、Ｓ６２    スクランブル信号
Ｓ０３−２    分岐したスクランブル信号
Ｓ０３−３    遅延ｔ１を与えたスクランブル信号
Ｓ０４−１、Ｓ６３    クロック信号
Ｓ０４−２    分周クロック信号
Ｓ０５    ＦＦ１  ２０１出力信号
Ｓ０６    ＸＯＲ３  ２０２出力信号
Ｓ０７    減算器  ２０４出力信号
Ｓ０８    ＦＦ２  ２０６出力信号
Ｓ０９    ＦＦ３  ３０３出力信号
Ｓ１０    ＦＦ４  ３０４出力信号
Ｓ１１    ＦＦ５  ３０５出力信号
Ｓ１２    ＦＦ６  ４０１出力信号
Ｓ１３    ＦＦ７  ４０３出力信号
Ｓ１４    ＦＦ８  ４０５出力信号
Ｓ１５    判定／制御回路４０８出力信号
Ｓ６４    第１の電気パルス信号
Ｓ６５    第２の電気パルス信号
【図１】
0005633189.tif 000002
【図２】
0005633189.tif 000003
【図３】
0005633189.tif 000004
【図４】
0005633189.tif 000005
【図５】
0005633189.tif 000006
【図６】
0005633189.tif 000007
【図７】
0005633189.tif 000008
【図８】
0005633189.tif 000009
【図９】
0005633189.tif 000010
【図１０】
0005633189.tif 000011
【図１１】
0005633189.tif 000012
【図１２】
0005633189.tif 000013
【図１３】
0005633189.tif 000014
【図１４】
0005633189.tif 000015
【図１５】
0005633189.tif 000016
【図１６】
0005633189.tif 000017
【図１７】
0005633189.tif 000018
【図１８】
0005633189.tif 000019
【図１９】
0005633189.tif 000020
【図２０】
0005633189.tif 000021
【図２１】
0005633189.tif 000022
【図２２】
0005633189.tif 000023
【図２３】
0005633189.tif 000024
【図２４】
0005633189.tif 000025
【図２５】
0005633189.tif 000026
【図２６】
0005633189.tif 000027
【図２７】
0005633189.tif 000028
【図２８】
0005633189.tif 000029
【図２９】
0005633189.tif 000030