(57)【特許請求の範囲】
【請求項１】
第１ゲートを有し前記第１ゲートからの信号でオンオフが制御される第１素子部と、第２ゲートを有し前記第２ゲートからの信号でオンオフが制御される第２素子部と、を有する半導体素子と、
前記第１ゲート及び前記第２ゲートに接続され、前記半導体素子をターンオンするときは前記第１素子部と前記第２素子部を同時にターンオンし、前記半導体素子をターンオフするときは前記第２素子部を前記第１素子部よりも遅延してターンオフするように前記第１ゲートと前記第２ゲートに信号を伝送する信号伝送手段と、を備え、
前記第２素子部は前記第１素子部を囲むように形成されたことを特徴とする半導体装置。
【請求項２】
前記第２素子部は前記第１素子部よりも大面積であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２素子部は前記第１素子部よりも高速でスイッチングするように構成されたことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記半導体素子はコレクタ層からドリフト層にキャリアを注入する伝導度変調型の半導体素子であり、
前記第１素子部に形成された第１コレクタ層と、
前記第２素子部に形成された第２コレクタ層と、を備え、
前記第２コレクタ層の不純物濃度は前記第１コレクタ層の不純物濃度より低いことを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第２素子部には、前記第１素子部よりも高密度でキャリアのライフタイムキラーが形成されたことを特徴とする請求項３に記載の半導体装置。
【請求項６】
前記半導体素子に形成されたセンスパッドを備えたことを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。
【請求項７】
前記半導体素子はワイドバンドギャップ半導体によって形成されたことを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置。
【請求項８】
前記ワイドバンドギャップ半導体は、炭化珪素、窒化ガリウム系材料又はダイアモンドであることを特徴とする請求項７に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば電力制御などに用いられる半導体装置及び半導体素子に関する。
【背景技術】
【０００２】
特許文献１には、ゲート電圧の有無によってスイッチングする半導体素子を含む半導体装置が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平０４−２８０４７５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
半導体素子がスイッチングするとスイッチング損失が生じる。スイッチング損失を低減するためには、ターンオン損失とターンオフ損失を低減する必要がある。しかしながら、ターンオン損失とターンオフ損失はトレードオフの関係にあるため、スイッチング損失を低減できない。
【０００５】
本発明は、上述のような課題を解決するためになされたもので、スイッチング損失を低減できる半導体装置及び半導体素子を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明に係る半導体装置は、第１ゲートを有し該第１ゲートからの信号でオンオフが制御される第１素子部と、第２ゲートを有し該第２ゲートからの信号でオンオフが制御される第２素子部と、を有する半導体素子と、該第１ゲート及び該第２ゲートに接続され、該半導体素子をターンオンするときは該第１素子部と該第２素子部を同時にターンオンし、該半導体素子をターンオフするときは該第２素子部を該第１素子部よりも遅延してターンオフするように該第１ゲートと該第２ゲートに信号を伝送する信号伝送手段と、を備え、該第２素子部は該第１素子部を囲むように形成されたことを特徴とする。
【発明の効果】
【０００９】
本発明によれば、複数の素子部を順次ターンオフするため、半導体装置のスイッチング損失を低減できる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施の形態１に係る半導体装置を示す回路図である。
【図２】本発明の実施の形態１に係る半導体装置の半導体素子を示す図である。
【図３】図２の破線部における断面図である。
【図４】本発明の実施の形態１に係る半導体装置の動作を示すタイミングチャートである。
【図５】ターンオン損失を示す図である。
【図６】ターンオフ損失を示す図である。
【図７】ターンオフ損失と素子部の面積の関係を示す図である。
【図８】本発明の実施の形態１に係る半導体装置の変形例を示す図である。
【図９】本発明の実施の形態２に係る半導体装置の半導体素子を示す図である。
【図１０】本発明の実施の形態３に係る半導体装置の半導体素子を示す図である。
【図１１】図１０の破線部における温度分布を示す図である。
【図１２】本発明の実施の形態３に係る半導体素子の変形例を示す図である。
【図１３】本発明の実施の形態３に係る半導体素子の変形例を示す図である。
【図１４】本発明の実施の形態４に係る半導体素子の断面図である。
【図１５】第１素子部と第２素子部の仕様の違いを示す図である。
【図１６】第１素子部と第２素子部のターンオフ損失などをシミュレーションした結果を示す図である。
【図１７】キャリアのライフタイム制御のためにｎ−層にライフタイムキラーを形成したことを示す図である。
【図１８】本発明の実施の形態５に係る半導体素子の断面図である。
【図１９】本発明の実施の形態５に係る半導体素子の変形例を示す図である。
【図２０】本発明の実施の形態６に係る半導体素子の断面図である。
【発明を実施するための形態】
【００１１】
実施の形態１．
図１は、本発明の実施の形態１に係る半導体装置を示す回路図である。本発明の実施の形態１に係る半導体装置は、第１素子部１０と第２素子部１２を備えている。第１素子部１０と第２素子部１２で１つの半導体素子を形成している。第１素子部１０のゲート（第１ゲートと称する）と第２素子部１２のゲート（第２ゲートと称する）は、信号伝送手段１４に接続されている。信号伝送手段１４は、第１ゲートと第２ゲートに個別に信号を供給する部分である。
【００１２】
信号伝送手段１４は駆動信号（Ｄｒｉｖｅ  Ｓｉｇｎａｌ）を受けるＩＣ１６を備えている。ＩＣ１６は駆動信号に応じて出力１と出力２から信号を出力する。出力１からの信号は、スイッチＱ１とＱ２をオンさせて、第１素子部１０と第２素子部１２をターンオンする。出力２からの信号は、スイッチＱ３とＱ４をオンさせて、第１素子部１０と第２素子部１２をターンオフする。
【００１３】
図２は、本発明の実施の形態１に係る半導体装置の半導体素子を示す図である。第１素子部１０と第２素子部１２が１チップに形成されて１つの半導体素子２０となっている。第１素子部１０と第２素子部１２の素子面積は等しい。第１素子部１０は、第１ゲート（Ｇ１）からの信号でオンオフが制御される。第２素子部１２は、第２ゲート（Ｇ２）からの信号でオンオフが制御される。すなわち、第１素子部１０と第２素子部１２は、異なる信号で制御される。
【００１４】
図３は、図２の破線部における断面図である。ゲートなどの最表面の構造は簡略化している。半導体素子２０はＩＧＢＴで形成されている。半導体素子２０は、ｎ−層（ドリフト層）３０を備えている。ｎ−層３０の表面にはベース層３２とチャネル層３４がこの順に形成されている。第１素子部１０にはベース層３２とチャネル層３４を貫くようにゲート３６ａが形成されている。ポリシリコンゲート３６ａは第１ゲート（Ｇ１）と接続されている。第２素子部１２にはベース層３２とチャネル層３４を貫くようにポリシリコンゲート３６ｂが形成されている。ポリシリコンゲート３６ｂは第２ゲート（Ｇ２）に接続されている。ｎ−層３０の裏面にはバッファ層３８とコレクタ層４０がこの順に形成されている。
【００１５】
次に、本発明の実施の形態１に係る半導体装置の動作について説明する。図４は、本発明の実施の形態１に係る半導体装置の動作を示すタイミングチャートである。時刻ｔ１は、半導体素子２０をターンオンする時刻である。時刻ｔ１では、外部からＩＣ１６へ駆動信号（ＤＳ）が伝送される。ＩＣ１６は出力１から信号を出して第１ゲート（Ｇ１）と第２ゲート（Ｇ２）の信号を同時にＨＩＧＨとする。これにより第１素子部１０と第２素子部１２を同時にターンオンする。
【００１６】
時刻ｔ２は第１素子部１０をターンオフする時刻である。時刻ｔ２では、外部からＩＣ１６への駆動信号（ＤＳ）が遮断される。そして、ＩＣ１６の出力２が信号を出して第１ゲート（Ｇ１）の信号をＬＯＷとする。これにより第１素子部１０がターンオフする。
【００１７】
時刻ｔ２から時刻ｔ３までは、出力１と出力２の両方から信号が出力される期間である。この期間は、出力２からの信号が遅延回路ＤＬＹ２により遅延されスイッチＱ４はオフ状態となる。従ってこの期間中、第２素子部１２はオン状態を維持する。
【００１８】
時刻ｔ３は第２素子部１２をターンオフする時刻である。時刻ｔ３では、出力１からの信号が遮断される。そして、出力２からの信号が第２素子部１２をターンオフする。時刻ｔ３にて第１素子部１０と第２素子部１２がともにターンオフされ、半導体素子２０のターンオフを完了する。
【００１９】
このように、半導体素子２０をターンオンするときは第１素子部１０と第２素子部１２を同時にターンオンする。一方、半導体素子２０をターンオフするときは第２素子部１２を第１素子部１０よりも遅延してターンオフする。
【００２０】
本発明の実施の形態１に係る半導体装置は、ターンオン時及びターンオフ時のスイッチング損失を低減したものである。まず、ターンオン時のスイッチング損失（ターンオン損失と称する）について説明する。図５は、ターンオン損失を示す図である。図５において、２Ｐ同時ターンオンとは、第１素子部１０と第２素子部１２を同時にターンオンすることである。２Ｐ時差ターンオンとは第１素子部１０と第２素子部１２の何れか一方を他方に対して遅延させてターンオンするものである。
【００２１】
図５から、ターンオン損失を低減できるのは、２Ｐ同時ターンオンの場合であることが分かる。すなわち、大面積の素子部で半導体素子をターンオンするとターンオン損失を低減できる。本発明の実施の形態１に係る半導体装置によれば、第１素子部１０と第２素子部１２を同時にターンオンするので、ターンオン損失を低減できる。
【００２２】
次いで、ターンオフ時のスイッチング損失（ターンオフ損失と称する）について説明する。図６は、ターンオフ損失を示す図である。図６において、２Ｐ同時ターンオフとは、第１素子部１０と第２素子部１２を同時にターンオフすることである。２Ｐ時差ターンオフとは第２素子部１２を第１素子部１０よりも遅延させてターンオフするものである。
【００２３】
図６から、ターンオフ損失を低減できるのは、２Ｐ時差ターンオフの場合であることが分かる。２Ｐ時差ターンオフは、実質的には第２素子部１２のみでターンオフ動作することとなり、第１第２素子部両方でターンオフするときよりは素子面積は小面積となる。つまり、ターンオフ時の素子部の面積を小さくするほど、ターンオフ損失を低減できる。本発明の実施の形態１に係る半導体装置によれば、第２素子部１２を第１素子部１０よりも遅延してターンオフするので、ターンオフ損失を低減できる。
【００２４】
図７は、ターンオフ損失と素子部の面積の関係を示す図である。素子Ａ、素子Ｂ、及び素子Ｃの３つの素子を用いてターンオフ損失を測定した。素子Ａの面積を１００とすると、素子Ｂの面積は６６．７であり、素子Ｃの面積は３３．３である。図７から、素子面積が小さい程、ターンオフ損失（ＥＯＦＦ）を低減できることが分かる。この結果からも、素子面積の小さい半導体素子ほどターンオフ損失を低減できることが分かる。
【００２５】
本発明の実施の形態１に係る半導体装置によれば、ターンオン損失とターンオフ損失の双方を低減できるので、半導体装置のスイッチング損失を低減できる。
【００２６】
本発明の実施の形態１に係る半導体装置は、様々な変形が可能である。半導体素子２０は第１素子部１０と第２素子部１２の２つの素子部に分割したが、これをそれぞれが個別にゲートが形成された３以上の複数の素子部に分割してもよい。この場合、半導体素子をターンオンするときはすべての素子部を同時にターンオンし、半導体素子をターンオフするときは各素子部を順次ターンオフする。
【００２７】
図８は、本発明の実施の形態１に係る半導体装置の変形例を示す図である。図８には第１素子部１０にセンスパッド１０ａが形成された半導体素子６０が示されている。センスパッド１０ａを設けることにより、半導体素子のターンオン時の短絡有無を検査し、過電流保護などができる。
【００２８】
実施の形態２．
図９は、本発明の実施の形態２に係る半導体装置の半導体素子を示す図である。半導体素子７０は第１素子部７２と第２素子部７４を有している。第２素子部７４は第１素子部７２よりも大面積となるように形成されている。半導体装置のうち図９に示さない部分、及び半導体装置の動作については実施の形態１と同様である。
【００２９】
実施の形態１に係る半導体素子では、ターンオフ時に第２素子部の電流密度が上昇し第２素子部が劣化することがあった。ところが、本発明の実施の形態２に係る半導体素子によれば、第２素子部７４が比較的大面積となっているためターンオフ時の電流密度を低減できる。よって第２素子部７４の劣化を防止できる。また、実施の形態１と同様にスイッチング損失を低減できる。なお、本発明の実施の形態２に係る半導体素子は、少なくとも実施の形態１と同程度の変形は可能である。
【００３０】
実施の形態３．
図１０は、本発明の実施の形態３に係る半導体装置の半導体素子を示す図である。半導体素子８０は第１素子部８２と第２素子部８４を有している。第２素子部８４は第１素子部８２を囲むように形成されている。第１素子部８２の面積と第２素子部８４の面積は等しい。半導体装置のうち図１０に示さない部分、及び半導体装置の動作については実施の形態１と同様である。
【００３１】
ターンオフ損失により半導体素子は発熱する。半導体素子の中央部は、放熱が難しく高温になりやすい。一方、半導体素子の外周部は、半導体素子の周囲に放熱できるので高温になりにくい。よって、半導体素子の中央部が高温になって半導体素子を劣化させることがあった。
【００３２】
ところが、本発明の実施の形態３に係る半導体素子では、半導体素子８０の中央部の第１素子部８２が第２素子部８４よりも先にターンオフするので、第１素子部８２の発熱量は第２素子部８４の発熱量より少ない。よって、半導体素子８０の中央部が高温になることを防止できる。
【００３３】
図１１は、図１０の破線部における温度分布を示す図である。実線は第１素子部８２を先にターンオフし、その後に第２素子部８４をターンオフした場合の温度分布を示す。破線は第１素子部８２と第２素子部８４を同時にターンオフした場合の温度分布を示す。図１１より、半導体素子８０の中央部（Ｐ２）の第１素子部８２を先にターンオフすると半導体素子８０の中央部（Ｐ２）の温度を低減できることが分かる。
【００３４】
図１２は、本発明の実施の形態３に係る半導体素子の変形例を示す図である。半導体素子９０の中央部には第１素子部９２が形成されている。半導体素子９０の外周部には第２素子部９４が形成されている。第２素子部９４の面積は第１素子部９２の面積よりも大面積となっている。これにより、第１素子部９２の発熱量をさらに低減し、半導体素子９０の中央部の温度を低減できる。また、第２素子部９４が大面積であるので、第２素子部９４の温度も低減できる。
【００３５】
図１３は、本発明の実施の形態３に係る半導体素子の変形例を示す図である。第１素子部８２にはセンスパッド８２ａが形成されている。センスパッド８２ａを設けることにより、半導体素子のターンオン時の短絡有無を検査し、過電流保護などができる。なお、本発明の実施の形態３に係る半導体素子は、少なくとも実施の形態１と同程度の変形は可能である。
【００３６】
実施の形態４．
本発明の実施の形態４に係る半導体素子は第１素子部と第２素子部でスイッチング速度を変化させたことを特徴とする。図１４は、本発明の実施の形態４に係る半導体素子の断面図である。半導体素子は、コレクタ層４０ａ及び４０ｂからドリフト層３０へキャリアを注入する伝導度変調型の半導体素子である。図１４に示す断面図と図３に示す断面図との相違点はコレクタ層である。なお、半導体装置のうち図１４に示さない部分、及び半導体装置の動作については実施の形態１と同様である。
【００３７】
第１素子部１０は、第１コレクタ層４０ａの不純物濃度を高めて低速仕様となるように形成されている。低速仕様とは、定常損失ＥＶｃｅが低くターンオフ損失Ｅｏｆｆが高い仕様である。他方、第２素子部１２は第２コレクタ層４０ｂの不純物濃度を第１コレクタ層４０ａより減らして高速仕様となるように形成されている。高速仕様とは、定常損失ＥＶｃｅが高く、ターンオフ損失が低い仕様である。
【００３８】
図１５は、第１素子部１０と第２素子部１２の仕様の違いを示す図である。第１素子部１０は低速仕様であり、第２素子部１２は高速仕様である。第２素子部１２は第１素子部１０よりも高速でスイッチングするので、ターンオフ損失（Ｅｏｆｆ）が低くなる。
【００３９】
ところで、半導体装置のターンオフ損失の大部分を占めるのは、第１素子部１０よりも遅れてターンオフする第２素子部１２である。図１６は、第１素子部と第２素子部のターンオフ損失（Ｅｏｆｆ）などをシミュレーションした結果を示す図である。図１６の破線は第１素子部１０の波形であり、実線は第２素子部１２の波形である。Ｅｏｆｆ波形から、半導体装置のターンオフ損失はほとんど第２素子部１２で生じていることが分かる。これは第１素子部１０を先にターンオフすることにより、第１素子部１０と第２素子部１２に分担されていた電流が第２素子部１２に集中するためである。
【００４０】
本発明の実施の形態４に係る半導体装置によれば、ターンオフ損失の大部分を占める第２素子部１２が高速仕様で形成されているので、第２素子部１２のターンオフ損失は低減できる。よって、半導体装置全体のスイッチング損失を低減できる。
【００４１】
本発明の実施の形態４に係る半導体素子では、第２コレクタ層４０ｂの不純物濃度を第１コレクタ層４０ａの不純物濃度より低くした。しかしながら、他の方法で低速仕様の素子部と高速仕様の素子部を形成してもよい。例えば、ゲートの間隔、チャネル長、バッファ層の厚みや濃度、又はコレクタ層の厚さを変更することにより低速仕様の素子部と高速仕様の素子部を形成することができる。
【００４２】
図１７は、キャリアのライフタイム制御のためにｎ−層にライフタイムキラーを形成したことを示す図である。第２素子部１２のｎ−層３０ｂには、ライフタイムキラー１１０が形成されている。ライフタイムキラー１１０は、ＡｕやＰｔの導入、又は電子線照射により形成される。
【００４３】
ライフタイムキラー１１０により第２素子部１２は第１素子部１０よりも少数キャリアのライフタイムが短くなる。従って第２素子部１２を第１素子部１０よりも高速仕様とすることができる。
【００４４】
なお、第２素子部１２のライフタイムキラーよりも低密度であれば、第１素子部１０のｎ−層３０ａにもライフタイムキラーを形成しても良い。すなわち、第２素子部１２には、第１素子部１０よりも高密度でキャリアのライフタイムキラーが形成されていれば本発明の効果を得ることができる。また、本発明の実施の形態４に係る半導体素子は、少なくとも実施の形態１と同程度の変形は可能である。
【００４５】
実施の形態５．
本発明の実施の形態５に係る半導体素子は第１素子部と第２素子部の閾値電圧が異なることを特徴とする。図１８は、本発明の実施の形態５に係る半導体素子の断面図である。ゲートＧ１及びＧ２には同一の信号が伝送される。
【００４６】
第１素子部１０は第１の閾値電圧となるように形成されている。また、第２素子部１２は第１の閾値電圧より高い第２の閾値電圧を有するように形成されている。閾値電圧の差は、チャネル層３４ａの不純物濃度をチャネル層３４ｂの不純物濃度よりも低くすることにより生じさせている。
【００４７】
本発明の実施の形態５に係る半導体素子によれば、第１ゲート（Ｇ１）と第２ゲート（Ｇ２）に対して同一の信号を用いつつ、第２素子部１２を第１素子部１０に対して遅延して駆動させることができる。すなわち、第２素子部１２を第１素子部１０に対して遅延させてターンオフさせることができる。よって、スイッチング損失を低減できる。また、第１素子部１０と第２素子部１２に同一の信号を用いることができるので信号伝送手段の構成を簡素化できる。
【００４８】
本発明の実施の形態５に係る半導体素子では、チャネル層の不純物濃度を調整したが本発明はこれに限定されない。ゲートに信号が伝送されてオンオフの制御を行う第１素子部と、当該信号と同一の信号によりオンオフの制御を行い、第１素子部に対して遅延して動作するように構成された第２素子部と、を備える限りにおいて本発明の効果を得ることができる。
【００４９】
図１９は、本発明の実施の形態５に係る半導体素子の変形例を示す図である。第１素子部１０のゲート酸化膜３９ａは第２素子部１２のゲート酸化膜３９ｂよりも薄く形成されている。よって、第２素子部１２を第１素子部１０に対して遅延してターンオフさせることができる。
【００５０】
実施の形態６．
本発明の実施の形態６に係る半導体素子は、第１素子部と第２素子部のＣＲ時定数が異なることを特徴とする。図２０は、本発明の実施の形態６に係る半導体素子の断面図である。第１ゲート（Ｇ１）及び第２ゲート（Ｇ２）には同一の信号が伝送される。
【００５１】
ポリシリコンゲート３６ａとポリシリコンゲート３６ｂは異なる材料で形成されている。そのため、第１素子部１０よりも第２素子部１２の方がゲート抵抗が高くなっている。さらに、第１素子部１０のベース層３２ａの不純物量は、第２素子部１２のベース層３２ｂの不純物量よりも少ない。また、チャネル層３４ａの不純物量は、チャネル層３４ｂの不純物量よりも少ない。そのため、第１素子部１０よりも第２素子部１２の方が内部容量が高くなっている。
【００５２】
従って、第１素子部１０は第１のＣＲ時定数を有し、第２素子部１２は第１のＣＲ時定数より大きい第２のＣＲ時定数を有する。
【００５３】
これにより、第２素子部１２を第１素子部１０に対して遅延してスイッチングさせることができる。第２素子部１２を第１素子部よりも遅延させてターンオフできるので、半導体素子のスイッチング損失を低減できる。また、第１素子部１０と第２素子部１２に同一の信号を用いることができるので信号伝送手段の構成を簡素化できる。
【００５４】
ここまでのすべての実施の形態において、半導体素子は少数キャリア（バイポーラ）デバイスであるＩＧＢＴとした。しかしながら、半導体素子としてＭＯＳＦＥＴのような多数キャリア（ユニポーラ）デバイスを用いてもよい。多数キャリアデバイスはスイッチング速度が速いため，少数キャリアデバイスよりもスイッチング損失の低減が期待できる。
【００５５】
半導体素子は珪素によって形成してもよいが、珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体によって形成してもよい。ワイドバンドギャップ半導体としては、例えば、炭化珪素、窒化ガリウム系材料又はダイアモンドがある。
【符号の説明】
【００５６】
１０  第１素子部、  １０ａ  センスパッド、  １２  第２素子部、  １４  信号伝送手段、  １６  ＩＣ，  ２０  半導体素子、  Ｇ１  第１ゲート、  Ｇ２  第２ゲート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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