(57)【特許請求の範囲】
【請求項１】
フルブリッジコンバータにおける２次側の同期整流制御装置において、
前記フルブリッジコンバータに設けられたトランスの２次側巻線を略中点で分割して第１と第２の巻線とし、該第１と第２の巻線が互いに対称となるようにして、該第１と第２の巻線の端部から第１と第２の巻線電圧を検出する巻線電圧検出手段と、
該巻線電圧検出手段が前記第１の巻線電圧の立ち下りエッジを検出すると所定のコンデンサに対する一定電流による充電を開始するとともに前記充電の開始から所定の遅延時間後に同期整流スイッチをオン状態にするスイッチオン制御手段と、
前記巻線電圧検出手段が前記第２の巻線電圧の立ち上りエッジを検出すると前記コンデンサの電圧を保持する電圧保持手段と、
前記巻線電圧検出手段が前記第２の巻線電圧の立ち下がりエッジを検出すると前記コンデンサに蓄積された電荷の一定電流による放電を開始し、該放電により前記コンデンサの電圧がオフタイミングを決定する電圧閾値と等しくなったら前記同期整流スイッチをオフ状態にするスイッチオフ制御手段と、
を有することを特徴とする同期整流制御装置。
【請求項２】
前記スイッチオフ制御手段は、制御遅れやスイッチのスイッチングに要する時間を加味して、あらかじめ推定されたオフ時間より早くオフできるように前記オフタイミングを決定する電圧閾値に任意の値を設定することを特徴とする請求項１に記載の同期整流制御装置。
【請求項３】
前記巻線電圧検出手段により検出される、前記第１の巻線電圧の立ち下り又は前記第２の巻線電圧の立ち下りエッジを基点に一定期間のディレイを設定するディレイ設定手段と、該設定した前記ディレイの期間内に前記立ち下りエッジを検出したら、前記ディレイを再設定するディレイリセット手段と、をさらに有することを特徴とする請求項１に記載の同期整流制御装置。
【請求項４】
前記ディレイ設定手段をリセット機能付き時定数回路で構成したことを特徴とする請求項３に記載の同期整流制御装置。
【請求項５】
前記ディレイ設定手段をリセット機能付きシフトレジスタ又は所定数の入力パルスをカウントすると出力を反転するリセット機能付きカウンタで構成したことを特徴とする請求項３に記載の同期整流制御装置。
【請求項６】
フルブリッジコンバータの２次側の同期整流制御装置における同期制御方法であって、
前記フルブリッジコンバータに設けられたトランスの２次側巻線を略中点で分割して第１と第２の巻線とし、該第１と第２の巻線が互いに対称となるようにして、該第１の巻線の端部から第１の巻線電圧を検出する過程と、
前記第１の巻線電圧の立ち下りエッジを検出すると所定のコンデンサに対する一定電流による充電を開始する過程と、
前記充電の開始から任意の遅延時間後に同期整流スイッチをオン状態にする過程と、
前記第２の巻線の端部から第２の巻線電圧を検出する過程と、
前記第２の巻線電圧の立ち上りエッジを検出すると前記コンデンサの電圧を保持する過程と、
前記第２の巻線電圧の立ち下がりエッジを検出すると前記コンデンサに蓄積された電荷の一定電流による放電を開始し、該放電により前記コンデンサの電圧がオフタイミングを決定する電圧閾値と等しくなったら前記同期整流スイッチをオフ状態にする過程と、
を含むことを特徴とする同期整流制御方法。
【請求項７】
トランスにより１次側と２次側が絶縁される構成の絶縁型スイッチング電源において、２次側に、前記トランスの２次側巻線を略中点で分割して第１と第２の巻線とし、該第１と第２の巻線が互いに対称となるようにして、該第１と第２の巻線の端部から第１と第２の巻線電圧を検出する巻線電圧検出手段と、
該巻線電圧検出手段が前記第１の巻線電圧の立ち下りエッジを検出すると所定のコンデンサに対する一定電流による充電を開始するとともに前記充電の開始から所定の遅延時間後に同期整流スイッチをオン状態にするスイッチオン制御手段と、
前記巻線電圧検出手段が前記第２の巻線電圧の立ち上りエッジを検出すると前記コンデンサの電圧を保持する電圧保持手段と、
前記巻線電圧検出手段が前記第２の巻線電圧の立ち下がりエッジを検出すると前記コンデンサに蓄積された電荷の一定電流による放電を開始し、該放電により前記コンデンサの電圧がオフタイミングを決定する電圧閾値と等しくなったら前記同期整流スイッチをオフ状態にするスイッチオフ制御手段と、
を有する同期整流制御装置を備えることを特徴とする絶縁型スイッチング電源。
【請求項８】
前記絶縁型スイッチング電源が、２次側がセンタタップ構成の電流共振コンバータであることを特徴とする請求項７に記載の絶縁型スイッチング電源。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、１次側回路のスイッチング素子をオン/オフ制御し、２次側で同期整流を実施して所定の定電圧直流出力を得る絶縁型スイッチング電源における同期整流制御装置及び制御方法に関する。
【背景技術】
【０００２】
絶縁型のスイッチング電源としては、一般に、入力（１次側）と出力（２次側）がトランスにより絶縁され、１次側に設けられたスイッチング素子をオン/オフしながら、トランスを介して２次側へエネルギーを伝達し、２次側に設けられた整流回路で定電圧直流出力を得るコンバータが知られている。
【０００３】
このような絶縁型のコンバータを構成する場合に、従来からフルブリッジコンバータと呼ばれる方式が知られている。該フルブリッジコンバータは、図８Ａに例示するように、４個のスイッチング素子（トランジスタ(通常、ＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)で構成される)Ｔr1〜Ｔr4でフルブリッジ回路を構成している。古典的なＰＷＭ制御では、トランジスタＴr1とＴr4（正出力）を同時に、および、トランジスタＴr2とＴr3（負出力）を同時にＯＮさせ、そしてこれらトランジスタＴr1〜Ｔr4のＯＮ期間と当該ＯＮ期間およびＯＦＦ期間の合計時間との比率である時比率（デューティ比）を変化させて出力電圧を制御するのであるが、フルブリッジ回路に接続される負荷の両端がハイインピーダンス状態になることがあり、負荷にインダクタンス要素が含まれる場合は問題を生じてしまう。このため、フェーズ（位相）シフト方式（下記非特許文献１、特許文献２，３参照）が採用される場合が多い。
【０００４】
そしてフェーズシフト・フルブリッジコンバータは、様々なコンバート方式の中で大きな出力電力を取得できる方式として注目され、現在では盛んに用いられている。フェーズシフト・フルブリッジコンバータは、Ｔr1とＴr2、およびＴr3とＴr4の２つのハーフブリッジの時比率を５０％に固定し、２つのハーフブリッジのオンオフ動作の位相（フェーズ）をシフトさせ、そのシフト量を調整することにより所定の出力を得るようにしたものである。この場合、このシフト量により「フルブリッジ回路に接続される負荷の両端に、入力電圧に相当する電圧が印加される期間」と当該期間および「両端電圧が等しくなる期間」の合計時間との比率であるフルブリッジコンバータの時比率を変化させている。
【０００５】
図８Ａは、従来から知られているフェーズシフト・フルブリッジコンバータの構成を示す図である。図８Ａにおいてフルブリッジ回路を構成する４個のスイッチング素子は、上述したようにＭＯＳＦＥＴから成るトランジスタＴr1(101)〜Ｔr4(104)で構成される。そしてこれらのトランジスタＴr1(101)〜Ｔr4(10４)について、２つのハーブブリッジ回路Ｔr1，Ｔr2およびＴr3，Ｔr4の時比率を５０％に固定しつつ、２つのハーフブリッジのオンオフ動作の位相（フェーズ）をシフトさせるように、各トランジスタのゲートにフェーズシフト制御ＩＣ(150)から制御信号をパルストランス111，112を介して印加している。そして、トランジスタＴr1(101)のソースとＴr2(102)のドレインを結ぶ交点113からソフトスイッチング用インダクタＬz(105)を経てトランス120の１次巻線にパルス状電圧を出力し、またトランジスタＴr3(103)のソースとＴr4(104)のドレインを結ぶ交点114からキャパシタ106を経てトランス120の１次巻線に同じくパルス状電圧を出力し、トランス120の２次巻線を経て２次側に設けられた平滑用リアクトル131，平滑用キャパシタ132にエネルギーを伝達するように制御する。なお、トランス120の２次巻線は対向する２つの巻線となるよう分けられ、該対向する２つの巻線の異なる巻線端に整流ダイオード141，142を接続する。またフェーズシフト制御ＩＣ(150)は市販されているものが使用されるためこ
こではその内容に立ち入らないことにする。
【０００６】
図８Ａは整流ダイオード141，142により２次巻線の出力を整流して所定の定電圧直流出力を得るものであるが、図８Ｂに同期整流方式を適用したフェーズシフト・フルブリッジコンバータを示す。図８Ｂでは、整流ダイオード141，142に代えてたとえばＭＯＳＦＥＴなどのスイッチ素子161，162を用いていて、１次側回路に設けたタイミング検出手段（図示せず）からの信号によって同期整流制御回路160がスイッチ素子161，162を従来のダイオード導通時間に相当したタイミングでオンするようにしている。このような構成の同期整流方式を採用することで、電力変換効率の向上を図っている。
【０００７】
電力変換効率を向上させるために図８Ｂに示すような同期整流方式を適用したコンバータの場合には、スイッチ素子161，162を構成するＭＯＳＦＥＴに並列に接続されたダイオードの順方向に流れる電流をできるだけスイッチ素子本体であるＭＯＳＦＥＴに流すように同期整流制御回路160で制御することが重要であり、また同時にスイッチ素子161，162に付随するダイオードの順方向に対して逆方向に電流が流れるのを阻止しなければならず、同期整流制御回路160によって同期整流トランジスタであるＭＯＳＦＥＴをオン/オフするタイミングが非常に重要となる。
【０００８】
ところで、従来、２次側同期整流を採る方式として、以下のような方式が知られている。図９は、抵抗171，172を介して得られる２次側における対向巻線電圧を直接２次側同期整流スイッチ161，162のゲート信号に利用する例（以下、従来方式（１）と呼ぶ）を示すものである。この従来方式（１）を用いた従来例としては、例えば特許文献１の図１に示されるものが知られている。すなわち、特許文献１の図１において、同期整流トランジスタＱ１とＱ２はＭＯＳＦＥＴで、Ｑ１とＱ２間に逆並列ダイオードを含み、さらに同期整流トランジスタＱ１とＱ２は変圧器ＸＦＲＭＲの二次側巻線に結合されており、二次側巻線が出力部を構成するＬＣ回路を駆動するように構成されている。この場合、同期整流トランジスタＱ１とＱ２は、いわゆるクロス結合スイッチ状に（即ちゲートがＸＦＲＭＲ二次側巻線の反対側に）接続される。
【０００９】
また図１０は、図９とは別の２次側同期整流を採る方式（以下、従来方式（２）と呼ぶ）の例であり、フェーズシフト制御ＩＣ(150)による１次側スイッチ制御と同じタイミング信号をドライバ181，182経由で２次側同期整流スイッチ161，162のゲートに直接伝達するものである。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特許第４０９４７２７号公報（図１）
【特許文献２】特開２００５−３４８５６７号公報
【特許文献３】特開２００８−１１３４７３号公報
【非特許文献１】稲葉保「フェーズシフトＰＷＭ方式ＺＶＳ可変電源の製作」雑誌 トランジスタ技術,ＣＱ出版社 ，Vol．41，No.６,pp.228-236，2004年6月1日発行
【発明の概要】
【発明が解決しようとする課題】
【００１１】
上述した図９及び図１０に示した２次側同期整流を採る従来のフルブリッジコンバータにフェーズシフト方式を適用した場合には、次のような課題がある。すなわち図１１Ａは、図９に示した２次側同期整流を採る第１の従来方式のフェーズシフト・フルブリッジコンバータの動作波形図に同期整流可能な範囲を示した図である。図中、ＶNP、ＶDS2、ＶDS1、ＩNS1は、図８Ｂに同じ符号で示した電圧または電流の波形を示すものである。また、図１１Ｂは、図１０に示した２次側同期整流を採る第２の従来方式のフェーズシフト・
フルブリッジコンバータの動作波形図に同期整流可能な範囲を示した図である。図中、ＶNP、ＶDS2、ＶDS1、ＩNS1は、図１１Ａと同様、図８Ｂに同じ符号で示した電圧または電流の波形を示すものである。なお、図１１Ａおよび図１１Ｂでは、２つある２次側巻線の一方における動作状態のみを示しているが、他方の２次側巻線についても同様であるため図示を省略している。
【００１２】
図１１Ａに示されるように図９に示した２次側同期整流を採る第１の従来方式では、電流が流れている期間の多くを２次側同期整流スイッチ本体であるＭＯＳＦＥＴに流すことができずに損出が大きくなる（理想的な同期整流範囲に比してかなり同期整流範囲が狭い）という課題がある。
【００１３】
また図１１Ｂに示されるように図１０に示した２次側同期整流を採る第２の従来方式では、ＺＶＳ（Zero Voltage Switching）用インダクタＬz（105）のインダクタンスや寄生インダクタンス（図示せず）の影響による残留電流（図１１Ｂ中の期間tdに流れる電流ＩNS1）を２次側同期整流スイッチ161に流すことができず、損出が大きくなる（理想的な同期整流範囲に比して同期整流範囲が狭い）。すなわち、電流ＩNS1，ＩNS2の流れ方が完全に排他的（一方に電流が流れているとき、他方の電流がゼロとなる）となっているわけではなく、１次巻線に印加される電圧(VNP)の向きが逆転すると（ゼロだったVNPが立ち上がるもしくは立ち下がると）、それまで電流を主に流していた側の２次巻線の電流が瞬間的にゼロになるのではなく、期間tdの間で急速に減衰し、この減衰分に相当する電流が反対側の２次巻線に流れてその電流が急激に増加するのであるが、電流を主に流していた側の２次巻線の電流が減衰する期間tdの間に、その電流を２次側同期整流スイッチに流すことができないのである。
【００１４】
また、１次側回路と２次側回路間に信号を伝達する手段（ドライバ181，182など）が必要であり、絶縁型電源においては当該伝達手段を絶縁型のものにする必要があり、部品点数やレイアウト面積およびコストが増大するという課題がある。
【００１５】
そこで本発明は、１次側から２次側に特には追加の信号を供給することなく、電力変換効率の良い同期整流制御を可能とする同期整流制御装置及び制御方法並びに絶縁型スイッチング電源を提供することを目的とするものである。
【課題を解決するための手段】
【００１６】
上述した課題を解決するために本発明の同期整流制御装置は、フルブリッジコンバータにおける２次側の同期整流制御装置において、前記フルブリッジコンバータに設けられたトランスの２次側巻線を略中点で分割して第１と第２の巻線とし、該第１と第２の巻線が互いに対称となるようにして、該第１と第２の巻線の端部から第１と第２の巻線電圧を検出する巻線電圧検出手段と、該巻線電圧検出手段が前記第１の巻線電圧の立ち下りエッジを検出すると所定のコンデンサに対する一定電流による充電を開始するとともに前記充電の開始から所定の遅延時間後に同期整流スイッチをオン状態にするスイッチオン制御手段と、前記巻線電圧検出手段が前記第２の巻線電圧の立ち上りエッジを検出すると前記コンデンサの電圧を保持する電圧保持手段と、前記巻線電圧検出手段が前記第２の巻線電圧の立ち下がりエッジを検出すると前記コンデンサに蓄積された電荷の一定電流による放電を開始し、該放電により前記コンデンサの電圧がオフタイミングを決定する電圧閾値と等しくなったら前記同期整流スイッチをオフ状態にするスイッチオフ制御手段と、を有することを特徴とする。
【００１７】
また本発明の同期整流制御方法は、フルブリッジコンバータの２次側の同期整流制御装置における同期制御方法であって、前記フルブリッジコンバータに設けられたトランスの２次側巻線を略中点で分割して第１と第２の巻線とし、該第１と第２の巻線が互いに対称となるようにして、該第１の巻線の端部から第１の巻線電圧を検出する過程と、前記第１の巻線電圧の立ち下りエッジを検出すると所定のコンデンサに対する一定電流による充電を開始する過程と、前記充電の開始から任意の遅延時間後に同期整流スイッチをオン状態にする過程と、前記第２の巻線の端部から第２の巻線電圧を検出する過程と、前記第２の巻線電圧の立ち上りエッジを検出すると前記コンデンサの電圧を保持する過程と、前記第２の巻線電圧の立ち下がりエッジを検出すると前記コンデンサに蓄積された電荷の一定電流による放電を開始し、該放電により前記コンデンサの電圧がオフタイミングを決定する電圧閾値と等しくなったら前記同期整流スイッチをオフ状態にする過程と、を含むことを特徴とする。
【００１８】
また本発明の絶縁型スイッチング電源は、トランスにより１次側と２次側が絶縁される構成の絶縁型スイッチング電源において、２次側に、前記トランスの２次側巻線を略中点で分割して第１と第２の巻線とし、該第１と第２の巻線が互いに対称となるようにして、該第１と第２の巻線の端部から第１と第２の巻線電圧を検出する巻線電圧検出手段と、該巻線電圧検出手段が前記第１の巻線電圧の立ち下りエッジを検出すると所定のコンデンサに対する一定電流による充電を開始するとともに前記充電の開始から所定の遅延時間後に同期整流スイッチをオン状態にするスイッチオン制御手段と、前記巻線電圧検出手段が前記第２の巻線電圧の立ち上りエッジを検出すると前記コンデンサの電圧を保持する電圧保持手段と、前記巻線電圧検出手段が前記第２の巻線電圧の立ち下がりエッジを検出すると前記コンデンサに蓄積された電荷の一定電流による放電を開始し、該放電により前記コンデンサの電圧がオフタイミングを決定する電圧閾値と等しくなったら前記同期整流スイッチをオフ状態にするスイッチオフ制御手段と、を有する同期整流制御装置を備えることを特徴とする。
【発明の効果】
【００１９】
本発明の同期整流制御装置及び制御方法によれば、トランスの２つの２次巻線の電圧の立ち上りおよび立ち下りエッジの検出を組み合わせて把握することで最適なオフタイミングを得て２次側同期整流部の損出を最小に抑えることが可能となる。また上記の如き同期整流制御装置及び制御方法を採ることで、１次側から２次側に特には追加の信号を供給することなく、電力変換効率の良い同期整流制御を可能にする絶縁型スイッチング電源を提供することができる。
【図面の簡単な説明】
【００２０】
【図１】本発明の実施形態に係るフェーズシフト・フルブリッジコンバータの構成を示すブロック図である。
【図２】図１に示した本発明の実施形態に係るフェーズシフト・フルブリッジコンバータの定常状態における各部波形タイミングチャートを示す図である。
【図３】本実施形態における２次側巻線電圧に発生するスイッチング時の電圧リンギングを無視する構成を備えた場合の波形を示す図である。
【図４】本実施形態における２次側のインダクタＬｏに流れる電流特性を示す図である。
【図５】図１に示した同期整流制御回路内のキャパシタＣxへの充放電を実現するための回路の具体例を示す図である。
【図６】図５に使われているディレイ回路DLY1，DLY2の構成およびそのタイミングチャートを示す図である。
【図７】図５の回路の各部波形タイミングチャートを示す図である。
【図８Ａ】従来から知られているフェーズシフト・フルブリッジコンバータの一般的な構成を示す図である。
【図８Ｂ】図８Ａに示したフェーズシフト・フルブリッジコンバータに同期整流方式を適用した場合の構成例を示す図である。
【図９】２次側同期整流を採る第１の従来方式の構成例を示す図である。
【図１０】２次側同期整流を採る第２の従来方式の構成例を示す図である。
【図１１Ａ】図９に示した２次側同期整流を採る第１の従来方式のフェーズシフト・フルブリッジコンバータの動作波形図に同期整流可能な範囲を示した図である。
【図１１Ｂ】図１０に示した２次側同期整流を採る第２の従来方式のフェーズシフト・フルブリッジコンバータの動作波形図に同期整流可能な範囲を示した図である。
【発明を実施するための形態】
【００２１】
以下、本発明の実施の形態について、詳細に説明する。
本発明に係る絶縁型スイッチング電源は、以下の説明では、絶縁型スイッチング電源として広く用いられる、１次側がフェーズシフト方式を採るフェーズシフト・フルブリッジコンバータを例にして、該フェーズシフト・フルブリッジコンバータにおける２次側の同期整流制御について詳しく説明する。
【００２２】
図１は、本発明の実施形態に係るフェーズシフト・フルブリッジコンバータの構成を示すブロック図である。図１において、１次側はフェーズシフト方式を採るとともに、フェーズシフト・フルブリッジコンバータの２次側巻線の巻線端部121，122にスイッチ1(201),スイッチ2(202)を接続し、スイッチ1(201),スイッチ2(202)を同期整流制御回路300で制御する。スイッチ1(201),スイッチ2(202)は、同期制御トランジスタとしてのＭＯＳＦＥＴ203,204とこのＭＯＳＦＥＴのソースとドレイン間に接続されるボディダイオード205,206とで２次側同期整流部を構成する。
【００２３】
一方、同期整流制御回路300は、トランス120の２次側巻線の巻線端部121，122の電圧ＶNS1,ＶNS2を検出する手段（以下、“巻線電圧検出手段”と呼ぶ）を備える。これについては後述する。また、同期整流制御回路300およびスイッチ1(201),スイッチ2(202)は、１つまたは２つのモジュール構成あるいは各部が独立している所謂ディスクリート構成で構成することができる。
【００２４】
図２は、図１に示した本発明の実施形態に係るフェーズシフト・フルブリッジコンバータの定常状態における各部波形タイミングチャートを示す図である。図１に示した本発明の実施形態に係るフェーズシフト・フルブリッジコンバータにおいては、２つのハーフブリッジ191，192の位相差により、出力される電力を調整しており、フルブリッジコンバータ回路の２次側では、トランス120の２次側巻線を分割された巻線が互いに対称となるよう略中点から巻線端子を取り出し（センタタップ構成という）て、その巻線端部121，122の巻線電圧ＶNS1,ＶNS2を上述した同期整流制御回路300内の巻線電圧検出手段（後述する図５、図７参照）で観測する。
【００２５】
そして図１に示した同期整流制御回路300は、図２に示すように電流INS1の流れ始めに相当する（第１の）電圧ＶNS1の立ち下り時点から（第２の）電圧ＶNS2の立ち上り時点までの期間t1、および、（第２の）電圧ＶNS2の立ち下り時点から電流INS1がゼロに達する時点に相当する（第１の）電圧ＶNS1の立ち上り時点までの期間t2に関し、これらt1,t2の期間が理論的に同一になることに着目して以下の動作を行う。まず（第１の）巻線電圧ＶNS1立ち下りエッジを同期整流制御回路300内の巻線電圧検出手段が検出したら、同期整流制御回路300内に設けられたコンデンサＣxを一定電流にて充電を行う(図２の最下段参照)と同時に任意の遅延時間t3後(遅延なしでも構わない)スイッチ1(201)をオン状態にする。
【００２６】
次に（第２の）巻線電圧ＶNS2の立ち上りエッジを同期整流制御回路300内の巻線電圧検出手段が検出したら、同期整流制御回路300内に設けられたコンデンサＣxの充電を停止してその電圧を保持し(図２の最下段参照)、次いで（第２の）巻線電圧ＶNS2の立ち下がりエッジを同期整流制御回路300内の巻線電圧検出手段が検出したら、同期整流制御回路300内に設けられたコンデンサＣxに蓄積された電荷を一定電流にて放電する(図２の最下段参照)。同期整流制御回路300内に設けられたコンデンサＣxの電圧がオフタイミングを決定する電圧閾値Ｖthoffと等しくなったらスイッチ1(201)をオフ状態にする。コンデンサＣxの充放電については後述する。この一連の動作により、最適なオフタイミングを導出することができる。スイッチ2(202)については同じ回路がもう１セット分用意されており、前述のスイッチ1(201)に対する一連の動作が１セット分用意された別の回路によりスイッチ2(202)について同様に実施される。
【００２７】
なお本発明の実施形態にかかる変形として、制御遅れやスイッチのスイッチングに要する時間を加味して、あらかじめ推定されたオフ時間(オフタイミング)より早くオフできるようにオフタイミングを決定する電圧閾値Ｖthoffに対し任意の値を設定するようにしても構わない。また、本実施形態において、同期整流制御回路300内に設けられたコンデンサＣxに対する充電電流および放電電流の値は同一でなくても良い。これは、過渡状態では期間t1と期間t2の長さが変わる可能性があり、その場合、放電電流量を状態に応じて補正する可能性があるからである。また、充電電流に対して放電電流を大きめにすることで期間t1に対して期間t2を短めに設定し、電圧閾値Ｖthoffを用いずにデッドタイムを実現することができるからである。
【００２８】
図４は、本実施形態における２次側のインダクタＬｏ(131)に流れる電流特性を示す図である。図４に示す特性図において、２次側平滑用リアクトルのインダクタＬｏ(131)に流れる電流は、スイッチ1(201)を流れる電流INS1及びスイッチ2(202)を流れる電流INS2の
和となっているが、２次側平滑用リアクトルのインダクタＬｏ(131)に流れる電流の波形だけを見れば、普通のスイッチング電源に設けられている出力側インダクタに流れる電流波形（スイッチングトランジスタがオンするとインダクタ電流が一定の傾きで増加し、スイッチングトランジスタがオフすると一定の傾きで減少する）と同じ形状になっている。
【００２９】
ここで注目すべきは、上述のように電流INS1，INS2の流れ方が完全に排他的（一方に電流が流れているとき、他方の電流がゼロとなる）となっているわけではないということである。特に、１次側の制御回路（例えば図１のフェーズシフト制御ＩＣ150など）により１次巻線に印加される電圧(VNP)(図８Ｂ参照)の向きが逆転すると（ゼロだったVNPが立ち上がるもしくは立ち下がると）、それまで電流を主に流していた側の２次巻線の電流（これを電流INS1とする)が瞬間的にゼロになるわけではなく、有限時間の間で急速に減衰し、この減衰分に相当する電流が反対側の２次巻線に流れて(これを電流INS2とする)その電流が急激に増加し、両者の電流(電流INS1，INS2)を合わせると図４の特性図の1番上に示す２次側平滑用リアクトルのインダクタＬｏ(131)に流れる電流波形になる。この電流の切り換わり期間は、短時間ながら２つの２次巻線に大きな電流が流れ、この期間に同期整流トランジスタ（ＭＯＳＦＥＴ203,204）がオフしているとボディダイオード205,206を介して大きな電流が流れて電力変換効率を悪化させるため、本発明の実施形態では、少なくともこの切り換え期間は２つの同期整流トランジスタ（ＭＯＳＦＥＴ203,204）が両方ともオンになるよう同期整流制御回路300で制御する。
【００３０】
これを図２で説明すれば、図１に示す同期整流制御回路300は、２次巻線に何らかの電流が流れているときはその２次巻線に接続されている同期整流トランジスタ（ＭＯＳＦＥＴ203,204）をオンにし、流してはいけない期間（例えば、図２で電流INS1がゼロとなっている期間が同期整流トランジスタ（ＭＯＳＦＥＴ203）をオンさせてはいけない期間である）は同期整流トランジスタ（ＭＯＳＦＥＴ203,204）をオフにするよう制御するものである。なお、図２に示す電流INS1がゼロレベル以外の状態を示しているときには２次巻線に何らかの電流が流れている状態を示している。なお、図２では電流INS2については図示が省略されている。
【００３１】
また同期整流制御回路300は、上述した巻線電圧検出手段により検出される、トランス120の２次側の（第１の）巻線電圧ＶNS1の立ち下りエッジ又は（第２の）巻線電圧ＶNS2の立ち下りエッジを基点に一定期間のディレイを設定（tdタイマーセット）し、この期間内に上記のようなエッジを検出したら、tdタイマーをリセット（再セット）し、tdタイマーの動作が完了しない限り次の動作に移らないようにして、図３に示すように巻線電圧に発生するスイッチング時の電圧リンギングを無視可能にして、リンギングによる誤動作を防止するものである。この場合において、期間計測（タイマーカウント）する手法としては、図６で後述する本実施形態のように一定期間のディレイをアナログ方式で構成しても良いし、後述するようにデジタル方式を用いて構成するようにしても良い。
【００３２】
図５は、図１に示した同期整流制御回路300内のキャパシタＣxへの充放電を実現するための回路の具体例を示す図である。すなわち、図５の中段に記述された回路はキャパシタCx(340）を充放電する回路であり、また上段に記述された回路はこの充放電回路を制御する信号を生成する回路であり、また下段に記述されたフリップフロップは同期整流トランジスタ（ＭＯＳＦＥＴ203）のゲートに印加する信号GNs1を生成するGNs1生成回路の構成を示すものである。
【００３３】
そして図６は、図５に使われているディレイ回路DLY1(313)，DLY2(314)の構成（図６(ａ)）およびそのタイミングチャートを示す図（図６(ｂ)）であり、また図７は、図５のGNs1生成回路における各部波形を示すタイミングチャートを示す図である。
【００３４】
図５に示される回路の構成要素において、CMP1(311),CMP2(312),CMP3(341)はコンパレータ、DLY1(313),DLY2(314)はリセット機能付きディレイ回路、OS1(315),OS2(316),OS3(317)はワンショット回路（ワンショットマルチバイブレータ）、TIMER(319)は入力e(DLY1(313)の出力)の立ち上がりから時間t3経過後に出力gをＨ(High）にするディレイ回路、FF1(321),FF2(322),FF3(350)はRSフリップフロップ、Cx(340)はキャパシタ、INV1(318)はインバータ、MN1(331),MN2(332),MN3(336),MN4(337)はＮチャネルＭＯＳＦＥＴ、MP1(333),MP2(334),MP3(335)はＰチャネルＭＯＳＦＥＴ、Vref1(303),Vref2(304),Vref3(339)は基準電圧またはそれを発生する基準電圧電源である。コンパレータCMP1(311),CMP2(312)はヒステリシスコンパレータであることが望ましい。
【００３５】
なお、上述した巻線端部121，122の巻線電圧ＶNS1,ＶNS2を検出する巻線電圧検出手段は、図５の上段に記述された充放電回路を制御する信号を生成する回路において、（第１の）巻線電圧ＶNS1(301)と基準電圧Vref1(303)とを比較しその比較出力を得るコンパレータCMP1(311)、および、（第２の）巻線電圧ＶNS2(302)と基準電圧Vref2(304)とを比較しその比較出力を得るコンパレータCMP2(312)により構成される。
【００３６】
また図５の中段に記述された充放電回路において、MN1(331)とMN2(332)、MP1(333)とMP2(334)、およびMN1(331)とMN3(336)がカレントミラー回路を構成し、定電流源io(330)からの定電流を基に、MN1(331)とMN2(332)のカレントミラー回路およびMP1(333)とMP2(334)のカレントミラー回路でCx(340)を充電する電流を生成し、MN1(331)とMN3(336)のカレントミラー回路でCx(340)を放電する電流を生成する。これらの充放電電流はＰチャネルＭＯＳＦＥＴMP3(335)とＮチャネルＭＯＳＦＥＴMN4(337)でオンオフされ、MP3(335)とMN4(337)のオンオフを制御する信号a(323),b(324)は図５の上段に記述された回路で生成される。
【００３７】
また図５の下段に記述されたフリップフロップFF3(350)は、RSフリップフロップで構成され、その動作は、フリップフロップFF3(350)の出力端Ｑから出力される信号が、図５の上段に記述された回路のワンショット回路OS3（325）の出力から生成される信号ｃ(325)で開始され（Ｈになり）、また図５の中段に記述された充放電回路のワンショット回路OS4（342）の出力から生成される信号ｄ(343)で終了する（Ｌになる）。これにより、図１に示した同期整流トランジスタ（ＭＯＳＦＥＴ203）のゲートに印加する信号GNs1(351)が生成され、図２，図３に示す同期整流期間においてＨとなる信号が生成される。
【００３８】
また、図５に示したキャパシタＣx(340)への充放電を実現するための回路の具体例は、一方の同期整流トランジスタ、具体的にはＭＯＳＦＥＴ203のためのものであり、他方の同期整流トランジスタ、具体的にはＭＯＳＦＥＴ204の制御のために、同じ回路をもう１セット用意しなければならないが、同じ回路セットなのでその説明を省くことにする。
【００３９】
図７は、図５の回路の各部波形タイミングチャートを示す図である。図５においては、図５の下段に記述されたフリップフロップFF3(350)から出力される信号GNs1を生成して、図１に示した同期整流トランジスタ（ＭＯＳＦＥＴ203）のゲートに印加して、図２，図３の同期整流期間においてＨとなる信号を生成するため、図７では、もっぱら信号a(323),b(324),c(325),d(343)の生成にかかる動作について説明する。
【００４０】
信号a(323)は、図７の上から9番目に示されていて、以下のようにその値をＬ(Low)にしてＰチャネルＭＯＳＦＥＴMP3(335)をオンさせてキャパシタCｘ(340)の充電を行う。すなわち、図５に示すコンパレータCMP1(311)の出力(図７の1番上参照)が巻線電圧ＶNS1の電圧が調整された（巻線電圧ＶNS1の大きさは必ずしも同期整流制御回路300の動作に都合よいものではない）反転信号を与える。そして、当該信号がリセット機能付きディレイ回路DLY1(313)の入力に印加されていて、当該信号が立ち上がると（すなわち巻線電圧ＶNS1の
電圧が立ち下がると）td時間後にリセット機能付きディレイ回路DLY1(313)の出力である信号e(図７の上から2番目参照)がワンショット回路OS1(315)の入力端に印加され、そしてワンショット回路OS1(315)の出力f(図７の上から3番目参照)がRSフリップフロップFF1(321)のセット入力Ｓに入力され、RSフリップフロップFF1(321)の反転出力端ＱＢからＬ(Low)の信号a(323)が出力されることになる。このＬ(Low)の信号a(323)は、図５の中段に記述されたＰチャネルＭＯＳＦＥＴMP3(335)のゲートに入力され、ＰチャネルＭＯＳＦＥＴMP3(335)をオンしてキャパシタCｘ(340)を充電するよう制御するために利用される。なお図５に示すコンパレータCMP1(311)は、上述したように巻線電圧検出手段を構成しており、トランス120の２次側の（第１の）巻線電圧ＶNS1(301)と基準電圧Ｖref1(303)を比較しており、トランス120の２次側の（第１の）巻線電圧ＶNS1(301)が基準電圧Ｖref1(303)を下回ったときに図７の1番上に示すようなＨ(High)の信号ＶNS1の反転信号を出力する。
【００４１】
信号b(324)は、図７の上から10番目に示されていて、以下のようにその値をＨ(High)にしてＮチャネルＭＯＳＦＥＴMN4(337)をオンさせてキャパシタCｘ(340)の放電を行う。すなわち、図５に示すコンパレータCMP2(312)の出力(図７の上から6番目参照)が巻線電圧ＶNS2の電圧が調整された（巻線電圧ＶNS2の大きさも必ずしも同期整流制御回路300の動作に都合よいものではない）反転信号を与える。そして、当該信号がリセット機能付きディレイ回路DLY2(314)の入力に印加されていて、当該信号が立ち上がると（すなわち巻線電圧ＶNS1の電圧が立ち下がると）td時間後にリセット機能付きディレイ回路DLY2(314)の出力である信号h(図７の上から7番目参照)がワンショット回路OS2(316)の入力端に印加され、そしてワンショット回路OS2(316)の出力k(図７の上から8番目参照)がRSフリップフロップFF2(322)のセット入力Ｓに入力され、RSフリップフロップFF2(322)の出力端ＱからＨ(High)の信号b(324)が出力されることになる。このＨの信号b(324)は、図５の中段に記述されたＮチャネルＭＯＳＦＥＴMN4(336)のゲートに入力され、ＮチャネルＭＯＳＦＥＴMN4(336)をオンしてキャパシタCｘ(340)を放電するよう制御するために利用される。なお図５に示すコンパレータCMP2(312)は、上述したように巻線電圧検出手段を構成しており、トランス120の２次側の（第２の）巻線電圧ＶNS2(302)と基準電圧Ｖref2(304)を比較しており、トランス120の２次側の（第２の）巻線電圧ＶNS2(302)が基準電圧Ｖref2(304)を下回ったときに図７の上から6番目に示すようなＨ(High)の信号ＶNS2の反転信号を出力する。また上記したワンショット回路OS1(315)の出力f(図７の上から3番目参照)がRSフリップフロップFF2(322)のリセット入力Ｒに入力されるため、信号fがＨ(High)になると信号b(324)は図示されるようにＬ(Low)にされる。
【００４２】
また、信号hがインバータINV1(318)を介してRSフリップフロップFF1(321)のリセット入力Ｒに入力されているため、信号hがＬ(Low)になると（すなわち巻線電圧検出手段であるコンパレータCMP2(312)が巻線電圧ＶNS2の電圧が立ち上がりを検出すると）RSフリップフロップFF1(321)がリセットされて信号a(323)がＨ(High)になり、ＰチャネルＭＯＳＦＥＴMP3(335)がオフしてキャパシタCｘ(340)の充電が停止される。
【００４３】
信号c(325)は、図７の上から5番目に示されていて、以下のようにその値をＨ(High)にしてRSフリップフロップFF3(350)をセットする。すなわち、図５に示す信号e(図７の上から2番目参照)がディレイ回路TIMER(319)に印加され、そしてt3時間後にディレイ回路TIMER(319)の出力g(図７の上から4番目参照)がワンショット回路OS3(317)の入力端に印加される。そしてワンショット回路OS3(317)の出力は信号c(325)となり、図５の下段に記述されたフリップフロップFF3(350)のセット入力端Ｓに入力される。ワンショット回路OS3(317)はディレイ回路TIMER(319)の出力gが立ちあがるとＨ(High)のパルスを信号cとして出力し、RSフリップフロップFF3(350)をセットする。
【００４４】
信号d(343)は、図７には示されていないが、以下のようにその値をＨ(High)にしてRSフリップフロップFF3(350)をリセットする。すなわち、上述した信号a(323)および信号b(32
4)がともにロー(Low)レベルである期間にキャパシタCｘ(340)を一定電流にて充電し、信号a(323)がハイ(High)レベルに変化するとキャパシタCｘ(340)への充電を停止して停止時のキャパシタCｘ(340)の電圧値を維持し、信号b(324)のハイ(High)レベルへの変化に応じてキャパシタCｘ(340)を一定電流にて放電する。キャパシタCｘ(340)を一定電流にて放電する過程において、電圧VCx(338)と基準電圧Ｖref3(339)をコンパレータCMP3(341)で比較し、電圧VCx(338)が基準電圧Ｖref3(339)と等しくなった時点でワンショット回路OS4(342)を起動し、ワンショット回路OS4(342)の出力から信号d(343)得て、これを図５の下段に記述されたフリップフロップFF3(350)のリセット入力端Ｒに入力し、フリップフロップFF3(350)から出力されるハイ(High)レベルの信号GNs1をロー(Low)レベルの信号GNs1にする。これにより図２，図３の同期整流期間を終わらせるための最適なオフタイミングを決定することができる。すなわち、上で説明したキャパシタCｘ(340)への充放電は、図２に示す期間t1で充電を行い、期間t2で放電を行っているので、キャパシタCｘ(340)に対する充電電流と放電電流を等しくすればキャパシタCｘ(340)の放電時間でt2＝t1を推測できる。また、充電電流と放電電流を等しくないものにしたり、基準電圧Ｖref3(339)を設定したりすることにより、期間t2が終了し巻線電圧ＶNS1の電圧が立ちあがって同期整流トランジスタ（ＭＯＳＦＥＴ203）に逆電流（ボディダイオード205の順方向に対して逆方向に流れる電流）が流れる前に同期整流トランジスタ（ＭＯＳＦＥＴ203）をオフさせることができる。
【００４５】
ところで上述したように図６は、図５で使用されるディレイ回路DLY1(313)，DLY2(314)の構成（図６(ａ)）およびそのタイミングチャートを示す図（図６(ｂ)）であり、図６(ａ)において、R1(361)は抵抗、INV2(362)はインバータ、MN5(363)はＮチャネルＭＯＳＦＥＴ、C1(370)はキャパシタ、CMP4(366)はコンパレータ、Vref4(365)は基準電圧またはそれを発生する基準電圧電源である。この回路は、図６(ｂ)に示すように、入力in(360)の立ち上がりをキャパシタC1(370)の端子電圧VC1(364)が所定の基準電圧Vref4(365)を超えるのに掛かる時間tdだけ遅延させ、立下りは遅延させない回路である。すなわち、入力in(360)がＬ(Low)であると、ＮチャネルＭＯＳＦＥＴMN5(363)がオンしてキャパシタC1(370)が放電されて出力out(367)はＬとなる。入力in(360)がＨ(High)になるとＮチャネルＭＯＳＦＥＴMN5(363)がオフして抵抗R1(361),キャパシタC1(370)からなる時定数回路が起動し、キャパシタC1(370)の端子電圧VC1(364)が基準電圧Vref4(365)に達すると出力out(367)がＨ(High)になる。入力in(360)が振動していてＨ(High)になった後すぐにＬ(Low)になると、上述した抵抗R1(361),キャパシタC1(370)からなる時定数回路がリセットされて、次にＨ(High)になったタイミングから時定数回路の動作がやり直しになり、入力in(360)の立ち上がりをキャパシタC1(370)の端子電圧VC1(364)が所定の基準電圧Vref4(365)を超えるのに掛かる時間tdだけ遅延させ、出力out(367)をＨ(High)にさせる。なおこの回路は、立下り時には遅延させないように構成されている。また上述したように、ここに示した回路は、一定期間のディレイをアナログ方式で構成する具体例を示すものである。
【００４６】
上述した図６(ａ)の回路は、例えばリセット機能付きシフトレジスタ(図示せず)や、所定数の入力パルスをカウントすると出力を反転してＨ(High)（カウント時の出力がＬ(Low)の場合）もしくはＬ(Low)（カウント時の出力がＨ(High)の場合）にするリセット機能付きカウンタ(図示せず)などを使用して実現することもでき、こうすることで上述したように一定期間のディレイをデジタル方式で構成することができる。
【００４７】
また図５のディレイ回路TIMER(319）は、図６(ａ）の回路からインバータINV2(362)とＮチャネルＭＯＳＦＥＴMN5(363)を外すことで構成することができる。なおワンショット回路OS1(315),OS2(316),OS3(317)は、入力の立ち上がりでトリガーされてＨ(High）の短パルスを出力する回路であり、一般的なものであるのでその詳細は図示（説明）しない。
【００４８】
さらに図５の回路構成において、図３に対応させる場合には、ディレイ回路TIMER(319
）は省略してよい。また図２に対応させる場合は、図５の回路構成からディレイ回路DLY1(313）,DLY2(314）を省略すればよい。
【００４９】
また、図５に示すキャパシタCｘ(340)に対する充放電動作と同等な動作を、以下のようにカウンタを用いて実現することができる。すなわち、キャパシタCｘ(340)を充電する動作はカウンタが所定周波数のカウントクロックによりカウントアップを行う動作に置き換え、キャパシタCｘ(340)の充電電圧を保持する動作はカウンタのカウント動作を停止させてカウント値を保持する動作に置き換え、キャパシタCｘ(340)を放電する動作はカウンタがカウントクロックによりカウントダウンを行う動作に置き換えればよい。そして、期間t2の終了タイミングは、カウントダウン時にカウント値がゼロまたは電圧閾値Ｖthoffに相当する値になったときとすればよい。
【００５０】
以上に示した実施形態ではもっぱらフェーズシフト・フルブリッジコンバータを例にして説明したが、本発明にかかる絶縁型スイッチング電源の２次側巻線が２つに分けられ、その２つの巻線の出力が等価（位相が１８０度ずれている以外は、電圧波形、電流波形とも同じ）になるように制御できれば、必ずしも１次側の制御方法を特定しなくても構わない。例えば、電流共振コンバータに適用しても成立するものである。
【産業上の利用可能性】
【００５１】
本発明の絶縁型スイッチング電源は、１次側がフェーズシフト方式を採るフェーズシフト・フルブリッジコンバータだけでなく、２次側が２つに分けられている構成の電流共振コンバータにも適用することができるものである。
【符号の説明】
【００５２】
101   トランジスタTr1
102   トランジスタTr2
103   トランジスタTr3
104   トランジスタTr4
105   ソフトスイッチング用インダクタLz
106   キャパシタ
111,112   パルストランス
113,114   交点
120   トランス
121,122   ２次側巻線端部
131   ２次側平滑用リアクトルLo
132   ２次側平滑用キャパシタCo
150   フェーズシフト制御ＩＣ
191,192   ハーフブリッジ
201   スイッチ1
202   スイッチ2
203,204   ＭＯＳＦＥＴ
205,206   ボディダイオード
300   同期整流制御回路
303   基準電圧電源Vref1
304   基準電圧電源Vref2
311   コンパレータCMP1
312   コンパレータCMP2
313   リセット機能付きディレイ回路DLY1
314   リセット機能付きディレイ回路DLY2
315   ワンショット回路OS1
316   ワンショット回路OS2
317   ワンショット回路OS3
318   インバータINV1
319   ディレイ回路TIMER
321   RSフリップフロップFF1
322   RSフリップフロップFF2
330   定電流電源io
331   ＮチャネルＭＯＳＦＥＴ(MN1)
332   ＮチャネルＭＯＳＦＥＴ(MN2)
333   ＰチャネルＭＯＳＦＥＴ(MP1)
334   ＰチャネルＭＯＳＦＥＴ(MP2)
335   ＰチャネルＭＯＳＦＥＴ(MP3)
336   ＮチャネルＭＯＳＦＥＴ(MN3)
337   ＮチャネルＭＯＳＦＥＴ(MN4)
339   基準電圧電源Vref3
340   キャパシタCx
341   コンパレータCMP3
342   ワンショット回路OS4
350   RSフリップフロップFF3
361   抵抗R1
362   インバータINV2
363   ＮチャネルＭＯＳＦＥＴ(MN5)
365   基準電圧電源Vref4
366   コンパレータCMP4
370   キャパシタC1
【図１】
0005532794.tif 000002
【図２】
0005532794.tif 000003
【図５】
0005532794.tif 000004
【図６】
0005532794.tif 000005
【図７】
0005532794.tif 000006
【図８Ａ】
0005532794.tif 000007
【図８Ｂ】
0005532794.tif 000008
【図９】
0005532794.tif 000009
【図１０】
0005532794.tif 000010
【図３】
0005532794.tif 000011
【図４】
0005532794.tif 000012
【図１１Ａ】
0005532794.tif 000013
【図１１Ｂ】
0005532794.tif 000014