(57)【特許請求の範囲】
【請求項１】
コアを形成する第１ステップと、
前記コア表面をポリマーでコーティングする第２ステップと、
前記ポリマーコーティングされたコアを熱処理して前記コア表面を覆うグラフェン層を形成する第３ステップと、を含み、
前記第３ステップでは、熱処理を通じて黒鉛化触媒によって前記ポリマーが熱分解され、前記コア表面が前記グラフェン層で覆われるナノドット形成方法。
【請求項２】
前記第３ステップ以後に前記コアを除去する請求項１に記載のナノドット形成方法。
【請求項３】
前記コア表面をポリマーでコーティングする前、前記コア表面を黒鉛化触媒物質でコーティングする請求項１に記載のナノドット形成方法。
【請求項４】
前記コアは、電荷トラップ及び黒鉛化触媒機能を持つ金属粒子を含む請求項１に記載のナノドット形成方法。
【請求項５】
前記コアは、電荷トラップ機能を持つ金属粒子を含む請求項３に記載のナノドット形成方法。
【請求項６】
前記第２ステップは、
水と前記コアの成分とを１次攪拌するステップと、
前記１次攪拌を通じて形成された溶液に水と前記ポリマーとを混合した溶液を混ぜて２次攪拌して、ポリマーコーティングされたコアの溶液を形成するステップと、
前記ポリマーコーティングされたコアの溶液から水を除去してポリマーコーティングされたコアを得るステップと、
前記コア表面を覆うポリマーコーティングに残留する水を除去するステップと、をさらに含む請求項１に記載のナノドット形成方法。
【請求項７】
前記第３ステップの熱処理を不活性雰囲気または還元雰囲気で実施する請求項１に記載のナノドット形成方法。
【請求項８】
グラフェン層を複数層で形成する請求項１に記載のナノドット形成方法。
【請求項９】
前記コアを溶かして除去する請求項２に記載のナノドット形成方法。
【請求項１０】
前記コアを基板上に形成し、前記ポリマーを前記コアを覆うように前記基板上に形成する請求項１に記載のナノドット形成方法。
【請求項１１】
グラフェン層を含むナノドットを備え、
前記ナノドットは、 請求項１の方法で形成されたナノドットであって、
コアと、前記コアの表面を覆うグラフェン層と、を備えるチャージトラップ層。
【請求項１２】
前記ナノドットは、チャージをトラップするための金属で満たされていることを特徴とする請求項１１に記載のチャージトラップ層。
【請求項１３】
前記ナノドットは、黒鉛化触媒機能を持つことを特徴とする請求項１２に記載のチャージトラップ層。
【請求項１４】
前記金属は、Ｎｉ、Ｃｏ、Ｆｅ、Ｐｔ、Ａｕ、Ａｌ、Ｃｒ、Ｃｕ、Ｍｇ、Ｍｎ、Ｍｏ、Ｒｈ、Ｓｉ、Ｔａ、Ｔｉ、Ｗ、Ｕ、Ｖ及びＺｒからなる群から選択されたいずれか一つであることを特徴とする請求項１２に記載のチャージトラップ層。
【請求項１５】
前記ナノドットは、複数層構造を持つことを特徴とする請求項１１、１２または１３に記載のチャージトラップ層。
【請求項１６】
離隔した第１及び第２不純物領域を備える基板と、
前記第１及び第２不純物領域間の前記基板上に形成されたトンネリング膜と、
前記トンネリング膜上に形成された、トラップサイトを持つ球状のナノシェルを供える電荷トラップ層と、
前記電荷トラップ層を覆う遮断層と、
前記遮断層上に形成されたゲート電極と、を備え、
前記ナノシェルは、請求項１の方法で形成されたナノドットであって、グラフェン層を備える不揮発性メモリ素子。
【請求項１７】
前記ナノシェルは、電荷トラップ機能と黒鉛化触媒機能とを持つ金属で満たされている請求項１１に記載の不揮発性メモリ素子。
【請求項１８】
前記ナノシェルは、電荷トラップ機能を持つ金属で満たされている請求項１６に記載の不揮発性メモリ素子。
【請求項１９】
前記金属は、Ｎｉ、Ｃｏ、Ｆｅ、Ｐｔ、Ａｕ、Ａｌ、Ｃｒ、Ｃｕ、Ｍｇ、Ｍｎ、Ｍｏ、Ｒｈ、Ｓｉ、Ｔａ、Ｔｉ、Ｗ、Ｕ、Ｖ及びＺｒからなる群から選択されたいずれか一つである請求項１７に記載の不揮発性メモリ素子。
【請求項２０】
前記ナノシェルが複数層になっている請求項１６、１７または１８に記載の不揮発性メモリ素子。
【請求項２１】
基板上にトンネリング膜を形成する工程と、
前記トンネリング膜上にトラップサイトを持つ球状のナノシェルを備える電荷トラップ層を形成する工程と、
前記電荷トラップ層を遮断層で覆う工程と、
前記遮断層上にゲート電極を形成する工程と、
前記ゲート電極上にゲート領域を限定するマスクを形成する工程と、
前記マスクの周囲を前記基板が露出されるまでエッチングする工程と、
前記マスクを除去する工程と、
前記基板にソース及びドレインを形成する工程と、を含み、
前記ナノシェルは、請求項１に記載されたナノドット形成方法によって形成されたナノドットである不揮発性メモリ素子の製造方法。
【請求項２２】
前記ナノシェルは、電荷トラップと黒鉛化触媒機能とを持つ金属で満たされている請求項２１に記載の不揮発性メモリ素子の製造方法。
【請求項２３】
前記ナノシェルは、電荷トラップ機能を持つ金属で満たされている請求項２１に記載の不揮発性メモリ素子の製造方法。
【請求項２４】
前記ナノシェルとしてグラフェンシェルを備える請求項２１に記載の不揮発性メモリ素子の製造方法。
【請求項２５】
前記電荷トラップ層を形成する工程は、
前記トンネリング膜上にその表面が前記ナノシェルでコーティングされたコアを形成する工程と、
前記コアを除去する工程と、を含む請求項２１に記載の不揮発性メモリ素子の製造方法。
【請求項２６】
前記電荷トラップ層を形成する工程は、
前記トンネリング膜上に前記金属を含むコアを形成する工程と、
前記トンネリング膜上に前記コアを覆うポリマーを形成する工程と、
前記トンネリング膜上に形成されたポリマーが除去されるように前記基板を熱処理する工程と、を含む請求項２２に記載の不揮発性メモリ素子の製造方法。
【請求項２７】
前記電荷トラップ層を形成する工程は、
前記トンネリング膜上に前記金属を含み、その表面が黒鉛化触媒物質でコーティングされたコアを形成する工程と、
前記トンネリング膜上に前記コアを覆うポリマーを形成する工程と、
前記トンネリング膜上に形成されたポリマーが除去されるように前記基板を熱処理する工程と、を含む請求項２３に記載の不揮発性メモリ素子の製造方法。
【請求項２８】
前記ナノシェルは複数層で形成されている請求項２１に記載の不揮発性メモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ素子及びその製造方法に関する。
【背景技術】
【０００２】
半導体技術が発展するにつれてメモリ素子の製造技術も多くの発展を重ねている。揮発性及び不揮発性メモリ素子いずれもデータ保存に使われる。しかし、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）のような揮発性メモリ素子は、電源が消えれば保存されたデータが揮発されるため、揮発性メモリ素子は、データを長く保存するよりは、なるべく多くのデータを保存して速い動作速度を要求する所に使われうる。
【０００３】
不揮発性メモリ素子は、電源が切れた状態で長期間データを記録できる。データを長期間保存する間、データの損傷や変形があってはならない。すなわち、最初に保存された状態そのままでデータが維持されねばならない。したがって、不揮発性メモリ素子の場合、保存されたデータをそのまま維持できる特性、すなわち、リテンション特性が確保されねばならない。さらに、動作速度が速く、集積度が高くて、かつ動作電圧を低めることができるならば、理想的な不揮発性メモリ素子になりうる。
【０００４】
これらの理想的な不揮発性メモリ素子は、揮発性メモリ素子の長所を持つものであって、既存の揮発性メモリ素子と不揮発性メモリ素子とを融合したものといえる。
【０００５】
しかし、現在まではこれらの理想的な不揮発性メモリ素子が商用化されたことはなく、それを得るために多くの研究及び投資が行われている。
【０００６】
これにより、最近、揮発性メモリ素子の利点を一部持つ不揮発性メモリ素子が紹介されているが、その一例がＳＯＮＯＳ（Ｓｉｌｉｃｏｎ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｉｌｉｃｏｎ）メモリ素子である。ＳＯＮＯＳメモリ素子は、トランジスタのゲート積層物に電荷がトラップされるトラップ層を備える。前記ゲート積層物にＮトンネリング膜とゲート電極、遮断層をさらに備える。前記トラップ層に電荷をトラップさせてデータを記録する。電荷トラップ程度を調節する場合、マルチビットデータを記録できるので、ＳＯＮＯＳメモリ素子はＤＲＡＭに次ぐ集積度を持つことができる。ＳＯＮＯＳメモリ素子で前記トラップ層としては窒化膜を使用することが一般的であるが、ナノドットを使用してもよい。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、ナノドット形成後の後続熱処理工程でナノドットのメモリ特性が劣化することを防止できるナノドット形成方法を提供する。
【０００８】
本発明は、ナノドットを備えるメモリ素子の製造方法を提供する。
【０００９】
本発明は、前記ナノドットを備えるチャージトラップ層を提供する。
【００１０】
本発明は、該チャージトラップ層を備えるメモリ素子を提供する。
【課題を解決するための手段】
【００１１】
本発明の一実施形態によれば、コアを形成する第１ステップと、前記コア表面をポリマーでコーティングする第２ステップと、前記ポリマーコーティングされたコアを熱処理して前記コア表面を覆うグラフェン層を形成する第３ステップと、を含むナノドット形成方法を提供する。
【００１２】
この形成方法で、前記第３ステップ以後に前記コアを溶かして除去できる。
【００１３】
前記コア表面をポリマーでコーティングする前、前記コア表面を黒鉛化触媒物質でコーティングできる。
【００１４】
前記コアは、電荷トラップ及び黒鉛化触媒機能を持つ金属粒子を含むか、電荷トラップ機能を持つ金属粒子を含む。
【００１５】
前記第２ステップは、水と前記コアの成分とを１次攪拌するステップと、前記１次攪拌を通じて形成された溶液に水と前記ポリマーとを混合した溶液を混ぜて２次攪拌して、ポリマーコーティングされたコアの溶液を形成するステップと、前記ポリマーコーティングされたコアの溶液から水を除去してポリマーコーティングされたコアを得るステップと、前記コア表面を覆うポリマーコーティングに残留する水を除去するステップと、をさらに含む。
【００１６】
前記第３ステップの熱処理を不活性雰囲気または還元雰囲気で実施する。
【００１７】
グラフェン層を複数層で形成する。
【００１８】
前記コアを基板上に形成し、前記ポリマーを前記コアを覆うように前記基板上に形成する。
【００１９】
本発明の一実施形態によるチャージトラップ層は、グラフェン層を含むナノドットを備える。
【００２０】
前記ナノドットは、チャージをトラップするための金属で満たされている。
【００２１】
前記ナノドットは、黒鉛化触媒機能を持つ。
【００２２】
前記金属は、Ｎｉ、Ｃｏ、Ｆｅ、Ｐｔ、Ａｕ、Ａｌ、Ｃｒ、Ｃｕ、Ｍｇ、Ｍｎ、Ｍｏ、Ｒｈ、Ｓｉ、Ｔａ、Ｔｉ、Ｗ、Ｕ、Ｖ及びＺｒからなる群から選択されたいずれか一つである。
【００２３】
前記ナノドットは、複数層構造を持つ。
【００２４】
本発明の他の実施形態によれば、離隔した第１及び第２不純物領域を備える基板と、前記第１及び第２不純物領域間の前記基板上に形成されたトンネリング膜と、前記トンネリング膜上に形成された、トラップサイトを持つ球状のナノシェルを供える電荷トラップ層と、前記電荷トラップ層を覆う遮断層と、前記遮断層上に形成されたゲート電極と、を備える不揮発性メモリ素子を提供する。
【００２５】
かかるメモリ素子で前記ナノシェルはグラフェンシェルでありうる。
【００２６】
前記ナノシェルは、電荷トラップ機能と黒鉛化触媒機能とを持つ金属で満たされている。このとき、前記金属は、Ｎｉ、Ｃｏ、Ｆｅ、Ｐｔ、Ａｕ、Ａｌ、Ｃｒ、Ｃｕ、Ｍｇ、Ｍｎ、Ｍｏ、Ｒｈ、Ｓｉ、Ｔａ、Ｔｉ、Ｗ、Ｕ、Ｖ及びＺｒからなる群から選択されたいずれか一つである。
【００２７】
また、前記ナノシェルは、電荷トラップ機能を持つ金属で満たされている。
【００２８】
本発明のさらに他の実施形態によれば、基板上にトンネリング膜を形成する工程と、前記トンネリング膜上にトラップサイトを持つ球状のナノシェルを備える電荷トラップ層を形成する工程と、前記電荷トラップ層を遮断層で覆う工程と、前記遮断層上にゲート電極を形成する工程と、前記ゲート電極上にゲート領域を限定するマスクを形成する工程と、前記マスクの周囲を前記基板が露出されるまでエッチングする工程と、前記マスクを除去する工程と、前記基板にソース及びドレインを形成する工程と、を含む不揮発性メモリ素子の製造方法を提供する。
【００２９】
この製造方法で、前記ナノシェルは、電荷トラップと黒鉛化触媒機能とを持つ金属とで満たされているか、電荷トラップ機能を持つ金属で満たされている。かつ、前記ナノシェルはグラフェンシェルでありうる。
【００３０】
前記電荷トラップ層を形成する工程は、前記トンネリング膜上にその表面が前記ナノシェルでコーティングされたコアを形成する工程と、前記コアを除去する工程と、を含む。
【００３１】
前記ナノシェルが電荷トラップ機能と黒鉛化触媒機能とを持つ金属で満たされている場合に、前記電荷トラップ層を形成する工程は、前記トンネリング膜上に前記金属を含むコアを形成する工程と、前記トンネリング膜上に前記コアを覆うポリマーを形成する工程と、前記トンネリング膜上に形成されたポリマーが除去されるほど前記基板を熱処理する工程と、を含む。
【００３２】
前記ナノシェルが電荷トラップ機能を持つ金属で満たされている場合に、前記電荷トラップ層を形成する工程は、前記トンネリング膜上に前記金属を含み、その表面が黒鉛化触媒物質でコーティングされたコアを形成する工程と、前記トンネリング膜上に前記コアを覆うポリマーを形成する工程と、前記トンネリング膜上に形成されたポリマーが除去されるほど前記基板を熱処理する工程と、を含む。
【００３３】
前記ナノシェルは複数層で形成されうる。
【発明を実施するための最良の形態】
【００３４】
以下、本発明の実施形態によるナノドット形成方法と、ナノドットを備えるメモリ素子の製造方法、ナノドットを備えるチャージトラップ層及びこれを備えるメモリ素子を、添付した図面を参照して詳細に説明する。この過程で図面に示した層や領域などの厚さは明細書の明確性のために誇張して示したものである。
【００３５】
まず、本発明の一実施形態によるナノドット形成方法について説明する。
【００３６】
図１を参照すれば、金属ナノドット１０を準備する。金属ナノドット１０は、チャージトラップを行えるほどの仕事関数を持っている。金属ナノドット１０の材料は、Ｎｉ、Ｃｏ、Ｆｅ、Ｐｔ、Ａｕ、Ａｌ、Ｃｒ、Ｃｕ、Ｍｇ、Ｍｎ、Ｍｏ、Ｒｈ、Ｓｉ、Ｔａ、Ｔｉ、Ｗ、Ｕ、Ｖ及びＺｒからなる群のうち選択されたいずれか一つでありうる。金属ナノドット１０は、黒鉛化触媒の機能を持つことができるが、その理由は後述する。
【００３７】
金属ナノドット１０を準備した後、ポリマーコーティング工程を実施する（Ｓ１）。この結果、金属ナノドット１０の表面にポリマー１２が塗布される。ポリマー１２は、例えば、オレイン酸、ステアリン酸、ノナン酸でありうる。ポリマー１２が塗布された金属ナノドット１０に、不活性雰囲気または還元性雰囲気下で熱処理を実施する（Ｓ２）。この時、熱処理は、例えば、４００℃〜７００℃でありうる。第２工程（Ｓ２）の熱処理を通じて黒鉛化触媒によってポリマー１２が熱分解され、その結果、金属ナノドット１０の表面はグラフェン層１４（またはグラフェンシェル）で覆われる。これにより、表面がグラフェン層で覆われたナノドット２０が形成される。
【００３８】
金属ナノドット１０が黒鉛化触媒機能を行うこともあるが、黒鉛化触媒機能のための別途のコーティング膜を使用することもある。例えば、金属ナノドット１０に黒鉛化触媒に関与しない物質を使用し、金属ナノドット１０の表面を、黒鉛化触媒として使われる物質膜（図示せず）でコーティングできる。そして、前記物質膜をポリマー１２でコーティングした後、前記の第２工程（Ｓ２）の熱処理を行うことができる。この場合にも第２工程（Ｓ２）の熱処理後に得られる結果物は同一である。
【００３９】
ポリマー１２の黒鉛化触媒として使われる前記物質膜としては、グラファイトを合成するか、炭化反応を誘導したりカーボンナノチューブ（Ｃａｒｂｏｎ  Ｎａｎｏｔｕｂｅ：ＣＮＴ）を製造するのに使われる触媒を使用できる。かかる触媒の一例としては、Ｎｉ、Ｃｏ、Ｆｅ、Ｐｔ、Ａｕ、Ａｌ、Ｃｒ、Ｃｕ、Ｍｇ、Ｍｎ、Ｍｏ、Ｒｈ、Ｓｉ、Ｔａ、Ｔｉ、Ｗ、Ｕ、Ｖ及びＺｒのうちいずれか一つが使われうる。したがって、金属ナノドット１０がかかる触媒金属である場合には、前記黒鉛化触媒用物質膜は不要である。かかる触媒金属は、金属ナノドット１０のように単独で使われてもよいが、基板またはサポーターの一部に蒸着されたまたは結合された形態で使われてもよい。
【００４０】
次いで、グラフェン層１４がコーティングされたナノドット２０の金属成分を酸で溶かせば（Ｓ３）、グラフェン層１４はコア部分が空いているナノドットグラフェンシェルになる。ナノドット２０や前記ナノドットグラフェンシェルは、チャージトラップ型メモリ素子のトラップ層として使われうる。
【００４１】
一方、グラフェン層１４なしに金属ナノドット１０のみを利用する場合、耐熱性の強いＰｄ、Ａｕ、Ｉｒなどが金属ナノドットとして使われうるが、メモリ素子の集積度を高めるために、直径１〜１０ｎｍ程度の小さな金属粒子を使用できる。このように小さな粒子を使用する場合、後続高温工程で金属粒子の凝集により金属粒子の巨大化現象が起きる可能性がある。
【００４２】
すなわち、金属ナノドット１０を備えるメモリ素子を作るためには、トンネリング膜上に金属ナノドット１０を形成した後、遮断層とゲート電極とを順次に積層するが、遮断層やゲート電極を積層する時の工程温度または金属ナノドット１０を形成した以後のアニーリング工程が高温工程である時、金属ナノドット１０は、元来のサイズを維持できずに熱により広がりうる。これにより、金属ナノドットが凝集されてその機能を失う恐れがある。またメモリ素子は、高温条件でも長期間信頼性を維持できなければならないが、前記の金属ナノドット１０のみ使われる場合、前記高温条件で金属ナノドット１０は劣化しうる。
【００４３】
しかし、グラフェンは前記金属ナノドット１０の材料に比べて熱的に安定しており、耐熱性もはるかに優秀である。またグラフェンは、金属成分の拡散を抑制できる。したがって、図１に示したように、その表面がグラフェン層１４でコーティングされたナノドット２０がメモリ素子のトラップ層として使われる場合、トラップ層の形成後の後続高温工程でのナノドット２０の凝集を防止できる。また、メモリ素子が高温条件に長期間ある時にもメモリ素子の信頼性を維持できる。すなわち、メモリ素子の高温信頼性を維持できる。また、グラフェンの仕事関数値は４．６６ｅＶほどであるが、この値は、金属ナノドット１０の材料であるＮｉ、Ｃｏ、Ｆｅ、Ｐｔ、Ａｕ、Ａｌ、Ｃｒ、Ｃｕ、Ｍｇ、Ｍｎ、Ｍｏ、Ｒｈ、Ｓｉ、Ｔａ、Ｔｉ、Ｗ、Ｕ、Ｖ及びＺｒなどの仕事関数値の範囲に属する。したがって、グラフェンは金属成分の拡散を抑制することもできるが、金属ナノドット１０と同様に電荷をトラップすることもできる。
【００４４】
これにより、グラフェンは、後続高温工程で金属ナノドット１０の金属成分が広がることを防止する拡散防止手段としてだけではなく、メモリ素子の動作時に金属ナノドット１０と共に電荷をトラップするトラップ手段として使われうる。もちろん、グラフェン層１４のみ使われる場合、グラフェンはトラップ手段として使われる。いずれも場合にもグラフェン層１４は単層または複層でありうる。
【００４５】
次いで、その表面がグラフェン層１４でコーティングされたナノドット２０を形成するために実施した実験例について説明する。
【００４６】
＜第１実験例＞
１．直径が３００マイクロメートル（μｍ）であるニッケル（Ｎｉ）粒子２０ｋｇを水１２０ｋｇに投入して４００ｒｐｍで１次攪拌した。
２．前記１次攪拌された溶液に、水４６．７ｋｇにオレイン酸１ｋｇを混合した溶液を投入した後、５時間４００ｒｐｍで２次攪拌した。
３．前記２次攪拌が終わった後、ポリマーコーティングされたＮｉ粉末溶液をフィルタペーパーに投入して真空雰囲気にすることによって、前記Ｎｉ粉末溶液から水を除去した。このようにしてポリマーコーティングされたＮｉ粉末を得た。
４．前記得られたＮｉ粉末を真空雰囲気及び６０℃で１２時間加熱することによって、コーティングされたＮｉ粉末の表面に残留する水を除去した。
５．乾燥が完了したポリマーコーティングされたＮｉ粉末を窒素雰囲気及び５００℃で熱処理した。このようにして、表面がグラフェンでコーティングされたＮｉ粉末を得た。
【００４７】
図２は、前記第１実験例に使用した、表面がグラフェンでコーティングされていないＮｉ粉末を示す。図２でＮｉナノドットなどを見ることができる。
【００４８】
図３は、ポリマーコーティングされたＮｉ粉末を熱処理して得た、グラフェンがコーティングされたＮｉ粉末の表面状態を示す。図３で顆粒一つ一つは、その表面にグラフェンがコーティングされたＮｉナノドットを示す。
【００４９】
図４は、図３に示したＮｉ粉末で、各Ｎｉナノドットの表面にコーティングされたグラフェン層１４に対する透過型電子顕微鏡（Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ：ＴＥＭ）写真を示す。
【００５０】
図４を参照すれば、グラフェン層１４はその厚さが７ｎｍほどであり、２０層ほどの単一グラフェン層が積層されてなることが分かる。
【００５１】
前記第１実験例で得られた、表面にグラフェン層がコーティングされたＮｉ粉末を０．１モル（Ｍ）濃度の塩化水素（ＨＣｌ）溶液に２４時間ほど浸漬すれば、グラフェン層内側のＮｉが溶けて出る。この結果、内側に金属ナノドットを備えていないグラフェン層１４、すなわち、グラフェンシェルが得られる。図５は、このように得た球状のグラフェンシェルを示す。
【００５２】
＜第２実験例＞
４００ｇのオレイン酸を使用した。他の条件は、前記第１実験例と同一にした。第２実験例で２ｎｍ厚さのグラフェン層１４が形成された。
【００５３】
＜第３実験例＞
６００ｇのオレイン酸を使用した。他の条件は、前記第１実験例と同一にした。第３実験例で３ｎｍ厚さのグラフェン層１４が形成された。
【００５４】
＜第４実験例＞
２ｋｇのオレイン酸を使用した。他の条件は、前記第１実験例と同一にした。第４実験例で１０ｎｍ厚さのグラフェン層１４が形成された。
【００５５】
このようなナノドット形成方法を通じてナノドット表面にコーティングされるグラフェン層のコーティング量を精密に制御できるので、微量及び大量コーティングが可能である。また、グラフェン層のコーティングはナノドットの表面全体で同時に進むので、グラフェン層を均一な厚さで形成できる。
【００５６】
＜第５実験例＞
第５実験例は、第１実験例で得た、表面がグラフェン層１４でコーティングされたＮｉ粒子（以下、第１粒子）の熱安定性を評価するための耐熱特性、すなわち、熱収縮特性を測定したものである。第５実験例では、前記第１粒子に対する測定結果と比較するために、その表面にグラフェン層がコーティングされていない、第１実験例で使われたＮｉ粒子（以下、第２粒子）に対する耐熱特性も測定した。
【００５７】
前記第１及び第２粒子の熱収縮特性を測定するために、各粒子をプレスモールドに投入して圧力を加えて第１及び第２成形体を作った。前記第１成形体は前記第１粒子を含み、前記第２成形体は前記第２粒子を含む。前記第１及び第２成形体は熱処理前に与えられた長さ（Ｌｏ）を持つ。前記第１及び第２成形体を窒素雰囲気で分当たり１０℃（１０℃／分）の速度で温度を高めつつ熱による収縮程度を評価した。
【００５８】
図６は、前記第５実験例の結果を示す。
【００５９】
図６で第１グラフＧ１は、前記第１成形体に対する結果であり、第２グラフＧ２は、前記第２成形体に対する結果である。
【００６０】
図６の第１及び第２グラフＧ１、Ｇ２を比較すれば、前記第２粒子を含む前記第２成形体の場合、４００℃程度で粒子の収縮が始まった。一方、前記第１成形体の場合、１０００℃程度で粒子が収縮し始まった。
【００６１】
図６のこのような結果を通じて、表面がグラフェン層でコーティングされたナノドットの熱安定性が、そうでないナノドットの熱安定性より改善されていることが分かる。また、グラフェン層でコーティングされたナノドットの場合、１０００℃程度でナノドットが収縮されるため、メモリ素子の製造工程でトラップ層としてナノドット２０が形成された後の後続熱処理を、急速熱処理（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ：ＲＴＡ）工程を利用して実施できるということを示唆する。
【００６２】
次いで、前述したナノドット形成方法で形成されたナノドットをトラップ層として備えるチャージトラップ型半導体メモリ素子について説明する。
【００６３】
図７を参照すれば、離隔した第１及び第２不純物領域４２、４４が基板４０に存在する。第１及び第２不純物領域４２、４４のうち一つはソース領域であり、残りはドレイン領域でありうる。第１及び第２不純物領域４２、４４間の基板４０上にゲート積層物（ＧＳ）が存在する。ゲート積層物（ＧＳ）は、基板４０上に順次に積層されたトンネリング膜４６、電荷トラップ層４８、遮断層５０及びゲート電極５２を備える。トンネリング膜４６はシリコン酸化物層であり、遮断層５０は酸化物層、例えば、アルミニウム酸化物層でありうる。電荷トラップ層４８は複数のナノドット４８ａを備えることができる。電荷トラップ層４８は、複数のナノドット４８ａを単層または複層で備えることができる。ナノドット４８ａは、コアＣ１とコアＣ１の表面を覆うグラフェン層Ｃ２とを備える。グラフェン層Ｃ２は球状のナノシェルの一形態になりうる。グラフェン層Ｃ２は、コアＣ１の金属粒子の広がりを抑制する手段であり、かつ電荷トラップ手段でもある。また、グラフェン層Ｃ２はその耐熱特性がコアＣ１物質より優秀である。したがって、後続熱処理工程でナノドット４８ａが凝集されて巨大化されることを防止できる。また、完成されたメモリ素子の場合、高温条件でのナノドットの凝集を防止できるので、高温条件でもデータ信頼性を維持できる。ナノドット４８ａは前述したナノドット形成方法で形成されたものでありうる。電荷は、グラフェン層Ｃ２及び／またはコアＣ１にトラップされうる。コアＣ１は、例えば、Ｎｉ、Ｃｏ、Ｆｅ、Ｐｔ、Ａｕ、Ａｌ、Ｃｒ、Ｃｕ、Ｍｇ、Ｍｎ、Ｍｏ、Ｒｈ、Ｓｉ、Ｔａ、Ｔｉ、Ｗ、Ｕ、Ｖ及びＺｒドットからなる群のうち選択されたいずれか一つでありうる。
【００６４】
一方、グラフェン層Ｃ２が電荷トラップを行えるので、電荷トラップ層４８はコアＣ１なしにグラフェン層Ｃ２あるいはグラフェンシェルのみ備えてもうよい。図８は、この場合を示したものであり、グラフェン層Ｃ２のみを備える電荷トラップ層４８ｂを示す。
【００６５】
また、ナノドット４８ａは、トンネリング膜４６のように２次元平面上に備えられてもよいが、立体構造物の表面に備えられてもよい。例えば、ナノドット４８ａが備えられる箇所にトレンチを形成し、前記トレンチを満たすようにナノドット４８ａを備えてもよい。また、ナノドット４８ａは水平に配列されているが、垂直に配列されてもよい。例えば、ナノドット４８ａは垂直型ＮＡＮＤ構造のメモリで電荷トラップ手段として使われることもある。
【００６６】
また、グラフェン層Ｃ２は順次に積層された複数のグラフェンシートを備えることができる。
【００６７】
次いで、図７または図８のメモリ素子の製造方法を図９ないし図１５を参照して説明する。
【００６８】
図９を参照すれば、基板４０上にトンネリング膜４６を形成する。トンネリング膜４６は、例えば、シリコン酸化膜で形成できる。トンネリング膜４６は、同等な役割を行う他の絶縁膜で形成してもよい。トンネリング膜４６上に複数のナノドット４８ａを備える電荷トラップ層４８を形成する。ナノドット４８ａは、コアＣ１とその表面にコーティングされたグラフェン層Ｃ２とを備える。グラフェン層Ｃ２は、多様な種類の球状ナノシェルの一例として形成されたものである。したがって、グラフェン層Ｃ２の代わりに他のナノシェルが形成されてもよい。ナノドット４８ａを備える電荷トラップ層４８は、グラフェン層Ｃ２がコーティングされた金属ナノドットを別途に形成した後、これをトンネリング膜４６上にコーティングして形成できる。この時、グラフェン層Ｃ２がコーティングされた金属ナノドットをトンネリング膜４６上にコーティングするときにスピンコーティング法やＬＢ（Ｌａｎｇｍｕｉｒ−Ｂｌａｄｇｅｔｔ）法が利用されうる。
【００６９】
このように電荷トラップ層４８を形成した後、希釈された塩化水素（ＨＣｌ）のような酸性溶液を利用してナノドット４８ａのコアＣ１を溶かして除去できる。この結果、トンネリング膜４６上には図１３に示したように、グラフェン層Ｃ２のみを備える電荷トラップ層５１が形成される。図１３の場合、電荷トラップはグラフェン層Ｃ２で形成される。
【００７０】
電荷トラップ層４８は他の方法で形成してもよい。
【００７１】
例えば、図１４に示したように、トンネリング膜４６上にコアＣ１、すなわち、黒鉛化触媒機能と電荷トラップ機能とを持つナノ金属粒子をコーティングする。前記ナノ金属粒子は前述した通りである。コアＣ１は別途に形成でき、スピンコーティング法やＬＢ法などでトンネリング膜４６上にコーティングできる。トンネリング膜４６上に、コアＣ１の露出された表面を覆うポリマー６５を形成する。
【００７２】
コアＣ１のような黒鉛化触媒上に塗布されるポリマー６５は、原理的に炭素を含むいずれかの構造及び組成のポリマーでありうる。但し、緻密なグラフェン層を形成するためにポリマー６５の密度が緻密であるほどよい。
【００７３】
一般的に、ポリマーをスピンコーティング法やディップコーティング法を利用して塗布する場合、ポリマーは非規則的に配列され、分子的に見た時、非規則的なネットワーク構造をなすため、緻密な構造を形成できない恐れがある。
【００７４】
一方、ポリマーを利用して黒鉛化触媒上に自己集合（self-assembly）膜を形成する場合、ポリマーは黒鉛化触媒の表面に垂直な方向に規則的に配列されるため、密度の非常に高い自己集合膜を形成できる。図１６はこの場合を示す。
【００７５】
図１６を参照すれば、黒鉛化触媒機能を持つコアＣ１の表面はポリマー７５でコーティングされている。コアＣ１及びポリマー７５の一部を拡大して示した部分Ｅ１を見れば、コアＣ１の表面に垂直な方向に親水性ポリマー７５ａと疎水性ポリマー７５ｂとが順に連結されている。疎水性ポリマー７５ｂに他の疎水性ポリマー（図示せず）が連結され、前記他の疎水性ポリマーに他の親水性ポリマー（図示せず）が連結されうる。これらのポリマー連結構造は反復されうる。
【００７６】
図１６のポリマー７５のように、コアＣ１の表面に垂直な方向に自己集合膜を形成するポリマーの種類は多様である。これらのポリマーは、ＬＢ法、ディップコーティング法、スピンコーティング法、蒸発脱水法などでコアＣ１のような黒鉛化触媒表面に配列できる。この時、配列されるポリマーの分子量、ポリマーの厚さまたは自己集合膜の層数は所望のグラフェン層の層数によって調節できる。
【００７７】
次いで、図１４の工程をさらに説明する。ポリマー６５を形成した後、基板４０を所定の温度で熱処理する。この時、熱処理は不活性雰囲気または還元雰囲気の炉で実施できる。かかる熱処理の熱源としては、放射熱、レーザーまたはＩＲ（Ｉｎｆｒａｒｅｄ  Ｒａｙｓ）を利用できるが、ポリマー６５の黒鉛化を誘導できるならば、いかなる熱源も使用できる。ポリマーによって、前記熱処理温度は４００℃から２０００℃以上まで制御できる。ポリマー６５形成後の前記熱処理結果、コアＣ１の黒鉛化触媒機能によりコアＣ１表面を覆うポリマー６５ｂは、図１５に示したようにグラフェン層Ｃ３になり、トンネリング膜４６の表面に形成されたポリマー６５ａは熱分解されて除去される。これにより、図１５に示したように、トンネリング膜４６上に、コアＣ１とコアＣ１の露出された表面を覆うグラフェン層Ｃ３とで形成されたナノドット４８ｃが形成される。ナノドット４８ｃは電荷トラップ層５８をなす。
【００７８】
図１５の結果物に対して、酸性溶液を利用してナノドット４８ｃからコアＣ１を除去できるが、この時は、電荷トラップ層５８はグラフェン層Ｃ３のみを備える。
【００７９】
次いで、図９の電荷トラップ層４８の形成後の工程を説明する。
【００８０】
図１０を参照すれば、トンネリング膜４６上に電荷トラップ層４８を覆う遮断層５０を形成する。遮断層５０は、電荷トラップ過程で電荷がゲート電極５２に移動することを防止する。遮断層５０は酸化物層で形成できるが、例えば、アルミニウム酸化物層で形成できる。遮断層５０上にゲート電極５２を形成する。ゲート電極５２上にゲート領域を限定するマスク６０を形成する。マスク６０は、感光膜パターンまたはハードマスクでありうる。マスク６０周囲のゲート電極５２、遮断層５０、電荷トラップ層４８及びトンネリング膜４６を順次にエッチングする。このようなエッチングは基板４０が露出されるまで実施する。このようなエッチングにより、図１１に示したように、基板４０の所定領域上には、前記エッチング後に残ったゲート電極５２、遮断層５０、電荷トラップ層４８及びトンネリング膜４６を備えるゲート積層物（ＧＳ）が形成される。前記エッチング後、マスク６０を除去できる。マスク６０は、図１２に示したように、基板４０に第１及び第２不純物領域４２、４４を形成した後、除去してもよい。次いで、マスク６０が存在する状態で、またはマスク６０を除去した状態で基板４０にドーピングされた不純物と反対タイプの不純物を基板４０に注入する。この結果、図１２に示したように、ゲート積層物（ＧＳ）を介して基板４０に第１及び第２不純物領域４２、４４が形成される。
【００８１】
一方、電荷トラップ層４８のナノドット４８ａのコアＣ１が、電荷トラップ機能のみを有し、黒鉛化触媒機能はないナノ金属粒子（以下、第１金属粒子）でありうるが、この時は、図１７に示したような方法で電荷トラップ層を形成できる。
【００８２】
図１７を参照すれば、第１金属粒子９０の表面を、黒鉛化触媒機能のある物質膜９２でコーティングする。物質膜９２表面をポリマー９４でコーティングする。以後、ポリマー９４がコーティングされた結果物を熱処理すれば、ポリマー９４と物質膜９２との反応で、第１金属粒子９０の表面はグラフェン層９６でコーティングされる。
【００８３】
前記の説明で多くの事項が具体的に記載されているが、これらは発明の範囲を限定するものというより、望ましい実施形態の例示として解釈されねばならない。例えば、当業者ならば、絶縁層を介して上下に複層の電荷トラップ層を構成することもできるであろう。また、水平に分離された形態で電荷トラップ層を構成することもできるであろう。また、グラフェンシェルを得るために塩化水素以外の他の酸性溶液を使用することもできるであろう。したがって、本発明の範囲は説明された実施形態によって定められるものではなく、特許請求の範囲に記載された技術的思想により定められねばならない。
【産業上の利用可能性】
【００８４】
本発明は、半導体メモリ素子関連の技術分野に好適に用いられる。
【図面の簡単な説明】
【００８５】
【図１】本発明の実施形態によるナノドット形成方法を示す模式図である。
【図２】ナノドット形成のための第１実験例に使われたＮｉ粉末の走査型電子顕微鏡（Ｓｃａｎｎｉｎｇ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ：ＳＥＭ）写真である。
【図３】ナノドット形成のための第１実験例で、表面にグラフェン層（グラフェンシェル）がコーティングされたＮｉ粉末の走査型電子顕微鏡写真である。
【図４】図３のグラフェン層がコーティングされたＮｉ粉末の表層に対するＴＥＭ写真である。
【図５】第１実験例で形成した、表面がグラフェン層をＯコーティングされたＮｉ粉末からＮｉが除去されてグラフェン層（グラフェンシェル）だけ残った態様を示す透過型電子顕微鏡写真である。
【図６】その表面がグラフェン層でコーティングされたＮｉ粒子とグラフェン層でコーティングされていないＮｉ粒子間の熱収縮特性を示すグラフである。
【図７】本発明の実施形態による半導体メモリ素子の断面図である。
【図８】図７のメモリ素子の電荷トラップ層が中空の球状のグラフェン層（グラフェンシェル）のみ備える場合を示す断面図である。
【図９】本発明の実施形態による半導体メモリ素子の製造方法を工程別に示す断面図である。
【図１０】本発明の実施形態による半導体メモリ素子の製造方法を工程別に示す断面図である。
【図１１】本発明の実施形態による半導体メモリ素子の製造方法を工程別に示す断面図である。
【図１２】本発明の実施形態による半導体メモリ素子の製造方法を工程別に示す断面図である。
【図１３】本発明の実施形態による半導体メモリ素子の製造方法を工程別に示す断面図である。
【図１４】本発明の実施形態による半導体メモリ素子の製造方法を工程別に示す断面図である。
【図１５】本発明の実施形態による半導体メモリ素子の製造方法を工程別に示す断面図である。
【図１６】ポリマーが黒鉛化触媒の表面に垂直な方向に規則的に配列された場合を示す模式図である。
【図１７】グラフェン層がコーティングされる金属ナノ粒子が黒鉛化触媒機能を持っていない時、金属ナノ粒子の表面にグラフェン層を形成する例を示す模式図である。
【符号の説明】
【００８６】
１０  金属ナノドット
１２  ポリマー
１４  グラフェン層
２０  ナノドット
【図１】
0005596283.tif 000002
【図６】
0005596283.tif 000003
【図７】
0005596283.tif 000004
【図８】
0005596283.tif 000005
【図９】
0005596283.tif 000006
【図１０】
0005596283.tif 000007
【図１１】
0005596283.tif 000008
【図１２】
0005596283.tif 000009
【図１３】
0005596283.tif 000010
【図１４】
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【図１５】
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【図１６】
0005596283.tif 000013
【図１７】
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【図２】
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【図３】
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【図４】
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【図５】
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