(57)【特許請求の範囲】
【請求項１】
ｎ型半導体基板の一方の主面上に、主面に垂直方向に形成される複数のｎ型カラムおよびｐ型カラムがそれぞれ主面に沿った方向に繰り返し並列配置される超接合構造を有するエピタキシャル層を多段エピタキシャル方式により形成する半導体装置の製造方法において、前記多段エピタキシャル方式が、前記ｎ型半導体基板の一方の主面上にｎ型バッファ層となるエピタキシャル層を備えるエピタキシャル半導体基板に、ｎ型イオンを全面にイオン注入する第一工程、所定のマスクをパターニング後、ｐ型イオン注入層の平均不純物濃度がｎ型イオン注入層の平均不純物濃度より過剰になるようにｐ型イオン注入する第二工程、サーマルドナーとなる元素を導入する第三工程、ノンドープ層半導体層をエピタキシャル成長により形成する第四工程を備え、さらに前記第一工程以降前記第四工程までを一段目とし、所要の段数繰り返し積層し、積層された同型イオン注入層同士を相互に連結させて前記複数のｎ型カラムおよびｐ型カラムを形成した後、該ｎ型カラムおよびｐ型カラムの表層に所要の半導体領域を形成する工程、該半導体領域の表面に接触する金属電極を形成して半導体素子耐圧を測定する工程、該半導体素子の測定耐圧に対応する前記ｎ型カラムおよびｐ型カラムの不純物量比を求める工程、前記ｎ型カラムおよびｐ型カラムの不純物量比をほぼ１．０にするために追加が必要なｎ型不純物濃度を求める工程、前記元素のドナー化熱処理条件を決める工程、該元素のドナー化熱処理条件を施す工程を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記サーマルドナーとなる元素として、酸素を、イオン注入もしくは酸素雰囲気における熱処理により前記エピタキシャル層に導入することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記サーマルドナーとなる元素として、水素または窒素を、イオン注入により前記エピタキシャル層に導入することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
前記元素のドナー化熱処理温度が６００℃以下であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項５】
請求項１ないし４のいずれか一項に記載の半導体装置の製造方法により製造された半導体装置において、前記複数のｎ型カラムおよびｐ型カラムがそれぞれ主面に沿った方向に繰り返し並列配置される超接合構造にドナー化した前記サーマルドナーを１×１０13ｃｍ-3から１×１０16ｃｍ-3含むことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電力用半導体装置に関する。さらに詳しくは超接合（Ｓｕｐｅｒ  Ｊｕｎｃｔｉｏｎ：ＳＪ−）ＭＯＳＦＥＴに関する。
【背景技術】
【０００２】
超接合構造を利用して従来の特性限界を破るようなＭＯＳＦＥＴが開発されている。その超接合構造を形成するための一方法である多段エピタキシャル方式は、半導体基板上にエピタキシャル層を何回かに分けて成長させ、各エピタキシャル層に所定のパターニングおよびイオン注入によって半導体基板の主面に平行な方向に繰り返し交互に隣接するｐ型領域およびｎ型領域を形成する方法である。この多段エピタキシャル方式によれば、エピタキシャル成長および同じパターニングおよびイオン注入プロセスの繰り返しによってｐ型領域およびｎ型領域を所定の厚みに積層してなるｐｎカラムを形成して超接合構造とし、さらに、そのｐｎカラムの上部に所要の位置合わせをしてＭＯＳ構造を形成すれば、低オン抵抗のＭＯＳＦＥＴを製造することができる。
【０００３】
また、超接合構造を形成するための異なる方法であるトレンチ埋め込みエピタキシャル方式は、ｎ型エピタキシャル基板に、主面に垂直方向で高アスペクト比のトレンチを形成し、このトレンチ内にエピタキシャル成長法によりｐ型シリコンで埋め込むことで、前述と同様の構成のｐｎカラムを形成する方法である。
【０００４】
いずれの超接合構造を形成する製造方法においても、ｐ型カラムとｎ型カラムの不純物量比（以降ｐ／ｎ比と略記）の正確な制御が非常に重要である。図１はｐ／ｎ比と耐圧の関係を示す図であり、ｐ／ｎ比の１．０からのズレとともにズレの前後の方向で耐圧が急激に低下することを示している。つまり、良好な耐圧特性を得るためには、ｐ／ｎ比を出来るだけ１．０に近づけることが必要である。多段エピタキシャル方式でｐ／ｎ比を制御するためには、ボロンおよびリンのイオン注入ドーズ量の管理、およびイオン注入マスクを形成するためのパターニング精度の管理が重要である。一方、トレンチ埋め込みエピタキシャル方式では、トレンチ幅やトレンチ側壁角度などの形状の管理、および埋め込みｐエピタキシャル層のドーパント濃度の管理が重要である。しかしながら、いずれの方式でもｐ／ｎ比の１．０からのズレ量を常に極小に抑えることは困難であり、ある程度のズレを見込んでピーク耐圧を高めに設計する必要がある。ｐ／ｎ比の１．０からのズレには、ウエハ面内でのｐ／ｎ比バラツキ、ウエハ間でのｐ／ｎ比バラツキ、さらに製造ロット間でのｐ／ｎ比バラツキがある。ウエハ間およびロット間のｐ／ｎ比バラツキは、イオン注入装置やエピタキシャル炉のコンディションの経時変化などに起因し、ウエハ間のｐ／ｎ比の変動を常に数％以内に収めるような管理は難しい。エピタキシャル層の厚さを厚く（多段エピタキシャル方式ではエピタキシャル段数を増や）したり、ｐ型カラムおよびｎ型カラムのドーピング濃度を低くしたりすることで、ピーク耐圧を高くすることができる。しかしながら、このような方法でピーク耐圧を向上させると、耐圧とオン抵抗のトレードオフ関係により単位面積オン抵抗も上昇してしまう。この結果、ある規格の抵抗値を満たすチップのサイズが大型化し、チップ当たりの製造コストが上昇する。
【０００５】
なお、逆阻止型のＩＧＢＴにおいて、ｎ型バッファ層を酸素のドナー化処理により形成することが記載されている（特許文献１）。また、酸素のドナー化に関する記載が見られる（特許文献２）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００４−１８６６２０号公報
【特許文献２】特開２００６−４９６００号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
前述のように、超接合構造において良好な耐圧特性を得るためには、隣り合うｐ型およびｎ型カラムの不純物量を正確に等しくする必要がある。不純物量を正確に制御できればピーク耐圧をむやみに高く設計する必要が無くなり、従って単位面積オン抵抗が高くなるという問題も解消される。
【０００８】
しかしながら、どのように製造ライン設備の管理を厳密に行っても、ウエハ間の不純物量の変動を極めて小さく抑えることは通常困難であるので、これらの方法とは異なる手法でｐ／ｎ比を精密に制御できるようにしなければならない。またｐ／ｎ比を厳密に制御するには、その前にｐ／ｎ比を正確に測定できるようにしなければならない。
【０００９】
本発明は、以上述べた点に鑑みてなされたものであり、本発明の目的は、超接合構造を有する半導体装置で、耐圧低下を見込んで、目的の定格耐圧値よりも大幅に高い耐圧設計としなくても、高い耐圧良品率を確保することができ、単位面積オン抵抗を低くすることができ、チップサイズを縮小することができる半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００１０】
前記発明の目的を達成するために、本発明では、ｎ型半導体基板の一方の主面上に、主面に垂直方向に形成される複数のｎ型カラムおよびｐ型カラムがそれぞれ主面に沿った方向に繰り返し並列配置される超接合構造を有するエピタキシャル層を多段エピタキシャル方式により形成する半導体装置の製造方法において、前記多段エピタキシャル方式が、前記ｎ型半導体基板の一方の主面上にｎ型バッファ層となるエピタキシャル層を備えるエピタキシャル半導体基板に、ｎ型イオンを全面にイオン注入する第一工程、所定のマスクをパターニング後、ｐ型イオン注入層の平均不純物濃度がｎ型イオン注入層の平均不純物濃度より過剰になるようにｐ型イオン注入する第二工程、サーマルドナーとなる元素を導入する第三工程、ノンドープ層半導体層をエピタキシャル成長により形成する第四工程を備え、さらに前記第一工程以降前記第四工程までを一段目とし、所要の段数繰り返し積層し、積層された同型イオン注入層同士を相互に連結させて前記複数のｎ型カラムおよびｐ型カラムを形成した後、該ｎ型カラムおよびｐ型カラムの表層に所要の半導体領域を形成する工程、該半導体領域の表面に接触する金属電極を形成して半導体素子耐圧を測定する工程、該半導体素子の測定耐圧に対応する前記ｎ型カラムおよびｐ型カラムの不純物量比を求める工程、前記ｎ型カラムおよびｐ型カラムの不純物量比をほぼ１．０にするために追加が必要なｎ型不純物量を求める工程、前記元素のドナー化熱処理条件を決める工程、該元素のドナー化熱処理条件を施す工程を有する半導体装置の製造方法とする。
【００１１】
本発明では、前記サーマルドナーとなる元素として、酸素を、イオン注入もしくは酸素雰囲気における熱処理により前記エピタキシャル層に導入することも好ましい。
また、前記サーマルドナーとなる元素として、水素または窒素を、イオン注入により前記エピタキシャル層に導入することも好ましい。
【００１２】
さらに、前記元素のドナー化熱処理温度が６００℃以下である半導体装置の製造方法とすることも望ましい。
また、本発明の製造方法により製造された半導体装置において、前記複数のｎ型カラムおよびｐ型カラムがそれぞれ主面に沿った方向に繰り返し並列配置される超接合構造にドナー化したサーマルドナーを１×１０13ｃｍ-3から１×１０16ｃｍ-3含む半導体装置とする。
【発明の効果】
【００１３】
本発明によれば、超接合構造を有する半導体装置で、耐圧低下を見込んで、目的の定格耐圧値よりも大幅に高い耐圧設計としなくても、高い耐圧良品率を確保することができ、単位面積オン抵抗を低くすることができ、チップサイズを縮小することができる半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【００１４】
【図１】超接合構造のｐ型カラムとｎ型カラムの不純物量比（ｐ／ｎ比）と耐圧の関係図である。
【図２】熱処理条件とドナー化量の関係図である。
【図３】本発明による６００Ｖ  ＳＪ−ＭＯＳＦＥＴの主要な製造工程を示す要部断面図である（その１）。
【図４】本発明による６００Ｖ  ＳＪ−ＭＯＳＦＥＴの主要な製造工程を示す要部断面図である（その２）。
【図５】本発明による６００Ｖ  ＳＪ−ＭＯＳＦＥＴの主要な製造工程を示す要部断面図である（その３）。
【図６】本発明の実施例１にかかる超接合構造のｐ型カラムとｎ型カラムの不純物量比（ｐ／ｎ比）と耐圧の関係図である。
【発明を実施するための形態】
【００１５】
以下、本発明の半導体装置の製造方法にかかる実施例について図面を参照して詳細に説明する。本発明は下記実施例および図面の記載に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００１６】
本発明では、ｐｎカラムを形成した超接合構造領域に酸素、水素、窒素などのドナー化され得る元素をあらかじめ導入しておく工程を設けることが重要である。通常は、耐圧、オン抵抗特性の観点から最も好ましいことが知られている、ｐ型カラムおよびｎ型カラムの不純物量比（ｐ／ｎ比）が１．０に、できるだけ近づけるようにドーピングされるが、本発明では、ｐ／ｎの不純物量比を若干ｐ型過剰になるように、ボロンおよびリンをドーピングしておく。その過剰の程度は、種々の工程バラツキ、ウエハ内またはウエハ間バラツキによりｎ型不純物量が多くなった場合でも、ｐ／ｎ比はｐ過剰側になる濃度比の関係を維持するようにそれぞれの不純物量を決めることが望ましい。表面側に金属電極構造を形成した後、素子の耐圧を測定する。ｎ型カラムのｎ型濃度よりもｐ型カラムのｐ型濃度が過剰になるように設定されているので、実測耐圧が予め予測される耐圧より低耐圧の場合もあり得る。この実測耐圧を基に、図１により、ｐ／ｎ比が１．０のときに対応する最高耐圧を得るために、ｐ／ｎ比をｎ過剰側にシフトさせる必要な追加ドナー量を導き出せる。次に、導入された酸素をドナー化する際の、ドナー量と熱処理時間との関係を示す図２を用いて、前記追加ドナー量から、ｐ／ｎ比をｐ過剰側からジャストバランス条件、すなわちｐ／ｎ比を１．０にシフトさせるような熱処理条件を決める。この熱処理条件によりｐ／ｎ比を１．０にシフトさせるに足りるサーマルドナー量を形成することができる。
【００１７】
具体的には、まず、前述したように、予め測定しておいたｐ／ｎ比と耐圧との関係図１を用い、素子耐圧を実測することによって最も正確にｐ／ｎ比を測定する。
一方、３５０℃〜６００℃程度の温度で数十分〜数時間アニールすると、予め、エピタキシャル層に導入しておいた酸素、水素、窒素などの元素からサーマルドナーが形成される。ドナー量は図２に示すように熱処理の温度および時間に依存することが分かっている。この図２を用いれば、熱処理時間（アニール時間）を制御することによって、エピタキシャル層中に形成されるサーマルドナー量を求めることができる。
【００１８】
前述のように耐圧測定から正確なｐ／ｎ比が分かれば、ｐ／ｎ比を１．０に調整するために必要なサーマルドナー量を決定することができ、このサーマルドナー量を形成するための熱処理条件を決めることができる。
【００１９】
前記耐圧測定から決定される熱処理条件により形成されるサーマルドナーによってｎ型不純物量を高くしてｐ／ｎ比を１．０にする。実測耐圧と設計耐圧（図１の破線）とに大きな違いがなく、従来の製造方法であれば、ウエハによっては実測耐圧が設計耐圧を下回る場合もあるという程度の場合、表面金属電極形成後の耐圧測定結果によりｐ／ｎ比を適宜調整し、実測耐圧を設計耐圧以上にすることも可能である。これにより単位面積当たりのオン抵抗が低減した半導体装置とすることができる。
【実施例１】
【００２０】
図３〜図５に、本発明の半導体装置の製造方法の実施例１として、多段エピタキシャル方式で超接合構造を形成した６００Ｖ耐圧のＳＪ−ＭＯＳＦＥＴの主要な製造工程の要部断面図を示す。厚さ６２５μｍの低抵抗ｎ型半導体基板１に１５μｍ厚で平均不純物濃度３×１０15ｃｍ-3のｎ型バッファ層２をエピタキシャル成長させたウエハを基板材料とする（図３（ａ））。
【００２１】
熱酸化により厚さ５０ｎｍのスクリーン酸化膜３を成長させ、ドーズ量５×１０12ｃｍ-2、加速電圧１００ｋｅＶでリンイオン４をウエハ全面にイオン注入する（図３（ｂ））。レジスト５を塗布およびベークし、パターニングにより１２μｍのピッチで幅４μｍでストライプ状の平面形状に開口する（図３（ｃ））。開口部を通して、ドーズ量２．１×１０13ｃｍ-2、加速電圧１００ｋｅＶでボロンイオン６をイオン注入する（図３（ｄ））。
【００２２】
レジスト５を除去した後に、ウエハに酸素雰囲気中で１２００℃にて３０分の熱処理を加える。これにより、ウエハ表面に酸化膜７が成長すると同時に、１２００℃における酸素固溶限濃度である７×１０17ｃｍ-3の酸素８が導入される。また酸素８はシリコン中に拡散し、拡散距離は１０μｍほどである。この１２００℃３０分の高温熱処理の際には、同時に、前述のイオン注入層中のリンとボロンもシリコン中に拡散し、それぞれｎ型領域９とｐ型領域１０を形成する（図４（ｅ））。酸化膜７を除去し、洗浄後に５μｍのノンドープ半導体層１１をエピタキシャル法により成長させる（図４（ｆ））。前述した高温熱処理によってボロンおよびリンがシリコン中にドライブ拡散されているので、エピタキシャル成長前に水素ベーク処理がなされてもドーパント外方拡散が防止され、ウエハ面内およびウエハ間のｐ／ｎ比バラツキが低減される。
【００２３】
以上、説明したスクリーン酸化からエピタキシャル成長までの一連の工程を一段として、これを、さらに６段繰り返して積層し、相互に同導電型のカラムを厚さ方向に揃えると、ｐｎカラムからなる超接合構造が形成される。６段合計のエピタキシャル層厚はバッファ層２を含めて４５μｍとなる（図４（ｇ））。最後に酸素雰囲気中で１２００℃および３０分の熱処理を加える。さらにｐ型領域１０（イオン注入層）同士を縦方向（厚さ方向）に連結してｐ型カラム１２とするために、窒素雰囲気中で１１５０℃にて３時間のドライブを行い、ＳＪ基板工程が完了する。
【００２４】
前記１１５０℃、３時間のドライブ拡散により、ボロンが横方向にも拡散しｐ型カラム１２幅が増大すると共に、ｐ型カラム１２およびｎ型カラム１３の平均ネットドーピング濃度は減少する。ｐ型カラム１２の平均不純物濃度は３．３×１０15ｃｍ-3、ｎ型カラム１３の平均不純物濃度は３．０×１０15ｃｍ-3となり、ｐ／ｎ比ジャストバランスに対して平均ネットドーピング濃度は約１０％だけｐ型過剰となる（図４（ｈ））。
【００２５】
この後は標準的なプレーナ型ＤＭＯＳ工程により、ｐ型カラム１２と、ドレインまたはソース領域１６、ゲート絶縁膜１７、ゲート電極１８、ベース領域１５からなるＭＯＳセル１９のｐベース領域１５とがアラインされるようにＭＯＳセル構造を形成する。ＭＯＳセル１９上には層間絶縁膜を介して表面にアルミニウムをスパッタし、パターニング−エッチングによりベース領域１５、ドレインまたはソース領域１６表面に共通に接触する金属電極構造１４を形成する（図５（ｉ））。
【００２６】
前記金属電極構造１４と同時に、図示しない周辺の耐圧構造部のフィールドプレートも同時に形成されるので、この段階で素子の耐圧を測定することができる。同一ロット内の３ウエハを抜き出して、面内５チップの耐圧を自動測定する。この超接合構造はｐ型不純物量が平均で１０％過剰であり、平均耐圧はピーク値の６５０Ｖよりも低く、定格の６００Ｖをも下回る５２０Ｖ程度である。図６で示す実施例１による超接合構造のｐ／ｎ比と耐圧の関係図のように、耐圧測定値はｐ／ｎ比と強い相関があり、耐圧が低ければ低いほどｐ／ｎ比はｐ過剰側にシフトしているということである。耐圧測定値により、ｐ／ｎ比をどれだけｎ過剰側にシフトすれば、ｐ／ｎ比を１．０にできるかが決定される。窒素−水素雰囲気で、４３０℃で熱処理をする。熱処理時間はｐ／ｎ比の必要シフト量に応じて決定する。シフト量が大きいほど熱処理時間を長くする。例えばｐ／ｎ比が１０％だけｐ型過剰であり、３．０×１０14ｃｍ-3だけｎ型にシフトしたい場合は、図２のデータより熱処理時間を４時間４０分とすればよいことが分かる。本実施例１では熱処理は１回で完了させているが、２回に分けて１回目の熱処理後に耐圧を再測定し、測定結果を２回目の熱処理時間に反映させることで、導入酸素濃度が所定の値からずれている場合でもｐ／ｎ比の制御を正確に行うことができる。ただし、熱処理温度はアルミ電極構造が溶融しない６００℃以下でするべきである。さらには接触抵抗上昇を防ぐ目的で、熱処理温度を４５０℃以下で行うのが好ましい。本実施例１ではサーマルドナー元素としての酸素を１２００℃の高温熱処理により導入しているが、イオン注入により酸素を導入しても良い。またイオン注入により水素を導入してサーマルドナーとすることも可能である。ドナー化したサーマルドナーは、１×１０13ｃｍ-3から１×１０16ｃｍ-3含んでいる。その後、ウエハの表面側に保護膜を形成し、裏面をグラインドしてウエハ厚を３５０μｍにし、最後に裏面ドレイン電極を金属蒸着により形成してウエハプロセスが完了する。
【００２７】
ゲートオフ状態においてドレインに正バイアスを印加すると、ｐ型カラムとｎ型カラムが交互に並んだ超接合構造が空乏化する。低バイアスでｐｎカラム構造が完全空乏化する不純物量設計になっており、ｐ型カラムとｎ型カラム構造が低比抵抗であるにも関わらず高耐圧が得られる。工程途中における耐圧測定後のｐ／ｎ比調整によりｐ／ｎ比を１．０に近づけることができ、図６のように各ロットにおいて設計上の耐圧ピーク値の６５０Ｖを得ることができる。たとえばｐ／ｎ比がよりジャストバランス条件に近いロットＡではドナー化熱処理時間を短くし、ｐ／ｎ比がよりｐ型過剰なロットＣではドナー化熱処理時間を長くする。このようにすれば、予め、耐圧設計を高くしなくても、単位面積オン抵抗が低い、カラムの高不純物量に対応する耐圧ピーク値が６５０Ｖ程度と比較的低い耐圧設計でも、高い耐圧良品率を確保することができる。
【００２８】
以上説明した実施例によれば、耐圧ピーク値を目的の耐圧値よりも大幅に高い耐圧設計にしなくても、高い耐圧良品率を確保することができる。単位面積オン抵抗を低くすることができ、所定の抵抗を達成するためのチップサイズを縮小することが可能になる。
【００２９】
なお、本実施例では、平均ネットドーピング濃度を約１０％だけｐ型過剰とし、ｐ／ｎ比を１．０に近づけたが、例えば平均ネットドーピング濃度を約１０％だけｐ型過剰から５％ｐ型過剰でバラツキの少ない半導体装置とすることもできる。つまり、ｐ型過剰としつつ、バラツキの低減を図ることも可能である。
【符号の説明】
【００３０】
１        半導体基板
２        バッファ層
３        スクリーン酸化膜
４        リンイオン
５        レジスト
６        ボロンイオン
７        酸化膜
８        酸素
９        ｎ型領域
１０      ｐ型領域
１１      ノンドープＳｉ層
１２      ｐ型カラム
１３      ｎ型カラム
【図１】
0005532758.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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