(57)【特許請求の範囲】
【請求項１】
第１のキャパシタと、
第２のキャパシタと、
第１のゲートと、第１のソースと、第１のドレインとを備える第１のトランジスタと、
第２のゲートと、第２のソースと、第２のドレインとを備える第２のトランジスタと、ここにおいて、前記第１のトランジスタおよび前記第２のトランジスタは、前記第１のキャパシタと前記第２のキャパシタとの間で直列に結合されており、
前記第１のゲートを第１の制御信号に接続する第１の抵抗器と、
前記第２のゲートを前記第１の制御信号に接続する第２の抵抗器と、
前記第２のドレインを第２の制御信号に接続する第３の抵抗器と、
前記第１のソースを前記第２の制御信号に接続する第４の抵抗器と、
前記第２のソースと前記第１のドレインとを、前記第２の制御信号に接続する第５の抵抗器と、を備え、前記第２の制御信号は、前記第１の制御信号のレベルシフトされた相補制御信号である、キャパシタンススイッチング素子。
【請求項２】
前記キャパシタンススイッチング素子は、供給電圧電位（ＶDD）と接地電位とを送るように構成された電源から動作するように構成されており、
前記第１の制御信号は、実質的に前記ＶDDと実質的に前記ＶDDの半分とを切り替え、
前記第２の制御信号は、実質的に前記接地電位と実質的に前記ＶDDとを切り替える、請求項１に記載のキャパシタンススイッチング素子。
【請求項３】
前記第１のトランジスタは薄酸化物トランジスタであり、前記第２のトランジスタは薄酸化物トランジスタである、請求項２に記載のキャパシタンススイッチング素子。
【請求項４】
ビット制御信号を受信し、前記ビット制御信号に応答して、前記第１の制御信号と前記第２の制御信号とを生成するように構成されたレベルシフト回路をさらに備える請求項２に記載のキャパシタンススイッチング素子。
【請求項５】
前記レベルシフト回路は、直列に結合された第１のインバータと第２のインバータとを備える、請求項４に記載のキャパシタンススイッチング素子。
【請求項６】
ビット制御信号を受信し、前記ビット制御信号に基づいて、前記第１の制御信号と前記第２の制御信号とを生成するための手段をさらに備える請求項２に記載のキャパシタンススイッチング素子。
【請求項７】
キャパシタンススイッチング素子を備える発振器同調ブロックであって、前記キャパシタンススイッチング素子は、
第１のキャパシタと、
第２のキャパシタと、
第１のゲートと、第１のソースと、第１のドレインとを備える第１のトランジスタと、
第２のゲートと、第２のソースと、第２のドレインとを備える第２のトランジスタと、ここにおいて、前記第１のトランジスタおよび前記第２のトランジスタは、前記第１のキャパシタと前記第２のキャパシタとの間で直列に結合されており、
前記第１のゲートを第１の制御信号に接続する第１の抵抗器と、
前記第２のゲートを前記第１の制御信号に接続する第２の抵抗器と、
前記第２のドレインを第２の制御信号に接続する第３の抵抗器と、
前記第１のソースを前記第２の制御信号に接続する第４の抵抗器と、
前記第２のソースと前記第１のドレインとを、前記第２の制御信号に接続する第５の抵抗器と、を備えており、
前記第２の制御信号は、前記第１の制御信号のレベルシフトされた相補制御信号であり、
前記キャパシタンススイッチング素子は、供給電圧電位（ＶDD）と接地電位とを送るように構成された電源から動作するように構成されており、
前記第１の制御信号は、実質的に前記ＶDDと実質的に前記ＶDDの半分とを切り替え、
前記第２の制御信号は、実質的に前記接地電位と実質的に前記ＶDDとを切り替える、発振器同調ブロック。
【請求項８】
負の相互コンダクタンスブロックと、インダクタと、同調ブロックとを備える発振器であって、前記同調ブロックはキャパシタンススイッチング素子を備え、前記キャパシタンススイッチング素子は、
第１のキャパシタと、
第２のキャパシタと、
第１のゲートと、第１のソースと、第１のドレインとを備える第１のトランジスタと、
第２のゲートと、第２のソースと、第２のドレインとを備える第２のトランジスタと、ここにおいて、前記第１のトランジスタおよび前記第２のトランジスタは、前記第１のキャパシタと前記第２のキャパシタとの間で直列に結合されており、
前記第１のゲートを第１の制御信号に接続する第１の抵抗器と、
前記第２のゲートを前記第１の制御信号に接続する第２の抵抗器と、
前記第２のドレインを第２の制御信号に接続する第３の抵抗器と、
前記第１のソースを前記第２の制御信号に接続する第４の抵抗器と、
前記第２のソースと前記第１のドレインとを、前記第２の制御信号に接続する第５の抵抗器と、を備えており、
前記第２の制御信号は、前記第１の制御信号のレベルシフトされた相補制御信号であり、
前記キャパシタンススイッチング素子は、供給電圧電位（ＶDD）と接地電位とを送るように構成された電源から動作するように構成されており、
前記第１の制御信号は、実質的に前記ＶDDと実質的に前記ＶDDの半分とを切り替え、
前記第２の制御信号は、実質的に前記接地電位と実質的に前記ＶDDとを切り替える、発振器。
【請求項９】
受信機と送信機とを備えるトランシーバであって、前記受信機および前記送信機のうちの少なくとも１つが、
負の相互コンダクタンスブロックと、インダクタと、同調ブロックとを備える発振器を備えており、前記同調ブロックは、キャパシタンススイッチング素子を備えており、前記キャパシタンススイッチング素子は、
第１のキャパシタと、
第２のキャパシタと、
第１のゲートと、第１のソースと、第１のドレインとを備える第１のトランジスタと、
第２のゲートと、第２のソースと、第２のドレインとを備える第２のトランジスタと、ここにおいて、前記第１のトランジスタおよび前記第２のトランジスタは、前記第１のキャパシタと前記第２のキャパシタとの間で直列に結合されており、
前記第１のゲートを第１の制御信号に接続する第１の抵抗器と、
前記第２のゲートを前記第１の制御信号に接続する第２の抵抗器と、
前記第２のドレインを第２の制御信号に接続する第３の抵抗器と、
前記第１のソースを前記第２の制御信号に接続する第４の抵抗器と、
前記第２のソースと前記第１のドレインとを、前記第２の制御信号に接続する第５の抵抗器と、を備えており、
前記第２の制御信号は、前記第１の制御信号のレベルシフトされた相補制御信号であり、
前記キャパシタンススイッチング素子は、供給電圧電位（ＶDD）と接地電位とを送るように構成された電源から動作するように構成されており、
前記第１の制御信号は、実質的に前記ＶDDと実質的に前記ＶDDの半分とを切り替え、
前記第２の制御信号は、実質的に前記接地電位と実質的に前記ＶDDとを切り替える、トランシーバ。
【請求項１０】
トランシーバを備えるアクセス端末であって、前記トランシーバは、
受信機と、
送信機とを備え、
前記受信機および前記送信機のうちの少なくとも１つが、
負の相互コンダクタンスブロックと、インダクタと、同調ブロックとを備える発振器を備え、前記同調ブロックは、キャパシタンススイッチング素子を備え、前記キャパシタンススイッチング素子は、
第１のキャパシタと、
第２のキャパシタと、
第１のゲートと、第１のソースと、第１のドレインとを備える第１のトランジスタと、
第２のゲートと、第２のソースと、第２のドレインとを備える第２のトランジスタと、ここにおいて、前記第１のトランジスタおよび前記第２のトランジスタは、前記第１のキャパシタと前記第２のキャパシタとの間で直列に結合されており、
前記第１のゲートを第１の制御信号に接続する第１の抵抗器と、
前記第２のゲートを前記第１の制御信号に接続する第２の抵抗器と、
前記第２のドレインを第２の制御信号に接続する第３の抵抗器と、
前記第１のソースを前記第２の制御信号に接続する第４の抵抗器と、
前記第２のソースと前記第１のドレインとを、前記第２の制御信号に接続する第５の抵抗器と、を備えており、
前記第２の制御信号は、前記第１の制御信号のレベルシフトされた相補制御信号であり、
前記キャパシタンススイッチング素子は、供給電圧電位（ＶDD）と接地電位とを送るように構成された電源から動作するように構成されており、
前記第１の制御信号は、実質的に前記ＶDDと実質的に前記ＶDDの半分とを切り替え、
前記第２の制御信号は、実質的に前記接地電位と実質的に前記ＶDDとを切り替える、アクセス端末。
【請求項１１】
第１のキャパシタと、
第２のキャパシタと、
第１のゲートと、第１のソースと、第１のドレインとを備える第１のトランジスタと、
第２のゲートと、第２のソースと、第２のドレインとを備える第２のトランジスタと、
第３のゲートと、第３のソースと、第３のドレインとを備える第３のトランジスタと、ここにおいて、前記第１のトランジスタ、前記第２のトランジスタ、および前記第３のトランジスタは、前記第１のキャパシタと前記第２のキャパシタとの間で直列に結合されており、
前記第１のゲートを第１の制御信号に接続する第１の抵抗器と、
前記第２のゲートを前記第１の制御信号に接続する第２の抵抗器と、
前記第３のゲートを前記第１の制御信号に接続する第３の抵抗器と、
前記第３のドレインを第２の制御信号に接続する第４の抵抗器と、
前記第３のソースと前記第２のドレインとを、前記第２の制御信号に接続する第５の抵抗器と、
前記第２のソースと前記第１のドレインとを、前記第２の制御信号に接続する第６の抵抗器と、
前記第１のソースを前記第２の制御信号に接続する第７の抵抗器とを備え、
前記キャパシタンススイッチング素子は、供給電圧電位（ＶDD）と接地電位とを送るように構成された電源から動作するように構成されており、
前記第１の制御信号は、実質的に前記ＶDDまで引き上げられ、
前記第２の制御信号は、（１）前記第１のキャパシタを前記第２のキャパシタに接続するための実質的に前記接地電位と、（２）前記第１のキャパシタを前記第２のキャパシタから切り離すための実質的に１．５倍の前記ＶDD電位とを切り替える、キャパシタンススイッチング素子。
【請求項１２】
前記第１のトランジスタは薄酸化物トランジスタであり、前記第２のトランジスタは薄酸化物トランジスタであり、前記第３のトランジスタは薄酸化物トランジスタである、請求項１１に記載のキャパシタンススイッチング素子。
【請求項１３】
ビット制御信号を受信し、前記ビット制御信号に応答して、前記第２の制御信号を生成するように構成されたレベルシフト回路をさらに備える請求項１１に記載のキャパシタンススイッチング素子。
【請求項１４】
キャパシタンススイッチング素子を備える発振器同調ブロックであって、前記キャパシタンススイッチング素子は、
第１のキャパシタと、
第２のキャパシタと、
第１のゲートと、第１のソースと、第１のドレインとを備える第１のトランジスタと、
第２のゲートと、第２のソースと、第２のドレインとを備える第２のトランジスタと、
第３のゲートと、第３のソースと、第３のドレインとを備える第３のトランジスタと、ここにおいて、前記第１のトランジスタ、前記第２のトランジスタ、および前記第３のトランジスタは、前記第１のキャパシタと前記第２のキャパシタとの間で直列に結合されており、
前記第１のゲートを第１の制御信号に接続する第１の抵抗器と、
前記第２のゲートを前記第１の制御信号に接続する第２の抵抗器と、
前記第３のゲートを前記第１の制御信号に接続する第３の抵抗器と、
前記第３のドレインを第２の制御信号に接続する第４の抵抗器と、
前記第３のソースと前記第２のドレインとを、前記第２の制御信号に接続する第５の抵抗器と、
前記第２のソースと前記第１のドレインとを、前記第２の制御信号に接続する第６の抵抗器と、
前記第１のソースを前記第２の制御信号に接続する第７の抵抗器とを備えており、
前記キャパシタンススイッチング素子は、供給電圧電位（ＶDD）と接地電位とを送るように構成された電源から動作するように構成されており、
前記第１の制御信号は、実質的に前記ＶDDまで引き上げられ、
前記第２の制御信号は、（１）前記第１のキャパシタを前記第２のキャパシタに接続するための実質的に前記接地電位と、（２）前記第１のキャパシタを前記第２のキャパシタから切り離すための実質的に１．５倍の前記ＶDD電位とを切り替える、発振器同調ブロック。
【請求項１５】
負の相互コンダクタンスブロックと、タンク回路とを備える発振器であって、
前記タンク回路は、インダクタと、同調ブロックとを備え、前記同調ブロックは、キャパシタンススイッチング素子を備え、前記キャパシタンススイッチング素子は、
第１のキャパシタと、
第２のキャパシタと、
第１のゲートと、第１のソースと、第１のドレインとを備える第１のトランジスタと、
第２のゲートと、第２のソースと、第２のドレインとを備える第２のトランジスタと、
第３のゲートと、第３のソースと、第３のドレインとを備える第３のトランジスタと、ここにおいて、前記第１のトランジスタ、前記第２のトランジスタ、および前記第３のトランジスタは、前記第１のキャパシタと前記第２のキャパシタとの間で直列に結合されており、
前記第１のゲートを第１の制御信号に接続する第１の抵抗器と、
前記第２のゲートを前記第１の制御信号に接続する第２の抵抗器と、
前記第３のゲートを前記第１の制御信号に接続する第３の抵抗器と、
前記第３のドレインを第２の制御信号に接続する第４の抵抗器と、
前記第３のソースと前記第２のドレインとを、前記第２の制御信号に接続する第５の抵抗器と、
前記第２のソースと前記第１のドレインとを、前記第２の制御信号に接続する第６の抵抗器と、
前記第１のソースを前記第２の制御信号に接続する第７の抵抗器とを備えており、
前記キャパシタンススイッチング素子は、供給電圧電位（ＶDD）と接地電位とを送るように構成された電源から動作するように構成されており、
前記第１の制御信号は、実質的に前記ＶDDまで引き上げられ、
前記第２の制御信号は、（１）前記第１のキャパシタを前記第２のキャパシタに接続するための実質的に前記接地電位と、（２）前記第１のキャパシタを前記第２のキャパシタから切り離すための実質的に１．５倍の前記ＶDD電位とを切り替える、発振器。
【請求項１６】
受信機と送信機とを備えるトランシーバであって、前記受信機および前記送信機のうちの少なくとも１つは発振器を備えており、前記発振器は、
負の相互コンダクタンスブロックと、
タンク回路とを備え、
前記タンク回路は、インダクタと、同調ブロックとを備え、前記同調ブロックは、キャパシタンススイッチング素子を備え、前記キャパシタンススイッチング素子は、
第１のキャパシタと、
第２のキャパシタと、
第１のゲートと、第１のソースと、第１のドレインとを備える第１のトランジスタと、
第２のゲートと、第２のソースと、第２のドレインとを備える第２のトランジスタと、
第３のゲートと、第３のソースと、第３のドレインとを備える第３のトランジスタと、ここにおいて、前記第１のトランジスタ、前記第２のトランジスタ、および前記第３のトランジスタは、前記第１のキャパシタと前記第２のキャパシタとの間で直列に結合されており、
前記第１のゲートを第１の制御信号に接続する第１の抵抗器と、
前記第２のゲートを前記第１の制御信号に接続する第２の抵抗器と、
前記第３のゲートを前記第１の制御信号に接続する第３の抵抗器と、
前記第３のドレインを第２の制御信号に接続する第４の抵抗器と、
前記第３のソースと前記第２のドレインとを、前記第２の制御信号に接続する第５の抵抗器と、
前記第２のソースと前記第１のドレインとを、前記第２の制御信号に接続する第６の抵抗器と、
前記第１のソースを前記第２の制御信号に接続する第７の抵抗器とを備えており、
前記キャパシタンススイッチング素子は、供給電圧電位（ＶDD）と接地電位とを送るように構成された電源から動作するように構成されており、
前記第１の制御信号は、実質的に前記ＶDDまで引き上げられ、
前記第２の制御信号は、（１）前記第１のキャパシタを前記第２のキャパシタに接続するための実質的に前記接地電位と、（２）前記第１のキャパシタを前記第２のキャパシタから切り離すための実質的に１．５倍の前記ＶDD電位とを切り替える、トランシーバ。
【請求項１７】
トランシーバを備えるアクセス端末であって、前記トランシーバは、
受信機と、
送信機とを備えており、
前記受信機および前記送信機のうちの少なくとも１つは発振器を備えており、前記発振器は、
負の相互コンダクタンスブロックと、
タンク回路とを備え、
前記タンク回路は、インダクタと、同調ブロックとを備え、前記同調ブロックは、キャパシタンススイッチング素子を備え、前記キャパシタンススイッチング素子は、
第１のキャパシタと、
第２のキャパシタと、
第１のゲートと、第１のソースと、第１のドレインとを備える第１のトランジスタと、
第２のゲートと、第２のソースと、第２のドレインとを備える第２のトランジスタと、
第３のゲートと、第３のソースと、第３のドレインとを備える第３のトランジスタと、ここにおいて、前記第１のトランジスタ、前記第２のトランジスタ、および前記第３のトランジスタは、前記第１のキャパシタと前記第２のキャパシタとの間で直列に結合されており、
前記第１のゲートを第１の制御信号に接続する第１の抵抗器と、
前記第２のゲートを前記第１の制御信号に接続する第２の抵抗器と、
前記第３のゲートを前記第１の制御信号に接続する第３の抵抗器と、
前記第３のドレインを第２の制御信号に接続する第４の抵抗器と、
前記第３のソースと前記第２のドレインとを、前記第２の制御信号に接続する第５の抵抗器と、
前記第２のソースと前記第１のドレインとを、前記第２の制御信号に接続する第６の抵抗器と、
前記第１のソースを前記第２の制御信号に接続する第７の抵抗器とを備えており、
前記キャパシタンススイッチング素子は、供給電圧電位（ＶDD）と接地電位とを送るように構成された電源から動作するように構成されており、
前記第１の制御信号は、実質的に前記ＶDDまで引き上げられ、
前記第２の制御信号は、（１）前記第１のキャパシタを前記第２のキャパシタに接続するための実質的に前記接地電位と、（２）前記第１のキャパシタを前記第２のキャパシタから切り離すための実質的に１．５倍の前記ＶDD電位とを切り替える、アクセス端末。
【請求項１８】
キャパシタンススイッチング素子であって、
第１のキャパシタと、
第２のキャパシタと、
ｎが少なくとも３である、ｎ個のトランジスタであって、前記ｎ個のトランジスタのそれぞれが、ゲートと、ソースと、ドレインとを備え、前記ｎ個のトランジスタが前記第１のキャパシタと前記第２のキャパシタとの間で直列に結合されている、ｎ個のトランジスタと、
前記トランジスタの前記ゲートを第１の制御信号に接続する第１の複数の抵抗器と、
前記トランジスタの前記ドレインと前記ソースとを第２の制御信号に接続する第２の複数の抵抗器とを備え、
前記キャパシタンススイッチング素子は、供給電圧電位（ＶDD）と接地電位とを送るように構成された電源から動作するように構成されており、
前記第１の制御信号は、実質的に前記ＶDDと、実質的に（（ｎ−１）／２）倍の前記ＶDDとを切り替え、
前記第２の制御信号は、実質的に前記接地電位と、実質的に（ｎ／２）倍の前記ＶDD電位とを切り替える、キャパシタンススイッチング素子。
【請求項１９】
ビット制御信号を受信し、前記ビット制御信号に応答して、前記第１の制御信号と前記第２の制御信号とを生成するように構成されたレベルシフト回路をさらに備える請求項１８に記載のキャパシタンススイッチング素子。
【請求項２０】
キャパシタンスを切り替える方法であって、
第１のキャパシタと、第２のキャパシタとを提供することと、
前記第１のキャパシタと前記第２のキャパシタとの間で直列に結合された、第１のトランジスタと第２のトランジスタとを提供することと、
実質的に供給電圧ＶDDで前記第１のトランジスタおよび前記第２のトランジスタのゲートにバイアスをかけ、実質的に接地電位で前記第１のトランジスタおよび前記第２のトランジスタのソースおよびドレインにバイアスをかけて、前記第１のキャパシタを前記第２のキャパシタに接続することと、
実質的に半分の前記ＶDDで前記第１のトランジスタおよび前記第２のトランジスタの前記ゲートにバイアスをかけ、実質的に前記ＶDDで前記第１のトランジスタおよび前記第２のトランジスタの前記ソースおよび前記ドレインにバイアスをかけて、前記第１のキャパシタを前記第２のキャパシタから切り離すこととを備える方法。
【請求項２１】
前記ゲートにバイアスをかけるための第１の制御信号と、前記ソースおよび前記ドレインにバイアスをかけるための第２の制御信号とを、ビット制御信号から生成するようにレベルシフト回路を動作させることをさらに備える請求項２０に記載のキャパシタンスを切り替える方法。
【請求項２２】
前記第１のトランジスタおよび前記第２のトランジスタは、薄酸化物トランジスタである、請求項２１に記載のキャパシタンスを切り替える方法。
【請求項２３】
キャパシタンスを切り替える方法であって、
第１のキャパシタと、第２のキャパシタとを提供することと、
ｎが少なくとも３である、ｎ個のトランジスタを提供することであって、前記ｎ個のトランジスタが前記第１のキャパシタと前記第２のキャパシタとの間で直列に結合されている、前記ｎ個のトランジスタを提供することと、
実質的に供給電圧ＶDDで前記ｎ個のトランジスタのそれぞれのトランジスタのゲートにバイアスをかけ、実質的に接地電位で前記それぞれのトランジスタのソースおよびドレインにバイアスをかけて、前記第１のキャパシタを前記第２のキャパシタに接続することと、
実質的に（（ｎ−１）／２）倍のＶDDで前記ゲートにバイアスをかけ、実質的に（ｎ／２）倍のＶDDで前記ソースおよび前記ドレインにバイアスをかけて、前記第１のキャパシタを前記第２のキャパシタから切り離すことを備える方法。
【請求項２４】
（１）前記ゲートにバイアスをかけるための第１の制御信号、および（２）前記ソースおよび前記ドレインにバイアスをかけるための第２の制御信号のうちの少なくとも１つを、ビット制御信号から生成するようにレベルシフト回路を動作させることをさらに備える請求項２３に記載のキャパシタンスを切り替える方法。
【請求項２５】
前記それぞれのトランジスタは薄酸化物トランジスタである、請求項２４に記載のキャパシタンスを切り替える方法。
【請求項２６】
キャパシタンススイッチング素子であって、
第１のキャパシタと、
第２のキャパシタと、
第１のトランジスタと、
第２のトランジスタと、ここにおいて、前記第１のトランジスタと第２のトランジスタとは、前記第１のキャパシタと前記第２のキャパシタとの間で直列に結合されており、
実質的に供給電圧ＶDDで前記第１のトランジスタおよび前記第２のトランジスタのゲートにバイアスをかけ、実質的に接地電位で前記第１のトランジスタおよび前記第２のトランジスタのソースおよびドレインにバイアスをかけて、前記第１のキャパシタを前記第２のキャパシタに接続するための手段と、
実質的に半分の前記ＶDDで前記第１のトランジスタおよび前記第２のトランジスタの前記ゲートにバイアスをかけ、実質的に前記ＶDDで前記第１のトランジスタおよび前記第２のトランジスタの前記ソースおよび前記ドレインにバイアスをかけて、前記第１のキャパシタを前記第２のキャパシタから切り離すための手段と、を備えるキャパシタンススイッチング素子。
【請求項２７】
前記ゲートにバイアスをかけるための第１の制御信号と、前記ソースおよび前記ドレインにバイアスをかけるための第２の制御信号とを、ビット制御信号から生成するようにレベルシフト回路を動作させるための手段をさらに備える、請求項２６に記載のキャパシタンススイッチング素子。
【請求項２８】
前記第１および第２のトランジスタは薄酸化物トランジスタである、請求項２７に記載のキャパシタンススイッチング素子。
【請求項２９】
キャパシタンススイッチング素子であって、
第１のキャパシタと、
第２のキャパシタと、
ｎが少なくとも３である、ｎ個のトランジスタと、ここにおいて、前記ｎ個のトランジスタは、前記第１のキャパシタと前記第２のキャパシタとの間で直列に結合されており、
実質的に供給電圧ＶDDで前記ｎ個のトランジスタのそれぞれのトランジスタのゲートにバイアスをかけ、実質的に接地電位で前記それぞれのトランジスタのソースおよびドレインにバイアスをかけて、前記第１のキャパシタを前記第２のキャパシタに接続するための手段と、
実質的に（（ｎ−１）／２）倍のＶDDで前記ゲートにバイアスをかけ、実質的に（ｎ／２）倍のＶDDで前記ソースおよび前記ドレインにバイアスをかけて、前記第１のキャパシタを前記第２のキャパシタから切り離すための手段と、を備えるキャパシタンススイッチング素子。
【請求項３０】
（１）前記ゲートにバイアスをかけるための第１の制御信号、および（２）前記ソースおよび前記ドレインにバイアスをかけるための第２の制御信号のうちの少なくとも１つを、ビット制御信号から生成するようにレベルシフト回路を動作させるための手段をさらに備える、請求項２９に記載のキャパシタンススイッチング素子。
【請求項３１】
前記それぞれのトランジスタは薄酸化物トランジスタである、請求項３０に記載のキャパシタンススイッチング素子。
【請求項３２】
プロセッサによって実行可能なソフトウェア命令を記憶した非一時的なコンピュータ可読記憶媒体であって、前記ソフトウェア命令は、
実質的に供給電圧ＶDDで、第１のキャパシタと第２のキャパシタとの間で直列に結合された第１のトランジスタおよび第２のトランジスタのゲートにバイアスをかけ、実質的に接地電位で前記第１のトランジスタおよび前記第２のトランジスタのソースおよびドレインにバイアスをかけて、前記第１のキャパシタを前記第２のキャパシタに接続することと、
実質的に半分の前記ＶDDで前記第１のトランジスタおよび前記第２のトランジスタの前記ゲートにバイアスをかけ、実質的に前記ＶDDで前記第１のトランジスタおよび前記第２のトランジスタの前記ソースおよび前記ドレインにバイアスをかけて、前記第１のキャパシタを前記第２のキャパシタから切り離すことと、を含む動作を前記プロセッサに実行させるように構成される、非一時的なコンピュータ可読記憶媒体。
【請求項３３】
前記記憶された、プロセッサによって実行可能なソフトウェア命令が、前記ゲートにバイアスをかけるための第１の制御信号と、前記ソースおよび前記ドレインにバイアスをかけるための第２の制御信号とを、ビット制御信号から生成するようにレベルシフト回路を動作させることをさらに含む動作を前記プロセッサに実行させるように構成される、請求項３２に記載の非一時的なコンピュータ可読記憶媒体。
【請求項３４】
プロセッサによって実行可能なソフトウェア命令を記憶した非一時的なコンピュータ可読記憶媒体であって、前記ソフトウェア命令は、
ｎが少なくとも３である、ｎ個のトランジスタのそれぞれのトランジスタのゲートに実質的に供給電圧ＶDDでバイアスをかけ、前記それぞれのトランジスタのソースおよびドレインに実質的に接地電位でバイアスをかけて第１のキャパシタを第２のキャパシタに接続することと、ここにおいて、前記ｎ個のトランジスタは、前記第１のキャパシタと前記第２のキャパシタとの間で直列に結合されており、
実質的に（（ｎ−１）／２）倍のＶDDで前記ゲートにバイアスをかけ、実質的に（ｎ／２）倍のＶDDで前記ソースおよび前記ドレインにバイアスをかけて、前記第１のキャパシタを前記第２のキャパシタから切り離すことと、を含む動作を前記プロセッサに実行させるように構成される、非一時的なコンピュータ可読記憶媒体。
【請求項３５】
前記記憶された、プロセッサによって実行可能なソフトウェア命令が、（１）前記ゲートにバイアスをかけるための第１の制御信号、および（２）前記ソースおよび前記ドレインにバイアスをかけるための第２の制御信号のうちの少なくとも１つを、ビット制御信号から生成するようにレベルシフト回路を動作させることをさらに含む動作を前記プロセッサに実行させるように構成される、請求項３４に記載の非一時的なコンピュータ可読記憶媒体。
【発明の詳細な説明】
【技術分野】
【０００１】
本文書で説明する装置および方法は、スイッチング回路に関し、より詳細には、通信機器において発振器周波数を同調させるための、キャパシタスイッチング回路に関する。
【背景技術】
【０００２】
同調可能な周波数発生器は、多くの異なる電子デバイスに使用されている。たとえば、無線通信デバイスは、送信信号の中間周波数およびＲＦ周波数へのアップコンバージョンのために、ならびに受信信号の中間周波数およびベースバンド周波数へのダウンコンバージョンのために、周波数発生器を使用する。動作周波数が変動するために、発生器の周波数は、同調可能である必要がある。
【０００３】
複数の通信標準および複数のバンドに必要とされる周波数カバレッジは、通常、電圧制御発振器（ＶＣＯ）およびデジタル制御発振器（ＤＣＯ）などの、広い同調範囲の発振器を必要とする。発振器の同調範囲の程度は、重要な性能パラメータの１つである。たとえば、複数のバンドに対応するために、同調範囲を拡大することがしばしば望ましい。
【０００４】
同調可能な発振器の他の性能基準には、位相雑音性能、電力消費、およびサイズがある。異なる性能基準が競合していることもある。
【０００５】
従来の同調可能な発振器は、たとえば、発振器インダクタンス−キャパシタンス（ＬＣ）タンクの中および外にキャパシタを切り替えることによって、同調することができる。そのような発振器の、最も高い周波数と同調の精度の両方が、キャパシタンススイッチング回路の寄生キャパシタンスによって制限されることがある。したがって、同調回路に関連付けられた寄生キャパシタンスを低減することが望ましい。
【０００６】
集積回路技術における進歩は、デバイスのサイズまたはスケールの縮小、およびそれによる供給電圧レベルの削減を可能にしてきた。しかしながら、これらのデバイスの異なる端子にまたがる電圧振幅の要件は、デバイスのサイズに比例してスケール変更できない。無線利用のための高い性能の発振器における厳しい位相雑音要件は、ＬＣタンクにわたって比較的大きな電圧振幅を要求することがある。たとえば、発振器タンク電圧振幅は、ＣＤＭＡ  １Ｘ  モードでパーソナル通信サービス（ＰＣＳ）周波数バンドに適用可能な位相雑音仕様の要件を満たすために、ピーク間で３ボルトと同程度の大きさであることを必要とし得る。
【０００７】
大きな電圧振幅は、トランジスタデバイスに過度のストレスをかけ、デバイスの寿命予測を縮める、または完全なデバイス破損を引き起こすことがある。したがって、ナノメートルの相補型金属酸化膜半導体（ＣＭＯＳ）工程において設計決定を推し進めるとき、信頼性および耐久性の問題が、重要な役割を果たす傾向にある。
【０００８】
同調可能な発振器の重要なブロックの１つは、スイッチを備えたバイナリ加重キャパシタのアレイまたはバンクによる、粗周波数同調ブロックであってよい。図１は、キャパシタバンクの一例示的な素子１００の選択された部分を図示する。部分は、トランジスタスイッチ１０５と、キャパシタ１３０および１３５と、抵抗器１１０、１１５、および１２０とを含む。素子は、トランジスタ１０５の状態が、相補型の制御信号の電圧ｂ０と、
【数１】
0005639162.tif 000002
【０００９】
とによって制御されるように構成されている。ｂ０が低く、
【数２】
0005639162.tif 000003
【００１０】
が高いとき、トランジスタ１０５は、導通（低インピーダンス）状態にあり、キャパシタ１３０／１３５の直列結合を、同調可能な発振器のタンク回路に事実上配置する。ｂ０が高く、
【数３】
0005639162.tif 000004
【００１１】
が低いとき、トランジスタ１０５は、非導通（高インピーダンス）状態にあり、キャパシタ１３０／１３５の直列結合を、同調可能な発振器のタンク回路から事実上取り外す。トランジスタ１０５のドレインとソースとの間の寄生キャパシタンスが、キャパシタ１３０／１３５のキャパシタンスと比較して小さいと仮定すると、素子１００によってタンク回路に付与される総キャパシタンスに影響が勝るのは寄生キャパシタンスである。したがって、非導通状態において、タンク回路への素子１００の影響が低減されるように、寄生キャパシタンスを低く維持することが望ましい。
【００１２】
トランジスタ１０５のオフ状態では、ソースとドレインとの間の最大電位差（ＶSD）、ソースとゲートとの間の最大電位差（ＶSG）、およびドレインとゲートとの間の最大電位差（ＶDG）は、制御電圧ｂ０と
【数４】
0005639162.tif 000005
【００１３】
と、同調可能な発振器のタンク回路にわたる電圧とに依存する。（１）発振器のタンクにわたる電圧が接地と２×ＶDD電位との間で変動し、（２）制御信号電圧ｂ０および
【数５】
0005639162.tif 000006
【００１４】
もまた接地とＶDD電位との間で変動すると仮定すると、電位差ＶSD、ＶSG、およびＶDGの大きさは、（２×ＶDD）に達する。上に記したように、これは、特に微細スケールのナノメートル設計において、トランジスタ１０５に過度にストレスをかけ、ひいてはトランジスタ１０５の信頼性および耐久性の性能基準の減少をもたらすことがある。ブレークダウン問題は、６５ナノメートルスケール設計において存在することがあり、４５ナノメートルスケール、３２ナノメートルスケール、およびより深いサブミクロンの領域へと技術が進むにつれて、悪化する可能性がある。
【００１５】
トランジスタスイッチの信頼性および耐久性を向上させる１つの方法は、トランジスタ１０５などのキャパシタバンクのトランジスタスイッチに、厚酸化物デバイスを使用することである。厚酸化物トランジスタとは、その名が示す通り、そのゲートにおいて（薄酸化物トランジスタと比較して）より厚い酸化物を有し、したがって、ブレークダウンする前に、より高いゲート−ソース間電圧と、ゲート−ドレイン間電圧とに耐えることができる。トランジスタノード間の電位差が、厚酸化物アプローチと薄酸化物アプローチとで同じままだとしても、より厚い酸化物はより高い電圧でブレークダウンするので、信頼性および耐久性が向上する。しかしながら、この利点には代償が伴う。厚酸化物トランジスタはまた、オフ（高インピーダンス）状態において大きな寄生キャパシタンスを有し、これが同調範囲に直接影響を与える。上で説明したように、これは、特に広い同調範囲の発振器において望ましくない。
【００１６】
したがって、本技術分野において、同調可能なキャパシタバンクの信頼性および耐久性を向上させる必要性、特に、そのようなバンクのトランジスタスイッチの信頼性および耐久性を向上させる必要性が存在する。本技術分野において、同調可能な発振器のキャパシタバンクにおける個々のトランジスタスイッチの電圧ストレスを低減する必要性がさらに存在する。本技術分野において、トランジスタの寄生キャパシタンスを過度に上昇させることなく、同調可能な発振器のキャパシタバンクにおける個々のトランジスタスイッチの電圧ストレスを低減する必要性がまた存在する。
【発明の概要】
【００１７】
本明細書で開示される実施形態は、トランジスタの制御電圧がレベルシフトする状態で、同調キャパシタバンクの個々の素子のスイッチを作製するように複数のトランジスタを積み重ねることによって、上記の必要性のうちの１つまたは複数に対処することができる。トランジスタのそれぞれは、発振器のＬＣタンクにわたるわずかな電圧振幅のみに耐える必要があればよく、その関連した低オフ状態キャパシタンスを有する薄酸化物トランジスタとして作製されてもよい。
【００１８】
１つの実施形態において、キャパシタンススイッチング素子は、第１のキャパシタと、第２のキャパシタと、第１のトランジスタと、第２のトランジスタと、第１から第５の抵抗器とを含む。第１のトランジスタおよび第２のトランジスタは、第１のキャパシタと第２のキャパシタとの間で直列に結合されている。第１の抵抗器は、第１のトランジスタのゲートを第１の制御信号に接続する。第２の抵抗器は、第２のトランジスタのゲートを第１の制御信号に接続する。第３の抵抗器は、第２のトランジスタのドレインを第２の制御信号に接続する。第４の抵抗器は、第１のトランジスタのソースを第２の制御信号に接続する。第５の抵抗器は、第２のトランジスタのソースと第１のトランジスタのドレインとを、第２の制御信号に接続する。第２の制御信号は、第１の制御信号のレベルシフトされた相補制御信号である。
【００１９】
１つの実施形態において、キャパシタンススイッチング素子は、第１のキャパシタと、第２のキャパシタと、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第１から第７の抵抗器とを含む。第１、第２、および第３のトランジスタは、第１のキャパシタと第２のキャパシタとの間で直列に結合されている。第１の抵抗器は、第１のトランジスタのゲートを第１の制御信号に接続する。第２の抵抗器は、第２のトランジスタのゲートを第１の制御信号に接続する。第３の抵抗器は、第３のトランジスタのゲートを第１の制御信号に接続する。第４の抵抗器は、第３のトランジスタのドレインを第２の制御信号に接続する。第５の抵抗器は、第３のトランジスタのソースと第２のトランジスタのドレインとを、第２の制御信号に接続する。第６の抵抗器は、第２のトランジスタのソースと第１のトランジスタのドレインとを、第２の制御信号に接続する。第７の抵抗器は、第１のトランジスタのソースを第２の制御信号に接続する。キャパシタンススイッチング素子は、供給電圧電位（ＶDD）と接地電位とを送るように構成された電源から動作するように構成されている。第１の制御信号は、実質的にＶDDまで引き上げられる。第２の制御信号は、（１）第１のキャパシタを第２のキャパシタに接続するための実質的に接地電位と、（２）第１のキャパシタを第２のキャパシタから切り離すための実質的に１．５倍のＶDD電位とを切り替える。
【００２０】
１つの実施形態において、キャパシタンススイッチング素子は、第１のキャパシタと、第２のキャパシタと、ｎ個の複数のトランジスタ（ｎ≧３）とを含む。トランジスタは、第１のキャパシタと第２のキャパシタとの間で直列に結合されている。キャパシタンススイッチング素子はまた、トランジスタのゲートを第１の制御信号に接続する第１の複数の抵抗器と、トランジスタのドレインとソースとを第２の制御信号に接続する第２の複数の抵抗器とを含む。キャパシタンススイッチング素子は、供給電圧電位（ＶDD）と接地電位とを送る電源から動作するように構成されている。第１の制御信号は、実質的にＶDDと、実質的に（（ｎ−１）／２）倍のＶDDとを切り替える。第２の制御信号は、実質的に接地電位と、実質的に（ｎ／２）倍のＶDD電位とを切り替える。
【００２１】
１つの実施形態において、キャパシタンススイッチング素子は、第１のキャパシタと、第２のキャパシタと、第１のキャパシタおよび第２のキャパシタを直列に選択的に結合して、トランジスタ電圧ストレスを低減するための手段とを含む。
【００２２】
１つの実施形態において、キャパシタンスを切り替える方法は、第１のキャパシタと、第２のキャパシタとを提供することを含む。方法はまた、第１のキャパシタと第２のキャパシタとの間で直列に結合された、第１のトランジスタと、第２のトランジスタとを提供することを含む。方法は、実質的に供給電圧ＶDDで第１のトランジスタおよび第２のトランジスタのゲートにバイアスをかけ、実質的に接地電位で第１のトランジスタおよび第２のトランジスタのソースおよびドレインにバイアスをかけて、それにより第１のキャパシタを第２のキャパシタに接続することをさらに含む。方法は、実質的に半分のＶDDで第１のトランジスタおよび第２のトランジスタのゲートにバイアスをかけ、実質的にＶDDで第１のトランジスタおよび第２のトランジスタのソースおよびドレインにバイアスをかけて、それにより第１のキャパシタを第２のキャパシタから切り離すことをさらに含む。
【００２３】
１つの実施形態において、キャパシタンスを切り替える方法は、第１のキャパシタと、第２のキャパシタと、ｎ個（３つ以上）の複数のトランジスタとを提供することを含む。トランジスタは、第１のキャパシタと第２のキャパシタとの間で直列に結合されている。方法はまた、実質的に供給電圧ＶDDで各トランジスタのゲートにバイアスをかけ、実質的に接地電位で各トランジスタのソースおよびドレインにバイアスをかけて、それにより第１のキャパシタを第２のキャパシタに接続することを含む。方法は、実質的に（（ｎ−１）／２）倍のＶDDでゲートにバイアスをかけ、実質的に（ｎ／２）倍のＶDDでソースおよびドレインにバイアスをかけて、それにより第１のキャパシタを第２のキャパシタから切り離すことをさらに含む。
【００２４】
本発明のこれらの、および他の実施形態および態様は、以下の説明、図面、および添付の特許請求の範囲を参照して、よりよく理解されるであろう。
【図面の簡単な説明】
【００２５】
【図１】図１は、同調可能な発振器のタンクで使用することができる、キャパシタンススイッチング素子の選択されたコンポーネントを示す。
【図２】図２は、同調可能な発振器のタンクで使用することができる、２つのトランジスタのキャパシタンススイッチング素子の選択されたコンポーネントを示す。
【図３】図３は、図２の素子などの素子において、キャパシタンスを切り替えるための制御信号を生成するための回路の選択されたコンポーネントを示す。
【図４】図４は、同調可能な発振器のタンクで使用することができる、３つのトランジスタのキャパシタンススイッチング素子の選択されたコンポーネントを示す。
【図５】図５は、キャパシタンススイッチング素子を用いた同調可能な発振器の選択されたコンポーネントを示す。
【図６】図６は、キャパシタンススイッチング素子を用いた１つまたは複数の発振器を使用することができる、無線トランシーバの選択されたコンポーネントを示す。
【詳細な説明】
【００２６】
本文書において、単語「実施形態」、「変形形態」、および同様の表現は、特定の装置、工程、または製造物品を指すために使用され、必ずしも同じ装置、工程、または製造物品を指すために使用されるわけではない。したがって、１つの箇所またはコンテキストで使用される「一実施形態」（または同様の表現）は、特定の装置、工程、または製造物品を指すことがあり、異なる箇所での同じ、または同様の表現が、異なる装置、工程、または製造物品を指すことがある。表現「代替的な実施形態」および同様のフレーズは、いくつかの異なる可能性のある実施形態のうちの１つを示すために使用されてもよい。可能性のある実施形態の数は、必ずしも２つ、またはいかなる他の数量にも限定されるわけではない。
【００２７】
単語「exemplary（例示的な）」は、本明細書において、「例、実例、または例証としての働きをする」ことを意味するために使用されてよい。「例示的」として本明細書で説明される任意の実施形態または変形形態は、他の実施形態または変形形態と比較して、必ずしも好ましい、または有利であると解釈されるわけではない。本明細書で説明される実施形態および変形形態のすべては、当業者が本発明を作製し、使用することができるように提供される例示的な実施形態および変形形態であり、必ずしも本発明に与えられる法的保護の範囲を限定するわけではない。
【００２８】
本明細書内で、「ＶＣＯ」および「ＤＣＯ」の呼称は、交換可能に使用されてもよく、それぞれが同調可能な発振器を指し、特に、ここで発振器は、発振器のＬＣタンクにおいてキャパシタを切り替えることによって同調可能である。
【００２９】
「薄酸化物」（thin oxide）は、その上で個々の薄酸化物トランジスタが製作されるチップ（集積回路）の標準的な酸化物の厚さを指す。チップ上の大多数のトランジスタは、薄酸化物トランジスタである。「厚酸化物」（thick oxide）トランジスタは、同じチップ上の大多数のトランジスタの酸化物の厚さと比較して、増大した酸化物の厚さを有するトランジスタである。典型的には、酸化物の厚さは、厚酸化物トランジスタのブレークダウン電圧を高めるために、したがって、厚酸化物トランジスタの信頼性および耐久性を向上させるために、増大される。
【００３０】
図２は、同調可能な発振器におけるキャパシタバンクの例示的な素子２００の選択された部分を図示する。素子２００は、図示されるように、キャパシタ２４０と２４５との間で直列に構成された２つのスイッチングトランジスタ２０５と２１０とを含んで、寄生キャパシタンスを低減し、同時に潜在的な信頼性および耐久性の問題を削減する。キャパシタンス２４０および２４５は、同じ公称キャパシタンス値を有するように設計されてもよい。
【００３１】
トランジスタ２０５と２１０との切り替えは、抵抗器２１５と、２２０と、２２５と、２３０と、２３５とを介して、制御信号ｂ０と、
【数６】
0005639162.tif 000007
【００３２】
とによって制御される。制御信号ｂ０および
【数７】
0005639162.tif 000008
【００３３】
は、
【数８】
0005639162.tif 000009
【００３４】
がインアクティブローのときに、ｂ０がアクティブハイであり、またその逆も同様であるように、互いの相補制御信号である。図１の素子１００とは異なり、ここで制御信号ｂ０および
【数９】
0005639162.tif 000010
【００３５】
は、互いに対してレベルシフトされている。たとえば、素子２００がオン（トランジスタ２０５／２１０の両方が導通している）のとき、
【数１０】
0005639162.tif 000011
【００３６】
は、ＶDD電位にあり、ｂ０は、ゼロまたは接地電位にある。素子２００がオフ（トランジスタ２０５／２１０が導通していない）のとき、
【数１１】
0005639162.tif 000012
【００３７】
は、約ＶDD／２電位にあり、ｂ０は、ＶDD電位にある。
【数１２】
0005639162.tif 000013
【００３８】
がオフ状態においてＶDD／２よりも低い場合、ゲート−ソース間の電圧は、−Ｖｄｄよりも大きくなることがあり、これは最適設計に満たない結果になることがある。一方で、
【数１３】
0005639162.tif 000014
【００３９】
が、ＶDD／２よりも高い場合、中間ノードは仮想接地であり、およそＶDDにとどまるので、ゲート−ドレイン間の電圧は、接地電位よりも高くなることができる。
【００４０】
いくつかの実施形態において、オフ状態における
【数１４】
0005639162.tif 000015
【００４１】
電圧は、実際的な状況下での精度で、約ＶDD／２となるように選択される。たとえば、精度は、コンポーネントの公差によって定義され、制限されることがある。いくつかの実施形態において、オフ状態における
【数１５】
0005639162.tif 000016
【００４２】
電圧は、ＶDD／２の厳密値の２パーセント、５パーセント、１０パーセント、または２０パーセント以内である。いくつかの実施形態において、オン状態における
【数１６】
0005639162.tif 000017
【００４３】
電圧は、ＶDDの厳密値の２パーセント、５パーセント、１０パーセント、または２０パーセント以内である。いくつかの実施形態において、オフ状態におけるｂ０電圧は、ＶDDの２パーセント、５パーセント、１０パーセント、または２０パーセント以内である。いくつかの実施形態において、オン状態におけるｂ０電圧は、接地電位の１００ミリボルト以内である。
【００４４】
素子２００（この件について言えばまたは素子１００）がオン状態のとき、ソース−ドレイン間のトランジスタ電圧が低いので、電圧ストレスは概して大きな問題ではない。オフ状態では、タンクの２つの端子（Ｖtank＋およびＶtank−）の間のキャパシタンスは、２つのトランジスタ２０５／２１０のゲートで（それが素子１００内であれば、トランジスタ１０５のゲートで）仮想接地を形成せず、それによりトランジスタ２０５／２１０のゲートが、それぞれ２１０のドレインまたは２０５のソースの電圧に従うことを許容する。これは、トランジスタ２０５／２１０の任意の２つのノード間（ソース、ドレイン、ゲート）の最大電位差を、ＶDDのレベルに事実上制限する。ソースノードまたはドレインノードと、トランジスタのバルクとの電位差は、ＶDDを超えることがあり、たとえば、ＶDDの２倍に至ることに留意されたい。しかし、これは、比較的低い電圧では、ソースまたはドレインとバルクとのインターフェースが本質的にダイオード接合であるために、信頼性または耐久性の問題ではないことがある。
【００４５】
より低い電圧、およびバイアス抵抗器の値の可能な上昇のために、素子２００の品質係数（Ｑ）は、実際には、図１の匹敵する（同じ周波数、同じキャパシタサイズ）素子１００の品質係数に比べて向上することができる。
【００４６】
図３は、信号制御ビット０信号から、信号ｂ０と
【数１７】
0005639162.tif 000018
【００４７】
とを、素子２００用に生成するための例示的な回路３００の選択された部分を図示する。回路３００は、本質的に、トランジスタ３０５および３１０から作られる第１のインバータと、トランジスタ３１５および３２０から作られる第２のインバータとを備える、２インバータ設計である。第１のインバータは、接地とＶDDとの間で動作し、一方で第２のインバータは、ＶDD／２とＶDDとの間で動作し、したがって、信号
【数１８】
0005639162.tif 000019
【００４８】
のレベルシフトを提供する。図における「０」表記の使用は例示であり、本発明の概念は、制御「０」ビットばかりでなく、同調可能な発振器の、制御ビットの任意の１つに、または制御ビットの任意の組合せ（すべてを含む）に適用されてもよいことに留意されたい。
【００４９】
複数のトランジスタの制御電圧が適切にレベルシフトする状態で、２つより多いトランジスタを直列に積み重ねて、個々のトランジスタにまたがるさらなる電圧ストレスを低減し、より高いタンク振幅電圧に対する信頼性／耐久性の利点を拡大することができる。図４は、同調可能な発振器におけるキャパシタバンクの例示的な３つのトランジスタ素子４００の選択された部分を図示し、これは、より高い電圧で、たとえば、−３ＶDDから＋３ＶDDまでの電圧振幅で、有利に動作することができる。
【００５０】
素子４００は、図示するように直列に構成された（積み重ねられた）３つのスイッチングトランジスタ４０５と、４１０と、４１５とを含んで、寄生キャパシタンスを低減し、同時に過度の電圧ストレスに起因する潜在的な信頼性および耐久性の問題を削減する。３つのトランジスタ４０５／４１０／４１５の切り替えは、抵抗器４２０と、４２５と、４３０と、４３５と、４４０と、４４５と、４５０とを介して加えられる制御信号ｂ０と、
【数１９】
0005639162.tif 000020
【００５１】
とによって制御される。ここで、制御信号
【数２０】
0005639162.tif 000021
【００５２】
は、単にＶDDまで引き上げられてよく、制御信号ｂ０は、接地電位の低電圧レベルと、（３／２）ＶDD電位の高電圧レベルとを有することができる。たとえば、素子４００がオン（すべての３つのトランジスタ４０５／４１０／４１５が導通している）のとき、
【数２１】
0005639162.tif 000022
【００５３】
は、ＶDDでバイアスされてもよく、ｂ０は、ゼロまたは接地電位でバイアスされてもよい。素子４００がオフ（トランジスタ４０５／４１０／４１５／４２０が導通していない）のとき、
【数２２】
0005639162.tif 000023
【００５４】
は、約ＶDDでバイアスされ続けてもよく、ｂ０は、（３／２）ＶDD電位でバイアスされてもよい。
【００５５】
図２の実施形態におけるように、ｂ０および
【数２３】
0005639162.tif 000024
【００５６】
の電圧の精度は、コンポーネントの公差によって制限されることがある。いくつかの実施形態において、精度は、上に示した厳密値の２パーセント、５パーセント、１０パーセント、または２０パーセントであってよく、接地電位の場合、精度は、ＶDDまたは１００ミリボルトの２パーセント、５パーセント、１０パーセント、または２０パーセントであってよい。
【００５７】
より一般的に、ｎＶDD（ｎ≧３）の発振器タンクの電圧振幅、および素子におけるすべてのｎ個のトランジスタがオフになるためには、
【数２４】
0005639162.tif 000025
【００５８】
が、約（（ｎ−１）／２）ＶDDでトランジスタのゲートにバイアスをかけ、ｂ０が、約（ｎ／２）ＶDDでトランジスタのソースおよびドレインにバイアスをかける。すべてのｎ個のトランジスタが導通するようにするためには、ｂ０が、約ゼロまたは接地電位でゲートにバイアスをかけ、
【数２５】
0005639162.tif 000026
【００５９】
が、約ＶDDでソースおよびドレインにバイアスをかける。
【００６０】
電圧振幅が２ＶDDを超えない設計では、素子２００は、電圧ストレスを約ＶDD以下に維持するように使用されてもよい。タンクにおける期待電圧振幅がｖ≦ｎＶDD（ｎは整数である）である設計のために、ｎ個の積み重ねられたトランジスタの構造は、電源ストレスを約ＶDD以下に維持するように使用されてもよい。
【００６１】
図５は、キャパシタンススイッチング素子５２５−１、５２５−２、・・・５２５−ｍを有する同調可能な発振器５００の選択されたコンポーネントを図示する。キャパシタンススイッチング素子５２５のそれぞれは、上で説明した素子２００または素子４００として実装されてもよい。素子５２５は、発振器５００の粗同調ブロックを構成する。インダクタ５１５、素子５２５のキャパシタ、および微同調ブロック５１０のキャパシタは、負の相互コンダクタンス（Ｇm）ブロック５０５によって駆動されるＬＣタンクを構成する。微同調ブロックもまた、素子２００および４００に類似する素子を含むことができることに留意されるべきである。
【００６２】
素子５２５のキャパシタは、キャパシタの（それぞれの素子における一対のキャパシタのキャパシタンス値が実質的に２進数列を形成する）バイナリアレイとして示されているが、これは必ずしも要件ではない。
【００６３】
図６は、セルラトランシーバであってもよい無線トランシーバ６００の選択されたコンポーネントを図示する。トランシーバ６００は、受信（Ｒｘ）発振器６２５を制御する（すなわち、発振器６２５を基準に位相ロックする）ためのＲｘ位相ロックループ（ＰＬＬ）回路６３０と、他のＲｘ回路６１５および６２０とを含む。Ｒｘ回路６１５／６２０は、発振器６２５から、無線周波数（ＲＦ）信号と、Ｒｘローカル発振器周波数とを（アンテナ６０５およびデュプレクサ６１０を介して）受信し、受信したＲＦ信号から復号データを発生させるように構成されている。トランシーバ６００はまた、送信（Ｔｘ）発振器６４５を制御するためのＴｘ  ＰＬＬ回路６５０と、他の送信回路６３５および６４０とを含む。Ｔｘ回路６３５／６４０は、送信のためのデータと、Ｔｘ発振器６４５の出力とを受信し、データを搬送するＲＦ信号を生成するように構成されている。次いで、回路６３５／６４０からのＲＦ信号が、デュプレクサ６１０と、アンテナ６０５とを介して送信される。発振器６２５と６４５のそれぞれ、または両方は、素子２００および４００などのキャパシタスイッチング素子を使用して、発振器５００として実装されてもよい。
【００６４】
Ｐ−チャネルとＮ−チャネルの両方の電界効果トランジスタ（ＦＥＴ）が使用されてもよい。
【００６５】
実施形態において、図に示されるＦＥＴは、バイポーラ接合トランジスタ（ＢＪＴ）、または他の同様のスイッチングデバイスによって置換されてもよい。たとえば、ＢＪＴのベースノードが、同じ位置において、ＦＥＴのゲートノードの代わりに使われてもよく、ＢＪＴのエミッタノードが、ＦＥＴのソースノードの代わりに使われてもよく、ＢＪＴのコレクタノードが、ＦＥＴのドレインノードの代わりに使われてもよい。
【００６６】
本文書で説明した装置および方法を、さまざまな電子デバイスにおいて使用することができ、電子デバイスは、ネットワークの複数のアクセス端末の間で、またはアクセス端末と、アクセスネットワーク外部のさらなるネットワークに接続されたデバイスとの間で、音声および／またはデータパケットを伝送するセルラ無線ネットワーク内で動作するアクセス端末を含むが、これに限定されない。図６に示すように、装置および方法を、アクセス端末のローカルな発振器周波数ソースで使用することができる。
【００６７】
さまざまな方法のステップおよび決定を、本開示において順次説明することができたが、これらのステップおよび決定のうちのいくつかは、組み合わせてまたは平行して、非同期にまたは同期に、パイプライン式に、あるいは他のやり方で、別個の要素によって行われてもよい。ステップおよび決定が、明示的にそのように指示されるか、そうでなければコンテキストから明らかにされるか、または本質的に必要とされる場合を除き、本説明がステップおよび決定を列挙する同じ順序で行われる特定の要件は存在しない。しかしながら、選択された変形形態においては、ステップおよび決定が、説明され得る、および／または添付の図面に示され得る特定の順序で行われることに留意されたい。さらに、詳細に示されていないいくつかのステップまたは決定が、いくつかの実施形態／変形形態においては望ましいことがあるものの、すべての実施形態または変形形態において、すべての示されたステップおよび決定が必要とされなくてもよい。
【００６８】
当業者は、情報および信号が、さまざまな異なる技術および技法のいずれかを使用して表されてもよいことを理解するであろう。たとえば、上記の説明全体を通して参照され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁場または粒子、光場または粒子、あるいはその任意の組合せによって表されてもよい。
【００６９】
当業者は、本明細書において開示された実施形態に関連して説明したさまざまな例示的な論理ブロック、モジュール、回路、およびアルゴリズムステップが、電子ハードウェア、コンピュータソフトウェア、または両者の組合せとして実装されてもよいことをさらに理解するであろう。ハードウェアとソフトウェアとのこの交換可能性を明確に示すために、さまざまな例示的なコンポーネント、ブロック、モジュール、回路、およびステップを、概してその機能性に関して上記で説明することができた。そのような機能性が、ハードウェア、ソフトウェア、またはハードウェアとソフトウェアとの組合せとして実装されるかどうかは、特定のアプリケーション、およびシステム全体に課された設計上の制約に依存する。当業者は、説明された機能性を特定の各アプリケーションについてさまざまなやり方で実装することができるが、そのような実装上決定は、本発明の範囲からの逸脱をもたらすものと解釈されるべきではない。
【００７０】
本明細書において開示された実施形態に関連して説明したさまざまな例示的な論理ブロック、モジュール、および回路は、汎用プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、または他のプログラマブル論理デバイス、別個のゲートもしくはトランジスタ論理、別個のハードウェアコンポーネント、あるいは本明細書で説明された機能を実施するように設計されたその任意の組合せで実装され、または実施されてもよい。汎用プロセッサは、マイクロプロセッサであってもよいが、代替的には、プロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、またはステートマシンであってもよい。プロセッサはまた、コンピューティングデバイスの組合せ、たとえば、ＤＳＰとマイクロプロセッサとの組合せ、複数のマイクロプロセッサ、ＤＳＰコアと連携する１つまたは複数のマイクロプロセッサ、あるいは任意の他のそのような構成として実装されてもよい。
【００７１】
本明細書において開示された実施形態に関連して説明することができた方法またはアルゴリズムのステップは、ハードウェアで直接的に、プロセッサによって実行されるソフトウェアモジュールで、またはその２つの組合せで具体化されてもよい。ソフトウェアモジュールは、ＲＡＭメモリ、フラッシュメモリ、ＲＯＭメモリ、ＥＰＲＯＭメモリ、ＥＥＰＲＯＭメモリ、レジスタ、ハードディスク、取外し可能なディスク、ＣＤ−ＲＯＭ、あるいは当技術分野において知られている他の任意の形の記憶媒体に常駐していてもよい。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み出し、情報をそこに書き込むことができるように、プロセッサに結合される。代替的には、記憶媒体は、プロセッサと一体型であってもよい。プロセッサおよび記憶媒体は、ＡＳＩＣに常駐していてもよい。ＡＳＩＣは、アクセス端末に常駐していてもよい。あるいは、プロセッサおよび記憶媒体は、アクセス端末における別個のコンポーネントとして常駐していてもよい。
【００７２】
開示された実施形態の以上の説明は、すべての当業者が本発明を作製し、使用することができるように提供されている。これらの実施形態に対するさまざまな修正形態は、当業者には容易に明らかとなり、本明細書で定義された一般的な原則は、本発明の趣旨または範囲から逸脱せずに、他の実施形態に適用されてもよい。したがって、本発明は、本明細書において示された実施形態に限定されることは意図しないが、本明細書において開示された原理および新規な特徴に一致する最も広い範囲が与えられるものである。
以下に、本願の出願当初請求項に記載された発明を付記する。
［Ｃ１］
第１のキャパシタと、
第２のキャパシタと、
第１のゲートと、第１のソースと、第１のドレインとを備える第１のトランジスタと、
第２のゲートと、第２のソースと、第２のドレインとを備える第２のトランジスタと、ここにおいて、前記第１のトランジスタおよび前記第２のトランジスタは、前記第１のキャパシタと前記第２のキャパシタとの間で直列に結合されており、
前記第１のゲートを第１の制御信号に接続する第１の抵抗器と、
前記第２のゲートを前記第１の制御信号に接続する第２の抵抗器と、
前記第２のドレインを第２の制御信号に接続する第３の抵抗器と、
前記第１のソースを前記第２の制御信号に接続する第４の抵抗器と、
前記第２のソースと前記第１のドレインとを、前記第２の制御信号に接続する第５の抵抗器と、を備え、前記第２の制御信号は、前記第１の制御信号のレベルシフトされた相補制御信号である、キャパシタンススイッチング素子。
［Ｃ２］
前記キャパシタンススイッチング素子は、供給電圧電位（ＶDD）と接地電位とを送るように構成された電源から動作するように構成されており、
前記第１の制御信号は、実質的に前記ＶDDと実質的に前記ＶDDの半分とを切り替え、
前記第２の制御信号は、実質的に前記接地電位と実質的に前記ＶDDとを切り替える、上記Ｃ１に記載のキャパシタンススイッチング素子。
［Ｃ３］
前記第１のトランジスタは薄酸化物トランジスタであり、前記第２のトランジスタは薄酸化物トランジスタである、上記Ｃ２に記載のキャパシタンススイッチング素子。
［Ｃ４］
ビット制御信号を受信し、前記ビット制御信号に応答して、前記第１の制御信号と前記第２の制御信号とを生成するように構成されたレベルシフト回路をさらに備える上記Ｃ２に記載のキャパシタンススイッチング素子。
［Ｃ５］
前記レベルシフト回路は、直列に結合された第１のインバータと第２のインバータとを備える、上記Ｃ４に記載のキャパシタンススイッチング素子。
［Ｃ６］
ビット制御信号を受信し、前記ビット制御信号に基づいて、前記第１の制御信号と前記第２の制御信号とを生成するための手段をさらに備える上記Ｃ２に記載のキャパシタンススイッチング素子。
［Ｃ７］
上記Ｃ２に記載のキャパシタンススイッチング素子を備える発振器同調ブロック。
［Ｃ８］
負の相互コンダクタンスブロックと、インダクタと、上記Ｃ７に記載の同調ブロックとを備える発振器。
［Ｃ９］
受信機と、送信機とを備え、前記受信機および前記送信機のうちの少なくとも１つが上記Ｃ８に記載の発振器を備えるトランシーバ。
［Ｃ１０］
上記Ｃ９に記載のトランシーバを備えるアクセス端末。
［Ｃ１１］
第１のキャパシタと、
第２のキャパシタと、
第１のゲートと、第１のソースと、第１のドレインとを備える第１のトランジスタと、
第２のゲートと、第２のソースと、第２のドレインとを備える第２のトランジスタと、
第３のゲートと、第３のソースと、第３のゲートとを備える第３のトランジスタと、ここにおいて、前記第１のトランジスタ、前記第２のトランジスタ、および前記第３のトランジスタは、前記第１のキャパシタと前記第２のキャパシタとの間で直列に結合されており、
前記第１のゲートを第１の制御信号に接続する第１の抵抗器と、
前記第２のゲートを前記第１の制御信号に接続する第２の抵抗器と、
前記第３のゲートを前記第１の制御信号に接続する第３の抵抗器と、
前記第３のドレインを第２の制御信号に接続する第４の抵抗器と、
前記第３のソースと前記第２のドレインとを、前記第２の制御信号に接続する第５の抵抗器と、
前記第２のソースと前記第１のドレインとを、前記第２の制御信号に接続する第６の抵抗器と、
前記第１のソースを前記第２の制御信号に接続する第７の抵抗器とを備え、
前記キャパシタンススイッチング素子は、供給電圧電位（ＶDD）と接地電位とを送るように構成された電源から動作するように構成されており、
前記第１の制御信号は、実質的に前記ＶDDまで引き上げられ、
前記第２の制御信号は、（１）前記第１のキャパシタを前記第２のキャパシタに接続するための実質的に前記接地電位と、（２）前記第１のキャパシタを前記第２のキャパシタから切り離すための実質的に１．５倍の前記ＶDD電位とを切り替える、キャパシタンススイッチング素子。
［Ｃ１２］
前記第１のトランジスタは薄酸化物トランジスタであり、前記第２のトランジスタは薄酸化物トランジスタであり、前記第３のトランジスタは薄酸化物トランジスタである、上記Ｃ１１に記載のキャパシタンススイッチング素子。
［Ｃ１３］
ビット制御信号を受信し、前記ビット制御信号に応答して、前記第２の制御信号を生成するように構成されたレベルシフト回路をさらに備える上記Ｃ１１に記載のキャパシタンススイッチング素子。
［Ｃ１４］
上記Ｃ１１に記載のスイッチング素子を備える発振器同調ブロック。
［Ｃ１５］
負の相互コンダクタンスブロックと、タンク回路とを備え、前記タンク回路は、インダクタと、上記Ｃ１４に記載の同調ブロックとを備える、発振器。
［Ｃ１６］
受信機と、送信機とを備え、前記受信機および前記送信機のうちの少なくとも１つは上記Ｃ１５に記載の発振器を備える、トランシーバ。
［Ｃ１７］
上記Ｃ１６に記載のトランシーバを備えるアクセス端末。
［Ｃ１８］
キャパシタンススイッチング素子であって、
第１のキャパシタと、
第２のキャパシタと、
ｎが少なくとも３である、ｎ個の複数のトランジスタであって、前記複数のトランジスタのそれぞれが、ゲートと、ソースと、ドレインとを備え、前記第１のキャパシタと前記第２のキャパシタとの間で直列に結合されているトランジスタと、
前記トランジスタの前記ゲートを第１の制御信号に接続する第１の複数の抵抗器と、
前記トランジスタの前記ドレインと前記ソースとを、第２の制御信号に接続する第２の複数の抵抗器とを備え、
前記キャパシタンススイッチング素子は、供給電圧電位（ＶDD）と接地電位とを送るように構成された電源から動作するように構成されており、
前記第１の制御信号は、実質的に前記ＶDDと、実質的に（（ｎ−１）／２）倍の前記ＶDDとを切り替え、
前記第２の制御信号は、実質的に前記接地電位と、実質的に（ｎ／２）倍の前記ＶDD電位とを切り替える、キャパシタンススイッチング素子。
［Ｃ１９］
ビット制御信号を受信し、前記ビット制御信号に応答して、前記第１の制御信号と前記第２の制御信号とを生成するように構成されたレベルシフト回路をさらに備える上記Ｃ１８に記載のキャパシタンススイッチング素子。
［Ｃ２０］
第１のキャパシタと、
第２のキャパシタと、
前記第１のキャパシタおよび前記第２のキャパシタを直列に選択的に結合し、トランジスタ電圧ストレスを低減するための手段とを備えるキャパシタンススイッチング素子。
［Ｃ２１］
キャパシタンスを切り替える方法であって、
第１のキャパシタと、第２のキャパシタとを提供することと、
前記第１のキャパシタと前記第２のキャパシタとの間で直列に結合された、第１のトランジスタと第２のトランジスタとを提供することと、
実質的に供給電圧ＶDDで前記第１のトランジスタおよび前記第２のトランジスタのゲートにバイアスをかけ、実質的に接地電位で前記第１のトランジスタおよび前記第２のトランジスタのソースおよびドレインにバイアスをかけて、前記第１のキャパシタを前記第２のキャパシタに接続することと、
実質的に半分の前記ＶDDで前記第１のトランジスタおよび前記第２のトランジスタの前記ゲートにバイアスをかけ、実質的に前記ＶDDで前記第１のトランジスタおよび前記第２のトランジスタの前記ソースおよび前記ドレインにバイアスをかけて、前記第１のキャパシタを前記第２のキャパシタから切り離すこととを備える方法。
［Ｃ２２］
前記ゲートにバイアスをかけるための第１の制御信号と、前記ソースおよび前記ドレインにバイアスをかけるための前記第２の制御信号とを、ビット制御信号から生成するようにレベルシフト回路を動作させることをさらに備える上記Ｃ２１に記載のキャパシタンスを切り替える方法。
［Ｃ２３］
前記第１のトランジスタおよび前記第２のトランジスタは、薄酸化物トランジスタである、上記Ｃ２２に記載のキャパシタンスを切り替える方法。
［Ｃ２４］
キャパシタンスを切り替える方法であって、
第１のキャパシタと、第２のキャパシタとを提供することと、
ｎが少なくとも３である、ｎ個の複数のトランジスタであって、前記第１のキャパシタと前記第２のキャパシタとの間で直列に結合されている、前記複数のトランジスタの前記トランジスタを提供することと、
実質的に供給電圧ＶDDで前記複数のトランジスタのそれぞれのトランジスタのゲートにバイアスをかけ、実質的に接地電位で前記それぞれのトランジスタのソースおよびドレインにバイアスをかけて、前記第１のキャパシタを前記第２のキャパシタに接続することと、
実質的に（（ｎ−１）／２）倍のＶDDで前記ゲートにバイアスをかけ、実質的に（ｎ／２）倍のＶDDで前記ソースおよび前記ドレインにバイアスをかけて、前記第１のキャパシタを前記第２のキャパシタから切り離すことを備える方法。
［Ｃ２５］
（１）前記ゲートにバイアスをかけるための第１の制御信号、および（２）前記ソースおよび前記ドレインにバイアスをかけるための第２の制御信号のうちの少なくとも１つを、ビット制御信号から生成するようにレベルシフト回路を動作させることをさらに備える上記Ｃ２４に記載のキャパシタンスを切り替える方法。
［Ｃ２６］
前記それぞれのトランジスタは薄酸化物トランジスタである、上記Ｃ２５に記載のキャパシタンスを切り替える方法。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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