(57)【特許請求の範囲】
【請求項１】
出力信号を生成するために入力信号を増幅させる増幅器であって、前記増幅器は、
第１のバイアスレベルを有する第１のバイアストランジスタを備え、
前記増幅器は、
前記出力信号の第１の包絡線を計測し、第１のＲＣフィルタに結合された第１のダイオードを備える第１の検出器であって、出力電圧は、前記第１のダイオードの出力電圧である前記第１の検出器と、
前記第１の検出器の出力電圧の電圧レベルをシフトさせる第１のバイアス調整器であって、前記第１のバイアス調整器の出力は、前記第１のバイアスレベルを調整し、前記第１のバイアス調整器は第１のソースフォロワーを備え、前記第１のソースフォロワーのゲートは前記第１の検出器の前記出力電圧に結合され、前記第１のソースフォロワーのソースは、前記第１のバイアスレベルを調整するために前記第１のバイアストランジスタのゲートに結合される、前記第１のバイアス調整器と、
第１のトランジスタと、
前記出力信号を前記入力信号に接続するための抵抗と
を更に備え、
前記第１のトランジスタのソースは、前記第１のバイアストランジスタに結合され、前記第１のトランジスタのゲートは、前記入力信号に結合され、前記第１のトランジスタのドレインは出力信号に結合される増幅器。
【請求項２】
前記増幅器は、第２のバイアスレベルを有する第２のバイアストランジスタを備え、
前記出力信号の第２の包絡線を計測し、第２のＲＣフィルタに結合された第２のダイオードを備える第２の検出器であって、出力電圧は、前記第２のダイオードの出力電圧である前記第２の検出器と、
前記第２の検出器の出力電圧の電圧レベルをシフトさせる第２のバイアス調整器であって、前記第２のバイアス調整器の出力は、前記第２のバイアスレベルを調整し、前記第２のバイアス調整器は第２のソースフォロワーを備え、前記第２のソースフォロワーのゲートは前記第２の検出器の前記出力電圧に結合され、前記第２のソースフォロワーのソースは、前記第２のバイアスレベルを調整するために前記第２のバイアストランジスタのゲートに結合される、前記第２のバイアス調整器と、
第２のトランジスタと、
を更に備え、
前記第１のトランジスタのドレインは、前記第２のトランジスタのドレインに結合され、前記第２のトランジスタのソースは、前記第２のバイアストランジスタに結合され、前記第１のトランジスタのゲートは、前記第２のトランジスタのゲートに結合され、前記第１のトランジスタおよび前記第２のトランジスタのゲートは、前記入力信号に結合され、前記第１のトランジスタおよび前記第２のトランジスタは出力信号に結合される請求項１の増幅器。
【請求項３】
第１の検出器は、前記第１のダイオードと前記ＲＣフィルタと直列に接続された第３のダイオードをさらに備える請求項１の増幅器。
【請求項４】
前記第１のダイオードは、ダイオード接続されたトランジスタを有する請求項１の増幅器。
【請求項５】
前記ダイオード接続されたトランジスタの基板は、前記ダイオード接続されたトランジスタのソース電圧よりも高いバイアス電圧に結合される請求項４の増幅器。
【請求項６】
前記第１のダイオードは、ダイオード結合されたＮＭＯＳトランジスタを備え、前記第２のダイオードは、ダイオード結合されたＰＭＯＳトランジスタを備える請求項２の増幅器。
【請求項７】
前記第１のバイアス調整器は、ソースフォロワーとして構成されたＰＭＯＳトランジスタを備え、前記第２のバイアス調整器は、ソースフォロワーとして構成されたＮＭＯＳトランジスタを備える請求項６の増幅器。
【請求項８】
前記増幅器は、集積回路上のトランスミッタのドライバ増幅器である請求項１の増幅器。
【請求項９】
出力信号を生成するために入力信号を増幅する方法であって、増幅することは、入力信号を、出力信号を生成する増幅器に結合させることを備え、増幅器は第１のバイアスレベルを有する第１のバイアストランジスタを備え、前記方法は、
第１の検出器によって前記出力信号の第１の包絡線を計測することであって、前記第１の検出器は、第１のＲＣフィルタに結合された第１のダイオードを含み、前記第１の包絡線を計測することは、前記第１のダイオードを介して前記出力信号を通過させることと、前記第１のＲＣフィルタによって前記第１のダイオードの前記出力をローパスフィルタリングすることとを備える、前記第１の包絡線を計測することと、
第１のバイアス調整器によって前記出力信号の前記計測された包絡線の電圧レベルをシフトさせることであって、前記電圧レベルをシフトさせることは、第１のソースフォロワーを介して前記計測された包絡線を通過させることを備える、前記電圧レベルをシフトさせることと、
前記第１のバイアス調整器によってシフトされた電圧レベルによって前記第１のバイアスレベルを調整することと
を備え、
前記増幅器は、
第１のトランジスタと、
前記出力信号を前記入力信号に接続するための抵抗と
を更に備え、
前記第１のトランジスタのソースは、前記第１のバイアストランジスタに結合され、前記第１のトランジスタのゲートは、前記入力信号に結合され、前記第１のトランジスタのドレインは出力信号に結合される方法。
【請求項１０】
前記方法は、
第２の検出器によって前記出力信号の第２の包絡線を計測することであって、前記第２の検出器は、第２のＲＣフィルタに結合された第２のダイオードを含み、前記第２の包絡線を計測することは、前記第２のダイオードを介して前記出力信号を通過させることと、前記第２のＲＣフィルタによって前記第２のダイオードの前記出力をローパスフィルタリングすることとを備える、前記第２の包絡線を計測することと、
第２のバイアス調整器によって前記出力信号の前記計測された包絡線の電圧レベルをシフトさせることであって、前記電圧レベルをシフトさせることは、第２のソースフォロワーを介して前記計測された包絡線を通過させることを備える、前記電圧レベルをシフトさせることと、
前記第２のバイアス調整器によってシフトされた電圧レベルによって前記第２のバイアスレベルを調整することと
を更に備え、
前記増幅器は、第２のバイアスレベルを有する第２のバイアストランジスタと、
第２のトランジスタを更に備え、
前記第１のトランジスタのドレインは、前記第２のトランジスタのドレインに結合され、前記第２のトランジスタのソースは、前記第２のバイアストランジスタに結合され、前記第１のトランジスタのゲートは、前記第２のトランジスタのゲートに結合され、前記第１のトランジスタおよび前記第２のトランジスタのゲートは、前記入力信号に結合され、前記第１のトランジスタおよび前記第２のトランジスタは出力信号に結合される請求項９の方法。
【請求項１１】
ダイオード接続されたトランジスタの基板は、前記ダイオード接続されたトランジスタのソース電圧よりも高いバイアス電圧に結合される請求項９の方法。
【請求項１２】
前記第１のダイオードは、ダイオード結合されたＮＭＯＳトランジスタを有し、前記第２のダイオードは、ダイオード結合されたＰＭＯＳトランジスタを有する請求項１０の方法。
【請求項１３】
前記第１のバイアス調整器は、ソースフォロワーとして構成されたＰＭＯＳトランジスタを備え、前記第２のバイアス調整器は、ソースフォロワーとして構成されたＮＭＯＳトランジスタを備える請求項１２の方法。
【請求項１４】
出力信号を生成するために入力信号を増幅させる増幅器であって、
前記増幅器は、
第１のバイアスレベルを有する第１のバイアストランジスタと、
第１の検出器によって前記出力信号の第１の包絡線を計測する手段であって、前記第１の検出器は第１のＲＣフィルタに結合された第１のダイオードを備え、前記第１のダイオードを介して前記出力信号を通過させ、前記第１のＲＣフィルタによって前記ダイオードの出力をローパスフィルタリングする前記第１の包絡線を計測する手段と、
前記第１の包絡線を計測する手段の出力電圧の電圧レベルをシフトする手段であって、前記シフトする手段の出力は、前記第１のバイアスレベルを調整する、前記第１の包絡線を計測する手段の出力電圧の電圧レベルをシフトする手段と、
前記第２のバイアスレベルを有する第２のバイアストランジスタと、
第２の検出器によって前記出力信号の第２の包絡線を計測する手段であって、前記第２の検出器は、第２のＲＣフィルタに結合された第２のダイオードを備え、前記第２のダイオードを介して前記出力信号を通過させることと、前記第２のＲＣフィルタによって、前記ダイオードの出力をローパスフィルタリングすることとを備える、前記第２の包絡線を計測する手段と、
前記第２の包絡線を計測する手段の出力電圧の電圧レベルをシフトする手段であって、前記シフトする手段の出力は、第２のバイアスレベルを調整する、前記第２の包絡線を計測する手段の出力電圧の電圧レベルをシフトする手段と、
第１のトランジスタおよび第２のトランジスタと、
前記出力信号を前記入力信号に接続するための抵抗と
を更に備え、
前記第１のトランジスタのソースは、前記第１のバイアストランジスタに結合され、前記第１のトランジスタのゲートは、前記入力信号に結合され、前記第１のトランジスタのドレインは出力信号に結合され
前記第１のトランジスタのドレインは、前記第２のトランジスタのドレインに結合され、前記第２のトランジスタのソースは、前記第２のバイアストランジスタに結合され、前記第１のトランジスタのゲートは、前記第２のトランジスタのゲートに結合され、前記第１のトランジスタおよび前記第２のトランジスタのゲートは、前記入力信号に結合され、前記第１のトランジスタおよび前記第２のトランジスタは出力信号に結合される増幅器。
【請求項１５】
前記出力信号の第１の包絡線を計測する手段は、前記第１の包絡線がプリセット閾値を上回るか否かを検出する手段をさらに備える請求項１４の増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、集積回路（integrated circuits:IC）、特にＩＣ増幅器（amplifier）のデザインに関する。
【背景技術】
【０００２】
増幅器は、増幅された出力信号を生成するために、入力信号に一定利得（constant gain）を供給するようにデザインされている。増幅器は、概して、限定された動作範囲の入力信号および出力信号でのみ一定利得を供給することができる。もし、入力信号または出力信号の大きさが動作範囲外の場合、増幅器は、利得圧縮（gain compression）および／またはほかの非線形の特徴（non-linear characteristics）を示し得る。
【０００３】
増幅器の動作範囲を広げる一つの方法は、信号が動作範囲外の場合に、利得を上昇させることである。トランジスタ増幅器のデザインにおいて、信号に供給された利得は、多くの場合、利得ステージ中の増幅器のトランジスタまたは複数のトランジスタをバイアスするための電流の量に関連している。典型的に、大量の電流消費は利得を上昇する。他方で、低い電流消費は電力を抑制する。
【０００４】
増幅器において、通常動作時に省電力をしながら、必要時に、増幅器のトランジスタのバイアスを動的に調整し、増幅器の動作範囲を拡張することが望ましい。
【発明の概要】
【０００５】
本開示の一態様は、出力信号を生成するための入力信号を増幅するための増幅器を提供し、前記増幅器は、第１のバイアスレベルを有する第１のバイアストランジスタを備え、前記増幅器の利得が前記第１のバイアスレベルに依存し、前記増幅器は、前記出力信号の第１の包絡線を計測する第１の検出器と、前記第１の検出器の出力電圧の電圧レベルをシフトさせる第１のバイアス調整器とをさらに備え、第１のバイアス調整器の出力は、前記第１のバイアスレベルを調整する。
【０００６】
本開示の他の態様は、出力信号を生成するための入力信号を増幅するための方法を提供し、増幅することは、入力信号を、出力信号を生成する増幅器に結合させることを備え、増幅器は第１のバイアスレベルを有する第１のバイアストランジスタを備え、前記増幅器の利得は前記第１のバイアスレベルの関数であり、前記方法は、第１の検出器によって前記出力信号の第１の包絡線を計測することと、第１のバイアス調整器によって前記出力信号の前記計測された包絡線の電圧レベルをシフトさせることと、前記シフトされた電圧レベルによって前記第１のバイアスレベルを調整することとを備える。
【０００７】
本開示のさらに他の態様は、出力信号を生成するための入力信号を増幅するための増幅器を提供し、前記増幅器は、前記入力信号に利得を供給する第１のＮＭＯＳトランジスタと、前記入力信号に利得を供給する第１のＰＭＯＳトランジスタと、第１のバイアスレベルを有する第１のバイアストランジスタと、前記第１のバイアスレベルに結合された第１のミラー回路と、前記第１のミラー回路に結合された第１の補助バイアストランジスタと、を備え、前記第１のＮＭＯＳトランジスタの出力、および前記第１のＰＭＯＳトランジスタの出力は結合されており、前記第１のバイアストランジスタは、前記第１のＮＭＯＳトランジスタおよび前記第１のＰＭＯＳトランジスタに電流を供給し、前記第１のミラー回路を流れる電流は、前記第１のバイアストランジスタを流れる電流の固定数倍になり、前記第１のミラー回路を流れる電流は、さらに、前記第１の補助バイアストランジスタを流れる電流の固定数倍になり、前記第１の補助バイアストランジスタはさらに、前記第１のＮＭＯＳトランジスタまたは前記第１のＰＭＯＳトランジスタに直接結合される。
【０００８】
本開示のそのさらに他の態様は、出力信号を生成するための入力信号を増幅するための増幅器を提供し、前記増幅器は、第１のバイアスレベルを有する第１のバイアストランジスタを備え、前記増幅器の利得は第１のバイアスレベルの関数であり、前記増幅器は、前記出力信号の第１の包絡線を計測する手段と、前記第１の検出器の出力電圧の電圧レベルをシフトさせる手段とをさらに備え、第１のバイアス調整器の出力は、第１のバイアスレベルに調整される。
【図面の簡単な説明】
【０００９】
【図１】図１は、従来技術の増幅器を示している。
【図２】図２は、図１の増幅器のためのＶｏｕｔとＶｉｎの典型的な伝達特性を示している。
【図３】図３は、電圧バイアス１が、出力電圧の測定された包絡線に依存して動的に調整して形成される一実施形態を示している。
【図４】図４は、図３の回路内で示した信号レベルを示している。
【図５】図５は、図３の検出器３１０の５００の実施形態を示している。
【図５Ａ】図５Ａは、図３の包絡線検出器３１０の５１０の代替実施形態を示している。
【図６】図６は、ＶＤ１の到達できるレベルを上昇させるために、直列に結合する２つのダイオードを示している。
【図７】図７は、トランジスタＭＤ１の基板バイアスが電圧Ｖｓｕｂに設定され、ＶｓｕｂはトランジスタＭＤ１のソース電圧よりも大きくなりうる包絡線検出器の実施形態を示している。
【図８Ａ】図８Ａは、検出器３１０の代替実施形態を示している。
【図８Ｂ】図８Ｂは、検出器３１０の代替実施形態を示している。
【図９Ａ】図９Ａは、バイアス調整器３２０の実施形態を示している。
【図９Ｂ】図９Ｂは、バイアス調整器３２０の実施形態を示している。
【図１０】図１０は、ＭＢ２包絡線検出器１０１０および、ＭＢ２バイアス調整器１０２０が、図１に示す増幅器のＰＭＯＳバイアストランジスタＭＢ２を調整するために供給される実施形態を示している。
【図１０Ａ】図１０Ａは、図１０の回路内の信号レベルを示している。
【図１０Ｂ】図１０Ｂは、ＰＭＯＳ包絡線検出器１０１０および、ＮＭＯＳバイアス調整器１０２０の一実施形態を示している。
【図１１】図１１は、動的に増幅器のバイアス電圧を調整するために本明細書で開示されているいくつかの技術の組み合わせの実施形態を示している。
【図１２】図１２は、シングルアクティブトランジスタを有し、検出器およびバイアス調整器を使用する通常のソース増幅器を示している。
【図１３】図１３は、バッファ１３００がバイアス調整器３２０およびトランジスタＭＢ１のゲート関に供給される実施形態を示している。
【図１４】図１４は、調整不可能な利得を有する増幅器１４００が、本開示の原理に従ってデザインされた可変利得増幅器１４１０に組み合わされる実施形態を示している。
【図１５】図１５は、図１４で示したデザインの実施形態を示している。
【図１６】図１６は、追加のバイアストランジスタが、ＮＭＯＳバイアストランジスタＭＢ１とＰＭＯＳバイアストランジスタＭＢ２間のミスマッチを補うために供給される本開示の実施形態を示している。
【図１７】図１７は、本開示に従って、ＲＦトランスミッタが増幅器を使用する実施形態を示している。
【詳細な説明】
【００１０】
本明細書で開示されていることは、通常動作時の電力を節約しつつ、増幅器の動作範囲を拡張するために動的に増幅器にバイアスするための技術である。
【００１１】
図１は、従来技術の増幅器を示している。図１では、入力電圧ＶｉｎはＡＣ結合キャパシタＣ１を介して、出力Ｖｏｕｔを共有する通常のソース増幅器として構成されるトランジスタＭＮ１およびＭＰ１のゲートに結合される。ＭＮ１およびＭＰ１のソースは、それぞれ、トランジスタＭＢ１およびＭＢ２のドレインに結合される。ＭＢ１およびＭＢ２は、一定のバイアス電圧バイアス１およびバイアス２を有し、トランジスタＭＮ１およびＭＰ１のソースディジェネレーション（source degeneration）を供給するように見られることができる。抵抗ＲＦＢは、増幅器の出力と入力とを結合し、ＭＮ１およびＭＰ１のためのバイアスポイントを、供給電圧ＶＤＤの中間近くにセットする。
【００１２】
図２は、図１の増幅器のためのＶｏｕｔとＶｉｎの典型的な伝達特性を示している。図２に示すように、増幅器は、領域２とマークされた範囲において、高く一定の利得を有し、Ｖｉｎのレベルについて良い線形性を示している。対し、増幅器は、領域１および領域３とマークされた範囲において、低く可変の利得を有し、Ｖｉｎのレベルにつき非線形の振る舞いを示す。増幅器のアプリケーションにおいて、これは、回路の有用な動作入力範囲を領域２に制限し得る。そしてそれは、Ｖｉｎ１およびＶｉｎ２間のＶｉｎのレベルと、Ｖｏｕｔ１およびＶｏｕｔ２間のＶｏｕｔのレベルとに対応する。
【００１３】
本開示に従って、技術は、入力および／または出力電圧の測定された特徴に基づいた増幅器の有用な動作範囲を動的に調整するために供給される。
【００１４】
本開示に従って、入力及び／または出力電圧の測定された特徴に基づいて、増幅器の有用な動作範囲を動的に調整する技術が与えられる。
【００１５】
図３は、電圧バイアス１が、出力電圧の測定された包絡線に依存して動的に調整可能とされる一実施形態を示している。図３において、検出器３１０は、出力電圧Ｖｏｕｔに結合される。検出器３１０は、増幅器の動作範囲を示しうる、および／または、出力電圧の低周波数包絡線における変動を示しうる出力信号３１０ａを供給するように機能する。信号３１０ａは、信号３１０ａに基づいてトランジスタＭＢ１のゲートに印加される電圧３２０ａを生成するバイアス調整器３２０に結合される。バイアス電圧バイアス１は、増幅器の出力の計測された包絡線に基づいて、動的に調整されうる。
【００１６】
一実施形態において、Ｖｏｕｔが領域１または２内で検出されたとき、すなわち図２に示すＶｏｕｔ２未満の場合、バイアス電圧バイアス１は一定のレベルに固定される。Ｖｏｕｔが領域３内で検出されたとき、すなわち図２に示すＶｏｕｔ２以上の場合、バイアス電圧バイアス１はＶｏｕｔの包絡線の計測されたレベルに基づいて変えることが許可される。バイアス１の上昇は、ＭＢ１の抵抗のソースディジェネレーションの減少を引き起こし、そして、増幅器を流れる電流の上昇を引き起こす。このため、増幅器の利得が増加する。よってこのメカニズムは、例えば、増幅器が領域３で動作するとき、経験された利得の減少を部分的に補う。
【００１７】
図４は、図３の回路内で示した現在の信号レベルを示している。図４において、Ｅ１は、信号Ｖｏｕｔのアッパーピークに対応する包絡線を表す。第１のフェーズにおいて、Ｅ１は、Ａ１の値で領域２に収まり、信号３１０ａは値Ｂ１を有する。第２のフェーズにおいて、Ｅ１は、Ａ２の値でまだ領域２内に収まっており、信号３１０ａはＢ１に固定される。第３のフェーズにおいて、Ｅ１は、Ａ３の値で領域３に入る。Ｅ１がＶｏｕｔ２のレベルを超えて上昇したこと（これは、領域２から領域３に変化したことを示す）に対応して、信号３１０ａは、Ｅ１を追い始める。固定オフセットＶＴ１は、第３のフェーズにおいて、Ｅ１と信号３１０ａ間に生じうる。
【００１８】
図４において、図３のバイアス調整器３２０は、３１０ａを値ＶＴ２だけレベルシフトさせて、信号３２０ａを生成する。３２０ａは、バイアストランジスタＭＢ１のゲートに直接結合されうる。
【００１９】
一実施形態（図示せず）では、信号３１０ａが、バイアス調整器３２０ａなしにバイアストランジスタＭＢ１のゲートに直接結合され得ることに留意する。
【００２０】
図５は、図３の検出器３１０の実施形態５００を示している。図５において、ダイオードＤ１は、シンプルなピーク／包絡線ダイオード検出器を形成するためのローパスＲＣフィルタに結合される。ダイオードＤ１は、順方向でダイオードにバイアスするために必要な電圧降下を示す固定されたターンオン電圧ＶＤ１を有している。一実施形態において、ＶＤ１は、図２に示すＶｏｕｔ２のレベルにおおよそ整合するように、設計され得る。この場合、ダイオードＤ１の出力で測定された出力電圧は、ＶＤ１がＶＴ１に等しく、またＢ１がゼロとなる、図４を参照して言及された信号３０１ａの特徴を有するであろう。当業者は、ＶＤ１の大きさは、トランジスタＭＤ１の特徴、すなわち、トランジスタの次元やターンオンに基づいていることが理解できるだろう。そして、当業者ならＶＤ１の値は、その具体的なアプリケーションの要求に従って、デザイナーにより選択されることが理解できるだろう。
【００２１】
一実施形態では、ＲＣローパスフィルタのカットオフ周波数は、Ｖｏｕｔの予測される包絡線の変化のバンド幅よりも大きく、Ｖｏｕｔのキャリア周波数よりも小さくなるように、より好ましく選択されることに留意する。
【００２２】
図５Ａは、図３の包絡線検出器３１０の５１０の代替実施形態を示している。検出器内のダイオードは、標準的なダイオード接続されたＮＭＯＳトランジスタＭＤ１として実装される。
【００２３】
図６および図７は、望ましい値Ｖｏｕｔ２に対応するための包絡線検出器のターンオン閾値を設定する際の、さらなる柔軟性を可能にする検出器の代替実施形態を示している。図６において、二つのダイオードは、ＶＴ１の到達できるレベルを上昇させるために直列に結合される。よってＶＴ１の実効的なレベルは、ＭＤ１およびＭＤ２のターンオン電圧の合計である。当業者は、任意の数のダイオードが、ＶＴ１を適切なレベルに到達させるために直列に接続されうると理解するだろう。
【００２４】
図７は、トランジスタＭＤ１の基板バイアスが電圧Ｖｓｕｂに設定され、ＶｓｕｂがトランジスタＭＤ１のソース電圧よりも大きいかもしれない包絡線検出器の一実施形態を示している。これは、ＭＤ１の閾値電圧を抑制する効果があり、これによりターンオン電圧ＶＤ１を減少させる。この方法によれば、Ｖｓｕｂを設定することにより、ＶＴ１の選択についての更なる柔軟性が提供される。
【００２５】
当業者は、図６、７で説明した技術は組み合わせうると理解する。例えば、複数の、ダイオード接続されたトランジスタは、直列に供給されて良く、そして１つ以上のトランジスタは、ソース電圧よりも高く設定された基板バイアスを有しうる。
【００２６】
当業者は、ＭＢ１およびＭＢ２のサイズを調整すること、および／またはダイオードトランジスタＭＤ１のサイズを調整すること、および／またはダイオードを直列につみかさねること、および／または基板バイアスを用いたこれらのトランジスタのいくつかの閾値電圧を調整することにより、ＶＴ１の値が、具体的なアプリケーションの要求に従って選ばれうることを理解するだろう。
【００２７】
図８Ａは、検出器３１０の代替実施形態を示している。図８Ａに示すように、Ｖｏｕｔは比較器Ｃ１によって、参照レベルＶｒｅｆと比較される。比較器の出力Ｃ１ａは、スイッチＳ１を制御する。一実施形態において、もしＶｏｕｔがＶｒｅｆよりも高い場合、Ｓ１を閉じ、そうでなければ、Ｓ１を開く。もしＳ１が閉じた場合、スイッチＳ１は、ＶｏｕｔをダイオードＤ１およびＲＣフィルタを含むシンプルダイオード検出器に結合する。
【００２８】
一実施形態において、比較器Ｃ１に供給しているＶｒｅｆの値は、Ｖｏｕｔ２−ＶＤ１にセットされうる。ここでＶｏｕｔ２は、図２に示す、変化電圧レベルである。代替実施形態において、Ｖｒｅｆは、例えば較正工程から決定されたパラメータに依存してプログラム可能とされうる。
【００２９】
図８Ｂは、検出器３１０の代替実施形態を示している。図８Ｂにおいて、ノードＤは、キャパシタＣＡＣを介して、出力電圧ＶｏｕｔにＡＣ結合される。ノードＤはまた、ダイオードＤ１およびＲＣフィルタを含むダイオード検出器の入力に結合される。ノードＤのＤＣ電圧は、単一利得バッファＡ１によってＶｒｅｆ１に設定される。単一利得バッファＡ１は高い出力インピーダンスを有するように構成され、これによりＡ１の出力によるノードＤにおけるＡＣ信号の負荷を最小限にすることができることに留意する。Ｖｒｅｆ１のレベルは、電圧ＶｏｕｔのＡＣ成分のピークが予め定められた閾値を超えるとすぐに、ダイオード検出器のダイオードＤ１が導通状態となり始めるように、選択され得る。
【００３０】
例えば、予め決められた閾値は、Ｖｏｕｔ２−ＶＤＤ／２として選択されうる。ここで、ＶＤＤ／２は、電圧ＶｏｕｔのＤＣバイアスに近似している。そして、Ｖｒｅｆ１は、ＶＤ１−Ｖｏｕｔ２＋ＶＤＤ／２に設定されうる。ここでＶＤ１は、ダイオードのターンオン電圧である。この場合、ＶｏｕｔのＡＣ成分がＶｏｕｔ２−ＶＤＤ／２を上回った際に、ダイオードＤ１は、導通し始める。
【００３１】
当業者は、本明細書に示した機能を有する検出器をデザインするため、示されていない代替技術を使用しうる。そのような実施形態は、本開示の範囲の中であると意図される。
【００３２】
図９Ａは、図３からのバイアス調整器３２０の実施形態を示している。図９Ａでは、バイアス調整器３２０は、ＰＭＯＳソースフォロワー９００として実装される。図９Ａにおいて、ブロック９００は、そのソースに抵抗ＲＡ１が結合されたＰＭＯＳトランジスタＭＡ１を含んでいる。ソースフォロワー９００は、固定値の正の電圧シフトＶＡ１を電圧３１０ａにもたらして、電圧３２０ａを生成する。当業者は、ＶＡ１の大きさが、ＭＡ１の次元やＭＡ１の閾値電圧のようなトランジスタＭＡ１の特徴に依存することを理解するだろう。ＶＡ１の値は、図２に示したＶＴ２の値に対応して選択されうる。
【００３３】
図９Ｂはバイアス調整器３２０の代替実施形態を示し、電圧３１０ａはダイオード接続されたＮＭＯＳデバイスＭＡ２のソースに供給される。
【００３４】
代替実施形態において（図示せず）、バイアス調整器３２０は、信号３１０ａを特定の電圧だけシフトする任意の回路を備えうる。一実施形態では、特定の電圧は、例えば較正工程から決定されるパラメータに基づいてプログラム可能とされうる。
【００３５】
当業者ならば、本明細書に記載のＮＭＯＳトランジスタＭＢ１にバイアスすることの全ての技術は、開示された信号およびデバイスの極性を適切に調整することによって、ＰＭＯＳトランジスタＭＢ２にバイアスすることに適応可能であると気付くであろうということに留意する。そのような実施形態は、本開示の範囲内になると意図される。
【００３６】
例えば、図１０は、検出器１０１０、および図１に示す増幅器のＰＭＯＳバイアストランジスタＭＢ２を調整するためにバイアス調整器１０２０及び検出器１０１０が設けられた実施形態を示している。
【００３７】
具体的には、図１０Ａは、図１０の回路内の信号レベルを示している。図１０Ａにおいて、Ｅ２は、信号Ｖｏｕｔのローピークに対応する包絡線を表している。第１のフェーズにおいて、Ｅ２は、Ａ１´の値で領域２内に収まり、信号１０１０ａは、値Ｂ１´を有する。第２のフェーズにおいて、Ｅ２は、値Ａ２´でまだ領域２内に収まり、信号１０１０ａは、Ｂ１´に固定される。第３のフェーズにおいて、Ｅ２は、値Ａ３´で領域１内に入る。Ｅ２がＶｏｕｔ１のレベルを超えて減少すること（これは、領域２から領域１への変化を示す）に対応して、信号１０１０ａは、Ｅ２を追い始める。固定オフセットＶＴ１´は、第３のフェーズにおいて、Ｅ２および１０１０ａ間に生じ得る。
【００３８】
図１０において、バイアス調整器１０２０は、１０１０ａを値ＶＴ２´だけレベルシフトさせて、信号１０２０ａを生成する。１０２０ａは、バイアストランジスタＭＢ２のゲートに直接結合されうる。
【００３９】
ＰＭＯＳ包絡線検出器１０１０および、ＮＭＯＳバイアス調整器１０２０の一実施形態
は、図１０Ｂに示されている。
【００４０】
一実施形態において（図示せず）、検出器への入力は、ＭＮ１およびＭＰ１のドレインよりも、トランジスタＭＮ１およびＭＰ１のゲートに直接結合されうる。検出器および調整器はまた、入力電圧Ｖｉｎに直接結合されうる。このような実施形態は、本開示の範囲内になると意図される。
【００４１】
図１１は、動的に増幅器のバイアス電圧を調整するための、本明細書で開示された、いくつかの技術の組み合わせの実施形態を示している。３１０／３２０がラベルされたブロックは、図３に示す検出器およびバイアス調整器を言及しており、１０１０／１０２０がラベルされたブロックは、図１０に示したブロックと同じものを言及している。図１１において、トランジスタＭＳ１およびＭＳ２は、出力電圧レベルが、供給電圧の中間レンジに近接するように、出力が入力に結合されたインバータとして構成されている。出力電圧は、検出器３１０内のトランジスタの基板をバイアスするために用いられる。これは、図７を参照してここに記載した原理に従って、行われうる。本明細書の開示を考慮し、当業者は、図１１に示した回路の動作を容易に理解するだろう。
【００４２】
検出器及びバイアス調整期は、図１の増幅器のトポロジー（topology）を参照して本明細書では記載されているが、当業者は、技術は、バイアストランジスタを有し、トランジスタのバイアスを調整することで増幅器の利得を上昇させる任意の増幅器トポロジーに適応でき得ることに留意する。たとえば、図１２に示すように、シングルアクティブトランジスタを有する一般的な増幅器が、検出器およびバイアス調整器を用いても良い。このような実施形態は、本開示の範囲内になると意図される。
【００４３】
図１３は、バッファ１３００が、バイアス調整器３２０およびトランジスタＭＢ１のゲート間に設けられる実施形態を示している。図１３において、増幅器Ａ１は、抵抗Ｒ１を介してトランジスタＭＢ１のゲートに結合された単一利得バッファとして構成される。Ｒ１は、ＭＢ１のゲートキャパシタンスと共に、信号３２０ａのローパスフィルタを供給するために選択されうることに留意する。
【００４４】
当業者は、バッファ１３００の機能性を実行するための他の実施形態を推理しうる。このような実施形態は、本開示の範囲内になると意図される。
【００４５】
図１４は、調整不可能な利得を有する増幅器１４００が、本開示の原理に従ってデザインされた可変利得増幅器１４１０と組み合わせられる実施形態を示している。本実施形態において、可変利得増幅器１４１０には、増幅器１４００の動作の領域を検出する検出器が設けられるに加えて供給されうる。増幅器１５００が領域１または３で動作するものとして検出された場合、可変利得増幅器１４１０の利得は、上昇されうる。そのため、可変利得増幅器１４１０は、必要に応じて、増幅器１４００に利得ブーストを供給しうる。
【００４６】
図１５は、図１４に示したデザインの実施形態を示している。図１５において、増幅器１４００は、トランジスタＭ１およびＭ２を含んでいる。可変利得増幅器１４１０は、図１を参照して前もって本明細書に記載されたトランジスタＭＮ１、ＭＰ１、ＭＢ１、ＭＢ２を含んでいる。図１５において、検出器３１０および１０１０は、図８Ｂを参照して記載したように、実装される。バイアス調整器３２０および１０２０は、図９Ｂを参照して記載したように、実装される。バッファ１４１０および１４２０は、図１３を参照して記載したように、設けられる。
【００４７】
本開示のさらなる態様は、増幅器内のＮＭＯＳおよびＰＭＯＳトランジスタ間の利得ミスマッチ及び／または一般的なプロセススキュー（process skew）を補うため、追加のバイアストランジスタを備える。図１６は、このような追加のバイアストランジスタが、ＮＭＯＳバイアストランジスタＭＢ１およびＰＭＯＳバイアストランジスタＭＢ２間の利得ミスマッチを抑制するために使用される実施形態を示している。
【００４８】
図１６において、バイアス電圧バイアス２は、追加のＰＭＯＳトランジスタＭＢ２＿Ｍのゲートに結合される。ＭＢ２＿Ｍの幅は、ＭＢ２の幅の１／Ｎ倍であることが望ましい。このように、ＭＢ２＿Ｍは、ＭＢ２を流れる電流をミラーするようにデザインされ、これにより１／Ｎ倍に減少される。ダイオード接続されたＮＭＯＳトランジスタＭＢ２＿ＭＮは、ＭＢ２＿Ｍに流れる電流を受け、ＮＭＯＳトランジスタＭＢ１＿ＡＵＸのための適切なゲートバイアス電圧を生成する。ＭＢ１＿ＡＵＸは、ＮＭＯＳバイアストランジスタＭＢ１と並列に接続される。
【００４９】
ＭＢ１＿ＡＵＸの幅は、ＭＢ２＿ＭＮの幅のＮ倍であることが望ましい。この場合、ＭＢ１＿ＡＵＸは、ＭＢ２＿ＭＮを流れる電流をミラーするようにデザインされ、これによりＮ倍に上昇される。この記載に基づくと、トランジスタＭＢ２＿ＭおよびＭＢ２＿ＭＮは、ＭＢ２に流れる電流をミラーするため、ＭＢ１＿ＡＵＸに電流を流すことを許可するために結合されると見られることができる。
【００５０】
また図１６において、トランジスタＭＢ１＿ＭおよびＭＢ１＿ＭＰの対応しているセットは、ＭＢ１に流れる電流をミラーするため、ＭＢ２＿ＡＵＸに電流を流すことを許可するために結合される。ＭＢ１＿Ｍの幅は、ＭＢ１の幅の１／Ｍ倍であり、ＭＢ２＿ＡＵＸの幅は、ＭＢ１＿ＭＰの幅のＭ倍でありうる。一実施形態において、ＭはＮと等しくても良い。あるいは、ＭはＮと等しくなる必要はない。Ｍ及びＮは、ＭＢ２＿Ｍ、ＭＢ２＿ＭＮ、ＭＢ１＿ＭＰ、及びＭＢ１＿Ｍのサイズが、これらのトランジスタがカレントミラーとして正確に動作可能なように十分に大きくなると共に、しかしながらこれらのトランジスタが非常に大きな静止電流（quiescent current）を消費しないように十分に小さくなるように、選択され得る。当業者は、図１６を参照して記載した技術は、適正な変形例とともに、一般的に、ＰＭＯＳトランジスタに結合されたＮＭＯＳトランジスタを含むいくつかの増幅器ステージに適応しうると理解できるだろう。このような実施形態は、本開示の範囲内になると意図される。
【００５１】
図１７は、本開示にしたがってデザインされた増幅器を使用しているＲＦトランスミッタの実施形態を示している。図１７において、直交ミキサー（quadrature mixers）１７１０および１７１１は、それぞれ、ローパスフィルタ１７００および１７０１のよってフィルタリングされたベースバンド入力信号ＢＢ＿Ｉ（同相）および、ＢＢ＿Ｑ（直交位相）を受信する。ミキサー１７１０及び１７１１は、ベースバンド信号を局部発振器信号ＬＯ＿Ｉ及びＬＯ＿Ｑと乗算することにより、ベースバンド信号を高周波数に変調する。変換された信号は、可変利得増幅器（ＶＧＡ）１７２０に入力される。ＶＧＡ１７２０の出力は、パワー増幅器（ＰＡ）を駆動するドライバ増幅器（ＤＡ）１７３０に接続されうる。そしてＰＡ１７４０の出力は、送受切り替え器およびアンテナスイッチ１７５０に供給され、無線上に転送するために、アンテナに結合される。
【００５２】
一実施形態において、ドライバ増幅器１７３０は、本開示に従った動的なバイアスを有する増幅器として実装されうる。本明細書に記載の技術は、一般的にどのような増幅器デザインにも適応しうり、このような実施形態は、本開示の範囲内になると意図されるということに留意する。
【００５３】
本明細書に記載の教示に基づき、本明細書に記載の態様は、他の態様から独立して実行しうり、２以上のこれらの態様は、様々な方法で組み合わせうるということが明白である。本明細書に記載の技術の態様は、ハードウェア、ソフトウェア、ファームウェアまたはその組み合わせで実行しうる。もし、ハードウェアで実行する場合、技術はデジタルハードウェア、アナログハードウェア、またはその組み合わせを用いて実現されうる。もし、ソフトウェアで実行される場合、技術は、一以上の命令またはコードが記録されたコンピュータ読み取り可能なメディアを含むコンピュータプログラム製品によって、少なくとも部分的に実現されうる。
【００５４】
例として、これに限定されるものではないが、そのようなコンピュータ読み取り可能なメディアは、シンクロナスダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）、読み出し専用メモリ（ＲＯＭ）、及び不揮発性ランダムアクセスメモリ（ＮＶＲＡＭ）のようなＲＡＭ、ＲＯＭ、電気的に消去及び書き込み可能な読み出し専用メモリ（ＥＥＰＲＯＭ）、消去及び書き込み可能な読み出し専用メモリ（ＥＰＲＯＭ）、フラッシュメモリ、ＣＤ−ＲＯＭまたは他の光学記憶ディスク、磁気記憶ディスクまたは他の磁気記憶デバイス、または、命令またはデータストラクチャーの形態で所望のプログラムコードを搬送または記憶するために用いられ、コンピュータによってアクセスされることが可能な他の実体的な媒体を含むことができる。
【００５５】
コンピュータプログラム製品のコンピュータ読み取り可能な媒体に関連付けられる命令またはデータは、コンピュータ、例えば、１つ以上のデジタルシグナルプロセッサ（ＤＳＰ）、汎用マイクロプロセッサ、ＡＳＩＣ、ＦＰＧＡ、または他の等価な集積回路またはディスクリートロジック回路のような１つ以上のプロセッサによって実行されうる。
【００５６】
本明細書および特許請求の範囲において、要素が他の要素と、「接続される」または「結合される」と言及された場合、要素は、他の要素と直接接続または結合される、または間に要素が配置されうると理解されるだろう。それに比べて、要素が他の要素と、「直接接続される」または「直接結合される」と言及された場合、間に要素が配置されない。
【００５７】
多くの態様および例が記載されている。しかしながら、これらの例の種々の変形例は可能であり、本明細書に表された原理は、他の態様に同様に適応しうる。これら、または他の態様は、後述する特許請求の範囲内にある。
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
（１）
出力信号を生成するために入力信号を増幅させる増幅器であって、前記増幅器は、
第１のバイアスレベルを有する第１のバイアストランジスタを備え、前記増幅器の利得が前記第１のバイアスレベルに依存し、
前記増幅器は、
前記出力信号の第１の包絡線を計測する第１の検出器と、
前記第１の検出器の出力電圧の電圧レベルをシフトさせる第１のバイアス調整器と
をさらに備え、
第１のバイアス調整器の出力は、前記第１のバイアスレベルを調整する、増幅器。
（２）
前記第１の検出器は、ローパスフィルタに結合された第１のダイオードを備え、前記第１の検出器の前記出力電圧は、前記第１のダイオードの出力電圧である（１）の増幅器。
（３）
前記ローパスフィルタはＲＣフィルタである（２）の増幅器。
（４）
前記第１のバイアス調整器はソースフォロワーを備え、前記ソースフォロワーのゲートは前記検出器の前記出力電圧に結合され、前記ソースフォロワーのソースは、第１のバイアスレベルを調整するために第１のバイアストランジスタに結合される（２）の増幅器。
（５）
第１の検出器は、前記第１のダイオードと前記ローパスフィルタと直列に接続された第２のダイオードをさらに備える（２）の増幅器。
（６）
前記第１のダイオードは、ダイオード接続されたトランジスタを有する（２）の増幅器。
（７）
前記ダイオード接続されたトランジスタの基板は、前記ダイオード接続されたトランジスタのソース電圧よりも高いバイアス電圧に結合される（６）の増幅器。
（８）
第２のバイアスレベルを有する第２のバイアストランジスタと、
第１のＮＭＯＳトランジスタおよび第１のＰＭＯＳトランジスタと、
前記出力信号を前記入力信号に接続しているレジスタと
を更に備え、前記増幅器の前記利得は前記第２のバイアスレベルの関数であり、前記第１のバイアストランジスタはＮＭＯＳトランジスタであり、前記第２のバイアストランジスタはＰＭＯＳトランジスタであり、
前記第１のＮＭＯＳトランジスタのドレインは、前記第１のＰＭＯＳトランジスタのドレインに結合され、前記第１のＮＭＯＳトランジスタおよび前記第１のＰＭＯＳトランジスタのソースは、前記第１および第２のバイアストランジスタにそれぞれ結合され、前記第１のＮＭＯＳトランジスタのゲートは、前記第１のＰＭＯＳトランジスタのゲートに結合され、前記第１のＮＭＯＳトランジスタおよび前記第１のＰＭＯＳトランジスタのゲートは、前記入力信号に結合され、前記第１のＮＭＯＳおよびＰＭＯＳトランジスタは出力信号に結合される、（１）の増幅器。
（９）
前記出力信号の第２の包絡線を計測する第２の検出器と、
前記第２の検出器の出力電圧の電圧レベルをシフトさせる第２のバイアス調整器と、
をさらに備え、
前記第２のバイアス調整器の出力は、前記第２のバイアスレベルを調整する（８）の増幅器。
（１０）
前記第１の検出器は、少なくとも一つの、ローパスフィルタに結合されたダイオードを備え、前記第１の検出器の前記少なくとも一つのダイオードは、ダイオード結合されたＮＭＯＳトランジスタを備え、前記第２の検出器は、少なくとも一つの、ローパスフィルタに結合されたダイオードを備え、前記第２の検出器の前記少なくとも一つのダイオードは、ダイオード結合されたＰＭＯＳトランジスタを備える（９）の増幅器。
（１１）
前記第１のバイアス調整器は、ソースフォロワーとして構成されたＰＭＯＳトランジスタを備え、前記第２のバイアス調整器は、ソースフォロワーとして構成されたＮＭＯＳトランジスタを備える（１０）の増幅器。
（１２）
前記第１の検出器は、前記出力信号と参照信号とを比較する比較器を備え、前記比較器の出力は、スイッチに結合され、前記スイッチは、前記出力信号を包絡線検出器に結合し、前記包絡線検出器の出力は、前記第１のバイアス調整器に結合される（１）の増幅器。
（１３）
前記増幅器は、集積回路上のトランスミッタのドライバ増幅器である（１）の増幅器。
（１４）
出力信号を生成するために入力信号を増幅する方法であって、増幅することは、入力信号を、出力信号を生成する増幅器に結合させることを備え、増幅器は第１のバイアスレベルを有する第１のバイアストランジスタを備え、前記増幅器の利得は前記第１のバイアスレベルの関数であり、前記方法は、
第１の検出器によって前記出力信号の第１の包絡線を計測することと、
第１のバイアス調整器によって前記出力信号の前記計測された包絡線の電圧レベルをシフトさせることと、
前記シフトされた電圧レベルによって前記第１のバイアスレベルを調整することと
を備える方法。
（１５）
前記第１の包絡線を計測することは、第１のダイオードを介して出力信号を通過させることと、前記ダイオードの出力をローパスフィルタリングすることと
を備える（１４）の方法。
（１６）
ローパスフィルタリングすることは、ＲＣフィルタによってフィルタリングすることを備えている（１５）の方法。
（１７）
前記電圧レベルをシフトさせることは、ソースフォロワーを介して、計測された包絡線を通過させることを備える（１５）の方法。
（１８）
前記第１の包絡線を計測することは、前記第１のダイオードと直列接続された第２のダイオードを介して前記出力信号を通過させることをさらに備える（１５）の方法。
（１９）
ダイオード接続されたトランジスタの基板は、前記ダイオード接続されたトランジスタのソース電圧よりも高いバイアス電圧に結合される（１８）の方法。
（２０）
前記増幅器は、第２のバイアスレベルを有する第２のバイアストランジスタと、
第１のＮＭＯＳトランジスタおよび第１のＰＭＯＳトランジスタと、
前記出力信号を、前記入力信号に結合するレジスタと
をさらに備え、
前記増幅器の前記利得は、前記第２のバイアスレベルの関数であり、前記第１のバイアストランジスタはＮＭＯＳトランジスタであり、前記第２のバイアストランジスタはＰＭＯＳトランジスタであり、
前記第１のＮＭＯＳトランジスタのドレインは、前記第１のＰＭＯＳトランジスタのドレインに結合され、前記第１のＮＭＯＳトランジスタおよび前記第１のＰＭＯＳトランジスタのソースは、前記第１および第２のバイアストランジスタにそれぞれ結合され、前記第１のＮＭＯＳトランジスタのゲートは、前記第１のＰＭＯＳトランジスタのゲートに結合され、前記第１のＮＭＯＳトランジスタおよび前記第１のＰＭＯＳトランジスタのゲートは、前記入力信号に結合され、前記第１のＮＭＯＳおよびＰＭＯＳトランジスタは前記出力信号に結合される、（１４）の方法。
（２１）
第２の検出器によって、前記出力信号の第２の包絡線を計測することと、
第２のバイアス調整器によって、前記出力信号の計測された第２の包絡線の電圧レベルをシフトすることと、
前記計測された第２の包絡線の前記シフトされた電圧レベルによって第２のバイアスレベルを調整することと
さらに備える（２０）の方法。
（２２）
前記第１の検出器は、ローパスフィルタに結合された少なくともひとつのダイオードを備え、前記第１の検出器の少なくとも一つのダイオードは、ダイオード結合されたＮＭＯＳトランジスタを有し、前記第２の検出器は、ローパスフィルタに接続された少なくともひとつのダイオードを備え、前記第２の検出器の少なくとも一つのダイオードは、ダイオード結合されたＰＭＯＳトランジスタを有する（２１）の方法。
（２３）
前記第１のバイアス調整器は、ソースフォロワーとして構成されたＰＭＳトランジスタを備え、前記第２のバイアス調整器は、ソースフォロワーとして構成されたＮＭＳトランジスタを備える（２２）の方法。
（２４）
前記第１の検出器は、前記出力信号と参照信号とを比較する比較器を備え、前記比較器の出力は、スイッチに結合され、前記スイッチは、前記出力信号を包絡線検出器に結合し、前記包絡線検出器の出力は、前記第１のバイアス調整器に結合される（１４）の方法。
（２５）
出力信号を生成するために入力信号を増幅させる増幅器であって、
前記増幅器は、
第１のバイアスレベルを有する第１のバイアストランジスタを備え、前記増幅器の利得は前記第１のバイアスレベルの関数であり、前記増幅器は、
前記出力信号の第１の包絡線を計測する手段と、
前記第１の包絡線を計測する手段の出力電圧の電圧レベルをシフトする手段と
をさらに備え、
前記シフトする手段の出力は、前記第１のバイアスレベルを調整する増幅器。
（２６）
前記出力信号の第１の包絡線を計測する手段は、前記第１の包絡線がプリセット閾値を上回るか否かを検出する手段をさらに備える（２５）の増幅器。
（２７）
第２のバイアスレベルを有する第２のバイアストランジスタと、
前記出力信号の第２の包絡線を計測する手段と、
前記第２の包絡線を計測する手段の出力電圧の電圧レベルをシフトする手段と
をさらに備え、
前記増幅器の前記利得は、前記第２のバイアスレベルの関数であり、
前記シフトする手段の出力は、前記第２のバイアスレベルを調整する（２５）の増幅器。
（２８）
出力信号を生成するために入力信号を増幅させる増幅器であって、
前記増幅器は、
前記入力信号に利得を供給する第１のＮＭＯＳトランジスタと、
前記入力信号に利得を供給する第１のＰＭＯＳトランジスタと、
第１のバイアスレベルを有する第１のバイアストランジスタと、
前記第１のバイアスレベルに結合された第１のミラー回路と、
前記第１のミラー回路に結合された第１の補助バイアストランジスタと、
を備え、
前記第１のＮＭＯＳトランジスタの出力、および前記第１のＰＭＯＳトランジスタの出力は結合されており、
前記第１のバイアストランジスタは、前記第１のＮＭＯＳトランジスタおよび前記第１のＰＭＯＳトランジスタに電流を供給し、
前記第１のミラー回路を流れる電流は、前記第１のバイアストランジスタを流れる電流の固定数倍になり、
前記第１のミラー回路を流れる電流は、さらに、前記第１の補助バイアストランジスタを流れる電流の固定数倍になり、前記第１の補助バイアストランジスタはさらに、前記第１のＮＭＯＳトランジスタまたは前記第１のＰＭＯＳトランジスタに直接結合される増幅器。
（２９）
第２のバイアスレベルを有する第２のバイアストランジスタと、
前記第２のバイアスレベルに結合された第２のミラー回路と、
前記第２のミラー回路に結合された第２の補助バイアストランジスタと、
を備え、
前記第２のバイアストランジスタは、前記第１のＮＭＯＳトランジスタおよび前記第１のＰＭＯＳトランジスタに電流を供給し、
前記第２のミラー回路を流れる電流は、前記第２のバイアストランジスタを流れる電流の固定数倍になり、
前記第２のミラー回路を流れる電流は、さらに、前記第２の補助バイアストランジスタを流れる電流の固定数倍になり、前記第２の補助バイアストランジスタはさらに、前記第１のＮＭＯＳトランジスタまたは前記第１のＰＭＯＳトランジスタに直接結合され、前記第１の補助バイアストランジスタとは直接結合されない（２８）の増幅器。
（３０）
出力信号を生成するために入力信号を増幅させる増幅器であって、前記増幅器は、
前記入力信号に利得を供給する第１のＮＭＯＳトランジスタ、および前記入力信号に利得を供給する第１のＰＭＯＳトランジスタを備え、前記第１のＮＯＭＳトランジスタの出力は、前記第１のＰＭＯＳトランジスタの出力に結合され、前記増幅器は、
前記第１のＮＭＯＳトランジスタに結合され、第１のバイアスレベルを有する第１のバイアストランジスタと、
前記第１のＰＭＯＳトランジスタに結合され、第２のバイアスレベルを有する第２のバイアストランジスタと、
前記第２のバイアストランジスタに流れる電流を前記第１のＮＭＯＳトランジスタに供給する第１の手段と、
前記第１のバイアストランジスタに流れる電流を前記第１のＰＭＯＳトランジスタに供給する第１の手段と、
をさらに備える増幅器。
（３１）
前記第１のバイアスレベルを調整する手段をさらに備える（３０）の増幅器。
（３２）
前記第２のバイアスレベルを調整する手段をさらに備える（３０）の増幅器。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図５Ａ】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図９Ａ】
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【図９Ｂ】
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【図１０】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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