(57)【特許請求の範囲】
【請求項１】
半導体デバイス構造であって、
導電性半導体基板と、
前記半導体基板上の半絶縁性または絶縁性ＧａＮエピタキシャル層であって、少なくとも４μｍの厚さを有する半絶縁性または絶縁性ＧａＮエピタキシャル層と、
前記基板と前記半絶縁性または絶縁性ＧａＮエピタキシャル層との間に配置された導電性緩衝層と
を備え、前記導電性緩衝層は、
第１の導電型の第１の導電層と、
前記第１の導電層上にあり、前記第１の導電層と前記ＧａＮエピタキシャル層との間に配置された、前記第１の導電型と反対の第２の導電型の第２の導電層と
を備えることを特徴とする半導体デバイス構造。
【請求項２】
前記ＧａＮエピタキシャル層は、少なくとも８μｍの厚さを有することを特徴とする請求項１に記載の半導体デバイス構造。
【請求項３】
前記ＧａＮエピタキシャル層は、少なくとも１０μｍの厚さを有することを特徴とする請求項１に記載の半導体デバイス構造。
【請求項４】
前記ＧａＮエピタキシャル層は、少なくとも１０５Ω−ｃｍの抵抗を有することを特徴とする請求項１に記載の半導体デバイス構造。
【請求項５】
前記ＧａＮエピタキシャル層上にＧａＮベースの半導体デバイスをさらに備えることを特徴とする請求項１に記載の半導体デバイス構造。
【請求項６】
前記ＧａＮエピタキシャル層は、深い順位の遷移金属ドーパントでドープされていることを特徴とする請求項１に記載の半導体デバイス構造。
【請求項７】
前記ＧａＮエピタキシャル層は、Ｆｅ、Ｃｏ、Ｍｎ、Ｃｒ、Ｖ、および／またはＮｉでドープされていることを特徴とする請求項６に記載の半導体デバイス構造。
【請求項８】
前記深い順位の遷移金属ドーパントの濃度は、少なくとも１×１０１６ｃｍ−３であることを特徴とする請求項７に記載の半導体デバイス構造。
【請求項９】
前記基板は、炭化ケイ素および／またはサファイアを含むことを特徴とする請求項８に記載の半導体デバイス構造。
【請求項１０】
前記基板は、ダイヤモンドを含むことを特徴とする請求項８に記載の半導体デバイス構造。
【請求項１１】
前記導電性基板は、炭化ケイ素および／またはダイヤモンドを含むことを特徴とする請求項８に記載の半導体デバイス構造。
【請求項１２】
半導体デバイス構造であって、
導電性半導体基板と、
前記半導体基板上の半絶縁性または絶縁性ＧａＮエピタキシャル層であって、少なくとも４μｍの厚さを有する半絶縁性または絶縁性ＧａＮエピタキシャル層と、
前記ＧａＮエピタキシャル層上のＧａＮベースの半導体デバイスと、
前記ＧａＮベースの半導体デバイスの層および前記ＧａＮエピタキシャル層を貫通するビアホールならびに前記ビアホール内の対応するビアメタルと、
前記基板と前記ＧａＮエピタキシャル層との間に配置された導電性緩衝層と
を備え、
前記導電性緩衝層は、
第１の導電型の第１の導電層と、
前記第１の導電層上にあり、前記第１の導電層と前記ＧａＮエピタキシャル層との間に配置された、前記第１の導電型と反対の第２の導電型の第２の導電層と
を備え、
前記ビアホールおよび前記ビアメタルは、前記第２の導電層を貫通し、前記第１の導電層まで延在する
ことを特徴とする半導体デバイス構造。
【請求項１３】
前記ビアホールおよび前記ビアメタルは、前記導電性緩衝層まで延在し、前記ビアメタルは、前記導電性緩衝層とのオーミックコンタクトを与えることを特徴とする請求項１２に記載の半導体デバイス構造。
【請求項１４】
前記導電性緩衝層と前記ＧａＮエピタキシャル層との間に配置されたエッチング停止層をさらに備えることを特徴とする請求項１３に記載の半導体デバイス構造。
【請求項１５】
前記導電性バッファ層は、導電性ＳｉＣ、導電性ダイヤモンド、ＳｉＮ、および／または導電性ＧａＮベースの半導体材料を含むことを特徴とする請求項１３に記載の半導体デバイス構造。
【請求項１６】
ＧａＮ半導体デバイス構造であって、
導電性ＧａＮ基板と、
前記導電性ＧａＮ基板上の絶縁性または半絶縁性ＧａＮベースのエピタキシャル層と、
前記ＧａＮベースのエピタキシャル層上のＧａＮベースの半導体デバイスと、
前記ＧａＮベースの半導体デバイスの層および前記ＧａＮベースのエピタキシャル層を貫通して延在するビアホールならびに前記ビアホール内の対応するビアメタルと、
前記導電性ＧａＮ基板と前記ＧａＮエピタキシャル層との間に配置された導電性緩衝層と
を備え、
前記ビアホールおよび前記ビアメタルは、前記導電性緩衝層まで延在し、前記ビアメタルは、前記導電性緩衝層とのオーミックコンタクトを与え、
前記導電性緩衝層は、
第１の導電型の第１の導電層と、
前記第１の導電層上にあり、前記第１の導電層と前記ＧａＮエピタキシャル層との間に配置された、前記第１の導電型と反対の第２の導電型の第２の導電層と
を備え、
前記ビアホールおよび前記ビアメタルは、前記第２の導電層を貫通し、前記第１の導電層まで延在する
ことを特徴とするＧａＮ半導体デバイス構造。
【請求項１７】
前記ＧａＮベースのエピタキシャル層は、少なくとも５μｍの厚さを有することを特徴とする請求項１６に記載の半導体デバイス構造。
【請求項１８】
前記ＧａＮベースのエピタキシャル層は、少なくとも１０μｍの厚さを有することを特徴とする請求項１６に記載の半導体デバイス構造。
【請求項１９】
前記ＧａＮベースのエピタキシャル層は、少なくとも１０５Ω−ｃｍの抵抗を有することを特徴とする請求項１６に記載の半導体デバイス構造。
【請求項２０】
前記ＧａＮベースのエピタキシャル層は、少なくとも５０Ｖの絶縁耐圧を有することを特徴とする請求項１６に記載の半導体デバイス構造。
【請求項２１】
前記ＧａＮベースのエピタキシャル層は、少なくとも１００Ｖの絶縁耐圧を有することを特徴とする請求項１６に記載の半導体デバイス構造。
【請求項２２】
前記ＧａＮベースのエピタキシャル層は、深い順位の遷移金属ドーパントでドープされていることを特徴とする請求項１６に記載の半導体デバイス構造。
【請求項２３】
前記ＧａＮベースのエピタキシャル層は、Ｆｅ、Ｃｏ、Ｍｎ、Ｃｒ、Ｖ、および／またはＮｉでドープされていることを特徴とする請求項２２に記載の半導体デバイス構造。
【請求項２４】
前記深い順位の遷移金属ドーパントの濃度は、少なくとも１×１０１６ｃｍ−３であることを特徴とする請求項２２に記載の半導体デバイス構造。
【請求項２５】
前記導電性緩衝層と前記ＧａＮベースのエピタキシャル層との間に配置されたエッチング停止層をさらに備えることを特徴とする請求項１６に記載の半導体デバイス構造。
【請求項２６】
前記導電性緩衝層は、前記ＧａＮ基板に比べて高いドーピング濃度を有するエピタキシャル層を備えることを特徴とする請求項１６に記載の半導体デバイス構造。
【請求項２７】
前記導電性緩衝層は、前記ＧａＮ基板内の注入層を備え、前記ＧａＮ基板に比べて高いドーピング濃度を有することを特徴とする請求項１６に記載の半導体デバイス構造。
【請求項２８】
前記ＧａＮベースの半導体デバイスは、前記ＧａＮエピタキシャル層上のＧａＮベースの高電子移動度トランジスタを備えることを特徴とする請求項１６に記載の半導体デバイス構造。
【請求項２９】
前記ビアホールおよびビアメタルは、前記ＧａＮ基板を貫通して延在することを特徴とする請求項１６に記載の半導体デバイス構造。
【請求項３０】
前記ビアホールおよびビアメタルは、前記基板まで延在し、前記ビアメタルは、前記基板とのオーミックコンタクトを与えることを特徴とする請求項１６に記載の半導体デバイス構造。
【請求項３１】
前記ビアの下の前記基板内により高いドーピング濃度の領域をさらに備えることを特徴とする請求項１６に記載の半導体デバイス構造。
【請求項３２】
前記ＧａＮベースのエピタキシャル層は、ＧａＮを含むことを特徴とする請求項１６に記載の半導体デバイス構造。
【請求項３３】
前記ＧａＮベースのエピタキシャル層は、ＦｅでドープされたＧａＮを含むことを特徴とする請求項１６に記載の半導体デバイス構造。
【請求項３４】
半導体デバイス構造を作製する方法において、
導電性半導体基板上に、半絶縁性または絶縁性ＧａＮエピタキシャル層をエピタキシャルに形成するステップであって、前記半絶縁性または絶縁性ＧａＮエピタキシャル層は少なくとも４μｍの厚さを有するステップと、
前記基板と前記ＧａＮエピタキシャル層との間に配置された導電性緩衝層を形成するステップと
を含み、
前記導電性緩衝層を形成するステップは、
第１の導電型の第１の導電層を前記基板上に形成するステップと、
前記第１の導電層上にあり、前記第１の導電層と前記ＧａＮエピタキシャル層との間に配置された、前記第１の導電型と反対の第２の導電型の第２の導電層を形成するステップと
を含むことを特徴とする方法。
【請求項３５】
前記ＧａＮエピタキシャル層は、少なくとも８μｍの厚さを有することを特徴とする請求項３４に記載の方法。
【請求項３６】
前記ＧａＮエピタキシャル層は、少なくとも１０μｍの厚さを有することを特徴とする請求項３４に記載の方法。
【請求項３７】
前記ＧａＮエピタキシャル層は、少なくとも１０５Ω−ｃｍの抵抗を有することを特徴とする請求項３４に記載の方法。
【請求項３８】
前記ＧａＮエピタキシャル層上にＧａＮベースの半導体デバイスを形成するステップをさらに含むことを特徴とする請求項３４に記載の方法。
【請求項３９】
前記半導体デバイスのＧａＮベースの層および前記ＧａＮエピタキシャル層は、同じ作製技術により形成されることを特徴とする請求項３８に記載の方法。
【請求項４０】
前記ＧａＮベースの半導体デバイスの層および前記ＧａＮエピタキシャル層を貫通するビアホールおよび前記ビアホール内の対応するビアメタルを形成するステップをさらに含むことを特徴とする請求項３８に記載の方法。
【請求項４１】
前記ビアホールおよびビアメタルは、前記基板まで延在し、前記ビアメタルは、前記基板とのオーミックコンタクトを与えることを特徴とする請求項４０に記載の方法。
【請求項４２】
前記ビアの下の前記基板内により高いドーピング濃度の領域を形成するステップをさらに含むことを特徴とする請求項４１に記載の方法。
【請求項４３】
前記ビアホールおよび前記ビアメタルは、前記導電性緩衝層まで延在し、前記ビアメタルは、前記導電性緩衝層とのオーミックコンタクトを与えることを特徴とする請求項３８に記載の方法。
【請求項４４】
前記導電性緩衝層と前記ＧａＮエピタキシャル層との間に配置されたエッチング停止層を形成するステップをさらに含むことを特徴とする請求項４３に記載の方法。
【請求項４５】
前記ビアホールおよび前記ビアメタルは、前記第２の導電層を貫通し、前記第１の導電層まで延在することを特徴とする請求項４３に記載の方法。
【請求項４６】
前記基板と前記ＧａＮエピタキシャル層との間に配置された二次元電子ガス構造（２ＤＥＧ）を形成するステップをさらに含むことを特徴とする請求項４２に記載の方法。
【請求項４７】
前記ＧａＮエピタキシャル層は、深い順位の遷移金属ドーパントでドープされることを特徴とする請求項３４に記載の方法。
【請求項４８】
前記ＧａＮエピタキシャル層は、Ｆｅ、Ｃｏ、Ｍｎ、Ｃｒ、Ｖ、および／またはＮｉでドープされることを特徴とする請求項４７に記載の方法。
【請求項４９】
前記深い順位の遷移金属ドーパントの濃度は、少なくとも１×１０１６ｃｍ−３であることを特徴とする請求項４８に記載の方法。
【請求項５０】
前記半導体基板は、絶縁性または半絶縁性半導体基板を含むことを特徴とする請求項３４に記載の方法。
【請求項５１】
前記基板は、炭化ケイ素および／またはサファイアを含むことを特徴とする請求項３４に記載の方法。
【請求項５２】
前記基板は、ダイヤモンドを含むことを特徴とする請求項３４に記載の方法。
【請求項５３】
前記半導体基板は、導電性基板を含むことを特徴とする請求項３４に記載の方法。
【請求項５４】
前記導電性基板は、炭化ケイ素および／またはダイヤモンドを含むことを特徴とする請求項５３に記載の方法。
【請求項５５】
ＧａＮ半導体デバイス構造を作製する方法において、
導電性ＧａＮ基板上に絶縁性または半絶縁性ＧａＮエピタキシャル層をエピタキシャルに形成するステップと、
前記ＧａＮエピタキシャル層上にＧａＮベースの半導体デバイスを形成するステップと、
前記ＧａＮベースの半導体デバイスの層および前記ＧａＮエピタキシャル層を貫通して延在するビアホールならびに前記ビアホール内の対応するビアメタルを形成するステップと、
前記導電性ＧａＮ基板と前記ＧａＮエピタキシャル層との間に配置された導電性緩衝層を形成するステップと
を含み、
前記ビアホールおよび前記ビアメタルは、前記導電性緩衝層まで延在し、前記ビアメタルは、前記導電性緩衝層とのオーミックコンタクトを与え、
前記導電性緩衝層を形成するステップは、
第１の導電型の第１の導電層を前記基板上に形成するステップと、
前記第１の導電層上にあり、前記第１の導電層と前記ＧａＮエピタキシャル層との間に配置された、前記第１の導電型と反対の第２の導電型の第２の導電層を形成するステップとを含み、
前記ビアホールおよび前記ビアメタルは、前記第２の導電層を貫通し、前記第１の導電層まで延在する
ことを特徴とする方法。
【請求項５６】
前記ＧａＮベースのエピタキシャル層は、少なくとも４μｍの厚さを有することを特徴とする請求項５５に記載の方法。
【請求項５７】
前記ＧａＮベースのエピタキシャル層は、少なくとも１０μｍの厚さを有することを特徴とする請求項５５に記載の方法。
【請求項５８】
前記ＧａＮベースのエピタキシャル層は、少なくとも１０５Ω−ｃｍの抵抗を有することを特徴とする請求項５５に記載の方法。
【請求項５９】
前記ＧａＮベースのエピタキシャル層は、深い順位の遷移金属ドーパントでドープされることを特徴とする請求項５５に記載の方法。
【請求項６０】
前記ＧａＮベースのエピタキシャル層は、Ｆｅ、Ｃｏ、Ｍｎ、Ｃｒ、Ｖ、および／またはＮｉでドープされることを特徴とする請求項５９に記載の方法。
【請求項６１】
前記深い順位の遷移金属ドーパントの濃度は、少なくとも１×１０１６ｃｍ−３であることを特徴とする請求項５９に記載の方法。
【請求項６２】
前記導電性緩衝層と前記ＧａＮベースのエピタキシャル層との間に配置されたエッチング停止層を形成するステップをさらに含むことを特徴とする請求項５５に記載の方法。
【請求項６３】
前記導電性緩衝層は、前記ＧａＮ基板に比べて高いドーピング濃度を有するエピタキシャル層を備えることを特徴とする請求項５５に記載の方法。
【請求項６４】
前記導電性緩衝層は、前記ＧａＮ基板内の注入層を備え、前記ＧａＮ基板に比べて高いドーピング濃度を有することを特徴とする請求項５５に記載の方法。
【請求項６５】
前記ＧａＮベースの半導体デバイスは、前記ＧａＮエピタキシャル層上のＧａＮベースの高電子移動度トランジスタを備えることを特徴とする請求項５５に記載の方法。
【請求項６６】
前記ビアホールおよびビアメタルは、前記ＧａＮ基板を貫通して延在することを特徴とする請求項５５に記載の方法。
【請求項６７】
前記ビアホールおよびビアメタルは、前記基板まで延在し、前記ビアメタルは、前記基板とのオーミックコンタクトを与えることを特徴とする請求項５５に記載の方法。
【請求項６８】
前記ビアの下の前記基板内により高いドーピング濃度の領域を形成するステップをさらに含むことを特徴とする請求項６７に記載の方法。
【請求項６９】
前記ＧａＮベースのエピタキシャル層は、ＧａＮを含むことを特徴とする請求項５５に記載の方法。
【請求項７０】
前記ＧａＮベースのエピタキシャル層は、ＦｅでドープされたＧａＮを含むことを特徴とする請求項５５に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイスに関し、より詳細には、ＩＩＩ族窒化物半導体デバイスに関する。
【背景技術】
【０００２】
ケイ素（Ｓｉ）およびガリウムヒ素（ＧａＡｓ）などの材料は、高周波（ＲＦ）用途の半導体デバイスにおいて幅広い用途が見つかっている。しかし、これらのおなじみの半導体材料は、バンドギャップが比較的小さく（例えば室温において、Ｓｉであれば１．１２ｅＶ、ＧａＡｓであれば１．４２）、かつ／または降伏電圧が比較的低いことから、高出力用途には適さない場合がある。
【０００３】
ＳｉおよびＧａＡｓの問題点をふまえると、高出力および／または高周波用途およびデバイスに対する関心は、炭化ケイ素（室温でアルファＳｉＣに対して２．９９６ｅＶ）、およびＩＩＩ族窒化物（例えば、室温でＧａＮに対して３．３６ｅＶ）などのワイドバンドギャップ半導体材料に向かっている。これらの材料は一般的に、ガリウムヒ素（ＧａＮ）よりも高い降伏電界強度を有し、ＧａＮは一般的に、ケイ素に比べて良好な電子輸送特性を有する。
【０００４】
高出力および／または高周波用途のために特に関心を持たれているデバイスは高電子移動度トランジスタ（ＨＥＭＴ）であり、これは、ドーピングが行われているいくつかの場合において、変調ドープ電界効果トランジスタ（ＭＯＤＦＥＴ）とも呼ばれている。これらのデバイスは、異なるバンドギャップエネルギーを持つ２つの半導体材料のヘテロ接合のところであって、バンドギャップが小さい材料がより高い電子親和力を有するところに二次元電子ガス（２ＤＥＧ）が形成されるため、多くの状況の下で動作上の利点をもたらすことができる。２ＤＥＧは、アンドープ（「意図しないドープ」）のより小さなバンドギャップ材料内の蓄積層であり、例えば、１０１３キャリア／ｃｍ２を超える非常に高いシート電子濃度を含むことができる。従来のバルクドープデバイス（ｂｕｌｋ−ｄｏｐｅｄ  ｄｅｖｉｃｅ）中の電子とは異なり、２ＤＥＧ中の電子は、イオン不純物散乱の低減により移動度が高くなりうる。
【０００５】
高いキャリア濃度と高いキャリア移動度というこの組み合わせにより、ＨＥＭＴは、非常に大きな相互コンダクタンスを持つことが可能になり、高周波用途では、金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）に比べて、パフォーマンスの面で非常に有利なものとなりうる。
【０００６】
窒化ガリウム／窒化アルミニウムガリウム（ＧａＮ／ＡｌＧａＮ）材料系で作製された高電子移動度トランジスタは、前述の高い降伏電界、ワイドバンドギャップ、大きな伝導帯バンドオフセット、および／または高い飽和電子ドリフト速度を含む材料特性の組み合わせのために、大量のＲＦ電力を発生することができる。２ＤＥＧ中の電子の主要部分は、ＡｌＧａＮ中の分極に起因すると考えられる。
【０００７】
ＧａＮ／ＡｌＧａＮ系のＨＥＭＴは、すでに実証されている。特許文献１および２では、ＡｌＧａＮ／ＧａＮ  ＨＥＭＴ構造および製造方法について説明されている。同一出願人による、参照により本明細書に組み込まれた特許文献３では、半絶縁性炭化ケイ素基板、基板上の窒化アルミニウム緩衝層、緩衝層上の絶縁性窒化ガリウム層、窒化ガリウム層上の窒化アルミニウムガリウム層、および窒化アルミニウムガリウム活性構造上のパッシベーション層を備えるＨＥＭＴデバイスについて説明されている。
【０００８】
【特許文献１】米国特許第５，１９２，９８７号明細書
【特許文献２】米国特許第５，２９６，３９５号明細書
【特許文献３】米国特許第６，３１６，７９３号明細書
【特許文献４】米国特許第６，７６５，２４０号明細書
【特許文献５】米国特許第６，８４１，００１号明細書
【特許文献６】“ＣＯＭＰＯＳＩＴＥ  ＳＵＢＳＴＲＡＴＥＳ  ＯＦ  ＣＯＮＤＵＣＴＩＶＥ  ＡＮＤ  ＩＮＳＵＬＡＴＩＮＧ  ＯＲ  ＳＥＭＩ−ＩＮＳＵＬＡＴＩＮＧ  ＧＲＯＵＰ  ＩＩＩ  ＮＩＴＲＩＤＥＳ  ＦＯＲ  ＧＲＯＵＰ  ＩＩＩ  ＮＩＴＲＩＤＥ  ＤＥＶＩＣＥＳ”と題する同時出願の米国特許出願第＿＿＿号明細書（代理人整理番号５３０８−５５１）
【特許文献７】米国特許出願第１０／７５２，９７０号明細書
【特許文献８】米国特許出願第１０／７０７，８９８号明細書
【特許文献９】米国特許出願公開第２００２／０００８２４１号明細書
【特許文献１０】米国特許出願公開第２００４／０１４９９９３号明細書
【特許文献１１】米国特許出願公開第２００５／００２９５２６号明細書
【特許文献１２】米国特許出願公開第２００４／０２４１９７０号明細書
【特許文献１３】米国特許第６，３１６，７９３号明細書
【特許文献１４】米国特許出願公開第２００２／００６６９０８Ａ１号明細書
【特許文献１５】米国特許第６，８４９，８８２号明細書
【特許文献１６】米国特許出願第１０／６１７，８４３号明細書
【特許文献１７】米国特許出願第１０／７７２，８８２号明細書
【特許文献１８】米国特許出願第１０／８９７，７２６号明細書
【特許文献１９】米国特許出願第１０／８４９，６１７号明細書
【特許文献２０】米国特許出願第１０／８４９，５８９号明細書
【特許文献２１】米国特許出願公開第２００３／００２００９２号明細書
【特許文献２２】米国特許出願第１０／９９６，２４９号明細書
【特許文献２３】“ＧＲＯＵＰ  ＩＩＩ  ＮＩＴＲＩＤＥ  ＦＩＥＬＤ  ＥＦＦＥＣＴ  ＴＲＡＮＳＩＳＴＯＲＳ  （ＦＥＴｓ）  ＣＡＰＡＢＬＥ  ＯＦ  ＷＩＴＨＳＴＡＮＤＩＮＧ  ＨＩＧＨ  ＴＥＭＰＥＲＡＴＵＲＥ  ＲＥＶＥＲＳＥ  ＢＩＡＳ  ＴＥＳＴ  ＣＯＮＤＩＴＩＯＮＳ”と題する米国特許出願第＿＿＿号明細書（代理人整理番号５３０８−５１６）
【特許文献２４】米国特許出願第１１／００５，１０７号明細書
【特許文献２５】米国特許出願第１１／００５，４２３号明細書
【特許文献２６】米国特許第６，５８４，３３３号明細書
【非特許文献１】Xu et al., “Growth and Characteristics of Freestanding Gallium Nitride Substrates,” ATMI, Inc., 2003
【非特許文献２】Vaudo et al., “GaN Boule Growth: A Pathway to GaN Wafers With Improved Material Quality,” ATMI, Inc., 2003
【非特許文献３】Yu et al., “Schottky barrier engineering in III-V nitrides via the piezoelectric effect,” Applied Physics Letters, Vol. 73, No. 13, 1998
【発明の開示】
【発明が解決しようとする課題】
【０００９】
従来のＩＩＩ属−窒化物ＨＥＭＴは、ヘテロエピタキシャル成長を使用して作製されており、例えば、ＳｉＣ、サファイア、ＡｌＮ、またはＳｉ基板上で成長させたＨＥＭＴがある。ｎ型ＳｉＣ上にハイドライド気相エピタキシー法（ＨＶＰＥ）により堆積された厚いＡｌＮ層上に成長されたＨＥＭＴについて説明されている。しかし、厚いＡｌＮ層の成長は、２つの異なる反応器における２つの異なる成長工程を必要とする可能性がある。１つはＡｌＮ層を成長させるため、もう１つはＡｌＮ層上にＧａＮベースのＨＥＭＴ層を成長させるためである。
【課題を解決するための手段】
【００１０】
本発明のいくつかの実施形態では、導電性半導体基板と、前記半導体基板上の半絶縁性または絶縁性ＧａＮエピタキシャル層とを備える半導体デバイス構造ならびにその半導体デバイス構造を作製する方法を提供する。前記半絶縁性または絶縁性ＧａＮエピタキシャル層は、少なくとも約４μｍの厚さを有する。
【００１１】
いくつかの実施形態では、前記ＧａＮエピタキシャル層は、少なくとも約８μｍの厚さを有し、いくつかの実施形態では、少なくとも約１０μｍの厚さを有する。前記半導体基板は、導電性のＳｉＣおよび／またはＧａＮを含むことができる。前記ＧａＮエピタキシャル層は、少なくとも約１０５Ωｃｍの抵抗を有してもよい。
【００１２】
本発明のいくつかの実施形態では、ＧａＮエピタキシャル層は、少なくとも約５０Ｖの絶縁耐圧（ｉｓｏｌａｔｉｏｎ  ｖｏｌｔａｇｅ）を有し、他の実施形態では、ＧａＮエピタキシャル層は、少なくとも約１００ボルトの絶縁耐圧を有する。
【００１３】
本発明の追加の実施形態では、前記ＧａＮエピタキシャル層上に、ＧａＮベースの半導体デバイスを備える。前記ＧａＮベースの半導体デバイスの層および前記ＧａＮエピタキシャル層を貫通するビアホールと、前記ビアホール内の対応するビアメタルとを備えることもできる。さらなる実施形態では、前記基板は、絶縁性または半絶縁性基板であり、前記ビアホールおよび前記ビアメタルは、前記基板を貫通する。他の実施形態では、前記基板は、導電性基板を備え、前記ビアホールおよびビアメタルは、前記基板まで延在し、前記ビアメタルは、前記基板とのオーミックコンタクトを与える。また、ドーピング濃度の高い領域を前記ビアの下の前記基板内に設けることもできる。
【００１４】
本発明のさらなる実施形態では、前記基板は、導電性基板を備え、前記デバイス構造は、前記基板と前記ＧａＮエピタキシャル層との間に配置された導電性緩衝層をさらに備える。前記ビアホールおよび前記ビアメタルは、前記導電性緩衝層まで延在してもよく、前記ビアメタルは、前記導電性緩衝層とのオーミックコンタクトを与えてもよい。さらに、エッチング停止層を、前記導電性緩衝層と前記ＧａＮエピタキシャル層との間に配置することもできる。
【００１５】
本発明の特定の実施形態では、前記導電性緩衝層は、前記基板上の第１の導電型の第１の導電層と、前記第１の導電層上にあり、前記第１の導電層と前記ＧａＮエピタキシャル層との間に配置されている、前記第１の導電型と反対の第２の導電型の第２の導電層とを備える。前記ビアホールおよび前記ビアメタルは、前記第２の導電層を貫通し、前記第１の導電層まで延在してもよい。
【００１６】
本発明のさらに他の実施形態では、前記基板は、導電性基板を備え、前記デバイス構造は、前記基板と前記ＧａＮエピタキシャル層との間に配置された二次元電子ガス（２ＤＥＧ）構造を備える。前記２ＤＥＧ構造は、複数の２ＤＥＧ層を備えることができる。
【００１７】
本発明の追加の実施形態では、前記ＧａＮエピタキシャル層は、深い準位の遷移金属ドーパントでドープされている。ＧａＮエピタキシャル層は、Ｆｅ、Ｃｏ、Ｍｎ、Ｃｒ、Ｖ、および／またはＮｉでドープすることができる。前記深い準位の遷移金属ドーパントの濃度は、少なくとも約１×１０１６ｃｍ−３とすることができる。
【００１８】
本発明のいくつかの実施形態では、半導体基板と、厚さ少なくとも４μｍの前記半導体基板上の絶縁性または半絶縁性ＧａＮエピタキシャル層と、前記半導体基板と前記絶縁性または半絶縁性ＧａＮエピタキシャル層との間に配置された導電性半導体層とを備えるＧａＮ半導体デバイス構造ならびにそのＧａＮ半導体デバイス構造を作製する方法を提供する。
【００１９】
さらなる実施形態では、前記ＧａＮエピタキシャル層は、少なくとも約８μｍの厚さを有し、いくつかの実施形態では、少なくとも約１０μｍの厚さを有する。前記半導体基板は、絶縁性または半絶縁性半導体基板とすることができる。いくつかの実施形態では、前記基板は炭化ケイ素および／またはサファイアを含む。他の実施形態では、基板は、ダイヤモンドを含む。いくつかの実施形態では、前記半導体基板は、導電性基板を備える。前記導電性基板には、炭化ケイ素および／またはダイヤモンドを含めることができる。
【００２０】
本発明のさらなる実施形態では、前記導電性半導体層は、導電性ＳｉＣ、導電性ダイヤモンド、ＳｉＮ、および／または導電性のＧａＮベースの半導体材料を含む。
【００２１】
本発明の追加の実施形態では、ＧａＮベースの半導体デバイスが、前記ＧａＮエピタキシャル層上に設けられる。ビアホールおよび前記ビアホール内の対応するビアメタルが、前記ＧａＮベースの半導体デバイスの層および前記ＧａＮエピタキシャル層を貫通して延在することができる。前記ビアホールおよび前記ビアメタルは、前記基板まで延在し、前記ビアメタルは、前記基板とのオーミックコンタクトを与える。いくつかの実施形態では、前記ビアホールおよび前記ビアメタルは、前記導電性半導体層まで延在し、前記ビアメタルは、前記導電性半導体層とのオーミックコンタクトを与える。
【００２２】
さらなる実施形態では、前記導電性半導体層は、前記基板上の第１の導電型の第１の導電層と、前記第１の導電層上にあり、前記第１の導電層と前記ＧａＮエピタキシャル層との間に配置された、前記第１の導電型と反対の第２の導電型の第２の導電層とを備える。前記ビアホールおよび前記ビアメタルは、前記第２の導電層を貫通し、前記第１の導電層まで延在してもよい。
【００２３】
本発明のさらなる実施形態では、エッチング停止層が、前記導電性半導体層と前記ＧａＮエピタキシャル層との間に配置されている。
【００２４】
本発明のいくつかの実施形態では、導電性ＳｉＣ基板と、前記導電性ＳｉＣ基板上の絶縁性または半絶縁性ＧａＮエピタキシャル層とを備えるＧａＮ半導体デバイス構造およびそのＧａＮ半導体デバイス構造を作製する方法を提供する。前記ＧａＮエピタキシャル層は、少なくとも約４μｍの厚さを有している。
【００２５】
いくつかの実施形態では、前記ＧａＮベースのエピタキシャル層は、少なくとも約８μｍの厚さを有し、いくつかの実施形態では、少なくとも約１０μｍの厚さを有する。前記ＧａＮエピタキシャル層は、少なくとも約１０５Ωｃｍの抵抗を有してもよい。前記ＧａＮエピタキシャル層は、少なくとも約５０Ｖの絶縁耐圧を有し、いくつかの実施形態では、少なくとも約１００Ｖの絶縁耐圧を有することができる。
【００２６】
本発明の追加の実施形態では、前記ＧａＮベースのエピタキシャル層は、深い準位の遷移金属ドーパントでドープされている。前記ＧａＮエピタキシャル層は、Ｆｅ、Ｃｏ、Ｍｎ、Ｃｒ、Ｖ、および／またはＮｉでドープすることができる。深い準位の遷移金属ドーパントの濃度は、少なくとも約１×１０１６ｃｍ−３とすることができる。本発明の特定の実施形態では、前記ＧａＮエピタキシャル層は、ＦｅでドープされたＧａＮである。
【００２７】
本発明のさらなる実施形態では、前記半導体デバイス構造は、前記導電性ＳｉＣ基板と前記ＧａＮエピタキシャル層との間に配置された導電性緩衝層を備える。さらに、エッチング停止層を、前記導電性緩衝層と前記ＧａＮエピタキシャル層との間に配置することもできる。前記導電性緩衝層は、前記ＳｉＣ基板に比べて高いドーピング濃度を有するエピタキシャルＳｉＣ層を含んでもよい。前記導電性緩衝層は、前記ＳｉＣ基板内に前記ＳｉＣ基板に比べて高いドーピング濃度を有する注入（ｉｍｐｌａｎｔｅｄ）ＳｉＣ層を含んでもよい。
【００２８】
本発明のさらに他の実施形態では、前記半導体デバイス構造は、前記導電性基板と前記ＧａＮエピタキシャル層との間に配置された二次元電子ガス（２ＤＥＧ）構造を備える。
【００２９】
本発明の追加の実施形態は、前記ＧａＮエピタキシャル層上のＧａＮベースの半導体デバイスを備える。前記ＧａＮベースの半導体デバイスは、前記ＧａＮエピタキシャル層上のＧａＮベースの高電子移動度トランジスタとすることができる。前記ＧａＮベースの半導体デバイスの層および前記ＧａＮエピタキシャル層を貫通するビアホールおよび前記ビアホール内の対応するビアメタルも、備えることができる。いくつかの実施形態では、前記ビアホールおよび前記ビアメタルは、前記ＳｉＣ基板を貫通して延在する。他の実施形態では、前記ビアホールおよび前記ビアメタルは、前記基板まで延在し、前記ビアメタルは、前記基板とのオーミックコンタクトを与える。また、ドーピング濃度の高い領域を前記ビアに隣接する前記基板内に設けることもできる。
【００３０】
本発明のさらなる実施形態では、前記半導体デバイス構造は、前記基板と前記ＧａＮエピタキシャル層との間に配置された導電性緩衝層を備え、前記ビアホールおよび前記ビアメタルは、前記導電性緩衝層まで延在し、前記ビアメタルは、前記導電性緩衝層とのオーミックコンタクトを与える。エッチング停止層を、前記導電性緩衝層と前記ＧａＮエピタキシャル層との間に配置することもできる。前記エッチング停止層は、例えばＡｌＮまたはＡｌＧａＮであってよい。前記導電性緩衝層は、前記基板上の第１の導電型の第１の導電層と、前記第１の導電層上にあり、前記第１の導電層と前記ＧａＮエピタキシャル層との間に配置された、前記第１の導電型と反対の第２の導電型の第２の導電層とを備えることができる。
【００３１】
本発明の追加の実施形態では、前記半導体デバイス構造は、前記基板と前記ＧａＮエピタキシャル層との間に配置された二次元電子ガス（２ＤＥＧ）構造を備え、前記ビアホールおよび前記ビアメタルは、前記２ＤＥＧ構造まで延在し、前記ビアメタルは、前記２ＤＥＧ構造とのオーミックコンタクトを与える。エッチング停止層を、前記２ＤＥＧ構造と前記ＧａＮエピタキシャル層との間に配置することもできる。
【００３２】
本発明のいくつかの実施形態では、導電性ＧａＮ基板と、前記導電性ＧａＮ基板上の絶縁性または半絶縁性ＧａＮエピタキシャル層と、前記ＧａＮエピタキシャル層上のＧａＮベースの半導体デバイスと、前記ＧａＮベースの半導体デバイスの層および前記ＧａＮエピタキシャル層を貫通して延在するビアホールおよび前記ビアホール内の対応するビアメタルとを備えるＧａＮ半導体デバイス構造およびそのＧａＮ半導体デバイス構造を作製する方法を提供する。
【００３３】
本発明のいくつかの実施形態では、前記ＧａＮベースのエピタキシャル層は、少なくとも約４μｍの厚さを有する。いくつかの実施形態では、前記ＧａＮベースのエピタキシャル層は、少なくとも約８μｍの厚さを有し、いくつかの実施形態では、少なくとも約１０μｍの厚さを有する。前記ＧａＮエピタキシャル層は、少なくとも約１０５Ω−ｃｍの抵抗を有していてよい。前記ＧａＮエピタキシャル層は、少なくとも約５０Ｖの絶縁耐圧を有し、いくつかの実施形態では、少なくとも約１００Ｖの絶縁耐圧を有することができる。
【００３４】
本発明の特定の実施形態では、前記ＧａＮベースのエピタキシャル層は、深い準位の遷移金属ドーパントでドープされている。前記ＧａＮエピタキシャル層は、Ｆｅ、Ｃｏ、Ｍｎ、Ｃｒ、Ｖ、および／またはＮｉでドープしてもよい。前記深い準位の遷移金属ドーパントの濃度は、少なくとも約１×１０１６ｃｍ−３とすることができる。
【００３５】
本発明の他の実施形態では、導電性緩衝層が、前記導電性ＧａＮ基板と前記ＧａＮエピタキシャル層との間に配置される。前記ビアホールおよび前記ビアメタルは、前記導電性緩衝層まで延在し、前記ビアメタルは、前記導電性緩衝層とのオーミックコンタクトを与える。エッチング停止層を、前記導電性緩衝層と前記ＧａＮエピタキシャル層との間に配置することもできる。前記導電性緩衝層は、前記ＧａＮ基板に比べてより高いドーピング濃度を有するエピタキシャル層を備えてもよい。前記導電性緩衝層は、前記ＧａＮ基板に比べてより高いドーピング濃度を有する注入層を前記ＧａＮ基板内に備えてもよい。
【００３６】
本発明の追加の実施形態では、前記半導体デバイス構造は、前記導電性基板と前記ＧａＮエピタキシャル層との間に配置された二次元電子ガス（２ＤＥＧ）構造を備え、前記ビアホールおよび前記ビアメタルは、前記２ＤＥＧ構造まで延在し、前記ビアメタルは、前記２ＤＥＧ構造とのオーミックコンタクトを与える。
【００３７】
本発明の他の実施形態では、前記半導体デバイス構造は、前記ＧａＮエピタキシャル層上のＧａＮベースの高電子移動度トランジスタをさらに備える。
【００３８】
本発明の追加の実施形態では、前記ビアホールおよび前記ビアメタルは、前記ＧａＮ基板を貫通して延在する。前記ビアホールおよび前記ビアメタルは、前記基板まで延在し、前記ビアメタルが前記基板とのオーミックコンタクトを与えることもできる。また、ドーピング濃度の高い領域を前記ビアの下の前記基板内に設けることもできる。
【発明を実施するための最良の形態】
【００３９】
本発明は、米国海軍により授与された契約番号Ｎ０００１４−０２−Ｃ−０３０６に基づく政府支援により開発された。政府は、本発明に対し一定の権利を有する。
【００４０】
次に、本発明の実施形態が示されている添付図面を参照しつつ、本発明についてさらに詳しく以下で説明する。しかしながら本発明は、本明細書で説明されている実施形態に限定されるものと解釈すべきではない。むしろ、これらの実施形態は、本開示が完全なものとなり、そして当業者に本発明の範囲が十分に伝わるように提供されるものである。図面では、層および領域の厚さは、明瞭性のために強調されている。全体を通して、類似の番号は類似の要素を指す。本明細書で使用される「および／または」という用語は、関連付けて列挙された項目のうちの１つまたは複数のありとあらゆる組み合わせを含む。
【００４１】
本明細書で使用される用語は、特定の実施形態のみを説明することを目的としており、本発明の制限となることを意図していない。本明細書で使用される単数形は、文脈において明らかにそうではないと示されない限り、複数形も含むことが意図されている。さらに「備える」「含む」という用語は、本明細書で使用される場合、記載されている特徴、整数、工程、動作、要素、および／またはコンポーネントの存在を明示するが、１つまたは複数の他の特徴、整数、工程、動作、要素、コンポーネント、および／またはこれらの組み合わせの存在または追加を除外しないことも理解されるであろう。
【００４２】
層、領域、または基板などの要素が、他の要素の「上に」存在する、または「上に」延在すると言及されるとき、その要素は、他の要素の上に直接に存在または延在するか、介在要素が存在してもよいことが理解されるであろう。対照的に、ある要素が、他の要素の「上に直接に」存在する、または「上に直接に」延在すると言及されるとき、介在要素は存在しない。明細書全体を通して、類似の番号は類似の要素を指す。
【００４３】
「第１」、「第２」などの用語は、本明細書では、さまざまな要素、コンポーネント、領域、層、および／または区域を記述するために使用することができるが、これらの要素、コンポーネント、領域、層、および／または区域は、これらの用語により限定されるべきではないことが理解されるであろう。これらの用語は、ある要素、コンポーネント、領域、層または区域を、別の領域、層または区域から区別するためにのみ使用される。そのため、以下で検討する第１の要素、コンポーネント、領域、層、または区域は、本発明の教示から逸脱することなく第２の要素、コンポーネント、領域、層、または区域と呼ぶことが可能である。
【００４４】
さらに、「下側」または「下端」および「上側」または「上端」などの相対語が、図に示されているようなある要素の別の要素に対する関係を記述するために本明細書において使用されることがある。相対語は、図示されている向きに加えて、デバイスの異なる向きを包含することが意図されていることが理解されるであろう。例えば、図中のデバイスがひっくり返された場合、他の要素の「下側」にあると記述された要素は、他の要素の「上側」に方向付けられるであろう。したがって、例示的用語「下側」は、図の特定の向きに応じて、「下側」および「上側」の両方の向きを包含することができる。同様に、図の１つのデバイスがひっくり返された場合、他の要素の「下」または「真下」にあると記述された要素は、他の要素の「上」に方向付けられるであろう。例示的用語「下」または「真下」は、したがって、上と下の両方の向きを包含することができる。さらに、「外側」という用語は、基板から最も離れている表面および／または層を指すために使用することができる。
【００４５】
本発明のいくつかの実施形態が、本発明の理想化された実施形態の概略図である断面図を参照しつつ本明細書で説明される。したがって、例えば製造技術および／または許容誤差等の結果として図示した形状からのバラツキが予想されるべきである。そのため、本発明のいくつかの実施形態は、本明細書で例示されている領域の特定の形状に限定されると解釈すべきではなく、例えば製造から生じる形状の逸脱を含む。例えば、矩形であると例示されている領域は、典型的には、テーパー状、円形、または湾曲した特徴を有する。そのため、これらの図に例示されている領域は、本質的に概略的であり、それの形状は、デバイスの領域の正確な形状を例示することを意図されておらず、また本発明の範囲を限定することを意図されていない。
【００４６】
別段の定めがない限り、本明細書で使用される（技術用語および科学用語を含む）すべての用語は、本発明が属する技術分野の当業者に通常理解される意味と同じ意味を有する。さらに、一般に使用される辞書で定義されているような用語は、関連技術および本開示の文脈における意味と矛盾しない意味を有するものと解釈すべきであり、本明細書で明示的に定められていない限り、理想化された又は過度に形式的な意味で解釈されないことが理解されるであろう。
【００４７】
本発明の実施形態は、ＩＩＩ族窒化物ベースのＨＥＭＴなどの窒化物ベースのデバイスで使用するのに特に適している可能性がある。本明細書で使用される「ＩＩＩ属窒化物」という用語は、窒素と、周期表中ＩＩＩ族に属する元素、通常は、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、および／またはインジウム（Ｉｎ）との間に形成される半導体化合物を指す。この用語は、さらに、ＡｌＧａＮおよびＡｌＩｎＧａＮなどの三元および四元化合物も指す。当業者にはよく理解されているように、ＩＩＩ族元素は、窒素と結合して、二元（例えば、ＧａＮ）、三元（例えば、ＡｌＧａＮ、ＡｌＩｎＮ）、および四元（例えば、ＡｌＩｎＧａＮ）化合物を形成することができる。これらの化合物はすべて、１モルの窒素が合計１モルのＩＩＩ族元素と結合される実験式を有する。したがって、ＡＩｘＧａ１−ｘＮ（０≦ｘ≦１）などの化学式がこれらを記述するためにしばしば使用される。
【００４８】
図１に例示されているように、本発明の実施形態では、導電性半導体基板１０上に厚いＧａＮ半絶縁性または絶縁性エピタキシャル層２０を備える。ＧａＮ半絶縁性または絶縁性エピタキシャル層２０は、少なくとも約４μｍの厚さを有し、いくつかの実施形態では、少なくとも約８μｍの厚さを有し、いくつかの実施形態は少なくとも約１０μｍの厚さを有する。導電性半導体基板１０および半絶縁性または絶縁性エピタキシャル層２０は、ＧａＮベースのＨＥＭＴなどのＧａＮベースの半導体デバイス構造３０が設けられるデバイス基板２５を提供する。
【００４９】
導電性基板１０は、いくつかの実施形態では、ＳｉＣ、ダイヤモンド、Ｓｉ、および／またはＧａＮ基板とすることができる。例えば、本発明のいくつかの実施形態では、半導体基板１０は、導電性ＳｉＣ基板、導電性ダイヤモンド基板、導電性Ｓｉ基板、および／または導電性ＧａＮ基板とすることができる。導電性基板１０は、ｎ型またはｐ型基板であってよい。基板１０は、フリースタンディングまたはブール成長（ｂｏｕｌｅ  ｇｒｏｗｎ）の基板とすることができ、例えば、取り除くことができる別の材料により構成された基板を有する、ＩＩＩ族窒化物および／またはＧａＮ層を備えることができる。好適な基板を作製する方法は当業者に知られているため、本明細書ではこれ以上説明を要しない。例えば、基板がＧａＮ基板である場合、この基板は、非特許文献１、非特許文献２、および／または特許文献４の記載に従って作製することができる。ＳｉＣ基板は、さらに市販されてもいる。例えば、ＳｉＣおよびＧａＮ基板は、ノースカロライナ州ダラムのＣｒｅｅ，Ｉｎｃ．から入手可能である。
【００５０】
本発明のいくつかの実施形態では、ＧａＮエピタキシャル層２０は、少なくとも１０５Ω−ｃｍの抵抗を有する。ＧａＮエピタキシャル層は、少なくとも約５０Ｖの絶縁耐圧を有することができ、絶縁耐圧は、後述のように測定される。本発明のいくつかの実施形態では、ＧａＮエピタキシャル層２０は、少なくとも約１００Ｖの絶縁耐圧を有する。
【００５１】
本発明のいくつかの実施形態では、（１つ又は複数の）緩衝層（図示せず）を、ＧａＮ半絶縁性または絶縁性エピタキシャル層２０と導電性基板１０との間に設けることができる。例えば、ＧａＮ半絶縁性または絶縁性エピタキシャル層２０が、ヘテロエピタキシャル成長により非ＧａＮ基板上に形成される場合、ＡｌＮ、ＡｌＧａＮ、または他の緩衝層を設けることができる。（１つ又は複数の）緩衝層は、一様な組成でも、非一様な組成でもよい。そのため、例えば、傾斜ＡｌＧａＮ層を緩衝層として設けてもよい。（１つ又は複数の）緩衝層は、例えば、連続または不連続ＡｌＮ層等の核形成層をさらに備えることもできる。好適な緩衝層およびその作製法は、その全体が記載されているかのようにその開示が本明細書に組み込まれる特許文献５に説明されている。
【００５２】
ＧａＮ半絶縁性または絶縁性エピタキシャル層２０は、当業者に知られている技術により導電性基板１０上に形成することができる。例えば、有機金属気相エピタキシー法（ＭＯＶＰＥ）を利用することが可能である。半絶縁性または絶縁性エピタキシャル層２０に好適なソース材料は、例えば、トリメチルガリウム（ＴＭＧａ）、ＮＨ３、およびＣｐ２Ｆｅを含む。基板１０がＧａＮ基板である場合、ＧａＮ半絶縁性または絶縁性エピタキシャル層２０は、特許文献６および７の説明に従って形成することができる。これらの開示は、その全体が記載されているかのように本明細書に組み込まれる。
【００５３】
ＧａＮ半絶縁性または絶縁性エピタキシャル層２０は、Ｆｅ、Ｃｏ、Ｍｎ、Ｃｒ、Ｖ、および／またはＮｉなどの深い準位の不純物、および／またはそこに組み込まれてエピタキシャル層２０を半絶縁性または絶縁性にするその他の点欠陥を有する場合がある。本発明の特定の実施形態では、ＧａＮエピタキシャル層２０は、Ｆｅでドープされる。例えば、本発明のいくつかの実施形態では、１×１０１８ｃｍ−３のドーパント濃度を与えてもよい。さらに、追加のドーパントも、エピタキシャル層２０内に組み込むことができる。例えば、エピタキシャル層２０の組成が導電性基板１０の組成と異なる場合、分極誘導電荷（ｐｏｌａｒｉｚａｔｉｏｎ  ｉｎｄｕｃｅｄ  ｃｈａｒｇｅ）が、組成の違いから生じうる。このような分極誘導電荷は、エピタキシャル層２０をドープしてエピタキシャル層２０の絶縁挙動（ｉｎｓｕｌａｔｉｎｇ  ｂｅｈａｖｉｏｒ）を維持することにより中和することができる。
【００５４】
図２は、ＧａＮ半絶縁性または絶縁性エピタキシャル層１２０が導電性ＳｉＣ基板１１０上に設けられている本発明のさらなる実施形態を示している。ＧａＮ半絶縁性または絶縁性エピタキシャル層１２０は、少なくとも約４μｍの厚さを有し、いくつかの実施形態では、少なくとも約８μｍ以上の厚さを有し、いくつかの実施形態は少なくとも約１０μｍの厚さを有する。導電ＳｉＣ基板１１０および半絶縁性または絶縁性エピタキシャル層１２０は、ＧａＮベースのトランジスタ構造等のＧａＮベースの半導体デバイス構造１３０が設けられるデバイス基板１２５を提供する。ＳｉＣの熱伝導性は、基板１１０上に形成されるそのようなデバイス構造から熱を抽出するうえで有利であり、導電性ＳｉＣの熱伝導率は、半絶縁性ＳｉＣの熱伝導率よりも高い場合がある。
【００５５】
ＳｉＣ基板１１０は単一基板として示されているが、基板１１０は、ダイヤモンドなどの別の材料の上のＳｉＣ層により実現することができる。特定の実施形態では、導電性ＳｉＣ基板を、導電性ダイヤモンド基板上に形成してもよい。このような複合基板は、たとえば特許文献８に説明されているように設けることができる。この開示は、その全体が記載されたかのように本明細書に組み込まれる。導電性ダイヤモンドは、成長パラメータの選択に制約が少ないため、半絶縁性ダイヤモンドに比べて熱伝導率が高くなりうる。例えば、導電性ＳｉＣ基板上の導電性ダイヤモンド層または導電性ダイヤモンド基板上の導電性ＳｉＣ層を複合基板として設けることができる。そのため、本発明のいくつかの実施形態では、ＳｉＣ基板は、本明細書で説明されているように複合ＳｉＣ基板により設けることができる。
【００５６】
本発明のいくつかの実施形態では、（１つ又は複数の）緩衝層（図示せず）を、ＧａＮ半絶縁性または絶縁性エピタキシャル層１２０と導電性ＳｉＣ基板１１０との間に設けることができる。例えば、ＡｌＮまたは他の（１つ又は複数の）緩衝層を設けることができる。好適な緩衝層およびその作製法は、上述したように特許文献５に説明されている。
【００５７】
基板１１０は、ｎ型またはｐ型基板とすることができる。導電性ＳｉＣ基板は、半絶縁性または絶縁性基板と比べて、大きなサイズおよび／または高い構造品質のものを生産することが容易でありかつ／または費用を抑えられる。導電性ＳｉＣ基板を作製する方法は当業者に知られているため、本明細書ではこれ以上説明を要しない。好適なＳｉＣ基板は、ノースカロライナ州ダラムのＣｒｅｅ，Ｉｎｃ．から入手可能である。
【００５８】
ＧａＮ半絶縁性または絶縁性エピタキシャル層１２０は、当業者に知られている技術により基板１１０上に形成することができる。例えば、有機金属気相エピタキシー法（ＭＯＶＰＥ）を使用することが可能である。ＧａＮ半絶縁性または絶縁性エピタキシャル層１２０に好適なソース材料は、例えば、トリメチルガリウム（ＴＭＧａ）、ＮＨ３、およびＣｐ２Ｆｅを含む。基板１１０は導電性であってよいため、半絶縁性または絶縁性エピタキシャル層１２０のためにより高品質（例えば、欠陥密度の低減）の基板となりうる。
【００５９】
半絶縁性または絶縁性エピタキシャル層１２０は、Ｆｅ、Ｃｏ、Ｍｎ、Ｃｒ、Ｖ、および／またはＮｉなどの深い準位の不純物、および／またはそこに組み込まれてエピタキシャル層１２０を半絶縁性または絶縁性にするその他の点欠陥を有する場合がある。本発明の特定の実施形態では、ＧａＮエピタキシャル層１２０は、Ｆｅでドープされる。例えば、本発明のいくつかの実施形態では、１×１０１８ｃｍ−３のドーパント濃度を与えることができる。さらに、追加のドーパントもエピタキシャル層１２０内に組み込むことができる。エピタキシャル層１２０の組成は基板１１０または存在する場合には（１つ又は複数の）緩衝層の組成と異なるため、分極誘導電荷が組成の違いから生じうる。このような分極誘導電荷は、エピタキシャル層１２０をドープしてエピタキシャル層１２０の絶縁挙動を維持することにより中和することができる。
【００６０】
図３は、導電性緩衝層３１５が導電性基板３１０と半絶縁性または絶縁性ＧａＮエピタキシャル層３２０との間に形成される本発明のさらなる実施形態を示している。ＧａＮ半絶縁性または絶縁性エピタキシャル層３２０は、いくつかの実施形態では、少なくとも約４μｍの厚さを有し、いくつかの実施形態では、少なくとも約８μｍの厚さを有し、いくつかの実施形態では、少なくとも約１０μｍの厚さを有する。導電性半導体基板３１０および半絶縁性または絶縁性エピタキシャル層３２０は、ＧａＮベースのＨＥＭＴなどのＧａＮベースの半導体デバイス構造３３０が設けられるデバイス基板３２５を提供する。
【００６１】
本発明のいくつかの実施形態では、（１つ又は複数の）緩衝層（図示せず）を、ＧａＮ半絶縁性または絶縁性エピタキシャル層３２０と導電性緩衝層３１５との間に設けることができる。適宜、緩衝層（図示せず）を、導電性基板３１０と導電性緩衝層３１５との間に設けることも可能である。例えば、ＡｌＮ、ＡｌＧａＮ、または他の緩衝層を設けることができる。（１つ又は複数の）緩衝層は、一様な組成でも、非一様な組成でもよい。そのため、例えば、傾斜ＡｌＧａＮ層を緩衝層として設けることができる。（１つ又は複数の）緩衝層は、例えば、連続または不連続ＡｌＮ層等の核形成層をさらに備えることもできる。好適な緩衝層およびその作製法は、上述したように特許文献５に説明されている。
【００６２】
基板３１０は、いくつかの実施形態では、導電性ＳｉＣ基板、導電性ＧａＮ基板、導電性ダイヤモンド基板、または導電性Ｓｉ基板とすることができる。基板３１０は、さらに、ＳｉＣとダイヤモンドの複合基板とすることもできる。基板３１０は、ｎ型またはｐ型基板とすることができる。基板３１０は、フリースタンディングまたはブール成長の基板とすることができ、例えば、取り除くことができる別の材料の基板を有するＩＩＩ族窒化物および／またはＧａＮ層を備えることができる。ＳｉＣとダイヤモンドの場合、ダイヤモンドは取り除かれない。ＳｉＣ／ダイヤモンド基板は、例えば、上述した特許文献８に説明されているように実現することができる。好適な基板を作製する方法は当業者に知られているため、本明細書ではこれ以上説明を要しない。
【００６３】
導電性緩衝層３１５は、例えば、基板３１０上のエピタキシャル層であるか、または基板３１０内の注入領域とすることができる。本発明のいくつかの実施形態では、基板３１０内へのドーパントのイオン注入およびアニーリングも、導電性緩衝層３１５を形成するのに使用することが可能であり、これは、基板３１０とのオーミックコンタクトの形成に役立ちうる。このようなイオン注入および／またはアニーリングは、エピタキシャル層３２０の形成の前に実行可能である。
【００６４】
導電性緩衝層３１５は、基板３１０と同じ組成を有するか、または異なる組成を有することができる。例えば、基板３１０がＳｉＣ基板である場合、導電性緩衝層３１５は、ＳｉＣエピタキシャル層または注入領域とすることが可能であるか、または導電性緩衝層３１５は、導電性ＧａＮエピタキシャル層、ＧａＮドットおよび／または導電性ＡｌＧａＮ層とすることが可能である。導電性緩衝層３１５は、基板３１０と同じ導電型を有するか、または反対の導電型を有することができる。本発明のいくつかの実施形態では、導電性緩衝層３１５は、基板３１０に存在するのよりも高いドーピング濃度を有する。さらに、ドーパント濃度の高い緩衝層３１５ほど、より高品質のオーミックコンタクト、および／または、緩衝層３１５とのオーミックコンタクトおよび緩衝層３１５を通しての基板３１０とのオーミックコンタクトを設けるためのより低い熱処理を可能とする。
【００６５】
導電性緩衝層３１５は、複数の層を備えることもできる。例えば、導電性緩衝層３１５は、二次元電子ガス（２ＤＥＧ）構造をもたらすことができる。複数の２ＤＥＧ構造を基板の近くに成長させて、垂直抵抗を犠牲にして電流拡散を高めることが可能である。いくつかの実施形態では、薄いＡｌＧａＮ層を適宜Ｓｉでドープするか、または適宜Ａｌ組成傾斜層とし、電子の垂直方向伝導の障壁を低減するか又は最小にすることが可能である。導電性エピタキシャル層と２ＤＥＧ構造の組み合わせも実現できる。
【００６６】
導電性緩衝層３１５は、例えば、注入されたＳｉＣ上の導電性ＡｌＧａＮ層上に導電性ＧａＮ層を設けることにより形成することが可能である。ＧａＮとＳｉＣとの間に導電性界面を形成する他の好適な技術も使用できる。そこで、導電性緩衝層３１５はたとえば特許文献９に説明されているように形成することができる。
【００６７】
例えば、本発明のいくつかの実施形態では、導電性緩衝層３１５は、なおいっそう高濃度のｎ型ドープ層とすることができ、ｎ＋＋ＧａＮ層を半絶縁性層３２０の前に、ただし好ましくはそれと同じ試行において、エピタキシャル成長させ、オーミックコンタクトおよび／または電流拡散層として機能させることができる。薄いエピタキシャル層は、多くの場合、結晶中に著しい欠陥を生じさせることなく厚い基板よりも高濃度でドープすることができる。いくつかの実施形態では、ｎ＋＋層は、著しい欠陥を持ち込むことなくできる限り厚くかつ高濃度ドープされるように成長させられる。厚いｎ＋＋層は、基板単独に比べて、低い全抵抗で電流をよりよく拡散することができる。さらに、ｎ＋＋層が厚ければ厚いほど、正確なエッチ時間を要することなく、ｎ＋＋層との低抵抗オーミックコンタクトを容易に実現できる。少量のＩｎは、高濃度Ｓｉドープ層中のひずみを減らし、欠陥を少なくし、Ｓｉの取り込みを高め、場合によっては、エッチの停止時期についての指標として使用されるように組み込むことができる。
【００６８】
いくつかの実施形態では、導電性緩衝層３１５は、反対の導電型の導電層を含むことができる。例えば、導電性緩衝層３１５は、基板３１０の隣にｎ＋＋ＧａＮ層を、基板３１０と反対側のｎ＋＋ＧａＮ層上にｐ型ＧａＮ層を備えることができる。このような反対の導電型層は、基板３１０から半絶縁性または絶縁性ＧａＮ層３２０内への電子注入の高い障壁として使用することができる。
【００６９】
図４は、導電性緩衝層４１５が導電性ＳｉＣ基板４１０と半絶縁性または絶縁性ＧａＮエピタキシャル層４２０との間に形成される本発明のさらなる実施形態を示している。ＧａＮ半絶縁性または絶縁性エピタキシャル層４２０は、いくつかの実施形態では、少なくとも約４μｍの厚さを有し、いくつかの実施形態では、少なくとも約８μｍの厚さを有し、いくつかの実施形態では、少なくとも約１０μｍの厚さを有する。導電性半導体基板４１０および半絶縁性または絶縁性エピタキシャル層４２０は、ＧａＮベースのＨＥＭＴなどのＧａＮベースの半導体デバイス構造４３０が設けられるデバイス基板４２５を提供する。
【００７０】
本発明のいくつかの実施形態では、（１つ又は複数の）緩衝層（図示せず）を、ＧａＮ半絶縁性または絶縁性エピタキシャル層４２０と導電性緩衝層４１５との間に設けることができる。例えば、ＡｌＮ、ＡｌＧａＮ、または他の緩衝層を設けることができる。（１つ又は複数の）緩衝層は、一様な組成でも、非一様な組成でもよい。そのため、例えば傾斜ＡｌＧａＮ層を緩衝層として設けることができる。（１つ又は複数の）緩衝層は、例えば、連続または不連続ＡｌＮ層等の核形成層をさらに備えることもできる。好適な緩衝層およびその作製法は、上述した特許文献５で説明されている。
【００７１】
導電性緩衝層４１５は、例えば、基板４１０上のエピタキシャル層であるか、または基板４１０内の注入領域とすることができる。本発明のいくつかの実施形態では、基板４１０内へのドーパントのイオン注入およびアニーリングも導電性緩衝層４１５を形成するのに使用することが可能であり、これは、基板４１０とのオーミックコンタクトの形成に役立ちうる。このようなイオン注入は、エピタキシャル層４２０の形成の前に実行可能である。例えば、ＳｉＣ基板のイオン注入は、特許文献１０および１１に説明されているように行うことができる。これらの開示は、その全体が記載されているかのように本明細書に組み込まれる。
【００７２】
導電性緩衝層４１５は、基板４１０と同じ組成を有するか、または異なる組成を有することができる。例えば、導電性緩衝層４１５は、ＳｉＣエピタキシャル層または注入領域とすることが可能であるか、または導電性緩衝層４１５は、導電性ＧａＮエピタキシャル層、ＧａＮドットおよび／または導電性ＡｌＧａＮ層とすることが可能である。導電性緩衝層４１５は、基板４１０と同じ導電型を有するか、または反対の導電型を有することができる。本発明のいくつかの実施形態では、導電性緩衝層４１５は、基板４１０に存在するのよりも高いドーピング濃度を有する。さらに、ドーパント濃度の高い緩衝層４１５ほど、より高品質のオーミックコンタクト、および／または、緩衝層４１５とのオーミックコンタクトおよび緩衝層４１５を通しての基板４１０とのオーミックコンタクトを設けるためのより低い熱処理を可能とする。
【００７３】
導電性緩衝層４１５は、複数の層を備えることもできる。例えば、導電性緩衝層４１５は、二次元電子ガス（２ＤＥＧ）構造をもたらすことができる。２ＤＥＧ構造は、複数の２ＤＥＧ層を備えることができる。例えば、複数の２ＤＥＧ層を基板の近くに形成し、垂直抵抗を犠牲にして電流拡散を高めることが可能である。いくつかの実施形態では、薄いＡｌＧａＮ層を高濃度Ｓｉドープすることが可能であり、これにより電荷を増大し、垂直方向抵抗を低減する。導電性エピタキシャル層と２ＤＥＧ構造の組み合わせも実現できる。
【００７４】
例えば、本発明のいくつかの実施形態では、導電性緩衝層４１５は、なおいっそう高濃度のｎ型ドープ層とすることができ、ｎ＋＋ＳｉＣ層は、半絶縁性層４２０の前にエピタキシャル成長させ、オーミックコンタクトおよび／または電流拡散層として機能させることができる。いくつかの実施形態では、ｎ＋＋層は、著しい欠陥を持ち込むことなくできる限り厚くかつ高濃度ドープされるように成長される。厚いｎ＋＋層は、基板単独に比べて、低い全抵抗で電流をよく拡散することができる。ｎ＋＋電流拡散層の存在により、基板の高ドーピング濃度要件をわずかに緩和することができ、これによりコストを引き下げることができる。さらに、ｎ＋＋層が厚ければ厚いほど、正確なエッチ時間を要することなく、ｎ＋＋層との低抵抗オーミックコンタクトをより容易に形成することができる。
【００７５】
いくつかの実施形態では、導電性緩衝層４１５は、反対の導電型の導電層を備えることができる。例えば、導電性緩衝層４１５は、基板４１０の隣にｎ＋＋ＳｉＣまたはＧａＮ層を、基板４１０と反対側のｎ＋＋ＳｉＣまたはＧａＮ層上にｐ型ＳｉＣまたはＧａＮ層を備えることができる。このような反対の導電型層は、基板４１０から半絶縁性または絶縁性ＧａＮ層４２０内への電子注入の高い障壁として機能することができる。
【００７６】
ＧａＮ半絶縁性または絶縁性エピタキシャル層２０、１２０、３２０、および／または４２０の作製を制御して、層中のひずみを制御することができる。例えば、ＩＩＩ−Ｖ組成、および／またはＧａＮ半絶縁性または絶縁性エピタキシャル層２０、１２０、３２０、および／または４２０が作製される圧力を制御することにより、ＧａＮ半絶縁性または絶縁性エピタキシャル層２０、１２０、３２０、および／または４２０中のひずみを制御することができる。ＩＩＩ−Ｖ比を高めることにより、ＧａＮ半絶縁性または絶縁性エピタキシャル層２０、１２０、３２０、および／または４２０の圧縮性を高めることができる。さらに、ＧａＮ半絶縁性または絶縁性エピタキシャル層２０、１２０、３２０、および／または４２０をより低い圧力で作製することにより、ＧａＮ半絶縁性または絶縁性エピタキシャル層２０、１２０、３２０、および／または４２０は、圧縮性の高いものとすることができる。加えて、ＧａＮ半絶縁性または絶縁性エピタキシャル層２０、１２０、３２０、および／または４２０の厚さが増大すると、そうでなければ圧縮ひずみを受けている層が引っ張りひずみを受けることがある。このような引っ張りひずみは、ＧａＮ半絶縁性または絶縁性エピタキシャル層２０、１２０、３２０、および／または４２０にひび割れなどの欠陥を生じさせる可能性がある。したがって、厚さ、成長条件、およびソース材料を制御することにより、作製中にＧａＮ半絶縁性または絶縁性エピタキシャル層２０、１２０、３２０、および／または４２０のひずみが変化することを避けることができる。
【００７７】
島状成長および融合（ｃｏａｌｅｓｃｅｎｃｅ）を通して初期ひずみを制御するＧａＮ／ＡｌＮ核形成条件の制御も、ＧａＮ半絶縁性または絶縁性エピタキシャル層２０、１２０、３２０、および／または４２０のひずみを制御するために使用することができる。例えば、圧力およびＮＨ３流量を調節することにより、ＧａＮ半絶縁性または絶縁性エピタキシャル層２０、１２０、３２０、および／または４２０の成長の結果生じるひずみおよび湾曲を低減し、かつ／または制御することができる。
【００７８】
ＧａＮベースの半導体デバイス３０、１３０、３３０、および４３０は、ＧａＮ半絶縁性または絶縁性エピタキシャル層２０、１２０、３２０、および／または４２０上に形成されるため、ＧａＮベースの半導体デバイス３０、１３０、３３０、および４３０は、基板１０、１１０、３１０、および４１０から電気的に絶縁される可能性がある。さらに、ＧａＮベースの半導体デバイス３０、１３０、３３０、および４３０ならびにＧａＮ半絶縁性または絶縁性エピタキシャル層２０、１２０、３２０、および／または４２０は両方ともＡｌＮ絶縁層とは異なりＧａＮベースの構造であるので、ＧａＮベースの半導体デバイス３０、１３０、３３０、および４３０ならびにＧａＮ半絶縁性または絶縁性エピタキシャル層２０、１２０、３２０、および／または４２０は、同じ作製技術を使用して単一の工程で、かつ／または単一反応器内で、作製することができる。さらに、ＧａＮは、ＭＯＣＶＤによりＡｌＧａＮまたはＡｌＮよりも早く成長させることができる。厚いＧａＮは、さらに、類似の条件（例えば、同じ成長温度）の下で成長させた厚いＡｌＮに比べて低い転位密度を有する場合がある。
【００７９】
本発明のある実施形態では、ＧａＮ半絶縁性または絶縁性エピタキシャル層２０、１２０、３２０、および／または４２０は、以下のように作製することができる。本実施例では、基板はＳｉＣ基板であり、基板と絶縁性ＧａＮとの間の緩衝層は、ＡｌＮ、ＧａＮに傾斜したＡｌＮ（ＡｌＮ  ｇｒａｄｅｄ  ｔｏ  ＧａＮ）、ＡｌＧａＮ、ＧａＮに傾斜したＡｌＧａＮ（ＡｌＧａＮ  ｇｒａｄｅｄ  ｔｏ  ＧａＮ）、ＡｌＧａＮ／ＧａＮ／ＡｌＧａＮ超格子、転位を終端する低温ＧａＮ中間層で構成された多重層、転位を低減する疎ＳｉＮまたは疎ＡｌＮを通るマイクロＥＬＯの多重層（ｍｕｌｔｉｐｌｅ  ｌａｙｅｒｓ  ｏｆ  ｍｉｃｒｏ−ＥＬＯ  ｔｈｒｏｕｇｈ  ｓｐａｒｓｅ−ＳｉＮ  ｏｒ  ｓｐａｒｓｅ−ＡＩＮ  ｔｏ  ｒｅｄｕｃｅ  ｄｉｓｌｏｃａｔｉｏｎｓ）などのうちの１つまたは組み合わせを備えることができる。転位終端層または低減層は、導電性であってよく、例えば、疎ＳｉＮはｎ型とすることができ、その上に半絶縁性または絶縁性ＧａＮ層が設けられる導電層を提供することができる。好適なＧａＮ層は、ＴＭＧａ、ＮＨ３、およびＣｐ２Ｆｅを前駆体として使用してＭＯＣＶＤ（例えば、ＭＯＶＰＥ／ＯＭＣＶＤ／ＯＭＶＰＥ）により堆積できる。半絶縁性ＧａＮは、０．２バールの成長圧力、１０００℃の温度、２５０のＶ／ＩＩＩ比、６μｍ／時の成長速度、および２×１０１８ｃｍ−３のＦｅドープ密度を用いて、直径最大１００ｍｍまでの複数のウェハ上に同時に堆積された。３０〜２００ｎｍのＡｌＮ核形成層が、ＳｉＣ基板上に堆積された。ＧａＮ層の第１の部分は、主に成長圧力およびアンモニア流量を調節することによりひずみを制御するように成長させた。例えば圧力は、０．２バールで成長させる場合よりも引っ張り力が弱い（圧縮性が高い）ＧａＮ膜を得るために、０．１バールに減らすことができる。
【００８０】
半絶縁性ＧａＮ層が、ひび割れを最小限に抑えた高純度ＳｉＣ基板上に約３０μｍの厚さで作製された。このような場合、ＴＭＡｌおよびＮＨ３を低圧で使用して、薄い、約３０ｎｍのＡｌＮの層が堆積された。次いで、Ｖ／ＩＩＩ比を５００としてＴＭＧａおよびＮＨ３を使用して０．１５気圧で３０μｍのＧａＮが堆積された。層は、約１０００℃で堆積された。転位密度は、この厚さの層について約１０８ｃｍ−２に低減された。
【００８１】
上述のように、ＧａＮエピタキシャル層２０、１２０、３２０、および／または４２０は、半絶縁性または絶縁性であり、基板１０、１１０、３１０、４１０は、導電性である。「導電性」、「半絶縁性」、および「絶縁性」という用語は、当業者には理解されるものであり、絶対的な意味ではなくむしろ記述的に使用されており、したがって、それぞれの材料の相対的導電性／抵抗性を記述するために使用されている。本発明の特定の実施形態では、半絶縁性または絶縁性エピタキシャル層２０、１２０、３２０、および／または４２０は、室温で約１×１０５Ω−ｃｍ以上の抵抗を有し、導電性基板１０、１１０、３１０、４１０は、室温で約０．１Ω−ｃｍ以下の抵抗を有する。
【００８２】
本発明のいくつかの実施形態では、導電性基板１０、１１０、３１０、４１０は、半絶縁性または絶縁性ＧａＮ層２０、１２０、３２０、４２０を貫通するビアメタルが接続されるグラウンドとして使用された場合に抵抗を低減または最小化するために、約０．０２Ω−ｃｍ以下の抵抗を有することができる。基板１０、１１０、３１０、４１０内のドーピングは、約１×１０１８ｃｍ−３よりも大きいレベルのｎ型とすることができ、いくつかの実施形態では、約１×１０１９ｃｍ−３よりも大きいレベルとすることができる。基板１０、１１０、３１０、４１０は、低い移動度による電気抵抗の増加、または基板の結晶品質もしくは熱伝導性の著しい劣化を招くことなくできる限り高濃度にドープすることができる。（上述のように、導電性基板内で可能な限りドーピングを高濃度にすることは、ｎ＋＋電流拡散層がある場合に幾分緩和できる。これは、コストを下げ、また基板欠陥に関して改善し、ｎ＋＋４Ｈ−ＳｉＣ基板を不要にできる。）
エピタキシャル層２０、１２０、３２０、４２０は、導電性基板１０、１１０、３１０、４１０からデバイス構造３０、１３０、３３０、４３０を電気的に絶縁するように十分な絶縁性を有していなければならない。特定の実施形態では、エピタキシャル層２０、１２０、３２０、４２０は、トランジスタのゲートがバイアスされてチャネルがピンチオフ状態にされたときに、ＨＥＭＴ等のトランジスタのドレイン領域からソース領域を電気的に絶縁するように十分な絶縁性を有していなければならない。そのため、エピタキシャル層２０、１２０、３２０、４２０の高電界特性は、本発明のいくつかの実施形態では、エピタキシャル層２０、１２０、３２０、４２０の抵抗よりも決定要因として高くなることがある。このような高電界特性は、構造の絶縁耐圧により特徴付けることができる。そのため、本発明のいくつかの実施形態では、エピタキシャル層２０、１２０、３２０、４２０は、少なくとも５０Ｖの絶縁耐圧をもたらすように十分な絶縁性を有し、本発明のさらなる実施形態では、このエピタキシャル層は、少なくとも１００Ｖの絶縁耐圧をもたらすように十分な絶縁性を有する。絶縁耐圧とは、エピタキシャル層２０、１２０、３２０、４２０上のアンゲート型（ｕｎｇａｔｅｄ）トランジスタ構造に１ｍＡ／ｍｍの電流を流す電圧のことである。そのため、例えば、構造の絶縁耐圧は、ソース−ドレイン間間隔を５μｍとしてＨＥＭＴ構造をエピタキシャル層２０、１２０、３２０、４２０上に形成し、この構造からゲートを取り除くことにより測定することができる。ソースとドレインとの間の中心に置かれている３μｍの領域が、例えばイオン注入により損傷を受けるか、またはチャネルが、例えば反応性イオンエッチング（ＲＩＥ）により取り去られ、デバイスのチャネル領域が破壊される。次いで、ソースからドレインに電圧が印加され、電流が測定される。幅１ｍｍ当たり電流１ｍＡが測定される電圧は、本明細書では、構造の絶縁耐圧と呼ばれる。
【００８３】
半絶縁性または絶縁性エピタキシャル層２０、１２０、３２０、４２０の厚さは、半絶縁性または絶縁性エピタキシャル層２０、１２０、３２０、４２０の上に形成されるデバイスおよびそのデバイスに期待される動作条件に依存する場合がある。例えば、期待される動作周波数が２ＧＨｚであるＨＥＭＴ構造の場合、５μｍの厚さが好適と考えられる。期待される動作周波数が１０ＧＨｚであるＨＥＭＴ構造の場合、１０μｍの厚さが好適と考えられる。半絶縁性または絶縁性エピタキシャル層２０、１２０、３２０、４２０の具体的厚さは、能動デバイス領域と下にある導電性基板との間の許容される静電容量により制御できる。このような静電容量は、デバイス層と導電層との間の他の層の影響を受けることがある。例えば、半縁性または絶縁性エピタキシャル層２０、１２０、３２０、４２０の間に非導電層が設けられた場合、半絶縁性または絶縁性エピタキシャル層２０、１２０、３２０、４２０の厚さは、許容可能な静電容量が得られるように、厚さおよび誘電率などの非導電層の特性に基づいて調節することができる。
【００８４】
加えて、基板１０、１１０、３１０、４１０は導電性であるため、基板１０、１１０、３１０、４１０は、デバイス構造３０、１３０、３３０、４３０のコンタクトとして使用することができる。ビアホールおよびビアメタル構造を組み込んだ本発明の実施形態が、図５から９に示されている。
【００８５】
図５から７および９では、導電性基板５１０を、基板１０、１１０、３１０、および４１０に関して図１から４を参照しつつ上で説明したように設けることができる。基板８１０は、導電性、半絶縁性、または絶縁性とすることができる。半絶縁性または絶縁性ＧａＮエピタキシャル層５２０または８２０は、半絶縁性ＧａＮエピタキシャル層２０、１２０、３２０、および４２０を参照しつつ上で説明したように設けることができる。緩衝層は上述のように、半絶縁性または絶縁性ＧａＮエピタキシャル層５２０または８２０と基板５１０、８１０との間に設けることもできる。デバイス構造５３０が、半絶縁性または絶縁性ＧａＮエピタキシャル層５２０または８２０上に形成され、上述のようにデバイス構造３０、１３０、３３０、または４３０とすることができる。図６にさらに示されているように、導電性緩衝層６１５を、導電性緩衝層３１５および４１５を参照しつつ上で説明したように設けることができる。したがって、図５から８に示されている実施形態の態様は、以下でさらに詳しく説明することはしない。
【００８６】
図５に示されているように、半導体デバイス５３０のためにコンタクト５４０、５５０、および５６０を設けることができる。コンタクト５４０、５５０、および５６０は、例えば、ＨＥＭＴなどのＧａＮベースのトランジスタについて、それぞれ、ソースコンタクト、ドレインコンタクト、およびゲートコンタクトとすることができる。３つのコンタクトが図５から９に示されているが、設けられる半導体デバイスに基づいて、より少ない又はより多い数のコンタクトを設けることができる。ＳｉＮ、ＳｉＯ２、酸化窒化物その他のそのような層等の（１つ又は複数の）パッシベーション層５７０を、半導体デバイス構造５３０の露出面および／または金属コンタクト／オーバーレイヤ（ｏｖｅｒｌａｙｅｒ）の一部に設けることもできる。さらに、背面オーミックコンタクト５９０を、半絶縁性または絶縁性ＧａＮエピタキシャル層５２０が設けられている基板５１０の面と反対の基板５１０に設けてもよい。基板５１０へのオーミックコンタクトの抵抗を改善するために、基板５１０の背面を、例えば注入し、そしてアニールすることができる（図示せず）。
【００８７】
図５にさらに示されているように、ビアホール５７５は、デバイス構造５３０および半絶縁性または絶縁性ＧａＮエピタキシャル層５２０を貫通して、導電性基板５１０まで、かつ／またはその中まで延在する。非導電性緩衝層が、半絶縁性または絶縁性ＧａＮエピタキシャル層５２０と導電性基板５１０との間に設けられる場合、ビアホール５７５は、非導電層を貫通して導電性基板まで延在しなければならない。
【００８８】
いくつかの実施形態では、（１つ又は複数の）パッシベーション層５７０をエッチングマスクに供し、または別個のエッチングマスクを利用してビアホール５７５を形成することができる。例えば、厚いフォトレジストをマスクとして使用し、ＧａＮベースのデバイス構造５３０を保護することができる。ビアホール５７５は、例えば、反応性イオンエッチング法（ＲＩＥ）、またはＣｌ２、ＢＣｌ３その他の化合物等の塩素化合物を含有するプラズマによる誘導結合プラズマ（ＩＣＰ）により形成することができる。
【００８９】
ビアメタル５８０が、ビアホール５７５内に設けられ、基板５１０とコンタクトする。ビアメタルは、基板５１０とオーミックコンタクトを形成するように選択することができる。例えば、基板５１０がＳｉＣの場合、ニッケルまたはその他の好適な金属をビアメタル５８０として使用することができる。多結晶シリコンおよび／または金属シリサイドなどの他の導体もビアメタル５８０として使用することができる。複数の材料をビアメタル５８０として使用することができる。例えば、以下で説明される基板５１０または導電性緩衝層６１５と直接にコンタクトする金属をニッケルとし、残りの金属を金としてもよい。したがって、ビアメタルに対する言及は、ビアホール内の１つまたは複数の導電性材料の導体を意味する。
【００９０】
図６は、半絶縁性または絶縁性ＧａＮエピタキシャル層５２０と導電性基板５１０との間の導電性緩衝層６１５の包含を示している。いくつかの実施形態では、導電性緩衝層６１５は、基板５１０内の注入層であり、かつ／または基板５１０上の高濃度ドープエピタキシャル層である。図６に示されているように、ビアホール６７５は、デバイス構造５３０および半絶縁性または絶縁性ＧａＮエピタキシャル層５２０を貫通して、導電性緩衝層６１５まで、かつ／またはその中まで延在する。非導電性緩衝層が半絶縁性または絶縁性ＧａＮエピタキシャル層５２０と導電性基板６１５との間に設けられる場合、ビアホール６７５は、非導電層を貫通して導電性緩衝層６１５まで延在しなければならない。ビアメタル６８０は、ビアホール６７５内に入り込み、導電性緩衝層６１５とコンタクトする。ビアメタル６８０は、導電性緩衝層６１５とオーミックコンタクトを形成するように選択することができる。上述のように、導電性緩衝層を形成すると、高品質のオーミックコンタクトが得られる可能性があり、また基板５１０への電流拡散を可能にできる。いくつかの実施形態では、導電性緩衝層６１５は、エッチング停止層として作用する可能性がある。
【００９１】
ビアホール６７５は、図５に関して上で説明したようにエッチングすることができる。しかし、ＲＩＥまたはＩＣＰはＧａＮエピタキシャル層５２０と導電性緩衝層６１５との間の選択性が制限されていることがあるため、導電性緩衝層６１５は、場合によっては、基板５１０までエッチングされる場合がある。そこで、本発明のいくつかの実施形態では、ビアホール６７５は導電性緩衝層６１５を貫通して基板５１０まで延在する。
【００９２】
導電性緩衝層６１５が反対の導電型の導電層を備える本発明のいくつかの実施形態では、ビアホール６７５は、反対の導電型の層を貫通して基板５１０まで延在し、基板５１０と同じ導電型の層まで又はその中まで延在することができる。例えば、基板５１０がｎ型ＳｉＣ基板であり、導電性緩衝層６１５がｎ＋＋ＳｉＣ層およびｎ＋＋ＳｉＣ層上のｐ型ＳｉＣ層を備える場合、ビアホール６７５は、ｐ型ＳｉＣ層を貫通してｎ＋＋ＳｉＣ層まで又はその中まで延在することができる。
【００９３】
本発明のいくつかの実施形態では、ビアホール６７５は、導電性緩衝層６１５を貫通し基板５１０まで延在してもよい。例えば、導電性緩衝層６１５が２ＤＥＧ構造を備える場合、ビアホール６７５およびビアメタル６８０は、２ＤＥＧ構造を貫通して基板５１０まで延在してもよい。
【００９４】
図７は、基板５１０内にドーパント濃度の高い領域７１５が含まれている状態を示しており、領域７１５は、ビアホール７７５により露出された開口部内に設けられている。このような領域は、例えば、ビアホール７７５を通してドーパントを注入して注入領域をビアホール７７５の下または隣に形成し、ついで注入ドーパントを活性化することにより形成することができる。図７に示されているように、ビアホール７７５は、デバイス構造５３０および半絶縁性または絶縁性ＧａＮエピタキシャル層５２０を貫通して、基板５１０まで、かつ／またはその中まで延在する。非導電性緩衝層が半絶縁性または絶縁性ＧａＮエピタキシャル層５２０と基板５１０との間に設けられる場合、ビアホール７７５は、非導電層を貫通して基板５１０まで延在しなければならない。ビアメタル７８０は、ビアホール７７５内に入り込み、領域７１５とコンタクトする。ビアメタルは、領域７１５とオーミックコンタクトを形成するように選択することができる。上述のように、より高いドーパント濃度の領域を形成すると、基板５１０とのオーミックコンタクトの質を高められる。ビアホール７７５は、図５に関して上で説明したようにエッチングすることができる。
【００９５】
図８は、ビアホール８８０が基板８１０を貫通して延在し、ビアメタル８８０がビアホール８７５を貫通して背面コンタクト８９０とコンタクトする本発明のさらなる実施形態を示している。背面コンタクト８９０は、半絶縁性または絶縁性ＧａＮエピタキシャル層８２０と反対側の基板８１０の面上にある。このようなビアを作製する技術は、特許文献１２において説明されている。この開示は、その全体が記載されているかのように本明細書に組み込まれる。
【００９６】
図１から４を参照しつつ上で例示されている構造に加えて、追加の（１つ又は複数の）層を半絶縁性または絶縁性ＧａＮエピタキシャル層５２０と基板５１０との間に備え、図５、６、および７に示されているビアホール５７５、６７５、および７７５をエッチングするためのエッチング停止に供することができる。このような構造は、図９に示されている。図９に示されているように、エッチング停止層９１０が、導電性緩衝層６１５と半絶縁性または絶縁性エピタキシャル層５２０との間に設けられる。ビアホール９７５はエッチング停止層９１０を貫通して延在し、ビアメタル９８５はエッチング停止層９１０を貫通して緩衝層６１５とコンタクトする。エッチング停止層９１０が導電性である場合、ビアホール９７５およびビアメタル９８５は、エッチング停止層９１０とコンタクトするように延在するだけでもよい。
【００９７】
例えば、薄いＡｌＮ層を、半絶縁性または絶縁性ＧａＮエピタキシャル層５２０と基板５１０または導電性緩衝層６１５との間にエッチング停止層９１０として設けることができる。このような場合、ＣＦ４、ＮＦ３、および／またはＳｉＦ４などのフッ素含有化合物を、ＧａＮおよびその他のＩＩＩ族−Ｎ材料のＲＩＥまたはＩＣＰに使用される従来の塩素含有プラズマに加えると、ＡｌＮ層で速度を落とすか、または停止する選択性の高いエッチングを実現できる。いくつかの実施形態では、ＡｌＮ核形成層の厚さは、エッチング停止層９１０を形成するように調節することができる。核形成層は、エッチング停止を与えるように十分に厚いが、ＡｌＮおよびＳｉＣに対する非選択性エッチングにより取り除けるように十分薄いものとすることができる。ＡｌＮ層のエッチング停止層９１０が薄い場合、非選択性エッチングで除去することが可能であるか、またあるいは、緩衝層６１５を通してエッチングすることなく、強塩基などのウェットエッチングにより取り除くことが可能である。非選択性エッチングが使用されると、緩衝層６１５の厚さは、エッチング停止層９１０の厚さに比べてかなり大きい場合がある。
【００９８】
エッチング停止層９１０の使い方は、導電性緩衝層６１５を組み込んでいる実施形態に関して示してきたが、エッチング停止層９１０は、緩衝層６１５が存在しなくても、基板５１０に入り込むエッチングの深さを制御するためや、図７に例示したように注入の前駆体として使用することが可能である。さらに、同じまたは異なる導電型の複数の層が設けられる場合、エッチング停止層９１０は、複数の層のうちのどれかの層の間に設けることが可能である。図７に示されている注入は、エッチング停止層が存在しているか又は取り除かれている状態で実行することが可能である。エッチング停止層９１０が存在している状態で注入が実行される場合、エッチング停止層９１０は、ビアメタル７８０が形成される前に取り除くことが可能である。
【００９９】
ＧａＮ半絶縁性または絶縁性エピタキシャル層を通して導電性基板に達するビアを使用することにより、ウェハを薄くする工程を不要にできる。したがって、基板の反り低減および熱特性を維持することができ、また多収量プロセスも利用できる。
【０１００】
上で説明した本発明の各実施形態では導電性基板を使用しているが、本発明のいくつかの実施形態は、導電性基板の使用に限定されない。厚い半絶縁性または絶縁性ＧａＮエピタキシャル層の絶縁面での利点は、基板自体が導電性であるか否かに関係なく、半絶縁性または絶縁性ＧａＮエピタキシャル層の間に導電層が存在する場合に与えられる。本発明のこのような実施形態は、図１０および１１に示されている。
【０１０１】
図１０は、導電層１０１５が基板１０１０と半絶縁性または絶縁性ＧａＮエピタキシャル層１０２０との間に設けられる本発明のさらなる実施形態を示している。ＧａＮ半絶縁性または絶縁性エピタキシャル層１０２０は、いくつかの実施形態では、少なくとも約４μｍの厚さを有し、いくつかの実施形態では、少なくとも約８μｍの厚さを有し、いくつかの実施形態では、少なくとも約１０μｍの厚さを有する。導電性半導体基板１０１０および半絶縁性または絶縁性エピタキシャル層１０２０は、ＧａＮベースのＨＥＭＴなどのＧａＮベースの半導体デバイス構造１０３０が設けられるデバイス基板１０２５を提供する。
【０１０２】
本発明のいくつかの実施形態では、（１つ又は複数の）緩衝層（図示せず）は、ＧａＮ半絶縁性または絶縁性エピタキシャル層１０２０と導電層１０１５との間に設けることができる。適宜、緩衝層（図示せず）は、基板１０１０と導電層１０１５との間に設けることが可能である。例えば、ＡｌＮ、ＡｌＧａＮ、または他の緩衝層を設けることができる。（１つ又は複数の）緩衝層は、一様な組成でも、非一様な組成でもよい。そのため、例えば、傾斜ＡｌＧａＮ層を、緩衝層として設けることができる。（１つ又は複数の）緩衝層は、例えば、連続または不連続ＡｌＮ層等の核形成層をさらに備えることもできる。好適な緩衝層およびその作製法は、特許文献５で説明されている。
【０１０３】
基板１０１０は、いくつかの実施形態では、ＳｉＣ基板、ＧａＮ基板、ダイヤモンド基板、ＡｌＮ基板、サファイア基板、またはＳｉ基板とすることができる。基板１０１０は、さらに、ＳｉＣとダイヤモンドの複合基板とすることもできる。基板１０１０は、半絶縁性または絶縁性とすることができる。基板１０１０は、フリースタンディングまたはブール成長の基板とすることができ、例えば、取り除くことができる別の材料の基板を有するＩＩＩ族窒化物および／またはＧａＮ層を備えることができる。ＳｉＣとダイヤモンドの場合、ダイヤモンドは、典型的には取り除かれない。したがって、本発明のいくつかの実施形態では、導電層１０１５および基板１０１０は、絶縁性または半絶縁性ダイヤモンド基板上の導電性ＳｉＣ層として、または導電性ダイヤモンド基板上の絶縁性または半絶縁性ＳｉＣ層として形成することができる。ＳｉＣ／ダイヤモンド基板は、例えば、特許文献８に説明されているように実現することができる。好適な基板を作製する方法は、当業者に知られているため、本明細書ではこれ以上説明を要しない。
【０１０４】
導電層１０１５は、さらに、導電性ＧａＮ、ＡｌＧａＮ、ＧａＮに傾斜したＡｌＧａＮ、ＡｌＧａＮ／ＧａＮ／ＡｌＧａＮ超格子、転位を終端する低温ＧａＮ中間層の多重層、転位を低減する疎ＳｉＮまたは疎ＡｌＮを通るマイクロＥＬＯの多重層などにより設けることも可能である。本発明の特定の実施形態では、転位終端層または低減層は、導電層１０１５を与える。例えば、疎ＳｉＮはｎ型とすることができ、その上に半絶縁性または絶縁性ＧａＮ層が設けられる導電層１０１５を与えることができる。本発明のいくつかの実施形態では、導電層１０１５は、サファイア基板上にエピタキシャル横方向成長（ＥＬＯ）構造により設けられる。導電層を提供する他の構造も使用することができる。さらに、導電層１０１５は、複数の層により設けることが可能であり、場合によっては半絶縁性または絶縁性層により分離することが可能である。
【０１０５】
ＧａＮ半絶縁性または絶縁性エピタキシャル層１０２０の作製は、ＧａＮ半絶縁性または絶縁性エピタキシャル層２０、１２０、３２０、および／または４２０を参照しつつ上で説明したように実行することができる。
【０１０６】
ＧａＮベースの半導体デバイス１０３０は、ＧａＮ半絶縁性または絶縁性エピタキシャル層１０２０上で作製されるため、ＧａＮベースの半導体デバイス１０３０は、導電層１０１５から電気的に絶縁されうる。さらに、ＧａＮベースの半導体デバイス１０３０およびＧａＮ半絶縁性または絶縁性エピタキシャル層１０２０は、両方ともＡｌＮ絶縁層とは異なりＧａＮベースの構造であり、ＧａＮベースの半導体デバイス１０３０およびＧａＮ半絶縁性または絶縁性エピタキシャル層１０２０は、単一の工程で、かつ／または単一反応器内で作製することができる。さらに、上述のように、ＧａＮはＭＯＣＶＤによりＡｌＧａＮまたはＡｌＮよりも速く成長させることができる。厚いＧａＮは、さらに、類似の条件（例えば、同じ成長温度）の下で成長させた厚いＡｌＮに比べて低い転位密度を有することができる。
【０１０７】
本発明の特定の実施形態では、半絶縁性または絶縁性エピタキシャル層１０２０は、室温で約１×１０５Ω−ｃｍ以上の抵抗を有し、導電層１０１５は、室温で約０．１Ω−ｃｍ以下の抵抗を有する。本発明のいくつかの実施形態では、導電層１０１５は、少なくとも０．０２Ω−ｃｍ以下の抵抗を有しうる。エピタキシャル層１０２０は、導電層１０１５からデバイス構造１０３０を電気的に絶縁するために十分な絶縁性を有していなければならない。特定の実施形態では、エピタキシャル層１０２０は、上述のようにトランジスタのゲートがバイアスされてチャネルがピンチオフ状態にされたときに、ＨＥＭＴなどのトランジスタのドレイン領域からソース領域を電気的に絶縁するために十分な絶縁性を有していなければならない。そのため、本発明のいくつかの実施形態では、エピタキシャル層１０２０は、少なくとも５０Ｖの絶縁耐圧をもたらすように十分な絶縁性を有し、本発明のさらなる実施形態では、このエピタキシャル層は、少なくとも１００Ｖの絶縁耐圧をたらすように十分な絶縁性を有する。
【０１０８】
ビアホールおよびビアメタル構造を組み込んだ本発明のさらなる実施形態は、図１１に示されている。図１１は、半絶縁性または絶縁性ＧａＮエピタキシャル層１０２０と基板１０１０との間の導電層１０１５を貫通して延在するビアホール１０７５およびビアメタル１０８０を示している。図１１に示されているように、ビアホール１０７５およびビアメタル１０８０は、デバイス構造１０３０、半絶縁性または絶縁性ＧａＮエピタキシャル層１０２０、導電層１０１５、および基板１０１０を貫通し、半絶縁性または絶縁性ＧａＮエピタキシャル層１０２０と反対側の基板１０１０の面上の背面コンタクト１０９０とコンタクトする。このようなビアを作製する技術は、特許文献１２において説明されている。
【０１０９】
図１１のビア構造に加えて、または代替的に、図６のビア構造を図１０の構造とともに使用することも可能である。導電層１０１５は、導電層１０１５を貫通するビアにより背面コンタクトに結合するか、または代替的に若しくは追加的に、背面からのビアを導電層１０１５に設けることが可能である。
【０１１０】
本発明のいくつかの実施形態は、本発明のいくつかの実施形態における特定のＧａＮ半導体デバイス構造３０、１３０、３３０、３３０、４３０、５３０、１０３０に限定されないが、ＧａＮ半導体デバイス構造３０、１３０、３３０、４３０、５３０、１０３０は、ＧａＮベースのトランジスタ構造とすることができる。例えば、ＧａＮ半導体デバイス構造３０、１３０、３３０、４３０、５３０、１０３０は、高電子移動度トランジスタ（ＨＥＭＴ）構造を備えることができる。例えば、本発明のいくつかの実施形態は、特許文献１３〜２６で説明されているようなトランジスタ構造を備えることができる。これらの開示は、その全体が本明細書に記載されているかのように本明細書に組み込まれる。本発明のいくつかの実施形態は、非特許文献３および特許文献２６に説明されているようなＨＥＭＴ構造と併用することもできる。
【０１１１】
本発明のさまざまな例示的実施形態を、図１から１１を参照しつつ説明してきたが、図示されている特徴および要素の組み合わせ及び／又は部分的組み合わせも使用することもできる。そのため、例えば、図９とともに説明したエッチング停止層を、図１から８、１０および１１に示されている本発明の実施形態において設けてもよい。
【０１１２】
図面および明細書では、本発明の典型的な実施形態が開示されており、また特定の用語が使用されているがそれらは一般的かつ記述的な意味にのみ使用されており、限定する意図はない。本発明の範囲は、添付の特許請求の範囲に規定されている。
【図面の簡単な説明】
【０１１３】
【図１】本発明のいくつかの実施形態による厚い半絶縁性または絶縁性ＧａＮ層を組み込んだ半導体構造の断面図である。
【図２】本発明のさらなる実施形態による厚い半絶縁性または絶縁性ＧａＮ層および導電性ＳｉＣ基板を組み込んだ半導体構造の断面図である。
【図３】本発明のさらなる実施形態による導電性基板上に導電性緩衝層がある厚い半絶縁性または絶縁性ＧａＮ層を組み込んだ半導体構造の断面図である。
【図４】本発明のさらなる実施形態による導電性ＳｉＣ基板上に導電性緩衝層がある厚い半絶縁性または絶縁性ＧａＮ層を組み込んだ半導体構造の断面図である。
【図５】本発明のさらなる実施形態による導電性基板上の厚い半絶縁性または絶縁性ＧａＮ層を通るビアを組み込んだ半導体構造の断面図である。
【図６】本発明のさらなる実施形態による導電性基板上に導電性緩衝層がある厚い半絶縁性または絶縁性ＧａＮ層を通るビアを組み込んだ半導体構造の断面図である。
【図７】本発明のさらなる実施形態による導電性基板の注入層への厚い半絶縁性または絶縁性ＧａＮ層を通るビアを組み込む半導体構造の断面図である。
【図８】本発明のさらなる実施形態による厚い半絶縁性または絶縁性ＧａＮ層および半導体基板を通るビアを組み込んだ半導体構造の断面図である。
【図９】本発明のさらなる実施形態による厚い半絶縁性または絶縁性ＧａＮ層およびエッチング停止層を通るビアを組み込んだ半導体構造の断面図である。
【図１０】本発明のさらなる実施形態による導電層を有する厚い半絶縁性または絶縁性ＧａＮ層を組み込んだ半導体構造の断面図である。
【図１１】本発明のさらなる実施形態による導電層上の厚い半絶縁性または絶縁性ＧａＮ層を通るビアを組み込んだ半導体構造の断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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