(57)【特許請求の範囲】
【請求項１】
上方に柱状半導体層が形成された基板を用意する工程と、
前記柱状半導体層の底部に第１のソース又はドレイン領域を形成する工程と、
前記柱状半導体層の周囲にゲート絶縁膜およびゲート電極を形成する工程と、
前記柱状半導体層の上部に第２のドレイン又はソース領域を形成する工程と、
前記柱状半導体層の側壁の前記ゲート電極の上面よりも上の部分の少なくとも一部に保護膜を形成する工程と、
その後に表面にエッチングストッパー膜としてシリコン窒化膜を形成する工程と、
その後に表面に層間絶縁膜を形成する工程と
前記層間絶縁膜の対応する部分をエッチングし、前記第２のドレイン又はソース領域上に第１のコンタクトを形成する工程と、
を含み、
前記第１のコンタクトの底面は、前記柱状半導体層の上面及び前記柱状半導体層の側壁の前記ゲート電極の上面よりも上の部分の少なくとも一部に沿って形成された前記エッチングストッパー膜の上面よりも小さいことを特徴とする半導体装置の製造方法。
【請求項２】
基板と、
前記基板の上方に形成された柱状半導体層と、
前記柱状半導体層の底部に形成された第１のソース又はドレイン領域と、
前記柱状半導体層の上部に形成された第２のドレイン又はソース領域と、
前記柱状半導体層の周囲に形成されたゲート絶縁膜およびゲート電極と、
前記第２のドレイン又はソース領域上に形成した第１のコンタクトと、
前記第１のソース又はドレイン領域上に形成した第２のコンタクトと、
前記ゲート電極から延在するゲート配線上に形成した第３のコンタクトと、
を含み、
前記柱状半導体層の側壁の前記ゲート電極の上面よりも上の部分の少なくとも一部に沿ってエッチングストッパー膜が形成されており、前記第１のコンタクトの底面の輪郭が、前記エッチングストッパー膜の外周よりも小さく、
前記柱状半導体層の側壁の前記ゲート電極の上面よりも上の部分の少なくとも一部に保護膜が形成され、前記保護膜上にエッチングストッパー膜が形成されており、
前記エッチングストッパー膜がシリコン窒化膜であることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関し、特に柱状半導体を有し、その側壁をチャネル領域とし、ゲート電極がチャネル領域を取り囲むように形成された縦型ＭＯＳトランジスタであるＳＧＴ(Ｓｕｒｒｏｕｎｄｉｎｇ  Ｇａｔｅ  Ｔｒａｎｓｉｓｔｏｒ)の構造およびその製造方法に関する。
【背景技術】
【０００２】
半導体装置の高集積化、高性能化を実現するため、半導体基板の表面に柱状半導体を形成し、その側壁に柱状半導体層を取り囲むように形成されたゲートを有する縦型トランジスタＳＧＴが提案された（例えば、特許文献１および特許文献２）。ＳＧＴはソース、ゲート、ドレインが垂直方向に配置されるため、従来のプレーナー型トランジスタに比べて占有面積を大幅に縮小することができる。また、ゲートがチャネル領域を取り囲んでいるため、柱状半導体寸法を縮小するにつれて、ゲートによるチャネル制御性を効果的に向上させることができ、急峻なサブスレッショルド特性が得られる。さらに、柱状半導体が完全空乏化するように柱状半導体濃度と寸法を設定することにより、チャネル領域の電界緩和によるモビリティーの向上が期待できる。このため、ＳＧＴを用いると従来のプレーナー型トランジスタに比べて、高集積化と高性能化を同時に実現することができる。
【０００３】
ＳＧＴの形成方法として主に以下の２つの方法がある。第１のＳＧＴ形成方法は特許文献１の方法であり、先に柱状半導体層をエッチングにより形成した後、柱状半導体層上にゲート絶縁膜およびゲート導電膜を所望の膜厚だけ成膜して、ゲート電極をエッチングにより形成する方法である。第２のＳＧＴ形成方法は特許文献２の方法であり、先にゲート導電膜を成膜して、このゲート導電幕を貫通するようにコンタクトホールを形成し、コンタクトホールの内側にゲート絶縁膜および柱状半導体層を成膜して形成する方法である。以下にこれらの２つの方法を使用した従来例について、トランジスタによって形成される回路を含む半導体装置及びその製造方法として、簡単のために回路構成の単純なインバーターを含む半導体装置及びその製造方法を例として説明する。
【０００４】
まず、第１の方法をとっている特許文献１のＳＧＴの従来例について説明する。特許文献１のＳＧＴを用いて設計したＣＭＯＳインバーターの等価回路を図１２３（ａ）に、ＣＭＯＳインバーターのレイアウトを図１２３（ｂ）に、図１２３（ｂ）のレイアウトにおけるＡ−Ａ’のカットラインの断面構造を図１２３（ｃ）に示す。図１２３（ｂ）、（ｃ）を参照すると、Ｓｉ基板１３０１上にＮウェル１３０２およびＰウェル１３０３が形成され、Ｓｉ基板表面にはＮウェル領域にＰＭＯＳを形成する柱状シリコン層１３０５が形成され、Ｐウェル領域にＮＭＯＳを形成する柱状シリコン層１３０６が形成され、それぞれの柱状シリコン層を取り囲むようにゲート１３０８が形成される。ＰＭＯＳを形成する柱状半導体の底部に形成されるＰ＋ドレイン拡散層１３１０およびＮＭＯＳを形成する柱状半導体の底部に形成されるＮ＋ドレイン拡散層１３１２は出力端子Ｖｏｕｔ１４に接続され、ＰＭＯＳを形成する柱状シリコン層上部に形成されるソース拡散層１３０９は電源電位Ｖｃｃ１４に接続され、ＮＭＯＳを形成する柱状シリコン層上部に形成されるソース拡散層１３１１は接地電位Ｖｓｓ１４に接続され、ＰＭＯＳとＮＭＯＳの共通のゲート１３０８は入力端子Ｖｉｎ１４に接続されることによりＣＭＯＳインバーターを形成する。
【０００５】
上記従来例においてはソース、ゲート、ドレインが垂直方向に配置されるため、トランジスタ自体の占有面積は従来のプレーナー型トランジスタより小さい。しかし、素子分離をＬＯＣＯＳで形成しているため、素子分離幅が大きくなり、集積回路における面積効率が低く、ＳＧＴによる面積縮小の効果を十分に生かすことができない。また、このＳＧＴ構造においては、ドレイン拡散層（１３１０、１３１２）を低抵抗化することが必要であるが、低抵抗化のためにドレイン拡散層（１３１０、１３１２）をコンタクトで裏打ちする場合には、ドレイン拡散層上のほとんどの領域にコンタクトを形成しなくてはならないので、第１層配線の引き回しの自由度が著しく制限される。
【０００６】
また、以下に特許文献１におけるＳＧＴを用いたＤＲＡＭのＮＭＯＳセンスアンプの例を示す。図１２４（ａ）はＮＭＯＳセンスアンプの等価回路図であり、図１２４（ｂ）はＮＭＯＳセンスアンプの平面図であり、図１２４（ｃ）は図１２４（ｂ）の平面図におけるＡ−Ａ’のカットラインの断面構造である。
図１２４（ａ）を参照すると、ＮＭＯＳであるＱｎ１５１およびＱｎ１５２によってフリップフロップが形成され、ＮＭＯＳであるＱｎ１５１およびＱｎ１５２はそれぞれビット線であるＢＬおよびＢＬＢに接続される。また、Ｑｎ１５１およびＱｎ１５２はセンスアンプを活性化するためのＮＭＯＳであるＱｎ１５３に接続され、Ｑｎ１５３のソースは接地電位であるＶｓｓ１５に接続される。
【０００７】
図１２４（ｂ）、（ｃ）を参照すると、Ｓｉ基板１３２１上にＰウェル１３２２が形成され、Ｓｉ基板表面には複数の柱状シリコン層（１３２３〜１３２８）が形成される。２つの柱状シリコン層（１３２７、１３２８）によってセンスアンプを構成するＮＭＯＳであるＱｎ１５１が形成され、他の２つの柱状シリコン層（１３２４、１３２５）によってセンスアンプを構成する他のＮＭＯＳであるＱｎ１５２が形成される。それぞれの柱状シリコン層の外周にゲート絶縁膜１３２９およびゲート電極１３３０が形成される。また、それぞれの柱状シリコン層の下部、上部にはそれぞれソース、ドレインとなるＮ型拡散層（１３３１、１３３２）が形成される。対を成すビット線ＢＬ１３３３およびＢＬＢ１３３４は、多結晶シリコン膜によってそれぞれＭＯＳトランジスタＱｎ１５１、Ｑｎ１５２のドレイン拡散層、即ち柱状シリコン層上部のＮ＋拡散層１３３２上に形成されるコンタクトにより接続される。トランジスタＱｎ１５２のゲート電極１３３０は図１２４（ｂ）のレイアウトで左斜め上にある柱状シリコン層１３２３の上部まで取り出され、コンタクトを経由してビット線ＢＬ１３３３に接続されている。トランジスタＱｎ１５１のゲート電極１３３０は図１２４（ｂ）のレイアウトで右斜め下にある柱状シリコン層１３２６の上部まで取り出され、コンタクトを経由してビット線ＢＬＢ１３３４に接続されている。柱状シリコン層（１３２３、１３２６）はＭＯＳトランジスタを形成するために設けられているのではなく、ビット線をゲート電極に接続する際のビット線コンタクトを確実にするための台座として設けられている。柱状シリコン層の底部に形成されたソース拡散層１３３１は共通のソースノードであり、コンタクト１３３５によって、接地電位であるＶｓｓ１５に接続される。また、図には示していないが、同じビット線に沿って、ＰＭＯＳよりなるＰＭＯＳセンスアンプが同様の構造とレイアウトにより形成される。
【０００８】
上記のセンスアンプにおいては、接地配線に接続されるコンタクト１３３５から隣接するトランジスタまでのソース拡散層１３３１の距離が長くなるので、コンタクトによるソース拡散層１３３１の裏打ちが必須である。しかし、このような複雑なレイアウトの回路においてはソース拡散層をコンタクトで裏打ちすることが困難であるので、ソース拡散層の寄生抵抗が高くなり、回路性能が劣化してしまう。
【０００９】
これらのＳＧＴの従来例における柱状シリコン層およびゲート電極形成プロセスフローの概要を図１２５に示す。以下にこのプロセスフローについて説明する。図１２５（ａ）において、シリコン基板上に柱状シリコン層１４０１をエッチングすることにより形成する。図１２５（ｂ）において、ゲート絶縁膜１４０２を成膜する。図１２５（ｃ）において、ゲート導電膜１４０３を成膜する。図１２５（ｄ）において、ゲート配線用のレジスト１４０４を、柱状シリコン層を取り囲むゲート導電膜と接するように形成する。図１２５（ｅ）において、ゲートエッチを行う。この工程において、ＳＧＴのゲート電極およびゲート配線１４０５を形成する。図１２５（ｆ）において、レジストを剥離する。
【００１０】
このＳＧＴ形成方法においては、図１２５（ｄ）においてレジスト１４０４を柱状シリコン層の側壁のゲート導電膜とちょうど接するように形成しなくてはいけないので、ゲート配線形成のプロセスマージンが小さく、安定して製造することは困難である。この点に関して、以下に説明する。
【００１１】
図１２６に図１２５（ｄ）においてゲート配線レジスト１４０４が右にズレた場合の工程図を示す。図１２６（ｄ）は露光のアライメント時にレジストが右にズレた場合である。このとき、レジスト１４１４と柱状シリコン層１４１１の側壁の間にスペースが生じる。図１２６（ｅ）において、ゲートエッチを行う。図１２６（ｆ）において、レジストを剥離する。この場合、ＳＧＴのゲート電極１４１３とゲート配線１４１５は断線してしまう。
【００１２】
続いて、図１２７に図１２５（ｄ）においてゲート配線レジスト１４０４が左にズレた場合の工程図を示す。図１２７（ｄ）は露光のアライメント時にレジストが左にズレた場合である。このとき、レジスト１４２４と柱状シリコン層１４２１上部のゲート電極の間で重なり部１４２６が生じる。図１２７（ｅ）において、ゲートエッチを行う。図１２７（ｆ）において、レジストを剥離する。この場合、ＳＧＴのゲート電極１４２３はレジストが形成される側で形状異常１４２７が生じてしまう。
【００１３】
上記のような、アライメント起因のレジストのズレはウェハー上の様々なパターンやウェハー上の位置によっては必ず生じてしまうため、このＳＧＴ形成方法においてはゲート配線形成のプロセスマージンが極端に小さくなる。
【００１４】
次に、第２の方法の方法を用いている特許文献２のＳＧＴの従来例について説明する。特許文献２のＳＧＴを用いて設計したＣＭＯＳインバーターの断面構造を図１２８（ａ）〜（ｅ）に示した。図１２８（ａ）に示されるように、Ｓｉ基板上にＮウェル１５０２およびＰウェル１５０１が形成され、Ｓｉ基板表面にはＮウェル領域にＰ＋拡散層１５０４が形成され、Ｐウェル領域にＮ＋拡散層１５０３が形成され、Ｐ＋拡散層１５０４とＮ＋拡散層１５０３はＬＯＣＯＳ１５０５により分離されている。Ｐ＋拡散層１５０４上にはＰＭＯＳを形成する柱状シリコン層１５１０が形成され、Ｎ＋拡散層上にはＮＭＯＳを形成する柱状シリコン層１５０９が形成され、それぞれの柱状シリコン層を取り囲むようにゲート１５０６が形成される。図には示されていないが、ＰＭＯＳを形成する柱状シリコン層下部の拡散層１５０４は電源電位に接続され、ＮＭＯＳを形成する柱状シリコン層下部の拡散層１５０３は接地電位に接続され、ゲート電極１５０６は入力電位に接続される。また、ＮＭＯＳおよびＰＭＯＳを形成する柱状シリコン層上部の拡散層（１５１２、１５１１）は配線層１５１３に接続され、配線層１５１３は出力電位に接続される。
【００１５】
図１２８（ａ）の構造のＳＧＴにおいては特許文献１のＳＧＴ構造と同様にＬＯＣＯＳで素子分離を行うため、素子分離幅が大きくなり、集積回路における面積効率が低く、ＳＧＴによる面積縮小の効果を十分に生かすことができない。
【００１６】
図１２８（ｂ）の従来例においても図１２８（ａ）と同様の構成にてインバーターが形成されている。図１２８（ｂ）においては、ＮＭＯＳおよびＰＭＯＳのシリコン層上部の拡散層１５３１と１５３２をシリサイド層１５３３によって接続し、シリサイド層１５３３上に形成されたコンタクトを通して配線層１５３４に接続される。
【００１７】
この構造においては、ＮＭＯＳとＰＭＯＳのシリコン層上部の拡散層をシリサイド層１５３３により接続しているため、配線層のレイアウトが容易になる。しかし、インバーターの面積に関しては、柱状シリコン層下部の拡散層（１５２３、１５２４）と素子分離１５２５の面積によって決まってしまうので、図１２８（ａ）と比べて小さくすることはできない。また、製造工程を追加してシリサイド層の形成およびパターニングを行うため、製造工程数が多くなってしまう。また、図１２８（ａ）、（ｂ）のインバーターともに特許文献１のＳＧＴと同様に、ソース拡散層における寄生抵抗が大きく、回路性能が劣化する要因となる。
【００１８】
図１２８（ｃ）、（ｄ）においてはインバーターの構成が図１２８（ａ）、（ｂ）の場合と異なるため、以下に図１２８（ｃ）を例に説明する。
【００１９】
図１２８（ｃ）を参照して、Ｓｉ基板にＰウェル１５４１が形成され、Ｓｉ基板表面にはＮ＋拡散層１５４２が形成され、Ｎ＋拡散層表面にはシリサイド層１５４３が形成される。また、Ｎ＋拡散層１５４２及びシリサイド層１５４３はＬＯＣＯＳ１５５１により分離されている。シリサイド層１５４３上にはＰＭＯＳを形成する柱状シリコン層１５４８およびＮＭＯＳを形成する柱状シリコン層１５４７が形成され、それぞれの柱状シリコン層を取り囲むようにゲート１５４４が形成される。図には示されていないが、シリサイド層１５４３は出力電位に接続され、ゲート電極１５４４は入力電位に接続され、ＰＭＯＳを形成する柱状シリコン層上部の拡散層１５５０は電源電位に接続され、ＮＭＯＳを形成する柱状シリコン層下部の拡散層１５４９は接地電位に接続される。このインバーターにおいては、図１２８（ａ）、（ｂ）と異なり、出力電位が基板側に出力される。
【００２０】
図１２８（ｃ）の構造においては、出力電位が基板側に出力されるため、柱状シリコン層１５４８底部のＰ＋拡散層領域１５４６および柱状シリコン層１５４７底部のＮ＋拡散層領域１５４５がシリサイド層１５４３を介して接続される構造になっており、Ｐ＋拡散層１５４６とＮ＋拡散層１５４５を分離するための素子分離が必要ないので、図１２８（ａ）、（ｂ）のインバーターと比べるとインバーターの占有面積は小さくなる。
【００２１】
しかし、この構造では、柱状シリコン層底部のシリサイド層１５４３を形成した後で、トランジスタを形成しなければならない。通常、シリサイド層は耐熱性が低く、特に６５ｎｍ世代以降の微細なデバイスに採用されているニッケルシリサイド（ＮｉＳｉ）の場合には、その耐熱性は５００〜６００℃程度である。このため、トランジスタ形成に必要な１０００℃程度の不純物活性化熱処理が加わるとシリサイド層は過剰反応してしまい高抵抗化やリーク電流の増加の原因となる。したがって、この従来例の構造においては実際には安定して製造することは困難である。さらに、柱状シリコン層底部にシリサイド層１５４３が存在しているため、柱状シリコン層の成長時においてシリコンをエピタキシャル成長により形成することができないので、トランジスタ特性が著しく低下してしまう。
【００２２】
図１２８（ｄ）の従来例においても、（ｃ）のインバーターと同様に出力電位が基板側に形成されている。この従来例では、柱状シリコン層１５６８底部のＰ＋拡散層領域１５６６とＳｉ基板上のＮ＋拡散層１５６２の界面にシリサイド層１５６３を形成することにより、ＮＭＯＳを形成する柱状シリコン層１５６７底部のＮ＋拡散層１５６５と基板上のＮ＋拡散層１５６２が接続しているため、Ｎ＋拡散層とＰ＋拡散層を分離するための素子分離が必要ないので、インバーターの占有面積は小さくなる。しかし、この従来例においても、図１２８（ｂ）と同様にシリサイド層形成後にトランジスタが形成されるため、シリサイド層の耐熱性の問題のため、安定して製造することは困難である。さらに、図１２８（ｃ）の場合と同様に、ＰＭＯＳ柱状シリコン層底部にシリサイド層１５６３が存在しているため、ＰＭＯＳの柱状シリコン層の成長時においてシリコンをエピタキシャル成長により形成することができないので、トランジスタ特性が著しく低下してしまう。
【００２３】
図１２８（ｅ）には、図１２８（ａ）〜（ｄ）と同様の製造方法を用いてＳＯＩ基板上に形成されたＳＧＴのインバーターについて記述している非特許文献１における従来例を示す。この従来例においては、インバーターがＳＯＩ基板上に形成されるため、ウェルを形成する必要がなく、素子分離幅を縮小することができるので、同様のインバーター構造を持つ図１２８（ａ）、（ｂ）に比べると、素子分離幅の縮小分だけインバーターの占有面積を縮小することができる。
【００２４】
以下にこのインバーターについて説明する。図１２８（ｅ）に示されるように、埋め込み酸化膜１５７１上にＮ＋ソース拡散層１５７２およびＰ＋ソース拡散層１５７３が形成され、Ｎ＋ソース拡散層１５７２上にはＮＭＯＳを形成する柱状シリコン層１５７４が形成され、Ｐ＋ソース拡散層上にはＰＭＯＳを形成する柱状シリコン層１５７５が形成される。また、ＮＭＯＳを形成する柱状シリコン層１５７４の上部にはＮ＋ドレイン拡散層１５７６が形成され、ＰＭＯＳを形成する柱状シリコン層１５７５上にはＰ＋ドレイン拡散層１５７７が形成される。それぞれの柱状シリコン層の周囲にはゲート１５７８が形成される。Ｎ＋ソース拡散層１５７２は配線層１５７９から延びるコンタクトを経由して接地電位に接続され、Ｐ＋ソース拡散層１５７３は配線層１５８０から延びるコンタクトを経由して電源電位に接続され、ＮＭＯＳおよびＰＭＯＳを形成する柱状シリコン層上部の拡散層（１５７６、１５７７）は配線層１５８１から延びるコンタクトを経由して出力電位に接続される。
【００２５】
本従来例においては、図１２８（ａ）、（ｂ）と同様に、出力電位が配線側に形成されるため、基板側に素子分離が必要になる。しかし、ＳＯＩ基板を使用しているため、ウェルを形成する必要がないので、ソース拡散層（１５７２、１５７３）をエッチングにより分離するだけで素子分離幅を形成することができる。このため、素子分離にＬＯＣＯＳを用いた図１２８（ａ）、（ｂ）のインバーターよりも素子分離幅の縮小分だけ占有面積を縮小することができる。しかし、この従来例についても、ソース拡散層における寄生抵抗が大きく、回路性能が劣化する要因となる。
【００２６】
以上より、図１２８（ａ）〜（ｅ）に示したいずれのインバーターにおいても、ソース拡散層の寄生抵抗による回路性能の低下を避けることができない。
【００２７】
図１２８（ａ）〜（ｅ）に示されたＳＧＴにおける柱状シリコン層およびゲート電極形成プロセスフローの概要を図１２９に示す。以下にこのプロセスフローについて説明する。
【００２８】
図１２９（ａ）において、シリコン基板上にシリコン酸化膜１６０１、ゲート導電体１６０２、シリコン酸化膜１６０３の順で成膜する。図１２９（ｂ）において、シリコン酸化膜１６０３、ゲート導電体１６０２、シリコン酸化膜１６０１を貫通するようにコンタクトホール１６０４を形成する。図１２９（ｃ）において、コンタクトホールの内壁にゲート絶縁膜１６０５を形成する。図１２９（ｄ）において、エピタキシャル成長によりシリコンをコンタクトホール内に成膜して、柱状シリコン層１６０６を形成する。図１２９（ｅ）において、柱状シリコン層上部を分離する。
【００２９】
このＳＧＴ形成方法において、柱状シリコン層を形成するためのコンタクトホールとゲート配線パターンを同一のリソグラフィー工程において形成する場合には、ゲートのパターニングが複雑になり、ＳＧＴのゲート電極の膜厚を薄く形成することが非常に困難であるためゲート電極が占める面積は大きくなる。また、柱状シリコン層を形成するためのコンタクトホールとゲート配線パターンを別々のリソグラフィー工程で形成する場合には、両工程における重ね合わせのズレや寸法のズレを考慮して、柱状シリコン層を取り囲むゲート電極が占めるの面積を必要以上に大きく形成しなくてはならない。よっていずれの場合においても、ゲート電極の占める面積は実際に必要な面積より増えるため、回路の占有面積が増加することになる。
【００３０】
上記の２つのＳＧＴ形成方法において最も異なる点として、以下の点が挙げられる。
【００３１】
第１の方法においては、柱状シリコン層は単結晶であるシリコン基板をエッチングすることにより形成されているため、犠牲酸化や水素アニール（非特許文献２）等の表面処理を行うことによってエッチング等によって生じるチャネル部の欠陥や凹凸を回復させることが容易である。このため、チャネル部において高いキャリア移動度を実現することができ、高性能なトランジスタ特性が得られやすい。
【００３２】
一方、第２の方法においては、柱状シリコン層はコンタクトホールの中にエピタキシャル成長されたシリコンによって形成されているが、一般的にはコンタクトホールの側壁にはエッチング時に形成される凹凸が存在しており、このような凹凸を除去することは困難である。したがって、コンタクトホール側壁に形成されるチャネル部表面にも凹凸が転写されるため、キャリアの移動度は低くなり、高性能なトランジスタを形成するのは困難である。また、現在製造されている６５ｎｍ世代のＬＳＩのコンタクトホールサイズは８０ｎｍ程度であり、今後さらにコンタクトホールが微細化していくことを考慮すると、このような微細なコンタクトホールの底部からエピタキシャルシリコンを十分な歩留まりで成膜することは難しい。
【先行技術文献】
【特許文献】
【００３３】
【特許文献１】特開平２−１８８９６６号公報
【特許文献２】特開平７−９９３１１号公報
【非特許文献】
【００３４】
【非特許文献１】Ｓ．Ｍａｅｄａ  ｅｔ  ａｌ．、“Ｉｍｐａｃｔ  ｏｆ  ａ  Ｖｅｒｔｉｃａｌ  Φ−Ｓｈａｐｅ  Ｔｒａｎｓｉｓｔｏｒ  Ｃｅｌｌ  ｆｏｒ  １  Ｇｂｉｔ  ＤＲＡＭ  ａｎｄ  Ｂｅｙｏｎｄ”、ＩＥＥＥ  ＴＲＡＮＳＡＣＴＩＯＮ  ＯＮ  ＥＬＥＣＴＲＯＮ  ＤＥＶＩＣＥＳ、１９９５年１２月、ＶＯＬ．４２、ＮＯ．１２、ｐｐ．２１１７−２１２４
【非特許文献２】Ｙ．−Ｋ  Ｃｈｏｉ  ｅｔ  ａｌ．，“ＦｉｎＦＥＴ  Ｐｒｏｃｅｓｓ  Ｒｅｆｉｎｅｍｅｎｔｓ  ｆｏｒ  Ｉｍｐｒｏｖｅｄ  Ｍｏｂｉｌｉｔｙ  ａｎｄ  Ｇａｔｅ  Ｗｏｒｋ  Ｆｕｎｃｔｉｏｎ  Ｅｎｇｉｎｅｅｒｉｎｇ”、Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｍｅｅｔｉｎｇ  Ｔｅｃｈｎｉｃａｌ  Ｄｉｇｅｓｔ，２００２年、ｐ．２５９
【発明の概要】
【発明が解決しようとする課題】
【００３５】
したがって、高集積化かつ高性能で高い歩留まりのＳＧＴの実現には、第１の方法によるＳＧＴの構造及び形成方法が、第２の方法によるＳＧＴの構造及び形成方法に比べて優れているが、第1の方法によるＳＧＴの構造及び形成方法においては、以下の課題がある。
【００３６】
第１に、素子の面積縮小及び面積効率のよい素子分離を実現し、回路の占有面積を低減すること。第２に、トランジスタの性能を向上するために、ソースドレイン部の寄生容量及び寄生抵抗を低減すること。第３に、ゲート配線の形成において広いプロセスマージンを持つプロセスを実現すること。
【００３７】
本発明は上記の問題点を鑑みてなされたもので、従来のＳＧＴに比べてより高集積化かつ高性能化が可能なＳＧＴおよびその製造方法を提案することを目的とする。
【課題を解決するための手段】
【００３８】
本発明の第１の態様は、第１のＭＯＳトランジスタのドレイン又はソースのいずれかと、第２のＭＯＳトランジスタのドレイン又はソースのいずれかが接続される回路を備えた半導体装置であって、基板と、前記基板上の絶縁膜と、前記基板上の絶縁膜上に形成された平面状半導体層とを備え、前記第１のＭＯＳトランジスタは、前記平面状半導体層に形成された第１ドレイン／ソース領域、該平面状半導体層上に形成された柱状半導体層、該柱状半導体上部に形成された第２ソース／ドレイン領域、及び該柱状半導体層の側壁に形成されたゲートを含み、前記第２のＭＯＳトランジスタは、前記平面状半導体層に形成された第３ドレイン／ソース領域、該平面状半導体層上に形成された柱状半導体層、該柱状半導体上部に形成された第４ソース／ドレイン領域、及び該柱状半導体層の側壁に形成されたゲートを含み、前記第１ドレイン／ソース領域の表面の少なくとも一部と第３ドレイン／ソース領域の表面の少なくとも一部とを接続するシリサイド層が形成されていることを特徴とする半導体装置を提供するものである。
【００３９】
好ましくは、前記第１ドレイン／ソース領域と前記第３ドレイン／ソース領域を含む平面状半導体層表面の全面に、前記シリサイド層が形成されている。
【００４０】
好ましくは、前記シリサイド層上にコンタクトが形成されている。
【００４１】
好ましくは、前記第１のＭＯＳトランジスタ及び前記第２のＭＯＳトランジスタは異なる導電型のＭＯＳトランジスタである。
【００４２】
本発明の第２の態様は、第１のＭＯＳトランジスタのドレイン又はソースのいずれかと、第２のＭＯＳトランジスタのドレイン又はソースのいずれかが接続される回路を備えた半導体装置であって、基板と、前記基板上の絶縁膜と、前記基板上の絶縁膜上に形成された平面状半導体層とを備え、前記第１のＭＯＳトランジスタは、前記平面状半導体層に形成された第１ドレイン／ソース領域、該平面状半導体層上に形成された柱状半導体層、該柱状半導体上部に形成された第２ソース／ドレイン領域、及び該柱状半導体層の側壁に形成されたゲートを含み、前記第２のＭＯＳトランジスタは、前記平面状半導体層に形成された第３ドレイン／ソース領域、該平面状半導体層上に形成された柱状半導体層、該柱状半導体上部に形成された第４ソース／ドレイン領域、及び該柱状半導体層の側壁に形成されたゲートを含み、前記第１のＭＯＳトランジスタ及び前記第２のＭＯＳトランジスタは異なる導電型のＭＯＳトランジスタであって、互いに隣接して配置され、前記第１ドレイン／ソース領域と前記第３ドレイン／ソース領域との隣接境界部の平面状半導体層の上部にコンタクトが形成されたことを特徴とする半導体装置を提供するものである。
【００４３】
好ましくは、前記第１のＭＯＳトランジスタと第２のＭＯＳトランジスタは隣接して配置されている。
【００４４】
好ましくは、前記ゲート電極からコンタクトへ延びる少なくとも１つのゲート配線は、前記第１ドレイン／ソース領域又は前記第３ドレイン／ソース領域に沿って延びる部分、及び前記基板上の絶縁膜に沿って延びる部分の両方の部分を含む。
【００４５】
好ましくは、前記ゲート配線が沿う第１ドレイン／ソース領域又は前記第３ドレイン／ソース領域ドレイン拡散領域は、前記柱状半導体層近傍にその端面を有する。
【００４６】
好ましくは、前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタのゲート電極同士がゲート配線により接続され、該ゲート配線が配置される部分に相当する部分の一部を含む前記第１ドレイン／ソース領域又は前記第３ドレイン／ソース領域の一部が除去され、前記ゲート配線は、前記除去されたドレイン／ソース領域の側面及び該除去されたドレイン／ソース領域の下部の基板上の絶縁膜に沿って配置される。
【００４７】
好ましくは、前記回路は、ＣＭＯＳインバータであり、前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタのゲート電極同士が、該ゲート電極から基板側へ延びるゲート配線により接続されている。
【００４８】
好ましくは、前記ゲート電極同士が接続された、第１のＭＯＳトランジスタ及び第２のＭＯＳトランジスタのゲート電極に対するコンタクトが、前記第１のＭＯＳトランジスタの柱状半導体層と前記第２のＭＯＳトランジスタの柱状半導体層の間に形成されている。
【００４９】
好ましくは、前記コンタクトが形成される、前記第１のＭＯＳトランジスタの柱状半導体層と前記第２のＭＯＳトランジスタの柱状半導体層の間は、前記第１ドレイン／ソース領域と前記第３ドレイン／ソース領域との隣接境界部である。
【００５０】
好ましくは、前記ゲート配線が配置される部分に相当する部分の一部を含む前記第１ドレイン／ソース領域又は前記第３ドレイン／ソース領域の一部が除去され、前記ゲート配線は、前記除去されたドレイン／ソース領域の側面及び該除去されたドレイン／ソース領域の下部の前記基板上の絶縁膜に沿って配置される。
【００５１】
好ましくは、前記コンタクトが形成される位置は、更に前記除去されたドレイン／ソース領域の上部でもある。
【００５２】
好ましくは、前記ゲート配線が配置される部分に相当する部分の一部を含む前記第１ドレイン／ソース領域又は前記第３ドレイン／ソース領域の一部が除去され、前記ゲート配線は、前記除去されたドレイン／ソース領域の側面及び該除去されたドレイン／ソース領域の下部の前記基板上の絶縁膜に沿って配置される。
【００５３】
好ましくは、前記ゲート電極はゲート配線と一体的に形成され、該一体的に形成されたゲート電極及びゲート配線の上面全面が基板に平行な面に形成され、ゲート電極に対するコンタクトが該基板に平行な面に形成された上面において接するように設けられている。
【００５４】
好ましくは、前記ゲート電極及び該ゲート電極から基板側へ延びるゲート配線の下に形成された第１の絶縁膜と前記平面状半導体層及び前記基板上の絶縁膜との間に第２の絶縁膜が介在する。
【００５５】
好ましくは、前記第２の絶縁膜は、前記第１の絶縁膜よりも比誘電率が小さい。
【００５６】
好ましくは、前記ゲート電極は、薄い金属膜とポリシリコン層の積層構造で形成され、該ゲート電極はゲート配線と一体的に形成され、該一体的に形成されたゲート電極及びゲート配線の上面全面が基板に平行な面に形成され、前記ゲート電極に対するコンタクトが該基板に平行な面に形成されたゲート電極の上面において接するように設けられており、前記薄い金属膜は、前記ポリシリコン層と前記柱状半導体層、前記第１ドレイン／ソース領域、前記第３ドレイン／ソース領域、及び前記基板上の絶縁膜上に形成された絶縁膜との間にある。
【００５７】
好ましくは、前記一体的に形成されたゲート電極及びゲート配線の下に形成された第１の絶縁膜と前記平面状半導体層及び前記基板上の絶縁膜との間に第２の絶縁膜が介在する。
【００５８】
好ましくは、前記第２の絶縁膜は、前記第１の絶縁膜よりも比誘電率が小さい。
【００５９】
本発明の第３の態様は、第１のＭＯＳトランジスタのドレイン又はソースのいずれかと、第２のＭＯＳトランジスタのドレイン又はソースのいずれかが接続される回路を備えた半導体装置であって、基板と、前記基板上の絶縁膜と、前記基板上の絶縁膜上に形成された平面状半導体層とを備え、前記第１のＭＯＳトランジスタは、前記平面状半導体層に形成された第１ドレイン／ソース領域、該平面状半導体層上に形成された柱状半導体層、該柱状半導体上面に形成された第２ソース／ドレイン領域、及び該柱状半導体層の側壁に形成されたゲートを含み、前記第２のＭＯＳトランジスタは、前記平面上半導体層に形成された第３ドレイン／ソース領域、該平面状半導体層上に形成された柱状半導体層、該柱状半導体上面に形成された第４ソース／ドレイン領域、及び該柱状半導体層の側壁に形成されたゲートを含み、前記柱状半導体上面に形成された第２ソース／ドレイン領域又は前記柱状半導体上面に形成された第４ソース／ドレイン領域の上面の大きさは、前記柱状半導体層の上面の大きさよりも大きく、前記第１のＭＯＳトランジスタの第１ドレイン／ソース領域の上部の少なくとも一部と前記第２のＭＯＳトランジスタの第３ドレイン／ソース領域の上部の少なくとも一部とを接続するシリサイド層が形成されていることを特徴とする半導体装置を提供するものである。
【００６０】
好ましくは、前記第２ソース／ドレイン領域又は第４ソース／ドレイン領域の表面には、シリサイド層が形成されている。
【００６１】
好ましくは、前記第２ソース／ドレイン領域又は第４ソース／ドレイン領域の表面に形成されたシリサイド層の大きさは、前記柱状半導体層の上面の大きさよりも大きい。
【００６２】
好ましくは、前記柱状半導体層上面に形成された第２ソース／ドレイン領域又は前記柱状半導体層上面に形成された第４ソース／ドレイン領域の上面上には、第１のコンタクト又は第２のコンタクトがそれぞれ形成され、前記柱状半導体上面に形成された第２ソース／ドレイン領域又は前記柱状半導体上面に形成された第４ソース／ドレイン領域の上面の大きさはそれぞれ、前記第１のコンタクト又は第２のコンタクトの底面の大きさよりも大きく、前記第１のコンタクト又は第２のコンタクトの底面の大きさが、前記第２ソース／ドレイン領域又は第４ソース／ドレイン領域が上面に形成された柱状半導体層それぞれの上面の大きさよりも大きい。
【００６３】
好ましくは、前記第２ソース／ドレイン領域又は前記第４ソース／ドレイン領域は、第４の絶縁膜を介してゲート電極の上部を覆うように形成されている。
【００６４】
好ましくは、前記第２ソース／ドレイン領域又は第４ソース／ドレイン領域の表面にシリサイド層が形成されている。
【００６５】
好ましくは、前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタのいずれか一方又は両方はそれぞれ、複数の柱状半導体層から構成され、該複数の柱状半導体層上面上部に前記第２ソース／ドレイン領域又は第４ソース／ドレイン領域が一体的に形成されている。
【００６６】
好ましくは、前記第２ソース／ドレイン領域又は第４ソース／ドレイン領域は、エピタキシャル層である。
【００６７】
好ましくは、前記第２ソース／ドレイン領域又は第４ソース／ドレイン領域は、ｎ型の場合にはエピタキシャルシリコン層であり、前記第２ソース／ドレイン領域又は第４ソース／ドレイン領域は、ｐ型の場合にはエピタキシャルゲルマニウム層である。
【００６８】
好ましくは、前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタのいずれか一方又は両方はそれぞれ、複数の柱状半導体層から構成され、該複数の柱状半導体層の少なくとも２以上の柱状半導体層上面上部に前記第２ソース／ドレイン領域又は第４ソース／ドレイン領域が一体的に形成されている。
【００６９】
好ましくは、所定の間隔以下で隣接する、前記第１のＭＯＳトランジスタ又は前記第２のＭＯＳトランジスタを構成する複数の柱状半導体層に対してのみ、該複数の柱状半導体層上面上部に前記第２ソース／ドレイン領域又は第４ソース／ドレイン領域が一体的に形成されている。
【００７０】
好ましくは、前記第２ソース／ドレイン領域の側壁、前記第４ソース／ドレイン領域の側壁、又は前記ゲート電極がシリコン窒化膜で覆われている。
【００７１】
好ましくは、前記シリコン窒化膜は応力を有し、前記柱状半導体層のチャネル部に応力を与える。
【００７２】
好ましくは、前記平面状半導体層は薄く形成され、前記シリサイド層の厚さは前記平面状半導体層の厚さよりも小さく形成されている。
【００７３】
好ましくは、前記シリサイド層が前記基板上の絶縁膜上まで形成されている。
【００７４】
好ましくは、前記第２ソース／ドレイン領域又は前記第４ソース／ドレイン領域の上面にシリサイド層が形成されている。
【００７５】
好ましくは、前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタのいずれか一方又は両方はそれぞれ、複数の柱状半導体層から構成され、少なくとも２つの該複数の柱状半導体層の前記第２ソース／ドレイン拡散領域、又は少なくとも２つの該複数の柱状半導体層の前記第４ソース／ドレイン拡散領域の上面上に形成されるコンタクトを共通のコンタクトとしている。
【００７６】
好ましくは、前記第２ソース／ドレイン領域又は第４ソース／ドレイン領域の上部に形成されるコンタクトと、前記ゲートに対するコンタクトとを共通のコンタクトとしている。
【００７７】
好ましくは、前記第１のＭＯＳトランジスタの柱状半導体層と前記第２のＭＯＳトランジスタの柱状半導体層との間に設けられるコンタクトと、前記第１のＭＯＳトランジスタ又は第２のＭＯＳトランジスタのゲートに対するコンタクトとを共通のコンタクトとしている。
【００７８】
本発明の第４の態様は、基板上の絶縁膜上に平面状半導体層及び複数の該平面状半導体層上の柱状半導体層を形成する工程と、前記平面状半導体層を素子に分離する工程と、前記平面状半導体層に不純物領域を形成する工程と、その後に表面の少なくとも一部に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に導電膜を形成する工程と、前記第１の絶縁膜及び前記導電膜を異方的に除去し、前記柱状半導体層側面の前記導電膜を所望の長さに形成し、ゲート電極を形成する工程と、前記導電膜及び前記第１の絶縁膜を選択的に除去し、ゲート電極及び該ゲート電極から基板側に延びるゲート配線を形成する工程と、前記柱状半導体層の各々の上部に、該柱状半導体層の各々の下部の平面状半導体層に形成された不純物領域と同じ導電型の不純物領域を形成する工程と、前記複数の柱状半導体層の各々に対応する複数のＭＯＳトランジスタのうち、第１のＭＯＳトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部と第２のＭＯＳトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部とを接続するシリサイド層を形成する工程とを含むことを特徴とする半導体装置の製造方法を提供するものである。
【００７９】
好ましくは、前記柱状半導体層側面の前記導電膜を所望の長さに形成し、ゲート電極を形成する工程は、前記導電膜上に、前記柱状半導体層が埋没するように第２の絶縁膜を形成する工程と、前記第２の絶縁膜上面を平坦化する工程と、前記第１の絶縁膜、前記導電膜及び前記第２の絶縁膜を異方的に除去し、前記柱状半導体層側面の前記導電膜の所望の長さに形成し、ゲート電極を形成する工程とを含む。
【００８０】
本発明の第５の態様は、基板上の絶縁膜上に平面状半導体層、複数の該平面状半導体層上の柱状半導体層及び該複数の柱状半導体層上のストッパー膜を形成する工程と、前記平面状半導体層を素子に分離する工程と、前記平面状半導体層に不純物領域を形成する工程と、  その後に表面の少なくとも一部に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に導電膜を形成する工程と、前記導電膜上に、前記柱状半導体層が埋没するように第２の絶縁膜を形成する工程と、その後に上面を前記ストッパー膜をストッパーとしてＣＭＰにより平坦化する工程と、前記第１の絶縁膜、前記第２の絶縁膜及び前記導電膜を異方的に除去し、前記柱状半導体層側面の前記第１の絶縁膜、前記第２の絶縁膜及び前記導電膜を所望の長さに形成し、ゲート電極を形成する工程と、前記第２の絶縁膜を除去する工程と、前記導電膜及び前記第１の絶縁膜を選択的に除去し、ゲート電極及び該ゲート電極から基板側に延びるゲート配線を形成する工程と、前記柱状半導体層の各々の上部に、該柱状半導体層の各々の下部の平面状半導体層に形成された不純物領域と同じ導電型の不純物領域を形成する工程と、前記複数の柱状半導体層の各々に対応する複数のＭＯＳトランジスタのうち、第１のＭＯＳトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部と第２のＭＯＳトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部とを接続するシリサイド層を形成する工程とを含むことを特徴とする半導体装置の製造方法を提供するものである。
【００８１】
好ましくは、前記導電膜及び前記第１の絶縁膜を選択的に除去し、ゲート電極及び該ゲート電極から基板側に延びるゲート配線を形成する工程は、前記柱状半導体層側面の前記導電膜を所望の長さに形成し、ゲート電極を形成する工程の後に表面の少なくとも一部に第１の保護膜を形成する工程と、前記第１の保護膜を異方的に除去し、前記所望の長さに形成された柱状半導体層側面の導電膜及び第１の絶縁膜の上部に所望の膜厚の第１の保護膜サイドウォールを形成する工程と、前記第１の保護膜サイドウォールによって前記所望の長さに形成された柱状半導体層側面の導電膜及び第１の絶縁膜を保護しつつ、前記導電膜及び前記第１の絶縁膜を選択的に除去し、ゲート電極及び該ゲート電極から基板側に延びるゲート配線を形成する工程とを含む。
【００８２】
本発明の第６の態様は、基板上の絶縁膜上に平面状半導体層、複数の該平面状半導体層上の柱状半導体層を形成する工程と、前記平面状半導体層を素子に分離する工程と、前記平面状半導体層に不純物領域を形成する工程と、その後に表面の少なくとも一部に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に、前記柱状半導体層が埋没するように導電膜を形成する工程と、前記第１の絶縁膜及び前記導電膜を異方的に除去し、前記第１の絶縁膜及び前記導電膜を所望の高さに形成する工程と、前記導電膜及び前記第１の絶縁膜を選択的に除去し、一体化したゲート電極及びゲート配線を形成する工程と、前記柱状半導体層の各々の上部に、該柱状半導体層の各々の下部の平面状半導体層に形成された不純物領域と同じ導電型の不純物領域を形成する工程と、前記複数の柱状半導体層の各々に対応する複数のＭＯＳトランジスタのうち、第１のＭＯＳトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部と第２のＭＯＳトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部とを接続するシリサイド層を形成する工程とを含むことを特徴とする半導体装置の製造方法を提供するものである。
【００８３】
好ましくは、前記第１の絶縁膜及び前記導電膜を異方的に除去し、前記第１の絶縁膜及び前記導電膜を所望の高さに形成する工程の前処理工程として、前記導電膜上面を平坦化する工程を更に含む。
【００８４】
本発明の第７の態様は、基板上の絶縁膜上に平面状半導体層、複数の該平面状半導体層上の柱状半導体層及び該複数の柱状半導体層上のストッパー膜を形成する工程と、前記平面状半導体層を素子に分離する工程と、前記平面状半導体層に不純物領域を形成する工程と、その後に表面の少なくとも一部に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に、前記柱状半導体層が埋没するように導電膜を形成する工程と、その後に上面を前記ストッパー膜をストッパーとしてＣＭＰにより平坦化する工程と、前記第１の絶縁膜及び前記導電膜を異方的に除去し、前記第１の絶縁膜及び前記導電膜を所望の高さに形成する工程と、前記導電膜及び前記第１の絶縁膜を選択的に除去し、一体化したゲート電極及びゲート配線を形成する工程と、前記柱状半導体層の各々の上部に、該柱状半導体層の各々の下部の平面状半導体層に形成された不純物領域と同じ導電型の不純物領域を形成する工程と、前記複数の柱状半導体層の各々に対応する複数のＭＯＳトランジスタのうち、第１のＭＯＳトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部と第２のＭＯＳトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部とを接続するシリサイド層を形成する工程とを含むことを特徴とする半導体装置の製造方法を提供するものである。
【００８５】
好ましくは、前記導電膜及び前記第１の絶縁膜を選択的に除去し、一体化したゲート電極及びゲート配線を形成する工程は、表面に第１の保護膜を形成する工程と、前記第１の保護膜を異方的に除去し、前記所望の長さに形成された柱状半導体層側面の前記導電膜及び前記第１の絶縁膜の上部に所望の膜厚の第１の保護膜サイドウォールを形成する工程と、前記導電膜及び前記第１の絶縁膜を選択的に除去し、一体化したゲート電極及びゲート配線を形成し、前記第１の保護膜サイドウォールの保護によって、前記一体化したゲート電極及びゲート配線の少なくとも一部を前記所望の膜厚に形成する工程とを含む。
【００８６】
本発明の第８の態様は、基板上の絶縁膜上に平面状半導体層及び複数の該平面状半導体層上の柱状半導体層を形成する工程と、前記平面状半導体層を素子に分離する工程と、前記平面状半導体層に不純物領域を形成する工程と、前記平面状半導体層及び前記基板上の絶縁膜上に、前記柱状半導体層側壁に形成されるゲート電極下端付近の高さまで第３の絶縁膜を形成する工程と、前記柱状半導体層及び前記第３の絶縁膜上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に導電膜を形成する工程と、前記第１の絶縁膜及び前記導電膜を異方的に除去し、前記柱状半導体層側面の前記導電膜を所望の長さに形成し、ゲート電極を形成する工程と、前記導電膜、前記第１の絶縁膜及び前記第３の絶縁膜を選択的に除去し、前記ゲート電極及び該ゲート電極から基板側に延びるゲート配線を形成する工程と、前記柱状半導体層の各々の上部に、該柱状半導体層の各々の下部の平面状半導体層に形成された不純物領域と同じ導電型の不純物領域を形成する工程と、前記複数の柱状半導体層の各々に対応する複数のＭＯＳトランジスタのうち、第１のＭＯＳトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部と第２のＭＯＳトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部とを接続するシリサイド層を形成する工程とを含むことを特徴とする半導体装置の製造方法を提供するものである。
【００８７】
好ましくは、前記平面状半導体層及び前記基板上の絶縁膜上に、前記柱状半導体層側壁に形成されるゲート電極下端付近の高さまで第３の絶縁膜を形成する工程は、前記基板上の絶縁膜及び前記平面上半導体層上に、前記柱状半導体層が埋没するように第３の絶縁膜を形成する工程と、前記第３の絶縁膜上面を平坦化する工程と、前記第３の絶縁膜を異方的に除去し、第３の絶縁膜を前記柱状半導体層側壁に形成されるゲート電極下端付近の高さに形成する工程とを含む。
【００８８】
好ましくは、前記第１の絶縁膜及び前記導電膜を異方的に除去し、前記柱状半導体層側面の前記導電膜を所望の長さに形成し、ゲート電極を形成する工程は、前記導電膜上に、前記柱状半導体層が埋没するように第２の絶縁膜を形成する工程と、前記第２の絶縁膜上面を平坦化する工程と、前記第１の絶縁膜、前記第２の絶縁膜及び前記導電膜を異方的に除去し、前記柱状半導体層側面の前記導電膜を所望の長さに形成し、ゲート電極を形成する工程とを含む。
【００８９】
本発明の第９の態様は、基板上の絶縁膜上に平面状半導体層、複数の該平面状半導体層上の柱状半導体層及び該複数の柱状半導体層上のストッパー膜を形成する工程と、前記平面状半導体層を素子に分離する工程と、前記平面状半導体層に不純物領域を形成する工程と、前記基板上の絶縁膜及び前記平面上半導体層上に、前記柱状半導体層が埋没するように第３の絶縁膜を形成する工程と、上面を前記ストッパー膜をストッパーとしてＣＭＰにより平坦化する工程と、前記第３の絶縁膜を異方的に除去し、第３の絶縁膜を前記柱状半導体層側壁に形成されるゲート電極下端付近の高さに形成する工程と、その後に表面の少なくとも一部に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に導電膜を形成する工程と、前記導電膜上に、前記柱状半導体層が埋没するように第２の絶縁膜を形成する工程と、上面を前記ストッパー膜をストッパーとしてＣＭＰにより平坦化する工程と、前記第１の絶縁膜、前記第２の絶縁膜及び前記導電膜を異方的に除去し、前記柱状半導体層側面の前記導電膜を所望の長さに形成し、ゲート電極を形成する工程と、前記第２の絶縁膜を除去する工程と、前記導電膜、前記第１の絶縁膜及び前記第３の絶縁膜を選択的に除去し、ゲート電極及び該ゲート電極から基板側に延びるゲート配線を形成する工程と、前記柱状半導体層の各々の上部に、該柱状半導体層の各々の下部の平面状半導体層に形成された不純物領域と同じ導電型の不純物領域を形成する工程と、前記複数の柱状半導体層の各々に対応する複数のＭＯＳトランジスタのうち、第１のＭＯＳトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部と第２のＭＯＳトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部とを接続するシリサイド層を形成する工程とを含むことを特徴とする半導体装置の製造方法を提供するものである。
【００９０】
好ましくは、前記導電膜及び前記第１の絶縁膜を選択的に除去し、ゲート電極及び該ゲート電極から基板側に延びるゲート配線を形成する工程は、前記柱状半導体層側面の前記導電膜を所望の長さに形成し、ゲート電極を形成する工程の後に表面の少なくとも一部に第１の保護膜を形成する工程と、前記第１の保護膜を異方的に除去し、前記所望の長さに形成された柱状半導体層側面の導電膜及び第１の絶縁膜の上部に所望の膜厚の第１の保護膜サイドウォールを形成する工程と、前記第１の保護膜サイドウォールによって前記所望の長さに形成された柱状半導体層側面の導電膜及び第１の絶縁膜を保護しつつ、前記導電膜、前記第１の絶縁膜及び前記第３の絶縁膜を選択的に除去し、ゲート電極及び該ゲート電極から基板側に延びるゲート配線を形成する工程とを含む。
【００９１】
本発明の第１０の態様は、基板上の絶縁膜上に平面状半導体層及び複数の該平面状半導体層上の柱状半導体層を形成する工程と、前記平面状半導体層を素子に分離する工程と、前記平面状半導体層に不純物領域を形成する工程と、前記平面状半導体層及び前記基板上の絶縁膜上に、前記柱状半導体層側壁に形成されるゲート電極下端付近の高さまで第３の絶縁膜を形成する工程と、前記柱状半導体層及び前記第３の絶縁膜上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に、前記柱状半導体層が埋没するように導電膜を形成する工程と、前記第１の絶縁膜及び前記導電膜を異方的に除去し、前記第１の絶縁膜及び前記導電膜を所望の高さに形成する工程と、前記導電膜、前記第１の絶縁膜及び前記第３の絶縁膜を選択的に除去し、一体化したゲート電極及びゲート配線を形成する工程と、前記柱状半導体層の各々の上部に、該柱状半導体層の各々の下部の平面状半導体層に形成された不純物領域と同じ導電型の不純物領域を形成する工程と、前記複数の柱状半導体層の各々に対応する複数のＭＯＳトランジスタのうち、第１のＭＯＳトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部と第２のＭＯＳトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部とを接続するシリサイド層を形成する工程とを含むことを特徴とする半導体装置の製造方法を提供するものである。
【００９２】
好ましくは、前記平面状半導体層及び前記基板上の絶縁膜上に、前記柱状半導体層側壁に形成されるゲート電極下端付近の高さまで第３の絶縁膜を形成する工程は、前記基板上の絶縁膜及び前記平面上半導体層上に、前記柱状半導体層が埋没するように第３の絶縁膜を形成する工程と、前記第３の絶縁膜上面を平坦化する工程と、前記第３の絶縁膜を異方的に除去し、第３の絶縁膜を前記柱状半導体層側壁に形成されるゲート電極下端付近の高さに形成する工程とを含む。
【００９３】
好ましくは、前記第１の絶縁膜及び前記導電膜を異方的に除去し、前記第１の絶縁膜及び前記導電膜を所望の高さに形成する工程の前処理工程として、前記導電膜上面を平坦化する工程を更に含む。
【００９４】
本発明の第１１の態様は、基板上の絶縁膜上に平面状半導体層、複数の該平面状半導体層上の柱状半導体層及び該複数の柱状半導体層上のストッパー膜を形成する工程と、前記平面状半導体層を素子に分離する工程と、前記平面状半導体層に不純物領域を形成する工程と、前記基板上の絶縁膜及び前記平面上半導体層上に、前記柱状半導体層が埋没するように第３の絶縁膜を形成する工程と、上面を前記ストッパー膜をストッパーとしてＣＭＰにより平坦化する工程と、前記第３の絶縁膜を異方的に除去し、第３の絶縁膜を前記柱状半導体層側壁に形成されるゲート電極下端付近の高さに形成する工程と、その後に表面の少なくとも一部に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に導電膜を形成する工程と、前記第１の絶縁膜上に、前記柱状半導体層が埋没するように導電膜を形成する工程と、その後に上面を前記ストッパー膜をストッパーとしてＣＭＰにより平坦化する工程と、前記第１の絶縁膜及び前記導電膜を異方的に除去し、前記第１の絶縁膜及び前記導電膜を所望の高さに形成する工程と、前記導電膜、前記第１の絶縁膜及び第３の絶縁膜を選択的に除去し、一体化したゲート電極及びゲート配線を形成する工程と、前記柱状半導体層の各々の上部に、該柱状半導体層の各々の下部の平面状半導体層に形成された不純物領域と同じ導電型の不純物領域を形成する工程と、前記複数の柱状半導体層の各々に対応する複数のＭＯＳトランジスタのうち、第１のＭＯＳトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部と第２のＭＯＳトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部とを接続するシリサイド層を形成する工程とを含むことを特徴とする半導体装置の製造方法を提供するものである。
【００９５】
好ましくは、前記導電膜及び前記第１の絶縁膜を選択的に除去し、一体化したゲート電極及びゲート配線を形成する工程は、表面に第１の保護膜を形成する工程と、前記第１の保護膜を異方的に除去し、前記所望の長さに形成された柱状半導体層側面の前記導電膜及び前記第１の絶縁膜の上部に所望の膜厚の第１の保護膜サイドウォールを形成する工程と、前記導電膜、前記第１の絶縁膜及び前記第３の絶縁膜を選択的に除去し、一体化したゲート電極及びゲート配線を形成し、前記第１の保護膜サイドウォールの保護によって、前記一体化したゲート電極及びゲート配線の少なくとも一部を前記所望の膜厚に形成する工程とを含む。
【００９６】
本発明の第１２の態様は、基板上の絶縁膜上に平面状半導体層及び複数の該平面状半導体層上の柱状半導体層を形成する工程と、前記平面状半導体層を素子に分離する工程と、前記平面状半導体層に不純物領域を形成する工程と、その後に表面の少なくとも一部に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に薄い導電膜を形成する工程と、前記薄い導電膜上に、前記柱状半導体層が埋没するようにポリシリコン層を形成する工程と、前記第１の絶縁膜、薄い導電膜及びポリシリコン層を異方的に除去し、前記第１の絶縁膜、薄い導電膜及びポリシリコン層を所望の長さに形成する工程と、前記第１の絶縁膜、薄い導電膜及びポリシリコン層を選択的に除去し、一体化したゲート電極及びゲート配線を形成する工程と、前記柱状半導体層の各々の上部に、該柱状半導体層の各々の下部の平面状半導体層に形成された不純物領域と同じ導電型の不純物領域を形成する工程と、前記複数の柱状半導体層の各々に対応する複数のＭＯＳトランジスタのうち、第１のＭＯＳトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部と第２のＭＯＳトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部とを接続するシリサイド層を形成する工程とを含むことを特徴とする半導体装置の製造方法を提供するものである。
【００９７】
好ましくは、前記第１の絶縁膜、薄い導電膜及びポリシリコン層を異方的に除去し、前記第１の絶縁膜、薄い導電膜及びポリシリコン層を所望の長さに形成する工程の前処理工程として、前記ポリシリコン層上面を平坦化する工程を更に含む。
【００９８】
本発明の第１３の態様は、基板上の絶縁膜上に平面状半導体層、複数の該平面状半導体層上の柱状半導体層及び該複数の柱状半導体層上のストッパー膜を形成する工程と、前記平面状半導体層を素子に分離する工程と、前記平面状半導体層に不純物領域を形成する工程と、その後に表面の少なくとも一部に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に薄い導電膜を形成する工程と、前記薄い導電膜上に、前記柱状半導体層が埋没するようにポリシリコン層を形成する工程と、その後に上面を前記ストッパー膜をストッパーとしてＣＭＰにより平坦化する工程と、前記第１の絶縁膜、薄い導電膜及びポリシリコン層を異方的に除去し、前記第１の絶縁膜、薄い導電膜及びポリシリコン層を所望の長さに形成する工程と、前記第１の絶縁膜、薄い導電膜及びポリシリコン層を選択的に除去し、一体化したゲート電極及びゲート配線を形成する工程と、前記柱状半導体層の各々の上部に、該柱状半導体層の各々の下部の平面状半導体層に形成された不純物領域と同じ導電型の不純物領域を形成する工程と、記複数の柱状半導体層の各々に対応する複数のＭＯＳトランジスタのうち、第１のＭＯＳトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部と第２のＭＯＳトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部とを接続するシリサイド層を形成する工程とを含むことを特徴とする半導体装置の製造方法を提供するものである。
【００９９】
好ましくは、前前記第１の絶縁膜、薄い導電膜及びポリシリコン層を選択的に除去し、一体化したゲート電極及びゲート配線を形成する工程は、表面に第１の保護膜を形成する工程と、前記第１の保護膜を異方的に除去し、前記所望の長さに形成された柱状半導体層側面の前記第１の絶縁膜、薄い導電膜及びポリシリコン層の上部に所望の膜厚の第１の保護膜サイドウォールを形成する工程と、前記第１の絶縁膜、薄い導電膜及びポリシリコン層を選択的に除去し、一体化したゲート電極及びゲート配線を形成し、前記第１の保護膜サイドウォールの保護によって、前記一体化したゲート電極及びゲート配線の少なくとも一部を前記所望の膜厚に形成する工程とを含む。
【０１００】
本発明の第１４の態様は、基板上の絶縁膜上に平面状半導体層及び複数の該平面状半導体層上の柱状半導体層を形成する工程と、前記平面状半導体層を素子に分離する工程と、前記平面状半導体層に不純物領域を形成する工程と、前記平面状半導体層及び前記基板上の絶縁膜上に、前記柱状半導体層側壁に形成されるゲート電極下端付近の高さまで第３の絶縁膜を形成する工程と、前記柱状半導体層及び前記第３の絶縁膜上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に薄い導電膜を形成する工程と、前記薄い導電膜上に、前記柱状半導体層が埋没するようにポリシリコン層を形成する工程と、前記第１の絶縁膜、薄い導電膜及びポリシリコン層を異方的に除去し、前記第１の絶縁膜、薄い導電膜及びポリシリコン層を所望の長さに形成する工程と、前記第３の絶縁膜、前記第１の絶縁膜、薄い導電膜及びポリシリコン層を選択的に除去し、一体化したゲート電極及びゲート配線を形成する工程と、前記柱状半導体層の各々の上部に、該柱状半導体層の各々の下部の平面状半導体層に形成された不純物領域と同じ導電型の不純物領域を形成する工程と、前記複数の柱状半導体層の各々に対応する複数のＭＯＳトランジスタのうち、第１のＭＯＳトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部と第２のＭＯＳトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部とを接続するシリサイド層を形成する工程とを含むことを特徴とする半導体装置の製造方法を提供するものである。
【０１０１】
好ましくは、前記平面状半導体層及び前記基板上の絶縁膜上に、前記柱状半導体層側壁に形成されるゲート電極下端付近の高さまで第３の絶縁膜を形成する工程は、前記基板上の絶縁膜及び前記平面上半導体層上に、前記柱状半導体層が埋没するように第３の絶縁膜を形成する工程と、前記第３の絶縁膜上面を平坦化する工程と、前記第３の絶縁膜を異方的に除去し、第３の絶縁膜を前記柱状半導体層側壁に形成されるゲート電極下端付近の高さに形成する工程とを含む。
【０１０２】
好ましくは、前記第１の絶縁膜、薄い導電膜及びポリシリコン層を異方的に除去し、前記第１の絶縁膜、薄い導電膜及びポリシリコン層を所望の長さに形成する工程の前処理工程として、前記ポリシリコン層上面を平坦化する工程を更に含む。
【０１０３】
本発明の第１５の態様は、基板上の絶縁膜上に平面状半導体層、複数の該平面状半導体層上の柱状半導体層及び該複数の柱状半導体層上のストッパー膜を形成する工程と、前記平面状半導体層を素子に分離する工程と、前記平面状半導体層に不純物領域を形成する工程と、前記基板上の絶縁膜及び前記平面上半導体層上に、前記柱状半導体層が埋没するように第３の絶縁膜を形成する工程と、上面を前記ストッパー膜をストッパーとしてＣＭＰにより平坦化する工程と、前記第３の絶縁膜を異方的に除去し、第３の絶縁膜を前記柱状半導体層側壁に形成されるゲート電極下端付近の高さに形成する工程と、その後に表面の少なくとも一部に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に薄い導電膜を形成する工程と、前記薄い導電膜上に、前記柱状半導体層が埋没するようにポリシリコン層を形成する工程と、その後に上面を前記ストッパー膜をストッパーとしてＣＭＰにより平坦化する工程と、前記第１の絶縁膜、薄い導電膜及びポリシリコン層を異方的に除去し、前記第１の絶縁膜、薄い導電膜及びポリシリコン層を所望の長さに形成する工程と、前記第１の絶縁膜、薄い導電膜及びポリシリコン層を選択的に除去し、一体化したゲート電極及びゲート配線を形成する工程と、前記柱状半導体層の各々の上部に、該柱状半導体層の各々の下部の平面状半導体層に形成された不純物領域と同じ導電型の不純物領域を形成する工程と、前記複数の柱状半導体層の各々に対応する複数のＭＯＳトランジスタのうち、第１のＭＯＳトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部と第２のＭＯＳトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部とを接続するシリサイド層を形成する工程とを含むことを特徴とする半導体装置の製造方法を提供するものである。
【０１０４】
好ましくは、前記第１の絶縁膜、薄い導電膜及びポリシリコン層を選択的に除去し、一体化したゲート電極及びゲート配線を形成する工程は、表面に第１の保護膜を形成する工程と、前記第１の保護膜を異方的に除去し、前記所望の長さに形成された柱状半導体層側面の前記第１の絶縁膜、薄い導電膜及びポリシリコン層の上部に所望の膜厚の第１の保護膜サイドウォールを形成する工程と、前記第３の絶縁膜、前記第１の絶縁膜、薄い導電膜及びポリシリコン層を選択的に除去し、一体化したゲート電極及びゲート配線を形成し、前記第１の保護膜サイドウォールの保護によって、前記一体化したゲート電極及びゲート配線の少なくとも一部を前記所望の膜厚に形成する工程とを含む。
【０１０５】
好ましくは、前記ゲート電極及びゲート配線を形成する工程の後に表面の少なくとも一部に第２の保護膜を形成する工程と、前記第２の保護膜を異方的に除去し、前記柱状半導体層の各々の上部に形成される不純物領域となる領域の上面及び前記平面状半導体層上面を露出させ、前記柱状半導体層の各々の側壁及びゲート壁面を前記シリコン窒化膜で覆う工程とを、前記柱状半導体層の各々の上部に、該柱状半導体層の各々の下部の平面状半導体層に形成された不純物領域と同じ導電型の不純物領域を形成する工程の前処理として行う。
【０１０６】
好ましくは、前記柱状半導体層の各々の上部に形成された不純物領域の表面にシリサイド層を形成する工程を更に含む。
【０１０７】
好ましくは、前記ゲート電極及びゲート配線を形成する工程の後に表面の少なくとも一部に第２の保護膜を形成する工程と、前記第２の保護膜を異方的に除去し、前記柱状半導体層の各々の上部に形成される不純物領域となる領域の上面及び前記平面状半導体層上面を露出させ、前記柱状半導体層の各々の側壁及びゲート壁面を前記シリコン窒化膜で覆う工程とを、前記柱状半導体層の各々の上部に形成された不純物領域の表面にシリサイド層を形成する工程の前処理として行う。
【０１０８】
好ましくは、前記異方的な除去は、エッチバックある。
【０１０９】
本発明の第１６の態様は、基板上の絶縁膜上に平面状半導体層及び複数の該平面状半導体層上の柱状半導体層を形成する工程と、前記平面状半導体層を素子に分離する工程と、前記平面状半導体層に不純物領域を形成する工程と、その後に表面の少なくとも一部に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に導電膜を形成する工程と、前記第１の絶縁膜及び前記導電膜を異方的に除去し、前記柱状半導体層側面の前記導電膜を所望の長さに形成し、ゲート電極を形成する工程と、前記導電膜及び前記第１の絶縁膜を選択的に除去し、ゲート電極及び該ゲート電極から基板側に延びるゲート配線を形成する工程と、前記複数の柱状半導体層の少なくとも１つの上面上部に、該柱状半導体層の上面よりも大きい不純物領域を形成する工程と、前記複数の柱状半導体層の各々に対応する複数のＭＯＳトランジスタのうち、第１のＭＯＳトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部と第２のＭＯＳトランジスタの平面状半導体層に形成された不純物領域の表面の少なくとも一部とを接続するシリサイド層を形成する工程とを含むことを特徴とする半導体装置の製造方法を提供するものである。
【０１１０】
好ましくは、前記柱状半導体層の上面上部に形成された不純物領域の表面にシリサイド層を形成する工程を更に含む。
【０１１１】
好ましくは、前記柱状半導体層の上面上部に形成された不純物領域の表面に形成されたシリサイド層の大きさは、前記柱状半導体層の上面の大きさよりも大きい。
【０１１２】
好ましくは、前記柱状半導体層の上面上部に形成された不純物領域の上面上部に、コンタクトを形成する工程を更に含み、前記柱状半導体上面上部に形成された不純物領域の上面の大きさは、コンタクトの底面の大きさよりも大きく、前記コンタクトの底面の大きさが、前記不純物領域が上面上部に形成された柱状半導体層の上面の大きさよりも大きい。
【０１１３】
好ましくは、前記複数の柱状半導体層の少なくとも１つの上面上部に、該柱状半導体層の上面よりも大きい不純物領域を形成する工程の前処理として、前記ゲート電極と前記柱状半導体層の上面よりも大きい不純物領域を分離するための第４絶縁膜を形成する工程を更に含む。
【０１１４】
好ましくは、前記ゲート電極と前記柱状半導体層の上面よりも大きい不純物領域を分離するための第４絶縁膜を形成する工程は、表面にシリコン窒化膜を形成する工程と、前記シリコン窒化膜を、前記ゲート電極上部のシリコン窒化膜が所定の膜厚で存在するように、且つ前記ソース拡散領域となる領域の上面及び前記ドレイン拡散領域表面を露出させるように異方的に除去し、柱状半導体層の側壁及びゲート壁面を前記シリコン窒化膜で覆う工程とを更に含む。
【０１１５】
好ましくは、前記柱状半導体層の上面上部に形成された不純物領域の表面にシリサイド層を形成する工程を更に含む。
【０１１６】
好ましくは、同じ導電型のＭＯＳトランジスタを構成する複数の前記柱状半導体層の上面上部に不純物領域を一体的に形成する。
【０１１７】
好ましくは、前記複数の柱状半導体層の少なくとも１つの上面上部に、該柱状半導体層の上面よりも大きい不純物領域を形成する工程は、エピタキシャル成長を用いる。
【０１１８】
好ましくは、前記柱状半導体層の上面よりも大きい不純物領域がｎ型の場合には該不純物領域としてエピタキシャルシリコン層を、前記柱状半導体層の上面よりも大きい不純物領域がｐ型の場合には該不純物領域としてエピタキシャルゲルマニウム層を形成する。
【０１１９】
好ましくは、同じ導電型のＭＯＳトランジスタを構成する複数の前記柱状半導体層の上面上部に不純物領域を一体的に形成する。
【０１２０】
好ましくは、エピタキシャル成長の成膜条件を調整することにより、所定の間隔以下で隣接する、同じ導電型のＭＯＳトランジスタを構成する複数の前記柱状半導体層に対してのみ、自己整合的に、前記複数の柱状半導体層の上面上部に不純物領域を一体的に形成する。
【０１２１】
好ましくは、前記シリサイド層は、前記第１のＭＯＳトランジスタの平面状半導体層に形成された不純物領域と前記第２のＭＯＳトランジスタの平面状半導体層に形成された不純物領域を含む平面状半導体層表面の全面に形成されている。
【０１２２】
好ましくは、前記平面状半導体層に不純物領域を形成する工程は、前記平面状半導体層に選択的に第１の導電型の不純物領域及び第２の導電型の不純物領域を形成する工程である。
【発明の効果】
【０１２３】
本発明の構成により、ＳＧＴにおいて、狭い素子分離を容易に可能とする基板上に絶縁膜が形成された基板の採用、トランジスタ同士を接続するシリサイド層の安定的な形成、ゲート電極の柱状半導体層の周囲への自己整合的な所望の膜厚での形成が同時に可能となった。これにより、素子の面積縮小及び面積効率のよい素子分離、回路の占有面積の低減、微細化に伴って増加する寄生抵抗、寄生容量の低減、回路設計の自由度の増大を同時に実現することができる。すなわち、基板上に絶縁膜が形成された基板上に形成された平面状半導体層に形成された拡散層においてトランジスタ同士を接続する構造において、平面状半導体層の上部にシリサイド層を形成することにより、安定したシリサイド層を形成することができる。このシリサイド層によって、微細化に伴って増加する抵抗を減少させることができる。特に、異なる導電型のトランジスタを接続する場合には、シリサイド層によって異なる導電型の拡散層を直接接続することができるので、トランジスタ同士を近接して配置することができ、従来のＳＧＴよりインバーター等の回路の占有面積を著しく縮小することができる。また、シリサイド層によって微細化に伴って増加する抵抗を減少させることができるので、トランジスタを必ずしも最近接に配置する必要がなく、回路設計の自由度が増す。さらに、基板上に絶縁膜が形成された基板を用いたことよりドレイン又はソース拡散層の寄生容量が低減する。
【０１２４】
本発明の製造方法によれば、ゲート電極を柱状シリコン層の周囲に自己整合的に所望の膜厚だけ形成することができるため、異なるゲート電極を持つ柱状シリコン層同士を密に配置することが可能になり、回路の占有面積を縮小することができる。また、ゲート配線を形成するために十分なプロセスマージンを持つプロセスを構築することができるので、これまでＳＧＴで課題とされてきたゲート配線の形成が容易になる。
【図面の簡単な説明】
【０１２５】
【図１】本発明の第１の実施例のＣＭＯＳインバーターの等価回路図である。
【図２】本発明の第１の実施例のＣＭＯＳインバーターの平面図である。
【図３】本発明の第１の実施例のＣＭＯＳインバーターの断面図である。
【図４】本発明の第１の実施例の製造工程の一部である。
【図５】本発明の第１の実施例の製造工程の一部である。
【図６】本発明の第１の実施例の製造工程の一部である。
【図７】本発明の第１の実施例の製造工程の一部である。
【図８】本発明の第１の実施例の製造工程の一部である。
【図９】本発明の第１の実施例の製造工程の一部である。
【図１０】本発明の第１の実施例の製造工程の一部である。
【図１１】本発明の第１の実施例の製造工程の一部である。
【図１２】本発明の第１の実施例の製造工程の一部である。
【図１３】本発明の第１の実施例の製造工程の一部である。
【図１４】本発明の第１の実施例の製造工程の一部である。
【図１５】本発明の第１の実施例の製造工程の一部である。
【図１６】本発明の第１の実施例の製造工程の一部である。
【図１７】本発明の第１の実施例の製造工程の一部である。
【図１８】本発明の第１の実施例の製造工程の一部である。
【図１９】本発明の第１の実施例の製造工程の一部である。
【図２０】本発明の第１の実施例の製造工程の一部である。
【図２１】本発明の第１の実施例の製造工程の一部である。
【図２２】本発明の第１の実施例の製造工程の一部である。
【図２３】本発明の第１の実施例の製造工程の一部である。
【図２４】本発明の第１の実施例の製造工程の一部である。
【図２５】本発明の第１の実施例の製造工程の一部である。
【図２６】本発明の第１の実施例の製造工程の一部である。
【図２７】本発明の第１の実施例の製造工程の一部である。
【図２８】本発明の第１の実施例の製造工程の一部である。
【図２９】本発明の第１の実施例の製造工程の一部である。
【図３０】本発明の第１の実施例の製造工程の一部である。
【図３１】本発明の第１の実施例の製造工程の一部である。
【図３２】本発明の第２の実施例のＣＭＯＳインバーターの等価回路図である。
【図３３】本発明の第２の実施例のＣＭＯＳインバーターの平面図である。
【図３４】本発明の第２の実施例のＣＭＯＳインバーターの断面図である。
【図３５】本発明の第２の実施例の製造工程の一部である。
【図３６】本発明の第２の実施例の製造工程の一部である。
【図３７】本発明の第２の実施例の製造工程の一部である。
【図３８】本発明の第２の実施例の製造工程の一部である。
【図３９】本発明の第２の実施例の製造工程の一部である。
【図４０】本発明の第１の実施例の他のＣＭＯＳインバーターの等価回路図である。
【図４１】本発明の第１の実施例の他のＣＭＯＳインバーターの平面図である。
【図４２】本発明の第１の実施例の他のＣＭＯＳインバーターの断面図である。
【図４３】本発明の第３の実施例のＣＭＯＳインバーターの等価回路図である。
【図４４】本発明の第３の実施例のＣＭＯＳインバーターの平面図である。
【図４５】本発明の第３の実施例のＣＭＯＳインバーターの断面図である。
【図４６】本発明の第４の実施例のＣＭＯＳインバーターの平面図である。
【図４７】本発明の第５の実施例のＮＭＯＳインバーターの等価回路図である。
【図４８】本発明の第５の実施例のＮＭＯＳインバーターの平面図である。
【図４９】本発明の第６の実施例のＮＭＯＳインバーターの断面図である。
【図５０】本発明の第６の実施例のＮＭＯＳインバーターの等価回路図である。
【図５１】本発明の第６の実施例のＮＭＯＳインバーターの平面図である。
【図５２】本発明の第６の実施例のＮＭＯＳインバーターの断面図である。
【図５３】本発明の第７の実施例のＣＭＯＳインバーターの等価回路図である。
【図５４】本発明の第７の実施例のＣＭＯＳインバーターの平面図である。
【図５５】本発明の第７の実施例のＣＭＯＳインバーターの断面図である。
【図５６】本発明の第７の実施例の製造工程の一部である。
【図５７】本発明の第７の実施例の製造工程の一部である。
【図５８】本発明の第７の実施例の製造工程の一部である。
【図５９】本発明の第７の実施例の製造工程の一部である。
【図６０】本発明の第７の実施例の製造工程の一部である。
【図６１】本発明の第７の実施例の製造工程の一部である。
【図６２】本発明の第７の実施例の製造工程の一部である。
【図６３】本発明の第７の実施例の製造工程の一部である。
【図６４】本発明の第７の実施例の製造工程の一部である。
【図６５】本発明の第７の実施例の製造工程の一部である。
【図６６】本発明の第７の実施例の製造工程の一部である。
【図６７】本発明の第７の実施例の製造工程の一部である。
【図６８】本発明の第７の実施例の製造工程の一部である。
【図６９】本発明の第７の実施例の製造工程の一部である。
【図７０】本発明の第８の実施例のＣＭＯＳインバーターの等価回路図である。
【図７１】本発明の第８の実施例のＣＭＯＳインバーターの平面図である。
【図７２】本発明の第８の実施例のＣＭＯＳインバーターの断面図である。
【図７３】本発明の第８の実施例の製造工程の一部である。
【図７４】本発明の第８の実施例の製造工程の一部である。
【図７５】本発明の第８の実施例の製造工程の一部である。
【図７６】本発明の第８の実施例の製造工程の一部である。
【図７７】本発明の第８の実施例の製造工程の一部である。
【図７８】本発明の第８の実施例の製造工程の一部である。
【図７９】本発明の第８の実施例の製造工程の一部である。
【図８０】本発明の第８の実施例の製造工程の一部である。
【図８１】本発明の第８の実施例の製造工程の一部である。
【図８２】本発明の第８の実施例の製造工程の一部である。
【図８３】本発明の第８の実施例の製造工程の一部である。
【図８４】本発明の第８の実施例の製造工程の一部である。
【図８５】本発明の第８の実施例の製造工程の一部である。
【図８６】本発明の第８の実施例の製造工程の一部である。
【図８７】本発明の第８の実施例の製造工程の一部である。
【図８８】本発明の第８の実施例の製造工程の一部である。
【図８９】本発明の第８の実施例の製造工程の一部である。
【図９０】本発明の第８の実施例の製造工程の一部である。
【図９１】本発明の第９の実施例のＣＭＯＳインバーターの等価回路図である。
【図９２】本発明の第９の実施例のＣＭＯＳインバーターの平面図である。
【図９３】本発明の第９の実施例のＣＭＯＳインバーターの断面図である。
【図９４】本発明の第１０の実施例のＣＭＯＳインバーターの等価回路図である。
【図９５】本発明の第１０の実施例のＣＭＯＳインバーターの平面図である。
【図９６】本発明の第１０の実施例のＣＭＯＳインバーターの断面図である。
【図９７】本発明の第１０の実施例の製造工程の一部である。
【図９８】本発明の第１０の実施例の製造工程の一部である。
【図９９】本発明の第１０の実施例の製造工程の一部である。
【図１００】本発明の第１０の実施例の製造工程の一部である。
【図１０１】本発明の第１０の実施例の製造工程の一部である。
【図１０２】本発明の第１０の実施例の製造工程の一部である。
【図１０３】本発明の第１０の実施例の製造工程の一部である。
【図１０４】本発明の第１０の実施例の製造工程の一部である。
【図１０５】本発明の第１０の実施例の製造工程の一部である。
【図１０６】本発明の第１０の実施例の製造工程の一部である。
【図１０７】本発明の第１０の実施例の製造工程の一部である。
【図１０８】本発明の第１０の実施例の製造工程の一部である。
【図１０９】本発明の第１０の実施例の製造工程の一部である。
【図１１０】本発明の第１０の実施例の製造工程の一部である。
【図１１１】本発明の第１１の実施例のＣＭＯＳインバーターの等価回路図である。
【図１１２】本発明の第１１の実施例のＣＭＯＳインバーターの平面図である。
【図１１３】本発明の第１１の実施例のＣＭＯＳインバーターの断面図である。
【図１１４】本発明の第１２の実施例のＣＭＯＳインバーターの等価回路図である。
【図１１５】本発明の第１２の実施例のＣＭＯＳインバーターの平面図である。
【図１１６】本発明の第１２の実施例のＣＭＯＳインバーターの断面図である。
【図１１７】本発明の第１２の実施例の製造工程の一部である。
【図１１８】本発明の第１２の実施例の製造工程の一部である。
【図１１９】本発明の第１２の実施例の製造工程の一部である。
【図１２０】本発明の第１２の実施例の製造工程の一部である。
【図１２１】本発明の第１２の実施例の製造工程の一部である。
【図１２２】本発明の第１２の実施例の製造工程の一部である。
【図１２３】縦型トランジスタの従来例である。
【図１２４】縦型トランジスタの従来例である。
【図１２５】従来の縦型トランジスタの製造方法である。
【図１２６】従来の縦型トランジスタの製造方法である。
【図１２７】従来の縦型トランジスタの製造方法である。
【図１２８（ａ）】縦型トランジスタの従来例である。
【図１２８（ｂ）】縦型トランジスタの従来例である。
【図１２８（ｃ）】縦型トランジスタの従来例である。
【図１２８（ｄ）】縦型トランジスタの従来例である。
【図１２８（ｅ）】縦型トランジスタの従来例である。
【図１２９】従来の縦型トランジスタの製造方法である。
【発明を実施するための形態】
【０１２６】
以下の実施例においては、トランジスタによって形成される回路を含む半導体装置及びその製造方法として、簡単のために回路構成の単純なインバーターを含む半導体装置及びその製造方法を例として説明するが、本発明が他の任意のトランジスタによって形成される回路を含む半導体装置及びその製造方法にも適用可能であることは、当業者に明らかであるであろう。
【実施例１】
【０１２７】
図１は本発明を用いたＣＭＯＳインバーターの等価回路である。以下に、ＣＭＯＳインバーターの回路動作について説明する。入力信号Ｖｉｎ１はＮＭＯＳであるＱｎ１１およびＰＭＯＳであるＱｐ１１およびＱｐ１２の両方のゲートに印加される。Ｖｉｎ１が“１”のとき、ＮＭＯＳであるＱｎ１１はＯＮ状態、ＰＭＯＳであるＱｐ１１およびＱｐ１２はＯＦＦ状態となり、Ｖｏｕｔ１は“０”になる。逆に、Ｖｉｎ１が“０”のとき、ＮＭＯＳであるＱｎ１１はＯＦＦ状態、ＰＭＯＳであるＱｐ１１およびＱｐ１２はＯＮ状態となり、Ｖｏｕｔ１は“１”になる。以上のように、ＣＭＯＳインバーターは入力値であるＶｉｎ１の信号に対して、出力値であるＶｏｕｔ１の信号は反対の値をとるように動作する。
【０１２８】
図２は本発明を用いたＣＭＯＳインバーターの平面図である。図３（ａ）、（ｂ）は図２におけるカットラインＡ−Ａ’とＢ−Ｂ’の断面図である。図２および図３を参照して本発明について説明する。
【０１２９】
埋め込み酸化膜層１の上に平面状シリコン層２が形成され、平面状シリコン層２はＮ＋ドレイン拡散層３およびＰ＋ドレイン拡散層４からなり、Ｎ＋ドレイン拡散層３とＰ＋ドレイン拡散層４の境界付近の表面にはＮ＋ドレイン拡散層３とＰ＋ドレイン拡散層４を互いに直接接続させるためのシリサイド層が形成される。このため、Ｎ＋ドレイン拡散層３とＰ＋ドレイン拡散層４を接続するためのコンタクトや素子分離が必要ないので、インバーターの占有面積を小さくすることができる。また、素子分離は平面状シリコン層２を分離するだけで形成することができるので、工程数が少なく、最小加工寸法で素子分離を形成することができる。Ｎ＋ドレイン拡散層３に形成される柱状シリコン層５によってＮＭＯＳトランジスタＱｎ１１が形成され、Ｐ＋ドレイン拡散層４に形成される柱状シリコン層（６ａ、６ｂ）によってＰＭＯＳトランジスタＱｐ１１およびＱｐ１２が形成されている。柱状シリコン層（５、６ａ、６ｂ）を取り囲むようにＨｆＯ2などのＨｉｇｈ−ｋ膜によりゲート絶縁膜７が形成され、それを取り囲むようにＴａＮやＴｉＮなどの金属膜によりゲート電極（８、８ａ、８ｂ）が形成されている。ＮＭＯＳを形成する柱状シリコン層５の上部にＮ＋ソース拡散層９が、ＰＭＯＳを形成する柱状シリコン層（６ａ、６ｂ）の上部にＰ＋ソース拡散層（１０ａ、１０ｂ）が形成される。これらの素子を覆うようにコンタクトストッパーとしてシリコン窒化膜１３が形成され、さらにシリコン窒化膜１３上に層間シリコン酸化膜１４が形成され、平坦化されたシリコン酸化膜１４を貫通するようにコンタクト（１５、１６、１６ａ、１６ｂ、１７ａ、１７ｂ）が形成されている。なお、シリコン窒化膜１３に応力を持たせることにより、柱状シリコン層のチャネル部に応力を加え、モビリティーを向上させることができる。特に、ＮＭＯＳ上には引っ張り応力を持つシリコン窒化膜を、ＰＭＯＳ上には圧縮応力を持つシリコン窒化膜を別々に形成することにより、ＮＭＯＳとＰＭＯＳにおいて共にモビリティーを向上させることも可能である。
【０１３０】
Ｎ＋ドレイン拡散層３とＰ＋ドレイン拡散層４の境界に形成されたコンタクト１５は配線層を通して出力端子Ｖｏｕｔ１に接続され、Ｑｎ１１を形成する柱状シリコン層５の上部に形成されたコンタクト１６は配線層を通して接地電位Ｖｓｓ１に接続され、Ｑｐ１１およびＱｐ１２を形成する柱状シリコン層（６ａ、６ｂ）の上部に形成されたコンタクト（１６ａ、１６ｂ）は配線層を通して電源電位Ｖｃｃ１に接続され、柱状シリコン層５を取り囲むゲート電極から延在するゲート配線８ｃ上に形成されるコンタクト１７ａおよび柱状シリコン層（６ａ、６ｂ）を取り囲むゲート電極から延在するゲート配線８ｄ上に形成されるコンタクト１７ｂは配線層を通して入力端子Ｖｉｎ１に接続されることによりインバーターを形成する。
【０１３１】
上記柱状シリコン層のチャネル部は不純物がドープされていないか、不純物濃度が１ｅ-17ｃｍ-3以下であることが好ましい。不純物濃度がこれ以上高くなると不純物の統計的
なゆらぎによるトランジスタの特性バラつきが大きくなるためである。トランジスタのしきい値調整はゲート材料の仕事関数を調整すること等により行うことができる。なお、Ｈｉｇｈ−ｋ膜はシリコン酸化膜やシリコン窒化膜などでもよく、金属ゲート電極はシリサイド化されたポリシリコン膜でもよい。
【０１３２】
柱状シリコン層底部のドレイン拡散層領域（３、４）が埋め込み酸化膜層１まで形成されるように不純物分布を設定し、トランジスタ動作時に柱状シリコン層内部が完全に空乏化するように柱状シリコン層の寸法や、不純物濃度を設定することが好ましい。上記のようにドレイン拡散層領域（３，４）の不純物分布を設定することにより、動作状態によらず柱状シリコン層内部はフローティングボディ構造になり、また上記のように柱状シリコン層の寸法や不純物濃度を設定することにより、トランジスタ動作時には柱状シリコン層内部は完全空乏化するため、柱状シリコン内部の電界が緩和され、モビリティーを向上することができる。また、ドレイン拡散層領域（３、４）の不純物を埋め込み酸化膜１まで拡散させることによって、ドレイン拡散層容量の底面成分が大幅に減少し、トータルのドレイン拡散層の寄生容量を低減することができる。なお、不純物は柱状シリコン層の底部を覆うように拡散されていてもよい。
【０１３３】
ゲートへのコンタクト（１７ａ、１７ｂ）を埋め込み酸化膜上に形成されたゲート配線（８ｃ、８ｄ）上に形成することにより、ドレイン拡散層（３、４）とゲートの対向面積を減らすことができるため、ゲート−ドレイン間の寄生容量を低減することができる。図２のレイアウトにおいては、ゲート配線とドレイン拡散層（３、４）との対向面積を低減するために、ゲート配線（８ｃ，８ｄ）へのコンタクト（１７ａ，１７ｂ）をＮＭＯＳとＰＭＯＳにおいて別々に埋め込み酸化膜１上に形成している。
【０１３４】
ドレイン拡散層上に形成されたコンタクト１５は、Ｎ＋拡散層３とＰ＋拡散層４との境界に形成されるのが好ましい。この理由は、Ｎ＋拡散層とＰ＋拡散層との境界から柱状シリコン層（５、６ａ）までの間には、柱状シリコン層と注入領域間の重ね合わせマージン分の距離を設ける必要があるが、境界上にコンタクトを形成することにより、このスペースを有効に活用することができるためである。このため、インバーター回路の占有面積を縮小することができる。
【０１３５】
以下に本発明の半導体装置を形成するための製造方法の一例を図４〜図３１を参照して説明する。各図において（ａ）は平面図、（ｂ）はＡ−Ａ’間の断面図を示している。
【０１３６】
図４は埋め込み酸化膜１上に不純物がドープされていないＳＯＩ層２ａが形成されているＳＯＩ基板である。まず、ＳＯＩ層２ａ上に膜厚５０〜１００ｎｍ程度のシリコン窒化膜１８を成膜する。
【０１３７】
図５に示されるように、レジストまたは多層レジストをマスクにして、反応性イオンエッチングにより窒化膜１８およびＳＯＩ層２ａをエッチングして、柱状シリコン層（５、６ａ、６ｂ）を形成する。柱状シリコン層の直径は１０〜５０ｎｍ程度、高さは５０〜２００ｎｍ程度とする。このとき、柱状シリコン層の下部に平面状シリコン層２を１０〜１００ｎｍ程度の厚さで形成する。
【０１３８】
図６に示されるように、レジストマスクまたは多層レジストをマスクとして、反応性イオンエッチングにより平面状シリコン層２をエッチングして分離する。本発明において、素子分離は平面状シリコン層を分離するだけで形成することができるので、工程数が少なく、最小加工寸法で狭い素子分離幅を形成することができる。
【０１３９】
図７に示されるように、柱状シリコン層を犠牲酸化し、チャネル部になる柱状シリコン層表面を平坦化する。犠牲酸化膜１９は不純物注入時のスルー酸化膜として用いることもできる。
【０１４０】
図８に示されるように、レジストマスク２０を用いて、平面状シリコン層２にイオン注入等によりＡｓやＰなどの不純物を導入してＮ＋ドレイン拡散層３を形成する。このとき、柱状シリコン層上部の窒化膜１８を柱状シリコン層上部への不純物注入防止用のストッパーとして使用する。
【０１４１】
図９に示されるように、同様にＢやＢＦ2などの不純物を導入して、Ｐ＋ドレイン拡散層４を形成する。その後の熱処理後に、埋め込み酸化膜１まで不純物が拡散するように平面状シリコン層２の膜厚や不純物の注入条件、熱処理条件を設定する。
【０１４２】
図１０に示されるように、犠牲酸化膜１９を除去して、シリコン表面を露出する。
【０１４３】
図１１に示されるように、ゲート絶縁膜としてＨｆＯ2などのＨｉｇｈ−ｋ膜７をＣＶＤ法もしくはＡＬＤ法により１〜５ｎｍ程度の厚さで成膜する。
【０１４４】
図１２に示されるように、ゲート導電膜としてＴｉＮやＴａＮなどのゲート導電膜８０を１０〜６０ｎｍ程度の厚さで成膜する。
【０１４５】
図１３に示されるように、シリコン酸化膜２１を成膜して柱状シリコン層間を埋め込む。
【０１４６】
図１４に示されるように、ＣＭＰによりシリコン酸化膜２１、柱状シリコン層上部のゲート導電膜、Ｈｉｇｈ−ｋ膜を研磨し、ゲート上面を平坦化する。ゲート上部をＣＭＰによって平坦化することにより、良好なゲート形状を実現でき、ゲート長のバラつきを抑制することができる。ＣＭＰ時においては、柱状シリコン層上部の窒化膜１８をＣＭＰのストッパーとして使用する。窒化膜１８をＣＭＰストッパーとして使用することにより、再現性よくＣＭＰ研磨量を制御することができる。なお、ＣＭＰのストッパー膜としては、シリコン窒化膜以外にも、ＣＭＰのストッパー膜として機能するものであれば、他の膜を使用することができ、そのような膜をＳＯＩ層２ａ上に予め成膜しておくこともできる。
【０１４７】
図１５に示されるように、ゲート長を決定するために、ゲート導電膜８０およびシリコン酸化膜２１をエッチバックして、ゲート電極（８、８ａ、８ｂ）を形成する。このときに、ゲート導電膜８０とシリコン酸化膜２１をなるべく同じレートでエッチングし、なおかつ窒化膜１８に対して高選択比を取るようなエッチング条件を使用する。ゲート導電膜８０とシリコン酸化膜２１を同じレートでエッチングすることにより、両者の上面段差を抑えることができるため、次工程以降においてシリコン窒化膜サイドウォール２３の形成が容易になる。
【０１４８】
図１６に示されるように、シリコン窒化膜２２を成膜する。
【０１４９】
図１７に示されるように、シリコン窒化膜２２をエッチバックして、メタルゲートの上部にシリコン窒化膜サイドウォール２３を形成する。このとき、ゲート上に残るシリコン窒化膜サイドウォール２３がちょうどゲートを覆うようにシリコン窒化膜成膜量とエッチバック量を設定する。この窒化膜サイドウォールで覆われた部分のゲートはエッチング時に保護されるため、ゲート電極を所望の膜厚で自己整合的に形成することができ、占有面積を縮小およびゲートと拡散層間の寄生容量を低減することができる。なお、ここでは、サイドウォール用の保護膜として、シリコン窒化膜を用いたが、これ以外にも、サイドウォール用の保護膜として機能する保護膜であれば、例えば、シリコン酸化膜のようなものも用いることができる。
【０１５０】
図１８に示されるように、メタルゲート上に残存するシリコン酸化膜２１をウェットエッチにて除去した後、レジストまたは多層レジストを塗布し、リソグラフィーによりゲート配線パターンをレジスト２４により形成する。
【０１５１】
図１９に示されるように、レジストマスクを用いて、ゲート底部およびゲート下のＨｉｇｈ−ｋ膜を反応性イオンエッチングによりエッチングする。これによりゲート配線（８ｃ、８ｄ）が形成される。上記のように、柱状シリコン層の上部にハードマスクであるシリコン窒化膜を形成した構造を用いて、ゲート上面をＣＭＰによって平坦化する工程と、ゲート長を決めるためのエッチングと、ゲート電極保護用の窒化膜サイドウォールの形成と、ゲート配線のパターニングと、ゲート配線を形成するためのエッチングを順次行うことにより、良好なゲート形状で寸法バラつきの小さいゲートを形成することができ、さらにゲート配線を自由に形成することができる。また、ゲート電極の膜厚を自己整合的に制御することができるため、占有面積の縮小およびゲートと拡散層間の寄生抵抗の削減が可能である。
【０１５２】
図２０に示されるように、柱状シリコン上部のシリコン窒化膜１８および窒化膜サイドウォール２３をウェット処理により除去する。
【０１５３】
図２１に示されるように、シリコン窒化膜２５を１０〜５０ｎｍ程度の膜厚で成膜する。
【０１５４】
図２２に示されるように、窒化膜２５をエッチバックして、ソース拡散層領域（９、１０ａ、１０ｂ）の上面およびドレイン拡散層領域（３、４）表面を露出させ、柱状シリコン層の側壁およびゲート側壁を窒化膜２５で覆う構造にする。このような構造にすることにより、Ｈｉｇｈ−ｋ膜７が上記窒化膜２５により覆われるので、後工程におけるＨｉｇｈ−ｋ膜７へのウェット処理によるダメージや、不純物注入によるダメージを防ぐことができる。このとき、窒化膜の膜厚は薄すぎると、Ｈｉｇｈ−ｋ膜７へのダメージを完全に防ぎきれず、厚すぎるとゲート側壁に成膜された膜厚分だけ占有面積が増加するので、最適な膜厚を選択する必要がある。なお、ここでは、保護膜として、シリコン窒化膜を用いたが、これ以外にも、保護膜として機能する保護膜であれば、例えば、シリコン窒化膜とシリコン酸化膜の積層構造の膜を用いることもできる。
【０１５５】
図２３に示されるように、レジスト２０によるパターニングを行い、イオン注入等により柱状シリコン層５の上部にＮ＋ソース拡散層９を形成する。
【０１５６】
図２４に示されるように、同様に柱状シリコン層（６ａ、６ｂ）の上部にＰ＋ソース拡散層（１０ａ、１０ｂ）を形成する。
【０１５７】
図２５に示されるように、シリサイド化しない箇所を保護するためのシリコン酸化膜３０を１０〜５０ｎｍ程度の膜厚で形成する。
【０１５８】
図２６に示されるように、リソグラフィーによりレジスト４０をパターニングして、シリサイドを形成するＮ＋拡散層とＰ＋拡散層の境界領域に溝パターンを形成する。
【０１５９】
図２７に示されるように、レジストにより形成された溝底部のシリコン酸化膜３０をエッチングしてドレイン拡散層表面を露出する。
【０１６０】
図２８に示されるように、ＮｉもしくはＣｏ等の金属膜をスパッタし、熱処理を加えることにより、酸化膜を除去した箇所をシリサイド化して、未反応の金属膜を除去することによってＮ＋拡散層とＰ＋拡散層の境界付近のシリサイド層１１を形成する。
【０１６１】
図２９に示されるように、表面を覆う酸化膜３０をウェットエッチにより除去する。
【０１６２】
図３０に示されるように、ライナーシリコン窒化膜１３を成膜し、その後シリコン酸化膜１４を成膜し、ＣＭＰにおいてシリコン酸化膜１４を平坦化する。ライナー窒化膜１３はコンタクト形成時のエッチングストッパーとして使用する。
【０１６３】
図３１に示されるように、平面状シリコン層上のソース拡散層、ゲート上、柱状シリコン層上部のドレイン拡散層上にコンタクト（１５、１６、１６ａ、１６ｂ、１７ａ、１７ｂ）を形成する。
【０１６４】
本実施例においては、Ｎ＋拡散層とＰ＋拡散層を平面状シリコン層２上において直接接続するために、Ｎ＋拡散層とＰ＋拡散層の境界付近をシリサイド化したが、通常コンタクトの底部にはコンタクトのバリアメタルの一部であるＴｉとＳｉが反応したＴｉＳｉ層等のシリサイド層が形成されるため、Ｎ＋拡散層とＰ＋拡散層の境界上に必ずコンタクトが形成される場合には、コンタクト底部に形成されるシリサイド層により平面状シリコン層２上におけるＮ＋拡散層とＰ＋拡散層の直接接続を行うことができるため、シリサイド層１１を形成しなくてもよい。
【０１６５】
本実施例においては、ゲート電極が柱状シリコン層の周囲に自己整合的に所望の膜厚だけ形成することができるため、異なるゲート電極を持つ柱状シリコン層同士を密に配置することが可能になり、回路の占有面積を縮小することができる。また、ゲート配線を形成するために十分なプロセスマージンを持つプロセスを構築することができるので、これまでＳＧＴで課題とされてきたゲート配線の形成が容易になる。
【０１６６】
本実施例に示したインバーター回路においては従来例である図１２８（ｃ）、（ｄ）の場合と同様に、出力電位Ｖｏｕｔ１を基板側に形成しているが、回路内において素子分離を形成する必要がないため、回路占有面積を縮小することができる。また、従来例の図１２８（ｃ）、（ｄ）においてはシリサイドの耐熱性の問題で安定して製造することが困難であるが、本実施例においては、トランジスタを形成した後でシリサイド層１１を平面状シリコン層２上に形成することにより、Ｎ＋拡散層３とＰ＋拡散層４を接続させているので、シリサイドの耐熱性についての問題はない。
【０１６７】
本実施例に示したインバーター回路において素子分離は平面状シリコン層２をエッチングして埋め込み酸化膜層１上で分離することにより形成されるため、容易にリソグラフィーによって決まる最小加工寸法幅の素子分離を形成することができる。したがって、本発明のＳＧＴ構造を用いると、各回路同士を最小寸法の間隔で配置することができるので、チップ面積縮小の効果が大きい。
【０１６８】
また、本実施例においては、平面状シリコン層に形成されるドレイン拡散層上にシリサイド層が形成されており、ドレイン拡散層の抵抗が低下するので、ドレイン拡散層による寄生抵抗の影響が小さくなる。このため、ドレイン拡散層上へのコンタクト数の削減や、ドレイン拡散層の配線層としての使用などが可能になり、レイアウト設計の自由度が大きくなる。
【０１６９】
平面状シリコン層２が厚すぎる場合には、ゲート配線のエッチング時に、平面状シリコン層２の端部における埋め込み酸化膜層１との段差が大きくなり、ゲート配線を所望の形状および寸法にエッチングするのが困難になる。したがって、平面状シリコン層２の膜厚はできるだけ小さいことが望ましい。
【０１７０】
また、本実施例の構造においては、ドレイン拡散層上のシリサイド層１１は平面状シリコン層２の底部まで到達していない。これは、ドレイン拡散層（３，４）とシリサイド層１１の界面の抵抗はソースドレイン寄生抵抗の主要因の一つであるため、ドレイン拡散層とシリサイド層の界面の面積をなるべく大きくするためである。
【０１７１】
ゲート配線を所望の形状および寸法に安定してエッチングするためには、平面状シリコン層２の膜厚は１００ｎｍより薄くすることが好ましいが、シリサイドと拡散層の界面面積を確保しつつ、ゲート加工を容易にするためには、平面状シリコン層２の膜厚は２０〜４０ｎｍであることが、更に好ましい。
【０１７２】
一般に、シリサイド層１１の膜厚は１０ｎｍ〜３０ｎｍ程度であるが、ドレイン拡散層とシリサイド層の界面面積を確実に確保するためには、１０ｎｍ〜２０ｎｍであることが好ましい。
【０１７３】
ゲート電極及び配線の膜厚は、ＳＧＴの集積回路の占有面積を小さくするためにできるだけ小さくすることが好ましいが、ゲート配線のシート抵抗が回路への支障を来たさないためには、最低でも１０ｎｍ程度の膜厚が必要である。したがって、ゲート配線膜厚は１０ｎｍ〜５０ｎｍ程度であることが好ましく、高密度なＳＧＴの集積回路を形成するためには、１０ｎｍ〜３０ｎｍであることが更に好ましい。
【０１７４】
上記の構造は、ドレイン拡散層上のシリサイド層１１が平面状シリコン層２の底部まで到達していないものであったが、ゲート配線露光時のパターニングや、その後のゲート配線エッチング時の段差部におけるエッチングやゲート寸法の制御の容易性を重視し、図４１、４２に示されるように、平面状シリコン層の厚さをできるだけ小さくし（好ましくは、１０〜３０ｎｍ程度）、シリサイド層２１１が埋め込み酸化膜まで形成される構造とすることもできる。
【実施例２】
【０１７５】
本実施例は平面状シリコン層に形成されるドレイン拡散層の全面、および柱状シリコン層上部のソース拡散層においてシリサイド層が形成される構造を持つＳＧＴによりＣＭＯＳインバーターを構成した実施例である。平面状シリコン層に形成されるドレイン拡散層の全面にシリサイド層を形成することにより、ドレイン拡散層の寄生抵抗を低減することができる。また、柱状シリコン層上部のソース拡散層にシリサイド層を形成することによりソース拡散層の寄生抵抗を低減することができる。ドレイン拡散層およびソース拡散層に形成されるシリサイド層は同一工程において自己整合的にドレイン拡散層およびソース拡散層にのみ形成することが可能である。
【０１７６】
図３２は本発明を用いたＣＭＯＳインバーターの等価回路である。以下に、ＣＭＯＳインバーターの回路動作について説明する。入力信号Ｖｉｎ２はＮＭＯＳであるＱｎ２１およびＰＭＯＳであるＱｐ２１およびＱｐ２２の両方のゲートに印加される。Ｖｉｎ２が“１”のとき、ＮＭＯＳであるＱｎ２１はＯＮ状態、ＰＭＯＳであるＱｐ２１およびＱｐ２２はＯＦＦ状態となり、Ｖｏｕｔ２は“０”になる。逆に、Ｖｉｎ２が“０”のとき、ＮＭＯＳであるＱｎ２１はＯＦＦ状態、ＰＭＯＳであるＱｐ２１およびＱｐ２２はＯＮ状態となり、Ｖｏｕｔ２は“１”になる。以上のように、ＣＭＯＳインバーターは入力値であるＶｉｎ２の信号に対して、出力値であるＶｏｕｔ２の信号は反対の値をとるように動作する。
【０１７７】
図３３は本発明を用いたＣＭＯＳインバーターの平面図である。図３４（ａ）、（ｂ）は図３３におけるカットラインＡ−Ａ’とＢ−Ｂ’の断面図である。図３３および図３４を参照して本発明について説明する。
【０１７８】
埋め込み酸化膜層１０１の上に平面状シリコン層１０２が形成され、平面状シリコン層１０２はＮ＋ドレイン拡散層１０３およびＰ＋ドレイン拡散層１０４からなり、Ｎ＋ドレイン拡散層１０３とＰ＋ドレイン拡散層１０４の表面にはドレイン拡散層抵抗を下げるためにシリサイド層１１１が形成され、このシリサイド層１１１によってＮ＋ドレイン拡散層１０３とＰ＋ドレイン拡散層１０４は互いに直接接続されている。このため、Ｎ＋ドレイン拡散層１０３とＰ＋ドレイン拡散層１０４を接続するためのコンタクトや素子分離が必要ないので、インバーターの占有面積を小さくすることができる。また、素子分離は平面状シリコン層１０２を分離するだけで形成することができるので、工程数が少なく、最小加工寸法で素子分離を形成することができる。Ｎ＋ドレイン拡散層１０３に形成される柱状シリコン層１０５によってＮＭＯＳトランジスタＱｎ２１が形成され、Ｐ＋ドレイン拡散層１０４に形成される柱状シリコン層（１０６ａ、１０６ｂ）によってＰＭＯＳトランジスタＱｐ２１およびＱｐ２２が形成されている。柱状シリコン層（１０５、１０６ａ、１０６ｂ）を取り囲むようにＨｆＯ２などのＨｉｇｈ−ｋ膜によりゲート絶縁膜１０７が形成され、それを取り囲むようにＴａＮやＴｉＮなどの金属膜によりゲート電極（１０８、１０８ａ、１０８ｂ）が形成されている。ＮＭＯＳを形成する柱状シリコン層１０５の上部にＮ＋ソース拡散層１０９が、ＰＭＯＳを形成する柱状シリコン層（１０６ａ、１０６ｂ）の上部にＰ＋ソース拡散層（１１０ａ、１１０ｂ）が形成され、ソース拡散層（１０９、１１０ａ、１１０ｂ）上にはシリサイド膜１１２が形成されている。これらの素子を覆うようにコンタクトストッパーとしてシリコン窒化膜１１３が形成され、さらにシリコン窒化膜１１３上に層間シリコン酸化膜１１４が形成され、平坦化されたシリコン酸化膜１１４を貫通するようにコンタクト（１１５、１１６、１１６ａ、１１６ｂ、１１７ａ、１１７ｂ）が形成されている。なお、シリコン窒化膜１１３に応力を持たせることにより、柱状シリコン層のチャネル部に応力を加え、モビリティーを向上させることができる。特に、ＮＭＯＳ上には引っ張り応力を持つシリコン窒化膜を、ＰＭＯＳ上には圧縮応力を持つシリコン窒化膜を別々に形成することにより、ＮＭＯＳとＰＭＯＳにおいて共にモビリティーを向上させることも可能である。
【０１７９】
Ｎ＋ドレイン拡散層１０３とＰ＋ドレイン拡散層１０４の境界に形成されたコンタクト１１５は配線層を通して出力端子Ｖｏｕｔ２に接続され、Ｑｎ２１を形成する柱状シリコン層１０５の上部に形成されたコンタクト１１６は配線層を通して接地電位Ｖｓｓ２に接続され、Ｑｐ２１およびＱｐ２２を形成する柱状シリコン層（１０６ａ、１０６ｂ）の上部に形成されたコンタクト（１１６ａ、１１６ｂ）は配線層を通して電源電位Ｖｃｃ２に接続され、柱状シリコン層１０５を取り囲むゲート電極から延在するゲート配線１０８ｃ上に形成されるコンタクト１１７ａおよび柱状シリコン層（１０６ａ、１０６ｂ）を取り囲むゲート電極から延在するゲート配線１０８ｄ上に形成されるコンタクト１１７ｂは配線層を通して入力端子Ｖｉｎ２に接続されることによりインバーターを形成する。
【０１８０】
上記柱状シリコン層のチャネル部は不純物がドープされていないか、不純物濃度が１ｅ-17ｃｍ-3以下であることが好ましい。不純物濃度がこれ以上高くなると不純物の統計的
なゆらぎによるトランジスタの特性バラつきが大きくなるためである。トランジスタのしきい値調整はゲート材料の仕事関数を調整すること等により行うことができる。なお、Ｈｉｇｈ−ｋ膜はシリコン酸化膜やシリコン窒化膜などでもよく、金属ゲート電極はシリサイド化されたポリシリコン膜でもよい。
【０１８１】
柱状シリコン層底部のドレイン拡散層領域（１０３、１０４）が埋め込み酸化膜層１０１まで形成されるように不純物分布を設定し、トランジスタ動作時に柱状シリコン層内部が完全に空乏化するように柱状シリコン層の寸法や、不純物濃度を設定することが好ましい。上記のようにドレイン拡散層領域（１０３，１０４）の不純物分布を設定することにより、その動作状態によらず柱状シリコン層内部はフローティングボディ構造になり、また上記のように柱状シリコン層の寸法や不純物濃度を設定することにより、トランジスタ動作時には柱状シリコン層内部は完全空乏化するため、柱状シリコン内部の電界が緩和され、モビリティーを向上することができる。また、ドレイン拡散層領域（１０３、１０４）の不純物を埋め込み酸化膜１０１まで拡散させることによって、ドレイン拡散層容量の底面成分が大幅に減少し、トータルのドレイン拡散層の寄生容量を低減することができる。なお、不純物は柱状シリコン層の底部を覆うように拡散されていてもよい。
【０１８２】
ゲートへのコンタクト（１１７ａ、１１７ｂ）を埋め込み酸化膜上に形成されたゲート配線（１０８ｃ、１０８ｄ）上に形成することにより、ドレイン拡散層（１０３、１０４）とゲートの対向面積を減らすことができるため、ゲート−ドレイン間の寄生容量を低減することができる。図３３のレイアウトにおいては、ゲート配線とドレイン拡散層（１０３、１０４）との対向面積を低減するために、ゲート配線（１０８ｃ，１０８ｄ）へのコンタクト（１１７ａ，１１７ｂ）をＮＭＯＳとＰＭＯＳにおいて別々に埋め込み酸化膜１０１上に形成している。
【０１８３】
ドレイン拡散層上に形成されたコンタクト１１５は、Ｎ＋拡散層１０３とＰ＋拡散層１０４との境界に形成されるのが好ましい。この理由は、Ｎ＋拡散層とＰ＋拡散層との境界から柱状シリコン層（１０５、１０６ａ）までの間には、柱状シリコン層と注入領域間の重ね合わせマージン分の距離を設ける必要があるが、境界上にコンタクトを形成することにより、このスペースを有効に活用することができるためである。このため、インバーター回路の占有面積を縮小することができる。
【０１８４】
以下に本発明の半導体装置を形成するための製造方法の一例を図３５〜図３９を参照して説明する。各図において（ａ）は平面図、（ｂ）はＡ−Ａ’間の断面図を示している。
【０１８５】
ゲート形成後までは実施例１の製造工程と同一であるので、ゲート形成後の工程について以下に示す。
【０１８６】
図３５に示されるように、シリコン窒化膜１２５を１０〜５０ｎｍ程度成膜する。
【０１８７】
図３６に示されるように、窒化膜１２５をエッチバックして、ソース拡散層領域（１０９、１１０ａ、１１０ｂ）の上面およびドレイン拡散層領域（１０３、１０４）表面を露出させ、柱状シリコン層の側壁およびゲート側壁を窒化膜１２５で覆う。この構造により以下の効果が生じる。
【０１８８】
第１に、ゲート電極（１０８、１０８ａ、１０８ｂ）と柱状シリコン層上部、およびゲート電極（１０８、１０８ａ、１０８ｂ）とドレイン拡散層（１０３、１０４）が窒化膜１２５により分離されるため、過剰に形成されたシリサイドによるゲート電極と柱状シリコン層上部間のショート、およびゲート電極とドレイン拡散層間のショートを防止できる。
【０１８９】
第２に、柱状シリコン上部の側壁を窒化膜で覆うことにより、図３８のシリサイド化工程において、柱状シリコン層の側壁から過剰にシリサイド化するのを防ぐことができる。柱状シリコン層上部においてシリサイド層が過剰に形成され、シリサイド層がソース拡散層の接合部に近づくと、接合リークを増加させる要因になるため、シリサイド層が過剰に形成されないよう制御する必要がある。
【０１９０】
第３に、次工程のイオン注入時において、Ｈｉｇｈ−ｋ膜１０７が上記窒化膜１２５により覆われるので、後工程におけるＨｉｇｈ−ｋ膜へのウェット処理によるダメージや、不純物注入によるダメージを防ぐことができる。
【０１９１】
したがって、この保護のためのシリコン窒化膜の形成工程は、過剰なシリサイド化防止とダメージ防止の目的を含むので、その一方の過剰なシリサイド化を防止のために、後述のイオン注入工程の後且つソースドレイン表面のシリサイド化工程の前に行うこともできる。
【０１９２】
このシリコン窒化膜１２５がシリコン酸化膜である場合には、洗浄・剥離工程やシリサイド前処理に使用されるフッ酸によりウェットエッチされてしまうので、シリコン窒化膜のようにフッ酸に溶けない膜であることが好ましい。また、窒化膜の膜厚は薄すぎると、Ｈｉｇｈ−ｋ膜１０７を完全に保護することができなく、厚すぎると、ゲート側壁に成膜された膜厚分だけ占有面積が増加する。なお、ここでは、保護膜として、シリコン窒化膜を用いたが、これ以外にも、保護膜として機能する保護膜であれば、例えば、シリコン窒化膜とシリコン酸化膜の積層構造の膜を用いることもできる。
【０１９３】
図３７に示されるように、レジストによるパターニングを行い、イオン注入等により柱状シリコン層１０５の上部にＮ＋ソース拡散層１０９を形成する。同様に柱状シリコン層（１０６ａ、１０６ｂ）の上部にＰ＋ソース拡散層（１１０ａ、１１０ｂ）を形成する。
【０１９４】
図３８に示されるように、ＮｉもしくはＣｏ等の金属膜をスパッタし、熱処理を加えることでソースドレイン表面をシリサイド化して、未反応の金属膜を除去することによってドレイン拡散層（１０３、１０４）上のシリサイド層１１１、およびソース拡散層（１０９，１１０ａ，１１０ｂ）上のシリサイド層１１２を形成する。
【０１９５】
図３９に示されるように、ライナーシリコン窒化膜１１３を成膜し、その後シリコン酸化膜１１４を成膜し、ＣＭＰにおいてシリコン酸化膜１１４を平坦化する。続いて、平面状シリコン層上のソース拡散層、ゲート上、柱状シリコン層上部のドレイン拡散層上にコンタクト（１１５、１１６、１１６ａ、１１６ｂ、１１７ａ、１１７ｂ）を形成する。ここで、ライナー窒化膜１１３はコンタクト形成時のエッチングストッパーとして使用する。
【０１９６】
本実施例においては、ゲート電極が柱状シリコン層の周囲に自己整合的に所望の膜厚だけ形成することができるため、異なるゲート電極を持つ柱状シリコン層同士を密に配置することが可能になり、回路の占有面積を縮小することができる。また、ゲート配線を形成するために十分なプロセスマージンを持つプロセスを構築することができるので、これまでＳＧＴで課題とされてきたゲート配線の形成が容易になる。
【０１９７】
また、本実施例においては、平面状シリコン層に形成されるドレイン拡散層上の全面にシリサイド層が形成されており、ドレイン拡散層の抵抗が著しく低下するので、ドレイン拡散層による寄生抵抗の影響が非常に小さくなる。このため、ドレイン拡散層上へのコンタクト数の削減や、ドレイン拡散層の配線層としての使用などが可能になり、レイアウト設計の自由度が大きくなる。
【実施例３】
【０１９８】
本実施例は柱状シリコン層上部に形成されるコンタクトが複数の柱状シリコン層で共有される構造を持つＳＧＴの実施例である。
【０１９９】
図４３は本発明を用いたＣＭＯＳインバーターの等価回路である。ＣＭＯＳインバーターの回路動作は実施例２と同様であるので、ここでは省略する。
【０２００】
図４４は本発明を用いたＣＭＯＳインバーターの平面図である。図４５（ａ）、（ｂ）は図４４におけるカットラインＡ−Ａ’とＢ−Ｂ’の断面図である。
【０２０１】
本実施例において実施例２と異なる点は、本実施例においてはＰＭＯＳであるＱｐ４１、Ｑｐ４２を形成している隣接する２つの柱状シリコン層（３０６ａ、３０６ｂ）上部のソース拡散層が共通の長方形コンタクト３１６ｃにより接続されている点である。特に、隣接する柱状シリコン層の間隔が最小コンタクト寸法より小さい場合には、すべての柱状シリコン層上部に通常のコンタクトを形成することは困難であるが、この方法により容易にコンタクトを形成することができる。その他の構成については実施例２の場合と同様であるので、ここでは省略する。
【実施例４】
【０２０２】
本実施例においては、ゲート配線へのコンタクトの形成方法を変更することによって、ＣＭＯＳインバーターの占有面積を縮小したレイアウトを示す。
【０２０３】
図４６に本実施例におけるＣＭＯＳインバーターの平面図を示す。図４６（ａ）では、ＮＭＯＳであるＱｎ５１とＰＭＯＳであるＱｐ５１およびＱｐ５２のゲート４０８および４０８ａ、４０８ｂをゲート配線４０８ｅにより接続して、ゲートへのコンタクトを削減することにより、インバーターの占有面積を縮小している。さらに、ドレイン拡散層とゲートの寄生容量を低減するために、ゲート配線４０８ｅと平面状シリコン層４０２の対向面積がなるべく小さくなるように、ゲート配線４０８ｅは埋め込み酸化膜４０１上に形成されるように平面状シリコン層４０２の形状を変更している。
【０２０４】
図４６（ｂ）では、ゲートへのコンタクト４６７ｃをゲート配線４５８ｅ上に形成することにより、さらにインバーターの占有面積を縮小している。
【実施例５】
【０２０５】
本実施例は、柱状シリコン層上部に形成されるソース拡散層とゲート電極への接続を同一のコンタクトにより構成するＳＧＴについてのものであり、Ｅ型ＮＭＯＳインバーターを例に説明する。
【０２０６】
図４７は本発明を用いたＥ型ＮＭＯＳインバーターの等価回路図である。以下に、Ｅ型ＮＭＯＳインバーターの動作回路について説明する。負荷ＮＭＯＳであるＱL1のゲートとソースが互いに接続されている。入力信号Ｖｉｎ６はドライバＮＭＯＳであるＱD1のゲートに印加される。Ｖｉｎ６が“１”のとき、ドライバＮＭＯＳであるＱD1はＯＮ状態、負荷ＮＭＯＳであるＱL1もＯＮ状態となるが、ドライバＮＭＯＳであるＱD1の駆動能力のほうが大きいため、Ｖｏｕｔ６は“０”になる。逆に、Ｖｉｎ６が“０”のとき、ドライバＮＭＯＳであるＱD1はOＦＦ状態、負荷ＮＭＯＳであるＱL1はＯＮ状態となり、Ｖｏｕｔ６は“１”になる。以上のように、Ｅ型ＮＭＯＳインバーターは入力値であるＶｉｎ６の信号に対して、出力値であるＶｏｕｔ６の信号は反対の値をとるように動作する。
【０２０７】
図４８は本発明を用いたＥ型ＮＭＯＳインバーターの平面図の一例である。図４９（ａ）、（ｂ）は図４８におけるカットラインＡ−Ａ’とＢ−Ｂ’の断面図である。図４８および図４９を参照して本発明について説明する。
【０２０８】
埋め込み酸化膜層５０１上に平面状シリコン層５０２が形成され、平面状シリコン層５０２はＮ＋ドレイン拡散層５０３からなり、Ｎ＋ドレイン拡散層５０３の表面にはドレイン拡散層抵抗を下げるためにシリサイド層５１１が形成されている。Ｎ＋ドレイン拡散層５０３上に形成される柱状シリコン層５０５によってＮＭＯＳ駆動トランジスタＱD1が形成され、同様にＮ＋ドレイン拡散層５０３上に形成される柱状シリコン層５０６によってＮＭＯＳ負荷トランジスタＱL1が形成されている。柱状シリコン層（５０５、５０６）を取り囲むようにＨｆＯ2などのＨｉｇｈ−ｋ膜によりゲート絶縁膜５０７が形成され、ＴａＮやＴｉＮなどの金属膜によりゲート電極（５０８ａ、５０８ｂ）が形成されている。
駆動ＮＭＯＳを形成する柱状シリコン層５０５の上部にＮ＋ソース拡散層５０９ａが、負荷ＮＭＯＳを形成する柱状シリコン層５０６の上部にＮ＋ソース拡散層５０９ｂが形成される。それぞれのソース拡散層上にはシリサイド膜５１２が形成されている。これらの素子を覆うようにコンタクトストッパーとしてシリコン窒化膜５１３が形成され、さらにシリコン窒化膜５１３上に層間シリコン酸化膜５１４が形成され、平坦化されたシリコン酸化膜５１４を貫通するようにコンタクト（５１５、５１６、５１７ａ、５２７、）が形成されている。
【０２０９】
駆動ＮＭＯＳであるＱD1のゲートに接続するコンタクト５１７ａは配線層を通じて入力端子Ｖｉｎ６に接続され、駆動ＮＭＯＳであるＱD1を形成する柱状シリコン層５０５の上部に形成されたコンタクト５１６は配線層を通じて接地電位Ｖｓｓ６に接続され、負荷ＮＭＯＳであるＱL1のゲート配線５０８ｃと柱状シリコン層上部のソース拡散層５０９ｂには同一のコンタクト５２７により配線層を通じて電源電位Ｖｃｃ６に接続される。また、ドレインＮ＋拡散層５０３に形成されるコンタクト５１５が出力端子Ｖｏｕｔ６に接続されることにより、Ｅ型ＮＭＯＳインバーターが形成される。
【０２１０】
上記の例では、Ｎ＋ドレイン拡散層５０３の表面の全面にシリサイド層５１１が形成されているが、シリサイド層５１１は、Ｎ＋ドレイン拡散層５０３の表面の一部（駆動トランジスタＱD1と負荷トランジスタＱL1の間）に形成することもできる。
【０２１１】
本実施例の半導体装置を形成するための製造方法は、実施例１、２と同様であるので省略する。
【０２１２】
本実施例においては、負荷ＮＭＯＳであるＱL1のゲート電極から延在するゲート配線５０８ｃと柱状シリコン層上部のソース拡散層５０９ｂへのコンタクトを同一の共通コンタクト５２７にて形成している。このため、コンタクトの数を削減することができ、インバーター等の面積を縮小することができる。
【０２１３】
また、本実施例においては、平面状シリコン層に形成されるドレイン拡散層上にシリサイド層が形成されており、ドレイン拡散層の抵抗が低下するので、ドレイン拡散層による寄生抵抗の影響が小さくなる。このため、ドレイン拡散層上へのコンタクト数の削減や、ドレイン拡散層の配線層としての使用などが可能になり、レイアウト設計の自由度が大きくなる。
【０２１４】
なお、本実施例においては、Ｅ型ＮＭＯＳインバーターにおけるゲート配線とソース拡散層への共通コンタクトの例を取り上げたが、上記の共通コンタクトはＥ型ＮＭＯＳインバーターに限定されるものではなく、通常のＣＭＯＳを用いた回路においても用いることができる。
【実施例６】
【０２１５】
本実施例は、柱状シリコン層底部に形成されるドレイン拡散層とゲート電極への接続を同一のコンタクトにより構成するＳＧＴについてのものであり、Ｄ型ＮＭＯＳインバーターを例に説明する。
【０２１６】
図５０は本発明を用いたＤ型ＮＭＯＳインバーターの等価回路図である。以下に、Ｄ型ＮＭＯＳインバーターの動作回路について説明する。負荷ＮＭＯＳであるＱL2はディプリーション型のトランジスタであり、そのドレインとゲートが互いに接続されている。入力信号Ｖｉｎ７はドライバＮＭＯＳであるＱD2のゲートに印加される。Ｖｉｎ７が“１”のとき、ドライバＮＭＯＳであるＱD2はＯＮ状態、負荷ＮＭＯＳであるＱL2もＯＮ状態となるが、ドライバＮＭＯＳであるＱD2のほうが駆動能力が高いため、Ｖｏｕｔ７は“０”になる。逆に、Ｖｉｎ７が“０”のとき、ドライバＮＭＯＳであるＱD2はOＦＦ状態、負荷ＮＭＯＳであるＱL2はＯＮ状態となり、Ｖｏｕｔ７は“１”になる。以上のように、Ｄ型ＮＭＯＳインバーターは入力値であるＶｉｎ７の信号に対して、出力値であるＶｏｕｔ７の信号は反対の値をとるように動作する。
【０２１７】
図５１は本発明を用いたＤ型ＮＭＯＳインバーターの平面図の一例である。図５２（ａ）、（ｂ）は図５１におけるカットラインＡ−Ａ’とＢ−Ｂ’の断面図である。図５１および図５２を参照して本発明について説明する。
【０２１８】
埋め込み酸化膜層６０１上に平面状シリコン層６０２が形成され、平面状シリコン層６０２はＮ＋ドレイン拡散層６０３からなり、Ｎ＋ドレイン拡散層６０３の表面にはドレイン拡散層抵抗を下げるためにシリサイド層６１１が形成されている。Ｎ＋ドレイン拡散層６０３上に形成される柱状シリコン層６０５によってＮＭＯＳ駆動トランジスタＱD2が形成され、同様にＮ＋ドレイン拡散層６０３上に形成される柱状シリコン層６０６によってＮＭＯＳ負荷トランジスタＱL2が形成されている。柱状シリコン層（６０５、６０６）を取り囲むようにＨｆＯ2などのＨｉｇｈ−ｋ膜によりゲート絶縁膜６０７が形成され、それを取り囲むようにＴａＮやＴｉＮなどの金属膜によりゲート電極（６０８ａ、６０８ｂ）が形成されている。駆動ＮＭＯＳを形成する柱状シリコン層６０５の上部にＮ＋ソース拡散層６０９ａが、負荷ＮＭＯＳを形成する柱状シリコン層６０６の上部にＮ＋ソース拡散層６０９ｂが形成される。それぞれのソース拡散層上にはシリサイド膜６１２が形成されている。これらの素子を覆うようにコンタクトストッパーとしてシリコン窒化膜６１３が形成され、さらにシリコン窒化膜６１３上に層間シリコン酸化膜６１４が形成され、平坦化されたシリコン酸化膜６１４を貫通するようにコンタクト（６１６、６１６ａ、６１７ａ、６１２８）が形成されている。
【０２１９】
駆動ＮＭＯＳであるＱD2のゲートに接続するコンタクト６１７ａは配線層を通じて入力端子Ｖｉｎ７に接続され、駆動ＮＭＯＳであるＱD2を形成する柱状シリコン層６０５の上部に形成されたコンタクト６１６は配線層を通じて接地電位Ｖｓｓ７に接続され、負荷ＮＭＯＳであるＱL2のゲート配線６０８ｃとドレイン拡散層６０３には同一のコンタクト６２８により出力端子Ｖｏｕｔ７に接続される。また、負荷ＮＭＯＳを形成する柱状シリコン層上部のソースＮ＋拡散層６０９ｂに形成されるコンタクト６１６ａが電源電位Ｖｃｃ７に接続されることにより、Ｄ型ＮＭＯＳインバーターが形成される。
【０２２０】
上記の例では、Ｎ＋ドレイン拡散層６０３の表面の全面にシリサイド層６１１が形成されているが、シリサイド層６１１は、Ｎ＋ドレイン拡散層６０３の表面の一部（駆動トランジスタＱD2と負荷トランジスタＱL2の間）に形成することもできる。
【０２２１】
本実施例の半導体装置を形成するための製造方法は、実施例１、２と同様であるので省略する。
【０２２２】
本実施例においては、負荷ＮＭＯＳであるＱL2のゲート電極から延在するゲート配線６０８ｃとドレイン拡散層６０３へのコンタクトを同一の共通コンタクト６２８にて形成している。このため、コンタクトの数を削減することができ、インバーター等の面積を縮小することができる。
【０２２３】
また、本実施例においては、平面状シリコン層に形成されるドレイン拡散層上にシリサイド層が形成されており、ドレイン拡散層の抵抗が低下するので、ドレイン拡散層による寄生抵抗の影響が小さくなる。このため、ドレイン拡散層上へのコンタクト数の削減や、ドレイン拡散層の配線層としての使用などが可能になり、レイアウト設計の自由度が大きくなる。
【０２２４】
なお、本実施例においては、Ｄ型ＮＭＯＳインバーターにおけるゲート配線とドレイン拡散層への共通コンタクトの例を取り上げたが、上記の共通コンタクトはＤ型ＮＭＯＳインバーターに限定されるものではなく、通常のＣＭＯＳを用いた回路においても用いることができる。
【実施例７】
【０２２５】
本実施例は、ゲート形成工程を簡略化することができる実施例について示す。
【０２２６】
図５３は本発明を用いたＣＭＯＳインバーターの等価回路である。ＣＭＯＳインバーターの回路動作は実施例２と同様であるので、ここでは省略する。
【０２２７】
図５４は本発明を用いたＣＭＯＳインバーターの平面図である。図５５（ａ）、（ｂ）は図５４におけるカットラインＡ−Ａ’とＢ−Ｂ’の断面図である。本実施例においては、柱状シリコン層を取り囲むゲート電極（７０８、７０８ａ、７０８ｂ）とこれらのゲート電極より延在するゲート配線（７０８ｃ、７０８ｄ）の上面の高さが同一である特徴を持つ。すなわち、ゲート電極とゲート配線が一体的に形成され、その一体的に形成されたゲート電極およびゲート配線の上面全面が基板に平行な面に形成されている。本実施例においては、ゲート形成工程における製造工程数を減らすことができ、製造時のゲート配線の形成が容易になる。図５４および図５５を参照して本発明について説明する。
【０２２８】
埋め込み酸化膜層７０１の上に平面状シリコン層７０２が形成され、平面状シリコン層７０２はＮ＋ドレイン拡散層７０３およびＰ＋ドレイン拡散層７０４からなり、Ｎ＋ドレイン拡散層７０３とＰ＋ドレイン拡散層７０４の表面にはドレイン拡散層抵抗を下げるためにシリサイド層７１１が形成され、このシリサイド層７１１によってＮ＋ドレイン拡散層７０３とＰ＋ドレイン拡散層７０４は互いに直接接続されている。このため、Ｎ＋ドレイン拡散層７０３とＰ＋ドレイン拡散層７０４を接続するためのコンタクトや素子分離が必要ないので、インバーターの占有面積を小さくすることができる。また、素子分離は平面状シリコン層７０２を分離するだけで形成することができるので、工程数が少なく、最小加工寸法で素子分離を形成することができる。Ｎ＋ドレイン拡散層７０３に形成される柱状シリコン層７０５によってＮＭＯＳトランジスタＱｎ８１が形成され、Ｐ＋ドレイン拡散層７０４に形成される柱状シリコン層（７０６ａ、７０６ｂ）によってＰＭＯＳトランジスタＱｐ８１およびＱｐ８２が形成されている。柱状シリコン層（７０５、７０６ａ、７０６ｂ）を取り囲むようにＨｆＯ2などのＨｉｇｈ−ｋ膜によりゲート絶縁膜７０７が形成され、それを取り囲むようにＴａＮやＴｉＮなどの金属膜によりゲート電極（７０８、７０８ａ、７０８ｂ）が形成されている。ＮＭＯＳを形成する柱状シリコン層７０５の上部にＮ＋ソース拡散層７０９が、ＰＭＯＳを形成する柱状シリコン層（７０６ａ、７０６ｂ）の上部にＰ＋ソース拡散層（７１０ａ、７１０ｂ）が形成され、ソース拡散層（７０９、７１０ａ、７１０ｂ）上にはシリサイド膜７１２が形成されている。これらの素子を覆うようにコンタクトストッパーとしてシリコン窒化膜７１３が形成され、さらにシリコン窒化膜７１３上に層間シリコン酸化膜７１４が形成され、平坦化されたシリコン酸化膜７１４を貫通するようにコンタクト（７１５、７１６、７１６ａ、７１６ｂ、７１７ａ、７１７ｂ）が形成されている。なお、シリコン窒化膜７１３に応力を持たせることにより、柱状シリコン層のチャネル部に応力を加え、モビリティーを向上させることができる。特に、ＮＭＯＳ上には引っ張り応力を持つシリコン窒化膜を、ＰＭＯＳ上には圧縮応力を持つシリコン窒化膜を別々に形成することにより、ＮＭＯＳとＰＭＯＳにおいて共にモビリティーを向上させることも可能である。
【０２２９】
Ｎ＋ドレイン拡散層７０３とＰ＋ドレイン拡散層７０４の境界に形成されたコンタクト７１５は配線層を通して出力端子Ｖｏｕｔ８に接続され、Ｑｎ８１を形成する柱状シリコン層７０５の上部に形成されたコンタクト７１６は配線層を通して接地電位Ｖｓｓ８に接続され、Ｑｐ８１およびＱｐ８２を形成する柱状シリコン層（７０６ａ、７０６ｂ）の上部に形成されたコンタクト（７１６ａ、７１６ｂ）は配線層を通して電源電位Ｖｃｃ８に接続され、柱状シリコン層７０５を取り囲むゲート電極から延在するゲート配線７０８ｃ上に形成されるコンタクト７１７ａおよび柱状シリコン層（７０６ａ、７０６ｂ）を取り囲むゲート電極から延在するゲート配線７０８ｄ上に形成されるコンタクト７１７ｂは配線層を通して入力端子Ｖｉｎ８に接続されることによりインバーターを形成する。
【０２３０】
以下に本発明の半導体装置を形成するための製造方法の一例を図５６〜図６９を参照して説明する。各図において（ａ）はＡ−Ａ’間の平面図、（ｂ）は断面図を示している。
【０２３１】
ゲート絶縁膜の成膜工程までは実施例２の製造工程と同一であるので、ゲート導電膜の成膜工程より以下に示す。
【０２３２】
図５６に示されるように、ゲート絶縁膜としてＨｆＯ2などのＨｉｇｈ−ｋ膜７０７をＣＶＤ法もしくはＡＬＤ法により１〜５ｎｍ程度の厚さで成膜した後、ゲート導電膜としてＴｉＮやＴａＮなどの金属膜７２９を１００〜４００ｎｍ程度の厚さで成膜する。成膜においては、被覆性が要求される初期段階においては、ＣＶＤ法やＡＬＤ法によって成膜を行い、その後成膜レートの早いスパッタにより成膜を行うことにより効率よく成膜を行うことができる。
【０２３３】
図５７に示されるように、ＣＭＰによりゲート導電膜７２９を平坦化する。ゲート上部をＣＭＰによって平坦化することにより、良好なゲート形状を実現でき、ゲート長のバラつきを抑制することができる。また、柱状シリコン層上部の窒化膜７１８にてＣＭＰをストップする。窒化膜７１８をＣＭＰストッパーとして使用することにより、再現性よくＣＭＰ研磨量を制御することができる。なお、ＣＭＰのストッパー膜としては、シリコン窒化膜以外にも、ＣＭＰのストッパー膜として機能するものであれば、他の膜を使用することもできる。
【０２３４】
図５８に示されるように、ゲート長を決定するために、ゲート導電膜７２９をエッチバックする。
【０２３５】
図５９に示されるように、シリコン窒化膜７２２を成膜する。
【０２３６】
図６０に示されるように、シリコン窒化膜７２２をエッチバックして、メタルゲートの上部にシリコン窒化膜サイドウォール７２３を形成する。このシリコン窒化膜サイドウォールを形成することにより、ゲート上に残るシリコン窒化膜サイドウォール７２３の膜厚分のゲート電極を柱状シリコン層の周囲に自己整合的に形成することができるので、所望のゲート電極膜厚になるように、シリコン窒化膜７２３の膜厚とエッチバック量を調整する。なお、ここでは、サイドウォール用の保護膜として、シリコン窒化膜を用いたが、これ以外にも、サイドウォール用の保護膜として機能する保護膜であれば、例えば、シリコン酸化膜のようなものも用いることができる。
【０２３７】
図６１に示されるように、レジストまたは多層レジストを塗布し、リソグラフィーによりゲート配線パターンをレジスト７２４により形成する。
【０２３８】
図６２に示されるように、レジストマスクを用いて、ゲート底部およびゲート下のＨｉｇｈ−ｋ膜を反応性イオンエッチングによりエッチングする。これによりゲート電極（７０８、７０８ａ、７０８ｂ）及びゲート配線（７０８ｃ、７０８ｄ）が形成される。
【０２３９】
図６３に示されるように、柱状シリコン上部のシリコン窒化膜７１８およびシリコン窒化膜サイドウォール７２３をウェット処理により除去する。
【０２４０】
図６４に示されるように、シリコン窒化膜７２５を１０〜５０ｎｍ程度成膜する。
【０２４１】
図６５に示されるように、シリコン窒化膜７２５をエッチバックして、柱状シリコン層上面および平面状シリコン層上面を露出させて、柱状シリコン層上部の側壁およびゲート側壁をシリコン窒化膜７２５で覆う構造にする。この構造により以下の効果が生じる。
【０２４２】
第１に、ゲート電極（７０８、７０８ａ、７０８ｂ）と柱状シリコン層上部、およびゲート電極（７０８、７０８ａ、７０８ｂ）とドレイン拡散層（７０３、７０４）が窒化膜７２５により分離されるため、過剰に形成されたシリサイドによるゲート電極と柱状シリコン層上部間のショート、およびゲート電極とドレイン拡散層間のショートを防止できる。
【０２４３】
第２に、柱状シリコン上部の側壁を窒化膜で覆うことにより、図６７のシリサイド化工程において、柱状シリコン層の側壁から過剰にシリサイド化するのを防ぐことができる。柱状シリコン層上部においてシリサイド層が過剰に形成され、シリサイド層がソース拡散層の接合部に近づくと、接合リークを増加させる要因になるため、シリサイド層が過剰に形成されないよう制御する必要がある。
【０２４４】
第３に、次工程のイオン注入時において、Ｈｉｇｈ−ｋ膜７０７が上記窒化膜７２５により覆われるので、後工程におけるＨｉｇｈ−ｋ膜へのウェット処理によるダメージや、不純物注入によるダメージを防ぐことができる。
【０２４５】
また、このシリコン窒化膜７２５がシリコン酸化膜である場合には、洗浄・剥離工程やシリサイド前処理に使用されるフッ酸によりウェットエッチされてしまうので、シリコン窒化膜のようにフッ酸に溶けない膜であることが好ましい。また、窒化膜の膜厚は薄すぎると、Ｈｉｇｈ−ｋ膜を完全に保護することができなく、厚すぎると、ゲート側壁に成膜された膜厚分だけ占有面積が増加する。なお、ここでは、保護膜として、シリコン窒化膜を用いたが、これ以外にも、保護膜として機能する保護膜であれば、例えば、シリコン窒化膜とシリコン酸化膜の積層構造の膜を用いることもできる。
【０２４６】
図６６に示されるように、イオン注入等により、柱状シリコン層７０５の上部にＮ＋ソース拡散層７０９を形成する。同様に柱状シリコン層（７０６ａ、７０６ｂ）の上部にＰ＋ソース拡散層（７１０ａ、７１０ｂ）を形成する。
【０２４７】
図６７に示されるように、ＮｉもしくはＣｏ等の金属膜をスパッタし、熱処理を加えることでソースドレイン表面をシリサイド化して、未反応の金属膜を除去することによってドレイン拡散層（７０３、７０４）上のシリサイド層７１１、およびソース拡散層（７０９、７１０ａ、７１０ｂ）上のシリサイド層７１２を形成する。
【０２４８】
図６８に示されるように、ライナーシリコン窒化膜７１３を成膜し、その後シリコン酸化膜７１４を成膜し、ＣＭＰにおいてシリコン酸化膜を平坦化する。ライナー窒化膜はコンタクト形成時のエッチングストッパーとして使用する。
【０２４９】
図６９に示されるように、平面状シリコン層上のソース拡散層、ゲート上、柱状シリコン層上部のドレイン拡散層上にコンタクト（７１５、７１６、７１６ａ、７１６ｂ、７１７ａ、７１７ｂ）を形成する。
【０２５０】
上記のように本実施例においては、ゲート形成工程における製造工程数を減らすことができ、製造時のゲート配線の形成が容易になる。
【実施例８】
【０２５１】
本実施例はゲート電極およびゲート配線と柱状シリコン層底部のドレイン拡散層間の寄生容量を低減するＳＧＴの実施例について示す。
【０２５２】
図７０は本発明を用いたＣＭＯＳインバーターの等価回路である。ＣＭＯＳインバーターの回路動作は実施例２と同様であるので、ここでは省略する。
【０２５３】
図７１は本発明を用いたＣＭＯＳインバーターの平面図である。図７２（ａ）、（ｂ）は図７１におけるカットラインＡ−Ａ’とＢ−Ｂ’の断面図である。本実施例においては、ゲート電極（８０８、８０８ａ、８０８ｂ）やゲート配線（８０８ｃ、８０８ｄ）とドレイン拡散層（８０３、８０４）との間にシリコン酸化膜８２０が存在する特徴を持つ。この構造により、ゲート電極やゲート配線とドレイン拡散層間の絶縁膜が厚くなるため、ゲートとドレイン拡散層との寄生容量が減少する。特に、ゲート絶縁膜としてＨｉｇｈ−ｋ膜が使われる場合には、Ｈｉｇｈ−ｋ膜の比誘電率が大きいためゲートとドレイン拡散層間の寄生容量は大きくなる。このため、Ｈｉｇｈ−ｋ膜と比べて比誘電率の低いシリコン酸化膜をゲート配線とドレイン拡散層間に挿入することにより寄生容量を大きく低減することができる。図７１および図７２を参照して本発明について説明する。
【０２５４】
埋め込み酸化膜層８０１の上に平面状シリコン層８０２が形成され、平面状シリコン層８０２はＮ＋ドレイン拡散層８０３およびＰ＋ドレイン拡散層８０４からなり、Ｎ＋ドレイン拡散層８０３とＰ＋ドレイン拡散層８０４の表面にはドレイン拡散層抵抗を下げるためにシリサイド層８１１が形成され、このシリサイド層８１１によってＮ＋ドレイン拡散層８０３とＰ＋ドレイン拡散層８０４は互いに直接接続されている。このため、Ｎ＋ドレイン拡散層８０３とＰ＋ドレイン拡散層８０４を接続するためのコンタクトや素子分離が必要ないので、インバーターの占有面積を小さくすることができる。また、素子分離は平面状シリコン層８０２を分離するだけで形成することができるので、工程数が少なく、最小加工寸法で素子分離を形成することができる。Ｎ＋ドレイン拡散層８０３上に形成される柱状シリコン層８０５によってＮＭＯＳトランジスタＱｎ９１が形成され、Ｐ＋ドレイン拡散層８０４上に形成される柱状シリコン層（８０６ａ、８０６ｂ）によってＰＭＯＳトランジスタＱｐ９１およびＱｐ９２が形成されている。柱状シリコン層（８０５、８０６ａ、８０６ｂ）を取り囲むようにＨｆＯ2などのＨｉｇｈ−ｋ膜によりゲート絶縁膜８０７が形成され、それを取り囲むようにＴａＮやＴｉＮなどの金属膜によりゲート電極（８０８、８０８ａ、８０８ｂ）が形成されている。ゲート電極とドレイン拡散層間にはシリコン酸化膜８２０が存在するため、ゲートとドレイン拡散層間の寄生容量を低減することができる。ＮＭＯＳを形成する柱状シリコン層８０５の上部にＮ＋ソース拡散層８０９が、ＰＭＯＳを形成する柱状シリコン層（８０６ａ、８０６ｂ）の上部にＰ＋ソース拡散層（８１０ａ、８１０ｂ）が形成され、ソース拡散層（８０９、８１０ａ、８１０ｂ）上にはシリサイド膜８１２が形成されている。これらの素子を覆うようにコンタクトストッパーとしてシリコン窒化膜８１３が形成され、さらにシリコン窒化膜８１３上に層間シリコン酸化膜８１４が形成され、平坦化されたシリコン酸化膜８１４を貫通するようにコンタクト（８１５、８１６、８１６ａ、８１６ｂ、８１７ａ、８１７ｂ）が形成されている。なお、シリコン窒化膜８１３に応力を持たせることにより、柱状シリコン層のチャネル部に応力を加え、モビリティーを向上させることができる。特に、ＮＭＯＳ上には引っ張り応力を持つシリコン窒化膜を、ＰＭＯＳ上には圧縮応力を持つシリコン窒化膜を別々に形成することにより、ＮＭＯＳとＰＭＯＳにおいて共にモビリティーを向上させることも可能である。
【０２５５】
Ｎ＋ドレイン拡散層８０３とＰ＋ドレイン拡散層８０４の境界に形成されたコンタクト８１５は配線層を通して出力端子Ｖｏｕｔ９に接続され、Ｑｎ９１を形成する柱状シリコン層８０５の上部に形成されたコンタクト８１６は配線層を通して接地電位Ｖｓｓ９に接続され、Ｑｐ９１およびＱｐ９２を形成する柱状シリコン層（８０６ａ、８０６ｂ）の上部に形成されたコンタクト（８１６ａ、８１６ｂ）は配線層を通して電源電位Ｖｃｃ９に接続され、柱状シリコン層８０５を取り囲むゲート電極から延在するゲート配線８０８ｃ上に形成されるコンタクト８１７ａおよび柱状シリコン層（８０６ａ、８０６ｂ）を取り囲むゲート電極から延在するゲート配線８０８ｄ上に形成されるコンタクト８１７ｂは配線層を通して入力端子Ｖｉｎ９に接続されることによりインバーターを形成する。
【０２５６】
以下に本発明の半導体装置を形成するための製造方法の一例を図７３〜図９０を参照して説明する。各図において（ａ）はＡ−Ａ’間の平面図、（ｂ）は断面図を示している。
【０２５７】
柱状シリコン層の犠牲酸化工程までは実施例１の製造工程と同一であるので、犠牲酸化工程以降の工程について以下に示す。
図７３に示されるように、柱状シリコン層を犠牲酸化し、チャネル部になる柱状シリコン層表面を平坦化する。犠牲酸化膜８１９は不純物注入時のスルー酸化膜として用いることもできる。
【０２５８】
図７４に示されるように、レジストマスクを用いて、イオン注入等によりＡｓやＰなどの不純物を導入してＮ＋ドレイン拡散層８０３を形成し、ＢやＢＦ2などの不純物を導入してＰ＋ドレイン拡散層８０４を形成する。このとき、柱状シリコン層上部の窒化膜８１８を柱状シリコン層上部への不純物注入防止用のストッパーとして使用する。その後の熱処理後に、埋め込み酸化膜８０１まで不純物が拡散し、さらに柱状シリコン層の下部まで不純物が拡散するように注入条件および熱処理条件を設定する。
【０２５９】
図７５に示されるように、シリコン酸化膜８２０を２００〜５００ｎｍ程度の膜厚で成膜して柱状シリコン層間を埋め込む。
【０２６０】
図７６に示されるように、ＣＭＰによりシリコン酸化膜８２０を平坦化し、シリコン窒化膜８１８でＣＭＰをストップする。窒化膜８１８をＣＭＰストッパーとして使用することにより、再現性よくＣＭＰ研磨量を制御することができる。なお、ＣＭＰのストッパー膜としては、シリコン窒化膜以外にも、ＣＭＰのストッパー膜として機能するものであれば、他の膜を使用することができる。
【０２６１】
図７７に示されるように、シリコン酸化膜８２０をエッチバックして、柱状シリコン層のチャネルとなる部分を露出する。このときにドレイン拡散層（８０３、８０４）の上にシリコン酸化膜８２０を５〜５０ｎｍ程度の厚さだけ残しておく。
【０２６２】
図７８に示されるように、ゲート絶縁膜としてＨｆＯ2などのＨｉｇｈ−ｋ膜８０７をＣＶＤ法もしくはＡＬＤ法により１〜５ｎｍ程度の厚さで成膜する。その後、ゲート導電膜としてＴｉＮやＴａＮなどの金属膜８８０を１０〜６０ｎｍ程度の厚さで成膜する。ゲート導電膜８８０とドレイン拡散層（８０３、８０４）の間にはゲート絶縁膜８０７より比誘電率の低いシリコン酸化膜８２０が挿入されているため、両者の寄生容量は小さくなる。
【０２６３】
図７９に示されるように、シリコン酸化膜８２１を成膜して柱状シリコン層間を埋め込む。
【０２６４】
図８０に示されるように、ＣＭＰによりシリコン酸化膜８２１、柱状シリコン層上部のゲート導電膜、Ｈｉｇｈ−ｋ膜を研磨し、ゲート上面を平坦化する。ゲート上部をＣＭＰによって平坦化することにより、良好なゲート形状を実現でき、ゲート長のバラつきを抑制することができる。ＣＭＰ時においては、柱状シリコン層上部の窒化膜８１８をＣＭＰのストッパーとして使用する。窒化膜８１８をＣＭＰストッパーとして使用することにより、再現性よくＣＭＰ研磨量を制御することができる。なお、ＣＭＰのストッパー膜としては、シリコン窒化膜以外にも、ＣＭＰのストッパー膜として機能するものであれば、他の膜を使用することができる。
【０２６５】
図８１に示されるように、ゲート長を決定するために、ゲート導電膜およびシリコン酸化膜８２１をエッチバックして、ゲート電極（８０８、８０８ａ、８０８ｂ）を形成する。このときに、ゲート導電膜（８０８、８０８ａ、８０８ｂ）とシリコン酸化膜８２１をなるべく同じレートでエッチングし、なおかつ窒化膜８１８に対して高選択比を取るようなエッチング条件を使用する。ゲート導電膜（８０８、８０８ａ、８０８ｂ）とシリコン酸化膜８２１を同じレートでエッチングすることにより、両者の上面段差を抑えることができるため、次工程以降においてシリコン窒化膜サイドウォールの形成が容易になる。
【０２６６】
図８２に示されるように、シリコン窒化膜８２２を成膜する。
【０２６７】
図８３に示されるように、シリコン窒化膜８２２をエッチバックして、メタルゲートの上部にシリコン窒化膜サイドウォール８２３を形成する。このとき、ゲート上に残るシリコン窒化膜サイドウォール８２３がちょうどゲートを覆うようにシリコン窒化膜成膜量とエッチバック量を設定する。この窒化膜サイドウォールで覆われた部分のゲートはエッチング時に保護されるため、ゲート電極を所望の膜厚で自己整合的に形成することができ、占有面積を縮小およびゲートと拡散層間の寄生容量を低減することができる。なお、ここでは、サイドウォール用の保護膜として、シリコン窒化膜を用いたが、これ以外にも、サイドウォール用の保護膜として機能する保護膜であれば、例えば、シリコン酸化膜のようなものも用いることができる。
【０２６８】
図８４に示されるように、メタルゲート上に残存するシリコン酸化膜８２１をウェットエッチにて除去した後、レジストまたは多層レジストを塗布し、リソグラフィーによりゲート配線パターンをレジスト８２４により形成する。
【０２６９】
図８５に示されるように、レジストマスクを用いて、ゲート底部およびゲート下のＨｉｇｈ−ｋ膜、シリコン酸化膜を反応性イオンエッチングによりエッチングする。これによりゲート電極（８０８、８０８ａ、８０８ｂ）及びゲート配線（８０８ｃ、８０８ｄ）が形成される。
【０２７０】
図８６に示されるように、柱状シリコン上部のシリコン窒化膜８１８および窒化膜サイドウォール８２３をウェット処理により除去する。
【０２７１】
図８７に示されるように、シリコン窒化膜８２５を１０〜５０ｎｍ程度の膜厚で成膜する。
【０２７２】
図８８に示されるように、窒化膜８２５をエッチバックして、柱状シリコン層上面および平面状シリコン層上面を露出させて、柱状シリコン層上部の側壁およびゲート側壁を窒化膜８２５で覆う構造にする。この構造により以下の効果が生じる。
【０２７３】
第１に、ゲート電極（８０８、８０８ａ、８０８ｂ）と柱状シリコン層上部が窒化膜８２５により分離されるため、過剰に形成されたシリサイドによるゲート電極と柱状シリコン層上部間のショート、およびゲート電極とドレイン拡散層間のショートを防止できる。
【０２７４】
第２に、柱状シリコン上部の側壁を窒化膜で覆うことにより、図８９のシリサイド化工程において、柱状シリコン層の側壁から過剰にシリサイド化するのを防ぐことができる。柱状シリコン層上部においてシリサイド層が過剰に形成され、シリサイド層がソース拡散層の接合部に近づくと、接合リークを増加させる要因になるため、シリサイド層が過剰に形成されないよう制御する必要がある。
【０２７５】
第３に、次工程のイオン注入時において、Ｈｉｇｈ−ｋ膜８０７が上記窒化膜８２５により覆われるので、後工程におけるＨｉｇｈ−ｋ膜へのウェット処理によるダメージや、不純物注入によるダメージを防ぐことができる。
【０２７６】
また、このシリコン窒化膜８２５がシリコン酸化膜である場合には、洗浄・剥離工程やシリサイド前処理に使用されるフッ酸によりウェットエッチされてしまうので、シリコン窒化膜のようにフッ酸に溶けない膜であることが好ましい。また、窒化膜の膜厚は薄すぎると、Ｈｉｇｈ−ｋ膜８０７を完全に保護することができなく、厚すぎると、ゲート側壁に成膜された膜厚分だけ占有面積が増加する。なお、ここでは、保護膜として、シリコン窒化膜を用いたが、これ以外にも、保護膜として機能する保護膜であれば、例えば、シリコン窒化膜とシリコン酸化膜の積層構造の膜を用いることもできる。
【０２７７】
図８９に示されるように、イオン注入等により、柱状シリコン層８０５の上部にＮ＋ソース拡散層８０９を形成する。同様に柱状シリコン層（８０６ａ、８０６ｂ）の上部にＰ＋ソース拡散層（８１０ａ、８１０ｂ）を形成する。その後、ＮｉもしくはＣｏ等の金属膜をスパッタし、熱処理を加えることでソースドレイン表面をシリサイド化して、未反応の金属膜を除去することによってドレイン拡散層上のシリサイド層８１１、およびソース拡散層上のシリサイド層８１２を形成する。
【０２７８】
図９０に示されるように、ライナーシリコン窒化膜８１３を成膜し、その後シリコン酸化膜８１４を成膜し、ＣＭＰにおいてシリコン酸化膜を平坦化する。その後、平面状シリコン層上のドレイン拡散層、ゲート上、柱状シリコン層上部のソース拡散層上にコンタクト（８１５、８１６、８１６ａ、８１６ｂ、８１７ａ、８１７ｂ）を形成する。
【０２７９】
本実施例においては、上記実施例で述べた効果に加えて、絶縁膜をゲート絶縁膜とドレイン拡散層間に挿入することにより、ゲート電極やゲート配線とドレイン拡散層間の絶縁膜が厚くなるため、ゲートとドレイン拡散層との寄生容量が減少する。特に、シリコン酸化膜などの比誘電率の比較的低い絶縁膜をゲート絶縁膜とドレイン拡散層間に挿入することにより寄生容量を大きく低減することができる。
【実施例９】
【０２８０】
本実施例は実施例７におけるゲート形成工程を簡略化と、実施例８におけるゲート配線と柱状シリコン層底部のドレイン拡散層間の寄生容量を低減するＳＧＴの構造を同時に行った場合の実施例について示す。
【０２８１】
図９１は本発明を用いたＣＭＯＳインバーターの等価回路である。ＣＭＯＳインバーターの回路動作は実施例２と同様であるので、ここでは省略する。
【０２８２】
図９２は本発明を用いたＣＭＯＳインバーターの平面図である。図９３（ａ）、（ｂ）は図９２におけるカットラインＡ−Ａ’とＢ−Ｂ’の断面図である。本実施例においては、柱状シリコン層を取り囲むゲート電極（９０８、９０８ａ、９０８ｂ）とこれらのゲート電極より延在するゲート配線（９０８ｃ、９０８ｄ）の上面の高さが同一である特徴を持ち、すなわち、ゲート電極とゲート配線が一体的に形成され、その一体的に形成されたゲート電極およびゲート配線の上面全面が基板に平行な面に形成され、さらにゲート電極（９０８、９０８ａ、９０８ｂ）やゲート配線（９０８ｃ、９０８ｄ）とドレイン拡散層（９０３、９０４）との間にシリコン酸化膜などの絶縁膜９２０が存在する特徴を持つ。
【０２８３】
本実施例に示すＣＭＯＳインバーターは以下に示すような製造方法を用いて形成することができる。
【０２８４】
まず、実施例８の製造方法（図７３〜図７７）において示さるように、柱状シリコン層の形成後、柱状シリコン層を埋め込むようにシリコン酸化膜を成膜し、続いてシリコン酸化膜をＣＭＰにより平坦化し、続いてシリコン酸化膜をエッチバックすることにより、所望の膜厚だけドレイン拡散層にシリコン酸化膜を形成する。
【０２８５】
その後、実施例７の製造方法（図５６〜図６９）おいてに示されたと同様にして、柱状シリコン層の形成後に柱状シリコン層を埋め込むようにゲート導電膜を成膜し、続いてゲート導電膜をＣＭＰにより平坦化し、続いてゲート導電膜をエッチバックし、続いてゲート電極膜厚を決めるためのシリコン窒化膜を成膜及びエッチバックしてゲート電極を自己整合的に形成するためのシリコン窒化膜サイドウォールを形成し、続いてゲート配線パターンのリソグラフィー及びエッチングを行うことにより、ゲート電極とゲート電極より延在するゲート配線が一体的に形成され、その一体的に形成されたゲート電極及びゲート配線の上面全面が基板に平行な面に形成されているゲート電極構造を形成する。さらにその後、柱状シリコン層の側壁を保護するためのシリコン窒化膜を形成し、続いて柱状シリコン層上部の拡散層を形成し、続いて平面状シリコン層表面及び柱状シリコン層上部にシリサイド層を形成し、続いてコンタクトを形成する。
【０２８６】
本実施例においては、ゲート形成工程における製造工程数を減らすことができ、製造時のゲート配線の形成が容易になる。さらに、絶縁膜をゲート絶縁膜とドレイン拡散層間に挿入することにより、ゲート電極やゲート配線とドレイン拡散層間の絶縁膜が厚くなるため、ゲートとドレイン拡散層との寄生容量が減少する。特に、シリコン酸化膜などの比誘電率の比較的低い絶縁膜をゲート絶縁膜とドレイン拡散層間に挿入することにより寄生容量を大きく低減することができる。
【実施例１０】
【０２８７】
本実施例においては、実施例７と同様のゲート形成方法を用いてＳＧＴが形成されるが、ゲートの構造がゲート絶縁膜側の薄い金属膜と表面側のポリシリコンの積層構造である点において実施例７とは異なっている。
【０２８８】
上記のゲート構造によって、ゲート絶縁膜側の薄い金属膜によりゲート電極の空乏化が抑制され、また、ゲート電極およびゲート配線の表面がポリシリコンであるため、従来のポリシリコンゲートを持つトランジスタと同一の製造ラインで製造することが可能である。
【０２８９】
図９４は本発明を用いたＣＭＯＳインバーターの等価回路である。ＣＭＯＳインバーターの回路動作は実施例２と同様であるので、ここでは省略する。
【０２９０】
図９５は本発明を用いたＣＭＯＳインバーターの平面図である。図９６（ａ）、（ｂ）は図９５におけるカットラインＡ−Ａ’とＢ−Ｂ’の断面図である。本実施例においては、柱状シリコン層を取り囲むゲート電極（１００８、１００８ａ、１００８ｂ）とこれらのゲート電極より延在するゲート配線（１００８ｃ、１００８ｄ）の上面の高さが同一であり、すなわち、ゲート電極とゲート配線が一体的に形成され、その一体的に形成されたゲート電極およびゲート配線の上面全面が基板に平行な面に形成され、薄い金属膜とポリシリコンの積層構造である特徴を持つ。以下に図９５および図９６を参照して本発明について説明する。
【０２９１】
埋め込み酸化膜層１００１の上に平面状シリコン層１００２が形成され、平面状シリコン層１００２はＮ＋ドレイン拡散層１００３およびＰ＋ドレイン拡散層１００４からなり、Ｎ＋ドレイン拡散層１００３とＰ＋ドレイン拡散層１００４の表面にはドレイン拡散層抵抗を下げるためにシリサイド層１０１１が形成され、このシリサイド層１０１１によってＮ＋ドレイン拡散層１００３とＰ＋ドレイン拡散層１００４は互いに直接接続されている。このため、Ｎ＋ドレイン拡散層１００３とＰ＋ドレイン拡散層１００４を接続するためのコンタクトや素子分離が必要ないので、インバーターの占有面積を小さくすることができる。また、素子分離は平面状シリコン層１００２を分離するだけで形成することができるので、工程数が少なく、最小加工寸法で素子分離を形成することができる。Ｎ＋ドレイン拡散層１００３上に形成される柱状シリコン層１００５によってＮＭＯＳトランジスタＱｎ１１１が形成され、Ｐ＋ドレイン拡散層１００４上に形成される柱状シリコン層（１００６ａ、１００６ｂ）によってＰＭＯＳトランジスタＱｐ１１１およびＱｐ１１２が形成されている。柱状シリコン層（１００５、１００６ａ、１００６ｂ）を取り囲むようにＨｆＯ2などのＨｉｇｈ−ｋ膜によりゲート絶縁膜１００７が形成され、それを取り囲むようにＴａＮやＴｉＮなどの薄い金属膜１０４０とポリシリコン１０２９との積層構造であるゲート電極（１００８、１００８ａ、１００８ｂ）が形成されている。ＮＭＯＳを形成する柱状シリコン層１００５の上部にＮ＋ソース拡散層１００９が、ＰＭＯＳを形成する柱状シリコン層（１００６ａ、１００６ｂ）の上部にＰ＋ソース拡散層（１０１０ａ、１０１０ｂ）が形成され、ソース拡散層（１００９、１０１０ａ、１０１０ｂ）上にはシリサイド膜１０１２が形成されている。これらの素子を覆うようにコンタクトストッパーとしてシリコン窒化膜１０１３が形成され、さらにシリコン窒化膜１０１３上に層間シリコン酸化膜１０１４が形成され、平坦化されたシリコン酸化膜１０１４を貫通するようにコンタクト（１０１５、１０１６、１０１６ａ、１０１６ｂ、１０１７ａ、１０１７ｂ）が形成されている。
【０２９２】
Ｎ＋ドレイン拡散層１００３とＰ＋ドレイン拡散層１００４の境界に形成されたコンタクト１０１５は配線層を通して出力端子Ｖｏｕｔ１１に接続され、Ｑｎ１１１を形成する柱状シリコン層１００５の上部に形成されたコンタクト１０１６は配線層を通して接地電位Ｖｓｓ１１に接続され、Ｑｐ１１１およびＱｐ１１２を形成する柱状シリコン層（１００６ａ、１００６ｂ）の上部に形成されたコンタクト（１０１６ａ、１０１６ｂ）は配線層を通して電源電位Ｖｃｃ１１に接続され、柱状シリコン層１００５を取り囲むゲート電極から延在するゲート配線１００８ｃ上に形成されるコンタクト１０１７ａおよび柱状シリコン層（１００６ａ、１００６ｂ）を取り囲むゲート電極から延在するゲート配線１００８ｄ上に形成されるコンタクト１０１７ｂは配線層を通して入力端子Ｖｉｎ１１に接続されることによりインバーターを形成する。
【０２９３】
以下に本発明の半導体装置を形成するための製造方法の一例を図９７〜図１１０を参照して説明する。各図において（ａ）は平面図、（ｂ）はＡ−Ａ’間の断面図を示している。ゲート導電膜の成膜工程までは実施例２の製造工程と同一であるので、ゲート導電膜の成膜工程より以下に示す。
【０２９４】
図９７に示されるように、ゲート絶縁膜としてＨｆＯ2などのＨｉｇｈ−ｋ膜１００７をＣＶＤ法もしくはＡＬＤ法により１〜５ｎｍ程度の厚さで成膜する。続いて、ゲート導電膜としてＴｉＮやＴａＮなどの薄い金属膜１０４０を１〜１０ｎｍ程度の厚さで成膜し、その後、ポリシリコン１０２９を柱状シリコン層が埋め込まれるように成膜する。
【０２９５】
図９８に示されるように、ＣＭＰによりポリシリコン１０２９及び薄い金属膜１０４０を研磨して平坦化する。ゲート上部をＣＭＰによって平坦化することにより、良好なゲート形状を実現でき、ゲート長のバラつきを抑制することができる。また、柱状シリコン層上部の窒化膜１０１８にてＣＭＰをストップする。窒化膜１０１８をＣＭＰストッパーとして使用することにより、再現性よくＣＭＰ研磨量を制御することができる。ＣＭＰのストッパー膜としては、シリコン窒化膜以外にも、ＣＭＰのストッパー膜として機能するものであれば、他の膜を使用することができる。
【０２９６】
図９９に示されるように、ゲート長を決定するために、ポリシリコン１０２９および薄い金属膜１０４０をエッチバックする。この工程により、ゲート長を決定する。
【０２９７】
図１００に示されるように、表面にシリコン窒化膜１０２２を成膜する。
【０２９８】
図１０１に示されるように、シリコン窒化膜１０２２をエッチバックして、メタルゲートの上部にシリコン窒化膜サイドウォール１０２３を形成する。このシリコン窒化膜サイドウォールを形成することにより、ゲート上に残るシリコン窒化膜サイドウォール１０２３の膜厚分のゲート電極を柱状シリコン層の周囲に自己整合的に形成することができるので、所望のゲート電極膜厚になるように、シリコン窒化膜１０２３の膜厚とエッチバック量を調整することができる。なお、ここでは、サイドウォール用の保護膜として、シリコン窒化膜を用いたが、これ以外にも、サイドウォール用の保護膜として機能する保護膜であれば、例えば、シリコン酸化膜のようなものも用いることができる。
【０２９９】
図１０２に示されるように、レジストまたは多層レジストを塗布し、リソグラフィーによりゲート配線パターンをレジスト１０２４により形成する。
【０３００】
図１０３に示されるように、レジストマスクを用いて、ゲート底部およびゲート下のＨｉｇｈ−ｋ膜を反応性イオンエッチングによりエッチングする。これによりゲート電極（１００８、１００８ａ、１００８ｂ）及びゲート配線（１００８ｃ、１００８ｄ）が形成される。
【０３０１】
図１０４に示されるように、柱状シリコン上部のシリコン窒化膜１０１８およびシリコン窒化膜サイドウォール１０２３をウェット処理により除去する。
【０３０２】
図１０５に示されるように、表面にシリコン窒化膜１０２５を１０〜５０ｎｍ程度成膜する。
【０３０３】
図１０６に示されるように、シリコン窒化膜１０２５をエッチバックして、柱状シリコン層上面および平面状シリコン層上面を露出させて、柱状シリコン層上部の側壁およびゲート側壁をシリコン窒化膜１０２５で覆う構造にする。この構造により以下の効果が生じる。
【０３０４】
第１に、ゲート電極（１００８、１００８ａ、１００８ｂ）と柱状シリコン層上部、およびゲート電極（１００８、１００８ａ、１００８ｂ）とドレイン拡散層（１００３、１００４）が窒化膜１０２５により分離されるため、過剰に形成されたシリサイドによるゲート電極と柱状シリコン層上部間のショート、およびゲート電極とドレイン拡散層間のショートを防止できる。
【０３０５】
第２に、柱状シリコン上部の側壁を窒化膜で覆うことにより、図１０８のシリサイド化工程において、柱状シリコン層の側壁から過剰にシリサイド化するのを防ぐことができる。柱状シリコン層上部においてシリサイド層が過剰に形成され、シリサイド層がソース拡散層の接合部に近づくと、接合リークを増加させる要因になるため、シリサイド層が過剰に形成されないよう制御する必要がある。
【０３０６】
第３に、次工程のイオン注入時において、Ｈｉｇｈ−ｋ膜１００７が上記窒化膜１０２５により覆われるので、後工程におけるＨｉｇｈ−ｋ膜へのウェット処理によるダメージや、不純物注入によるダメージを防ぐことができる。
【０３０７】
第４に、ゲート電極の一部である薄い金属膜１０４０を上記窒化膜１０２５で覆うことによって、金属膜が表面に露出されないので、従来のポリシリコンゲートを持つトランジスタと同じ製造ラインにおいて、製造することが可能になる。
【０３０８】
また、このシリコン窒化膜１０２５がシリコン酸化膜である場合には、洗浄・剥離工程やシリサイド前処理に使用されるフッ酸によりウェットエッチされてしまうので、シリコン窒化膜のようにフッ酸に溶けない膜であることが好ましい。また、窒化膜の膜厚は薄すぎると、Ｈｉｇｈ−ｋ膜を完全に保護することができなく、厚すぎると、ゲート側壁に成膜された膜厚分だけ占有面積が増加する。なお、ここでは、保護膜として、シリコン窒化膜を用いたが、これ以外にも、保護膜として機能する保護膜であれば、例えば、シリコン窒化膜とシリコン酸化膜の積層構造の膜を用いることもできる。
【０３０９】
図１０７に示されるように、イオン注入等により、柱状シリコン層１００５の上部にＮ＋ソース拡散層１００９を形成する。同様に柱状シリコン層（１００６ａ、１００６ｂ）の上部にＰ＋ソース拡散層（１０１０ａ、１０１０ｂ）を形成する。
【０３１０】
図１０８に示されるように、ＮｉもしくはＣｏ等の金属膜をスパッタし、熱処理を加えることでソースドレイン表面、およびポリシリコンであるゲート電極の上面をシリサイド化して、未反応の金属膜を除去することによってドレイン拡散層（１００３、１００４）上のシリサイド層１０１１、ソース拡散層（１００９、１０１０ａ、１０１０ｂ）上のシリサイド層１０１２、およびゲート電極上のシリサイド層１０４１を形成する。
【０３１１】
図１０９に示されるように、ライナーシリコン窒化膜１０１３を成膜し、その後シリコン酸化膜１０１４を成膜し、ＣＭＰにおいてシリコン酸化膜を平坦化する。ライナー窒化膜はコンタクト形成時のエッチングストッパーとして使用する。
【０３１２】
図１１０に示されるように、平面状シリコン層上のドレイン拡散層、ゲート上、柱状シリコン層上部のソース拡散層上にコンタクト（１０１５、１０１６、１０１６ａ、１０１６ｂ、１０１７ａ、１０１７ｂ）を形成する。
【０３１３】
上記のように本実施例においては、ゲート絶縁膜側の薄い金属膜と表面側のポリシリコンの積層構造であるゲート構造によって、ゲート絶縁膜側の薄い金属膜によりゲート電極の空乏化が抑制され、また、ゲート電極およびゲート配線の表面がポリシリコンであるため、従来のポリシリコンゲートを用いたトランジスタと同じ製造ラインにて製造することができる。
【実施例１１】
【０３１４】
本実施例は実施例１０のように、ゲート電極が薄い金属膜とポリシリコンの積層構造で形成されており、さらに実施例８におけるゲート配線と柱状シリコン層底部のドレイン拡散層間の寄生容量を低減することができるＳＧＴの構造の実施例について示す。
【０３１５】
図１１１は本発明を用いたＣＭＯＳインバーターの等価回路である。ＣＭＯＳインバーターの回路動作は実施例２と同様であるので、ここでは省略する。
【０３１６】
図１１２は本発明を用いたＣＭＯＳインバーターの平面図である。図１１３（ａ）、（ｂ）は図１１２におけるカットラインＡ−Ａ’とＢ−Ｂ’の断面図である。本実施例においては、柱状シリコン層を取り囲むゲート電極（１１０８、１１０８ａ、１１０８ｂ）とこれらのゲート電極より延在するゲート配線（１１０８ｃ、１１０８ｄ）の上面の高さが同一である特徴を持ち、すなわち、ゲート電極とゲート配線が一体的に形成され、その一体的に形成されたゲート電極およびゲート配線の上面全面が基板に平行な面に形成される。また、ゲート電極およびゲート配線は薄い金属膜とポリシリコンの積層構造からなる。さらに、ゲート電極（１１０８、１１０８ａ、１１０８ｂ）やゲート配線（１１０８ｃ、１１０８ｄ）とドレイン拡散層（１１０３、１１０４）との間にシリコン酸化膜などの絶縁膜１１２０が存在する特徴を持つ。
【０３１７】
本実施例に示すＣＭＯＳインバーターは以下に示すような製造方法を用いて形成することができる。
【０３１８】
まず、実施例８の製造方法（図７３〜図７７）において示さるように、柱状シリコン層の形成後、柱状シリコン層を埋め込むようにシリコン酸化膜を成膜し、続いてシリコン酸化膜をＣＭＰにより平坦化し、続いてシリコン酸化膜をエッチバックすることにより、所望の膜厚だけドレイン拡散層にシリコン酸化膜を形成し、ゲート電極とゲート電極間の寄生容量を低減するインバーター構造を形成する。
【０３１９】
その後、実施例１０の製造方法（図９７〜図１１０）おいてに示されたと同様にして、柱状シリコン層の形成後に柱状シリコン層を埋め込むように薄い金属膜とポリシリコンの積層構造よりなるゲート導電膜を成膜し、続いてゲート導電膜をＣＭＰにより平坦化し、続いてゲート導電膜をエッチバックし、続いてゲート電極膜厚を決めるためのシリコン窒化膜を成膜及びエッチバックしてゲート電極を自己整合的に形成するためのシリコン窒化膜サイドウォールを形成し、続いてゲート配線パターンのリソグラフィー及びエッチングを行うことにより、薄い金属膜とポリシリコン膜の積層構造よりなるゲート電極とゲート電極より延在するゲート配線が一体的に形成され、その一体的に形成されたゲート電極及びゲート配線の上面全面が基板に平行な面に形成されているゲート電極構造を形成する。さらにその後、柱状シリコン層の側壁を保護するためのシリコン窒化膜を形成し、続いて柱状シリコン層上部の拡散層を形成し、続いて平面状シリコン層表面及び柱状シリコン層上部にシリサイド層を形成し、続いてコンタクトを形成する。
【０３２０】
本実施例においては、ゲート絶縁膜側の薄い金属膜１１４０と表面側のポリシリコン１１２９の積層構造であるゲート構造によって、ゲート絶縁膜側の薄い金属膜によりゲート電極の空乏化が抑制され、また、ゲート電極およびゲート配線の表面がポリシリコンであるため、従来のポリシリコンゲートを用いたトランジスタと同じ製造ラインにて製造することができる。さらに、絶縁膜１１２０をゲート絶縁膜とドレイン拡散層間に挿入することにより、ゲート電極やゲート配線とドレイン拡散層間の絶縁膜が厚くなるため、ゲートとドレイン拡散層との寄生容量が減少する。特に、シリコン酸化膜などの比誘電率の比較的低い絶縁膜をゲート絶縁膜とドレイン拡散層間に挿入することにより寄生容量を大きく低減することができる。
【実施例１２】
【０３２１】
ＳＧＴにおいてゲートによるチャネルの制御性を向上させて、ショートチャネル効果を十分に抑制するには、柱状半導体層柱の寸法をゲート長に比べて十分に小さく形成しなければならない。柱状半導体層の寸法を小さく形成するには、ドライエッチング時に寸法をシュリンクする方法や、柱状半導体層形成後に犠牲酸化を行う方法などにより、比較的容易に寸法を縮小できる。このため、最小加工寸法より小さい寸法を持つ柱状半導体層を形成することはそれほど困難ではないため、実際のＳＧＴにおいては、柱状半導体層は最小加工寸法より小さく形成されることが多い。
【０３２２】
上記のように径の小さい柱状半導体層、特に５０ｎｍ以下の柱状半導体層柱状シリコン層においては、柱状半導体層の上部拡散層に形成されるシリサイド層と拡散層との界面の面積が小さくなるため、界面抵抗が増加する。特にシリサイド層との界面面積の小さい柱状半導体層上部の拡散層においてはソースドレイン寄生抵抗の主要因になり、トランジスタ特性を劣化させる一因となる。
【０３２３】
また、柱状シリコン層の径を最小加工寸法で作成されたコンタクトよりも小さく形成する場合には、柱状半導体層上部に形成されるコンタクトと柱状半導体上面との接触面積がコンタクトの底面積より小さい柱状半導体層上面の面積になるため、コンタクト抵抗が大きくなる。
【０３２４】
さらに、ＳＧＴを形成する場合、製造工程削減のため柱状半導体層の上部と下部の拡散層上に同時にコンタクトを形成することが望ましいが、その場合、柱状半導体層上部に形成されるコンタクトに対しては、柱状半導体層下部に形成されるコンタクトと比べると、柱状半導体層の高さ以上のオーバーエッチが行われる。このため、柱状シリコン層上部に形成されるコンタクトにおいて、コンタクトエッチング時にオーバーエッチが過剰に行われることにより、ゲートとコンタクト間のショートが生じやすい構造になる。
【０３２５】
本実施例においては、上記のような柱状半導体層の径が小さい、特に５０ｎｍ以下であるＳＧＴ、さらには柱状半導体層の径が最小加工寸法より小さい構造を持つＳＧＴにおいて上記の問題点を解決するＳＧＴの構造および製造方法を提供する。
【０３２６】
図１１４は本発明を用いたＣＭＯＳインバーターの等価回路である。以下に、ＣＭＯＳインバーターの回路動作について説明する。入力信号Ｖｉｎ１３はＮＭＯＳであるＱｎ１３１およびＰＭＯＳであるＱｐ１３１およびＱｐ１３２のゲートに印加される。Ｖｉｎ１３が“１”のとき、ＮＭＯＳであるＱｎ１３１はＯＮ状態、ＰＭＯＳであるＱｐ１３１およびＱｐ１３２はＯＦＦ状態となり、Ｖｏｕｔ１３は“０”になる。逆に、Ｖｉｎ１３が“０”のとき、ＮＭＯＳであるＱｎ１３１はＯＦＦ状態、ＰＭＯＳであるＱｐ１３１およびＱｐ１３２はＯＮ状態となり、Ｖｏｕｔ１３は“１”になる。以上のように、ＣＭＯＳインバーターは入力値であるＶｉｎ１３の信号に対して、出力値であるＶｏｕｔ１３の信号は反対の値をとるように動作する。
【０３２７】
図１１５は本発明を用いたＣＭＯＳインバーターの平面図である。以下に図１１５のＣＭＯＳインバーターの平面図について簡単に説明する。埋め込み酸化膜層１２００の上に平面状シリコン層が形成され、平面状シリコン層はＮ＋注入領域においては下部Ｎ＋拡散層１２０１であり、Ｐ＋注入領域においては下部Ｐ＋拡散層１２１１である。平面状シリコン層表面にはソースドレイン領域の寄生抵抗低減のため下部シリサイド層１２０３が形成され、下部シリサイド層１２０３により下部Ｎ＋拡散層１２０１と下部Ｐ＋拡散層１２１１が接続される。下部Ｎ＋拡散層１２０１上にはＮＭＯＳトランジスタであるＱｎ１３１が、下部Ｐ＋拡散層１２１１上にはＰＭＯＳトランジスタであるＱｐ１３１およびＱｐ１３２が形成される。それぞれのトランジスタのゲート電極より延在するゲート配線（１２０８ａ、１２０８ｂ）上に形成されるコンタクト（１２０９ａ、１２０９ｂ）は入力配線Ｖｉｎ１３に接続され、下部シリサイド層１２０３上に形成されるコンタクト１２０９ｃは出力配線Ｖｏｕｔ１３に接続され、ＮＭＯＳトランジスタであるＱｎ１３１を形成する柱状シリコン層の上部拡散層上に形成されるコンタクト１２０９ｄは接地電位配線Ｖｓｓ１３に接続され、ＰＭＯＳトランジスタであるＱｐ１３１およびＱｐ１３２を形成する柱状シリコン層の上部拡散層上に形成されるコンタクト１２０９ｅは電源電位配線Ｖｃｃ１３に接続されることによりインバーターを構成する。
【０３２８】
図１１６（ａ）、（ｂ）に図１１５のカットラインＡ−Ａ’およびＢ−Ｂ’における断面構造を示す。以下に図１１５、図１１６を参照してＣＭＯＳインバーターの構造について説明する。
【０３２９】
埋め込み酸化膜層１２００の上に平面状シリコン層が形成され、平面状シリコン層は下部Ｎ＋拡散層１２０１および下部Ｐ＋拡散層１２１１からなり、下部Ｎ＋拡散層１２０１と下部Ｐ＋拡散層１２１１の表面には下部エピタキシャルシリコン層１２０２が形成され、その表面には下部シリサイド層１２０３が形成され、この下部シリサイド層１２０３によって下部Ｎ＋拡散層１２０１と下部Ｐ＋拡散層１２１１は互いに直接接続されている。下部Ｎ＋拡散層１２０１上に形成される柱状シリコン層１２０４によってＮＭＯＳトランジスタＱｎ１３１が形成され、下部Ｐ＋拡散層１２１１上に形成される柱状シリコン層１２１４ａおよび１２１４ｂによってＰＭＯＳトランジスタＱｐ１３１がおよびＱｐ１３２が形成されている。柱状シリコン層（１２０４、１２１４ａ、１２１４ｂ）を取り囲むようにゲート絶縁膜１２０７が形成され、それを取り囲むようにゲート電極１２０８が形成されている。柱状シリコン層上部には上部エピタキシャルシリコン層（１２０５、１２１５）が形成され、第１の絶縁膜１２１０を介してゲート電極１２０８と絶縁されている。一定間隔以下で隣接する柱状シリコン層（１２１４ａ、１２１４ｂ）の上部に形成されるエピタキシャルシリコン層は互いに接続される。ＮＭＯＳであるＱｎ１２１上に形成される上部エピタキシャルシリコン層１２０５は上部Ｎ＋拡散層であり、ＰＭＯＳであるＱｐ１３１およびＱｐ１３２上に形成される上部エピタキシャルシリコン層１２１５は上部Ｐ＋拡散層１２１５であり、それぞれの上部エピタキシャルシリコン層上にはソースドレイン領域の寄生抵抗低減のため上部シリサイド層１２０６が形成されている。柱状シリコン層の径が小さい場合には柱状シリコン層上部においてシリサイド層と拡散層の界面抵抗はソースドレイン寄生抵抗の主要因になるため、両者の界面の面積はなるべく大きいことが望ましい。上部シリサイド層１２０６は上部エピタキシャルシリコン層の表面に形成されるように設定することにより、シリサイド層と拡散層の界面の面積が大きくなり、界面抵抗は減少する。柱状シリコン層上部のエピタキシャルシリコン層（１２０５、１２１５）上に形成されるコンタクト（１２０９ｄ、１２０９ｅ）は完全にエピタキシャルシリコン層上に形成される。コンタクトエッチングにおいてはエピタキシャルシリコン層やその表面に形成されるシリサイド層とシリコン酸化膜の選択比が大きい条件を用いるため、コンタクトの形成時にオーバーエッチが行われても、エピタキシャルシリコン層やシリサイド層はほとんどエッチングされないため、コンタクトとゲート間のショートは発生しない。
【０３３０】
以下に本発明の半導体装置を形成するための製造方法の一例を図１１７〜図１２２を参照して説明する。各図において（ａ）は平面図、（ｂ）はＡ−Ａ’間の断面図を示している。
【０３３１】
ゲート形成後のシリコン窒化膜エッチバック工程までは実施例２と同一であるので、図３５と同一工程であるシリコン窒化膜成膜工程から示す。
【０３３２】
図１１７に示されるように、ゲート形成後にシリコン窒化膜１２２２を成膜する。
【０３３３】
図１１８に示されるように、シリコン窒化膜１２２２をエッチバックして柱状シリコン層の上部拡散層および下部拡散層を露出する。エッチバック後にゲート電極上部のシリコン窒化膜１２１０が存在しなければ、ゲート電極上部と次工程で形成されるエピタキシャルシリコン層が接触してしまう。ゲート電極上部にシリコン窒化膜１２１０を残すためには、図１１７において成膜するシリコン窒化膜１２２２の膜厚をゲート電極の膜厚より厚くする必要がある。この場合には、エッチバック後においてもゲート電極上部にシリコン窒化膜を残すことができる。
【０３３４】
図１１９に示されるように、シリコンを柱状シリコン層上部と下部の拡散層上に選択的にエピタキシャル成長させて、一定間隔以内で隣接する柱状シリコン層上部の拡散層に形成されるエピタキシャルシリコン層が互いに接続されるようにエピタキシャルシリコン層（１２２３、１２２４）を形成する。このとき、エピタキシャルシリコン層の直径が後工程で形成されるコンタクト径よりも大きく設定されることにより、コンタクトとゲート間がショートしない構造にすることができる。また、エピタキシャルシリコン層１２２３が隣接する柱状シリコン層（１２１４ａ、１２１４ｂ）において共通化されることで、各柱状シリコン層における上部拡散層の寄生抵抗をさらに低減することができる。
【０３３５】
図１２０に示されるように、柱状シリコン層の上部拡散層を形成するために、イオン注入などにより不純物を注入する。ＡｓやＰを注入することにより上部Ｎ＋拡散層１２０５を形成し、ＢやＢＦ2を注入することにより上部Ｐ＋拡散層１２１５を形成する。
【０３３６】
図１２１に示されるように、ＣｏやＮｉなどの金属をスパッタして、熱処理を行うことにより、ソースドレイン拡散層を選択的にシリサイド化して、下部シリサイド層１２０３および上部シリサイド層１２０６を形成する。このときに、エピタキシャルシリコン層全体をシリサイド化せずに、エピタキシャルシリコン層の一部をシリサイド化することによって、上部シリサイド層１２０６と上部拡散層との界面の面積が柱状シリコン層の上面より大きくなるため、界面抵抗が減少し、ソースドレイン寄生抵抗を低減することができる。また、エピタキシャルシリコン層が複数の柱状シリコン層により共通化されている場合には、各柱状シリコン層における上部拡散層とシリサイド層の界面面積はさらに増加するため、界面抵抗の減少は大きく、寄生抵抗はさらに低減される。
【０３３７】
図１２２に示されるように、層間膜であるシリコン酸化膜形成後にコンタクト（１２０９ａ〜１２０９ｅ）を形成する。このときに、柱状シリコン層上部に形成されるコンタクト（１２０９ｄ、１２０９ｅ）は完全に上部エピタキシャルシリコン層上に形成されるため、コンタクトの形成時にオーバーエッチが行われても、コンタクトとゲート間のショートは発生しない構造になる。
【０３３８】
本実施例においてはＮＭＯＳとＰＭＯＳでともにエピタキシャルシリコン層を形成した場合を示しているが、例えばＮＭＯＳにはエピタキシャルシリコン層をＰＭＯＳにはエピタキシャルシリコンゲルマニウム層を形成することにより、ＰＭＯＳにおいてチャネル部に応力を加えて、移動度を向上させることも可能である。
【０３３９】
上記のように柱状シリコン層の径が小さいＳＧＴにおいては、本発明を用いることにより以下の効果を生じる。
【０３４０】
上部シリサイド層と上部拡散層の界面の抵抗に関して、エピタキシャルシリコン層（１２０５、１２１５）がない場合には、上部シリサイド層１２０６と上部拡散層の接触面積が柱状シリコン層上面の面積しかないが、図１１６においては上部シリサイド層１２０６とエピタキシャルシリコン層である上部拡散層（１２０５、１２１５）の接触面積は柱状シリコン層の上面の面積より大きいエピタキシャルシリコン層の面積になるので、接触抵抗は小さくなる。さらに、図１１６のＰＭＯＳのようにエピタキシャルシリコン層が複数の柱状シリコン層間で接続されている場合には、１個の柱状シリコン層あたりのシリサイド層と上部拡散層との界面抵抗はさらに小さくなる。このため、エピタキシャルシリコン層を形成することによって、ソースドレイン寄生抵抗の主要因であるシリサイド層と上部拡散層の接触抵抗が大幅に減少するため、ＳＧＴの性能を向上することができる。
【０３４１】
また、柱状シリコン層の径が最小加工寸法より小さい場合には以下の効果を生じる。ただし、コンタクト底部は最小加工寸法で形成されるとする。
【０３４２】
第１に、柱状シリコン層上部のコンタクト抵抗に関して、エピタキシャルシリコン層（１２０５、１２１５）がない場合には、コンタクトの接触面積はコンタクトより小さい柱状シリコン層上部の大きさにより決まる。一方、図１１６のＳＧＴ構造のようにコンタクトより柱状シリコン層上部の面積が小さい場合には、コンタクトの接触面積は柱状シリコン層上部の大きさにより決まる。このため、柱状シリコン層がコンタクトより小さい場合には、エピタキシャルシリコン層を形成して、コンタクト寸法より柱状シリコン層上部の寸法を大きくすることにより、柱状シリコン層上部に形成されるコンタクトのコンタクト抵抗を低減することができる。
【０３４３】
さらに、ＳＧＴにおけるコンタクト形成に関して、製造工程削減のためには柱状シリコン層の上部拡散層と下部拡散層に形成されるコンタクトを同時に形成することが望ましい。この場合、上部拡散層に形成されるコンタクトに対しては、柱状シリコン層高さ以上のオーバーエッチが行われることになる。エピタキシャルシリコン層（１２０５、１２１５）がない場合には、柱状シリコン層の上部拡散層に形成されるコンタクトにおいて過剰なオーバーエッチが行われると、ゲートとコンタクトのショートが発生しやすい構造になっている。図に示してはいないが、このショートはコンタクトストッパー用のライナー窒化膜を形成することにより緩和することができるが、根本的な解決にはならない。一方、図１１６においては、コンタクトは完全にエピタキシャルシリコン層上に形成されており、コンタクトエッチングにおいてはエピタキシャルシリコン層やその表面に形成されるシリサイド層とシリコン酸化膜の選択比が大きい条件を用いるため、コンタクトとゲートがショートすることはない。
【０３４４】
以上のように、本実施例を用いることにより従来のＳＧＴに比べて、コンタクト抵抗の低減、ソースドレイン寄生抵抗の低減、コンタクトとゲート間ショートの抑制が実現できる。
【０３４５】
本実施例においては、ＰＭＯＳを形成している隣接する柱状シリコン層の上部拡散層が互いに接続されている例を示した。エピタキシャルシリコン層の成膜条件や膜厚を調整することによって、特定間隔以下で隣接する柱状シリコン層の上部拡散層のみを自己整合的に接続できる。このような構造にすることによって、上部拡散層におけるシリコンとシリサイドとの界面面積が増えるため、界面抵抗を低減することができる。また、このような構造を持つ場合には、すべての柱状シリコン層上部にコンタクトを形成する必要はなく、コンタクトのレイアウトも容易になる。
【０３４６】
上記の実施例においては、トランジスタによって形成される回路を含む半導体装置及びその製造方法として、簡単のために回路構成の単純なトランジスタのドレイン同士が接続されるインバーターを含む半導体装置及びその製造方法を例として説明したが、本発明が他の任意のトランジスタによって形成される回路を含む半導体装置及びその製造方法にも適用可能であることは、当業者に明らかであるであろう。
【０３４７】
また、上記の実施例においては、トランジスタを形成する基板として、ＳＯＩ基板を例として説明したが、本発明が、基板上に絶縁膜が形成され、該絶縁膜上に平面状半導体層が形成された、他の任意の基板を用いて実施可能であることは、当業者に明らかであろう。
【符号の説明】
【０３４８】
１、１０１、２０１、３０１、４０１、４５１、５０１、６０１、７０１、８０１、９０１、１００１、１１０１、１２００：埋め込み酸化膜
２、１０２、２０２、３０２、４０２、４５２、５０２、６０２、７０２、８０２、９０２、１００２、１１０２：平面状シリコン層
３、１０３、２０３、３０３、５０３、６０３、７０３、８０３、９０３、１００３、１１０３、１２０１、１３１２、１５０３、１５０７、１５２３、１５２７、１５４２、１５４５、１５６２、１５６５、１５７２：Ｎ＋ドレイン拡散層
４、１０４、２０４、３０４、７０４、８０４、９０４、１００４、１１０４、１２１１、１３１０、１５０４、１５０８、１５２４、１５２８、１５４６、１５６２、１５６６、１５７３：Ｐ＋ドレイン拡散層
５、１０５、２０５、３０５、５０５、６０５、７０５、８０５、９０５、１００５、１１０５、１２０４、１５１０、１５３０、１５４８、１５６８、１５７５、１６０６、１５０９、１５２９、１５４７、１５６７、１５７４：ＮＭＯＳ柱状シリコン層
６ａ、１０６ａ、２０６ａ、３０６ａ、７０６ａ、８０６ａ、９０６ａ、１００６ａ、１１０６ａ、１２１４ａ、６ｂ、１０６ｂ、２０６ｂ、３０６ｂ、７０６ｂ、８０６ｂ、９０６ｂ、１００６ｂ、１１０６ｂ、１２１４ｂ、１３０５、１５１０、１５３０、１５４８、１５６８、１５７５：ＰＭＯＳ柱状シリコン層
５０５、６０５：駆動ＮＭＯＳ柱状シリコン層
５０６、６０６：負荷ＮＭＯＳ柱状シリコン層
７、１０７、２０７、３０７、５０７、６０７、７０７、８０７、９０７、１００７、１１０７、１２０７：ゲート絶縁膜
８、１０８、２０８、３０８、４０８、４５８、７０８、８０８、９０８、１００８、１１０８：ＮＭＯＳゲート電極
８ａ、１０８ａ、２０８ａ、３０８ａ、４０８ａ、４５８ａ、７０８ａ、８０８ａ、９０８ａ、１００８ａ、１１０８ａ、８ｂ、１０８ｂ、２０８ｂ、３０８ｂ、４０８ｂ、４５８ｂ、７０８ｂ、８０８ｂ、９０８ｂ、１００８ｂ、１１０８ｂ：ＰＭＯＳゲート電極
８ｃ、１０８ｃ、２０８ｃ、３０８ｃ，５０８ｃ、６０８ｃ、７０８ｃ、８０８ｃ、９０８ｃ、１００８ｃ、１１０８ｃ、８ｄ、１０８ｄ、２０８ｄ、３０８ｄ、４０８ｄ、７０８ｄ、８０８ｄ、９０８ｄ、１００８ｄ、１１０８ｄ、４０８ｅ、４５８ｅ：ゲート配線９、１０９、２０９、３０９、５０９ａ、６０９ａ、５０９ｂ、６０９ｂ、７０９、８０９、９０９、１００９、１１０９、１２０５、１３１１、１５１１、１５３１、１５４９、１５１１、１５３１、１５４９、１５６９、１５７６：Ｎ＋ソース拡散層
１０ａ、１１０ａ、２１０ａ、３１０ａ、７１０ａ、８１０ａ、９１０ａ、１０１０ａ、１１１０ａ、１０ｂ、１１０ｂ、２１０ｂ、３１０ｂ、７１０ｂ、８１０ｂ、９１０ｂ、１０１０ｂ、１１１０ｂ、１２１５、１３０９、１５１２、１５３２、１５５０、１５７０、１５７７：Ｐ＋ソース拡散層
１１、１１１、２１１、３１１、５１１、６１１、７１１、８１１、９１１、１０１１、１１１１、１２０３：ドレイン部シリサイド
１２、１１２、２１２、３１２、５１２、６１２、７１２、８１２、９１２、１０１２、１１１２、１２０６：ソース部シリサイド
１２１０：第１の絶縁膜
１３、１１３、２１３、３１２、５１３、６１３、７１３、８１３、９１３、１０１３、１１１３：シリコン窒化膜
１４、１１４、２１４、３１４、５１４、６１４、７１４、８１４、９１４、１０１４、１１１４：シリコン酸化膜
１５、１１５、２１５、３１５、４１５、４６５、５１５、７１５、８１５、９１５、１０１５、１１１５、１２０９ｃ：ドレイン拡散層上コンタクト
１６、１１６、２１６、３１６、４１６、４６６、５１６、６１６、６１６ａ、７１６、８１６、９１６、１０１６、１１１６、１２０９ｄ：ＮＭＯＳソース拡散層上コンタクト１６ａ、１１６ａ、２１６ｃ、３１６ａ、４１６ａ、４６６ａ、７１６ａ、８１６ａ、９１６ａ、１０１６ａ、１１１６ａ、１６ｂ、１１６ｂ、２１６ｂ、４１６ｂ、４６６ｂ、７１６ｂ、８１６ｂ、９１６ｂ、１０１６ｂ、１１１６ｂ、１２０９ｅ：ＰＭＯＳソース拡散層上コンタクト
３１６ｃ：長方形形状コンタクト
１７ａ、１１７ａ、２１７ａ、３１７ｃ、４１７ｃ、４６７ｃ、５１７ａ、６１７ａ、７１７ａ、８１７ａ、９１７ａ、１０１７ａ、１１１７ａ、１７ｂ、１１７ｂ、２１７ｂ、３１７ｂ、７１７ｂ、８１７ｂ、９１７ｂ、１０１７ｂ、１１１７ｂ、１２０９ａ、１２０９ｂ：ゲート配線上コンタクト
１８、７１８、８１８、１０１８：シリコン窒化膜ハードマスク
１９、８１９：犠牲酸化膜
２０：注入用レジスト
４０：シリサイド領域形成用レジスト
２１、８２１：シリコン酸化膜
２２、７２２、８２２、１０２２：ゲート形成用シリコン窒化膜
２３、７２３、８２３、１０２３：シリコン窒化膜サイドウォール
２４、７２４、８２４、１０２４：ゲートレジスト
２５、７２５、８２５、１０２５：シリコン窒化膜
５２７：ソースゲート共通コンタクト
６２８：ドレインゲート共通コンタクト
８０、７２９、８８０：ゲート導電膜
３０ａ、１３０ａ、２３０ａ、３３０ａ、５３０ａ、６３０ａ、７３０ａ、８３０ａ、９３０ａ、１０３０ａ、１１３０ａ、３０ｂ、１３０ｂ、２３０ｂ、３３０ｂ、４３０ｂ、５３０ｂ、６３０ｂ、７３０ｂ、８３０ｂ、９３０ｂ、１０３０ｂ、１１３０ｂ：入力端子用配線
３１、１３１、２３１、３３１、４３１、５３１、６３１、７３１、８３１、９３１、１０３１、１１３１：出力端子用配線
３２、１３２、２３２、３３２、４３２、５３２、６３２、７３２、８３２、９３２、１０３２、１１３２：接地配線
３３、１３３、２３３、３３３、４３３、５３３、６３３、７３３、８３３、９３３、１０３３、１１３３：電源配線
５０８ａ、６０８ａ：駆動ＮＭＯＳゲート電極
５０８ｂ、６０８ｂ：負荷ＮＭＯＳゲート電極
１０２９、１１２９：ポリシリコン膜
１０４０、１１４０：薄い金属膜
１０４１、１１４１：ゲート上シリサイド
１２２３、１２２４：エピタキシャルシリコン層
１３０１：シリコン基板
１３０２、１３０２、１５０２、１５２２：Ｎウェル
１３０３、１５０１、１５２１、１５４１：Ｐウェル
１３０４、１５０５、１５２５、１５５１：ＬＯＣＯＳ
１３０８、１５０６、１５２６、１５４４、１５６４、１５７８：ゲート電極
１４０１、１４１１、１４２１、１６０７：柱状シリコン層
１４０５、１４１５、１４２５：ゲート配線
１４０４、１４１４、１４２４：ゲート配線用レジスト
１４０２、１４１２、１４２２、１６０５：ゲート絶縁膜
１４０３、１４１３、１４２３：ゲート電極
１６０１、１６０３：シリコン酸化膜
１６０２：ゲート導電体
１６０４：コンタクトホール
Ｑｎ１１、Ｑｎ２１、Ｑｎ３１、Ｑｎ４１、Ｑｎ５１、Ｑｎ８１、Ｑｎ９１、Ｑｎ１０１、Ｑｎ１１１、Ｑｎ１２１、Ｑｎ１３１：ＮＭＯＳトランジスタ
Ｑｐ１１、Ｑｐ２１、Ｑｐ３１、Ｑｐ４１、Ｑｐ５１、Ｑｐ８１、Ｑｐ９１、Ｑｐ１０１、Ｑｐ１１１、Ｑｐ１２１、Ｑｐ１３１、Ｑｐ１２、Ｑｐ２２、Ｑｐ３２、Ｑｐ４２、Ｑｐ５２、Ｑｐ８２、Ｑｐ９２、Ｑｐ１０２、Ｑｐ１１２、Ｑｐ１２２、Ｑｐ１３２：ＰＭＯＳトランジスタ
ＱD1、ＱD2：駆動ＮＭＯＳトランジスタ
ＱL1、ＱL2：負荷ＮＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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【図７４】
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【図７５】
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【図７６】
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【図７７】
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【図７８】
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【図７９】
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【図８０】
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【図８１】
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【図８２】
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【図８３】
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【図８４】
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【図８５】
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【図８６】
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【図８７】
0005559385.tif 000088
【図８８】
0005559385.tif 000089
【図８９】
0005559385.tif 000090
【図９０】
0005559385.tif 000091
【図９１】
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【図９２】
0005559385.tif 000093
【図９３】
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【図９４】
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【図９５】
0005559385.tif 000096
【図９６】
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【図９７】
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【図９８】
0005559385.tif 000099
【図９９】
0005559385.tif 000100
【図１００】
0005559385.tif 000101
【図１０１】
0005559385.tif 000102
【図１０２】
0005559385.tif 000103
【図１０３】
0005559385.tif 000104
【図１０４】
0005559385.tif 000105
【図１０５】
0005559385.tif 000106
【図１０６】
0005559385.tif 000107
【図１０７】
0005559385.tif 000108
【図１０８】
0005559385.tif 000109
【図１０９】
0005559385.tif 000110
【図１１０】
0005559385.tif 000111
【図１１１】
0005559385.tif 000112
【図１１２】
0005559385.tif 000113
【図１１３】
0005559385.tif 000114
【図１１４】
0005559385.tif 000115
【図１１５】
0005559385.tif 000116
【図１１６】
0005559385.tif 000117
【図１１７】
0005559385.tif 000118
【図１１８】
0005559385.tif 000119
【図１１９】
0005559385.tif 000120
【図１２０】
0005559385.tif 000121
【図１２１】
0005559385.tif 000122
【図１２２】
0005559385.tif 000123
【図１２３】
0005559385.tif 000124
【図１２４】
0005559385.tif 000125
【図１２５】
0005559385.tif 000126
【図１２６】
0005559385.tif 000127
【図１２７】
0005559385.tif 000128
【図１２８（ａ）】
0005559385.tif 000129
【図１２８（ｂ）】
0005559385.tif 000130
【図１２８（ｃ）】
0005559385.tif 000131
【図１２８（ｄ）】
0005559385.tif 000132
【図１２８（ｅ）】
0005559385.tif 000133
【図１２９】
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