(57)【特許請求の範囲】
【請求項１】
入力電圧領域からの入力信号を受信し、前記信号をシフト電圧領域内のシフト信号に変換する電圧レベルシフタであって、
前記入力電圧領域から前記入力信号を受信する入力と、
供給電圧の電圧レールとグラウンド電圧の電圧レールとの間に配列されるスイッチング回路要素と、
前記入力と前記スイッチング回路要素との間の経路内に配置されるパストランジスタと、
前記シフトデジタル信号を出力するための前記スイッチング回路要素のノードに接続される出力とを備え、
前記スイッチング回路要素は、前記入力電圧領域が論理ゼロに相当するとき、前記供給電圧レールから前記パストランジスタの出力を絶縁するよう構成され、
前記スイッチング回路要素は、前記パストランジスタを介して前記入力に接続される少なくとも１つのプルアップトランジスタを備え、かつ、前記パストランジスタをバイパスする信号経路を介して前記入力に接続されるプルダウントランジスタを備え、前記少なくとも１つのプルアップトランジスタのうちの少なくとも１つの閾値電圧は、前記パストランジスタの閾値電圧より高い、
電圧レベルシフタ。
【請求項２】
前記スイッチング回路要素は、完全フィードバックを提供するよう構成される請求項１に記載の電圧レベルシフタ。
【請求項３】
前記スイッチング回路要素は、前記パストランジスタを介して前記入力に接続されるプルアップトランジスタを備え、かつ、前記パストランジスタをバイパスする信号経路を介して前記入力に接続されるプルダウントランジスタを備える請求項１に記載の電圧レベルシフタ。
【請求項４】
前記スイッチング回路要素は、インバータ回路要素を備える請求項３に記載の電圧レベルシフタ。
【請求項５】
前記インバータ回路要素は、前記入力電圧領域が論理ゼロに相当するとき、前記供給電圧レールから前記パストランジスタの前記出力の前記絶縁を実施するよう構成される請求項４に記載の電圧レベルシフタ。
【請求項６】
前記インバータ回路要素は、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタを備える請求項５に記載の電圧レベルシフタ。
【請求項７】
前記パストランジスタは、前記インバータ回路要素の前記ＰＭＯＳトランジスタの閾値電圧に比べて低い閾値電圧を有する請求項６に記載の電圧レベルシフタ。
【請求項８】
前記インバータ回路要素の前記ＰＭＯＳトランジスタは、前記入力電圧領域が論理ゼロに相当するとき、前記供給電圧レールから前記パストランジスタの前記出力の前記絶縁を実施する請求項７に記載の電圧レベルシフタ。
【請求項９】
前記スイッチング回路要素は、前記ＮＭＯＳトランジスタのドレインと、前記ＰＭＯＳトランジスタのドレインと、前記パストランジスタのドレインとの間に配置される第１のノードを備える請求項８に記載の電圧レベルシフタ。
【請求項１０】
前記スイッチング回路要素は、前記プルアップトランジスタのドレインと前記プルダウンランジシタのドレインとの間に配置される第２のノードを備え、前記インバータ回路要素の入力は、前記第２のノードに接続される請求項９に記載の電圧レベルシフタ。
【請求項１１】
前記インバータ回路要素の出力は、前記プルアップトランジスタの入力に接続される請求項５に記載の電圧レベルシフタ。
【請求項１２】
前記出力につながる信号経路内で直列に接続される少なくとも１つのインバータを備える請求項１に記載の電圧レベルシフタ。
【請求項１３】
回路設計ツールの標準セルライブラリ内の標準セルコンポーネントである請求項１に記載の電圧レベルシフタ。
【請求項１４】
前記スイッチング回路要素は、少なくとも１つの相補的金属酸化物半導体（ＣＭＯＳ）トランジスタを備える請求項１に記載の電圧レベルシフタ。
【請求項１５】
前記スイッチング回路要素は、少なくとも１つのカーボンナノチューブ電界効果トランジスタを備える請求項１に記載の電圧レベルシフタ。
【請求項１６】
単一電圧領域ＮＷＥＬＬを備える請求項１に記載の電圧レベルシフタ。
【請求項１７】
シングルハイトを有する請求項１に記載の電圧レベルシフタ。
【請求項１８】
前記パストランジスタのゲートは、前記供給電圧より低い非ゼロ電圧を有するＴＩＥＨＩ標準セルに接続される請求項１に記載の電圧レベルシフタ。
【請求項１９】
入力電圧領域からの入力信号の電圧レベルを、前記入力信号をシフト電圧領域内のシフト信号に変換することによってシフトさせる方法であって、
入力において、前記入力電圧領域からの前記入力信号を受信すること、
供給電圧の電圧レールとグラウンド電圧の電圧レールとの間にスイッチング回路要素を配列すること、
前記入力と前記スイッチング回路要素との間の経路内にパストランジスタを配置すること、および、
前記シフトデジタル信号を出力するために、前記スイッチング回路要素のノードに出力を接続することを含み、
前記スイッチング回路要素は、前記入力電圧領域が論理ゼロに相当するとき、前記供給電圧レールから前記パストランジスタの出力を絶縁するように構成され、
前記スイッチング回路要素は、前記パストランジスタを介して前記入力に接続される少なくとも１つのプルアップトランジスタを備え、かつ、前記パストランジスタをバイパスする信号経路を介して前記入力に接続されるプルダウントランジスタを備え、前記少なくとも１つのプルアップトランジスタのうちの少なくとも１つの閾値電圧は、前記パストランジスタの閾値電圧より高い、
方法。
【請求項２０】
入力電圧領域からの入力信号を受信し、前記信号をシフト電圧領域内のシフト信号に変換する電圧レベルシフタであって、
前記入力電圧領域から前記入力信号を受信する手段と、
供給電圧の電圧レールとグラウンド電圧の電圧レールとの間に配列されるスイッチングする手段と、
前記入力と前記スイッチング回路要素との間の経路内に配置されるパストランジスタ手段と、
前記シフトデジタル信号を出力するための前記スイッチング回路要素のノードに接続される出力する手段とを備え、
前記スイッチングする手段は、前記入力電圧領域が論理ゼロに相当するとき、前記供給電圧レールから前記パストランジスタ手段の出力を絶縁するよう構成され、
前記スイッチングする手段は、前記パストランジスタ手段を介して前記入力に接続される少なくとも１つのプルアップトランジスタを備え、かつ、前記パストランジスタ手段をバイパスする信号経路を介して前記入力に接続されるプルダウントランジスタを備え、前記少なくとも１つのプルアップトランジスタのうちの少なくとも１つの閾値電圧は、前記パストランジスタ手段の閾値電圧より高い、
電圧レベルシフタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の分野は、２つの異なる電圧領域間で電圧レベルをシフトさせる電圧レベルシフタに関する。
【背景技術】
【０００２】
１つの電圧領域からの信号を、別の電圧領域に適した信号に変換するために電圧レベルシフタを設けることが知られている。これは、異なる電圧レベルで動作する回路が、互いにインタフェースすることを可能にする。
【０００３】
特定用途向け集積回路（ＡＳＩＣ）の設計では、回路設計は、標準セルの実装によって実施されることが多い。こうして、ＡＳＩＣ製造業者は、第３者機関回路設計ツールにおいて表されうる伝播遅延、キャパシタンス、およびインダクタンスなどの知られている電気特性を用いて機能ブロックを作成しうる。標準セル設計は、高いゲート密度および良好な電気性能を達成するためにこれらの機能ブロックを利用することである。したがって、標準セル設計で使用するための回路コンポーネントに対する制約（たとえば、電気特性）は、注意深く制御される。
【０００４】
標準セル設計に含めるための知られている電圧レベルシフタは、通常、作製するのに費用がかかり、かつ、かなり大きな回路面積を消費する２重電圧ＮＷＥＬＬアーキテクチャを備える。知られている標準セルライブラリレベルシフタに関する問題は、レベルシフタが、理想より大きな面積を有し、高い漏洩電流を有し、遅い電圧シフト応答時間を有することである。標準セルライブラリで実装する場合に、実用的に可能である単一ＮＷＥＬＬを有する電圧シフタの実施態様は知られていない。
【０００５】
したがって、標準セルライブラリで使用するのに適した、面積が低減され、漏洩が低減され、応答時間が速く、作製するのに費用効果性が高い電圧レベルシフタについての必要性が存在する。
【０００６】
図１は、標準セルライブラリで使用される、知られている電圧レベルシフタを概略的に示す。図１の回路は、複数の相補的金属酸化物半導体（ＣＭＯＳ）トランジスタを備え、かつ、２つのＮＷＥＬＬを備える。図１の標準セルは、この回路のパストランジスタのＰＭＯＳの別個の絶縁されたＮＷＥＬＬが存在することから、ダブルハイトセルである。図１の標準セルは、ＰＭＯＳトランジスタ１０２を備える回路１００であり、トランジスタのソースは低電圧領域（ＶＤＤＬ）に接続され、トランジスタのドレインは、ＮＭＯＳトランジスタ１０４のドレインに接続され、ＮＭＯＳトランジスタ１０４のソースはグラウンド電圧に接続される。ＮＭＯＳトランジスタ１０４のゲートは、論理レベルゼロであるかまたは論理レベル１のいずれかでありうる入力電圧Ｖｉｎ＿Ｌに接続される。ＰＭＯＳトランジスタ１０２およびＮＭＯＳトランジスタ１０４は共に、回路１００の第１の絶縁されたＮＷＥＬＬを表す。
【０００７】
第２の（別個の）ＮＷＥＬＬは、４つのＰＭＯＳトランジスタ１０６、１０８、１１０、１１２の組によって標準セル１００の回路内に形成される。ＰＭＯＳトランジスタ１０６および１０８のソースは高電圧領域ＶＤＤＨに接続される。４つのＰＭＯＳトランジスタ１０６、１０８、１１０、１１２に加えて、さらに２つのＮＭＯＳトランジスタ１１４、１１６が存在し、ＮＭＯＳトランジスタ１１４、１１６は、高電圧領域ＶＤＤＨとグラウンド電位電圧ライン１１７との間に接続される全部で６つのトランジスタのサブ回路を完成させる。この６トランジスタサブ回路では、ＰＭＯＳトランジスタ１０６のゲートおよびＮＭＯＳトランジスタ１１４のゲートは、入力電圧Ｖｉｎ_Ｌに接続され、一方、ＰＭＯＳトランジスタ１０８のゲートおよびＮＭＯＳトランジスタ１１６のゲートは、第１のＮＷＥＬＬのＰＭＯＳ１０２のドレインとＮＭＯＳ１０４のドレインとの間に位置する回路ノード１５２に接続される。
【０００８】
ＰＭＯＳトランジスタ１１０および１１２は、ＰＭＯＳトランジスタ１１２のゲートがＮＭＯＳトランジスタ１１４のドレインに接続され、一方、ＰＭＯＳトランジスタ１１０のゲートが、トランジスタ１１６と１１２のドレインを接続するノード１５６に接続されるという意味で交差結合する。標準セル１００の出力Ｖｏｕｔ_Ｈは、直列に接続された第１のインバータ１１８および第２のインバータ１２０を備える信号経路を介して提供される。回路１００に２つのＮＷＥＬＬが必要とされる理由は、パストランジスタＰＭＯＳ１０２のＮＷＥＬＬを、トランジスタ１０６、１０８、１１０、１１２によって形成される通常のＮＷＥＬＬから分離して維持することが必要であるからである。実際には、そのソースが低電圧領域ＶＤＤＬに接続されるＰＭＯＳトランジスタ１０２の本体を、同じ対応するソース電位レベル、すなわち、ＶＤＤＬに維持することが望ましい。そうでない場合、ＰＭＯＳトランジスタ１０２の基材が、一定の電圧領域ＶＤＤに維持された場合、ＰＭＯＳ１０２の本体−ソース間の電位は、いわゆるトランジスタの「本体効果(body effect)」のために増加することになり、結果として、ＰＭＯＳトランジスタ１０２の閾値電圧が増加することになる。ＰＭＯＳ１０２は、ゲートとソースとの間の電圧が閾値電圧Ｖｔ未満であるとき伝導することに留意されたい。したがって、高い閾値電圧Ｖｔは、ＰＭＯＳトランジスタ１０２をオフすることが難しくなるという結果をもたらすことになる。この状況は望ましくない。したがって、ＰＭＯＳ１０２の本体は、別個のＮＷＥＬＬ内の２つのトランジスタ１０２および１０４を絶縁することによって低いソース電圧レベルＶＤＤＬに維持される。
【０００９】
回路１００の２重ＮＷＥＬＬ構造およびダブルハイトセルは、セルの面積が大きく、かつ、作製するのに費用がかかることを意味する。標準セル回路１００はまた、大量の電力を消費し、著しい電流漏洩を有する。
【００１０】
図１の回路では、入力電圧Ｖｉｎ_Ｌが論理ゼロに相当するとき、第１のＮＷＥＬＬでは、ＮＭＯＳトランジスタ１０４がオフし、一方、ＰＭＯＳトランジスタがオンする。第２のＮＷＥＬＬでは、入力電圧が論理ゼロであるとき、ＮＭＯＳトランジスタ１１４およびＰＭＯＳトランジスタ１１２は共にオフするため、ノード１５４は高電圧領域ＶＤＤＨにあり、一方、ノード１５６はゼロ電圧である。しかし、ＰＭＯＳトランジスタ１０８は、入力電圧が論理ゼロであるとき、準安定状態であり、パストランジスタ１０２および１０４の出力が高電圧領域ＶＤＤＨから確実に絶縁されないことを意味する。したがって、ノード１５６は、不定な電圧であり、したがって、いわゆる「弱いゼロ(weak zero)」電圧に相当するだけである。回路１００についてのＰＭＯＳトランジスタ１０８の準安定性に関するこの問題は、入力電圧が論理ゼロに相当する状況でのみ起こる。入力電圧Ｖｉｎ_Ｌが、図１の回路において論理１に相当するとき、トランジスタ１０６、１１０、１１６、および１０２は全て、確実にオフし、一方、トランジスタ１１４、１０４、１０８、および１１２は全てオンし、出力電圧Ｖｏｕｔ_Ｈは、高電圧領域ＶＤＤＨに相当する。
【００１１】
したがって、図１の知られている標準セル電圧レベルシフタ回路では、第１のＮＷＥＬＬのパストランジスタ１０２および１０４の正しい動作を確保するという問題が存在し、その問題は、スイッチング回路内のトランジスタのうちの１つ、すなわち、ＰＭＯＳトランジスタ１０８の準安定性のために生じる可能性がある。この問題は、入力電圧が論理レベルゼロを有するときに生じる。さらに、図１の回路１１０に比べて、面積が低減し、漏洩電流が低減された標準セル電圧レベルシフタを設けることが望ましい。
【００１２】
図２は、Ｆｕｊｉｏ  ＩｓｈｉｈａｒａおよびＦａｒｈａｎａＳｈｅｉｋｈによるサーチ論文「Ｌｅｖｅｌ  Ｃｏｎｖｅｒｓｉｏｎ  ｆｏｒ  Ｄｕａｌ−Ｓｕｐｐｌｙ  Ｓｙｓｔｅｍｓ」ＩＥＥＥ  Ｔｒａｎｓａｃｔｉｏｎｓ  ｏｎ  Ｖｅｒｙ  Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ（ＶＬＳＩ）Ｓｙｓｔｅｍｓ，ｖｏｌｕｍｅ１２，ｎｏ．２，Ｆｅｂｒｕａｒｙ２００４に記載された２重供給電圧設計で使用するための知られている単一ＮＷＥＬＬ電圧レベルシフタを概略的に示す。図２の回路は、ダイドードベースの単一ウェル電圧レベルシフタであるが、この単一ＮＷＥＬＬ回路は、標準セル電圧レベルシフタの厳しい要件に適合しない。図２のダイオードベースの設計は、厚い酸化物および高電圧トランジスタを使用するオプションが存在する入力／出力回路でうまく働きうるだけである。単一ＮＷＥＬＬ電圧レベルシフタについての以前から知られているトポロジは、その物理的特性のために、ベリーディープサブミクロン技術の標準セルライブラリで使用するのに実用的でないだけである。
【００１３】
図２の単一ＮＷＥＬＬ回路２００は、ＮＭＯＳパストランジスタ２１０を備え、そのソースは入力電圧Ｖｉｎ_Ｌに接続され、そのドレインは回路ノード２５０に接続される。回路２００は、さらにＰＭＯＳトランジスタ２１２を備え、そのソースは高電圧領域ＶＤＤＨに接続され、そのドレインはＮＭＯＳトランジスタ２１４のドレインに接続される。トランジスタ２１４のソースは、さらに、グラウンド電圧に接続される。回路２００は、４番目のＣＭＯＳトランジスタを備え、４番目のＣＭＯＳトランジスタはＰＭＯＳトランジスタ２１６であり、そのソースとドレインは、高電圧領域ＶＤＤＨとノード２５０との間に接続され、そのゲートは、回路２００の出力ライン上のさらなる回路ノード２５２に接続される。信号は、Ｖｏｕｔ_Ｈとして出力される前に単一のインバータ２１８を通過する。
【００１４】
回路２００では、入力電圧Ｖｉｎ_Ｌが論理ゼロに相当するとき、パストランジスタ２１０が切り替わり、ＰＭＯＳトランジスタ２１２もまたオンする。論理ゼロ入力の場合、ＮＭＯＳトランジスタ２１４は、確実にオフであるが、ＰＭＯＳトランジスタ２１６は不確実なオフであるに過ぎない（すなわち、準安定状態である）。ＰＭＯＳトランジスタ２１６の準安定性のために、ノード２５２は、明確な電圧を持たず、このノードは、高電圧レベルＶＤＤＨに上昇する前に、最初はゼロ電圧であることになる。インバータ２１８を通過した後、出力電圧はゼロになることになる。ＰＭＯＳトランジスタ２１６の準安定性はまた、回路２００内に準安定性が存在しない場合にそうなると思われるよりも高いレベルの漏洩電流をもたらす。ＰＭＯＳトランジスタ２１６の準安定性のために、パストランジスタ２１０の出力のノード２５０における電圧レベルが明確に規定されないという問題も存在する。
【００１５】
図２の回路２００への入力電圧Ｖｉｎ_Ｌが論理１に相当するとき、トランジスタ２１０、２１４、２１６は全てオンし、一方、そのゲートがノード２５０に接続されるＰＭＯＳトランジスタ２１２は、オフであるが、不確実なオフであるに過ぎない。そのため、トランジスタ２１２は、この状況で準安定状態である。これは、ノード２５０に不定の電圧をもたらし、不定の電圧は、高電圧レベルＶＤＤＨであるべきであるが、実際には、不確実に所望の電圧レベルであるに過ぎない。ノード２５２の電圧レベルは、ゼロであるべきであるため、インバータ２１８の出力の電圧はＶＤＤＨに相当するべきである。図２の回路は、半フィードバック回路に相当するに過ぎない。先に説明したように、論理ゼロおよび論理１のそれぞれの電圧入力についてトランジスタ２１６および２１２の一部の準安定性によって引起される問題が存在する。図２の電圧レベルシフタのより効率的な動作の場合、ノード２５０は、論理ゼロの入力電圧についてより確実なゼロ電圧であるべきであることが望ましい。これは、システムの漏洩電流を低減することになる。
【００１６】
図２の回路２００は、いわゆる半ラッチ回路に相当し、論理ゼロの入力電圧について回路２００がうまく機能しないようにさせる。入力電圧Ｖｉｎ_Ｌが論理０であるとき、ノード２５０は、ＮＭＯＳパストランジスタ２１０および入力電圧Ｖｉｎ_Ｌを駆動するさらなるＮＭＯＳトランジスタ（図２では図示せず）によって駆動される。これらの２つのＮＭＯＳトランジスタは共に、ゲート−ソース間の電圧Ｖｇｓと、閾値電圧Ｖｔとの差がごく小さくかつゼロに近い結果として著しく不確実であることになる。このことは、トランジスタ２１０を含む２つのＮＭＯＳトランジスタが、トランジスタの所望の「線形領域(linear region)」にないことを意味することになる。線形領域では、ゲート−ソース間の電圧Ｖｇｓは、閾値電圧Ｖｔを超え、かつ、本体−ソース間の電圧Ｖｂｓは、ＶｇｓとＶｔとの差より小さい。この不安定性の結果として、図２の単一ＮＷＥＬＬ電圧シフタは、ディープサブミクロン技術の標準セルライブラリで使用されることができない。さらに、高速ＮＭＯＳおよび高速ＰＭＯＳトランジスタに相当するいわゆる「ＦＦコーナ(FF corner)」および漏洩電流が大きくなる可能性がある高温コーナでは、入力電圧Ｖｉｎ_Ｌとノード２５０との間の高い抵抗性経路のために、図２のノード２５０の電位は、ゼロの論理入力の場合でさえ、非ゼロになる可能性がある。結果として、ＰＭＯＳトランジスタ２１２は、おそらく「トライオード領域(triode region)」（すなわち、線形領域）に入ることになり、トライオード領域は、回路２００の出力のノード２５２の論理を不確実にすることになる。
【発明の概要】
【発明が解決しようとする課題】
【００１７】
したがって、より少ない面積を消費し、かつ、作製するのに費用効果性がより高いが、論理ゼロと論理１の両方の入力について安定である、標準セルで使用するための単一ＮＷＥＬＬ設計などの電圧レベルシフタについての要求が存在する。
【課題を解決するための手段】
【００１８】
第１の態様によれば、本発明は、入力電圧領域からの入力信号を受信し、前記信号をシフト電圧領域内のシフト信号に変換する電圧レベルシフタを提供し、前記電圧レベルシフタは、前記入力電圧領域から前記入力信号を受信する入力と、供給電圧の電圧レールとグラウンド電圧の電圧レールとの間に配列されるスイッチング回路要素と、前記入力と前記スイッチング回路要素との間の経路内に配置されるパストランジスタと、前記シフト信号を出力するための前記スイッチング回路要素のノードに接続される出力とを備え、前記スイッチング回路要素は、前記入力電圧領域が論理ゼロに相当するとき、前記供給電圧レールから前記パストランジスタの出力を絶縁するよう構成される。
【００１９】
本発明は、入力電圧領域が論理ゼロに相当するとき、電圧レベルシフタのスイッチング回路要素がパストランジスタの出力を供給電圧レールから絶縁するよう構成されることを保証することによって、以前から知られている標準セル電圧レベルシフタと比べて改善された性能特性を有する電圧レベルシフタが提供されうることを認識する。これは、パストランジスタの出力において確実なゼロが存在することを保証し、それにより、パストランジスタの正しい動作を保証し、また、以前から知られている電圧レベルシフタ構成において示されたスイッチング回路要素のトランジスタの高閾値現象および準安定性を回避する。スイッチング回路要素の構成によってパストランジスタの出力を供給電圧レベルから絶縁することは、電圧レベルシフタの出力におけるより良好なスルーをもたらし、かつ、電圧レベル間の急峻な移行を可能にする。
【００２０】
一実施形態では、電圧レベルシフタのスイッチング回路要素は、完全フィードバックを提供するよう構成される。単一ＮＷＥＬＬ設計を有する以前から知られている電圧レベルシフタ（標準セルライブラリでの実装に適さない電圧レベルシフタ）では、スイッチング回路要素は、半フィードバックだけを提供し、これは、パストランジスタの出力に不定の電圧をもたらしうる。完全フィードバックを設けることは、より信頼性がありかつ頑健な回路を可能にし、電圧レベルシフタが単一ＮＷＥＬＬによって提供されうることを意味する。パストランジスタをスイッチング回路要素のその他の部分から絶縁するために第２のＮＷＥＬＬを設ける必要性を不要にすることにより、設計の回路面積を低減することを容易にする。
【００２１】
スイッチング回路要素は多くの異なる構成を有しうるが、一実施形態では、スイッチング回路要素は、パストランジスタを介して入力に接続されるプルアップトランジスタを備え、かつ、パストランジスタをバイパスする信号経路を介して入力に接続されるプルダウントランジスタをさらに備える。
【００２２】
スイッチング回路要素は多数の異なるスイッチ配置のうちの任意のスイッチ配置を備えうるが、一実施形態では、スイッチング回路要素はインバータ回路要素を備える。インバータ回路要素は、入力電圧領域が論理ゼロに相当するとき、パストランジスタの出力を供給電圧レールから絶縁する好都合な手段を提供する。
【００２３】
インバータ回路要素は、インバータを形成する多数の異なるタイプのスイッチング要素のうちの任意の１つのスイッチング要素を備えうるが、一実施形態では、インバータ回路要素は、単一ＮＭＯＳトランジスタおよび単一ＰＭＯＳトランジスタを備える。これは、実装が容易であり、かつ、作製するのに費用効果がある。
【００２４】
一実施形態では、パストランジスタは、インバータ回路要素のＰＭＯＳトランジスタの閾値電圧に比べて低い閾値電圧を有する。これは、より頑健な特性を有する電圧レベルシフタを提供する。
【００２５】
一実施形態では、インバータ回路要素のＰＭＯＳトランジスタは、入力電圧領域が論理ゼロに相当するとき、供給電圧レールからのパストランジスタの出力の絶縁を実施するのに役立つ。
【００２６】
一実施形態では、スイッチング回路要素は、スイッチング回路要素のＮＭＯＳトランジスタのドレインと、ＰＭＯＳトランジスタのドレインとの間に配置される第１のノードを備える。
【００２７】
一部の実施形態では、スイッチング回路要素は、スイッチング回路要素のプルアップトランジスタのドレインとプルダウンランジシタのドレインとの間に配置される第２のノードを備え、前記インバータ回路要素の入力は、前記第２のノードに接続される。スイッチング回路要素のこの配置は、実装が簡単でかつ面積効率的である回路構成で完全フィードバックを提供する。
【００２８】
一部の実施形態では、インバータ回路要素の出力は、プルアップトランジスタの入力に接続される
【００２９】
スイッチング回路要素の出力は、多数の代替の出口経路を介してシフトデジタル信号として提供されうるが、一実施形態では、電圧レベルシフタは、出力につながる信号経路（すなわち、出口経路）内で直列に接続される少なくとも１つのインバータを備える。
【００３０】
本技法による電圧レベルシフタは、多数の異なる環境で使用されうることが理解されるであろう。しかし、一実施形態では、電圧レベルシフタは、回路設計ツールの標準セルライブラリ内の標準セルコンポーネントである。これは、以前から知られている標準セル電圧レベルシフタと比べて低減された漏洩および改善された性能特性を有する面積効率がより高い回路を表す。
【００３１】
一実施形態では、電圧レベルシフタのスイッチング回路要素は、少なくとも１つの相補的金属酸化物半導体（ＣＭＯＳ）トランジスタを備える。代替の実施形態では、スイッチング回路要素は、少なくとも１つのカーボンナノチューブ電界効果トランジスタを備える。本技法による電圧レベルシフタは、さらなる代替のタイプのトランジスタを使用して実装されうることが理解されるであろう。
【００３２】
一実施形態では、電圧レベルシフタは、単一電圧領域ＮＷＥＬＬを備える。これは、電圧レベルシフタの面積が、２重ＮＷＥＬＬ設計と比べて減少することを可能にし、作製のために低解像度ＮＷＥＬＬマスクを提供することによってプロセスコストを低減させる。
【００３３】
一部の実施形態では、電圧レベルシフタは、ダブルハイトではなくシングルハイトを有する。
【００３４】
第２の態様によれば、本発明は、入力電圧領域からの入力信号の電圧レベルを、前記入力信号をシフト電圧領域内のシフト信号に変換することによってシフトさせる方法を提供し、前記方法は、
入力において、前記入力電圧領域からの前記入力信号を受信すること、
供給電圧の電圧レールとグラウンド電圧の電圧レールとの間にスイッチング回路要素を配列すること、
前記入力と前記スイッチング回路要素との間の経路内にパストランジスタを配置すること、および、
前記シフトデジタル信号を出力するために、前記スイッチング回路要素のノードに出力を接続することを含み、
前記スイッチング回路要素は、前記入力電圧領域が論理ゼロに相当するとき、前記供給電圧レールから前記パストランジスタの出力を絶縁するよう構成される。
【００３５】
本発明の先のまた他の目的、特徴、および利点は、添付図面に関連して読まれる例証的な実施形態の以下の詳細な説明から明らかになるであろう。
【図面の簡単な説明】
【００３６】
【図１】標準セルライブラリで使用される、知られている２重ＮＷＥＬＬ電圧レベルシフタを概略的に示す図である。
【図２】標準セルライブラリで使用するのに適さない、知られている単一ＮＷＥＬＬ電圧レベルシフタを概略的に示す図である。
【図３】本発明の第１の実施形態による電圧レベルシフタを概略的に示す図である。
【図４】入力供給電圧が論理ゼロに相当する状態の図３の電圧レベルシフタの構成を概略的に示す図である。
【図５】入力供給電圧が論理１に相当する図３の電圧レベルシフタの構成を概略的に示す図である。
【図６】本発明の第２の実施形態による電圧レベルシフタを示す図である。
【図７Ａ】立上り遅延、立下り遅延、動的電力比、および漏洩電力比の特性についての、図１の知られている２重Ｎｗｅｌｌアーキテクチャと図３の実施形態の単一Ｎｗｅｌｌアーキテクチャとの比較を概略的に示す表である。
【図７Ｂ】立上り遅延、立下り遅延、動的電力比、および漏洩電力比の特性についての、図１の知られている２重Ｎｗｅｌｌアーキテクチャと図３の実施形態の単一Ｎｗｅｌｌアーキテクチャとの比較を概略的に示す表である。
【図８】図１の知られている標準セル電圧レベルシフタの漏洩特性と図３の実施形態の漏洩特性の比較を提供する表である。
【図９】遅延および動的電力特性の、図１の知られている標準セル電圧レベルシフタと、図３の実施形態の電圧レベルシフタとの比較を概略的に示す表である。
【発明を実施するための形態】
【００３７】
図３は、本発明の第１の実施形態による標準セルに適した単一ウェル電圧レベルシフタ設計を概略的に示す。回路は、ＮＭＯＳパストランジスタ３１０、ならびに、高電圧領域ＶＤＤＨ（ソース電圧）とグラウンド電圧レール３５１との間に接続される４つのトランジスタ３１２、３１４、３１６、３１８を備える。これらの４つのトランジスタは、そのゲートがパストランジスタ３１０の出力に接続され、そのソースが高電圧領域ＶＤＤＨに接続される第１のＰＭＯＳトランジスタ３１２を備える。ＰＭＯＳトランジスタ３１２のドレインは、ＮＭＯＳトランジスタ３１４のドレインに接続され、ＮＭＯＳトランジスタ３１４のソースは、さらに、グラウンド電圧レール３５１に接続される。
【００３８】
ＰＭＯＳトランジスタ３１６およびＮＭＯＳトランジスタ３１８を備える一対のトランジスタは共に、インバータ回路を形成する。ＰＭＯＳトランジスタ３１６のソースは、高電圧領域ＶＤＤＨに接続され、一方、ＮＭＯＳトランジスタ３１８のソースはグラウンド電圧レール３５１に接続される。インバータ回路トランジスタ３１６、３１８のゲートは、ノード３５０を介して、ＰＭＯＳトランジスタ３１２のドレインとＮＭＯＳトランジスタ３１４のドレインとの間のポイントに接続される。さらなる２つのインバータ３２０および３２２は、電圧レベルシフタ回路の出力Ｖｏｕｔ_Ｈの前に設けられる。
【００３９】
図３の回路では、単一経路は、インバータのＰＭＯＳトランジスタ３１６のドレインとＮＭＯＳトランジスタ３１８のドレインとの間のノード３５３から導出される出力経路上のポイント３５２と接続し、かつ、パストランジスタ３１０の出力をＰＭＯＳトランジスタ３１２のゲートに接続するワイヤ３０９に戻るようにポイント３５２と接続する。ＮＭＯＳパストランジスタ３１０のゲートは、「ＴＩＥＨＩセル」（ＣＭＯＳゲートに電源を接続するのに使用される標準的なセルシステム）に接続されるため、低電圧領域ＶＤＤＬは、パストランジスタ３１０のゲートに供給される。図３の回路トポロジは、ディープサブミクロン技術の標準セルライブラリで使用するのに実用的に実現可能な単一ＮＷＥＬＬ電圧レベルシフタを提供する。図３の回路のトポロジのレイアウト設計は、単純であり、自動回路設計ツールを使用して行われうる。
【００４０】
回路３００の面積は、図１の以前から知られている標準セルの面積より小さい。所与のプロセスの場合、図３のトポロジに相当する回路の漏洩は、図１に示す標準セルライブラリの電圧レベルシフタの漏洩より小さい。図３のレベルシフタはまた、所与のプロセスの場合、図１のレベルシフタより速い。
【００４１】
図３の実施形態では、パストランジスタ３１０は、低閾値電圧トランジスタとして実装され、一方、論理入力ゼロが存在するとき、パストランジスタ３１０の出力からノード３５２を絶縁するＰＭＯＳトランジスタ３１６は、かなり高い閾値電圧トランジスタとして実装される。これは、設計をより頑健にする。トランジスタ３１２は、パストランジスタ３１０を介して入力電圧に接続されるプルアップトランジスタとみなされることができ、一方、ＮＭＯＳトランジスタ３１４は、パストランジスタ３１０をバイパスさせる信号経路３１１を介して入力Ｖｉｎ_Ｌに接続されるプルダウントランジスタと見られることができる。
【００４２】
図３のレベルシフタへの入力は、アナログ入力である。しかし、あるいは、デジタル入力信号が使用されうることが理解されるであろう。
【００４３】
図４は、電圧入力Ｖｉｎ_Ｌが、ゼロの論理値に相当する、すなわち、Ｖｉｎ_Ｌ＝０であるときの、図３の回路の種々のトランジスタの状態を概略的に示す。図４に示すように、入力電圧がゼロボルトに相当するとき、パストランジスタがオンする。ＰＭＯＳトランジスタ３１２およびインバータのＮＭＯＳトランジスタ３１８は共にオンする。しかし、ＮＭＯＳトランジスタ３１４およびＰＭＯＳトランジスタ３１６は共に、確実にオフである。ＰＭＯＳトランジスタ３１６が確実にオフであると言う事実は、パストランジスタ３１０の出力に接続するノード３５２において確実なゼロ電圧が得られることを可能にする。ＰＭＯＳトランジスタ３１６の存在は、論理入力がゼロであるとき、ノード３５２において、ノード３５２のＶＤＤＨに対する経路が存在しないことを意味する。これは、図２の回路で特定される準安定性問題に対処する。
【００４４】
図４に示すように、論理ゼロの入力電圧の場合、ノード３５０の電圧は、この特定の実施形態では１．０８Ｖに相当するＶＤＤＨに相当し、パストランジスタ３１０の出力の電圧は、ノード３５２の電圧がそうであるように、ゼロボルトに相当する。これは、インバータ３２２の出力にゼロ電圧をもたらす。
【００４５】
図５は、入力電圧が論理１に相当する場合の、図３の実施形態の回路を概略的に示す。この場合、論理１の入力電圧は、Ｖｉｎ_Ｌ＝０．５Ｖに相当する。図５に示すように、パストランジスタ３１０は、Ｖｉｎ_Ｌ＝０．５Ｖ（低電圧領域ＶＤＤＬと同じである）であるためオフであることになる。パストランジスタ３１０のゲート−ソース間の電圧がゼロであるため、トランジスタスイッチはオフする。ＰＭＯＳトランジスタ３１２およびインバータのＮＭＯＳトランジスタ３１８はまた、論理入力が１に相当するときオフされる。しかし、ＮＭＯＳトランジスタ３１４は、オンであることになり、インバータのＰＭＯＳトランジスタ３１６もまた、オンされることになる。結果として、ノード３５２の電圧は、ＶＤＤＨ（すなわち、１．０８Ｖ）に相当することになり、ノード３５０の電圧は、ゼロ電圧に相当することになる。ＮＭＯＳトランジスタ３１４は、オンであるとき、ノード３５０をグラウンド電位にプルダウンし、したがって、ＰＭＯＳトランジスタ３１６は、オンし、ノード３５２は、高電圧領域ＶＤＤＨにプルアップされる。この結果として、出力電圧はＶＤＤＨ（すなわち、１．０８Ｖ）に相当する。
【００４６】
図３の回路は、図２の半フィードバックシステムと対照的に完全フィードバックシステムに相当する。ノード３５２の位置は、論理ゼロ入力に対して、確実なゼロ電圧をそこで得る能力を決めるときに重要である。図３の配置構成では、これは、インバータトランジスタ３１６、３１８の出力を、ＰＭＯＳトランジスタ３１２の入力（すなわち、ゲート）に接続することによって達成される。図３の回路は、図２の知られている単一ウェル電圧レベルシフタによって達成されるのに比べて、出力Ｖｏｕｔ_Ｈにおける改善された「スルー(slew)」および急峻な移行をもたらす。図３の回路配置構成は、入力電圧Ｖｉｎ_Ｌが論理レベルゼロを有するときに、ＶＤＤＨからパストランジスタ３１０の出力を絶縁することを意図される。
【００４７】
図３の実施形態では、電圧レベルシフタの特性は、以下の通りである。
【００４８】
【表１】
0005430507.tif 000002
【００４９】
図３のレベルシフタはまた、シングルハイトおよび単一ＮＷＥＬＬを有する。
【００５０】
図６は、本発明による単一ウェル電圧レベルシステムの第２の実施形態を概略的に示す。図６の回路は、図３の回路に機能的に等価であるが、ＣＭＯＳトランジスタの代わりに、回路は、カーボンナノチューブ電界効果トランジスタ（ＣＮＴＦＥＴ）を使用して構築される。図６の回路は、図３の（出力経路上の）インバータ３２０、３２２がそれぞれ、一対のＣＮＴＦＥＴトランジスタによって置換えられ、共に、高電圧領域ＶＤＤＨとグラウンド電圧ＶＦＳに接続されることを除いて、図３の配置構成と構造的に同じである。
【００５１】
図６の回路６００は、パストランジスタ６１０、図３のトランジスタ３１２、３１４、３１６、および３１８にそれぞれ対応する一組の４つのスイッチングＣＮＴＦＥＴトランジスタ６１２、６１４、６１６、６１８を備える。そのソースがＶＤＤＨに接続されるトランジスタ６１２、６１６はそれぞれ直径ｄ１を有し、一方、トランジスタ６１４、６１８はそれぞれ、ｄ２の直径を有する。図３の配置構成と同様に、トランジスタ６１６および６１８は共に、インバータを形成する。図３の実施形態の場合と同様に、パストランジスタ６１０の出力に戻るように接続する、インバータの出力のノード６５２からの回路経路が存在する。一対のＣＮＴＦＥＴトランジスタ６２０、６２１は、第１の出力経路インバータを形成する。トランジスタ６２０は直径ｄ１を有し、トランジスタ６２１は直径ｄ２を有する。この第１のインバータ６２０、６２１は、一対のトランジスタ６２２、６２３に直列に接続され、Ｖｏｕｔ_Ｈに提供される前に、信号がそこを通過しなければならない第２の出力経路インバータを形成する。
【００５２】
図３の実施形態と同様に、図６の実施形態は、トランジスタ６１６を介して、論理入力がゼロであるとき、ＶＤＤＨからノード６５２を絶縁することによって働き、したがって、ノード６５２において確実なゼロを提供する。適切なＰタイプＣＮＴＦＥＴおよびＮタイプＣＮＴＦＥＴを使用して、トランジスタの必要とされる直径ｄ１、ｄ２を選択することによって、図６のレベルシフタシステムは、図３のＣＭＯＳトランジスタシステムと機能的に等価であるように実現されうる。
【００５３】
図７Ａおよび７Ｂは、立上り遅延、立下り遅延、動的電力比、および漏洩電力比の特性についての、図１の知られている２重Ｎｗｅｌｌアーキテクチャと図３の実施形態の単一Ｎｗｅｌｌアーキテクチャとの比較を概略的に示す表である。図７Ａおよび７Ｂの表では、「Ａｒｃｈ  １」は、図１の以前から知られている２重ＮＷＥＬＬ電圧シフタに相当し、一方、「Ａｒｃｈ  ３」は、図３の実施形態の単一ＮＷＥＬＬ電圧シフタに相当する。
【００５４】
図７Ａおよび７Ｂの最も左の列は、デバイス／トランジスタのゲートの最小長が３２ナノメートルである３２ナノメートル技術プロセスノードの場合のシミュレーションで使用されるＰＶＴ（電力、電圧、温度）コーナ用のパラメータを指定する。たとえば、「ｆｆ_ｎｏｍｉｎａｌ_ｍｉｎ_１ｐ１０ｖ_１ｐ１０ｖ_１２５ｃ」は、高速ＮＭＯＳおよび高速ＰＭＯＳ（ｆｆ）、最小密集状況における公称抵抗および公称キャパシタンス、１．１０Ｖ入力電圧、１．１０Ｖ出力電圧、および摂氏１２５度（１２５℃）の温度に相当し、「ｓｓ＿ｎｏｍｉｎａｌ＿ｍａｘ＿０ｐ７６ｖ＿０ｐ９０ｖ_ｍ４０ｃ」は、低速ＮＭＯＳおよび低速ＰＭＯＳ（ｓｓ）、公称抵抗、公称キャパシタンス（公称）、０．７６入力電圧、０．９０出力電圧、および摂氏−４０度（−４０℃）の温度に相当する。
【００５５】
図８および９は、単一ＮＷＥＬＬ設計が効率的に機能することがそれについて最も重要である機能コーナだけにおける、図１のアーキテクチャ（２重ＮＷＥＬＬとして知られる）および図３のアーキテクチャ（単一ＮＷＥＬＬの実施形態）の性能特性および比較を与える表である。
【００５６】
図８は、知られている標準セルの図１の電圧レベルシフタと本発明の実施形態による図３のアーキテクチャの電圧レベル比較についての漏洩比較を提供する表である。図８の表では、列「ＰＶＴコーナ」は、図１のアーキテクチャと図３のアーキテクチャのそれぞれに印加される電力、電圧、および温度パラメータの関連する組を指定する。特に、パラメータの組「ｌｅａｋ＿ｆｆｆ＿１２５＿１ｐ１５５＿１ｐ１１５」は、高速ＮＭＯＳおよび高速ＰＭＯＳのモンテカルロシミュレーションコーナについての、摂氏１２５度の温度、１．１５５Ｖの入力電圧、および１．１５５Ｖの出力電圧における漏洩コーナに相当する。
【００５７】
図８の列「ＶＳＳ＿ｌｅａｋ＿０」は、入力／出力の論理レベルがゼロであるときの、グラウンドノードにおける漏洩（マイクロアンペア単位）を指定する。列「ＶＳＳ＿ｌｅａｋ＿１」は、入力／出力の論理レベルが１であるときの、グラウンドノードにおける漏洩（マイクロアンペア単位）を指定する。最も右の列は、マイクロアンペア単位で総合漏洩電流を与える。図３の単一Ｎｗｅｌｌの実施形態の総合漏洩電流は０．３５マイクロアンペアであり、一方、図１の知られている２重Ｎｗｅｌｌの実施形態の総合漏洩電流は、０．２７マイクロアンペアで、わずかに低いだけである。
【００５８】
図９は、図１の２重標準セルと図３の実施形態との総合的な漏洩比較を指定する表である。列「ＰＶＴコーナ」は、試験下のアーキテクチャに印加される電力、電圧、および温度特性を指定する。ＰＶＴコーナ「ｄｅｌ＿ｓｓ＿ｍ４０＿０ｐ７２＿０ｐ７２」は、入力から出力への遅延で、低速ＮＭＯＳおよび低速ＰＭＯＳにおいて、電圧レベル０．７２Ｖから電圧レベル０．７２Ｖへ、に相当する。ＰＶＴコーナ「ｄｅｌ＿ｓｓ＿ｍ４０＿０ｐ７２＿１ｐ１５５」は、入力から出力への遅延で、低速ＮＭＯＳおよび低速ＰＭＯＳにおいて、電圧レベル０．７２Ｖから電圧レベル１．１５５Ｖの、に相当する。ＰＶＴコーナ「ｄｅｌ＿ｔｔ＿２５＿０ｐ７２＿０ｐ７２」は、入力から出力への遅延で、典型的なＮＭＯＳおよび典型的なＰＭＯＳについて、電圧レベル０．７２Ｖから電圧レベル０．７２Ｖへ、に相当する。
【００５９】
図９の表の次の列は、ナノ秒単位で立上り遅延を指定し、次の列は、ナノ秒単位で立下り遅延を指定する。最も右の列は、所与のＰＶＴコーナパラメータについての対応する回路の総合動的電力消費を指定する。
【００６０】
図３の実施形態のレベルシフタは、低電圧領域の低速ＰＭＯＳ、高速ＮＭＯＳコーナにおいて信頼性がある機能を有することが図８および９の表から見てわかる。これは、機能の点から重要なコーナである。
【００６１】
全体として、図７Ａ、７Ｂ、８、および９の表に提示される結果は、図３の実施形態の単一Ｎｗｅｌｌアーキテクチャが、性能特性（漏洩電流、遅延、動的電力）の点で、図１の知られている２重Ｎｗｅｌｌレベルシフタに匹敵することを示す。さらに、図３の単一Ｎｗｅｌｌアーキテクチャは、低速ＰＭＯＳ、高速ＮＭＯＳ、入力電圧０．７２Ｖ、出力電圧１．１５５Ｖ、および温度摂氏−４０度に相当するパラメータ空間の「重要コーナ」において機能する。表における結果はまた、図３の単一Ｎｗｅｌｌシフタが、標準的な電圧領域およびプロセスコーナにおいて、うまく働き、図１の２重Ｎｗｅｌｌアーキテクチャに匹敵することを実証する。これは、たとえば、「ｔｔ＿ｎｏｍｉｎａｌ＿ｍａｘ＿１ｐ００ｖ＿１ｐ１０ｖ＿２５ｃ」（すなわち、典型的なＮＭＯＳおよび典型的なＰＭＯＳ、公称抵抗および公称キャパシタンスで、考えられる最大の密集の状況における、１．００Ｖの入力電圧、１．１０Ｖの出力電圧、および摂氏２５度）に相当する図７Ｂの表の一番下から４番目の行から見てわかる。図７Ｂの表内のこのエントリから、この組のパラメータの場合、立上り遅延の差は、アーキテクチャ１（図１の２重Ｎｗｅｌｌ配置構成に相当する）がアーキテクチャ３（図３の実施形態に相当する）より５．７ピコ秒遅く、立下り遅延の差は、アーキテクチャ１がアーキテクチャ３より１５．５ピコ秒遅く、動的電力比は、アーキテクチャ１がアーキテクチャ３より１．１倍多くの電力を消費し、漏洩電力比（アーキテクチャ１［図１］／アーキテクチャ３［図３］）は、９７．７であり、すなわち、アーキテクチャ１がアーキテクチャ３より９７．７倍多く漏洩することを見ることができる。
【００６２】
本発明の例証的な実施形態が、添付図面を参照して本明細書で詳細に述べられたが、本発明は、これらの厳密な実施形態に限定されないこと、および、添付特許請求の範囲によって規定される本発明の範囲および精神から逸脱することなく、当業者によって種々の変更および修正が本明細書において行われうることが理解される。
【符号の説明】
【００６３】
ＶＤＤＨ  高電圧領域
３０９  ワイヤ
３１０  ＮＭＯＳパストランジスタ
３１１  信号経路
３１２，３１６  ＰＭＯＳトランジスタ
３１４，３１８  ＮＭＯＳトランジスタ
３２０，３２２  インバータ
３５０，３５３  ノード
３５１  グラウンド電圧レール
３５２  ポイント
【図１】
0005430507.tif 000003
【図２】
0005430507.tif 000004
【図３】
0005430507.tif 000005
【図４】
0005430507.tif 000006
【図５】
0005430507.tif 000007
【図６】
0005430507.tif 000008
【図７Ａ】
0005430507.tif 000009
【図７Ｂ】
0005430507.tif 000010
【図８】
0005430507.tif 000011
【図９】
0005430507.tif 000012