(57)【特許請求の範囲】
【請求項１】
ＳｉＧｅストレッサを形成する方法であって、前記方法は、
ソース領域とドレイン領域間にチャネルを有する半導体基板上のソース領域とドレイン領域の少なくとも１つに第１ＳｉＧｅ層を堆積するステップ、及び
前記第１ＳｉＧｅ層の上部を酸化層に変換し、前記第１ＳｉＧｅ層の底部を第２ＳｉＧｅ層に変換するステップを含み、
前記第２ＳｉＧｅ層は、前記第１ＳｉＧｅ層より高いＧｅ濃度を有する方法。
【請求項２】
前記第１ＳｉＧｅ層の上部を酸化層に変換し、前記第１ＳｉＧｅ層の底部を第２ＳｉＧｅ層に変換するステップの前に前記第１ＳｉＧｅ層上にＳｉキャップ層を堆積するステップを更に含む請求項１に記載の方法。
【請求項３】
熱拡散プロセスを行い、前記第２ＳｉＧｅ層からＳｉＧｅストレッサを形成するステップを更に含む請求項１に記載の方法。
【請求項４】
前記変換は熱酸化を含む請求項１に記載の方法。
【請求項５】
前記熱酸化は、異なる温度と持続時間を用いる少なくとも２つのステージを含む請求項４に記載の方法。
【請求項６】
前記熱酸化は、約６００℃〜８００℃のプロセス温度を有する請求項４に記載の方法。
【請求項７】
ＳｉＧｅストレッサを形成する方法であって、
ソース領域とドレイン領域間にチャネルを有する半導体基板上のソース領域とドレイン領域の少なくとも１つに第１ＳｉＧｅ層を堆積するステップ、
前記第１ＳｉＧｅ層上にＳｉキャップ層を堆積するステップ、及び
熱酸化を行い、前記第１ＳｉＧｅ層の上部を酸化層に変換し、前記第１ＳｉＧｅ層の底部を第２ＳｉＧｅ層に変換するステップを含み、前記第２ＳｉＧｅ層は、前記第１ＳｉＧｅ層より高いＧｅの割合を有する方法。
【請求項８】
熱拡散を行い、前記第２ＳｉＧｅ層からＳｉＧｅストレッサを形成するステップを更に含む請求項７に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路に関し、特に、半導体トランジスタ構造のシリコンゲルマニウム（ＳｉＧｅ）ソースドレインストレッサに関するものである。
【背景技術】
【０００２】
歪み制御（strain engineering）がデバイスの性能を高めるために、半導体製造に用いられている。トランジスタチャネルの歪みを変調することにより、電子移動度（または正孔移動度）が向上し、よってチャネルの導電率が向上するという性能上の利益が得られる。
【０００３】
ＣＭＯＳ技術では、ＰＭＯＳとＮＭＯＳは、異なる種類の歪みに対して異なる反応をする。特に、ＰＭＯＳのパフォーマンスは、圧縮歪みをチャネルに加えることで最適化され、ＮＭＯＳは引っ張り歪みから利益を受ける。シリコンとゲルマニウムの任意のモル比から構成されるＳｉＧｅ（Ｓｉ１−ＸＧｅＸ）は、ＣＭＯＳトランジスタの歪みシリコンの歪み誘導層として集積回路（ＩＣｓ）の半導体材料として通常用いられる。
【０００４】
歪みシリコンは、シリコン原子が正常な原子間距離を超えて延伸されたシリコン層である。これは、例えばシリコン層をシリコンゲルマニウム（ＳｉＧｅ）の基板上に配置することによって達成されることができる。シリコン層の原子が、バルクシリコン結晶の原子から更に離れて配置された、下方のシリコンゲルマニウム層の原子と位置合わせされることで、シリコン原子間の結合は、延伸され、歪みシリコンとなる。
【０００５】
現在、ＰＭＯＳ歪みは、ソース／ドレイン領域をアンダーカットし、アンダーカット領域にＳｉＧｅ膜をエピタキシャル成長させることで実現される。ＳｉＧｅ膜のより大きな格子定数は、単軸歪みをＳｉチャネルに提供する。Ｇｅの濃度が高いほど、歪みが大きく、性能がよくなる。しかし、ＳｉＧｅ膜内へのＧｅの取り込みは、エピタキシャルプロセスによって制限される。非常に高いＧｅの濃度のＳｉＧｅ膜は、表面処理（surface preparation）、用いられる前駆体と、成長条件に非常に敏感である従来のエピタキシャル方法を用いて実現するのが難しい。増え続けるＧｅの濃度の要求を満たし、エピタキシャル成長とともにＰＭＯＳのＳｉＧｅのソース／ドレイン（Ｓ／Ｄ）のためのＳｉＧｅプロファイルの適当な制御を維持することは難しい。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ＳｉＧｅストレッサの形成方法と集積回路のトランジスタ構造を提供する。
【課題を解決するための手段】
【０００７】
本発明は、ソース領域とドレイン領域間にチャネルを有する半導体基板上のソース領域とドレイン領域の少なくとも１つに第１ＳｉＧｅ層を堆積するステップ、及び前記第１ＳｉＧｅ層の上部を酸化層に変換し、前記第１ＳｉＧｅ層の底部を第２ＳｉＧｅ層に変換するステップを含み、前記第２ＳｉＧｅ層は、前記第１ＳｉＧｅ層より高いＧｅ濃度を有するＳｉＧｅストレッサを形成する方法を提供する。
【０００８】
本発明は、半導体基板、半導体基板上のソース領域とドレイン領域の少なくとも１つに位置し、５０％か、それ以上のＧｅ濃度を有する第１ＳｉＧｅ層、及び前記ソース領域と前記ドレイン領域間のチャネルを含む集積回路のトランジスタ構造を提供する。
【図面の簡単な説明】
【０００９】
【図１Ａ】本発明の一実施形態に基づいた高ゲルマニウム濃度を有するＳｉＧｅストレッサの模範的なプロセスを示している。
【図１Ｂ】本発明の一実施形態に基づいた高ゲルマニウム濃度を有するＳｉＧｅストレッサの模範的なプロセスを示している。
【図１Ｃ】本発明の一実施形態に基づいた高ゲルマニウム濃度を有するＳｉＧｅストレッサの模範的なプロセスを示している。
【図２Ａ】歪みソースドレイン（ＳＳＤ）を有する平面デバイスのプロセスの一実施形態を示している。
【図２Ｂ】歪みソースドレイン（ＳＳＤ）を有する平面デバイスのプロセスの一実施形態を示している。
【図２Ｃ】歪みソースドレイン（ＳＳＤ）を有する平面デバイスのプロセスの一実施形態を示している。
【図２Ｄ】歪みソースドレイン（ＳＳＤ）を有する平面デバイスのプロセスの一実施形態を示している。
【図２Ｅ】歪みソースドレイン（ＳＳＤ）を有する平面デバイスのプロセスの一実施形態を示している。
【図２Ｆ】歪みソースドレイン（ＳＳＤ）を有する平面デバイスのプロセスの一実施形態を示している。
【図３Ａ】ＳＳＤのない平面デバイスのプロセスの一実施形態を示している。
【図３Ｂ】ＳＳＤのない平面デバイスのプロセスの一実施形態を示している。
【図３Ｃ】ＳＳＤのない平面デバイスのプロセスの一実施形態を示している。
【図３Ｄ】ＳＳＤのない平面デバイスのプロセスの一実施形態を示している。
【図３Ｅ】ＳＳＤのない平面デバイスのプロセスの一実施形態を示している。
【図３Ｆ】ＳＳＤのない平面デバイスのプロセスの一実施形態を示している。
【図４Ａ】歪みソースドレイン（ＳＳＤ）を有するＦｉｎＦＥＴまたはトライゲートデバイスのプロセスの一実施形態を示している。
【図４Ｂ】歪みソースドレイン（ＳＳＤ）を有するＦｉｎＦＥＴまたはトライゲートデバイスのプロセスの一実施形態を示している。
【図４Ｃ】歪みソースドレイン（ＳＳＤ）を有するＦｉｎＦＥＴまたはトライゲートデバイスのプロセスの一実施形態を示している。
【図４Ｄ】歪みソースドレイン（ＳＳＤ）を有するＦｉｎＦＥＴまたはトライゲートデバイスのプロセスの一実施形態を示している。
【図４Ｅ】歪みソースドレイン（ＳＳＤ）を有するＦｉｎＦＥＴまたはトライゲートデバイスのプロセスの一実施形態を示している。
【図４Ｆ】歪みソースドレイン（ＳＳＤ）を有するＦｉｎＦＥＴまたはトライゲートデバイスのプロセスの一実施形態を示している。
【図５Ａ】ＳＳＤのないＦｉｎＦＥＴまたはトライゲートデバイスのプロセスのもう１つの実施形態を示している。
【図５Ｂ】ＳＳＤのないＦｉｎＦＥＴまたはトライゲートデバイスのプロセスのもう１つの実施形態を示している。
【図５Ｃ】ＳＳＤのないＦｉｎＦＥＴまたはトライゲートデバイスのプロセスのもう１つの実施形態を示している。
【図５Ｄ】ＳＳＤのないＦｉｎＦＥＴまたはトライゲートデバイスのプロセスのもう１つの実施形態を示している。
【図５Ｅ】ＳＳＤのないＦｉｎＦＥＴまたはトライゲートデバイスのプロセスのもう１つの実施形態を示している。
【図５Ｆ】ＳＳＤのないＦｉｎＦＥＴまたはトライゲートデバイスのプロセスのもう１つの実施形態を示している。
【発明を実施するための形態】
【００１０】
本発明についての目的、特徴、長所が一層明確に理解されるよう、以下に実施形態を例示し、図面を参照にしながら、詳細に説明する。
【００１１】
高ゲルマニウム濃度を有するＳｉＧｅストレッサを製造する方法が提供される。この方法は、高Ｇｅ濃度のソース／ドレイン（Ｓ／Ｄ）をエピタキシャル形成する必要なく、低ゲルマニウム濃度を有するＳｉＧｅ膜を非常に高いゲルマニウム濃度を有するＳｉＧｅ膜に変える方法である。濃縮プロセスの分けた酸化ステップと拡散ステップを有することで、高Ｇｅ濃度のＳｉＧｅプロファイルが形成され、適当に制御されることができる。この方法は、バルクＳｉまたはシリコンオンインシュレータ（ＳＯＩ）基板のどちらかの上の平面とＦｉｎＦＥＴでバイの両方に適用することができる。本発明の各図と実施形態中、同様の参照番号が同様の素子を示すのに用いられる。
【００１２】
図１Ａ〜１Ｃは、高ゲルマニウム濃度を有するＳｉＧｅストレッサの典型的なプロセスを示している。図１Ａでは、ＳｉＧｅ膜層１０６とＳｉキャップ層１０８は、Ｓ／Ｄ領域のスペーサ層１１６の側のＳｉ基板１０２（基板１０２は、ＳｉＧｅ基板またはＳｉ基板上の緩和ＳｉＧｅ膜）上に堆積される。ゲート１１８の下のチャネル領域１０４は、ＳｉまたはＳｉＧｅチャネルを含むことができる。Ｓｉキャップ層１０８は、酸化の起点となる。通常のＳｉＧｅ膜の酸化膜質は乏しい可能性があり、その酸化フロントは、Ｓｉキャップ層１０８なく制御することが難しい可能性がある。Ｓｉキャップ層１０８を有することにより、まず始めに、均一な酸化層１１２（図１Ｂに図示）を形成し、全ての凝縮プロファイルの制御をより容易にすることができる。
【００１３】
図１Ｂでは、低温熱酸化（ドライまたはウェット、好ましくはウェットで温度を低下させる）が行われ、このステップでＳｉＧｅ／Ｓｉインターフェースを通過し、基板１０２内へのＧｅ拡散がほとんどまたは全くない底部インターフェースに局部の高いＧｅの割合（濃度）のＳｉＧｅ膜層１１０を形成する（ＳｉＧｅ膜層１０６とＳｉキャップ層１０８は、酸化層１１２に変えられ、ＳｉＧｅ膜層１０６の底部は、高いＧｅの割合のＳｉＧｅ膜層１１０に変えられる）。この熱酸化ステップは、このステップのプロセス中にＧｅ拡散がほとんどまたは全く生じないようにするため、それぞれ異なる温度と持続時間を有する少なくとも２つのステージを含むこともできる。例えば、第１ステージは、７５０℃での１時間の熱酸化とし、第２ステージは、６００℃での２時間の熱酸化とすることができる。通常、熱酸化プロセス５００℃〜８５０℃は、低温熱酸化に用いられることができる。
【００１４】
図１Ｃでは、熱拡散は、望ましいプロファイルと深さでＳｉＧｅストレッサ１１４を形成するように行われる。その後、上酸化層１１２が除去され、一般的なプロセスを継続することができる。最適温度が同時に酸化と望みの拡散プロファイルを達成することができる場合、酸化と熱拡散ステップは、同時に組み合わされて行われることができる。
【００１５】
ＳｉＧｅ膜層１０６は、Ｓｉ：Ｇｅ＝１−ｘ：ｘ（即ちＳｉ１−ｘＧｅｘ）の組成比を有し、濃縮したＳｉＧｅストレッサ膜１１４は、Ｓｉ：Ｇｅ＝１−ｙ：ｙ（即ちＳｉ１−ｙＧｅｙ）の組成比を有し、ｘとｙは、各ＳｉＧｅ膜（ｙ＞ｘ）のＧｅの割合を表している。ＳｉＧｅストレッサ膜１１４は、堆積のＳｉＧｅ膜層１０６より高いＧｅ濃度を有し、チャネル１０４に単軸の圧縮歪みを与える。
【００１６】
濃縮プロセスのために分かれた（低温）酸化ステップとＧｅ拡散ステップを有することにより、ＳｉＧｅ  Ｓ／Ｄストレッサ膜１１４のより高いＧｅ濃度のプロファイルは、元から堆積されている低いＧｅ濃度のＳｉＧｅ膜層１０６から形成され、適切に制御される。Ｇｅ拡散を生じない低温熱酸化（例えばｘ＜０．５に対して８００℃以下で、１に近いｘに対して６００℃以下で、ｘはＳｉ１−ｘＧｅｘの数である）は、局部の、拡散されない高いＧｅ濃度のＳｉＧｅ膜１１０を得ることである。例えばこれは、高い水蒸気圧の湿式酸化によって達成されることができる。
【００１７】
酸化と拡散の２ステッププロセスは、従来の濃縮プロセスにおけるシリコンオンインシュレータ（ＳＯＩ）基板を不要とし、酸素の存在により制御されないＧｅ拡散をブロックする。本発明の実施形態は、３次元（３Ｄ）構造に適用することもできる。濃縮された高いＧｅ濃度のＳｉＧｅストレッサ領域１１４は、自然に表面チャネル１０４に接近し、デバイスチャネル上に効果的な歪みを生じる。また、本発明の実施形態は、高いＧｅ濃度のＳｉＧｅチャネル（例えばＳｉ０．５Ｇｅ０．５）のデバイスに有効であるが、Ｓ／Ｄからの更なる圧力がなければ、典型的な単軸歪みのシリコンデバイスに対して性能面で競合することができない。
【００１８】
図２Ａ〜図２Ｆは、歪みソースドレイン（ＳＳＤ）を有する平面デバイスのプロセスの一実施形態を示している。図２Ａでは、プロセスはＳＳＤとＳｉＧｅエピ層２０２で始まる。基板１０２、チャネル１０４、誘電体層２０４、ゲート２０６と、側壁スペーサ２０８も示される。図２Ｂでは、ＳｉＧｅ膜１０６（Ｇｅ濃度はＳｉＧｅエピ層２０２のＧｅ濃度より高くまたは低くできる）は、ＳｉＧｅエピ層２０２の上部に堆積されることができる。選択的に、Ｓｉキャップ層１０８は、ＳｉＧｅ膜１０６の上部に堆積され、図２Ｃに示されたように均一な酸化を促進する。図２Ｄの低温酸化の後、高いＧｅの割合のＳｉＧｅ膜１１０と酸化層１１２が形成される。図２Ｅでは、熱拡散が行われ、濃縮の高いＧｅ濃度のＳｉＧｅストレッサ膜１１４を形成する。ＳｉＧｅ膜１１４のＧｅ濃度は、元のＳｉＧｅエピ層２０２のＧｅ濃度より高い。図２Ｆでは、酸化層１１２は、除去されることができる。
【００１９】
図３Ａ〜３Ｆは、本発明の一形態に基づいてＳＳＤのない平面デバイスのプロセスのもう１つの実施形態を示している。図３Ａでは、プロセスは、ＳＳＤがなく始まる。基板１０２、チャネル層１０４、誘電体層２０４、ゲート２０６と、側壁スペーサ２０８が示される。図３Ｂでは、ＳｉＧｅ膜１０６は、チャネル層１０４の上部に堆積される。選択的に、Ｓｉキャップ層１０８は、ＳｉＧｅ膜１０６の上部に堆積され、図３Ｃに示されたように均一な酸化を促進する。図３Ｄの低温酸化の後、高いＧｅの割合のＳｉＧｅ膜１１０と酸化層１１２が形成される。図３Ｅでは、熱拡散が行われ、濃縮の高いＧｅ濃度のＳｉＧｅストレッサ１１４を形成する。図３Ｆでは、酸化層１１２は、除去されることができる。
【００２０】
図４Ａ〜４Ｆは、歪みソースドレイン（ＳＳＤ）を有するＦｉｎＦＥＴデバイスのプロセスの一実施形態を示している。図４Ａは、基板１０２上のＳｉ  Ｓ／Ｄフィン領域４０２とゲート方向に沿ったシャロートレンチアイソレーション４０６の断面図を表している。図４Ｂでは、異方性（ａｎｉｓｏｔｒｏｐｉｃ）のＳＳＤのエッチとＳｉＧｅエピ成長プロセスは、Ｓｉ基板１０２上のＳｉ  Ｓ／Ｄフィン領域４０２に行われ、ＳｉＧｅ膜層１０６を形成する。図４Ｃでは、Ｓｉキャップ層１０８は、ＳｉＧｅ膜１０６の上部に選択的に堆積され、均一な酸化を促進する。図４Ｄの低温酸化の後、高いＧｅの割合のＳｉＧｅ膜１１０と酸化層１１２は、フィン領域４０４上に形成される。図４Ｅでは、熱拡散が行われ、濃縮の高いＧｅ濃度のＳｉＧｅストレッサ膜１１４を形成する。ＳｉＧｅストレッサ１１４のＧｅ濃度は、ＳｉＧｅ膜１０６のＧｅ濃度より高い。また、全てのＳ／Ｄ領域４０４がより高いＧｅ濃度のＳｉＧｅ（即ち４０４＝１１４）に均一に変えられることも可能である。図４Ｆでは、酸化層１１２は、除去されることができる。
【００２１】
図５Ａ〜５Ｆは、ＳＳＤのないＦｉｎＦＥＴデバイスのプロセスのもう１つの実施形態を示している。図５Ａは、基板１０２上のＳｉ  Ｓ／Ｄフィン領域４０２とゲート方向に沿ったシャロートレンチアイソレーション４０６の断面図を表している。図５Ｂでは、ＳｉＧｅ膜層１０６は、Ｓｉ基板１０２上のＳｉ  Ｓ／Ｄフィン領域４０２の上部に成長される。図５Ｃでは、Ｓｉキャップ層１０８は、ＳｉＧｅ膜１０６の上部に選択的に堆積され、均一な酸化を促進する。図５Ｄの低温酸化の後、高いＧｅの割合のＳｉＧｅ膜１１０と酸化層１１２は、フィン領域４０２上に形成される。図５Ｅでは、熱拡散が行われ、濃縮の高いＧｅ濃度のＳｉＧｅストレッサ１１４を形成する。ＳｉＧｅストレッサ１１４のＧｅ濃度は、ＳｉＧｅ膜１０６のＧｅ濃度より高い。また、全てのＳ／Ｄ領域４０４がより高いＧｅ濃度のＳｉＧｅに均一に変えられることも可能である。図５Ｆでは、酸化層１１２は、除去されることができる。
【００２２】
本発明の実施形態の利点の１つは、エピタキシーでますます高いＧｅ濃度のＳｉＧｅ膜を形成する応力を軽減し、臨界厚さの制限（即ち歪みソースドレイン（ＳＳＤ）の深さ）を除去するＳｉＧｅプロセスを再開発することなく、チャネルにかかるずっと高い単軸の圧縮応力を達成できることである。また、本方法は、Ｓｉ基板上のＳｉＧｅチャネルからの２軸歪みに加え（例えば、Ｇｅが５０％以上を有するＳｉＧｅ  Ｓ／Ｄを有するＳｉ０．５Ｇｅ０．５のチャネル）、ＳｉＧｅチャネル上により高いＧｅ濃度のＳｉＧｅ  Ｓ／Ｄから単軸歪みを提供することができる。
【００２３】
いくつかの実施形態では、高Ｇｅ濃度を有するＳｉＧｅストレッサを形成する方法は、ソース領域、ドレイン領域と、ソース領域とドレイン領域間のチャネルを有する半導体基板を提供するステップ、ソース領域と、またはドレイン領域上にＳｉＧｅ膜層を堆積するステップ、堆積されたＳｉＧｅ層の上部に酸化層を形成するように低温熱酸化を行い、基板内へのＧｅ拡散がない堆積されたＳｉＧｅ層の底部を高いＧｅの割合のＳｉＧｅ膜に変えるステップ、熱拡散を行い、変換された高いＧｅの割合のＳｉＧｅ膜層からチャネル上に単軸圧縮歪みを提供するＳｉＧｅストレッサを形成するステップと、酸化層を除去するステップを含む。
【００２４】
前記方法は、低温熱酸化を行うステップの前にＳｉＧｅ膜層上に追加のＳｉキャップ層を堆積するステップを更に含むことができる。低温熱酸化は、例えば、しかしこれに限定されるものではないが、高い水蒸気圧の湿式酸化プロセスを用いて行われることができる。低温熱酸化は、異なる温度と持続時間を有する少なくとも２つのステージを有することができる。低温熱酸化と熱拡散は、２つの分かれたステップであることができるか、または同時に行われることができる。追加のＳｉＧｅ膜層は、従来のエピタキシャル方法または上述の濃縮方法によって形成されたＳｉＧｅソース領域と、またはドレイン領域上に堆積されることができる。堆積されたＳｉＧｅ膜のＧｅ濃度は、ＳｉＧｅソース／ドレインのＧｅ濃度より高い、または低いことができる。本発明のプロセス後、ＳｉＧｅソース／ドレインのＧｅ濃度は、その前の値より高くなる。
【００２５】
いくつかの実施形態では、チャネルはＳｉＧｅを含むことができる。Ｓｉ基板は、ＳｉＧｅチャネル上に２軸歪みを提供することができる。本発明に述べた方法を用いると、ＳｉＧｅストレッサのＧｅ濃度は、追加の単軸歪みがストレッサから提供されたチャネルのＧｅ濃度より高くできる。例えばチャネルはＳｉ０．５Ｇｅ０．５を含むことができ、且つ／またはＳｉＧｅストレッサは、５０％以上のＧｅを有することができる。
【００２６】
以上、本発明の好適な実施形態を例示したが、これは本発明を限定するものではなく、本発明の精神及び範囲を逸脱しない限りにおいては、当業者であれば行い得る少々の変更や修飾を付加することが可能である。従って、本発明が請求する保護範囲は、特許請求の範囲を基準とする。また、本発明の範囲は、説明書に説明された特定の実施形態のプロセス、機器、製造、物質組成、装置、方法とステップを限定するものではない。当業者は、本発明の掲示内容より現存する、または後に開発されるプロセス、機器、製造、物質組成、装置、方法とステップが、ここに記述される実施形態に基づいて実質的に同様の機能または実質的に同様の結果を達成すれば、本発明中に用いられることができる。よって、本発明の範囲は、上述のプロセス、機器、製造、物質組成、装置、方法とステップを含む。
【符号の説明】
【００２７】
１０２  基板、
１０４  チャネル
１０６、１１０  ＳｉＧｅ膜層
１０８  Ｓｉキャップ層
１１２  酸化層
１１４  ＳｉＧｅストレッサ
１１６  スペーサ層
１１８、２０６  ゲート
２０２  ＳｉＧｅエピ層
２０４  誘電体層
２０８  側壁スペーサ
４０２、２０４  フィン領域
４０６  シャロートレンチアイソレーション
【図１Ａ】
0005465630.tif 000002
【図１Ｂ】
0005465630.tif 000003
【図１Ｃ】
0005465630.tif 000004
【図２Ａ】
0005465630.tif 000005
【図２Ｂ】
0005465630.tif 000006
【図２Ｃ】
0005465630.tif 000007
【図２Ｄ】
0005465630.tif 000008
【図２Ｅ】
0005465630.tif 000009
【図２Ｆ】
0005465630.tif 000010
【図３Ａ】
0005465630.tif 000011
【図３Ｂ】
0005465630.tif 000012
【図３Ｃ】
0005465630.tif 000013
【図３Ｄ】
0005465630.tif 000014
【図３Ｅ】
0005465630.tif 000015
【図３Ｆ】
0005465630.tif 000016
【図４Ａ】
0005465630.tif 000017
【図４Ｂ】
0005465630.tif 000018
【図４Ｃ】
0005465630.tif 000019
【図４Ｄ】
0005465630.tif 000020
【図４Ｅ】
0005465630.tif 000021
【図４Ｆ】
0005465630.tif 000022
【図５Ａ】
0005465630.tif 000023
【図５Ｂ】
0005465630.tif 000024
【図５Ｃ】
0005465630.tif 000025
【図５Ｄ】
0005465630.tif 000026
【図５Ｅ】
0005465630.tif 000027
【図５Ｆ】
0005465630.tif 000028