(57)【特許請求の範囲】
【請求項１】
第１のＬＵＴ回路と第２のＬＵＴ回路とｎ本（ｎは２以上の整数）の入力配線とを有する半導体集積回路であって、
前記ｎ本の入力配線は、第１乃至第ｎの入力配線を含み、前記第１の入力配線から前記第ｎの入力配線の順番で順に配置され、
前記第１のＬＵＴ回路は、
複数の第１のメモリと、
前記複数の第１メモリの内の１つに記憶された情報が出力される第１出力端子と、
第１乃至第ｎ段をこの順に有し、前記第１段が前記複数の第１メモリと接続され、前記第ｎ段が前記第１出力端子と接続され、前記第１乃至第ｎの入力配線の信号に応じて、前記複数の第１メモリの前記１つに記憶された情報を前記第１出力端子に伝達する、第１スイッチ群とを有し、
前記第２のＬＵＴ回路は、
複数の第２のメモリと、
前記複数の第２メモリの内の１つに記憶された情報が出力される第２出力端子と、
第１乃至第ｎ段をこの順に有し、前記第１段が前記複数の第２メモリと接続され、前記第ｎ段が前記第２出力端子と接続され、前記第１乃至第ｎの入力配線の信号に応じて、前記複数の第２メモリの前記１つに記憶された情報を前記第２出力端子に伝達する、第２スイッチ群とを有し、
前記第１スイッチ群と前記ｎ本の入力配線は、前記第１の入力配線と前記第１スイッチ群の前記第１段が、前記第ｎの入力配線と前記第１スイッチ群の前記第ｎ段が、それぞれ対応するように順番に接続され、
前記第２スイッチ群と前記ｎ本の入力配線は、前記第１の入力配線と前記第２スイッチ群の前記第ｎ段が、前記第ｎの入力配線と前記第２スイッチ群の前記第１段が、それぞれ対応するように順番に接続される半導体集積回路。
【請求項２】
第１のＬＵＴ回路と第２のＬＵＴ回路とｎ本（ｎは３以上の整数）の入力配線とを有する半導体集積回路であって、
前記ｎ本の入力配線は、第１乃至第ｎの入力配線を含み、前記第１の入力配線から前記第ｎの入力配線の順番で順に配置され、
前記第１のＬＵＴ回路は、
複数の第１のメモリと、
前記複数の第１メモリの内の１つに記憶された情報が出力される第１出力端子と、
第１乃至第ｎ段をこの順に有し、前記第１段が前記複数の第１メモリと接続され、前記第ｎ段が前記第１出力端子と接続され、前記第１乃至第ｎの入力配線の信号に応じて、前記複数の第１メモリの前記１つに記憶された情報を前記第１出力端子に伝達する、第１スイッチ群とを有し、
前記第２のＬＵＴ回路は、
複数の第２のメモリと、
前記複数の第２メモリの内の１つに記憶された情報が出力される第２出力端子と、
第１乃至第ｍ段（ｍはｎより小さな２以上の整数）をこの順に有し、前記第１段が前記複数の第２メモリと接続され、前記第ｍ段が前記第２出力端子と接続され、前記１乃至第ｎの入力配線の内のｍ本の入力配線の信号に応じて、前記複数の第２メモリの前記１つに記憶された情報を前記第２出力端子に伝達する、第２スイッチ群とを有し、
前記第１スイッチ群と前記ｎ本の入力配線は、前記第１の入力配線と前記第１スイッチ群の前記第１段が、前記第ｎの入力配線と前記第１スイッチ群の前記第ｎ段が、それぞれ対応するように順番に接続され、
前記第２スイッチ群と前記ｍ本の入力配線は、当該ｍ本の入力配線の内で最も前記第１の入力配線の側に位置する入力配線と前記第２スイッチ群の前記第ｍ段が、前記ｍ本の入力配線の内で最も前記第ｎの入力配線の側に位置する入力配線と前記第２スイッチ群の前記第１段が、それぞれ対応するように順番に接続される半導体集積回路。
【請求項３】
前記第１スイッチ群及び前記第２スイッチ群の内の少なくともいずれかの段数は３段である請求項１または２に記載の半導体集積回路。
【請求項４】
前記第１のＬＵＴ回路からの出力と前記第２のＬＵＴ回路からの出力を選択するマルチプレクサを更に有する請求項１乃至３のいずれか１項に記載の半導体集積回路。
【請求項５】
前記第１のＬＵＴ回路の前記第１出力端子及び前記第２のＬＵＴ回路の前記第２出力端子は、それぞれ前記マルチプレクサ以外の出力端子にも接続される請求項４に記載の半導体集積回路。
【請求項６】
前記第１のメモリと電源配線との間、または前記第１のメモリと接地配線との間に第１の電源制御スイッチを更に有し、
前記第２のメモリと電源配線との間、または前記第２のメモリと接地配線との間に第２の電源制御スイッチを更に有する請求項１乃至５のいずれか１項に記載の半導体集積回路。
【請求項７】
前記第１のメモリと前記第２のメモリは、不揮発性メモリである請求項１乃至６のいずれか１項に記載の半導体集積回路。
【請求項８】
前記第１のメモリと前記第２のメモリは、不揮発性メモリであって、前記第１の電源制御スイッチと前記第２の電源制御スイッチは、前記第１乃至第ｎの入力配線から入力される信号に応じて制御されることを特徴とする請求項６に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は半導体集積回路に関する。
【背景技術】
【０００２】
フィールドプログラマブルゲートアレイ（ＦＰＧＡ）などに代表されるリコンフィギャラブルＩＣは、回路の再構成によって任意の論理機能を実現することができる。リコンフィギャラブルＩＣは、ユーザが所望する真理表を実現するロジックブロックと、ロジックブロック間の接続を任意に切り換える配線部とを有する。ロジックブロックを構成する要素として、ルックアップテーブル（ＬＵＴ）回路がある。ＬＵＴ回路のデータや配線部の接続／非接続を切り換えるスイッチのデータはメモリに格納される。ユーザは、このメモリの内容を書き換えることで任意のロジックを実現することができる。
【０００３】
例えば、Ｎ入力１出力の論理を実現するＬＵＴ回路では、全ての入力の組合せに対する答えを２Ｎ個のメモリに格納し、入力に応じて、２Ｎ個のメモリから１つを選択して出力する。このＬＵＴ回路の入力数が増えると遅延が生じる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許第６８８８３７３号
【特許文献２】米国特許第７１６７０２２号
【発明の概要】
【発明が解決しようとする課題】
【０００５】
そこで本発明は、遅延時間が短い半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するために、本発明の実施形態による半導体集積回路は、第１のＬＵＴ回路と第２のＬＵＴ回路を有する半導体集積回路であって、前記第１のＬＵＴ回路は、複数の第１のメモリと、第１の入力配線に接続された第１の個数の第１のスイッチと、第２の入力配線に接続された前記第１の個数よりも少ない第２の個数の第２のスイッチとを備え、前記複数の第１のメモリの内の１つに記憶された情報を出力し、前記第２のＬＵＴ回路は、複数の第２のメモリと、前記第２の入力配線に接続された第３の個数の第３のスイッチと、前記第１の入力配線に接続された前記第３の個数よりも少ない第４の個数の第４のスイッチとを備え、前記複数の第２のメモリの内の１つに記憶された情報を出力することを特徴としている。
【図面の簡単な説明】
【０００７】
【図１】本発明の第１の実施形態に係るＬＵＴ回路の概略図。
【図２】本発明の第１の実施形態に係るＬＵＴ回路図。
【図３】本発明の第１の実施形態に係るＬＵＴ回路のスイッチ。
【図４】本発明の第１の実施形態に係るＬＵＴ回路図。
【図５】比較例のＬＵＴ回路図。
【図６】本発明の第１の実施形態の変形例１に係るＬＵＴ回路の概略図。
【図７】本発明の第１の実施形態の変形例２に係るＬＵＴ回路の概略図。
【図８】本発明の第１の実施形態の変形例３に係るＬＵＴ回路の概略図。
【図９】本発明の第１の実施形態の変形例３に係るＬＵＴ回路図。
【図１０】本発明の第１の実施形態の変形例４に係るＬＵＴ回路の概略図。
【図１１】本発明の第２の実施形態に係るＬＵＴ回路の概略図。
【図１２】本発明の第２の実施形態に係るＬＵＴ回路図。
【図１３】本発明の第２の実施形態に係るＬＵＴ回路のメモリの例。
【図１４】本発明の第２の実施形態に係るＬＵＴ回路のメモリの例。
【図１５】本発明の第２の実施形態に係るＬＵＴ回路図。
【図１６】本発明の第２の実施形態に係るＬＵＴ回路図。
【図１７】本発明の第２の実施形態に係るＬＵＴ回路図。
【発明を実施するための形態】
【０００８】
以下、本発明の実施形態について図面を参照して説明する。
【０００９】
（第１の実施形態）
図１は、本実施形態に係るＬＵＴ回路の概略を表す図である。図１のＬＵＴ回路１０は、（Ｎ＋１）入力のＬＵＴ回路を示している。ＬＵＴ回路１０は、２つのＬＵＴ回路１１、１２と、マルチプレクサ１３とを有する。ＬＵＴ回路１１、１２は、ＬＵＴ回路１０よりも入力数が少ないＬＵＴ回路である。ここでは、ＬＵＴ回路１１、１２は、Ｎ入力のＬＵＴ回路であるとして説明する。Ｎ入力ＬＵＴ回路１１は、２Ｎ個のメモリ群２１ａとマルチプレクサ２２ａを有し、Ｎ個の入力信号を用いて２Ｎ個のメモリ群２１ａの内の１つのメモリに格納された情報を出力する。Ｎ入力ＬＵＴ回路１２は、２Ｎ個のメモリ群２１ｂとマルチプレクサ２２ｂを有し、Ｎ個の入力信号を用いて２Ｎ個のメモリ群２１ｂの内の１つのメモリに格納された情報を出力する。
【００１０】
Ｎ入力ＬＵＴ回路１１、１２は、Ｎ個の入力信号の配線に対して、互いに逆向きとなるように接続される。そして、Ｎ入力ＬＵＴ回路１１、１２の出力信号がマルチプレクサ１３に入力され、（Ｎ＋１）番目の入力信号に応じて、いずれか一方の信号が選択されて出力される。これによって、（Ｎ＋１）入力１出力のＬＵＴ回路１０を実現することができる。
【００１１】
このように、入力信号の配線に対して、Ｎ入力ＬＵＴ回路１１、１２が互いに逆向きとなるように接続されることにより、各入力配線の負荷がほぼ均等となり、入力から出力への遅延時間を短くすることが可能となる。ＬＵＴ回路１０の一例である回路図を用いて、各入力配線の負荷について説明する。
【００１２】
図２は、ＬＵＴ回路１０の回路図の一例である。図２に示すＬＵＴ回路１０は、４入力のＬＵＴ回路である。ＬＵＴ回路１０は、複数のスイッチを用いてマルチプレクサ１３、２２ａ、２２ｂを構成する。４入力であるＬＵＴ回路１０の場合、マルチプレクサ２２ａ、２２ｂには、３つの入力信号が入力される。スイッチには、図３（ａ）に示すように、例えばＮＭＯＳとＰＭＯＳを並列に組み合わせたトランスファーゲートを用いることができる。なお、図２および以降の図では、トランスファーゲートを図３（ｂ）に示すような記号で示す。また、ＬＵＴ回路のスイッチとして、図４のようにＮＭＯＳのスイッチでも良いし、また、ＰＭＯＳのスイッチでも良い。メモリ群２１ａ、２１ｂのメモリは、揮発性メモリでも不揮発性メモリでも良い。メモリ群２１ａは、入力信号Ａとその反転信号が入力される配線（入力配線Ａ）に接続されたスイッチに接続される。メモリ群２１ｂは、入力信号Ｃとその反転信号が入力される配線（入力配線Ｃ）にゲートが接続されたトランジスタに接続される。図２に示すように、マルチプレクサ２２ａ、２２ｂのスイッチは、メモリ群２１ａ、２１ｂに最も近い入力配線に最も多く接続される。マルチプレクサ２２ａ、２２ｂの出力端子に最も近い入力配線には２つのスイッチが接続される。そのため、マルチプレクサ２２ａとマルチプレクサ２２ｂを入力配線に対して互いに逆向きに接続すると、入力配線Ａには入力配線Ｃよりも多くのマルチプレクサ２２ａのスイッチが接続される一方で、入力配線Ａには入力配線Ｃよりも少ないマルチプレクサ２２ｂのスイッチが接続される。これによって、入力配線の負荷を同程度にすることができる。
【００１３】
例えば、図５の比較例に示すように、マルチプレクサ２２ａとマルチプレクサ２２ｂが入力配線に対して同じ向きに接続される場合、メモリ群に最も近い入力配線（入力配線Ａ）の信号によって駆動されるスイッチが１６個となってしまう。
【００１４】
それに対して、図２に示すＬＵＴ回路１０では、入力信号Ａによって駆動されるスイッチが１０個であるため、入力信号Ａの配線がスイッチを充放電する時間が短くなり、ＬＵＴ回路の遅延時間を短縮することができる。
【００１５】
また、マルチプレクサ２２ａとマルチプレクサ２２ｂが入力配線に対して同じ向きに接続される場合、メモリ群に最も近い入力配線（入力配線Ａ）に接続されるスイッチの数が、他の入力配線に接続されるスイッチの数の２倍以上である。そのため、メモリ群に最も近い入力配線に負荷が集中し、この入力配線に接続されたスイッチに入力信号が入力されてからの出力までの遅延時間が他のスイッチの遅延時間よりも長い。そのため、回路のクリティカルパスがメモリ群に最も近い入力配線を使用するか否かで回路遅延が大幅に異なっていた。
【００１６】
それに対して、図２に示すＬＵＴ回路１０では、入力信号Ａによって駆動されるスイッチが１０個、入力信号Ｂによって駆動されるスイッチが８個、入力信号Ｃによって駆動されるスイッチが１０個である。このように入力配線の負荷が同程度になることによって、コンフィギュレーションの際に入力端子の負荷バランスを考慮する必要性が軽減される。
【００１７】
本実施形態をとることによって、メモリ群２１aと２１ｂに格納されるメモリデータの値の順番が異なる並びになる。図２において、２２ｂは２２aを反転させた構成となっているが、A、B、Cの入力に対してメモリ群２１aと２１ｂに格納されるデータは、上から順に２１aは
【数１】
0005639612.tif 000002
の並びとなり、一方２１ｂは
【数２】
0005639612.tif 000003
の並びとなる。なお上付きバーは論理の否定を表す。並びは異なるが、A、B、Cとその否定に対して取り得る値は全て対応しており、D入力とその否定に対して、メモリ群２１aと２１ｂのどちらかを選ぶことによって、本発明は４入力LUT回路として作用する。なお、比較例の図５では、上側と下側のブロックでは、A、B、Cの入力に対して同じ並びになる。
【００１８】
（変形例１）
図６は、第１の実施形態の変形例１を示す図である。（Ｎ＋１）入力のＬＵＴ回路１０１は、２つのＮ入力ＬＵＴ回路１１、１２から出力された信号を外部の回路に入力する配線をさらに設ける。これによって、（Ｎ＋１）入力のＬＵＴ回路として使用することもできるし、２つのＮ入力ＬＵＴ回路として使用することもできる。
【００１９】
（変形例２）
図７は、第１の実施形態の変形例２を示す図である。（Ｎ＋２）入力のＬＵＴ回路１０２は、４つのＮ入力ＬＵＴ回路１１、１２、１４、１５を含む。ＬＵＴ回路１１、１４は、入力配線に対してＬＵＴ回路１２、１５と逆向きに接続されている。このように、ｉ入力のＬＵＴ回路を３つ以上のｊ入力のＬＵＴ回路から構成しても良い（ｊはｉよりも小さい）。なお、入力配線に対して第１の方向に接続されるＬＵＴ回路と第１とは逆の第２の方向に接続されるＬＵＴ回路とは同数でなくても良い。
【００２０】
ｉ入力のＬＵＴ回路を構成するｊ入力のＬＵＴ回路の数を増やすほど、入力配線ごとの負荷バランスが均一となる。これによって、回路のクリティカルパスがどの入力配線を用いたとしても、ＬＵＴ回路の遅延時間のばらつきが少なくなる。
【００２１】
（変形例３）
図８は、第１の実施形態の変形例３を示す図である。ＬＵＴ回路１０３は、Ｎ入力のＬＵＴ回路１１とＮ入力よりも少ない入力数のＭ入力のＬＵＴ回路１２とを有する。このように、サイズの異なるＬＵＴ回路を組み合わせる場合、サイズの大きいＬＵＴ回路１１が接続される入力配線のうち、ＬＵＴ回路１１の出力端子に近いスイッチに接続される入力配線にサイズの小さいＬＵＴ回路１２を接続することが望ましい。これは、サイズの大きいＬＵＴ回路１１の出力端子に近いスイッチに接続される入力配線はＬＵＴ回路１１のスイッチによる負荷が少ないため、ＬＵＴ回路１２を接続したとしても入力の負荷が抑えられるためである。
【００２２】
図９は、３入力ＬＵＴ回路と２入力ＬＵＴ回路を組み合わせた場合の回路図の一例である。図９のＬＵＴ回路１０３においても、スイッチはトランスファーゲートでも良いし、ＮＭＯＳのスイッチでも良いし、ＰＭＯＳのスイッチでも良い。３入力ＬＵＴ回路１１３の入力配線を入力配線Ａ、入力配線Ｂ、入力配線Ｃとする。入力配線Ａが３入力ＬＵＴ回路１１３のメモリに接続されたスイッチに接続される。入力配線Ｃが３入力ＬＵＴ回路１１３の出力に接続されたスイッチに接続される。２入力ＬＵＴ回路１２３は、入力配線Ｂ、入力配線Ｃに接続される。２入力ＬＵＴ回路１２３を入力配線Ａと入力配線Ｂや、入力配線Ａと入力配線Ｃに接続することも可能である。ただし、配線Ａは、３入力ＬＵＴ回路１１３のスイッチが最も多く接続される入力配線であるため、負荷が大きい。そのため、２入力ＬＵＴ回路１２３を入力配線Ｂ、入力配線Ｃに接続することで、ＬＵＴ回路１０３にとって最も負荷が少ない回路構成となる。また、各入力配線にかける負荷がほぼ均等となるため、ばらつきの少ないコンフィギュレーションを行うことができる。なお、ここでは、３入力ＬＵＴ回路と２入力ＬＵＴ回路を例にしたが、任意の入力数のＬＵＴを用いることができる。
【００２３】
（変形例４）
図１０は、第１の実施形態の変形例４を示す図である。本変形例では、ＬＵＴ回路１１とＬＵＴ回路１２の出力をマルチプレクサで選択するのではなく、ＬＵＴ回路１１、１２から出力された信号を外部の回路に入力する。例えば加算器をコンフィギュレーションする場合、出力は確実に複数ビットになる。このような場合、複数のＬＵＴ回路からの出力をマルチプレクサで選択する必要が無い。そこで、マルチプレクサを設けない構成とすることで、回路面積や消費電力を削減することができる。
【００２４】
以上のような変形例１〜４は、組み合わせることもできる。例えば、ｉ入力のＬＵＴ回路を３つ以上のｊ入力のＬＵＴ回路から構成し、３つ以上のｊ入力のＬＵＴ回路からの出力信号を外部回路へ入力するための配線を設けても良い。また、このときｊ入力のＬＵＴ回路からの出力信号から１つを選択するマルチプレクサを設けなくても良い。また、複数のＬＵＴ回路の入力数は、それぞれ異なっていても良い。
【００２５】
（第２の実施形態）
図１１は、本実施形態に係るＬＵＴ回路の概略を表す図である。ＬＵＴ回路２０は、メモリ２１ａ、２１ｂに対してＰＭＯＳの電源制御スイッチ３２ａ、３２ｂを接続する。この電源制御スイッチ３２ａ、３２ｂのゲートには電源制御用メモリ３１ａ、３１ｂを接続する。なお、図１１では、電源とメモリ２１ａ、２１ｂとの間にＰＭＯＳの電源制御スイッチ３２ａ、３２ｂを設けているが、グラウンドとメモリ２１ａ、２１ｂとの間にＮＭＯＳの電源制御スイッチを設けても良い。また、電源とメモリ２１ａ、２１ｂとの間にＰＭＯＳの電源制御スイッチを設け、グラウンドとメモリ２１ａ、２１ｂとの間にＮＭＯＳの電源制御スイッチを設けても良い。ＬＵＴ回路１１、１２、マルチプレクサ１３は第１の実施形態と同様に構成することができる。
【００２６】
このように、電源制御スイッチを設けることによって、ＬＵＴ回路１１、１２への電力供給を遮断することができる。例えば、ＬＵＴ回路２０が使用されない場合には、電源制御スイッチ３２ａ、３２ｂの両方を切断することによって、ＬＵＴ回路２０全体の消費電力を削減することが可能である。
【００２７】
また、例えば、Ｎ＋１入力のＬＵＴ回路２０をＮ入力のＬＵＴ回路として用いる場合、Ｎ入力のＬＵＴ回路１１、１２のうちの、予め定めた一方（例えば、ＬＵＴ回路１１とする）の出力をマルチプレクサ１３が選択し、選択された信号をＬＵＴ回路２０から出力する。このようにしてＮ＋１入力のＬＵＴ回路２０をＮ入力のＬＵＴ回路として用いることができる。このとき、ＬＵＴ回路１２は用いる必要が無い。そこで、ＬＵＴ回路１２への電力供給を電源制御スイッチ３２ｂが切断することによって、消費電力を削減することができる。
【００２８】
なお、図１１では、マルチプレクサ２２ａとマルチプレクサ２２ｂへの電源供給は、それぞれ電源制御用メモリ３１ａ、３１ｂに記憶されたデータに応じて独立して制御されるＬＵＴ回路を示したが、マルチプレクサ２２ａ、２２ｂの両方への電源供給を、電源制御用メモリ３１ａ、３１ｂに記憶されたデータに応じて共通して制御しても良い。図１２は、このＬＵＴ回路の一例を示す図である。図１２に示すＬＵＴ回路２００では、電源制御用メモリ３１ａに”１”が記憶されていれば、電源制御スイッチ３２ａ、３３ａがオフ状態となり、この電源制御スイッチに接続されたメモリへの電源供給が遮断される。電源制御用メモリ３１ｂに”１”が記憶されていれば、電源制御スイッチ３２ｂ、３３ｂがオフ状態となり、この電源制御スイッチに接続されたメモリへの電源供給が遮断される。図１２では、マルチプレクサ２２ａ、２２ｂで入力配線Ａ、Ｂ、Ｃのインバータを共有している。入力配線Ａ、Ｂ、Ｃ、Ｄのインバータには、電源制御用スイッチ３２ｃ、３３ｃ、３２ｄ、３３ｄが接続される。電源制御用スイッチ３２ｃ、３３ｃは、電源制御用メモリ３１ｂに”１”が記憶されていればオフ状態となり、電源制御用スイッチ３２ｄ、３３ｄは、電源制御用メモリ３１ａに”１”が記憶されていればオフ状態となる。つまり、入力配線Ａ、Ｂ、Ｃ、Ｄのインバータは、電源制御用メモリ３１ａ、３１ｂの両方に”１”が記憶されているときに電源供給が遮断され、ＬＵＴ回路２００の内部に設けられたマルチプレクサ２２ａ、２２ｂ、１３への電源供給を遮断することができる。
【００２９】
なお、図１１、図１２では、ＬＵＴ回路２０を構成する全てのＬＵＴ回路（ＬＵＴ回路１１、１２）に電源制御用メモリ３１ａ、３１ｂと、電源制御スイッチ３２ａ、３２ｂを設けているが、必ずしも全てのＬＵＴ回路に電源制御用メモリと電源制御スイッチを設けなくても良い。ＬＵＴ回路１１、１２のうち、いずれか一方は常に使用されるのであれば、そのＬＵＴ回路には電源制御用メモリと電源制御スイッチを設けず、他方のＬＵＴ回路に電源制御用メモリと電源制御スイッチを設けても良い。
【００３０】
このように、ＬＵＴ回路２０では、ＬＵＴ回路１１、１２の両方を用いる場合には、入力配線に対して互いに逆向きに接続された構成であるため、回路の遅延が減少する。さらに、ＬＵＴ回路１１、１２の少なくとも一方への電源供給を遮断することができるため、消費電力を削減することも可能である。
【００３１】
メモリ２１ａ、２１ｂは、揮発性メモリでも不揮発性メモリでも良い。またその両方を用いても良い。ただし、不揮発性メモリを用いると、ＬＵＴ回路２０が動作中であっても電源遮断を行うことが可能となる。
【００３２】
不揮発メモリは、図１３に示すように、フローティング型のフラッシュメモリやチャージトラップ型のＭＯＮＯＳメモリ、相変化メモリ、ＭＲＡＭ、イオンメモリ、ＲｅＲＡＭのような抵抗変化型メモリを用いることができる。メモリの駆動力が低い場合、図１４に示すように、メモリの出力にＣＭＯＳインバータなどのバッファをつなぐことで駆動力を高めることができる。なお、図１３、図１４では、２つのメモリの一方に電源が接続され、他方にグラウンドが接続されているが、これはＬＵＴ回路を動作させる際の状態を図示している。図示しないが、このほかにも、素子の書き込み／消去のためのプログラム用電源とその制御回路も接続されている。
【００３３】
ＬＵＴ回路２０が動作中に電源遮断を行う一例としては、ＬＵＴ回路２０が動作中のある時間帯においてはＬＵＴ回路１１ばかりを使用し、ＬＵＴ回路１２を使用しないことが明らかな場合や、予想される場合が考えられる。この場合、ＬＵＴ回路１２への電源供給を遮断し、ＬＵＴ回路１２を使用しない時間帯が経過した後にＬＵＴ回路１２への電源供給を回復させることができる。
【００３４】
また、入力信号を用いて内部のＬＵＴ回路への電源供給を遮断することもできる。図１５にその一例を示す。ＬＵＴ回路２０１は、２つの３入力ＬＵＴ回路を有する。ＬＵＴ回路２０１の入力配線Ａには、電源制御スイッチ３２ａ、３２ｂ、３３ａ、３３ｂが設けられる。これによって、入力信号Ａが”１”の場合には、電源制御スイッチ３２ａ、３３ａがＯＦＦとなり、電源制御スイッチ３２ａ、３３ａに接続されたメモリへの電源供給を遮断する。このとき、電源制御スイッチ３２ｂ、３３ｂはＯＮであるため、電源制御スイッチ３２ｂ、３３ｂに接続されたメモリへは電源を供給する。一方、入力配線Ａから入力される信号が”０”の場合には、電源制御スイッチ３２ａ、３３ａがＯＮとなり、電源制御スイッチ３２ｂ、３３ｂがＯＦＦとなる。電源制御スイッチ３２ａ、３３ａに接続されたメモリは、ＬＵＴ回路２０１のメモリの半数であり、電源制御スイッチ３２ｂ、３３ｂに接続されたメモリはＬＵＴ回路２０１のメモリの残りの半数である。そのため、電源制御スイッチ３２ａ、３２ｂ、３３ａ、３３ｂを設けることによって、リーク電流を半減させることができる。
【００３５】
なお、図１５では、入力配線Ａに電源制御スイッチを接続する場合を例に示したが、入力配線Ａ以外の入力配線（Ｂ、Ｃ、Ｄ）に接続しても良い。どの入力配線に電源制御スイッチを設けても、リーク電流を半減させることができる。
【００３６】
さらに、複数の入力信号を用いて内部のＬＵＴ回路への電源供給を遮断することもできる。図１６にその一例を示す。ＬＵＴ回路２０２は、入力配線Ａおよび入力配線Ｂに電源制御スイッチ３２ａ、３３ａ、３２ｂ、３３ｂ、３２ｃ、３３ｃ、３２ｄ、３３ｄを接続する。電源制御スイッチ３２ａ、３２ｂ、３２ｃ、３２ｄは、入力配線Ａにゲートが接続されたＰＭＯＳと入力配線Ｂにゲートが接続されたＰＭＯＳが直列に接続されて構成される。また、電源制御スイッチ３３ａ、３３ｂ、３３ｃ、３３ｄは、入力配線Ａにゲートが接続されたＮＭＯＳと入力配線Ｂにゲートが接続されたＮＭＯＳが直列に接続されて構成される。
【００３７】
これによって、入力信号Ａと入力信号Ｂが”１”の場合、電源制御スイッチ３２ｄ、３３ｄがＯＮとなり、他の電源制御スイッチはＯＦＦとなる。このように、入力信号Ａと入力信号Ｂの組合せに応じて、電源制御スイッチ３２ａと３３ａのペア、電源制御スイッチ３２ｂと３３ｂのペア、電源制御スイッチ３２ｃと３３ｃのペア、電源制御スイッチ３２ｄと３３ｄのペアのいずれか１つがＯＮとなり、他の電源制御スイッチはＯＦＦとなる。このため、ＬＵＴ回路２０２に含まれるメモリ群のリーク電流を１／４にすることができる。
【００３８】
図１６に示した電源制御スイッチは、ロジックゲートを用いて構成することもできる。図１７は、ＡＮＤゲートを用いて入力信号Ａと入力信号Ｂの組合せに応じた電源供給の制御を行う電源制御スイッチを構成した場合のＬＵＴ回路の例である。ＬＵＴ回路２０３は、ＬＵＴ回路２０２と同様に入力信号Ａと入力信号Ｂの組合せに応じて電源制御スイッチ３４ａ〜３４ｄのいずれか１つがＯＮとなり、他の電源制御スイッチはＯＦＦとなる。このため、ＬＵＴ回路２０３に含まれるメモリ群のリーク電流を１／４にすることができる。
【００３９】
なお、図１６、図１７では２つの入力信号に基づいてメモリへの電源供給の制御を行ったが、３つ以上の入力信号に基づいてメモリへの電源供給の制御を行っても良い。より多くの入力信号を電源供給制御に用いることで、より多くのリーク電流を削減することができる。
【００４０】
本実施形態のＬＵＴ回路に対しても、第１の実施形態の変形例を適用することができる。例えば、内部ＬＵＴ回路の入力数は内部ＬＵＴ回路ごとに異なっていても良いし、３以上の内部ＬＵＴ回路を設けても良いし、内部ＬＵＴ回路からの出力を選択するマルチプレクサ１３を設けなくても良い。
【００４１】
以上説明したような実施形態の構成をとることで、遅延時間が短いＬＵＴ回路を提供することができる。なお、上記実施形態に限定されることはなく、本発明の要旨を逸脱しない範囲において、適宜変更しても良い。
【符号の説明】
【００４２】
１０、１０１、１０２、１０３、２０、２００、２０１、２０２、２０３…ＬＵＴ回路、  １１、１２、１４、１５…ＬＵＴ回路、  １３…マルチプレクサ、  ２１ａ、２１ｂ、２１ｃ、２１ｄ…メモリ群、  ２２ａ、２２ｂ、２２ｃ、２２ｄ…マルチプレクサ、  ３１ａ、３１ｂ…電源制御用メモリ、  ３２ａ、３２ｂ、３２ｃ、３２ｄ、３３ａ、３３ｂ、３３ｃ、３３ｄ、３４ａ、３４ｂ、３４ｃ、３４ｄ…電源制御スイッチ  
【図１】
0005639612.tif 000004
【図２】
0005639612.tif 000005
【図３】
0005639612.tif 000006
【図４】
0005639612.tif 000007
【図５】
0005639612.tif 000008
【図６】
0005639612.tif 000009
【図７】
0005639612.tif 000010
【図８】
0005639612.tif 000011
【図９】
0005639612.tif 000012
【図１０】
0005639612.tif 000013
【図１１】
0005639612.tif 000014
【図１２】
0005639612.tif 000015
【図１３】
0005639612.tif 000016
【図１４】
0005639612.tif 000017
【図１５】
0005639612.tif 000018
【図１６】
0005639612.tif 000019
【図１７】
0005639612.tif 000020