(57)【特許請求の範囲】
【請求項１】
ゲート信号を伝達する複数のゲートライン、データ信号を伝達する複数のデータライン、及び、いずれかのゲートラインとデータラインとに接続され、ゲート信号に応じてデータ信号を受信する複数の画素、を含む表示パネル、
外部から映像データを受信し、前記映像データ、第１出力イネーブル信号、第２出力イネーブル信号、クロック生成信号、垂直走査開始信号、及びデータ制御信号を出力するタイミング制御部、
前記第１出力イネーブル信号、前記第２出力イネーブル信号、及び前記クロック生成信号に基づいて、第１クロック信号及び第２クロック信号を生成するクロック生成部、
前記第１クロック信号、前記第２クロック信号、及び前記垂直走査開始信号に応じて先頭のゲートラインから順番にゲート信号を出力するゲート駆動部、及び、
前記データ制御信号に応じて前記映像データをデータ信号に変換して前記複数のデータラインに対して印加するデータ駆動部、
を有し、
前記第１クロック信号は、前記第１出力イネーブル信号の立ち上がりのエッジに応じてハイレベルに上昇し、前記第２出力イネーブル信号の立ち上がりのエッジに応じてローレベルに下降し、
前記第２クロック信号は、前記第２出力イネーブル信号の立ち上がりのエッジに応じてハイレベルに上昇し、前記第１出力イネーブル信号の立ち上がりのエッジに応じてローレベルに下降し、
前記第１出力イネーブル信号の先頭のハイ期間は、前記第１出力イネーブル信号の２番目以後のハイ期間より長いことを特徴とする表示装置。
【請求項２】
外部から映像データを受信し、前記映像データ、第１出力イネーブル信号、第２出力イネーブル信号、クロック生成信号、垂直走査開始信号、及びデータ制御信号を出力するステップ、
前記第１出力イネーブル信号、前記第２出力イネーブル信号、及び前記クロック生成信号に基づいて、第１クロック信号及び第２クロック信号を生成するステップ、
前記第１クロック信号、前記第２クロック信号、及び前記垂直走査開始信号に応じて先頭ゲートラインから順番にゲート信号を出力するステップ、
前記データ制御信号に応じて前記映像データをデータ信号に変換するステップ、及び、
ゲート信号に応じて表示パネルの各画素にデータ信号を受信させて前記表示パネルに前記映像データの示す映像を表示するステップ、
を含み、
前記第１クロック信号は、前記第１出力イネーブル信号の立ち上がりのエッジに応じてハイレベルに上昇し、前記第２出力イネーブル信号の立ち上がりのエッジに応じてローレベルに下降し、
前記第２クロック信号は、前記第２出力イネーブル信号の立ち上がりのエッジに応じてハイレベルに上昇し、前記第１出力イネーブル信号の立ち上がりのエッジに応じてローレベルに下降し、
前記第１出力イネーブル信号の先頭のハイ期間は、前記第１出力イネーブル信号の２番目以後のハイ期間より長いことを特徴とする表示装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は表示装置に関し、特にその駆動方法に関する。
【背景技術】
【０００２】
一般に液晶表示装置では液晶表示パネルが、互いに対向している上部基板と下部基板、及びそれら２枚の基板間に形成された液晶層から成る。液晶表示パネルでは更に、複数のゲートラインと複数のデータラインとが縦横に交差し、それらのライン間に複数の画素がマトリクス状に配置されている。各画素はゲートラインとデータラインとに一本ずつ接続されている。液晶表示パネルには好ましくは、ゲート駆動回路が薄膜工程によって直に形成されている。ゲート駆動回路は複数のゲートラインに対してゲート信号を出力する。
【０００３】
一般にゲート駆動回路は一つのシフトレジスタを含む。シフトレジスタは複数のステージの縦続接続から構成されている。各ステージは異なるゲートラインに接続されている。各ステージは一般に、前のステージから出力されるキャリー信号に応じ、接続されたゲートラインに対するゲート信号をハイレベルに変化させ、次のステージに対するキャリー信号をハイレベルに変化させる。各ステージは更に、次のステージから出力されたゲート信号に応じて自身の出力するゲート信号をローレベルに変化させる。こうして、ゲート信号が水平走査期間ごとに先頭のゲートラインから順番にハイレベルに維持される。尚、先頭のステージには前のステージがないので、キャリー信号の代わりに垂直走査開始信号が外部から印加される。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、垂直走査開始信号がハイレベルに維持される時間は一般に、１つの水平走査期間より長い。従って、先頭のステージから先頭のゲートラインに対して印加されるゲート信号は他のゲート信号に比べて歪みやすく、特に図５Ａに示されているように、ハイレベルからローレベルへの立ち下がりが遅れやすい。先頭のゲートラインに対するゲート信号がローレベルに完全に転換される前にデータ駆動部が２番目の画素行に対するデータ信号を各データラインに出力すると、そのデータ信号は先頭の画素行に対しても印加されるので、先頭の画素行では画素電圧が目標レベルから変動する。その結果、表示パネルには、先頭の画素行が他の画素行より明るく又は暗く見えるライン不良が生成しやすい。
本発明の目的は、上記のライン不良を除去して表示品質を更に向上可能な表示装置を提供することにある。
【課題を解決するための手段】
【０００５】
本発明の一つの観点による表示装置は、表示パネル、タイミング制御部、クロック生成部、ゲート駆動部、及びデータ駆動部を備えている。表示パネルは、ゲート信号を伝達する複数のゲートライン、データ信号を伝達する複数のデータライン、及び、いずれかのゲートラインとデータラインとに接続され、ゲート信号に応じてデータ信号を受信する複数の画素を含む。タイミング制御部は、外部から映像データを受信し、映像データ、第１出力イネーブル信号、第２出力イネーブル信号、クロック生成信号、垂直走査開始信号、及びデータ制御信号を出力する。クロック生成部は、第１出力イネーブル信号、第２出力イネーブル信号、及びクロック生成信号に基づいて、第１クロック信号及び第２クロック信号を生成する。ゲート駆動部は、第１クロック信号、第２クロック信号、及び垂直走査開始信号に応じて先頭のゲートラインから順番にゲート信号を出力する。データ駆動部は、データ制御信号に応じて映像データをデータ信号に変換して複数のデータラインに対して印加する。第１クロック信号は、第１出力イネーブル信号の立ち上がりのエッジに応じてハイレベルに上昇し、第２出力イネーブル信号の立ち上がりのエッジに応じてローレベルに下降する。第２クロック信号は、第２出力イネーブル信号の立ち上がりのエッジに応じてハイレベルに上昇し、第１出力イネーブル信号の立ち上がりのエッジに応じてローレベルに下降する。第１出力イネーブル信号の先頭のハイ期間は、第１出力イネーブル信号の２番目以後のハイ期間より長い。
【０００６】
本発明の別の観点による表示装置は、表示パネル、タイミング制御部、ゲート駆動部、及びデータ駆動部を備えている。表示パネルは、ゲート信号を伝達する複数のゲートライン、データ信号を伝達する複数のデータライン、及び、いずれかのゲートラインとデータラインとに接続され、ゲート信号に応じてデータ信号を受信する複数の画素、を含む。タイミング制御部は、外部から映像データを受信し、第１垂直走査開始信号とデータ制御信号とを生成する。ゲート駆動部は、第１垂直走査開始信号に応じて先頭のゲートラインから順番にゲート信号をハイレベルに変化させる。データ駆動部は、データ制御信号に応じて映像データをデータ信号に変換して複数のデータラインに対して印加する。ゲート駆動部は特にパルス幅変換部と複数のステージとを含む。パルス幅変換部は、第１垂直走査開始信号を受信し、第１垂直走査開始信号のパルス幅を短縮して第２垂直走査開始信号として出力する。複数のステージは縦続接続され、第２垂直走査開始信号の立ち上がりに応じて複数のゲートラインに対するゲート信号を順番にハイレベルに変化させる。
【０００７】
本発明の更に別の観点による表示装置は、表示パネル、タイミング制御部、ゲート駆動部、及びデータ駆動部を備えている。表示パネルは、ゲート信号を伝達する複数のゲートライン、データ信号を伝達する複数のデータライン、及び、いずれかのゲートラインとデータラインとに接続され、ゲート信号に応じてデータ信号を受信する複数の画素を含む。タイミング制御部は、外部から映像データを受信し、垂直走査開始信号とデータ制御信号とを生成する。データ駆動部は、データ制御信号に応じて映像データをデータ信号に変換して複数のデータラインに対して印加する。ゲート駆動部は複数のステージを含む。複数のステージは縦続接続され、複数のゲートラインのそれぞれにゲート信号を個別に出力する。複数のステージは特に、垂直走査開始信号に応じて先頭のステージから順番にゲート信号をハイレベルに変化させる。複数のステージのそれぞれは、プルアップトランジスタ、キャリートランジスタ、バッファトランジスタ、遮断トランジスタ、及びプルダウントランジスタを含む。プルアップトランジスタは、ゲート信号の出力端子に接続された出力電極を含み、ゲート信号のレベルをゲートオン電圧まで上昇させる。キャリートランジスタはキャリー信号を次のステージに出力する。バッファトランジスタは、前のステージのいずれかから受信されたキャリー信号をプルアップトランジスタの制御電極に伝達してプルアップトランジスタをターンオンさせる。遮断トランジスタは、後のステージのいずれかから受信されたゲート信号の立ち上がりに応じてプルアップトランジスタの制御電極にゲートオフ電圧を伝達してプルアップトランジスタをターンオフさせる。プルダウントランジスタは、後のステージのいずれかから受信されたゲート信号の立ち上がりに応じてゲート信号の出力端子にゲートオフ電圧を伝達してそのゲート信号をゲートオフ電圧まで降下させる。複数のステージのうち、先頭のステージでは２番目以後のステージより、プルダウントランジスタのチャネル幅が２倍以上大きい。
【発明の効果】
【０００８】
本発明による上記の表示装置は、垂直走査開始信号のハイ期間中に関わらず、ゲート駆動部の先頭のステージによってハイレベルに維持されているゲート信号を確実に、２番目の画素行に対するデータ信号が各データラインに対して印加される時点より早い時点でローレベルまで降下させることができる。従って、先頭の画素行におけるライン不良を防止できる。その結果、本発明による表示装置は表示品質が更に向上する。
【発明を実施するための最良の形態】
【０００９】
以下、添付の図面を参照しながら、本発明の好ましい実施形態について詳細に説明する。図１は、本発明の一実施形態による液晶表示装置の平面図であり、図２は、図１に示す液晶表示装置のブロック図である。
図１に示すように、本発明の一実施形態による液晶表示装置は、液晶表示パネル１００、データ駆動部３２０、ゲート駆動部２１０、タイミング制御部３５０、及びクロック生成部３６０を備えている。
【００１０】
液晶表示パネル１００ではアレイ基板とカラーフィルター基板とが互いに対向し、それらの間に液晶層が挟まれている。液晶表示パネル１００では更に、ｎ本のゲートラインＧＬ１〜ＧＬｎとｍ本のデータラインＤＬ１〜ＤＬｍとが互いに絶縁された状態で交差し、マトリクス状に複数の画素領域を区分けしている。各画素領域には好ましくは１つの画素Ｐ１が備えられている。各画素Ｐ１は好ましくは薄膜トランジスタＴｒ及び液晶キャパシタＣｌｃを含む。例えば先頭の画素では、薄膜トランジスタＴｒのゲート電極が先頭のゲートラインＧＬ１に接続され、ソース電極が先頭のデータラインＤＬ１に接続され、ドレイン電極が同じ画素の液晶キャパシタＣｌｃの一方の電極、すなわち画素電極に接続されている。
【００１１】
ゲート駆動部２１０は好ましくは液晶表示パネル１００に直に形成され、各ゲートラインＧＬ１〜ＧＬｎの同じ側の端部に接続されている。ゲート駆動部２１０は複数のゲートラインＧＬ１〜ＧＬｎにゲート信号Ｇ１〜Ｇｎを個別に印加する。
【００１２】
データ駆動部３２０は好ましくは複数のチップに組み込まれ、液晶表示パネル１００上に、又は液晶表示パネル１００とは別のフィルム上に実装されている。その他に、データ駆動部３２０は、薄膜工程により液晶表示パネル１００上に直に形成されていても良い。データ駆動部３２０は、複数のデータラインＤＬ１〜ＤＬｍの同じ側の端部に接続され、各データラインＤＬ１〜ＤＬｍに対してデータ信号Ｄ１〜Ｄｍを個別に印加する。データ駆動部３２０は好ましくは各データ信号Ｄ１〜ＤＬｍの極性を画素行ごとに又は画素ごとに反転させる。
【００１３】
タイミング制御部３５０は好ましくは、映像データＩ−ｄａｔａ、垂直同期信号Ｖｓｙｎｃ、水平同期信号Ｈｓｙｎｃ、及びメインクロックＭｃｌｋを外部から受信する。タイミング制御部３５０は、映像データＩ−ｄａｔａとデータ制御信号とを適切な時期にデータ駆動部３２０に提供する。データ制御信号は好ましくは、出力開始信号ＴＰ、データイネーブル信号ＤＥ、水平走査開始信号ＳＴＨ、及び反転信号ＲＥＶを含む。データ駆動部３２０はデータ制御信号に応じ、映像データＩ−ｄａｔａをデータ信号Ｄ１〜Ｄｍに変換し、適切な時期に各データラインＤＬ１〜ＤＬｍに出力する。また、タイミング制御部３５０は、垂直走査開始信号ＳＴＶをゲート駆動部２１０に提供し、クロック生成信号ＣＰＶ、第１出力イネーブル信号ＯＥ１、及び第２出力イネーブル信号ＯＥ２をクロック生成部３６０に提供する。クロック生成部３６０は、クロック生成信号ＣＰＶと出力イネーブル信号ＯＥ１、ＯＥ２とに基づいて一対のクロック信号ＣＫＶ、ＣＫＶＢを生成し、ゲート駆動部２１０に提供する。ゲート駆動部２１０は垂直走査開始信号ＳＴＶに応じ、一対のクロック信号ＣＫＶ、ＣＫＶＢとゲートオフ電圧Ｖｏｆｆとを利用してゲート信号のレベルを先頭のゲートラインＧＬ１から順番に、１水平走査期間ずつゲートオフ電圧からゲートオン電圧に変化させる。
【００１４】
図２はクロック生成部によって入出力される信号の波形図である。図２に示すように、第１出力イネーブル信号ＯＥ１と第２出力イネーブル信号ＯＥ２とは周期的にハイレベルに変化する。各出力イネーブル信号ＯＥ１、ＯＥ２では特に立ち下がりが等間隔に設定されている。２つの出力イネーブル信号ＯＥ１、ＯＥ２は周期が等しく、位相が一定量ずれている。クロック生成信号ＣＰＶは各出力イネーブル信号ＯＥ１、ＯＥ２と周期が等しく、位相がそれらから一定量ずれている。クロック生成信号ＣＰＶは特に、第１出力イネーブル信号ＯＥ１のハイ期間中に立ち上がり、それに続く第２出力イネーブル信号ＯＥ２のハイ期間中に立ち下がる。
【００１５】
図２は特に、映像データのあるフレームの初期を示す。図２に示すように、第１出力イネーブル信号ＯＥ１では先頭のハイ期間ｔ１が２番目以後のハイ期間ｔ２より長い。好ましくは、先頭のハイ期間ｔ１は約５．５μｓであり、２番目以後のハイ期間ｔ２は約３．７μｓである。すなわち、先頭のハイ期間ｔ１は２番目以後のハイ期間ｔ２より約１．８μｓだけ長い。第２出力イネーブル信号ＯＥ２でも同様に、先頭のハイ期間ｔ３は２番目以後のハイ期間ｔ４より長い。好ましくは、先頭のハイ期間ｔ３は約５．５μｓであり、２番目以後のハイ期間ｔ４は約３．７μｓである。すなわち、先頭のハイ期間ｔ３は２番目以後のハイ期間ｔ４より約１．８μｓだけ長い。一方、いずれの出力イネーブル信号ＯＥ１、ＯＥ２でも、先頭のハイ期間ｔ１、ｔ３の終了時点から２番目のハイ期間ｔ２、ｔ４の開始時点までのロー期間は、他のハイ期間に挟まれたロー期間と同じ長さである。
【００１６】
図２に示すように、第１クロック信号ＣＫＶは、第１出力イネーブル信号ＯＥ１の最初の立ち上がりに同期してハイレベルに急上昇し、第２出力イネーブル信号ＯＥ１の最初の立ち上がりから徐々に降下し始め、クロック生成信号ＣＰＶの最初の立ち下がりに同期して完全にローレベルに達する。第１クロック信号ＣＫＶは、第１出力イネーブル信号ＯＥ１の２番目の立ち上がりまでローレベルを維持する。ここで、第１クロック信号ＣＫＶのハイレベルはゲートオン電圧に等しく、ローレベルはゲートオフ電圧に等しい。更に、各出力イネーブル信号ＯＥ１、ＯＥ２の先頭のハイ期間ｔ１、ｔ３は２番目以後のハイ期間ｔ２、ｔ４より長いので、第１クロック信号ＣＫＶの先頭のハイ期間ｔ５は２番目以後のハイ期間ｔ６より長い。特に先頭のハイ期間ｔ５は２番目以後のハイ期間ｔ６より立ち下がりが遅い。ゲート駆動部２１０は、第１クロック信号ＣＫＶの先頭のハイ期間ｔ５に先頭のゲートラインに対するゲート信号Ｇ１をハイレベルに維持し、第１クロック信号ＣＫＶの２番目以後の各ハイ期間ｔ６に３番目以後の奇数番目の各ゲートラインに対するゲート信号をハイレベルに維持する。
【００１７】
図２に示すように、第２クロック信号ＣＫＶＢは第１クロック信号ＣＫＶとは逆位相である。特に第１クロック信号ＣＫＶと同様に、第２クロック信号ＣＫＶＢのハイレベルはゲートオン電圧に等しく、ローレベルはゲートオフ電圧に等しい。但し、第２クロック信号ＣＫＶＢは第１クロック信号ＣＫＶとは逆に、立ち上がりが立ち下がりより遅い。すなわち、第２クロック信号ＣＫＶＢは第２出力イネーブル信号ＯＥ１の最初の立ち上がりから徐々に上昇し始め、クロック生成信号ＣＰＶの最初の立ち下がりに同期して完全にハイレベルに達し、第１出力イネーブル信号ＯＥ１の２番目の立ち上がりに同期してローレベルまで急降下する。第２クロック信号ＣＫＶＢの先頭のハイ期間ｔ７は２番目以後のハイ期間ｔ８より長い。特に先頭のハイ期間ｔ７は２番目以後のハイ期間ｔ８より立ち上がりが遅い。ゲート駆動部２１０は、第２クロック信号ＣＫＶＢの先頭のハイ期間ｔ７に２番目のゲートラインに対するゲート信号Ｇ２をハイレベルに維持し、第２クロック信号ＣＫＶＢの２番目以後の各ハイ期間ｔ８に４番目以後の偶数番目の各ゲートラインに対するゲート信号をハイレベルに維持する。
【００１８】
第１出力イネーブル信号ＯＥ１では先頭のハイ期間ｔ１が２番目以後のハイ期間ｔ３より好ましくは約１．８μｓだけ長い。それにより、先頭のハイ期間ｔ１が２番目以後のハイ期間ｔ３と同じ長さである従来の場合に比べ、第１クロック信号ＣＫＶの先頭のハイ期間ｔ５が約１．８μｓだけ早く開始される。更に、第２出力イネーブル信号ＯＥ２では先頭のハイ期間ｔ２が２番目以後のハイ期間ｔ４より好ましくは約１．８μｓだけ長い。それにより、先頭のハイ期間ｔ２が２番目以後のハイ期間ｔ４と同じ長さである従来の場合に比べ、第１クロック信号ＣＫＶの最初の立ち下がりが約１．８μｓだけ早く開始される。その結果、ゲート駆動部２１０は、先頭の画素行に対するデータ信号の印加時間を十分に長く確保したまま、先頭のゲートラインに対するゲート信号Ｇ１を、２番目の画素行に対するデータ信号が各データラインに対して印加される時点よりも十分に早くローレベルまで完全に降下させることができる。従って、先頭の画素行では画素電圧が次の画素行に対するデータ信号の印加にかかわらず、安定に維持される。こうして、先頭の画素行における映像の歪みが防止される。
【００１９】
図２では各クロック信号ＣＫＶ、ＣＫＶＢの先頭のハイ期間ｔ５、ｔ７が２番目以後のハイ期間ｔ６、ｔ８より長い。その他に、図３に示すように、第１出力イネーブル信号ＯＥ１の各ハイ期間ｔ１と第２出力イネーブル信号ＯＥ２の各ハイ期間ｔ３とをいずれも従来のハイ期間よりも長く、好ましくは約５．５μｓに揃えても良い。この場合でも、先頭のゲートラインに対するゲート信号Ｇ１は、２番目の画素行に対するデータ信号Ｄ１〜ＤｍがデータラインＤＬ１〜ＤＬｍに対して印加される時点よりも十分に早くローレベルまで完全に降下するので、図２の場合と同様に、先頭の画素行における映像の歪みが防止される。
【００２０】
図３ではまた、図２に比べ、クロック生成信号ＣＰＶの全てのハイ期間で、各出力イネーブル信号ＯＥ１、ＯＥ２のハイ期間ｔ１、ｔ３との重複期間が増大する。従って、第１クロック信号ＣＫＶの全ての立ち下がり時間と第２クロック信号ＣＫＶＢの全ての立ち上がり時間とが増大する。第１クロック信号ＣＫＶがハイレベルから降下し始めた時点から第２クロック信号ＣＫＶＢがハイレベルに到達する時点までは、ゲート駆動部２１０は各ゲート信号Ｇ１〜Ｇｎをローレベルに維持するので、隣接する２本のゲートラインのそれぞれに対するゲート信号のハイ期間の間に所定の時間差が生成される。第１クロック信号ＣＫＶの立ち下がり時間と第２クロック信号ＣＫＶＢの立ち上がり時間とが長いほど上記の時間差は大きい。それ故、第１クロック信号ＣＫＶの立ち下がり時間と第２クロック信号ＣＫＶＢの立ち上がり時間とを適切に調節することで、前のゲートラインに対するゲート信号がローレベルに完全に達した後に次のゲートラインに対するゲート信号をハイレベルに変化させることができる。
【００２１】
図４は、図１に示すゲート駆動部のブロック図である。図４に示すように、ゲート駆動部２１０はシフトレジスタ２１０ａと放電回路２１０ｂとを備えている。
シフトレジスタ２１０ａは複数のステージＳＲＣ１〜ＳＲＣｎ＋１の縦続接続を含む。各ステージは、第１入力端子ＩＮ１、第１クロック端子ＣＫ１、第２クロック端子ＣＫ２、第２入力端子ＩＮ２、電圧入力端子Ｖｉｎ、リセット端子ＲＥ、キャリー端子ＣＲ、及び出力端子ＯＵＴを備えている。
【００２２】
先頭のステージＳＲＣ１以外の各ステージＳＲＣ２〜ＳＲＣｎ＋１では第１入力端子ＩＮ１は直前のステージのキャリー端子ＣＲに接続され、そこからキャリー信号を受信する。先頭のステージＳＲＣ１では第１入力端子ＩＮ１はタイミング制御部３５０から垂直走査開始信号ＳＴＶを受信する。最後のステージＳＲＣｎ＋１以外の各ステージＳＲＣ１〜ＳＲＣｎでは第２入力端子ＩＮ２は次のステージの出力端子ＯＵＴに接続され、そこからゲート信号を受信する。最後のステージＳＲＣｎ＋１では第２入力端子ＩＮ２はタイミング制御部３５０から垂直走査開始信号ＳＴＶを受信する。
【００２３】
奇数番目のステージＳＲＣ１、ＳＲＣ３、…、ＳＲＣｎ＋１（ｎは偶数とする）では、第１クロック端子ＣＫ１は第１クロック信号ＣＫＶを受信し、第２クロック端子ＣＫ２は第２クロック信号ＣＫＶＢを受信する。偶数番目のステージＳＲＣ２、ＳＲＣ４、…、ＳＲＣｎでは、第１クロック端子ＣＫ１は第２クロック信号ＣＫＶＢを受信し、第２クロック端子ＣＫ２は第１クロック信号ＣＫＶを受信する。
【００２４】
いずれのステージＳＲＣ１〜ＳＲＣｎ＋１でも電圧入力端子Ｖｉｎは接地電圧、好ましくはゲートオフ電圧Ｖｏｆｆを受信する。
最後のステージＳＲＣｎ＋１のキャリー端子ＣＲは全てのステージＳＲＣ１〜ＳＲＣｎ＋１のリセット端子ＲＥに接続されている。
【００２５】
最後のステージＳＲＣｎ＋１を除き、各ステージＳＲＣ１〜ＳＲＣｎの出力端子ＯＵＴは各ゲートラインＧＬ１、ＧＬ２、ＧＬ３、…、ＧＬｎに一対一に接続されている。各ステージＳＲＣ１〜ＳＲＣｎは出力端子ＯＵＴを介してゲート信号を各ゲートラインＧＬ１〜ＧＬｎに対して印加する。
【００２６】
シフトレジスタ２１０ａは好ましくは各ゲートラインＧＬ１〜ＧＬｎの同じ側の端部に備えられている。一方、放電回路２１０ｂは好ましくは、シフトレジスタ２１０ａに接続された各ゲートラインＧＬ１〜ＧＬｎの端部とは反対側の端部に備えられている。放電回路２１０ｂは、各ゲートラインに対するゲート信号がハイレベルに変化するのに応じ、その直前のゲートラインに対してゲートオフ電圧Ｖｏｆｆを印加する。放電回路２１０ｂは好ましくはゲートラインと同数の放電トランジスタＮＴ１６を含む。各放電トランジスタＮＴ１６の出力電極はいずれかのゲートラインに接続され、制御電極はその次のゲートライン又はシフトレジスタ２１０ａの最後のステージＳＲＣｎ＋１の出力端子ＯＵＴに接続され、入力電極の電位はゲートオフ電圧Ｖｏｆｆに維持されている。
【００２７】
図５Ａは、従来の液晶表示装置における先頭のゲートラインに対するゲート信号と先頭の画素行に対するデータ信号との波形図である。図５Ａに示すように、従来のゲート駆動部では、垂直走査開始信号ＳＴＶのハイ期間が１水平走査期間より長いことにより、先頭の第１ステージＳＲＣ１から出力されたゲート信号Ｇ’１の立ち下がりに歪みが現れ、特にローレベルへの到達が遅れる。その結果、図５Ａに示すように、ゲート信号Ｇ’１がローレベルに達する前にデータ信号Ｄ１〜Ｄｍが印加され始める。特にライン反転駆動では、データ信号Ｄ１〜Ｄｍの極性が反転する。例えば先頭の画素行に対して負極性のデータ信号Ｄ１〜Ｄｍが印加されたときは、次の画素行に対しては正極性のデータ信号Ｄ１〜Ｄｍが印加される。従って、ゲート信号Ｇ’１が完全にローレベルに達する前に各データラインの電位の極性が負から正に転換される。それにより、先頭の画素行では正極性の画素電圧がデータラインの負極性の電位によって降下する。その降下量が過大であれば、先頭の画素行が他の画素行より過度に明るく又は暗くなり、ライン不良を発生させる。
【００２８】
図５Ｂは、本発明の上記の実施形態による液晶表示装置における先頭のゲートラインに対するゲート信号と先頭の画素行に対するデータ信号との波形図である。図５Ｂに示すように、本発明の上記の実施形態による液晶表示装置では、ゲート信号Ｇ１は図５Ａに示すゲート信号Ｇ’１より立ち上がりが早い。それは図２について説明したとおり、第１出力イネーブル信号ＯＥ１の先頭のハイ期間ｔ１が従来のハイ期間より約１．８μｓだけ早いことによる。また、ゲート信号Ｇ１は図５Ａに示すゲート信号Ｇ’１より立ち下がりの開始時点が早い。それは図２について説明したとおり、第２出力イネーブル信号ＯＥ２の先頭のハイ期間ｔ２が従来のハイ期間より約１．８μｓだけ早いことによる。従って、２番目の画素行に対するデータ信号が各データラインに対して印加される時点よりも十分に早く、ゲート信号Ｇ１をローレベルまで完全に降下させることができる。その結果、先頭の画素行における映像の歪み、すなわちライン不良を防止できる。
【００２９】
シフトレジスタは図４に示す構成２１０ａに加え、図６に示すダミーステージＤ−ＳＲＣを含んでいても良い。尚、図６では、図４に示す構成要素と同様な構成要素に対して同じ参照符号を付している。更に、それら同様な構成要素については図４についての説明を援用する。
【００３０】
図６に示すゲート駆動部２２０ではシフトレジスタ２２０ａが、第１ステージＳＲＣ１〜第ｎ＋１ステージＳＲＣｎ＋１に加え、ダミーステージＤ−ＳＲＣを備えている。ダミーステージＤ−ＳＲＣは他のステージＳＲＣ１〜ＳＲＣｎ＋１と同じ構造であり、第１ステージＳＲＣ１の前段に接続されている。ダミーステージＤ−ＳＲＣの第１入力端子ＩＮ１はタイミング制御部３５０から垂直走査開始信号ＳＴＶを受信する。ダミーステージＤ−ＳＲＣのキャリー端子ＣＲは第１ステージＳＲＣ１の第１入力端子ＩＮ１に接続され、それに対してキャリー信号を印加する。ダミーステージＤ−ＳＲＣの出力端子ＯＵＴは開放されている。
【００３１】
ダミーステージＤ−ＳＲＣは垂直走査開始信号ＳＴＶのハイ期間に第２クロック信号ＣＫＶＢに応じてキャリー信号を出力する。第１ステージＳＲＣ１はダミーステージＤ−ＳＲＣのキャリー信号に応じて先頭のゲートラインに対してゲート信号Ｇ１を出力する。こうして、図６に示すシフトレジスタ２２０ａは、図４に示すシフトレジスタ２１０ａとは異なり、第１ステージＳＲＣ１の第１入力端子ＩＮ１に対し、垂直走査開始信号ＳＴＶではなく、ダミーステージＤ−ＳＲＣから出力されたキャリー信号が印加される。従って、第１ステージＳＲＣ１から出力されるゲート信号Ｇ１は垂直走査開始信号ＳＴＶによっては歪まないので、先頭の画素行におけるライン不良が防止される。
【００３２】
シフトレジスタは図６に示すダミーステージＤ−ＳＲＣに代え、図７に示すパルス幅変換部２３０ｂを備えていても良い。尚、図７では、図４に示す構成要素と同様な構成要素に対して同じ参照符号を付す。更に、それら同様な構成要素については図４についての説明を援用する。
【００３３】
図７に示すゲート駆動部２３０ではシフトレジスタ２３０ａが、図４に示す構成要素に加え、パルス幅変換部２３０ｂを更に備えている。パルス幅変換部２３０ｂは好ましくはトランジスタであり、その制御電極は第２クロック信号ＣＫＶＢを受信し、入力電極はタイミング制御部３５０から垂直走査開始信号ＳＴＶ１を受信し、出力電極は第１ステージＳＲＣ１の第１入力端子ＩＮ１に接続されている。
【００３４】
図８に示すように、垂直走査開始信号ＳＴＶ１のハイ期間Ｔは一般に、第１クロック信号ＣＫＶの半周期以上一周期以下である。垂直走査開始信号ＳＴＶ１のハイ期間Ｔの前半部では、第１クロック信号ＣＫＶはローレベルに維持され、第２クロック信号ＣＫＶＢはハイレベルに維持されている。垂直走査開始信号ＳＴＶ１のハイ期間Ｔの後半部では、第１クロック信号ＣＫＶはハイレベルに維持され、第２クロック信号ＣＫＶＢはローレベルに維持されている。一方、パルス幅変換部２３０ｂは第２クロック信号ＣＫＶＢのハイ期間にはターンオンして垂直走査開始信号ＳＴＶ１を出力電極に通過させ、第２クロック信号ＣＫＶＢのロー期間にはターンオフして垂直走査開始信号ＳＴＶ１を遮断する。その結果、パルス幅変換部２３０ｂの出力電極から第１ステージＳＲＣ１の第１入力端子ＩＮ１には、図８に示すように、ハイ期間が元の垂直走査開始信号ＳＴＶ１（以下、第１垂直走査開始信号という。）のハイ期間の前半部に短縮された信号、すなわち第２垂直走査開始信号ＳＴＶ２が出力される。
【００３５】
図９に示す第１グラフＡ１は、第１垂直走査開始信号ＳＴＶ１が第１ステージＳＲＣ１の第１入力端子ＩＮ１に対して直に印加されたときに第１ステージＳＲＣ１の出力端子ＯＵＴから出力されるゲート信号の波形を示し、第２グラフＡ２は、第２垂直走査開始信号ＳＴＶ２が第１ステージＳＲＣ１の第１入力端子ＩＮ１に対して印加されたときに第１ステージＳＲＣ１の出力端子ＯＵＴから出力されるゲート信号の波形Ａ２を示す。
【００３６】
第１グラフＡ１では、第１ステージＳＲＣ１から出力されたゲート信号の立ち下がりが激しく歪んでいる。第１垂直走査開始信号ＳＴＶ１は第１クロック信号ＣＫＶのハイ期間でもハイレベルに維持されているので、第１ステージＳＲＣ１では第１垂直走査開始信号ＳＴＶ１が第１クロック信号ＣＫＶの立ち下がりに伴うゲート信号の立ち下がりを阻害する。その結果、第１グラフＡ１が示すように、ゲート信号が立ち下がりの途中でローレベルとハイレベルとの中間のレベルに維持されてしまう。
【００３７】
それに対し、第２グラフＡ２では、第１ステージＳＲＣ１から出力されたゲート信号の立ち下がりが速やかである。第２垂直走査開始信号ＳＴＶ２は第２クロック信号ＣＫＶＢと同様に、第１クロック信号ＣＫＶの立ち上がりと共に立ち下がり、以後、ローレベルに維持されるので、第１ステージＳＲＣ１では第２垂直走査開始信号ＳＴＶ２が第１クロック信号ＣＫＶの立ち下がりに伴うゲート信号の立ち下がりには影響しない。その結果、第２グラフＡ２が示すように、ゲート信号は歪むことなく、速やかに立ち下がる。このように、本発明の上記の実施形態は第１ステージＳＲＣ１から出力されるゲート信号の歪みを防止できる。
【００３８】
図１０は、本発明の実施形態によるゲート駆動部の第１ステージの回路図である。２番目以後のステージも実質的に同じ回路構成である。図１０に示すように、第１ステージＳＲＣ１は、プルアップ部２１１、キャリー部２１２、プルダウン部２１３、プルアップ駆動部２１４、リップル防止部２１５、ホールド部２１６、インバータ部２１７、及びリセット部２１８を備えている。
【００３９】
プルアップ部２１１はプルアップトランジスタＮＴ１を備えている。プルアップトランジスタＮＴ１の制御電極は、プルアップ駆動部２１４の出力端であるＱ−ノードＱＮに接続され、入力電極は第１クロック端子ＣＫ１に接続され、出力電極は出力端子ＯＵＴに接続されている。プルアップトランジスタＮＴ１はＱ−ノードＱＮの電位に応じて第１クロック端子ＣＫ１を出力端子ＯＵＴに接続し、又はそこから分離する。第１クロック端子ＣＫ１が出力端子ＯＵＴに接続されたときは、出力端子ＯＵＴの電位、すなわちゲート信号のレベルが、第１クロック端子ＣＫ１を介して受信した第１クロック信号ＣＫＶのレベルに維持される。
【００４０】
キャリー部２１２はキャリートランジスタＮＴ２を備えている。キャリートランジスタＮＴ２の制御電極はＱ−ノードＱＮに接続され、入力電極は第１クロック端子ＣＫ１に接続され、出力電極はキャリー端子ＣＲに接続されている。キャリートランジスタＮＴ２はＱ−ノードＱＮの電位に応じて第１クロック端子ＣＫ１をキャリー端子ＣＲに接続し、又はそこから分離する。第１クロック端子ＣＫ１がキャリー端子ＣＲに接続されたときは、キャリー端子ＣＲの電位、すなわちキャリー信号のレベルが、第１クロック端子ＣＫ１を介して受信した第１クロック信号ＣＫＶのレベルに維持される。尚、キャリー部２１２からのキャリー信号に代え、出力端子ＯＵＴから出力されるゲート信号をキャリー信号としてキャリー端子ＣＲから出力しても良い。
【００４１】
プルダウン部２１３はプルダウントランジスタＮＴ３を備えている。プルダウントランジスタＮＴ３の制御電極は第２入力端子ＩＮ２に接続され、入力電極は電圧入力端子Ｖｉｎに接続され、出力電極は出力端子ＯＵＴに接続されている。プルダウントランジスタＮＴ３は、第２ステージＳＲＣ２から第２入力端子ＩＮ２に入力されたゲート信号に応じて電圧入力端子Ｖｉｎを出力端子ＯＵＴに接続し、又はそこから分離する。電圧入力端子Ｖｉｎが出力端子ＯＵＴに接続されたときは、ゲート信号のレベルが、電圧入力端子Ｖｉｎを介して受信されたゲートオフ電圧Ｖｏｆｆに維持される。
【００４２】
プルアップ駆動部２１４は、バッファトランジスタＮＴ４、第１キャパシタＣ１、第１遮断トランジスタＮＴ５、第２遮断トランジスタＮＴ６、及び第４キャパシタＣ４を備えている。バッファトランジスタＮＴ４の制御電極と入力電極とは第１入力端子ＩＮ１に共通接続され、出力電極はＱ−ノードＱＮに接続されている。第１キャパシタＣ１はＱ−ノードＱＮと出力端子ＯＵＴとの間に接続されている。第１遮断トランジスタＮＴ５の入力電極はバッファトランジスタＮＴ４の出力電極に接続され、制御電極は第２入力端子ＩＮ２に接続され、出力電極は電圧入力端子Ｖｉｎに接続されている。第２遮断トランジスタＮＴ６の入力電極は出力端子ＯＵＴに接続され、制御電極は第２クロック端子ＣＫ２に接続され、出力電極は電圧入力端子Ｖｉｎに接続されている。第４キャパシタＣ４はＱ−ノードとキャリー端子ＣＲとの間に接続されている。
【００４３】
バッファトランジスタＮＴ４は、第１入力端子ＩＮ１を介して受信された垂直走査開始信号ＳＴＶのハイ期間にターンオンし、ハイレベルの垂直走査開始信号ＳＴＶをＱ−ノードＱＮに出力する。それによりＱ−ノードＱＮの電位が上昇し、第１キャパシタＣ１及び第４キャパシタＣ４が充電される。第１キャパシタＣ１の両端電圧がプルアップトランジスタＮＴ１のしきい電圧以上になれば、プルアップトランジスタＮＴ１がターンオンし、ゲート信号のレベルが第１クロック信号ＣＫＶのレベルに維持される。また、第４キャパシタＣ４の両端電圧がキャリートランジスタＮＴ２のしきい電圧以上になれば、キャリートランジスタＮＴ２はターンオンし、キャリー信号のレベルが第１クロック信号ＣＫＶのレベルに維持される。従って、第１クロック信号ＣＫＶが立ち上がれば、それに伴ってゲート信号及びキャリー信号がいずれも立ち上がる。一方、Ｑ−ノードＱＮの電位は第１キャパシタＣ１の両端電圧だけゲート信号のレベルより高いので、ゲート信号のレベルの上昇によって程なく、第１入力端子ＩＮ１の電位、すなわち垂直走査開始信号ＳＴＶのレベルに達する。それにより、バッファトランジスタＮＴ４がターンオフするので、Ｑ−ノードＱＮの電位が更に上昇する。こうして、第１クロック信号ＣＫＶのハイ期間ではプルアップトランジスタＮＴ１とキャリートランジスタＮＴ２とがいずれもオン状態を維持するので、ゲート信号とキャリー信号とはいずれも第１クロック信号ＣＫＶと同じハイレベルに維持される。
【００４４】
第１遮断トランジスタＮＴ５は、第１入力端子ＩＮ１を介して第２ステージＳＲＣ２から受信されたゲート信号のハイ期間にターンオンし、電圧入力端子ＶｉｎをＱ−ノードＱＮに接続する。それにより、第１キャパシタＣ１と第４キャパシタＣ４とがいずれも第１遮断トランジスタＮＴ５を介して放電するので、Ｑ−ノードＱＮの電位がゲートオフ電圧Ｖｏｆｆまで降下する。その結果、プルアップトランジスタＮＴ１とキャリートランジスタＮＴ２とがいずれもターンオフする。こうして、各フレームの最初の水平走査期間が終了した後は次のフレームまで、第１クロック信号ＣＫＶがプルアップトランジスタＮＴ１から先頭のゲートラインへゲート信号としては出力されることはない。
【００４５】
第２遮断トランジスタＮＴ６は、第２クロック端子ＣＫ２に対して印加される第２クロック信号ＣＫＶＢに応じてオンオフし、電圧入力端子ＶｉｎをＱ−ノードＱＮに接続し、又はそこから分離する。第１クロック信号ＣＫＶのハイ期間では第２クロック信号ＣＫＶＢはローレベルに維持されているので、第２遮断トランジスタＮＴ６はオフ状態に維持される。従って、第１クロック信号ＣＫＶのレベルの上昇に伴ってゲート信号のレベルは速やかに上昇する。一方、第１クロック信号ＣＫＶが立ち下がれば第２クロック信号ＣＫＶＢが立ち上がるので第２遮断トランジスタＮＴ６がターンオンする。それにより、出力端子ＯＵＴは第２遮断トランジスタＮＴ６を介して電圧入力端子Ｖｉｎに接続される。従って、ゲート信号のレベルがゲートオフ電圧Ｖｏｆｆまで降下する。
【００４６】
リップル防止部２１５は、各フレームのうち、最初の水平走査期間を除いた残りの期間に、クロック信号ＣＫＶ、ＣＫＶＢに起因するゲート信号のリップルを防止する。リップル防止部２１４は第１リップル防止トランジスタＮＴ７及び第２リップル防止トランジスタＮＴ８を含む。第１リップル防止トランジスタＮＴ７の制御電極は第２クロック端子ＣＫ２に接続され、入力電極は第１入力端子ＩＮ１に接続され、出力電極はＱ−ノードＱＮに接続されている。第２リップル防止トランジスタＮＴ８の制御電極は第１クロック端子ＣＫ１に接続され、入力電極はＱ−ノードＱＮに接続され、出力電極は出力端子ＯＵＴに接続されている。
【００４７】
第１リップル防止トランジスタＮＴ７は第２クロック信号ＣＫＶＢのハイ期間にターンオンして第１入力端子ＩＮ１をＱ−ノードＱＮに接続する。最初の水平走査期間の終了後、次のフレームが開始されるまでは垂直走査開始信号ＳＴＶはローレベルに維持されている。従って、第２クロック信号ＣＫＶＢのハイ期間ごとに、第１リップル防止トランジスタＮＴ７を介してＱ−ノードＱＮの電位がゲートオフ電圧Ｖｏｆｆに固定される。一方、第２リップル防止トランジスタＮＴ８は第１クロック信号ＣＫＶのハイ期間ごとにターンオンして出力端子ＯＵＴとＱ−ノードＱＮとの間を接続する。最初の水平走査期間の終了後、次のフレームが開始されるまでは、ゲート信号がローレベル、すなわちゲートオフ電圧Ｖｏｆｆに維持されているので、Ｑ−ノードＱＮの電位はゲートオフ電圧Ｖｏｆｆに維持される。こうして、最初の水平走査期間の終了後、次のフレームが開始されるまで、２つのリップル防止トランジスタＮＴ７、ＮＴ８が交互にターンオンしてＱ−ノードＱＮの電位をゲートオフ電圧Ｖｏｆｆに固定する。その結果、プルアップトランジスタＮＴ１がオフ状態に安定に維持されるので、ゲート信号のリップルが防止される。
【００４８】
ホールド部２１６はホールドトランジスタＮＴ１０を備えている。ホールドトランジスタＮＴ１０の制御電極はインバータ部２１７の出力端に接続され、入力電極は電圧入力端子Ｖｉｎに接続され、出力電極は出力端子ＯＵＴに接続されている。
【００４９】
インバータ部２１７は、第１〜第４までの４つのインバータトランジスタＮＴ１１、ＮＴ１２、ＮＴ１３、ＮＴ１４、及び２つのキャパシタＣ２、Ｃ３を含み、それらを以下のように利用してホールドトランジスタＮＴ１０のオンオフ状態を制御する。
【００５０】
第１インバータトランジスタＮＴ１１の制御電極と入力電極とは第１クロック端子ＣＫ１に共通接続され、出力電極は第３キャパシタＣ３を介して第２インバータトランジスタＮＴ１２の出力電極に接続されている。第２インバータトランジスタＮＴ１２の入力電極は第１クロック端子ＣＫ１に接続され、制御電極は第２キャパシタＣ２を介して入力電極に接続され、出力電極はホールドトランジスタＮＴ１０の制御電極に接続されている。第３インバータトランジスタＮＴ１３の入力電極は第１インバータトランジスタＮＴ１１の出力電極に接続され、制御電極は出力端子ＯＵＴに接続され、出力電極は電圧入力端子Ｖｉｎに接続されている。第４インバータトランジスタＮＴ１４の入力電極はホールドトランジスタＮＴ１０の制御電極に接続され、制御電極は出力端子ＯＵＴに接続され、出力電極は電圧入力端子Ｖｉｎに接続されている。
【００５１】
第１インバータトランジスタＮＴ１１及び第２インバータトランジスタＮＴ１２は第１クロック端子ＣＫ１の電位、すなわち第１クロック信号ＣＫＶのハイ期間ごとにターンオンする。一方、第３インバータトランジスタＮＴ１３及び第４インバータトランジスタＮＴ１４は出力端子ＯＵＴの電位、すなわちゲート信号のハイ期間にターンオンする。従って、ゲート信号のハイ期間では、第１インバータトランジスタＮＴ１１及び第２インバータトランジスタＮＴ１２のオン状態に関わらず、ゲートオフ電圧ＶｏｆｆがホールドトランジスタＮＴ１０の制御電極に対して印加されるので、ホールドトランジスタＮＴ１０はオフ状態に維持される。ゲート信号がローレベルに転換された後は次のフレームまで第３インバータトランジスタＮＴ１３及び第４インバータトランジスタＮＴ１４はいずれもオフ状態に維持される。従って、第１クロック信号ＣＫＶのハイ期間ごとに第２インバータトランジスタＮＴ１２からホールドトランジスタＮＴ１０の制御電極に対してハイレベルの第１クロック信号ＣＫＶが印加され、ホールドトランジスタＮＴ１０はターンオンする。その結果、ゲート信号のレベルがホールドトランジスタＮＴ１０を通してゲートオフ電圧Ｖｏｆｆに固定される。
【００５２】
リセット部２１８はリセットトランジスタＮＴ１５を備えている。リセットトランジスタＮＴ１５の制御電極はリセット端子ＲＥに接続され、入力電極はプルアップトランジスタＮＴ１の制御電極に接続され、出力電極は電圧入力端子Ｖｉｎに接続されている。リセットトランジスタＮＴ１５は、リセット端子ＲＥを介して最後のステージＳＲＣｎ＋１から入力されたゲート信号のハイ期間にターンオンし、電圧入力端子ＶｉｎをＱ−ノードＱＮに接続する。それにより、Ｑ−ノードＱＮの電位がゲートオフ電圧Ｖｏｆｆに固定されるので、第１キャパシタＣ１と第４キャパシタＣ４とがいずれも完全に放電し、プルアップトランジスタＮＴ１は完全なオフ状態に維持される。最後のステージＳＲＣｎ＋１からのゲート信号は他の全てのステージのリセット端子ＲＥに対して印加されるので、そのゲート信号をハイレベルに維持することで他のステージを一度にリセットできる。
【００５３】
第１ステージＳＲＣ１のプルダウントランジスタＮＴ３のチャネル幅は好ましくは、２番目以後のステージＳＲＣ２〜ＳＲＣｎの各プルダウントランジスタＮＴ３のチャネル幅より２倍以上大きい。更に好ましくは、第１ステージＳＲＣ１ではプルダウントランジスタＮＴ３のチャネル幅は３０００μｍであり、２番目以後のステージＳＲＣ２〜ＳＲＣｎでは１１００μｍである。各ステージのプルダウントランジスタＮＴ３は上記のとおり、次のステージからのゲート信号の立ち上がりに応じてターンオンしてゲート信号のレベルをゲートオフ電圧Ｖｏｆｆに降下させる。そのとき、第１ステージＳＲＣ１は他のステージよりプルダウントランジスタＮＴ３のチャネル幅が大きいので、ゲート信号Ｇ１のレベルの降下速度が高い。こうして、第１ステージＳＲＣ１では、第１入力端子ＩＮ１を通して入力されたハイレベルの垂直走査開始信号ＳＴＶによってＱ−ノードＱＮの電位の降下が妨げられても、ゲート信号Ｇ１は、ハイレベルとローレベルとの中間地点で留まることなく、速やかにローレベルまで降下する。すなわち、ゲート信号Ｇ１の歪みが更に低減する。
【００５４】
図４に示す放電回路２１０ｂでも同様に、第１ゲートラインＧＬ１に接続された先頭の放電トランジスタＮＴ１６のチャネル幅は好ましくは、２番目以後のゲートラインＧＬ２〜ＧＬｎに接続された放電トランジスタＮＴ１６のチャネル幅より１．５倍以上大きい。更に好ましくは、先頭の放電トランジスタＮＴ１６のチャネル幅は６０００μｍであり、２番目以後の放電トランジスタＮＴ１６のチャネル幅は４０００μｍである。各放電トランジスタＮＴ１６は上記のとおり、次のゲートラインでのゲート信号の立ち上がりに応じてターンオンし、接続されたゲートラインの電位をゲートオフ電圧Ｖｏｆｆまで降下させる。そのとき、先頭の放電トランジスタＮＴ１６は他の放電トランジスタＮＴ１６よりチャネル幅が大きいので、ゲートラインの電位の降下速度が高い。こうして、第１ステージＳＲＣ１によるゲート信号Ｇ１の速やかな立ち下がりが促されるので、ゲート信号Ｇ１の歪みが更に低減する。
【００５５】
好ましくは、第１ステージＳＲＣ１では２番目以後のステージＳＲＣ２〜ＳＲＣｎより第１リップル防止トランジスタＮＴ７のチャネル幅が１０倍以上小さい。更に好ましくは、第１ステージＳＲＣ１では第１リップル防止トランジスタＮＴ７のチャネル幅は２５μｍであり、２番目以後のステージＳＲＣ２〜ＳＲＣｎでは３５０μｍである。第１ステージＳＲＣ１では第１リップル防止トランジスタＮＴ７は第２クロック信号ＣＫＶＢのハイ期間に垂直走査開始信号ＳＴＶをＱ−ノードＱＮに対して印加する。そのとき、第１リップル防止トランジスタＮＴ７のチャネル幅が小さいので、垂直走査開始信号ＳＴＶがハイレベルであってもそのＱ−ノードＱＮへの伝達が遅い。こうして、垂直走査開始信号ＳＴＶのハイ期間におけるゲート信号Ｇ１の立ち下がりの歪みが更に防止される。
【００５６】
尚、シフトレジスタ２１０ａに含まれるステージの中で第１ステージＳＲＣ１は液晶表示パネル１００の縁に最も近い。従って、第１ステージＳＲＣ１では他のステージより、プルダウントランジスタＮＴ３のチャネル幅を容易に拡大でき、第１リップル防止トランジスタＮＴ７のチャネル幅を容易に縮小できる。
【００５７】
図１１Ａは第１ステージの第１リップル防止トランジスタの平面図であり、図１１Ｂは第２ステージの第１リップル防止トランジスタの平面図である。図１１Ａに示すように、第１ステージＳＲＣ１の第１リップル防止トランジスタＮＴ７は、第１ゲート電極ＧＥ１、第１ソース電極ＳＥ１、及び第１ドレイン電極ＤＥ１を備えている。図１１Ｂに示すように、第２ステージＳＲＣ２の第１リップル防止トランジスタＮＴ７は、第２ゲート電極ＧＥ２、第２ソース電極ＳＥ２、及び第２ドレイン電極ＤＥ２を備えている。図１１Ａと図１１Ｂとを比べれば明らかなように、第１ソース電極ＳＥ１及び第１ドレイン電極ＤＥ１とは異なり、第２ソース電極ＳＥ２及び第２ドレイン電極ＤＥ２は細かい櫛歯状に分割され、第２ゲート電極ＧＥ２の上に交互に配置されている。それにより、第１ステージＳＲＣ１では第２ステージＳＲＣ２より、第１リップル防止トランジスタＮＴ７のチャネル幅が小さい。好ましくは、第１ステージＳＲＣ１では第１リップル防止トランジスタＮＴ７のチャネル幅Ｗ１は２５μｍであり、第２ステージＳＲＣ２ではチャネル幅Ｗ２は３５０μｍである。
【００５８】
第１ステージＳＲＣ１の第１リップル防止トランジスタＮＴ７ではそのチャネル幅Ｗ１が小さいのでゲート信号Ｇ１の歪みが低減する。しかし、その反面、Ｑ−ノードＱＮの電位変化においてリップルが増加する。ここで、そのリップルの大きさは、Ｑ−ノードＱＮに寄生するキャパシタの全容量に反比例する。すなわち、Ｑ−ノードＱＮに寄生するキャパシタの容量が大きいほど、Ｑ−ノードＱＮの電位変化に含まれるリップルが小さい。従って、第１ステージＳＲＣ１の第１リップル防止トランジスタＮＴ７は好ましくは、第２ステージの第１リップル防止トランジスタと寄生キャパシタの容量が等しくなるように設計される。例えば、図１１Ａに示す第１ステージＳＲＣ１の第１リップル防止トランジスタＮＴ７では、第１ゲート電極ＧＥ１と第１ソース電極ＳＥ１とが重なっている部分には第１寄生キャパシタＣｇｓ１が形成され、第１ゲート電極ＧＥ１と第１ドレイン電極ＤＥ１とが重なっている部分には第２寄生キャパシタＣｇｄ１が形成されている。一方、図１１Ｂに示す第２ステージＳＲＣ２の第１リップル防止トランジスタＮＴ７では、第２ゲート電極ＧＥ２と第２ソース電極ＳＥ２とが重なっている部分には第３寄生キャパシタＣｇｓ２が形成され、第２ゲート電極ＧＥ２と第２ドレイン電極ＤＥ２とが重なっている部分には第４寄生キャパシタＣｇｄ２が形成されている。従って、第１ソース電極ＳＥ１の面積を十分に大きくし、第１ソース電極ＳＥ１と第１ゲート電極ＧＥ１とが重なっている部分の面積を、第２ソース電極ＳＥ２と第２ゲート電極ＧＥ２とが重なっている部分の総面積と一致させる。それにより、第１寄生キャパシタＧｇｓ１の容量を第３寄生キャパシタＣｇｓ２の容量と等しくできる。同様に、第１ドレイン電極ＤＥ１の面積を十分に大きくし、第１ドレイン電極ＤＥ１と第１ゲート電極ＧＥ１とが重なっている部分の面積を、第２ドレイン電極ＤＥ２と第２ゲート電極ＧＥ２とが重なっている部分の総面積と一致させる。それにより、第２寄生キャパシタＣｇｄ１の容量を第４寄生キャパシタＣｇｄ２の容量と等しくできる。こうして、第１ステージＳＲＣ１でも他のステージと同程度にＱ−ノードＱＮに寄生するキャパシタの総容量を大きく確保できるので、第１リップル防止トランジスタＮＴ７のチャネル幅Ｗ１が小さくても、Ｑ−ノードＱＮの電位変化に含まれるリップルを低減できる。
【００５９】
本発明の上記の好ましい実施形態は例示に過ぎない。当業者であれば、本発明の技術的思想を逸脱しない範囲で上記の実施形態を様々に置換し、変形し、変更できるだろう。これらの置換、変形、変更は当然に、特許請求の範囲に記載された本発明の技術的範囲に属すると解されるべきである。
【図面の簡単な説明】
【００６０】
【図１】本発明の一実施形態による液晶表示装置のブロック図
【図２】図１に示すクロック生成部に入出力される信号の波形図の一例
【図３】図１に示すクロック生成部に入出力される信号の波形図の別な例
【図４】図１に示すゲート駆動部のブロック図
【図５Ａ】従来の液晶表示装置における先頭のゲートラインに対するゲート信号と先頭の画素行に対するデータ信号との波形図
【図５Ｂ】図１に示す液晶表示装置における先頭のゲートラインに対するゲート信号と先頭の画素行に対するデータ信号との波形図
【図６】本発明の他の実施形態によるゲート駆動部のブロック図
【図７】本発明のさらに他の実施形態によるゲート駆動部のブロック図
【図８】図７に示すパルス幅変換部に入出力される信号の波形図
【図９】図７に示すゲート駆動部から先頭のゲートラインに出力されるゲート信号の波形図
【図１０】図１に示すゲート駆動部の第１ステージの回路図
【図１１Ａ】図１０に示す第２リップル防止トランジスタの平面図
【図１１Ｂ】図４に示す第２ステージの第２リップル防止トランジスタの平面図
【符号の説明】
【００６１】
１００      液晶表示パネル
２１０      ゲート駆動部
２１０ａ      シフトレジスタ
２１０ｂ      放電回路
３２０      データ駆動部
３５０      タイミング制御部
３６０      クロック生成部
ＯＥ１  第１出力イネーブル信号
ＯＥ２  第２出力イネーブル信号
ＣＰＶ  クロック生成信号
ＣＫＶ  第１クロック信号
ＣＫＶＢ  第２クロック信号
【図１】
0005430870.tif 000002
【図２】
0005430870.tif 000003
【図３】
0005430870.tif 000004
【図４】
0005430870.tif 000005
【図５Ａ】
0005430870.tif 000006
【図５Ｂ】
0005430870.tif 000007
【図６】
0005430870.tif 000008
【図７】
0005430870.tif 000009
【図８】
0005430870.tif 000010
【図９】
0005430870.tif 000011
【図１０】
0005430870.tif 000012
【図１１Ａ】
0005430870.tif 000013
【図１１Ｂ】
0005430870.tif 000014