(57)【特許請求の範囲】
【請求項１】
半導体基板の上方で第１の絶縁膜を介して島状に形成された第１のゲートと、前記第１のゲートの上方で第２の絶縁膜を介して形成された第２のゲートとを備えた記憶素子と、
前記半導体基板の上方で第３の絶縁膜を介して形成された第３のゲートを備えたトランジスタと、
前記半導体基板の上方で第４の絶縁膜を介して形成された第１の電極と、前記第１の電極の上方で第５の絶縁膜を介して形成された第２の電極とを備えた容量素子と
を含み、
前記容量素子の前記第４の絶縁膜と前記記憶素子の前記第１の絶縁膜とが第１の絶縁材料で形成されており、
前記容量素子の前記第１の電極と前記記憶素子の前記第１のゲートとが第１の導電材料で形成されており、
前記容量素子の前記第５の絶縁膜と前記トランジスタの前記第３の絶縁膜とが第２の絶縁材料で形成されており、
前記容量素子の前記第２の電極と前記記憶素子の前記第２のゲートと前記トランジスタの第３のゲートとが第２の導電材料で形成されており、
それぞれ前記第３の絶縁膜の相異なる複数種類の前記トランジスタを有すると共に、それぞれ前記第５の絶縁膜が相異なる複数種類の前記容量素子を有することを特徴とする半導体装置。
【請求項２】
複数種類の前記トランジスタは、それぞれ前記第３の絶縁膜の膜厚が相異なるものであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記容量素子の前記第５の絶縁膜は、前記トランジスタの前記第３の絶縁膜よりも厚く形成されることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第１の電極の下方の前記半導体基板に第１のウェルを有し、
前記容量素子は、前記第１のウェル及び前記第４の絶縁膜、前記第１の電極を有する第１のキャパシタと、前記第１の電極及び前記第５の絶縁膜、前記第２の電極を有する第２のキャパシタとを有することを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
半導体基板の第１の領域に、第１の絶縁膜を介して島状に形成された第１のゲートと、前記第１のゲートの上方で第２の絶縁膜を介して形成された第２のゲートとを備えた記憶素子と、
前記半導体基板の第２の領域に、第３の絶縁膜を介して形成された第３のゲートを備えたトランジスタと、
前記半導体基板の第３の領域に、第４の絶縁膜を介して形成された第１の電極と、前記第１の電極の上方で第５の絶縁膜を介して形成された第２の電極とを備えた容量素子と
をそれぞれ備えた半導体装置の製造方法であって、
第１の絶縁材料を成膜し、前記第１の領域に前記第１の絶縁材料からなる前記第１の絶縁膜を、前記第３の領域に前記第１の絶縁材料からなる前記第４の絶縁膜を形成する工程と、
第１の導電材料を成膜し、前記第１の領域に前記第１の導電材料からなる前記第１のゲートを、前記第３の領域に前記第１の導電材料からなる前記第１の電極を形成する工程と、
第２の絶縁材料を成膜し、前記第１の領域に前記第２の絶縁材料からなる前記第２の絶縁膜を形成する工程と、
第３の絶縁材料を成膜し、前記第２の領域では前記第３の絶縁材料からなる前記第３の絶縁膜を、前記第３の領域の前記第１の電極上では前記第３の絶縁材料からなる前記第５の絶縁膜を形成する工程と、
第２の導電材料を成膜し、前記第１の領域に前記第２の導電材料からなる前記第２のゲートを、前記第２の領域に前記第２の導電材料からなる前記第３のゲートを、前記第３の領域に前記第２の導電材料からなる前記第２の電極を形成する工程と
を含み、
それぞれ前記第３の絶縁膜の相異なる複数種類の前記トランジスタが形成されると共に、それぞれ前記第５の絶縁膜が相異なる複数種類の前記容量素子が形成されることを特徴とする半導体装置の製造方法。
【請求項６】
複数種類の前記トランジスタは、それぞれ前記第３の絶縁膜の膜厚が相異なるものであることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記第３の絶縁材料を、ラジカル酸化法により形成することを特徴とする請求項５又は６に記載の半導体装置の製造方法。
【請求項８】
前記半導体基板に第１のウェルを形成する工程を有し、
前記容量素子は、前記第１のウェル及び前記第４の絶縁膜、前記第１の電極を有する第１のキャパシタと、前記第１の電極及び前記第５の絶縁膜、前記第２の電極を有する第２のキャパシタと、を有することを特徴とする請求項５〜７のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性の記憶素子とトランジスタとが混載されてなる半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ＬＳＩに代表される半導体装置では、ノイズ対策等として、バイパスコンデンサ（パスコン）を設けることが多い。パスコンは、半導体装置が動作する際に直流電源電圧が変動することを避けるため、電源ライン（Ｖccライン）と接地（ＧＮＤ）との間に挿入するコンデンサである。パスコンを設けることにより、電源ラインの接地に対する交流的なインピーダンスを低下させたり、ノイズ成分が後続の電子回路へ伝わらないようにフィルタリングすることができる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平５−２１８０８号公報
【特許文献２】特開２０００−１５０７８９号公報
【特許文献３】特開２００２−１６２３０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
近時における半導体装置の更なる小型化の要請に伴い、パスコンにも小型化、即ち占有面積の縮小化が要求されている。パスコンにおいて、小さな占有面積で所期の容量を確保するには、容量密度を高くする必要がある。
【０００５】
半導体装置にパスコンを設ける場合、製造工程数を削減すべく、半導体装置の機能素子等の製造工程を利用して、当該機能素子の構成部材を用いてパスコンを同一工程で形成することが好適である。例えば、電源を断っても記憶情報が失われない、フラッシュメモリ等の不揮発性の半導体メモリでは、容量絶縁膜を上下のゲートで挟持する積層型の記憶素子を利用して、容量絶縁膜を上下の電極で挟持する積層型のパスコンを形成することが考えられる。しかしながら、記憶素子の容量絶縁膜はその性質上、チャージが捕獲され易いものであり、パスコンの容量絶縁膜としては絶縁破壊耐性が劣り、信頼性に懸念があるため、不適である。
【０００６】
本発明は、上記の課題に鑑みてなされたものであり、半導体装置の製造工程を増加させることなく絶縁破壊耐性に優れた信頼性に懸念のない、小さな占有面積で所期の容量を確保する容量密度の高いパスコンを備えた半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
半導体装置の一態様は、半導体基板の上方で第１の絶縁膜を介して島状に形成された第１のゲートと、前記第１のゲートの上方で第２の絶縁膜を介して形成された第２のゲートとを備えた記憶素子と、前記半導体基板の上方で第３の絶縁膜を介して形成された第３のゲートを備えたトランジスタと、前記半導体基板の上方で第４の絶縁膜を介して形成された第１の電極と、前記第１の電極の上方で第５の絶縁膜を介して形成された第２の電極とを備えた容量素子とを含み、前記容量素子の前記第４の絶縁膜と前記記憶素子の前記第１の絶縁膜とが第１の絶縁材料で形成されており、前記容量素子の前記第１の電極と前記記憶素子の前記第１のゲートとが第１の導電材料で形成されており、前記容量素子の前記第５の絶縁膜と前記トランジスタの前記第３の絶縁膜とが第２の絶縁材料で形成されており、前記容量素子の前記第２の電極と前記記憶素子の前記第２のゲートと前記トランジスタの第３のゲートとが第２の導電材料で形成されており、それぞれ前記第３の絶縁膜の相異なる複数種類の前記トランジスタを有すると共に、それぞれ前記第５の絶縁膜が相異なる複数種類の前記容量素子を有する。
【０００８】
半導体装置の製造方法の一態様は、半導体基板の第１の領域に、第１の絶縁膜を介して島状に形成された第１のゲートと、前記第１のゲートの上方で第２の絶縁膜を介して形成された第２のゲートとを備えた記憶素子と、前記半導体基板の第２の領域に、第３の絶縁膜を介して形成された第３のゲートを備えたトランジスタと、前記半導体基板の第３の領域に、第４の絶縁膜を介して形成された第１の電極と、前記第１の電極の上方で第５の絶縁膜を介して形成された第２の電極とを備えた容量素子とをそれぞれ備えた半導体装置の製造方法であって、第１の絶縁材料を成膜し、前記第１の領域に前記第１の絶縁材料からなる前記第１の絶縁膜を、前記第３の領域に前記第１の絶縁材料からなる前記第４の絶縁膜を形成する工程と、第１の導電材料を成膜し、前記第１の領域に前記第１の導電材料からなる前記第１のゲートを、前記第３の領域に前記第１の導電材料からなる前記第１の電極を形成する工程と、第２の絶縁材料を成膜し、前記第１の領域に前記第２の絶縁材料からなる前記第２の絶縁膜を形成する工程と、第３の絶縁材料を成膜し、前記第２の領域では前記第３の絶縁材料からなる前記第３の絶縁膜を、前記第３の領域の前記第１の電極上では前記第３の絶縁材料からなる前記第５の絶縁膜を形成する工程と、第２の導電材料を成膜し、前記第１の領域に前記第２の導電材料からなる前記第２のゲートを、前記第２の領域に前記第２の導電材料からなる前記第３のゲートを、前記第３の領域に前記第２の導電材料からなる前記第２の電極を形成する工程とを含み、それぞれ前記第３の絶縁膜の相異なる複数種類の前記トランジスタが形成されると共に、それぞれ前記第５の絶縁膜が相異なる複数種類の前記容量素子が形成される。
【発明の効果】
【０００９】
上記した諸態様によれば、半導体装置の製造工程を増加させることなく絶縁破壊耐性に優れた信頼性に懸念のない、小さな占有面積で所期の容量を確保する容量密度の高いパスコンを備えた半導体装置が実現する。
【図面の簡単な説明】
【００１０】
【図１】第１の実施形態による不揮発性の半導体メモリの製造方法を示す概略断面図である。
【図２】図１に引き続き、第１の実施形態による不揮発性の半導体メモリの製造方法を示す概略断面図である。
【図３】図２に引き続き、第１の実施形態による不揮発性の半導体メモリの製造方法を示す概略断面図である。
【図４】図３に引き続き、第１の実施形態による不揮発性の半導体メモリの製造方法を示す概略断面図である。
【図５】図４に引き続き、第１の実施形態による不揮発性の半導体メモリの製造方法を示す概略断面図である。
【図６】図５に引き続き、第１の実施形態による不揮発性の半導体メモリの製造方法を示す概略断面図である。
【図７】図６に引き続き、第１の実施形態による不揮発性の半導体メモリの製造方法を示す概略断面図である。
【図８】図７に引き続き、第１の実施形態による不揮発性の半導体メモリの製造方法を示す概略断面図である。
【図９】図８に引き続き、第１の実施形態による不揮発性の半導体メモリの製造方法を示す概略断面図である。
【図１０】図９に引き続き、第１の実施形態による不揮発性の半導体メモリの製造方法を示す概略断面図である。
【図１１】図１０に引き続き、第１の実施形態による不揮発性の半導体メモリの製造方法を示す概略断面図である。
【図１２】図１１に引き続き、第１の実施形態による不揮発性の半導体メモリの製造方法を示す概略断面図である。
【図１３】図１２に引き続き、第１の実施形態による不揮発性の半導体メモリの製造方法を示す概略断面図である。
【図１４】図１３に引き続き、第１の実施形態による不揮発性の半導体メモリの製造方法を示す概略断面図である。
【図１５】図１４に引き続き、第１の実施形態による不揮発性の半導体メモリの製造方法を示す概略断面図である。
【図１６】図１５に引き続き、第１の実施形態による不揮発性の半導体メモリの製造方法を示す概略断面図である。
【図１７】図１６に引き続き、第１の実施形態による不揮発性の半導体メモリの製造方法を示す概略断面図である。
【図１８】図１７に引き続き、第１の実施形態による不揮発性の半導体メモリの製造方法を示す概略断面図である。
【図１９】図１８に引き続き、第１の実施形態による不揮発性の半導体メモリの製造方法を示す概略断面図である。
【図２０】図１９に引き続き、第１の実施形態による不揮発性の半導体メモリの製造方法を示す概略断面図である。
【図２１】図２０に引き続き、第１の実施形態による不揮発性の半導体メモリの製造方法を示す概略断面図である。
【図２２】図２１に引き続き、第１の実施形態による不揮発性の半導体メモリの製造方法を示す概略断面図である。
【図２３】図２２に引き続き、第１の実施形態による不揮発性の半導体メモリの製造方法を示す概略断面図である。
【図２４】図２３に引き続き、第１の実施形態による不揮発性の半導体メモリの製造方法を示す概略断面図である。
【図２５】図２４に引き続き、第１の実施形態による不揮発性の半導体メモリの製造方法を示す概略断面図である。
【図２６】図２５に引き続き、第１の実施形態による不揮発性の半導体メモリの製造方法を示す概略断面図である。
【図２７】図２６に引き続き、第１の実施形態による不揮発性の半導体メモリの製造方法を示す概略断面図である。
【図２８】図２７に引き続き、第１の実施形態による不揮発性の半導体メモリの製造方法を示す概略断面図である。
【図２９】図２８に引き続き、第１の実施形態による不揮発性の半導体メモリの製造方法を示す概略断面図である。
【図３０】第２の実施形態による不揮発性の半導体メモリの製造方法を示す概略断面図である。
【図３１】図３０に引き続き、第２の実施形態による不揮発性の半導体メモリの製造方法を示す概略断面図である。
【図３２】図３１に引き続き、第２の実施形態による不揮発性の半導体メモリの製造方法を示す概略断面図である。
【図３３】図３２に引き続き、第２の実施形態による不揮発性の半導体メモリの製造方法を示す概略断面図である。
【図３４】図３３に引き続き、第２の実施形態による不揮発性の半導体メモリの製造方法を示す概略断面図である。
【図３５】図３４に引き続き、第２の実施形態による不揮発性の半導体メモリの製造方法を示す概略断面図である。
【図３６】図３５に引き続き、第２の実施形態による不揮発性の半導体メモリの製造方法を示す概略断面図である。
【図３７】図３６に引き続き、第２の実施形態による不揮発性の半導体メモリの製造方法を示す概略断面図である。
【図３８】図３７に引き続き、第２の実施形態による不揮発性の半導体メモリの製造方法を示す概略断面図である。
【図３９】図３８に引き続き、第２の実施形態による不揮発性の半導体メモリの製造方法を示す概略断面図である。
【図４０】図３９に引き続き、第２の実施形態による不揮発性の半導体メモリの製造方法を示す概略断面図である。
【図４１】図４０に引き続き、第２の実施形態による不揮発性の半導体メモリの製造方法を示す概略断面図である。
【図４２】図４１に引き続き、第２の実施形態による不揮発性の半導体メモリの製造方法を示す概略断面図である。
【図４３】第３の実施形態による不揮発性の半導体メモリの製造方法を示す概略断面図である。
【図４４】図４３に引き続き、第３の実施形態による不揮発性の半導体メモリの製造方法を示す概略断面図である。
【図４５】図４４に引き続き、第３の実施形態による不揮発性の半導体メモリの製造方法を示す概略断面図である。
【図４６】図４５に引き続き、第３の実施形態による不揮発性の半導体メモリの製造方法を示す概略断面図である。
【図４７】図４６に引き続き、第３の実施形態による不揮発性の半導体メモリの製造方法を示す概略断面図である。
【発明を実施するための形態】
【００１１】
以下、半導体装置及びその製造方法の諸実施形態について、図面を参照しながら詳細に説明する。半導体装置としては、周辺回路を備えた不揮発性の半導体メモリを例示し、その構成を製造方法と共に述べる。
【００１２】
（第１の実施形態）
図１〜図２９は、第１の実施形態による不揮発性の半導体メモリの製造方法を工程順に示す概略断面図である。各図において、（ａ）が記憶素子の形成領域、（ｂ）がパスコンの形成領域、（ｃ）が周辺回路領域をそれぞれ示す。記憶素子の形成領域については、図１（ａ）〜図１７（ａ）及び図２１（ａ）〜図２７（ａ）では制御ゲート電極の長手方向に沿った断面を、図１８（ａ）〜図２０（ａ）、図２８（ａ）及び図２９（ａ）では制御ゲート電極の短手方向に沿った断面を、それぞれ示す。
【００１３】
本実施形態では、周辺回路領域に、ゲート電圧（電源電圧：Ｖcc）が１．８ＶのＮ型及びＰ型トランジスタと、ゲート電圧が５．０ＶのＮ型及びＰ型トランジスタとを形成する場合を例示する。図示の便宜上、各図では、１．８ＶのＮ型トランジスタ及び５．０ＶのＮ型トランジスタのみを示し、周辺回路領域の活性領域に「１．８Ｖ  Ｎｃｈ」、「５．０Ｖ  Ｎｃｈ」を付記する。
【００１４】
本実施形態では、素子分離法としてＳＴＩ（Shallow Trench Isolation）法を用いる。先ず、図１に示すように、半導体基板１０上の各形成領域に素子分離構造を形成するための素子分離溝１３を形成する。
詳細には、例えばＰ型（Ｐ-）のシリコン半導体基板１０の全面を熱酸化し、シリコン酸化膜１１を形成した後、ＣＶＤ法等により全面にシリコン窒化膜１２を膜厚１４８ｎｍ程度に形成する。リソグラフィー及びドライエッチングにより、シリコン窒化膜１２、シリコン酸化膜１１、及び半導体基板１０を加工する。これにより、記憶素子の形成領域、パスコンの形成領域、及び周辺回路領域の各々において、半導体基板１０の素子分離領域に深さ３５０ｎｍ程度の素子分離溝１３が形成される。
【００１５】
続いて、図２に示すように、絶縁膜１４を堆積する。
詳細には、素子分離溝１３内を埋め込むように、シリコン窒化膜１２上に絶縁膜１４を形成する。絶縁膜１４としては、例えば高密度プラズマ（High Density Plasma：ＨＤＰ）ＣＶＤ法によりシリコン酸化膜を堆積する。
【００１６】
続いて、図３に示すように、素子分離構造１５を形成する。
詳細には、シリコン窒化膜１２を研磨ストッパーとして、化学機械研磨（Chemical Mechanical Polishing：ＣＭＰ）法により、絶縁膜１４を研磨して表面を平坦化する。これにより、素子分離溝１３内を絶縁膜１４の絶縁物で充填してなる素子分離構造１５が形成される。素子分離構造１５により、記憶素子の形成領域、パスコンの形成領域、及び周辺回路領域の各々において、半導体基板１０上で活性領域が画定される。
【００１７】
続いて、図４に示すように、犠牲酸化膜１６を形成する。
詳細には、シリコン窒化膜１２をウェットエッチングにより除去した後、半導体基板１０の各活性領域を熱酸化する。これにより、半導体基板１０の各活性領域上に犠牲酸化膜１６が膜厚１０ｎｍ程度に形成される。
【００１８】
続いて、図５に示すように、トリプルウェル１８を形成する。
詳細には、半導体基板１０の全面にレジストを塗付した後、リソグラフィーによりレジストを加工する。これにより、記憶素子の形成領域、パスコンの形成領域、周辺回路領域の５ＶのＮ型トランジスタの各活性領域を露出させる開口を有するレジストマスク１７が形成される。
【００１９】
レジストマスク１７を用いて、露出する各活性領域にＰ型不純物、例えばホウ素（Ｂ+）をドーズ量２．０×１０13／ｃｍ2、加速エネルギー４２０ｋｅＶの条件でイオン注入する。これにより、レジストマスク１７から露出する各活性領域にＰ型ウェル１８ａが形成される。
レジストマスク１７を用いて、露出する各活性領域にＮ型不純物、例えばリン（Ｐ+）をドーズ量２．０×１０13／ｃｍ2、加速エネルギー２ＭｅＶの条件でイオン注入する。これにより、Ｐ型ウェル１８ａの下方位置にＮ型ウェル１８ｂが形成される。以上により、Ｐ型の半導体基板１０の表層に、Ｐ型ウェル１８ａ及びＮ型ウェル１８ｂを有するトリプルウェル１８が形成される。
【００２０】
続いて、図６に示すように、Ｎ型ウェル２０を形成する。
詳細には、先ず、灰化処理又はウェット処理により、レジストマスク１７を除去する。
半導体基板１０の全面にレジストを塗付した後、リソグラフィーによりレジストを加工する。これにより、素子分離構造１５の下部でトリプルウェル１８の周縁部位、及び周辺回路領域の５ＶのＰ型トランジスタの活性領域を露出させる開口を有するレジストマスク１９が形成される。
【００２１】
レジストマスク１９を用いて、露出する各活性領域にＮ型不純物、例えばリン（Ｐ+）をドーズ量４．２×１０12／ｃｍ2、加速エネルギー６００ｋｅＶの条件でイオン注入する。これにより、素子分離構造１５の下部でトリプルウェル１８の周縁部位に、Ｎ型ウェル２０が形成される。同時に、周辺回路領域の５ＶのＰ型トランジスタの各活性領域にも、Ｎ型ウェルが形成される。
【００２２】
続いて、図７に示すように、記憶素子の形成領域及びパスコンの形成領域の各活性領域にチャネルインプラントを行う。
詳細には、先ず、灰化処理又はウェット処理により、レジストマスク１９を除去する。
半導体基板１０の全面にレジストを塗付した後、リソグラフィーによりレジストを加工する。これにより、記憶素子の形成領域及びパスコンの形成領域を露出させる開口を有するレジストマスク２１が形成される。レジストマスク２１は、パスコンの形成領域におけるＮ型ウェル２０の上方に相当する素子分離構造１５上にも形成される。
【００２３】
レジストマスク２１を用いて、露出する各活性領域にチャネルインプラントを行う。ここでは、Ｐ型不純物、例えばホウ素（Ｂ+）をドーズ量５．０×１０13／ｃｍ2、加速エネルギー４０ｋｅＶの条件でイオン注入する。
【００２４】
続いて、図８に示すように、周辺回路領域の５ＶのＮ型トランジスタの活性領域にチャネルインプラントを行う。
詳細には、先ず、灰化処理又はウェット処理により、レジストマスク２１を除去する。
半導体基板１０の全面にレジストを塗付した後、リソグラフィーによりレジストを加工する。これにより、周辺回路領域の５ＶのＮ型トランジスタの活性領域を露出させる開口を有するレジストマスク２２が形成される。
【００２５】
レジストマスク２２を用いて、露出する活性領域にチャネルインプラントを行う。ここでは、Ｐ型不純物、例えばホウ素（Ｂ+）をドーズ量６．６×１０12／ｃｍ2、加速エネルギー１５ｋｅＶの条件でイオン注入する。
【００２６】
続いて、図９に示すように、第１の絶縁膜２３及びドープト・アモルファスシリコン膜２４を形成する。
詳細には、先ず、灰化処理又はウェット処理により、レジストマスク２２を除去する。
犠牲酸化膜１６をウェットエッチングにより除去した後、記憶素子の形成領域、パスコンの形成領域、周辺回路領域の各活性領域を熱酸化する。これにより、各活性領域に第１の絶縁膜２３が膜厚１０．８ｎｍ程度に形成される。
【００２７】
ＣＶＤ法等により、第１の絶縁膜２３上を含む半導体基板１０の全面に、Ｎ型不純物、例えばリン（Ｐ+）を１０19／ｃｍ3のオーダーの濃度となるようにドープしたアモルファスシリコンを堆積する。これにより、第１の絶縁膜２３上にドープト・アモルファスシリコン膜２４が形成される。ドープト・アモルファスシリコン膜２４は、第２の容量絶縁膜である第２の絶縁膜を形成した後における、いくつかの熱処理工程（記載を省略したものもある）のいずれかにより、結晶化される。
【００２８】
続いて、図１０に示すように、ドープト・アモルファスシリコン膜２４を加工して、記憶素子の浮遊ゲート電極２５と、パスコンの第１の電極２６とを形成する。
詳細には、リソグラフィー及びドライエッチングによりドープト・アモルファスシリコン膜２４を加工する。即ち、周辺回路領域からドープト・アモルファスシリコン膜２４を除去すると共に、記憶素子の形成領域及びパスコンの形成領域のみにアモルファスシリコン膜２４を所定の島状に残す。これにより、記憶素子の形成領域には、半導体基板１０上でトンネル絶縁膜となる第１の絶縁膜２３を介した浮遊ゲート電極２５が形成される。パスコンの形成領域には、半導体基板１０上でパスコンの第１の容量絶縁膜となる第１の絶縁膜２３を介したパスコンの第１の電極２６が形成される。
【００２９】
本実施形態では、第１の絶縁膜２３は、記憶素子のトンネル絶縁膜となると共に、パスコンの第１の容量絶縁膜となる。また、ドープト・アモルファスシリコン膜２４は、記憶素子の浮遊ゲート電極２５となると共に、パスコンの第１の電極（下部電極）２６となる。
【００３０】
続いて、図１１に示すように、ＯＮＯ膜２７を形成する。
詳細には、ＣＶＤ法等により、半導体基板１０の全面にシリコン酸化膜２７ａ及びシリコン窒化膜２７ｂを、膜厚６ｎｍ程度及び８．５ｎｍ程度に順次堆積する。そして、シリコン窒化膜２７ｂの表層を熱酸化してシリコン酸化膜２７ｃを形成する。以上により、シリコン酸化膜２７ａ、シリコン窒化膜２７ｂ、及びシリコン酸化膜２７ｃが積層されてなるＯＮＯ膜２７が形成される。
【００３１】
続いて、図１２に示すように、周辺回路領域の１．８ＶのＮ型トランジスタの活性領域にＰ型ウェル２９を形成し、チャネルインプラントを行う。
詳細には、先ず、半導体基板１０の全面にレジストを塗付した後、リソグラフィーによりレジストを加工する。これにより、周辺回路領域の１．８ＶのＮ型トランジスタの活性領域を露出させる開口を有するレジストマスク２８が形成される。
【００３２】
レジストマスク２８を用いて、露出する活性領域にＰ型不純物、例えばホウ素（Ｂ+）をドーズ量３．０×１０13／ｃｍ2、加速エネルギー２３０ｋｅＶの条件でイオン注入する。これにより、レジストマスク２８から露出する活性領域にＰ型ウェル２９が形成される。
レジストマスク２８を用いて、露出する活性領域にチャネルインプラントを行う。ここでは、Ｐ型不純物、例えばホウ素（Ｂ+）をドーズ量１．３×１０13／ｃｍ2、加速エネルギー３２ｋｅＶの条件でイオン注入する。
【００３３】
灰化処理又はウェット処理により、レジストマスク２８を除去する。
続いて、同様に、周辺回路領域の１．８ＶのＰ型トランジスタの活性領域にＮ型ウェルを形成し、チャネルインプラントを行う。
【００３４】
続いて、図１３に示すように、記憶素子の形成領域のみにＯＮＯ膜２７を残す。
詳細には、ＯＮＯ膜２７にリソグラフィーとドライエッチング及びウェットエッチングとを施し、パスコンの形成領域及び周辺回路領域のＯＮＯ膜２７を除去し、記憶素子の形成領域のみにＯＮＯ膜２７を選択的に残す。
【００３５】
続いて、図１４に示すように、シリコン酸化膜３０を形成する。
詳細には、半導体基板１０の表面を熱酸化する。これにより、パスコンの形成領域では第１の電極２６の表面に、周辺回路領域では各活性領域における半導体基板１０の表面に、シリコン酸化膜３０がそれぞれ形成される。ここで、周辺回路領域では、シリコン酸化膜３０は膜厚１５ｎｍ程度に形成される。これに対して、パスコンの形成領域では、第１の電極２６がドープト・アモルファスシリコン膜２４であるため、増速酸化により、周辺回路領域のシリコン酸化膜３０よりも厚くシリコン酸化膜３０が形成される。記憶素子の形成領域には全面にＯＮＯ膜２７が形成されており、ＯＮＯ膜２７は、アモルファスシリコンに比べて酸化され難いため、殆ど酸化されない。
【００３６】
ここで、熱酸化法の代わりにラジカル酸化法により、当該シリコン酸化膜を形成するようにしても良い。具体的には、図１３の状態に対して、例えば９００℃でラジカル酸化により、シリコン酸化膜を形成する。この場合でも、ＯＮＯ膜２７は、アモルファスシリコンに比べて酸化され難いため、殆ど酸化されない。このラジカル酸化法によれば、第１の電極２６の界面ラフネスを悪化させることなく良好に保ち、薄く良質なシリコン酸化膜が得られる。
【００３７】
続いて、図１５に示すように、周辺回路領域の１．８Ｖのトランジスタの各活性領域に形成されたシリコン酸化膜３０を除去する。
詳細には、半導体基板１０の全面にレジストを塗付した後、リソグラフィーによりレジストを加工する。これにより、周辺回路領域の１．８Ｖのトランジスタの各活性領域を露出させる開口を有するレジストマスク３１が形成される。
レジストマスク３１を用いて、周辺回路領域の１．８Ｖのトランジスタに形成されたシリコン酸化膜３０を、ウェットエッチングにより除去する。
【００３８】
続いて、図１６に示すように、シリコン酸化膜３２を形成する。
詳細には、先ず、灰化処理又はウェット処理により、レジストマスク３１を除去する。
半導体基板１０の表面を熱酸化する。熱酸化により、周辺回路領域の５．０Ｖのトランジスタの各活性領域では、半導体基板１０の表面にシリコン酸化膜３０に加えて膜厚３ｎｍ程度のシリコン酸化膜３２が形成される。これにより、シリコン酸化膜３０，３２からなり、５．０Ｖのトランジスタのゲート絶縁膜となる第２の絶縁膜３３が形成される。
【００３９】
パスコンの形成領域では、第１の電極２６の表面にシリコン酸化膜３０に加えてシリコン酸化膜３２が形成される。この場合も、第１の電極２６の増速酸化により、周辺回路領域のシリコン酸化膜３２よりも厚くシリコン酸化膜３２が形成される。これにより、第１の電極２６上に、シリコン酸化膜３０，３２からなり、パスコンの第２の容量絶縁膜となる第２の絶縁膜３３が形成される。パスコンの形成領域の第２の絶縁膜３３は、周辺回路領域の第２の絶縁膜３３よりも厚く、例えば膜厚２５ｎｍ程度に形成される。
【００４０】
周辺回路領域の１．８Ｖのトランジスタの各活性領域では、半導体基板１０の表面に、１．８ＶのＮ型トランジスタのゲート絶縁膜となるシリコン酸化膜３２が膜厚３ｎｍ程度に形成される。
【００４１】
記憶素子の形成領域には全面にＯＮＯ膜２７が形成されており、ＯＮＯ膜２７は、アモルファスシリコンに比べて酸化され難いため、殆ど酸化されない。
シリコン酸化膜３２を形成する場合でも、熱酸化法の代わりにラジカル酸化法により、当該シリコン酸化膜を形成するようにしても良い。
【００４２】
本実施形態では、第２の絶縁膜３３は、周辺回路の２種のトランジスタのうちの一つ、ここでは５Ｖのトランジスタのゲート絶縁膜となると共に、パスコンの第２の容量絶縁膜となる。
【００４３】
続いて、図１７に示すように、多結晶シリコン膜３４及び反射防止膜３５を順次形成する。
詳細には、ＣＶＤ法等により、半導体基板１０の全面に多結晶シリコン膜３４を膜厚１８０ｎｍ程度に堆積する。プラズマＣＶＤ法等により、多結晶シリコン膜３４上に窒化膜、例えばシリコン窒化膜を堆積し、反射防止膜３５を膜厚２９ｎｍ程度に形成する。
【００４４】
続いて、図１８に示すように、記憶素子の制御ゲート電極３６と、パスコンの第２の電極３７とを形成する。
詳細には、リソグラフィー及びドライエッチングにより、記憶素子の形成領域及びパスコンの形成領域に加工を施す。
【００４５】
記憶素子の形成領域では、反射防止膜３５、多結晶シリコン膜３４、ＯＮＯ膜２７、及び浮遊ゲート電極２５を加工する。これにより、ＯＮＯ膜２７上に記憶素子の制御ゲート電極３６が形成され、記憶素子が構成される。記憶素子では、島状の浮遊ゲート電極２５と制御ゲート電極３６とがＯＮＯ膜２７を挟んで情報記憶を担うキャパシタを構成する。
【００４６】
パスコンの形成領域では、反射防止膜３５、多結晶シリコン膜３４、第２の絶縁膜３３、及び第１の電極２６を加工する。これにより、第２の絶縁膜３３上にパスコンの第２の電極３７が形成され、パスコンが構成される。パスコンでは、半導体基板１０と第１の電極２６とが第１の絶縁膜２３を挟んで第１のキャパシタを構成し、第１の電極２６と第２の電極３７とが第２の絶縁膜３３を挟んで第２のキャパシタを構成する。
【００４７】
続いて、図１９に示すように、記憶素子の形成領域及びパスコンの形成領域に、浅いＮ型不純物領域３９をそれぞれ形成する。
詳細には、先ず、半導体基板１０の全面にレジストを塗付した後、リソグラフィーによりレジストを加工する。これにより、周辺回路領域のみを覆うレジストマスク３８が形成される。
【００４８】
レジストマスク３８を用いて、露出する記憶素子の形成領域及びパスコンの形成領域に、Ｎ型不純物、例えば砒素（Ａｓ+）をドーズ量６．０×１０14／ｃｍ2、加速エネルギー５０ｋｅＶの条件でイオン注入する。これにより、浮遊ゲート電極２５の両側の半導体基板１０の表面にＡｓ+が導入され、浅いＮ型不純物領域３９が形成される。パスコンの形成領域では、第１の電極２６の片側に沿った半導体基板１０の表面にＡｓ+が導入され、浅いＮ型不純物領域３９が形成される。
【００４９】
続いて、図２０に示すように、記憶素子の形成領域及びパスコンの形成領域に、第１のサイドウォール絶縁膜４０を形成する。
詳細には、先ず、灰化処理又はウェット処理により、レジストマスク３８を除去する。その後、反射防止膜３５をウェットエッチング等により除去する。
【００５０】
半導体基板１０の全面に絶縁膜、ここではＣＶＤ法等により例えばシリコン窒化膜を堆積する。シリコン窒化膜の全面を異方性ドライエッチング（エッチバック）する。これにより、記憶素子の形成領域では、浮遊ゲート電極２５、ＯＮＯ膜２７、及び制御ゲート電極３６の側面をシリコン窒化膜で覆う第１のサイドウォール絶縁膜４０が形成される。パスコンの形成領域では、第１の電極２６、第２の絶縁膜３３、及び第２の電極３７の側面をシリコン窒化膜で覆う第１のサイドウォール絶縁膜４０が形成される。
【００５１】
続いて、図２１に示すように、パスコンの形成領域では第２の電極３７に開口３７ａを、周辺回路領域の各活性領域にはゲート電極４１をそれぞれ形成する。
詳細には、リソグラフィー及びドライエッチングを行う。パスコンの形成領域では、第２の電極３７が加工される。周辺回路領域のトランジスタの各活性領域では、多結晶シリコン膜３４が加工される。
【００５２】
これにより、パスコンの形成領域では、第２の電極３７の一端部分に第２の絶縁膜３３の表面の一部を露出させる開口３７ａが形成される。周辺回路領域の５．０Ｖのトランジスタの各活性領域では、第２の絶縁膜３３上にゲート電極４１が形成される。周辺回路領域の１．８Ｖのトランジスタの各活性領域では、シリコン酸化膜３２上にゲート電極４１が形成される。
【００５３】
本実施形態では、上記のように、多結晶シリコン膜３４は、記憶素子の制御ゲート電極３６、及び周辺回路領域のゲート電極４１となると共に、パスコンの第２の電極（上部電極）３７となる。
【００５４】
続いて、図２２に示すように、周辺回路領域の１．８ＶのＮ型トランジスタの各活性領域に、浅いＮ型不純物領域４３をそれぞれ形成する。
詳細には、先ず、半導体基板１０の全面にレジストを塗付した後、リソグラフィーによりレジストを加工する。これにより、周辺回路領域の１．８ＶのＮ型トランジスタの各活性領域のみを露出させる開口を有するレジストマスク４２が形成される。
【００５５】
レジストマスク４２を用いて、露出する周辺回路領域の１．８ＶのＮ型トランジスタの各活性領域に、Ｎ型不純物、例えば砒素（Ａｓ+）をドーズ量５．０×１０14／ｃｍ2、加速エネルギー１５ｋｅＶの条件でイオン注入する。これにより、各活性領域では、ゲート電極４１の両側の半導体基板１０の表面にＡｓ+が導入され、浅いＮ型不純物領域４３が形成される。
【００５６】
続いて、図２３に示すように、周辺回路領域の５．０ＶのＮ型トランジスタの各活性領域に、浅いＮ型不純物領域４５をそれぞれ形成する。
詳細には、先ず、灰化処理又はウェット処理により、レジストマスク４２を除去する。
半導体基板１０の全面にレジストを塗付した後、リソグラフィーによりレジストを加工する。これにより、周辺回路領域の５．０ＶのＰ型トランジスタの活性領域のみを露出させる開口を有するレジストマスク４４が形成される。
【００５７】
レジストマスク４４を用いて、露出する周辺回路領域の５．０ＶのＮ型トランジスタの各活性領域に、Ｎ型不純物、例えばリン（Ｐ+）をドーズ量４．０×１０13／ｃｍ2、加速エネルギー３５ｋｅＶの条件でイオン注入する。これにより、各活性領域では、ゲート電極４１の両側の半導体基板１０の表面にＡｓ+が導入され、浅いＮ型不純物領域４５が形成される。
【００５８】
続いて、図２４に示すように、記憶素子の形成領域、パスコンの形成領域、及び周辺回路領域に、第２のサイドウォール絶縁膜４６を形成する。
詳細には、先ず、灰化処理又はウェット処理により、レジストマスク４４を除去する。
半導体基板１０の全面に絶縁膜、ここではＣＶＤ法等により例えばシリコン酸化膜を膜厚１００ｎｍ程度に堆積する。このシリコン酸化膜の全面を異方性ドライエッチング（エッチバック）する。
【００５９】
このエッチバックにより、パスコンの形成領域では、開口３７ａの底面に露出する第２の絶縁膜３３が除去されて第１の電極２６の表面の一部が露出する。そして、第１のサイドウォール絶縁膜４０の側面の一部と、開口３７ａの側面とをそれぞれシリコン酸化膜で覆う第２のサイドウォール絶縁膜４６が形成される。
【００６０】
周辺回路領域の５．０Ｖのトランジスタの活性領域では、ゲート電極４１の両側で露出する第２の絶縁膜３３が除去されて半導体基板１０の表面の一部が露出する。そして、ゲート電極４１の側面をシリコン酸化膜で覆う第２のサイドウォール絶縁膜４６が形成される。
周辺回路領域の１．８Ｖのトランジスタの活性領域では、ゲート電極４０の両側で露出するシリコン酸化膜３２が除去されて半導体基板１０の表面の一部が露出する。そして、ゲート電極４０の側面をシリコン酸化膜で覆う第２のサイドウォール絶縁膜４６が形成される。
【００６１】
図２４では図示していないが、記憶素子の形成領域でも同様に、浮遊ゲート電極２５の両側で露出する第１の絶縁膜２３が除去されて半導体基板１０の表面の一部が露出する。そして、第１のサイドウォール絶縁膜４０の側面の一部をシリコン酸化膜で覆う第２のサイドウォール絶縁膜４６が形成される。
【００６２】
続いて、図２５に示すように、周辺回路領域のＰ型トランジスタの各活性領域に、深いＰ型不純物領域４８をそれぞれ形成する。
詳細には、先ず、半導体基板１０の全面にレジストを塗付した後、リソグラフィーによりレジストを加工する。これにより、周辺回路領域のＰ型トランジスタの各活性領域のみを露出させる開口を有するレジストマスク４７が形成される。
【００６３】
レジストマスク４７を用いて、露出する周辺回路領域のＰ型トランジスタの各活性領域に、Ｐ型不純物、例えばホウ素（Ｂ+）をドーズ量２．０×１０15／ｃｍ2、加速エネルギー５ｋｅＶの条件でイオン注入する。これにより、Ｐ型トランジスタの各活性領域では、ゲート電極４１の両側の半導体基板１０の表面にＢ+が導入され、深いＰ型不純物領域４８が形成される。Ｐ型不純物領域４８は、周辺回路のＰ型トランジスタにおいて、ソース／ドレイン領域として機能する。
【００６４】
続いて、図２６に示すように、記憶素子の形成領域、パスコンの形成領域、及び周辺回路領域のＮ型トランジスタの各活性領域に、深いＮ型不純物領域５０をそれぞれ形成する。
詳細には、先ず、灰化処理又はウェット処理により、レジストマスク４７を除去する。
半導体基板１０の全面にレジストを塗付した後、リソグラフィーによりレジストを加工する。これにより、記憶素子の形成領域、パスコンの形成領域、及び周辺回路領域のＮ型トランジスタの各活性領域のみを露出させる開口を有するレジストマスク４９が形成される。
【００６５】
レジストマスク４９を用いて、露出する記憶素子の形成領域、パスコンの形成領域、及び周辺回路領域のＮ型トランジスタの各活性領域に、Ｎ型不純物、例えば砒素（Ａｓ+）をイオン注入する。イオン注入の条件は、ドーズ量２．０×１０15／ｃｍ2、加速エネルギー１５ｋｅＶとする。
【００６６】
イオン注入により、パスコンの形成領域では、第１の電極２６の片側に沿った半導体基板１０の表面にＡｓ+が導入され、浅いＮ型不純物領域４５と一部重畳するように深いＮ型不純物領域５０が形成される。
周辺回路領域の５．０ＶのＮ型トランジスタの活性領域では、ゲート電極４１の両側の半導体基板１０の表面にＡｓ+が導入され、浅いＮ型不純物領域４５と一部重畳するように深いＮ型不純物領域５０が形成される。
周辺回路領域の１．８ＶのＮ型トランジスタの活性領域では、ゲート電極４１の両側の半導体基板１０の表面にＡｓ+が導入され、浅いＮ型不純物領域４３と一部重畳するように深いＮ型不純物領域５０が形成される。
【００６７】
図２６では図示していないが、記憶素子の形成領域にも、浅いＮ型不純物領域３９と一部重畳するように深いＮ型不純物領域５０が形成される。Ｎ型不純物領域５０は、記憶素子及び周辺回路のＮ型トランジスタにおいて、ソース／ドレイン領域として機能する。
【００６８】
その後、半導体基板１０に所定のアニール処理を施す。これにより、不純物領域３９，４３，４５，４８，５０の各不純物が活性化される。
【００６９】
続いて、図２７に示すように、シリサイド層５１を形成する。
詳細には、先ず、灰化処理又はウェット処理により、レジストマスク４９を除去する。
半導体基板１０の全面にシリサイド金属、例えばＣｏをスパッタ法等により堆積し、熱処理を施す。これにより、シリコンとシリサイド金属とが反応し、シリサイド（ＣｏＳｉ）が形成される。
【００７０】
具体的に、記憶素子の形成領域では、制御ゲート電極３６上、及びＮ型不純物領域５０上（図２７では不図示）に、それぞれシリサイド層５１が形成される。
パスコンの形成領域では、第２の電極３７上、開口３７ａの底面で露出する第１の電極２６の表面上、及びＮ型不純物領域５０上に、それぞれシリサイド層５１が形成される。
周辺回路領域のＮ型トランジスタの活性領域では、ゲート電極４１上、及びＮ型不純物領域５０上に、それぞれシリサイド層５１が形成される。
周辺回路領域のＰ型トランジスタの活性領域では、ゲート電極４１上、及びＰ型不純物領域４８上に、それぞれシリサイド層５１が形成される。
その後、半導体基板１０上で未反応のシリサイド金属をウェットエッチングにより除去する。
【００７１】
続いて、図２８に示すように、シリコン酸化膜５２及びシリコン窒化膜５３を順次形成した後、層間絶縁膜５４を形成する。
詳細には、先ず、半導体基板１０の全面に、ＣＶＤ法等により、シリコン酸化膜５２を膜厚２０ｎｍ程度に、シリコン窒化膜５３を膜厚８０ｎｍ程度に順次堆積する。シリコン酸化膜５２及びシリコン窒化膜５３は、後述するコンタクト孔形成時のエッチングストッパーとして機能する。
【００７２】
シリコン窒化膜５３上を覆うように、半導体基板１０の全面に例えばＢＰＳＧ（Boron Phosphor Silicate Glass）を膜厚１３００ｎｍ程度に堆積する。堆積されたＢＰＳＧの表面をＣＭＰ法により研磨し、表面を平坦化する。これにより、シリコン窒化膜５３上を覆い表面が平坦化された層間絶縁膜５４が形成される。
【００７３】
続いて、図２９に示すように、接続プラグ５７及び配線６１を形成する。
詳細には、先ず、記憶素子の形成領域、パスコンの形成領域、及び周辺回路領域に、接続プラグ５７を形成する。
リソグラフィー及びドライエッチングにより、シリコン酸化膜５２及びシリコン窒化膜５３をエッチングストッパーとして、層間絶縁膜５４、シリコン酸化膜５２、及びシリコン窒化膜５３を開口し、シリサイド層５１の表面の一部を露出させる各コンタクト孔５５を形成する。
各コンタクト孔５５の内壁面を覆うように、スパッタ法等により層間絶縁膜５４上にＴｉ／ＴｉＮを膜厚３０ｎｍ程度／２０ｎｍ程度に順次堆積し、下地膜５６を形成する。
下地膜５６を介して各コンタクト孔５５内をタングステン（Ｗ）で埋め込むように、ＣＶＤ法等によりＷ膜を膜厚３００ｎｍ程度に堆積する。
層間絶縁膜５４の表面が露出するまで、Ｗ膜及び下地膜５６をＣＭＰ法により研磨する。これにより、各コンタクト孔５５を下地膜５６を介してＷで充填してなる接続プラグ５７が形成される。
【００７４】
次に、記憶素子の形成領域、パスコンの形成領域、及び周辺回路領域において、接続プラグ５７と接続される配線６１を形成する。
各接続プラグ５７上を含む層間絶縁膜５４上の全面に、スパッタ法等により、Ｔｉ／ＴｉＮを膜厚６０ｎｍ程度／３０ｎｍ程度に、Ａｌを膜厚３６０ｎｍ程度に、Ｔｉ／ＴｉＮを膜厚５ｎｍ程度／７０ｎｍ程度に順次堆積する。リソグラフィー及びドライエッチングによりＴｉ／ＴｉＮ、Ａｌ、及びＴｉ／ＴｉＮを加工する。これにより、接続孔５５と接続され、密着層５８，６０で金属層５９を挟んだ構造の配線６１が形成される。
【００７５】
しかる後、上層の層間絶縁膜、接続プラグ、及び配線の形成等の諸工程を経て、本実施形態の半導体メモリを形成する。
なお、上記の場合では、第２の容量絶縁膜が、周辺回路の５Ｖのトランジスタのゲート絶縁膜と共に第２の絶縁膜３３で形成される場合を例示したが、第２の容量絶縁膜を、周辺回路の１．８Ｖのトランジスタのゲート絶縁膜と同一の絶縁膜で形成しても良い。即ち本実施形態では、必要なパスコンに応じて、第２の容量絶縁膜を、膜厚の異なる２種の絶縁膜から適宜選択することができる。
【００７６】
本実施形態では、パスコンについて、第１の容量絶縁膜が、記憶素子のトンネル絶縁膜と共に第１の絶縁膜２３で形成される。下部電極である第１の電極２６が、記憶素子の浮遊ゲート電極２５と共にドープト・アモルファスシリコン膜２４（結晶化される）で形成される。第２の容量絶縁膜が、周辺回路の５Ｖのトランジスタのゲート絶縁膜と共に第２の絶縁膜３３で形成される。上部電極である第２の電極３７が、記憶素子の制御ゲート電極３６及び周辺回路のトランジスタのゲート電極４１と共に多結晶シリコン膜３４で形成される。このパスコンは、半導体基板１０と第１の電極２６とが第１の絶縁膜２３を挟んで構成される第１のキャパシタと、第１の電極２６と第２の電極３７とが第２の絶縁膜３３を挟んで構成される第２のキャパシタとが、直列接続されたものである。
【００７７】
第１のキャパシタの容量密度が３．５ｆＦ／μｍ2程度、第２のキャパシタの容量密度が１．４ｆＦ／μｍ2程度である。従って、本実施形態によるパスコンは、両者を合算した４．９ｆＦ／μｍ2程度の大きな容量密度を有する。
【００７８】
本実施形態の比較例１を示す。比較例１では、周辺回路を備えた不揮発性の半導体メモリが、５Ｖ電源に対応したパスコンを備える。このパスコンは、半導体基板、周辺回路の５Ｖのトランジスタのゲート絶縁膜と同じ容量絶縁膜、及び当該５Ｖのトランジスタのゲート電極と同じ電極で構成される。この場合、ゲート絶縁膜の膜厚を１６ｎｍ程度とすると、比較例１のパスコンは、２．２ｆＦ／μｍ2程度の容量密度を有する。本実施形態によるパスコンでは、比較例１のパスコンの２．２倍程度の大きな容量密度が得られる。
【００７９】
また、比較例１のパスコンでは、１つのキャパシタのみで構成されており、容量絶縁膜は５Ｖのトランジスタのゲート絶縁膜のみに限定されている。そのため、要求される容量値によってパスコンの占有面積が確定し、パスコンの占有面積縮小の要請に応えることは困難である。
【００８０】
これに対して、本実施形態によるパスコンでは、容量設定が独立である２種のキャパシタが積層された構成を採る。また、上述の場合では、第２の容量絶縁膜が、周辺回路の５Ｖのトランジスタのゲート絶縁膜と共に第２の絶縁膜３３で形成される場合を例示したが、第２の容量絶縁膜を、周辺回路の１．８Ｖのトランジスタのゲート絶縁膜と同一の絶縁膜で形成しても良い。後述する第２及び第３の実施形態では、３．３Ｖ或いは１．８Ｖのトランジスタのゲート絶縁膜と同一の絶縁膜で第２の容量絶縁膜を形成する場合を開示している。このように本実施形態では、第２の容量絶縁膜を、膜厚の異なる（耐圧の異なる）２種の絶縁膜から適宜選択することができる。そのため本実施形態では、パスコンに要求される容量値に依存することなく、パスコンの占有面積を決定することができ、パスコンの占有面積縮小の要請に応えることができる。
【００８１】
本実施形態の比較例２を示す。比較例２では、周辺回路を備えた不揮発性の半導体メモリが、記憶素子の製造工程を利用して形成したパスコンを備える。このパスコンは、半導体基板、トンネル絶縁膜と同じ第１の容量絶縁膜、浮遊ゲート電極と同じ第１の電極、ＯＮＯ膜と同じ第２の容量絶縁膜、及び制御ゲート電極と同じ第２の電極で構成される。このパスコンは、半導体基板と第１の電極とが第１の容量絶縁膜を挟んで構成される第１のキャパシタと、第１の電極と第２の電極とが第２の容量絶縁膜を挟んで構成される第２のキャパシタとが、直列接続されたものである。
【００８２】
この場合、第１のキャパシタの容量密度が３．５ｆＦ／μｍ2程度、第２のキャパシタの容量密度が２．３ｆＦ／μｍ2程度である。従って、比較例２によるパスコンは、両者を合算した５．８ｆＦ／μｍ2程度の大きな容量密度を有する。しかしながら、このパスコンでは、第２の容量絶縁膜に記憶素子のＯＮＯ膜を利用するが、ＯＮＯ膜はその性質上、チャージが捕獲され易いものであり、パスコンの容量絶縁膜としては絶縁破壊耐性が劣り、信頼性に大きな懸念がある。従って、比較例２によるパスコンは、大きな容量密度を有する反面、半導体メモリとしての信頼性に大きな問題がある。
【００８３】
更に、比較例２によるパスコンでは、容量絶縁膜として使用するトンネル絶縁膜及びＯＮＯ膜ともに、不揮発性メモリ特性によりその膜厚が決められており、容量を変更するには電極の面積を変えるしかない。以上から、比較例２の構成を半導体メモリのパスコンに採用することはできない。
【００８４】
これに対して、本実施形態によるパスコンでは、記憶素子及び周辺回路のトランジスタの製造工程を、全体として製造工程数を増加させることなく利用する。ここでは、第２の容量絶縁膜に周辺回路のトランジスタのゲート絶縁膜を利用する。そのため、比較例２によるパスコンとは異なり絶縁破壊耐性に優れた信頼性に懸念がなく、しかも比較例２によるパスコンに匹敵する大きな容量密度を得ることができる。
【００８５】
また、上記したように、第２の容量絶縁膜を、膜厚の異なる（耐圧の異なる）２種の絶縁膜から適宜選択することができる。そのため、パスコンの占有面積を要求される容量値を実現する際にも、当該容量値に依存することなく、パスコンの占有面積を決定することができ、パスコンの占有面積縮小の要請に応えることが可能となる。
【００８６】
以上説明したように、本実施形態によれば、半導体メモリの製造工程を増加させることなく絶縁破壊耐性に優れた信頼性に懸念のない、小さな占有面積で所期の容量を確保する容量密度の高いパスコンを備えた不揮発性の半導体メモリが実現する。
【００８７】
（第２の実施形態）
図３０〜図４２は、第１の実施形態による不揮発性の半導体メモリの製造方法を工程順に示す概略断面図である。各図において、（ａ）が記憶素子の形成領域、（ｂ）がパスコンの形成領域、（ｃ）が周辺回路領域をそれぞれ示す。記憶素子の形成領域については、図３０（ａ）〜図４１（ａ）では制御ゲート電極の長手方向に沿った断面を、図４２（ａ）では制御ゲート電極の短手方向に沿った断面を、それぞれ示す。
【００８８】
本実施形態では、周辺回路領域に、ゲート電圧（電源電圧）が１．８ＶのＮ型及びＰ型トランジスタと、３．３ＶのＮ型及びＰ型トランジスタと、５．０ＶのＮ型及びＰ型トランジスタとを形成する場合を例示する。図示の便宜上、各図では、１．８ＶのＮ型トランジスタ、３．３ＶのＮ型トランジスタ、及び５．０ＶのＮ型トランジスタのみを示し、周辺回路領域の活性領域に「１．８Ｖ  Ｎｃｈ」、「３．３Ｖ  Ｎｃｈ」、「５．０Ｖ  Ｎｃｈ」を付記する。
【００８９】
本実施形態では、先ず、第１の実施形態による図１〜図１１と同様の工程を行う。これにより、図３０に示すように、半導体基板１０の全面にＯＮＯ膜２７が形成される。
【００９０】
続いて、図３１に示すように、周辺回路領域の１．８ＶのＮ型トランジスタ及び３．３ＶのＮ型トランジスタの各活性領域にＰ型ウェル２９を形成し、チャネルインプラントを行う。
詳細には、先ず、半導体基板１０の全面にレジストを塗付した後、リソグラフィーによりレジストを加工する。これにより、周辺回路領域の１．８ＶのＮ型トランジスタ及び３．３ＶのＮ型トランジスタの各活性領域を露出させる開口を有するレジストマスク２８が形成される。
【００９１】
レジストマスク２８を用いて、露出する活性領域にＰ型不純物、例えばホウ素（Ｂ+）をドーズ量３．０×１０13／ｃｍ2、加速エネルギー２３０ｋｅＶの条件でイオン注入する。これにより、レジストマスク２８から露出する活性領域にＰ型ウェル２９が形成される。
レジストマスク２８を用いて、露出する活性領域にチャネルインプラントを行う。ここでは、Ｐ型不純物、例えばホウ素（Ｂ+）をドーズ量５．６×１０12／ｃｍ2、加速エネルギー３２ｋｅＶの条件でイオン注入する。
【００９２】
灰化処理又はウェット処理により、レジストマスク２８を除去する。
続いて、同様に、周辺回路領域の１．８ＶのＰ型トランジスタ及び３．３ＶのＰ型トランジスタの各活性領域にＮ型ウェルを形成し、チャネルインプラントを行う。
【００９３】
続いて、図３２に示すように、周辺回路領域の１．８ＶのＮ型トランジスタの活性領域にチャネルインプラントを行う。
詳細には、先ず、半導体基板１０の全面にレジストを塗付した後、リソグラフィーによりレジストを加工する。これにより、周辺回路領域の１．８ＶのＮ型トランジスタの活性領域を露出させる開口を有するレジストマスク６２が形成される。
レジストマスク６２を用いて、露出する活性領域にチャネルインプラントを行う。ここでは、Ｐ型不純物、例えばホウ素（Ｂ+）をドーズ量７．４×１０12／ｃｍ2、加速エネルギー３２ｋｅＶの条件でイオン注入する。
【００９４】
続いて、図３３に示すように、記憶素子の形成領域のみにＯＮＯ膜２７を残す。
詳細には、先ず、灰化処理又はウェット処理により、レジストマスク６２を除去する。
ＯＮＯ膜２７にリソグラフィーとドライエッチング及びウェットエッチングとを施し、パスコンの形成領域及び周辺回路領域のＯＮＯ膜２７を除去し、記憶素子の形成領域のみにＯＮＯ膜２７を選択的に残す。
【００９５】
続いて、図３４に示すように、シリコン酸化膜６３を形成する。
詳細には、半導体基板１０の表面を熱酸化する。これにより、パスコンの形成領域では第１の電極２６の表面に、周辺回路領域では各活性領域における半導体基板１０の表面に、シリコン酸化膜６３がそれぞれ形成される。ここで、周辺回路領域では、シリコン酸化膜６３は膜厚１０．５ｎｍ程度に形成される。これに対して、パスコンの形成領域では、第１の電極２６がドープト・アモルファスシリコン膜２４であるため、増速酸化により、周辺回路領域のシリコン酸化膜６３よりも厚くシリコン酸化膜６３が形成される。記憶素子の形成領域には全面にＯＮＯ膜２７が形成されており、ＯＮＯ膜２７は、アモルファスシリコンに比べて酸化され難いため、殆ど酸化されない。
ここで、熱酸化法の代わりにラジカル酸化法により、当該シリコン酸化膜を形成するようにしても良い。
【００９６】
続いて、図３５に示すように、パスコンの形成領域と、周辺回路領域の３．３Ｖのトランジスタの各活性領域とに形成されたシリコン酸化膜６３を除去する。
詳細には、半導体基板１０の全面にレジストを塗付した後、リソグラフィーによりレジストを加工する。これにより、パスコンの形成領域と、周辺回路領域の３．３Ｖのトランジスタの各活性領域とを露出させる開口を有するレジストマスク６４が形成される。
レジストマスク６４を用いて、パスコンの形成領域に形成されたシリコン酸化膜６３と、周辺回路領域の３．３Ｖのトランジスタの各活性領域に形成されたシリコン酸化膜６３とを、ウェットエッチングにより除去する。
【００９７】
続いて、図３６に示すように、シリコン酸化膜６５を形成する。
詳細には、先ず、灰化処理又はウェット処理により、レジストマスク６４を除去する。
半導体基板１０の表面を熱酸化する。熱酸化により、周辺回路領域の５．０Ｖのトランジスタ及び１．８Ｖのトランジスタの各活性領域では、半導体基板１０の表面にシリコン酸化膜６３に加えて膜厚４．５ｎｍ程度のシリコン酸化膜６５が形成される。
周辺回路領域の３．３Ｖのトランジスタの各活性領域では、半導体基板１０の表面に膜厚６．５ｎｍ程度のシリコン酸化膜６５が形成される。
【００９８】
パスコンの形成領域では、第１の電極２６の表面にシリコン酸化膜６５が形成される。この場合、第１の電極２６の増速酸化により、周辺回路領域のシリコン酸化膜６５よりも厚くシリコン酸化膜６５が形成される。
記憶素子の形成領域に形成されたＯＮＯ膜２７は殆ど酸化されない。
ここで、熱酸化法の代わりにラジカル酸化法により、当該シリコン酸化膜を形成するようにしても良い。
【００９９】
続いて、図３７に示すように、周辺回路領域の１．８Ｖのトランジスタの各活性領域に形成されたシリコン酸化膜６３，６５を除去する。
詳細には、半導体基板１０の全面にレジストを塗付した後、リソグラフィーによりレジストを加工する。これにより、周辺回路領域の１．８Ｖのトランジスタの各活性領域を露出させる開口を有するレジストマスク６６が形成される。
レジストマスク６６を用いて、周辺回路領域の１．８Ｖのトランジスタの各活性領域に形成されたシリコン酸化膜６３，６５を、ウェットエッチングにより除去する。
【０１００】
続いて、図３８に示すように、シリコン酸化膜６７を形成する。
詳細には、先ず、灰化処理又はウェット処理により、レジストマスク６６を除去する。
半導体基板１０の表面を熱酸化する。熱酸化により、周辺回路領域の５．０Ｖのトランジスタの各活性領域では、半導体基板１０の表面にシリコン酸化膜６３，６５に加えて膜厚３ｎｍ程度のシリコン酸化膜６７が形成される。シリコン酸化膜６３，６５，６７の積層膜が５．０Ｖのトランジスタのゲート絶縁膜となる。
周辺回路領域の１．８Ｖのトランジスタの各活性領域では、半導体基板１０の表面に膜厚３ｎｍ程度のシリコン酸化膜６７が形成される。シリコン酸化膜６７が１．８Ｖのトランジスタのゲート絶縁膜となる。
【０１０１】
周辺回路領域の３．３Ｖのトランジスタの各活性領域では、半導体基板１０の表面にシリコン酸化膜６５に加えて膜厚３ｎｍ程度のシリコン酸化膜６７が形成される。これにより、シリコン酸化膜６５，６７からなり、３．３Ｖのトランジスタのゲート絶縁膜となる第２の絶縁膜６８が形成される。
【０１０２】
パスコンの形成領域では、周辺回路領域の３．３Ｖのトランジスタの各活性領域と同様に、第１の電極２６の表面にシリコン酸化膜６５に加えてシリコン酸化膜６７が形成される。この場合も、第１の電極２６の増速酸化により、周辺回路領域のシリコン酸化膜６７よりも厚くシリコン酸化膜６７が形成される。これにより、第１の電極２６上に、シリコン酸化膜６５，６７からなり、パスコンの第２の容量絶縁膜となる第２の絶縁膜６８が形成される。パスコンの形成領域の第２の絶縁膜６８は、上記した増速酸化により、周辺回路領域の３．３Ｖのトランジスタの第２の絶縁膜６８よりも厚く、例えば膜厚１１ｎｍ程度に形成される。
記憶素子の形成領域に形成されたＯＮＯ膜２７は殆ど酸化されない。
ここで、熱酸化法の代わりにラジカル酸化法により、当該シリコン酸化膜を形成するようにしても良い。
【０１０３】
本実施形態では、第１の絶縁膜２３は、記憶素子のトンネル絶縁膜となると共に、パスコンの第１の容量絶縁膜となる。また、ドープト・アモルファスシリコン膜２４は、記憶素子の浮遊ゲート電極２５となると共に、パスコンの第１の電極（下部電極）２６となる。
更に、第２の絶縁膜６８は、周辺回路の３種のトランジスタのうちの一つ、ここでは３．３Ｖのトランジスタのゲート絶縁膜となると共に、パスコンの第２の容量絶縁膜となる。
【０１０４】
続いて、第１の実施形態による図１７〜図２１と同様の工程を行う。これにより、図３９に示すように、パスコンの形成領域では第２の電極３７に開口３７ａを、周辺回路領域の各活性領域にはゲート電極４１をそれぞれ形成する。
【０１０５】
続いて、図４０に示すように、周辺回路領域の１．８ＶのＮ型トランジスタの活性領域に、浅いＮ型不純物領域４３をそれぞれ形成する。
詳細には、先ず、半導体基板１０の全面にレジストを塗付した後、リソグラフィーによりレジストを加工する。これにより、周辺回路領域の１．８ＶのＮ型トランジスタの活性領域のみを露出させる開口を有するレジストマスク６９が形成される。
【０１０６】
レジストマスク６９を用いて、露出する周辺回路領域の１．８ＶのＮ型トランジスタの活性領域に、Ｎ型不純物、例えば砒素（Ａｓ+）をドーズ量５．０×１０14／ｃｍ2、加速エネルギー１５ｋｅＶの条件でイオン注入する。これにより、各活性領域では、ゲート電極４１の両側の半導体基板１０の表面にＡｓ+が導入され、浅いＮ型不純物領域４３が形成される。
【０１０７】
続いて、図４１に示すように、周辺回路領域の３．３ＶのＮ型トランジスタの活性領域に、浅いＮ型不純物領域７１をそれぞれ形成する。
詳細には、先ず、灰化処理又はウェット処理により、レジストマスク６９を除去する。
半導体基板１０の全面にレジストを塗付した後、リソグラフィーによりレジストを加工する。これにより、周辺回路領域の３．３ＶのＮ型トランジスタの活性領域のみを露出させる開口を有するレジストマスク７０が形成される。
【０１０８】
レジストマスク７０を用いて、露出する周辺回路領域の３．３ＶのＮ型トランジスタの活性領域に、Ｎ型不純物、例えば砒素（Ａｓ+）をドーズ量４．０×１０13／ｃｍ2、加速エネルギー２０ｋｅＶの条件でイオン注入する。これにより、各活性領域では、ゲート電極４１の両側の半導体基板１０の表面にＡｓ+が導入され、浅いＮ型不純物領域７１が形成される。
【０１０９】
続いて、第１の実施形態による図２３〜図２９と同様の工程を行う。これにより、図４２に示すように、接続プラグ５７及び配線６１を形成する。
しかる後、上層の層間絶縁膜、接続プラグ、及び配線の形成等の諸工程を経て、本実施形態の半導体メモリを形成する。
【０１１０】
なお、本実施形態では、第２の容量絶縁膜が、周辺回路の３．３Ｖのトランジスタのゲート絶縁膜と共に第２の絶縁膜６８で形成される場合を例示したが、第２の容量絶縁膜を、周辺回路の５．５Ｖのトランジスタ又は１．８Ｖのトランジスタのゲート絶縁膜と同一の絶縁膜で形成しても良い。第２の容量絶縁膜を１．８Ｖのトランジスタのゲート絶縁膜と同一の絶縁膜で形成する場合については、以下の第３の実施形態で例示する。即ち本実施形態では、必要なパスコンに応じて、第２の容量絶縁膜を、膜厚の異なる３種の絶縁膜から適宜選択することができる。
【０１１１】
以上説明したように、本実施形態によれば、半導体メモリの製造工程を増加させることなく絶縁破壊耐性に優れた信頼性に懸念のない、小さな占有面積で所期の容量を確保する容量密度の高いパスコンを備えた不揮発性の半導体メモリが実現する。
【０１１２】
（第３の実施形態）
図４３〜図４７は、第１の実施形態による不揮発性の半導体メモリの製造方法を工程順に示す概略断面図である。各図において、（ａ）が記憶素子の形成領域、（ｂ）がパスコンの形成領域、（ｃ）が周辺回路領域をそれぞれ示す。記憶素子の形成領域については、図４３（ａ）〜図４６（ａ）では制御ゲート電極の長手方向に沿った断面を、図４７（ａ）では制御ゲート電極の短手方向に沿った断面を、それぞれ示す。
【０１１３】
本実施形態では、周辺回路領域に、ゲート電圧（電源電圧）が１．８ＶのＮ型及びＰ型トランジスタと、３．３ＶのＮ型及びＰ型トランジスタと、５．０ＶのＮ型及びＰ型トランジスタとを形成する場合を例示する。図示の便宜上、各図では、１．８ＶのＮ型トランジスタ、３．３ＶのＮ型トランジスタ、及び５．０ＶのＮ型トランジスタのみを示し、周辺回路領域の活性領域に「１．８Ｖ  Ｎｃｈ」、「３．３Ｖ  Ｎｃｈ」、「５．０Ｖ  Ｎｃｈ」を付記する。
【０１１４】
本実施形態では、先ず、第１の実施形態による図１〜図１１、更に続いて第２の実施形態による図３１〜図３４と同様の工程を行う。これにより、図３４と同様に、シリコン酸化膜６３を形成する。
【０１１５】
続いて、図４３に示すように、周辺回路領域の３．３Ｖのトランジスタの各活性領域に形成されたシリコン酸化膜６３を除去する。
詳細には、半導体基板１０の全面にレジストを塗付した後、リソグラフィーによりレジストを加工する。これにより、周辺回路領域の３．３Ｖのトランジスタの各活性領域を露出させる開口を有するレジストマスク７２が形成される。
レジストマスク７２を用いて、周辺回路領域の３．３Ｖのトランジスタの各活性領域に形成されたシリコン酸化膜６３を、ウェットエッチングにより除去する。
【０１１６】
続いて、図４４に示すように、シリコン酸化膜６５を形成する。
詳細には、先ず、灰化処理又はウェット処理により、レジストマスク７２を除去する。
半導体基板１０の表面を熱酸化する。熱酸化により、周辺回路領域の５．０Ｖのトランジスタ及び１．８Ｖのトランジスタの各活性領域では、半導体基板１０の表面にシリコン酸化膜６３に加えて膜厚４．５ｎｍ程度のシリコン酸化膜６５が形成される。
周辺回路領域の３．３Ｖのトランジスタの各活性領域では、半導体基板１０の表面に膜厚６．５ｎｍ程度のシリコン酸化膜６５が形成される。
【０１１７】
パスコンの形成領域では、周辺回路領域の５．０Ｖのトランジスタ及び１．８Ｖのトランジスタの各活性領域と同様に、第１の電極２６の表面にシリコン酸化膜６３に加えてシリコン酸化膜６５が形成される。この場合、第１の電極２６の増速酸化により、周辺回路領域のシリコン酸化膜６５よりも厚くシリコン酸化膜６５が形成される。
記憶素子の形成領域に形成されたＯＮＯ膜２７は殆ど酸化されない。
ここで、熱酸化法の代わりにラジカル酸化法により、当該シリコン酸化膜を形成するようにしても良い。
【０１１８】
続いて、図４５に示すように、パスコンの形成領域と、周辺回路領域の１．８Ｖのトランジスタの各活性領域とに形成されたシリコン酸化膜６３，６５を除去する。
詳細には、半導体基板１０の全面にレジストを塗付した後、リソグラフィーによりレジストを加工する。これにより、パスコンの形成領域と、周辺回路領域の１．８Ｖのトランジスタの各活性領域とを露出させる開口を有するレジストマスク７３が形成される。
レジストマスク７３を用いて、パスコンの形成領域に形成されたシリコン酸化膜６３，６５と、周辺回路領域の１．８Ｖのトランジスタの各活性領域に形成されたシリコン酸化膜６３，６５とを、ウェットエッチングにより除去する。
【０１１９】
続いて、図４６に示すように、シリコン酸化膜６７を形成する。
詳細には、先ず、灰化処理又はウェット処理により、レジストマスク７３を除去する。
半導体基板１０の表面を熱酸化する。
熱酸化により、周辺回路領域の５．０ＶのＮ型トランジスタの活性領域では、半導体基板１０の表面にシリコン酸化膜６３，６５に加えて膜厚３ｎｍ程度のシリコン酸化膜６７が形成される。シリコン酸化膜６３，６５，６７の積層膜が５．０Ｖのトランジスタのゲート絶縁膜となる。
【０１２０】
周辺回路領域の３．３Ｖのトランジスタの活性領域では、半導体基板１０の表面にシリコン酸化膜６５に加えて膜厚３ｎｍ程度のシリコン酸化膜６７が形成される。シリコン酸化膜６５，６７の積層膜が３．３Ｖのトランジスタのゲート絶縁膜となる。
【０１２１】
周辺回路領域の１．８Ｖのトランジスタの活性領域では、半導体基板１０の表面に膜厚３ｎｍ程度のシリコン酸化膜６７が形成される。シリコン酸化膜６７は、１．８Ｖのトランジスタのゲート絶縁膜となる第２の絶縁膜である。
【０１２２】
パスコンの形成領域では、第１の電極２６の表面にシリコン酸化膜６７が形成される。この場合も、第１の電極２６の増速酸化により、周辺回路領域のシリコン酸化膜６７よりも厚くシリコン酸化膜６７が形成される。シリコン酸化膜６７は、パスコンの第２の容量絶縁膜となる第２の絶縁膜である。パスコンの形成領域のシリコン酸化膜６７は、上記の増速酸化により、周辺回路領域の１．８Ｖのトランジスタのシリコン酸化膜６７よりも厚く、例えば膜厚５．５ｎｍ程度に形成される。
記憶素子の形成領域に形成されたＯＮＯ膜２７は殆ど酸化されない。
ここで、熱酸化法の代わりにラジカル酸化法により、当該シリコン酸化膜を形成するようにしても良い。
【０１２３】
本実施形態では、第１の絶縁膜２３は、記憶素子のトンネル絶縁膜となると共に、パスコンの第１の容量絶縁膜となる。また、ドープト・アモルファスシリコン膜２４は、記憶素子の浮遊ゲート電極２５となると共に、パスコンの第１の電極（下部電極）２６となる。
更に、第２の絶縁膜であるシリコン酸化膜６７は、周辺回路の３種のトランジスタのうちの一つ、ここでは１．８Ｖのトランジスタのゲート絶縁膜となると共に、パスコンの第２の容量絶縁膜となる。
【０１２４】
続いて、第１の実施形態による図１７〜図２１と同様の工程を行う。更に続いて、第２の実施形態による図４１及び図４２と同様の工程を行う。これにより、図４７に示すように、接続プラグ５７及び配線６１を形成する。
しかる後、上層の層間絶縁膜、接続プラグ、及び配線の形成等の諸工程を経て、本実施形態の半導体メモリを形成する。
【０１２５】
以上説明したように、本実施形態によれば、半導体メモリの製造工程を増加させることなく絶縁破壊耐性に優れた信頼性に懸念のない、小さな占有面積で所期の容量を確保する容量密度の高いパスコンを備えた不揮発性の半導体メモリが実現する。
【０１２６】
上述の第１〜第３の実施形態を適宜組み合わせて、第２の容量絶縁膜の膜厚が相異なる複数種類（ここでは２種類又は３種類）のパスコンを形成するようにしても良い。
例えば、周辺回路領域の３．３Ｖのトランジスタのゲート絶縁膜と同じ第２の絶縁膜から第２の容量絶縁膜が形成されるパスコンＡと、１．８Ｖのトランジスタのゲート絶縁膜と同じ第２の絶縁膜から第２の容量絶縁膜が形成されるパスコンＢとを形成する。この場合、一連の記憶素子及び周辺回路のトランジスタを形成する工程において、パスコンＡについては、第２の実施形態による各工程で形成し、パスコンＢについては、第３の実施形態による各工程で形成する。これにより、工程数を増加させることなく、電源電圧の異なる必要に応じた複数種類のパスコンを記憶素子及び周辺回路のトランジスタと共に形成することができる。
【０１２７】
なお、上述の第１〜第３の実施形態では、不揮発性の記憶素子及び周辺回路のトランジスタと共にパスコンを形成する場合を例示したが、半導体メモリに搭載される機能素子である他のキャパシタに適用することもできる。即ちこの場合、当該キャパシタを、上述の第１〜第３の実施形態と同様に、不揮発性の記憶素子及び周辺回路のトランジスタと共に形成する。
【０１２８】
以下、半導体装置及びその製造方法の諸態様を付記としてまとめて記載する。
【０１２９】
（付記１）半導体基板の上方で第１の絶縁膜を介して島状に形成された第１のゲートと、前記第１のゲートの上方で第２の絶縁膜を介して形成された第２のゲートとを備えた記憶素子と、
前記半導体基板の上方で第３の絶縁膜を介して形成された第３のゲートを備えたトランジスタと、
前記半導体基板の上方で第４の絶縁膜を介して形成された第１の電極と、前記第１の電極の上方で第５の絶縁膜を介して形成された第２の電極とを備えた容量素子と
を含み、
前記容量素子は、前記第４の絶縁膜が前記記憶素子の前記第１の絶縁膜と、前記第１の電極が前記記憶素子の前記第１のゲートと、前記第５の絶縁膜が前記トランジスタの前記第３の絶縁膜と、前記第２の電極が前記記憶素子の前記第２のゲートと、それぞれ同一の膜から形成されていることを特徴とする半導体装置。
【０１３０】
（付記２）ゲート電圧に応じて前記第３の絶縁膜の厚みが異なる複数種類の前記トランジスタを有しており、
前記容量素子は、前記第５の絶縁膜が複数種類の前記トランジスタのうちの一つの前記第３の絶縁膜と同一の膜から形成されていることを特徴とする付記１に記載の半導体装置。
【０１３１】
（付記３）複数種類の前記トランジスタは、それぞれ前記第３の絶縁膜の膜厚が相異なるものであることを特徴とする付記２に記載の半導体装置。
【０１３２】
（付記４）それぞれ前記第３の絶縁膜の相異なる複数種類の前記容量素子を有することを特徴とする付記２又は３に記載の半導体装置。
【０１３３】
（付記５）前記容量素子の前記第５の絶縁膜は、前記トランジスタの前記第３の絶縁膜よりも厚く形成されることを特徴とする付記１〜４のいずれか１項に記載の半導体装置。
【０１３４】
（付記６）前記容量素子は、電源線と接地との間に接続されるバイパスコンデンサであることを特徴とする付記１〜５のいずれか１項に記載の半導体装置。
【０１３５】
（付記７）半導体基板の第１の領域に、第１の絶縁膜を介して島状に形成された第１のゲートと、前記第１のゲートの上方で第２の絶縁膜を介して形成された第２のゲートとを備えた記憶素子と、
前記半導体基板の第２の領域に、第３の絶縁膜を介して形成された第３のゲートを備えたトランジスタと、
前記半導体基板の第３の領域に、第４の絶縁膜を介して形成された第１の電極と、前記第１の電極の上方で第５の絶縁膜を介して形成された第２の電極とを備えた容量素子と
をそれぞれ備えた半導体装置の製造方法であって、
第１の膜を成膜し、前記第１の領域に前記第１の膜からなる前記第１の絶縁膜を、前記第３の領域に前記第１の膜からなる前記第４の絶縁膜を形成する工程と、
第２の膜を成膜し、前記第１の領域に前記第２の膜からなる前記第１のゲートを、前記第３の領域に前記第２の膜からなる前記第１の電極を形成する工程と、
第３の膜を成膜し、前記第１の領域に前記第３の膜からなる前記第２の絶縁膜を形成する工程と、
第４の膜を成膜し、前記第２の領域では前記第４の膜からなる前記第３の絶縁膜を、前記第３の領域の前記第１の電極上では前記第４の膜からなる前記第５の絶縁膜を形成する工程と、
第５の膜を成膜し、前記第１の領域に前記第５の膜からなる前記第２のゲートを、前記第２の領域に前記第５の膜からなる前記第３のゲートを、前記第３の領域に前記第５の膜からなる前記第２の電極を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【０１３６】
（付記８）当該半導体装置は、ゲート電圧に応じて前記第３の絶縁膜の厚みが異なる複数種類の前記トランジスタを有しており、
前記容量素子の前記第５の絶縁膜を、複数種類の前記トランジスタのうちの一つの前記第３の絶縁膜と共に前記第４の膜から形成することを特徴とする付記７に記載の半導体装置の製造方法。
【０１３７】
（付記９）複数種類の前記トランジスタは、それぞれ前記第３の絶縁膜の膜厚が相異なるものであることを特徴とする付記８に記載の半導体装置の製造方法。
【０１３８】
（付記１０）それぞれ前記第３の絶縁膜の相異なる複数種類の前記容量素子を形成することを特徴とする付記８又は９に記載の半導体装置の製造方法。
【０１３９】
（付記１１）前記第４の膜を、ラジカル酸化法により形成することを特徴とする付記７〜１０のいずれか１項に記載の半導体装置の製造方法。
【０１４０】
（付記１２）前記容量素子の前記第５の絶縁膜は、前記トランジスタの前記第３の絶縁膜よりも厚く形成されることを特徴とする付記７〜１１のいずれか１項に記載の半導体装置の製造方法。
【０１４１】
（付記１３）前記容量素子は、電源線と接地との間に接続されるバイパスコンデンサであることを特徴とする付記７〜１２のいずれか１項に記載の半導体装置の製造方法。
【符号の説明】
【０１４２】
１０  半導体基板
１１，３０，３２，５２，６３，６５，６７  シリコン酸化膜
１２，５３  シリコン窒化膜
１３  素子分離溝
１４  絶縁膜
１５  素子分離構造
１６  犠牲酸化膜
１７，１９，２１，２２，２８，３１，３８，４２，４４，４７，４９，６２，６４，６６，６９，７０，７２  レジストマスク
１８  トリプルウェル
１８ａ，２９  Ｐ型ウェル
１８ｂ，２０  Ｎ型ウェル
２３  第１の絶縁膜
２４  ドープト・アモルファスシリコン膜
２５  浮遊ゲート電極
２６  第１の電極
２７  ＯＮＯ膜
３３，６８  第２の絶縁膜
３４  多結晶シリコン膜
３５  反射防止膜
３６  制御ゲート電極
３７  第２の電極
３９，４３，４５，５０，７１  Ｎ型不純物領域
４０  第１のサイドウォール絶縁膜
４１  ゲート電極
４６  第２のサイドウォール絶縁膜
４８  Ｐ型不純物領域
５１  シリサイド層
５４  層間絶縁膜
５５  コンタクト孔
５６  下地膜
５７  接続プラグ
５８，６０  密着層
５９  金属層
６１  配線
【図１】
0005617487.tif 000002
【図２】
0005617487.tif 000003
【図３】
0005617487.tif 000004
【図４】
0005617487.tif 000005
【図５】
0005617487.tif 000006
【図６】
0005617487.tif 000007
【図７】
0005617487.tif 000008
【図８】
0005617487.tif 000009
【図９】
0005617487.tif 000010
【図１０】
0005617487.tif 000011
【図１１】
0005617487.tif 000012
【図１２】
0005617487.tif 000013
【図１３】
0005617487.tif 000014
【図１４】
0005617487.tif 000015
【図１５】
0005617487.tif 000016
【図１６】
0005617487.tif 000017
【図１７】
0005617487.tif 000018
【図１８】
0005617487.tif 000019
【図１９】
0005617487.tif 000020
【図２０】
0005617487.tif 000021
【図２１】
0005617487.tif 000022
【図２２】
0005617487.tif 000023
【図２３】
0005617487.tif 000024
【図２４】
0005617487.tif 000025
【図２５】
0005617487.tif 000026
【図２６】
0005617487.tif 000027
【図２７】
0005617487.tif 000028
【図２８】
0005617487.tif 000029
【図２９】
0005617487.tif 000030
【図３０】
0005617487.tif 000031
【図３１】
0005617487.tif 000032
【図３２】
0005617487.tif 000033
【図３３】
0005617487.tif 000034
【図３４】
0005617487.tif 000035
【図３５】
0005617487.tif 000036
【図３６】
0005617487.tif 000037
【図３７】
0005617487.tif 000038
【図３８】
0005617487.tif 000039
【図３９】
0005617487.tif 000040
【図４０】
0005617487.tif 000041
【図４１】
0005617487.tif 000042
【図４２】
0005617487.tif 000043
【図４３】
0005617487.tif 000044
【図４４】
0005617487.tif 000045
【図４５】
0005617487.tif 000046
【図４６】
0005617487.tif 000047
【図４７】
0005617487.tif 000048