(57)【特許請求の範囲】
【請求項１】
ＴＦＴ基板のＴＦＴアレイに対して電圧を印加し、電子線照射により得られる二次電子を検出してＴＦＴアレイの欠陥を検出するＴＦＴアレイの欠陥検出方法であって、
ＴＦＴのソースおよび／又はゲートに印加する電圧において、当該印加電圧の電圧値および／又は印加時期により、ＴＦＴの内部リークによるリーク電流を増加させる特性パラメータに設定し、
前記ＴＦＴのソースに印加するソース電圧を前記ＴＦＴのゲートに印加するゲート電圧よりも高電圧に設定してＴＦＴをオフ状態とし、
前記オフ状態中のドレイン電圧の保持期間において、
当該ＴＦＴのゲート・ソース間電圧とドレイン電流との特性において、前記ソース電圧と前記ゲート電圧との電圧差を、ゲート・ソース間電圧の特性パラメータがゲート・ソース間のしきい値電圧あるいは零電圧に近似する電圧となるように設定し、
前記電圧値の設定によって前記ＴＦＴの内部リークによるリーク電流を増加させ、
前記増加したリーク電流によるピクセルの電圧降下を検出することによって、ＴＦＴアレイの欠陥検出を行うことを特徴とするＴＦＴアレイの欠陥検出方法。
【請求項２】
前記ＴＦＴのオフ状態中のドレイン電圧の保持期間において、
前記ソース電圧を、
前記ゲート電圧よりも高く、かつ前記ゲート電圧に近似した電圧に設定する電圧設定することを特徴とする、請求項１に記載のＴＦＴアレイの欠陥検出方法。
【請求項３】
ＴＦＴ基板のＴＦＴアレイに対して電圧を印加し、電子線照射により得られる二次電子を検出してＴＦＴアレイの欠陥を検出するＴＦＴアレイの欠陥検出方法であって、
ＴＦＴのソースおよび／又はゲートに印加する電圧において、当該印加電圧の電圧値および／又は印加時期により、ＴＦＴの内部リークによるリーク電流を増加させる特性パラメータに設定し、
前記ＴＦＴのソースに印加するソース電圧を前記ＴＦＴのゲートに印加するゲート電圧よりも高電圧に設定してＴＦＴをオフ状態とし、
前記オフ状態中のドレイン電圧の保持期間前において、
前記ソース電圧の印加により前記ＴＦＴのゲート・ソース間電圧の特性パラメータを逆バイアスに設定し、
前記ソース電圧の印加期間の延長によって前記逆方向バイアス状態の保持期間を延長させ、前記ＴＦＴの内部リークによるリーク電流を増加させ、
前記増加したリーク電流によるピクセルの電圧降下を検出することによって、ＴＦＴアレイの欠陥検出を行うことを特徴とするＴＦＴアレイの欠陥検出方法。
【請求項４】
ＴＦＴ基板のＴＦＴアレイに対して電圧を印加し、電子線照射により得られる二次電子を検出してＴＦＴアレイの欠陥を検出するＴＦＴアレイの欠陥検出方法であって、
ＴＦＴのソースおよび／又はゲートに印加する電圧において、当該印加電圧の電圧値および／又は印加時期により、ＴＦＴの内部リークによるリーク電流を増加させる特性パラメータに設定し、
前記ＴＦＴのソースに印加するソース電圧を前記ＴＦＴのゲートに印加するゲート電圧よりも高電圧に設定してＴＦＴをオフ状態とし、
前記オフ状態中のドレイン電圧の保持期間前において、
前記ソース電圧と前記ゲート電圧との電圧差により前記ゲート・ソース間電圧の特性パラメータを逆方向バイアスに設定し、
前記逆方向バイアスの電圧を降伏電圧の範囲内で増大させ、前記ＴＦＴの内部リークによるリーク電流を増加させ、前記増加したリーク電流によるピクセルの電圧降下を検出することによって、ＴＦＴアレイの欠陥検出を行うことを特徴とするＴＦＴアレイの欠陥検出方法。
【請求項５】
前記オフ状態のドレイン電圧の保持期間前における前記ソース電圧の印加時期において、
前記ソース電圧の増加および／又は前記ゲート電圧の低下によって、前記逆方向バイアスの電圧を増加させることを特徴とする、請求項４に記載のＴＦＴアレイの欠陥検出方法。
【請求項６】
ＴＦＴ基板のＴＦＴアレイに対して電圧を印加し、当該電圧印加による電圧状態を電子線照射により得られる二次電子によって検出し、ＴＦＴアレイの欠陥を検査するＴＦＴアレイの欠陥検出装置であって、
ＴＦＴ基板に電子線を照射する電子線源と、
ＴＦＴ基板から放出される二次電子を検出する検出器と、
ＴＦＴ基板のＴＦＴアレイに印加する検査信号を生成する検査信号生成部と、
前記検出器の検出信号に基づいてＴＦＴアレイの欠陥を検出する欠陥検出部とを備え、
前記検査信号生成部は、
ＴＦＴのソースおよび／又はゲートに印加する電圧において、当該印加電圧の電圧値および／又は印加時期をパターンパラメータとする電圧パターンを有する検査信号を生成し、
前記検査信号は、ＴＦＴにおいてＴＦＴの内部リークによるリーク電流を増加させる特性パラメータに設定し、
前記電圧パターンは、
前記ＴＦＴのソースに印加するソース電圧を前記ＴＦＴのゲートに印加するゲート電圧よりも高電圧に設定してＴＦＴをオフ状態とし、
前記オフ状態中のドレイン電圧の保持期間において、
当該ＴＦＴのゲート・ソース間電圧とドレイン電流との特性において、前記ソース電圧と前記ゲート電圧との電圧差を、ゲート・ソース間電圧の特性パラメータがゲート・ソース間のしきい値電圧あるいは零電圧に近似する電圧となるように設定し、前記電圧値の設定によって前記ＴＦＴの内部リークによるリーク電流を増加させ、
前記欠陥検出部は、前記検出信号の印加によってピクセルに保持された保持電圧に基づいて、前記増加したリーク電流によるピクセルの電圧降下を検出することによってＴＦＴアレイの欠陥検出を行うことを特徴とする、ＴＦＴアレイの欠陥検出装置。
【請求項７】
前記電圧パターンは、
前記ＴＦＴのオフ状態中のドレイン電圧の保持期間において、
前記ソース電圧を、
前記ゲート電圧よりも高く、かつ前記ゲート電圧に近似した電圧に設定する電圧設定することを特徴とする、請求項６に記載のＴＦＴアレイの欠陥検出装置。
【請求項８】
ＴＦＴ基板のＴＦＴアレイに対して電圧を印加し、当該電圧印加による電圧状態を電子線照射により得られる二次電子によって検出し、ＴＦＴアレイの欠陥を検査するＴＦＴアレイの欠陥検出装置であって、
ＴＦＴ基板に電子線を照射する電子線源と、
ＴＦＴ基板から放出される二次電子を検出する検出器と、
ＴＦＴ基板のＴＦＴアレイに印加する検査信号を生成する検査信号生成部と、
前記検出器の検出信号に基づいてＴＦＴアレイの欠陥を検出する欠陥検出部とを備え、
前記検査信号生成部は、
ＴＦＴのソースおよび／又はゲートに印加する電圧において、当該印加電圧の電圧値および／又は印加時期をパターンパラメータとする電圧パターンを有する検査信号を生成し、
前記検査信号は、ＴＦＴにおいてＴＦＴの内部リークによるリーク電流を増加させる特性パラメータに設定し、
前記電圧パターンは、
前記ＴＦＴのソースに印加するソース電圧を前記ＴＦＴのゲートに印加するゲート電圧よりも高電圧に設定してＴＦＴをオフ状態とし、
前記オフ状態中のドレイン電圧の保持期間前において、
前記ソース電圧の印加により前記ＴＦＴのゲート・ソース間電圧の特性パラメータを逆バイアスに設定し、
前記ソース電圧の印加期間の延長によって前記逆方向バイアス状態の保持期間を延長させ、前記ＴＦＴの内部リークによるリーク電流を増加させ、
前記欠陥検出部は、前記検出信号の印加によってピクセルに保持された保持電圧に基づいて、前記増加したリーク電流によるピクセルの電圧降下を検出することによってＴＦＴアレイの欠陥検出を行うことを特徴とする、ＴＦＴアレイの欠陥検出装置。
【請求項９】
ＴＦＴ基板のＴＦＴアレイに対して電圧を印加し、当該電圧印加による電圧状態を電子線照射により得られる二次電子によって検出し、ＴＦＴアレイの欠陥を検査するＴＦＴアレイの欠陥検出装置であって、
ＴＦＴ基板に電子線を照射する電子線源と、
ＴＦＴ基板から放出される二次電子を検出する検出器と、
ＴＦＴ基板のＴＦＴアレイに印加する検査信号を生成する検査信号生成部と、
前記検出器の検出信号に基づいてＴＦＴアレイの欠陥を検出する欠陥検出部とを備え、
前記検査信号生成部は、
ＴＦＴのソースおよび／又はゲートに印加する電圧において、当該印加電圧の電圧値および／又は印加時期をパターンパラメータとする電圧パターンを有する検査信号を生成し、
前記検査信号は、ＴＦＴにおいてＴＦＴの内部リークによるリーク電流を増加させる特性パラメータに設定し、
前記電圧パターンは、
前記ＴＦＴのソースに印加するソース電圧を前記ＴＦＴのゲートに印加するゲート電圧よりも高電圧に設定してＴＦＴをオフ状態とし、
前記オフ状態中のドレイン電圧の保持期間前において、
前記ソース電圧と前記ゲート電圧との電圧差により前記ゲート・ソース間電圧の特性パラメータを逆方向バイアスに設定し、
前記逆方向バイアスの電圧を降伏電圧の範囲内で増大させ、前記ＴＦＴの内部リークによるリーク電流を増加させ、
前記欠陥検出部は、前記検出信号の印加によってピクセルに保持された保持電圧に基づいて、前記増加したリーク電流によるピクセルの電圧降下を検出することによってＴＦＴアレイの欠陥検出を行うことを特徴とする、ＴＦＴアレイの欠陥検出装置。
【請求項１０】
前記電圧パターンは、
前記オフ状態のドレイン電圧の保持期間前における前記ソース電圧の印加時期において、
前記ソース電圧の増加および／又は前記ゲート電圧の低下によって、前記逆方向バイアスの電圧を増加させることを特徴とする、請求項９に記載のＴＦＴアレイの欠陥検出装置。
【発明の詳細な説明】
【技術分野】
【０００１】
液晶基板等の製造過程等で行われるＴＦＴアレイ検査工程に関し、ＴＦＴアレイのソース・ドレイン間の短絡検出、特に、Weak-SD欠陥と呼ばれる抵抗を介して導通状態にある欠陥の検出に関する。
【背景技術】
【０００２】
液晶基板や有機ＥＬ基板等のＴＦＴアレイが形成された半導体基板の製造過程では、製造過程中にＴＦＴアレイ検査工程を含み、このＴＦＴアレイ検査工程において、ＴＦＴアレイの欠陥検査が行われている。
【０００３】
ＴＦＴアレイは、例えば液晶表示装置のピクセル（画素電極）を選択するスイッチング素子として用いられる。ＴＦＴアレイを備える基板は、例えば、走査線として機能する複数本のゲートラインが平行に配設されると共に、信号線として記載する複数本のソースラインがゲートラインに直交して配設され、両ラインが交差する部分の近傍にＴＦＴ（Thin film  transistor）が配設され、このＴＦＴにピクセル（画素電極）が接続される。
【０００４】
液晶表示装置は、上記したＴＦＴアレイが設けられた基板と対向基板との間に液晶層を挟むことで構成され、対向基板が備える対向電極と画素電極との間に画素容量が形成される。画素電極には、上記の画素容量以外に付加容量（Ｃｓ）が接続される。この付加容量（Ｃｓ）の一方は画素電極に接続され、他方は共通ラインあるいはゲートラインに接続される。共通ラインに接続される構成のＴＦＴアレイはCs on Com型ＴＦＴアレイと呼ばれ、ゲートラインに接続される構成のＴＦＴアレイはCs on Gate型ＴＦＴアレイと呼ばれる。
【０００５】
このＴＦＴアレイにおいて、走査線（ゲートライン）や信号線（ソースライン）の断線、走査線（ゲートライン）と信号線（ソースライン）の短絡、ピクセル（画素）を駆動するＴＦＴの特性不良による画素欠陥等の欠陥検査を、例えば、対向電極を接地し、ゲートラインの全部あるいは一部に、例えば、−１５Ｖ〜＋１５Ｖの直流電圧を所定間隔で印加し、ソースラインの全部あるいは一部に検査信号を印加することによって行っている。（例えば、特許文献１の従来技術。）
【０００６】
ＴＦＴアレイ検査装置は、ＴＦＴアレイに検査用の駆動信号を入力し、そのときの電圧状態を検出することで欠陥検出を行うことができる。
【０００７】
ＴＦＴアレイには、その製造プロセス中に様々な欠陥が発生する可能性がある。図７はＴＦＴアレイを構成する各要素部分で生じる欠陥を説明するための図である。図７中の破線で示す各箇所において、ピクセル１２oeとソースライン１５eとの間の短絡欠陥（Ｓ−Ｄshort）を示し、ピクセル１２eoとゲートライン１４eとの間に短絡欠陥（Ｇ−Ｄshort）を示し、ピクセル１２eoとＣｓラインとの間に短絡欠陥（Ｄ−Ｃｓshort）を示している。なお、図７中の符号１３は、ピクセル（画素電極）とＣｓラインとの間の付加容量である。
【０００８】
電子線を用いたＴＦＴアレイ検査装置では、ピクセル（ＩＴＯ電極）に対して電子線を照射し、この電子線照射によって放出される二次電子を検出することによって、ピクセル（ＩＴＯ電極）に印加された電圧波形を二次電子波形に変えて、信号によるイメージ化し、これによってＴＦＴアレイの電気的検査を行っている。
【０００９】
前記図７に示すような各ピクセルに生じる欠陥を検査する駆動パターンとしては、例えば、図８に示すような検査パターンがある。なお、図８（ａ），（ｂ）はゲート信号を示し、図８（ｃ），（ｄ）はソース信号を示している。
【００１０】
検査用の駆動パターンは、一ゲート周期内に、ゲートをオンとした後に全ピクセルを＋電圧に保持する＋電圧保持時間と、次にゲートをオンとした後にピクセルを−電圧に保持する−電圧保持時間とを備える。＋電圧保持時間では全ピクセルに＋電圧が印加され、−電圧保持時間では全ピクセルに−電圧が印加される。欠陥検出は、＋電圧保持時間で検出されるピクセル電圧と−電圧保持時間で検出されるピクセル電圧とを加算することによって欠陥検出を行っている。
【００１１】
図８（ａ）〜（ｄ）に示す駆動パターンは＋電圧保持時間と−電圧保持時間との時間比率を１：１とする駆動パターン例であり、駆動パターンの一ゲート周期は例えば１６msecとし、＋電圧保持時間と−電圧保持時間の各保持時間は８msecとしている。
【００１２】
このゲート信号とソース信号との組み合わせによって、ＴＦＴアレイの全ピクセルに正電圧（ここでは１０ｖ）と負電圧（ここでは−１０ｖ）を交互に印加する。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開平５−３０７１９２号公報
【特許文献２】ＷＯ２０１０／０８９８５６
【発明の概要】
【発明が解決しようとする課題】
【００１４】
ＴＦＴアレイに発生する電気的欠陥は、欠陥種によって＋電圧保持時間で検出される欠陥と−電圧保持時間で検出される欠陥があることが知られている。例えば、ＳＤ欠陥は＋電圧保持時間で検出され易く、ＤＣｓ欠陥は−電圧保持時間で検出され易い。
【００１５】
従来使用される駆動パターンでは、一ゲート周期内に＋電圧保持時間と−電圧保持時間を備え、＋電圧保持時間で検出されるピクセル電圧と−電圧保持時間で検出されるピクセル電圧とを加算することによって欠陥検出を行っている。ＴＦＴアレイ検査は、一ゲート周期内を複数のフレームに分割し、各フレームの時間を単位として全ピクセルを走査してピクセル電圧を検出する。通常、一ゲート周期は１０フレームを含んでおり、各フレームにおいて全ピクセルを走査することによって全部で１０個の検出データが取得される。
【００１６】
このような駆動パターンを用いた欠陥検出では、欠陥検出に寄与しない駆動パターン部分がピクセル電圧に与える影響によって欠陥検出率が低下するという問題があり、また、ピクセルの電圧変化が駆動パターンの印加電圧の保持時間に依存することによって、欠陥検出率が低下するという問題がある。
【００１７】
また、ＴＦＴアレイの欠陥種の中には、ピクセルの電圧変化が駆動パターンの印加電圧の保持時間に依存する場合がある。このような欠陥種を検出する場合には、従来のように一ゲート周期内で＋電圧保持時間と−電圧保持時間を切り換えて電圧を印加すると、保持時間が短いため欠陥を検出するに十分な電圧変化が得られず、欠陥検出の検出効率が低下する。
【００１８】
ピクセルの電圧変化が駆動パターンの印加電圧の保持時間に依存する欠陥種として、Weak-SD欠陥と呼ばれる場合があるものがある。図７において、ピクセル１２ooに接続されるＴＦＴはWeak-SD欠陥がある例を示している。このWeak-SD欠陥は、ピクセルとソースラインとの間の短絡欠陥（Ｓ−Ｄshort）において、ピクセルの画素電極とソースライン間が抵抗を介して導通状態にある欠陥種であり、抵抗によってリーク電流が小さいためピクセルの電圧降下が小さいため欠陥検出に長い時間を要する。したがって、このようなWeak-SD欠陥は、保持時間が短い場合には欠陥検出が困難である。
【００１９】
Weak-SD欠陥を検出する方法として、保持時間を長くすることが知られている（特許文献２参照）。図９は、長い保持時間によってWeak-SD欠陥を検出する例を説明するための信号パターンを示している。
【００２０】
図９は、本発明の１ゲート周期内における検査信号の信号パターンを示している。図９に示す検査信号の信号パターンでは、例えば、ゲートライン１４（１４ｏ（図８（ａ）のＧo）、１４ｅ（図８（ｂ）のＧe））のオンパルス信号を１ゲート周期に第１のフレームの初期段階で出力し、このときのソースライン１５（１５ｏ（図８（ｃ）のＳo）、１５ｅ（図８（ｄ）のＳe）に印加される電圧（＋１０Ｖ）を、各交差部分のピクセル（画素）１２（１２oo，１２oe，１２eo，１２ee）に、各ＴＦＴ１１（１１oo，１１oe，１１eo，１１ee）を通して印加する。
【００２１】
１ゲート周期（図９の１〜１０で示すフレーム期間）は任意の時間幅とすることができるが、一例として、例えば１６ｍｓｅｃとすることができる。図９の例では、説明の便宜から１ゲート周期を１〜１０の１０個のフレームとし、この全フレームに亘ってピクセル（画素）に＋電圧（＋１０Ｖ）を保持させている。
【００２２】
図９は全フレームに亘ってピクセル（画素）に＋電圧を保持させたときに、ピクセルで検出される信号波形例を示し、図１０はピクセルの電圧状態を示している。
【００２３】
図９（ｆ）は正常ピクセルの場合のピクセル波形を示し、図１０（ａ）はこのときのピクセルの電圧状態を示している。正常ピクセルでは、保持されている＋電圧（１０Ｖ）が検出される。図９（ｇ），（ｈ）は欠陥ピクセルの場合のピクセル波形を示し、図１０（ｂ），（ｃ）はこのときのピクセルの電圧状態を示している。
【００２４】
図９（ｇ）はピクセルの画素電極とソースライン間がショートしたＳＤ欠陥の場合のピクセル波形を示している。このＳＤ欠陥では、ソースラインの電圧（−１４Ｖ）によってピクセル波形電圧は（−１４Ｖ）となる。図１０（ｂ）では、正常ピクセルは（＋１０Ｖ）を示し、ＳＤ欠陥ピクセルは（−１４Ｖ）を示している。
【００２５】
図９（ｈ）はピクセルの画素電極とソースライン間の絶縁不良の欠陥がある場合のピクセル波形を示している。図１０（ｃ）では、正常ピクセルは（＋１０Ｖ）を示し、絶縁不良ピクセルは（＋１０Ｖ）から（−１４Ｖ）の間の電圧を示している。この絶縁不良はWeak-SD欠陥と称され、画素電極とソースライン間が抵抗を有して導通状態にある。
【００２６】
このWeak-SD欠陥のような絶縁不良欠陥では、ソースラインの電圧（−１４Ｖ）の影響によって、ピクセル波形電圧は（＋１０Ｖ）から徐々に（−１４Ｖ）に向かって電圧が降下する。全フレームに亘ってピクセル（画素）に＋電圧を保持させることによって、１ゲート周期の長い時間に亘る電圧変化を検出することによって、ピクセル波形電圧の変化が小さい場合であっても欠陥検出を行う。
【００２７】
上記した、保持時間を長くすることによってWeak-SD欠陥を検出する方法では、検出時間が長くなるという問題がある。
【００２８】
また、ＴＦＴアレイに光照射を行い、ＴＦＴのトランジスタ部のアモルファスシリコンの光起電力効果を利用するものの知られている。この光起電力効果を利用する検出方法では、欠陥ピクセルが正常と判断される場合があるほか、光照射ユニットを別途設置する必要があるため実用に至っていない。
【００２９】
また、本発明の出願人は、Weak-SD欠陥の要因として、ソース側の配線とドレイン側のピクセルとの間の絶縁不良の他に、ソースとドレインとの間に設けられたＴＦＴの内部欠陥があることを見出した。このＴＦＴの内部欠陥を検出する方法は知られていない。
【００３０】
そこで、本発明は前記した従来の問題点を解決し、ＴＦＴアレイのソース・ドレイン間の短絡検出、特に、Weak-SD欠陥と呼ばれる抵抗を介して導通状態にある欠陥を検出することを目的とする。
【００３１】
より詳細には、保持時間を長くすることなく、Weak-SD欠陥を短時間で検出することを目的とする。
【００３２】
また、ＴＦＴの内部欠陥に基づいて発生するWeak-SD欠陥を検出することを目的とする。
【課題を解決するための手段】
【００３３】
本発明は、ＴＦＴ基板のＴＦＴアレイに対して電圧を印加し、電子線照射により得られる二次電子を検出してＴＦＴアレイの欠陥を検出するＴＦＴアレイの欠陥検出において、ＴＦＴのソースおよび／又はゲートへの電圧を印加する電圧パターンにおいて、電圧値および／又は印加時期によってＴＦＴの内部リークによるリーク電流を増加させる特性パラメータに設定する。この特性パラメータの設定によるリーク電流の増加によってピクセルの電圧降下が顕著となり、Weak-SD欠陥の検出が容易となる。
【００３４】
本発明のＴＦＴアレイの欠陥検出は、特性パラメータの設定において電圧値および／又は印加時期を設定することによってＴＦＴの内部リークによるリーク電流を増加させ、増加させたリーク電流によってＴＦＴの内部欠陥を検出する。
【００３５】
特性パラメータはＴＦＴの電気的特性を表すパラメータである。第１の態様では、ゲート・ソース間電圧に対するドレイン電流特性であるＦＥＴの伝達特性においてゲート・ソース間電圧を特性パラメータとし、ゲート・ソース間電圧を設定することによって、欠陥を検出するために測定するリーク電流を増加させる。
【００３６】
また、第２の態様では、ゲートとソース間におけるダイオードの逆方向バイアス時の電圧電流特性において、逆方向バイアス電圧の電圧値と印加時間を特性パラメータとする。第２の態様は第１の形態および第２の形態を含む。第１の形態は逆方向バイアス電圧の印加時間を増大させることによって、欠陥を検出するために測定するリーク電流を増加させ、第２の形態は逆方向バイアス電圧の電圧値を増大させることによって、欠陥を検出するために測定するリーク電流を増加させる。
【００３７】
本発明の第１の態様および第２の態様は、ＴＦＴの電気的特性を特定する特性パラメータを設定することによって欠陥を検出するために測定するリーク電流を増加させることでＴＦＴ欠陥の検出を容易とするという技術的特徴において共通し、特に、ゲート・ソース間電圧を特性パラメータとして設定する技術的特徴を共通して備えるものである。
【００３８】
［本発明のＴＦＴアレイの欠陥検出方法］
本発明の第１の態様によるＴＦＴアレイの欠陥検出方法は、ＴＦＴのソースに印加するソース電圧をＴＦＴのゲートに印加するゲート電圧よりも高電圧に設定してＴＦＴをオフ状態とし、オフ状態中のドレイン電圧の保持期間において、ＴＦＴのゲート・ソース間電圧とドレイン電流との特性において、ソース電圧とゲート電圧との電圧差を、ゲート・ソース間電圧の特性パラメータがゲート・ソース間のしきい値電圧あるいは零電圧に近似する電圧となるように設定する。
【００３９】
ＴＦＴのゲート・ソース間電圧とドレイン電流との特性において、ドレイン電流はゲート・ソース間電圧を特性パラメータとして変化する。本発明の第１の態様は、正常なＴＦＴの特性パラメータと、欠陥を有するＴＦＴの特性パラメータとの相違を利用し、検出対象のＴＦＴのゲート・ソース間電圧を、正常なゲート・ソース間のしきい値電圧（ピンチ・オフ電圧）あるいは零電圧に近似する電圧に設定することによって、ＴＦＴに内部リークがある場合に流れるドレイン電流を内部リークによるリーク電流として検出する。
【００４０】
正常なＴＦＴでは、ＦＥＴの伝達特性において設定した特性パラメータではリーク電流は検出されないが、内部欠陥を有するＴＦＴでは、特性パラメータのゲート・ソース間電圧をしきい値電圧（ピンチ・オフ電圧）あるいは零電圧に近似する電圧に設定することによって、リーク電流が流れる。
【００４１】
リーク電流によってピクセルの電圧降下率を増大させることができるため、ＴＦＴの欠陥を短時間で検出することができる。
【００４２】
なお、ＴＦＴアレイが備える各ＴＦＴのＦＥＴの伝達特性において、各しきい値電圧（ピンチ・オフ電圧）の個体差の偏差が少なく、一つのしきい値で定めることができる場合には、しきい値電圧（ピンチ・オフ電圧）によって特定パラメータであるゲート・ソース間電圧は設定することができる。
【００４３】
また、各しきい値電圧（ピンチ・オフ電圧）の個体差の偏差が大きく、一つのしきい値で定めることができない場合には、ゲート・ソース間電圧差が零電圧によって特定パラメータであるゲート・ソース間電圧を設定することができる。
【００４４】
本発明の第２の態様は、ゲートとソース間におけるダイオードの逆方向バイアス時の電圧電流特性において、逆方向バイアス電圧の電圧値と印加時間を特性パラメータとし、第１の形態は逆方向バイアス電圧の印加時間を増大させ、第２の形態は逆方向バイアス電圧の電圧値を増大させ、欠陥を検出するために測定するリーク電流を増加させる。
【００４５】
本発明の第２の態様において、第１の形態によるＴＦＴアレイの欠陥検出方法は、ＴＦＴのソースに印加するソース電圧をＴＦＴのゲートに印加するゲート電圧よりも高電圧に設定してＴＦＴをオフ状態とし、オフ状態中のドレイン電圧の保持期間前において、ソース電圧の印加により前記ＴＦＴのゲート・ソース間電圧の特性パラメータを逆バイアスに設定し、ソース電圧の印加期間の延長によって逆方向バイアス状態の保持期間を延長させ、ＴＦＴの内部リークによるリーク電流を増加させる。
【００４６】
また、第２の形態によるＴＦＴアレイの欠陥検出方法は、ＴＦＴのソースに印加するソース電圧をＴＦＴのゲートに印加するゲート電圧よりも高電圧に設定してＴＦＴをオフ状態とし、オフ状態中のドレイン電圧の保持期間前において、ソース電圧とゲート電圧との電圧差によりゲート・ソース間電圧の特性パラメータを逆方向バイアスに設定し、逆方向バイアスの電圧を降伏電圧の範囲内で増大させ、ＴＦＴの内部リークによるリーク電流を増加させる。
【００４７】
さらに、第２の形態において、オフ状態のドレイン電圧の保持期間前におけるソース電圧の印加時期において、ソース電圧の増加および／又はゲート電圧の低下によって、逆方向バイアスの電圧を増加させる。
【００４８】
ＴＦＴにおいて、ゲート・ソース間におけるダイオード特性において、ゲート電圧をソース電圧よりも低くすることによって逆方向バイアスが設定される。
【００４９】
この逆方向バイアスでは、ゲート・ソース間電圧の印加時間に応じて逆方向電流であるリーク電流の総電流量が増大し、また、ゲート・ソース間電圧が大きいほど逆方向電流であるリーク電流が増大する。
【００５０】
本発明の第２の態様において、第１の形態では逆方向バイアスの印加時間を長くすることでリーク電流を増大させ、第２の形態では逆方向バイアスの電圧差を大きくすることでリーク電流を増大させる。
【００５１】
［本発明のＴＦＴアレイの欠陥検出装置］
本発明のＴＦＴアレイの欠陥検出装置は、ＴＦＴ基板のＴＦＴアレイに対して電圧を印加し、電圧印加による電圧状態を電子線照射により得られる二次電子によって検出し、ＴＦＴアレイの欠陥を検査するＴＦＴアレイの欠陥検出装置において、ＴＦＴ基板に電子線を照射する電子線源と、ＴＦＴ基板から放出される二次電子を検出する検出器と、ＴＦＴ基板のＴＦＴアレイに印加する検査信号を生成する検査信号生成部と、検出器の検出信号に基づいてＴＦＴアレイの欠陥を検出する欠陥検出部とを備える。
【００５２】
検査信号生成部は、ＴＦＴのソースおよび／又はゲートに印加する電圧において、印加電圧の電圧値および／又は印加時期をパターンパラメータとする電圧パターンを有する検査信号を生成する。検査信号は、ＴＦＴにおいてＴＦＴの内部リークによるリーク電流を増加させる特性パラメータに設定する。
【００５３】
欠陥検出部は、検出信号の印加によってピクセルに保持された保持電圧に基づいて、増加したリーク電流によるピクセルの電圧降下を検出することによってＴＦＴアレイの欠陥検出を行う。
【００５４】
本発明のＴＦＴアレイの欠陥検出装置は、検出方法と同様に、電圧値および／又は印加時期による特性パラメータの設定において、第１の態様では、ゲート・ソース間電圧に対するドレイン電流特性であるＦＥＴの伝達特性においてゲート・ソース間電圧を特性パラメータとし、ゲート・ソース間電圧を設定することによって、欠陥を検出するために測定するリーク電流を増加させ、第２の態様では、ゲートとソース間におけるダイオードの逆方向バイアス時の電圧電流特性において、逆方向バイアス電圧の電圧値と印加時間を特性パラメータとする。
【００５５】
第２の態様において、第１の形態では逆方向バイアス電圧の印加時間を増大させることによって、欠陥を検出するために測定するリーク電流を増加させ、第２の形態では逆方向バイアス電圧の電圧値を増大させることによって、欠陥を検出するために測定するリーク電流を増加させる。
【００５６】
第１の態様および第２の態様は、ＴＦＴの電気的特性を特定する特性パラメータを設定することによって欠陥を検出するために測定するリーク電流を増加させることでＴＦＴ欠陥の検出を容易とするという技術的特徴において共通し、特に、ゲート・ソース間電圧を特性パラメータとして設定する技術的特徴を共通して備えるものである。
【００５７】
本発明の第１の態様によるＴＦＴアレイの欠陥検出装置において、電圧パターンは、ＴＦＴのソースに印加するソース電圧を前記ＴＦＴのゲートに印加するゲート電圧よりも高電圧に設定してＴＦＴをオフ状態とし、オフ状態中のドレイン電圧の保持期間において、ソース電圧と前記ゲート電圧との電圧差を、ＴＦＴのゲート・ソース間電圧とドレイン電流との特性において、ゲート・ソース間電圧の特性パラメータがゲート・ソース間のしきい値電圧あるいは零電圧に近似する電圧となるように設定する。
【００５８】
第１の態様において、電圧パターンは、ＴＦＴのオフ状態中のドレイン電圧の保持期間において、ソース電圧を、ゲート電圧よりも高く、かつゲート電圧に近似した電圧に設定する電圧設定し、あるいは、ソース電圧よりも低く、かつソース電圧に近似した電圧に設定するように電圧設定し、ゲート・ソース間電圧の特性パラメータをゲート・ソース間のしきい値電圧あるいは零電圧に近似する電圧となるように設定する。
【００５９】
第２の態様において、電圧パターンは、ＴＦＴのソースに印加するソース電圧をＴＦＴのゲートに印加するゲート電圧よりも高電圧に設定してＴＦＴをオフ状態とし、オフ状態中のドレイン電圧の保持期間前において、ソース電圧と前記ゲート電圧との電圧差によりゲート・ソース間電圧の特性パラメータを逆方向バイアスに設定し、逆方向バイアスの電圧を降伏電圧以内の範囲で増加させ、ＴＦＴの内部リークによるリーク電流を増加させる。
【００６０】
第２の態様のＴＦＴアレイの欠陥検出装置において、第１の形態の電圧パターンは、ＴＦＴのソースに印加するソース電圧をＴＦＴのゲートに印加するゲート電圧よりも高電圧に設定してＴＦＴをオフ状態とし、オフ状態中のドレイン電圧の保持期間前において、ソース電圧の印加によりＴＦＴのゲート・ソース間電圧の特性パラメータを逆バイアスに設定し、ソース電圧の印加期間の延長によって前記逆方向バイアス状態の保持期間を延長させ、ＴＦＴの内部リークによるリーク電流を増加させる。
【００６１】
本発明の第２の態様のＴＦＴアレイの欠陥検出装置において、第２の形態の電圧パターンは、オフ状態のドレイン電圧の保持期間前におけるソース電圧の印加時期において、ソース電圧の増加および／又は前記ゲート電圧の低下によって、逆方向バイアスの電圧を増加させる。
【発明の効果】
【００６２】
以上説明したように、本発明のＴＦＴアレイの欠陥検出方法およびＴＦＴアレイの欠陥検出装置によれば、ＴＦＴのソースおよび／又はゲートに印加する電圧値や印加時期によってＴＦＴの内部リークによるリーク電流を増加させる特性パラメータに設定し、この設定によってリーク電流を増加させることによってピクセルの電圧降下を顕著として検出を容易とすることによって、Weak-SD欠陥と呼ばれる抵抗を介して導通状態にある欠陥を、保持時間を長くすることなく検出することができ、また、ＴＦＴの内部欠陥に基づいて発生するWeak-SD欠陥を検出することができる。
【図面の簡単な説明】
【００６３】
【図１】本発明のＴＦＴアレイの欠陥検出装置の概略図である。
【図２】本発明のＴＦＴアレイの欠陥検出の第１の態様を説明するための図である。
【図３】本発明のＴＦＴアレイの欠陥検出の第１の態様を説明するための図である。
【図４】本発明のＴＦＴアレイの欠陥検出の第２の態様の第１の形態を説明するための図である。
【図５】本発明のＴＦＴアレイの欠陥検出の第２の態様の第１の形態を説明するための図である。
【図６】本発明のＴＦＴアレイの欠陥検出の第２の態様の第２の形態を説明するための図である。
【図７】ＴＦＴアレイを構成する各要素部分で生じる欠陥を説明するための図である。
【図８】ピクセルの電圧状態を示す図である。
【図９】Weak-SD欠陥を検出する従来例を説明するための信号パターンの図である。
【図１０】ピクセルの電圧状態を示す図である。
【発明を実施するための形態】
【００６４】
以下、本発明の実施の形態について、図を参照しながら詳細に説明する。以下、本発明のＴＦＴアレイの欠陥検出装置の構成例について図１を用いて説明し、本発明のＴＦＴアレイの欠陥検出の各態様について図２〜図６を用いて説明する。
【００６５】
図２，３を用いて本発明の第１の態様を説明し、図４〜図６を用いて本発明の第２の態様を説明する。第２の態様については、第１の形態を図４，５を用いて説明し、第２の形態を図６を用いて説明する。
【００６６】
以下、本発明の実施の形態について、図を参照しながら詳細に説明する。
【００６７】
図１は、本発明のＴＦＴアレイの欠陥検出装置の概略図である。
ＴＦＴアレイの欠陥検出装置１は、ＴＦＴ基板１０にアレイ欠陥検出用の検査信号を生成する検査信号生成部４と、検査信号生成部４で生成した検査信号をＴＦＴ基板１０に印加するプローバ８と、ＴＦＴ基板の電圧印加状態を検出する機構（２，３，５）と、検出信号に基づいてＴＦＴアレイの欠陥を検出する欠陥検出部６を備える。
【００６８】
プローバ８は、プローブピン（図示していない）が設けられたプローバフレームを備える。プローバ８は、ＴＦＴ基板１０上に載置する等によってプローブピンをＴＦＴ基板１０上に形成した電極に接触させ、ＴＦＴアレイに検査信号を印加する。
【００６９】
ＴＦＴ基板の電圧印加状態を検出する機構は種々の構成とすることができる。図１に示す構成は、電子線による検出構成であり、ＴＦＴ基板１０上に電子線を照射する電子線源２、照射された電子線によってＴＦＴ基板１０から放出される二次電子を検出する二次電子検出器３、二次電子検出器３の検出信号を信号処理してＴＦＴ基板１０上の電位状態を検出する信号処理部５等を備える。
【００７０】
電子線が照射されたＴＦＴアレイは、印加された検査信号の電圧に応じた二次電子を放出するため、この二次電子を検出することによって、ＴＦＴアレイの電位状態を検出することができる。
【００７１】
欠陥検出部６は、信号処理部５で取得したＴＦＴアレイの電位状態に基づいて、正常状態における電位状態と比較することによってＴＦＴアレイの欠陥を検出する。
【００７２】
なお、ここでは、ＴＦＴ基板の電圧印加状態を検出する機構（２，３，５）を用いてＴＦＴアレイの欠陥を検出する構成例を示しているが、ＴＦＴ基板がＴＦＴアレイのみを備える段階の場合には、検査信号を印加する治具に液晶層や対向電極を設けることで一時的に液晶表示装置を構成して、上記のようにして欠陥検査を行っても良い。
【００７３】
検査信号生成部４は、ＴＦＴ基板１０上に形成されるＴＦＴアレイを駆動する検査信号の電圧パターンを生成する。この電圧パターンは、ＴＦＴ欠陥によるリーク電流を増加させるようなＴＦＴの電気的特性の特性パラメータを設定するものである。
【００７４】
本発明の第１の態様では、ゲート・ソース間電圧に対するドレイン電流特性であるＦＥＴの伝達特性においてゲート・ソース間電圧を特性パラメータとし、ゲート・ソース間電圧を設定することによって、欠陥を検出するために測定するリーク電流を増加させる電圧パターンを生成する。
【００７５】
本発明の第２の態様では、ゲートとソース間におけるダイオードの逆方向バイアス時の電圧電流特性において、逆方向バイアス電圧の電圧値と印加時間を特性パラメータとし、第１の形態では逆方向バイアス電圧の印加時間を増大させることによって、欠陥を検出するために測定するリーク電流を増加させ電圧パターンを生成し、第２の形態では逆方向バイアス電圧の電圧値を増大させることによって、欠陥を検出するために測定するリーク電流を増加させる電圧パターンを生成する。
【００７６】
走査制御部９は、ＴＦＴ基板１０上のＴＦＴアレイにおいて電子線を走査させるために、ステージ７や電子線源２を制御する。ステージ７は、載置するＴＦＴ基板１０をＸＹ方向に移動し、また、電子線源２はＴＦＴ基板１０に照射する電子線をＸＹ方向に振ることで、電子線の照射位置を移動させる。電子線の照射位置が検出位置となる。
【００７７】
なお、上記したＴＦＴアレイの欠陥検出装置の構成は一例であり、この構成に限られるものではない。
【００７８】
[本発明の第１の態様]
本発明のＴＦＴアレイの欠陥検出の第１の態様について図２，３を用いて説明する。
本発明の第１の態様は、特性パラメータの設定において電圧値および／又は印加時期を設定することによってＴＦＴの内部リークによるリーク電流を増加させることで行うＴＦＴの内部欠陥検出において、特性パラメータとしてＴＦＴの電気的特性を表すパラメータを用い、ゲート・ソース間電圧に対するドレイン電流特性であるＦＥＴの伝達特性においてゲート・ソース間電圧を特性パラメータとし、ゲート・ソース間電圧を設定することによって、欠陥を検出するために測定するリーク電流を増加させる。
【００７９】
図２（ａ），（ｂ）は、ＴＦＴに印加する電圧パターンのソース電圧およびゲート電圧を表し、図２（ｃ）はゲート・ソース間電圧（Ｖgs）を表している。また、図２（ｄ）はＦＥＴの伝達特性を表す特性図であり、横軸をゲート・ソース間電圧Ｖgsとし、縦軸をドレイン電流Ｉdとしている。なお、電圧パターンはＴＦＴのドレインを通して画素電極に正の電圧＋Ｖsを印加する場合を示している。
【００８０】
電圧パターンは、ゲート電圧を＋Ｖgとしてゲートをオン状態とするとともにソース電圧を＋Ｖとして画素電極に正の電圧＋Ｖsを印加する期間（図中の符号Ａで示す）と、ソース電圧を＋Ｖとしたままでゲート電圧−Ｖgとしてゲートをオフ状態とする期間（図中の符号Ｂで示す）と、ソース電圧を−Ｖとしゲート電圧−Ｖgとする期間（図中の符号Ｃで示す）を含む。
【００８１】
期間Ｃは、ゲート電圧−Ｖgを印加することによってゲートをオフ状態とし、画素電極を印加された電圧に保持する。ＴＦＴに内部欠陥等によるWeak−SD欠陥がある場合には、ソースとドレイン間は大きな抵抗値で短絡した状態にあるため、期間Ｃにおいて、ＴＦＴを介してリーク電流が流れ、画素電極の電圧が降下する。この画素電極の電圧降下を検出することによってWeak−SD欠陥を検出することができる。
【００８２】
本発明の第１の態様は、この期間Ｃにおいて、ソース電圧−Ｖsをゲート電圧−Ｖgよりも低電圧としてゲートをオフ状態とすると共に、ソース電圧−Ｖsをゲート電圧−Ｖgに近づけることによって、あるいは、ソース電圧−Ｖsとゲート電圧−Ｖgの差分をしきい値電圧Ｖgs（th）に近づけることによってリーク電流を増加させ、リーク電流を増加させることによって画素電極の電圧降下を速め、Weak−SD欠陥の検出時間を短縮する。なお、しきい値電圧Ｖgs（th）は、ピンチオフ電圧に相当する。
【００８３】
図２（ａ）、（ｃ）において、期間Ｃ中のＣ１はソース電圧−Ｖsが高い電圧−Ｖshである場合を示し、期間Ｃ中のＣ２はソース電圧−Ｖsがゲート電圧−Ｖgに近い場合を示している。
【００８４】
図２（ｄ）に示すＦＥＴの伝達特性において、符号Ａ，Ｂ，Ｃ１,Ｃ２は、前記した各期間Ａ，Ｂ，Ｃにおける動作点を示している。期間Ａでは、ゲート・ソース間電圧Ｖgsはしきい値電圧Ｖgs（th）より大きいため（図２（ｃ）中のＡ）、ゲート・ソース間電圧Ｖgsに対応したドレイン電流Ｉdが流れ、画素電極はドレイン電流Ｉdによって充電されソース電圧に応じた所定電圧となる。
【００８５】
期間Ｂでは、ゲート・ソース間電圧Ｖgsはしきい値電圧Ｖgs（th）より小さいため（図２（ｃ）中のＢ）、ＴＦＴはオフ状態となる。
【００８６】
期間Ｃの電圧保持期間では、通常、ＴＦＴをオフ状態とするために、ソース電圧−Ｖsをゲート電圧−Ｖgよりも十分に大きくしてゲート・ソース間電圧Ｖgsをしきい値電圧Ｖgs（th）より小さくなるように設定する（図２（ｃ）中のＣ１）。
【００８７】
本発明の第１の態様では、ＴＦＴの伝達特性のしきい値電圧Ｖgs（th）の変動によってＴＦＴの内部欠陥を検出する。ＴＦＴの伝達特性において、しきい値電圧Ｖgs（th）が設定されたゲート・ソース間電圧Ｖgsよりも大きい場合には、ＴＦＴはオフ状態にあるためドレイン電流Ｉdは流れない。一方、しきい値電圧Ｖgs（th）が変動して、設定されたゲート・ソース間電圧Ｖgsよりも小さくなった場合には、ドレイン電流Ｉdが流れる。図２（ｄ）において、符号Ｃ１はしきい値電圧Ｖgs（th）がゲート・ソース間電圧Ｖgsよりも十分に大きい場合を示しており、しきい値電圧Ｖgs（th）の変動幅が大きいときにドレイン電流が流れる。
【００８８】
しきい値電圧Ｖgs（th）の変動による電流は、ゲート・ソース間電圧Ｖgsとしきい値電圧Ｖgs（th）との差が小さいほど電流が流れ易くなる。図２（ｄ）において、符号Ｃ２はソース電圧−Ｖsがゲート電圧−Ｖgに近い場合のゲート・ソース間電圧Ｖgsを示している。また、図２（ｄ）において、破線はしきい値電圧Ｖgs（th）の変動したときの伝達特性を示している。
【００８９】
本発明の第１の態様は、ゲート・ソース間電圧Ｖgsをしきい値電圧Ｖgs（th）に近づけることによって、しきい値電圧Ｖgs（th）の変動による電流検出を容易とする。
【００９０】
また、ＴＦＴの特性のばらつきによってしきい値電圧Ｖgs（th）を特定することが困難である場合には、ゲート電圧とソース電圧の電圧差が零となるように、ゲート電圧およびソース電圧を設定することによって、しきい値電圧Ｖgs（th）の変動による電流検出を容易とすることもできる。ゲート電圧とソース電圧の電圧差はゲート・ソース間電圧Ｖgsであることから、上記した電圧設定は、ゲート・ソース間電圧Ｖgsを零に近づける場合と同様である。
【００９１】
本発明の第１の態様では、ゲート電圧とソース電圧の何れか一方の電圧を他方の電圧に近づくように設定することによって、ゲート電圧とソース電圧の電圧差を零とすることができる。
【００９２】
図３は本発明の第１の態様の電圧パターン例を示している。図３（ａ），（ｂ）は、ソース電圧をゲート電圧に近づける例であり、図３（ｃ），（ｄ）は、ゲート電圧をソース電圧に近づける例である。
【００９３】
図３（ａ）に示すソース電圧は、ＴＦＴをオフ状態とした電圧保持期間において、ソース電圧−Ｖsを図３（ｂ）に示すゲート電圧−Ｖｇよりも高電圧とした状態で、ゲート電圧−Ｖｇに近い電圧に設定する例である。
【００９４】
また、図３（ｄ）に示すソース電圧は、ＴＦＴをオフ状態とした電圧保持期間において、ゲート電圧−Ｖｇをソース電圧−Ｖsよりも低電圧とした状態で近い電圧に設定する例である。
【００９５】
[本発明の第２の態様]
本発明のＴＦＴアレイの欠陥検出の第２の態様について図４〜６を用いて説明する。
本発明の第２の態様は、ゲートとソース間におけるダイオードの逆方向バイアス時の電圧電流特性において、逆方向バイアス電圧の電圧値と印加時間を特性パラメータとし、特性パラメータの設定によって欠陥を検出するために測定するリーク電流を増加させる。
【００９６】
ＴＦＴのゲート・ソース間におけるダイオード特性において、ゲート電圧をソース電圧よりも低くすることによって逆方向バイアスが設定される。逆方向バイアスでは、ゲート・ソース間電圧の印加時間に応じて逆方向電流であるリーク電流の総電流量が増大し、また、ゲート・ソース間電圧が大きいほど逆方向電流であるリーク電流が増大する。
【００９７】
第１の形態では逆方向バイアスの印加時間を長くすることでリーク電流を増大させ、第２の形態では逆方向バイアスの電圧差を大きくすることでリーク電流を増大させる。
【００９８】
[第１の形態]
第１の形態によるＴＦＴアレイの欠陥検出は、ＴＦＴのソースに印加するソース電圧をＴＦＴのゲートに印加するゲート電圧よりも高電圧に設定してＴＦＴをオフ状態とし、オフ状態中のドレイン電圧の保持期間前において、ソース電圧の印加によりＴＦＴのゲート・ソース間電圧の特性パラメータを逆バイアスに設定し、ソース電圧の印加期間の延長によって逆方向バイアス状態の保持期間を延長させ、ＴＦＴの内部リークによるリーク電流を増加させる。
【００９９】
図４（ａ），（ｂ）は、ＴＦＴに印加する電圧パターンのソース電圧およびゲート電圧を表し、図４（ｃ）はゲート・ソース間電圧（Ｖgs）を表し、図４（ｄ）はドレイン電圧を表している。また、図４（ｅ）はＦＥＴのゲート・ソース間にダイオード特性を表す特性図であり、横軸をゲート・ソース間電圧Ｖgsとし、縦軸をゲート電流Ｉｇ電流としている。なお、電圧パターンはＴＦＴのドレインを通して画素電極に正の電圧＋Ｖsを印加する場合を示している。
【０１００】
電圧パターンは、ゲート電圧を＋Ｖgとしてゲートをオン状態とするとともにソース電圧を＋Ｖとして画素電極に正の電圧＋Ｖsを印加する期間（図中の符号ａで示す）と、ソース電圧を＋Ｖとしたままでゲート電圧−Ｖgとしてゲートをオフ状態とする期間（図中の符号ｂで示す）と、ソース電圧を−Ｖとしゲート電圧−Ｖgとする期間（図中の符号ｃで示す）を含む。
【０１０１】
期間ｂ，ｃは、ゲート電圧−Ｖgを印加することによってゲートをオフ状態とし、画素電極を印加された電圧に保持する。ＴＦＴに内部欠陥等によるWeak−SD欠陥がある場合には、ソースとドレイン間は大きな抵抗値で短絡した状態にあり、期間ｂ，ｃにおいて、ＴＦＴを介してリーク電流が流れ、画素電極の電圧が降下する。この画素電極の電圧降下を検出することによってWeak−SD欠陥を検出することができる。
【０１０２】
期間ｂ，ｃでは、図４（ｃ）に示すように、ＴＦＴのゲート・ソース間に逆方向バイアスが印加される。ダイオード特性は、図４（ｅ）に示すように、Ｖs＜Ｖgとする順方向バイアスの電圧を印加した場合には順方向に電流が流れる。電圧パターンの期間ａはこの順方向バイアスの場合を示している。
【０１０３】
一方、ダイオード特性において、Ｖs＞Ｖgとする逆方向バイアスの電圧を印加した場合には逆方向電流となる。電圧パターンの期間ｂ，ｃはこの逆方向バイアスの場合を示している。期間ｂに印加される電圧は、期間ｃに印加される電圧よりも逆方向に大きい電圧を印加する。
【０１０４】
図４（ｅ）に示すように、ダイオード特性の逆方向電流は、逆方向バイアスの電圧が大きいほど増加し、さらに大きな逆方向電圧が印加されて降伏電圧を超えるとブレークダウンする。
【０１０５】
本発明の第１の形態は、逆方向バイアスの期間ｂ，ｃの内、大きな逆方向バイアスを印加する期間ｂの時間幅を長く設定することによってリーク電流を増加させ、リーク電流を増加させることによって画素電極の電圧降下を速め、Weak−SD欠陥の検出時間を短縮する。
【０１０６】
図４（ｅ）において、符号ｂは逆方向バイアスの期間ｂにおける動作点を示し、符号ｃは逆方向バイアスの期間ｃにおける動作点を示している。
【０１０７】
動作点ｂの逆方向電流は動作点ｃの逆方向電流よりも大きいため、期間ｂの時間幅を期間ｃの時間幅よりも長く設定することによって、逆方向電流によるリーク電流の総量が大きくなる。これによって、画素電極の電圧降下の降下率を大きくし、画素電極の電圧状態によって検出するWeak−SD欠陥の検出時間を短縮することができる。
【０１０８】
図４（ｄ）に示すドレイン電圧は画素電極の電圧の降下状態を示し、期間ｂにおけるリーク電流による電圧降下を示している。図４（ｆ）〜（ｈ）は、電圧パターンの各期間ａ，ｂ，ｃにおけるＴＦＴの状態を模式的に示している。
【０１０９】
図４（ｆ）は、ゲート電圧を＋Ｖｇ(＝＋20V)、ソース電圧を＋Ｖs(＝＋10V)とした期間ａの場合を示している。ゲート・ソース間電圧Ｖgsは＋10Vとなり、ＴＦＴはオン状態となる。図４（ｇ）は、ゲート電圧を−Ｖｇ(＝−15V)、ソース電圧を＋Ｖs(＝＋10V)とした期間ｂの場合を示している。ゲート・ソース間電圧Ｖgsは-25Vとなり、ＴＦＴはオフ状態となる。
【０１１０】
また、図４（ｈ）は、ゲート電圧を−Ｖｇ(＝−15V)、ソース電圧を−Ｖs(＝−10V)とした期間ｃの場合を示している。ゲート・ソース間電圧Ｖgsは-5Vとなり、ＴＦＴはオフ状態となる。
【０１１１】
期間ｂのゲート・ソース間には-25Vの逆方向バイアスが印加され、期間ｃのゲート・ソース間には-5Vの逆方向バイアスが印加される。この逆方向バイアスによって、期間ｂでは期間ｃよりも大きな逆方向電流によるリーク電流が流れる。
【０１１２】
第１の形態は、逆方向バイアス印加時において、大きな逆方向電圧を印加する期間ｂの時間幅を長く設定することによってリーク電流を増加させ、リーク電流の増加によって画素電極の電圧降下を速め、Weak−SD欠陥の検出時間を短縮する。
【０１１３】
図５は本発明の第２の態様の第１の形態の電圧パターン例を示している。図５（ａ）〜（ｃ）は第１の形態による電圧パターンを示し、図５（ｄ）〜（ｆ）は従来の電圧パターン例を示している。
【０１１４】
第１の形態の電圧パターンのソース電圧（図５（ａ））と従来の電圧パターンのソース電圧（図５（ｄ））とを比較すると、第１の形態による期間ｂの時間幅Ｔ１は従来の期間ｂの時間幅Ｔ２よりも長く設定される。この期間ｂの時間幅の設定によって、第１の形態のドレイン電圧（図５（ｃ））は、従来のドレイン電圧（図（５ｆ））よりも速く電圧降下する。
【０１１５】
[第２の形態] 
また、第２の形態によるＴＦＴアレイの欠陥検出は、ＴＦＴのソースに印加するソース電圧をＴＦＴのゲートに印加するゲート電圧よりも高電圧に設定してＴＦＴをオフ状態とし、オフ状態中のドレイン電圧の保持期間前において、ソース電圧とゲート電圧との電圧差によりゲート・ソース間電圧の特性パラメータを逆方向バイアスに設定し、逆方向バイアスの電圧を降伏電圧の範囲内で増大させ、ＴＦＴの内部リークによるリーク電流を増加させる。
【０１１６】
図６（ａ）〜（ｄ）は、ＴＦＴに印加する電圧パターンのソース電圧およびゲート電圧を表し、図６（ｅ）はゲート・ソース間電圧（Ｖgs）を表し、図６（ｆ）はドレイン電圧を表している。また、図６（ｇ）はＦＥＴのゲート・ソース間にダイオード特性を表す特性図であり、横軸をゲート・ソース間電圧Ｖgsとし、縦軸をゲート電流Ｉｇ電流としている。なお、電圧パターンはＴＦＴのドレインを通して画素電極に正の電圧＋Ｖsを印加する場合を示している。
【０１１７】
電圧パターンは、ゲート電圧を＋Ｖgとしてゲートをオン状態とするとともにソース電圧を＋Ｖとして画素電極に正の電圧＋Ｖsを印加する期間（図中の符号ａで示す）と、ソース電圧を＋Ｖとしたままでゲート電圧−Ｖgとしてゲートをオフ状態とする期間（図中の符号ｂで示す）と、ソース電圧を−Ｖとしゲート電圧−Ｖgとする期間（図中の符号ｃで示す）を含む。
【０１１８】
期間ｂ，ｃは、ゲート電圧−Ｖgを印加することによってゲートをオフ状態とし、画素電極を印加された電圧に保持する。ＴＦＴに内部欠陥等によるWeak−SD欠陥がある場合には、ソースとドレイン間は大きな抵抗値で短絡した状態にあり、期間ｂ，ｃにおいて、ＴＦＴを介してリーク電流が流れ、画素電極の電圧が降下する。この画素電極の電圧降下を検出することによってWeak−SD欠陥を検出することができる。
【０１１９】
期間ｂ，ｃでは、図６（ｅ）に示すように、ＴＦＴのゲート・ソース間に逆方向バイアスが印加される。ダイオード特性は、図６（ｇ）に示すように、Ｖs＜Ｖgとする順方向バイアスの電圧を印加した場合には順方向に電流が流れる。電圧パターンの期間ａはこの順方向バイアスの場合を示している。
【０１２０】
一方、ダイオード特性において、Ｖs＞Ｖgとする逆方向バイアスの電圧を印加した場合には逆方向電流となる。電圧パターンの期間ｂ，ｃはこの逆方向バイアスの場合を示している。期間ｂに印加される電圧は、期間ｃに印加される電圧よりも逆方向に大きい電圧を印加する。
【０１２１】
図６（ｇ）に示すように、ダイオード特性の逆方向電流は、逆方向バイアスの電圧が大きいほど増加し、さらに大きな逆方向電圧が印加されて降伏電圧を超えるとブレークダウンする。
【０１２２】
本発明の第２の形態は、逆方向バイアスの期間ｂ，ｃの内、逆方向バイアスを印加する期間ｂにおける逆方向電圧を大きく設定することによってリーク電流を増加させ、リーク電流を増加させることによって画素電極の電圧降下を速め、Weak−SD欠陥の検出時間を短縮する。
【０１２３】
図６（ｇ）において、符号ｂは逆方向バイアスの期間ｂにおける動作点を示し、符号ｃは逆方向バイアスの期間ｃにおける動作点を示している。
【０１２４】
逆方向電圧を大きく設定することによって、逆方向電流によるリーク電流の総量が大きくなる。これによって、画素電極の電圧降下の降下率を大きくし、画素電極の電圧状態によって検出するWeak−SD欠陥の検出時間を短縮することができる。
【０１２５】
期間ｂにおける逆方向電圧の設定は、ゲート電圧に負方向に大きな−Ｖgを設定する形態、ソース電圧に正方向に大きな＋Ｖsを大きく設定する形態、あるいは、ソース電圧に正方向に大きな＋Ｖsを大きく設定するとともに、ゲート電圧に負方向に大きな−Ｖgを設定する形態によって行うことができる。
【０１２６】
図６（ａ），（ｂ）に示す電圧パターンは、ゲート電圧に負方向に大きな−Ｖgを設定する例を示し、図６（ｃ），（ｄ）に示す電圧パターンは、ソース電圧に正方向に大きな＋Ｖsを大きく設定する例を示している。図６（ｆ）に示すドレイン電圧は画素電極の電圧の降下状態を示し、期間ｂにおけるリーク電流による電圧降下を示している。
【０１２７】
図６（ｈ）〜（ｊ）は、電圧パターンの各期間ａ，ｂ，ｃにおけるＴＦＴの状態を模式的に示している。
【０１２８】
図６（ｈ）は、ゲート電圧を＋Ｖｇ(＝＋20V)、ソース電圧を＋Ｖs(＝＋10V)とした期間ａの場合を示している。ゲート・ソース間電圧Ｖgsは＋10Vとなり、ＴＦＴはオン状態となる。図６（ｉ）は、ゲート電圧を−Ｖｇ(＝−20V又は−15V)、ソース電圧を＋Ｖs(＝＋10V又は＋15V)とした期間ｂの場合を示している。ゲート・ソース間電圧Ｖgsは-30Vとなり、ＴＦＴはオフ状態となる。
【０１２９】
また、図６（ｊ）は、ゲート電圧を−Ｖｇ(＝−15V)、ソース電圧を−Ｖs(＝−10V)とした期間ｃの場合を示している。ゲート・ソース間電圧Ｖgsは-5Vとなり、ＴＦＴはオフ状態となる。
【０１３０】
期間ｂのゲート・ソース間には-30Vの逆方向バイアスが印加される。この逆方向バイアスの電圧を大きくすることによって、期間ｂにおいて大きな逆方向電流によるリーク電流が流れる。
【０１３１】
第２の形態は、逆方向バイアス印加時において、期間ｂに印加する逆方向電圧を大きく設定することによってリーク電流を増加させ、リーク電流の増加によって画素電極の電圧降下を速め、Weak−SD欠陥の検出時間を短縮する。
【０１３２】
なお、本発明は前記各実施の形態に限定されるものではない。本発明の趣旨に基づいて種々変形することが可能であり、これらを本発明の範囲から排除するものではない。
【産業上の利用可能性】
【０１３３】
本発明は、液晶製造装置におけるＴＦＴアレイ検査工程の他、有機ＥＬや種々の半導体基板が備えるＴＦＴアレイの欠陥検査に適用することができる。
【符号の説明】
【０１３４】
１…アレイの欠陥検出装置
２…電子線源
３…二次電子検出器
４…検査信号生成部
５…信号処理部
６…欠陥検出部
７…ステージ
８…プローバ
９…走査制御部
１０…基板
１１Ａ…エリア
１２…ピクセル
１３…付加容量（Ｃｓ）
１４…ゲートライン
１５…ソースライン
１６…Ｃｓライン
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１】
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