(57)【特許請求の範囲】
【請求項１】
第１乃至第Ｍの機能ブロックがひとつのチップ上に集積された半導体集積回路装置であって、
前記第１乃至第Ｍの機能ブロックは、それぞれ電源遮断スイッチを備え、
前記電源遮断スイッチは、電源スイッチコントローラによりそれぞれ独立して制御されることで、前記第１乃至第Ｍの機能ブロックは独立して電源遮断の制御が可能で、
前記第１乃至第Ｍの機能ブロックはそれぞれ電源遮断の優先度が付与されることで階層化され、前記第１乃至第Ｍの機能ブロックのうち、下位の階層にある機能ブロックと、前記下位の階層にある機能ブロックの上位の階層にある機能ブロックとの間において、前記下位の階層の機能ブロックが電源遮断されない場合、前記上位の階層の機能ブロックは電源遮断されないよう前記電源スイッチコントローラが制御を行うものであり、
さらに、前記第１乃至第Ｍの機能ブロックに含まれる論理回路を構成する第１のＭＩＳＦＥＴのゲート絶縁膜厚よりも厚い第２のゲート絶縁膜厚で前記電源遮断スイッチ及び前記電源スイッチコントローラは構成され、
前記電源スイッチコントローラは、前記電源遮断スイッチの駆動制御を、複数の駆動ドライバを切り替えて制御を実施し、電源スイッチの制御信号の、前記電源スイッチコントローラからの遠端側の電圧レベルをモニタすることで、前記電源スイッチの駆動ドライバサイズを切り替え制御を実施する半導体集積回路装置。
【請求項２】
請求項１記載の半導体集積回路装置において、
前記電源スイッチコントローラは、前記第１乃至第Ｍの機能ブロックの内部にそれぞれ配置される半導体集積回路装置。
【請求項３】
請求項１記載の半導体集積回路装置において、
電源遮断が行われない領域を更に有し、
前記電源スイッチコントローラは、前記電源遮断の行われない領域に配置される半導体集積回路装置。
【請求項４】
請求項１記載の半導体集積回路装置において、
前記第１乃至第Ｍの機能ブロックに含まれる論理回路を構成する第１のＭＩＳＦＥＴのゲート絶縁膜厚よりも厚い第２のゲート絶縁膜厚で前記電源遮断スイッチ及び前記電源スイッチコントローラは構成され、
前記電源遮断スイッチは第１の電源スイッチと、前記第１の電源スイッチより大きな第２の電源スイッチとを有し、
前記電源スイッチコントローラは、前記第１の電源スイッチを始めにオンし、その後、前記第２の電源スイッチをオンする半導体集積回路装置。
【請求項５】
請求項４記載の半導体集積回路装置において、
前記電源スイッチコントローラは仮想電源線が動作可能電圧レベルに達したか否かを検出する手段を有し、その手段として前記仮想電源線の電圧レベルを検出するセンサ回路を設け、この電圧レベルがあらかじめ設定された電圧値であることを検出して、前記第１の電源スイッチと前記第２の電源スイッチの切り替え制御を実施する半導体集積回路装置。
【請求項６】
請求項４記載の半導体集積回路装置において、
前記電源スイッチコントローラは電源スイッチのオン・オフ状態を検出するためにさらに電圧センサ回路を設け、特に、その電圧センサ回路は、前記電源スイッチを構成する第２のゲート絶縁膜厚のＭＩＳＦＥＴのゲート信号の電圧レベルを検出するセンサ回路であり、このゲート信号のレベルをあらかじめ設定していた電圧レベルと比較することで、前記電源スイッチのオン状態とオフ状態を検出する機構を備えた半導体集積回路装置。
【請求項７】
請求項４乃至６のいずれか１項記載の半導体集積回路装置において、
電源スイッチの制御のために、前記電源スイッチコントローラに構成されるセンサ回路として、前記電源スイッチコントローラ内部にクロック信号発生回路を有し、そのクロック信号発生回路で発生したクロック信号に同期して電圧レベルを検出するダイナミック型コンパレータである半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関し、特に、携帯機器向けシステムＬＳＩ又はマイクロプロセッサに適用して有効な技術に関する。
【背景技術】
【０００２】
近年、半導体製造プロセスの微細化による高集積化により、ひとつのＬＳＩ上にシステムのほとんどを集積したＳｏＣ（Ｓｙｓｔｅｍ−ｏｎ−ａ−Ｃｈｉｐ）が一般的になってきた。一方、このプロセスの微細化によりトランジスタ単体のリーク電流は益々増大してきており、ＳｏＣのチップ全体のリーク電流は非常に多くなっている。従来は、このリーク電流はいわゆるスタンバイ状態において重要視されていたが、最近では動作時においても問題となりつつある。
【０００３】
例えば、携帯電話向けのＳｏＣを例にとると、回路規模が膨大になったこともあり、今後は、最悪状態では動作時電流の１／１０程度をリーク電流が占めることも予想されている。携帯電話などに適用されるＳｏＣには電池駆動という前提があり、しかも、小型化のためその電池容量に制限があるため、動作時においても、このリーク電流を低減することが携帯機器の長時間動作のためには重要である。なお、従来技術としては、異なる電源で動作する回路を中継バッファとして用いる技術（特許文献１）が知られている。
【０００４】
このような背景の下、ＳｏＣのリーク電流を低減するために、チップ内部の電源領域を細分化して、選択的に電源遮断する技術が提唱されている（特許文献２、非特許文献１）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００３−７８００９号公報
【特許文献２】特開２００３−２１８６８２号公報
【非特許文献】
【０００６】
【非特許文献１】‘μＩ／Ｏ  Ａｒｃｈｉｔｅｃｔｕｒｅ  ｆｏｒ  ０．１３−μｍ  Ｗｉｄｅ−Ｖｏｌｔａｇｅ−Ｒａｎｇｅ  Ｓｙｓｔｅｍ−ｏｎ−Ｐａｃｋａｇｅ（ＳｏＰ）Ｄｅｓｉｇｎ’２００２  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  ｃｉｒｃｕｉｔｓ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ，ｐｐ１６８−１６９，２００２  Ｊｕｎ．
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ところで、前記のようなＳｏＣにおいては、前記特許文献２、非特許文献１の技術により、ＳｏＣのリーク電流を低減することに効果があるが、ひとつのチップ内部に複数の独立な電源領域があり、それぞれが独立して電源遮断制御される場合に、チップ内の信号配線について課題が生じる。その課題は、１．電源遮断のバリエーションが増大し配線の不定伝播防止設計が複雑になる、２．リピータ（信号増幅回路）の実装、３．クロック信号の分配、４．情報保持用バックアップメモリの実装、の４つである。
【０００８】
まず、課題１について説明する。ＣＭＯＳ回路は、入力部にディジタル信号の０（グランドレベルＶＳＳ）あるいは１（電源レベルＶＤＤ）を示す信号が入っている場合は貫通電流と呼ばれる電流が発生しないが、これらの中間値の電圧が入力されてしまうと大きな貫通電流を流してしまう性質がある。そのため、このような中間値の電圧が印加される恐れがある場合には、μＩ／Ｏと呼ぶ機能を用いて貫通電流の削減を実施する必要がある。これは、例えばＡＮＤ機能を用いれば実現できる。このＡＮＤの一方の入力に中間電圧が入力された場合でも、他方の入力をＶＳＳとすることでこのＡＮＤにおける貫通電流を削減し、後段の回路にはＬｏレベルを保証できるからである。
【０００９】
ＬＳＩ内部に独立した電源遮断領域を設計するには、電源遮断領域から出力される信号が中間値を出力してしまうことを想定し、この影響を避ける手段を講じる必要がある。独立した電源遮断領域が複数存在し、それらを独立に電源遮断制御を実施すると、各電源領域から別の電源領域へ渡る信号に対して、上記の貫通電流防止策を講じなくてはならない。現在の一般的な設計フローにおいては、まず回路機能を設計する論理設計と、その結果を実際にレイアウトするレイアウト設計とに分かれており、この貫通電流防止策は、これら２つの設計フローの間で実施されなくてはならず、複数のバリエーションがあると制御方法が複雑になるため、限られた設計期間内に設計が閉じなくなる恐れがある。
【００１０】
次に、課題２について説明する。ＳｏＣと呼ばれるチップは回路規模が非常に大きく、従って、チップも大きくなる傾向がある。このようなＳｏＣでは、例えばチップの中心部からの信号を直接チップ外部へ伝達する場合を考えると、配線の抵抗（Ｒ）と容量（Ｃ）がそれぞれ大きくなるため、それらの積で表される信号の時定数が大きくなり、伝達遅延の劣化と、信号波形の鈍化が生じてしまう。この信号の鈍化がその信号を受ける回路に入力されると、その回路で大きな貫通電流が流れてしまう。そのため、従来はチップの中心部からの信号伝達には適切な間隔でリピータと呼ばれる信号増幅用の中継バッファを組み込み、信号遅延の増大と貫通電流の増大を回避してきた。
【００１１】
ところが、ＳｏＣ内部を多数の独立した電源領域に細分化し、それぞれを独立に電源遮断する場合、このリピータをどのように配置するかが困難となる。つまり、信号配線の途中で電源が遮断される領域がある場合、そこで信号の伝達が停止してしまうからである。また、リピータの置き方と信号の授受ブロックの電源遮断状況に応じて、上記の課題１で述べた課題も生じてしまう。すなわち、電源遮断領域からの信号を電源が印加されている領域のリピータで受ける場合、ＮＡＮＤのような回路と制御信号が必要になる。このような回路を電源遮断の組み合わせの場合の数に応じて適用すると、非常に多くの回路と信号が必要となる。
【００１２】
さらに、課題３について説明する。クロック分配信号はチップ内で共通のクロック発生器から適宜バッファリングを実施してチップのいたるところに分配されているのが一般的である。ところが、ＳｏＣ内部を多数の独立した電源領域に細分化し、それぞれを独立に電源遮断する場合、このクロック分配用のドライバの配置が困難となる。それは、ある注目する電源領域にこのクロック信号を伝達する場合、その手前に電源遮断される電源領域があると、そこに配置されたクロックドライバは電源が遮断されてしまうため、後段へクロック信号を分配することが不可能になってしまうからである。
【００１３】
最後に、課題４について説明する。電源遮断を実施してしまうことの弊害のひとつとして、ＣＭＯＳ回路の情報が揮発してしまうという課題がある。すなわち、ＣＭＯＳ回路の基本的なデータ保持方法は、最も単純な構成を述べると、インバータ２段をつなぎ合わせた回路（以降、バルーン回路と呼ぶ）で実施することになる。この回路は、電源が印加されていないと、内部の情報が保持できない。このような回路を有するものとしてフリップフロップと呼ばれる回路や、レジスタファイルなどが挙げられる。
【００１４】
現在のＬＳＩでは、このようなフリップフロップやレジスタファイルなどに必要な情報を保持して、演算処理させることが一般的である。これらの回路の保持データが消失してしまうと、電源遮断以前の情報処理状態が全て消えてしまうため、電源遮断前の状態から情報処理を再開することが出来ない。このデータを再設定するには通常ＯＳなどの処理により、電源遮断前のデータを外部メモリへ退避させ、電源遮断から復帰した際にその外部のメモリなどから必要なデータを再度読み出し、フリップフロップやレジスタファイルに書き込む必要がある。このような制御は数ミリ秒以上かかるのが一般的であるため、電源遮断からの高速復帰が困難である。したがって、電源遮断時に必要最低限の情報を電源遮断領域の近くに保持できれば電源遮断からの高速復帰のためには必要である。
【００１５】
そこで、本発明の目的は、上記の課題１〜４を解決し、制御信号の系統を整理して、不定信号伝播防止回路等の検討漏れの危険性を回避し、さらに、自動化ツールへの搭載へ向けた検討を容易にし、また、チップ内部での電源遮断制御を容易化することができる半導体集積回路装置を提供することにある。
【００１６】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１７】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１８】
本発明は、各独立した電源領域（機能ブロック）ごとに電源遮断の優先順を設け、優先順の高い回路がＯＮしている場合にはそれより優先順の低い電源領域はＯＦＦにできないという規則を設けて、設計方法の容易化を図るものである。
【００１９】
また、本発明は、各独立した電源領域内において、さらに別の電源を印加できる領域を設け、その領域に中継バッファ（リピータ）やクロックバッファ、情報退避用の情報保持ラッチを集積するものである。レイアウト上は、電源線の電流を分散させる目的でセルがロウ方向に並ぶ方向と垂直な方向にまとめてレイアウトすればよい。
【００２０】
（１）具体的に、本発明は、第１の電源と、それぞれ第１の電源および他の機能ブロックで使用される電源とは異なる第２、第３、・・・、第Ｍ＋１の電源とで動作する第１、第２、・・・、第Ｍの機能ブロックを備え、第１乃至第Ｍの機能ブロックがひとつのチップ上に集積された半導体集積回路装置に適用され、以下のような特徴を有するものである。
【００２１】
（１１）第２乃至第Ｍ＋１の電源は、互いに独立して電源が供給される。第１乃至第Ｍの機能ブロックは、それぞれ独立して電源遮断の制御が可能で、それぞれ電源遮断の優先度が付与される。その優先度は機能ブロックの動作および連携仕様によって決定される。この優先度により各機能ブロックは階層化が定義される。各機能ブロック間の信号結線関係はこの優先度をもとに関係付けられ、階層化されて実施される。第１乃至第Ｍの機能ブロックのうち、下位の階層にある第Ｊおよび第Ｋの機能ブロックと、第Ｊおよび第Ｋの機能ブロックの上位の階層にある第Ｌの機能ブロックとの間において、第Ｊの機能ブロックから第Ｋの機能ブロックへの信号の授受を実施する際には第Ｌの機能ブロックの内部に設けられた信号中継用のバッファ回路を経由して伝達され、第Ｊの機能ブロックから第Ｌの機能ブロックへ信号を伝達する際には不定信号伝播防止回路を経由し、第Ｌの機能ブロックから第Ｋの機能ブロックへ信号を伝達する際には不定信号伝播防止回路を不要とする。
【００２２】
（１２）下位の階層の機能ブロックの内部には、上位の階層の機能ブロックが設けられる。この下位の階層の機能ブロック内に設けられた上位の階層の機能ブロックのレイアウトは、基本的な回路セルの電源配線である、最下層の電源配線とは直角の方向に複数の回路セルが設けられるようにレイアウトされる。上位の階層の機能ブロックの電源は、下位の階層の機能ブロックの電源と同様に、電源電圧のドロップが最小限となるようにチップ内部でメッシュ状に配線される。
【００２３】
（２）また、本発明は、論理回路を構成する第１のＭＩＳＦＥＴのゲート絶縁膜厚よりも厚い第２のゲート絶縁膜厚で構成される電源スイッチと、第２のゲート絶縁膜厚のＭＩＳＦＥＴで構成される電源スイッチコントローラとを備える半導体集積回路装置に適用され、以下のような特徴を有するものである。
【００２４】
（２１）電源スイッチコントローラは、小型の第１の電源スイッチを始めにオンし、その後、大型の第２の電源スイッチをオンする。電源スイッチのオン・オフ制御を実施するに当たり、仮想グランド電源の電圧レベルを検出するセンサ回路と、電源スイッチのゲート信号の電圧レベルを検出するセンサ回路を設けることを特徴とする。
【００２５】
（２２）また、電源スイッチコントローラの別の実施例としては、一つの大型の電源スイッチを用いてオン・オフ制御を実施するもので、その制御方法は電源スイッチのゲート信号を大小複数の駆動ドライバを切り替えて制御することで実施することが特徴である。これら電源スイッチのゲート信号の制御にあたり、電源スイッチのゲート信号の電圧レベルをあらかじめ設定しておいた値からのズレを最小限とするために、電源スイッチのゲート信号の遠端の信号をモニタすることで、電源スイッチの制御を高精度化することを特徴としている。
【００２６】
これら電源スイッチの制御に当たってのセンサ回路は、電源スイッチコントローラ内部でクロック信号を発生させて、そのクロック信号を用いてダイナミックにセンスアンプを起動させるダイナミック型コンパレータ回路であることが特徴である。
【００２７】
（３）また、本発明は、リングオシレータの発振周波数をモニタして内部の電源電圧の変動を観測する回路を備える半導体集積回路装置に適用されるものである。
【発明の効果】
【００２８】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２９】
本発明によれば、独立に電源が遮断される領域が複数あるＳｏＣの電源領域の設計として、電源遮断の優先順位を決め、電源遮断領域を階層化して定義することにより、制御信号の系統が整理され、不定信号伝播防止回路等の検討漏れの危険性を回避できる効果がある。さらに、電源遮断のルール化を設けることで、自動化ツールへの搭載へ向けた検討が容易となる効果もある。
【００３０】
また、本発明によれば、ある電源領域内にその領域の電源とは別の電源のブロックを設け、これを標準セルに給電する最下層の電源配線と直角の方向へレイアウトし、この領域を電源遮断の優先度の低い領域と定義し、その領域に中継バッファやクロックバッファ、電源遮断時の情報保持ラッチを搭載することで、チップ内部での電源遮断制御を容易化できる効果がある。
【図面の簡単な説明】
【００３１】
【図１】本発明の半導体集積回路装置に関する実施の形態１において、独立電源遮断領域の階層の一例を示す図である。
【図２】本発明の半導体集積回路装置に関する実施の形態１において、独立電源遮断領域間の信号授受の一例を示す図である。
【図３】本発明の半導体集積回路装置に関する実施の形態１において、独立電源遮断領域間の信号授受の別の例を示す図である。
【図４】本発明の半導体集積回路装置に関する実施の形態１において、独立電源遮断領域間の信号授受のさらに別の例を示す図である。
【図５】本発明の半導体集積回路装置に関する実施の形態１において、独立電源遮断領域間の信号授受のさらにまた別の例を示す図である。
【図６】本発明の半導体集積回路装置に関する実施の形態２において、独立電源遮断領域をチップに搭載した場合の一例を示す図である。
【図７】本発明の半導体集積回路装置に関する実施の形態２において、独立電源遮断領域をチップに搭載した場合の別の例を示す図である。
【図８】本発明の半導体集積回路装置に関する実施の形態３において、サブ電源領域の一例を示す図である。
【図９】（ａ），（ｂ）は本発明の半導体集積回路装置に関する実施の形態３において、構成回路の電源端子の説明の一例を示す図である。
【図１０】本発明の半導体集積回路装置に関する実施の形態４において、サブ電源領域のレイアウトの一例を示す図である。
【図１１】（ａ），（ｂ）は本発明の半導体集積回路装置に関する実施の形態４において、サブ電源領域近傍の断面の一例を示す図である。
【図１２】本発明の半導体集積回路装置に関する実施の形態５において、電源配線と電源スイッチの接続の一例を示す図である。
【図１３】（ａ），（ｂ）は本発明の半導体集積回路装置に関する実施の形態６において、複数の独立電源遮断領域がある場合の構成の一例を示す図である。
【図１４】本発明の半導体集積回路装置に関する実施の形態７において、標準フリップフロップ、情報保持ラッチの回路構成の一例を示す図である。
【図１５】本発明の半導体集積回路装置に関する実施の形態７において、標準フリップフロップ、情報保持ラッチの動作波形の一例を示す図である。
【図１６】本発明の半導体集積回路装置に関する実施の形態８において、標準フリップフロップ、情報保持ラッチの回路構成の別の例を示す図である。
【図１７】（ａ），（ｂ）は本発明の半導体集積回路装置に関する実施の形態９において、サブ電源領域に搭載するクロックバッファの構成の一例を示す図である。
【図１８】本発明の半導体集積回路装置に関する実施の形態１０において、半導体集積回路装置の設計フローの一例を示す図である。
【図１９】本発明の半導体集積回路装置に関する実施の形態１１において、電源スイッチコントローラの一例を示す図である。
【図２０】（ａ），（ｂ）は本発明の半導体集積回路装置に関する実施の形態１１において、センサ回路の一例を示す図である。
【図２１】（ａ），（ｂ）は本発明の半導体集積回路装置に関する実施の形態１１において、ダイナミックコンパレータの動作波形の一例を示す図である。
【図２２】本発明の半導体集積回路装置に関する実施の形態１１において、電源スイッチコントローラの動作波形の一例を示す図である。
【図２３】本発明の半導体集積回路装置に関する実施の形態１２において、電源スイッチコントローラの別の例を示す図である。
【図２４】本発明の半導体集積回路装置に関する実施の形態１２において、電源スイッチコントローラと電源スイッチの接続関係の一例を示す図である。
【図２５】本発明の半導体集積回路装置に関する実施の形態１２において、電源スイッチコントローラの動作波形の一例を示す図である。
【図２６】（ａ），（ｂ）は本発明の半導体集積回路装置に関する実施の形態１３において、電圧モニタ回路の一例を示す図である。
【図２７】本発明の半導体集積回路装置に関する実施の形態１４において、電源分離領域の構成をチップに実装する場合の一例を示す図である。
【図２８】本発明の半導体集積回路装置に関する実施の形態１５において、電源分離領域の構成をチップに実装する場合の一例を示す図である。
【発明を実施するための形態】
【００３２】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。また、半導体集積回路装置を構成する各構成要素や各信号名などは、これらに付された符号のみを用いて説明する場合もある。
【００３３】
以下において、ここで言う電源領域は、機能ブロックとも呼ぶ。この機能ブロックは、ＣＰＵ、ベースバンドプロセッサ、アプリケーションプロセッサ、メモリなど、個々に機能を有するブロックを指す。
【００３４】
（実施の形態１）
本発明の半導体集積回路装置に関する実施の形態１について、図１〜図５を用いて説明する。
【００３５】
図１は、独立電源遮断領域の階層の一例として、ＳｏＣ内部に、４個の電源領域階層、９個の独立した電源領域があると仮定した場合について、電源領域を構成する方法を示した図である。これらの独立した電源領域は、高電圧電源と、それぞれ高電圧電源および他の電源領域で使用される電源とは異なるグランド電源とで動作し、それぞれ異なるグランド電源が互いに独立して供給される。また、これらの電源領域は、それぞれ独立して電源遮断の制御が可能で、それぞれ電源遮断の優先度が付与され、この優先度は信号結線の関係をもとに関係付けられ、この信号結線は階層化されて実施される。
【００３６】
この図１には、電源領域階層ＰＤＨ１〜ＰＤＨ４の階層ごとに電源領域ＡｒｅａＡ〜ＡｒｅａＩを記してあるが、上位が電源遮断の優先順位が低い電源領域であり、下層へ行くに従い電源遮断の優先順位が高くなる。ここでは、優先順位の低い側を「親」、優先順位の高い側を「子」と呼ぶ。
【００３７】
また、この「親」と「子」の関係は、信号配線の関係にも依存している。図中の矢印は信号の授受関係を示している。例えば、ＡｒｅａＡとＡｒｅａＢの「親」はＡｒｅａＣであるが、ＡｒｅａＧはＡｒｅａＡとＡｒｅａＢの「親」にはなりえない。「親」は「子」が電源印加されている場合は常に電源が印加され続ける。したがって、各電源ドメイン間の信号結線は、必ず「親」を経由することで、たとえ「子」が電源遮断されたとしても信号線の不定伝播防止制御が実施可能である。この不定伝播防止機能は、例えば前記非特許文献１に記載の回路技術（μＩ／Ｏ）を適用し、不定伝播防止の制御信号は「親」を介して制御すればよい。
【００３８】
ここで、電源遮断の方法について、一例を示して説明する。まず、ＡｒｅａＡとＡｒｅａＢとで通信が必要な場合を考える。この場合、「親」に当たるＡｒｅａＣを経由し、ＡｒｅａＡとＡｒｅａＢとで通信を実施する。次に、ＡｒｅａＡとＡｒｅａＤ間で通信が必要な場合について説明する。この場合は、ＡｒｅａＡからの信号は、ＡｒｅａＡの「親」に当たるＡｒｅａＣと、ＡｒｅａＣの「親」に当たるＡｒｅａＨを経由し、その後、ＡｒｅａＤの「親」に当たるＡｒｅａＧを経由してＡｒｅａＤに伝達するように実施すればよい。
【００３９】
図２は、独立電源遮断領域間の信号授受の一例として、ＡｒｅａＡからＡｒｅａＤへの信号伝達がある場合を具体的に示した図である。この信号伝達の経路は、ＡｒｅａＡからＡｒｅａＣへの信号ＳＩＧ１と、ＡｒｅａＣからＡｒｅａＨへの信号ＳＩＧ２と、ＡｒｅａＨからＡｒｅａＧへの信号ＳＩＧ３と、ＡｒｅａＧからＡｒｅａＤへの信号ＳＩＧ４とで構成される。
【００４０】
このように２つの領域間での通信が、複数の電源領域をまたがって伝達される場合、不定信号伝播防止回路を設ける必要がある。この不定信号伝播防止回路は、「子」側から「親」側へ伝達される信号の入力部に設置する必要がある。「親」側から「子」側への信号伝達経路には不定信号伝播防止回路を挿入する必要はない。その理由は、本発明の電源遮断制御方式を用いると、「子」側が電源遮断されている場合に「親」側の電源が印加されることはありうるが、その逆の、「子」側が電源印加されている場合は常に「親」側の電源も印加されるためである。
【００４１】
この図２に示した例では、ＡｒｅａＡからＡｒｅａＣへ伝達される信号のＡｒｅａＣの入力部、また、ＡｒｅａＣからＡｒｅａＨへの伝達される信号のＡｒｅａＨの入力部にそれぞれ不定信号伝播防止回路ＭＩＯ１，ＭＩＯ２を設ければよい。それぞれの不定信号伝播防止回路の制御信号は、その回路が含まれる電源領域からの制御信号で制御される。ＭＩＯ１の制御はＡｒｅａＣからの制御信号ＣＴＬ１で制御され、ＭＩＯ２の制御はＡｒｅａＨからの制御信号ＣＴＬ２で制御される。これらの不定信号伝播防止回路の制御信号は、ＡｒｅａＣおよびＡｒｅａＨで生成される。
【００４２】
図３は、独立電源遮断領域間の信号授受の一例として、ＡｒｅａＡからＡｒｅａＤへの信号伝達がある場合の別の例を示している。この信号伝達の経路は、ＡｒｅａＡからＡｒｅａＣへの信号ＳＩＧ１と、ＡｒｅａＣからＡｒｅａＨへの信号ＳＩＧ２と、ＡｒｅａＨからＡｒｅａＧへの信号ＳＩＧ３と、ＡｒｅａＧからＡｒｅａＤへの信号ＳＩＧ４とで構成される。
【００４３】
この図３に示した例では、図２と同様に不定信号伝播防止回路を設ければよい。つまり、ＡｒｅａＡからＡｒｅａＣへ伝達される信号は、ＡｒｅａＣの入力部に、また、ＡｒｅａＣからＡｒｅａＨへの伝達される信号はＡｒｅａＨの入力部にそれぞれ不定信号伝播防止回路ＭＩＯ１とＭＩＯ２を設ければよい。それぞれの不定信号伝播防止回路の制御信号は、その回路が含まれる電源領域からの制御信号で制御される。ＭＩＯ１の制御はＡｒｅａＣからのＣＴＬ１で制御され、ＭＩＯ２の制御はＡｒｅａＨからのＣＴＬ２で制御される。
【００４４】
図２と異なる点は、これらの不定信号伝播防止回路の制御信号が、ＡｒｅａＣおよびＡｒｅａＨで生成されるのではなく、ＳｏＣを統括的に制御するブロック（ここではＡｒｅａＩに設けてあると仮定）からの制御信号で制御することである。その場合、ＣＴＬ３でＡｒｅａＨへ制御信号が伝達され、その信号がＣＴＬ２とＣＴＬ４に分けられ、ＣＴＬ４がさらに下層のＡｒｅａＣに伝達され、ＣＴＬ１を制御する。ＣＴＬ１，ＣＴＬ２，ＣＴＬ４はＣＴＬ３と同一の信号線であってもよい。すなわち、これらの信号線はＡｒｅａＨやＡｒｅａＣ内にて単純にバッファ回路で駆動力を増幅されて伝達される場合である。
【００４５】
また、ＣＴＬ１，ＣＴＬ２，ＣＴＬ４はＣＴＬ３とは異なる信号であってもよい。すなわち、ＣＴＬ２，ＣＴＬ４はＡｒｅａＨ内で論理演算されて制御される場合である。この場合、ＣＴＬ３以外の他の条件、例えば、ＡｒｅａＨ内部の情報を用いてＡｒｅａＨがＣＴＬ２やＣＴＬ４を制御することも可能である。同様に、ＡｒｅａＣはＣＴＬ１をＣＴＬ４の情報のみならず、ＡｒｅａＣ内の情報を用いてＣＴＬ１を制御することも可能である。
【００４６】
図４は、独立電源遮断領域間の信号授受の一例として、ＡｒｅａＡからＡｒｅａＤへの信号伝達がある場合の、さらに別の例を示している。この信号伝達の経路は、ＡｒｅａＡからＡｒｅａＨへの信号ＳＩＧ５と、ＡｒｅａＨからＡｒｅａＤへの信号ＳＩＧ６とで構成される。
【００４７】
この図４に示した例では、ＡｒｅａＡからＡｒｅａＨへの伝達される信号のＡｒｅａＨの入力部に不定信号伝播防止回路ＭＩＯ２を設けている。それぞれの不定信号伝播防止回路の制御信号は、その回路が含まれる電源領域からの制御信号で制御される。ＭＩＯ２の制御はＡｒｅａＨからの制御信号ＣＴＬ２で制御される。
【００４８】
この不定信号伝播防止回路の制御信号がＡｒｅａＨで生成されるものであっても、ＡｒｅａＩで生成されるものでも、いずれでもよく、その実施の形態は、図２および図３と同様の方法で実現できる。この実施の形態は、図４に示すような電源遮断の階層構造がある場合にも、途中の階層を経由しなくても接続が可能であることを示している。この場合でも、もし、ＡｒｅａＧが物理的（レイアウト的）な配置としてＡｒｅａＨとＡｒｅａＤ間にあって、信号がＡｒｅａＧを経由した方が、信号品質の向上に寄与する場合が考えられる。その場合は、図２および図３のようにＡｒｅａＧを経由することも可能である。
【００４９】
図５は、独立電源遮断領域間の信号授受の一例として、ＡｒｅａＡからＡｒｅａＤへの信号伝達がある場合の、さらに別の例を示している。この信号伝達の経路は、ＡｒｅａＡからＡｒｅａＤへの信号ＳＩＧ７で実施される。
【００５０】
この図５に示した例では、ＡｒｅａＡからＡｒｅａＤへの伝達される信号のＡｒｅａＤの入力部に不定信号伝播防止回路ＭＩＯ３を設けている。それぞれの不定信号伝播防止回路の制御信号は、その回路が含まれる電源領域からの制御信号で制御される。ＭＩＯ３の制御はＡｒｅａＤからの制御信号ＣＴＬ７で制御される。ここで強調しておきたいことは、このように親階層を実際に信号が経由しなくても、制御信号が実際通信に関与する機能ブロックより上位階層のみを経由することで、不定信号伝播防止回路の設計が容易化できていることである。本願発明では、仮に通信が必要な機能ブロック間に別の機能ブロックがあり、その機能ブロックが通信に関与する機能ブロックよりも「子」の関係にある場合にはそのブロックを経由しないことをルール化している。物理的にリピータ配線が必須な場合は、より電源遮断の優先順位の低い、詳しくは後述する、サブ電源領域を経由して通信を実施することになる。
【００５１】
この不定信号伝播防止回路の制御信号がＡｒｅａＤで生成されるものであっても、ＡｒｅａＩで生成されるものがＡｒｅａＨ、ＡｒｅａＧを経由してＡｒｅａＤへ伝達された信号（ＣＴＬ３−ＣＴＬ５−ＣＴＬ６）でも、いずれでもよく、その実施の形態は、基本的には図２および図３と同様の方法で実現できる。この実施の形態は、図５に示すような電源遮断の階層構造がある場合にも、途中の階層を経由しなくても接続が可能であることを示している。
【００５２】
図２乃至図５により、ＡｒｅａＡからＡｒｅａＤへの信号伝達に関して説明してきた。ＡｒｅａＡからＡｒｅａＤへの信号伝達の方法に様々な例があることを述べたが、これはＡｒｅａＡとＡｒｅａＤの物理的配置による。もし、ＡｒｅａＡとＡｒｅａＤとが非常に離れている場合には、図２および図３で示したように各階層を経由して信号伝達することが望ましいが、ＡｒｅａＡとＡｒｅａＤとが近接配置されている場合には、図４もしくは図５に記載の信号接続が信号配線の最短化のためには効果的である。
【００５３】
以上、これまで独立に電源が遮断される領域が複数あるＳｏＣの電源領域の設計方式について述べてきた。このように電源遮断の実施されやすさの順位を決め、電源遮断領域を階層化して定義することにより、制御信号の系統が整理され、不定信号伝播防止回路等の検討漏れの危険性を回避できる効果がある。また、電源遮断のルール化を設けることで、自動化ツールへの搭載へ向けた検討が容易となる効果もある。
【００５４】
（実施の形態２）
本発明の半導体集積回路装置に関する実施の形態２について、図６，図７を用いて説明する。
【００５５】
図６は、独立電源遮断領域をチップに搭載した場合の一例として、図１から図５で説明した電源領域をＳｏＣ（システム・オン・チップ）上に実装した例を示した図である。ここでは、図１から図５で示したＡｒｅａＡからＡｒｅａＩまでの９個の電源領域に分けた例を示している。また、この図６には、ＡｒｅａＨとしてＳＰＡ１〜１０で示した小型の電源領域を定義した。これらの小型の電源領域は、サブ電源領域と呼ぶ。このサブ電源領域は、ＡｒｅａＨと定義されていることからも分かるように、図１の階層に示したように、電源遮断の優先順位が低い独立電源領域である。これらの各電源領域は、図１で説明したような電源遮断の優先順位に従い電源が遮断される。
【００５６】
この図６で、ＰＳＷは電源スイッチを示し、ＰＳＷＣは電源スイッチコントローラを示す。このＳｏＣでは、ＡｒｅａＩ以外は電源スイッチにより電源が遮断されることを想定している。基本的に、各電源領域の両脇にある電源スイッチを遮断することにより、内部の回路部の電源が遮断される。ＡｒｅａＢのみ、片側にのみ電源スイッチを設けた例を示したが、これは、ＳＲＡＭメモリなどのような電流消費密度の小さい回路ブロックに向けたものである。このような回路には供給電流が少なくてもよいため、電源スイッチのサイズを小さくできるのである。
【００５７】
ここで、ＡｒｅａＨとしてのサブ電源領域ＳＰＡ１〜１０は詳しくは後述するが、該当するサブ電源領域を内包する独立電源領域（例えばＡｒｅａＡなど）の電源スイッチ領域に、あらかじめ設計しておくサブ電源領域用の電源スイッチをオン・オフ制御することで電源遮断制御が実施される。
【００５８】
サブ電源領域は、発明が解決しようとする課題のところで述べた４つの課題に対して、リピータ配置の課題、クロックバッファ配置の課題、情報保持電源遮断用のラッチ配置の課題、という３つの課題を解決するものである。ＳＰＡ１〜１０は図示したように、電源領域内部の通常標準セルなどが配置される領域に、別電源で動作する電源領域として設けていることが特徴である。さらに、これらＳＰＡ１〜１０はｙ方向に伸びた領域として設けていることである。これは、詳しくは後述するが、一般に微細プロセスのＬＳＩにおいては、上層に抵抗値の低い配線幅の太いメタル層を設けることが一般的であり、その多くの場合で、この図６のｘ方向に伸びた配線で実装されている。従って、サブ電源領域ＳＰＡ１〜１０をｙ方向に伸びたセルとして設計することでメッシュ状に配線され、電源幹線の抵抗の低抵抗化が実現でき、電流消費が多い場合の電圧ドロップを最小限に抑えられる効果がある。
【００５９】
このサブ電源領域は、各電源領域内に散在するように配置されているが、それは、上述の３つの課題を解決するためである。まず、リピータは、例えば、ＡｒｅａＡの領域の回路から、ＡｒｅａＤへの信号伝達が必要になった場合、ＡｒｅａＡとＡｒｅａＤの間にあるＡｒｅａＢ、ＡｒｅａＣ、ＡｒｅａＥのいずれかを通過しなくてはならない。ところが、図１の電源遮断規則に従うと、まず、ＡｒｅａＡからの信号はＡｒｅａＡの「親」に当たるＡｒｅａＣに信号を伝達し、その後、その信号をＡｒｅａＣの「親」に当たるＡｒｅａＨを経由して、目的の電源領域の「親」に当たるＡｒｅａＧを経由して目的のＡｒｅａＤへ信号を伝達しなくてはならない。
【００６０】
これら各領域にはリピータと呼ばれるバッファ回路を設置でき、必要に応じて不定信号伝播防止回路を追加する。このように信号を伝達させる場合、もし、ＡｒｅａＨがサブ電源領域ＳＰＡ１〜４に割り当てられていない場合は、ＡｒｅａＧから目的の電源領域のＡｒｅａＤへの信号をリピータ無しで配線しなくてはならなくなる。そのような場合、信号配線長が長くなることで、負荷が大きくなり、信号波形が大きくなまることが予想される。そうなると、動作速度が遅くなるだけでなく、波形がなまることによって、その波形が入力される回路において貫通電流が流れることになる。そこで、このＳＰＡ１〜１０をＡｒｅａＨとして扱えれば、図４記載の方法で信号線が配線可能となるから、図６のＡｒｅａＡからＡｒｅａＤへの信号線の配線も最短距離化が達成され、動作速度と消費電力のすべての面で品質を向上させることができる。
【００６１】
図７は、独立電源遮断領域をチップに搭載した場合の一例として、図６で示した電源領域の配置方法の別の例を示している。図６と異なる点は、電源スイッチコントローラを一箇所に集中して配置していることである。電源スイッチコントローラは、スタンバイ時の低リーク化を考慮して通常Ｉ／Ｏで用いられるゲート絶縁膜厚の厚いＭＩＳＦＥＴを用いた電源スイッチを制御するには、同様のＭＩＳＦＥＴにて設計されることが好ましく、内部の論理回路の電源電圧よりも高い電源を必要とする。この高い電圧の電源をＳｏＣ内部に配線することは電源配線方法の見直しやツールの対応状況もあるため、難易度が高い場合がある。そのような場合に、このような配置方法を採ることで、高い電圧の電源をレイアウトすることが容易となる効果がある。
【００６２】
（実施の形態３）
本発明の半導体集積回路装置に関する実施の形態３について、図８，図９を用いて説明する。
【００６３】
図８は、サブ電源領域の一例として、このサブ電源領域のレイアウトの例を示している。この図８で、ｘ方向に伸びる配線は、第１メタル層Ｍ１で配線されており、ＶＤＤ電源ＶＤＤと仮想グランド電源ＶＳＳＭが配線される。ＶＳＳＭは、後述する電源スイッチにより真のグランドと遮断可能な電源線である。以下、本実施の形態では、ＶＳＳ電源ＶＳＳにスイッチを介して接続された仮想グランド電源ＶＳＳＭとＶＤＤ電源ＶＤＤとで回路を動作する方法について主に述べるが、本発明は、このようなＶＳＳ側の電源遮断に適用できるだけでなく、ＶＤＤ側の電源遮断にも同様に適用できる。また、ＶＤＤ側とＶＳＳ側の両方に電源スイッチを設ける方法にも適用可能である。
【００６４】
この図８で、ｙ方向に伸びる配線はｘ方向に配線される第１メタル層とは別の、例えば第２メタル層Ｍ２で配線される。この図８で、ＳＰＡと示した破線で囲まれた領域以外の領域は、図６での電源領域ＡｒｅａＡなどに相当する。この領域には標準セルと呼ばれるインバータ回路ＩＮＶや否定論理積回路ＮＡＮＤ、否定論理和回路ＮＯＲ、標準フリップフロップＳＦＦといった基本的な回路のレイアウトが敷き詰められる。一方、ＳＰＡと示した破線で囲まれた領域の仮想グランド電源はＶＳＳＭ２であり、それ以外の領域の仮想グランド電源ＶＳＳＭとは独立した電源である。そのため、サブ電源領域以外のグランド線であるＶＳＳＭ配線はサブ電源領域の手前で一旦終了し、サブ電源領域内ではＶＳＳＭ２配線が同じ第１メタル層で実装されていることが特徴である。
【００６５】
ＶＤＤとＶＳＳＭは、サブ電源領域以外の電源遮断領域に大域的に配線されるため、規則的な縦幹線を接続することで低抵抗化を図る。縦幹線の間隔Ｘ２は内部の論理回路の動作速度などで必要量の電流を供給した際の電圧降下を規定値以内に収めるために、最適に設計される。
【００６６】
ＶＳＳＭ２配線は、課題のところで述べた３つの回路に供給するための電源線である。その回路とは、リピータ（信号増幅回路）の回路、クロック信号の分配バッファ回路（クロックバッファ）、そして電源領域の電源遮断時のデータをバックアップするための情報保持回路である。この図８で示したＲＬはデータを保持する情報保持ラッチである。この情報保持ラッチＲＬは、サブ電源領域外の特定の標準フリップフロップＳＦＦと１対１で対応しており、サブ電源領域以外の領域が電源遮断される場合に、そのデータを退避保存する役目を持つ。ＣＫＢＵＦはクロック分配用のクロックバッファ回路であり、ＲＰＴは長距離配線のリピータ回路（中継バッファ）である。これらは、複数の独立電源遮断の領域を通過する際、その通過する電源領域が遮断されても電源印加が可能となるようにするためである。
【００６７】
ここで、ＭＩＳＦＥＴへ与える電源について述べて、サブ電源領域の基板電源の設計方法を説明する。
【００６８】
一般的なインバータ回路を例にＭＩＳＦＥＴの電源を図９に示す。図９の構成回路の電源端子の説明において、図９（ａ）は、Ｎ型ＭＩＳＦＥＴとＰ型ＭＩＳＦＥＴのそれぞれのソース電極と基板電極に、各々別の電源を接続している例である。つまり、Ｎ型ＭＩＳＦＥＴのソース電極にはＶＳＳが接続され、基板電極にはＮ型ＭＩＳＦＥＴのＶＢＮが接続される。一方の、Ｐ型ＭＩＳＦＥＴのソース電極にはＶＤＤが接続され、基板電極にはＰ型ＭＩＳＦＥＴのＶＢＰが接続されている。このタイプを基板分離型と以後呼ぶ。
【００６９】
図９（ｂ）は、Ｎ型ＭＩＳＦＥＴとＰ型ＭＩＳＦＥＴのそれぞれのソース電極と基板電極に、それぞれ同じ電源を接続している例である。つまり、Ｎ型ＭＩＳＦＥＴのソース電極と基板電極にはＶＳＳが、Ｐ型ＭＩＳＦＥＴのソース電極と基板電極にはＶＤＤが接続されている。このタイプを基板一体型と以後呼ぶ。
【００７０】
独立に電源遮断が実施される異なる種類の電源が印加されるＮ型ＭＩＳＦＥＴを並べる際に、基板分離型の回路では基板電源を共通のグランドに固定することで、容易に２つの電源で動作するＮ型ＭＩＳＦＥＴを集積することが可能である。一方、このような２種類の独立した電源のＮ型ＭＩＳＦＥＴを並べるに際して、基板一体型の回路の場合、サブ電源領域とそれ以外の領域で基板電源を分離する必要がある。基板電源を分離するためには、ウエルの分離が必要になる。
【００７１】
図８のサブ電源領域は、Ｎ型ＭＩＳＦＥＴによる電源遮断機構を、基板一体型回路で構成することを念頭に置いたため、このウエル分離領域が必要となった例を示している。この例では、サブ電源領域の両脇にある電源縦幹線下にウエル分離領域を設けることを想定している。なお、ここで導入するウエル分離領域であるが、詳しくは図１１で説明するが、ウエル分離に必要なＮ型ウエルは、その領域にＰ型ＭＩＳＦＥＴを集積可能で、このＰ型ＭＩＳＦＥＴを電源安定化のための容量素子として使用することが出来る。したがって、このウエル分離領域は有効に利用が可能であり、オーバーヘッド低減に対しても効果がある。
【００７２】
（実施の形態４）
本発明の半導体集積回路装置に関する実施の形態４について、図１０，図１１を用いて説明する。
【００７３】
図１０は、サブ電源領域のレイアウトの一例として、図８を実現するレイアウトの例である。この例では、接地側電源を電源遮断する場合の例を示している。以後、接地電源を遮断する方法について述べるが、ＶＤＤ電源側を遮断する場合にも適用は容易である。その場合、当該同業者周知の技術である、Ｐ型シリコン基板に２重ウエル構成を念頭として、ＶＤＤとＶＳＳを読み替え、Ｐ型ＭＩＳＦＥＴとＮ型ＭＩＳＦＥＴ、Ｐ型ウエルＰＷＥＬＬとＮ型ウエルＮＷＥＬＬを読み替えればよい。もしくは、面積ＯＨが大きくなるが、３重ウエル構成でも、深いＮ型ウエル（ＤＮＷ）を電気的に分離するように実施すれば、容易に適用できる。
【００７４】
このレイアウトでは、図９（ｂ）に示したように、基板一体型の標準セルでのレイアウトを考えており、電源が遮断されるＮ型ＭＩＳＦＥＴと電源が遮断されないＮ型ＭＩＳＦＥＴの基板電極を分離する必要がある。そのため、図１０にはこれら２種類のＮ型ＭＩＳＦＥＴの基板を分離するためのＮ型ウエルＮＷＥＬＬを設けて、２種類のＮ型ＭＩＳＦＥＴをレイアウトする。この基板電位を分離するウエルはＮ型ウエルであるため、この領域にはＰ型ＭＩＳＦＥＴが集積可能である。したがって、この領域にＰ型ＭＩＳＦＥＴを容量素子として集積することで、この領域を有効活用することが出来る。このウエル分離領域以外は、一般的な標準セルを敷き詰めることが可能である。グランド側電源がＶＳＳＭである領域とＶＳＳＭ２である領域のそれぞれで同一の標準セルライブラリを用いることが可能である。
【００７５】
また、図９（ａ）で示した基板分離型セルを用いると、ウエル分離領域を設ける必要はないが、基板電源を配線するための新たな配線が必要になる。メタル配線層を標準セル内部で１層使用できる場合はそれを使用して基板電源配線を実施すればよく、あるいは、そのようなメタル配線層が使用できない場合は、拡散層をシリサイド化するなどして低抵抗化して使用することも可能である。その場合、シリサイド化拡散層はメタル配線よりも抵抗が高いため、メタル配線を強化するためのメッシュ間隔を狭めるなどの対策を実施すればよい。
【００７６】
図１０において、ＰＴ１は縦幹線のピッチ間隔を示しており、ＰＴ２はウエル分離領域を示している。なお、ＰＴ１は、サブ電源領域を置くエリアであり、この領域はＰＴ２の整数倍の幅を持たせることも可能である。
【００７７】
図１１は、サブ電源領域近傍の断面の一例として、図１０のＡ−Ａ’断面およびＢ−Ｂ’断面の例である。図１０の説明でも述べたが、サブ電源領域を基板一体型の標準セルで設計する際には、ウエル分離が必要である。この図１１は、そのウエル分離を示したものである。図１１（ａ）は、基板およびソースにＶＳＳＭが印加されたＰ型ウエル領域（ＰＷＡ１）と、基板およびソースにＶＳＳＭ２が印加されたＰ型ウエル領域（ＰＷＡ２）とを、Ｎ型ウエル領域（ＮＷＡ１）を間に挟んで電源分離を実施しているものである。ここでは、３重ウエル構成を念頭においている。
【００７８】
３重ウエル構成は、ここでは、Ｐ型シリコン基板（Ｐ−ｓｕｂ）の上に、ディープＮ型ウエル（ＤＮＷ）を深く作り、その上にＰ型拡散層（ＰＬ）とＮ型拡散層（ＮＬ）を製造するものである。このような構成では、この図１１に示したようにＮ型ウエルを挟むことで、Ｐ型ウエルの領域に作られるＮ型ＭＩＳＦＥＴの基板電源を分離することが出来る。この方法は、基板電位を分離するための面積増加が最小化できる方法である。ここで、電源分離を実施するＮ型ウエル（ＮＷ）の領域であるが、ここは図１０に示したようにｙ方向へＮ型ウエルが連続している。そのため、通常の標準セルを置くことが出来ない領域である。そこで、このような領域を有効利用するために、このＮ型ウエル領域にＰ型ＭＩＳＦＥＴを構成し、このＰ型ＭＩＳＦＥＴを電源の安定化容量素子として使用すればデッドスペースを有効活用できる効果がある。
【００７９】
なお、各ＭＩＳＦＥＴにおいて、Ｄはドレイン電極、Ｓはソース電極、Ｇはゲート電極を示す。
【００８０】
図１１（ｂ）は、基板およびソースにＶＤＤが印加されたＮ型ウエル（ＮＷ）で構成されていることを示している。ＮＷＡ２とＮＷＡ４とは通常の標準セル領域であり、ＮＷＡ３はウエル分離領域として用いられている領域である。ここでは、３重ウエル構成を念頭においている。ここで、ＮＷＡ３はＮ型ウエル（ＮＷ）の領域であるが、ここは図１０に示したようにｙ方向へＮ型ウエルが連続している。そのため、通常の標準セルを置くことが出来ない領域である。そこで、このような領域を有効利用するために、このＮ型ウエル領域にＰ型ＭＩＳＦＥＴを構成し、このＰ型ＭＩＳＦＥＴを電源の安定化容量素子として使用すればデッドスペースを有効活用できる効果がある。
【００８１】
（実施の形態５）
本発明の半導体集積回路装置に関する実施の形態５について、図１２を用いて説明する。
【００８２】
図１２は、電源配線と電源スイッチの接続の一例として、サブ電源領域の電源供給を実現する電源スイッチの配置と電源配線のレイアウトの例である。この図１２には、独立した電源領域である回路ブロックＣＢＬＫと、そのＣＢＬＫ内の回路の電源を遮断するための電源スイッチ配置領域ＰＳＷＡＲＥＡと、そのスイッチを制御する電源スイッチコントローラＰＳＷＣより構成される。近年の微細化したＬＳＩで電源線を低抵抗化するため、上層のメタル配線を電源に割り当てることで電源線の低抵抗化が実現できる効果がある。
【００８３】
この図１２には、ＣＢＬＫの上層に電源配線がｘ方向へ配線される例を示している。その場合、そのメタル配線は図１２に示したように、ＶＤＤ電源とＶＳＳ電源とＶＳＳＭ電源を出来るだけ同数となるように配線することが、全体の電源配線の低抵抗化に対して効果がある。この配線は、配線幅の太いメタル層で構成されるので、ワイドメタル配線層（ＷＭ）と呼ぶ。ここで、サブ電源領域への電源であるＶＳＳＭ２を配線するに当たり、サブ電源領域の大きさに依存した割合でＶＳＳＭ２電源を配線する必要がある。このとき、ＶＤＤ，ＶＳＳ，ＶＳＳＭの３本の電源線の組を保持しつつ、ある特定間隔ごとにＶＳＳＭ２電源配線を配線すれば、電源配線の低抵抗化を損なうことなくＶＳＳＭ２電源を配線することが可能となる。
【００８４】
ＶＳＳＭ電源とＶＳＳＭ２電源は、この電源遮断領域の両脇に配置された電源スイッチに接続され、電源スイッチコントローラからの制御信号で制御される。ＶＳＳＭ電源線とＶＳＳ電源との接続には電源スイッチＰＳＷ１を使用し、ＶＳＳＭ２電源とＶＳＳ電源の接続には電源スイッチＰＳＷ２を用いる。それぞれの電源スイッチは電源スイッチコントローラＰＳＷＣから出力されるゲート駆動信号ｇ１，ｇ２で制御される。
【００８５】
（実施の形態６）
本発明の半導体集積回路装置に関する実施の形態６について、図１３を用いて説明する。
【００８６】
図１３は、複数の独立電源遮断領域がある場合の構成の一例として、各独立電源遮断領域用の電源スイッチとサブ電源領域用の電源スイッチを設ける場合の例を示したものである。
【００８７】
図１３（ａ）には、２つの独立した電源領域を制御する電源スイッチコントローラに、サブ電源領域の電源スイッチの制御も独立に実施する場合を例示している。サブ電源領域の接地電源であるＶＳＳＭ２電源は、制御の容易化と、電源配線の低インピーダンス化のため、複数の電源領域で共通化してまとめることが望ましい。その場合、各電源領域に１対１で対応している電源スイッチコントローラで、これらのＶＳＳＭ２電源を共通制御することが望ましい。したがって、この図１３（ａ）には、ＶＳＳＭ２電源を遮断制御する電源スイッチＰＳＷ２を制御するために各電源スイッチコントローラＰＳＷＣへ入力される共通制御信号ｇ２ｃｔｌにより、全ての領域にある電源スイッチコントローラのｇ２信号を制御することが考えられる。このような制御により、ＶＳＳＭ２電源の電源配線のインピーダンスが低減できる効果がある。
【００８８】
図１３（ｂ）には、サブ電源領域の電源スイッチとそのコントローラを独立に設けた例である。このようにすることで、サブ電源領域の仮想グランド電源線のＶＳＳＭ２の一元管理が容易化される効果がある。この場合、上層のワイドメタル配線層のＶＳＳＭ２電源は全て結線して低抵抗化を実現することが望ましい。なお、ワイドメタル配線層のＶＤＤ，ＶＳＳ，ＶＳＳＭ，ＶＳＳＭ２の各割り当て方法は図１３（ａ）と同様にすればよい。
【００８９】
（実施の形態７）
本発明の半導体集積回路装置に関する実施の形態７について、図１４，図１５を用いて説明する。
【００９０】
図１４は、標準フリップフロップ、情報保持ラッチの回路構成の一例として、これらの回路の例を示している。標準フリップフロップＳＦＦは、トランスミッションゲートＴＧ１，ＴＧ２、インバータＩＮＶ１〜ＩＮＶ４、クロックトインバータＣＩＶ１，ＣＩＶ２などからなり、通常のマスタースレーブ型フリップフロップとしての機能を有するが、付加的な機能として、通常の入力と情報保持ラッチＲＬからの出力を切り替えるセレクタＳＥＬ１を有する。このＳＦＦは、独立電源遮断領域内の回路であるために接地電源としてＶＳＳＭが印加されており、端子としては、入力信号Ｄと出力信号Ｑとクロック信号ＣＬＫと、情報保持ラッチからの入力信号ＳＴＲＤ、さらに、通常動作の入力と、情報保持ラッチからの入力を切り替えるセレクタを制御する選択信号ＲＬＤＳＥＬの各端子を備えている。ＳＦＦからＲＬへの信号は、途中に否定論理積回路ＮＡＮＤ１を設けて、その制御をＳＴＲの信号で制御し、ＳＦＦのデータをＲＬに保持する場合にＬｏとする制御を実施する。
【００９１】
一方、サブ電源領域に搭載する情報保持ラッチＲＬは、ＳＦＦからの退避データをクロックトインバータＣＩＶ３で受け、内部のインバータＩＮＶ５，ＩＮＶ６で構成されるラッチにて保持する。この制御は、データ退避信号ＳＴＲとこの反転信号ＳＴＲＢで実施する。ＲＬからの出力信号は、インバータＩＮＶ７からＳＴＲＤで出力され、ＳＦＦの保持ラッチからのＳＴＲＤの端子に入力される。
【００９２】
ここで、これらの回路のＭＩＳＦＥＴの電源構成について述べる。Ｐ型ＭＩＳＦＥＴはそれぞれの領域で同様に、ソース側電極と基板電極がともにＶＤＤである。一方のＮ型ＭＩＳＦＥＴは各領域で異なる。ＳＦＦのＮ型ＭＩＳＦＥＴのソース電極および基板電極（接地側電源）はＶＳＳＭであり、ＲＬのＮ型ＭＩＳＦＥＴのソース電極および基板電極（接地側電源）はＶＳＳＭ２である。ここでは、すべて基板一体型を想定している。
【００９３】
図１５は、標準フリップフロップ、情報保持ラッチの動作波形の一例を示している。この図１５には、上からクロック信号ＣＬＫ、ＳＦＦへの入力信号Ｄ、内部ノードｎｄ１の信号、ＳＦＦの出力信号Ｑ、ＲＬからの入力信号ＳＴＲＤ、ＲＬへのノードＮＶの信号、データ退避信号ＳＴＲ、データ退避信号反転信号ＳＴＲＢと、入力信号Ｄの選択信号ＲＬＤＳＥＬ、ＶＳＳＭ電源、ＶＳＳＭ２電源を示している。
【００９４】
まず、時刻Ｔ１では通常のフリップフロップの動作を実施している。この場合、クロック信号ＣＬＫの立ち上がりで入力信号Ｄを取り込み、セレクタで内部ノードｎｄ１へそのまま伝達して、出力信号Ｑを更新し保持する。
【００９５】
その次に、電源遮断を開始する場合を説明する。電源遮断に先立って、このＳＦＦ内部のデータを情報保持ラッチＲＬに転送する必要がある。その場合、データ退避信号ＳＴＲをＨｉに、データ退避信号反転信号ＳＴＲＢをＬｏにすることで、出力信号ＱをノードＮＶへ接続するためのＮＡＮＤを介して出力信号ＱがノードＮＶへ伝達される。その後、ＳＴＲをＬｏに、ＳＴＲＢをＨｉとすることで、ＳＦＦとＲＬ間の信号伝達が遮断されると共に、ＲＬでデータを保持する。その後、時刻Ｔ３で電源遮断スイッチをＯＦＦにする。電源遮断スイッチをＯＦＦにすると、仮想グランド電源ＶＳＳＭのレベルが上昇し、時刻Ｔ３でほぼ電源遮断が完了し、ＳＦＦの内部データが破壊されるが、ＲＬで保持したデータはそのまま保持される。
【００９６】
次に、電源遮断からの復帰について説明する。時刻Ｔ４で電源遮断スイッチをＯＮすることで、仮想グランド電源ＶＳＳＭのレベルが０Ｖになる。その後、時刻Ｔ５で電源が完全にオンし、その後、時刻Ｔ８でＲＬＤＳＥＬをＨｉとすると、ＳＴＲＤのデータがｎｄ１に伝達されて、その後、クロックの立ち上がりでｎｄ１のデータを取り込み、出力信号Ｑを更新し保持する。
【００９７】
その後、ＲＬＤＳＥＬをＬｏにすることで通常の入力をセレクトし、以降は入力信号Ｄをクロックの立ち上がりで保持する動作を実施する。
【００９８】
（実施の形態８）
本発明の半導体集積回路装置に関する実施の形態８について、図１６を用いて説明する。
【００９９】
図１６は、標準フリップフロップ、情報保持ラッチの回路構成の一例として、サブ電源領域に設ける情報保持回路の図１４とは別の例である。この図１６には、標準セルに登録されている一般的なフリップフロップＦＦとラッチＬＴＣを用いた場合を示した。電源遮断される側の回路ブロックＣＢ１と、ＣＢ１が電源遮断されている場合に通電されて情報を保持する回路ブロックＣＢ２とした。
【０１００】
ＣＢ１は、電源遮断時に情報を保持すべきフリップフロップＦＦと、入力信号ＤとＣＢ２からの入力信号（データ）ＳＴＲＤを選択するセレクタＳＥＬと、ＣＢ２へデータを送信するための否定論理積回路ＮＡＮＤと、インバータ回路ＩＮＶで構成される。ＣＢ２は、ＣＢ１からの保持データを保持するラッチＬＴＣで構成される。ＣＢ１とＣＢ２は、ここではグランド側電源が異なるが同一の標準セルを使用することが可能である。ＣＢ１とＣＢ２の中のデータ保持回路（ＦＦとＬＴＣ）の動作は通常通りであり、ＦＦでのデータの取り込みは、クロック信号ＣＬＫ１に同期して取り込み、ＣＢ２側のＬＴＣはクロック信号ＣＬＫ２の値がＨｉの場合にデータを保持するものである。このようにすることで、新たに標準セルを作成することなく、ＣＢ１の回路の電源遮断が容易になる効果がある。
【０１０１】
（実施の形態９）
本発明の半導体集積回路装置に関する実施の形態９について、図１７を用いて説明する。
【０１０２】
図１７は、サブ電源領域に搭載するクロックバッファの構成の一例を示す図である。図１７（ａ）は、一般的なクロック分配系の接続構成を示している。クロックバッファは、クロックパルス発生器ＣＰＧから発生されたクロックパルスを分配する回路であり、これらのバッファを何段か経由してクロックをチップ全体へ分配するのが一般的である。ここでは、初段のクロックバッファ群（Ａ−ｄｒｖ）、２段目のクロックバッファ群（Ｂ−ｄｒｖ）、３段目のクロックバッファ群（Ｃ−ｄｒｖ）、最終段のクロックバッファ群（Ｄ−ｄｒｖ）の大きく４階層で分配する例を示している。ここで、４階層というのは、クロックバッファが４個で分配するという意味ではなく、大きく４つのグループにクロックバッファのカテゴリを分けるという意味である。したがって、各階層では複数のクロックバッファでバッファリングされることもあり得る。例えば、クロックバッファＡ−ｄｒｖは２段目のバッファ回路を経由してクロックバッファＢ−ｄｒｖへ伝達されたりする。
【０１０３】
電源遮断領域がチップの各所に複数搭載される場合、クロックの分配回路をどのように置くかが課題となるが、ここではクロックをチップ全体に分配する役目であるＡ階層の一部のバッファをサブ電源領域に搭載することでこの課題を解決する。このようにすることで、サブ電源領域に搭載するクロックバッファの数を減らせて、チップのスタンバイ時のリーク電流低減に寄与できる。
【０１０４】
図１７（ｂ）は、図１７（ａ）の変形例である。この例では、途中のバッファ階層に、クロックゲーティング技術を適用している例である。この場合、Ｂ−ｄｒｖとＤ−ｄｒｖにクロックゲーティングを適用した例を示した。Ｂ−ｄｒｖのゲーティング信号ＧＡＴＥ１はＬｏになることでＢ−ｄｒｖの出力をＬｏに固定し、ＧＡＴＥ１がＨｉのときはクロック信号が伝播する。同様に、Ｄ−ｄｒｖのゲーティング信号ＧＡＴＥ２はＬｏになることでＤ−ｄｒｖの出力をＬｏに固定し、ＧＡＴＥ２がＨｉのときはクロック信号が伝播する。このＧＡＴＥ信号は、クロックバッファが搭載されている電源領域の電源階層と同じか、それよりも上の電源階層から制御されなくてはならない。さもないと、クロックゲーティング回路にて貫通電流が発生する恐れがある。
【０１０５】
（実施の形態１０）
本発明の半導体集積回路装置に関する実施の形態１０について、図１８を用いて説明する。
【０１０６】
図１８は、半導体集積回路装置の設計フローの一例を示す図である。ここでは、新たにＤＦＬ（Ｄｅｓｉｇｎ  ｆｏｒ  Ｌｅａｋａｇｅ）というステップを設けることが特徴である。これは、製造するＳｏＣが実際に使用される動作シーンを想定して、動作に必要な部分以外の電源を遮断した場合のリーク電流量のチェックを実施するステップである。このステップで使用シーンを想定したリーク電流を評価し、電源ドメインの割り当ての妥当性を吟味する。
【０１０７】
このようなステップを踏むことで、チップ内に独立した電源ドメインを複数設けてリーク電流量の設計が可能となる。このステップを実施するためには、フロントエンド（論理設計、タイミング電力評価）とバックエンド（レイアウト設計やＤＦＴ（Ｄｅｓｉｇｎ  ｆｏｒ  Ｔｅｓｔ）、タイミング電力評価）の協調が今まで以上に重要となる。フロントエンドで検討された論理仕様が顧客から要求される電力仕様に合うかどうかを十分に吟味する必要があり、その際に、物理的な配置情報（電源ドメインの配置や信号線のリピータ配置など）が重要となるからである。
【０１０８】
ここで、評価したリーク電流が目標値を超えた場合には電源ドメインの再構成を実施し、その評価結果に基づきネット変更などを論理設計にフィードバックさせる。これにより、チップのトータルのリーク電流量を念頭に置き、リーク電流量がスペック内に収まるかどうかをチェックしながら設計することが可能となる。
【０１０９】
（実施の形態１１）
本発明の半導体集積回路装置に関する実施の形態１１について、図１９〜図２２を用いて説明する。
【０１１０】
図１９は、電源スイッチコントローラの一例を示す図である。この電源スイッチコントローラは、Ｉ／Ｏで用いられるゲート絶縁膜厚の厚いＭＩＳＦＥＴで構成され、動作電源としてＶＣＣ（たとえば３．３Ｖ）とＶＳＳで動作する。その理由は、このＭＩＳＦＥＴは、ＶＤＤ電源と比較して高いＶＣＣ電源で動作するように設計されているため、しきい値の設定を大きくでき、サブスレッショルドリーク電流が小さく抑えられるからである。さらに、ゲート絶縁膜厚が厚いのでゲートトンネルリーク電流が小さく抑えられる効果もある。
【０１１１】
この電源スイッチコントローラＰＳＷＣ１は、制御論理回路ＣＬＧ、有限ステートマシンＦＳＭ、ＶＳＳＭレベルのセンサ回路ＳＥＮＳ１０ＶＳＳ、電源スイッチのゲート信号レベルのセンサ回路ＳＥＮＳ９０ＶＣＣ、マイクロＩＯ制御信号を生成するレベル変換回路ＬＶＬ＿ＤＮ、小型の電源スイッチとで構成される。ＳＥＳＮ１０ＶＳＳは、制御信号ＳＯＮＶＳＳで駆動され、ＶＳＳＭレベルが１０％ＶＤＤになった時点で検出完了信号Ｃ１０ＶＳＳを送信する。ＳＥＳＮ９０ＶＣＣは、制御信号ＳＯＮＶＣＣで駆動され、電源スイッチのゲート信号Ｇのレベルが９０％ＶＣＣになった時点で検出完了信号Ｃ９０ＶＣＣを送信する。ＦＳＭでは、各センサ回路からの情報を元に、電源スイッチの制御を実施する。ＣＬＧは、マイクロＩＯの制御も実施するが、マイクロＩＯはＶＤＤ電源とＶＳＳ電源で動作する、ゲート絶縁膜の薄いＭＩＳＦＥＴで構成されるため、レベル変換回路を通してＶＣＣ振幅の信号ＣＤＮをＶＤＤ振幅のマイクロＩＯ制御信号ＣＤＮＭＩＯへ変換して出力する。
【０１１２】
なお、電圧レベルの各センサ回路にはクロック信号に同期した、同期型コンパレータを想定している。そのため、この電圧センサは、ＦＳＭから各電圧センサにクロックを供給して、クロック信号で動的にプリチャージと比較を繰り返しながら、電圧レベルをセンスする。このクロックは、ＦＳＭ内部でリングオシレータなどを用いて発振させればよい。
【０１１３】
この電源スイッチコントローラＰＳＷＣ１は、リクエスト信号ＲＥＱを受け付けると内部の制御回路が動作し、電源スイッチを駆動する。電源スイッチの制御方法は、小型の電源スイッチと大型の電源スイッチを切り替えて駆動する、２段階スイッチサイズ切り替え型である。このようにすることで、ＶＳＳＭレベルを放電するための突入電流と呼ばれる大電流を削減することができる。本方式は、小型のスイッチがＶＳＳＭレベルを放電する際の突入電流を流すスイッチとして働くので、この電源スイッチのサイズを適切に選べば突入電流の抑制が可能となる。
【０１１４】
次に、動作を説明する。まず、リクエスト信号ＲＥＱが入力されると、制御論理回路ＣＬＧでは有限ステートマシンＦＳＭへ起動信号を送信する。このＦＳＭは、仮想電源線のＶＳＳＭの電圧レベルを測定するセンサ回路ＳＥＮＳ１０ＶＳＳと、電源スイッチのゲート信号Ｇの電圧レベルを測定するセンサ回路ＳＥＮＳ９０ＶＣＣからのセンス信号を元に、電源スイッチの状態を信号ＳＴにてＣＬＧへ送信する。そのＳＴが大型スイッチを駆動する状態を示す場合には、ＣＬＧは大型ドライバＣ１の駆動を開始する。さらに、ＳＥＮＳ９０ＶＣＣが電源スイッチのゲート信号Ｇが９０％ＶＣＣを超えたことを検出すると、ＦＳＭは電源がオンした状態に遷移し、ＦＳＭからの信号ＳＴで電源スイッチがオンした状態を示した場合に、ＣＬＧはアクノリッジ信号ＡＣＫを送信する。なお、ＦＳＭを初期化するなどのために、リセット信号ＲＥＳを設けておくとより安定動作が実現可能である。
【０１１５】
図２０は、図１９で説明した電源スイッチコントローラの電圧レベルを検出するセンサ回路の一例を示し、図２０（ａ）はＶＳＳＭ電位を検出する回路であり、図２０（ｂ）は電源スイッチのゲート信号Ｇの電圧レベルを検出する回路である。これらはＦＳＭから出力されるクロック信号に同期して電圧レベルを検出する回路であり、ダイナミックコンパレータと呼ぶ。
【０１１６】
図２０（ａ）のセンサ回路について説明する。この回路は、ＶＳＳＭの電圧レベルをモニタし、それがＶＤＤの１０％になるまでを検出する回路である。これは、センスアンプ回路ＳＡ１とプリチャージ回路ＰＣＨ１とレファレンス電圧発生回路ＲＥＦＣ１とで構成され、制御信号ＳＯＮＶＳＳがＨｉになるとクロックがＳＡ１およびＰＣＨ１へ供給されると共に、ＲＥＦＣ１の回路からＶＲＥＦ１が出力される。ＳＡ１は、このＶＲＥＦ１と評価対象のＶＳＳＭが入り、クロック信号ＣＬＫがＬｏのときにセンスアンプの電源であるＰ型ＭＩＳＦＥＴがオフし、ＰＣＨ１がプリチャージを実施する。一方、クロック信号がＨｉの期間にはセンスアンプの電源であるＰ型ＭＩＳＦＥＴがオンし、センスアンプが起動し、その出力ノードＮＤ２１，ＮＤ２２はＶＲＥＦ１とＶＳＳＭの値に応じて変化する。ＶＳＳＭ＞ＶＲＥＦ１の場合、ＮＤ２２がＨｉになりＮＤ２１がＬｏになる。一方、ＶＳＳＭ＜ＶＲＥＦ１の場合、ＮＤ２２がＬｏになりＮＤ２１がＨｉになる。
【０１１７】
ＶＲＥＦ１は、抵抗分割でＶＤＤの１０％になる値を出力する方法をとっている。これは最も単純な方式である。この回路は、ＶＲＥＦ１としてＶＤＤの１０％の値を出力させている間に電流を消費してしまうが、ＳＯＮＶＳＳがＬｏになるとこの抵抗分割のＶＤＤ側に設けたＰ型ＭＩＳＦＥＴ（ＭＰ２１）によって電源スイッチがオフする。したがって、このダイナミックコンパレータが動作しない場合には、電流消費を低く抑えることが可能である。この例では、ＭＰ２１によって抵抗分割によるＶＲＥＦ１生成回路の電源を制御しているが、これは、ＶＳＳＭが電源遮断時にＶＤＤ側へ浮き上がるため、誤動作を回避するために必須である。つまり、ＶＲＥＦ１の電圧レベルはＭＰ２１が遮断されている場合はＶＳＳ側に限りなく近くなる。その理由は、ここで用いる抵抗値は高々１ｋΩ程度であり、ＭＰ２１はそのオン抵抗が約一桁小さい１００Ω程度の値としておけば電圧レベルが抵抗分割で決まる値になる。このように設計したＭＰ２１もスイッチをオフにするとその抵抗値は９桁程度大きくなり、１ｋΩの抵抗と比較するとほぼ無限大の抵抗値と考えることが出来る。そのため、ＭＰ２１がオフしている場合のＶＲＥＦ１の値はＶＳＳに非常に近くなる。したがって、ＶＳＳＭのレベルを検出しようとしてこのダイナミックコンパレータを動作させる場合、ＶＲＥＦ１はＶＳＳからＶＤＤの１０％へ向けて動き、ＶＳＳＭレベルはＶＤＤ近傍から遷移開始するため、誤動作することなく所望のＶＤＤの１０％の値を検出することが可能となる。
【０１１８】
図２０（ｂ）のセンサ回路について説明する。この回路は、電源スイッチのゲート信号Ｇの電圧レベルをモニタし、それがＶＣＣの９０％になるまでを検出する回路である。これは、センスアンプ回路ＳＡ２とプリチャージ回路ＰＣＨ２とレファレンス電圧発生回路ＲＥＦＣ２とで構成され、制御信号ＳＯＮＶＣＣがＨｉになるとクロックがＳＡ２およびＰＣＨ２へ供給されると共に、ＲＥＦＣ２の回路からＶＲＥＦ２が出力される。ＳＡ２は、このＶＲＥＦ２と評価対象のＧが入り、クロック信号ＣＬＫがＬｏのときにセンスアンプの電源であるＰ型ＭＩＳＦＥＴがオフし、ＰＣＨ２がプリチャージを実施する。一方、クロック信号がＨｉの期間にはセンスアンプの電源であるＰ型ＭＩＳＦＥＴがオンし、センスアンプが起動し、その出力ノードＮＤ２３，ＮＤ２４はＶＲＥＦ２とＧの値に応じて変化する。Ｇ＜ＶＲＥＦ２の場合、ＮＤ２４がＨｉになりＮＤ２３がＬｏになる。一方、Ｇ＞ＶＲＥＦ２の場合、ＮＤ２４がＬｏになりＮＤ２３がＨｉになる。
【０１１９】
ＶＲＥＦ２は、抵抗分割でＶＣＣの９０％になる値を出力する方法をとっている。これは最も単純な方式である。この回路は、ＶＲＥＦ２としてＶＣＣの９０％の値を出力させている間に電流を消費してしまうが、ＳＯＮＶＣＣがＬｏになるとこの抵抗分割のＶＳＳ側に設けたＮ型ＭＩＳＦＥＴ（ＭＮ２１）によって電源スイッチがオフする。したがって、このダイナミックコンパレータが動作しない場合には、電流消費を低く抑えることが可能である。この例では、ＭＮ２１によって抵抗分割によるＶＲＥＦ２生成回路の電源を制御しているが、これは、Ｇが電源遮断時にＶＳＳ側へ固定されているため、誤動作を回避するために必須である。つまり、ＶＲＥＦ２の電圧レベルはＭＮ２１が遮断されている場合はＶＣＣ側に限りなく近くなる。その理由は、ここで用いる抵抗値は高々１ｋΩ程度であり、ＭＮ２１はそのオン抵抗が約一桁小さい１００Ω程度の値としておけば電圧レベルが抵抗分割で決まる値になる。このように設計したＭＮ２１もスイッチをオフにするとその抵抗値は９桁程度大きくなり、１ｋΩの抵抗と比較するとほぼ無限大の抵抗値と考えることが出来る。そのため、ＭＮ２１がオフしている場合のＶＲＥＦ２の値はＶＣＣに非常に近くなる。したがって、Ｇのレベルを検出しようとしてこのダイナミックコンパレータを動作させる場合、ＶＲＥＦ２はＶＣＣからＶＣＣの９０％へ向けて動き、ＧレベルはＶＳＳから遷移開始するため、誤動作することなく所望のＶＣＣの９０％の値を検出することが可能となる。
【０１２０】
図２１は、図２０のダイナミックコンパレータの動作波形の一例を示す図である。まず、図２１（ａ）について説明する。まず、時刻Ｔ１でＳＯＮＶＳＳがＨｉレベルになると、ダイナミックコンパレータが動作を開始する。このときＶＲＥＦ１がＶＤＤの１０％レベルを出力し、センスアンプがＶＳＳＭの電圧レベルを検出開始する。センスアンプの動作はクロックに同期しており、クロックがＨｉレベルの時はＮＤ２１とＮＤ２２の値を比較し、クロックがＬｏの期間にはプリチャージ回路が動作してＮＤ２１とＮＤ２２の値がＶＣＣにプリチャージされる。時刻Ｔ２でクロックがＨＩレベルになるため、センスアンプが起動して、ＮＤ２１がＨｉレベル、ＮＤ２２がＬｏレベルになる。この状態は、まだ、ＶＳＳＭの電圧レベルがＶＤＤの１０％以下にならない状態である。この間も電源スイッチがオンする動作を実施しているため、ＶＳＳＭレベルはＶＳＳ側へ向けて駆動され続ける。時刻Ｔ３にてＶＳＳＭレベルがＶＲＥＦ１を横切り、ＶＤＤの１０％以下になった場合を示している。このとき、次のセンスアンプによるレベル評価でＮＤ２１がＬｏレベル、ＮＤ２２がＨｉレベルになる。その結果、Ｃ１０ＶＳＳがＨｉレベルになり、ＦＳＭへＶＳＳＭのレベルの検出が終了したことが伝達される。これにより、ＦＳＭからＳＯＮＶＳＳがＬｏレベルに制御され、ダイナミックコンパレータの動作が終了する。
【０１２１】
次に、図２１（ｂ）について説明する。まず、時刻Ｔ１でＳＯＮＶＣＣがＨｉレベルになると、ダイナミックコンパレータが動作を開始する。このときＶＲＥＦ２がＶＣＣの９０％レベルを出力し、センスアンプがＧの電圧レベルを検出開始する。センスアンプの動作はクロックに同期しており、クロックがＨｉレベルの時はＮＤ２３とＮＤ２４の値を比較し、クロックがＬｏの期間にはプリチャージ回路が動作してＮＤ２３とＮＤ２４の値がＶＣＣにプリチャージされる。時刻Ｔ２でクロックがＨｉレベルになるため、センスアンプが起動して、ＮＤ２３がＨｉレベル、ＮＤ２４がＬｏレベルになる。この状態は、まだ、ＶＳＳＭレベルがＶＣＣの９０％以上にならない状態である。この間も電源スイッチがオンする動作を実施しているため、Ｇの電圧レベルはＶＣＣ側へ向けて駆動され続ける。時刻Ｔ３にてＧの電圧レベルがＶＲＥＦ２を横切り、ＶＣＣの９０％以上になった場合を示している。このとき、次のセンスアンプによるレベル評価でＮＤ２３がＬｏレベル、ＮＤ２４がＨｉレベルになる。その結果、Ｃ９０ＶＣＣがＨｉレベルになり、ＦＳＭへＶＳＳＭのレベルの検出が終了したことが伝達される。これにより、ＦＳＭからＳＯＮＶＣＣがＬｏレベルに制御され、ダイナミックコンパレータの動作が終了する。
【０１２２】
図２２は、図１９に記載した電源スイッチコントローラの動作波形の一例である。この図２２には、電源スイッチがオフしている期間（Ｔ０状態）と、電源スイッチをオンするための遷移期間（Ｔ１状態、Ｔ２状態）と、電源スイッチがオンしている期間（Ｔ３状態）を示した。
【０１２３】
まず、リクエスト信号ＲＥＱがＨｉになることで、電源スイッチオフ状態Ｔ０から遷移期間Ｔ１状態へ遷移する。そのとき、小型の電源スイッチのゲート信号ＧＳＭＡＬがＬｏからＨｉへ遷移し、ＶＳＳＭの電位をグランドレベル０Ｖにすべく駆動する。ＳＥＮＳ１０ＶＳＳ回路は、ＶＳＳＭのレベルを例えば１０％ＶＤＤになるまで検出し、ＶＳＳＭのレベルが１０％ＶＤＤを下回った場合にＦＳＭへＣ１０ＶＳＳ信号を伝達し、センサ回路の動作を停止する。ＦＳＭはＣ１０ＶＳＳ信号を受けると直ちにＴ２状態へ状態を遷移し、その結果をＣＬＧに伝達することで大型ドライバのゲート信号Ｇを駆動させる。
【０１２４】
このＧの電圧レベルはＳＥＮＳ９０ＶＣＣでセンスし、ＳＥＮＳ９０ＶＣＣはＧのレベルが例えば９０％ＶＣＣになったところを検出し、ＳＥＮＳ９０ＶＣＣ回路を停止するとともに、Ｃ９０ＶＣＣをＦＳＭへ送信する。ＦＳＭはＣ９０ＶＣＣを受けると、直ちに状態をＴ３状態に遷移させ、その結果をＣＬＧへ伝達する。ＣＬＧは、その結果を受けてＡＣＫ信号を送信する。
【０１２５】
なお、この電源スイッチコントローラには、前記特許文献２で記載のマイクロ（μ）Ｉ／Ｏの制御も実施する。マイクロＩ／Ｏとは、複数の電源遮断領域間の信号授受において、信号値が電源遮断時に不定値を取る場合にその影響で、入力側回路において貫通電流が発生することを抑えるための回路であり、必要に応じて信号振幅レベル変換機能を有したＡＮＤ回路である。
【０１２６】
このマイクロＩ／Ｏ回路の制御信号は、ＶＳＳＭレベルが１０％ＶＤＤ以下になれば回路の論理しきい値以下となるため、大きな貫通電流が流れないため、ＶＳＳＭが１０％ＶＤＤになった時点でＣＤＮＭＩＯをＬｏからＨｉにする制御を実施する。これにより、ＡＣＫが送信された場合にマイクロＩ／Ｏはすでに動作が可能となっているため、直ちに信号の授受が可能となる。
【０１２７】
一方、電源スイッチをオフする場合について説明する。まず、ＲＥＱがＨｉからＬｏになることで、電源スイッチコントローラは電源スイッチの遮断制御を開始する。この場合、小型ドライバと大型ドライバのゲート信号をともにＬｏへ駆動する制御をさせることで、電源スイッチをオフさせる。なお、ＡＣＫ信号とＣＤＮＭＩＯはＲＥＱが入った時点でＬｏにする制御を実施し、ＲＥＱを受け付けたらすぐに電源スイッチはオフになり、使用不可能というような制御を想定している。
【０１２８】
（実施の形態１２）
本発明の半導体集積回路装置に関する実施の形態１２について、図２３〜図２５を用いて説明する。
【０１２９】
図２３は、電源スイッチコントローラの別の例を示す図である。この電源スイッチコントローラも、図１９の電源スイッチコントローラと同様に、Ｉ／Ｏで用いられるゲート絶縁膜厚の厚いＭＩＳＦＥＴで構成され、動作電源としてＶＣＣ（たとえば３．３Ｖ）とＶＳＳで動作する。この電源スイッチコントローラＰＳＷＣ２は、図１９の例と異なり、電源スイッチが大型スイッチの１種類であること、その電源スイッチを制御するドライバが小型と大型の２種類であることが特徴である。このドライバの数は２つに限定する必要はなく、ここでは図示しないが、複数種類を用いてそれらを選択的に用いて制御してもよい。
【０１３０】
図２３に示した電源スイッチコントローラＰＳＷＣ２は、制御論理回路ＣＬＧ、有限ステートマシンＦＳＭ、電源スイッチのゲート信号レベルのセンサ回路ＳＥＮＳ９０ＶＣＣ、マイクロＩＯ制御信号を生成するレベル変換回路ＬＶＬ＿ＤＮ、小型の電源スイッチとで構成される。ＳＥＳＮ９０ＶＣＣは制御信号ＳＯＮＶＣＣで駆動され、電源スイッチのゲート信号Ｇのレベルが９０％ＶＣＣになった時点で検出完了信号Ｃ９０ＶＣＣを送信する。ＦＳＭでは、センサ回路からの情報を元に、電源スイッチの制御を実施する。ＣＬＧは、マイクロＩＯの制御も実施するが、マイクロＩＯはＶＤＤ電源とＶＳＳ電源で動作する、ゲート絶縁膜の薄いＭＩＳＦＥＴで構成されるため、レベル変換回路を通してＶＣＣ振幅の信号ＣＤＮをＶＤＤ振幅のマイクロＩＯ制御信号ＣＤＮＭＩＯへ変換して出力する。
【０１３１】
なお、電圧レベルのセンサ回路にはクロック信号に同期した、同期型コンパレータを想定している。そのため、この電圧センサは、ＦＳＭから電圧センサにクロックを供給して、クロック信号で動的にプリチャージと比較を繰り返しながら、電圧レベルをセンスする。このクロックは、ＦＳＭ内部でリングオシレータなどを用いて発振させればよい。
【０１３２】
この電源スイッチコントローラＰＳＷＣ２は、リクエスト信号ＲＥＱを受け付けると内部の制御回路が動作し、電源スイッチを駆動する。電源スイッチの制御方法は、電源スイッチのゲート信号を駆動するためのドライバを、小型のドライバと大型のドライバを切り替えて駆動する、２段階駆動力切り替え型である。このようにすることで、ＶＳＳＭレベルを充電するための突入電流と呼ばれる大電流を削減することができる。本方式は、小型のドライバにより大型の電源スイッチのゲート信号を駆動するため、電源スイッチのゲートはゆっくりとＨｉレベルとなりうるため、電源スイッチがゆっくりオンする。
【０１３３】
このとき、電源スイッチのゲートとドレイン間にはミラー容量と呼ばれる容量が見え、電源スイッチのゲート信号はこのミラー容量を充電するために一時、一定値をとる。これは、小型のドライバのソースドレイン間電圧がほぼ一定の値を取る際の現象であるため、このドライバが一種の定電荷供給回路になるからである。このミラー容量を充電している間は、電源スイッチにおいてはＮ型ＭＩＳＦＥＴのチャネルが徐々に形成されているところでもあり、ＶＳＳＭが充電されている期間と一致する。このときのゲート電極の電圧は、電源スイッチであるＮ型ＭＩＳＦＥＴのしきい値とほぼ等しい。従って、この期間の電源スイッチの電流供給能力は非常に弱く、そのため、ＶＳＳＭを充電するための電流を小さく抑えることが可能である。
【０１３４】
次に、動作を説明する。リクエスト信号ＲＥＱが入力されると、制御論理回路ＣＬＧでは有限ステートマシンＦＳＭへ起動信号を送信する。そのとき、小型のドライバＣ０が電源スイッチのゲートＧの駆動を始める。このＦＳＭは、詳しくは図２２（ｂ）で説明するが、電源スイッチのゲート信号Ｇの最遠端側のノードを電源スイッチコントローラに引き込んだノードＧＳＥＮの電圧レベルをモニタすることで状態遷移を実施する。このＣ０は複数の駆動力のドライバをあらかじめ作成しておき、所望の駆動力を選択することも可能である。例えば、同じゲート幅のトランジスタを縦積みにすると電流が半分になり、また、同じゲート幅のトランジスタを並列に接続すると、電流が倍になることを利用すれば、複数段縦積みにしたドライバと、複数個並列接続したドライバを数種類用意して選択して用いれば実現可能である。
【０１３５】
このＧＳＥＮの電圧レベルを荒い精度で検出するシュミットトリガバッファＳＢと、それを高精度で測定するセンサ回路ＳＥＮＳ９０ＶＣＣを有し、これらからのセンス信号を元に、電源スイッチの状態を信号ＳＴにてＣＬＧへ送信する。まず、シュミットトリガバッファＳＢの出力を受けて、ＦＳＭはＣＬＧへ大型ドライバの駆動状態にあることを通知し、その信号を受けて、ＣＬＧは大型ドライバＣ１の駆動を開始する。さらに、ＳＥＮＳ９０ＶＣＣからのセンス信号を元に電源スイッチがオンしたことをＦＳＭが受理すると、電源がＯＮした状態になったことをＦＳＭはＣＬＧへ伝達し、その信号を受けてＣＬＧはアクノリッジ信号ＡＣＫを送信する。なお、ＦＳＭを初期化するなどのために、リセット信号ＲＥＳを設けておくとより安定動作が実現可能である。
【０１３６】
図２４は、図２３で記載した電源スイッチコントローラと電源スイッチの接続関係の一例を示した図である。電源スイッチの制御信号Ｇは、独立電源遮断領域（ＣＢ）の回路へ電源を供給する電源スイッチＰＳＷのゲートを繋ぎ、複数のＮ型ＭＩＳＦＥＴのゲートを繋ぐ。その際、遠端側のノードを電源スイッチコントローラＰＳＷＣ２へ戻し、これをＧＳＥＮとする。ＧとＧＳＥＮは論理的には同一のネットであるが、Ｇの配線容量と配線抵抗が大きいため、非常に高負荷となる。従って、この配線の応答は抵抗Ｒと容量Ｃの積であるＲＣ時定数により、遠端側と近端側で大きく値が異なる。そのため、近端側で電圧をモニタすると、遠端側で十分に電圧が上昇しないうちにアクノリッジ信号が出してしまう恐れがあり、誤動作の原因になりかねない。そこで、遠端側をモニタすることで、その誤動作の恐れを回避する。
【０１３７】
図２５は、図２３で記載した電源スイッチコントローラの動作波形の一例である。この図２３には、電源スイッチがオフしている期間（Ｔ０状態）と、電源スイッチをオンするための遷移期間（Ｔ１状態、Ｔ２状態）と、電源スイッチがオンしている期間（Ｔ３状態）を示した。まず、リクエスト信号ＲＥＱがＨｉになることで、電源スイッチがオフ状態Ｔ０から遷移期間Ｔ１状態へ遷移する。そのとき、小型のドライバＣ０がオンするため、電源スイッチのゲート信号ＧＳＥＮはＬｏからＨｉへ向けてゆっくり遷移を開始する。途中、電源スイッチのゲートとドレイン間のミラー容量を充電するために一旦ゲート電極の増加が止まるように見える。しかし、この期間でＶＳＳＭの充電が完了し、以後は突入電流の危険性がなくなる。
【０１３８】
小型ドライバと大型ドライバの切り替えは、電源スイッチのゲート信号Ｇの最遠端側のノードであるＧＳＥＮをシュミットトリガドライバで受けて、そのシュミットの論理しきい値を超えたところで切り替える。このとき、電源スイッチの状態はＴ２状態へ遷移し、大型ドライバＣ１が駆動される。このＧＳＥＮの電圧レベルはＳＥＮＳ９０ＶＣＣでセンスし、ＳＥＮＳ９０ＶＣＣはＧのレベルが、例えば９０％ＶＣＣになったところを検出し、ＳＥＮＳ９０ＶＣＣ回路を停止するとともに、Ｃ９０ＶＣＣをＦＳＭへ送信する。ＦＳＭはＣ９０ＶＣＣを受けると、直ちに状態をＴ３状態に遷移させ、その結果をＣＬＧへ伝達する。ＣＬＧは、その結果を受けてＡＣＫ信号を送信する。
【０１３９】
なお、この電源スイッチコントローラも、マイクロＩ／Ｏの制御信号を有する。このマイクロＩ／Ｏ回路の制御信号は、電源スイッチのゲート信号がシュミットの論理しきい値ＶＴＨ１を超えたところでＣＤＮＭＩＯをＬｏからＨｉにする制御を実施する。このとき、ＶＳＳＭは完全に０Ｖとなっているため、マイクロＩ／Ｏでの貫通電流は流れない。これにより、ＡＣＫが送信された場合にマイクロＩ／Ｏはすでに動作が可能となっているため、直ちに信号の授受が可能となる。
【０１４０】
一方、電源スイッチをオフする場合について説明する。まず、ＲＥＱがＨｉからＬｏになることで、電源スイッチコントローラは電源スイッチの遮断制御を開始する。この場合、小型ドライバと大型ドライバのゲート信号をともにＬｏへ駆動する制御をさせることで、電源スイッチをオフさせる。なお、ＡＣＫとＣＤＮＭＩＯはＲＥＱが入った時点でＬｏにする制御を実施し、ＲＥＱを受け付けたらすぐに電源スイッチはオフになり、使用不可能というような制御を想定している。
【０１４１】
以上、電源スイッチコントローラの制御方法について述べたが、実際に電源スイッチをＬＳＩに搭載し、その特性を評価することは製品品質向上のため不可欠である。電源スイッチをＬＳＩに集積する際、最も注意すべき点は、電源スイッチをオンする際の突入電流による周囲回路の電圧降下現象と、電源スイッチのサイズに依存する、電源スイッチのオン抵抗による電圧降下現象を把握することである。そのために、オンチップの高精度電圧モニタ回路があると、これにより、試験チップで得られた知見をもとに、前記電源スイッチの大きさの選定や、前記電源スイッチの駆動ドライバの適切なサイズを得ることが可能となる。
【０１４２】
（実施の形態１３）
本発明の半導体集積回路装置に関する実施の形態１３について、図２６を用いて説明する。
【０１４３】
図２６は、電源電圧の変動を評価する電圧モニタ回路の一例を示す図である。この電圧モニタ回路は、図２６（ａ）に示した電圧モニタと、図２６（ｂ）に示した電圧モニタの出力信号を増幅するモニタ電圧増幅回路から構成される。
【０１４４】
まず、図２６（ａ）に示した電圧モニタＶＭＯＮから説明する。この回路は、しきい値の異なる２種類のＭＩＳＦＥＴを使用して設計されている。ここで、トランジスタのチャネル部が黒い回路がしきい値の小さいＭＩＳＦＥＴである。この回路は、基本的にはリングオシレータ回路で構成されており、電圧をモニタしない場合の動作停止機能を持っている。この動作停止機能は、ＮＡＮＤ機能で実施する。つまり、リングオシレータの起動信号反転信号ｒｎｇｅｎｂがＬｏになると、内部のリングオシレータが動作を開始し、ｒｎｇｅｎｂがＨｉになると内部のリングオシレータが動作を停止する。これは、否定論理積回路ＮＡＮＤ２１で実現する。
【０１４５】
このように、リングオシレータに低しきい値型のＭＩＳＦＥＴを用いる理由は、微小な電源電圧の変動を高精度にリングオシレータの発振周波数へ変換させるために、応答性の良いＭＩＳＦＥＴを使用するためである。また、しきい値の小さいＭＩＳＦＥＴを縦に積んでいる理由は、リングオシレータの発振周波数を低減させるためである。
【０１４６】
電圧モニタの発振出力信号ｒｎｇｏｕｔは、電圧モニタの搭載されている地点から、モニタ電圧増幅器ＶＭＯＮＣまでの間に、数ｍｍもの配線を通らなくてはならず、その負荷は非常に大きくなる。そのため、あまり周波数が高いと配線の途中で信号が消える恐れがあるためである。リングオシレータの出力は、バッファで増幅されてｒｎｇｏｕｔとして、モニタ電圧増幅器へ伝達される。
【０１４７】
次に、図２６（ｂ）のモニタ電圧増幅回路ＶＭＯＮＣについて説明する。ここでは、２つの電圧モニタＶＭＯＮを制御する例を示している。この回路は、Ｐ型ＭＩＳＦＥＴで構成されたカレントミラー型増幅回路を主要回路としており、トランスミッションゲートで電圧モニタからの出力を導通させるか導通させないかを選択する。電圧モニタからの出力が導通している場合は、低しきい値のＰ型ＭＩＳＦＥＴのドレインで受けて、ＭＰ２１とＭＰ２２のゲート幅比で決まる増幅率をもって、電圧モニタ出力信号ｖｍｏｎ＿ｏｕｔとして出力される。
【０１４８】
ここでは、２つのＶＭＯＮがＶＭＯＮＣに接続された例を示したが、セレクト回路と、トランスミッションゲートを必要数追加し、その追加したトランスミッションゲートをＭＰ２１のドレインに接続すれば、複数個の電圧モニタからの信号を選択的に取り出し評価することが可能である。
【０１４９】
（実施の形態１４）
本発明の半導体集積回路装置に関する実施の形態１４について、図２７を用いて説明する。
【０１５０】
図２７は、図１の電源分離領域の構成をチップに実装する場合の一例である。ここでは、リピータ回路の例を示した。この図２７には、電源スイッチがオンしている領域として、ＡｒｅａＣ、ＡｒｅａＧ、ＡｒｅａＩ、ＡｒｅａＨを想定している。図１の電源領域階層で考えると、ＰＤＨ１〜ＰＤＨ３に相当する。ここで、ＡｒｅａＨは各電源領域に分散配置されている、サブ電源領域である。電源スイッチが遮断されている領域は、ＡｒｅａＡ、ＡｒｅａＢ、ＡｒｅａＤ、ＡｒｅａＥ、ＡｒｅａＦであり、図１の電源領域階層で考えると、ＰＤＨ４が電源遮断されている場合である。
【０１５１】
まず、ＡｒｅａＤからのパッドＰＡＤ１へ送信する信号配線ｓｉｇ１について考える。この場合、ｓｉｇ１はＡｒｅａＡ、ＡｒｅａＢ、ＡｒｅａＣ、ＡｒｅａＥ、ＡｒｅａＦのいずれかの上層を通過しなくてはならない。ここでは、ＡｒｅａＣ、ＡｒｅａＡ、ＡｒｅａＢを通過することを想定した。この場合、ＡｒｅａＣとＡｒｅａＤは独立に電源が遮断される関係にあり、これら２つの電源領域には電源遮断の優先関係はない。従って、ＡｒｅａＤからの信号配線ｓｉｇ１１はそのままＡｒｅａＣ内の回路に入力することができない。図１で説明した階層化の概念では、ＡｒｅａＣとＡｒｅａＤの上位階層の「親」に当たるＡｒｅａＨを経由すればその問題が回避される。そのため、この図２７にはＡｒｅａＣ内に搭載したＡｒｅａＨでこのｓｉｇ１１を受ける。このＡｒｅａＨ内のｓｉｇ１１を受ける回路は、電源遮断領域から電源印加領域に始めて入る信号を受ける回路であるので、不定信号伝播防止回路（μＩ／Ｏ）である必要がある。ここでは、ＡＮＤ機能でその機能を実現する例を示しており、これは信号配線ｓｉｇ３１の信号で制御され、ｓｉｇ３１がＬｏになる場合に不定信号の伝播を阻止する。
【０１５２】
ここで、ｓｉｇ３１の信号について説明する。ｓｉｇ３１の信号は、ＡｒｅａＩで生成されたμＩ／Ｏ制御信号配線ｓｉｇ３の信号を、ＡｒｅａＥ内のＡｒｅａＨに搭載されたリピータ回路で中継された信号である。この制御信号もＡｒｅａＩからＡｒｅａＥを通過する際に電源遮断される可能性があるため、サブ電源領域ＡｒｅａＨ内の中継バッファ回路で中継する必要がある。このＡｒｅａＨはサブ電源領域として定義してあり、ＡｒｅａＣ、ＡｒｅａＡ、ＡｒｅａＢに搭載されるので、ｓｉｇ１２、ｓｉｇ１３、ｓｉｇ１４の各信号はＡｒｅａＨ内の回路で中継すればよい。
【０１５３】
次に、ＡｒｅａＧからパッドＰＡＤ２へ信号を送出する例を示す。これは、同一電源遮断領域にリピータを設けて、その後、別の電源領域にて信号を中継する例である。この場合、ＡｒｅａＥとＡｒｅａＦを通過することを想定している。信号配線ｓｉｇ２１を中継するに当たり、ＡｒｅａＧはＡｒｅａＥの「親」に当たる関係になるため、そのままＡｒｅａＥにて中継してしまうと、ＡｒｅａＥが遮断された場合に信号の伝達が不可能になってしまう。
【０１５４】
そこで、中継バッファをＡｒｅａＥ内に設置されたサブ電源領域ＡｒｅａＨ内に中継回路を搭載することでその問題を回避する。このＡｒｅａＨ内の回路はμＩ／Ｏ回路である必要がある。その理由は、ＡｒｅａＨはＡｒｅａＧが電源遮断されても電源が印加され続ける場合があるからである。このμＩ／Ｏの制御はＡｒｅａＩからの制御信号配線ｓｉｇ４で実施する。その後、このμＩ／Ｏからの出力信号はＡｒｅａＦ内のＡｒｅａＨで中継され、ＰＡＤ２へ送信される。
【０１５５】
このように、ＬＳＩ（ＳｏＣ）内部に複数の電源領域が分けられており、それらが図１で示したような電源遮断関係を持たせると、サブ電源領域を使用することで、リピータ回路の設計が容易化する効果がある。
【０１５６】
（実施の形態１５）
本発明の半導体集積回路装置に関する実施の形態１５について、図２８を用いて説明する。
【０１５７】
図２８は、図１の電源分離領域の構成をチップに実装する場合の一例である。ここでは、クロックバッファ回路の搭載例を示した。この図２８には、電源スイッチがオンしている領域として、ＡｒｅａＣ、ＡｒｅａＧ、ＡｒｅａＩ、ＡｒｅａＨを想定している。図１の電源領域階層で考えると、ＰＤＨ１〜ＰＤＨ３に相当する。ここで、ＡｒｅａＨは各電源領域に分散配置されている、サブ電源領域である。電源スイッチが遮断されている領域は、ＡｒｅａＡ、ＡｒｅａＢ、ＡｒｅａＤ、ＡｒｅａＥ、ＡｒｅａＦであり、図１の電源領域階層で考えると、ＰＤＨ４が電源遮断されている場合である。
【０１５８】
クロック信号は、まず、クロックパルス発生器ＣＰＧから出力され、それを、複数段の中継バッファを経由してチップ全体へ分配されるのが一般的である。このＣＰＧは、電源遮断の実施頻度が少ない領域に設置する必要があるため、ここでは図１の電源領域の階層で最上位のＡｒｅａＩに搭載されるものとした。ＡｒｅａＩ内のＣＰＧからのクロック信号は、等長配線などでスキューを合わせる必要があるため、一旦チップの中央へ配線される。この場合、この図２８では、例えばＡｒｅａＧを通過してＡｒｅａＥへ信号を配線する例を示したが、このＡｒｅａＧはＡｒｅａＡ、ＡｒｅａＢ、ＡｒｅａＣのグループとは独立に電源が遮断されてしまうため、このＡｒｅａＧにてクロック信号を中継することは出来ない。
【０１５９】
そこで、サブ電源領域としてのＡｒｅａＨを用いて、その中に設置されたクロックバッファを用いてクロック信号の中継を実施する。ＡｒｅａＥへ分配されたクロック系信号配線ＣＫ２は、ＡｒｅａＥ内へのクロック分配に使われることのほかに、その他の電源領域へのクロック分配を実施しなくてはならない。この図２８には、ＡｅｒａＥ内へ分配するクロックにはＡｒｅａＥ内でのクロックバッファを用い、それ以外の領域へのクロック分配を実施するためにはサブ電源領域のＡｒｅａＨ内のクロックバッファを用いて分配する。クロック系信号配線ＣＫ３，ＣＫ４，ＣＫ５はこのようにして分配される。
【０１６０】
ＣＫ３は、ＡｒｅａＥ内からＡｒｅａＦ内へ分配される信号で、この信号はさらにＡｒｅａＤへのクロック分配も考えているため、ＡｒｅａＦ内に設置されたサブ電源領域ＡｒｅａＨ内のクロックバッファを経由してクロック系信号配線ＣＫ７のクロックとされる。ＣＫ７は、ＡｒｅａＦ内に分配される信号を受ける回路としてはＡｒｅａＦ内にてクロックバッファを経由すればよく、ＡｒｅａＤ内へ分配されたクロックも、ＡｒｅａＤ以降は他の電源領域に分配されない場合であれば、ＡｒｅａＤ内に設置されたクロックバッファを用いてさらにクロックを分配すればよい。
【０１６１】
ＣＫ４は、ＡｒｅａＥ内からＡｒｅａＣ内へ分配される信号で、ＡｒｅａＣ以降は他の電源領域に分配されない場合であれば、ＡｒｅａＣ内に設置されたクロックバッファを用いてさらにクロックを分配すればよい。
【０１６２】
ＣＫ５は、ＡｒｅａＥ内からＡｒｅａＢおよびＡｒｅａＧ内へ分配される信号である。ＡｒｅａＧへ分配されるクロック信号は、ＡｒｅａＧ内のクロックバッファで中継されてＡｒｅａＧへ分配される。一方、ＡｒｅａＢ内に分配されるクロック信号はさらにＡｒｅａＡへのクロック分配も考えているため、ＡｒｅａＢ内に設置されたサブ電源領域ＡｒｅａＨ内のクロックバッファを経由してクロック系信号配線ＣＫ６のクロックとされる。ＣＫ６は、ＡｒｅａＢ内に分配される信号を受ける回路としては、ＡｒｅａＢ内にてクロックバッファを経由すればよく、ＡｒｅａＡ内へ分配されたクロックも、ＡｒｅａＡ以降は他の電源領域に分配されない場合であれば、ＡｒｅａＡ内に設置されたクロックバッファを用いてさらにクロックを分配すればよい。
【０１６３】
このように、ＬＳＩ（ＳｏＣ）内部に複数の電源領域が分けられており、それらが図１で示したような電源遮断関係を持っている場合は、サブ電源領域を使用することで、クロック分配回路の設計が容易化する効果がある。
【０１６４】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【０１６５】
本発明は、半導体集積回路装置に関し、特に、携帯機器向けシステムＬＳＩ又はマイクロプロセッサに適用して有効である。
【符号の説明】
【０１６６】
ＰＤＨ１〜ＰＤＨ４…電源領域階層、ＡｒｅａＡ〜ＡｒｅａＩ…電源領域、ＣＴＬ１〜ＣＴＬ７…制御信号、ＳＩＧ１〜ＳＩＧ７…信号、ＭＩＯ１〜ＭＩＯ３…不定信号伝播防止回路、ＳｏＣ…システム・オン・チップ、ＳＰＡ１〜１０…サブ電源領域、ＰＳＷ…電源スイッチ、ＰＳＷＣ…電源スイッチコントローラ、ＶＤＤ…ＶＤＤ電源、ＶＳＳ…ＶＳＳ電源、ＶＳＳＭ…ＶＳＳＭ（仮想グランド）電源、ＶＳＳＭ２…ＶＳＳＭ２（仮想グランド）電源、Ｍ１…第１メタル層、Ｍ２…第２メタル層、ＳＦＦ…標準フリップフロップ、ＩＮＶ…インバータ回路、ＮＡＮＤ…否定論理積回路、ＮＯＲ…否定論理和回路、ＲＬ…情報保持ラッチ、ＲＰＴ…リピータ回路、ＣＫＢＵＦ…クロックバッファ回路、ＶＢＰ，ＶＢＮ…基板電極、ＮＷＥＬＬ…Ｎ型ウエル、ＰＷＥＬＬ…Ｐ型ウエル、ＰＷＡ１，ＰＷＡ２…Ｐ型ウエル領域、ＮＷＡ１〜ＮＷＡ４…Ｎ型ウエル領域、Ｐ−ｓｕｂ…Ｐ型シリコン基板、ＤＮＷ…ディープＮ型ウエル、ＰＬ…Ｐ型拡散層、ＮＬ…Ｎ型拡散層、ＰＷ…Ｐ型ウエル、ＮＷ…Ｎ型ウエル、Ｄ…ドレイン電極、Ｓ…ソース電極、Ｇ…ゲート電極、ＣＢＬＫ…回路ブロック、ｇ１，ｇ２…ゲート駆動信号、ＰＳＷＡＲＥＡ…電源スイッチ配置領域、ＷＭ…ワイドメタル配線層、ｇ２ｃｔｌ…共通制御信号、Ｄ…入力信号、Ｑ…出力信号、ＳＴＲＤ…入力信号、ＳＥＬ１…セレクタ、ＴＧ…トランスミッションゲート、ＣＩＮＶ…クロックトインバータ、ＣＬＫ…クロック信号、ｃｋ…内部クロック信号、ｃｋｂ…内部クロック反転信号、ＲＬＤＳＥＬ…選択信号、ｎｄ１，ＮＶ…ノード、ＳＴＲ…データ退避信号、ＳＴＲＢ…データ退避信号反転信号、ＣＢ１，ＣＢ２…回路ブロック、ＦＦ…フリップフロップ、ＳＥＬ…セレクタ、ＬＴＣ…ラッチ、ＣＰＧ…クロックパルス発生器、Ａ−ｄｒｖ〜Ｄ−ｄｒｖ…クロックバッファ群、ＧＡＴＥ１…ＧＡＴＥ２…ゲーティング信号、ＲＥＳ…リセット信号、ＲＥＱ…リクエスト信号、ＡＣＫ…アクノリッジ信号、ＥＬＶＤ…イネーブル信号、ＣＬＧ…制御論理回路、ＦＳＭ…有限ステートマシン、ＳＥＮＳ１０ＶＳＳ…センサ回路、ＳＥＮＳ９０ＶＣＣ…センサ回路、ＣＴＬＦＳＭ…ＦＳＭ制御信号、ＳＴ…ステート状態信号、ＧＳＭＡＬ…ゲート信号、ＣＤＮ…マイクロＩＯ制御信号、ＣＤＮＭＩＯ…マイクロＩＯ制御信号、Ｇ…ゲート信号、ＳＯＮＶＳＳ…制御信号、Ｃ１０ＶＳＳ…検出完了信号、ＳＯＮＶＣＣ…制御信号、Ｃ９０ＶＣＣ…検出完了信号、ＳＡ１，ＳＡ２…センスアンプ回路、ＰＣＨ１，ＰＣＨ２…プリチャージ回路、ＰＥＦＣ１，ＰＥＦＣ２…レファレンス電圧発生回路、ＮＤ２１〜ＮＤ２４…出力ノード、ＳＢ…シュミットトリガバッファ、ＧＳＥＮ…ノード、Ｃ０，Ｃ１…ドライバ、ＶＴＨ１…論理しきい値、ｒｎｇｅｎｂ…起動信号反転信号、ｒｎｇｏｕｔ…発振出力信号、ｃｅ１，ｃｅ２…セレクト信号、ｒｎｇｓｅｌ１，ｒｎｇｓｅｌ２…セレクト信号、ｒｎｇｓｅｌｂ１，ｒｎｇｓｅｌｂ２…セレクト信号反転信号、ｖｍｏｎ＿ｏｕｔ…電圧モニタ出力信号、ＰＡＤ，ＰＡＤ１，ＰＡＤ２…パッド、ｓｉｇ１〜ｓｉｇ４，ｓｉｇ１１〜ｓｉｇ１４，ｓｉｇ２１〜ｓｉｇ２３，ｓｉｇ３１…信号配線、ＣＫ１〜ＣＫ７…クロック系信号配線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図１８】
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