(57)【特許請求の範囲】
【請求項１】
第１及び第２のゲート用トランジスタと、当該第１及び第２のゲート用トランジスタの双方に結合された記憶素子とを具える多値メモリセルと、
前記第１のゲート用トランジスタに結合された第１のビットラインと、
前記第２のゲート用トランジスタに結合された第２のビットラインと、
前記第１及び第２のビットラインの双方に結合された検出回路であって、
前記第１のビットラインに起動された第１のビットライン電圧を、第１基準電圧と比較し、
前記第１のビットライン電圧を、前記第１基準電圧と異なる第２基準電圧と比較し、
前記第２のビットラインに起動された第２のビットライン電圧を、第３基準電圧と比較する
ように構成されている検出回路と
を具える装置であって、
前記第１のゲート用トランジスタは、第１のしきい値電圧レベルを有するように構成され、前記第２のゲート用トランジスタは、第２のしきい値電圧レベルを有するように構成され、
前記第１基準電圧及び前記第３基準電圧は同じであり、
前記第１のしきい値電圧レベルは、前記第２のしきい値電圧レベルと異なり、
前記記憶素子の記憶電圧が前記第１及び第２のしきい値電圧レベルの低い方を超えると、前記第１及び第２のゲート用トランジスタのうち、当該低い方のしきい値電圧レベルを有するゲート用トランジスタのみが駆動される
装置。
【請求項２】
請求項１に記載の装置において、
前記検出回路に結合され、少なくとも前記検出回路の出力に基づいて、前記記憶素子の前記記憶電圧のレベルを復号するように構成されているデコーダを更に具える装置。
【請求項３】
請求項２に記載の装置において、この検出回路が更に、前記第１のビットラインに結合された第１の比較回路と、前記第２のビットラインに結合された第２の比較回路とを具える装置。
【請求項４】
請求項２に記載の装置において、前記検出回路が、前記第１のビットラインに結合された第１及び第２のセンス増幅器と、前記第２のビットラインに結合された第３のセンス増幅器とを有している装置。
【請求項５】
請求項４に記載の装置において、前記第１及び第２のセンス増幅器は、前記第１のビットライン電圧を前記第１及び第２基準電圧とそれぞれ比較するように構成され、前記第３のセンス増幅器は、前記第２のビットライン電圧を前記第３基準電圧と比較するように構成されている装置。
【請求項６】
請求項５に記載の装置において、前記検出回路が更に、前記第２のビットラインに結合され、前記第２のビットライン電圧を第４基準電圧と比較するように構成した第４のセンス増幅器を有している装置。
【請求項７】
多値メモリセル内に記憶された記憶電圧を検出する方法において、この方法が、
前記多値メモリセルの第１及び第２のゲート用トランジスタであって、第１のビットラインに結合された前記第１のゲート用トランジスタと第２のビットラインに結合された前記第２のゲート用トランジスタとを、メモリ制御回路により駆動するステップと、
検出回路により、前記第１のビットラインの第１のビットライン電圧を第１基準電圧と比較するステップと、
前記検出回路により、前記第１のビットライン電圧を、前記第１基準電圧と異なる第２基準電圧と比較するステップと、
前記検出回路により、前記第２のビットラインの第２のビットライン電圧を第３基準電圧と比較するステップと
を有する方法であって、
前記第１のゲート用トランジスタを、第１のしきい値電圧レベルを有するように構成し、前記第２のゲート用トランジスタを、第２のしきい値電圧レベルを有するように構成し、
前記第１基準電圧及び前記第３基準電圧は同じであり、
前記第１のしきい値電圧レベルは、前記第２のしきい値電圧レベルと異なり、
前記記憶電圧が前記第１及び第２のしきい値電圧レベルの低い方を超えると、当該低い方のしきい値電圧レベルを有するゲート用トランジスタのみが駆動されるようにする
方法。
【請求項８】
請求項７に記載の方法において、
第１のビットライン電圧を第１基準電圧と比較する前記ステップと、第１のビットライン電圧を第２基準電圧と比較する前記ステップとが、前記検出回路の第１の比較回路により行われ、
第２のビットライン電圧を第３基準電圧と比較する前記ステップが、前記検出回路の第２の比較回路により行われる
方法。
【請求項９】
請求項８に記載の方法において、この方法が更に、
前記第１及び第２の比較回路に結合されたデコーダにより、少なくとも第１及び第２の比較回路の出力に基づいて、前記記憶電圧のレベルを復号するステップ
を有する方法。
【請求項１０】
請求項８に記載の方法において、前記第１の比較回路が第１及び第２のセンス増幅器を有し、前記第２の比較回路が、第３のセンス増幅器を有するようにする方法。
【請求項１１】
請求項１０に記載の方法において、
前記第１の比較回路による比較する前記ステップが更に、前記第１及び第２のセンス増幅器により、前記第１のビットライン電圧を前記第１及び第２基準電圧とそれぞれ比較するステップを有し、
前記第２の比較回路による比較する前記ステップが、前記第３のセンス増幅器により、前記第２のビットライン電圧を前記第３基準電圧と比較するステップを有している
方法。
【請求項１２】
請求項１０に記載の方法において、前記第２の比較回路が更に第４のセンス増幅器を有するようにし、前記第２の比較回路による比較する前記ステップが更に、
前記第４のセンス増幅器により、前記第２のビットライン電圧を、第４基準電圧と比較するステップ
を有する方法。
【請求項１３】
デジタルメモリ装置であって、
複数の多値メモリセルであって、少なくとも１つの多値メモリセルが、第１及び第２のゲート用トランジスタと、当該第１及び第２のゲート用トランジスタの双方に結合された記憶素子とを具えているこれら複数の多値メモリセルと、
前記第１のゲート用トランジスタに結合された第１のビットラインと、
前記第２のゲート用トランジスタに結合された第２のビットラインと、
前記第１及び第２のビットラインの双方に結合された検出回路であって、
前記第１のビットラインに起動された第１のビットライン電圧を、第１基準電圧と比較し、
前記第１のビットライン電圧を、前記第１基準電圧と異なる第２基準電圧と比較し、
前記第２のビットラインに起動された第２のビットライン電圧を、第３基準電圧と比較する
ように構成されている検出回路と
を有しているデジタルメモリ装置と、
データバスを介してデジタルメモリ装置に結合され、前記データバスを介してこのデジタルメモリ装置からデータを読み出すとともにこのデジタルメモリ装置にデータを書き込むように構成されたメモリコントローラと
を有しているシステムであって、
前記第１のゲート用トランジスタは、第１のしきい値電圧レベルを有するように構成され、前記第２のゲート用トランジスタは、第２のしきい値電圧レベルを有するように構成され、
前記第１のしきい値電圧レベルは、前記第２のしきい値電圧レベルと異なり、
前記第１基準電圧は前記第３基準電圧と同じであり、
前記記憶素子の記憶電圧が前記第１及び第２のしきい値電圧レベルの低い方を超えると、当該低い方のしきい値電圧レベルを有するゲート用トランジスタのみが駆動される
システム。
【請求項１４】
請求項１３に記載のシステムにおいて、
前記検出回路に結合され、少なくとも前記検出回路の出力に基づいて、前記記憶素子の記憶電圧のレベルを復号するように構成されているデコーダ
を更に具えるシステム。
【請求項１５】
請求項１４に記載のシステムにおいて、
前記検出回路が、第１のビットラインに結合された第１及び第２のセンス増幅器と、前記第２のビットラインに結合された第３のセンス増幅器とを有し、
前記第１及び第２のセンス増幅器はそれぞれ、前記記憶電圧を前記第１及び第２基準電圧と比較するように構成され、前記第３のセンス増幅器は、前記記憶電圧を前記第３基準電圧と比較するように構成されているシステム。
【請求項１６】
多値メモリセルの第１及び第２のゲート用トランジスタであって、この多値メモリセルの記憶素子に結合された第１及び第２のゲート用トランジスタを駆動する手段と、
比較手段であって、
第１のビットラインの第１のビットライン電圧を、第１基準電圧と比較し、
前記第１のビットライン電圧を、前記第１基準電圧と異なる第２基準電圧と比較し、
第２のビットラインの第２のビットライン電圧を、第３基準電圧と比較する
比較手段と
を具える装置であって、
前記第１のゲート用トランジスタは、第１のしきい値電圧レベルを有するように構成され、前記第２のゲート用トランジスタは、第２のしきい値電圧レベルを有するように構成され、
前記第１基準電圧及び前記第３基準電圧は同じであり、
前記第１のしきい値電圧レベルは、前記第２のしきい値電圧レベルと異なり、
前記記憶素子の記憶電圧が前記第１及び第２のしきい値電圧レベルの低い方を超えると、前記第１及び第２のゲート用トランジスタのうち、当該低い方のしきい値電圧レベルを有するゲート用トランジスタのみが駆動される
装置。
【請求項１７】
請求項１６に記載の装置において、この装置が更に、少なくとも前記比較手段の出力に基づいて、前記記憶素子に記憶されている記憶電圧のレベルに対応する二進値を復号する手段を有している装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子回路に関するものであり、特に２つのゲート用トランジスタを有する多値メモリセルを具えるデジタルメモリ装置に関するものである。
【背景技術】
【０００２】
多値メモリセルは、代表的なダイナミックランダムアクセスメモリ（ＤＲＡＭ）と相違して、（二進値“００”、“０１”、“１０”又は“１１”のような）２つのデータ記憶ビットにより論理的に表される４つの異なるデータ値に対応する４つの電圧値を、１つのメモリセル当たり１つ記憶するように構成されている。これとは相違して、代表的なＤＲＡＭは、１つのデータ記憶ビット（代表的に“１”又は“０”の何れか）に対応する、２つの電圧値の１つを記憶するように構成されている。１９９９年１２月２１日に発行された“METHODS AND CIRCUITS FOR SINGLE MEMORY DYNAMIC CELL MULTIVALUE DATA STORAGE ”と題する米国特許第６，００５，７９９号明細書には、多値メモリセル内に記憶された電圧を順次に検出しうる多値のダイナミックランダムアクセスメモリ（ＤＲＡＭ）装置が開示されている。この場合、最上位ビット（ＭＳＢ）又は最下位ビット（ＬＳＢ）が最初の段階で検出され、他のビットが次の段階で検出される。これらのメモリセルには、ゲート用トランジスタと、キャパシタのような記憶素子とが設けられている。このような検出を行うのに、センス増幅器を２つしか必要としないが、順次の検出には、同時の検出に比べて待ち時間が課せられる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第６，００５，７９９号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
既知の技術を用いて多値ビットを同時に検出するには、４つのセンス増幅器が必要であり、記憶された電圧を検出するのに、各センス増幅器が互いに異なる基準電圧を有している。このような構造には、単一のビットラインに結合された１つのゲート用トランジスタ及び１つのキャパシタを有するメモリセルが含まれている。４つの全てのセンス増幅器は、互いに異なる基準電圧を用いる必要がある為、このようなセンス増幅器の実現及び製造が複雑となる。
【図面の簡単な説明】
【０００５】
【図１】図１は、種々の実施例に応じて検出用の論理回路に結合される、２つのトランジスタ及び１つのキャパシタを有する多値メモリセルを示す機能的なブロック線図である。
【図２】図２は、本発明による、多値メモリセルを用いるメモリアレイを示す機能的ブロック線図である。
【図３】図３は、本発明の実施例を実行するのに適したコンピュータシステムを示すブロック線図である。
【発明を実施するための形態】
【０００６】
本発明の一部を成す添付図面を参照する以下の詳細な説明においては、本発明を実行しうる特定の実施例を例示するものである。しかし、他の実施例も用いうるものであり、構造上の又は論理的な変更も本発明の範囲を逸脱することなく達成しうるものであることを理解すべきである。従って、本発明は以下の詳細な説明に限定されるものではなく、本発明の範囲は請求の範囲及びその等価の範囲により規定されるものである。
【０００７】
本発明の実施例は、並列配置の２つのゲート用トランジスタと、キャパシタのような記憶素子とを有する多値メモリセルを具え、記憶素子には４つの別々の電圧又は別々の電圧範囲のうちの何れか１つが与えられ、実施例では、各電圧のレベル又は電圧範囲を（００、０１、１０又は１１のような）２つのデータビットにより表される異なるデータ値に対応させることができる。メモリセルを、２つの比較回路と１つのデコーダとを有する検出回路に結合する２つの別々のビットラインに、２つのゲート用トランジスタのノードを接続することができる。各比較回路には、１つ又は２つのセンス増幅器を設けることができる。実施例では、３つ又は４つのセンス増幅器が３つ以上の別々の基準電圧を用い、ゲート用トランジスタに結合された行ラインが起動された際に、多値メモリセルの記憶電圧を決定するようにすることができる。他の実施例では、記憶電圧を検出するのに、センス増幅器の双方の対が互いに同じ２つの基準電圧を用いるようにしうる。このような実施例では、ゲート用トランジスタを、しきい値電圧が異なった際に駆動されるように構成し、従って、これらゲート用トランジスタを検出用の論理回路の一部として作用するようにしうる。
【０００８】
本明細書では、多くの電圧、電圧レベル及び電圧範囲を言及しているが、当業者にとって明らかなように、これらは例示にすぎず、本発明の実施例はこれらの用語に限定されるものではなく、すなわち、いかなる特定の電圧にも、電圧レベルにも、電圧レベルの範囲にも、又はこれらの電圧、電圧レベル及び電圧レベルの範囲の組にも限定されるものではない。又、当業者にとって明らかなように、本発明の実施例による回路は、例えば、正確な基準電圧、しきい値電圧又は記憶電圧を記憶又は利用する必要はなく、単に、許容公差に応じて、規定の基準電圧を含む電圧範囲内の如何なる電圧をも用いることができる。このような許容公差は、工学、設計、製造、環境の要素及び要件又はその他の事項に応じて変えることができる。本明細書全体に亘り、電圧レベルを特定の電圧レベル（例えば、１Ｖのしきい値電圧レベル）で言及するが、電圧レベルはこれに限定されず、上述した種々の事項に応じて適切としうる電圧範囲を含むものである。又、当業者にとって明らかなように、“同一”として記載した素子は実際に同じとする必要がなく、単に所定のアプリケーションに対し適切な公差範囲内で製造しうる素子をも含むものである。
【０００９】
図１は、種々の実施例に応じて検出用の論理回路に結合される、２つのトランジスタ及び１つのキャパシタを有する多値メモリセルを示す機能的なブロック線図である。ゲート用トランジスタ１０１及びゲート用トランジスタ１０３は、記憶素子１０５に結合されたゲート用トランジスタ１０１の第１ノード及び記憶素子１０５に結合されたゲート用トランジスタ１０３の第２ノードに対し並列に配置しうる。記憶素子１０５は、実施例で、例えば、“００”、“０１”、“１０”又は“１１”のような２ビットとして論理的に表される４つの別々の二進値に対応する４つの別々の電圧レベル又は電圧レベルの範囲の何れか１つを記憶しうる。実施例は、正確に４つのレベルを記憶するように構成した記憶素子に限定されるものではない。すなわち、実施例では、記憶素子１０５を、例えば、二進データ記憶装置の３ビット又は４ビットにそれぞれ対応する８レベル又は１６レベルのような３つ以上のレベルを記憶するように構成することができる。実施例では、記憶素子１０５をキャパシタとするか、又は電圧を記憶しうるラッチ回路のような他の装置とすることができる。実施例では、記憶素子１０５を、例えば、スタティックＲＡＭ（ＳＲＡＭ）メモリセルのような、電圧及び電流の双方又は何れか一方を記憶しうる如何なる装置にもすることができる。ゲート用トランジスタ１０１の第３ノード及びゲート用トランジスタ１０３の第４ノードはそれぞれビットライン１０７及びビットライン１０９に結合することができる。このようにして、ゲート用トランジスタ１０１及び１０３と記憶素子１０５とが多値メモリセル１１１を構成しうる。
【００１０】
多値メモリセル１１１は、ビットライン１０７及び１０９を介して比較回路（検出回路）１１３及び１１５にそれぞれ結合させることができる。比較回路１１３は、実施例では、センス増幅器１１７及び１１９を有することができる。比較回路１１５は、実施例では、センス増幅器１２１及び１２３を有することができる。他の実施例では、比較回路１１３又は１１５の何れかが１つのみのセンス増幅器を有するようにしうる。実施例では、比較回路１１３及び１１５の双方のセンス増幅器の合計数が３以上となるようにしうる。比較回路１１３及び１１５の双方のセンス増幅器の合計数は、実施例では４とすることができる。
【００１１】
ゲート用トランジスタ１０１及び１０３の各々は、これらに結合された行ライン（図示せず）が行デコーダ（図示せず）により起動された際に、駆動されるように構成しうる。ゲート用トランジスタ１０１及び１０３は、双方の対応する行ラインが起動されるとともに、記憶素子１０５の記憶電圧がゲート用トランジスタ１０１及び１０３のしきい値電圧を超えた場合に、記憶素子１０５とビットライン１０７及び１０９との間の回路を駆動、すなわち、“開放”する。実施例では、ゲート用トランジスタ１０１及び１０３のしきい値電圧を互いに同じとしうる。他の実施例では、ゲート用トランジスタ１０１及び１０３のしきい値電圧を互いに異ならせることができる。ゲート用トランジスタ１０１及び１０３のしきい値電圧が互いに異なる実施例では、このようなしきい値電圧のレベルを、ゲート用トランジスタ１０１及び１０３が、以下に詳細に説明するように検出用の論理回路の一部として作用しうるように設定することができる。
【００１２】
第１の組の実施例では、ゲート用トランジスタ１０１及び１０３のしきい値を互いに同じとすることができる。このような実施例では、センス増幅器１１７、１１９、１２１及び１２３の基準電圧を、これらが互いに異なるように設定しうる。実施例では、基準電圧が互いに異なる３つのみのセンス増幅器を用いることができる。実施例では、同じ基準電圧を有するセンス増幅器の個数が２つよりも多くならないようにした４つのセンス増幅器を用いることができる。センス増幅器１１７、１１９、１２１及び１２３は、記憶素子１０５内に記憶された電圧をこれらセンス増幅器の基準電圧と比較する比較回路として作用しうる。ゲート用トランジスタ１０１及び１０３は、多値メモリセル１１１の行ライン（図示せず）が起動された際で、記憶素子１０５内に記憶された電圧がゲート用トランジスタ１０１及び１０３のしきい値電圧を超えた場合に駆動されるように構成することができる。比較回路１１３及び１１５は、記憶素子１０５内に記憶された電圧がゲート用トランジスタ１０１及び１０３のしきい値電圧を超えた場合に、ビットライン１０７及び１０９の電圧を記憶素子１０５の記憶電圧にそれぞれ起動するように構成しうる。この場合、センス増幅器１１７、１１９、１２１及び１２３の各々は、起動電圧をそれぞれの基準電圧と比較し、この比較結果をデコーダ１２５に出力するように構成することができる。デコーダ１２５は、決定され記憶された二進値の最上位ビット（ＭＳＢ）及び最下位ビット（ＬＳＢ）をデータライン１２７及び１２９にそれぞれ出力するように構成することができる。
【００１３】
記憶素子１０５内に記憶された電圧がゲート用トランジスタ１０１及び１０３のしきい値電圧を超えない場合には、ビットライン１０７及び１０９を、実施例では記憶素子１０５内に記憶された電圧レベルに一致させうる低電圧に起動させることができる。この状態が生じた場合、センス増幅器１１７、１１９及び１２１、１２３がビットライン１０７及び１０９における電圧をそれぞれ検出し、比較結果をデコーダ１２５に出力するようにこれらセンス増幅器を構成しうる。当業者にとって明らかなように、上述した如何なる動作も生じる前に、ビットライン１０７及び１０９を、プリチャージ状態にする必要があるようにしうる。又、記憶素子１０５内に記憶された電圧のレベルを検出する際に、記憶された電圧を消滅させ、リフレッシュ動作を要求するようにしうる。
【００１４】
以下の表１は、ゲート用トランジスタ１０１及び１０３のしきい値電圧が互いに同じである実施例の第１の組の種々の実施例によるセンス増幅器１１７、１１９、１２１及び１２３の論理状態及び出力を示す。表１の例では、論理状態“００”は０Ｖ〜１Ｖ未満（＜１Ｖ）の電圧範囲により表され、論理状態“０１”は１Ｖ〜２Ｖ未満（＜２Ｖ）の電圧範囲により表され、論理状態“１０”は２Ｖ〜３Ｖ未満（＜３Ｖ）の電圧範囲により表され、論理状態“１１”は３Ｖ又はそれより高い電圧範囲により表される。ＶREF の列は種々のセンス増幅器の基準電圧を示す。ＶBLの行は、ゲート用トランジスタ１０１及び１０３に結合された行ラインが起動された際のビットライン１０７及び１０９の電圧を示す。本例の場合、ゲート用トランジスタ１０１及び１０３の双方のしきい値電圧を１Ｖに設定し、記憶素子１０５内に記憶された値が（二進値０１、１０又は１１の何れかに相当する）１Ｖ以上である場合に、ゲート用トランジスタ１０１及び１０３の双方が行ラインの起動時に駆動（すなわち、“開放”）されるようにする。“二進値”の列は、記憶素子１０５内に記憶された電圧に相当する可能な二進値の各々に対するゲート用トランジスタの駆動後の比較結果を表わしている。“二進値”の列における“Ｈ”は、ビットライン電圧の比較結果がＶREF ＞ＶBLを表していることを示しており、“Ｌ”は、ビットライン電圧の比較結果がＶREF ≦ＶBLを表していることを示している。当業者にとって明らかなように、本発明の実施例の範囲を全く逸脱することなく、他の電圧や他の電圧範囲を他の実施例で用いることができる。従って、表１の例は、本発明を決してこれに限定することを意味するのではなく、本発明の例を容易に理解しうるようにすることのみを意味する。
【００１５】
【表１】
0005432908.tif 000002
【００１６】
表１のＶBLの行から明らかなように、ゲート用トランジスタ１０１及び１０３のしきい値電圧が互いに同じである場合には、ビットライン１０７及び１０９に起動される電圧は問題なく記憶素子１０５内に記憶された値と同じ又は同様な値にすることができる。実施例では、デコーダ１２５がその入力としてセンス増幅器１１７、１１９、１２１及び１２３の結果“Ｌ”又は“Ｈ”に対応する比較回路１１３及び１１５の出力を取り入れ、記憶素子１０５内に記憶された二進値を決定する。他の実施例では、結果“Ｌ”及び“Ｈ”がそれぞれ二進値“０”及び“１”に、又は二進値“１”及び“０”に対応するか、或いはある他の組み合わせに対応するようにしうる（例えば、ある結果“Ｌ”が二進値“０”に対応するとともに、他の結果“Ｌ”が二進値“１”に対応する等）。
【００１７】
又、表１から明らかなように、デコーダ１２５は、３つのみのセンス増幅器からの出力を用いて、記憶された二進値を決定するように構成しうる。例えば、センス増幅器１２３を用いないか又は無視する場合には、二進値“００”は３つの結果“Ｈ”に対応し、二進値“０１”は２つの結果“Ｈ”を伴う１つの結果“Ｌ”に対応し、二進値“１０”は１つの結果“Ｈ”を伴う２つの結果“Ｌ”に対応し、二進値“１１”は３つの結果“Ｌ”に対応する。換言すると、表１の例では、記憶装置１２５内に記憶された二進値を決定するのに、センス増幅器１２３の出力を不要としうる。しかし、実施例では、回路の平衡性を得るための、又は比較結果が正確であるという正確性を高めるための“疑似”負荷を提供するには、４つのセンス増幅器を用いるのが望ましい。実施例では、センス増幅器１２３の結果を無視しうる。デコーダ１２５の論理回路には、当該技術分野で既知の如何なる論理素子をも設けることができる。
【００１８】
第２の組の実施例では、ゲート用トランジスタ１０１及び１０３のしきい値電圧を互いに異ならせることができる。このような実施例では、センス増幅器１１７、１１９、１２１及び１２３の基準電圧を、例えば、センス増幅器１１７及び１２１が第１の基準電圧を用いるように構成され、センス増幅器１１９及び１２３が第１の基準電圧とは異なる第２の基準電圧を用いるように構成されるように設定しうる。他の実施例では、４つの全てのセンス増幅器が互いに異なる基準電圧を用いるように、これらのセンス増幅器を構成しうる。実施例では、少なくとも２つのセンス増幅器が独自の基準電圧を用いるように、センス増幅器を構成することができる。実施例では、それぞれ異なる基準電圧を有する３つのみのセンス増幅器を用いることができる。センス増幅器１１７、１１９、１２１及び１２３は、記憶素子１０５内に記憶された電圧をこれらセンス増幅器の基準電圧と比較する比較回路として作用するように構成しうる。ゲート用トランジスタ１０１及び１０３は、記憶素子１０５内に記憶された電圧が各ゲート用トランジスタのしきい値電圧を超えた場合に、行ライン（図示せず）が起動された際に、この行ラインの起動時に駆動（すなわち、“開放”）されるように構成しうる。比較回路１１３及び１１５は、記憶素子１０５内に記憶された電圧が各ゲート用トランジスタのしきい値電圧を超えた場合に、ビットライン１０７及び１０９の電圧をそれぞれ記憶素子１０５の記憶電圧に起動するように構成しうる。この場合、センス増幅器１１７、１１９、１２１及び１２３の各々は、起動電圧をこれらセンス増幅器の基準電圧とそれぞれ比較し、この比較結果デコーダに出力するように構成しうる。デコーダ１２５は、記憶された二進データの最上位ビット（ＭＳＢ）及び最下位ビット（ＬＳＢ）をデータライン１２７及び１２９にそれぞれ出力するように構成しうる。
【００１９】
記憶素子１０５内に記憶された電圧がゲート用トランジスタ１０７及び１０９の何れか又は双方のしきい値電圧を超えない場合には、記憶素子１０５内に記憶された電圧がしきい値電圧を超えていないゲート用トランジスタを、記憶素子１０５内に記憶された電圧レベルに一致しうる又は一致させないようにしうる低電圧状態に駆動しうる。当業者にとって明らかなように、上述した如何なる動作も生じる前に、ビットライン１０７及び１０９を、プリチャージ状態にする必要があるようにしうる。又、記憶素子１０５内に記憶された電圧のレベルを検出する際に、記憶された電圧を消滅させ、リフレッシュ動作を要求するようにしうる。
【００２０】
以下の表２は、ゲート用トランジスタ１０１及び１０３のしきい値電圧が互いに異なる第２の組の実施例の種々の実施例によるセンス増幅器１１７、１１９、１２１及び１２３の論理状態及び出力を示す。表１の場合と同様に、論理状態“００”は０Ｖ〜１Ｖ未満（＜１Ｖ）の電圧範囲により表され、論理状態“０１”は１Ｖ〜２Ｖ未満（＜２Ｖ）の電圧範囲により表され、論理状態“１０”は２Ｖ〜３Ｖ未満（＜３Ｖ）の電圧範囲により表され、論理状態“１１”は３Ｖ又はそれより高い電圧範囲により表される。ＶREF の列は種々のセンス増幅器の基準電圧を示す。ＶBLの行は、ゲート用トランジスタ１０１及び１０３に結合された行ラインが起動された際のビットライン１０７及び１０９の電圧を示す。本例の場合、ゲート用トランジスタ１０１のしきい値電圧を１Ｖに設定し、ゲート用トランジスタ１０３のしきい値電圧を２Ｖに設定する。“二進値”の列は、記憶素子１０５内に記憶された電圧に相当する可能な二進値の各々に対するゲート用トランジスタの駆動後の比較結果を表わしている。表１の場合と同様に、“Ｈ”は、ビットライン電圧の比較結果がＶREF ＞ＶBLを表していることを示しており、“Ｌ”は、ビットライン電圧の比較結果がＶREF ≦ＶBLを表していることを示している。当業者にとって明らかなように、本発明の実施例の範囲を全く逸脱することなく、他の電圧や他の電圧範囲を用いることができる。従って、表２の例は、本発明を決してこれに限定することを意味するのではなく、本発明の例を容易に理解しうるようにすることのみを意味する。
【００２１】
【表２】
0005432908.tif 000003
【００２２】
表２から明らかなように、ゲート用トランジスタ１０１及び１０３のしきい値電圧が互いに異なる場合、ビットライン１０７及び１０９に起動される電圧は、各記憶値に対し常に同じとなるとは限らない。このことに関しては特に表２の例の“二進値０１”の列を参照されたい。実施例では、デコーダ１２５は、その入力としてセンス増幅器１１７、１１９、１２１及び１２３の結果“Ｌ”又は“Ｈ”を取り入れて、記憶素子１０５内に記憶された二進値を決定するように構成しうる。種々の実施例では、結果“Ｌ”及び“Ｈ”がそれぞれ二進値“０”及び“１”に、又は二進値“１”及び“０”に対応するか、或いはある他の組み合わせに対応するようにしうる（例えば、ある結果“Ｌ”が二進値“０”に対応するとともに、他の結果“Ｌ”が二進値“１”に対応する等）。
【００２３】
表２の例から明らかなように、ゲート用トランジスタ１０１及び１０３のしきい値電圧が互いに異なる第２の組の実施例では、センス増幅器１１７及び１２１が第１の基準電圧を用い、センス増幅器１１９及び１２３が第２の基準電圧を用いるようにしうる。従って、比較回路１１３及び１１５を、このような装置の実現及び製造の双方又は何れか一方を容易としうる同一の又は同様な設計としうる。ゲート用トランジスタ１０１及び１０３のしきい値電圧レベルは、これらトランジスタが実質的に検出用の論理回路の一部として作用し、これにより比較回路１１３及び１１５が互いに同じ又はほぼ同じとなるように設定しうる。例えば、表２の“二進値０１”の列を参照するに、ＳＡ（センス増幅器）１１７及びＳＡ１２１が互いに同じ基準電圧（１Ｖ）を用いても、行ラインの起動時に、ＶBL１０７が１Ｖと２Ｖ未満（＜２Ｖ）との間の電圧に駆動され、ＶBL１０９が１Ｖよりも小さい電圧に駆動されるという事実の為に、比較結果は互いに異なる。その理由は、ゲート用トランジスタ１０１は１Ｖのしきい値電圧を有し、ゲート用トランジスタ１０３は２Ｖのしきい値電圧を有する為である。従って、行ラインが起動されると、ゲート用トランジスタ１０１のみが駆動、すなわち、“開放”され、記憶値（１Ｖ〜２Ｖ未満（＜２Ｖ））がビットライン１０７に起動される。記憶素子１０５内に記憶された値を１Ｖと２Ｖ未満（＜２Ｖ）との間の値としうるが、ゲート用トランジスタ１０３は駆動されず、ビットライン１０９を１Ｖよりも小さい電圧レベルに起動しうる。従って、記憶された電圧レベルを完全に検出するのに、２Ｖの基準電圧を有するセンス増幅器は必要としないようにしうる。
【００２４】
又、表２から明らかなように、３つのセンス増幅器からの出力のみを用いて、記憶された二進値を決定するようにデコーダ１２５を構成しうる。例えば、センス増幅器１２３を用いないか無視した場合、二進値“００”が３つの結果“Ｈ”に対応し、二進値“０１”が１つの結果“Ｌ”と２つの結果“Ｈ”とに対応し、二進値“１０”が２つの結果“Ｌ”と１つの結果“Ｈ”とに対応し、二進値“１１”が３つの結果“Ｌ”に対応する。換言すると、表２の例では、記憶素子１２５内に記憶された二進値を決定するのに、センス増幅器１２３の出力を不必要としうる。しかし、実施例では、回路の平衡性を得るための、又は比較結果が正確であるという正確性を高めるための“疑似”負荷を提供するには、４つのセンス増幅器を用いるのが望ましい。実施例では、センス増幅器１２３又はある他のセンス増幅器の結果を無視しうる。
【００２５】
上述したように、表１及び２における例は代表的なものにすぎず、本発明の例の理解を容易にすることのみを意味するものである。本発明はこれらの例に限定されるものではなく、本発明の種々の実施例の範囲から逸脱することなく、他の実施例が可能であること、当業者にとって明らかである。
【００２６】
図２は、本発明による、多値メモリセルを用いるメモリアレイを示す機能的なブロック線図である。多値メモリ装置２００には、例えば、図１の多値メモリセルのような複数の多値メモリセル２０１を設けることができる。各多値メモリセル２０１は、複数の行ライン２０５を介して行デコーダ２０３に結合しうる。又、各多値メモリセル２０１は、複数のビットライン２０７のうち１つを介して比較回路（検出回路）２０９に結合するとともに、複数のビットライン２１３のうちの１つを介して比較回路（検出回路）２１１に結合しうる。比較回路２１１及び２０９の双方又は何れか一方には列デコーダ２１５も結合しうる。ビットライン２１３及び２０７には、プリチャージ回路（図示せず）をも結合でき、この回路は、実施例では、比較回路２１１及び２０９の双方又は何れか一方に設けることができる。
【００２７】
アドレス／命令／制御回路２１７は、内部又は外部のメモリコントローラ（図示せず）により与えられる対応するアドレスに対するデータ値の読み出し又は書き込みの命令を受けるように構成しうる。このアドレス／命令／制御回路２１７は、受信したアドレスを完全に又は部分的に復号し、受信したアドレスの行部分及び列部分を行デコーダ２０３及び列デコーダ２１５にそれぞれ転送するように構成しうる。行デコーダ２０３は、受信したアドレスの行部分に対応する行ライン２０５の１つを起動するように構成することができ、列デコーダ２１５は、受信したアドレスの列部分に対応するビットライン２０７及び２１３を検出するように構成しうる。比較回路（検出回路）２１１及び２０９は、図１につき前述したように、種々の基準電圧に対する、起動されたビットラインの電圧の比較結果をデコーダ２１９に出力するように構成しうる。デコーダ２１９は、比較結果を復号して、受信したアドレスに対応する、多値メモリセル２０１内に記憶された二進値を決定するように構成しうる。
【００２８】
図３は、本発明の実施例を実現するのに適したコンピュータシステムを示す。図示するように、コンピュータシステム（装置）３００は、１つ以上のプロセッサ３０２と、例えば、図２及び図１の双方又は何れか一方の多値メモリ装置のようなシステムメモリ３０４とを有しうる。このコンピュータシステム３００は、更に、（ディスケット、ハードドライブ、ＣＤＲＯＭ等のような）大容量記憶装置３０６と、（キーボード装置、カーソル移動制御装置等のような）入力／出力装置３０８と、（ネットワークインタフェースカード、変復調装置等のような）通信インタフェース３１０とを有する。これらの素子は、１つ以上のバスを表すシステムバス３１２を介して互いに結合させることができる。多重バスの場合には、これらのバスを１つ以上のバスブリッジ（図示せず）により橋絡させることができる。更に、コンピュータシステム３００には、本発明の教示の一部又は全てに基づいて構成したコントローラ３１４を設け、メモリ３０４を動作させるようにこのコントローラ３１４を構成することができる。実施例では、本発明の種々の実施例に応じて、読み取り及び書き込みアクセス命令をメモリ３０４に供給し、しかもプリチャージ命令をメモリ３０４に供給するようにコントローラ３１４を構成することができる。他の実施例では、メモリ３０４が、コントローラ３１４の機能の一部又は全てを実行するコントローラ（図示せず）を有するようにしうる。実施例では、コントローラ３１４の機能の一部又は全てをメモリ３０４内で有効に実施しうるようにする。実施例では、このような機能を、メモリ３０４内のモードレジスタを用いて実行しうるようにする。実施例の一例によれば、モードレジスタを用いてプリチャージがサイクルの最初に生じるように、又はサイクルの終了時に生じるようにモードを設定しうるようにする。
【００２９】
コンピュータシステム３００の素子の各々は、上述した本発明の種々の実施例の教示以外に、当該技術分野で既知の従来の機能を実行しうる。特に、システムのメモリ３０４及び大容量記憶装置３０６を用いて、１つ以上のソフトウェアアプリケーションを実行するプログラミング命令のワーキングコピー及び永久コピーを記憶することができる。
【００３０】
図３はコンピュータシステムを示しているが、当業者にとって明らかなように、本発明の実施例は、ＤＲＡＭ又は他の種類のデジタルメモリ、例えば、携帯電話、パーソナルデータアシスタント（ＰＤＡ）、ゲーム用装置、高精細度テレビジョン（ＨＤＴＶ）装置、家庭用電化製品、ネットワーク機器、デジタル音楽プレーヤ、ラップトップ型コンピュータ、携帯電子装置、電話機、当該技術分野で既知の他の装置（これらに限定されるものではない）を利用する他のデバイスを用いて実行しうるものである。
【００３１】
種々の実施例では、前述したメモリセルを集積回路で構成する。集積回路は、ＶＨＤＬ又はVerilog （ヴェリログ）（これらに限定されるものではない）のような多数のハードウェア設計言語の何れを用いても記述しうる。ＧＤＳ又はＧＤＳ II （これらに限定されるものではない）のような多数のデータフォーマットの何れにも、コンパイル（編集）された設計を記憶させることができる。ＤＶＤ（これに限定されるものではない）のような種々の媒体の何れにも、ソース設計及びコンパイルされた設計の双方又は何れか一方を記憶させることができる。
【００３２】
本発明の好適な実施例を説明する目的で、特定の実施例を上述したが、本発明の範囲を逸脱することなく、上述した特定の実施例の代わりに種々の他の又は等価の実施を行いうること、当業者にとって明らかである。又、当業者にとって容易に理解しうるように、本発明は種々の実施例で実現しうる。本発明は、上述した実施例のいかなる変形例をも含むものである。
【図１】
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【図２】
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【図３】
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