(57)【特許請求の範囲】
【請求項１】
半導体構造体を製造する方法であって、
少なくとも１つの導電性構造部が内部に埋め込まれた第１の誘電体材料を含む下部相互接続レベルと、前記下部相互接続レベルの上に配置された前記少なくとも１つの導電性構造部の一部を露出させる少なくとも１つのビア開口部を有する第２の誘電体材料を含む上部相互接続レベルとを含む初期相互接続構造体を準備するステップであって、前記下部及び上部相互接続レベルは、誘電体キャップ層によって部分的に分離され
、前記上部相互接続レベルの表面上にはパターン形成されたハードマスクがある、ステップと、
前記初期相互接続構造体の全ての露出面上に第１のバリア層を形成して前記第２の誘電体材料の側壁を露出させないステップと、
前記ビア開口部の底部に配置された前記少なくとも１つの導電性構造部内に掘られた穴の構造部をスパッタリングにより形成するステップと、
前記掘られた穴の構造部の上に金属界面層を形成するステップと、
前記第２の誘電体材料内に、前記少なくとも１つのビア開口部の上方に延びる少なくとも１つのライン開口部を形成するステップと、
前記少なくとも１つのライン開口部及び前記少なくとも１つのビア開口部からエッチング残留物を除去するステップと、
少なくとも前記少なくとも１つのライン開口部内に、第２の連続的な拡散バリア層を形成するステップと、
前記少なくとも１つのライン開口部及び前記少なくとも１つのビア開口部の両方の中に、接着・めっきシード層を形成するステップと、
前記少なくとも１つのライン開口部及び前記少なくとも１つのビア開口部を導電性材料で充填するステップと
を含む前記方法。
【請求項２】
前記金属界面層は、Ｃｏ、Ｒｕ、Ｉｒ、Ｒｈ、Ｐｔ、Ｐｄ、Ｔａ、又はそれらの合金の少なくとも１つ又は組み合わせを付着させることによって形成される、請求項１に記載の方法。
【請求項３】
前記金属界面層は、ＰＶＤ、ＣＶＤ、ＡＬＤ、電解めっき及び無電解めっきによって形成される、請求項１に記載の方法。
【請求項４】
前記少なくとも１つのライン開口部及び前記少なくとも１つのビア開口部領域からエッチング残留物を除去する前記ステップは、Ｏ２、Ｈ２、Ｎ２、又はＮＨ３の少なくとも１つ又は組み合わせを含むプラズマによって行われる、請求項１に記載の方法。
【請求項５】
前記少なくとも１つのライン開口部及び前記少なくとも１つのビア開口部領域からエッチング残留物を除去する前記ステップは、ＨＦ、ＨＣｌ、Ｈ２ＳＯ４、又はＨＮＯ３の少なくとも１つ又は組み合わせを含む湿式洗浄によって行われる、請求項１に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体構造体及びこれを製造する方法に関する。より具体的には、本発明は、ビア開口部の上方に配置されたライン開口部内に連続的な拡散バリアを含む相互接続構造体と、このような半導体構造体を製造する方法とに関する。連続的な拡散バリアは、ビア開口部の下方に配置された導電性構造部内にガウジング構造部（gouging feature）を形成した後に形成される。このため、ガウジング構造部の形成中、誘電体材料内に損傷が導入されることはない。
【背景技術】
【０００２】
一般に、半導体デバイスは、半導体基板上に製造された集積回路を形成する複数の回路を含む。信号経路の複雑なネットワークは、通常、基板表面上に分配された回路素子を接続するようにルートが決定される。デバイスを横断するこれらの信号の効率的なルート決定は、例えば、シングル又はデュアル・ダマシン配線構造体のような多重レベル又は多層構造の形成を必要とする。典型的な相互接続構造体内では、金属ビアが半導体基板に対して垂直に走り、金属ラインは半導体基板に対して平行に走る。
【０００３】
何百万というデバイス及び回路が１つの半導体チップ上に詰め込まれるに従って、世代を経るごとに配線密度及び金属レベルの数の両方が増大される。高い信号速度に対して低いＲＣを提供するために、二酸化シリコンより低い誘電率を有する低ｋ誘電体材料及び銅含有ラインが不可欠なものになりつつある。歩留まり及び信頼性を確実にするために、従来のダマシン・プロセスによって形成された薄い金属配線及びスタッドの品質は、極めて重要である。今日この領域において直面する主要な問題は、低ｋ誘電体材料内に埋め込まれた深いサブミクロンの金属スタッドの機械的完全性が不十分であることであり、このことが、相互接続構造体内に不満足な熱サイクル及びストレス・マイグレーション抵抗を引き起こすことがある。この問題は、新しいメタライゼーション手法又は多孔性低ｋ誘電体材料のいずれかを用いるときに、より深刻になる。
【０００４】
相互接続構造体内に銅ダマシン及び低ｋ誘電体材料を用いながら、この弱い機械的強度の問題を解決するために、半導体業界によって、所謂「ビア・パンチスルー」技術が採用された。ビア・パンチスルーは、相互接続構造体内にビア・ガウジング構造部（すなわち、アンカー領域）を提供するものである。このようなビア・ガウジング構造部は、適度なコンタクト抵抗、及び、コンタクト・スタッドの機械的強度の増大を達成することが報告されている。これらの発見は、例えば、非特許文献１、非特許文献２、並びにＣｈａｎｇ他への特許文献１、Ｓｉｍｏｎ他への特許文献２、Ｇｅｆｆｋｅｎ他への特許文献３、Ｕｚｏｈ他への特許文献４及びＹａｎｇ他への特許文献５において報告された。
【０００５】
しかしながら、従来技術においてビア・ガウジングを生成するのに用いられるアルゴン・スパッタリング技術は、トレンチ（すなわち、ライン開口部）底部から、例えばＴａＮなどの付着されたライナ材料を除去するだけでなく、低ｋ誘電体材料にも損傷を与える。ガウジング構造部を生成する要件のために、最終的な相互接続構造体は、トレンチ底部におけるライナ被覆率が低いだけでなく、Ａｒスパッタリング・プロセスにより、深刻な損傷が低ｋ誘電体材料に導入された。このことが、高度なチップ製造に関する主な歩留まり低下原因及び信頼性の問題になっている。
【０００６】
ビア・ガウジングに関する既存の従来技術の手法の詳細なプロセス・ステップが、図１−図５に示され、ここで以下に説明される。最初に、下部相互接続レベル１００の上に配置された上部相互接続レベル１０８のデュアル・ダマシンをパターン形成した後に形成される従来技術の構造体を示す図１を参照する。下部相互接続レベル１００は、内部に金属（Ｃｕ）の構造部１０４を含む第１の低ｋ誘電体材料１０２を含む。下部相互接続レベル１００は、キャップ層１０６によって、上部相互接続レベル１０８から部分的に分離されている。上部相互接続レベル１０８は、内部に配置されたライン開口部１１２及びビア開口部１１４の両方を含む第２の低ｋ誘電体材料１１０を含む。図１に示されるように、ビア開口部１１４の下方にある下部相互接続レベル１００の金属構造部１０４の表面は露出されている。
【０００７】
図２は、露出面の全ての上に、例えばＴａＮなどの拡散バリア１１６を形成した後の図１の従来技術の構造体を示す。次いで、ビア開口部１１４内の底部の水平面を洗浄し、かつ、下部相互接続レベル１００の金属構造部１０４内にガウジング構造部（すなわち、アンカー領域）１１８を形成するために、図３に示されるようなアルゴン・スパッタリングが行われる。ガウジング構造部１１８は、示される種々の相互接続レベル間の相互接続強度を強化するために用いられる。Ａｒスパッタリング・プロセス中、ライン開口部１１２の各々の底部から拡散バリア１１６が除去され、ライン開口部１１２の各々の底部に、誘電体の損傷１２０（第２の低ｋ誘電体材料１１０内の丸印で示される）が形成される。スパッタリング・プロセス中に形成される誘電体の損傷１２０は、従来技術のスパッタリング・プロセスの固有の攻撃的な性質に起因するものである。
【０００８】
図４は、その露出面上に、例えばＴａ、Ｒｕ、Ｉｒ、Ｒｈ、又はＰｔなどの金属ライナ層１２２を形成した後の図３の従来技術の構造体を示す。図５は、ライン開口部１１２及びビア開口部１１４を、例えばＣｕなどの導電性金属１２４で充填し、平坦化した後の従来技術の構造体を示す。図５に示されるように、従来技術の構造体は、金属充填ラインの底部における拡散バリア１１６の被覆率（参照符号１２６で示される）が低く、第２の低ｋ誘電体材料１１０内に形成された損傷１２０の結果として構造部の底部が粗い。これらの特性の両方が、拡散バリア１１６の品質を低減させ、全体的な配線の信頼性を低下させる。さらに、上述の特性の両方により、高レベルの金属間漏れを示す構造体がもたらされる。
【０００９】
多孔性超低ｋ誘電体材料（約２．８以下の誘電率を有する）が開発され、層間誘電体の１つとして相互接続構造体に用いられてきた。高密度の（すなわち、非多孔性の）低ｋ誘電体と比較すると、アルゴン・スパッタリングによる損傷の影響は、試験された大部分の超低ｋ誘電体材料において著しく高いものであり、このことは、現在のメタライゼーション手法（例えば、図１乃至図５を参照されたい）を超低ｋ誘電体材料と統合することを不可能に近いものにする。その結果、バリアの完全性を試験する間、現在の超低ｋハードウェアの全てが故障した。超低ｋ誘電体内にＣｕ相互接続部を有する従来技術の相互接続構造体の走査型電子顕微鏡写真（ＳＥＭ）の断面が、図６に示される。ＳＥＭ画像に含まれる矢印は、Ａｒスパッタリング中に超低ｋ誘電体材料内に形成された損傷部を指し示す。
【００１０】
【特許文献１】米国特許第４，１８４，９０９号
【特許文献２】米国特許第５，９３３，７５３号
【特許文献３】米国特許第５，９８５，７６２号
【特許文献４】米国特許第６，４２９，５１９号
【特許文献５】米国特許第６，７８４，１０５号
【非特許文献１】Ｍ．−Ｓｉ．Ｌｉａｎｇ著、「Ｃｈａｌｌｅｎｇｅｓ  ｉｎ  Ｃｕ／Ｌｏｗ  ｋ  Ｉｎｔｅｇｒａｔｉｏｎ」、ＩＥＥＥ  Ｉｎｔ．Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ  Ｍｅｅｔｉｎｇ、３１３（２００４年）
【非特許文献２】Ｄ．Ｅｄｅｌｓｔｅｉｎ他著、「Ｃｏｍｐｒｅｈｅｎｓｉｖｅ  Ｒｅｌｉａｂｉｌｉｔｙ  Ｅｖａｌｕａｔｉｏｎ  ｏｆ  ａ  ９０ｎｍ  ＣＭＯＳ  Ｔｅｃｈｎｏｌｏｇｙ  ｗｉｔｈ  Ｃｕ／ＰＥＣＶＤ  Ｌｏｗ  ｋ  ＢＥＯＬ」、ＩＥＥＥ  Ｉｎｔ．Ｒｅｌｉａｂｉｌｉｔｙ  Ｐｈｙｓｉｃｓ  Ｓｙｍｐ．、３１６（２００４年）
【発明の開示】
【発明が解決しようとする課題】
【００１１】
従来技術の相互接続構造体、特に層間誘電体材料の１つとして多孔性超低ｋ誘電体を含む相互接続構造体に関する上記の欠点に鑑みて、誘電体材料（低ｋ及び超低ｋを含む）内に形成されたライン開口部の水平面から拡散バリアが除去されるのを回避し、そのため、誘電体材料内に損傷を導入しない、新しい改善された統合方法の開発に対する必要性が引き続き存在する。
【課題を解決するための手段】
【００１２】
本発明は、ビア開口部の底部にガウジング構造部を含む相互接続構造体の形成方法を提供するものであり、この方法は、上を覆うライン開口部内の付着された拡散バリアの被覆率を低下させず、かつ、ビア開口部及びライン開口部を含む誘電体材料内に、Ａｒスパッタリングにより引き起こされる損傷を導入しない。本発明によると、このような相互接続構造体は、ライン開口部を形成し、かつ、ライン開口部内に拡散バリアを付着させる前に、ビア開口部の底部にガウジング構造部を提供することによって達成される。
【００１３】
本発明により形成される相互接続構造体のライン領域において拡散バリアの被覆率は連続的であり、相互接続誘電体材料内に損傷が導入されないので、本発明により形成される相互接続構造体は、図１−図５に示される処理の流れを用いて製造される従来の相互接続構造体に比べて、配線の信頼性が改善され、金属間の漏れのレベルが低い。
【００１４】
本発明により製造される半導体構造体は、
少なくとも１つの導電性構造部が内部に埋め込まれた第１の誘電体材料を含む下部相互接続レベルと、
第１の誘電体材料及び少なくとも１つの導電性構造部の全てではなく一部分の上に配置された誘電体キャップ層と、
少なくとも１つの導電的に充填されたビア及び上を覆う導電的に充電されたラインが内部に配置された第２の誘電体材料を含む上部相互接続レベルであって、導電的に充填されたビアは、アンカー領域によって第１の相互接続レベルの少なくとも１つの導電性構造部の露出面と接触している、上部相互接続レベルと
を含み、
導電的に充填されたビアは、第１の拡散バリア層によって第２の誘電体材料から分離されており、
導電的に充填されたラインは、第２の連続的な拡散バリア層によって第２の誘電体材料から分離されており、そのため、第２の誘電体材料は導電的に充填されたラインに隣接する領域内に損傷領域を含まない。
【００１５】
本発明により形成される好ましい相互接続構造体は、Ｃｕ又はＣｕ含有合金で充填されたビア及びラインを含み、第１及び第２の誘電体材料は、約２．８以下の誘電率を有する同じ又は異なる多孔性誘電体材料である。
【００１６】
本発明により製造される半導体構造体は、
少なくとも１つの導電性構造部が内部に埋め込まれた第１の誘電体材料を含む下部相互接続レベルと、
第１の誘電体材料及び少なくとも１つの導電性構造部の全てではなく一部分の上に配置された誘電体キャップ層と、
少なくとも１つの導電的に充填されたビア及び上を覆う導電的に充電されたラインが内部に配置された第２の誘電体材料を含む上部相互接続レベルであって、導電的に充填されたビアは、アンカー領域によって、少なくとも１つの第１の相互接続レベル内の少なくとも１つの導電性構造部と接触している、上部相互接続レベルと
を含み、
導電的に充填されたビアは、第１の拡散バリア層によって第２の誘電体材料から分離されており、
導電的に充填されたラインは、第２の連続的な拡散バリア層によって第２の誘電体材料から分離されており、そのため、第２の誘電体材料は、導電的に充填されたラインに隣接した領域内に損傷領域を含まない。
【００１７】
本発明は、半導体構造体を製造する方法を提供する。本発明の一実施形態において、方法は、
少なくとも１つの導電性構造部が内部に埋め込まれた第１の誘電体層を含む下部相互接続レベルと、下部相互接続レベルの上に配置された少なくとも１つの導電性構造部の一部を露出させる少なくとも１つのビア開口部を有する第２の誘電体とを含む上部相互接続レベルとを含む初期相互接続構造体を準備するステップであって、下部及び上部相互接続レベルは、誘電体キャップ層によって部分的に分離され、上部相互接続レベルの表面上にはパターン形成されたハードマスクがある、ステップと、
初期相互接続構造体の全ての露出面上に第１のバリア層を形成するステップと、
ビア開口部の底部に配置された少なくとも１つの導電性構造部内にパンチスルー・ガウジング構造部をスパッタリングにより形成するステップと、
第２の誘電体材料内に、少なくとも１つのビア開口部の上方に延びる少なくとも１つのライン開口部を形成するステップと、
少なくとも少なくとも１つのライン開口部内に第２の連続的な拡散バリア層を形成するステップと、
少なくとも１つのライン開口部及び少なくとも１つのビア開口部の両方の中に、接着・めっきシード層を形成するステップと、
少なくとも１つのライン開口部及び少なくとも１つのビア開口部を導電性材料で充填するステップと、を含む。
【００１８】
本発明の好ましい実施形態において、本発明の方法は、Ｃｕ又はＣｕ含有合金でビア及びラインを充填するステップと、第１及び第２の誘電体材料の両方として約２．８以下の誘電率を有する多孔性誘電体材料を用いるステップとを含む。
【００１９】
本発明の更に別の実施形態において、方法は、
少なくとも１つの導電性構造部が内部に埋め込まれた第１の誘電体層を含む下部相互接続レベルと、下部相互接続レベルの上に配置された少なくとも１つの導電性構造部の一部を露出させる少なくとも１つのビア開口部を有する第２の誘電体を含む上部相互接続レベルとを含む初期相互接続構造体を準備するステップであって、下部及び上部相互接続レベルは、誘電体キャップ層によって部分的に分離され、上部相互接続レベルの表面上にはパターン形成されたハードマスクがある、ステップと、
初期相互接続構造体の全ての露出面上に第１のバリア層を形成するステップと、
ビア開口部の底部に配置された少なくとも１つの導電性構造部内にパンチスルー・ガウジング構造部をスパッタリングにより形成するステップと、
ガウジング構造部の上に金属界面層を形成するステップと、
第２の誘電体材料内に、少なくとも１つのビア開口部の上方に延びる少なくとも１つのライン開口部を形成するステップと、
少なくとも少なくとも１つのライン開口部内に第２の連続的な拡散バリア層を形成するステップと、
少なくとも１つのライン開口部及び少なくとも１つのビア開口部の両方の中に、接着・めっきシード層を形成するステップと、
少なくとも１つのライン開口部及び少なくとも１つのビア開口部を導電性材料で充填するステップと、を含む。
【発明を実施するための最良の形態】
【００２０】
本発明は、ガウジングされた（掘られた）ビア構造部（すなわち、固定されたビア底部（anchored via bottom））を含む相互接続構造体、及びその製造方法を提供するものであり、ここで以下の議論及び本出願に添付の図面を参照することによってより詳細に説明される。本明細書で以下でより詳細に言及される本出願の図面は、例示目的のために提供されるものであり、一定の縮尺では描かれていない。
【００２１】
本発明のプロセス・フローは、図７に示される初期相互接続構造体１０を準備することで開始する。具体的には、図７に示される初期相互接続構造体１０は、誘電体キャップ層１４によって部分的に分離される下部相互接続レベル１２及び上部相互接続レベル１６を含む多重レベル相互接続部を含む。半導体基板（図示せず）の上方に配置することができ、１つ又は複数の半導体デバイスを含む下部相互接続レベル１２は、バリア層（図示せず）によって第１の誘電体層１８から分離される少なくとも１つの導電性構造部（すなわち、導電性領域）２０を有する第１の誘電体材料１８を含む。上部相互接続レベル１６は、少なくとも１つのビア開口部２６が内部に配置された第２の誘電体材料２４を含む。示されるように、少なくとも１つのビア開口部２６は、導電性構造部２０の一部を露出させる。上部相互接続レベル１６の上には、パターン形成されたハードマスク２８がある。図７に示される構造体は単一のビア開口部２６を示すが、本発明は、第２の誘電体材料２４内に、第１の誘電体材料１８内に存在し得る他の導電性構造部２０を露出させる任意の数のこうしたビア開口部を形成することも考慮する。
【００２２】
図７に示される初期相互接続構造体１０は、当業者には周知の通常の技術を用いて作製される。例えば、初期相互接続構造体は、最初に第１の誘電体材料１８を基板（図示せず）の表面に適用することによって形成することができる。図示されていない基板は、半導体材料、絶縁材料、導電性材料、又はそれらのいずれかの組み合わせを含むことができる。基板が半導体材料で構成される場合、Ｓｉ、ＳｉＧｅ、ＳｉＧｅＣ、ＳｉＣ、Ｇｅ合金、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ及びその他のＩＩＩ／Ｖ族又はＩＩ／ＶＩ族化合物半導体のような任意の半導体を用いてもよい。これらの列挙された種類の半導体材料に加えて、本発明は、半導体基板が、例えばＳｉ／ＳｉＧｅ、Ｓｉ／ＳｉＣ、シリコン・オン・インシュレータ（ＳＯＩ）、又はシリコン・ゲルマニウム・オン・インシュレータ（ＳＧＯＩ）のような層状半導体である場合も考慮する。
【００２３】
基板が絶縁材料である場合、絶縁材料は、有機絶縁体、無機絶縁体、又は多層構造を含むそれらの組み合わせとすることができる。基板が導電性材料である場合、基板は、例えば、ポリＳｉ、元素金属（elemental metal）、元素金属の合金、金属シリサイド、金属窒化物、又は多層構造を含むそれらの組み合わせを含むことができる。基板が半導体材料を含む場合、例えば、相補型金属酸化膜半導体（ＣＭＯＳ）デバイスのような１つ又は複数の半導体デバイスをその上に製造することができる。
【００２４】
下部相互接続レベル１２の第１の誘電体材料１８は、無機誘電体又は有機誘電体を含むどのような層間誘電体又は層内誘電体を含んでいてもよい。第１の誘電体材料１８は、多孔性であっても、又は非多孔性であってもよく、本発明の幾つかの実施形態において、多孔性誘電体は、約２．８以下の誘電率を有することが非常に好ましい。第１の誘電体材料１８として使用できる好適な誘電体の幾つかの例は、これらに限られるものではないが、ＳｉＯ２、シルセスキオキサン、Ｓｉ、Ｃ、Ｏ及びＨ原子を含むＣドープ酸化物（すなわち、オルガノシリケート）、熱硬化性ポリアリーレンエーテル、又はそれらの多層構造を含む。「ポリアリーレン」という用語は、本出願においては、結合、縮合環、又は、例えば酸素、硫黄、スルホン、スルホキシド、カルボニルなどのような不活性結合基によって共に連結された、アリール部分又は不活性置換されたアリール部分を表すために使用される。
【００２５】
第１の誘電体材料１８は、典型的には約４．０以下の誘電率を有し、２．８以下の誘電率がさらにより典型的である。これらの誘電体は、一般に、誘電率が４．０より高い誘電体材料に比べて寄生クロストークが低い。第１の誘電体材料１８の厚さは、使用される誘電体材料、及び下部相互接続レベル１２内の誘電体の正確な数に依存して変わり得る。典型的には、通常の相互接続構造体に関して、第１の誘電体材料１８は、約２００ｎｍから約４５０ｎｍまでの厚さを有する。
【００２６】
下部相互接続レベル１２は、第１の誘電体材料１８内に埋め込まれた（すなわち、第１の誘電体材料１８内に配置された）少なくとも１つの導電性構造部２０も有する。導電性構造部２０は、バリア層（図示せず）によって第１の誘電体材料１８から分離される導電性材料を含む。導電性構造部２０は、リソグラフィを行い（すなわち、フォトレジストを第１の誘電体材料１８の表面に塗布し、そのフォトレジストを所望の放射パターンで露光し、従来のレジスト現像剤を利用して露光されたレジストを現像する）、第１の誘電体材料１８内に開口部をエッチング（乾式エッチング又は湿式エッチング）し、そのエッチングされた領域をバリア層で、次いで導電性材料で充填し、導電性領域を形成することによって形成される。バリア層は、Ｔａ、ＴａＮ、Ｔｉ、ＴｉＮ、Ｒｕ、ＲｕＮ、Ｗ、ＷＮ、又は導電性材料がバリア層を通って拡散するのを防止するためのバリアとして作用できる他のいずれかの材料を含むことができ、例えば、原子層付着（ＡＬＤ）、化学気相付着（ＣＶＤ）、プラズマ強化化学気相付着（ＰＥＣＶＤ）、物理気相付着（ＰＶＤ）、スパッタリング、化学溶液付着、又はめっきのような付着プロセスによって形成される。
【００２７】
バリア層の厚さは、正確な付着プロセス手段並びに使用される材料に応じて変わり得る。典型的には、バリア層は、約４ｎｍから約４０ｎｍの厚さを有し、約７ｎｍから約２０ｎｍまでの厚さがより典型的である。
【００２８】
バリア層の形成に続いて、第１の誘電体材料１８内の開口部の残りの領域が、導電性材料で充填され、導電性構造部２０を形成する。導電性構造部２０を形成するのに使用される導電性材料は、例えば、ポリＳｉ、導電性金属、少なくとも１つの導電性金属を含む合金、導電性金属シリサイド、又はそれらの組み合わせを含む。導電性構造部２０を形成するのに使用される導電性材料は、Ｃｕ、Ｗ、又はＡｌのような導電性金属であることが好ましく、本発明においては、Ｃｕ又はＣｕ合金（ＡｌＣｕのような）が極めて好ましい。導電性材料は、これらに限られるものではないが、ＣＶＤ、ＰＥＣＶＤ、スパッタリング、化学溶液付着、又はめっきを含む従来の付着プロセスを用いて、第１の誘電体材料１８内の残りの開口部に充填される。これらの付着の後、例えば、化学機械研磨（ＣＭＰ）のような従来の平坦化プロセスを用いて、バリア層及び導電性構造部２０のそれぞれが第１の誘電体材料１８の上面と実質的に同一平面である上面を有する構造体を提供することができる。
【００２９】
少なくとも１つの導電性構造部２０を形成した後、例えば、ＣＶＤ、ＰＥＣＶＤ、化学溶液付着、又は蒸着のような従来の付着プロセスを用いて、下部相互接続レベル１２の表面上に、ブランケット誘電体キャップ層１４が形成される。この誘電体キャップ層１４は、例えば、ＳｉＣ、Ｓｉ４ＮＨ３、ＳｉＯ２、炭素ドープ酸化物、窒素及び水素ドープ炭化シリコンＳｉＣ（Ｎ，Ｈ）、又はそれらの多層構造のような、任意の好適な誘電体キャップ材料を含む。キャップ層１４の厚さは、これを形成するのに使用される技術並びに層の材料構成に応じて変わり得る。典型的には、キャップ層１４は、約１５ｎｍから約５５ｎｍまでの厚さを有し、約２５ｎｍから約４５ｎｍまでの厚さがより典型的である。
【００３０】
次に、上部相互接続レベル１６が、第２の誘電体材料２４をキャップ層１４の上方の露出面に塗布することによって形成される。第２の誘電体材料２４は、下部相互接続レベル１２の第１の誘電体材料１８のものと同じ又は異なる誘電体材料、好ましくは同じ誘電体材料を含むことができる。第１の誘電体材料１８に関する処理技術及び厚さの範囲は、第２の誘電体材料２４にも適用可能である。第２の誘電体材料２４はまた、２つの異なる材料を含むこともでき、すなわち、最初に１つの誘電体材料を付着させ、続いて異なる誘電体材料を付着させることができる。本発明の一実施形態においては、第２の誘電体材料２４は、２つの異なる低ｋ誘電体材料を含み、よって、上部相互接続レベル１６は、多孔性誘電体材料内に埋め込まれた、後に充填される導電的充填ラインと、高密度の（すなわち、非多孔性の）誘電体材料内に埋め込まれた、後に充填されるビアとを有するハイブリッド構造体を有する。このような実施形態においては、多孔性低ｋ誘電体は、約２．８以下の誘電率を有し、高密度低ｋ誘電体は、約４．０以下の誘電率を有する。
【００３１】
次に、少なくとも１つのビア開口部２６が、最初に第２の誘電体材料２４の上面の上にブランケット・ハードマスク材料を形成することによって、第２の誘電体材料２４内に形成される。ブランケット・ハードマスク材料は、酸化物、窒化物、酸窒化物、又はそれらの多層構造を含む任意の組み合わせを含む。典型的には、ハードマスク材料は、ＳｉＯ２のような酸化物、又はＳｉ３Ｎ４のような窒化物である。ブランケット・ハードマスク材料は、例えば、ＣＶＤ、ＰＥＣＶＤ、化学溶液付着、又は蒸着のような従来の付着プロセスを用いて形成される。付着されたままのハードマスク材料の厚さは、形成されるハードマスク材料のタイプ、ハードマスク材料を構成する層の数及びこれを形成するのに用いられる付着技術に応じて変わり得る。典型的には、付着されたままのハードマスク材料は、約１０ｎｍから約８０ｎｍまでの厚さを有し、約２０ｎｍから約６０ｎｍまでの厚さがさらにより典型的である。
【００３２】
ハードマスク材料のブランケット層を形成した後、例えば、ＣＶＤ、ＰＥＣＶＤ、スピンオン・コーティング、化学溶液付着、又は蒸着のような従来の付着プロセスを用いて、ハードマスク材料の上にフォトレジスト（図示せず）が形成される。フォトレジストは、その各々が当業者には周知のものである、ポジティブ・トーン材料、ネガティブ・トーン材料、又はそれらのハイブリッド材料とすることができる。次いで、フォトレジストを放射パターンに露光し、従来のレジスト現像剤を用いて露光されたレジストを現像することを含むリソグラフィ・プロセスが、フォトレジストに施される。リソグラフィ・ステップは、ハードマスク材料の上に、ビア開口部２６の幅を定めるパターン形成されたフォトレジストを提供する。
【００３３】
パターン形成されたフォトレジストを提供した後、１つ又は複数のエッチング・プロセスを用いて、ハードマスク材料内に、次に引き続いて第２の誘電体材料２４内に、ビア・パターンが転写される。ハードマスク内にビア・パターンを転写し、パターン形成されたハードマスク２８を形成した直後に、従来の剥離プロセスを用いて、パターン形成されたフォトレジストを剥離することができる。代替的に、第２の誘電体材料２４内にビア・パターンを転写した後に、パターン形成されたフォトレジストを剥離してもよい。ビア・パターンを転写するのに用いられるエッチングは、乾式エッチング・プロセス、湿式化学エッチング・プロセス、又はそれらの組み合わせを含むことができる。ここで用いられる「乾式エッチング」という用語は、反応性イオン・エッチング、イオン・ビーム・エッチング、プラズマ・エッチング、又はレーザ・アブレーションのようなエッチング技術を示すために用いられる。
【００３４】
図７に示される初期相互接続構造体１０を形成した後、次いで、初期相互接続構造体の露出面の全ての上に、拡散バリア材料層（特許請求される発明のためには、第１の拡散バリア層に関する）３０が形成され、例えば、図８に示されるような構造体を提供する。示されるように、拡散バリア材料３０は、パターン形成されたハードマスク２８の露出面、ビア開口部２６内の第２の誘電体材料２４の側壁、並びに導電性構造部２０の露出された部分を覆う。本発明によると、拡散バリア材料３０は、その厚さが典型的には約０．５ｎｍから約２０ｎｍまでの範囲内にあり、約１ｎｍから約１０ｎｍまでの厚さがより典型的である、薄い層である。拡散バリア材料層３０は、これらに限られるものではないが、ＣＶＤ、ＰＶＤ、ＡＬＤ、又はスピンオン・コーティングを含む従来の付着プロセスを用いて形成される。拡散バリア材料３０は、例えば、ＴａＮ、Ｔａ、Ｔｉ、ＴｉＮ、ＲｕＴａ、ＲｕＴａＮ、Ｗ、Ｒｕ、又はＩｒなどの金属含有材料、例えばＳｉＯ２、Ｓｉ３Ｎ４、ＳｉＣ、ＳｉＣ（Ｎ，Ｈ）などの絶縁体、又はそれらの任意の組み合わせを含む。
【００３５】
拡散バリア材料３０の形成に続いて、次に、図８に示される構造体に、ビアの底部から拡散バリア材料３０を除去し、下にある導電性構造部２０をパンチスルーする（punch through）Ａｒスパッタリング・プロセスを施し、導電性構造部２０内にガウジング構造部（すなわち、アンカー領域）３２を生成する。Ａｒスパッタリング・プロセスの際に結果として得られる構造体が、例えば、図９に示される。このスパッタリング・プロセスは、ハードマスク２８の水平面上に配置された拡散バリア材料３０も除去することが観察される。ハードマスク２８によって保護されているので、第２の誘電体材料２４は、このプロセス中に損傷を受けない。ガウジング構造部３２を形成するのに用いられるＡｒスパッタリング・プロセスは、こうした構造部を形成するために相互接続技術において典型的に用いられる任意の従来のスパッタリング・プロセスを含む。例証として、Ａｒスパッタリングは、次の限定されない条件、すなわち２０ｓｃｃｍのＡｒガス流、２５°Ｃの温度、４００ＫＨｚ及び７５０Ｗの上部電極バイアス、１３．６ＫＨｚ及び４００Ｗのテーブルバイアス、及び０．６ｍｔｏｒｒのプロセス圧力を用いて行なうことができる。例証の目的でＡｒが示されたが、スパッタリング・プロセスのために、Ｈｅ、Ｎｅ、Ｘｅ、Ｎ２、Ｈ２、ＮＨ３、Ｎ２Ｈ２、又はそれらの混合物のような他の任意のガスを用いることもできる。
【００３６】
図１０は、金属の界面層３４が図９に示される露出面の全ての上に形成される、本発明の随意的な実施形態を示す。金属界面層３４は、例えば、ＣＶＤ、ＰＥＣＶＤ、化学溶液付着、蒸着、有機金属付着、ＡＬＤ、スパッタリング、ＰＶＰ、又はめっき（電解又は非電解）を含む、任意の従来の付着プロセスを用いて形成される。金属界面層３４の厚さは、使用される正確な金属界面材料、及び、金属界面層を形成するのに用いられた付着技術に応じて変わり得る。典型的には、金属界面層３４は、約０．５ｎｍから約４０ｎｍまでの厚さを有し、約１ｎｍから約１０ｎｍまでの厚さがさらにより典型的である。金属界面層３４は、例えば、Ｃｏ、ＴａＮ、Ｔａ、Ｔｉ、ＴｉＮ、Ｒｕ、Ｉｒ、Ａｕ、Ｒｈ、Ｐｔ、Ｐｄ、又はＡｇなどの金属バリア材料を含む。こうした材料の合金も考慮される。
【００３７】
次に、平坦化層３６が付着され、図９及び図１０のいずれの構造体のビア開口部２６も充填する。平坦化層３６は、例えば、ＣＶＤ、ＰＥＣＶＤ、スピンオン・コーティング、蒸着、又は化学溶液付着を含む従来の付着プロセスを用いて付着される。平坦化材料は、従来の反射防止コーティング材料、又はスパンガラス材料を含む。図１１に示されるように、平坦化層３６は、ビア開口部２６を完全に充填し、ハードマスク２８（図１１に示されるような）の露出面上又は金属界面層（図示せず）の上のビア開口部２６の上方に延びている。
【００３８】
平坦化層３６に加えて、図１１に示される構造体はまた、平坦化層３６の表面上に配置された第２のハードマスク３８、及び、第２のハードマスク３８の表面上に配置されたパターン形成されたフォトレジスト４０も含む。第２のハードマスク３８は、ハードマスク２８の形成において説明されたものと同じ処理技術を用いて形成され、ハードマスク２８と関連して上述されたハードマスク材料の１つから構成される。パターン形成されたフォトレジスト４０は、付着及びリソグラフィによって形成され、ライン開口部の幅を有する開口部を含む。
【００３９】
次いで、図１１に示される構造体に、図１２に示される構造体を形成することができる１つ又は複数のエッチング・プロセスが施される。この図に示されるように、１つ又は複数のエッチング・プロセスは、第２の誘電体材料２４内にライン開口部４２を形成する。本発明によると、ライン開口部４２の少なくとも１つは、残りの平坦化層３６によって保護されるビア開口部２６の上方に配置され、ビア開口部に結合される。１つ又は複数のエッチング・ステップは、第２のハードマスク３８の露出された部分、平坦化層３６の下にある部分、及び第２の誘電体材料２４露出された部分を連続的な順序で除去する。パターン形成されたフォトレジスト４０及びパターン形成された第２のハードマスク３８は、典型的には、上述のエッチング・ステップの間に消費される。
【００４０】
図１３は、残りの平坦化層３６がビア開口部２６内から剥離された後の図１２の構造体を示す。残りの平坦化層３６の剥離は、化学湿式エッチング・プロセス、又は構造体から平坦化材料を選択的に除去する化学アッシング・プロセスのいずれかを用いて行なわれる。本発明の幾つかの実施形態においては、酸化物又はエッチング残留物４４が、ガウジング構造部３２内に残ることがある。
【００４１】
このような場合、酸化物又はエッチング残留物４４は、化学湿式エッチング・プロセス及び／又は少量のＡｒ衝撃（bombardment）を含むことができる表面洗浄プロセスを用いて、ガウジング構造部３２から除去することができる。Ａｒ衝撃の条件は、ガウジング構造部３２を形成するのに従来技術において用いられるものほど厳しくないので、この場合、損傷は生じない。典型的には、この場合に用いられる表面洗浄だけのためのプロセス時間は、従来技術において用いられる、ガウジング構造部を生成するための１０秒以上に比べて、５秒未満である。例証として、Ａｒスパッタリングは、次の限定されない条件、すなわち２０ｓｃｃｍのＡｒガス流、２５°Ｃの温度、４００ＫＨｚ及び４００Ｗの上部電極バイアス、１３．６ＭＫＨｚ及び２００Ｗのテーブルバイアス、及び０．６ｍｔｏｒｒのプロセス圧力を用いて行なうことができる。例証のためにＡｒが示されたが、スパッタリング・プロセスのために、Ｈｅ、Ｎｅ、Ｘｅ、Ｎ２、Ｈ２、ＮＨ３、Ｎ２Ｈ２、又はそれらの混合物のような任意の他のガスを用いることもできる。
【００４２】
本発明の幾つかの実施形態において、エッチング残留物が、少なくとも１つのライン開口部及び少なくとも１つのビア開口部領域から除去される。１つの実施形態においては、Ｏ２、Ｈ２、Ｎ２、ＣＯ、ＣＯ２、又はＮＨ３の少なくとも１つ又は組み合わせを含むプラズマ・エッチングが用いられる。別の実施形態においては、エッチング残留物は、ＨＦ、ＨＣｌ、Ｈ２ＳＯ４、又はＨＮＯ３の少なくとも１つ又は組み合わせを含む湿式洗浄によって除去される。図１４は、このような洗浄プロセスを行った後の結果として得られる構造体を示す。
【００４３】
図１５及び図１６は、次に形成することができる２つの異なる構造体を示す。図１５及び図１６に示される構造体の両方とも、拡散バリア４６（特許請求される発明のためには、拡散バリア４６は第２の拡散バリアを表す）を含む。図１５に示されるように、拡散バリア４６は、ライン開口部４２内の露出面だけを覆い、図１６においては、拡散バリア４６は、ライン開口部４２及びビア開口部２６の両方の中の露出面を覆う。拡散バリア４６の被覆率の程度は、拡散バリアを形成するのに用いられる付着プロセスの条件及び長さによって決定される。本発明のプロセス全体を通して、拡散バリア４６は、ライン開口部４２内に連続的に存在することが留意される。
【００４４】
本発明によると、拡散バリア４６は、Ｔａ、ＴａＮ、Ｔｉ、ＴｉＮ、Ｒｕ、ＲｕＮ、ＲｕＴａ、ＲｕＴａＮ、Ｗ、ＷＮ、又は導電性材料が拡散バリアを通って拡散するのを防止するためのバリアとして作用できる他のいずれかの材料を含む。多層構造のスタックされた拡散バリアを形成するのに、これらの材料の組み合わせも考慮される。拡散バリア４６は、例えば、原子層付着（ＡＬＤ）、化学気相付着（ＣＶＤ）、プラズマ強化化学気相付着（ＰＥＣＶＤ）、物理気相付着（ＰＶＤ）、スパッタリング、化学溶液付着、又はめっきなどの付着プロセスを用いて形成される。
【００４５】
拡散バリア４６の厚さは、バリア内の材料層の数、拡散バリアを形成するのに使用される技術、並びに拡散バリア自体の材料に応じて変わり得る。典型的には、拡散バリア４６は、約４ｎｍから約４０ｎｍまでの厚さを有し、約７ｎｍから約２０ｎｍまでの厚さがさらにより典型的である。
【００４６】
図１７及び図１８は、それぞれ図１５及び図１６に示される構造体から次に形成することができる２つの異なる構造体を示す。図１７及び図１８に示される構造体の両方とも、接着・めっきシード層４８を含む。
【００４７】
接着・めっきシード層４８は、元素周期表のＶＩＩＩＡ族からの金属又は金属合金から成る。接着・めっきシード層のための好適なＶＩＩＩＡ族元素の例は、これらに限られるものではないが、Ｒｕ、ＴａＲｕ、Ｉｒ、Ｒｈ、Ｐｔ、Ｐｄ、及びそれらの合金を含む。幾つかの実施形態においては、層４８としてＲｕ、Ｉｒ、又はＲｈを使用することが好ましい。
【００４８】
接着・めっきシード層４８は、例えば、化学気相付着（ＣＶＤ）、プラズマ強化化学気相付着（ＰＥＣＶＤ）、原子層付着（ＡＬＤ）、めっき、スパッタリング、及び物理気相付着（ＰＶＤ）を含む従来の付着プロセスによって形成される。接着・めっきシード層４８の厚さは、例えば、接着・めっきシード層４８の組成材料、及び接着・めっきシード層を形成するのに使用された技術を含む多数の要因に応じて変わり得る。典型的には、接着・めっきシード層４８は、約０．５ｎｍから約１０ｎｍまでの厚さを有し、約６ｎｍ未満の厚さがさらにより典型的である。
【００４９】
図１９及び図２０は、それぞれ図１７及び図１８に示される構造体から形成することができる異なる相互接続構造体を示す。図１９及び図２０に示される示された構造体の各々は、ビア開口部及びライン開口部並びにガウジング構造部３２を、相互接続導電性材料５０で充填し、平坦化した後のものである。相互接続導電性材料５０は、導電性構造部２０のものと（導電性材料がポリシリコンでないという条件で）同じ又は異なる導電性材料、好ましくは同じ導電性材料を含むことができる。Ｃｕ、Ａｌ、Ｗ、又はそれらの合金が用いられることが好ましく、Ｃｕ又はＡｌＣｕが最も好ましい。導電性材料５０は、導電性構造部２０の形成において上述されたものと同じ付着処理を用いて形成され、導電性材料の付着に続いて、構造体に平坦化が施される。平坦化プロセスは、上部相互接続レベル１６の第２の低ｋ誘電体材料２４の上に配置される種々の材料を除去する。
【００５０】
本出願の方法は、図７−図２０に示されるレベルの上に付加的な相互接続レベルを形成するのにも適用可能である。種々の相互接続レベルの各々は、上述されたガウジング構造部を含む。
【００５１】
上述の統合処理スキームのために、ガウジング構造部３２の形成中、第２の誘電体材料２４内に損傷領域が形成されない。さらに、本発明の統合プロセスにより、金属ライン領域内に均一の厚さ（すなわち、２ｎｍ未満の厚さのばらつき）を有する拡散バリア４６の連続的な被覆が可能になる。本発明の相互接続構造体のライン領域において、拡散バリア４６の被覆率は連続的であり、相互接続誘電体材料内に損傷が導入されないので、本発明の相互接続構造体は、図１−図５に示される相互接続構造体と比べて、配線の信頼性が改善され、金属間の漏れがより低レベルである。拡散バリア材料３０は、ビア開口部２６の内部にのみ存在し、ライン開口部４２内に存在しないことも留意すべきである。この特徴は、ライン開口部４２の内部の導体５０の体積含有率を減少させることなく、ビア開口部領域の周りの機械的強度及び拡散特性の両方を強化する。幾つかの実施形態においては、第１の拡散バリア層３０及び導電的に充填されたビア内の第２の連続的な拡散バリア４６の全体の拡散バリア厚は、導電的に充填されたライン内の第２の連続的な拡散バリア４６よりも厚いことがさらに留意される。
【００５２】
本発明をその好ましい実施形態について特に示し、説明したが、当業者であれば、本発明の精神及び範囲から逸脱することなく、形態及び細部について前述の及び他の変更をなし得ることを理解するであろう。従って、本発明は、記載され図示された通りの正確な形態及び細部に限定されるものではなく、添付の特許請求の範囲内であることが意図される。
【図面の簡単な説明】
【００５３】
【図１】相互接続構造体を形成する際に従来技術に用いられる基本的な処理ステップを示す図形的表示（断面図による）である。
【図２】相互接続構造体を形成する際に従来技術に用いられる基本的な処理ステップを示す図形的表示（断面図による）である。
【図３】相互接続構造体を形成する際に従来技術に用いられる基本的な処理ステップを示す図形的表示（断面図による）である。
【図４】相互接続構造体を形成する際に従来技術に用いられる基本的な処理ステップを示す図形的表示（断面図による）である。
【図５】相互接続構造体を形成する際に従来技術に用いられる基本的な処理ステップを示す図形的表示（断面図による）である。
【図６】超低ｋ誘電体内にＣｕ相互接続部を有する従来技術の相互接続構造体を示すＳＥＭ画像（断面図による）である。
【図７】上部相互接続レベルを用いてビア・コンタクト開口部（以下、ビア開口部）を形成した後の、本発明の初期構造体を示す図形的表示（断面図による）である。
【図８】少なくともビア開口部内に第１の拡散バリアを形成した後の、図７の構造体を示す図形的表示（断面図による）である。
【図９】ビア・コンタクト開口部の底部から第１の拡散バリアを除去するためのスパッタリング、及び、下にある導電性構造部へのパンチスルーを行って内部にガウジング構造部を形成した後の、図８の構造体を示す図形的表示（断面図による）である。
【図１０】図９に示される構造体に金属の界面層が形成された、本発明の随意的な実施形態を示す。
【図１１】平坦化層、ハードマスク及びパターン形成されたフォトレジストを形成した後の、図９の構造体を示す図形的表示（断面図による）である。
【図１２】上部相互接続レベル内に少なくとも１つのライン開口部を生成した後の、図１１の構造体を示す図形的表示（断面図による）である。
【図１３】ライン開口部の形成中にビア開口部を保護した残りの平坦化材料を除去した後の、図１２の構造体を示す図形的表示（断面図による）である。可能な残留物は、ビア底部に存在するものとして示される。
【図１４】ビア底部の酸化物／残留物を除去した後の、図１３の構造体を示す図形的表示（断面図による）である。
【図１５】第２の拡散バリアを形成した後に形成される、図１４の構造体を示す図形的表示（断面図による）である。
【図１６】第２の拡散バリアを形成した後に形成される、図１４の構造体を示す図形的表示（断面図による）である。
【図１７】接着・めっきシード層を形成した後に形成される、図１５の構造体を示す図形的表示（断面図による）である。
【図１８】接着・めっきシード層を形成した後に形成される、図１６の構造体を示す図形的表示（断面図による）である。
【図１９】金属充填及び平坦化の後に形成される、図１７の構造体を示す図形的表示（断面図による）である。
【図２０】金属充填及び平坦化の後に形成される、図１８の構造体を示す図形的表示（断面図による）である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図６】
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