(57)【特許請求の範囲】
【請求項１】
第１の基板および第２の基板の少なくとも一方に、シリコン、酸素および炭素を含む絶縁膜を形成する工程と、
前記絶縁膜を介して前記第１の基板と前記第２の基板を張り合わせる工程を有し、
前記絶縁膜は、鎖式の不飽和炭化水素基を含む有機シロキサンを原料ガスとして用いたプラズマＣＶＤ法により形成する、半導体装置の製造方法。
【請求項２】
前記鎖式の不飽和炭化水素基はビニル基またはアリル基である、請求項１記載の半導体装置の製造方法。
【請求項３】
前記鎖式の不飽和炭化水素基はビニル基である、請求項１記載の半導体装置の製造方法。
【請求項４】
前記有機シロキサンは環状の有機シロキサンである、請求項１から３のいずれか一項に記載の半導体装置の製造方法。
【請求項５】
第１の基板および第２の基板の少なくとも一方に、シリコン、酸素および炭素を含む絶縁膜を形成する工程と、
前記絶縁膜を介して前記第１の基板と前記第２の基板を張り合わせる工程を有し、
前記絶縁膜は、環状の有機シロキサンを原料ガスとして用いたプラズマＣＶＤ法により形成する、半導体装置の製造方法。
【請求項６】
前記有機シロキサンは、式（１）：
【化１】
0005617835.tif 000003
（式中のＲ１、Ｒ２は、それぞれメチル基、エチル基、プロピル基、イソプロピル基、ビニル基、アリル基のいずれかを示す。）
で示される環状有機シロキサンである、請求項１から５のいずれか一項に記載の半導体装置の製造方法。
【請求項７】
前記第１の基板および前記第２の基板の両方に、シリコン、酸素および炭素を含む絶縁膜を形成する、請求項１から６のいずれか一項に記載の半導体装置の製造方法。
【請求項８】
前記第１の基板と第２の基板の張り合わせは、２００℃を超えない温度で行う、請求項１から７のいずれか一項に記載の半導体装置の製造方法。
【請求項９】
前記第１の基板と第２の基板を張り合わせる前に、前記絶縁膜の表面を活性化処理する、請求項１から８のいずれか一項に記載の半導体装置の製造方法。
【請求項１０】
前記活性化処理は、プラズマ処理、イオンビーム処理、原子ビーム処理のいずれかによって行う、請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記第１の基板と第２の基板の張り合わせは、４０ｋＮ以下の圧着荷重を印加して行う、請求項１から１０のいずれか一項に記載の半導体装置の製造方法。
【請求項１２】
前記第１の基板と第２の基板の張り合わせは、１０-3Ｐａ以下の減圧下で行う、請求項１から１１のいずれか一項に記載の半導体装置の製造方法。
【請求項１３】
前記第１の基板および第２の基板の少なくとも一方が半導体基板もしくは半導体層を含む、請求項１から１２のいずれか一項に記載の半導体装置の製造方法。
【請求項１４】
前記第１の基板は半導体基板もしくは半導体層を含み、前記第２の基板は、前記半導体基板もしくは半導体層と同種または異種の半導体基板もしくは半導体層を含む、請求項１から１２のいずれか一項に記載の半導体装置の製造方法。
【請求項１５】
前記第１の基板は、シリコン、ゲルマニウム又は化合物半導体からなる半導体基板もしくは半導体層を含み、
前記第２の基板は、シリコン、ゲルマニウム又は化合物半導体からなる半導体基板もしくは半導体層を含む、請求項１から１２のいずれか一項に記載の半導体装置の製造方法。
【請求項１６】
前記第１の基板は、第１の半導体素子を含む、請求項１４又は１５に記載の半導体装置の製造方法。
【請求項１７】
前記第１の基板は、前記第１の半導体素子上に設けられた多層配線層を含む、請求項１６に記載の半導体装置の製造方法。
【請求項１８】
前記第１の基板と第２の基板を張り合わせる工程の後、前記第２の基板の一部を半導体残部層として前記絶縁膜上に残して前記第２の基板を除去し、
前記半導体残部層を用いて第２の半導体素子を形成する、請求項１６又は１７に記載の半導体装置の製造方法。
【請求項１９】
前記第１の基板と前記第２の基板を張り合わせる工程の前に、前記第２の基板へ水素イオンを注入して水素イオン添加層を形成し、
前記第１の基板と第２の基板を張り合わせる工程の後に熱処理を行って、前記水素イオン添加層を脆化させ、その脆化部分で剥離を生じさせ、その剥離部分から張り合わせ面側の部分を半導体残部層として前記絶縁膜上に残して、前記第２の基板を離脱させ、
前記半導体残部層を用いて第２の半導体素子を形成する、請求項１６又は１７に記載の半導体装置の製造方法。
【請求項２０】
前記第１の基板と第２の基板の張り合わせは、２００℃を超えない温度で行い、
前記熱処理は、２５０℃以上４００℃以下の温度で行う、請求項１９に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、基板の張り合わせ技術を適用した半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体デバイス（特にシリコンデバイス）は、スケーリング則（Ｍｏｏｒｅの法則）に基づく微細化によって高集積化・低電力化が進められ、３年当たり４倍のペースで開発が進められてきた。近年、ＭＯＳＦＥＴのゲート長は２０ｎｍ以下となり、リソグラフィプロセスのコスト増（装置価格およびマスクセット価格の高騰）や、デバイス寸法の物理的限界（動作限界・ばらつき限界）により、これまでのスケーリング則に基づくものとは異なるアプローチでのデバイス性能の改善が求められている。【０００３】
近年、半導体素子の上方のスペースを利用して新たな機能の追加あるいは素子数を増加させるための技術として３次元技術が検討されている。３次元（３Ｄ）技術としては、チップとチップを張り合わせる（Chip  to  Chip）技術、デバイスウェハ同士を張り合わせる（Wafer  to  Wafer）技術などがある。【０００４】
スケーリングは一世代進むとデバイス密度は２倍になり、これに対応するために、これまでは２層目のトランジスタを形成するよりも、リソグラフィでスケーリングした方がコスト的に圧倒的に優位であった。そのため、同機能チップ（デバイス）の３Ｄ化は普及しなかったが、微細化の停滞、あるいは鈍化に伴い、３Ｄ化の要求が高まっている。【０００５】
しかしながら、半導体デバイスの生産においては、基本的にウェハレベルで歩留まりを管理するため、上記のような３Ｄ技術を用いると、デバイスウェハやチップをスタックする毎に著しく歩留まりが低下する問題がある。特にデバイスウェハスタック型の３Ｄ化プロセスでは、ウェハアライメントや、ハイアスペクトな貫通電極の形成プロセスが必要であるが、加工寸法のオーダーの違いから、ＵＬＳＩプロセスの延長上で開発しにくいプロセスであった。また、数十マイクロ厚のウェハを貫通電極で接合するためには、電極の埋設性の問題から、ビア径は最小でも２μｍ程度が必要である。このように貫通電極（貫通ビア）のサイズは、ＵＬＳＩプロセスに比べて一桁以上も大きい。そのために、十分なビア密度を得ることができず、チップ性能において３Ｄ化の利点を十分に発揮できないという問題があった。【０００６】
一方、いわゆる「張り合わせ」技術として、シリコン薄膜（特に単結晶シリコン薄膜）を一方の基板から他方の基板へ転写する技術が知られている。【０００７】
基板の張り合わせに際しては、接着材（接着層）を用いる方法と、接着材（接着層）を用いない方法とがある。【０００８】
基板の張り合わせに接着材を用いない方法としては、シリコン基板の主面、あるいは支持基板表面に、プラズマ処理、イオンビーム処理、オゾン処理等の表面活性化処理を施して、基板同士を圧着する方法が知られている。また、特許文献１（特開２００７−１９４３４９号公報）には、ＳＯＩ（silicon  on  insulator）基板の製造方法として、シリコン面が親水性化された一方の基板の外周部分を加熱して疎水化し、そのシリコン面と他の基板の親水性化されたシリコン面とを圧着させ、８００〜１０００℃の熱処理を行う方法が記載されている。これらの方法においては、接合前の表面処理や加熱処理などにさまざまな工夫がなされているが、最終的に密着強度を確保するためには、接合後に１０００℃前後の加熱処理を必要とするのが一般的である。また、非特許文献１には、シリコン基板同士の張り合わせ手法として、Ａｒ原子ビームを照射することで、シリコン表面を活性化して張り合わせできる方法が記載されている。【０００９】
基板の張り合わせに接着材を用いる方法としては、エポキシ系、アクリレート系、シリコーン系などの樹脂材料を接着剤として用いて基板同士を加熱接着する方法が知られている。【００１０】
「張り合わせ」技術の例として、特許文献２（特開２００４−１４０３８１号公報）には、透光性基板上にアモルファスシリコンや金属等からなる分離層を介して薄膜デバイス層を形成し、この薄膜デバイス層上に接着層を介して他方の基板を張り合わせる方法が記載されている。そして、この張り合わせ基板に対して、透光性基板側から光を照射して分離層に剥離（層内剥離および界面剥離）を生じさせ、この分離層を基点として透光性基板と、薄膜デバイス層を含む他方の基板とを引きはがし、このようにして、透光性基板上に設けられた薄膜デバイス層を他方の基板へ転写させることが記載されている。【００１１】
また、特許文献３（特開平５−２１１１２８号公報）には、シリコン基板と支持基板（補剛材）を接合した基板から、薄膜シリコン膜（シリコン基板の接合面側の部分）を支持基板側に残してシリコン基板を剥離する方法が記載されている。具体的には、張り合わせる前のシリコン基板の張り合わせ面側に水素イオンを注入し、その後、このシリコン基板と支持基板とを張り合わせ、５００℃を超える温度で加熱する。この加熱によるシリコン基板内での水素の気泡成長を利用して、支持基板で支持されたシリコン薄膜をシリコン基板から剥離する。水素イオン注入を行ってシリコン薄膜を剥離（転写）する方法は、ＳＯＩＴＥＣ社によるＳｍａｒｔ  Ｃｕｔ（ＴＭ）法（あるいはＳＯＩＴＥＣ法）として知られている。【００１２】
「張り合わせ」技術を用いないで基板上に半導体結晶膜を形成する方法として、特許文献４（特開２００５−４５０３６号公報）には、基板上に絶縁膜を形成し、この絶縁膜に濃度勾配ができるように不純物元素を導入し、この絶縁膜上に非単結晶膜を形成し、この非単結晶膜へエネルギービームを照射してこの非単結晶膜を溶融させ固化させることによって結晶化させる方法が記載されている。この方法では、エネルギービーム照射時に、不純物元素の濃度勾配に応じた熱伝導率の違いにより膜面内に緩やかな温度勾配が形成されて、低い結晶化速度で結晶成長を行うことができ、結晶粒の大きな良好な結晶膜を形成できると記載されている。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２００７−１９４３４９号公報
【特許文献２】特開２００４−１４０３８１号公報
【特許文献３】特開平５−２１１１２８号公報
【特許文献４】特開２００５−４５０３６号公報
【非特許文献】
【００１４】
【非特許文献１】Transmission  Electron  Microscope  Observations  of  Si/Si  Interface  Bonded  at  Room  Temperature  by  Ar  Beam  Surface  Activation,  Hideki  TAKAGI,  Ryutaro  MAEDA,  Naoe  HOSODA,  Tadatomo  SUGA,  Japanese  Journal  of  Applied  Physics  Part  1,  38(1999),  1589-1594
【発明の概要】
【発明が解決しようとする課題】
【００１５】
「張り合わせ」技術を利用して形成したシリコン薄膜を用いて、多層配線層内部にトランジスタ（３Ｄトランジスタ）を形成するためには以下のような課題がある。【００１６】
（１）接着材（接着層）を用いるウェハの「張り合わせ」技術においては、例えば、エポキシ系、アクリルレート系、シリコーン系などの接着材が利用されるが、一般に熱安定性に劣るため、ＵＬＳＩプロセスに用いることは困難である。また、接着に際しては、接着材の硬化反応のために反応促進剤が必要である場合や副生成物が発生する場合が多い。これらは、基板同士の張り合わせにおいて、接合状態を劣化させ、十分な接合強度が得られない要因となる。また、接着材の硬化反応のためには、通常、加熱を必要とし、例えば、エポキシ系接着材を用いた場合は、一般に、硬化のために２５０℃以上の熱処理を行う必要がある。このような温度まで基板温度を上昇させると、基板の反りが生じ、十分な接合が困難になる。また、接着材の主成分が有機成分であるため、ＵＬＳＩプロセスにおける３５０℃のプロセス温度に耐えることができない。シリコーン系接着材を用いた場合は、付加型を使用するときは触媒と加熱が必要であり、湿気硬化型を使用するときは、室温で空気中の水分との化学反応（ＯＨ反応）が必要となる。付加型では、触媒や加熱に起因して十分な接合状態が得られず、湿気硬化型では、硬化のための過剰な水分が脱ガスとして基板の張り合わせ界面の密閉状態において発生し、十分な接合が得られない。また、アクリル系接着材を用いた場合は、エポキシ系接着材を用いた場合と同様に、２５０℃程度の熱硬化処理が必要であり、耐熱性も不十分である。【００１７】
（２）接着材（接着層）を用いない「張り合わせ」技術おいて、プラズマ処理、イオンビーム処理、オゾン処理等の表面活性化処理を施して基板同士を圧着する方法は、十分な接着強度が得られないという課題ある。「張り合わせ」技術においては、半導体単結晶同士の張り合わせに限定すると、張り合わせの用途が極めて限定されてしまうため、デバイスを形成した基板と他の基板をシリコン酸化膜などの絶縁膜を介して接続することが望まれる。しかしながら、シリコン酸化膜の表面を活性化処理した場合には、形成された未結合手は接合に寄与するが、このような絶縁膜の表面は安定であり未結合手の密度を増加させることが難しいという課題がある。【００１８】
（３）上記（１）の接着材を用いる手法に対して、上記（２）の活性化処理を行う手法は、接着材の接合反応機構から推測すると活性化処理によって接合強度が向上するとは考えにくく、むしろ接合部位が活性化処理によって除去されてしまうことが懸念されていた。【００１９】
（４）シリコン薄膜を用いて半導体素子（３Ｄトランジスタ）を形成するためには、できるだけ低い接合プロセス温度下で、高強度な接合が可能であることが求められる。また、接合面に形成される絶縁膜は、その後の工程でもデバイス中に残り、層間絶縁膜として用いられるので、十分な耐熱性とプロセス耐性が求められる。これまで、接合層としての接着性と、層間絶縁膜としてのプロセス中の熱安定性やデバイス形成後の信頼性、低誘電率特性とを同時に満たす材料は見出されていなかった。【００２０】
（５）シリコン薄膜を用いて半導体素子（３Ｄトランジスタ）を形成した場合には、接合層である層間絶縁膜が、当該半導体素子に対して、いわゆるＳＯＩデバイスにおけるＢＯＸ（buried  oxide）膜と同じ役割を果たすことになる。このような構造が多層配線構造内に形成される場合には、この層間絶縁膜を低誘電率化し、半導体素子と当該層間絶縁膜を介する下層側配線との間の寄生容量を低減し、素子性能を向上することが望まれる。【００２１】
本発明の目的は、素子密度、性能及び信頼性の高い半導体装置、及びそのような半導体装置を歩留まりよく製造可能な方法を提供することにある。
【課題を解決するための手段】
【００２２】
本発明の一態様による半導体装置の製造方法は、第１の基板および第２の基板の少なくとも一方に、シリコン、酸素および炭素を含む絶縁膜を形成する工程と、前記絶縁膜を介して前記第１の基板と前記第２の基板を張り合わせる工程を含む。【００２３】
本発明の他の態様による半導体装置は、第１の半導体素子と、該第１の半導体素子上の第１の多層配線層と、該第１の多層配線層上に設けられた、シリコン、炭素および酸素を含む層間絶縁膜と、該層間絶縁膜上の第２の半導体素子とを含む。
【発明の効果】
【００２４】
本発明によれば、素子密度、性能及び信頼性の高い半導体装置、及びそのような半導体装置を歩留まりよく製造可能な方法を提供することができる。
【図面の簡単な説明】
【００２５】
【図１】本発明の実施形態１による半導体装置の製造方法の説明図。
【図２】本発明の実施形態１による半導体装置の製造方法の説明図。
【図３】本発明の実施形態１による導体装置の製造方法の説明図。
【図４】本発明の実施形態２による半導体装置の製造方法の説明図。
【図５】本発明の実施形態２による半導体装置の製造方法の説明図。
【図６】本発明に係る実施例１の半導体装置の製造方法の説明図。
【図７】本発明に係る実施例１の半導体装置の製造方法の説明図。
【図８】本発明に係る実施例１の半導体装置の製造方法の説明図。
【図９】本発明に係る実施例１の半導体装置の製造方法の説明図。
【図１０】本発明に係る実施例１の半導体装置の製造方法の説明図。
【図１１】本発明に係る実施例２の半導体装置の説明図。
【図１２】本発明に係る実施例３の半導体装置の説明図。
【発明を実施するための形態】
【００２６】
以下、本発明の好適な実施の形態について説明する。
【００２７】
本実施形態によれば、張り合わせ技術を用いて第１の半導体素子上に第２の半導体素子を設けた構造を提供できる。また、基板の張り合わせにおいて十分な接合強度が得られ、張り合わせ後においても十分なプロセス耐性が得られ、さらにデバイス性能を向上させることができる。
【００２８】
本実施形態の製造方法においては、第１の基板および第２の基板の少なくとも一方に、シリコン、酸素および炭素を含む絶縁膜（以下、適宜「接合層」という）を形成し、この絶縁膜を介して基板同士を張り合わせる。
【００２９】
この方法によれば、基板の張り合わせを２００℃を超えない温度下で実施できるため、基板の反りを生じることなく高強度に基板を張り合わせすることができる。炭素を含まないシリコン酸化膜に比べて、接合層として炭素を含む絶縁膜を用いることで表面における未結合手の形成が容易になり、接合強度を向上できる。
【００３０】
また、接合層として、シリコン、酸素および炭素を含む絶縁膜を用いることで、接合強度を向上させながらも、耐熱性を有し、素子の寄生容量を低減することができる。
【００３１】
接合層は、有機ポリシロキサンからなることが好ましく、不飽和炭化水素基を含む有機ポリシロキサンからなることがより好ましい。これにより、表面において未結合手の密度を増加させ、接合強度を高めることができ、加えて、不飽和炭化水素基を含む場合は、接合界面において重合反応が生じ、接合強度をさらに向上することができる。
【００３２】
接合層は、プラズマＣＶＤ法を用いて形成することが好ましい。例えば、８００℃から９００℃程度で熱酸化膜を形成する場合に比べて、プラズマＣＶＤ法では低温（通常３００〜４００℃程度）で成膜できるため、接合層表面に多くのシリコン未結合手を形成することができる。接合層の成膜温度は、４００℃以下が好ましく、３５０℃以下がより好ましい。プラズマＣＶＤ法による成膜時の原料ガスは、有機シロキサンが好ましく、不飽和炭化水素基を含む有機シロキサンがより好ましい。
【００３３】
接合層の厚みは、密着性、成膜性および接合後の絶縁性等が十分に確保できる範囲で薄いほど好ましく、例えば接合後の厚みが１００ｎｍを超えないことが好ましい。このような厚みであれば、第２の半導体素子に接続するビアの形成とその下層側にある配線に接続するビアの形成を同時に行うことが容易になる。
【００３４】
接合層は、第１の基板と第２の基板の両方に設けて、接合層同士が対向するように張り合わせることが好ましい。一方の基板に接合層を設けて、他方の基板に接合層を設けない場合であっても、接合層を設けていない他方の基板表面に、基板材料やその基板表面の活性化処理によって十分な未結合手がある場合は、十分な接合強度を得ることができる。
【００３５】
基板を張り合わせる前に、接合層表面の活性化処理を行うことが望ましい。この活性化処理としては、減圧下で、プラズマ照射、イオンビーム照射、原子ビーム照射により行うことができる。このような活性化処理を行うことで接合層表面の未結合手を増加させ、接合強度を向上することができる。この活性化処理時の減圧条件は、１０Ｐａ以下に設定でき、１０−３Ｐａ以下が好ましい。
【００３６】
基板の張り合わせは、荷重を加えない（基板の重さのみ）で行ってもよいが、より高い接合強度を得る点から荷重を印加して行うことが好ましい。その場合、４０ｋＮ以下の荷重を印加して圧着することが好ましい。４０ｋＮを超える荷重を加えても、加えた荷重に応じた効果は小さく、多層配線構造が変形するなどの問題が生じる虞がある。
【００３７】
基板の張り合わせは、減圧下で行うことが好ましく、１０−３Ｐａ以下の減圧下で行うことがより好ましい。減圧することにより、接合層内の吸水成分等の揮発性成分を脱ガス化でき、また接合層表面を清浄に保つことができる。
【００３８】
第１の基板および第２の基板の少なくとも一方が、半導体基板もしくは半導体層を含むことが好ましい。この半導体基板もしくは半導体層として、シリコン、ゲルマニウム又は化合物半導体からなる半導体基板もしくは半導体層が挙げられる。
【００３９】
また、第１の基板は半導体基板もしくは半導体層を含むことが好ましく、その場合、第２の基板としてその半導体基板もしくは半導体層と同種または異種の半導体基板もしくは半導体層を含む基板を用いることができる。第１の基板は、その半導体基板もしくは半導体層として、シリコン、ゲルマニウム、又は化合物半導体からなる半導体基板もしくは半導体層を含むことができ、第２の基板は、その半導体基板もしくは半導体層として、シリコン、ゲルマニウム、又は化合物半導体からなる半導体基板もしく半導体層を含むことができる。このような基板を用いることで、第１の半導体素子上に第２の半導体素子を形成できる。
【００４０】
第１の基板は、半導体素子を含むことができる。その場合、第２の基板として、単結晶半導体基板を用いることができる。これにより、第１の半導体素子上に設けられた第２の半導体素子のチャネル部を単結晶半導体で形成でき、特に第２の半導体素子がＭＯＳＦＥＴであるときは、その性能を向上することができる。
【００４１】
第１の基板は、第１の半導体素子上に設けられた多層配線層を含むことができる。この多層配線層は銅配線を含むことができる。このような多層配線層を設けることで、素子に接続する配線を高密度化することができる。
【００４２】
本実施形態による製造方法においては、前記第１の基板と第２の基板を張り合わせる工程の後、第２の基板の一部を半導体残部層（半導体薄膜）として前記絶縁膜（接合層）上に残して第２の基板を除去し、この半導体残部層を用いて第２の半導体素子を形成することができる。
【００４３】
例えば、第１の基板と第２の基板を張り合わせる工程の前に、第２の基板へ、例えば１．０×１０１６ａｔｍｓ／ｃｍ２以上のドーズ量で水素イオンを注入して水素イオン添加層を形成し、第１の基板と第２の基板を張り合わせる工程の後に熱処理を行って、前記水素イオン添加層を脆化させ、その脆化部分で剥離を生じさせ、その剥離部分から張り合わせ面側の部分を半導体残部層（半導体薄膜）として前記絶縁膜（接合層）上に残して第２の基板を離脱させ、前記半導体残部層を用いて第２の半導体素子を形成することができる。
【００４４】
この時、基板を高温で張り合わせると注入された水素イオンが気泡を発生させてしまうため、２５０℃を超えない温度下で張り合わせることが望ましい。より十分に気泡の発生を抑えるとともに、張り合わせ時の基板の反りを防止するため、２００℃以下の温度で張り合わせを行うことが好ましい。基板を張り合わせる工程の後の水素イオン添加層の脆化は、張り合わせた基板を好ましくは２５０〜４００℃で熱処理することにより実施できる。第２の基板に形成した脆化された水素イオン添加層を起点として剥離を生じさせて第２の基板を離脱させ、結果、第１の基板上の接合層上に第２の基板の一部（半導体残部層）が転写される。
【００４５】
転写された第２の基板の一部（半導体残部層）は、その表面をＣＭＰ（化学的機械的研磨）によって平坦化することができる。
【００４６】
水素イオン注入を行わない場合には、基板の張り合わせ後に第２の基板を裏面（張り合わせ面と反対の面）から研削を行って、第２の基板を薄膜化し、その結果、第１の基板上に絶縁膜（接合層）を介して半導体薄膜を残すことができる。
【００４７】
このようにして第１の基板上の絶縁膜（接合層）上に残した半導体層（半導体薄膜）は、半導体素子の形成に利用できる。
【００４８】
本発明の実施形態による半導体装置は、第１の半導体素子と、この第１の半導体素子上の第１の多層配線層と、この第１の多層配線層上に設けられた、シリコン、炭素および酸素を含む層間絶縁膜と、この層間絶縁膜上の第２の半導体素子を含む。
【００４９】
前記層間絶縁膜は、有機ポリシロキサンで形成されていることが好ましく、不飽和炭化水素基を有する有機ポリシロキサンで形成されていることがより好ましい。この層間絶縁膜は、成膜性および絶縁性等が十分に確保できる範囲で薄いほど好ましく、例えば１００ｎｍを超えない厚みにすることが好ましい。このような厚みであれば、第２の半導体素子に接続するビアの形成とその下層側にある配線に接続するビアの形成を同時に行うことが容易になる。
【００５０】
第１の半導体素子および第２の半導体素子としてはそれぞれ、シリコン素子、ゲルマニウム素子、化合物半導体素子のいずれかを設けることができる。
【００５１】
第１の半導体素子として、ＭＯＳＦＥＴを設けることができる。
【００５２】
第２の半導体素子としては、膜厚が１００ｎｍを超えない単結晶半導体層を用いて形成された素子を設けることができる。このような素子は、バルク基板に形成されたトランジスタに比べてｐｎ接合面積が小さいため寄生負荷容量を大きく削減できる。また、この素子を構成する単結晶半導体層下の層間絶縁膜として前述の接合層（いわゆる低誘電率膜）を用いることで、素子の寄生容量をさらに低減し、結果としてデバイス性能を向上することができる。さらに、第２の半導体素子に接続するビアの形成とその下層側にある配線に接続するビアの形成を同時に行うことが容易になる。
【００５３】
第２の半導体素子として、ＭＯＳＦＥＴや１Ｔ−ＤＲＡＭを設けることができる。
【００５４】
第２の半導体素子としてＭＯＳＦＥＴを設ける場合、第１の多層配線層は、このＭＯＳＦＥＴの直下に前記層間絶縁膜を介して配置された配線層を含むことができる。このような構造とすることで、そのＭＯＳＦＥＴの閾値がその直下の配線層に電位を印加することにより制御することができる。また、前記層間絶縁膜とそのＭＯＳＦＥＴの間に高誘電率膜を設けて１Ｔ−ＤＲＡＭを形成することができる。
【００５５】
本発明の実施形態による半導体装置は、第２の半導体素子上に第２の多層配線層を設けることができ、この第２の多層配線層は第２の半導体素子に接続する銅配線層を含むことができる。第１の多層配線層は第１の半導体素子に接続する銅配線層を含むことができる。このような銅配線を用いた構造とすることで、信頼性の高い高密度配線が形成でき、また、３５０℃程度における耐熱性を得ることができる。
【００５６】
本発明の実施形態によれば、第１の半導体素子を含む基板上に第２の半導体素子を密着性よく形成できるため、素子密度が高く信頼性の高いデバイスを形成できる。また、第２の半導体素子下の層間絶縁膜（接合層）による寄生容量が低減され、素子性能を向上することができる。ひいてはチップ面積あたりのデバイス機能と性能を向上させることができ、高速、低消費電力、多機能なＬＳＩの形成が可能となる。
【００５７】
本発明の実施形態において、第１の半導体素子を含む基板として、半導体単結晶基板やＳＯＩ（Silicon  on  Insulator）基板に素子を設けた基板、ＴＦＴ（Thin  film  transistor）基板、液晶製造用基板を用いることができる。
【００５８】
シリコン、酸素、炭素を含む絶縁膜としては、配線間を絶縁分離可能な絶縁膜（層間絶縁膜）を用いることができ、素子と配線との間の容量や素子に接続する多層配線間の容量を低減するため、シリコン酸化膜（比誘電率４．２）よりも比誘電率の低い材料からなることが望ましい。
【００５９】
接合層（層間絶縁膜）の成膜に用いるプラズマＣＶＤ法としては、例えば、気体状の原料を減圧下の反応室に連続的に供給し、プラズマエネルギーによって、原料分子を励起状態にし、気相反応あるいは基板表面反応などによって基板上に連続膜を形成する手法を用いることができる。
【００６０】
活性化処理のプラズマとしては、Ｈｅ、Ａｒなどの希ガス、Ｎ２などの不活性ガスを反応室に供給し、プラズマを着火させることで得られるプラズマを用いることができる。
【００６１】
活性化処理のイオンビームとしては、Ａｒなどをイオン化し、さらにイオンを電界で加速しながら基板表面に照射可能なものを用いることができる。
【００６２】
活性化処理の原子ビームとしては、Ａｒなどの原子ビームを用いることができる。
【００６３】
ＣＭＰ（Chemical  Mechanical  Polishing）法としては、多層配線形成プロセス中に生じるウェハ表面の凹凸を、研磨液をウェハ表面に流しながら回転させた研磨パッドに接触させて研磨することによって平坦化する方法を用いることができる。
【００６４】
配線の形成においては、配線を構成する金属元素が層間絶縁膜や下層へ拡散することを防止するために、配線の側面および底面を被覆するようにバリアメタル膜を設けることができる。このバリアメタル膜は、配線を構成する材料に対してバリア性を有する導電性材料を用いて形成することができる。配線がＣｕを主成分とする金属材料からなる場合には、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）、炭窒化タングステン（ＷＣＮ）のような高融点金属やその窒化物等、またはそれらの積層膜を使用することができる。
【００６５】
後述する絶縁性バリア膜は、Ｃｕ配線上に形成することができ、Ｃｕの酸化や絶縁膜中へのＣｕの拡散を防いだり、加工時にエッチングストップ層として利用したりすることができる。このような絶縁性バリア膜としては、例えば、炭化ケイ素膜（ＳｉＣ膜）、シリコン炭窒化膜（ＳｉＣＮ膜）、シリコン窒化膜（ＳｉＮ膜）などを用いることができる。
【００６６】
以下、図面を参照して本発明の好適な実施の形態をさらに説明する。
【００６７】
［実施形態１］
本実施形態においては、第１の半導体素子を含む第１の基板上に単結晶シリコン薄膜を形成し、このシリコン薄膜をチャネルとして使用した第２の半導体素子を形成する。これにより、後述の実施例に示すように、多層配線層内に第２の半導体素子（３Ｄトランジスタ）が設けられた構造を得ることができ、素子密度の向上と寄生容量および配線遅延の低減が可能になる。
【００６８】
近年、ゲートアレイとスタンダードセルの中間的な位置づけとしてＦＰＧＡ（field  programmable  gate  array）と呼ばれるデバイスが開発されている。これは、その完成後にユーザーが回路構成を変更することができる。本実施形態による３ＤトランジスタをＦＰＧＡに適用することで、フレキシビリティと低消費電力を同時に達成することが可能になる。
【００６９】
以下、図面を用いて具体的に説明する。
【００７０】
図１（ａ）に示すように、半導体素子が形成された（図示せず）半導体デバイス基板１０１上に、多層配線１０３を含む層間絶縁膜１０２（多層配線層）が設けられた第１の基板を用意する。最上面の配線が銅配線であり、露出する場合には、銅配線上を絶縁性バリア膜でカバーする（図示せず）。この時、絶縁性バリア膜はＳｉＮ、ＳｉＣＮ、ＳｉＣで形成できる。
【００７１】
続いて図１（ｂ）に示すように、接合層１０４として、ＳｉＯＣ膜を堆積する。ＳｉＯＣ膜の組成（原子数比）は、Ｓｉ：Ｏ：Ｃ＝１：１：０．５から、Ｓｉ：Ｏ：Ｃ＝１：１：３．５の間であることが好ましい。炭素（Ｃ）が少なすぎると、未結合手の密度が低くなり接合強度が低下する。さらに層間絶縁膜としての比誘電率も高くなり、寄生容量が大きくなる。炭素（Ｃ）が多すぎると、耐熱性と膜強度が低下し、ＵＬＳＩプロセス中の脱ガスやクラック発生の原因となり、層間絶縁膜としての使用が困難になる。ＳｉＯＣ膜には水素原子が含まれていてもよい。ＳｉＯＣ膜には、不飽和炭化水素基が含まれていることが好ましい。
【００７２】
接合層１０４の形成は、膜厚の制御性の観点と耐熱性の観点、および成膜後の膜安定性の観点から、プラズマＣＶＤ法で行うことが好ましい。
【００７３】
接合層１０４は、シリコン酸化膜よりも比誘電率が低く、比誘電率が２．４〜３程度の低誘電率絶縁膜に分類されるものが好ましい。例えば、Ｂｌａｃｋ  Ｄｉａｍｏｎｄ（商品名）、Ａｕｒｏｒａ（商品名）、Ｃｏｒａｌ（商品名）、ＭＳＱ（ｍｅｔｈｙｌｓｉｌｓｅｓｑｕｉｏｘａｎｅ）などを用いることができる。
【００７４】
接合層（ＳｉＯＣ膜）１０４としては、原料ガスとして有機シロキサンを用いてプラズマＣＶＤ法で形成されたプラズマ重合膜（有機ポリシロキサン膜）を用いることができる。このようなプラズマ重合膜は、接合層として密着性に優れているだけでなく、ＵＬＳＩの層間絶縁膜としても好適に用いることが可能である。
【００７５】
原料ガスの有機シロキサンとしては、例えば、下記化学式（１）で示される環状有機シロキサンを用いることができる。式中のＲ１、Ｒ２は、メチル基、エチル基、プロピル基、イソプロピル基、ビニル基、アリル基のいずれかであることが好ましい。特に、Ｒ１、Ｒ２のいずれかが、ビニル基、アリル基等の不飽和炭化水素基であることが好ましい。例えば、Ｒ１がビニル基であり、Ｒ２がイソプロピル基である環状有機シロキサンを好適に用いることができる。
【００７６】
【化１】
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有機シロキサンを原料ガスとして用いたプラズマＣＶＤ法によるＳｉＯＣ膜の形成は、例えば以下のように行うことができる。
【００７７】
有機シロキサン原料と不活性ガスを反応室に供給し、反応室の圧力が所定の圧力に安定化したところで、高周波（ＲＦ）電力を印可してプラズマを励起させ、成膜することができる。不活性ガスとしては、Ｈｅ、Ｎｅ、Ａｒ等を用いることができる。プラズマ励起中に、原料ガスと不活性ガスの流量を調整して原料ガスの分圧を変えることにより、密着性を制御することができる。プラズマ励起開始時と終了時に原料分圧を成膜途中より低くすることにより、炭素（Ｃ）と水素（Ｈ）が少なく密着性が高い下層領域と上層領域を形成でき、中間領域は密度が低くなり誘電率を低くすることができる。Ｏ２やＣＯ２などの酸化性ガスをプラズマ励起開始時と終了時に添加することにより、炭化水素成分の脱離が促進され密着性を高めることができる。
【００７８】
次に、図１（ｃ）に示すように、接合層（ＳｉＯＣ膜）１０４の表面の活性化処理を行う。例えば、プラズマ処理、イオンビーム処理、原子ビーム処理、オゾン処理によって表面の活性化を行うことができる。活性化処理により、膜表面の不純物有機成分を除去すると同時に、膜表面の元素の一部を脱離させ、未結合手を形成することができる。膜表面における未結合手密度が高いと、基板の張り合わせ時に未結合手同士が結合反応することで、高強度な接合が得られる。また、活性化処理の条件によっては、膜表面の凹凸を増加させることで接合面積が増大し、さらに結合強度を向上させることもできる。接合層の成分としてＳｉ、Ｏだけでなく、炭素（Ｃ）を含むことで、活性化処理時の未結合手密度が増加し、接合時の密着性を向上することができる。さらに、ＳｉＯＣ膜が不飽和炭化水素基を含むことで、さらに未結合手密度を増加させると同時に、重合反応によって密着強度を増加することができる。
【００７９】
一方、図２（ａ）に示すように、第２の半導体素子のチャネル部材として好適な、ドーパントが注入され活性化された半導体単結晶基板（第２の基板）１０５を用意し、この基板上にも同様に接合層１０６として、ＳｉＯＣ膜を堆積する。このとき、接合層１０６は接合層１０４と同一の材料で形成されていることが好ましい。
【００８０】
半導体単結晶基板としては、シリコン基板、ゲルマニウム基板、化合物半導体基板などを用いることができる。例えば、シリコン基板を用いる場合には第２の半導体素子としてＭＯＳＦＥＴを形成することができ、ＰＭＯＳを形成する場合にはＮタイプのリン等、ＮＭＯＳを形成する場合にはＰタイプのボロン等を、あらかじめ基板内部にドーピングすることができる。イオン注入によって表面近傍にドーピングをする場合には、イオン注入後、例えば９００℃以上の高温でドーパントを活性化しても良い。この段階では第２の基板はまだ張り合わせされていないため、このような高温で活性化することが可能である。
【００８１】
次に、図２（ｂ）に示すように、第２の基板に接合層側から１．０×１０１６ａｔｍ／ｃｍ２以上のドーズ量で水素イオンを注入し、高濃度水素イオン注入部１０７を形成する。このときの注入条件は、第１の基板側へ転写させたい半導体薄膜の膜厚と、水素気泡の発生のための加熱温度の双方を鑑みて決定することができる。
【００８２】
つづいて、図２（ｃ）に示すように、第２の基板上の接合層１０６の表面を、前述の活性化処理と同様に活性化処理する。
【００８３】
次に、図３（ａ）に示すように、第１の基板１０８と第２の基板１０９とを真空中、４０ｋＮ以下の荷重で圧着し、好ましくは２０ｋＮ以下の荷重で圧着する。このときの圧力は、圧着させる基板の種類や材料に応じて適宜調整して行うことができる。圧着時の温度が高すぎると、注入された水素イオンによる気泡が発生し、さらに基板の反りが発生してしまうため、２００℃以下の温度で行うことが望ましい。また、双方の基板の活性化処理後、大気暴露することなく圧着することが好ましい。
【００８４】
次に、図３（ｂ）に示すように、張り合わせた基板を２５０〜３５０℃で加熱し、水素気泡を発生させ、脆化された水素イオン注入部を基点として第２の基板を剥離し、第１の基板上に接合層を介して半導体薄膜１１０を残す（転写する）。
【００８５】
半導体薄膜１１０の膜厚は、水素イオンの注入条件によって任意に調節することができる。また、半導体薄膜１１０下の接合層の膜厚も、各基板に堆積する接合層の膜厚を適宜調節することで任意の膜厚を得ることができる。
【００８６】
次に、半導体薄膜１１０の表面をＣＭＰによって平坦化するとともに厚みを調節する。半導体薄膜１１０と下地基板（第１の基板）とはＳｉＯＣ膜を介して強固に接合されているため、膜剥がれが抑えられ、容易にＣＭＰにより平坦化を行うことができる。予めドライエッチングによって基板外周部（ウェハのベベル部）の半導体薄膜を除去してからＣＭＰを行うことで、基板外周部での剥がれを防ぐことができる。
【００８７】
以上のようにして形成された半導体薄膜１１０（シリコン薄膜）を第２の半導体素子としてのＭＯＳＦＥＴのチャネル部として利用することができる。
【００８８】
第２の半導体素子の形成温度は、下層側の半導体デバイス及び配線の劣化を防ぐため、３５０℃以下で行うことが望ましい。例えば、シリコントランジスタを形成する場合には、ゲート絶縁膜はプラズマ酸化法を用いて形成することができる。プラズマ酸化のガスには、Ｏ２やＮ２Ｏなどの酸化ガスに、Ｈｅ、Ａｒ、Ｘｅなどの希ガスを添加して用いることができる。プラズマ条件やガス種を適宜選択することで、３５０℃以下の低温においても、界面準位密度（Ｄｉｔ）の少ないゲート絶縁膜を形成できる。ソース・ドレインには、例えば、３５０℃以下で形成可能なＰｔシリサイドやＥｒシリサイドを適用することで、３５０℃以下の低温条件下でショットキーソース・ドレインを形成することができる。
【００８９】
ＳＯＩデバイスでは半導体チャネル下部には、ＢＯＸ膜として熱酸化膜（比誘電率３．９程度）が設けられているが、本実施形態では第２の半導体素子のチャネル部下部には、比誘電率が３以下と低いＳｉＯＣ膜（接合層）が設けられているため、トランジスタのドレイン−下地基板間の寄生容量を低減し、トランジスタ性能を向上することができる。
【００９０】
以上のようにして形成された第２の半導体素子は、あらかじめ第１の基板上に形成されていた第１の半導体素子と多層配線によって接続することができる。
【００９１】
［実施形態２］
本実施形態においては、第１の半導体素子を含む第１の基板上に化合物半導体薄膜を形成し、この化合物半導体薄膜を使用して第２の半導体素子を形成する。これにより、化合物半導体薄膜を使用して素子を形成した以外は実施形態１と同様に、多層配線層内に第２の半導体素子が設けられた構造を得ることができる。この第２の半導体素子をＲＦ素子として用いることで、ＣＭＯＳ上にＲＦ素子が設けられたＲＦデバイスを提供できる。この第２の半導体素子を、マイコンなどの半導体装置に適用することで、高パワー、高周波動作といった要求に答えつつ、チップサイズを縮小し、かつ低消費電力を達成することができる。
【００９２】
以下、ＣＭＯＳデバイス基板上にＲＦ素子を設けた例を図面を用いて説明する。
【００９３】
まず、ＣＭＯＳ構造を備えた半導体デバイス基板上に、多層配線を含む層間絶縁膜（多層配線層）が設けられた第１の基板を用意する。最上面に露出する銅配線を絶縁性バリア膜でカバーする。次いで、実施形態１と同様にして、接合層としてＳｉＯＣ膜を堆積し、活性化処理を行う。
【００９４】
一方、第２の基板として、素子部材として好適な、ドーパントを含有し活性化された化合物半導体を準備する。この化合物半導体には、ＩＩ−ＩＶ化合物半導体、ＩＩＩ−Ｖ化合物半導体、ＩＩＩ−Ｖ窒化物半導体を用いることができ、具体的には、ＧａＡｓ、ＩｎＰ、ＧａＮなどを主成分とする化合物半導体が挙げられる。
【００９５】
これらの化合物半導体単結晶基板自体を第２の基板として用いてもよいが、２００ｍｍウェハや３００ｍｍなどの大口径のウェハを用いる場合には、図４（ａ）に示すように、シリコン基板２００上にエピタキシャル成長された化合物半導体層２０１を用いることができる。この場合、イオン注入によってドーパントを含有させてもよいし、化合物半導体層の成長時にＩｎ−ｓｉｔｕでドーピングしてもよい。例えばＧａＮを用いた場合、ドーピングにはｎ型にはシリコン、ｐ型にはＭｇなどを用いることができる。この段階では第２の半導体基板はまだ張り合わせされていないため、７００℃以上の高温でドーパントを活性化することができる。化合物半導体層は積層体であってもよく、例えば、窒化物半導体の場合には、ＡｌＧａＮ層とＧａＮ層が積層された構造としてもよい。
【００９６】
その後、第１の基板と同様に、基板表面に接合層としてＳｉＯＣ膜２０２を堆積する。
【００９７】
次に、図４（ｂ）に示すように、第２の基板の窒化物半導体層に接合層側から５．０×１０１６ａｔｍ／ｃｍ２以上のドーズ量で水素イオンを注入し、高濃度水素イオン注入部２０３を形成する。このとき、高濃度水素イオン注入部は、化合物半導体層２０１内部に形成してもよいし、支持体であるシリコン基板の内部に形成してもよい。
【００９８】
次に、ＳｉＯＣ膜２０２の表面を、前述の活性化処理と同様に活性化処理する。
【００９９】
次に、図５（ａ）に示すように、第１の基板２０８と第２の基板２０９とを真空中、４０ｋＮ以下の荷重で圧着し、好ましくは２０ｋＮ以下の荷重で圧着する。圧着時の温度が高すぎると、注入された水素イオンによる気泡が発生し、さらに基板の反りが発生してしまうため、２００℃以下の温度で行うことが望ましい。また、双方の基板の活性化処理後、大気暴露することなく圧着することが好ましい。
【０１００】
次に、図５（ｂ）に示すように、張り合わせた基板を２５０〜３５０℃で加熱し、水素気泡を発生させ、脆化された水素イオン注入部を基点として第２の基板を剥離し、第１の基板上に接合層を介して化合物半導体薄膜２０４を残す（転写する）。
【０１０１】
化合物半導体薄膜２０４の膜厚は、水素イオンの注入条件によって任意に調節することができる。また、化合物半導体薄膜下の接合層の膜厚も、各基板に堆積する接合層の膜厚を適宜調節することで任意の膜厚を得ることができる。
【０１０２】
次に、化合物半導体薄膜２０４の表面をＣＭＰによって平坦化するとともに厚みを調節する。化合物半導体薄膜２０４と下地基板（第１の基板）とはＳｉＯＣ膜を介して強固に接合されているため、膜剥がれが抑えられ、容易にＣＭＰにより平坦化を行うことができる。
【０１０３】
以上のようにして形成された化合物半導体薄膜２０４を第２の半導体素子としてのＨＦＥＴ（hetero-junction  field  effect  transistor）やＭＯＤＦＥＴ（modulation  dopedfield  effect  transistor）等の部材として用いることができる。
【０１０４】
化合物半導体素子の形成温度は、下層側の半導体デバイス及び配線の劣化を防ぐため、３５０℃以下で行うことが望ましい。ゲート絶縁膜にはＡｌＮやＡｌ２Ｏ３などを用いることができる。エッチングプロセスには、ＢＣｌ３、ＣＣｌ４などの塩素系のガスが用いられ、例えばＧａＮに対しては５０〜８０ｎｍ／分程度のエッチング速度が得られる。ＧａＮと金属の接合に関しては、Ａｌの仕事関数がＧａＮにほぼ等しいため、ｎ型に対してはＡｌの接合だけでオーミック特性が得られる。ＭＥＳＦＥＴ（metal-semiconductor  field  effect  transistor）に用いられるショットキー接合としては、ＰｔやＰｄ、Ｐｔ／Ｔｉ／Ａｌなどを用いることができる。
【実施例】
【０１０５】
以下、本発明について実施例を挙げてさらに説明する。【０１０６】
（実施例１）
本実施例として、第１の基板上に第１の半導体素子としてシリコンＭＯＳＦＥＴを形成し、第２の半導体素子としてシリコンＰＭＯＳＦＥＴを形成する例について説明する。【０１０７】
まず、図６（ａ）に示す第１の基板を用意した。この第１の基板においては、シリコン基板１００上にＭＯＳＦＥＴ１１が形成されている。ＭＯＳＦＥＴは、ＴｉＮ膜１３１とタングステンプラグ１３２からなるコンタクトプラグ２１０によって多層配線層２２０中の銅配線に接続されている。コンタクトプラグ２１０はシリコン酸化膜１１１を貫通するように設けられている。銅配線は、配線材としてのＣｕ１３４、１３６と、Ｃｕの周囲を囲む５ｎｍ厚のバリアメタル１３３、１３５からなる。バリアメタルとしては、Ｔａ／ＴａＮ積層バリアメタルが用いられる。多層配線層の層間絶縁膜として、ＳｉＣＮ膜１２１〜１２３、ＳｉＯＣＨ膜１１２、１１３が交互に形成されている。最上層の銅配線の上面は３０ｎｍ厚のＳｉＣＮ膜１２３（比誘電率４．９）によってカバーされている。【０１０８】
上記の第１の基板上に、図６（ｂ）に示すように、接合層として、プラズマＣＶＤ法によって５０ｎｍ厚の不飽和炭化水素基を含むＳｉＯＣ膜１４１を堆積した。原料ガスとしては、前記の化学式（１）で表される環状有機シロキサン（Ｒ１がビニル基、Ｒ２がイソプロピル基）をガス化して用いた。【０１０９】
２００ｍｍウェハ用の反応室を備えたプラズマＣＶＤ装置を用い、原料ガス供給量は６０ｓｃｃｍ（standard  cm3/min）とし、不活性キャリアガスはＨｅを用い、その供給量は３００ｓｃｃｍとした。基板温度は３５０℃とし、電極間距離は１０ｍｍとし、シャワーヘッドへのＲＦ電力は、１３．５ＭＨｚにて９０Ｗとした。反応室の全圧は２．７Ｔｏｒｒ（３６０Ｐａ）とした。なお、前述の通り、プラズマ励起開始時と終了時にガス供給量を制御して原料分圧を変化させて、膜の上面側および下面側の密着性を高めることも可能である。【０１１０】
このようにして形成した、ＳｉＯＣ膜の内部には不飽和炭化水素基が含まれていることをラマンスペクトルによって確認した。また、膜の組成（原子数比）は、Ｓｉ：Ｏ：Ｃ＝１：１：３．３であり、水素も含まれていることを確認した。また、膜の比誘電率は室温で測定したところ、２．５であった。【０１１１】
一方、第２の基板は、図７（ａ）に示すように、リンがドープされたｎ型シリコン基板１００を用いた（抵抗率は１〜１０Ω・ｃｍ）。基板表面をＲＣＡプロセスでクリーニングした後、２％のフッ酸（ＨＦ溶液）によって自然酸化膜を除去した。【０１１２】
第１の基板と同様にして、第２の基板（シリコン基板１００）の表面に、プラズマＣＶＤ法によって５０ｎｍ厚の不飽和炭化水素基を含むＳｉＯＣ膜１４２を堆積した。【０１１３】
次に、第２の基板にＳｉＯＣ膜側から水素イオン注入を行い、水素イオン注入部２０６を形成した。この時、第２の半導体基板（シリコン基板）の主要面方位が（１００）である場合には、注入角度（基板平面に垂直方向に対する角度）は７度とし、１０ｋｅＶにて５×１０１６ａｔｍ／ｃｍ２を注入した。【０１１４】
次に、第１の基板３０１と第２の基板３０２の張り合わせ前に、それぞれの基板上のＳｉＯＣ膜の表面を１０−３Ｐａ以下の減圧下においてＡｒイオンビームを照射して活性化処理した。【０１１５】
次に、図８（ａ）に示すように、第１の基板３０１と第２の基板３０２を対向させ、続いて図８（ｂ）に示すようにＳｉＯＣ膜同士を接合させ、常温にて２０ｋＮ以下の荷重を印加して圧着した。【０１１６】
ここで、接合層として本実施例による不飽和炭化水素基を含むＳｉＯＣ膜を用いた場合と、プラズマＣＶＤ法で堆積したシリコン酸化膜を用いた場合の、接合界面の密着強度を測定した評価結果について説明する。【０１１７】
接合層を介して張り合わせした基板をダイサーを用いて１２ｍｍ□に切り出し、ダイシング後の接合サンプルをＩＲ観察し、ダイシングによる剥離はないことを確認した。その後、ダイシングした接合サンプルを引張試験用治具に接着剤（商品名：アラルダイト）を用いて接着固定し、接合強度の評価を行った。接合強度の平均値は、シリコン酸化膜で接合した場合には、１１．７ＭＰａであるのに対して、本実施例によるＳｉＯＣ膜で接合した場合には、１６．８ＭＰａと高い値が得られた。また、剥離面は、シリコン酸化膜を用いた場合には接合面であるのに対して、本実施例によるＳｉＯＣ膜を用いた場合には引張治具との接着面での剥離が確認された。このことから、本実施例によるＳｉＯＣ膜が基板間の接合材料として優れていることがわかる。【０１１８】
また、Ａｒイオンビームに代えてＡｒ原子ビームを照射して活性化処理を行い、荷重印加を行わない以外は同様にして接合を行ったところ、シリコン酸化膜で接合しようとした場合には、接合することができなかったのに対し、本実施例によるＳｉＯＣ膜で接合した場合には、平均で１１ＭＰａと高い接合強度が得られた。このことからも、本実施例によるＳｉＯＣ膜が基板間の接合材料として優れていることがわかる。【０１１９】
Ａｒ原子ビームを照射した活性化処理については、例えば非特許文献１を参考に所望の条件を調整することができる。【０１２０】
次に、図９（ａ）に示すように、窒素雰囲気中で３５０℃の熱処理を２４時間を行い、その後外部衝撃を付与することで、脆化された水素イオン注入部を起点として第２の基板側からシリコン単結晶薄膜３０３を剥離し、第１の基板上に接合層を介して転写させた。熱処理時間は、注入量と熱処理温度の双方を鑑みて適宜選択することが可能である。【０１２１】
次に、第１の基板上に転写したシリコン単結晶薄膜３０３の表面をＣＭＰ法を用いて平坦化した。【０１２２】
次に、シリコン単結晶薄膜３０３の表面をＲＣＡ洗浄した後、２％の希釈フッ酸を用いてシリコン表面の酸化膜を除去した。このとき、ウェハ外周部および側面はシリコン単結晶薄膜が転写されず、ＳｉＯＣ絶縁膜が露出した部分が生じる場合があるが、本実施例で用いたＳｉＯＣ膜は炭素（Ｃ）を含むため、希釈フッ酸への溶解を防ぐことが可能となる。接合材料としてシリコン酸化膜を用いた場合には、この時のフッ酸処理によって、ウェハ外周部におけるシリコン単結晶薄膜の下面側部分でサイドエッチが発生し、剥離の原因となり、後の工程でパーティクルを増加させてしまうことになる。【０１２３】
次に、プラズマ酸化プロセスによってゲート酸化膜をシリコン単結晶薄膜３０３上に堆積した。この時のプラズマ酸化は、酸素／Ａｒの混合ガスを用い、３５０℃以下で行った。【０１２４】
次に、フォトリソグラフィ技術と反応性ドライエッチング技術を用いて、シリコン単結晶薄膜３０３から所望の箇所を半導体チャネル部３０４へ加工した。反応性ドライエッチングには平行平板型のドライエッチング装置を用い、ＣＦ４／Ａｒ＝２５：５０ｓｃｃｍ、４ｍＴｏｒｒ（０．５３３Ｐａ）、ソース４００Ｗ、基板バイアス９０Ｗの条件を用いた。【０１２５】
次に、ゲート電極とサイドウォールを形成した。ゲート電極には、Ｔａ、Ｔｉ、ＴａＮ、ＴａＡｌＮ等のメタルゲート、あるいは３５０℃以下で堆積したポリゲルマニウム電極等を用いることができる。また、ソース・ドレイン部分にはＰｔを堆積し、３５０℃で熱処理後、余剰のＰｔを王酸によって除去した。【０１２６】
次に、図９（ｂ）に示すように、形成したシリコンＰＭＯＳＦＥＴ上を層間絶縁膜（ＳｉＣＯＨ膜）１１４で覆い、バリアメタル１３７とＣｕ１３８からなる銅配線を形成した。この配線形成工程を複数回繰り返すことで、第１の基板上のＭＯＳＦＥＴと接続する配線層、第２の半導体素子（シリコンＰＭＯＳＦＥＴ）と接続する配線層を含む多層配線層を形成し、結果、図１０に示すようなデバイスを完成させた。この時の銅配線プロセスは、ＡｒＦ露光やＫｒＦ露光とドライエッチング用いた、一般的な銅多層配線プロセスを用いた。多層配線層は、ＳｉＣＮ層間絶縁膜１２４〜１２８、ＳｉＯＣＨ層間絶縁膜１１５〜１１８、Ｔａ／ＴａＮバリア膜１５１〜１５４とＣｕ導電材１６１〜１６５からなる配線を含む。この多層配線層上には、シリコン酸化膜１１９からなる層間絶縁膜が形成され、この層間絶縁膜を貫通して下層側のＣｕ配線と接続するＴｉ／ＴｉＮ膜１７１、１７２とＡｌ−Ｃｕ導電材１７２からなる上層配線が形成され、この上層配線を覆うようにシリコン酸窒化膜１２０が設けられている。【０１２７】
このようにして作製した第２の半導体素子は、第１の半導体素子の特性を劣化させることなく形成できた。また、第２の半導体素子（シリコンＰＭＯＳＦＥＴ）のＩｏｎ／Ｉｏｆｆ比は１０９以上、ホール移動度は１５０ｃｍ２／Ｖｓと十分高い値が得られることを確認した。【０１２８】
（実施例２）
本実施例として、第１の基板上に第１の半導体素子としてシリコンＭＯＳＦＥＴを形成し、第２の半導体素子としてシリコンＭＯＳＦＥＴを形成し、下層側の銅配線を利用してそのシリコンＭＯＳＦＥＴの閾値を制御する例について図１１を用いて説明する。【０１２９】
図１１は、第２の半導体素子周辺の部分断面図である。本実施例は、第２の半導体素子であるＭＯＳＦＥＴ３０５の直下にＳｉＯＣ膜（接合層）を介して下層銅配線３０６が配置されている点を除き、実施例１と同様な構造を有する。下層銅配線３０６に電圧（バックバイアス）を印加することで、ＭＯＳＦＥＴの閾値を任意に制御することができる。【０１３０】
（実施例３）
本実施例として、第１の基板上に第１の半導体素子としてシリコンＭＯＳＦＥＴを形成し、第２の半導体素子としてシリコンＭＯＳＦＥＴを形成し、このＭＯＳＦＥＴ下の絶縁膜部をＢＯＸとして利用して電荷を蓄積し、ＤＲＡＭとして動作可能な例について説明する。キャパシタレス１Ｔ−ＤＲＡＭは、いわゆるＳＯＩ−ＭＯＳＦＥＴのフローティングボディ効果を利用した揮発性メモリであり、フローティングボディ部に蓄積している多数キャリア量の大小を閾値の変化としてセンスしている。例えばＮ型ＭＯＳＦＥＴを用いる場合には、ホールが蓄積している状態では、ボディ電圧が上がることで閾値が下がり、その結果大きなドレイン電流が流れる。一方、ホールが欠乏している状態ではボディ電圧が下がることで閾値が上がり、ドレイン電流は小さくなる。書き込み方法は、インパクトイオン化電流や、ＧＩＤＬ電流を流すことにより行うことができる。【０１３１】
図１２は、第２の半導体素子周辺の部分断面図である。本実施例は、第２の半導体素子であるＭＯＳＦＥＴ３０５の直下に高誘電率（High-k）膜３０７とＳｉＯＣ膜（接合層）を介して下層銅配線３０６が配置されている点を除き、実施例１と同様な構造を有する。高誘電率（High-k）膜３０７は、ＭＯＳＦＥＴ３０５とＳｉＯＣ膜との間に挿入することができる。第２の基板上に高誘電率膜３０７を堆積してから、ＳｉＯＣ膜（接合層）を堆積することで、ＭＯＳＦＥＴ３０５の下面に高誘電率膜を形成することができる。この高誘電率膜として、ＡＬＤ（atomic  layer  deposition）法で形成したＨｆＯ２膜を用いた。高誘電率膜としては、ＨｆＯ２膜の他に、ＨｆＳｉＯ２膜、ＨｆＯ２／Ｌａ２Ｏ３積層膜、ＨｆＯ２／ＳｉＯ２積層膜等を用いることができる。このような構成とすることで、１Ｔ−ＤＲＡＭのトランジスタとしてＭＯＳＦＥＴ３０５を利用することができる。【０１３２】
以上に説明した本発明は、第１の基板と第２の基板を接合する際に、低温条件下でかつ高強度の密着性が求められる接合方法と、この接合方法を利用して形成される素子に係る技術のいずれにも適用することが可能であり、その適用範囲は何ら限定されるものではない。【０１３３】
本発明は、上記の好適な実施形態および実施例を挙げて説明したが、これら実施形態および実施例は本発明の好適な例を説明するためのものであって、これらの実施形態および実施例に限定するものではない。【０１３４】
例えば、ＣＭＯＳ回路を有する半導体装置に関し、デバイス基板上に半導体薄膜を転写させる例について説明したが、本発明はそれに限定されるものではない。本発明は、例えば、デバイス基板同士の接合や、デバイスチップ同士の接合、ＤＲＡＭ（Dynamic  Random  Access  Memory）、ＳＲＡＭ（Static  Random  Access  Memory）、フラッシュメモリ、ＦＲＡＭ（Ferroelectric  Random  Access  Memory）、ＭＲＡＭ（Magnetic  Random  Access  Memory）、抵抗変化型メモリ、バイポーラトランジスタ等のようなメモリ回路を有する半導体製品の積層（接合）、マイクロプロセッサなどの論理回路を有する半導体製品の積層（接合）、あるいはそれらを同時に搭載した混載型の半導体デバイスの積層（接合）にも適用することができる。また、本発明は、半導体装置へ、電子回路装置、光回路装置、量子回路装置、マイクロマシン、ＭＥＭＳ（Micro  Electro  Mechanical  Systems）などを接合する場合にも適用することができる。【０１３５】
なお、本発明による基板の接合方法は、この接合方法を用いて製造された製品を調べることにより、その使用の有無を確認することができる。具体的には、まず、デバイスの断面をＴＥＭ観察することで、多層配線層内部、あるいは上部に半導体膜が形成されているかを確認する。半導体膜が形成されている場合には、半導体膜の下面に位置する絶縁膜の組成をＴＥＭに加えＥＤＸ、ＥＥＬＳなどにより元素分析を行う。Ｓｉ，Ｏ，Ｃを検出することで絶縁膜を特定することができる。あるいは、基板同士が接続されていると推測される箇所の断面を同じくＴＥＭ観察し、元素分析することで、接合界面の材料が本発明によるものかどうかを特定することができる。接合界面にはイオンビーム処理時にチャンバー内から、微量のＳＵＳ成分（Ｆｅ，Ｃｒなど）が付着し、接合界面に影響を及ぼす場合があるが、本発明によるＳｉＯＣ膜を用いた場合には、付着量に関係なく十分な接合が得られる。表面の活性化処理を行っている場合は、ＳｉＯＣ膜内部に比べると炭素量が減少しているため、ＴＥＭ像のコントラストで接合界面を同定することができ、本発明による接合手法を用いているかを確認することができる。【０１３６】
以上、実施形態および実施例を参照して本発明を説明したが、本発明は上記の実施形態および実施例に限定されるものではない。また、本発明の構成や詳細には、本発明の範囲内で当業者が理解し得る様々な変更あるいは置換をすることができる。【０１３７】
この出願は、２００９年２月２４日に出願された日本出願特願２００９−４０９６５を基礎とする優先権を主張し、その開示の全てをここに取り込む。
【符号の説明】
【０１３８】
１１  ＭＯＳＦＥＴ
１２  ＭＯＳＦＥＴ
１００  シリコン基板（半導体基板）
１０１  半導体デバイス基板
１０２  層間絶縁膜
１０３  多層配線
１０４  接合層
１０５  半導体単結晶基板
１０６  接合層
１０７  水素イオン注入部
１０８  第１の基板
１０９  第２の基板
１１０  半導体薄膜
１１１  シリコン酸化膜
１１２〜１１８  ＳｉＯＣＨ膜（層間絶縁膜）
１１９  シリコン酸化膜
１２０  シリコン酸窒化膜
１２１〜１２８  ＳｉＣＮ膜（層間絶縁膜）
１３１  ＴｉＮ膜
１３２  タングステンプラグ
１３３  バリアメタル
１３４  Ｃｕ配線
１３５  バリアメタル
１３６  Ｃｕ配線
１３７  バリアメタル
１３８  Ｃｕ配線
１４１  接合層
１４２  接合層
１５１〜１５４  Ｔａ／ＴａＮバリア膜
１６１〜１６４  Ｃｕ配線
１７１  Ｔｉ／ＴｉＮ膜
１７２  Ａｌ−Ｃｕ配線
１７３  Ｔｉ／ＴｉＮ膜
２００  シリコン基板
２０１  化合物半導体層
２０２  接合層
２０３  水素イオン注入部
２０４  化合物半導体薄膜
２０６  水素イオン注入部
２０８  第１の基板
２０９  第２の基板
２１０  コンタクトプラグ
２２０  多層配線層
３０１  第１の基板
３０２  第２の基板
３０３  シリコン多結晶薄膜
３０４  半導体チャネル部
３０５  ＭＯＳＦＥＴ
３０６  下層配線
３０７  Ｈｉｇｈ−ｋ膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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