(57)【特許請求の範囲】
【請求項１】
データ伝送システムであって、
所定のベース周波数のクロック信号を１単位時間遅延させる第１遅延素子により出力された基準となる位相の信号と、前記第１遅延素子に縦続接続された第２遅延素子により出力された前記基準となる信号に対して１単位時間遅れた信号とを前記第１遅延素子と前記第２遅延素子の２つの遅延素子を用いて生成し、前記第１遅延素子により遅延される前の信号であって前記基準となる信号に対して１単位時間進んだ信号を出力する手段と、
前記クロック信号の２値の何れかと入力信号の２値の何れかとの組み合わせに基づいて、前記基準となる位相の信号と、前記１単位時間遅れた信号と、前記１単位時間進んだ信号との何れかを選択することによって、前記基準となる信号の立ち上がり又は立ち下がりのエッジのうちの一方の位相に対して前記選択された信号が１単位時間進んだ信号か１単位時間遅れた信号かに対応して”０”または”１”の何れかのデータ値を示すデータ信号となるよう変化させて出力し、前記基準となる信号の立ち上がり又は立ち下がりのエッジのうちの他方の位相が前記基準となる信号に対応して一定となるデータ信号を出力させる手段と、
前記データ信号が伝送されたことにより入力した受信信号の立ち上がり又は立ち下がりのエッジのうち前記位相が前記基準となる信号に対応して一定となるエッジの間隔に基づいてデューティ比が５０％の参照信号を生成する手段と、
前記データ信号が伝送されたことにより入力した受信信号の立ち上がり又は立ち下がりのエッジのうち前記一方の位相のエッジの、前記参照信号に対する位相差を検出してデータを復元する手段と、
を有することを特徴とするデータ伝送システム。
【請求項２】
前記データ信号が示すデータ値が”０”及び”１”を示し、前記データ値が”０”の場合には前記データ信号の立ち上がり又は立ち下がりのエッジのうち前記一方の位相のエッジを前記基準となる信号に対する位相に対して進ませ、前記データ値が”１”の場合には前記データ信号の立ち上がり又は立ち下がりのエッジのうち前記一方の位相のエッジを前記基準となる信号に対する位相に対して遅らせることを特徴とする請求項１に記載のデータ伝送システム。
【請求項３】
前記データ信号が示すデータ値が”１”及び”０”を示し、前記データ値が”１”の場合には前記データ信号の立ち上がり又は立ち下がりのエッジのうち前記一方の位相のエッジを前記基準となる信号に対する位相に対して進ませ、前記データ値が”０”の場合には前記データ信号の立ち上がり又は立ち下がりのエッジのうち前記一方の位相のエッジを前記基準となる信号に対する位相に対して遅らせることを特徴とする請求項１に記載のデータ伝送システム。
【請求項４】
前記データ信号は、前記データ値に基づいて前記基準となる信号に対し位相が変化するエッジの後に、前記位相が一定となるエッジが続くことを特徴とする請求項１から３の何れかに記載のデータ伝送システム。
【請求項５】
前記データ信号は、前記位相が一定となるエッジの後に、前記データ値に基づいて前記基準となる信号に対し位相が変化するエッジが続くことを特徴とする請求項１から３の何れかに記載のデータ伝送システム。
【請求項６】
データ伝送方法であって、
所定のベース周波数のクロック信号を１単位時間遅延させる第１遅延素子により出力された基準となる位相の信号と、前記第１遅延素子に縦続接続された第２遅延素子により出力された前記基準となる信号に対して１単位時間遅れた信号とを前記第１遅延素子と前記第２遅延素子の２つの遅延素子を用いて生成し、前記第１遅延素子により遅延される前の信号であって前記基準となる信号に対して１単位時間進んだ信号を出力するステップと、
前記クロック信号の２値の何れかと入力信号の２値の何れかとの組み合わせに基づいて、前記基準となる位相の信号と、前記１単位時間遅れた信号と、前記１単位時間進んだ信号との何れかを選択することによって、前記基準となる信号の立ち上がり又は立ち下がりのエッジのうち一方の位相に対して前記選択された信号が１単位時間進んだ信号か１単位時間遅れた信号かに対応して”０”または”１”の何れかのデータ値を示すデータ信号となるよう変化させて出力し、前記基準となる信号の立ち上がり又は立ち下がりのエッジのうちの他方の位相が前記基準となる信号に対応して一定となるデータ信号を出力させるステップと、
前記データ信号が伝送されたことにより入力した受信信号の立ち上がり又は立ち下がりのエッジのうち前記位相が前記基準となる信号に対応して一定となるエッジの間隔に基づいてデューティ比が５０％の参照信号を生成するステップと、
前記データ信号が伝送されたことにより入力した受信信号の立ち上がり又は立ち下がりのエッジのうち前記一方の位相のエッジの、前記参照信号に対する位相差を検出してデータを復元するステップと
を有することを特徴とするデータ伝送方法。
【請求項７】
データ送信装置であって、
所定のベース周波数のクロック信号を１単位時間遅延させる第１遅延素子により出力された基準となる位相の信号と、前記第１遅延素子に縦続接続された第２遅延素子により出力された前記基準となる信号に対して１単位時間遅れた信号とを前記第１遅延素子と前記第２遅延素子の２つの遅延素子を用いて生成し、前記第１遅延素子により遅延される前の信号であって前記基準となる信号に対して１単位時間進んだ信号を出力する遅延回路と、
前記クロック信号の２値の何れかと入力信号の２値の何れかとの組み合わせに基づいて、前記基準となる位相の信号と、前記１単位時間遅れた信号と、前記１単位時間進んだ信号との何れかを選択することによって、前記基準となる信号の立ち上がり又は立ち下がりのエッジのうちの一方の位相に対して前記選択された信号が１単位時間進んだ信号か１単位時間遅れた信号かに対応して”０”または”１”の何れかのデータ値を示すデータ信号となるよう変化させて出力し、前記基準となる信号の立ち上がり又は立ち下がりのエッジのうちの他方の位相が前記基準となる信号に対応して一定となるデータ信号を出力させる選択器と
を有することを特徴とするデータ送信装置。
【請求項８】
所定のベース周波数のクロック信号を１単位時間遅延させる第１遅延素子により出力された基準となる位相の信号と、前記第１遅延素子に縦続接続された第２遅延素子により出力された前記基準となる信号に対して１単位時間遅れた信号とを前記第１遅延素子と前記第２遅延素子の２つの遅延素子を用いて生成し、前記第１遅延素子により遅延される前の信号であって前記基準となる信号に対して１単位時間進んだ信号を出力し、前記クロック信号の２値の何れかと入力信号の２値の何れかとの組み合わせに基づいて、前記基準となる位相の信号と、前記１単位時間遅れた信号と、前記１単位時間進んだ信号との何れかを選択することによって、前記基準となる信号の立ち上がり又は立ち下がりのエッジのうち一方の位相に対して前記選択された信号が１単位時間進んだ信号か１単位時間遅れた信号かに対応して”０”または”１”の何れかのデータ値を示すデータ信号となるよう変化させて出力し、前記基準となる信号の立ち上がり又は立ち下がりのエッジのうちの他方の位相が前記基準となる信号に対応して一定となるデータ信号を受信するデータ受信装置であって、
前記データ信号が伝送されたことにより入力した受信信号の立ち上がり又は立ち下がりのエッジのうち前記位相が前記基準となる信号に対応して一定となるエッジの間隔に基づいてデューティ比が５０％の参照信号を生成するＰＬＬ回路と、
前記データ信号が伝送されたことにより入力した受信信号の立ち上がり又は立ち下がりのエッジのうち前記一方の位相のエッジの、前記参照信号に対する位相差を検出してデータを復元するデータ復元回路と、
を有することを特徴とするデータ受信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ伝送システム及び方法、データ送信装置及び受信装置に関するもので、特に、情報処理装置間における伝送路の帯域を有効に活用して高速伝送を行うものに関する。
【背景技術】
【０００２】
特許文献１には、信号の位相に情報を持たせ、ノイズ・マージンを拡大し、高周波伝送を可能にする技術が提案されている。この特許文献１に示されている高周波伝送技術について、以下に説明する。
【０００３】
図１７は、特許文献１に第１の実施の形態として示されているデータ伝送システムのブロック図である。図１７において、データ送信装置１は、遅延回路１１及び遅延回路１２と、マルチプレクサ１３及びマルチプレクサ１４とを有している。
【０００４】
遅延回路１１は、外部からのベース周波数を有する信号ＣＬＫを１単位時間遅延して出力するように構成されている。遅延回路１２は遅延回路１１の２倍の遅延時間を有するものであり、信号ＣＬＫを２単位時間遅延して出力するように構成されている。
【０００５】
マルチプレクサ１３は、常に遅延回路１１の出力を選択して基準信号ＲＥＦとして出力する。マルチプレクサ１３は、マルチプレクサ１４の処理にかかる時間を吸収し、マルチプレクサ１４の出力と同期を取るために用いられる。
【０００６】
マルチプレクサ１４は、データＤＩＮによって、信号ＣＬＫ又は遅延回路１２からの信号のいずれかを選択し、ＤＡＴＡとして出力する。
【０００７】
図１８に示されるように、マルチプレクサ１４は、信号ＣＬＫと、遅延回路１２からの信号とを入力とする。そして、図１９に示されるように、データＤＩＮが”０”のときは信号ＣＬＫを選択してデータＤＡＴＡとして出力し、データＤＩＮが”１”のときは遅延回路１２からの信号を選択して伝送データＤＡＴＡとして出力する。マルチプレクサ１４から出力される伝送データＤＡＴＡの位相は、データＤＩＮ＝”０”の場合には、マルチプレクサ１３から出力される基準信号ＲＥＦの位相に対して１単位時間だけ進んでおり、データＤＩＮ＝”１”の場合には、基準信号ＲＥＦの位相に対して１単位時間遅れて出力される。以上の構成により、データ送信装置１からは、基準信号ＲＥＦと伝送データＤＡＴＡとが出力される。
【０００８】
図１７において、基準信号ＲＥＦと伝送データＤＡＴＡとが入力されるデータ受信装置２は、位相比較器２１とＲＳラッチ２２とを有する。
【０００９】
位相比較器２１は、基準信号ＲＥＦと伝送データＤＡＴＡとを入力とし、基準信号ＲＥＦと伝送データＤＡＴＡとの位相差を検出するように構成されている。そして、伝送データＤＡＴＡの位相が基準信号ＲＥＦの位相に対して位相が進んでいる場合には、位相進み検出信号Ｒが位相差分のパルス幅を有して出力される。一方、伝送データＤＡＴＡの位相が基準信号ＲＥＦの位相に対して位相が遅れている場合には、位相遅れ検出信号Ｓが位相差分のパルス幅を有して出力される。
【００１０】
すなわち、伝送データＤＡＴＡの位相が基準信号ＲＥＦの位相に対して１単位時間進んでいる場合、位相進み検出信号Ｒが１単位時間分のパルス幅を有して出力される。一方、伝送データＤＡＴＡの位相が基準信号ＲＥＦの位相に対して１単位時間遅れている場合、位相進み検出信号Ｓが１単位時間分のパルス幅を有して出力される。
【００１１】
ＲＳラッチ２２は、位相進み検出信号Ｓと位相進み検出信号Ｒとを入力とする。そして、リセット入力に位相進み検出信号Ｒが印可されると、データ復元信号ＤＯＵＴ＝”０”となり、リセット入力に位相進み検出信号Ｓが印可されると、ＤＯＵＴ＝”１”となり、データ復元信号ＤＯＵＴを得るように構成されている。
【００１２】
このように、特許文献１で第１の実施の形態として示されているデータ伝送システムでは、信号の位相に情報を持たせることでノイズ・マージンを拡大し、高周波伝送を可能としている。しかしながら、特許文献１の第１の実施の形態では、伝送データの位相進み又は遅れの基準となる基準信号ＲＥＦを伝送するための専用の伝送路が必要になる。
【００１３】
そこで、特許文献１の第３の実施の形態として、伝送データの位相進み又は遅れの基準となる基準信号ＲＥＦを受信側で再現することにより、基準信号ＲＥＦを伝送するための専用伝送路を減らすことができるようにしたものが記載されている。
【００１４】
すなわち、特許文献１の第３の実施の形態では、図２０に示されるように、データ受信装置２にＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路２０を設け、このＰＬＬ回路２０により、伝送データＤＡＴＡより基準信号ＲＥＦを生成するようにしている。ＰＬＬ回路２０で生成された基準信号ＲＥＦは、特許文献１の第１の実施の形態と同様に、位相比較器２１の端子の一つに入力され、伝送データＤＡＴＡの位相比較の基準に用いられる。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特許第３７１９４１３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１６】
しかしながら、特許文献１の第３の実施の形態では、信号の位相に情報を持たせている。このため、データのＤＣ（直流）成分が大きく、符号が”０”及び”１”が連続する時間が長く続くと、ＰＬＬ回路２０が一方の符号に対応する位相に引き込まれてしまい、データが復元できなくなる。したがって、特許文献１の第３の実施の形態として記載されたものでは、符号が”０”及び”１”が連続する時間がＰＬＬ回路２０の応答時間に対して十分短くなるように、マルチプレクサ１４のデータＤＩＮに印加されるデータの符号化方法の条件として、ＤＣ成分がなく、かつ”０”及び”１”が連続する時間がＰＬＬ回路２０の応答時間に対して十分短いようにするという制約がある。
【００１７】
このような制約条件を満足するように、データを”０”及び”１”が連続しないような符号（例えば８Ｂ１０Ｂ）を使って符号化して伝送すると、伝送データのビット数が増加し、レイテンシーの劣化となる。
【００１８】
本発明は、上述の課題を鑑み、基準信号を伝送するための専用伝送路が不要で、然も、データの符号化の条件の制約を受けずに、高周波伝送を可能にしたデータ伝送システム及び方法、データ送信装置及び受信装置を提供することを目的とする。
【課題を解決するための手段】
【００１９】
上述の課題を解決するために、本発明は、データ伝送システムであって、所定のベース周波数のクロック信号を１単位時間遅延させる第１遅延素子により出力された基準となる位相の信号と、前記第１遅延素子に縦続接続された第２遅延素子により出力された基準となる信号に対して１単位時間遅れた信号とを前記第１遅延素子と前記第２遅延素子の２つの遅延素子を用いて生成し、前記第１遅延素子により遅延される前の信号であって基準となる信号に対して１単位時間進んだ信号を出力する手段と、前記クロック信号の２値の何れかと入力信号の２値の何れかとの組み合わせに基づいて、前記基準となる位相の信号と、前記１単位時間遅れた信号と、前記１単位時間進んだ信号との何れかを選択することによって、前記基準となる信号の立ち上がり又は立ち下がりのエッジのうちの一方の位相に対して前記選択された信号が１単位時間進んだ信号か１単位時間遅れた信号かに対応して”０”または”１”の何れかのデータ値を示すデータ信号となるよう変化させて出力し、前記基準となる信号の立ち上がり又は立ち下がりのエッジのうちの他方の位相が前記基準となる信号に対応して一定となるデータ信号を出力させる手段と、前記データ信号が伝送されたことにより入力した受信信号の立ち上がり又は立ち下がりのエッジのうち位相が前記基準となる信号に対応して一定となるエッジの間隔に基づいてデューティ比が５０％の参照信号を生成する手段と、前記データ信号が伝送されたことにより入力した受信信号の立ち上がり又は立ち下がりのエッジのうち前記一方の位相のエッジの、前記参照信号に対する位相差を検出してデータを復元する手段と、を有することを特徴とする。
【００２０】
本発明は、データ伝送方法であって、所定のベース周波数のクロック信号を１単位時間遅延させる第１遅延素子により出力された基準となる位相の信号と、前記第１遅延素子に縦続接続された第２遅延素子により出力された前記基準となる信号に対して１単位時間遅れた信号とを前記第１遅延素子と前記第２遅延素子の２つの遅延素子を用いて生成し、前記第１遅延素子により遅延される前の信号であって前記基準となる信号に対して１単位時間進んだ信号を出力するステップと、前記クロック信号の２値の何れかと入力信号の２値の何れかとの組み合わせに基づいて、前記基準となる位相の信号と、前記１単位時間遅れた信号と、前記１単位時間進んだ信号との何れかを選択することによって、前記基準となる信号の立ち上がり又は立ち下がりのエッジのうち一方の位相に対して前記選択された信号が１単位時間進んだ信号か１単位時間遅れた信号かに対応して”０”または”１”の何れかのデータ値を示すデータ信号となるよう変化させて出力し、前記基準となる信号の立ち上がり又は立ち下がりのエッジのうちの他方の位相が前記基準となる信号に対応して一定となるデータ信号を出力させるステップと、前記データ信号が伝送されたことにより入力した受信信号の立ち上がり又は立ち下がりのエッジのうち前記位相が前記基準となる信号に対応して一定となるエッジの間隔に基づいてデューティ比が５０％の参照信号を生成するステップと、前記データ信号が伝送されたことにより入力した受信信号の立ち上がり又は立ち下がりのエッジのうち一方の位相のエッジの、前記参照信号に対する位相差を検出してデータを復元するステップとを有することを特徴とする。
【００２１】
本発明は、データ送信装置であって、所定のベース周波数のクロック信号を１単位時間遅延させる第１遅延素子により出力された基準となる位相の信号と、前記第１遅延素子に縦続接続された第２遅延素子により出力された前記基準となる信号に対して１単位時間遅れた信号とを前記第１遅延素子と前記第２遅延素子の２つの遅延素子を用いて生成し、前記第１遅延素子により遅延される前の信号であって前記基準となる信号に対して１単位時間進んだ信号を出力する遅延回路と、前記クロック信号の２値の何れかと入力信号の２値の何れかとの組み合わせに基づいて、前記基準となる位相の信号と、前記１単位時間遅れた信号と、前記１単位時間進んだ信号との何れかを選択することによって、前記基準となる信号の立ち上がり又は立ち下がりのエッジのうちの一方の位相に対して前記選択された信号が１単位時間進んだ信号か１単位時間遅れた信号かに対応して”０”または”１”の何れかのデータ値を示すデータ信号となるよう変化させて出力し、前記基準となる信号の立ち上がり又は立ち下がりのエッジのうちの他方の位相が前記基準となる信号に対応して一定となるデータ信号を出力させる選択器とを有することを特徴とする。
【００２２】
本発明は、所定のベース周波数のクロック信号を１単位時間遅延させる第１遅延素子により出力された基準となる位相の信号と、前記第１遅延素子に縦続接続された第２遅延素子により出力された前記基準となる信号に対して１単位時間遅れた信号とを前記第１遅延素子と前記第２遅延素子の２つの遅延素子を用いて生成し、前記第１遅延素子により遅延される前の信号であって前記基準となる信号に対して１単位時間進んだ信号を出力し、前記クロック信号の２値の何れかと入力信号の２値の何れかとの組み合わせに基づいて、前記基準となる位相の信号と、前記１単位時間遅れた信号と、前記１単位時間進んだ信号との何れかを選択することによって、前記基準となる信号の立ち上がり又は立ち下がりのエッジのうち一方の位相に対して前記選択された信号が１単位時間進んだ信号か１単位時間遅れた信号かに対応して”０”または”１”の何れかのデータ値を示すデータ信号となるよう変化させて出力し、前記基準となる信号の立ち上がり又は立ち下がりのエッジのうちの他方の位相が前記基準となる信号に対応して一定となるデータ信号を受信するデータ受信装置であって、前記データ信号が伝送されたことにより入力した受信信号の立ち上がり又は立ち下がりのエッジのうち前記位相が前記基準となる信号に対応して一定となるエッジの間隔に基づいてデューティ比が５０％の参照信号を生成するＰＬＬ回路と、前記データ信号が伝送されたことにより入力した受信信号の立ち上がり又は立ち下がりのエッジのうち前記一方の位相のエッジの、前記参照信号に対する位相差を検出してデータを復元するデータ復元回路とを有することを特徴とする。
【発明の効果】
【００２３】
本発明によれば、入力データに応じて、その立ち上がり（又は立ち下がり）エッジの位相がデータに応じて変化し、その立ち下がり（又は立ち上がり）エッジの位相が一定となる信号をデータ送信装置から出力させるようにしている。そして、データ受信装置のＰＬＬ回路では、受信信号の立ち下がり（又は立ち上がり）に同期して、基準信号を生成している。データ送信装置からの信号の立ち下がり（又は立ち上がり）エッジの位相はデータ符号によらず一定であるため、ＰＬＬ回路では、どのような符号が連続しても、常に安定した基準信号を生成でき、データに印加されるデータの符号化方法の条件の制約を受けることがなくなる。
【図面の簡単な説明】
【００２４】
【図１】本発明の第１の実施の形態のデータ伝送システムを示すブロック図である。
【図２】本発明の第１の実施の形態のデータ伝送システムにおけるセレクタの真理表の説明図である。
【図３】本発明の第１の実施の形態のデータ伝送システムにおけるセレクタの構成の説明図である。
【図４】本発明の第１の実施の形態のデータ伝送システムの動作説明に用いるタイミングチャートである。
【図５】本発明の第２の実施の形態のデータ伝送システムを示すブロック図である。
【図６】本発明の第２の実施の形態のデータ伝送システムの動作説明に用いるタイミングチャートである。
【図７】本発明の第２の実施の形態のデータ伝送システムにおけるセレクタの真理表の説明図である。
【図８】本発明の第２の実施の形態のデータ伝送システムにおけるセレクタの構成の説明図である。
【図９】本発明の第３の実施の形態のデータ伝送システムを示すブロック図である。
【図１０】本発明の第３の実施の形態のデータ伝送システムの動作説明に用いるタイミングチャートである。
【図１１】本発明の第３の実施の形態のデータ伝送システムにおけるセレクタの真理表の説明図である。
【図１２】本発明の第３の実施の形態のデータ伝送システムにおけるセレクタの構成の説明図である。
【図１３】本発明の第４の実施の形態のデータ伝送システムを示すブロック図である。
【図１４】本発明の第４の実施の形態のデータ伝送システムの動作説明に用いるタイミングチャートである。
【図１５】本発明の第４の実施の形態のデータ伝送システムにおけるセレクタの真理表の説明図である。
【図１６】本発明の第４の実施の形態のデータ伝送システムにおけるセレクタの構成の説明図である。
【図１７】先に提案されているデータ伝送システムの一例を示すブロック図である。
【図１８】先に提案されているデータ伝送システムにおけるマルチプレクサの構成の説明図である。
【図１９】先に提案されているデータ伝送システムの説明に用いるタイミングチャートである。
【図２０】先に提案されているデータ伝送システムの他の例を示すブロック図である。
【発明を実施するための形態】
【００２５】
以下、本発明の実施の形態について図面を参照しながら説明する。
＜第１の実施形態＞
図１は本発明の第１の実施の形態におけるデータ伝送システムのブロック図である。図１において、データ送信装置１０１は、バッファ回路１１１と、遅延回路１１２及び遅延回路１１３と、セレクタ１１４と、Ｄフリップフロップ１１５とを有している。
【００２６】
バッファ回路１１１は、タイミング調整用のバッファである。遅延回路１１２及び１１３は、ベース周波数を有する信号ＣＬＫを１単位時間遅延して出力する。
【００２７】
バッファ回路１１１からの信号Ｌｅａｄはセレクタ１１４の入力Ｄ２に供給される。遅延回路１１２からの信号ＲＥＦ０はセレクタ１１４の入力Ｄ１に供給される。遅延回路１１３からの信号Ｌａｇはセレクタ１１４の入力Ｄ０に供給される。
【００２８】
Ｄフリップフロップ１１５は、ベース周波数を有する信号ＣＬＫの立ち上がりで、入力データＤＩＮを取り込む。このＤフリップフロップ１１５の出力は、選択信号Ｓ０として、セレクタ１１４に供給される。また、ベース周波数を有する信号ＣＬＫが、選択信号Ｓ１として、セレクタ１１４に供給される。
【００２９】
セレクタ１１４は、バッファ回路１１１からの信号Ｌｅａｄと、遅延回路１１２からの信号ＲＥＦ０と、遅延回路１１３からの信号Ｌａｇとを選択して出力する。
【００３０】
図２は、セレクタ１１４の真理表である。図２に示すように、選択信号Ｓ１が”１”で、選択信号Ｓ０が”１”のときには、入力Ｄ０（信号Ｌａｇ）が選択される。選択信号Ｓ１が”０”なら、選択信号Ｓ０にかかわらず、入力Ｄ１（信号ＲＥＦ０）が選択される。選択信号Ｓ１が”１”で、選択信号Ｓ０が”０”のときには、入力Ｄ２（信号Ｌｅａｄ）が選択される。
【００３１】
図３はセレクタ１１４の具体例を示している。図３に示すように、セレクタ１１４は、ＮＡＮＤゲート１５１〜１５３及びインバータ１５５及び１５６とからなるセレクタと、ＮＡＮＤゲート１６１〜１６３と及びインバータ１５７及び１５８とからなるセレクタとを従属に接続して構成できる。
【００３２】
本発明の第１の実施形態の動作について図４を用いて説明する。データ送信装置１０１には、図４（Ａ）に示すように、入力データＤＩＮが入力される。また、データ送信装置１０１には、図４（Ｂ）に示すように、ベース周波数を有する信号ＣＬＫが入力される。Ｄフリップフロップ１１５で、図４（Ｃ）に示すように、入力データＤＩＮが信号ＣＬＫの立ち上がりで取り込まれる。このＤフリップフロップ１１５の出力（図４（Ｃ））は、選択信号Ｓ０として、セレクタ１１４に供給される。また、ベース周波数を有する信号ＣＬＫ（図４（Ｂ））が選択信号Ｓ１としてセレクタ１１４に供給される。
【００３３】
図１に示すように、バッファ回路１１１と遅延回路１１２と遅延回路１１３とは従属接続されており、この従属接続には、ベース周波数を有する信号ＣＬＫが供給される。バッファ回路１１１はタイミング調整用のバッファであり、信号ＣＬＫをｔａ遅延させて出力し、遅延回路１１２及び１１３は信号ＣＬＫを１単位時間遅延ｔｂして出力する。
【００３４】
ベース周波数を有する信号ＣＬＫが図４（Ｂ）に示すようなタイミングで入力されると、バッファ回路１１１からの信号Ｌｅａｄは図４（Ｄ）に示すようなタイミングになり、遅延回路１１２からの信号ＲＥＦ０は図４（Ｅ）に示すようなタイミングとなり、遅延回路１１３からの信号Ｌａｇは図４（Ｆ）に示すようなタイミングになる。図４（Ｄ）〜図４（Ｆ）に示すように、遅延回路１１２からの信号ＲＥＦ０を基準とすると、バッファ回路１１１からの信号Ｌｅａｄは信号ＲＥＦ０に対して単位時間ｔｂ進んだタイミングになり、遅延回路１１３からの信号Ｌａｇは信号ＲＥＦ０に対して単位時間ｔｂ遅れたタイミングになる。
【００３５】
セレクタ１１４は、バッファ回路１１１からの信号Ｌｅａｄと、遅延回路１１２からの信号ＲＥＦ０と、遅延回路１１３からの信号Ｌａｇとを選択して、その立ち上がりエッジの位相がデータＤＩＮのデータ値に対応して変化し、その立ち下がりエッジの位相が一定となるようなデータ出力信号ＯＵＴを出力させる。このデータ出力信号ＯＵＴがデータ受信装置２に送信される。
【００３６】
つまり、入力データＤＩＮが”０”のときには、図４（Ｃ）に示すように、信号ＣＬＫの立ち上がりで選択信号Ｓ０が”０”になる。図２の真理値表から、選択信号Ｓ０が”０”のときには、選択信号Ｓ１（図４（Ｂ））が”１”なら、入力Ｄ２（信号Ｌｅａｄ））が選択される。よって、入力データＤＩＮが”０”のときには、信号ＣＬＫの立ち上がりから、信号ＣＬＫが”１”の間、入力Ｄ２が選択され、バッファ回路１１１の出力Ｌｅａｄ（図４（Ｄ））がセレクタ１１４から出力される。入力データＤＩＮが”０”で、信号ＣＬＫが”０”（Ｓ１＝０）になると、図２の真理表から、入力Ｄ１が選択され、遅延回路１１２の出力ＲＥＦ０（図４（Ｅ））がセレクタ１１４から出力される。よって、入力データＤＩＮが”０”のときには、図４（Ｇ）に示すように、バッファ回路１１１の出力Ｌｅａｄ（図４（Ｄ））の立ち上がりから、遅延回路１１２の出力ＲＥＦ０（図４（Ｅ））の立ち下がりまでの間、”１”のレベルとなるような信号が出力される。
【００３７】
入力データＤＩＮが”１”のときには、図４（Ｃ）に示すように、信号ＣＬＫの立ち上がりで選択信号Ｓ０が”１”になる。図２の真理値表から、選択信号Ｓ０が”１”のときには、選択信号Ｓ１（図４（Ｂ））が”１”なら、入力Ｄ０（信号Ｌａｇ）が選択される。よって、入力データＤＩＮが”１”のときには、信号ＣＬＫの立ち上がりから、信号ＣＬＫが”１”（Ｓ１＝１）の間、入力Ｄ０が選択され、遅延回路１１３の出力Ｌａｇがセレクタ１１４から出力される。入力データＤＩＮが”１”で、信号ＣＬＫが”０”（Ｓ１＝０）になると、図２の真理表から、入力Ｄ１が選択され、遅延回路１１２の出力ＲＥＦ０（図４（Ｅ））がセレクタ１１４から出力される。よって、入力データＤＩＮが”１”のときには、図４（Ｇ）に示すように、遅延回路１１３の出力Ｌａｇ（図４（Ｆ））の立ち上がりから、遅延回路１１２の出力ＲＥＦ０（図４（Ｅ））の立ち下がりまでの間、”１”のレベルとなるような信号が出力される。
【００３８】
図４（Ｇ）に示すように、セレクタ１１４からのデータ出力信号ＯＵＴの立ち上がりのタイミングは、入力データＤＩＮが”０”のときには信号Ｌｅａｄの立ち上がりのタイミングとなり、入力データＤＩＮが”１”のときには信号Ｌａｇの立ち上がりのタイミングとなり、入力データに応じて立ち上がりの位相が異なっている。これに対して、入力データＤＩＮが”０”のときにも”１”のときにも、立ち下がりのタイミングは信号ＲＥＦ０の立ち下がりのタイミングであり、立ち下がりの位相は同様となる。
【００３９】
すなわち、入力データＤＩＮが”０”のときには、データ出力信号ＯＵＴの立ち上がりエッジが進み（信号Ｌｅａｄの立ち上がりの位相となる）、入力データＤＩＮが”１”のときには、データ出力信号ＯＵＴの立ち上がりエッジが遅れ（信号Ｌａｇの立ち上がりの位相となる）、入力データＤＩＮが”０”でも”１”でも、その立ち下がりエッジは変化しない（信号ＲＥＦ０の立ち下がりの位相となる）。
【００４０】
次に、データ受信装置１０２について説明する。データ受信装置１０２は、図１に示すように、ＰＬＬ回路１２１と、データ復元回路１２２とを有している。ＰＬＬ回路１２１は、受信データの立ち下がりエッジを使って、基準信号の生成を行うものである。データ復元回路１２２は、データの立ち上がりの位相差を検出し、これに応じて、データを復元する。
データ受信装置１０２には、データ送信装置１０１からの信号が伝送されてくる。図４（Ｇ）に示したように、データ送信装置１０１のセレクタ１１４からは、入力データＤＩＮに応じて、その立ち上がりエッジの位相がデータに応じて変化し、その立ち下がりエッジの位相が一定となるデータ出力信号ＯＵＴが出力され、データ受信装置１０２には、図４（Ｈ）に示すような受信信号ＩＮ１が入力される。
【００４１】
ＰＬＬ回路１２１で、図４（Ｉ）に示すように、この受信信号ＩＮ１の立ち下がりに同期したデューティ比５０％の基準信号ＲＥＦ１が生成される。この基準信号ＲＥＦ１がデータ復元回路１２２に供給される。
【００４２】
データ復元回路１２２で、基準信号ＲＥＦ１の立ち上がりのタイミングで、受信信号ＩＮ１（図４（Ｈ））と基準信号ＲＥＦ１（図４（Ｉ））との位相差が検出される。これにより、データ復元回路１２２からは、図４（Ｊ）に示すように、データ復元信号ＤＯＵＴを得ることができる。
【００４３】
以上説明したように、本発明の第１の実施の形態では、データ送信装置１０１からは、入力データＤＩＮに応じて、その立ち上がりエッジの位相がデータに応じて変化し、その立ち下がりエッジの位相が一定となる信号が出力される。そして、データ受信装置１０２のＰＬＬ回路１２１は、受信信号ＩＮ１の立ち下がりに同期して基準信号ＲＥＦ１を生成している。データ送信装置１０１からの信号の立ち下がりエッジの位相はデータ符号によらず一定であるため、ＰＬＬ回路１２１では、どのような符号が連続しても、常に安定した基準信号を生成できる。よって、データＤＩＮに印加されるデータの符号化方法の条件の制約を受けることがない。
【００４４】
＜第２の実施形態＞
次に、本発明の第２の実施の形態について図面を参照して詳細に説明する。図５は、本発明の第２の実施の形態によるデータ送信装置２０１と、データ受信装置２０２とを示すブロック図である。データ送信装置２０１は、バッファ回路２１１と、遅延回路２１２及び遅延回路２１３と、セレクタ２１４と、Ｄフリップフロップ２１５とを有している。データ受信装置２０２は、ＰＬＬ回路２２１と、データ復元回路２２２とを有している。
【００４５】
この第２の実施の形態は、第１の実施の形態に対して、入力データＤＩＮの”０”、”１”とデータ送信装置１０１のデータ出力信号ＯＵＴの符号と位相との関係を反対にしている。
【００４６】
すなわち、第１の実施の形態では、入力データＤＩＮが”０”のときには、データ出力信号ＯＵＴの立ち上がりエッジが進み、入力データＤＩＮが”１”のときには、データ出力信号ＯＵＴの立ち上がりエッジが遅れ、入力データＤＩＮが”０”でも”１”でも、その立ち下がりエッジは変化しない。
【００４７】
これに対して、第２の実施の形態では、図６に示すように、入力データＤＩＮ（図６（Ａ））が”１”のときには、データ出力信号ＯＵＴ（図６（Ｇ））の立ち上がりエッジが進み、入力データＤＩＮが”０”のときには、データ出力信号ＯＵＴの立ち上がりエッジが遅れ、入力データＤＩＮが”０”でも”１”でも、その立ち下がりエッジは変化しない。
【００４８】
この第２の実施の形態では、セレクタ２１４の真理値表を図７に示すようにしている。このようなセレクタ２１４は、図８に示すように、ＮＡＮＤゲート２５１〜２５３及びＮＡＮＤゲート２６１〜２６３と、インバータ２５５及び２５６、インバータ２５７及び２５８とから構成できる。なお、セレクタ２１４の構成は、このような真理値表を満足するならば、どのような回路構成でも良い。
【００４９】
また、データ受信装置２０２側では、ＰＬＬ回路２２１として、第１の実施の形態と同様に、受信データの立ち下がりエッジを使って、基準信号の生成を行うものが用いられる。データ復元回路２２２として、データの立ち上がりの位相差を検出し、これに応じて、データを復元するものが用いられるが、位相と復元される符号との関係を、第１の実施の形態と反対にしている。
【００５０】
＜第３の実施形態＞
次に、本発明の第３の実施の形態について図面を参照して詳細に説明する。図９は、本発明の第２の実施の形態によるデータ送信装置３０１と、データ受信装置３０２とを示すブロック図である。データ送信装置３０１は、バッファ回路３１１と、遅延回路３１２及び遅延回路３１３と、セレクタ３１４と、Ｄフリップフロップ３１５とを有している。データ受信装置３０２は、ＰＬＬ回路３２１と、データ復元回路３２２とを有している。
【００５１】
この第３の実施の形態は、第１の実施の形態に対して、データ送信装置１０１のデータ出力信号ＯＵＴの入力データＤＩＮに対して位相が変化するエッジと、位相が一定となるエッジの関係を反対にした場合である。
【００５２】
すなわち、第１の実施の形態では、入力データＤＩＮが”０”のときには、データ出力信号ＯＵＴの立ち上がりエッジが進み、入力データＤＩＮが”１”のときには、データ出力信号ＯＵＴの立ち上がりエッジが遅れ、入力データＤＩＮが”０”でも”１”でも、その立ち下がりエッジは変化しない。
【００５３】
これに対して、第３の実施の形態では、図１０に示すように、入力データＤＩＮ（図１０（Ａ））が”０”のときには、データ出力信号ＯＵＴ（図６（Ｇ））の立ち下がりエッジが進み、入力データＤＩＮが”１”のときには、データ出力信号ＯＵＴの立ち下がりエッジが遅れ、入力データＤＩＮが”０”でも”１”でも、その立ち上がりエッジは変化しない。
【００５４】
この第３の実施の形態では、セレクタ３１４の真理値表を図１１に示すようにしている。このようなセレクタ３１４は、図１２に示すように、ＮＡＮＤゲート３５１〜３５３及びＮＡＮＤゲート３６１〜３６３と、インバータ３５５及び３５６、インバータ３５７及び３５８とから構成できる。なお、セレクタ３１４の構成は、このような真理値表を満足するならば、どのような回路構成でも良い。
【００５５】
また、データ受信装置３０２側では、ＰＬＬ回路３２１として、受信データの立ち上がりエッジを使って、基準信号の生成を行うものが用いられ、データ復元回路３２２として、データの立ち下がりの位相差を検出し、これに応じて、データを復元するものが用いられる。
【００５６】
＜第４の実施形態＞
次に、本発明の第４の実施の形態について図面を参照して詳細に説明する。図１３は、本発明の第４の実施の形態によるデータ送信装置４０１と、データ受信装置４０２とを示すブロック図である。データ送信装置４０１は、バッファ回路４１１と、遅延回路４１２及び遅延回路４１３と、セレクタ４１４と、Ｄフリップフロップ４１５とを有している。データ受信装置４０２は、ＰＬＬ回路４２１と、データ復元回路４２２とを有している。
【００５７】
この第４の実施の形態は、第３の実施の形態に対して、入力データＤＩＮの”０”、”１”とデータ送信装置１０１のデータ出力信号ＯＵＴの符号と位相との関係を反対にしている。
【００５８】
すなわち、第３の実施の形態では、入力データＤＩＮが”０”のときには、データ出力信号ＯＵＴの立ち下がりエッジが進み、入力データＤＩＮが”１”のときには、データ出力信号ＯＵＴの立ち下がりエッジが遅れ、入力データＤＩＮが”０”でも”１”でも、その立ち上がりエッジは変化しない。
【００５９】
これに対して、第４の実施の形態では、図１４に示すように、入力データＤＩＮ（図１４（Ａ））が”１”のときには、データ出力信号ＯＵＴ（図１４（Ｇ））の立ち下がりエッジが進み、入力データＤＩＮが”０”のときには、データ出力信号ＯＵＴの立ち下がりエッジが遅れ、入力データＤＩＮが”０”でも”１”でも、その立ち上がりエッジは変化しない。
【００６０】
この第４の実施の形態では、セレクタ４１４の真理値表を図１５に示すようにしている。このようなセレクタ４１４は、図１６に示すように、ＮＡＮＤゲート４５１〜４５３及びＮＡＮＤゲート４６１〜４６３と、インバータ４５５及び４５６、インバータ４５７及び４５８とから構成できる。なお、セレクタ４１４の構成は、このような真理値表を満足するならば、どのような回路構成でも良い。
【００６１】
また、データ受信装置４０２側では、ＰＬＬ回路４２１として、受信データの立ち上がりエッジを使って、基準信号の生成を行うものが用いられる。データ復元回路４２２として、データの立ち下がりエッジの位相差を検出し、これに応じて、データを復元するものが用いられるが、位相と復元される符号との関係を、第３の実施の形態と反対にしている。
【００６２】
本発明は、上述した実施の形態に限定されるものではなく、この発明の要旨を逸脱しない範囲内で様々な変形や応用が可能である。
【符号の説明】
【００６３】
１０１，２０１，３０１，４０１：データ送信装置
１０２，２０２，３０２，４０２：データ受信装置
１１１，２１１，３１１：バッファ回路
１１２，１１３，２１１，２１２，３１１，３１２，４１１，４１２：遅延回路
１１４，２１４，３１４，４１４：セレクタ
１１５，２１５，３１５，４１５：Ｄフリップフロップ
１２１，２２１，３２１，４２１：ＰＬＬ回路
１２２，２２２，３２２，４２２：データ復元回路
【図１】
0005633132.tif 000002
【図２】
0005633132.tif 000003
【図３】
0005633132.tif 000004
【図４】
0005633132.tif 000005
【図５】
0005633132.tif 000006
【図６】
0005633132.tif 000007
【図７】
0005633132.tif 000008
【図８】
0005633132.tif 000009
【図９】
0005633132.tif 000010
【図１０】
0005633132.tif 000011
【図１１】
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【図１２】
0005633132.tif 000013
【図１３】
0005633132.tif 000014
【図１４】
0005633132.tif 000015
【図１５】
0005633132.tif 000016
【図１６】
0005633132.tif 000017
【図１７】
0005633132.tif 000018
【図１８】
0005633132.tif 000019
【図１９】
0005633132.tif 000020
【図２０】
0005633132.tif 000021