(57)【特許請求の範囲】
【請求項１】
（ａ）半導体基板の主面のＭＩＳＦＥＴ上に第１層間絶縁膜を介してビット線および第１層配線を形成し、第２層間絶縁膜および電極形成用絶縁膜を形成し、前記電極形成用絶縁膜に孔を加工する工程、（ｂ）前記孔の内部を埋め込む金属または金属化合物を形成した後、前記電極形成用絶縁膜を除去することにより、または、前記孔の内壁を覆う金属膜または金属化合物膜を形成することにより、柱状または筒状の第１電極を形成する工程、（ｃ）前記第１電極を覆う強誘電性または高誘電性の容量絶縁膜を堆積し、さらに第１導電層および第２導電層を堆積する工程、（ｄ）前記第１および第２導電層をパターニングすることにより第２電極を形成する工程、（ｅ）前記第２電極を覆う第３層間絶縁膜を堆積し、前記第２電極に達する第１接続孔および前記第１層配線に達する第２接続孔の加工をエッチングにより施す工程、を有し、
前記第１導電層はＣＶＤ法により堆積されたルテニウム膜であり、前記第２導電層はスパッタリング法で堆積され、
前記第３層間絶縁膜はシリコン酸化膜であり、前記第２導電層及び前記第１層配線は前記ルテニウム膜よりも該シリコン酸化膜のエッチング条件におけるエッチング速度が低い材料である半導体集積回路装置の製造方法。
【請求項２】
請求項１記載の半導体集積回路装置の製造方法であって、前記第２電極をエッチングする工程において、前記第２導電層をエッチングした後、パターニングされた前記第２導電層をマスクとして前記第１導電層をエッチングすることを特徴とする半導体集積回路装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】  本発明は、半導体装置およびその製造技術に関し、特に、ＤＲＡＭ（Dynamic Random Access Memory）を有する半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】  ＤＲＡＭのメモリセルは、一般に、半導体基板の主面上にマトリクス状に配置された複数のワード線と複数のビット線との交点に配置される。１個のメモリセルは、それを選択する１個のＭＩＳＦＥＴ(Metal Insulator Semiconductor Field Effect Transistor) と、このＭＩＳＦＥＴに直列に接続された１個の情報蓄積用容量素子（キャパシタ）とで構成される。【０００３】  メモリセル選択用のＭＩＳＦＥＴは、周囲を素子分離領域で囲まれた活性領域に形成され、主として、ゲート酸化膜、ワード線と一体に構成されたゲート電極およびソース、ドレインを構成する一対の半導体領域で構成される。このＭＩＳＦＥＴは、通常１つの活性領域に２個形成され、２つのＭＩＳＦＥＴの一方のソース・ドレイン（半導体領域）が前記活性領域の中央部で共有される。ビット線は、前記ＭＩＳＦＥＴの上部に配置され、共有された前記半導体領域と電気的に接続される。キャパシタは、同じく前記ＭＩＳＦＥＴの上部に配置され、上記ソース、ドレインの他方と電気的に接続される。【０００４】  たとえば特開平７−７０８４号公報は、ビット線の上部にキャパシタを配置するキャパシタ・オーバー・ビットライン（Capacitor Over Bit-line ）構造のＤＲＡＭを開示している。この公報に記載されたＤＲＡＭでは、ビット線の上部に配置したキャパシタの下部電極（蓄積電極）を円筒状に加工し、この下部電極上に容量絶縁膜と上部電極（プレート電極）とを形成する構造を採用している。下部電極を円筒状に加工ことによってその表面積を増加し、メモリセルの微細化に伴うキャパシタの蓄積電荷量（Ｃs ）の減少を補うようにしている。このように、ＣＯＢ構造を有するメモリセルにおいては、半導体記憶装置としての動作信頼度を確保する必要上、キャパシタの構造に対して相当の立体化が必須となっている。【０００５】  ところが、キャパシタ構造の立体化によっても近年の集積化された半導体装置、特に２５６Ｍｂｉｔ（メガビット）相当以降のＤＲＡＭにおいては、必要な容量値（蓄積電荷量）の確保が困難になることが予想される。【０００６】  そこで、１９９６年１１月１０日、応用物理学会発行、「応用物理」６５巻、１１号、ｐ１１１１〜１１１２に記載されているように、酸化タンタル（Ｔａ2 Ｏ5 ）、あるいはＳＴＯ（ＳｒＴｉＯ3 ）、ＢＳＴ（ＢａX Ｓｒ1-x ＴｉＯ3 ）等の高誘電体（強誘電体）材料をキャパシタの絶縁膜に用いることが検討されている。Ｔａ2 Ｏ5 は比誘電率が２０程度と高く、また、ＳＴＯ、ＢＳＴは比誘電率が２００〜５００程度ときわめて高い。そこでこれらの高誘電率膜を用いれば、従来用いられているシリコン酸化膜、シリコン窒化膜に比較して高い容量値を実現することが容易になる。特に、ＳＴＯ、ＢＳＴは誘電率が高く、容量値増加の効果が顕著に得られることが期待される。【０００７】  ＳＴＯ、ＢＳＴの成膜は、酸化性雰囲気で実施される。このため、従来用いられているシリコン材料をキャパシタ用の電極に用いれば、電極界面に誘電率の低いシリコン酸化膜が形成され好ましくない。そこでキャパシタ用の電極材料には耐酸化性に優れたＲｕ（ルテニウム）、Ｐｔ（白金）、ＲｕＯ2 （酸化ルテニウム）等が検討されている。
【発明が解決しようとする課題】
【０００８】  しかし、Ｒｕ、Ｐｔ等貴金属、あるいはそれらのシリサイド物、酸化物等を電極材料に用いる場合、特に上部電極にそれらの材料を用いる場合、以下のような問題があることを本発明者らは認識した。以下に説明する問題点は特に公知にされているわけではなく、本発明者らの実験検討により認識されたものである。なお、本明細書において貴金属とは、金（Ａｕ）、銀（Ａｇ）、白金族（ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、および、白金（Ｐｔ））をいうものとする。
【０００９】  すなわち、第１のｐ問題は、前記貴金属等を上部電極に用いる場合、上層配線とのコンタクト部分（スルーホールプラグ）と、上部電極との電気的接続が不安定になる、あるいは接続不良を生じるという問題である。
【００１０】  このような問題の生じる第１の原因は、上部電極を構成する貴金属等に含まれる酸素にある。Ｒｕ、Ｐｔ等の貴金属類を被膜として形成する場合、ＣＶＤ法を用いる。このＣＶＤ工程では原料ガスに酸素が含まれるため、形成された貴金属被膜に酸素が含まれる。また、ＲｕＯ2 のようにそもそも被膜構成元素に酸素が含まれている場合もある。さらに、上部電極に接続するためのスルーホールを、その上部電極を覆う層間絶縁膜に開口する際、一般にフォトレジスト膜を用いるが、このフォトレジスト膜をアッシングにより除去する際に、スルーホール下部の上部電極（貴金属等からなる被膜）にアッシング雰囲気中の酸素が吸蔵される。これら被膜中の酸素が、スルーホールプラグを形成した後の熱処理等により、プラグを構成する金属と反応し、金属酸化物を形成する。プラグは一般に窒化チタン等のバリアメタルとタングステン等の主導電層で構成されるが、この場合、バリアメタル内のチタンと前記酸素が反応し、抵抗率の高い酸化チタンが形成される。このような酸化チタンは構造上上部電極とプラグとの間に形成されるから、上部電極とプラグとの間の電気的接触が阻害されることとなり、前記したような電気的接続の不安定化（接続信頼性の低下）という問題を生じる。
【００１１】  第２の原因は、上部電極を構成する貴金属等と、上部電極を覆う層間絶縁膜であるシリコン酸化膜とのエッチング選択比が実質的にとれないことにある。上部電極に接続するためのスルーホールの形成は、層間絶縁膜であるシリコン酸化膜に開口を形成することにより行われる。この開口形成は一般にフォトレジスト膜をマスクとしたシリコン酸化膜のドライエッチングにより行われる。この際、シリコン酸化膜と下部電極を構成する貴金属類とのエッチング選択比が十分にとれないため、スルーホールが上部電極を貫通して形成される。このように上部電極を貫通してスルーホールが形成されるため、スルーホール内のプラグと上部電極との接触面積が小さくなり、前記した接続信頼性の低下の問題が生ずる。エッチング時間を制御することにより、上部電極の表面でエッチングが終了するように調整する手法も考え得るが、以下のような理由で困難である。すなわち、前記のように上部電極への給電はその上層配線からスルーホールプラグを介して行われるが、上層配線からの給電あるいは配線接続は、ビット線と同一の配線層に形成される配線（第１層配線）にも行われる。つまり、前記スルーホールには上部電極に接続するためのプラグ用のものと、第１層配線に接続するプラグ用のものと２種以上のスルーホールがある。そしてビット線（第１層配線）はキャパシタよりも下層に形成されるため、上部電極接続用のスルーホールの深さは第１層配線接続用のスルーホールの深さより浅くなる。これらスルーホールを別工程で形成すれば工程の増加を来たすため、同時に加工せざるを得ない。このため、上部電極の表面でエッチングを停止させると第１層配線に達するスルーホールを形成できず、逆に第１層配線に達するスルーホールを加工すれば上部電極にエッチング選択比がとれない以上これを貫通してスルーホールを形成せざるを得ない。
【００１２】  さらに、上部電極を貫通してスルーホールが形成された場合、特に上部電極が酸化性雰囲気で揮発する材料（たとえばＲｕ、ＲｕＯX ）で構成されている時には、スルーホール加工（エッチング）後のフォトレジスト膜の除去（アッシング）工程により、スルーホール下部の上部電極がエッチングされてスルーホール断面から後退する問題もある。この場合、スルーホール形成後にプラグ形成を行っても、スルーホール断面から下部電極材料が後退しているため、正常な接触がなされず、接続不良を生じる。このような下部電極材料のアッシングによる揮発あるいはエッチングの問題は、スルーホールが下部電極を貫通しない場合にも生じうるが、貫通している場合に特に深刻である。
【００１３】  第２の問題は、上部電極に貴金属類を用いる場合、上部電極の抵抗値を低くできないという問題である。メモリセルを読み出す時の過渡状態では上部電極電位（基準電位）の変動が生じており、上部電極の抵抗値を小さくできなければ、このような過渡変動の影響が大きい。この結果読み出しエラーを生じる可能性がある。また、外部ノイズを遮断する観点からも上部電極の抵抗値は小さいことが好ましい。
【００１４】  このような問題の生ずる原因は、貴金属類の膜厚を大きくできないことにある。つまり、貴金属類は、その内部応力（圧縮性応力）が大きく、その膜厚を厚くすればストレスの影響によりキャパシタ特性が劣化するためである。
【００１５】  本発明の目的は、キャパシタ上部電極と上層配線に接続するプラグとの間の導通信頼性が高い、また、接続不良が生じない半導体集積回路装置を提供することにある。
【００１６】  また、本発明の他の目的は、キャパシタ上部電極の抵抗を低減できる半導体集積回路装置を提供することにある。
【００１７】  本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１８】  本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１９】  本発明の半導体集積回路装置は、第１電極（下部電極）、第２電極（上部電極）および容量絶縁膜（強誘電体または高誘電体膜）からなるキャパシタを含み、キャパシタ上の配線（第２層配線）と第２電極とが接続部材（スルーホールプラグ）で接続された半導体集積回路装置であり、接続部材には酸化して導電性を損なう金属が含まれ、第２電極は第１層（下層）と第２層（上層）とを含み、第２層には金属酸化物を形成しない程度、または、金属酸化物が第２層と接続部材との間の電気的導通を阻害しない程度に酸素が含まれるものである。あるいは、第２層には酸素が含まれないものである。
【００２０】  このような半導体集積回路装置によれば、第２層に酸素が含まれないか、含まれたとしても導電性を阻害する金属酸化物の形成がほとんどなされない程度に含まれるため、第２層と接続部材との間には、導電性を阻害する物質が形成されず、キャパシタの上部電極とスルーホールプラグとの接続信頼性が向上する。この結果、半導体集積回路装置の信頼性を向上できる。
【００２１】  なお、接続部材には窒化チタンからなるバリア層または接着層を含むことができる。接続部材のに窒化チタン（ＴｉＮ）を含むため、仮に接続部材に接触する上部電極に酸素が含まれると窒化チタン内のチタンと酸素とが化合し、導電性を阻害する酸化チタン（ＴｉＯ）が形成される。しかし、本発明では、第２層には酸素を含まないか、含んでもその量はわずかであるため、酸化チタン（ＴｉＯ）は形成されず、接続部材と第２層との接続は良好に保たれる。この結果、第２電極と接続部材との接続を良好にできる。
【００２２】  なお、本発明の場合、接続部材は第２電極を貫通して形成されても良い。このような場合であっても、第１層と接続部材との接続が良好にならなくても、少なくとも第２層と接続部材との接続を良好にでき、結果として第２電極と接続部材との接続を良好にできる。
【００２３】  また、本発明の半導体集積回路装置は、第１電極（下部電極）、第２電極（上部電極）および容量絶縁膜（強誘電体または高誘電体膜）からなるキャパシタを含み、キャパシタ上の配線（第２層配線）と第２電極とが接続部材（スルーホールプラグ）で接続された半導体集積回路装置であり、第２電極は第１層（下層）と第２層（上層）とを含み、第２層は絶縁膜をエッチングする条件において第１層を構成する材料よりもエッチング速度が小さい材料で構成されるものである。
【００２４】  このような半導体集積回路装置によれば、第２層上の層間絶縁膜（たとえばシリコン酸化膜）に接続孔（スルーホール）を開口するエッチング工程において、第２層をエッチングストッパとして機能させることができる。これにより、スルーホールの第２電極への貫通を防止し、スルーホールプラグと第２電極との接続信頼性を向上できる。また、より深い孔深さを有する接続孔（たとえばキャパシタより下層に形成される第１層配線に接続する接続孔）と同時に形成でき、接続孔形成工程を簡略化することができる。
【００２５】  また、本発明の半導体集積回路装置は、第１電極（下部電極）、第２電極（上部電極）および容量絶縁膜（強誘電体または高誘電体膜）からなるキャパシタを含み、キャパシタ上の配線（第２層配線）と第２電極とが接続部材（スルーホールプラグ）で接続された半導体集積回路装置であり、第２電極は第１層（下層）と第２層（上層）とを含み、第２層は、第１層を構成する材料よりも耐酸化性を有する材料、または、酸化性雰囲気において揮発速度が小さい材料で構成されるものである。
【００２６】  このような半導体集積回路装置によれば、第２層の耐酸化性が高いため、また、酸化性雰囲気における揮発性が小さいため、スルーホール加工後のフォトレジスト膜除去工程（アッシング工程）において、第２層のダメージおよび揮発を抑制できる。この場合、第１層が酸化性に乏しく、あるいは酸化性雰囲気における揮発性を有する材料（たとえばルテニウム）で構成されても、第２層がアッシング雰囲気におけるブロッキング膜として機能し、第１層のエッチングあるいは揮発を防止できる。
【００２７】  また、本発明の半導体集積回路装置は、第１電極（下部電極）、第２電極（上部電極）および容量絶縁膜（強誘電体または高誘電体膜）からなるキャパシタを含み、キャパシタ上の配線（第２層配線）と第２電極とが接続部材（スルーホールプラグ）で接続された半導体集積回路装置であり、第２電極は第１層（下層）と第２層（上層）とを含み、第２層は、第１層を構成する材料よりも抵抗率の低い材料で構成される。
【００２８】  このような半導体集積回路装置によれば、第２層に抵抗率の低い材料が用いられるため、第２電極の抵抗値を低減し、半導体集積回路装置の性能を向上できる。
【００２９】  また、本発明の半導体集積回路装置は、第１電極（下部電極）、第２電極（上部電極）および容量絶縁膜（強誘電体または高誘電体膜）からなるキャパシタを含み、キャパシタ上の配線（第２層配線）と第２電極とが接続部材（スルーホールプラグ）で後続された半導体集積回路装置であり、第２電極は第１層（下層）と第２層（上層）とを含み、第２電極の内部応力は、第１層を構成する材料で第２電極を構成した場合の内部応力よりも低いものである。
【００３０】  このような半導体集積回路装置によれば、第１層材料（たとえばルテニウム）で第２電極全体を構成した場合に比べて、第２層材料（たとえばタングステン）と第１層材料の積層膜で第２電極を構成した場合の方が内部応力を低減できる。第１層材料として用いる貴金属は一般に内部応力が大きく、そのような貴金属で第２電極を構成すると、キャパシタ特性（たとえばリーク電流）が増大し、ＤＲＡＭのリフレッシュ特性が劣化する。本半導体集積回路装置では、内部応力が低減できるため、そのような問題を回避できる。
【００３１】  また、本発明の半導体集積回路装置は、第１電極（下部電極）、第２電極（上部電極）および容量絶縁膜（強誘電体または高誘電体膜）からなるキャパシタを含み、キャパシタ上の配線（第２層配線）と第２電極とが接続部材（スルーホールプラグ）で接続された半導体集積回路装置であり、第２電極は第１層（下層）と第２層（上層）とを含み、第２層材料を異方性ドライエッチング加工した場合の加工断面におけるテーパ面と下地とのなす角度は、同一エッチング条件下での第１層材料の加工断面におけるテーパ面と下地とのなす角度よりも大きいものである。
【００３２】  すなわち、第２電極材料の方が第１電極材料よりもエッチング加工性に優れる。このため、第１層および第２層で構成する第２電極の加工性は、第１層材料で第２電極を構成した場合と比較して優れている。
【００３３】  また、本発明の半導体集積回路装置は、第１電極（下部電極）、第２電極（上部電極）および容量絶縁膜（強誘電体または高誘電体膜）からなるキャパシタを含み、キャパシタ上の配線（第２層配線）と第２電極とが接続部材（スルーホールプラグ）で接続された半導体集積回路装置であり、第２電極は第１層（下層）と第２層（上層）とを含み、第１電極が柱状または筒状の立体形状で形成されており、第１層の膜厚Ｔ１は、Ｔ１＞（ｄ−２×Ｔｉｎｓ）／２、の条件を満たし、第２層の膜厚Ｔ２は、Ｔ２＞Ｔ１、の条件を満たすものである。ただし、ｄは第１電極の隣接間距離または第１電極の円筒内径寸法であり、Ｔｉｎｓは容量絶縁膜の膜厚である。
【００３４】  すなわち、Ｔ１＞（ｄ−２×Ｔｉｎｓ）／２の条件より、第１層は少なくとも下部電極（第１電極）とキャパシタ絶縁膜による凹凸を埋め込むに必要な膜厚が要求される。第１層は通常ルテニウム等の貴金属で構成されるから、内部応力を低減する観点から、その膜厚は前記条件を満たす限りできるだけ薄いことが好ましい。一方、Ｔ２＞Ｔ１の条件より、第２層の膜厚を第１層の膜厚より厚く形成して必要な導電率を確保し、且つ、第２電極全体の応力を少なくすることができる。
【００３５】  また、本発明の半導体集積回路装置は、第１電極（下部電極）、第２電極（上部電極）および容量絶縁膜（強誘電体または高誘電体膜）からなるキャパシタを含み、キャパシタ上の配線（第２層配線）と第２電極とが接続部材（スルーホールプラグ）で接続された半導体集積回路装置であり、第２電極は第１層（下層）と第２層（上層）とを含み、第１層および第２層端部の断面形状がテーパ状に加工されているものである。この断面形状は、テーパ面の上端から下地面に下ろした垂線の足からテーパ面の下端までの距離が、最小加工寸法の２分の１以上の値となるように形成できる。
【００３６】  このように第１層および第２層の端部をテーパ状に加工することにより、半導体集積回路装置の信頼性および歩留まりを向上できる。すなわち、第１層（たとえばルテニウム等の貴金属）は第２層と比較してエッチング加工性に劣る。このため、第１層のエッチング断面には揮発性に乏しいサイドフィルム（たとえば酸化ルテニウム）が形成される。このようなサイドフィルムを有した状態でその後の工程を進めると、洗浄工程等でこのサイドフィルムがエッチング断面から剥離し、塵となる。このような塵は半導体集積回路装置の歩留まりを低下させる要因となり好ましくない。そこで本発明のように、第２電極のエッチングをテーパ状に行い、サイドフィルムが形成されないようにする。このようにすれば、塵の発生を抑制し、半導体集積回路装置の歩留まりの向上および信頼性の向上に寄与できる。
【００３７】  なお、前記半導体集積回路装置において、第１層は、貴金属膜、そのシリサイド膜もしくは酸化膜、または、それらの化合物膜とすることができる。第１層には、白金膜、ルテニウム膜、ルテニウムシリサイド膜、または、ＳＲＯ（ＳｒＲｕＯX ）膜を例示できる。このとき、容量絶縁膜は、ＢＳＴ（ＢａX Ｓｒ1-x ＴｉＯ3 ）膜、ＳＴＯ（ＳｒＴｉＯ3 ）膜、または、酸化タンタル（Ｔａ2 Ｏ5 ）膜とすることができる。
【００３８】  また、第１層は、窒化チタン膜とし、容量絶縁膜は、酸化タンタル（Ｔａ2 Ｏ5 ）膜とすることができる。
【００３９】  また、第２層は、IVｂ族、Ｖｂ族もしくはVIｂ族元素からなる金属膜またはそれらの窒化膜、シリサイド膜もしくは化合物膜とすることができる。第２層には、タングステン（Ｗ）膜、チタン（Ｔｉ）膜、タンタル（Ｔａ）膜、窒化タングステン（ＷＮ）膜、窒化チタン（ＴｉＮ）膜、窒化タンタル（ＴａＮ）膜、チタンアルミニウムナイトライド（ＴｉＡｌＮ）膜、チタンシリコンナイトライド（ＴｉＳｉＮ）膜、タングステンシリコンナイトライド（ＷＳｉＮ）膜、または、タンタルシリコンナイトライド（ＴａＳｉＮ）膜を例示できる。これらの金属膜あるいは金属化合物膜は、第１層材料よりも耐酸化性、耐エッチング性に優れ、抵抗率の低い材料であり、またストレス（応力）が小さい。このような材料を第２層に適用することにより、前記したような機能を達成できる。
【００４０】  また、第２電極には、第１および第２層に加えて、窒化チタン膜あるいはチタンシリコンナイトライド膜等チタン化合物膜からなる第３層を形成できる。窒化チタン膜は、水素を吸蔵する作用があり、キャパシタ形成後の水素バリアーとして機能させることができる。キャパシタ絶縁膜には前記の通り酸化金属材料が用いられ、水素の拡散は好ましくない。このように窒化チタン膜を形成することにより、キャパシタ絶縁膜の性能を高く維持できる。
【００４１】  また、第１電極は、貴金属膜、そのシリサイド膜もしくは酸化膜、または、それらの化合物膜とすることができる。第１電極には、白金膜、ルテニウム膜、ルテニウムシリサイド膜、または、ＳＲＯ（ＳｒＲｕＯX ）膜を例示できる。
【００４２】  また、本発明の半導体集積回路装置は、第２電極と同一層にローカル配線を有し、ローカル配線は、第２電極と同一工程で形成されるものである。第２層を用いて低抵抗化された第２電極を配線に用いることにより、たとえばメモリマット間の第２電極（プレート電極）間を上層配線を用いることなく接続できる。これにより、上層配線へのスルーホール数を低減して、レイアウトの自由度を増し、半導体集積回路装置の高集積化に寄与できる。
【００４３】  また、本発明の半導体集積回路装置の製造方法は、半導体基板の主面のＭＩＳＦＥＴ上に第１層間絶縁膜を介してビット線および第１層配線を形成し、第２層間絶縁膜および電極形成用絶縁膜を形成し、電極形成用絶縁膜に孔を加工する工程、孔の内部を埋め込む金属または金属化合物を形成した後、電極形成用絶縁膜を除去することにより、または、孔の内壁を覆う金属膜または金属化合物膜を形成することにより、柱状または筒状の第１電極を形成する工程、第１電極を覆う強誘電性または高誘電性の容量絶縁膜を堆積し、さらに第１導電層および第２導電層を堆積する工程、第１および第２導電層をエッチングすることにより第２電極を形成する工程、第２電極を覆う第３層間絶縁膜を堆積し、第２電極に達する第１接続孔および第１層配線に達する第２接続孔の加工をエッチングにより施す工程、を有し、第１接続孔の底部が第２電極に達した後、第２接続孔の底部が第１層配線に達するまでの間、第２層がエッチングのストッパとして機能するものである。
【００４４】  また、第２電極をエッチングする工程において、第２層をエッチングした後、パターニングされた第２層をマスクとして第１層をエッチングするものである。
【００４５】  これら半導体集積回路装置の製造方法により、前記した半導体集積回路装置が製造できる。
【発明を実施するための形態】
【００４６】  以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００４７】    （実施の形態１）
図１〜図１９は、本発明の一実施の形態であるＤＲＡＭ（Dynamic Random Access Memory）の製造方法を工程順に示した断面図である。なお、基板の断面を示す各図の左側部分はＤＲＡＭのメモリセルが形成される領域（メモリセルアレイ）を示し、右側部分は周辺回路領域を示している。
【００４８】  まず、図１に示すように、半導体基板（以下単に基板という）１上にメモリセルの選択ＭＩＳＦＥＴＱｓ、周辺回路のｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐを形成し、さらに、これらＭＩＳＦＥＴＱｓ，Ｑｎ，Ｑｐ上にビット線ＢＬおよび第１層配線３０〜３３を形成する。
【００４９】  基板１には素子分離溝２が形成され、ウェット酸化あるいはドライ熱酸化により膜厚の薄いシリコン酸化膜６を形成した後、たとえばシリコン酸化膜７を素子分離溝２に埋め込む。これをたとえばＣＭＰ（Chemical Mechanical Polishing）法により研磨して素子分離溝２の内部に残し、素子分離領域を形成する。さらに、基板１にｐ型もしくはｎ型のイオン注入を施し、メモリセルアレイの基板１にｐ型ウェル３およびｎ型ウェル５を形成し、周辺回路領域の基板１にｐ型ウェル３およびｎ型ウェル４を形成する。その後、約８００℃の熱酸化でｐ型ウェル３およびｎ型ウェル４のそれぞれの表面に清浄なゲート酸化膜８を形成する。
【００５０】  ＭＩＳＦＥＴＱｓ，Ｑｎ，Ｑｐは以下のようにして形成する。すなわち、ゲート酸化膜８上に、不純物がドープされた多結晶シリコン膜をたとえばＣＶＤ法で堆積し、その後、たとえばスパッタリング法でＷＮ膜とＷ膜とを堆積する。さらにその上部にＣＶＤ法でシリコン酸化膜を堆積する。上記Ｗ膜の応力緩和とＷＮ膜のデンシファイ（緻密化）とを目的とした熱処理を施した後、前記シリコン酸化膜の上部に窒化シリコン膜を堆積する。この窒化シリコン膜をゲート電極パターンにパターニングした後、窒化シリコン膜をマスクにして前記シリコン酸化膜、Ｗ膜、ＷＮ膜および多結晶シリコン膜をドライエッチングする。これにより、多結晶シリコン膜、ＷＮ膜およびＷ膜からなるゲート電極９が形成される。さらに、これらのゲート電極９の上部にシリコン酸化膜および窒化シリコン膜からなるキャップ絶縁膜１０が形成される。なお、メモリセルアレイに形成されたゲート電極９は、ワード線ＷＬとして機能する。
【００５１】  次に、ゲート電極９の両側のｐ型ウェル３にｎ型不純物（リンまたはヒ素）をイオン打ち込みすることによってｎ- 型半導体領域１１を形成し、ｎ型ウェル４にｐ型不純物（ホウ素）をイオン打ち込みすることによってｐ- 型半導体領域１２を形成する。さらに、基板１上に窒化シリコン膜１３を堆積した後、メモリセルアレイの基板１の上部をフォトレジスト膜（図示せず）で覆い、周辺回路領域の窒化シリコン膜１３を異方的にエッチングすることによって、周辺回路領域のゲート電極９の側壁にサイドウォールスペーサ１３ａを形成する。さらに、周辺回路領域のｐ型ウェル３にｎ型不純物（リンまたはヒ素）をイオン打ち込みすることによってｎ+ 型半導体領域１４（ソース、ドレイン）を形成し、ｎ型ウェル４にｐ型不純物（ホウ素）をイオン打ち込みすることによってｐ+ 型半導体領域１５（ソース、ドレイン）を形成する。ここまでの工程で、周辺回路領域にＬＤＤ(Lightly Doped Drain) 構造のソース、ドレインを備えたｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル塑ＭＩＳＦＥＴＱｐが形成される。
【００５２】  次に、ゲート電極９の上部にシリコン酸化膜１６（たとえばＴＥＯＳ酸化膜）を堆積し、これをＣＭＰ法で研磨してその表面を平坦化する。その後、フォトレジスト膜（図示せず）をマスクにしてメモリセルアレイのシリコン酸化膜１６をドライエッチングし、さらに、シリコン酸化膜１６の下層の窒化シリコン膜１３をドライエッチングして２段階のエッチングによりコンタクトホール１８、１９を形成する。上記コンタクトホール１８、１９を通じてメモリセルアレイのｐ型ウェル３（ｎ- 型半導体領域１１）にｎ型不純物（リンまたはヒ素）のイオンを打ち込み、ｎ+ 型半導体領域１７（ソース、ドレイン）を形成する。ここまでの工程で、メモリセルアレイにｎチャネル型で構成されるメモリセル選択用ＭＩＳＦＥＴＱｓが形成される。その後、コンタクトホール１８、１９の内部に不純物がドープされた多結晶シリコン膜を埋め込んでプラグ２０を形成する。プラグ２０は埋め込まれた多結晶シリコン膜をエッチバック（またはＣＭＰ法で研磨）して形成する。さらに、シリコン酸化膜１６の上部にたとえばＣＶＤ法でシリコン酸化膜２１を堆積した後、フォトレジスト膜（図示せず）をマスクにしたドライエッチングで周辺回路領域のシリコン酸化膜２１およびその下層のシリコン酸化膜１６をドライエッチングする。これによりｎ+ 型半導体領域１４、ｐ+ 型半導体領域１５、ゲート電極９、メモリセルアレイのコンタクトホール１８の上部に各々コンタクトホール２２、２３、２４、２５を形成する。その後、コンタクトホール２２、２３、２５の底部にシリサイド膜２６を形成し、コンタクトホール２２、２３、２４、２５の内部にプラグ２７を形成する。シリサイド膜２６の形成はＴｉ膜とＴｉＮ膜とを堆積した後に基板１を約６５０℃で熱処理することによって、プラグ２７の形成はたとえばＣＶＤ法でＴｉＮ膜およびＷ膜を堆積した後、これをＣＭＰ法で研磨し、コンタクトホール２２、２３、２４、２５の内部のみに残すことによって行う。
【００５３】  次に、メモリセルアレイのシリコン酸化膜２１の上部にビット線ＢＬを形成し、周辺回路領域のシリコン酸化膜２１の上部に第１層目の配線３０〜３３を形成する。ビット線ＢＬおよび第１層目の配線３０〜３３は、例えばシリコン酸化膜２１の上部にスパッタリング法でＷ膜を堆積した後、フォトレジスト膜をマスクにしてこのＷ膜をドライエッチングすることによって形成する。
【００５４】  次に、ビット線ＢＬおよび第１層目の配線３０〜３３の上部にシリコン酸化膜３４を形成する。このシリコン酸化膜３４は、前記シリコン酸化膜１６と同様の方法で形成する。その後、シリコン酸化膜３４にスルーホール３８を形成する。スルーホール３８の形成は、シリコン酸化膜３４の上部にＣＶＤ法で多結晶シリコン膜を堆積した後これをパターニングし、さらにこのパターニングされた多結晶シリコン膜の側壁にサイドウォールスペーサを形成し、このサイドウォールスペーサと多結晶シリコン膜とをマスクにしてエッチングにより形成できる。このようにサイドウォールスペーサをもマスクに用いることにより、露光の解像度限界以下の加工寸法でスルーホール３８が形成できる。
【００５５】  次に、スルーホール３８の内部にプラグ３９を形成する。プラグ３９は、スルーホール３８の内部を含むシリコン酸化膜３４の上部にｎ型不純物（リン）をドープした低抵抗多結晶シリコン膜をＣＶＤ法で堆積した後、この多結晶シリコン膜をエッチバックしてスルーホール３８の内部のみに残すことによって形成する。次工程で説明するバリア膜４０を形成するために、エッチバックを若干過剰に行い、プラグ３９の表面がシリコン酸化膜３４表面よりも低く、すなわちスルーホール３８の上部に凹部が形成されるようにする。
【００５６】  次に、図２に示すように、プラグ３９上にバリア膜４０を形成し、さらにシリコン酸化膜３４上にシリコン窒化膜４１およびシリコン酸化膜４２を順次堆積する。
【００５７】  バリア膜４０の材料は、たとえばタングステン（Ｗ）、タングステンナイトライド（ＷＮ）、チタンナイトライド（ＴｉＮ）、タンタルナイトライド（ＴａＮ）、チタンアルミニウムナイトライド（ＴｉＡｌＮ）、チタンシリコンナイトライド（ＴｉＳｉＮ）、タンタルシリコンナイトライド（ＴａＳｉＮ）、タングステンシリコンナイトライド（ＷＳｉＮ）、ルテニウムシリサイド（ＲｕＳｉ）、タングステンボライド（ＷＢ）、チタンボライド（ＴｉＢ）、タングステンカーバイト（ＷＣ）、チタンカーバイト（ＴｉＣ）等が例示できる。これらの材料を用いたバリア膜４０は、後に説明するキャパシタ絶縁膜の酸化処理工程において、酸素の拡散をブロックする機能を有する。この機能については後に詳述する。
【００５８】  バリア膜４０は、たとえばプラグ３９およびシリコン酸化膜３４の表面にバリア膜４０の材料である被膜をＣＶＤ法またはスパッタ法により形成し、これをＣＭＰ法により研磨し、プラグ３９上の凹部（スルーホール３８の上部）にのみバリア膜４０を残すことにより形成する。
【００５９】  シリコン窒化膜４１とシリコン酸化膜４２は、たとえばＣＶＤ法により形成できる。シリコン窒化膜４１は後に説明する下部電極の機械的強度を保持するために形成する。シリコン窒化膜４１の膜厚はたとえば１００ｎｍとする。また、シリコン酸化膜４２は後に説明する下部電極の形成に用いる。シリコン酸化膜４２の膜厚は下部電極の高さを決定する要素となり、キャパシタに要求される容量値から逆算して求められる。下部電極を0.１３μｍの柱状で加工し、キャパシタ絶縁膜としてＢＳＴ膜を用いてシリコン酸化膜換算の実効膜厚を0.４ｎｍにすることを前提とすれば、シリコン酸化膜４２の膜厚は７００ｎｍとなる。これにより下部電極のキャパシタとして寄与する部分の高さは７００ｎｍとなり、キャパシタの容量値として４０ｆＦを確保できる。
【００６０】  次に、図３に示すように、シリコン酸化膜４２およびシリコン窒化膜４１に孔４３を形成する。孔４３の形成には、まず、シリコン酸化膜４２上にフォトレジスト膜（図示せず）を形成してこれをパターニングする。本実施の形態では、シリコン酸化膜３４の形成にＣＭＰ法による研磨が用いられているため、シリコン酸化膜３４の平坦性が高く、このためシリコン酸化膜４２表面の平坦性も高く維持される。このため、シリコン酸化膜４２上に形成されるフォトレジスト膜への露光を精密に行うことができる。このフォトレジスト膜は下部電極形成のためのものであり最小加工寸法でパターニングする必要がある。従って、露光精度を高くできることはこのフォトレジスト膜のパターニングにおいては非常に都合がよい。フォトレジスト膜は、たとえば0.１３μｍの開口径でパターニングされる。次に、このフォトレジスト膜をマスクとしてシリコン酸化膜４２およびシリコン窒化膜４１にエッチングを施し、孔４３を形成する。このエッチングには２段階のエッチングを施すことができる。すなわち、第１のエッチングは、シリコン酸化膜がエッチングされるがシリコン窒化膜がエッチングされ難い条件で行い、シリコン酸化膜４２を十分なオーバーエッチングの下でエッチング加工する。この際、シリコン窒化膜４１はエッチングストッパとして機能する。その後、第２のエッチングをシリコン窒化膜がエッチングされる条件で行う。このエッチングは、シリコン窒化膜４１がシリコン酸化膜４２と比較して十分に薄い膜厚で形成されているため、多少のオーバーエッチングを施しても下地であるシリコン酸化膜３４が過剰にエッチングされることがない。このため、微細な開口径の孔４３を高いアスペクト比であっても高精度に加工することが可能となる。
【００６１】  次に、図４に示すように、孔４３を埋め込むようにルテニウム膜４４を形成する。ルテニウム膜４４の膜厚は、たとえば１００ｎｍ〜２００ｎｍとする。また、ルテニウム膜４４の形成にはＣＶＤ法を用いる。ソース（原料）ガスは、たとえば、Ｒｕ（ＢｔＣｐ）2 ／ＴＨＦを0.５ｓｃｃｍ、Ｏ2 を５０ｓｃｃｍとする。ただし、ＢｔＣｐはブチルシクロペンタ基（Ｃ5 Ｈ8 （Ｃ4 Ｈ9 ）−）である。ＴＨＦはテトラヒドロフラン（Ｃ4 Ｈ11Ｏ）であり、溶剤として作用する。
【００６２】このように、ルテニウム膜４４をＣＶＤ法により堆積することにより、微細かつ高アスペクト比な孔４３への埋め込みが良好にできる。なお、ここでは、ルテニウム膜４４を例示しているが、ルテニウムに代えて白金を用いても良い。白金をＣＶＤ法により堆積する場合には、ソース（原料）ガスとして、たとえば、（ＭｅＣｐ）Ｐｔ（Ｍｅ）3 とＯ2 とを用いることができる。ただし、Ｍｅはメチル基（ＣＨ3 −）であり、ＭｅＣｐはメチルシクロペンタ基（Ｃ5 Ｈ8 （ＣＨ3 ）−）である。
【００６３】  なお、ルテニウム膜４４のＣＶＤ法による堆積に先立ち、２５ｎｍ〜１００ｎｍ程度の膜厚のルテニウム膜をスパッタ法により形成しても良い。この場合、スパッタ法によるルテニウム膜がシード膜となりルテニウム膜４４の形成が容易になる。
【００６４】  次に、図５に示すように、シリコン酸化膜４２上のルテニウム膜４４をエッチバック法により除去し、孔４３内にのみルテニウム膜４４を残して、下部電極４５を形成する。エッチバック法に代えてＣＭＰ法を用いても良い。
【００６５】  なお、下部電極４５の形成後、ルテニウムをデンシファイ（焼き締め）するための熱処理を施しても良い。これにより下部電極４５（ルテニウム）の応力緩和を行える。
【００６６】  次に、図６に示すように、シリコン酸化膜４２を除去して、下部電極４５の側面を露出する。シリコン酸化膜４２の除去には、たとえばウェットエッチング法を用いる。このとき、シリコン窒化膜４１がエッチングストッパとして機能する。
【００６７】  次に、図７に示すように、ＢＳＴ膜４６を形成する。ＢＳＴ膜４６は、ＤＲＡＭのキャパシタ絶縁膜として機能する。ＢＳＴ膜４６の膜厚はたとえば２０〜３０ｎｍとし、ＣＶＤ法により形成する。さらに、アズデポ状態のＢＳＴ膜４６では、酸素欠陥が多いため、酸素欠陥を回復するための酸化熱処理を行う。酸化熱処理は、たとえば酸素雰囲気中、５００℃〜７００℃の温度範囲の条件で行う。ここでは酸素雰囲気を例示したが、酸素に限られず、酸化窒素（ＮＯ、Ｎ2 Ｏ）、オゾン（Ｏ3 ）等の酸化性雰囲気でも良い。本実施の形態では、下部電極４５にルテニウムを用いるため、ＢＳＴ膜４６の形成とその後の酸化処理により下部電極４５とＢＳＴ膜４６の界面に誘電体が形成されることがない。すなわち、ＢＳＴ膜４６の堆積には酸素または酸素を含むガスが原料として用いられ、また、酸化処理においてはＢＳＴ膜４６を透過して活性な酸素が下部電極４５との界面にまで達する。このため、下部電極４５表面が酸化され、下部電極４５とＢＳＴ膜４６との界面にルテニウムの酸化物（酸化ルテニウム）が形成される。しかし、酸化ルテニウムは導電性物質であり、酸化物の形成により容量絶縁膜の実効膜厚が厚くなることがない。特に、ＢＳＴ膜４６の誘電率が高いため、低誘電率の絶縁膜が形成されないメリットは大きい。
【００６８】  次に、図８に示すように、第１層であるルテニウム膜４７を形成する。ルテニウム膜４７は、次に説明するタングステン膜（第２層）４８とともにＤＲＡＭキャパシタの上部電極を構成する。ルテニウム膜４７は、前記したルテニウム膜４４と同様にＣＶＤ法により形成する。なお、第１層には前記したと同様な白金膜を用いても良い。ＣＶＤ法を用いることにより、微細に加工された下部電極４５間を良好に埋め込むことができる。
【００６９】  前記したＣＶＤ法では、ソースガスとして酸素（Ｏ2 ）を用いているため、ルテニウム（または白金）膜４７内に酸素が含有される。このような金属内の酸素は、従来技術においては後の工程で形成されるプラグを構成する金属との金属化合物（たとえば酸化チタン）を形成して、導通不良を発生する可能性がある。しかし本実施の形態では、後に説明するように第２層が形成されるため、このような不具合は生じない。
【００７０】  また、ルテニウム膜４７は、下部電極４５間のスペースを埋め込むに必要な膜厚で形成される。孔４３内にはすでにＢＳＴ膜４６が形成されているため、下部電極４５間のスペースｄ（たとえば0.１３μｍ）からＢＳＴ膜４６の膜厚Ｔｉｎｓ（たとえば３０ｎｍ）の２倍を引いた値（たとえば0.０７μｍ）の半分（たとえば３５ｎｍ）以上の膜厚が要求される。すなわち、ルテニウム膜４７の膜厚Ｔ１は、Ｔ１＞（ｄ−２×Ｔｉｎｓ）／２、の関係が満足される。このような膜厚以上のルテニウム膜４７を形成すれば、ルテニウム膜４７により孔４３を埋め込むことが可能となり、次に説明する第２層をスパッタ法により形成できる。
【００７１】  なお、ルテニウム膜４７のＣＶＤ法による堆積に先立ち、スパッタ法により薄いルテニウム膜を形成しても良い。この場合、スパッタ法によるルテニウム膜は、ＣＶＤ法におけるシード膜として機能する。これにより、ルテニウム膜４７の形成を容易にし、埋め込み性を向上できる。
【００７２】  次に、図９に示すように、第２層であるタングステン膜４８を形成する。タングステン膜４８は、前記したルテニウム膜４７（第１層）とともに後に説明するＤＲＡＭキャパシタの上部電極４９を構成する。
【００７３】  タングステン膜４８は、スパッタ法により形成される。前記したとおり、ルテニウム膜４７で下部電極４５間の凹部が埋め込まれてその表面はほぼ平坦に形成されている。このため、ステップカバレッジあるいは埋め込み性に優れたＣＶＤ法を用いる必要がない。仮にＣＶＤ法によりタングステン膜を堆積する場合には、ＣＶＤ雰囲気中に水素が含まれ還元性になる。本実施の形態では、前記の通りＢＳＴ膜４６が用いられており、また、ルテニウム膜４７を通して水素がＢＳＴ膜４６に達する可能性がある。ＢＳＴ膜４６には酸素が含まれ、仮に水素がＢＳＴ膜４６に達した場合には水素により膜中の酸素が引き抜かれて酸素欠陥が増加する可能性がある。従って、酸素欠陥回復後のＢＳＴ膜４６が形成された後に還元雰囲気を生ずるＣＶＤ法を用いず、スパッタ法を用いる本実施の形態は、ＢＳＴ膜４６の性能（たとえばリーク電流の低減）を向上する上で効果が大きい。
【００７４】  また、タングステン膜４８の膜厚Ｔ２は、ルテニウム膜４７の膜厚Ｔ１よりも大きく形成する。このようにＴ２＞Ｔ１とすることにより、上部電極４９全体のストレスを低減できる。すなわち、ルテニウム等白金族は一般に内部応力（ストレス）が大きい。このような白金族のみで上部電極４９を構成する場合、必要な抵抗値まで抵抗を低減するには相当の膜厚を必要とすることを前提にすれば、上部電極４９全体のストレスが大きくなる。一方、タングステンは白金族のように大きなストレスを生じない。大きなストレスを有した状態では、キャパシタの性能低下、特にＢＳＴ膜４６へのストレスによるリーク電流の増加等が発生する。しかし、本実施の形態では、下層（ルテニウム膜４７）と上層（タングステン膜４８）とに分けて上部電極４９を構成するため、必要な膜厚（上部電極４９全体の膜厚）を確保しつつ、上部電極４９全体のストレスを低く抑制できる。これによりキャパシタ特性（リーク電流特性）を良好に維持できる。
【００７５】  また、タングステン膜４８を形成することにより、上部電極４９の抵抗値を低く維持できる。すなわち、ルテニウムは抵抗率が５０μΩｃｍであるのに対し、タングステンの抵抗率は１０μΩｃｍと低い。このため、同じ膜厚であっても仮にルテニウム膜４７のみで上部電極４９を構成する場合よりも本実施の形態の上部電極４９ではその全体の抵抗値を低減できる。しかも、前記の通り、タングステン膜４８の膜厚を厚く形成できるため、上部電極４９の抵抗をさらに低減できる。たとえばルテニウム膜４７の膜厚を５０ｎｍとし、タングステン膜の膜厚を１００ｎｍとした場合には、シート抵抗は１Ω／□となる。仮に、膜厚５０ｎｍのルテニウム膜のみで下部電極を構成した場合にはシート抵抗が１０Ω／□となることと比較して格段に上部電極４９の抵抗値を低減できる。
【００７６】  また、タングステン膜４８には、実質的に酸素が含まれない。このため、後に説明するプラグが形成されても、プラグ（たとえば窒化チタンとタングステンとの積層膜で構成される）中の金属（たとえばチタン）との酸化膜が界面に形成されない。このような酸化物（酸化チタン）は不導体、または、電気抵抗の高い物質であり、仮にプラグとタングステン膜４８（上部電極４９）との間に形成された場合には電気的接続の阻害要因、あるいは導通不良の原因となるが、本実施の形態ではそのような酸化物（導通阻害物）が形成されない。この結果、プラグとキャパシタとの接続を確実にし、また接続信頼性を向上してＤＲＡＭの信頼性および性能を高く維持できる。なお、ここで、タングステン膜４８には酸素が実質的に含まれないと表現したが、前記のような導通阻害物が形成されない程度の酸素の含有を排除するものではない。すなわち、酸素が含まれていてもその量がきわめて少なく、導通阻害物を形成してもトンネリングにより導通が確保できる程度、あるいは容易に絶縁破壊され導通を阻害しない程度の膜厚で形成されるにすぎない程度の酸素の混入は許容される。たとえばプラグ形成前の段階でタングステン膜４８表面に付着した大気雰囲気中の酸素あるいは水蒸気等である。また、タングステン膜４８の形成（スパッタ）時に不可避的に混入されるスパッタ雰囲気中の酸素である。
【００７７】  タングステン膜４８は、上記した特徴以外にも、第１層であるルテニウム膜４７よりもシリコン酸化膜のエッチング条件におけるエッチング速度が低い材料であること、酸化性雰囲気における揮発速度が遅いこと、等の特徴を有するが、この点は後の工程で詳述する。
【００７８】  次に、図１０に示すように、タングステン膜４８上に図示しないフォトレジスト膜を形成し、これをマスクとしてタングステン膜４８、ルテニウム膜４７およびＢＳＴ膜４６をエッチングする。これによりタングステン膜４８（第２層）およびルテニウム膜４７（第１層）からなる上部電極４９と、ＢＳＴ膜４６からなるキャパシタ絶縁膜５０とを形成する。また、このとき同時にシリコン窒化膜４１もエッチングして除去する。これにより周辺回路部のシリコン窒化膜４１が除去され、後に周辺回路部にスルーホールが形成される際のエッチングを容易にすることができる。
【００７９】  なお、前記エッチングにおいて、フォトレジスト膜をマスクとしてタングステン膜４８をエッチングし、フォトレジスト膜を除去し、タングステン膜４８をマスクとしてさらにルテニウム膜４７その他の膜をエッチングしても良い。この場合、タングステン膜４８をハードマスクとして機能させることができ、エッチング加工の精度を向上できる。
【００８０】  また、前記エッチングを異方性エッチングあるいはエッチング断面がほぼ垂直に加工されるようなエッチングを施した場合には、図１１（ａ）に示すようなエッチング断面が形成される。図１１（ａ）、（ｂ）は図１０におけるＡ部の拡大断面図である。すなわち、タングステン膜４８その他の膜の断面はほぼ垂直に加工されるが、ルテニウム膜４７のエッチング断面にはテーパが形成される。これは、ルテニウム膜４７のエッチングがタングステン等のエッチングと比較して困難であり、垂直に加工し難い加工困難性を有するからである。このような場合、ルテニウム膜４７の側壁には揮発性の低い反応生成物（たとえばＲｕＯ2 ）が形成される場合がある。このような反応生成物はその後の洗浄工程等で剥離し、塵になる可能性がある。そこで、図１１（ｂ）に示すように、タングステン膜４８、ルテニウム膜４７およびＢＳＴ膜４６を斜めにエッチングされるような条件でエッチングを行うことができる。これによりルテニウム膜４７側壁の反応生成物（サイドフィルム）の形成を防止して、塵の発生を防止し、半導体集積回路装置の歩留まりおよび信頼性の向上を図れる。なお、斜めエッチングの角度は、テーパ面の上端Ｐ１から下地面に下ろした垂線の足Ｐ２からテーパ面の下端Ｐ３までの距離Ｘが、最小加工寸法（たとえば0.１３μｍ）の２分の１以上の値（たとえば６５ｎｍ以上）とすることができる。
【００８１】  また、図１２に示すように、上部電極４９のパターニングと同時にローカル配線５１のパターニングを行うことができる。すなわち、上部電極４９は、メモリマット毎に形成されるが、隣接するメモリマット間を接続する配線としてローカル配線５１を形成できる。ローカル配線５１は、上部電極４９と同様にルテニウム膜４７およびタングステン膜４８からなる。本実施の形態では、タングステン膜４８を設けているため、ローカル配線５１の抵抗を低減することができる。また、ローカル配線５１は、メモリマット毎の上部電極４９間を接続する配線として形成するため、スルーホールを介して上層に引き上げ、第２層配線を介して上部電極４９間を接続する必要がない。このためスルーホールを形成するための面積を必要とせず、高集積化を図るとともに、設計を容易にすることができる。なお、ここでは上部電極４９間を接続する配線を例示したが、周辺回路領域のローカル配線として用いても良い。
【００８２】  次に、図１３に示すように、上部電極４９を覆うシリコン酸化膜５２を形成する。シリコン酸化膜５２は、たとえばＴＥＯＳ酸化膜の堆積とＣＭＰ法による研磨により表面を平坦化して形成できる。
【００８３】  次に、図１４に示すように、シリコン酸化膜５２上にフォトレジスト膜５３を形成する。フォトレジスト膜５３は、第２層配線と上部電極４９とを接続するプラグ、および、第２層配線と第１層配線とを接続するプラグが形成される領域に開口を有するように形成する。ここでは、たとえば第２層配線と上部電極４９とを接続するプラグに対応する開口を５４、第２層配線と第１層配線３１とを接続するプラグに対応する開口を５５とする。開口５４，５５を有するフォトレジスト膜５３をマスクとしてシリコン酸化膜５２をエッチングすれば、そのエッチング工程の途中で開口５４についてはエッチング孔が上部電極４９の表面（タングステン膜４８表面）に達し、開口５５についてはエッチング孔が未だ第１層配線３１表面に達しない状況が生ずる。この時点では、未だスルーホールの開口工程は終了しないから、開口５４についてはオーバーエッチング状態となる。この際、タングステン膜４８は、エッチングストッパとして機能する。すなわち、第２層であるタングステン膜４８は第１層であるルテニウム膜４７よりもシリコン酸化膜をエッチングする条件におけるエッチング速度が小さい材料となっている。仮にタングステン膜４８が形成されない上部電極４９の構成では、前記したエッチング途中においてエッチング孔がルテニウム膜に達した段階で、ルテニウムがエッチングされ始める。ルテニウムはシリコン酸化膜のエッチング雰囲気においてエッチング耐性を有しないから、ルテニウム膜を貫通してスルーホールが形成されることとなる。これに対して本実施の形態ではタングステン膜４８が形成されているため、上部電極４９を貫通してスルーホールが形成されることはない。この結果、後に形成されるプラグと上部電極４９との接触面積を十分に大きく保つことができ、上部電極４９とプラグとの接続信頼性を高めることができる。
【００８４】  さらにエッチングを継続し、図１５に示すように、スルーホール５６，５７を完成する。
【００８５】  次に、図１６に示すように、フォトレジスト膜５３を除去する。フォトレジスト膜５３の除去は酸素等のプラズマ雰囲気における処理（アッシング）により行う。このアッシングでは、スルーホール５６，５７の底部も酸化性雰囲気に曝されるが、本実施の形態ではタングステン膜４８が形成されており、このタングステン膜４８が酸化防止膜として機能するため、ルテニウム膜４７が揮発することがない。すなわち、ルテニウム等白金族材料は酸化性雰囲気により揮発するが、仮にスルーホール５６が上部電極４９を貫通して形成される場合には、ルテニウム膜４７がこの酸化性雰囲気に曝されることとなり、揮発によりその端面が後退することとなる。上部電極４９がルテニウム膜のみで構成される従来技術では、このようなルテニウムの後退により上部電極とプラグとの接続不良を生じる。しかし、本実施の形態ではこのような不具合は生じ得ない。
【００８６】  また、従来技術においては、スルーホール５６の底部においてルテニウム膜が露出されるため、アッシング雰囲気によりルテニウム膜に酸素が吸入される。この酸素によりプラグとの間の金属酸化物（たとえば酸化チタン）を生じ、プラグと上部電極との間の接続信頼性が損なわれる問題があることは前記した。しかし、本実施の形態ではタングステン膜４８が形成され、スルーホール５６底部にルテニウム膜４７が露出することはない。このため、アッシング雰囲気からの酸素の吸入は行われず、また、タングステン膜４８は、十分な耐酸化性を有し、酸素が吸入されることもないため、プラグと上部電極４９との間に酸化チタン等接続不良を生じる物質が形成されることもない。このため、上部電極４９とプラグとの接続信頼性を高く維持し、半導体集積回路装置の性能と信頼性を向上できる。
【００８７】  次に、図１７に示すように、スルーホール５６，５７の内部を含むシリコン酸化膜５２上にバリア膜である窒化チタン膜５８およびタングステン膜５９を堆積する。窒化チタン膜５８およびタングステン膜５９の堆積にはたとえばＣＶＤ法を用いる。窒化チタン膜５８はスルーホール５６，５７の内壁に沿うように形成し、タングステン膜５９はスルーホール５６，５７を埋め込むように形成する。
【００８８】  次に、図１８に示すように、エッチバック法またはＣＭＰ法を用いて、シリコン酸化膜５２上の窒化チタン膜５８およびタングステン膜５９を除去する。これによりプラグ６０を形成する。なお、プラグ６０と上部電極４９との接続部には窒化チタンが形成されているが、タングステン膜４８には酸素が実質的に含まれないため、プラグ６０との界面に電気的接続を阻害するような物質（たとえば酸化チタン）が形成されることはない。
【００８９】  次に、図１９に示すように、プラグ６０に接続する第２層配線を形成する。第２層配線は、シリコン酸化膜５２上に形成されたシリコン窒化膜６１とその上層のシリコン酸化膜６２の溝６３に形成される。溝６３はシリコン酸化膜６２上に形成されたフォトレジスト膜（図示せず）をマスクとして、２段階のエッチングにより形成される。すなわち、シリコン酸化膜がエッチングされるがシリコン窒化膜がエッチングされない条件の第１段階のエッチングによりシリコン酸化膜６２をエッチングし、その後シリコン窒化膜がエッチングされる第２の段階のエッチングによりシリコン窒化膜６１をエッチングする。これにより、下地であるシリコン酸化膜５２の過剰なエッチングを防止できる。
【００９０】  溝６３内への第２層の配線は、タンタル、窒化チタン等のバリア膜６４の堆積後、銅膜６５をメッキ法あるいはスパッタ法により形成し、その後これをＣＭＰ法により研磨して溝６３内にのみ残すことにより形成する。
【００９１】  その後、層間絶縁膜、第３層配線等上層配線を形成することができるが、説明を省略する。
【００９２】  本実施の形態によれば、上部電極４９を第１層であるルテニウム膜４７と第２層であるタングステン膜４８で構成するため、プラグ６０との接続信頼性を高くすることができる。また、上部電極４９の抵抗を低減できる。
【００９３】    （実施の形態２）
図２０〜図２５は、本発明の他の実施の形態であるＤＲＡＭの製造方法を工程順に示した断面図である。なお、実施の形態１と同様、基板の断面を示す各図の左側部分はＤＲＡＭのメモリセルが形成される領域（メモリセルアレイ）を示し、右側部分は周辺回路領域を示している。
【００９４】  本実施の形態の製造方法は、実施の形態１における図３までの工程と同様であり、その詳細な説明は省略する。
【００９５】  実施の形態１の図３に示すように、孔４３をシリコン酸化膜４２に形成後、図２０に示すように、ルテニウム膜６６を形成する。ルテニウム膜６６は、実施の形態１のように孔４３を埋め込むように形成するのとは相違し、図２０のように孔４３の内壁に沿うように形成する。ルテニウム膜６６の膜厚はたとえば５０ｎｍとする。また、ルテニウム膜６６は、スパッタ法あるいはＣＶＤ法の何れの方法を用いてもよい。ＣＶＤ法による場合は実施の形態１と同様に形成でき、微細に加工された孔４３の内壁に均一に被膜形成できる。
【００９６】  次に、図２１に示すように、シリコン酸化膜４２表面のルテニウム膜６６を除去し、孔４３の内壁にのみルテニウム膜６６を残して下部電極６７を形成する。シリコン酸化膜４２表面のルテニウム膜６６の除去は、ＣＭＰ法、エッチバック法を用いることができる。この除去工程に際して、孔４３を埋め込むシリコン酸化膜（ただしシリコン酸化膜４２とのエッチング選択比がとれることを要する。たとえばＳＯＧ（Spin On Glass ）等）を形成しても良い。
【００９７】  このように本実施の形態の下部電極６７は実施の形態１と相違し、上部に開口を有する筒型で形成される。キャパシタを構成する面は、筒型の内壁面となる。
【００９８】  次に、図２２に示すように、下部電極６７の内壁面に沿うＢＳＴ膜６８を実施の形態１と同様に形成する。
【００９９】  次に、図２３に示すように、ＢＳＴ膜６８上に第１層であるルテニウム膜６９を形成する。ルテニウム膜６９は孔４３による凹部を埋め込むように形成する。このように凹部を埋め込むのは実施の形態１と同様であるが、埋め込むに要するルテニウム膜６９の膜厚が実施の形態１の場合より本実施の形態では薄くなる。すなわち、本実施の形態では孔４３の内壁に筒型の下部電極６７を形成してるため、下部電極６７（ルテニウム膜６６）の膜厚の２倍分だけルテニウム膜６９の膜厚を薄くできる。このため、ルテニウム膜６９による応力の発生を小さくでき、後に説明する上部電極全体の応力を低減できる。
【０１００】  次に、図２４に示すように、ルテニウム膜６９上にタングステン膜７０を形成する。タングステン膜７０の膜厚は、ルテニウム膜６９の膜厚よりも厚く形成する。これにより次に説明する上部電極の抵抗値を低減できる。なお、タングステン膜７０の内部応力は小さいため、これを厚く形成しても上部電極全体のストレスはあまり大きくならない。
【０１０１】  次に、図２５に示すように、フォトレジスト膜をマスクとしてタングステン膜７０、ルテニウム膜６９およびＢＳＴ膜６８をエッチングする。これにより、タングステン膜７０およびルテニウム膜６９からなる上部電極７１を形成する。本実施の形態では相対的にタングステン膜７０の膜厚が厚くルテニウム膜６９の膜厚が薄いため、加工が困難なルテニウム膜６９の寄与が少ない。このため、上部電極７１の加工が容易になる。
【０１０２】  さらに、上部電極７１を覆う絶縁膜７２を形成する。絶縁膜７２はたとえばＴＥＯＳ酸化膜とし、その表面はたとえばＣＭＰ法により平坦化する。本実施の形態では、周辺回路領域にシリコン酸化膜４２が残されているので、アズデポ状態つまりＣＭＰ法による研磨の前の絶縁膜７２の段差が小さい。このためＣＭＰ工程の負荷を低減できる。
【０１０３】  その後の工程は実施の形態１と同様であるため、説明を省略する。
【０１０４】  本実施の形態によれば、上部に開口を有する筒型の下部電極６７においても実施の形態１と同様な効果が得られる。
【０１０５】  以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１０６】  たとえば、上記実施の形態１，２では、バリア膜４０をプラグ３９の上部に形成した後にシリコン窒化膜４１およびシリコン酸化膜４２を形成する例を説明したが、図２６および図２７に示すように、孔４３の形成後にバリア層としてルテニウムシリサイドを形成しても良い。すなわち、シリコン窒化膜４１およびシリコン酸化膜４２に孔４３を形成後、図２６に示すように、ルテニウム膜７３をたとえばスパッタ法により形成する。膜厚はたとえば５０ｎｍとする。次に、図２７に示すように、基板１にたとえば６００℃程度の熱処理を施す。これによりシリコンからなるプラグ３９とルテニウム膜７３とを反応させルテニウムシリサイド７４を形成する。その後、たとえばドライエッチングによりルテニウム膜７３を除去する。その後の工程は実施の形態１あるいは実施の形態２と同様である。
【０１０７】  また、上記実施の形態１，２では、第１層であるルテニウム膜４７あるいはルテニウム膜６９により、隣接する下部電極４５間の凹部あるいは下部電極６７の筒形状による凹部を埋め込む例を説明したが、図２８〜図３０に示すように、第２層であるタングステン膜で凹部を埋め込んでも良い。すなわち、図２８に示すように、ＢＳＴ膜４６の形成後、実施の形態１、２と同様にＣＶＤ法によりルテニウム膜７５を形成する。次に、図２９に示すように、スパッタ法によりタングステン膜７６を形成する。このタングステン膜７６はスパッタ法により形成されるため水素等還元雰囲気に起因するＢＳＴ膜４６の劣化の心配はない。その後、図３０に示すように、ＣＶＤ法によりタングステン膜７７を形成する。これにより前記凹部を埋め込む。ＣＶＤ法によりタングステン膜７７を形成する際には還元雰囲気に置かれるが、タングステン膜７６がブロッキング膜として作用し、ＢＳＴ膜４６を劣化させることはない。その後の工程は実施の形態１と同様である。なお、実施の形態２についても同様に適用できる。
【０１０８】  また、前記実施の形態では、下部電極４５、６７としてルテニウムを例示したが、これに限られず、貴金属膜、そのシリサイド膜もしくは酸化膜またはそれらの化合物膜、たとえば白金膜、ルテニウムシリサイド膜、または、ＳＲＯ膜でも良い。これらを下部電極４５，４６に用いても誘電率の高いＢＳＴ膜をキャパシタ絶縁膜に適用できる。
【０１０９】  また、前記実施の形態では、キャパシタ絶縁膜としてＢＳＴ膜４６，６８を例示したが、ＳＴＯ膜、または、酸化タンタル膜でもよい。
【０１１０】  また、前記実施の形態では、上部電極４９、７１の第１層としてルテニウム膜４７，６９を例示したが、貴金属膜、そのシリサイド膜もしくは酸化膜またはそれらの化合物膜、たとえば白金膜、ルテニウムシリサイド膜、または、ＳＲＯ膜でも良い。なお、キャパシタ絶縁膜に酸化タンタル膜を用いた場合には第１層として窒化チタン膜を適用できる。
【０１１１】  また、前記実施の形態では、上部電極４９、７１の第２層としてタングステン膜４８，７０を例示したが、IVｂ族、Ｖｂ族もしくはVIｂ族元素からなる金属膜またはそれらの窒化膜、シリサイド膜もしくは化合物膜、たとえばチタン膜、タンタル膜、窒化タングステン膜、窒化チタン膜、窒化タンタル膜、チタンアルミニウムナイトライド膜、チタンシリコンナイトライド膜、または、タンタルシリコンナイトライド膜でも良い。これらの膜であっても、酸化性雰囲気での耐酸化性、耐揮発性、シリコン酸化膜エッチング雰囲気における耐エッチング性、導電性、酸素非吸引性等の性能が満たされ、前記実施の形態と同様の効果が得られる。
【０１１２】  また、前記実施の形態の上部電極４９、７１は、ルテニウム膜４７，６９とタングステン膜４８，７０との積層膜を例示したが、さらに窒化チタン膜が形成されても良い。窒化チタン膜は水素に対するブロッキング性能、吸収性を有し、キャパシタが形成された後に水素がキャパシタ絶縁膜（たとえばＢＳＴ膜）に達するのを抑制できる。これにより、キャパシタの性能および信頼性を高く維持できる。
【０１１３】  また、前記実施の形態では、ＤＲＡＭに適用した場合について説明したが、ＤＲＡＭを含む半導体集積回路装置、たとえばシステムＬＳＩ等に広く適用することができる。
【発明の効果】
【０１１４】  本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【０１１５】  すなわち、キャパシタ上部電極と上層配線に接続するプラグとの間の導通信頼性を高く維持でき、また、接続不良が生じない半導体集積回路装置を提供できる。また、キャパシタ上部電極の抵抗を低減できる。
【図面の簡単な説明】
【図１】  本発明の一実施の形態（実施の形態１）であるＤＲＡＭの製造方法を工程順に示した断面図である。
【図２】  実施の形態１のＤＲＡＭの製造方法を工程順に示した断面図である。
【図３】  実施の形態１のＤＲＡＭの製造方法を工程順に示した断面図である。
【図４】  実施の形態１のＤＲＡＭの製造方法を工程順に示した断面図である。
【図５】  実施の形態１のＤＲＡＭの製造方法を工程順に示した断面図である。
【図６】  実施の形態１のＤＲＡＭの製造方法を工程順に示した断面図である。
【図７】  実施の形態１のＤＲＡＭの製造方法を工程順に示した断面図である。
【図８】  実施の形態１のＤＲＡＭの製造方法を工程順に示した断面図である。
【図９】  実施の形態１のＤＲＡＭの製造方法を工程順に示した断面図である。
【図１０】  実施の形態１のＤＲＡＭの製造方法を工程順に示した断面図である。
【図１１】  （ａ）および（ｂ）は、図１０におけるＡ部を拡大して示した断面図である。
【図１２】  実施の形態１の上部電極のパターンの一例を示した平面図である。
【図１３】  実施の形態１のＤＲＡＭの製造方法を工程順に示した断面図である。
【図１４】  実施の形態１のＤＲＡＭの製造方法を工程順に示した断面図である。
【図１５】  実施の形態１のＤＲＡＭの製造方法を工程順に示した断面図である。
【図１６】  実施の形態１のＤＲＡＭの製造方法を工程順に示した断面図である。
【図１７】  実施の形態１のＤＲＡＭの製造方法を工程順に示した断面図である。
【図１８】  実施の形態１のＤＲＡＭの製造方法を工程順に示した断面図である。
【図１９】  実施の形態１のＤＲＡＭの製造方法を工程順に示した断面図である。
【図２０】  本発明の他の実施の形態（実施の形態２）であるＤＲＡＭの製造方法を工程順に示した断面図である。
【図２１】  実施の形態２のＤＲＡＭの製造方法を工程順に示した断面図である。
【図２２】  実施の形態２のＤＲＡＭの製造方法を工程順に示した断面図である。
【図２３】  実施の形態２のＤＲＡＭの製造方法を工程順に示した断面図である。
【図２４】  実施の形態２のＤＲＡＭの製造方法を工程順に示した断面図である。
【図２５】  実施の形態２のＤＲＡＭの製造方法を工程順に示した断面図である。
【図２６】  実施の形態１、２のＤＲＡＭの製造方法の他の例を工程順に示した断面図である。
【図２７】  実施の形態１、２のＤＲＡＭの製造方法の他の例を工程順に示した断面図である。
【図２８】  実施の形態１のＤＲＡＭの製造方法のさらに他の例を工程順に示した断面図である。
【図２９】  実施の形態１のＤＲＡＭの製造方法のさらに他の例を工程順に示した断面図である。
【図３０】  実施の形態１のＤＲＡＭの製造方法のさらに他の例を工程順に示した断面図である。
【符号の説明】        １  基板
２  素子分離溝
３  ｐ型ウェル
４  ｎ型ウェル
５  ｎ型ウェル
６  シリコン酸化膜
７  シリコン酸化膜
８  ゲート酸化膜
９  ゲート電極
１０  キャップ絶縁膜
１１  ｎ- 型半導体領域
１２  ｐ- 型半導体領域
１３  窒化シリコン膜
１３ａ  サイドウォールスペーサ
１４  ｎ+ 型半導体領域
１５  ｐ+ 型半導体領域
１６  シリコン酸化膜
１７  ｎ+ 型半導体領域
１８  コンタクトホール
２０  プラグ
２１  シリコン酸化膜
２２  コンタクトホール
２６  シリサイド膜
２７  プラグ
３０〜３３  第１層配線
３４  シリコン酸化膜
３８  スルーホール
３９  プラグ
４０  バリア膜
４１  シリコン窒化膜
４２  シリコン酸化膜
４３  孔
４４  ルテニウム膜
４５  下部電極
４６  ＢＳＴ膜
４７  ルテニウム膜
４８  タングステン膜
４９  上部電極
５０  キャパシタ絶縁膜
５１  ローカル配線
５２  シリコン酸化膜
５３  フォトレジスト膜
５４、５５  開口
５６、５７  スルーホール
５８  窒化チタン膜
５９  タングステン膜
６０  プラグ
６１  シリコン窒化膜
６２  シリコン酸化膜
６３  溝
６４  バリア膜
６５  銅膜
６６  ルテニウム膜
６７  下部電極
６８  ＢＳＴ膜
６９  ルテニウム膜
７０  タングステン膜
７１  上部電極
７２  絶縁膜
７３  ルテニウム膜
７４  ルテニウムシリサイド
７５  ルテニウム膜
７６  スパッタ法によるタングステン膜
７７  ＣＶＤ法によるタングステン膜
ＢＬ  ビット線
Ｑｎ  ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ  ｐチャネル型ＭＩＳＦＥＴ
Ｑｓ  メモリセル選択用ＭＩＳＦＥＴ
ＷＬ  ワード線
【図１】
0005646798.tif 000002
【図２】
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【図３】
0005646798.tif 000004
【図４】
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【図５】
0005646798.tif 000006
【図６】
0005646798.tif 000007
【図７】
0005646798.tif 000008
【図８】
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【図９】
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【図１０】
0005646798.tif 000011
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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