(57)【特許請求の範囲】
【請求項１】
半導体基板と、
少なくとも一部が前記半導体基板に埋め込まれたソース／ドレイン領域を含むトランジスタと、
第１の電気絶縁材料で互いから電気的に絶縁されている第１の電極および第２の電極を含み、少なくとも一部が前記半導体基板に埋め込まれたキャパシタと
を備え、
前記第１の電極は前記半導体基板に電気的に接続されており、
前記第２の電極は、前記トランジスタの前記ソース／ドレイン領域に、金属−半導体接合によりオーミック接続されおり、
前記半導体基板がｐ型ドーピングであり、前記ソース／ドレイン領域がｎ型ドーピングである場合、前記第１の電極の仕事関数は、前記第２の電極の仕事関数よりも高く、
前記半導体基板がｎ型ドーピングであり、前記ソース／ドレイン領域がｐ型ドーピングである場合、前記第２の電極の仕事関数は、前記第１の電極の仕事関数よりも高いエンベデッドメモリセル。
【請求項２】
前記キャパシタはさらに、前記第１の電極の部分と前記半導体基板との間に第２の電気絶縁材料を含む請求項１に記載のエンベデッドメモリセル。
【請求項３】
前記キャパシタはさらに、前記半導体基板と、前記第１の電極および前記第２の電極のうち少なくとも一方との間に、反応物を含む請求項１または２に記載のエンベデッドメモリセル。
【請求項４】
前記第１の電気絶縁材料は、誘電率の高い誘電材料を含む請求項１から３のいずれか一項に記載のエンベデッドメモリセル。
【請求項５】
前記キャパシタは、前記第２の電極と前記ソース／ドレイン領域との間に絶縁膜を有さない請求項１から４のいずれか一項に記載のエンベデッドメモリセル。
【請求項６】
前記キャパシタの側面は、前記第１の電極の一部と前記半導体基板との間に位置する第２の電気絶縁材料に覆われて、前記キャパシタの底面は、前記半導体基板に接続されている請求項１から５のいずれか一項に記載のエンベデッドメモリセル。
【請求項７】
エンベデッドメモリセルを製造する方法であって、
半導体基板を提供する工程と、
少なくとも一部が前記半導体基板に埋め込まれたソース／ドレイン領域を含むトランジスタを形成する工程と、
少なくとも一部が前記半導体基板に埋め込まれて、前記半導体基板に電気的に接続された第１の電極と、少なくとも一部が前記半導体基板に埋め込まれて、前記ソース／ドレイン領域に、金属−半導体接合によりオーミック接続された第２の電極と、前記第１の電極を前記第２の電極から電気的に絶縁する第１の電気絶縁材料とを含むキャパシタを形成する工程と
を備え、
前記半導体基板がｐ型ドーピングであり、前記ソース／ドレイン領域がｎ型ドーピングである場合、前記第１の電極の仕事関数は、前記第２の電極の仕事関数よりも高く、
前記半導体基板がｎ型ドーピングであり、前記ソース／ドレイン領域がｐ型ドーピングである場合、前記第２の電極の仕事関数は、前記第１の電極の仕事関数よりも高い方法。
【請求項８】
前記第１の電極の部分と前記半導体基板との間に、第２の電気絶縁材料を形成する工程をさらに備える請求項７に記載の方法。
【請求項９】
前記半導体基板と、前記第１の電極および前記第２の電極のうち少なくとも一方との間に、反応物を形成する工程をさらに備える請求項７または８に記載の方法。
【請求項１０】
前記反応物を形成する工程は、
前記半導体基板と、前記第１の電極および前記第２の電極のうち少なくとも一方とに対して熱アニーリングを行う工程を有する請求項９に記載の方法。
【請求項１１】
エンベデッドＤＲＡＭセルを製造する方法であって、
ドーピングされた半導体基板を提供する工程と、
少なくとも一部が前記半導体基板に埋め込まれてドーピングされたソース／ドレイン領域を有するトランジスタを形成する工程と、
前記半導体基板にトレンチを形成する工程と、
前記トレンチに第１の金属を堆積させて、前記第１の金属を前記半導体基板に電気的に接触させる工程と、
前記トレンチ内の、前記第１の金属の上方に、第１の電気絶縁材料を堆積する工程と、
第２の金属を、前記トレンチ内の、前記第１の電気絶縁材料の上方に堆積させて、前記第２の金属を前記第１の金属から電気的に絶縁して、前記第２の金属を前記ソース／ドレイン領域に、金属−半導体接合によりオーミック接触させる工程と
を備え、
前記半導体基板がｐ型ドーピングであり、前記ソース／ドレイン領域がｎ型ドーピングである場合、前記第１の金属の仕事関数は、前記第２の金属の仕事関数よりも高く、
前記半導体基板がｎ型ドーピングであり、前記ソース／ドレイン領域がｐ型ドーピングである場合、前記第２の金属の仕事関数は、前記第１の金属の仕事関数よりも高い方法。
【請求項１２】
前記第１の金属の部分と前記半導体基板との間に第２の電気絶縁材料を形成する工程をさらに備える請求項１１に記載の方法。
【請求項１３】
前記半導体基板と、前記第１の金属および前記第２の金属のうち少なくとも一方との間に、反応物を形成する工程をさらに備える請求項１１または１２に記載の方法。
【請求項１４】
前記反応物を形成する工程は、
前記半導体基板と、前記第１の金属および前記第２の金属のうち少なくとも一方とに対して熱アニーリングを行う工程を有する請求項１３に記載の方法。
【請求項１５】
前記熱アニーリングを行う工程は、
前記半導体基板と、前記第１の金属および前記第２の金属のうち少なくとも一方とに対して、摂氏２００度から摂氏７００度の間の温度で、６０秒未満の間アニーリングする工程を有する請求項１４に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の開示する実施形態は、概してメモリセルに係り、より詳しくは、エンベデッドメモリのアーキテクチャに係る。
【背景技術】
【０００２】
コンピュータメモリアーキテクチャの有用性は、少なくともある程度、メモリに格納されているデータのアクセス可能速度に応じて決まる。従って、処理チップとオフチップメモリセルとの間の限られた通信帯域幅によってメモリレイテンシが大きくなってきたために、エンベデッドＤＲＡＭ（ＥＤＲＡＭ）等のオンチップメモリアーキテクチャが開発された。ＥＤＲＡＭの一形態のメモリエレメントは単一のトランジスタと単一のキャパシタとからなるものがあり、これはしばしば１Ｔ−１Ｃメモリセルと称される。
【０００３】
１Ｔ−１Ｃハイブリッドメモリセルによる方法には、キャパシタエレメントを、アクセストランジスタの隣りの半導体基板に埋め込み、キャパシタプレート１枚を、トランジスタのＮ＋ソース／ドレイン領域と接触させる、というものがある。既存の１Ｔ−１Ｃ  ＥＤＲＡＭセルは、キャパシタの下部電極を利用して、アクセストランジスタのＮ＋ソース／ドレイン領域と接触させて、上部電極を、基板の上面から設けられたビア／トレンチに接触させる。
【図面の簡単な説明】
【０００４】
開示されている実施形態は、以下の詳細な記載を、添付図面とともに読むことでよりよく理解される。
【０００５】
【図１】本発明の一実施形態におけるエンベデッドメモリセルの断面図である。
【０００６】
【図２】本発明の一実施形態におけるエンベデッドメモリセルの製造方法を示すフローチャートである。
【０００７】
【図３】本発明の一実施形態におけるエンベデッドＤＲＡＭセルの製造方法を示すフローチャートである。
【０００８】
【図４】本発明の別の実施形態におけるエンベデッドメモリセルの断面図である。
【発明を実施するための形態】
【０００９】
説明を簡潔に且つ明瞭に行うべく、図面は、構造の概略を示し、公知の特徴および技術の説明および詳細は、本発明の一実施形態の説明を不当に曖昧にしないようにするために省いている箇所がある。加えて、図面の各部材は必ずしも実際の縮尺率に即して描かれていない場合がある。例えば図面においては部材の一部を他の部材よりも強調して描くことにより、本発明の実施形態の理解を容易にする工夫をしている場合がある。異なる図面間の同じ参照番号は同じ部材を示し、類似している参照番号同士が示す部材は類似している場合もあるが類似していない場合もある。
【００１０】
記載および請求項「第１」「第２」「第３」「第４」等の用語が利用されている場合、これらは、同様のエレメント間を区別する目的で利用されており、必ずしもこれらエレメントが特定のシーケンシャルな、または時間的順序ではなければならないというわけではない。また、これらの用語は、状況によっては相互に入れ替え可能であってもよく、記載される本発明の実施形態は、例えば記載または図示されているものとは異なるシーケンスの動作もできる。同様に、ここに記載する方法が一連のステップを含むとして示されている場合、記載されるこれらステップの順序は、必ずしもこれらステップを実行可能な唯一の順序ではなく、記載するステップの一部を省いたり、および／または、ここでは記載されない他のステップを本発明の方法に加えたりすることもできる。さらに、「備える」「含む」「有する」といった用語およびこれらの派生語は、非排他的な含有関係を含むことを意図しており、つまり、エレメントのリストを含むプロセス、方法、物品、または装置が必ずしもこれらエレメントに限定されるわけでなく、明確にリストされてはいないがこれらプロセス、方法、物品、または装置に本来備わるべき他のエレメントを含んでもよい。
【００１１】
本記載および請求項において「左」「右」「前」「後」「上」「下」「上方」「下方」等の用語が利用されている場合には、これらの用語は説明を行う目的で利用されているのであり、必ずしも永久的な相対位置を示している場合ではない。これらの用語は、状況によっては入れ替え可能に利用されてもよく、ここに記載する本発明の実施形態は、ここに記載または図示されているもの以外の配置で動作することもできる。本明細書において「連結」と言う用語は、電気的または非電気的に、直接または間接に接続されている、と定義される。本明細書において、オブジェクト同士が「隣接」している、という記載は、互いに物理的接触状態にある場合もあり、互いに近接する位置にある場合もあり、互いと略同じ領域または範囲内にある場合もあり、その文章が利用されるコンテキストに応じた解釈が可能である。本明細書で利用される「一実施形態」という用語は、必ずしも全てが同じ実施形態を表しているわけではない。
【００１２】
本発明の一実施形態のエンベデッドメモリセルは、半導体基板、少なくとも一部が半導体基板に埋め込まれたソース／ドレイン領域を有するトランジスタ、および、半導体基板に少なくとも一部が埋め込まれたキャパシタを備える。キャパシタは、第１の電気絶縁材料で電気的に絶縁された第１の電極と第２の電極とを備える。第１の電極は、半導体基板に電気的に接続されており、第２の電極は、トランジスタのソース／ドレイン領域に電気的に接続されている。
【００１３】
上述したように、既存の１Ｔ−１Ｃ  ＥＤＲＡＭセルキャパシタに典型的なアーキテクチャは、上部キャパシタ電極を、基板の上面から設けられたビアまたはトレンチと接触させる、というものである。このアーキテクチャは、構造同士の接触を可能とするために、より大きな１Ｔ−１Ｃセル領域が必要となり、一部にはローカルインターコネクト密度の増加によってローカルインターコネクトスキーム／プロセスが複雑なものとなる。このアーキテクチャから生じる別の問題は、キャパシタプレート（電極）と半導体との間の接触抵抗が高いことに起因してセル性能が低い、ということである。
【００１４】
以下で詳述するように、本発明の実施形態は、真の「エンベデッド」キャパシタを実現とすることで、１Ｔ−１Ｃハイブリッド技術のスケーラビリティを向上させることができる。一例として、他の外部接触を（トランジスタ・コンタクト・ネットワークまたはゲート・コンタクト・ネットワークを介して）キャパシタに生成する必要がない。これにより、基板の上面から接触ビア／トレンチ（キャパシタ用の）を設ける必要がなくなり、インターコネクトの配置を簡単なものとすることができるようになる。さらに以下で詳述するが、本発明の実施形態は、例えばキャパシタの接触抵抗を低減させることによりメモリセル性能を向上させることができる。一例としては、これは半導体ドーピングにマッチする適切な金属を選択することにより達成することができる（例えば、ＰＷＥＬＬとＮ＋ソース／ドレインについては異なる金属を利用する）。
【００１５】
図１は、本発明の一実施形態におけるエンベデッドメモリセル１００の断面図である。一例としては、エンベデッドメモリセル１００はＥＤＲＡＭセルであってよい。図１に示すように、エンベデッドメモリセル１００は、半導体基板１１０、少なくとも一部が半導体基板１１０の本体領域１１１に埋め込まれたソース／ドレイン領域１２１（図示されている実施形態では隆起部分を含んでいる）を有するトランジスタ１２０（しばしばアクセストランジスタと称される）、および、少なくとも一部が半導体基板１１０に埋め込まれたキャパシタ１３０を備える。キャパシタ１３０はトレンチ１０５内に設けられ、互いから電気絶縁材料１３３で電気的に絶縁されている電極１３１および電極１３２を備える。トランジスタ１２０はさらに、ゲート領域１２２とソース／ドレイン接触１２３とを備える。エンベデッドメモリセル１００はさらに、ゲート領域１２２に隣接する側壁スペーサ１５０および酸化物層１４０を備える。
【００１６】
一実施形態では、電気絶縁材料１３３は、電気絶縁材料１３３は、高誘電率の誘電材料であってよい。ゲート誘電体として従来幅広く利用されてきた二酸化シリコン（ＳｉＯ２）は、誘電率ｋ（しばしば「ｋ」と記載される）が約３．９である。本記載では高誘電率の材料とは、誘電率がＳｉＯ２の誘電率よりもかなり高い材料のことを示すものとする。実際には、このような材料は通常、約８−１０以上の誘電率を有する（しかし、これより低い誘電率の材料も、高誘電率の材料ではありうるが）。同様に、ここで記載する「低誘電率の」材料とは、誘電率がＳｉＯ２の誘電率よりも低い材料（例えば、約３．５未満の誘電率を有する材料）のこととする。
【００１７】
図示されている電極１３１は、半導体基板１１０の本体領域１１１に電気的に接続されており、電極１３２は、トランジスタ１２０のソース／ドレイン領域１２１に電気的に接続されている。上述したように、このアーキテクチャは、キャパシタに上部接触を設ける必要がないので、密度上の利点を生じ、既存のＥＤＲＡＭアーキテクチャよりもスケーラビリティに優れる。一実施形態では、本体領域１１１はｐ型ドーピングがなされ、これは、トランジスタ１２０とキャパシタ１３０とがＰＷＥＬＬに配置され、ソース／ドレイン領域１２１がｎ型ドーピングされていることを意味している。
【００１８】
説明してきたように、図１の実施形態では、キャパシタ１３０の底部および上部電極両方（つまり電極１３１および１３２）が、半導体基板１１０と接触する。金属半導体接触は通常、非オーミックであり、界面抵抗はショットキー障壁高さ（ＳＢＨ）で定量化される。従ってＳＢＨを低減させることが、デバイスの性能（特にスケーラビリティ）を向上させる鍵である。ＳＢＨはさらに、半導体のドーピングの性質および程度に依存する程度が高く、ｎ型ドーピングには、半導体伝導帯で低いＳＢＨが必要であり、ｐ型ドーピングには、半導体価電子帯で低いＳＢＨが必要である。一実施形態ではソース／ドレイン領域１２１（ｎ型特性が強い）および本体領域１１１（ｐ型である）が互いに反対のドーピングをされているので、電極１３１および１３２に、それぞれ異なる種類の金属を含ませることで、ｎまたはｐそれぞれのＳＢＨを最小限に抑えることができる。
【００１９】
このように、一実施形態では、仕事関数の大きい金属が電極１３１として利用される。仕事関数の大きい金属は、半導体価電子帯で低いＳＢＨを有する。例えば、電極１３１は、プラチナ、パラジウム、イリジウム、オスミウム、またはその他の貴金属を含んでよい、あるいはより一般的に言うと、約５電子ボルト（ｅＶ）以上の仕事関数を持つ金属を含んでよい。上述した名称の金属のうち、イリジウムが、シリコンの価電子帯に対するＳＢＨが最低であるので（０．１７ｅＶ）、電極１３１の金属として特に好適であると思われるが、ＳＢＨ以外の他の要素も考慮に入れて決定することができる。
【００２０】
同じまたは別の実施形態では、仕事関数の小さい金属を電極１３２に利用する。仕事関数の小さい金属は、半導体の伝導帯でＳＢＨが低い。例えば電極１３２は、エルビウム、イッテルビウム、ガドリニウム、イットリウム、またはその他の希土類元素を含んでよい、あるいはより一般的に言うと、約３．２ｅＶ以下の仕事関数を持つ金属を含んでよい。上述した名称の金属のうち、イッテルビウムが、シリコンの伝導帯に対するＳＢＨが最低であるので（０．２７ｅＶ）、電極１３２の金属として特に好適であると思われるが、電極１３１の場合同様に、ＳＢＨ以外の他の要素も考慮に入れて決定することができる。
【００２１】
接触抵抗が低く、熱的に安定しており、よりクリーンな金属半導体接触は、金属と半導体との間の化学反応による反応物の生成（たとえば、シリコン基板におけるシリサイド、ゲルマニウム基板におけるゲルマニウム化物、シリコン−ゲルマニウム基板におけるゲルマノシリサイド（germano-silicide）等）により得られる。従って一部の実施形態では、化学反応を引き起こす熱アニーリングを電極１３１および１３２各々の堆積の後に行うが、これについては後述する。従って一部の実施では、キャパシタ１３０がさらに、反応物（不図示）を半導体基板１１０と、電極１３１および電極１３２の少なくとも一方との間に含む。
【００２２】
一部の実施形態では、キャパシタ１３０はさらに、電極１３１の一部と半導体基板１１０との間に第２の電気絶縁材料を含む。例えば、このような絶縁体は、電極１３１からソース／ドレイン領域１２１への電荷のリークを防止する目的に利用することができる。図１の実施形態では、電気絶縁材料１３４は、トレンチ１０５の側壁の部分に沿って設けられている。予期されるように、電気絶縁材料１３４は、トレンチ１０５の底部には設けないことで、上述したように、電極１３１と半導体基板１１０との間を電気的に接続する。例えば電気絶縁材料１３４は、窒化シリコン（ＳｉＮ）またはその他の低誘電率の材料等を含んでよい。
【００２３】
図２は、本発明の一実施形態におけるエンベデッドメモリセルの製造方法２００を示すフローチャートである。例えば方法２００によって、図１に示すエンベデッドメモリセル１００に類似したメモリセルが形成される。
【００２４】
方法２００のステップ２１０で、半導体基板が提供される。例えば、半導体基板は、図１に示す半導体基板１１０に類似したものであってよい。
【００２５】
方法２００のステップ２２０で、少なくとも一部が半導体基板に埋め込まれたソース／ドレイン領域を有するトランジスタが形成される。例えば、トランジスタは、図１に示すトランジスタ１２０に類似したものであってよい。従って、ソース／ドレイン領域も、図１に示すソース／ドレイン領域１２１に類似したものであってよい。
【００２６】
方法２００のステップ２３０で、少なくとも一部が半導体基板に埋め込まれて、半導体基板に電気的に接続された第１の電極と、少なくとも一部が半導体基板に埋め込まれて、ソース／ドレイン領域に電気的に接続された第２の電極と、第１の電極を第２の電極から電気的に絶縁する第１の電気絶縁材料とを備えるキャパシタが形成される。例えば、キャパシタは、図１に示すキャパシタ１３０に類似したものであってよい。従って、第１の電極、第２の電極、および第１の電気絶縁材料も、それぞれ、図１の電極１３１、電極１３２、および電気絶縁材料１３３に類似したもであってよい。
【００２７】
キャパシタ１３０が形成されるトレンチ（例えば図１のトレンチ１０５）のアスペクト比は比較的大きく、電極の要件が、キャパシタトレンチの表面全域に渡り連続したものであることから、電極の堆積プロセスは、原子層堆積法（ＡＬＤ）または化学気相成長法（ＣＶＤ）（変形例としてプラズマを使用するＡＬＤ、およびプラズマを使用するＣＶＤも利用可能である）等のコンフォーマルな気相堆積プロセス、または、電気めっき法または化学めっき法といったコンフォーマルな溶液を利用する堆積法を利用するプロセス等となる可能性が高いであろう。高度にコンフォーマルな物理的気相成長法（ＰＶＤ）も利用可能である。または、これら堆積法を組み合わせて利用することもできる。例えば、電極１３２は、ＰＶＤシード層を堆積させた後に、電気めっき法を利用してトレンチ１０５の残りの体積を充たすことで生成されてもよい。
【００２８】
方法２００のステップ２４０で、第１の電極と半導体基板との間のショットキー障壁高さを低減させる。一実施形態では、ステップ２４０で、半導体基板がｐ型ドーピングである場合には、仕事関数の高い金属を第１の電極として選択し、半導体基板がｎ型ドーピングである場合には、仕事関数の低い金属を第１の電極として選択する。上述したように、ステップ２４０の結果、プラチナ、パラジウム、イリジウム、オスミウム、またはその他の貴金属等が選択されてよい。
【００２９】
方法２００のステップ２５０では、第２の電極とソース／ドレイン領域との間のショットキー障壁高さを低減させる。一実施形態では、ステップ２５０で、ソース／ドレイン領域がｎ型ドーピングである場合には、仕事関数の低い金属を第２の電極として選択し、半導体基板がｐ型ドーピングである場合には、仕事関数の高い金属を第２の電極として選択する。上述したように、ステップ２５０の結果、エルビウム、イッテルビウム、ガドリニウム、イットリウム、またはその他の希土類元素等が選択されてよい。
【００３０】
一部の実施形態では、方法２００はさらに、第１の電極の部分と半導体基板との間に、第２の電気絶縁材料を形成することを含んでよい。例えば、第２の電気絶縁材料は、図１に示す電気絶縁材料１３４と類似したものであってよい。例えば、第２の電気絶縁材料は、各電極の形成前に、キャパシタの形成の一部（ステップ２３０）として形成することができる。この実施形態では、ドライエッチングステップ等を利用して、電気絶縁材料の一部をエッチングにより除去して、第１の電極を半導体基板に接触させることができる。
【００３１】
これと同じ、または他の実施形態では、方法２００はさらに、半導体基板と、第１の電極および第２の電極のうち少なくとも一方との間に、反応物を形成することを含んでもよい。これは、半導体基板と、第１の電極および第２の電極のうち少なくとも一方とに対して熱アニーリングを行うことを含んでよい。例えば、アニーリングは、約摂氏２００度から約摂氏７００度の範囲の温度で、極短期間行われてよく（フラッシュアニーリング、または、スパイクアニーリングと通常称されている）または、数分から数時間といったこれより長いオーダの期間行われてもよい。
【００３２】
図３は、本発明の一実施形態におけるエンベデッドＤＲＡＭセルの製造方法３００を示すフローチャートである。例えば、方法３００によって、図１に示すエンベデッドメモリセル１００に類似したメモリセルが形成される。
【００３３】
方法３００のステップ３１０で、ｐ型ドーピングされた半導体基板が提供される。例えば、半導体基板は、図１に示す半導体基板１１０に類似したものであってよい。
【００３４】
方法３００のステップ３２０で、少なくとも一部が半導体基板に埋め込まれたｎ型ドーピングされたソース／ドレイン領域を有するトランジスタが形成される。例えば、トランジスタは、図１に示すトランジスタ１２０に類似したものであってよい。従って、ソース／ドレイン領域も、図１に示すソース／ドレイン領域１２１に類似したものであってよい。
【００３５】
方法３００のステップ３３０で、半導体基板にトレンチを形成する。例えばトレンチは、図１に示すトレンチ１０５に類似したものであってよい。トレンチは、当技術分野で公知であるトレンチ形成に適した方法および技術を用いて形成することができる。
【００３６】
方法３００のステップ３４０で、トレンチに仕事関数の高い金属を堆積させて、仕事関数の高い金属を半導体基板に電気的に接触させる。例えば、上述したとおり、仕事関数の高い金属はキャパシタの下部電極として利用することができる。
【００３７】
方法３００のステップ３５０で、トレンチ内の、仕事関数の高い金属の上方に、第１の電気絶縁材料を堆積する。例えば、第１の電気絶縁材料は、図１に示す電気絶縁材料１３３に類似したものであってよい。
【００３８】
一実施形態では、ステップ３５０は、仕事関数の高い金属の上方に第１の電気絶縁材料をコンフォーマルに堆積した結果、図１に示すような、ソース／ドレイン領域１２１の下端から延びる絶縁層を生成することを含む。この方法には、堆積ステップに加えて、図１に示す位置まで第１の電気絶縁材料をエッチングにより除去するエッチングステップが含まれてよい。または、図１に示す絶縁層は、これとは異なる形成法により形成されてもよい。別の実施形態では、ステップ３５０は、第１の電気絶縁材料をコンフォーマルに堆積させて、キャパシタが形成されているトレンチの上部まで延びるコンフォーマルな層を形成する。本実施形態の一例を図４に示すが、図４は、本発明の一実施形態におけるエンベデッドメモリセル４００の断面図である。（図４では、コンフォーマルな絶縁層の片側は、以下に説明する理由によって、トレンチの上部には到達しない、あるいは、トレンチの上部に到達しなくなる。）
【００３９】
図４に示すように、エンベデッドメモリセル４００は、半導体基板４１０、少なくとも一部が半導体基板４１０の本体領域４１１に埋め込まれたソース／ドレイン領域４２１（図示されている実施形態では隆起部分を含んでいる）を有するトランジスタ４２０、および、少なくとも一部が半導体基板４１０に埋め込まれたキャパシタ４３０を備える。キャパシタ４３０はトレンチ４０５内に設けられ、互いから電気絶縁材料４３３で電気的に絶縁されている電極４３１および電極４３２を備える。（オプションの）電気絶縁材料４３４は、トレンチ４０５の下の方に並んでいる。トランジスタ４２０はさらに、ゲート領域４２２とソース／ドレイン接触４２３とを備える。エンベデッドメモリセル４００はさらに、ゲート領域４２２に隣接する側壁スペーサ４５０および酸化物層４４０を備える。図示されている電極４３１は、半導体基板４１０の本体領域４１１に電気的に接続されており、電極４３２は、トランジスタ４２０のソース／ドレイン領域４２１に電気的に接続されている。例えば、半導体基板４１０、トランジスタ４２０、ソース／ドレイン領域４２１、本体領域４１１、キャパシタ４３０、トレンチ４０５、電極４３１、電極４３２、電気絶縁材料４３３、電気絶縁材料４３４、ゲート領域４２２、ソース／ドレイン接触４２３、酸化物層４４０、および側壁スペーサ４５０は、図１に全て示されている半導体基板１１０、トランジスタ１２０、ソース／ドレイン領域１２１、本体領域１１１、キャパシタ１３０、トレンチ１０５、電極１３１、電極１３２、電気絶縁材料１３３、電気絶縁材料１３４、ゲート領域１２２、ソース／ドレイン接触１２３、酸化物層１４０、および側壁スペーサ１５０に類似していてよい。
【００４０】
方法３００のステップ３６０で、仕事関数の低い金属を、トレンチ内の、第１の電気絶縁材料の上方に堆積させて、仕事関数の低い金属を仕事関数の高い金属から電気的に絶縁して、仕事関数の低い金属をソース／ドレイン領域に電気的に接触させる。例えば、仕事関数の低い金属は、上述したように、キャパシタの上部電極として利用することができる。
【００４１】
図４を参照すると、図面の左側のソース／ドレイン接触４２３によって、電極４３２をトランジスタ１２０に短絡させている。接触エッチングによって、トランジスタ４２０に隣接する面における電気絶縁材料４３３もがエッチングにより除去された点に留意されたい。少なくとも一実施形態における、接触材料が堆積された後の構造が図４に示されており、ここでは、電気絶縁材料４３３が、トレンチ４０５の片側の上部に到達しており、且つ、トレンチ４０５の他の側においてソース／ドレイン接触４２３の底部に到達している。電極４３２とソース／ドレイン４２１との間の接触は、幾分削られているが（compromise）、その影響は、接触がソース／ドレイン４２１の拡散を取り囲んでいることで軽減されていると考えられる。トレンチの上部に電気絶縁材料を堆積させてから、接触エッチングで除去することにより、仕事関数の低い材料の堆積の前に、厚みのある電気絶縁材料のみに対する、潜在的に問題を孕んだ、および／または、難しいウェットエッチング（またはその他のエッチング）を行う必要がなくなる。
【００４２】
一部の実施形態では、方法３００はさらに、仕事関数の高い金属の部分と半導体基板との間に、第２の電気絶縁材料を形成することを含んでよい。例えば、第２の電気絶縁材料は、図１に示す電気絶縁材料１３４と類似したものであってよい。一実施形態では、第２の電気絶縁材料は、トレンチの形成（ステップ３３０）の後であって、仕事関数の高い金属の堆積（ステップ３４０）の前に、形成してよい。この実施形態では、ドライエッチングステップ等を利用して、キャパシタトレンチの底部を開き、仕事関数の高い金属（下部電極）をＰＷＥＬＬに接触させる。
【００４３】
これと同じ、または他の実施形態では、方法３００はさらに、半導体基板と、仕事関数の高い金属および仕事関数の低い金属のうち少なくとも一方との間に、反応物を形成することを含んでもよい。一実施形態では、これは、半導体基板と、仕事関数の高い金属および仕事関数の低い金属のうち少なくとも一方とに対して熱アニーリングを行うことを含んでよい。例えば、アニーリングは、約摂氏２００度から約摂氏７００度の範囲の温度で行われてよい。一実施形態では、アニーリング期間は、約６０秒未満であってよい。他の実施形態では、アニーリング期間は、数分から数時間といったオーダであってよい。
【００４４】
本発明発明を具体的な実施形態を参照しながら説明してきたが、当業者であれば、本発明の精神および範囲を逸脱することなく様々な変更を加えることができる。従って本発明の実施形態の開示は、本発明の範囲を例示する目的を有しており、限定は意図していない。本発明の範囲は、添付請求項が要する範囲によってのみ限定されることが意図されている。例えば当業者であれば、ここに記載したエンベデッドメモリセル、関連構造および方法を様々な実施形態で実装することができることを容易に理解して、上述したこれら実施形態の一部が必ずしも全ての可能性のある実施形態の完全な説明では必ずしもないことを理解する。
【００４５】
加えて、具体的な実施形態との関連で利点、他の有利な点、および問題に対する解決法を述べてきた。これらの利点、有利な点、および問題に対する解決法、ならびにこれらの利点、有利な点、および問題に対する解決法を生じるエレメント（１または複数）が記載されていたり、明らかであったりするが、これらは、請求項のいずれかまたは全てにおける特徴またはエレメントにとって重要、必須、本質的なものであると捉えられるべきではない。
【００４６】
さらに、ここに開示する実施形態および限定は、実施形態および／または限定が、（１）請求項で明確に請求されていない場合、および、（２）均等論に基づいて請求項のエレメントおよび／または限定を表す潜在的な均等物である場合、公有の原則における公衆に与えられたものではないことを理解されたい。
【図１】
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【図２】
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【図３】
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【図４】
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