(57)【特許請求の範囲】
【請求項１】
一導電型の半導体領域を含む半導体層と、
前記半導体領域を貫通するように前記半導体層に形成され、開口端が前記半導体層の上面側に位置しているトレンチと、
前記トレンチの側壁に沿うように前記半導体領域に形成されるチャネル領域と、
前記トレンチの内面上にゲート絶縁膜を介して形成されるゲート電極とを備え、
前記ゲート電極は、前記半導体領域よりも上方に上面が位置するように前記トレンチ内に埋め込まれ、前記ゲート絶縁膜を挟んで前記チャネル領域と対向するポリシリコン層と、前記ポリシリコン層の上面上且つ前記チャネル領域の上端よりも上方に形成され、前記ポリシリコン層よりも電気抵抗率が小さい低抵抗層とを含み、
前記半導体領域の上方、且つ、前記チャネル領域と対向しない位置における前記ゲート絶縁膜と前記低抵抗層との間に介在し、且つ、前記ゲート絶縁膜と異なる材料により成る保護膜が形成されており、
前記半導体層の上面のうちの前記トレンチの前記開口端の近傍領域は前記ゲート絶縁膜により被覆されることを特徴とする、半導体装置。
【請求項２】
前記保護膜は、前記低抵抗層の側面を覆うように形成されていることを特徴とする、請求項１に記載の半導体装置。
【請求項３】
前記保護膜は、ＳｉＮ膜から構成されていることを特徴とする、請求項１または２に記載の半導体装置。
【請求項４】
前記低抵抗層は、金属層から構成されていることを特徴とする、請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記低抵抗層は、Ａｌ、Ｃｕ、Ｗ、Ｔｉ、Ｍｏ、Ｃｏ、Ａｇ、Ｐｔ、および、Ｐｂの群から選択される少なくとも１つの元素を含むことを特徴とする、請求項４に記載の半導体装置。
【請求項６】
前記低抵抗層は、金属珪化物を含むことを特徴とする、請求項４または５に記載の半導体装置。
【請求項７】
前記ポリシリコン層と前記低抵抗層との間に介装され、前記低抵抗層の金属原子が前記ポリシリコン層に拡散するのを抑制するバリアメタル層をさらに備えることを特徴とする、請求項４〜６のいずれか１項に記載の半導体装置。
【請求項８】
前記バリアメタル層は、前記低抵抗層と前記保護膜との間に介装されていることを特徴とする、請求項７に記載の半導体装置。
【請求項９】
前記ゲート絶縁膜は前記トレンチの側壁に沿って同じ厚さであることを特徴とする、請求項１〜８のいずれか１項に記載の半導体装置。
【請求項１０】
前記保護膜の厚さは１０ｎｍ〜１００ｎｍであることを特徴とする、請求項１〜９のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置に関し、特に、トレンチ構造を有する半導体装置に関する。
【背景技術】
【０００２】
従来、半導体層に形成されたトレンチにゲート電極が埋め込まれたトレンチゲート型（トレンチ構造）のＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）が知られている。このようなトレンチゲート型のＭＯＳＦＥＴ（半導体装置）では、ゲート電極を構成する材料として、一般的に、不純物の導入により導電化されたポリシリコンが用いられている。
【０００３】
また、近年、ゲート電極の抵抗を低減することにより、ＭＯＳＦＥＴのスイッチング動作を高速化することが試みられている。上記したポリシリコンからなるゲート電極を備えたＭＯＳＦＥＴでは、ポリシリコンに導入する不純物量（ドーピング濃度）を増加することにより、ゲート電極の抵抗を低減することが可能である。しかしながら、ポリシリコンに対する不純物の固溶度には限界があるため、ゲート電極のさらなる低抵抗化のためには、ポリシリコンよりも比抵抗（電気抵抗率）の小さい金属材料からゲート電極を構成する必要があった。
【０００４】
このため、従来、金属材料からなるゲート電極を備えたトレンチゲート型のＭＯＳＦＥＴが知られている（たとえば、特許文献１参照）。上記特許文献１には、タングステンからなるゲート電極がトレンチ内部に形成されたＭＯＳＦＥＴ（半導体装置）が開示されている。
【０００５】
図２２は、上記特許文献１に開示された従来のＭＯＳＦＥＴ（半導体装置）の構造を簡略化して示した断面図である。図２２を参照して、従来のＭＯＳＦＥＴ（半導体装置）では、Ｎ+型の半導体基板１０１の上面上に、エピタキシャル層（半導体層）１０２が形成されている。このエピタキシャル層１０２には、半導体基板１０１側から順に、Ｎ-型不純物領域（ドレイン領域）１０２ａ、Ｐ型不純物領域１０２ｂおよびＮ+型不純物領域（ソース領域）１０２ｃが形成されている。
【０００６】
また、エピタキシャル層１０２には、Ｎ+型不純物領域（ソース領域）１０２ｃおよびＰ型不純物領域１０２ｂを貫通してＮ-型不純物領域（ドレイン領域）１０２ａの途中の深さにまで達するトレンチ１０３が形成されている。このトレンチ１０３の底面および内側面には、ＳｉＯ2からなるゲート絶縁膜１０４が形成されている。そして、トレンチ１０３内のゲート絶縁膜１０４上には、ＳｉＮ膜１０５を介して、タングステンからなるゲート電極１０６が形成されている。上記ＳｉＮ膜１０５は、ゲート絶縁膜１０４を介して、トレンチ１０３内の全面（トレンチ１０３の底面および内側面）に形成されている。また、エピタキシャル層１０２の上面上には、ゲート電極１０６の上面および側面を覆うＵＤＯ（ＵｎＤｏｐｅｄ  Ｏｘｉｄ）膜１０７が形成されているとともに、このＵＤＯ膜１０７上にはソース電極１０８が形成されている。また、半導体基板１０１の裏面（下面）上には、ドレイン電極１０９が形成されている。なお、ソース電極１０８とＮ+型不純物領域（ソース領域）１０２ｃとは、図示しないコンタクト電極を介して電気的に接続されている。
【０００７】
上記のように構成された従来のＭＯＳＦＥＴでは、ソース電極１０８とドレイン電極１０９との間に所定の電圧を印加するとともに、ゲート電極１０６を所定の電位にすることにより、Ｐ型不純物領域１０２ｂとゲート絶縁膜１０４との界面近傍領域（Ｐ型不純物領域１０２ｂのトレンチ１０３側壁に沿った領域）にチャネル領域１１０が形成される。これにより、Ｎ+型不純物領域（ソース領域）１０２ｃとＮ-型不純物領域（ドレイン領域）１０２ａとの間に電流が流れる。なお、ゲート電極１０６およびＳｉＮ膜１０５は、チャネル領域１１０と対向した状態となっている。
【０００８】
また、上記した従来のＭＯＳＦＥＴでは、ＳｉＮ膜１０５を介してタングステンからなるゲート電極１０６が形成されているので、このＳｉＮ膜１０５により、ゲート絶縁膜１０４への金属原子（タングステン原子）の拡散が抑制される。
【０００９】
【特許文献１】特開２００１−２８４５８７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、図２２に示した従来のＭＯＳＦＥＴでは、ＳｉＮ膜１０５をトレンチ１０３内の全面に形成する必要があるため、ＳｉＮ膜１０５の形成が困難であるという不都合がある。また、近年、トレンチパターンの微細化が進んでおり、深さが１μｍ〜３μｍ程度で、幅が０．３μｍ〜０．５μｍ程度のトレンチが形成されることがある。このようなアスペクト比の大きいトレンチを、上記した従来のＭＯＳＦＥＴに形成した場合には、ＳｉＮ膜１０５の形成が非常に困難となる。このため、トレンチ１０３内にＳｉＮ膜１０５で覆われていない部分が形成されるおそれがあり、この場合には、この部分を介して、ゲート電極１０６の金属原子がゲート絶縁膜１０４に拡散するという不都合が生じる。これにより、ゲート絶縁膜１０４の信頼性が低下するという問題点がある。
【００１１】
また、アスペクト比の大きいトレンチ内にタングステン（金属材料：ゲート電極１０６）を良好に埋め込むのも困難である。したがって、図２２に示した従来のＭＯＳＦＥＴでは、トレンチパターンの微細化に対応するのが困難であるという問題点がある。
【００１２】
さらに、図２２に示した従来の構造では、ゲート電極１０６がタングステンから構成されているため、ゲート電極がポリシリコンから構成されている場合に比べて、ＭＯＳＦＥＴの駆動電圧が大幅に変化するという不都合がある。
【００１３】
ここで、ＭＯＳＦＥＴの駆動電圧は、
閾値電圧ＶT＝ＶFB＋２ψB＋（２εSｑＮA（２ψB））1/2／ＣO
＝（φ−Ｑf／ＣO）＋２ψB＋（４εSｑＮAψB）1/2／ＣO
で決定される。なお、上記式中、ＶFBはフラットバンド電圧であり、ψBは半導体（Ｐ型不純物領域１０２ｂ）内部の静電ポテンシャルであり、εSは半導体（Ｐ型不純物領域１０２ｂ）の誘電率であり、ｑは素電荷量であり、ＮAはアクセプタ不純物濃度であり、ＣOはゲート絶縁膜１０４の単位面積あたりの容量であり、φは仕事関数差（ゲート絶縁膜１０４を挟んで対向するゲート電極１０６の仕事関数と半導体（Ｐ型不純物領域１０２ｂ）の仕事関数との差）であり、Ｑfはゲート絶縁膜１０４中の固定電荷である。
【００１４】
ゲート電極１０６がタングステンから構成されている場合には、ゲート電極がポリシリコンから構成されている場合に比べて、仕事関数差φが大きく異なるため、上記の式より、図２２に示した従来のＭＯＳＦＥＴでは、ゲート電極がポリシリコンからなる一般的なＭＯＳＦＥＴに比べて、閾値電圧ＶTが大幅に変化する。したがって、上記したように、駆動電圧が大幅に変化するという不都合が生じる。
【００１５】
また、上記した従来の構造では、タングステンからなるゲート電極１０６が、ゲート絶縁膜１０４およびＳｉＮ膜１０５を介して、チャネル領域１１０と対向するように形成されているため、ＳｉＮ膜１０５の厚みやゲート絶縁膜１０４とＳｉＮ膜１０５との誘電率の違いなどによって、駆動電圧等の素子特性が変化してしまうという不都合もある。
【００１６】
このように、図２２に示した従来のＭＯＳＦＥＴでは、ゲート電極１０６の抵抗を低減することが可能であるものの、駆動電圧等の素子特性が大幅に変化するという不都合がある。そして、駆動電圧等の素子特性が変化しないようにしようとすると、ＭＯＳＦＥＴの大幅な設計変更を強いられる。すなわち、図２２に示した従来のＭＯＳＦＥＴでは、駆動電圧等の素子特性の変化を抑制しつつ、スイッチング動作の高速化を図ることが困難であるという問題点がある。
【００１７】
この発明は、上記のような課題を解決するためになされたものであり、この発明の目的は、ゲート絶縁膜の信頼性の低下を抑制することが可能であるとともに、トレンチパターンの微細化に対応することが可能な半導体装置を提供することである。
【００１８】
この発明の他の目的は、駆動電圧等の素子特性の変化を容易に抑制することができ、かつ、スイッチング動作の高速化を図ることが可能な半導体装置を提供することである。
【課題を解決するための手段】
【００１９】
上記目的を達成するために、この発明の一の局面による半導体装置は、一導電型の半導体領域を含む半導体層と、半導体領域を貫通するように半導体層に形成され、開口端が半導体層の上面側に位置しているトレンチと、トレンチの側壁に沿うように半導体領域に形成されるチャネル領域と、トレンチの内面上にゲート絶縁膜を介して形成されるゲート電極とを備えている。そして、ゲート電極は、半導体領域よりも上方に上面が位置するようにトレンチ内に埋め込まれ、ゲート絶縁膜を挟んでチャネル領域と対向するポリシリコン層と、ポリシリコン層の上面上に形成され、ポリシリコン層よりも電気抵抗率が小さい低抵抗層とを含み、半導体領域の上方におけるゲート絶縁膜とゲート電極との間には、保護膜が形成されている。なお、本発明の半導体層は、半導体基板を含む。
【００２０】
この一の局面による半導体装置では、上記のように、ゲート電極をポリシリコン層と低抵抗層とを含むように構成し、そのポリシリコン層を、半導体領域よりも上方に上面が位置するようにトレンチ内に埋め込むとともに、ゲート絶縁膜を挟んでチャネル領域と対向するように形成することによって、仕事関数差φを、ゲート電極がポリシリコン層のみで構成されている場合と同等とすることができる。このため、閾値電圧ＶTも、ゲート電極がポリシリコン層のみで構成されている場合と同等とすることができるので、駆動電圧の大幅な変化を抑制することができる。また、ポリシリコン層よりも電気抵抗率が小さい低抵抗層を、ポリシリコン層の上面上に形成することによって、ゲート電極全体での抵抗を低減することができるので、駆動電圧の大幅な変化を容易に抑制しながら、スイッチング動作の高速化を図ることができる。
【００２１】
また、一の局面による半導体装置では、上記のように、半導体領域の上方におけるゲート絶縁膜とゲート電極との間に保護膜を形成することによって、低抵抗層をポリシリコン層の上面上に形成したとしても、この保護膜により、低抵抗層の構成原子がゲート絶縁膜に拡散するのを抑制することができるので、低抵抗層の構成原子がゲート絶縁膜に拡散することに起因して、ゲート絶縁膜の信頼性が低下するという不都合が生じるのを抑制することができる。また、保護膜を、半導体領域の上方におけるゲート絶縁膜とゲート電極との間に形成することによって、アスペクト比を小さくすることができるので、保護膜をトレンチ内の全面に形成する場合と異なり、容易にトレンチ内に保護膜を形成することができる。このため、トレンチパターンを微細化した場合でも、良好な保護膜を形成することが可能となるので、トレンチパターンの微細化に対応することができる。
【００２２】
なお、上記した構成では、チャネル領域と対向する部分には保護膜が形成されていないので、駆動電圧等の素子特性に対する保護膜の影響を抑制することができる。また、ポリシリコン層と低抵抗層との間にも保護膜が形成されていないので、低抵抗層を、ポリシリコン層の上面上に、ポリシリコン層と電気的に接続された状態で形成することができる。
【００２３】
上記一の局面による半導体装置において、好ましくは、保護膜は、低抵抗層の側面を覆うように形成されている。このように構成すれば、低抵抗層の構成原子がゲート絶縁膜に拡散するのを効果的に抑制することができるので、ゲート絶縁膜の信頼性の低下を効果的に抑制することができる。
【００２４】
上記一の局面による半導体装置において、好ましくは、保護膜は、ＳｉＮ膜から構成されている。このように構成すれば、容易に、低抵抗層の構成原子がゲート絶縁膜に拡散するのを抑制することができるので、容易に、ゲート絶縁膜の信頼性の低下を抑制することができる。
【００２５】
上記一の局面による半導体装置において、好ましくは、低抵抗層は、金属層から構成されている。このように構成すれば、容易に、ゲート電極の抵抗を低減することができるので、容易に、スイッチング動作の高速化を図ることができる。
【００２６】
この場合において、好ましくは、低抵抗層は、Ａｌ、Ｃｕ、Ｗ、Ｔｉ、Ｍｏ、Ｃｏ、Ａｇ、Ｐｔ、および、Ｐｂの群から選択される少なくとも１つの元素を含む。このように構成すれば、より容易に、ゲート電極の抵抗を低減することができるので、より容易に、スイッチング動作の高速化を図ることができる。
【００２７】
上記金属層からなる低抵抗層を備えた構成において、低抵抗層は、金属珪化物を含んでいてもよい。
【００２８】
上記金属層からなる低抵抗層を備えた構成において、好ましくは、ポリシリコン層と低抵抗層との間に介装され、低抵抗層の金属原子がポリシリコン層に拡散するのを抑制するバリアメタル層をさらに備える。このように構成すれば、バリアメタル層により、低抵抗層を構成する金属原子がポリシリコン層に拡散するのを抑制することができるので、金属原子がポリシリコン層に拡散することに起因して、閾値電圧が変化するという不都合が生じるのを抑制することができる。
【００２９】
なお、上記バリアメタル層は、たとえば、窒化チタン（ＴｉＮ）や窒化タングステン（ＷＮX）などの金属窒化物から構成することができる。また、バリアメタル層は、チタン（Ｔｉ）などの金属材料から構成することもできる。
【００３０】
上記一の局面による半導体装置において、好ましくは、低抵抗層の上面上に形成される絶縁体層をさらに備え、絶縁体層は、上面がトレンチの内部に位置するように構成されている。このように構成すれば、隣り合うトレンチ間の間隔を小さくすることができるので、容易に、トレンチパターンの微細化に対応することができる。
【発明の効果】
【００３１】
以上のように、本発明によれば、ゲート絶縁膜の信頼性の低下を抑制することが可能であるとともに、トレンチパターンの微細化に対応することが可能な半導体装置を容易に得ることができる。
【００３２】
また、本発明によれば、駆動電圧等の素子特性の変化を容易に抑制することができ、かつ、スイッチング動作の高速化を図ることが可能な半導体装置を容易に得ることができる。
【発明を実施するための最良の形態】
【００３３】
以下、本発明を具体化した実施形態を、図面を参照して詳細に説明する。なお、以下の実施形態では、半導体装置の一例であるＭＯＳＦＥＴ（電界効果型トランジスタ）に本発明を適用した例について説明する。
【００３４】
（第１実施形態）
図１は、本発明の第１実施形態によるＭＯＳＦＥＴの構造を示した断面図である。図２は、第１実施形態によるＭＯＳＦＥＴの一部を拡大して示した断面図である。図３は、第１実施形態によるＭＯＳＦＥＴの全体斜視図である。まず、図１〜図３を参照して、本発明の第１実施形態によるＭＯＳＦＥＴの構造について説明する。
【００３５】
第１実施形態によるＭＯＳＦＥＴでは、図１に示すように、Ｎ+型シリコン基板１の上面上に、所定の厚みを有するシリコンからなるエピタキシャル層２が形成されている。このエピタキシャル層２には、Ｎ+型シリコン基板１側から、Ｎ-型不純物領域２ａ、Ｐ-型不純物領域２ｂ、および、Ｎ+型ソース領域２ｃが順次形成されている。そして、Ｎ+型ソース領域２ｃおよびＰ-型不純物領域２ｂを貫通するように、複数のトレンチ３がエピタキシャル層２に形成されている。このトレンチ３は、エピタキシャル層２の所定領域がその上面（主表面）側からエッチングされることによって形成されている。すなわち、複数のトレンチ３の各々の開口端は、エピタキシャル層２の上面側に位置している。また、複数のトレンチ３は、その各々がエピタキシャル層２の上面に対して並行な所定方法（図３の矢印Ｙ方向）に沿って延びるように細長状（ストライプ状）に形成されている。なお、エピタキシャル層２は、本発明の「半導体層」の一例であり、Ｐ-型不純物領域２ｂは、本発明の「一導電型の半導体領域」の一例である。
【００３６】
また、複数のトレンチ３は、エピタキシャル層２の上面に対して並行で、かつ、トレンチ３が延びる方向（図３の矢印Ｙ方向）と直交する方向（矢印Ｘ方向）に所定の間隔を隔てて配列されている。さらに、複数のトレンチ３の各々の溝深さは、エピタキシャル層２の厚みよりも小さくなるように設定されている。具体的には、複数のトレンチ３の各々の溝深さは、約１μｍ〜約３μｍに設定されている。また、複数のトレンチ３の各々のＸ方向の幅は、約０．３μｍ〜約０．５μｍに設定されている。
【００３７】
また、上記したＮ+型ソース領域２ｃは、複数のトレンチ３の各々がＮ+型ソース領域２ｃを貫通するように形成されることによって、複数のトレンチ３の各々の縁部に形成されている。そして、互いに隣り合う２つのトレンチ３の縁部に形成されたＮ+型ソース領域２ｃの間には、Ｎ+型ソース領域２ｃを貫通してＰ-型不純物領域２ｂと接するＰ+型ベース領域２ｄが形成されている。
【００３８】
また、複数のトレンチ３の各々の内面には、エピタキシャル層２を構成するシリコンを熱酸化処理することによって得られるＳｉＯ2からなるシリコン酸化膜４が形成されている。このシリコン酸化膜４は、Ｎ+型ソース領域２ｃの上面上に延設されている。また、複数のトレンチ３の各々の内部には、シリコン酸化膜４を介して、ゲート電極５が形成されている。
【００３９】
ここで、第１実施形態では、図１および図２に示すように、上記したゲート電極５は、トレンチ３内の底部側に配置されるポリシリコン層５ａ、このポリシリコン層５ａの上面上に形成される低抵抗層５ｂ、および、ポリシリコン層５ａと低抵抗層５ｂとの間に介装されるバリアメタル層５ｃを含むように構成されている。また、ポリシリコン層５ａは、その上面がＰ-型不純物領域２ｂの上方に位置するとともに、シリコン酸化膜４を介してＰ-型不純物領域２ｂと対向するようにトレンチ３内に埋め込まれている。なお、ポリシリコン層５ａは、不純物の導入により導電化されている。
【００４０】
また、第１実施形態では、低抵抗層５ｂは、上記ポリシリコン層５ａよりも電気抵抗率（比抵抗）が小さい材料から構成されている。具体的には、低抵抗層５ｂは、たとえば、アルミニウム（Ａｌ）、銅（Ｃｕ）、タングステン（Ｗ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、コバルト（Ｃｏ）、銀（Ａｇ）、白金（Ｐｔ）、鉛（Ｐｂ）、もしくはこれらの合金、または金属珪化物（シリサイド）から構成されている。また、バリアメタル層５ｃは、低抵抗層５ｂの金属原子がポリシリコン層５ａに拡散するのを抑制可能な導電性材料から構成されている。具体的には、バリアメタル層５ｃは、たとえば、チタン（Ｔｉ）などの金属材料や、窒化チタン（ＴｉＮ）、窒化タングステン（ＷＮＸ）などの金属窒化物から構成されている。
【００４１】
なお、上記したように、低抵抗層５ｂはバリアメタル層５ｃを介してポリシリコン層５ａ上に形成されているため、低抵抗層５ｂおよびバリアメタル層５ｃのいずれの部分も、シリコン酸化膜４を介してＰ-型不純物領域２ｂとは対向していない。すなわち、トレンチ３内において、Ｐ-型不純物領域２ｂには、ゲート電極５のうちポリシリコン層５ａのみが対向配置されている。
【００４２】
また、第１実施形態では、図２に示すように、低抵抗層５ｂの側面とシリコン酸化膜４との間に、約１０ｎｍ〜約１００ｎｍの厚みｔを有するＳｉＮ膜６が形成されている。このＳｉＮ膜６は、ポリシリコン層５ａの上面上に、バリアメタル層５ｃを介して低抵抗層５ｂの側面を覆うように（低抵抗層５ｂの側面に対応するように）形成されている。また、ＳｉＮ膜６は、ポリシリコン層５ａの上面上に形成されているため、Ｐ-型不純物領域２ｂの上方に配置されることになる。すなわち、ＳｉＮ膜６は、Ｐ-型不純物領域２ｂとは対向しないように形成されている。なお、ＳｉＮ膜６は、本発明の「保護膜」の一例である。
【００４３】
また、図１および図２に示すように、ゲート電極５の上面上、および、エピタキシャル層２の上面上には、ＳｉＯ2からなる層間絶縁膜７が形成されている。この層間絶縁膜７の所定領域には、Ｎ+型ソース領域２ｃの一部およびＰ+型ベース領域２ｄを露出させるコンタクトホール７ａが形成されている。
【００４４】
また、エピタキシャル層２の上面上には、図１および図３に示すように、層間絶縁膜７を覆うとともに、コンタクトホール７ａを埋めるように、Ａｌ、または、ＡｌとＳｉとの合金からなるソース電極８が形成されている。このソース電極８は、Ｎ+型ソース領域２ｃおよびＰ+型ベース領域２ｄに対してオーミック接触されている一方、ゲート電極５とは、層間絶縁膜７によって電気的に絶縁されている。
【００４５】
一方、Ｎ+型シリコン基板１の裏面上（エピタキシャル層２とは反対側の面上）には、Ａｕ、Ｔｉ、Ｎｉ、Ａｇなどを含む多層構造体からなるドレイン電極９が形成されている。このドレイン電極９は、Ｎ+型シリコン基板１に対してオーミック接触している。また、図３に示すように、エピタキシャル層２の上面上の所定領域には、ゲート電極５と電気的に接続されたパッド電極１０が形成されている。
【００４６】
上記のように構成された第１実施形態によるＭＯＳＦＥＴでは、ソース電極８とドレイン電極９との間に所定の電圧を印加するとともに、ゲート電極５を所定の電位にすることにより、Ｐ-型不純物領域２ｂにおいて、シリコン酸化膜４との界面近傍にチャネル（チャネル領域）１１が形成される。これにより、形成されたチャネル１１を介して、ソース電極８とドレイン電極９との間に電流を流すことが可能となる。なお、シリコン酸化膜４のうち、Ｐ-型不純物領域２ｂとゲート電極５（ポリシリコン層５ａ）とに挟まれた部分およびその近傍は、ゲート絶縁膜として機能する。
【００４７】
第１実施形態では、上記のように、ゲート電極５をポリシリコン層５ａと低抵抗層５ｂとを含むように構成し、そのポリシリコン層５ａを、Ｐ-型不純物領域２ｂよりも上方に上面が位置するようにトレンチ３内に埋め込むとともに、シリコン酸化膜４を挟んでＰ-型不純物領域２ｂ（チャネル１１）と対向するように形成することによって、仕事関数差φを、ゲート電極がポリシリコン層のみで構成されている場合と同等とすることができる。このため、閾値電圧ＶTも、ゲート電極がポリシリコン層のみで構成されている場合と同等とすることができるので、駆動電圧の大幅な変化を抑制することができる。すなわち、上記のように構成することによって、第１実施形態によるＭＯＳＦＥＴを、ゲート電極がポリシリコンから構成された従来の一般的なＭＯＳＦＥＴと同等の駆動電圧で動作させることができる。
【００４８】
また、第１実施形態では、ポリシリコン層５ａよりも電気抵抗率が小さい低抵抗層５ｂをポリシリコン層５ａの上面上に形成することによって、ゲート電極５全体での抵抗を低減することができる。そして、トレンチパターンの微細化に伴い、ゲート電極５において、エピタキシャル層２の厚み方向の長さが長く、かつ、Ｘ方向の幅が小さく形成されている場合でも、ゲート電極５は充分低い抵抗を有することができる。これにより、駆動電圧の大幅な変化を容易に抑制しながら、スイッチング動作の高速化を図ることができる。また、上記した第１実施形態によるＭＯＳＦＥＴでは、スイッチングロスを低減することができるので、消費電力を低減することができる。このため、このＭＯＳＦＥＴを、たとえば、ＤＣ−ＤＣコンバータ回路や、スイッチング回路などに用いることによって、これらの回路の性能を向上させることができる。
【００４９】
また、第１実施形態では、Ｐ-型不純物領域２ｂ（チャネル１１）の上方におけるシリコン酸化膜４と低抵抗層５ｂとの間に、バリアメタル層５ｃを介して低抵抗層５ｂの側面を覆うように（低抵抗層５ｂの側面に対応するように）ＳｉＮ膜６を形成することによって、低抵抗層５ｂをポリシリコン層５ａの上面上に形成したとしても、低抵抗層５ｂの金属原子がシリコン酸化膜４に拡散するのを抑制することができる。このため、低抵抗層５ｂの金属原子がシリコン酸化膜４に拡散することに起因して、シリコン酸化膜（ゲート絶縁膜）４の信頼性が低下するという不都合が生じるのを抑制することができる。
【００５０】
また、第１実施形態では、ＳｉＮ膜６を、Ｐ-型不純物領域２ｂ（チャネル１１）の上方におけるシリコン酸化膜４と低抵抗層５ｂ（バリアメタル層５ｃ）の側面との間に形成することによって、アスペクト比を小さくすることができるので、ＳｉＮ膜６をトレンチ３内の全面に形成する場合と異なり、容易にトレンチ３内にＳｉＮ膜６を形成することができる。このため、トレンチパターンを微細化した場合でも、良好なＳｉＮ膜６を容易に形成することが可能となるので、トレンチパターンの微細化に容易に対応することができる。
【００５１】
なお、上記した第１実施形態の構成では、Ｐ-型不純物領域２ｂ（チャネル１１）と対向する部分にはＳｉＮ膜６が形成されていないので、駆動電圧等の素子特性に対するＳｉＮ膜６の影響を抑制することができる。また、ポリシリコン層５ａと低抵抗層５ｂ（バリアメタル層５ｃ）との間にもＳｉＮ膜６が形成されていないので、低抵抗層５ｂを、ポリシリコン層５ａの上面上に、ポリシリコン層５ａと電気的に接続された状態で形成することができる。
【００５２】
また、第１実施形態では、ポリシリコン層５ａと低抵抗層５ｂとの間にバリアメタル層５ｃを介装することによって、このバリアメタル層５ｃにより、低抵抗層５ｂを構成する金属原子がポリシリコン層５ａに拡散するのを抑制することができる。これにより、金属原子がポリシリコン層５ａに拡散することに起因して、閾値電圧ＶTが変化するという不都合が生じるのを抑制することができる。
【００５３】
図４〜図１６は、本発明の第１実施形態によるＭＯＳＦＥＴの製造方法を説明するための断面図である。次に、図１および図３〜図１６を参照して、本発明の第１実施形態によるＭＯＳＦＥＴの製造方法について説明する。
【００５４】
まず、図４に示すように、エピタキシャル成長法を用いて、Ｎ+型シリコン基板１の上面上に所定の厚みを有するＮ-型のエピタキシャル層２を形成する。次に、図５に示すように、エピタキシャル層２の表面から、Ｐ型への制御のための不純物を導入および拡散させることによって、Ｎ-型のエピタキシャル層２の上部をＰ-型不純物領域２ｂとする。続いて、所定の位置に開口を有するレジスト膜（図示せず）をマスクとしてＰ型およびＮ型への制御のための不純物を導入することにより、Ｐ-型不純物領域２ｂの上部にＰ+型ベース領域２ｄおよびＮ+型ソース領域２ｃをそれぞれ形成する。これにより、エピタキシャル層２に、Ｎ+型シリコン基板１側から、Ｎ-型不純物領域２ａ、Ｐ-型不純物領域２ｂ、およびＮ+型ソース領域２ｃが形成されるとともに、Ｎ+型ソース領域２ｃを貫通してＰ-型不純物領域２ｂと接するＰ+型ベース領域２ｄが形成される。
【００５５】
次に、図６に示すように、フォトリソグラフィ技術およびエッチング技術を用いて、エピタキシャル層２に複数のトレンチ３を形成する。具体的には、エピタキシャル層２の上面上に、所定の位置に開口を有するレジスト膜（図示せず）を形成するとともに、そのレジスト膜をマスクとして、エピタキシャル層２の上面からエッチングすることにより、エピタキシャル層２に複数のトレンチ３を形成する。この際、複数のトレンチ３の各々は、Ｘ方向の幅が約０．３μｍ〜約０．５μｍとなるように形成するとともに、所定方向（図３の矢印Ｙ方向）に延びるように細長状（ストライプ状）に形成する。また、複数のトレンチ３の各々は、エピタキシャル層２の厚み方向にＮ+型ソース領域２ｃおよびＰ-型不純物領域２ｂを貫通してＮ-型不純物領域２ａの途中の深さにまで達するように、約１μｍ〜約３μｍの深さに形成する。
【００５６】
その後、Ｎ+型シリコン基板１を熱酸化処理することにより、表面酸化物層を成長させる。これにより、図７に示すように、ＳｉＯ2からなるシリコン酸化膜１４が、エピタキシャル層２の表面およびトレンチ３の内表面（底面および側面）を覆うように形成される。
【００５７】
続いて、図８に示すように、シリコン酸化膜１４が形成されたエピタキシャル層２の上面全面に、ポリシリコン層１５ａを形成する。このポリシリコン層１５ａの形成は、たとえば、ＬＰＣＶＤ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いて行うことができる。上記ＬＰＣＶＤ法を用いることによって、トレンチ３のアスペクト比が大きい場合でも、トレンチ３の内部にポリシリコン層１５ａを良好（密に）に埋め込むことが可能となる。
【００５８】
次に、図９に示すように、エッチバックにより、ポリシリコン層１５ａの所定領域を除去する。これにより、各々のトレンチ３内におけるポリシリコン層１５ａ（５ａ）の上面（エッチバック面）が、エピタキシャル層２の上面よりも下方に形成され、トレンチ３内に、ゲート電極５を構成するポリシリコン層５ａが形成される。この際、ポリシリコン層５ａの上面（エッチバック面）がＰ-型不純物領域２ｂよりも上方に位置するようにエッチバック厚を制御する。なお、上記した工程により、ポリシリコン層５ａは、シリコン酸化膜１４を介してＰ-型不純物領域２ｂと対向するように形成される。
【００５９】
次に、図１０に示すように、シリコン酸化膜１４およびポリシリコン層５ａの露出表面を覆うように、約１０ｎｍ〜約１００ｎｍの厚みを有するＳｉＮ膜１６を全面に形成する。ここで、トレンチ３内の底部側には上記したポリシリコン層５ａが埋め込まれているので、トレンチ３のアスペクト比（トレンチ３内の空所のアスペクト比）は小さくなっている。このため、ＳｉＮ膜１６の形成は、プラズマＣＶＤ法などを用いて良好に行うことができる。なお、トレンチ３のアスペクト比が大きい場合には、減圧ＣＶＤ法などを用いる必要がある一方、減圧ＣＶＤ法を実施するための減圧ＣＶＤ装置はプラズマＣＶＤ法を実施するためのプラズマＣＶＤ装置に比べて高額であるため、減圧ＣＶＤ法を用いてＳｉＮ膜１６を形成した場合には、ＭＯＳＦＥＴの製造コストが上昇するという不都合が生じる。その一方、第１実施形態によるＭＯＳＦＥＴでは、安価な装置（プラズマＣＶＤ装置）を用いてＳｉＮ膜１６を形成することができるので、上記した不都合が生じるのを抑制することが可能となる。また、減圧ＣＶＤ法では、８００℃以上の高温処理が行われるのに対し、プラズマＣＶＤ法では、３８０℃〜４００℃程度の比較的低温で処理が行われるため、拡散層（不純物領域）に与える影響を低減することができる。
【００６０】
その後、図１１に示すように、反応性イオンエッチング（ＲＩＥ）法などを用いて、ＳｉＮ膜１６の所定領域を除去する。これにより、トレンチ３の内側面（ポリシリコン層５ａが埋め込まれていない残りの部分の内側面）上に、シリコン酸化膜１４を介してＳｉＮ膜６が形成された状態となる。続いて、図１２に示すように、シリコン酸化膜１４、ＳｉＮ膜６、および、ポリシリコン層５ａの露出表面を覆うように、バリアメタル層１５ｃを形成する。このバリアメタル層１５ｃは、トレンチ３内を完全に埋め込まない厚みに形成する。これにより、トレンチ３内の上部には、空所が確保される。この空所の深さは、たとえば、約０．５μｍとされる。
【００６１】
次に、バリアメタル層１５ｃの上面上に、スパッタ法などを用いて、トレンチ３の空所を埋め込むように低抵抗層１５ｂを形成する。そして、図１３に示すように、エッチバックにより、低抵抗層１５ｂおよびバリアメタル層１５ｃの所定領域を除去する。これにより、トレンチ３外の低抵抗層１５ｂおよびバリアメタル層１５ｃが除去されて、トレンチ３の内部に、低抵抗層５ｂおよびバリアメタル層５ｃが形成される。また、トレンチ３内に形成されたポリシリコン層５ａ、バリアメタル層５ｃおよび低抵抗層５ｂによって、ゲート電極５が構成される。
【００６２】
続いて、図１４に示すように、Ｎ+型シリコン基板１のエピタキシャル層２が形成された側の面全面に、ＳｉＯ2からなる層間絶縁膜１７を形成する。次に、所定の開口パターンを有するレジスト膜（図示せず）を、層間絶縁膜１７上に形成した後、このレジスト膜をマスクとして層間絶縁膜１７およびシリコン酸化膜１４をエッチングする。これにより、層間絶縁膜１７およびシリコン酸化膜１４を貫通するコンタクトホール７ａが形成され、Ｐ+型ベース領域２ｄおよびその周辺のＮ+型ソース領域２ｃがコンタクトホール７ａ内に露出される。この状態が、図１５に示されている。なお、層間絶縁膜１７およびシリコン酸化膜１４を貫通するコンタクトホール７ａが形成されることによって、層間絶縁膜１７は、層間絶縁膜７となり、シリコン酸化膜１４は、シリコン酸化膜４となる。
【００６３】
その後、図１６に示すように、スパッタ法などを用いて、層間絶縁膜７を覆うとともに、コンタクトホール７ａを埋めるように、Ａｌ、または、ＡｌとＳｉとの合金からなるソース電極８を形成する。最後に、Ｎ+型シリコン基板１の裏面（エピタキシャル層２とは反対側の面）上に、Ａｕ、Ｔｉ、Ｎｉ、Ａｇなどを含む多層構造体からなるドレイン電極９を形成する。このようにして、図１に示した本発明の第１実施形態によるＭＯＳＦＥＴが製造される。
【００６４】
（第２実施形態）
図１７は、本発明の第２実施形態によるＭＯＳＦＥＴの構造を示した断面図である。図１８は、第２実施形態によるＭＯＳＦＥＴの一部を拡大して示した断面図である。次に、図１、図２、図１７および図１８を参照して、本発明の第２実施形態によるＭＯＳＦＥＴの構造について説明する。
【００６５】
この第２実施形態によるＭＯＳＦＥＴでは、上記第１実施形態と同様、ゲート電極２５は、ポリシリコン層５ａ、低抵抗層２５ｂ、および、バリアメタル層２５ｃを含んでいる。なお、低抵抗層２５ｂおよびバリアメタル層２５ｃは、上記第１実施形態における低抵抗層５ｂ（図１および図２参照）およびバリアメタル層５ｃ（図１および図２参照）と同様の材料から構成されている。低抵抗層２５ｂおよびバリアメタル層２５ｃは、上記第１実施形態に比べて、トレンチ３の深さ方向により薄く形成されている。すなわち、低抵抗層２５ｂの上面およびバリアメタル層２５ｃの端部は、エピタキシャル層２の上面よりも下方に位置している。そして、第２実施形態によるＭＯＳＦＥＴでは、層間絶縁膜２７がトレンチ３の内部に形成されている。より詳細には、層間絶縁膜２７は、その上面がトレンチ３の内部に位置するように形成されている。また、第２実施形態では、上記第１実施形態と異なり、シリコン酸化膜２４は、Ｎ+型ソース領域２ｃの上面上に延設されることなく、トレンチ３の内側面にのみ形成されている。なお、層間絶縁膜２７は、本発明の「絶縁体層」の一例である。
【００６６】
第２実施形態では、上記のように、層間絶縁膜２７を、その上面がトレンチ３の内部に位置するように形成することによって、隣り合うトレンチ３間の間隔を小さくすることができる。このため、容易に、トレンチパターンの微細化に対応することができる。
【００６７】
なお、第２実施形態のその他の構成および効果は、上記第１実施形態と同様である。
【００６８】
図１９〜図２１は、本発明の第２実施形態によるＭＯＳＦＥＴの製造方法を説明するための断面図である。続いて、図４〜図１２、図１４、図１６、図１７、および、図１９〜図２１を参照して、本発明の第２実施形態によるＭＯＳＦＥＴの製造方法について説明する。
【００６９】
まず、図４〜図１２に示した第１実施形態と同様の方法を用いて、トレンチ３内にポリシリコン層５ａを形成するとともに、ＳｉＮ膜６、バリアメタル層１５ｃおよび低抵抗層１５ｂをそれぞれ形成する。
【００７０】
次に、エッチバックにより、低抵抗層１５ｂおよびバリアメタル層１５ｃの所定領域を除去する。この際、低抵抗層１５ｂおよびバリアメタル層１５ｃの除去は、トレンチ３外の低抵抗層１５ｂおよびバリアメタル層１５ｃのみならず、トレンチ３の開口端近傍（浅所）の低抵抗層１５ｂおよびバリアメタル層１５ｃも除去する。これにより、図１９に示すように、トレンチ３内に低抵抗層２５ｂおよびバリアメタル層２５ｃが形成されるとともに、トレンチ３内において、低抵抗層２５ｂおよびバリアメタル層２５ｃの上に浅い空所が形成される。
【００７１】
そして、図１４に示した第１実施形態と同様の方法を用いて、Ｎ+型シリコン基板１のエピタキシャル層２が形成された側の面全面に、ＳｉＯ2からなる層間絶縁膜３７を形成する。この状態が、図２０に示されている。
【００７２】
続いて、エッチバックにより、層間絶縁膜３７およびシリコン酸化膜１４の所定領域を除去する。この際、図２１に示すように、エッチバック面がトレンチ３内に位置するようにエッチバック厚を制御する。すなわち、シリコン酸化膜１４および層間絶縁膜３７がトレンチ３の内部にのみ残るようにする。これにより、トレンチ３の空所部分に層間絶縁膜２７が形成されるとともに、その層間絶縁膜２７の上面（エッチバック面）がエピタキシャル層２の上面よりも下方に位置するように構成される。なお、エピタキシャル層２の上面上に形成されたシリコン酸化膜１４が除去されることによって、トレンチ３の内側面にシリコン酸化膜２４が形成される。
【００７３】
その後、図１６に示した第１実施形態と同様の方法を用いて、エピタキシャル層２の上面上に、Ａｌ、または、ＡｌとＳｉとの合金からなるソース電極８を形成する。最後に、上記第１実施形態と同様の方法を用いて、Ｎ+型シリコン基板１の裏面（エピタキシャル層２とは反対側の面）上に、Ａｕ、Ｔｉ、Ｎｉ、Ａｇなどを含む多層構造体からなるドレイン電極９を形成する。このようにして、図１７に示した本発明の第２実施形態によるＭＯＳＦＥＴが製造される。
【００７４】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００７５】
たとえば、上記第１および第２実施形態では、半導体装置の一例であるＭＯＳＦＥＴに本発明を適用した例を示したが、本発明はこれに限らず、ＭＯＳＦＥＴ以外の半導体装置に本発明を適用してもよい。たとえば、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）に本発明を適用してもよい。
【００７６】
また、上記第１および第２実施形態では、トレンチの形成前に、Ｐ-型不純物領域、Ｎ+型ソース領域、および、Ｐ+型ベース領域を形成した例を示したが、本発明はこれに限らず、トレンチの形成後に、Ｐ-型不純物領域、Ｎ+型ソース領域、および、Ｐ+型ベース領域を形成してもよい。
【００７７】
また、上記第１および第２実施形態では、Ｎ型のシリコン基板（半導体層）を用いて半導体装置を構成した例を示したが、本発明はこれに限らず、Ｐ型のシリコン基板（半導体層）を用いて半導体装置を構成してもよい。すなわち、導電型を全て逆にした構成にしてもよい。
【００７８】
また、上記第１および第２実施形態では、低抵抗層の構成原子がシリコン酸化膜（ゲート絶縁膜）に拡散するのを抑制するために、低抵抗層とシリコン酸化膜との間にＳｉＮ膜を形成した例を示したが、本発明はこれに限らず、低抵抗層の構成原子がシリコン酸化膜に拡散するのを抑制可能であれば、ＳｉＮ以外の材料からなる保護膜を低抵抗層とシリコン酸化膜との間に形成してもよい。たとえば、保護膜としてのＳｉＯ2膜を低抵抗層とシリコン酸化膜との間に形成してもよい。
【００７９】
また、上記第１および第２実施形態では、複数のトレンチを、平面的に見てストライプ状となるようにエピタキシャル層に形成した例を示したが、本発明はこれに限らず、ストライプ状以外の形状となるようにエピタキシャル層にトレンチを形成してもよい。たとえば、平面的に見て、クロス状になるようにエピタキシャル層にトレンチを形成してもよい。
【００８０】
また、上記第２実施形態では、層間絶縁膜を、その上面がトレンチの内部に位置するように形成した例を示したが、本発明はこれに限らず、層間絶縁膜を、その上面がエピタキシャル層の上面と同一面となるようにトレンチ内に形成してもよい。
【図面の簡単な説明】
【００８１】
【図１】本発明の第１実施形態によるＭＯＳＦＥＴの構造を示した断面図である。
【図２】第１実施形態によるＭＯＳＦＥＴの一部を拡大して示した断面図である。
【図３】第１実施形態によるＭＯＳＦＥＴの全体斜視図である。
【図４】本発明の第１実施形態によるＭＯＳＦＥＴの製造方法を説明するための断面図である。
【図５】本発明の第１実施形態によるＭＯＳＦＥＴの製造方法を説明するための断面図である。
【図６】本発明の第１実施形態によるＭＯＳＦＥＴの製造方法を説明するための断面図である。
【図７】本発明の第１実施形態によるＭＯＳＦＥＴの製造方法を説明するための断面図である。
【図８】本発明の第１実施形態によるＭＯＳＦＥＴの製造方法を説明するための断面図である。
【図９】本発明の第１実施形態によるＭＯＳＦＥＴの製造方法を説明するための断面図である。
【図１０】本発明の第１実施形態によるＭＯＳＦＥＴの製造方法を説明するための断面図である。
【図１１】本発明の第１実施形態によるＭＯＳＦＥＴの製造方法を説明するための断面図である。
【図１２】本発明の第１実施形態によるＭＯＳＦＥＴの製造方法を説明するための断面図である。
【図１３】本発明の第１実施形態によるＭＯＳＦＥＴの製造方法を説明するための断面図である。
【図１４】本発明の第１実施形態によるＭＯＳＦＥＴの製造方法を説明するための断面図である。
【図１５】本発明の第１実施形態によるＭＯＳＦＥＴの製造方法を説明するための断面図である。
【図１６】本発明の第１実施形態によるＭＯＳＦＥＴの製造方法を説明するための断面図である。
【図１７】本発明の第２実施形態によるＭＯＳＦＥＴの構造を示した断面図である。
【図１８】図１８は、第２実施形態によるＭＯＳＦＥＴの一部を拡大して示した断面図である。
【図１９】本発明の第２実施形態によるＭＯＳＦＥＴの製造方法を説明するための断面図である。
【図２０】本発明の第２実施形態によるＭＯＳＦＥＴの製造方法を説明するための断面図である。
【図２１】本発明の第２実施形態によるＭＯＳＦＥＴの製造方法を説明するための断面図である。
【図２２】特許文献１に開示された従来のＭＯＳＦＥＴ（半導体装置）の構造を簡略化して示した断面図である。
【符号の説明】
【００８２】
１                    Ｎ+型シリコン基板
２                    エピタキシャル層（半導体層）
２ａ                  Ｎ-型不純物領域
２ｂ                  Ｐ-型不純物領域（一導電型の半導体領域）
２ｃ                  Ｎ+型ソース領域
２ｄ                  Ｐ+型ベース領域
３                    トレンチ
４                    シリコン酸化膜
５、２５              ゲート電極
５ａ                  ポリシリコン層
５ｂ、２５ｂ          低抵抗層
５ｃ、２５ｃ          バリアメタル層
６                    ＳｉＮ膜（保護膜）
７                    層間絶縁膜
７ａ                  コンタクトホール
８                    ソース電極
９                    ドレイン電極
１０                  パッド電極
１１                  チャネル
２７                  層間絶縁膜（絶縁体層）
【図１】
0005587535.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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