(57)【特許請求の範囲】
【請求項１】
スイッチング素子と、
インダクタと、
出力電圧を平滑する出力コンデンサと、
基準電圧を生成する基準電圧源回路と、
出力電圧に基づく電圧と上記基準電圧との電圧差を増幅する誤差増幅回路と、
上記誤差増幅回路の出力に電気的に接続される位相補償抵抗と、
上記誤差増幅回路の出力に電気的に接続される位相補償コンデンサと、
発振回路と、
時間的傾斜を持った電圧を生成するスロープ電圧生成回路と、
上記誤差増幅回路の出力と上記スロープ電圧生成回路の出力を比較するＰＷＭ比較回路と、
上記スイッチング素子または出力負荷の異常状態を検出する異常検出回路と、
上記発振回路の出力または上記ＰＷＭ比較回路の出力に基づいて上記スイッチング素子をオンに制御し、上記ＰＷＭ比較回路の出力または上記異常検出回路の出力のいずれかに基づいて上記スイッチング素子をオフに制御するスイッチング制御回路と
を備え、
更に、上記スイッチング素子が上記異常検出回路の出力に基づいてオフに制御された時またはその一定時間後から、次に上記スイッチング素子が上記ＰＷＭ比較回路の出力に基づいてオフに制御されるまでの間、上記誤差増幅回路の特性を高速にする高速化回路を備えることを特徴とするスイッチングレギュレータ。
【請求項２】
上記異常検出回路は、上記スイッチング素子に流れる電流が過電流であるときに異常状態を検出することを特徴とする請求項１に記載のスイッチングレギュレータ。
【請求項３】
上記異常検出回路は、上記スイッチング素子のオン時間が最大オン時間に制限されたときに異常状態を検出することを特徴とする請求項１又は２に記載のスイッチングレギュレータ。
【請求項４】
上記高速化回路は、上記誤差増幅回路のバイアス電流を変更することにより、上記誤差増幅回路の特性を高速にすることを特徴とする請求項１乃至３のうちのいずれか一に記載のスイッチングレギュレータ。
【請求項５】
上記高速化回路は、上記位相補償コンデンサを上記誤差増幅回路から電気的に切断すること又は接続することにより、上記誤差増幅回路の特性を高速にすることを特徴とする請求項１乃至４のうちのいずれか一に記載のスイッチングレギュレータ。
【請求項６】
上記高速化回路が充放電回路を有しており、
上記位相補償コンデンサを上記誤差増幅回路から電気的に切断している間、上記充放電回路が上記位相補償コンデンサを充放電することにより、上記高速化回路が上記誤差増幅回路の特性を高速にすることを特徴とする請求項５に記載のスイッチングレギュレータ。
【請求項７】
上記充放電回路は、上記位相補償コンデンサを上記誤差増幅回路から電気的に切断している間、上記位相補償コンデンサを一定電流で充放電することを特徴とする請求項６に記載のスイッチングレギュレータ。
【請求項８】
上記充放電回路は、上記位相補償コンデンサを上記誤差増幅回路から電気的に切断している間、上記位相補償コンデンサを放電下限電圧まで又は充電上限電圧まで充放電を行い、
上記放電下限電圧は、上記スロープ電圧生成回路の出力の下限電圧よりも大きく、又は、上記充電上限電圧は、上記スロープ電圧生成回路の出力の上限電圧よりも小さく設定されていることを特徴とする請求項６又は７に記載のスイッチングレギュレータ。
【請求項９】
上記位相補償コンデンサと上記位相補償抵抗の間にスイッチが設けられ、これにより上記位相補償コンデンサが、上記誤差増幅回路から電気的に切断または接続される
ことを特徴とする請求項５乃至８のうちのいずれか一に記載のスイッチングレギュレータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチングレギュレータに監視、特に、異常状態の検出を行い、その異常状態を検出してからその異常状態を脱した後に機能を再開することが必要なスイッチングレギュレータに関する。
【背景技術】
【０００２】
異常状態を検出する機能を有する電源回路では一般に、異常状態から脱した後に出力電圧のオーバーシュートが発生する。この出力電圧のオーバーシュートは、負荷の変動に対する電源回路の応答遅延、又は出力電圧に基づく電圧と基準電圧との電圧差を増幅する誤差増幅回路の能力の限界によって発生するが、入出力電圧差の拡大や出力コンデンサの低容量化に伴い、特に発生しやすくなる。  
【０００３】
異常状態を検出する機能として過電流保護機能を有する電源回路では、出力電圧を安定化させるための誤差増幅回路（又は比較回路）とは別に、出力電圧のオーバーシュートを検出するための誤差増幅回路（又は比較回路）を設ける構成が一般的である（例えば、特許文献１参照）。
【０００４】
しかし、出力電圧を安定化させるための誤差増幅回路（又は比較回路）の閾値と、出力電圧のオーバーシュートを検出するための誤差増幅回路（又は比較回路）の閾値とに、微小な電圧差を持たせることは困難である。
【０００５】
そこで、出力電圧を安定化させるための回路の閾値と、出力電圧のオーバーシュートを検出するための回路の閾値との差を小さくして出力電圧のオーバーシュートの低減を図るのではなく、過電流検出時に誤差増幅器と位相補償コンデンサとの電気的接続を切断し、位相補償コンデンサの電荷を放電することで出力電圧のオーバーシュートを低減する、という構成を採用する従来技術もある（例えば、特許文献２参照）。この構成では、誤差増幅回路の能力を必要以上に向上させる必要も無い。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献２に記載されるような構成では、出力電圧のオーバーシュートを検出するための誤差増幅回路（又は比較回路）を設ける必要性と、誤差増幅回路の能力を必要以上に向上させる必要性は、無い。しかしながら、依然として、誤差増幅回路と電気的接続を切断した位相補償コンデンサを再接続するタイミングを決定するために、出力電圧が設定電圧より小さい状態から設定電圧に復帰したことを検出する出力電圧復帰検出回路を別途設ける必要がある。
【０００７】
また、過電流検出が僅かな時間であっても、誤差増幅回路と電気的接続を切断した位相補償コンデンサの電荷を放電するため、位相補償コンデンサの再接続時に大きな出力電圧のアンダーシュートが発生し、出力電圧のアンダーシュートから復帰する際に再び過電流検出がなされて出力電圧が不安定になる状況が発生してしまう。
【０００８】
本発明は、このような問題を解決するためになされたものであり、低コストの構成で異常状態からの復帰後に発生する出力電圧のオーバーシュートを低減できるスイッチングレギュレータを提供することを目的とする。
【０００９】
また本発明は、位相補償コンデンサの再接続時に発生する出力電圧のアンダーシュートを低減できるスイッチングレギュレータを提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明は、上記の目的を達成するためになされたものである。本発明に係るスイッチングレギュレータは、
スイッチング素子と、
インダクタと、
出力電圧を平滑する出力コンデンサと、
基準電圧を生成する基準電圧源回路と、
出力電圧に基づく電圧と上記基準電圧との電圧差を増幅する誤差増幅回路と、
上記誤差増幅回路の出力に電気的に接続される位相補償抵抗と、
上記誤差増幅回路の出力に電気的に接続される位相補償コンデンサと、
発振回路と、
時間的傾斜を持った電圧を生成するスロープ電圧生成回路と、
上記誤差増幅回路の出力と上記スロープ電圧生成回路の出力を比較するＰＷＭ比較回路と、
上記スイッチング素子または出力負荷の異常状態を検出する異常検出回路と、
上記発振回路の出力または上記ＰＷＭ比較回路の出力に基づいて上記スイッチング素子をオンに制御し、上記ＰＷＭ比較回路の出力または上記異常検出回路の出力のいずれかに基づいて上記スイッチング素子をオフに制御するスイッチング制御回路と
を備え、
上記スイッチング素子が上記異常検出回路の出力に基づいてオフに制御された時またはその一定時間後から、次に上記スイッチング素子が上記ＰＷＭ比較回路の出力に基づいてオフに制御されるまでの間、上記誤差増幅回路の特性を高速にする高速化回路を備えることを特徴とする。
【発明の効果】
【００１１】
本発明のスイッチングレギュレータによれば、異常状態からの復帰後に発生する出力電圧のオーバーシュートを低減することができる。
【００１２】
また、高速化回路に、位相補償コンデンサを誤差増幅回路から電気的に切断または接続する機能、および位相補償コンデンサの電荷を充放電する機能を有するようにした場合、位相補償コンデンサの電荷を充放電する速さに制限を設け同時に充放電の上限電圧又は下限電圧を設けることで、位相補償コンデンサの再接続時に発生する出力電圧のアンダーシュートを低減することができる。
【００１３】
また、高速化回路に、位相補償コンデンサを誤差増幅回路から電気的に切断または接続する機能を有するようにした場合、位相補償コンデンサと位相補償抵抗の間にスイッチを設けることで、スイッチを制御する信号が持つノイズが誤差増幅回路の出力へ伝播することを軽減することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の第１の実施形態に係るスイッチングレギュレータの回路図である。
【図２】本発明の第１の実施形態に係るスイッチングレギュレータにおける、各電圧・各電流の、異常状態発生時直前から、異常状態からの復帰時直後までの第１のタイミングチャートを簡易的に示した図である。
【図３】本発明の第１の実施形態に係るスイッチングレギュレータにおける、各電圧・各電流の、異常状態発生時直前から、異常状態からの復帰時直後までの第２のタイミングチャートを簡易的に示した図である。
【図４】本発明の第２の実施形態に係るスイッチングレギュレータの回路図である。
【図５】本発明の第２の実施形態に係るスイッチングレギュレータにおける、各電圧・各電流の、異常状態発生時直前から、異常状態からの復帰時直後までのタイミングチャートを簡易的に示した図である。
【図６】本発明の第３の実施形態に係るスイッチングレギュレータの構成例を示すブロック図である。
【図７】本発明の実施形態に係る高速化回路の構成例を示す図である。
【図８】本発明の実施形態に係る放電回路の構成例を示す図である。
【図９】本発明の実施形態に係る放電回路の構成例を示す図である。
【図１０】本発明の実施形態に係る放電回路の構成例を示す図である。
【発明を実施するための形態】
【００１５】
以下、図面を参照して、本発明の好適な実施形態を説明する。なお、図中同一または相当部分には同一符号を付し、説明の重複を避けるためにその説明は繰返さない。
【００１６】
[第１の実施形態]
図１は、本発明の第１の実施形態に係るスイッチングレギュレータ１ａの回路図である。図１に示す第１の実施形態に係るスイッチングレギュレータ１ａは、入力端子ＩＮに入力された入力電圧Ｖｉｎを所定の電圧に変換して出力電圧Ｖｏｕｔとして出力端子ＯＵＴから負荷Ｚ１へ出力する。
【００１７】
スイッチングレギュレータ１ａは、入力端子ＩＮからの電流の出力制御を行うＰＭＯＳトランジスタからなるスイッチング素子Ｍ１と、整流用のダイオードＤ１と、インダクタＬ１と、出力コンデンサＣ１と、出力端子ＯＵＴから出力される電圧Ｖｏｕｔを分圧して分圧電圧Ｖｄ１を生成し出力する出力電圧検出用の抵抗Ｒ１、Ｒ２とを備えている。
【００１８】
また、スイッチングレギュレータ１ａは、電流検出回路２と、基準電圧源回路３と、誤差増幅回路４と、発振回路５と、スロープ電圧生成回路６と、ＰＷＭ比較回路７と、過電流検出回路８と、位相補償抵抗Ｒ３と、位相補償コンデンサＣ２と、ＯＲ（論理和回路）１１、１５と、フリップフロップ回路１２、１６と、バッファ１３と、ＡＮＤ（論理積回路）１４と、ディレイバッファ１７と、インバータ１８と、バイアス電流（電流源）Ｉ１、Ｉ２、Ｉ３と、スイッチＳＷ１、ＳＷ２、ＳＷ３と、電圧源Ｖ１とを備えている。
【００１９】
なお、ＯＲ（論理和回路）１１とフリップフロップ回路１２とバッファ１３は、スイッチング制御回路９を構成する。フリップフロップ回路１６とディレイバッファ１７とインバータ１８とバイアス電流（電流源）Ｉ２、Ｉ３とスイッチＳＷ１、ＳＷ２、ＳＷ３と電圧源Ｖ１は、高速化回路１０ａを構成する。また、バイアス電流（電流源）Ｉ２と電圧源Ｖ１は、充放電回路１９ａを構成する。
【００２０】
次に、上述した構成を備える図１に示す第１の実施形態に係るスイッチングレギュレータ１ａの概略動作を、図２の電圧波形図を用いて説明する。
【００２１】
電流検出回路２は、スイッチング素子Ｍ１がオンに制御されている間、スイッチング素子Ｍ１に流れる電流に応じたセンス電圧Ｖｓｅｎｓｅを出力する（図２（ｂ）参照）。基準電圧源回路３は、設定された基準電圧Ｖｒｅｆを生成して出力する。誤差増幅回路４は、反転入力端に分圧電圧Ｖｄ１が入力され、非反転入力端に基準電圧Ｖｒｅｆが入力され、両電圧の電圧差を増幅して誤差電圧Ｖｅを出力する（図２（ｇ）参照）。バイアス電流Ｉ１は、誤差増幅回路４のバイアス電流入力端に入力される。位相補償抵抗Ｒ３の一端は誤差電圧Ｖｅに接続され、位相補償コンデンサＣ２の一端はグラウンドに接続される。
【００２２】
発振回路５は、ハイレベルが狭期間でありスイッチング周期とスイッチング素子Ｍ１のオンタイミングを決定するセットパルス信号Ｖｓｅｔ（図２（ｋ）参照）と、ハイレベルが狭期間でありスイッチング素子Ｍ１の最大オン時間を制限するタイミングで出力される最大オンデューティーパルス信号Ｖｍａｘ（図２（ｌ）参照）を出力する。スロープ電圧生成回路６は、センス電圧Ｖｓｅｎｓｅに応じた時間的傾斜を持ったスロープ電圧Ｖｓを出力する（図２（ｈ）参照）。ＰＷＭ比較回路７は、非反転入力端にスロープ電圧Ｖｓが入力され、反転入力端に誤差電圧Ｖｅが入力され、両電圧を比較してＰＷＭ比較結果Ｖｐｗｍ（図２（ｉ）参照）を出力する。
【００２３】
過電流検出回路８は、過電流閾値電圧Ｖｌｉｍｒｅｆを生成しており（図２（ｂ）参照）、センス電圧Ｖｓｅｎｓｅが過電流閾値電圧Ｖｌｉｍｒｅｆを超えたことを検出するとハイレベルになる過電流検出信号Ｖｌｉｍｄｅｔを出力する（図２（ｃ）参照）。フリップフロップ回路１２は、セット入力端Ｓにセットパルス信号Ｖｓｅｔが入力され、リセット入力端ＲにＰＷＭ比較結果Ｖｐｗｍと過電流検出信号Ｖｌｉｍｄｅｔと最大オンデューティーパルス信号Ｖｍａｘの（論理和回路による）ＯＲ結果が入力される。バッファ１３は、フリップフロップ回路１２の反転出力端バーＱに従いスイッチング素子Ｍ１をスイッチングする。
【００２４】
また、フリップフロップ回路１６は、セット入力端Ｓに、最大オンデューティーパルス信号Ｖｍａｘとフリップフロップ回路１２の出力端Ｑの出力信号との（論理積回路による）ＡＮＤ結果と、過電流検出信号Ｖｌｉｍｄｅｔとの（論理和回路による）ＯＲ結果であって、最大オンデューティーパルス信号Ｖｍａｘまたは過電流検出信号Ｖｌｉｍｄｅｔによってフリップフロップ回路１２がリセットされるときにハイレベルになる高速化セット信号Ｖｅｓｅｔが入力される（図２（ｄ）参照）。更に、フリップフロップ回路１６は、リセット入力端Ｒに、ＰＷＭ比較結果Ｖｐｗｍが入力される。
【００２５】
ディレイバッファ１７は、バッファにローレベルからハイレベルへの遷移のみに一定時間の遅延を持つ機能を付加したものであり、フリップフロップ回路１６の出力端Ｑ（図２（ｅ）参照）が入力される。インバータ１８は、ディレイバッファ１７の出力が入力される。
【００２６】
更に、スイッチＳＷ１、スイッチＳＷ２、及びスイッチＳＷ３は、入力レベルがハイレベルの時にオンに、ローレベルの時にオフになるものである。スイッチＳＷ１は、位相補償抵抗Ｒ３の一端と位相補償コンデンサＣ２の一端に接続される。スイッチＳＷ２は、位相補償コンデンサＣ２の一端と電圧源Ｖ１の一端に接続される。スイッチＳＷ３は、誤差増幅回路４のバイアス電流入力端とバイアス電流（電流源）Ｉ３の一端に接続される。電圧源Ｖ１の一端はバイアス電流（電流源）Ｉ２に接続される。バイアス電流（電流源）Ｉ１、Ｉ２、Ｉ３の一端は、グラウンドに接続される。
【００２７】
ここで本実施形態に係る高速化回路１０ａでは、スイッチＳＷ１をオフに制御することで、誤差増幅回路４と位相補償コンデンサＣ２の電気的接続を切断し、誤差増幅回路４の特性を高速化する。
【００２８】
また、スイッチＳＷ１をオフに制御している間にスイッチＳＷ２をオンに制御することで、誤差増幅回路４から電気的接続を切断された位相補償コンデンサＣ２の電荷を、バイアス電流Ｉ２に制限された速さで電圧源Ｖ１の電圧を下限電圧にして、放電する。
【００２９】
また、スイッチＳＷ３をオンに制御することで、誤差増幅回路４のバイアス電流を大きくし、誤差増幅回路４の特性を高速化する。
【００３０】
また、ディレイバッファ１７の出力は高速化信号Ｖｅｏｎ（図２（ｆ）参照）であり、インバータ１８の出力は反転高速化信号Ｖｅｏｎｂである。高速化信号Ｖｅｏｎがハイレベルであるとき、反転高速化信号Ｖｅｏｎｂはローレベルにあり、スイッチＳＷ１はオフに、スイッチＳＷ２はオンに、スイッチＳＷ３はオンに制御される。
【００３１】
ここで、フリップフロップ回路１６のセット入力端Ｓにハイレベルが入力された時は異常状態発生時を、フリップフロップ回路１６の出力端Ｑがハイレベルである間は異常状態にあることを、異常状態にあるときにフリップフロップ回路１６のリセット入力端Ｒにハイレベルが入力された時は異常状態からの復帰時を、フリップフロップ回路１６の出力端Ｑがローレベルである間は通常状態にあることを、夫々意味する。
【００３２】
なお、本実施形態に係るスイッチングレギュレータ１ａにおいては、発振回路５と、過電流検出回路８と、フリップフロップ回路１２と、ＡＮＤ（論理積回路）１４と、ＯＲ（論理和回路）１５とが、異常検出回路２０ａに相当する。
【００３３】
高速化回路１０ａは、異常状態発生時よりディレイバッファ１７の持つ遅延で決定される一定時間後から、次にスイッチング素子Ｍ１がＰＷＭ比較回路７の出力に基づいてオフに制御されるまでの間、スイッチＳＷ１をオフに、スイッチＳＷ２をオンに、スイッチＳＷ３をオンに制御し、位相補償コンデンサＣ２の電荷をバイアス電流Ｉ２に制限された速さで電圧源Ｖ１の電圧を下限にして、放電するものである。
【００３４】
誤差増幅回路４のバイアス電流入力端にバイアス電流Ｉ３を加えることで、誤差増幅回路４の特性が高速化され、異常状態を脱した時から次にスイッチング素子Ｍ１がＰＷＭ比較回路７の出力に基づいてオフに制御されるまでの時間を短縮することができる。
更に、位相補償コンデンサＣ２を誤差増幅回路４から電気的に切断することで、誤差増幅回路４の特性が高速化され、異常状態からの復帰時に発生する出力電圧のオーバーシュート量を低減することができる。
【００３５】
また、位相補償コンデンサＣ２を放電するバイアス電流Ｉ２を小さくすることで、異常状態発生時から、次にスイッチング素子Ｍ１がＰＷＭ比較回路７の出力に基づいてオフに制御されるまでの期間における、位相補償コンデンサＣ２の電荷量の変動が小さくなる。このことにより、位相補償コンデンサの再接続時に発生する出力電圧のアンダーシュートを軽減することができる。
【００３６】
更に、位相補償コンデンサＣ２を放電する下限電圧である電圧源Ｖ１の電圧を、スロープ電圧Ｖｓの下限電圧よりも大きくすることで、位相補償コンデンサＣ２が下限電圧まで放電された場合における、位相補償コンデンサの再接続時に発生する出力電圧のアンダーシュートを軽減することができる。
【００３７】
図３は、図２と同様に、本発明の第１の実施の形態に係るスイッチングレギュレータ１ａの各電圧・各電流の、異常状態発生時直前から、異常状態からの復帰時直後までのタイミングチャートを簡易的に示す図の例である。図３における図２との相違点は、位相補償コンデンサＣ２を放電するバイアス電流Ｉ２が、図２に示す回路の場合より大きいことにある。バイアス電流Ｉ２が、図２に示す回路の場合よりも大きいことにより、出力電圧Ｖｏｕｔのアンダーシュートがやや大きくなっている（図２（ａ）、図３（ａ）参照）。また、このことに合わせて、誤差電圧Ｖｅ、スロープ電圧Ｖｓ、及び位相補償コンデンサ電圧の、夫々における変動が、やや大きくなっている（図２（ｇ）（ｈ）、図３（ｇ）（ｈ）参照）。
【００３８】
以上のような動作によって、本実施形態におけるスイッチングレギュレータ１ａは、異常状態発生時より一定時間後から、次にスイッチング素子Ｍ１がＰＷＭ比較回路７の出力に基づいてオフに制御されるまでの間、誤差増幅回路４を高速化することで、異常状態を脱した時から次に上記スイッチング素子が上記ＰＷＭ比較回路の出力に基づいてオフに制御されるまでの時間が短縮され、異常状態からの復帰時に発生する出力電圧のオーバーシュート量を低減できることが分かる。
また、位相補償コンデンサＣ２の電荷を放電する速さに制限を設け同時に放電の下限電圧を設けることで、異常状態からの復帰後に発生する出力電圧のアンダーシュート量を低減できることが分かる。
【００３９】
[第２の実施形態]
図４は、本発明の第２の実施形態に係るスイッチングレギュレータの回路図である。なお、図４では、図１と同じもの又は相当のものは同じ符号で示し、ここではその説明を省略すると共に図１との相違点を中心に説明する。
【００４０】
図１に示すスイッチングレギュレータ１ａと図４に示すスイッチングレギュレータ１ｂとの相違点は、高速化回路１０ａを高速化回路１０ｂに置き換え、ＡＮＤ（論理積回路）１４とＯＲ（論理和回路）１５とを除いたことにある。
【００４１】
高速化回路１０ｂにおける高速化回路１０ａとの相違点は、バイアス電流（電流源）Ｉ３、スイッチＳＷ３、及びディレイバッファ１７を除いたことにある。
【００４２】
次に、上述した構成を備える図４に示す第２の実施形態に係るスイッチングレギュレータ１ｂの概略動作を、図５の電圧波形図を用いて説明する。
【００４３】
電流検出回路２は、スイッチング素子Ｍ１がオンに制御されている間、スイッチング素子Ｍ１に流れる電流に応じたセンス電圧Ｖｓｅｎｓｅを出力する（図５（ｂ）参照）。基準電圧源回路３は、設定された基準電圧Ｖｒｅｆを生成して出力する。誤差増幅回路４は、反転入力端に分圧電圧Ｖｄ１が入力され、非反転入力端に基準電圧Ｖｒｅｆが入力され、両電圧の電圧差を増幅して誤差電圧Ｖｅを出力する（図５（ｆ）参照）。バイアス電流Ｉ１は、誤差増幅回路４のバイアス電流入力端に入力される。位相補償抵抗Ｒ３の一端は誤差電圧Ｖｅに接続され、位相補償コンデンサＣ２の一端はグラウンドに接続される。
【００４４】
発振回路５は、ハイレベルが狭期間でありスイッチング周期とスイッチング素子Ｍ１のオンタイミングを決定するセットパルス信号Ｖｓｅｔ（図５（ｊ）参照）と、ハイレベルが狭期間でありスイッチング素子Ｍ１の最大オン時間を制限するタイミングで出力される最大オンデューティーパルス信号Ｖｍａｘ（図５（ｋ）参照）を出力する。スロープ電圧生成回路６は、センス電圧Ｖｓｅｎｓｅに応じた時間的傾斜を持ったスロープ電圧Ｖｓを出力する（図５（ｇ）参照）。ＰＷＭ比較回路７は、非反転入力端にスロープ電圧Ｖｓが入力され、反転入力端に誤差電圧Ｖｅが入力され、両電圧を比較してＰＷＭ比較結果Ｖｐｗｍを出力する（図５（ｈ）参照）。
【００４５】
過電流検出回路８は、過電流閾値電圧Ｖｌｉｍｒｅｆ（図５（ｂ）参照）を生成しており、センス電圧Ｖｓｅｎｓｅが過電流閾値電圧Ｖｌｉｍｒｅｆを超えたことを検出するとハイレベルになる過電流検出信号Ｖｌｉｍｄｅｔを出力する（図５（ｃ）参照）。フリップフロップ回路１２は、セット入力端Ｓにセットパルス信号Ｖｓｅｔが入力され、リセット入力端ＲにＰＷＭ比較結果Ｖｐｗｍと過電流検出信号Ｖｌｉｍｄｅｔと最大オンデューティーパルス信号Ｖｍａｘの（論理和回路による）ＯＲ結果が入力される。バッファ１３は、フリップフロップ回路１２の反転出力端バーＱに従いスイッチング素子Ｍ１をスイッチングするものである。
【００４６】
また、フリップフロップ回路１６は、セット入力端Ｓに、過電流検出信号Ｖｌｉｍｄｅｔが入力され、リセット入力端Ｒに、ＰＷＭ比較結果Ｖｐｗｍが入力される。インバータ１８は、フリップフロップ回路１６の出力端Ｑが入力される。
【００４７】
本実施形態に係るスイッチングレギュレータ１ｂにおいては、過電流検出信号Ｖｌｉｍｄｅｔ（図５（ｃ）参照）が高速化セット信号Ｖｅｓｅｔ（図５（ｄ）参照）に相当する。
【００４８】
更に、スイッチＳＷ１、及びスイッチＳＷ２は、入力レベルがハイレベルの時にオンに、ローレベルの時にオフになるものである。スイッチＳＷ１は、位相補償抵抗Ｒ３の一端と位相補償コンデンサＣ２の一端に接続される。スイッチＳＷ２は、位相補償コンデンサＣ２の一端と電圧源Ｖ１の一端に接続される。電圧源Ｖ１の一端はバイアス電流（電流源）Ｉ２に接続される。バイアス電流（電流源）Ｉ１、Ｉ２の一端は、グラウンドに接続される。
【００４９】
ここで本実施形態に係る高速化回路１０ｂでは、スイッチＳＷ１をオフに制御することで、誤差増幅回路４と位相補償コンデンサＣ２の電気的接続を切断し、誤差増幅回路４の特性を高速化する。このように、本実施形態に係る高速化回路１０ｂにおいても、誤差増幅回路４の特性を高速化することができる。
【００５０】
また、スイッチＳＷ１をオフに制御している間にスイッチＳＷ２をオンに制御することで、誤差増幅回路４から電気的接続を切断された位相補償コンデンサＣ２の電荷を、バイアス電流Ｉ２に制限された速さで電圧源Ｖ１の電圧を下限電圧にして、放電する。
【００５１】
また、フリップフロップ回路１６の出力端Ｑは高速化信号Ｖｅｏｎ（図５（ｅ）参照）であり、インバータ１８の出力は反転高速化信号Ｖｅｏｎｂである。高速化信号Ｖｅｏｎがハイレベルであるとき、反転高速化信号Ｖｅｏｎｂはローレベルにあり、スイッチＳＷ１はオフに、スイッチＳＷ２はオンに制御される。
【００５２】
ここで、フリップフロップ回路１６のセット入力端Ｓにハイレベルが入力された時は異常状態発生時を、フリップフロップ回路１６の出力端Ｑがハイレベルである間は異常状態にあることを、異常状態にあるときにフリップフロップ回路１６のリセット入力端Ｒにハイレベルが入力された時は異常状態からの復帰時を、フリップフロップ回路１６の出力端Ｑがローレベルである間は通常状態にあることを、夫々意味する。
【００５３】
本実施形態に係るスイッチングレギュレータ１ｂにおいては、過電流検出回路８が異常検出回路２０ｂに相当する。
【００５４】
高速化回路１０ｂは、異常状態発生時から、次にスイッチング素子Ｍ１がＰＷＭ比較回路７の出力に基づいてオフに制御されるまでの間、スイッチＳＷ１をオフに、スイッチＳＷ２をオンに制御し、位相補償コンデンサＣ２の電荷をバイアス電流Ｉ２に制限された速さで電圧源Ｖ１の電圧を下限にして、放電するものである。
【００５５】
位相補償コンデンサＣ２を誤差増幅回路４から電気的に切断することで、誤差増幅回路４の特性が高速化され、異常状態からの復帰時に発生する出力電圧のオーバーシュート量を低減することができる。
【００５６】
また、位相補償コンデンサＣ２を放電するバイアス電流Ｉ２を小さくすることで、異常状態発生時から、異常状態から復帰し次にスイッチング素子Ｍ１がＰＷＭ比較回路７の出力に基づいてオフに制御されるまでの期間における、位相補償コンデンサＣ２の電荷量の変動が小さくなる。このことにより、位相補償コンデンサの再接続時に発生する出力電圧のアンダーシュートを軽減することができる。
【００５７】
更に、位相補償コンデンサＣ２を放電する下限電圧である電圧源Ｖ１の電圧を、スロープ電圧Ｖｓの下限電圧よりも大きくすることで、位相補償コンデンサＣ２が下限電圧まで放電された場合における、位相補償コンデンサの再接続時に発生する出力電圧のアンダーシュートを軽減することができる。
【００５８】
以上のような動作によって、本実施形態におけるスイッチングレギュレータ１ｂは、異常状態発生時から、次にスイッチング素子Ｍ１がＰＷＭ比較回路７の出力に基づいてオフに制御されるまでの間、誤差増幅回路４を高速化することで、異常状態を脱した時から次に上記スイッチング素子が上記ＰＷＭ比較回路の出力に基づいてオフに制御されるまでの時間が短縮され、異常状態からの復帰時に発生する出力電圧のオーバーシュート量を低減できることが分かる。
【００５９】
[第３の実施形態]
図６は、本発明の第３の実施形態に係るスイッチングレギュレータ１ｃの構成例を示すブロック図である。図６に示す構成例は、第１の実施形態を示す図１の回路図と、第２の実施形態を示す図４の回路図とに含まれる各部位の備える機能に着目して、これら各部位をブロック化して構成したものである。
【００６０】
図６に示すスイッチングレギュレータ１ｃは、スイッチング素子Ｍ１と、整流用のダイオードＤ１と、インダクタＬ１と、出力コンデンサＣ１と、出力帰還抵抗Ｒ１、Ｒ２と、電流検出回路２と、基準電圧源回路３と、誤差増幅回路４と、発振回路５と、スロープ電圧生成回路６と、ＰＷＭ比較回路７と、スイッチング制御回路９と、高速化回路１０ｃと、異常検出回路２０ｃと、位相補償抵抗Ｒ３と、位相補償コンデンサＣ２とを備えている。スイッチングレギュレータ１ｃは、図１の回路に含まれるスイッチングレギュレータ１ａと、図４の回路に含まれるスイッチングレギュレータ１ｂとに対応する。
【００６１】
異常検出回路２０ｃは、異常検出するとハイレベルになる高速化セット信号Ｖｅｓｅｔを出力する。異常検出回路２０ｃは、図１の回路に含まれる異常検出回路２０ａと、図４の回路に含まれる異常検出回路２０ｂとに対応する回路部分である。
【００６２】
高速化回路１０ｃは、異常検出回路２０ｃが異常を検出し、高速化セット信号Ｖｅｓｅｔがハイレベルとなった時から、ＰＷＭ比較結果Ｖｐｗｍがハイレベルとなるまでの間、誤差増幅回路４の特性を高速化する。この高速化回路１０ｃは、図１の回路に含まれる高速化回路１０ａと、図４の回路に含まれる高速化回路１０ｂとに対応する回路部分である。このように高速化回路１０ｃの作用により、誤差増幅回路４の特性が高速化されることで、異常状態から脱した時から、ＰＷＭ比較結果Ｖｐｗｍがハイレベルとなるまでの時間を短縮することができる。
【００６３】
以上のような動作によって、本実施形態におけるスイッチングレギュレータ１ｃは、異常状態発生時から、次にスイッチング素子Ｍ１がＰＷＭ比較回路７の出力に基づいてオフに制御されるまでの間、誤差増幅回路４を高速化することで、異常状態を脱した時から次に上記スイッチング素子が上記ＰＷＭ比較回路の出力に基づいてオフに制御されるまでの時間が短縮され、異常状態からの復帰時に発生する出力電圧のオーバーシュート量を低減できることが分かる。
【００６４】
[その他の実施形態]
図７に示す高速化回路１０ｄは、第２の実施形態で利用され得る高速化回路１０ｂの別の構成例を示す図である。
【００６５】
図４に示す高速化回路１０ｂは、スイッチＳＷ１をオフに制御することで位相補償コンデンサＣ２を誤差増幅回路４から電気的に切断している間、スイッチＳＷ１のリークを原因として位相補償コンデンサＣ２の電圧が変化し、位相補償コンデンサＣ２の再接続時に出力電圧がオーバーシュートすることを防止するために充放電回路１９ａを備えていた。
【００６６】
ここで、スイッチＳＷ１のリークが無視できるか、リーク対策が施されている場合、スイッチＳＷ１のリークを原因とした位相補償コンデンサＣ２の電圧の変化が発生しないため、位相補償コンデンサＣ２の再接続時に出力電圧がオーバーシュートすることを防止する対策を採る必要はない。この場合、図７に示す高速化回路１０ｄのように、充放電回路を省略しても構わない。
【００６７】
次に、図８、図９及び図１０に、本発明の実施形態で利用され得る充放電回路の別の構成例を示す。
【００６８】
電圧源Ｖ１は、バイアス電流（電流源）Ｉ２に電流が流れている間に発生すればよい。よって、簡易な構成するために、図８に示すように、抵抗Ｒ４に発生する電圧降下を出力電圧として用いる充放電回路１９ｂを構成してもよい。
また、電圧源Ｖ１は、バイアス電流（電流源）Ｉ２に電流が流れている間に発生すればよいことから、図９に示すように、ダイオードＤ２に発生するダイオード順方向電圧を出力電圧として用いる充放電回路１９ｃを構成してもよい。
更に、電圧源Ｖ１は、バイアス電流（電流源）Ｉ２に電流が流れている間に発生すればよいことから、図１０に示すように、ダイオード結線を施したＭＯＳトランジスタＭ２に発生するダイオード順方向電圧を出力電圧として用いる充放電回路１９ｄを構成してもよい。
【００６９】
以上の説明においては、電源回路として非同期整流型の降圧型スイッチングレギュレータを取り上げている。これは一例であり、本発明はこれに限定されるものではなく、同期整流型の降圧型スイッチングレギュレータ、昇圧型スイッチングレギュレータ、反転型スイッチングレギュレータ等にも適用することができる。つまり、本発明は、異常状態の検出を行い、異常状態を検出してから異常状態を脱した後に機能を再開することが必要なスイッチングレギュレータに適用することができる。
【符号の説明】
【００７０】
１、１ａ、１ｂ、１ｃ・・・スイッチングレギュレータ、
２・・・電流検出回路、
３・・・基準電圧源回路、
４・・・誤差増幅回路、
５・・・発振回路、
６・・・スロープ電圧生成回路、
７・・・ＰＷＭ比較回路、
８・・・過電流検出回路、
９・・・スイッチング制御回路、
１０、１０ａ、１０ｂ、１０ｃ、１０ｄ・・・高速化回路、
１１、１５・・・ＯＲ（論理和回路）、
１２、１６・・・フリップフロップ回路、
１３・・・バッファ、
１４・・・ＡＮＤ（論理積回路）、
１７・・・ディレイバッファ、
１８・・・インバータ、
２０ａ、２０ｂ、２０ｃ・・・異常検出回路。
【先行技術文献】
【特許文献】
【００７１】
【特許文献１】特開平９−１１７１３１号公報（段落０１０１、段落０１０２、図１、及び図２等）
【特許文献２】特開２００９−２５３９９２号公報（図１、図３、図４、及び図７等）
【図１】
0005589467.tif 000002
【図２】
0005589467.tif 000003
【図３】
0005589467.tif 000004
【図４】
0005589467.tif 000005
【図５】
0005589467.tif 000006
【図６】
0005589467.tif 000007
【図７】
0005589467.tif 000008
【図８】
0005589467.tif 000009
【図９】
0005589467.tif 000010
【図１０】
0005589467.tif 000011