(57)【特許請求の範囲】
【請求項１】
信号発生器回路が存する第１のデバイスと、前記第１のデバイスと動作通信する第２のデバイスと、の間の帯域外メッセージ通信の電力消費を低減する信号発生器回路であって、
スイッチング回路と、
前記スイッチング回路に結合されたコントローラと、を備え、
前記スイッチング回路及び前記コントローラは、前記第１のデバイスの送信機データパス内で接続され、
前記コントローラが、
基準クロック信号を受信し、
前記第１のデバイスが第１の動作モードであるときに、前記第１のデバイスに対して、前記第２のデバイスへの帯域外メッセージ送信の要求を示す少なくとも第１の制御信号を受信し、且つ、
出力制御信号および出力データ信号を生成するように動作可能であり、
前記出力制御信号が、前記第１の動作モードの間に、前記スイッチング回路及び送信機ドライバを選択的に電力投入するための前記少なくとも第１の制御信号の関数として動作可能である一方、前記第１のデバイスの送信機部分内の残りの機能ブロックは電源切断されたままであり、
前記出力データ信号が、前記第１の動作モードの間に前記第２のデバイスへ送信するための、前記スイッチング回路を介して前記送信機ドライバに供給される前記帯域外メッセージを含み、
前記第１のデバイスと前記第２のデバイスとの間に確立された接続は、該第１のデバイスが前記第１の動作モードでの動作時に、該第１のデバイスの前記送信機部分の実質的に全てを電源投入する必要無しに維持され、
前記第１の動作モードの間の前記第１の制御信号のアサーション時に、前記コントローラが、前記スイッチング回路および前記送信機ドライバを電源投入し、前記第１の動作モードの間の前記第１の制御信号のデアサーション時に、前記コントローラが、前記スイッチング回路および送信機ドライバを電源切断するように動作可能である、信号発生器回路。
【請求項２】
信号発生器回路が存する第１のデバイスと、前記第１のデバイスと動作通信する第２のデバイスと、の間の帯域外メッセージ通信の電力消費を低減する信号発生器回路であって、
スイッチング回路と、
前記スイッチング回路に結合されたコントローラと、を備え、
前記スイッチング回路及び前記コントローラは、前記第１のデバイスの送信機データパス内で接続され、
前記コントローラが、
基準クロック信号を受信し、
前記第１のデバイスが第１の動作モードであるときに、前記第１のデバイスに対して、前記第２のデバイスへの帯域外メッセージ送信の要求を示す少なくとも第１の制御信号を受信し、
出力制御信号および出力データ信号を生成し、且つ、
第２の制御信号を受信するように動作可能であり、
前記出力制御信号が、前記第１の動作モードの間に、前記スイッチング回路及び送信機ドライバを選択的に電力投入するための前記少なくとも第１の制御信号の関数として動作可能である一方、前記第１のデバイスの送信機部分内の残りの機能ブロックは電源切断されたままであり、
前記出力データ信号が、前記第１の動作モードの間に前記第２のデバイスへ送信するための、前記スイッチング回路を介して前記送信機ドライバに供給される前記帯域外メッセージを含み、
前記第１の制御信号が、前記第１の動作モードの間に、ピング・メッセージを前記第２のデバイスに送信するための要求を示し、前記第２の制御信号が、前記第１の動作モードの間に、低周波周期信号（ＬＦＰＳ）メッセージを前記第２のデバイスに送信する要求を示す、信号発生器回路。
【請求項３】
前記第１の制御信号のアサーション時に、前記コントローラによって生成された前記出力データ信号が規定の数の基準クロックのサイクルを含み、前記第２の制御信号のアサーション時に、前記出力データ信号が、前記第２の制御信号がデアサートされるまで、基準クロックの連続的なサイクルを生成するように動作可能である、請求項２に記載の信号発生器回路。
【請求項４】
前記第１の制御信号のアサーション時に、前記コントローラによって生成された前記出力データ信号が、前記第１の制御信号のアサーションの継続時間に依存しないいくつかの基準クロックのサイクルを含み、前記第２の制御信号のアサーション時に、前記出力データ信号が、前記第２の制御信号のアサーションの継続時間に依存しないいくつかの基準クロックのサイクルを含む、請求項２に記載の信号発生器回路。
【請求項５】
前記スイッチング回路が、前記コントローラによって生成された前記出力データ信号を受信する第１の入力と、前記第１のデバイスが第２の動作モードであるときに前記第１のデバイス内の送信機データパス回路によって生成された出力データストリームを受信する第２の入力と、前記スイッチング回路に供給された選択信号の関数として前記出力データ信号および前記出力データストリームのうちの１つを前記送信機ドライバに選択的に伝える出力と、を含む、請求項１に記載の信号発生器回路。
【請求項６】
前記スイッチング回路に供給された前記選択信号が、前記コントローラによって生成された前記出力制御信号である、請求項５に記載の信号発生器回路。
【請求項７】
信号発生器回路が存する第１のデバイスと、前記第１のデバイスと動作通信する第２のデバイスと、の間の帯域外メッセージ通信の電力消費を低減する信号発生器回路であって、
スイッチング回路と、
前記スイッチング回路に結合されたコントローラと、
前記コントローラによって生成された出力制御信号を受信する第１の入力と、前記第１のデバイスの第２の動作モードの間に送信機クロックパス回路によって生成された電源投入信号を受信する第２の入力と、前記スイッチング回路に結合され、送信機ドライバに接続するように構成され、前記コントローラによって生成された前記出力制御信号および前記送信機クロックパス回路によって生成された前記電源投入信号のうちの少なくとも１つの関数として前記スイッチング回路および前記送信機ドライバを選択的に電源投入するための制御信号を生成するように動作可能な出力とを含む機能ＯＲ回路と、を備え、
前記スイッチング回路及び前記コントローラは、前記第１のデバイスの送信機データパス内で接続され、
前記コントローラが、
基準クロック信号を受信し、
前記第１のデバイスが第１の動作モードであるときに、前記第１のデバイスに対して、前記第２のデバイスへの帯域外メッセージ送信の要求を示す少なくとも第１の制御信号を受信し、且つ、
前記出力制御信号および出力データ信号を生成するように動作可能であり、
前記出力制御信号が、前記第１の動作モードの間に、前記スイッチング回路及び送信機ドライバを選択的に電力投入するための前記少なくとも第１の制御信号の関数として動作可能である一方、前記第１のデバイスの送信機部分内の残りの機能ブロックは電源切断されたままであり、
前記出力データ信号が、前記第１の動作モードの間に前記第２のデバイスへ送信するための、前記スイッチング回路を介して前記送信機ドライバに供給される前記帯域外メッセージを含む、
信号発生器回路。
【請求項８】
前記第１のデバイス内の送信機データパス回路、送信機クロックパス回路、およびクロック多重化ユニットのうちの少なくとも１つが、前記第１の動作モードの間、電源切断された状態である、請求項１に記載の信号発生器回路。
【請求項９】
前記コントローラが少なくとも１つの状態マシンを備える、請求項１に記載の信号発生器回路。
【請求項１０】
前記スイッチング回路がマルチプレクサを備える、請求項１に記載の信号発生器回路。
【請求項１１】
前記第１の動作モードが前記第１のデバイスの電源切断モードであり、前記第２の動作モードが前記第１のデバイスのアクティブモードである、請求項５に記載の信号発生器回路。
【請求項１２】
前記第１のデバイスに対する前記第２のデバイスへのメッセージ送信の要求を示す前記第１の制御信号が、前記第１のデバイスにおけるリンク層によって生成される、請求項１に記載の信号発生器回路。
【請求項１３】
請求項１に記載の少なくとも１つの信号発生器回路を備える、集積回路。
【請求項１４】
シリアルデバイスと、前記シリアルデバイスと動作通信するホストデバイスとの間の帯域外メッセージ通信のための低減された電力消費を有するシリアルデバイスであって、
入力データ語を受信し、出力データストリームを生成するように動作可能なデータパス回路と、前記入力データ語の処理を制御する少なくとも１つの制御信号を生成するように動作可能なクロックパス回路と、前記出力データストリームを前記ホストデバイスに送信するように動作可能なドライバとを含む送信機と、
前記送信機内の前記クロックパス回路によって使用される少なくとも１つのタイミング信号を生成するように動作可能なクロック多重化ユニットと、
前記データパス回路と接続された信号発生器回路と、を含み、該信号発生器回路が、
スイッチング回路と、
前記スイッチング回路に結合されたコントローラと、を備え、該コントローラが、
基準クロック信号を受信し、
前記シリアルデバイスが第１の動作モードであるときに、前記シリアルデバイスに対して、前記ホストデバイスへの帯域外メッセージ送信の要求を示す少なくとも第１の制御信号を受信し、
出力制御信号および出力データ信号を生成するように動作可能であり、
前記出力制御信号が、前記第１の動作モードの間に、前記送信機内の前記スイッチング回路および前記ドライバを選択的に電力投入するための前記少なくとも第１の制御信号の関数として動作可能である一方、前記送信機内の残りの機能ブロックは電源切断されたままであり、
前記出力データ信号が、前記第１の動作モードの間に前記ホストデバイスへ送信するための、前記スイッチング回路を介して前記ドライバに供給される前記帯域外メッセージを含み、
前記シリアルデバイスと前記ホストデバイスとの間に確立された接続は、該シリアルデバイスが前記第１の動作モードでの動作時に、該シリアルデバイス内の前記送信機の実質的に全てを電源投入する必要無しに維持され、
前記第１の動作モードの間の前記第１の制御信号のアサーション時に、前記コントローラが、前記スイッチング回路及び前記送信機内の前記ドライバを電源投入し、前記第１の動作モードの間の前記第１の制御信号のデアサーション時に、前記コントローラが、前記スイッチング回路および送信機ドライバを電源切断するように動作可能である、シリアルデバイス。
【請求項１５】
前記シリアルデバイス内の前記データパス回路、前記クロックパス回路、および前記クロック多重化ユニットのうちの少なくとも１つが、前記第１の動作モードの間、電源切断された状態である、請求項１４に記載のシリアルデバイス。
【請求項１６】
シリアルデバイスと、前記シリアルデバイスと動作通信するホストデバイスとの間の帯域外メッセージ通信のための低減された電力消費を有するシリアルデバイスであって、
入力データ語を受信し、出力データストリームを生成するように動作可能なデータパス回路と、前記入力データ語の処理を制御する少なくとも１つの制御信号を生成するように動作可能なクロックパス回路と、前記出力データストリームを前記ホストデバイスに送信するように動作可能なドライバとを含む送信機と、
前記送信機内の前記クロックパス回路によって使用される少なくとも１つのタイミング信号を生成するように動作可能なクロック多重化ユニットと、
前記データパス回路と接続された信号発生器回路と、を含み、該信号発生器回路が、
スイッチング回路と、
前記スイッチング回路に結合されたコントローラと、を備え、該コントローラが、
基準クロック信号を受信し、
前記シリアルデバイスが第１の動作モードであるときに、前記シリアルデバイスに対して、前記ホストデバイスへの帯域外メッセージ送信の要求を示す少なくとも第１の制御信号を受信し、
出力制御信号および出力データ信号を生成し、
第２の制御信号を受信するように動作可能であり、
前記出力制御信号が、前記第１の動作モードの間に、前記送信機内の前記スイッチング回路および前記ドライバを選択的に電力投入するための前記少なくとも第１の制御信号の関数として動作可能である一方、前記送信機内の残りの機能ブロックは電源切断されたままであり、
前記出力データ信号が、前記第１の動作モードの間に前記ホストデバイスへ送信するための、前記スイッチング回路を介して前記ドライバに供給される前記帯域外メッセージを含み、
前記第１の制御信号が、前記第１の動作モードの間にピング・メッセージを前記ホストデバイスに送信する要求を示し、前記第２の制御信号が、前記第１の動作モードの間に低周波周期信号（ＬＦＰＳ）メッセージを前記ホストデバイスに送信する要求を示す、シリアルデバイス。
【請求項１７】
前記第１の制御信号のアサーション時に、前記コントローラによって生成された前記出力データ信号が規定の数の基準クロックのサイクルを含み、前記第２の制御信号のアサーション時に、前記出力データ信号が、前記第２の制御信号がデアサートされるまで、基準クロックの連続的なサイクルを生成するように動作可能である、請求項１６に記載のシリアルデバイス。
【請求項１８】
前記第１の制御信号のアサーション時に、前記コントローラによって生成された前記出力データ信号が、前記第１の制御信号のアサーションの継続時間に依存しないいくつかの基準クロックのサイクルを含み、前記第２の制御信号のアサーション時に、前記出力データ信号が、前記第２の制御信号のアサーションの継続時間に依存しないいくつかの基準クロックのサイクルを含む、請求項１６に記載のシリアルデバイス。
【請求項１９】
前記スイッチング回路が、前記コントローラによって生成された前記出力データ信号を受信する第１の入力と、前記シリアルデバイスが第２の動作モードであるときに前記送信機内の前記データパス回路によって生成された前記出力データストリームを受信する第２の入力と、前記スイッチング回路に供給された選択信号の関数として前記コントローラによって生成された前記出力データ信号および前記データパス回路によって生成された前記出力データストリームのうちの１つを前記ドライバに選択的に伝える出力とを含む、請求項１４に記載のシリアルデバイス。
【請求項２０】
前記コントローラによって生成された前記出力制御信号を受信する第１の入力と、前記シリアルデバイスの第２の動作モードの間に前記送信機内の前記クロックパス回路によって生成された電源投入信号を受信する第２の入力と、前記スイッチング回路に結合され、前記送信機内の前記ドライバに接続するように構成され、前記コントローラによって生成された前記出力制御信号および前記クロックパス回路によって生成された前記電源投入信号のうちの少なくとも１つの関数として前記スイッチング回路および前記ドライバを選択的に電源投入するための制御信号を生成するように動作可能な出力とを含む機能ＯＲ回路をさらに備える、請求項１９に記載のシリアルデバイス。
【請求項２１】
第１のデバイスと、前記第１のデバイスと動作通信する第２のデバイスとの間の帯域外メッセージ通信の電力消費を低減する方法であって、
前記第１のデバイスにおいて、基準クロック信号を受信するステップと、
前記第１のデバイスにおいて、該第１のデバイスが第１の動作モードであるときに、該第１のデバイスに対する前記第２のデバイスへの帯域外メッセージ送信の要求を示す少なくとも第１の制御信号を受信するステップと、
前記第１のデバイスにおいて、出力制御信号および出力データ信号を生成するステップと、
前記第１の動作モードの間の前記第１の制御信号のアサーション時に、スイッチング回路及び送信機ドライバを電源投入するステップと、
前記第１の動作モードの間の前記第１の制御信号のデアサーション時に、前記スイッチング回路及び前記送信機ドライバを電源切断するステップと、
を含み、
前記帯域外メッセージが前記第２のデバイスに前記第１のデバイスの存在を示し、
前記出力制御信号が前記第１の動作モードの間に、前記第１のデバイス内の前記スイッチング回路および前記送信機ドライバを選択的に電力投入する一方で、該第１のデバイスの送信機部分内の残りの機能ブロックを電源切断されたままにするための前記少なくとも第１の制御信号の関数として動作可能であり、
前記出力データ信号が、前記第１の動作モードの間に前記第２のデバイスへ送信するための、前記スイッチング回路を介して前記送信機ドライバに供給される前記帯域外メッセージを含み、
前記帯域外メッセージが前記基準クロック信号と同期化され、
前記第１のデバイスと前記第２のデバイスとの間に確立された接続は、該第１のデバイスが前記第１の動作モードでの動作時に、該第１のデバイスの前記送信機部分の実質的に全てを電源投入する必要無しに維持される、
方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に電気、電子、およびコンピュータ技術に関し、より詳細には電子デバイス通信に関する。
【背景技術】
【０００２】
ユニバーサル・シリアル・バス（ＵＳＢ）は一般に、電力消費が重要な問題である携帯型デバイスを対象としているので、例えば、ＵＳＢバージョン３．０（ＵＳＢ３またはスーパースピードＵＳＢ）、５ギガビット／秒（Ｇｂｐｓ）で動作するシリアライザ／デシリアライザ（ＳｅｒＤｅｓ）などの高速ＵＳＢ通信プロトコルは、極めて低い電力損失しか必要としない。通常動作時、ＵＳＢ３．０デバイスは、典型的には、電力を節約するために、ほとんどの時間スリープ（待機）モードである。しかし、ＵＳＢ３．０デバイスは、ＵＳＢデバイスが接続されているホストデバイスとの通信のために定期的に起動する必要がある。
【０００３】
接続されたＵＳＢデバイスが低電力（例えば、スリープまたは待機）モードである間、ＵＳＢデバイスは一般に、「ピング（ｐｉｎｇ）」メッセージ（「ピンギング（ｐｉｎｇｉｎｇ）」とも呼ばれる）を送信することによって、その存在をホストデバイスに伝える。ピング・メッセージは、接続の他端にあるアクティブなクライアントの存在を調べるために使用される。所与の接続から来る他のアクティビティが何も検出されない場合、ピング・メッセージは定期的に送信されることが多い。接続が規定の期間内にピング・メッセージに応答できない場合、その接続は終了する。
【０００４】
しかし、ピング・メッセージを送信するためには、接続されたデバイスにおけるリンク層は、クロック多重化ユニット（ＣＭＵ：ｃｌｏｃｋ  ｍｕｌｔｉｐｌｉｃａｔｉｏｎ  ｕｎｉｔ）および送信機全体を起動して２サイクルの「ピング・クロック」を送信する必要がある。帯域外信号を送信するこの標準的な手法は、少なくとも電力の観点から見て高価であり、したがって、特に電力消費を最小化しようとするモバイル型デバイスには望ましくない。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】「Ｕｎｉｖｅｒｓａｌ  Ｓｅｒｉａｌ  Ｂｕｓ  Ｓｐｅｃｉｆｉｃａｔｉｏｎ  Ｒｅｖｉｓｉｏｎ  ２．０」、Ｕｎｉｖｅｒｓａｌ  Ｓｅｒｉａｌ  Ｂｕｓ  Ｉｍｐｌｅｍｅｎｔｅｒｓ  Ｆｏｒｕｍ，Ｉｎｃ．（ＵＳＢ−ＩＦ）、３１〜３６頁、２０００年４月２７日
【非特許文献２】Ｔ．Ｄｏ−Ｈｏｎｇら、「Ｐｒｉｎｃｉｐｌｅｓ  ｏｆ  Ｄｉｇｉｔａｌ  Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ」、Ｓｔｕｄｅｎｔ  Ｍａｎｕａｌ、Ｒｉｃｅ  Ｕｎｉｖｅｒｓｉｔｙ、２００８年５月
【非特許文献３】Ｓ．Ｂｅｎｅｄｅｔｔｏら、「Ｐｒｉｎｃｉｐｌｅｓ  ｏｆ  Ｄｉｇｉｔａｌ  Ｔｒａｎｓｍｉｓｓｉｏｎ：Ｗｉｔｈ  Ｗｉｒｅｌｅｓｓ  Ａｐｐｌｉｃａｔｉｏｎｓ」、１９９８年１２月発行、Ｐｌｅｎｕｍ  Ｐｕｂｌｉｓｈｉｎｇ  Ｃｏｒｐｏｒａｔｉｏｎ、ＩＳＢＮ−１３：９７８０３０６４５７５３１
【非特許文献４】Ｙ．Ｓｕｎ、「Ｂａｎｄｗｉｄｔｈ−ｅｆｆｉｃｉｅｎｔ  Ｗｉｒｅｌｅｓｓ  ＯＦＤＭ」、ＩＥＥＥ  Ｊｏｕｒｎａｌ  ｏｎ  Ｓｅｌｅｃｔｅｄ  Ａｒｅａｓ  ｉｎ  Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ、Ｖｏｌ．１９、Ｉｓｓｕｅ  １１、２００１年１１月、２２６７〜２２７８頁
【非特許文献５】「Ｕｎｉｖｅｒｓａｌ  Ｓｅｒｉａｌ  Ｂｕｓ  ３．０  Ｓｐｅｃｉｆｉｃａｔｉｏｎ、Ｒｅｖｉｓｉｏｎ  １．０」、２００８年１１月１２日
【非特許文献６】「Ｕｎｉｖｅｒｓａｌ  Ｓｅｒｉａｌ  Ｂｕｓ  ３．０  Ｓｐｅｃｉｆｉｃａｔｉｏｎ、Ｒｅｖｉｓｉｏｎ  １．０」、Ｓｅｃｔｉｏｎ  ６．９、２００８年１１月
【非特許文献７】「Ｕｎｉｖｅｒｓａｌ  Ｓｅｒｉａｌ  Ｂｕｓ  ３．０  Ｓｐｅｃｉｆｉｃａｔｉｏｎ、Ｒｅｖｉｓｉｏｎ  １．０」、Ｓｅｃｔｉｏｎ  ６．９．１
【非特許文献８】「Ｕｎｉｖｅｒｓａｌ  Ｓｅｒｉａｌ  Ｂｕｓ  ３．０  Ｓｐｅｃｉｆｉｃａｔｉｏｎ，Ｒｅｖｉｓｉｏｎ  １．０」、Ｓｅｃｔｉｏｎ  ６．９、６−３０から６−３５頁
【発明の概要】
【課題を解決するための手段】
【０００６】
本発明の原理は、その例示的な実施形態において、低電力携帯型および／またはデスクトップ型アプリケーションでの使用に適した、新規なＵＳＢ（例えば、ＵＳＢ３）トランシーバ帯域外信号発生器を提供する。ＵＳＢトランシーバ帯域外信号発生器は、大半のトランシーバが低電力（例えば、電源切断または待機）動作モードである間に動作するように構成された局在型の低周波周期信号（ＬＦＰＳ：ｌｏｗ−ｆｒｅｑｕｅｎｃｙ  ｐｅｒｉｏｄｉｃ  ｓｉｇｎａｌｉｎｇ）側波帯信号発生器を含む。従来のＳＡＳ／ＳＡＴＡ（ｓｅｒｉａｌ−ａｔｔａｃｈｅｄ  ＳＣＳＩ（ｓｍａｌｌ  ｃｏｍｐｕｔｅｒ  ｓｙｓｔｅｍ  ｉｎｔｅｒｆａｃｅ）／ｓｅｒｉａｌ  ａｄｖａｎｃｅｄ  ｔｅｃｈｎｏｌｏｇｙ  ａｔｔａｃｈｍｅｎｔ）帯域外信号発生器は、送信機およびクロック多重化ユニット（ＣＭＵ）全体を起動して帯域外通信を実施し、非競争的な電力ペナルティを課される。本発明の実施形態は、基準クロック源および小型の状態マシンを使用し、それによって信号発生器を少なくとも電力消費の観点から見て迅速および安価に応答させることによって、ＵＳＢトランシーバにおける電力消費を有利に低減するための技法、および低電力要件を有する他の接続されたデバイスを提供する。
【０００７】
本発明の一実施形態によれば、信号発生器回路を含む第１のデバイスと、第１のデバイスに結合された第２のデバイスとの間のメッセージ通信の電力消費を低減するための信号発生器回路は、スイッチング回路と、スイッチング回路に結合されたコントローラとを備える。コントローラは、基準クロック信号を受信し、第１のデバイスが第１の動作モードであるときに第１のデバイスに対する第２のデバイスへのメッセージ送信の要求を示す少なくとも第１の制御信号を受信し、出力制御信号および出力データ信号を生成するように動作可能である。出力制御信号は、第１のモードの間にスイッチング回路および送信機ドライバを選択的に電力投入するための第１の制御信号の関数として動作可能である。出力データ信号は、第１のモードの間に第２のデバイスに送信するために、スイッチング回路を介して、送信機ドライバに供給されるメッセージを含む。第１のデバイスが第１のモードであるときに、第１のデバイス内の少なくとも送信機データパス回路、送信機クロックパス回路および／またはクロック多重化ユニットが電源切断された状態になっていることが好ましい。
【０００８】
本発明の別の実施形態によれば、シリアルデバイスと、シリアルデバイスと動作通信するホストデバイスとの間のメッセージ通信のための低減された電力消費を有するシリアルデバイスは、送信機を含む。送信機は、少なくとも、入力データ語を受信し、出力データストリームを生成するように動作可能なデータパス回路、入力データ語の処理を制御するための少なくとも１つの制御信号を生成するように動作可能なクロックパス回路、および出力データストリームをホストデバイスに送信するように動作可能なドライバを含む。シリアルデバイスに含まれるクロック多重化ユニットは、送信機内のクロックパス回路によって使用される少なくとも１つのタイミング信号を生成するように動作可能である。シリアルデバイスは、スイッチング回路と、スイッチング回路に結合されたコントローラとを備える信号発生器回路をさらに含む。コントローラは、基準クロック信号を受信し、シリアルデバイスが第１の動作モードであるときにシリアルデバイスに対するホストデバイスへのメッセージ送信の要求を示す少なくとも第１の制御信号を受信し、出力制御信号および出力データ信号を生成するように動作可能である。出力制御信号は、少なくとも第１の制御信号の関数として、第１のモードの間に送信機内のスイッチング回路およびドライバを選択的に電力投入するように動作可能である。メッセージを含む出力データ信号は、第１のモードの間にホストデバイスに送信するために、スイッチング回路を介して、ドライバに供給される。
【０００９】
本発明のさらに別の実施形態によれば、第１のデバイスと、第１のデバイスと動作通信する第２のデバイスとの間のメッセージ通信の電力消費を低減するための方法が提供される。この方法は、第１のデバイスにおいて、基準クロック信号を受信するステップと、第１のデバイスにおいて、第１のデバイスが第１の動作モードであるときに第１のデバイスに対する第２のデバイスへのメッセージ送信の要求を示す少なくとも第１の制御信号を受信するステップであって、メッセージが第２のデバイスに対して第１のデバイスの存在を示すステップと、第１のデバイスにおいて、出力制御信号および出力データ信号を生成するステップであって、出力制御信号が第１のモードの間に第１のデバイス内のスイッチング回路および送信機ドライバを選択的に電力投入するための少なくとも第１の制御信号の関数として動作可能であり、出力データ信号が第１のモードの間に第２のデバイスに送信するために、スイッチング回路を介して、送信機ドライバに供給されるメッセージを含み、メッセージが基準クロック信号と同期化されるステップとを含む。
【００１０】
本発明のこれらおよび他の特徴、目的および利点は、添付の図面に関連して読まれるべきである、その例示的な実施形態の以下の詳細な説明から明らかとなろう。
【００１１】
以下の図面は、例のみとして、限定されることなく示される。
【図面の簡単な説明】
【００１２】
【図１】従来のＵＳＢ接続構成による、２つのデバイス間のデータ通信を容易にするための例示的なシステムを図示するブロック図である。
【図２】接続されたデバイス内に含まれ得る、例示的なシリアライザ／デシリアライザ（ＳｅｒＤｅｓ）トランシーバの少なくとも一部を図示するブロック図である。
【図３】本発明と組み合わせた使用に適した例示的な送信機を示す概略図である。
【図４】例示的な差動ＬＦＰＳ波形を図示するタイミング図である。
【図５】本発明の一実施形態による、帯域外信号発生器を含む例示的なトランシーバの少なくとも一部を図示するブロック図である。
【図６】本発明の一実施形態による、図５に示す例示的なトランシーバでの使用に適した例示的な状態マシンの少なくとも一部を図示する状態図である。
【図７】本発明の一実施形態による、本発明の原理が用いられ得る例示的なデータ処理システムを図示するブロック図である。
【発明を実施するための形態】
【００１３】
図中の要素は簡略化および明確化するために示されていることを理解されたい。商業的に実現可能な実施形態において有用または必要であり得る、一般的ではあるがよく理解されている要素は、示された実施形態の邪魔になるものが少ない図を簡単にするために示されないことがある。
【００１４】
本発明の原理は、本明細書において、例えば、携帯型ＵＳＢまたは他のシリアルデバイスでの使用に適した低電力シリアライザ／デシリアライザ（ＳｅｒＤｅｓ）トランシーバの例示的な実施形態の文脈の中で説明される。しかし、本発明は本明細書において例示的に示され説明される特定の装置および方法に限定されないことを理解されたい。むしろ、本発明の態様は、特に接続されたデバイスがその存在を対応するホストデバイスに伝えるために必要とされる電力量を低減することによって、例えば、ＳｅｒＤｅｓデバイスなどの接続されたシリアルデバイスにおける電力消費を有利に低減するための技法を広く対象とする。このようにして、本発明の態様は、ホストコントローラと対応する接続されたデバイスとの間の帯域外通信のための低電力ソリューションを提供する。
【００１５】
本発明の例示的な実施形態は、本明細書において、ＵＳＢ通信プロトコル、特にＵＳＢ３．０を参照して説明されるが、本発明はＵＳＢプロトコルと共に使用することに限定されないことを理解されたい。むしろ、本発明の原理は、例えば、ＳＡＳ通信プロトコルおよびＳＡＴＡ通信プロトコルを含めた、有線および無線両方の、実質的に任意のシリアル通信プロトコル（規格または非規格）に拡張され得る。さらに、本明細書における教示を考慮すれば、本発明の範囲内である示された実施形態に多数の変更を行うことができることが当業者に明らかとなろう。すなわち、本明細書において説明される特定の実施形態に関して、いかなる制限も意図されておらず、または推測されるべきではない。
【００１６】
図１は、従来のＵＳＢ接続構成による、２つのデバイス間のデータ通信を容易にするための例示的なシステム１００を図示するブロック図である。具体的には、システム１００は、ホストコントローラ１０２として機能する第１のデバイスと、ＵＳＢデバイスであってもよく、ホストコントローラに動作可能に結合された、第２のデバイス１０４とを含む。デバイス１０４は、本明細書において「接続されたデバイス」と呼ばれる場合がある。ホストコントローラ１０２は、例えば、コンピュータまたは代替の処理装置を備えることができ、接続されたデバイス１０４は、例えば、ＵＳＢ対応の周辺デバイス（例えば、スキャナ、デジタルカメラ、記憶デバイス、携帯電話、携帯情報端末（ＰＤＡ：ｐｅｒｓｏｎａｌ  ｄｉｇｉｔａｌ  ａｓｓｉｓｔａｎｔ）、フラッシュカードリーダ、ネットワーク・インターフェースなど）を備えることができる。物理ＵＳＢデバイス１０４は、本明細書において「デバイス機能」と呼ばれる複数の論理サブデバイスを含むことができ、各デバイス機能には、ホストコントローラ１０２によって一意の識別子（例えば、アドレス）が割り当てられる。ハブデバイスを含めて、最大１２７台のデバイスを、ＵＳＢ規格に従った所与のホストコントローラに接続することができる。
【００１７】
２台以上のＵＳＢデバイス間の通信は、しばしば「パイプ」１０６と呼ばれる論理チャネルに基づく。パイプ１０６は、実質的に、ホストコントローラ１０２とＵＳＢ接続されたデバイス１０４内の対応するエンドポイント１０８との間で確立される論理接続である。デバイス１０４上に物理的に存在するエンドポイント１０８とは異なり、パイプ１０６は、ホストコントローラ１０２がエンドポイントとの接続を確立するときのみ存在する。ＵＳＢ仕様（例えば、ＵＳＢ１．ｘまたは２．０仕様）によれば、ＵＳＢデバイスは、最大３２個のアクティブパイプ、すなわち、ホストコントローラに入る１６個のパイプおよびホストコントローラから出る１６個のパイプをサポートできる。２つの種類のパイプ、すなわち、ストリーム・パイプおよびメッセージ・パイプがあり、これらはデータ伝送の種類（例えば、等時性伝送、インタラプト伝送、バルク伝送、および制御伝送）に基づいて割り当てられる。例えば、その開示内容は全ての目的に対してその全体が参照により本明細書に組み込まれている、「Ｕｎｉｖｅｒｓａｌ  Ｓｅｒｉａｌ  Ｂｕｓ  Ｓｐｅｃｉｆｉｃａｔｉｏｎ  Ｒｅｖｉｓｉｏｎ  ２．０」、Ｕｎｉｖｅｒｓａｌ  Ｓｅｒｉａｌ  Ｂｕｓ  Ｉｍｐｌｅｍｅｎｔｅｒｓ  Ｆｏｒｕｍ，Ｉｎｃ．（ＵＳＢ−ＩＦ）、３１〜３６頁、２０００年４月２７日、ならびにそれに続くバージョンおよびリビジョンを参照されたい。
【００１８】
ＵＳＢデバイス１０４が依然としてそのホストコントローラ１０２に接続されていることを決定するために、ホストコントローラは、例えば、接続されたデバイスに移動するおよび／または接続されたデバイスから移動するデータパケットを検出することによって、ＵＳＢデバイスとホストコントローラとの間のデータ通信を監視することができる。しかし、デバイス１０４が、スリープ動作モードの間など、アイドルであり、したがって所与の接続からアクティビティが検出されない場合、このデバイスは、「ピング」・メッセージをホストコントローラ１０２に定期的に伝えることによって、その存在を示す。接続が規定の期間内にピング・メッセージに応答できない場合、その接続は終了する。残念なことに、ピング・メッセージを伝えるために、ＵＳＢデバイス１０４はデバイス内のＣＭＵおよび送信機全体を起動して２サイクルの「ピング・クロック」を送信しなければならない。この手法は、電力消費の観点から見て高価であり、したがって望ましくない。
【００１９】
図２は、接続されたデバイス内に含まれてもよく、本発明の原理を実施するために修正されてもよい、例示的なＳｅｒＤｅｓトランシーバ２００の少なくとも一部を図示するブロック図である。トランシーバ２００は、第１の部分２０２、第２の部分２０４、およびクロック多重化ユニット（ＣＭＵ）を備える第３の部分２１２に分割することができる。第１の部分２０２は、受信機（ＲＸ）データパス２０６ならびにステータスおよび制御回路２０８の少なくとも一部を含む。第２の部分２０４は、送信機（ＴＸ）２１０、第１のマルチプレクサ２１４、ならびにステータスおよび制御回路２０８の少なくとも一部を含む。本明細書における教示を考慮すれば当業者に明らかとなるように、本発明は示された特定のトランシーバ構成に限定されず、本発明の代替実施形態がＳｅｒＤｅｓトランシーバ２００を実装するために同様に企図されることを理解されたい。
【００２０】
受信機データパス２０６は、従来の方法で実装し得る。例えば、受信機データパス２０６は、受信機に与えられる入力データ信号Ｄａｔａ＿ｉｎから直流（ｄｃ）成分を取り除き、受信機を静電気放電（ＥＳＤ：ｅｌｅｃｔｒｏｓｔａｔｉｃ  ｄｉｓｃｈａｒｇｅ）事象から保護するように動作可能な交流（ａｃ）結合および終端回路２１６を含むことが好ましい。第２のマルチプレクサ２１８は、ａｃ結合終端回路２１６に結合され、第１の入力で入力データ信号を受信し、第２の入力で近端シリアルループバック信号（ＮＥＳ：ｎｅａｒ−ｅｎｄ  ｓｅｒｉａｌ  ｌｏｏｐｂａｃｋ  ｓｉｇｎａｌ）であってもよい第１の制御信号を受信するように動作可能である。マルチプレクサ２１８によって生成された出力信号は、前置増幅器／アナログ等化器２２０、信号損失（ＬＯＳ：ｌｏｓｓ  ｏｆ  ｓｉｇｎａｌ）および帯域外（ＯＯＢ：ｏｕｔ−ｏｆ−ｂａｎｄ）検出器２２２ならびに前置増幅器／アナログ等化器に結合された決定フィードバック等化器（ＤＦＥ：ｄｅｃｉｓｉｏｎ  ｆｅｅｄｂａｃｋ  ｅｑｕａｌｉｚｅｒ）および加算器２２４を含むアナログ・フロントエンドに供給される。
【００２１】
ほとんどのＵＳＢ３．０デバイスは、５ギガヘルツ（ＧＨｚ）周波数で動作する際によく起こる信号損失を克服するために、何らかの動的な受信機等価（ｄｙｎａｍｉｃ  ｒｅｃｅｉｖｅｒ  ｅｑｕａｌｉｚａｔｉｏｎ）を使用することが予想される。動的な受信機等価を達成するために、前置増幅器／アナログ等化器２２０および／またはＤＦＥ２２４は、当業者に周知の技法に従ってアナログ信号フィルタリングおよび決定フィードバック等価を実行するように動作可能であってもよい。（例えば、その開示内容は全ての目的に対してその全体が参照により本明細書に組み込まれている、Ｔ．Ｄｏ−Ｈｏｎｇら、「Ｐｒｉｎｃｉｐｌｅｓ  ｏｆ  Ｄｉｇｉｔａｌ  Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ」、Ｓｔｕｄｅｎｔ  Ｍａｎｕａｌ、Ｒｉｃｅ  Ｕｎｉｖｅｒｓｉｔｙ、２００８年５月；Ｓ．Ｂｅｎｅｄｅｔｔｏら、「Ｐｒｉｎｃｉｐｌｅｓ  ｏｆ  Ｄｉｇｉｔａｌ  Ｔｒａｎｓｍｉｓｓｉｏｎ：Ｗｉｔｈ  Ｗｉｒｅｌｅｓｓ  Ａｐｐｌｉｃａｔｉｏｎｓ」、１９９８年１２月発行、Ｐｌｅｎｕｍ  Ｐｕｂｌｉｓｈｉｎｇ  Ｃｏｒｐｏｒａｔｉｏｎ、ＩＳＢＮ−１３：９７８０３０６４５７５３１；およびＹ．Ｓｕｎ、「Ｂａｎｄｗｉｄｔｈ−ｅｆｆｉｃｉｅｎｔ  Ｗｉｒｅｌｅｓｓ  ＯＦＤＭ」、ＩＥＥＥ  Ｊｏｕｒｎａｌ  ｏｎ  Ｓｅｌｅｃｔｅｄ  Ａｒｅａｓ  ｉｎ  Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ、Ｖｏｌ．１９、Ｉｓｓｕｅ  １１、２００１年１１月、２２６７〜２２７８頁を参照されたい。）ＤＦＥは、フィードバックループを使用して、現在復調中のパルス上のシンボル間干渉（ＩＳＩ：ｉｎｔｅｒ−ｓｙｍｂｏｌ  ｉｎｔｅｒｆｅｒｅｎｃｅ）を実質的に除去するために以前の検出器決定を使用する非線形等化器である。以前に検出されたシンボルによってもたらされるＩＳＩは、適切な重み付けを用いて前のシンボル値を減算することによって、転送フィルタの出力から正確に取り消すことができる。このようにして、以前のパルスによって導入された現行のパルス上の歪みを除去することができる。
【００２２】
ＤＦＥ２２４によって生成された出力信号は、受信機データパス２０６のクロック回復部およびデータ回復部に供給されることが好ましい。より具体的には、クロック回復部は、ＤＦＥ２２４によって生成された出力信号を受信するように動作可能なデータ入力を有し、クロック位相回転器に供給される入力クロック信号のサンプリング位相を調整するために高速ラッチ回路に結合された数値制御発振器（ＮＣＯ：ｎｕｍｅｒｉｃａｌｌｙ−ｃｏｎｔｒｏｌｌｅｄ  ｏｓｃｉｌｌａｔｏｒ）クロック位相回転器２２８によって生成された第２の制御信号を受信するための制御入力を有する高速ラッチ回路２２６を含む。ＮＣＯクロック位相回転器２２８は、出力クロックに与えられる入力クロックに基づいて複数の出力クロックを生成するように動作可能であり、それぞれの出力クロックが互いに異なる位相を有することが好ましい。
【００２３】
受信機データパス２０６のデータ回復部は、高速ラッチ回路２２６の出力に結合されたデマルチプレクサ（ＤＭＵＸ）およびバイト・アライナ２３０を含むことが好ましい。ＤＭＵＸおよびバイト・アライナ２３０によって生成された出力データ信号は、ループフィルタおよび回転周波数分割器（ＲＦＤ：ｒｏｔａｔｉｏｎａｌ  ｆｒｅｑｕｅｎｃｙ  ｄｉｖｉｄｅｒ）２３２とＤＦＥおよび前置増幅器適応化回路２３４の両方に供給される。ループフィルタおよびＲＦＤ２３２は、ＣＭＵ２１２内のマスタ位相ロックループ（ＰＬＬ：ｐｈａｓｅ−ｌｏｃｋｅｄ  ｌｏｏｐ）２３６によって供給される受信機クロック信号Ｒ＿ＣＬＫであってもよい入力クロック信号を受信し、Ｒ＿ＣＬＫの多重または分割である出力クロック信号を生成するように動作可能である。この出力クロック信号は、ＮＣＯクロック位相回転器２２８に供給される。ＤＦＥおよび前置増幅器適応化回路２３４は、前置増幅およびＤＦＥ適応化を制御するために前置増幅器／アナログ等化器２２０およびＤＦＥ２２４にそれぞれ供給され、それによって動的な受信機等価を提供する制御信号を生成するように動作可能である。ＤＭＵＸおよびバイト・アライナ２３０によって生成された出力データは、制御回路２０８に含まれる先入れ先出し（ＦＩＦＯ：ｆｉｒｓｔ−ｉｎ−ｆｉｒｓｔ−ｏｕｔ）レジスタ２４２または代替の記憶回路に供給される。ＦＩＦＯレジスタ２４２は、回復されたデータを少なくとも一時的に格納するように動作可能である。
【００２４】
受信機データパス２０６は、電圧調整器２３５をさらに含むことができる。電圧調整器２３５は、受信機データパス２０６の１つまたは複数の部分に電力供給するために使用されてもよい少なくとも１つの実質的に一定の出力電圧を生成する基準電圧源として動作可能である。当業者に明らかとなるように、本発明と共に使用するのに適した代替の受信機構成が企図されることを理解されたい。
【００２５】
前に説明したように、ＣＭＵ２１２に含まれるマスタＰＬＬ２３６は、外部基準クロックを受信し、ループフィルタおよびＲＦＤ２３２に供給される受信機クロック信号Ｒ＿ＣＬＫを生成するように動作可能であることが好ましい。マスタＰＬＬ２３６はまた、外部基準クロックの関数としての、送信機クロック信号Ｔ＿ＣＬＫであってもよい第２のクロック信号を生成するように動作可能である。受信機クロック信号および送信機クロック信号は、同一の外部基準クロックに基づいているが、マスタＰＬＬ２３６に含まれる別個のＰＬＬ回路によって生成されてもよく、したがって必ずしも同一周波数または同一周波数の多重でなくてもよい。ＣＭＵ２１２は、例えば、受信機クロック信号Ｒ＿ＣＬＫおよび送信機クロック信号Ｔ＿ＣＬＫそれぞれの生成においてマスタＰＬＬ２３６によって使用されてもよいＣＭＵ電圧調整器２３８およびバイアス発生器２４０などの他の機能回路を含み得る。
【００２６】
送信機２１０は、従来の方法で実装し得る。例えば、送信機２１０は、マルチプレクサ２１４（例えば、２０ビット幅）から並列に、送信語（ｔｘ＿ｗｏｒｄ）であってもよい入力データを受信し、このデータを出力シリアルデータストリームに変換するように動作可能なパラレル／シリアル変換器２４４を含むことが好ましい。第３のマルチプレクサ２４６は、出力シリアルデータストリームを同期化するためにパラレル／シリアル変換器２４４に供給されるクロック信号を生成することが好ましい。マルチプレクサ２４６によって生成されたクロック信号は、受信機２０６内のＮＣＯクロック位相回転器２２８の関数であってもよく、またはマスタＰＬＬ２３６によって生成され、ＮＣＯスペクトル拡散クロック（ＳＳＣ：ｓｐｒｅａｄ  ｓｐｅｃｔｒｕｍ  ｃｌｏｃｋｉｎｇ）回路２４８を介して供給される送信機クロックＴ＿ＣＬＫの関数であってもよい。当業者によって知られているように、スペクトル拡散クロックは、電磁干渉（ＥＭＩ：ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃ  ｉｎｔｅｒｆｅｒｅｎｃｅ）低減のための周波数変調技法である。一定の周波数を維持する代わりに、ＳＳＣは、所定の変調周波数ｆｍを用いて、所定のパスに沿ったクロック周波数／周期、すなわち、変調プロファイルを変調する。
【００２７】
次いで、パラレル／シリアル変換器２４４によって生成されたシリアルデータストリームは、２タップ・プリエンファシス回路２５０に供給される。プリエンファシス回路２５０は、伝送チャネルまたは受信機に導入されるノイズが増幅されるのを防止するのに役立つ高域フィルタとして実質的に動作可能であり、それによって送信機２１０が動作可能に結合される伝送チャネルの低域周波数特性を補償する。このようにして、周波数応答は、規定の周波数範囲の帯域内で平坦化される。プリエンファシス回路２５０は、送信される信号の高周波成分を増幅するか、または送信される信号の低周波成分を減衰する。プリエンファシスを実施するための技法は、当業者に周知である。
【００２８】
プリエンファシス回路２５０の出力は、第４のマルチプレクサ２５２に供給される。マルチプレクサ２５２は、プリエンファシス回路２５０の出力を受信するための第１の入力および受信機データパス２０６のアナログ・フロントエンド内の前置増幅器／アナログ等化器２２０の出力を受信し、これらの信号の１つをマルチプレクサの出力に多重化するための第２の入力を含む。マルチプレクサ２５２によって生成された出力は、マルチプレクサ２５２からの出力信号の規定の特性を制御するように動作可能な振幅、スルーおよびＯＯＢ制御回路２５４に供給される。振幅、スルーおよびＯＯＢ制御回路２５４によって生成された出力信号は、受信機データパス２０６内のマルチプレクサ２１８と送信機（ＴＸ）ドライバ２５６の両方に供給される。送信機ドライバ２５６は、送信機２１０の出力信号Ｄａｔａ＿ｏｕｔを生成するように動作可能である。
【００２９】
次に図３を参照すると、本発明と組み合わせた使用に適した、例示的な送信機３００が示されている。送信機３００は、図２に図示された例示的なＳｅｒＤｅｓトランシーバ２００内の送信機２１０を非限定的に実装するものであってもよい。また、本発明は示された特定の送信機アーキテクチャに限定されない。
【００３０】
送信機３００は、複数のクロック信号、すなわち、ＣＭＵクロック信号（例えば、図２のＣＭＵ２１２によって生成された送信クロック（Ｔ＿ＣＬＫ）であってもよい）および受信機（ＲＸ）クロック信号（例えば、図２に示す受信機２０６内のＮＣＯクロック位相回転器２２８によって生成されてもよい）を受信するように動作可能なクロックマルチプレクサ（ＣＬＫ  ＭＵＸ）／分割器３０２を含む。クロックマルチプレクサ／分割器３０２はまた、例えば、図２の前置増幅器／アナログ等化器２２０によって生成されてもよい受信機フロントエンド・クロック信号（図示せず）を受信することができる。これらのクロック信号は、規定の値によって分割され、クロックマルチプレクサ／分割器３０２に結合された遅延制御回路３０４に選択的に供給され得る。遅延制御回路３０４は、示すように、タップされた遅延回線、または代替の遅延回路を含み得る。任意選択で、遅延較正回路３０５は、遅延制御回路３０４に結合されてもよい。遅延制御回路３０４は、送信機３００内のドライバ段によって生成された送信機出力信号ｔｘ＿ｏｕｔのスルーを制御するように動作可能であることが好ましい。遅延制御回路３０４の少なくとも一部は、図２に図示された振幅、スルーおよびＯＯＢ制御回路２５４に組み込まれてもよい。
【００３１】
クロックマルチプレクサ／分割器３０２の出力は、コモン・モード・ロジック（ＣＭＬ：ｃｏｍｍｏｎ−ｍｏｄｅ  ｌｏｇｉｃ）電圧レベルを相補型金属酸化膜半導体（ＣＭＯＳ：ｃｏｍｐｌｅｍｅｎｔａｒｙ  ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ）電圧レベルに変換するように動作可能な電圧レベル変換器３０６に供給される。電圧レベル変換器３０６によって生成された変換された信号は、パラレル／シリアル（Ｐ２Ｓ）変換器３０８に供給される。図２のパラレル／シリアル変換器回路２４４に関連して説明したように、Ｐ２Ｓ変換器３０８は、送信機３００によって受信されたパラレル入力データ語ｔｘ＿ｗｏｒｄ（例えば、２０ビット幅）を、データ出力イネーブル信号Ｄａｔａ  Ｏ／Ｅおよびプリエンファシスデータ出力イネーブル信号Ｐｒｅ−ｅｍ  Ｄａｔａ  Ｏ／Ｅを含むシリアルデータストリームに変換するように動作可能である。Ｐ２Ｓ変換器３０８によって生成されたＤａｔａ  Ｏ／Ｅ信号およびＰｒｅ−ｅｍ  Ｄａｔａ  Ｏ／Ｅ信号は、複数のタイミング制御ブロック３１０を含むリタイミング回路に供給されることが好ましい。
【００３２】
タイミング制御ブロック３１０の各例は、１対のフリップ・フロップ３１１ａおよび３１１ｂならびにフリップ・フロップに結合されたマルチプレクサ３１１ｃを含む。具体的には、フリップ・フロップ３１１ａ、３１１ｂのそれぞれは、パラレル／シリアル変換器３０８によって生成されたシリアルデータストリーム信号Ｄａｔａ  Ｏ／Ｅの１つをそれぞれ受信するためのデータ入力、および遅延制御回路３０４内のタップの対応する１つで生成されたタイミング信号を受信するためのクロック入力を含む。マルチプレクサ３１１ｃは、第１および第２の入力ならびに出力を含む。各フリップ・フロップ３１１ａ、３１１ｂの出力は、マルチプレクサ３１１ｃの対応する入力に結合される。フリップ・フロップ３１１ａ、３１１ｂは、フリップ・フロップ３１１ａの第１の１つに対しては、それに供給される入力データがクロック信号の立上り端で開始され（すなわち、クロックインされ）、フリップ・フロップ３１１ｂの第２の１つに対しては、それに供給される入力データがクロック信号の立下り端で開始されるように構成される。フリップ・フロップ３１１ａ、３１１ｂをクロックするために使用されるタイミング信号は、どちらのフリップ・フロップからデータを出力するかを選択するためにも使用される。このようにして、タイミング制御ブロック３１０のそれぞれによって生成された出力信号は、明確な立上り端および立下り端を有する。
【００３３】
タイミング制御ブロック３１０によって生成された出力信号は、送信機３００内の出力ドライバ段を形成する対応する増幅器３１２に供給される。それぞれの増幅器３１２の利得は、同一または互いに異なっていてもよい。送信機ドライバ段は、４組の増幅器を有するものとして示されているが、本発明は任意の特定の数の別個の増幅器の組に限定されない。遅延制御回路３０４内の各遅延タップで生成されたタイミング信号は、タイミング制御ブロック３１０の対応する１つに供給されて、それによって、それに結合されたそれぞれの増幅器３１２の起動を制御することが好ましい。このようにして、出力信号ＴＸ  ＯＵＴのスルーを所望通りに制御することができる。
【００３４】
増幅器３１２のそれぞれの出力は、加算ブロック３１４で加算される。次いで、ブロック３１４の出力で生成された信号は、プルアップＤＡＣ終端回路が結合される第２の加算ブロック３１６に供給される。送信機出力信号ＴＸ  ＯＵＴは、加算ブロック３１６の出力で生成される。
【００３５】
ＵＳＢ３．０仕様の主な目的は、利用可能な帯域を増加することであるが、この新しい規格は、モバイル型デバイスにとって特に有利である、平均電力消費を低減させることも目指している。ＵＳＢ２．０は、利用可能なデバイスに対して恒久的にポーリングを行い、これは電力を要する。対照的に、ＵＳＢ３．０は、アイドル状態、スリープ状態および一時停止状態のような追加の省電力機能を用いて設計された。（例えば、その開示内容は全ての目的に対してその全体が参照により本明細書に組み込まれている、「Ｕｎｉｖｅｒｓａｌ  Ｓｅｒｉａｌ  Ｂｕｓ  ３．０  Ｓｐｅｃｉｆｉｃａｔｉｏｎ、Ｒｅｖｉｓｉｏｎ  １．０」、２００８年１１月１２日を参照されたい。）スリープモードに入るデバイスは、そのデバイス自体がデバイスモード変更を開始するまで、ＵＳＢ３．０ホストによって事実上そのままにされる。しかし、接続されたデバイスがスリープモードである場合でも、所与の接続から他のアクティビティが何も検出されない場合、接続されたデバイスはやはり、「ピング」・メッセージとしても知られる帯域外通信信号を定期的に送信することによって、その存在をホストデバイスに伝えなければならない。当業者に明らかとなるように、他の通信プロトコルは、本発明の原理が同様に適用される類似の帯域外信号技法を用い得る。
【００３６】
例のみとして、一般性を喪失することなく、ＵＳＢ３．０仕様に従って、低周波数周期信号（ＬＦＰＳ）は、低電力リンク状態であるリンクを介した２つのポート間の側波帯通信に使用される。（「Ｕｎｉｖｅｒｓａｌ  Ｓｅｒｉａｌ  Ｂｕｓ  ３．０  Ｓｐｅｃｉｆｉｃａｔｉｏｎ、Ｒｅｖｉｓｉｏｎ  １．０」、Ｓｅｃｔｉｏｎ  ６．９、２００８年１１月を参照されたい。）例示的な差動ＬＦＰＳ波形４００を図４に示す。図４を参照すると、ｔＰｅｒｉｏｄ４０２は、ＬＦＰＳサイクルの周期を定義する。ＬＦＰＳバーストは、ｔＢｕｒｓｔ４０４で表される期間における連続的なＬＦＰＳ信号の伝送として定義される。ＬＦＰＳシーケンスは、ｔＲｅｐｅａｔによって定義される期間における継続時間ｔＢｕｒｓｔの単一ＬＦＰＳバーストの伝送によって表される。２つの隣接するＬＦＰＳバーストの間で、リンクは電気アイドル状態である。ＬＦＰＳメッセージは、ＬＦＰＳバースト継続時間ｔＢｕｒｓｔの変形の関数として符号化される。期間ｔＲｅｐｅａｔは、次のＬＦＰＳメッセージが送信される時間間隔として定義される。ＵＳＢ３．０仕様によれば、規定のｔＰｅｒｉｏｄは、２０から１００ナノ秒（ｎｓ）の範囲内であり、４ｎｓの最大立上りおよび立下り時間を有する。（「Ｕｎｉｖｅｒｓａｌ  Ｓｅｒｉａｌ  Ｂｕｓ  ３．０  Ｓｐｅｃｉｆｉｃａｔｉｏｎ、Ｒｅｖｉｓｉｏｎ  １．０」、Ｓｅｃｔｉｏｎ  ６．９．１を参照されたい。）「ピング」・メッセージは、ＵＳＢ３．０仕様に従って、２サイクルのＬＦＰＳ伝送（４０ｎｓから２００ｎｓ）を含むことが好ましい。しかし、接続されたデバイスの存在を対応するホストコントローラに伝達するように動作可能な他の帯域外メッセージ構成およびタイミングが、同様に本発明と組み合わせて使用することを企図されることを理解されたい。
【００３７】
ピング・メッセージを送信するためには、前に述べたように、接続されたデバイスにおけるリンク層は、従来通り、デバイス内のＳｅｒＤｅｓトランシーバにおけるＣＭＵおよび送信機全体を起動して、２サイクルの「ピング・クロック」を送信する。これらの機能ブロック、すなわち、ＣＭＵおよび送信機は、おそらくＳｅｒＤｅｓ内で最も電力を消費するブロックである。特定の数の帯域外通信信号（例えば、ピング・メッセージ）のサイクルは本発明によって限定されないことを理解されたい。
【００３８】
特にデバイスが低電力モード（すなわち、電源切断またはスリープモード）である間、接続されたデバイスとそれに対応するホストとの間の帯域外通信のための電力消費を低減するために、本発明の態様は、その例示的な実施形態において、例えば、低電力モバイル型および／またはデスクトップ型ＵＳＢ（例えば、ＵＳＢ３）アプリケーションでの使用に適した、新規な帯域外信号発生器を提供する。帯域外信号発生器は、大半のトランシーバが、接続されたデバイスとホストデバイスとの間で送信されるデータトラフィックが実質的に存在せず、デバイスが最大の規定の電力消費未満で動作しているスリープまたは他の非アクティブ動作モード（例えば、低電力、電源切断、待機など）である間に動作するように構成された局在型のＬＦＰＳ側波帯信号発生器を含むことが好ましい。本発明の実施形態は、外部基準クロックによってクロックされる小型の状態マシンを使用し、それによってＬＦＰＳ発生器を少なくとも電力の観点から見て迅速および安価に応答させることによって、ＵＳＢトランシーバにおける電力消費を有利に低減するための技法、および実質的に低い電力要件を有する他の接続されたデバイスを提供する。
【００３９】
図５は、本発明の一実施形態による、例えば、ＵＳＢデバイス５００内で使用するためのＳｅｒＤｅｓトランシーバであってもよい、例示的なトランシーバ５０２の少なくとも一部を図示するブロック図である。前に述べたように、特にデバイスがスリープモードである間、デバイス５００内の電力消費を低減するために、トランシーバ５０２は、状態マシン５０６または代替のコントローラと、状態マシンに動作可能に結合されたマルチプレクサ５０８または代替のスイッチング回路とを備える帯域外信号発生器５０４を含む。
【００４０】
有利には、残りのトランシーバ５０２が非アクティブ（例えば、電源オフされる、スリープ、電源切断モードであるなど）である、すなわち、例えば、ＣＭＵ５１４、受信機（ＲＸ）５１６、送信クロックパス（ＴＸ  Ｃｌｋ  Ｐａｔｈ）回路５１８および送信機データパス（ＴＸ  ｄａｔａ  Ｐａｔｈ）回路５２０を含む残りのトランシーバ回路が全て電源オフされている間でも、状態マシン５０６は、アクティブ（例えば、電源オンされる、「起動」モードであるなど）で動作状態である。送信機データパス回路５２０は、入力データ語ｔｘ＿ｗｏｒｄを受信し、シリアル出力データストリームｔｘ＿ｄａｔａを生成するように動作可能な機能ブロック（例えば、パラレル／シリアル変換器、プリエンファシス回路、データ・リタイム回路など）を含む。送信機クロックパス回路５１８は、送信機データパス回路５２０内の１つまたは複数の機能ブロックを制御するためのクロックおよび／または他のタイミング／制御信号を生成するように動作可能な機能ブロック（例えば、ＳＳＣクロック発生器、マルチプレクサ、スルー制御回路など）を含むことが好ましい。
【００４１】
「ＳＥＮＤ＿ＰＩＮＧ」制御信号がデバイス５００におけるリンク層５１０からトランシーバ５０２に送信されると、比較的少量の電力（例えば、数十マイクロアンペア）を消費するように構成されることが好ましい状態マシン５０６は、ＳＥＮＤ＿ＰＩＮＧ信号を検出し、ピング・メッセージを対応するホストデバイスに送信する必要がある最小限の回路（例えば、送信機（ＴＸ）ドライバ５１２）のみを電源投入する（すなわち、起動させる）ように動作可能である。リンク層５１０によって生成され、状態マシン５０６に送信されたＳＥＮＤ＿ＰＩＮＧ信号は、トランシーバに対するホストデバイスへのピング・メッセージ送信機（それによって、その存在を伝える）の要求を示す。
【００４２】
ピング・メッセージがホストデバイスに周期的に送信されて、接続されたデバイスが継続して存在することを伝えるので、特にデバイスが待機またはスリープモードである場合（すなわち、デバイスとそれに対応するホストとの間でデータが送信されていない場合）、ＳＥＮＤ＿ＰＩＮＧ信号は、状態マシン５０６にも周期的に送信される。あるいは、本発明の他の実施形態によれば、ＳＥＮＤ＿ＰＩＮＧ信号は、例えば、トランシーバ５０２に含まれるタイマまたは他の低電力タイミング回路（明示的に図示せず）などによって、内部で生成されてもよい。
【００４３】
状態マシン５０６がリンク層５１０から非同期ＳＥＮＤ＿ＰＩＮＧ制御信号を検出すると、メッセージは、外部クロック源によって状態マシンに供給される外部基準クロックと同期化される。このようにして、通常、デバイス内でかなりの電力を消費するＣＭＵ５１４は、非アクティブ状態（すなわち、電源切断、電源オフなど）である。ＳＥＮＤ＿ＰＩＮＧ信号が検出されると、状態マシン５０６は、それに応答して、マルチプレクサ５０８および送信機ドライバ５１２を起動させる（すなわち、電源投入する）電源投入制御信号ｓｍ＿ｐｕを生成する。好ましくは、状態マシン５０６によって生成された電源投入制御信号は、機能ＯＲ回路５２２（例えば、ＯＲゲート）の第１の入力に供給される。ＯＲゲート５２２の第２の入力は、送信機クロックパス回路５１８によって生成された送信機電源投入制御信号ｔｘ＿ｐｕを受信するように構成される。したがって、ＯＲゲート５２２は、電源投入制御信号ｐｕ＿ｃｔｌを生成するように動作可能であり、この信号は、状態マシン５０６によって生成された電源投入信号ｓｍ＿ｐｕおよび／または送信機クロックパス回路５１８によって生成された電源投入信号ｔｘ＿ｐｕの関数としてマルチプレクサおよび送信機ドライバを選択的に起動させるために、マルチプレクサ５０８および送信機ドライバ５１２のそれぞれの制御（イネーブル）入力に供給される。
【００４４】
次いで、状態マシン５０６は、データ信号ｓｍ＿ｄａｔａを生成し、この信号は、例えば、状態マシンに含まれるトグル（Ｔ）・フリップ・フロップ（明示的に図示せず）、または代替の信号発生回路を切り換えることによって、規定の数の基準クロック（すなわち、ピング・クロック）のサイクル（例えば、２）を含むことが好ましい。本発明は、ＳＥＮＤ＿ＰＩＮＧ信号に応答して状態マシン５０６によって生成された任意の特定の数の基準クロックのサイクルに限定されないことを理解されたい。さらに、状態マシン５０６によって生成されたｓｍ＿ｄａｔａメッセージ信号内のサイクルの数は、ＳＥＮＤ＿ＰＩＮＧ信号のアサーション（ａｓｓｅｒｔｉｏｎ）の継続時間（例えば、ＳＥＮＤ＿ＰＩＮＧ信号のアサーションからデアサーション（ｄｅ−ａｓｓｅｒｔｉｏｎ）までの期間）に依存しないことが好ましい。トグル・フリップ・フロップは、当業者に周知である。状態マシンデータ信号ｓｍ＿ｄａｔａは、マルチプレクサ５０８を介して送信機ドライバ５１２に供給される（ｓｍ＿ｄａｔａは、マルチプレクサ５０８の第１の入力（「１」）に供給される）。マルチプレクサ５０８はまた、その第２の入力（「０」）で、送信機データパス回路５２０によって生成された送信機データ信号ｔｘ＿ｄａｔａを受信するように動作可能である。
【００４５】
マルチプレクサ５０８は、起動するために状態マシン電源投入制御信号ｓｍ＿ｐｕを使用するだけではなく、むしろ、マルチプレクサ入力データパスもｓｍ＿ｐｕによって選択される。具体的には、状態マシン電源投入制御信号ｓｍ＿ｐｕが、マルチプレクサ５０８の選択制御入力ＳＥＬ（ｓｅｌｅｃｔ  ｃｏｎｔｒｏｌ  ｉｎｐｕｔ）に直接供給されることが好ましい。ｓｍ＿ｐｕがアサート（ａｓｓｅｒｔ）される場合（例えば、論理「１」）、状態マシンデータｓｍ＿ｄａｔａは、マルチプレクサ５０８を介して送信機ドライバ５１２に送信される。あるいは、ｓｍ＿ｐｕがデアサート（ｄｅ−ａｓｓｅｒｔ）される場合（例えば、論理「０」）、送信機データパス５２０からの送信機データｔｘ＿ｄａｔａは、マルチプレクサ５０８を介して送信機ドライバ５１２に送信される。このようにして、マルチプレクサ５０８は、マルチプレクサおよびドライバに供給された電源投入制御信号ｐｕ＿ｃｔｌがアサートされると仮定すると、送信機ドライバ５１２への出力について、トランシーバ５０２の動作モードに応じて（例えば、起動またはスリープモード）、状態マシンデータ信号ｓｍ＿ｄａｔａまたは送信機データ信号ｔｘ＿ｄａｔａのいずれかを選択するように動作可能である。
【００４６】
送信機ドライバ５１２が２サイクルのピング・クロックを送信した後、ＳＥＮＤ＿ＰＩＮＧ信号がデアサートされる。この動作により、状態マシン５０６は電源投入制御信号ｓｍ＿ｐｕをデアサートし、それによってマルチプレクサ５０８および送信機ドライバ５１２を電源切断する。マルチプレクサ５０８および送信機ドライバ５１２は、前に述べたように、送信機クロックパス回路５１８によって生成されたｔｘ＿ｐｕ信号の関数としてｐｕ＿ｃｔｌによって独立して電源投入することもできる。ｓｍ＿ｐｕ制御信号がデアサートされると仮定すると、ｔｘ＿ｐｕ制御信号のデアサーションによって、マルチプレクサ５０８および送信機ドライバ５１２を電源切断することもできる。ｓｍ＿ｐｕ制御信号は、低電力モードであってもよいトランシーバ５０２の第１の動作モードで使用されることが好ましく、ｔｘ＿ｐｕは、トランシーバ５０２が電源投入される（すなわち、起動される）通常（すなわち、正規）モードであってもよい第２の動作モードで使用される。
【００４７】
リンク層５１０は、ＳＥＮＤ＿ＬＦＰＳ制御信号を状態マシン５０６に送信することもでき、ＳＥＮＤ＿ＬＦＰＳ信号は、デバイス５００内のトランシーバ５０２に対するホストデバイスへのＬＦＰＳメッセージ送信の要求を示す。非同期であるＳＥＮＤ＿ＬＦＰＳ信号は、状態マシン５０６によって外部基準クロックと同期化されることが好ましい。ＵＳＢ３．０仕様によれば（例えば、その開示内容はその全体が参照により本明細書に組み込まれている、「Ｕｎｉｖｅｒｓａｌ  Ｓｅｒｉａｌ  Ｂｕｓ  ３．０  Ｓｐｅｃｉｆｉｃａｔｉｏｎ，Ｒｅｖｉｓｉｏｎ  １．０」、Ｓｅｃｔｉｏｎ  ６．９、６−３０から６−３５頁を参照されたい）、ＬＦＰＳは、低電力リンク状態であるリンクを介した２つのポート間の側波帯通信に使用される。受信機終端が存在するが、信号がリンク上で発生していない場合、デバイスは電気アイドル状態であるとみなされる（図４参照）。この状態である場合、ＬＦＰＳは初期化および電源管理情報を信号で伝えるために使用される。
【００４８】
ＳＥＮＤ＿ＬＦＰＳ制御信号を検出すると、状態マシン５０６は、電源投入信号ｓｍ＿ｐｕをアサートすることによって、マルチプレクサ５０８および送信機ドライバ５１２を電源投入する。次いで、状態マシン５０６は、信号ＳＥＮＤ＿ＬＦＰＳがデアサートされるまで、外部クロック源からの連続的な基準クロックサイクルの送信機（例えば、状態マシン内のＴフリップ・フロップを切り換えることによって）を開始する。したがって、状態マシン５０６によって生成されたｓｍ＿ｄａｔａメッセージ信号内のクロックサイクルの数は、ＳＥＮＤ＿ＬＦＰＳ信号のアサーションの継続時間の関数である。制御信号ＳＥＮＤ＿ＬＦＰＳがデアサートされた（すなわち、除去された）後、状態マシン５０６は、マルチプレクサ５０８および送信機ドライバ５１２を電源切断し、状態マシンを除くＳｅｒＤｅｓトランシーバ５０２全体は、非アクティブ（すなわち、電源切断）モードに戻る。
【００４９】
図６は、本発明の一実施形態による、図５に示す例示的なＳｅｒＤｅｓトランシーバ５０２での使用に適した例示的な状態マシンによって実行される動作の少なくとも一部を図示する状態図６００である。図から明らかなように、第１の状態（Ｓ０）６０２において、状態マシンは「アイドル」モードで動作可能であり、状態マシンは、デバイス内のリンク層（例えば、図５の５１０）から送信されるＳＥＮＤ＿ＰＩＮＧ信号またはＳＥＮＤ＿ＬＦＰＳ制御信号のいずれかを待機する。状態６０２の間、状態マシン電源投入信号（ｓｍ＿ｐｕ）はデアサートされた状態であり、その結果、送信機クロックパス回路（例えば、図５の５１８）が低電力モード状態であり、それによってｔｘ＿ｐｕ信号がデアサートされた状態であると仮定すると、マルチプレクサおよび送信機ドライバ（例えば、それぞれ、図５の５０８および５１２）は両方とも非アクティブ（すなわち、電源切断）である。
【００５０】
ＳＥＮＤ＿ＰＩＮＧ制御信号がアサートされると、状態マシンは、アイドル状態６０２から第２の状態（Ｓ１）６０４に移行する。状態６０４において、状態マシンは、電源投入制御信号ｓｍ＿ｐｕをアサートし、それによってマルチプレクサおよび送信機ドライバ（それぞれ、図５の５０８および５１２）を起動させる（すなわち、電源投入する）。論理「１」であるｓｍ＿ｐｕ信号はまた、前に説明したように、状態マシンから受信されたデータ（ｓｍ＿ｄａｔａ）を送信するように信号発生器（図５の５０４）を構成するために、マルチプレクサ内の状態マシンデータパスを選択する。次いで、状態マシンは、ホストコントローラに送信するために、状態マシンデータ信号ｓｍ＿ｄａｔａを介して、２サイクルのピング・メッセージまたは代替の帯域外メッセージを送信機ドライバ（図５の５１２）に（マルチプレクサを介して）送信する。前に述べたように、本発明はピング・メッセージにおける任意の特定の数のサイクルに限定されず、さらに、ＳＥＮＤ＿ＰＩＮＧ制御信号がアサートされた状態である継続時間に依存しないことが好ましい。ピング・メッセージが完了した後、ｓｍ＿ｐｕ信号がデアサートされ（例えば、論理「０」）、それによってマルチプレクサおよび送信機ドライバを電源切断する。次いで、状態マシンはアイドル状態６０２に戻る。
【００５１】
あるいは、ＳＥＮＤ＿ＬＦＰＳ制御信号がアサートされると、状態マシンは、アイドル状態６０２から第３の状態（Ｓ２）６０６に移行する。状態６０６において、状態マシンは、電源投入制御信号ｓｍ＿ｐｕをアサートし、それによってマルチプレクサおよび送信機ドライバ（それぞれ、図５の５０８および５１２）を電源投入する。前に述べたように、論理「１」であるｓｍ＿ｐｕ信号はまた、マルチプレクサ内の状態マシンデータパスを選択する。次いで、状態マシンは、ホストコントローラに送信するために、ｓｍ＿ｄａｔａ上のＬＦＰＳメッセージまたは代替の帯域外メッセージを表す基準クロックの連続的なバーストを送信機ドライバ（例えば、５１２）に（マルチプレクサを介して）送信する。前に説明したように、ＳＥＮＤ＿ＬＦＰＳ信号がデアサートされるまで、メッセージ信号ｓｍ＿ｄａｔａ内のクロックバーストが送信される。ＬＦＰＳメッセージが完了した後、ｓｍ＿ｐｕ信号がデアサートされ、それによってマルチプレクサおよび送信機ドライバを電源切断する。次いで、状態マシンはアイドル状態６０２に戻る。
【００５２】
本発明の実施形態の方法論は、例えば、携帯型電子デバイスなどの電子デバイスまたは代替のシステムにおける実施に特によく適合し得る。例証のみとして、図７は、本発明の一態様に従って形成される例示的なデータ処理システム７００を図示するブロック図である。例えば、システム７００は、シリアル通信プロトコルを使用してホストデバイスと通信するように構成されたモバイル型デバイス（例えば、ＵＳＢデバイス、ＳＡＴＡデバイス、ＳＡＳデバイスなど）を表し得る。システム７００は、プロセッサ７０２、このプロセッサに結合されたメモリ７０４、ならびにこのプロセッサとインターフェース接続するように動作可能な入力／出力（Ｉ／Ｏ）回路７０８を含み得る。プロセッサ７０２、メモリ７０４、およびＩ／Ｏ回路７０８は、データ処理システム７００の一部として、例えば、バス７０６または代替の接続手段を介して、相互接続することができる。例えばバスを介した適切な相互接続は、ネットワーク・インターフェース・カード（ＮＩＣ：ｎｅｔｗｏｒｋ  ｉｎｔｅｒｆａｃｅ  ｃａｒｄ）などのネットワーク・インターフェース７１０に提供することもでき、ネットワーク・インターフェース７１０は、コンピュータ・ネットワーク、およびフロッピー(登録商標)ディスクまたはＣＤ−ＲＯＭドライブなどの媒体インターフェースとインターフェース接続するために提供することができ、媒体インターフェースは、媒体とインターフェース接続するために提供することができる。プロセッサ７０２は、本明細書において上記に説明された本発明の方法論の少なくとも一部を実行するように構成され得る。
【００５３】
本明細書において使用される「プロセッサ」という用語は、例えば、中央処理装置（ＣＰＵ）および／または他の処理回路（例えば、ネットワーク・プロセッサ、ＤＳＰ、マイクロプロセッサなど）を含むものなどの任意の処理デバイスを含むことを意図することを理解されたい。さらに、「プロセッサ」という用語は、２つ以上の処理デバイスを指す場合があり、処理デバイスと関連する様々な要素は、他の処理デバイスによって共有され得ることを理解されたい。本明細書において使用される「メモリ」という用語は、例えば、ランダム・アクセス・メモリ（ＲＡＭ）、読取り専用メモリ（ＲＯＭ）、固定記憶媒体（例えば、ハードドライブ）、取外し可能な記憶媒体（例えば、フロッピー(登録商標)ディスク）、フラッシュメモリなどの、プロセッサまたはＣＰＵと関連するメモリおよび他のコンピュータ可読媒体を含むことを意図する。さらに、本明細書において使用される「Ｉ／Ｏ回路」という用語は、例えば、プロセッサにデータを入力するための１つまたは複数の入力デバイス（例えば、キーボード、マウスなど）、プロセッサと関連する結果を表示するための１つまたは複数の出力デバイス（例えば、プリンタ、モニタなど）、および／もしくは入力または出力デバイスをプロセッサに動作可能に結合するためのインターフェース回路を含むことを意図する。
【００５４】
したがって、本明細書において記載される、本発明の方法論を実行するための命令またはコードを含む、アプリケーション・プログラムまたはそのソフトウェア構成要素は、関連する記憶媒体（例えば、ＲＯＭ、固定または取外し可能な記憶装置）の１つまたは複数に格納され、利用する準備ができると全体的にまたは部分的に（例えば、ＲＡＭに）読み込まれ、プロセッサ７０２によって実行され得る。いずれの場合でも、図１に示す構成要素の少なくとも一部は、ハードウェア、ソフトウェア、またはこれらの組合せの様々な形態、例えば、関連するメモリを有する１つまたは複数のＤＳＰ、特定用途向け集積回路、機能回路、関連するメモリを有する１つまたは複数の動作可能にプログラムされた汎用デジタル・コンピュータなどにおいて実施され得ることを理解されたい。本明細書において提供される本発明の教示を考慮すれば、当業者は本発明の構成要素の他の実施を企図できるであろう。
【００５５】
本発明の技法の少なくとも一部は、１つまたは複数の集積回路に実装され得る。集積回路の形成において、ダイは、典型的には、反復されるパターンで半導体ウェハの表面上に作製される。ダイのそれぞれは、本明細書において記載されるメモリを含み、他の構造または回路を含み得る。個々のダイは、ウェハから切断またはさいの目状に切断され、次いで集積回路としてパッケージされる。当業者であれば、ウェハをさいの目状に切断し、ダイをパッケージして、集積回路を製造する方法を知っているであろう。そのように製造された集積回路は、本発明の一部とみなされる。
【００５６】
本発明の実施形態によるＩＣは、任意のアプリケーションおよび／またはメモリ（例えば、埋込みまたはディスクリート・メモリ（ｄｉｓｃｒｅｔｅ  ｍｅｍｏｒｙ））を利用する電子システムにおいて用いることができる。本発明の実施形態を実施するための適切なシステムは、パーソナル・コンピュータ、通信ネットワーク、電子商取引システム、携帯型通信デバイス（例えば、携帯電話）、ソリッドステート媒体記憶デバイスなどを含み得るが、これらに限定されない。このような集積回路を組み込むシステムは、本発明の一部とみなされる。本明細書において提供される本発明の教示を考慮すれば、当業者は本発明の技法の他の実施および用途を企図できるであろう。
【００５７】
本明細書において添付の図面を参照しながら本発明の例示的な実施形態を説明してきたが、本発明はこれらの明確な実施形態に限定されず、添付の特許請求の範囲の範囲から逸脱することなく本発明において様々な他の変更および修正が当業者によって行われ得ることを理解されたい。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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