(57)【特許請求の範囲】
【請求項１】
集積回路構造の形成方法であって、前記方法は、
シリコン基板を提供するステップと、
前記シリコン基板中に、複数のシャロートレンチアイソレーション（ＳＴＩ）領域を形成するステップと、
ＳｉＣｏＮｉプロセスを用いて、前記複数のＳＴＩ領域の頂部を除去して、第１シリコンフィンと第２シリコンフィンを形成し、前記第１シリコンフィンと前記第２シリコンフィンは、前記複数のＳＴＩ領域の下部間と上方で水平であるステップと、
ＦｉｎＦＥＴを形成するステップと、を備え、
ＦｉｎＦＥＴを形成する前記ステップは、
前記第１シリコンフィンと前記第２シリコンフィンの頂面と側壁上に、ゲート誘電体を形成するステップと、
前記ゲート誘電体上に、ゲート電極を形成するステップと、を備え、
前記ゲート電極は、直接、前記第１シリコンフィン上方から、前記第２シリコンフィン上方に延伸し、
前記複数のＳＴＩ領域の１つの窪み頂面は、１点で、前記第１シリコンフィンと結合し、且つ、前記結合点は、前記窪み頂面の最低点であることを特徴とする方法。
【請求項２】
前記ＳｉＣｏＮｉプロセスは、ＮＨ３、ＨＦをプロセスガスとするステップを含むことを特徴とする請求項１に記載の方法。
【請求項３】
集積回路構造の形成方法であって、前記方法は、
シリコン基板を提供するステップと、
前記シリコン基板中に、複数のシャロートレンチアイソレーション（ＳＴＩ）領域を形成するステップと、
ＳｉＣｏＮｉプロセスを用いて、前記複数のＳＴＩ領域の頂部を除去して、第１シリコンフィンと第２シリコンフィンを形成し、前記第１シリコンフィンと前記第２シリコンフィンは、前記複数のＳＴＩ領域の下部間と上方で水平であるステップと、
ＦｉｎＦＥＴを形成するステップと、を備え、
ＦｉｎＦＥＴを形成する前記ステップは、
前記第１シリコンフィンと前記第２シリコンフィンの頂面と側壁上に、ゲート誘電体を形成するステップと、
前記ゲート誘電体上に、ゲート電極を形成するステップと、を備え、
前記ゲート電極は、直接、前記第１シリコンフィン上方から、前記第２シリコンフィン上方に延伸し、
前記複数のＳＴＩ領域の１つは、前記第１シリコンフィンと前記第２シリコンフィン間（中間ＳＴＩ領域）に位置し、前記中間ＳＴＩ領域の頂面の最高点は、前記第１シリコンフィンと前記第２シリコンフィン間の中心線に近接し、且つ、前記中間ＳＴＩ領域の前記頂面の最低点は近接するが、前記中間ＳＴＩ領域と前記第１シリコンフィン間の頂面の結合点ではないことを特徴とする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路に関するものであって、特に、半導体フィンとフィン型電界効果トランジスタ（Fin field effect transistors：ＦｉｎＦＥＴ）の構造、及び、製造方法に関するものである。
【背景技術】
【０００２】
集積回路のスケールダウンと速度要求の増加に伴い、トランジスタには、一層の小型化と共に、高い駆動電流を有することが要求されている。よって、フィン型電界効果トランジスタ（ＦｉｎＦＥＴ）が発展している。図１は、公知のＦｉｎＦＥＴの断面図で、この断面図は、ソースとドレイン領域ではなく、フィンを横切ることにより得られる。フィン１００は、基板１０２に延伸する垂直シリコンフィンとして形成され、ソースとドレイン領域（図示しない）、及び、それらの間のチャネル領域の形成に用いられる。シャロートレンチアイソレーション（shallow trench isolation：ＳＴＩ）領域１２０が形成されて、フィン１００を定義する。ゲート１０８は、フィン１００上に形成される。ゲート誘電体１０６が形成されて、フィン１００とゲート１０８を分離する。
【０００３】
ＳＴＩ領域１２０の形成において、ウェットエッチングが用いられて、ＳＴＩ領域１２０の頂面を陥凹させ、フィン１００を形成する。ウェットエッチングにより、ＳＴＩ領域１２０中央部分の表面が、フィン１００に近い部分の表面より低いことが観察される。よって、ＳＴＩ領域１２０の頂面は、スマイル形状を有する。
【０００４】
寄生容量（キャパシタ１１０で示される）が、ゲート１０８と半導体ストリップ１２２間に形成され、ＳＴＩ領域１２０は、寄生容量１１０の絶縁体となることが分かる。寄生容量は、集積回路のパフォーマンスに悪影響を及ぼすので、減少させる必要がある。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、半導体フィンとフィン型電界効果トランジスタの構造、及び、製造方法を提供し、上述の問題を改善することを目的とする。
【課題を解決するための手段】
【０００６】
実施形態の一態様によると、集積回路構造の形成方法は、頂面を有する半導体基板を提供するステップと、半導体基板中に、第１絶縁領域と第２絶縁領域を形成するステップと、第１絶縁領域と第２絶縁領域を陥凹するステップと、からなる。第１絶縁領域と第２絶縁領域の残り部分の頂面は平らな表面であるか、或いは、窪み表面である。第１絶縁領域と第２絶縁領域の除去部分間の半導体基板の部分、及び、隣接する部分は、フィンを形成する。
【０００７】
別の実施形態も開示される。
【発明の効果】
【０００８】
ＦｉｎＦＥＴの寄生ゲート容量が減少し、ＦｉｎＦＥＴの速度が増加する。
【図面の簡単な説明】
【０００９】
【図１】公知のＦｉｎＦＥＴの断面図である。
【図２】実施形態によるＦｉｎＦＥＴの製造の中間段階の断面図である。
【図３】実施形態によるＦｉｎＦＥＴの製造の中間段階の断面図である。
【図４】実施形態によるＦｉｎＦＥＴの製造の中間段階の断面図である。
【図５】実施形態によるＦｉｎＦＥＴの製造の中間段階の断面図である。
【図６】実施形態によるＦｉｎＦＥＴの製造の中間段階の断面図である。
【図７Ａ】実施形態によるＦｉｎＦＥＴの製造の中間段階の断面図である。
【図７Ｂ】実施形態によるＦｉｎＦＥＴの製造の中間段階の断面図である。
【図７Ｃ】実施形態によるＦｉｎＦＥＴの製造の中間段階の断面図である。
【図８Ａ】実施形態によるＦｉｎＦＥＴの製造の中間段階の断面図である。
【図８Ｂ】実施形態によるＦｉｎＦＥＴの製造の中間段階の断面図である。
【図８Ｃ】実施形態によるＦｉｎＦＥＴの製造の中間段階の断面図である。
【図９Ａ】シミュレーションの実行に用いられる構造を示す図である。
【図９Ｂ】シミュレーションの実行に用いられる構造を示す図である。
【図９Ｃ】シミュレーションの実行に用いられる構造を示す図である。
【発明を実施するための形態】
【００１０】
以下で、シャロートレンチアイソレーション（ＳＴＩ）領域とフィン型電界効果トランジスタ（ＦｉｎＦＥＴ）の形成方法が提供される。実施形態の製造の中間段階が説明される。様々な実施形態が討論される。様々な図面と実施形態の説明において、同様の素子は、同様の符号で示される。
【００１１】
図２を参照すると、半導体基板２０が提供される。実施形態中、半導体基板２０はシリコンを含む。別の常用の材料、例えば、カーボン（carbon）、ゲルマニウム（germanium）、ガリウム（gallium）、砒素（arsenic）、窒素（nitrogen）、インジウム（indium）及び／又は、リン（phosphorus）等も半導体基板２０に含まれる。半導体基板２０は、バルク基板、或いは、半導体オンインシュレーター（semiconductor-on-insulator：ＳＯＩ）基板である。
【００１２】
パッド層２２とマスク層２４が半導体基板２０上に形成される。パッド層２２は、例えば、熱酸化プロセスを用いて形成される、酸化ケイ素からなる薄膜である。パッド層２２は、半導体基板２０とマスク層２４間の接着層となる。パッド層２２は、マスク層２４をエッチングするエッチ停止層にもなる。実施形態中、マスク層２４は、窒化ケイ素からなり、例えば、低圧化学蒸着（low-pressure chemical vapor deposition：ＬＰＣＶＤ）を用いる。別の実施形態で、マスク層２４は、シリコンの熱窒化、プラズマ化学気相成長法（plasma-enhanced chemical vapor deposition：ＰＥＣＶＤ）、或いは、プラズマ陽極窒化（plasma anodic nitridation）により形成される。後続のフォトリソグラフィプロセス中、マスク層２４は、ハードマスクとして用いられる。フォトレジスト２６がマスク層２４上に形成されて、その後、パターン化され、フォトレジスト２６中に、開口２８を形成する。
【００１３】
図３を参照すると、マスク層２４とパッド層２２は、開口２８によりエッチングされ、これにより下方の半導体基板２０が露出する。露出した半導体基板２０がエッチングされて、トレンチ３２を形成する。トレンチ３２間の半導体基板２０の部分は、半導体ストリップ４２を形成する。トレンチ３２は、互いに平行なストリップ（上視図で）で、互いに近接する。例えば、トレンチ３２間のスペースＳは約３０ｎｍより小さい。その後、フォトレジスト２６が除去される。次に、洗浄が実行されて、半導体基板２０の自然酸化物を除去する。洗浄は、希釈フッ化水素（ＨＦ）酸を用いて実行される。
【００１４】
トレンチ３２の深さＤは、約２１００Å〜約２５００Åで、幅Ｗは約３００Å〜約１５００Åである。実施形態中、トレンチ３２のアスペクト比（Ｄ／Ｗ）は、約７．０より大きい。別の実施形態中、アスペクト比は、更に、約８．０より大きくてもよく、約７．０より小さくても、或いは、７．０〜８．０でもよい。しかし、当業者なら分かるように、明細書中の寸法と数値は単なる例に過ぎず、異なる規模の集積回路に適合させるために変更することができる。
【００１５】
図４で示されるように、その後、酸化物ライナー３４がトレンチ３２中に形成される。実施形態中、酸化物ライナー３４は、厚さが約２０Å〜約５００Åの熱酸化物である。別の実施形態中、酸化物ライナー３４は、現場蒸気生成（in-situ steam generation：ＩＳＳＧ）を用いて形成される。更に別の実施形態中、酸化物ライナー３４は、共形酸化物層を形成することができる蒸着技術、例えば、選択化学気相成長法（selective area chemical vapor deposition：ＳＡＣＶＤ）や類似方法により形成される。酸化物ライナー３４の形成はトレンチ３２の角を丸くし、電界を減少させ、これにより、得られた集積回路のパフォーマンスを改善する。
【００１６】
図５を参照すると、トレンチ３２は誘電体材料３６により充填される。誘電体材料３６は酸化ケイ素を含み、よって、酸化物３６と称される。他の誘電体材料、例えば、ＳｉＮ、ＳｉＣ等が用いられてもよい。実施形態中、酸化物３６は、高アスペクト比プロセス（high aspect-ratio process：ＨＡＲＰ）を用いて形成され、プロセスガスは、オルトケイ酸テトラエチル（tetraethylorthosilicate：ＴＥＯＳ）とＯ３（ozone）を含む。
【００１７】
その後、化学機械研磨が実行され、マスク層２４とパッド層２２が除去される。得られた構造は図６で示される。トレンチ３２中の酸化物３６の残り部分と酸化物ライナー３４は、以下で、シャロートレンチアイソレーション（ＳＴＩ）領域４０と称される。マスク層２４が窒化ケイ素からなる場合、熱Ｈ３ＰＯ４を用いたウェットプロセスにより除去され、酸化ケイ素からなる場合、パッド層２２は希釈ＨＦ酸により除去される。別の実施形態中、ＳＴＩ領域４０の陥凹後、マスク層２４とパッド層２２の除去が実行され、陥凹ステップは、図７Ａ〜７Ｃで示される。
【００１８】
次に、図６で示される構造が用いられて、ＦｉｎＦＥＴのフィンを形成する。図７Ａ、７Ｂ、及び、７Ｃで示されるように、ＳＴＩ領域４０はエッチングステップにより陥凹され、凹部５２になる。半導体ストリップ４２の一部は、残りのＳＴＩ領域４０の頂面から突出し、フィン６０になる。フィン６０の高さＨ'は１５ｎｍ〜約５０ｎｍで、それより高くても、低くてもよい。
【００１９】
図７Ａ、７Ｂ、及び、７Ｃ中のＳＴＩ領域４０の頂面は異なる形状を有する。図７Ａと７ＢのＳＴＩ領域４０は、窪み（divot）形状を有する。従って、図７Ａと７ＢのＳＴＩ領域４０は、窪みＳＴＩ領域と称される。隣接するフィン６０間のスペースは中心線６１を有し、中心線６１に近いＳＴＩ領域４０の頂面部分は、フィン６０に近い頂面部分より高い。言い換えると、窪みＳＴＩ領域４０の頂面中央は最高で、中心線６１から対応フィン６０に向かって、ＳＴＩ領域４０の頂面は徐々に、或いは、連続して低くなる。実施形態中、図７Ａで示されるように、ＳＴＩ領域４０の頂面の最高点と最低点の高さの差異ΔＨは約５ｎｍより大きいか、或いは、更に約２０ｎｍより大きい。図７Ａで示されるように、ＳＴＩ領域４０の頂面は、中心線６１から、隣接フィン６０の位置まで連続し、且つ、高さが徐々に低くなる。或いは、図７Ｂで示されるように、ＳＴＩ領域４０の頂面は、フィン６０の位置で少し高い。しかし、ＳＴＩ領域４０の頂面の最高部分は、まだ、中心線６１に近い。図７Ｃは、別の実施形態を示し、ＳＴＩ領域４０の頂面はほぼ平坦である。従って、対応するＳＴＩ領域４０は平坦ＳＴＩ領域と称される。
【００２０】
図７Ａ、７Ｂ、及び、７Ｃで示される形状を有するＳＴＩ領域４０を形成するため、ドライエッチングが実行される。一実施形態中、エッチングは、Ｓｉｃｏｎｉ（ＳｉＣｏＮｉとも称される）プロセスを用いて実行され、プロセスガスは、ＮＨ３、ＨＦ等を含む。一実施形態中、ＮＨ３の流量は、約１０ｓｃｃｍと約１０００ｓｃｃｍで、ＨＦの流量は、約１００ｓｃｃｍと約５００ｓｃｃｍである。ＨＦとＮＨ３は、ＳＴＩ領域４０の酸化ケイ素と反応し、（ＮＨ４）２ＳｉＦ６を形成し、ＳＴＩ領域４０に蓄積され、更に多くのＨＦ／ＮＨ３が酸化ケイ素に到達するのを阻止する。従って、エッチングレートが減少し、横エッチングが増加し、平坦ＳＴＩ領域４０、或いは、窪みＳＴＩ領域４０が形成される。
【００２１】
図８Ａ、８Ｂ、及び、８Ｃは、それぞれ、図７Ａ、７Ｂ、及び、７Ｃで示される構造から形成されるＦｉｎＦＥＴを示す図である。各図８Ａ、８Ｂ、及び、８Ｃ中、ゲート誘電体６２が形成されて、フィン６０の頂面と側壁を被覆する。ゲート誘電体６２は熱酸化により形成され、よって、熱酸化ケイ素を含む。この実施形態中、ゲート誘電体６２はフィン６０頂面に形成され、ＳＴＩ領域４０の頂面の主要部分上ではない。或いは、ゲート誘電体６２は蒸着により形成され、高ｋ材料で形成される。従って、ゲート誘電体６２は、フィン６０の頂面とＳＴＩ領域４０頂面に形成される（点線で示される部分）。ＳＴＩ領域４０頂面の真上のゲート誘電体６２の部分は、よって、窪み形状を有する。その後、ゲート電極６４がゲート誘電体６２上に形成される。実施形態中、ゲート電極６４は１つ以上のフィン６０を被覆し、得られたＦｉｎＦＥＴ６６は、１つ以上のフィン６０を含む。別の実施形態中、各フィン６０は１つのＦｉｎＦＥＴを形成するのに用いられる。ＦｉｎＦＥＴを形成するその他の素子は、ソースとドレイン領域、ソースとドレインシリサイド（図示しない）を含む。これらの素子の形成プロセスは公知技術であるので、説明を省略する。
【００２２】
シミュレーションが実行され、ＳＴＩ領域２４０の形状の効果を調査した。図９Ａ、９Ｂ、及び、９Ｃは、シミュレーションが実行される構造を示す図で、それぞれ、窪みＳＴＩ領域２４０、平面ＳＴＩ領域２４０、及び、スマイルＳＴＩ領域２４０を含む。図９Ａ、９Ｂ、及び、９Ｃの構造は、同じフィン高さＨｆｉｎを有する。シミュレーション結果は、図９の寄生ゲート容量が最小で、図９Ｃの寄生ゲート容量が最高であることを示す。図９ＡのＦｉｎＦＥＴは、最小寄生ゲート容量を有するので、図９Ｂと図９Ｃで示されるＦｉｎＦＥＴよりも改善された速度を有する。同様に、図９ＢのＦｉｎＦＥＴは、図９ＣのＦｉｎＦＥＴより、改善された速度を有する。考えられる理由（図９Ａを参照）は、ゲート電極２６４は、フィン２６０に近い部分２６４＿１と、部分２６４＿１により、フィン２６０から分離される部分２６４＿２に分けられる。ゲート部分２６４＿１は、フィン２６０中のチャネルの制御に貢献する。しかし、ゲート部分２６４＿２は、チャネルの制御に貢献しないだけでなく、寄生ゲート容量を生成し、寄生ゲート容量の部分は、キャパシタ２７０で表示される。従って窪み、或いは、平面ＳＴＩ領域により、ゲート部分２６４＿２の寸法が減少する。更に、キャパシタ２７０のキャパシタ絶縁体の効果的な厚さが増加する。その結果、ゲート寄生容量が減少する。
【００２３】
本発明は、幾つかの長所がある。ＦｉｎＦＥＴのゲート電極下方に、平坦ＳＴＩ領域、或いは、窪みＳＴＩ領域を形成することにより、ＦｉｎＦＥＴの寄生ゲート容量が減少し、これにより、対応するＦｉｎＦＥＴの速度が増加する。
【００２４】
本発明では好ましい実施例を前述の通り開示したが、これらは決して本発明に限定するものではなく、当該技術を熟知する者なら誰でも、本発明の精神と領域を脱しない範囲内で各種の変動や潤色を加えることができ、従って本発明の保護範囲は、特許請求の範囲で指定した内容を基準とする。
【符号の説明】
【００２５】
２０  半導体基板
２２  パッド層
２４  マスク層
２６  フォトレジスト
２８  開口
３２  トレンチ
３４  酸化物ライナー
３６  誘電体材料
４０  ＳＴＩ領域
４２  半導体ストリップ
５２  凹部
６０  フィン
６１  中心線
６２  ゲート誘電体
６４  ゲート電極
６６  ＦｉｎＦＥＴ
１００  フィン
１０２  基板
１０６  ゲート誘電体
１０８  ゲート
１１０  キャパシタ
１２０  ＳＴＩ領域
１２２  半導体ストリップ
２４０  ＳＴＩ領域
２６０  フィン
２６４  ゲート電極
２６４＿１、２６４＿２  部分
２７０  キャパシタ
【図１】
0005632255.tif 000002
【図２】
0005632255.tif 000003
【図３】
0005632255.tif 000004
【図４】
0005632255.tif 000005
【図５】
0005632255.tif 000006
【図６】
0005632255.tif 000007
【図７Ａ】
0005632255.tif 000008
【図７Ｂ】
0005632255.tif 000009
【図７Ｃ】
0005632255.tif 000010
【図８Ａ】
0005632255.tif 000011
【図８Ｂ】
0005632255.tif 000012
【図８Ｃ】
0005632255.tif 000013
【図９Ａ】
0005632255.tif 000014
【図９Ｂ】
0005632255.tif 000015
【図９Ｃ】
0005632255.tif 000016