(57)【特許請求の範囲】
【請求項１】
基板上にスタック構造を形成し、前記スタック構造は下部から上部に向かって少なくとも第１ＴＥＯＳ酸化膜と第１中間材料層と第２ＴＥＯＳ酸化膜の三層構造であり、
前記スタック構造をパターンすることで少なくともチャネル領域を定義し、
前記チャネル領域における一部の前記第１中間材料層を除去することで、前記チャネル領域にある前記スタック構造の側面に少なくとも１つの凹部を形成し、
前記基板と前記スタック構造上に半導体層を形成し、前記凹部内にはめ込み、
前記半導体層をパターニングすることでソース領域とドレイン領域を定義し、また前記チャネルは前記ソース領域と前記ドレイン領域の間にあり、一部が堆積しており、
前記ソース領域と、前記ドレイン領域と前記凹部の外にある前記半導体層を除去し、
前記スタック構造を除去することで、前記凹部に存在する前記半導体層を露出させ、少なくとも１つのチャネルを形成し、
ゲート酸化膜を成膜することで前記チャネルを覆い、
ゲートを前記ゲート酸化膜上に形成するという前記工程を含むことを特徴とするナノワイヤチャネルを有する半導体装置の製造方法。
【請求項２】
前記スタック構造を除去する工程において、前記第１ＴＥＯＳ酸化膜と前記第２ＴＥＯＳ酸化膜を除去する工程および
前記第１中間材料層を除去する工程を含むことを特徴とする請求項１に記載のナノワイヤチャネルを有する半導体装置の製造方法。
【請求項３】
前記第１ＴＥＯＳ酸化膜と前記第２ＴＥＯＳ酸化膜を除去する工程において、前記第１ＴＥＯＳ酸化膜と、前記第２ＴＥＯＳ酸化膜と、前記第１中間材料層と、前記基板と前記半導体層のエッチング選択比が１００００：１００００：１：１：１であることを特徴とする請求項２に記載のナノワイヤチャネルを有する半導体装置の製造方法。
【請求項４】
前記第１中間材料層を除去する工程において、前記第１ＴＥＯＳ酸化膜と、前記第２ＴＥＯＳ酸化膜と、前記第１中間材料層と、前記基板と、前記半導体層のエッチング選択比が１：１：１００００：１：１であることを特徴とする請求項２に記載のナノワイヤチャネルを有する半導体装置の製造方法。
【請求項５】
前記第１ＴＥＯＳ酸化膜と、前記第１中間材料層と、前記第２ＴＥＯＳ酸化膜の厚さがそれぞれ５０ｎｍ、１０ｎｍ、５０ｎｍであることを特徴とする請求項１に記載のナノワイヤチャネルを有する半導体装置の製造方法。
【請求項６】
前記チャネルの直径が１０ｎｍ以下であることを特徴とする請求項１に記載のナノワイヤチャネルを有する半導体装置の製造方法。
【請求項７】
前記基板の材料は窒化ケイ素、Ｓｉリッチ窒化ケイ素からなる群から選び、また前記第１中間材料層の材料は多結晶ゲルマニウム、酸化ゲルマニウムおよび窒化ケイ素からなる群から選ぶことを特徴とする請求項１に記載のナノワイヤチャネルを有する半導体装置の製造方法。
【請求項８】
前記半導体層の材料は、ドーピングされていないアモルファス、高濃度ドーピングのアモルファスシリコン、アモルファスゲルマニウム、多結晶ゲルマニウム、シリコンゲルマニウム化合物、ＩＩＩ−Ｖ族化合物、金属酸化物からなる群から選ぶことを特徴とする請求項１に記載のナノワイヤチャネルを有する半導体装置の製造方法。
【請求項９】
前記半導体層を形成して前記基板と前記スタック構造を覆い、前記凹部にはめ込む工程は、低圧ＣＶＤ法、プラズマＣＶＤ法、高密度プラズマＣＶＤ法、超高真空ＣＶＤ法、分子線エピタキシー法からなる群から選ぶことを特徴とする請求項８に記載のナノワイヤチャネルを有する半導体装置の製造方法。
【請求項１０】
前記半導体層の材料に、前記ドーピングされていないアモルファスシリコンが含まれる時、前記半導体層を形成して前記基板と前記スタック構造を覆い、前記凹部にはめ込む工程の後で、結晶化法を行うことで前記半導体層に含まれる前記アモルファスシリコンを多結晶シリコンに変え、
前記ソース領域と前記ドレイン領域の前記半導体層にイオン注入することを特徴とする請求項８に記載のナノワイヤチャネルを有する半導体装置の製造方法。
【請求項１１】
前記半導体層に前記高濃度ドーピングしたアモルファスシリコンが含まれる時、前記ゲート酸化膜を形成することで前記チャネルを覆う工程において、前記チャネルの前記アモルファスシリコンを活性化して構成することで、多結晶シリコンに変え、さらにこの工程で形成された半導体装置は、非接合型半導体装置であることを特徴とする請求項８に記載のナノワイヤチャネルを有する半導体装置の製造方法。
【請求項１２】
前記スタック構造に、
第２中間材料層を前記第２ＴＥＯＳ酸化膜に設置し、
第３ＴＥＯＳ酸化膜を前記第２中間材料層に設置することを特徴とする請求項１に記載のナノワイヤチャネルを有する半導体装置の製造方法。
【請求項１３】
一部の前記第１中間材料層を除去することで、前記スタック構造の側面に前記凹部を形成する工程において、
前記チャネル領域の一部の前記第２中間材料層を除去することで、前記チャネル領域にある前記スタック構造の側面に複数個の前記凹部を形成し、前記スタック構造を除去した後、さらにこの工程で形成された前記半導体装置には複数個の前記チャネルが含まれることを特徴とする請求項１２に記載のナノワイヤチャネルを有する半導体装置の製造方法。
【請求項１４】
前記チャネル領域の一部の前記第１中間材料層を除去することで前記チャネル領域の前記スタック構造の側面に前記凹部を形成する工程は、ウエットエッチング法を用い、また前記ウエットエッチング法において用いるエッチング液は、過酸化水素水および熱リン酸溶液からなる群から選ぶことを特徴とする請求項１に記載のナノワイヤチャネルを有する半導体装置の製造方法。
【請求項１５】
前記スタック構造を除去する工程は、ウエットエッチング法を適用し、また前記ウエットエッチング法において用いるエッチング液は、フッ化水素酸溶液、熱リン酸溶液、過酸化水素水からなる群から選ぶことを特徴とする請求項１に記載のナノワイヤチャネルを有する半導体装置の製造方法。
【請求項１６】
前記ソース領域、前記ドレイン領域、前記凹部の外にある前記半導体層を除去する工程は、高選択性異方性ドライエッチング法を適用することを特徴とする請求項１に記載のナノワイヤチャネルを有する半導体装置の製造方法。
【請求項１７】
前記基板上に前記スタック構造を形成する工程には、
前記第１ＴＥＯＳ酸化膜を前記基板に形成し、
前記第１中間材料層を前記第１ＴＥＯＳ酸化膜に形成し、
前記第２ＴＥＯＳ酸化膜を前記第１中間材料層に形成することを含むことを特徴とする請求項１に記載のナノワイヤチャネルを有する半導体装置の製造方法。
【請求項１８】
前記基板へ前記第１ＴＥＯＳ酸化膜と、前記第１中間材料層と前記第２ＴＥＯＳ酸化膜を形成する工程は、気相成長法を適用することを特徴とする請求項１７に記載のナノワイヤチャネルを有する半導体装置の製造方法。
【請求項１９】
前記気相成長法は、ＣＶＤ法またはＰＶＤ法を用いるものとし、また前記ＣＶＤ法は、低圧ＣＶＤ法、プラズマＣＶＤ法、高密度プラズマＣＶＤ法、超高真空ＣＶＤ法からなる群から選び、前記ＰＶＤ法は、抵抗加熱蒸着積法、電子ビーム蒸着法またはスパッタリング法からなる群から選ぶことを特徴とする請求項１８に記載のナノワイヤチャネルを有する半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ナノワイヤチャネルを有する半導体装置の製造方法に関するものであり、特に、エッチング高選択比を有するそれぞれ異なる材質を用いて、１０ｎｍ以下のナノワイヤチャネルを有する接合型または非接合型半導体装置の形成方法およびその製造方法に関するものである。
【背景技術】
【０００２】
金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ：Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）は、通常大規模な集積回路（ＩＣ）に用いられる装置で、特に市販されているＩＣチップ製品によく使われている装置である。回路演算速度の高速化、回路の高密度化、チップ機能の複雑化および低コスト化の要求を受け、ＭＯＳＦＥＴのゲート長も益々短くなる傾向にある。ゲート長がサブ２０ｎｍまで短くなった時、ソースとドレインとチャネル間との相互障害が大きくなりチャネル電位に影響を及ぼす。つまり、短ゲートのトランジスタにとって、チャネルの開閉コントロールを常に正確に維持することができない。チャネル電位のゲート制御力が低下する現象を「短チャネル効果」（ＳＣＥ：ｓｈｏｒｔ  ｃｈａｎｎｅｌ  ｅｆｆｅｃｔ）という。
【０００３】
例えば、回路基板のドーピング濃度を高めたり、ゲート気化膜の厚さを薄くしたり、または接合の深さを浅くしたりするなどＳＣＥを抑制する方法は多数ある。しかし、製造方法がサブ２０ｎｍに入っている装置には、前記方法は従来の基本構造において実務上の困難が伴う。このため、別のＳＣＥ制御の構造を提供し、寸法が縮小傾向にあるトランジスタ装置に応用されている。
【０００４】
チャネル３次元制御力とマイクロチャネル寸法に対するゲートの構造を高めるために、ＳＣＥにより良好な制御を提供する。それは周辺円筒ゲートまたは巻き型のトランジスタ構造のような被覆型のゲート構造である。被覆型ゲート構造としては、通常１つの周辺円筒チャネルまたは被覆チャネルのゲートがあり、このような構造は他の従来の基本構造、ダブルゲート構造、トリプルゲート構造に比べて、ゲートとチャネル間における容量結合を改善するのに有効である。このように、周辺円筒ゲート装置の構造は、この先装置を開発するための道標になることは周知の通りであり、ナノワイヤチャネルを製造することが、周辺円筒ゲート装置製造方法のカギを握る。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、現時点において、多結晶シリコンナノワイヤを有する半導体装置の製造方法で製造したほとんどの製品に寸法の不ぞろいがあったり外観が非対称的だったり、または表面が粗かったりするといった課題がある。このため、水素プラズマ処理など、製造方法において加工処理を施していたが、このような処理を行った後、電気の信頼性に関する問題が常に発生している。つまり、現行の周辺円筒ゲート装置の製造方法において、同時に三次元構造の厚みのあるレイズドソース／ドレインとナノサイズのチャネルを満足させるには、難しい課題が山積している。
【０００６】
前記説明のように、本発明は、ナノワイヤチャネルを有する半導体装置の製造方法を提供することが目的であり、それには少なくとも以下の工程が含まれる。まず、基板にスタック構造を形成し、前記スタック構造には下部から上部に向かって少なくとも第１ＴＥＯＳ（テトラエトキシシラン、別名：オルトケイ酸テトラエチル）酸化膜と第１中間材料層と第２ＴＥＯＳ酸化膜の三層構造になっている。次に、スタック構造をパターニングすることで少なくともチャネル領域を定義した後、チャネル領域に設置された第１中間材料層を除去することで、チャネル領域にあるスタック構造の側面に少なくとも１個の凹部を形成する。次に、基板とスタック構造において形成した半導体層を凹部にはめ込み、半導体層をパターニングすることで、ソース領域とドレイン領域を定義し、ソース領域とドレイン領域の間にあるチャネル領域の一部を重ね合わせる。そして、ソース領域とドレイン領域と凹部以外の半導体層を除去し、さらにスタック構造を除去して凹部に存在する半導体層を露出させ、少なくとも１つのチャネルを形成する。最後に、ゲート酸化膜を成膜してチャネルを覆い、ゲート酸化膜上にゲートを形膜する。
【課題を解決するための手段】
【０００７】
本発明に係る実施形態において、スタック構造を除去する工程には以下の工程が含まれる。まず、第１ＴＥＯＳ酸化膜と第２ＴＥＯＳ酸化膜を除去し、次に、第１中間材料層を除去する。
【０００８】
本発明に係る実施形態において、第１ＴＥＯＳ酸化膜と第２ＴＥＯＳ酸化膜を除去する工程では、第１ＴＥＯＳ酸化膜と、第２ＴＥＯＳ酸化膜と、第１中間材料層と、基板と半導体層の間にエッチング選択比があり、前記エッチング選択比は１００００：１００００：１：１：１が望ましい。
【０００９】
本発明に係る実施形態において、第１中間材料層を除去する工程では、第１ＴＥＯＳ酸化膜と、第２ＴＥＯＳ酸化膜と、第１中間材料層と、基板と半導体層の間にエッチング選択比があり、前記エッチング選択比は１：１：１００００：１：１が望ましい。
【００１０】
本発明に係る実施形態において、第１ＴＥＯＳ酸化膜と、第１中間材料層と第２ＴＥＯＳ酸化膜のそれぞれの厚さは、５０ｎｍ、１０ｎｍ、５０ｎｍである。
【００１１】
本発明に係る実施形態において、チャネル直径は１０ｎｍ以下である。
【００１２】
本発明に係る実施形態において、基板の材料は窒化ケイ素またはＳｉリッチ窒化ケイ素とし、加えて第１中間材料層の材料は多結晶ゲルマニウム、酸化ゲルマニウムまたは窒化ケイ素とする。
【００１３】
本発明に係る実施形態において、半導体層の材料はドーピングされていないアモルファスシリコン、高濃度ドーピングされたアモルファス、アモルファスゲルマニウム、多結晶ゲルマニウム、シリコンゲルマニウム化合物、ＩＩＩ−Ｖ族化合物または金属酸化物とする。
【００１４】
本発明に係る実施形態において、半導体層被覆基板とスタック構造を形成し、凹部にはめ込む工程は、低圧ＣＶＤ法、プラズマＣＶＤ法、高密度プラズマＣＶＤ法、超高真空ＣＶＤ法または分子線エピタキシー法により行うことができる。
【００１５】
本発明に係る実施形態において、半導体層にドーピングされていないアモルファスが含まれている時、半導体層被覆基板とスタック構造を形成し、凹部にはめ込む工程の後の工程に、さらに次の工程が含まれる。結晶化法を行うことにより、半導体層に含まれるアモルファスシリコンを多結晶シリコンに変える。望ましくは、上記の結晶化工程は固相晶析工程およびレーザアニーリング工程を含む。
【００１６】
本実施形態において、さらにソース領域とドレイン領域の半導体層にイオン注入を行う。
【００１７】
本発明に係る実施形態において、半導体層に高濃度ドーピングを施したアモルファスシリコンが含まれる時、前記ゲート酸化膜を形成して前記チャネルを覆う工程には、活性化によって構成されるチャネルの材料をアモルファスシリコンから多結晶シリコンに変換する工程が含まれる。この時の半導体装置は非接合型半導体装置である。
【００１８】
本発明に係る実施形態において、スタック構造には、さらに第２中間材料層と第３ＴＥＯＳ酸化膜が含まれる。第２中間材料層は、第２ＴＥＯＳ酸化膜の上に設置され、第３ＴＥＯＳ酸化膜は第２中間材料層の上に設置される。この時、一部の第１中間材料層を除去することで、スタック構造の側面に凹部を形成する工程において、チャネル領域に存在する一部の第２中間材料層を除去することでチャネル領域のスタック構造側面に複数個の前記凹部を形成する。続いて、スタック構造を除去した後の半導体装置には、複数の前記チャネルが存在する工程が含まれる。
【００１９】
本発明に係る実施形態において、チャネル領域に存在する一部の第１中間材料層を除去することにより、チャネル領域にあるスタック構造側面に凹部を形成する工程では、ウエットエッチング法を適用し、ウエットエッチング法において使用するエッチング液は、過酸化水素水と熱リン酸のどちらかを選ぶことができる。
【００２０】
本発明に係る実施形態において、スタック構造を除去する工程は、ウエットエッチング法を適用し、ウエットエッチング法において使用するエッチング液は、フッ化水素酸と熱リン酸のどちらかを選ぶことができる。
【００２１】
本発明に係る実施形態において、ソース領域およびドレイン領域と凹部以外の半導体層を除去する工程は、高選択性異方性ドライエッチング法により行った。
【００２２】
本発明に係る実施形態において、基板上に形成するスタック構造の工程には、まず第１ＴＥＯＳ酸化膜を基板上に形成し、次に、第１中間材料層を第１ＴＥＯＳ酸化膜上に形成し、最後に、第２ＴＥＯＳ酸化膜を第１中間材料層に形成する工程が含まれる。前記基板に、第１ＴＥＯＳ酸化膜と、第１中間材料層と、第２ＴＥＯＳ酸化膜を形成する工程は気相成長法により行った。前記気相成長法は、化学気相成長（ＣＶＤ）法または物理気相成長（ＰＶＤ）法を用いるのが好ましい。ＣＶＤ法は、低圧ＣＶＤ法、プラズマＣＶＤ法、高密度プラズマＣＶＤ法または超高真空ＣＶＤ法を用い、ＰＶＤ法は、抵抗加熱蒸着法、電子ビーム蒸着法またはスパッタリング法を用いることができる。
【００２３】
本発明は、前記製造方法を用いて形成する半導体装置を提供することをもう一つの目的とする。前記半導体装置には少なくとも基板と、複数個のスタック構造と、ソースと、ドレインと、チャネルと、ゲート酸化膜とゲートが含まれる。そのうち、複数個のスタック構造は基板上に設置され、下部から上部に向かって、第１ＴＥＯＳ酸化膜と、第１中間材料層と、第２ＴＥＯＳ酸化膜が設置される三層構造になっている。ソースとドレインはそれぞれ基板と一部の前記スタック構造に設置され、またソースとドレインは、レイズドソース／ドレインとする。チャネル両端はそれぞれソースとドレインに接続されている。チャネルはゲート酸化膜で覆われ、前記ゲート酸化膜はゲートによって覆われている。
【００２４】
本発明において開示する前記事項、その他目的、特徴、メリットをよりわかりやすくするために、以下に良好な実施形態を取り上げ、図式を参照しながら説明する。
【図面の簡単な説明】
【００２５】
【図１Ａ】本発明において開示する技術に係る半導体装置の製造方法に用いるフォトマスクの分布図である。
【図１Ｂ】本発明において開示する技術に係る半導体装置の製造方法に用いるフォトマスクの分布図である。
【図１Ｃ】本発明において開示する技術に係る半導体装置の製造方法に用いるフォトマスクの分布図である。
【図２Ａ】本発明において開示する技術に係る半導体装置の製造方法のフローチャートである。
【図２Ｂ】本発明において開示する技術に係る半導体装置の製造方法のフローチャートである。
【図２Ｃ】本発明において開示する技術に係る半導体装置の製造方法のフローチャートである。
【図２Ｄ】本発明において開示する技術に係る半導体装置の製造方法のフローチャートである。
【図２Ｅ】本発明において開示する技術に係る半導体装置の製造方法のフローチャートである。
【図２Ｆ】本発明において開示する技術に係る半導体装置の製造方法のフローチャートである。
【図２Ｇ】本発明において開示する技術に係る半導体装置の製造方法のフローチャートである。
【図３】本発明において開示する技術に係る半導体装置の図１におけるＢ−Ｂ’の断面図である。
【図４Ａ】本発明において開示する技術に係る半導体装置の製造方法のフローチャートである。
【図４Ｂ】本発明において開示する技術に係る半導体装置の製造方法のフローチャートである。
【図４Ｃ】本発明において開示する技術に係る半導体装置の製造方法のフローチャートである。
【図４Ｄ】本発明において開示する技術に係る半導体装置の製造方法のフローチャートである。
【発明を実施するための形態】
【実施例１】
【００２６】
図１Ａ〜図１Ｃを参照されたい。図１Ａ〜図１Ｃは本発明に係る好ましい実施形態の半導体装置製造方法において用いるフォトマスク分布図である。まず、図１Ａに示すように、本発明において開示するチャネル領域のフォトマスク１００Ｃはチャネル領域を定義するのに用い、ソース領域のフォトマスク１００ａおよびドレイン領域のフォトマスク１００ｂはそれぞれ同時にソース領域とドレイン領域のソース／ドレインを定義するのに用いる。下記でさらに詳しく説明するが、図１Ａ〜図１ＣにおけるＡ−Ａ’線とＢ−Ｂ’線の断面図を用いて本発明において開示する半導体装置の製造方法を説明する。これとは別に、図１Ａ〜図１Ｃにおいて、ソース／ドレイン領域の間隔とゲート領域が堆積する一部は台形設計になっている。それはゲート領域とソース／ドレイン領域の間の堆積する面積を極力少なくし、装置スイッチの電流を改善させることが目的である。続いて、図２Ａ〜図２Ｇは本発明における第１の実施形態の半導体製造方法のフローチャートである。まず、図２Ａに示すように、基板１０上にスタック構造２０を形成し、スタック構造２０には下部から上部に向かって少なくとも第１ＴＥＯＳ酸化膜２１、第１中間材料層２２と第２ＴＥＯＳ酸化膜２３の三層構造になっている。基本的に、基板１０にスタック構造の工程を下記で詳述する。まず、基板１０に第１ＴＥＯＳ酸化膜２１を形成する。続いて、第１中間材料層２２を第１ＴＥＯＳ酸化膜２１上に形成する。最後に、第２ＴＥＯＳ酸化膜２３を第１中間材料層２２上に形成する。そのうち、第１ＴＥＯＳ酸化膜２１または第２ＴＥＯＳ酸化膜２３は、本発明の範囲に限らず、あらゆる形式の酸化ケイ素または二酸化ケイ素に変えることができる。このほか、前記工程は気相成長法により行うことができ、好ましくは前記気相成長法はＣＶＤ法またはＰＶＤ法を用いるのが好ましい。さらに前記ＣＶＤ法は、低圧ＣＶＤ法、プラズマＣＶＤ法、高密度プラズマＣＶＤ法または超高真空ＣＶＤ法のいずれかを用いることができ、ＰＶＤ法は、抵抗加熱蒸着積法、電子ビーム蒸着法またはスパッタリング法のいずれかを用いることができる。
【００２７】
第１の実施形態において、基板１０の材料には窒化ケイ素が含まれ、第１中間材料層２２の材料には多結晶ゲルマニウムまたは酸化ゲルマニウムが含まれる。好ましくは、第１ＴＥＯＳ酸化膜２１と、第１中間材料層２２と、第２ＴＥＯＳ酸化膜２３の厚さはそれぞれ５０ｎｍ、１０ｎｍ、５０ｎｍであることが好ましい。
【００２８】
図２Ａは図１ＡのＡ−Ａ’線の断面図である。図１Ａに示すように、チャネル領域のフォトマスク１００Ｃを用いてスタック構造２０をパターニングすることでチャネル領域を定義することができる。続いて、異方性ドライエッチング法により垂直に下向きに第２ＴＥＯＳ酸化膜２３と、第１中間材料層２２と第１ＴＥＯＳ酸化膜２１にエッチングし、図２Ａ中に示すようにチャネル領域にあるスタック構造２０を完成させる。次に、図２Ｂに示すように、ウエットエッチングを施し、適度にチャネル領域の一部の第１中間材料層２２を除去することで、スタック構造２０の向かい合う両側側面に凹部３０を形成する。好ましい実施形態において、前記ウエットエッチング法は、高温の湯を利用し希釈した過酸化水素水を用いて側面にエッチングし、多結晶ゲルマニウムまたは酸化ゲルマニウムを含む第１中間材料層２２を除去する。
【００２９】
次に、図２Ｃに示すように、基板１０とスタック構造２０上に形成した半導体層４０を凹部３０にはめ込む。また、前記工程は、低圧ＣＶＤ法、プラズマＣＶＤ法、高密度プラズマＣＶＤ法、超高真空ＣＶＤ法または分子線エピタキシー法のいずれかによって行うことができる。
【００３０】
さらに、ここで形成される半導体層４０の材料は、ドーピングされていないアモルファスシリコン、高濃度ドーピングのアモルファスシリコン、アモルファスゲルマニウム、多結晶ゲルマニウム、シリコンゲルマニウム化合物、ＩＩＩ−Ｖ族化合物または金属酸化物とする。そのうち、半導体層４０の材料にドーピングされていないアモルファスシリコンを用いる時、図には示していないものの、基板１０とスタック構造２０を覆う半導体層４０を凹部３０にはめ込む工程の後、さらに、半導体層に含まれるアモルファスシリコンを多結晶シリコンに変換する結晶化法を用いた工程が含まれる。基本的に、前記結晶化法は、固相晶析法（Ｓｏｌｉｄ  ｐｈａｓｅ  ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ：ＳＰＣ法）を用いることができ、条件として、６００℃で２４時間実施するように設定することができるが、製造温度と時間は、それぞれ異なる材料によって調整が必要であり、本発明に限るものでないことを補足しておく。このほか、結晶化法は溶融結晶化法（レーザアニール法）等、別の結晶法も用いられる。高濃度ドーピング処理が必要なソース領域とドレイン領域は、後続の製造方法であるイオン注入法によって行うことができる。この時、この製造方法において製造された半導体装置は、従来の接合型半導体装置である。
【００３１】
このほか、半導体層４０の材料が高濃度ドーピング処理を施したアモルファスの場合、前記結晶化法を省略し、ゲート酸化膜を形成するのを待って一括して、活性化して構成したチャネルのアモルファスシリコンを多結晶シリコンに変換する。この時、この製造方法において製造された半導体装置は非接合型半導体装置とする。さらに、高温状態で長時間反応させるＳＰＣ法を省略するということは、つまり予算削減にもつながり、この製造方法によって３次元ＩＣへの応用が実現できる。
【００３２】
次に、図１Ａ中に示すように、ソース領域のフォトマスク１００ａとドレイン領域のフォトマスク１００ｂの半導体層４０をパターニングすることによって、ソース領域とドレイン領域を定義する。図に示すように、ソース領域とドレイン領域の間にチャネル領域が存在し、一部が堆積している。これはつまり、ソース領域とドレイン領域の間隔が、概ね形成されるナノワイヤチャネルの長さになるということを示す。さらに、高選択比の異方性ドライエッチングを行うことにより、ソース領域とドレイン領域以外の半導体層４０、および前記チャネル領域に存在する凹部以外の半導体層４０を除去する。基本的に、一部の半導体層４０が凹部３０にはめ込まれているため、ドライエッチングしてチャネル領域１００ｃの半導体層４０を除去しようとする時、凹部３０の半導体層４０は取り除かれず、図２Ｄに示すように、同様にスタック構造２０の中にはめ込まれる。
【００３３】
図２Ｅを参照して説明する。希釈したフッ化水素酸をエッチング液として用いて、ウエットエッチングし、第１ＴＥＯＳ酸化膜２１と第２ＴＥＯＳ酸化膜２３を除去し、高温の湯で希釈した過酸化水素水をエッチング液として用いて、ウエットエッチングし、多結晶ゲルマニウムまたは酸化ゲルマニウムを含む第１中間材料層２２を除去する。この時、本来凹部３０にはめ込まれていた半導体層４０において、ソース領域とドレイン領域を接続する２本のチャネルを形成する。
【００３４】
ここでさらに踏み込んで説明したいことは、本実施形態において、第１ＴＥＯＳ酸化膜２１と、第１中間材料層２２と、第２ＴＥＯＳ酸化膜２３と、基板１０と半導体層４０の間における高度なエッチング選択比である。つまり、スタック構造２０の中にある第１ＴＥＯＳ酸化膜２１と第２ＴＥＯＳ酸化膜２３を除去する時のそれぞれのエッチング選択比は１００００：１００００：１：１：１が好ましい。このほか、第１中間材料層２２（例えば、ゲルマニウム材料）を除去する時のそれぞれのエッチング選択は、１：１：１００００：１：１が好ましい。
【００３５】
このほか、図１Ｂに示すように、本発明では多くのチャネル領域のフォトマスク１００ｃを増やすことができる。つまり、チャネル領域のフォトマスク１００ｃが複数個の時、製造方法においても複数個のスタック構造２０が形成され、最終的に形成されるナノサイズのチャネルも自然と２の倍数で存在し、水平方向に多くのチャネルを持たせるという目的を達成することができる。例えば、チャネル領域のフォトマスク１００ｃが図１Ｂに示すように３個あると、基板１０の上には３個のスタック構造２０が形成され、製造工程において形成される凹部３０は、つまり２に３を乗じた数の６となり、最終的なチャネル数は６個となる。言い換えれば、フォトマスク数をＮとするなら、最終的な水平方向のチャネル数は、２Ｎとなる。
【００３６】
本発明において開示する半導体装置の製造方法において、スタック構造の中に存在する第１ＴＥＯＳ酸化膜２１と第２ＴＥＯＳ酸化膜２３がそのほとんどを占めるが、常温状態の希釈したフッ化水素酸を用いると、前記２つの層をきれいに取り除けるということを特に説明しておきたい。さらに、高温の湯で希釈した過酸化水素水および希釈したフッ化水素酸とも窒化ケイ素を含む基板１０をエッチングすることも、凹部３０にはめ込まれた半導体層４０をエッチングすることもないため、全体的な製造方法において、周知技術でよく見かけるエッチング工程において、ソース領域／ドレイン領域の半導体層下部の基板に対してエッチングしすぎたり、ナノワイヤチャネルのサイズが不ぞろいだったり、変形したり、切断されたりするといった問題が大幅に改善される。つまり、本発明ではエッチング高選択比を有するそれぞれ違う材質を用いることにより、例えば、第１ＴＥＯＳ酸化膜２１と、第１中間材料層２２と、第２ＴＥＯＳ酸化膜２３と、基板１０との間のエッチング高選択比に、各層間の厚さ設計とエッチング液をあわせることで、さらにナノワイヤチャネルを有する半導体装置の稼働率を高めた。また、本発明において開示する製造方法によって製造するナノワイヤチャネルの直径は１０ｎｍ未満とする。
【００３７】
また、図１Ａを参照してもわかるように、図２Ｅにおけるチャネル４０  （もともと凹部３０にはめ込まれている半導体層４０）の両端はそれぞれソース領域とドレイン領域に接続されており、図においては基板１０の上に中空になっていることをここで説明し、下記での贅述は差し控える。
【００３８】
次に、それぞれ図２Ｆと図２Ｇに示すように、ゲート酸化膜５０を形成することで、チャネル４０を覆い、さらにゲート酸化膜５０上にゲート６０を成膜する。好ましい実施形態において、前記２つの工程は同様に低圧ＣＶＤ法によって行う。最後に、図１Ｃに示すゲート領域のフォトマスク１００ｄを用いてゲート領域を定義した。好ましくは、図１Ｃに示すゲート領域のフォトマスク１００ｄは完全にあらゆるチャネル領域を含めることが好ましく、チャネル領域におけるゲート領域のフォトマスク１００ｄの幅は概ねソース領域とドレイン領域の間隔と同じまたはそれよりやや広くなる。
【００３９】
図３を参照して説明する。図３は本発明に係る好ましい実施形態における半導体装置の図１におけるＢ−Ｂ’線の断面図である。図３に示すように、基板１０の上にソース領域とドレイン領域を有する半導体層４０を形成する。好ましくは、後続の工程で形成するソースとドレインは、レイズドソース／ドレインが好ましい。
【実施例２】
【００４０】
本発明における第２の実施形態の半導体装置の構造と製造方法は、概ね第１の実施形態と同じである。唯一異なる点は、第２の実施形態において用いる基板１０の材料は、Ｓｉリッチ窒化ケイ素であり、第１中間材料層２２の材料は窒化ケイ素である点である。
【００４１】
第１中間材料層２２で使用する材料が異なるため、図２Ｂにおいては、ウエットエッチングしてチャネル領域の一部の第１中間材料層２２を適切に除去することで、チャネル領域のスタック構造２０の向かい合う両側側面にそれぞれ凹部３０を形成しようとする時、前記ウエットエッチングには、熱リン酸溶液をエッチング液として用いて、側面にエッチングし、第２の実施形態における材料に窒化ケイ素を含む第１中間材料層２２を除去する。同様に、後続工程でチャネル領域のスタック構造２０を除去する時、希釈したフッ化水素酸を用いて第１ＴＥＯＳ酸化膜２１と第２ＴＥＯＳ酸化膜２３を除去し、熱リン酸溶液を用いて第１中間材料層２２を除去する。
【００４２】
第２の実施形態において、第１中間材料層２２が占める比率は非常に少ない上、熱リン酸溶液が第１中間材料層２２に含まれる窒化ケイ素と基板１０に含まれるＳｉリッチ窒化ケイ素に対してエッチング高選択比を有することから、熱リン酸溶液を用いてエッチングし、エッチングに必要な時間を短縮したとしても、従来の周知技術で見るような問題が生じることはなくなる。
【実施例３】
【００４３】
次に、図４Ａ〜図４Ｃを参照して説明する。図４Ａ〜図４Ｃは本発明に係る第３の実施形態における半導体製造方法のフローチャートである。本発明に係る第３の実施形態と前記２つの実施形態を比べた場合、最大の相違点は、スタック構造２０に第２中間材料層２４と第３ＴＥＯＳ酸化膜２５が含まれる点である。そのうち、第２中間材料層２４は第２ＴＥＯＳ酸化膜２３の上に設置され、第３ＴＥＯＳ酸化膜２５は第２中間材料層２４の上に設置されている。次に同様にチャネル領域のフォトマスク１００Ｃを用いてスタック構造２０をパターニングし、また異方性ドライエッチングして下向きに垂直に第３ＴＥＯＳ酸化膜２５と、第２中間材料層２４と、第２ＴＥＯＳ酸化膜２３と、第１中間材料層２２と、第１ＴＥＯＳ酸化膜２１を順次エッチングし、最後に図４Ａに示すようにチャネル領域のスタック構造２０を完成させる。
【００４４】
図４Ｂに示すように、第３の実施形態における前記の一部の第１中間材料層２２を除去することで、スタック構造２０の向かい合う両側の側面に凹部３０を形成する工程において、チャネル領域の一部の第２中間材料層２４を除去し、図４Ｂのようにスタック構造２０の向かい合う両側の側面に合計４個の凹部３０を形成する。
【００４５】
次に、前記記述の通り、半導体層４０を形成して基板１０とスタック構造２０を覆い、前記凹部３０にはめ込む（図２Ｃ参照）。その後、ソース領域のフォトマスク１００ａとドレイン領域のフォトマスク１００ｂを用いて半導体層４０をパターニングし、さらに高選択比の異方性ドライエッチングしてソース領域とドレイン領域以外の半導体層４０およびチャネル領域の凹部以外の半導体層４０を除去する。基本的に、一部の半導体層４０は凹部３０にはめ込まれた状態にあるため、ドライエッチングしてチャネル領域の半導体層４０を除去しようとしても、図４Ｃに示すように、凹部３０内の半導体層４０はスタック構造２０の中にはめ込まれた状態にあるため、除去されることはない。
【００４６】
図２Ｅのように、適切なエッチング液を選び、第１ＴＥＯＳ酸化膜２１と、第２ＴＥＯＳ酸化膜２３と、第３ＴＥＯＳ酸化膜２５を先に除去し、次に第１中間材料層２２と第２中間材料層２４を除去する。この時、もともと４つの凹部３０にはめ込まれた状態にある半導体層４０にはソース領域とドレイン領域を接続する４本のチャネルが形成される。
【００４７】
最後に図４Ｄのように、低圧ＣＶＤ法を用いてゲート酸化膜５０を成膜し前記チャネルを覆い、さらにゲート６０をゲート酸化膜５０の上に成膜する。
【００４８】
本発明に係る第３の実施形態において開示する製造方法によって、垂直方向に多数のナノワイヤチャネルを増やし、装置を通して伝導電流を大幅に引き上げることができる。このほか、第３の実施形態における第２中間材料層２４の材料には同様に多結晶ゲルマニウムまたは酸化ゲルマニウムが含まれる。エッチング液の選定および詳細な製造方法については第１の実施形態で記述しているため、ここでの贅述は差し控える。
【００４９】
本発明に係るもう一つの目的は、前記製造方法を用いて半導体装置を製造することにある。基本的に、前記半導体装置には少なくとも基板と、複数個のスタック構造と、ソースとドレインと、チャネルと、ゲート酸化膜と、ゲートが含まれる。そのうち、複数個のスタック構造は基板に設置され下部から上部に向かって第１ＴＥＯＳ酸化膜と、第１中間材料層と、第２ＴＥＯＳ酸化膜からなる三層構造になっている。ソースとドレインはそれぞれ基板と一部の前記スタック構造上に設置され、チャネルの両端はそれぞれソースとドレインに接続される。チャネルはゲート酸化膜によって覆われており、ゲート酸化膜はゲートによって覆われている。実施形態におけるソース／ドレインはレイズドソース／ドレインを指す。
【００５０】
好ましい実施形態において、ゲートの材質は多結晶シリコン、多結晶シリコンゲルマニウムまたはゲート用の金属材料とし、ゲート酸化膜の材質は、ＴＥＯＳ酸化物、二酸化ケイ素または高誘電体材料とする。このほか、前記記述の通り、ゲート酸化膜とゲートの製造方法工程は低圧ＣＶＤ法により行うことができるが、本発明に限定されるものではなく、前記材料を用いることでナノワイヤチャネルをカバーできる能力を有するものであれば良い。
【００５１】
このように、本発明において開示するナノワイヤチャネルを有する半導体装置の製造方法において、スタック構造の中から選出した２種類の材料間には高いエッチング選択比があり、この２種類の材料が堆積する順序と前後順序と厚さも設計されており、後続の製造方法において、側面をウエットエッチングしてナノワイヤ材料をはめ込み、こうすることでナノワイヤの形状と大きさを制御することができる。
【００５２】
そして、本発明では直径１０ｎｍ未満のナノワイヤチャネルを製造する際の稼働率を高めることができる一方で、周知技術において多結晶シリコンのソース電極領域／ドレイン電極領域下部に過度のエッチングを行うことによりもたらされるソース電極領域／ドレイン電極領域縁部下部にあるゲートの周辺円筒問題の改善に有効である。このようにして、装置開閉時のゲートによって引き起こされるドレインの電流漏れを抑え、周辺円筒ゲートとレイズドソース／ドレイン構造を有するナノワイヤチャネル電界効果トランジスタ（ＦＥＴ）の構造と製造方法を一段と理想的なものにした。また、３次元集積回路（ＩＣ、３Ｄ−ＩＣ）装置に必要な低温での製造という条件を満たすために、前記で用いられる材料、例えば、材料に窒化ケイ素を含む基板１０、スタック構造２０、半導体層４０、ゲート酸化膜５０、ゲート６０は、すべて各種ＣＶＤ法またはＰＶＤによって成長させられる。最後に、本発明に係る第３の実施形態において、スタック構造を一段と上向きの垂直方向に伸ばしより多くの層を形成し、これらの多層垂直スタック構造によってマルチチャネルのナノワイヤを実現し、一段と広範囲で使用できる３次元装置を実現する。
【００５３】
本発明の出願特許範囲は、これらに限定されるものではなく、本発明の主旨を逸脱しない範囲における変更や追加は、本出願の特許請求範囲の範囲に含まれる。
【符号の説明】
【００５４】
１００ フォトマスク分布図
１００ａ ソース領域のフォトマスク
１００ｂ ドレイン領域のフォトマスク
１００ｃ チャネル領域のフォトマスク
１００ｄ ゲート領域のフォトマスク
１０ 基板
２０ スタック構造
２１ 第１ＴＥＯＳ酸化膜
２２ 第１中間材料層
２３ 第２ＴＥＯＳ酸化膜
２４ 第２中間材料層
２５ 第３ＴＥＯＳ酸化膜
３０ 凹部
４０ 半導体層
５０ ゲート酸化膜
６０ ゲート
【図４Ｄ】
0005532071.tif 000002
【図１Ａ】
0005532071.tif 000003
【図１Ｂ】
0005532071.tif 000004
【図１Ｃ】
0005532071.tif 000005
【図２Ａ】
0005532071.tif 000006
【図２Ｂ】
0005532071.tif 000007
【図２Ｃ】
0005532071.tif 000008
【図２Ｄ】
0005532071.tif 000009
【図２Ｅ】
0005532071.tif 000010
【図２Ｆ】
0005532071.tif 000011
【図２Ｇ】
0005532071.tif 000012
【図３】
0005532071.tif 000013
【図４Ａ】
0005532071.tif 000014
【図４Ｂ】
0005532071.tif 000015
【図４Ｃ】
0005532071.tif 000016