(57)【特許請求の範囲】
【請求項１】
基板上に、少なくとも、ゲート電極と、ゲート絶縁膜を介して前記ゲート電極に対向する半導体層と、前記半導体層に形成されるチャネル領域を保護するチャネル保護層と、前記チャネル保護層の両端部から前記チャネル保護層上に重なり、互いに離間して対向するソース電極及びドレイン電極と、前記ソース電極及びドレイン電極と前記チャネル保護膜との間に設けられ、前記チャネル保護層上で互いに離間して対向している不純物半導体層と、
前記チャネル保護層上に重なる前記不純物半導体層と前記チャネル保護層との間に設けられた、前記半導体層の膜質を変化させるための光熱変換層と、
を有し、
前記光熱変換層は、ダイヤモンドライクカーボンからなる絶縁膜であり、前記チャネル保護層上の、互いに離間した前記不純物半導体層の間の領域には設けられていないことを特徴とする半導体装置。
【請求項２】
前記半導体層は、微結晶シリコンにより形成されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記半導体装置は、逆スタガ構造の薄膜トランジスタであることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
基板上に形成された第１の膜質からなる半導体層上にチャネル保護膜となる絶縁膜、及び、ダイヤモンドライクカーボンからなる絶縁膜である光熱変換層を順次積層して形成する工程と、
前記光熱変換層にレーザー光を照射して、前記半導体層の前記第１の膜質を第２の膜質に変化させる工程と、
前記光熱変換層及び前記絶縁膜を同一の平面形状に順次パターニングして、前記チャネル保護膜と当該チャネル保護膜上に積層された前記光熱変換層とを形成する工程と、
不純物半導体層を前記チャネル保護膜及び前記光熱変換層を覆うように形成する工程と、
前記不純物半導体層をパターニングして、該不純物半導体層を、前記チャネル保護膜を挟んで対向し、前記チャネル保護膜の両端部上に延在するように形成する工程と、
前記チャネル保護膜上の前記不純物半導体層間に露出する前記光熱変換層をエッチングして、前記不純物半導体層と前記チャネル保護膜との間に、前記光熱変換層の一部を残す工程と、
前記不純物半導体層を覆うように形成した金属層を前記不純物半導体層上に延在するようにパターニングして、ソース電極及びドレイン電極を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項５】
前記第１の膜質からなる前記半導体層は、非晶質シリコンからなり、前記第２の膜質からなる前記半導体層は、微結晶シリコンからなることを特徴とする請求項４記載の半導体装置の製造方法。
【請求項６】
前記不純物半導体層をパターニングする工程は、該不純物半導体層をパターニングした後、前記第２の膜質からなる前記半導体層を連続してパターニングする工程を含むことを特徴とする請求項４又は５に記載の半導体装置の製造方法。
【請求項７】
前記パターニングされた半導体層の側壁部を酸素プラズマ処理により端面酸化する工程を含み、
前記不純物半導体層間に露出する前記光熱変換層をエッチングする工程は、前記端面酸化を行う工程に含まれ、前記酸素プラズマ処理により、前記半導体層の側壁部を端面酸化する際に、前記不純物半導体層間に露出する前記光熱変換層もエッチングされることを特徴とする請求項６記載の半導体装置の製造方法。
【請求項８】
発光素子と、該発光素子を駆動するための発光駆動回路とを有する複数の画素が、基板上に配列された発光パネルと、
前記発光パネルに配列された前記画素を選択状態に設定するための選択信号を出力する選択駆動回路と、
前記選択状態に設定された前記画素に、階調信号を供給する信号駆動回路と、
を備え、
前記画素の前記発光駆動回路、又は、前記選択駆動回路及び前記信号駆動回路を構成するスイッチング素子又は駆動素子は、前記基板上に、少なくとも、ゲート電極と、ゲート絶縁膜を介して前記ゲート電極に対向する半導体層と、前記半導体層に形成されるチャネル領域を保護するチャネル保護層と、前記チャネル保護層の両端部から前記チャネル保護層上に重なり、互いに離間して対向するソース電極及びドレイン電極と、前記ソース電極及びドレイン電極と前記チャネル保護膜との間に設けられ、前記チャネル保護層上で互いに離間して対向している不純物半導体層と、
前記チャネル保護層上に重なる前記不純物半導体層と前記チャネル保護層との間に設けられた、前記半導体層の膜質を変化させるための光熱変換層と、
を有し、
前記光熱変換層は、ダイヤモンドライクカーボンからなる絶縁膜であり、前記チャネル保護層上の、互いに離間した前記不純物半導体層の間の領域には設けられていないことを特徴とする発光装置。
【請求項９】
前記半導体層は、微結晶シリコンにより形成されていることを特徴とする請求項８記載の発光装置。
【請求項１０】
請求項８又は９に記載の発光装置が実装されてなることを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法、発光装置並びに電子機器に関し、特に、逆スタガ構造（ボトムゲート型）の薄膜トランジスタを、絶縁性の基板上に備えた半導体装置及びその製造方法、並びに、該半導体装置を適用した発光装置、該発光装置を実装した電子機器に関する。
【背景技術】
【０００２】
近年、携帯電話やデジタルカメラ等の携帯機器をはじめ、テレビジョンやパーソナルコンピュータ等の電子機器のディスプレイやモニタとして、液晶表示装置や有機エレクトロルミネッセンスディスプレイ、プラズマディスプレイ等の薄型ディスプレイが多用されている。そして、このような薄型ディスプレイの表示パネルや駆動ドライバにおいては、一般に、ガラス等の絶縁性の基板上に、シリコン薄膜をチャネル層として用いた薄膜トランジスタ素子を備えたパネル構造が用いられている。
【０００３】
周知のように、薄膜トランジスタ素子は、シリコン薄膜の固体構造に基づいて、非晶質（アモルファス）シリコン薄膜トランジスタと、結晶性シリコン薄膜トランジスタの２種類に大別することができる。
【０００４】
非晶質シリコン薄膜トランジスタは、非晶質シリコン薄膜を低コストで大面積に均一に成膜することができ、また、近接素子間の性能のバラツキが少ないという特長を有している。しかしながら、非晶質シリコン薄膜トランジスタは、電子移動度が低いため（概ね０．５〜１cm2V-1s-1）、例えばこのような薄膜トランジスタ素子を表示装置に適用して、表示領域の画素と同時にドライバ等の回路を形成した場合、ドライバ回路として十分な性能を実現することができないという問題を有していた。また、非晶質シリコン薄膜トランジスタは、長期にわたって駆動させた場合、しきい値電圧（Ｖth）がシフトする（すなわち、ストレス耐性が低い）という欠点も有している。
【０００５】
一方、結晶性シリコン薄膜トランジスタは、電子移動度が高く、経時的なしきい値電圧Ｖthのシフトも少ないので、上述したように、表示装置の画素と同時にドライバ回路を形成した場合であっても、ドライバ回路として十分な性能を実現することができるという特長を有している。特に、近年においては、非晶質、微結晶及び結晶質のシリコンが混在した状態の微結晶シリコン薄膜を半導体層として有する薄膜トランジスタ（微結晶シリコン薄膜トランジスタ又はマイクロクリスタルシリコン薄膜トランジスタ）が注目されている。
【０００６】
微結晶シリコン薄膜トランジスタは、電子移動度が多結晶質（ポリクリスタル）シリコン薄膜トランジスタに比較して僅かに低いものの、非晶質シリコン薄膜トランジスタに比較して高く、かつ、しきい値電圧の変動も多結晶質シリコン薄膜トランジスタと同等程度に少なく、さらに、近接素子間の性能のバラツキも非晶質シリコン薄膜トランジスタと同等程度に少ないという、優れた特長を有している。このような微結晶シリコンは、一般に、結晶の粒径が数十ｎｍ〜数μｍオーダーの範囲であって、かつ、結晶化したシリコン薄膜中に非晶質シリコンが概ね３０％程度含まれている状態をいうと定義されている。
【０００７】
このような微結晶シリコン薄膜トランジスタに用いるシリコン薄膜の形成方法としては、例えば特許文献１に記載されているように、非晶質のシリコン薄膜上に光熱変換層を形成した後、レーザー光を照射することで光熱変換層を加熱し、その熱で下層の非晶質シリコンをアニールして微結晶シリコンを形成する方法が提案されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００７−５５０８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
上述した微結晶シリコン薄膜の形成方法を適用した薄膜トランジスタにおいては、次のような問題点を有していた。表示パネルや駆動ドライバに適用される薄膜トランジスタとしては、種々の素子構造が知られているが、一般に、上述した特許文献１等にも開示されている逆スタガ構造の薄膜トランジスタが多用されている。このような薄膜トランジスタにおいて、ソース、ドレイン電極をパターニングする際に、チャネル層となる半導体層を被覆保護するチャネル保護層を備えたチャネルストッパー型の素子構造を適用した場合、チャネル保護層に対するソース、ドレイン電極及び不純物層（ドープ層）のアライメントずれが生じる場合がある。このようなアライメントずれが、基板面内に配列された薄膜トランジスタ間でばらつくと、オン電流特性のばらつきが大きくなるという問題を有している。そのため、このような薄膜トランジスタを、上述した薄型ディスプレイの表示パネルや駆動ドライバのスイッチング素子や駆動素子として適用した場合、製品歩留まりの低下や、表示画質の劣化を招くという問題を有している。なお、従来技術に係る製造方法の問題点については、後述する実施形態において詳しく説明する。
【００１０】
そこで、本発明は、上述した問題点に鑑み、チャネル保護層に対するソース、ドレイン電極及び不純物層（ドープ層）のアライメントずれが生じた場合であっても、基板面内に配列された薄膜トランジスタのオン電流特性のばらつきを抑制することができる半導体装置及びその製造方法を提供することを目的とする。また、本発明は、製品の歩留まりを向上させることができるとともに、良好な画質を有する発光装置、並びに、該発光装置を実装した電子機器を提供することを目的とする。
【課題を解決するための手段】
【００１１】
請求項１記載の発明に係る半導体装置は、基板上に、少なくとも、ゲート電極と、ゲート絶縁膜を介して前記ゲート電極に対向する半導体層と、前記半導体層に形成されるチャネル領域を保護するチャネル保護層と、前記チャネル保護層の両端部から前記チャネル保護層上に重なり、互いに離間して対向するソース電極及びドレイン電極と、前記ソース電極及びドレイン電極と前記チャネル保護膜との間に設けられ、前記チャネル保護層上で互いに離間して対向している不純物半導体層と、前記チャネル保護層上に重なる前記不純物半導体層と前記チャネル保護層との間に設けられた、前記半導体層の膜質を変化させるための光熱変換層と、を有し、前記光熱変換層は、ダイヤモンドライクカーボンからなる絶縁膜であり、前記チャネル保護層上の、互いに離間した前記不純物半導体層の間の領域には設けられていないことを特徴とする。
【００１２】
請求項２記載の発明は、請求項１記載の半導体装置において、前記半導体層は、微結晶シリコンにより形成されていることを特徴とする。
請求項３記載の発明は、請求項１又は２に記載の半導体装置において、前記半導体装置は、逆スタガ構造の薄膜トランジスタであることを特徴とする。
【００１３】
請求項４記載の発明に係る半導体装置の製造方法は、基板上に形成された第１の膜質からなる半導体層上にチャネル保護膜となる絶縁膜、及び、ダイヤモンドライクカーボンからなる絶縁膜である光熱変換層を順次積層して形成する工程と、前記光熱変換層にレーザー光を照射して、前記半導体層の前記第１の膜質を第２の膜質に変化させる工程と、前記光熱変換層及び前記絶縁膜を同一の平面形状に順次パターニングして、前記チャネル保護膜と当該チャネル保護膜上に積層された前記光熱変換層とを形成する工程と、不純物半導体層を前記チャネル保護膜及び前記光熱変換層を覆うように形成する工程と、前記不純物半導体層をパターニングして、該不純物半導体層を、前記チャネル保護膜を挟んで対向し、前記チャネル保護膜の両端部上に延在するように形成する工程と、前記チャネル保護膜上の前記不純物半導体層間に露出する前記光熱変換層をエッチングして、前記不純物半導体層と前記チャネル保護膜との間に、前記光熱変換層の一部を残す工程と、前記不純物半導体層を覆うように形成した金属層を前記不純物半導体層上に延在するようにパターニングして、ソース電極及びドレイン電極を形成する工程と、を含むことを特徴とする。
【００１４】
請求項５記載の発明は、請求項４記載の半導体装置の製造方法において、前記第１の膜質からなる前記半導体層は、非晶質シリコンからなり、前記第２の膜質からなる前記半導体層は、微結晶シリコンからなることを特徴とする。
請求項６記載の発明は、請求項４又は５に記載の半導体装置の製造方法において、前記不純物半導体層をパターニングする工程は、該不純物半導体層をパターニングした後、前記第２の膜質からなる前記半導体層を連続してパターニングする工程を含むことを特徴とする。
請求項７記載の発明は、請求項６記載の半導体装置の製造方法において、前記パターニングされた半導体層の側壁部を酸素プラズマ処理により端面酸化する工程を含み、前記不純物半導体層間に露出する前記光熱変換層をエッチングする工程は、前記端面酸化を行う工程に含まれ、前記酸素プラズマ処理により、前記半導体層の側壁部を端面酸化する際に、前記不純物半導体層間に露出する前記光熱変換層もエッチングされることを特徴とする。
【００１５】
請求項８記載の発明に係る発光装置は、発光素子と、該発光素子を駆動するための発光駆動回路とを有する複数の画素が、基板上に配列された発光パネルと、前記発光パネルに配列された前記画素を選択状態に設定するための選択信号を出力する選択駆動回路と、前記選択状態に設定された前記画素に、階調信号を供給する信号駆動回路と、を備え、前記画素の前記発光駆動回路、又は、前記選択駆動回路及び前記信号駆動回路を構成するスイッチング素子又は駆動素子は、前記基板上に、少なくとも、ゲート電極と、ゲート絶縁膜を介して前記ゲート電極に対向する半導体層と、前記半導体層に形成されるチャネル領域を保護するチャネル保護層と、前記チャネル保護層の両端部から前記チャネル保護層上に重なり、互いに離間して対向するソース電極及びドレイン電極と、前記ソース電極及びドレイン電極と前記チャネル保護膜との間に設けられ、前記チャネル保護層上で互いに離間して対向している不純物半導体層と、前記チャネル保護層上に重なる前記不純物半導体層と前記チャネル保護層との間に設けられた、前記半導体層の膜質を変化させるための光熱変換層と、を有し、前記光熱変換層は、ダイヤモンドライクカーボンからなる絶縁膜であり、前記チャネル保護層上の、互いに離間した前記不純物半導体層の間の領域には設けられていないことを特徴とする。
【００１６】
請求項９記載の発明は、請求項８記載の発光装置において、前記半導体層は、微結晶シリコンにより形成されていることを特徴とする。
請求項１０記載の発明に係る電子機器は、請求項８又は９に記載の発光装置が実装されてなることを特徴とする。
【発明の効果】
【００１７】
本発明によれば、チャネル保護層に対するソース、ドレイン電極及び不純物層（ドープ層）のアライメントずれが生じた場合であっても、基板面内に配列された薄膜トランジスタのオン電流特性のばらつきを抑制することができる。また、本発明によれば、製品の歩留まりを向上させることができるとともに、良好な画質のディスプレイを実現することができる。
【図面の簡単な説明】
【００１８】
【図１】本発明に係る半導体装置の一実施形態を示す概略断面図である。
【図２】一実施形態に係る半導体装置の製造方法を示すプロセスフローである。
【図３】一実施形態に係る半導体装置の製造方法を示す概略工程断面図（その１）である。
【図４】一実施形態に係る半導体装置の製造方法を示す概略工程断面図（その２）である。
【図５】比較例となる半導体装置の一例を示す概略断面図である。
【図６】比較例となる半導体装置の製造方法の一例を示すプロセスフローである。
【図７】比較例となる半導体装置の製造方法を示す概略工程断面図（その１）である。
【図８】比較例となる半導体装置の製造方法を示す概略工程断面図（その２）である。
【図９】本発明に係る半導体装置が適用される表示装置の第１の構成例を示す概略構成図である。
【図１０】本発明に係る半導体装置が適用される表示装置の第２の構成例を示す概略構成図である。
【図１１】本発明に係る発光装置を適用したデジタルカメラの構成例を示す斜視図である。
【図１２】本発明に係る発光装置を適用した薄型テレビジョンの構成例を示す斜視図である。
【図１３】本発明に係る発光装置を適用したモバイル型のパーソナルコンピュータの構成例を示す斜視図である。
【図１４】本発明に係る発光装置を適用した携帯電話の構成例を示す図である。
【発明を実施するための形態】
【００１９】
以下、本発明に係る半導体装置及びその製造方法、発光装置並びに電子機器について、実施の形態を示して詳しく説明する。
＜半導体装置＞
図１は、本発明に係る半導体装置の一実施形態を示す概略断面図である。ここで、図１では、説明の簡略化のため、基板上に薄膜トランジスタを１個だけ設けた構成を示す。
【００２０】
本発明の一実施形態に係る半導体装置は、図１に示すように、例えばガラスやプラスチック等の絶縁性の基板１１の一面（図面上面）側に、チャネルストッパー型の素子構造を有する逆スタガ構造の薄膜トランジスタＴＦＴが設けられている。
【００２１】
具体的には、本実施形態に係る薄膜トランジスタＴＦＴは、図１に示すように、ゲート電極１３と、ゲート絶縁膜１２と、半導体層１４と、チャネル保護層１５と、カーボン絶縁膜（ダイヤモンドライクカーボン（ＤＬＣ）薄膜；光熱変換層）１６と、不純物半導体層（高ドープ半導体層）１７と、ソース電極及びドレイン電極（以下、「ソース、ドレイン電極」と総称する）１８と、保護絶縁膜（オーバーコート絶縁膜）１９と、を有している。
【００２２】
ゲート電極１３は、絶縁性の基板１１の一面側に設けられ、ゲート絶縁膜１２に被覆されている。半導体層１４は、ゲート絶縁膜１２を介して、ゲート電極１３に対応する領域に設けられている。本実施形態においては、半導体層１４は、微結晶（マイクロクリスタル）シリコンにより形成されている。チャネル保護層１５は、チャネル領域が形成される半導体層１４上に設けられている。ソース、ドレイン電極１８は、チャネル保護層１５を挟んで対向し、各々、チャネル保護層１５の両端部上から半導体層１４上に延在するように設けられている。チャネル保護層１５及び半導体層１４と、ソース、ドレイン電極１８との間には、不純物半導体層１７が設けられている。さらに、チャネル保護層１５の両端部上には、チャネル保護層１５と不純物半導体層１７との間に、カーボン絶縁膜１６が設けられている。
【００２３】
なお、図１においては、基板１１上に設けられた薄膜トランジスタＴＦＴが保護絶縁膜１９に被覆保護された構成を示したが、実製品においては、ゲート電極１３やソース、ドレイン電極１８が、例えば保護絶縁膜１９に設けられた端子穴（図示を省略）を介して、他の素子や配線に接続されている。また、図１に示した保護絶縁膜１９に替えて、薄膜トランジスタＴＦＴ上に層間絶縁膜や平坦化膜等が形成され、これらに設けられた開口部を介して表示素子や上層の配線層等に接続された構成を有するものであってもよい。
【００２４】
上述したような構成を有する半導体装置において、特に本実施形態においては、薄膜トランジスタＴＦＴの半導体層１４上に設けられるチャネル保護層１５と、ソース、ドレイン電極１８及び不純物半導体層１７との間に、カーボン絶縁膜１６が設けられている。ここで、半導体層１４は、例えば非晶質シリコンをレーザーアニール処理することにより結晶化された微結晶シリコンにより形成されている。カーボン絶縁膜１６は、このレーザーアニール処理において適用される光熱変換層であり、当該光熱変換層の一部を残したものであることを特徴としている。
【００２５】
＜半導体装置の製造方法＞
次に、上述したような半導体装置の製造方法について、図面を参照して説明する。
図２は、本発明の一実施形態に係る半導体装置の製造方法を示すプロセスフローである。図３、図４は、一実施形態に係る半導体装置の製造方法を示す概略工程断面図である。
【００２６】
まず、図２に示すゲート電極形成工程Ｓ１０１においては、図３（ａ）示すように、ガラス等の絶縁性の基板１１上に、例えば蒸着法やスパッタリング法等のＰＶＤ法（Physical Vapor Deposition：物理気相成長法）を用いて、ゲートメタル層を成膜する。その後、フォトリソグラフィ法を用いて、所望の平面パターンを有するレジストを形成し、ウェットエッチング法又はドライエッチング法を用いて、ゲートメタル層をパターニングして薄膜トランジスタＴＦＴのゲート電極１３を形成する。ここで、ゲート電極１３となるゲートメタル層としては、例えばアルミニウム（Ａｌ）、チタン（Ｔｉ）、クロム（Ｃｒ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、ニオブ（Ｎｂ）、モリブデン（Ｍｏ）、銀（Ａｇ）、タンタル（Ｔａ）、タングステン（Ｗ）等の金属単体、又は、これらの合金からなる金属材料、又は、これらのいずれか含む化合物材料を用いることができる。また、ゲート電極１３は、例えば１００ｎｍ（１０００Å）程度の膜厚に形成される。
【００２７】
次いで、ゲート絶縁膜成膜工程Ｓ１０２、アモルファスシリコン（ａ−Ｓｉ）半導体層成膜工程Ｓ１０３及びチャネル保護絶縁膜成膜工程Ｓ１０４においては、図３（ｂ）に示すように、ゲート電極１３が形成された基板１１上に、例えばプラズマＣＶＤ法（Plasma Enhanced chemical vapor deposition （PECVD）；プラズマ化学気相成長法）を用いて、ゲート絶縁膜１２、アモルファス（非晶質）シリコン半導体層１４ｘ及び絶縁層１５ｘを連続的に成膜する。これにより、基板１１上のゲート電極１３は、ゲート絶縁膜１２に被覆される。ここで、ゲート絶縁膜１２としては、例えば窒化シリコン膜又は酸化シリコン膜を用い、例えば４００ｎｍ（４０００Å）程度の膜厚に形成される。また、アモルファスシリコン半導体層１４ｘは、例えば５０ｎｍ（５００Å）程度の膜厚に形成され、また、絶縁層１５ｘとしては、例えば窒化シリコン膜又は酸化シリコン膜を用い、例えば１２０ｎｍ（１２００Å）程度の膜厚に形成される。
【００２８】
次いで、カーボン絶縁膜形成工程Ｓ１０５においては、図３（ｃ）に示すように、ゲート絶縁膜１２、アモルファスシリコン半導体層１４ｘ及び絶縁層１５ｘが順次成膜された基板１１上に、光熱変換層としてカーボン絶縁膜（ダイヤモンドライクカーボン（ＤＬＣ）薄膜）１６ｘを成膜する。ここで、カーボン絶縁膜１６ｘは、例えばＣＶＤ法を用いて成膜される。これにより、基板１１上のアモルファスシリコン半導体層１４ｘは、絶縁層１５ｘ及びカーボン絶縁膜１６ｘに被覆される。ここで、カーボン絶縁膜１６ｘは、例えば５０〜４００ｎｍ（５００〜４０００Å）程度の膜厚に形成される。
【００２９】
次いで、レーザーアニール工程Ｓ１０６においては、図３（ｄ）に示すように、基板１１全域にレーザー光ＬＳＲを照射することにより、カーボン絶縁膜１６ｘを１０００℃以上に加熱して、カーボン絶縁膜１６ｘの下層のアモルファスシリコン半導体層１４ｘを熱アニール（レーザーアニール）する。これにより、アモルファスシリコン半導体層１４ｘが結晶化して、微結晶シリコンからなる半導体層が形成される。
【００３０】
ここで、レーザーアニールに用いるレーザー光源としては、例えば波長９４０ｎｍの半導体レーザー装置を用いることができる。このようなレーザー装置において、約２０Ｗの光出力のレーザー光ＬＳＲを連続発振させ、マイクロレンズアレイ等の均一照明光学系を通して所望のビーム形状に整形する。さらに、このビームを約２２．５ｋＷ/cm2の光強度に集光し、基板１１を例えば約２５cm/sの一定速度で移動させつつ照射する。このように、所定の照射範囲を有するレーザー光ＢＭを走査することにより、基板１１全域にレーザー光ＬＳＲを照射して熱アニールを行う。
【００３１】
次いで、カーボン絶縁膜・チャネル保護絶縁膜パターニング工程Ｓ１０７においては、図３（ｅ）に示すように、カーボン絶縁膜１６ｘ及び絶縁層１５ｘを、フォトリソグラフィ法を用いてパターニングして、所望の平面形状を有するカーボン絶縁膜１６及びチャネル保護層（エッチングストッパー層）１５を形成する。具体的には、図示を省略したフォトレジストを、薄膜トランジスタＴＦＴ（半導体層１４）のチャネル層となる領域であって、上記ゲート電極１３の形成領域に対応する領域にのみ残るようにパターニングし、当該フォトレジストを用いて、まず、カーボン絶縁膜１６ｘを例えば酸素プラズマでドライエッチングする。続いて、同じフォトレジストを用いて、カーボン絶縁膜１６ｘがエッチングされることにより露出した絶縁層１５ｘをドライエッチングする。これにより、アモルファスシリコン半導体層１４ｘ上に、チャネル保護層１５及びカーボン絶縁膜１６が同じ平面形状でパターニング形成される。
【００３２】
次いで、不純物半導体層成膜工程Ｓ１０８においては、チャネル保護層１５及びカーボン絶縁膜１６が形成された基板１１上に、例えばプラズマＣＶＤ法を用いて、不純物半導体層１７を基板１１全域に成膜する。ここで、不純物半導体層１７は、ｐ型又はｎ型の不純物を混入させたシリコン層（p+-Si層又はn+-Si層）である。不純物半導体層１７は、例えば２５ｎｍ（２５０Å）程度の膜厚に形成される。
【００３３】
次いで、不純物半導体層・微結晶シリコン半導体層パターニング工程Ｓ１０９においては、フォトリソグラフィ法を用いて、所望の平面パターンを有するレジストを形成し、ドライエッチング法を用いて、不純物半導体層１７及びアモルファスシリコン半導体層１４ｘを連続的にエッチングする。これにより、図４（ａ）に示すように、所望の平面形状に不純物半導体層１７がパターニング形成されると同時に、当該不純物半導体層１７及びカーボン絶縁膜１６（又はチャネル保護層１５）に整合する平面形状に半導体層１４がパターニング形成される。
【００３４】
次いで、酸素プラズマ処理工程Ｓ１１０においては、基板１１に対して酸素プラズマ処理を施して、チャネル保護層１５及び不純物半導体層１７の下層に形成され、側壁部が露出する半導体層１４を端面酸化する。これにより、後述するソース、ドレイン電極形成工程Ｓ１１１において、半導体層１４がソース、ドレイン電極１８となる金属と反応してシリサイド化し、トランジスタ特性に影響を与えることを防ぐことができる。また、このとき、図４（ａ）に示したように、不純物半導体層１７間に露出するカーボン絶縁膜１６は、酸素プラズマ処理により不純物半導体層１７をマスクとして同時にドライエッチングされることになり、図４（ｂ）に示すように、チャネル保護層１５が露出する。すなわち、不純物半導体層１７に整合する平面形状にカーボン絶縁膜１６がパターニング形成される。これにより、チャネル保護層１５の両端部上において、カーボン絶縁膜１６を介して不純物半導体層１７が延在することになる。
【００３５】
次いで、ソース、ドレイン金属膜成膜工程Ｓ１１１においては、不純物半導体層１７が形成された基板１１上に、例えばＰＶＤ法を用いて、ソース、ドレインメタル層を基板１１全域に成膜する。その後、フォトリソグラフィ法を用いて、所望の平面パターンを有するレジストを形成し、ウェットエッチング法又はドライエッチング法を用いて、図４（ｃ）に示すように、ソース、ドレインメタル層をパターニングして薄膜トランジスタＴＦＴのソース、ドレイン電極１８を形成する。ここで、ソース、ドレイン電極１８は、薄膜トランジスタＴＦＴの形成領域においては、上述した不純物半導体層１７と略同等の平面形状を有するようにパターニング形成される。また、ソース、ドレイン電極１８は、例えばクロム（Ｃｒ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）、ニオブ（Ｎｂ）等の金属単体、又は、これらの合金からなる金属材料を用いることできる。ソース、ドレイン電極１８は、例えば１００ｎｍ（１０００Å）程度の膜厚に形成される。これにより、チャネル保護層１５の両端部上においては、カーボン絶縁膜１６及び不純物半導体層１７を介して、また、チャネル保護層１５が形成されていない半導体層１４上においては、不純物半導体層１７を介して、ソース、ドレイン電極１８が延在するように形成される。
【００３６】
次いで、オーバーコート絶縁膜成膜工程Ｓ１１２においては、図４（ｄ）に示すように、薄膜トランジスタＴＦＴが形成された基板１１上に、例えばプラズマＣＶＤ法を用いて、保護絶縁膜（オーバーコート絶縁膜）１９を成膜する。これにより、基板１１上の薄膜トランジスタＴＦＴは、保護絶縁膜１９に被覆される。ここで、保護絶縁膜１９としては、例えば窒化シリコン膜又は酸化シリコン膜を用い、例えば２００ｎｍ（２０００Å）程度の膜厚に形成される。
【００３７】
なお、図１においては図示を省略したが、薄膜トランジスタＴＦＴは、例えば保護絶縁膜１９に形成されたコンタクトホールを介して、ゲート電極１３及びソース、ドレイン電極１８が任意の配線層や電極層等に個別に接続される。
【００３８】
（作用効果の検証）
次に、上述した本実施形態に係る薄膜トランジスタを有する半導体装置及びその製造方法における作用効果について、比較例を示して詳しく説明する。
【００３９】
図５は、上述した一実施形態の比較対象（以下、「比較例」と記す）となる半導体装置（薄膜トランジスタ）の一例を示す概略断面図である。ここで、上述した実施形態と同等の構成については同一の符号を付して説明を簡略化する。また、図６は、比較例となる半導体装置の製造方法の一例を示すプロセスフローである。また、図７、図８は、比較例となる半導体装置の製造方法を示す概略工程断面図である。ここで、上述した実施形態と同等の製造工程については説明を簡略化する。
【００４０】
比較例に係る半導体装置は、図５に示すように、上述した実施形態に示した薄膜トランジスタＴＦＴ（図１参照）において、チャネル保護層１５の両端部上に、直接不純物半導体層１７が延在する構成を有している。すなわち、薄膜トランジスタＴＦＴのソース、ドレイン電極１８が、チャネル保護層１５の両端部上に不純物半導体層１７のみを介して、延在するように形成されている。
【００４１】
比較例に係る半導体装置（薄膜トランジスタ）の製造方法は、図６のプロセスフローに示すように、アモルファスシリコン半導体層上に成膜した光熱変換層に対してレーザー光を照射して、微結晶シリコン半導体層を形成した後、光熱変換層を除去する。その後、チャネル保護層、不純物半導体層及びソース、ドレイン電極を順次形成することにより薄膜トランジスタＴＦＴが形成される。
【００４２】
比較例における製造方法を詳しく説明すると、まず、図６に示すゲート電極形成工程Ｓ５０１において、図７（ａ）示すように、基板１１上に所望の平面形状を有するゲート電極１３を形成する。次いで、ゲート絶縁膜成膜工程Ｓ５０２及びアモルファスシリコン半導体層成膜工程Ｓ５０３において、図７（ｂ）示すように、ゲート電極１３が形成された基板１１上に、ゲート絶縁膜１２及びアモルファスシリコン半導体層１４ｘを連続的に成膜する。
【００４３】
次いで、光熱変換層形成工程Ｓ５０４において、図７（ｃ）に示すように、ゲート絶縁膜１２及びアモルファスシリコン半導体層１４ｘが成膜された基板１１上に、光熱変換層１６ｙを成膜する。ここで、光熱変換層１６ｙとして、上述した実施形態と同様にカーボン絶縁膜を適用する場合には、スパッタリング法を用いてアモルファスシリコン半導体層１４ｘ上に直接成膜される。一方、光熱変換層１６ｙとして金属薄膜を適用する場合には、アモルファスシリコン半導体層１４ｘと光熱変換層１６ｙとの間に、絶縁膜からなるバッファ層（図示を省略）を形成する。ここで、バッファ層は、後述するレーザーアニール時に光熱変換層１６ｙを形成する金属原子がアモルファスシリコン半導体層１４ｘの膜内に拡散して金属シリサイドが生成されることを防止するためのものである。
【００４４】
次いで、レーザーアニール工程Ｓ５０５において、図７（ｄ）に示すように、基板１１全域にレーザー光ＬＳＲを照射することにより、光熱変換層１６ｙの下層のアモルファスシリコン半導体層１４ｘを熱アニール（レーザーアニール）して、微結晶シリコンからなる半導体層を形成する。その後、光熱変換層除去工程Ｓ５０６において、基板１１上の光熱変換層１６ｙをドライエッチング又はウェットエッチング法を用いて除去する。次いで、チャネル保護層形成工程Ｓ５０７において、図７（ｅ）に示すように、薄膜トランジスタＴＦＴ（微結晶シリコンからなる半導体層１４）のチャネル層となる領域であって、上記ゲート電極１３の形成領域に対応する領域に、チャネル保護層１５を形成する。
【００４５】
次いで、不純物半導体層成膜工程Ｓ５０８において、チャネル保護層１５が形成された基板１１上に不純物半導体層を成膜する。その後、不純物半導体層・微結晶シリコン半導体層パターニング工程Ｓ５０９において、図８（ａ）に示すように、所望の平面形状に不純物半導体層１７がパターニング形成されると同時に、当該不純物半導体層１７及びチャネル保護層１５に整合する平面形状に半導体層１４がパターニング形成される。次いで、酸素プラズマ処理工程Ｓ５１０において、基板１１に対して酸素プラズマ処理を施して、チャネル保護層１５及び不純物半導体層１７の下層に形成され、側壁部が露出する半導体層１４を端面酸化する。
【００４６】
次いで、ソース、ドレイン金属膜成膜工程Ｓ５１１において、図８（ｂ）に示すように、チャネル保護層１５の両端部上に、不純物半導体層１７を介して延在するように、ソース、ドレイン電極１８がパターニング形成される。次いで、オーバーコート絶縁膜成膜工程Ｓ５１２において、図８（ｃ）に示すように、薄膜トランジスタＴＦＴが形成された基板１１上に、保護絶縁膜１９を成膜する。
【００４７】
このような比較例に係る半導体装置（薄膜トランジスタＴＦＴ）においては、チャネル保護層１５の両端部上、及び、半導体層１４上に、不純物半導体層１７のみを介して、ソース、ドレイン電極１８が延在するように設けられている。そのため、上述した一連の製造工程において、チャネル保護層１５に対するソース、ドレイン電極１８及び不純物半導体層１７のアライメントずれが、基板１１内に形成される他の薄膜トランジスタＴＦＴとの間でバラツキを生じた場合、オン電流特性のバラツキが大きくなるという問題を有している。
【００４８】
この問題点について、より具体的に説明すると、チャネルストッパー型の素子構造を有する逆スタガ構造の薄膜トランジスタＴＦＴの製造方法においては、微結晶シリコンからなる半導体層１４ｘ上にチャネル保護層１５をパターニング形成した後に、フォトリソグラフィ法を用いて、不純物半導体層１７及びソース、ドレイン電極１８がパターニング形成される。このとき、チャネル保護層１５の平面形状に対する不純物半導体層１７及びソース、ドレイン電極１８の形成位置は、厳密に設計通りとはならず、必然的にずれ（アライメントずれ）を生じることが知られている。そのため、このようなアライメントずれを予め見込んだ上で、当該ずれ量が最大になった場合であっても不純物半導体層１７及びソース、ドレイン電極１８がチャネル保護層１５の両端部上に延在するように、図８（ｂ）中、Ａ部に示すように、両者がある程度の寸法で平面的に重なる（オーバーラップする）ように設計されている。
【００４９】
ところで、薄膜トランジスタにおいて、チャネル保護層１５と不純物半導体層１７及びソース、ドレイン電極１８とのオーバーラップは、不純物半導体層１７及びソース、ドレイン電極１８がバックゲートとして作用する原因となる。すなわち、比較例に示したような薄膜トランジスタＴＦＴにおいては、ソース、ドレイン電極１８が、各々、絶縁膜であるチャネル保護層１５を介して半導体層１４上に配置された構成を有しているため、半導体層１４に対して、ソース、ドレイン電極１８が、各々、ゲート電極として作用することになる。ここで、ソース電極がオーバーラップする領域においては、ソース電極が半導体層１４（チャネル領域）に対して負の電圧を印加するバックゲートとして作用するため、オン電流が減少する（流れ難くなる）。一方、ドレイン電極がオーバーラップする領域においては、ドレイン電極が半導体層１４（チャネル領域）に対して正の電圧を印加するバックゲートとして作用するため、オン電流が増加する（流れ易くなる）。このように、薄膜トランジスタＴＦＴのオン電流特性は、ソース、ドレイン電極１８各々のオーバーラップ寸法に依存することになる。そのため、上述したようなアライメントずれが生じて上記オーバーラップ寸法にバラツキが生じると、薄膜トランジスタＴＦＴのオン電流特性が大きく影響を受ける。特に、基板１１に形成された各薄膜トランジスタＴＦＴ間でアライメントずれにバラツキが生じると、各オン電流特性のバラツキが一層大きくなるという問題を有していた。このような薄膜トランジスタを、薄型ディスプレイの表示パネルや駆動ドライバのスイッチング素子や駆動素子として適用した場合、製品歩留まりの低下や、表示画質の劣化を招くという問題を有している。
【００５０】
これに対して、上述した実施形態においては、チャネル保護層１５の両端部上において、光熱変換層として用いられるカーボン絶縁膜１６を介して、ソース、ドレイン電極１８及び不純物半導体層１７が設けられている。すなわち、チャネル保護層１５の両端部において、半導体層１４とソース、ドレイン電極１８間の距離が、比較例に示した薄膜トランジスタに比較して、カーボン絶縁膜１６の膜厚分、厚く形成されている。このような構成によれば、ソース、ドレイン電極１８の各々と半導体層１４間に形成される容量成分が減少する。換言すると、ソース、ドレイン電極１８の各々から半導体層１４（チャネル領域）に対して印加される電圧が低くなる。これにより、ソース、ドレイン電極１８のオーバーラップに起因するバックゲート効果が低減される。
【００５１】
したがって、本実施形態によれば、上述した一連の製造工程において、チャネル保護層１５に対するソース、ドレイン電極１８及び不純物半導体層１７のアライメントずれが、基板１１内に形成される他の薄膜トランジスタＴＦＴとの間でバラツキを生じた場合であっても、オン電流特性のバラツキを抑制することができる。また、本実施形態においては、比較例に係る製造方法と比較して、工程数を増やすことなく、上記の作用効果を有する半導体装置（薄膜トランジスタ）を製造することができる。よって、本実施形態に係る薄膜トランジスタ（半導体装置）を、表示パネルや駆動ドライバのスイッチング素子や駆動素子として適用した場合であっても、製品の歩留まりを向上させることができるとともに、良好な画質の表示装置を実現することができる。
【００５２】
ところで、本実施形態においては、アモルファスシリコン半導体層１４ｘを熱アニール（レーザーアニール）して微結晶シリコンからなる半導体層１４を形成する際に用いる光熱変換層として、カーボン絶縁膜（ダイヤモンドライクカーボン（ＤＬＣ）薄膜）を適用した場合について説明した。ここで、ＣＶＤ法を用いて成膜したカーボン絶縁膜の誘電率は、一般に８〜１２である。上述したように、本実施形態においては、ソース、ドレイン電極１８及び不純物半導体層１７と、チャネル保護層１５との間に、光熱変換層として用いられるカーボン絶縁膜１６を残留させて、介在させることにより、ソース、ドレイン電極１８の各々と半導体層１４間に形成される容量成分を減少させ、ソース、ドレイン電極１８のオーバーラップに起因するバックゲート効果を低減させることを特徴としている。
【００５３】
そこで、本実施形態においては、ソース、ドレイン電極１８及び不純物半導体層１７と、チャネル保護層１５との間に介在させるカーボン絶縁膜１６として、誘電率のより低い膜質のものを適用することができる。具体的には、例えばＣＶＤ法を用いてカーボン絶縁膜を成膜する際に、フッ素を７原子％程度混入させることにより、誘電率が２程度の膜質を得ることができる。したがって、このような低誘電率のカーボン絶縁膜を、ソース、ドレイン電極１８及び不純物半導体層１７と、チャネル保護層１５との間に介在させることにより、ソース、ドレイン電極１８の各々と半導体層１４間に形成される容量成分をさらに減少させ、ソース、ドレイン電極１８のオーバーラップに起因するバックゲート効果をさらに低減させることができる。
【００５４】
なお、上述した実施形態においては、ソース、ドレイン電極１８の各々と半導体層１４間に形成される容量成分を減少させる絶縁膜として、カーボン絶縁膜を適用した場合について説明したが、本発明はこれに限定されるものではない。すなわち、本発明は、レーザーアニール工程において照射される赤外光（赤外線）の吸収率が高く（赤外線吸収特性）、かつ、１０００℃以上の高温に耐えることができ（耐熱性）、さらに、カーボン絶縁膜・チャネル保護絶縁膜パターニング工程においてエッチングし易く（エッチング容易性）、この際のエッチング残渣が半導体の電気的な特性を大きく変えるような汚染源にならない（非汚染性）ものであれば、他の材料からなる絶縁膜を適用するものであってもよい。加えて、当該絶縁膜が、上述したように低誘電率であれば、本発明の作用効果をより一層高めることができる。
【００５５】
＜発光装置への適用例＞
次に、上述した実施形態に係る半導体装置を適用可能な発光装置（表示装置）及び画素について説明する。ここで、以下に示す適用例においては、有機エレクトロルミネッセンス素子（有機ＥＬ素子）を有する複数の画素を２次元配列した構成を有し、各画素が画像データに応じた輝度階調で発光動作することにより画像情報を表示する有機ＥＬ表示パネルを備えた表示装置に、本発明の半導体装置を適用する場合について説明する。なお、本発明はこの適用例に限定されるものではなく、他の表示方法の表示パネルを備えた表示装置に適用するものであってもよい。
【００５６】
図９は、本発明に係る半導体装置が適用される表示装置の第１の構成例を示す概略構成図であり、図１０は、本発明に係る半導体装置が適用される表示装置の第２の構成例を示す概略構成図である。図９（ａ）、図１０（ａ）は、各構成例に係る表示装置の概略構成図であり、図９（ｂ）、図１０（ｂ）は、各構成例に係る表示装置に適用される画素の等価回路図である。なお、第２の構成例において、第１の構成例と同等の構成については同一の符号を付して説明を簡略化する。
【００５７】
（第１の構成例）
図９（ａ）に示すように、第１の構成例に係る表示装置１００は、少なくとも、複数の画素ＰＩＸが二次元配列された表示パネル１１０と、各画素ＰＩＸを選択状態に設定するための選択ドライバ（選択駆動回路）１２０と、各画素ＰＩＸに画像データに応じた階調信号を供給するためのデータドライバ（信号駆動回路）１３０と、を備えている。ここで、表示パネル１１０を表示駆動するための選択ドライバ１２０やデータドライバ１３０は、薄膜トランジスタを適用した回路構成を有し、当該薄膜トランジスタとして上述した実施形態に示したような素子構造（又は製造方法を用いて作製された素子構造）を適用することができる。
【００５８】
本構成例に係る表示パネルに配列される画素ＰＩＸは、例えば図９（ｂ）に示すように、発光駆動回路ＤＣと有機ＥＬ素子ＯＥＬとを備え、発光駆動回路ＤＣにより画像データに応じた電流値の発光駆動電流を生成して、有機ＥＬ素子ＯＥＬに供給することにより、当該画像データに応じた所定の輝度階調で有機ＥＬ素子ＯＥＬを発光させる。
【００５９】
発光駆動回路ＤＣは、例えば図９（ｂ）に示すように、トランジスタＴｒ１１、Ｔｒ１２とキャパシタＣｓとを備えている。トランジスタＴｒ１１は、ゲート端子が選択ラインＬｓに接続され、ドレイン端子がデータラインＬｄに接続され、ソース端子が接点Ｎ１１に接続されている。トランジスタＴｒ１２は、ゲート端子が接点Ｎ１１に接続され、ドレイン端子が高電位の電源電圧Ｖsaに接続され、ソース端子が接点Ｎ１２に接続されている。キャパシタＣｓは、トランジスタＴｒ１２のゲート端子（接点Ｎ１１）及びソース端子（接点Ｎ１２）に接続されている。
【００６０】
ここでは、トランジスタＴｒ１１、Ｔｒ１２はいずれも、ｎチャネル型の薄膜トランジスタが適用され、上述した実施形態に示したような素子構造（又は製造方法を用いて作製された素子構造）を適用することができる。なお、トランジスタＴｒ１１、Ｔｒ１２がｐチャネル型であれば、ソース端子及びドレイン端子が互いに逆になる。また、キャパシタＣｓは、トランジスタＴｒ１２のゲート・ソース間に形成される寄生容量、又は、該ゲート・ソース間に付加的に設けられた補助容量、もしくは、これらの寄生容量と補助容量からなる容量成分である。
【００６１】
また、有機ＥＬ素子ＯＥＬは、アノード端子（アノード電極）が上記発光駆動回路ＤＣの接点Ｎ１２に接続され、カソード端子（カソード電極）が低電位の基準電圧Ｖsc（例えば接地電圧Ｖgnd）に接続されている。
【００６２】
画素ＰＩＸに接続される選択ラインＬｓは、上述した選択ドライバ１２０に接続されて、所定のタイミングで選択レベル又は非選択レベルの選択電圧Ｖselが印加される。また、データラインＬｄは、上述したデータドライバ１３０に接続されて、上記選択電圧Ｖselにより選択状態に設定された画素ＰＩＸに対して、画像データに応じた階調信号（階調電圧）Ｖdataが印加される。
【００６３】
このような回路構成を有する画素ＰＩＸを備えた表示装置の表示駆動動作は、まず、選択期間において、選択ドライバ１２０から選択ラインＬｓに対して、選択レベル（ハイレベル）の選択電圧Ｖselを印加することにより、トランジスタＴｒ１１がオン動作して画素ＰＩＸを選択状態に設定する。そして、このタイミングに同期して、データドライバ１３０から画像データに応じた電圧値の階調電圧ＶdataをデータラインＬｄに印加することにより、トランジスタＴｒ１１を介して、階調電圧Ｖdataに応じた電位が接点Ｎ１１（トランジスタＴｒ１２のゲート端子）に印加される。
【００６４】
これにより、トランジスタＴｒ１２が階調電圧Ｖdataに応じた導通状態でオン動作して、ドレイン・ソース間に所定の電流値の発光駆動電流が流れ、有機ＥＬ素子ＯＥＬは、階調電圧Ｖdata（すなわち画像データ）に応じた輝度階調で発光する。このとき、トランジスタＴｒ１２のゲート・ソース間に接続されたキャパシタＣｓには、接点Ｎ１１に印加された階調電圧Ｖdataに基づいて電荷が蓄積（充電）される。
【００６５】
次いで、非選択期間において、選択ドライバ１２０から選択ラインＬｓに対して、非選択レベル（ローレベル）の選択電圧Ｖselを印加することにより、トランジスタＴｒ１１がオフ動作して画素ＰＩＸを非選択状態に設定する。これにより、上記キャパシタＣｓに蓄積された電荷（すなわち、ゲート・ソース間の電位差）が保持されて、トランジスタＴｒ１２のゲート端子に階調電圧Ｖdataに相当する電圧が印加される。したがって、トランジスタＴｒ１２のドレイン・ソース間に上記の発光動作状態と同等の電流値の発光駆動電流が流れて、有機ＥＬ素子ＯＥＬは発光状態を継続する。そして、このような表示駆動動作を、表示パネル１１０に２次元配列された全ての画素ＰＩＸについて、例えば各行ごとに順次実行することにより、所望の画像情報が表示される。
【００６６】
（第２の構成例）
図１０（ａ）に示すように、第２の構成例に係る表示装置１００は、少なくとも、表示パネル１１０と、選択ドライバ１２０と、データドライバ１３０と、電源ドライバ１４０と、を備えている。すなわち、本構成例に係る表示装置１００は、第１の構成例に示した構成に加え、電源ドライバ１４０を備えた構成を有している。ここで、上述した第１の構成例と同様に、表示パネル１１０を表示駆動するための選択ドライバ１２０やデータドライバ１３０、電源ドライバ１４０は、薄膜トランジスタを適用した回路構成を有し、当該薄膜トランジスタとして上述した実施形態に示したような素子構造（又は製造方法を用いて作製された素子構造）を適用することができる。
【００６７】
本構成例に係る表示パネルに配列される画素ＰＩＸに設けられる発光駆動回路ＤＣは、例えば図１０（ｂ）に示すように、トランジスタＴｒ２１〜Ｔｒ２３とキャパシタＣｓとを備えている。トランジスタＴｒ２１は、ゲート端子が選択ラインＬｓに接続され、ドレイン端子が電源ラインＬａに接続され、ソース端子が接点Ｎ２１に接続されている。トランジスタＴｒ２２は、ゲート端子が選択ラインＬｓに接続され、ソース端子がデータラインＬｄに接続され、ドレイン端子が接点Ｎ２２に接続されている。トランジスタＴｒ２３は、ゲート端子が接点Ｎ２１に接続され、ドレイン端子が電源ラインＬａに接続され、ソース端子が接点Ｎ２２に接続されている。キャパシタＣｓは、トランジスタＴｒ２３のゲート端子（接点Ｎ２１）及びソース端子（接点Ｎ２２）に接続されている。
【００６８】
ここで、本構成例においても、トランジスタＴｒ２１〜Ｔｒ２３はいずれも、ｎチャネル型の薄膜トランジスタが適用され、上述した実施形態に示したような素子構造（又は製造方法を用いて作製された素子構造）を適用することができる。また、キャパシタＣｓは、トランジスタＴｒ２３のゲート・ソース間に形成される寄生容量、又は、該ゲート・ソース間に付加的に設けられた補助容量、もしくは、これらの寄生容量と補助容量からなる容量成分である。
【００６９】
また、有機ＥＬ素子ＯＥＬは、アノード端子（アノード電極）が上記発光駆動回路ＤＣの接点Ｎ２２に接続され、カソード端子（カソード電極）が低電位の基準電圧Ｖsc（例えば接地電圧Ｖgnd）に接続されている。画素ＰＩＸに接続される電源ラインＬａは、上述した電源ドライバ１４０に接続されて、所定のタイミングで発光レベル又は非発光レベルの電源電圧Ｖsaが印加される。
【００７０】
このような回路構成を有する画素ＰＩＸを備えた表示装置の表示駆動動作は、まず、選択期間においては、選択ドライバ１２０から選択ラインＬｓに対して、選択レベル（ハイレベル）の選択電圧Ｖselを印加するとともに、電源ドライバ１４０から電源ラインＬａに非発光レベル（基準電圧Ｖsc以下の電圧レベル；例えば負電圧）の電源電圧Ｖsaを印加することにより、トランジスタＴｒ２１、Ｔｒ２２がオン動作して画素ＰＩＸを選択状態に設定する。そして、このタイミングに同期して、データドライバ１３０から画像データに応じた負の電圧値の階調電圧ＶdataをデータラインＬｄに印加することにより、トランジスタＴｒ２２を介して、階調電圧Ｖdataに応じた電位が接点Ｎ２２（トランジスタＴｒ２３のソース端子）に印加される。
【００７１】
これにより、トランジスタＴｒ２３がオン動作して、トランジスタＴｒ２３のゲート・ソース間に生じた電位差に応じた書込電流が、電源ラインＬａからトランジスタＴｒ２３、接点Ｎ２２、トランジスタＴｒ２２を介してデータラインＬｄ方向に流れる。このとき、キャパシタＣｓには、接点Ｎ２１及びＮ２２間に生じた電位差に応じた電荷が蓄積される。
【００７２】
ここで、電源ラインＬａには、基準電圧Ｖsc以下の電源電圧Ｖsaが印加され、さらに、書込電流が画素ＰＩＸからデータラインＬｄ方向に引き抜くように設定されている。これにより、有機ＥＬ素子ＯＥＬのアノード（接点Ｎ２２）に印加される電位は、カソードの電位（基準電圧Ｖsc）よりも低くなるため、有機ＥＬ素子ＯＥＬには電流が流れず、有機ＥＬ素子ＯＥＬは発光しない（非発光動作）。そして、このような書込動作を、表示パネル１１０に２次元配列された全ての画素ＰＩＸについて、各行ごとに順次実行する。
【００７３】
次いで、非選択期間において、選択ドライバ１２０から選択ラインＬｓに対して、非選択レベル（ローレベル）の選択電圧Ｖselを印加することにより、トランジスタＴｒ２１、Ｔｒ２２がオフ動作して画素ＰＩＸを非選択状態に設定する。これにより、上記キャパシタＣｓに選択期間において蓄積された電荷が保持されるので、トランジスタＴｒ２３はオン状態を維持する。そして、電源ドライバ１４０から電源ラインＬａに発光レベル（基準電圧Ｖscよりも高い電圧レベル）の電源電圧Ｖsaを印加することにより、電源ラインＬａからトランジスタＴｒ２３、接点Ｎ２２を介して、有機ＥＬ素子ＯＥＬに所定の発光駆動電流が流れる。
【００７４】
このとき、キャパシタＣｓに蓄積される電荷（電圧成分）は、トランジスタＴｒ２３において階調電圧Ｖdataに対応する書込電流を流す場合の電位差に相当するので、有機ＥＬ素子ＯＥＬに流れる発光駆動電流は、当該書込電流と略同等の電流値となる。これにより、各画素ＰＩＸの有機ＥＬ素子ＯＥＬは、書込動作時に書き込まれた画像データ（階調電圧Ｖdata）に応じた輝度階調で発光し、表示パネル１１０に所望の画像情報が表示される。
【００７５】
このように、上述した実施形態に示した半導体装置（薄膜トランジスタ）は、表示装置を構成する駆動ドライバや、表示パネルに複数配列される画素（発光駆動回路）のスイッチング素子や駆動素子として適用することができるものである。したがって、製造時の工程数を増やすことなく、基板上にオン電流特性のバラツキが抑制された薄膜トランジスタを備えた表示装置を実現することができるので、製品の歩留まりを向上させることができるとともに、良好な表示画質を実現することができる。
【００７６】
なお、上述した第１及び第２の構成例（図９、図１０）においては、画像データに応じた電圧値の階調電圧Ｖdataを各画素ＰＩＸに印加することにより、各画素ＰＩＸの発光素子（有機ＥＬ素子ＯＥＬ）に画像データに応じた発光駆動電流を流して、所望の輝度階調で発光動作（表示動作）させる電圧指定型の階調制御方式に対応した回路構成を有する発光駆動回路ＤＣを備えた場合について説明した。本発明に係る半導体装置が適用可能な表示装置は、これに限定されるものではなく、例えば、画像データに応じた電流値の階調電流を各画素ＰＩＸに供給することにより、各画素ＰＩＸの発光素子に画像データに応じた発光駆動電流を流して、所望の輝度階調で発光動作させる電流指定型の階調制御方式に対応した回路構成を有する発光駆動回路を備えたものであってもよい。なお、第２の構成例に示した発光駆動回路ＤＣは、上記の電圧指定型及び電流指定型のいずれの階調制御方式にも対応した回路構成を有している。
【００７７】
＜電子機器への適用例＞
次に、上述した実施形態に係る半導体装置（薄膜トランジスタ）を備えた発光装置（表示装置）を適用した電子機器について図面を参照して説明する。
【００７８】
上述したような表示パネル１１０や駆動ドライバ（選択ドライバ１２０、データドライバ１３０、電源ドライバ１４０）を備える表示装置１００は、例えばデジタルカメラや薄型テレビジョン、モバイル型のパーソナルコンピュータ、携帯電話等、種々の電子機器の表示デバイスとして良好に適用できるものである。
【００７９】
図１１は、本発明に係る発光装置を適用したデジタルカメラの構成例を示す斜視図であり、図１２は、本発明に係る発光装置を適用した薄型テレビジョンの構成例を示す斜視図であり、図１３は、本発明に係る発光装置を適用したモバイル型のパーソナルコンピュータの構成例を示す斜視図であり、図１４は、本発明に係る発光装置を適用した携帯電話の構成例を示す図である。
【００８０】
図１１において、デジタルカメラ２１０は、大別して、本体部２１１と、レンズ部２１２と、操作部２１３と、上述した実施形態に示した半導体装置を備えた表示装置１００を適用した表示部２１４と、シャッターボタン２１５とを備えている。これによれば、表示部２１４における薄膜トランジスタのオン電流特性のバラツキを抑制して、製品の歩留まりを向上させることができるとともに、良好な表示画質を実現することができる。
【００８１】
また、図１２において、薄型テレビジョン２２０は、大別して、本体部２２１と、上述した実施形態に示した半導体装置を備えた表示装置１００を適用した表示部２２２と、操作用コントローラ（リモコン）２２３と、を備えている。これによれば、表示部２２２における薄膜トランジスタのオン電流特性のバラツキを抑制して、製品の歩留まりを向上させることができるとともに、良好な表示画質を実現することができる。
【００８２】
また、図１３において、パーソナルコンピュータ２３０は、大別して、本体部２３１と、キーボード２３２と、上述した実施形態に示した半導体装置を備えた表示装置１００を適用した表示部２３３とを備えている。この場合においても、表示部２３３における薄膜トランジスタのオン電流特性のバラツキを抑制して、製品の歩留まりを向上させることができるとともに、良好な表示画質を実現することができる。
【００８３】
また、図１４において、携帯電話２４０は、大別して、操作部２４１と、受話口２４２と、送話口２４３と、上述した実施形態に示した半導体装置を備えた表示装置１００を適用した表示部２４４とを備えている。この場合においても、表示部２４４における薄膜トランジスタのオン電流特性のバラツキを抑制して、製品の歩留まりを向上させることができるとともに、良好な表示画質を実現することができる。
【００８４】
なお、上述した各電子機器においては、本発明に係る半導体装置を備えた発光装置を、表示装置（表示デバイス）として適用した場合について説明したが、本発明はこれに限定されるものではない。本発明に係る半導体装置を備えた発光装置は、例えば発光素子を有する複数の画素が一方向に配列された発光素子アレイを備え、感光体ドラムに画像データに応じて発光素子アレイから出射した光を照射して露光する露光装置に適用するものであってもよい。
【符号の説明】
【００８５】
１１      基板
１２      絶縁膜
１３      ゲート電極
１４      半導体層
１５      チャネル保護層
１６      カーボン絶縁膜
１７      不純物半導体層
１８      ソース、ドレイン電極
１００    表示装置
１１０    表示パネル
１２０    選択ドライバ
１３０    データドライバ
１４０    電源ドライバ
ＴＦＴ    薄膜トランジスタ
ＰＩＸ    画素
ＤＣ      発光駆動回路
ＯＥＬ    有機ＥＬ素子
Ｔｒ１１、Ｔｒ１２、Ｔｒ２１〜Ｔｒ２３    トランジスタ
【図１】
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【図２】
0005532225.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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