(57)【特許請求の範囲】
【請求項１】
誘電体層を含み、互いに対向する第１及び第２主面、互いに対向する第１及び第２側面、及び互いに対向する第１及び第２端面を有するセラミック本体と、
前記セラミック本体の内部に形成され、容量を形成するための重なり領域を有する容量部及び前記容量部から前記第１側面に露出されるように延長形成された第１リード部を有する第１内部電極と、
前記誘電体層を挟んで前記第１内部電極と交互に積層され、前記第１内部電極と絶縁され且つ前記第１内部電極と重なり領域を有する前記容量部から第１側面に露出されるように延長形成された第２リード部を有する第２内部電極と、
前記第１リード部及び第２リード部とそれぞれ連結されて形成される第１及び第２外部電極と、
前記セラミック本体の第１側面に形成される絶縁層と、を含み、
前記第１リード部の前記セラミック本体の長さ方向の長さは前記第２リード部の前記セラミック本体の長さ方向の長さより長く、前記容量部は、前記第１側面からの離隔距離が互いに異なる少なくとも二つの領域を含むように配置され、
前記セラミック本体の幅をＭ１、前記容量部の二つの領域のうち前記第１側面からの離隔距離がより長い領域の幅をＭ２と定義すると、０．０５≦Ｍ２／Ｍ１≦０．４を満たす、積層セラミック電子部品。
【請求項２】
前記第１及び第２内部電極は、前記セラミック本体の実装面に対して垂直に配置される、請求項１に記載の積層セラミック電子部品。
【請求項３】
前記第１外部電極は、前記セラミック本体の第１主面、第２主面及び第２側面のうち一つ以上に延長形成される、請求項１に記載の積層セラミック電子部品。
【請求項４】
前記第２外部電極は、前記セラミック本体の第１主面、第２主面及び第２側面のうち一つ以上に延長形成される、請求項１に記載の積層セラミック電子部品。
【請求項５】
前記絶縁層は、エポキシ、耐熱性高分子、ガラス及びセラミックからなる群から選択される一つ以上を含む、請求項１に記載の積層セラミック電子部品。
【請求項６】
前記絶縁層は、前記第１及び第２内部電極の露出部を全て覆うように形成される、請求項１に記載の積層セラミック電子部品。
【請求項７】
前記絶縁層は、前記セラミック本体の第１側面から測定される第１及び第２外部電極の高さより低く形成される、請求項１に記載の積層セラミック電子部品。
【請求項８】
誘電体層を含み、互いに対向する第１及び第２主面、互いに対向する第１及び第２側面、及び互いに対向する第１及び第２端面を有するセラミック本体と、
前記セラミック本体の内部に形成され、容量を形成するための重なり領域を有する容量部及び前記容量部から前記第１及び第２側面に露出されるように延長形成された第１リード部を有しており、第１及び第２端面から一定距離離隔された第１内部電極と、
前記誘電体層を挟んで前記第１内部電極と交互に積層され、前記第１内部電極と絶縁され且つ前記第１内部電極と重なり領域を有する前記容量部から第１及び第２側面に露出されるように延長形成された第２リード部を有しており、第１及び第２端面から一定距離離隔された第２内部電極と、
前記第１リード部及び第２リード部とそれぞれ連結され、第１及び第２側面に形成される第１及び第２外部電極と、
前記セラミック本体の第１及び第２側面に形成される絶縁層と、を含み、
前記第１リード部の前記セラミック本体の長さ方向の長さは前記第２リード部の前記セラミック本体の長さ方向の長さより長く、前記容量部は、前記第１及び第２側面からの離隔距離が互いに異なる二つの領域を含むように配置され、
前記セラミック本体の幅をＭ１、前記容量部の二つの領域のうち前記第１または第２側面からの離隔距離がより長い領域の幅をＭ２と定義すると、０．０５≦Ｍ２／Ｍ１≦０．４を満たす、積層セラミック電子部品。
【請求項９】
前記第１及び第２内部電極は、前記セラミック本体の実装面に対して垂直に配置される、請求項８に記載の積層セラミック電子部品。
【請求項１０】
前記第１外部電極は、前記セラミック本体の第１主面、第２主面及び第１端面のうち一つ以上に延長形成される、請求項８に記載の積層セラミック電子部品。
【請求項１１】
前記第２外部電極は、前記セラミック本体の第１主面、第２主面及び第２端面のうち一つ以上に延長形成される、請求項８に記載の積層セラミック電子部品。
【請求項１２】
前記絶縁層は、エポキシ、耐熱性高分子、ガラス及びセラミックからなる群から選択される一つ以上を含む、請求項８に記載の積層セラミック電子部品。
【請求項１３】
前記絶縁層は、前記第１及び第２内部電極の露出部を全て覆うように形成される、請求項８に記載の積層セラミック電子部品。
【請求項１４】
前記絶縁層は、前記セラミック本体の第１または第２側面から測定される第１及び第２外部電極の高さより低く形成される、請求項８に記載の積層セラミック電子部品。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、内部電極間のショート不良を改善するとともに、電圧印加時に積層セラミック電子部品によって発生するアコースティックノイズを低減させることができる積層セラミック電子部品に関する。
【背景技術】
【０００２】
セラミック材料を用いる電子部品は、キャパシタ、インダクタ、圧電素子、バリスタまたはサーミスタなどがある。
【０００３】
このようなセラミック電子部品のうち積層セラミックキャパシタ（ＭＬＣＣ：Ｍｕｌｔｉ−Ｌａｙｅｒｅｄ  Ｃｅｒａｍｉｃ  Ｃａｐａｃｉｔｏｒ）は、小型でありながらも高容量が保障され、実装が容易であるという長所を有する。
【０００４】
このような積層セラミックキャパシタは、コンピュータ、個人向け携帯情報端末（ＰＤＡ：Ｐｅｒｓｏｎａｌ  Ｄｉｇｉｔａｌ  Ａｓｓｉｓｔａｎｔｓ）または携帯電話などの様々な電子製品の回路基板に取り付けられ、電気を充電または放電させる重要な役割をするチップ形態のコンデンサであり、用いられる用途及び容量によって、様々なサイズ及び積層形態を有する。
【０００５】
特に、近年、電子製品の小型化により、このような電子製品に用いられる積層セラミックキャパシタにおいても超小型化及び超高容量化が求められている。
【０００６】
これにより、製品の超小型化のために誘電体層及び内部電極の厚さを薄くし、超高容量化のために多数の誘電体層を積層した積層セラミックキャパシタが製造されている。
【０００７】
一方、全ての外部電極が下面に位置する積層セラミックキャパシタがあるが、このような構造の積層セラミックキャパシタは、実装密度及び容量に優れ、ＥＳＬ（等価直列インダクタンス）が低いという長所を有するが、セラミック本体の切断時における切断ストレスにより、互いに対向する内部電極の位置ずれ現象による内部電極間のショート不良が発生しやすいという欠点がある。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００６‐０８６３５９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明は、内部電極間のショート不良を改善するとともに、電圧印加時に積層セラミック電子部品によって発生するアコースティックノイズを低減させることができる積層セラミック電子部品に関する。
【課題を解決するための手段】
【００１０】
本発明の一実施形態によると、誘電体層を含み、互いに対向する第１及び第２主面、互いに対向する第１及び第２側面、及び互いに対向する第１及び第２端面を有するセラミック本体と、上記セラミック本体の内部に形成され、容量を形成するための重なり領域を有する容量部及び上記容量部から上記第１側面に露出されるように延長形成された第１リード部を有する第１内部電極と、上記誘電体層を挟んで上記第１内部電極と交互に積層され、上記第１内部電極と絶縁され且つ上記第１内部電極と重なり領域を有する上記容量部から第１側面に露出されるように延長形成された第２リード部を有する第２内部電極と、上記第１リード部及び第２リード部とそれぞれ連結されて形成される第１及び第２外部電極と、上記セラミック本体の第１側面に形成される絶縁層と、を含み、上記第１リード部の上記セラミック本体の長さ方向の長さは上記第２リード部の上記セラミック本体の長さ方向の長さより長く、上記容量部は、上記第１側面からの離隔距離が互いに異なる少なくとも二つの領域を含むように配置される、積層セラミック電子部品が提供される。
【００１１】
上記セラミック本体の幅をＭ１、上記容量部の二つの領域のうち上記第１側面からの離隔距離がより長い領域の幅をＭ２と定義すると、０．０５≦Ｍ２／Ｍ１≦０．４を満たすことができる。
【００１２】
上記第１及び第２内部電極は、上記セラミック本体の実装面に対して垂直に配置されることができる。
【００１３】
上記第１外部電極は、上記セラミック本体の第１主面、第２主面及び第２側面のうち一つ以上に延長形成されることができる。
【００１４】
上記第２外部電極は、上記セラミック本体の第１主面、第２主面及び第２側面のうち一つ以上に延長形成されることができる。
【００１５】
上記絶縁層は、エポキシ、耐熱性高分子、ガラス及びセラミックからなる群から選択される一つ以上を含むことができる。
【００１６】
上記絶縁層は、第１及び第２内部電極の露出部を全て覆うように形成されることができる。
【００１７】
上記絶縁層は、上記セラミック本体の第１側面から測定される第１及び第２外部電極の高さより低く形成されることができる。
【００１８】
本発明の他の実施形態によると、誘電体層を含み、互いに対向する第１及び第２主面、互いに対向する第１及び第２側面、及び互いに対向する第１及び第２端面を有するセラミック本体と、上記セラミック本体の内部に形成され、容量を形成するための重なり領域を有する容量部及び上記容量部から上記第１及び第２側面に露出されるように延長形成された第１リード部を有しており、第１及び第２端面から一定距離離隔された第１内部電極と、上記誘電体層を挟んで上記第１内部電極と交互に積層され、上記第１内部電極と絶縁され且つ上記第１内部電極と重なり領域を有する上記容量部から第１及び第２側面に露出されるように延長形成された第２リード部を有しており、第１及び第２端面から一定距離離隔された第２内部電極と、上記第１リード部及び第２リード部とそれぞれ連結され、第１及び第２側面に形成される第１及び第２外部電極と、上記セラミック本体の第１及び第２側面に形成される絶縁層と、を含み、上記第１リード部の上記セラミック本体の長さ方向の長さは上記第２リード部の上記セラミック本体の長さ方向の長さより長く、上記容量部は、上記第１側面からの離隔距離が互いに異なる二つの領域を含むように配置される、積層セラミック電子部品が提供される。
【００１９】
上記セラミック本体の幅をＭ１、上記容量部の二つの領域のうち上記第１または第２側面からの離隔距離がより長い領域の幅をＭ２と定義すると、０．０５≦Ｍ２／Ｍ１≦０．４を満たすことができる。
【００２０】
上記第１及び第２内部電極は、上記セラミック本体の実装面に対して垂直に配置されることができる。
【００２１】
上記第１外部電極は、上記セラミック本体の第１主面、第２主面及び第１端面のうち一つ以上に延長形成されることができる。
【００２２】
上記第２外部電極は、上記セラミック本体の第１主面、第２主面及び第２端面のうち一つ以上に延長形成されることができる。
【００２３】
上記絶縁層は、エポキシ、耐熱性高分子、ガラス及びセラミックからなる群から選択される一つ以上を含むことができる。
【００２４】
上記絶縁層は、第１及び第２内部電極の露出部を全て覆うように形成されることができる。
【００２５】
上記絶縁層は、上記セラミック本体の第１または第２側面から測定される第１及び第２外部電極の高さより低く形成されることができる。
【発明の効果】
【００２６】
本発明の一実施形態によると、第１及び第２内部電極がセラミック本体の一側面に交互に露出されるようにすることで、内部電極間のショート不良を改善することができる。
【００２７】
また、第１内部電極と第２内部電極とが重なって形成される容量部が、セラミック本体の一側面からの離隔距離が互いに異なる少なくとも二つの領域を含むことで、残炭を最大限除去して、容量増加を実現するとともに内部電極間のショート不良を改善することができる。
【００２８】
本発明の一実施形態によると、容量部を形成する第１内部電極と第２内部電極との重なり領域が増大することにより、積層セラミックキャパシタの容量が増加されることができる。
【００２９】
また、外部から異なる極性の電圧が印加される第１及び第２内部電極間の距離が近くなってカレントループ（ｃｕｒｒｅｎｔ  ｌｏｏｐ）が短くなり、これによって、等価直列インダクタンス（ＥＳＬ、Ｅｑｕｉｖａｌｅｎｔ  Ｓｅｒｉｅｓ  Ｉｎｄｕｃｔａｎｃｅ）が低くなることができる。
【００３０】
また、本発明の一実施形態による積層セラミックキャパシタによると、印刷回路基板上の実装面積を最小化することができ、アコースティックノイズを著しく減少させることができる。
【図面の簡単な説明】
【００３１】
【図１】本発明の一実施形態による積層セラミックキャパシタの概略的な構造を示した斜視図である。
【図２】図２は図１の分解斜視図である。
【図３】図１の第１内部電極と第１外部電極の結合構造を示した断面図である。
【図４】図１の第２内部電極と第２外部電極の結合構造を示した断面図である。
【図５】図１の第１及び第２内部電極と第１及び第２外部電極の結合構造を示した断面図である。
【図６】図１の第１側面から見た積層セラミックキャパシタの内部構造を概略的に示した概略図である。
【図７】本発明の他の実施形態による積層セラミックキャパシタの概略的な構造を示した斜視図である。
【図８】図７の第１内部電極と第１外部電極の結合構造を示した断面図である。
【図９】図７の第２内部電極と第２外部電極の結合構造を示した断面図である。
【図１０】図７の第１及び第２内部電極と第１及び第２外部電極の結合構造を示した断面図である。
【発明を実施するための形態】
【００３２】
以下、添付の図面を参照して本発明の好ましい実施形態を説明する。但し、本発明の実施形態は様々な他の形態に変形することができ、本発明の範囲は以下で説明する実施形態に限定されるものではない。また、本発明の実施形態は当業界で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。従って、図面における要素の形状及び大きさ等はより明確な説明のために誇張されることがあり、図面上において同一の符号で表される要素は同一の要素である。
【００３３】
図１は本発明の一実施形態による積層セラミックキャパシタの概略的な構造を示した斜視図である。
【００３４】
図２は図１の分解斜視図である。
【００３５】
図３は図１の第１内部電極と第１外部電極の結合構造を示した断面図である。
【００３６】
図４は図１の第２内部電極と第２外部電極の結合構造を示した断面図である。
【００３７】
図５は図１の第１及び第２内部電極と第１及び第２外部電極の結合構造を示した断面図である。
【００３８】
図６は図１の第１側面から見た積層セラミックキャパシタの内部構造を概略的に示した概略図である。
【００３９】
本実施形態による積層セラミックキャパシタは、２端子垂直積層型キャパシタであることができる。「垂直積層型（ｖｅｒｔｉｃａｌｌｙ  ｌａｍｉｎａｔｅｄ  ｏｒ  ｖｅｒｔｉｃａｌ  ｍｕｌｔｉｌａｙｅｒ）」とは、キャパシタ内の積層された内部電極が回路基板の実装領域面に対して垂直に配置されることを意味し、「２端子（２‐ｔｅｒｍｉｎａｌ）」とは、キャパシタの端子として二つの端子が回路基板に接続されることを意味する。
【００４０】
図１から図６を参照すると、本発明の一実施形態による積層セラミックキャパシタ１００は、セラミック本体１１０と、上記セラミック本体の内部に形成される内部電極１２１、１２２と、上記セラミック本体の一面に形成される絶縁層１４０と、外部電極１３１、１３２と、を含むことができる。
【００４１】
本実施形態において、セラミック本体１１０は、互いに対向する第１主面５及び第２主面６と、上記第１主面及び第２主面を連結する第１側面１及び第２側面２と、第１端面３及び第２端面４と、を有することができる。上記セラミック本体１１０の形状は、特に制限されないが、図示されたように六面体形状であることができる。本発明の一実施形態によると、セラミック本体の第１側面１は、回路基板の実装領域に配置される実装面になることができる。
【００４２】
本発明の一実施形態によると、ｘ‐方向は第１及び第２外部電極が所定の間隔を置いて形成される方向であり、ｙ‐方向は内部電極が誘電体層を挟んで積層される方向であり、ｚ‐方向は内部電極が回路基板に実装される方向である。
【００４３】
本発明の一実施形態によると、上記セラミック本体１１０は、複数の誘電体層１１１が積層されて形成されることができる。上記セラミック本体１１０を構成する複数の誘電体層１１１は、焼結された状態であって、隣接する誘電体層同士の境界が確認できないほど一体化されていることができる。
【００４４】
上記誘電体層１１１は、セラミック粉末、有機溶剤及び有機バインダーを含むセラミックグリーンシートの焼成により形成されることができる。上記セラミック粉末は、高い誘電率を有する物質であって、これに制限されるものではないが、チタン酸バリウム（ＢａＴｉＯ３）系材料、チタン酸ストロンチウム（ＳｒＴｉＯ３）系材料などを用いることができる。
【００４５】
本発明の一実施形態によると、セラミック本体１１０の内部には内部電極が形成されることができる。
【００４６】
図３から図５を参照すると、第１極性の第１内部電極１２１と第２極性の第２内部電極１２２が一対を成して、一つの誘電体層１１１を挟んで互いに対向するようにｙ‐方向に配置されることができる。
【００４７】
本発明の一実施形態によると、第１及び第２内部電極１２１、１２２は、積層セラミックキャパシタの実装面、即ち、第１側面１に垂直に配置されることができる。
【００４８】
本発明において、第１及び第２極性は、互いに異なる極性を意味することができる。
【００４９】
本発明の一実施形態によると、第１及び第２内部電極１２１、１２２は、導電性金属を含む導電性ペーストで形成されることができる。
【００５０】
上記導電性金属は、これに制限されるものではないが、ニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、またはこれらの合金であることができる。
【００５１】
誘電体層を形成するセラミックグリーンシート上に、スクリーン印刷法またはグラビア印刷法などの印刷法により、導電性ペーストで内部電極層を印刷することができる。
【００５２】
内部電極層が印刷されたセラミックグリーンシートを交互に積層して焼成することにより、セラミック本体を形成することができる。
【００５３】
本発明の一実施形態による積層セラミックキャパシタ１００は、上記セラミック本体１１０の内部に形成され、容量を形成するための重なり領域を有する容量部１２０及び上記容量部１２０から上記第１側面１に露出されるように延長形成された第１リード部１２１ａを有する第１内部電極１２１と、上記誘電体層１１１を挟んで上記第１内部電極１２１と交互に積層され、上記第１内部電極１２１と絶縁され且つ上記第１内部電極１２１と重なり領域を有する上記容量部１２０から第１側面１に露出されるように延長形成された第２リード部１２２ａを有する第２内部電極１２２と、を含むことができる。
【００５４】
第１及び第２内部電極１２１、１２２は、互いに異なる極性の外部電極と連結されるためにそれぞれ第１及び第２リード部１２１ａ、１２２ａを有しており、上記第１及び第２リード部１２１ａ、１２２ａは、上記セラミック本体１１０の第１側面１に露出されることができる。
【００５５】
本発明の一実施形態によると、積層セラミックキャパシタは垂直積層型であって、第１及び第２リード部１２１ａ、１２２ａはセラミック本体の同一面に露出されることができる。
【００５６】
本発明の一実施形態によると、内部電極のリード部は、内部電極を形成する導体パターンのうち幅（Ｗ）が増加してセラミック本体の一面に露出された領域を意味することができる。
【００５７】
上記第１及び第２内部電極１２１、１２２は重なり領域によって静電容量を形成し、互いに異なる極性の外部電極と連結される第１及び第２リード部１２１ａ、１２２ａは重なり領域を有しない。
【００５８】
上記のように第１及び第２リード部１２１ａ、１２２ａは重ならず絶縁されているため、セラミック本体の切断時における切断ストレスにより、互いに対向する内部電極の位置ずれ現象によって内部電極間のショート不良が発生することを改善することができる。
【００５９】
本発明の一実施形態によると、上記第１リード部１２１ａの上記セラミック本体１１０の長さ方向の長さは、上記第２リード部１２２ａの上記セラミック本体１１０の長さ方向の長さより長いことができる。
【００６０】
上記第１リード部１２１ａと第２リード部１２２ａは互いに重ならないため、上記第１内部電極１２１と上記第２内部電極１２２は絶縁されることができる。
【００６１】
上記第１リード部１２１ａの上記セラミック本体１１０の長さ方向の長さを上記第２リード部１２２ａの上記セラミック本体１１０の長さ方向の長さより長く形成することにより、セラミック本体を焼成する段階で残炭を除去する経路をさらに確保することができる。
【００６２】
これにより、内部電極の連結性がさらに向上するため、積層セラミックキャパシタの容量が増加する効果を奏することができる。
【００６３】
図４を参照すると、上記第２内部電極１２２の形状により、第１及び第２内部電極１２１、１２２が重なって形成される上記容量部１２０は、上記第１側面１からの離隔距離が互いに異なる少なくとも二つの領域を含むように配置されることができるが、これに制限されるものではない。
【００６４】
図４に図示されたように、上記容量部１２０は、上記第１側面１からの離隔距離が互いに異なる二つの領域を含むように配置されることができるが、これに制限されるものではない。
【００６５】
上記のように、上記容量部１２０が、上記第１側面１からの離隔距離が互いに異なる少なくとも二つの領域を含むように配置されることにより、セラミック本体の切断時における切断ストレスにより互いに対向する内部電極の位置ずれ現象によって内部電極間のショート不良が発生することを改善することができる。
【００６６】
図５を参照すると、上記セラミック本体１１０の幅をＭ１、上記容量部１２０の二つの領域のうち上記第１側面１からの離隔距離がより長い領域の幅をＭ２と定義すると、０．０５≦Ｍ２／Ｍ１≦０．４を満たすことができる。
【００６７】
上記のように、上記セラミック本体１１０の幅Ｍ１と上記容量部１２０の二つの領域のうち上記第１側面からの離隔距離がより長い領域の幅Ｍ２が０．０５≦Ｍ２／Ｍ１≦０．４を満たすように調節することで、容量増加及びショート不良減少の効果を奏することができる。
【００６８】
上記Ｍ２／Ｍ１が０．０５未満である場合には、セラミック本体１１０の切断時の切断精度が低下する際に内部電極間のショート不良が発生する恐れがある。
【００６９】
上記Ｍ２／Ｍ１が０．４を超過する場合には、上記第１及び第２内部電極１２１、１２２が重なって形成される上記容量部１２０の面積が減少するため、容量低下の問題が発生する恐れがある。
【００７０】
図６を参照すると、上記のように、第１及び第２内部電極１２１、１２２が上記セラミック本体１１０の第１側面１に交互に露出されていることが分かる。
【００７１】
図３から図５を参照すると、セラミック本体１１０の第１側面１に引き出された第１内部電極１２１の第１リード部１２１ａと連結されるように第１外部電極１３１が形成され、セラミック本体１１０の第１側面１に引き出された第２内部電極１２２の第２リード部１２２ａと連結されるように第２外部電極１３２が形成されることができる。
【００７２】
上記第１外部電極１３１は、第１リード部１２１ａと連結されるように上記セラミック本体の第１側面１に形成され、上記セラミック本体の第１端面３に延長形成されることができるが、これに制限されるものではない。
【００７３】
また、上記第２外部電極１３２は、第２リード部１２２ａと連結されるように上記セラミック本体の第１側面１に形成され、上記セラミック本体の第２端面４に延長形成されることができるが、これに制限されるものではない。
【００７４】
即ち、上記第１外部電極１３１は、上記セラミック本体１１０の第１主面５、第２主面６及び第２側面２のうち一つ以上に延長形成されることができる。
【００７５】
また、上記第２外部電極１３２は、上記セラミック本体１１０の第１主面５、第２主面６及び第２側面２のうち一つ以上に延長形成されることができる。
【００７６】
本発明の一実施形態によると、上記第１外部電極１３１は、上記セラミック本体１１０の第１側面１に引き出された第１内部電極１２１の第１リード部１２１ａと連結されるとともに、上記セラミック本体１１０の長さ方向の一側端部を囲んで形成されることができる。
【００７７】
また、上記第２外部電極１３２は、上記セラミック本体１１０の第１側面１に引き出された第２内部電極１２２の第２リード部１２２ａと連結されるとともに、上記セラミック本体１１０の長さ方向の他側端部を囲んで形成されることができる。
【００７８】
上記第１及び第２外部電極１３１、１３２は、導電性金属を含む導電性ペーストで形成されることができる。
【００７９】
上記導電性金属は、これに制限されるものではないが、ニッケル（Ｎｉ）、銅（Ｃｕ）、スズ（Ｓｎ）、またはこれらの合金であることができる。
【００８０】
上記導電性ペーストは絶縁性物質をさらに含むことができ、これに制限されるものではないが、例えば、上記絶縁性物質はガラスであることができる。
【００８１】
上記第１及び第２外部電極１３１、１３２の形成方法は、特に制限されず、上記セラミック本体をディッピング（ｄｉｐｐｉｎｇ）して形成してもよく、メッキなどの他の方法を用いて形成してもよい。
【００８２】
一方、本発明の一実施形態によると、図５に図示されたように、セラミック本体１１０の第１側面１には絶縁層１４０が形成されることができる。
【００８３】
上記絶縁層１４０は、第１及び第２外部電極１３１、１３２の間に形成されることができる。
【００８４】
上記絶縁層１４０は、第１側面に露出された第１リード部１２１ａを覆うように形成されることができる。
【００８５】
本発明の一実施形態によると、図５に図示されたように、上記絶縁層１４０は、第１及び第２外部電極の間のセラミック本体の一面を完全に埋めるように形成されることができる。
【００８６】
また、図示されていないが、本発明の一実施形態によると、絶縁層１４０は、第１リード部１２１ａのみを覆うように形成され、第１及び第２外部電極１３１、１３２と所定の間隔を置いて形成されることができる。
【００８７】
本発明の一実施形態によると、絶縁層１４０の高さは、第１外部電極１３１または第２外部電極１３２の高さより低く形成されることができる。上記絶縁層及び外部電極の高さは、実装面、即ち、第１側面を基準として測定されることができる。
【００８８】
本実施形態によると、上記絶縁層の高さが第１及び第２外部電極の高さより低いため、積層セラミックキャパシタ１００が回路基板上により安定して実装されることができる。
【００８９】
また、第１及び第２外部電極１３１、１３２は、セラミック本体の第１側面１の一部に形成されることができる。
【００９０】
上記絶縁層１４０は、特に制限されるものではないが、例えば、エポキシ、耐熱性高分子、ガラス及びセラミックからなる群から選択される一つ以上を含むことができる。
【００９１】
本発明の一実施形態によると、上記絶縁層１４０はセラミックスラリーで形成されることができる。
【００９２】
上記セラミックスラリーの量及び形状を調節することにより、絶縁層１４０の形成位置及び高さを調節することができる。
【００９３】
上記絶縁層１４０は、焼成工程によってセラミック本体を形成した後、上記セラミック本体にセラミックスラリーを塗布し、焼成することにより形成することができる。
【００９４】
他の方法としては、セラミック本体を構成するセラミックグリーンシート上に絶縁層を形成するためのセラミックスラリーを適用した後、セラミックグリーンシートとともに焼成することにより形成することができる。
【００９５】
上記セラミックスラリーの適用方法は、特に制限されず、例えば、スプレー方式で噴射したり、ローラーを用いて塗布したりすることができる。
【００９６】
上記絶縁層１４０がセラミック本体の一面に露出された第１リード部１２１ａを覆うことにより、内部電極間のショートを防止するとともに、耐湿特性の低下などの内部欠陥を防止することができる。
【００９７】
本発明の一実施形態によると、上記のように外部から異なる極性の電圧が印加される第１及び第２内部電極間の距離が近くなってカレントループ（ｃｕｒｒｅｎｔ  ｌｏｏｐ）が短くなり、これによって、等価直列インダクタンス（ＥＳＬ、Ｅｑｕｉｖａｌｅｎｔ  Ｓｅｒｉｅｓ  Ｉｎｄｕｃｔａｎｃｅ）が低くなることができる。
【００９８】
図７は本発明の他の実施形態による積層セラミックキャパシタの概略的な構造を示した斜視図である。
【００９９】
図８は図７の第１内部電極と第１外部電極の結合構造を示した断面図である。
【０１００】
図９は図７の第２内部電極と第２外部電極の結合構造を示した断面図である。
【０１０１】
図１０は図７の第１及び第２内部電極と第１及び第２外部電極の結合構造を示した断面図である。
【０１０２】
図７から図１０を参照すると、本発明の他の実施形態による積層セラミック電子部品は、誘電体層１１１を含み、互いに対向する第１及び第２主面５、６、互いに対向する第１及び第２側面１、２、及び互いに対向する第１及び第２端面３、４を有するセラミック本体１１０と、上記セラミック本体１１０の内部に形成され、容量を形成するための重なり領域を有する容量部１２０及び上記容量部１２０から上記第１及び第２側面１、２に露出されるように延長形成された第１リード部１２１ａを有しており、第１及び第２端面３、４から一定距離離隔された第１内部電極１２１と、上記誘電体層１１１を挟んで上記第１内部電極１２１と交互に積層され、上記第１内部電極１２１と絶縁され且つ上記第１内部電極１２１と重なり領域を有する上記容量部１２０から第１及び第２側面１、２に露出されるように延長形成された第２リード部１２２ａを有しており、第１及び第２端面３、４から一定距離離隔された第２内部電極１２２と、上記第１リード部１２１ａ及び第２リード部１２２ａとそれぞれ連結され、第１及び第２側面１、２に形成される第１及び第２外部電極１３１、１３２と、上記セラミック本体１１０の第１及び第２側面１、２に形成される絶縁層１４０と、を含み、上記第１リード部１２１ａの上記セラミック本体１１０の長さ方向の長さは上記第２リード部１２２ａの上記セラミック本体１１０の長さ方向の長さより長く、上記容量部１２０は、上記第１側面１からの離隔距離が互いに異なる二つの領域を含むように配置されることができる。
【０１０３】
上記セラミック本体の幅をＭ１、上記容量部の二つの領域のうち上記第１または第２側面からの離隔距離がより長い領域の幅をＭ２と定義すると、０．０５≦Ｍ２／Ｍ１≦０．４を満たすことができる。
【０１０４】
上記第１及び第２内部電極は、上記セラミック本体の実装面に対して垂直に配置されることができる。
【０１０５】
上記第１外部電極は、上記セラミック本体の第１主面、第２主面及び第１端面のうち一つ以上に延長形成されることができる。
【０１０６】
上記第２外部電極は、上記セラミック本体の第１主面、第２主面及び第２端面のうち一つ以上に延長形成されることができる。
【０１０７】
上記絶縁層は、エポキシ、耐熱性高分子、ガラス及びセラミックからなる群から選択される一つ以上を含むことができる。
【０１０８】
上記絶縁層は、第１及び第２内部電極の露出部を全て覆うように形成されることができる。
【０１０９】
上記絶縁層は、上記セラミック本体の第１または第２側面から測定される第１及び第２外部電極の高さより低く形成されることができる。
【０１１０】
以下では、上述の本発明の一実施形態と異なる構成要素を中心に説明し、同一の構成要素についての詳細な説明は省略する。
【０１１１】
本発明の他の実施形態によると、上記第１リード部１２１ａ及び第２リード部１２２ａは、上記セラミック本体１１０の第１及び第２側面１、２に露出されるように延長形成されることができるが、これに制限されるものではない。
【０１１２】
一方、上記第１及び第２内部電極１２１、１２２は、上記第１及び第２端面３、４からそれぞれ一定距離離隔されて形成されることができる。
【０１１３】
上記第１及び第２外部電極１３１、１３２は、上記第１リード部１２１ａ及び第２リード部１２２ａとそれぞれ連結され、第１及び第２側面１、２に形成されることができる。
【０１１４】
即ち、本発明の他の実施形態による積層セラミックキャパシタの上記第１及び第２外部電極１３１、１３２は、それぞれ第１側面１及び第２側面２に形成されることができる。
【０１１５】
本発明の他の実施形態によると、上記のように第１リード部１２１ａ及び第２リード部１２２ａが上記セラミック本体１１０の第１及び第２側面１、２に露出されるように延長形成されることで、残炭の除去経路がさらに確保されるため、内部電極の連結性が向上され、これによって静電容量が増加する効果を奏することができる。
【０１１６】
また、セラミック本体の切断時における切断ストレスにより、互いに対向する内部電極の位置ずれ現象によって内部電極間のショート不良が発生することを改善することができる。
【０１１７】
一方、本発明の他の実施形態によると、図１０に図示されたように、セラミック本体１１０の第１及び第２側面１、２には絶縁層１４０が形成されることができる。
【０１１８】
上記絶縁層１４０は第１及び第２外部電極１３１、１３２の間に形成されることができる。
【０１１９】
上記絶縁層１４０は、第１及び第２側面に露出された第１リード部１２１ａを覆うように形成されることができる。
【０１２０】
本発明の一実施形態によると、図１０に図示されたように、上記絶縁層１４０は、第１及び第２外部電極の間のセラミック本体の一面を完全に埋めるように形成されることができる。
【０１２１】
また、図示されていないが、本発明の一実施形態によると、絶縁層１４０は、第１リード部１２１ａのみを覆うように形成され、第１及び第２外部電極１３１、１３２と所定の間隔を置いて形成されることができる。
【０１２２】
本発明の一実施形態によると、絶縁層１４０の高さは第１外部電極１３１及び第２外部電極１３２の高さより低く形成されることができる。上記絶縁層及び外部電極の高さは、実装面、即ち、第１側面を基準として測定されることができる。
【０１２３】
本実施形態によると、上記絶縁層の高さが第１及び第２外部電極の高さより低いため、積層セラミックキャパシタ１００が回路基板上により安定して実装されることができる。
【０１２４】
また、第１及び第２外部電極１３１、１３２は、セラミック本体の第１及び第２側面１、２の一部に形成されることができる。
【０１２５】
下記表１は、本発明の一実施形態による積層セラミックキャパシタにおいて、セラミック本体１１０の幅Ｍ１と上記容量部１２０の二つの領域のうち上記第１側面からの離隔距離がより長い領域の幅Ｍ２による静電容量及びショート発生率を比較した表である。
【０１２６】
【表１】
0005587441.tif 000002
【０１２７】
上記表１を参照すると、本発明の一実施形態による積層セラミックキャパシタにおいて、本発明の数値範囲から外れる場合には、静電容量が低下するか、またはショート発生率が増加することが分かる。
【０１２８】
一方、本発明の数値範囲を満たす場合には、静電容量が増加し、ショート発生率が低下することが分かる。
【０１２９】
また、第１及び第２内部電極がセラミック本体の一側面に交互に露出されるようにすることで、内部電極間のショート不良を改善することができる。
【０１３０】
また、外部から異なる極性の電圧が印加される第１及び第２内部電極間の距離が近くなってカレントループ（ｃｕｒｒｅｎｔ  ｌｏｏｐ）が短くなり、これによって、等価直列インダクタンス（ＥＳＬ、Ｅｑｕｉｖａｌｅｎｔ  Ｓｅｒｉｅｓ  Ｉｎｄｕｃｔａｎｃｅ）が低くなることができる。
【０１３１】
本発明は、上述の実施形態及び添付の図面により限定されず、添付の請求範囲により限定される。従って、請求範囲に記載された本発明の技術的思想から外れない範囲内で様々な形態の置換、変形及び変更が出来るということは当技術分野の通常の知識を有する者には明白であり、これも本発明の範囲に属する。
【符号の説明】
【０１３２】
１００  積層セラミックキャパシタ
１１０  セラミック本体
１１１  誘電体層
１２０  容量部
１２１、１２２  第１及び第２内部電極
１２１ａ、１２２ａ  第１及び第２リード部
１３１、１３２  第１及び第２外部電極
１４０  絶縁層
【図１】
0005587441.tif 000003
【図２】
0005587441.tif 000004
【図３】
0005587441.tif 000005
【図４】
0005587441.tif 000006
【図５】
0005587441.tif 000007
【図６】
0005587441.tif 000008
【図７】
0005587441.tif 000009
【図８】
0005587441.tif 000010
【図９】
0005587441.tif 000011
【図１０】
0005587441.tif 000012