(57)【特許請求の範囲】
【請求項１】
マスクパターンを形成するための方法であって、
ピッチマルチプリケーションによって複数のスペーサーを形成するステップ、
前記スペーサー間に膜を堆積するステップ、
前記膜内にフィーチャの繰り返しパターンを形成するために前記膜をアニールするステップ、
自立スペーサーを残して複数のマンドレルを除去するステップ、
を含む方法において、
前記複数のスペーサーを形成するステップが、
前記複数のマンドレルを設けるステップ、
前記複数のマンドレルの側壁に接してスペーサーを形成するステップ、を含み、
前記膜が少なくとも部分的に前記スペーサー及び前記複数のマンドレルを覆うと共に、前記膜がブロック共重合体を含む溶液を含み、
前記膜をアニールするステップが、前記ブロック共重合体が同極性のブロック同士が凝集することにより、前記ブロック共重合体を形成するブロックの分離を引き起こすステップを含む、方法。
【請求項２】
前記フィーチャが垂直ラメラ、分離ピラーおよび球体からなる群から選択される、請求項１の方法。
【請求項３】
フィーチャの前記繰り返しパターンの間の膜材料を選択的に除去するエッチャントに前記膜を曝露するステップをさらに含む、請求項１の方法。
【請求項４】
フィーチャの前記繰り返しパターンを通して下にある材料層を処理するステップをさらに含む、請求項３の方法。
【請求項５】
前記下にある材料層を処理するステップが、前記下にある材料中に前記繰り返しパターンをエッチングするステップを含む、請求項４の方法。
【請求項６】
半導体基板の上にブロック領域の第一のセットを形成するステップであって、前記第一のセットはブロック領域の複数の規則的間隔をあけたグループを含み、各グループはブロック共重合体の異なるブロックによって形成された複数のブロック領域を含み、前記ブロック領域の各々は前記ブロック共重合体の類似ブロックによって実質的に形成される、ステップ、
ブロック領域の前記規則的間隔をあけたグループの間の空間にブロック領域の第二のセットを引き続き形成するステップ、
を含み、
前記第一のセットを形成するステップが、
分離マンドレルの側面に形成されたガイドであって、前記半導体基板の上に共重合体配列のための複数の分離ガイドを設けるステップ、
前記ガイド間の空間にブロック共重合体の第一の層であって前記ガイド及び前記マンドレルを少なくとも部分的に覆う前記第一の層を堆積するステップ、
前記ブロック共重合体が同極性のブロック同士が凝集することにより、前記ブロック共重合体を形成するブロックの分離を引き起こし、それによってブロック領域の前記複数の規則的間隔をあけたグルーブを形成するステップ、
を含む、半導体加工方法。
【請求項７】
前記ブロック領域を形成するステップが前記ブロック共重合体をアニールするステップを含む、請求項６の方法。
【請求項８】
ブロック領域の前記第一のセットによって形成されるパターンを、下にあるハードマスク層の中に転写し、前記ハードマスク層にフィーチャを画定するステップをさらに含む、請求項６の方法。
【請求項９】
前記ハードマスク層の前記フィーチャの周囲および上に充填材を堆積するステップをさらに含む、請求項８の方法。
【請求項１０】
前記分離ガイドを露出するために前記充填材を部分的に除去するステップをさらに含む、請求項９の方法。
【請求項１１】
ブロック領域の前記規則的間隔をあけたグループ間に前記空間を形成するために、前記ガイドのエッジ間の中央領域を開放するためのエッチャントに前記ガイドを曝露するステップをさらに含む、請求項９の方法。
【請求項１２】
前記空間中にブロック領域の前記第二のセットを形成する前に、前記空間中にブロック共重合体の第二の層を堆積するステップをさらに含む、請求項１１の方法。
【請求項１３】
前記ガイドが、複数の分離マンドレルの各々の側壁に接して配置されたスペーサーを含む、請求項１２の方法。
【請求項１４】
前記ガイドをエッチャントに曝露するステップが、前記マンドレルを選択的に除去するステップを含む、請求項１２の方法。
【請求項１５】
ブロック領域の前記第一および前記第二のセットによって形成されるパターンを、下にある基板の中に転写するステップをさらに含む、請求項１２の方法。
【請求項１６】
ブロック領域の前記第一のセットが、垂直ラメラ、分離ピラーもしくは垂直円筒からなる群から選択されるフィーチャを形成し、ブロック領域の前記第二のセットは、垂直ラメラ、分離ピラーおよび垂直円筒からなる群から選択されるフィーチャを形成する、請求項１２の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は概して集積回路製造に関し、より具体的にはプリント技術に関する。
【背景技術】
【０００２】
高い可搬性、計算能力、記憶容量、エネルギー効率の需要を含む多くの要因の結果として、集積回路は高密度化され続けている。例えば電気装置や相互接続線といった、集積回路を形成する構成フィーチャのサイズは絶えず減少し、このスケーリング（サイズの変化）を促進している。
【０００３】
フィーチャサイズの減少傾向は、例えば、ダイナミックランダムアクセスメモリ（DRAM）、フラッシュメモリ、スタティックランダムアクセスメモリ（SRAM）、強誘電体（FE）メモリなどの記憶回路もしくはデバイスで顕著である。一例を挙げると、DRAMは通常、メモリセルとして知られる何百万もの同一の回路素子を含む。一般に、従来のDRAMなどにおけるキャパシタベースのメモリセルは、通常はストレージキャパシタとアクセス電界効果トランジスタという二つの電気装置を含む。各メモリセルは1ビット（2進数）のデータを保存できるアドレス可能な記憶位置である。1ビットは、トランジスタを通してセルに書き込むことができ、キャパシタで電荷を感知することによって読み取ることができる。いくつかのメモリ技術は、記憶装置とスイッチの両方として機能できる素子を利用し（例えば、銀ドープカルコゲナイド・ガラスを利用する樹枝状メモリ）、いくつかの不揮発性メモリは各セルに対してスイッチを必要としないか（例えば磁気抵抗性RAM）、あるいはスイッチをメモリ素子の中に組み込む（例えばEEPROM）。メモリセルを構成する電気装置のサイズと、メモリセルにアクセスする導線のサイズを減らすことで、記憶装置をより小さくすることができる。さらに、記憶装置の一定領域上により多くのメモリセルを納めることで、記憶容量を増やすことができる。しかしながら、フィーチャサイズの削減の必要性は、汎用プロセッサと特殊プロセッサを含む集積回路により広く当てはまる。
【０００４】
フィーチャサイズの継続的な削減は、フィーチャの作成に使用される技術に、ますます多くの要求をしている。例えば、フォトリソグラフィーはこうしたフィーチャをパターニングするためによく使用される。通常、フォトリソグラフィーは光をレチクルに通すステップと、その光を光化学活性なフォトレジスト材料上に集めるステップを含む。ちょうどスライドがスクリーン上に投影される像を有するように、レチクルは通常、基板に転写されるパターンを有する。光もしくは放射をレチクルを通して導くことで、レチクルのパターンをフォトレジスト上に結像させることができる。光もしくは放射は、照射されなかった部分に対して、 フォトレジストの照射部分に化学変化を引き起こし、必要に応じて、そのような部分を選択的に保持したり、あるいは除去したりできるようにする。このようにして、露出部分と非露出部分がフォトレジストにパターンを形成する。当然のことながら、このパターンは集積回路の様々なフィーチャ（導線もしくは電気装置の一部を含む）を形成するためのマスクとして使用することができる。
【０００５】
リソグラフィーは通常、光もしくは放射を表面上に投影することによって実現されるので、特定のリソグラフィー技術の極限解像度は、光学系および光もしくは放射の波長などの要因に依存する。例えば、レジスト上に明瞭なパターンを結像させる能力は、フィーチャのサイズと、レチクルを通して投影される放射波長に依存する。当然のことながら、とりわけ回折によって、波長が増加するにつれて、解像度が減少する。従って、フィーチャのサイズが減少する程、解像度のよい（well-resolved）フィーチャを形成するために、より短い波長放射が通常は必要となる。そのため、フィーチャサイズの縮小を促進するために、ますます短い波長のシステムが提案されている。
【０００６】
例えば、365 nm、248 nm、193 nm、157 nmの波長システムが、フィーチャサイズが減少するにつれて開発されている。フィーチャサイズのさらなる縮小（例えば20 nmのフィーチャに至るまで）は、さらに短い波長システムを必要とし得る。例えば、光の代わりにX線放射を用いるX線ベースリソグラフィーが、20 nmのフィーチャのような非常に小さなフィーチャを形成するために提案されている。別の提案されている技術は、例えば13.7 nmの放射を用いる極端紫外線 （EUV）リソグラフィーである。しかしX線およびEUVリソグラフィーは、実施するのに非常に費用がかかると予想される。コストに加えて、この技術は様々な技術的障害に直面する。例えばX線リソグラフィーでは、こうした障害は、X線を十分に遮断する 高品質のレチクルを形成する難しさや、X線に十分な感度を持つレジストを考案する難しさを含む。さらに、レジスト上に放射を集めるのに光学系を使用するよりも、いくつかのX線システムはレチクルをレジストの近くに配置し、レチクルを通るX線にレジストを直接露光させる。これは、レチクルをレジストに合わせるのを複雑にする可能性があり、加えて、レチクルとレジスト両方の平面度に重大な要求をする 。さらに、X線リソグラフィーは屈折光学系とは対照的に反射光学系を使用し得るが、これは光学素子と関連システムの全面的な再設計を必要とし得る。同様に、イオンビームリソグラフィーや電子ビームリソグラフィーを含むその他の高解像度リソグラフィー技術は、高い複雑性とコストを含む、その技術特有の技術的な実用上の障害を有する。
【０００７】
従って、半導体基板上に小さなフィーチャをパターニングする高解像度の方法が継続的に必要とされている。
【発明の開示】
【０００８】
本発明の一態様に従って、半導体基板の上にパターンを形成するための方法が提供される。この方法は、半導体基板を覆っているピッチマルチプリケーションされた（pitch multiplied：ピッチ多数化された）複数のフィーチャを設けるステップを含む。自己組織化材料がピッチマルチプリケーションされたフィーチャ間に設けられる。自己組織化材料を形成する化学的部分（moiety）の分離が開始される。
【０００９】
本発明の別の態様に従って、マスクパターンを形成するための方法が提供される。この方法は、ピッチマルチプリケーション（pitch multiplication：ピッチ多数化）によって複数のスペーサーを形成するステップを含む。膜がスペーサー間に堆積される。膜内にフィーチャの繰り返しパターンを形成するために膜がアニールされる。
【００１０】
本発明のさらに別の態様に従って、半導体製造のための方法が提供される。この方法は約200 nm以下のピッチを持つ複数のラインを設けるステップを含む。ブロック共重合体を含むパターンが複数のラインの間に形成される。
【００１１】
本発明の別の態様に従って、マスク形成のための方法が提供される。この方法は半導体基板の上にスペーサーのパターンを設けるステップを含む。この方法はスペーサー間に広がる均質なマスク材料を設けるステップも含む。マスク材料はエッチャントに曝露され、曝露されたマスク材料の中にボイドのパターンを形成する。
【００１２】
本発明のさらに別の態様に従って、半導体加工の方法が提供される。この方法は、半導体基板の上にブロック領域の第一のセットを形成するステップを含む。ブロック共重合体の第一のセットは、ブロック領域の複数の分離グループを含む。ブロック領域は実質的にブロック共重合体の同種のブロックで形成される。ブロック領域の第二のセットが、引き続きブロック領域の分離グループの間の空間に形成される。
【００１３】
本発明の別の態様に従って、部分的に製造された集積回路が提供される。部分的に製造
された集積回路は、半導体基板を覆う複数の共重合体ガイドを含み、ガイドは約200 nm以下のピッチを有する。部分的に製造された集積回路は、複数の共重合体ガイドの間に配置されたブロック共重合体も含む。
【発明を実施するための最良の形態】
【００１４】
自己組織化するブロック共重合体の能力が、マスクパターンを形成するために使用できる。ブロック共重合体は、二つ以上の化学的に異なるブロックから形成される。例えば、各ブロックは異なる単量体で形成され得る。ブロックは非混和性もしくは熱力学的に非相溶性であることが好ましく、例えば一つのブロックは極性となり得るが、他方は非極性となり得る。熱力学的効果によって、共重合体は溶液中で自己組織化し、全体としての系のエネルギーを最小化する。典型的には、これによって共重合体は、例えば同種のブロックが凝集できるように相互に運動し、それにより、各ブロック型もしくは種を含む交互領域を形成する。例えば、共重合体が極性と非極性のブロックで形成される場合、非極性ブロックが他の非極性ブロックと凝集し、極性ブロックが他の極性ブロックと凝集できるように、ブロックが分離する。当然のことながら、ブロック共重合体が自己組織化材料として説明され得るのは、ブロックが個々の分子の運動を方向付ける外力を使用せずにパターンを形成するように動くことができるためであるが、下記のように運動の速度を増加するために熱が加えられてもよい。
【００１５】
ブロック種間の相互作用に加えて、ブロック共重合体の自己組織化は、その上にブロック共重合体が堆積される表面上の段差などの、形状的特徴（topographical features）に影響され得る。例えば、二つの異なるブロック種で形成される共重合体であるジブロック共重合体は、各々実質的に異なるブロック種で形成される交互領域を形成し得る。自己組織化が段差の壁の間の領域で起こる時には、ブロックによって形成される交互領域の各々が壁に平行に広がるように作られるよう、段差はブロックと相互作用し得る。
【００１６】
そのような自己組織化は、半導体製造プロセスの間にフィーチャをパターニングするためのマスクを形成する上で有用となり得る。例えば、交互領域の一方を除去でき、それによって他方の領域を残してマスクとして機能させることができる。マスクは、下にある半導体基板に電気装置などのフィーチャをパターニングするために使用できる。
【００１７】
当然のことながら、交互領域のサイズはブロック共重合体のサイズに関連し、およそナノメートルもしくは数十ナノメートルとなり得る。X線、EUV、イオンビーム、電子ビームリソグラフィーなどの様々なリソグラフィー法は、狭い間隔で並んだ段差フィーチャを形成するために考えられる候補である。しかしながらこれらの方法の利用は、上記のように様々な技術上および実用上の障害を持ち、その使用を非実用的で非常に費用がかかるものとし得る。
【００１８】
本発明の好ましい実施形態では、ただ一つのリソグラフィーステップで段差を画定するというよりも、比較的大きなフィーチャが最初に画定され、その後小さな段差フィーチャが比較的大きなフィーチャから得られる。その後ブロック共重合体が段差の周囲に適用され、段差、もしくはガイドのフィーチャの間の空間で自己組織化できるようになる。続いてブロックのいくつかが選択的に除去される。残りのブロック種は、例えば集積回路の製造中に、下にある材料のその後のパターニングのためのマスクとして使用できる。
【００１９】
小さな段差フィーチャを形成するためにピッチマルチプリケーションを用いることが好ましい。例えば、比較的大きなフィーチャは従来のフォトリソグラフィーでパターニングでき、一時的なプレースホルダーもしくはマンドレルのパターンを形成する。スペーサーがマンドレルの側面に接して形成され、その後マンドレルが除去され、自立スペーサーのパターンを残す。これはブロック共重合体の自己組織化を方向付けるためのガイドとして
機能できる。
【００２０】
ピッチマルチプリケーションは、その他の方法では新しい比較的複雑で費用のかかるリソグラフィー技術を使用して形成され得る、小さな狭い間隔で並んだ段差フィーチャを有利に形成し得る。従来の実証済みで比較的費用のかからないリソグラフィー技術が有利に利用でき、その結果コストが削減され、プロセスの信頼性が増す。さらに、ブロック共重合体の自己組織化作用は、非常に小さなフィーチャの確実な形成を可能にし、その結果、非常に小さなフィーチャサイズのマスクの形成が容易になる。例えば、約50 nm以下、より好ましくは約30 nm以下、さらに好ましくは約20 nm以下の限界寸法（critical dimension）を持つフィーチャが形成できる。
【００２１】
ここで図面を参照するが、全体を通して類似した数字は類似した部分を表す。当然のことながら図面は必ずしも縮尺通りに描かれていない。
【００２２】
好ましい実施形態に従う方法の第一段階では、複数のスペーサーがピッチマルチプリケーションによって基板の上に形成される。適切なピッチマルチプリケーション技術は、Lowrey et al.に発行されたU.S. Patent No. 5,328,810、2005年8月29日出願のTran et al.によるU.S. Patent Application No. 11/214,544に記載されている。これらの参考文献の全開示は、参照により本明細書に組み込まれる。当然のことながら、好ましい実施形態は様々な集積回路の製造で使用されるマスクを形成するために応用できる。こうした集積回路は、例えばメモリーチップもしくはコンピュータープロセッサを含んでもよい。
【００２３】
図１を参照すると、部分的に形成された集積回路100の断面側面図が描かれている。ピッチマルチプリケーションを容易にするために、基板110の上に各種の層120-140が備えられることが好ましい。基板110を覆っている層120-140の材料は、使用されるブロック共重合体材料と層との相互作用、および本明細書で説明される様々なパターン形成ステップとパターン転写ステップの化学反応と処理条件を考慮して選択されることが好ましい。上位層のパターンはピッチマルチプリケーション中に下位層に転写されることが好ましいので、選択的に画定可能な層120と基板110の間の下位のマスキング層130、140は、それらが他の露出された材料に対して選択的にエッチングできるように選択されることが好ましい。当然のことながら、材料のエッチ速度が、周囲の材料のエッチ速度の少なくとも約2-3倍、好ましくは少なくとも約10倍、より好ましくは少なくとも約20倍、最も好ましくは少なくとも約40倍である時、その材料は選択的に、もしくは優先的にエッチングされると見なされる。層120-140の目的は、基板110の上に明瞭なパターンを形成できるようにすることなので、当然のことながら、適切な他の材料、化学反応、および／または処理条件が使用される場合は、層120-140のうちの一つ以上を省略するかもしくは置換することができ、あるいは追加の層を加えることができる。
【００２４】
当然のことながら、パターンが転写される“基板”とは、単一の材料の層、異なる材料の複数の層、異なる材料もしくは構造の領域をその中に有する単一もしくは複数の層、などを含むことができる。これらの材料は、半導体、絶縁体、導体、もしくはそれらの組み合わせを含むことができる。例えば、基板はドープポリシリコン、電気装置活性化領域、シリサイド、または、タングステン、アルミニウムもしくは銅の層などの金属層、またはそれらの組み合わせを含むことができる。いくつかの実施形態では、下記で説明するマスクフィーチャは、基板における相互接続などの導電性フィーチャの所望の配置に直接対応させることができる。その他の実施形態では、基板は絶縁体であってもよく、マスクフィーチャの位置は、ダマシンメタライゼーションなどにおいて、導電性フィーチャ間の絶縁体の所望の位置に対応させることができる。
【００２５】
引き続き図１を参照すると、選択的に画定可能な層120が、ハードマスク層、すなわち
エッチストップ層130（基板110を覆う一時層140を覆っている）を覆っている。選択的に画定可能な層120は感光性であることが好ましく、例えば当該技術分野で既知の任意のフォトレジストを含むフォトレジストで形成される。例えばフォトレジストは、157 nm、193 nm、248 nm、もしくは365 nmの波長系、193 nmの波長液浸系に適合する任意のフォトレジストであってもよい。好ましいフォトレジスト材料の例は、フッ化アルゴン（ArF）感受性フォトレジスト、すなわちArF光源での使用に適したフォトレジスト、ならびに、フッ化クリプトン（KrF）感受性フォトレジスト、すなわちKrF光源での使用に適したフォトレジストを含む。ArFフォトレジストは、例えば193 nmの比較的短波長の光を利用するフォトリソグラフィー系で使用することが好ましい。KrFフォトレジストは、248 nm系のような長波長のフォトリソグラフィー系で使用することが好ましい。加えて、ピッチマルチプリケーションは、極端紫外線系（13.7 nmの波長系を含む）もしくは電子ビームリソグラフィー系のような、費用のかかる比較的新しい直接形成技術を用いて極めて小さなフィーチャを画定する必要性を除去できるが、そのようなシステムも必要であれば利用することができる。加えて、マスクレスリソグラフィーもしくはマスクレスフォトリソグラフィーが、選択的に画定可能な層120を画定するために使用できる。他の実施形態では、層120および任意のその後のレジスト層は、例えばレジストにパターンを形成するためにモールドもしくは機械的力を使用することによって、ナノインプリントリソグラフィーによってパターニングできるレジストで形成することができる。
【００２６】
ハードマスク層130のための材料は、無機材料を含むことが好ましい。例示的な材料は酸化シリコン（SiO2）、シリコンもしくは反射防止絶縁膜（DARC） （シリコン豊富な酸窒化シリコンなど）を含む。ハードマスク層130は反射防止絶縁膜（DARC）であることが好ましい。ハードマスク層130にDARCを使用することは、フォトリソグラフィー技術の解像限界付近のピッチを持つパターンを形成するために特に有利となる可能性がある。DARCは光反射を最小化することによって解像度を高めることができるので、フォトリソグラフィーがパターンエッジを画定できる精度が増す。
【００２７】
一時層140は非晶質炭素で形成されることが好ましく、これは好ましいハードマスク材料に対して非常に高いエッチ選択性を示す。より好ましくは、非晶質炭素は光透過性の高い非晶質炭素の形であり、光配向で使用される光の波長を透過することにより、光配向にさらなる改良をもたらす。そのような透過性炭素を形成する技術は、A. Helmbold, D. Meissner, Thin Solid Films, 283 (1996) 196-203に見ることができる。この参考文献の全開示は参照により本明細書に組み込まれる。
【００２８】
図２を参照すると、感光性層120がレチクルを通して放射線に露光され、その後感光性材料で形成されるフィーチャ122を含むパターンを残して現像される。当然のことながら、得られるフィーチャ122（例えばライン）のピッチは、ライン122の幅と隣接空間124の幅の合計に等しい。必要であれば、ライン122の寸法は、例えば等方性エッチングを用いて、ライン122の高さと幅の両方を減らすように調整することができる。フィーチャ122のピッチは、例えば約200 nmもしくは約120 nmとなり得る。
【００２９】
図３を参照すると、感光層120内のパターンがハードマスク層130に転写され、その結果ハードマスク層130内にフィーチャ132を形成する。特に、図３はフィーチャ122と132を個々に 示す。パターン転写は、フッ化炭素プラズマを用いるエッチングのような異方性エッチングを用いて実施されることが好ましいが、ハードマスク層130が十分に薄い場合は、ウェット（等方性）エッチングも適切となり得る。好ましいフッ化炭素プラズマエッチング化合物 は、CFH3、CF2H2、CF3H、CF4/HBrを含む。感光層120を形成するレジストは、例えばプラズマアッシングによって随意に除去できる。図解した実施形態では、レジスト除去は遅らせてもよいが、一時層140のエッチングと共に単一ステップで効率的に有利に行われる。
【００３０】
図４を参照すると、感光層120とハードマスク層130のパターンが一時層140に転写され、スペーサー材料の層150の堆積が可能になる（図６）。スペーサー材料の堆積で使用される温度は、通常、高すぎてフォトレジストが耐えられないことがわかっている。従って、パターンは感光層120（図３）中のフィーチャ122から一時層140に転写されることが好ましく、一時層140は、下記で説明するようにスペーサー材料の堆積とエッチングの処理条件に耐えることができる材料で形成される。フォトレジストよりも高い熱耐性を持つのに加えて、一時層140を形成する材料は、形成されるスペーサー152（図７）の材料、および下にある任意の材料（例えば基板110）に対して選択的に除去できるように選択されることが好ましい。上記のように、層140は非晶質炭素で形成されることが好ましく、透明炭素で形成されることがより好ましい。
【００３１】
改質された感光層120中のフィーチャ122のパターンは、例えばSO2、O2、Ar含有プラズマなどのO2含有プラズマを用いて一時層140に転写されることが好ましい。他の適切なエッチング化合物は、Cl2/O2/SiCl4もしくはSiCl4/O2/N2もしくはHBr/O2/N2/SiCl4含有プラズマを含む。SO2含有プラズマは、好ましい一時層140の炭素を、ハードマスク層130がエッチングされる速度の20倍、より好ましくは40倍の速度でエッチングできるので、有利に使用される。適切なSO2含有プラズマはAbatchev et al.による2004年8月31日出願のU.S. Patent Application No. 10/931,772に記載され、この全開示が参照により本明細書に組み込まれる。当然のことながら、SO2含有プラズマは一時層140をエッチングして、同時に、感光層120から形成されたフィーチャ122を除去することもできる。一時層140中に結果として得られるライン142は、プレースホルダーもしくはマンドレルを構成し、それに沿ってスペーサー152（図７）のパターンが形成される。
【００３２】
図５を参照すると、その後のエッチング（図８）のために一時層140を露出させたままにすることで、後のスペーサー形成を容易にするべく、ハードマスク層130（図４）からの材料132が除去され得る。好ましいハードマスク層130は、HFおよびNH4Fを含むウェットエッチングであるbuffered oxide etch（BOE）を用いて除去できる。
【００３３】
次に図６に示すように、スペーサー材料の層150が、好ましくはハードマスク層130（もし残っている場合）およびマンドレル142の頂部と側壁を含む露出表面の上にコンフォーマルにブランケット堆積 される。スペーサー材料は、下にある基板110にパターンを転写するためのマスクとして機能でき、かつ、下記で説明するようにブロック共重合体の一種以上のブロック種に対するエッチ選択性を与えるような任意の材料であり得る。スペーサー材料は、１）よいステップカバレッジで堆積できること、ならびに、２）一時層140と適合する温度で堆積できることが好ましい。好ましい材料はシリコン、酸化シリコン、窒化シリコンを含む。図解した実施形態では、スペーサー材料は酸化シリコンで、マスキングスタックの他の選ばれた材料と併用して特別な効果をもたらす。
【００３４】
スペーサー材料の堆積のための好ましい方法は、例えば酸化シリコンを形成するのにO3およびTEOSを用いる化学気相堆積、例えば酸化シリコンもしくは窒化シリコンを形成するのにそれぞれ酸素もしくは窒素の前駆体と共にシリコン前駆体を使用する原子層堆積を含む。層150の厚みは、スペーサー152（図８）の所望の幅に基づいて決定されることが好ましい。ステップカバレッジは約80%より大きいことが好ましく、約90%より大きいことがより好ましい。原子層堆積は、堆積層150の厚みの高度な制御を有利に可能にする。この制御はブロック共重合体のガイドを形成する際に特に有益となり得る、というのも、ブロック共重合体の自己組織化は、堆積されたブロック共重合体材料の厚みに影響されるためであり、ならびに、スペーサー152間の共重合体材料と連続しながら、いくらかのブロック共重合体材料がスペーサー152を覆うことができるように、スペーサー152の高さは、（堆積される）ブロック共重合体材料の厚みに十分近いことが好ましいためである。下記のよ
うに、共重合体材料でスペーサー152を覆うことにより、共重合体の自己組織化の間に共重合体の減少を防ぐことができる、共重合体材料の貯蔵源を有利に備えることができる。
【００３５】
図７を参照すると、酸化シリコンのスペーサー層150は、その後異方性エッチングを受け、部分的に形成された集積回路100の水平表面154からスペーサー材料を除去する。スペーサーエッチングとしても知られるそのようなエッチングは、例えばCF4/CHF3、C4F8/CH2F2もしくはCHF3/Arプラズマを含むフッ化炭素プラズマを用いて行われる。
【００３６】
図８を参照すると、マンドレルもしくは一時プレースホルダー142（図７）が次に除去され、自立スペーサー152を残す。マンドレル142は有機ストリッププロセスを用いて選択的に除去される。好ましいエッチング化合物は、SO2を用いるエッチングのような酸素含有プラズマエッチングを含む。
【００３７】
上記のように、スペーサー152の高さは、下記のようにブロック共重合体の組織化に影響し得る。結果として、スペーサー152は例えば異方性エッチングを用いて随意に取り除くことができる。他の実施形態では、マンドレル142（図６）の高さおよび／または一時層140（図１）の厚みは、所望の高さのスペーサー152を形成するように選択できる。
【００３８】
引き続き図８を参照すると、ピッチマルチプリケーションがこのようにして完成されている。図解した実施形態では、スペーサー152のピッチは、フォトリソグラフィーによって当初形成されたフォトレジストライン122と空間124（図２）のおよそ半分である。例えば、フォトレジストライン122が約400 nmのピッチを有する場合、約200 nm以下のピッチを持つスペーサー152を形成できる。フォトレジストライン122が約200 nmのピッチを有するいくつかの実施形態では、約100 nm以下のピッチを有するスペーサー152を形成できる。
【００３９】
次にブロック共重合体が適用され、基板110の上にマスクパターンを形成するためにブロック共重合体の自己組織化が促進される。自己組織化したブロック共重合体のパターンを形成するための適切な方法は、Block, IEE Transactions in Nanotechnology, Vol. 3,
No. 3, September 2004に開示されている。その参考文献の全開示は参照により本明細書に組み込まれる。
【００４０】
図９を参照すると、ブロック共重合体材料の膜160がスペーサー152の間と上に堆積される。共重合体は、互いに 選択的にエッチングでき、所望の予測可能な形で自己組織化できる重合体材料のブロックを含む。例えば、ブロックは非混和性であることが好ましく、適切な条件下で分離し、単一のブロック種を主に含む領域を形成する。図解した実施形態例では、共重合体はジブロック共重合体であり、例えば総分子量64 kg/molで、70:30のPS:PMMA比のポリスチレン（PS）およびポリメチルメタクリレート（PMMA）を含む。ジブロック共重合体は、例えばトルエンなどの溶媒に溶解して供給できる。共重合体の自己組織化によって形成されるパターンの予測可能性と規則性を増すために、共重合体は実質的に全て同じサイズと組成であることが好ましい。当然のことながら、各ジブロック共重合体の全体のサイズと、構成ブロックと単量体の比は、自己組織化を促進し、所望の寸法を有する組織化されたブロック領域を形成するように選択されることが好ましい。ブロック共重合体は、固有の重合体の長さスケール 、すなわち膜における共重合体の端から端までの平均の長さ（任意のコイル（coiling）もしくはねじれ（kinking）を含む）を有し、これがブロック領域のサイズを決定する。長い共重合体は大きな領域を形成するために使用され、短い共重合体は小さな領域を形成するために使用され得る。ブロック共重合体は、例えばスピンオンコーティング、スピンキャスティング、ブラッシュコーティング、もしくは気相堆積を含む、様々な方法によって堆積できる。
【００４１】
共重合体膜160の厚みは、共重合体によって形成される所望のパターンに基づいて選択され得る。当然のことながら、共重合体は通常、重合体の長さスケールと、重合体が堆積される環境（例えばスペーサー152間の距離と高さ）に関連する特定の厚みに至るまで、上面図（top-down view）（図１１）で示されるように、平行ラインを形成する交互のほぼ層状（lamellar）の領域を形成するように適応する。そのようなラメラ（lamellae）は、例えば相互接続をパターニングするために使用でき、あるいはラメラの外側延長部は、分離フィーチャ（例えばトランジスタゲート）を形成するために制限され得る。共重合体は通常、重合体の長さスケールと、重合体が堆積される環境に関連する特定の厚みの上に、円筒もしくは球体のような垂直に伸びるピラーを形成するように適応する（図１２）。円筒は、分離フィーチャ（例えばビアもしくはトランジスタゲート）をパターニングするために有利に使用できる。従って形成されるパターンは、共重合体膜の厚みの適切な選択によって有利に選択できる。もう一つの方法として、共重合体組成もしくは処理条件といった他の変数は、基板表面だけでなく共重合体のブロック間の界面相互作用の適切な選択を通して、所定の厚みで垂直にのびるピラーもしくは水平に広がるラメラの形成を促進するように調整できる。膜160の厚みは、スペーサー152の高さよりも大きいか、等しいか、もしくは小さくてもよい。下記のように、スペーサーの高さよりも大きい厚みは、共重合体の貯蔵源をもたらす上で有利となり得る。他の実施形態では、スペーサーの高さに等しい、もしくはより好ましくはスペーサーの高さよりも小さい厚みは、スペーサー152間に共重合体の分離された島を形成し、その結果、分離された島間の共重合体の交差拡散を妨げることによって、有利となり得る。
【００４２】
ラメラを形成するために、共重合体膜の厚みはおよそ共重合体の長さスケール未満であることが好ましい。例えば、図解した実施形態では、共重合体の長さスケールは約35 nmで、膜の厚みは約35 nm以下であることが好ましく、約30nm以下であることがより好ましく、約25 nm以下であることが最も好ましい。一実施形態では、厚みは約20 nmである。
【００４３】
図１０を参照すると、共重合体膜160中のブロック共重合体は自己組織化が可能である。自己組織化は、部分的に製造された集積回路100のアニーリングによって促進され、加速され得る。アニール温度は、ブロック共重合体もしくは部分的に製造された集積回路100に悪影響を及ぼすのを防ぐために十分低くなるように選択されることが好ましい。図解した実施形態では、アニールは約250℃未満、より好ましくは約200℃未満、最も好ましくは約180℃の温度で実施されることが好ましい。有利なことに、アニールは共重合体の架橋結合を引き起こすこともできるので、その結果、後のエッチングとパターン転写ステップに対して共重合体が安定する。
【００４４】
アニール後に得られるラメラのパターンを図１０に示す。一つのブロック種（例えばPS）の領域162と、もう一方のブロック種（例えばPMMA）の領域164は、スペーサー152間で交互になっている。当然のことながら、ブロック領域のサイズはそれらを形成するブロック種のサイズによって決まる。
【００４５】
図１１を参照すると、図１０の部分的に製造された集積回路の上面図が示される。PS領域162がPMMA領域164と交互になっている様が見られる。領域162と164の両方が、スペーサー152の長さに沿って広がる。
【００４６】
図１２を参照すると、その他の実施形態では、共重合体膜160（図９）の厚みは、PSとPMMAを含む垂直にのびる円筒（または、長方形もしくは立方体の水平断面領域を持つピラーを含む、その他の分離ピラー形状）を形成するように選択される。得られる配置は、上面図から、PMMAの領域164aによって囲まれたPSの領域162aを有する。そのような配置は、例えばコンタクトビアを形成するために有用となり得る。さらにピラーは、DRAMを含むメモリ用途のためのキャパシタのような、特に高密度のフィーチャアレイといったフィーチャアレイをパターニングするために、いくつかの配置で有利に応用できる。そのような配置では、ピラーは長方形もしくは立方体の水平断面領域を持つことができ、これはより高度な表面積構造をもたらすことによる効果を持ち得る。
【００４７】
図１３を参照すると、スペーサー152とPS領域162を残して、図１０と１１のPMMA領域164が選択的に除去される。除去は、例えば酢酸をエッチャントとして用いるウェットエッチングを実施することによって達成できる。他の実施形態では、領域の一方をもう一方よりも速い速度でエッチングできる場合、ドライエッチングもしくは異方性エッチングが適切となり得る。当然のことながら、得られるフィーチャの寸法は、使用される共重合体のサイズと処理条件によって異なる可能性がある。いくつかの実施形態では、得られるパターンは、約20 nmの空間によって分けられる約20 nmの限界寸法を持つPS領域を有利に含むことができる。当然のことながら他の実施形態では、PS領域162および／またはスペーサー152が代わりに除去されてもよく、その結果、スペーサー152を伴うかもしくは伴わずに、PMMA領域164を残してもよい。
【００４８】
図１４を参照すると、スペーサー152と領域162は、下にある基板110の処理のためのマスクとして使用できる。例えば、基板110は、例えば基板110にマスクのパターンを転写するために、スペーサー152と領域162の両方に対して基板を選択的にエッチングする異方性エッチングを用いて、マスクを通してエッチングできる。一実施例では、スペーサー152が酸化シリコンで形成され、基板110がシリコンで形成される場合、基板110はフッ素ベースのドライエッチング化合物（例えばフォトレジストに対してシリコン層を選択的に除去するために使用されるものなど）を用いて、スペーサー152とブロック領域162に対して選択的にエッチングできる。当然のことながら、基板110が異なる材料の層を含む際、一つのエッチング化合物では異なる材料全てをエッチングするのに十分でない場合は、一連の異なるエッチング化合物（好ましくはドライエッチング化合物）が、こうした異なる層を通して連続的にエッチングするために使用できる。また、当然のことながら、使用される一つもしくは複数の化合物に依存して、スペーサー152と領域162がエッチングされ得る。その結果、図１５を参照すると、いくつかの実施形態では、スペーサー152と領域162によって形成されるパターンは、基板110をエッチングする前に、基板材料に対してよいエッチ選択性を有する、下にあるハードマスク層170に転写され得る。
【００４９】
本発明は理論に縛られるものではないが、当然のことながら、異なるブロック種は、材料の相分離と同様のプロセスで熱力学的理由 のために自己凝集し得る。自己組織化は、スペーサー152（図９）によってガイドされ、ブロック共重合体の構成ブロックがスペーサー152の長さに沿って自身の方向を合わせるのを促進する。当然のことながら、共重合体膜160があまりに大きな区域に広がり 、その区域の中央の領域が組織化した共重合体を伴わずに形成される場合には、自己組織化に利用可能な共重合体が使い切られるように、自己組織化は、共重合体種のより効率的なパッキングをもたらすことができる。いくつかの実施形態では、また当然のことながら、スペーサー152間で起こる自己組織化のための共重合体の貯蔵源を供給するために、共重合体膜160はスペーサー152の上に広がるのに十分な厚みであることが好ましい。さらに、スペーサー152間の距離は、広大な区域の上で起こり得る枯渇の影響 を最小化するように十分小さくなるように選択されることが好ましい。
【００５０】
他の実施形態では、スペーサー152上の貯蔵領域は、スペーサー152を超えて拡大され得る。そのような拡大は、比較的間隔の広いスペーサー152の間に明瞭なブロック領域を形成するために有利となり得る。
【００５１】
図１６を参照すると、図１−６を参照して示されたステップが、スペーサー152をマンドレル142の側面に沿って形成するために使用でき、その結果部分的に製造された集積回
路102が得られる。スペーサー152とマンドレル142は、基板110の上にある ハードマスク層112の上にある。
【００５２】
図１７を参照すると、ブロック共重合体材料の第一の層162が、スペーサー152の間、またスペーサー152とマンドレル142の上にも堆積される。マンドレル142は、比較的大きな表面積を有利にもたらし、これによりブロック共重合体材料の大きな貯蔵源164の形成が可能になる。ブロック共重合体材料は上記で説明したブロック共重合体材料と同様のもの（例えばPSとPMMAを含む）であってもよく、上記のような選択された厚みを持つことができる。
【００５３】
図１８を参照すると、共重合体は自己組織化することができ、これは、例えば部分的に製造された集積回路102のアニーリングによって加速できる。自己組織化後、一つのブロック種の領域162（例えばPS）ともう一方のブロック種の領域164（例えばPMMA）が交互する第一のセットが、スペーサー152間の空間に形成される。
【００５４】
図１９を参照すると、ブロック領域のいくらか（例えばブロック領域164）が選択的に除去され、残りの領域162によって画定されるパターンが（例えばハードマスク層112に選択的な異方性エッチングによって）下にあるハードマスク層112に転写され、それから領域162も除去され、フィーチャ114のパターンがハードマスク層112に残される。当然のことながら、上面図では、図１１と１２に示すように、フィーチャ114はラインもしくは円筒であってもよい。
【００５５】
図２０を参照すると、充填層116がフィーチャ114の周囲と上に堆積され、スペーサー152の間の空間を充填する。充填層116は、フィーチャ114間の空隙を埋めることができる、スピンオンされ得る平坦化材料で形成されることが好ましい。充填層116のための平坦化材料の例は、フォトレジストもしくはスピンオン誘電体（SOD）を含む。充填層116は、例えば化学機械研磨によって平坦化され、もしくはエッチバックされて、図解するようにマンドレル142が確実に露出される。
【００５６】
図２１を参照すると、マンドレル142が選択的に除去される。図２２を参照すると、共重合体材料の第二の層180が堆積される。共重合体材料は、スペーサー152間の空間を占め、また、層116の残存部分の上にあり、これらの領域の上に共重合体材料の貯蔵源184を形成することが好ましい。当然のことながら、共重合体材料は層162（図１７）を形成するために堆積されるものと同じであってもよいが、層180と162の材料は、いくつかの実施形態では違っていてもよい。
【００５７】
図２３を参照すると、共重合体層180の共重合体が、例えばアニールの間に自己組織化し、ブロック領域186と188が交互する第二のセットを形成する。図２４を参照すると、領域の一方（例えば領域186）が、領域188を残して選択的に除去される。
【００５８】
図２５を参照すると、領域188によって画定されるパターンが、（例えばハードマスク層112に対して選択的な異方性エッチングによって）下にあるハードマスク層112に転写され、充填層116の残りが除去される。処理変数と、ブロック共重合体材料のブロック同士の相互作用、および露出表面との相互作用に依存して、フィーチャ114と188は、上面図ではラインもしくは分離円筒（それぞれ図１１および１２）として現れ得る。
【００５９】
有利なことに、他の実施形態では、フィーチャ114と188は別々に形成されているので、これらのフィーチャは、所望の種類のパターンの適切な条件を確立することによって、異なるパターンに組織化するように作ることができる。例えば、フィーチャ114は円筒のパターンを形成できる一方で、フィーチャ188はラインのパターンを形成できる。これは、
例えばフィーチャ114もしくは188の各々を形成するのに異なる共重合体組成を使用することによって、または、例えばマンドレル142（図２０）を露出するためのCMPもしくはエッチバックプロセス中に、スペーサー152の高さを減少させることによってブロックがラインを形成する傾向を高めることによって、実現できる。加えて、ラインであるかおよび／または垂直ピラーであるかに関わらず、フィーチャ114もしくは188間のサイズおよび／または空間は、例えば化学種および処理条件の適切な選択によって、有利に変更できる。
【００６０】
図２６を参照すると、スペーサー152と領域114および152が、下にある基板110の処理のためのマスクとして使用できる。図解するように、領域114と152によって画定されるパターンは、例えば基板110を形成する材料に選択的な異方性エッチングを用いて、基板110に転写できる。上記のように、いくつかの実施形態では、パターンは基板110に転写される前に、一つ以上の介在ハードマスク層（図示せず）に最初に転写され得る。
【００６１】
当然のことながら、好ましい実施形態の様々な修正が可能である。例えば、ジブロック共重合体に関して説明すると、共重合体は二つ以上のブロック種で形成できる。さらに、図解された実施形態のブロック種はそれぞれ異なる単量体で形成されるが、ブロック種は単量体（群）を共有できる。例えば、ブロック種は、そのいくつかが同じである、単量体の異なるセットで形成されるか、あるいは、同じ単量体であるが、各ブロックで分布の異なる単量体で形成される。単量体の異なるセットが、共重合体の自己組織化を促進し得る異なる特性を有するブロックを形成することが好ましい。
【００６２】
いくつかの実施形態では、基板を覆うハードマスクおよび／または一時層を省略できる。例えば、感光材料を、スペーサー形成の温度とその他の条件に適合する材料で形成もしくは置換することができる。しかしながら図解した実施形態では、高品質のパターンの転写を可能にするために、また高品質のスペーサーの形成のために、ハードマスクとスペーサー層が好まれる。
【００６３】
また、マスク層を通しての“処理”とは、下にある層をエッチングするステップを含むことが好ましいが、マスク層を通しての処理とは、マスク層の下にある層を任意の半導体製造プロセスに供するステップを含むことができる。例えば、処理は、マスク層を通して、下にある層上への、イオン注入、拡散ドーピング、堆積、もしくはウェットエッチングなどを含むことができる。加えて、マスク層は化学機械研磨（CMP）の停止層もしくは障壁として使用することができ、CMPはいずれの層に対しても実施でき、下にある層の平坦化とエッチングの両方を可能にする。これは2005年3月28日出願のU.S. Provisional Patent Application No. 60/666,031で説明され、この全開示が参照により本明細書に組み込まれる。
【００６４】
さらに、集積回路製造の例示的な順序が図解されて適用されたが、当然のことながら、非常に小さなフィーチャを持つパターンの形成が望まれる際には、好ましい実施形態が様々な他の用途にも応用できる。例えば、好ましい実施形態は、格子、ディスクドライブ、記憶媒体、または他のリソグラフィー技術（X線もしくはインプリントリソグラフィーを含む）のためのテンプレートもしくはマスクを形成するために応用できる。
【００６５】
従って、当業者にとっては当然のことながら、これらの、および様々な他の、省略、追加および修正が、本発明の範囲から逸脱することなく上記の方法と構造になされてもよい。そのような修正と変更の全ては、添付の請求項によって規定されるように、本発明の範囲に包含されることを意図する。
【図面の簡単な説明】
【００６６】
本発明は、発明を実施するための最良の形態と添付の図面から、よりよく理解されるだ
ろう。この図面は本発明を説明する意図であり、制限する意図ではない。
【図１】本発明の好ましい実施形態に従う、部分的に形成された集積回路の概略的な断面側面図である。
【図２】本発明の好ましい実施形態に従う、フォトレジスト層にフィーチャを形成した後の図１の部分的に形成された集積回路の概略的な断面側面図である。
【図３】本発明の好ましい実施形態に従う、ハードマスク層を通してエッチングした後の図２の部分的に形成された集積回路の概略的な断面側面図である。
【図４】本発明の好ましい実施形態に従う、フォトレジストを除去し、ハードマスク層から一時層にパターンを転写した後の、図３の部分的に形成された集積回路の概略的な断面側面図である。
【図５】本発明の好ましい実施形態に従う、ハードマスク層除去後の図４の部分的に形成された集積回路の概略的な断面側面図である。
【図６】本発明の好ましい実施形態に従う、スペーサー材料の層を堆積した後の図５の部分的に形成された集積回路の概略的な断面側面図である。
【図７】本発明の好ましい実施形態に従う、スペーサーエッチング後の図６の部分的に形成された集積回路の概略的な断面側面図である。
【図８】本発明の好ましい実施形態に従う、一時層の残存部分を除去してスペーサーのパターンを残した後の、図７の部分的に形成された集積回路の概略的な断面側面図である。
【図９】本発明の好ましい実施形態に従う、ブロック共重合体溶液の層を堆積した後の図８の部分的に形成された集積回路の概略的な断面側面図である。
【図１０】本発明の好ましい実施形態に従う、ブロック共重合体の自己組織化後の図９の部分的に形成された集積回路の概略的な断面側面図である。
【図１１】本発明の好ましい実施形態に従う、ブロック共重合体の自己組織化に由来する二つの例示的な共重合体配置を示す、図１０の部分的に形成された集積回路の概略的な断面上面図である。
【図１２】本発明の好ましい実施形態に従う、ブロック共重合体の自己組織化に由来する二つの例示的な共重合体配置を示す、図１０の部分的に形成された集積回路の概略的な断面上面図である。
【図１３】本発明の好ましい実施形態に従う、二つのブロック共重合体ブロックの一つを選択的に除去した後の図１２の部分的に形成された集積回路の概略的な断面側面図である。
【図１４】本発明の好ましい実施形態に従う、ブロック共重合体によって画定されるパターンを下にある基板の中に転写した後の、図１３の部分的に形成された集積回路の概略的な断面側面図である。
【図１５】本発明の好ましい実施形態に従う、ブロック共重合体によって画定されるパターンをハードマスク層の中に転写し、その後下にある基板の中に転写した後の、部分的に形成された集積回路の概略的な断面側面図である。
【図１６】本発明のその他の好ましい実施形態に従う、マンドレルの側壁に接してスペーサーを形成した後の、部分的に形成された集積回路の概略的な断面側面図である。
【図１７】本発明の好ましい実施形態に従う、ブロック共重合体溶液の層を堆積した後の図１６の部分的に形成された集積回路の概略的な断面側面図である。
【図１８】本発明の好ましい実施形態に従う、ブロック共重合体の自己組織化後の図１７の部分的に形成された集積回路の概略的な断面側面図である。
【図１９】本発明の好ましい実施形態に従う、二つの共重合体ブロックの一つを選択的に除去し、残りの共重合体ブロックによって形成されるパターンを下にあるハードマスク層の中に転写し、残りの共重合体ブロックを除去した後の、図１８の部分的に形成された集積回路の概略的な断面側面図である。
【図２０】本発明の好ましい実施形態に従う、充填材の層を堆積してスペーサー間の空間を充填し、平坦化してマンドレルを露出させた後の、図１９の部分的に形成された集積回路の概略的な断面側面図である。
【図２１】本発明の好ましい実施形態に従う、マンドレル除去後の図２０の部分的に形成された集積回路の概略的な断面側面図である。
【図２２】本発明の好ましい実施形態に従う、ブロック共重合体溶液の第二の層を堆積した後の図２１の部分的に形成された集積回路の概略的な断面側面図である。
【図２３】本発明の好ましい実施形態に従う、ブロック共重合体の自己組織化後の図２２の部分的に形成された集積回路の概略的な断面側面図である。
【図２４】本発明の好ましい実施形態に従う、二つの共重合体ブロック種の一つを、他方のブロック種に対して、かつ充填材に対して選択的に除去した後の、図２３の部分的に形成された集積回路の概略的な断面側面図である。
【図２５】本発明の好ましい実施形態に従う、残存ブロックによって形成されるパターン を下にあるハードマスク層の中に転写し、充填材を除去した後の図２４の部分的に形成された集積回路の概略的な断面側面図である。
【図２６】本発明の好ましい実施形態に従う、共重合体ブロックによって画定されるパターンを下にある基板の中に転写した後の、図２５の部分的に形成された集積回路の概略的な断面側面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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