(57)【特許請求の範囲】
【請求項１】
電荷転送を制御する第１の転送制御信号に応答して第１の昇圧ノードに蓄積された電荷を第１の出力ノードに転送する第１の転送回路、第１の出力ノードの電圧を検出する第１の検出回路、第１の検出回路の第１の検出信号に応答して第１の昇圧ノードに電荷をプリチャージする第１のプリチャージ回路とを含む出力回路と、
電荷転送を制御する第２の転送制御信号に応答して第２の出力ノードに電荷を転送する第２の転送回路、第１の昇圧ノードに接続され、かつ第２の出力ノードに転送された電荷に基づき第１の昇圧ノードの電位を昇圧させる第１の容量素子を含む第１のポンプ回路とを有し、
第２の転送制御信号は、第１の検出信号に接続される、昇圧回路。
【請求項２】
第１のポンプ回路はさらに、第２の出力ノードの電圧を検出する第２の検出回路と、第２の検出回路の第２の検出信号に応答して第２の昇圧ノードに電荷をプリチャージする第２のプリチャージ回路とを含む、請求項１に記載の昇圧回路。
【請求項３】
昇圧回路はさらに、電荷転送を制御する第３の転送制御信号に応答して第３の出力ノードに電荷を転送する第３の転送回路、第２の昇圧ノードに接続され、かつ第３の出力ノードに転送された電荷に基づき第２の昇圧ノードの電位を昇圧させる第２の容量素子を含む第２のポンプ回路を含み、前記制御回路は、第２の出力ノードの電位に基づき第３の転送制御信号を制御する、請求項１または２に記載の昇圧回路。
【請求項４】
第１の出力ノードがしきい値以上に到達したとき、第１のプリチャージ回路は、第１の昇圧ノードへの電荷のプリチャージを停止し、かつ第２の転送回路は、第２の昇圧ノードに蓄積された電荷を第２の出力ノードに転送し、第１の昇圧ノードの電位を昇圧する、請求項１ないし３いずれか１つに記載の昇圧回路。
【請求項５】
第２の出力ノードがしきい値以上に到達したとき、第２のプリチャージ回路は、第２の昇圧ノードへの電荷のプリチャージを停止し、かつ第３の転送回路は、第３の出力ノードに電荷を転送し、第２の昇圧ノードの電位を昇圧する、請求項１ないし４いずれか１つに記載の昇圧回路。
【請求項６】
第１のポンプ回路は直列に複数接続される、請求項１ないし５いずれか１つに記載の昇圧回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、昇圧スキームに関し、特に、高電圧を必要とする半導体メモリ等の半導体装置に用いられる昇圧回路に関する。
【背景技術】
【０００２】
半導体設計の微細化に伴い、半導体素子を駆動する動作電圧が低電圧化し、半導体装置に供給される電源電圧も低電圧化している。例えば、半導体メモリの外部から供給される電源電圧は、３．３Ｖから２．５Ｖまたは１．８Ｖへと低電圧化されている。他方、半導体メモリ等の内部回路では、多電源を必要とし、例えば、トランジスタを駆動するための電圧、基板やウエルに印加する電圧などは、電源電圧よりも高い高電圧を必要とすることがある。このため、半導体装置は、外部から供給された電源電圧を所望の電圧に昇圧する昇圧回路を備えている。こうした昇圧回路は、典型的にチャージポンプ回路により構成される。
【０００３】
特許文献１は、図１に示すように、ポンプ回路を直列接続し、電源電圧を２倍以上に昇圧する昇圧回路を開示している。この昇圧回路は、ダイナミックメモリの内部回路として、ワード線に電源電圧VDDよりも高い高電圧Vppを印加する。昇圧回路は、インバータＩＮＶ、キャパシタC1、C2、スイッチSW1、SW2を備え、図１（ａ）に示すように、スイッチSW1、SW2がオフしているとき、キャパシタC1の負極側が接地され、キャパシタC1に電源VDDに対応する電荷が蓄積される。キャパシタC2も同様に電源VDDに対応する電荷が蓄積される。
【０００４】
ＤＲＡＭのワード線に駆動電圧Vppを印加するとき、スイッチSW1、SW2がオンするように駆動され、キャパシタC1の電極がVDDから2*VDDに昇圧され、この昇圧された電圧によってキャパシタC2の電極が3*VDDに昇圧され、昇圧電圧Vppがワード線に印加される。
【０００５】
また、特許文献２は、半導体メモリにおける昇圧回路の動作タイミングと昇圧電圧が消費されるタイミングが一致しないこと、およびチャージポンプ回路の昇圧動作の高速化が難しいことに鑑み、複数の昇圧回路を互いに分散動作させ、消費に一致した時間で効率良く昇圧回路を動作させることを開示している。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００５−２３５３１５号公報
【特許文献２】特開２００１−２５０３８１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
図２は、ポンプ回路を直列に接続した従来の昇圧回路の構成を示す図である。この昇圧回路は、外部から供給される電源電圧Vddを昇圧し、その出力から電源電圧Vddの３倍の昇圧電圧を出力するように構成されている。
【０００８】
出力端子OUTを含む出力回路において、プリチャージ期間、クロック信号CLKがLレベルであり、この間、P型のプリチャージトランジスタPre1を介して昇圧ノードboost-1がVddにプリチャージされる。その後、クロック信号CLKがHレベルに変化し、転送制御信号KickbがＬレベルになり、昇圧ノードBoost-1に蓄積された電荷がP型の転送トランジスタTP1を介して出力ノードKickに転送される。転送開始時からインバータIN2、IN3による遅延時間後にプリチャージトランジスタPre1がオフする。
【０００９】
昇圧ノードboost-1には、容量素子C1を含む中間のポンプ回路が接続されている。ポンプ回路は、出力回路と同様の構成を有するが、この中間のポンプ回路には、クロック信号CLKをインバータIN4、IN5、IN6により遅延されたクロック信号が供給される。出力回路と同様に、昇圧ノードboost-2にプリチャージされた電荷は、転送トランジスタTP2を介して出力ノードKick-1に転送され、これにより、容量結合された昇圧ノードboost-1が昇圧されるようになっている。
【００１０】
さらに、中間のポンプ回路には、容量素子C2を含む初段のポンプ回路が接続される。初段のポンプ回路は、電源Vddを出力ノードKick-2に転送する転送トランジスタTP3を含み、転送トランジスタTP3、TN3には、クロックCLKをインバータIN4、IN5、IN9、IN10、IN11により遅延したクロック信号が供給される。出力ノードKick-2がVddに昇圧されると、これに容量結合された昇圧ノードboost-2が2*Vddに昇圧され、最終的に、出力回路の出力ノードkickには、3*Vddの昇圧された電圧が生成される。
【００１１】
このような昇圧回路は、クロック信号CLKに同期した昇圧電圧を生成することができるという利点を備えるが、昇圧回路を高速動作させるためにクロック信号CLKの周波数を高くすると、昇圧ノードboost-1、boost-2がVddレベルに十分にプリチャージされる前に、昇圧ノードboost-1、boost-2の電荷が出力ノードKick、Kick-1に転送されてしまい、その結果、出力OUTに3*Vddの昇圧電圧（＜3*Vdd）を得ることができない、という課題がある。
【００１２】
本発明の目的は、上記従来の課題を解決し、確実に昇圧された電圧を生成することができる昇圧回路を提供することを目的とする。
さらに本発明の目的は、昇圧された出力ノードを監視することで比較的簡単な構成で安定した昇圧電圧を生成する昇圧回路を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明に係る昇圧回路は、電荷転送を制御する第１の転送制御信号に応答して第１の昇圧ノードに蓄積された電荷を第１の出力ノードに転送する第１の転送回路、第１の出力ノードの電圧を検出する第１の検出回路、第１の検出回路の第１の検出信号に応答して第１の昇圧ノードに電荷をプリチャージする第１のプリチャージ回路とを含む出力回路と、電荷転送を制御する第２の転送制御信号に応答して第２の出力ノードに電荷を転送する第２の転送回路、第１の昇圧ノードに接続され、かつ第２の出力ノードに転送された電荷に基づき第１の昇圧ノードの電位を昇圧させる第１の容量素子を含む第１のポンプ回路と、出力回路および第１のポンプ回路に接続され、第１の出力ノードの電位に基づき第２の転送制御信号を制御する制御回路とを有する。
【００１４】
本発明に係る他の昇圧回路は、電荷転送を制御する第１の転送制御信号に応答して第１の昇圧ノードに蓄積された電荷を第１の出力ノードに転送する第１の転送回路、第１の出力ノードの電圧を検出する第１の検出回路、第１の検出回路の第１の検出信号に応答して第１の昇圧ノードに電荷をプリチャージする第１のプリチャージ回路とを含む出力回路と、電荷転送を制御する第２の転送制御信号に応答して第２の出力ノードに電荷を転送する第２の転送回路、第１の昇圧ノードに接続され、かつ第２の出力ノードに転送された電荷に基づき第１の昇圧ノードの電位を昇圧させる第１の容量素子を含む第１のポンプ回路とを有し、第２の転送制御信号は、第１の検出信号に接続される。
【００１５】
好ましくは第１のポンプ回路はさらに、第２の出力ノードの電圧を検出する第２の検出回路と、第２の検出回路の第２の検出信号に応答して第２の昇圧ノードに電荷をプリチャージする第２のプリチャージ回路とを含む。好ましくは昇圧回路はさらに、電荷転送を制御する第３の転送制御信号に応答して第３の出力ノードに電荷を転送する第３の転送回路、第２の昇圧ノードに接続され、かつ第３の出力ノードに転送された電荷に基づき第２の昇圧ノードの電位を昇圧させる第２の容量素子を含む第２のポンプ回路を含み、前記制御回路は、第２の出力ノードの電位に基づき第３の転送制御信号を制御する。好ましくは第１の出力ノードがしきい値以上に到達したとき、第１のプリチャージ回路は、第１の昇圧ノードへの電荷のプリチャージを停止し、かつ第２の転送回路は、第２の昇圧ノードに蓄積された電荷を第２の出力ノードに転送し、第１の昇圧ノードの電位を昇圧する。好ましくは第２の出力ノードがしきい値以上に到達したとき、第２のプリチャージ回路は、第２の昇圧ノードへの電荷のプリチャージを停止し、かつ第３の転送回路は、第３の出力ノードに電荷を転送し、第２の昇圧ノードの電位を昇圧する。第１のポンプ回路は直列に複数接続されるようにしてもよい。
【発明の効果】
【００１６】
本発明によれば、出力ノードの電圧に基づき昇圧ノードへのプリチャージを制御するようにしたので、昇圧ノードまたは出力ノードの電位が不十分な状態で容量素子による昇圧動作が行われることが防止され、これにより、期待した昇圧電圧を確実に得ることが可能になる。
【図面の簡単な説明】
【００１７】
【図１】従来のチャージポンプ回路の一例を示す図である。
【図２】従来の昇圧回路の一例を示す図である。
【図３】本発明の実施例に係る昇圧回路の構成を示す図である。
【図４】図３に示す昇圧制御回路の構成例を示す図である。
【図５】本実施例に係る昇圧回路の動作フローを説明する図である。
【図６】本実施例に係る昇圧回路のノードまたは信号の状態を示すテーブルである。
【図７】従来の昇圧回路のノードまたは信号の状態を示すテーブルである。
【図８】本実施例に係る昇圧回路のノードまたは信号の波形図である。
【図９】本実施例に係る昇圧回路のノードまたは信号の波形図である。
【図１０】本発明の実施例に係る昇圧回路の他の構成例を示す図である。
【図１１】本発明の第２の実施例に係る昇圧回路の構成を示す図である。
【発明を実施するための形態】
【００１８】
次に、本発明の実施の形態について図面を参照して詳細に説明する。本実施の形態では、好ましい態様として、外部から供給される電源電圧Vddを約３倍の昇圧された電圧（3*Vdd）に昇圧する例を示すが、これは一例であり、本発明は、これに限定されるものではない。
【実施例】
【００１９】
図３は、本発明の実施例に係る昇圧回路の構成を示す図である。本実施例に係る昇圧回路１００は、出力回路１１０、第１のポンプ回路１２０、第２のポンプ回路１３０および昇圧制御回路１４０を含んで構成される。なお、図２で示した従来のものと同一構成については同一参照番号を付してある。
【００２０】
出力回路１１０は、昇圧ノードboost-1をプリチャージするプリチャージ回路と、昇圧ノードboost-1にプリチャージされた電荷を出力ノードKick（OUT）に転送する転送回路と、出力ノードKickの電圧を検出する検出回路とを含んで構成される。
【００２１】
プリチャージ回路は、電源電圧Vddに接続されたP型のプリチャージトランジスタPre1と、プリチャージトランジスタPre1のゲートに接続されたN型およびP型のトランジスタTN1、TP1とを有し、トランジスタTN1、TP1のゲートには、検出回路の検出信号DT1が共通に接続されている。
【００２２】
転送回路は、P型のトランジスタTP2およびN型のトランジスタTN2からなるCMOSインバータを含み、入力には、昇圧制御回路１４０からの転送制御信号Kickbが接続される。転送回路の出力ノードKickは、出力OUTを提供するとともに、昇圧制御回路１４０および検出回路に接続される。検出回路は、P型のトランジスタTP3およびN型のトランジスタTN3からなるCMOSインバータを含み、その入力には出力ノードKickが接続され、出力ノードKickに応じた検出信号DT1をプリチャージ回路へ提供する。
【００２３】
出力回路１１０には、第１のポンプ回路１２０が直列に接続される。第1のポンプ回路１２０は、出力回路１１０と同様に、プリチャージ回路（Pre2、TN4、TP4）、転送回路（TP5、TN5）、検出回路（TP6、TN6）を含み、さらに、出力回路１１０の昇圧ノードboost-1に容量結合された容量素子C1を含んで構成される。第１のポンプ回路１２０の転送回路の出力ノードKick-1は、容量素子C1、検出回路および昇圧制御回路１４０に接続されている。また、第１のポンプ回路１２０の転送制御信号kickb-1は、後述するように、出力ノードKickの状態に応じたHまたはLレベルを有する。
【００２４】
第２のポンプ回路１３０は、最初の段を構成するポンプ回路であり、第２のポンプ回路１３０は、第１のポンプ回路１２０と異なりプリチャージ回路を有していない。つまり、第２のポンプ回路１３０は、電源Vddの電荷を出力ノードKick-2に転送する転送回路（TP7、TN7）と、第１のポンプ回路１２０の昇圧ノードboost-2に容量結合された容量素子C2を含んで構成され、出力ノードKick-2は、容量素子C2および昇圧制御回路１４０に接続される。また、第２のポンプ回路１３０の転送制御信号kickb-2は、出力ノードKick-1の状態に応じたHまたはLレベルを有する。
【００２５】
本実施例の昇圧回路１００は、外部から供給される電源電圧Vddを約３倍（3*Vdd）に昇圧するため、図３に示す回路構成を有するが、この回路構成は、後述するように、昇圧する電圧の大きさに応じて変更される。例えば、より多数のポンプ回路を用いてより大きな昇圧電圧を生成する場合には、複数の第１のポンプ回路１２０を直列接続することができる。例えば、4*Vddの昇圧電圧を生成する場合には、第１のポンプ回路１２０を２つ直列に接続し、5*Vddの昇圧電圧を生成する場合には、第１のポンプ回路１２０を３つ直列に接続するようにしてもよい。
【００２６】
昇圧制御回路１４０は、出力回路１１０、第１のポンプ回路１２０および第２のポンプ回路１３０に接続され、出力ノードKickの電圧に基づき転送回路をイネーブルする転送制御信号Kickb-1を生成し、出力ノードKick-1の電圧に基づき転送回路をイネーブルする転送制御信号Kickb-2を生成し、出力ノードKick-2の電圧に基づき転送回路をディスエーブルする転送制御信号Kickb、Kickb-1、Kickb-2を生成する。
【００２７】
図４は、昇圧制御回路１４０の構成例を示す図である。昇圧制御回路１４０は、出力ノードKick、Kick-1、Kick-2に基づきクロック信号CLKまたはイネーブル信号Enable信号（以下、クロック信号CLKと称することにする）を生成するクロック生成部１４２と、クロック信号CLKに基づき転送制御信号Kickb、Kickb-1、Kickb-2を生成する転送制御信号生成部１４４とを有する。クロック生成部１４２および転送制御信号生成部１４４には、電源電圧Vddが供給される。
【００２８】
転送制御信号生成部１４４は、クロック信号CLKに接続されたインバータIN20、ナンドゲートNAND1、NAND2とを有する。インバータIN20は、クロック信号を一定時間だけ遅延しその反転信号である転送制御信号Kickbを生成する。インバータIN20は、１つ若しくは複数のインバータを直列接続するものであってもよい。ナンドゲートNAND1は、クロック信号CLKと出力ノードKickとを入力し、その出力から転送制御信号Kickb-1を生成する。ナンドゲートNAND2は、クロック信号CLKと出力ノードKick-1とを入力し、その出力から転送制御信号Kick-2を生成する。また、クロック生成部１４２は、出力ノードKick-2がVddレベルであるとき、Hレベルのクロック信号CLKを生成する。
【００２９】
次に、本実施例の昇圧回路の動作について説明する。図５は、昇圧回路の動作フローを示す図、図６は、昇圧回路のノードまたは信号の状態を示すテーブル、図７および図８は、昇圧回路のノードまたは信号の波形図である。図６に示すように、昇圧回路は、フェーズオフ、フェーズ１、フェーズ２、およびフェーズ３の４つのフェーズを１サイクルとして動作される。
【００３０】
昇圧動作が開始されるとき、すなわちフェーズオフのとき、昇圧回路の入力である、転送制御信号Kickb、Kickb-1、Kickb-2は、Hレベルである。すなわち、クロック生成部１４２は、Lレベルのクロック信号CLKを出力する。従って、出力ノードKick、Kick-1、Kick-2は、０VまたはGNDであり、検出信号DT1、DT2は、Hレベルとなり、ノードclmpg、clmpg-1がLレベルとなり、プリチャージトランジスタPre1、Pre2がオンする、容量素子C1、C2の一方の電極はGNDであり、容量素子C1、C2の他方の電極、すなわち昇圧ノードboost-1、boost-2には、電源Vddから電荷がプリチャージされ、昇圧ノードboost-1、boost-2がVddレベルになる（ステップS101、S102）。
【００３１】
次に、フェーズ１で、転送制御信号KickbがHレベルからLレベルに遷移する（S103）。すなわち、クロック生成部１４２は、Hレベルのクロック信号CLKを出力する。このとき、ナンドゲートNAND1、NAND2の入力であるKick、Kick-1は、Lレベルであるため、ナンドゲートNAND1、NAND2はディスエーブル状態であり、転送制御信号Kickb-1、Kickb-2はHレベルである。なお、転送制御信号KickbがHレベルからLレベルに遷移するまでの時間は、容量素子C1、C2がVddレベルに充電されるのに十分な期間に設定される。
【００３２】
転送制御信号KickbがLレベルに変化したことに応答して出力回路１１０の転送回路のトランジスタTP2がオンし、昇圧ノードboost-1の電荷が出力ノードKickに転送され、出力ノードKickがVddに昇圧される（S104）。このとき、プリチャージトランジスタPre1はまだオン状態であるため、昇圧ノードboost-1はVddの電位を維持することができる。検出回路によって、出力ノードKickがしきい値Vth（Vdd）に到達したか否かが判定され（S105）、出力ノードKickがVddに到達すると、検出信号DT1がLレベルとなり、ノードclmpgがHレベルになり、プリチャージトランジスタPre1がオフされる。これにより、昇圧ノードboost-1が電源Vddから切断される（S106）。
【００３３】
出力ノードKickがVddに昇圧されたことに応答してフェーズ２が開始される。すなわち、出力ノードKickがVddレベルになると、ナンドゲートNAND1がイネーブルされ、その出力からLレベルの転送制御信号Kickb-1が出力される（S107）。これにより、第1のポンプ回路１２０の転送回路のトランジスタTP5がオンし、昇圧ノードboost-2の電荷が出力ノードKick-1に転送され、出力ノードKick-1がVddレベルに昇圧される。このとき、プリチャージトランジスタPre2はまだオン状態にあるため、昇圧ノードboost-2の電位がVddより低下することはない。検出回路は、出力ノードKick-1がしきい値Vth（Vddレベル）に到達したか否かを判定し（S108）、出力ノードKick-1がVddレベルに到達すると、検出信号DT2がLレベルとなり、プリチャージトランジスタPre2はオフに切り替わる。これにより、昇圧ノードboost-2が電源Vddから切断される（S109）。また、出力ノードKick-1がVddレベルに昇圧されたことに応答して、昇圧ノードboost-1が、Vddレベルから2*Vddレベルに昇圧される。
【００３４】
出力ノードKick-1がVddレベルに昇圧されたことに応答してフェーズ３が開始される。すなわち、出力ノードKick-1がVddレベルになると、ナンドゲートNAND2がイネーブルされ、その出力からLレベルの転送制御信号Kickb-2が出力される（S109）。第２のポンプ回路１３０の転送回路のトランジスタTP7がオンすることで、出力ノードKick-2には、電源Vddからの電荷が転送され、出力ノードKick-2がVddレベルに昇圧される。出力ノードKick-2がVddレベルに昇圧されたことにより、昇圧ノードboost-2が、Vddから2*Vddに昇圧され、昇圧ノードboost-2が2*Vddに昇圧されたことにより、昇圧ノードboost-1が3*Vddに昇圧される。
【００３５】
出力ノードKick-2がVddレベルに昇圧されたことに応答してフェーズ３が終了する。すなわち、クロック生成部１４２は、Kick-2=Vddを検出すると（S111）、クロック信号CLKをHレベルからLレベルに遷移させ、フェーズオフに移行する。これにより、転送制御信号Kickb、Kickb-1、Kickb-2がすべてHレベルにされる。
【００３６】
図７は、比較例であり、図２に示す従来の昇圧回路のノードまたは信号の状態を示している。従来の昇圧回路において、転送制御信号Kick、Kickb-1、Kick-b2は、クロック信号CLKを一定時間遅延した信号であり、プリチャージトランジスタPre1、Pre2は、クロック信号CLKを遅延したインバータIN2、IN3、IN7、IN8で決定される充電時間、昇圧ノードboost-1、boost-2を充電する。このため、充電時間が短いと、昇圧ノードboost-1、boost-2がVddレベルに十分に充電される前に転送トランジスタTP2、TP6がオンし、最終的な出力OUTに所望の昇圧された電圧を得ることができない。また、出力ノードKickがVddに昇圧される前に、後段の出力ノードKick-1により昇圧ノードboost-1が昇圧された場合にも同様に、出力OUTに所望の昇圧された電圧を得ることができない。図７は、出力ノードKickが0.8*Vddの昇圧されたとき、または昇圧ノードboost-1が0.8*Vddに昇圧されたときに、最終的な出力OUTからは、3*(0.8*Vdd)の電圧しか得ることができない例を示している。
【００３７】
これに対し、本実施例の昇圧回路は、昇圧ノードboost-1または出力ノードKickが確実にVddレベルに昇圧されるまでプリチャージ回路の動作を継続させるようにしたので、昇圧ノードboost-1または出力ノードKickがVddレベル未満になることが防止され、その結果、出力OUTから所望の昇圧電圧を確実に得ることができる。
【００３８】
図１０は、第1の実施例の他の構成例を示す図である。図３の昇圧回路１００は、第1のポンプ回路１２０および第２のポンプ回路１３０を有するものであったが、所望の昇圧電圧を有するために、ｎ段（ｎは、自然数）の直列接続された第１のポンプ回路１２０−１、１２０−２、・・・１２０−ｎを有するものであってもよい。
【００３９】
次に、第２の実施例について説明する。第１の実施例の昇圧回路は、後段の出力ノードの電位に基づき前段に供給される転送制御信号を制御する例を示したが、第２の実施例では、図１１に示すように、出力回路１１０の検出信号DT1を転送制御信号Kickb-1に利用し、第１のポンプ回路１３０の検出信号DT2を転送制御信号Kick-2に利用するようにしてもよい。これにより、昇圧制御回路１４０の構成をより簡略化することができる。なお、図１１において、図３と同一構成については同一参照番号を付し説明を省略する。
【００４０】
本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【００４１】
上記実施例の昇圧回路は、自身のチャージポンプ回路によって昇圧された電圧を出力させる例を示したが、昇圧回路の出力（OUT）を、他のチャージポンプ回路を動作させるためのクロックに利用することも可能である。また、図３に示す昇圧回路は、１つの好ましい回路例を示すものだが、本発明は、図３に示すような回路に限定されるものではなく、図５に示すような動作フローを実現可能な回路であればよい。さらに本発明の昇圧回路は、好ましくは、外部から供給される電源以上の電源を必要とする半導体装置、例えば、フラッシュメモリ等において利用される。
【符号の説明】
【００４２】
１００、１００Ａ：昇圧回路
１１０：出力回路
１２０：第１のポンプ回路
１３０：第２のポンプ回路
１４０：昇圧制御回路
１４２：クロック生成部
１４４：転送制御信号生成部
【図１】
0005587253.tif 000002
【図２】
0005587253.tif 000003
【図３】
0005587253.tif 000004
【図４】
0005587253.tif 000005
【図５】
0005587253.tif 000006
【図６】
0005587253.tif 000007
【図７】
0005587253.tif 000008
【図８】
0005587253.tif 000009
【図９】
0005587253.tif 000010
【図１０】
0005587253.tif 000011
【図１１】
0005587253.tif 000012