(57)【特許請求の範囲】
【請求項１】
以下を含む逆導通型ＩＧＢＴ：
（ａ）第１及び第２の主面を有し、矩形形状の半導体基板；
（ｂ）前記半導体基板の主要部を占有する第１導電型のドリフト領域；
（ｃ）前記半導体基板の前記第１の主面の表面領域に設けられ、Ｘ方向に延在する多数の線状ゲート電極を有するＩＧＢＴセル領域；
（ｄ）前記半導体基板の前記第２の主面の表面領域に、その全面に渡り設けられた第２導電型のコレクタ領域；
（ｅ）前記半導体基板の前記第２の主面の表面領域に、前記コレクタ領域を貫通するように設けられ、第１導電型を有する多数のドット状ダイオードカソード領域；
（ｆ）前記コレクタ領域および前記多数のドット状ダイオードカソード領域をショートするように、前記第２の主面上に設けられた裏面金属電極層、
ここで、前記多数のドット状ダイオードカソード領域は、前記第２の主面において、ＸＹ２次元格子を構成しており、前記Ｘ方向の格子定数とＹ方向の格子定数は異なり、前記Ｙ方向の格子定数は、前記Ｘ方向の格子定数よりも長く、
前記多数の線状ゲート電極の各線状ゲート電極は、前記Ｘ方向に沿って延在している。
【請求項２】
請求項１に記載の逆導通型ＩＧＢＴにおいて、前記ＸＹ２次元格子は直交格子である。
【請求項３】
請求項２に記載の逆導通型ＩＧＢＴにおいて、前記多数のドット状ダイオードカソード領域は、前記第２の主面の全面に渡り一様に敷き詰められている。
【請求項４】
請求項３に記載の逆導通型ＩＧＢＴにおいて、前記半導体基板の前記Ｙ方向の辺の長さは、前記Ｙ方向の格子定数の整数倍である。
【請求項５】
請求項４に記載の逆導通型ＩＧＢＴにおいて、前記半導体基板の前記Ｘ方向の辺の長さは、前記Ｘ方向の格子定数の整数倍である。
【請求項６】
請求項５に記載の逆導通型ＩＧＢＴにおいて、前記ドリフト領域は、全体が第１導電型の半導体領域である。
【請求項７】
請求項６に記載の逆導通型ＩＧＢＴにおいて、更に以下を有する：
（ｇ）前記ドリフト領域と前記コレクタ領域の間に設けられ、前記ドリフト領域よりも高濃度の第１導電型を有するフィールドストップ領域。
【請求項８】
請求項７に記載の逆導通型ＩＧＢＴにおいて、前記第１導電型はＮ型であり、前記第２導電型はＰ型である。
【請求項９】
請求項３に記載の逆導通型ＩＧＢＴにおいて、前記多数のドット状ダイオードカソード領域は、前記第２の主面の全面において、前記ＸＹ２次元格子を構成している。
【請求項１０】
請求項１に記載の逆導通型ＩＧＢＴにおいて、前記多数のドット状ダイオードカソード領域は、前記第２の主面において、前記ＸＹ２次元格子の全ての格子点を占有している。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、逆導通型（Ｒｅｖｅｒｓｅ  Ｃｏｎｄｕｃｔｉｎｇ）ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）のデバイス構造技術に適用して有効な技術に関する。
【背景技術】
【０００２】
国際公開第２００４／１０９８０８号パンフレット（特許文献１）または、これに対応する米国特許公開２００９−６８８１５号公報（特許文献２）には、デバイスの裏面のＰ型コレクタ領域との間に埋め込み絶縁膜を介して複数のストライプ状のＮ型不純物領域を形成することによりフライバックダイオード（Ｆｌｙ−Ｂａｃｋ  Ｄｉｏｄｅ）を内蔵させた逆導通型ＩＧＢＴが開示されている。
【０００３】
日本特開２００７−２８８１５８号公報（特許文献３）または、これに対応する米国特許公開２００８−３１５２４８号公報（特許文献４）には、デバイスの裏面のＰ型コレクタ領域に複数のストライプ状のＮ型不純物領域を形成することによりＦＷＤを内蔵させた逆導通型ＩＧＢＴが開示されている。
【０００４】
米国特許公開２００８−１３５８７１号公報（特許文献５）には、デバイスの裏面のＰ型コレクタ領域に格子状にドット状Ｎ型不純物領域を形成することによりＦＷＤを内蔵させ、一部にこれらのドット状Ｎ型不純物領域のない部分を設けた逆導通型ＩＧＢＴが開示されている。
【０００５】
高橋、外３名「１２００ボルト逆導通ＩＧＢＴ（１２００Ｖ  Ｒｅｖｅｒｓｅ  Ｃｏｎｄｕｃｔｉｎｇ  ＩＧＢＴ）」、２００４パワー半導体＆ＩＣに関する国際シンポジウム議事録（Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  ２００４  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  Ｐｏｗｅｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｄｅｖｉｃｅｓ  ＆  ＩＣ’ｓ）北九州（日本）、１３３−１３６頁（非特許文献１）には、薄膜ウエハ処理技術により、デバイスの裏面のＰ型コレクタ領域に複数のストライプ状のＮ型不純物領域を形成することによりＦＷＤを内蔵させた逆導通型ＩＧＢＴ技術が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】国際公開第２００４／１０９８０８号パンフレット
【特許文献２】米国特許公開２００９−６８８１５号公報
【特許文献３】特開２００７−２８８１５８号公報
【特許文献４】米国特許公開２００８−３１５２４８号公報
【特許文献５】米国特許公開２００８−１３５８７１号公報
【非特許文献】
【０００７】
【非特許文献１】高橋、外３名「１２００ボルト逆導通ＩＧＢＴ（１２００Ｖ  Ｒｅｖｅｒｓｅ  Ｃｏｎｄｕｃｔｉｎｇ  ＩＧＢＴ）」、２００４パワー半導体＆ＩＣに関する国際シンポジウム議事録（Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  ２００４  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  Ｐｏｗｅｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｄｅｖｉｃｅｓ  ＆  ＩＣ’ｓ）北九州（日本）、１３３−１３６頁
【発明の概要】
【発明が解決しようとする課題】
【０００８】
逆導通型ＩＧＢＴすなわち、フライバックダイオード内臓ＩＧＢＴにおいては、デバイスチップの裏面に多数のドット状ダイオードカソード領域が分散形成されている。このダイオードカソード領域の分布密度が、疎になるとフライバックダイオードのＶＦすなわち、順方向電圧降下が大きくなる。一方、ダイオードカソード領域の分布密度が、密になるとコレクタ部のＰＮ接合がターンオンしにくくなり、スナップバックが発生する。これに対して、１個から数個程度のマクロな面積を有するダイオードカソード不在領域を設ける方法がある。しかし、この種のマクロパターンは、その配置自体がデバイス特性に直接寄与するため、デバイス特性およびそのばらつき制御が困難である。
【０００９】
本願発明は、これらの課題を解決するためになされたものである。
【００１０】
本発明の目的は、良好な特性を有する逆導通型ＩＧＢＴを提供することにある。
【００１１】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１３】
すなわち、本願の一つの発明は、多数の線状ゲート電極を有する逆導通型ＩＧＢＴにおいて、デバイスチップの裏面のドット状ダイオードカソード領域をほぼ一様なＸＹ格子状分布とするとともに、Ｙ方向の格子定数を線状ゲート電極と平行なＸ方向の格子定数よりも長くしたものである。
【発明の効果】
【００１４】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１５】
すなわち、多数の線状ゲート電極を有する逆導通型ＩＧＢＴにおいて、デバイスチップの裏面のドット状ダイオードカソード領域をほぼ一様なＸＹ格子状分布とするとともに、Ｙ方向の格子定数を線状ゲート電極と平行なＸ方向の格子定数よりも長くすることによって、スナップバックの発生を回避しつつ、良好なフライバックダイオード特性を得ることができる。
【図面の簡単な説明】
【００１６】
【図１】本願発明の一実施の形態の逆導通型ＩＧＢＴをモータドライブ回路に適用したときの回路の一例を示す要部回路図である。
【図２】本願発明の一実施の形態の逆導通型ＩＧＢＴの基本的構造を説明するための模式回路図である。
【図３】本願発明の一実施の形態の逆導通型ＩＧＢＴのチップ上面図である。
【図４】図３のセル領域内部広域切り取り部Ｒ１の拡大平面図である。
【図５】図４のセル領域内部単位周期切り取り部Ｒ２のデバイス断面図である。
【図６】図４のセル領域内部単位周期切り取り部Ｒ２に対応するデバイス断面プロセスフロー図（表面側プロセス完了時点）である。
【図７】図４のセル領域内部単位周期切り取り部Ｒ２に対応するデバイス断面プロセスフロー図（ガラス補強板貼り付け）である。
【図８】図４のセル領域内部単位周期切り取り部Ｒ２に対応するデバイス断面プロセスフロー図（バックグラインディング）である。
【図９】図４のセル領域内部単位周期切り取り部Ｒ２に対応するデバイス断面プロセスフロー図（P＋コレクタ領域およびＮ型フィールドストップ領域の形成）である。
【図１０】図４のセル領域内部単位周期切り取り部Ｒ２に対応するデバイス断面プロセスフロー図（ダイオードカソード領域へのイオン注入）である。
【図１１】図４のセル領域内部単位周期切り取り部Ｒ２に対応するデバイス断面プロセスフロー図（イオン注入後のアニール）である。
【図１２】図４のセル領域内部単位周期切り取り部Ｒ２に対応するデバイス断面プロセスフロー図（コレクタメタル電極形成）である。
【図１３】図４のセル領域内部単位周期切り取り部Ｒ２に対応するデバイス断面プロセスフロー図（ガラス補強板剥離）である。
【図１４】図４のセル領域内部単位周期切り取り部Ｒ２に対応するデバイス断面プロセスフロー図（ダイシングテープ貼り付け＆ダイシング）である。
【図１５】デバイス面をパターニングする際（すなわち、露光の際）の単位ショット領域とチップ領域の関係を示すウエハ上面全体図である。
【図１６】露光装置のステージ上における図１５のＢ−Ｂ’断面に対応するウエハおよびその周辺の断面図である。
【図１７】図１５の単位ショット領域５９周辺の拡大平面図（ウエハ表面）である。
【図１８】図１０に示すコレクタ領域貫通Ｎ＋領域への燐イオン注入用レジスト膜２３をパターニングする際（すなわち、露光の際）のウエハ１の裏面１ｂと図１５に示す表面の関係を説明するためのウエハ等の裏面全体図である。
【図１９】１：１投影露光装置のステージ上におけるウエハの露光の様子を示す露光装置斜視図である。
【図２０】図１８の単位ショット領域５９周辺の拡大平面図（ウエハ裏面）である。
【図２１】本願発明の原理を説明するための図４のセル領域内部単位周期切り取り部Ｒ２に対応するデバイス断面図である。
【図２２】本願発明の一実施の形態における逆導通型ＩＧＢＴの裏面ダイオードカソード分布図（基本レイアウト：直交格子全面敷き詰め方式）である。
【図２３】本願発明の一実施の形態における逆導通型ＩＧＢＴのデバイス特性を示す特性図である。
【図２４】図２２に対応する広域平面図（基本レイアウト：直交格子全面敷き詰め方式）である。
【図２５】図２２に対応する広域平面図（基本レイアウト：ミクロ空孔＆敷き詰め方式）である。
【図２６】図２２に対応する広域平面図（基本レイアウト：傾斜格子全面敷き詰め方式）である。
【発明を実施するための形態】
【００１７】
〔実施の形態の概要〕
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。
【００１８】
１．以下を含む逆導通型ＩＧＢＴ：
（ａ）第１及び第２の主面を有し、矩形形状の半導体基板；
（ｂ）前記半導体基板の主要部を占有する第１導電型のドリフト領域；
（ｃ）前記半導体基板の前記第１の主面の表面領域に設けられ、Ｘ方向に延在する多数の線状ゲート電極を有するＩＧＢＴセル領域；
（ｄ）前記半導体基板の前記第２の主面の表面領域に、そのほぼ全面に渡り設けられた第２導電型のコレクタ領域；
（ｅ）前記半導体基板の前記第２の主面の表面領域に、前記コレクタ領域を貫通するように設けられ、第１導電型を有する多数のドット状ダイオードカソード領域；
（ｆ）前記コレクタ領域および前記多数のドット状ダイオードカソード領域をショートするように、前記第２の主面上に設けられた裏面金属電極層、
ここで、前記多数のドット状ダイオードカソード領域は、前記第２の主面において、ＸＹ２次元格子を構成しており、前記Ｘ方向の格子定数とＹ方向の格子定数は異なり、前記Ｙ方向の格子定数は、前記Ｘ方向の格子定数よりも長い。
【００１９】
２．前記１項の逆導通型ＩＧＢＴにおいて、前記ＸＹ２次元格子は直交格子である。
【００２０】
３．前記１または２項の逆導通型ＩＧＢＴにおいて、前記多数の線状ゲート電極の各線状ゲート電極は、前記Ｘ方向に沿って延在している。
【００２１】
４．前記１から３項のいずれか一つの逆導通型ＩＧＢＴにおいて、前記多数のドット状ダイオードカソード領域は、前記第２の主面の全面に渡り一様に敷き詰められている。
【００２２】
５．前記１から４項のいずれか一つの逆導通型ＩＧＢＴにおいて、前記半導体基板の前記Ｙ方向の辺の長さは、前記Ｙ方向の格子定数のほぼ整数倍である。
【００２３】
６．前記１から５項のいずれか一つの逆導通型ＩＧＢＴにおいて、前記半導体基板の前記Ｘ方向の辺の長さは、前記Ｘ方向の格子定数のほぼ整数倍である。
【００２４】
７．前記１から６項のいずれか一つの逆導通型ＩＧＢＴにおいて、前記ドリフト領域は、全体が第１導電型の半導体領域である。
【００２５】
８．前記１から７項のいずれか一つの逆導通型ＩＧＢＴにおいて、更に以下を有する：
（ｇ）前記ドリフト領域と前記コレクタ領域の間に設けられ、前記ドリフト領域よりも高濃度の第１導電型を有するフィールドストップ領域。
【００２６】
９．前記１から８項のいずれか一つの逆導通型ＩＧＢＴにおいて、前記第１導電型はＮ型であり、前記第２導電型はＰ型である。
【００２７】
１０．前記１から９項のいずれか一つの逆導通型ＩＧＢＴにおいて、前記多数のドット状ダイオードカソード領域は、前記第２の主面のほぼ全面において、前記ＸＹ２次元格子を構成している。
【００２８】
１１．以下を含む逆導通型ＩＧＢＴ：
（ａ）第１及び第２の主面を有し、矩形形状の半導体基板；
（ｂ）前記半導体基板の主要部を占有する第１導電型領域を有するドリフト領域；
（ｃ）前記半導体基板の前記第１の主面の表面領域に設けられ、Ｘ方向に延在する多数の線状ゲート電極を有するＩＧＢＴセル領域；
（ｄ）前記半導体基板の前記第２の主面の表面領域に、そのほぼ全面に渡り設けられた第２導電型のコレクタ領域；
（ｅ）前記半導体基板の前記第２の主面の表面領域に、前記コレクタ領域を貫通するように設けられ、第１導電型を有する多数のドット状ダイオードカソード領域；
（ｆ）前記コレクタ領域および前記多数のドット状ダイオードカソード領域をショートするように、前記第２の主面上に設けられた裏面金属電極層、
ここで、前記多数のドット状ダイオードカソード領域は、前記第２の主面において、ＸＹ２次元格子を構成しており、前記Ｘ方向の格子定数とＹ方向の格子定数は異なり、前記Ｙ方向の格子定数は、前記Ｘ方向の格子定数よりも長い。
【００２９】
１２．前記１１項の逆導通型ＩＧＢＴにおいて、前記ＸＹ２次元格子は直交格子である。
【００３０】
１３．前記１１または１２項の逆導通型ＩＧＢＴにおいて、前記多数の線状ゲート電極の各線状ゲート電極は、前記Ｘ方向に沿って延在している。
【００３１】
１４．前記１１から１３項のいずれか一つの逆導通型ＩＧＢＴにおいて、前記多数のドット状ダイオードカソード領域は、前記第２の主面の全面に渡り一様に敷き詰められている。
【００３２】
１５．前記１１から１４項のいずれか一つの逆導通型ＩＧＢＴにおいて、前記半導体基板の前記Ｙ方向の辺の長さは、前記Ｙ方向の格子定数のほぼ整数倍である。
【００３３】
１６．前記１１から１５項のいずれか一つの逆導通型ＩＧＢＴにおいて、前記半導体基板の前記Ｘ方向の辺の長さは、前記Ｘ方向の格子定数のほぼ整数倍である。
【００３４】
１７．前記１１から１６項のいずれか一つの逆導通型ＩＧＢＴにおいて、更に以下を有する：
（ｇ）前記ドリフト領域と前記コレクタ領域の間に設けられ、前記ドリフト領域よりも高濃度の第１導電型を有するフィールドストップ領域。
【００３５】
１８．前記１１から１７項のいずれか一つの逆導通型ＩＧＢＴにおいて、前記第１導電型はＮ型であり、前記第２導電型はＰ型である。
【００３６】
１９．前記１１から１８項のいずれか一つの逆導通型ＩＧＢＴにおいて、前記多数のドット状ダイオードカソード領域は、前記第２の主面のほぼ全面において、前記ＸＹ２次元格子を構成している。
【００３７】
２０．前記１から１９項のいずれか一つの逆導通型ＩＧＢＴにおいて、前記多数のドット状ダイオードカソード領域は、前記第２の主面において、前記ＸＹ２次元格子のほぼ全ての格子点を占有している。
【００３８】
〔本願における記載形式・基本的用語・用法の説明〕
１．本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
【００３９】
更に、本願において、「半導体装置」というときは、主に、各種トランジスタ（能動素子）単体、またはそれらを中心に、抵抗、コンデンサ等を半導体チップ等（たとえば単結晶シリコン基板）上に集積したものをいう。ここで、各種トランジスタの代表的なものとしては、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）に代表されるＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を例示することができる。このとき、各種単体トランジスタの代表的なものとしては、パワーＭＯＳＦＥＴやＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）を例示することができる。これらは、一本にパワー系半導体デバイスに分類され、その中には、パワーＭＯＳＦＥＴ、ＩＧＢＴの外、バイポーラパワートランジスタ、サイリスタ（Ｔｈｙｒｉｓｔｏｒ）、パワーダイオード等を含む。
【００４０】
パワーＭＯＳＦＥＴの代表的な形態は、表面にソース電極があり、裏面にドレイン電極がある２重拡散型縦型パワーＭＯＳＦＥＴ（Ｄｏｕｂｌｅ  Ｄｕｆｆｕｓｅｄ  Ｖｅｒｔｉｃａｌ  Ｐｏｗｅｒ  ＭＯＳＦＥＴ）であるが、この２重拡散型縦型パワーＭＯＳＦＥＴには、主に２種類に分類でき、第１は実施形態において主に説明するプレーナゲート（Ｐｌａｎａｒ  Ｇａｔｅ）型であり、第２はＵ−ＭＯＳＦＥＴ等のトレンチ（Ｔｒｅｎｃｈ  Ｇａｔｅ）ゲート型である。
【００４１】
パワーＭＯＳＦＥＴには、その他に、ＬＤ−ＭＯＳＦＥＴ（Ｌａｔｅｒａｌ−Ｄｉｆｆｕｓｅｄ  ＭＯＳＦＥＴ）がある。
【００４２】
２．同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかに、そうでない場合を除き、Ａ以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、SiGe合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。同様に、「酸化シリコン膜」、「酸化シリコン系絶縁膜」等と言っても、比較的純粋な非ドープ酸化シリコン(Undoped Silicon Dioxide)だけでなく、FSG（Fluorosilicate Glass）、TEOSベース酸化シリコン(TEOS-based silicon oxide)、SiOC(Silicon Oxicarbide)またはカーボンドープ酸化シリコン(Carbon-doped Silicon oxide)またはOSG(Organosilicate glass)、PSG(Phosphorus Silicate Glass)、BPSG(Borophosphosilicate Glass)等の熱酸化膜、CVD酸化膜、SOG(Spin ON Glass)、ナノクラスタリングシリカ（Nano-Clustering Silica:NCS）等の塗布系酸化シリコン、これらと同様な部材に空孔を導入したシリカ系Low-k絶縁膜（ポーラス系絶縁膜）、およびこれらを主要な構成要素とする他のシリコン系絶縁膜との複合膜等を含むことは言うまでもない。
【００４３】
また、酸化シリコン系絶縁膜と並んで、半導体分野で常用されているシリコン系絶縁膜としては、窒化シリコン系絶縁膜がある。この系統の属する材料としては、ＳｉＮ，ＳｉＣＮ，ＳｉＮＨ，ＳｉＣＮＨ等がある。ここで、「窒化シリコン」というときは、特にそうでない旨明示したときを除き、ＳｉＮおよびＳｉＮＨの両方を含む。同様に、「ＳｉＣＮ」というときは、特にそうでない旨明示したときを除き、ＳｉＣＮおよびＳｉＣＮＨの両方を含む。
【００４４】
なお、ＳｉＣは、ＳｉＮと類似の性質を有するが、ＳｉＯＮは、むしろ、酸化シリコン系絶縁膜に分類すべき場合が多い。
【００４５】
３．同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。
【００４６】
４．さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
【００４７】
５．「ウエハ」というときは、通常は半導体装置（半導体集積回路装置、電子装置も同じ）をその上に形成する単結晶シリコンウエハを指すが、エピタキシャルウエハ、ＳＯＩ基板、ＬＣＤガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。
【００４８】
なお、本願において「単結晶領域」等に言及するときは、特にそうでない旨、明示したとき、または、そうでないことが明らかなときを除き、エピタキシャル領域を含むものとする。
【００４９】
６．パワーＭＯＳＦＥＴ等のドリフト領域に関して、単一導電型のエピタキシャル領域からなる従来構造のシリコンリミット（Ｓｉｌｉｃｏｎ  Ｌｉｍｉｔ）による制約を回避して、オン抵抗の低い高耐圧ＦＥＴ等とするため、ドリフト領域（主要電流通路）に比較的高濃度のスラブ（Ｓｌａｂ）状のＮ型カラム領域およびＰ型カラム領域を交互に有するスーパジャンクション（Ｓｕｐｅｒ  Ｊｕｎｃｔｉｏｎ）構造が導入されている。このスーパジャンクション構造を導入する方式は、大まかに言って３種類の方式、すなわち、マルチエピタキシャル方式、トレンチ絶縁膜埋め込み方式、および、トレンチフィル方式（トレンチフィリング方式、オートフィル方式またはトレンチエピタキシャル埋め込み方式）がある。これらのうち、エピタキシャル成長とイオン注入を多数回繰り返すマルチエピタキシャル方式はプロセスおよび設計の自由度が高い分、工程が複雑になるため高コストである。トレンチ絶縁膜埋め込み方式は、トレンチに斜めイオン注入した後、トレンチをＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）絶縁膜で埋め込むものであり、プロセス的にはより単純であるが、トレンチの面積分だけ面積的に不利となる。これらに対して、トレンチフィル方式は埋め込みエピタキシャル成長の成長条件の制約のためにプロセスおよび設計の自由度が比較的低いが、工程が単純であるというメリットがある。
【００５０】
一般にスーパジャンクション構造は、ある導電型の半導体領域に反対導電型の柱状又は板状のカラム領域をチャージバランスが保たれるように、ほぼ等間隔に挿入したものである。
【００５１】
本願の実施の形態では、トレンチゲート型ＩＧＢＴデバイスに好適な例として、単一導電型ドリフト領域を例にとり、説明するが、「ドリフト領域」には、スーパジャンクション構造を適用したものを含むものとする。
【００５２】
〔実施の形態の詳細〕
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
【００５３】
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。
【００５４】
１．本願の一実施の形態の逆導通型ＩＧＢＴ（半導体装置）であるフライバックダイオード内臓ＩＧＢＴの応用回路等の説明（主に図１および図２）
図１は本願発明の一実施の形態の逆導通型ＩＧＢＴをモータドライブ回路に適用したときの回路の一例を示す要部回路図である。図２は本願発明の一実施の形態の逆導通型ＩＧＢＴの基本的構造を説明するための模式回路図である。これらに基づいて、本願の一実施の形態の逆導通型ＩＧＢＴ（半導体装置）であるフライバックダイオード内臓ＩＧＢＴの応用例を説明する。
【００５５】
フライバックダイオード内臓ＩＧＢＴ３ａ，３ｂ，３ｃ，３ｄ，３ｅ，３ｆの具体的適用回路の一例（３相モータ駆動回路）を図１に示す。図１に示すように、この３相モータ駆動回路は、フライバックダイオード内臓ＩＧＢＴ３ａ，３ｂ，３ｃ，３ｄ，３ｅ，３ｆを用いて、直流電源６からの出力を高速スイッチングすることで、３相モータ７を駆動している。各フライバックダイオード内臓ＩＧＢＴ３ａ，３ｂ，３ｃ，３ｄ，３ｅ，３ｆは、ＩＧＢＴ素子部４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆとフライバックダイオード部５ａ，５ｂ，５ｃ，５ｄ，５ｅ，５ｆの組み合わせで構成されている。
【００５６】
ここで、図２に示すように、個々のフライバックダイオード内臓ＩＧＢＴ素子３（逆導通ＩＧＢＴ）は、ＩＧＢＴ素子部４とフライバックダイオード部５から構成されている。逆導通ＩＧＢＴ素子３の各端子は、従来のバイポーラトランジスタ（またはパワーＭＯＳＦＥＴ）の端子と対応して、便宜上、エミッタ端子Ｅ、コレクタ端子Ｃ、ゲート端子Ｇ等と呼ばれるが、これらの呼び名は、必ずしも内部トランジスタの動作と対応するものではない。
【００５７】
２．本願の一実施の形態の逆導通型ＩＧＢＴ（半導体装置）のデバイス構造の説明（主に図３から図５）
このセクションでは、図２に示した逆導通ＩＧＢＴ素子３のチップの一例を説明する。通常、耐圧６００ボルトの逆導通ＩＧＢＴ素子３を例にとると、チップサイズは、３から６ミリメートル角が平均的である。ここでは、説明の都合上、縦４ミリメートル（図３のＹ方向）、横５．２ミリメートル（図３のＸ方向）のチップを例にとり説明する。ここでは、デバイスの耐圧をたとえば、６００ボルト程度として説明する。
【００５８】
図３は本願発明の一実施の形態の逆導通型ＩＧＢＴのチップ上面図である。図４は図３のセル領域８の内部広域切り取り部Ｒ１の拡大平面図である。図５は図４のセル領域８の内部単位周期切り取り部Ｒ２のデバイス断面図である。これらに基づいて、本願の一実施の形態の逆導通型ＩＧＢＴ（半導体装置）のデバイス構造を説明する。ＩＧＢＴセル領域８のサイズは、縦４ミリメートル、横５．２ミリメートルのチップでは、たとえば、縦３ミリメートル、横４ミリメートル程度である。
【００５９】
まず、図３に基づいてチップの上面１ａ（デバイス面または第１の主面）の構造の概略を説明する。図３に示すように、逆導通型ＩＧＢＴのチップ３の周辺領域には、環状のガードリング９が設けられており、その内側にはゲートパッドＧおよびエミッタパッドＥが設けられている。ここでは、一例として、縦４ミリメートル程度、横５．２ミリメートル程度とする。
【００６０】
次に図３のセル領域内部広域切り取り部Ｒ１の拡大平面図を図４に示す。図４に示すように、セル領域８（ＩＧＢＴセル領域）は、Ｘ方向には連続的な併進対象性（すなわち、線状ゲート構造）を有し、Ｙ方向には周期Ｔ（セル領域繰り返し構造単位周期）の周期構造を有する。すなわち、Ｙ方向には、一定の間隔を置いて、同一幅の線状ゲート電極１１（たとえばポリシリコントレンチゲート電極）が配置されており、各トレンチゲート電極１１に沿うように、Ｎ＋ソース領域１２が設けられている。更に、隣接する一対のＮ＋ソース領域１２に跨るように、P＋エミッタ領域１４が設けられている。
【００６１】
次に、図４のセル領域内部単位周期切り取り部Ｒ２の断面構造を図５に示す。図５に示すように、たとえばＮ−型単結晶シリコン基板１のデバイス面１ａには、たとえばアルミニウム系エミッタメタル電極１０が形成されており、シリコン基板１のデバイス面１ａの表面領域には、Ｎ＋ソース領域１２、P型ウエル領域１３、P＋エミッタ領域１４、酸化シリコン膜等の絶縁膜（側面部はゲート絶縁膜１５）で周囲を取り囲まれたトレンチゲート電極１１が形成されている。一方、シリコン基板１の裏面１ｂには、コレクタメタル電極１８が形成されており、シリコン基板１の裏面１ｂ側の表面領域のほぼ全面には、P＋コレクタ領域１７（第２導電型のコレクタ領域）が形成されている。P型ウエル領域１３とP＋コレクタ領域１７の間のシリコン基板１の主要部を占有する領域は、Ｎ−型ドリフト領域１６（第１導電型のドリフト領域）であり、Ｎ−型ドリフト領域１６のP＋コレクタ領域１７側端部のほぼ全面には、Ｎ−型ドリフト領域１６よりも高濃度のＮ型フィールドストップ領域２１が設けられている。更に、P＋コレクタ領域１７を貫通してＮ型フィールドストップ領域２１と連結するように、コレクタ領域貫通Ｎ＋領域１９（ダイオードカソード領域）が設けられている。図中に一点破線で囲んだのは、ＩＧＢＴ素子部４およびフライバックダイオード部５である。なお、ここで囲んだ領域は、説明のため単純化しており、そのような作用をする領域の全部を含むものではない。
【００６２】
ここで、各部の寸法、不純物濃度の一例を示すと、以下のごとくである。すなわち、トレンチ幅０．３５から０．５マイクロメートル程度、ゲート電極のピッチ２から３マイクロメートル程度、トレンチ深さ１．５マイクロメートル程度、ｐウエル領域１３の深さ１マイクロメートル程度（不純物濃度：ボロン２ｘ１０１７/ｃｍ３程度）、ソース領域１２の深さ０．２５マイクロメートル程度（不純物濃度：砒素２ｘ１０２０/ｃｍ３程度）、P＋エミッタ領域１４の深さ１．３マイクロメートル程度（不純物濃度：ボロン２ｘ１０２０/ｃｍ３程度）、コレクタ領域１７の厚さ０．６マイクロメートル程度、Ｎ型フィールドストップ領域２１の厚さ０．９マイクロメートル程度である。
【００６３】
３．本願の一実施の形態の逆導通型ＩＧＢＴ（半導体装置）の製造プロセスの要部説明（主に図６から図１４）
ここでは、ウエハプロセスを説明するが、ここでは主にＮ−型シリコン単結晶（たとえばリン濃度２ｘ１０１４/ｃｍ３程度）の２００φウエハを例にとり説明する。しかし、ここで説明することは、１５０φ、１００φ、３００φ、４５０φ等の各種径のウエハにも、ほぼそのまま当てはまる。なお、結晶方位を示す結晶方位表示部としてオリエンテーションフラットＯＦ（図１５）を使用する例を示したが、オリエンテーションフラットの代わりにノッチが使用してもよい。
【００６４】
図６は図４のセル領域内部単位周期切り取り部Ｒ２に対応するデバイス断面プロセスフロー図（表面側プロセス完了時点）である。図７は図４のセル領域内部単位周期切り取り部Ｒ２に対応するデバイス断面プロセスフロー図（ガラス補強板貼り付け）である。図８は図４のセル領域内部単位周期切り取り部Ｒ２に対応するデバイス断面プロセスフロー図（バックグラインディング）である。図９は図４のセル領域内部単位周期切り取り部Ｒ２に対応するデバイス断面プロセスフロー図（P＋コレクタ領域およびＮ型フィールドストップ領域の形成）である。図１０は図４のセル領域内部単位周期切り取り部Ｒ２に対応するデバイス断面プロセスフロー図（ダイオードカソード領域へのイオン注入）である。図１１は図４のセル領域内部単位周期切り取り部Ｒ２に対応するデバイス断面プロセスフロー図（イオン注入後のアニール）である。図１２は図４のセル領域内部単位周期切り取り部Ｒ２に対応するデバイス断面プロセスフロー図（コレクタメタル電極形成）である。図１３は図４のセル領域内部単位周期切り取り部Ｒ２に対応するデバイス断面プロセスフロー図（ガラス補強板剥離）である。図１４は図４のセル領域内部単位周期切り取り部Ｒ２に対応するデバイス断面プロセスフロー図（ダイシングテープ貼り付け＆ダイシング）である。これらに基づいて、本願の一実施の形態の逆導通型ＩＧＢＴ（半導体装置）の製造プロセスの要部を説明する。
【００６５】
ここでは、ウエハプロセスの内、図６に示すファイナルパッシベーション形成およびファイナルパッシベーション膜への必要な開口形成（ゲート開口、エミッタ開口）以降について説明する。
【００６６】
ファイナルパッシベーション膜への必要な開口形成が完了すると、図７に示すように、ウエハ１の表面１ａに粘着層３１を介してガラス補強板３２（たとえば厚さ１から数ミリメートル程度）を張り付ける。
【００６７】
次に、図８のように、ガラス補強板３２側をバックグラインディング装置の吸着ステージに吸着した状態で、ウエハ１の裏面１ｂ（すなわちＮ−型基板部１ｓ）に回転するグラインディングホイールを押し当てて、図７のバックグラインディングで除去される部分２２に対してバックグラインディング処理を実行することにより、当該部分を取り除く。このとき、元のウエハ１の厚さは、たとえば、７２５マイクロメートル程度であるが、バックグラインディング後は、５０から１５０マイクロメートル程度である。
【００６８】
次に、図９のように、ガラス補強板３２側をイオン注入装置のウエハステージに吸着した状態で、ウエハ１の裏面１ｂ（Ｎ−型基板部１ｓ）のほぼ全面に対して、コレクタ領域１７（図１０）を形成するためのボロンイオン注入５２（たとえばボロン、４０Ｋｅｖ，５ｘ１０１４/ｃｍ２程度）およびフィールドストップ領域２１（図１０）を形成するための燐イオン注入５３（たとえばリン、３５０Ｋｅｖ，４ｘ１０１２/ｃｍ２程度）を実行する。
【００６９】
次に、図１０のように、たとえばガラス補強板３２側をスピン塗布装置のウエハステージに吸着した状態で、ウエハ１の裏面１ｂのほぼ全面にフォトレジスト膜（コレクタ領域貫通Ｎ＋領域への燐イオン注入用レジスト膜２３）を塗布して、通常の光リソグラフィ等により、パターニングする（詳細はセクション４で説明する）。続いて、ガラス補強板３２側をイオン注入装置のウエハステージに吸着した状態で、このフォトレジスト膜２３をマスクとして、コレクタ領域貫通Ｎ＋領域への燐イオン注入５４（たとえばリン、２５０Ｋｅｖ，５ｘ１０１４/ｃｍ２および１２５Ｋｅｖ，１ｘ１０１５/ｃｍ２程度）を実行することによって、図１１に示すように、ダイオードカソード領域１９を形成する。
【００７０】
次に、図１２に示すように、たとえばガラス補強板３２側を下にしてスパッタリング装置のウエハステージ上に設置した状態で、スパッタリング成膜等により、コレクタメタル電極１８を形成する。
【００７１】
次に、図１３に示すように、ウエハ１の裏面１ｂにダイシングテープ３３を貼り付けて、それを介してウエハ１をダイシングフレームに固定する。その後、不要になったガラス補強板３２および粘着層３１を除去することにより、図１４に示すような状態として、ダンシングを実行する。これによって図３に示すようなチップが得られる。
【００７２】
４．本願の一実施の形態の逆導通型ＩＧＢＴ（半導体装置）の原理、基本的ダイオードカソード領域のレイアウト、変形例等の説明（主に図１５から図２６）
このセクションでは、図５、図１０および図１１で説明したコレクタ領域貫通Ｎ＋領域１９（ダイオードカソード領域）の具体的形成方法、レイアウト（基本例及び変形例）、デバイス面と裏面との関係等について説明する。
【００７３】
図１５は図１０に示すコレクタ領域貫通Ｎ＋領域への燐イオン注入用レジスト膜２３をパターニングする際（すなわち、露光の際）のウエハ１の裏面１ｂ等の状況を説明するためのウエハ１等の裏面周辺図である。図１６は露光装置のステージ上における図１５のＢ−Ｂ’断面に対応するウエハおよびその周辺の断面図である。図１７は図１５の単位ショット領域５９周辺の拡大平面図（ウエハ裏面）である。図１８は図１０に示すコレクタ領域貫通Ｎ＋領域への燐イオン注入用レジスト膜２３をパターニングする際（すなわち、露光の際）のウエハ１の裏面１ｂと図１５に示す表面の関係を説明するためのウエハ等の裏面全体図である。図１９は１：１投影露光装置のステージ上におけるウエハの露光の様子を示す露光装置斜視図である。図２０は図１８の単位ショット領域５９周辺の拡大平面図（ウエハ裏面）である。図２１は本願発明の原理を説明するための図４のセル領域内部単位周期切り取り部Ｒ２に対応するデバイス断面図である。図２２は本願発明の一実施の形態における逆導通型ＩＧＢＴの裏面ダイオードカソード分布図（基本レイアウト：直交格子全面敷き詰め方式）である。図２３は本願発明の一実施の形態における逆導通型ＩＧＢＴのデバイス特性を示す特性図である。図２４は図２２に対応する広域平面図（基本レイアウト：直交格子全面敷き詰め方式）である。図２５は図２２に対応する広域平面図（基本レイアウト：ミクロ空孔＆敷き詰め方式）である。図２６は図２２に対応する広域平面図（基本レイアウト：傾斜格子全面敷き詰め方式）である。これらに基づいて、本願の一実施の形態の逆導通型ＩＧＢＴ（半導体装置）の原理、基本的ダイオードカソード領域のレイアウト、変形例等を説明する。
【００７４】
コレクタ領域貫通Ｎ＋領域１９の形成のための燐イオン注入用レジスト膜２３のパターニングについて説明する前に、先ず、比較のため図１５から図１７に基づいて、図３や図４に示すようなデバイス面１ａに対するパターンの露光について簡単に説明する。図１５から図１７に示すように、ウエハ１の表面１ａの露光は、通常、縮小投影露光装置５５の露光ステージ５６にレジスト膜３０を形成したウエハ１を吸着した状態で、光学マスク５７上のパターンを水銀ランプのｉ線（エキシマレーザ光）等の単色露光光を用いて、投影光学系により、ウエハ１上に縮小投影（たとえば５：１縮小）することによって実行する。この場合、図１７に示すように、露光の単位は、単位ショット領域５９ごとに、通常、ステップアンドリピート方式またはステップアンドスキャン方式で行われる。単位ショット領域５９には、通常、複数のチップ領域２が含まれる。ここで、図１５及び図１７に示すように、チップ領域２は正方形または長方形のように矩形形状をしており、この矩形形状の主軸のうちの一方は、結晶方位表示部すなわちオリエンテーションフラットＯＦ（ノッチでもよい）の示す方位に対応している。言い換えれば、チップ領域２の各辺は、図のＸＹ軸とほぼ平行である。
【００７５】
これに対して、裏面側のパターニングにおいては、図１８から図２０に示すように、たとえば、等倍（１：１）投影露光装置７３等を用いて、ブロードバンド光（水銀ランプのｇ線等を含む）などにより、ウエハ全面一括露光により、パターニングを実行する。これは、ダイオードカソード領域１９を円形と仮定すると、その径は、たとえば４５マイクロメートル程度であり、それらの最小ピッチ、すなわち、Ｘ方向のピッチＰＸは、たとえば８０マイクロメートル程度（なお、Ｙ方向のピッチＰＹに至っては、たとえば４００マイクロメートル程度）であり、表面１ａのパターンと比べて非常に大きいからである。なお、ダイオードカソード領域１９の各パターンは円形以外に、正方形、長方形等の矩形、三角形、四角形等の多角形、平行四辺形等（一体パターン）のほか、密集した微細図形の集合体でも良い。
【００７６】
露光装置の一例を説明すると、図１９に示すように、１：１反射型等倍投影露光装置７３（たとえばキャノン社製ＭＰＡ−６００ＦＡ）の投影光学系は、円弧スリット状照明光束７４をその中心点に対する方線方向７９にスキャンする（実際にはマスク７２とウエハ１の方を移動させる）ことにより、ウエハ１全体を一括して露光するので、フル・スキャン型に属する。照明光束７４を円弧状にすることによって、色収差や各種の収差を抑制することができる。露光光（照明光）は、たとえば紫外域から可視域の紫外域端部に及ぶ広帯域光（たとえば高圧水銀ランプのｇ，ｈ，ｉ線を含む帯域）を用いるので、スループットが高いため、比較的大きいパターンのパターニングに有効である。円弧スリット状照明光束７４はマスク７２を透過した後、光軸７８に沿って、台形ミラー７５によって反射され、凹面鏡７６および凸面鏡７７を経由して、再び台形ミラー７５で反射され、ウエハ１の裏面１ｂに至り、その上のレジスト膜２３（図１０）を感光させる。この場合は、表面露光と異なり、図１８に示すように、ウエハの表面１ａにはガラス補強板３２が貼り付けられている。図１８及び図２０には、先の表面露光の単位ショット領域５９、チップ領域２、結晶方位表示部ＯＦ（オリエンテーションフラットまたはノッチ）、図上のＸＹ軸間の相互関係の一例を示す。
【００７７】
次に、裏面露光におけるダイオードカソード領域１９（コレクタ領域貫通Ｎ＋領域）の好適なレイアウトについて、図２１（図５に対応するセル領域８の単位周期部分のデバイス断面図）及び図２２を用いて説明する。図２１に示すように、エミッタ基準ゲート電位Ｖｇｅが内部ＭＯＳＦＥＴ部２４の閾値電圧を超えると、ソース領域１２からドリフト領域１６へ電子が注入されるが、これらの電子はドリフト領域１６を横断して、Ｎ型フィールドストップ領域２１に沿って、ダイオードカソード領域１９に流れ込み、最終的にコレクタ電極１８に到達する。しかし、ダイオードカソード領域１９の密度が高すぎると、Ｎ型フィールドストップ領域内の抵抗成分２５が小さいために、エミッタ基準コレクタ電位Ｖｃｅが正の値で増加して行く際に、内部ＰＮＰトランジスタのコレクタ端子側ＰＮ接合２６の電位差が十分に上昇しないため、スムーズにオンせず、いわゆるスナップバック（Ｓｎａｐ  Ｂａｃｋ）が発生する。一方、ダイオードカソード領域１９の密度が低すぎると、ダイオード５（図５）の順方向電圧降下が大きくなる。このトレードオフを解消するために、この例では、図２２に示すように、ダイオードカソード領域１９のＸ軸方向（線状ゲート電極の延在方向）におけるピッチＸＰとＹ軸方向（ゲート電極の繰り返し方向）におけるピッチＹＰを異ならせることで、内部ＰＮＰトランジスタのコレクタ端子側ＰＮ接合２６の電位差上昇とダイオードの順方向電圧降下の抑制の両立を可能とした。すなわち、Ｘ方向のピッチＸＰを十分低いダイオードの順方向電圧降下特性となるように十分に高密度に設定し、Ｙ方向のピッチＹＰを内部ＰＮＰトランジスタがスムーズにオンするように十分に低密度に設定する。
【００７８】
このようにＸＹ各方向のダイオードカソード領域１９の密度を各方向別々に最適に設定すると、図２３に示すように、ＩＧＢＴ素子部４がオンしている状態（エミッタ基準ゲート電位Ｖｇｅが正の値Ｖｇｅ（＋）、エミッタ基準コレクタ電位Ｖｃｅも正の値Ｖｃｅ（＋））、および、逆方向ダイオード５がオンしている状態の両方において、良好な特性が得られる。
【００７９】
次に、図２２に示したダイオードカソード領域１９の２次元レイアウト（基本レイアウト）のマクロ的特長について説明する。図２４に示すように、ドット状のダイオードカソード領域１９（図２４から図２６においては、図示の都合上、Ｘ軸方向のドット状のダイオードカソード領域の数をほぼ１/４にして表示している）は、Ｘ方向のピッチＸＰおよびＹ方向のピッチＹＰをそれぞれ格子定数とする直交２次元格子を形成するように、ウエハ１の裏面１ｂの全面に、多数、敷き詰められている。このようにすることによって、裏面露光におけるチップの位置（光学マスクとウエハの相対位置）が、チップ２ａとチップ２ｂのように異なる場合にも、単位チップ領域２内に含まれるダイオードカソード領域１９の総数のばらつきを低く抑えることができる。
【００８０】
特に、チップ２のＸ軸方向の辺の長さをＸ方向のピッチＸＰのほぼ整数倍とし、かつ、チップ２のＹ軸方向の辺の長さをＹ方向のピッチＹＰのほぼ整数倍とすることにより、更に、単一のチップ領域２に含まれるダイオードカソード領域１９の総数のばらつきを更に低く抑えることができる。もちろん、このようにすることは必須ではない。
【００８１】
なお、この例では、Ｘ方向のピッチＸＰはＹ方向のピッチＹＰに比べてずっと短いので、単一のチップ領域２に含まれるダイオードカソード領域１９の総数はチップ２のＸ方向のずれに対して敏感ではないので、チップ２のＹ軸方向の辺の長さのみをＹ方向のピッチＹＰのほぼ整数倍とすることにより、十分に、単一のチップ領域２に含まれるダイオードカソード領域１９の総数のばらつきを相当程度、低く抑えることができる。もちろん、このようにすることも必須ではない。
【００８２】
なお、ダイオードカソード領域１９の２次元レイアウトは、敷き詰め格子（図２４）、すなわち、ほぼ全部の格子点を占有するもの等に限らず、比較的自由であるが、その径がチップ領域の短辺の半分程度の円Ｓ１，Ｓ２（その円が全てチップ領域内にあることを条件とする）等を考えたとき、これらの円（「マクロ基準円」という）がどの位置にあっても、その円に含まれるダイオードカソード領域１９の総数が大きくばらつかないようにレイアウトすることが、素子の特性ばらつきを制御する観点から、有効である。なお、この点は、もちろん、必須ではないが、マクロ的に比較的一様に分布させることにより（すなわち、チップの第２の主面のほぼ前面にダイオードカソード領域によるＸＹ２次元格子を構成させる）、設計が容易になるほか、表面と裏面の位置合わせが不要になるメリットがある。すなわち、ウエハ１の方位のみを合わせるだけで、チップ２の主軸方向をダイオードカソード領域１９が構成する格子の格子方位に一致させることができる。
【００８３】
従って、図２５（ミクロ抜き取り型）に示すように、格子点の内、幾つかを抜き取る等により、密度を調整することもできる。すなわち、ダイオードカソード領域１９の２次元レイアウトを充填行２９ｐと非充填行２９ｕを任意に組み合わせて構成することができる。この場合も、マクロ基準円が、チップ領域内部のどの位置にあっても、その円に含まれるダイオードカソード領域１９の総数が大きくばらつかないようにレイアウトすることが、素子の特性ばらつきを制御する観点から、有効である。なお、この図２５の例は、図２４（直交敷き詰め型）の例の変形例であり、ここに説明していない部分は、図２４の説明と同じである。このように、格子点の単位で、ミクロに抜き取りするので、チップと同等な領域では、比較的均一になるので、チップごとにマクロな部分を１から数箇所にわたり、ダイオードカソード領域１９が存在しない部分を作るのに比べて、逆方向ダイオードの順方向特性のばらつきを低減することができる。このメリットは、図２４から図２６の例に共通している。すなわち、単位格子単位（ミクロな領域で）で、ダイオードカソード領域１９の密度を調整しているので、ウエハ１上の多数のチップ領域２とマスク７２（図１９）の相対位置関係に係らず、単位チップ当たりのダイオードカソード領域１９の総数がほぼ一定になるので、逆方向ダイオードの順方向特性のばらつきを気にすることなく、ＩＧＢＴ特性の最適化をすることができる。
【００８４】
更に、図２４（直交敷き詰め型）のレイアウトの変形例として、図２６に傾斜敷き詰め型レイアウトを例示することができる。この例は、ダイオードカソード領域１９の各行２９は充填行２９のみで構成するが、ＸＹ格子を傾斜格子としたものである。レイアウトのしやすさを考慮すると、傾斜角は、５度以上、３０度未満が好適と考えられる。なお、傾斜角は、５度未満は、実質的に直交格子に含まれるものとする。この場合も、マクロ基準円が、チップ領域内部のどの位置にあっても、その円に含まれるダイオードカソード領域１９の総数が大きくばらつかないようにレイアウトすることが、素子の特性ばらつきを制御する観点から、有効である。また、これに図２５の例を組み合わせて、傾斜抜き取り型レイアウトとすることもできる。
【００８５】
すなわち、図２４から図２６に示すような単位格子レベルでのＸＹ方向でのダイオードカソード領域密度の設定（Ｙ方向密度をＸ方向密度よりも低くする。または、Ｙ方向ピッチをＸ方向ピッチよりも長くする）することにより、マクロ的な一様性を保ちつつ、内部バイポーラトランジスタの円滑な動作を保障することができる。設計手順としては、以下のような手法を例示することができる。
（１）まず、図２４から図２６で説明したところに従って、適切なＸＹ２次元格子構造を選択する。
（２）内部バイポーラトランジスタの円滑な動作を保障できるようにＹ方向ピッチを決める。この例では、たとえば、４００マイクロメートル程度である。通常の条件で好適な範囲としては、３００から５００マイクロメートル程度を例示することができる。
（３）次に、逆方向ダイオードの順方向特性を確保できるように、Ｘ方向ピッチを決める。この例では、たとえば、８０マイクロメートル程度である。通常の条件で好適な範囲としては、５０から２００マイクロメートル程度を例示することができる。
（４）露光方法およびＸ方向ピッチを考慮して、各ダイオードカソード領域１９の平面形状及び面積を決める。この例では、たとえば、直径が４５マイクロメートル程度の円形である。通常の条件で好適な範囲としては、１０から１００マイクロメートル程度を例示することができる。
（５）必要があれば、（２）の逆方向ダイオードの順方向特性のばらつきを更に提言するために、チップの各辺の長さと、Ｙ方向ピッチまたはＸ方向ピッチの関係を調整する。
【００８６】
５．サマリ
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本願の発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００８７】
例えば、前記実施の形態では、Ｕ−ＭＯＳＦＥＴ等のトレンチ型ゲート構造のＩＧＢＴ構造を例にとり具体的に説明したが、本願の発明はそれに限定されるものではなく、プレーナー型構造等にも全く同様に適用できることは言うまでもない。
【００８８】
なお、前記実施の形態では、Ｎ＋シリコン単結晶基板上のＮエピタキシャル層上面に主にＮチャネルデバイスを形成するものを具体的に説明したが、本願の発明はそれに限定されるものではなく、Ｐ＋シリコン単結晶基板上のＮエピタキシャル層上面にＰチャネルデバイスを形成するものでもよい。
【００８９】
また、前記実施の形態では、Ｎチャネル系ＩＧＢＴ（またはＮＰＮ系）を中心に説明したが、Ｐチャネル系ＩＧＢＴ（またはＰＮＰ系）については、構造的には、全ての領域のＰＮを置き換える操作（ＰＮ反転）を実行したものとなる。
【００９０】
また、前記実施の形態では、単一の導電型領域からなるドリフト領域を有するデバイスを中心に説明したが、ドリフト領域をスーパジャンクション構造としたものでも良いことは、言うまでもない。
【００９１】
更に、前記実施の形態では、非エピタキシャルウエハを使用して、バックグラインディング後に、裏面から高濃度不純物層を形成する例を説明したが、本願の発明はそれに限定されるものではなく、エピタキシャルウエハを使用して製造するものにも適用できることは言うまでもない。
【００９２】
また、前記実施の形態では、パンチスルー型ＩＧＢＴを具体的に説明したが、本願の発明はそれに限定されるものではなく、フィールドストップ層のないノンパンチスルー型ＩＧＢＴにも、ほぼそのまま適用できることは言うまでもない。
【符号の説明】
【００９３】
１  半導体基板（またはウエハ）
１ａ  （半導体基板の）デバイス面（第１の主面）
１ｂ  （半導体基板の）裏面（第２の主面）
１ｓ  ウエハのＮ−型基板部
２，２ａ，２ｂ  チップまたはチップ領域
３、３ａ，３ｂ，３ｃ，３ｄ，３ｅ，３ｆ  フライバックダイオード内臓ＩＧＢＴ
４、４ａ，４ｂ，４ｃ，４ｄ，４ｅ，４ｆ  ＩＧＢＴ素子部
５、５ａ，５ｂ，５ｃ，５ｄ，５ｅ，５ｆ  フライバックダイオード部
６  直流電源
７  ３相モータ
８  セル領域
９  ガードリング
１０  エミッタメタル電極
１１  トレンチゲート
１２  Ｎ＋ソース領域
１３  P型ウエル領域
１４  P＋エミッタ領域（ボディコンタクト領域）
１５  ゲート絶縁膜
１６  Ｎ−型ドリフト領域
１７  P＋コレクタ領域
１８  コレクタメタル電極
１９  ダイオードカソード領域（コレクタ領域貫通Ｎ＋領域）
２１  Ｎ型フィールドストップ領域
２２  バックグラインディングで除去される部分
２３  コレクタ領域貫通Ｎ＋領域への燐イオン注入用レジスト膜
２４  内部ＭＯＳＦＥＴ部
２５  Ｎ型フィールドストップ領域内の抵抗成分
２６  内部ＰＮＰトランジスタのコレクタ端子側ＰＮ接合
２９  コレクタ領域貫通Ｎ＋領域の行（ダイオードカソード領域の行）
２９ｐ  コレクタ領域貫通Ｎ＋領域の行（ダイオードカソード領域の充填行）
２９ｕ  コレクタ領域貫通Ｎ＋領域の行（ダイオードカソード領域の非充填行）
３０  表面パターニング用レジスト膜
３１  粘着層
３２  ガラス補強板
３３  ダイシングテープ
５１  グラインディングホイール
５２  コレクタ領域へのボロンイオン注入
５３  フィールドストップ領域への燐イオン注入
５４  コレクタ領域貫通Ｎ＋領域への燐イオン注入
５５  露光装置（縮小投影露光装置）
５６  ウエハステージ
５７  光学マスク
５８  投影光学系
５９  デバイス面の単位ショット領域
７２  光学マスク
７３  １：１反射型等倍投影露光装置
７４  円弧スリット状照明光束
７５  台形ミラー
７６  凹面鏡
７７  凸面鏡
７８  光軸
７９  スキャン方向
Ｃ  コレクタ端子
Ｅ  エミッタ端子（エミッタパッド）
Ｇ  ゲート端子（ゲートパッド）
Ｉｃｅ  エミッタ−コレクタ間電流
ＯＦ  結晶方位表示部（オリエンテーションフラットまたはノッチ）
ＰＸ  Ｘ方向のピッチ
ＰＹ  Ｙ方向のピッチ
Ｒ１  セル領域内部広域切り取り部
Ｒ２  セル領域内部単位周期切り取り部
Ｓ１，Ｓ２  径がチップの短辺の半分程度の円
Ｔ  セル領域繰り返し構造単位周期
Ｖｃｅ  エミッタ基準コレクタ電位
Ｖｇｅ  エミッタ基準ゲート電位
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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