(57)【特許請求の範囲】
【請求項１】
メモリデバイスの形成方法であり、
第１部分及び第２部分を備える半導体基板を用意し、
半導体基板を被う層状ゲート積層体を形成し、この層状ゲート積層体は半導体基板を被う高ｋゲート誘電体層及び高ｋゲート誘電体層を被う金属ゲート電極層を備え、
金属ゲート電極層に高ｋゲート誘電体層上で停止するパターンを形成して、半導体基板の第１部分内に存在する第１金属ゲート電極及び半導体基板の第２部分内に存在する第２金属ゲート電極を形成し、
高ｋゲート誘電体の一部を被う少なくとも１つのスペーサを第１金属ゲート電極上に形成し、第１金属ゲート電極にも、第２ゲート電極にも、そして、少なくとも１つのスペーサにも被われない高ｋゲート誘電体の残存部分を露出させ、
高ｋゲート誘電体の残存部分をエッチングして、少なくとも１つのスペーサがマスクとなって第１金属ゲート電極のサイドウォールを越えて延びる部分を有する第１高ｋゲート誘電体を形成し、及び、第２金属ゲート電極のサイドウォールに整合されたエッジを有する第２高ｋゲート誘電体を形成し、
少なくとも１つのスペーサの形成は、誘電体材料の堆積及び当該誘電体材料の異方性エッチングを含み、少なくとも１つのスペーサの幅が第１高ｋゲート誘電体の第１金属ゲート電極のサイドウォールを越えて延びる部分を画定する、メモリデバイスの形成方法。
【請求項２】
半導体基板は半導体オンインシュレータ（ＳＯＩ）基板或いはバルク半導体基板である請求項１の形成方法。
【請求項３】
半導体基板の第１部分は半導体基板の第２部分から素子分離領域により分離されている、請求項１又は２の形成方法。
【請求項４】
層状ゲート積層体の形成は金属電極層を被うポリシリコンの形成を更に含む、請求項１乃至３のいずれか１つの形成方法。
【請求項５】
第１金属ゲート電極及び第２金属ゲート電極の形成に続いて、半導体基板の第１部分及び第２部分に横に広がるソース及びドレイン領域を更に形成する、請求項１の形成方法。
【請求項６】
高ｋゲート誘電体の一部を被う少なくとも１つのスペーサの第１金属ゲート電極への形成は、第１金属ゲート電極上の第１犠牲スペーサと第２金属ゲート電上の第２犠牲スペーサの形成を含み、更に第２金属ゲート電極から第２犠牲スペーサの除去を含み、第１金属ゲート電極上の第１犠牲スペーサが前記少なくとも１つのスペーサを更に形成する、請求項５の形成方法。
【請求項７】
第１犠牲スペーサを第１金属ゲート電極上から除去し、第１金属ゲート電極及び第２金属ゲート電極に隣接するオフセットスペーサを形成し、半導体基板の第１部分及び第２部分内に深いソース及びドレイン領域を更に形成する、請求項６の形成方法。
【請求項８】
第１金属ゲート電極及び第２金属ゲート電極に隣接するオフセットスペーサを形成し、半導体基板の第１部分及び第２部分内に深いソース及びドレイン領域を更に形成する、請求項６の形成方法。
【請求項９】
第１高ｋゲート誘電体の第１金属ゲート電極のサイドウォールを越える部分は２ｎｍから４０ｎｍの範囲である、請求項１乃至８の何れか１つの形成方法。
【請求項１０】
メモリデバイスであって、
第１部分及び第２部分を有する半導体基板、
半導体基板の第１部分に存在するプログラマブルメモリデバイス、及び、半導体基板の第２部分に存在する半導体デバイス、を備え、
プログラマブルメモリテバイスは第１ゲート構造体及び第１ゲート構造体のサイドウォールに沿って略垂直に伸びるスペーサを備え、
第１ゲート構造体は第１高ｋゲート誘電体を被う第１金属ゲート電極を備え、
第１高ｋゲート誘電体の一部は、第１金属ゲート電極のサイドウォールを越えて延び、かつ第１ゲート構造体に隣接するスペーサの下に存在し、第１高ｋゲート誘電体の外側のエッジは当該スペーサの外側のエッジに整合し、
半導体デバイスは第２ゲート構造体を備え、第２ゲート構造体は第２高ｋゲート誘電体を被う第２金属ゲート電極を備え、第２金属ゲート電極のサイドウォールは第２高ｋゲート誘電体のエッジに整合されている、メモリデバイス。
【請求項１１】
第１ゲート構造体は第１金属ゲート電極を被う第１ポリシリコン層を有し、第２ゲート構造体は第２金属ゲート電極を被う第２ポリシリコン層を有する、請求項１０のメモリデバイス。
【請求項１２】
少なくとも１つの第１金属ゲート電極及び第２金属ゲート電極は、Ｃｏ、Ｎｉ、Ｔｉ、Ｗ、 Ｍｏ、Ｔａ、ＴｉＮ、ＴａＣ、ＷＮ、或いはこれらの組合せから構成される、請求項１０のメモリデバイス。
【請求項１３】
少なくとも１つの第１高ｋゲート誘電体及び第２高ｋゲート誘電体は、ＨｆＯ２、ＺｒＯ２、Ａｌ２Ｏ３、ＴｉＯ２、Ｌａ２Ｏ３、ＳｒＴｉＯ３、ＬａＡｌＯ３、Ｙ２Ｏ３及びこれらの組合せの中から選択される、請求項１０のメモリデバイス。
【請求項１４】
第１ゲート構造体に隣接するスペーサの下に存在する第１高ｋゲート誘電体の部分は、第１金属ゲート電極のサイドウォールから測定して２ｎｍから３０ｎｍの範囲の長さを有する、請求項１０のメモリデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
発明はその一実施例において高ｋゲート誘電体及び金属組成のゲート電極を有する半導体構造に関する。
【背景技術】
【０００２】
一回（ｏｎｅ  ｔｉｍｅ）プログラマブルヒューズ、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）デバイス、及びプログラマブルロジックアレイ（ＰＬＡ）のような、プログラマブルメモリが種々の電子機器に広範に用いられている。広く用いられているプログラマブルメモリの１つのタイプはホットキャリア効果を利用する金属酸化物半導体電界効果型トランジスタ（ＭＯＳＦＥＴ）であり、そこでは、ＭＯＳＦＥＴのチャネル内の高い電界がホットキャリアを生成し、ホットキャリアが衝突イオン化を通じて電子とホールの対を生成する。電子はスペーサに注入されてトラップされ、ホールは基板に収集される。電子がスペーサ内にトラップされているか否かにより、論理値「０」或いは「１」が生成される。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
システム・オン・チップのような、種々の用途例ではプログラマブルＭＯＳＦＥＴ及びロジツクＭＯＳＦＥＴを同一チップ上に形成する必要がある。しかしながら、ロジックＭＯＳＦＥＴはメモリ用途のＭＯＳＦＥＴとは異なる構造を有する。即ち、プログラマブルメモリ電界効果型トランジスタ（ＦＥＴ）とロジックＦＥＴとは異なるそしてしばしば総範する製造上及び構造上の条件を要する。例えば、プログラマブルメモリＭＯＳＦＥＴでは、チャージ・トラップを促進してプログラム効率を促進することが望ましい。対照的に、ロジックＭＯＳＦＥＴでは、チャージトラップを抑制してデバイス特性の変位を最小化することが望ましい。
【課題を解決するための手段】
【０００４】
本発明によれば、プログラマブルメモリＭＯＳＦＥＴにロジックＭＯＳＦＥＴを統合するための方法が提供される。広義には、この方法は第１部分と第２部分とを含む半導体基板を用意し、半導体基板を被う層状ゲート積層体を形成し、層状ゲート積層体は半導体基板を被う高ｋゲート誘電体層及び高ｋゲート誘電体層を被う金属電極層を含み、高ｋゲート誘電体層の上で停止するよう金属ゲート電極にパターンを形成して半導体基板の第１部分に存在する第１金属ゲート電極及び半導体基板の第２部分に存在する第２金属ゲート電極を形成し、高ｋゲート誘電体層の一部分を被うよう第１金属ゲート電極上にスペーサを形成し、ここで、第１金属ゲート電極の下に位置せず、第２金属ゲート電極の下に位置せず、そして、スペーサの下に位置しない高ｋゲート誘電体層の残存部分は露出されており、高ｋゲート誘電体層の残存部分をエッチングして第１金属ゲート電極のサイドウォールを越えて延びる部分を有する第１高ｋゲート誘電体層及び第２金属ゲート電極のサイドウォールに整合されるエッジを有する第２高ｋゲート誘電体層を生成する。
【０００５】
他の態様では、プログラマブルメモリＭＯＳＦＥＴ及び通常のＭＯＳＦＥＴを含むメモリデバイスが提供される。広義には、メモリデバイスは半導体基板、プログラマブルメモリデバイス、及び半導体デバイスを含む。半導体基板は第１部分及び第２部分を含む。第１部分はプログラマブルメモリデバイスを含み、第２部分は半導体デバイスを含む。プログラマブルメモリデバイスは第１ゲート構造体及び第１ゲート構造体に隣接するスペーサを含み、第１ゲート構造体は第１高ｋゲート誘電体を被う第１金属ゲート電極を含む。第１高ｋゲート誘電体の一部は前記スペーサの下に存在する。半導体デバイスは第２ゲート構造体を含み、第２ゲート構造体は第２高ｋゲート誘電体を被う第２ゲート金属電極を含み、第２金属ゲート電極のサイドウォールは第２高ｋゲート誘電体のエッジに整合されている。
【０００６】
他の態様では、メモリデバイスが提供され、メモリデバイスはゲート構造体及びゲート構造体に隣接するスペーサを含む。ゲート構造体は高ｋゲート誘電体を被う金属ゲート電極を含む。高ｋゲート誘電体の一部はゲート構造体に隣接するスペーサの下に存在する。
【図面の簡単な説明】
【０００７】
以下の説明は例示であって発明の限定を意図しておらず、以下の説明と添付の図面を参照することにより本発明はよりよく理解される。また、以下の説明及び図面において、同様の要素及び部分には同様の参照番号を付すこととする。
【図１】本発明の一実施例によるメモリデバイスの横断面図である。
【図２】半導体基板を被う層状ゲート積層体を含む初期構造体の横断面図であり、層状ゲート積層体は半導体基板を被う高ｋゲート誘電体層と高ｋゲート誘電体層を被う金属電極層を含む。
【図３】高ｋゲート誘電体層の上で停止するよう金属ゲート電極層にパターンを形成して半導体基板の第１部分に存在する第１金属ゲート電極及び半導体基板の第２部分に存在する第２金属ゲート電極を形成した構造の横断面図である。
【図４】半導体基板の第１部分及び第２部分内の横に広がるソース及びドレイン領域を形成した構造の横断面図である。
【図５】第１ゲート金属電極上の第１犠牲スペーサ及び第２ゲート金属電極上の第２犠牲スペーサを形成した構造の横断面図である。
【図６】第２ゲート金属電極からの第２ゲート犠牲スペーサの除去を描した構造の横断面図であり、第１金属ゲート電極の下にも、第２金属ゲート電極の下にも、また、第１金属ゲート電極のサイドウォールの下にも位置しない高ｋゲート誘電体の残存部分は露出される。
【図７】高ｋゲート誘電体層の残存部部分をエッチングして、第１金属ゲート電極のサイドウォール（Ｓ１）を越えて延びる部分を有する第１高ｋゲート誘電体を形成し、第２ゲート金属電極のサイドウォール（Ｓ２）に整合されたエッジを有する第２高ｋゲート誘電体を形成した構造の横断面図である。
【図８】第１ゲート金属電極及び第２ゲート金属電極に隣接するオフセットスペーサを形成し、そして、半導体基板の第１部分及び第２部分に深いソース及びドレイン領域の形成した構造の横断面図である。
【図９】図３に描かれた構造体から始まる本発明の他の実施例であり、第１金属ゲート電極上に第１犠牲スペーサを形成し、第２金属ゲート電極上に第２犠牲スペーサを形成した構造の横断面図である。
【図１０】図９の実施例の続きであり、第２金属ゲート電極から第２犠牲スペーサを除去し、そして高ｋゲート誘電体層の残存部分にエッチングを施して、第１金属ゲート電極のサイドウォールを越えて延びる部分を有する第１高ｋゲート誘電体を形成し、第２金属ゲート電極のサイドウォールに整合されたエッジを有する第２高ｋゲート誘電体を形成した構造の横断面図である。
【図１１】図９の実施例の続きであり、半導体基板の第１部分及び第２部分に横に広がるソース及びドレイン領域を形成した構造の横断面図である。
【図１２】図９の実施例の続きであり、第１金属ゲート電極及び第２金属ゲート電極に隣接するオフセットスペーサを形成し、そして半導体基板の第１部分及び第２部分に深いソース及びドレイン領域を形成した構造の横断面図である。
【発明を実施するための形態】
【０００８】
以下で本発明の実施例を詳細に述べるが、それらは様々な態様で具体化され得る本発明を図式化したものに過ぎない。また、本発明の様々な実施例に関連する各々の例示は図式化のためであり、本発明を制約するものではない。更に、図面は必ずしも縮尺通りではなく、幾つかの構造部分については特定の構成要素の詳細を示すために拡大されている。従って、以下に開示する特定の構造の詳細や機能の詳細は本発明をなんら限定するものではなく、本発明を様々な態様で利用し得る当業者にとっての単なる例示であり基礎的部分であるに過ぎない。
【０００９】
本発明の実施例は半導体及びメモリデバイスのゲート構造に関連する新規な製造方法及び構造に関する。本発明の製造方法及び構造に関する記述において、そうでない旨の記載の限り、以下の語句は以下の意味である。
【００１０】
「半導体基板」とは、真性半導体材料にドーピング不純物がドーピングされたものであり、真性半導体とは異なる電気特性を有する。ドーピングは、真性半導体へのドパーント元素の添加を含み、それにより、熱平衡状態での真性半導体中の電子及びホールのキャリア濃度を変化させる。不純物半導体は自身の多数キャリア濃度によりｎ型或いはｐ型半導体に分類される。
【００１１】
「メモリデバイス」とは、その電気的状態が変化し、変化した状態が維持され、それにより、１ビットの情報が記憶され得る構造体である。
「電界効果型トランジスタ」とは、出力電流、即ち、ソース・ドレイン間電流がゲート電極に印加される電圧により制御されるトランジスタである。電界効果型トランジスタは３つの端子、即ち、ゲート電極、ソース領域、およひ、ドレイン領域を有する。
【００１２】
「デバイスチャネル」とはゲート構造体の下で且つソース領域及びドレイン領域間に在る領域であり、半導体デバイスがオンにされたときに導電性になる。
「ドレイン領域」とは半導体デバイス内のドープされた領域であり、デバイスチャネルの端部に位置し、キャリアはドレイン領域を通じてから半導体から流出する。
【００１３】
「ソース領域」とは半導体デバイス内のドープされた領域であり、そこからデバイスチャネル内に多数キャリアが流入する。
「ゲート構造体」とは、電界効果型トランジスタ（ＦＥＴ）のような、半導体デバイスの出力電流（即ち、チャネル内のキャリアの流れ）を制御するために用いられる構造体である。
【００１４】
「ゲート電極」とは伝導度の範囲が０．１Ω／□から５００Ω／□の材料であり、ゲート誘電体の上に位置する。
「ゲート誘電体」とは半導体基板とゲート電極との間の絶縁層である（非常に薄い金属を用い、典型的には３００Ω／□を用いる。）
「高ｋ」とは３．９より高い誘電率（ｋ）の誘電材料である。
「金属」とは電気伝導材料であり、電気伝導材料では金属原子が金属結合力により互いに強く結びつき、金属の導電帯と荷電子帯とが重なるエネルギー帯構造であり、そのため、エネルギ―ギャップが存在しない。
【００１５】
材料除去プロセスにおける「選択的」とは、第１材料の除去速度が材料除去プロセスを施す構造体の別の材料の除去速度よりも大きい場合を意味する。一実施例では、選択的エッチングは２：１より大きな選択性のエッチングである。
「ドーパント領域」とは真性半導体材料の部分であり、その材料の電気伝導性がｎ型あるいはｐ型ドーパントに依存する。
「異方性」とはエッチング種を作用させる材料の表面に対する直角方向に沿った材料除去速度が同じ材料の表面に平行な方向に沿った材料除去速度よりも大きい材料除去プロセスを意味する。
【００１６】
「絶縁性」あるいは「誘電性」とは室温伝導度が約１０−１０（Ω−ｍ）より少ない材料を意味する。
「直接物理コンタクト」あるいは「隣接」とは２つの構造体が間に如何なる中間導電性、絶縁性、あるいは半導体性の構造を介在することなく接触することを意味する。
「被って」、「下に」、「頂部に」、および「上に」は隣接する２つの構造体の構造的関係を意味し、導電性、絶縁性、あるいは半導体性の材料が２つの構造体の隣接面に存在するか否かを問わない。
【００１７】
以下においては、「上方」、「下方」、「右側」、「左側」、「垂直」、「水平」、「頂部」、「底部」およびそれらの派生語は図中の方向に過ぎない。
明細書中の「１つの実施例」「一実施例」、「一例としての実施例」等は、記述されている実施例が特定の特徴、構造、或いは特性を有するが、だからと言って、全ての実施例がそのような特定の特徴、構造、或いは特性を必ずしも有さなくともよい。更に、そのような文言は同一の実施例に関するものとは限られない。更には、特定の特徴、構造、或いは、特性が一実施例について述べられている場合、そのような特徴、構造、或いは特性の当業者による他の実施例への応用は、そのような応用が明記されているか否かに依らず、本明細書により開示されているものである。
【００１８】
システムオンチップのような、種々の用途例ではプログラマブルＭＯＳＦＥＴ及びロジツクＭＯＳＦＥＴを同一チップ上に形成する必要がある。しかしながら、ロジックＭＯＳＦＥＴはメモリ用途のＭＯＳＦＥＴとは異なる構造を有する。即ち、プログラマブルメモリ電界効果型トランジスタ（ＦＥＴ）とロジックＦＥＴとは異なるそしてしばしば総範する製造上及び構造上の条件を要する。例えば、プログラマブルメモリＭＯＳＦＥＴでは、チャージトラップを促進してプログラム効率を促進することが望ましい。対照的に、ロジックＭＯＳＦＥＴでは、チャージトラップを抑制してデバイス特性の変位を最小化することが望ましい。
【００１９】
一実施例では、本発明は、高ｋ金属ゲート・プログラマブルメモリ金属酸化物半導体電界効果型トランジスタ（ＭＯＳＦＥＴ）と、ロジックＭＯＳＦＥＴのような、半導体デバイスとを、同一半導体基板上に形成するための方法及び構造を提供する。プログラマブルメモリＭＯＳＦＥＴはデバイスのスペーサ内の電子トラップの効率化を促進するよう構成され、半導体デバイスはホットキャリア効果が低減されるよう構成される。
【実施例】
【００２０】
図１は本発明によるメモリデバイスの一実施例を示す。メモリデバイスは第１部分１５及び第２部分２０を備える半導体基板５を有する。第１部分１５にはプログラマブルメモリデバイス１０５が存在し、第２部分２０には半導体デバイス１１０が存在する。プログラマブルメモリデバイス１０５は第１ゲート構造体３５と第１ゲート構造体３５に隣接する少なくとも１つのスペーサ５５を備える。第１ゲート構造体３５は第１高ｋゲート誘電体１７を被う第１金属ゲート電極１６を備え、第１高ｋゲート誘電体１７の部分３０は第１ゲート構造体３５に隣接する少なくとも１つのスペーサ５５の下に位置する。半導体デバイス１１０は第２ゲート構造体４０を備え、第２ゲート構造体４０は第２高ｋゲート誘電体２２を被う第２金属ゲート電極２１を備えた第２電極構造体４０を備えており、第２金属ゲート電極２１のサイドウォールＳ２は第２高ｋゲート誘電体２２のエッジ２３に整合されている。
【００２１】
一実施例では、第１高ｋゲート誘電体１７の部分３０が第１ゲート構造体３５に隣接する少なくとも１つのスペーサ５５の下に位置しており、このような部分３０がプログラマブルメモリデバイス１０５のメモリ機能における電子及びホールのトラップを促進する。また、第２金属ゲート電極２１のサイドウォールＳ２は第２高ｋゲート誘電体２２のエッジ２３に整合されており、このようなサイドウォールＳ２は半導体デバイス１１０のホットキャリア効果を低減する。
【００２２】
第１ゲート構造体３５は第１金属ゲート電極１６を被う第１ポリシリコン層１４ａを更に備えてもよく、第２ゲート構造体４０は第２金属ゲート電極２１を被う第２ポリシリコン層１４ｂを更に備えてもよい。幾つかの実施例では、ポリシリコン層１４ａ及び１４ｂは省かれる。図１に描かれるように、プログラマブルメモリデバイス１０５及び半導体デバイス１１０は延長ソース及びドレイン領域７と埋没ソース及びドレイン領域６を備えてもよい。上述のメモリデバイス及びメモリデバイスを製造するための方法は図２乃至１２を参照して以下により詳細に述べられる。
【００２３】
図２は本発明の一実施例において用いられる初期構造体を描いている。この初期構造体は半導体基板５を被う層状ゲート積層体１０を備えることができる。層状ゲート積層体１０は半導体基板５を被う高ｋゲート誘電体層１２及び高ｋゲート誘電体層１２を被う金属電極層１３を含むことができる。典型的には、層状ゲート積層体１０は金属電極層１３を被うポリシリコン層１４を更に含む。
【００２４】
半導体基板５はこれらに限られないが通常のＳｉ含有材料、ゲルマニウム含有材料、ＧａＡｓ、ＩｎＡｓ及びその他の半導体のような如何なる半導体を含む。Ｓｉ含有材料は以下のものに限定されないがＳｉ、バルクＳｉ、単結晶Ｓｉ、多結晶Ｓｉ、ＳｉＧｅ、アモルファスシリコン、シリコンオンインシュレータ基板（ＳＯＩ）、ＳｉＧｅオンインシュレータ（ＳＧＯＩ）、アニールポリシリコン及びポリシリコン線構造体を含んでよい。半導体基板５がシリコンオンインシュレータ（ＳＯＩ）或いはＳｉＧｅオンインシュレータであるときは、埋め込み絶縁層上のＳｉ含有層の厚さは３０ｎｍの位数（ｏｒｄｅｒ）以上の厚さであってもよい。ＳＯＩ或いはＳＧＯＩ基板は当業者により良く知られた技法によって製造され得る。例えば、ＳＯＩ或いはＳＧＯＩ基板は熱結合プロセスを用いて製造されてもよいし、或いは、当分野で酸素のイオン打ち込みによる分離技術（ＳＩＭＯＸ）と言われる、イオン打ち込みプロセスを用いて製造され得る。
【００２５】
分離領域６が半導体基板５に形成されもてよく、この場合、分離領域６は半導体基板５の第１部分１５を半導体基板５の第２部分２０から分離する。分離領域６はシャロートレンチアイソレーション（ＳＴＩ）であってもよい。ＳＴＩ領域は、反応性イオンエッチング（ＲＩＥ）或いはプラズマエッチングのような、通常のドライエッチングプロセスを用いて半導体基板５にトレンチ（溝）をエッチングして形成できる。トレンチは必要に応じて通常の内張り材料、例えば、酸化物により内張りされ、その後に化学気相堆積法（ＣＶＤ）或いはその他の同様の堆積法がトレンチにポリシリコン或いは酸化物もしくは窒化物またはその両方のようなその他の同様のＳＴＩ誘電材料を充填するために用いられる。ＳＴＩ材料は堆積後に必要に応じて高密度化されてもよい。化学機械研磨（ＣＭＰ）のような、通常の平坦化プロセスが平坦な構造体を形成するために必要に応じて用いられ得る。幾つかの実施例では、分離領域は通常のシリコンの部分的酸化プロセスにより形成されるＬＯＣＯＳ（シリコンの部分的酸化）領域であってもよい。
【００２６】
図２を引続き参照すると、高ｋ誘電体層１２が半導体基板５の上に形成され、高ｋ誘電体層１２は典型的には酸化物含有材料であり一般的に約０．８ｎｍより厚い。高ｋ誘電体層１２はより典型的には１．０ｎｍから２．０ｎｍの厚さであるが、それよりも厚くても薄くてもよい。
【００２７】
高ｋ誘電体層１２は単一層でもよいし或いはより典型的には複数材料の複数層でもよい。例えば、高ｋ誘電体層１２は界面層（典型的にはシリコンオキサイド、シリコンナイトライド、或いはシリコンオキシナイトライド）及び７より大きな誘電定数を有する高ｋ誘電体材料を含んでよい。高ｋ誘電体層１２は以下のようなものに限定されないが以下のようなものを１つまた複数含む材料から構成されてもよい。以下のようなものとは、シリコンオキサイド、シリコンナイトライド、シリコンオキシナイトライド、そして、ハフニウムオキサイド、ハフニウムシリコンオキサイド、ハフニウムシリコンオキシナイトライド、ランタンオキサイド、ランタンアルミニウムオキサイド、ジルコニウムオキサイド、ジルコニウムシリコンオキサイド、ジルコニウムシリコンオキシナイトライド、タンタルオキサイド、チタニウムオキサイド、バリウムストロンチウムチタニウムオキサイド、バリウムチタニウムオキサイド、ストロンチウムチタニウムオキサイド、イットリウムオキサイド、アルミニウムオキサイド、鉛スカンジウムタンタルオキサイドのような金属酸化物、及び、亜鉛ニオブ酸鉛、更に、これらの材料の種々の組合せである。
【００２８】
高ｋゲート誘電体層１２は堆積法により形成されてよい。ここで堆積法は、以下のものに限定されないが、化学気相堆積法（ＣＶＤ）、原子線ＣＶＤ（ＡＬＣＶＤ）、プラズマＣＶＤ、プラズマ促進ＣＶＤ、スパッタリング、及び、化学溶液堆積法を含む。他の例では、高ｋゲート誘電体層１２は界面層を更に含み、界面層は酸化物形成、酸窒素化物形成、窒化物形成、化学酸化、もしくは、プラズマ或いはラジカル処理、または、酸化物形成、酸窒素化物形成、窒化物形成、化学酸化と、プラズマもしくはラジカル処理又は両者により形成される。続いて、第１ゲート構造体の第１高ｋゲート誘電体及び第２ゲート構造体の第２高ｋゲート誘電体が形成するように高ｋゲート誘電体層１２が続いてエッチングされる。
【００２９】
金属電極層１３が高ｋ誘電体層１２の上にＣＶＤ、プラズマ促進ＣＶＤ、メッキ、もしくは、スパッタリングまたはこれらの組合せのような堆積プロセス、それに続く、平坦化により形成される。金属電極層１３はこれらに限定されないがＷ、Ｎｉ、Ｔｉ、Ｍｏ、Ｔａ、Ｃｕ、Ｐｔ、Ａｇ、Ａｕ、Ｒｕ、Ｉｒ、Ｒｈ、及びＲｅ、そして、これら導電性要素金属の少なくとも１つを含む合金を含む種々の導電性金属であり得る。導電性要素の組合せが採用される場合、ＴａＮ或いはＷＮのような追加的な拡散障壁材料（図中には示されない。）が導電性材料間に形成されてもよい。金属電極層１３は５ｎｍから５０ｎｍの範囲の厚さＴ１を有してよい。更に典型的には、金属電極層１３の厚さＴ１の範囲は７．５ｎｍから２０ｎｍである。金属電極層１３は、続いて、第１ゲート構造体の第１金属ゲート電極及び第２ゲート構造体の第２金属ゲート電極を形成するためにエッチングされる。
【００３０】
図２を引続き参照すると、ポリシリコン層１４が化学気相堆積法（ＣＶＤ）により堆積され得る。ポリシリコン層１４は元素の周期律表のＩＩＩ−Ａ族或いはＶ族の元素によりドープされ得る。ドーパントはポリシリコン層１４の堆積中に導入されてもよいし、或いは、ゲート積層体１０の形成に続いて導入されてもよい。ポリシリコン層１４は２０ｎｍから２００ｎｍの範囲の厚さＴ２を有することができる。より典型的には、ポリシリコン層１４の厚さＴ２は４０ｎｍから８０ｎｍの範囲である。再度強調するが、本発明の幾つかの実施例ではポリシリコン層１４は省略できる。
続いて、ポリシリコン層１４がエッチングされて、第１ゲート構造体の第１ポリシリコン層及び第２ゲート構造体の第２ポリシリコン層が形成される。
【００３１】
図３は高ｋゲート誘電体上で停止するポリシリコン層（ポリシリコン層が存在する場合）のパターン形成と高ｋゲート誘電体層１２のパターン形成とを示し、これらのパターン形成により半導体基板５の第１部分１５内に存在する第１金属ゲート電極１６及び半導体基板５の第２部分２０内に存在する第２金属ゲート電極２１が形成される。第１金属ゲート電極１６及び第２金属ゲート電極２１はフォトリソグラフィ及びエッチングプロセスのステップを用いて形成される。特に、パターンは、エッチング対象の表面にマスキング層（フォトレジスト或いは下層にハードマスクを備えたフォトレジスト）を塗布し、パターンに沿った照射となるようにフォトレジスト層を露光し、そして、現像剤を用いてフォトレジストをパターン通りに現像することを用いて生成される。フォトレジストのパターン形成が完了するとフォトレジストで被われた領域は保護される一方で、露出された領域は、保護されない領域を除去する選択的エッチングプロセスを用いて除去される。一実施例ではポリシリコン層はエッチングされ、次に、第１金属ゲート電極１６及び第２金属ゲート電極２１を形成するエッチングプロセスの最中のエッチングマスクとして利用される。第１ポリシリコン層１４ａが第１ゲート積層体３５内に存在し、第２ポリシリコン層１４ｂが第２ゲート積層体４０内に存在する。この実施例では、前述のエッチングプロセスが第１ポリシリコン層１４ａ及び第２ポリシリコン層１４ｂを生成するために用いられてもよい。
【００３２】
図４は半導体基板５の第１部分１５及び第２部分２０内の横に広がるソース及びドレイン領域７の形成を描いている。横に広がるソース及びドレイン領域７は半導体基板５へのｎ型或いはｐ型のドーパントのイオン打ち込みにより形成され得る。ＰＦＥＴデバイスは、横に広がるソース及びドレイン領域７に周期律表のＶ族の元素をドーピングすることによりシリコン含有半導体基板内に生成される。ＮＦＥＴデバイスは、横に広がるソース及びドレイン領域７に周期律表のＩＩＩ族の元素をドーピングすることによりシリコン含有半導体基板内に生成される。１つの例では、横に広がるソース及びドレイン領域についてのドーパントはヒ素を含み、ヒ素は２ＫｅＶから５０ＫｅＶの範囲のエネルギーで注入され、注入濃度は５×１０１３原子／ｃｍ２から１×１０１５原子／ｃｍ２の範囲である。ハロー領域（図示せず）が傾斜した方向からのイオン注入及び横に広がるソース及びドレイン領域７とは反対の導電型ドーパントを用いることにより横に広がるソース及びドレイン領域７の下に形成され得る。必要に応じて、広いスペーサが、横に広がるソース及びドレイン領域７の形成前に形成されてもよい。この広いスペーサは図示されないが、窒化物を含んでもよく、横に広がるソース及びドレイン領域７の形成前に形成されてもよい。広いスペーサが存在するときには、広いスペーサは横に広がるソース及びドレイン領域７の形成後に除去されてもよい。
【００３３】
図５は第１金属ゲート電極１６を含む第１ゲート構造体３５のサイドウォール上の第１の犠牲スペーサ９及び第２金属ゲート電極２１を含む第２ゲート構造体４０のサイドウォール上の第２犠牲スペーサ１１を描いている。第１犠牲スペーサ９及び第２犠牲スペーサ１１は、酸化物、窒化物、酸窒化物、或いはこれらの組合せから形成され得る。典型的には、第１犠牲スペーサ９及び第２の犠牲スペーサ１１は、シリコンナイトライドのような、窒化物から形成される。第１の犠牲スペーサ９及び第２の犠牲スペーサ１１は、堆積法或いは熱成長法のような、成長プロセスにより作られ得る。例えば、第１犠牲スペーサ９及び第２犠牲スペーサ１１は、反応性イオンエッチングのような異方性エッチングと組合わされる化学気相堆積法（ＣＶＤ）のような堆積プロセスにより形成され得る。第１犠牲スペーサ９及び第２犠牲スペーサ１１は、典型的には５ｎｍから６０ｎｍの範囲の幅Ｗ１を有するが、それよりも薄い或いはそれよりも厚い幅でもよい。より典型的には、第１犠牲スペーサ９及び第２犠牲スペーサ１１は、夫々が１０ｎｍから２０ｎｍの範囲の幅Ｗ１を有してもよい。
【００３４】
図６は第２ゲート構造体４０から第２犠牲スペーサ１１を除去した状態を描いており、高ｋゲート誘電体層１２の残存部１２ａが露出されている。高ｋゲート誘電体層１２の残存部１２ａとは、第１金属ゲート電極１６の下でもなく、第２金属ゲート電極２１の下でもない高ｋゲート誘電体層１２の部分であり、そして、第１犠牲スペーサ９の下でもない高ｋゲート誘電体層１２の部分である。一実施例では、高ｋゲート誘電体層１２の露出された部分、即ち、残存部１２ａはエッチングマスク２５の形成により選別される。エッチングマスク２５は半導体基板５の第１部分１５を被って保護し、第１部分１５には第１金属ゲート電極１６及び第１犠牲スペーサ９を含む第１ゲート構造体３０が存在する。エッチングマスク２５は高ｋゲート誘電体層１２のうちの第２部分２０内に存在する部分を被わない。更に、図６に描かれているように、高ｋゲート誘電体層１２の露出部分であるところの残存部分１２ａは第２金属ゲート導電体２１の下には存在しない。
【００３５】
一実施例では、エッチングマスク２５は半導体基板５の第１部分１５を被うように形成される。一実施例では、エッチクングマスク２５は堆積法、フォトリソグラフィ法、及び高選択性エッチング法を用いて形成されるハードマスクである。一実施例では、ハードマスク層は半導体基板５の第１部分１５及び第２部分２０を被うように先ず堆積される。ハードマスクは化学気相堆積法（ＣＶＤ）及びその他の方法で堆積され得るような誘電体系材料を含み得る。典型的には、ハードマスクの組成物はシリコンオキサイド、シリコンカーバイド、シリコンナイトライド、シリコンカーボナイトライド等を含む。ハードマスク層としてスピンオン誘電体が用いられ得る。スピンオン誘電体は以下のものに限定されないがシルセスキオキサン、シロキサン、及び、ボロンフォスフェイトシリケイトガラス（ＢＰＳＧ）を含む。
【００３６】
ハードマスク層は次にフォトリソグラフィ法によりパターン形成される。特に、パターンは、パターン形成しようとする表面にフォトレジストを塗布し、フォトレジストをパターン通りの照射に露光されることにより形成され、パターンは次にレジスト現像剤を用いて現像される。フォトレジストのパターン形成が完了した後、フォトレジストで被われた領域は保護される一方で露出された領域は除去される。除去はエッチングマスク２５を形成するハードマスク層の保護されていない領域を除去する選択的エッチングプロセスを用いて行われる。
【００３７】
他の実施例では、フォトレジストマスクがエッチングマスク２５としてのハードマスクの代わりに用いられてもよい。フォトレジストマスクはフォトレジスト層を塗布し、フォトレジスト層をパターン通りの照射に露光させ、そして、レジスト現像剤を用いてパターンをフォトレジスト中に現像することにより形成し得る。フォトレジストのパターン形成が完了すると残存フォトレジストによって被われた半導体基板５の領域は保護される。
【００３８】
エッチングマスク２５の形成に続いて、第２犠牲スペーサ１１が第２犠牲スペーサ１１の材料に対して高い選択性を有するエッチングプロセスにより除去される。このエッチングプロセスはエッチングマスク２５、第２金属ゲート電極２１、或いは、第２金属ゲート電極２１を被うように配置された第２ポリシリコン層１４ａが存在するときには第２のポリシリコン層１４ｂ、及び半導体基板５をエッチングしない。第２犠牲スペーサ１１の除去の後、選択性エッチングのような、エッチングプロセスを用いてエッチングマスク２５が除去される。
【００３９】
図７はエッチングマスクを除去した後の高ｋ誘電体層の残存部、即ち、露出部の除去を描いており、この除去が第１高ｋゲート誘電体１７及び第２の高ｋゲート誘電体２２を形成する。第１高ｋゲート誘電体１７は第１金属ゲート電極１６のサイドウォールＳ１を越えて延びる部分３０を有する。第２高ｋゲート誘電体２２はエッジ２３を有し、このエッジ２３は第２金属ゲート電極２１のサイドウォールＳ２に整合されている。第２高ｋゲート誘電体２２のエッジ２３と第２金属ゲート電極２１のサイドウォールＳ２との間の関連性を記述する用語の「整合」とはエッジ２３の外面が第２金属ゲート電極２１のサイドウォールＳ２の外面と共通面上にあること、即ち、同一面上にあることを意味する。より明確には、一実施例では、エッジ２３の外面とサイドウォールＳ２の外面とは共に半導体基板５の上面に平行な面に対して垂直な平面上に存在する。
【００４０】
高ｋゲート誘電体層の残存部分、即ち、露出部分は例えば反応性イオンエッチング（ＲＩＥ）のような異方性エッチングプロセスの如きエッチングプロセスにより除去され得る。一実施例では、エッチングプロセスは選択的エッチングプロセスであり、エッチング化学種は半導体基板５、第１ゲート構造体３５、第２ゲート構造体４０、及び第１犠牲スペーサ９に対して高ｋゲート誘電体層を選択的にエッチングする。
【００４１】
第１高ｋゲート誘電体１７の部分３０は第１ゲート構造体３５に隣接する第１犠牲スペーサ９の下に存在し、第１高ｋゲート誘電体１７の部分３０は第１金属ゲート電極１６のサイドウォールから測って２ｎｍから４０ｎｍの範囲の長さＬ１を有する。より典型的には、第１高ｋゲート誘電体１７のうちの第１の犠牲スペーサ９の下に存在する部分３０は第１金属ゲート電極１６のサイドウォールから測って５ｎｍから２０ｎｍの範囲の長さＬ１を有する。
【００４２】
図８は、第１ゲート構造体３５及び第２ゲート構造体４０に隣接する深いソース及びドレイン用オフセットスペーサ５５の形成を描き、そして、半導体基板５の第１部分１５及び第２部分２０内の深いソース及びドレイン領域６０の形成を描いている。一実施例では、深いソース及びドレイン用スペーサ５５の形成前に、第１犠牲スペーサ９がエッチングプロセスを用いて第１ゲート構造体３５から除去される。第１、第２犠牲スペーサ９、１１と同様に、深いソース及びドレイン用スペーサ５５は誘電体材料により形成されてよい。深いソース及びドレイン用スペーサ５５は典型的には窒化物或いは酸化物と窒化物との組合せ材料により形成される。一例では、深いソース及びドレイン用スペーサ５５はＳｉ３Ｎ４のような窒化物である。深いソース及びドレイン用スペーサ５５は堆積プロセス及びエッチングプロセスを用いて形成され得る。深いソース及びドレイン用スペーサ５５は１０ｎｍから６０ｎｍの範囲、典型的には約１５ｎｍのスペーサ幅Ｗ２を有する。
【００４３】
深いソース及びドレイン用スペーサ５５の形成に続いて、より高いエネルギーのイオン注入が実行されて深いソース及びドレイン領域６０を形成する。これらの注入は横に広がるソース及びドレイン領域７の注入よりも高いエネルギー及び高いドーパント濃度において実行される。深いソース及びドレイン領域６０は典型的には横に広がるソース及びドレイン領域７と一致するタイプのドーパントでドープされる。
【００４４】
深いソース及びドレイン領域６０の形成に続いて、ソース及びドレイン領域６０は活性化アニーリングにより活性化される。活性化アニーリングは以下のものに限定されないが急速熱的アニーリング、ファーネスアニーリング、フラッシュランプアニーリング、レーザアニーリング、或いはこれらの種々の組合せのような従来のプロセスを用いる。活性化アニーリングは８５０℃から１３５０℃の範囲の温度において実行される。
【００４５】
図８を引続き参照し、一実施例では、本発明のメモリデバイスは半導体基板５の第１部分１５のプログラマブルメモリデバイス１０５と半導体基板５の第２部分２０の半導体デバイス１１０とを含む。
【００４６】
一実施例では、プログラマブルメモリデバイス１０５はホットキャリアメモリ電界効果型トランジスタ（ＦＥＴ）である。プログラマブルメモリデバイス１０５は第１ゲート構造体３５及び少なくとも１つのスペーサ、即ち、深いソース及びドレイン・オフセットスペーサ５５を有してよく、深いソース及びドレイン・オフセットスペーサ５５は第１ゲート構造体３５に隣接している。ここで、第１ゲート構造体３５は第１高ｋゲート誘電体１７を被う第１金属ゲート電極１６を含み、第１高ｋゲート誘電体１７の部分３０は第１ゲート構造体３５に隣接するスペーサ５５の下に存在する。
【００４７】
図８に描かれるように、第１ゲート構造体３５は第１金属ゲート電極１６を被う第１ポリシリコン層１４ａを含むこともできる。一実施例では、ホットキャリアメモリＦＥＴ、即ち、プログラマブルメモリデバイス１０５の第１高ｋゲート誘電体１７の深いソース及びドレイン用オフセットスペーサ５５の下に存在する部分３０が深いソース及びドレイン領域内の電子のトラッピングの効率を促進する。これは、シリコンオキサイド（ＳｉＯ２）或いはシリコンナイトライド（Ｓｉ３Ｎ４）のスペーサ５５に対する高ｋゲート誘電体、即ち、第１高ｋゲート誘電体１７の電子注入障壁の低さに起因する。上に論述されたように、第１高ｋゲート誘電体１７の誘電体材料はＨｆＯ２、ＺｒＯ２、Ａｌ２Ｏ３、ＴｉＯ２、Ｌａ２Ｏ３、ＳｒＴｉＯ３、ＬａＡｌＯ３、及びＹ２Ｏ３の少なくとも１つにより構成される。１つの例では、プログラマブルメモリデバイス１０５の第１高ｋゲート誘電体１７はＨｆＯ２により構成され、障壁は１．５ｅＶであるが、この値（障壁）は第１高ｋゲート誘電体がＳｉＯ２から構成される場合は、３．５ｅＶである。
【００４８】
一実施例では、半導体デバイス１１０は第２ゲート構造体４０を含み、第２ゲート構造体４０は第２高ｋゲート誘電体２２を被う第２金属ゲート電極２１を有する。第２金属ゲート電極２１のサイドウォールＳ２は第２高ｋゲート構造体２２のエッジ２３に整合されている。半導体デバイス１１０はロジックデバイスであってもよく、ロジックデバイスは典型的にはメモリデバイスによるメモリファンクションに代わってロジックファンクションを遂行する。一実施例では、上述の半導体デバイス、及びその製法は、半導体デバイスのゲート構造体、即ち、第２ゲート構造体４０に隣接するオフセットスペーサ５５の下に高ｋ誘電体材料を設けない事により、ホットキャリア効果を低減する。
【００４９】
図９乃至１２は、図１に描かれるようなメモリデバイスの形成方法の他の実施例を描く。図９は、図３中に描かれる構造の第１金属ゲート電極１６上への第１犠牲スペーサ９の形成と第２金属ゲート電極２１上への第２犠牲スペーサ１１の形成を描いている。第１犠牲スペーサ９及び第２犠牲スペーサ１１の形成に関する図５を参照しての上記説明は、図９に描かれた本実施例に適用できる。
【００５０】
図１０は第２犠牲スペーサ１１の第２金属ゲート電極２１からの除去、及び高ｋゲート誘電体層の露出された部分のエッチングを描く。上記実施例と同様に、エッチングステップは第１ゲート構造体３５及び第２ゲート構造体４０を形成する。第１ゲート構造体３５は、第１金属ゲート電極１６のサイドウォールＳ１を越えて延びる部分３０を有する第１高ｋゲート誘電体１７を含む。第２ゲート構造体４０は、第２金属ゲート電極２１のサイドウォールＳ２に整合されたエッジ２３を有する第２高ｋゲート誘電体２２を含む第２ゲート構造体４０を含む。
【００５１】
図１１を参照し、次のプロセスでは、横に広がるソース及びドレイン領域７が半導体基板５の第１部分１５及び第２部分２０内に形成される。次に、深いソース及びドレイン用オフセットスペーサ５５が第１金属ゲート電極１６及び第２金属ゲート電極２１に隣接して形成され、そして、図１２に示されるように、深いソース及びドレイン領域６０が半導体基板５の第１部分１５及び第２部分２０内に形成される。
【００５２】
本発明は好ましい実施例を参照して詳述されたが、形態及び詳細についての前述の及びその他の変更があっても、それらは本発明の意図や範囲から外れるものではないと当業者により理解される。従って、本発明は添付の特許請求の範囲により限定されても前述の図示された形態及び詳細には限定されない。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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