(57)【特許請求の範囲】
【請求項１】
入力電源と直列に接続され、所定のスイッチング周波数でオン・オフすることによって入力電圧を断続し交流電圧を発生させる主スイッチング素子と、
前記交流電圧が印加される一次巻線及びそれに磁気結合した二次巻線を有する主トランスと、
前記二次巻線に発生した交流電圧を直流の出力電圧に変換し、当該出力電圧及び出力電流を負荷に供給する整流平滑回路と、
前記出力電圧と相関のある電圧信号である間接出力電圧信号を出力する出力電圧検出回路と、
所定の直流電圧である基準電圧信号を出力する基準電圧信号発生回路、及び前記基準電圧信号と前記間接出力電圧信号との差分を増幅して出力する誤差増幅器で構成されたフィードバック制御回路と、
前記誤差増幅器が出力した誤差増幅信号に基づいてパルス幅変調を行い、前記間接出力電圧信号と前記基準電圧信号とが等しくなるように前記主スイッチング素子を駆動するパルス電圧を出力する主スイッチング素子駆動回路と、を備えたスイッチング電源装置において、
前記主スイッチング素子に流れるスイッチング電流を検出し、前記出力電流と相関のある直流又は脈流の電圧信号である間接出力電流信号を出力する出力電流検出回路と、
所定の周波数及び時比率で前記間接出力電流信号を断続する補正量制御回路とを備え、
前記出力電圧検出回路又は前記基準電圧信号発生回路は、前記補正量制御回路を介して前記間接出力電流信号を受け、当該間接出力電流信号の値及び前記間接出力電流信号を断続した前記時比率の値が大きいほど、より前記出力電圧が高くなる方向に補正した前記間接出力電圧信号又は前記基準電圧信号を出力することを特徴とするスイッチング電源装置。
【請求項２】
前記補正量制御回路には、前記入力電圧の状態を示す入力電圧信号、又は前記出力電圧を安定化する目標値を示す出力電圧設定信号が入力され、
前記補正量制御回路は、前記入力電圧が高いときほど、且つ、前記出力電圧の目標値が低いときほど、前記前記間接出力電流信号を断続する時比率を大きくする制御を行う請求項１記載のスイッチング電源装置。
【請求項３】
前記主スイッチング素子のスイッチング周波数と、前記補正量制御回路の断続周波数とが等しい請求項１記載のスイッチング電源装置。
【請求項４】
前記出力電圧検出回路は、前記整流平滑回路の平滑インダクタに設けた補助巻線、又は前記主トランスに設けた補助巻線に発生する電圧を検出し、前記出力電圧と相関のある電圧信号である間接出力電圧信号を出力する請求項１記載のスイッチング電源装置。
【請求項５】
前記整流平滑回路は、双方向に導通可能な整流素子によって同期整流を行う請求項１記載のスイッチング電源装置。
【請求項６】
前記出力電流検出回路は、
前記主スイッチング素子のスイッチング電流が流れる経路に、一端を信号グランドに接続して設けられ、前記スイッチング電流を電圧変換して正のスイッチング電流信号を出力する電流検出抵抗と、
第一上段抵抗、第一下段抵抗及び第一直流電源を有し、前記第一直流電源のマイナス出力側が前記信号グランドに接続され、同じくプラス出力側が前記第一上段抵抗の一端に接続され、前記第一上段抵抗の他端と前記電流検出抵抗の出力端との間に前記第一下段抵抗が接続され、前記第一下段抵抗の両端に、前記第一直流電源の直流電圧を当該二つの抵抗の抵抗比で分圧した電圧と略等しい分圧電圧を発生させる第一バイアス回路と、
前記第一上段抵抗及び第一下段抵抗の中点と前記信号グランドとの間に接続された第一コンデンサとで構成され、
前記第一コンデンサの出力端である前記第一上段抵抗側の一端から、前記正のスイッチング電流信号を脈流又は直流に平滑した電圧と前記第一バイアス回路の前記分圧電圧とを合算した前記間接出力電流信号を出力し、
前記補正量制御回路は、
ソース端子が前記第一コンデンサの出力端に接続されたnチャネルＭＯＳ型ＦＥＴである第一断続スイッチ素子と、
一端が前記第一断続スイッチ素子のドレイン端子に接続された補正抵抗と、
前記第一断続スイッチ素子のゲート端子と前記信号グランドとの間に、前記間接出力電流信号及び前記基準電圧信号よりも高い波高値を有する矩形波であって、前記第一断続スイッチ素子をオン・オフさせる駆動パルスを出力するＰＷＭパルス発振回路とで構成され、
前記基準電圧信号発生回路は、
マイナス出力側が信号グランドに接続された第二直流電源と、前記第二直流電源のプラス出力側に一端が接続された第二上段抵抗と、前記第二上段抵抗の他端に接続され他端が信号グランドに接続された第二下段抵抗とで成る第二バイアス回路と、
前記第二下段抵抗と並列に接続された第二コンデンサとで構成され、
前記第二コンデンサの出力端である前記第二上段抵抗側の一端に前記補正抵抗の他端が接続され、
前記第二コンデンサの出力端から、前記第二直流電源を第二上段抵抗及び第二下段抵抗の抵抗比で分圧して前記第二下段抵抗に発生する分圧電圧と、前記補正量制御回路によって断続された前記間接出力電流信号を脈流又は直流に平滑した電圧とを合算した前記基準電圧信号を出力する請求項１乃至５の何れか記載のスイッチング電源装置。
【請求項７】
前記補正量制御回路は、前記補正抵抗と前記第二コンデンサとの接続点にnチャネルＭＯＳ型ＦＥＴである第二断続スイッチ素子が挿入され、
前記第二断続スイッチ素子のドレイン端子が前記補正抵抗の一端に接続され、ソース端子が前記第二コンデンサの出力端に接続され、ゲート端子が前記第一断続スイッチの前記ゲート端子に接続されている請求項６記載のスイッチング電源装置。
【請求項８】
前記第一バイアス回路及び第二バイアス回路は、前記出力電流がゼロのとき、前記第一又は第二断続スイッチ素子のオン・オフの時比率によらず、前記間接出力電流信号及び前記基準電圧信号が等しくなるように設けられている請求項６又は７記載のスイッチング電源装置。
【請求項９】
前記第一バイアス回路及び第二バイアス回路の前記第一直流電源及び第二直流電源は、一つの直流電源が兼用されている請求項８記載のスイッチング電源装置。
【請求項１０】
前記出力電流検出回路は、
前記主スイッチング素子のスイッチング電流が流れる経路に、一端を信号グランドに接続して設けられ、前記スイッチング電流を電圧変換して負のスイッチング電流信号を出力する電流検出抵抗と、
第一上段抵抗、第一下段抵抗及び第一直流電源を有し、前記第一直流電源のマイナス出力端が前記信号グランドに接続され、同じくプラス出力端が前記第一上段抵抗の一端に接続され、前記第一上段抵抗の他端と前記電流検出抵抗の出力端との間に前記第一下段抵抗が接続され、前記第一下段抵抗の両端に、前記第一直流電源の電圧を当該二つの抵抗の抵抗比で分圧した電圧と略等しい分圧電圧を発生させる第一バイアス回路と、
前記第一上段抵抗及び第一下段抵抗の中点と前記信号グランドとの間に接続された第一コンデンサとで構成され、
前記第一コンデンサの出力端である前記第一上段抵抗側の一端から、前記負のスイッチング電流信号を脈流又は直流に平滑した電圧と前記第一バイアス回路の前記分圧電圧とを合算した前記間接出力電流信号を出力し、
前記補正量制御回路は、
ソース端子が前記第一コンデンサの出力端に接続されたnチャネルＭＯＳ型ＦＥＴである第一断続スイッチ素子と、
一端が前記第一断続スイッチ素子のドレイン端子に接続された補正抵抗と、
前記第一断続スイッチ素子のゲート端子と前記信号グランドとの間に、前記間接出力電流信号及び前記間接出力電圧信号よりも高い波高値を有する矩形波であって、前記第一断続スイッチ素子をオン・オフさせる駆動パルスを出力するＰＷＭパルス発振回路とで構成され、
前記出力電圧検出回路は、
一端が前記補正抵抗の他端に接続され、他端が信号グランドに接続された第三コンデンサを備え、
前記第三コンデンサの出力端である前記補正抵抗側の一端から、前記出力電圧と相関のある電圧信号である前記間接出力電圧信号と、前記補正量制御回路によって断続された前記間接出力電流信号を脈流又は直流に平滑した電圧と合算した前記間接出力電圧信号を出力する請求項１乃至５の何れか記載のスイッチング電源装置。
【請求項１１】
前記補正量制御回路は、前記補正抵抗と前記第三コンデンサとの接続点にnチャネルＭＯＳ型ＦＥＴである第二断続スイッチ素子が挿入され、
前記第二断続スイッチ素子のドレイン端子が前記補正抵抗の一端に接続され、ソース端子が前記第三コンデンサの出力端に接続され、ゲート端子が前記第一断続スイッチの前記ゲート端子に接続されている請求項１０記載のスイッチング電源装置。
【請求項１２】
前記第一バイアス回路及び前記出力電圧検出回路は、前記出力電流がゼロのとき、前記第一又は第二断続スイッチ素子のオン・オフの時比率によらず、前記間接出力電流信号及び前記間接出力電圧信号が等しくなるように設けられている請求項１０又は１１記載のスイッチング電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、出力の静的負荷変動特性を補正する機能を備えたスイッチング電源装置に関する。
【背景技術】
【０００２】
入出力間が主トランスで絶縁されたスイッチング電源装置の場合、例えば、整流平滑回路の平滑インダクタに設けた補助巻線、又は主トランスに設けた補助巻線に発生する電圧から出力電圧と相関のある電圧信号を生成し、その信号に基づいて出力電圧の制御を行う間接出力電圧制御方式が用いられる。間接出力電圧制御方式は、出力電圧を直接検出する制御方式と異なり、主トランスの二次側の電流経路に存在する整流素子の導通抵抗や配線パターンの抵抗に発生する電圧降下分は検出しない。従って、出力電流がゼロから定格電流まで変化したときの出力電圧の変動（静的負荷変動）が、直接出力電圧制御方式よりも二次側の電圧降下分だけ大きくなる。
【０００３】
１つの負荷に複数台のスイッチング電源装置の出力を接続する並列運転を行うとき、特定のスイッチング電源装置に負担が集中しないように、各スイッチング電源装置の出力電流を均等化する電流バランス制御が必要になる。電流バランス制御には様々な方法があり、例えばドループ制御と呼ばれる方法は、各スイッチング電源装置が有する静的負荷変動を積極的に利用して出力電流の均等化を図る方法で、複雑な制御回路を設ける必要がないので、スイッチング電源装置の構成をシンプルにできるという利点がある。従って、間接出力電圧制御方式は、並列運転でドループ制御を行うタイプのスイッチング電源装置に適している。
【０００４】
ドループ制御を行う場合、電流バランスの精度を高くするのが容易ではないという問題がある。例えば、各スイッチング電源装置の二次側の配線パターンを意図的に細くして静的負荷変動を大きくすれば、電流バランスの精度を向上させることができる。しかし、静的負荷変動を大きくしすぎると、負荷に一定の出力電圧を供給するというスイッチング電源装置の本来の機能を果たせない。そこで、近年、静的負荷変動を一定以下に抑えつつ、各スイッチング電源装置の静的負荷変動特性（出力電流−出力電圧特性）を精度よく一致させることによって電流バランスの精度を高くする、という観点から、出力電流に応じて出力電圧を補正する制御を行うスイッチング電源装置が提案されている。
【０００５】
例えば、特許文献１に開示されているＤＣ−ＤＣコンバータは、主トランスに設けた電圧検出用コイルに発生する電圧から出力電圧と相関のある間接出力電圧信号を生成する電圧検出用回路と、直流電圧である基準電圧信号を出力する基準電源と、間接出力電圧信号と基準電圧信号とが入力されるエラーアンプを有し、２つの入力が等しくなるように主スイッチング素子をオン・オフ制御する制御回路を備えている。さらに、主スイッチング素子に流れるスイッチング電流を電圧変換する抵抗体を有し、抵抗体の出力であるスイッチング電流信号を間接出力電圧信号に重畳させ、出力電流の大きさに応じて出力電圧を上昇させる方向の補正を加える一次側電流検出回路を備えている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０００−１５６９７５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかし、特許文献１のＤＣ−ＤＣコンバータの場合、ＤＣ−ＤＣコンバータを量産したとき、二次側の回路素子等の個体差により、静的負荷変動特性を精度よく一致させることが困難であるという問題がある。二次側の整流素子の導通抵抗やプリント基板の配線パターンの抵抗値は、同一型番の部品であっても、一定以上のやむを得ない個体差が存在するので、一次側電流検出回路による補正を加えないときの静的負荷変動特性に、ばらつきが生じる。従って、各製品の一次側電流検出回路を極力高精度な素子を用いて構成し、出力電圧の補正量を正確に一致させたとしても、補正後の静的負荷変動特性にばらつきが生じることは避けられない。
【０００８】
また、このＤＣ−ＤＣコンバータは、入力電圧が変化すると、出力電圧の補正量も変化してしまうという問題がある。間接出力電圧信号に重畳させるスイッチング電流信号は、図１２に示すように、一定のスイッチング周波数及び所定の時比率で断続する台形波状の電圧になる。通常、エラーアンプは、出力電圧制御の安定度を高める等の理由で高域遮断周波数がスイッチング周波数よりも十分低く設定される（例えば、スイッチング周波数が１００ｋＨｚであれば、高域遮断周波数が数ｋＨｚ〜数十ｋＨｚ程度）。従って、エラーアンプは、スイッチング電流信号の直流成分である平均電圧にのみ応答し、概ねこの平均電圧によって出力電圧の補正量が決定される。
【０００９】
入力電圧が低いときは、図１２（ａ）に示すように、スイッチング電流が発生する時比率が大きいため、スイッチング電流信号の平均電圧が高くなり、出力電圧の補正量が大きくなる。一方、出力電流が同じでも、入力電圧が高いときは、図１２（ｂ）に示すように、スイッチング電流のピーク値はほぼ同じだが、時比率が小さいために平均電圧が低くなり、出力電圧の補正量が小さくなる。従って、例えば、並列運転時のドループ制御による電流バランス調整の精度を向上させるため、入力電圧が低いときに出力電圧の補正量を小さめ設定すると、入力電圧が高いときに出力電圧の補正量が小さくなり過ぎて、静的負荷変動が許容値を超えて大きくなるおそれがある。反対に、静的負荷変動を許容値以下に抑えるため、入力電圧が高いときに出力電圧の補正量を大きめに設定すると、入力電圧が低いときに出力電圧の補正量が大きくなり過ぎて、並列運転時のドループ制御の精度が悪くなって出力電流の均等化が図れなくなる。
【００１０】
さらに、このＤＣ−ＤＣコンバータは、出力電圧の設定を変更したときも、出力電圧の補正量が変化してしまうという問題がある。例えば、同一の主トランスを用いてスイッチング電源装置を組み立て、基準電源の基準電圧信号を変更することによって、出力電圧を異なる電圧（例えば、３．３Ｖ、２．５Ｖ、２．０Ｖ等）に切り替える場合がある。出力電圧の設定が高いときは、図１３（ａ）に示すように、スイッチング電流が発生する時比率が大きいため、スイッチング電流信号の平均電圧が高くなり、出力電圧の補正量が大きくなる。一方、入力電圧と出力電流が同じでも、出力電圧の設定が低いときは、図１３（ｂ）に示すように、スイッチング電流のピーク値はほぼ同じだが、時比率が小さいために平均電圧が低くなり、出力電圧の補正量が小さくなる。従って、出力電圧の設定を変更したときも、入力電圧が変化したときと同様の問題が発生する。
【００１１】
この発明は、上記背景技術に鑑みて成されたものであり、内部素子等の個体差等の影響を容易に吸収し、所望の静的負荷変動特性を精度よく実現することができるスイッチング電源装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
この発明は、入力電源と直列に接続され、所定のスイッチング周波数でオン・オフすることによって入力電圧を断続し交流電圧を発生させる主スイッチング素子と、前記交流電圧が印加される一次巻線及びそれに磁気結合した二次巻線を有する主トランスと、前記二次巻線に発生した交流電圧を直流の出力電圧に変換し、当該出力電圧及び出力電流を負荷に供給する整流平滑回路とを備え、さらに、前記出力電圧と相関のある電圧信号である間接出力電圧信号を出力する出力電圧検出回路と、所定の直流電圧である基準電圧信号を出力する基準電圧信号発生回路、及び前記基準電圧信号と前記間接出力電圧信号との差分を増幅して出力する誤差増幅器で構成されたフィードバック制御回路と、前記誤差増幅器が出力した誤差増幅信号に基づいてパルス幅変調を行い、前記間接出力電圧信号と前記基準電圧信号とが等しくなるように前記主スイッチング素子を駆動するパルス電圧を出力する主スイッチング素子駆動回路と、を備えたスイッチング電源装置であって、前記主スイッチング素子に流れるスイッチング電流を検出し、前記出力電流と相関のある直流又は脈流の電圧信号である間接出力電流信号を出力する出力電流検出回路と、所定の周波数及び時比率で前記間接出力電流信号を断続する補正量制御回路とを備え、前記出力電圧検出回路又は前記基準電圧信号発生回路は、前記補正量制御回路を介して前記間接出力電流信号を受け、当該間接出力電流信号の値及び前記間接出力電流信号を断続した前記時比率の値が大きいほど、より前記出力電圧が高くなる方向に補正した前記間接出力電圧信号又は前記基準電圧信号を出力するスイッチング電源装置である。
【００１３】
前記補正量制御回路には、前記入力電圧の状態を示す入力電圧信号、又は前記出力電圧を安定化する目標値を示す出力電圧設定信号が入力され、前記補正量制御回路は、前記入力電圧が高いときほど、且つ、前記出力電圧の目標値が低いときほど、前記前記間接出力電流信号を断続する時比率を大きくする制御を行う。
【００１４】
前記主スイッチング素子のスイッチング周波数と、前記補正量制御回路の断続周波数とが等しいことが好ましい。また、出力電圧検出回路は、前記整流平滑回路の平滑インダクタに設けた補助巻線、又は前記主トランスに設けた補助巻線に発生する電圧を検出する構成とすることが好ましい。さらには、前記整流平滑回路は、双方向に導通可能な整流素子によって同期整流を行う構成にすることが好ましい。
【００１５】
また、前記出力電流検出回路は、前記主スイッチング素子のスイッチング電流が流れる経路に、一端を信号グランドに接続して設けられ、前記スイッチング電流を電圧変換して正のスイッチング電流信号を出力する電流検出抵抗と、第一上段抵抗、第一下段抵抗及び第一直流電源を有し、前記第一直流電源のマイナス出力側が前記信号グランドに接続され、同じくプラス出力側が前記第一上段抵抗の一端に接続され、前記第一上段抵抗の他端と前記電流検出抵抗の出力端との間に前記第一下段抵抗が接続され、前記第一下段抵抗の両端に、前記第一直流電源の直流電圧を当該二つの抵抗の抵抗比で分圧した電圧と略等しい分圧電圧を発生させる第一バイアス回路と、前記第一上段抵抗及び第一下段抵抗の中点と前記信号グランドとの間に接続された第一コンデンサとで構成され、前記第一コンデンサの出力端である前記第一上段抵抗側の一端から、前記正のスイッチング電流信号を脈流又は直流に平滑した電圧と前記第一バイアス回路の前記分圧電圧とを合算した前記間接出力電流信号を出力し、前記補正量制御回路は、ソース端子が前記第一コンデンサの出力端に接続されたnチャネルＭＯＳ型ＦＥＴである第一断続スイッチ素子と、一端が前記第一断続スイッチ素子のドレイン端子に接続された補正抵抗と、前記第一断続スイッチ素子のゲート端子と前記信号グランドとの間に、前記間接出力電流信号及び前記基準電圧信号よりも高い波高値を有する矩形波であって、前記第一断続スイッチ素子をオン・オフさせる駆動パルスを出力するＰＷＭパルス発振回路とで構成され、前記基準電圧信号発生回路は、マイナス出力側が信号グランドに接続された第二直流電源と、前記第二直流電源のプラス出力側に一端が接続された第二上段抵抗と、前記第二上段抵抗の他端に接続され他端が信号グランドに接続された第二下段抵抗とで成る第二バイアス回路と、前記第二下段抵抗と並列に接続された第二コンデンサとで構成され、前記第二コンデンサの出力端である前記第二上段抵抗側の一端に前記補正抵抗の他端が接続され、前記第二コンデンサの出力端から、前記第二直流電源を第二上段抵抗及び第二下段抵抗の抵抗比で分圧して前記第二下段抵抗に発生する分圧電圧と、前記補正量制御回路によって断続された前記間接出力電流信号を脈流又は直流に平滑した電圧とを合算した前記基準電圧信号を出力する。
【００１６】
さらに、前記補正量制御回路は、前記補正抵抗と前記第二コンデンサとの接続点にnチャネルＭＯＳ型ＦＥＴである第二断続スイッチ素子が挿入され、前記第二断続スイッチ素子のドレイン端子が前記補正抵抗の一端に接続され、ソース端子が前記第二コンデンサの出力端に接続され、ゲート端子が前記第一断続スイッチの前記ゲート端子に接続されている。
【００１７】
前記第一バイアス回路及び第二バイアス回路は、前記出力電流がゼロのとき、前記第一又は第二断続スイッチ素子のオン・オフの時比率によらず、前記間接出力電流信号及び前記基準電圧信号が等しくなるように設けられていることが好ましい。また、前記第一バイアス回路及び第二バイアス回路の前記第一直流電源及び第二直流電源は、一つの直流電源が兼用されていることが好ましい。
【００１８】
また、前記出力電流検出回路は、前記主スイッチング素子のスイッチング電流が流れる経路に、一端を信号グランドに接続して設けられ、前記スイッチング電流を電圧変換して負のスイッチング電流信号を出力する電流検出抵抗と、第一上段抵抗、第一下段抵抗及び第一直流電源を有し、前記第一直流電源のマイナス出力端が前記信号グランドに接続され、同じくプラス出力端が前記第一上段抵抗の一端に接続され、前記第一上段抵抗の他端と前記電流検出抵抗の出力端との間に前記第一下段抵抗が接続され、前記第一下段抵抗の両端に、前記第一直流電源の電圧を当該二つの抵抗の抵抗比で分圧した電圧と略等しい分圧電圧を発生させる第一バイアス回路と、前記第一上段抵抗及び第一下段抵抗の中点と前記信号グランドとの間に接続された第一コンデンサとで構成され、前記第一コンデンサの出力端である前記第一上段抵抗側の一端から、前記負のスイッチング電流信号を脈流又は直流に平滑した電圧と前記第一バイアス回路の前記分圧電圧とを合算した前記間接出力電流信号を出力し、前記補正量制御回路は、ソース端子が前記第一コンデンサの出力端に接続されたnチャネルＭＯＳ型ＦＥＴである第一断続スイッチ素子と、一端が前記第一断続スイッチ素子のドレイン端子に接続された補正抵抗と、前記第一断続スイッチ素子のゲート端子と前記信号グランドとの間に、前記間接出力電流信号及び前記間接出力電圧信号よりも高い波高値を有する矩形波であって、前記第一断続スイッチ素子をオン・オフさせる駆動パルスを出力するＰＷＭパルス発振回路とで構成され、前記出力電圧検出回路は、一端が前記補正抵抗の他端に接続され、他端が信号グランドに接続された第三コンデンサを備え、
前記第三コンデンサの出力端である前記補正抵抗側の一端から、前記出力電圧と相関のある電圧信号である前記間接出力電圧信号と、前記補正量制御回路によって断続された前記間接出力電流信号を脈流又は直流に平滑した電圧と合算した前記間接出力電圧信号を出力する。
【００１９】
さらに、前記補正量制御回路は、前記補正抵抗と前記第三コンデンサとの接続点にｎチャネルＭＯＳ型ＦＥＴである第二断続スイッチ素子が挿入され、前記第二断続スイッチ素子のドレイン端子が前記補正抵抗の一端に接続され、ソース端子が前記第三コンデンサの出力端に接続され、ゲート端子が前記第一断続スイッチの前記ゲート端子に接続されている。
【００２０】
前記第一バイアス回路及び前記出力電圧検出回路は、前記出力電流がゼロのとき、前記第一又は第二断続スイッチ素子のオン・オフの時比率によらず、前記間接出力電流信号及び前記間接出力電圧信号が等しくなるように設けられていることが好ましい。
【発明の効果】
【００２１】
このスイッチング電源装置は、補正量制御回路が間接出力電流信号を断続する時比率を変化させることによって出力電圧の補正量を自在に変化させることができ、所望の静的負荷変動特性を精度よく実現することができる。例えば、補正量制御回路にデジタルプロセッサを組み込み、デジタルプロセッサに設定された演算式に基づいて断続の時比率を決定すれば、インテリジェント性の高い補正量制御回路を容易に構成することができる。
【００２２】
また、補正制御回路の断続周波数と主スイッチング素子のスイッチング周波数を正確に一致させることによって、出力電圧に不要なビートノイズが発生するのを防止することができる。さらに、整流平滑回路を、双方向に導通可能な整流素子によって同期整流を行う構成にすれば、補正量制御回路が断続する時比率を決定する演算式を簡単化することができる。
【図面の簡単な説明】
【００２３】
【図１】この発明のスイッチング電源装置の第一実施形態の構成を示すブロック図である。
【図２】第一実施形態のスイッチング電源装置の具体的な構成を示す回路図である。
【図３】第一実施形態のスイッチング電源装置のＰＷＭパルス発振回路の動作を説明するタイムチャートである。
【図４】第一実施形態のスイッチング電源装置の、補正量制御回路による補正がないときの静的負荷変動特性のグラフ（ａ）、補正量制御回路による補正があるときの基準電圧信号Ｖ２のグラフ（ｂ）及び静的負荷変動特性のグラフ（ｃ）である。
【図５】補正量制御回路の変形例を用いた第一実施形態のスイッチング電源装置の回路図である。
【図６】図３の補正量制御回路の動作を説明する回路図（ａ）、等価回路（ｂ）〜（ｄ）である。
【図７】第一及び第二断続スイッチ素子の等価回路を示す図である。
【図８】図５の変形例に係る補正量制御回路の動作を説明する回路図（ａ）、各等価回路（ｂ）〜（ｄ）である。
【図９】この発明のスイッチング電源装置の第二実施形態の構成を示す回路図である。
【図１０】第二実施形態のスイッチング電源装置のＰＷＭパルス発振回路の動作を説明するタイムチャートである。
【図１１】この発明のスイッチング電源装置の第三実施形態の構成を示す回路図である。
【図１２】従来のスイッチング電源装置における、入力電圧に対するスイッチング電流信号及び平均電圧変化を説明するタイムチャート（ａ），（ｂ）である。
【図１３】従来のスイッチング電源装置における、出力電圧の設定に対するスイッチング電流信号及び平均電圧の変化を説明するタイムチャート（ａ），（ｂ）である。
【発明を実施するための形態】
【００２４】
以下、この発明のスイッチング電源装置の第一実施形態について、図１〜４に基づいて説明する。第一実施形態のスイッチング電源装置１０は、図１のブロック図に示すように、シングルエンディッドフォワード方式の電力変換部を有し、入力端１２ａ，１２ｂに印加された直流入力電源１４の入力電圧Ｖｉを直流の電圧Ｖｏに変換し、出力端１６ａ，１６ｂに接続された負荷１８に出力電圧Ｖｏと出力電流Ｉｏを供給する装置である。
【００２５】
入力端１２ａ，１２ｂの間には、主トランス２０の一次巻線２０ａと主スイッチング素子２２の直列回路が接続されている。主スイッチング素子２２は、ここではｎチャネルＭＯＳ型ＦＥＴであり、主スイッチング素子駆動回路２４が出力する駆動パルスＶｇ２２によって駆動される。そして、入力電圧Ｖｉを、所定のスイッチング周波数ｆ２２及びオン時比率Ｄ２２で断続し、一次巻線２０ａの両端に交流電圧を発生させる。
【００２６】
主トランス２０は、一次巻線２０ａと密に磁気結合した二次巻線２０ｂを有し、二次巻線２０ｂの両端に整流平滑回路２６が接続されている。整流平滑回路２６は、双方向に導通可能なｎチャネルＭＯＳ型ＦＥＴを用いた２つの整流素子２８と、主スイッチング素子２２のオン・オフと同期をとって整流素子２８をオン・オフ駆動する同期整流駆動回路３０と、ローパスフィルタを成す平滑インダクタ３２及び平滑コンデンサ３４とで構成され、二次巻線２０ｂに発生する交流電圧を整流素子２８で整流し、その整流電圧を平滑インダクタ３２及び平滑コンデンサ３４を通して平滑し、平滑コンデンサ３２の両端を引き出した出力端１６ａ，１６ｂの間に出力電圧Ｖｏを発生させる。
【００２７】
出力電圧Ｖｏを安定化する制御は、平滑インダクタ３２に設けた補助巻線３６、出力電圧検出回路３８、フィードバック制御回路４０及び主スイッチング素子駆動回路２４によって行う。出力電圧検出回路３８は、補助巻線３６の両端に接続され、補助巻線３６に発生する電圧から出力電圧Ｖｏと相関のある間接出力電圧信号Ｖ３を出力する。この実施形態では、後述する補正量制御回路４６による補正が出力電圧検出回路３８には加わらないので、出力電圧Ｖｏに略比例した直流の電圧Ｖ３ｓが間接出力電圧信号Ｖ３として出力される。
【００２８】
フィードバック制御回路４０は、基準電圧信号発生回路４２と誤差増幅器４４とで構成されている。基準電圧信号発生回路４２は、直流電圧である基準電圧信号Ｖ２を出力する回路であり、後述する補正量制御回路４６による補正分ΔＶｙと、一定の直流電圧Ｖ２ｓとを合算した電圧を基準電圧信号Ｖ２として出力する。
【００２９】
誤差増幅器４４は、反転入力端子に入力された間接出力電圧信号Ｖ３と、非反転入力端子に入力された基準電圧信号Ｖ２の差分を反転増幅し、主スイッチング素子駆動回路２４に向けて誤差増幅信号Ｖｋを出力する。主スイッチング素子駆動回路２４は、誤差増幅信号Ｖｋを基にパルス幅変調し、主スイッチング素子２２をオン・オフさせるための駆動パルスＶｇ２２を出力する。このとき、駆動パルスＶｇ２２のハイレベルの時比率、すなわち主スイッチング素子２２のオン時比率Ｄ２２は、誤差増幅器４４の動作により、間接出力電圧信号Ｖ３と基準電圧信号Ｖ２とが等しくなるように可変され、その結果、出力電圧Ｖｏが基準電圧信号Ｖ２に相当する所定の直流電圧に制御される。例えば、基準電圧信号Ｖ２が高めに変化すると、出力電圧Ｖｏが上昇する。
【００３０】
さらに、スイッチング電源装置１０は、基準電圧信号発生回路４２が出力する基準電圧信号Ｖ２を出力電流Ｉｏ等に応じて補正する動作を行うため、出力電流検出回路４８及び補正量制御回路４６を備えている。出力電流検出回路４８は、主スイッチング素子２２に流れるスイッチング電流Ｉ２２を検出し、出力電流Ｉｏと相関のある直流又は脈流の電圧信号である間接出力電流信号Ｖ１を出力する。補正量制御回路４６は、出力電流検出回路４８の出力と基準電圧発生回路４２との間に設けられ、間接出力電流信号Ｖ１を所定の周波数ｆ４６及びオン時比率Ｄ４６で断続する。
【００３１】
基準電圧信号発生回路４２が出力する基準電圧信号Ｖ２は、上述したように、一定の直流電圧Ｖ２ｓと補正量制御回路４６による補正分ΔＶｙとを合算した電圧であり、出力電流検出回路４８が出力する間接出力電流信号Ｖ１の波高値が大きいほど、また、補正量制御回路が導通するオン時比率Ｄ４６が大きいほど、大きな補正分ΔＶｙを発生させる。詳しくは後の動作説明の中で述べる。
【００３２】
次に、上記の出力電流検出回路４８、補正量制御回路４６、フィードバック制御回路４０の基準電圧信号発生回路４２、及び出力電圧検出回路３８の具体的な回路構成について、図２の回路図に基づいて説明する。
【００３３】
出力電流検出回路４８は、電流検出抵抗５０、第一バイアス回路５２及び第一コンデンサ５４で構成されている。電流検出抵抗５０は、主スイッチング素子２２のソース端子と信号グランドに接続される入力端１２ｂとの間に設けられ、主スイッチング素子２２側の一端から、スイッチング電流Ｉ２２を電圧変換した正のスイッチング電流信号を出力する。第一バイアス回路５２は、マイナス出力が信号グランドに接続されプラス出力から一定の直流電圧Ｖｒを出力する直流電源５６と、そのプラス出力に一端が接続された第一上段抵抗５２ａと、第一上段抵抗５２ａの他端と電流検出抵抗５０の出力端との間に接続された第一下段抵抗５２ｂとで構成されている。直流電源５６は、第一バイアス回路５２の第一直流電源であり、後述する第二バイアス回路６６の第二直流電源としても使用される。また、２つの抵抗５２ａ，５２ｂは、電流検出抵抗５０に比べて十分大きい抵抗値を有している。従って、第一下段抵抗５２ｂの両端に、直流電圧Ｖｒを２つの抵抗５２ａ，５２ｂの抵抗比で分圧した電圧と略等しい分圧電圧Ｖ１ｓが発生する。第一コンデンサ５４は、２つの抵抗５２ａ，５２ｂの中点と信号グランドとの間に接続され、２つの抵抗５２ａ，５２ｂの中点側の一端から、電流検出抵抗５０のスイッチング電流信号を脈流又は直流に平滑した正の電圧ΔＶｘと、第一バイアス回路５２の分圧電圧Ｖ１ｓとを合算した間接出力電流信号Ｖ１を出力する。
【００３４】
補正量制御回路４６は、図２に示すように、第一断続スイッチ素子６０、ＰＷＭパルス発振回路６２及び補正抵抗６４で構成されている。第一断続スイッチ素子６０は、ソース端子が第一コンデンサ５４の出力端に接続され、ドレイン端子が補正抵抗６４の一端に接続されたnチャネルＭＯＳ型ＦＥＴであり、ＰＷＭパルス発振回路６２がゲート端子と信号グランドとの間に出力する駆動パルスＶｇ６０によってオン・オフ駆動される。
【００３５】
ＰＷＭパルス発振回路６２は、ＣＬＫ発振回路６２ａ、ＣＰＵ６２ｂ、フラッシュメモリ６２ｃ及びパルス発生回路６２ｄで構成されている。ＣＬＫ発振回路６２ａは、第一断続スイッチ６０の断続周波数ｆ４６よりも十分高い周波数のシステムクロックであるクロック信号Ｖｃｋを出力する。ＣＰＵ６２ｂには、後述する第１及び第２レジスタ設定値Ｒ１，Ｒ２を算出する演算を行うことができるようにプログラムが設定されている。演算式に含まれている係数は、デフォルト設定されているものを除き、フラッシュメモリ６２ｃから読み出す。また、ＣＰＵ６２ｂは、入力電圧Ｖｉの状態を示す入力電圧信号Ｖｉｒと、出力電圧Ｖｏの目標値を示す出力電圧設定信号Ｖｏｒを外部から取得し、演算式にパラメータ入力する。
【００３６】
パルス発生回路６２ｄは、クロック信号Ｖｃｋと第１及び第２レジスタ設定値Ｒ１，Ｒ２を受け、周波数がｆ４６、ハイレベルの時比率がＤ４６の駆動パルスＶｇ６０を生成する。例えば、図３に示すように、クロック信号Ｖｃｋをカウントするカウンタに、第１レジスタ設定値Ｒ１として１００カウント、第２レジスタ設定値Ｒ２として５０カウントが付与された場合、カウンタのカウント数が第２レジスタ設定値Ｒ２に達するまでの間（１〜５０カウントの間）は駆動パルスＶｇ６０をハイレベルに保持し、カウント数が第２レジスタ設定値を超え第１レジスタ設定値に達するまでの間（５１〜１００カウントの間）はローレベルに保持する。そして、１００カウントを超えるとカウント数をリセットして１カウントに戻る。この動作を繰り返すことによって、周波数ｆ４６がクロック信号Ｖｃｋの周波数ｆｃｋの１／１００で、ハイレベルの時比率Ｄ４６が５０％の駆動パルスＶｇ６０を発生させる。従って、ＣＰＵ６２ｂの演算処理の結果、第２レジスタ設定値Ｒ２が変更されると、時比率Ｄ４６が０〜１００％の範囲で変化することができる。駆動パルスＶｇ６０の波高値Ｖｇ６０ｐについては後で述べる。
【００３７】
補正抵抗６４は、一端が第一断続スイッチ素子６０のドレイン端子に、他端がフィードバック制御回路４０の基準電圧信号発生回路４２に接続され、第一断続スイッチ素子６０に流れる電流を制限する働きをする。
【００３８】
基準電圧信号発生回路４２は、第二バイアス回路６６と第二コンデンサ６８とで構成されている。第二バイアス回路６６は、マイナス出力が信号グランドに接続されプラス出力から一定の直流電圧Ｖｒを出力する直流電源５６と、そのプラス出力に一端が接続された第二上段抵抗６６ａと、第二上段抵抗６６ａの他端と信号グランドとの間に接続された第二下段抵抗６６ｂとで構成されている。直流電源５６は、第二バイアス回路６６の第二直流電源であり、上述した第一バイアス回路５２の第一直流電源としても使用されている。第二コンデンサ６８は、第二下段抵抗６６ｂの第二上段抵抗６６ａ側の一端と信号グランドとの間に接続され、さらに、第二コンデンサ６８の第二上段抵抗６６ａ側の一端に、補正量制御回路４６の補正抵抗６４の他端が接続されている。従って、第二コンデンサ６８は、第二上段抵抗６６ａ側の一端から、直流電圧Ｖｒを２つの抵抗６６ａ，６６ｂの抵抗比で分圧した分圧電圧Ｖ２ｓと、補正量制御回路４６によって断続された間接出力電流信号Ｖ１を脈流又は直流に平滑した電圧ΔＶｙとを合算した基準電圧信号Ｖ２を出力する。
【００３９】
なお、この実施形態では、第二上段抵抗６６ａ及び第二下段抵抗６６ｂの抵抗比が、第一バイアス回路５２の第一上段抵抗５２ａ及び第一下段抵抗５２ｂの抵抗比と等しくなるように設定されている。従って、同じ直流電圧Ｖｒを等しい抵抗比で分圧するので、基準電圧信号発生回路４２の分圧電圧Ｖ２ｓは、出力電流検出回路４８の分圧電圧Ｖ１ｓと等しい。また、第一断続スイッチ素子６０は、ソースからドレインの向きに導通可能な図示しない寄生ダイオードを備えているが、間接出力電流信号Ｖ１のΔＶｘ分が寄生ダイオードの順方向電圧を超えないように諸定数が設定されているので、寄生ダイオードが導通することはない。また、ＰＷＭパルス発振回路６２が出力する駆動パルスＶｇ６０の波高値Ｖｇ６０ｐは、第一断続スイッチ素子６０を確実にオン・オフさせるため、間接出力電流信号Ｖ１及び基準電圧信号Ｖ２よりも十分高い電圧に設定されている。
【００４０】
出力電圧検出回路３８は、補助巻線３６に接続されたダイオード７０及び第三コンデンサ７２で成るピークホールド回路と、第三コンデンサ７２の両端に接続された放電抵抗７４とで構成され、第三コンデンサ７２の一端が信号グランドに接続され、正電圧が発生する側の一端が出力電圧検出回路３８の出力端３８ａとなる。主スイッチング素子２２がオフの期間、補助巻線３６に出力電圧Ｖｏに略比例した波高値Ｖ３ｓの電圧が発生し、ダイオード７０がそのタイミングで導通することによって第三コンデンサ７２を充電する。従って、出力端３８ａには直流の電圧Ｖ３ｓが発生し、間接出力電圧信号Ｖ３として出力される。
【００４１】
次に、スイッチング電源装置１０の動作について説明する。まず、説明の便宜のため、スイッチング電源装置１０の補正量制御回路４６の第一断続スイッチ素子６０が停止している状態（オン時比率Ｄ４６＝０％に固定されている状態）を考える。この場合、出力電圧Ｖｏ−出力電流Ｉｏの関係、すなわち静的負荷変動特性は、式（１）のように表わされる。
【数１】
0005642625.tif 000002
【００４２】
ここで、Ｖｏｓは、出力電圧Ｉｏがゼロアンペアのときの出力電圧Ｖｏ（以下、Ｖｏｓを無負荷出力電圧と称す。）であり、Ｒｗは、二次側の出力電流Ｉｏが流れる経路にある整流素子２８の導通抵抗や配線パターンの抵抗分等の合成抵抗分であり、ΔＶｗは、抵抗分Ｒｗに出力電流Ｉｏが流れたときの電圧降下である。
【００４３】
出力電圧検出回路３８が出力する間接出力電圧信号Ｖ３は、フィードバック制御回路４０及び主スイッチング素子駆動回路２４の動作により、基準電圧信号Ｖ２（ここでは、分圧電圧Ｖ２ｓ）と等しくなるように制御されるので、平滑インダクタ３２の両端電圧は、出力電流Ｉｏの大小によらず、無負荷出力電圧Ｖｏｓに保持される。従って、図４（ａ）に実線で示すように、静的負荷変動特性は、出力電流Ｉｏが大きくなるほど、出力電圧Ｖｏが右肩下がりで低下する特性となり、大きな静的負荷変動が発生する。
【００４４】
次に、図４（ｂ），（ｃ）を用いて、補正量制御回路御４６の第一断続スイッチ素子６０が所定のオン時比率Ｄ４６でオン・オフし、図４（ｃ）の実線に示す所望の静的負荷変動特性を実現する動作を説明する。
【００４５】
出力電流Ｉｏがゼロのときは、スイッチング電流信号を平滑した電圧ΔＶｘがほぼゼロになるので、間接出力電流信号Ｖ１が分圧電圧Ｖ１ｓになる。分圧電圧Ｖ１ｓは、基準電圧発生回路４２の分圧電圧Ｖ２ｓと等しいので、第一断続スイッチ素子６０がオンしても、第一断続スイッチ素子６０に電流が流れない。従って、オン時比率Ｄ４６の大小にかかわらず補正分ΔＶｙがゼロになり、基準電圧信号Ｖ２が分圧電圧Ｖ２ｓとなる。従って、出力電圧Ｖｏは、補正量制御回路４６が停止している図４（ａ）と同様に、無負荷出力電圧Ｖｏｓに制御される。
【００４６】
出力電流Ｉｏが流れると、出力電流検出回路４８にスイッチング電流信号を平滑した電圧ΔＶｘが発生し、間接出力電流信号Ｖ１が、分圧電圧Ｖ１ｓよりも電圧ΔＶｘだけ高くなる。従って、第一断続スイッチ素子６０がオン・オフすることによって、間接出力電流信号Ｖ１の電圧ΔＶｘが断続的に第二コンデンサ６８に送られ、その断続信号を脈流又は直流に平滑した補正分ΔＶｙが発生し、図４（ｂ）に示すように、基準電圧信号Ｖ２が補正分ΔＶｙだけ補正される。基準電圧信号Ｖ２が補正分ΔＶｙだけ高くなると、誤差増幅器４４は、間接出力電圧信号Ｖ３が補正分ΔＶｙだけ低いと認識し、誤差増幅信号Ｖｋを変化させ、主スイッチング素子制御回路２４が主スイッチング素子２２のオン時比率Ｄ２２を大きくし、図４（ｃ）に示すように、出力電圧Ｖｏを電圧ΔＶｚだけ上昇させる。
【００４７】
図４（ｂ）に示すように、補正分ΔＶｙは、第一断続スイッチ素子６０のオン時比率Ｄ４６を一定値に固定した状態でも、出力電流Ｉｏが増加するにつれて大きくなる。さらにオン時比率Ｄ４６を変更すれば、補正分ΔＶｙが大きくなる傾きを変化させることができる。従って、オン時比率Ｄ４６を調整することによって、補正分ΔＶｙを自在に可変することができ、所望の静的負荷変動特性を実現することができる。特に、オン時比率Ｄ４６は、ＣＰＵ６２ｂとフラッシュメモリ６２ｃを用いたデジタル演算処理によって決定するので、高いインテリジェント性を有し、様々なアプリケーションに対応できる。
【００４８】
例えば、スイッチング電源装置１０を工場で量産したとき、オン時比率Ｄ４６を一律の値にデフォルト設定して組み立てた結果、無負荷出力電圧Ｖｏｓのばらつきは許容値内であるが、製品個々の抵抗Ｒｗのばらつきが大きいため、静的負荷変動特性の規格を逸脱する製品が発生したとする。この問題は、背景技術で説明した特許文献１のＤＣ−ＤＣコンバータでは対策が困難であるが、この実施形態のスイッチング電源装置１０であれば、以下に説明する方法で容易に解決することができる。
【００４９】
まず、組み立てた製品個々に行う通電試験において、オン時比率Ｄ４６を０％に固定して動作させ、特定の出力電流Ｉｏにおける電圧降下ΔＶｗを測定し、フラッシュメモリ６２ｃに書き込む。式（１）から分かるように、電圧降下ΔＶｗは抵抗Ｒｗに略比例するので、電圧降下ΔＶｗを測定すれば、抵抗Ｒｗの個体差の的確に把握することができる。次に、ＣＰＵ６２ｂが、フラッシュメモリ６２ｃから電圧降下ΔＶｗを読み取り、目標とする静的負荷変動特性を得るため、その特定の出力電流Ｉｏにおいて必要な補正分ΔＶｙを算出し、その補正分ΔＶｙを得るためのオン時比率Ｄ４６を算出し、さらに、その時比率Ｄ４６を実現するための第２レジスタ設定値Ｒ２を算出する。そして、ＰＷＭパルス発振回路６２が、ＣＰＵ６２ｂが算出した第２レジスタ設定値Ｒ２を受け、第一断続スイッチ素子６０をオン・オフさせる駆動パルスＶｇ６０を発生する。すると、第一断続スイッチ素子６０のオン・オフ動作によって最適な補正分ΔＶｙが基準電圧信号Ｖ２に重畳され、目標の静的負荷変動特性に非常に近い静的負荷変動特性を得ることができる。このように、製品の通電試験でソフト的な初期設定を行うだけで、各製品の静的負荷変動特性を、簡単に且つ精度よく一致させることができる。
【００５０】
また、例えば、入力電圧Ｖｉの変動や出力電圧Ｖｏの設定の違いよって静的負荷変動特性が大きく変化し、「静的負荷変動が小さく、良好なドループ制御も可能なスイッチング電源装置１０を実現することができない」という問題が発生することも考えられる（この問題は、上記の背景技術の中で、図１２、図１３を用いて説明した問題である）。しかし、この問題についても、ＣＰＵ６２ｂがオン時比率Ｄ４６を算出する演算式に、外部から入力される入力電圧信号Ｖｉｒ及び出力電圧設定信号Ｖｏｒをパラメータとして加えておくことによって、容易に解決することができる。
【００５１】
図１２、図１３から分かるように、オン時比率Ｄ４６を一定値に固定すると、入力電圧Ｖｉが低いときほど、また出力電圧Ｖｏの設定値が高いときほど、間接出力電流信号Ｖ１の電圧ΔＶｘ成分が大きくなり、補正分ΔＶｙも大きくなり、その結果、補正による出力電圧Ｖｏの上昇電圧ΔＶｚが大きくなる。反対に、入力電圧Ｖｉが高いときほど、また出力電圧Ｖｏの設定値が低いときほど、間接出力電流信号Ｖ１の電圧ΔＶｘ成分が小さくなり、補正分ΔＶｙも小さくなり、その結果、補正による出力電圧Ｖｏの上昇電圧ΔＶｚが小さくなる。従って、入力電圧Ｖｉと出力電圧Ｖｏの設定値が変化しても、一定の補正分ΔＶｙが得られるようにすれば、補正による出力電圧Ｖｏの上昇電圧ΔＶｚが一定になり、この問題を解決することができる。具体的には、ＣＰＵ６２ｂがオン時比率Ｄ４６を算出する演算式に、スイッチング電源装置１０の実際の動作状態をモニタした入力電圧信号Ｖｉｒ及び出力電圧設定信号Ｖｏｒをパラメータとして加え、さらに、入力電圧Ｖｉ及び出力電圧Ｖｏの設定値が補正分ΔＶｙに与える影響をキャンセルする係数等を盛り込んでおけばよい。このように、入力電圧Ｖｉの状態及び出力電圧Ｖｏの設定を加味してオン時比率Ｄ４６を算出する演算式を設定することによって、静的負荷変動が小さく、且つ良好なドループ制御も可能なスイッチング電源装置１０を実現することができる。
【００５２】
以上説明したように、スイッチング電源装置１０は、補正量制御回路４６が間接出力電流信号Ｖ１を断続するオン時比率Ｄ４６を変化させることによって、補正による出力電圧Ｖｏの上昇電圧ΔＶｚを自在に変化させることができ、所望の静的負荷変動特性を精度よく実現することができる。特に、補正量制御回路にデジタルプロセッサを組み込み、デジタルプロセッサに設定された演算式に基づいて断続の時比率Ｄ４６を決定することにより、インテリジェント性の高い補正量制御回路４６を容易に構成することができる。
【００５３】
また、ここでは、第一バイアス回路５２が決定する分圧電圧Ｖ１ｓと第二バイアス回路６６が決定する分圧電圧Ｖ２ｓとが等しくなるように設定されているので、図４（ｂ）に示すように、オン時比率Ｄ４６の値にかかわらず、出力電流Ｉｏがゼロアンペアのときの補正分ΔＶｚをほぼゼロにすることができる。従って、入力電圧Ｖｉ及び出力電圧Ｖｏの設定値の情報を加味してオン時比率Ｄ４６を算出する場合でも、設定する演算式を簡単化することができる。また、整流平滑回路２６が、双方向に導通可能な整流素子２８によって同期整流を行う構成なので、出力電流Ｉｏとスイッチング電流Ｉ２２を平滑したスイッチング電流信号ΔＶｘとの関係をほぼ線形な式で表わすことができ、オン時比率Ｄ４６を算出する演算式を簡単化することができる。ただし、ダイオード整流等の構成であっても、それに応じた演算式を設定すれば、使用可能である。  さらに、第一及び第二バイアス回路５２，６６の第一及び第二直流電源が一つの直流電源５６で兼用されているので、例えば、出力電圧Ｖｏの設定を３．３Ｖから２．０Ｖに切り替えるとき、直流電圧Ｖｒを低い電圧値に変更するだけで対応することができる。また、この直流電圧Ｖｒを、ＣＰＵ６２ｂに入力する出力電圧設定信号Ｖｏｒとして使用することも可能である。
【００５４】
次に、この実施形態の補正量制御回路４６の変形例である補正量制御回路７６について、図５〜図８に基づいて説明する。ここで、上記のスイッチング電源装置１０と同様の構成は、同一の符号を付して説明を省略する。補正量制御回路７６は、図５に示すように、上記補正量制御回路４６の構成に加え、第二断続スイッチ素子７８を設けたものであり、その他の構成は補正量制御回路４６と同じである。
【００５５】
第二断続スイッチ素子７８は、第一断続スイッチ素子６０と同一のnチャネルＭＯＳ型ＦＥＴであり、補正抵抗６４の第一断続スイッチ素子６０が接続されていない側の一端にドレイン端子が接続され、第一断続スイッチ素子６０のゲート端子に自身のゲート端子が接続され、基準電圧信号発生回路４２の第二コンデンサ６８の出力端にソース端子が接続されている。従って、補正量制御回路７６は、第一及び第二断続スイッチ素子６０，７８を同位相でオン・オフさせることによって間接出力電流信号Ｖ１を断続する。
【００５６】
補正量制御回路７６は、特に、出力電流Ｉｏがゼロアンペアのときの上記補正量制御回路４６の動作を改善する効果がある。そこで、まず、図６を用いて上記補正量制御回路４６の動作を説明し、それと対比しながら、変形例の補正量制御回路７６の動作を説明する。
【００５７】
図６（ａ）は、図２の回路図から、主要な部品である第一断続スイッチ素子６０、パルス発生回路６２ｄ、補正抵抗６４、誤差増幅器４４、第一コンデンサ５４及び第二コンデンサ６８の部分を抜粋した回路図である。なお、パルス発生回路６２ｄが出力する駆動パルスＶｇ６０の波高値Ｖｇ６０ｐは、上述したように、間接出力電流信号Ｖ１及び基準電圧信号Ｖ２よりも十分高い電圧に設定されている。
【００５８】
nチャネルＭＯＳ型ＦＥＴである第一断続スイッチ素子６０は、図７の等価回路に示すように、パルス発生回路６２ｄが発生する駆動パルスＶｇ６０がハイレベルのときにオンするドレイン・ソース間のスイッチＳＷ６０、ドレイン・ソース間の寄生コンデンサＣｄｓ６０、ドレイン・ゲート間の寄生コンデンサＣｄｇ６０及びゲート・ソース間の寄生コンデンサＣｇｓ６０を用いて表わすことができる。そこで、図６（ａ）の回路図をスイッチＳＷ６０等に置き換えた図６（ｂ）〜（ｄ）に基づき、スイッチング電源装置１０の出力電流Ｉｏがゼロアンペアのときの動作を説明する。ここで、説明の便宜のため、図６（ｂ）が開始する前の初期状態として、間接出力電流信号Ｖ１及び基準電圧信号Ｖ２が、互いに等しく分圧電圧Ｖ１ｓ（＝分圧電圧Ｖ２ｓ）になっているとする。
【００５９】
図６（ｂ）は、駆動パルスＶｇ６０がゼロボルトから波高値Ｖｇ６０ｐに向かって上昇している途中の動作を示しており、矢印で示すように、パルス発生回路６２ｄを起点とする２つの経路に急峻な電流が流れる。スイッチＳＷ６０は、寄生コンデンサＣｇｓ６０が充電され、その両端電圧が第一断続スイッチ素子６０のオン閾値を超えたタイミングでオンに転じる。第一コンデンサ５４の間接出力電流信号Ｖ１は、矢印で示す電流により、僅かに上昇する（以下、この電圧上昇分をΔＶｅ１とする）。電圧上昇分ΔＶｅ１は、寄生コンデンサＣｇｓ６０，Ｃｄｓ６０，Ｃｇｄ６０と第一コンデンサ５４との容量比や波高値Ｖｇ６０ｐに依存するので、図４（ｂ），（ｃ）で説明した理想的な動作を行うためには、第一コンデンサ５４の容量を寄生コンデンサＣｇｓ６０，Ｃｄｓ６０，Ｃｇｄ６０よりも極めて大きな値に設定することによって電圧ΔＶｅ１を小さく抑え、間接出力電流信号Ｖ１が分圧電圧Ｖ１ｓに保持されるようにすることが好ましい。しかし、静的負荷変動特性の補正を出力電流Ｉｏに対してより高速に応答させるためには、第一コンデンサ５４の容量をある程度小さい値に設定する必要がある。ここでは、第一コンデンサ５４の容量が、ある程度の小さい値が設定されており、第一コンデンサ５４の間接出力電流信号Ｖ１が分圧電圧Ｖ１ｓから電圧ΔＶｅ１だけ僅かに上昇する。一方、第二コンデンサ６８は、補正抵抗６４の存在によってほとんど電流が流れず、基準電圧信号Ｖ２が分圧電圧Ｖ２ｓ（＝分圧電圧Ｖ１ｓ）に保持される。
【００６０】
図６（ｃ）は、駆動パルスＶｇ６０が波高値Ｖｇ６０ｐを維持し、スイッチＳＷ６０がオンしている期間の動作を示している。この状態では、寄生コンデンサＣｇｓ６０，Ｃｄｓ６０，Ｃｇｄ６０には電流が流れないが、矢印で示すように、第一コンデンサ５４を起点とする補正抵抗６４、第二コンデンサ６８の経路に、電圧上昇分ΔＶｅ１を緩やかに放電する電流が流れる。この電流により、第一コンデンサ５４の間接出力電流信号Ｖ１が分圧電圧Ｖ１ｓに向かって低下し、第二コンデンサ６８の基準電圧信号Ｖ２が分圧電圧Ｖ
２ｓから僅かに上昇する（以下、この電圧上昇分をΔＶｅ２とする）。電圧上昇分ΔＶｅ２は、駆動パルスＶｇ６０が波高値Ｖｇ６０ｐを維持する時間、すなわち、スイッチＳＷ６０のオン時比率Ｄ４６によって異なる値になる。従って、この期間中の間接出力電流信号Ｖ１及び基準電圧信号Ｖ２の状態は一律ではない。
【００６１】
図６（ｄ）は、駆動パルスＶｇ６０が波高値Ｖｇ６０ｐからゼロボルトに向かって低下している途中の動作を示しており、矢印で示すように、第一コンデンサ５４を起点とする２つの経路に急峻な電流が流れる。スイッチＳＷ６０は、寄生コンデンサＣｇｓ６０が放電され、その両端電圧が第一断続スイッチ素子６０のオン閾値未満になったタイミングでオフに転じる。第一コンデンサ５４は、図６（ｃ）の期間の電圧上昇分が急峻に放電され、間接出力電流信号Ｖ１が分圧電圧Ｖ１ｓまで瞬時に低下する。一方、第二コンデンサ６８には、補正抵抗６４の存在によりほとんど電流が流れない状態でスイッチＳＷ６０がオフするため、基準電圧信号Ｖ２は、図６（ｃ）が終了したときの電圧、すなわち、分圧電圧Ｖ２ｓ（＝分圧電圧Ｖ１ｓ）よりも電圧上昇分ΔＶｅ２だけ高い電圧に保持される。
【００６２】
このように、上記の補正量制御回路４６は、静的負荷変動特性の補正を高速化する目的で第一コンデンサ５４の容量を小さくした場合に、出力電流Ｉｏがゼロアンペアであっても、間接出力電流信号Ｖ１及び基準電圧信号Ｖ２が分圧電圧Ｖ１ｓ及びＶ２ｓ（＝分圧電圧Ｖ１ｓ）に保持されず、電圧ΔＶｅ１やΔＶｅ２の分だけ変化する。しかも、電圧上昇分ΔＶｅ２は、オン時比率Ｄ４６の状態によって変動する不安定なものである。従って、電圧上昇分ΔＶｅ１，ΔＶｅ２は、図４（ｂ），（ｃ）で説明した「出力電流Ｉｏの増加に対してのみ補正分ΔＶｙが比例して増加する」という理想的な動作の妨げになる不安定な誤差要因といえる。
【００６３】
それに対して、変形例に係る補正量制御回路７６の場合、第二断続スイッチ素子７８が付加されているので、上記の補正量制御回路４６とは動作が異なる。以下、補正量制御回路７６の場合の動作を、図８に基づいて説明する。
【００６４】
図８（ａ）は、図５の回路図から、主要な部品である第一断続スイッチ素子６０、パルス発生回路６２ｄ、補正抵抗６４、誤差増幅器４４、第一コンデンサ５４、第二コンデンサ６８、及び第二断続スイッチ素子７８の部分を抜粋した回路図である。上記と同様に、パルス発生回路６２ｄが出力する駆動パルスＶｇ６０の波高値Ｖｇ６０ｐは、間接出力電流信号Ｖ１及び基準電圧信号Ｖ２よりも十分高い電圧に設定されている。また、図８（ｂ）〜（ｄ）は、図８（ａ）の回路図をスイッチＳＷ６０，ＳＷ７８等に置き換えた等価回路であり、これらの各等価回路を用いて、スイッチング電源装置１０の出力電流Ｉｏがゼロアンペアのときの動作を説明する。ここで、説明の便宜のため、図８（ｂ）が開始する前の初期状態として、出力電流信号Ｖ１及び基準電圧信号Ｖ２が、互いに等しく分圧電圧Ｖ１ｓ（＝分圧電圧Ｖ２ｓ）になっているとする。
【００６５】
図８（ｂ）は、駆動パルスＶｇ６０がゼロボルトから波高値Ｖｇ６０ｐに向かって上昇している途中の動作を示しており、矢印で示すように、パルス発生回路６２ｄを起点とする４つの経路に急峻な電流が流れる。スイッチＳＷ６０，ＳＷ７８は、寄生コンデンサＣｇｓ６０，Ｃｇｓ７８が充電され、それらの両端電圧が第一及び第二断続スイッチ素子６０，７８のオン閾値を超えたタイミングで、ほぼ同時にオンに転じる。第一コンデンサ５４の間接出力電流信号Ｖ１は、矢印で示す電流により僅かに上昇する。この電圧上昇分は、上記補正量制御回路４６と同様にΔＶｅ１である。一方、この補正量制御回路７６の場合、第二コンデンサ６８にも矢印に示す電流が流れ、第一コンデンサ５４と第二コンデンサ６８が同じ容量の素子の場合、基準電圧信号Ｖ２が電圧ΔＶｅ２（＝ΔＶｅ１）だけ上昇する。
【００６６】
図８（ｃ）は、駆動パルスＶｇ６０が波高値Ｖｇ６０ｐを維持し、スイッチＳＷ６０，ＳＷ７８がオンしている期間の動作を示している。この期間は、各コンデンサの電位バランスがとれているので、どの経路にも電流が流れず、間接出力電流信号Ｖ１及び基準電圧信号Ｖ２は、図８（ｂ）が終了したときの電圧、すなわち、分圧電圧Ｖ１ｓよりもΔＶｅ１だけ上昇した電圧に保持される。従って、この期間中の間接出力電流信号Ｖ１及び基準電圧信号Ｖ２は、スイッチＳＷ６０，ＳＷ７８のオン時比率Ｄ４６によらず一律である。
【００６７】
図８（ｄ）は、駆動パルスＶｇ６０が波高値Ｖｇ６０ｐからゼロボルトに向かって低下している途中の動作を示しており、矢印で示すように、第一コンデンサ５４を起点とする２つの経路と第二コンデンサ６８を起点とする２つの経路とに急峻な電流が流れる。スイッチＳＷ６０，ＳＷ７８は、寄生コンデンサＣｇｓ６０，Ｃｇｓ７８が放電され、それぞれ両端電圧が第一及び第二断続スイッチ素子６０，７８のオン閾値未満になったタイミングで、ほぼ同時にオフに転じる。第一コンデンサ５４は、電圧上昇分ΔＶｅ１が急峻に放電され、上記補正量制御回路４６と同様に、出力電流信号Ｖ１が分圧電圧Ｖ１ｓまで瞬時に低下する。一方、この補正量制御回路７６の場合は、第二コンデンサ６８の電圧上昇分ΔＶｅ２（＝ΔＶｅ１）も同時に放電され、基準電圧信号Ｖ２が分圧電圧Ｖ２ｓ（＝分圧電圧Ｖ１ｓ）まで瞬時に低下する。
【００６８】
このように、変形例に係る補正量制御回路７６は、第一コンデンサ５４の容量を小さくした場合に、出力電流Ｉｏがゼロアンペアであっても間接出力電流信号Ｖ１及び基準電圧信号Ｖ２が分圧電圧Ｖ２ｓ（＝分圧電圧Ｖ１ｓ）に保持されず、電圧ΔＶｅ１（＝ΔＶｅ２）だけ上昇する。しかし、電圧上昇分ΔＶｅ１は、出力電流Ｉｏやオン時比率Ｄ４６の状態によらず、第一コンデンサ５４（＝第二コンデンサ６８）と寄生コンデンサＣｇｓ６０（＝Ｃｇｓ７８）、Ｃｇｄ６０（＝Ｃｇｄ７８）、Ｃｄｓ６０（＝Ｃｄｓ７８）の関係で決定される一律で安定なものである。電圧ΔＶｅ２の上昇は、出力電圧Ｖｏの上昇させることになるが、一律で安定な値であるため、容易にキャンセルすることができる。従って、電圧上昇分ΔＶｅ１は、図４（ｂ），（ｃ）で説明した「出力電流Ｉｏの増加に対してのみ補正分ΔＶｙが比例して増加する」という理想的な動作を実現することができる。
【００６９】
次に、この発明のスイッチング電源装置の第二実施形態について、図９、図１０に基づいて説明する。ここで、上記のスイッチング電源装置１０と同様の構成は、同一の符号を付して説明を省略する。第二実施形態のスイッチング電源装置８０は、図９に示すように、上記のスイッチング電源装置１０のＰＷＭパルス発振回路６２を新たなパルス発生回路ＰＷＭパルス発振回路８２に置き換えることによって、補正量制御回路４６の断続周波数ｆ４６と主スイッチング素子２２のスイッチング周波数ｆ２２とが一致する動作を行うものである。その他の構成は、上記のスイッチング電源装置１０と同じである。
【００７０】
ＰＷＭパルス発振回路８２は、ＣＬＫ発振回路６２ａ、新たなＣＰＵ８２ｂ、フラッシュメモリ６２ｃ及び新たなパルス発生回路８２ｄで構成されている。ＣＬＫ発振回路６２ａは、第一断続スイッチ６０の断続周波数ｆ４６よりも十分高い周波数のシステムクロックであるクロック信号Ｖｃｋを出力する。ＣＰＵ８２ｂには、第１〜第３レジスタ設定値Ｒ１，Ｒ２，Ｒ３を算出する演算を行うことができるようにプログラムが設定されている。演算式に含まれている係数は、デフォルト設定されているものを除き、フラッシュメモリ６２ｃから読み出す。また、ＣＰＵ８２ｂは、入力電圧信号Ｖｉｒと、出力電圧設定信号Ｖｏｒを外部から取得し、演算式にパラメータ入力する。
【００７１】
パルス発生回路８２ｄは、クロック信号Ｖｃｋと第１及び第２レジスタ設定値Ｒ１，Ｒ２に基づいて、周波数がｆ４６でハイレベルの時比率がＤ４６の駆動パルスＶｇ６０を生成すると共に、クロック信号Ｖｃｋと第１及び第３レジスタ設定値Ｒ１，Ｒ３に基づいて、周波数がｆ４６でハイレベルの時比率がＤ２４の同期パルスＶ２４を生成する。例えば、図１０に示すように、クロック信号Ｖｃｋをカウントするカウンタに、第１レジスタ設定値Ｒ１として１００カウント、第２レジスタ設定値Ｒ２として３０カウント、第３レジスタ設定値Ｒ２として６０カウントが付与されているとする。駆動パルスＶｇ６０については、カウンタのカウント数が第２レジスタ設定値Ｒ２に達するまでの間（１〜３０カウントの間）はハイレベルに保持し、カウント数が第２レジスタ設定値を超え第１レジスタ設定値に達するまでの間（３１〜１００カウントの間）はローレベルに保持する。そして、１００カウントを超えるとカウント数をリセットして１カウントに戻る。この動作を繰り返すことによって、周波数ｆ４６がクロック信号Ｖｃｋの周波数ｆｃｋの１／１００、ハイレベルの時比率Ｄ４６が３０％の駆動パルスＶｇ６０を発生させる。
【００７２】
同期パルスＶ２４についても同様に、カウンタのカウント数が第３レジスタ設定値Ｒ３に達するまでの間（１〜６０カウントの間）はハイレベルに保持し、カウント数が第３レジスタ設定値を超え第１レジスタ設定値に達するまでの間（６１〜１００カウントの間）はローレベルに保持する。そして、１００カウントを超えるとカウント数をリセットして１カウントに戻る。この動作を繰り返すことによって、周波数が駆動パルスＶｇ６０の周波数ｆ４６と同じで、ハイレベルの時比率Ｄ２４が６０％の同期パルスＶ２４を発生させる。
【００７３】
駆動パルスＶｇ６０は、上述したように、第一断続スイッチ素子６０のゲート端子に向けて出力され、第一断続スイッチ素子６０をオン・オフさせる。同期パルスＶ２４は、図９に示すように、主スイッチング素子駆動回路２４に向けて出力される。主スイッチング素子駆動回路２４は、周波数ｆ４６の同期パルスＶ２４を受け、主スイッチング素子２２の駆動パルスＶｇ２２の１周期の開始のタイミングを同期させ、駆動パルスＶｇ２２の周波数ｆ２２を同期パルスＶ２４の周波数ｆ４６と一致させる。この動作により、主スイッチング素子２２のスイッチング周波数ｆ２２と補正量制御回路４６の断続周波数ｆ４６とを一致させる。
【００７４】
スイッチング電源装置８０は、スイッチング周波数ｆ２２と断続周波数ｆ４６とを容易に、且つ正確に一致させることができるので、互いに異なる２つの周波数が干渉したときに生じる不要なビートノイズが発生する心配がない。
【００７５】
また、同期パルスＶ２４は、時比率Ｄ２４という情報も有しており、時比率Ｄ２４も様々な制御に利用することができる。例えば、スイッチング素子制御回路２４が、特開平２０１０−１２５５２４号公報のフィードフォワード制御の構成になっている場合、主スイッチング素子２２のオン時比率Ｄ２２が変化し得る上限値を、同期パルスＶ２４の時比率Ｄ２４で規定することによって、主トランス２０の磁気飽和を容易に回避することができる。
【００７６】
次に、この発明のスイッチング電源装置の第三実施形態について、図１１に基づいて説明する。ここで、上記のスイッチング電源装置１０と同様の構成は、同一の符号を付して説明を省略する。第三実施形態のスイッチング電源装置８４は、図１１に示すように、上記のスイッチング電源装置１０の出力電流検出回路４８を新たな出力電流検出回路８６に置き換え、さらに、補正量制御回路４６の補正抵抗６４の出力端の接続を、出力電圧検出回路３８の出力端３８ａに変更したものである。その他の構成は、上記のスイッチング電源装置１０と同じである。
【００７７】
出力電流検出回路８６は、電流検出抵抗５０、第一バイアス回路５２及び第一コンデンサ５４で構成されている。電流検出抵抗５０は、信号グランドである主スイッチング素子２２のソース端子と直流入力電源１４が接続される入力端１２ｂとの間に設けられ、入力端１２ｂ側の一端から、スイッチング電流Ｉ２２を電圧変換した負のスイッチング電流信号を出力する。第一バイアス回路５２は、マイナス出力が信号グランドに接続されプラス出力から一定の直流電圧Ｖｒを出力する直流電源５６と、そのプラス出力に一端が接続された第一上段抵抗５２ａと、第一上段抵抗５２ａの他端と電流検出抵抗５０の出力端との間に接続された第一下段抵抗５２ｂとで構成されている。２つの抵抗５２ａ，５２ｂは、電流検出抵抗５０に比べて十分大きい抵抗値を有している。従って、第一下段抵抗５２ｂの両端に、直流電圧Ｖｒを２つの抵抗５２ａ，５２ｂの抵抗比で分圧した電圧と略等しい分圧電圧Ｖ１ｓが発生する。第一コンデンサ５４は、２つの抵抗５２ａ，５２ｂの中点と信号グランドとの間に接続され、２つの抵抗５２ａ，５２ｂの中点側の一端から、電流検出抵抗５０のスイッチング電流信号を脈流又は直流に平滑した負の電圧（−ΔＶｘ）と、第一バイアス回路５２の分圧電圧Ｖ１ｓとを合算した間接出力電流信号Ｖ１を出力する。
【００７８】
出力電圧検出回路３８は、上述したように、補助巻線３６に接続されたダイオード７０及び第三コンデンサ７２で成るピークホールド回路と、第三コンデンサ７２の両端に接続された放電抵抗７４とで構成されている。しかし、ここでは、補正量制御回路４６の補正抵抗６４の出力端が出力端３８ａに接続され、出力端３８ａには、出力電圧Ｖｏに略比例した直流の電圧Ｖ３ｓが発生と、補正量制御回路４６によって断続された間接出力電流信号Ｖ１を脈流又は直流に平滑した電圧（−ΔＶｙ）とを合算した間接出力電圧信号Ｖ３を出力する。
【００７９】
基準電圧信号発生回路４２は、上述したように第二バイアス回路６６と第二コンデンサ６８とで構成されているが、補正量制御回路４６の補正抵抗６４の出力端が接続されていない。従って、第二コンデンサ６８の第二上段抵抗６６ａ側の一端から出力される基準電圧信号Ｖ２は、直流電圧Ｖｒを２つの抵抗６６ａ，６６ｂの抵抗比で分圧した一定の分圧電圧Ｖ２ｓである。
【００８０】
誤差増幅器４４は、上述したように、反転入力端子に入力された間接出力電圧信号Ｖ３と、非反転入力端子に入力された基準電圧信号Ｖ２の差分を反転増幅し、主スイッチング素子駆動回路２４に向けて誤差増幅信号Ｖｋを出力する。そして、主スイッチング素子駆動回路２４は、誤差増幅信号Ｖｋをパルス幅変調し、主スイッチング素子２２をオン・オフさせるための駆動パルスＶｇ２２を出力する。出力電圧信号Ｖ３が低めに変化すると、主スイッチング素子２２のオン時比率Ｄ２２が大きくなり、出力電圧Ｖｏが上昇する。
【００８１】
このスイッチング電源装置８４は、主スイッチング素子２２及び電流検出回路８６の部品配置の都合等により、電流検出抵抗５０の主スイッチング素子２２側の一端が信号グランドに接続されているので、電流検出抵抗５０が出力するスイッチング電流信号が負の電圧になる。従って、静的出力変動特性を補正するための補正分が（−ΔＶｙ）になる。そこで、補正分（−ΔＶｙ）が誤差増幅器４４の反転入力端子の側に入力されるように、出力電圧信号Ｖ３に合算する構成に変更し、図４（ｂ），（ｃ）と同様の補正が行われるようにしたものである。このスイッチング電源装置８４においても、上記スイッチング電源装置１０と同様の作用効果を得ることができる。
【００８２】
なお、この発明のスイッチング電源装置は、上記実施形態に限定されるものではない。出力電圧検出回路は、出力電圧を電源回路の一次側で間接的に検出できるものであればよく、例えば、平滑インダクタの補助巻線を利用し、特開２００８−２７８６３９号公報に開示されているような高機能回路を使用してもよい。また、主トランスに設けた補助巻線に発生する電圧から出力電圧と相関のある電圧信号を生成する構成にしてもよい。
【００８３】
また、上記の実施形態では、出力電流がゼロアンペアのとき、出力電流検出回路が出力する出力電流信号Ｖ１（＝Ｖ１ｓ）と、補正量制御回路が接続される基準電圧信号発生回路が出力する基準電圧信号Ｖ２（＝Ｖ２ｓ）とを等しくすることによって、補正量制御回路を断続させる時比率を決定する演算式を簡単化できることを説明したが、電圧Ｖ１ｓと電圧Ｖ２ｓとが異なる値であっても、それに応じた演算式を設定すれば、所望の静的負荷変動特性を精度よく実現することができることは言うまでもない。
【００８４】
さらに、電力変換部の構成は、シングルエンディッドフォワード方式のほか、フライバック方式、プッシュプル方式、各種ブリッジ方式など自由に選択することができる。
【符号の説明】
【００８５】
１０，８０，８４  スイッチング電源装置
２０  主トランス
２０ａ  一次巻線
２０ｂ  二次巻線
２２  主スイッチング素子
２４  主スイッチング素子制御回路
２６  整流平滑回路
３２  平滑インダクタ
３６  補助巻線３６
３８  出力電圧検出回路
４０  フィードバック制御回路
４２  基準電圧信号発生回路
４４  誤差増幅器
４６，７６  補正量制御回路
４８，８６  出力電流検出回路
５０  電流検出抵抗
５２  第一バイアス回路
５２ａ  第一上段抵抗
５２ｂ  第一下段抵抗
５４  第一コンデンサ
５６  直流電源
６０  第一断続スイッチ素子
６２，８２  ＰＷＭパルス発振回路
６２ａ  ＣＬＫ発振回路
６２ｂ，８２ｂ  ＣＰＵ
６２ｃ  フラッシュメモリ
６２ｄ，８２ｄ  パルス発生回路
６４  補正抵抗
６６  第二バイアス回路
６６ａ  第二上段抵抗
６６ｂ  第二下段抵抗
６８  第二コンデンサ
７２  第三コンデンサ
７８  第二断続スイッチ素子
【図１】
0005642625.tif 000003
【図２】
0005642625.tif 000004
【図３】
0005642625.tif 000005
【図４】
0005642625.tif 000006
【図５】
0005642625.tif 000007
【図６】
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【図７】
0005642625.tif 000009
【図８】
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【図９】
0005642625.tif 000011
【図１０】
0005642625.tif 000012
【図１１】
0005642625.tif 000013
【図１２】
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【図１３】
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