(57)【特許請求の範囲】
【請求項１】
基準クロック信号を分周する分周部（１１ａ）と、該分周部からの分周クロック信号を遅延させる第１遅延回路部（１１ｂ）と、前記分周部からの分周クロック信号と前記第１遅延回路部からの分周クロック信号とを位相比較して位相差に応じた位相差信号を出力する位相比較部（１１ｅ）と、前記第１遅延回路部からの分周クロック信号を遅延させる第３遅延回路部（１１ｃ）と、前記第３遅延回路部からの分周クロック信号のタイミングで所定のパルスパターンのパラレルデータを出力するデータ発生部（１１ｆ）と、前記データ発生部からのパラレルデータを多重化し前記基準クロック信号のタイミングでシリアルデータを出力するデータ多重化部（１１ｇ）とを有するマスターモジュール（１１）と、
前記マスターモジュールと同位相の基準クロック信号を分周する分周部（１２ａ）と、前記マスターモジュールの第１遅延回路部からの分周クロック信号を遅延させる第２遅延回路部（１２ｃ）と、前記分周部からの分周クロック信号と前記第２遅延回路部からの分周クロック信号とを位相比較して位相差に応じた位相差信号を出力する位相比較部（１２ｅ）と、前記マスターモジュールの第１遅延回路部からの分周クロック信号を遅延させる第３遅延回路部（１２ｄ）と、前記第３遅延回路部からの分周クロック信号のタイミングで所定のパルスパターンのパラレルデータを出力するデータ発生部（１２ｆ）と、前記データ発生部からのパラレルデータを多重化し前記基準クロック信号のタイミングでシリアルデータを出力するデータ多重化部（１２ｇ）とを有するスレーブモジュール（１２）と、
前記マスターモジュールの位相比較部が目標とするマスター側位相差目標値の中心出力値と前記スレーブモジュールの位相比較部が目標とするスレーブ側位相差目標値の中心出力値との差からなる補正値を前記基準クロック信号の周波数又はビットレートの所定ステップ毎に補正データとして記憶する記憶部（３ａ）を有し、前記基準クロック信号の周波数又はビットレートに応じて前記マスター側位相差目標値と前記補正データにより補正された前記スレーブ側位相差目標値とをそれぞれ設定し、前記マスターモジュールの位相比較部の出力値が前記マスター側位相差目標値の中心出力値に近づくように前記第１遅延回路部の遅延量を制御し、前記マスターモジュール及び前記スレーブモジュールの前記データ多重化部に入力するパラレルデータの各データのスキューが揃うように前記第３遅延回路部の遅延量を制御し、前記スレーブモジュールの位相比較部の出力値が前記スレーブ側位相差目標値の中心出力値に近づくように前記第２遅延回路部の遅延量を制御し、前記スレーブモジュールの位相比較部の出力値が前記スレーブ側位相差目標値の所定範囲内に収まらないときに、前記スレーブモジュールの分周部をインヒビット制御する制御部（３）とを備えたことを特徴とするパルスパターン発生装置。
【請求項２】
基準クロック信号を分周する分周部（１１ａ）と、該分周部からの分周クロック信号を遅延させる第１遅延回路部（１１ｂ）と、前記分周部からの分周クロック信号と前記第１遅延回路部からの分周クロック信号とを位相比較して位相差に応じた位相差信号を出力する位相比較部（１１ｅ）と、前記第１遅延回路部からの分周クロック信号を遅延させる第３遅延回路部（１１ｃ）と、前記第３遅延回路部からの分周クロック信号のタイミングで所定のパルスパターンのパラレルデータを出力するデータ発生部（１１ｆ）と、前記データ発生部からのパラレルデータを多重化し前記基準クロック信号のタイミングでシリアルデータを出力するデータ多重化部（１１ｇ）とを有するマスターモジュール（１１）と、前記マスターモジュールと同位相の基準クロック信号を分周する分周部（１２ａ）と、前記マスターモジュールの第１遅延回路部からの分周クロック信号を遅延させる第２遅延回路部（１２ｃ）と、前記分周部からの分周クロック信号と前記第２遅延回路部からの分周クロック信号とを位相比較して位相差に応じた位相差信号を出力する位相比較部（１２ｅ）と、前記マスターモジュールの第１遅延回路部からの分周クロック信号を遅延させる第３遅延回路部（１２ｄ）と、前記第３遅延回路部からの分周クロック信号のタイミングで所定のパルスパターンのパラレルデータを出力するデータ発生部（１２ｆ）と、前記データ発生部からのパラレルデータを多重化し前記基準クロック信号のタイミングでシリアルデータを出力するデータ多重化部（１２ｇ）とを有するスレーブモジュール（１２）とを用い、前記マスターモジュールと前記スレーブモジュールから位相同期したシルアルデータを出力するパルスパターン発生方法であって、
前記マスターモジュールの位相比較部が目標とするマスター側位相差目標値の中心出力値と、前記スレーブモジュールの位相比較部が目標とするスレーブ側位相差目標値の中心出力値と、前記マスター側位相差目標値と前記スレーブ側位相差目標値の差からなる補正値とを前記基準クロック信号の周波数又はビットレートの所定ステップ毎に対応付けした補正データを記憶するステップと、
前記補正データを用いて前記マスター側位相差目標値と前記補正データにより補正された前記スレーブ側位相差目標値とをそれぞれ設定するステップと、
前記マスターモジュールの位相比較部の出力値が前記マスター側位相差目標値の中心出力値に近づくように前記第１遅延回路部の遅延量を制御するステップと、
前記マスターモジュール及び前記スレーブモジュールの前記データ多重化部に入力するパラレルデータの各データのスキューが揃うように前記第３遅延回路部の遅延量を制御するステップと、
前記スレーブモジュールの位相比較部の出力値が前記スレーブ側位相差目標値の中心出力値に近づくように前記第２遅延回路部の遅延量を制御するステップと、
前記スレーブモジュールの位相比較部の出力値が前記スレーブ側位相差目標値の所定範囲内に収まらないときに、前記スレーブモジュールの分周部をインヒビット制御するステップとを含むことを特徴とするパルスパターン発生方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ユーザが設定する任意のパルスパターンによる複数のデータ信号の位相を同期させて出力するパルスパターン発生装置及びパルスパターン発生方法に関する。
【背景技術】
【０００２】
近年、各種のディジタル通信装置は、ユーザ数の増加やマルチメディア通信の普及に伴い、より大容量の伝送能力が求められている。そして、これらのディジタル通信装置におけるディジタル信号の品質評価の指標として、受信データのうち符号誤りが発生した数と受信データの総数との比較として定義されるビット誤り率（Bit Error Rate）が知られている。
【０００３】
そして、上述したビット誤り率を測定する誤り率測定装置では、例えば下記特許文献１などに開示されるように、試験対象となる光変換部品等の被試験デバイスに対して固定データを含むテスト信号を送信し、被試験デバイスを介して入力される被測定信号と基準となる参照信号とをビット単位で比較して被測定信号の誤り率を測定している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−２７４４７４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、この種の誤り率測定装置では、近年の高速データ通信に対応した被試験デバイスにテスト信号として入力される所定パルスパターンのデータ信号を発生するパルスパターン発生装置として、例えば図３に示す構成のパルスパターン発生装置５０が知られている。
【０００６】
図３のパルスパターン発生装置５０は、外部又は内部で生成された基準クロック信号と、基準クロック信号を分周部５１で１／Ｎ（Ｎ：２以上の整数）した分周クロック信号とを位相比較部５２で位相比較し、この位相比較による位相差に応じてＩＱ変調部５３の遅延量を制御部５５の制御により調整している。また、遅延回路部５４では、データ発生部５６からデータ多重化部５７に入力される所定のパルスパターンによる複数の伝送レーン数のパラレルデータのスキュー合わせを行うため、ＩＱ変調部５３からの分周クロック信号の遅延量を制御部５５の制御により調整している。そして、データ多重化部５７では、スキュー合わせされたデータ発生部５６からのパラレルデータを多重化したシリアルデータをテスト信号として出力している。
【０００７】
ところで、被試験デバイスの性能評価として、例えばスキュー耐力やクロストークの影響の有無などの試験を行う場合がある。この試験では、被試験デバイスに入力される２つのデータ信号のスキューを０にして位相を揃えた状態から一方のデータ信号の遅延量を制御して２つのデータ信号間のずれや干渉の有無などが測定される。このため、上述したパルスパターン発生装置５０を用いて測定を行う際には、同位相の基準クロック信号のタイミングで出力する２つのデータ信号の位相を同期させる必要があった。
【０００８】
しかしながら、上述したパルスパターン発生装置５０に用いられる分周部５１（特に、初段の分周器）のデューティ比が悪くなると、これに伴って基準クロック信号に位相ずれが生じる。この基準クロック信号の位相ずれは、位相比較部５２の出力に影響して現れるため、正確な位相比較を行うことができず、複数のデータ信号の位相状態を一定に保つことができなかった。
【０００９】
また、上述したパルスパターン発生装置５０において、遅延回路部５４として用いられる電子ディレイは、素子自身の特性や配線のバラツキによって遅延量が周波数毎に変わってしまう。このため、分周後のクロックにも位相ずれが生じ、複数のデータ信号の位相状態を一定に保つことができなかった。
【００１０】
そこで、本発明は上記問題点に鑑みてなされたものであって、所定のパルスパターンによる複数のデータ信号の位相状態を一定に保つことができるパルスパターン発生装置及びパルスパターン発生方法を提供することを目的としている。
【課題を解決するための手段】
【００１１】
上記目的を達成するため、本発明の請求項１に記載されたパルスパターン発生装置は、基準クロック信号を分周する分周部１１ａと、該分周部からの分周クロック信号を遅延させる第１遅延回路部１１ｂと、前記分周部からの分周クロック信号と前記第１遅延回路部からの分周クロック信号とを位相比較して位相差に応じた位相差信号を出力する位相比較部１１ｅと、前記第１遅延回路部からの分周クロック信号を遅延させる第３遅延回路部１１ｃと、前記第３遅延回路部からの分周クロック信号のタイミングで所定のパルスパターンのパラレルデータを出力するデータ発生部１１ｆと、前記データ発生部からのパラレルデータを多重化し前記基準クロック信号のタイミングでシリアルデータを出力するデータ多重化部１１ｇとを有するマスターモジュール１１と、
前記マスターモジュールと同位相の基準クロック信号を分周する分周部１２ａと、前記マスターモジュールの第１遅延回路部からの分周クロック信号を遅延させる第２遅延回路部１２ｃと、前記分周部からの分周クロック信号と前記第２遅延回路部からの分周クロック信号とを位相比較して位相差に応じた位相差信号を出力する位相比較部１２ｅと、前記マスターモジュールの第１遅延回路部からの分周クロック信号を遅延させる第３遅延回路部１２ｄと、前記第３遅延回路部からの分周クロック信号のタイミングで所定のパルスパターンのパラレルデータを出力するデータ発生部１２ｆと、前記データ発生部からのパラレルデータを多重化し前記基準クロック信号のタイミングでシリアルデータを出力するデータ多重化部１２ｇとを有するスレーブモジュール１２と、
前記マスターモジュールの位相比較部が目標とするマスター側位相差目標値の中心出力値と前記スレーブモジュールの位相比較部が目標とするスレーブ側位相差目標値の中心出力値との差からなる補正値を前記基準クロック信号の周波数又はビットレートの所定ステップ毎に補正データとして記憶する記憶部３ａを有し、前記基準クロック信号の周波数又はビットレートに応じて前記マスター側位相差目標値と前記補正データにより補正された前記スレーブ側位相差目標値とをそれぞれ設定し、前記マスターモジュールの位相比較部の出力値が前記マスター側位相差目標値の中心出力値に近づくように前記第１遅延回路部の遅延量を制御し、前記マスターモジュール及び前記スレーブモジュールの前記データ多重化部に入力するパラレルデータの各データのスキューが揃うように前記第３遅延回路部の遅延量を制御し、前記スレーブモジュールの位相比較部の出力値が前記スレーブ側位相差目標値の中心出力値に近づくように前記第２遅延回路部の遅延量を制御し、前記スレーブモジュールの位相比較部の出力値が前記スレーブ側位相差目標値の所定範囲内に収まらないときに、前記スレーブモジュールの分周部をインヒビット制御する制御部３とを備えたことを特徴とする。
【００１２】
請求項２に記載されたパルスパターン発生方法は、基準クロック信号を分周する分周部１１ａと、該分周部からの分周クロック信号を遅延させる第１遅延回路部１１ｂと、前記分周部からの分周クロック信号と前記第１遅延回路部からの分周クロック信号とを位相比較して位相差に応じた位相差信号を出力する位相比較部１１ｅと、前記第１遅延回路部からの分周クロック信号を遅延させる第３遅延回路部１１ｃと、前記第３遅延回路部からの分周クロック信号のタイミングで所定のパルスパターンのパラレルデータを出力するデータ発生部１１ｆと、前記データ発生部からのパラレルデータを多重化し前記基準クロック信号のタイミングでシリアルデータを出力するデータ多重化部１１ｇとを有するマスターモジュール１１と、前記マスターモジュールと同位相の基準クロック信号を分周する分周部１２ａと、前記マスターモジュールの第１遅延回路部からの分周クロック信号を遅延させる第２遅延回路部１２ｃと、前記分周部からの分周クロック信号と前記第２遅延回路部からの分周クロック信号とを位相比較して位相差に応じた位相差信号を出力する位相比較部１２ｅと、前記マスターモジュールの第１遅延回路部からの分周クロック信号を遅延させる第３遅延回路部１２ｄと、前記第３遅延回路部からの分周クロック信号のタイミングで所定のパルスパターンのパラレルデータを出力するデータ発生部１２ｆと、前記データ発生部からのパラレルデータを多重化し前記基準クロック信号のタイミングでシリアルデータを出力するデータ多重化部１２ｇとを有するスレーブモジュール１２とを用い、前記マスターモジュールと前記スレーブモジュールから位相同期したシリアルデータを出力するパルスパターン発生方法であって、
前記マスターモジュールの位相比較部が目標とするマスター側位相差目標値の中心出力値と前記スレーブモジュールの位相比較部が目標とするスレーブ側位相差目標値の中心出力値との差からなる補正値を前記基準クロック信号の周波数又はビットレートの所定ステップ毎に補正データとして記憶するステップと、
前記基準クロック信号の周波数又はビットレートに応じて前記マスター側位相差目標値と前記補正データにより補正された前記スレーブ側位相差目標値とをそれぞれ設定するステップと、
前記マスターモジュールの位相比較部の出力値が前記マスター側位相差目標値の中心出力値に近づくように前記第１遅延回路部の遅延量を制御するステップと、
前記マスターモジュール及び前記スレーブモジュールの前記データ多重化部に入力するパラレルデータの各データのスキューが揃うように前記第３遅延回路部の遅延量を制御するステップと、
前記スレーブモジュールの位相比較部の出力値が前記スレーブ側位相差目標値の中心出力値に近づくように前記第２遅延回路部の遅延量を制御するステップと、
前記スレーブモジュールの位相比較部の出力値が前記スレーブ側位相差目標値の所定範囲内に収まらないときに、前記スレーブモジュールの分周部をインヒビット制御するステップとを含むことを特徴とする。
【発明の効果】
【００１３】
本発明によれば、スレーブモジュールの位相比較部が出力する位相差信号のスレーブ側位相差目標値を基準クロック信号の周波数（又はビットレート）に応じて可変制御するので、各遅延回路部の特性や配線のバラツキによって生じる遅延量の誤差や分周部のデューティ比の悪化に伴う位相ずれを吸収することができ、複数のモジュール間（マスターモジュールとスレーブモジュールとの間）の位相状態を一定に保つことができる。これにより、不必要なインヒビット制御の発生を防ぐことができる。
【図面の簡単な説明】
【００１４】
【図１】本発明に係るパルスパターン発生装置のブロック構成の一例を示す図である。
【図２】本発明に用いられるテーブルの一例を示す図である。
【図３】従来のパルスパターン発生装置の一例を示すブロック構成図である。
【発明を実施するための形態】
【００１５】
以下、本発明を実施するための形態について、添付した図面を参照しながら詳細に説明する。尚、この実施の形態によりこの発明が限定されるものではなく、この形態に基づいて当業者などによりなされる実施可能な他の形態、実施例及び運用技術などはすべて本発明の範疇に含まれる。
【００１６】
本発明に係るパルスパターン発生装置及びパルスパターン発生方法は、被試験デバイスにテスト信号として入力するべく、ユーザが設定する任意のパルスパターンによる複数のデータ信号の位相状態を一定に保って出力している。なお、本例では、２つのデータ信号の位相状態を一定に保って出力する場合を例にとって説明する。
【００１７】
図１に示すように、パルスパターン発生装置１は、最終的に位相同期した２つのデータ信号を出力するパルスパターン発生モジュール２と、パルスパターン発生モジュール２を制御する制御部３とが不図示の測定器本体に内蔵されている。
【００１８】
パルスパターン発生モジュール２は、マスターモジュール１１とスレーブモジュール１２とからなり、マスターモジュール１１とスレーブモジュール１２とはブリッジルート４を介して配線接続される。
【００１９】
マスターモジュール１１は、分周部１１ａ、第１遅延回路部１１ｂ、第２遅延回路部１１ｃ、第３遅延回路部１１ｄ、位相比較部１１ｅ、データ発生部１１ｆ、データ多重化部１１ｇを備えて構成される。
【００２０】
分周部１１ａは、１／Ｎ分周器（Ｎ：２以上の正の整数）で構成され、内部又は外部のクロック源で生成される基準クロック信号を１／Ｎ分周し、この１／Ｎ分周した分周クロック信号を第１遅延回路部１１ｂと位相比較部１１ｅに入力している。実際の回路構成では、基準クロック信号を１／１６分周するため、初段に１／２分周器を配置した複数段の分周器で分周部１１ａを構成している。
【００２１】
また、基準クロック信号は、パルスパターン発生装置１が動作可能な周波数（１．２ＧＨｚ〜１６ＧＨｚ）のクロックであり、例えばユーザが用意するクロック源、パルスパターン発生装置１とともに不図示の測定器本体に内蔵される内部シンセサイザ、測定器本体とは別体の外部シンセサイザなどで生成される。そして、マスターモジュール１１とスレーブモジュール１２には、同位相の基準クロック信号が入力される。
【００２２】
第１遅延回路部１１ｂは、例えばＩＱ変調器で構成され、データ発生部１１ｆからデータ多重化部１１ｇに入力されるデータ信号（パラレルデータ）と基準クロック信号とが最適な位相関係になるように、制御部３の制御により、分周部１１ａからの分周クロック信号の位相角を可変して遅延量を調整している。この遅延量が調整された分周クロック信号は、第２遅延回路部１１ｃを介して位相比較部１１ｅに入力されるととともに、ブリッジルート４を介してスレーブモジュール１２の第２遅延回路部１２ｃと第３遅延回路部１２ｄに入力される。
【００２３】
第２遅延回路部１１ｃは、例えば電気的に数ピコｓｅｃ単位のスイッチングを行って分周クロック信号の遅延量を調整する遅延素子（ゲートディレイ）が多段に接続された電子ディレイで構成される。この第２遅延回路部１１ｃは、本来不要な構成であるが、マスターモジュール１１とスレーブモジュール１２の共通化を図るために設けられる。ここでの第２遅延回路部１１ｃは、第１遅延回路部１１ｂで遅延量が調整された分周クロック信号をそのまま通過させて位相比較部１１ｅに入力するバイパス回路として機能している。
【００２４】
第３遅延回路部１１ｄは、第２遅延回路部１１ｃと同様の電子ディレイで構成され、データ発生部１１ｆが発生するパラレルデータの伝送レーン数と同数の電子ディレイを備えている。例えばパラレルデータの伝送レーン数が８であれば、８個の電子ディレイで第３遅延回路部１１ｄが構成される。この第３遅延回路部１１ｄは、データ発生部１１ｆからデータ多重化部１１ｇに入力されるパラレルデータの各データのスキュー合わせを行うべく、制御部３の制御により、各データ毎に遅延量を適宜調整している。
【００２５】
位相比較部１１ｅは、分周部１１ａから入力される分周クロック信号と、分周部１１ａから第１遅延回路部１１ｂを通過しブリッジルート４を介して第２遅延回路部１１ｃから入力される分周クロック信号とを、データ多重化部１１ｇに入力するクロックとデータとに見立てて両分周クロック信号を位相比較し、位相差に応じた位相差信号（電圧信号）を制御部３に出力している。
【００２６】
データ発生部１１ｆは、部分コンフィグレーションが可能な１つのＦＰＧＡ(Field programmable Gate Array) 上に設けられ、ユーザが設定する任意のパルスパターンのデータ信号として、第３遅延回路部１１ｄからの分周クロック信号のタイミングで所定の伝送レーン数のパラレルデータ（例えば、４Ｇｂｐｓ×８本）を発生してデータ多重化部１１ｇに出力している。
【００２７】
データ多重化部１１ｇは、例えばマルチプレクサ（ＭＵＸ）やＤ型フリップフロップ回路等で構成され、データ発生部１１ｆから入力されるパラレルデータを、基準クロック信号のタイミングでシリアルデータに多重化して出力している。
【００２８】
スレーブモジュール１２は、マスターモジュール１１と同様に、分周部１２ａ、第１遅延回路部１２ｂ、第２遅延回路部１２ｃ、第３遅延回路部１２ｄ、位相比較部１２ｅ、データ発生部１２ｆ、データ多重化部１２ｇを備えて構成される。
【００２９】
分周部１２ａは、マスターモジュール１１の分周部１１ａと同様に、１／Ｎ分周器（Ｎ：２以上の正の整数）で構成され、マスターモジュール１１の分周部１１ａに入力される基準クロック信号と同位相の基準クロック信号を１／Ｎ分周し、この１／Ｎ分周した分周クロック信号を第１遅延回路部１２ｂと位相比較部１２ｅに入力している。
【００３０】
第１遅延回路部１２ｂは、マスターモジュール１１の第１遅延回路部１１ｂと同様に、ＩＱ変調器で構成される。この第１遅延回路部１２ｂは、本来不要な構成であるが、マスターモジュール１１とスレーブモジュール１２の共通化を図るために設けられている。ここでの第１遅延回路部１２ｂは、分周部１２ａから分周クロック信号が入力してもどこにも出力されないように、出力が開放されている。
【００３１】
第２遅延回路部１２ｃは、マスターモジュール１１の第２遅延回路部１１ｃと同様に、例えば電気的に数ピコｓｅｃ単位のスイッチングを行って分周クロック信号の遅延量を調整する遅延素子（ゲートディレイ）が多段に接続された電子ディレイで構成される。第２遅延回路部１２ｃは、データ発生部１２ｆからデータ多重化部１２ｇに入力されるデータ信号（パラレルデータ）と基準クロック信号との位相関係がマスターモジュール１１のデータ多重化部１１ｇに入力されるデータ信号（パラレルデータ）と基準クロック信号との位相関係と同等の関係になるように、制御部３の制御により、マスターモジュール１１から受け取った分周クロック信号の遅延量を調整している。
【００３２】
第３遅延回路部１２ｄは、マスターモジュール１１の第３遅延回路部１１ｄと同様に、電子ディレイで構成され、データ発生部１２ｆが発生するパラレルデータの伝送レーン数と同数の電子ディレイを備えている。この第３遅延回路部１２ｄは、データ発生部１２ｆからデータ多重化部１２ｇに入力されるパラレルデータの各データのスキュー合わせを行うべく、制御部３の制御により、各データ毎に遅延量を適宜調整している。
【００３３】
位相比較部１２ｅは、分周部１２ａからの分周クロック信号と、マスターモジュール２の第１遅延回路部１１ｂからブリッジルート４を経由して第２遅延回路部１２ｃから入力される分周クロック信号とを位相比較し、位相差に応じた位相差信号（電圧信号）を制御部３に出力している。
【００３４】
データ発生部１２ｆは、マスターモジュール１１のデータ発生部１１ｆと同様に、部分コンフィグレーションが可能な１つのＦＰＧＡ(Field programmable Gate Array) 上に設けられ、ユーザが設定する任意のパルスパターンのデータ信号として、第３遅延回路部１２ｄからの分周クロック信号のタイミングで所定の伝送レーン数のパラレルデータ（例えば、４Ｇｂｐｓ×８本）を発生してデータ多重化部１２ｇに出力している。
【００３５】
データ多重化部１２ｇは、マスターモジュール１１のデータ多重化部１１ｇと同様に、例えばマルチプレクサ（ＭＵＸ）やＤ型フリップフロップ回路等で構成され、データ発生部１２ｆから入力されるパラレルデータを、基準クロック信号のタイミングでシリアルデータに多重化して出力している。
【００３６】
制御部３は、例えばＣＰＵ，ＲＯＭ，ＲＡＭ等のマイクロコンピュータで構成され、ユーザが設定する任意のパルスパターンによる複数のデータ信号の位相を同期させて出力するべく、マスターモジュール１１の各遅延回路部１１ｂ，１１ｃ，１１ｄとスレーブモジュール１２の各遅延回路部１２ｂ，１２ｃ，１２ｄの遅延量を制御している。
【００３７】
制御部３は、マスターモジュール１１の位相比較部１１ｅが目標とするマスター側位相差目標値と、スレーブモジュール１２の位相比較部１２ｅが目標とするスレーブ側位相差目標値と、各遅延回路部１１ｂ，１１ｃ，１１ｄ，１２ｂ，１２ｃ，１２ｄの特性や配線のバラツキによって生じる遅延量の誤差や分周部１１ａ，１２ａのデューティ比の悪化に伴う位相ずれを吸収するための補正値とを、基準クロック信号の周波数（又はビットレート）の所定ステップ毎に対応付けしてテーブル化した補正データとして記憶部３ａに記憶している。なお、補正値は、スレーブ側位相差目標値（電圧読み値）からマスター側位相差目標値（電圧読み値）を差し引いた値からなる。
【００３８】
制御部３は、マスターモジュール１１の位相比較部１１ｅが目標とするマスター側位相差目標値と、記憶部３ａの補正データにより補正されたスレーブモジュール１２の位相比較部１２ｅが目標とするスレーブ側位相差目標値とを基準クロック信号の周波数（又はビットレート）に応じてそれぞれ設定している。なお、マスター側位相差目標値とスレーブ側位相差目標値とは、基準クロック信号の周波数（又はビットレート）毎に１対１に対応しており、中心電圧値から±１周期（±３０ｐｓｅｃ：分周部１２ａの転びが変わる周期に相当）ずれた値を許容最大値と許容最小値とする固定の許容範囲からなる。
【００３９】
図２は、ビットレート（Ｂｉｔ  Ｒａｔｅ）に応じて設定されるスレーブモジュール１２の位相比較部１２ｅのスレーブ側位相差目標値（電圧読み値）を示している。例えば基準クロック信号の周波数が１６ＧＨｚ（３２Ｇｂｐｓのビットレートに相当）であれば、記憶部３ａに記憶された補正データより、マスターモジュール１１の位相比較部１１ｅが目標とするマスター側位相差目標値は、中心電圧値が「１１３０７」で、最大値「１５４０３」、最小値「７２１１」の許容範囲として設定され、補正値が「１５４９」に設定される。そして、スレーブモジュール１２の位相比較部１２ｅが目標とするスレーブ側位相差目標値は、マスターモジュール１１のマスター側位相差目標値の中心電圧値「１１３０７」、最大値「１５４０３」、最小値「７２１１」のそれぞれに補正値「１５４９」を加算した値による許容範囲、すなわち、中心電圧値が「１２８５６」で、最大値「１６９５２」、最小値「８７６０」の許容範囲として設定される。
【００４０】
なお、記憶部３ａが記憶していない基準クロック信号の周波数（又はビットレート）におけるマスター側位相差目標値とスレーブ側位相差目標値とを設定する場合には、その基準クロック信号の周波数（又はビットレート）の前後の基準クロック信号の周波数（又はビットレート）における記憶部３ａの２点の補正データから線形補間により算出する。
【００４１】
また、基準クロック信号の周波数（又はビットレート）の所定ステップ毎におけるマスター側位相差目標値の中心電圧値、最大値、最小値のそれぞれに補正値を加算した値をスレーブ側位相差目標値の中心電圧値、最大値、最小値とする補正データを予め記憶部３ａに記憶しておくこともできる。
【００４２】
制御部３は、マスターモジュール１１の位相比較部１１ｅからの位相差信号（電圧信号）とスレーブモジュール１２の位相比較部１２ｅからの位相差信号（電圧信号）とが一定関係にあるか否かを判別している。具体的には、両モジュール１１，１２の位相比較部１１ｅ，１２ｅからの位相差信号が基準クロック信号の周波数（又はビットレート）に応じて設定されるマスター側位相差目標値及びスレーブ側位相差目標値の範囲内にあるか否かによって判別している。
【００４３】
例えば基準クロック信号の周波数が１６ＧＨｚの場合には、マスターモジュール１１の位相比較部１１ｅのマスター側位相差目標値が、中心電圧値「１１３０７」、最大値「１５４０３」、最小値「７２１１」の許容範囲として設定される。また、スレーブモジュール１２の位相比較部１２ｅのスレーブ側位相差目標値が、中心電圧値「１２８５６」、最大値「１６９５２」、最小値「８７６０」の許容範囲として設定される。これにより、制御部３は、マスターモジュール１１の位相比較部１１ｅの位相差信号の電圧読み値がマスター側位相差目標値「７２１１」〜「１５４０３」の範囲内にあり、且つスレーブモジュール１２の位相比較部１２ｅの位相差信号の電圧読み値がスレーブ側位相差目標値「８７６０」〜「１６９５２」の範囲内にあれば、両モジュール１１，１２からの位相差信号が一定関係にあると判断する。
【００４４】
そして、制御部３は、両モジュール１１，１２からの位相差信号が一定関係にあれば、両モジュール１１，１２の分周クロック信号の位相が同期していると判断し、データ発生部１１ｆ，１２ｆからのパルスパターンのデータ信号の発生タイミングを合わせてデータ多重化部１１ｇ，１２ｇに出力する。そして、データ多重化部１１ｇ，１２ｇは、同位相の基準クロック信号によりデータ発生部１１ｆ，１２ｆからのパラレルデータをシリアルデータに多重化して出力する。これにより、両モジュール１１，１２から同期したデータ信号が出力される。これに対し、制御部３は、両モジュール１１，１２からの位相差信号が一定関係になければ、スレーブモジュール１２の分周部１２ａの転びタイミングを逆転するように分周部１２ａをインヒビット制御している。
【００４５】
なお、上述した図１の構成では、マスターモジュール１１とスレーブモジュール１２の共通化を図るため、両モジュール１１，１２の内部構成を同一にしているが、マスターモジュール１１の第２遅延回路部１１ｃ、スレーブモジュール１２の第１遅延回路部１２ｂをそれぞれ省略する構成としても良い。
【００４６】
次に、上記のように構成されるパルスパターン発生装置１において、マスターモジュール１１とスレーブモジュール１２のそれぞれからパルスパターンのデータ信号を発生させ、２つのデータ信号の位相を同期させて出力する場合の動作について説明する。
【００４７】
・マスターモジュール１１の動作
マスターモジュール１１は、内部又は外部で生成される基準クロック信号が分周部１１ａとデータ多重化部１１ｇに入力される。分周部１１ａは、基準クロック信号を１／Ｎ分周した分周クロック信号を第１遅延回路部１１ｂと位相比較部１１ｅに入力する。第１遅延回路部１１ｂは、制御部３により調整される遅延量だけ分周クロック信号を遅延させて出力する。この分周クロック信号は、第２遅延回路部１１ｃを通過して位相比較部１１ｅと第３遅延回路部１１ｄに入力されるとともに、スレーブモジュール１２の第２遅延回路部１２ｃと第３遅延回路部１２ｄに入力される。
【００４８】
位相比較部１１ｅは、分周部１１ａから入力される分周クロック信号と、第１遅延回路部１１ｂから第２遅延回路部１１ｃを通過して入力される分周クロック信号とを位相比較し、位相差に応じた位相差信号（電圧信号）を制御部３に出力する。
【００４９】
制御部３は、位相比較部１１ｅから位相差信号（電圧信号）が入力されると、この位相差信号の電圧値（電圧読み値）が、基準クロック信号の周波数（又はビットレート）に応じて設定されるマスター側位相差目標値の許容範囲内に収まり、マスター側位相差目標値の中心電圧値に近づくように第１遅延回路部１１ｂの遅延量を調整する。
【００５０】
また、制御部３は、データ発生部１１ｆからデータ多重化部１１ｇに入力される各データのスキュー合わせを行うべく、第３遅延回路部１１ｄの遅延量を各データ毎に調整する。
【００５１】
・スレーブモジュール１２の動作
スレーブモジュール１２は、マスターモジュール１１と同位相の基準クロック信号が分周部１２ａとデータ多重化部１２ｇに入力される。分周部１２ａは、基準クロック信号を１／Ｎ分周した分周クロック信号を位相比較部１２ｅに入力する。
【００５２】
位相比較部１２ｅは、分周部１２ａから入力される分周クロック信号と、マスターモジュール１１の第１遅延回路部１１ｂからブリッジルート４を介して第２遅延回路部１２ｃから入力される分周クロック信号とを位相比較し、位相差に応じた位相差信号（電圧信号）を制御部３に出力する。
【００５３】
制御部３は、位相比較部１２ｅから位相差信号（電圧信号）が入力されると、この位相差信号の電圧値（電圧読み値）が、基準クロック信号の周波数（又はビットレート）に応じて記憶部３ａの補正データを用いて設定されるスレーブ側位相差目標値の許容範囲内に収まり、スレーブ側位相差目標値の中心電圧値に近づくように第２遅延回路部１２ｃの遅延量を調整する。
【００５４】
また、制御部３は、データ発生部１２ｆからデータ多重化部１２ｇに入力される各データのスキュー合わせを行うべく、第３遅延回路部１２ｄの遅延量を各データ毎に調整する。
【００５５】
そして、制御部３は、両モジュール１１，１２からの位相差信号が一定関係にあれば、両モジュール１１，１２の分周クロック信号の位相が同期していると判断し、データ発生部１１ｆ，１２ｆからのパルスパターンのデータ信号の発生タイミングを合わせてデータ多重化部１１ｇ，１２ｇに出力する。そして、データ多重化部１１ｇ，１２ｇは、同位相の基準クロック信号によりデータ発生部１１ｆ，１２ｆからのパラレルデータをシリアルデータに多重化して出力する。これに対し、制御部３は、両モジュール１１，１２からの位相差信号が一定関係になければ、スレーブモジュール１２の分周部１２ａの転びタイミングを逆転するように分周部１２ａをインヒビット制御する。
【００５６】
このように、本例のパルスパターン発生装置１によれば、スレーブモジュール１２の位相比較部１２ｅが出力する位相差信号のスレーブ側位相差目標値を基準クロック信号の周波数（又はビットレート）に応じて可変し、位相比較部１２ｅが取るべき値であるスレーブ側位相差目標値を基準クロック信号の周波数（又はビットレート）に応じて変化させているので、各遅延回路部１１ｂ，１１ｃ，１１ｄ，１２ｂ，１２ｃ，１２ｄの特性や配線のバラツキによって生じる遅延量の誤差（マスターモジュール１１の第１遅延回路部１１ｂからブリッジルート４を経由しスレーブモジュール１２の第２遅延回路部１２ｃを通過して位相比較部１２ｅに至るルートにおける群遅延特性の影響による遅延量の誤差）や分周部１１ａ，１２ａのデューティ比の悪化に伴う位相ずれを吸収することができ、複数のモジュール間（マスターモジュール１１とスレーブモジュール１２との間）の位相状態を一定に保つことができる。これにより、不必要なインヒビット制御の発生を防ぐことができる。
【００５７】
ところで、上述した実施の形態では、パルスパターン発生モジュール２として、マスターモジュール１１とスレーブモジュール１２が１対１接続された場合を例にとって説明したが、１つのマスターモジュール１１に２個以上のスレーブモジュール１２をブリッジルート４を介して数珠つなぎ接続する構成としても良い。
【００５８】
また、図１の例では、制御部３を独立して設けた構成であるが、マスターモジュール１１やスレーブモジュール１２に制御部３を設けることもできる。
【００５９】
そして、上述した効果を奏する本発明に係るパルスパターン発生装置やパルスパターン発生方法は、例えば複数のデータ信号のスキュー耐力やクロストークの影響の有無など、位相同期した複数のデータ信号を必要とする場合に用いることができる。
【００６０】
具体的な用途例として、例えばＤ／Ａコンバータでは、複数の伝送レーン数のデータ信号を束ねてビットレートを向上させているが、近年では、ビットレートが２０Ｇｂｐｓ、３０Ｇｂｐｓと高速化している。そこで、このような高速化されたＤ／Ａコンバータに対して位相同期した複数のパルスパターンのデータ信号を入力し、Ｄ／Ａコンバータから出力される複数のデータ信号がユーザの設定したパルスパターン列になっているか否かを試験してＤ／Ａコンバータの機能評価を行う場合に本発明に係るパルスパターン発生装置やパルスパターン発生方法を用いることができる。
【符号の説明】
【００６１】
１  パルスパターン発生装置
２  パルスパターン発生モジュール
３  制御部
４  ブリッジルート
１１  マスターモジュール
１２  スレーブモジュール
１１ａ，１２ａ  分周部
１１ｂ，１２ｂ  第１遅延回路部
１１ｃ，１２ｃ  第２遅延回路部
１１ｄ，１２ｄ  第３遅延回路部
１１ｅ，１２ｅ  位相比較部
１１ｆ，１２ｆ  データ発生部
１１ｇ，１２ｇ  データ多重化部
【要約】
【課題】複数のデータ信号の位相状態を一定に保つ。
【解決手段】基準クロック信号の周波数に応じてマスター側位相差目標値の設定とともに記憶部３ａの補正データを用いてスレーブ側位相差目標値を設定する。制御部３は、マスター側の位相比較部１１ｅの出力値がマスター側位相差目標値の範囲内に収まるように第１遅延回路部１１ｂの遅延量を制御し、マスター側及びスレーブ側のデータ多重化部１１ｇ，１２ｇへのパラレルデータのスキューが揃うように第３遅延回路部１１ｄ，１２ｄの遅延量を制御し、スレーブ側の位相比較部１２ｅの出力値がスレーブ側位相差目標値の範囲内に収まるように第２遅延回路部１２ｃの遅延量を制御し、スレーブ側の位相比較部１２ｅの出力値がスレーブ側位相差目標値の範囲内に収まらなければ分周部１２ａをインヒビット制御する。
【選択図】図１【図１】
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【図２】
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【図３】
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