(57)【特許請求の範囲】
【請求項１】
第１導電型の半導体層と、
前記半導体層の表層部に形成された第２導電型のソース領域と、
前記半導体層に形成され、前記ソース領域に接する第１導電型のボディ領域と、
前記ソース領域を層厚方向に貫通して前記ボディ領域に接する第１導電型のボディコンタクト領域と、
前記ソース領域にその表面から掘り下がって形成された溝と、
前記半導体層上に積層され、前記半導体層の表面を被覆する絶縁膜と、
前記絶縁膜を少なくとも前記溝および前記ボディコンタクト領域と対向する位置において層厚方向に貫通して形成されたコンタクトホールと、
前記絶縁膜上に形成された配線と、
前記コンタクトホールに埋設されて、底部が前記溝に入り込んで前記ソース領域およびボディコンタクト領域に接触し、前記配線と前記ソース領域および前記ボディコンタクト領域とを電気的に接続するコンタクトプラグとを含み、
前記コンタクトホール内において前記ソース領域の最高部および前記ボディコンタクト領域の最高部の高さが等しく前記溝の底部よりも高い、半導体装置。
【請求項２】
前記ボディ領域に対して前記ソース領域と反対側に形成され、前記ボディ領域に接する第２導電型のドレイン領域と、
前記ボディ領域および前記ソース領域を層厚方向に貫通して設けられるゲート電極とを含む、請求項１に記載の半導体装置。
【請求項３】
前記ボディコンタクト領域と前記ゲート電極との間において、前記ソース領域に前記溝が複数本形成されている、請求項２に記載の半導体装置。
【請求項４】
前記溝の深さが前記ソース領域の最底部よりも浅い、請求項１〜３のいずれか一項に記載の半導体装置。
【請求項５】
前記溝が前記ボディコンタクト領域に形成されていない、請求項１〜４のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果トランジスタを備える半導体装置に関する。
【背景技術】
【０００２】
たとえば、トレンチゲート型ＶＤＭＯＳＦＥＴ（Vertical Double diffused Metal Oxide Semiconductor Field Effect Transistor）は、低オン抵抗特性を有するパワーＭＯＳＦＥＴとして知られている。
図２は、従来のトレンチゲート型ＶＤＭＯＳＦＥＴを備える半導体装置の模式的な断面図である。
【０００３】
半導体装置１０１は、Ｎ＋型の基板１０２を備えている。基板１０２上には、エピタキシャル層１０３が積層されている。エピタキシャル層１０３は、基層部がＮ−型の低濃度ドレイン領域１０４をなしている。エピタキシャル層１０３の表層部には、Ｐ型のボディ領域１０５が低濃度ドレイン領域１０４に接して形成されている。
エピタキシャル層１０３には、複数のゲートトレンチ１０６がその表面から掘り下がって形成されている。複数のゲートトレンチ１０６は、一定の間隔を空けて、互いに平行をなして同一方向に延びている。ゲートトレンチ１０６は、ボディ領域１０５を貫通し、その最深部が低濃度ドレイン領域１０４に達している。ゲートトレンチ１０６内には、ゲート絶縁膜１０７を介して、Ｎ型不純物が高濃度にドープされたポリシリコンからなるゲート電極１０８が埋設されている。
【０００４】
ボディ領域１０５の表層部には、Ｎ＋型のソース領域１０９が形成されている。また、ボディ領域１０５の表層部には、ゲートトレンチ１０６に対して間隔を空けた位置に、Ｐ＋型のボディコンタクト領域１１０がソース領域１０９を層厚方向に貫通して形成されている。
エピタキシャル層１０３上には、層間絶縁膜１１１が積層されている。層間絶縁膜１１１には、ボディコンタクト領域１１０およびその周囲のソース領域１０９の一部と対向する位置に、コンタクトホール１１２が形成されている。そして、層間絶縁膜１１１上には、ソース配線１１３が形成されている。ソース配線１１３は、その一部がコンタクトホール１１２に入り込んでいる。これにより、コンタクトホール１１２内には、コンタクトプラグ１１４が形成されており、このコンタクトプラグ１１４は、ソース領域１０９およびボディコンタクト領域１１０の表面に跨ってコンタクト（バッティングコンタクト）している。
【０００５】
基板１０２の裏面には、ドレイン電極１１５が形成されている。
ソース配線１１３が接地され、ドレイン電極１１５に適当な大きさの正電圧が印加されつつ、ゲート電極１０８の電位（ゲート電圧）が制御されることにより、ボディ領域１０５におけるゲート絶縁膜１０７との界面近傍にチャネルが形成されて、ソース領域１０９とドレイン電極１１５との間に電流が流れる。
【特許文献１】特開２００６−２０２９３１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
トレンチゲート型ＶＤＭＯＳＦＥＴでは、単位セル面積を縮小するセルシュリンクにより、さらなる低オン抵抗化を図ることができる。
しかしながら、セルシュリンクが進むにつれて、ゲートトレンチ１０６とボディコンタクト領域１１０との間の間隔が小さくなる。これに伴い、ソース領域１０９におけるコンタクトホール１１２に臨む部分の面積が小さくなるので、ソース領域１０９とコンタクトプラグ１１４との接触面積が小さくなる。その結果、ソース領域１０９とコンタクトプラグ１１４との接触抵抗が高くなる。この接触抵抗の高抵抗化は、オン抵抗の低減の妨げになる。
【０００７】
また、接触抵抗の高抵抗化（接触面積の縮小）の問題は、トレンチゲート型ＶＤＭＯＳＦＥＴに限らず、他の種類の電界効果トランジスタにおいても、そのセルシュリンクに伴って生じる問題である。
そこで、本発明の目的は、ソース領域とコンタクトプラグとの接触面積の増大を図ることができる、半導体装置を提供することである。
【課題を解決するための手段】
【０００８】
前記の目的を達成するための請求項１記載の発明は、第１導電型の半導体層と、前記半導体層の表層部に形成された第２導電型のソース領域と、前記半導体層に形成され、前記ソース領域に接する第１導電型のボディ領域と、前記ソース領域を層厚方向に貫通して前記ボディ領域に接する第１導電型のボディコンタクト領域と、前記ソース領域にその表面から掘り下がって形成された溝と、前記半導体層上に積層され、前記半導体層の表面を被覆する絶縁膜と、前記絶縁膜を少なくとも前記溝および前記ボディコンタクト領域と対向する位置において層厚方向に貫通して形成されたコンタクトホールと、前記絶縁膜上に形成された配線と、前記コンタクトホールに埋設されて、底部が前記溝に入り込んで前記ソース領域およびボディコンタクト領域に接触し、前記配線と前記ソース領域および前記ボディコンタクト領域とを電気的に接続するコンタクトプラグとを含み、前記コンタクトホール内において前記ソース領域の最高部および前記ボディコンタクト領域の最高部の高さが等しく前記溝の底部よりも高い、半導体装置である。
【０００９】
この構成によれば、第１導電型の半導体層の表層部には、第２導電型のソース領域および第１導電型のボディ領域が形成されている。そして、ソース領域を層厚方向に貫通してボディ領域に接する第１導電型のボディコンタクト領域が形成されている。ソース領域には、溝がその表面から掘り下がって形成されている。半導体層上には、絶縁膜が積層されている。半導体層の表面は、絶縁膜により被覆されている。絶縁膜には、少なくとも溝および前記ボディコンタクト領域と対向する位置に、コンタクトホールが層厚方向に貫通して形成されている。コンタクトホールには、コンタクトプラグが埋設されている。コンタクトプラグは、その底部が溝に入り込み、ソース領域およびボディコンタクト領域にコンタクト（接触）している。すなわち、コンタクトプラグは、ソース領域の表面だけでなく、ソース領域に形成された溝の底面および側面と接触している。そのため、コンタクトプラグがソース領域の表面のみに接触する構成と比較して、ソース領域とコンタクトプラグとの接触面積を増大させることができる。その結果、ソース領域とコンタクトプラグとの接触抵抗を低減することができ、ソース領域を含むトランジスタのオン抵抗を低減することができる。
【００１０】
前記半導体装置は、請求項２に記載のように、前記ボディ領域に対して前記ソース領域と反対側に形成され、前記ボディ領域に接する第２導電型のドレイン領域と、前記ボディ領域および前記ソース領域を層厚方向に貫通して設けられるゲート電極とを備えていてもよい。これにより、半導体装置は、ドレイン領域、ゲート電極およびソース領域からなるトレンチゲート型の縦型トランジスタを備える。
【００１１】
トレンチゲート型の縦型トランジスタでは、セルシュリンクにより低オン抵抗化を図ることができる。このセルシュリンクに伴って、ソース領域の表面の面積（平面視における面積）が小さくなっても、コンタクトプラグがソース領域に形成された溝に入り込むことにより、ソース領域とコンタクトプラグとの接触面積を大きく確保することができる。そのため、縦型トランジスタのオン抵抗を効果的に低減することができる。
請求項３記載の発明は、前記ボディコンタクト領域と前記ゲート電極との間において、前記ソース領域に前記溝が複数本形成されている、請求項２に記載の半導体装置である。
請求項４記載の発明は、前記溝の深さが前記ソース領域の最底部よりも浅い、請求項１〜３のいずれか一項に記載の半導体装置である。
請求項５記載の発明は、前記溝が前記ボディコンタクト領域に形成されていない、請求項１〜４のいずれか一項に記載の半導体装置である。
【発明を実施するための最良の形態】
【００１２】
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係る半導体装置の模式的な断面図である。
半導体装置１は、トレンチゲート型ＶＤＭＯＳＦＥＴの単位セルがマトリクス状に配置された構造を有している。
半導体装置１の基体をなすＮ＋型のシリコン基板２上には、シリコン基板２よりもＮ型不純物が低濃度にドーピングされたシリコンからなる、Ｎ−型のエピタキシャル層３が積層されている。エピタキシャル層３の基層部は、エピタキシャル成長後のままの状態を維持し、Ｎ−型の低濃度ドレイン領域４をなしている。また、エピタキシャル層３には、低濃度ドレイン領域４上に、Ｐ型のボディ領域５が低濃度ドレイン領域４に接して形成されている。
【００１３】
エピタキシャル層３には、複数のゲートトレンチ６がその表面から掘り下がって形成されている。複数のゲートトレンチ６は、一定の間隔を空けて、互いに平行をなして同一方向（図１の紙面に垂直な方向）に延びている。ゲートトレンチ６は、ボディ領域５を層厚方向に貫通し、その最深部が低濃度ドレイン領域４に達している。ゲートトレンチ６内には、その内面全域を覆うように、酸化シリコンからなるゲート絶縁膜７が形成されている。そして、ゲート絶縁膜７の内側をＮ型不純物が高濃度にドーピングされたポリシリコンで埋め尽くすことにより、ゲートトレンチ６内にゲート電極８が埋設されている。
【００１４】
エピタキシャル層３の表層部には、各ゲートトレンチ６間の全域に、Ｎ＋型のソース領域９が形成されている。すなわち、ゲートトレンチ６およびソース領域９は、ゲート幅（図１の紙面に垂直な方向）と直交する方向に交互に設けられ、それぞれゲート幅に沿う方向に延びている。ソース領域９は、ボディ領域５に接している。
また、エピタキシャル層３には、各ゲートトレンチ６間に、複数のＰ＋型のボディコンタクト領域１０が形成されている。具体的には、各ゲートトレンチ６間において、ボディコンタクト領域１０は、ゲートトレンチ６と間隔を空けた位置に、ゲート幅に沿う方向に等間隔で形成されている。ボディコンタクト領域１０は、ソース領域９を層厚方向に貫通してボディ領域５に接している。
【００１５】
ソース領域９には、その表面から掘り下がった凹状の溝１１が形成されている。溝１１は、ゲートトレンチ６とボディコンタクト領域１０との各間において、ゲート幅に沿う方向に延びている。この溝１１は、たとえば、エピタキシャル層３の表層部にソース領域９を形成した後、ソース領域９を部分的に除去することにより形成される。ソース領域９の部分的な除去は、フォトリソグラフィおよびエッチングにより達成することができる。
【００１６】
エピタキシャル層３上には、絶縁材料（たとえば、酸化シリコンまたは窒化シリコン）からなる絶縁膜１２が積層されている。絶縁膜１２には、ボディコンタクト領域１０および溝１１と対向する位置に、コンタクトホール１３が層厚方向に貫通して形成されている。
絶縁膜１２上には、導電性材料（たとえば、アルミニウム）からなるソース配線１４が形成されている。そして、ソース配線１４の導電性材料がコンタクトホール１３に入り込み、その導電性材料がコンタクトホール１３を埋め尽くすことにより、コンタクトプラグ１５がコンタクトホール１３に埋設されている。コンタクトプラグ１５は、その底部が溝１１に入り込み、ソース領域９にコンタクト（接触）するとともに、ボディコンタクト領域１０にコンタクトしている。これにより、コンタクトプラグ１５を介して、ソース領域９およびボディコンタクト領域１０とソース配線１４とが電気的に接続されている。
コンタクトホール１３内において、ソース領域９の最高部およびボディコンタクト領域１０の最高部の高さは等しく溝１１の底部よりも高い。また、溝１１の深さはソース領域９の最底部よりも浅い。また、溝１１はボディコンタクト領域１０には及んでいない。
【００１７】
シリコン基板２の裏面には、ドレイン電極１６が形成されている。
ソース配線１４が接地され、ドレイン電極１６に適当な大きさの正電圧が印加されつつ、ゲート電極８の電位（ゲート電圧）が制御されることにより、ボディ領域５におけるゲート絶縁膜７との界面近傍にチャネルが形成されて、ソース領域９とドレイン電極１６との間に電流が流れる。
【００１８】
このように、コンタクトプラグ１５は、ソース領域９の表面だけでなく、ソース領域９に形成された溝１１の底面および側面と接触している。そのため、コンタクトプラグ１５がソース領域９の表面のみに接触する構成と比較して、ソース領域９とコンタクトプラグ１５との接触面積を増大させることができる。その結果、ソース領域９とコンタクトプラグ１５との接触抵抗を低減することができ、低濃度ドレイン領域４、ゲート電極８およびソース領域９からなるトレンチゲート型ＶＤＭＯＳＦＥＴのオン抵抗を低減することができる。
【００１９】
また、トレンチゲート型ＶＤＭＯＳＦＥＴでは、セルシュリンクにより低オン抵抗化を図ることができる。このセルシュリンクに伴って、ソース領域９の表面の面積（平面視における面積）が小さくなっても、コンタクトプラグ１５がソース領域９に形成された溝１１に入り込むことにより、ソース領域９とコンタクトプラグ１５との接触面積を大きく確保することができる。そのため、トレンチゲート型ＶＤＭＯＳＦＥＴのオン抵抗を効果的に低減することができる。
【００２０】
以上、本発明の一実施形態を説明したが、本発明は、他の形態で実施することもできる。
たとえば、溝１１は、ゲートトレンチ６とボディコンタクト領域１０との各間において、複数本形成されていてもよい。
また、第１導電型がＰ型であり、第２導電型がＮ型である場合を取り上げたが、第１導電型がＮ型であり、第２導電型がＰ型であってもよい。
【００２１】
また、本発明は、トレンチゲート型ＶＤＭＯＳＦＥＴを備える構成に限らず、プレーナゲート型ＶＤＭＯＳＦＥＴを備える構成に適用されてもよいし、ＬＤＭＯＳＦＥＴ（Lateral Double diffused Metal Oxide Semiconductor Field Effect Transistor）を備える構成に適用されてもよい。さらに、ＤＭＯＳＦＥＴ以外の他の種類の電界効果トランジスタを備える構成に適用することもできる。
【００２２】
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【図面の簡単な説明】
【００２３】
【図１】図１は、本発明の一実施形態に係る半導体装置の模式的な断面図である。
【図２】図２は、従来のトレンチゲート型ＶＤＭＯＳＦＥＴを備える半導体装置の模式的な断面図である。
【符号の説明】
【００２４】
１    半導体装置
２    シリコン基板（ドレイン領域）
３    エピタキシャル層（半導体層）
４    低濃度ドレイン領域（ドレイン領域）
５    ボディ領域
８    ゲート電極
９    ソース領域
１１  溝
１２  絶縁膜
１３  コンタクトホール
１４  ソース配線（配線）
１５  コンタクトプラグ
【図１】
0005465837.tif 000002
【図２】
0005465837.tif 000003