(57)【特許請求の範囲】
【請求項１】
第1のビット線および第2のビット線に結合されるビットセルと、
前記第1のビット線および前記第2のビット線に結合されるセンス増幅器と、
第1の信号を受け取ることに応答してセンス増幅器イネーブル信号を前記センス増幅器に提供するように構成されるループ回路と、
第2の信号を受け取ることに応答してワード線イネーブル信号をワード線ドライバーに提供するように構成されるワード線イネーブル回路とを含む装置であって、
前記ループ回路は、前記ワード線イネーブル回路が前記第2の信号を受け取る前に前記第1の信号を受け取ると共に、前記センス増幅器イネーブル信号の遅延を調整するようにプログラム可能である、装置。
【請求項２】
前記第1の信号及び前記第2の信号を生成するために入力信号に応答するタイミング回路をさらに含み、
前記タイミング回路は、前記第1の信号を提供するための第1の出力部および前記第2の信号を提供するための第2の出力部を含み、
前記ループ回路は、前記ワード線ドライバーによるワード線信号のアクティブ化と前記センス増幅器イネーブル信号のアクティブ化との間の実質的に一定の遅延を維持するようにプログラム可能である、請求項1に記載の装置。
【請求項３】
前記タイミング回路は、
前記入力信号を受け取るための入力部と、
前記第1の信号を前記第1の出力部に生成するための第1の組のゲートであって、前記ループ回路の第1の動作が前記第1の信号に基づいて始動される、第1の組のゲートと、
前記第2の信号を前記第2の出力部に生成するための第2の組のゲートであって、前記ワード線イネーブル回路の第2の動作が前記第2の信号に基づいて始動される、第2の組のゲートとを含む、請求項2に記載の装置。
【請求項４】
前記第1の信号が第1の遅延だけ入力信号を遅延させることによって生成され、前記第2の信号が第2の遅延だけ入力信号を遅延させることによって生成され、前記第2の遅延は、前記第1の遅延より長い、請求項1に記載の装置。
【請求項５】
前記ループ回路は、前記ワード線ドライバーによるワード線信号のアクティブ化と前記センス増幅器イネーブル信号のアクティブ化との間の実質的に一定の遅延を維持するようにプログラム可能であり、前記実質的に一定の遅延は、論理領域の供給電圧に実質的に無関係である、請求項2に記載の装置。
【請求項６】
前記論理領域の前記供給電圧は、前記ループ回路の論理回路部分の第2の遅延が前記実質的に一定の遅延を超えるようにし、
前記ループ回路のプログラマブル回路部分が、前記第1の信号を受け取ることに基づいて、前記論理回路部分の前記第2の遅延を補償して前記実質的に一定の遅延を維持するように構成される、請求項5に記載の装置。
【請求項７】
前記ワード線信号は、前記ビットセルに前記第1のビット線と前記第2のビット線との間の電圧差の発達を始動させ、前記センス増幅器は、しきい差動感度を有し、前記実質的に一定の遅延は、前記センス増幅器が前記ビットセルのデータ値を示す出力を生成する前に前記電圧差が前記しきい差動感度を超えるようにする、請求項5に記載の装置。
【請求項８】
前記ループ回路は、プログラマブル回路部分および論理回路部分を含む、請求項1に記載の装置。
【請求項９】
前記プログラマブル回路部分は、プリチャージされたダミービット線の調整できる放電速度を可能にするように制御できる多重放電デバイスを含む、請求項8に記載の装置。
【請求項１０】
前記ビットセルおよび前記センス増幅器を含むスタティックランダムアクセスメモリ(SRAM)デバイスをさらに含み、前記ビットセルは、前記ワード線ドライバーに応答するワード線に結合される、請求項1に記載の装置。
【請求項１１】
前記ビットセル、前記センス増幅器、および前記ワード線イネーブル回路は、少なくとも1つの半導体ダイに統合される、請求項1に記載の装置。
【請求項１２】
セットトップボックス、音楽プレーヤー、ビデオプレーヤー、娯楽ユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、固定場所データユニット、およびコンピュータから成る群から選択されるデバイスをさらに含み、その中に前記ビットセル、前記センス増幅器、前記ワード線イネーブル回路、および前記ループ回路が統合される、請求項1に記載の装置。
【請求項１３】
ワード線に結合され、第1のビット線および第2のビット線を介してセンス増幅器に結合されるビットセルを含むメモリデバイスで入力信号を受け取るステップと、
前記入力信号を受け取ることに応答して、
第1の信号をループ回路に送って前記ループ回路の動作を始動するステップであって、前記ループ回路は、センス増幅器イネーブル信号の遅延を調整するようにプログラム可能である、ステップと、
第2の信号をワード線イネーブル回路に送って前記ワード線でのワード線信号の生成を始動するステップであって、前記第1の信号は、前記第2の信号よりも前に送られる、ステップとを含む、方法。
【請求項１４】
前記ループ回路の前記動作は、前記センス増幅器が前記第1のビット線および前記第2のビット線の電圧差を検出することを可能にするための前記センス増幅器イネーブル信号を生成する、請求項13に記載の方法。
【請求項１５】
前記ワード線イネーブル回路は、第1の供給電圧を有する論理電圧領域にあり、前記ビットセルは、第2の供給電圧を有するメモリ電圧領域にあり、前記ループ回路は、プログラマブル回路部分および論理回路部分を含み、前記プログラマブル回路部分は、前記論理電圧領域の供給電圧レベルに起因する前記論理回路部分の第2の遅延を補償するように調整できる、請求項13に記載の方法。
【請求項１６】
プリチャージされたダミービット線の放電速度を制御するために制御信号を前記プログラマブル回路部分の多重放電デバイスに提供するステップをさらに含む、請求項15に記載の方法。
【請求項１７】
前記ワード線信号のアクティブ化と前記センス増幅器イネーブル信号のアクティブ化との間の実質的に一定の遅延を維持するように論理領域の供給電圧に基づいて前記ループ回路をプログラムするステップをさらに含み、前記実質的に一定の遅延は、論理領域電圧に実質的に無関係である、請求項13に記載の方法。
【請求項１８】
第1の遅延だけ前記入力信号を遅延させることによって前記第1の信号を生成するステップおよび第2の遅延だけ前記第1の信号を遅延させることによって前記第2の信号を生成するステップをさらに含む、請求項17に記載の方法。
【請求項１９】
前記第1の信号を送るステップおよび前記第2の信号を送るステップは、電子デバイスに統合されたプロセッサで行われる、請求項13に記載の方法。
【請求項２０】
コンピュータによって実行可能な命令を記録するコンピュータ可読記録媒体であって、
前記コンピュータによって実行可能な前記命令は、前記コンピュータに、ワード線に結合され、第1のビット線および第2のビット線を介してセンス増幅器に結合されるビットセルを含むメモリデバイスで入力信号を受け取らせ、
前記入力信号を受け取ることに応答して、第1の信号が、ループ回路に送られて前記ループ回路の動作を始動し、前記入力信号を受け取ることに応答して、第2の信号が、ワード線イネーブル回路に送られて前記ワード線でのワード線信号の生成を始動し、前記第1の信号は、前記第2の信号よりも前に送られると共に、前記ループ回路は、センス増幅器イネーブル信号の遅延を調整するようにプログラム可能である、コンピュータ可読記録媒体。
【請求項２１】
前記命令はさらに、前記コンピュータに、前記ワード線信号のアクティブ化と前記センス増幅器イネーブル信号のアクティブ化との間の実質的に一定の遅延を維持するように供給電圧に基づいて前記ループ回路をプログラムさせるように、前記コンピュータによって実行可能である、請求項20に記載のコンピュータ可読記録媒体。
【請求項２２】
前記ループ回路の前記動作は、前記センス増幅器が前記第1のビット線および前記第2のビット線の電圧差を検出することを可能にするための前記センス増幅器イネーブル信号を生成する、請求項20に記載のコンピュータ可読記録媒体。
【請求項２３】
前記命令は、セットトップボックス、音楽プレーヤー、ビデオプレーヤー、娯楽ユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、固定場所データユニット、およびコンピュータから成る群から選択されるデバイスに統合されたプロセッサによって実行可能である、請求項20に記載のコンピュータ可読記録媒体。
【請求項２４】
データ値を保存するための手段と、
保存するための前記手段に結合される第1のビット線および第2のビット線の差動電圧に基づいて前記データ値を決定するための手段と、
第1の信号を受け取ることに応答して、決定するための前記手段にイネーブル信号を提供するための手段であって、前記イネーブル信号の遅延を調整するようにプログラム可能である手段と、
第2の信号を受け取ることに応答して、ワード線をドライブするための手段にワード線イネーブル信号を提供するための手段とを含む装置であって、
前記イネーブル信号を提供するための前記手段は、前記ワード線イネーブル信号を提供するための前記手段が前記第2の信号を受け取る前に前記第1の信号を受け取る、装置。
【請求項２５】
保存するための前記手段、決定するための前記手段、前記イネーブル信号を提供するための前記手段、および前記ワード線イネーブル信号を提供するための前記手段は、少なくとも1つの半導体ダイに統合される、請求項24に記載の装置。
【請求項２６】
セットトップボックス、音楽プレーヤー、ビデオプレーヤー、娯楽ユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、固定場所データユニット、およびコンピュータから成る群から選択されるデバイスをさらに含み、その中に、保存するための前記手段および前記データ値を決定するための前記手段が統合される、請求項24に記載の装置。
【請求項２７】
ワード線に結合され、第1のビット線および第2のビット線を介してセンス増幅器に結合されるビットセルを含むメモリデバイスで入力信号を受け取るための第1のステップと、
前記入力信号を受け取ることに応答して、
第1の信号をループ回路に送って前記ループ回路の動作を始動するための第2のステップであって、前記ループ回路は、センス増幅器イネーブル信号の遅延を調整するようにプログラム可能である、第2のステップと、
第2の信号をワード線イネーブル回路に送って前記ワード線でのワード線信号の生成を始動するための第3のステップであって、前記第1の信号は、前記第2の信号よりも前に送られる、第3のステップとを含む方法。
【請求項２８】
前記第1のステップ、前記第2のステップ、および前記第3のステップは、電子デバイスに統合されたプロセッサによって行われる、請求項27に記載の方法。
【請求項２９】
半導体デバイスに対応する設計情報を含むデータファイルを受け取るステップと、
前記設計情報に従って前記半導体デバイスを製作するステップとを含む方法であって、
前記半導体デバイスは、
第1のビット線および第2のビット線に結合されるビットセルと、
前記第1のビット線および前記第2のビット線に結合されるセンス増幅器と、
第1の信号を受け取ることに応答してセンス増幅器イネーブル信号を前記センス増幅器に提供するように構成されるループ回路と、
第2の信号を受け取ることに応答してワード線イネーブル信号をワード線ドライバー回路に提供するように構成されるワード線イネーブル回路とを含み、
前記ループ回路は、前記ワード線イネーブル回路が前記第2の信号を受け取る前に前記第1の信号を受け取ると共に、前記センス増幅器イネーブル信号の遅延を調整するようにプログラム可能である、方法。
【請求項３０】
前記データファイルは、GDSIIフォーマットを有する、請求項29に記載の方法。
【請求項３１】
回路基板上のパッケージ化半導体デバイスの物理的位置決め情報を含む設計情報を受け取るステップであって、前記パッケージ化半導体デバイスは、
第1のビット線および第2のビット線に結合されるビットセルと、
前記第1のビット線および前記第2のビット線に結合されるセンス増幅器と、
第1の信号を受け取ることに応答してセンス増幅器イネーブル信号を前記センス増幅器に提供するように構成されるループ回路と、
第2の信号を受け取ることに応答してワード線イネーブル信号をワード線ドライバー回路に提供するように構成されるワード線イネーブル回路とを含み、
前記ループ回路は、前記ワード線イネーブル回路が前記第2の信号を受け取る前に前記第1の信号を受け取ると共に、前記センス増幅器イネーブル信号の遅延を調整するようにプログラム可能である、ステップと、
前記設計情報を変換してデータファイルを生成するステップとを含む方法。
【請求項３２】
前記データファイルは、GERBERフォーマットを有する、請求項31に記載の方法。
【請求項３３】
入力信号に応答して前記第1の信号及び前記第2の信号を生成するための手段をさらに含み、
前記イネーブル信号を提供するための前記手段は、前記ワード線をドライブするための前記手段による前記ワード線信号のアクティブ化と前記イネーブル信号のアクティブ化との間の実質的に一定の遅延を維持するようにプログラム可能である、請求項24に記載の装置。
【請求項３４】
前記入力信号に応答して前記第1の信号及び前記第2の信号を生成するためのステップをさらに含み、
前記ループ回路は、前記ワード線信号のアクティブ化と前記センス増幅器イネーブル信号のアクティブ化との間の実質的に一定の遅延を維持するようにプログラム可能である、請求項27に記載の方法。
【請求項３５】
前記半導体デバイスは、入力信号に応答して前記第1の信号及び前記第2の信号を生成するように構成されるタイミング回路をさらに含み、
前記ループ回路は、前記ワード線ドライバー回路によるワード線信号のアクティブ化と前記センス増幅器イネーブル信号のアクティブ化との間の実質的に一定の遅延を維持するようにプログラム可能である、請求項29に記載の方法。
【請求項３６】
前記パッケージ化半導体デバイスは、入力信号に応答して前記第1の信号及び前記第2の信号を生成するように構成されるタイミング回路をさらに含み、
前記ループ回路は、前記ワード線ドライバー回路によるワード線信号のアクティブ化と前記センス増幅器イネーブル信号のアクティブ化との間の実質的に一定の遅延を維持するようにプログラム可能である、請求項31に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は一般に、メモリデバイスを動作させることに関する。
【背景技術】
【０００２】
技術の進歩は、より小さく、より強力な計算デバイスをもたらした。例えば、小さく、軽量で、使用者が容易に持ち運べる携帯無線電話、携帯情報端末(PDA)、およびページングデバイスなどの無線計算デバイスを含むいろいろな携帯型個人用計算デバイスが、現在は存在する。より具体的には、セル方式電話およびインターネットプロトコル(IP)電話などの携帯無線電話は、無線ネットワークを通じて音声およびデータパケットを伝えることができる。さらに、多くのそのような無線電話は、それに組み込まれる他の種類のデバイスを含む。例えば、無線電話はまた、デジタルスチルカメラ、デジタルビデオカメラ、デジタル録音機、およびオーディオファイルプレーヤーを含むこともできる。また、そのような無線電話は、インターネットにアクセスするために使用できるウェブブラウザーアプリケーションなどのソフトウェアアプリケーションを含む実行可能命令を処理することもできる。そのため、無線電話は、著しい計算能力を含むことができる。
【０００３】
携帯型個人用計算デバイスの電力消費を低減することは、バッテリー再充電または交換の間の動作時間の増加を可能にする。電子素子の供給電圧を低減することは典型的には、より低い電力消費をもたらす。しかしながら、いくつかの電子素子は、供給電圧の低減とともにより遅い速度で動作することもある。
【０００４】
そのようなより遅い速度は、電子デバイス内のある回路の動作に影響を及ぼすこともある。例えば、スタティックランダムアクセスメモリ(SRAM)デバイスなどのいくつかのメモリデバイスは、ビットセルに結合される一対のビット線をプリチャージし、ビットセルに保存されたデータ値に基づいてプリチャージされたビット線の1つを放電することによってビットセルに保存されたデータ値を読み出すことができる。ビット線に結合されるセンス増幅器は、ビット線での電圧を比較し、ビットセルでのデータ値を示す出力を生成することができる。センス増幅器は、信頼できる結果のために十分な差動電圧発達を待つがしかし電力効率のために不必要な遅延を低減するという競合する要件を考慮して制御されることもある。電力消費を低減するためにメモリ制御素子への供給電圧を下げることによって達成できる省電力は、供給電圧の低減がセンス増幅器の遅延動作を引き起こすとき、ビット線での電圧差の増加によって少なくとも部分的に相殺されることもある。
【発明の概要】
【課題を解決するための手段】
【０００５】
論理供給電圧の範囲で動作する能力があるメモリシステムが、開示される。センス増幅器イネーブル信号は、ループ回路での第1の信号に基づいてループ回路で生成され、一方ワード線アクティブ化は、ワード線イネーブル回路で受け取るもっと遅い信号に基づいている。ワード線イネーブル回路およびループ回路のタイミングを制御することによって、メモリデバイスは、より大きな範囲の供給電圧で動作させることができる。
【０００６】
例えば、ワード線イネーブル回路の動作を始動するより前にループ回路の動作を始動することによって、論理供給電圧の低減に起因する著しい遅延は、ループ回路で補償されてワード線バイアスとセンス増幅器イネーブル信号との間の実質的に一定の遅延を維持することができる。結果として、メモリ読み出し中の差動電圧発達の量は、論理供給電圧を下げることによって実質的に影響を受けないようにでき、さらなる省電力を可能にする。
【０００７】
特定の実施形態では、第1のビット線および第2のビット線に結合されるビットセルを含む装置が、開示される。本装置はまた、第1のビット線および第2のビット線に結合されるセンス増幅器も含む。本装置はさらに、第1の信号を受け取ることに応答してセンス増幅器イネーブル信号をセンス増幅器に提供するように構成されるループ回路を含む。本装置は、第2の信号を受け取ることに応答してワード線イネーブル信号をワード線ドライバー回路に提供するように構成されるワード線イネーブル回路を含む。ループ回路は、ワード線イネーブル回路が第2の信号を受け取る前に第1の信号を受け取る。
【０００８】
別の特定の実施形態では、方法は、ワード線に結合され、第1のビット線および第2のビット線を介してセンス増幅器に結合されるビットセルを含むメモリデバイスで入力信号を受け取るステップを含む。本方法は、入力信号を受け取ることに応答して、第1の信号をループ回路に送ってループ回路の動作を始動するステップと第2の信号をワード線イネーブル回路に送ってワード線でのワード信号の生成を始動するステップとを含む。第1の信号は、第2の信号よりも前に送られる。
【０００９】
開示される実施形態の少なくとも1つによって提供される1つの特別な利点は、ループ回路が、ワード線イネーブル回路が第2の信号を受け取る前に第1の信号を受け取るので、供給電圧の低減に起因するセンス増幅器イネーブル信号を生成する際のループ回路の遅延が、第2の信号がワード線イネーブル回路で受け取られた後にしきい差動電圧が発達するのに必要とされる時間を超えるときでさえ、その遅延に順応できることである。結果として、ループ回路およびワード線イネーブル回路が共通の信号によって起動されるシステムの場合よりも低い電力動作が、達成できる。
【００１０】
本開示の他の態様、利点、および特徴は、次の節、すなわち図面の簡単な説明、発明を実施するための形態、および特許請求の範囲を含む本出願全体の概観後に明らかになろう。
【図面の簡単な説明】
【００１１】
【図１】ループ回路およびワード線イネーブル回路を有するメモリシステムの第1の説明に役立つ実施形態のブロック図である。
【図２】ループ回路およびワード線イネーブル回路を有するメモリシステムの第2の説明に役立つ実施形態の図である。
【図３】図2のメモリシステムの信号の特定の実施形態のタイミング図である。
【図４】図2のシステムを動作させる方法の特定の説明に役立つ実施形態の流れ図である。
【図５】メモリシステムを動作させる方法の第1の特定の説明に役立つ実施形態の流れ図である。
【図６】メモリシステムを動作させる方法の第2の特定の説明に役立つ実施形態の流れ図である。
【図７】ワード線イネーブル回路よりも前に使用可能であるループ回路を有するメモリシステムを含む携帯デバイスのブロック図である。
【図８】ワード線イネーブル回路よりも前に使用可能であるループ回路を有するメモリシステムを含む電子デバイスを製造するための製造プロセスの特定の説明に役立つ実施形態のデータ流れ図である。
【発明を実施するための形態】
【００１２】
図1を参照すると、ビットセルからデータを取り出すためのシステムの第1の説明に役立つ実施形態が、描写され、全体的に100と指定される。システム100は、ワード線106、第1のビット線108、および第2のビット線110に結合される代表的ビットセル102を含む。センス増幅器104は、第1のビット線108および第2のビット線110に結合される。ワード線イネーブル回路112は、ワード線106に結合されるワード線ドライバー138に結合される。ループ回路114は、センス増幅器104に結合される。ループ回路114は、第1の信号101に応答し、ワード線イネーブル回路112は、第2の信号103に応答する。第1の信号101は、第2の信号103がワード線イネーブル回路112に提供されるより前にループ回路114に提供される。結果として、ループ回路114の動作のタイミングは、供給電圧値に起因するループ回路114内の遅延に順応するように調整できる。
【００１３】
特定の実施形態では、ビットセル102は、高いまたは低い論理データ値などのデータ値を保存するように構成される。例えば、ビットセル102は、スタティックランダムアクセスメモリ(SRAM)のビットセルであってもよい。例示するために、ビットセル102は、6トランジスタ(6T)ビットセルであってもよい。ビットセル102は、ワード線106での電圧に応答して、ビットセル102が第1および第2のビット線108および110に選択的に結合されるようにする。特定の実施形態では、ワード線106に印加される電圧は、ビットセル102に第1の電圧を第1のビット線108に印加させ、第2の電圧を第2のビット線110に印加させてもよい。例えば、第1のビット線108に印加される電圧は、ビットセル102に保存されたデータ値を表してもよく、ビット線108に印加される値の論理的「否定」などの相補的データ値が、第2のビット線110に印加されてもよい(例えば、ビット線バーまたはBLB)。
【００１４】
特定の実施形態では、センス増幅器104は、第1のビット線108を介して第1の電圧を受け取り、第2のビット線110を介して第2の電圧を受け取るように構成される。センス増幅器104は、第1のビット線108と第2のビット線110との間の電圧差を示す出力値116を生成するように構成される。例えば、第1のビット線108が、第2のビット線110よりも高い電圧を有するときは、出力値116は、高論理値であってもよく、第1のビット線108が、第2のビット線110よりも低い電圧を有するときは、出力値116は、低論理値であってもよい。センス増幅器104は、ループ回路114から受け取るセンス増幅器イネーブル(SAEN)信号105に応答してもよい。センス増幅器104は、しきい差動感度を有してもよく、その結果しきい差動感度を超える第1のビット線108と第2のビット線110との間の電圧差は、確実に読み出すことができ、一方しきい差動感度を超えない電圧差は、確実に読み出されなくてもよい。
【００１５】
特定の実施形態では、ワード線イネーブル回路112は、第2の信号103に応答する。ワード線イネーブル回路112は、ワード線イネーブル(WLEN)信号113をワード線ドライバー138に提供して、ワード線信号を介してビットセル102へのアクセスを可能にするように構成される。例えば、ワード線ドライバー138は、ワード線イネーブル回路112からのワード線イネーブル信号113に応答してワード線106に印加される電圧などのワード線信号をワード線106に提供してもよい。
【００１６】
特定の実施形態では、ループ回路114は、第1の信号101に応答し、センス増幅器イネーブル(SAEN)信号105をセンス増幅器104に提供するように構成される。ループ回路114はさらに、ビット線の放電を示す1つまたは複数の信号(図示されず)に応答して、センス増幅器イネーブル信号105を始動するタイミングを決定してもよい。例えば、第1および第2のビット線108、110が、ある電圧レベルまでプリチャージされるとき、およびワード線106が、ある電圧でバイアスをかけられてビットセル102をビット線108、110に結合した後、ある時間が、ビット線108および110でしきい差動感度を超える差動信号が達成される前に経過してもよい。結果として、ビット線108および110で発達した電圧差が確実なデータ読み出しのために十分となった後にセンス増幅器イネーブル信号105がセンス増幅器104に提供されるような遅延が、ループ回路114に導入される。
【００１７】
図1のタイミング図のさまざまな説明に役立つ信号トレースで例示されるように、第1の信号101は、第2の信号103のアクティブ化より前にアクティブにされる。ループ回路114は、ワード線イネーブル回路112が第2の信号103を受け取る前に第1の信号101を受け取る。アクティブ化は、本開示全体にわたって低論理レベルから高論理レベルへの遷移として例示されるけれども、アクティブ化信号は、高論理レベルから低論理レベルへの遷移、1つもしくは複数のパルス、または他のアクティブ化信号を含んでもよいことが理解されよう。加えて、いくつかの信号遷移は、明確に例示するために瞬間的として例示されるけれども、任意のまたはすべての遷移は、ある遷移期間にわたって生じてもよく、瞬間的でなくてもよい。
【００１８】
第2の信号103がアクティブにされることに応答して、ワード線イネーブル信号113は、ワード線ドライバー138に提供される。それに応じて、ワード線106の電圧は、低論理レベルから高論理レベルへ遷移するように例示される。例示するために、ワード線106は、n型電界効果トランジスタ(NFET)などのn型トランジスタのゲートに提供されてビットセル102のノードをビット線108および110に結合してもよい。ワード線106電圧が高論理値へ遷移することに応答して、プリチャージされた第1のビット線108とプリチャージされた第2のビット線110との間の差動電圧は、発達し始めて、しきい差動感度120に達するまで時間とともに増加する。しきい差動感度120に達したすぐ後に、センス増幅器イネーブル信号105は、低論理レベルから高論理レベルへ遷移し、センス増幅器イネーブル信号105の遷移に応答して、センス増幅器104は、ビット線108と110との間の差動電圧を示す値を有するセンス増幅器出力116を生成する。
【００１９】
システム100は、さまざまな供給電圧を有する電子デバイスで使用されてもよい。しかしながら、供給電圧が減少するにつれて、ループ回路114内の論理トランジスタと関連する遅延は、増加することもある。例えば、供給電圧が、ループ回路114内のトランジスタのしきい電圧に近づくにつれて、トランジスタを通る電流は、減少することもあり、ループ回路114内の回路構成要素の動作を遅くする。それ故に、センス増幅器イネーブル信号105は、さまざまな低電力応用などで、供給電圧が減少するにつれて第1の信号101に応答する遅延の増加を経験することもある。結果として、もしセンス増幅器イネーブル信号105が、しきい差動感度120を越えて遅延するならば、ビット線108と110との間の増加する電圧差に起因する電力消費は、増加する。それ故に、第2の信号103より前に第1の信号101を提供することによって、センス増幅器104は、より低い動作電圧を調整するための追加時間を有する。結果として、システム100の電力消費は、動作電圧の範囲にわたって低減でき、実質的に改善できる。
【００２０】
図2を参照すると、データをビットセルから読み出すためのシステムの第2の説明に役立つ実施形態が、描写され、全体的に200と指定される。システム200は、センス増幅器204に結合される代表的ビットセル202を有するメモリデバイス220を含む。ビットセル202は、ワード線206、第1のビット線208、および第2のビット線210に結合される。ワード線イネーブル回路212は、ワード線ドライバー238に結合される。ワード線ドライバー238は、ワード線信号を表す電圧をワード線206に提供するように結合される。ループ回路214は、出力をセンス増幅器204およびワード線イネーブル回路212に提供するように結合される。タイミング回路232は、入力信号231を受け取り、第1の信号201をループ回路214に提供し、第2の信号203をワード線イネーブル回路212に提供するように結合される。特定の実施形態では、図2のシステム200は、図1のシステム100に対応する。
【００２１】
特定の実施形態では、タイミング回路232は、入力信号231を受け取るための入力部250を含む。例えば、入力信号231は、クロック信号であってもよい。直列結合インバーターなどの第1の組のゲート234は、遅延を入力信号231に加えて第1の信号201を第1の出力部252に生成するように適合される。第1の信号201は、ループ回路214の動作を始動する。第2の組のゲート236は、第2の信号203を第2の出力部254に生成する。タイミング回路232は、第1の組のゲート234および第2の組のゲート236を有して例示されるけれども、他の実施形態では、タイミング回路232が、入力信号231に応答し、第1の信号201を提供するための第1の出力部252および第2の信号203を提供するための第2の出力部254を含み、第1の信号201が、第2の信号203よりも前に生じるように、タイミング回路232は、より多くのゲート、より少ないゲート、または他の回路素子を含んでもよい。
【００２２】
特定の実施形態では、ワード線イネーブル回路212は、第2の信号203を受け取ることに応答してワード線イネーブル(WLEN)信号213をワード線ドライバー238に提供するように構成される。ワード線イネーブル回路212は、第2の信号203に応答してワード線イネーブル信号213を生成する。ワード線イネーブル回路212はまた、ループ回路214の出力部からのディスエーブル信号245に応答してワード線イネーブル信号213を無効にしてもよい。ワード線イネーブル信号213は、ワード線ドライバー238に提供される。
【００２３】
特定の実施形態では、ワード線ドライバー238は、ワード線イネーブル回路212から送られるワード線イネーブル信号213に応答する。ワード線ドライバー238は、ワード線イネーブル信号213に応答してバイアスをワード線206に印加するように適合されてもよい。ワード線ドライバー238および代表的ビットセル202を含むメモリデバイス220は、メモリ電圧領域264に存在してもよく、一方システム200の他の部品は、論理電圧領域260に存在してもよい。メモリ電圧領域264は、論理電圧領域260の供給電圧262(Vdd_L)よりも高い供給電圧266(Vdd_H)を有してもよい。レベルシフター(図示されず)が、ワード線イネーブル回路212とワード線ドライバー238との間に結合されて、ワード線イネーブル信号213の電圧を論理電圧領域260からメモリ電圧領域264に調整してもよい。
【００２４】
特定の実施形態では、メモリデバイス220は、代表的ビットセル202、ワード線206、ビット線208および210、ならびにセンス増幅器204を含む。例えば、メモリデバイス220は、SRAMデバイスであってもよく、ビットセル202は、6Tビットセルであってもよい。メモリデバイス220はまた、多重ダミーセル240を介してダミービット線243に結合されるダミーワード線242を含んでもよい。ダミーワード線242、ダミービット線243、およびダミーセル240は、ワード線206ならびにビット線208および210の1つまたは複数に生じることもある静電容量および負荷のある量をシミュレートしてもよい。ダミービット線243は、ループ回路214がビット線208および210の放電に関連するタイミング情報を得ることを可能にするために、ループ回路214に提供されてもよい。例えば、ダミービット線243は、プリチャージされてもよく、プリチャージされたダミービット線243の放電時間は、いろいろなプロセス、電圧、温度、または他の動作条件の下でビット線208および210の1つの放電時間を近似してもよい。従って、ダミービット線243は、ビット線208、210での差動電圧の発達に影響を及ぼすこともある動作条件に従ってセンス増幅器イネーブル信号205の時間を調節するために使用されてもよい。
【００２５】
特定の実施形態では、ループ回路214は、ダミービット線243に結合され、プログラマブル回路部分244を含む。ループ回路214はまた、論理回路部分246も含む。ループ回路214は、センス増幅器イネーブル信号205の遅延を調整するようにプログラム可能である。例えば、ループ回路214は、ワード線206でのワード線信号のアクティブ化とセンス増幅器イネーブル信号205のアクティブ化との間の実質的に一定の遅延を維持するようにプログラム可能であってもよい。実質的に一定の遅延は、供給電圧Vdd_L 262などの論理電圧領域260の供給電圧に実質的に無関係であってもよい。特定の実施形態では、プログラマブル回路部分244は、ダミービット線243に結合され、プリチャージされたダミービット線243の調整できる放電速度を可能にするように制御できる多重放電デバイス248を含む。例えば、ダミービット線243の放電は、第1の信号201によって可能にされる。制御信号215は、プリチャージされたダミービット線243の放電速度を増加させるまたは減少させるために、スイッチングトランジスタの1つまたは複数のゲートにバイアスをかけるなどの、多重放電デバイス248への1つまたは複数の信号を含んでもよい。
【００２６】
論理回路部分246は、ダミービット線243の放電に応答し、センス増幅器イネーブル信号205を生成する。論理回路部分246は、論理領域供給電圧Vdd_L 262が減少するにつれて低減した速度で動作することもある回路構成要素を含むので、プログラマブル回路部分244は、論理回路部分246の遅延を補償するように制御されてもよく、その結果ワード線206がアクティブにされるのとセンス増幅器204が使用可能にされるのとの間の遅延は、論理電圧領域260の供給電圧262とは無関係に実質的に一定のままである。
【００２７】
システム200の動作は、図3に即して述べられ、それは、システム200の信号の特定の実施形態のタイミング図を描写する。入力信号231は、時間t1において、生成され、低から高へ遷移するように例示される。入力信号231に応答して、第1の信号201は、時間t2に生成される。加えて、第2の信号203は、時間t2よりも後に生成される。
【００２８】
第1の信号201に応答して、センス増幅器イネーブル信号205が、生成される。センス増幅器イネーブル信号205は、センス増幅器出力216の動作を起動する。第1の信号201の遷移からセンス増幅器イネーブル信号205の遷移までの、センス増幅器イネーブル信号の遅延302は、プログラマブル回路部分244に帰すことができるプログラマブル遅延304および論理回路部分242に帰すことができる供給電圧依存遅延306を含む。例えば、第1の供給電圧Vdd_L1 308では、供給電圧依存遅延306は、比較的短く、一方プログラマブル遅延304は、比較的長い。供給電圧が、Vdd_L2 310およびVdd_L3 312などでのように、減少するにつれて、供給電圧依存遅延306は、増加し、プログラマブル遅延304は、センス増幅器イネーブル信号205の実質的に一定の遅延302を維持するために減少する。
【００２９】
第2の信号203に応答して、ワード線イネーブル回路212は、ワード線イネーブル信号213を生成する。ワード線イネーブル信号213に応答して、ワード線ドライバー238は、ワード線206での論理低電圧を時間t3に論理高電圧へ遷移させる。ワード線206の遷移に応答して、プリチャージされたビット線208および210は、時間t3から時間t4のすぐ後まで増加する電圧差314を発達させ始める。電圧差314が、センス増幅器204のしきい差動感度などのしきい320を超えると、センス増幅器イネーブル信号205は、時間t4に遷移する。センス増幅器イネーブル信号205が、時間t4に遷移した後、センス増幅器出力部は、代表的ビットセル202に保存されたデータ値を示すセンス増幅器出力信号216を生成する。
【００３０】
ループ回路214のプログラマブル回路部分244を制御することによって、センス増幅器イネーブル信号205の遅延302は、実質的に一定にできる。結果として、ワード線206が遷移するのとセンス増幅器204が差動値を読み出すのとの間の実質的に一定の遅延322は、維持できる。実質的に一定の遅延322は、センス増幅器204がビットセル202のデータ値を示す出力216を生成する前に電圧差314がしきい差動感度320を超えるようにプログラムされてもよい。実質的に一定の遅延322はその上、かなりの付加的電力消費が発達する電圧差314に起因して生じる前にセンス増幅器204が動作するようにプログラムされてもよい。
【００３１】
ループ回路214は、第2の信号203より前に生じる第1の信号201に応答するので、実質的に一定の遅延322は、もしループ回路214およびワード線イネーブル回路212が共通の信号に直接応答する場合よりも大きな範囲の供給電圧Vdd_L 262にわたって維持できる。例えば、もしループ回路214が、第2の信号203に応答するならば、センス増幅器イネーブル信号205の遅延302は、不必要な電力消費を防止するために第2の信号203としきい320を満たす電圧差314との間の遅延を超えるべきでない。第1の例示される供給電圧Vdd_L1 308では、プログラマブル遅延304は、遅延302を短くするように調整でき、その結果センス増幅器イネーブル信号205は、時間t4に生じる。しかしながら、論理電圧領域260の供給電圧262が、低減されるにつれて、供給電圧依存遅延306は、増加する。最少の例示される供給電圧Vdd_L3 312では、電圧依存遅延306の増加は、時間t4にセンス増幅器イネーブル信号205を維持するためにプログラマブル遅延304の減少によって相殺するには大きすぎる可能性がある。結果として、供給電圧の減少とともに、センス増幅器イネーブル信号205は、時間t4よりも後に上昇し始めることになり、それに対応して電圧差314のより大きな発達に起因して電力消費が増加する。代わりに、第2の信号203より前に第1の信号201に基づいてループ回路の動作を始動することによって、ループ回路214は、増加したタイミング窓(t2からt4)を有し、低減した供給電圧Vdd_L3 312で実質的に一定の遅延322を維持することができる。
【００３２】
例示するために、論理電圧領域260の供給電圧Vdd_L3 312を使用するシステム200の動作は、ループ回路214の論理回路部分246の遅延306が実質的に一定の遅延322を超えるようにする。それ故に、もしループ回路214が、第2の信号203に応答するならば、実質的に一定の遅延322は、供給電圧Vdd_L3 312では維持されない可能性がある。しかしながら、図3で例示されるように、ワード線イネーブル回路212が第2の信号203を受け取る前にループ回路214が第1の信号201を受け取ることは、ループ回路214のプログラマブル回路部分244が論理回路部分246の遅延306を補償して実質的に一定の遅延322を維持することを可能にする。第2の信号203と比較して第1の信号201を早めることは、プログラマブル回路部分244に利用できるタイミングマージンを増加して論理回路部分246に起因する遅延306を補償し、実質的に一定の遅延322を維持しながらより低い供給電圧262がシステム200によって使用されることを可能にする。
【００３３】
図4を参照すると、図2のシステムを動作させる方法の特定の実施形態が、例示される。入力信号231は、402において、受け取られる。第1の信号201は、404において、第1の遅延の後に生成され、ループ回路214に送られる。第1の遅延は、タイミング回路232での第1の組のゲート234を通る伝搬時間に対応する。
【００３４】
センス増幅器イネーブル信号205は、406において、ループ回路で生成される。センス増幅器イネーブル信号205は、プリチャージされたダミービット線243が多重放電デバイス248の1つまたは複数を介して放電された後に生成されてもよく、プログラマブル遅延408に対応する。ダミービット線243が放電されることに応答して、センス増幅器イネーブル信号205は、電圧依存遅延410の後にループ回路214の論理回路部分246によって生成される。
【００３５】
412において、センス増幅器204は、センス増幅器イネーブル信号205を受け取り、第1のビット線208および第2のビット線210でのビット線-ビット線バー(BL/BLB)電圧差に基づいてセンス増幅器出力信号216を生成する。
【００３６】
404において、第1の信号201を生成した後、第2の信号203は、414において、第2の遅延の後に生成される。第2の遅延は、タイミング回路232での第2の組のゲート236を通る伝搬時間に対応してもよい。第2の信号203は、ワード線イネーブル回路212に提供される。
【００３７】
ワード線イネーブル回路212は、416において、ワード線ドライバー238に送られるワード線イネーブル信号213を生成する。ワード線ドライバー238は、ワード線206にワード線信号を生成する。例えば、ワード線ドライバー238は、418において、バイアスをワード線206に印加してビットセル202でのアクセストランジスタをオンにしてもよい。
【００３８】
ワード線信号は、420において、ビットセル202に第1のビット線208かまたは第2のビット線210(例えばBLまたはBLB)の放電を始めさせ、BL/BLB電圧差の発達を始動する。BL/BLB電圧差は、422において、ワード線バイアスがオフにされるまで発達し続ける。例えば、ダミービット線243が放電することに応答して、ディスエーブル信号245は、ワード線イネーブル回路212に提供されてもよい。ワード線イネーブル回路212は、ワード線イネーブル信号213をオフにすることによってディスエーブル信号245に応答してもよく、ワード線ドライバー238がワード線206に論理低レベルのバイアスをかけるようにする。
【００３９】
図4の方法は、電子デバイスに統合されたプロセッサで行われてもよい。例えば、図7に即して述べるように、第1の信号201を送ることは、コンピュータまたは他の電子デバイスによって始動されてもよい。別法として、または加えて、当業者は、図4の方法400が、フィールドプログラマブルゲートアレイ(FPGA)、特定用途向け集積回路(ASIC)、中央処理装置(CPU)、デジタルシグナルプロセッサ(DSP)、コントローラー、別のハードウェアデバイス、またはそれらの任意の組合せによって実施されまたは始動されてもよいことを認識するであろう。
【００４０】
図5を参照すると、メモリシステムを動作させる方法の第1の実施形態が、描写される。説明に役立つ実施形態では、本方法は、図1または図2のシステムで行われてもよい。本方法は、502において、ワード線に結合され、第1のビット線および第2のビット線を介してセンス増幅器に結合されるビットセルを含むメモリデバイスで入力信号を受け取るステップを含む。例えば、図2の入力信号231は、ビット線208および210を介してセンス増幅器204に結合されるビットセル202もまた含むメモリシステム200のタイミング回路232で受け取られる。
【００４１】
本方法は、入力信号を受け取ることに応答して、504において、第1の信号をループ回路に送ってループ回路の動作を始動するステップと、506において、第2の信号をワード線イネーブル回路に送ってワード線でのワード線信号の生成を始動するステップとを含む。第1の信号は、第2の信号よりも前に送られる。例えば、図2の第1の信号201は、第2の信号203がワード線イネーブル回路212に提供される前にループ回路214に提供される。
【００４２】
第2の信号よりも前に第1の信号を送ることによって、ループ回路は、ワード線信号とセンス増幅器イネーブル信号との間の実質的に一定の遅延を達成するように調整できる。実質的に一定の遅延は、論理領域電圧に実質的に無関係であってもよい。従って、電力消費は、メモリ読み出し中の動的電力消費を実質的に増加させることなく低減した論理領域電圧での動作によって低減できる。
【００４３】
図5の方法は、電子デバイスに統合されたプロセッサで行われてもよい。例えば、図7に即して述べるように、第1の信号201は、コンピュータまたは他の電子デバイスによって生成されてもよい。別法として、または加えて、当業者は、図5の方法500が、フィールドプログラマブルゲートアレイ(FPGA)、特定用途向け集積回路(ASIC)、中央処理装置(CPU)、デジタルシグナルプロセッサ(DSP)、コントローラー、別のハードウェアデバイス、またはそれらの任意の組合せによって実施されまたは始動されてもよいことを認識するであろう。
【００４４】
図6を参照すると、メモリシステムを動作させる方法の第2の実施形態が、描写される。説明に役立つ実施形態では、本方法は、図1または図2のシステムで行われてもよい。
【００４５】
本方法は、602において、ワード線信号とセンス増幅器イネーブル信号との間の実質的に一定の遅延を維持するように論理領域の供給電圧に基づいてループ回路をプログラムするステップを含んでもよい。実質的に一定の遅延は、論理領域電圧に実質的に無関係である。例えば、図2のループ回路214は、図3の実質的に一定の遅延322を維持するように供給電圧Vdd_L 262に基づいてプログラムされてもよい。
【００４６】
特定の実施形態では、制御信号は、604において、プリチャージされたダミービット線の放電速度を制御するためにプログラマブル回路部分の多重放電デバイスに提供される。例えば、制御信号は、プリチャージされたダミービット線243の放電速度を制御するために多重放電デバイス248に提供される図2の制御信号215であってもよい。
【００４７】
入力信号は、606において、ワード線に結合され、第1のビット線および第2のビット線を介してセンス増幅器に結合されるビットセルを含むメモリデバイスで受け取られる。例えば、図2の入力信号231は、ビット線208および210を介してセンス増幅器204に結合されるビットセル202もまた含むメモリシステム200のタイミング回路232で受け取られる。
【００４８】
本方法はまた、入力信号を受け取ることに応答して、608において、第1の遅延を入力信号に加えることによって第1の信号を生成するステップおよび第2の遅延を第1の信号に加えることによって第2の信号を生成するステップも含む。例えば、第1の信号は、図2の第1の信号201であってもよく、第2の信号は、図2の第2の信号203であってもよい。第1の信号は、図2の第1の組のゲート234などの第1の組の遅延素子によって生成されてもよく、第2の信号は、図2の第1の組のゲート234および第2の組のゲート236を直列に結合することなどによる第2の組の遅延素子によって生成されてもよい。
【００４９】
第1の信号は、610において、ループ回路に送られてループ回路の動作を始動し、第2の信号は、612において、ワード線イネーブル回路に送られてワード線でのワード線信号の生成を始動する。第1の信号は、第2の信号よりも前に送られる。特定の実施形態では、ループ回路の動作は、センス増幅器が第1のビット線および第2のビット線の電圧差を検出することを可能にするためのセンス増幅器イネーブル信号を生成する。例えば、図2の第1の信号201は、第2の信号203がワード線イネーブル回路212に提供される前にループ回路214に提供される。
【００５０】
ワード線イネーブル回路は、図2の第1の供給電圧Vdd_L 262などの第1の供給電圧を有する論理電圧領域にあってもよく、ビットセルは、図2の第2の供給電圧Vdd_H 266などの第2の供給電圧を有するメモリ電圧領域にあってもよい。ループ回路は、プログラマブル回路部分244および論理回路部分246などの、プログラマブル回路部分および論理回路部分を含んでもよい。プログラマブル回路部分は、論理電圧領域の供給電圧レベルに起因する論理回路部分の遅延を補償するように調整可能であってもよい。
【００５１】
図6の方法は、電子デバイスに統合されたプロセッサで行われてもよい。例えば、図7に即して述べるように、第1の信号201は、コンピュータまたは他の電子デバイスによって生成されてもよい。別法として、または加えて、当業者は、図6の方法600が、フィールドプログラマブルゲートアレイ(FPGA)、特定用途向け集積回路(ASIC)、中央処理装置(CPU)、デジタルシグナルプロセッサ(DSP)、コントローラー、別のハードウェアデバイス、またはそれらの任意の組合せによって実施されまたは始動されてもよいことを認識するであろう。
【００５２】
図7を参照すると、ワード線イネーブルが始動される前に始動されるように構成されるループ回路を有するメモリデバイスを含む電子デバイスの特定の説明に役立つ実施形態のブロック図が、描写され、全体的に700と指定される。デバイス700は、メモリ732に結合され、ワード線イネーブルが始動される前に始動されるように構成されるループ回路を備えるメモリデバイス764を含む、デジタルシグナルプロセッサ(DSP)などのプロセッサ710を含む。説明に役立つ例では、メモリデバイス764は、図1または図2で描写されるメモリシステムを含み、図3〜6の1つもしくは複数、またはそれらの任意の組合せに従って動作する。
【００５３】
プロセッサ710は、レジスタファイルまたは他の埋め込みメモリなどのメモリデバイス764を含んでもよく、図2のタイミング回路232などの、第1の信号および第2の信号を送ることを可能にする回路構成要素を含んでもよい。特定の実施形態では、プロセッサ710は、図4〜6の方法の1つまたは複数を実施してもよい。別の実施形態では、メモリデバイス764は、プロセッサ710の外部にあってもよく、プロセッサ710は、メモリデバイス764でのメモリ読み出し動作を始動するための入力信号201を生成することなどによって、メモリデバイス764でのメモリ動作を始動するように構成されてもよい。
【００５４】
例えば、プロセッサ710に結合されるメモリ732は、ビットセルを含むメモリデバイスで入力信号を生成するためにプロセッサ710によって実行可能なコンピュータ実行可能命令を含むソフトウェア734を保存するコンピュータ可読有形媒体であってもよい。ビットセルは、図2のメモリシステム200などのように、ワード線に結合され、第1のビット線および第2のビット線を介してセンス増幅器に結合される。入力信号を受け取ることに応答して、第1の信号が、ループ回路に送られてループ回路の動作を始動する。入力信号を受け取ることに応答して、第2の信号が、ワード線イネーブル回路に送られてワード線でのワード線信号の生成を始動する。第1の信号は、図3のタイミング図で第1の信号201および第2の信号203によって例示されるように、第2の信号よりも前に送られる。ループ回路の動作は、センス増幅器が第1のビット線および第2のビット線の電圧差を検出することを可能にするためのセンス増幅器イネーブル信号を生成してもよい。
【００５５】
ソフトウェア734はさらに、ワード線信号とセンス増幅器イネーブル信号との間の実質的に一定の遅延を維持するように論理領域の供給電圧に基づいてループ回路をプログラムするための実行可能な命令を含んでもよい。例えば、プロセッサ710は、図2の制御信号215の1つまたは複数の電圧を設定して、プロセッサ710の論理供給電圧に基づいて実質的に一定の遅延322(図3で例示される)を維持するように放電素子248の1つまたは複数を選択的に動作させてもよい。
【００５６】
図7はまた、プロセッサ710およびディスプレイ728に結合されるディスプレイコントローラー726も示す。コーダー/デコーダー(CODEC)734がまた、プロセッサ710に結合されてもよい。スピーカー736およびマイクロフォン738は、CODEC 734に結合できる。
【００５７】
図7はまた、無線コントローラー740がプロセッサ710および無線アンテナ742に結合できることも示す。特定の実施形態では、プロセッサ710、ディスプレイコントローラー726、メモリ732、CODEC 734、無線コントローラー740、およびメモリデバイス764は、システムインパッケージまたはシステムオンチップデバイス722に含まれる。特定の実施形態では、入力デバイス730および電力供給部744は、システムオンチップデバイス722に結合される。その上、特定の実施形態では、図7で例示されるように、ディスプレイ728、入力デバイス730、スピーカー736、マイクロフォン738、無線アンテナ742、および電力供給部744は、システムオンチップデバイス722の外部にある。しかしながら、ディスプレイ728、入力デバイス730、スピーカー736、マイクロフォン738、無線アンテナ742、および電力供給部744の各々は、インターフェースまたはコントローラーなどの、システムオンチップデバイス722の部品に結合されてもよい。
【００５８】
前述の開示されたデバイスおよび機能性は、コンピュータ可読媒体に保存されるコンピュータファイル(例えばRTL、GDSII、GERBER、その他)に設計され、構成されてもよい。いくつかのまたはすべてのそのようなファイルは、そのようなファイルに基づいてデバイスを製作する製作取扱者に提供されてもよい。結果として得られる製品は、半導体ウエハーを含み、それは次いで、半導体ダイに切断され、半導体チップにパッケージ化される。チップは次いで、上で述べたデバイスに用いられる。図8は、電子デバイス製造プロセス800の特定の説明に役立つ実施形態を描写する。
【００５９】
物理的デバイス情報802は、調査コンピュータ806などで製造プロセス800に受け取られる。物理的デバイス情報802は、図1〜2のシステムなどの半導体デバイスの少なくとも1つの物理的特性を表す設計情報を含んでもよい。例えば、物理的デバイス情報802は、調査コンピュータ806に結合されるユーザーインターフェース804を介して入力される物理的パラメーター、材料特性、および構造情報を含んでもよい。調査コンピュータ806は、メモリ810などのコンピュータ可読媒体に結合される1つまたは複数の処理コアなどのプロセッサ808を含む。メモリ810は、プロセッサ808に物理的デバイス情報802をファイルフォーマットに従って変換させ、ライブラリファイル812を生成させるために実行可能なコンピュータ可読命令を保存してもよい。
【００６０】
特定の実施形態では、ライブラリファイル812は、変換された設計情報を含む少なくとも1つのデータファイルを含む。例えば、ライブライファイル812は、電子設計自動化(EDA)ツール820とともに使用するために提供される、図1または図2のシステムを含む半導体デバイスのライブラリを含んでもよい。
【００６１】
ライブラリファイル812は、メモリ818に結合される1つまたは複数の処理コアなどのプロセッサ816を含む設計コンピュータ814でEDAツール820と併せて使用されてもよい。EDAツール820は、設計コンピュータ814のユーザーが図1もしくは図2のシステムまたはそれらの任意の組合せを使用するライブラリファイル812の回路を設計することを可能にするためにプロセッサ実行可能命令としてメモリ818に保存されてもよい。例えば、設計コンピュータ814のユーザーは、設計コンピュータ814に結合されるユーザーインターフェース824を介して回路設計情報822を入力してもよい。回路設計情報822は、図1もしくは図2のシステムまたはそれらの任意の組合せなどの半導体デバイスの少なくとも1つの物理的特性を表す設計情報を含んでもよい。例示するために、回路設計情報は、回路設計での特定の回路および他の素子との関係の識別、位置決め情報、特徴サイズ情報、相互接続情報、または半導体デバイスの物理的特性を表す他の情報を含んでもよい。
【００６２】
設計コンピュータ814は、回路設計情報822を含む設計情報をファイルフォーマットに従って変換するように構成されてもよい。例示するために、ファイル構成は、グラフィックデータシステム(GDSII)ファイルフォーマットなどの、平面幾何学的形状、テキストラベル、および階層的フォーマットでの回路レイアウトに関する他の情報を表すデータベースバイナリファイルフォーマットを含んでもよい。設計コンピュータ814は、他の回路または情報に加えて、図1もしくは図2のシステムまたはそれらの任意の組合せを記述する情報を含むGDSIIファイル826などの、変換された設計情報を含むデータファイルを生成するように構成されてもよい。例示するために、データファイルは、図1のシステムを含み、また追加の電子回路および部品もSOC内に含むシステムオンチップ(SOC)に対応する情報を含んでもよい。
【００６３】
GDSIIファイル826は、GDSIIファイル826での変換された情報に従って、図1もしくは図2のシステムまたはそれらの任意の組合せを製造するために製作プロセス828で受け取られてもよい。例えば、デバイス製造プロセスは、代表的マスク832として例示される、フォトリソグラフィ処理に使用されることになるマスクなどの1つまたは複数のマスクを作るためにGDSIIファイル826をマスク製造者830に提供することを含んでもよい。マスク832は、1つまたは複数のウエハー834を生成する製作プロセスの間使用されてもよく、そのウエハーは、試験され、代表的ダイ836などのダイに分離されてもよい。ダイ836は、図1もしくは図2のシステムまたはそれらの任意の組合せを含む回路を含む。
【００６４】
ダイ836は、パッケージ化プロセス838に提供されてもよく、そこでダイ836は、代表的パッケージ840に組み込まれる。例えば、パッケージ840は、単一ダイ836またはシステムインパッケージ(SiP)配置などのように複数ダイを含んでもよい。パッケージ840は、Joint Electron Device Engineering Council (JEDEC)標準などの、1つもしくは複数の標準または仕様に適合するように構成されてもよい。
【００６５】
パッケージ840に関する情報は、コンピュータ846に保存された部品ライブラリなどを介してさまざまな製品設計者に配布されてもよい。コンピュータ846は、メモリ850に結合される1つまたは複数の処理コアなどのプロセッサ848を含んでもよい。印刷回路基板(PCB)ツールは、ユーザーインターフェース844を介してコンピュータ846のユーザーから受け取るPCB設計情報842を処理するためにプロセッサ実行可能命令としてメモリ850に保存されてもよい。PCB設計情報842は、回路基板上のパッケージ化半導体デバイスの物理的位置決め情報を含んでもよく、そのパッケージ化半導体デバイスは、図1もしくは図2のシステムまたはそれらの任意の組合せを含むパッケージ840に対応する。
【００６６】
コンピュータ846は、PCB設計情報842を変換して、回路基板上のパッケージ化半導体デバイスの物理的位置決め情報、ならびに配線およびビアなどの電気的接続部のレイアウトを含むデータを持つGERBERファイル852などのデータファイルを生成するように構成されてもよく、そのパッケージ化半導体デバイスは、図1もしくは図2のシステムまたはそれらの任意の組合せを含むパッケージ840に対応する。他の実施形態では、変換されたPCB設計情報によって生成されるデータファイルは、GERBERフォーマット以外のフォーマットを有してもよい。
【００６７】
GERBERファイル852は、基板組立てプロセス854で受け取られ、GERBERファイル852内に保存された設計情報に従って製造される代表的PCB 856などのPCBを作るために使用されてもよい。例えば、GERBERファイル852は、PCB生産プロセスのさまざまなステップを行うための1つまたは複数のマシンにアップロードされてもよい。PCB 856は、代表的印刷回路組立品(PCA)858を形成するためにパッケージ840を含む電子部品を装着されてもよい。
【００６８】
PCA 858は、製品製造プロセス860で受け取られ、第1の代表的電子デバイス862および第2の代表的電子デバイス864などの、1つまたは複数の電子デバイスに統合されてもよい。説明に役立つ、限定しない例として、第1の代表的電子デバイス862、第2の代表的電子デバイス864、または両方は、セットトップボックス、音楽プレーヤー、ビデオプレーヤー、娯楽ユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、固定場所データユニット、およびコンピュータの群から選択されてもよい。別の説明に役立つ、限定しない例として、電子デバイス862および864の1つまたは複数は、携帯電話などの遠隔ユニット、手持ち式個人用通信システム(PCS)ユニット、個人用データ補助装置などの携帯型データユニット、全地球測位システム(GPS)使用可能デバイス、ナビゲーションデバイス、メーター読み取り装置などの固定場所データユニット、またはデータもしくはコンピュータ命令を保存するもしくは取り出す任意の他のデバイス、またはそれらの任意の組合せであってもよい。図1〜7の1つまたは複数は、本開示の教示による遠隔ユニットを例示するけれども、本開示は、これらの典型的な例示されるユニットに限定されない。本開示の実施形態は、メモリおよびオンチップ回路構成要素を含むアクティブな集積回路構成要素を含む任意のデバイスで適切に用いられてもよい。
【００６９】
それ故に、図1もしくは図2のシステムまたはそれらの任意の組合せは、説明に役立つプロセス800で述べるように、製作され、処理され、電子デバイスに組み込まれてもよい。図1〜7について開示される実施形態の1つまたは複数の態様は、さまざまな処理段階で、ライブラリファイル812、GDSIIファイル826、およびGERBERファイル852などの中に含まれてもよく、ならびに調査コンピュータ806のメモリ810、設計コンピュータ814のメモリ818、コンピュータ846のメモリ850、基板組立てプロセス854などのさまざまな段階で使用される1つもしくは複数の他のコンピュータまたはプロセッサ(図示されず)のメモリに保存されてもよく、またマスク832、ダイ836、パッケージ840、PCA 858、プロトタイプ回路もしくはデバイス(図示されず)などの他の製品、またはそれらの任意の組合せなどの1つもしくは複数の他の物理的実施形態に組み込まれてもよい。物理的デバイス設計から最終製品までの生産のさまざまな代表的段階が、描写されるけれども、他の実施形態では、より少ない段階が、使用されてもよく、または追加の段階が、含まれてもよい。同様に、プロセス800は、単一実体によって、またはプロセス800のさまざまな段階を行う1つもしくは複数の実体によって行われてもよい。
【００７０】
当業者はさらに、本明細書で開示される実施形態に関連して述べられるさまざまな説明に役立つ論理ブロック、構成、モジュール、回路、およびアルゴリズムステップが、電子ハードウェア、コンピュータソフトウェア、または両方の組合せとして実施されてもよいことを理解するであろう。ハードウェアおよびソフトウェアのこの互換性を明確に例示するために、さまざまな説明に役立つ部品、ブロック、構成、モジュール、回路、およびステップが、それらの機能性の観点から上で一般的に述べられた。そのような機能性がハードウェアとしてまたはソフトウェアとして実施されるかは、特定の応用およびシステム全体に課せられる設計制約に依存する。当業者は、各特定の応用についてさまざまな方法で述べられた機能性を実施してもよいが、しかしそのような実施の決定は、本開示の範囲からの逸脱を引き起こすと解釈すべきでない。
【００７１】
本明細書で開示される実施形態に関連して述べられる方法またはアルゴリズムのステップは、直接ハードウェアで、プロセッサによって実行されるソフトウェアモジュールで、またはその2つの組合せで具体化されてもよい。ソフトウェアモジュールは、ランダムアクセスメモリ(RAM)、フラッシュメモリ、読み出し専用メモリ(ROM)、プログラマブル読み出し専用メモリ(PROM)、消去可能なプログラマブル読み出し専用メモリ(EPROM)、電気的に消去可能なプログラマブル読み出し専用メモリ(EEPROM)、レジスタ、ハードディスク、取り外し可能なディスク、コンパクトディスク読み出し専用メモリ(CD-ROM)、または当技術分野で周知の任意の他の形の記憶媒体に存在してもよい。例となる記憶媒体は、プロセッサに結合され、その結果プロセッサは、記憶媒体から情報を読み出し、記憶媒体に情報を書き込むことができる。別の方法では、記憶媒体は、プロセッサと一体であってもよい。プロセッサおよび記憶媒体は、特定用途向け集積回路(ASIC)に存在してもよい。ASICは、計算デバイスまたはユーザー端末に存在してもよい。別の方法では、プロセッサおよび記憶媒体は、個別部品として計算デバイスまたはユーザー端末に存在してもよい。
【００７２】
開示される実施形態の先の記述は、当業者が開示される実施形態を作るまたは使用することを可能にするために提供される。これらの実施形態に対するさまざまな変更は、当業者には容易に明らかとなり、本明細書で定義される原理は、本開示の範囲から逸脱することなく他の実施形態に適用されてもよい。それ故に、本開示は、本明細書で示される実施形態に限定されることを意図しないが、しかし次の特許請求の範囲によって定義されるような原理および新規の特徴と一致する可能な最も広い範囲を与えられるはずである。
【符号の説明】
【００７３】
100  メモリシステム
101  第1の信号
102  ビットセル
103  第2の信号
104  センス増幅器
105  センス増幅器イネーブル信号
106  ワード線
108  第1のビット線
110  第2のビット線
112  ワード線イネーブル回路
113  ワード線イネーブル信号
114  ループ回路
116  センス増幅器出力
120  しきい差動感度
138  ワード線ドライバー
200  メモリシステム
201  第1の信号
202  ビットセル
203  第2の信号
204  センス増幅器
205  センス増幅器イネーブル信号
206  ワード線
208  第1のビット線
210  第2のビット線
212  ワード線イネーブル回路
213  ワード線イネーブル信号
214  ループ回路、制御信号
216  センス増幅器出力信号
220  メモリデバイス
231  入力信号
232  タイミング回路
234  第1の組のゲート
236  第2の組のゲート
238  ワード線ドライバー
240  ダミーセル
242  ダミーワード線
243  ダミービット線
244  プログラマブル回路部分
245  ディスエーブル信号
246  論理回路部分
248  多重放電デバイス
250  入力部
252  第1の出力部
254  第2の出力部
260  論理電圧領域
262  論理電圧領域の供給電圧Vdd_L
264  メモリ電圧領域
266  メモリ電圧領域の供給電圧Vdd_H
302  センス増幅器イネーブル信号の遅延
304  プログラマブル遅延
306  供給電圧依存遅延
308  Vdd_L1
310  Vdd_L2
312  Vdd_L3
314  電圧差
320  しきい
322  実質的に一定の遅延
700  電子デバイス
710  プロセッサ
722  システムオンチップデバイス
726  ディスプレイコントローラー
728  ディスプレイ
730  入力デバイス
732  メモリ
734  ソフトウェア、コーダー/デコーダー(CODEC)
736  スピーカー
738  マイクロフォン
740  無線コントローラー
742  無線アンテナ
744  電力供給部
764  メモリデバイス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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