(57)【特許請求の範囲】
【請求項１】
所定の直流電圧が印加される第１の直流電圧部と、
第２の直流電圧部と、
基準電位に接続されるＧＮＤ端子と、
第１のスイッチ回路Ｓ１と第２のスイッチ回路Ｓ２とからなる第１の直列回路と、
第３のスイッチ回路Ｓ３と第４のスイッチ回路Ｓ４とからなる第２の直列回路と、
該第１〜第４のスイッチ回路のオン／オフ動作を制御する制御部と、
前記第１のスイッチ回路Ｓ１と前記第２のスイッチ回路Ｓ２との接続点を外部に引き出すための第１の出力端子と、前記第３のスイッチ回路Ｓ３と前記第４のスイッチ回路Ｓ４の接続点を外部に引き出すための第２の出力端子と、を含む半導体集積回路であって、
前記第１の直列回路の一端は前記第１の直流電圧部Ｖｄｒ１に接続され、
前記第２の直列回路の一端は前記第２の直流電圧部Ｖｄｒ２に接続され、
前記第１の直列回路の他端と、前記第２の直列回路の他端が共に前記ＧＮＤ端子に対して接続され、
前記第１の出力端子と前記第２の出力端子との間にリアクタンス素子が接続され、
前記リアクタンス素子の両端電圧の変化を検出する巻線電圧検出手段（Ｖｄｅｔ）と、
少なくとも前記第１のスイッチ回路Ｓ１がオン状態、かつ前記第２のスイッチ回路Ｓ２及び前記第３のスイッチ回路Ｓ３が共にオフ状態である時に、前記リアクタンス素子に正極性の電圧を印加し、もしくは前記第２のスイッチ回路（Ｓ２）がオン状態、かつ前記第１のスイッチ回路（Ｓ１）及び前記第４のスイッチ回路（Ｓ４）が共にオフ状態である時に、前記リアクタンス素子に負極性の電圧を印加することで、前記リアクタンス素子に励磁電流を流してパルス電圧を発生させ、該パルス電圧をエッジ信号として外部に送信すると共に、少なくとも前記第１のスイッチ回路Ｓ１及び前記第２のスイッチ回路Ｓ２が共にオフ状態である時に、前記リアクタンス素子に生じるパルス電圧を、前記巻線電圧検出手段によって検出することにより、外部からのエッジ信号を受信できるようにしたことを特
徴とする半導体集積回路。
【請求項２】
前記半導体集積回路はさらに、前記第１の直流電圧部から入力される電圧を出力する第３の出力端子と、
該第３の出力端子に、電圧を出力するか否かを制御するサブドライバ回路と、を備え、
前記サブドライバ回路のターンオン及びターンオフ動作は前記制御部によって制御され、
前記制御部は、前記第２の出力端子に生じる方形波電圧と、前記第３の出力端子に生じる方形波電圧が、共に低レベルである期間を挟んで互いに相補的な関係になるように前記第１〜第４のスイッチ回路及び前記サブドライバ回路を制御することを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
請求項１、もしくは請求項２に記載の半導体集積回路が１次側制御回路及び２次側制御回路にそれぞれ用いられた絶縁型スイッチング電源装置であって、
直流電源と、
少なくとも１組の１次巻線及び２次巻線を有するトランスと、
前記直流電源から供給される直流電圧を前記１次巻線に印加させるか否かを制御する少なくとも１つの電力スイッチ素子と、
前記２次巻線に接続される少なくとも１つの同期整流器を含む整流回路と、該整流回路の出力を平滑する出力フィルタ回路と、を少なくとも備え、
少なくとも１次巻線と２次巻線を有し、前記１次側制御回路に該１次巻線を、前記２次側制御回路に該２次巻線が接続された信号伝送トランスをリアクタンス素子として用いて、
前記１次側に配置された半導体集積回路と、前記２次側に配置された半導体集積回路との間で、パルス信号を双方向に伝送し、前記電力スイッチ素子及び前記同期整流器の駆動タイミングを制御することを特徴とする絶縁型スイッチング電源装置。
【請求項４】
請求項１、もしくは請求項２に記載の半導体集積回路を制御回路に用い、
直流電源と、
少なくとも１つのインダクタンス素子と、
前記直流電源から供給される直流電圧を該インダクタンス素子に印加させるか否かを制御する少なくとも１つの電力スイッチ素子と、
少なくとも１つの同期整流器を含む整流回路と、
該整流回路の出力を平滑する出力フィルタ回路と、を備える非絶縁型スイッチング電源装置であって、
前記電力スイッチ素子、もしくは前記同期整流器は電界効果トランジスタで構成されており、
該電界効果トランジスタのソース端子が該制御回路のグランド電位からフローティングされていて、該電界効果トランジスタのゲート−ソース間にエッジ信号から方形波信号への変換回路が接続され、
前記半導体集積回路からトランスを介して送信されるエッジ信号を前記変換回路にて変換された方形波信号で、該電界効果トランジスタが駆動されることを特徴とする非絶縁型スイッチング電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フルブリッジ構成のスイッチング回路を備え、外部信号との送受信が可能で、絶縁型／非絶縁型に関わらず電源装置に利用できる半導体集積回路と、それを用いたＤＣ−ＤＣコンバータに関するものである。
【背景技術】
【０００２】
絶縁型ＤＣ−ＤＣコンバータでは、１次回路と２次回路とで異なるグランド電位に対応したり、安全規格を満たすために、トランスで１次−２次間を絶縁する。２次側の出力電圧や出力電流を制御する場合、それらを検出して１次側にフィードバックし、１次側のスイッチング回路を制御することになるが、このフィードバック回路にも１次−２次間の絶縁が求められる。
【０００３】
また、２次側に同期整流回路を採用する場合、メインスイッチと転流側同期整流器が共にオン状態となって貫通電流が流れるのを防ぐために、メインスイッチのターンオン直前に、２次側同期整流回路の転流側同期整流器をターンオフさせる動作が必要となり、メインスイッチのターンオン直前のタイミングを示す信号を１次側から２次側に伝送し、２次側同期整流器のスイッチングタイミングを制御する必要がある。（特許文献１参照）
ここで特許文献１に示されている絶縁型ＤＣ−ＤＣコンバータの基本的な構成を図１に示す。
【０００４】
図１において、メインスイッチ２は、１次側制御回路５から出力される制御信号に応じてスイッチング制御される。１次側制御回路５は、出力電圧Ｖｏを絶縁回路１０を介して検出し、これに基づいてメインスイッチ２のデューティ比を制御する信号Ｃ１を出力する。さらに制御信号Ｃ１は、駆動回路７、８及びトランス９を介して２次側にも伝達されて制御信号Ｃ２となり、かかる制御信号Ｃ２は２次側制御回路２１に供給される。２次側制御回路２１に供給された制御信号Ｃ２は、駆動回路１３の入力端及びトランジスタ１５のゲート電極に印加され、これによって整流側同期整流器３はメインスイッチ２と同相に駆動され、転流側同期整流器４はメインスイッチ２と逆相に駆動される。
【０００５】
ここで、駆動回路７、８及びトランス９が介在することによって生じる制御信号Ｃ１と制御信号Ｃ２との間のタイミングのズレ、及び転流側同期整流器を構成するＭＯＳＦＥＴのターンオフ遅延時間は、メインスイッチのターンオンタイミングを遅延させる遅延回路１１によって調整されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００２−２７２０９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
図１に示されているように、２次側に同期整流回路を用いる場合、出力電圧検出信号を１次側にフィードバックさせる手段を含め、１次−２次間を絶縁した状態で信号を伝達させる手段が少なくとも２つ必要になり、回路構成が複雑になるという問題がある。
【０００８】
また、別の問題としては、近年、制御回路にはＩＣが用いられるが、１次側制御回路と２次側制御回路で固有の設計とした場合、２種類の特定用途向けＩＣ（ＡＳＩＣ）を製造せねばならず、生産性・経済性が悪いという問題があった。
【０００９】
そこで、この発明の目的は、フルブリッジ構成のスイッチング回路を備え、外部信号との送受信が可能で、絶縁型であれば１次側と２次側に同じハードウェア構成のＩＣを２つ使用することができ、かつ非絶縁型にも適用可能な、電源装置に利用できる半導体集積回路と、それを用いたＤＣ−ＤＣコンバータを提供することにある。
【課題を解決するための手段】
【００１０】
本発明の絶縁型ＤＣ−ＤＣコンバータは、所定の直流電圧が印加される第１の直流電圧部と、第２の直流電圧部と、基準電位に接続されるＧＮＤ端子と、第１のスイッチ回路Ｓ１と第２のスイッチ回路Ｓ２とからなる第１の直列回路と、第３のスイッチ回路Ｓ３と第４のスイッチ回路Ｓ４とからなる第２の直列回路と、該第１〜第４のスイッチ回路のオン／オフ動作を制御する制御部と、前記第１のスイッチ回路Ｓ１と前記第２のスイッチ回路Ｓ２との接続点を外部に引き出すための第１の出力端子と、前記第３のスイッチ回路Ｓ３と前記第４のスイッチ回路Ｓ４の接続点を外部に引き出すための第２の出力端子と、を含む半導体集積回路であって、前記第１の直列回路の一端は前記第１の直流電圧部Ｖｄｒ１に接続され、前記第２の直列回路の一端は前記第２の直流電圧部Ｖｄｒ２に接続され、前記第１の直列回路の他端と、前記第２の直列回路の他端が共に前記ＧＮＤ端子に対して接続され、前記第１の出力端子と前記第２の出力端子との間にリアクタンス素子が接続され、前記リアクタンス素子の両端電圧の変化を検出する巻線電圧検出手段（Ｖｄｅｔ）と、少なくとも前記第１のスイッチ回路Ｓ１がオン状態、かつ前記第２のスイッチ回路Ｓ２及び前記第３のスイッチ回路Ｓ３が共にオフ状態である時に、前記リアクタンス素子に正極性の電圧を印加し、もしくは前記第２のスイッチ回路（Ｓ２）がオン状態、かつ前記第１のスイッチ回路（Ｓ１）及び前記第４のスイッチ回路（Ｓ４）が共にオフ状態である時に、前記リアクタンス素子に負極性の電圧を印加することで、前記リアクタンス素子に励磁電流を流してパルス電圧を発生させ、該パルス電圧をエッジ信号として外部に送信すると共に、少なくとも前記第１のスイッチ回路Ｓ１及び前記第２のスイッチ回路Ｓ２が共にオフ状態である時に、前記リアクタンス素子に生じるパルス電圧を、前記巻線電圧検出端子によって検出することにより、外部からのエッジ信号を受信できるようにしたことを特徴とする。
【００１１】
さらには、前記半導体集積回路はさらに、前記第１の直流電圧部から入力される電圧を出力する第３の出力端子と、該第３の出力端子に、電圧を出力するか否かを制御するサブドライバ回路と、を備え、前記サブドライバ回路のターンオン及びターンオフ動作は前記制御部によって制御され、前記制御部は、前記第２の出力端子に生じる方形波電圧と、前記第３の出力端子に生じる方形波電圧が、共に低レベルである期間を挟んで互いに相補的な関係になるように前記第１〜第４のスイッチ回路及び前記サブドライバ回路を制御することを特徴とする。
【００１２】
さらには、前記半導体集積回路が１次側制御回路及び２次側制御回路にそれぞれ用いられた絶縁型スイッチング電源装置であって、直流電源と、少なくとも１組の１次巻線及び２次巻線を有するトランスと、前記直流電源から供給される直流電圧を前記１次巻線に印加させるか否かを制御する少なくとも１つの電力スイッチ素子と、前記２次巻線に接続される少なくとも１つの同期整流回路を含む整流回路と、該整流回路の出力を平滑する出力フィルタ回路と、を少なくとも備え、少なくとも１次巻線と２次巻線を有し、１次側に配置された前記半導体集積回路に該１次巻線を、２次側に配置された前記半導体集積回路に該２次巻線が接続された信号伝送トランスをリアクタンス素子として用いて、前記１次側に配置された半導体集積回路と、前記２次側に配置された半導体集積回路との間で、パルス信号を双方向に伝送し、前記電力スイッチ素子及び前記同期整流器の駆動タイミングを制御することを特徴とする。
【００１３】
さらには、請求項１、もしくは請求項２に記載の半導体集積回路を制御回路に用い、直流電源と、少なくとも１つのインダクタンス素子と、前記直流電源から供給される直流電圧を該インダクタンス素子に印加させるか否かを制御する少なくとも１つの電力スイッチ素子と、少なくとも１つの同期整流器を含む整流回路と、整流回路の出力を平滑する出力フィルタ回路と、を備える非絶縁型スイッチング電源装置であって、前記電力スイッチ素子、もしくは前記同期整流器は電界効果トランジスタで構成されており、該電界効果トランジスタのソース端子が該制御回路のグランド電位からフローティングされていて、該電界効果トランジスタのゲート−ソース間にエッジ信号から方形波信号への変換回路が接続され、前記半導体集積回路からトランスを介して送信されるエッジ信号を前記変換回路にて変換された方形波信号で、該電界効果トランジスタが駆動されることを特徴とする。
【発明の効果】
【００１４】
本発明は、
（ａ）パワー半導体素子の駆動を制御するとともに、双方向信号伝送機能を有するプログラマブルな半導体素子を提供できる。
（ｂ）絶縁型／非絶縁型を問わず、様々なトポロジーの電源装置の制御回路として応用出来る。
（ｃ）絶縁型ＤＣ−ＤＣコンバータに利用した場合は、１次側と２次側に同じハードウェアの半導体素子を使用でき、制御ＩＣの開発コストの低減、製造コストの削減に貢献できる。
【図面の簡単な説明】
【００１５】
【図１】特許文献１に示されている絶縁型ＤＣ−ＤＣコンバータの基本的な構成を示す図である。
【図２】第１の実施形態に係る制御ＩＣ１０１の内部ブロック図である。
【図３】第１の実施形態に係る制御ＩＣを用いた絶縁型ＤＣ−ＤＣコンバータの回路例である。
【図４】スイッチング周期あたりの各部の波形図である。
【図５】時間ｔ０〜ｔ１区間における制御ＩＣ内部の動作説明図である。
【図６】時間ｔ１における制御ＩＣ内部の動作説明図である。
【図７】時間ｔ１〜ｔ２区間における制御ＩＣ内部の動作説明図である。
【図８】時間ｔ２における制御ＩＣ内部の動作説明図である。
【図９】時間ｔ２〜ｔ３区間における制御ＩＣ内部の動作説明図である。
【図１０】時間ｔ３〜ｔ４区間における制御ＩＣ内部の動作説明図である。
【図１１】時間ｔ４〜ｔ５区間における制御ＩＣ内部の動作説明図である。
【図１２】時間ｔ５における制御ＩＣ内部の動作説明図である。
【図１３】時間ｔ５〜ｔ６区間における制御ＩＣ内部の動作説明図である。
【図１４】時間ｔ６における制御ＩＣ内部の動作説明図である。
【図１５】時間ｔ６〜ｔ７区間における制御ＩＣ内部の動作説明図である。
【図１６】時間ｔ７〜ｔ８区間における制御ＩＣ内部の動作説明図である。
【図１７】第２の実施形態に係る制御ＩＣ１０１の内部ブロック図である。
【図１８】第１の実施形態に係る制御ＩＣを用いた非絶縁型降圧ＤＣ−ＤＣコンバータの回路例である。
【図１９】第１の実施形態に係る制御ＩＣを用いた非絶縁型昇圧ＤＣ−ＤＣコンバータの回路例である。
【図２０】第１の実施形態に係る制御ＩＣを用いた非絶縁型ＳＥＰＩＣコンバータの回路例である。
【発明を実施するための形態】
【００１６】
《第１の実施形態》
図２は第１の実施形態に係る絶縁型ＤＣ−ＤＣコンバータの制御に用いられる半導体集積回路（以下、制御ＩＣと呼ぶ）１０１の内部ブロック図である。制御ＩＣ１０１は、少なくとも第１のスイッチング素子Ｑ１と第１のダイオードＤ１の並列回路からなる第１のスイッチ回路Ｓ１、及び少なくとも第２のスイッチング素子Ｑ２と第２のダイオードの並列回路からなる第２のスイッチ回路Ｓ２、とからなる直列回路と、少なくとも第３のスイッチング素子Ｑ３と第３のダイオードＤ３の並列回路からなる第３のスイッチ回路Ｓ３、及び少なくとも第４のスイッチング素子Ｑ４と第４のダイオードＤ４の並列回路からなる第４のスイッチ回路Ｓ４とからなる直列回路と、を備え、各スイッチ回路Ｓ１〜Ｓ４のターンオン及びターンオフを制御する制御信号を出力するディジタル制御部を備える。
【００１７】
第１のスイッチ回路Ｓ１と第２のスイッチ回路Ｓ２の接続点と、第３のスイッチ回路Ｓ３と第４のスイッチ回路Ｓ４の接続点には、両者間にインダクタンス素子を接続するための第１のパルス信号端子ＯＵＴ１及び第２のパルス信号端子ＯＵＴ２が設けられている。また、第１のスイッチ回路Ｓ１及び第２のスイッチ回路Ｓ２とからなる直列回路と、第３のスイッチ回路Ｓ３及び第４のスイッチ回路Ｓ４とからなる直列回路は、それぞれの一端が共通接続されて接地端子ＧＮＤに接続され他端はそれぞれ第１の直流電圧部Ｖｄｒ１及び第２の直流電圧部Ｖｄｒ２に接続されている。すなわち、各スイッチ回路Ｓ１〜Ｓ４はフルブリッジ型を形成することとなるので、ハイサイド側スイッチとなる第１のスイッチ回路Ｓ１及び第３のスイッチ回路Ｓ３は、ハイサイドドライバとしてのバッファを介してディジタル制御部からの制御信号が伝達される。
【００１８】
さらに、第３のスイッチ回路Ｓ３と第４のスイッチ回路Ｓ４の接続点には、該接続点の電位を検出するためのパルス電圧信号検出端子Ｖｄｅｔが設けられ、ディジタル制御部に入力されるように構成されている。
【００１９】
さらに、例えば第２の直流電圧部Ｖｄｒ２から電力を得て、ディジタル制御部から出力される信号により第２のドライブ信号を出力するためのサブドライバと、該第２のドライブ信号が出力される第３の信号出力端子ＯＵＴ３を備えている。
【００２０】
さらに、第１の比較器ＣＯＭＰ１、該第１の比較器ＣＯＭＰ１に入力される第１の基準電圧源Ｖｒｅｆ１を備え、該第１の比較器の出力信号がディジタル制御部に入力される構成になっている。
【００２１】
さらに、第１のスイッチ回路Ｓ１と第２のスイッチ回路Ｓ２の接続点と、該ディジタル制御部の駆動電源端子Ｖｌｏｇｉｃとの間が、第９のダイオードＤ９と第９のスイッチ回路Ｓ９を介して接続されており、第９のスイッチ回路Ｓ９は該ディジタル制御部によって制御される。
【００２２】
図３に図２で示した制御ＩＣを用いた絶縁型ＤＣ−ＤＣコンバータの第１の実施形態に係る回路図を示す。
【００２３】
直流入力電源Ｖｉｎの両端に対して、トランスＴの１次巻線Ｎｐ１と、第１１のスイッチング素子Ｑ１１と第１の抵抗Ｒ１とからなる直列回路が接続されており、該第１１のスイッチング素子Ｑ１１に対して、第１のキャパシタＣ１とＰチャネルＭＯＳＦＥＴで形成された第１２のスイッチング素子Ｑ１２とからなる直列回路が並列に接続されている。
【００２４】
トランスＴの２次巻線Ｎｓ１の両端に対しては、整流用同期整流器として機能する第１３のスイッチング素子Ｑ１３及び転流用同期整流器として機能する第１４のスイッチング素子Ｑ１４とからなる同期整流回路が接続され、第１のインダクタＬ１及び第４のキャパシタＣ４とからなる平滑回路を介して直流電圧が出力端子Ｖｏｕｔに出力される。
【００２５】
１次側制御ＩＣ１０１は、第１の直流電圧部Ｖｄｒ１、第２の直流電圧部Ｖｄｒ２に駆動電圧を得て、第１１のスイッチング素子Ｑ１１を制御するために、第１１のスイッチング素子Ｑ１１の制御端子と第２の信号出力端子ＯＵＴ２とが接続され、第１２のスイッチング素子Ｑ１２を制御するために、第１２のスイッチング素子Ｑ１２の制御端子と第３の信号出力端子ＯＵＴ３とが第３のキャパシタＣ３及び第１３のダイオードＤ１３とからなるレベルシフト回路を介して接続され、第１の抵抗Ｒ１を電流検出抵抗として第１１のスイッチング素子Ｑ１１に流れる電流を検出するために、第１１のスイッチング素子Ｑ１１と第１の抵抗Ｒ１との接続点が帰還信号入力端子ＦＢ１に接続され、第１のパルス信号端子ＯＵＴ１及び第２のパルス信号端子ＯＵＴ２には、パルストランスＰＴの１次巻線Ｎｐ２の両端が接続されている。また、接地端子ＧＮＤがＧＮＤラインに接続されている。
【００２６】
２次側制御ＩＣ１０２は、トランスＴの２次巻線Ｎｓ１に生じる電圧を整流平滑した出力電圧から駆動電源端子Ｖｄｄ、第１の直流電圧部Ｖｄｒ１、第２の直流電圧部Ｖｄｒ２に駆動電圧を得て、第１３のスイッチング素子Ｑ１３を制御するために、第１３のスイッチング素子Ｑ１３の制御端子と第２の信号出力端子ＯＵＴ２とが接続され、第１４のスイッチング素子Ｑ１４を制御するために、第１４のスイッチング素子Ｑ１４の制御端子と第３の信号出力端子ＯＵＴ３とが接続され、出力電圧を第４の抵抗Ｒ４と第５の抵抗Ｒ５とで分圧したものと、第２の抵抗Ｒ２、第３の抵抗Ｒ３、第４のキャパシタＣ４、及び第５のキャパシタＣ５とからなるランプ波形成回路１０３からのランプ波信号とを合成したものが帰還信号入力端子ＦＢ１に入力されるように接続され、第１のパルス信号端子ＯＵＴ１及び第２のパルス信号端子ＯＵＴ２には、パルストランスＰＴの２次巻線Ｎｓ２の両端が接続されている。なお、第６のキャパシタＣ６は平滑コンデンサとして機能する。
【００２７】
少なくとも第１のスイッチ回路Ｓ１〜第８のスイッチ回路Ｓ８の各スイッチ回路は、ＭＯＳＦＥＴで構成することによって、第１のダイオードＤ１〜第８のダイオードＤ８をＭＯＳＦＥＴのボディダイオードで代替させることができる。特にパワー半導体素子である第１１のスイッチング素子Ｑ１１〜第１４のスイッチング素子Ｑ１４に関しては、ＭＯＳＦＥＴに限らず、ＢＪＴ（バイポーラジャンクショントランジスタ）やＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）等も適用できる。なお、図３においては、第１２のスイッチング素子Ｑ１２にのみＰチャネル型ＦＥＴが用いられ、他のスイッチング素子にはＮチャネル型ＦＥＴが用いられているが、必要に応じて適宜使い分ければよい。
【００２８】
なお、詳細は後述するが、１次側制御ＩＣ１０１及び２次側制御ＩＣ１０２には同一のハードウェアのＩＣを利用することができる。
【００２９】
図４に、第１１のスイッチング素子Ｑ１１の１スイッチング周期における、第１１のスイッチング素子Ｑ１１のドレイン−ソース間電圧、第１のスイッチング素子Ｑ１〜第４のスイッチング素子Ｑ４のゲート−ソース間電圧、及びパルストランスＰＴの１次巻線Ｎｐ２の両端電圧の各波形図を示す。
【００３０】
第１１のスイッチング素子Ｑ１１の１スイッチング周期をｔ０〜ｔ８の計１０区間に分けて各部の動作を説明する。
［時間ｔ０〜ｔ１区間における動作］
図５に、この区間における１次側制御ＩＣ１０１及び２次側制御ＩＣ１０２内の簡略化した回路ブロック図を示す。１次側制御ＩＣ１０１及び２次側制御ＩＣ１０２のディジタル制御部の駆動電源端子Ｖｌｏｇｉｃには、図２に示すように、第９のスイッチ回路Ｓ９と第９のダイオードＤ９を介して、第１のスイッチ回路Ｓ１と第２のスイッチ回路Ｓ２との接続点に接続されているので、このようになる。
【００３１】
この時、第１のスイッチ回路Ｓ１、第２のスイッチ回路Ｓ２、及び第３のスイッチ回路Ｓ３はオフ、第４のスイッチ回路Ｓ４はオン状態となっている。これにより、１次側制御ＩＣ１０１における第２の信号出力端子ＯＵＴ２に接続されている第１１のスイッチング素子Ｑ１１のゲート−ソース間は第４のスイッチ回路Ｓ４がオンしていることによりショート状態となり、第１１のスイッチング素子Ｑ１１の入力容量Ｃｉｓｓには電荷が蓄積されていない。すなわち第１１のスイッチング素子Ｑ１１はオフ状態である。
【００３２】
この時、Ｐチャネル型ＦＥＴである第１２のスイッチング素子Ｑ１２のソース−ゲート間電圧は負電位になっているので、オン状態である。
【００３３】
２次側制御ＩＣ１０２内においても同様で、第５のスイッチ回路Ｓ５、第６のスイッチ回路Ｓ６及び第７のスイッチ回路Ｓ７はオフ、第８のスイッチ回路Ｓ８はオン状態となっている。これにより、２次側制御ＩＣ１０２における第２の信号出力端子ＯＵＴ２に接続されている第１３のスイッチング素子Ｑ１３のゲート−ソース間は第８のスイッチ回路Ｓ８がオンしていることによりショート状態となり、第１３のスイッチング素子Ｑ１３の入力容量Ｃｉｓｓには電荷が蓄積されていない。すなわち整流側同期整流器として機能する第１３のスイッチング素子Ｑ１３はオフ状態である。
【００３４】
なお、転流側同期整流器として機能する第１４のスイッチング素子Ｑ１４は、第１３のスイッチング素子Ｑ１３とはデッドタイムを挟んで相補的に動作するため、オン状態である。
［時間ｔ１における動作］
図６に、時間ｔ１における１次側制御ＩＣ１０１及び２次側制御ＩＣ１０２内の簡略化した回路ブロック図を示す。
【００３５】
時間ｔ１において、１次側制御ＩＣ１０１内の第１のスイッチ回路Ｓ１をターンオンさせる。すると、第１の直流電圧部Ｖｄｒ１から供給される電流が第１のスイッチ回路Ｓ１、パルストランスＰＴの１次巻線Ｎｐ２、第４のスイッチ回路Ｓ４を介して流れる。パルストランスＰＴの１次巻線Ｎｐ２が励磁されることによって、パルストランスＰＴの２次巻線Ｎｓ２には電圧が生じるので、２次側制御ＩＣ１０２において、これを第５のスイッチ回路Ｓ５と第６のスイッチ回路Ｓ６の接続点に位置する巻線電圧検出端子Ｖｄｅｔにて検出する。
［時間ｔ１〜ｔ２区間における動作］
図７に、時間ｔ１〜ｔ２区間における１次側制御ＩＣ１０１及び２次側制御ＩＣ１０２内の簡略化した回路ブロック図を示す。
【００３６】
２次側制御ＩＣ１０２内のディジタル制御部は、巻線電圧検出端子Ｖｄｅｔに電圧が入力されたことに応じて、第５のスイッチ回路Ｓ５をターンオンさせる。この動作により、２次側制御ＩＣ１０２においても、第２の直流電圧部Ｖｄｒ２から供給される電流が、第５のスイッチ回路Ｓ５、パルストランスＰＴの２次巻線Ｎｓ２、第８のスイッチ回路Ｓ８を介して流れる。
［時間ｔ２における動作］
図８に、時間ｔ２における１次側制御ＩＣ１０１及び２次側制御ＩＣ１０２内の簡略化した回路ブロック図を示す。
【００３７】
時間ｔ２において、１次側制御ＩＣ１０１内のディジタル制御部は、第４のスイッチ回路Ｓ４を、また２次側制御ＩＣ１０２内のディジタル制御部は、第８のスイッチ回路Ｓ８を、それぞれターンオフさせる。この動作により、１次側制御ＩＣ１０１内においては、第１の直流電圧部Ｖｄｒ１から供給される電流が、第１１のスイッチング素子Ｑ１１の入力容量Ｃｉｓｓに流れて電荷が充電され、第１１のスイッチング素子Ｑ１１がターンオンする。同時に２次側制御ＩＣ１０２内においては、第２の直流電圧部Ｖｄｒ２から供給される電流が、第１３のスイッチング素子Ｑ１３の入力容量Ｃｉｓｓに流れて電荷が充電され、第１３のスイッチング素子Ｑ１３がターンオンする。
［時間ｔ２〜ｔ３区間における動作］
図９に、時間ｔ２〜ｔ３区間における１次側制御ＩＣ１０１及び２次側制御ＩＣ１０２内の簡略化した回路ブロック図を示す。
【００３８】
時間ｔ２〜ｔ３において、第１１のスイッチング素子Ｑ１１及び第１３のスイッチング素子Ｑ１３のターンオンが終了すると、１次側制御ＩＣ１０１内において第１の直流電圧部Ｖｄｒ１から供給される電流は、第１のスイッチ回路Ｓ１、パルストランスＰＴの１次巻線Ｎｐ２、第３のダイオードＤ３を介して第１の直流電圧部Ｖｄｒ１に還流する。また、２次側制御ＩＣ１０２内においても同様に、第２の直流電圧部Ｖｄｒ２から供給される電流は、第５のスイッチ回路Ｓ５、パルストランスＰＴの２次巻線Ｎｓ２、第７のダイオードＤ７を介して還流する。
［時間ｔ３〜ｔ４区間における動作］
図１０に、時間ｔ３〜ｔ４区間における１次側制御ＩＣ１０１及び２次側制御ＩＣ１０２内の簡略化した回路ブロック図を示す。
【００３９】
時間ｔ３において、１次側制御ＩＣ１０１においては第１のスイッチ回路Ｓ１が、２次側制御ＩＣ１０２においては第５のスイッチ回路Ｓ５がそれぞれターンオフする。この動作によって時間ｔ３〜ｔ４の間、パルストランスＰＴの１次巻線Ｎｐ２及び２次巻線Ｎｓ２にそれぞれ流れる電流は減少しながら、１次側制御ＩＣ１０１においては第２のダイオードＤ２、パルストランスＰＴの１次巻線Ｎｐ２、第３のダイオードＤ３を介して流れ、２次側制御ＩＣ１０２においては第６のダイオードＤ６、パルストランスＰＴの２次巻線Ｎｓ２、第７のダイオードＤ７を介して流れ、パルストランスＰＴ１に蓄積された電磁エネルギーが回生される。
［時間ｔ４〜ｔ５区間における動作］
図１１に、時間ｔ４〜ｔ５区間における１次側制御ＩＣ１０１及び２次側制御ＩＣ１０２内の簡略化した回路ブロック図を示す。
【００４０】
その後、時間ｔ４において、パルストランスＰＴの１次巻線Ｎｐ２及び２次巻線Ｎｓ２に流れる電流がゼロに近づき、１次側制御ＩＣ１０１における第２のダイオードＤ２、及び第３のダイオードＤ３と、２次側制御ＩＣ１０２における第６のダイオードＤ６、及び第７のダイオードＤ７のそれぞれに順方向電流が流れなくなると、１次側制御ＩＣ１０１における第３のスイッチ回路Ｓ３及び２次側制御ＩＣ１０２における第７のスイッチ回路Ｓ７をそれぞれターンオンさせる。この動作により、第１１のスイッチング素子Ｑ１１及び第１３のスイッチング素子Ｑ１３のゲート電位は、第２の直流電圧部Ｖｄｒ２（＝第１の直流電圧部Ｖｄｒ１）から供給される電圧値に維持されることとなり、常にオン状態が維持されることになる。
［時間ｔ５における動作］
図１２に、時間ｔ５における１次側制御ＩＣ１０１及び２次側制御ＩＣ１０２内の簡略化した回路ブロック図を示す。
【００４１】
時間ｔ５において、２次側制御ＩＣ１０２内の第６のスイッチ回路Ｓ６をターンオンさせる。すると、第１の直流電圧部Ｖｄｒ１から供給される電流が第７のスイッチ回路Ｓ７、パルストランスＰＴの２次巻線Ｎｓ２、第６のスイッチ回路Ｓ６を介して流れる。パルストランスＰＴの２次巻線Ｎｓ２が励磁されることによって、パルストランスＰＴの１次巻線Ｎｐ２には電圧が生じるので、１次側制御ＩＣ１０１において、これを第１のスイッチ回路Ｓ１と第２のスイッチ回路Ｓ２の接続点に位置する巻線電圧検出端子Ｖｄｅｔにて検出する。
［時間ｔ５〜ｔ６区間における動作］
図１３に、時間ｔ５〜ｔ６区間における１次側制御ＩＣ１０１及び２次側制御ＩＣ１０２内の簡略化した回路ブロック図を示す。
【００４２】
１次側制御ＩＣ１０１内のディジタル制御部は、巻線電圧検出端子Ｖｄｅｔに電圧が入力されたことに応じて、第２のスイッチ回路Ｓ２をターンオンさせる。この動作により、１次側制御ＩＣ１０１においても、第２の直流電圧部Ｖｄｒ２から供給される電流が、第３のスイッチ回路Ｓ３、パルストランスＰＴの１次巻線Ｎｐ２、第２のスイッチ回路Ｓ２を介して流れる。
【００４３】
この期間の途中で、第９のスイッチ回路Ｓ９及び第１０のスイッチ回路Ｓ１０もターンオンさせる。ｔ５〜ｔ６区間の時間長さを調整するとパルストランスＰＴに蓄える電磁エネルギーの量を変更できる。従ってｔ５〜ｔ６区間の時間長さの制御によって１次側制御ＩＣ１０１内、及び２次側制御ＩＣ１０２内のディジタル制御部に与える駆動電圧を制御できる。
［時間ｔ６における動作］
図１４に、時間ｔ６における１次側制御ＩＣ１０１及び２次側制御ＩＣ１０２内の簡略化した回路ブロック図を示す。
時間ｔ６において、１次側制御ＩＣ１０１内のディジタル制御部は、第３のスイッチ回路Ｓ３を、また２次側制御ＩＣ１０２内のディジタル制御部は、第７のスイッチ回路Ｓ７を、それぞれターンオフさせる。この動作により、１次側制御ＩＣ１０１内においては、第１１のスイッチング素子Ｑ１１の入力容量Ｃｉｓｓに蓄積されていた電荷が放電され、第１１のスイッチング素子Ｑ１１がターンオフする。同時に２次側制御ＩＣ内においては、第１３のスイッチング素子Ｑ１３の入力容量Ｃｉｓｓに蓄積されていた電荷が放電され、第１３のスイッチング素子Ｑ１３がターンオフする。
［時間ｔ６〜ｔ７区間における動作］
図１５に、時間ｔ６〜ｔ７区間における１次側制御ＩＣ１０１及び２次側制御ＩＣ１０２内の簡略化した回路ブロック図を示す。
【００４４】
時間ｔ６〜ｔ７において、第１１のスイッチング素子Ｑ１１及び第１３のスイッチング素子Ｑ１３のゲート−ソース間電圧が０Ｖに到達すると、１次側制御ＩＣ１０１内において、第４のダイオードＤ４、パルストランスＰＴの１次巻線Ｎｐ２、第２のスイッチ回路Ｓ２を介してＧＮＤに向かって電流が流れる。また、２次側制御ＩＣ１０２内においても同様に、第８のダイオードＤ８、パルストランスＰＴの２次巻線Ｎｓ２、第６のスイッチ回路Ｓ６を介してＧＮＤに向かって電流が流れる。
［時間ｔ７〜ｔ８区間における動作］
図１６に、時間ｔ７〜ｔ８区間における１次側制御ＩＣ１０１及び２次側制御ＩＣ１０２内の簡略化した回路ブロック図を示す。
時間ｔ７において、１次側制御ＩＣ１０１においては第４のスイッチ回路Ｓ４が、２次側制御ＩＣ１０２においては第８のスイッチ回路Ｓ８がそれぞれターンオンすると同時に、第２のスイッチ回路Ｓ２と第６のスイッチ回路Ｓ６がターンオフする。この動作によって時間ｔ７〜ｔ８の間、パルストランスＰＴの１次巻線Ｎｐ２及び２次巻線Ｎｓ２にそれぞれ流れる電流は減少しながら、１次側制御ＩＣ１０１においては第４のダイオードＤ４、パルストランスＰＴの１次巻線Ｎｐ２、第９のダイオードＤ９を介して第７のキャパシタＣ７を充電するように流れ、２次側制御ＩＣ１０２においては第８のダイオードＤ８、パルストランスＰＴの２次巻線Ｎｓ２、第１０のダイオードＤ１０を介して第８のキャパシタＣ８を充電するように流れる。
【００４５】
上述した動作によって、第１１のスイッチング素子Ｑ１１、第１３のスイッチング素子Ｑ１３の駆動エネルギーを、１次側制御ＩＣ１０１、２次側制御ＩＣ１０２のディジタル制御回路を駆動する電力として回生させることができる。なお、この期間の途中で第９のスイッチ回路Ｓ９及び第１０のスイッチ回路Ｓ１０をターンオフすれば第７のキャパシタＣ７及び第８のキャパシタＣ８を充電するエネルギーを制限する事ができる。その後、第９のスイッチ回路Ｓ９及び第１０のスイッチ回路Ｓ１０のターンオフ時点でまだ回生されていないパルストランスＰＴの電磁エネルギーは第１のダイオードＤ１及び第５のダイオードＤ５を介して第１の直流電圧部Ｖｄｒ１に回生される。この方法でもディジタル制御部の駆動電源端子Ｖｌｏｇｉｃの電圧を目標値に安定化するよう制御できる。
［時間ｔ８以降における動作］
時間ｔ８以降時間ｔ１までの区間における動作は、上記［時間ｔ０〜ｔ１区間における動作］と同一の動作になる。
【００４６】
上述した動作により、１次側制御ＩＣから出力される、１次側のメインスイッチに相当する第１１のスイッチング素子Ｑ１１をターンオンさせる直前のタイミングを示す信号を、パルストランスＰＴを介して２次側に伝送し、２次側の同期整流回路における整流側同期整流器に相当する第１３のスイッチング素子Ｑ１３をターンオンさせるためのタイミング信号として利用するとともに、２次側制御ＩＣから出力される、２次側の同期整流回路における転流側同期整流器をターンオフさせる。メインスイッチのターンオン直前のタイミングで転流側同期整流器がターンオフされる事で、メインスイッチと転流側同期整流器の同時オンによる貫通電流の発生が防止される。整流側同期整流器に相当する第１３のスイッチング素子Ｑ１３をターンオフさせる直前のタイミングを示す信号を、パルストランスＰＴを介して１次側に伝送し、１次側のメインスイッチに相当する第１１のスイッチング素子Ｑ１１をターンオフさせるためのタイミング信号として利用できる。また、前述の例とは逆にメインスイッチのターンオン直前のタイミングを示す信号を２次側から１次側に伝送する事もできるし、メインスイッチのターンオフ直前のタイミングを示す信号を１次側から２次側に伝送する事もできる。１次側と２次側の内、先に送出された信号が優先して実行される。すなわち、１つのパルストランスＰＴを用いた完全な双方向通信が可能となる。さらに、回生するエネルギーを制御ＩＣ内のディジタル制御部の駆動電圧源として利用することができる。すなわち、例えば第１１のスイッチング素子Ｑ１１、第１２のスイッチング素子Ｑ１２、第１３のスイッチング素子Ｑ１３、および第１４のスイッチング素子Ｑ１４のゲート駆動電圧が１０Ｖ程度であって、１次側制御ＩＣ１０１及び２次側制御ＩＣ１０２のディジタル制御部の駆動電圧が１．８Ｖ程度である場合などに、パルストランスＰＴの励磁インダクタンスをエネルギー蓄積素子として利用することで、リニアレギュレータによる降圧ではなく、スイッチングレギュレータとして任意の電圧を生成することができ、回路効率を高めることができる。また、１次−２次間の信号伝送に用いるパルストランスＰＴをエネルギー蓄積素子としても兼用しているので、別個にスイッチングレギュレータを構成するより簡略な回路構成となる。
【００４７】
なお、時間ｔ０〜ｔ２の区間及び時間ｔ４〜ｔ６の区間における動作は、第１１のスイッチング素子Ｑ１１と第１２のスイッチング素子Ｑ１２が共にオフである期間（デッドタイム）、及び第１３のスイッチング素子Ｑ１３と第１４のスイッチング素子Ｑ１４が共にオフである期間（デッドタイム）を作るための動作であるが、デッドタイムを作る手段を別に設ければ、第３のスイッチ回路Ｓ３と第４のスイッチ回路Ｓ４、及び第７のスイッチ回路Ｓ７と第８のスイッチ回路Ｓ８は常にオフ、すなわち単なるダイオードに置き換えてもよい。
【００４８】
第１の実施形態に係る発明は、上述した（ａ）、（ｂ）、（ｃ）の効果を有する。
《第２の実施形態》
また、図１７に、第２の直流電圧部Ｖｄｒ２を駆動電圧源に接続せず、１次側制御ＩＣ１０１では第９のキャパシタＣ９、２次側制御ＩＣ１０２では第１０のキャパシタＣ１０に接続した場合の、１次側制御ＩＣ１０１及び２次側制御ＩＣ１０２の内部ブロック図を示す。１次側制御ＩＣ１０１を例に取ると、第１のスイッチ回路Ｓ１がオン状態である期間中に、第４のスイッチ回路Ｓ４のオン時間を可変させるとすると、第１の直流電圧部Ｖｄｒ１からパルストランスＰＴの励磁インダクタンス、第４のスイッチ回路Ｓ４、第３のスイッチ回路Ｓ３、及び第９のキャパシタＣ９からなる回路は、昇圧チョッパ型コンバータになることが分かる。すなわち、第１の直流電圧部Ｖｄｒ１から供給される電圧が変動の大きな直流電圧であった場合でも、第４のスイッチ回路Ｓ４のオン時間を制御することによって、第２の信号出力端子ＯＵＴ２に印加される電圧値を一定に制御することができる。なお、これは２次側制御ＩＣ１０２にも適用できることは言うまでもない。
【００４９】
第２の実施形態に係る発明は、上述した（ａ）、（ｂ）、（ｃ）の効果を有する。
《非絶縁型降圧コンバータに適用した場合》
図１８に図２で示した制御ＩＣを用いた非絶縁型降圧ＤＣ−ＤＣコンバータの実施形態に係る回路図を示す。
【００５０】
直流入力電源Ｖｉｎの両端に対して、電力スイッチ素子として機能する第１５のスイッチング素子Ｑ１５と、同期整流器として機能する第１６のスイッチング素子Ｑ１６とからなる直列回路が接続されており、前記第１５のスイッチング素子Ｑ１５と前記第１６のスイッチング素子Ｑ１６の接続点から、第３のインダクタＬ３及び第１６のキャパシタＣ１６とからなる平滑回路を介して直流電圧が出力端子Ｖｏｕｔに出力される。
【００５１】
制御ＩＣ１０１は、第１の直流電圧部Ｖｄｒ１、第２の直流電圧部Ｖｄｒ２に駆動電圧を得て、第１５のスイッチング素子Ｑ１５を制御するために、第１の信号出力端子ＯＵＴ１と第２の信号出力端子ＯＵＴ２との間に、パルストランスＰＴの１次巻線が接続され、パルストランスＰＴの２次巻線は、第１４のダイオードＤ１４、第１５のダイオードＤ１５、第１６のダイオードＤ１６、第６の抵抗Ｒ６、第７の抵抗Ｒ７、第１のツェナーダイオードＺＤ１、第１２のキャパシタＣ１２、第１７のスイッチング素子Ｑ１７及び第１８のスイッチング素子Ｑ１８からなる、巻線に生じるエッジ信号を方形波に変換するための回路を介して第１５のスイッチング素子Ｑ１５の制御端子に接続されている。また、第２の信号出力端子ＯＵＴ２には第１３のキャパシタＣ１３が接続されている。この構成によって、制御ＩＣ１０１の第１のスイッチ回路Ｓ１及び第４のスイッチ回路Ｓ４がオン状態かつ第２のスイッチ回路Ｓ２及び第３のスイッチ回路Ｓ３がオフ状態になった時に、パルストランスＰＴにパルス信号を発生させることによって、第１５のスイッチング素子Ｑ１５をターンオンさせることができ、第２のスイッチ回路Ｓ２及び第３のスイッチ回路Ｓ３がオン状態かつ第１のスイッチ回路Ｓ１及び第４のスイッチ回路Ｓ４がオフ状態になった時に、第１５のスイッチング素子Ｑ１５をターンオフさせることができる。すなわち、パルストランスＰＴをハイサイドドライバとして利用することが可能となる。また、第１６のスイッチング素子Ｑ１６を制御するために、第１６のスイッチング素子Ｑ１６の制御端子と第３の信号出力端子ＯＵＴ３とが接続され、接地端子ＧＮＤがＧＮＤラインに接続されている。
【００５２】
また、出力電圧を第１０の抵抗Ｒ１０と第１１の抵抗Ｒ１１とで分圧したものと、第８の抵抗Ｒ８、第９の抵抗Ｒ９、第１４のキャパシタＣ１４、及び第１５のキャパシタＣ１５とからなるランプ波形成回路１０４からのランプ波信号とを合成したものが帰還信号入力端子ＦＢ１に入力されるように接続されており、これが第１５のスイッチング素子Ｑ１５及び第１６のスイッチング素子Ｑ１６の駆動タイミングを決めるための帰還信号の役割を果たしている。
【００５３】
この実施形態に係る発明は、上述した（ａ）、（ｂ）の効果を有する。
《非絶縁型昇圧コンバータに適用した場合》
図１９に図２で示した制御ＩＣを用いた非絶縁型昇圧ＤＣ−ＤＣコンバータの実施形態に係る回路図を示す。
【００５４】
直流入力電源Ｖｉｎの両端に対して、第４のインダクタＬ４と電力スイッチ素子として機能する第１９のスイッチング素子Ｑ１９とからなる直列回路が接続され、第１９のスイッチング素子Ｑ１９の両端に対して、同期整流器として機能する第２０のスイッチング素子Ｑ２０と第２０のキャパシタＣ２０とからなる直列回路が接続されており、第２０のキャパシタＣ２０の両端を出力として、直流電圧が出力端子Ｖｏｕｔに出力される。
【００５５】
制御ＩＣ１０１は、第１の直流電圧部Ｖｄｒ１、第２の直流電圧部Ｖｄｒ２に駆動電圧を得て、第１９のスイッチング素子Ｑ１９を制御するために、第１９のスイッチング素子Ｑ１９の制御端子と第３の信号出力端子ＯＵＴ３とが接続され、接地端子ＧＮＤがＧＮＤラインに接続されている。また、第２０のスイッチング素子Ｑ２０を制御するために、第１の信号出力端子ＯＵＴ１と第２の信号出力端子ＯＵＴ２との間に、パルストランスＰＴの１次巻線が接続され、パルストランスＰＴの２次巻線は、第１７のダイオードＤ１７、第１８のダイオードＤ１８、第１９のダイオードＤ１９、第１２の抵抗Ｒ１２、第１３の抵抗Ｒ１３、第２のツェナーダイオードＺＤ２、第１９のキャパシタＣ１９、第２１のスイッチング素子Ｑ２１及び第２２のスイッチング素子Ｑ２２からなる、巻線に生じるエッジ信号を方形波に変換するための回路を介して第２０のスイッチング素子Ｑ２０の制御端子に接続されている。また、第２の信号出力端子ＯＵＴ２には第１８のキャパシタＣ１８が接続されている。この構成によって、制御ＩＣ１０１の第１のスイッチ回路Ｓ１及び第４のスイッチ回路Ｓ４がオン状態かつ第２のスイッチ回路Ｓ２及び第３のスイッチ回路Ｓ３がオフ状態になった時に、パルストランスＰＴにパルス信号を発生させることによって、第２０のスイッチング素子Ｑ２０をターンオンさせることができ、第２のスイッチ回路Ｓ２及び第３のスイッチ回路Ｓ３がオン状態かつ第１のスイッチ回路Ｓ１及び第４のスイッチ回路Ｓ４がオフ状態になった時に、第２０のスイッチング素子Ｑ２０をターンオフさせることができる。すなわち、パルストランスＰＴをハイサイドドライバとして利用することが可能となる。
【００５６】
また、図１９では省略しているが、第１９のスイッチング素子Ｑ１９がオン状態の時に増加し、オフ状態の時に減少するようなランプ波を形成する回路が設けられ、帰還信号端子ＦＢ１に入力される帰還信号に重畳されている。
【００５７】
この実施形態に係る発明は、上述した（ａ）、（ｂ）の効果を有する。
《非絶縁型ＳＥＰＩＣコンバータに適用した場合》
図２０に図２で示した制御ＩＣを用いた非絶縁型ＳＥＰＩＣ（Single Ended Primary Inductance Converter）ＤＣ−ＤＣコンバータの実施形態に係る回路図を示す。
【００５８】
直流入力電源Ｖｉｎの両端に対して、第５のインダクタＬ５と電力スイッチ素子として機能する第２３のスイッチング素子Ｑ２３とからなる直列回路が接続され、同期整流器として機能する第２４のスイッチング素子Ｑ２４とからなる直列回路が接続されており、前記第２３のスイッチング素子Ｑ２３の両端に対して、第２２のキャパシタＣ２２と第６のインダクタＬ６とからなる直列回路が接続され、第６のインダクタＬ６の両端に対して、第２４のスイッチング素子Ｑ２４と第２５のキャパシタＣ２５とからなる直列回路が接続され、第２５のキャパシタＣ２５の両端を出力として、直流電圧が出力端子Ｖｏｕｔに出力される。第５のインダクタＬ５と第６のインダクタＬ６は磁気結合しているように図示されているが、磁気結合していなくても動作する。
【００５９】
制御ＩＣ１０１は、第１の直流電圧部Ｖｄｒ１、第２の直流電圧部Ｖｄｒ２に駆動電圧を得て、第２４のスイッチング素子Ｑ２４を制御するために、第１の信号出力端子ＯＵＴ１と第２の信号出力端子ＯＵＴ２との間に、パルストランスＰＴの１次巻線が接続され、パルストランスＰＴの２次巻線は、第２０のダイオードＤ２０、第２１のダイオードＤ２１、第２２のダイオードＤ２２、第１６の抵抗Ｒ１６、第１７の抵抗Ｒ１７、第３のツェナーダイオードＺＤ３、第２４のキャパシタＣ２４、第２５のスイッチング素子Ｑ２５及び第２６のスイッチング素子Ｑ２６からなる、巻線に生じるエッジ信号を方形波に変換するための回路を介して第２４のスイッチング素子Ｑ２４の制御端子に接続されている。また、第２の信号出力端子ＯＵＴ２には第２３のキャパシタＣ２３が接続されている。この構成によって、制御ＩＣ１０１の第１のスイッチ回路Ｓ１及び第４のスイッチ回路Ｓ４がオン状態かつ第２のスイッチ回路Ｓ２及び第３のスイッチ回路Ｓ３がオフ状態になった時に、パルストランスＰＴにパルス信号を発生させることによって、第２４のスイッチング素子Ｑ２４をターンオンさせることができ、第２のスイッチ回路Ｓ２及び第３のスイッチ回路Ｓ３がオン状態かつ第１のスイッチ回路Ｓ１及び第４のスイッチ回路Ｓ４がオフ状態になった時に、第２４のスイッチング素子Ｑ２４をターンオフさせることができる。すなわち、パルストランスＰＴをハイサイドドライバとして利用することが可能となる。また、第２３のスイッチング素子Ｑ２３を制御するために、第２３のスイッチング素子Ｑ２３の制御端子と第３の信号出力端子ＯＵＴ３とが接続され、接地端子ＧＮＤがＧＮＤラインに接続されている。
【００６０】
また、図２０では省略しているが、第２３のスイッチング素子Ｑ２３がオン状態の時に増加し、オフ状態の時に減少するようなランプ波を形成する回路が設けられ、帰還信号端子ＦＢ１に入力される帰還信号に重畳されている。
【００６１】
この実施形態に係る発明は、上述した（ａ）、（ｂ）の効果を有する。
【符号の説明】
【００６２】
１０１、１０２…制御ＩＣ
１０３、１０４…ランプ波形成回路
Ｌ１…第１のインダクタ
Ｌ２…第２のインダクタ
Ｌ３…第３のインダクタ
Ｌ４…第４のインダクタ
Ｌ５…第５のインダクタ
Ｌ６…第６のインダクタ
Ｃ１…第１のキャパシタ
Ｃ２…第２のキャパシタ
Ｃ３…第３のキャパシタ
Ｃ４…第４のキャパシタ
Ｃ５…第５のキャパシタ
Ｃ６…第６のキャパシタ
Ｃ７…第７のキャパシタ
Ｃ８…第８のキャパシタ
Ｃ９…第９のキャパシタ
Ｃ１０…第１０のキャパシタ
Ｃ１１…第１１のキャパシタ
Ｃ１２…第１２のキャパシタ
Ｃ１３…第１３のキャパシタ
Ｃ１４…第１４のキャパシタ
Ｃ１５…第１５のキャパシタ
Ｃ１６…第１６のキャパシタ
Ｃ１７…第１７のキャパシタ
Ｃ１８…第１８のキャパシタ
Ｃ１９…第１９のキャパシタ
Ｃ２０…第２０のキャパシタ
Ｃ２１…第２１のキャパシタ
Ｃ２２…第２２のキャパシタ
Ｃ２３…第２３のキャパシタ
Ｃ２４…第２４のキャパシタ
Ｃ２５…第２５のキャパシタ
Ｃｉｓｓ…スイッチング素子のゲート−ソース間容量
Ｄ１…第１のダイオード
Ｄ２…第２のダイオード
Ｄ３…第３のダイオード
Ｄ４…第４のダイオード
Ｄ５…第５のダイオード
Ｄ６…第６のダイオード
Ｄ７…第７のダイオード
Ｄ８…第８のダイオード
Ｄ９…第９のダイオード
Ｄ１０…第１０のダイオード
Ｄ１１…第１１のダイオード
Ｄ１２…第１２のダイオード
Ｄ１３…第１３のダイオード
Ｄ１４…第１４のダイオード
Ｄ１５…第１５のダイオード
Ｄ１６…第１６のダイオード
Ｄ１７…第１７のダイオード
Ｄ１８…第１８のダイオード
Ｄ１９…第１９のダイオード
Ｄ２０…第２０のダイオード
Ｄ２１…第２１のダイオード
Ｄ２２…第２２のダイオード
ＺＤ１…第１のツェナーダイオード
ＺＤ２…第２のツェナーダイオード
ＺＤ３…第３のツェナーダイオード
Ｑ１…第１のスイッチング素子
Ｑ２…第２のスイッチング素子
Ｑ３…第３のスイッチング素子
Ｑ４…第４のスイッチング素子
Ｑ５…第５のスイッチング素子
Ｑ６…第６のスイッチング素子
Ｑ７…第７のスイッチング素子
Ｑ８…第８のスイッチング素子
Ｑ９…第９のスイッチング素子
Ｑ１０…第１０のスイッチング素子
Ｑ１１…第１１のスイッチング素子
Ｑ１２…第１２のスイッチング素子
Ｑ１３…第１３のスイッチング素子
Ｑ１４…第１４のスイッチング素子
Ｑ１５…第１５のスイッチング素子
Ｑ１６…第１６のスイッチング素子
Ｑ１７…第１７のスイッチング素子
Ｑ１８…第１８のスイッチング素子
Ｑ１９…第１９のスイッチング素子
Ｑ２０…第２０のスイッチング素子
Ｑ２１…第２１のスイッチング素子
Ｑ２２…第２２のスイッチング素子
Ｑ２３…第２３のスイッチング素子
Ｑ２４…第２４のスイッチング素子
Ｑ２５…第２５のスイッチング素子
Ｑ２６…第２６のスイッチング素子
Ｓ１…第１のスイッチ回路
Ｓ２…第２のスイッチ回路
Ｓ３…第３のスイッチ回路
Ｓ４…第４のスイッチ回路
Ｓ５…第５のスイッチ回路
Ｓ６…第６のスイッチ回路
Ｓ７…第７のスイッチ回路
Ｓ８…第８のスイッチ回路
Ｓ９…第９のスイッチ回路
Ｓ１０…第１０のスイッチ回路
Ｒ１…第１の抵抗
Ｒ２…第２の抵抗
Ｒ３…第３の抵抗
Ｒ４…第４の抵抗
Ｒ５…第５の抵抗
Ｒ６…第６の抵抗
Ｒ７…第７の抵抗
Ｒ８…第８の抵抗
Ｒ９…第９の抵抗
Ｒ１０…第１０の抵抗
Ｒ１１…第１１の抵抗
Ｒ１２…第１２の抵抗
Ｒ１３…第１３の抵抗
Ｒ１４…第１４の抵抗
Ｒ１５…第１５の抵抗
Ｒ１６…第１６の抵抗
Ｒ１７…第１７の抵抗
Ｒ１８…第１８の抵抗
Ｒ１９…第１９の抵抗
Ｔ…トランス
ＰＴ…パルストランス
Ｎｐ１…第１の１次巻線
Ｎｐ２…第２の１次巻線
Ｎｐ３…第３の１次巻線
Ｎｓ１…第１の２次巻線
Ｎｓ２…第２の２次巻線
Ｖｉｎ…入力電圧
Ｖｄｅｔ…巻線電圧検出端子
Ｖｄｒ１…第１の直流電圧部
Ｖｄｒ２…第２の直流電圧部
Ｖｏｕｔ…出力端子
Ｖｒｅｆ１…リファレンス電圧
ＯＵＴ１…第１の出力信号端子
ＯＵＴ２…第２の信号出力端子
ＯＵＴ３…第３の信号出力端子
ＦＢ１…帰還信号入力端子
ＣＯＭＰ１…コンパレータ
ＧＮＤ…グランド端子
【図１】
0005589518.tif 000002
【図２】
0005589518.tif 000003
【図３】
0005589518.tif 000004
【図４】
0005589518.tif 000005
【図５】
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【図６】
0005589518.tif 000007
【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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