(57)【特許請求の範囲】
【請求項１】
基板の上に設けられた電荷蓄積層と、
前記電荷蓄積層を介して前記基板の上に設けられたメモリゲートと、
前記基板の上に、また前記メモリゲートと前記電荷蓄積層との第１の側方に、第１絶縁膜を介して配置された第１サイドゲートと、
前記基板の上に、また前記メモリゲートと前記電荷蓄積層との、前記第１の側方と反対の第２の側方に、第２絶縁膜を介して配置された第２サイドゲートと、
前記第１サイドゲートの外から前記第１サイドゲートの下まで前記基板内に設けられた第１不純物注入領域と、
前記第２サイドゲートの外から前記第１サイドゲートの下まで前記基板内に設けられた第２不純物注入領域と、
前記第１不純物注入領域と前記第２不純物注入領域との間に設けられたチャネル領域と
を具備し、
前記チャネル領域は、
前記電荷蓄積層と前記基板との界面に対応する第１領域と、
前記第１領域と前記第１不純物注入領域との間のセレクト側領域と、
前記第１領域と前記第２不純物注入領域との間のアシスト側領域と
を含み、
前記セレクト側領域の長さは、前記アシスト側領域の長さよりも長く、前記第１サイドゲートにおけるオフリークを抑える有効チャンネル長を有する
不揮発性半導体記憶装置。
【請求項２】
請求項１に記載の不揮発性半導体記憶装置において、
前記アシスト側領域は、前記第２サイドゲートの下で発生したホットホールを前記電荷蓄積層に供給することが可能となるようなゲート長方向の長さを有する
不揮発性半導体記憶装置。
【請求項３】
請求項１または２に記載の不揮発性半導体記憶装置において、
前記第１不純物注入領域は、前記第１サイドゲートと第１の長さ分重なる第１オーバーラップ領域を含み、
前記第２不純物注入領域は、前記第２サイドゲートと前記第１の長さよりも長い第２の長さ分重なる第２オーバーラップ領域を含む
不揮発性半導体記憶装置。
【請求項４】
請求項３に記載の不揮発性半導体記憶装置において、
前記第２オーバーラップ領域は、前記第２サイドゲートの下で発生したホットホールを前記電荷蓄積層に供給することが可能となるような実効チャネル長を与える
不揮発性半導体記憶装置。
【請求項５】
請求項３または４に記載の不揮発性半導体記憶装置において、
前記第１オーバーラップ領域は、前記第１サイドゲートにおけるオフリークを抑制することが可能な実効チャネル長を与える
不揮発性半導体記憶装置。
【請求項６】
請求項３から５の何れか１項に記載の不揮発性半導体記憶装置において、
前記第１オーバーラップ領域は、前記基板と前記第１絶縁膜との界面から、第１の深さの位置に、前記第１不純物注入領域と前記基板との境界を有し、
前記第２オーバーラップ領域は、前記基板と前記第２絶縁膜との界面から、前記第１の深さよりも深い第２の深さの位置に、前記第２不純物注入領域と前記基板との境界を有する
不揮発性半導体記憶装置。
【請求項７】
請求項１から６の何れか１項に記載の不揮発性半導体記憶装置において、
前記第１サイドゲートは、第１ゲート長を有し、
前記第２サイドゲートは、前記第１ゲート長よりも短い第２ゲート長を有する
不揮発性半導体記憶装置。
【請求項８】
請求項１から７の何れか１項に記載の不揮発性半導体記憶装置において、
前記第２不純物領域に印加される電圧と前記第２サイドゲートに印加される電圧とに基づいて、前記第２サイドゲートの下にホットホールを発生させ、
前記電荷蓄積層は、前記ホットホールが注入されることでデータが消去された状態となる
不揮発性半導体記憶装置。
【請求項９】
請求項８に記載の不揮発性半導体記憶装置において、
前記第１不純物注入領域に印加される電圧と前記第２不純物注入領域に印加される電圧とに応じて発生したチャネルホットエレクトロンを、前記第１サイドゲートの下で加速させ、
前記電荷蓄積層は、前記第１サイドゲートの下で加速した前記チャネルホットエレクトロンが注入されることで、データが書き込まれた状態となる
不揮発性半導体記憶装置。
【請求項１０】
請求項８または９に記載の不揮発性半導体記憶装置において、
前記第１サイドゲートを、選択トランジスタのゲート電極として機能させ、
前記第１不純物注入領域から前記第２不純物注入領域まで流れるドレイン電流に基づいて、データの読み出しを実行する
不揮発性半導体記憶装置。
【請求項１１】
（ａ）電荷蓄積層を介して基板の上に配置されるメモリゲートを形成するステップと、
（ｂ）前記基板の表面と、前記メモリゲートと前記電荷蓄積層との表面とを覆う絶縁膜を形成するステップと、
（ｃ）前記絶縁膜を覆う導電材料を形成するステップと、
（ｄ）前記導電材料をエッチバックして、前記基板の上に、また前記メモリゲートと前記電荷蓄積層との側方に、前記絶縁膜を介してサイドウォール形状の第１サイドゲートと第２サイドゲートとを形成するステップと、
（ｅ）前記第１サイドゲートの外側から、前記第１サイドゲートの端部から第１距離まで前記基板内を延びる第１不純物注入領域を形成するステップと、ここで、前記第１不純物注入領域から前記電荷蓄積層の端部に対応する前記基板内の位置までの距離は、前記第１サイドゲートにおけるオフリークを抑える有効チャンネル長を有し、
（ｆ）前記第２サイドゲートの外側から、前記第２サイドゲートの端部から、前記第１距離より短い第２距離まで前記基板内で延びる第２不純物注入領域を形成するステップと
を具備する
不揮発性半導体記憶装置の製造方法。
【請求項１２】
請求項１１に記載の不揮発性半導体記憶装置の製造方法において、
前記（ｅ）ステップは、前記第１サイドゲートの外側の前記基板に、前記第１サイドゲートに第３距離で重なる第１オーバーラップ領域を含むように前記第１不純物注入領域を形成するステップを含み、
前記（ｆ）ステップは、前記第２サイドゲートの外側の前記基板に、前記第２サイドゲートに前記第３距離よりも長い第４距離で重なる第２オーバーラップ領域を含むように前記第２不純物注入領域を形成するステップを含む
不揮発性半導体記憶装置の製造方法。
【請求項１３】
請求項１１または１２に記載の不揮発性半導体記憶装置の製造方法において、
前記（ｅ）ステップは、前記第１オーバーラップ領域が、前記基板と前記絶縁膜との界面から、第１の深さになるように前記第１不純物注入領域を形成するステップを含み、
前記（ｆ）ステップは、前記第２オーバーラップ領域が、前記基板と前記絶縁膜との界面から、前記第１の深さよりも深い第２の深さになるように前記第２不純物注入領域を形成するステップを含む
不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関し、特に電荷トラップ層を有する不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
半導体集積回路によって構成される記憶装置の一つに、不揮発性半導体記憶装置がある。不揮発性半導体記憶装置は、電源の供給が断たれても記憶情報が残る素子を備えている。従来の不揮発性半導体記憶装置の一例として、フローティングゲート（ＦＧ）を備えた記憶装置（以下、ＦＧ型記憶装置と記載する）が知られている。ＦＧ型記憶装置は、そのフローティングゲートに蓄積された電荷に基づいて、読み出し電流の閾値電圧がシフトする。ＦＧ型記憶装置は、その閾値電圧に対応して情報を記憶している。
【０００３】
不揮発性半導体記憶装置に対する微細化の要求や、ＣＭＯＳＬＳＩプロセスとの整合性の要求に伴って、ＦＧ型記憶装置よりも微細化が容易な不揮発性半導体記憶装置が要求されるようになってきた。そのような不揮発性半導体記憶装置として、絶縁膜中に備えられた電荷蓄積層のトラップを利用する不揮発性半導体記憶装置（以下、電荷蓄積層型記憶装置と記載する）が知られている（例えば、特許文献１参照）。
【０００４】
電荷蓄積層型記憶装置の一例として、ＭＯＮＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｎｉｔｒｉｄｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）セルを用いたＭＯＮＯＳ型不揮発性半導体記憶装置が知られている（例えば、特許文献１、２参照）。ＭＯＮＯＳセルは、それぞれ、ドレイン、ソースの役割を果たす二つの拡散層（Ｓｏｕｒｃｅ／Ｄｒａｉｎ  Ｉｍｐｌａｎｔ）と、その二つの拡散層に挟まれたチャネル領域上に、メモリゲート絶縁膜を介して設けられたメモリゲート電極を備えている。また、そのメモリゲート電極の側面には、コントロールゲート（選択ゲート）電極が設けられている。
【０００５】
図１は、特許文献１に記載のメモリセル１０１を示す断面図である。特許文献１に記載の技術は、高性能な書きこみ消去特性を有する不揮発性半導体記憶装置を提供することを目的としている。図１を参照すると、そのメモリセル１０１は、半導体基板のＰ型ウェル１０２上に、ゲート絶縁膜１０６を介して選択ゲート１１８が形成されている。また、そのＰ型ウェル１０２上に、酸化シリコン膜１１５ａ、窒化シリコン膜１１５ｂおよび酸化シリコン膜１１５ｃからなる積層膜１１５を介してメモリゲート１１７が形成されている。そのメモリゲート１１７は、積層膜１１５を介して選択ゲート１１８に隣接している。Ｐ型ウェル１０２の選択ゲート１１８およびメモリゲート１１７の両側の領域には、ソース、ドレインとしてのｎ型の不純物拡散層１２０、ｎ型の不純物拡散層１２１が形成されている。不純物拡散層１２０と不純物拡散層１２１の間に位置するチャネル領域のうち、選択ゲート１１８により制御され得る領域１５１と、メモリゲート１１７により制御され得る領域１５２とにおける不純物濃度が異なっている。
【０００６】
特許文献１に記載の技術では、書き込み効率の良いＳＳＩ（Source  Side  Injection）を可能にしている。また消去においては、Source拡散層とメモリゲートとの間に電位差を生じさせ、ＢＴＢＴ（Band  To  Band  Tunneling）を利用したホットホール消去を実現している。ホットホール消去を実現することによって、特許文献１に記載の技術では、FN-Tunnelingによる電子の引き抜きに比べて、使用する電圧を低く抑えることが可能である。
【０００７】
図２は、特許文献２に記載のメモリセル２００を示す断面図である。特許文献２に記載の技術は、製造プロセスが容易であるとともに、高集積化でき、書き込み読み出し消去を繰り返しても特性が安定しており、高性能化に適するように占有面積を縮小できる不揮発性半導体記憶装置とその駆動方法及び製造方法を提供することを目的としている。
【０００８】
図２を参照すると、そのメモリセル２００は、半導体基板２０１の上に積層された電荷保持能力を有した電荷保持膜２０４を備えている。その電荷保持膜２０４は、ボトムシリコン酸化膜２０４−１、電荷捕獲膜２０４−２およびトップシリコン酸化膜２０４−３を備えている。また、その電荷保持膜２０４を介して半導体基板２０１の上に形成されたメモリゲート電極２０５を備えている。そのメモリゲート電極２０５の両側面上には、シリコン酸化膜２０６ａによって、メモリゲート電極２０５から絶縁されたサイドウォールゲート電極２０７ａと、シリコン酸化膜２０６ｂによってメモリゲート電極２０５から絶縁されたサイドウォールゲート電極２０７ｂとが形成されている。また、メモリセル２００は、半導体基板２０１内でサイドウォールゲート電極２０７ａ、サイドウォールゲート電極２０７ｂに隣接するソース不純物拡散層２０２及びドレイン不純物拡散層２０３とを有している。
【０００９】
そのメモリセル２００において、ソース不純物拡散層２０２及びドレイン不純物拡散層２０３の間の半導体基板表面領域が、動作時にメモリトランジスタのチャネルが形成されるチャネル領域となる。チャネル領域は、そのほぼ中央に形成された内側チャネル領域Ｃｈ２と、その内側チャネル領域Ｃｈ２とソース不純物拡散層２０２の間の外側チャネル領域Ｃｈ１と、その内側チャネル領域Ｃｈ２とドレイン不純物拡散層２０３との間の外側チャネル領域Ｃｈ３とからなる。内側チャネル領域Ｃｈ２は、外側チャネル領域Ｃｈ１、外側チャネル領域Ｃｈ３に比べ、Ｐ型不純物濃度が薄くなるように形成されている。
【００１０】
特許文献２に記載の技術では、電荷保持膜２０４を、中央のメモリゲート電極２０５の下に用い、両脇のサイドウォール上の電極（サイドウォールゲート電極２０７ａ、サイドウォールゲート電極２０７ｂ）を、選択トランジスタとして使用している。特許文献２に記載の技術では、記憶部２０４ａ、記憶部２０４ｂをそれぞれ１つの記憶部として使用している。ソース不純物拡散層２０２、ドレイン不純物拡散層２０３は、記憶部２０４ａ、記憶部２０４ｂのどちらのビットを読み出すかによって、Ｄｒａｉｎ、Ｓｏｕｒｃｅとしての役割を切り換えて使用している。両脇のサイドウォール上の電極（サイドウォールゲート電極２０７ａ、サイドウォールゲート電極２０７ｂ）は、どちらも選択トランジスタとして機能しなければならない。そのため、外側チャネル領域Ｃｈ１、外側チャネル領域Ｃｈ３は、オフリークを十分に抑えられるだけのＬｅｆｆ（有効チャンネル長）が必要である。
【００１１】
特許文献２に記載のメモリセル２００は、その構造上、ホットホール消去を行おうとしても、発生したホールが電荷保持膜２０４まで到達することが困難となる。そのため、特許文献２に記載の技術では、メモリゲート電極２０５に高電圧を印加し、FN-Tunnelingによって電子の引き抜くことで消去を実現している。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２００４−１８６４５２号公報
【特許文献２】特開２００５−１４２３５４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
ＭＯＮＯＳセルに代表されるような、電荷トラップを利用する不揮発性半導体記憶装置の保持特性に関連した問題のひとつとして、電子とホール（正孔）の分布の不均一さに起因する不具合が生じることが知られている。ＭＯＮＯＳに代表されるような電荷とラップを利用する不揮発性半導体記憶装置において、注入される電子とホールの物理的な位置分布に違いがあり、それらが、書込、或いは消去動作によるキャリアの注入ですべて再結合しきれず、物理的な位置分布を持って残ってしまうことがある。このような不具合を“ミスマッチ”と呼んでおり、本明細書では、以降“ミスマッチ”という用語をこの意味に用いることとする。
特許文献１に記載のメモリセル１０１において、消去時にゲートと拡散層との間の電界によって発生させるＢＴＢＴを効率的なものにするためには、ゲートと拡散層が十分近接している必要がある。したがって、積層膜１１５に対して、不純物拡散層１２０は、オーバーラップする部分を持つように構成されている。そのような構造の場合、消去時にそのオーバーラップ部分に入り込んだホールが、書き込み時に電子と再結合できなくなり、上述の“ミスマッチ”が発生することがある。入り込んだ電荷（ホール）は、書き込み／消去を繰り返すうちに蓄積されてしまう。蓄積した電荷は、時間の経過と共に横方向に拡散し、積層膜１１５内部の電荷分布、とりわけ、メモリセルの閾値電圧に大きく影響するソース近傍の正味の電荷量を変えてしまう。その結果、データが読み出しにくくなる、或いはデータが破壊されるといった保持特性の劣化が起こる。
【００１４】
また、特許文献１に記載のメモリセル１０１は、選択ゲート１１８とメモリゲート１１７の絶縁を、積層膜１１５によって実現している。選択ゲート１１８とメモリゲート１１７の間の積層膜１１５は、消去のためにホットホールを発生させる拡散層の端部から離れている。なおかつ、選択ゲート１１８とメモリゲート１１７の間の積層膜１１５は、ＳＳＩによる書き込みでホットエレクトロンが発生する領域に近い。このようなホットエレクトロンとホットホールの発生位置の違いにより、書込動作時に選択ゲート１１８とメモリゲート１１７の間の積層膜１１５に入り込んだ電子を、消去時のホールで再結合させることができず、書き込み／消去を繰り返すうちに、この部分に電子が蓄積されていく。この電子もまた、電荷蓄積層である積層膜１１５内を時間とともに移動し、段落［００１３］と同様に電荷分布を変え、保持特性劣化の原因となり得る。
【００１５】
また、特許文献２に記載のメモリセル２００の構造では、ホットホール消去を行うことが困難である。ホットホール消去をするためには、発生したホールが十分届く程度にソース拡散層と電荷蓄積層が物理的に近い必要がある。特許文献２に記載のメモリセル２００の構造においては、両端のサイドウォール状のゲートは、セレクトトランジスタの役割を果たしている。そのため、オフリークを抑えるのに十分な長さの実効チャネル長Ｌｅｆｆが必要である。この二つの要求を同時に実現することは、困難である。
【００１６】
そのため、特許文献２に記載のメモリセル２００においては、メモリゲート電極２０５に高電圧を印加し、FN-Tunnelingによって電子を引き抜くことで消去を行っている。FN-Tunnelingによる消去を実現するためには、電荷蓄積層内部の電荷を引き抜くことができる程度の高電圧を生成する周辺回路が必要になる。そのような周辺回路の構成要素となるトランジスタは、高い電圧に耐えられる拡散層不純物プロファイルと、高電圧をかけてもパンチスルーしないような長いゲート長とが必要となる。このような制約を満足させるためには、周辺回路を構成する素子（トランジスタ）が大きくなり、周辺回路まで含めた回路全体のトータルの面積が増大してしまうことがある。また、このような素子を有する回路においては、回路規模が大きくなってしまうと共に、高速に動作させることが困難となることがある。
【００１７】
本発明が解決しようとする課題は、ミスマッチと呼ばれる現象の発生を抑制し、記憶素子の保持特性を向上させる技術を提供することにある。
【課題を解決するための手段】
【００１８】
以下に、［発明を実施するための形態］で使用される番号を用いて、［課題を解決するための手段］を説明する。これらの番号は、［特許請求の範囲］の記載と［発明を実施するための形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１９】
上記の課題を解決するために、基板（１２）の上に設けられた電荷蓄積層（２４）と、電荷蓄積層（２４）を介して基板（１２）の上に設けられたメモリゲート（２１）と、メモリゲート（２１）の第１の側方に、第１絶縁膜（２７）を介して配置される第１サイドゲート（２２）と、メモリゲート（２１）の第１の側方の反対の第２の側方に、第２絶縁膜（２８）を介して配置される第２サイドゲート（２３）と、第１サイドゲート（２２）側の基板（１２）に設けられた第１不純物注入領域（３１）と、第２サイドゲート（２３）側の基板（１２）に設けられた第２不純物注入領域（３２）と、第１不純物注入領域（３１）と第２不純物注入領域（３２）との間に設けられたチャネル領域（３３）（３４）（３５）とを具備する不揮発性半導体記憶装置を構成する。ここで、チャネル領域（３３）（３４）（３５）は、電荷蓄積層（２４）と基板（１２）との界面に対応する第１領域（３３）と、第１領域（３３）と第１不純物注入領域（３１）との間のセレクト側領域（３４）と、第１領域（３３）と第２不純物注入領域（３２）との間のアシスト側領域（３５）とを含むことが好ましい。そして、ゲート長方向におけるセレクト側領域（３４）の長さ（Ｌ１）は、アシスト側領域（３５）の長さ（Ｌ２）よりも長いものとする。
【００２０】
その不揮発性半導体記憶装置において、セレクト側領域（３４）は、第１サイドゲート（２２）におけるオフリークを抑制することが可能なゲート長方向の長さ（Ｌ１）を有し、アシスト側領域（３５）は、第２サイドゲート（２３）の下で発生したホットホールを電荷蓄積層（２４）に供給することが可能となるようなゲート長方向の長さ（Ｌ２）を有することが好ましい。
【００２１】
その不揮発性半導体記憶装置において、第１不純物注入領域（３１）は、第１サイドゲート（２２）に、第１の長さ（Ｌ３）で重なる第１オーバーラップ領域（３６）を含み、第２不純物注入領域（３２）は、第２サイドゲート（２３）に、第１の長さ（Ｌ３）よりも長い第２の長さ（Ｌ４）で重なる第２オーバーラップ領域（３７）を含むことが好ましい。
【００２２】
また、上記の課題を解決するために、
［ａ］電荷蓄積層を介して基板の上に配置されるメモリゲートを形成するステップと、
［ｂ］基板の表面と、メモリゲートの表面とを覆う絶縁膜を形成するステップと、
［ｃ］絶縁膜を覆う導電材料を形成するステップと、
［ｄ］導電材料をエッチバックして、メモリゲートの側方に、サイドウォール形状の第１サイドゲートと第２サイドゲートとを形成するステップと、
［ｅ］第１サイドゲートの外側の基板に、電荷蓄積層と基板との界面の、第１サイドゲート側の端部から第１距離の位置に端部を有する第１不純物注入領域を形成するステップと、
［ｆ］第２サイドゲートの外側の基板に、界面の第２サイドゲート側の端部から、第１距離より短い第２距離の位置に端部を有する第２不純物注入領域を形成するステップと
を具備する製造方法で不揮発性半導体記憶装置を製造する。
ここにおいて、上記の各ステップは、製造工程に矛盾が生じない範囲で順番を変更することが可能である。
【発明の効果】
【００２３】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、電荷蓄積層をもち、電荷のトラップを利用する記憶素子の保持特性を向上させる技術を提供することができる。
【図面の簡単な説明】
【００２４】
【図１】図１は、従来のメモリセル１０１を示す断面図である。
【図２】図２は、従来のメモリセル２００を示す断面図である。
【図３】図３は、本実施形態の不揮発性半導体記憶装置１の回路構成を例示する回路図である。
【図４】図４は、本実施形態のメモリセル２の断面の構成を例示する断面図である。
【図５】図５は、本実施形態のメモリセル２を動作させるための電圧配置を例示するテーブルである。
【図６】図６は、本実施形態のメモリセル２の構成と、読み出し動作時の電圧配置を例示する図である。
【図７】図７は、本実施形態のメモリセル２の構成と、書き込み動作時の電圧配置を例示する図である。
【図８】図８は、本実施形態メモリセル２の構成と、消去動作時の電圧配置を例示する図である。
【図９】図９は、本実施形態のメモリセル２の製造工程における第１段階を例示する断面図である。
【図１０】図１０は、本実施形態のメモリセル２の製造工程における第２段階を例示する断面図である。
【図１１】図１１は、本実施形態のメモリセル２の製造工程における第３段階を例示する断面図である。
【図１２】図１２は、本実施形態のメモリセル２の製造工程における第４段階を例示する断面図である。
【図１３】図１３は、本実施形態のメモリセル２の製造工程における第５段階を例示する断面図である。
【図１４】図１４は、本実施形態のメモリセル２の製造工程における第６段階を例示する断面図である。
【図１５】図１５は、本実施形態のメモリセル２の製造工程における第７段階を例示する断面図である。
【図１６】図１６は、本実施形態のメモリセル２の製造工程における第８段階を例示する断面図である。
【図１７】図１７は、本実施形態のメモリセル２の製造工程における第９段階を例示する断面図である。
【図１８】図１８は、本実施形態のメモリセル２の製造工程における第１０段階を例示する断面図である。
【図１９】図１９は、本実施形態のメモリセル２の製造工程における第１１段階を例示する断面図である。
【図２０】図２０は、本実施形態のメモリセル２の製造工程における第１２段階を例示する断面図である。
【図２１】図２１は、本実施形態のメモリセル２の製造工程における第１３段階を例示する断面図である。
【図２２】図２２は、本実施形態のメモリセル２の製造工程における第１４段階を例示する断面図である。
【図２３】図２３は、第２実施形態のメモリセル２の構成を例示する断面図である。
【図２４】図２４は、第２実施形態のメモリセル２の構成を例示する断面図である。
【発明を実施するための形態】
【００２５】
［第１実施形態］
以下、本発明の実施の形態を図面に基づいて説明する。なお、実施の形態を説明するための図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２６】
図３は、本実施形態の不揮発性半導体記憶装置１の回路構成を例示する回路図である。本実施形態の不揮発性半導体記憶装置１は、アレイ状に配置された複数のメモリセル２を備えている。また、不揮発性半導体記憶装置１は、平行に配置された複数のビット線３を備えている。さらに、不揮発性半導体記憶装置１は、複数のソース線４と、複数のメモリゲート配線５と、複数のアシストゲート配線６と、複数のセレクトゲート配線７とを備えている。本実施形態において、複数のソース線４、複数のメモリゲート配線５、複数のアシストゲート配線６、及び複数のセレクトゲート配線７は、ビット線３に交差するように配置されている。なお、図３に示す回路構成は、本実施形態の配線を限定するものではない。
【００２７】
図３を参照すると、メモリセル２は、メモリゲート２１と、セレクトゲート２２と、アシストゲート２３と、ビット拡散層２５と、ソース拡散層２６とを備えている。ビット線３はメモリセル２のビット拡散層２５に接続されている。また、ソース線４は、メモリセル２のソース拡散層２６に接続されている。メモリゲート配線５は、メモリゲート２１に接続されている。アシストゲート配線６は、アシストゲート２３に接続されている。セレクトゲート配線７は、セレクトゲート２２に接続されている。
【００２８】
図４は、本実施形態のメモリセル２の断面の構成を例示する断面図である。本実施形態において、メモリセル２は、半導体基板１１に設けられたウェル１２に形成されている。上述のように、メモリセル２は、メモリゲート２１と、セレクトゲート２２と、アシストゲート２３と、ビット拡散層２５と、ソース拡散層２６とを備えている。メモリゲート２１は、電荷蓄積層（ＯＮＯ膜）２４を介してウェル１２の上に形成されている。その電荷蓄積層（ＯＮＯ膜）２４は、ボトムシリコン酸化膜２４−１と、シリコン窒化膜２４−２と、トップシリコン酸化膜２４−３とを含んでいる。本実施形態において、絶縁膜２８の膜厚が、約８０Å程度であることが好ましい。また、ボトムシリコン酸化膜２４−１の膜厚が約４０Å程度であり、シリコン窒化膜２４−２の膜厚が約５０Å程度であり、トップシリコン酸化膜２４−３の膜厚が約４０Å程度であることが好ましい。
【００２９】
セレクトゲート２２は、絶縁膜２７を介してメモリゲート２１の隣に形成されている。その絶縁膜２７は、セレクトゲート２２とウェル１２との間にも形成されている。アシストゲート２３は、絶縁膜２８を介してメモリゲート２１の隣に形成されている。その絶縁膜２８は、セレクトゲート２２とウェル１２との間にも形成されている。セレクトゲート２２の側面には、サイドウォール絶縁膜２９が形成されている。アシストゲート２３の側面には、サイドウォール絶縁膜３０が形成されている。サイドウォール絶縁膜２９の外側の位置に対応するウェル１２には、ビット拡散層２５が形成されている。サイドウォール絶縁膜３０の外側の位置に対応するウェル１２には、ソース拡散層２６が形成されている。
【００３０】
図４を参照すると、メモリセル２は、ウェル１２に設けられた第１不純物注入領域３１と、ウェル１２に設けられた第２不純物注入領域３２とを備えている。メモリセル２は、その第１不純物注入領域３１と第２不純物注入領域３２との間に、中間チャネル領域３３とセレクトゲート側チャネル領域３４とアシストゲート側チャネル領域３５とを備えている。
【００３１】
セレクトゲート側チャネル領域３４は、セレクトゲート２２の下部におけるチャネル長が第１長さＬ１の領域である。その第１長さＬ１によって、セレクトゲート側チャネル領域３４には、オフリークを十分に抑えられるだけのＬｅｆｆ（有効チャンネル長）が与えられている。アシストゲート側チャネル領域３５は、アシストゲート２３の下部におけるチャネル長が第２長さＬ２の領域である。中間チャネル領域３３は、セレクトゲート側チャネル領域３４とアシストゲート側チャネル領域３５との間の、メモリゲート２１の下部の領域である。
【００３２】
また、第１不純物注入領域３１は、長さが第３長さＬ３の第１オーバーラップ領域３６を含んでいる。第１不純物注入領域３１は、その第１オーバーラップ領域３６において、セレクトゲート２２と重なっている。第２不純物注入領域３２は、長さが第４長さＬ４の第２オーバーラップ領域３７を含んでいる。第２不純物注入領域３２は、その第２オーバーラップ領域３７において、アシストゲート２３と重なっている。
【００３３】
本実施形態において、メモリセル２は、例えば、セレクトゲート２２のゲート長が、０．０５ｕｍ程度であり、また、アシストゲート２３のゲート長が０．０５ｕｍ程度のセルであることが好ましい。その場合、上述の第１長さＬ１が０．０４５ｕｍ程度であり、第２長さＬ２が０．０１ｕｍ程度であり、第３長さＬ３が０．００５ｕｍ程度であり、第４長さＬ４が０．０４ｕｍ程度であることが好ましい。また、このとき、中間チャネル領域３３の長さが、０．０５ｕｍ程度であることが好ましい。
【００３４】
したがって、図４に示されているように、本実施形態のメモリセル２において、
第１長さＬ１＞第２長さＬ２
となるように、チャネル領域が形成されている。また、
第３長さＬ３＜第４長さＬ４
となるように、第１不純物注入領域３１と第２不純物注入領域３２とが形成されている。
【００３５】
図５は、本実施形態のメモリセル２を動作させるための電圧配置を例示するテーブルである。図５に示されている“ｓｅｌ”は、メモリセル２が選択ビットの場合の電圧配置を示している。また、“ｕｎｓｅｌ”は、メモリセル２が非選択ビットの場合の電圧配置を示している。図５の電圧配置テーブル３８は、レコード３８−１、レコード３８−２およびレコード３８−３を含んでいる。レコード３８−１は、メモリセル２に書き込まれたデータを読み出すときの電圧配置を例示している。レコード３８−２はメモリセル２にデータを書き込むときの電圧配置を例示している。レコード３８−３は、メモリセル２に書き込まれたデータを消去するときの電圧配置を例示している。
【００３６】
図６は、本実施形態のメモリセル２の構成と、読み出し動作時の電圧配置を例示する図である。図６に示されているように、読み出し動作を実行するときには、上述の電圧配置テーブル３８に従って各ゲート電極に印加する電圧を制御する。読み出し時には、また、ソース線４に約０Ｖを印加し、ビット線３に約１．２Ｖを印加する。この状態で、メモリセルトランジスタのしきい値を検出する。電荷蓄積層（ＯＮＯ膜）２４（シリコン窒化膜２４−２）に負電荷が蓄積されていれば、負電荷が蓄積されていない場合よりも、しきい値が増加するため、しきい値を検出することにより、書き込まれた情報を読み出すことができる。
【００３７】
図７は、本実施形態のメモリセル２の構成と、書き込み動作時の電圧配置を例示する図である。図７に示されているように、書き込み動作を実行するときには、上述の電圧配置テーブル３８に従って各ゲート電極に印加する電圧を制御する。書き込み時において、ソース線４に約５Ｖの正電圧を印加し、ビット線３に約０Ｖを印加する。図７を参照すると、チャネル領域において発生したホットエレクトロンが、電荷蓄積層（ＯＮＯ膜）２４のシリコン窒化膜２４−２に注入される。これをＣＨＥ（Ｃｈａｎｎｅｌ  Ｈｏｔ  Ｅｌｅｃｔｒｏｎ：チャネル熱電子）注入という。これにより、メモリセルにデータが書き込まれる。
【００３８】
図８は、本実施形態メモリセル２の構成と、消去動作時の電圧配置を例示する図である。図８に示されているように、消去動作を実行するときには、上述の電圧配置テーブル３８に従って各ゲート電極に印加する電圧を制御する。消去時において、ソース線４には、約５Ｖの正電圧を印加し、アシストゲート２３に、−２Ｖを印加する。図８に示すように第２不純物注入領域３２とアシストゲート２３との間に電位差を生じさせ、ＢＴＢＴ（Band  To  Band  Tunneling）により発生したホットホールを電荷蓄積層（ＯＮＯ膜）２４のシリコン窒化膜２４−２に注入する。これにより、電荷蓄積層（ＯＮＯ膜）２４のシリコン窒化膜２４−２に蓄積されていた負電荷が打ち消され、データが消去される。
【００３９】
なお、書込、消去時の電圧は、電圧配置テーブル３８に例示される値に限定されるものではない。例えば、一般的な手法にならい、ホットエレクトロン、ホットホールの注入位置を調整するために変化させてもよい。また、メモリゲート２１や、ソース線４の電圧を、ベリファイの結果を反映させて変えたり、一回の書込または消去中に段階的に変化させたりしてもよい。
【００４０】
本実施形態のメモリセル２において、メモリゲート２１の隣に配置されたセレクトゲート２２の下部の第１不純物注入領域３１は、中間チャネル領域３３から、長さが第１長さＬ１だけ離れている。その第１不純物注入領域３１は、長さが第３長さＬ３となる第１オーバーラップ領域３６を含んでいる。また、アシストゲート２３の下部の第２不純物注入領域３２は、中間チャネル領域３３から、長さが第２長さＬ２だけ離れている。その第２不純物注入領域３２は、長さが第４長さＬ４となる第２オーバーラップ領域３７を含んでいる。
【００４１】
メモリセル２の第１不純物注入領域３１および第２不純物注入領域３２は、電荷蓄積層（ＯＮＯ膜）２４から物理的に離れている。そのため、保持劣化の要因とされる拡散層端部でのキャリアのトラップが発生しにくい。また、メモリゲート２１とセレクトゲート２２との間や、メモリゲート２１とアシストゲート２３との間に、余分な電荷蓄積層が形成されていない。そのため、ゲート電極間の電荷蓄積層へのトラップに起因する保持劣化を抑制することができる。
さらに、アシストゲート２３に対し、第２不純物注入領域３２を大きくオーバーラップさせているため、ＢＴＢＴ（Band  To  Band  Tunneling）を利用したホットホール消去を実現し、その消去動作時の動作電圧を低減させることが可能となる。
【００４２】
以下に、本実施形態のメモリセル２を製造するための製造工程について説明を行う。図９は、本実施形態のメモリセル２の製造工程における第１段階を例示する断面図である。その第１段階において、半導体基板１１にウェル１２を形成する。ウェル１２を形成する工程において、例えば深いところは、
Ｂ＋  ２００ｋｅＶ  １〜２Ｅ１３／ｃｍ２
の程度の注入を行うことが好ましい。また、チャネル近傍となるような浅いところは、
Ｂ＋  ３０ｋｅＶ  ５〜７Ｅ１２／ｃｍ２
の程度の注入を行うことが好ましい。ウェル１２を形成するために注入された不純物は、最終的に形成されるメモリセル２において、メモリゲート２１の中性閾値電圧を決定する。
【００４３】
図１０は、メモリセル２の製造工程における第２段階を例示する断面図である。その第２段階において、ウェル１２の上に、ボトムシリコン酸化膜２４−１、シリコン窒化膜２４−２、トップシリコン酸化膜２４−３を順番に形成して、電荷蓄積層（ＯＮＯ膜）２４を形成する。本実施形態のメモリセル２において、電荷蓄積層としてＯＮＯ膜を適用している。メモリセル２における電荷蓄積層は、ＯＮＯ膜に限定されることはなく、同等の機能を発揮するものであれば、どのような構成であっても良い。特性上、あるいはプロセスインテグレーションの都合に合わせて材料を選ぶことが好ましい。
【００４４】
図１１は、メモリセル２の製造工程における第３段階を例示する断面図である。その第３段階において、電荷蓄積層（ＯＮＯ膜）２４の上に、メモリゲート２１を構成するためのメモリゲート用ポリシリコン膜４１を形成する。メモリゲート用ポリシリコン膜４１を形成した後、そのメモリゲート用ポリシリコン膜４１の上のメモリゲート２１に対応する位置に、レジスト４２を形成する。ポリシリコン膜４１は、成膜工程中か、成膜後のイオン注入によりゲート電極として機能するよう十分に不純物を導入しておくことが好ましい。イオン注入ならば、例えば、
エネルギー数ｋｅＶ程度
１Ｅ１５〜５Ｅ１５／ｃｍ２程度
でＡｓを注入することが好ましい。
【００４５】
図１２は、メモリセル２の製造工程における第４段階を例示する断面図である。その第４段階において、レジスト４２をマスクとして、メモリゲート用ポリシリコン膜４１を選択的に除去する。その後、レジスト４２を除去することで、リソグラフィーによってパターニングされたメモリゲート２１を形成する。そのメモリゲート２１を、異方性エッチングのストッパー膜として作用させて、電荷蓄積層（ＯＮＯ膜）２４を選択的に除去し、ウェル１２を部分的に露出する。
【００４６】
図１３は、メモリセル２の製造工程における第５段階を例示する断面図である。その第５段階において、メモリゲート２１の側面と、露出しているウェル１２の表面とを覆うように、絶縁膜４３を形成する。その絶縁膜４３は、最終的にメモリゲート２１とセレクトゲート２２との間を絶縁する。また同様に、絶縁膜４３は、最終的にメモリゲート２１とアシストゲート２３との間を絶縁する。ここで、絶縁膜４３の形成前または形成後に、ウェル１２に不純物の注入を行っても良い。この段階で不純物の注入を行うことで、最終的なメモリセル２における、セレクトゲート２２とアシストゲート２３との閾値を調整することが可能である。なお、図１３において、本実施形態のメモリセル２の理解を容易にするために、この段階における不純物の注入に関する詳細な説明を省略する。
【００４７】
図１４は、メモリセル２の製造工程における第６段階を例示する断面図である。その第６段階において、絶縁膜４３の上に、セレクトゲート２２またはアシストゲート２３を構成するためのサイドウォールゲート用ポリシリコン４４を形成する。サイドウォールゲート用ポリシリコン４４を形成する工程において、最終的に形成されるセレクトゲート２２やアシストゲート２３のゲート長さを０．０５ｕｍにするために、サイドウォールゲート用ポリシリコン４４は、５００Å（＝０．０５ｕｍ）程度の膜厚で成膜されることが好ましい。また、メモリゲート用ポリシリコン膜４１を形成したときと同様に、セレクトゲート２２やアシストゲート２３が、ゲート電極として十分に機能するよう、
１〜５Ｅ１５／ｃｍ２
程度の注入で不純物導入を行うことが好ましい。
【００４８】
図１５は、メモリセル２の製造工程における第７段階を例示する断面図である。その第７段階において、サイドウォールゲート用ポリシリコン４４をエッチバックしてセレクトゲート２２とアシストゲート２３とを形成する。
【００４９】
図１６は、本実施形態のメモリセル２の製造工程における第８段階を例示する断面図である。その第８段階において、後の工程で第１不純物注入領域３１を形成する領域を保護するレジスト４６を形成する。そして、レジスト４６で覆われていないウェル１２に対し、例えば、
Ａｓ  ２０ｋｅＶ  ３Ｅ１４／ｃｍ２
程度の注入を行って、第２不純物注入領域３２を形成する。
【００５０】
図１７は、本実施形態のメモリセル２の製造工程における第９段階を例示する断面図である。その第９段階において、レジスト４６を除去して、後の工程で第１不純物注入領域３１を形成する領域を露出する。
【００５１】
図１８は、本実施形態のメモリセル２の製造工程における第１０段階を例示する断面図である。その第１０段階において、第２不純物注入領域３２が形成されている領域を保護するレジスト４７を形成する。そして、レジスト４７で覆われていないウェル１２に対し、例えば、
Ａｓ  ２ｋｅＶ  ５Ｅ１３／ｃｍ２
程度の注入を行って、第１不純物注入領域３１を形成する。
【００５２】
図１９は、メモリセル２の製造工程における第１１段階を例示する断面図である。その第１１段階において、第２不純物注入領域３２を覆っていたレジスト４７を除去する。本実施形態のメモリセル２において、ソース拡散層２６に高電圧が印加される。また、ビット拡散層２５側のセレクトゲート２２は、セレクタの役割を果たす。上述の第８〜第１１段階において、第１不純物注入領域３１と第２不純物注入領域３２を形成するときの条件は、素子の特性に対応して変更可能である。
【００５３】
図２０は、メモリセル２の製造工程における第１２段階を例示する断面図である。その第１２段階において、サイドウォール絶縁膜２９とサイドウォール絶縁膜３０とを構成するための絶縁膜４５を形成する。図２１は、メモリセル２の製造工程における第１３段階を例示する断面図である。その第１３段階において、絶縁膜４５と絶縁膜４３とを同時的にエッチバックして、サイドウォール絶縁膜２９とサイドウォール絶縁膜３０とを形成する。また、このとき、メモリゲート２１の上部の絶縁膜４３も除去して、その表面を露出する。セレクトゲート２２の外側のサイドウォール絶縁膜２９や、アシストゲート２３の外側のサイドウォール絶縁膜３０は、シリコン基板やゲート表面をシリサイド化するときに、ブリッジング（ショート）を防止する。
【００５４】
図２２は、メモリセル２の製造工程における第１４段階を例示する断面図である。その第１４段階において、形成した３つのゲート（メモリゲート２１、セレクトゲート２２、アシストゲート２３）、及び、サイドウォール絶縁膜２９、サイドウォール絶縁膜３０をマスクとして、ビット拡散層２５とソース拡散層２６とをイオン注入で形成する。具体的には、セレクトゲート２２の外側に対応するウェル１２と、アシストゲート２３の外側に対応するウェル１２とに同時的に不純物を注入して、ビット拡散層２５とソース拡散層２６を形成する。ビット拡散層２５とソース拡散層２６とを形成する工程において、例えば、
Ａｓ＋  数ｋｅＶ  ５Ｅ１５／ｃｍ２
程度の注入を行うことが好ましい。
【００５５】
上述のように、リソグラフィーにより形成したメモリゲート２１と、そのメモリゲート２１とウェル１２（または基板）との間に電荷蓄積層（ＯＮＯ膜）２４を形成する。そのメモリゲート２１の隣に、セレクトゲート２２、アシストゲート２３を形成し、そのメモリゲート２１とセレクトゲート２２との間を、電荷蓄積層（ＯＮＯ膜）２４と異なる絶縁膜２７で絶縁する。同様に、メモリセル２１とアシストゲート２３との間を、電荷蓄積層（ＯＮＯ膜）２４と異なる絶縁膜２８で絶縁する。セレクトゲート２２の外側に形成する拡散層を、浅い接合となるように形成し、アシストゲート２３の外側の拡散層は、アシストゲート２３に大きくオーバーラップするように形成する。これによって、メモリゲート２１を基準にしたときに、非対称なメモリセル２が形成されることとなる。
【００５６】
本実施形態のメモリセル２は、保持特性の改善と、ホットホール消去の採用による消去時の動作電圧の低電圧化とを実現している。具体的には、本実施形態のメモリセル２は、保持劣化の要因となる“ミスマッチ”と呼ばれる現象の発生を、構造的に回避することができる。また、ＳＳＩ（Source  Side  Injection）によるチャネルホットエレクトロン注入技術を用いた書き込みと、ＢＴＢＴ（Band  To  Band  Tunneling）によるホットホール消去とを行うことが可能である。
【００５７】
［第２実施形態］
上述の製造工程において、リソグラフィー工程とエッチング工程とを追加して、セレクトゲート２２とアシストゲート２３とを、異なる大きさにしても良い。セレクトゲート２２とアシストゲート２３との大きさを変えることで、上述の“ミスマッチ”を低減させ、保持特性を改善しつつ、メモリセル２のサイズを小さくすることが可能となる。
【００５８】
以下に、図面を参照して、本願発明の第２実施形態について説明を行う。図２３は、第２実施形態のメモリセル２の構成を例示する断面図である。第２実施形態のメモリセル２は、セレクトゲート２２のゲート長とアシストゲート２３のゲート長とが異なっている。セレクトゲート２２とアシストゲート２３とを非対称にすることで、第１実施形態のメモリセル２と同様に、
第１長さＬ１＞第２長さＬ２
となるような、チャネル領域を形成することが可能となる。また、図２３に示されているように、第２実施形態のメモリセル２は、
第３長さＬ３≒第４長さＬ４
となるように、第１不純物注入領域３１と第２不純物注入領域３２とが形成されている。セレクトゲート２２とアシストゲート２３とを、図２３に例示されているような形状にすることで、第３長さＬ３や第４長さＬ４に依存することなく、第１実施形態のメモリセル２と同様の機能を有するメモリセル２を構成することが可能となる。
【００５９】
図２４は、第２実施形態のメモリセル２の他の構成を例示する断面図である。図２４に例示されているメモリセル２は、セレクトゲート２２とアシストゲート２３とを非対称とし、第１不純物注入領域３１と第２不純物注入領域３２とを概ね対称に形成している。このような第１不純物注入領域３１と第２不純物注入領域３２とを構成することで、第２実施形態のメモリセル２を製造する場合の工程数を削減することが可能である。
【００６０】
上述のように、本願発明のメモリセル２は、セレクトゲートによるメモリセルの選択と、チャネルホットエレクトロン注入による書き込みと、ホットホール消去とを実現するように、セレクトゲート側チャネル領域３４とアシストゲート側チャネル領域３５とが構成されているものであれば、第１オーバーラップ領域３６の第３長さＬ３や、第２オーバーラップ領域３７の第４長さＬ４に依存しない。
【００６１】
以上、本願発明の実施の形態を具体的に説明した。本願発明は上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。また、上述の複数の実施形態は、その構成・動作に矛盾が生じない範囲において、組み合わせて実施することが可能である。
【符号の説明】
【００６２】
１…不揮発性半導体記憶装置
２…メモリセル
３…ビット線
４…ソース線
５…メモリゲート配線
６…アシストゲート配線
７…セレクトゲート配線
１１…半導体基板
１２…ウェル
２１…メモリゲート
２２…セレクトゲート
２３…アシストゲート
２４…電荷蓄積層（ＯＮＯ膜）
２４−１…ボトムシリコン酸化膜
２４−２…シリコン窒化膜
２４−３…トップシリコン酸化膜
２５…ビット拡散層
２６…ソース拡散層
２７…絶縁膜
２８…絶縁膜
２９…サイドウォール絶縁膜
３０…サイドウォール絶縁膜
３１…第１不純物注入領域
３２…第２不純物注入領域
３３…中間チャネル領域
３４…セレクトゲート側チャネル領域
３５…アシストゲート側チャネル領域
３６…第１オーバーラップ領域
３７…第２オーバーラップ領域
３８…電圧配置テーブル
３８−１…レコード
３８−２…レコード
３８−３…レコード
４１…メモリゲート用ポリシリコン膜
４２…レジスト
４３…絶縁膜
４４…サイドウォールゲート用ポリシリコン
４５…絶縁膜
４６…レジスト
４７…レジスト
Ｌ１…第１長さ
Ｌ２…第２長さ
Ｌ３…第３長さ
Ｌ４…第４長さ
１０１…メモリセル
１０２…Ｐ型ウェル
１０６…ゲート絶縁膜
１１５…積層膜
１１５ａ…酸化シリコン膜
１１５ｂ…窒化シリコン膜
１１５ｃ…酸化シリコン膜
１１７…メモリゲート
１１８…選択ゲート
１２０…不純物拡散層
１２１…不純物拡散層
１５１…領域
１５２…領域
２００…メモリセル
２０１…半導体基板
２０２…ソース不純物拡散層
２０３…ドレイン不純物拡散層
２０４…電荷保持膜
２０４−１…ボトムシリコン酸化膜
２０４−２…電荷捕獲膜
２０４−３…トップシリコン酸化膜
２０４ａ…記憶部
２０４ｂ…記憶部
２０５…メモリゲート電極
２０６ａ…シリコン酸化膜
２０６ｂ…シリコン酸化膜
２０７ａ…サイドウォールゲート電極
２０７ｂ…サイドウォールゲート電極
Ｃｈ１…外側チャネル領域
Ｃｈ２…内側チャネル領域
Ｃｈ３…外側チャネル領域
【図１】
0005538024.tif 000002
【図２】
0005538024.tif 000003
【図３】
0005538024.tif 000004
【図４】
0005538024.tif 000005
【図５】
0005538024.tif 000006
【図６】
0005538024.tif 000007
【図７】
0005538024.tif 000008
【図８】
0005538024.tif 000009
【図９】
0005538024.tif 000010
【図１０】
0005538024.tif 000011
【図１１】
0005538024.tif 000012
【図１２】
0005538024.tif 000013
【図１３】
0005538024.tif 000014
【図１４】
0005538024.tif 000015
【図１５】
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【図１６】
0005538024.tif 000017
【図１７】
0005538024.tif 000018
【図１８】
0005538024.tif 000019
【図１９】
0005538024.tif 000020
【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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