(57)【特許請求の範囲】
【請求項１】
ｎワード（ｎは２以上の整数）のデータを記憶し、チップイネーブル信号がアクティブなときにアクセスクロック信号に同期してアクセス可能な不揮発性メモリと、
前記アクセスクロック信号を計数し、計数値がｎに達すると、前記不揮発性メモリに対するアクセスを禁止し、前記チップイネーブル信号が非アクティブになるとリセットされるカウンタ回路と、
を備えることを特徴とする半導体装置。
【請求項２】
前記不揮発性メモリのコントローラと、
揮発性メモリと、
をさらに備え、
前記不揮発性メモリのコンローラは、システムクロック信号とシステムリセット信号とを入力し、前記システムリセット信号がアクティブレベルから非アクティブレベルに変化した後、前記チップイネーブル信号をアクティブに設定し、前記システムクロック信号に同期して前記アクセスクロック信号を出力し、前記不揮発性メモリから必要なデータを読み出して前記揮発性メモリへと転送し、転送が終了した後、前記チップイネーブル信号を非アクティブに設定することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記カウンタ回路は、前記計数値がｎに達しておらず、且つ、前記チップイネーブル信号がアクティブであるときにアクティブとなり、前記計数値がｎに達しているか又は前記チップイネーブル信号が非アクティブであるときに非アクティブとなる内部チップイネーブル信号を出力し、
前記不揮発性メモリは、前記ｎワードのアドレスを指定するアドレス入力端子と、前記アクセスクロック信号の入力端子と、前記内部チップイネーブル信号の入力端子と、ライトデータの入力端子と、リードデータの出力端子と、を含むことを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
前記不揮発性メモリがワンタイムプログラマブルＲＯＭであることを特徴とする請求項１乃至３いずれか１項記載の半導体装置。
【請求項５】
前記不揮発性メモリがヒューズメモリ又はアンチヒューズメモリであることを特徴とする請求項１乃至４いずれか１項記載の半導体装置。
【請求項６】
前記カウンタ回路は、前記アクセスクロック信号がクロック入力端子に接続され、前記チップイネーブル信号がリセット端子に接続されたバイナリカウンタ回路を含んでいることを特徴とする請求項１乃至５いずれか１項記載の半導体装置。
【請求項７】
前記カウンタ回路は、ｎ段縦続接続されたシフトレジスタを含み、前記ｎ段縦続接続されたシフトレジスタは、それぞれ前記アクセスクロック信号がシフトクロック信号として接続され、前記チップイネーブル信号が初段のデータ入力端子と各段のリセット端子に接続され、最終段の出力信号に基づいて前記不揮発性メモリへのアクセス禁止が制御されることを特徴とする請求項１乃至５いずれか１項記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリを備える半導体装置及び不揮発性メモリに対するアクセス制御方法に関する。特に、ヒューズ素子又はアンチヒューズ素子を用いたワンタイムプログラマブルＲＯＭを備える半導体装置及びワンタイムプログラマブルＲＯＭに対するアクセス制御方法に関する。
【背景技術】
【０００２】
ヒューズ素子やアンチヒューズ素子などを使用したワンタイムプログマブルＲＯＭ（ＯＴＰＲＯＭ）では、素子を物理的に破壊することでデータの書き込みを行うため、プログラム後のデータ読み出し回数、または累積読み出し時間に制限があるのが一般的である。
【０００３】
ここで、ヒューズ素子は、初期状態が導通状態であるヒューズ素子に対して大電流を流すか、外部からレーザーを照射することにより、溶断することにより書き込みを行う方法を取るのが一般的である。ヒューズの材質としては、ポリシリコンや金属を用いるものが知られている。
【０００４】
また、アンチヒューズ素子は、初期状態が絶縁状態であるアンチヒューズ素子に対して高電圧を印加することにより、絶縁状態を破壊し、導通させることにより書き込みを行うのが一般的である。半導体装置の分野でよく使用されるアンチヒューズ素子としては、初期状態では絶縁状態であるＭＯＳトランジスタのゲート酸化膜をアンチヒューズ素子として用い、書き込み時には、ゲート電極とソースドレイン電極との間に、高電圧を印加してゲート酸化膜を絶縁破壊させるものが知られている。
【０００５】
このヒューズ素子もアンチヒューズ素子もどちらもその書き込みは不可逆的であり、１回しか書き込みができないワンタイムプログラマブルＲＯＭ（以下、略してＯＴＰＲＯＭと呼ぶ。）である。たとえば、ヒューズ素子に対する書き込みは、初期状態が導通状態であるヒューズ素子を溶断して非導通に書き込むことはできるものの、一度ヒューズ素子を溶断してしまえば、再度導通状態に戻すことはできない。また、アンチヒューズ素子に対する書き込みは、初期状態が絶縁状態であるアンチヒューズ素子を絶縁破壊させて導通状態に書き込むことはできるものの、導通状態になったヒューズ素子を再度非導通状態に戻すことはできない。
【０００６】
なお、一般的にヒューズ素子と言った場合、広義には、アンチヒューズ素子も含むが、本明細書では、原則として、ヒューズ素子には、アンチヒューズ素子を含まないものとしてヒューズ素子の用語を用いる。なお、ヒューズ素子とアンチヒューズ素子の両方を含むものについては、ＯＴＰＲＯＭの用語を用いるが、ＯＴＰＲＯＭは、上記説明したヒューズ素子とアンチヒューズ素子に限定されるものではない。半導体装置の分野では、ヒューズ素子及び／又はアンチヒューズ素子を含むＯＴＰＲＯＭは、半導体装置に内蔵され、大容量メモリのリダンダンシ記憶用、チップやユーザーのＩＤ記憶用、アナログ回路の特性微調整用、半導体装置の機能の切り替え用等の用途に用いられることが知られている。
【０００７】
ヒューズ素子やアンチヒューズ素子を使用したＯＴＰＲＯＭに対する読み出しを行う場合、ＯＴＰＲＯＭに対する読み出し動作がＯＴＰＲＯＭに対してストレスになり、ＯＴＰＲＯＭのデータが変化してしまう恐れもあるため、ＯＴＰＲＯＭに対する読み出し回数、読み出し時間には、制限を設けるのが一般的である。
【０００８】
例えば、ＯＴＰＲＯＭのセルがヒューズ素子である場合、ヒューズ素子の状態を読み出すためには、ヒューズ素子に電流を流す必要があり、切断されていないヒューズに電流を流すこと自体ヒューズ素子には、ストレスとなる。また、アンチヒューズ素子の状態を読み出すためには、アンチヒューズ素子の端子間に電圧を印加してその端子間の電圧を測定する必要があり、アンチヒューズ素子の端子間に電圧を印加することは、初期状態の絶縁状態にあるアンチヒューズ素子、すでに破壊されて導通状態になっているアンチヒューズ素子のどちらに取ってもストレスとなる。特に、アンチヒューズ素子を用いたＯＴＰＲＯＭの場合は、読み出し動作時にアンチヒューズ素子に通常よりも高い電圧を印加する必要があるため、非破壊素子の読み出し回数にも制限が加わり、これが制約となってＯＴＰＲＯＭを内蔵するシステムＬＳＩの設計を困難にしている場合がある。
【０００９】
上述したヒューズ／アンチヒューズ素子の読み出し時のストレスを緩和させるために以下の技術が公開されている。特許文献１には、ヒューズ／アンチヒューズ素子に対する読み出し動作によるストレスを緩和させるため、ヒューズ／アンチヒューズ素子に対する読み出し時に用いる電圧を内部電圧Ｖｉｎｔより低いＶｂｌｈを用いることにより、読み出し動作がヒューズ／アンチヒューズ素子に与えるストレスを緩和させることが記載されている。
【００１０】
特許文献２には、ヒューズ素子に対する読み出し処理時の通電による劣化を軽減するため、制御用スイッチ回路を介して直列接続された２つの電気ヒューズ素子を設け、電気ヒューズ素子の夫々について、正帰還により出力信号を入力信号に合成させることにより、溶断されていない電気ヒューズ素子への通電量を大幅に低減することができることが記載されている。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００２−５６６８９号公報（米国特許第６５５２５４９号明細書に相当）
【特許文献２】特開２００９−１８８３４７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
なお、上記各特許文献の全開示内容はその引用をもって本書に繰込み記載する。
以下の分析は、本発明によって与えられたものである。特許文献１に記載されている読み出し電圧により低い電圧を用いることは、元々内部電源電圧が低い場合は困難な場合がある。また、特許文献２のように１つのデータを記憶させるために２つのヒューズ素子を設けるとヒューズ素子のレイアウト面積が増大する。さらに、特許文献１や特許文献２に記載されているヒューズ／アンチヒューズ素子に対する読み出し時の電圧、電流の大きさを小さくすること以外に、読み出し回数、読み出し時間が多くならないような半導体装置としてのシステム的な工夫が必要になる。
【課題を解決するための手段】
【００１３】
本発明の第１の視点によれば、ｎワード（ｎは２以上の整数）のデータを記憶し、チップイネーブル信号がアクティブなときにアクセスクロック信号に同期してアクセス可能な不揮発性メモリと、前記アクセスクロック信号を計数し、計数値がｎに達すると、前記不揮発性メモリに対するアクセスを禁止し、前記チップイネーブル信号が非アクティブになるとリセットされるカウンタ回路と、を備える半導体装置が提供される。
【００１４】
本発明の第２の視点によれば、所定のデータを記憶する不揮発性メモリと、前記不揮発性メモリから読み出したデータを保持する揮発性メモリと、を備え、システムリセット信号により初期設定される半導体装置における不揮発性メモリに対するリードアクセス制御方法であって、前記システムリセット信号により初期設定された後、前記不揮発性メモリが記憶する前記所定のデータを前記揮発性メモリに転送するステップと、前記転送が終了した後、前記所定のデータへのリードアクセスが必要になった場合、前記不揮発性メモリへのリードアクセスに代えて、前記揮発性メモリに転送された前記所定のデータへリードアクセスを行なうステップと、前記システムリセット信号が非アクティブを維持した状態で、前記所定のデータを前記不揮発性メモリからすべて読み出すのに必要な時間前記不揮発性メモリに対するリードアクセスがあった場合には、前記転送が完了しているか否かに係わらず前記不揮発性メモリに対するリードアクセスを禁止するステップと、前記システムリセット信号の活性化により前記リードアクセスの禁止を解除するステップと、を含む不揮発性メモリに対するアクセス制御方法が提供される。
【発明の効果】
【００１５】
本発明の各視点によれば、不揮発性メモリに対する読み出しアクセス回数、読み出し時間を抑制することが出来、不揮発性メモリに対する読み出しアクセスによるストレスを緩和することができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の第１の実施形態による半導体装置における不揮発性メモリマクロ内部のブロック図である。
【図２】本発明の第１の実施形態による半導体装置における不揮発性メモリ周辺のブロック図である。
【図３】本発明の第１の実施形態におけるカウンタ回路の回路ブロック図である。
【図４】本発明の第１の実施形態による半導体装置の動作タイミング図である。
【図５】本発明の第１の実施形態による不揮発性メモリに対するアクセス制御フロー図である。
【図６】本発明の第２の実施形態によるカウンタ回路の回路ブロック図である。
【図７】本発明の第２の実施形態による半導体装置の動作タイミング図である。
【図８】比較例の半導体装置における不揮発性メモリ周辺のブロック図である。
【図９】比較例の半導体装置における不揮発性メモリ内部のブロック図である。
【図１０】比較例の半導体装置の動作タイミング図である。
【図１１】比較例の半導体装置の動作タイミング図における問題点を説明する図である。
【図１２】比較例の半導体装置の動作タイミング図における問題点を説明する図である。
【図１３】別な比較例における不揮発性メモリ周辺のブロック図である。
【図１４】別な比較例の半導体装置による動作タイミング図である。
【図１５】さらに別な比較例における不揮発性メモリ周辺のブロック図である。
【図１６】さらに別な比較例における動作タイミング図である。
【発明を実施するための形態】
【００１７】
本発明の実施形態の概要について説明する。なお、以下の概要の説明において参照する図面及び付記した図面参照符号は専ら理解を助けるための例示であり、図示の態様に限定することを意図するものではない。
【００１８】
本発明の一実施形態による半導体装置は、図１に一例を示すようにｎワード（ｎは２以上の整数）のデータを記憶し、チップイネーブル信号ＣＥがアクティブなときにアクセスクロック信号ＣＬＫに同期してアクセス可能な不揮発性メモリ２と、アクセスクロック信号ＣＬＫを計数し、計数値がｎに達すると、不揮発性メモリ２に対するアクセスを禁止し、チップイネーブル信号ＣＥが非アクティブになるとリセットされるカウンタ回路４と、を備える。カウンタ回路４がｎまで計数すると不揮発性メモリへのアクセスを禁止することにより、読み出しアクセス回数、読み出しアクセス時間を制限し、不揮発性メモリに対する読み出しストレスを緩和することができる。
【００１９】
また、本発明の一実施形態によるリードアクセス制御方法は、図２に一例を示すような
所定のデータを記憶する不揮発性メモリ２と、不揮発性メモリ２から読み出したデータを保持する揮発性メモリ（６Ａ、６Ｂ）と、を備え、システムリセット信号ＳＹＳ＿ＲＳＴにより初期設定される半導体装置１における不揮発性メモリ２に対するリードアクセス制御方法である。
【００２０】
図５に一例を示すように、システムリセット信号により初期設定された（ステップＳ１とステップＳ４の）後、不揮発性メモリ２が記憶する所定のデータを揮発性メモリ（６Ａ、６Ｂ）に転送するステップ（ステップＳ５）と、転送が終了した後、所定のデータへのリードアクセスが必要になった場合、不揮発性メモリ２へのリードアクセスに代えて、揮発性メモリ（６Ａ、６Ｂ）に転送された所定のデータへリードアクセスを行なうステップ（ステップＳ７）を含む。上記手順により、不揮発性メモリに記憶するデータを１回揮発性メモリへ転送してしまえば、電源が切断されない限り、不揮発性メモリへのリードアクセスは必要なくなる。
【００２１】
さらに、システムリセット信号ＳＹＳ＿ＲＳＴが非アクティブを維持した状態で、所定のデータを不揮発性メモリ２からすべて読み出すのに必要な時間不揮発性メモリ２に対するリードアクセスがあった場合には、転送（ステップＳ５）が完了しているか否かに係わらず不揮発性メモリ２に対するリードアクセスを禁止するステップ（ステップＳ３）と、システムリセット信号の活性化によりリードアクセスの禁止を解除するステップ（ステップＳ１、Ｓ４）と、を含む。上記リードアクセス制御方法によれば、電源投入後、まだシステムリセット信号がアクティブとならず、初期設定されていない状態においても、不揮発性メモリ２に対する読み出し動作が異常に連続することを防ぐことができる。
【００２２】
本発明において下記の形態が可能である。
［形態１］上記第１の視点のとおりの半導体装置が得られる。
［形態２］図２に一例を示すように、不揮発性メモリのコントローラ５と、揮発性メモリ（６Ａ及び／又は６Ｂ）と、をさらに備える。さらに、図１０に動作タイミングの一例を示すように、不揮発性メモリのコントローラ５は、システムクロック信号ＳＹＳ＿ＣＬＫとシステムリセット信号ＳＹＳ＿ＲＳＴとを入力し、システムリセット信号ＳＹＳ＿ＲＳＴがアクティブレベル（ハイレベル）から非アクティブレベル（ロウレベル）に変化（タイミングｔ２）した後、チップイネーブル信号ＣＥをアクティブ（ハイレベル）に設定し、システムクロック信号ＳＹＳ＿ＣＬＫに同期してアクセスクロック信号ＣＬＫを出力し、不揮発性メモリ２から必要なデータを読み出して揮発性メモリ（６Ａ及び／又は６Ｂ）へと転送し、転送が終了した後、チップイネーブル信号ＣＥを非アクティブ（ロウレベル）に設定する半導体装置１であることが好ましい。
必要なデータを不揮発性メモリ２から揮発性メモリ（６Ａ及び／又は６Ｂ）に転送した後は、電源を切断しない限り、不揮発性メモリ２に代えて揮発性メモリ（６Ａ及び／又は６Ｂ）からデータを読み出すことができるので、不揮発性メモリ２へのアクセスを禁止することにより、不揮発性メモリの読み出しアクセスによるストレスを緩和することができる。
［形態３］図３、図６に一例を示すように、カウンタ回路（４、４Ａ）は、内部チップイネーブル信号ＩＣＥを出力することが好ましい。内部チップイネーブル信号ＩＣＥは、カウンタ回路（４、４Ａ）の計数値がｎ（図３、図６ではいずれもｎの値は１２８）に達しておらず、且つ、チップイネーブル信号ＣＥがアクティブであるときにアクティブ（ハイレベル）となり、計数値がｎ（＝１２８）に達しているか又はチップイネーブル信号ＣＥが非アクティブであるときに非アクティブとなることが好ましい。また、不揮発性メモリ２は、ｎワードのアドレスＡ［６：０］を指定するアドレス入力端子と、アクセスクロック信号ＣＬＫの入力端子と、内部チップイネーブル信号ＣＥの入力端子と、ライトデータＤ［７：０］の入力端子と、リードデータＱ［７：０］の出力端子と、を含む半導体装置であることが好ましい。
なお、ライトデータＤ［７：０］の入力端子とリードデータＱ［７：０］の出力端子とが、入力と出力を兼用するデータ入出力端子であってもよいことは言うまでもない。
［形態４］不揮発性メモリ２がワンタイムプログラマブルＲＯＭであってもよい。
本発明は、読み出しアクセスがストレスとなる（半導体装置の他の回路より寿命の短い）不揮発性メモリを備える半導体装置に対して有効であるが、ワンタイムプログラマブルＲＯＭは、その一例である。
［形態５］上記不揮発性メモリ２がヒューズメモリ又はアンチヒューズメモリであることが好ましい。
本発明は、特にヒューズメモリ又はアンチヒューズメモリに限定されるわけではない。しかし、ヒューズメモリ及び／又はアンチヒューズメモリは、いずれも読み出し動作がストレスを与え、半導体装置の他の回路よりは、寿命が短い回路である場合がある。この様な場合、半導体装置全体の信頼性を高めるためには、できるだけ、ヒューズメモリ及び／又はアンチヒューズメモリに対する読み出しアクセスを少なくするようなシステム設計が望ましい。従って、不揮発性メモリ２がヒューズメモリ又はアンチヒューズメモリであることは、好ましい一例であるが、本発明における不揮発性メモリ２は、ヒューズメモリ又はアンチヒューズメモリに限られるわけではない。
［形態６］図６に一例を示すようにカウンタ回路４Ａは、アクセスクロック信号ＣＬＫがクロック入力端子に接続され、チップイネーブル信号ＣＥがリセット端子ＲＳＴＢに接続されたバイナリカウンタ回路（４１−Ｂ０〜４１−Ｂ７）を含んでいることが好ましい。カウンタ回路をバイナリカウンタ回路とすることにより、特にｎの値が大きい場合にカウンタ回路の回路規模を小さくすることができる。
［形態７］図３に一例を示すようにカウンタ回路４は、ｎ（ｎ＝１２８）段縦続接続されたシフトレジスタ（４１−０〜４１−１２７）を含み、ｎ段縦続接続されたシフトレジスタ（４１−０〜４１−１２７）は、それぞれアクセスクロック信号ＣＬＫがシフトクロック信号として接続され、チップイネーブル信号ＣＥが初段のデータ入力端子（４１−０のＤ入力端子）と各段のリセット端子ＲＳＴＢに接続され、最終段の出力信号Ｑ１２７に基づいて不揮発性メモリ２へのアクセス禁止が制御されることが好ましい。
［形態８］上記第２の視点のとおりの半導体装置が得られる。
［形態９］不揮発性メモリ２がヒューズメモリ又はアンチヒューズメモリであることが好ましい。
【００２３】
以上で概要の説明を終了し、具体的な実施形態について図面を参照し、さらに詳しく説明する。
【００２４】
上述したように、ヒューズ素子やアンチヒューズ素子を用いた不揮発性メモリは、データの読み出し処理によりヒューズ素子やアンチヒューズ素子に電圧を印加したり電流を流したりすると劣化する恐れがあるので、読み出し回数を少なくするシステム的な対応が必要となる。本発明の前提となるそのような読み出し回数を少なくするシステム的な対応を行なった本発明の比較例となる半導体装置について、まず説明する。
【００２５】
図８は、本発明の比較例となる半導体装置１０１における不揮発性メモリ２周辺のブロック図である。図８の不揮発性メモリ２は、アンチヒューズメモリであり、１ワード８ビットのデータを１２８ワード備えている。アンチヒューズメモリ２は、７ビットのアドレスＡ［６：０］と、チップイネーブル信号ＣＥと、アクセスクロック信号ＣＬＫと、を入力し、リード時には、８ビットのリードデータ信号Ｑ［７：０］を出力する。アンチヒューズメモリ２には、書き込みを制御する信号が配線されるが、図８では、省略している。
【００２６】
アンチヒューズコントローラ５は、外部から与えられたシステムリセット信号ＳＹＳ＿ＲＳＴ、システムクロック信号ＳＹＳ＿ＣＬＫに基づいて、アンチヒューズメモリ２に対するアクセスを制御する。システムリセット信号ＳＹＳ＿ＲＳＴは、アンチヒューズメモリ２をリセットする信号であり、システムクロック信号ＳＹＳ＿ＣＬＫは、アンチヒューズメモリの動作クロック信号の元となるクロック信号である。また、アンチヒューズコントローラ５は、アンチヒューズメモリ２から読み出したデータを外部へ出力する。なお、アンチヒューズコントローラ５についても、アンチヒューズメモリへのデータ書き込みに関する信号の記載は省略している。
【００２７】
半導体装置１０１には、アンチヒューズメモリ２に関連する回路としてアンチヒューズメモリ２から読み出したメモリリダンダンシ情報を格納するメモリリダンダンシレジスタ６Ａと、アンチヒューズメモリ２から読み出した半導体装置１０１のチップＩＤ情報を格納するＳＲＡＭマクロ６Ｂが設けられている。
【００２８】
図９は、不揮発性メモリ（アンチヒューズメモリ）２の内部の構成を示すブロック図である。アンチヒューズメモリ２は、内部にコントロール回路２４と、ロウアドレスデコーダ・ワード線ドライバ２２と、カラムアドレスデコーダ・データ入出力回路２３と、アンチヒューズセルアレイ２１と、を含んでいる。図９においても、書き込み動作に関連する制御信号等は、記載を省略している。
【００２９】
コントロール回路２４は、外部から与えられた７ビットのアドレス信号Ａ［６：０］、アクセスクロック信号ＣＬＫ、チップイネーブル信号ＣＥに基づいて、ロウアドレスデコーダ・ワード線ドライバ２２と、カラムアドレスデコーダ・データ入出力回路２３の動作を制御する。アドレス信号Ａ［６：０］、クロック信号ＣＬＫとコントロール回路２４との間には、ＡＮＤゲート２５、２６がそれぞれ設けられている。ＡＮＤゲート２５、２６には、共通にチップイネーブル信号ＣＥが接続されている。ＡＮＤゲート２５、２６により、チップイネーブル信号ＣＥがハイレベルでアクティブであるときは、アドレス信号Ａ［６：０］、アクセスクロック信号ＣＬＫは、夫々そのまま、コントロール回路２４に伝えられる。この場合、コントロール回路２４は、アドレス信号Ａ［６：０］、クロック信号ＣＬＫの論理レベルに基づいて、ロウアドレスデコーダ・ワード線ドライバ２２と、カラムアドレスデコーダ・データ入出力回路２３の動作を制御する。
【００３０】
一方、チップイネーブル信号ＣＥがロウレベルで非アクティブレベルであるときは、外部から入力したアドレス信号Ａ［６：０］、アクセスクロック信号ＣＬＫの論理レベルの如何にかかわらず、ＡＮＤゲート２５、２６の出力レベルは、ロウレベルに固定されて、コントロール回路２４に入力される。コントロール回路２４は、ロウアドレスデコーダ・ワード線ドライバ２２と、カラムアドレスデコーダ・データ入出力回路２３の動作を停止させる。
【００３１】
ロウアドレスデコーダ・ワード線ドライバ２２は、チップイネーブル信号ＣＥがハイレベルのアクティブレベルであるときは、アドレス信号Ａ［６：０］のデータに基づいて、アクセスクロック信号ＣＬＫに同期して選択されたワード線を活性化する。
【００３２】
カラムアドレスデコーダ・データ入出力回路２３は、チップイネーブル信号ＣＥがハイレベルのアクティブレベルであるときは、アドレス信号Ａ［６：０］のデータに基づいて、アクセスクロック信号ＣＬＫに同期して選択されたビット線からアンチヒューズセルアレイ２１の指定されたアンチヒューズセルのデータを読み出し、８ビットのデータ出力信号Ｑ［７：０］として外部に出力する。なお、カラムアドレスデコーダ・データ入出力回路２３は、アンチヒューズセルアレイ２１へのデータの書き込みを行う場合は、外部から入力したデータ入力信号Ｄ［７：０］をアドレス信号Ａ［６：０］に基づいて選択されたワード線ＷＬとビット線ＢＬにより特定されるアンチヒューズセルアレイ２１のアンチヒューズセルに書き込む。
【００３３】
アンチヒューズアレイ２１は、アンチヒューズ素子を含むアンチヒューズメモリセルがアレイ状に配置されている。アドレス信号Ａ［６：０］に基づいて、ロウアドレスデコーダ・ワード線ドライバ２２によって選択されたワード線ＷＬと、カラムアドレスデコーダ・データ入出力回路２３により選択されたビット線ＢＬによりアレイ状に配置されたアンチヒューズ素子を選択してアクセスを行う。読み出し動作時には、選択されたアンチヒューズ素子に流れる電流がセンスされ、カラムアドレスデコーダ・データ入出力回路２３に伝えられる。また、書き込み時には、書き込みデータの値に応じて、選択されたアンチヒューズ素子の端子間に高電圧が印加され、破壊書き込みを行う。
【００３４】
図１０は、図８、図９で説明したアンチヒューズメモリ２を備えた本発明の比較例となる半導体装置１０１の動作タイミング図である。図１０において、ＶＤＤは電源電圧、ＳＹＳ＿ＲＳＴはシステムリセット信号、ＳＹＳ＿ＣＬＫはシステムクロック信号、ＣＥはチップイネーブル信号、ＣＬＫはアクセスクロック信号、Ａ［６：０］はアドレス信号、Ｑ［７：０］はデータ出力信号である。
【００３５】
タイミングｔ０で電源ＶＤＤが立ち上がった後、タイミングｔ１からタイミングｔ２の間でシステムリセット信号ＳＹＳ＿ＲＳＴがハイレベルになり、アンチヒューズコントローラ５の初期化が行われる。アンチヒューズコントローラ５は、タイミングｔ２でシステムリセット信号ＳＹＳ＿ＲＳＴがハイレベルからロウレベルに立ち下がった後、チップイネーブル信号ＣＥをハイレベルに立ち上げ、システムクロック信号ＳＹＳ＿ＣＬＫに同期してアクセスクロック信号ＣＬＫの出力を開始する。また、アンチヒューズコントローラ５は、アクセスクロック信号ＣＬＫに同期してアドレス信号Ａ［６：０］の出力を開始する。
【００３６】
アンチヒューズメモリ２は、アンチヒューズコントローラ５が出力するチップイネープル信号ＣＥがアクティブレベルのハイレベルであるので、アンチヒューズコントローラ５から与えられるアドレス信号Ａ［６：０］に基づき、指定されたアンチヒューズセルからデータの読み出し動作を行い、アクセスクロック信号ＣＬＫに同期してデータ出力信号Ｑ［７：０］を出力する。
【００３７】
アンチヒューズコントローラ５は、システムクロック信号ＳＹＳ＿ＣＬＫに同期してシステムクロック信号ＳＹＳ＿ＣＬＫの１クロック毎にアドレス信号Ａ［６：０］を更新し、アンチヒューズメモリ２から１２８ワード分のデータをすべて出力するように制御する。アンチヒューズメモリ２から読み出されたデータは、メモリリダンダンシレジスタ６Ａ及び／又はＳＲＡＭマクロ６Ｂに書き込まれる。１２８ワード分のデータの出力がすべて完了すると、アンチヒューズコントローラ５は、チップイネーブル信号ＣＥをハイレベルからロウレベルに立ち下げると共に、アクセスクロック信号ＣＬＫ、アドレス信号Ａ［６：０］をロウレベルに固定する。
【００３８】
なお、アンチヒューズメモリ２へ供給されるアクセスクロック信号ＣＬＫのタイミングと、アンチヒューズメモリ２から読み出されるデータのタイミングには時間的なずれがあるので、アンチヒューズメモリ２から出力されるデータ出力信号は、少し遅れてタイミングｔ３で１２８ワード分のデータの出力が完了する。この１２８ワード分のアンチヒューズメモリ２のデータが、メモリリダンダンシレジスタ６Ａ及び／又はＳＲＡＭマクロ６Ｂにコピーされることによって、それ以降のアンチヒューズメモリ２に対する直接の読み出しアクセスは不要となる。アンチヒューズメモリ２に対する直接のリードアクセスを行わなくともアンチヒューズメモリ２のデータがコピーされたメモリリダンダンシレジスタ６Ａ及び／又はＳＲＡＭマクロ６Ｂのデータにアクセスすればよいので、アンチヒューズメモリ２に対する読み出しアクセス回数を減らすことができる。
【００３９】
メモリリダンダンシレジスタ６Ａ、ＳＲＡＭマクロ６Ｂは、電源を切断するとデータが失われてしまういわゆる揮発性のメモリであるが、同じデータがアンチヒューズに保存されており、再度電源投入された際に、上記の手続きを繰り返し、アンチヒューズメモリ２に記憶されているデータをメモリリダンダンシレジスタ６Ａ及び／又はＳＲＡＭマクロ６Ｂに再度コピーすればよい。上記の構成と手順により、アンチヒューズメモリ２に対する読み出し回数を減らすことができるように考えられる。
【００４０】
しかし、現実には、図１１に示すようにタイミングｔ０で半導体装置１０１の電源ＶＤＤが立ち上がってから、システムリセット信号ＳＹＳ＿ＲＳＴがハイレベルとなって活性化が確定するタイミングｔ１までの間、システムリセット信号ＳＹＳ＿ＲＳＴの論理レベルは不定である場合が一般的である。そのような場合、タイミングｔ１にシステムリセット信号ＳＹＳ＿ＲＳＴがハイレベルに確定することによって回路の状態がリセットされるまでの間、アンチヒューズコントローラ５の出力信号、すなわち、アンチヒューズメモリ２の入力信号も、図１１中のハッチング波形で示すように不定となる。
【００４１】
一方、システムクロック信号ＳＹＳ＿ＣＬＫは、システムリセット信号ＳＹＳ＿ＲＳＴが確定する前から発振しているのが一般的であるため、最悪の場合、図１２に示すようにタイミングｔ０の電源立ち上げからタイミングｔ１のシステムリセット信号ＳＹＳ＿ＲＳＴ確定までの間、アンチヒューズメモリ２が不要な読み出し動作を連続して動作する可能性がある。この不要な読み出し動作は、場合によっては数ミリ秒から、数秒に及ぶこともあり、実動作に必要なＯＴＰＲＯＭの読み出し回数をはるかに上回ることも考えられる。そのような場合、不要な読み出し動作の繰り返しにより、ＯＴＰＲＯＭにストレスを与え、実質的な読み出し回数制限を低下させる。
【００４２】
システムリセット信号ＳＹＳ＿ＲＳＴが不定な時の不要なＯＴＰＲＯＭ読み出し動作を避けるために、例えば図１３に示すように、半導体装置１０１Ａの外部から強制的にアンチヒューズコントローラ１０５を初期設定する強制リセット信号ＡＦ＿ＲＳＴＢを入力することが考えられる。このとき、図１４に示すように、システムリセット信号ＳＹＳ＿ＲＳＴが確定するまでＬＳＩ外部から強制リセット信号ＡＦ＿ＲＳＴＢをロウレベルに固定し、アンチヒューズコントローラ１０５をリセット状態に維持することによって、電源立ち上げ時の不要な読み出し動作を抑制することが可能となる。図１４では、タイミングｔ１でシステムリセット信号ＳＹＳ＿ＲＳＴがロウレベルからハイレベルに立ち上がった後、タイミングｔ４で強制リセット信号ＡＦ＿ＲＳＴＢをハイレベルにして外部からの強制的なリセット状態を解除し、その後、タイミングｔ２でシステムリセット信号ＳＹＳ＿ＲＳＴをハイレベルからロウレベルに立ち下げてリセットを解除して動作を開始している。
【００４３】
しかしながら、強制リセット信号ＡＦ＿ＲＳＴＢはシステムリセット信号ＳＹＳ＿ＲＳＴ確定前にロウレベルを確定している必要があり、半導体装置１０１Ａ内部での生成は困難である。従って、強制リセット信号ＡＦ＿ＲＳＴＢは、ＬＳＩ外部から供給する必要があるが、外部でもタイミング生成が困難である場合が多く、また、コスト増加にもつながるという欠点がある。
【００４４】
また、アンチヒューズメモリ２は一般に通常の半導体装置１０１Ａ内部のロジック用電源ＶＤＤ（例えば１．１Ｖ）よりも高い専用電源ＶＤＤＡＦ（例えば３．３Ｖ）が必要となる。一方、一般に半導体装置１０１Ａの外部入力信号を半導体装置内部に取り込む入力バッファは、外部信号のインターフェース電圧に応じた入力バッファ専用の電源ＶＤＤＩＯ（例えば１．８Ｖ）が必要となる。従って、各種電源を考慮して図１３に書き加えると、図１５のように表すことができる。すなわち、外部から与えられるリセット信号であるＥＸＴ＿ＲＳＴＢは、入力バッファ専用の電源ＶＤＤＩＯが供給される入力バッファ１１１から入力され、内部ロジック用電源ＶＤＤが供給されるロジック回路１１２を介して強制リセット信号ＡＦ＿ＲＳＴＢが生成され、アンチヒューズコントローラ１０５に入力されることになる。なお、各電源の電圧値は一例であり、これらの電圧値に限定されるものではない。
【００４５】
図１６に示すように、内部ロジック用電源ＶＤＤ、アンチヒューズメモリ専用電源ＶＤＤＡＦ、入力バッファ専用の電源ＶＤＤＩＯの３種類の電源が、内部ロジック用電源ＶＤＤが最初に投入され、続いてアンチヒューズメモリ専用電源ＶＤＤＡＦが投入され、最後に入力バッファ専用の電源ＶＤＤＩＯが投入されるような順番で投入されると最悪なケースになる。すなわち、タイミングｔ０で内部ロジック用電源ＶＤＤが投入された後、タイミングｔ５で入力バッファ専用の電源ＶＤＤＩＯが投入されるまでは、外部から入力端子に与える信号の論理レベルに係わらず、半導体装置１０１Ａ内部では、強制リセット信号ＡＦ＿ＲＳＴＢの論理レベルは不定となる。したがって、アンチヒューズメモリ専用電源ＶＤＤＡＦが立ち上がってからタイミングｔ５で入力バッファ専用の電源ＶＤＤＩＯが立ち上がるまで、アンチヒューズメモリ２から不要な読み出し動作が行われる可能性がある。これを避けるためには、電源立ち上げ順序を規定する、もしくは、強制リセット信号ＡＦ＿ＲＳＴＢの外部入力信号であるＥＸＴ＿ＲＳＴＢ信号をアンチヒューズメモリ専用電源ＶＤＤＡＦと同じ電源で駆動する、等の制限が必要となり、設計に対する制約が大きくなる。
【００４６】
［第１の実施形態］
図１は、第１の実施形態による半導体装置の不揮発性メモリマクロ３内部のブロック図である。図１において、不揮発性メモリ２は、図８、図９を用いて説明した比較例における不揮発性メモリ２と同様にアンチヒューズメモリである。また、アンチヒューズメモリ２の内部回路は、図９を用いて説明したアンチヒューズメモリ２と同一である。ただし、ＡＮＤ回路２５、２６に共通に接続されている信号がチップイネーブル信号ＣＥから内部チップイネーブル信号ＩＣＥに代わっている。第１の実施形態の説明において、すでに説明した比較例と回路構成がほぼ同一である部分については、比較例と同一の符号を付し、重複する説明は省略する。
【００４７】
図１の第１の実施形態による半導体装置の不揮発性メモリマクロ３は、内部に不揮発性メモリとしてアンチヒューズメモリ２を備えるアンチヒューズマクロ３である。また、アンチヒューズマクロ３は、アンチヒューズメモリ２に加えてカウンタ回路４を備えている。
【００４８】
カウンタ回路４には、アクセスクロック信号ＣＬＫとチップイネーブル信号ＣＥが接続され、内部チップイネーブル信号ＩＣＥを出力する。図９に示す比較例では、アンチヒューズメモリ２のＡＮＤ回路２５、２６には、チップイネーブル信号ＣＥが接続されていたが、図１に示す第１の実施形態では、これが内部チップイネーブル信号ＩＣＥに代わっている。
【００４９】
カウンタ回路４は、チップイネーブル信号ＣＥがハイレベルのときに、アクセスクロック信号ＣＬＫをカウントする。チップイネーブル信号ＣＥがロウレベルで非アクティブのとき、カウンタ回路４はリセットされ、内部チップイネーブル信号ＩＣＥもロウレベルにリセットされる。その後、チップイネーブル信号ＣＥがハイレベルとなりリセットが解除されると、内部チップイネーブル信号ＩＣＥもハイレベルとなり、カウンタ回路４は、アクセスクロック信号のカウントを開始する。アクセスクロック信号のカウント値が所定の値に達すると、カウンタ回路４は、内部チップイネーブル信号ＩＣＥをロウレベルに立ち下げる。
【００５０】
図２は、第１の実施形態による半導体装置１における不揮発性メモリ（アンチヒューズメモリ）周辺のブロック図である。図８の比較例のブロック図と対比すると、アンチヒューズメモリ２とアンチヒューズコントローラ５との間にカウンタ回路４が設けられ、比較例２のアンチヒューズメモリ２が、第１の実施形態では、アンチヒューズメモリ２と、カウンタ回路４を備えるアンチヒューズマクロに置き換わっている。それ以外の構成は、図８に示す比較例のブロック図と同一である。カウンタ回路４以外の構成については、すでに比較例の説明で図８を用いて説明したので重複する説明は省略する。
【００５１】
図３は、第１の実施形態の半導体装置１におけるカウンタ回路４の内部構成の一例を示すブロック図である。図３では、１２８個のデータフリップ回路（４１−０〜４１−１２７）がそれぞれ前段のデータフリップ回路のデータ出力信号Ｑが後段のデータ入力信号Ｄに接続されることにより、１２８個縦続接続されている。この縦続接続されたデータフリップフロップ回路（４１−０〜４１−１２７）のうち、初段のデータフリップフロップ回路４１−０のデータ入力端子Ｄには、チップイネーブル信号ＣＥが接続され、最終段のデータフリップフロップ回路４１−１２７のデータ出力信号Ｑ１２７は、インバータ４３の入力端子に接続されている。
【００５２】
また、各データフリップフロップ回路（４１−０〜４１−１２７）には、アクセスクロック信号ＣＬＫをインバータ４２で反転した信号が共通のクロック信号として接続されている。さらに、各データフリップフロップ回路（４１−０〜４１−１２７）へはチップイネーブル信号ＣＥが共通のリセット信号としてリセット信号入力端子ＲＳＴＢに接続されており、チップイネーブル信号ＣＥがロウレベルのときに、各データフリップフロップ回路（４１−０〜４１−１２７）はリセットされる。
【００５３】
上記構成により、１２８個のデータフリップフロップ回路（４１−０〜４１−１２７）は、全体として初段のデータフリップフロップ回路４１−０に入力されるチップイネープル信号ＣＥをアクセスクロック信号ＣＬＫに同期して１段ずつシフトし、チップイネーブル信号ＣＥがロウレベルになるとリセットされる１２８段のシフトレジスタ回路として機能する。
【００５４】
また、インバータ４３の出力信号ＱＢ１２７は、チップイネーブル信号ＣＥと共にＡＮＤ回路４４の入力端子に接続され、ＡＮＤ回路４４の出力端子から内部チップイネーブル信号ＩＣＥを出力する。なお、図３は、一例として１２８個のデータフリップフロップ回路（４１−０〜４１−１２７）が縦続接続される１２８段のシフトレジスタ回路を用いる例を示したが、シフトレジスタ回路の段数は、アンチヒューズセルアレイ２１のワード数に応じて決めることができる。
【００５５】
図４は、第１の実施形態による半導体装置１の動作タイミング図である。図４において、ＶＤＤは電源電圧、ＳＹＳ＿ＲＳＴはシステムリセット信号、ＳＹＳ＿ＣＬＫはシステムクロック信号、ＣＥはチップイネーブル信号、ＣＬＫはアクセスクロック信号、ＱＢ１２７は図３に示すカウンタ回路４のインバータ４３の出力信号、ＩＣＥは、内部チップイネーブル信号、Ａ［６：０］はアドレス信号、Ｑ［７：０］はデータ出力信号である。
【００５６】
図４において、タイミングｔ０で電源ＶＤＤの立ち上げ直後に、チップイネーブル信号ＣＥがハイレベルで固定された状態（リセットが解除されている状態）になり、かつ、カウンタ回路４の各段のデータフリップフロップ４１−０〜４１−１２７の出力信号Ｑ０〜Ｑ１２７が全てロウレベルであるとする。また、電源ＶＤＤの立ち上げ直後からシステムクロック信号ＳＹＳ＿ＣＬＫが発振を開始しており、システムリセット信号ＳＹＳ＿ＲＳＴは、ロウレベルであるとする。すると信号ＱＢ１２７、内部チップイネーブル信号ＩＣＥはいずれもハイレベルとなる。また、内部チップイネーブル信号ＩＣＥがハイレベルであるので、アンチヒューズメモリ２は、アクセスクロック信号ＣＬＫに同期して読み出し動作を開始する。電源ＶＤＤの立ち上げ直後は、システムリセット信号ＳＹＳ＿ＲＳＴ、システムクロック信号ＳＹＳ＿ＣＬＫ等の内部回路の状態は確定しないが、上記の条件は、電源ＶＤＤの立ち上げ直後から初期設定前にアンチヒューズメモリ２の読み出しをはじめる最悪のケースを想定している。
【００５７】
しかし、カウンタ回路４は、アクセスクロック信号ＣＬＫを１２８回カウントすると、信号ＱＢ１２７がロウレベルに立ち下がり、信号ＱＢ１２７は、ロウレベルに立ち下がる。また、信号ＱＢ１２７がロウレベルに立ち下がることに伴って、内部チップイネーブル信号ＩＣＥもロウレベルに立ち下がる。内部チップイネーブル信号ＩＣＥが立ち下がると、アンチヒューズメモリ２へのアクセスは以降禁止される。
【００５８】
その後、タイミングｔ１でシステムリセット信号ＳＹＳ＿ＲＳＴがハイレベルに立ち上がると、アンチヒューズコントローラ５によりチップイネーブル信号ＣＥはロウレベルに立ち下がり、カウンタ回路４は、初期設定される。さらに、タイミングｔ２でシステムリセット信号ＳＹＳ＿ＲＳＴがロウレベルに立ち下がるとリセットは解除され、チップイネーブル信号ＣＥがハイレベルに立ち上がると共に、信号ＱＢ１２７、内部チップイネーブル信号ＩＣＥもハイレベルに立ち上がり、与えられたアドレス信号Ａ［６：０］に基づいて、アンチヒューズメモリ２からデータの読み出しを開始する。
【００５９】
なお、図４に示す動作タイミング図では、タイミングｔ０からタイミングｔｘの初期設定前の電源投入直後の状態で１２８回アンチヒューズメモリ２へのアクセスが行われているが、これはワーストケースであり、シフトレジスタを構成するデータフリップフロップ回路４１−０〜４１−１２７の初期状態、チップイネーブル信号ＣＥの初期状態によっては、電源投入（タイミングｔ０）から初期設定完了（タイミングｔ２）までに行われるアンチヒューズメモリ２へのアクセス回数は１２８回よりもっと少ないか、０回である。しかし、カウンタ回路４によりシステムリセット信号ＳＹＳ＿ＲＳＴによる初期設定前のアンチヒューズメモリ２へのアクセス回数は、最大でも、１２８回に制限される。また、システムリセット信号ＳＹＳ＿ＲＳＴにより初期設定された後は、アンチヒューズメモリ２へのアクセス回数制限は１２８となる。また、アクセス回数制限を越えて、アンチヒューズメモリ２へのアクセスが必要な場合は、一度チップイネーブル信号ＣＥをロウレベルにしてカウンタ回路４をリセットしてから再びアクセスすればよい。
【００６０】
また、図１〜図４を用いて説明した第１の実施形態では、アンチヒューズメモリ２のワード数が１２８であるので、それに合わせてアンチヒューズメモリ２の最大アクセス回数を１２８に制限しているが、図３におけるシフトレジスタの段数、すなわちアンチヒューズメモリ２の最大アクセス回数は、アンチヒューズメモリ２のワード数に合わせて決めることができる。アンチヒューズメモリすなわち不揮発性メモリのデータを揮発性メモリにコピーして用いる限り、不揮発性メモリに対する読み出しは、１ワードのデータを１回読み出して揮発性メモリにコピーすれば十分であり、不揮発性メモリ全体での最大読み出し回数は、不揮発性メモリに記憶されているデータのワード数と同じ数を確保すれば十分であるからである。
【００６１】
図５は、第１の実施形態による不揮発性メモリに対するアクセス制御フロー図である。電源投入後、ステップＳ１では、システムリセット信号ＳＹＳ＿ＲＳＴがアクティブ（ハイレベル）であるか否かによって制御の流れは変わる。システムリセット信号ＳＹＳ＿ＲＳＴが非アクティブ（ロウレベル）である場合は、ステップＳ２へ進む。
【００６２】
ステップＳ２では、不揮発性メモリ２に対するリードアクセス時間が必要なデータをすべて揮発性メモリ（６Ａ及び／又は６Ｂ）に転送するのに必要な時間が経過しているか否かによって制御が変わる。リードアクセス時間が必要な時間を超過している場合は、以降システムリセット信号ＳＹＳ＿ＲＳＴ（またはチップイネーブル信号ＣＥ）により初期設定されるまで不揮発性メモリ２に対するリードアクセスが禁止される。以上の処理を行いながら、システムリセット信号ＳＹＳ＿ＲＳＴがアクティブ（ハイレベル）になるまで待機する。
【００６３】
システムリセット信号ＳＹＳ＿ＲＳＴがアクティブ（ハイレベル）になると、ステップＳ４へ移行し、不揮発性メモリ２及びその周辺回路の初期設定を行う。さらに、ステップＳ５へ進み、不揮発性メモリ２に記載されているデータをすべて読み出し、揮発性メモリ（６Ａ及び／又は６Ｂ）へ転送する。不揮発性メモリ２から揮発性メモリ（６Ａ及び／又は６Ｂ）へアクセスが必要なデータの転送がすべて終了した後は、不揮発性メモリに対する外部からのリードアクセスを禁止し、不揮発性メモリに記憶されているデータに対するリード要求が外部からあった場合には、不揮発性メモリ２に記憶されているデータに代えて、揮発性メモリ（６Ａ及び／又は６Ｂ）に転送したデータから要求があったデータを読み出す。
【００６４】
従って、外部（図２に示す不揮発性メモリのコントローラ５の外部）から不揮発性メモリ２に記憶したデータに対して何度データのリード要求があろうと、電源を切断しない限り、一度不揮発性メモリ２から揮発性メモリ（６Ａ及び／又は６Ｂ）にデータを転送した後は、再度不揮発性メモリ２に対するリード動作を行う必要はない。
【００６５】
また、電源投入後のシステムリセット信号ＳＹＳ＿ＲＳＴが不定である段階において、カウンタ回路４を設け、カウンタ回路が所定の計数値になると不揮発性メモリ２に対するアクセスを禁止するので、不揮発性メモリ２やその周辺回路の状態が不定の状態であっても、不必要な不揮発性メモリ２へのアクセスを制限することができ、不揮発性メモリ２の寿命を不必要なアクセスにより縮めることはない。
【００６６】
［第２の実施形態］
図６は第２の実施形態の半導体装置におけるカウンタ回路の回路ブロック図である。第２の実施形態は、第１の実施形態とカウンタ回路４Ａの内部回路が異なるだけであり、その他の回路構成は、第１の実施形態と同じである。従って、第１の実施形態と異なるカウンタ回路４Ａの構成と動作について説明し、第１の実施形態と構成が同一である部分については、重複する説明を省略する。
【００６７】
図６のカウンタ回路４Ａに含まれる８個のデータフリップフロップ４１−Ｂ０〜４１Ｂ７は、反転データ出力端子ＱＢが自身のデータ入力端子に帰還接続されている。このように接続することにより、入力クロックを１／２に分周するバイナリカウンタとして機能する。また、８個のフリップフロップ回路４１−Ｂ０〜４１−Ｂ７は、前段の反転データ出力端子を次段のフリップフロップ回路のクロック端子に接続することにより、８段に縦続接続されている。また、初段のフリップフロップ回路４１−Ｂ０のクロック信号としてアクセスクロック信号ＣＬＫをインバータ４２で反転した信号が接続され、最終段のフリップフロップ回路４１−Ｂ７の反転データ出力信号ＱＢ７は、ＮＡＮＤ回路４６と４７で構成されるセットリセットフリップフロップ回路のリセット信号としてＮＡＮＤ回路４６に接続されている。また、チップイネーブル信号ＣＥが各段のフリップフロップ回路４１−Ｂ０〜４１−Ｂ７の反転リセット信号入力端子ＲＳＴＢに接続されると共に、ＮＡＮＤ回路４６と４７で構成されるセットリセットフリップフロップ回路のセット信号としてＮＡＮＤ回路４７に接続されている。また、ＮＡＮＤ回路４６と４７で構成されるセットリセットフリップフロップ回路の出力信号と、チップイネーブル信号ＣＥがＡＮＤ回路４４によって合成され、このＡＮＤ回路４４の出力信号が内部チップイネーブル信号ＩＣＥとなっている。
【００６８】
図６の第２の実施形態によれば、バイナリカウンタを用いることにより、カウンタ回路４Ａを構成するフリップフロップ回路の数を少なくすることができる。したがって、不揮発メモリのワード数が大きい場合には、第２の実施形態のようにバイナリカウンタをカウンタ回路に用いることにより、回路規模を小さくすることができる。ただし、一度リセットしたバイナリカウンタ回路の出力信号が、アクセスクロック信号ＣＬＫのカウンタがさらに進むことによりセット状態に戻ってしまうことを避けるため、バイナリカウンタ回路の出力にセットリセットフリップフロップ回路（４６、４７）を設け、リセット状態を記憶しておく必要がある。
【００６９】
図７は、第２の実施形態の動作タイミング図である。図７の動作タイミングチャートにおいて、アクセスクロック信号ＣＬＫのカウンタ値が１２８に達すると、最終段のフリップフロップの出力信号ＱＢ７がロウレベルに立ち下がり、ＡＮＤ回路４６と４７で構成されるセットリセットフリップフロップ回路がリセットされ、内部チップイネーブル信号ＩＣＥがロウレベルにリセットされる。この内部チップイネーブル信号ＩＣＥがリセットされた状態は、チップイネーブル信号ＣＥがハイレベルとなり、ＡＮＤ回路４６と４７で構成されるセットリセットフリップフロップ回路が再びセットされるまで継続する。この他の動作タイミングについては、図４を用いて説明した第１の実施形態の半導体装置における動作タイミングと何ら変わることはない。
【００７０】
なお、第１の実施形態、第２の実施形態において、不揮発性メモリとしてアンチヒューズ素子を用いたアンチヒューズメモリを用いる例を説明したが、不揮発性メモリは、ヒューズ素子を記憶素子として用いたヒューズメモリであってもよい。これらのアンチヒューズメモリ、ヒューズメモリは、いずれも不可逆的に１回のみ書き込みができるＯＴＰＲＯＭである。さらに、本発明は、ＯＴＰＲＯＭに限られず、読み出し回数が制限を受ける不揮発性メモリであれば、効果が得られる。不揮発性メモリに限られず、すべての半導体装置には寿命があり、ＳＲＡＭ、ＤＲＡＭ、レジスタ等の揮発性メモリのリードアクセス回数も無限ではないと考えられる。しかし、一般的には、不揮発性メモリの方が揮発性メモリよりリードアクセスの許容回数は少ないと考えられるので、本発明は効果が得られる。
【００７１】
また、不揮発性メモリ２にカウンタ回路４を組み込んだ不揮発性メモリマクロ３とすることにより、電源投入直後に限られず、不揮発性メモリマクロ以外の外部の回路が誤動作を起こした場合に、過剰な読み出し要求による不揮発性メモリの過重なストレスを避けることができ、信頼性の高い半導体装置を得ることができる。特に不揮発性メモリマクロがシステムＬＳＩに組み込まれる場合に有効である。
【００７２】
なお、本明細書において、不揮発性メモリに対する書き込みについては、特に触れていないが、書き込みを許可するか否かは、チップイネーブル信号ＣＥによってもよいし、他の制御回路によって制御してもよい。メモリセルがヒューズ素子やアンチヒューズ素子を備える場合を含み、不揮発性メモリに対する書き込みの制御は公知技術を用いることができる。
【００７３】
本発明の全開示（特許請求の範囲及び図面を含む）の枠内において、さらにその基本的技術思想に基づいて、実施例ないし実施例の変更・調整が可能である。また、本発明の特許請求の範囲の枠内において種々の開示要素の多様な組み合わせ乃至選択が可能である。すなわち、本発明は、特許請求の範囲及び図面を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００７４】
１、１０１、１０１Ａ：半導体装置
２：不揮発性メモリ（アンチヒューズメモリ）
３：不揮発性メモリマクロ（アンチヒューズマクロ）
４、４Ａ：カウンタ回路
５、１０５：不揮発性メモリのコントローラ（アンチヒューズコントローラ）
６：揮発性メモリ（ＲＡＭ）
６Ａ：メモリリダンダンシレジスタ
６Ｂ：ＳＲＡＭマクロ
２１：アンチヒューズセルアレイ
２２：ロウアドレスデコーダ・ワード線ドライバ
２３：カラムアドレスデコーダ・データ入出力回路
２４：コントロール回路
２５、２６、４４：ＡＮＤ回路
４１：データフリップフロップ回路
４２、４３：インバータ回路
４６、４７：ＮＡＮＤ回路
１１１：入力バッファ
１１２：ロジック回路
Ａ［６：０］：アドレス信号
Ｄ［７：０］：データ入力信号
Ｑ［７：０］：データ出力信号
ＣＥ：チップイネーブル信号
ＣＬＫ：アクセスクロック信号
ＩＣＥ：内部チップイネーブル信号
ＳＹＳ＿ＣＬＫ：システムクロック信号
ＳＹＳ＿ＲＳＴ：システムリセット信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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