(57)【特許請求の範囲】
【請求項１】
半導体基板上に形成された第１の半導体柱と、
前記第１の半導体柱の下部に形成され、ドナー又はアクセプタ不純物を含む第１の不純物領域と、
前記第１の半導体柱内において、前記第１の不純物領域から上方に離れた位置に形成され、前記第１の不純物領域と同じ導電型を有する第２の不純物領域と、
前記第１の不純物領域と前記第２の不純物領域との間の前記第１の半導体柱の外周を囲むように形成された第１のゲート絶縁層と、
前記第１のゲート絶縁層の外周を囲むように形成された第１のゲート導体層と、
前記第１の不純物領域、前記第２の不純物領域、又は前記第１のゲート導体層の外周側面に接する配線半導体層と、
前記配線半導体層の側面に形成された第１の合金層と、
前記配線半導体層の上面及び側面に形成されるとともに前記第１の合金層と繋がる第２の合金層と、
前記第２の合金層の上面上に形成されたコンタクトホールと、
前記コンタクトホールを介して、前記第１の不純物領域、前記第２の不純物領域、又は前記第１のゲート導体層と電気的に接続された配線金属層と、
を有し、
前記第１の不純物領域及び前記第２の不純物領域は、一方がソースとなる場合に、他方がドレインとなり、前記第１の不純物領域と前記第２の不純物領域との間の前記第１の半導体柱をチャネルとし、且つ前記第１のゲート絶縁層の外周を囲む前記第１のゲート導体層をゲートとした第１のＳＧＴ（Surrounding Gate MOS Transistor）を有する、
ことを特徴とする、ＳＧＴを有する半導体装置。
【請求項２】
前記第２の不純物領域の上方にあって、前記第１の半導体柱内の上部に形成された第３の不純物領域と、
前記第１の半導体柱内において、前記第３の不純物領域から上方に離れた位置に形成され、前記第３の不純物領域と同じ導電型を有する第４の不純物領域と、
前記第３の不純物領域と前記第４の不純物領域との間の前記第１の半導体柱の外周を囲むように形成された第２のゲート絶縁層と、
前記第２のゲート絶縁層の外周を囲むように形成された第２のゲート導体層と、
前記第２の不純物領域と前記第３の不純物領域とに接するとともに、前記第２の不純物領域と前記第３の不純物領域とを繋ぐように形成された前記配線半導体層と、
前記配線半導体層内に形成されるとともに、前記第２の不純物領域に繋がり、且つ前記第２の不純物領域に含まれるドナー又はアクセプタ不純物を含んで前記第２の不純物領域と同じ導電型であり、且つ前記第１の合金層と接する第５の不純物領域と、
前記配線半導体層内に形成されるとともに、前記第３の不純物領域に繋がり、且つ前記第３の不純物領域に含まれるドナー又はアクセプタ不純物を含んで前記第３の不純物領域と同じ導電型であり、且つ前記第１の合金層と接する第６の不純物領域と、
前記配線半導体層の上面及び側面に形成されるとともに前記第１の合金層と繋がる前記第２の合金層と、
前記第２の合金層の上面上に形成された前記コンタクトホールを介して、前記第２の不純物領域と前記第３の不純物領域とに電気的に接続される前記配線金属層と、
を有し、
前記第１のＳＧＴの前記第２の不純物領域と接する前記第３の不純物領域と、前記第４の不純物領域とは、一方がソースとなる場合に、他方がドレインとなり、前記第３の不純物領域と前記第４の不純物領域との間の前記第１の半導体柱をチャネルとし、前記第２のゲート絶縁層の外周を囲む前記第２のゲート導体層をゲートとした第２のＳＧＴと、を有する、
ことを特徴とする、請求項１に記載のＳＧＴを有する半導体装置。
【請求項３】
前記配線半導体層が、前記第２の不純物領域及び前記第３の不純物領域の内で不純物濃度が小さい方の不純物領域に含まれているドナー又はアクセプタ不純物を含んでおり、
前記不純物濃度が小さい方の不純物領域は、前記配線半導体層に含まれたドナー又はアクセプタ不純物が熱拡散されることにより形成されている、
ことを特徴とする、請求項２に記載のＳＧＴを有する半導体装置。
【請求項４】
前記コンタクトホールが前記第２の合金層の上面上に形成されるとともに、前記配線半導体層の側面に繋がる部位の前記第２の合金層を含むように形成されている、
ことを特徴とする、請求項１に記載のＳＧＴを有する半導体装置。
【請求項５】
前記配線半導体層の厚さが、前記コンタクトホールの平面視での一辺長の半分よりも長い、
ことを特徴とする、請求項４に記載のＳＧＴを有する半導体装置。
【請求項６】
前記第１の半導体柱の近傍に形成された第２の半導体柱と、
前記第２の半導体柱に形成された第３のＳＧＴと、
前記第２の半導体柱の外周を囲むように形成された第３のゲート導体層と、
前記第１のゲート導体層と前記第３のゲート導体層とに接するとともに、前記第１のゲート導体層と前記第３のゲート導体層とを繋ぐように形成された前記配線半導体層と、
前記第１の半導体柱の外周を囲む前記配線半導体層の側面に位置し、且つ前記第１のゲート導体層に接する前記第１の合金層と、
前記第２の半導体柱の外周を囲む前記配線半導体層の側面に位置し、且つ前記第３のゲート導体層に接する第３の合金層と、
前記配線半導体層の上表層部及び前記第１の半導体柱及び前記第２の半導体柱の外周を囲む前記配線半導体層の側面に位置し、且つ前記第１の合金層と前記第３の合金層とを繋げる前記第２の合金層と、
前記コンタクトホールと、前記第１の合金層と、前記第２の合金層と、前記第３の合金層とを介して、前記第１のゲート導体層と、前記第３のゲート導体層とに電気的に接続された前記配線金属層と、を有する、
ことを特徴とする、請求項１に記載のＳＧＴを有する半導体装置。
【請求項７】
前記第２の合金層が、前記第５の不純物領域と前記第６の不純物領域とに接している、
ことを特徴とする請求項２に記載のＳＧＴを有する半導体装置。
【請求項８】
前記配線半導体層が、ドナー又はアクセプタ不純物を含み、
熱処理により、前記配線半導体層のドナー又はアクセプタ不純物が、前記第１の半導体柱内に熱拡散して、前記第１の半導体柱に第７の不純物領域が形成され、
前記第７の不純物領域の上下に、同じ導電型のＳＧＴが形成されている、
ことを特徴とする、請求項２に記載のＳＧＴを有する半導体装置。
【請求項９】
半導体基板上に第１の半導体柱を形成する第１の半導体柱形成工程と、
前記第１の半導体柱の下部にドナー又はアクセプタ不純物を含む第１の不純物領域を形成する第１の不純物領域形成工程と、
前記第１の半導体柱内において、前記第１の不純物領域から上方に離れた位置に形成され、前記第１の不純物領域と同じ導電型を有する第２の不純物領域を形成する第２の不純物領域形成工程と、
前記第１の不純物領域と前記第２の不純物領域との間の前記第１の半導体柱の外周を囲むように第１のゲート絶縁層を形成する第１のゲート絶縁層形成工程と、
前記第１のゲート絶縁層の外周を囲むように第１のゲート導体層を形成する第１のゲート導体層形成工程と、
前記第１の不純物領域、前記第２の不純物領域、又は前記第１のゲート導体層の外周側面に接する配線半導体層を形成する配線半導体層形成工程と、
前記配線半導体層の側面に第１の合金層を形成し、前記配線半導体層の上面及び側面に、前記第１の合金層と繋がるように第２の合金層を形成する第１及び第２の合金層形成工程と、
前記第２の合金層の上面上にコンタクトホールを形成するコンタクトホール形成工程と、
前記コンタクトホールを介して、前記第１の不純物領域、前記第２の不純物領域、又は前記第１のゲート導体層と電気的に接続された配線金属層を形成する配線金属層形成工程と、を有し、
前記第１の不純物領域及び前記第２の不純物領域は、一方がソースとなる場合に、他方がドレインとなり、前記第１の不純物領域と前記第２の不純物領域との間の前記第１の半導体柱をチャネルとし、且つ前記第１のゲート絶縁層の外周を囲む前記第１のゲート導体層をゲートとした第１のＳＧＴとなる、
ことを特徴とする、ＳＧＴを有する半導体装置の製造方法。
【請求項１０】
前記第２の不純物領域の上方にあって、前記第１の半導体柱内の上部に第３の不純物領域を形成する第３の不純物領域形成工程と、
前記第１の半導体柱内において、前記第３の不純物領域から上方に離れた位置に、前記第３の不純物領域と同じ導電型を有する第４の不純物領域を形成する第４の不純物領域形成工程と、
前記第３の不純物領域と前記第４の不純物領域との間の前記第１の半導体柱の外周を囲むように第２のゲート絶縁層を形成する第２のゲート絶縁層形成工程と、
前記第２のゲート絶縁層の外周を囲むように第２のゲート導体層を形成する第２のゲート導体層形成工程と、
前記第２の不純物領域と前記第３の不純物領域とに接するとともに、前記第２の不純物領域と前記第３の不純物領域を繋ぐように、前記配線半導体層を形成する前記配線半導体層形成工程と、
前記配線半導体層内に、前記第２の不純物領域に繋がり、且つ前記第２の不純物領域に含まれるドナー又はアクセプタ不純物を含んで前記第２の不純物領域と同じ導電型であり、且つ前記第１の合金層と接する第５の不純物領域を形成する第５の不純物領域形成工程と、
前記配線半導体層内に、前記第３の不純物領域に繋がり、且つ前記第３の不純物領域に含まれるドナー又はアクセプタ不純物を含んで前記第３の不純物領域と同じ導電型であり、且つ前記第１の合金層と接する第６の不純物領域を形成する第６の不純物領域形成工程と、
前記配線半導体層の上面及び側面に、前記第１の合金層と繋がる前記第２の合金層を形成する前記第２の合金層形成工程と、
前記第２の合金層の上面上に前記コンタクトホールを形成する前記コンタクトホール形成工程と、
前記コンタクトホールを介して、前記第２の不純物領域と前記第３の不純物領域とに電気的に接続される前記配線金属層を形成する前記配線金属層形成工程と、
を有し、
前記第１のＳＧＴの前記第２の不純物領域と接する前記第３の不純物領域と、前記第４の不純物領域とは、一方がソースとなる場合に、他方がドレインとなり、前記第３の不純物領域と前記第４の不純物領域との間の前記第１の半導体柱をチャネルとし、前記第２のゲート絶縁層の外周を囲む前記第２のゲート導体層をゲートとした第２のＳＧＴとなる、
ことを特徴とする、請求項９に記載のＳＧＴを有する半導体装置の製造方法。
【請求項１１】
前記配線半導体層に、前記第２の不純物領域及び前記第３の不純物領域の内で不純物濃度が小さい方の不純物領域に含まれているドナー、又はアクセプタ不純物を含ませ、
前記配線半導体層に含まれたドナー又はアクセプタ不純物を、前記配線半導体層から前記第１の半導体柱内に熱拡散させ、
前記第１の半導体柱内に、前記第２の不純物領域と前記第３の不純物領域を形成する、
ことを特徴とする、請求項１０に記載のＳＧＴを有する半導体装置の製造方法。
【請求項１２】
前記コンタクトホールを、前記第２の合金層の上面上に形成するとともに、前記第２の合金層の上面及び側面を一部に含むように形成する、
ことを特徴とする、請求項９に記載のＳＧＴを有する半導体装置の製造方法。
【請求項１３】
前記配線半導体層の厚さを、前記コンタクトホールの平面視での一辺長の半分よりも長く形成する、
ことを特徴とする、請求項１２に記載のＳＧＴを有する半導体装置の製造方法。
【請求項１４】
前記第１の半導体柱の近傍に、第２の半導体柱を形成する第２の半導体柱形成工程と、
前記第２の半導体柱に、第３のＳＧＴを形成する第３のＳＧＴ形成工程と、
前記第２の半導体柱の外周を囲むように第３のゲート導体層を形成する第３のゲート導体層形成工程と、
前記第１のゲート導体層と前記第３のゲート導体層とに接するとともに、前記第１のゲート導体層と前記第３のゲート導体層とを繋ぐように前記配線半導体層を形成する前記配線半導体層形成工程と、
前記第１の半導体柱の外周を囲む前記配線半導体層の側面に位置し、且つ前記第１のゲート導体層に接するように第１の合金層を形成する前記第１の合金層形成工程と、
前記第２の半導体柱の外周を囲む前記配線半導体層の側面に位置し、且つ前記第３のゲート導体層に接するように第３の合金層を形成する第３の合金層形成工程と、
前記配線半導体層の上表層部及び前記第１の半導体柱及び前記第２の半導体柱の外周を囲む前記配線半導体層の側面に位置し、且つ前記第１の合金層と前記第３の合金層とを繋げる第２の合金層を形成する前記第２の合金層形成工程と、
前記第２の合金層の上面上に前記コンタクトホールを形成する前記コンタクトホール形成工程と、
前記コンタクトホールと、前記第１の合金層と、前記第２の合金層と、前記第３の合金層とを介して、前記第１のゲート導体層と、前記第３のゲート導体層とに電気的に接続されるように前記配線金属層を形成する前記配線金属層形成工程と、を有する、
ことを特徴とする、請求項９に記載のＳＧＴを有する半導体装置。
【請求項１５】
前記第２の合金層を、前記第５の不純物領域と前記第６の不純物領域とに接するように形成する、
ことを特徴とする請求項１０に記載のＳＧＴを有する半導体装置の製造方法。
【請求項１６】
前記配線半導体層に、ドナー又はアクセプタ不純物を含ませ、
熱処理により、前記配線半導体層のドナー又はアクセプタ不純物を、前記第１の半導体柱内に熱拡散させて、前記第１の半導体柱に第７の不純物領域を形成し、
前記第７の不純物領域の上下に、同じ導電型のＳＧＴを形成する、
ことを特徴とする、請求項１０に記載のＳＧＴを有する半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＧＴ（Surrounding Gate MOS Transistor）を有する半導体装置と、その製造方法に関する。
【背景技術】
【０００２】
近年、ＳＧＴは、高集積な半導体装置を提供する半導体素子として注目されている。そして、ＳＧＴを有する半導体装置の更なる高集積化が求められている。【０００３】
通常のプレナー型ＭＯＳトランジスタでは、チャネルが半導体基板の表面に沿った水平方向に存在する。これに対して、ＳＧＴのチャネルは、半導体基板表面に対して垂直方向にある（例えば、特許文献１、非特許文献１を参照）。このため、ＳＧＴはプレナー型ＭＯＳトランジスタと比べ、半導体装置の高密度化が可能である。【０００４】
図８に、ＮチャネルＳＧＴの構造模式図を示す。Ｐ型又はｉ型（真性型）の導電型を有するＳｉ柱１００（以下、シリコン半導体柱を「Ｓｉ柱」と称する。）の上下の位置に、一方がソースとなる場合に、他方がドレインとなり、一方がドレインとなる場合に、他方がソースとなるＮ＋領域１０１ａ、１０１ｂ（以下、ドナー不純物を高濃度で含む半導体領域を、以下、「Ｎ＋領域」と称する。）が形成されている。このソース、ドレインとなるＮ＋領域１０１ａ、１０１ｂ間のＳｉ柱１００がチャネル領域１０２となる。このチャネル領域１０２を囲むようにゲート絶縁層１０３が形成され、このゲート絶縁層１０３を囲むようにゲート導体層１０４が形成されている。ＳＧＴでは、ソース、ドレインとなるＮ＋領域１０１ａ、１０１ｂ、チャネル領域１０２、ゲート絶縁層１０３、ゲート導体層１０４が、単一のＳｉ柱１００内に形成される。このため、ＳＧＴの平面視での面積は、プレナー型ＭＯＳトランジスタの単一のソース又はドレインＮ＋領域面積に相当する。そのため、ＳＧＴを有する回路チップは、プレナー型ＭＯＳトランジスタを有する回路チップと比較して、更なるチップサイズの縮小化が実現できる。
【０００５】
現在、ＳＧＴを用いた回路チップのサイズを縮小化するための更なる取り組みがなされている。例えば、図９の構造模式図に示すように、１つのＳｉ柱１１５の上下の位置に２つのＳＧＴ１１６ａ、１１６ｂを形成することにより、回路面積が縮小できることが予測されている（例えば、非特許文献２を参照）。【０００６】
図９は、Ｓｉ柱１１５の下方にＮチャネルＳＧＴ１１６ａが形成され、このＮチャネルＳＧＴ１１６ａの上方にＰチャネルＳＧＴ１１６ｂが形成されたＣＭＯＳインバータ回路の模式構造図を示す。Ｐ層基板１１７（以下、アクセプタ不純物を含む半導体層を「Ｐ層」と称する。）上にＳｉ柱１１５が形成されている。Ｓｉ柱１１５の外周かつＰ層基板１１７上にＳｉＯ２層１１８が形成されている。そして、Ｓｉ柱１１５を囲むように、ＮチャネルＳＧＴ１１６ａのゲート絶縁層１１９ａと、ＰチャネルＳＧＴ１１６ｂのゲート絶縁層１１９ｂを形成する。そして、このゲート絶縁層１１９ａ、１１９ｂを囲むように、Ｓｉ柱１１５の外周に、ＮチャネルＳＧＴ１１６ａのゲート導体層１２０ａと、ＰチャネルＳＧＴ１１６ｂのゲート導体層１２０ｂを形成する。そして、Ｓｉ柱１１５の底部に繋がるＰ層基板１１７の表層部にＮ＋領域１２１ａを形成するとともに、Ｓｉ柱１１５の中央にＮ＋領域１２１ｂ、Ｎ＋領域１２１ｂに繋がるＳｉ柱１１５内に、Ｐ＋領域１２２ａ（以下、アクセプタ不純物を高濃度で含む半導体領域を「Ｐ＋領域」と称する。）、Ｓｉ柱１１５の頂部にＰ＋領域１２２ｂをそれぞれ形成する。Ｎ＋領域１２１ａは、ＮチャネルＳＧＴ１１６ａのソースであり、Ｎ＋領域１２１ｂはＮチャネルＳＧＴ１１６ａのドレインである。Ｎ＋領域１２１ａ、１２１ｂの間にあるＳｉ柱１１５は、ＮチャネルＳＧＴ１１６ａのチャネル領域１２３ａである。Ｐ＋領域１２２ｂは、ＰチャネルＳＧＴ１１６ｂのソースであり、Ｐ＋領域１２２ａは、ＰチャネルＳＧＴ１１６ｂのドレインである。Ｐ＋領域１２２ａ、１２２ｂの間のＳｉ柱１１５は、ＰチャネルＳＧＴ１１６ｂのチャネル領域１２３ｂである。Ｓｉ柱１１５の底部に繋がるＮ＋領域１２１ａの表層部にニッケルシリサイド層（ＮｉＳｉ層）１２５ａを形成し、Ｓｉ柱１１５の中央部にあるＮ＋領域１２１ｂ、Ｐ＋領域１２２ａの外周にＮｉＳｉ層１２５ｂが形成され、Ｓｉ柱１１５の頂部にあるＰ＋領域１２２ｂの上部表層にＮｉＳｉ層１２５ｃが形成されている。Ｎ＋領域１２１ａ内のＮｉＳｉ層１２５ａに繋がるようにグランド配線金属層１２６ａが形成され、グランド配線金属層１２６ａはグランド端子ＶＳＳに接続されている。これと同様に、ＮｉＳｉ層１２５ｂに繋がるように出力配線金属層１２６ｂが形成され、出力配線金属層１２６ｂは出力端子Ｖｏに接続されている。これと同様に、ＮｉＳｉ層１２５ｃに繋がるように電源配線金属層１２６ｃが形成され、電源配線金属層１２６ｃは電源端子ＶＤＤに接続されている。ゲート導体層１２０ａ、１２０ｂに繋がるように入力配線金属層１２７ａ、１２７ｂが形成され、入力配線金属層１２７ａ、１２７ｂはそれぞれ入力端子Ｖｉに接続されている。【０００７】
図９の模式構造図において、Ｓｉ柱１１５の中央部にあるＮ＋領域１２１ｂ、Ｐ＋領域１２２ａに繋がっているＮｉＳｉ層１２５ｂは、Ｎ＋領域１２１ｂ及びＰ＋領域１２２ａの外周表面にニッケル（Ｎｉ）膜を皮膜した後、４５０℃程度で熱処理を行い、さらに表面に残存しているＮｉ膜を除去することで形成される。これにより、ＮｉＳｉ層１２５ｂは、Ｎ＋領域１２１ｂ及びＰ＋領域１２２ａの外周から内部に亘って形成される。例えば、Ｓｉ柱１１５の直径が２０ｎｍの場合には、ＮｉＳｉ層１２５ｂの厚さは約５ｎｍ〜１０ｎｍになるように形成するのが望ましい。ＮｉＳｉ層１２５ｂの厚さが１０ｎｍの場合には、ＮｉＳｉ層１２５ｂはＳｉ柱１１５の断面全体を占めることになる。ここで、ＮｉＳｉの線熱膨張係数は１２×１０−６／Ｋであって、Ｓｉの線熱膨張係数２．４×１０−６／Ｋの５倍であるので、ＮｉＳｉ層１２５ｂによってＳｉ柱１１５内部に大きな応力歪が発生する。これにより、Ｓｉ柱１１５が曲がったり、倒れたりするなどの不良が発生し易くなる。この不良は、回路の高集積化のためにＳｉ柱の直径を小さくすることで、さらに発生し易くなる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平２−１８８９６６号公報
【非特許文献】
【０００９】
【非特許文献１】Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka : IEEE Transaction on Electron Devices, Vol.38, No.3, pp.573-578 (1991)
【非特許文献２】Hyoungiun Na and Tetsuo Endoh : "A New Compact SRAM cell by Vertical MOSFET for Low-power and Stable Operation", Memory Workshop, 201 3rd IEEE International Digest, pp.1〜4 (2011)
【非特許文献３】Tadashi Shibata, Susumu Kohyama and Hisakazu Iizuka : "A New Field Isolation Technology for High Density MOS LSI", Japanese Journal of Applied Physics, Vol. 18, pp.263-267 (1979)
【発明の概要】
【発明が解決しようとする課題】
【００１０】
以上、図９に示す、ＳＧＴを有する半導体装置においては、単一のＳｉ柱１１５の中央部に存在するＮ＋領域１２１ｂ及びＰ＋領域１２２ａに繋がるＮｉＳｉ層１２５ｂの形成にあたっては、ＳｉとＮｉＳｉとの線熱膨張係数の異なりが、Ｓｉ柱１１５内に応力歪を発生させ、Ｓｉ柱１１５の曲がりや倒れの発生原因となる。このような不良の発生により、正常な動作をする、ＳＧＴを用いた回路が得られ難くなる。また、回路の高集積化に伴い、Ｓｉ柱１１５の直径を小さくすると、Ｓｉ柱１１５に曲がりや倒れが発生し易くなるという問題がある。これに対して、Ｓｉ柱１１５に曲がりや倒れが発生しない、Ｎ＋領域１２１ｂ及びＰ＋領域１２２ａに繋がるＮｉＳｉ層１２５ｂの形成が求められている。
【課題を解決するための手段】
【００１１】
本発明の第１の観点に係る、ＳＧＴを有する半導体装置は、
半導体基板上に形成された第１の半導体柱と、
前記第１の半導体柱の下部に形成され、ドナー又はアクセプタ不純物を含む第１の不純物領域と、
前記第１の半導体柱内において、前記第１の不純物領域から上方に離れた位置に形成され、前記第１の不純物領域と同じ導電型を有する第２の不純物領域と、
前記第１の不純物領域と前記第２の不純物領域との間の前記第１の半導体柱の外周を囲むように形成された第１のゲート絶縁層と、
前記第１のゲート絶縁層の外周を囲むように形成された第１のゲート導体層と、
前記第１の不純物領域、前記第２の不純物領域、又は前記第１のゲート導体層の外周側面に接する配線半導体層と、
前記配線半導体層の側面に形成された第１の合金層と、
前記配線半導体層の上面及び側面に形成されるとともに前記第１の合金層と繋がる第２の合金層と、
前記第２の合金層の上面上に形成されたコンタクトホールと、
前記コンタクトホールを介して、前記第１の不純物領域、前記第２の不純物領域、又は前記第１のゲート導体層と電気的に接続された配線金属層と、
を有し、
前記第１の不純物領域及び前記第２の不純物領域は、一方がソースとなる場合に、他方がドレインとなり、前記第１の不純物領域と前記第２の不純物領域との間の前記第１の半導体柱をチャネルとし、且つ前記第１のゲート絶縁層の外周を囲む前記第１のゲート導体層をゲートとした第１のＳＧＴ（Surrounding Gate MOS Transistor）を有する、
ことを特徴とする。
【００１２】
前記第２の不純物領域の上方にあって、前記第１の半導体柱内の上部に形成された第３の不純物領域と、
前記第１の半導体柱内において、前記第３の不純物領域から上方に離れた位置に形成され、前記第３の不純物領域と同じ導電型を有する第４の不純物領域と、
前記第３の不純物領域と前記第４の不純物領域との間の前記第１の半導体柱の外周を囲むように形成された第２のゲート絶縁層と、
前記第２のゲート絶縁層の外周を囲むように形成された第２のゲート導体層と、
前記第２の不純物領域と前記第３の不純物領域とに接するとともに、前記第２の不純物領域と前記第３の不純物領域とを繋ぐように形成された前記配線半導体層と、
前記配線半導体層内に形成されるとともに、前記第２の不純物領域に繋がり、且つ前記第２の不純物領域に含まれるドナー又はアクセプタ不純物を含んで前記第２の不純物領域と同じ導電型であり、且つ前記第１の合金層と接する第５の不純物領域と、
前記配線半導体層内に形成されるとともに、前記第３の不純物領域に繋がり、且つ前記第３の不純物領域に含まれるドナー又はアクセプタ不純物を含んで前記第３の不純物領域と同じ導電型であり、且つ前記第１の合金層と接する第６の不純物領域と、
前記配線半導体層の上面及び側面に形成されるとともに前記第１の合金層と繋がる前記第２の合金層と、
前記第２の合金層の上面上に形成された前記コンタクトホールを介して、前記第２の不純物領域と前記第３の不純物領域とに電気的に接続される前記配線金属層と、
を有し、
前記第１のＳＧＴの前記第２の不純物領域と接する前記第３の不純物領域と、前記第４の不純物領域とは、一方がソースとなる場合に、他方がドレインとなり、前記第３の不純物領域と前記第４の不純物領域との間の前記第１の半導体柱をチャネルとし、前記第２のゲート絶縁層の外周を囲む前記第２のゲート導体層をゲートとした第２のＳＧＴと、を有する、
ことが望ましい。
【００１３】
前記配線半導体層が、前記第２の不純物領域及び前記第３の不純物領域の内で不純物濃度が小さい方の不純物領域に含まれているドナー又はアクセプタ不純物を含んでおり、
前記不純物濃度が小さい方の不純物領域は、前記配線半導体層に含まれたドナー又はアクセプタ不純物が熱拡散されることにより形成されている、
ことが望ましい。
【００１４】
前記コンタクトホールが前記第２の合金層の上面上に形成されるとともに、前記配線半導体層の側面に繋がる部位の前記第２の合金層を含むように形成されている、
ことが望ましい。
【００１５】
前記配線半導体層の厚さが、前記コンタクトホールの平面視での一辺長の半分よりも長い、
ことが望ましい。
【００１６】
前記第１の半導体柱の近傍に形成された第２の半導体柱と、
前記第２の半導体柱に形成された第３のＳＧＴと、
前記第２の半導体柱の外周を囲むように形成された第３のゲート導体層と、
前記第１のゲート導体層と前記第３のゲート導体層とに接するとともに、前記第１のゲート導体層と前記第３のゲート導体層とを繋ぐように形成された前記配線半導体層と、
前記第１の半導体柱の外周を囲む前記配線半導体層の側面に位置し、且つ前記第１のゲート導体層に接する前記第１の合金層と、
前記第２の半導体柱の外周を囲む前記配線半導体層の側面に位置し、且つ前記第３のゲート導体層に接する第３の合金層と、
前記配線半導体層の上表層部及び前記第１の半導体柱及び前記第２の半導体柱の外周を囲む前記配線半導体層の側面に位置し、且つ前記第１の合金層と前記第３の合金層とを繋げる前記第２の合金層と、
前記コンタクトホールと、前記第１の合金層と、前記第２の合金層と、前記第３の合金層とを介して、前記第１のゲート導体層と、前記第３のゲート導体層とに電気的に接続された前記配線金属層と、を有する、
ことが望ましい。
【００１７】
前記第２の合金層が、前記第５の不純物領域と前記第６の不純物領域とに接している、
ことが望ましい。【００１８】
前記配線半導体層が、ドナー又はアクセプタ不純物を含み、
熱処理により、前記配線半導体層のドナー又はアクセプタ不純物が、前記第１の半導体柱内に熱拡散して、前記第１の半導体柱に第７の不純物領域が形成され、
前記第７の不純物領域の上下に、同じ導電型のＳＧＴが形成されている、
ことが望ましい。
【００１９】
本発明の第２の観点に係る、ＳＧＴを有する半導体装置の製造方法は、
半導体基板上に第１の半導体柱を形成する第１の半導体柱形成工程と、
前記第１の半導体柱の下部にドナー又はアクセプタ不純物を含む第１の不純物領域を形成する第１の不純物領域形成工程と、
前記第１の半導体柱内において、前記第１の不純物領域から上方に離れた位置に形成され、前記第１の不純物領域と同じ導電型を有する第２の不純物領域を形成する第２の不純物領域形成工程と、
前記第１の不純物領域と前記第２の不純物領域との間の前記第１の半導体柱の外周を囲むように第１のゲート絶縁層を形成する第１のゲート絶縁層形成工程と、
前記第１のゲート絶縁層の外周を囲むように第１のゲート導体層を形成する第１のゲート導体層形成工程と、
前記第１の不純物領域、前記第２の不純物領域、又は前記第１のゲート導体層の外周側面に接する配線半導体層を形成する配線半導体層形成工程と、
前記配線半導体層の側面に第１の合金層を形成し、前記配線半導体層の上面及び側面に、前記第１の合金層と繋がるように第２の合金層を形成する第１及び第２の合金層形成工程と、
前記第２の合金層の上面上にコンタクトホールを形成するコンタクトホール形成工程と、
前記コンタクトホールを介して、前記第１の不純物領域、前記第２の不純物領域、又は前記第１のゲート導体層と電気的に接続された配線金属層を形成する配線金属層形成工程と、を有し、
前記第１の不純物領域及び前記第２の不純物領域は、一方がソースとなる場合に、他方がドレインとなり、前記第１の不純物領域と前記第２の不純物領域との間の前記第１の半導体柱をチャネルとし、且つ前記第１のゲート絶縁層の外周を囲む前記第１のゲート導体層をゲートとした第１のＳＧＴとなる、
ことを特徴とする。
【００２０】
前記第２の不純物領域の上方にあって、前記第１の半導体柱内の上部に第３の不純物領域を形成する第３の不純物領域形成工程と、
前記第１の半導体柱内において、前記第３の不純物領域から上方に離れた位置に、前記第３の不純物領域と同じ導電型を有する第４の不純物領域を形成する第４の不純物領域形成工程と、
前記第３の不純物領域と前記第４の不純物領域との間の前記第１の半導体柱の外周を囲むように第２のゲート絶縁層を形成する第２のゲート絶縁層形成工程と、
前記第２のゲート絶縁層の外周を囲むように第２のゲート導体層を形成する第２のゲート導体層形成工程と、
前記第２の不純物領域と前記第３の不純物領域とに接するとともに、前記第２の不純物領域と前記第３の不純物領域を繋ぐように、前記配線半導体層を形成する前記配線半導体層形成工程と、
前記配線半導体層内に、前記第２の不純物領域に繋がり、且つ前記第２の不純物領域に含まれるドナー又はアクセプタ不純物を含んで前記第２の不純物領域と同じ導電型であり、且つ前記第１の合金層と接する第５の不純物領域を形成する第５の不純物領域形成工程と、
前記配線半導体層内に、前記第３の不純物領域に繋がり、且つ前記第３の不純物領域に含まれるドナー又はアクセプタ不純物を含んで前記第３の不純物領域と同じ導電型であり、且つ前記第１の合金層と接する第６の不純物領域を形成する第６の不純物領域形成工程と、
前記配線半導体層の上面及び側面に、前記第１の合金層と繋がる前記第２の合金層を形成する前記第２の合金層形成工程と、
前記第２の合金層の上面上に前記コンタクトホールを形成する前記コンタクトホール形成工程と、
前記コンタクトホールを介して、前記第２の不純物領域と前記第３の不純物領域とに電気的に接続される前記配線金属層を形成する前記配線金属層形成工程と、
を有し、
前記第１のＳＧＴの前記第２の不純物領域と接する前記第３の不純物領域と、前記第４の不純物領域とは、一方がソースとなる場合に、他方がドレインとなり、前記第３の不純物領域と前記第４の不純物領域との間の前記第１の半導体柱をチャネルとし、前記第２のゲート絶縁層の外周を囲む前記第２のゲート導体層をゲートとした第２のＳＧＴとなる、
ことが望ましい。
【００２１】
前記配線半導体層に、前記第２の不純物領域及び前記第３の不純物領域の内で不純物濃度が小さい方の不純物領域に含まれているドナー、又はアクセプタ不純物を含ませ、
前記配線半導体層に含まれたドナー又はアクセプタ不純物を、前記配線半導体層から前記第１の半導体柱内に熱拡散させ、
前記第１の半導体柱内に、前記第２の不純物領域と前記第３の不純物領域を形成する、
ことが望ましい。
【００２２】
前記コンタクトホールを、前記第２の合金層の上面上に形成するとともに、前記第２の合金層の上面及び側面を一部に含むように形成する、
ことが望ましい。
【００２３】
前記配線半導体層の厚さを、前記コンタクトホールの平面視での一辺長の半分よりも長く形成する、
ことが望ましい。
【００２４】
前記第１の半導体柱の近傍に、第２の半導体柱を形成する第２の半導体柱形成工程と、
前記第２の半導体柱に、第３のＳＧＴを形成する第３のＳＧＴ形成工程と、
前記第２の半導体柱の外周を囲むように第３のゲート導体層を形成する第３のゲート導体層形成工程と、
前記第１のゲート導体層と前記第３のゲート導体層とに接するとともに、前記第１のゲート導体層と前記第３のゲート導体層とを繋ぐように前記配線半導体層を形成する前記配線半導体層形成工程と、
前記第１の半導体柱の外周を囲む前記配線半導体層の側面に位置し、且つ前記第１のゲート導体層に接するように第１の合金層を形成する前記第１の合金層形成工程と、
前記第２の半導体柱の外周を囲む前記配線半導体層の側面に位置し、且つ前記第３のゲート導体層に接するように第３の合金層を形成する第３の合金層形成工程と、
前記配線半導体層の上表層部及び前記第１の半導体柱及び前記第２の半導体柱の外周を囲む前記配線半導体層の側面に位置し、且つ前記第１の合金層と前記第３の合金層とを繋げる第２の合金層を形成する前記第２の合金層形成工程と、
前記第２の合金層の上面上に前記コンタクトホールを形成する前記コンタクトホール形成工程と、
前記コンタクトホールと、前記第１の合金層と、前記第２の合金層と、前記第３の合金層とを介して、前記第１のゲート導体層と、前記第３のゲート導体層とに電気的に接続されるように前記配線金属層を形成する前記配線金属層形成工程と、を有する、
ことが望ましい。
【００２５】
前記第２の合金層を、前記第５の不純物領域と前記第６の不純物領域とに接するように形成する、
ことが望ましい。【００２６】
前記配線半導体層に、ドナー又はアクセプタ不純物を含ませ、
熱処理により、前記配線半導体層のドナー又はアクセプタ不純物を、前記第１の半導体柱内に熱拡散させて、前記第１の半導体柱に第７の不純物領域を形成し、
前記第７の不純物領域の上下に、同じ導電型のＳＧＴを形成する、
ことが望ましい。
【発明の効果】
【００２７】
本発明によれば、ＳＧＴを有する半導体装置において、半導体柱の中央部にある、半導体領域又はゲート導体層に電気的に繋がる金属配線層に合金層を形成する場合に発生する、半導体柱の曲がりや倒れを抑制し、半導体領域又はゲート導体層と、合金層に繋がる配線金属層との接続を確実にすることが可能となる。
【図面の簡単な説明】
【００２８】
【図１Ａ】本発明の第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図（ａ）と断面構造図（ｂ），（ｃ）である。
【図１Ｂ】第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図（ａ）と断面構造図（ｂ），（ｃ）である。
【図１Ｃ】第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図（ａ）と断面構造図（ｂ），（ｃ）である。
【図１Ｄ】第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図（ａ）と断面構造図（ｂ），（ｃ）である。
【図１Ｅ】第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図（ａ）と断面構造図（ｂ），（ｃ）である。
【図１Ｆ】第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図（ａ）と断面構造図（ｂ），（ｃ）である。
【図１Ｇ】第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図（ａ）と断面構造図（ｂ），（ｃ）である。
【図１Ｈ】第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図（ａ）と断面構造図（ｂ），（ｃ）である。
【図１Ｉ】第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図（ａ）と断面構造図（ｂ），（ｃ）である。
【図１Ｊ】第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図（ａ）と断面構造図（ｂ），（ｃ）である。
【図１Ｋ】第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図（ａ）と断面構造図（ｂ），（ｃ）である。
【図１Ｌ】第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図（ａ）と断面構造図（ｂ），（ｃ）である。
【図１Ｍ】第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図（ａ）と断面構造図（ｂ），（ｃ）である。
【図２Ａ】本発明の第２実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図（ａ）と断面構造図（ｂ），（ｃ）である。
【図２Ｂ】第２実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図（ａ）と断面構造図（ｂ），（ｃ）である。
【図２Ｃ】第２実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図（ａ）と断面構造図（ｂ），（ｃ）である。
【図２Ｄ】第２実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図（ａ）と断面構造図（ｂ），（ｃ）である。
【図２Ｅ】第２実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図（ａ）と断面構造図（ｂ），（ｃ）である。
【図３】本発明の第３実施形態に係るＳＧＴを有する半導体装置を説明するためのＣＭＯＳインバータ回路の平面図（ａ）と断面構造図（ｂ），（ｃ）である。
【図４】本発明の第４実施形態に係るＳＧＴを有する半導体装置を説明するためのＣＭＯＳインバータ回路の平面図（ａ）と断面構造図（ｂ），（ｃ）である。
【図５】本発明の第５実施形態に係るＳＧＴを有する半導体装置を説明するためのＣＭＯＳインバータ回路の平面図（ａ）と断面構造図（ｂ），（ｃ）である。
【図６Ａ】本発明の第６実施形態に係るＳＧＴを有する半導体装置を説明するためのＣＭＯＳインバータ回路の平面図（ａ）と断面構造図（ｂ），（ｃ）である。
【図６Ｂ】第６実施形態に係るＳＧＴを有する半導体装置を説明するためのＣＭＯＳインバータ回路の平面図（ａ）と断面構造図（ｂ），（ｃ）である。
【図７Ａ】本発明の第７実施形態に係るＳＧＴを有する半導体装置を説明するためのＣＭＯＳインバータ回路の平面図（ａ）と断面構造図（ｂ），（ｃ）である。
【図７Ｂ】第７実施形態に係るＳＧＴを有する半導体装置を説明するためのＣＭＯＳインバータ回路の平面図（ａ）と断面構造図（ｂ），（ｃ）である。
【図８】従来例のＳＧＴを示す模式構造図である。
【図９】従来例の単一のＳｉ柱に、下方にＮチャネルＳＧＴを、上方にＰチャネルＳＧＴを形成したＣＭＯＳインバータ回路の模式構造図である。
【発明を実施するための形態】
【００２９】
以下、本発明の実施形態に係る、ＳＧＴを有する半導体装置及びその製造方法について、図面を参照しながら説明する。
【００３０】
（第１実施形態）
以下、図１Ａ〜図１Ｍを参照しながら、本発明の第１実施形態に係る、ＳＧＴを有する半導体装置であるＣＭＯＳインバータ回路の製造方法について説明する。
【００３１】
図１Ａに、ＳＧＴを有するＣＭＯＳインバータ回路の最初の工程を説明するための、平面図と断面図を示す。（ａ）は平面図、（ｂ）は（ａ）のＸ−Ｘ’線に沿う断面構造図、（ｃ）は（ａ）のＹ−Ｙ’線に沿う断面構造図を示す。以下の説明で参照するその他の図面も、（ａ）、（ｂ）、（ｃ）で示す各図の関係は同様である。
【００３２】
図１Ａに示すように、ｉ層基板１上に、例えば砒素（Ａｓ）などのドナー不純物を含むＮ＋領域２を、イオン注入法、又はエピタキシャル成長法を用いて形成する。次に、Ｎ＋領域２上に、例えばボロン（Ｂ）などのアクセプタ不純物を含むＰ＋領域３を、イオン注入法、又はエピタキシャル成長法を用いて形成する。そして、Ｐ＋領域３上に、ｉ領域４をエピタキシャル成長法を用いて形成する。そして、ｉ領域４上に、熱酸化法によりＳｉＯ２層５を形成する。
【００３３】
次に、図１Ｂに示すように、リソグラフィ法と、ＲＩＥ（Reactive Ion Etching）法を用いてＳｉＯ２層５をエッチングすることで、ＳｉＯ２層５ａを形成する。さらにＳｉＯ２層５ａをマスクとして用いたＲＩＥ法によって、ｉ領域４、Ｐ＋領域３、Ｎ＋領域２、ｉ層基板１をエッチングすることで、ｉ領域４ａ、Ｐ＋領域３ａ、Ｎ＋領域２ａ、ｉ領域１ａからなるＳｉ柱６を形成する。ここで、Ｓｉ柱６の断面形状は（ａ）に示すように、円形であることが望ましい。
【００３４】
次に、図１Ｃに示すように、Ｓｉ柱６の外周においてｉ層基板１の表面に、イオン注入法によってＮ＋領域７を形成する。続いて、ＣＶＤ（Chemical Vapor Deposition）法を用いてＳｉＯ２膜を堆積し、この表面をＭＣＰ（Mechanical Chemical Polishing）法を用いて平坦化した後、エッチバック（Etch Back）法を用いてＳｉＯ２膜をエッチングすることで、Ｓｉ柱６の外周においてｉ層基板１上にＳｉＯ２層８を残存させる。続いて、ＡＬＤ（Atomic Layer Deposition）を用いることで、酸化ハフニウム（ＨｆＯ２）層９と、窒化チタン（ＴｉＮ）層１０とで、Ｓｉ柱６及びＳｉＯ２層８の全体を被覆する。そして、ＣＶＤ法によって、Ｓｉ柱６と、その周辺全体をＳｉＯ２層１１で覆う。
【００３５】
次に、図１Ｄに示すように、リソグラフィ法により形成したレジストをマスクとして用い、ＳｉＯ２層１１、ＴｉＮ層１０をＲＩＥ法を用いてエッチングすることで、Ｓｉ柱６を覆うとともに、ＳｉＯ２層８上に繋がるように、ＳｉＯ２層１１ａとＴｉＮ層１０ａとを形成する。
【００３６】
次に、図１Ｅに示すように、Ｓｉ柱６の外周に窒化シリコン（ＳｉＮ）層１２を形成する。ここで、ＳｉＮ層１３は、その表面位置が、Ｓｉ柱６内に形成されたＮ＋領域２ａの下端と同じ高さに形成する。続いて、レジスト層１３を、ＳｉＮ層１２上に形成する。ここで、レジスト層１３は、その表面位置が、Ｐ＋領域３ａの上端と同じ高さに形成する。レジスト層１３は、レジスト材料をｉ層基板１上の全体に塗布した後、例えば２００℃の熱処理を行うことでレジスト材料の流動性を大きくすることで、レジスト材料がＳｉ柱６の外側のＳｉＮ層１２上で均一に溜まるようにして形成する。続いて、弗化水素ガス（以下、「ＨＦガス」と称する。）を全体に供給する。続いて、例えば１８０℃の加熱環境とすることで、ＨＦガスがレジスト層１３内に熱拡散されるとともにレジスト層１３内に含まれた水分によって電離され、弗化水素イオン（以下、「ＨＦイオン」と称する。）（ＨＦ２＋）が形成される。このＨＦイオンがレジスト層１３内を熱拡散して、レジスト層１３に接触しているＳｉＯ２層１１ａをエッチングする（ここでのエッチングのメカニズムは非特許文献３を参照）。一方、レジスト層１３に接触していないＳｉＯ２層１１ａは、殆どエッチングされずに残存する。その後、レジスト層１３を除去する。
【００３７】
このようにして、図１Ｆに示すように、ＳｉＯ２層１１ａは、ＳｉＮ層１２で覆われた領域のＳｉＯ２層１１ｂと、Ｓｉ柱６の上部領域のＳｉＯ２層１１ｃとに分離される。続いて、ＳｉＯ２層１１ｂ、１１ｃをマスクとして用い、ＴｉＮ層１０ａをエッチングすることで、ＴｉＮ層１０ａが、ＳｉＯ２層１１ｂで覆われたＴｉＮ層１０ｂと、Ｓｉ柱６の上部領域のＳｉＯ２層１１ｃで覆われたＴｉＮ層１０ｃとに分離される。続いて、ＴｉＮ層１０ｂ、１０ｃをマスクとして用い、ＨｆＯ２層９をエッチングすることで、ＨｆＯ２層９が、ＴｉＮ層１０ｂで覆われたＨｆＯ２層９ａと、Ｓｉ柱６の上部領域のＨｆＯ２層９ｂとに分離される。続いて、Ｓｉ柱６とＳｉＮ層１２との全体にＳｉＯ２膜を堆積し、図１Ｅで示した方法と同様にして、レジスト層の塗布、２００℃での熱処理、ＨＦガスの供給、１８０℃での熱処理によるＳｉＯ２膜のエッチング、レジスト層の除去を行うことで、Ｎ＋領域２ａ、Ｐ＋領域３ａの外周を露出させる開口部２１ａを形成する。開口部２１ａの形成にあたっては、ＨｆＯ２層９ａ、ＴｉＮ層１０ｂ、ＳｉＯ２層１１ｂ、及びＳｉＮ層１２上にＳｉＯ２層１４ａが残存し、Ｓｉ柱６の上部に存在するＨｆＯ２層９ｂ、ＴｉＮ層１０ｃ、及びＳｉＯ２層１１ｃを囲むようにＳｉＯ２層１４ｂが残存する。
【００３８】
次に、図１Ｇに示すように、多結晶シリコン（以下、「ポリＳｉ」と称する。）膜を、その表面位置がＳｉ柱６よりも高くなるようにＣＶＤ法を用いて堆積した後、ＣＭＰ法を用いて表面を平滑化する。そして、エッチバック法を用いたポリＳｉ膜エッチングによって、ポリＳｉ膜の表面の高さが、開口部２１ａの上端近傍になるまでエッチングする。その後、リソグラフィ法とＲＩＥによるポリＳｉエッチングによって、Ｎ＋領域２ａ、Ｐ＋領域３ａに接触するとともに、Ｓｉ柱６の外周に繋がるポリＳｉ層１５を形成する。
【００３９】
次に、図１Ｈに示すように、例えば８５０℃の熱処理を行うことで、Ｎ＋領域２ａのドナー不純物(Ａｓ)とＰ＋領域３ａのアクセプタ不純物（Ｂ）とをポリＳｉ層１５内に熱拡散させることで、ポリＳｉ層１５内に、Ｎ＋領域１６とＰ＋領域１７とを形成する。Ａｓ原子のＳｉへの拡散係数（５×１０−１６ｃｍ２／ｓｅｃ）はＢの拡散係数（１×１０−１４ｃｍ２／ｓｅｃ）よりも小さく、Ａｓ原子のＳｉへの固溶限界（２×１０２１／ｃｍ３）はＢ原子のＳｉへの固溶限界（４×１０２０／ｃｍ３）よりも大きいので、Ｎ＋領域２ａ、Ｐ＋領域３ａに、それぞれＡｓ、Ｂを固溶限界まで含ませておくことで、ポリＳｉ層１５内でＰ＋領域１７の外周端は、Ｎ＋領域１６よりも外側に位置するようになる。また、Ｎ＋領域２ａ、Ｎ＋領域７、Ｐ＋領域３ａに含まれる不純物がＳｉ柱６、ｉ層基板１内へ拡散することで、Ｎ＋領域２ａはＮ＋領域２ｂとなり、Ｐ＋領域３ａはＰ＋領域３ｂとなり、Ｎ＋領域７はＮ＋領域７ａとなる。ここで、Ｎ＋領域１６とＰ＋領域１７とが接触する部位の形状は、ドナー不純物濃度が高いＮ＋領域１６の拡散形状によって決定される。次に、全体にニッケル（Ｎｉ）層１８をＡＬＤ法によって堆積する。
【００４０】
次に、図１Ｉに示すように、例えば６５０℃の熱処理を行うことで、ポリＳｉ層１５の上部表層にニッケルシリサイド（ＮｉＳｉ）層１９ａ、１９ｂを形成する。ここで、ＮｉＳｉ層１９ａはポリＳｉ層１７の側面に形成され、ＮｉＳｉ層１９ｂはポリＳｉ層１５の表層上と側面とに形成される。また、ＮｉＳｉ層１９ａ、１９ｂは互いに繋がり形成され、ＮｉＳｉ層１９ａはＮ＋領域１６とＰ＋領域１７とに接触するようになる。図１Ｉ（ｃ）に示すように、ポリＳｉ層１５の側面に形成されたＮｉＳｉ層１９ａは、平面視において、Ｙ−Ｙ’方向においても、Ｎ＋領域１６、Ｐ＋領域１７と接するように形成する。その後、Ｎｉ層１８を除去する。
【００４１】
次に、図１Ｊに示すように、ＳｉＮ層１２を形成した方法と同じ方法を用いて、その表面位置がＴｉＮ層１０ｃの高さ方向で中間位置にあるＳｉＮ層２０を形成する。続いて、開口部２１ａを形成した方法と同じ方法を用いて、ＴｉＮ層１０ｃの外周に開口部２１ｂを形成する。続いて、ポリＳｉ層１５を形成した方法と同じ方法を用いて、ポリＳｉ層２２を形成する。続いて、ＮｉＳｉ層１９ａ、１９ｂを形成した方法と同じ方法を用いることで、ポリＳｉ層２２の側面にＮｉＳｉ層２３ａを形成するとともに、ポリＳｉ層２２の上部表層と側面とにＮｉＳｉ層２３ｂを形成する。ＮｉＳｉ層２３ａ、２３ｂは互いに繋がっており、ＮｉＳｉ層２３ａは、ＴｉＮ層１０ｃと接触して形成される。図１Ｊ（ｃ）に示すように、ポリＳｉ層２２の側面に形成されたＮｉＳｉ層２３ａは、平面視において、Ｙ−Ｙ’方向においてもＴｉＮ層１０ｃと接するように形成する。
【００４２】
次に、図１Ｋに示すように、全体にレジスト膜を塗布した後、レジスト膜全体を表面から均一にエッチバックすることで、その表面位置がポリＳｉ層２２の表面よりも高く、かつＳｉ柱６の頂部よりも低い位置となるレジスト層２５を形成する。そして、レジスト層２５をマスクとして用い、ＳｉＯ２層１４ｂ、ＳｉＯ２層１１ｃ、ＴｉＮ層１０ｃ、ＨｆＯ２層９ｂをエッチングすることで、ＳｉＯ２層１４ｃ、ＳｉＯ２層１１ｄ、ＴｉＮ層１０ｄ、ＨｆＯ２層９ｃを形成する。その後、レジスト層２５を除去する。
【００４３】
次に、図１Ｌに示すように、ＳｉＯ２層１４ｃ、ＳｉＯ２層１１ｄ、ＴｉＮ層１０ｄ、ＨｆＯ２層９ｃをマスクとし、ボロン（Ｂ）イオン注入法を用いることで、Ｓｉ柱６の頂部にＰ＋領域２６を形成する。続いて、ＣＶＤ法によって全体にＳｉＯ２層２７を形成する。続いて、リソグラフィ法とＲＩＥ法とを用いて、Ｓｉ柱６の頂部上にコンタクトホール２８ｂを形成し、Ｎ＋領域７ｂ上にコンタクトホール２８ｄを形成する。続いて、コンタクトホール２８ｂの底下のＳｉ柱６の頂部にＮｉＳｉ層３０ａを形成し、コンタクトホール２８ｄの底下のＮ＋領域７ｂの表層にＮｉＳｉ層３０ｂを形成する。続いて、ポリＳｉ層２２を貫通するように、ＴｉＮ層１０ｂ上にコンタクトホール２８ａを形成し、ポリＳｉ層１５の上部表層のＮｉＳｉ層１９ｂ上にコンタクトホール２８ｃを形成する。
【００４４】
次に、図１Ｍに示すように、コンタクトホール２８ａを介して、ＮｉＳｉ層２３ｂ、ポリＳｉ層２２、ＴｉＮ層１０ｂに電気的に接続された入力配線金属層Ｖｉｎを形成し、コンタクトホール２８ｂを介して、Ｓｉ柱頂部のＮｉＳｉ層３０ａ、Ｐ＋領域２６に電気的に接続された電源配線金属層Ｖｄｄを形成する。また、コンタクトホール２８ｃを介して、ＮｉＳｉ層１９ａ、ＮｉＳｉ層１９ｂ、Ｎ＋領域２ｂ、Ｎ＋領域１６、Ｐ＋領域３ｂ、Ｐ＋領域１７、ポリＳｉ層１５に電気的に接続された出力配線金属層Ｖｏｕｔを形成し、コンタクトホール２８ｄを介して、ＮｉＳｉ層３０ｂ、Ｎ＋領域７ｂに電気的に接続されたグランド配線金属層Ｖｓｓを形成する。
【００４５】
上記した製造方法により、Ｓｉ柱６の下部のｉ領域１ａをチャネルとし、ｉ領域１ａの外周を囲むＨｆＯ２層９ａをゲート絶縁層とし、ＨｆＯ２層９ａの外周を囲むＴｉＮ層１０ｂをゲート導体層とし、ｉ領域１ａの下方に位置するＮ＋領域７ｂをソースとし、ｉ領域１ａ上に位置するＮ＋領域２ｂをドレインとしたＮチャネルＳＧＴと、Ｓｉ柱６の上部のｉ領域４ａをチャネルとし、ｉ領域４ａの外周を囲むＨｆＯ２層９ｃをゲート絶縁層とし、ＨｆＯ２層９ｃの外周を囲むＴｉＮ層１０ｄをゲート導体層とし、ｉ領域４ａの下方に位置するＰ＋領域３ｂをソースとし、ｉ領域４ａ上に位置するＰ＋層２６をドレインとしたＰチャネルＳＧＴと、からなる、ＣＭＯＳ型インバータ回路が形成される。
【００４６】
第１実施形態のＣＭＯＳ型インバータ回路によれば、以下の効果が奏される。
１．Ｓｉ柱６の中央部にあるＮ＋領域２ｂ、Ｐ＋領域３ｂは、Ｎ＋領域２ｂ、Ｐ＋領域３ｂの外側にあるポリＳｉ層１５内に広がって形成されたＮ＋領域１６、Ｐ＋領域１７を介して、ＮｉＳｉ層１９ａ、１９ｂに接続されている。このようにＳｉとの熱膨張係数の異なりによってＳｉ柱６に大きな応力歪を生じ、Ｓｉ柱６の曲がりや倒れを生じさせる原因となるＮｉＳｉ層１９ａ、１９ｂが、Ｓｉ柱６の外周を囲むように形成されたポリＳｉ層１５内に形成される。これにより、Ｓｉ柱６の曲がりや倒れが防止される。
２．さらに、ポリＳｉ層１５自体は、Ｓｉ柱６を囲むように形成されているので、Ｓｉ柱６の曲がりや倒れを防止する材料層としての役割を担う。これにより、Ｓｉ柱６の曲がりや倒れがより効果的に防止できる。
３．ポリＳｉ層１５の側面に形成されたＮｉＳｉ層１９ａが、Ｎ＋領域２ｂとＰ＋領域３ｂとの間での低抵抗接続を行う役割を果たし、ポリＳｉ層１５の上部表層に形成されたＮｉＳｉ層１９ｂが、ＮｉＳｉ層１９ｂ上に形成されたコンタクトホール２８ｃに接続された出力配線金属層Ｖｏｕｔとの間での低抵抗接続を行う役割を担う。ＮｉＳｉ層１９ａ、１９ｂは互いに接続されているので、Ｎ＋領域２ｂ、Ｐ＋領域３ｂは、出力配線金属層Ｖｏｕｔと低抵抗接続される。このため、ポリＳｉ層１５の上部表層のＮｉＳｉ層１９ｂは、Ｐ＋領域１７、Ｎ＋領域１６と直接的に接続されていなくても、Ｎ＋領域２ｂ、Ｐ＋領域３ｂと出力配線金属層Ｖｏｕｔとの低抵抗接続が確実に行えるようになる。
４．図１Ｉ（ｂ）に示すＳｉ柱６の左側ではポリＳｉ層１５では、ＮｉＳｉ層１９ａが、Ｎ＋領域１６、Ｐ＋領域１７に接するとともに、ポリＳｉ層１５の側表面よりも内側に広がるように形成される。ここでは、Ｎ＋領域１６、Ｐ＋領域１７は、ＮｉＳｉ層１９ａによって囲まれているので、ＮｉＳｉ層１９ａに含まれる不純物の掃き出し効果が促進され、ドナー、及びアクセプタ不純物が、ＮｉＳｉ層１９ａと、Ｎ＋領域１６、Ｐ＋領域１７との境界近傍に寄せ集められる。これにより、ＮｉＳｉ層１９ａと、Ｎ＋領域１６、Ｐ＋領域１７との接触抵抗をより小さくすることができる。
５．ＴｉＮ層１０ｄに接続されたポリＳｉ層２２は、Ｓｉ柱６を囲むように形成されるので、ポリＳｉ層１５と同様に、Ｓｉ柱６の曲がりや倒れを防止する材料層としての役割を担う。これによって、Ｓｉ柱６の曲がりや倒れが防止できる。
６．ポリＳｉ層２２の側面に形成されたＮｉＳｉ層２３ａが、ＴｉＮ層１０ｄと低抵抗接続され、ポリＳｉ層２２の上部表層と側面に形成されたＮｉＳｉ層２３ｂが、ＮｉＳｉ層２３ｂを貫通したコンタクトホール２８ａに接続された入力配線金属層Ｖｉｎとの低抵抗接続されている。ＮｉＳｉ層２３ａ、２３ｂは互いに接続されているので、ＴｉＮ層１０ｄと入力配線金属層Ｖｉｎとが低抵抗接続されることになる。このため、ポリＳｉ層２２の上部表層のＮｉＳｉ層２３ｂは、ＴｉＮ層１０ｄに直接的に接続されていなくとも、ＴｉＮ層１０ｄと入力配線金属層Ｖｉｎとの低抵抗接続が確実に行えるようになる。
７．図１Ｍ（ｃ）に示すように、ポリＳｉ層１５の側面に形成されたＮｉＳｉ層１９ａは、平面視において、Ｙ−Ｙ’方向においてもＮ＋領域１６、Ｐ＋領域１７と接するように形成される。これによって、ＮｉＳｉ層１９ａと、Ｐ＋領域１７、Ｎ＋領域１６との接続には、平面視において３方向からの低抵抗接続が実現される。これと同様に、ポリＳｉ層２２の側面に形成されたＮｉＳｉ層２３ａは、平面視において、Ｙ−Ｙ’方向においてもＴｉＮ層１０ｃと接するように形成されるので、ＮｉＳｉ層２３ａとＴｉＮ層１０ｄとの接続には、平面視において３方向からの低抵抗接続が実現される。
【００４７】
（第２実施形態）
以下、図２Ａ〜図２Ｅを参照しながら、本発明の第２実施形態に係る、ＳＧＴを有する半導体装置であるＣＭＯＳインバータ回路の製造方法について説明する。
【００４８】
図２Ａに示すように、ｉ層基板１上に、例えば砒素（Ａｓ）などのドナー不純物を含んだＮ＋領域２を、イオン注入法、又はエピタキシャル成長法を用いて形成する。そして、このＮ＋領域２上に、エピタキシャル成長法を用いてｉ領域４を形成する。そして、このｉ領域４上に、熱酸化法によりＳｉＯ２層５を形成する。
【００４９】
次に、図２Ｂに示すように、リソグラフィ法と、ＲＩＥ（Reactive Ion Etching）法とを用い、ＳｉＯ２層５をエッチングすることでＳｉＯ２層５ａを形成する。続いて、ＳｉＯ２層５ａをマスクとして用いたＲＩＥ法により、ｉ領域４、Ｎ＋領域２、ｉ層基板１をエッチングすることで、ｉ領域４ａ、Ｎ＋領域２ａ、ｉ領域１ａからなるＳｉ柱６を形成する。ここで、Ｓｉ柱の断面形状は、図２Ｂ（ａ）に示すように円形であることが望ましい。その後、図１Ｃ〜図１Ｆを用いて説明した半導体装置の製造工程と同じ工程を行う。
【００５０】
次に、図２Ｃに示すように、図１ＧにおけるポリＳｉ層１５の代わりに、例えばボロン（Ｂ）アプセプタ不純物を多く含んだＰ＋型ポリＳｉ層１５ａを形成する。
【００５１】
次に、図２Ｄに示すように、例えば８５０℃の熱処理を行い、Ｎ＋領域２ａに含まれるドナー不純物(Ａｓ)をＰ＋型ポリＳｉ層１５ａ内に熱拡散させ、Ｐ＋型ポリＳｉ層１５ａ内に、Ｎ＋領域１６ａを形成する。これとともに、Ｐ＋型ポリＳｉ層１５ａに含まれるアクセプタ不純物（Ｂ）をＳｉ柱６内に熱拡散させ、Ｎ＋領域２ｂに接するＰ＋領域３ｃをＳｉ柱６内に形成する。ここで、Ａｓ原子のＳｉへの固溶限界（２×１０２１／ｃｍ３）はＢ原子のＳｉへの固溶限界（４×１０２０／ｃｍ３）よりも大きいので、Ｎ＋領域２ａ、Ｐ＋型ポリＳｉ層１５ａに、それぞれＡｓ、ＢをＳｉへの固溶限界まで含ませておくことで、Ｎ＋領域１６ａとＰ＋型ポリＳｉ層１５ａとが接触する部位の形状は、ドナー不純物濃度が高いＮ＋領域１６ａの拡散形状によって決定される。また、Ｐ＋型ポリＳｉ層１５ａに含まれるアクセプタ不純物濃度を、Ｎ＋領域２ａに含まれるドナー不純物濃度よりも小さくしておくことで、Ｎ＋領域１６ａと、Ｐ＋型Ｐ＋型ポリＳｉ層１５ａとが接触する部位の形状は、ドナー不純物濃度が高いＮ＋領域１６ａの拡散形状によって決定される。続いて、ＡＬＤ法によって、ニッケル（Ｎｉ）層１８を全体に堆積させる。その後、図１Ｉ〜図１Ｍを用いて説明した製造工程と同じ工程を行う。
【００５２】
これにより、図２Ｅに示すように、Ｐ＋型ポリＳｉ層１５ａの側面に形成されたＮｉＳｉ層１９ａは、Ｐ＋型ポリＳｉ層１５ａ、Ｎ＋領域１６ａに接続される。これにより、ＮｉＳｉ層１９ａと、Ｓｉ柱６内のＮ＋領域２ｂ及びＰ＋領域３ｃとが電気的に接続される。また、Ｐ＋型ポリＳｉ層１５ａの上部表層と側面とに形成されたＮｉＳｉ層１９ｂは、コンタクトホール２８ｃを介して、出力配線金属層Ｖｏｕｔと接続される。また、ＮｉＳｉ層１９ａ、１９ｂは互いに接続されている。これにより、Ｎ＋領域２ｂ、Ｐ＋領域３ｃが出力配線金属層Ｖｏｕｔと低抵抗接続されるようになる。この結果、第１実施形態のＣＭＯＳインバータ回路と同様なＳＧＴを有するＣＭＯＳインバータ回路が形成される。
【００５３】
第２実施形態のＣＭＯＳ型インバータ回路によれば、以下の効果が奏される。
１．第１実施形態では、図１Ａで説明した工程にて最初にＰ＋領域３を形成したのに対して、第２実施形態では、図２Ａに示すように、Ｐ＋領域３の形成が不要である。このように、第２実施形態では、第１実施形態よりも製造方法が簡易化されている。
２．第１実施形態では、図１Ｍ（ｂ）に示すように、Ｓｉ柱６の右側に位置するポリＳｉ層１５内で、Ｐ＋領域１７がＮｉＳｉ層１９ｂと離間している。これに対して、第２実施形態では、全体としてＰ＋領域であるＰ＋型ポリＳｉ層１５ａが、その上部表層に形成したＮｉＳｉ層１９ｂとコンタクトホール２８ｃとを介して出力配線金属層Ｖｏｕｔと電気的に接続されている。このため、第２実施形態によれば、Ｐ＋領域３ｃと出力配線金属層Ｖｏｕｔとの接続抵抗を第１実施形態よりも低くすることができる。
【００５４】
なお、Ｎ＋領域２ｂ、Ｐ＋領域３ｂが、同じ導電型である不純物領域から構成される回路製造では、図２ＡにおけるＮ＋領域２の形成も不要になる。この場合、図２Ｃに示すＰ＋型ポリＳｉ層１５ａは、ドナー又はアクセプタのいずれかの不純物を含むポリＳｉ層からＳｉ柱６内への熱拡散により、Ｓｉ柱６内に所定の不純物領域を形成することができる。
【００５５】
（第３実施形態）
以下、図３を参照しながら、本発明の第３実施形態に係る、ＳＧＴを有する半導体装置であるＣＭＯＳインバータ回路について説明する。
【００５６】
図３に、第３実施形態における平面図と断面構造図とを示す。第３実施形態のＣＭＯＳインバータ回路は、以下に示す構造上の相違が生じたこと以外は、第１実施形態の図１Ａ〜図１Ｍに示す工程と同様な得られたものである。第３実施形態においては、コンタクトホール２８ｃが、ポリＳｉ層１５ｂの上部表層と、この上部表層に繋がる側面とに亘って形成されたＮｉＳｉ層１９ｃを含んでいる。ＮｉＳｉ層１９ｃは、出力配線金属層Ｖｏｕｔとコンタクトホール２８ｃを介して接続されている。コンタクトホール２８ａは、ポリＳｉ層２２ａの上部表層と側面とに亘って形成されたＮｉＳｉ層２３ｃを貫通し、ＴｉＮ層１０ｂ上に接続されている。また、コンタクトホール２８ａを介して、ＴｉＮ層１０ｂ、ＮｉＳｉ層２３ｃが、入力配線金属層Ｖｉｎに接続されている。ポリＳｉ層２２ａの側面に形成されたＮｉＳｉ層２３ａは、ＴｉＮ層１０ｄと接続されており、ＮｉＳｉ層２３ａ、２３ｃは互いに接続されている。これにより、入力配線金属層Ｖｉｎは、ＮｉＳｉ層２３ｃ、２３ａを介して、ＴｉＮ層１０ｄに電気的に接続されている。ここでは、ポリＳｉ層１５ｂ、２２ａの厚さが、コンタクトホール２８ａ、２８ｃの一辺長の１／２よりも長いことが望ましい。
【００５７】
第３実施形態のＣＭＯＳ型インバータ回路によれば、以下の効果が奏される。
１．第１実施形態では、図１Ｍ（ａ）に示すように、コンタクトホール２８ｃは、ポリＳｉ層１５ｂの外周よりも内側に形成されている。これに対し、第３実施形態では、コンタクトホール２８ｃの平面視での断面内に、ポリＳｉ層１５ｂの外周が存在する。これにより、ポリＳｉ層１５ｂのＸ−Ｘ’方向での長さを短くすることができる。これと同様に、コンタクトホール２８ａの平面視での断面内に、ポリＳｉ層２２ａの外周が存在するようにすると、ポリＳｉ層２２ａのＸ−Ｘ’方向での長さを短くすることができる。これによって、このＣＭＯＳインバータ回路の、平面視での占有面積をコンパクトにすることができ、回路の高集積化が実現される。
２．ポリＳｉ層１５ｂの厚さを、コンタクトホール２８ｃのＸ−Ｘ’方向での長さ（幅）の１／２よりも大きくすることで、出力配線金属層ＶｏｕｔとＮｉＳｉ層１９ｃとの接触面積が大きくなり、出力配線金属層ＶｏｕｔとＮｉＳｉ層１９ｃとの接触抵抗を低くすることができる。これと同様に、ポリＳｉ層２２ａの厚さを、コンタクトホール２８ａのＸ−Ｘ’方向での長さの１／２よりも大きくすることで、入力配線金属層ＶｉｎとＮｉＳｉ層２３ｃとの接触面積を大きくすることができ、入力配線金属層ＶｉｎとＮｉＳｉ層２３ｃとの接触抵抗を低くすることができる。また、ポリＳｉ層１５ｂ、２２ａの厚さを厚くしても、ＣＭＯＳインバータ回路の集積度が低下することはない。これにより、出力配線金属層ＶｏｕｔとＮｉＳｉ層１９ｃとの接触抵抗と、入力配線金属層ＶｉｎとＮｉＳｉ層２３ｃとの接触抵抗との低抵抗化を、ＣＭＯＳインバータ回路の集積度を低下させることなく実現することができる。
【００５８】
（第４実施形態）
以下、図４を参照しながら、本発明の第４実施形態に係る半導体装置である、ＳＧＴを有するＣＭＯＳインバータ回路について説明する。
【００５９】
図４に、Ｓｉ柱３２ａにＰチャネルＳＧＴ、Ｓｉ柱３２ｂにＮチャネルＳＧＴをそれぞれ形成したＣＭＯＳインバータ回路の平面図（図４（ａ））、断面構造図（図４（ｂ））、断面構造図（図４（ｃ））を示す。
【００６０】
図４に示すように、ｉ層基板３１上にＳｉ柱３２ａ、３２ｂが形成されている。Ｓｉ柱３２ａの底部と、この底部に繋がるｉ層基板３１の表層部にＰ＋領域３３ａが形成され、Ｓｉ柱３２ｂの底部と、この底部に繋がるｉ層基板３１の表層部にＮ＋領域３４ａが形成されている。Ｓｉ柱３２ａ、３２ｂの外周において、ｉ層基板３１上にＳｉＯ２層３５が形成されている。Ｓｉ柱３２ａの頂部上にＰ＋領域３３ｂが形成され、Ｓｉ柱３２ｂの頂部上にＮ＋領域３４ｂが形成されている。Ｐ＋領域３３ａ、３３ｂの間のｉ層４５ａを囲むように、ＨｆＯ２層３６ａが形成され、Ｎ＋領域３４ａ、３４ｂの間のｉ層４５ｂを囲むように、ＨｆＯ２層３６ｂが形成されている。さらに、ＨｆＯ２層３６ａを囲むように、ＴｉＮ層３７ａが形成され、ＨｆＯ２層３６ｂを囲むように、ＴｉＮ層３７ｂが形成されている。
【００６１】
また、ＴｉＮ層３７ａ、３７ｂを囲むように、ＳｉＯ２層３８ａ、３８ｂが形成され、第１実施形態での開口部２１ｂを形成した方法と同様の方法（図１Ｊを参照）によって、ＴｉＮ層３７ａの外周にＳｉＯ２層３８ａの開口部４６ａ、ＴｉＮ層３７ｂの外周にＳｉＯ２層３８ｂの開口部４６ｂがそれぞれ形成されている。また、第１実施形態でのポリＳｉ層２２を形成した方法と同様の方法（図１Ｊを参照）によって、ＴｉＮ層３７ａ、３７ｂに接するとともに、Ｓｉ柱３２ａ、３２ｂ間に繋がるポリＳｉ層４０が形成されている。また、第１実施形態でのＮｉＳｉ層１９ａ、１９ｂを形成した方法と同様の方法（図１Ｊを参照）によって、ポリＳｉ層４０の側面にＮｉＳｉ層４１ａ、４１ｂ、ポリＳｉ層４０の上部表層と側面とにＮｉＳｉ層４１ｃがそれぞれ形成されている。ＮｉＳｉ層４１ａはＴｉＮ層３７ａ、ＮｉＳｉ層４１ｂはＴｉＮ層３７ｂにそれぞれ接している。ＮｉＳｉ層４１ａ、４１ｂ、４１ｃは互いに繋がっている。ＳｉＯ２層４２が全体を覆うように形成され、ＳｉＯ２層４２内にコンタクトホール４３ａ、４３ｂ、４３ｃ、４３ｄが形成されている。Ｐ＋領域３３ｂの上部表層にＮｉＳｉ層４１ｃ、Ｎ＋領域２４ｂの上部表層にＮｉＳｉ層４１ｄ、Ｐ＋領域３３ａとＮ＋領域３４ａの境界上にＮｉＳｉ層４１ｄがそれぞれ形成されている。コンタクトホール４３ａを介して、ＮｉＳｉ層４１ａと接続された電源配線金属層Ｖｄｄ、コンタクトホール４３ｂを介して、ＮｉＳｉ層４１ｃと接続された入力配線金属層Ｖｉｎ、コンタクトホール４３ｃを介して、ＮｉＳｉ層４１ｄと接続されたグランド配線金属層Ｖｓｓ、コンタクトホール４３ｄを介して、ＮｉＳｉ層４１ｄと接続された出力配線金属層Ｖｏｕｔがそれぞれ形成されている。
【００６２】
図４に示すように、Ｓｉ柱３２ａに、それぞれ、Ｐ＋領域３３ｂがソース、Ｐ＋領域３３ａがドレイン、ＨｆＯ２層３６ａがゲート絶縁層、ＴｉＮ層３７ａがゲート導体層、ｉ層４５ａがチャネルであるＰチャネルＳＧＴが形成されている。また、Ｓｉ柱３２ｂに、それぞれ、Ｎ＋領域３４ａがソース、Ｎ＋領域３４ｂがドレイン、ＨｆＯ２層３６ｂがゲート絶縁層、ＴｉＮ層３７ｂがゲート導体層、ｉ層４５ｂがチャネルであるＮチャネルＳＧＴが形成されている。
【００６３】
第４実施形態においては、ＰチャネルＳＧＴのゲート導体層であるＴｉＮ層３７ａと、ポリＳｉ層４０の側面に形成されたＮｉＳｉ層４１ａとが低抵抗接続され、ＮチャネルＳＧＴのゲート導体層であるＴｉＮ層３７ｂと、ポリＳｉ層４０の側面に形成されたＮｉＳｉ層４１ｂとが低抵抗接続されている。さらに、ＮｉＳｉ層４１ａ、４１ｂは、ポリＳｉ層４０の表層に形成されたＮｉＳｉ層４１ｃと繋がっている。ＮｉＳｉ層４１ｃ上にコンタクトホール４３ｃが形成されているので、入力配線金属層ＶｉｎとＰチャネル・ＮチャネルＳＧＴのゲート導体層であるＴｉＮ層３７ａ、３７ｂとが低抵抗接続されている。
【００６４】
上記したように、第４実施形態では、ポリＳｉ層４０と、ポリＳｉ層４０の表層に形成されたＮｉＳｉ層４１ｃとは、Ｓｉ柱３２ａ、３２ｂの曲がりと倒れを防止する役割と、入力配線金属層Ｖｉｎに接続されるコンタクトホール４３ｂを形成する領域としての役割に加え、さらに、ＴｉＮ層３７ａ、３７ｂを互いに電気的に接続する配線層としての役割を有する。
【００６５】
（第５実施形態）
以下、図５を参照しながら、本発明の第５実施形態に係る半導体装置である、ＳＧＴを有するＣＭＯＳインバータ回路について説明する。
【００６６】
第５実施形態における半導体装置の製造工程は、以下に示す構造上の相違が生じたこと以外は、第１実施形態の図１Ａ〜図１Ｍに示す工程と同様な工程を経ることで行われる。図５に示すように、ポリＳｉ層１５の側面にＮｉＳｉ層４８ａが形成され、ポリＳｉ層の上部表層と側面とにＮｉＳｉ層４８ｂが形成されている。ＮｉＳｉ層４８ａ、４８ｂはいずれも、Ｎ＋領域１６とＰ＋領域１７とに接している。そして、ポリＳｉ層２２の側面にＮｉＳｉ層４９ａが形成され、ポリＳｉ層２２の上部表層と側面とにＮｉＳｉ層４９ｂが形成されている。ＮｉＳｉ層４９ａ、４９ｂはいずれも、ＴｉＮ層１０ｄと接続されている。
【００６７】
第５実施形態では、第１実施形態とは異なり、ＮｉＳｉ層４８ａ、４８ｂはいずれも、Ｎ＋領域１６とＰ＋領域１７と接するように形成され、ＮｉＳｉ層４９ａ、４９ｂはいずれも、ＴｉＮ層１０ｄと接続されている。これにより、Ｎ＋領域２ｂ、Ｐ＋領域３ｂと出力配線金属層Ｖｏｕｔとが低抵抗接続されるとともに、ＴｉＮ層１０ｄと入力配線金属層Ｖｉｎとが低抵抗接続される。
【００６８】
（第６実施形態）
以下、図６Ａ、図６Ｂを参照しながら、本発明の第６実施形態に係る、ＳＧＴを有する半導体装置であるＣＭＯＳインバータ回路について説明する。
【００６９】
図６Ａに示すように、図１Ａ〜図１Ｉと同じ工程を経ることで、ポリＳｉ層１５内に、Ｎ＋領域１６ｂ、Ｐ＋領域１７ｂを、Ｓｉ柱６内のＮ＋領域２ｂ、Ｐ＋領域３ｂからの熱拡散により形成する。続いて、ポリＳｉ層１５の側面にＮｉＳｉ層５０ａを形成し、ポリＳｉ層１５の上部表層と側面とに繋がるＮｉＳｉ層５０ｂを形成する。
【００７０】
次に、図６Ｂに示すように、図１Ｊ〜図１Ｍと同じ工程を経ることで、ＣＭＯＳインバータ回路の製造工程を終えた状態において、ポリＳｉ層１５の側面に形成されたＮｉＳｉ層５０ａが広がってＮｉＳｉ層５０ｃとなり、Ｓｉ柱６内のＮ＋領域２ｂ、Ｐ＋領域３ｂと接するようになる。また、ＮｉＳｉ層５０ｂに含まれる不純物がポリＳｉ層１５内を広がって形成されたＮｉＳｉ層５０ｄの上面上に、コンタクトホール２８ｃが形成され、コンタクトホール２８ｃを介して、ＮｉＳｉ層５０ｄと繋がる出力配線金属層Ｖｏｕｔが形成される。
【００７１】
（第７実施形態）
以下、図７Ａ、図７Ｂを参照しながら、本発明の第７実施形態に係る、ＳＧＴを有する半導体装置について説明する。
【００７２】
図７Ａにおいては、図２Ｃに示されるＮ＋領域２ａがＳｉ柱６に形成されておらず、Ｐ＋型ポリＳｉ層１５ａに代えてＮ＋型ポリＳｉ層５１が形成されている。
【００７３】
このような図７Ａの構成から、本実施形態の半導体装置は以下の方法によって得られる。即ち、図７Ｂに示すように、Ｎ＋型ポリＳｉ層５１からのドナー不純物の熱拡散によってＳｉ柱６内にＮ＋領域５２を形成する。また、Ｓｉ柱６頂部にＮ＋領域５３を形成する。そして、Ｎ＋型ポリＳｉ層５１の側面と上部とに形成したＮｉＳｉ層１９ｂ上にコンタクトホール２８ｃを形成し、コンタクトホール２８ｃに接続されるように、ＳｉＯ２層２７上に配線金属層Ｖ２を形成する。また、ＳｉＯ２層２７上に、ＮｉＳｉ層２３ｂ、ポリＳｉ層２２、ＴｉＮ層１０ｄにコンタクトホール２８ａを介して電気的に接続された配線金属層Ｖ１を形成する。これによって、Ｎ＋領域５２の上下それぞれに、Ｎ＋領域５２に繋がるＮチャネルＳＧＴが形成される。そして、この上下２個のＳＧＴにおけるゲートＴｉＮ層１０ｂ、１０ｄは、コンタクトホール２８ａを介して、配線金属層Ｖ１に電気的に接続される。また、Ｎ＋領域５２は、Ｎ＋型ポリＳｉ層５１、ＮｉＳｉ層１９ｂ、及びコンタクトホール２８ｃを介して、配線金属層Ｖ２に電気的に接続される。
【００７４】
第７実施形態によれば、以下の効果が奏される。
１．第１実施形態における、図１Ａに示されるＮ＋領域２、Ｐ＋領域３に対応するＮ＋領域を、第７実施形態ではＮ＋型ポリＳｉ層５１からの熱拡散によって形成することができるため、製造工程が簡略化できる。
２．第１実施形態においては、図１Ｆに示すように、Ｓｉ柱６の側面に形成する開口部２１ａを、Ｎ＋領域２ａ、Ｐ＋領域３ａに位置合わせして形成することが必要となるが、第７実施形態では、開口部２１ａを形成した後、Ｎ＋型ポリＳｉ層５１からの熱拡散によってＮ＋領域５２が形成されるので、開口部２１ａとＮ＋領域５２との位置合せが不要となり、製造工程が簡略化できる。
【００７５】
第１実施形態の図１Ｍでは、ポリＳｉ層１５の側面に形成されたＮｉＳｉ層１９ａは、Ｎ＋領域１６、Ｐ＋領域１７を介して、Ｎ＋領域２ｂ、Ｐ＋領域３ｂと電気的に接続されている。これに対して、第６実施形態において、図６Ａに示す工程では、ＮｉＳｉ層５０ａと、Ｎ＋領域２ｂ、Ｐ＋領域３ｂとは、その間に、Ｎ＋領域１６ｂ、１７ｂが位置するが、製造工程の最終段階では、ＮｉＳｉ層５０ｃと、Ｎ＋領域２ｂ、Ｐ＋領域３ｂとは直接的に接するようになる。この場合、ポリＳｉ層１５内のＮ＋領域１６ｂ、Ｐ＋領域１７ｂに含まれるドナー及びアクセプタ不純物は、それぞれ、ＮｉＳｉ層５０ａの不純物掃きだし効果によって、ポリＳｉ柱６内に戻される。
【００７６】
第５実施形態によっても、Ｎ＋領域２ａ、Ｐ＋領域３ａの外周に形成されたポリＳｉ層１５内にＮｉＳｉ層５０ａ、５０ｂが形成されるため、Ｓｉ柱６の曲がりや倒れを防止することができる。また、例えば、同じ半導体基板上に、図６Ｂに示すような単層ゲート構造を有するＴｉＮ層１０ｂ、１０ｄを有するＳＧＴと、フローティングゲートと制御ゲートの２層ゲート構造を有する不揮発性メモリＳＧＴを有する回路を形成するにあたっては、単層ゲート構造を有するＳＧＴに第１実施形態を適用し、２層ゲート構造を有するＳＧＴに第５実施形態を適用することができる。これによって、Ｓｉ柱６の中央部に形成された不純物領域と、回路内に形成された配線金属層（出力配線金属層Ｖｏｕｔ、入力配線金属層Ｖｉｎなど）との電気的な接続がより確実に行なわれるようになる。また、フローティングゲートの代わりに、ＳｉＮ層を電荷蓄積層として用いた不揮発性メモリＳＧＴを有する回路形成にも本発明の技術思想が適用できる。これは、本発明に係るその他の実施形態においても同様である。
【００７７】
なお、上記各実施形態では、半導体柱としてＳｉ（シリコン）柱を用いた例について説明した。しかしこれに限られず、本発明の技術的思想は、シリコン以外の半導体材料からなる半導体柱を用いた、ＳＧＴを有する半導体装置にも適用可能である。
【００７８】
上記各実施形態では、１つのＳｉ柱に１個又は２個のＳＧＴが形成されている半導体装置の製造方法について説明した。しかしこれに限られず、本発明の技術的思想は、１個の半導体柱に３個以上のＳＧＴを有する半導体装置の製造方法にも適用可能である。
【００７９】
第１実施形態では、Ｓｉ柱６の下部にＮチャネルＳＧＴが形成され、上部にＰチャネルＳＧＴが形成された構成の半導体装置としたが、Ｓｉ柱６の下部にＰチャネルＳＧＴが形成され、上部にＮチャネルＳＧＴが形成された半導体装置にも、本発明の技術思想が適用できる。これは、本発明に係るその他の実施形態においても同様である。
【００８０】
第１実施形態におけるポリＳｉ層１５は、Ｓｉ柱６に形成されたＮ＋領域２ａ、Ｐ＋領域３ａが、ポリＳｉ層１５に熱拡散してＮ＋領域１６、Ｐ＋領域１７が形成される役割を担う材料層であればよく、例えばＳｉＧｅ材料層などのその他の材料層であってもよい。これは、本発明に係るその他の実施形態においても同様である。
【００８１】
また、第１実施形態におけるポリＳｉ層１５、２２は、例えばＡＬＤ法により形成した単結晶、又は単結晶に近い材料層、又はアモルファス層であってもよい。これは、本発明に係るその他の実施形態においても同様である。
【００８２】
第１実施形態では、Ｎ＋領域２ａ、Ｐ＋領域３ａに、ドナー不純物、アクセプタ不純物がシリコンへの固溶限界まで含まれる場合について説明したが、このようなシリコンへの固溶限界まで含む場合に限らず、Ｎ＋領域２ａ、Ｐ＋領域３ａに含まれる、ドナー不純物、アクセプタ不純物の濃度は、少なくとも、Ｎ＋領域２ｂがＮ＋領域１６を介して、ＮｉＳｉ層１９ａに繋がり、Ｐ＋領域３ｂがＰ＋領域１７を介してＮｉＳｉ層１９ａに繋がる状態を実現できる不純物濃度であればよい。これは、本発明に係るその他の実施形態においても同様である。
【００８３】
第１実施形態では、ＮｉＳｉ層１９ａ、１９ｂがポリＳｉ層１５内に全て形成される状態とした。これに限られず、例えば、ＮｉＳｉ層１９ａ、１９ｂの一部が、ポリＳｉ層１５の小さい単結晶間にある結晶粒界を伝わり、Ｓｉ柱６に到達するような、ＮｉＳｉ層１９ａ、１９が、Ｓｉ柱６に一部進入するような場合でも、本発明による効果が得られる。また、本発明では、このようにＮｉＳｉ層１９ａ、１９がＳｉ柱６に一部進入するような場合でも、Ｎ＋領域２ａ、Ｐ＋領域３ｂの外周を囲むように形成されたポリＳｉ層１５が、Ｓｉ柱６の曲がりや倒れを防止する材料層となるので、Ｓｉ柱６の曲がりや倒れが防止される。これは、本発明に係るその他の実施形態においても同様である。
【００８４】
第１実施形態では、少なくともポリＳｉ層１５の側面に形成したＮｉＳｉ層１９ａがＮ＋領域１６、Ｐ＋領域１７と接触していることが必要である。このため、図１Ｍ（ｂ）で示したように、ＮｉＳｉ層１９ｂは、Ｎ＋領域１６、Ｐ＋領域１７と接触していることは必須でないものの、Ｎ＋領域１６、Ｐ＋領域１７と接触していてもよい。このことは、本発明に係るその他の実施形態においても同様である。
【００８５】
第１実施形態におけるＮｉＳｉ層１９ａ、１９ｂ、２３ａ、２３ｂは、ポリＳｉ層１５、２２と入力配線金属層Ｖｉｎ、出力配線金属層Ｖｏｕｔと低抵抗接続できる合金層であればその他の合金層であってもよい。例えば、タンタルシリサイド（ＴａＳｉ）、タングステンシリサイド（ＷＳｉ）、チタンシリコン（ＴｉＳｉ）、コバルトシリコン（ＣｏＳｉ）などであってもよい。このことは、本発明に係るその他の実施形態においても同様である。
【００８６】
第２実施形態では、Ｓｉ柱６内にＮ＋領域２ｂを形成し、Ｎ＋領域２ｂのドナー不純物をＰ＋型ポリＳｉ層１５ａ内に熱拡散することでＰ＋領域３ｃを形成した。しかしこれに限られず、Ｓｉ柱６内にＰ＋領域３ｃを形成し、Ｐ＋型ポリＳｉ層１５ａに代えて、含有するドナー不純物の濃度がＰ＋領域３ｃよりも低いドナー不純物濃度を有するＮ＋型ポリＳｉ層を形成し、Ｐ＋型ポリＳｉ層１５ａのアクセプタ不純物をＮ＋型ポリＳｉ層内に熱拡散してもよい。
【００８７】
第２実施形態では、Ｓｉ柱６の下部にＮチャネルＳＧＴを形成し、上部にＰチャネルＳＧＴを形成したが、Ｓｉ柱６の下部にＰチャネルＳＧＴを形成し、上部にＮチャネルＳＧＴを形成する場合は、Ｎ＋領域２ｂ、７ｂ、Ｐ＋領域３ｃ、２６、Ｐ＋型ポリＳｉ層１５ａのそれぞれの導電型を、異なる導電型に変更するだけでよいことから、本発明の技術思想を適用することができる。
【００８８】
第２実施形態では、Ｐ＋領域３ｃを、Ｎ＋領域２ｂ上に形成する場合について説明したが、この上下が反対の場合、つまり、Ｐ＋領域上にＮ＋領域を形成する場合にも、本発明の技術的思想を適用することができる。
【００８９】
第２実施形態では、Ｓｉ柱６にＮ＋領域２ｂ、Ｐ＋領域３ｃを形成する場合について説明したが、この２つの領域が同一の導電型である場合には、図２ＡにおけるＮ＋領域２は形成する必要はない。
【００９０】
第１実施形態では、本発明の技術的思想を、Ｎ＋領域２ｂ、Ｐ＋領域３ｂと出力配線金属層Ｖｏｕｔの電気的接続と、ゲート導体層であるＴｉＮ層１０ｄと入力配線金属層Ｖｉｎの電気的接続とに適用した場合について説明したが、どちらか一方のみにも適用することができる。このことは、本発明に係るその他の実施形態においても同様である。
【００９１】
第７実施形態では、Ｓｉ柱６に上下２個のＮチャネルＳＧＴを形成したが、Ｎ＋型ポリＳｉ層５１に代えて、Ｐ＋型ポリＳｉ層を用いることで、Ｓｉ柱６に上下２個のＰチャネルＳＧＴを形成する場合にも本発明の技術思想が適用できる。
【００９２】
Ｓｉ柱６、３２ａ、３２ｂの頂部に形成したＰ＋領域２６、３３ｂ、Ｎ＋領域３４ｂは、ｉ領域４ａ、４５ａ、４５ｂとシットキーダイオードを形成する金属層であってもよい。この場合には、ＮｉＳｉ層３０ａ、４１ｃ、４１ｄは不要となる。
【００９３】
第１〜第３実施形態では、本発明の技術的思想をＣＭＯＳインバータ回路に適用した場合について説明したが、本発明の技術的思想は、その他の回路、装置、素子などの半導体装置に適用することができる。
【００９４】
上記各実施形態に示されるように、ＳＧＴは、Ｓｉ柱６などの半導体柱の外周にＨｆＯ２層（ゲート絶縁層）９ｃが形成され、ＨｆＯ２層９ｃの外周にＴｉＮ層（ゲート導体層）１０ｄが形成されている構造を有する。ＨｆＯ２層９ｃとＴｉＮ層１０ｄとの間に電気的に浮遊した導体層、又は電荷蓄積層を有するフラッシュメモリ素子も、ＳＧＴの１種であるので、フラッシュメモリ素子の製造方法にも、本発明の技術的思想を適用することができる。例えば、１つの半導体柱に、互いに分離した複数のゲート導体層を有するＮＡＮＤ型フラッシュメモリ素子にも本発明の技術的思想を適用することができる。
【００９５】
第１実施形態では、Ｓｉ柱６において、下部にＮチャネルＳＧＴが形成され、上部にＰチャネルＳＧＴが形成されているが、下部にＰチャネルＳＧＴ、上部にＮチャネルＳＧＴが形成された回路に対しても、本発明の技術的思想が適用可能である。また、上下共にＮチャネル、又はＰチャネルＳＧＴを用いた回路形成にも本発明の技術的思想を適用することができる。このことは、本発明に係るその他の実施形態においても同様である。
【００９６】
上記各実施形態では、半導体柱（Ｓｉ柱６）にＳＧＴのみが形成されている場合について説明した。しかしこれに限られず、ＳＧＴとそれ以外の素子（例えばフォトダイオードなど）が組み込まれた半導体装置の製造方法にも本発明の技術的思想が適用可能である。
【００９７】
第１実施形態では、ゲート導電層としてＴｉＮ層１０ｂ、１０ｄからなるものを例として説明した。しかしこれに限られず、ゲート導電層は、他の金属材料からなるものであってもよい。また、ゲート導電層は、この金属層と例えばポリＳｉ層などからなる多層構造からなるものでもよい。このような構成は、本発明に係るその他の実施形態においても同様に適用される。
【００９８】
第１実施形態の図１Ｅにおいて、レジスト層１３の下に、ＨＦイオンに対してエッチング速度の低いＳｉＮ層１２を形成した場合について説明した。しかしこれに限られず、ＳｉＮ層１２は、ＨＦイオンに対してエッチング速度の低いものであれば、その他の材料層であっても良い。このことは、ＳｉＮ層２０についても同様である。このような構成は、本発明に係るその他の実施形態においても同様に適用される。
【００９９】
上記各実施形態において、ｉ層基板１の代わりに、ＳＯＩ基板を用いることができる。
【０１００】
第１実施形態の図２Ａ〜図２Ｗでは、ｉ層基板１、及びその他の層をＳｉ層で形成した。しかしこれに限られず、その他の半導体材料層を有する場合にも本発明の技術的思想は適用可能である。このような構成は、本発明のその他の実施形態においても同様に適用される。
【０１０１】
第１実施形態では、Ｎ＋領域２ｂとＰ＋領域３ｂとが接しているが、Ｎ＋領域２ｂとＰ＋領域３ｂの間に絶縁層が形成されている場合にも本発明の技術的思想は適用可能である。このような構成は、本発明のその他の実施形態においても同様に適用される。
【０１０２】
第１実施形態のレジスト層１３は、光、Ｘ線、電子ビームリソグラフィ法に用いられるレジスト材料層でなくても、開口部に求められる形状が得られる材料層であればよい。これは、本発明のその他の実施形態においても同様に適用される。
【０１０３】
なお、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。上記実施例及び変形例は任意に組み合わせることができる。さらに、必要に応じて上記実施形態の構成要件の一部を除いても本発明の技術的思想の範囲内となる。
【産業上の利用可能性】
【０１０４】
本発明に係る、ＳＧＴを有する半導体装置と、その製造方法によれば、高集積度な半導体装置が得られる。
【符号の説明】
【０１０５】
１、３１  ｉ層基板
２、２ａ、７、１６、１６ａ、３４ａ、３４ｂ、５２、５３  Ｎ＋領域
３、３ａ、３ｂ、３ｃ、１７、２６、３３ａ、３３ｂ  Ｐ＋領域
４、４ａ、１ａ、４５ａ、４５ｂ  ｉ層
５、５ａ、８、１１、１１ａ、１１ｂ、１１ｃ、１１ｄ、１４ａ、１４ｂ、１４ｃ、２５、３８ａ、３８ｂ、４２  ＳｉＯ２層
６、３２ａ、３２ｂ  Ｓｉ柱
９、９ａ、９ｂ、９ｃ、３６ａ、３６ｂ  ＨｆＯ２層
１０、１０ａ、１０ｂ、１０ｃ、１０ｄ、３７ａ、３７ｂ  ＴｉＮ層
１２、２０、３９  ＳｉＮ層
１３  レジスト層
２１ａ、２１ｂ  開口部
１５、４０  ポリＳｉ層
１５ａ  Ｐ＋型ポリＳｉ層
５１  Ｎ＋型ポリＳｉ層
１８  Ｎｉ層
１９ａ、１９ｂ、１９ｃ、２３ａ、２３ｂ、２３ｃ、３０ａ、３０ｂ、４１ａ、４１ｂ、４１ｃ、４１ｄ、５０ａ、５０ｂ、５０ｃ、５０ｄ  ＮｉＳｉ層
２８ａ、２８ｂ、２８ｃ、２８ｄ、４３ａ、４３ｂ、４３ｃ、４３ｄ  コンタクトホール
Ｖｉｎ  入力配線金属層
Ｖｄｄ  電源配線金属層
Ｖｏｕｔ  出力配線金属層
Ｖｓｓ  グランド配線金属層
Ｖ１、Ｖ２    配線金属層
【要約】
半導体装置の製造方法は、半導体基板（１）上に位置する半導体柱（６）にＳＧＴを形成し、半導体柱（６）の中央部に存在する不純物領域（２ａ、３ｂ）又はゲート導体層（１０ｄ）の側面に接するように配線半導体層（１５、２２）を形成する。配線半導体層（１５、２２）の側面に形成された第１の合金層（１９ａ、２３ａ）が、不純物領域（２ｂ、３ｂ）及びゲート導体層（１０ｄ）と直接的に繋がり、配線半導体層（１５、２２）の上面及び側面に形成された第２の合金層（１９ｂ、２３ｂ）の上面上に形成されたコンタクトホール（２８ｃ、２８ａ）を介して出力配線金属層（Ｖｏｕｔ）に接続されている。【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図１Ｄ】
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【図１Ｅ】
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【図１Ｆ】
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【図１Ｇ】
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【図１Ｈ】
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【図１Ｉ】
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【図１Ｊ】
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【図１Ｋ】
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【図１Ｌ】
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【図１Ｍ】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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【図９】
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