(57)【特許請求の範囲】
【請求項１】
各々ローアドレスをフルに使用する容量を持つ複数のメモリ回路と、
メモリアクセス元からローアドレスとコマンドを受信した後、カラムアドレスとコマンドを受信し、前記受信したカラムアドレスにより前記複数のメモリ回路の内、指定された一のメモリ回路を識別し、前記指定された一のメモリ回路をアクセス制御するアクセス制御回路とを有し、
前記アクセス制御回路は、前記ローアドレスとコマンドを受信した時に、前記複数のメモリ回路に前記ローアドレスとアクトコマンドとを送信して投機アクセスを行い、且つ前記カラムアドレスとリード又はライトコマンドのいずれかとを受信した時に、前記複数のメモリ回路の内、前記カラムアドレスの未使用ビットで一のメモリ回路を識別し、前記識別された一のメモリ回路に前記リード又はライトコマンドを送信し且つ前記カラムアドレスで指定されない他のメモリ回路に前記投機アクセスを解消する他のコマンドを送信する
ことを特徴とするメモリシステム。
【請求項２】
複数のメモリ回路と、
メモリアクセス元からローアドレスとコマンドを受信した後、カラムアドレスとコマンドを受信し、前記受信したカラムアドレスにより前記複数のメモリ回路の内、指定された一のメモリ回路を識別するアクセス制御回路とを有し、
前記アクセス制御回路は、前記ローアドレスとコマンドを受信した時に、前記複数のメモリ回路に投機アクセスを行い、前記カラムアドレスとコマンドを受信した時に、前記複数のメモリ回路にコマンドを送信し且つ前記複数のメモリ回路の内、前記カラムアドレスで指定されないメモリ回路からのリードデータを破棄する
ことを特徴とするメモリシステム。
【請求項３】
前記メモリ回路の各々は、
共通のアドレス線に接続された複数のメモリバンクと、
共通のコマンド線に接続され、対応する前記メモリバンクを前記コマンド線のコマンドにより制御する複数のバンク制御回路と、
前記複数のメモリバンクに共通のデータ線とを有する
ことを特徴とする請求項１のメモリシステム。
【請求項４】
各々ローアドレスをフルに使用する容量を持つ複数のメモリ回路に接続され、メモリアクセス元からローアドレスとコマンドを受信した後、カラムアドレスとコマンドを受信し、前記受信したカラムアドレスにより前記複数のメモリ回路の内、指定された一のメモリ回路を識別し、前記指定された一のメモリ回路をアクセス制御するアクセス制御回路を有し、
前記アクセス制御回路は、前記ローアドレスとコマンドを受信した時に、前記複数のメモリ回路に前記ローアドレスとアクトコマンドとを送信して投機アクセスを行い、且つ前記カラムアドレスとリード又はライトコマンドのいずれかとを受信した時に、前記複数のメモリ回路の内、前記カラムアドレスの未使用ビットで一のメモリ回路を識別し、前記識別された一のメモリ回路に前記リード又はライトコマンドを送信し且つ前記カラムアドレスで指定されない他のメモリ回路に前記投機アクセスを解消する他のコマンドを送信する
ことを特徴とするメモリインターフェース装置。
【請求項５】
複数のメモリ回路に接続され、メモリアクセス元からローアドレスとコマンドを受信した後、カラムアドレスとコマンドを受信し、前記受信したカラムアドレスにより前記複数のメモリ回路の内、指定された一のメモリ回路を識別するアクセス制御回路を有し、
前記アクセス制御回路は、前記ローアドレスとコマンドを受信した時に、前記複数のメモリ回路に投機アクセスを行い、前記カラムアドレスとコマンドを受信した時に、前記複数のメモリ回路にコマンドを送信し且つ前記複数のメモリ回路の内、前記カラムアドレスで指定されないメモリ回路からのリードデータを破棄する
ことを特徴とするメモリインターフェース装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリシステム及びメモリインターフェース装置に関する。
【背景技術】
【０００２】
情報処理装置の高速化、大規模化に伴い、既存のインターフェース信号を利用して、メモリの記憶容量の増加が要求されている。図１０に示すように、メモリ回路１００Ａ，１００Ｂとインターフェース回路１０２を有するメモリシステム１００が提案されている。システムのメモリコントローラ（ＭＣと記す）１１０はメモリシステム１００にコマンド（リード／ライトコマンド）とデータ（ライトデータ）とアドレスとを送る。【０００３】
メモリ回路１００Ａ，１００Ｂは、例えば、ＤＩＭＭ（Dual  Inline  Memory  Module）で構成される。インターフェース回路１０２は、受け取ったアドレスを変換し、メモリ回路１００Ａ、１００Ｂに出力する。これにより、既存のメモリインタエースを用いて、システムに接続されているメモリ回路（DIMM）の容量を仮想的に大きくすることができる。ここでは、システム（メモリコントローラ１１０）は、２つのメモリ回路（ＤＩＭＭ）１００Ａ，１００Ｂを既存のメモリインターフェースでアクセスでき、メモリ容量が倍になる。【０００４】
このアドレス変換の方法として、アドレスの一部を利用する方法が提案されている。図１１に示すように、例えば、ＤＤＲ（Double  Data  Rate）３のメモリのアドレス２００のフォーマットは、８ビット［７：０］のチップセレクト（ＣＳ:Chip  Select）と３ビット［２：０］のバンクセレクト（ＢＳ：Bank  Select）と１６ビット［１５：０］のローアドレス（ＲＡ：Row  Address）と１４ビット［１３：０］のカラムアドレス（ＣＡ：Column  Address）とを有する。【０００５】
メモリ（DIMM）の容量やバンク数等の仕様によって、ローアドレス（ＲＡ）とカラムアドレス（ＣＡ）にメモリアクセスに使用しない未使用ビット（図１１の網掛け部分で示す）が存在する。インターフェース回路１０２は、メモリアドレス２００を未使用ビットを用いてローアドレスとカラムアドレスを拡張したメモリアドレス２１０に変換する。図１１では、メモリアドレス２１０の網掛け部分が拡張されたアドレスである。【０００６】
複数のメモリ回路（DIMM）１００Ａ，１００Ｂが、インターフェース回路１０２を経由してメモリコントローラ１１０に接続する。これにより、メモリコントローラ１１０からは仮想的に実際の２つのメモリ（DIMM）の構成とは異なる１つのメモリ（DIMM）が接続されているようにみせることが可能である。このメモリシステムを仮想メモリシステムという。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】米国特許公開２００７／０１９２５６３号公報
【特許文献２】日本特許公開２００８−０７７６３５号公報
【特許文献３】日本特許公開昭６２−２５２５９１号公報
【特許文献４】日本特許公開２００１−１６７０７７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
容量が大きいメモリは、容量が大きい分、メモリアドレスをフルに使用する。例えば、４Ｇｂ（Giga  byte）＝５１２Ｍｂ（Mega  byte）×８ビットのＤＩＭＭ等の容量の大きいメモリを用いた場合には、ローアドレスＲＡに未使用ビットは存在しない。このため、カラムアドレスＣＡの未使用ビット［１１：１３］を使用して、仮想メモリシステムのアドレスに変換する。【０００９】
例えば、４Ｇｂ（５１２Ｍｂ×８ｂｉｔ）のＤＩＭＭを２枚使用して、８Ｇｂの仮想ＤＩＭＭを構成する場合には、カラムアドレスＣＡのビット１１を用いて、どちらかのＤＩＭＭをアクセスするかを決定する。従った、大容量のメモリ回路、例えば、４Ｇｂ以上の複数枚のＤＩＭＭ、を用いて仮想ＤＩＭＭを構成する場合には、カラムアドレスの未使用ビットを使用することが必須となる。【００１０】
一方、ＤＤＲ／ＤＤＲ２／ＤＤＲ３のメモリでは、メモリコントローラはメモリにローアドレス（ＲＡ）とカラムアドレス（ＣＡ）とを時分割で送る。図１２に示すように、メモリコントローラはメモリに時刻Ｔ２で、アクト（ＡＣＴ）コマンドとローアドレスＲｏｗ  Ａｄｄを送り、時刻Ｔ４でリード／ライト（Ｒ／Ｗ）コマンドとカラムアドレスＣｏｌｕｍｎ  Ａｄｄを送る。尚、コマンドのＮＯＰは、ノット・オペレーション（Ｎｏｔ  Ｏｐｅｒａｔｉｏｎ）コマンドである。【００１１】
図１２に示した時分割送信におけるメモリアクセス動作を、図１３のタイムチャート図により、図１４の動作説明図を参照して、説明する。図１３に示すように、メモリコントローラ１１０がアクトコマンドとローアドレスＲＡを送信し、インターフェース回路１０２がローアドレスＲＡを受信する（図１３、図１４のＳ１）。インターフェース回路１０２が前述の仮想アドレス変換を行うには、カラムアドレスＣＡが必要である。このため、図１３のローアドレスＲＡ（点線）をＤＩＭＭ１００Ａに出力できない（図１３、図１４のＳ２）。【００１２】
そして、メモリコントローラ１１０がリード／ライトコマンドとカラムアドレスＣＡを送信し、インターフェース回路１０２がカラムアドレスＣＡを受信する（図１３、図１４のＳ３）。インターフェース回路１０２はカラムアドレスＣＡを受信したため、アドレス変換し、アクトコマンドとローアドレスＣＡをＤＩＭＭ１００Ａに出力する（図１３、図１４のＳ４）。【００１３】
次に、インターフェース回路１０２がリード／ライトコマンドとカラムアドレスＣＡをＤＩＭＭ１００Ａに出力する（図１３、図１４のＳ５）。尚、ローアドレスＲＡとカラムアドレスＣＡとの間隔は、ＤＤＲの仕様により規定される。【００１４】
前述のように、仮想ＤＩＭＭのカラムアドレスＣＡを使用して、実ＤＩＭＭを識別するシステムでは、ローアドレスＲＡを受け取った時点では、アクセス対象のＤＩＭＭを特定できない。即ち、ローアドレスＲＡを受け取った時点で、実ＤＩＭＭにアクト（ＡＣＴ）コマンドを発行できず、カラムアドレスＣＡの受け取りを待ってから、アクト（ＡＣＴ）コマンドを発行する必要がある。このため、メモリアクセスの遅延（レイテンシ；Latency）が大きくなり、メモリアクセス性能が低下する。【００１５】
本発明の目的は、複数のメモリを仮想的に１つのメモリとして見せる仮想メモリシステムのメモリアクセスの遅延を短縮するメモリシステム及びメモリインターフェース装置を提供することにある。
【課題を解決するための手段】
【００１６】
この目的の達成のため、開示のメモリシステムは、各々ローアドレスをフルに使用する容量を持つ複数のメモリ回路と、メモリアクセス元からローアドレスとコマンドを受信した後、カラムアドレスとコマンドを受信し、前記受信したカラムアドレスにより前記複数のメモリ回路の内、指定された一のメモリ回路を識別し、前記指定された一のメモリ回路をアクセス制御するアクセス制御回路とを有し、前記アクセス制御回路は、前記ローアドレスとコマンドを受信した時に、前記複数のメモリ回路に前記ローアドレスとアクトコマンドとを送信して投機アクセスを行い、且つ前記カラムアドレスとリード又はライトコマンドのいずれかとを受信した時に、前記複数のメモリ回路の内、前記カラムアドレスの未使用ビットで一のメモリ回路を識別し、前記識別された一のメモリ回路に前記リード又はライトコマンドを送信し且つ前記カラムアドレスで指定されない他のメモリ回路に前記投機アクセスを解消する他のコマンドを送信する。
【００１７】
又、この目的の達成のため、開示の他のメモリシステムは、メモリアクセス元からローアドレスとコマンドを受信した後、カラムアドレスとコマンドを受信し、前記受信したカラムアドレスにより前記複数のメモリ回路の内、指定された一のメモリ回路を識別するアクセス制御回路とを有し、  前記アクセス制御回路は、前記ローアドレスとコマンドを受信した時に、前記複数のメモリ回路に投機アクセスを行い、前記カラムアドレスとコマンドを受信した時に、前記複数のメモリ回路にコマンドを送信し且つ前記複数のメモリ回路の内、前記カラムアドレスで指定されないメモリ回路からのリードデータを破棄する。【００１８】
更に、この目的の達成のため、開示のメモリインターフェース装置は、各々ローアドレスをフルに使用する容量を持つ複数のメモリ回路に接続され、メモリアクセス元からローアドレスとコマンドを受信した後、カラムアドレスとコマンドを受信し、前記受信したカラムアドレスにより前記複数のメモリ回路の内、指定された一のメモリ回路を識別し、前記指定された一のメモリ回路をアクセス制御するアクセス制御回路を有し、前記アクセス制御回路は、前記ローアドレスとコマンドを受信した時に、前記複数のメモリ回路に前記ローアドレスとアクトコマンドとを送信して投機アクセスを行い、且つ前記カラムアドレスとリード又はライトコマンドのいずれかとを受信した時に、前記複数のメモリ回路の内、前記カラムアドレスの未使用ビットで一のメモリ回路を識別し、前記識別された一のメモリ回路に前記リード又はライトコマンドを送信し且つ前記カラムアドレスで指定されない他のメモリ回路に前記投機アクセスを解消する他のコマンドを送信する。
【００１９】
更に、この目的の達成のため、開示の他のメモリインターフェース装置は、複数のメモリ回路に接続され、メモリアクセス元からローアドレスとコマンドを受信した後、カラムアドレスとコマンドを受信し、前記受信したカラムアドレスにより前記複数のメモリ回路の内、指定された一のメモリ回路を識別するアクセス制御回路を有し、前記アクセス制御回路は、前記ローアドレスとコマンドを受信した時に、前記複数のメモリ回路に投機アクセスを行い、前記カラムアドレスとコマンドを受信した時に、前記複数のメモリ回路にコマンドを送信し且つ前記複数のメモリ回路の内、前記カラムアドレスで指定されないメモリ回路からのリードデータを破棄する。
【発明の効果】
【００２０】
ローアドレスとカラムアドレスとが時分割で送信され、カラムアドレスで複数のメモリ回路の一を指定するアクセス制御回路において、ローアドレスを受け取った時に複数のメモリ回路に投機アクセスを行い、カラムアドレスを受け取った後、特定されたメモリモジュールにだけアクセスを行い、アクセスの対象外となったメモリモジュールに投機アクセスの後始末のコマンドを送るため、対象外のメモリモジュールは最初からアクセスしなかったように制御され、メモリアクセスの遅延（Latency）を小さくできる。又、リードアクセスの場合、特定されたメモリモジュールのリードデータを受け取り、アクセスの対象外となったメモリモジュールのリードデータを破棄するため、メモリアクセスの遅延（Latency）を小さくできる。
【図面の簡単な説明】
【００２１】
【図１】実施の形態のメモリシステムのブロック図である。
【図２】図１のメモリ（ＤＩＭＭ）のブロック図である。
【図３】図１のアクセス制御回路の第１の実施の形態のアクセス制御処理フロー図である。
【図４】図３の処理のタイムチャート図である。
【図５】図３の処理のライト動作の説明図である。
【図６】図３の処理のリード動作の説明図である。
【図７】図１のアクセス制御回路の第２の実施の形態のアクセス制御処理フロー図である。
【図８】図７の処理のタイムチャート図である。
【図９】図７の処理のリード動作の説明図である。
【図１０】従来の仮想実メモリシステムの説明図である。
【図１１】従来のアドレス変換動作の説明図である。
【図１２】従来のメモリアクセス動作のタイムチャート図である。
【図１３】ＤＤＲ３のアドレス、コマンド転送方法の説明図である。
【図１４】従来のメモリアクセス動作の説明図である。
【発明を実施するための形態】
【００２２】
以下、実施の形態の例を、メモリシステムの第１の実施の形態、第２の実施の形態、他の実施の形態の順で説明するが、開示のメモリシステム、メモリは、この実施の形態に限られない。
【００２３】
（メモリシステムの第１の実施の形態）
図１は、実施の形態のメモリシステムのブロック図である。図２は、図１のメモリ（ＤＩＭＭ）のブロック図である。図１に示すように、メモリシステムは、インターフェース回路２とメモリ回路１とを有する。メモリ回路１は、２つのメモリモジュールＤＩＭＭ０、ＤＩＭＭ１を有する。２つのメモリモジュールＤＩＭＭ０、ＤＩＭＭ１は、例えば、Dual  Line  Memory  Moduleで構成される。
【００２４】
２つのメモリモジュールＤＩＭＭ０、ＤＩＭＭ１の各々は、複数のバンク（ランクともいう）＃０〜＃３を有する。そして、２つのメモリモジュールＤＩＭＭ０，ＤＩＭＭ１は、アドレス線ＬＡによりデイジーチェーン接続する。インターフェース回路２は、アクセス制御回路２０を有する。アクセス制御回路２０は、メモリコントローラ３と２つのメモリモジュールＤＩＭＭ０，ＤＩＭＭ１とに接続する。アクセス制御回路２０は、メモリコントローラ３から実アドレスと、コマンドＣｍｄと、データＤａｔａとを受ける。
【００２５】
アクセス制御回路２０は、受け取った実アドレスを、アドレス線ＬＡを介しメモリモジュールＤＩＭＭ０に送信する。又、アクセス制御回路２０は、第１のメモリモジュールＤＩＭＭ０と第１のチャネルＣｈ＃０のコマンド線ＬＣ０、データ線ＬＤ０で接続し、第２のメモリモジュールＤＩＭＭ１と第２のチャネルＣｈ＃１のコマンド線ＬＣ１とデータ線ＬＤ１で接続する。
【００２６】
図２により、各メモリモジュールＤＩＭＭ０（１）を接続する。メモリモジュールＤＩＭＭ０（１）は、複数のメモリバンク１２−０〜１２−３と複数のバンク制御回路１０−０〜１０−３とを有する。図２では、バンクメモリ数を４つの例で示したので、メモリモジュールＤＩＭＭ０（１）は、４つのバンクメモリ１２−０〜１２−３と４つのバンク制御回路１０−０〜１０−３を備える。
【００２７】
各バンク制御回路１０−０〜１０−３は、アクセス制御回路２０からコマンド線ＬＣ０（１）よりメモリバンクアドレスＢＡとコマンドを受け、バンクアドレスで指定されたメモリバンク１２−０〜１２−３のアクセスを許可する。
【００２８】
メモリバンク１２−０〜１２−３は、アクセス制御回路２０からアドレス線ＬＡよりローアドレスとカラムアドレスを受け、メモリバンク内のメモリアドレスを選択する。そして、メモリバンク１２−０〜１２−３はバンク制御回路１０−０〜１０−３からのバンク選択信号とコマンドに従い、選択したアドレスの内容のリード又はライトを実行する。各メモリバンク１２−０〜１２−３は、データ線ＬＤ０（１）よりリードデータを出力し及びライトデータを入力する。
【００２９】
本実施の形態では、アクセス制御回路２０が、例えば、マイクロコントローラで構成される。このアクセス制御回路は、アクセスする可能性のあるメモリモジュール全てに対して投機アクセスを行う。アクセス制御２０は、カラムアドレスＣＡを受け取った後、特定されたメモリモジュールに対してだけアクセスを行い、アクセスの対象外となったメモリモジュールに投機アクセスの後始末のコマンドを送り、最初からアクセスしなかったように制御する。
【００３０】
このようにカラムアドレスＣＡで実メモリモジュールを識別する場合でも、メモリアクセスの遅延（Latency）を小さくできる。
【００３１】
図３は、図１のアクセス制御回路の第１の実施の形態のアクセス制御処理フロー図である。図４は、図３の処理のタイムチャート図である。図５は、図３の処理のライト動作の説明図である。図６は、図３の処理のリード動作の説明図である。以下、図４乃至図６を参照して、図３の制御処理を説明する。尚、アクセス制御を図１２で説明したアドレスの時分割送信方式で説明する。
【００３２】
（Ｓ１０）図１２でも説明したように、メモリコントローラ３はアクトコマンドとローアドレスＲＡをアクセス制御回路２０に送信する。インターフェース回路２のアクセス制御回路２０はアクトコマンドとローアドレスＲＡを受信する（図４、図５、図６のＡ１参照）。
【００３３】
（Ｓ１２）アクセス制御回路２０は、ローアドレスＲＡ到着時に、コマンド線ＬＣ０，ＬＣ１からアクセスする可能性のある全てのメモリモジュールＤＩＭＭ０，１にアクトコマンドを送信する（図４、図５、図６のＡ２）。又、アクセス制御回路２０は、アドレス線ＬＡからメモリモジュールＤＩＭＭ０、１にローアドレスを送信する。メモリモジュールＤＩＭＭ０，１はアクトコマンドとローアドレスを受信する（図４のＡ２‘）。
【００３４】
（Ｓ１４）図１２でも説明したように、メモリコントローラ３はリード又はライトコマンドとカラムアドレスＣＡをアクセス制御回路２０に送信する。インターフェース回路２のアクセス制御回路２０はリード又はライトコマンドとカラムアドレスＣＡを受信する（図４、図５、図６のＡ３参照）。アクセス制御回路２０は、カラムアドレスＣＡ到着後、カラムアドレスからアクセスするメモリモジュール（例えば、図４，５，６では、ＤＩＭＭ０）を決定する。
【００３５】
（Ｓ１６）そして、アクセス制御回路２０は決定したメモリモジュールＤＩＭＭ０にリード又はライトコマンドを送信する（図４、図５、図６のＡ４）。又、アクセス制御回路２０は、アドレス線ＬＡからメモリモジュールＤＩＭＭ０、１にカラムアドレスを送信する。メモリモジュールＤＩＭＭ０はリード又はライトコマンドとカラムアドレスを受信する（図４のＡ４‘）。これによりメモリモジュールＤＩＭＭ０はリード又はライト動作する。
【００３６】
（Ｓ１８）又、アクセス制御回路２０は、アクセスしないと決定したメモリモジュールＤＩＭＭ１にＮＯＰ（Not  Operation）コマンド又はＰＲＥ（Preparation）コマンドを送信する（図４、図５、図６のＡ４）。メモリモジュールＤＩＭＭ１はＮＯＰ又はＰＲＥコマンドを受信する（図４のＡ４‘）。これによりメモリモジュールＤＩＭＭ１はステップＳ１２で受けたアクトコマンドの実行がキャンセルされる。
【００３７】
尚、ステップＳ１２で自動プリチャージ（AutoPrecharge）有のコマンドを送信した場合は、ＮＯＰコマンドを、自動プリチャージ（AutoPrecharge）無しのコマンドを送信した場合は、ＰＲＥコマンドをメモリモジュールに送信する。
【００３８】
（Ｓ２０）アクセス制御回路２０は、メモリコントローラ３からのコマンドがライトコマンドであった場合は、メモリコントローラ３からライトデータを受信する（図５のＡ５）。そして、アクセス制御回路２０は、アクセス対象のメモリモジュールＤＩＭＭ０にライトデータを送信する（図５のＡ６）。
【００３９】
（Ｓ２２）一方、アクセス制御回路２０は、メモリコントローラ３からのコマンドがリードコマンドであった場合は、アクセス対象のメモリモジュールＤＩＭＭ０からリードデータを受信する（図６のＡ７）。そして、アクセス制御回路２０は、アクセスしたメモリコントローラ３にリードデータを送信する（図６のＡ８）。
【００４０】
図４の従来技術のインターフェース回路２の送信例及びメモリモジュールＤＩＭＭ０の受信例に示すように、インターフェース回路２がメモリコントローラ３からアクトコマンド、ローアドレスＲＡを受信しても、カラムアドレスＣＡを受信しないと、メモリモジュールＤＩＭＭ０とＤＩＭＭ１のいずれに発行するかの判定が出来ない。このため、インターフェース回路２はカラムアドレスを受信した後、アクトコマンド、ローアドレスＲＡをメモリモジュールに送信し、その後、リード又はライトコマンド、カラムアドレスＣＡをメモリモジュールに送信する。
【００４１】
一方、本実施の形態では、インターフェース回路２０が、アクセスする可能性のあるメモリモジュール全てに投機的アクセスを行う。これにより、インターフェース回路２０は、カラムアドレス到着前に、ローアドレスのコマンドをメモリモジュールに送信する。そして、インターフェース回路２０はカラムアドレスＣＡが到着し、メモリモジュールの特定が行われた後に、アクセス対象のメモリモジュールにリード又はライトのカラムアドレスのコマンドを発行する。
【００４２】
又、インターフェース回路２０は、非アクセス対象のメモリモジュールにＮＯＰもしくはＰＲＥのカラムアドレスのコマンドを発行する。ＮＯＰ又はＰＲＥコマンドにより、非アクセス対象のメモリモジュールは最初からアクセスがないように制御される。この投機アクセスを行うことで、カラムアドレスを用いてメモリモジュールの選択判定を行うケースにおいても、レイテンシの増大がなく、メモリモジュールのアクセスが可能となる。即ち、仮想メモリシステムにおいて、メモリコントローラとメモリモジュール間のレイテンシが短縮され、性能低下を防止できる。
【００４３】
（メモリシステムの第２の実施の形態）
図７は、図１のアクセス制御回路の第２の実施の形態のアクセス制御処理フロー図である。図８は、図７の処理のタイムチャート図である。図９は、図７の処理のリード動作の説明図である。以下、図８乃至図９を参照して、図７の制御処理を説明する。尚、アクセス制御を図１２で説明したアドレスの時分割送信方式で説明する。
【００４４】
（Ｓ３０）図１２でも説明したように、メモリコントローラ３はアクトコマンドとローアドレスＲＡをアクセス制御回路２０に送信する。インターフェース回路２のアクセス制御回路２０はアクトコマンドとローアドレスＲＡを受信する（図８、図９のＡ１参照）。
【００４５】
（Ｓ３２）アクセス制御回路２０は、ローアドレスＲＡ到着時に、コマンド線ＬＣ０，ＬＣ１からアクセスする可能性のある全てのメモリモジュールＤＩＭＭ０，１にアクトコマンドを送信する（図８、図９のＡ２）。又、アクセス制御回路２０は、アドレス線ＬＡからメモリモジュールＤＩＭＭ０、１にローアドレスを送信する。メモリモジュールＤＩＭＭ０，１はアクトコマンドとローアドレスを受信する（図８のＡ２‘）。
【００４６】
（Ｓ３４）図１２でも説明したように、メモリコントローラ３はリードコマンドとカラムアドレスＣＡをアクセス制御回路２０に送信する。インターフェース回路２のアクセス制御回路２０はリードコマンドとカラムアドレスＣＡを受信する（図８、図９のＡ３参照）。アクセス制御回路２０は、カラムアドレスＣＡ到着後、カラムアドレスからリード対象のメモリモジュール（例えば、図８，図９では、ＤＩＭＭ０）を決定する。
【００４７】
（Ｓ３６）そして、アクセス制御回路２０はアクセス可能性のあるメモリモジュールＤＩＭＭ０、ＤＩＭＭ１にリードコマンドを送信する（図８、図９のＡ４）。又、アクセス制御回路２０は、アドレス線ＬＡからメモリモジュールＤＩＭＭ０、１にカラムアドレスを送信する。メモリモジュールＤＩＭＭ０、１はリードコマンドとカラムアドレスを受信する（図８のＡ４‘）。これによりメモリモジュールＤＩＭＭ０、１はリード動作する。
【００４８】
（Ｓ３８）アクセス制御回路２０は、リードコマンドを送信したメモリモジュールＤＩＭＭ０、１からリードデータを受信する（図９のＡ９）。そして、アクセス制御回路２０は、前述のステップＳ３４で決定したリード対象のメモリモジュールＤＩＭＭ０からのリードデータをメモリコントローラ３に送信する（図９のＡ１０）。一方、アクセス制御回路２０は、前述のステップＳ３４で決定したリード対象でないメモリモジュールＤＩＭＭ０からのリードデータを破棄する（図９のＡ９）。
【００４９】
第２の実施の形態においては、アクセス制御回路２０が、アクセスする可能性のあるメモリモジュール全てに対して投機アクセスを行い、カラムアドレスＣＡを受け取った後、特定されたメモリモジュールからのリードデータを受けとり、メモリコントローラ３に送信する。
【００５０】
このようにカラムアドレスＣＡで実メモリモジュールを識別する場合でも、メモリアクセスの遅延（Latency）を小さくできる。又、メモリコントローラ３とは、別に設けたインターフェース回路２０が実行するため、複雑な機能を有するメモリコントローラを変更することなく、実現できる。
【００５１】
（他の実施の形態）
前述の実施の形態では、インターフェース回路２のアクセス制御回路２０をマイクロコントローラで構成した例で説明したが、例えば、アドレス変換回路とコマンド制御回路との個別回路で構成することもできる。メモリ回路をＤＩＭＭで説明したが、他の構成のメモリモジュール回路を適用できる。又、ＤＩＭＭは、少なくともアドレス線をデイジーチェーンできるバッファ型であれば、いかなるメモリ回路にも、適用できる。
【００５２】
更に、時分割アドレス、コマンド送信方式を、ＤＤＲ３の例で説明したが、ＤＤＲ，ＤＤＲ２等の他の時分割アドレス、コマンド送信方式に適用できる。しかも、メモリシステム内のメモリ回路の数を２つで説明したが、３つ以上であっても適用できる。
【００５３】
以上、本発明を実施の形態により説明したが、本発明の趣旨の範囲内において、本発明は、種々の変形が可能であり、本発明の範囲からこれらを排除するものではない。
【産業上の利用可能性】
【００５４】
ローアドレスとカラムアドレスとが時分割で送信され、カラムアドレスで複数のメモリ回路の一を指定するアクセス制御回路において、ローアドレスを受け取った時に複数のメモリ回路に投機アクセスを行い、カラムアドレスを受け取った後、特定されたメモリモジュールにだけアクセスを行い、アクセスの対象外となったメモリモジュールに投機アクセスの後始末のコマンドを送るため、対象外のメモリモジュールは最初からアクセスしなかったように制御され、メモリアクセスの遅延（Latency）を小さくできる。又、リードアクセスの場合、特定されたメモリモジュールのリードデータを受け取り、アクセスの対象外となったメモリモジュールのリードデータを破棄するため、メモリアクセスの遅延（Latency）を小さくできる。
【符号の説明】
【００５５】
１  メモリ回路
２  インターフェース回路
３  メモリコントローラ
１０−０〜１０−３  バンク制御回路
１２−０〜１２−３  メモリバンク
２０  アクセス制御回路
ＬＡ  アドレス線
ＬＣ０，ＬＣ１  コマンド線
ＬＤ０，ＬＤ１  データ線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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