(57)【特許請求の範囲】
【請求項１】
活性シリコン層（４）とシリコン内の支持層（２）との間に埋められた酸化物層（３）を含むシリコン−オン−インシュレーター（ＳＯＩ）基板（１）のための表面処理方法であって、
ａ）  前記ＳＯＩ基板（１）の第１のラピッドサーマルアニーリング（ＲＴＡ）であって、温度９００℃から１３００℃の間で、３分未満の時間、酸化されない雰囲気で実行されるステップと、
ｂ）  前記活性シリコン層（４）の犠牲酸化ステップと、
ｃ）  ステップｂ）のあとに得られるＳＯＩ基板（１’）の第２のラピッドサーマルアニーリング（ＲＴＡ）であって、前記第１のＲＴＡと同じ条件で実行されるステップと、
ｄ）  ステップｃ）を経たＳＯＩ基板（１’）の活性シリコン層（４’）の犠牲酸化ステップと
を備え、前記犠牲酸化ステップｂ）は、第１の酸化物の厚さ（５）を除くために実施され、前記犠牲酸化ステップｄ）は、前記第１の酸化物の厚さ（５）より薄い、第２の酸化物の厚さ（６）を除くために実施され、厚さ２０ｎｍの活性シリコン層（４’’）を得ることができ、厚さ１４５ｎｍの前記酸化物層（３）が、前記第１の酸化物の厚さ（５）が２００ｎｍ以上で前記第２の酸化物の厚さ（６）が１２０ｎｍ未満という条件で埋め込まれることを特徴とする方法。
【請求項２】
前記犠牲酸化ステップｄ）は、前記ＳＯＩ基板を対象とした前記表面処理ステップの中で、最後の犠牲酸化ステップであることを特徴とする請求項１に記載の方法。
【請求項３】
前記犠牲酸化ステップは、温度７００℃から１１００℃の間で実行される熱酸化を含むことを特徴とする請求項１または２に記載の方法。
【請求項４】
前記犠牲酸化ステップは、酸を用いた脱酸素を含むことを特徴とする請求項１、２または３に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＯＩという略称として当業者に知られている、シリコン−オン−インシュレーター基板の製造の分野に関する。
【背景技術】
【０００２】
ＳＯＩ基板は、シリコンの支持基板と、とりわけ電子機器、光学機器、オプトエレクトロニクスのために製造される構成要素がこの層の上または中にあるために「活性層（ａｃｔｉｖｅ  ｌａｙｅｒ）」と呼ばれるシリコンの薄膜との間に埋められた酸化物層を含む。
【０００３】
ＳＯＩ基板は一般的に、以下の主なステップを使用した層転写プロセスによって得られる：
−ドナー基板および／またはレシーバー基板上に酸化物層を形成するステップであって、これら２つの基板はシリコン内にある、ステップと；
−ドナー基板内に脆化領域を形成するステップであって、脆化領域は上述の活性層が転写される領域を定める、ステップと；
−酸化物層が接合部分にあるように、ドナーおよびレシーバー基板を互いに接合するステップと；
−ドナー基板を脆化領域に沿って分割し、活性シリコン層をレシーバー基板上に転写するステップ。
【０００４】
転写プロセスの一例は、非特許文献１に開示されているＳＭＡＲＴＣＵＴ（商標）プロセスである。この場合、脆化領域の形成は原子および／またはイオンの種の埋め込みによってなされる。
【０００５】
この脆弱化された領域は多孔質の領域から成る場合もある。
【０００６】
レシーバー基板上に、上述の活性層に対応する薄い半導体層を維持するために、ドナー基板とレシーバー基板のうちの１つは酸化物層に覆われる、ドナー基板をレシーバー基板上に接合するステップと、次に、背面によってドナー基板の厚さを減少させるステップとから成る方法を使用することも可能である。
【０００７】
ＳＯＩ基板を得る方法にかかわらず、転写および接合ステップのあとに得られる構造は、たとえば：研磨、平坦化、洗浄、平滑化、および薄くすること、の表面処理に依存する。
【０００８】
これら異なる表面処理ステップの目的は、所望の最終的な厚さにし、接合面を安定化させるために、活性シリコン層の荒さを向上させることである。
【０００９】
ＳＯＩタイプの基板に対するこれら表面処理の中で、ラピッドサーマルアニーリング（ｒａｐｉｄ  ｔｈｅｒｍａｌ  ａｎｎｅａｌｉｎｇ）−「ＲＴＡ」による平滑化ステップがしばしば使用される。
【００１０】
ＲＴＡは短時間の間、たとえば窒素および／またはアルゴンの中性もしくは還元した雰囲気中で、高温で行われる。例として、ＳＯＩ基板に対して１２００℃のオーダーの温度で、３分より短い時間で行われることができる。
【００１１】
活性シリコン層の高周荒さ（ｈｉｇｈ  ｆｒｅｑｕｅｎｃｙ  ｒｏｕｇｈｎｅｓｓ）を向上させるために実行されるＲＴＡタイプのアニーリングは、基板の端を封入し、したがって埋められた酸化物を保護する効果も有することが知られている。この点において、出願者の特許（特許文献１）を参照しても良い。
【００１２】
ＲＴＡはしばしば１または複数の犠牲酸化（ｓａｃｒｉｆｉｃｉａｌ  ｏｘｉｄａｔｉｏｎ）ステップと組み合わされる。
【００１３】
犠牲酸化ステップは、酸化ステップに続いて、形成された酸化物を脱酸素するステップから成る。
【００１４】
酸化ステップは一般的に、ウエット（ｗｅｔ）またはドライ（ｄｒｙ）プロセスによって熱処理を利用して実行される。結果、酸化物層は、ＳＯＩ基板の活性シリコン層の自由表面上に形成される。
【００１５】
脱酸素ステップは一般的に、酸化されたＳＯＩ基板を酸の溶液槽に浸してあらかじめ形成された表面の酸化物を除去し、厚みを減少させることによって活性シリコン層を所望の最終的な厚さにすることによって実行される。
【００１６】
特許文献２より、表面処理ステップが少なくとも１サイクルのラピッドサーマルアニーリングＲＴＡ／犠牲酸化シーケンスを含む、たとえばＳＯＩタイプの基板に対する処理方法が知られている。
【００１７】
しかし、本明細書で使用されている方法の最重要目的は、ホールが主な欠陥になるので、基板の活性層の表面に開けられたホールの密度を減少させることである。本明細書で提案されている解法は、単に、表面処理を行う前に、転写される層の厚さを増加させるステップから成る。本明細書は、基板表面の微小汚染問題には取り組まない。
【００１８】
にもかかわらず、微小汚染に関係する欠陥を制限することも望ましいであろう。
【００１９】
この微小汚染は、「剥離」（ｆｌａｋｉｎｇ）として当業者には知られている現象に関係している。
【００２０】
この欠陥は典型的に、洗浄および／または化学エッチングプロセスの間、ＳＯＩ基板の表面の端部の層間剥離による結果である。これは、一度ＳＯＩ基板上に再蒸着すると、実質的にもう取り除くことができない、数十マイクロメーターのオーダーのサイズの破片を生成する。
【００２１】
この破片汚染は、ＲＴＡがコールド壁（ｃｏｌｄ  ｗａｌｌ）オーブン内で行われる場合、より影響を受け、いくつかのケースでは、部品、特に電子部門の製造に次に使用されるように意図されているＳＯＩタイプの基板への低欠損要求に対して、レッドヒビトリレベル（ｒｅｄｈｉｂｉｔｏｒｙ  ｌｅｖｅｌ）に達することがある。コールド壁オーブンを用いると、０．１μｍ未満の汚染破片が観測される。
【先行技術文献】
【特許文献】
【００２２】
【特許文献１】仏国特許発明第２８５２１４３号明細書
【特許文献２】国際公開第２００６／０７０２２０号
【特許文献３】国際公開第２００４／０７９８０１号
【非特許文献】
【００２３】
【非特許文献１】“Ｓｉｌｉｃｏｎ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ  Ｔｅｃｈｎｏｌｏｇｙ：Ｍａｔｅｒｉａｌｓ  ｔｏ  ＶＬＳＩ，  ２ｎｄ  Ｅｄｉｔｉｏｎ”，Ｊｅａｎ−Ｐｉｅｒｒｅ  Ｃｏｌｉｎｇｅ，  “Ｋｌｕｗｅｒ  Ａｃａｄｅｍｉｃ  Ｐｕｂｌｉｓｈｅｒｓ”，ｐｐ．５０−５１
【発明の概要】
【００２４】
結果的に、本発明の目的は、特に２つの連続的なサイクル：ラピッドサーマルアニーリングＲＴＡ／犠牲酸化の実行を含み、これらのステップの上記優位な特性を、基板の破片汚染を大きく減少させながら、平滑化と薄くすることの観点から、維持することを可能にする、シリコン−オン−インシュレータータイプＳＯＩの基板のための表面処理方法を提供することである。
【００２５】
この目的のために、本発明は、活性シリコン層とシリコン内の支持層との間に埋められた酸化物層を含むシリコン−オン−インシュレータータイプＳＯＩの基板のための表面処理方法に関し、この方法は次の表面処理ステップの応用を含む：
ａ）基板のラピッドサーマルアニーリングＲＴＡ、
ｂ）その活性シリコン層の犠牲酸化ステップ、
ｃ）ステップｂ）のあとに得られる基板のラピッドサーマルアニーリングＲＴＡ、
ｄ）ステップｃ）を経た活性シリコン層の犠牲酸化ステップ。
【００２６】
本発明によると、犠牲酸化ステップｂ）は、第１の酸化物の厚さを除くために実施され、犠牲酸化ステップｄ）は、第１のものより薄い、第２の酸化物の厚さを除くために実施される。
【００２７】
単独か組み合わせて用いられる、本発明の、限定されない、他の優位な特性によると：
−活性シリコン層の犠牲酸化ステップｄ）は、ＳＯＩ基板を対象とした表面処理ステップの中で、最後の犠牲酸化ステップであり；
−上記第１の除去された酸化物の厚さは１５０ｎｍより大きく、上記第２の除去された酸化物の厚さは１５０ｎｍより小さく；
−上記第１の除去された酸化物の厚さは２００ｎｍより大きく；
−上記第１の除去された酸化物の厚さは３００ｎｍより大きく；
−上記第２の除去された酸化物の厚さは１３０ｎｍより小さく；
−上記第２の除去された酸化物の厚さは１２０ｎｍより小さく；
−ステップａ）およびｃ）のラピッドサーマルアニーリングＲＴＡは温度９００℃から１３００℃の間で、３分より小さい間の時間、酸化されない雰囲気で実行され；
−上記犠牲酸化ステップは、温度７００℃から１１００℃の間で実行される熱酸化を含み；
−上記犠牲酸化ステップは、酸を用いた脱酸素を含む。
【００２８】
本発明の他の特性および利点は、１つの可能な実施形態であって限定しない説明を与える添付の図を参照して、以下の説明によって明らかになるであろう。
【図面の簡単な説明】
【００２９】
【図１Ａ】本発明に適合する方法の異なるステップを説明する概略図である。
【図１Ｂ】本発明に適合する方法の異なるステップを説明する概略図である。
【図１Ｃ】本発明に適合する方法の異なるステップを説明する概略図である。
【図１Ｄ】本発明に適合する方法の異なるステップを説明する概略図である。
【図１Ｅ】本発明に適合する方法の異なるステップを説明する概略図である。
【図１Ｆ】本発明に適合する方法の異なるステップを説明する概略図である。
【図１Ｇ】本発明に適合する方法の異なるステップを説明する概略図である。
【図２】比較例と本発明とのそれぞれに対応するパラメータにしたがって、ＫＬＡ  Ｔｅｎｃｏｒによって「Ｓｕｒｆｓｃａｎ  ＳＰ２」という名前で販売されている（検出閾値０．０９μｍ）表面欠陥検査装置を用いて得られ、ＲＴＡ／犠牲酸化／ＲＴＡ／犠牲酸化の表面処理ステップを受けたＳＯＩ基板の２５のウエハの重ね合わせの積算である、破片欠陥測定の結果を示す図である。
【図３Ａ】図２の結果が得られる方法の異なる段階で撮られた、この方法で処理されたＳＯＩ基板の端の横断面の、電子マイクロスコープによりスキャンした、観測した写真を表した図である。
【図３Ｂ】図２の結果が得られる方法の異なる段階で撮られた、この方法で処理されたＳＯＩ基板の端の横断面の、電子マイクロスコープによりスキャンした、観測した写真を表した図である。
【図３Ｃ】図２の結果が得られる方法の異なる段階で撮られた、この方法で処理されたＳＯＩ基板の端の横断面の、電子マイクロスコープによりスキャンした、観測した写真を表した図である。
【図４】比較例と本発明とのそれぞれに対応するパラメータにしたがって、ＫＬＡ  Ｔｅｎｃｏｒによって「Ｓｕｒｆｓｃａｎ  ＳＰ２」という名前で販売されている（検出閾値０．０９μｍ）表面欠陥検査装置を用いて得られ、ＲＴＡ／犠牲酸化／ＲＴＡ／犠牲酸化の表面処理ステップを受けたＳＯＩ基板の２５のウエハの重ね合わせの積算である、破片欠陥測定の結果を示す図である。
【図５Ａ】図４の結果が得られる方法の異なる段階での、この方法で処理されたＳＯＩ基板の端の、電子マイクロスコープによりスキャンした、観測した写真を表した図である。
【図５Ｂ】図４の結果が得られる方法の異なる段階での、この方法で処理されたＳＯＩ基板の端の、電子マイクロスコープによりスキャンした、観測した写真を表した図である。
【図５Ｃ】図４の結果が得られる方法の異なる段階での、この方法で処理されたＳＯＩ基板の端の、電子マイクロスコープによりスキャンした、観測した写真を表した図である。
【図６】異なる未加工の材料を用いて得られ、比較例と本発明とのそれぞれに対応するパラメータにしたがって、あらかじめＲＴＡ／犠牲酸化／ＲＴＡ／犠牲酸化の表面処理のステップを受けたＳＯＩ基板に対して、０．０９４μｍの欠陥検出閾値における表面検査装置を用いて得られた、破片欠陥の測定の結果を示すグラフである。
【図７】２つの比較例のそれぞれに対応するパラメータにしたがって、あらかじめＲＴＡ／犠牲酸化／ＲＴＡ／犠牲酸化の表面処理のステップを受けた薄いＳＯＩ基板に対して、ＫＬＡ  Ｔｅｎｃｏｒによって「Ｓｕｒｆｓｃａｎ  ＳＰ２」という名前で販売されている（検出閾値０．０８７μｍ）表面欠陥検査装置を用いて得られた、破片欠陥測定の結果を示す図である。
【図８】２つの比較例のそれぞれに対応するパラメータにしたがって、あらかじめＲＴＡ／犠牲酸化／ＲＴＡ／犠牲酸化の表面処理のステップを受けた薄いＳＯＩ基板に対して、ＫＬＡ  Ｔｅｎｃｏｒによって「Ｓｕｒｆｓｃａｎ  ＳＰ２」という名前で販売されている（検出閾値０．０８７μｍ）表面欠陥検査装置を用いて得られた、破片欠陥測定の結果を示す図である。
【図９】図７および８に示す結果と似ているが、本発明に対応するパラメータにしたがって、ＲＴＡ／犠牲酸化／ＲＴＡ／犠牲酸化の表面処理のステップを受けた薄いＳＯＩ基板に対する結果を示す図である。
【発明を実施するための形態】
【００３０】
ＳＯＩタイプの基板に対する、本発明にかかる表面処理方法を述べる。
【００３１】
必要ではないが、典型的に、「分割後」（ｐｏｓｔ  ｓｐｌｉｔｔｉｎｇ）基板、すなわちアニーリングをして分割した基板として知られるＳＯＩタイプの基板に適用される。この「分割後」基板は特に、前面の高い荒さで特長付けられる。
【００３２】
図１ＡにＳＯＩ基板１が示され、シリコン内の支持基板２シリコン内の薄い表面層４との間に、以下「活性層」と呼ぶ、シリコン酸化物層ＳｉＯ2３を含む。「前面」（ｆｒｏｎｔ  ｆａｃｅ）と呼ばれる、活性層の自由表面は符号４０で表される。
【００３３】
この基板１は、オーブンＦの中に設置され、ラピッドサーマルアニーリングＲＴＡを受ける（図１Ｂ参照）。
【００３４】
このＲＴＡは、典型的に、１２００℃、さらに一般的には全体的な温度範囲９００℃から１３００℃で、３０秒間（さらに一般的には全体の時間が３分未満）、酸化されない雰囲気、典型的にはアルゴン、または窒素雰囲気で行われる。
【００３５】
この効果は、前面４０を平滑にする、すなわち荒さを減少させることである。
【００３６】
図１Ｃに示すように、ＳＯＩ基板１は、酸化ステップを受け、その間シリコン酸化物層５が表面上および活性層４の上部に形成される。
【００３７】
この酸化物層５は、このステップによってもたらされる酸素と、表面に近い活性層４の部分の中のシリコンの消費によって成り立つ。生成されたＳｉＯ2層５の厚さと、層４内の消費されたシリコンの厚さとの間に、物理的な比０．４４４がある。
【００３８】
この酸化ステップは、７００℃と１１００℃との間の温度、望ましくは９５０℃の温度で、熱酸化によって行われることが望ましい。
【００３９】
この酸化ステップは、ウェットまたはドライプロセスによって行われることができる。
【００４０】
ドライプロセスによると、酸化ステップは、たとえば、気体酸素雰囲気中でＳＯＩ基板を熱することによって行われる。ウェットプロセスによると、たとえば、水蒸気雰囲気中でＳＯＩ基板を熱することによって行われる。
【００４１】
選択したプロセス（ウェットまたはドライ）にかかわらず、酸化雰囲気は塩酸を含むことができる。
【００４２】
図１Ｄに示すように、前もって形成された酸化物層５が脱酸素される。
【００４３】
この脱酸素は、たとえば、希フッ酸ＨＦ、水内の容量で１０から２０％の間、さらには水内の容積で７％に薄められたフッ酸ＨＦといった、ＳＯＩ基板１を酸のバス（ａｃｉｄ  ｂａｔｈ）に浸すことによって実行される。
【００４４】
これにより、活性層４’がはじめのＳＯＩ基板のときの厚さより薄い厚さを有する、ＳＯＩ基板１’が得られる。よって得られた基板の前面は４０’となる。活性層４’の表面は、ＲＴＡステップの効果によって、層４の「分割前」表面と比べて実質減少された高周荒さ（ｈｉｇｈ  ｆｒｅｑｕｅｎｃｙ  ｒｏｕｇｈｎｅｓｓ）によって特長付けられる。
【００４５】
ＳＯＩ基板１’は、図１Ｂを参照して記述されたものと同一または似た条件を受けて、再びラピッドサーマルアニーリングＲＴＡを受ける。このステップは図１Ｅに示される。
【００４６】
この処理の効果は、前面４０’を平滑にすることである。
【００４７】
基板１’は、前述のように、犠牲酸化ステップを受ける。図１Ｆに示すように、このステップの効果は、シリコン酸化層６の形成をもたらすことである。前もって、シリコン酸化層６は活性層４’の消費部分と、酸素の供給によって、形成され、生成された酸化物と消費されたシリコンの厚さの比は０．４４４である。
【００４８】
最終的に、活性層４”が ＳＯＩ基板１’のときより薄いＳＯＩ基板１”を得るために、上述したうちのいずれかの方法に従って脱酸素ステップが実行される。この基板の前面を４０”とする。
【００４９】
出願人によってなされた試験によって、犠牲酸化の連続するステップの間、形成され、除去された酸化物層の厚さは、最終的に得られる基板の質、とりわけ破片欠陥に関して影響を与える可能性があるということが発見された。
【００５０】
図２は、図１Ａから１Ｇを参照している上記の方法のステップを経たＳＯＩ基板上の破片欠陥の結果を示し、第１の酸化ステップは１２０ｎｍの厚さの酸化物を形成するために行われ、第２の酸化ステップは２００ｎｍの厚さの酸化物を形成するために行われる。
【００５１】
確認できるように、汚染破片の数は著しく高い。
【００５２】
この観察は、図３Ａから３Ｃに示される電子顕微鏡図によって確認できる。
【００５３】
図３Ａは、連続してＲＴＡ処理を受け、第１の酸化が１２０ｎｍのオーダー（層５）であるＳＯＩ基板の断面図を示す。
【００５４】
図３Ｂは、連続して、ＲＴＡ処理、１２０ｎｍの犠牲酸化、ＲＴＡ処理、を受け、第２
の酸化が２００ｎｍのオーダー（層６）であるＳＯＩ基板の断面図を示す。
【００５５】
それぞれのケースで、埋められた酸化物層３のシリコン封入が、最も薄い地点において侵食されていることを見ることができる。この封入は、特許文献３に記述されているように、犠牲酸化の前に行われたＲＴＡ処理によるものである。
【００５６】
図３Ｃに見られるように、結果、フッ酸ＨＦを用いた犠牲酸化物６のエッチング（脱酸素）の間、この酸は埋められた酸化物層３に入り込み空洞３０を生成することができる。空洞３０は、破損すると、図２に見られるような、汚染破片、および主要な欠陥を生み出すことができる、シリコンの突端４１の形成を生み出す。
【００５７】
出願人は、異なる犠牲酸化の間、除去する酸化物の厚さの選択の決定を行うことで、破片汚染を減少させることができることを見出した。
【００５８】
より正確には、異なる試験によって、ＳＯＩ基板に適用できる異なる処理ステップの間提供され、サイクルＲＴＡ／犠牲脱酸素が注意深く繰り返され、第２の犠牲酸化の間、それまでの犠牲酸化の間に除去された酸化物より薄い厚さの酸化物を除去することが可能であることが示された。
【００５９】
生成されたＳｉＯ2層の厚さと酸化によって消費されたシリコンの厚さとの間に存在する物理的な比により、上述の条件は、第２の犠牲酸化の間除去されるシリコンの厚さは最初の犠牲酸化の間除去されるシリコンの厚みよりも少ないことと等価である。
【００６０】
図４は、ＳＯＩ基板に２００ｎｍの酸化物を除去する第１の犠牲酸化を行い、第２の犠牲酸化の間酸化物を１２０ｎｍだけ除去することによって得られる破片欠陥の結果を示す。この方法と図２の方法との間では、犠牲酸化の厚さが逆になっている。
【００６１】
これらの結果を図２と比較すると、破片汚染の著しい減少が観察された。
【００６２】
定量的には、図２に示すウエハと比較して、図４に示すウエハ上の、閾値０．０９μｍで測定された破片欠陥は、５のオーダーの倍だけ減少した。
【００６３】
図５Ａは、ＲＴＡ処理と、次に２００ｎｍの酸化（酸化物層５）を連続して行ったＳＯＩ基板の断面図を示す。
【００６４】
図５Ｂは、連続して、ＲＴＡ処理、２００ｎｍの酸化物が除去される第１の犠牲酸化、ＲＴＡステップ、１２０ｎｍの酸化物層６が形成される第２の酸化を行ったＳＯＩ基板の断面図を示す。
【００６５】
図５Ａにおいて、第１のＲＴＡステップの間に得られた埋められた酸化物層３の封入が、酸化物層５の形成によって大きく侵食されているのを見ることができる。これは、図３Ｃに見られる、突端４１といった、残りのシリコンの突端（切れ端）を十分とりのぞき、破片の開始を除くことを可能にする。図５Ａに見られる特定の場合、この突端からもたらされるシリコンの残留物４２が酸化物層５の中に存在する。
【００６６】
酸化物層５の脱酸素のあと、第２のＲＴＡ処理の効果は、埋め込まれた酸化物層３を再び封入することであり、第２の、範囲の広くない酸化が実行されるとき（図５Ｂ参照）完全な封入層４３が維持され、酸化物層３を保護する。この封入は、図５Ｃに見られるように、脱酸素の後に行われる。
【００６７】
さらなる追加の試験によって、第１の犠牲酸化の間に形成され除去される酸化物層の厚さは１５０ｎｍより大きいことが望ましく、第２の犠牲酸化の間に形成され除去される酸化物層の厚さは１５０ｎｍより小さいが望ましいという見積もりが可能となった。
【００６８】
第１の犠牲酸化の間に除去される酸化物層の厚さは２００ｎｍ、さらには３００ｎｍより大きいことが望ましい。
【００６９】
第２の犠牲酸化の間に除去される酸化物層の厚さは１３０ｎｍより小さく、さらには１２０ｎｍに近いことが望ましい。
【００７０】
ＳＯＩ基板になされる異なる表面処理の間、ＲＴＡ／犠牲酸化の２回よりも多いサイクルが実行される場合、最後の２つの犠牲酸化が、最後の犠牲酸化ステップの間除去される酸化物の厚さが、最後から２番目の犠牲酸化ステップの間除去される酸化物の厚さより小さいように実行されなければならない。
【００７１】
他の追加の試験が実行され、上述の規則が、分割アニーリング（ｓｐｌｉｔ  ａｎｎｅａｌｉｎｇ）前のＳＯＩ基板の製造方法にかかわりないということが示された。たとえば、この規則の利点は、基板の埋め込み、接合および分割アニーリングが異なるＳＭＡＲＴＣＵＴ（商標）技術をもとにした異なるＳＯＩ製造方法を用いて提供された基板に関しても観られる。
【００７２】
図６は、欠陥カウント閾値０．０９４μｍに対する、ウエハごとの欠陥の数を単位として得られた、欠陥Ｄの結果を示している。ＡおよびＢは、同じ方法で製作されたが、異なる未加工の材料仕入先による、ＳＯＩ基板に対して得られた結果を示している。
【００７３】
この図において、「１２０ｎｍ／２００ｎｍ」は、第１の犠牲酸化は１２０ｎｍの酸化物を、第２は２００ｎｍの酸化物を除去するように行われ、「２００ｎｍ／１２０ｎｍ」はその逆を意味する。
【００７４】
値Ｍｅは、長方形の中の水平な直線で示された、中央値に対応する。値ＭＯは、どうように長方形の中に点線で示された、平均値に対応する。最後に、Ｃは、それぞれの集団において考慮しているウエハの数を示し、それぞれの点は、図６に示される四分位中に含まれないウエハの結果を示している。
【００７５】
確認できるように、汚染破片の数は、分割前ＳＯＩ基板を得るために使用した方法および未加工の材料仕入先にかかわらず、最後の犠牲酸化ステップがそれまでの犠牲酸化ステップの間除去された厚さより小さい厚さの酸化物の除去を行う場合常に小さい。
【００７６】
薄いＳＯＩ基板、すなわち目的が、２０ｎｍに近い厚さを有する最終的な活性層４”を得ることである基板に対する他の試験も行われた。
【００７７】
図７から９は、２０ｎｍの厚さの活性シリコン層４”と、１４５ｎｍの厚さの埋められた酸化物層３を含むＳＯＩ基板１”にたいしてなされた測定結果を示す。これらの追加の試験は、非常に小さい活性層はＳＯＩを側面の端の破片生成に関する問題に対しより敏感にするために、行われた。
【００７８】
図７と８は、上記の薄いＳＯＩに対する破片欠陥の測定の結果を与え、上記の薄いＳＯＩは次の表面処理に従う：
−ＲＴＡ／１２０ｎｍ犠牲酸化／ＲＴＡ／犠牲酸化３５０ｎｍ（図７）、
−ＲＴＡ／２００ｎｍ犠牲酸化／ＲＴＡ／２７０ｎｍ犠牲酸化（図８）。
【００７９】
いずれの場合でも、破片汚染は高かった。
【００８０】
図９は、ＲＴＡ／３７０ｎｍ犠牲酸化／ＲＴＡ／犠牲酸化１００ｎｍの表面処理ステップを施した薄いＳＯＩ基板に対して得られる結果を示す。
【００８１】
最終的に、「ＵＴＢＯＸ」の名で当業者に知られた、酸化物層が非常に薄い、ＳＯＩ基板に対するほかの試験は、本発明にかかる方法の適用は、汚染破片の生成の減少をもたらすことを示した。
【図１Ａ】
0005646593.tif 000002
【図１Ｂ】
0005646593.tif 000003
【図１Ｃ】
0005646593.tif 000004
【図１Ｄ】
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【図１Ｅ】
0005646593.tif 000006
【図１Ｆ】
0005646593.tif 000007
【図１Ｇ】
0005646593.tif 000008
【図２】
0005646593.tif 000009
【図３Ａ】
0005646593.tif 000010
【図３Ｂ】
0005646593.tif 000011
【図３Ｃ】
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【図４】
0005646593.tif 000013
【図５Ａ】
0005646593.tif 000014
【図５Ｂ】
0005646593.tif 000015
【図５Ｃ】
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【図６】
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【図７】
0005646593.tif 000018
【図８】
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【図９】
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