(57)【特許請求の範囲】
【請求項１】
半導体デバイスを作る方法であって、
基板の上に横たわるゲート構造体を形成するステップと、
前記ゲート構造体に隣接する側壁スペーサを形成するステップと、
前記半導体デバイスのドレイン側に第２のドープ領域とソース側に第１のドープ領域とを形成するために、前記半導体デバイスのドレイン側にマスクとして作用するゲート構造体を使用して前記半導体デバイスのソース側の方向に、角度をつけたインプラントを実施するステップであって、前記第１のドープ領域が前記ゲート構造体の一部の下に延び、前記第２のドープ領域が前記ゲート構造体及び前記側壁スペーサから間隔が隔てられることを特徴とするステップと、
前記半導体デバイスをアニーリングするステップと、
前記ゲート構造体および前記側壁スペーサをマスクとして使用することにより、前記ゲート構造体の下の第１のドープ領域の一部を残すように基板をエッチングすることにより、基板の側壁スペーサの対向する端に隣接してレセスを形成するステップと、
前記レセスに第２の型の半導体材料をエピタキシャル成長させるステップと、
を有し、
前記第２の型の半導体材料が、前記第１の型の半導体材料の格子定数とは異なる本来の格子定数を備え、半導体デバイスのチャネル領域に応力を生成することを特徴とする、方法。
【請求項２】
ドーピング材料を使用して、前記第２の型の半導体材料にドーピングを実行するステップを更に有することを特徴とする請求項１に記載の方法。
【請求項３】
前記角度をつけたインプラントが、垂直軸線に対して５度ないし３０度の角度で実行されることを特徴とする請求項１又は２に記載の方法。
【請求項４】
前記半導体デバイスが、Ｐチャネルデバイスであり、前記ドーピング材料が、ホウ素、ＢＦ２およびインジウムからなるグループの一つからなり、前記第２の型の半導体材料がシリコンゲルマニウムであることを特徴とする請求項１乃至３のいずれか１項に記載の方法。
【請求項５】
半導体デバイスがＮチャネルデバイスであり、ドーピング材料が、燐、ヒ素、および、アンチモンからなるグループの一つからなり、第２の型の半導体材料が炭化珪素であることを特徴とする請求項１乃至３のいずれか１項に記載の方法。
【請求項６】
半導体デバイスがＰチャネルデバイスであり、ドーピング材料がホウ素であることを特徴とする請求項１乃至４のいずれか１項に記載の方法。
【請求項７】
半導体デバイスがＮチャネルデバイスであり、ドーピング材料が燐およびヒ素からなるグループの一つからなることを特徴とする請求項１乃至３又は５のいずれか１項に記載の方法。
【請求項８】
レセスに第２の型の半導体材料をエピタキシャル成長させた後に、前記アニーリングするステップが実行されることを特徴とする請求項１乃至７のいずれか１項に記載の方法。
【請求項９】
前記側壁スペーサの幅が４０オングストローム乃至１００オングストロームの範囲であることを特徴とする請求項１乃至８のいずれか１項に記載の方法。
【請求項１０】
前記第２の型の半導体材料と前記ゲート構造体の上にシリサイド層を形成するステップと、を更に有することを特徴とする請求項１乃至９のいずれか１項に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、一般的には半導体デバイスに関し、特に、ソース／ドレイン・ストレッサーを備えた半導体デバイスに関する。
【背景技術】
【０００２】
ソース／ドレイン・ストレッサーは、トランジスタの性能を改善するために、チャネル領域にひずみを提供するように開発されてきた。チャネルに適用された引張応力は、Ｎチャネルトランジスタに関して電子の移動度を改良し、一方、チャネルに適用された圧縮応力は、正孔の移動度を改良することが見出されていた。改善の度合いは、一般的には、適用される応力が大きければ大きいものとなる。このソース／ドレイン・ストレッサー・アプローチは、レセス領域を形成するためにチャネル領域付近の半導体材料を除去し、次いで、異なるタイプの半導体材料を成長させることによってレセス領域を満たすことを含む。出発半導体材料であるシリコンでは、典型的には、引張応力は、炭化珪素を成長させることによって圧力が加えられ、圧縮は、シリコンゲルマニウムを成長させることによって圧力が加えられる。応力の制限は、炭素およびゲルマニウムの濃度である。これらの濃度が増大すると、応力が増大するが、転位の可能性も増大する。転位は応力を低減させる。よって、炭素およびゲルマニウムの濃度は、転位を形成することにならない最大濃度と同じになる。しかしながら、トランジスタの性能は、トランジスタのリークの増加のような他の問題を生成することなく応力を更に増大させるように改良されうる。
【０００３】
かくして、ソース／ドレイン・ストレッサーを備えたデバイスの性能を更に改良する必要性がある。
【発明を実施するための最良の形態】
【０００４】
ゲートのエッジの少なくとも下付近にあるソースインプラント領域を形成するためにトランジスタのソース側から、角度がついたインプラントが、実行される。ゲートは、インプラントの時に、薄い側壁スペーサを有する。インプラントによってドレイン側に形成されたドープされた領域がゲートから間隔を隔てられるように、ゲートは、ドレイン側に関してマスクとして作用する。引き続いてのアニールは、ソース側のドープされた領域が、ゲートのエッジに対して少なくとも整列され、ゲートの下に少し延びることを保証する。エッチングは、薄い側壁スペーサを供えたソース上に配列された一方のレセス領域を形成し、薄い側壁スペーサを供えたドレイン側に配列された別のレセス領域を形成するためのマスクとして側壁スペーサおよびゲートを使用して、半導体材料を除去する。ドレイン側にレセス領域を形成することにより、ドレイン側のインプラントによって形成されたドープされた領域を除去する。しかしながら、ソースインプラント領域は、側壁スペーサの下に延びる部分を有しているので、その結果、ソース側レセス領域を形成することによりそれは除去されない。次いで、異なるタイプの半導体材料を、レセス領域に成長させる。次いで、この異なる半導体材料は、ソースインプラント領域の残りの部分と接触し、またドレイン側にドレインを形成する。異なる半導体材料は、ひずみを緩和させうるように、ソース／ドレイン・インプラントのための必要性を回避するようにその場で（in situ）ドープされるのが好ましい。かくして、ソースインプラント領域の残りの部分は、ソースが少なくともゲートのエッジにまで延びることを保証する。これは、ドレインに印加される電圧が、いずれにしても、ドレインに直接隣接する領域を使い果たす傾向にあるので、ドレイン側での最小限の因果関係である。更に、ドレイン側にそれを有することは、全体の寄生キャパシタンスを増大させうる。これについては、以下の記載および図面によってより理解されうるであろう。
【０００５】
図１は、支持基板１２と、支持基板１２の上の絶縁層１４と、絶縁層１４の上の半導体層１６と、半導体層１６に関する境界を確立する絶縁領域１８と、半導体層１６の一部の上のゲート誘電体２０と、ゲート誘電体２０の上のゲート２２と、ゲート２２の側壁上の側壁スペーサ２４とを有する半導体デバイス１０を示す。支持基板１２と、絶縁層１４と、半導体層１６との組み合わせは、共通基板である絶縁（ＳＯＩ）基板上の半導体である。絶縁層を備えない基板のバルク半導体タイプもまた用いられうる。かかるケースでは、基板の頂部部分は半導体層と考えられる。また、半導体層１６はマルチ層（多層）であってよい。たとえば、半導体層１６は、上に横たわるより薄いＳｉＧｅ層を備えた、下に横たわり比較的薄い層であるシリコンであってよい。ゲート２２は、多層または単一の層であってよい。ポリシリコンの単一の層が、この目的のためには有効であるが、１または複数の金属層、或いは、金属とシリコンの層の組み合わせも使用することができる。ゲート誘電体２０は、典型的にはゲート誘電体のために成長された酸化物であるのが好ましいが、他の材料を使用することもできる。たとえば、高Ｋ誘電体を使用することができうる。側壁スペーサ２４は、相対的に薄いのが好ましい。ここで記載する例では、側壁スペーサ２４は、厚さが約５０オングストロームであるが、変化してもよい。期待される範囲は、約４０乃至１００オングストロームであるが、同様に変化してもよい。
【０００６】
図２は、角度がついたインプラント２６を実行した後の半導体デバイスを示す。角度は、ゲート２２がドレイン側のマスクとして作用するように、ソース側に向かった垂直方向から約１０度であるのが好ましい。５乃至３０度のような他の角度も有効である。角度がついたインプラント２６は、ドープ領域２８およびドープ領域３０を形成する際に生じる。ドープ領域２８は、ソース側にある。ドープ領域３０は、ドレイン側にある。ドープ領域２８は、側壁スペーサ２４の下に延びる部分を有する。一方、ドープ領域３０は、ゲート２２および側壁スペーサ２４から間隔が隔てられる。インプラント２６は、ソースおよびドレインを形成する際の種として有用である。かくして、半導体デバイス１０がＮチャネルトランジスタとなる場合には、インプラント２６は、砒素または燐もしくは両方のインプラントであってよい。Ｐチャネルの場合には、インプラント２６は、ホウ素、または、ＢＦ２のインプラントであってよい。ドープ領域２８の深さは、チャネルを備えた界面でソースの深さに関して望ましい深さが選択される。ドープ領域２８が側壁スペーサ２４および潜在的なゲート２２の下に延びる度合いは、角度およびエネルギによって決定される。この例では、ドープ領域２８は、ゲートのエッジを中心に延び、ソース側の側壁スペーサ２４とゲート２２との間の界面である。エネルギはまた、深さを設定するのにも用いられる。角度もまた、深さに影響する。
【０００７】
図３は、ドープ領域２８のドーパント活性化させるのと同様に、ドープ領域２８および３０を拡張させる効果を有するアニールの後の半導体デバイス１０を示す。このアニールは、少なくともドープ領域２８がゲート２２のエッジまで延び、典型的にはゲート２２の下に少量延びることを保証する。
【０００８】
図４は、側壁スペーサ２４に整列されたドレイン側のレセス３４、および、側壁スペーサ２４に整列されたソース側のレセス３２に生じるようなマスクとして作用するゲート２２および側壁スペーサ２４を使用したエッチングの後の半導体デバイス１０を示す。レセス３２および３４は、レセス３２および３４と絶縁層１４との間にいくらかの半導体層１６を残す。レセス３２および３４は、側壁スペーサ２４の対向する端にあるように見えうる。
【０００９】
図５は、レセス３４に半導体領域３８とレセス３２に半導体領域３６とをエピタキシャル成長によって形成した後の半導体デバイス１０を示す。半導体領域３６および３８は、半導体領域３８とドープ領域２８の残りの部分との間で、ゲート誘電体２０の直下のチャネル領域に関するストレッサーである。半導体デバイス１０がＮチャネルデバイスである場合では、半導体領域３６および３８は引張応力を働かせる。引張応力は、半導体領域３６および３８を形成するために、炭化珪素（ＳｉＣ）を成長させることによって達成される。半導体デバイス１０がＰチャネルデバイスである場合には、半導体領域３６および３８は、圧縮応力を働かせる。圧縮応力は、半導体領域３６および３８を形成するために、シリコンゲルマニウム（ＳｉＧｅ）を成長させることによって達成される。他の半導体材料も、この目的のために使用することを見出されうる。応力は、成長された半導体領域の本来の格子定数と異なるシード層の格子定数から生じる。成長した半導体層は、シード層の格子構造内に力を加え、それにより、応力を働かせるようになる。エピタキシャル成長を実施する前に、半導体層１６の清浄が、正しく実行される必要がある。レセス３２および３４を形成するエッチングを実行した後の半導体層１６上の自然酸化物の層の形成を避けることは一般的には実行可能ではない。エピタキシャル成長を実行するために、他の材料から自由である種（シード）として機能する層が望まれる。これは、成長された材料が転位フリーの必要性があるとき、半導体領域３６および３８を形成する場合に、特に正しい。所望のエピタキシャル成長のための表面を達成するために、表面の清浄が実施される。これは、酸化物を除去するＨＦのような化学的なものである必要がある。清浄は、複数のステップの組み合わせであってもよい。ある例では、エピタキシャル・チャンバー内でその場（in situ）でなされる水素ガス・プリベイクに続くＨＦウェットクリーンが用いられる。ゲート誘電体２０が酸化物である場合では、ゲート誘電体２０を次いでエッチングするので、該清浄がゲート誘電体２０と接触しないことが重要である。ドープ領域２８の残りの部分が、ソース側の清浄のための化学的な使用からゲート誘電体２０を保護する。ドレイン側では、側壁スペーサ２４の下の半導体層１６の部分は、清浄のために用いられる化学物質からゲート誘電体２０を保護する。ソースおよびドレインの両側で、側壁スペーサ２４は、清浄のために用いられる化学物質からゲート誘電体２０を保護する。半導体領域３６および３８は、その場（in situ）でドープされ、それらは、成長中に、ＰまたはＮの所望の伝導タイプにドープされうる。Ｐ型に関しては、その場（in situ）ドーピングは、典型的にはホウ素がドープされ、Ｎ型の場合には、燐またはヒ素もしくは両者がドープされる。一般的なトランジスタ形成では、半導体領域３６および３８は、ドープ領域２８と同じ伝導タイプとなるように形成される。このような場合では、半導体領域３６、および、ドープ領域２８の残りの部分は、ソースとして機能するのに好適な連続した伝導タイプを形成する。先に記載したアニール段階と置換するアニールの段階は、半導体領域３６および３８が成長した後に実行されるが、それは、ひずみを緩和させ、または、過剰なドーパントの拡散を生じさせるリスクがある。かくして、アニールは、半導体領域３６および３８を成長させる前に実行されるのが一般的には好ましい。
【００１０】
図６は、スペーサ２４の側壁上に側壁スペーサ４０を形成した後の半導体デバイス１０を示す。側壁スペーサ４０は、ナイトライドであるのが好ましいが、他の材料または材料の組み合わせであってもよい。側壁スペーサ４０は、側壁スペーサ２４よりも厚いのが好ましい。ある例では、もっとも厚いポイントで、側方の厚さは約４００オングストロームである。
【００１１】
図７は、半導体領域３６および３８の頂部表面上にシリサイド領域４２および４４を形成した後の半導体デバイス１０を示す。側壁スペーサは、在来の仕方で、シリサイドからゲート誘電体およびチャネルを保護する。インプランテーションのようなもので形成された深いソース／ドレインは、シリサイド形成の前に伝導される。インターレイヤー誘電層およびコンタクト層を形成するような更なるプロセスが続く。
【００１２】
別の実施形態では、ドレイン側保護層は、ゲートスタック形成の後、ソース側だけにドープされた領域を形成するために適用される。図８は、ソース側を露出させ、ドレイン側を被覆するようにパターニングされたフォトレジスト層５０を備えた図１の半導体デバイスを示す。インプラントおよびアニールは、フォトレジストパターニングの後に実行される。パターニングされたフォトレジスト層５０のマスキングをするために、インプラントおよびアニールによって、図３に示したようなドープ領域２８が生じるが、ドレイン側にはドープ領域はない。プロセスは、ソース／ドレイン・ストレッサーを備えた半導体デバイスを達成するために、図４乃至７に示したように続く。ドレインとして機能する半導体領域３８とドレイン側のゲート２２のエッジとの間にスペースがあるけれども、これは、追加の問題を呈するものではない。作動中、電圧がゲートおよびドレインに印加され、それにより、ソースでの静電ポテンシャルバリアを克服するキャリアが生じる。ドレインがゲートによって生じたチャネルのインバージョン（inversion）から遠すぎない限り、伝導の出だしは、ドレイン側によって少し影響を受ける。側壁スペーサ２４の下のスペースは、少しの抵抗を加えるが、この不利益は、ゲートから更に遠くに間隔が隔てられたドレインによる寄生容量における低減によって相殺される。
【００１３】
ここで、半導体デバイスが、ストレッサーを成長させるための準備中に清浄するために露出されないようにゲート誘電体がチャネルの近位にあるストレッサーを備えることを理解すべきである。あるストレッサーは、ドレイン・チャネル・インターフェースであり、他のストレッサーが側壁スペーサ２４の厚さに関して、短い距離だけチャネルから間隔が隔てられているので、実際にチャネルに近位である。チャネルに対するこの近接は、チャネルから更に離れているストレッサーと比べて、応力を増大させる。
【００１４】
更に、特許請求の範囲における用語「前」、「後ろ」、「底」、「上」、「下」および同様な記載は、たとえあるとしても、記述的な目的で用いられているものであり、相対的な位置を永久に記載するための必要があるものではない。かかる用語は、適当な状況下で置換可能に用いることができ、ここに記載した本発明の実施形態は、例えば、それらの例示またはさもなければここに記載したものとは異なる方位で実装することが可能である。
【００１５】
本発明を特定の実施形態を参照してここに記載してきたけれども、以下の特許請求の範囲に係る本願発明の範囲を逸脱することなく種々の修正及び変更が可能である。例えば、他の材料を用いることも可能である。半導体層は、それ自身が複数の層であってもよい。かかる例示は、シリコン層の直接上にＳｉＧｅ層を備えたシリコン層であってもよい。かかるケースでは、レセスを形成するエッチングは、ＳｉＧｅおよびシリコンの双方を除去しうる。ＳｉＧｅは、シリコンとＳｉＧｅの組み合わせを置換して再成長しうる。また、インジウムまたはＢＦ２が、Ｐ型ドーピングとして用いられ、アンチモンがＮ型ドーピングとして用いられうる。したがって、明細書および図面は、限定する意味ではなく、例示として判断されるべきであり、かかる全ての修正は本願発明の範囲内に含まれるものである。特定の実施形態に関してここに記載されたいかなる利点、長所または課題解決も、特許請求の範囲全体の臨界的な要求として判断されるものではない。
【００１６】
更に、ここで用いられる用語「ある」（“ａ”または“ａｎ”）は、１またはそれ以上のものをあらわす。また、特許請求の範囲における「少なくとも一つ」および「１またはそれ以上」という表現の使用は、不明確な発明特定事項を暗示するものではなく、用語「ある」（“ａ”または“ａｎ”）と同様のものをあらわすものである。いずれも発明特定事項を確定するのに用いられるものである。
【００１７】
用語「第１の」および「第２の」は、かかる用語を記載する要素間を任意に区別するのに用いるものである。
【図面の簡単な説明】
【００１８】
【図１】ある実施形態におけるプロセスの段階での半導体デバイスの断面図である。
【図２】プロセスの引き続きの段階での図１の半導体デバイスの断面図である。
【図３】プロセスの引き続きの段階での図２の半導体デバイスの断面図である。
【図４】プロセスの引き続きの段階での図３の半導体デバイスの断面図である。
【図５】プロセスの引き続きの段階での図４の半導体デバイスの断面図である。
【図６】プロセスの引き続きの段階での図１の半導体デバイスの断面図である。
【図７】プロセスの引き続きの段階での図６の半導体デバイスの断面図である。
【図８】別の実施形態におけるプロセスの段階での図１のものと同様な半導体デバイスの断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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