(57)【特許請求の範囲】
【請求項１】
ＩＧＢＴを含む半導体装置であって、前記ＩＧＢＴは、
（ａ）ｐ型コレクタ層と、
（ｂ）前記ｐ型コレクタ層の上部に形成されたｎ型バッファ層と、
（ｃ）前記ｎ型バッファ層の上部に形成されたｎ型ベース層と、
（ｄ）前記ｎ型ベース層内に選択的に形成された複数の埋め込み絶縁膜と、
（ｅ）前記複数の埋め込み絶縁膜の上部の前記ｎ型ベース層内に形成されたｐ型チャネル形成層と、
（ｆ）前記複数の埋め込み絶縁膜の上部の前記ｎ型ベース層内において、前記ｐ型チャネル形成層と接するように形成され、前記ｐ型チャネル形成層よりも高いｐ型不純物濃度を有するｐ型エミッタ層と、
（ｇ）前記複数の埋め込み絶縁膜の上部の前記ｎ型ベース層内に形成されたｎ型ソース層と、
（ｈ）前記複数の埋め込み絶縁膜の上部の前記ｎ型ベース層の表面の一部、および前記ｐ型チャネル形成層の一部に形成されたゲート絶縁膜と、
（ｉ）前記ゲート絶縁膜の上部に形成されたゲート電極と、
（ｊ）前記ｐ型コレクタ層の下部に形成され、前記ｐ型コレクタ層と電気的に接続されたコレクタ電極と、
（ｋ）前記ｐ型エミッタ層および前記ｎ型ソース層の上部に形成され、前記ｐ型エミッタ層および前記ｎ型ソース層と電気的に接続されたエミッタ電極と、
を有し、
前記ｐ型チャネル形成層の厚さは、２０ｎｍ〜１００ｎｍであり、
前記複数の埋め込み絶縁膜のそれぞれは、膜厚の厚い厚膜部と、前記厚膜部よりも膜厚の薄い薄膜部とを含み、
前記ｐ型エミッタ層および前記ｎ型ソース層と、前記エミッタ電極との接続部は、前記複数の埋め込み絶縁膜の前記厚膜部上に形成されていることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記ｎ型ベース層は、単結晶シリコンからなることを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記ＩＧＢＴのオン時における前記エミッタ電極に流れる電流の構成比は、ホール電流が２０％以下であり、電子電流が８０％以上であることを特徴とする半導体装置。
【請求項４】
ＩＧＢＴを含む半導体装置の製造方法であって、
（ａ）前記ＩＧＢＴのｎ型ベース層となるｎ型基板の主面上に、膜厚の厚い厚膜部と前記厚膜部より膜厚の薄い薄膜部とを含む埋め込み絶縁膜を形成する工程、
（ｂ）前記埋め込み絶縁膜の前記薄膜部に前記ｎ型基板に達する離間部を形成する工程、
（ｃ）前記埋め込み絶縁膜の前記薄膜部上に、前記離間部を埋め込む厚さ２０ｎｍ〜１００ｎｍのｎ型表面半導体層を形成する工程、
（ｄ）前記ｎ型表面半導体層の表面の一部に選択的に前記ＩＧＢＴのゲート絶縁膜を形成する工程、
（ｅ）前記ゲート絶縁膜上に前記ＩＧＢＴのゲート電極を形成する工程、
（ｆ）前記ｎ型表面半導体層内に前記ＩＧＢＴのｐ型チャネル形成層を形成する工程、
（ｇ）前記ｎ型表面半導体層内にて、前記ｐ型チャネル形成層と接するように、前記ｐ型チャネル形成層よりも高いｐ型不純物濃度を有する前記ＩＧＢＴのｐ型エミッタ層を形成する工程、
（ｈ）前記ｎ型表面半導体層内に前記ＩＧＢＴのｎ型ソース層を形成する工程、
（ｉ）前記ｎ型基板をその裏面から薄くすることにより、前記ｎ型基板からなる前記ＩＧＢＴの前記ｎ型ベース層を形成する工程、
（ｊ）前記ｎ型ベース層の裏面に前記ＩＧＢＴのｎ型バッファ層を形成する工程、
（ｋ）前記ｎ型バッファ層の裏面に前記ＩＧＢＴのｐ型コレクタ層を形成する工程、
（ｌ）前記ｐ型コレクタ層の裏面に、前記ｐ型コレクタ層と電気的に接続される前記ＩＧＢＴのコレクタ電極を形成する工程、
（ｍ）前記ｐ型エミッタ層上および前記ｎ型ソース層上に、前記ｐ型エミッタ層および前記ｎ型ソース層と電気的に接続される前記ＩＧＢＴのエミッタ電極を形成する工程、
を含むことを特徴とする半導体装置の製造方法。
【請求項５】
請求項４記載の半導体装置の製造方法において、
前記ｎ型表面半導体層は、前記ｎ型基板よりも高いｎ型不純物濃度を有し、
前記ｎ型表面半導体層の形成は、前記離間部において前記ｎ型基板から結晶が格子レベルで連続するようにエピタキシャル法で行うことを特徴とする半導体装置の製造方法。
【請求項６】
請求項４記載の半導体装置の製造方法において、
前記埋め込み絶縁膜の前記厚膜部の表面は、前記ｎ型表面半導体層の表面と同一平面になるように形成することを特徴とする半導体装置の製造方法。
【請求項７】
請求項４記載の半導体装置の製造方法において、
前記ｎ型基板および前記ｎ型表面半導体層は、単結晶シリコンからなることを特徴とする半導体装置の製造方法。
【請求項８】
請求項４記載の半導体装置の製造方法において、
前記ｎ型表面半導体層は、ｐ型シリコン膜を前記離間部において前記ｎ型基板から結晶が格子レベルで連続するようにエピタキシャル法で形成した後、前記ｐ型シリコン膜にｎ型不純物を導入することで形成することを特徴とする半導体装置の製造方法。
【請求項９】
請求項４記載の半導体装置の製造方法において、
前記ｎ型基板は、複数のチップ領域に区画され、
前記複数のチップ領域のそれぞれの主面には、活性領域と、前記活性領域を取り囲む外周部とが規定され、
前記（ａ）工程は、
（ａ１）前記複数のチップ領域のそれぞれにおいて、前記外周部が前記活性領域より低くなるように前記複数のチップ領域のそれぞれの前記主面に段差を形成する工程、
を含み、
前記（ａ１）工程は、前記ｎ型基板の主面上に前記埋め込み絶縁膜を形成する工程の前に行うことを特徴とする半導体装置の製造方法。
【請求項１０】
請求項９記載の半導体装置の製造方法において、
前記段差は、前記埋め込み絶縁膜の前記厚膜部の厚さと同程度であることを特徴とする半導体装置の製造方法。
【請求項１１】
請求項４記載の半導体装置の製造方法において、
前記ｐ型コレクタ層の厚さは、５μｍ以下であることを特徴とする半導体装置の製造方法。
【請求項１２】
請求項４記載の半導体装置の製造方法において、
前記（ｃ）工程で、前記埋め込み絶縁膜の前記薄膜部上に形成する前記ｎ型表面半導体層の厚さは、２０ｎｍ〜４０ｎｍであることを特徴とする半導体装置の製造方法。
【請求項１３】
ＩＧＢＴを含む半導体装置の製造方法であって、
（ａ）前記ＩＧＢＴのｎ型ベース層となるｎ型基板に対し、前記ｎ型基板の主面から酸素イオンを導入することにより、前記ｎ型基板の内部に、膜厚が厚く、かつ離間部を備えた厚膜部と、前記厚膜部より膜厚の薄い薄膜部とを含む埋め込み絶縁膜を選択的に形成する工程、
（ｂ）前記埋め込み絶縁膜が形成された前記ｎ型基板の前記主面の一部に選択的に前記ＩＧＢＴのゲート絶縁膜を形成する工程、
（ｃ）前記ゲート絶縁膜上に前記ＩＧＢＴのゲート電極を形成する工程、
（ｄ）前記埋め込み絶縁膜上の前記ｎ型基板に前記ＩＧＢＴのｐ型チャネル形成層を形成する工程、
（ｅ）前記埋め込み絶縁膜上の前記ｎ型基板に、前記ｐ型チャネル形成層と接するように、前記ｐ型チャネル形成層よりも高いｐ型不純物濃度を有する前記ＩＧＢＴのｐ型エミッタ層を形成する工程、
（ｆ）前記埋め込み絶縁膜上の前記ｎ型基板に前記ＩＧＢＴのｎ型ソース層を形成する工程、
（ｇ）前記ｎ型基板をその裏面から薄くすることにより、前記ｎ型基板からなる前記ＩＧＢＴの前記ｎ型ベース層を形成する工程、
（ｈ）前記ｎ型ベース層の裏面に前記ＩＧＢＴのｎ型バッファ層を形成する工程、
（ｉ）前記ｎ型バッファ層の裏面に前記ＩＧＢＴのｐ型コレクタ層を形成する工程、
（ｊ）前記ｐ型コレクタ層の裏面に、前記ｐ型コレクタ層と電気的に接続される前記ＩＧＢＴのコレクタ電極を形成する工程、
（ｋ）前記ｐ型エミッタ層上および前記ｎ型ソース層上に、前記ｐ型エミッタ層および前記ｎ型ソース層と電気的に接続される前記ＩＧＢＴのエミッタ電極を形成する工程、
を含み、
前記埋め込み絶縁膜は、前記ｎ型基板の前記主面から前記埋め込み絶縁膜の前記薄膜部までの間隔が２０ｎｍ〜１００ｎｍとなるように形成し、
前記ｐ型エミッタ層および前記ｎ型ソース層と、前記エミッタ電極との接続部は、前記埋め込み絶縁膜の前記厚膜部上に形成することを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１３記載の半導体装置の製造方法において、
前記ｎ型基板は、単結晶シリコンからなることを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１３記載の半導体装置の製造方法において、
前記埋め込み絶縁膜は、前記ｎ型基板の前記主面から前記埋め込み絶縁膜の前記薄膜部までの間隔が２０ｎｍ〜４０ｎｍとなるように形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、プレーナゲート型ＩＧＢＴ（Insulated Gate Bipolar Transistor）およびその製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
ＩＧＢＴは、制御性に優れたＭＯＳ構造の制御ゲート端子を備え、バイポーラ動作に基づく伝導度変調による低オン電圧を示すことから、中容量のインバータを中心に、産業用から民生用まで幅広く適用され、パワーエレクトロニクス用スイッチングデバイスの主役となっている。【０００３】
図７５は、トレンチゲート型ＩＧＢＴの一例を示す要部断面図であり、図７６は、図７５のＡ−Ａ線に沿った位置における基板の深さとオン状態でのキャリア密度との関係を示す説明図である。【０００４】
図７５に示すようなトレンチゲート型ＩＧＢＴでは、オン状態において裏面側のｐ＋型半導体基板１０１（下面のコレクタ金属電極１２０を含む）からｎ型バッファ層１１８を経由してｎ−型ベース層１０２へのホール（正孔）の注入が盛んとなる。また、主面側では、前記ホールがｐ型チャネル層１０７とｐ＋型エミッタ層１０９とを通過して、エミッタ金属電極１１６へ抜ける構造となっている。また、エミッタ金属電極１１６は、ｎ＋型ソース領域１０８を貫いて、その下部のｐ＋型エミッタ層１０９に達する構造となっている。その結果として、オン状態においては、キャリア（ホール）密度分布がエミッタ側に比べてコレクタ側（裏面側）に偏重することとなる（図７６参照）。なお、図７５中の符号１１０は、ゲート絶縁膜である。【０００５】
上記トレンチゲート型ＩＧＢＴでは、オン状態からターンオフする際に、エミッタ側に比べてコレクタ側に高密度で存在していたホールが、厚いｎ−型ベース層１０２を通過し、さらにｐ型チャネル層１０７とｐ＋型エミッタ層１０９とを介してエミッタ電極１１６に流入する。ここで、ホールは移動速度が遅いことから、ターンオフに要する時間が延びてしまい、トレンチゲート型ＩＧＢＴのスイッチング動作が低速となり、かつターンオフ損失（熱損失）が多くなってしまう課題を抱えている。【０００６】
このような課題の対策として、特開２００６−１００７７９号公報（特許文献１）は、プレーナゲート型ＩＧＢＴでの例を開示している。図７７は、そのプレーナゲート型ＩＧＢＴの一例を示す要部断面図であり、図７８は、図７７のＡ−Ａ線に沿った位置における基板の深さとオン状態でのキャリア密度との関係を示す説明図である。【０００７】
図７７に示すようなプレーナゲート型ＩＧＢＴでは、ｎ−型ベース層１０２の主面上に、埋め込み絶縁膜１０３を介して、ｎ−型の表面半導体層１０４が形成されている。また、上記トレンチゲート型ＩＧＢＴにおけるｐ＋型半導体基板１０１より不純物濃度の低いｐ型コレクタ層１１９（下面のコレクタ金属電極１２０を含む）を用いていることから、オン状態において、ｐ型コレクタ層１１９からｎ−型ベース層１０２へのホール（正孔）の注入効率は下がる。一方、主面側においては、埋め込み絶縁膜１０３によってホールがブロックされ、埋め込み絶縁膜１０３に形成された開口部１０５からのみホールが流入するため、ホール電流が制限され、ホールがエミッタ側に蓄積しやすい構造となっている。そのため、オン状態においては、キャリア（ホール）密度分布がベース側（裏面側）に比べてエミッタ側（主面側）に偏重することとなる（図７８参照）。【０００８】
上記プレーナゲート型ＩＧＢＴにおいては、オン状態では埋め込み絶縁膜１０３の直下にホールが蓄積するので、ｎ＋型ソース領域１０８からチャネル反転層（ｐ型チャネル層１０７）を介してｎ−ベース層１０２への電子の注入が活発になり、導電率が向上する、いわゆるＩＥ（Injection Enhancement）効果が現れるようになる。このようなオン状態からターンオフする際、ホールの大部分はエミッタ付近に存在していることから、素早くエミッタ金属電極１１６へ流入する。その結果、図７７に示したプレーナゲート型ＩＧＢＴでは、スイッチング動作が高速化し、ターンオフ損失も低減できるようになる。【０００９】
また、「Ａｋｉｏ  Ｎａｋａｇａｗａ，“Ｔｈｅｏｒｅｔｉｃａｌ  Ｉｎｖｅｓｔｉｇａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ  Ｌｉｍｉｔ  Ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ  ｏｆ  ＩＧＢＴ”，Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  ｔｈｅ  １８ｔｈ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  Ｐｏｗｅｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｄｅｖｉｃｅｓ  ＆  ＩＣ’ｓ  Ｊｕｎｅ  ４−８，  ２００６  Ｎａｐｌｅｓ，  Ｉｔａｌｙ」（非特許文献１）は、トレンチゲート型ＩＧＢＴにおいて、隣接するゲート電極の間隔を狭くし、幅狭になったｐ型チャネル層を完全反転させることでホール電流を０へ近付け、前述のＩＥ効果を顕著にする技術を開示している。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００６−１００７７９号公報
【非特許文献】
【００１１】
【非特許文献１】Ａｋｉｏ  Ｎａｋａｇａｗａ，“Ｔｈｅｏｒｅｔｉｃａｌ  Ｉｎｖｅｓｔｉｇａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ  Ｌｉｍｉｔ  Ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ  ｏｆ  ＩＧＢＴ”，Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  ｔｈｅ  １８ｔｈ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  Ｐｏｗｅｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｄｅｖｉｃｅｓ  ＆  ＩＣ’ｓ  Ｊｕｎｅ  ４−８，  ２００６  Ｎａｐｌｅｓ，  Ｉｔａｌｙ
【発明の概要】
【発明が解決しようとする課題】
【００１２】
ところで、図７９および図８０は、それぞれＩＧＢＴにおけるオン電圧Ｖｃｅ（ｓａｔ）とターンオフ損失（熱損失）Ｅｏｆｆとの関係、およびターンオフ時間ｔｆとオン電圧Ｖｃｅ（ｓａｔ）との関係を示す説明図である。また、図８０中のＩＣおよびＶＧＳは、それぞれコレクタ電流およびゲート−ソース間電圧を示す。【００１３】
図７９および図８０に示すように、ＩＧＢＴにおけるオン電圧Ｖｃｅ（ｓａｔ）とターンオフ損失（熱損失）Ｅｏｆｆとの関係、およびターンオフ時間ｔｆとオン電圧Ｖｃｅ（ｓａｔ）との関係は、トレードオフの関係にあり、これら２つの関係は、ほぼ連動して変動する。すなわち、ＩＧＢＴの定常損失低減を図ってオン電圧Ｖｃｅ（ｓａｔ）が小さくなるように設計した場合には、ターンオフ時間およびターンオフ損失（スイッチング損失）が増大してしまい、ターンオフ時間およびターンオフ損失を低減できるよう設計した場合には、定常損失が増大してしまうというものである。【００１４】
本発明者らは、上記ＩＧＢＴにおける定常損失、ターンオフ時間およびターンオフ損失を低減するという観点から、上記特許文献１および非特許文献１に開示された技術について検討した。【００１５】
特許文献１に開示された技術は、前述のＩＥ効果が現れることによって、スイッチング動作が高速化し、ターンオフ損失も低減できるようになる。しかしながら、ｐ型チャネル層１０７（図７７参照）の厚さの規定について何ら開示も示唆もなされていない。すなわち、ＩＧＢＴのオン状態時において、ｐ型チャネル層１０７を完全反転させることについて、何ら考慮されていない。ｐ型チャネル層１０７が完全反転しない場合には、埋め込み絶縁膜１０３によってホール電流の経路が制限され、ホールが蓄積しやすい構造となってはいても、ホール電流は所定値以下にはすることができない。そのため、十分なＩＥ効果が得られず、スイッチング動作の高速化およびターンオフ損失の低減は、ある程度までは実現できても、それ以上は実現が困難となってしまう。【００１６】
また、非特許文献１に開示された技術は、前述したように、隣接するゲート電極の間隔を狭くし、幅狭になったｐ型チャネル層を完全反転させることでホール電流を０へ近付け、ＩＥ効果を顕著にするものである。しかしながら、十分なＩＥ効果を得るためには、隣接するゲート電極の間隔を加工が困難もしくは不可能なほどにまで狭めることになってしまう。【００１７】
本発明の目的は、ＩＧＢＴの特性を向上できる技術、特に、定常損失、ターンオフ時間およびターンオフ損失を低減できる技術を提供することにある。【００１８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１９】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。【００２０】
本発明による半導体装置は、ＩＧＢＴを含む半導体装置であって、前記ＩＧＢＴは、
（ａ）ｐ型コレクタ層と、
（ｂ）前記ｐ型コレクタ層の上部に形成されたｎ型バッファ層と、
（ｃ）前記ｎ型バッファ層の上部に形成され、前記ｎ型バッファ層よりも高抵抗のｎ型ベース層と、
（ｄ）前記ｎ型ベース層の上部に形成され、前記ｎ型ベース層と電気的に接続された表面半導体層と、
（ｅ）前記表面半導体層の一部に形成されたｐ型チャネル形成層と、
（ｆ）一部がゲート絶縁膜からなり、前記ｐ型チャネル形成層の少なくとも一部を挟み込むように形成された複数層の絶縁膜と、
（ｇ）前記表面半導体層の内部において前記ｐ型チャネル形成層と電気的に接続するように形成され、前記ｐ型チャネル形成層よりも高いｐ型不純物濃度を有するｐ型エミッタ層と、
（ｈ）前記表面半導体層の一部に形成され、前記ｐ型チャネル形成層および前記ｐ型エミッタ層の双方に電気的に接続されたｎ型ソース層と、
（ｉ）前記ゲート絶縁膜の上部に形成されたゲート電極と、
（ｊ）前記ｐ型コレクタ層の下部に形成され、前記ｐ型コレクタ層と電気的に接続されたコレクタ電極と、
（ｋ）前記ｐ型エミッタ層および前記ｎ型ソース層の上部に形成され、前記ｐ型エミッタ層および前記ｎ型ソース層と電気的に接続されたエミッタ電極と、
を有し、
前記ｐ型チャネル形成層が前記複数層の絶縁膜によって挟み込まれた領域において、前記複数層の絶縁膜同士が最も近接する領域における前記ｐ型チャネル形成層の厚さは、２０ｎｍ〜１００ｎｍである。
【発明の効果】
【００２１】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。【００２２】
定常損失、ターンオフ時間およびターンオフ損失を低減できるＩＧＢＴを容易かつ安定した製造工程で製造できる。
【図面の簡単な説明】
【００２３】
【図１】本発明の実施の形態１の半導体装置であるＩＧＢＴを有するチップの要部断面図である。
【図２ａ】本発明の実施の形態１のＩＧＢＴ（セルピッチ１６μｍ、チャネル長Ｌｇ２．８μｍ）について、シミュレーションによって求めたオン電圧とコレクタ電流との関係（直流出力特性）を表面半導体層の厚さ毎に示すグラフである。
【図２ｂ】本発明の実施の形態１のＩＧＢＴ（セルピッチ４μｍ、チャネル長Ｌｇ０．５μｍ）について、シミュレーションによって求めたオン電圧とコレクタ電流との関係（直流出力特性）を表面半導体層の厚さ毎に示すグラフである。
【図２ｃ】図２ｂの低バイアス電圧・低電流密度領域を拡大したグラフである。
【図３ａ】本発明の実施の形態１のＩＧＢＴ（セルピッチ１６μｍ、チャネル長Ｌｇ２．８μｍ）について、シミュレーションによって求めた表面半導体層４の厚さとオン電圧との関係を示したグラフである。
【図３ｂ】本発明の実施の形態１のＩＧＢＴ（セルピッチ４μｍ、チャネル長Ｌｇ０．５μｍ）について、シミュレーションによって求めた表面半導体層４の厚さとオン電圧との関係を示したグラフである。
【図４ａ】本発明の実施の形態１のＩＧＢＴ（セルピッチ１６μｍ、チャネル長Ｌｇ２．８μｍ）について、オン電圧とターンオフ損失とのトレードオフ関係を示したグラフである。
【図４ｂ】本発明の実施の形態１のＩＧＢＴ（セルピッチ４μｍ、チャネル長Ｌｇ０．５μｍ）について、オン電圧とターンオフ損失とのトレードオフ関係を示したグラフである。
【図５】表面半導体層の厚さが１００ｎｍを超えるプレーナ型ＩＧＢＴにおけるホールの動きを説明するエネルギーバンド図である。
【図６】表面半導体層の厚さが４０ｎｍ程度のプレーナ型ＩＧＢＴにおけるホールの動きを説明するエネルギーバンド図である。
【図７】表面半導体層の厚さが２０ｎｍ程度のプレーナ型ＩＧＢＴにおけるホールの動きを説明するエネルギーバンド図である。
【図８】表面半導体層の厚さが１００ｎｍを超えるＩＧＢＴを有するチップの要部断面図である。
【図９】本発明の実施の形態１のＩＧＢＴのオン状態での動作を示す説明図である。
【図１０】表面半導体層の厚さが５００ｎｍのＩＧＢＴにおける表面半導体層、ベース層、ｎ＋型バッファ層およびｐ型コレクタ層を通じた深さと、キャリア密度との関係を示した説明図である。
【図１１】表面半導体層の厚さが３００ｎｍのＩＧＢＴにおける表面半導体層、ベース層、ｎ＋型バッファ層およびｐ型コレクタ層を通じた深さと、キャリア密度との関係を示した説明図である。
【図１２】本発明の実施の形態１のＩＧＢＴ（表面半導体層の厚さ＝４０ｎｍ）における表面半導体層、ベース層、ｎ＋型バッファ層およびｐ型コレクタ層を通じた深さと、キャリア密度との関係を示した説明図である。
【図１３】表面半導体層の表面からの深さを示すチップの要部断面図である。
【図１４】表面半導体層の厚さが１００ｎｍを超えるＩＧＢＴのオン状態での動作を示す説明図である。
【図１５】ＩＧＢＴのオン時にｐ型チャネル形成層の導電型が反転してｎ型反転層となったときの動作を示す説明図である。
【図１６】本発明の実施の形態１のＩＧＢＴ（表面半導体層の厚さ＝４０ｎｍ）における動作電圧に対するエミッタ電流の内訳を示す説明図である。
【図１７】表面半導体層の厚さが３００ｎｍのＩＧＢＴにおける動作電圧に対するエミッタ電流の内訳を示す説明図である。
【図１８】表面半導体層の厚さが１μｍのＩＧＢＴにおける動作電圧に対するエミッタ電流の内訳を示す説明図である。
【図１９】本発明の実施の形態１の半導体装置であるＩＧＢＴを有するチップの要部平面図である。
【図２０】本発明の実施の形態２であるＩＧＢＴの製造方法を説明する要部断面図である。
【図２１】本発明の実施の形態２であるＩＧＢＴの製造方法を説明する要部断面図である。
【図２２】図２０に続くＩＧＢＴの製造工程中の要部断面図である。
【図２３】図２１に続くＩＧＢＴの製造工程中の要部断面図である。
【図２４】図２３に続くＩＧＢＴの製造工程中の要部断面図である。
【図２５】図２４に続くＩＧＢＴの製造工程中の要部断面図である。
【図２６】図２５に続くＩＧＢＴの製造工程中の要部断面図である。
【図２７】本発明の実施の形態２であるＩＧＢＴの製造工程中の要部断面図である。
【図２８】図２６に続くＩＧＢＴの製造工程中の要部断面図である。
【図２９】図２８に続くＩＧＢＴの製造工程中の要部断面図である。
【図３０】本発明の実施の形態２であるＩＧＢＴの製造工程中の要部断面図である。
【図３１】本発明の実施の形態２であるＩＧＢＴの製造工程中の要部断面図である。
【図３２】本発明の実施の形態２であるＩＧＢＴの製造工程中の要部断面図である。
【図３３】図３０に続くＩＧＢＴの製造工程中の要部断面図である。
【図３４】図３１に続くＩＧＢＴの製造工程中の要部断面図である。
【図３５】図３２に続くＩＧＢＴの製造工程中の要部断面図である。
【図３６】図３３に続くＩＧＢＴの製造工程中の要部断面図である。
【図３７】図３４に続くＩＧＢＴの製造工程中の要部断面図である。
【図３８】図３５に続くＩＧＢＴの製造工程中の要部断面図である。
【図３９】図３６に続くＩＧＢＴの製造工程中の要部断面図である。
【図４０】図３７に続くＩＧＢＴの製造工程中の要部断面図である。
【図４１】図３８に続くＩＧＢＴの製造工程中の要部断面図である。
【図４２】本発明の実施の形態３の半導体装置であるＩＧＢＴの製造工程中の要部断面図である。
【図４３】本発明の実施の形態４の半導体装置であるＩＧＢＴの製造工程中の要部断面図である。
【図４４】図４３に続くＩＧＢＴの製造工程中の要部断面図である。
【図４５】本発明の実施の形態５の半導体装置であるＩＧＢＴの製造方法を説明する要部断面図である。
【図４６】本発明の実施の形態５の半導体装置であるＩＧＢＴの製造方法を説明する要部断面図である。
【図４７】図４５に続くＩＧＢＴの製造工程中の要部断面図である。
【図４８】図４６に続くＩＧＢＴの製造工程中の要部断面図である。
【図４９】図４７に続くＩＧＢＴの製造工程中の要部断面図である。
【図５０】図４８に続くＩＧＢＴの製造工程中の要部断面図である。
【図５１】図４９に続くＩＧＢＴの製造工程中の要部断面図である。
【図５２】図５０に続くＩＧＢＴの製造工程中の要部断面図である。
【図５３】図５２に続くＩＧＢＴの製造工程中の要部断面図である。
【図５４】本発明の実施の形態６の半導体装置であるＩＧＢＴの製造方法を説明する要部断面図である。
【図５５】図５４に続くＩＧＢＴの製造工程中の要部断面図である。
【図５６】図５５に続くＩＧＢＴの製造工程中の要部断面図である。
【図５７】本発明の実施の形態６の半導体装置であるＩＧＢＴの製造工程中の要部断面図である。
【図５８】本発明の実施の形態７の半導体装置であるＩＧＢＴの製造方法を説明する要部断面図である。
【図５９】本発明の実施の形態８の半導体装置であるＩＧＢＴを含む一相インバータの基本回路図である。
【図６０】本発明の実施の形態８の半導体装置であるＩＧＢＴを含む三相インバータの基本回路図である。
【図６１】ＩＧＢＴのターンオフ損失およびスイッチング波形の評価に用いたチョッパ回路を示す等価回路図である。
【図６２】本発明の実施の形態１のＩＧＢＴ（セルピッチ４μｍ、チャネル長Ｌｇ０．５μｍ）について、ターンオフとターンオンを各１回ずつ行ったときの電子電流成分およびホール電流成分の時間的推移を示すグラフである。
【図６３】本発明の実施の形態１のＩＧＢＴ（セルピッチ１６μｍ、チャネル長Ｌｇ２．８μｍ）について、ターンオフとターンオンを各１回ずつ行ったときの電子電流成分およびホール電流成分の時間的推移を示すグラフである。
【図６４】セルピッチ４μｍのトレンチゲート型ＩＧＢＴについて、ターンオフとターンオンを各１回ずつ行ったときの電子電流成分およびホール電流成分の時間的推移を示すグラフである。
【図６５】本発明の実施の形態９の半導体装置である横型ＩＧＢＴを示す断面図である。
【図６６】本発明の実施の形態９の半導体装置である横型ＩＧＢＴを示す断面図である。
【図６７】本発明の実施の形態１０の半導体装置である横型ＩＧＢＴを示す断面図である。
【図６８】本発明の実施の形態１０の半導体装置である横型ＩＧＢＴを示す断面図である。
【図６９】本発明の実施の形態１１の半導体装置である横型ＩＧＢＴを示す断面図である。
【図７０】本発明の実施の形態１１の半導体装置である横型ＩＧＢＴを示す断面図である。
【図７１】本発明の実施の形態１２の半導体装置である横型ＩＧＢＴを示す断面図である。
【図７２】本発明の実施の形態１２の半導体装置である横型ＩＧＢＴを示す断面図である。
【図７３】本発明の実施の形態１３の半導体装置である横型ＩＧＢＴを示す断面図である。
【図７４】本発明の実施の形態１３の半導体装置である横型ＩＧＢＴを示す断面図である。
【図７５】本発明者らが検討したトレンチゲート型ＩＧＢＴの一例を示す要部断面と基板中のキャリア密度とを示す説明図である。
【図７６】本発明者らが検討したトレンチゲート型ＩＧＢＴにおける基板深さとキャリア密度との関係を示す説明図である。
【図７７】本発明者らが検討したプレーナゲート型ＩＧＢＴの一例を示す要部断面と基板中のキャリア密度とを示す説明図である。
【図７８】本発明者らが検討したプレーナゲート型ＩＧＢＴにおける基板深さとキャリア密度との関係を示す説明図である。
【図７９】本発明者らが検討したトレンチゲート型ＩＧＢＴおよびプレーナゲート型ＩＧＢＴにおけるオン電圧とターンオフ損失（熱損失）との関係を示す説明図である。
【図８０】本発明者らが検討したトレンチゲート型ＩＧＢＴおよびプレーナゲート型ＩＧＢＴにおけるターンオフ時間とオン電圧との関係を示す説明図である。
【図８１】ＩＧＢＴが形成されたチップとダイオードが形成されたチップをリードフレームに搭載したパッケージ構造の要部を示す断面図である。
【発明を実施するための形態】
【００２４】
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００２５】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００２６】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。また、実施例等において構成要素等について、「Ａからなる」、「Ａよりなる」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。
【００２７】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２８】
また、材料等について言及するときは、特にそうでない旨明記したとき、または、原理的または状況的にそうでないときを除き、特定した材料は主要な材料であって、副次的要素、添加物、付加要素等を排除するものではない。例えば、シリコン部材は特に明示した場合等を除き、純粋なシリコンの場合だけでなく、添加不純物、シリコンを主要な要素とする２元、３元等の合金（例えばＳｉＧｅ）等を含むものとする。
【００２９】
また、本実施の形態を説明するための全図において同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。
【００３０】
また、本実施の形態で用いる図面においては、平面図であっても図面を見易くするために部分的にハッチングを付す場合がある。
【００３１】
また、本実施の形態における用語の定義として、「ターンオン」とは、スイッチング素子（本実施の形態ではＩＧＢＴ）を導通状態に変化させるための動作を言い、「オン」とは、スイッチング素子が実際に導通状態であることを言う。また、「ターンオフ」とは、スイッチング素子を非導通状態に変化させるための動作を言い、「オフ」とは、スイッチング素子が実際に非導通状態であることを言う。
【００３２】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００３３】
（実施の形態１）
図１は、本実施の形態１のＩＧＢＴの断面図を示している。本実施の形態１のＩＧＢＴは、例えばｎ−型の単結晶シリコンからなるベース層２の主面上に、埋め込み絶縁膜（薄膜部）３を介して、ｎ−型の単結晶シリコンからなる複数の表面半導体層４が形成され、ベース層２と表面半導体層４とは、埋め込み絶縁膜３に形成された開口部（離間部）５で接続された構造となっている。また、複数の厚いフィールド絶縁膜（埋め込み絶縁膜の厚膜部）６によってベース層２の主面上では複数の活性領域が規定され、それら複数の活性領域の各々に前記表面半導体層４が形成されている。
【００３４】
埋め込み絶縁膜３上の表面半導体層４には、ｐ型チャネル形成層７、ｎ＋型ソース層８およびｐ＋型エミッタ層９が形成されている。ベース層２の裏面には、ベース層２に近い順からｎ＋型バッファ層１８、ｐ型コレクタ層１９およびコレクタ電極２０が形成されている。さらに詳細については後述する。
【００３５】
本発明者らは、ＩＧＢＴにおける定常損失、ターンオフ時間およびターンオフ損失を低減するという課題を解決するために、ＩＧＢＴのオン電圧Ｖｃｅ（ｓａｔ）と表面半導体層４の厚さｔ（図７７におけるｐ型チャネル層１０７の厚さに対応）との関係に着目した。
【００３６】
本発明者らは、上記表面半導体層４の厚さｔを変化させながら、ＩＧＢＴの出力特性をシミュレーションにより計算した。構造パラメーターとして、厚さｔの他に、セルピッチ１６μｍ、チャネル長Ｌｇ２．８μｍの場合と、セルピッチ４μｍ、チャネル長Ｌｇ０．５μｍの場合とを計算した。ゲート電圧Ｖｇｅ＝１５Ｖにおける出力特性（横軸：オン電圧Ｖｃｅ、縦軸：出力電流密度Ｉｃ）を示したのが、図２（ａ）、（ｂ）である。また、図２（ｃ）は、図２（ｂ）の低バイアス電圧・低電流密度領域を拡大したものである。図２（ａ）〜（ｃ）のそれぞれの比較において、条件を変化させたのは、表面半導体層４の厚さｔのみであって、ライフタイムや裏面コレクタ層の厚みおよび不純物濃度など、ＩＧＢＴの特性に影響するその他一切の条件は同一としてシミュレーション計算を行い、比較している。
【００３７】
セルピッチ・チャネル長がいずれの場合も、表面半導体層４の厚さｔが薄くなるほど、出力電流が立ち上がるオン電圧Ｖｃｅが小さくなっていることが分かる。つまり、低いオン電圧Ｖｃｅで、大きい電流を流すことができることが分かる。
【００３８】
また、表面半導体層４の厚さｔが薄くなると、より低いオン電圧Ｖｃｅで出力電流が立ち上がると同時に、オン電圧Ｖｃｅが高い領域では、ＭＯＳ特性に起因する出力電流密度Ｉｃの飽和が見られる。このことは、負荷短絡時に過電流が流れるのを阻止し、一時的に素子を保護する効果を持つ。
【００３９】
次に、図２（ａ）〜図２（ｃ）において、出力電流密度Ｉｃ＝１８０Ａ／ｃｍ２のポイントでオン電圧Ｖｃｅ（ｓａｔ）を求めたのが図３（ａ）、（ｂ）である。ここで、オン電圧Ｖｃｅ（ｓａｔ）とは、ゲート電圧Ｖｇｅの値によらず、出力電流密度Ｉｃがほぼ一定となる時のコレクタとエミッタ間の電圧を言う。
【００４０】
図３（ａ）、（ｂ）は、本発明者らがシミュレーションにより求めた上記表面半導体層４の厚さｔとオン電圧Ｖｃｅ（ｓａｔ）との関係を示したグラフである。また、図４（ａ）、（ｂ）は、オン電圧Ｖｃｅ（ｓａｔ）とターンオフ損失Ｅｏｆｆとのトレードオフ関係を示したグラフであり、種々の表面半導体層４の厚さｔにおけるトレードオフ曲線を示している。
【００４１】
ところで、図３（ａ）、（ｂ）から、表面半導体層４の膜厚ｔを薄くすると、オン電圧Ｖｃｅ（ｓａｔ）を大幅に低減できることが判明した。このことは、ＩＧＢＴを利用したインバータなどの運転中に、定常損失を大幅に低減できることを意味する。しかしながら、もし、その代償としてターンオフ損失Ｅｏｆｆが増大したならば意味がない。そこで、ターンオフ損失Ｅｏｆｆの増減を確認したのが、図４（ａ）、（ｂ）である。
【００４２】
図４（ａ）、（ｂ）は、表面半導体層４の厚さｔを種々変化させた場合のオン電圧Ｖｃｅ（ｓａｔ）とターンオフ損失Ｅｏｆｆとのトレードオフ関係を示している。図４（ａ）、（ｂ）において、各トレードオフ曲線は、裏面コレクタ層（ｐ型コレクタ層１９）の不純物濃度を変化させることにより求めた。図４（ａ）、（ｂ）からは、ＩＧＢＴの表面半導体層４の厚さｔをある一定の値に固定して見たとき、裏面コレクタ層のｐ型不純物濃度を低くすると、オン電圧Ｖｃｅ（ｓａｔ）が大きくなると同時にターンオフ損失Ｅｏｆｆが小さくなり、逆に裏面コレクタ層のｐ型不純物濃度を高くすると、オン電圧Ｖｃｅ（ｓａｔ）が小さくなると同時にターンオフ損失Ｅｏｆｆが大きくなるという関係において、１本のトレードオフ曲線を形成していることが分かる。
【００４３】
図４（ａ）、（ｂ）において、表面半導体層４の厚さｔが薄くなるに従って、トレードオフ曲線が左方向（または左下方向）に移動していることが分かる。すなわち、同じオン電圧Ｖｃｅ（ｓａｔ）で比較すれば、表面半導体層４の厚さｔが薄いほど、ターンオフ損失Ｅｏｆｆを小さく設計できる。また、同じターンオフ損失Ｅｏｆｆで比較すれば、表面半導体層４の厚さｔが薄いほど、オン電圧Ｖｃｅ（ｓａｔ）を低く設計できる。
【００４４】
つまり、表面半導体層４の厚さｔを薄くする結果としてもたらされる効果は、図３（ａ）、（ｂ）に示したように、オン電圧Ｖｃｅ（ｓａｔ）を低減する効果だけにとどまらず、ターンオフ損失Ｅｏｆｆも含めた熱損失を低減できる方向にトレードオフ曲線が動き、熱損失が小さく、また放熱設計の容易なＩＧＢＴを提供できることが、図４（ａ）、（ｂ）から読み取れる。
【００４５】
また、セルピッチとチャネル長Ｌｇは、サイズが小さいほうが、オン電圧Ｖｃｅ（ｓａｔ）が下がり易く、上記トレードオフ曲線の改善効果も大きい。ただし、上記の負荷短絡時に示す出力電流密度Ｉｃの飽和性については、セルピッチとチャネル長が大きいほうが強い飽和性を示すので、素子保護の観点から、必ずしも小さなサイズで製造することがよいとは限らない。
【００４６】
ところで、現状のＩＧＢＴは、６００Ｖ耐圧品の場合にはオン電圧Ｖｃｅ（ｓａｔ）が１．２Ｖ〜２．０Ｖ程度、１２００Ｖ耐圧品の場合には１．６Ｖ〜２．５Ｖ程度である。これらの値は、ＩＥＧＴ（Injection Enhanced Gate Transistor）をはじめとする近年開発された表面構造と、薄いコレクタ層の適用など、近年開発された裏面構造を駆使してようやく達成できる数字である。これら、表面におけるＩＥＧＴ構造と裏面における薄ウエハ技術の組み合わせ以上に、ターンオフ損失Ｅｏｆｆを増やすことなく、上記のオン電圧Ｖｃｅ（ｓａｔ）を大幅に低減できる現実的な手段は見つかっていない。
【００４７】
これに対し、本発明においては、表面半導体層４の厚さｔを１００ｎｍ以下、より望ましくは４０〜２０ｎｍの範囲とすることで、例えば６００Ｖ耐圧のＩＧＢＴの場合にオン電圧Ｖｃｅ（ｓａｔ）を０．９Ｖ〜１．１Ｖ程度、１２００Ｖ耐圧のＩＧＢＴにおいても１．０Ｖ〜１．２Ｖ程度とすることが可能になる。
【００４８】
表面半導体層４の厚さｔが１００ｎｍ以下となった時、半導体内部で起こっている現象を、表面半導体層４の厚さｔがより厚い場合と比較して、以下に説明する。以下の説明では、セルピッチ１６μｍ、チャネル長Ｌｇ２．８μｍの場合をとって、デバイスの内部状態を説明するが、サイズが小さい場合でも表面半導体層４の厚さｔを薄くすることによる効果は同様である。
【００４９】
図５〜図７は、ＩＧＢＴのオン状態において、図１中に示すＤ−Ｄ線に沿った切断線上でのエネルギーバンド図を示している。図５〜図７は、表面半導体層４の厚さｔが１００ｎｍを超える場合、４０ｎｍ程度の場合、２０ｎｍ程度の場合をそれぞれ示している。
【００５０】
表面半導体層４の厚さ（図８に示すｔ１）が１００ｎｍを超える場合には、図５に示すように、ゲート電極１１下のｐ型チャネル形成層７の導電型が完全には反転せず、ゲート絶縁膜１０との界面から２０ｎｍ程度までしかｎ型反転層７Ａにならない。そのため、導電型が反転しなかったｐ型チャネル形成層７は、ＩＧＢＴのオン時にホールが通過できる（ｐ型伝導を示す）状態となっているので、図１４に示すように、埋め込み絶縁膜３の開口部５を通じてベース層２からｐ型チャネル形成層７へホールが流入し、そのホールはさらにｐ＋型エミッタ層９を通過してエミッタ電極１６へと流れていく。その結果、埋め込み絶縁膜３下のベース層２には、ホールが蓄積し難くなる。
【００５１】
一方、図６および図７に示すように、表面半導体層４の厚さｔが薄く、ＩＧＢＴのオン時にゲート電極１１下のｐ型チャネル形成層７の導電型が完全に反転してｎ型反転層７Ａとなる場合には、ＩＧＢＴのオン時にそのｎ型反転層７Ａの存在によって、ベース層２からのホールがｐ＋型エミッタ層９およびエミッタ電極１６へと通過できなくなる。そのため、埋め込み絶縁膜３下のベース層２にホールが蓄積する状況となる。
【００５２】
なお、表面半導体層４の厚さｔが４０ｎｍ程度の場合（図６）には、実際にはＩＧＢＴのオン時にゲート電極１１下のｐ型チャネル形成層７の導電型が完全に反転せず、わずかに導電型が反転しなかったｐ型チャネル形成層７が残る。しかし、埋め込み絶縁膜３がエネルギーバンドを引き下げる効果などにより、ここにはｎ型反転層７Ａに比べればｎ型反転の緩いｎ−型反転層が形成されるので、埋め込み絶縁膜３の開口部５を通じてベース層２から流入してくるホールを表面半導体層４の厚さｔが１００ｎｍ程度の場合よりさらに制限することができる。
【００５３】
このような状況を示したのが図９に示す要部断面図である。図９に示すように、本実施の形態１のＩＧＢＴは、表面半導体層４の厚さｔ２が図８に示したＩＧＢＴの表面半導体層４の厚さｔ１よりも薄くなっている。そのため、本実施の形態１のＩＧＢＴは、オン状態になると、埋め込み絶縁膜３とゲート絶縁膜１０との間のｐ型チャネル形成層７の導電型が完全に反転してｎ型反転層７Ａとなる。このような状況下では、図９中に矢印で示すホール電流は、ベース層２の裏面のコレクタ側から表面半導体層４へ流入することができなくなる。すなわち、ターンオンの瞬間に、ベース層２のうち埋め込み絶縁膜３の直下付近に流入したホールが蓄積した後は、半導体内部においてホールの移動がほぼなくなるのである。
【００５４】
ただし、ベース層２においてライフタイムは有限な時間であるから、蓄積したホールの一部は再結合によって失われ、その分を補充するホール電流がコレクタ層１９からベース層２に注入されるので、わずかなホール電流が流れる。しかし、薄いコレクタ層を持つＩＧＢＴにおいては、現在ではライフタイム制御を行わないことが主流になっており、過去のライフタイム制御されていたＩＧＢＴに比べれば、単位時間当たりのホールの再結合率は低い。従って、再結合によって失われたホールを補充するホール電流も、主電流と比較すると数％以下の小さなものとなる。
【００５５】
図１０、図１１および図１２は、ＩＧＢＴのオン状態において、ベース層２の内部におけるキャリア密度を、表面半導体層４の表面からの深さｄ（図１３参照）を横軸にとって表したグラフであり、それぞれ表面半導体層４の厚さｔが５００ｎｍ、３００ｎｍ、４０ｎｍの場合を表している。それぞれのグラフ中においては、コレクタ−エミッタ間の電圧（オン電圧Ｖｃｅ）を１．５Ｖ、２．０Ｖ、２．５Ｖ、３．０Ｖと変化させた時の深さｄとキャリア密度との関係が示してある。ここで、表面半導体層４の厚さｔが５００ｎｍおよび３００ｎｍの場合と４０ｎｍの場合とは、それぞれ図８と図９との構造に相当するものと考えられる。実際の動作点におけるオン電圧Ｖｃｅ（ｓａｔ）は０．９〜１．１Ｖ付近であるが、キャリア分布の特徴が現れ易いので、やや高めのオン電圧Ｖｃｅ（ｓａｔ）までプロットしてある。
【００５６】
図１０および図１１に示すように、表面半導体層４の厚さｔが厚いＩＧＢＴでは、前述したように、オン状態ではコレクタ側から流入したホールが、埋め込み絶縁膜３下に蓄積せずにエミッタ電極１６へ流れ込んでしまう。その結果、キャリア密度はエミッタに近い表面側（ｄが浅い側）では低く、コレクタに近い裏面側（ｄが深い側）で高くなる傾向がある。表面半導体層４の厚さｔが３００ｎｍの場合には、図１４に示すホール電流の経路がやや狭くなる結果、厚さｔが５００ｎｍの場合に比べればホールの蓄積効果がわずかに発生し、埋め込み絶縁膜３直下のキャリア密度がやや高くなる。しかし、この程度の蓄積効果では、オン電圧Ｖｃｅ（ｓａｔ）を大幅に下げるために十分とは言えない。
【００５７】
一方、表面半導体層４の厚さｔが４０ｎｍのＩＧＢＴでは、キャリア密度はエミッタに近い表面側で高く、コレクタに近い裏面側で低くなる。厚さｔが薄い場合にエミッタ側偏重のキャリア分布になる原因は、ホール電流がｎ型反転層７Ａによってブロックされ、ホールが表面の埋め込み絶縁膜３直下に蓄積し、この蓄積したホールが、電子をソース領域８からｎ型反転層７Ａを介して引き出す効果を持つためである。すなわち、表面半導体層４の厚さｔが薄い本実施の形態１のＩＧＢＴ（図１および図９参照）によれば、表面半導体層４の厚さｔが厚い比較対象のＩＧＢＴ（図８および図１４参照）に比べて、はるかに大きなＩＥ効果(Injection Enhancement)を得ることができる。その結果、本実施の形態１のＩＧＢＴによれば、図８のような構造のＩＧＢＴに比べて、オン電圧Ｖｃｅ（ｓａｔ）を低減しつつ、スイッチング動作を高速化し、ターンオフ損失Ｅｏｆｆも低減できるようになる。
【００５８】
ところで、ＩＧＢＴのオン時にｐ型チャネル形成層７の導電型が完全に反転してｎ型反転層７Ａとなるという点のみを考慮した場合には、表面半導体層４の厚さｔを約２０ｎｍよりさらに薄くすることも考えられる。しかしながら、このような場合には、ｎ型反転層７Ａでの電子電流まで絞られてしまい、この領域が高い直列抵抗成分を持つため、オン電圧Ｖｃｅ（ｓａｔ）が大きくなってしまうことになる。オン電圧Ｖｃｅ（ｓａｔ）が大きくなってしまった場合には、ＩＧＢＴの定常損失が増大する。そのため、本実施の形態１のように、表面半導体層４の厚さｔは、２０ｎｍ程度以上とすることが好ましい。
【００５９】
また、表面半導体層４の厚さｔが約１００ｎｍである場合には、図１５に示すように、ｎ型反転層７Ａが形成されるのは、ゲート絶縁膜１０との界面から厚さ２０ｎｍ程度の領域に止まる。しかしながら、ゲート絶縁膜１０の対面には、埋め込み絶縁膜３が存在し、これがバンドエネルギーをわずかに引き下げる効果を持つ。そのため、表面半導体層４のうちｎ型反転層７Ａとなっていない残りの厚さ８０ｎｍ程度の領域でも、ｎ型反転層７Ａのバンド構造が影響して電子が広がって流れることから、ｎ型反転層７Ａに比べればｎ型反転の緩いｎ−型反転層７Ｂが形成される。それにより、ホールがベース層２の裏面のコレクタ側から表面半導体層４へ流入し難くすることができるようになる。
【００６０】
すなわち、本実施の形態１のように、表面半導体層４の厚さｔは、１００ｎｍ程度以下とすることが好ましい。さらに、ｐ型チャネル形成層７の導電型が完全に反転してｎ型反転層７Ａとなるという観点から、表面半導体層４の厚さｔは４０ｎｍ程度以下とするのが望ましい。
【００６１】
本発明者らは、シミュレーションにより、エミッタ電流ＩＥを構成するホール電流Ｉｈと電子電流Ｉｅとの内訳を求めた。ここで、ＩＥ＝Ｉｈ＋Ｉｅという関係が成り立つ。
【００６２】
図１６は、本実施の形態１に該当する表面半導体層４の厚さｔが４０ｎｍのＩＧＢＴの全エミッタ電流ＩＥと、これを構成するホール電流Ｉｈおよび電子電流Ｉｅの内訳を、コレクタ−エミッタ間バイアス電圧Ｖｃｅを横軸にとって表したものである。図１７、図１８はそれぞれ、表面半導体層４の厚さｔが３００ｎｍ、１μｍのＩＧＢＴの、全エミッタ電流ＩＥと、これを構成するホール電流Ｉｈおよび電子電流Ｉｅの内訳を、コレクタ−エミッタ間バイアス電圧（Ｖｃｅ）を横軸にとって表したものである。
【００６３】
前述のように、表面半導体層４が厚いＩＧＢＴでは、埋め込み絶縁膜３の開口部５を通じて表面半導体層４に流入したホール電流Ｉｈがエミッタパッド（エミッタ電極１６）へ流れ込むため、全エミッタ電流ＩＥの内、ホール電流Ｉｈが占める割合が高くなる。
【００６４】
一方、本実施の形態１のＩＧＢＴでは、オン状態になると、埋め込み絶縁膜３とゲート絶縁膜１０との間のｐ型チャネル形成層７の導電型が完全に反転してｎ型反転層７Ａとなるので、ホール電流Ｉｈが通過できず、エミッタパッド（エミッタ電極１６）に到達できない。その結果、エミッタ電流ＩＥのほとんどの成分を電子電流Ｉｅが占め、ホール電流Ｉｈは０または極めて微小となる。
【００６５】
その結果、図１６ではホール電流Ｉｈがほとんど流れないのに対して、図１７および図１８ではホール電流Ｉｈ成分が全エミッタ電流ＩＥに占める割合が非常に大きくなる。ここで、エミッタ電流ＩＥが１８０Ａ／ｃｍ２となる動作点で両者を比較してみる。比較例である表面半導体層４の厚さｔが３００ｎｍのＩＧＢＴは、ホール電流Ｉｈ成分および電子電流Ｉｅ成分がそれぞれ約４１Ａおよび約１３９Ａであり、ホール電流Ｉｈ成分および電子電流Ｉｅ成分の電流構成比は、それぞれ約２３％および約７７％となっている。
【００６６】
また、表面半導体層４の厚さｔが１μｍのＩＧＢＴは、ホール電流Ｉｈ成分および電子電流Ｉｅ成分がそれぞれ約４８Ａおよび約１３２Ａであり、ホール電流Ｉｈ成分および電子電流Ｉｅ成分の電流構成比は、それぞれ約２７％および約７３％となっている。表面半導体層４が厚くなるにつれて、ホール電流Ｉｈの構成比が上がることが分かる。ホール電流Ｉｈの構成比が増えるということは、表面半導体層４が厚くなるほどＩＥ（Injection Enhancement）効果が失われ、ＩＧＢＴの性能は低下する（Ｖｃｅ（ｓａｔ）大、ターンオフ損失Ｅｏｆｆ大）ことを示している。
【００６７】
なお、表面半導体層４が１μｍと厚くなっても、ホール電流Ｉｈが電子電流Ｉｅを上回るほど劇的に増加しないのは、裏面のｐ型コレクタ層１９が薄く（約５μｍ以下）、ｐ型不純物濃度が低く作られているためである。そのため、裏面のｐ型コレクタ層１９からベース層２へのホールの注入効率がもともと低い。現状のＩＧＢＴは、裏面の工夫によってホール電流Ｉｈの構成比をかなり下げることに成功していると言える。しかし、裏面の工夫によるホール電流Ｉｈの抑制は限界に来ており、本発明で示すように、表面半導体層４の厚さｔを薄くすることによって、表面においてもホール電流Ｉｈの構成比をさらに下げる構造を導入することが必要になる。
【００６８】
一方、図１６に示すように、表面半導体層４の厚さｔが４０ｎｍである本実施の形態１のＩＧＢＴでは、ホール電流Ｉｈの全エミッタ電流ＩＥに対する電流構成比が約５％まで下がっている。すなわち、本実施の形態１のＩＧＢＴによれば、オン状態でコレクタ側から流入したホールを埋め込み絶縁膜３下に蓄積し、エミッタ電極１６への流れ込みを防止できることが図１６〜図１８に示したシミュレーション結果からも確認できる。
【００６９】
次に、ＩＧＢＴのスイッチング波形について説明する。上記のターンオフ損失Ｅｏｆｆの計算や、以下に述べるスイッチング波形は、図６１に示すチョッパ回路を使って評価した。ここで、還流ダイオードはシミュレーション計算上では理想ダイオードとして扱い、ダイオードの逆回復特性は計算に含めないものとした。
【００７０】
図６２〜図６４は、それぞれＩＧＢＴのチップ面積を１ｃｍ２と仮定し、１８０Ａ／ｃｍ２での導通状態から、ターンオフとターンオンを各１回ずつ行ったとき、コレクタ電圧Ｖｃｅ、コレクタ電流Ｉｃ、エミッタ電流ＩＥのうち電子電流Ｉｅ成分、エミッタ電流ＩＥのうちホール電流Ｉｈ成分がどう推移するかを、横軸に時間をとってグラフ化したものである。図６２はセルピッチ４μｍ、チャネル長Ｌｇ０．５μｍとした本発明の実施の形態１のＩＧＢＴのもの、図６３はセルピッチ１６μｍ、チャネル長Ｌｇ２．８μｍとした本発明の実施の形態１のＩＧＢＴのもの、図６４はセルピッチ４μｍのトレンチゲート型ＩＧＢＴのものである。
【００７１】
ゲート入力電圧Ｖｇｅは、シミュレーション計算の時間軸上で、開始から１０ｎｓｅｃ後に１５Ｖから−１５Ｖに変化してターンオフし、１．８μｓｅｃ後に−１５Ｖから０Ｖに戻り、２μｓｅｃ後に０Ｖから１５Ｖに変化してターンオンするものとした。
【００７２】
ターンオフにおいては、ターンオフ損失Ｅｏｆｆを最も強く決める要因が、電流の減衰であることが知られているが、減衰期に入った電流の内訳をエミッタ電極１６でモニターすると、完全にホール電流Ｉｈによって決まっていることが分かる。
【００７３】
表面半導体層４の厚さｔが薄いＩＧＢＴにおいても、通常導通状態においては既に述べたように電子電流Ｉｅが主となり、ホール電流Ｉｈは極めて少なく抑えることによってオン電圧Ｖｃｅ（ｓａｔ）を低減し、定常損失を低減できることを示したが、ターンオフの過渡状態においてはむしろ、すばやくホール電流Ｉｈに置き換わり、そのホール電流Ｉｈの減衰が全電流の減衰およびターンオフ損失Ｅｏｆｆを決める。
【００７４】
ホール電流Ｉｈの減衰を決める要因は、ｐ型コレクタ層１９からのホールの注入量であるから、ｐ型コレクタ層１９のｐ型不純物濃度を下げて注入効率を下げることがターンオフ損失Ｅｏｆｆの低減にただちに結びつくことが分かる。また、ｐ型コレクタ層１９からのホールの注入効率を下げても、表面半導体層４の厚さｔが薄ければ、キャリア蓄積効果によりオン電圧Ｖｃｅ(ｓａｔ)を低く維持できることは、既に述べたとおりである。
【００７５】
図６４に示すように、従来型のトレンチゲート型ＩＧＢＴのスイッチング波形は、ターンオフ時に電子電流Ｉｅ優勢からホール電流Ｉｈ優勢に切り替わる時間が長くかかり、ホール電流Ｉｈの減衰も遅く、ターンオフ時間が長くかかってしまい、結果的にターンオフ損失Ｅｏｆｆが大きくなる。また、ターンオン時間も長くなる。
【００７６】
次に、本発明のＩＧＢＴを含む半導体装置について詳細を説明する。図１９は、本実施の形態１のＩＧＢＴを形成する半導体チップ（以下、単にチップと記す）１の要部平面図であり、上述した図１は、図１９中のＡ−Ａ線に沿った断面を示したものである。
【００７７】
本実施の形態１のＩＧＢＴは、上述したように、例えばｎ−型の単結晶シリコンからなるベース層２の主面上に、埋め込み絶縁膜（薄膜部）３を介して、ｎ−型の単結晶シリコンからなる複数の表面半導体層４が形成され、ベース層２と表面半導体層４とは、埋め込み絶縁膜３に形成された開口部（離間部）５で接続された構造となっている。また、複数の厚いフィールド絶縁膜（埋め込み絶縁膜３の厚膜部）６によってベース層２の主面上では複数の活性領域が規定され、それら複数の活性領域の各々に前記表面半導体層４が形成されている。ベース層２の厚さは、例えば６０μｍ〜１５０μｍ程度であるが、これはＩＧＢＴの耐圧に合わせて決定されるものであり、耐圧６００Ｖであれば６０μｍ〜１００μｍ程度とし、耐圧１２００Ｖであれば１２０μｍ〜１５０μｍ程度とすることを例示できる。また、上述したように、本実施の形態１のＩＧＢＴにおける表面半導体層４の厚さｔは、２０ｎｍ〜１００ｎｍ程度とすることを特徴としている。
【００７８】
埋め込み絶縁膜３上の表面半導体層４には、ｐ型チャネル形成層７、ｎ＋型ソース層８およびｐ＋型エミッタ層９が形成されている。ｐ＋型エミッタ層９中の不純物濃度は、ｐ型チャネル形成層７中の不純物濃度より高くなっている。また、フィールド絶縁膜６上のｐ型チャネル形成層７は、熱によって発生する応力を緩和する機能を有する。
【００７９】
各々の表面半導体層４上には、ゲート絶縁膜１０を介して多結晶シリコンからなるゲート電極１１がパターニングされている。図１９に示すように、平面ではすべてのゲート電極１１が連結したパターンとなっている。また、ゲート電極１１の一部は、平面で複数の表面半導体層４を取り囲むパターンとなっている。
【００８０】
チップ１の外周側には、平面で上記複数の表面半導体層４およびゲート電極１１を囲むように複数のｐ型フィールドリミッティングリング（Field Limiting Ring）１２が形成され、さらにそれら複数のｐ型フィールドリミッティングリング１２を囲むようにｎ型ガードリング１３が形成されている。ｐ型フィールドリミッティングリング１２は、電圧が固定されないフローティング状態にされている。図１９では、２本のｐ型フィールドリミッティングリング１２が形成されている例を図示しているが、さらに多数形成されていてもよい。
【００８１】
上記のような複数本のｐ型フィールドリミッティングリング１２を形成することにより、ＩＧＢＴがオフ時において、最大電界部分が順次外側のｐ型フィールドリミッティングリング１２のコーナー部へ移り、最外周のｐ型フィールドリミッティングリング１２で降伏するようになり、本実施の形態１のＩＧＢＴを高耐圧とすることが可能となる。複数のｐ型フィールドリミッティングリング１２を取り囲むように形成されたｎ型ガードリング領域１３は、半導体ウエハからチップ１が個片化された後でチップ１中のＩＧＢＴ素子を保護する機能を有する。
【００８２】
表面半導体層４およびフィールド絶縁膜６上には、ゲート電極１１を覆うようにＰＳＧ(Phospho Silicate Glass)膜等からなる絶縁膜１４が形成されている。この絶縁膜１４には、ｎ＋型ソース層８およびｐ＋型エミッタ層９に達する開口部１５と、ゲート電極１１に達する開口部（図示は省略）とが形成されている。
【００８３】
ｎ＋型ソース層８およびｐ＋型エミッタ層９に達する開口部１５と、ゲート電極１１に達する開口部とが形成された状況下で、絶縁膜１４上には、開口部１５の底部でｎ＋型ソース層８およびｐ＋型エミッタ層９と接続するエミッタパッド（エミッタ電極）１６と、ゲート電極１１に達する開口部の底部でゲート電極１１と接続するゲートパッド１７とが、互いに離間して形成されている。これらエミッタパッド１６およびゲートパッド１７は、例えばＡｌ（アルミニウム）等から形成されている。また、ゲート電極１１のうち、前述の複数の表面半導体層４を取り囲むパターンの上部には、ゲートパッド１７と連続してＡｌ等からなるゲートフィンガー１７Ａが形成されている。ゲートフィンガー１７Ａは、その下部の絶縁膜１４に形成された開口部下でゲート電極１１と接続している。
【００８４】
図示は省略するが、エミッタパッド１６およびゲートパッド１７を覆うようにポリイミド膜が形成されており、そのポリイミド膜には、エミッタパッド１６の一部およびゲートパッド１７の一部の表面をそれぞれ露出する開口部が形成されている。これら開口部は、チップ１を外部と電気的に接続するボンディングワイヤを接続するためのボンディングパッドとなる。
【００８５】
ベース層２の裏面には、ベース層２に近い順からｎ＋型バッファ層１８、ｐ型コレクタ層１９およびコレクタ電極２０が形成されている。ｐ型コレクタ層１９は、導入されているｐ型不純物の濃度が低いことに起因して比抵抗が高くなっている。そのため、ｐ型コレクタ層１９が有する直列抵抗成分を下げるために薄く形成することが求められ、その厚さは、５μｍ程度以下とすることが好ましい。さらに、ｐ型コレクタ層１９に導入されているｐ型不純物であるＢ（ホウ素）の拡散係数が小さいことを考慮した場合には、ｐ型コレクタ層１９の厚さは、１μｍ程度以下とすることが好ましい。
【００８６】
コレクタ電極２０は、ｐ型コレクタ層１９に近い順からＡｌ膜、Ｔｉ（チタン）膜、Ｎｉ（ニッケル）膜およびＡｕ（金）膜を積層した金属膜、ｐ型コレクタ層１９に近い順からＮｉ膜、Ｔｉ膜、Ｎｉ膜およびＡｕ膜を積層した金属膜、もしくはｐ型コレクタ層１９に近い順からＴｉ膜、Ｎｉ膜およびＡｕ膜を積層した金属膜から形成されている。
【００８７】
（実施の形態２）
本実施の形態２では、前記実施の形態１のＩＧＢＴの製造方法について、図２０〜図４１を用いて説明する。これら図２０〜図４１のうち、図２０、図２２、図２７、図３０、図３３、図３６および図３９は、図１９中のＣ−Ｃ線に沿った位置での工程中の断面を示し、図２１、図２３、図２４、図２５、図２６、図２８および図２９は、図１９中のＡ−Ａ線に沿った位置およびＢ−Ｂ線に沿った位置での工程中の断面を示し、図３１、図３４、図３７および図４０は、図１９中のＡ−Ａ線に沿った位置での工程中の断面を示し、図３２、図３５、図３８および図４１は、図１９中のＢ−Ｂ線に沿った位置での工程中の断面を示している。
【００８８】
まず、図２０および図２１に示すように、ｎ−型の単結晶シリコンからなる高抵抗の半導体基板（以下、単に基板と記す）２Ａを用意する。基板２Ａを形成する結晶の種類としては、フローティングゾーン法で製造されたＦＺ（Float Zoning）結晶、またはチョクラルスキー法（引き上げ法）で製造されたＣＺ（Czochralski）結晶が望ましい。基板２Ａとして、ＦＺ結晶もしくはＣＺ結晶のどちらを採用するかの判断基準について、安定した高抵抗の基板２Ａを低コストで入手するという点では、ＦＺ結晶を採用した方が好ましい。
【００８９】
ただし、本実施の形態２では、後の工程でエピタキシャル法によって基板２Ａ上に成膜を行う。一般にＦＺ結晶は、酸素原子の含有量が少なく、機械的にも柔らかく、熱応力によってスリップ転移が入りやすい。そのため、ＦＺ結晶からなる基板２Ａは、エピタキシャル炉に導入には不向きとも言える。一方、基板２ＡをＣＺ結晶から形成した場合には、酸素原子を不純物として結晶格子中に取り込んでいることから、機械的強度が向上している。そのため、ＣＺ結晶からなる基板２Ａは、エピタキシャル炉に導入するなら、ＣＺ結晶からなる基板２Ａの方が好ましいとも言える。
【００９０】
そこで、本実施の形態２では、基板２ＡとしてＦＺ結晶もしくはＣＺ結晶のどちらを採用するかの判断基準について、次のことを例示する。
【００９１】
すなわち、高抵抗の数値が安定しており、結晶品質も良質で安定しており、品質の高さの割に低コストなのがＦＺ結晶である。ＦＺ結晶は、ＬＯＣＯＳ（local oxidation of silicon）法等によって結晶表面に酸化膜を形成することで、その酸化膜による補強で基板２Ａの機械的強度が向上させることができる。また、ＬＯＣＯＳ法による酸化膜形成時には、基板２Ａ中に微量の酸素が浸入し、その微量な酸素の浸入によっても基板２Ａの機械的強度が向上させることができる。これらの要因による基板の機械的強度の向上によって、基板２Ａの機械的強度がエピタキシャル工程に耐えうるほどに強くなっていることが期待できるのであれば、品質を重視して基板２ＡとしてＦＺ結晶を選択することを例示できる。
【００９２】
一方、ＦＺ結晶に比べると、高抵抗の数値がやや不安定で、結晶品質も及ばない反面、ＦＺ結晶よりも低コストで、機械的強度もエピタキシャル工程に耐えうるほどに強いのがＣＺ結晶であることから、低コストと機械的強度とを重視するなら、基板２ＡとしてＣＺ結晶を選択することを例示できる。
【００９３】
また、基板２ＡとしてＦＺ結晶もしくはＣＺ結晶のいずれを選択した場合でも、主面（素子形成面）の結晶方位は（１００）面または（１００）面と等価な面とすることが好ましい。ここで、（１００）面と等価な面としては、（０１０）面および（００１）面等を例示することができる。なお、以降の本実施の形態２では、（１００）面および（１００）面と等価な面を｛１００｝面と記す場合がある。
【００９４】
次に、基板２Ａに熱処理を施して、基板２Ａの主面に薄い酸化シリコン膜２Ｂを形成する。次いで、その酸化シリコン膜２Ｂ上に窒化シリコン膜２Ｃを堆積する。続いて、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクとしたエッチングでその窒化シリコン膜２Ｃをパターニングし、後の工程でフィールド絶縁膜６が形成される領域の窒化シリコン膜２Ｃを除去する。
【００９５】
次に、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜２Ｄをマスクとして基板２Ａの主面にｐ型の導電型の不純物（例えばＢ（ホウ素））を導入し、ｐ型フィールドリミッティングリング１２およびｐ型ウエル１２Ａ（図１９も参照）を形成する。
【００９６】
次に、図２２および図２３に示すように、ＬＯＣＯＳ法によって基板２Ａに熱処理を施すことによって、膜厚の厚いフィールド絶縁膜６を形成する。このフィールド絶縁膜６によって基板２Ａの主面では活性領域（平面でフィールド絶縁膜６の存在しない領域）が規定される。本実施の形態２では、フィールド絶縁膜６が形成されると、図１９に示したように、基板２Ａの主面の活性領域では、膜厚の厚いフィールド絶縁膜６が形成された領域と、フィールド絶縁膜６のない領域（図１９中ではゲート電極１１が配置されている）とが交互にストライプ状に並ぶ。このストライプの向きは、基板２Ａの主面の結晶方位に合わせて選択するものであるが、その理由については後述する。
【００９７】
次に、図２４に示すように、フッ酸系の溶液を用いて基板２Ａを洗浄することによって、基板２Ａの主面上の窒化シリコン膜２Ｃを除去する。次いで、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクとして酸化シリコン膜２Ｂをエッチングする。それにより、開口部５を備えた埋め込み絶縁膜３を形成することができる。この時、開口部５の底面には基板２Ａの表面が露出する。
【００９８】
次に、図２５に示すように、埋め込み絶縁膜３の開口部５からシリコン結晶が格子レベルで連続するように、エピタキシャル法で比抵抗が基板２Ａとほぼ同じのｎ−型単結晶シリコン膜４Ａを成膜する。この時、埋め込み絶縁膜３の表面に多結晶シリコンが堆積しないようにするために、選択性を有するエピタキシャル成膜条件とする。すなわち、基板２Ａをエピタキシャル炉に導入してから、主成分がＨ２（水素）ガスのキャリアガスを用い、ＳｉＨＣｌ３（トリクロロシラン）およびＨＣｌ（塩酸）の混合ガスを炉内に供給する手段や、主成分がＨ２ガスのキャリアガスを用い、ＳｉＨ２Ｃｌ２（ジクロロシラン）およびＨＣｌ（塩酸）の混合ガスを炉内に供給する手段を例示することができる。
【００９９】
エピタキシャル炉内に導入するガスのうち、ＨＣｌガスは、シリコン結晶に対して軽いエッチング性を有しており、埋め込み絶縁膜３上に多結晶シリコンが堆積してしまうことを阻止することができる。しかし、ＨＣｌガスのエッチング力は、開口部５下の結晶（基板２Ａ）から連続して成膜される結晶シリコンのエピタキシャル成膜を阻止するほどの強いエッチング力ではないので、開口部５からの選択エピタキシャル成膜が可能となる。
【０１００】
上記ｎ−型単結晶シリコン膜４Ａのエピタキシャル成膜工程では、下部の基板２Ａの表面の結晶面方位によって成膜速度が大きく異なる、いわゆる成膜速度の異方性が存在する。本実施の形態２においては、後の工程でＣＭＰ（Chemical Mechanical Polishing）法によってｎ−型単結晶シリコン膜４Ａを研磨することから、ＣＭＰ工程での負担を軽減するために、ｎ−型単結晶シリコン膜４Ａは基板２Ａの厚さ方向で薄く、基板２Ａの主面に沿った方向で厚く（長く）成膜していることが好ましく、そのようにｎ−型単結晶シリコン膜４Ａを成膜するためには、基板２Ａの主面の面方位および前述の活性領域におけるフィールド絶縁膜６によるストライプパターンの方位の組み合わせを適当に選択する必要がある。
【０１０１】
ところで、後の工程で形成するゲート絶縁膜１０は、（１００）面上に形成する。そのため、基板２Ａは、（１００）面を主面とする結晶基板を用いることが前提となる。この前提のために、活性領域におけるフィールド絶縁膜６によるストライプパターンの方向は、制約を受けることになる。
【０１０２】
そこで、本発明者らは、実験により、（１００）面を主面とする基板２Ａ上に、種々の方向に延在するフィールド絶縁膜６によるストライプパターンを形成し、さらに上記ｎ−型単結晶シリコン膜４Ａを選択エピタキシャル成膜して、ｎ−型単結晶シリコン膜４Ａが基板２Ａの厚さ方向に比べて基板２Ａの主面に沿った方向で厚く（長く）成膜するフィールド絶縁膜６によるストライプパターンの方向について調べた。その結果、本実施の形態２では、以下のような条件を例示することができる。
【０１０３】
すなわち、フィールド絶縁膜６によるストライプパターンの延在方向を＜０１０＞方向、または＜０１０＞方向と等価な＜００１＞方向とする。ここで、例えば（１００）面とは、＜１００＞方向を法線ベクトルとして有する結晶面を表し、＜０１０＞方向とはベクトルそのものの方向を表すものとする。すなわち、本実施の形態２においては、基板２Ａの活性領域にてストライプパターンを形成するフィールド絶縁膜６の各々の延在方向を＜０１０＞方向または＜００１＞方向とするものである。それにより、ｎ−型単結晶シリコン膜４Ａの成膜厚さを基板２Ａの厚さ方向と基板２Ａの主面に沿った方向とでほぼ１：１とすることができる。
【０１０４】
次に、図２６に示すように、フィールド絶縁膜６をストッパ（研磨終点）としたＣＭＰ法によりｎ−型単結晶シリコン膜４Ａを研磨し、フィールド絶縁膜６による段差で厚さが規定される表面半導体層４を形成する。
【０１０５】
前記実施の形態１において、表面半導体層４の厚さｔは２０ｎｍ〜４０ｎｍ程度とすることを述べたが、後の工程で表面半導体層４の表面は、所定の厚さだけゲート絶縁膜１０の形成工程で犠牲となってしまうことから、本工程では、そのゲート絶縁膜１０の形成工程で犠牲となってしまう厚さ分（ゲート絶縁膜１０の厚さ自体も含む）を考慮して表面半導体層４の厚さを規定する必要がある。
【０１０６】
すなわち、ゲート絶縁膜１０の形成工程では、ゲート絶縁膜１０自体を形成する前に、表面半導体層４の表面に付着した異物等を除去するために、基板２Ａの熱酸化処理によって表面半導体層４の表面に犠牲酸化膜を形成し、その犠牲酸化膜を除去した後で改めて基板２Ａの熱酸化処理によって表面半導体層４の表面にゲート絶縁膜１０を形成する。つまり、前記犠牲酸化膜およびゲート絶縁膜１０の厚さ分だけ表面半導体層４の厚さが失われてしまうことを考慮して、上記ＣＭＰ工程後に残る表面半導体層４の厚さを規定しなければならない。
【０１０７】
例えば、ＩＧＢＴのゲート絶縁膜１０の厚さは１００ｎｍ程度であることから、本実施の形態２では、そのＣＭＰ工程後に残る表面半導体層４の厚さは、１００ｎｍ〜３００ｎｍ程度、好ましくは１２０ｎｍ〜２００ｎｍ程度とすることを例示できる。また、このＣＭＰ工程後に残る表面半導体層４の厚さは、フィールド絶縁膜６による段差で決定されるものであるから、ＣＭＰ工程後に残る表面半導体層４の厚さがそのような値となるようにフィールド絶縁膜６を形成しなければならないことは言うまでもない。
【０１０８】
次に、基板２Ａに熱処理を施すことによって表面半導体層４の表面に前述の犠牲酸化膜（図示せず）を形成する。また、その犠牲酸化膜は、表面半導体層４の表面だけでなく、基板２Ａ（ｐ型ウエル１２Ａ）の露出した表面にも形成される。
【０１０９】
次に、図２７および図２８に示すように、基板２Ａを洗浄することでその犠牲酸化膜を除去し、清浄な表面半導体層４および基板２Ａ（ｐ型ウエル１２Ａ）の表面を得る。続いて、基板２Ａに熱処理を施すことによって、表面半導体層４および基板２Ａ（ｐ型ウエル１２Ａ）の表面に厚さ１００ｎｍ程度のゲート絶縁膜１０を形成する。続いて、基板２Ａ上に多結晶シリコン膜を堆積し、その多結晶シリコン膜をフォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクとしたエッチングによりパターニングする。それにより、ゲート電極１１を形成することができる。
【０１１０】
次に、図２９に示すように、ゲート電極１１の存在下で表面半導体層４にｐ型の導電型の不純物（例えばＢ）を導入し、次いで、基板２Ａに熱処理を施すことにより、そのｐ型の導電型の不純物を拡散させ、ｐ型チャネル形成層７を形成する。
【０１１１】
次に、図３０および図３１に示すように、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜８Ａをマスクとして、ｐ型チャネル形成層７および基板２Ｂにｎ型の導電型の不純物（例えばＡｓ（ヒ素）またはＰ（リン））を導入する。次いで、基板２Ａに熱処理を施すことにより、そのｎ型の導電型の不純物を拡散させ、ｎ＋型ソース層８およびｎ型ガードリング領域１３を形成する。
【０１１２】
次に、図３２に示すように、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜９Ａをマスクとして、ｐ型チャネル形成層７にｐ型の導電型の不純物（例えばＢ）を導入する。次いで、基板２Ａに熱処理を施すことにより、そのｐ型の導電型の不純物を拡散させ、ｐ＋型エミッタ層９を形成する。
【０１１３】
上記ｎ＋型ソース層８およびｐ＋型エミッタ層９は、同一断面の中に形成することは不可能である。そのため、図１９に示したように、これらｎ＋型ソース層８およびｐ＋型エミッタ層９は、平面では１本のストライプパターン中にて交互に配置されることになる。また、フィールド絶縁膜６の端部（バーズビーク）付近に作用する応力を緩和するために、ｐ＋型エミッタ層９とフィールド絶縁膜６との間にｐ型チャネル形成層７を残すようにｐ＋型エミッタ層９を形成し、ｐ＋型エミッタ層９とフィールド絶縁膜６との間は、不純物濃度がｐ＋型エミッタ層９より薄いｐ型領域とする。
【０１１４】
ここまでの工程により、本実施の形態２のＩＧＢＴ素子を形成することができる。
【０１１５】
次に、図３３〜図３５に示すように、基板２Ａの主面上に、ＰＳＧ膜等からなる絶縁膜１４を堆積する。続いて、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜をマスクとして絶縁膜１４をエッチングし、ｎ＋型ソース層８、ｐ＋型エミッタ層９、ゲート電極１１、ｐ型ウエル１２およびｎ型ガードリング１３のそれぞれに達する開口部１５を形成する。
【０１１６】
次に、図３６〜図３８に示すように、例えばスパッタリング法により基板２Ａの主面上にＡｌ（アルミニウム）膜を堆積する。次いで、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜をマスクとしてそのＡｌ膜をエッチングし、ｎ＋型ソース層８およびｐ＋型エミッタ層９と電気的に接続するエミッタパッド１６、ゲート電極１０と電気的に接続するゲートパッド１７（図１９参照）、ゲート電極１０と電気的に接続し、ゲートパッド１７と連続したパターン（図１９参照）を有するゲートフィンガー１７Ａ、およびｎ型ガードリング領域１３と電気的に接続するガードリング電極１３Ａを形成する。
【０１１７】
図示は省略するが、エミッタパッド１６、ゲートパッド１７、ゲートフィンガー１７Ａおよびガードリング電極１３Ａを形成した後、基板２Ａの主面上に表面保護膜としてポリイミド膜を堆積する。次いで、エミッタパッド１６上およびゲートパッド１７上のポリイミド膜に、エミッタパッド１６およびゲートパッド１７のそれぞれに達する開口部を形成する。これら開口部は、基板２Ａを個々のチップ１（図１９参照）へ分割し、チップ１をリードフレームのダイパッドに搭載した後で、ボンディングワイヤを用いてエミッタパッド１６およびゲートパッド１７のそれぞれを対応するリードと電気的に接続するために形成するものである。
【０１１８】
次に、図３９〜図４１に示すように、基板２Ａの裏面を研削し、ベース層２を形成する。前記実施の形態１で説明したように、ベース層２の厚さは、ＩＧＢＴの耐圧に合わせて決定するものであり、耐圧が６００Ｖであれば６０μｍ〜１００μｍ程度となるまで、また、耐圧が１２００Ｖであれば１２０μｍ〜１５０μｍ程度となるまで基板２Ａの裏面を研削するものである。続いて、ベース層２（基板２Ａ）の裏面にＰおよびＢを順次導入し、ｎ＋型バッファ層１８およびｐ型コレクタ層１９を形成する。
【０１１９】
次に、ベース層２（基板２Ａ）の裏面にコレクタ電極２０を形成する。このコレクタ電極２０は、例えばスパッタリング法または蒸着法により、ｐ型コレクタ層１９に近い順からＡｌ膜、Ｔｉ膜、Ｎｉ膜およびＡｕ膜を積層することで形成することができる。また、ｐ型コレクタ層１９に近い順からＮｉ膜、Ｔｉ膜、Ｎｉ膜およびＡｕ膜を積層したコレクタ電極２０、もしくはｐ型コレクタ層１９に近い順からＴｉ膜、Ｎｉ膜およびＡｕ膜を積層したコレクタ電極２０としてもよい。
【０１２０】
次に、基板２Ａを分割領域（ダイシングライン）に沿って切断することにより、個々のチップ１（図１９参照）へ個片化する。続いて、リードフレームを用意し、個片化されたチップ１をリードフレームのダイパッドに搭載した後、ボンディングワイヤを用いてエミッタパッド１６およびゲートパッド１７のそれぞれを対応するリードと電気的に接続する。その後、封止用樹脂でチップ１、リードフレームおよびボンディングワイヤを封止して、本実施の形態２の半導体装置を製造する。
【０１２１】
（実施の形態３）
次に、本実施の形態３のＩＧＢＴの製造方法について、図４２を用いて説明する。本実施の形態３の製造方法は、前記実施の形態２で説明したＩＧＢＴの製造工程のうち、図２０〜図２４を用いて説明した工程までが同じである。
【０１２２】
次に、前記実施の形態１で示したｎ−型単結晶シリコン膜４Ａの代わりに、ｎ−型単結晶シリコン膜４Ａおよび基板２Ａよりもｎ型の不純物濃度が高いｎ型単結晶シリコン膜４Ｂを、埋め込み絶縁膜３の開口部５からシリコン結晶が格子レベルで連続するようにエピタキシャル法で成膜する。
【０１２３】
その後、前記実施の形態２において図２６〜図４１を用いて説明した工程を経て本実施の形態３の半導体装置を製造する。
【０１２４】
上記のような本実施の形態３の製造方法で製造したＩＧＢＴは、表面半導体層４中のｎ型の不純物濃度が前記実施の形態２のＩＧＢＴより高くなる。例えば、表面半導体層４およびｐ型チャネル形成層７が所望の厚さよりやや厚く形成されてしまった場合には、コレクタ側からエミッタ側へホール電流が流れ込んでＩＧＢＴのスイッチング動作速度を低下させてしまうことが懸念される。しかしながら、本実施の形態３によれば、前記実施の形態１よりも表面半導体層４中のｎ型の不純物濃度が高くなっていることから、そのホール電流を表面半導体層４で抑制することができる。すなわち、本実施の形態３によれば、表面半導体層４の厚さが意図せずに所望の厚さより厚くなってしまった場合でも、所望の特性のＩＧＢＴを得ることができる。
【０１２５】
上記のような本実施の形態３によっても、前記実施の形態２と同様の効果を得ることができる。
【０１２６】
（実施の形態４）
次に、本実施の形態４のＩＧＢＴの製造方法について、図４３および図４４を用いて説明する。本実施の形態４の製造方法は、前記実施の形態１で説明したＩＧＢＴの製造工程のうち、図２０〜図２４を用いて説明した工程までが同じである。
【０１２７】
次に、図４３に示すように、前記実施の形態２で示したｎ−型単結晶シリコン膜４Ａの代わりに、ｐ型の導電型の不純物がドープされたｐ型単結晶シリコン膜を、埋め込み絶縁膜３の開口部５からシリコン結晶が格子レベルで連続するようにエピタキシャル法で成膜する。この時、ドープするｐ型不純物の濃度は、本実施の形態４のＩＧＢＴのチャネル形成層でしきい値電圧を決めるのに最適な濃度となるようにする。続いて、フィールド絶縁膜６をストッパ（研磨終点）としたＣＭＰ法によりｐ型単結晶シリコン膜を研磨し、フィールド絶縁膜６による段差で厚さが規定されるｐ型チャネル形成層７Ａを形成する。
【０１２８】
次に、図４４に示すように、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜をマスクとして、平面でのｐ型チャネル形成層７Ａの中央部、すなわち開口部５上のｐ型チャネル形成層７Ａにｎ型の導電型の不純物（例えばＰ）を導入し、表面半導体層４Ｄを形成する。この時、導入するｎ型不純物の濃度については、その理由と併せて後述する。
【０１２９】
次に、前記実施の形態１において、図２７および図２８を用いて説明した工程と同様の工程によってゲート絶縁膜１０およびゲート電極１１を形成する。その後、前記実施の形態２の図２９〜図４１を用いて説明した工程を経て本実施の形態４の半導体装置を製造する。
【０１３０】
上記のような本実施の形態４の製造方法で製造したＩＧＢＴでは、埋め込み絶縁膜３に設けられた開口部５下において、ベース層２がｎ型の表面半導体層４Ｄと接続しなければならない。そのため、ｎ型の表面半導体層４Ｄを形成するには、ｐ型チャネル形成層７Ａの導電型であるｐ型を打ち消してｎ型に変えられるだけの濃度のｎ型不純物の導入が必要となる。その結果、表面半導体層４Ｄ中の不純物濃度はベース層２中の不純物濃度よりも高くなり、比抵抗では、表面半導体層４Ｄはベース層２よりも低くなる。また、表面半導体層４Ｄ中では、ｎ型不純物の濃度が高くなっていることから、前記実施の形態３と同様に、ホール電流を表面半導体層４Ｄで抑制することができる。すなわち、本実施の形態４によれば、前記実施の形態３と同様に、表面半導体層４Ｄの厚さが意図せずに所望の厚さより厚くなってしまった場合でも、所望の特性のＩＧＢＴを得ることができる。
【０１３１】
また、表面半導体層４Ｄは、前記実施の形態２の表面半導体層４と同様に２０ｎｍ〜４０ｎｍ程度と非常に薄くなる。そのため、前記実施の形態２のように、表面半導体層４の形成後に表面半導体層４にｐ型不純物を導入してｐ型チャネル形成層７を形成すると、ｐ型チャネル形成層７中での不純物濃度の制御が難しくなり、不純物濃度のばらつきが大きくなる等の不具合も懸念される。
【０１３２】
一方、本実施の形態４によれば、ｐ型単結晶シリコン膜のエピタキシャル成膜の段階でｐ型チャネル形成層７Ａ中の不純物濃度のばらつきが決定される。つまり、その不純物濃度のばらつきはエピタキシャル炉の性能によって決まるものであり、イオン注入によって不純物導入を行う方法に比べると、不純物濃度のばらつきを小さく抑えることが可能となる。その結果、本実施の形態４のＩＧＢＴのしきい値電圧が安定する等の効果を得ることが可能となる。
【０１３３】
上記のような本実施の形態４によっても、前記実施の形態２、３と同様の効果を得ることができる。
【０１３４】
（実施の形態５）
次に、本実施の形態５のＩＧＢＴの製造方法について、図４５〜図５３を用いて説明する。
【０１３５】
本実施の形態５の製造方法は、前記実施の形態１で示したＬＯＣＯＳ法により形成したフィールド絶縁膜６の代わりに、熱処理またはＣＶＤ（Chemical Vapor Deposition）法等で堆積した絶縁膜を用いるものである。この絶縁膜の平面パターンは、前記実施の形態２の図１９に示したフィールド絶縁膜６と同じである。
【０１３６】
まず、図４５および図４６に示すように、基板２Ａに熱処理を施して、基板２Ａの主面に薄い酸化シリコン膜２Ｂを形成する。次に、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜２Ｄをマスクとして基板２Ａの主面にｐ型の導電型の不純物（例えばＢ）を導入し、ｐ型フィールドリミッティングリング１２およびｐ型ウエル１２Ａ（図１９も参照）を形成する。
【０１３７】
次に、図４７および図４８に示すように、例えば基板２Ａの熱処理またはＣＶＤ法による酸化シリコン膜の堆積により、基板２Ａ上に膜厚６００ｎｍ程度の絶縁膜（埋め込み絶縁膜の厚膜部）６Ａを形成する。前記実施の形態１におけるフィールド絶縁膜６と同様に、この絶縁膜６Ａの膜厚によって後の工程で形成する表面半導体層４の厚さが決定されるものであり、本実施の形態５においても、表面半導体層４の厚さが２０ｎｍ〜４０ｎｍ程度となるように絶縁膜６Ａの膜厚を調整しなければならない。
【０１３８】
次に、図４９および図５０に示すように、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクとしたエッチングにより絶縁膜６Ａをパターニングし、基板２Ａに達する複数の開口部６Ｂを形成する。本実施の形態５では、これら複数の開口部６Ｂおよび残った絶縁膜６Ａによって、基板２Ａの主面の活性領域（平面で開口部６Ｂが形成された領域）が規定される。
【０１３９】
次に、図５１および図５２に示すように、基板２Ａに熱処理を施すことにより、開口部６Ｂの底部に露出した基板２Ａの表面に薄い酸化シリコン膜２Ｅを形成する。続いて、図５３に示すように、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクとして酸化シリコン膜２Ｅをエッチングすることにより、開口部５を備えた埋め込み絶縁膜３（酸化シリコン膜２Ｅ）を形成することができる。この時、開口部５の底面には基板２Ａの表面が露出する。
【０１４０】
その後、前記実施の形態２の図２５〜図４１を用いて説明した工程と同様の工程を経て、本実施の形態５の半導体装置を製造する。
【０１４１】
上記のような本実施の形態５によっても、前記実施の形態２と同様の効果を得ることができる。
【０１４２】
（実施の形態６）
次に、本実施の形態６のＩＧＢＴの製造方法について、図５４〜図５７を用いて説明する。本実施の形態６の製造方法は、前記実施の形態５において説明したｐ型フィールドリミッティングリング１２およびｐ型ウエル１２Ａを形成する工程までが前記実施の形態５と同じである。
【０１４３】
次に、図５４に示すように、基板２Ａの主面に対して選択的に酸素イオンを注入することによって、基板２Ａの内部に膜厚の厚い厚膜部と、前記厚膜部よりも膜厚の薄い薄膜部と、開口部５とを備えた埋め込み絶縁膜３を形成する。埋め込み絶縁膜３の厚膜部、薄膜部および開口部５は、例えば酸素イオン注入のマスクとして２種類のフォトレジスト膜を用い、かつイオン注入エネルギーを変えることによって形成する。
【０１４４】
次に、図５５に示すように、前記実施の形態１の図２７および図２８を用いて説明した工程と同様の工程によって、ゲート絶縁膜１０およびゲート電極１１を形成する。続いて、ゲート電極１１の存在下で基板２Ａの主面にｐ型の導電型の不純物（例えばＢ）を導入した後、基板２Ａに熱処理を施すことにより、この不純物を拡散させ、ｐ型チャネル形成層７を形成する。
【０１４５】
次に、図５６および図５７に示すように、前記実施の形態１の図３０および図３１を用いて説明した工程と同様の工程によって、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜をマスクとして、ｐ型チャネル形成層７および基板２Ｂにｎ型の導電型の不純物（例えばＡｓまたはＰ）を導入する。続いて、基板２Ａに熱処理を施すことにより、この不純物を拡散させ、ｎ＋型ソース層８およびｎ型ガードリング領域１３（図１９も参照）を形成する。
【０１４６】
その後、前記実施の形態２の図３２〜図４１を用いて説明した工程と同様の工程を経て、本実施の形態６の半導体装置を製造する。
【０１４７】
本実施の形態６において、前記実施の形態２〜５で説明した表面半導体層４、４Ｄに相当するのは、基板２Ａのうち、埋め込み絶縁膜３よりも上の部分である。すなわち、この基板２Ａのうち、埋め込み絶縁膜３の薄膜部よりも上の部分の厚さが１００ｎｍ以下、より望ましくは４０〜２０ｎｍ程度となるように埋め込み絶縁膜３を形成するものであるが、これはゲート電極１１付近でのことであり、他の部分、例えばｎ＋型ソース層８およびｐ＋型エミッタ層９に達する開口部１５（例えば図１参照）の下部となる部分は、より厚くなっていてもよい。
【０１４８】
開口部１５を形成する際のエッチングにより、開口部１５下のシリコン層もわずかではあるがエッチングされてしまうため、埋め込み絶縁膜３よりも上の部分の厚さが２０ｎｍ〜４０ｎｍ程度まで薄くなっていると、開口部１５と埋め込み絶縁膜３との間のシリコン層がなくなってしまう虞があり、むしろ開口部１５と埋め込み絶縁膜３との間のシリコン層のみは、厚い方が好ましいことになる。
【０１４９】
本実施の形態６では、埋め込み絶縁膜３を基板２Ａの主面に対して選択的に酸素イオンを注入することで形成していることから、局所的に複数回の酸素イオン注入を行うことで埋め込み絶縁膜３の厚さを局所的に厚くすることが可能である。それにより、基板２Ａのうち、埋め込み絶縁膜３よりも上の部分についても、局所的に厚さを変えることが可能となる。その結果、開口部１５と埋め込み絶縁膜３との間のシリコン層を局所的に厚くできるので、開口部１５を形成した際に開口部１５と埋め込み絶縁膜３との間のシリコン層が無くなってしまう不具合を防ぐことが可能となる。
【０１５０】
上記のような本実施の形態６によっても、前記実施の形態２と同様の効果を得ることができる。
【０１５１】
（実施の形態７）
次に、本実施の形態７のＩＧＢＴの製造方法について、図５８を用いて説明する。本実施の形態７の製造方法は、前記実施の形態２の製造方法とほぼ同様であるが、図５８に示すように、チップ１の外周部において、基板２Ａの主面に予めフィールド絶縁膜６の厚さと同程度の段差２Ｆを設け、チップ１の外周部における基板２Ａの主面を他の領域よりも低くしておくものである。
【０１５２】
例えばエッチング工程等の影響によって、チップ１の外周部に形成されたフィールド絶縁膜６の高さと、表面半導体層４が形成される活性領域のフィールド絶縁膜６の高さとの間に差が生じてしまった場合において、特に、活性領域のフィールド絶縁膜６がチップ１の外周部に形成されたフィールド絶縁膜６よりも低くなってしまった場合には、表面半導体層４を形成する際のＣＭＰ工程に不具合を生じてしまう虞がある。
【０１５３】
すなわち、このＣＭＰ工程は、フィールド絶縁膜６を研磨の終点として行うものであることから、高さが高い方のフィールド絶縁膜６が基準となって研磨が終点となってしまうことになる。その結果、このＣＭＰ工程の後、活性領域のフィールド絶縁膜６上に表面半導体層４が延在してしまう等、表面半導体層４が好ましくない形状で残ってしまう虞がある。
【０１５４】
そこで、本実施の形態７のように、チップ１の外周部において、基板２Ａの主面に予めフィールド絶縁膜６の厚さと同程度の段差２Ｆを設け、チップ１の外周部における基板２Ａの主面を他の領域よりも低くしておくことにより、活性領域のフィールド絶縁膜６がチップ１の外周部に形成されたフィールド絶縁膜６より低くなってしまうことを防ぐことができる。それにより、表面半導体層４が好ましくない形状で残ってしまう不具合を防ぐことが可能となる。
【０１５５】
（実施の形態８）
本実施の形態８は、前記実施の形態２〜７で説明したＩＧＢＴの適用例であり、後述する図５９および図６０に示す回路図中のＩＧＢＴが前記実施の形態２〜７で説明したＩＧＢＴに該当する。
【０１５６】
図５９は、一相インバータの基本回路図である。図５９に示すように、基本的な一相インバータは、直流電源Ｖｄｄ、４個のＩＧＢＴＴｒ１および１個のコイルＬ１から形成されている。４個のＩＧＢＴＴｒ１のそれぞれには、エミッタとコレクタとの間にフリーホイールダイオードＤ１が並列に接続されている。ＩＧＢＴＴｒ１が電気的に接続された負荷が容量性負荷もしくは誘導性負荷の場合には、オンしているスイッチング方向とは逆の方向に負荷電流を流すモードを備えているが、ＩＧＢＴＴｒ１は、単体ではこの逆方向電流を流し得る機能を有していない。そのため、ＩＧＢＴＴｒ１のスイッチング方向とは逆並列方向にフリーホイールダイオードＤ１が接続されているのである。
【０１５７】
また、図６０は、モータ駆動等に用いられる三相インバータの基本回路図である。図６０に示すように、基本的な三相インバータは、直流電源Ｖｄｄ、６個のＩＧＢＴＴｒ１および３個のコイルＬ１から形成されている。一相インバータの場合（図５９参照）と同様に、６個のＩＧＢＴＴｒ１のそれぞれには、エミッタとコレクタとの間にフリーホイールダイオードＤ１が並列に接続されている。
【０１５８】
（実施の形態９）
本発明によるエミッタ構造の設計は、横型ＩＧＢＴにも適用可能である。図６５はｎ−型の単結晶シリコンからなる高抵抗基板３０を使用し、横型デバイスとして、ｐ型コレクタ層１９、ｐ＋型エミッタ層９、ゲート電極１１をほぼ同一平面上に形成した横型ＩＧＢＴの断面図である。また、図示しない領域において、ｐ型コレクタ層１９の表面にはコレクタ電極が電気的に接続されており、ｐ＋型エミッタ層９およびｎ＋型ソース層８の上部には、ｐ＋型エミッタ層９およびｎ＋型ソース層８に電気的に接続されたエミッタ電極が形成されている。
【０１５９】
上記のような構成の場合、ｎ−型の高抵抗基板３０は、コレクタ電極と同電位にすべきである。また、エミッタ領域において、ｎ＋型ソース層８は、奥行き方向（紙面に垂直な方向）に連続して形成するべきではなく、図１９および図３２、図３５、図３８および図４１と同様、奥行き方向にｎ＋型ソース層８が入らない、図６６に示すような断面構造が同時に存在するべきである。これによって、アバランシェ耐量、負荷短絡耐量、ラッチアップ耐量などの破壊耐量を維持することができる。
【０１６０】
このような構成の横型ＩＧＢＴにおいても、ｐ型チャネル形成層７の厚さｔを２０ｎｍ〜１００ｎｍ、より好ましくは２０ｎｍ〜４０ｎｍとすることにより、前記実施の形態１のＩＧＢＴと同様の効果を得ることができる。
【０１６１】
（実施の形態１０）
図６７、図６８は、本発明の実施の形態９である横型ＩＧＢＴを示す断面図である。本実施の形態１０の横型ＩＧＢＴは、前記実施の形態９の横型ＩＧＢＴにダブルリサーフ構造を導入した構成になっている。
【０１６２】
すなわち、ｎ型ベース層を構成する高抵抗基板３０のうち、キャリア走行領域となる部分には、高抵抗基板３０よりもｎ型不純物濃度が高く、かつｎ＋型バッファ層１８よりもｎ型不純物濃度が低いｎ型拡散層３１と、このｎ型拡散層３１に隣接して配置され、ｎ型拡散層３１に電気的に接続された１個または複数個のｐ型拡散層３２が形成されている。このような構成の横型ＩＧＢＴによれば、ｎ型拡散層３１の不純物濃度を高くすることによって、キャリア走行領域の比抵抗がより低くなるので、オン電圧Ｖｃｅ（ｓａｔ）を低くすることができる。
【０１６３】
このような構成の横型ＩＧＢＴにおいても、ｐ型チャネル形成層７の厚さｔを２０ｎｍ〜１００ｎｍ、より好ましくは２０ｎｍ〜４０ｎｍとすることにより、前記実施の形態１のＩＧＢＴと同様の効果を得ることができる。
【０１６４】
（実施の形態１１）
図６９、図７０は、本発明の実施の形態１１である横型ＩＧＢＴを示す断面図である。本実施の形態１１の横型ＩＧＢＴは、高抵抗基板としてｐ−型の単結晶シリコンからなる高抵抗基板３３を使用している。また、ｐ型コレクタ層１９およびｎ＋型バッファ層１８と、ｎ型の表面半導体層４との間には、ｎ＋型バッファ層１８および表面半導体層４の双方に電気的に接続され、ｎ＋型バッファ層１８低いｎ型不純物濃度を有するｎ型拡散層３１が形成されている。このｎ型拡散層３１は、横型ＩＧＢＴのｎ型ベース領域として機能する。
【０１６５】
なお、このような構成の場合、ｐ型の高抵抗基板３３は、エミッタ電極と同電位にすべきである。また、前記実施の形態１０と同様、ｎ型拡散層３１の内部にｐ型拡散層３２を形成し、ｎ型拡散層３１の不純物濃度を高くするダブルリサーフ構造を導入することによって、キャリア走行領域の比抵抗をより低くすることが望ましい。
【０１６６】
このような構成の横型ＩＧＢＴにおいても、ｐ型チャネル形成層７の厚さｔを２０ｎｍ〜１００ｎｍ、より好ましくは２０ｎｍ〜４０ｎｍとすることにより、前記実施の形態１のＩＧＢＴと同様の効果を得ることができる。
【０１６７】
（実施の形態１２）
前記実施の形態９の横型ＩＧＢＴは、ｎ型の高抵抗基板３０の電位を安定させるために、高抵抗基板３０をコレクタ電極に接続する必要がある。また、前記実施の形態１１の横型ＩＧＢＴは、ｐ型の高抵抗基板３３の電位を安定させるために、高抵抗基板３３をエミッタ電極に接続する必要がある。
【０１６８】
しかし、このようにすると、横型ＩＧＢＴの動作が高抵抗基板３０（または高抵抗基板３３）に接続された電位の影響を受け易くなり、特に、ｐ型の高抵抗基板３３を用いる実施の形態１１の横型ＩＧＢＴの場合は、ホール電流の一部が高抵抗基板３３に流出し、キャリア蓄積効果を弱めてしまう恐れがある。
【０１６９】
従って、横型ＩＧＢＴのデバイス構造としてより望ましいのは、図７１、図７２に示すように、ｎ型ベース層となるｎ型拡散層（高抵抗ＳＯＩ領域）３１と高抵抗基板３０（または高抵抗基板３３）との間に酸化シリコンなどからなる埋め込み構造の絶縁層３４を設け、ｐ型チャネル形成領域７のみをより薄く形成することである。
【０１７０】
このような構成の場合、ｎ型ベース層となるｎ型拡散層（高抵抗ＳＯＩ領域）３１は、高抵抗基板３０（または高抵抗基板３３）と絶縁されるので、前記実施の形態１〜８で説明した縦型ＩＧＢＴのキャリア蓄積効果が得られる。
【０１７１】
また、図７３、図７４に示すように、ｎ型拡散層３１の内部にｐ型拡散層３２を形成し、ｎ型拡散層３１の不純物濃度を高くするダブルリサーフ構造を導入することによって、キャリア走行領域の比抵抗をより低くすることが望ましい。
【０１７２】
このようなＳＯＩ構造の横型ＩＧＢＴにおいても、ｐ型チャネル形成層７の厚さｔを２０ｎｍ〜１００ｎｍ、より好ましくは２０ｎｍ〜４０ｎｍとすることにより、前記実施の形態１のＩＧＢＴと同様の効果を得ることができる。
【０１７３】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１７４】
例えば前記実施の形態では、埋め込み絶縁膜を酸化シリコン膜から形成する場合について説明したが、酸化シリコン膜の代わりに窒化シリコン膜から形成してもよい。
【０１７５】
また、前記実施の形態９〜１１の横型ＩＧＢＴにおいても、前記実施の形態１〜８の縦型ＩＧＢＴと同様、ｐ型チャネル形成層７を複数の埋め込み絶縁膜６とゲート絶縁膜１０とで挟み込み、ｐ型チャネル形成層７およびｎ＋型ソース層８を埋め込み絶縁膜６の薄膜部３上に形成してもよい。その際、複数の埋め込み絶縁膜６のそれぞれの薄膜部３に開口部（離間部）５を形成し、ｎ型ベース層と表面半導体層４とが開口部（離間部）５において互いに接する構造にしてもよい。
【０１７６】
また、ＩＧＢＴの場合、還流ダイオードとＩＧＢＴを１対にしてパッケージに封止する場合が多い。すなわち、図５９や図６０の回路図に示したＩＧＢＴＴｒ１および並列接続されているＤ１は、これら１対を単位に使用されるものであるから、同一パッケージに封止される場合が多い。図８１は、これら２個のチップ（ＩＧＢＴＴｒ１、Ｄ１）をリードフレーム４３に搭載してＡｕワイヤ４４をボンディングしたパッケージ構造の要部を示す断面図である。図中の符号４１、４２、４３は、それぞれｐ型拡散層、ｎ型拡散層、ｎ＋型拡散層である。
【０１７７】
また、横型ＩＧＢＴは、電源制御用の高耐圧ドライバＩＣのみならず、高耐圧ＩＣ（ＨＶＩＣ）などに適用することもできる。
【産業上の利用可能性】
【０１７８】
本発明の半導体装置およびその製造方法は、例えば鉄道車両およびハイブリッドカーにおけるモータードライブ用インバータ等の種々のインバータに適用することができる。
【図１】
0005587399.tif 000002
【図２ａ】
0005587399.tif 000003
【図２ｂ】
0005587399.tif 000004
【図２ｃ】
0005587399.tif 000005
【図３ａ】
0005587399.tif 000006
【図３ｂ】
0005587399.tif 000007
【図４ａ】
0005587399.tif 000008
【図４ｂ】
0005587399.tif 000009
【図５】
0005587399.tif 000010
【図６】
0005587399.tif 000011
【図７】
0005587399.tif 000012
【図８】
0005587399.tif 000013
【図９】
0005587399.tif 000014
【図１０】
0005587399.tif 000015
【図１１】
0005587399.tif 000016
【図１２】
0005587399.tif 000017
【図１３】
0005587399.tif 000018
【図１４】
0005587399.tif 000019
【図１５】
0005587399.tif 000020
【図１６】
0005587399.tif 000021
【図１７】
0005587399.tif 000022
【図１８】
0005587399.tif 000023
【図１９】
0005587399.tif 000024
【図２０】
0005587399.tif 000025
【図２１】
0005587399.tif 000026
【図２２】
0005587399.tif 000027
【図２３】
0005587399.tif 000028
【図２４】
0005587399.tif 000029
【図２５】
0005587399.tif 000030
【図２６】
0005587399.tif 000031
【図２７】
0005587399.tif 000032
【図２８】
0005587399.tif 000033
【図２９】
0005587399.tif 000034
【図３０】
0005587399.tif 000035
【図３１】
0005587399.tif 000036
【図３２】
0005587399.tif 000037
【図３３】
0005587399.tif 000038
【図３４】
0005587399.tif 000039
【図３５】
0005587399.tif 000040
【図３６】
0005587399.tif 000041
【図３７】
0005587399.tif 000042
【図３８】
0005587399.tif 000043
【図３９】
0005587399.tif 000044
【図４０】
0005587399.tif 000045
【図４１】
0005587399.tif 000046
【図４２】
0005587399.tif 000047
【図４３】
0005587399.tif 000048
【図４４】
0005587399.tif 000049
【図４５】
0005587399.tif 000050
【図４６】
0005587399.tif 000051
【図４７】
0005587399.tif 000052
【図４８】
0005587399.tif 000053
【図４９】
0005587399.tif 000054
【図５０】
0005587399.tif 000055
【図５１】
0005587399.tif 000056
【図５２】
0005587399.tif 000057
【図５３】
0005587399.tif 000058
【図５４】
0005587399.tif 000059
【図５５】
0005587399.tif 000060
【図５６】
0005587399.tif 000061
【図５７】
0005587399.tif 000062
【図５８】
0005587399.tif 000063
【図５９】
0005587399.tif 000064
【図６０】
0005587399.tif 000065
【図６１】
0005587399.tif 000066
【図６２】
0005587399.tif 000067
【図６３】
0005587399.tif 000068
【図６４】
0005587399.tif 000069
【図６５】
0005587399.tif 000070
【図６６】
0005587399.tif 000071
【図６７】
0005587399.tif 000072
【図６８】
0005587399.tif 000073
【図６９】
0005587399.tif 000074
【図７０】
0005587399.tif 000075
【図７１】
0005587399.tif 000076
【図７２】
0005587399.tif 000077
【図７３】
0005587399.tif 000078
【図７４】
0005587399.tif 000079
【図７５】
0005587399.tif 000080
【図７６】
0005587399.tif 000081
【図７７】
0005587399.tif 000082
【図７８】
0005587399.tif 000083
【図７９】
0005587399.tif 000084
【図８０】
0005587399.tif 000085
【図８１】
0005587399.tif 000086