(57)【特許請求の範囲】
【請求項１】
物理量を電気信号に変換する複数の画素が２次元状に配列された画素部と、
前記画素からの信号が読み出される垂直信号線と、
前記画素部の内側で前記垂直信号線から前記信号を取り込み、前記画素部の列に対応して配列されたカラム回路と、
前記画素部を有する第１の基板と、
前記カラム回路を有する第２の基板とを有し、
前記第１の基板及び前記第２の基板が積層されて接続部を介して相互に電気的に接続されており、前記カラム回路は、前記画素部の垂直方向の中央付近を起点に、前記垂直信号線と向かい合って配列されている
固体撮像装置。
【請求項２】
前記画素が裏面入射型に形成され、該画素の配線面を下にして前記第１の基板と前記第２の基板が積層されている
請求項１記載の固体撮像装置。
【請求項３】
前記カラム回路は、前記画素へバイアス電流を流す経路と、前記画素の信号を取り込む経路が、前記接続部を共有している
請求項１又は２に記載の固体撮像装置。
【請求項４】
物理量を電気信号に変換する複数の裏面入射型の画素が２次元状に配列された画素部を有する上基板と、
前記上基板に対向し、前記画素部の列に対応して複数配列されたカラム回路を有する下基板を有し、
前記上基板と前記下基板が相互の配線面側で接続され、
前記上基板に形成されて前記画素からの信号を読み出す垂直信号線と、前記下基板のカラム回路とが、下基板面の垂直方向に関してカラム回路同士が対向する側で接続され、
前記カラム回路の信号が前記カラム回路同士の対向しない側へ出力される
固体撮像装置。
【請求項５】
前記画素部の列対前記カラム回路の数の関係が、１対１、もしくは１対２である請求項１乃至４のいずれかに記載の固体撮像装置。
【請求項６】
固体撮像装置と、
前記固体撮像装置の光電変換部に入射光を導く光学系と、
前記固体撮像装置の出力信号を処理する信号処理回路とを備え、
前記固体撮像装置は、請求項１乃至５のいずれかに記載の固体撮像装置で構成される
電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置、特にＣＭＯＳ固体撮像装置、及びこの固体撮像装置を備えたカメラなどの電子機器に関する。
【背景技術】
【０００２】
固体撮像装置（イメージセンサ）として、ＣＭＯＳ固体撮像装置が知られている。ＣＭＯＳ固体撮像装置は、デジタルスチルカメラ、デジタルビデオカメラ、さらにカメラ付き携帯電話などの各種携帯端末機器等に用いられている。
【０００３】
従来のＣＭＯＳ固体撮像装置では、通常、画素の信号を受けてＣＤＳ（相関２重サンプリング）やＡＤ（アナログ・デジタル）変換などの処理をする回路を、特許文献１に示すように、複数画素が配列された画素部の端に画素の列毎に設けている。この回路は、列毎に設けるので、ここではカラム回路と呼ぶ。
【０００４】
他のＣＭＯＳ固体撮像装置として、半導体チップの積層を前提として、特許文献２に示すように、画素の列毎ではなく、画素や複数画素の区画毎に、画素の信号を受けてＣＤＳやＡＤ変換などの処理をする回路を設けた固体撮像装置も知られている。複数画素の区画毎に画素の信号を受ける場合は、図１５Ａの概略図に示すように、多数の画素を２次元状に配列した画素部２０１において、複数の画素を含む領域を１区画２０２として、複数の区画に分ける。そして、各画素の区画２０２毎に１個の上記回路で信号を受けるように構成される。各画素の区画２０２内では、画素の信号が実線矢印２０３及び破線２０４で示すような順に読み出される。信号の読み出しは、各画素の区画２０２で同時に行われる。
【０００５】
その他、ＣＭＯＳ固体撮像装置の先行技術として、裏面入射型で半導体チップを積層したＣＭＯＳ固体撮像装置が、特許文献３、４に開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００３−１８４７１号公報
【特許文献２】特開２００６−４９３６１号公報
【特許文献３】ＷＯ２００６／１２９７６２号公報
【特許文献４】特開２００７−０１３０８９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ところで、画素の列毎にカラム回路を設けるＣＭＯＳ固体撮像装置では、画素部に長い垂直信号線を走らせ、その端部でカラム回路が信号を受けることになる。このため、垂直信号線の配線抵抗による電圧降下で、画素部の垂直方向の上端の画素からの信号と、下端画素からの信号のレベルが異なっていた。この信号レベル差はオフセットなので、ＣＤＳにより除去されるが、ＣＤＳのオフセット抑圧比が無限大ではないため、わずかにシェーディングとなっていた。また、オフセット自体が、ＣＤＳの動作レンジを狭めたり、低電圧化の障害となっていた。
【０００８】
また、画素部の上下両端にカラム回路を設けている場合は、ほぼ同一位置の画素でも上側に読み出すか、下側に読み出すかによって、このオフセットが変わり、特性差となる。この問題は、近年のＣＭＯＳ固体撮像装置の高速化で画素電流を増やしたり、大型化で画素部を大きくしたり、画素微細化で配線を細くしたり、画質に対する要求が厳しくなってきたりすることで、大きくなってきている。
【０００９】
これに対して、画素や複数画素の区画毎にＣＤＳやＡＤ変換などの処理をする回路を設ける方法では、この回路のサイズが、画素や複数画素の区画の大きさで縦横とも決まってしまう。このため、必要な機能が入らなかったり、逆に面積が余って無駄になったりする問題がある。また、複数画素の区画毎に回路を設ける場合、グローバルシャッタという画面内の露光時間の同時性を確保する方法でないと、図１５Ｂに示すように、矢印方向２０５に動く物体２０６を撮影したとき、図１５Ｃに示すように、画素部２０１の上半分の画素は後の方に読まれ、下半分の画素は初めに読まれるので、動く物体２０６がずれて写る。グローバルシャッタは、画質を低下させたり、画素サイズを大きくする必要がある。
【００１０】
本発明は、上述の点に鑑み、垂直信号線の電圧降下を低減し、シェーディング改善などの画質の改善を図った固体撮像装置を提供するものである。
本発明は、上記固体撮像装置を備えたカメラなどの電子機器を提供するものである。
【課題を解決するための手段】
【００１１】
本発明に係る固体撮像装置は、物理量を電気信号に変換する複数の画素が２次元状に配列された画素部と、画素からの信号が読み出される垂直信号線と、画素部の内側で前記垂直信号線から信号を取り込み、画素部の列に対応して配列されたカラム回路と、画素部を有する第１の基板と、カラム回路を有する第２の基板とを有する。そして、第１の基板及び第２の基板が積層されて接続部を介して相互に電気的に接続されており、カラム回路は、画素部の垂直方向の中央付近を起点に、垂直信号線と向かい合って配列されている。
【００１２】
本発明の固体撮像装置では、画素の信号が画素部の端でない内側で垂直信号線からカラム回路に取り込まれるので、垂直信号線の配線抵抗による電圧降下が低減する。
【００１３】
本発明に係る固体撮像装置は、物理量を電気信号に変換する複数の裏面入射型の画素が２次元状に配列された画素部を有する上基板と、上基板に対向し、画素部の列に対応して複数配列されたカラム回路を有する下基板を有する。上基板と下基板は相互の配線面側で接続される。上基板に形成されて画素からの信号を読み出す垂直信号線と、下基板のカラム回路とは、下基板面の垂直方向に関してカラム回路同士が対向する側で接続され、カラム回路の信号がカラム回路同士の対向しない側へ出力されるように成される。
【００１４】
本発明の固体撮像装置では、画素からの信号を読み出す垂直信号線と、下基板のカラム回路とは、下基板面の垂直方向に関してカラム回路同士が対向する側で接続されるので、垂直信号線の配線抵抗による電圧降下が低減する。
【００１５】
本発明に係る電子機器は、固体撮像装置と、固体撮像装置の光電変換部に入射光を導く光学系と、固体撮像装置の出力信号を処理する信号処理回路とを備える。固体撮像装置は、上記本発明による固体撮像装置で構成される。
【００１６】
本発明の電子機器では、上記本発明による固体撮像装置を備えるので、画素の信号が垂直信号線からカラム回路に取り込まれるとき、垂直信号線の配線抵抗による電圧降下が低減する。
【発明の効果】
【００１７】
本発明に係る固体撮像装置によれば、画素の信号の読み出しに際し、垂直信号線の配線抵抗による電圧降下が低減するので、電圧降下が原因のシェーディングが改善される等、画質の改善を図ることができる。したがって、高品質の固体撮像装置を提供することができる。
【００１８】
本発明に係る電子機器によれば、固体撮像装置において、画素の信号の読み出しに際し、垂直信号線の配線抵抗による電圧降下が低減するので、電圧降下が原因のシェーディングが改善される等、画質の改善を図ることができる。したがって、高品質の電子機器を提供できる。
【図面の簡単な説明】
【００１９】
【図１】本発明に係る固体撮像装置の第１実施の形態を示す模式的な概略構成図である。
【図２】Ａ及びＢ  第１実施の形態に係る第１の半導体チップ及び第２の半導体チップの模式的な概略平面図である。
【図３】本発明における画素とカラム回路の接続関係を示すブロック図である。
【図４】本発明の単位画素の一例を示す等価回路図である。
【図５】Ａ〜Ｅ  第１実施の形態に係る固体撮像装置の動作を説明に供する動作図である。
【図６】本発明に係る固体撮像装置の第２実施の形態を示す模式的な概略構成図である。
【図７】Ａ及びＢ  第２実施の形態に係る第１の半導体チップ及び第２の半導体チップの模式的な概略平面図である。
【図８】Ａ〜Ｅ  第２実施の形態に係る固体撮像装置の動作を説明に供する動作図である。
【図９】本発明に係る固体撮像装置の第３実施の形態を示す模式的な概略構成図である。
【図１０】Ａ及びＢ  第３実施の形態に係る第１の半導体チップ及び第２の半導体チップの模式的な概略平面図である。
【図１１】Ａ〜Ｄ  第３実施の形態に係る固体撮像装置の動作を説明に供する動作図である。
【図１２】本発明の変形例に係る固体撮像装置の概略断面図である。
【図１３】本発明の第４実施の形態に係る電子機器の概略構成図である。
【図１４】ＣＭＯＳ固体撮像装置の一例を示す概略構成図である。
【図１５】Ａ〜Ｃ  従来の固体撮像装置の構成及び動く物体を撮影したときの画像を示す概略図である。
【発明を実施するための形態】
【００２０】
以下、発明を実施するための形態（以下実施の形態とする）について説明する。なお、説明は以下の順で行う。
．ＣＭＯＳ固体撮像装置の概略構成例
２．第１実施の形態（固体撮像装置の構成例）
３．第２実施の形態（固体撮像装置の構成例）
４．第３実施の形態（固体撮像装置の構成例）
５．第４実施の形態（電子機器の構成例）
【００２１】
＜１．ＣＭＯＳ固体撮像装置の概略構成例＞
先ず、本発明を理解するために、図１４を参照してＣＭＯＳ固体撮像装置の概略構成の一例について説明する。ＣＭＯＳ固体撮像装置１０１は、半導体基板１１１例えばシリコン基板に光電変換部を含む複数の画素１０２が規則的に２次元アレイ状に配列された画素部（いわゆる撮像領域）１０３と、周辺回路部とを有して構成される。画素１０２としては、１つの光電変換部と複数の画素トランジスタからなる単位画素を適用することができる。また、画素１０２としては、複数の光電変換部が転送トランジスタを除く他の画素トランジスタを共有した、いわゆる画素共有の構造を適用することができる。複数の画素トランジスタは、転送トランジスタ、リセットトランジスタ、増幅トランジスタ及び選択トランジスタの４トランジスタ、あるいは選択トランジスタを省略した３トランジスタで構成することができる。
【００２２】
周辺回路部は、垂直駆動回路１０４と、カラム回路１０５と、水平駆動回路１０６と、出力回路１０７と、制御回路１０８など、いわゆるロジック回路を有して構成される。
【００２３】
制御回路１０８は、入力クロックと、動作モードなどを指令するデータを受け取り、また固体撮像装置の内部情報などのデータを出力する。さらに、制御回路１０８では、垂直同期信号、水平同期信号及びマスタクロックに基いて、垂直駆動回路１０４、カラム回路１０５及び水平駆動回路１０６などの動作の基準となるクロック信号や制御信号を生成する。そして、これらの信号を垂直駆動回路１０４、カラム回路１０５及び水平駆動回路１０６等に入力する。
【００２４】
垂直駆動回路１０４は、例えばシフトレジスタによって構成され、画素駆動配線を選択し、選択された画素駆動配線に画素を駆動するためのパルスを供給し、行単位で画素を駆動する。すなわち、垂直駆動回路１０４は、画素部１０３の各画素１０２を行単位で順次垂直方向に選択走査する。そして、垂直信号線１０９を通して各画素２の光電変換素子となる例えばフォトダイオードにおいて受光量に応じて生成した信号電荷に基く画素信号をカラム回路１０５に供給する。
【００２５】
カラム回路１０５は、画素１０２の例えば列ごとに配置されており、１行分の画素１０２から出力される信号を画素列ごとにノイズ除去などの信号処理を行う。すなわちカラム回路１０５は、画素１０２固有の固定パターンノイズを除去するためのＣＤＳや、信号増幅、ＡＤ変換等の信号処理を行う。カラム回路１０５の出力段には水平選択スイッチ（図示せず）が水平信号線１１０との間に接続されて設けられる。
【００２６】
水平駆動回路１０６は、例えばシフトレジスタによって構成され、水平走査パルスを順次出力することによって、カラム回路１０５の各々を順番に選択し、カラム回路１０５の各々から画素信号を水平信号線１１０に出力させる。
【００２７】
出力回路１０７は、カラム回路１０５の各々から水平信号線１１０を通して順次に供給される信号に対し、信号処理を行って出力する。例えば、バファリングだけする場合もあるし、黒レベル調整、列ばらつき補正、各種デジタル信号処理などが行われる場合もある。入出力端子１１２は、外部と信号のやりとりをする。
【００２８】
＜２．第１実施の形態＞
［固体撮像装置の構成例］
図１及び図２に、本発明に係る固体撮像装置の第１実施の形態を示す。本実施の形態は、裏面入射型のＣＭＯＳ固体撮像装置であり、図１及び図２は全体の模式的な概略構成図である。
【００２９】
第１実施の形態に係る固体撮像装置１は、図１に示すように、物理量を電気信号に変換する複数の画素が２次元状に配列された画素部を有する第１の基板２と、カラム回路を有する第２の基板３を積層し、接続部４を介して相互に電気的に接続して構成される。すなわち、第１の基板２は、図２Ａに示すように、裏面入射型に形成された複数の画素５を２次元状に配列した画素部６と、垂直駆動回路７とを形成した第１の半導体チップで構成される。以後、第１の基板２を第１の半導体チップとして標記する。第１の半導体チップ２は、いわゆる裏面入射型ＣＭＯＳイメージセンサチップとなる。第２の基板３は、図２Ｂに示すように、カラム回路１１と、制御回路１２と、水平駆動回路１３と、出力回路に相当する信号処理回路１４とを形成した第２の半導体チップで構成される。以後、第２の基板３を第２の半導体チップとして標記する。この第１の半導体チップ（上基板に相当）２を、接続部４となるマイクロバンプを介して下部の第２の半導体チップ（下基板に相当）３にフリップチップ実装して固体撮像装置１が構成される。以後、接続部４をマイクロバンプとして標記する。
【００３０】
第１の半導体チップ２は、半導体基板８に光電変換部であるフォトダイオード（ＰＤ）と複数の画素トランジスタからなる画素を複数２次元状に配列した画素部６と、垂直駆動回路７を形成して構成される。フォトダイオード（ＰＤ）は、半導体基板８の裏面側に臨むように形成され、画素トランジスタは、フローティングディフージョン部（ＦＤ）を含んで半導体基板８の表面側に形成される。基板裏面は受光面となり、図示しないが、この受光面上に反射防止膜、カラーフィルタ、オンチップレンズなどが積層される。
【００３１】
垂直駆動回路７は、画素５を駆動するためのパルス電圧を供給する画素駆動配線９が接続される。画素駆動配線９は、画素部の水平方向に配列された各１行の画素５に共通接続され、図２Ａでは水平方向（横方向）に沿う１本の配線で代表しているが、後述するように複数本配置される。さらに、画素部６の垂直方向に沿って、各列の画素５に共通接続する垂直信号線１０が配置される。これら画素駆動配線及び垂直信号線は、半導体基板の表面側に層間絶縁膜を介して配置した複数層の配線で形成される。
【００３２】
第１の半導体チップ２の画素部６では、垂直駆動回路７によって画素駆動配線９が選択され、選択された画素駆動配線９を通じて供給されるパルス電圧により、それに付随する１行の画素５が同時に駆動されて、その画素５の信号が垂直信号線１０に出力するようになされる。
【００３３】
第２の半導体チップ３は、図２Ｂに示すように、半導体基板１６の表面側の中央領域にカラム回路１１が形成され、カラム回路領域を上下に挟む両側に水平駆動回路１３［１３Ａ，１３Ｂ］が形成される。カラム回路領域を左右に挟む両側に制御回路１２と信号処理回路１４が形成される。カラム回路１１は、画素部６の画素列に対応して、画素列の数と同じ数だけ設けられる。つまり、画素部６の画素列対カラム回路１１の数の関係は１対１となる。カラム回路１１では、画素部６の例えば、奇数列に対応したカラム回路１１Ａが上段側に半導体基板１６の水平方向に沿って配列され、画素部６の偶数列に対応したカラム回路１１Ｂが下段側に半導体基板１６の水平方向に沿って配列される。
【００３４】
つまり、カラム回路１１［１１Ａ，１１Ｂ］は、第１の半導体チップに形成された画素部６の中央付近に、画素列に対応して配列される。そして、垂直方向の上下に配置された奇数の画素列のカラム回路１１Ａと偶数の画素列のカラム回路１１Ｂは、その入力端（マイクロバンプ４に対応する部分）が向かい合うように、向かい合わせに配列される。奇数番の画素列に対応するカラム回路１１Ａと、偶数番の画素列に対応するカラム回路１１Ｂは、それぞれ画素５の奇数列及び偶数列に対応する位置に配置されるため、画素列の１ピッチ分だけ水平方向にずれて配列される。各カラム回路１１の幅ｄ１は、画素部６の画素列の２列分の幅ｄ２を有して形成される（ｄ１＝ｄ２）。そして、第１の半導体チップ２における奇数列の画素の信号を読み出す垂直信号線１０及び偶数列の画素の信号を読み出す垂直信号線が、第２の半導体チップ３における上段及び下段のカラム回路１１Ａ及び１１Ｂ同士の互いに対向する側で接続される。
【００３５】
前述と同様に、制御回路１２は、入力クロックと、動作モードなどを指令するデータを受け取り、また固体撮像装置の情報を含むデータを出力する。また、以下の各部に、必要なクロックやパルスを供給する。
カラム回路１１は、画素５にバイアス電流を供給すると共に、各列の画素５の信号を受けて、その信号にＣＤＳ（相関２重サンプリング：固定パターンノイズ除去の処理）や信号増幅やＡＤ変換等の処理を行う。
水平駆動回路１３［１３Ａ，１３Ｂ］は、カラム回路１１を順番に選択し、その信号を信号処理回路に導く。信号処理回路１４は、その信号を処理して出力する。例えば、バッファリングだけするものも有るし、その前に黒レベル調整、列ばらつき補正、信号増幅、色関係処理などを行うものも有る。
【００３６】
第１の半導体チップ２と第２の半導体チップ３とは、それぞれの配線が形成された側、つまり画素の配線面側を対向させてマイクロバンプ４を介して電気的且つ機械的に接合される。第１の半導体チップ２では、画素部６を有する半導体基板８の受光面とは反対側の表面側に層間絶縁膜を介して複数層の配線が形成される。第２の半導体チップ３では、カラム回路１１、水平駆動回路１３、制御回路１２、信号処理回路１４が形成された半導体基板１６の表面側に層間絶縁膜を介して複数層の配線が形成される。マイクロバンプ４は、第１の半導体チップ２側、もしくは第２の半導体チップ３側、もしくは両半導体チップ２、３側に形成される。図では、下部の第２半導体チップ３側にだけマイクロバンプ４を描いている。マイクロバンプ４は、画素部６の垂直信号線１０と、カラム回路１１を接続する。
【００３７】
本例では、マイクロバンプ４が、第２の半導体チップ３の配線面側に形成され、且つ画素部６の奇数列に対応するカラム回路１１Ａと偶数列に対応するカラム回路１１Ｂが互いに対向する側に形成される。このマイクロバンプ４を介して、中央付近に位置する各カラム回路１１の入力端と、画素部６の垂直信号線１０の中央付近とが電気的に接続される。カラム回路１１は、画素部６の垂直方向の中央付近を起点に垂直信号線１０と向かい合って配列される。すなわち、カラム回路１１は、画素部６の垂直方向の中央付近でマイクロバンプ４を起点として、垂直信号線１０と向かい合って配置される。マイクロバンプ４は、第２の半導体チップ３の周辺の図示しない位置にも形成され、この周辺に形成したマイクロバンプ４を通じて電源や画素の駆動に関する情報がやり取りされる。
【００３８】
画素５とカラム回路１１は、図３に示すように接続される。第１の半導体チップ２の画素部６において、各列に配置された複数の画素５が垂直信号線１０に接続される。一方、第２の半導体チップ３では、各画素列に対応するようにカラム回路１１が形成される。画素部６の内側、本例では画素部６の中央付近で垂直信号線１０とカラム回路１１とがマイクロバンプ４で接続される。ここでは、カラム回路１１が定電流源１８とアナログ／デジタル変換回路（ＡＤＣ）１７を有している。定電流源１８は、画素５にバイアス電流を流す。バイアス電流は、選択されている画素５内の電源端子から垂直信号線１０、マイクロバンプ４を通って、定電流源１８内のグランド端子に流れる。アナログ／デジタル変換回路１７は、定電流源１８とマイクロバンプ１１のノード１９を共有し、画素出力であるノードの電圧を取り込んで、アナログ／デジタル変換する。つまり、カラム回路１１は、画素５へバイアス電流を流す経路と、画素５の信号を取り込む経路が、マイクロバンプ４による接続部を共有している。
【００３９】
図４に、画素の等価回路の例を示す。画素は、光電変換部であるフォトダイオードと、複数の画素トランジスタ、本例では転送トランジスタＴｒ１、リセットトランジスタＴｒ２、増幅トランジスタＴｒ３及び選択トランジスタＴｒ４とから構成される。フォトダイオードＰＤは、転送トランジスタＴｒ１を介してフローティングディフージョン部ＦＤに接続される。転送トランジスタＴｒ１は、フォトダイオードＰＤの電荷（例えば光電子）をフローティングディフージョン部ＦＤへ転送する。フローティングディフージョン部ＦＤは、増幅トランジスタＴｒ３のゲートに接続される。増幅トランジスタＴｒ３は、フローティングディフージョン部ＦＤの電位に対応した信号を、選択トランジスタＴｒ４がオンしていれば、垂直信号線１０に出力する。リセットトランジスタＴｒ２は、フローティングディフージョン部ＦＤに接続され、フローティングディフージョン部ＦＤの電荷を電源配線に排出することによって、フローティングディフージョン部ＦＤをリセットする。この画素５の等価回路は、新規なものではなく、一般的なものである。転送、選択、リセットの各トランジスタＴｒ１、Ｔｒ４、Ｔｒ２のゲートにそれぞれ接続する３本の配線２１、２３、２２が、前述の画素駆動配線９に相当する。
【００４０】
第１実施の形態の固体撮像装置の動作、すなわち画素からの信号の流れを図５Ａ〜Ｄに示す。第１の半導体チップ２の画素部６では、１行目の画素行からｎ行目の画素行の順に上から下へ画素５の信号を垂直信号線１０に読み出す。画素部６における上半分（上部）の画素５の信号は、１行目の画素行からｍ行目の画素行の順に垂直信号線１０を通り（図５Ｂ、Ｄ参照）、画素部６中央付近でマイクロバンプ４を通って第２の半導体チップ３のカラム回路１１に入力される。画素部６における下半分（下部）の画素５の信号は、ｍ＋１行目の画素行からｎ行目の画素行の順に垂直信号線を通り（図５Ｃ、Ｄ参照）、画素部６中央付近でマイクロバンプ４を通って第２の半導体チップ３のカラム回路１１に入力される。ここで、奇数列の画素５の信号５は上側のカラム回路１１Ａに入力され（図５Ｅ参照）、偶数列の画素５の信号は下側のカラム回路１１Ｂに入力される（図５Ｅ参照）。カラム回路１１［１１Ａ，１１Ｂ］では必要な処理が順次なされ、奇数列の信号は上側の水平駆動回路１３Ａによって信号処理回路に送られ、偶数列の信号は下側の水平駆動回路１３Ｂによって信号処理回路１４に送られる（図５Ｅ参照）。つまり、画素行の画素５の信号は、カラム回路１１Ａ及び１１Ｂ同士の互いに対向する側の入力端に入力される。カラム回路１１Ａ及び１１Ｂの信号は、カラム回路１１Ａ及び１１Ｂ同士の互いに対向しない側の出力端から水平駆動回路１３Ａ及び１３Ｂに出力される。
【００４１】
第１実施の形態に係る固体撮像装置１によれば、第１の半導体チップ２における画素部６の中央付近で第２の半導体チップ３と接続することで、画素部６の上部と下部のいずれの画素の信号に対しても、垂直信号線１０の配線抵抗が同程度になる。従来の垂直信号線の端から画素信号をカラム回路に取り入れる構成と比べて、第１実施の形態では、カラム回路１１に入るまでの垂直信号線１０の最大長さが半分になる。このため、本実施の形態では、垂直信号線１０の配線抵抗による電圧降下が原因のシェーディングが半分になる。さらにシェーディングは、画素部６内の中央付近を境としての上側と下側で対称になるので気づきにくくなる。例えば、画面の上半分が「明(暗)」であれば、下半分も同じ「明（暗）」になるので、目立ちにくくなる。
【００４２】
このように、第１実施の形態では、垂直信号線１０での電圧降下を低減し、その電圧降下が原因のシェーディングを低減することができる。また、カメラに適用した場合、撮像レンズの周辺に対応する画像領域では暗いのが普通であり、回路系で補正することが行われる。画面の上下のシェーディングが対称となることにより、この補正がし易くなる。本実施の形態においては、シェーディングの改善など画質の改善を図ることができる。
【００４３】
また、垂直信号線１０の配線抵抗による最大電圧降下が半分になるので、電圧マージンの確保や低電圧化に貢献する。ここで、電圧マージンとは、飽和信号まで線形に出力できるための画素回路の動作電圧余裕や、画素の出力レンジとカラム回路の入力レンジのマッチングをとるための電圧余裕などである。電圧マージンは、取り扱い電荷量の確保に回せば、その分、ダイナミックレンジを広げることができる。カラム回路１１の幅ｄ１が、２画素列分の幅ｄ２に対応するので、カラム回路１１が作りやすい。
【００４４】
本実施の形態は、裏面入射型の画素部６を有する第１の半導体チップ２を、画素５の配線を下側にして第２の半導体チップ３に対してフリップチップ実装しているので、受光や光電変換に影響を与えないように固体撮像装置を実現することができる。
【００４５】
＜３．第２実施の形態＞
［固体撮像装置の構成例］
図６及び図７に、本発明に係る固体撮像装置の第２実施の形態を示す。本実施の形態は、裏面入射型のＣＭＯＳ固体撮像装置であり、図６及び図７は全体の模式的な概略構成図である。
【００４６】
第２実施の形態に係る固体撮像装置３１は、図６に示すように、物理量を電気信号に変換する複数の画素が２次元状に配列された画素部を有する第1の基板３２と、カラム回路を有する第２の基板３３を積層し、接続部４を介して相互に電気的に接続して構成される。以後、第１の基板３２は第１の半導体チップと標記し、第２の基板３３は第２の半導体チップと標記する。また接続部４をマイクロバンプと標記する。すなわち、第１の半導体チップ３２は、図７Ａに示すように、裏面入射型に形成された複数の画素５を２次元状に配列した画素部６と、垂直駆動回路７とを形成して構成される。第１の半導体チップ３２は、いわゆる裏面入射型ＣＭＯＳイメージセンサチップとなる。第２の半導体チップ３３は、図７Ｂに示すように、カラム回路１１と、制御回路１２と、水平駆動回路１３［１３Ａ，１３Ｂ］と、出力回路に相当する信号処理回路１４とを形成したて構成される。この第１の半導体チップ３２を、マイクロバンプ４を介して下部の第２の半導体チップ３３にフリップチップ実装して固体撮像装置３１が構成される。
【００４７】
本実施の形態では、２行分の画素５を同時に読み出すように構成される。第1の半導体チップ３２の画素部６には、１つの画素列に対して２本の垂直信号線１０［１０Ａ，１０Ｂ］が配列され、第1の垂直信号線１０Ａが奇数番の画素行に接続され、第２の垂直信号線１０Ｂが偶数番の画素行に接続される。第２の半導体チップ３３のカラム回路１１は、その幅ｄ３が画素列の幅ｄ４と同じであり（ｄ３＝ｄ４）、垂直信号線１２の数に対応して、画素列の２倍の数だけ配置される。カラム回路１１は、垂直方向における上段及び下段にそれぞれ水平方向に画素列の数に対応した数だけが配列される。つまり、画素部６の画素列対カラム回路１１の数の関係は1対２となる。
【００４８】
上段のカラム回路１１Ａは、画素列内のうちの奇数行の画素５に接続された第1の垂直信号線１０Ａに接続される。下段のカラム回路１１Ｂは、画素列内のうちの偶数行の画素５に接続された第２の垂直信号線１０Ｂに接続される。上段のカラム回路１１Ａと下段のカラム回路１１Ｂとは、画素列の１／２ピッチ分だけ水平方向にずれて配列される。上段のカラム回路１１Ａと下段のカラム回路１１Ｂは、その入力端（マイクロバンプ４に対応する部分）が向かい合うように、向かい合わせに配列される。
【００４９】
そして、マイクロバンプ４を介して中央付近に位置する各カラム回路１１Ａ、１１Ｂの入力端と、画素部６の垂直信号線１０Ａ、１０Ｂの中央付近とが電気的に接続される。第1の垂直信号線１０Ａの中央付近と上段のカラム回路１１Ａの入力端とがマイクロバンプ４を介して接続され、第２の垂直信号線１０Ｂ中央付近と下段のカラム回路１１Ｂの入力端とがマイクロバンプ４を介して接続される。
その他の構成は、第１実施の形態で説明したと同様であるので、対応する部分に同一符号を付して重複説明を省略する。
【００５０】
第２実施の形態の固体撮像装置の動作、すなわち画素からの信号の流れを図８Ａ〜Ｅに示す。第1の半導体チップ３２の画素部６では、２行分の画素行ずつ上から下に向かって順に第1及び第２の垂直信号線１０Ａ及び１０Ｂに読み出される。画素部６の上半分の画素５の信号は、1及び２行目の２画素行からｍ−１及びｍ行目の２画素行の順に第1及び第２の垂直信号線１０Ａ及び１０Ｂを通り（図８Ｂ、Ｄ参照）、画素部６中央付近でマイクロバンプ４を通って第２の半導体チップ３３のカラム回路１１に同時に入力される（図８Ｅ  参照）。ここで、奇数行の画素５の信号は上段のカラム回路１１Ａに入力され、偶数行の画素５の信号は下段のカラム回路１１Ｂに入力される。２画素行の信号が同時に入力されたカラム回路１１Ａ、１１Ｂでは、必要な処理が順次なされ、奇数行の信号は上側の水平駆動回路１３Ａによって信号処理回路１４に送られ、偶数行の信号は下側の水平駆動回路１３Ｂによって信号処理回路１４に送られる。つまり、２画素行の画素５の信号は、カラム回路１１Ａ及び１１Ｂ同士の互いに対向する側の入力端に入力される。カラム回路１１Ａ及び１１Ｂの信号は、カラム回路１１Ａ及び１１Ｂ同士の互いに対向しない側の出力端から水平駆動回路１３Ａ及び１３Ｂに出力される。
【００５１】
第２実施の形態に係る固体撮像装置３１によれば、第１実施の形態に比べて、カラム回路１１が画素列の数の２倍の数を有するので、およそ２倍高速化することができる。垂直信号線１０［１０Ａ，１０Ｂ］の負荷容量がおよそ半分になるので、読み出し速度が画素で律速されている場合は、さらに約２倍高速化することができる。
【００５２】
その他、第１実施の形態で説明したと同様の効果を奏する。すなわち、第１の半導体チップ３２における画素部６の中央付近で第２の半導体チップ３３と接続することで、画素部６の上部と下部のいずれの信号に対しても、垂直信号線１０［１０Ａ，１０Ｂ］の配線抵抗が同程度になる。従来の垂直信号線の端から画素信号をカラム回路に取り入れる構成と比べて、第２実施の形態では、カラム回路１１［１１Ａ，１１Ｂ］に入るまでの垂直信号線１０「１０あ、１０Ｂ」の最大長さが半分になる。このため、本実施の形態では、垂直信号線の配線抵抗による電圧降下が原因のシェーディングが半分になる。さらにシェーディングは、画素部６内の上側と下側で対称になるので気づきにくくなる。このように、第２実施の形態では、垂直信号線１０での電圧降下を低減し、その電圧降下が原因のシェーディングを低減することができる。よって、シェーディングの改善など画質の改善を図ることができる。
【００５３】
また、垂直信号線１０［１０Ａ，１０Ｂ］の配線抵抗による最大電圧降下が半分になるので、電圧マージンの確保や低電圧化に貢献する。電圧マージンは、取り扱い電荷量の確保に回せば、その分、ダイナミックレンジを広げることができる。
【００５４】
第２実施の形態においても、裏面入射型の画素部６を有する第１の半導体チップ３２を、画素５の配線を下側にして第2の半導体チップ３３に対してフリップチップ実装しているので、受光や光電変換に影響を与えない固体撮像装置を実現することができる。
【００５５】
＜４．第３実施の形態＞
［固体撮像装置の構成例］
図９及び図１０に、本発明に係る固体撮像装置の第３実施の形態を示す。本実施の形態は、裏面入射型のＣＭＯＳ固体撮像装置であり、図９及び図１０は全体の模式的な概略構成図である。
【００５６】
第３実施の形態に係る固体撮像装置４１は、物理量を電気信号に変換する複数の画素が２次元状に配列された画素部を有する第1の基板４２と、カラム回路を有する第２の基板４３を積層し、接続部４を介して相互に電気的に接続して構成される。以後、第１の基板４２は第１の半導体チップと標記し、第２の基板４３は第２の半導体チップと標記する。また接続部４をマイクロバンプと標記する。すなわち、第１の半導体チップ４２は、図１０Ａに示すように、裏面入射型に形成された複数の画素５を２次元状に配列した画素部６と、垂直駆動回路７とを形成して構成される。第１の半導体チップ４２は、いわゆる裏面入射型ＣＭＯＳイメージセンサチップとなる。第２の半導体チップ４３は、図１０Ｂに示すように、カラム回路１１と、制御回路１２と、水平駆動回路１３［１３Ａ，１３Ｂ］と、出力回路に相当する信号処理回路１４とを形成して構成される。この第１の半導体チップ４２を、マイクロバンプ４を介して下部の第２の半導体チップ４３にフリップチップ実装して固体撮像装置４１が構成される。
【００５７】
第１の半導体チップ４２の画素部６では、各画素列に対応してその複数の画素５が接続される垂直信号線１０が形成される。一方、第２の半導体チップ４３では、垂直方向に３段のカラム回路１１［１１Ａ，１１Ｂ，１１Ｃ］が配置される。各段のカラム回路１１Ａ，１１Ｂ，１１Ｃは、各々が水平方向に複数配列して構成される。上段のカラム回路１１Ａは、画素部６の２つ置きごとの画素列、すなわち第1画素列、第４画素列、第７画素列、第１０画素列、・・に対応している。中段のカラム回路１１Ｂは、画素部６の他の２つ置きごとの画素列、すなわち第２画素列、第５画素列、第８画素列、第1１画素列、・・に対応している。下段のカラム回路１１Ｃは、画素部６のさらに他の２つ置きごとの画素列、すなわち第３画素列、第６画素列、第９画素列、第1２画素列、・・に対応している。
【００５８】
各カラム回路１１Ａ〜１１Ｃは、その幅ｄ５が画素５の３列分の幅ｄ６を有して形成される（ｄ５＝ｄ６）。カラム回路１１Ｂ、１１Ｃは、上の段のカラム回路１１Ａ、１１Ｂに対し画素列の１ピッチ分だけて水平方向にずれて配列される。
【００５９】
上段のカラム回路１１Ａとこれに対応した画素列の垂直信号線１０とを接続するマイクロバンプ４は、上段のカラム回路１１Ａの第２の半導体チップ４３における中央寄りの入力端に対応する位置に形成される。下段のカラム回路１１Ｃとこれに対応した画素列の垂直信号線１０とを接続するマイクロバンプ４は、下段のカラム回路１１Ｃの第２の半導体チップ４３における中央寄りの入力端に対応する位置に形成される。中段のカラム回路１１Ｂとこれに対応した画素列の垂直信号線とを接続するマイクロバンプ４は、水平方向に交互に下段のカラム回路１１Ｃ寄りの位置、上段のカラム回路１１Ａ寄りの位置に形成される。
その他の構成は、第1実施の形態で説明したと同様であるので、対応する部分に同一符号を付して重複説明を省略する。
【００６０】
第３実施の形態の固体撮像装置４１の動作、すなわち画素からの信号の流れを、図１１Ａ〜Ｄに示す。第1の半導体チップ４２の画素部６では、1画素行ずつ上から下に向かって順に画素５の信号が垂直信号線１０に読み出される。図１１Ｂ及びＤは画素部６の上方から読み出した信号の流れを示す。垂直信号線１０とカラム回路１１を接続するマイクロバンプ４の垂直方向の位置が垂直信号線１０の中央付近とずれており、そのずれる位置は図示するように画素列に応じて異なる。そして、画素部６の上半分では、図示するように、第１画素列、第４画素列、第７画素列、・・の画素５の信号が、垂直信号線１０を通り、画素部６の垂直方向の１／３付近でマイクロバンプ４を通って上段のカラム回路１１Ａに入力される。第2画素列、第5画素列、第８画素列、・・の画素５の信号は、垂直信号線１０を通り、交互に画素部６の垂直方向の１／３付近、２／３付近でマイクロバンプを通って中段のカラム回路１１Ｂに入力される。第３画素列、第６画素列、第９画素列、・・の画素５の信号は、垂直信号線１０通り、画素部６の垂直方向の２／３付近でマイクロバンプ４を通って下段のカラム回路１１Ｃに入力される。そして、カラム回路１１Ａ〜１１Ｃに入力された信号のうち、第１画素列、第２画素列、第４画素列、第７画素列、第８画素列、第１０画素列・・の信号は、上段の水平駆動回路１３Ａによって信号処理回路１４に送られる。第３画素列、第５画素列、第６画素列、第９画素列、第１１画素列、第１２画素列・・の信号は、下段の水平駆動回路１３Ｂによって信号処理回路１４に送られる。
【００６１】
画素部６の下半分の画素５の信号の読み出しは、図１１Ｃ及びＤに示すように、詳細説明は省略すえるも、同様に各画素列の画素５の信号が、垂直信号線１０を通り、上記と同じマイクロバンプ４を通って対応するカラム回路１１Ａ〜１１Ｃに入力される。そして、それぞれのカラム回路１１Ａ〜１１Ｃで処理された信号は、水平駆動回路１３Ａ、１３Ｂによって信号処理回路１４に送られる。
【００６２】
第３実施の形態に係る固体撮像装置４１によれば、各画素５の信号が垂直信号線１０の中央付近ではないが、垂直信号線の１／３付近、２／３付近となる中間位置でマイクロバンプ４を通ってカラム回路１１に入力される。このため、前述の従来の固体撮像装置に比べて垂直信号線１０の配線抵抗を低減し、配線抵抗による電圧降下が原因のシェーディングを低減することができる。よって、シェーディングの改善など画質の改善を図ることができる。
【００６３】
その他、第１実施の形態で説明したと同様の効果を奏する。すなわち電圧マージンの確保や低電圧化に貢献する。電圧マージンを取り扱い電荷量の確保に回せば、その分、ダイナミックレンジを広げることができる。また、カラム回路１１の幅ｄ５が、３画素列分の幅ｄ６に対応するので、カラム回路１１が作りやすい。
【００６４】
本実施の形態は、裏面入射型の画素部６を有する第1の半導体チップ２を、画素５の配線を下側にして第２の半導体チップ３に対してフリップチップ実装しているので、受光や光電変換に影響を与えないように固体撮像装置を実現することができる。
【００６５】
［変形例］
上述の第１〜第３実施の形態に共通する変形例を示す。
マイクロバンプ４がカラム回路１１の幅より大きい径でしか作れない場合は、隣り合うマイクロバンプ４をジグザグ状に配置するようになせば良い。
水平駆動回路１３［１３Ａ，１３Ｂ］は、駆動周波数が高く熱やノイズを多く発生するところなので、第２の半導体チップの端側、特に第１の半導体チップと重ならない位置、あるいは画素部と重ならない位置に配置することが望ましい。
【００６６】
上例では、マイクロバンプ４を用いて第１の半導体チップと第2の半導体チップを接続したが、その他の接続方法で両半導体チップを接続することもできる。例えば、図１２に示すように、第１の半導体チップ２（３２，４２）と第２の半導体チップ３（３３，４３）の配線５１、５２を圧着して、それぞれの半導体チップ２（３２，４２）及び３（３３，４３）の配線５１、５２同士を直接接続するようにしても良い。
【００６７】
上例では、固体撮像装置を、電子を信号電荷として構成した場合について説明したが、その他、ホールを信号電荷として構成した固体撮像装置にも適用できる。
【００６８】
＜５．第４実施の形態＞
［電子機器の構成例］
本発明に係る固体撮像装置は、固体撮像装置を備えたカメラ、カメラ付き携帯機器、固体撮像装置を備えたその他の機器、等の電子機器に適用することができる。
【００６９】
本実施の形態に係る電子機器は、基本構成として、固体撮像装置と、固体撮像装置に入射光を導く光学系と、固体撮像装置の出力信号を処理する信号処理回路を備え、固体撮像装置に上述の実施の形態の固体撮像装置を用いて構成される。
【００７０】
図１３に、本発明の電子機器の一例としてカメラに適用した実施の形態を示す。本実施の形態に係るカメラ６１は、光学レンズ群（光学系）６２、固体撮像装置６３、ＤＳＰ（Digital signal processor）６４、フレームメモリ６５、中央処理装置（ＣＰＵ）６６、表示装置６７、記録装置６８、操作系６９及び電源系７０等を備えて構成される。このうち、ＤＳＰ６４、フレームメモリ６５、ＣＰＵ６６、表示装置６７、記録装置６８、操作系６９及び電源系７０は、共通のバスライン７１に接続されている。
【００７１】
光学レンンズ群６２は、被写体からの像光（入射光）を固体撮像装置６３の撮像面（画素アレイ部：画素部）に導くものである。固体撮像装置６３は、上述した実施の形態のいずれか１つの固体撮像装置が適用される。この固体撮像装置６３は、光学レンズ群６２によって撮像面に結像された像光を画素単位で電気信号に変換する。ＤＳＰ６４は、固体撮像装置６３を制御するとともに、そこからの信号を受け、画像信号を生成するものである。フレームメモリ６５は、ＤＳＰ６４で処理される画像信号を一時的に記憶するために使用されるメモリである。
【００７２】
表示装置６７は、ＤＳＰ６４の処理結果として出力された画像信号を表示するものである。記録装置６８は、その画像信号を例えば磁気テープ、磁気ディスク、光ディスク等に記録するものである。操作系６９は、カメラを操作するためのものである。電源系７０は、固体撮像装置６３を駆動するための電力を供給するものである。ＣＰＵは、これらの動作を制御する。
【００７３】
本発明は、光学系６２、固体撮像装置６３、ＤＳＰ６４、ＣＰＵ６６、フレームメモリ６５、電源系７０等をモジュール化したカメラモジュールの形態を取ることができる。
本発明は、このようなカメラモジュールを備えた例えば携帯電話に代表されるカメラ付き携帯機器などを構成することができる。
さらに上記のモジュール化した撮像機能を有するモジュール、いわゆる撮像機能モジュ−ルとして構成することができる。本発明は、このような撮像機能モジュールを備えた電子機器を構成することができる。
【００７４】
第４実施の形態に係るカメラ等の電子機器６１によれば、固体撮像装置において、画素の信号の読み出しに際し、垂直信号線の配線抵抗による電圧降下が低減するので、電圧降下が原因のシェーディングが改善される等、画質の改善を図ることができる。したがって、高品質の電子機器を提供できる。
【符号の説明】
【００７５】
１・・固体撮像装置、２・・第１の半導体チップ、３・・第２の半導体チップ、４・・マイクロバンプ、５・・画素、６・・画素部、７・・垂直駆動回路、８・・半導体基板、９・・画素駆動配線、１０・・垂直信号線、１１［１１Ａ〜１１Ｃ］・・カラム回路、１２・・制御回路、１３［１３Ａ，１３Ｂ］・・水平駆動回路、１４・・信号処理回路、１７・・アナログ／デジタル変換回路、１８・・定電流源、１９・・ノード
【図１】
0005633323.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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