(57)【特許請求の範囲】
【請求項１】
被監視電圧を第１の基準電圧と比較する第１のコンパレータと、
前記被監視電圧を前記第１の基準電圧よりも低い第２の基準電圧と比較する第２のコンパレータと、
前記第１のコンパレータと前記第２のコンパレータによって並行して前記被監視電圧を監視し、あらかじめ設定した条件に達したときに割込み信号を発生する割込み制御回路と  前記第１の基準電圧を設定する第１の基準電圧設定レジスタと、
前記第２の基準電圧を設定する第２の基準電圧設定レジスタと、
前記第２の基準電圧よりも低い第３の基準電圧が設定される予備電圧設定レジスタと、を備え、
前記割り込み制御回路が前記第１のコンパレータの比較結果に基づいて前記割込み信号を発生させた場合、前記第１の基準電圧設定レジスタの値が前記予備電圧設定レジスタの値によって更新される
ことを特徴とするマイクロコンピュータ。
【請求項２】
前記第１の基準電圧設定レジスタの設定値に基づいて前記第１の基準電圧を生成する第１のＤ／Ａコンバータと、前記第２の基準電圧設定レジスタの設定値に基づいて前記第２の基準電圧を生成する第２のＤ／Ａコンバータをさらに備えることを特徴とする請求項１記載のマイクロコンピュータ。
【請求項３】
前記第１、第２のコンパレータのうち、一方の比較結果によりセットされ、他方の比較結果によりリセットされるフリップフロップ回路を備え、前記フリップフロップ回路の出力信号のエッジにより前記割込み信号を発生させる第１のモードを備えることを特徴とする請求項１又は２記載のマイクロコンピュータ。
【請求項４】
前記第１のモードの割込みを禁止するか、前記割込み信号の発生条件を立ち上がりエッジ、立ち下がりエッジ、立ち上がり立ち下がりの両エッジのいずれの条件で発生させるか設定可能であることを特徴とする請求項３記載のマイクロコンピュータ。
【請求項５】
前記第１のコンパレータの比較結果による第１の割込み発生条件、又は、前記第２のコンパレータの比較結果による第２の割込み発生条件のいずれかが成立したとき、前記割込み信号を発生させる第２のモードを備えることを特徴とする請求項１乃至４いずれか１項記載のマイクロコンピュータ。
【請求項６】
前記第２のモードにおける前記第１、第２コンパレータによる割込みをそれぞれ禁止するか否か、前記第１、第２コンパレータについてそれぞれ比較結果の大小いずれの場合に前記割込み信号を発生させるかを設定可能なレジスタを備えることを特徴とする請求項５記載のマイクロコンピュータ。
【請求項７】
前記フリップフロップ回路の出力信号を外部端子に出力するように設定できることを特徴とする請求項３又は４記載のマイクロコンピュータ。
【請求項８】
前記フリップフロップ回路の出力信号を計数するカウンタ回路を備え、前記カウンタ回路のカウンタ値があらかじめ定めた値に達すると前記割込み信号を発生するように設定できることを特徴とする請求項３、４、７いずれか１項記載のマイクロコンピュータ。
【請求項９】
前記第１のコンパレータの比較結果による第１の割込み発生条件と、前記第２のコンパレータの比較結果による第２の割込み発生条件との、いずれか一方の条件設立によっては割込み信号を発生させずに、前記第１の割込み発生条件と前記第２の割込み発生条件が同時に成立している場合に前記割込み信号を発生させる第３のモードを備えることを特徴とする請求項１乃至８いずれか１項記載のマイクロコンピュータ。
【請求項１０】
前記第２のモードにおいて、
前記第１の割込み発生条件と、前記第２の割込み発生条件と、が同時に成立した場合、一方の割込み発生条件成立による割込みを他方の割込み発生条件成立による割込みより優先させることを特徴とする請求項１乃至６いずれか１項記載のマイクロコンピュータ。
【請求項１１】
前記被監視電圧の入力端子をさらに備えることを特徴とする請求項１乃至１０いずれか１項記載のマイクロコンピュータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧を監視する機能を備えたマイクロコンピュータ及びヒステリシスコンパレータ回路、電圧監視装置に関する。特に、被監視電圧を基準電圧と比較するコンパレータを備えたマイクロコンピュータ、そのマイクロコンピュータに搭載可能なヒステリシスコンパレータ回路、及び被監視電圧の電圧監視装置に関する。
【背景技術】
【０００２】
自動車分野等において、電圧コンパレータを搭載したマイクロコンピュータが、バッテリー等の電圧の監視に用いられることがある。例えば、特許文献１の図７には、車両の電子制御ユニットにおいて、コンパレータ６７を電源電圧の監視に用いるマイコン５５を含む半導体集積回路装置５１が記載されている。さらに、特許文献１の図９には、コンパレータ７３にヒステリシス特性を持たせることが記載されている。
【０００３】
また、特許文献２には、スタンバイモード用のコンパレータと通常動作用のコンパレータを設け、この２つのコンパレータを同一の通信データ（ＣＡＮ）に接続する車両の電子制御ユニットにおいて、２つのコンパレータに異なる閾値電圧（基準電圧）を与え、スタンバイモードと通常動作との間のモード切替において、不定レベルの信号が出力されないようにするコンパレータ切替回路が記載されている。
【０００４】
また、特許文献３のように、入力電圧が一定の範囲内の電圧があるか否かを判定するウィンドウコンパレータが知られている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００５−７１３２０号公報
【特許文献１】特開２００６−１０９０１３号公報
【特許文献２】特開２００１−２８５０３８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
以下の分析は本発明により与えられる。マイクロコンピュータにおいて、リアルタイムな処理が必要なイベントの発生を監視する場合、イベントにより割込み信号を発生させて、イベントに伴う処理を実行するのが効率的である。イベントが、バッテリー等の電圧の変動である場合においてもコンパレータで電圧を監視し、電圧に異常が生じたときに割込みを発生させることが好ましい。しかし、図１に示すように、被監視電圧がコンパレータのスレッシュホールド電圧近辺になったときは、ノイズ等による電圧の変動によって何度も割込みが生じる可能性がある。また、コンパレータにヒステリシス特性を持たせたとしても単一のコンパレータを用いたのでは、閾値の上限と下限を自由に適切な電圧に設定することができない。
【０００７】
さらに、ヒステリシス特性以外にも、電圧の緩慢な変化と急峻な変化や、上限と下限の間の電圧に入ったことの監視が必要な場合等、被監視電圧の変化を同時に複数の電圧を基準にして判断する必要がある場合もある。
【課題を解決するための手段】
【０００８】
本発明の第１の側面によるマイクロコンピュータは、被監視電圧を第１の基準電圧と比較する第１のコンパレータと、前記被監視電圧を第２の基準電圧と比較する第２のコンパレータと、前記第１のコンパレータと前記第２のコンパレータによって並行して前記被監視電圧を監視し、あらかじめ設定した条件に達したときに割込み信号を発生する割込み制御回路と、を備える。前記第２の基準電圧は、前記第１の基準電圧よりも低い。さらに、本発明の第１の側面によるマイクロコンピュータは、前記第１の基準電圧を設定する第１の基準電圧設定レジスタと、前記第２の基準電圧を設定する第２の基準電圧設定レジスタと、前記第２の基準電圧よりも低い第３の基準電圧が設定される予備電圧設定レジスタと、を備え、前記割り込み制御回路が前記第１のコンパレータの比較結果に基づいて前記割込み信号を発生させた場合、前記第１の基準電圧設定レジスタの値が前記予備電圧設定レジスタの値によって更新される。
【０００９】
また、本発明の第２の側面によるヒステリシスコンパレータ回路は、被監視電圧を第１の基準電圧と比較する第１のコンパレータと、前記被監視電圧を第２の基準電圧と比較する第２のコンパレータと、前記第１の基準電圧を設定する第１のＤ／Ａコンバータと、前記第２の基準電圧を設定する第２のＤ／Ａコンバータと、前記第１、第２のコンパレータのうち、一方の比較結果によりセットされ、他方の比較結果によりリセットされるフリップフロップ回路と、を備える。
【００１０】
さらに、本発明の第３の側面による電圧監視装置は、被監視電圧を第１の基準電圧と比較する第１のコンパレータと、前記被監視電圧を第２の基準電圧と比較する第２のコンパレータと、前記第１の基準電圧の設定値を格納する第１の基準電圧設定レジスタと、前記第２の基準電圧の設定値を格納する第２の基準電圧設定レジスタと、前記第１の基準電圧設定レジスタの設定値に基づいて前記第１の基準電圧を出力する第１のＤ／Ａコンバータと、前記第２の基準電圧設定レジスタの設定値に基づいて前記第２の基準電圧を出力する第２のＤ／Ａコンバータと、第３の基準電圧の設定値を格納する予備電圧設定レジスタと、を備え、前記第１の基準電圧設定レジスタの値は、前記第１のコンパレータが前記被監視電圧について前記第１の基準電圧より低下したことを検出したときに、前記予備電圧設定レジスタの値によって自動的に更新される電圧監視装置であって、あらかじめ、前記第１の基準電圧、第２の基準電圧、第３の基準電圧の順に低くなる電圧を前記第１、第２の基準電圧設定レジスタ、予備電圧設定レジスタに設定し、前記被監視電圧の前記第１の基準電圧以下の電圧への緩やかな低下と、前記第２の基準電圧以下の電圧への急激な低下と、を同時に監視し、かつ、前記被監視電圧が前記第１の基準電圧以下の電圧に低下した後、前記被監視電圧の前記第２の基準電圧以下の電圧への緩やかな低下と、前記第３の基準電圧以下の電圧への急激な低下と、を同時に監視できるようにする。
【発明の効果】
【００１１】
本発明によれば、被監視電圧について、第１のコンパレータによる第１の基準電圧との比較と、第２のコンパレータによる第２の基準電圧との比較を並行して行い、あらかじめ設定した条件に達したときに割込み信号を発生するようにしたので、被監視電圧に基づく処理が必要になったときに迅速に処理を実行することができるマイクロコンピュータが得られる。
【００１２】
また、第１、第２のコンパレータのうち、一方の比較結果によりセットされ、他方の比較結果によりリセットされるフリップフロップ回路を設けることにより第１の基準電圧と第２の基準電圧をヒステリシスとするヒステリシスコンパレータ回路が得られる。
【００１３】
さらに、被監視電圧の第１の基準電圧への基準となる電圧以下の電圧への緩やかな電圧低下と、第１の基準電圧より低い第２の基準電圧への急激な電圧低下を同時に監視できる電圧監視装置が得られる。
【図面の簡単な説明】
【００１４】
【図１】従来のマイクロコンピュータにおける問題点を説明する図面である。
【図２】本発明によるマイクロコンピュータをバッテリーの電源電圧の監視に用いる場合の全体構成図である。
【図３】本発明の実施例１によるマイクロコンピュータの電圧監視部の回路ブロック図である。
【図４】実施例１における電圧監視部の動作波形図である。
【図５】実施例２のマイクロコンピュータによる電圧監視部の回路ブロック図である。
【図６】実施例２における電圧監視部の動作波形図である。
【図７】実施例３のマイクロコンピュータによる電圧監視部の回路ブロック図である。
【図８】実施例４のマイクロコンピュータによる電圧監視部の回路ブロック図である。
【図９】実施例５のマイクロコンピュータによる電圧監視部の回路ブロック図である。
【図１０】実施例１における割込み制御回路の一構成例を示す回路ブロック図である。
【発明を実施するための形態】
【００１５】
本発明の具体的な実施例について詳細に説明する前に、本発明の好ましい実施形態の概要について説明しておく。なお、概要の説明において引用する図面及び図面の符号は実施形態の一例として示すものであり、それにより本発明による実施形態のバリエーションを制限するものではない。
【００１６】
本発明の一実施形態のマイクロコンピュータ１００、１００Ａ〜１００Ｄは、図３、図５、図７〜図９に例示するように、被監視電圧ＣＭＰＩＮ０を第１の基準電圧ＶＲ０と比較する第１のコンパレータ２０１と、被監視電圧ＣＭＰＩＮ０を第２の基準電圧ＶＲ１と比較する第２のコンパレータ２０２と、第１のコンパレータ２０１と第２のコンパレータ２０２によって並行して被監視電圧ＣＭＰＩＮ０を監視し、あらかじめ設定した条件に達したときに割込み信号ＩＮＴＣＭＰ０を発生する割込み制御回路２１１、２１１Ａ、２１１Ｂ、２１１Ｄと、を備える。
【００１７】
また、第１の基準電圧ＶＲ０を設定する第１のＤ／Ａコンバータ（２２５と２２３、及び２２４の一部）、第２の基準電圧ＶＲ１を設定する第２のＤ／Ａコンバータ（２２６と２２３、及び２２４の残り。ただし、２２３は第１のＤ／Ａコンバータと共用）とをさらに備えることが好ましい。
【００１８】
また、図３、図７〜９に例示するように、第１、第２のコンパレータのうち、一方の比較結果によりセットされ、他方の比較結果によりリセットされるフリップフロップ回路２１２を備え、フリップフロップ回路２１２の出力信号のエッジにより割込み信号ＩＮＴＣＭＰ０を発生させる第１のモードを備えることが好ましい。
【００１９】
また、一例として図１０に割込み制御回路の構成例を示すように、第１のモードの割込みを禁止するか、割込み信号ＩＮＴＣＭＰ０の発生条件を立ち上がりエッジ、立ち下がりエッジ、立ち上がり立ち下がりの両エッジのいずれの条件で発生させるか設定可能にすることが好ましい。
【００２０】
また、図５、図７〜９に例示するように、第１のコンパレータの比較結果による第１の割込み発生条件、又は、第２のコンパレータの比較結果による第２の割込み発生条件のいずれかが成立したとき、割込み信号ＩＮＴＣＭＰ０を発生させる第２のモードを備えることが好ましい。
【００２１】
さらに、第２のモードにおける第１、第２コンパレータによる割込みをそれぞれ禁止するか否か、第１、第２コンパレータについてそれぞれ比較結果の大小いずれの場合に割込み信号ＩＮＴＣＭＰ０を発生させるかを設定可能なレジスタ（例えば、表１のＩ０〜Ｉ３）を備えることが好ましい。
【００２２】
また、図５、図７〜９に例示するように、第１の基準電圧ＶＲ０を設定する第１の基準電圧設定レジスタ２２７と、第２の基準電圧ＶＲ１を設定する第２の基準電圧設定レジスタ２２８と、第１、第２の少なくとも一方のコンパレータに対応して設けられた予備電圧設定レジスタ２４２、２４３と、を備え、予備電圧設定レジスタ２４２、２４３は、当該コンパレータが第２のモードにおいて割込み信号ＩＮＴＣＭＰ０を発生すると、当該コンパレータの基準電圧設定レジスタ（２２７、２２８）の値が、予備電圧設定レジスタ（２４２、２４３の値によって更新されるようにすることが好ましい。
【００２３】
図８に一例を示すように、フリップフロップ回路２１２の出力信号を外部端子ＯＵＴに出力するように設定できることが好ましい。
【００２４】
図９に一例を示すように、フリップフロップ回路２１２の出力信号を計数するカウンタ回路４１０を備え、カウンタ回路４１０のカウンタ値があらかじめ定めた値に達すると割込み信号を発生するように設定できることが好ましい。
【００２５】
第１のコンパレータの比較結果による第１の割込み発生条件と、第２のコンパレータの比較結果による第２の割込み発生条件との、いずれか一方の条件設立によっては割込み信号を発生させずに、第１の割込み発生条件と第２の割込み発生条件が同時に成立している場合に割込み信号を発生させる第３のモードを備えることが好ましい。例えば、図５、図７〜９において、割込み制御回路２１１Ａ、２１１Ｂ、２１１Ｄは、ＩＣＭＰＯＵＴ０によるコンパレータＣＨ０の割込み発生条件と、ＩＣＭＰＯＵＴ１によるコンパレータＣＨ１の割込み発生条件と、論理アンドの条件により割込みを発生させるようにしてもよい。例えば、ＣＭＰＩＮ０がＶＲ０とＶＲ１との中間の電圧になった場合のみ割込みを発生させるウィンドウコンパレータとして使用することができる。
【００２６】
第２のモードにおいて、第１の割込み発生条件と、第２の割込み発生条件と、が同時に成立した場合、一方の割込み発生条件成立による割込みを他方の割込み発生条件成立による割込みより優先させることが好ましい。例えば、第１の割込み発生条件で緩やかな電源電圧の低下を検出し、第２の割込み発生条件で急激な電源電圧の低下を検出する場合、緩やかな電源電圧の低下より急激な電源電圧低下検出による割込み処理を優先処理させることが好ましい。また、被監視電圧の入力端子ＶＣＭＰＩＮ０をさらに備えることが好ましい。
【００２７】
さらに、一例を図３に示すように、本発明の一実施形態のヒステリシスコンパレータ回路（２５０と２１２）は、被監視電圧ＣＭＰＩＮ０を第１の基準電圧ＶＲ０と比較する第１のコンパレータ２０１と、被監視電圧ＣＭＰＩＮ０を第２の基準電圧ＶＲ１と比較する第２のコンパレータ２０２と、第１の基準電圧を設定する第１のＤ／Ａコンバータ（２２５と２２３、及び２２４の一部）と、第２の基準電圧を設定する第２のＤ／Ａコンバータ（２２６と２２３、及び２２４の残り。ただし、２２３は第１のＤ／Ａコンバータと共用）と、第１、第２のコンパレータのうち、一方の比較結果によりセットされ、他方の比較結果によりリセットされるフリップフロップ回路２１２と、を備える。
【００２８】
また、本発明の一実施形態の電圧監視装置は、構成の一例を図５に、動作の一例を図６に示すように、被監視電圧ＣＭＰＩＮ０を第１の基準電圧ＶＲ０と比較する第１のコンパレータ２０１と、被監視電圧ＣＭＰＩＮ０を第２の基準電圧ＶＲ１と比較する第２のコンパレータ２０２と、第１の基準電圧の設定値を格納する第１の基準電圧設定レジスタ２２７と、第２の基準電圧の設定値を格納する第２の基準電圧設定レジスタ２２８と、第１の基準電圧設定レジスタ２２７の設定値に基づいて第１の基準電圧を出力する第１のＤ／Ａコンバータ（２２５と２２３、及び２２４の一部）と、第２の基準電圧設定レジスタ２２８の設定値に基づいて第２の基準電圧を出力する第２のＤ／Ａコンバータ（２２６と２２３、及び２２４の残り。ただし、２２３は第１のＤ／Ａコンバータと共用）と、第３の基準電圧の設定値を格納する予備電圧設定レジスタ２４２、２４３と、を備え、第１の基準電圧設定レジスタ２２７の値は、第１のコンパレータ２０１が被監視電圧ＣＭＰＩＮ０について第１の基準電圧ＶＲ０より低下したことを検出したときに、予備電圧設定レジスタ２４２の値によって自動的に更新される電圧監視装置であって、あらかじめ、第１の基準電圧ＤｅｔＬＶｔ１、第２の基準電圧ＤｅｔＬＶｔ２、第３の基準電圧ＤｅｔＬＶｔ３の順に低くなる電圧を第１、第２の基準電圧設定レジスタ２２７、２２８、予備電圧設定レジスタ２４２に設定し、被監視電圧ＣＭＰＩＮ０の第１の基準電圧ＤｅｔＬＶｔ１（ＶＲ０）以下の電圧への緩やかな低下と、第２の基準電圧ＤｅｔＬＶｔ２（ＶＲ１）以下の電圧への急激な低下と、を同時に監視し、かつ、被監視電圧ＣＭＰＩＮ０が第１の基準電圧ＤｅｔＬＶｔ１（ＶＲ０）以下の電圧に低下した後、被監視電圧ＣＭＰＩＮ０の第２の基準電圧ＤｅｔＬＶｔ２（ＶＲ１）以下の電圧への緩やかな低下と、第３の基準電圧ＤｅｔＬＶｔ３（ＶＲ０）以下の電圧への急激な低下と、を同時に監視できるようにする。
【００２９】
以下、本発明のより具体的な実施例について、図面を参照して詳しく説明する。
【実施例１】
【００３０】
図２は、本発明によるマイクロコンピュータ１００をバッテリーの電源電圧の監視に用いる場合のシステム全体の構成図である。バッテリー１１０はどのようなものでもよいが、ここでは、バッテリーは自動車等の車両の電源であり、マイクロコンピュータ１００は車両に使用されるマイクロコンピュータ１００であり、マイクロコンピュータがバッテリー１１０の電源電圧を監視しているとする。バッテリー１１０からは、１２Ｖ又は２４Ｖの電源電圧が出力される。レギュレータ１２０は、このバッテリー１１０から供給される１２Ｖ又は２４Ｖの電源電圧から５Ｖの電源電圧を生成し、マイクロコンピュータ１００のＡＶＤＤ端子に電源を供給している。バッテリー１１０が出力する１２Ｖ又は２４Ｖの電源電圧は、高精度抵抗１３１、１３２により５Ｖ以下の電圧に分圧されて、保護抵抗１３３を介してマイクロコンビュータの被監視電圧入力端子ＶＣＭＰＩＮ０に接続される。マイクロコンピュータ１００は電圧監視部２００によりＶＣＭＰＩＮ０端子から入力する電圧を監視して必要な制御を行う。
【００３１】
図３は、実施例１によるマイクロコンピュータ１００の電圧監視部２００の回路ブロック図である。被監視電圧入力端子ＶＣＭＰＩＮ０から入力した被監視電圧信号ＣＭＰＩＮ０は、コンパレータＣＨ０（２０１）とコンパレータＣＨ１（２０２）とに接続されている。コンパレータＣＨ０（２０１）とコンパレータＣＨ１（２０２）には、それぞれ、被監視電圧信号ＣＭＰＩＮ０との電圧比較の基準となる電圧として基準電圧ＶＲ０とＶＲ１が接続されている。
【００３２】
なお、コンパレータＣＨ０（２０１）とコンパレータＣＨ１（２０２）とで、被監視電圧信号ＣＭＰＩＮ０は、共通であるが、基準電圧ＶＲ０とＶＲ１は異なる電圧が供給される。被監視電圧信号ＣＭＰＩＮ０を２つのコンパレータで並行して異なる基準電圧と比較するためである。
【００３３】
基準電圧ＶＲ０は、ＶＲ０基準電圧設定レジスタ２２７の設定値に基づいて、トリミングロジック０（２２５）、抵抗ストリング２２３、スイッチ回路２２４によって生成される。トリミングロジック０（２２５）、抵抗ストリング２２３、スイッチ回路２２４は、ＶＲ０基準電圧設定レジスタ２２７に設定されたディジタル値に基づいてアナログ電圧ＶＲ０を生成するＤ／ＡコンバータＣＨ０として機能する。
【００３４】
同様に、基準電圧ＶＲ１は、ＶＲ１基準電圧設定レジスタ２２８の設定値に基づいて、トリミングロジック１（２２６）、抵抗ストリング２２３、スイッチ回路２２４によって生成され、トリミングロジック１（２２６）、抵抗ストリング２２３、スイッチ回路２２４は、ＶＲ１基準電圧設定レジスタ２２８に設定されたディジタル値に基づいてアナログ電圧ＶＲ１を生成するＤ／ＡコンバータＣＨ１として機能する。なお、抵抗ストリング２２３はＣＨ０とＣＨ１で共通であり、スイッチ回路２２４には、ＣＨ０用のスイッチと、ＣＨ１用のスイッチが含まれている。また、トリミングロジック０（２２５）、トリミングロジック１（２２６）は、それぞれ基準電圧設定レジスタ２２７、２２８の設定値に基づいて、スイッチ回路２２４のオンオフを制御するロジック回路である。
【００３５】
基準電圧発生回路２２１は、バンドギャップリファレンス回路で構成され、Ｄ/Ａ変換の基準となる電圧を生成する回路である。基準電圧発生回路２２１は、安定した一定の電圧を生成可能な回路であれば、バンドギャップリファレンス回路に限られず他の回路を用いてもよい。基準電圧発生回路２２１で生成された電圧は抵抗ストリング電源回路２２２へ基準電圧として供給される。抵抗ストリング電源回路２２２は、抵抗ストリング２２３のタップの一つである帰還電圧ＶＦが接続され、帰還電圧ＶＦの電圧値が基準電圧発生回路２２１の出力する電圧値と等しくなるように抵抗ストリング２２３の一端に電源を供給する。抵抗ストリング２２３は、複数の抵抗が直列に接続されて抵抗ストリング電源回路２２２とアナロググランド配線ＡＧＮＤＢとの間に接続される。抵抗ストリング２２３の各タップはスイッチ回路２２４により選択されてコンパレータＣＨ０、ＣＨ１に基準電圧ＣＨ０、ＣＨ１として供給される。なお、Ｄ／Ａコンバータの具体的な構成は、自由であり、基準電圧設定レジスタ２２７、２２８で設定したディジタル値に基づいてコンパレータ２０１、２０２にアナログ基準電圧を供給する回路であれば、どのような構成でもよい。
【００３６】
また、ＣＭＰＥＮ０、ＣＭＰＥＮ１は、それぞれコンパレータ２０１、２０２を動作させるか否かを制御する信号である。ＯＲ回路２３１と、電源スイッチ２３２により、抵抗ストリング２２３には、コンパレータ２０１、２０２のどちらを使用する場合に電源が供給され、コンパレータ２０１、２０２のどちらも使用しないときは、抵抗ストリング２２３には、電源が供給されず、低消費電力な状態を保てるようにしている。また、電源ステッチ２３３、２３４により、各コンパレータ２０１、２０２は、使用しないときは電源が遮断され、低消費電力な状態を保てるようにしている。なお、図３では、電源スイッチ２３２〜２３４をＮＭＯＳトランジスタで構成し、電源スイッチ２３２のオンオフの制御をＯＲ回路２３１で行っているが、電源スイッチ２３２〜２３４をＰＭＯＳトランジスタで構成する場合は、電源スイッチ２３２〜２３４のゲート信号を反転させて与えればよい。
【００３７】
コンパレータ２０１、２０２はそれぞれ被監視電圧信号ＣＭＰＩＮ０を基準電圧ＶＲ０、ＶＲ１と比較する。その結果、被監視電圧信号ＣＭＰＩＮ０が基準電圧より大きい場合にはハイレベルを出力し、基準電圧より小さい場合にはロウレベルを出力する。
【００３８】
なお、電圧監視部２００の中で、Ｄ／Ａコンバータ、コンパレータ２０１、２０２を含むアナログ回路は５Ｖ系の電源電圧が供給され、アナログ回路以外のロジック回路には、１．２Ｖ系の電源が供給される。このためアナログ回路を含んで構成される電圧比較部２５０には、５Ｖ系の電源ＡＶＤＤＣ（５Ｖ）の他、電圧監視部２００の周辺のディジタル回路とのインタフェース用に１．２Ｖ系の電源ＶＤＤＣが供給されている。コンパレータ２０１、２０２の出力信号は、それぞれレベルシフタ２３５、２３６によって、５Ｖ系の信号から１．２Ｖ系の信号に電圧レベル変換されコンパレータＣＨ０出力信号ＩＣＭＰＯＵＴ０、コンパレータＣＨ１出力信号ＩＣＭＰＯＵＴ１として電圧比較部２５０外の電圧監視部２００の回路であるセットリセットフリップフロップ回路２１２にそれぞれセット信号、反転リセット信号として出力される。
【００３９】
セットリセットフリップフロップ回路２１２は、ＩＣＭＰＯＵＴ０がハイレベルになるとセットされ、ＩＣＭＰＯＵＴ１がロウレベルになるとリセットされる。ＩＣＭＰＯＵＴ０がロウレベルで、かつ、ＩＣＭＰＯＵＴ１がハイレベルであるときは、状態を維持する。すなわち、セットリセットフリップフロップ回路２１２は、コンパレータ２０１が被監視電圧信号ＣＭＰＩＮ０を基準電圧ＶＲ０より大きいと判定したときにセットされ、コンパレータ２０２が被監視電圧信号ＣＭＰＩＮ０を基準電圧ＶＲ１より小さいと判定したときにリセットされる。コンパレータ２０１が被監視電圧信号ＣＭＰＩＮ０を基準電圧ＶＲ０より小さいと判定したときや、コンパレータ２０２が被監視電圧信号ＣＭＰＩＮ０を基準電圧ＶＲ１より大きいと判定したときにはセットリセットフリップフロップ回路２１２の状態は維持される。
【００４０】
従って、基準電圧ＶＲ０を基準電圧ＶＲ１より大きい電圧に設定すれば、被監視電圧信号ＣＭＰＩＮ０をハイレベルスレッシュホールド電圧ＶＲ０、ロウレベルスレッシュホールド電圧ＶＲ１とするヒステリシス特性を有する同相のディジタル信号に変換できる。また、ハイレベルスレッシュホールド電圧ＶＲ０、ロウレベルスレッシュホールド電圧ＶＲ１は、それぞれ基準電圧設定レジスタ２２７、２２８の設定によりそれぞれ独立して任意の値に設定することが可能である。コンパレータ回路も被監視電圧信号ＣＭＰＩＮ０をハイレベルスレッシュホールド電圧ＶＲ０及びロウレベルスレッシュホールド電圧ＶＲ１とそれぞれ別なコンパレータ回路を用いて判定しているので、コンパレータ２０１、２０２の動作電圧範囲内であれば、ハイレベルスレッシュホールド電圧ＶＲ０、ロウレベルスレッシュホールド電圧ＶＲ１はそれぞれ独立して任意の電圧値を設定することが可能である。例えば、一方のスレッシュホールド電圧を変更しても他方のスレッシュホールド電圧に影響が及ぶことはない。
【００４１】
さらに、セットリセットフリップフロップ回路２１２の出力信号であるヒステリシスコンパレータ出力信号ＣＭＰＯＵＴ０は、割込み制御回路２１１に接続されている。割込み制御回路２１１は、ヒステリシスコンパレータ出力信号ＣＭＰＯＵＴ０の任意のエッジにより割込み信号ＩＮＴＣＭＰ０を発生させる回路である。なお、マイクロコンピュータ１００のＣＰＵ（図示せず）はさらにこの割込み信号ＩＮＴＣＭＰ０を割込み要求信号として処理し、割込み要求を受け付けるか否かを制御する割込み受付制御回路を設けても良い。割込み信号ＩＮＴＣＭＰ０を受けるマイクロコンピュータ１００のＣＰＵ側の回路は、周知のマイクロコンピュータの割込み受付回路を用いることができる。
【００４２】
図１０は、割込み制御回路２１１の構成の一例を示す回路ブロック図である。ヒステリシスコンパレータ出力信号ＣＭＰＯＵＴ０は遅延回路３０１とインバータ回路３０２によって論理が反転、遅延されてＮＯＲ回路３０３とＡＮＤ回路３０４に接続されている。ＮＯＲ回路３０３とＡＮＤ回路３０４の他方の入力端子には、ヒステリシスコンパレータ出力信号ＣＭＰＯＵＴ０がそのまま接続されている。従って、ＮＯＲ回路３０３は、ヒステリシスコンパレータ出力信号ＣＭＰＯＵＴ０の立ち下がりにワンショットパルスを出力し、それ以外のときは、ロウレベルを維持する。一方ＡＮＤ回路３０４はヒステリシスコンパレータ出力信号ＣＭＰＯＵＴ０の立ち上がりにワンショットパルスを出力し、それ以外のときは、ロウレベルを維持する。
【００４３】
割込みエッジ選択レジスタ３０６は、ヒステリシスコンパレータ出力信号ＣＭＰＯＵＴ０の立ち上がりと立ち下がりでそれぞれ割込み信号ＩＮＴＣＭＰ０を発生させるか否かを制御するレジスタである。ビット０に論理値”１”をセットすると、ＣＭＰＯＵＴ０の立ち下がりで割込み信号ＩＮＴＣＭＰ０を発生させ、ビット０を”０”にリセットすると、ＣＭＰＯＵＴ０の立ち下がりで割込み信号ＩＮＴＣＭＰ０を発生させない。一方、ビット１に”１”をセットすると、ＣＭＰＯＵＴ０の立ち上がりで割込み信号ＩＮＴＣＭＰ０を発生させ、ビット１を”０”にリセットすると、ＣＭＰＯＵＴ０の立ち上がりで割込み信号ＩＮＴＣＭＰ０を発生させない。すなわち、この２ビットを制御することでヒステリシスコンパレータ出力信号ＣＭＰＯＵＴ０のエッジで割込みを発生させないか、立ち下がりで割込み信号ＩＮＴＣＭＰ０を発生させるか、立ち上がりで割込み信号ＩＮＴＣＭＰ０を発生させるか、立ち上がり、立ち下がりの両エッジで割込み信号ＩＮＴＣＭＰ０を発生させるか任意に制御することが可能である。なお、図１０は回路の一例であり、図１０以外でも任意の回路によりエッジ割込みを制御することができる。
【００４４】
次に、実施例１の動作について、電圧監視部２００の動作波形図である図４をさらに参照して説明する。図４では、ＶＲ０＝１．７８ＶになるようにＶＲ０基準電圧設定レジスタ２２７に値を設定し、ＶＲ１＝１．６８ＶになるようにＶＲ１基準電圧設定レジスタ２２８に値を設定する。さらに、コンパレータＣＨ０イネーブル信号ＣＭＰＥＮ０、コンパレータＣＨ１イネーブル信号ＣＭＰＥＮ１をいずれもハイレベルに設定すると、コンパレータ２０１、２０２の動作を開始する。初期状態では、被監視電圧入力端子ＶＣＭＰＩＮ０から入力する被監視電圧信号ＣＭＰＩＮ０は、ＶＲ０＝１．７８Ｖより高電圧であるので、セットリセットフリップフロップ回路２１２の出力信号であるＣＭＰＯＵＴ０はハイレベルとなる。ＣＭＰＩＮ０がＶＲ０＝１．７８Ｖ以下になるとコンパレータ２０１の出力は反転してロウレベルとなり、セットリセットフリップフロップ回路２１２に対するセット信号は解除されるが、セットリセットフリップフロップ回路２１２はセット状態を維持する。
【００４５】
タイミングｔ０で被監視電圧信号ＣＭＰＩＮ０がＶＲ１＝１．６８Ｖ以下に低下すると、コンパレータ２０２の検出時間Ｄｅｔｅｃｔｉｏｎ  Ｔｉｍｅ（ＴＤＥＴＶ）だけ遅延してタイミングｔ１でセットリセットフリップフロップ回路２１２はリセットされ、ＣＭＰＯＵＴ０はロウレベルとなる。このときに、割込み制御回路２１１から割込み信号ＩＮＴＣＭＰ０が出力されるか否かは、割込み制御回路２１１の内部に設けられた割込みエッジ選択レジスタ３０６（図１０参照）の設定如何による。図４では、割込みエッジ選択レジスタ３０６を、２ビット共に論理値”１”をセットし、立ち上がり、立ち下がりの両エッジ割込みに設定している。従って、タイミングｔ１で割込み信号ＩＮＴＣＭＰ０が出力されている。タイミングｔ０以降にＣＭＰＩＮ０がＶＲ１＝１．６８Ｖ以上になるとコンパレータ２０１の出力は反転してハイレベルとなり、セットリセットフリップフロップ回路２１２に対するリセット信号は解除されるが、セットリセットフリップフロップ回路２１２はリセット状態を維持する。
【００４６】
次に、タイミングｔ２で被監視電圧信号ＣＭＰＩＮ０がＶＲ０＝１．７８Ｖ以上に上昇すると、コンパレータ２０１の検出時間Ｄｅｔｅｃｔｉｏｎ  Ｔｉｍｅ（ＴＤＥＴＶ）経過後のタイミングｔ３でセットリセットフリップフロップ回路２１２はセットされ、ＣＭＰＯＵＴ０はハイレベルとなる。また、このとき、割込み信号ＩＮＴＣＭＰ０が再び出力される。
【００４７】
なお、実施例１において、セットリセットフリップ回路２１２の構成は、２つの基準電圧ＶＲ０、ＶＲ１のうち、いずれか高いほうの電圧より被監視電圧ＣＭＰＩＮ０が高いときに、セット又はリセットされ、いずれか低いほうの電圧より被監視電圧ＣＭＰＩＮ０が低いときにリセット又はセットされ、高いほうの電圧と低いほうの電圧の中間電圧であるときにセットもリセットもせずに保持するセットリセット回路であれば、どのような回路を用いてもよい。リセットセットフリップフロップ回路を被監視電圧ＣＭＰＩＮ０が高いときにセットするかリセットするかによって、被監視電圧ＣＭＰＩＮ０に対してＣＭＰＯＵＴ０をヒステリシス特性を有する正転信号にも反転信号にもできる。
【００４８】
この実施例１によれば、ハイレベルスレッシュホールド電圧、ロウレベルスレッシュールド電圧がそれぞれ独立して設定可能なヒステリシスコンパレータ回路（電圧比較部２５０＋セットリセットフリップフロップ回路２１２）が実現できる。さらに、２つのコンパレータ２０１と２０２で並行して被監視電圧ＣＮＰＩＮ０を監視し、あらかじめ設定した条件に達したときに割込み信号を発生するので、必要なときだけ割込み処理を行うマイクロコンピュータが実現できる。
【実施例２】
【００４９】
図５は、実施例２のマイクロコンピュータ１００Ａによる電圧監視部２００Ａの回路ブロック図である。図５において、図３に示す実施例１のマイクロコンピュータと構成、動作がおおよそ同一である部分には、同一の符号を付し、説明は省略する。図５では、実施例１のセットリセットフリップフロップ回路２１２は省略されており、それぞれコンパレータ２０１、２０２の出力信号であるＩＣＭＰＯＵＴ０、ＩＣＭＰＯＵＴ１が、直接、割込み制御回路２１１Ａに接続されている。
【００５０】
実施例２の割込み制御回路２１１Ａには、表１に示す４ビットの割込制御レジスタが設けられている。
【００５１】
【表１】
0005432676.tif 000002
【００５２】
表１に示すように、割込制御レジスタのビットＩ０とＩ１は、それぞれＩＣＭＰＯＵＴ０とＩＣＭＰＯＵＴ１のエッジにより割込み信号ＩＮＴＣＭＰ０を出力するか否かを設定するレジスタである。また、割込制御レジスタのビットＩ２とＩ３は、ＣＭＰＩＮ０がそれぞれ基準電圧ＶＲ０、ＶＲ１以下になったときに割込み信号を出力するのか、基準電圧ＶＲ０、ＶＲ１以上になったときに割込み信号を出力するのかを切り替えるビットである。割込制御レジスタのビットＩ０とＩ２によってコンパレータ２０１の比較結果による割込み要求を制御し、割込制御レジスタのビットＩ１とＩ３によってコンパレータ２０２の比較結果による割込み要求を制御する。
【００５３】
また、基準電圧ＶＲ０、ＶＲ１を設定するためのレジスタとして、ＶＲ０基準設定レジスタ２２７、ＶＲ１基準電圧設定レジスタ２２８以外にＶＲ０予備電圧設定レジスタ２４２、ＶＲ１予備電圧設定レジスタ２４３を備えている。このＶＲ０基準設定レジスタ２２７、ＶＲ１基準電圧設定レジスタ２２８、ＶＲ０予備電圧設定レジスタ２４２、ＶＲ１予備電圧設定レジスタ２４３は、いずれもマイクロコンピュータ１００Ａの図示しないＣＰＵから値のリードライトが可能な構成であってもよい。このＶＲ０基準設定レジスタ２２７とＶＲ０予備電圧設定レジスタ２４２とをＶＲ０基準電圧設定レジスタ群、ＶＲ１基準設定レジスタ２２８とＶＲ１予備電圧設定レジスタ２４３とをＶＲ０基準電圧設定レジスタ群と考えてもよい。
【００５４】
ＶＲ０予備電圧設定レジスタ２４２、ＶＲ１予備電圧設定レジスタ２４３は、以下のように機能する。ＩＣＭＰＯＵＴ０により、割込み信号ＩＮＴＣＭＰ０を出力する条件が成立した場合は、ＩＮＴＣＭＰ０を出力した後、ＶＲ０基準設定レジスタ２２７の設定値が、ＶＲ０予備電圧設定レジスタ２４２の設定値により更新される。また、ＩＣＭＰＯＵＴ１により、割込み信号ＩＮＴＣＭＰ０を出力する条件が成立した場合は、ＩＮＴＣＭＰ０を出力した後、ＶＲ１基準設定レジスタ２２８の設定値が、ＶＲ１予備電圧設定レジスタ２４３の設定値により更新される。この様に構成することにより、割込み要求をする条件が成立したときは、割込み信号を出力した後、割込み要求の基準となった基準電圧を自動的に予備電圧設定レジスタの設定値により変更することができる。
【００５５】
次に、この実施例２の機能を用いてシステムに供給される電源電圧の低下を監視する場合の動作について図６の電圧監視部２００Ａの動作波形図を用いて説明する。図６において、あらかじめ、割込制御レジスタＩ３〜Ｉ０の各ビットには”００１１”（Ｉ３＝Ｉ２＝０、Ｉ１＝Ｉ０＝１）をセットしてコンパレータ２０１、２０２を共に基準電圧以下になったことを検出することにより割込み信号ＩＮＴＣＭＰ０を出力するように設定する。コンパレータ２０１（ＣＨ０）の基準電圧設定レジスタ２２７には、ＤｅｔＬＶｔ１を設定し、予備電圧設定レジスタ２４２には、ＤＥｔＬＶｔ３を設定する。また、コンパレータ２０２（ＣＨ１）の基準電圧設定レジスタ２２８には、ＤｅｔＬＶｔ２を設定する。図６の動作では、コンパレータ２０２（ＣＨ１）の予備電圧設定レジスタ２４３は使用しない。
【００５６】
マイクロコンピュータ１００Ａは、ＣＭＰＩＮ０の電圧がＤｅｔＬＶｔ１より高い電圧を保っているときは、通常の動作を行う。ＣＭＰＩＮ０の電圧がＤｅｔＬＶｔ１以下で、かつ、ＤｅｔＬＶｔ２以上であるときは、低消費電力モードに切り替える。さらに、ＣＭＰＩＮ０の電圧がＤｅｔＬＶｔ２以下で、かつ、ＤｅｔＬＶｔ３以上であるときは、データのバックアップを行う。ＣＭＰＩＮ０の電圧がＤｅｔＬＶｔ３以下になったときは、システムの停止を行う仕様であるとする。
【００５７】
図６のように電源電圧の低下が緩やかであるならば、ひとつのコンパレータで順次基準電圧を低い電圧に切り替えていくことでマイクロコンピュータ１００Ａの動作モードを切り替えることができる。しかし、何らかの理由で、電源電圧が急低下することがあり得る。実施例２によれば、初期状態では、コンパレータ２０１（ＣＨ０）でＣＭＰＩＮ０がＤｅｔＶｔ１以下に低下することを監視すると共に、同時に並行してコンパレータ２０２（ＣＨ１）によりＤｅｔＶｔ２以下の電圧に急低下することを監視することができる。さらに、コンパレータ２０１（ＣＨ０）がＣＭＰＩＮ０についてＤｅｔＶｔ１以下であることを検出すると自動的に、コンパレータ２０１（ＣＨ０）の基準電圧をＤｅｔＶｔ３に切り替える。従って、ＣＭＰＩＮ０の電圧がＤｅｔＶｔ１以上の電圧からＤｅｔＶｔ３以下の電圧まで急激に低下したとしても、コンパレータ２０１（ＣＨ０）の基準電圧を自動的に切り替える時間が確保されていれば問題は生じない。このコンパレータ２０１（ＣＨ０）の基準電圧を切り替える間も、ＣＭＰＩＮ０の電圧は、コンパレータ２０２（ＣＨ１）により監視することができる。さらに、１回割込み信号ＩＭＴＣＭＰ０を出力する条件が成立すると、基準電圧が自動的に切り替えられるので、たとえ、コンパレータがヒステリシス特性を持っていなくとも、図１で説明したスレッシュホールド電圧近辺でノイズにより複数回割込みが発生するという従来のマイクロコンピュータにおける問題も解決することができる。
【００５８】
なお、実施例２においては、ＩＣＭＰＯＵＴ０信号による割込みとＩＣＭＰＯＵＴ１信号による割込みでは割込みベクタアドレスが異なる場合には、ＩＣＭＰＯＵＴ０信号による割込みとＩＣＭＰＯＵＴ１信号による割込み要求が同時に発生した場合には、割込み制御回路２１１に一方の割込み要求を優先させる機能を設けても良い。例えば、ＣＭＰＩＮ０の電圧がＤｅｔＶｔ１以上の電圧からＤｅｔＶｔ２以下の電圧に急低下した場合は、ＩＣＭＰＯＵＴ０信号による割込み要求とＩＣＭＰＯＵＴ１信号による割込み条件がどちらも成立するが、ＩＣＭＰＯＵＴ１信号による電圧の急低下に対応する処理を優先させることができる。
【００５９】
また、実施例２のバリエーションとしては、ＩＣＭＰＯＵＴ０信号による割込み条件成立とＩＣＭＰＯＵＴ１信号による割込み条件成立が単独では、ＩＮＴＣＭＰ０信号を出力せずに両者の条件が同時に設立したときに初めて割込み信号ＩＮＴＣＭＰ０を出力するようにしてもよい。そのような機能を設ければ、ＣＭＰＩＮ０の電圧が上限電圧と下限電圧との中間電圧になったときだけ割込み信号ＩＮＴＣＭＰ０を出力するようにすることもできる。このような回路は、ＩＣＭＰＯＵＴ０信号に基づく割込み要求信号とＩＣＭＰＯＵＴ１信号に基づく割込み要求信号のＡＮＤ回路を設けてそのＡＮＤ回路の出力信号をＩＣＭＰＯＵＴ０信号とすればよい。
【実施例３】
【００６０】
図７は、実施例１のヒストリシス特性を持つコンパレータ回路と、実施例２の基準電圧の自動切換え機能を併せ持ったマイクロコンピュータ１００Ｂの電源監視部２００Ｂの回路ブロック図である。実施例１、実施例２とは、割込み制御回路２１１Ｂにセットリセットフリップフロップ２１２からのＣＭＰＯＵＴ０信号とコンパレータ２０１、２０２から直接来るＩＣＭＰＯＵＴ０、ＩＣＭＰＯＵＴ１信号が共に入力している点が異なる。ＣＭＰＯＵＴ０信号による割込みは、図１０で説明した割込みエッジ選択レジスタにより、ＩＣＭＰＯＵＴ０、ＩＣＭＰＯＵＴ１信号による割込みは、実施例２で説明した割込制御レジスタにより制御できる。
【実施例４】
【００６１】
図８は、実施例４のマイクロコンピュータ１００Ｃによる電圧監視部２００Ｃの回路ブロック図である。実施例４では、出力バッファ回路４００からセットリセットフリップフロップ回路２１２の出力信号ＣＭＰＯＵＴ０がマイクロコンピュータ１００Ｃの外部へ出力できるようになっている。すなわち、実施例４のマイクロコンピュータ１００Ｃでは、実施例３のマイクロコンピュータ１００Ｂに、入力端子ＶＣＭＰＩＮ０から入力した信号をヒステリシスを持ったディジタル信号に変換して出力端子ＯＵＴから出力する機能を備えている。ハイレベルスレッシュホールド電圧、ロウレベルスレッシュホールド電圧のヒステリシス特性は、自由に設定することができる。
【実施例５】
【００６２】
図９は、実施例５のマイクロコンピュータ１００Ｄによる電圧監視部２００Ｄの回路ブロック図である。図９では、実施例３のマイクロコンピュータ１００Ｂに、セットリセットフリップフロップ回路２１２の出力信号ＣＭＰＯＵＴ０をカウントするカウンタが設けられており、このカウンタの出力信号が割込み制御回路２１１Ｄに接続されている。例えば、交流電源の電圧を分圧した信号を被監視電圧入力端子ＶＣＭＰＩＮ０に接続すれば、交流電源の周波数をカウントすることもできる。交流電源の信号からノイズを除去するのは困難であるが、実施例５によれば、ヒステリシス特性のハイレベルスレッシュホールド電圧、ロウレベルスレッシュホールド電圧を自由に設定できるので、ノイズを除去して所望の信号のみをカウントし、カウント値が所定の値になったときに割込み信号ＩＮＴＣＭＰ０を出力することができる。なお、カウンタ４１０は、ワンチップマイクロコンヒュータに内蔵可能なカウンタをそのまま使用することができる。
【００６３】
以上、実施例について説明したが、本発明は上記実施例の構成にのみ制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００６４】
１００、１００Ａ、１００Ｂ、１００Ｃ、１００Ｄ：マイクロコンピュータ
１１０：バッテリー（外部電源）
１２０：レギュレータ（定電圧回路）
１３１、１３２：高精度抵抗
１３３：保護抵抗
２００：電圧監視部（コンパレータ部）
２０１：コンパレータＣＨ０（コンパータチャンネル０）
２０２：コンパレータＣＨ１（コンパータチャンネル１）
２１１、２１１Ａ、２１１Ｂ、２１１Ｄ：割込み制御回路（割込みコントローラ、イベントコントローラ）
２１２：セットリセットフリップフロップ回路
２２１：基準電圧発生回路（バンドギャップリファレンス回路）
２２２：抵抗ストリング電源回路
２２３：抵抗ストリング
２２４：スイッチ回路
２２５：トリミングロジック０（Ｄ／ＡコンバータＣＨ０のスイッチ切替回路）
２２６：トリミングロジック１（Ｄ／ＡコンバータＣＨ１のスイッチ切替回路）
２２７：ＶＲ０基準電圧設定レジスタ（プライマリレジスタ）
２２８：ＶＲ１基準電圧設定レジスタ（プライマリレジスタ）
２３１：ＯＲ回路
２３２、２３３、２３４：電源スイッチ
２３５、２３６：レベルシフタ
２４０：ＶＲ０基準電圧設定レジスタ群
２４１：ＶＲ１基準電圧設定レジスタ群
２４２：ＶＲ０予備電圧設定レジスタ（セカンダリレジスタ）
２４３：ＶＲ１予備電圧設定レジスタ（セカンダリレジスタ）
２５０：電圧比較部（ハードマクロ部）
３０１：遅延回路
３０２、４０１、４０２：インバータ
３０３：ＮＯＲ回路
３０４：ＡＮＤ回路
３０５：ＡＮＤＯＲ回路
３０６：割込みエッジ選択レジスタ
４００：出力バッファ回路
４１０：カウンタ
ＡＶＤＤ：電源端子（５Ｖ）
ＡＶＤＤＣ（５Ｖ）：アナログ回路用５Ｖ電源配線
ＡＧＮＤＢ、ＡＧＮＤＣ、ＧＮＤ：グランド配線
ＣＭＰＥＮ０：コンパレータＣＨ０イネーブル信号
ＣＭＰＥＮ１：コンパレータＣＨ１イネーブル信号
ＣＭＰＩＮ０：被監視電圧信号
ＣＭＰＯＵＴ０：ヒステリシスコンパレータ出力信号
ＩＮＴＣＭＰ０：割込み信号
ＩＣＭＰＯＵＴ０：コンパレータＣＨ０出力信号
ＩＣＭＰＯＵＴ１：コンパレータＣＨ１出力信号
ＶＣＭＰＩＮ０：被監視電圧入力端子
ＶＤＤＣ（１．２Ｖ）：ディジタル回路用１．２Ｖ電源配線
ＶＦ：帰還電圧
ＶＲ０：基準電圧ＣＨ０
ＶＲ１：基準電圧ＣＨ１
【図１】
0005432676.tif 000003
【図２】
0005432676.tif 000004
【図３】
0005432676.tif 000005
【図４】
0005432676.tif 000006
【図５】
0005432676.tif 000007
【図６】
0005432676.tif 000008
【図７】
0005432676.tif 000009
【図８】
0005432676.tif 000010
【図９】
0005432676.tif 000011
【図１０】
0005432676.tif 000012