(57)【特許請求の範囲】
【請求項１】
不揮発性メモリ（ＮＶＭ）セルであって、
共通接続されるソース、ドレイン、及びバルク領域電極と、記憶ノードに接続されるゲート電極とを有するＮＭＯＳ制御トランジスタ、
共通接続されるソース、ドレイン、及びバルク領域電極と、前記記憶ノードに接続されるゲート電極とを有するＰＭＯＳ消去トランジスタ、
ソース、ドレイン、及びバルク領域電極と、前記記憶ノードに接続されるゲート電極とを有するＮＭＯＳデータトランジスタであって、前記バルク領域電極が共通バルクノードに接続される、前記ＮＭＯＳデータトランジスタ、
前記ＮＭＯＳデータトランジスタの前記ドレイン電極に接続されるソース電極と、ドレイン電極と、前記共通バルクノードに接続されるバルク領域電極と、ゲート電極とを有する第１のＮＭＯＳパスゲートトランジスタ、及び、
前記ＮＭＯＳデータトランジスタの前記ソース電極に接続されるドレイン電極と、ソース電極と、前記共通バルクノードに接続されるバルク領域電極と、ゲート電極とを有する第２のＮＭＯＳパスゲートトランジスタ、
を含む、ＮＶＭセル。
【請求項２】
不揮発性メモリ（ＮＶＭ）セルをプログラミングする方法であって、
前記ＮＶＭセルが、
共通接続されるソース、ドレイン、及びバルク領域電極と、記憶ノードに接続されるゲート電極とを有するＮＭＯＳ制御トランジスタ、
共通接続されるソース、ドレイン、及びバルク領域電極と、前記記憶ノードに接続されるゲート電極とを有するＰＭＯＳ消去トランジスタ、
ソース、ドレイン、及びバルク領域電極と、前記記憶ノードに接続されるゲート電極とを有するＮＭＯＳデータトランジスタであって、前記バルク領域電極が共通バルクノードに接続される、前記ＮＭＯＳデータトランジスタ、
前記ＮＭＯＳデータトランジスタの前記ドレイン電極に接続されるソース電極と、第１のアレイビット線に接続されるドレイン電極と、前記共通バルクノードに接続されるバルク領域電極と、第１のアレイワード線に接続されるゲート電極とを有する第１のＮＭＯＳパスゲートトランジスタ、及び、
前記ＮＭＯＳデータトランジスタの前記ソース電極に接続されるドレイン電極と、第２のアレイビット線に接続されるソース電極と、前記共通バルクノードに接続されるバルク領域電極と、第２のアレイワード線に接続されるゲート電極とを有する第２のＮＭＯＳパスゲートトランジスタ、
を含み、
前記ＮＶＭセルプログラミング方法が、
前記ＮＶＭセルの前記ＮＭＯＳ制御トランジスタ、前記ＰＭＯＳ消去トランジスタ、及び前記ＮＭＯＳデータトランジスタの、ソース、ドレイン、バルク領域、及びゲート電極を０Ｖに設定すること、
前記第１のアレイワード線を正の禁止電圧に及び前記第１のアレイビット線を０Ｖに設定すること、或いは前記第２のアレイワード線を前記正の禁止電圧に及び前記第２のアレイビット線を０Ｖに設定することのいずれか、又はその両方をする一方で、前記共通バルクノードを０Ｖに設定すること、
予め定義されたプログラミング時間の間、前記ＮＭＯＳ制御トランジスタの共通接続されるソース、ドレイン、及びバルク領域電極に印加される制御電圧を０Ｖから最大の正の制御電圧まで及び前記ＰＭＯＳ消去トランジスタの共通接続されるソース、ドレイン、及びバルク領域電極に印加される消去電圧を０Ｖから最大の正の消去電圧まで傾斜増加させること、
前記制御電圧を前記最大の正の制御電圧から０Ｖまで及び前記消去電圧を前記最大の正の消去電圧から０Ｖまで傾斜減少させること、及び、
前記正の禁止電圧に設定された全ての電極を０Ｖに戻すこと、
を含む、方法。
【請求項３】
請求項２の前記プログラミング方法であって、前記正の禁止電圧が約３．３Ｖである、方法。
【請求項４】
請求項２の前記プログラミング方法であって、前記正の禁止電圧が約５．０Ｖである、方法。
【請求項５】
複数の不揮発性メモリ（ＮＶＭ）セルを含むＮＶＭセルアレイをプログラミングする方法であって、
前記アレイ内の各ＮＶＭセルが、
共通接続されるソース、ドレイン、及びバルク電極と、記憶ノードに接続されるゲート電極とを有するＮＭＯＳ制御トランジスタ、
共通接続されるソース、ドレイン、及びバルク領域電極と、前記記憶ノードに接続されるゲート電極とを有するＰＭＯＳ消去トランジスタ、
ソース、ドレイン、及びバルク領域電極と、前記記憶ノードに接続されるゲート電極とを有するＮＭＯＳデータトランジスタであって、前記バルク領域電極が共通バルクノードに接続される、前記ＮＭＯＳデータトランジスタ、
前記ＮＭＯＳデータトランジスタの前記ドレイン電極に接続されるソース電極と、第１のアレイビット線に接続されるドレイン電極と、前記共通バルクノードに接続されるバルク領域電極と、第１のアレイワード線に接続されるゲート電極とを有する第１のＮＭＯＳパスゲートトランジスタ、及び、
前記ＮＭＯＳデータトランジスタの前記ソース電極に接続されるドレイン電極と、第２のアレイビット線に接続されるソース電極と、前記共通バルクノードに接続されるバルク領域電極と、第２のアレイワード線に接続されるゲート電極とを有する第２のＮＭＯＳパスゲートトランジスタ、
を含み、
前記ＮＶＭセルアレイをプログラミングする方法が、
前記ＮＶＭセルアレイ内の各ＮＶＭセルに対し、前記ＮＭＯＳ制御トランジスタ、前記ＰＭＯＳ消去トランジスタ、及び前記ＮＭＯＳデータトランジスタの、ソース、ドレイン、バルク領域、及びゲート電極を０Ｖに設定すること、
プログラミングするために選択される前記ＮＶＭセルアレイ内の各ＮＶＭセルに対し、前記第１のアレイワード線を正の禁止電圧に及び前記第１のアレイビット線を０Ｖに設定するか、或いは前記第２のアレイワード線を前記正の禁止電圧に及び前記第２のアレイビット線を０Ｖに設定すること、又はその両方とする一方で、前記共通バルクノードを０Ｖに設定すること、
プログラミングのために選択されない前記ＮＶＭセルアレイ内の各ＮＶＭセルに対し、前記第１及び第２のアレイワード線を０Ｖに設定する一方で、前記第１の又は第２のアレイビット線のいずれか又はその両方を、前記正の禁止電圧又は０Ｖに設定する一方、前記共通バルクノードを０Ｖに設定すること、プログラミング時間の間、前記制御電圧を０Ｖから最大の正の制御電圧まで及び消去電圧を０Ｖから最大の正の消去電圧まで傾斜増加させること、
前記ＮＭＯＳ制御トランジスタの共通接続されるソース、ドレイン、及びバルク領域電極に印加される制御電圧を前記最大の正の制御電圧から０Ｖまで及び前記ＰＭＯＳ消去トランジスタの共通接続されるソース、ドレイン、及びバルク領域電極に印加される消去電圧を前記最大の正の消去電圧から０Ｖまで傾斜減少させること、及び、
前記正の禁止電圧に設定された前記ＮＶＭセルアレイ内の全ての電極を０Ｖに戻すこと、
を含む、方法。
【請求項６】
請求項５に記載のプログラミング方法であって、前記正の禁止電圧が約３．３Ｖである、方法。
【請求項７】
請求項５に記載のプログラミング方法であって、前記正の禁止電圧が約５．０Ｖである、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路メモリデバイスに関し、特に、不揮発性メモリ（ＮＶＭ）セルアレイ内のプログラムされたＮＶＭセルのフローティングゲートとプログラムされていないＮＶＭセルアレイ内のフローティングゲートとの間の電圧差の増加を促進する５トランジスタＮＶＭセルに関連する。
【背景技術】
【０００２】
２００７年１月１６日にポプレバインらに付与された米国特許第７，１６４，６０６号は、プログラミング用の逆ファウラー・ノルドハイム・トンネルリングを利用する全ＰＭＯＳ４トランジスタ不揮発性メモリ（ＮＶＭ）セルを開示している。
【０００３】
図１を参照すると、米国特許第７，１６４，６０６号に開示されているように、共通接続されるフローティングゲート電極を有する全ＰＭＯＳ４トランジスタＮＶＭセルを含むＮＶＭアレイをプログラムする方法に従って、アレイ内のプログラムしようとする各ＮＶＭに対し、セルの全ての電極が接地される。次いで、禁止電圧Ｖｎが、セルの読み出しトランジスタＰｒのバルク接続されるソース領域Ｖｒに、セルの消去トランジスタＰｅの共通接続されるドレイン、バルク、及びソース領域Ｖｅに、及び読み出しトランジスタＰｒのドレイン領域Ｄｒに印加される。セルのプログラミングトランジスタＰｗのソース領域Ｖｐ及びドレイン領域Ｄｐは接地される。プログラミングトランジスタＰｗのバルクＶｎｗは任意選択であり、接地することもできるし、禁止電圧Ｖｎのままとこともできる。アレイ内のプログラムするように選択されない全てのセルに対し、禁止電圧Ｖｎが、電極Ｖｒ、Ｖｅ、及びＤｒに印加され、電極Ｖｐ、Ｄｐ、及びＶｎｗにも印加される。次いで、セルの制御トランジスタＰｃの制御電圧Ｖｃが、プログラミング時間Ｔｐｒｏｇに０Ｖから最大プログラミング電圧Ｖｃｍａｘに掃引される。次いで、制御ゲート電圧Ｖｃが、最大プログラミング電圧Ｖｃｍａｘから０Ｖまで傾斜減少される。次いで、セルの全ての電極及び禁止電圧Ｖｎが接地に戻される。
【０００４】
米国特許第７，１６４，６０６号に詳細に記載されているように、その中で開示された全ＰＭＯＳ４トランジスタＮＶＭセルは、プログラミング用の逆ファウラー・ノルドハイム・トンネルリングに依存している。つまり、全ＰＭＯＳ  ＮＶＭセルのプログラミングトランジスタのフローティングゲート電極と、プログラミングトランジスタのドレイン、ソース、及びバルク電極との間の電位差が、トンネルリング閾値電圧を超えるとき、ドレイン及びソース電極からフローティングゲートまで電子がトンネルして、フローティングゲートを負に帯電させる。
【０００５】
本発明に関する背景情報を提供するため、米国特許第７，１６４，６０６号を参照によりその全体を本明細書に組み込む。
【０００６】
米国特許第７，１６４，６０６号に開示された全ＰＭＯＳ４トランジスタＮＶＭセルのプログラミング技術は、高電流電力源を必要とせずに多数のセルを同時にプログラムし得る低電流消費と、簡単なプログラムシーケンスという利点をともに提供するものである。しかし、上述のように、プログラミングシーケンスの間、アレイ内のプログラムされていないＮＶＭセルの読み出しトランジスタＰｒの及びプログラミングトランジスタＰｗのドレイン及びソース領域が固定禁止電圧Ｖｎに設定され、一方、消去トランジスタＰｅのＶｅ電極が禁止電圧Ｖｎに設定され、制御トランジスタＰｃのＶｃ電極が０ＶからＶｃｍａｘまで傾斜増加される。その結果、トラップされるチャージの量がプログラムされたセルのフローティングゲートにトラップされる負のチャージより少ない場合でも、プログラムされていないセルのフローティングゲートに負のチャージがトラップされる。これにより、プログラムされていないセルのフローティングゲートの電圧レベルが、プログラムされたセルのフローティングゲートの電圧レベルを上回る、ほぼＶｎに設定される。これは、プログラムされたセルのフローティングゲートとプログラムされていないセルのフローティングゲートとの間の最大可能電圧差がＶｎであることを意味する。この状態のプログラムされていないセルは「ディスターブされたセル」と呼ばれる。
【０００７】
このため、プログラムされたＮＶＭセルとプログラムされていないＮＶＭセルのフローティングゲート間の電圧差を増加させるが、全ＰＭＯＳ４トランジスタＮＶＭセルの利点を保持するＮＶＭセル設計が必要とされている。
【発明の概要】
【０００８】
本発明は、複数の不揮発性メモリ（ＮＶＭ）セルを含むＮＶＭセルアレイをプログラミングする方法を提供する。アレイ内の各ＮＶＭセルは、共通接続されるソース、ドレイン、及びバルク領域電極と、記憶ノードに接続されるゲート電極とを有するＮＭＯＳ制御トランジスタ、共通接続されるソース、ドレイン、及びバルク領域電極と、記憶ノードに接続されるゲート電極とを有するＰＭＯＳ消去トランジスタ、ソース、ドレイン、及びバルク領域電極と、記憶ノードに接続されるゲート電極とを有するＮＭＯＳデータトランジスタであって、バルク領域電極が共通バルクノードに接続されるＮＭＯＳデータトランジスタ、ＮＭＯＳデータトランジスタのドレイン電極に接続されるソース電極と、第１のアレイビット線に接続されるドレイン電極と、共通バルクノードに接続されるバルク領域電極と、第１のアレイワード線に接続されるゲート電極とを有する第１のＮＭＯＳパスゲートトランジスタ、及びＮＭＯＳデータトランジスタのソース電極に接続されるドレイン電極と、第２のアレイビット線に接続されるソース電極と、共通バルクノードに接続されるバルク領域電極と、第２のアレイワード線に接続されるゲート電極とを有する第２のＮＭＯＳパスゲートトランジスタを含む。このＮＶＭセルアレイをプログラミングする方法は、アレイ内の各ＮＶＭセルに対し、ＮＶＭセルのＮＭＯＳ制御トランジスタ、ＰＭＯＳ消去トランジスタ、及びＮＭＯＳデータトランジスタの、ソース、ドレイン、バルク領域及びゲート電極を０Ｖに設定すること、プログラミングするよう選択されるアレイ内の各セルに対し、第１のアレイワード線を正の禁止電圧に且つ対応する第２のビット線を０Ｖに設定すること、又は第２のアレイワード線を正の禁止電圧に且つ対応する第２のビット線を０Ｖに設定すること、又はその両方とし、更に共通バルクノードを０Ｖに設定すること、プログラミングのために選択されないアレイ内の各セルに対し、第１及び第２のアレイワード線を０Ｖに設定する一方、第１の又は第２のアレイビット線のいずれか（又は両方）を正の禁止電圧又は０Ｖに設定すること、及び共通バルクノードを０Ｖに設定すること、予め定義されたプログラミング時間の間制御電圧を０Ｖから正の制御電圧まで及び消去電圧を０Ｖから正の制御電圧まで傾斜増加させること、制御電圧を正の制御電圧から０Ｖまで及び消去電圧を正の消去電圧から０Ｖまで傾斜減少させること、及び正の禁止電圧に設定された全ての電極を０Ｖに戻すことを含む。
【０００９】
本発明の特徴及び利点は、本発明の以下の詳細な説明、及び本発明の概念を利用する例示の実施例を示す添付の図面を考慮すればよりよく理解されよう。
【図面の簡単な説明】
【００１０】
【図１】図１は、全ＰＭＯＳ４トランジスタＮＶＭセルを図示する概略図である。
【００１１】
【図２】図２は、本発明の概念に従った、５トランジスタＮＶＭセルの一実施例を図示する概略図である。
【００１２】
【図３】図３は、図１の全ＰＭＯＳ４トランジスタＮＶＭセルを図示する断面図である。
【００１３】
【図４】図４は、本発明の概念に従った、図２の５トランジスタＮＶＭセルの構造的実施例を図示する断面図である。
【００１４】
【図５】図５は、本発明の概念に従った、図２の５トランジスタＮＶＭセルの代替の構造的実施例を図示する断面図である。
【００１５】
【図６】図６は、図２に示したタイプの複数の５トランジスタＮＶＭセルを含むＮＶＭセルアレイの一実施例を図示する概略図である。
【発明を実施するための形態】
【００１６】
図２は、図１に示す全ＰＭＯＳ４トランジスタ不揮発性メモリ（ＮＶＭ）セル１００を有利に改変する本発明の概念に従った５トランジスタＮＶＭセル２００の一実施例を示す。更に具体的には、５トランジスタＮＶＭセル２００は、全ＰＭＯＳセル１００のＰＭＯＳ制御トランジスタＰｃを、制御電圧Ｖｃを受け取る、共通接続されるソース、ドレイン、及びバルク領域電極を有するＮＭＯＳ制御トランジスタＮｃで置き換えており、ＮＭＯＳ制御トランジスタＮｃのゲート電極が、記憶ノードＮｓに接続される。ＮＶＭセル２００は、消去電圧Ｖｅを受け取る、共通接続されるソース、ドレイン、バルク領域電極を有するＰＭＯＳ消去トランジスタＰｅを更に含み、消去トランジスタＰｅのゲート電極が、記憶ノードＮｓに接続される。図２の５トランジスタＮＶＭセル２００は、図１の全ＰＭＯＳ  ＮＶＭセル１００のＰＭＯＳ読み出しトランジスタＰｒ及びＰＭＯＳプログラムトランジスタＰｗを、記憶ノードＮｓに接続されるゲート電極を有する単一のＮＭＯＳデータトランジスタＮｄで置き換える。５トランジスタＮＶＭセル２００は、第１のＮＭＯＳパスゲートトランジスタＰＧｌ及び第２のＮＭＯＳパスゲートトランジスタＰＧ２を更に含む。第１のＮＭＯＳパスゲートトランジスタＰＧｌは、データトランジスタＮｄのソース電極と第１のＮＶＭセルアレイビット線Ｂｌとの間に接続され、第１のＮＭＯＳパスゲートトランジスタＰＧｌのゲート電極は、第１のＮＶＭセルアレイワード線Ｗｌに接続される。第２のＮＭＯＳパスゲートトランジスタＰＧ２が、データトランジスタＮｄのドレイン電極と第２のＮＶＭセルアレイビット線Ｂ２との間に接続され、第２のＮＭＯＳパスゲートトランジスタＰＧ２のゲート電極は、第２のＮＶＭセルアレイワード線Ｗ２に接続される。データトランジスタＮｄ、第１のＮＭＯＳパスゲートトランジスタＰＧｌ、及び第２のＮＭＯＳパスゲートトランジスタのバルク領域電極は、バルク領域プログラミング電圧Ｖｐｗを受信するよう共通接続される。
【００１７】
図３は、ＰＭＯＳトランジスタ間の大型のＮウェル間隔を備えた、図１の全ＰＭＯＳ４トランジスタＮＶＭセル１００の断面を示す。図４は、図２の５トランジスタＮＶＭセル２００の断面を示す。図３及び図４に垂直の破線で示すように、図２の５トランジスタＮＶＭセル２００は、図１の全ＰＭＯＳ  ＮＶＭセル１００よりコンパクトな設計を有する。図４は、図２のＮＶＭセルのＮＭＯＳ制御トランジスタＮｃが、アイソレートされるＰウェル４００に構築されることを更に示す。図４は、ＮＶＭセル２００のＮＭＯＳデータトランジスタＮｄ、第１のＮＭＯＳパスゲートトランジスタＰＧｌ、及び第２のＮＭＯＳパスゲートトランジスタＰＧ２のバルク（基板）領域が、Ｐ基板４０２を介して共通接続されることを更に示す。図５は、ＮＶＭセル２００の代替実施例の断面を示し、ＮＭＯＳデータトランジスタＮｄ、第１のＮＭＯＳパスゲートトランジスタＰＧｌ、及び第２のＮＭＯＳパスゲートトランジスタＰＧ２の共通接続されるバルク領域が、アイソレートされるＰウェル５００内に形成される。図５の垂直の破線は、図４の実施例と同じ寸法であり、そのため、図３の全ＰＭＯＳセルよりコンパクトである代替実施例を示す。
【００１８】
図６は、図２に関連して上述したタイプの複数の５トランジスタＮＶＭセル２００に組み込まれるＮＶＭセルアレイ６００を示す。
【００１９】
図２及び図６を参照して、アレイ６００内の５トランジスタＮＶＭセル２００のプログラム、消去、及び読み出しシーケンスは、次の通りである。
【００２０】
プログラムシーケンス
セル２００の全ての電極は０Ｖに設定される。プログラムされるよう選択されたアレイ６００内の全てのセルに対し、第１のアレイワード線Ｗｌを正の禁止電圧Ｖｎに且つ対応する第１のアレイビット線Ｂｌを０Ｖに設定するか、或いは第２のアレイワード線Ｗ２を正の禁止電圧Ｖｎに且つ対応する第２のビット線Ｂ２を０Ｖに設定するか、又はその両方とし、バルク領域電極Ｖｐｗも０Ｖに設定される。プログラムされるよう選択されないアレイ６００内の全てのセル２００に対し、第１のアレイワード線Ｗｌ及び第２のアレイワード線Ｗ２の両方を０Ｖに設定し、第１のアレイビット線Ｂｌ又は第２のアレイビット線Ｂ２のいずれか又はその両方を、正の禁止電圧Ｖｎ又は０Ｖに設定し、バルク領域電極Ｖｐｗは０Ｖに設定される。次に、制御電圧Ｖｃを０Ｖから正の最大制御電圧Ｖｃｍａｘまで、及び消去電圧を０Ｖから正の最大消去電圧Ｖｅｍａｘまで傾斜増加させ、予め定義されたプログラミング時間Ｔｐｒｏｇの間両方の電圧を保つ。（全ＰＭＯＳ  ＮＶＭセル１００のプログラミングシーケンスに比し、ここでは、消去電圧Ｖｅは、アイソレートされたＰウェルとＮウェルとの間に形成されるＰＮダイオード（図３及び図４参照）が順方向バイアスしないようにするため、制御電圧Ｖｃと共に傾斜増加される。）次いで、制御電圧Ｖｃが最大の正の制御電圧Ｖｃｍａｘから０Ｖまで傾斜減少され、消去電圧Ｖｅが最大の正の消去電圧Ｖｅｍａｘから０Ｖまで傾斜減少される。その後、アレイ内の正の禁止電圧Ｖｎに設定された全てのセル電極が０Ｖに戻される。
【００２１】
上述の工程の後、プログラミングシーケンスが、アレイのプログラムされていないセルのディスターブ状態なしに終了する。
【００２２】
消去シーケンス
アレイ６００内の消去されるべき各ＮＶＭセル２００に対し、消去電圧Ｖｅを０Ｖから最大の正の消去電圧Ｖｅｍａｘまで傾斜増加させ、予め定義された消去時間Ｔｅｒａｓｅの間この電圧Ｖｅｍａｘを保ち、その後、消去電圧Ｖｅを最大の正の消去電圧Ｖｅｍａｘから０Ｖまで傾斜減少させる。このセルの全ての他の電極は０Ｖに設定される。
【００２３】
読み出しシーケンス
アレイ６００内の読み出そうとする各ＮＶＭセル２００に対し、第１のアレイワード線Ｗｌ及び第２のアレイワード線Ｗ２を正の禁止電圧Ｖｎに設定し、第１のアレイビット線Ｂｌ及び第２のアレイビット線Ｂ２を約１Ｖ（例えば、プログラムされたセルのディスターブを防ぎつつ、セル電流を読み出すのに充分な電圧）の電圧差に設定する。このセルの全ての他の電極は０Ｖに設定される。
【００２４】
プログラミング、消去、及び読み出しシーケンスに用いられる電圧レベルは、ＮＶＭセルのトランジスタで使用するゲート酸化物の厚さに依存することが当業者には理解されよう。例えば、ゲート酸化物の厚さが６０〜８０オングストロームの場合、Ｔｐｒｏｇ＝Ｔｅｒａｓｅ〜＝２０〜５０ミリ秒で、Ｖｎ〜＝３．３Ｖ、Ｖｃｍａｘ＝Ｖｅｍａｘ〜＝１０Ｖである。ゲート酸化物の厚さが１２０オングストロームの場合、Ｔｐｒｏｇ＝Ｔｅｒａｓｅ〜＝２０〜５０ミリ秒で、Ｖｎ〜＝５．０Ｖ、Ｖｃｍａｘ＝Ｖｅｍａｘ〜＝１６Ｖである。
【００２５】
図２を参照すると、ＮＶＭセル２００に第１のＮＭＯＳパス トランジスタＰＧ１及び第２のＮＭＯＳパス トランジスタＰＧ２を付加することで、図１の全ＰＭＯＳ  ＮＶＭセル１００の場合に固定電圧Ｖｎに設定されるのとは対照的に、上述のように、プログラミングシーケンスの間、プログラムされていないセルに対しＮＭＯＳデータトランジスタＮｄのドレイン及びソース領域がフローティングであることが可能となる。これにより、制御電圧Ｖｃ及び消去電圧Ｖｅが、プログラミングシーケンスの間、０ＶからそれぞれＶｃｍａｘ及びＶｅｍａｘまで傾斜増加されるので、データトランジスタＮｄのドレイン及びソース領域を、Ｖｎレベルを上回って上昇させることが可能である。その結果、極わずか又は全くない負のチャージが、プログラムされていないＮＶＭセルのフローティングゲートにトラップされる。このため、プログラムされていないセルは、それらの初期電圧状態（通常、プログラミングシーケンスの前に実行される消去シーケンス後の状態）を保持し、これは通常、プログラムされたＮＶＭセルのものを上回るＶｎより大きいレベルである。このことは、プログラムされたＮＶＭセルのフローティングゲートとプログラムされていないＮＶＭセルのフローティングゲートとの間の最大可能電圧差が、通常、Ｖｎより大きいことを意味する。この状態のプログラムされていないセルは典型的に、ディスターブされていないセルと呼ばれる。５トランジスタＮＶＭセル２００の場合のプログラムされたＮＶＭセルのフローティングゲートとプログラムされていないＮＶＭセルのフローティングゲートとの間の電圧差が、全ＰＭＯＳ  ＮＶＭセル１００の場合の差より大きいため、ＮＶＭセル２００は、ＮＶＭセル１００に比べ優れたノイズマージン及びデータ保持時間を有する。同時に、５トランジスタＮＶＭセル２００は、図１の全ＰＭＯＳ  ＮＶＭセル１００の逆ファウラー・ノルドハイム・トンネルリング・プログラミング手法の利点を依然として保持している。
【００２６】
上述の本発明の特定の実施例は例として提供されたものであり、当業者であれば、添付の特許請求の範囲が示すような本発明及びその均等物の範囲から逸脱することなく、他の改変も想起するであろうことを理解されたい。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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