(57)【特許請求の範囲】
【請求項１】
光電変換領域が設けられた固体撮像素子と、該固体撮像素子の外周部に沿って設けられたスクライブライン領域を有する半導体基板と、
該半導体基板の上層に形成された配線層と、
該配線層の上層に形成された支持基板と、
前記半導体基板の前記スクライブライン領域内のブレード領域と前記固体撮像素子の間に設けられ、同半導体基板を貫通する溝部とを備え、
前記配線層は、前記半導体基板の前記スクライブライン領域内のブレード領域と前記溝部の間に対応する領域にガードリング層を備える 
固体撮像装置。
【請求項２】
前記溝部の少なくとも一部に所定の材料が埋め込まれている
請求項１、請求項２または請求項３に記載の固体撮像装置。
【請求項３】
前記溝部の全部に所定の材料が埋め込まれている
請求項１、請求項２または請求項３に記載の固体撮像装置。
【請求項４】
半導体基板に光電変換領域を有する固体撮像素子を形成する工程と、
半導体基板のスクライブライン領域内のブレード領域と固体撮像素子の形成領域の間に有底の溝部を形成する工程と、
該溝部に所定の材料を充填する工程と、
前記半導体基板の所定の材料が充填された前記溝部が形成された側の面の上層に配線層及びガードリング層を形成する工程と、
前記半導体基板の前記配線層とは逆側の面から同半導体基板を薄膜化して前記溝部の底部を除去する工程とを備え、
前記ガードリング層は、前記半導体基板の前記スクライブライン領域内のブレード領域と前記溝部の間に対応する領域に形成されている
固体撮像装置の製造方法。
【請求項５】
半導体基板に光電変換領域を有する固体撮像素子を形成する工程と、
半導体基板のスクライブライン領域内のブレード領域と固体撮像素子の形成領域の間に有底の溝部を形成する工程と、
該溝部に所定の材料を充填する工程と、
前記半導体基板の所定の材料が充填された前記溝部が形成された側の面の上層に配線層及びガードリング層を形成する工程と、
前記半導体基板の前記配線層とは逆側の面から同半導体基板を薄膜化して前記溝部の底部を除去する工程と、
薄膜化された半導体基板をブレード領域からダイシングする工程とを備え、
前記ガードリング層は、前記半導体基板の前記スクライブライン領域内のブレード領域と前記溝部の間に対応する領域に形成されている
固体撮像素子の製造方法。
【請求項６】
半導体チップと、該半導体チップの外周部に沿って設けられたスクライブライン領域とを有する第１の半導体基板と、
該第１の半導体基板の上層に形成された配線層と、
該配線層の上層に形成された第２の半導体基板と、
前記第１の半導体基板の前記スクライブライン領域内のブレード領域と前記半導体チップとの間に設けられ、同第１の半導体基板を貫通する溝部を備え、
前記配線層は、前記第１の半導体基板の前記スクライブライン領域内のブレード領域と前記溝部の間に対応する領域にガードリング層を備える
半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は固体撮像装置及びその製造方法、並びに固体撮像素子の製造方法及び半導体装置に関する。詳しくは、半導体基板が複数枚積層されて構成された固体撮像装置及びその製造方法、並びに半導体基板が複数枚積層されて構成された固体撮像素子の製造方法及び半導体装置に係るものである。
【背景技術】
【０００２】
一般に、半導体チップの製造においては、ウェハ上に複数の半導体チップを形成した後、半導体チップの周囲に設けられたスクライブラインに沿ってブレードでダイシングすることによって、個々の半導体チップに分割している。
【０００３】
そして、ブレードによるダイシング時に生じるチッピングを抑制するために、スクライブラインに位置する配線層内にダイシング時の膜剥がれの進行を抑制するためのチッピング防止壁（ガードリング）を形成するといった構造が提案されている。
【０００４】
ところで、近年では、複数枚の半導体基板同士を貼り合わせた３次元実装技術が一般に採用されるに至っており、特許文献１には支持基板に半導体基板を貼り合わせて構成された裏面照射型固体撮像装置が提案されている。また、半導体ウェハ同士を貼り合わせて貫通電極で接続するといった半導体装置も提案されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−１８２１４２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、３次元実装技術によって実装された半導体装置は、通常のダイシングと異なり、ダイシング時にブレードが当たる面と土台となる支持基板との間に厚い（例えば２〜１０μｍ）半導体基板が介在することとなる。
【０００７】
そのために、図２０で示す様に、半導体基板１０１と半導体基板の上層の絶縁膜（配線層を構成する絶縁膜）１０２との界面にチッピングＣが伝搬してしまう。また、半導体基板１０１の上層の絶縁膜（配線層）１０２内にもチッピングＣが伝搬してしまう。この様に、３次元実装技術によって実装された半導体装置では、３次元実装を行っていない半導体装置では見られない特有のチッピングが発生することとなる。
【０００８】
ここで、チッピングが半導体チップ領域まで到達した場合には製品不良となり、歩留まりの低下が懸念される。なお、図２０中符号１０３はガードリングを示し、符号１０４は支持基板を示している。
【０００９】
本発明は以上の点に鑑みて創案されたものであって、３次元実装技術を用いた場合であってもチッピングを抑制することができる固体撮像装置及びその製造方法、並びに固体撮像素子の製造方法及び半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記の目的を達成するために、本発明に係る固体撮像装置では、光電変換領域が設けられた固体撮像素子と、該固体撮像素子の外周部に沿って設けられたスクライブライン領域を有する半導体基板と、該半導体基板の上層に形成された配線層と、該配線層の上層に形成された支持基板と、前記半導体基板の前記スクライブライン領域内のブレード領域と前記固体撮像素子の間に設けられ、同半導体基板を貫通する溝部とを備える。
【００１１】
ここで、半導体基板のスクライブライン領域内のブレード領域と固体撮像素子の間に設けられた半導体基板を貫通する溝部によって、半導体基板と配線層との界面を伝搬するチッピングを抑止することができる。
【００１２】
また、半導体基板のスクライブライン領域内のブレード領域と固体撮像素子の間に対応する配線層の領域にガードリング層を設けることによって、配線層内を伝搬するチッピングを抑止することができる。
【００１３】
なお、配線層内を伝搬するチッピングがガードリング層に到達すると、半導体基板側に伝搬方向を変え、半導体基板と配線層との界面を伝搬することが考えられる。そのために、ガードリング層は半導体基板のブレード領域と溝部との間に対応する配線層の領域に形成されることが好ましい。
【００１４】
また、上記の目的を達成するために、本発明に係る固体撮像装置の製造方法では、半導体基板に光電変換領域を有する固体撮像素子を形成する工程と、半導体基板のスクライブライン領域内のブレード領域と固体撮像素子の形成領域の間に有底の溝部を形成する工程と、該溝部に所定の材料を充填する工程と、前記半導体基板の所定の材料が充填された前記溝部が形成された側の面の上層に配線層を形成する工程と、前記半導体基板の前記配線層とは逆側の面から同半導体基板を薄膜化して前記溝部の底部を除去する工程とを備える。
【００１５】
また、上記の目的を達成するために、本発明に係る固体撮像素子の製造方法では、半導体基板に光電変換領域を有する固体撮像素子を形成する工程と、半導体基板のスクライブライン領域内のブレード領域と固体撮像素子の形成領域の間に有底の溝部を形成する工程と、該溝部に所定の材料を充填する工程と、前記半導体基板の所定の材料が充填された前記溝部が形成された側の面の上層に配線層を形成する工程と、前記半導体基板の前記配線層とは逆側の面から同半導体基板を薄膜化して前記溝部の底部を除去する工程と、薄膜化された半導体基板をブレード領域からダイシングする工程とを備える。
【００１６】
ここで、半導体基板のスクライブライン領域内のブレード領域と固体撮像素子の形成領域の間に有底の溝部を形成し、その後、半導体基板の配線層とは逆側の面から半導体基板を薄膜化して溝部の底部を除去することによって、半導体基板のスクライブラインの領域内のブレード領域と固体撮像素子の間に半導体基板を貫通する溝部を形成することができる。そして、こうした溝部によって半導体基板と配線層との界面を伝搬するチッピングを抑止することができる。
【００１７】
なお、「半導体基板に光電変換領域を有する固体撮像素子を形成した後に、半導体基板のスクライブライン領域内のブレード領域と固体撮像素子の形成領域の間に有底の溝部を形成」しても良いし、「半導体基板のスクライブライン領域内のブレード領域と固体撮像素子の形成領域の間に有底の溝部を形成した後に、半導体基板に光電変換領域を有する固体撮像素子を形成」しても良い。
【００１８】
また、上記の目的を達成するために、本発明の半導体装置は、半導体チップと、該半導体チップの外周部に沿って設けられたスクライブライン領域とを有する第１の半導体基板と、該第１の半導体基板の上層に形成された配線層と、該配線層の上層に形成された第２の半導体基板と、前記第１の半導体基板の前記スクライブライン領域内のブレード領域と前記半導体チップとの間に設けられ、同第１の半導体基板を貫通する溝部を備える。
【００１９】
ここで、第１の半導体基板のスクライブライン領域内のブレード領域と半導体チップとの間に設けられた第１の半導体基板を貫通する溝部によって、第１の半導体基板と配線層との界面を伝搬するチッピングを抑止することができる。
【発明の効果】
【００２０】
本発明の固体撮像装置及びその製造方法、並びに固体撮像素子の製造方法及び半導体装置では、チッピングの抑制ができ、製造歩留まりの向上が実現することとなる。
【図面の簡単な説明】
【００２１】
【図１】本発明を適用した固体撮像装置の一例を説明するための模式図である。
【図２】固体撮像素子を説明するための模式図である。
【図３】画素部の単位画素の回路構成の一例を説明するための模式図である。
【図４】本発明を適用した固体撮像装置の一例を説明するための模式的な断面図である。
【図５】半導体基板の画素部の要部拡大図である。
【図６】チッピング防止壁の構成を説明するための模式図である。
【図７】チッピング防止壁によるチッピングの抑止を説明するための模式図である。
【図８】本発明を適用した固体撮像装置の製造方法の一例を説明するための模式図（１）である。
【図９】本発明を適用した固体撮像装置の製造方法の一例を説明するための模式図（２）である。
【図１０】本発明を適用した固体撮像装置の製造方法の一例を説明するための模式図（３）である。
【図１１】本発明を適用した固体撮像装置の製造方法の一例を説明するための模式図（４）である。
【図１２】本発明を適用した半導体装置の一例を説明するための模式的な断面図である。
【図１３】本発明を適用した半導体装置の製造方法の一例を説明するための模式図（１）である。
【図１４】本発明を適用した半導体装置の製造方法の一例を説明するための模式図（２）である。
【図１５】本発明を適用した半導体装置の製造方法の一例を説明するための模式図（３）である。
【図１６】本発明を適用した半導体装置の製造方法の一例を説明するための模式図（４）である。
【図１７】本発明の効果を説明するための模式図である。
【図１８】第１の実施の形態の変形例を説明するための模式図である。
【図１９】有機光電変換膜と有機カラーフィルタ層の平面的配置（コーディング）の一例を説明するための模式図である。
【図２０】チッピングの伝搬を説明するための模式図である。
【発明を実施するための形態】
【００２２】
以下、本発明を実施するための形態（以下、「実施の形態」と称する）について説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態
２．第２の実施の形態
３．変形例
【００２３】
＜１．第１の実施の形態＞
［固体撮像装置の構成］
図１は本発明を適用した固体撮像装置の一例を説明するための模式図であり、ここで示す固体撮像装置１は、複数の裏面照射型の固体撮像素子（半導体チップ）２が形成されており、固体撮像素子同士の間隙にはスクライブライン３が設けられている。更に、スクライブライン３にはブレード領域４が設けられている。
【００２４】
固体撮像素子１は、図２で示す様に、画素部１２と周辺回路部とを有しており、これらが同一の半導体基板上に搭載された構成となっている。なお、周辺回路部として、垂直選択回路１３と、サンプルホールド相関二重サンプリング（Ｓ／Ｈ・ＣＤＳ）回路１４と、水平選択回路１５と、タイミングジェネレータ（ＴＧ）１６と、ＡＧＣ回路１７と、Ａ／Ｄ変換回路１８と、デジタルアンプ１９とを有する。
【００２５】
画素部１２には、後述する単位画素が行列状に多数配列されており、行単位でアドレス線等が、列単位で信号線等がそれぞれ設けられている。
【００２６】
垂直選択回路１３は、画素を行単位で順に選択し、各画素の信号を垂直信号線を通して画素列毎にＳ／Ｈ・ＣＤＳ回路１４に読み出す。Ｓ／Ｈ・ＣＤＳ回路１４は、各画素列から読み出された画素信号に対し、ＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ  Ｄｏｕｂｌｅ  Ｓａｍｐｌｉｎｇ）等の信号処理を行う。
【００２７】
水平選択回路１５は、Ｓ／Ｈ・ＣＤＳ回路１４に保持されている画素信号を順に取り出し、ＡＧＣ（Ａｕｔｏｍａｔｉｃ  Ｇａｉｎ  Ｃｏｎｔｒａｌ）回路１７に出力する。ＡＧＣ回路１７は、水平選択回路１５から入力した信号を適当なゲインで増幅し、Ａ／Ｄ変換回路１８に出力する。
【００２８】
Ａ／Ｄ変換回路１８は、ＡＧＣ回路１７から入力したアナログ信号をデジタル信号に変換し、デジタルアンプ１９に出力する。デジタルアンプ１９は、Ａ／Ｄ変換回路１８から入力したデジタル信号を適当に増幅して、パッド（端子）より出力する。
【００２９】
なお、垂直選択回路１３、Ｓ／Ｈ・ＣＤＳ回路１４、水平選択回路１５、ＡＧＣ回路１７、Ａ／Ｄ変換回路１８及びデジタルアンプ１９の各動作は、タイミングジェネレータ１６から出力される各種のタイミング信号に基づいて行われる。
【００３０】
図３は画素部１２の単位画素の回路構成の一例を説明するための模式図である。単位画素は、光電変換素子として例えばフォトダイオード２１を有し、この１個のフォトダイオード２１に対して、転送トランジスタ２２、増幅トランジスタ２３、アドレストランジスタ２４、リセットトランジスタ２５の４つのトランジスタを能動素子として有する。
【００３１】
フォトダイオード２１は、入射光をその光量に応じた量の電荷（ここでは電子）に光電変換する。転送トランジスタ２２は、フォトダイオード２１とフローティングディフュージョンＦＤとの間に接続されている。そして、駆動配線２６を通じて転送トランジスタのゲート（転送ゲート）に駆動信号が与えられることで、フォトダイオード２１で光電変換された電子をフローティングディフュージョンＦＤに転送する。
【００３２】
フローティングディフュージョンＦＤには、増幅トランジスタ２３のゲートが接続されている。増幅トランジスタ２３は、アドレストランジスタ２４を介して垂直信号線２７に接続され、画素部外の定電流源Ｉとソースフォロアを構成している。駆動配線２８を通してアドレス信号がアドレストランジスタ２４のゲートに与えられ、アドレストランジスタ２４がオンすると、増幅トランジスタ２３はフローティングディフュージョンＦＤの電位を増幅してその電位に応じた電圧を垂直信号線２７に出力する。垂直信号線２７を通じて、各画素から出力された電圧はＳ／Ｈ・ＣＤＳ回路１４に出力される。
【００３３】
リセットトランジスタ２５は、電源ＶｄｄとフローティングディフュージョンＦＤとの間に接続されている。駆動配線２９を通してリセットトランジスタ２５のゲートにリセット信号が与えられることで、フローティングディフュージョンＦＤの電位を電源電位Ｖｄｄにリセットする。これらの動作は、転送トランジスタ２２、アドレストランジスタ２４及びリセットトランジスタ２５の各ゲートが行単位で接続されていることから、１行分の各画素について同時に行われることとなる。
【００３４】
図４は本発明を適用した固体撮像装置の一例を説明するための模式的な断面図である。なお、裏面照射型の固体撮像素子では、配線層３８が形成された面（以下、半導体基板の「表面」と称する）とは反対側の面（以下、半導体基板の「裏面」と称する）から光を受光することとなる。
【００３５】
図４で示す固体撮像素子２は、主として半導体支持基板３１と、半導体基板３２と、パッシベーション膜３５と、カラーフィルタ３６と、マイクロレンズ３７によって構成されている。
【００３６】
半導体基板３２はｎ型シリコンから構成されている。また、半導体基板３２は、単位画素を構成する複数の受光部３３及び受光部３３で光電変換された信号電荷を電気信号に変換して出力するＭＯＳトランジスタ等の能動素子（図示せず）が形成されている素子形成層３９を有する。
なお、受光部３３は、図３に示すフォトダイオード２１に相当し、半導体基板３２中のｐｎ接合により構成される。
【００３７】
ここで、半導体基板３２は、裏面から光を入射し得る様に、シリコンウェハを薄膜化することにより形成される。
なお、半導体基板３２の厚さは、固体撮像素子の種類にもよるが、可視光用の場合には２〜６μｍ程度であり、近赤外線用では６〜１０μｍ程度である。
【００３８】
また、半導体基板３２の表面には、ＭＯＳトランジスタ等の能動素子に対して電気的配線を多層に行う配線層３８が形成されている。また、配線層３８には二酸化シリコン層（図示せず）を介して半導体支持基板３１が貼り合わせられている。なお、配線層３８は、配線３４と配線３４を被覆する絶縁膜４３からなる。
【００３９】
また、半導体支持基板３１は、半導体基板３２の強度を確保するために設けられており、例えばシリコン基板からなり、その厚さは例えば７２５μｍ程度である。
【００４０】
カラーフィルタ３６は、例えば赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３色からなる色フィルタ（ＲＧＢベイヤー配列である）を用いて、空間的に色分解を行っている。
なお、こうしたカラーフィルタ３６の分光特性を任意に調整することによって、良好な色再現を達成することが可能となる。
【００４１】
図５は半導体基板３２の画素部の要部拡大図である。
【００４２】
受光部３３の領域には、半導体基板３２にｎ型の電荷蓄積領域４１が形成されている。なお、信号電荷を蓄積する領域を半導体基板３２の表面側に近づけるために、半導体基板３２の表面側にいくに従って不純物濃度が高くなる様に電荷蓄積領域４１が形成されている方が好ましい。また、入射光を効率良く取り込むために、半導体基板３２の裏面側にいくに従って面積が大きくなる様に電荷蓄積領域４１を形成しても良い。
【００４３】
また、半導体基板３２中であって、電荷蓄積領域４１の周囲には、ｐ型ウェル４２が形成されている。また、半導体基板３２の表面側であって、受光部３３の領域には、浅いｐ型の正孔蓄積領域４４が形成されている。
【００４４】
また、半導体基板３２の表面側には、酸化シリコンからなる素子分離絶縁膜４０が形成されている。更に、半導体基板３２の表面側には、ｎ型のフローティングディフュージョン（ＦＤ）４５が形成されている。
なお、フローティングディフュージョン４５と電荷蓄積領域４１との間には、ｐ型領域４６が形成されており、両者は電気的に分離されている。
【００４５】
ここで、隣接する固体撮像素子２同士の間隙には、各固体撮像素子２を切り出す領域となるスクライブライン３が形成されている。スクライブライン内には、チッピング防止壁５３及びガードリング５４が形成されている（図４参照）。
【００４６】
具体的には、半導体基板３２には、スクライブライン３内のブレード領域４の両側にチッピング防止壁５３が形成されている。また、配線層３８には、スクライブライン３内のブレード領域４の両側にガードリング５４が形成されている。
【００４７】
スクライブライン３の幅は、ブレード領域４の幅、ガードリング５４の幅及びチッピング防止壁５３の幅によって決定され、５０μｍ〜２００μｍ程度の幅となる。なお、ブレード領域４についてはブレード幅とブレードのバラツキを考慮して決定されることとなり、概ね３０μｍ〜８０μｍ程度に設定される。
【００４８】
ガードリング５４は、固体撮像素子２の配線層３８と同一プロセスで形成され、配線３４と同一の材質（例えば、アルミニウム、銅、タングステン等）を主成分とする。ガードリング５４は、配線層３８内を伝搬するチッピングを抑止する機能を有すると共に、半導体チップ側壁からの吸湿を抑止する機能を有しており、概ね３μｍ〜２０μｍ程度の幅で設定される。
【００４９】
チッピング防止壁５３は、例えば、素子形成層３９を貫く様に溝部５５が形成され、その溝部５５内に所定の材料（例えば、絶縁膜、導電膜、または絶縁膜と導電膜の積層膜等）５６を埋め込むこと等によって形成されている。また、溝部５５内の全部を空洞化しても良いし（即ち、溝部５５内に何も埋め込まない）、溝部５５内の一部のみに所定の材料を埋め込んでも良い。
【００５０】
なお、チッピング防止壁５３は、０．１μｍ〜２０μｍ程度の幅で形成されることで、半導体基板３２と配線層３８との界面におけるチッピングの伝搬を抑止することができる。
【００５１】
チッピング防止壁５３の具体的な構成例としては、図６で示す様に、（１）溝部５５の壁面にＳｉＮ層やＳｉＯ２層を形成し、その内部をポリシリコンで埋め込む場合（図６Ａ参照）、（２）溝部５５をＳｉＮで埋め込む場合（図６Ｂ参照）が考えられる。また、（３）溝部５５内に何らの材料をも埋め込まない場合（図６Ｃ参照）や、（４）溝部５５の壁面にＴｉ層、ＴｉＮ層、Ｔａ層若しくはＴａＮ層を形成し、その内部をＡＬやＡＬＣｕで埋め込む場合（図６Ｄ参照）が考えられる。更に、（５）溝部５５の壁面にＴｉ層、ＴｉＮ層、Ｔａ層若しくはＴａＮ層を形成し、その内部をＣｕで埋め込む場合（図６Ｅ参照）や、（６）溝部５５の壁面にＴｉ層やＴｉＮ層を形成し、その内部をタングステンで埋め込む場合（図６Ｆ参照）が考えられる。その他にも、（７）溝部５５をＳｉＯ２で埋め込む場合（図６Ｇ参照）や、（８）溝部５５を低誘電率材料であるＳｉＯＣで埋め込む場合（図６Ｈ参照）が考えられる。
【００５２】
ここで、チッピングについては、チッピングが生じている膜との性質（硬度や剛性率）が異なるほど、チッピングの抑止力が向上する。なお、埋め込み材料との界面の密着性が弱い場合であってもチッピングを上層に逃がすことは充分に可能である。
【００５３】
例えば、溝部５５の壁面にＳｉＮ層を形成し、その内部をポリシリコンで埋め込む場合（図６Ａの場合）には、埋め込み材料との界面の密着性が弱いものの、チッピングは界面に沿って上層に伝搬することとなる（図７Ａ参照）。また、溝部５５の壁面にＴｉＮ層を形成し、その内部をタングステンで埋め込む場合（図６Ｆの場合）には、埋め込み材料が硬いため、界面でチッピングの方向が変わることとなる（図７Ｂ参照）。更に、溝部５５をＳｉＯＣで埋め込む場合（図６Ｈの場合）には、埋め込み材料自体が柔らかいため、埋め込み材料自身が破断し、結果としてチッピングが上層に伝わることとなる（図７Ｃ参照）。
【００５４】
また、半導体基板３２の表面からチッピング防止壁５３が露出していることから、チッピング防止壁５３はアライメントマークとしての機能を担うことが可能である。
【００５５】
ここで、アライメントマークとしての機能に着目した場合には、材料の反射率の差が大きい場合にマークの視認性が高いといえる。そのため、上述した図６Ａ、図６Ｂ、図６Ｃ、図６Ｇ及び図６Ｈで示す場合には、シリコンに対する光の透過率が高いためにマークの視認性が高いと考えられる。
【００５６】
また、上述した図６Ｄ、図６Ｅ及び図６Ｆの場合には、シリコンと比較するとメタルの反射率が高いためにマークの視認性が高いと考えられる。
【００５７】
更に、材料のエッジ段差が設けられた場合にもマーク視認性が高いと考えられる。そして、図６Ａ、図６Ｅ及び図６Ｆで示す場合には、２層構造であるために段差を形成することができ、マーク視認性が高いと考えられる。
【００５８】
なお、チッピング防止壁５３については、溝部５５内に何らの材料をも埋め込まなくても良いが、溝部を開口したままの状態だと、吸湿によるガードリング腐食が懸念される。そのため、溝部５５は何らかの材料で埋め込んだ方が好ましい。
【００５９】
［固体撮像素子の動作］
以下、上記の様に構成された固体撮像素子の動作について説明を行う。
先ず、電荷蓄積期間においては、半導体基板３２の裏面側から入射した光は、受光部３３により光電変換されて、入射光量に応じた信号電荷が発生する。光電変換により発生した信号電荷は、電荷蓄積領域４１中をドリフトし、電荷蓄積領域４１中であって正孔蓄積領域４４付近に蓄積されることとなる。
なお、電荷蓄積期間においては、転送トランジスタ２２のゲート電極には負電圧が印加されており、転送トランジスタ２２はオフの状態となっている。
【００６０】
次に、読み出し時には、転送トランジスタ２２のゲート電極に正電圧が印加され、転送トランジスタ２２がオンの状態となる。その結果、受光部３３に蓄積された信号電荷は、フローティングディフュージョン４５に転送される。
【００６１】
ここで、フローティングディフュージョン４５に転送された信号電荷の量に従って、フローティングディフュージョン４５の電位が変化する。そして、フローティングディフュージョン４５の電位は、増幅トランジスタ２３により増幅され、その電位に応じた電圧が垂直信号線２７に出力されることとなる。
【００６２】
続いて、リセット時には、リセットトランジスタ２５のゲート電極に正電圧が印加され、フローティングディフュージョン４５は電源Ｖｄｄの電圧にリセットされる。このとき、転送トランジスタ２２のゲート電極に負電圧を印加することによって、転送トランジスタ２２はオフの状態とする。
【００６３】
上記した電荷蓄積期間、読み出し動作及びリセット動作を繰り返し行うこととなる。
【００６４】
［製造方法］
以下、上記の様に構成された固体撮像装置の製造方法について説明を行う。即ち、本発明を適用した固体撮像装置の製造方法の一例について説明を行う。なお、併せて本発明を適用した固体撮像素子の製造方法の一例についても説明を行う。
【００６５】
本発明を適用した固体撮像装置の製造方法の一例では、先ず、図８（ａ）で示す様に、半導体基板（ｎ型シリコン基板）３２の上層に表面酸化法によって絶縁膜５７を形成する。
【００６６】
次に、絶縁膜５７の上層に、ハードマスク層として機能する例えば窒化シリコン層５８を形成し、更に、窒化シリコン層５８の上層にレジスト膜５９を形成する（図８（ｂ）参照）。
【００６７】
続いて、汎用のフォトリソグラフィー技術及びエッチング技術を用いて、レジスト膜５９にパターンを形成する（図８（ｃ）参照）。
【００６８】
次に、図８（ｄ）で示す様に、レジスト膜５９をエッチングマスクとして、窒化シリコン層５８を加工することで溝部のパターンを形成し、その後、レジスト膜５９を除去する。
【００６９】
続いて、図９（ｅ）で示す様に、溝部のパターンが形成された窒化シリコン層５８をエッチングマスクとして、絶縁膜５７及び半導体基板３２を除去加工することで、半導体基板３２に有底の溝部５５を形成する。
なお、ここでの溝部５５の深さは、後述する工程で形成する画素部１２の厚さと画素部１２上に残される半導体基板３２の厚さとの合計厚さ、若しくは、画素部１２が形成される素子形成層３９の厚さよりも大きくする。
【００７０】
なお、本実施例では後述するタイミングで窒化シリコン層５８を除去しているが、半導体基板３２に有底の溝部５５を形成した直後に窒化シリコン層５８を除去しても良い。
【００７１】
次に、図９（ｆ）で示す様に、窒化シリコン層５８上に絶縁膜６０を形成することで、溝部５５に絶縁膜６０を埋め込む。
なお、ここでの絶縁膜６０を構成する材料は、所定の材料５６の一例である。
【００７２】
続いて、化学的機械研磨（ＣＭＰ）等を用いた除去加工を行って、窒化シリコン層５８上の絶縁膜６０を除去する（図９（ｇ）参照）。
なお、溝部５５内の絶縁膜６０は除去加工によっても取り除かれることなく溝部５５に残るために、チッピング防止壁５３を形成することができる。
【００７３】
次に、図９（ｈ）で示す様に、ウェットエッチング処理によって窒化シリコン層５８及び絶縁膜５７を除去する。
なお、窒化シリコン層５８及び絶縁膜５７を除去することで、絶縁膜６０が半導体基板３２の表面から突出した状態となる。
【００７４】
続いて、図１０（ｉ）で示す様に、汎用の画素部形成技術によって光電変換部である受光部３３を含む画素部１２を形成する。なお、受光部３３は、チッピング防止壁５３よりも浅く形成する。
【００７５】
ここで、画素部１２の形成方法の一例としては、先ず、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）技術により素子分離絶縁膜４０を形成する。次に、イオン注入法によって、ｎ型の電荷蓄積領域４１、ｐ型ウェル４２、ｐ型の正孔蓄積領域４４、フローティングディフュージョン４５及びｐ型領域４６を形成するといった具合である。なお、各領域の形成順序に特段の限定はない。
【００７６】
次に、図１０（ｊ）で示す様に、半導体基板３２の表面に、絶縁膜４３の形成及び配線３４の形成を繰り返し行うことによって、配線層３８を形成する。また、配線層３８の形成と同時にガードリング５４の形成を行う。
【００７７】
続いて、配線層３８に二酸化シリコン層（図示せず）を介してシリコンからなる半導体支持基板３１を貼り合わせる（図１０（ｋ）参照）。
【００７８】
続いて、図１１（ｌ）で示す様に、半導体支持基板３１を貼り合わせた半導体基板３２を反転させ、研磨対象である半導体基板３２を上面側にする。
【００７９】
次に、図１１（ｍ）で示す様に、チッピング防止壁５３が露出するまで、半導体基板３２の研削及び研磨による除去加工を施す。なお、最終的には化学的機械研磨によって半導体基板３２の表面を平滑かつ平坦に加工する。
【００８０】
ここで、本実施の形態の除去加工では、半導体基板３２の除去を進めていくと、チッピング防止壁５３が露出することとなるが、チッピング防止壁５３が露出することで裏面研削の終点検知を行うことが可能となる。
【００８１】
なお、上述の工程で受光部３３をチッピング防止壁５３よりも浅く（反転しているために、ここでは高さが低く）形成しているために、受光部３３まで除去加工が及ぶことはない。
【００８２】
次に、半導体基板３２の裏面側に遮光膜（図示せず）を形成し、受光部３３に対応する領域に可視光導入開口部を形成すべくパターン加工を施す。更に、ＣＶＤ法によって遮光膜上に光透過性を有するパッシベーション膜３５を形成し、カラーフィルタ３６及びマイクロレンズ３７を形成することによって、図１１（ｎ）に示す固体撮像装置を得ることができる。
【００８３】
なお、ウェハレベルの半導体基板３２をスクライブライン３から１個１個のチップ状にダイシングすることにより分けられ、これをマウント、ボンディング及び封入処理することで１個の固体撮像素子として構成されることとなる。
【００８４】
本発明を適用した固体撮像装置では、チッピング防止壁５３が形成されているために、ブレードによるダイシング時にチッピングが固体撮像素子まで到達することを抑止でき、ダイシング歩留まりの低下を抑えることができる。
【００８５】
即ち、図１７（ａ）で示す様に、半導体基板３２と配線層３８の界面を伝搬するチッピングＣは、チッピング防止壁５３に到達することで伝搬方向に変化が生じ、具体的には、チッピングを上層に逃がすことができる。そのために、チッピングが固体撮像素子に到達することを抑止することができるのである。
【００８６】
また、本発明を適用した固体撮像装置では、ガードリング５４がチッピング防止壁５３よりもブレード領域側に位置しており、極めて効果的に配線層３８の内部を伝搬するチッピングを抑止することが期待できる。
【００８７】
即ち、図１７（ｂ）で示す様に、ガードリング５４に到達したチッピングは、半導体基板３２側に伝搬方向が変化し、半導体基板３２と配線層３８との界面を伝搬すると考えられる。そのため、ガードリング５４がチッピング防止壁５３よりもブレード領域側に位置されることで、伝搬方向が変化した後のチッピングについても、チッピング防止壁５３で抑止することが可能となるのである。
【００８８】
＜２．第２の実施の形態＞
［半導体装置の構成］
図１２は本発明を適用した半導体装置の一例を説明するための模式的な断面図であり、ここで示す半導体装置６６は、複数の半導体素子（半導体チップ）６３が形成されており、半導体素子同士の間隙にはスクライブライン３が設けられている。更に、スクライブライン３にはブレード領域４が設けられている。
【００８９】
また、半導体素子６３は、主として半導体支持基板６１と、半導体基板６２と、配線層６７によって構成される。なお、配線層６７は配線層６７Ａと配線層６７Ｂから構成される。
【００９０】
半導体支持基板６１はｎ型シリコンから構成されている。また、半導体支持基板６１は論理素子、能動素子、受動素子等のデバイス（例えば、ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ））が形成されている素子形成層を有する。
【００９１】
また、半導体支持基板６１の一方の面には、デバイスに対して電気的配線を多層に行う配線層６７Ａが形成されている。
【００９２】
同様に、半導体基板６２もｎ型シリコンから構成されている。また、半導体基板６２も論理素子、能動素子、受光素子等のデバイス（例えば、ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ））が形成されている素子形成層を有する。
【００９３】
更に、半導体基板６２の一方の面には、デバイスに対して電気的配線を多層に行う配線層６７Ｂが形成されている。
【００９４】
また、配線層６７Ａと配線層６７Ｂとは接着剤（図示せず）によって貼り合わせられている。
【００９５】
ここで、半導体基板６２の隣接する半導体素子６３同士の間隙には、各半導体素子６３を切り出す領域となるスクライブライン３が形成されており、スクライブライン３内には、チッピング防止壁５３及びガードリング５４が形成されている（図１２参照）。
【００９６】
具体的には、半導体基板６２には、スクライブライン３内のブレード領域４の両側にチッピング防止壁５３が形成されている。また、配線層６７Ｂには、スクライブライン３内のブレード領域４の両側にガードリング５４が形成されている。
【００９７】
更に、配線層６７Ａについても、スクライブライン３内のブレード領域４の両側にガードリング５４が形成されている。
【００９８】
スクライブライン３の幅は、ブレード領域４の幅、ガードリング５４の幅及びチッピング防止壁５３の幅によって決定され、５０μｍ〜２００μｍ程度の幅となる。なお、ブレード領域４についてはブレード幅とブレードのバラツキを考慮して決定されることとなり、概ね３０μｍ〜８０μｍ程度に設定される。
【００９９】
ガードリング５４は、半導体素子６３の配線層６７Ａ、６７Ｂと同一プロセスで形成され、配線と同一の材質（例えば、アルミニウム、銅、タングステン等）を主成分とする。ガードリング５４は、配線層６７Ａ、６７Ｂ内を伝搬するチッピングを抑止する機能を有すると共に、半導体チップ側壁からの吸湿を抑止する機能を有しており、概ね３μｍ〜２０μｍ程度の幅で設定される。
【０１００】
チッピング防止壁５３は、例えば、素子形成層を貫く様に溝部が形成され、その溝部内に所定の材料（例えば、絶縁膜、導電膜、または絶縁膜と導電膜の積層膜等）を埋め込むこと等によって形成されている。また、溝部内の全部を空洞化しても良いし（即ち、溝部内に何も埋め込まない）、溝部内の一部のみに所定の材料を埋め込んでも良い点は上記した第１の実施の形態と同様である。
【０１０１】
［製造方法］
以下、上記の様に構成された半導体装置の製造方法について説明を行う。即ち、本発明を適用した半導体装置の製造方法の一例について説明を行う。
【０１０２】
本発明を適用した半導体装置の製造方法の一例では、先ず、図１３（ａ）で示す様に、半導体基板（ｎ型シリコン基板）６２の上層に表面酸化法によって絶縁膜５７を形成する。
【０１０３】
次に、絶縁膜５７の上層に、ハードマスク層として機能する例えば窒化シリコン層５８を形成し、更に、窒化シリコン層５８の上層にレジスト膜５９を形成する（図１３（ｂ）参照）。
【０１０４】
続いて、汎用のフォトリソグラフィー技術及びエッチング技術を用いて、レジスト膜５９にパターンを形成する（図１３（ｃ）参照）。
【０１０５】
次に、図１３（ｄ）で示す様に、レジスト膜５９のエッチングマスクとして、窒化シリコン層５８を加工することで溝部のパターンを形成し、その後、レジスト膜５９を除去する。
【０１０６】
続いて、図１４（ｅ）で示す様に、溝部のパターンが形成された窒化シリコン層５８をエッチングマスクとして、絶縁膜５７及び半導体基板６２を除去加工することで、半導体基板６２に有底の溝部５５を形成する。
なお、ここでの溝部５５の深さを、薄膜化後の半導体基板６２の厚さとする。
【０１０７】
なお、本実施例では後述するタイミングで窒化シリコン層５８を除去しているが、半導体基板６２に有底の溝部５５を形成した直後に窒化シリコン層５８を除去しても良い。
【０１０８】
次に、図１４（ｆ）で示す様に、窒化シリコン層５８の上に絶縁膜６０を形成することで、溝部５５に絶縁膜６０を埋め込む。
【０１０９】
続いて、化学的機械研磨（ＣＭＰ）等を用いた除去加工を行って、窒化シリコン層５８上の絶縁膜６０を除去する（図１４（ｇ）参照）。
なお、溝部５５内の絶縁膜６０は除去加工によっても取り除かれることなく溝部５５に残るために、チッピング防止壁５３を形成することができる。
【０１１０】
次に、図１４（ｈ）で示す様に、ウェットエッチング処理によって窒化シリコン層５８及び絶縁膜５７を除去する。
なお、窒化シリコン層５８及び絶縁膜５７を除去することで、絶縁膜６０が半導体基板６２の表面から突出した状態となる。
【０１１１】
続いて、半導体基板６２の表面に素子分離領域７１を形成する。具体的には、半導体基板６２の表面に分離溝を形成し、その後、例えば酸化シリコン等の絶縁膜を埋め込むことによって素子分離領域７１を形成する。なお、この素子分離領域によって半導体基板６２の表面における活性領域が規定されることとなる。
【０１１２】
次に、素子分離領域７１で囲まれた活性領域内に、例えばＭＯＳＦＥＴ７２を形成する。なお、ＭＯＳＦＥＴ７２は、ソース・ドレイン領域７３と、ゲート絶縁膜７４と、ゲート電極７５とで構成されている。
【０１１３】
ここで、ソース・ドレイン領域７３は、半導体基板６２に所望の不純物（ｎチャネル型のＭＯＳＦＥＴであれば、例えばリン（Ｐ）またはヒ素（Ａｓ）、ｐチャネル型のＭＯＳＦＥＴであればホウ素（Ｂ））をイオン注入することで形成する。また、ゲート絶縁膜７４は、例えば酸化シリコンによって半導体基板６２の表面に形成する。更に、ゲート電極７５は、例えば低抵抗であるポリシリコンによってゲート絶縁膜７４上に形成する。
【０１１４】
続いて、半導体基板６２の表面に、絶縁膜の形成及び配線の形成を繰り返し行うことによって、配線層６７Ｂを形成する。また、配線層６７Ｂの形成と同時にガードリング５４の形成を行う（図１５（ｉ）参照）。
【０１１５】
以後、この様にして得られた基板について、説明の便宜のために、貼り合わせ基板７６と称する。即ち、配線層６７Ｂが形成された半導体基板６２について、貼り合わせ基板７６と称する。
【０１１６】
続いて、図１５（ｊ）で示す様に、貼り合わせ基板７６について、チッピング防止壁５３が露出するまで、半導体基板６２の研削及び研磨による除去加工を施す。なお、最終的には化学的機械研磨によって半導体基板６２の表面を平滑かつ平坦に加工する。
【０１１７】
ここで、チッピング防止壁５３が露出することで裏面研削の終点検知を行うことが可能となる点については、上記した第１の実施の形態と同様である。
【０１１８】
次に、貼り合わせ基板７６の製造プロセスと同様のプロセスによって、図１６（ｋ）で示す様な、貼り合わせ支持基板７７を製造する。但し、貼り合わせ支持基板７７の製造の際には、チッピング防止壁５３の形成工程は不要である。
【０１１９】
その後、図１６（ｌ）で示す様に、貼り合わせ基板７６と貼り合わせ支持基板７７を例えば接着剤（図示せず）を用いて加熱接合を行うことによって、図１２で示す様な半導体装置を得ることができる。
ここでの接着剤の材料としては、例えば、エポキシ、ドライフィルム、ベンゾシクロブテン（ＢＣＢ）、ポリイミド、ＵＶ硬化樹脂等が挙げられる。
【０１２０】
なお、ウェハレベルの半導体基板６２をスクライブライン３から１個１個のチップ状にダイシングすることにより分けられ、これをマウント、ボンディング及び封入処理することで１個の半導体素子として構成されることとなる。
【０１２１】
本発明を適用した半導体装置では、チッピング防止壁５３が形成されているために、ブレードによるダイシング時にチッピングが半導体素子まで到達することを抑止でき、ダイシング歩留まりの低下を抑えることができる。
【０１２２】
即ち、半導体基板６２と配線層６７Ｂの界面を伝搬するチッピングＣは、チッピング防止壁５３に到達することで伝搬方向に変化が生じ、具体的には、チッピングを上層に逃がすことができる。そのために、チッピングが半導体素子に到達することを抑止することができるのである（図１７（ａ）参照）。
【０１２３】
また、本発明を適用した半導体装置では、ガードリング５４がチッピング防止壁５３よりもブレード領域側に位置しており、極めて効果的の配線層６７Ａ、６７Ｂの内部を伝搬するチッピングを抑止することが期待できる。
【０１２４】
即ち、ガードリング５４に到達したチッピングＣは、半導体基板６２側に伝搬方向が変化し、半導体基板６２と配線層３７Ｂとの界面を伝搬すると考えられる。そのため、ガードリング５４がチッピング防止壁５３よりもブレード領域側に位置されることで、伝搬方向が変化した後のチッピングについても、チッピング防止壁５３で抑止することが可能となるのである（図１７（ｂ）参照）。
【０１２５】
＜３．変形例＞
［ガードリングについて］
上記した第１の実施の形態及び第２の実施の形態では、チッピング防止壁５３のみならず、ガードリングをも形成された場合を例に挙げて説明を行っている。
【０１２６】
しかしながら、チッピング防止壁５３で半導体基板と配線層との界面のチッピングを抑止することによって、充分にダイシング歩留まりの向上を実現することができるのでれば、必ずしもガードリング５４が形成される必要はない。
【０１２７】
但し、ガードリング５４が形成されることで、配線層内部を伝搬するチッピングを抑止することができ、より一層のダイシング歩留まりの向上を実現することができると考えられる。そのため、ガードリング５４についても形成された方が好ましい。
【０１２８】
［チッピング防止壁とガードリングの位置関係について］
上記した第１の実施の形態及び第２の実施の形態では、ブレード領域４の両側にガードリング５４が形成され、その外側にチッピング防止壁５３が形成された場合を例に挙げて説明を行っている。
【０１２９】
しかしながら、固体撮像素子や半導体素子へのチッピングの伝搬を抑止することができれば、必ずしもこうした位置関係である必要はなく、ブレード領域４の両側にチッピング防止壁５３が形成され、その外側にガードリング５４が形成されても良い。
【０１３０】
但し、ガードリング５４に到達し、伝搬方向に変化が生じて半導体基板と配線層との界面を伝搬するチッピングについても効果的に抑止するためには、上記した位置関係が好ましい。即ち、ブレード領域４の両側にガードリング５４が形成され、その外側にチッピング防止壁５３が形成された方が好ましい。
【０１３１】
［チッピング防止壁とガードリングの数量について］
上記した第１の実施の形態及び第２の実施の形態では、ブレード領域４と半導体チップとの間に単一のチッピング防止壁５３が形成された場合を例に挙げて説明を行っている。しかし、チッピング防止壁及びガードリングについては、複数個形成することによってチッピングの抑止効果が高まることとなる。
【０１３２】
一方で、チッピング防止壁やガードリングの形成個数が増加すると、スクライブライン３が必要以上に大きくなってしまうという懸念が生じる。
【０１３３】
従って、チッピング防止壁５３やガードリング５４の数量については特に限定するものではないが、スクライブライン３の領域に応じてその数量を決定する必要がある。
【０１３４】
［ガードリングの形成領域について］
上記した第１の実施の形態については、配線層の概ね全領域についてガードリングが形成された場合を例に挙げて説明を行っている。一方で、上記した第２の実施の形態では、配線層６７Ａの半導体支持基板側の一部領域や配線層６７Ｂの半導体基板側の一部領域についてはガードリングが形成されていない場合を例に挙げて説明を行っている。
【０１３５】
ここで、チッピングの抑止という観点からは、配線層の概ね全領域にガードリングが形成された方が好ましいが、必ずしも配線層の全領域にガードリングが形成される必要はない。
【０１３６】
［カラーフィルタについて］
上記した第１の実施の形態では、ＲＧＢベイヤー配列されたカラーフィルタ３６を用いた場合を例に挙げて説明を行っているが、色再現性を向上させ、高精細な固体撮像素子２を実現するために、有機光電変換膜を使用しても良い。
【０１３７】
図１８は第１の実施の形態の変形例を説明するための模式図である。ここで示す固体撮像素子２は、パッシベーション膜３５の上層に有機光電変換膜８２が形成され、更に分離層８３を介して有機カラーフィルタ層８４が形成されている。
【０１３８】
有機カラーフィルタ層８４は、受光部３３に対応させて形成され、例えば、青（Ｂ）と赤（Ｒ）を取り出すために、シアン（Ｃｙａｎ）の有機カラーフィルタ層８４Ｃとイエロー（Ｙｅｌｌｏｗ）の有機カラーフィルタ層８４Ｙを市松模様に配置したものからなる。また、各有機カラーフィルタ層８４上には、各受光部３３に入射光を集光させるマイクロレンズ３７が形成されている。
【０１３９】
有機光電変換膜８２の緑（Ｇ）系の色素としては、一例として、ローダミン系色素、フタロシアニン誘導体、キナクリドン、エオシン−Ｙ、メラシアニン系色素等がある。
【０１４０】
本変形例の固体撮像装置１は、緑（Ｇ）を有機光電変換膜８２から信号を取り出し、青（Ｂ）と赤（Ｒ）をシアン（Ｃｙａｎ）とイエロー（Ｙｅｌｌｏｗ）の有機カラーフィルタ層８４との組み合わせにて取り出すものである。
【０１４１】
以下、有機光電変換膜８２と有機カラーフィルタ層８４の平面的配置（コーディング）の一例を、図１９によって説明する。
【０１４２】
図１９（Ａ）に示す様に、有機光電変換膜８２からなる緑（Ｇ）は全画素に配置されている。また、図１９（Ｂ）に示す様に、シアン（Ｃｙａｎ）とイエロー（Ｙｅｌｌｏｗ）は、いわゆる市松模様配列となっている。青（Ｂ）と赤（Ｒ）の分光は、以下の原理で達成する。
【０１４３】
即ち、青（Ｂ）は、シアン（Ｃｙａｎ）の有機カラーフィルタ層８４Ｃでの吸収で赤（Ｒ）成分が除去され、続く緑（Ｇ）の有機光電変換膜８２による吸収によって、緑（Ｇ）成分が除去され、残った青（Ｂ）成分にて取り出すことができる。
【０１４４】
一方、赤（Ｒ）は、イエロー（Ｙｅｌｌｏｗ）の有機カラーフィルタ層８４Ｙでの吸収で青（Ｂ）成分が除去され、続く緑（Ｇ）の有機光電変換膜８２による吸収によって緑（Ｇ）成分が除去され、残った赤（Ｒ）成分にて取り出すことができる。
【０１４５】
以上の構成によって、緑（Ｇ）、青（Ｂ）、赤（Ｒ）の分離された色信号を出力することができる。
【０１４６】
なお、シアン（Ｃｙａｎ）の有機カラーフィルタ層８４Ｃとイエロー（Ｙｅｌｌｏｗ）の有機カラーフィルタ層８４Ｙが、いわゆる市松模様配列となる様に配置したことで、空間的な輝度やクロマの解像度はやや落ちる。しかし、色再現性は著しく改善することが可能となる。
【符号の説明】
【０１４７】
１固体撮像装置
２固体撮像素子
３スクライブライン
４ブレード領域
１２画素部
１３垂直選択回路
１４Ｓ／Ｈ・ＣＤＳ回路
１５水平選択回路
１６タイミングジェネレータ
１７ＡＧＣ回路
１８Ａ／Ｄ変換回路
１９デジタルアンプ
２１フォトダイオード
２２転送トランジスタ
２３増幅トランジスタ
２４アドレストランジスタ
２５リセットトランジスタ
２６駆動配線
２７垂直信号線
２８駆動配線
２９駆動配線
３１半導体支持基板
３２半導体基板
３３受光部
３４配線
３５パッシベーション膜
３６カラーフィルタ
３７マイクロレンズ
３８配線層
３９素子形成層
４０素子分離絶縁膜
４１電荷蓄積領域
４２ｐ型ウェル
４３絶縁膜
４４正孔蓄積領域
４５フローティングディフュージョン
４６ｐ型領域
５３チッピング防止壁
５４ガードリング
５５溝部
５６所定の材料
５７絶縁膜
５８窒化シリコン層
５９レジスト膜
６０絶縁膜
６１半導体支持基板
６２半導体基板
６３半導体素子
６４Ａ、６４Ｂデバイス
６５Ａ、６５Ｂ素子形成層
６６半導体装置
６７配線層
７１素子分離領域
７２ＭＯＳＦＥＴ
７３ソース・ドレイン領域
７４ゲート絶縁膜
７５ゲート電極
７６貼り合わせ基板
７７貼り合わせ支持基板
８２有機光電変換膜
８３分離層
８４有機カラーフィルタ層
【図１】
0005532867.tif 000002
【図２】
0005532867.tif 000003
【図３】
0005532867.tif 000004
【図４】
0005532867.tif 000005
【図５】
0005532867.tif 000006
【図６】
0005532867.tif 000007
【図７】
0005532867.tif 000008
【図８】
0005532867.tif 000009
【図９】
0005532867.tif 000010
【図１０】
0005532867.tif 000011
【図１１】
0005532867.tif 000012
【図１２】
0005532867.tif 000013
【図１３】
0005532867.tif 000014
【図１４】
0005532867.tif 000015
【図１５】
0005532867.tif 000016
【図１６】
0005532867.tif 000017
【図１７】
0005532867.tif 000018
【図１８】
0005532867.tif 000019
【図１９】
0005532867.tif 000020
【図２０】
0005532867.tif 000021