(57)【特許請求の範囲】
【請求項１】
行列状に配置される複数のメモリセルと、
基準電位ノードと、
前記基準電位ノードに結合され、選択的に導通状態とされ、導通時、前記基準電位を伝達するスイッチゲート回路と、
前記スイッチゲート回路からの電圧を前記複数のメモリセルに伝達するための第１の電圧伝達線と、
特定動作モード時活性化され、前記第１の電圧伝達線が接続される第１のノードの電位が所定電位レベルにあるか否かを検出し、該検出結果に従って前記第１のノードの電位を該検出結果に応じた電位に設定するための電源制御回路と、
前記メモリセルの列に対応して配置され、各々に対応の列のメモリセルが接続する複数のビット線対と、
前記ビット線対に対応して配置され、少なくともスタンバイ状態時に、対応の列のビット線を充電するビット線負荷回路とを備え、
前記スイッチゲート回路は、前記スイッチゲート回路が非導通時に所定のレベルに設定される第１の制御信号を出力し、
前記ビット線負荷回路は、前記第１の制御信号が前記所定のレベルに設定されたときに、前記ビット線の充電を停止する、半導体記憶装置。
【請求項２】
行列状に配置される複数のメモリセルと、
基準電位ノードと、
前記基準電位ノードに結合され、選択的に導通状態とされ、導通時、前記基準電位を伝達するスイッチゲート回路と、
前記スイッチゲート回路からの電圧を前記複数のメモリセルに伝達するための第１の電圧伝達線と、
特定動作モード時活性化され、第１のノードの電位が所定電位レベルにあるか否かを検出し、該検出結果に従って前記第１のノードの電位を該検出結果に応じた電位に設定するための電源制御回路と、
前記メモリセルの列に対応して配置され、各々に対応の列のメモリセルが接続する複数のビット線対とを備え、
前記ビット線対と前記第１の電圧伝達線とは、前記第１のノードに接続する、半導体記憶装置。
【請求項３】
前記半導体記憶装置は、さらに、
前記ビット線対を前記第１のノードに接続するための接続用スイッチを備え、
前記接続用スイッチは、少なくとも前記電源制御回路の活性化時に導通状態となり、少なくとも前記接続用スイッチに接続されるビット線対に接続されるメモリセルへのデータの読出時および書込時に非導通状態となる、請求項２記載の半導体記憶装置。
【請求項４】
行列状に配置される複数のスタティック型メモリセルと、
基準電位ノードと、
各メモリセル列に対応して配置され、各々が対応の列のメモリセルのセル電源ノードに結合される複数のアレイ電源線と、
特定動作モード時活性化され、第１のノードの電位が所定電位レベルにあるか否かを検出し、該検出結果に従って前記第１のノードの電位を該検出結果に応じた電位に設定するための電源制御回路と、
データ書込時に、選択列のメモリセルに対応して配置されるアレイ電源線の電圧レベルを低下させる書込アシスト回路と、
前記アレイ電源線を前記第１のノードに接続するための第１の接続用スイッチとを備え、
前記書込アシスト回路は、少なくともスタンバイ状態時に、前記基準電位ノードからの電圧を前記アレイ電源線に伝達し、
前記第１の接続用スイッチは、少なくとも前記電源制御回路の活性化時に導通状態となり、少なくとも前記第１の接続用スイッチに接続されるアレイ電源線に接続されるメモリセルへのデータの読出時および書込時に、非導通状態となる、半導体記憶装置。
【請求項５】
前記半導体記憶装置は、さらに、
前記メモリセルの列に対応して配置され、各々に対応の列のメモリセルが接続する複数のビット線対と、
前記ビット線対に対応して配置され、少なくともスタンバイ状態時に、対応の列のビット線を充電するビット線負荷回路と、
前記ビット線対を前記第１のノードに接続するために第２の接続用スイッチと、
前記基準電位ノードに結合され、選択的に導通状態とされ、導通時、前記基準電位を前記第１のノードに伝達するスイッチゲート回路とを備え、
前記スイッチゲート回路は、前記スイッチゲート回路が非導通時に活性化される第１の制御信号を出力し、
前記ビット線負荷回路は、前記第１の制御信号の活性化に応じて、前記ビット線の充電を停止し、
前記第２の接続用スイッチは、少なくとも前記電源制御回路の活性化時に導通状態となり、少なくとも前記第２の接続用スイッチに接続されるビット線対に接続されるメモリセルへのデータの読出時および書込時に、非導通状態となる、請求項４記載の半導体記憶装置。
【請求項６】
前記半導体記憶装置は、さらに、
各メモリセル列または複数のメモリセル列に対応して配置され、データ読出時に接地電圧レベルに維持され、データ書込時にフローティング状態とされる複数のダウン電源線を含み、
前記書込アシスト回路は、データ書込時に、選択された列のアレイ電源線への電源電圧の供給を停止するとともに、前記選択された列のアレイ電源線を選択された列に対応して配置されるダウン電源線に接続する、請求項４記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特に、不良メモリセルを救済するための冗長回路を有する半導体記憶装置に関する。
【背景技術】
【０００２】
従来より、欠陥のあるメモリセルを救済するためにシフトリダンダンシ方式が用いられている。たとえば、特許文献１に開示されている不良ビット救済回路は、行および列のマトリクス状に配列される複数のメモリセルを有するメモリセルアレイと、このメモリセルアレイの行または列に対応して配置され、各々に対応の行または列のメモリセルが接続される（ｎ＋１）本の行または列線と、ｎ本の出力信号線を有し、アドレス信号に従ってこのｎ本の出力信号線のうちの出力信号線を選択状態へ駆動するデコーダ手段とを含む。このデコーダ手段のｎ本の出力線は、行または列線に不良メモリセルが存在しない場合には、この（ｎ＋１）本の行または列線のうちの連続して隣接するｎ本の行または列線に対応付けられている。この不良ビット救済回路は、さらに、このｎ本の出力信号線と（ｎ＋１）本の行または列線との間に、ｎ本の出力信号線各々に対応して設けられ、かつ各々が導通時対応の出力信号線を対応の行または列線へ電気的に接続する第１導電型のスイッチングトランジスタと、この第１の導電型のスイッチングトランジスタと相補的に導通し、導通時対応の出力信号線を対応の行または列線に隣接する行または列線へ接続する第２導電型のスイッチングトランジスタとを含む複数のスイッチング素子と、第１の電源電位供給ノードと第２の電源電位供給ノードとの間に結合され、かつｎ本の出力信号線およびスイッチング素子各々に対応して設けられかつ互いに直列に接続される複数の溶断可能なヒューズ素子を含む１本の電圧供給パスを備える。ヒューズ素子の各々の一方側ノードの電圧が対応のスイッチング素子の第１および第２のスイッチングトランジスタの制御電極へ与えられる。
【０００３】
また、特許文献２には、スタンバイ電流を低減することのできる半導体記憶装置が開示されている。すなわち、特許文献２は、メモリセル電源線をスイッチゲートにより、テスト動作時電源ノードから切り離し、このメモリセル電源線の電圧を検出回路で検出し、所定値以下のときには対応のメモリセル電源線を接地電圧レベルに駆動する、これにより、スタンバイ電流不良でかつ動作正常のメモリセルを動作不要状態に設定する。このような構成によって、スタンバイ電流不良でありかつ動作正常のメモリセルを検出し、スタンバイ電流異常を救済する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特許第２８３７４３３号公報
【特許文献２】特開２００３−２８８７９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、複数個の列を１つの列ブロックとして列ブロックを単位として救済を行なう場合において、特許文献１に記載のシフトリダンダンシ方式では、２個の隣接する列ブロックのいずれにも欠陥があるときには、これらの列ブロックの救済を行なうことができない。従来のシフトリダンダンシ方式では、ある列ブロックに欠陥があった場合にその列ブロックの代わりに１つ隣の列ブロックを用いるが、その１つ隣の列ブロックにも欠陥がある場合には、救済は実際上不可能だからである。
【０００６】
さらに、特許文献２に記載の回路では、たとえば、ビット線のリークを検出する回路と、メモリセル電源線のリークを検出する回路の両方を備えなければならないといったことや、ビット線負荷回路と電源との間にスイッチゲート回路が挿入されているため、ビット線負荷回路とスイッチゲート回路に含まれるＭＯＳトランジスタのサイズが大きくなるといったことなどによって、回路の構成が大規模化するという問題がある。
【０００７】
それゆえに、本発明の第１の目的は、２個の隣接する列ブロックのいずれにも欠陥がある場合でも、これらの列ブロックの救済が可能な半導体記憶装置を提供することである。
【０００８】
また、本発明の第２の目的は、簡易な回路構成でスタンバイ電流の低減が可能な半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、本発明のある局面による半導体記憶装置は、正規なメモリセルが行列状に配置された正規メモリアレイ部と、正規メモリアレイ部に隣接して設けられ、正規メモリアレイ部の中の欠陥列を救済するためにスペアメモリセルが行列状に配置されたスペアメモリアレイ部とを含むメモリセルアレイと、正規メモリアレイ部に入出力されるデータを伝達するための複数の内部正規データ線と、スペアメモリアレイ部に入出力されるデータを伝達するための複数の内部スペアデータ線と、外部とのデータの授受が可能な複数の外部データ線と、内部正規データ線および内部スペアデータ線と、外部データ線との接続を行なうデータ線シフト回路とを備え、正規メモリアレイ部は、メモリセルアレイの行方向の配置順によって、第０番目から第（Ｎ−１）番目に順序づけられるＮ個の正規ブロックを含み、スペアメモリアレイ部は、行方向の配置順によって第０番目から第１番目までに順序づけられる２個のスペアブロックを含み、複数の内部正規データ線の各々は、Ｎ個の正規ブロックの１つに対応し、複数の内部正規データ線は、Ｎ個の正規ブロックに対応して、第０番目から第（Ｎ−１）番目までに順序づけられ、複数の内部スペアデータ線の各々は、２個のスペアブロックの１つに対応し、複数の内部スペアデータ線は、スペアブロックに対応して第０番目から第１番目までに順序づけられ、複数の外部データ線の各々は、Ｎ個の正規ブロックの１つに対応し、複数の外部データ線は、正規ブロックに対応して第０番目から第（Ｎ−１）番目までに順序づけられ、データ線シフト回路は、偶数番目の正規ブロックに欠陥がある場合に、偶数番目の正規ブロックおよび偶数番目のスペアブロックを対象としたシフトリダンダンシ方式によって、偶数番目の内部正規データ線および偶数番目の内部スペアデータ線と、偶数番目の外部データ線との接続を行ない、奇数番目の正規ブロックに欠陥がある場合に、奇数番目の正規ブロックおよび奇数番目のスペアブロックを対象としたシフトリダンダンシ方式によって、奇数番目の内部正規データ線および奇数番目の内部スペアデータ線と奇数番目の外部データ線との接続を行なう。
【００１０】
また、本発明の別の局面による半導体記憶装置は、行列状に配置される複数のメモリセルと、基準電位ノードと、基準電位ノードに結合され、選択的に導通状態とされ、導通時、基準電位を伝達するスイッチゲート回路と、スイッチゲート回路からの電圧を複数のメモリセルに伝達するための第１の電圧伝達線と、特定動作モード時活性化され、第１の電圧伝達線が接続される第１のノードの電位が所定電位レベルにあるか否かを検出し、該検出結果に従って第１のノードの電位を該検出結果に応じた電位に設定するための電源制御回路と、メモリセルの列に対応して配置され、各々に対応の列のメモリセルが接続する複数のビット線対と、ビット線対に対応して配置され、少なくともスタンバイ状態時に、対応の列のビット線を充電するビット線負荷回路とを備え、スイッチゲート回路は、スイッチゲート回路が非導通時に所定のレベルに設定される第１の制御信号を出力し、ビット線負荷回路は、第１の制御信号が所定のレベルに設定されたときに、ビット線の充電を停止する。
【００１１】
また、本発明の別の局面による半導体記憶装置は、行列状に配置される複数のメモリセルと、基準電位ノードと、基準電位ノードに結合され、選択的に導通状態とされ、導通時、基準電位を伝達するスイッチゲート回路と、スイッチゲート回路からの電圧を複数のメモリセルに伝達するための第１の電圧伝達線と、特定動作モード時活性化され、第１のノードの電位が所定電位レベルにあるか否かを検出し、該検出結果に従って第１のノードの電位を該検出結果に応じた電位に設定するための電源制御回路と、メモリセルの列に対応して配置され、各々に対応の列のメモリセルが接続する複数のビット線対とを備え、ビット線対と第１の電圧伝達線とは、第１のノードに接続する。
【発明の効果】
【００１２】
本発明のある局面による半導体記憶装置によれば、２個の隣接する列ブロックのいずれにも欠陥がある場合でも、これらの列ブロックの救済ができる。
【００１３】
また、本発明の別の局面による半導体記憶装置によれば、簡易な回路構成でスタンバイ電流の低減ができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の第１の実施形態の半導体記憶装置の構成を表わす図である。
【図２】偶数ブロック用のプログラム回路５５ａと冗長制御回路５６ａを表わす図である。
【図３】奇数ブロック用のプログラム回路５５ｂと冗長制御回路５６ｂを表わす図である。
【図４】正規ブロックに欠陥がない場合のデータ線シフト回路５８を表わす図である。
【図５】隣接する２個の正規ブロックに異常がある場合のデータ線シフト回路を表わす図である。
【図６】本発明の第２の実施形態の半導体記憶装置の構成を表わす図である。
【図７】図６の半導体記憶装置の要部の構成を１ブロック（４カラム分）について表わした図である。
【図８】図７に示すメモリセルＭＣの構成の一例を示す図である。
【図９】本発明の実施形態の半導体記憶装置のテスト動作を示すフロー図である。
【図１０】本発明の実施形態の半導体記憶装置のテスト時の動作を示すタイミング図である。
【図１１】本発明の第３の実施形態の半導体記憶装置の構成を表わす図である。
【図１２】図１１の半導体記憶装置の要部の構成を１ブロック（４カラム分）について表わした図である。
【図１３】本発明の第４の実施形態の半導体記憶装置の構成を表わす図である。
【図１４】図１３の半導体記憶装置の要部の構成を１ブロック（４カラム分）について表わした図である。
【図１５】本発明の第４の実施形態の半導体記憶装置の読出しおよび書込み時の動作を示す信号波形図である。
【図１６】本発明の第５の実施形態の半導体記憶装置の構成を表わす図である。
【図１７】図１６の半導体記憶装置の要部の構成を１ブロック（４カラム分）について表わした図である。
【発明を実施するための形態】
【００１５】
以下、本発明に係る実施の形態について図面を参照して説明する。
［第１の実施形態］
図１は、本発明の第１の実施形態の半導体記憶装置の構成を表わす図である。
【００１６】
図１を参照して、この半導体記憶装置は、メモリセルアレイ５１と、主制御回路５２と、行選択回路５３と、列周辺回路５４と、プログラム回路５５と、冗長制御回路５６と、カラムデコーダ５７と、データ線シフト回路５８と、データ入出力回路５９、テスト制御回路１１０とを備える。
【００１７】
メモリセルアレイ５１は、正規なメモリセルが行列状に配置された正規メモリアレイ部９１と、正規メモリアレイ部９１に隣接して設けられ、正規メモリアレイ部９１の中の欠陥列を救済するためのスペアメモリセルが行列状に配置されたスペアメモリアレイ部９２とを含む。本発明の実施形態では、正規なメモリセルの列数を１２８とし、スペアメモリセルの列数を８とする。
【００１８】
正規メモリアレイ部９１は、メモリセルアレイ５１の行方向の配置順によって、第０番目から第１２７番目に順序づけられる１２８個の正規ブロックを含む。また、スペアメモリアレイ部９２は、同様にメモリセルアレイ５１の行方向の配置順によって、第０番目から第１番目に順序づけられる２個のスペアブロックを含む。本発明の実施形態では、正規ブロックおよびスペアブロックに含まれる列の数は４個とする。また、ここでは、正規メモリアレイ部９１の第０番目のブロックと、スペアメモリアレイ部９２の第１番目のブロックが隣接するものとする。
【００１９】
正規メモリアレイ部９１に入出力されるデータを伝達するために１２８本の内部正規Ｉ／Ｏ線ＮＩＯ０〜ＮＩＯ１２７が配置される。内部正規Ｉ／Ｏ線ＮＩＯＸには、第Ｘ番目の正規ブロックに対応する。ただし、Ｘは０〜１２７である。
【００２０】
また、スペアメモリアレイ部９２に入出力されるデータを伝達するために２本の内部スペアＩ／Ｏ線が配置される。内部スペアＩ／Ｏ線ＳＩＯＸには、第Ｘ番目のスペアブロックに対応する。ただし、Ｘは０〜１である。内部正規Ｉ／Ｏ線ＮＩＯ０〜ＮＩＯ１２７と、内部スペアＩ／Ｏ線ＳＩＯ０，ＳＩＯ１を総称して、内部Ｉ／Ｏ線と称する。
【００２１】
また、外部とのデータの授受のために１２８本の外部Ｉ／Ｏ線ＥＩＯ０〜ＥＩＯ１２７が配置される。外部Ｉ／Ｏ線ＥＩＯＸは、第Ｘ番目の正規ブロックに対応する。ただし、Ｘは０〜１２７である。
【００２２】
主制御回路５２は、外部からのアドレス信号ＡＤと書込制御信号ＷＥとチップイネーブル信号ＣＥとに従って、内部行アドレス信号ＲＡ、内部列アドレス信号ＣＡおよび各動作に必要な制御信号を生成する。たとえば、主制御回路５２は、データ書込時において、書込制御信号ＷＥ＿ＮをＬレベルに活性化する。
【００２３】
テスト制御回路１１０は、冗長カラムのテストを行なうときには、テスト信号Ｒ＿ＴＥＳＴをＨレベルに設定し、バーンイン試験を行なうときに、バーンイン指示信号ＢＩ＿ＭＯＤＥをＨレベルに設定する。
【００２４】
行選択回路５３は、内部行アドレス信号ＲＡにしたがって、アドレス指定された行に対応するワード線ＷＬを選択状態へ駆動する。より具体的には、行選択回路５３は、内部行アドレス信号ＲＡをデコードするロウデコーダ９３およびデコード結果に従って選択ワード線ＷＬを選択状態へ駆動するワード線駆動回路９４を含み、主制御回路５２からのワード線活性化タイミング信号に従って選択行に対応するワード線ＷＬを選択状態へ駆動する。スタンバイ状態時または非選択時には、ワード線ＷＬは接地電圧レベルに保持される。
【００２５】
カラムデコーダ５７は、内部列アドレス信号ＣＡをデコードして、列選択信号を生成する。
【００２６】
列選択回路１９は、各ブロックに対応して設けられ、データ読出し時および書込み時において、カラム選択線によって伝達される列選択信号によって、ブロック内の４つのビット線ＢＬ，ＢＬＣのうちの１つを選択して、内部Ｉ／Ｏ線と接続する。ブロック内の４つの列の各々は、列選択信号Ｙ＿Ｎ［ｉ］（ｉ＝０〜３）によって指定される。
【００２７】
読出部８２は、データ読出し時、列選択回路１９より選択された列に対応するビット線対ＢＬ，ＢＬＣから内部Ｉ／Ｏ線ＮＩＯ０〜ＮＩＯ１２７，ＳＩＯ０，ＳＩＯ１に伝達されたデータを検知し増幅して読出データを生成する。
【００２８】
書込部８１は、データ書込み時、列選択回路１９により選択された列に対応するビット線対ＢＬ，ＢＬＣへ内部Ｉ／Ｏ線ＮＩＯ０〜ＮＩＯ１２７，ＳＩＯ０，ＳＩＯ１を通じて書込みデータを伝達する。
【００２９】
データ線シフト回路５８は、（１２８＋２）本の内部Ｉ／Ｏ線ＮＩＯ０〜ＮＩＯ１２７，ＳＩＯ０，ＳＩＯ１のうちの１２８本を、１２８本の外部Ｉ／Ｏ線ＥＩＯ０〜ＥＩＯ１２７に接続する。
【００３０】
データ入出力回路５９は、外部Ｉ／Ｏ線ＥＩＯ０〜ＥＩＯ１２７上の読出しデータに基づいてＤＱデータを生成して外部に出力し、また外部からのＤＱデータに基づいて書込みデータを生成して外部Ｉ／Ｏ線ＥＩＯ０〜ＥＩＯ１２７に伝達する。
【００３１】
プログラム回路５５は、偶数ブロック用のプログラム回路５５ａと、奇数ブロック用のプログラム回路５５ｂを含む。また、冗長制御回路５６は、偶数ブロック用の冗長制御回路５６ａと、奇数ブロック用の冗長制御回路５６ｂを含む。
【００３２】
偶数ブロック用の冗長制御回路５６ａは、偶数番目の正規ブロックおよび偶数番目のスペアブロックを対象としたシフトリダンダンシ方式によって、偶数番目の外部Ｉ／Ｏ線ＥＩＯＸに対するシフトの有無を示すシフト制御信号ＳＨＩＦＴ［Ｘ］を生成する。ただし、Ｘ＝０、２、・・・、１２４、１２６である。
【００３３】
奇数ブロック用の冗長制御回路５６ｂは、奇数番目の正規ブロックおよび奇数番目のスペアブロックを対象としたシフトリダンダンシ方式によって、奇数番目の外部Ｉ／Ｏ線ＥＩＯＸに対するシフトの有無を示すシフト制御信号ＳＨＩＦＴ［Ｘ］を生成する。ただし、Ｘ＝１、３、・・・、１２５、１２７である。
【００３４】
図２は、偶数ブロック用のプログラム回路５５ａと冗長制御回路５６ａを表わす図である。
【００３５】
プログラム回路５５ａは、７ビット構成であり、スペアコラムの使用の有無を表わす１ビットの第１のヒューズ素子と、６４個の正規の偶数ブロックの１つを特定する６ビットの第２のヒューズ素子を含む。
【００３６】
冗長制御回路５６ａは、第１のヒューズ素子からの信号を反転して制御信号Ｃｏｌｕｍｎ＿Ｒｅｄ＿Ｅｎａｂｌｅ＿Ｎを出力するインバータＩＶＳ１５０と、第２のヒューズ素子からの信号を反転するインバータＩＶＳ１５１とを含む。また、冗長制御回路５６ａは、正規の偶数ブロックごとに設けられた、デコーダＤＥＣ０，ＤＥＣ２，・・・，ＤＥＣ１２４，ＤＥＣ１２６、ＮＯＲゲートＮＲＳ０、ＮＲＳ２，・・・，ＮＲＳ１２４，ＮＲＳ１２６、およびインバータＩＶＳ０，ＩＶＳ２，・・・，ＩＶＳ１２４，ＩＶＳ１２６を含む。デコーダＤＥＣＸ、ＮＯＲゲートＮＲＳＸおよびインバータＩＶＳＸは、正規の第Ｘ番目のブロックに対応する。ただし、Ｘは０、２、・・・１２６である。
【００３７】
デコーダＤＥＣＸは、第２ヒューズからの出力信号、インバータＩＶＳ１５１の出力信号、およびインバータＩＶＳ１５０の出力信号を受けて、正規の第Ｘ番目のブロックの欠陥の有無を表わす欠陥識別信号ＣＲＥＤ＿Ｎ［Ｘ］を冗長制御回路５６ａの外部へ出力する。欠陥識別信号ＣＲＥＤ＿Ｎ［Ｘ］は、正常を示す場合にはＬレベルに設定され、欠陥を示す場合にはＨレベルに設定される。
【００３８】
ＮＯＲゲートＮＲＳＸは、正規の第Ｘ番目のブロックのデコーダＤＥＣＸの出力信号と、正規の第（Ｘ＋２）番目のブロックに対応するシフト制御信号ＳＨＩＦＴ［Ｘ＋２］を受ける。
【００３９】
インバータＩＶＳＸは、正規の第Ｘ番目のブロックのＮＯＲゲートＮＲＳＸの出力信号を反転して、シフト制御信号ＳＨＩＦＴ［Ｘ］を生成して冗長制御回路５６ａの外部に出力するとともに、正規の第（Ｘ−２）番目のブロックに対応するＮＯＲゲートＮＲＳ（Ｘ−２）に出力する。ただし、Ｘ＝０のときには、シフト制御信号ＳＨＩＦＴ［０］は、スペアの第０ブロックに対応するＮＯＲゲートＮＲＳ１２８に出力される。シフト制御信号ＳＨＩＦＴ［Ｘ］は、シフトありを表わす場合にはＨレベルに設定され、シフトなしを示す場合にはＬレベルに設定される。
【００４０】
図３は、奇数ブロック用のプログラム回路５５ｂと冗長制御回路５６ｂを表わす図である。
【００４１】
プログラム回路５５ｂは、７ビット構成であり、スペアコラムの使用の有無を表わす１ビットの第１のヒューズ素子と、６４個の正規の奇数ブロックの１つを特定する６ビットの第２のヒューズ素子を含む。
【００４２】
冗長制御回路５６ｂは、第１のヒューズ素子からの信号を反転して制御信号Ｃｏｌｕｍｎ＿Ｒｅｄ＿Ｅｎａｂｌｅ＿Ｎを出力するインバータＩＶＳ１５２と、第２のヒューズ素子からの信号を反転するインバータＩＶＳ１５３とを含む。また、冗長制御回路５６ｂは、正規の奇数ブロックごとに設けられた、デコーダＤＥＣ１，ＤＥＣ３，・・・，ＤＥＣ１２５，ＤＥＣ１２７、ＮＯＲゲートＮＲＳ１、ＮＲＳ３，・・・，ＮＲＳ１２５，ＮＲＳ１２７、およびインバータＩＶＳ１，ＩＶＳ３，・・・，ＩＶＳ１２５，ＩＶＳ１２７を含む。デコーダＤＥＣＸ、ＮＯＲゲートＮＲＳＸおよびインバータＩＶＳＸは、正規の第Ｘ番目のブロックに対応する。ただし、Ｘは１、３、・・・１２７である。
【００４３】
デコーダＤＥＣＸは、第２ヒューズからの出力信号、インバータＩＶＳ１５２の出力信号、およびインバータＩＶＳ１５３の出力信号を受けて、正規の第Ｘ番目のブロックの欠陥の有無を表わす欠陥識別信号ＣＲＥＤ＿Ｎ［Ｘ］を冗長制御回路５６ｂの外部へ出力する。欠陥識別信号ＣＲＥＤ＿Ｎ［Ｘ］は、正常を示す場合にはＬレベルに設定され、欠陥を示す場合にはＨレベルに設定される。
【００４４】
ＮＯＲゲートＮＲＳＸは、正規の第Ｘ番目のブロックのデコーダＤＥＣＸの出力信号と、正規の第（Ｘ＋２）番目のブロックに対応するシフト制御信号ＳＨＩＦＴ［Ｘ＋２］を受ける。
【００４５】
インバータＩＶＳＸは、正規の第Ｘ番目のブロックのＮＯＲゲートＮＲＳＸの出力信号を反転して、シフト制御信号ＳＨＩＦＴ［Ｘ］を生成して冗長制御回路５６ａの外部に出力するとともに、正規の第（Ｘ−２）番目のブロックに対応するＮＯＲゲートＮＲＳ（Ｘ−２）に出力する。ただし、Ｘ＝１のときには、シフト制御信号ＳＨＩＦＴ［１］は、スペアの第１ブロックに対応するＮＯＲゲートＮＲＳ１２９に出力される。シフト制御信号ＳＨＩＦＴ［Ｘ］は、シフトありを表わす場合にはＨレベルに設定され、シフトなしを示す場合にはＬレベルに設定される。
【００４６】
次に、プログラム回路５５と冗長制御回路５６の動作例について説明する。
初期設定では、プログラム回路５５ａおよびプログラム回路５５ｂはプログラムされておらず、すべての欠陥識別信号ＣＲＥＤ＿Ｎ［０］〜ＣＲＥＤ＿［１２７］，Ｒ＿ＣＲＥＤ＿Ｎ［０］、Ｒ＿ＣＲＥＤ＿Ｎ［１］は欠陥なしを示すＬレベルに設定され、すべてのシフト制御信号ＳＨＩＦＴ［０］〜ＳＨＩＦＴ［１２７］はシフトなしを示すＬレベルに設定される。
【００４７】
また、冗長カラムのテストを行なうときには、テスト信号Ｒ＿ＴＥＳＴがＨレベルに設定されるので、すべてのシフト制御信号ＳＨＩＦＴ［０］〜ＳＨＩＦＴ［１２７］はシフトなしを示すＬレベルに設定される。
【００４８】
また、バーンイン指示信号ＢＩ＿ＭＯＤＥは、電圧および温度の加速を行なって潜在的な欠陥を顕在化させるバーンインモード時においてＨレベルに活性化される。これによって、シフト制御信号Ｒ＿ＣＲＥＤ＿Ｎ［０］およびＲ＿ＣＲＥＤ＿Ｎ［１］はＨレベルに設定される。
【００４９】
また、たとえば、正規の第１２４ブロックと第１２５ブロックに欠陥が発見されたとする。このような場合には、プログラム回路５５ａにおいて、正規の第１２４ブロックに欠陥があるようにプログラムされる。これによって、デコーダＤＥＣ１２４は、欠陥識別信号ＣＲＥＤ＿Ｎ［１２４］を欠陥ありを示すＨレベルに設定する。欠陥識別信号ＣＲＥＤ＿Ｎ［ｉ］（ｉ≠１２４で偶数）および欠陥識別信号Ｒ＿ＣＲＥＤ＿Ｎ［０］はＬレベルを維持する。また、欠陥識別信号ＣＲＥＤ＿Ｎ［１２４］がＨレベルになると、ＮＯＲゲートＮＲＳ１２４，・・・，ＮＲＳ２，ＮＲＳ０およびインバータＩＶＳ１２４，・・・，ＩＶＳ２，ＩＶＳ０によって、シフト制御信号ＳＨＩＦＴ［１２４］，・・・，ＳＨＩＦＴ［２］，ＳＨＩＦＴ［０］がシフトありを示すＨレベルに設定される。シフト制御信号ＳＨＩＦＴ［１２６］はＬレベルを維持する。
【００５０】
さらに、プログラム回路５５ｂにおいて、正規の第１２５ブロックに欠陥があるようにプログラムされる。これによって、デコーダＤＥＣ１２５は、欠陥識別信号ＣＲＥＤ＿Ｎ［１２５］を欠陥ありを示すＨレベルに設定する。欠陥識別信号ＣＲＥＤ＿Ｎ［ｉ］（ｉ≠１２５で奇数）および欠陥識別信号Ｒ＿ＣＲＥＤ＿Ｎ［１］はＬレベルを維持する。また、欠陥識別信号ＣＲＥＤ＿Ｎ［１２５］がＨレベルになると、ＮＯＲゲートＮＲＳ１２５，・・・，ＮＲＳ３，ＮＲＳ１およびインバータＩＶＳ１２５，・・・，ＩＶＳ３，ＩＶＳ１によって、シフト制御信号ＳＨＩＦＴ［１２５］，・・・，ＳＨＩＦＴ［３］，ＳＨＩＦＴ［１］がシフトありを示すＨレベルに設定される。シフト制御信号ＳＨＩＦＴ［１２７］はＬレベルを維持する。
【００５１】
図４は、正規ブロックに欠陥がない場合のデータ線シフト回路５８を表わす図である。
図４を参照して、データ線シフト回路５８は、外部ＩＯ線ＥＩＯＸ（Ｘ＝０〜１２７）に対応して、シフトスイッチＳＷＸ（Ｘ＝０〜１２７）を含む。シフトスイッチＳＷＸは、シフト制御信号ＳＨＩＦＴ［Ｘ］によって制御される。
【００５２】
正規ブロックに欠陥がない場合には、冗長制御回路５６によってすべてのシフト制御信号ＳＨＩＦＴ［Ｘ］（Ｘ＝０〜１２７）はＬレベルに設定される。それに応じて、シフトスイッチＳＷＸは、外部Ｉ／Ｏ線ＥＩＯＸを内部正規Ｉ／Ｏ線ＮＩＯＸと接続する。
【００５３】
図５は、隣接する２個の正規ブロックに異常がある場合のデータ線シフト回路を表わす図である。
【００５４】
図５を参照して、正規の第３ブロックおよび第４ブロックに欠陥がある場合には、冗長制御回路５６によって、シフト制御信号ＳＨＩＦＴ［０］〜ＳＨＩＦＴ［４］がＨレベルに設定され、残りのシフト制御信号ＳＨＩＦＴ［５］〜ＳＨＩＦＴ［１２７］はＬレベルを維持する。シフトスイッチＳＷＸ（Ｘ＝５〜１２７）は、シフト制御信号ＳＨＩＦＴ［Ｘ］がＬレベルのため、外部Ｉ／Ｏ線ＥＩＯＸを内部正規Ｉ／Ｏ線ＮＩＯＸと接続する。
【００５５】
シフトスイッチＳＷ４は、シフト制御信号ＳＨＩＦＴ［４］がＨレベルのため、外部Ｉ／Ｏ線ＥＩＯ４を内部正規Ｉ／Ｏ線ＮＩＯ２と接続する。シフトスイッチＳＷ３は、シフト制御信号ＳＨＩＦＴ［３］がＨレベルのため、外部Ｉ／Ｏ線ＥＩＯ３を内部正規Ｉ／Ｏ線ＮＩＯ１と接続する。シフトスイッチＳＷ２は、シフト制御信号ＳＨＩＦＴ［２］がＨレベルのため、外部Ｉ／Ｏ線ＥＩＯ２を内部正規Ｉ／Ｏ線ＮＩＯ０と接続する。
【００５６】
シフトスイッチＳＷ１は、シフト制御信号ＳＨＩＦＴ［１］がＨレベルのため、外部Ｉ／Ｏ線ＥＩＯ１を内部スペアＩ／Ｏ線ＳＩＯ１と接続する。シフトスイッチＳＷ０は、シフト制御信号ＳＨＩＦＴ［０］がＨレベルのため、外部Ｉ／Ｏ線ＥＩＯ０を内部スペアＩ／Ｏ線ＳＩＯ０と接続する。
【００５７】
以上のように、本発明の第１の実施形態の半導体記憶装置によれば、偶数番目のブロックと奇数番目のブロックに分けてシフトリダンダンシ方式による救済を行なうので、２個の隣接する列ブロックのいずれにも欠陥がある場合でも、これらの列ブロックを救済することができる。
【００５８】
［第２の実施形態］
（構成）
図６は、本発明の第２の実施形態の半導体記憶装置の構成を表わす図である。
【００５９】
図６を参照して、第２の実施形態の半導体記憶装置は、図１に示す第１の実施形態の半導体記憶装置に、さらにビット線負荷回路１３と、電位降下検出保持回路１６と、スイッチゲート回路１５と、ラッチ回路１７とが追加されている。また、第２の実施形態の半導体記憶装置では、図１に示すテスト制御回路１１０に代えてテスト制御回路１０を備える。
【００６０】
テスト制御回路１０は、第１の実施形態で説明したテスト信号Ｒ＿ＴＥＳＴおよびバーンイン指示信号ＢＩ＿ＭＯＤＥのレベルの制御に加えて、さらに第１のテストモード信号ＲＥＤ＿ＬＥＡＫ１、第２のテストモード信号ＲＥＤ＿ＬＥＡＫ２、および第３のテストモード信号ＲＥＤ＿ＬＥＡＫ３のレベルを制御する。
【００６１】
ビット線負荷回路１３は、メモリセルアレイの各ビット線対に対応して配置され、少なくともスタンバイ状態時に、対応のビット線対を接地電圧レベルに保持する。
【００６２】
電位降下検出保持回路１６は、メモリセルアレイの各ブロックに対応して配置され、特定動作モード時（第２のテストモード信号ＲＥＤ＿ＬＥＡＫ２がＨレベルのとき）に活性化され、メモリセル電源線が接続される判定ノードの電位が閾値電圧レベル以下にあるか否かを検出し、閾値電圧レベル以下のときに、判定ノードの電位を接地電圧レベルに設定する。
【００６３】
スイッチゲート回路１５は、メモリセルアレイの各ブロックに対応して配置され、基準電位ノードに結合され、選択的に導通状態となり、導通時、基準電位を判定ノードに伝達する。
【００６４】
ラッチ回路１７は、メモリセルアレイの各ブロックに対応して配置され、特定動作モード時（第２のテストモード信号ＲＥＤ＿ＬＥＡＫ２がＨレベルのとき）に電位降下検出保持回路１６により設定された判定ノードの電圧をラッチし、ラッチ信号によってスイッチゲート回路１５の導通状態を設定する。
【００６５】
図７は、図６の半導体記憶装置の要部の構成を１ブロック（４カラム分）について表わした図である。図７では、正規の第Ｋブロックについて表わすが、その他の正規ブロックおよびスペアブロックについても同様である。ただし、スペアブロックでは、欠陥識別信号ＣＲＥＤ＿Ｎ［Ｋ］に代えて、欠陥識別信号Ｒ＿ＣＲＥＤ＿Ｎ［０］またはＲ＿ＣＲＥＤ＿Ｎ［１］が入力される。
【００６６】
図７を参照して、メモリセルの列に対応して、ビット線対ＢＬ［０］，ＢＬＣ［０］〜ＢＬ［３］，ＢＬＣ［３］が配置される。また、メモリセルの列に対応して、メモリセル電源線ａｒｖｄｄ［０］〜ａｒｖｄｄ［３］が配置される。
【００６７】
図８は、図７に示すメモリセルＭＣの構成の一例を示す図である。
図８を参照して、メモリセルＭＣは、フルＣＭＯＳシングルポートＳＲＡＭセルの構成を有する。メモリセルＭＣは、ＰチャネルＭＯＳトランジスタＰＱ１と、ＰチャネルＭＯＳトランジスタＰＱ２と、ＮチャネルＭＯＳトランジスタＮＱ１と、ＮチャネルＭＯＳトランジスタＮＱ２と、ＮチャネルＭＯＳトランジスタＮＱ３と、ＮチャネルＭＯＳトランジスタＮＱ４とを含む。
【００６８】
接続ノードＮＯＤ３には、メモリセル電源線ａｒｖｄｄ［Ｋ］（Ｋは０〜３のいずれか）が接続される。ＰチャネルＭＯＳトランジスタＰＱ１は、接続ノードＮＯＤ３とストレージノードＮＯＤ１との間に接続され、かつそのゲートがストレージノードＮＯＤ２と接続する。ＰチャネルＭＯＳトランジスタＰＱ２は、接続ノードＮＯＤ３とストレージノードＮＯＤ２との間に接続され、かつそのゲートがストレージノードＮＯＤ１と接続する。ＮチャネルＭＯＳトランジスタＮＱ１は、接地電源とストレージノードＮＯＤ１との間に接続され、かつそのゲートがストレージノードＮＯＤ２と接続する。ＮチャネルＭＯＳトランジスタＮＱ２は、接地電源とストレージノードＮＯＤ２との間に接続され、かつそのゲートがストレージノードＮＯＤ１と接続する。ＮチャネルＭＯＳトランジスタＮＱ３は、ワード線ＷＬ上の電圧に従って、ストレージノードＮＯＤ１をビット線ＢＬ［Ｋ］に結合する。ＮチャネルＭＯＳトランジスタＮＱ４は、ワード線ＷＬ上の電圧に従って、ストレージノードＮＯＤ２をビット線ＢＬＣ［Ｋ］に結合する。
【００６９】
再び、図７を参照して、メモリセルの各列に対応してビット線負荷回路１３ａ〜１３ｄが設けられる。ビット線負荷回路１３ａは、インバータＩＶ１３と、ＰチャネルＭＯＳトランジスタＰ１３ａと、ＰチャネルＭＯＳトランジスタＰ１３ｂと、ＰチャネルＭＯＳトランジスタＰ１３ｃとを含む。
【００７０】
インバータＩＶ１３は、列選択信号Ｙ＿Ｎ［０］を反転する。インバータＩＶ１３は、列選択信号Ｙ＿Ｎ［０］がＨレベル（ブロック内の第０番目の列０が非選択）のときに、Ｌレベルの信号を出力する。
【００７１】
ＰチャネルＭＯＳトランジスタＰ１３ａは、インバータＩＶ１３の出力がＬレベルのときに導通し、導通時にビット線ＢＬ［０］と電源ノードＰＶ２とを接続し、ビット線ＢＬ［０］を電源電圧ＶＤＤで充電する。ＰチャネルＭＯＳトランジスタＰ１３ｂは、インバータＩＶ１３の出力がＬレベルのときに導通し、導通時にビット線ＢＬＣ［０］と電源ノードＰＶ２とを接続し、ビット線ＢＬＣ［０］を電源電圧ＶＤＤで充電する。ＰチャネルＭＯＳトランジスタＰ１３ｃは、インバータＩＶ１３の出力がＬレベルのときに導通し、導通時にビット線ＢＬ［０］およびＢＬＣ［０］を電気的に短絡する。
【００７２】
他のビット線負荷回路１３ｂ〜１３ｄも、ビット線負荷回路１３ａと同様の構成および作用を有する。
【００７３】
また、各ブロックに対応してスイッチゲート回路１５が設けられる。スイッチゲート回路１５は、３入力ＮＯＲゲートＮＲ１５と、インバータＩＶ１５と、ＰチャネルＭＯＳトランジスタＰ１５とを含む。
【００７４】
３入力ＮＯＲゲートＮＲ１５は、冗長制御回路５６から正規第Ｋブロックの欠陥識別信号ＣＲＥＤ＿Ｎ［Ｋ］を受け、ラッチ回路１７に含まれるＮＯＲゲートＮＲ１７から出力信号を受け、テスト制御回路１０から第１のテストモード信号ＲＥＤ＿ＬＥＡＫ１を受ける。欠陥識別信号ＣＲＥＤ＿Ｎ［Ｋ］は、冗長制御回路５６において、正規第Ｋブロックに欠陥がないときにはＬレベルに設定され、正規第Ｋブロックに欠陥があるときにはＨレベルに設定される。３入力ＮＯＲゲートＮＲ１５は、欠陥識別信号ＣＲＥＤ＿Ｎ［Ｋ］がＬレベル、ＮＯＲゲートＮＲ１７の出力信号がＬレベル、かつ第１のテストモード信号ＲＥＤ＿ＬＥＡＫ１がＬレベルのときに限りＨレベルを出力し、それ以外のときにはＬレベルを出力する。インバータＩＶ１５は、３入力ＮＯＲゲートＮＲ１５の出力を反転する。ＰチャネルＭＯＳトランジスタＰ１５は、インバータＩＶ１５の出力信号がＬレベルのときに導通し、導通時に電源ノードＰＶ１と判定ノードＮＤ１とを接続し、電源電圧ＶＤＤを判定ノードＮＤ１を介してメモリセル電源線ａｒｖｄｄ［０］〜ａｒｖｄｄ［３］へ伝達する。
【００７５】
また、各ブロックに対応してラッチ回路１７が設けられる。ラッチ回路１７は、ＮチャネルＭＯＳトランジスタＮ１７と、ラッチゲートＲＧ１７とを含む。
【００７６】
ＮチャネルＭＯＳトランジスタＮ１７は、転送ゲートであって、第２のテストモード信号ＲＥＤ＿ＬＥＡＫ２がＨレベルのときに導通し、導通時に判定ノードＮＤ１とノードＮＤ２とを電気的に結合する。
【００７７】
ラッチゲートＲＧ１７は、第３のテストモード信号ＲＥＤ＿ＬＥＡＫ３がＨレベルに設定されると初期化され、第３のテストモード信号ＲＥＤ＿ＬＥＡＫ３がＬレベルに設定されると活性化（イネーブル）される。ラッチゲートＲＧ１７は、活性化時（イネーブル時）にノードＮＤ２の電位をラッチする。ラッチゲートＲＧ１７は、ＮＯＲゲートＮＲ１７と、インバータＩＶ１７と、トライステート回路ＴＲ１７とを含む。ＮＯＲゲートＮＲ１７は、第３のテストモード信号ＲＥＤ＿ＬＥＡＫ３とノードＮＤ２の信号（電圧）とを受ける。インバータＩＶ１７は、第２のテストモード信号ＲＥＤ＿ＬＥＡＫ２を反転する。トライステート回路ＴＲ１７は、第２のテストモード信号ＲＥＤ＿ＬＥＡＫ２と、インバータＩＶ１７の出力信号（ＲＥＤ＿ＬＥＡＫ２の反転信号）によってゲートが制御され、ゲートがオンのときに、ＮＯＲゲートＮＲ１７の出力信号を反転してノードＮＤ２へ伝達する。
【００７８】
また、各ブロックに対応して電位降下検出保持回路１６が設けられる。電位降下検出保持回路１６は、インバータＩＶ１６ａと、ＮＯＲゲートＮＲ１６と、インバータＩＶ１６ｂと、インバータＩＶ１６ｃと、ＮチャネルＭＯＳトランジスタＮ１６とを含む。
【００７９】
インバータＩＶ１６ａは、第２のテストモード信号ＲＥＤ＿ＬＥＡＫ２を反転する。ＮＯＲゲートＮＲ１６は、インバータＩＶ１６ａの出力と、判定ノードＮＤ１の電圧とを受ける。２段の縦列接続されるインバータＩＶ１６ｂおよびＩＶ１６ｃは、ＮＯＲゲートＮＲ１６の出力信号を波形整形して、確実に電源電圧ＶＤＤまたは接地電圧レベルの２値信号を生成する。したがって、判定ノードＮＤ１の電圧降下量が小さく、ＮＯＲゲートＮＲ１６の出力信号が中間電圧レベルであっても、スタンバイ電流異常時、次段のインバータＩＶ１６ｂおよびＩＶ１６ｃに従って、判定ノードＮＤ１を確実に、接地電圧レベルに駆動することができ、確実に、スタンバイ電流異常／通常動作正常のメモリセルを通常動作不良状態に設定することができる。
【００８０】
ＮチャネルＭＯＳトランジスタＮ１６は、インバータＩＶ１６ｃの出力信号に従って選択的に導通し、導通時に判定ノードＮＤ１に接地電圧を伝達する。
【００８１】
（動作）
図９は、本発明の実施形態の半導体記憶装置のテスト動作を示すフロー図である。また、図１０は、本発明の実施形態の半導体記憶装置のテスト時の動作を示すタイミング図である。以下、図を参照して、本発明の実施形態の半導体記憶装置のテスト方法について説明する。
【００８２】
ここでは、テスト時において、正規第Ｋブロックに関連する回路がどのように動作するかを説明するが、その他のブロックについても関連する回路が同時に同様に動作する。
【００８３】
まず、ステップＳ１において、テスト動作モードに入る前のスタンバイ状態が設定される。テスト制御回路１０は、第１のテストモード信号ＲＥＤ＿ＬＥＡＫ１をＬレベルに設定し、第２のテストモード信号ＲＥＤ＿ＬＥＡＫ２をＬレベルに設定し、第３のテストモード信号ＲＥＤ＿ＬＥＡＫ３をＨレベルに設定する。このスタンバイ状態においては、まだヒューズプログラムは行なわれておらず、正規第Ｋブロック欠陥識別信号ＣＲＥＤ＿Ｎ［Ｋ］はＬレベルである。また、列選択信号Ｙ＿Ｎ［０］〜Ｙ＿Ｎ［３］はＨレベルである。
【００８４】
第３のテストモード信号ＲＥＤ＿ＬＥＡＫ３をＨレベルに設定することによって、ラッチ回路１７のラッチゲートＲＧ１７が初期化され、ノードＮＤ２の電圧が電源電圧レベルＶＤＤに設定される。
【００８５】
また、電源電圧ＶＤＤを通常動作時に使用される電圧レベルＶＤＤｎよりも高い電圧レベルに設定する。これは、外部のテスタの制御の下に電源端子に与えられる電源電圧レベルの調整により行なわれる。これによりメモリセルＭＣのスタンバイ電流不良／動作正常状態を顕在化させる。
【００８６】
また、スイッチゲート回路１５においては、欠陥識別信号ＣＲＥＤ＿Ｎ［Ｋ］がＬレベルであり、第１のテストモード信号ＲＥＤ＿ＬＥＡＫ１がＬレベルであり、ラッチゲートＲＧ１７の出力がＬレベルのため、ＰチャネルＭＯＳトランジスタＰ１５が導通状態になり、電源ノードＰＶ１と判定ノードＮＤ１とが接続される。これによって、４本のメモリセル電源線ａｒｖｄｄ［０］〜ａｒｖｄｄ［３］に、電源ノードＰＶ１から判定ノードＮＤ１を介して電源電圧ＶＤＤが供給される。ＰチャネルＭＯＳトランジスタＰ１５は、その電流供給能力は、メモリセル電源線ａｒｖｄｄ［０］〜ａｒｖｄｄ［３］に接続されるメモリセルに、十分に安定な動作電源電圧を供給できるように十分大きなサイズ（チャネル幅とチャネル長の比）を有するように設定される。
【００８７】
この状態においては、メモリセルＭＣにおいては、メモリセル電源線ａｒｖｄｄ［０］〜ａｒｖｄｄ［３］を介して与えられる電源電圧ＶＤＤは、通常動作時に与えられる電圧レベルＶＤＤｎよりも高い電圧レベルであり、異物などによる抵抗成分が存在する場合、このメモリセルＭＣ内のＭＯＳトランジスタのオン抵抗を十分小さくし、この異物などによる抵抗成分の影響を顕在化させる。これにより、スタンバイ電流不良を生じさせる可能性のあるメモリセルＭＣを、確実に、スタンバイ電流不良状態に設定する。
【００８８】
また、ビット線負荷回路１３ａ〜１３ｄにおいては、列選択信号Ｙ＿Ｎ［０］〜Ｙ＿Ｎ［３］がＨレベルのため、ＰチャネルＭＯＳトランジスタＰ１３ａ、Ｐ１３ｂ、Ｐ１３ｃが導通状態となり、ビット線ＢＬ［０］，ＢＬＣ［０］〜ＢＬ［３］，ＢＬＣ［３］が電源ノードＰＶ２から伝達される電源電圧ＶＤＤで充電される。
【００８９】
次いで、ステップＳ２において、テスト制御回路１０は、時間Ｔａだけ、第１のテストモード信号ＲＥＤ＿ＬＥＡＫ１をＨレベルに設定し、第３のテストモード信号ＲＥＤ＿ＬＥＡＫ３をＬレベルに設定する。テスト制御回路１０は、第２のテストモード信号ＲＥＤ＿ＬＥＡＫ２はＬレベルを維持する。
【００９０】
第１のテストモード信号ＲＥＤ＿ＬＥＡＫ１をＨレベルに設定することにより、スイッチゲート回路１５において、ＰチャネルＭＯＳトランジスタＰ１５が非導通状態となり、電源ノードＰＶ１と判定ノードＮＤ１とが分離される。これによって、４本のメモリセル電源線ａｒｖｄｄ［０］〜ａｒｖｄｄ［３］が電源ノードＰＶ１から分離される。このメモリセル電源線ａｒｖｄｄ［０］〜ａｒｖｄｄ［３」が電源ノードＰＶ１から切り離される期間Ｔａは、通常の仕様値で許容されるスタンバイリーク電流では大きな電圧降下が生じず、かつスタンバイ時における異常な電流でのみ、メモリセル電源線ａｒｖｄｄ［０］〜ａｒｖｄｄ［３］に大きな電圧降下が生じる程度の期間に設定される。
【００９１】
以上によって、メモリセル電源線ａｒｖｄｄ［０］〜ａｒｖｄｄ［３］がフローティング状態となり、かつ判定ノードＮＤ１に接続される。
【００９２】
メモリセル電源線ａｒｖｄｄ［０］〜ａｒｖｄｄ［３］に関連する短絡不良がある場合に、メモリセル電源線ａｒｖｄｄ［０］〜ａｒｖｄｄ［３］にスタンバイ異常電流が流れる。スタンバイ異常電流が流れると、判定ノードＮＤ１の電位は降下する。一方、上記のような短絡不良がない場合には、メモリセル電源線ａｒｖｄｄ［０］〜ａｒｖｄｄ［３］の電圧レベルは、ほぼその充電電圧レベル（ＶＤＤ）を維持し、判定ノードＮＤ１の電位は降下しない。
【００９３】
また、ラッチ回路１７では、第３のテストモード信号ＲＥＤ＿ＬＥＡＫ３がＬレベルとなることによってラッチゲートＲＧ１７がイネーブルとなる。しかし、第２のテストモード信号ＲＥＤ＿ＬＥＡＫ２がＬレベルのためＮチャネルＭＯＳトランジスタＮ１７が非導通状態で、判定ノードＮＤ１の電位がラッチ回路１７に入力されない。
【００９４】
次いで、ステップＳ３において、テスト制御回路１０は、時間Ｔｂだけ、第２のテストモード信号ＲＥＤ＿ＬＥＡＫ２をＨレベルに設定する。テスト制御回路１０は、第１のテストモード信号ＲＥＤ＿ＬＥＡＫ１はＨレベルを維持し、第３のテストモード信号ＲＥＤ＿ＬＥＡＫ３はＬレベルを維持する。
【００９５】
第２のテストモード信号ＲＥＤ＿ＬＥＡＫ２をＨレベルに設定することによって、電位降下検出保持回路１６がイネーブルとなり、判定ノードＮＤ１の電圧レベルを検出し、その検出結果に従って、判定ノードＮＤ１の電圧レベルを設定する。
【００９６】
メモリセル電源線ａｒｖｄｄ［０］〜ａｒｖｄｄ［３］のいずれかにスタンバイ異常電流が流れて、判定ノードＮＤ１の電圧レベルが閾値以下に降下しているときには、ＮチャネルＮＯＳトランジスタＮ１６が導通状態となり、判定ノードＮＤ１の電圧レベルは接地電圧レベルに駆動される。
【００９７】
一方、メモリセル電源線ａｒｖｄｄ［０］〜ａｒｖｄｄ［３］のいずれにもスタンバイ異常電流が流れない場合には、ＮチャネルＮＯＳトランジスタＮ１６が非導通状態で、判定ノードＮＤ１の接地レベルへの駆動は行なわれない。
【００９８】
時間Ｔｂは、スタンバイ電流不良状態のメモリセル電源線ａｒｖｄｄ［０］〜ａｒｖｄｄ［３］を確実に接地電圧レベルまで駆動するのに要する時間である。
【００９９】
また、このとき、ラッチ回路１７では、第２のテストモード信号ＲＥＤ＿ＬＥＡＫ２に従ってＮチャネルＭＯＳトランジスタＮ１７が導通しており、ラッチゲートＲＧ１７によりこの判定ノードＮＤ１の電圧レベルがラッチされる。
【０１００】
次いで、ステップＳ４において、テスト制御回路１０は、時間Ｔｃだけ、第２のテストモード信号ＲＥＤ＿ＬＥＡＫ２をＬレベルに設定する。テスト制御回路１０は、第１のテストモード信号ＲＥＤ＿ＬＥＡＫ１はＨレベルを維持し、第３のテストモード信号ＲＥＤ＿ＬＥＡＫ３はＬレベルを維持する。
【０１０１】
第２のテストモード信号ＲＥＤ＿ＬＥＡＫ２をＬレベルに設定することによって、電位降下検出保持回路１６が非活性化され、ラッチ回路１７では、ＮチャネルＭＯＳトランジスタＮ１７が非導通状態となる。時間Ｔｃは、ラッチ回路１７のホールドタイムを確保するために設けられている。
【０１０２】
次いで、ステップＳ５において、テスト制御回路１０は、第１のテストモード信号ＲＥＤ＿ＬＥＡＫ１をＬレベルに設定する。テスト制御回路１０は、第２のテストモード信号ＲＥＤ＿ＬＥＡＫ２はＬレベルを維持し、第３のテストモード信号ＲＥＤ＿ＬＥＡＫ３はＬレベルを維持する。
【０１０３】
第１のテストモード信号ＲＥＤ＿ＬＥＡＫ１をＬレベルに設定することによって、スイッチゲート回路１５は、ラッチ回路１７のラッチ情報に従って、判定ノードＮＤ１と電源ノードＰＶ１との接続を制御する。
【０１０４】
ラッチ回路１７に接地電圧レベルがラッチされている場合、ＰチャネルＭＯＳトランジスタＰ１５が非導通状態のまま維持され、電源ノードＰＶ１と判定ノードＮＤ１とが分離された状態が維持される。
【０１０５】
一方、ラッチ回路１７に、電源電圧レベルＶＤＤがラッチされている場合、ＰチャネルＭＯＳトランジスタＰ１５が導通状態となり、電源ノードＰＶ１と判定ノードＮＤ１とを接続する。これによって、４本のメモリセル電源線ａｒｖｄｄ［０］〜ａｒｖｄｄ［３］に、電源ノードＰＶ１から判定ノードＮＤ１を介して電源電圧ＶＤＤが供給される。
【０１０６】
次に、ステップＳ６およびステップＳ７において、さまざまなデータパターンを用いてデータの書込および読出を実行する。書込みまたは読出しを行なう選択列ｉは、列選択信号Ｙ＿Ｎ［ｉ］をＬレベルに活性化することによって指定する。
【０１０７】
正規第Ｋブロックにおいてスタンバイ電流不良がある場合には、メモリセル電源線ａｒｖｄｄ［０］〜ａｒｖｄｄ［３］に対しては、電源ノードＰＶ１から電源電圧ＶＤＤが供給されていないため、ビット線ＢＬ［０］，ＢＬＣ［０］〜ＢＬ［３］，ＢＬＣ［３］に接続されるメモリセルＭＣには正確なデータは記憶されない。そのため、メモリセルＭＣに書込んだデータと、メモリセルＭＣから読出したデータとが一致せず、正規第Ｋブロックは不良であると判定される。
【０１０８】
一方、正規第Ｋブロックにおいてスタンバイ電流不良がない場合には、メモリセル電源線ａｒｖｄｄ［０］〜ａｒｖｄｄ［３］に対して、電源ノードＰＶ１から電源電圧ＶＤＤが供給されて、ビット線ＢＬ［０］，ＢＬＣ［０］〜ＢＬ［３］，ＢＬＣ［３］に接続されるメモリセルＭＣには正確なデータが記憶される。そのため、メモリセルＭＣに書込んだデータと、メモリセルＭＣから読出したデータとが一致し、正規第Ｋブロックは正常であると判定される。
【０１０９】
次いで、ステップＳ８において不良ブロックのアドレスをプログラムし、またプログラム回路５５のヒューズブローを行なう。正規第Ｋブロックが異常であると判定された場合には、プログラム回路５５および冗長制御回路５６によって、欠陥識別信号ＣＲＥＤ＿Ｎ［Ｋ］がＨレベルに設定される。
【０１１０】
欠陥識別信号ＣＲＥＤ＿Ｎ［Ｋ］がＨレベルに設定されることによって、スイッチゲート回路１５は、メモリセル電源線ａｒｖｄｄ［０］〜ａｒｖｄｄ［３］が固定的に電源ノードＰＶ１から分離する。これによって、通常動作モード時において、メモリセル電源線ａｒｖｄｄ［０］〜ａｒｖｄｄ［３］がフローティング状態となり、正規第Ｋブロックにおいて異常なスタンバイリーク電流が流れるのを防止する。
【０１１１】
また、第１の実施形態と同様にして、データ線シフト回路５８は、冗長制御回路５６によって設定されたシフト制御信号ＳＨＩＦＴ［Ｘ］（Ｘ＝０〜１２７）に基づいて、外部Ｉ／Ｏ線ＥＩＯＸと、内部Ｉ／Ｏ線ＮＩＯＸ，ＳＩＯ０，ＳＩＯ１との接続の切替えを行なって、不良な正規第Ｋブロックの救済を行なう。
【０１１２】
以上のように、第２の実施形態の半導体記憶装置によれば、列方向に延在するメモリセル電源線を、テスト時、電源ノードから分離し、このメモリセル電源線の電圧レベルを検出し、このメモリセル電源線に関連する短絡があり、このメモリセル電源線の電圧レベルが低下している場合には、メモリセル電源線を接地電圧レベルに駆動しており、スタンバイ電流不良メモリセルを確実に動作不良状態に設定することができる。これにより、スタンバイ電流不良／動作正常メモリセルを、動作不良状態に設定することができ、容易に、この列アドレスを特定することができる。また、通常動作時に、スタンバイ電流不良のメモリセル電源線を電源ノードから固定的に切離しておくことにより、スタンバイ電流不良を確実に救済することができる。
【０１１３】
［第３の実施形態］
図１１は、本発明の第３の実施形態の半導体記憶装置の構成を表わす図である。
【０１１４】
図１１を参照して、第３の実施形態の半導体記憶装置と図６に示す第２の実施形態の半導体記憶装置とは以下の点で相違する。すなわち、第３の実施形態の半導体記憶装置は、図６に示す第２の実施形態の半導体記憶装置にビット線／判定ノードスイッチ回路１４が追加されている。また、第３の実施形態の半導体記憶装置のビット線負荷回路２３およびスイッチゲート回路７５は、図６に示す第２の実施形態の半導体記憶装置に含まれるビット線負荷回路１３およびスイッチゲート回路１５と異なる。
【０１１５】
スイッチゲート回路７５は、スイッチゲート回路１５と基本的に同様であるが、さらに、ビット線負荷回路２３へ制御信号ＣＲＥＤ＿Ｗ＿Ｎ［Ｋ］を出力する。この制御信号ＣＲＥＤ＿Ｗ＿Ｎ［Ｋ］は、電源ノードＰＶ１と判定ノードＮＤ１と分離される時にＨレベルに設定され、電源ノードＰＶ１と判定ノードＮＤ１とが接続される時にＬレベルに設定される。
【０１１６】
ビット線／判定ノードスイッチ回路１４は、ビット線対ＢＬ，ＢＬＣの判定ノードＮＤ１への接続、分離を切替える。ビット線／判定ノードスイッチ回路１４は、特定動作モード時（第１のテストモード信号ＲＥＤ＿ＬＥＡＫ１がＨレベルのとき）に、導通状態となり、ビット線ＢＬ，ＢＬＣを判定ノードＮＤ１へ接続する。これによって、電位降下検出保持回路１６が電位を検出し、設定する判定ノードＮＤ１には、メモリセル電源線ａｒｖｄｄだけでなく、ビット線対ＢＬ，ＢＬＣが接続されるので、メモリセル電源線ａｒｖｄｄに流れるスタンバイ異常電流だけでなく、ビット線対ＢＬ，ＢＬＣに流れるスタンバイ異常電流が検出できる。
【０１１７】
また、ビット線／判定ノードスイッチ回路１４は、特定動作モード時（第１のテストモード信号ＲＥＤ＿ＬＥＡＫ１がＨレベルのとき）以外のとき、すなわち少なくとも、ビット線／判定ノードスイッチ回路１４に接続されるビット線対ＢＬ，ＢＬＣへのメモリセルへのデータの読出し時および書込み時に非導通状態となり、ビット線ＢＬ，ＢＬＣと判定ノードＮＤ１とを分離する。これにより、データの読出し時および書込み時に、ビット線対ＢＬ，ＢＬＣを判定ノードＮＤ１から切り離し、選択列のビット線ＢＬ，ＢＬＣを非選択列のビット線ＢＬ，ＢＬＣ、メモリセル電源線ａｒｖｄｄおよび電源ノードＰＶ１から分離されるので、データの読出しおよび書込みが正常に行なわれる。
【０１１８】
ビット線負荷回路２３は、ビット線負荷回路１３と基本的に同様であるが、スイッチゲート回路７５から出力される制御信号ＣＲＥＤ＿Ｗ＿Ｎ［Ｋ］がＨレベルに設定されると、ビット線ＢＬ，ＢＬＣの充電を停止する。
【０１１９】
図１２は、図１１の半導体記憶装置の要部の構成を１ブロック（４カラム分）について表わした図である。図１２において、図７に示す第２の実施形態の半導体記憶装置の要部と相違する点について説明する。
【０１２０】
図１２を参照して、メモリセルの各ブロックに対応してスイッチゲート回路７５が設けられる。このスイッチゲート回路７５は、第２の実施形態のスイッチゲート回路１５と基本的に同様であるが、インバータＩＶ１５の出力は、ＰチャネルＭＯＳトランジスタＰ１５に出力されるだけでなく、制御信号ＣＲＥＤ＿Ｗ＿Ｎ［Ｋ］としてインバータＩＶ２３を介してビット線負荷回路２３ａ〜２３ｄに出力される。制御信号ＣＲＥＤ＿Ｗ＿Ｎ［Ｋ］は、ＰチャネルＭＯＳトランジスタＰ１５がオンとなるとき、すなわち、電源ノードＰＶ１と判定ノードＮＤ１とが接続されるときにＬレベルに設定され、ＰチャネルＭＯＳトランジスタＰ１５がオフとなるとき、すなわち電源ノードＰＶ１と判定ノードＮＤ１とが分離されるときにＨレベルに設定される。
【０１２１】
また、メモリセルの各列に対応してビット線判定ノードスイッチ回路１４ａ〜１４ｄが設けられ、各ブロックに対応してインバータＩＶ１４が設けられる。
【０１２２】
インバータＩＶ１４は、第１のテストモード信号ＲＥＤ＿ＬＥＡＫ１を反転する。
ビット線／判定ノード間スイッチ回路１４ａは、トランスミッションゲートＴＧ１４ａと、トランスミッションゲートＴＧ１４ｂとを含む。
【０１２３】
トランスミッションゲートＴＧ１４ａは、第１のテストモード信号ＲＥＤ＿ＬＥＡＫ１と、第１のテストモード信号ＲＥＤ＿ＬＥＡＫ１の反転信号とによりゲートが制御される。トランスミッションゲートＴＧ１４ａは、第１のテストモード信号ＲＥＤ＿ＬＥＡＫ１がＨレベルのときにゲートがオンとなり、ゲートがオンのときに判定ノードＮＤ１とビット線ＢＬ[０］とを接続する。
【０１２４】
トランスミッションゲートＴＧ１４ｂは、第１のテストモード信号ＲＥＤ＿ＬＥＡＫ１と、第１のテストモード信号ＲＥＤ＿ＬＥＡＫ１の反転信号とによりゲートが制御される。トランスミッションゲートＴＧ１４ｂは、第１のテストモード信号ＲＥＤ＿ＬＥＡＫ１がＨレベルのときにゲートがオンとなり、ゲートがオンのときに判定ノードＮＤ１とビット線ＢＬＣ［０］とを接続する。
【０１２５】
他のビット線／判定ノード間スイッチ回路１４ｂ〜１４ｄも、ビット線／判定ノード間スイッチ回路１４ａと同様の構成および作用を有する。
【０１２６】
また、メモリセルの各列に対応してビット線負荷回路２３ａ〜２３ｄが設けられ、各ブロックに対応してインバータＩＶ２３が設けられる。
【０１２７】
インバータＩＶ２３は、制御信号ＣＲＥＤ＿Ｗ＿Ｎ［Ｋ］を反転する。
ビット線負荷回路２３ａは、ＮＡＮＤゲートＮＡ１３と、ＰチャネルＭＯＳトランジスタＰ１３ａと、ＰチャネルＭＯＳトランジスタＰ１３ｂと、ＰチャネルＭＯＳトランジスタＰ１３ｃとを含む。
【０１２８】
ＮＡＮＤゲートＮＡ１３は、制御信号ＣＲＥＤ＿Ｗ＿Ｎ［Ｋ］の反転信号と、列選択信号Ｙ＿Ｎ［０］を受ける。ＮＡＮＤゲートＮＡ１３は、制御信号ＣＲＥＤ＿Ｗ＿Ｎ［Ｋ］がＬレベル、かつ列選択信号Ｙ＿Ｎ［０］がＨレベルのときに限りＬレベルの信号を出力し、それ以外のときにはＨレベルの信号を出力する。
【０１２９】
ＰチャネルＭＯＳトランジスタＰ１３ａは、ＮＡＮＤゲートＮＡ１３の出力がＬレベルのときに導通し、導通時にビット線ＢＬ［０］と電源ノードＰＶ２とを接続し、ビット線ＢＬ［０］を電源電圧ＶＤＤで充電する。ＰチャネルＭＯＳトランジスタＰ１３ｂは、ＮＡＮＤゲートＮＡ１３の出力がＬレベルのときに導通し、導通時にビット線ＢＬＣ［０］と電源ノードＰＶ２とを接続し、ビット線ＢＬＣ［０］を電源電圧ＶＤＤで充電する。ＰチャネルＭＯＳトランジスタＰ１３ｃは、ＮＡＮＤゲートＮＡ１３の出力がＬレベルのときに導通し、導通時にビット線ＢＬ［０］およびＢＬＣ［０］を電気的に短絡する。
【０１３０】
他のビット線負荷回路２３ｂ〜２３ｄも、ビット線負荷回路２３ａと同様の構成および作用を有する。
【０１３１】
ところで、特許文献２に記載の回路（たとえば、図２４の回路）では、ビット線負荷回路と電源の間にスイッチゲート回路が挿入されており、ビット線負荷回路のＭＯＳトランジスタとスイッチゲート回路のＭＯＳトランジスタが直列に接続され、この２段のＭＯＳトランジスタによってビット線の充電が制御されていた。ビット線は、これら２段のＭＯＳトランジスタに接続されるので、ビット線を充電するためには、ビット線負荷回路およびスイッチゲート回路のＭＯＳトランジスタのサイズを大きくしなければならなかった。
【０１３２】
これに対して、本発明の実施形態では、スイッチゲート回路７５で生成された制御信号ＣＲＥＤ＿Ｗ＿Ｎ［Ｋ］によって、ビット線の充電が制御される。ビット線は、ビット線負荷回路２３ａ〜２３ｄ内の１段のＭＯＳトランジスタと接続されるだけなので、ビット線を充電するために、ビット線負荷回路２３ａ〜２３ｄおよびスイッチゲート回路７５のＭＯＳトランジスタＰ１５、Ｐ１３ａ、Ｐ１３ｂ、Ｐ１３ｃのサイズを大きくする必要がない。
【０１３３】
（動作）
以下、第２の実施形態の動作を説明するときに用いた図９および図１０を同様に参照して、本発明の第３の実施形態の半導体記憶装置のテスト方法について説明する。
【０１３４】
ここでは、テスト時において、正規第Ｋブロックに関連する回路がどのように動作するかを説明するが、その他のブロックについても関連する回路が同時に同様に動作する。
【０１３５】
まず、ステップＳ１において、テスト動作モードに入る前のスタンバイ状態が設定される。テスト制御回路１０は、第１のテストモード信号ＲＥＤ＿ＬＥＡＫ１をＬレベルに設定し、第２のテストモード信号ＲＥＤ＿ＬＥＡＫ２をＬレベルに設定し、第３のテストモード信号ＲＥＤ＿ＬＥＡＫ３をＨレベルに設定する。このスタンバイ状態においては、まだヒューズプログラムは行なわれておらず、正規第Ｋブロック欠陥識別信号ＣＲＥＤ＿Ｎ［Ｋ］はＬレベルである。また、列選択信号Ｙ＿Ｎ［０］〜Ｙ＿Ｎ［３］はＨレベルである。
【０１３６】
第３のテストモード信号ＲＥＤ＿ＬＥＡＫ３をＨレベルに設定することによって、ラッチ回路１７のラッチゲートＲＧ１７が初期化され、ノードＮＤ２の電圧が電源電圧レベルＶＤＤに設定される。
【０１３７】
また、ビット線／判定ノード間スイッチ回路１４ａ〜１４ｄにおいては、第１のテストモード信号ＲＥＤ＿ＬＥＡＫ１がＬレベルのため、トランスミッションゲートＴＧ１４ａおよびトランスミッションゲートＴＧ１４ｂが非導通状態となり、判定ノードＮＤ１とビット線ＢＬ［０］，ＢＬＣ［０］〜ＢＬ［３］，ＢＬＣ［３］とが分離される。
【０１３８】
また、電源電圧ＶＤＤを通常動作時に使用される電圧レベルＶＤＤｎよりも高い電圧レベルに設定する。これは、外部のテスタの制御の下に電源端子に与えられる電源電圧レベルの調整により行なわれる。これによりメモリセルＭＣのスタンバイ電流不良／動作正常状態を顕在化させる。
【０１３９】
また、スイッチゲート回路７５においては、欠陥識別信号ＣＲＥＤ＿Ｎ［Ｋ］がＬレベルであり、第１のテストモード信号ＲＥＤ＿ＬＥＡＫ１がＬレベルであり、ラッチゲートＲＧ１７の出力がＬレベルのため、制御信号ＣＲＥＤ＿Ｗ＿Ｎ［Ｋ］がＬレベルとなり、ＰチャネルＭＯＳトランジスタＰ１５が導通状態になり、電源ノードＰＶ１と判定ノードＮＤ１とが接続される。これによって、４本のメモリセル電源線ａｒｖｄｄ［０］〜ａｒｖｄｄ［３］に、電源ノードＰＶ１から判定ノードＮＤ１を介して電源電圧ＶＤＤが供給される。ＰチャネルＭＯＳトランジスタＰ１５は、その電流供給能力は、メモリセル電源線ａｒｖｄｄ［０］〜ａｒｖｄｄ［３］に接続されるメモリセルに、十分に安定な動作電源電圧を供給できるように十分大きなサイズ（チャネル幅とチャネル長の比）を有するように設定される。
【０１４０】
この状態においては、メモリセルＭＣにおいては、メモリセル電源線ａｒｖｄｄ［０］〜ａｒｖｄｄ［３］を介して与えられる電源電圧ＶＤＤは、通常動作時に与えられる電圧レベルＶＤＤｎよりも高い電圧レベルであり、異物などによる抵抗成分が存在する場合、このメモリセルＭＣ内のＭＯＳトランジスタのオン抵抗を十分小さくし、この異物などによる抵抗成分の影響を顕在化させる。これにより、スタンバイ電流不良を生じさせる可能性のあるメモリセルＭＣを、確実に、スタンバイ電流不良状態に設定する。
【０１４１】
また、ビット線負荷回路２３ａ〜２３ｄにおいては、制御信号ＣＲＥＤ＿Ｗ＿Ｎ［Ｋ］がＬレベル、かつ列選択信号Ｙ＿Ｎ［０］〜Ｙ＿Ｎ［３］がＨレベルのため、ＰチャネルＭＯＳトランジスタＰ１３ａ、Ｐ１３ｂ、Ｐ１３ｃが導通状態となり、ビット線ＢＬ［０］，ＢＬＣ［０］〜ＢＬ［３］，ＢＬＣ［３］が電源ノードＰＶ２から伝達される電源電圧ＶＤＤで充電される。
【０１４２】
次いで、ステップＳ２において、テスト制御回路１０は、時間Ｔａだけ、第１のテストモード信号ＲＥＤ＿ＬＥＡＫ１をＨレベルに設定し、第３のテストモード信号ＲＥＤ＿ＬＥＡＫ３をＬレベルに設定する。テスト制御回路１０は、第２のテストモード信号ＲＥＤ＿ＬＥＡＫ２はＬレベルを維持する。
【０１４３】
第１のテストモード信号ＲＥＤ＿ＬＥＡＫ１をＨレベルに設定することにより、スイッチゲート回路７５において、制御信号ＣＲＥＤ＿Ｗ＿Ｎ［Ｋ］がＨレベルに設定され、ＰチャネルＭＯＳトランジスタＰ１５が非導通状態となり、電源ノードＰＶ１と判定ノードＮＤ１とが分離される。これによって、４本のメモリセル電源線ａｒｖｄｄ［０］〜ａｒｖｄｄ［３］が電源ノードＰＶ１から分離される。このメモリセル電源線ａｒｖｄｄ［０］〜ａｒｖｄｄ［３」が電源ノードＰＶ１から切り離される期間Ｔａは、通常の仕様値で許容されるスタンバイリーク電流では大きな電圧降下が生じず、かつスタンバイ時における異常な電流でのみ、メモリセル電源線ａｒｖｄｄ［０］〜ａｒｖｄｄ［３］に大きな電圧降下が生じる程度の期間に設定される。
【０１４４】
さらに、制御信号ＣＲＥＤ＿Ｗ＿Ｎ［Ｋ］がＨレベルに設定されることによって、ビット線負荷回路２３ａにおいて、ＰチャネルＭＯＳトランジスタＰ１３ａ、Ｐ１３ｂ、Ｐ１３ｃが非導通状態となり、ビット線対ＢＬ［０］，ＢＬＣ［０］〜ＢＬ［３］，ＢＬＣ［３］が電源ノードＰＶ２から分離される。
【０１４５】
また、第１のテストモード信号ＲＥＤ＿ＬＥＡＫ１をＨレベルに設定することによって、ビット線／判定ノード間スイッチ回路１４ａ〜１４ｄにおいて、トランスミッションゲートＴＧ１４ａおよびトランスミッションゲートＴＧ１４ｂが導通状態となり、判定ノードＮＤ１とビット線ＢＬ［０］，ＢＬＣ［０］〜ＢＬ［３］，ＢＬＣ［３］とが接続される。
【０１４６】
以上によって、メモリセル電源線ａｒｖｄｄ［０］〜ａｒｖｄｄ［３］、およびビット線ＢＬ［０］，ＢＬＣ［０］〜ＢＬ［３］，ＢＬＣ［３」がフローティング状態となり、かつ判定ノードＮＤ１に接続される。
【０１４７】
メモリセル電源線ａｒｖｄｄ［０］〜ａｒｖｄｄ［３］に関連する短絡不良がある場合に、メモリセル電源線ａｒｖｄｄ［０］〜ａｒｖｄｄ［３］にスタンバイ異常電流が流れる。また、ビット線ＢＬ［０］，ＢＬＣ［０］〜ＢＬ［３］，ＢＬＣ［３］に関連する短絡不良がある場合に、ビット線ＢＬ［０］，ＢＬＣ［０］〜ＢＬ［３］，ＢＬＣ［３］にスタンバイ異常電流が流れる。上記のようなスタンバイ異常電流が流れると、判定ノードＮＤ１の電位は降下する。一方、上記のような短絡不良がない場合には、メモリセル電源線ａｒｖｄｄ［０］〜ａｒｖｄｄ［３］およびビット線ＢＬ［０］，ＢＬＣ［０］〜ＢＬ［３］，ＢＬＣ［３］の電圧レベルは、ほぼその充電電圧レベル（ＶＤＤ）を維持し、判定ノードＮＤ１の電位は降下しない。
【０１４８】
また、ラッチ回路１７では、第３のテストモード信号ＲＥＤ＿ＬＥＡＫ３がＬレベルとなることによってラッチゲートＲＧ１７がイネーブルとなる。しかし、第２のテストモード信号ＲＥＤ＿ＬＥＡＫ２がＬレベルのためＮチャネルＭＯＳトランジスタＮ１７が非導通状態で、判定ノードＮＤ１の電位がラッチ回路１７に入力されない。
【０１４９】
次いで、ステップＳ３において、テスト制御回路１０は、時間Ｔｂだけ、第２のテストモード信号ＲＥＤ＿ＬＥＡＫ２をＨレベルに設定する。テスト制御回路１０は、第１のテストモード信号ＲＥＤ＿ＬＥＡＫ１はＨレベルを維持し、第３のテストモード信号ＲＥＤ＿ＬＥＡＫ３はＬレベルを維持する。
【０１５０】
第２のテストモード信号ＲＥＤ＿ＬＥＡＫ２をＨレベルに設定することによって、電位降下検出保持回路１６がイネーブルとなり、判定ノードＮＤ１の電圧レベルを検出し、その検出結果に従って、判定ノードＮＤ１の電圧レベルを設定する。
【０１５１】
メモリセル電源線ａｒｖｄｄ［０］〜ａｒｖｄｄ［３］のいずれか、および／または、ビット線ＢＬ［０］，ＢＬＣ［０］〜ＢＬ［３］，ＢＬＣ［３］のいずれかにスタンバイ異常電流が流れて、判定ノードＮＤ１の電圧レベルが閾値以下に降下しているときには、ＮチャネルＮＯＳトランジスタＮ１６が導通状態となり、判定ノードＮＤ１の電圧レベルは接地電圧レベルに駆動される。
【０１５２】
一方、メモリセル電源線ａｒｖｄｄ［０］〜ａｒｖｄｄ［３］、およびビット線ＢＬ［０］，ＢＬＣ［０］〜ＢＬ［３］，ＢＬＣ［３］のいずれにもスタンバイ異常電流が流れない場合には、ＮチャネルＮＯＳトランジスタＮ１６が非導通状態で、判定ノードＮＤ１の接地レベルへの駆動は行なわれない。
【０１５３】
時間Ｔｂは、スタンバイ電流不良状態のメモリセル電源線ａｒｖｄｄ［０］〜ａｒｖｄｄ［３］およびビット線対ＢＬ［０］、ＢＬＣ［０］〜ＢＬ［３］，ＢＬＣ［３］を確実に接地電圧レベルまで駆動するのに要する時間である。
【０１５４】
また、このとき、ラッチ回路１７では、第２のテストモード信号ＲＥＤ＿ＬＥＡＫ２に従ってＮチャネルＭＯＳトランジスタＮ１７が導通しており、ラッチゲートＲＧ１７によりこの判定ノードＮＤ１の電圧レベルがラッチされる。
【０１５５】
次いで、ステップＳ４において、テスト制御回路１０は、時間Ｔｃだけ、第２のテストモード信号ＲＥＤ＿ＬＥＡＫ２をＬレベルに設定する。テスト制御回路１０は、第１のテストモード信号ＲＥＤ＿ＬＥＡＫ１はＨレベルを維持し、第３のテストモード信号ＲＥＤ＿ＬＥＡＫ３はＬレベルを維持する。
【０１５６】
第２のテストモード信号ＲＥＤ＿ＬＥＡＫ２をＬレベルに設定することによって、電位降下検出保持回路１６が非活性化され、ラッチ回路１７では、ＮチャネルＭＯＳトランジスタＮ１７が非導通状態となる。時間Ｔｃは、ラッチ回路１７のホールドタイムを確保するために設けられている。
【０１５７】
次いで、ステップＳ５において、テスト制御回路１０は、第１のテストモード信号ＲＥＤ＿ＬＥＡＫ１をＬレベルに設定する。テスト制御回路１０は、第２のテストモード信号ＲＥＤ＿ＬＥＡＫ２はＬレベルを維持し、第３のテストモード信号ＲＥＤ＿ＬＥＡＫ３はＬレベルを維持する。
【０１５８】
第１のテストモード信号ＲＥＤ＿ＬＥＡＫ１をＬレベルに設定することによって、ビット線／判定ノード間スイッチ回路１４ａ〜１４ｄにおいて、トランスミッションゲートＴＧ１４ａおよびトランスミッションゲートＴＧ１４ｂが非導通状態となり、判定ノードＮＤ１とビット線ＢＬ［０］，ＢＬＣ［０］〜ＢＬ［３］，ＢＬＣ［３］とが分離される。
【０１５９】
また、第１のテストモード信号ＲＥＤ＿ＬＥＡＫ１をＬレベルに設定することによって、スイッチゲート回路７５は、ラッチ回路１７のラッチ情報に従って、判定ノードＮＤ１と電源ノードＰＶ１との接続を制御する。
【０１６０】
ラッチ回路１７に接地電圧レベルがラッチされている場合、制御信号ＣＲＥＤ＿Ｗ＿Ｎ［Ｋ］がＨレベルのまま維持され、ＰチャネルＭＯＳトランジスタＰ１５が非導通状態のまま維持され、電源ノードＰＶ１と判定ノードＮＤ１とが分離された状態が維持される。さらに、制御信号ＣＲＥＤ＿Ｗ＿Ｎ［Ｋ］がＨレベルに維持されることによって、ビット線負荷回路２３ａ〜２３ｄにおいて、ＰチャネルＭＯＳトランジスタＰ１３ａ、Ｐ１３ｂ、Ｐ１３ｃが非導通状態となり、ビット線対ＢＬ［０］，ＢＬＣ［０］〜ＢＬ［３］，ＢＬＣ［３］が電源ノードＰＶ２から分離された状態が維持される。
【０１６１】
一方、ラッチ回路１７に、電源電圧レベルＶＤＤがラッチされている場合、制御信号ＣＲＥＤ＿Ｗ＿Ｎ［Ｋ］がＬレベルに設定され、ＰチャネルＭＯＳトランジスタＰ１５が導通状態となり、電源ノードＰＶ１と判定ノードＮＤ１とを接続する。これによって、４本のメモリセル電源線ａｒｖｄｄ［０］〜ａｒｖｄｄ［３］に、電源ノードＰＶ１から判定ノードＮＤ１を介して電源電圧ＶＤＤが供給される。さらに、制御信号ＣＲＥＤ＿Ｗ＿Ｎ［Ｋ］がＬレベルに設定されることによって、ビット線負荷回路２３ａ〜２３ｄにおいて、列選択信号Ｙ＿Ｎ［０］〜Ｙ＿Ｎ［３］がＨレベル（非選択）に設定されるときには、ＰチャネルＭＯＳトランジスタＰ１３ａ、Ｐ１３ｂ、Ｐ１３ｃが導通状態となり、ビット線対ＢＬ［０］，ＢＬＣ［０］〜ＢＬ［３］，ＢＬＣ［３］が電源ノードＰＶ２から伝達される電源電圧ＶＤＤで充電される。
【０１６２】
次に、ステップＳ６およびステップＳ７において、さまざまなデータパターンを用いてデータの書込および読出を実行する。書込みまたは読出しを行なう選択列ｉは、列選択信号Ｙ＿Ｎ［ｉ］をＬレベルに活性化することによって指定する。
【０１６３】
正規第Ｋブロックにおいてスタンバイ電流不良がある場合には、メモリセル電源線ａｒｖｄｄ［０］〜ａｒｖｄｄ［３］に対しては、電源ノードＰＶ１から電源電圧ＶＤＤが供給されていないため、ビット線ＢＬ［０］，ＢＬＣ［０］〜ＢＬ［３］，ＢＬＣ［３］に接続されるメモリセルＭＣには正確なデータは記憶されない。そのため、メモリセルＭＣに書込んだデータと、メモリセルＭＣから読出したデータとが一致せず、正規第Ｋブロックは不良であると判定される。
【０１６４】
一方、正規第Ｋブロックにおいてスタンバイ電流不良がない場合には、メモリセル電源線ａｒｖｄｄ［０］〜ａｒｖｄｄ［３］に対して、電源ノードＰＶ１から電源電圧ＶＤＤが供給されて、ビット線ＢＬ［０］，ＢＬＣ［０］〜ＢＬ［３］，ＢＬＣ［３］に接続されるメモリセルＭＣには正確なデータが記憶される。そのため、メモリセルＭＣに書込んだデータと、メモリセルＭＣから読出したデータとが一致し、正規第Ｋブロックは正常であると判定される。
【０１６５】
次いで、ステップＳ８において不良ブロックのアドレスをプログラムし、またプログラム回路５５のヒューズブローを行なう。正規第Ｋブロックが異常であると判定された場合には、プログラム回路５５および冗長制御回路５６によって、欠陥識別信号ＣＲＥＤ＿Ｎ［Ｋ］がＨレベルに設定される。
【０１６６】
欠陥識別信号ＣＲＥＤ＿Ｎ［Ｋ］がＨレベルに設定されることによって、スイッチゲート回路７５は、メモリセル電源線ａｒｖｄｄ［０］〜ａｒｖｄｄ［３］を固定的に電源ノードＰＶ１から分離し、ビット線負荷回路２３ａ〜２３ｄは、ビット線対ＢＬ［０］，ＢＬＣ［０］〜ＢＬ［３］，ＢＬＣ［３］が固定的に電源ノードＰＶ２から分離する。これによって、通常動作モード時において、メモリセル電源線ａｒｖｄｄ［０］〜ａｒｖｄｄ［３］およびビット線対ＢＬ［０］，ＢＬＣ［０］〜ＢＬ［３］，ＢＬＣ［３］がフローティング状態となり、正規第Ｋブロックにおいて異常なスタンバイリーク電流が流れるのを防止する。
【０１６７】
また、第１の実施形態と同様にして、データ線シフト回路５８は、冗長制御回路５６によって設定されたシフト制御信号ＳＨＩＦＴ［Ｘ］（Ｘ＝０〜１２７）に基づいて、外部Ｉ／Ｏ線ＥＩＯＸ、内部Ｉ／Ｏ線ＮＩＯＸ，ＳＩＯ０，ＳＩＯ１との接続の切替えを行なって、不良な正規第Ｋブロックの救済を行なう。
【０１６８】
以上のように第３の実施形態の半導体記憶装置によれば、テスト時、メモリセル電源線とともにビット線をも電源ノードから切り離してその電圧降下を検出し、電圧降下が発生した場合には対応のメモリセル電源線を接地電位レベルに駆動して、対応の列のメモリセルを動作不良状態に設定している。したがって、メモリセル電源線の短絡だけでなく、ビット線対の短絡に起因するスタンバイ電流不良／動作正常のメモリセルを、確実に動作不良状態に設定して、スタンバイ電流異常のメモリセルを検出することができ、スタンバイ電流異常を検出して冗長メモリセルの置換により救済することができる。
【０１６９】
また、第３の実施形態の半導体記憶装置では、メモリセル電源線のリークを検出するノードと、ビット線対のリークを検出するノードとを共通化し、電位降下検出保持回路をビット線対用とメモリセル電源線とで共通化するので、これらが共通化されていない特許文献２に記載の回路（たとえば、図２４の回路）に比べて、回路数を削減できる。
【０１７０】
［第４の実施形態］
（構成）
図１３は、本発明の第４の実施形態の半導体記憶装置の構成を表わす図である。
【０１７１】
図１３を参照して、この半導体記憶装置は、図６に示す第２の実施形態の半導体記憶装置に、書込アシスト電源回路１８と、メモリセル電源線／判定ノードスイッチ回路２４が追加されている。また、第４の実施形態の半導体記憶装置のスイッチゲート回路７５は、図６に示す第２の実施形態の半導体記憶装置に含まれるスイッチゲート回路１５と異なる。
【０１７２】
スイッチゲート回路７５は、第３の実施形態で説明したものと同様である。
書込アシスト電源回路１８は、データ書込時に、選択列のメモリセルに対応して配置されるメモリセル電源線ａｒｖｄｄの電圧レベルを低下させる。
【０１７３】
メモリセル電源線／判定ノードスイッチ回路２４は、メモリセル電源線ａｒｖｄｄの判定ノードＮＤ１への接続、分離を切替える。メモリセル電源線／判定ノードスイッチ回路２４は、特定動作モード時（第１のテストモード信号ＲＥＤ＿ＬＥＡＫ１がＨレベルのとき）に、導通状態となり、メモリセル電源線ａｒｖｄｄを判定ノードＮＤ１へ接続する。これによって、電位降下検出保持回路１６が電位を検出し、設定する判定ノードＮＤ１には、メモリセル電源線ａｒｖｄｄが接続されるので、メモリセル電源線ａｒｖｄｄに流れるスタンバイ異常電流が検出できる。
【０１７４】
また、メモリセル電源線／判定ノードスイッチ回路２４は、特定動作モード時（第１のテストモード信号ＲＥＤ＿ＬＥＡＫ１がＨレベルのとき）以外のとき、すなわち少なくとも、メモリセル電源線／判定ノードスイッチ回路２４に接続されるメモリセル電源線ａｒｖｄｄに接続されるメモリセルへのデータの読出し時および書込み時に非導通状態となり、メモリセル電源線ａｒｖｄｄと判定ノードＮＤ１とを分離する。これにより、データの読出し時および書込み時に、メモリセル電源線ａｒｖｄｄを判定ノードＮＤ１から切り離し、選択列のメモリセル電源線ａｒｖｄｄを、非選択列のメモリセル電源線ａｒｖｄｄ、電源ノードＰＶ１から分離して、データの読出しおよび書込みを正常に行なうことができる。
【０１７５】
図１４は、図１３の半導体記憶装置の要部の構成を１ブロック（４カラム分）について表わした図である。図１４において、図７に示す第２の実施形態の半導体記憶装置の要部と相違する点について説明する。
【０１７６】
図１４を参照して、メモリセルの各ブロックに対応してスイッチゲート回路７５が設けられる。このスイッチゲート回路７５は、第２の実施形態のスイッチゲート回路１５と基本的に同様であるが、インバータＩＶ１５の出力は、ＰチャネルＭＯＳトランジスタＰ１５に出力されるだけでなく、制御信号ＣＲＥＤ＿Ｗ＿Ｎ［Ｋ］としてインバータＩＶ２３を介してビット線負荷回路２３ａ〜２３ｄに出力される。制御信号ＣＲＥＤ＿Ｗ＿Ｎ［Ｋ］は、ＰチャネルＭＯＳトランジスタＰ１５がオンとなるとき、すなわち、電源ノードＰＶ１と判定ノードＮＤ１とが接続されるときにＬレベルに設定され、ＰチャネルＭＯＳトランジスタＰ１５がオフとなるとき、すなわち電源ノードＰＶ１と判定ノードＮＤ１とが分離されるときにＨレベルに設定される。
【０１７７】
また、メモリセルの各列に対応してメモリセル電源線／判定ノードスイッチ回路２４ａ〜２４ｄが設けられ、各ブロックに対応してインバータＩＶ２４が設けられる。
【０１７８】
インバータＩＶ２４は、第１のテストモード信号ＲＥＤ＿ＬＥＡＫ１を反転する。
メモリセル電源線／判定ノード間スイッチ回路２４ａは、トランスミッションゲートＴＧ２４ａを含む。
【０１７９】
トランスミッションゲートＴＧ２４ａは、第１のテストモード信号ＲＥＤ＿ＬＥＡＫ１と、第１のテストモード信号ＲＥＤ＿ＬＥＡＫ１の反転信号とによりゲートが制御される。トランスミッションゲートＴＧ２４ａは、第１のテストモード信号ＲＥＤ＿ＬＥＡＫ１がＨレベルのときにゲートがオンとなり、ゲートがオンのときに判定ノードＮＤ１とメモリセル電源線ａｒｖｄｄ［０］とを接続する。
【０１８０】
他のメモリセル電源線／判定ノード間スイッチ回路２４ｂ〜２４ｄも、メモリセル電源線／判定ノード間スイッチ回路２４ａと同様の構成および作用を有する。
【０１８１】
また、各ブロックに対応してダウン電源線ｄｏｗｎｖｄｄが配置される。メモリセル電源線ａｒｖｄｄ［０］〜ａｒｖｄｄ［３］は、ぞれぞれ、その配線容量による寄生容量Ｃ０を有し、ダウン電源線ｄｏｗｎｖｄｄは、その配線容量による寄生容量ＣＰ１を有する。
【０１８２】
各ブロックに対応してインバータＩＶ２３が設けられる。インバータＩＶ２３は、制御信号ＣＲＥＤ＿Ｗ＿Ｎ［Ｋ］を反転する。また、メモリセルの各列に対応して、書込アシスト電源回路１８ａ〜１８ｄが設けられている。
【０１８３】
書込アシスト電源回路１８ａは、ＮＯＲゲートＮＲ１８と、ＮＡＮＤゲートＮＡ１８と、インバータＩＶ１８と、ＰチャネルＭＯＳトランジスタＰ１８と、ＮチャネルＭＯＳトランジスタＮ１８とを含む。
【０１８４】
ＮＯＲゲートＮＲ１８は、書込制御信号ＷＥ＿Ｎと、列選択信号Ｙ＿Ｎ［０］とを受ける。ＮＯＲゲートＮＲ１８は、書込制御信号ＷＥ＿ＮがＬレベル、かつ列選択信号Ｙ＿Ｎ［０］がＬレベルのときに限りＨレベルの信号を出力し、それ以外のときにはＬレベルの信号を出力する。ＮチャネルＭＯＳトランジスタＮ１８は、ＮＯＲゲートＮＲ１８の出力信号がＨレベルの時に導通し、メモリセル電源線ａｒｖｄｄ［０］をダウン電源線ｄｏｗｎｖｄｄに結合する。
【０１８５】
インバータＩＶ１８は、ＮＯＲゲートＮＲ１８の出力信号を反転する。ＮＡＮＤゲートＮＡ１８は、インバータＩＶ２３から出力される制御信号ＣＲＥＤ＿Ｗ＿Ｎ［Ｋ］の反転信号と、インバータＩＶ１８から出力されるＮＯＲゲートＮＲ１８の出力信号の反転信号とを受ける。ＮＡＮＤゲートＮＲ１８は、制御信号ＣＲＥＤ＿Ｗ＿Ｎ［Ｋ］がＬレベル、かつ書込み制御信号ＷＥ＿Ｎと列選択信号Ｙ＿Ｎ［０］の少なくとも一つがＨレベルのときに限りＬレベルの信号を出力し、それ以外のときにはＨレベルの信号を出力する。ＰチャネルＭＯＳトランジスタＰ１８は、ＮＡＮＤゲートＮＡ１８の出力信号がＬレベルの時に導通し、メモリセル電源線ａｒｖｄｄ［０］を電源ノードＰＣ３に接続する。
【０１８６】
また、各ブロックに対応して、ＮチャネルＭＯＳトランジスタＮＱ１８が設けられている。ＮチャネルＭＯＳトランジスタＮＱ１８は、書込制御信号ＷＥ＿ＮがＨレベルのときに、ダウン電源線ｄｏｗｎｖｄｄを接地電源に接続する。
【０１８７】
スタンバイ状態およびデータ読出時には、書込制御信号ＷＥ＿ＮがＨレベルに設定される。それに応じて、書込アシスト電源回路１８ａにおいて、ＮチャネルＭＯＳトランジスタＮ１８は非導通状態になり、メモリセル電源線ａｒｖｄｄ［０］はダウン電源線ｄｏｗｎｖｄｄと接続されない。さらに、正規第Ｋブロックに異常がない場合には制御信号ＣＲＥＤ＿Ｗ＿Ｎ［Ｋ］がＬレベルとなるので、ＰチャネルＭＯＳトランジスタＰ１８は導通状態となり、メモリセル電源線ａｒｖｄｄ［０］は電源ノードＰＶ３と接続し、メモリセル電源線ａｒｖｄｄ［０］に電源電圧ＶＤＤが供給される。一方、正規第Ｋブロックに異常がある場合には制御信号ＣＲＥＤ＿Ｗ＿Ｎ［Ｋ］がＨレベルとなるので、ＰチャネルＭＯＳトランジスタＰ１８は非導通状態となり、メモリセル電源線ａｒｖｄｄ［０］は電源ノードＰＶ３と接続しない。
【０１８８】
データ書込時において、書込制御信号ＷＥ＿ＮがＬレベルに設定される。それに応じて、ダウン電源線ｄｏｗｎｖｄｄが接地電圧レベルでフローティング状態となる。
【０１８９】
さらに、正規第Ｋブロックに異常がない場合には制御信号ＣＲＥＤ＿Ｗ＿Ｎ［Ｋ］がＬレベルとなる。この状態で、第０番目の列に対して書込みを行なう場合には列選択信号がＹ＿Ｎ［０］がＬレベルとなる。このような場合には、書込制御信号ＷＥ＿ＮがＬレベル、制御信号ＣＲＥＤ＿Ｗ＿Ｎ［Ｋ］がＬレベル、かつ列選択信号Ｙ＿Ｎ［０］がＬレベルに設定されるので、書込アシスト電源回路１８ａにおいて、ＰチャネルＭＯＳトランジスタＰ１８は非導通状態になり、ＮチャネルＭＯＳトランジスタＮ１８は導通状態になる。したがって、メモリセル電源線ａｒｖｄｄ［０］は電源ノードＰＶ３から分離され、フローティング状態のダウン電源線ｄｏｗｎｖｄｄに電気的に接続される。一方、第０番目の列に対して書込みを行なわない場合には列選択信号がＹ＿Ｎ［０］がＨレベルとなる。このような場合には、書込制御信号ＷＥ＿ＮがＬレベル、制御信号ＣＲＥＤ＿Ｗ＿Ｎ［Ｋ］がＬレベル、かつ列選択信号Ｙ＿Ｎ［０］がＨレベルに設定されるので、書込アシスト電源回路１８ａにおいて、ＰチャネルＭＯＳトランジスタＰ１８は導通状態になり、ＮチャネルＭＯＳトランジスタＮ１８は非導通状態になる。したがって、メモリセル電源線ａｒｖｄｄ［０］は電源ノードＰＶ３に接続し、フローティング状態のダウン電源線ｄｏｗｎｖｄｄには接続されない。
【０１９０】
また、正規第Ｋブロックに異常がある場合には制御信号ＣＲＥＤ＿Ｗ＿Ｎ［Ｋ］がＨレベルとなる。この状態で、第０番目の列に対して書込みを行なう場合には列選択信号がＹ＿Ｎ［０］がＬレベルとなる。このような場合には、書込制御信号ＷＥ＿ＮがＬレベル、制御信号ＣＲＥＤ＿Ｗ＿Ｎ［Ｋ］がＨレベル、かつ列選択信号Ｙ＿Ｎ［０］がＬレベルに設定されるので、書込アシスト電源回路１８ａにおいて、ＰチャネルＭＯＳトランジスタＰ１８は非導通状態になり、ＮチャネルＭＯＳトランジスタＮ１８は導通状態になる。したがって、メモリセル電源線ａｒｖｄｄ［０］は電源ノードＰＶ３から分離され、フロー
ティング状態のダウン電源線ｄｏｗｎｖｄｄに電気的に接続される。一方、第０番目の列に対して書込みを行なわない場合には列選択信号がＹ＿Ｎ［０］がＨレベルとなる。このような場合には、書込制御信号ＷＥ＿ＮがＬレベル、制御信号ＣＲＥＤ＿Ｗ＿Ｎ［Ｋ］がＨレベル、かつ列選択信号Ｙ＿Ｎ［０］がＨレベルに設定されるので、書込アシスト電源回路１８ａにおいて、ＰチャネルＭＯＳトランジスタＰ１８は非導通状態になり、ＮチャネルＭＯＳトランジスタＮ１８は非導通状態になる。したがって、メモリセル電源線ａｒｖｄｄ［０］は電源ノードＰＶ３と接続されず、フローティング状態のダウン電源線ｄｏｗｎｖｄｄとも接続されない。
【０１９１】
第０番目の列に書込みを行なう場合には、非書込み時にメモリセル電源線ａｒｖｄｄ［０］の寄生容量ＣＰ０に蓄積された電荷が、ダウン電源線ｄｏｗｎｖｄｄの寄生容量ＣＰ１に分配され、これらの寄生容量ＣＰ０およびＣＰ１の容量比に比例して、メモリセル電源線ａｒｖｄｄ［０］の電圧レベルが低下する。これによってメモリセルＭＣのラッチ能力を小さくして書込みマージンが確保され、データ書込が安定かつ高速に行なわれる。
【０１９２】
図１５は、本発明の第４の実施形態の半導体記憶装置の読出しおよび書込み時の動作を示す信号波形図である。
【０１９３】
図１５を参照して、書込み時では、メモリセル電源線ａｒｖｄｄおよびダウン電源線ｄｏｗｎｖｄｄの電圧レベルが互いに異なる電圧レベルで維持される状態を示す。これは、スイッチングＭＯＳトランジスタＮ１８のオン抵抗による電圧分布が生じるためである。メモリセル電源線ａｒｖｄｄの寄生容量ＣＰ０は、ダウン電源線ｄｏｗｎｖｄｄの寄生容量ＣＰ１よりも充分に大きく、これらメモリセル電源線ａｒｖｄｄおよびダウン電源線ｄｏｗｎｖｄｄの電圧レベルが同一電圧レベルとされても、メモリセル電源線の電位降下量は充分小さく、非選択メモリセルの保持データの破壊は生じない。
【０１９４】
スイッチング用のＭＯＳトランジスタＮ１８のオン抵抗を比較的大きくして、メモリセル電源線およびダウン電源線の電圧レベルを意図的に異ならせる場合には、確実にメモリセル電源線の電圧レベルの低下を抑制することができ、非選択メモリセルのスタティックノイズマージンが低下して保持データが反転する状態が生じるのを抑制することができる。
【０１９５】
メモリセル電源線ａｒｖｄｄの降下電圧レベルは、選択ワード線ＷＬの電圧レベルの低下によるアクセストランジスタの駆動力低下による書込マージンの低下を補償することができ、かつ非選択メモリセルのスタティックノイズマージンが充分に維持される電圧レベルであればよい。
【０１９６】
メモリセル電源線ａｒｖｄｄの電源電圧はメモリセルのハイ側電源ノードＮＯＤ３に接続されている。したがって、負荷ＭＯＳトランジスタＰＱ１およびＰＱ２の電流駆動力が小さくなる（ソース電圧が低下するため、Ｌデータをゲートに受ける負荷トランジスタのゲート−ゲート間電圧が小さくなる）。アクセストランジスタＡＴｒ（ＮＱ３，ＮＱ４）の電流駆動力は、データ読出時と同じであり、変化しない。したがって、選択列のメモリセルの書込マージンが増大し、Ｈデータを格納するストレージノードが書込データに従って高速でＬレベルに放電される。これにより、選択メモリセルに対して、ビット線ＢＬ，ＢＬＣに伝達されたデータに従って、高速でデータの書込を行なうことができる。
【０１９７】
データ書込が完了すると、ビット線ＢＬおよびＢＬＣはビット線負荷回路１３ａ〜１３ｄにより、電源電圧レベルＶＤＤに復帰し、また、ワード線ＷＬが非選択状態へ駆動される。この後、また書込制御信号ＷＥ＿Ｎも非選択状態となり、ＮチャネルＭＯＳトランジスタＮ１８が非導通状態、ＰチャネルＭＯＳトランジスタＰ１８が導通状態となる。応じて、ダウン電源線ｄｏｗｎｖｄｄが再び接地電圧レベルに駆動され、一方、メモリセル電源線ａｒｖｄｄが電源電圧レベルＶＤＤに復帰する。
【０１９８】
また、このダウン電源線ｄｏｗｎｖｄｄとメモリセル電源線ａｒｖｄｄの寄生容量を利用した電荷の移動だけであり、別の電源線を用いて書込時および読出時で、このメモリセル電源線ａｒｖｄｄの電圧を切換える必要がなく、電源回路の構成が簡略化される。また、単に容量素子間の電荷の移動であり、この書込サイクル時、メモリセル電源線ａｒｖｄｄと接地ノードの間に貫通電流が流れる経路は発生せず、消費電力が低減される。
【０１９９】
このメモリセル電源線ａｒｖｄｄの書込時の電圧レベルは、メモリセル電源線ａｒｖｄｄの寄生容量ＣＰ０とダウン電源線ｄｏｗｎｖｄｄの寄生容量ＣＰ１の容量比を適切な値に定めることにより調整することができる。
【０２００】
以上のような、書込アシスト電源回路を用いることによって、各列に設けられるメモリセル電源線ａｒｖｄｄの電圧レベルを、ダウン電源線ｄｏｗｎｖｄｄとの電気的結合により、その電圧レベルを寄生容量間の電荷の移動により低下させることができるので、選択ワード線ＷＬの電圧レベルが低下される場合においても、データ書込時、高速に、選択メモリセルのハイ側電源電圧のレベルを低下させて、書込マージンを拡大することができる。これにより低電源電圧下においても、安定に高速でデータの書込および読出を行なうことのできる半導体記憶装置を実現することができる。
【０２０１】
（動作）
以下、第２の実施形態の動作を説明するときに用いた図９および図１０を同様に参照して、本発明の実施形態の半導体記憶装置のテスト方法について説明する。
【０２０２】
ここでは、テスト時において、正規第Ｋブロックに関連する回路がどのように動作するかを説明するが、その他のブロックについても関連する回路が同時に同様に動作する。
【０２０３】
まず、ステップＳ１において、テスト動作モードに入る前のスタンバイ状態が設定される。テスト制御回路１０は、第１のテストモード信号ＲＥＤ＿ＬＥＡＫ１をＬレベルに設定し、第２のテストモード信号ＲＥＤ＿ＬＥＡＫ２をＬレベルに設定し、第３のテストモード信号ＲＥＤ＿ＬＥＡＫ３をＨレベルに設定する。このスタンバイ状態においては、まだヒューズプログラムは行なわれておらず、正規第Ｋブロック欠陥識別信号ＣＲＥＤ＿Ｎ［Ｋ］はＬレベルである。また、列選択信号Ｙ＿Ｎ［０］〜Ｙ＿Ｎ［３］はＨレベルである。また、主制御回路５２により、書込制御信号ＷＥ＿ＮがＨレベルに設定される。
【０２０４】
第３のテストモード信号ＲＥＤ＿ＬＥＡＫ３をＨレベルに設定することによって、ラッチ回路１７のラッチゲートＲＧ１７が初期化され、ノードＮＤ２の電圧が電源電圧レベルＶＤＤに設定される。
【０２０５】
また、メモリセル電源線／判定ノード間スイッチ回路２４ａ〜２４ｄにおいては、第１のテストモード信号ＲＥＤ＿ＬＥＡＫ１がＬレベルのため、トランスミッションゲートＴＧ２４ａが非導通状態となり、判定ノードＮＤ１とメモリセル電源線ａｒｖｄｄ［０］〜ａｒｖｄｄ［３］とが分離される。
【０２０６】
また、電源電圧ＶＤＤを通常動作時に使用される電圧レベルＶＤＤｎよりも高い電圧レベルに設定する。これは、外部のテスタの制御の下に電源端子に与えられる電源電圧レベルの調整により行なわれる。これによりメモリセルＭＣのスタンバイ電流不良／動作正常状態を顕在化させる。
【０２０７】
また、スイッチゲート回路７５においては、欠陥識別信号ＣＲＥＤ＿Ｎ［Ｋ］がＬレベルで、第１のテストモード信号ＲＥＤ＿ＬＥＡＫ１がＬレベルであり、ラッチゲートＲＧ１７の出力がＬレベルのため、制御信号ＣＲＥＤ＿Ｗ＿Ｎ［Ｋ］がＬレベルとなり、ＰチャネルＭＯＳトランジスタＰ１５が導通状態になり、電源ノードＰＶ１と判定ノードＮＤ１とが接続される。
【０２０８】
また、書込アシスト電源回路１８ａ〜１８ｄにおいては、制御信号ＣＲＥＤ＿Ｗ＿Ｎ［Ｋ］がＬレベル、かつ書込制御信号ＷＥ＿ＮがＨレベルのため、ＰチャネルＭＯＳトランジスタＰ１８が導通状態となり、ＮチャネルＭＯＳトランジスタＮ１８は非導通状態となる。これにより、メモリセル電源線ａｒｖｄｄ［０］〜ａｒｖｄｄ［３］が電源ノードＰＶ３から伝達される電源電圧ＶＤＤで充電される。
【０２０９】
この状態においては、メモリセルＭＣにおいては、メモリセル電源線ａｒｖｄｄ［０］〜ａｒｖｄｄ［３］を介して与えられる電源電圧ＶＤＤは、通常動作時に与えられる電圧レベルＶＤＤｎよりも高い電圧レベルであり、異物などによる抵抗成分が存在する場合、このメモリセルＭＣ内のＭＯＳトランジスタのオン抵抗を十分小さくし、この異物などによる抵抗成分の影響を顕在化させる。これにより、スタンバイ電流不良を生じさせる可能性のあるメモリセルＭＣを、確実に、スタンバイ電流不良状態に設定する。
【０２１０】
また、ビット線負荷回路１３ａ〜１３ｄにおいては、列選択信号Ｙ＿Ｎ［０］〜Ｙ＿Ｎ［３］がＨレベルのため、ＰチャネルＭＯＳトランジスタＰ１３ａ、Ｐ１３ｂ、Ｐ１３ｃが導通状態となり、ビット線ＢＬ［０］，ＢＬＣ［０］〜ＢＬ［３］，ＢＬＣ［３］が電源ノードＰＶ２から伝達される電源電圧ＶＤＤで充電される。
【０２１１】
次いで、ステップＳ２において、テスト制御回路１０は、時間Ｔａだけ、第１のテストモード信号ＲＥＤ＿ＬＥＡＫ１をＨレベルに設定し、第３のテストモード信号ＲＥＤ＿ＬＥＡＫ３をＬレベルに設定する。テスト制御回路１０は、第２のテストモード信号ＲＥＤ＿ＬＥＡＫ２はＬレベルを維持する。
【０２１２】
また、第１のテストモード信号ＲＥＤ＿ＬＥＡＫ１をＨレベルに設定することにより、スイッチゲート回路７５において、制御信号ＣＲＥＤ＿Ｗ＿Ｎ［Ｋ］がＨレベルに設定され、ＰチャネルＭＯＳトランジスタＰ１５が非導通状態となり、電源ノードＰＶ１と判定ノードＮＤ１とが分離される。
【０２１３】
また、書込アシスト電源回路１８ａ〜１８ｄにおいては、制御信号ＣＲＥＤ＿Ｗ＿Ｎ［Ｋ］がＨレベル、かつ書込制御信号ＷＥ＿ＮがＨレベルのため、ＰチャネルＭＯＳトランジスタＰ１８が非導通状態となる。これによって、メモリセル電源線ａｒｖｄｄ［０］〜ａｒｖｄｄ［３］が電源ノードＰＶ３から分離される。このメモリセル電源線ａｒｖｄｄ［０］〜ａｒｖｄｄ［３」が電源ノードＰＶ３から切り離される期間Ｔａは、通常の仕様値で許容されるスタンバイリーク電流では大きな電圧降下が生じず、かつスタンバイ時における異常な電流でのみ、メモリセル電源線ａｒｖｄｄ［０］〜ａｒｖｄｄ［３］に大きな電圧降下が生じる程度の期間に設定される。
【０２１４】
また、メモリセル電源線／判定ノード間スイッチ回路２４ａ〜２４ｄにおいては、第１のテストモード信号ＲＥＤ＿ＬＥＡＫ１がＨレベルのため、トランスミッションゲートＴＧ２４ａが導通状態となり、判定ノードＮＤ１とメモリセル電源線ａｒｖｄｄ［０］〜ａｒｖｄｄ［３］とが接続される。
【０２１５】
以上のように、メモリセル電源線ａｒｖｄｄ［０］〜ａｒｖｄｄ［３］がフローティング状態となり、かつ判定ノードＮＤ１に接続される。
【０２１６】
メモリセル電源線ａｒｖｄｄ［０］〜ａｒｖｄｄ［３］に関連する短絡不良がある場合に、メモリセル電源線ａｒｖｄｄ［０］〜ａｒｖｄｄ［３］にスタンバイ異常電流が流れる。上記のようなスタンバイ異常電流が流れると、判定ノードＮＤ１の電位は降下する。一方、上記のような短絡不良がない場合には、メモリセル電源線ａｒｖｄｄ［０］〜ａｒｖｄｄ［３］の電圧レベルは、ほぼその充電電圧レベル（ＶＤＤ）を維持し、判定ノードＮＤ１の電位は降下しない。
【０２１７】
また、ラッチ回路１７では、第３のテストモード信号ＲＥＤ＿ＬＥＡＫ３がＨレベルとなることによってラッチゲートＲＧ１７がイネーブルとなる。しかし、第２のテストモード信号ＲＥＤ＿ＬＥＡＫ２がＬレベルのためＮチャネルＭＯＳトランジスタＮ１７が非導通状態で、判定ノードＮＤ１の電位がラッチ回路１７に入力されない。
【０２１８】
次いで、ステップＳ３において、テスト制御回路１０は、時間Ｔｂだけ、第２のテストモード信号ＲＥＤ＿ＬＥＡＫ２をＨレベルに設定する。テスト制御回路１０は、第１のテストモード信号ＲＥＤ＿ＬＥＡＫ１はＨレベルを維持し、第３のテストモード信号ＲＥＤ＿ＬＥＡＫ３はＬレベルを維持する。
【０２１９】
第２のテストモード信号ＲＥＤ＿ＬＥＡＫ２をＨレベルに設定することによって、電位降下検出保持回路１６がイネーブルとなり、判定ノードＮＤ１の電圧レベルを検出し、その検出結果に従って、判定ノードＮＤ１の電圧レベルを設定する。
【０２２０】
メモリセル電源線ａｒｖｄｄ［０］〜ａｒｖｄｄ［３］のいずれかにスタンバイ異常電流が流れて、判定ノードＮＤ１の電圧レベルが閾値以下に降下しているときには、ＮチャネルＮＯＳトランジスタＮ１６が導通状態となり、判定ノードＮＤ１の電圧レベルは接地電圧レベルに駆動される。
【０２２１】
一方、メモリセル電源線ａｒｖｄｄ［０］〜ａｒｖｄｄ［３］のいずれにもスタンバイ異常電流が流れない場合には、ＮチャネルＮＯＳトランジスタＮ１６が非導通状態で、判定ノードＮＤ１の接地レベルへの駆動は行なわれない。
【０２２２】
時間Ｔｂは、スタンバイ電流不良状態のメモリセル電源線ａｒｖｄｄ［０］〜ａｒｖｄｄ［３］を確実に接地電圧レベルまで駆動するのに要する時間である。
【０２２３】
また、このとき、ラッチ回路１７では、第２のテストモード信号ＲＥＤ＿ＬＥＡＫ２に従ってＮチャネルＭＯＳトランジスタＮ１７が導通しており、ラッチゲートＲＧ１７によりこの判定ノードＮＤ１の電圧レベルがラッチされる。
【０２２４】
次いで、ステップＳ４において、テスト制御回路１０は、時間Ｔｃだけ、第２のテストモード信号ＲＥＤ＿ＬＥＡＫ２をＬレベルに設定する。テスト制御回路１０は、第１のテストモード信号ＲＥＤ＿ＬＥＡＫ１はＨレベルを維持し、第３のテストモード信号ＲＥＤ＿ＬＥＡＫ３はＬレベルを維持する。
【０２２５】
第２のテストモード信号ＲＥＤ＿ＬＥＡＫ２をＬレベルに設定することによって、電位降下検出保持回路１６が非活性化され、ラッチ回路１７では、ＮチャネルＭＯＳトランジスタＮ１７が非導通状態となる。時間Ｔｃは、ラッチ回路１７のホールドタイムを確保するために設けられている。
【０２２６】
次いで、ステップＳ５において、テスト制御回路１０は、第１のテストモード信号ＲＥＤ＿ＬＥＡＫ１をＬレベルに設定する。テスト制御回路１０は、第２のテストモード信号ＲＥＤ＿ＬＥＡＫ２はＬレベルを維持し、第３のテストモード信号ＲＥＤ＿ＬＥＡＫ３はＬレベルを維持する。
【０２２７】
メモリセル電源線／判定ノード間スイッチ回路２４ａ〜２４ｄにおいては、第１のテストモード信号ＲＥＤ＿ＬＥＡＫ１がＬレベルのため、トランスミッションゲートＴＧ２４ａが非導通状態となり、判定ノードＮＤ１とメモリセル電源線ａｒｖｄｄ［０］〜ａｒｖｄｄ［３］とが分離される。
【０２２８】
第１のテストモード信号ＲＥＤ＿ＬＥＡＫ１をＬレベルに設定することによって、スイッチゲート回路１５は、ラッチ回路１７のラッチ情報に従って、判定ノードＮＤ１と電源ノードＰＶ１との接続を制御する。
【０２２９】
ラッチ回路１７に接地電圧レベルがラッチされている場合、制御信号ＣＲＥＤ＿Ｗ＿Ｎ［Ｋ］がＨレベルのまま維持され、ＰチャネルＭＯＳトランジスタＰ１５が非導通状態のまま維持され、電源ノードＰＶ１と判定ノードＮＤ１とが分離された状態が維持される。
【０２３０】
また、書込アシスト電源回路１８ａ〜１８ｄにおいては、制御信号ＣＲＥＤ＿Ｗ＿Ｎ［Ｋ］がＨレベルのため、ＰチャネルＭＯＳトランジスタＰ１８は非導通状態を維持する。これによって、メモリセル電源線ａｒｖｄｄ［０］〜ａｒｖｄｄ［３］が電源ノードＰＶ３から分離された状態が維持される。
【０２３１】
一方、ラッチ回路１７に、電源電圧レベルＶＤＤがラッチされている場合、制御信号ＣＲＥＤ＿Ｗ＿Ｎ［Ｋ］がＬレベルに設定され、ＰチャネルＭＯＳトランジスタＰ１５が導通状態となり、電源ノードＰＶ１と判定ノードＮＤ１とが接続する。
【０２３２】
また、書込アシスト電源回路１８ａ〜１８ｄにおいては、制御信号ＣＲＥＤ＿Ｗ＿Ｎ［Ｋ］がＬレベルのため、書込制御信号ＷＥ＿Ｎおよび列選択信号Ｙ＿Ｎ［ｉ］の少なくとも１つがＨレベルに設定されたときに、ＰチャネルＭＯＳトランジスタＰ１８が導通状態となる。これによって、非書込時には、メモリセル電源線ａｒｖｄｄ［０］〜ａｒｖｄｄ［３］は、電源ノードＰＶ３から伝達される電源電圧ＶＤＤで充電される。また、書込み時には、選択列ｉ以外の列のメモリセル電源線ａｒｖｄｄ［ｊ］（ｊ≠ｉ）は、電源ノードＰＶ３から伝達される電源電圧ＶＤＤで充電される。
【０２３３】
次に、ステップＳ６およびステップＳ７において、さまざまなデータパターンを用いてデータの書込および読出を実行する。書込みを行なうときには、書込制御信号ＷＥ＿ＮをＬレベルに設定し、書込みまたは読出しを行なう選択列ｉは、列選択信号Ｙ＿Ｎ［ｉ］をＬレベルに活性化することによって指定する。
【０２３４】
正規第Ｋブロックにおいてスタンバイ電流不良がある場合には、ラッチ回路１７に接地電圧がラッチされるため、上述のように、メモリセル電源線ａｒｖｄｄ［０］〜ａｒｖｄｄ［３］に対しては、電源ノードＰＶ３から電源電圧ＶＤＤが供給されず、十分な電荷が蓄積されない。したがって、選択列ｉの書込み時に、選択列ｉのメモリセル電源線ａｒｖｄｄ［ｉ］がダウン電源線ｄｏｗｎｖｄｄに接続されたときにも、メモリセル電源線ａｒｖｄｄ［ｉ］の電圧レベルは、書込みに必要な最低限の電圧レベル以上とならない。つまり、書込マージンを上げるために低下させる電圧レベルよりもさらに、低い電圧レベルとなる。そのため、メモリセル電源線ａｒｖｄｄ［ｉ］に接続されたメモリセルＭＣには正確なデータが記憶されず、メモリセルＭＣに書込んだデータと、メモリセルＭＣから読出したデータとが一致せず、選択列ｉを含む正規第Ｋブロックは不良であると判定される。
【０２３５】
一方、正規第Ｋブロックにおいてスタンバイ電流不良がない場合には、ラッチ回路１７には、電源電圧ＶＤＤレベルがラッチされるため、メモリセル電源線ａｒｖｄｄ［０］〜ａｒｖｄｄ［３］は、電源ノードＰＶ３から伝達される電源電圧ＶＤＤで充電される。そして、選択列ｉの書込み時に、選択列ｉのメモリセル電源線ａｒｖｄｄ［ｉ］がダウン電源線ｄｏｗｎｖｄｄに接続されたときに、メモリセル電源線ａｒｖｄｄ［ｉ］の電圧レベルが低下して、書込みマージンが増加し、メモリセル電源線ａｒｖｄｄ［ｉ］に接続されたメモリセルＭＣに高速かつ正確にデータを記憶することができる。そのため、メモリセルＭＣに書込んだデータと、メモリセルＭＣから読出したデータとが一致し、正規第Ｋブロックは正常であると判定される。
【０２３６】
次いで、ステップＳ８において不良ブロックのアドレスをプログラムし、またプログラム回路５５のヒューズブローを行なう。正規第Ｋブロックが異常であると判定された場合には、プログラム回路５５および冗長制御回路５６によって、欠陥識別信号ＣＲＥＤ＿Ｎ［Ｋ］がＨレベルに設定される。
【０２３７】
欠陥識別信号ＣＲＥＤ＿Ｎ［Ｋ］がＨレベルに設定されることによって、メモリセル電源線ａｒｖｄｄ［０］〜ａｒｖｄｄ［３］が固定的に電源ノードＰＶ１および電源ノードＰＶ３と分離される。これによって、通常動作モード時において、メモリセル電源線ａｒｖｄｄ［０］〜ａｒｖｄｄ［３］がフローティング状態となり、第Ｋブロックにおいて異常なスタンバイリーク電流が流れるのを防止する。
【０２３８】
また、第１の実施形態と同様にして、データ線シフト回路５８は、冗長制御回路５６によって設定されたシフト制御信号ＳＨＩＦＴ［Ｘ］（Ｘ＝０〜１２７）に基づいて、外部Ｉ／Ｏ線ＥＩＯＸと、内部Ｉ／Ｏ線ＮＩＯＸ，ＳＩＯ０，ＳＩＯ１との接続の切替えを行なって、不良な正規第Ｋブロックの救済を行なう。
【０２３９】
以上のように、第４の実施形態の半導体記憶装置によれば、書込アシスト電源回路を用いて、データ書込時に、選択列のセル電源線をダウン電源線に電気的に結合して、そのレベルを低下させることによりメモリセルの負荷トランジスタの駆動力が小さくなるものの、アクセストランジスタの駆動力は読出時と同じであり変化しないため、読出マージンを損なうことなく書込マージンを大きくすることができ、高速書込が実現される。また、メモリセル電源線とダウン電源線とを電気的に接続しており、電荷の移動によりセル電源線の電圧レベルが高速で変化する。また、メモリセル電源線の電圧レベルは、容量分割により中間電圧レベルに設定され、書込マージンを最適化することができる。また、メモリセル電源線に関連する短絡があり、このメモリセル電源線の電圧レベルが低下している場合には、メモリセル電源線を接地電圧レベルに駆動しており、スタンバイ電流不良メモリセルを確実に動作不良状態に設定することができる。これにより、スタンバイ電流不良／動作正常メモリセルを、動作不良状態に設定することができ、容易に、この列アドレスを特定することができる。また、通常動作時に、スタンバイ電流不良のメモリセル電源線を電源ノードから固定的に切離しておくことにより、スタンバイ電流不良を確実に救済することができる。
【０２４０】
［第５の実施形態］
図１６は、本発明の第５の実施形態の半導体記憶装置の構成を表わす図である。
【０２４１】
図１６を参照して、第５の実施形態の半導体記憶装置と図１３に示す第４の半導体記憶装置とは以下の点で相違する。すなわち、第５の実施形態の半導体記憶装置のビット線負荷回路２３は、図１３に示す第４の実施形態の半導体記憶装置に含まれるビット線負荷回路１３と異なる。また、第５の実施形態の半導体記憶装置は、図１３に示す第４の実施形態の半導体記憶装置に含まれるメモリセル電源線／判定ノードスイッチ回路２４の代わりに、ビット線およびメモリセル電源線／判定ノードスイッチ回路３４を含む。
【０２４２】
ビット線負荷回路２３は、第３の実施形態で説明したものと同様である。
ビット線およびメモリセル電源線／判定ノードスイッチ回路３４は、ビット線対ＢＬ，ＢＬＣおよびメモリセル電源線ａｒｖｄｄ判定ノードＮＤ１への接続、分離を切替える。ビット線およびメモリセル電源線／判定ノードスイッチ回路３４は、特定動作モード時（第１のテストモード信号ＲＥＤ＿ＬＥＡＫ１がＨレベルのとき）に、導通状態となり、ビット線ＢＬ，ＢＬＣおよびメモリセル電源線ａｒｖｄｄを判定ノードＮＤ１へ接続する。これによって、電位降下検出保持回路１６が電位を検出し、設定する判定ノードＮＤ１には、メモリセル電源線ａｒｖｄｄとビット線対ＢＬ，ＢＬＣが接続されるので、メモリセル電源線ａｒｖｄｄに流れるスタンバイ異常電流と、ビット線対ＢＬ，ＢＬＣに流れるスタンバイ異常電流が検出できる。
【０２４３】
また、ビット線およびメモリセル電源線／判定ノードスイッチ回路３４は、特定動作モード時（第１のテストモード信号ＲＥＤ＿ＬＥＡＫ１がＨレベルのとき）以外のとき、すなわち少なくとも、ビット線およびメモリセル電源線／判定ノードスイッチ回路３４に接続されるビット線対ＢＬ，ＢＬＣおよびメモリセル電源線ａｒｖｄｄへのメモリセルへのデータの読出し時および書込み時に非導通状態となり、ビット線ＢＬ，ＢＬＣおよびメモリセル電源線ａｒｖｄｄと判定ノードＮＤ１とを分離する。これにより、データの読出し時および書込み時に、ビット線対ＢＬ，ＢＬＣおよびメモリセル電源線ａｒｖｄｄを判定ノードＮＤ１から切り離し、選択列のビット線ＢＬ，ＢＬＣを非選択列のビット線対ＢＬ，ＢＬＣ、メモリセル電源線ａｒｖｄｄおよび電源ノードＰＶ１から分離することができるとともに、選択列のメモリセル電源線ａｒｖｄｄを非選択列のメモリセル電源線ａｒｖｄｄ、ビット線対ＢＬ，ＢＬＣおよび電源ノードＰＶ１から分離して、データの読出しおよび書込みを正常に行なうことができる。
【０２４４】
図１７は、図１６の半導体記憶装置の要部の構成を１ブロック（４カラム分）について表わした図である。図１７において、図１４に示す第４の実施形態の半導体記憶装置の要部と相違する点について説明する。
【０２４５】
図１７を参照して、メモリセルの各列に対応してビット線およびメモリセル電源線／判定ノードスイッチ回路３４ａ〜３４ｄが設けられ、各ブロックに対応してインバータＩＶ１３が設けられる。
【０２４６】
インバータＩＶ３４は、第１のテストモード信号ＲＥＤ＿ＬＥＡＫ１を反転する。
ビット線およびメモリセル電源線／判定ノード間スイッチ回路３４ａは、トランスミッションゲートＴＧ１４ａと、トランスミッションゲートＴＧ１４ｂと、トランスミッションゲートＴＧ２４ａを含む。
【０２４７】
トランスミッションゲートＴＧ１４ａは、第１のテストモード信号ＲＥＤ＿ＬＥＡＫ１と、第１のテストモード信号ＲＥＤ＿ＬＥＡＫ１の反転信号とによりゲートが制御される。トランスミッションゲートＴＧ１４ａは、第１のテストモード信号ＲＥＤ＿ＬＥＡＫ１がＨレベルのときにゲートがオンとなり、ゲートがオンのときに判定ノードＮＤ１とビット線ＢＬ[０］とを接続する。
【０２４８】
トランスミッションゲートＴＧ１４ｂは、第１のテストモード信号ＲＥＤ＿ＬＥＡＫ１と、第１のテストモード信号ＲＥＤ＿ＬＥＡＫ１の反転信号とによりゲートが制御される。トランスミッションゲートＴＧ１４ｂは、第１のテストモード信号ＲＥＤ＿ＬＥＡＫ１がＨレベルのときにゲートがオンとなり、ゲートがオンのときに判定ノードＮＤ１とビット線ＢＬＣ［０］とを接続する。
【０２４９】
トランスミッションゲートＴＧ２４ａは、第１のテストモード信号ＲＥＤ＿ＬＥＡＫ１と、第１のテストモード信号ＲＥＤ＿ＬＥＡＫ１の反転信号とによりゲートが制御される。トランスミッションゲートＴＧ２４ａは、第１のテストモード信号ＲＥＤ＿ＬＥＡＫ１がＨレベルのときにゲートがオンとなり、ゲートがオンのときに判定ノードＮＤ１とメモリセル電源線ａｒｖｄｄ［０］とを接続する。
【０２５０】
他のビット線およびメモリセル電源線／判定ノード間スイッチ回路３４ｂ〜３４ｄも、ビット線およびメモリセル電源線／判定ノード間スイッチ回路３４ａと同様の構成および作用を有する。
【０２５１】
また、メモリセルの各列に対応してビット線負荷回路２３ａ〜２３ｄが設けられ、各ブロックに対応してインバータＩＶ２３が設けられる。
【０２５２】
インバータＩＶ２３は、制御信号ＣＲＥＤ＿Ｗ＿Ｎ［Ｋ］を反転する。
ビット線負荷回路２３ａは、ＮＡＮＤゲートＮＡ１３と、ＰチャネルＭＯＳトランジスタＰ１３ａと、ＰチャネルＭＯＳトランジスタＰ１３ｂと、ＰチャネルＭＯＳトランジスタＰ１３ｃとを含む。
【０２５３】
ＮＡＮＤゲートＮＡ１３は、制御信号ＣＲＥＤ＿Ｗ＿Ｎ［Ｋ］の反転信号と、列選択信号Ｙ＿Ｎ［０］を受ける。ＮＡＮＤゲートＮＡ１３は、制御信号ＣＲＥＤ＿Ｗ＿Ｎ［Ｋ］がＬレベル、かつ列選択信号Ｙ＿Ｎ［０］がＨレベルのときに限りＬレベルの信号を出力し、それ以外のときにはＨレベルの信号を出力する。
【０２５４】
ＰチャネルＭＯＳトランジスタＰ１３ａは、ＮＡＮＤゲートＮＡ１３の出力がＬレベルのときに導通し、導通時にビット線ＢＬ［０］と電源ノードＰＶ２とを接続し、ビット線ＢＬ［０］を電源電圧ＶＤＤで充電する。ＰチャネルＭＯＳトランジスタＰ１３ｂは、ＮＡＮＤゲートＮＡ１３の出力がＬレベルのときに導通し、導通時にビット線ＢＬＣ［０］と電源ノードＰＶ２とを接続し、ビット線ＢＬＣ［０］を電源電圧ＶＤＤで充電する。ＰチャネルＭＯＳトランジスタＰ１３ｃは、ＮＡＮＤゲートＮＡ１３の出力がＬレベルのときに導通し、導通時にビット線ＢＬ［０］およびＢＬＣ［０］を電気的に短絡する。
【０２５５】
他のビット線負荷回路２３ｂ〜２３ｄも、ビット線負荷回路２３ａと同様の構成および作用を有する。
【０２５６】
（動作）
以下、第２の実施形態の動作を説明するきに用いた図９および図１０を同様に参照して、本発明の実施形態の半導体記憶装置のテスト方法について説明する。
【０２５７】
ここでは、テスト時において、正規第Ｋブロックに関連する回路がどのように動作するかを説明するが、その他のブロックについても関連する回路が同時に同様に動作する。
【０２５８】
まず、ステップＳ１において、テスト動作モードに入る前のスタンバイ状態が設定される。テスト制御回路１０は、第１のテストモード信号ＲＥＤ＿ＬＥＡＫ１をＬレベルに設定し、第２のテストモード信号ＲＥＤ＿ＬＥＡＫ２をＬレベルに設定し、第３のテストモード信号ＲＥＤ＿ＬＥＡＫ３をＨレベルに設定する。このスタンバイ状態においては、まだヒューズプログラムは行なわれておらず、正規第Ｋブロック欠陥識別信号ＣＲＥＤ＿Ｎ［Ｋ］はＬレベルである。また、列選択信号Ｙ＿Ｎ［０］〜Ｙ＿Ｎ［３］はＨレベルである。また、主制御回路５２により、書込制御信号ＷＥ＿ＮをＨレベルに設定される。
【０２５９】
第３のテストモード信号ＲＥＤ＿ＬＥＡＫ３をＨレベルに設定することによって、ラッチ回路１７のラッチゲートＲＧ１７が初期化され、ノードＮＤ２の電圧が電源電圧レベルＶＤＤに設定される。
【０２６０】
また、ビット線およびメモリセル電源線／判定ノード間スイッチ回路３４ａ〜３４ｄにおいては、第１のテストモード信号ＲＥＤ＿ＬＥＡＫ１がＬレベルのため、トランスミッションゲートＴＧ１４ａ、ＴＧ１４ｂおよびＴＧ２４ａが非導通状態となり、判定ノードＮＤ１とメモリセル電源線ａｒｖｄｄ［０］〜ａｒｖｄｄ［３］およびビット線ＢＬ［０］，ＢＬＣ［０］〜ＢＬ［３］，ＢＬＣ［３］とが分離される。
【０２６１】
また、電源電圧ＶＤＤを通常動作時に使用される電圧レベルＶＤＤｎよりも高い電圧レベルに設定する。これは、外部のテスタの制御の下に電源端子に与えられる電源電圧レベルの調整により行なわれる。これによりメモリセルＭＣのスタンバイ電流不良／動作正常状態を顕在化させる。
【０２６２】
また、スイッチゲート回路７５においては、欠陥識別信号ＣＲＥＤ＿Ｎ［Ｋ］がＬレベルで、第１のテストモード信号ＲＥＤ＿ＬＥＡＫ１がＬレベルであり、ラッチゲートＲＧ１７の出力がＬレベルのため、制御信号ＣＲＥＤ＿Ｗ＿Ｎ［Ｋ］がＬレベルとなり、ＰチャネルＭＯＳトランジスタＰ１５が導通状態になり、電源ノードＰＶ１と判定ノードＮＤ１とが接続される。
【０２６３】
また、書込アシスト電源回路１８ａ〜１８ｄにおいては、制御信号ＣＲＥＤ＿Ｗ＿Ｎ［Ｋ］がＬレベル、かつ書込制御信号ＷＥ＿ＮがＨレベルのため、ＰチャネルＭＯＳトランジスタＰ１８が導通状態となり、ＮチャネルＭＯＳトランジスタＮ１８は非導通状態となる。これにより、メモリセル電源線ａｒｖｄｄ［０］〜ａｒｖｄｄ［３］が電源ノードＰＶ３から伝達される電源電圧ＶＤＤで充電される。
【０２６４】
この状態においては、メモリセルＭＣにおいては、メモリセル電源線ａｒｖｄｄ［０］〜ａｒｖｄｄ［３］を介して与えられる電源電圧ＶＤＤは、通常動作時に与えられる電圧レベルＶＤＤｎよりも高い電圧レベルであり、異物などによる抵抗成分が存在する場合、このメモリセルＭＣ内のＭＯＳトランジスタのオン抵抗を十分小さくし、この異物などによる抵抗成分の影響を顕在化させる。これにより、スタンバイ電流不良を生じさせる可能性のあるメモリセルＭＣを、確実に、スタンバイ電流不良状態に設定する。
【０２６５】
また、ビット線負荷回路２３ａ〜２３ｄにおいては、制御信号ＣＲＥＤ＿Ｗ＿Ｎ［Ｋ］がＬレベル、かつ列選択信号Ｙ＿Ｎ［０］〜Ｙ＿Ｎ［３］がＨレベルのため、ＰチャネルＭＯＳトランジスタＰ１３ａ、Ｐ１３ｂ、Ｐ１３ｃが導通状態となり、ビット線ＢＬ［０］，ＢＬＣ［０］〜ＢＬ［３］，ＢＬＣ［３］が電源ノードＰＶ２から伝達される電源電圧ＶＤＤで充電される。
【０２６６】
次いで、ステップＳ２において、テスト制御回路１０は、時間Ｔａだけ、第１のテストモード信号ＲＥＤ＿ＬＥＡＫ１をＨレベルに設定し、第３のテストモード信号ＲＥＤ＿ＬＥＡＫ３をＬレベルに設定する。テスト制御回路１０は、第２のテストモード信号ＲＥＤ＿ＬＥＡＫ２はＬレベルを維持する。
【０２６７】
第１のテストモード信号ＲＥＤ＿ＬＥＡＫ１をＨレベルに設定することにより、スイッチゲート回路７５において、制御信号ＣＲＥＤ＿Ｗ＿Ｎ［Ｋ］がＨレベルに設定され、ＰチャネルＭＯＳトランジスタＰ１５が非導通状態となり、電源ノードＰＶ１と判定ノードＮＤ１とが分離される。
【０２６８】
また、書込アシスト制御回路１８ａ〜１８ｄにおいては、制御信号ＣＲＥＤ＿Ｗ＿Ｎ［Ｋ］がＨレベル、かつ書込制御信号ＷＥ＿ＮがＨレベルのため、ＰチャネルＭＯＳトランジスタＰ１８が非導通状態となる。これによって、４本のメモリセル電源線ａｒｖｄｄ［０］〜ａｒｖｄｄ［３］が電源ノードＰＶ３から分離される。このメモリセル電源線ａｒｖｄｄ［０］〜ａｒｖｄｄ［３」が電源ノードＰＶ３から切り離される期間Ｔａは、通常の仕様値で許容されるスタンバイリーク電流では大きな電圧降下が生じず、かつスタンバイ時における異常な電流でのみ、メモリセル電源線ａｒｖｄｄ［０］〜ａｒｖｄｄ［３］に大きな電圧降下が生じる程度の期間に設定される。
【０２６９】
制御信号ＣＲＥＤ＿Ｗ＿Ｎ［Ｋ］がＨレベルに設定されることによって、ビット線負荷回路２３ａにおいて、ＰチャネルＭＯＳトランジスタＰ１３ａ、Ｐ１３ｂ、Ｐ１３ｃが非導通状態となり、ビット線対ＢＬ［０］，ＢＬＣ［０］〜ＢＬ［３］，ＢＬＣ［３］が電源ノードＰＶ２から分離される。
【０２７０】
また、ビット線およびメモリセル電源線／判定ノード間スイッチ回路３４ａ〜３４ｄにおいては、第１のテストモード信号ＲＥＤ＿ＬＥＡＫ１がＬレベルのため、トランスミッションゲートＴＧ１４ａ、ＴＧ１４ｂおよびＴＧ２４ａが導通状態となり、判定ノードＮＤ１とメモリセル電源線ａｒｖｄｄ［０］〜ａｒｖｄｄ［３］およびビット線ＢＬ［０］，ＢＬＣ［０］〜ＢＬ［３］，ＢＬＣ［３］とが接続される。
【０２７１】
以上のように、メモリセル電源線ａｒｖｄｄ［０］〜ａｒｖｄｄ［３］およびビット線ＢＬ［０］，ＢＬＣ［０］〜ＢＬ［３］，ＢＬＣ［３」がフローティング状態となり、かつ判定ノードＮＤ１に接続される。
【０２７２】
メモリセル電源線ａｒｖｄｄ［０］〜ａｒｖｄｄ［３］に関連する短絡不良がある場合に、メモリセル電源線ａｒｖｄｄ［０］〜ａｒｖｄｄ［３］にスタンバイ異常電流が流れる。また、ビット線ＢＬ［０］，ＢＬＣ［０］〜ＢＬ［３］，ＢＬＣ［３］に関連する短絡不良がある場合に、ビット線ＢＬ［０］，ＢＬＣ［０］〜ＢＬ［３］，ＢＬＣ［３］にスタンバイ異常電流が流れる。上記のようなスタンバイ異常電流が流れると、判定ノードＮＤ１の電位は降下する。一方、上記のような短絡不良がない場合には、メモリセル電源線ａｒｖｄｄ［０］〜ａｒｖｄｄ［３］およびビット線ＢＬ［０］，ＢＬＣ［０］〜ＢＬ［３］，ＢＬＣ［３］の電圧レベルは、ほぼその充電電圧レベル（ＶＤＤ）を維持し、判定ノードＮＤ１の電位は降下しない。
【０２７３】
また、ラッチ回路１７では、第３のテストモード信号ＲＥＤ＿ＬＥＡＫ３がＨレベルとなることによってラッチゲートＲＧ１７がイネーブルとなる。しかし、第２のテストモード信号ＲＥＤ＿ＬＥＡＫ２がＬレベルのためＮチャネルＭＯＳトランジスタＮ１７が非導通状態で、判定ノードＮＤ１の電位がラッチ回路１７に入力されない。
【０２７４】
次いで、ステップＳ３において、テスト制御回路１０は、時間Ｔｂだけ、第２のテストモード信号ＲＥＤ＿ＬＥＡＫ２をＨレベルに設定する。テスト制御回路１０は、第１のテストモード信号ＲＥＤ＿ＬＥＡＫ１はＨレベルを維持し、第３のテストモード信号ＲＥＤ＿ＬＥＡＫ３はＬレベルを維持する。
【０２７５】
第２のテストモード信号ＲＥＤ＿ＬＥＡＫ２をＨレベルに設定することによって、電位降下検出保持回路１６がイネーブルとなり、判定ノードＮＤ１の電圧レベルを検出し、その検出結果に従って、判定ノードＮＤ１の電圧レベルを設定する。
【０２７６】
メモリセル電源線ａｒｖｄｄ［０］〜ａｒｖｄｄ［３］のいずれか、および／または、ビット線ＢＬ［０］，ＢＬＣ［０］〜ＢＬ［３］，ＢＬＣ［３］のいずれかにスタンバイ異常電流が流れて、判定ノードＮＤ１の電圧レベルが閾値以下に降下しているときには、ＮチャネルＮＯＳトランジスタＮ１６が導通状態となり、判定ノードＮＤ１の電圧レベルは接地電圧レベルに駆動される。
【０２７７】
一方、メモリセル電源線ａｒｖｄｄ［０］〜ａｒｖｄｄ［３］、およびビット線ＢＬ［０］，ＢＬＣ［０］〜ＢＬ［３］，ＢＬＣ［３］のいずれにもスタンバイ異常電流が流れない場合には、ＮチャネルＮＯＳトランジスタＮ１６が非導通状態で、判定ノードＮＤ１の接地レベルへの駆動は行なわれない。
【０２７８】
時間Ｔｂは、スタンバイ電流不良状態のメモリセル電源線ａｒｖｄｄ［０］〜ａｒｖｄｄ［３］およびビット線対ＢＬ［０］、ＢＬＣ［０］〜ＢＬ［３］，ＢＬＣ［３］を確実に接地電圧レベルまで駆動するのに要する時間である。
【０２７９】
また、このとき、ラッチ回路１７では、第２のテストモード信号ＲＥＤ＿ＬＥＡＫ２に従ってＮチャネルＭＯＳトランジスタＮ１７が導通しており、ラッチゲートＲＧ１７によりこの判定ノードＮＤ１の電圧レベルがラッチされる。
【０２８０】
次いで、ステップＳ４において、テスト制御回路１０は、時間Ｔｃだけ、第２のテストモード信号ＲＥＤ＿ＬＥＡＫ２をＬレベルに設定する。テスト制御回路１０は、第１のテストモード信号ＲＥＤ＿ＬＥＡＫ１はＨレベルを維持し、第３のテストモード信号ＲＥＤ＿ＬＥＡＫ３はＬレベルを維持する。
【０２８１】
第２のテストモード信号ＲＥＤ＿ＬＥＡＫ２をＬレベルに設定することによって、電位降下検出保持回路１６が非活性化され、ラッチ回路１７では、ＮチャネルＭＯＳトランジスタＮ１７が非導通状態となる。時間Ｔｃは、ラッチ回路１７のホールドタイムを確保するために設けられている。
【０２８２】
次いで、ステップＳ５において、テスト制御回路１０は、第１のテストモード信号ＲＥＤ＿ＬＥＡＫ１をＬレベルに設定する。テスト制御回路１０は、第２のテストモード信号ＲＥＤ＿ＬＥＡＫ２はＬレベルを維持し、第３のテストモード信号ＲＥＤ＿ＬＥＡＫ３はＬレベルを維持する。
【０２８３】
ビット線およびメモリセル電源線／判定ノード間スイッチ回路３４ａ〜３４ｄにおいては、第１のテストモード信号ＲＥＤ＿ＬＥＡＫ１がＬレベルのため、トランスミッションゲートＴＧ１４ａ、ＴＧ１４ｂおよびＴＧ２４ａが非導通状態となり、判定ノードＮＤ１とメモリセル電源線ａｒｖｄｄ［０］〜ａｒｖｄｄ［３］およびビット線ＢＬ［０］，ＢＬＣ［０］〜ＢＬ［３］，ＢＬＣ［３］とが分離される。
【０２８４】
第１のテストモード信号ＲＥＤ＿ＬＥＡＫ１をＬレベルに設定することによって、スイッチゲート回路７５は、ラッチ回路１７のラッチ情報に従って、判定ノードＮＤ１と電源ノードＰＶ１との接続を制御する。
【０２８５】
ラッチ回路１７に接地電圧レベルがラッチされている場合、制御信号ＣＲＥＤ＿Ｗ＿Ｎ［Ｋ］がＨレベルのまま維持され、ＰチャネルＭＯＳトランジスタＰ１５が非導通状態のまま維持され、電源ノードＰＶ１と判定ノードＮＤ１とが分離された状態が維持される。
【０２８６】
また、書込アシスト電源回路１８ａ〜１８ｄにおいては、制御信号ＣＲＥＤ＿Ｗ＿Ｎ［Ｋ］がＨレベルのため、ＰチャネルＭＯＳトランジスタＰ１８は非導通状態を維持する。これによって、メモリセル電源線ａｒｖｄｄ［０］〜ａｒｖｄｄ［３］が電源ノードＰＶ３から分離された状態が維持される。
【０２８７】
さらに、制御信号ＣＲＥＤ＿Ｗ＿Ｎ［Ｋ］がＨレベルに維持されることによって、ビット線負荷回路２３ａ〜２３ｄにおいて、ＰチャネルＭＯＳトランジスタＰ１３ａ、Ｐ１３ｂ、Ｐ１３ｃが非導通状態となり、ビット線対ＢＬ［０］，ＢＬＣ［０］〜ＢＬ［３］，ＢＬＣ［３］が電源ノードＰＶ２から分離された状態が維持される。
【０２８８】
一方、ラッチ回路１７に、電源電圧レベルＶＤＤがラッチされている場合、制御信号ＣＲＥＤ＿Ｗ＿Ｎ［Ｋ］がＬレベルに設定され、ＰチャネルＭＯＳトランジスタＰ１５が導通状態となり、電源ノードＰＶ１と判定ノードＮＤ１とが接続する。
【０２８９】
また、書込アシスト電源回路１８ａ〜１８ｄにおいては、制御信号ＣＲＥＤ＿Ｗ＿Ｎ［Ｋ］がＬレベルのため、書込制御信号ＷＥ＿Ｎおよび列選択信号Ｙ＿Ｎ［ｉ］の少なくとも１つがＨレベルに設定されたときに、ＰチャネルＭＯＳトランジスタＰ１８が導通状態となる。これによって、非書込時には、メモリセル電源線ａｒｖｄｄ［０］〜ａｒｖｄｄ［３］は、電源ノードＰＶ３から伝達される電源電圧ＶＤＤで充電される。また、書込み時には、選択列ｉ以外の列のメモリセル電源線ａｒｖｄｄ［ｊ］（ｊ≠ｉ）は、電源ノードＰＶ３から伝達される電源電圧ＶＤＤで充電される。
【０２９０】
さらに、制御信号ＣＲＥＤ＿Ｗ＿Ｎ［Ｋ］がＬレベルに設定されることによって、ビット線負荷回路２３ａ〜２３ｄにおいて、列選択信号Ｙ＿Ｎ［０］〜Ｙ＿Ｎ［３］がＨレベルに設定されたときに、ＰチャネルＭＯＳトランジスタＰ１３ａ、Ｐ１３ｂ、Ｐ１３ｃが導通状態となり、ビット線対ＢＬ［０］，ＢＬＣ［０］〜ＢＬ［３］，ＢＬＣ［３］が電源ノードＰＶ２から伝達される電源電圧ＶＤＤで充電される。
【０２９１】
次に、ステップＳ６およびステップＳ７において、さまざまなデータパターンを用いてデータの書込および読出を実行する。書込みを行なうときには、書込制御信号ＷＥ＿ＮをＬレベルに設定し、書込みまたは読出しを行なう選択列ｉは、列選択信号Ｙ＿Ｎ［ｉ］をＬレベルに活性化することによって指定する。
【０２９２】
正規第Ｋブロックにおいてスタンバイ電流不良がある場合には、ラッチ回路１７に接地電圧がラッチされるため、上述のように、メモリセル電源線ａｒｖｄｄ［０］〜ａｒｖｄｄ［３］に対しては、電源ノードＰＶ３から電源電圧ＶＤＤが供給されず、十分な電荷が蓄積されない。したがって、選択列ｉの書込み時に、選択列ｉのメモリセル電源線ａｒｖｄｄ［ｉ］がダウン電源線ｄｏｗｎｖｄｄに接続されたときにも、メモリセル電源線ａｒｖｄｄ［ｉ］の電圧レベルは、書込みに必要な最低限の電圧レベル以上とならない。つまり、書込マージンを上げるために、低下させる電圧レベルよりもさらに、低い電圧レベルとなる。そのため、メモリセル電源線ａｒｖｄｄ［ｉ］に接続されたメモリセルＭＣには正確なデータが記憶されず、メモリセルＭＣに書込んだデータと、メモリセルＭＣから読出したデータとが一致せず、選択列ｉを含む正規第Ｋブロックは不良であると判定される。
【０２９３】
一方、正規第Ｋブロックにおいてスタンバイ電流不良がない場合には、ラッチ回路１７には、電源電圧ＶＤＤレベルがラッチされるため、メモリセル電源線ａｒｖｄｄ［０］〜ａｒｖｄｄ［３］は、電源ノードＰＶ３から伝達される電源電圧ＶＤＤで充電される。そして、選択列ｉの書込み時に、選択列ｉのメモリセル電源線ａｒｖｄｄ［ｉ］がダウン電源線ｄｏｗｎｖｄｄに接続されたときに、メモリセル電源線ａｒｖｄｄ［ｉ］の電圧レベルが低下して、書込みマージンが増加し、メモリセル電源線ａｒｖｄｄ［ｉ］に接続されたメモリセルＭＣに高速かつ正確にデータを記憶することができる。そのため、メモリセルＭＣに書込んだデータと、メモリセルＭＣから読出したデータとが一致し、正規第Ｋブロックは正常であると判定される。
【０２９４】
次いで、ステップＳ８において不良ブロックのアドレスをプログラムし、またプログラム回路５５のヒューズブローを行なう。正規第Ｋブロックが異常であると判定された場合には、プログラム回路５５および冗長制御回路５６によって、欠陥識別信号ＣＲＥＤ＿Ｎ［Ｋ］がＨレベルに設定される。
【０２９５】
欠陥識別信号ＣＲＥＤ＿Ｎ［Ｋ］がＨレベルに設定されることによって、メモリセル電源線ａｒｖｄｄ［０］〜ａｒｖｄｄ［３］が固定的に電源ノードＰＶ１およびＰＶ３と分離される。また、ビット線負荷回路２３ａ〜２３ｄにおいて、ビット線対ＢＬ［０］，ＢＬＣ［０］〜ＢＬ［３］，ＢＬＣ［３］が固定的に電源ノードＰＶ２から分離される。これによって、通常動作モード時において、メモリセル電源線ａｒｖｄｄ［０］〜ａｒｖｄｄ［３］およびビット線対ＢＬ［０］，ＢＬＣ［０］〜ＢＬ［３］，ＢＬＣ［３］がフローティング状態となり、第Ｋブロックにおいて異常なスタンバイリーク電流が流れるのを防止する。
【０２９６】
また、第１の実施形態と同様にして、データ線シフト回路５８は、冗長制御回路５６によって設定されたシフト制御信号ＳＨＩＦＴ［Ｘ］（Ｘ＝０〜１２７）に基づいて、外部Ｉ／Ｏ線ＥＩＯＸと、内部Ｉ／Ｏ線ＮＩＯＸ，ＳＩＯ０，ＳＩＯ１との接続の切替えを行なって、不良な正規第Ｋブロックの救済を行なう。
【０２９７】
以上のように、第５の実施形態の半導体記憶装置によれば、第４の実施形態と同様にデータ書込時に書込マージンを拡大することができるとともに、メモリセル電源線および／またはビット線に関連する短絡があり、このメモリセル電源線および／またはビット線の電圧レベルが低下している場合には、メモリセル電源線を接地電圧レベルに駆動しており、スタンバイ電流不良メモリセルを確実に動作不良状態に設定することができる。これにより、スタンバイ電流不良／動作正常メモリセルを、動作不良状態に設定することができ、容易に、この列アドレスを特定することができる。また、通常動作時に、スタンバイ電流不良のメモリセル電源線および／またはビット線を電源ノードから固定的に切離しておくことにより、スタンバイ電流不良を確実に救済することができる。
【０２９８】
（変形例）
本発明は、上記の実施の形態に限定されるものではなく、たとえば以下のような変形例を含む。
【０２９９】
（１）  救済単位
本発明の実施形態では、救済単位を４カラムとするとともに、救済単位ごとにスイッチゲート回路１５（７５）、電位降下検出保持回路１６、およびラッチ回路１７を設けてリークの検索を可能とした。しかしながら、救済単位は、４カラムに限定されるものでなく、たとえば２、８、または１６カラムであってもよい。
【０３００】
（２）  ダウン電源線
本発明の実施形態では、１つのブロック（４カラム）ごとにダウン電源線を設けたが、これに限定するものではなく、１カラムごと、２カラムごとなど、任意のカラムごとにダウン電源線を設けるものとしてもよい。
【０３０１】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【０３０２】
１３，１３ａ〜１３ｄ，２３，２３ａ〜２３ｄ  ビット線負荷回路、１４，１４ａ〜１４ｄ  ビット線／判定ノードスイッチ回路、１５，７５  スイッチゲート回路、１６  電位降下検出保持回路、１７  ラッチ回路、１８，１８ａ〜１８ｄ  書込アシスト電源回路、１９  列選択回路、２４，２４ａ〜２４ｄ  メモリセル電源線／判定ノードスイッチ回路、３４，３４ａ〜３４ｄ  ビット線およびメモリセル電源線／判定ノードスイッチ回路、５１  メモリセルアレイ、５２  主制御回路、５３  行選択回路、５４  列周辺回路、５５  プログラム回路、５５ａ  偶数ブロック用プログラム回路、５５ｂ  奇数ブロック用プログラム回路、５６  冗長制御回路、５６ａ  偶数ブロック用冗長制御回路、５６ｂ  奇数ブロック用冗長制御回路、５７  カラムデコーダ、５８  データ線シフト回路、５９  データ入出力回路、８１  書込部、８２  読出部、９１  正規メモリアレイ部、９２  スペアメモリアレイ部、９３  ロウデコーダ、９４  ワード線駆動回路、１０，１１０  テスト制御回路、ＤＥＣ０〜ＤＥＣ３，ＤＥＣ１２４〜ＤＥＣ１２７  デコーダ、ＮＲＳ０〜ＮＲＳ３，ＮＲＳ１２４〜ＮＲＳ１２９，ＮＲ１５，ＮＲ１６，ＮＲ１７，ＮＲ１８  ＮＯＲゲート、ＮＡ１３，ＮＡ１８  ＮＡＮＤゲート、ＩＶＳ０〜ＩＶＳ３，ＩＶＳ１２４〜ＩＶＳ１２７，ＩＶＳ１５０〜ＩＶＳ１５３，ＩＶ１３，ＩＶ１４，ＩＶ１６ａ，ＩＶ１６ｂ，ＩＶ１６ｃ，ＩＶ１５，ＩＶ１７，ＩＶ１８，ＩＶ２３  インバータ、ＳＷ０〜ＳＷ７，ＳＷ１２６，ＳＷ１２７  シフトスイッチ、ＳＩＯ０１，ＳＩＯ０２  内部スペアＩ／Ｏ線、ＴＲ１７  トライステート回路、ＴＧ１４ａ，ＴＧ１４ｂ，ＴＧ２４ａ  トランスファゲート、ＮＩＯ０〜ＮＩＯ７，ＮＩＯ１２６，ＮＩＯ１２７  内部正規Ｉ／Ｏ線、ＥＩＯ０〜ＥＩＯ７，ＥＩＯ１２６，ＥＩＯ１２７  内部スペアＩ／Ｏ線、ＭＣ  メモリセル、Ｐ１３ａ，Ｐ１３ｂ，Ｐ１３ｃ，Ｐ１５，ＰＱ１，ＰＱ２，Ｐ１８  ＰチャネルＭＯＳトランジスタ、Ｎ１６，Ｎ１７，ＮＱ１〜ＮＱ４，Ｎ１８，ＮＱ１８  ＮチャネルＭＯＳトランジスタ、ＲＧ１７  ラッチゲート、ＰＶ１，ＰＶ２，ＰＶ３，ＮＤ１，ＮＤ２，ＮＯＤ１，ＮＯＤ２  ノード、ＢＬ，ＢＬＣ  ビット線、ａｒｖｄｄ  メモリセル電源線、ｄｏｗｎｖｄｄ  ダウン電源線、ＷＬ  ワード線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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