(57)【特許請求の範囲】
【請求項１】
ｌ（ｌは２以上の整数）本のワード線を共有するｍ（ｍは２以上の整数）個のセルユニットを有するブロックが設けられたメモリセルアレイと、
前記ｌ本のワード線を隣接するワード線が異なるグループに属するように２個にグルーピングすることで、前記ブロックを２個に分割するブロック分割部と、
選択ロウのワード線よりも非選択ロウのワード線に高い電圧を印加させながら、前記ブロック分割部にて分割された分割ブロックごとに消去動作を実行させる消去実行部と、
前記消去実行部にて消去動作が実行されたブロックにおいて前記分割ブロックごとに消去ベリファイ動作を実行させる消去ベリファイ実行部と、を備え、
メモリセルの劣化状態を示す所定の条件を満たす前は、前記ブロック単位で消去動作および消去ベリファイ動作を実行し、前記所定の条件を満たした後は、前記分割ブロック単位で消去動作および消去ベリファイ動作を実行することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記所定の条件は、前記ブロックの消去ループ回数が規定値以上になるという条件であることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記所定の条件は、前記不揮発性半導体記憶装置に含まれる不良ブロック数が規定値以上になるという条件であることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項４】
前記消去ベリファイ実行部は、前記消去実行部にて消去動作が実行された分割ブロックが消去状態になっているかを判定する判定電圧を選択ロウのワード線に印加させるとともに、前記選択ロウのワード線よりも高い電圧を非選択ロウのワード線に印加させることを特徴とする請求項１乃至請求項３のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項５】
前記消去動作において、ウェルに印加される消去電圧をＶｅとすると、前記非選択ロウのワード線に印加される電圧ＶＷＬｎｅは、Ｖｅ／２≦ＶＷＬｎｅ≦Ｖｅという条件を満たすことを特徴とする請求項１乃至請求項４のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項６】
前記消去ベリファイ実行部は、ビット線に充電された電荷が前記セルユニットを介して放電されるかどうかを判別することにより、前記分割ブロックが消去状態になっているかを判定することを特徴とする請求項１乃至請求項５のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項７】
前記消去ベリファイ実行部は、ソース線に電圧を印加した時に前記セルユニットを介してビット線に電荷が充電されるかどうかを判別することにより、前記分割ブロックが消去状態になっているかを判定することを特徴とする請求項１乃至請求項５のいずれか１項に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
ＮＡＮＤフラッシュメモリでは、全てのワード線を０Ｖに設定し、ウェル電圧を上げることにより、対象ブロックの全てのメモリセルに対して一括消去が行われている。一方、メモリセルの特性にはバラツキがあり、閾値分布の下側に常にいるような反応の悪いメモリセル、中性閾値の高いメモリセル、消去前の閾値が高いメモリセルが存在している。そのため、一回の消去動作にて全てのメモリセルの消去が完了しないことがあり、早めに消去が完了したメモリセルには消去によるストレスが多めにかかることがあった。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−５０７１８０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の一つの実施形態の目的は、早めに消去が完了したメモリセルにかかる過剰なストレスを低減することが可能な不揮発性半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００５】
実施形態の不揮発性半導体記憶装置によれば、メモリセルアレイと、ブロック分割部と、消去実行部と、消去ベリファイ実行部とが設けられている。メモリセルアレイは、ｌ（ｌは２以上の整数）本のワード線を共有するｍ（ｍは２以上の整数）個のセルユニットを有するブロックが設けられている。ブロック分割部は、前記ｌ本のワード線を隣接するワード線が異なるグループに属するように２個にグルーピングすることで、前記ブロックを２個に分割する。消去実行部は、選択ロウのワード線よりも非選択ロウのワード線に高い電圧を印加させながら、前記ブロック分割部にて分割された分割ブロックごとに消去動作を実行させる。消去ベリファイ実行部は、前記消去実行部にて消去動作が実行されたブロックにおいて前記分割ブロックごとに消去ベリファイ動作を実行させる。メモリセルの劣化状態を示す所定の条件を満たす前は、前記ブロック単位で消去動作および消去ベリファイ動作を実行し、前記所定の条件を満たした後は、前記分割ブロック単位で消去動作および消去ベリファイ動作を実行する。
【図面の簡単な説明】
【０００６】
【図１】図１は、第１実施形態に係る不揮発性半導体記憶装置の概略構成を示すブロック図である。
【図２】図２は、図１の不揮発性半導体記憶装置のブロックの概略構成を示す回路図である。
【図３】図３は、図１の不揮発性半導体記憶装置の消去動作を示す１セルユニット分の断面図である。
【図４】図４は、図１の不揮発性半導体記憶装置の消去ベリファイ動作を示す１セルユニット分の回路図である。
【図５】図５は、図１の不揮発性半導体記憶装置のｐ個の分割ブロックの１回目の消去動作および消去ベリファイ動作を示すタイミングチャートである。
【図６】図６は、図１の不揮発性半導体記憶装置の消去動作および消去ベリファイ動作を示すフローチャートである。
【図７】図７は、図１の不揮発性半導体記憶装置のブロック分割方法を示す１セルユニット分の断面図である。
【図８】図８は、第２実施形態に係る不揮発性半導体記憶装置の消去動作および消去ベリファイ動作を示すフローチャートである。
【図９】図９は、第３実施形態に係る不揮発性半導体記憶装置のｐ個の分割ブロックの１回目の消去動作および消去ベリファイ動作を示すタイミングチャートである。
【図１０】図１０は、第４実施形態に係る不揮発性半導体記憶装置のｐ個の分割ブロックの１回目の消去動作および消去ベリファイ動作を示すタイミングチャートである。
【図１１】図１１は、図１０の不揮発性半導体記憶装置の消去ベリファイ動作を示す１セルユニット分の回路図である。
【発明を実施するための形態】
【０００７】
以下、実施形態に係る不揮発性半導体記憶装置について図面を参照しながら説明する。なお、これらの実施形態により本発明が限定されるものではない。
【０００８】
（第１実施形態）
図１は、第１実施形態に係る不揮発性半導体記憶装置の概略構成を示すブロック図である。なお、以下の実施形態では、不揮発性半導体記憶装置としてＮＡＮＤ型フラッシュメモリを例にとる。
図１において、この不揮発性半導体記憶装置には、メモリセルアレイ１、ロウ選択回路２、ウェル電位設定回路３、ソース電位設定回路４、カラム選択回路５、データ入出力バッファ６、制御回路７およびセンスアンプ回路８が設けられている。
【０００９】
メモリセルアレイ１には、データを記憶するメモリセルがロウ方向およびカラム方向にマトリックス状に配置されている。なお、１個のメモリセルは、１ビット分のデータを記憶するようにしてもよいし、２ビット以上のデータが記憶できるように多値化されていてもよい。
【００１０】
ここで、メモリセルアレイ１は、ｎ（ｎは正の整数）個のブロックＢ１〜Ｂｎに分割されている。なお、各ブロックＢ１〜Ｂｎは、ＮＡＮＤセルユニットをロウ方向に複数配列することができる。
【００１１】
図２は、図１の不揮発性半導体記憶装置のブロックの概略構成を示す回路図である。
図２において、ブロックＢｉ（１≦ｉ≦ｎの整数）には、ｌ（ｌは正の整数）本のワード線ＷＬ１〜ＷＬｌ、セレクトゲート線ＳＧＤ、ＳＧＳおよびソース線ＳＣＥが設けられている。また、ブロックＢ１〜Ｂｎには、ｍ（ｍは正の整数）本のビット線ＢＬ１〜ＢＬｍが共通に設けられている。
【００１２】
そして、ブロックＢｉには、ｍ個のＮＡＮＤセルユニットＮＵ１〜ＮＵｍが設けられ、ＮＡＮＤセルユニットＮＵ１〜ＮＵｍはビット線ＢＬ１〜ＢＬｍにそれぞれ隣接するようにしてロウ方向に配列されている。
【００１３】
ここで、ＮＡＮＤセルユニットＮＵ１〜ＮＵｍには、ｌ個のセルトランジスタＭＴ１〜ＭＴｌおよびセレクトトランジスタＭＳ１、ＭＳ２がそれぞれ設けられている。なお、メモリセルアレイ１の１個のメモリセルには、１個のセルトランジスタＭＴｋ（１≦ｋ≦ｌの整数）を設けることができる。そしてＮＡＮＤストリングは、直列に接続されたｌ個のセルトランジスタＭＴ１〜ＭＴｌが設けられている。ＮＡＮＤセルユニットＮＵｊ（１≦ｊ≦ｍの整数）は、そのＮＡＮＤストリングの両端に接続されたセレクトトランジスタＭＳ１、ＭＳ２が設けられている。
【００１４】
そして、ＮＡＮＤセルユニットＮＵ１〜ＮＵｍにおいて、セルトランジスタＭＴ１〜ＭＴｌの制御ゲート電極には、ワード線ＷＬ１〜ＷＬｌがそれぞれ接続されている。また、ＮＡＮＤセルユニットＮＵｊにおいて、セルトランジスタＭＴ１〜ＭＴｌが設けられたＮＡＮＤストリングの一端は、セレクトトランジスタＭＳ１を介してビット線ＢＬｊに接続され、ＮＡＮＤストリングの他端は、セレクトトランジスタＭＳ２を介してソース線ＳＣＥに接続されている。
【００１５】
また、図１において、ロウ選択回路２は、メモリセルの読み書き消去時において、メモリセルアレイ１のロウ方向のメモリセルを選択することができる。ウェル電位設定回路３は、メモリセルの読み書き消去時において、メモリセルアレイ１のウェル電位を設定することができる。ソース電位設定回路４は、メモリセルの読み書き消去時において、メモリセルアレイ１のソース電位を設定することができる。カラム選択回路５は、メモリセルの読み書き消去時において、メモリセルアレイ１のカラム方向のメモリセルを選択することができる。センスアンプ回路８は、メモリセルから読み出されたデータをカラムごとに判別することができる。データ入出力バッファ６は、外部から受け取ったコマンドやアドレスを制御回路７に送ったり、センスアンプ回路８と外部との間でデータの授受を行ったりすることができる。
【００１６】
制御回路７は、コマンドおよびアドレスに基づいて、ロウ選択回路２、ウェル電位設定回路３、ソース電位設定回路４およびカラム選択回路５の動作を制御することができる。ここで、制御回路７には、ブロック分割部７ａ、消去実行部７ｂおよび消去ベリファイ実行部７ｃが設けられている。
【００１７】
ブロック分割部７ａは、ｌ本のワード線ＷＬ１〜ＷＬｌをｐ（ｐは２以上の整数）個にグルーピングすることで、ブロックＢｉをｐ個に分割することができる。すなわち、図２に示すように、ブロックＢｉをｐ個に分割することで、ｐ個の分割ブロックＤ１〜Ｄｐを形成することができる。消去実行部７ｂは、メモリセルアレイ１のメモリセルに記憶されたデータの消去動作を分割ブロックＤ１〜Ｄｐごとに実行させることができる。この時、消去実行部７ｂは、選択ロウのワード線ＷＬ１〜ＷＬｌよりも高い電圧を非選択ロウのワード線ＷＬ１〜ＷＬｌに印加させることができる。消去ベリファイ実行部７ｃは、消去動作が実行されたメモリセルの消去ベリファイ動作を分割ブロックＤ１〜Ｄｐごとに実行させることができる。
【００１８】
そして、ブロックＢｉの消去動作が実行される場合、分割ブロックＤｘ（ｘは２≦ｘ≦ｐの整数）にはワード線ＷＬｋ−１〜ＷＬｋ＋２に接続されているメモリセルが属するものとすると、分割ブロックＤｘのワード線ＷＬｋ−１〜ＷＬｋ＋２に選択ワード線電圧ＶＷｅが印加され、それ以外の分割ブロックＤ１〜Ｄｘ−１、Ｄｘ＋１〜Ｄｐのワード線ＷＬ１〜ＷＬｋ−２、ＷＬｋ＋３〜ＷＬｌに非選択ワード線電圧ＶＷＬｎｅが印加される。なお、選択ワード線電圧ＶＷｅは、例えば、０Ｖに設定することができる。
【００１９】
また、メモリセルアレイ１のウェル電位が消去電圧Ｖｅに設定される。なお、例えば、消去電圧Ｖｅは１６〜２０Ｖ程度に設定することができる。また、ブロックＢｉのソース線ＳＣＥおよびセレクトゲート線ＳＧＤ、ＳＧＳには消去電圧Ｖｅを印加することができる。
【００２０】
図３は、図１の不揮発性半導体記憶装置の消去動作を示す１セルユニット分の断面図である。
図３において、ウェルＷＥＬ上にはフローティングゲート電極１５およびセレクトゲート電極１９、２０が配置され、フローティングゲート電極１５上には制御ゲート電極１６が配置されている。なお、ウェルＷＥＬとフローティングゲート電極１５とは、不図示のトンネル絶縁膜を介して絶縁されている。フローティングゲート電極１５と制御ゲート電極１６とは、不図示の電極間絶縁膜を介して絶縁されている。ここで、１個のフローティングゲート電極１５とその上の制御ゲート電極１６とで１個のメモリセルを構成することができる。
【００２１】
そして、ウェルＷＥＬには、フローティングゲート電極１５間、セレクトゲート電極１９、２０間またはフローティングゲート電極１５とセレクトゲート電極１９、２０との間に配置された不純物拡散層１２、１３、１４が形成されている。なお、例えば、ウェルＷＥＬはＰ型、不純物拡散層１２、１３、１４はＮ型に形成することができる。
【００２２】
そして、不純物拡散層１３は接続導体１８を介してビット線ＢＬｊに接続され、不純物拡散層１４は接続導体１７を介してソース線ＳＣＥに接続されている。なお、各メモリセルの制御ゲート電極１６はワード線ＷＬ１〜ＷＬｌに接続され、セレクトゲート電極１９、２０はセレクトゲート線ＳＧＤ、ＳＧＳにそれぞれ接続されている。
【００２３】
そして、分割ブロックＤｘのワード線ＷＬｋ−１〜ＷＬｋ＋２に選択ワード線電圧ＶＷｅが印加され、それ以外の分割ブロックＤ１〜Ｄｘ−１、Ｄｘ＋１〜Ｄｐのワード線ＷＬ１〜ＷＬｋ−２、ＷＬｋ＋３〜ＷＬｌに非選択ワード線電圧ＶＷＬｎｅが印加され、メモリセルアレイ１のウェル電位が消去電圧Ｖｅに設定された場合、分割ブロックＤｘのメモリセルのウェルＷＥＬと制御ゲート電極１６との間に高電圧がかかる。このため、分割ブロックＤｘのメモリセルのフローティングゲート電極１５に蓄積されていた電子がウェルＷＥＬ側に引き抜かれ、分割ブロックＤｘのメモリセルの消去動作が実行される。
【００２４】
このような消去動作がブロックＢｉの全ての分割ブロックＤ１〜Ｄｐについて分割ブロックＤ１〜Ｄｐごとに繰り返される。
【００２５】
なお、非選択ワード線電圧ＶＷＬｎｅは、Ｖｅ／２≦ＶＷＬｎｅ≦Ｖｅという条件を満たすことが好ましい。ここで、非選択ワード線電圧ＶＷＬｎｅを消去電圧Ｖｅ以下に設定することにより、選択ワード線と非選択ワード線との間の電位差に起因する絶縁破壊を防止することができる。非選択ワード線電圧ＶＷＬｎｅをＶｅ／２以上に設定することにより、隣接セルと容量カップリングなどによって非選択セルのフローティングゲート電極１５の電圧が選択セルのフローティングゲート電極１５の電圧に引き込まれるのを抑制することができ、非選択セルの誤消去を防止することができる。
【００２６】
ブロックＢｉの全ての分割ブロックＤ１〜Ｄｐのメモリセルの消去動作が実行されると、消去が完全に行われたかどうかを確認するために、消去ベリファイ動作が実行される。この時、分割ブロックＤｘのワード線ＷＬｋ−１〜ＷＬｋ＋２に判定電圧ＶＷＬｅｖが印加され、それ以外の分割ブロックＤ１〜Ｄｘ−１、Ｄｘ＋１〜Ｄｐのワード線ＷＬ１〜ＷＬｋ−２、ＷＬｋ＋３〜ＷＬｌに読み出し電圧ＶＷＬｅｒが印加される。また、セレクトゲート線ＳＧＤ、ＳＧＳに読み出し電圧Ｖｓｇが印加され、ソース線ＳＣＥに０Ｖが印加され、メモリセルアレイ１のウェル電位は０Ｖに設定される。また、ビット線ＢＬｊには、プリチャージ電圧Ｖｐが印加される。また、例えば、判定電圧ＶＷＬｅｖは０Ｖに設定することができる。
【００２７】
なお、読み出し電圧Ｖｓｇは、セレクトトランジスタＭＳ１、ＭＳ２をオンさせるのに十分な電圧である。また、読み出し電圧ＶＷＬｅｒは、分割ブロックＤｘ以外の分割ブロックＤ１〜Ｄｘ−１、Ｄｘ＋１〜ＤｐのセルトランジスタＭＴ１〜ＭＴｋ−２、ＭＴｋ＋３〜ＭＴｌをオンさせるのに十分な電圧である。判定電圧ＶＷＬｅｖは、分割ブロックＤｘが消去状態になっているかを判定する電圧である。
【００２８】
図４は、図１の不揮発性半導体記憶装置の消去ベリファイ動作を示す１セルユニットユニット分の回路図である。
図４において、ビット線ＢＬｊには寄生容量ＣＢｊが付加されている。そして、分割ブロックＤｘのセルトランジスタＭＴｋ−１〜ＭＴｋ＋２の消去動作を行った結果、セルトランジスタＭＴｋ−１〜ＭＴｋ＋２のしきい値電圧が判定電圧ＶＷＬｅｖ以下になると、消去ベリファイ動作時にＮＡＮＤセルユニットＮＵｊを介して放電電流Ｉｒｅが流れ、寄生容量ＣＢｊが放電される。この時、ビット線ＢＬｊの電位は、最も消去の浅いセルトランジスタＭＴｋ−１〜ＭＴｋ＋２のしきい値電圧に依存する。そして、この時のビット線ＢＬｊの電位を消去ベリファイ電圧と比較し、ビット線ＢＬｊの電位が消去ベリファイ電圧以下の場合は、分割ブロックＤｘのセルトランジスタＭＴｋ−１〜ＭＴｋ＋２の消去が完全に行われたと判断され、ビット線ＢＬｊの電位が消去ベリファイ電圧未満の場合は、分割ブロックＤｘのセルトランジスタＭＴｋ−１〜ＭＴｋ＋２の消去が不完全であると判断される。
【００２９】
このような消去ベリファイ動作がブロックＢｉの全ての分割ブロックＤ１〜Ｄｐについて分割ブロックＤ１〜Ｄｐごとに繰り返される。そして、消去が不完全な分割ブロックＤ１〜Ｄｐがあると判断された場合、その分割ブロックＤ１〜Ｄｐについての消去動作および消去ベリファイ動作が繰り返される。
【００３０】
図５は、図１の不揮発性半導体記憶装置のｐ個の分割ブロックの１回目の消去動作および消去ベリファイ動作を示すタイミングチャートである。
図５において、分割ブロックＤ１〜Ｄｐの消去動作が順次行われた後、分割ブロックＤ１〜Ｄｐの消去ベリファイ動作が順次行われる。この時、消去動作の対象とならない分割ブロックＤ１〜Ｄｐのワード線ＷＬ１〜ＷＬｌに印加される非選択ワード線電圧ＶＷＬｎｅは、消去動作の対象となる分割ブロックＤ１〜Ｄｐのワード線ＷＬ１〜ＷＬｌに印加される選択ワード線電圧ＶＷｅよりも高くなるように設定される。
【００３１】
また、消去ベリファイ動作の対象とならない分割ブロックＤ１〜Ｄｐのワード線ＷＬ１〜ＷＬｌに印加される読み出し電圧ＶＷＬｅｒは、消去ベリファイ動作の対象となる分割ブロックＤ１〜Ｄｐのワード線ＷＬ１〜ＷＬｌに印加される判定電圧ＶＷＬｅｖよりも高くなるように設定される。
【００３２】
そして、ビット線ＢＬｊにプリチャージ電圧Ｖｐを印加し、ビット線ＢＬｊに充電された電荷がＮＡＮＤセルユニットＮＵｊを介して放電されるかどうかを判別することにより、各分割ブロックＤ１〜Ｄｐが消去状態になっているかが判定される。
【００３３】
図６は、図１の不揮発性半導体記憶装置の消去動作および消去ベリファイ動作を示すフローチャートである。
図６において、全ての分割ブロックＤ１〜Ｄｐの検証フラグをＮＧに設定し（Ｓ１）、ｘを１に設定する（Ｓ２）。
【００３４】
そして、ｘがｐでない場合（Ｓ３）、分割ブロックＤｘの検証フラグがＯＫかＮＧかを判断し（Ｓ４）、分割ブロックＤｘの検証フラグがＮＧの場合、分割ブロックＤｘの消去動作を実行し（Ｓ５）、ｘを１だけインクリメントする（Ｓ６）。以上のＳ３〜Ｓ６の動作を全ての分割ブロックＤ１〜Ｄｐについて繰り返す（Ｓ３）。
【００３５】
次に、ｘを１に設定する（Ｓ７）。そして、ｘがｐでない場合（Ｓ８）、分割ブロックＤｘの検証フラグがＯＫかＮＧかを判断し（Ｓ９）、分割ブロックＤｘの検証フラグがＮＧの場合、分割ブロックＤｘの消去ベリファイ動作を実行する（Ｓ１０）。そして、分割ブロックＤｘのベリファイチェックがＯＫの場合（Ｓ１１）、分割ブロックＤｘの検証フラグをＯＫに設定し（Ｓ１２）、ｘを１だけインクリメントする（Ｓ１３）。以上のＳ８〜Ｓ１３の動作を全ての分割ブロックＤ１〜Ｄｐについて繰り返す（Ｓ８）。
【００３６】
次に、全ての分割ブロックＤ１〜Ｄｐの検証フラグがＯＫかどうかを判断し（Ｓ１４）、全ての分割ブロックＤ１〜Ｄｐの検証フラグがＯＫでない場合、消去電圧Ｖｅを増加させ（Ｓ１５）、Ｓ２の処理に戻る。全ての分割ブロックＤ１〜Ｄｐの検証フラグがＯＫになるまで以上のＳ２〜Ｓ１５の動作を繰り返す（Ｓ１４）。
【００３７】
これにより、分割ブロックＤ１〜Ｄｐごとに消去動作を実行させることが可能となり、消去電圧Ｖｅが低い時に消去が完了した分割ブロックＤ１〜Ｄｐについては高い消去電圧Ｖｅが印加されるのを防止することが可能となることから、早めに消去が完了したメモリセルにかかる過剰なストレスを低減することができる。
【００３８】
また、分割ブロックＤ１〜Ｄｐごとに消去ベリファイ動作を実行させることにより、消去ベリファイ動作が実行されない分割ブロックＤ１〜Ｄｐについては、そのセルトランジスタＭＴ１〜ＭＴｌをオンさせるために十分な制御ゲート電圧を印加させることができる。このため、ベリファイ読み出し時におけるＮＡＮＤセルユニットＮＵ１〜ＮＵｍのチャネル抵抗を低下させることができ、セルトランジスタＭＴ１〜ＭＴｌの閾値が見かけ上増大するのを抑制することが可能となることから、メモリセルの消去が深くなるのを抑制することができる。
【００３９】
図７は、図１の不揮発性半導体記憶装置のブロック分割方法を示す１セルユニット分の断面図である。
図７（ａ）に示すように、ブロックＢｉを１箇所で分離することでブロックＢｉを２分割するようにしてもよい。また、図７（ｂ）に示すように、ブロックＢｉを２箇所で分離することでブロックＢｉを３分割するようにしてもよい。また、図７（ｃ）に示すように、ワード線ＷＬ１〜ＷＬｌが１つ置きに同一グループに属するようにブロックＢｉを２分割するようにしてもよい。また、図７（ｄ）に示すように、ワード線ＷＬ１〜ＷＬｌが２つ置きに同一グループに属するようにブロックＢｉを２分割するようにしてもよい。
【００４０】
ここで、互いに隣接するワード線ＷＬ１〜ＷＬｌが異なるグループに属するようにブロックＢｉを分割することにより、消去動作時にワード線ＷＬ１〜ＷＬｌ間で電位差を発生させることが可能となり、ワード線ＷＬ１〜ＷＬｌ間の電子トラップを除去することができる。
【００４１】
（第２実施形態）
図８は、第２実施形態に係る不揮発性半導体記憶装置の消去動作および消去ベリファイ動作を示すフローチャートである。
図８において、消去ブロックの消去ループ回数または不良ブロック数が規定値未満の場合（Ｓ２１）、ブロックＢｉの消去動作および消去ベリファイ動作を実行する（Ｓ２２、Ｓ２３）。そして、ベリファイチェックが不合格の場合（Ｓ２４）、消去電圧Ｖｅを増加させ（Ｓ２５）、ベリファイチェックに合格するまで、ブロックＢｉについて以上のＳ２２〜Ｓ２５の動作を繰り返す（Ｓ２４）。
【００４２】
一方、消去ブロックの消去ループ回数または不良ブロック数が規定値以上の場合（Ｓ２１）、ブロックＢｉを分割した分割ブロックＤ１〜Ｄｐごとに消去動作および消去ベリファイ動作を実行する（Ｓ２６）。なお、このＳ２６の処理は、図６の処理と同様である。ここで、消去ブロックの消去ループ回数とは、消去を行おうとする対象ブロックＢｉの消去動作の累積回数である。また不良ブロック数とは、不揮発性半導体記憶装置に含まれるブロックのうち、初期または使用により不良と判断したブロックの数である。
【００４３】
メモリセルの劣化が進行する前は、ブロック単位で一括消去することが可能となり、消去にかかる時間を短縮することができる。
【００４４】
（第３実施形態）
図９は、第３実施形態に係る不揮発性半導体記憶装置のｐ個の分割ブロックの１回目の消去動作および消去ベリファイ動作を示すタイミングチャートである。
図５の方法では、消去動作から消去ベリファイ動作に移行する時と、分割ブロックＤ１〜Ｄｐ間で消去ベリファイ動作の移行を行う時に、ビット線ＢＬｊ−１、ＢＬｊ、ＢＬｊ＋１の電位を０Ｖに設定したが、図９の方法では、ビット線ＢＬｊ−１、ＢＬｊ、ＢＬｊ＋１の電位がフローティングにされる。
【００４５】
ここで、ビット線ＢＬｊ−１、ＢＬｊ、ＢＬｊ＋１の電位をフローティングにすることにより、消去動作から消去ベリファイ動作に移行する時と、分割ブロックＤ１〜Ｄｐ間で消去ベリファイ動作の移行を行う時に、ビット線ＢＬｊ−１、ＢＬｊ、ＢＬｊ＋１の電位を０Ｖから上昇させることが可能となる。このため、消去動作から消去ベリファイ動作に移行する時と、分割ブロックＤ１〜Ｄｐ間で消去ベリファイ動作の移行を行う時に、ビット線ＢＬｊ−１、ＢＬｊ、ＢＬｊ＋１を放電させたり、再充電させたりする時間を短くすることができ、分割ベリファイ動作を高速化することができる。
【００４６】
また、図５の方法では、消去ベリファイ動作時にソース線ＳＣＥおよびウェルＷＥＬの電圧を０Ｖに設定したが、図９の方法では、ソース線ＳＣＥおよびウェルＷＥＬの電圧が判定電圧ＶＷＬｅｖよりも増大される。これにより、擬似的に閾値負側に対して読み出すことが可能となり、負側の閾値に対してマージンを確保することができる。
【００４７】
（第４実施形態）
図１０は、第４実施形態に係る不揮発性半導体記憶装置のｐ個の分割ブロックの１回目の消去動作および消去ベリファイ動作を示すタイミングチャートである。
図５の方法では、消去ベリファイ動作において、ビット線ＢＬｊにプリチャージ電圧Ｖｐを印加し、ビット線ＢＬｊに充電された電荷がＮＡＮＤセルユニットＮＵｊを介して放電されるかどうかを判別することにより、各分割ブロックＤ１〜Ｄｐが消去状態になっているかを判定した。これに対して、図１０の方法では、消去ベリファイ動作において、ソース線ＳＣＥに電源電圧ＶＤＤを印加し、ＮＡＮＤセルユニットＮＵｊを介してビット線ＢＬｊに電荷が充電されるかどうかを判別することにより、各分割ブロックＤ１〜Ｄｐが消去状態になっているかが判定される。
【００４８】
これにより、ビット線ＢＬｊを充電することで得られるバックバイアス効果を利用して擬似的に閾値負側に対して読み出すことが可能となる。
【００４９】
図１１は、図１０の不揮発性半導体記憶装置の消去ベリファイ動作を示す１セルユニットユニット分の回路図である。
図１１において、分割ブロックＤｘのセルトランジスタＭＴｋ−１〜ＭＴｋ＋２の消去動作を行った結果、セルトランジスタＭＴｋ−１〜ＭＴｋ＋２のしきい値電圧が判定電圧ＶＷＬｅｖ以下になると、消去ベリファイ動作時にセル電流Ｉｃｅが流れ、寄生容量ＣＢｊが充電される。この時、ビット線ＢＬｊの電位は、最も消去の浅いセルトランジスタＭＴｋ−１〜ＭＴｋ＋２のしきい値電圧に依存する。そして、この時のビット線ＢＬｊの電位を消去ベリファイ電圧と比較し、ビット線ＢＬｊの電位が消去ベリファイ電圧以上の場合は、セルトランジスタＭＴｋ−１〜ＭＴｋ＋２の消去が完全に行われたと判断され、ビット線ＢＬｊの電位が消去ベリファイ電圧Ｖｆ未満の場合は、セルトランジスタＭＴｋ−１〜ＭＴｋ＋２の消去が不完全であると判断される。
【００５０】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５１】
１  メモリセルアレイ、Ｂ１〜Ｂｎ  ブロック、２  ロウ選択回路、３  ウェル電位設定回路、４  ソース電位設定回路、５  カラム選択回路、６  データ入出力バッファ、７  制御回路、７ａ  ブロック分割部、７ｂ  消去実行部、７ｃ  消去ベリファイ実行部、８  センスアンプ回路、ＭＳ１、ＭＳ２  セレクトトランジスタ、ＭＴ１〜ＭＴｌ  セルトランジスタ、ＷＬ１〜ＷＬｌ  ワード線、ＳＧＤ、ＳＧＳ  セレクトゲート線、ＳＣＥ  ソース線、ＢＬ１〜ＢＬｍ  ビット線、ＮＵ１〜ＮＵｍ  ＮＡＮＤセルユニット、ＷＥＬ  ウェル、１２〜１４  不純物拡散層、１５  フローティングゲート電極、１６  制御ゲート電極、１７、１８  接続導体、１９、２０  セレクトゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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