(57)【特許請求の範囲】
【請求項１】
半導体基板上にＰ型トランジスタ及びＮ型トランジスタを備えた半導体装置であって、
前記Ｐ型トランジスタは、
第１のゲートと、
前記第１のゲートの側壁の一部を覆う第１の側壁膜と、
前記第１の側壁膜の前記第１のゲートとは反対側の面上の全てを覆い、前記第１のゲートについては前記第１のゲートの両側面のみに形成されており、引張応力を与える第１の膜と、
前記第１のゲート及び前記第１の膜を覆うように形成されており、圧縮応力を与える第２の膜と
を有し、
前記Ｎ型トランジスタは、第２のゲートを覆うように形成されており、引張応力を与える第３の膜を有することを特徴とする半導体装置。
【請求項２】
前記Ｎ型トランジスタは、前記第２のゲートの側壁を覆う第２の側壁膜を有し、
前記第１の側壁膜は、前記第２の側壁膜よりも低いことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記Ｐ型トランジスタは、前記第１のゲートの前記第１の側壁膜から突出した部分に第１のシリサイドを有し、
前記Ｎ型トランジスタは、前記第２のゲート上に前記第１のシリサイドより薄い第２のシリサイドを有することを特徴とする請求項２に記載の半導体装置。
【請求項４】
半導体基板上にＰ型トランジスタ及びＮ型トランジスタを備えた半導体装置の製造方法であって、
前記半導体基板上において、前記Ｐ型トランジスタの第１の領域に第１のゲートを、前記Ｎ型トランジスタの第２の領域に第２のゲートをそれぞれ形成する工程と、
前記第１のゲートの側壁の一部を覆う第１の側壁膜を形成する工程と、
前記第１の領域には前記第１の側壁膜の前記第１のゲートとは反対側の面上全てを覆い、前記第１のゲートについては前記第１のゲートの両側面のみに、前記第２の領域には前記第２のゲートを覆うように引張応力を与える第１の膜を形成する工程と、
前記第１の領域に、前記第１のゲート及び前記第１の膜を覆うように圧縮応力を与える第２の膜を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項５】
前記第２ゲートの側壁を覆う第２の側壁膜を形成する工程と、
前記第１のゲートの前記第１の側壁膜から突出した部分に第１のシリサイドを形成し、前記第２のゲート上に前記第１のシリサイドより薄い第２のシリサイドを形成する工程と
を有することを特徴とする請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板上にＰ型トランジスタ及びＮ型トランジスタを備えた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近時における、いわゆる９０ｎｍノード以降のＬＳＩでは、更なる微細化が要請されており、これに伴いトランジスタの能力向上が困難となってきている。これは、ゲート長の短縮化に伴いスタンバイオフリーク電流が増大することから、オフリーク電流を一定に抑えようとすると、電流駆動能力の向上が極めて困難となることに起因する。そのため、トランジスタの能力向上を図るための新しいアプローチが探索されている。
【０００３】
その一つの試みとして、最も有望な技術として開発が進められているものに、歪シリコン技術が挙げられる。これは、ＣＭＯＳトランジスタのチャネル領域に歪を印加する技術である。具体的には、Ｎ型トランジスタ及びＰ型トランジスタのチャネル領域に夫々適宜に圧縮応力又は引張応力を印加する薄膜を形成する。これにより、チャネル領域にストレスが印加されてバンド構造が変化し、キャリアの有効質量が軽減してキャリア移動度が向上する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−４９０９２号公報
【特許文献２】特開２００７−５９４７３号公報
【特許文献３】特開２００６−２２９０７１号公報
【特許文献４】特開２００７−２０８１６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
一般的に、ＣＭＯＳトランジスタを製造する際には、Ｎ型トランジスタ及びＰ型トランジスタの双方で可及的に製造工程を共通にして、工程数の削減を図っている。
しかしながら、従来の歪シリコン技術では、工程数の削減を図るも、Ｎ型トランジスタ及びＰ型トランジスタの夫々のチャネル領域に最適な応力を印加する工夫は、さほど検討されていない現況にある。
【０００６】
本発明は、上記の課題に鑑みてなされたものであり、Ｎ型トランジスタ及びＰ型トランジスタの双方で可及的に製造工程を共通にして、工程数の可及的な削減を図るも、Ｎ型トランジスタ及びＰ型トランジスタの夫々に適合した応力を適宜印加し、トランジスタ性能の大幅な向上を実現する信頼性の高い半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
半導体装置の態様は、半導体基板上にＰ型トランジスタ及びＮ型トランジスタを備えた半導体装置であって、前記Ｐ型トランジスタは、第１のゲートと、前記第１のゲートの側壁の一部を覆う第１の側壁膜と、前記第１の側壁膜の前記第１のゲートとは反対側の面上の全てを覆い、前記第１のゲートについては前記第１のゲートの両側面のみに形成されており、引張応力を与える第１の膜と、前記第１のゲート及び前記第１の膜を覆うように形成されており、圧縮応力を与える第２の膜とを有し、前記Ｎ型トランジスタは、第２のゲートを覆うように形成されており、引張応力を与える第３の膜を有する。
【０００８】
半導体装置の製造方法の態様は、半導体基板上にＰ型トランジスタ及びＮ型トランジスタを備えた半導体装置の製造方法であって、前記半導体基板上において、前記Ｐ型トランジスタの第１の領域に第１のゲートを、前記Ｎ型トランジスタの第２の領域に第２のゲートをそれぞれ形成する工程と、前記第１のゲートの側壁の一部を覆う第１の側壁膜を形成する工程と、前記第１の領域には前記第１の側壁膜の前記第１のゲートとは反対側の面上全てを覆い、前記第１のゲートについては前記第１のゲートの両側面のみに、前記第２の領域には前記第２のゲートを覆うように引張応力を与える第１の膜を形成する工程と、前記第１の領域に、前記第１のゲート及び前記第１の膜を覆うように圧縮応力を与える第２の膜を形成する工程とを含む。
【発明の効果】
【０００９】
上記した各態様によれば、Ｎ型トランジスタ及びＰ型トランジスタの双方で可及的に製造工程を共通にして、工程数の可及的な削減を図るも、Ｎ型トランジスタ及びＰ型トランジスタの夫々に適合した応力を適宜印加し、トランジスタ性能の大幅な向上が得られる半導体装置が実現する。
【図面の簡単な説明】
【００１０】
【図１】本実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図２】図１に引き続き、本実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図３】図２に引き続き、本実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図４】図３に引き続き、本実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図５】図４に引き続き、本実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図６】図５に引き続き、本実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図７】図６に引き続き、本実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図８】図７に引き続き、本実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図９】図８に引き続き、本実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図１０】本実施形態におけるＰ型ＭＯＳトランジスタのオン電流とオフ電流との関係について調べた実験結果を示す特性図である。
【図１１】図１０における引張応力膜の厚みを変えて形成する旨を模式的に示す一部断面図である。
【発明を実施するための形態】
【００１１】
以下、半導体装置及びその製造方法の具体的な実施形態について、図面を参照しながら詳細に説明する。本実施形態では、半導体装置としてＣＭＯＳトランジスタを例示し、その装置構成を製造方法と共に説明する。
【００１２】
図１〜図９は、本実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
先ず、図１（ａ）に示すように、半導体基板、ここでは面方位（１００）等のシリコン基板１０を用意する。このシリコン基板１０上に素子分離構造１１を形成する。
詳細には、例えばＳＴＩ（Shallow Trench Isolation）法によりシリコン基板１０上の素子分離領域に分離溝１１ａを形成する。分離溝１１ａ内にシリコン酸化物等の絶縁物を埋め込み、化学機械研磨(Chemical Mechanical Polishing: ＣＭＰ)法等によりシリコン酸化物を平坦化する。これにより、シリコン基板１０上で素子活性領域を確定する素子分離構造１１が形成される。図示の例では、素子分離構造１１により画定された素子活性領域として、図中左側がＮ型ＭＯＳトランジスタの形成領域（Ｎ型領域）１０ａ、図中右側がＰ型ＭＯＳトランジスタの形成領域（Ｐ型領域）１０ｂとなる。
【００１３】
続いて、図１（ｂ）に示すように、ウェル１２ａ，１２ｂを形成する。
詳細には、リソグラフィーにより適宜レジストマスクを形成し、Ｎ型領域１０ａにはＰ型不純物、例えばホウ素（Ｂ）を所定のドーズ量及び加速エネルギーでイオン注入する。一方、Ｐ型領域１０ｂにはＮ型不純物、例えばリン（Ｐ）又は砒素（Ａｓ）を所定のドーズ量及び加速エネルギーでイオン注入する。これにより、Ｎ型領域１０ａにはウェル１２ａが、Ｐ型領域１０ｂにはウェル１２ｂがそれぞれ形成される。
【００１４】
続いて、図２（ａ）に示すように、ゲート電極１４ａ，１４ｂを形成する。
詳細には、Ｎ型領域１０ａ及びＰ型領域１０ｂに、熱酸化法等により例えば膜厚３ｎｍ程度の薄いゲート絶縁膜１３を形成し、ゲート絶縁膜１３上にＣＶＤ法等により例えば膜厚１０２ｎｍ程度の多結晶シリコン膜を堆積する。そして、多結晶シリコン膜及びゲート絶縁膜１３をリソグラフィー及びそれに続くドライエッチングにより電極形状にパターニングする。これにより、Ｎ型領域１０ａにはゲート絶縁膜１３上にゲート電極１４ａが、Ｐ型領域１０ｂにはゲート絶縁膜１３上にゲート電極１４ｂがそれぞれ形成される。
【００１５】
続いて、図２（ｂ）に示すように、Ｎ型領域１０ａにエクステンション領域１６ａを形成する。
詳細には、先ず、シリコン基板１０上にレジストを塗布し、リソグラフィーによりレジストを加工して、Ｐ型領域１０ｂを覆いＮ型領域１０ａを露出させるレジストパターン１５ｂを形成する。
次に、レジストパターン１５ｂをマスクとして、Ｎ型領域１０ａにＮ型不純物、例えばリン（Ｐ）又は砒素（Ａｓ）を所定のドーズ量及び加速エネルギーでイオン注入する。これにより、Ｎ型領域１０ａにおけるゲート電極１４ａの両側にエクステンション領域１６ａが形成される。
その後、レジストパターン１５ｂを灰化処理（アッシング）等により除去する。
【００１６】
続いて、図３（ａ）に示すように、Ｐ型領域１０ｂにエクステンション領域１６ｂを形成する。
詳細には、先ず、シリコン基板１０上にレジストを塗布し、リソグラフィーによりレジストを加工して、Ｎ型領域１０ａを覆いＰ型領域１０ｂを露出させるレジストパターン１５ａを形成する。
次に、レジストパターン１５ａをマスクとして、Ｐ型領域１０ｂにＰ型不純物、例えばホウ素（Ｂ）を所定のドーズ量及び加速エネルギーでイオン注入する。これにより、Ｐ型領域１０ｂにおけるゲート電極１４ｂの両側にエクステンション領域１６ｂが形成される。
その後、レジストパターン１５ａをアッシング等により除去する。
【００１７】
続いて、図３（ｂ）に示すように、ゲート電極１４ａ，１４ｂの両側面にそれぞれサイドウォール絶縁膜１７を形成する。
詳細には、シリコン基板１０上の全面に絶縁膜、例えばシリコン酸化膜（又はシリコン窒化膜）をＣＶＤ法により堆積し、このシリコン酸化膜の全面をエッチバックする。これにより、ゲート電極１４ａ，１４ｂの両側面のみにシリコン酸化膜が残存し、サイドウォール絶縁膜１７が形成される。
【００１８】
続いて、図４（ａ）に示すように、Ｐ型領域１０ｂにソース／ドレイン領域１９ｂを形成する。
詳細には、先ず、シリコン基板１０上にレジストを塗布し、リソグラフィーによりレジストを加工して、Ｎ型領域１０ａを覆いＰ型領域１０ｂを露出させるレジストパターン１８ａを形成する。
次に、レジストパターン１８ａをマスクとして、Ｐ型領域１０ｂにＰ型不純物、例えばホウ素（Ｂ）を所定のドーズ量及び加速エネルギーでイオン注入する。これにより、Ｐ型領域１０ｂにおけるゲート電極１４ｂの両側に、エクステンション領域１６ｂと一部重畳するソース／ドレイン領域１９ｂが形成される。
【００１９】
続いて、図４（ｂ）に示すように、ゲート電極１４ｂの両側面に形成されたサイドウォール絶縁膜１７のみをエッチングして低くする。
詳細には、引き続きレジストパターン１８ａをマスクとして、Ｐ型領域１０ｂのゲート電極１４ｂの両側面に形成されたサイドウォール絶縁膜１７のみをエッチング、ここではウェットエッチングする。ウェットエッチングは、例えば０．５％濃度のフッ酸をエッチング液として用いて、例えば１０秒間程度行う。これにより、ゲート電極１４ｂの両側面に形成されたサイドウォール絶縁膜１７の頂部が下方に後退し、サイドウォール絶縁膜１７が低くなる。本実施形態では、上記のエッチング条件により、ゲート電極１４ｂの両側面に形成されたサイドウォール絶縁膜１７が例えば１０ｎｍ〜２０ｎｍ程度低くなる。このサイドウォール絶縁膜１７のエッチング量は、後述するシリサイド処理の前処理によるサイドウォール絶縁膜１７の膜減り量を考慮して、上記の範囲内の値に調節される。
その後、レジストパターン１８ａを灰化処理（アッシング）等により除去する。
【００２０】
本実施形態では、後述するように、Ｐ型領域１０ｂの両側面に形成する引張応力膜を所望の厚みに確保するため、サイドウォール絶縁膜１７の高さをゲート電極１４ｂ上面よりも低く調節する。ここで、Ｐソース／ドレイン領域１９ｂの形成前にサイドウォール絶縁膜１７をエッチングすると、作製されたＰ型ＭＯＳトランジスタの実効ゲート長（Ｌeff）が小さくなり、特性変動が生じる。本実施形態では、この点に着目し、Ｐ型領域１０ｂにソース／ドレイン領域１９ｂを形成した後に、ゲート電極１４ｂの両側面に形成されたサイドウォール絶縁膜１７をエッチングする。これにより、Ｐ型ＭＯＳトランジスタのＬeffを低下させることなく、短チャネル効果が抑制されたトランジスタ特性が実現する。
【００２１】
一方、サイドウォール絶縁膜を低く形成すると、後述するシリサイド処理に起因して、ゲート電極の上層部分及びソース／ドレイン領域の上層部分に形成されるシリサイド層によるスパイクが発生することが懸念される。ゲート電極のシリサイド層によるスパイクが発生すると、ゲート絶縁膜へ悪影響を及ぼす虞がある。ソース／ドレイン領域シリサイド層によるスパイクが発生すると、ゲート電極のエッジ部位で接合リークが生じる虞がある。しかしながら、ゲート絶縁膜への悪影響の発生は、Ｐ型ＭＯＳトランジスタよりもＮ型ＭＯＳトランジスタに大きな影響を及ぼす。本実施形態では、Ｐ型領域１０ｂのサイドウォール絶縁膜１７のみをエッチングし、Ｎ型領域１０ａのサイドウォール絶縁膜１７はエッチングされないようにマスクする。これにより、ゲート絶縁膜への悪影響の発生を可及的に小さく抑えることができる。
【００２２】
続いて、図５（ａ）に示すように、Ｎ型領域１０ａにソース／ドレイン領域１９ａを形成する。
詳細には、先ず、シリコン基板１０上にレジストを塗布し、リソグラフィーによりレジストを加工して、Ｐ型領域１０ｂを覆いＮ型領域１０ａを露出させるレジストパターン１８ｂを形成する。
次に、レジストパターン１８ｂをマスクとして、Ｎ型領域１０ａにＮ型不純物、例えばリン（Ｐ）又は砒素（Ａｓ）を所定のドーズ量及び加速エネルギーでイオン注入する。これにより、Ｎ型領域１０ａにおけるゲート電極１４ａの両側に、エクステンション領域１６ａと一部重畳するソース／ドレイン領域１９ａが形成される。
その後、レジストパターン１８ｂを灰化処理（アッシング）等により除去する。
【００２３】
続いて、図５（ｂ）に示すように、ゲート電極１４ａ，１４ｂ及びソース／ドレイン領域１９ａ，１９ｂのシリサイド処理（サリサイド処理）の前処理を行う。
詳細には、シリサイド処理の前処理として、シリコン基板１０上の全面を、例えばフッ酸を用いてウェットエッチングする。これにより、ゲート電極１４ａ，１４ｂの両側面のサイドウォール絶縁膜１７もエッチングされて低くなる。本実施形態では、各サイドウォール絶縁膜１７が例えば１０ｎｍ〜３０ｎｍ程度低くなる。即ち、ゲート電極１４ａの両側面のサイドウォール絶縁膜１７は、その初期状態（図３（ｂ）の状態）から例えば１０ｎｍ〜３０ｎｍ程度低くなる。一方、ゲート電極１４ｂの両側面のサイドウォール絶縁膜１７は、その初期状態（図３（ｂ）の状態）から例えば（１０ｎｍ〜２０ｎｍ程度）＋（１０ｎｍ〜３０ｎｍ程度）で２０ｎｍ〜５０ｎｍ程度低くなる。ゲート電極１４ｂの両側面のサイドウォール絶縁膜１７は、その初期状態ではゲート電極１４ｂの上面と略同一高さとされていたため、当該上面から２０ｎｍ〜５０ｎｍ程度低くなる。
【００２４】
続いて、図６（ａ）に示すように、ゲート電極１４ａ，１４ｂ及びソース／ドレイン領域１９ａ，１９ｂのシリサイド処理（サリサイド処理）を行う。
詳細には、先ず、シリコン基板１０上の全面を覆うように、シリサイド金属、例えばＣｏ又はＮｉ等をスパッタ法等により所定の膜厚に堆積する。そして、シリコン基板１０を所定の温度、例えば、Ｃｏの場合には５００℃〜５５０℃程度、Ｎｉの場合には２００℃〜２５０℃程度でアニール処理し、ゲート電極１４ａ，１４ｂ及びソース／ドレイン領域１９ａ，１９ｂの各上層部分をシリサイド化する。その後、未反応のシリサイド金属をウェットエッチング等により除去する。このウェットエッチングには、例えばアンモニア及び過酸化水素水の混合液、或いは硫酸及び過酸化水素水の混合液等をエッチング液として用いる。その後、シリコン基板１０を所定の温度、例えば、Ｃｏの場合には６５０℃〜７５０℃程度、Ｎｉの場合には３５０℃〜４５０℃程度で再びアニール処理する。以上により、ゲート電極１４ａ，１４ｂ及びソース／ドレイン領域１９ａ，１９ｂの各上層部分に、シリサイド層２１が形成される。
【００２５】
続いて、図６（ｂ）に示すように、引張応力膜２２を形成する。
詳細には、先ず、シリコン基板１０上の全面を覆うように絶縁膜、ここではシリコン窒化膜を形成する。このシリコン窒化膜は、例えば平行平板型のプラズマＣＶＤ装置を用い、真空チャンバ内において形成される。シリコン窒化膜を形成する際の基板温度は、例えば４００℃程度とする。真空チャンバ内には、原料ガスとして、例えばＮ2ガス、ＮＨ3ガス及びＳｉＨ4ガスが同時に供給される。Ｎ2ガスの流量は、例えば５００ｓｃｃｍ〜３０００ｓｃｃｍとする。ＮＨ3ガスの流量は、例えば１００ｓｃｃｍ〜１０００ｓｃｃｍとする。ＳｉＨ4ガスの流量は、例えば２００ｓｃｃｍ〜５００ｓｃｃｍとする。真空チャンバ内の圧力は、例えば１Torr〜１５Torr程度とする。印加する高周波電力の周波数は、例えば１３．５６ＭＨｚとする。印加する高周波電力の大きさは、例えば１００Ｗ〜５００Ｗ程度とする。シリコン窒化膜の成膜時間、即ち、プラズマの励起時間は、例えば１０秒〜１００秒間程度とする。以上の条件で成膜することにより、例えば３０ｎｍ〜９０ｎｍ程度、ここでは８０ｎｍ程度の膜厚にシリコン窒化膜からなるシリコン窒化膜が形成される。
【００２６】
次に、形成されたシリコン窒化膜を収縮（シュリンク）させる。例えば紫外線照射装置を用いて、形成されたシリコン窒化膜に紫外線を照射する。紫外線の光源としては、広帯域の紫外線光源を用いる。紫外線を照射する際の雰囲気は、例えばＨｅ雰囲気とする。紫外線の照射時間は、例えば１８０秒〜６００秒間程度とする。この紫外線の照射により、シリコン窒化膜がシュリンクし、外部に引張応力、例えば１．６ＧＰａ程度の引張応力を印加する性質が付与され、引張応力膜２２となる。
【００２７】
続いて、図７（ａ）に示すように、Ｎ型領域１０ａを覆うレジストパターン２３を形成する。
詳細には、引張応力膜２２上にレジストを塗布し、リソグラフィーによりレジストを加工して、引張応力膜２２上のＮ型領域１０ａを覆いＰ型領域１０ｂを露出させるレジストパターン２３を形成する。
【００２８】
続いて、図７（ｂ）に示すように、引張応力膜２２をエッチバックする。
詳細には、レジストパターン２３をマスクとして、引張応力膜２２のＰ型領域１０ｂで露出する部分の全面をエッチバックする。このエッチバック（異方性ドライエッチング）は、引張応力膜２２のＰ型領域１０ｂで露出する部分を全て除去するエッチング条件ではなく、以下のように一部残存させるエッチング条件で行うことを要する。これにより、Ｎ型領域１０ａでは、レジストパターン２３下の引張応力膜２２がそのまま残存すると共に、Ｐ型領域１０ｂでは、ゲート電極１４ｂの両側面のみにサイドウォール絶縁膜１７を覆うように引張応力膜２２が残存する。そのため、Ｐ型領域１０ｂにおける引張応力膜２２は、Ｎ型領域１０ａにおける引張応力膜２２よりも薄くなる。
その後、レジストパターン２３をアッシング等により除去する。
【００２９】
本実施形態において、Ｎ型領域１０ａでは、ゲート電極１４ａ及びサイドウォール絶縁膜１７を覆うように全面に引張応力膜２２が形成される。これにより、Ｎ型ＭＯＳトランジスタのチャネル領域には十分な引張応力が印加され、キャリア移動度が高くなりトランジスタ特性が向上する。ここで、ゲート電極１４ａの両側面の略全面がサイドウォール絶縁膜１７で覆われており、ゲート絶縁膜１３への悪影響及びソース／ドレイン領域１８ａの接合リークの発生が可及的に小さく抑えられる。
【００３０】
一方、Ｐ型領域１０ｂでは、サイドウォール絶縁膜１７がゲート電極１４ｂの上面よりも例えば２０ｎｍ〜５０ｎｍ程度低く調節されており、このサイドウォール絶縁膜１７を覆うように引張応力膜２２が比較的厚く残存する。Ｐ型ＭＯＳトランジスタでは、ゲート電極の両側面のみに引張応力膜を形成することにより、チャネル領域に引張応力が印加される。本実施形態では、引張応力膜２２をゲート電極１４ｂの両側面のみに厚く形成することにより、当該引張応力膜２２に起因するチャネル領域への引張応力を大きく確保することができる。
【００３１】
続いて、図８（ａ）に示すように、圧縮応力膜２４を形成する。
詳細には、シリコン基板１０上の全面を覆うように絶縁膜、ここではシリコン窒化膜からなる圧縮応力膜２４を形成する。圧縮応力膜２４は、例えば平行平板型のプラズマＣＶＤ装置を用い、真空チャンバ内において形成される。圧縮応力膜を形成する際の基板温度は、例えば４００℃程度とする。真空チャンバ内には、原料ガスとして、例えばＮ2ガス、Ｈ2ガス、ＮＨ3ガス、ＳｉＨ4ガス、及び（ＣＨ3）3ＳｉＨガス（トリメチルシランガス）が同時に供給される。Ｎ2ガスの流量は、例えば５００ｓｃｃｍ〜３０００ｓｃｃｍとする。Ｈ2ガスの流量は、例えば５００ｓｃｃｍ〜３０００ｓｃｃｍとする。ＮＨ3ガスの流量は、例えば１００ｓｃｃｍ〜１０００ｓｃｃｍとする。ＳｉＨ4ガスの流量は、例えば２００ｓｃｃｍ〜５００ｓｃｃｍとする。（ＣＨ3）3ＳｉＨガスの流量は、例えば５０ｓｃｃｍ〜１５０ｓｃｃｍとする。真空チャンバ内の圧力は、例えば１Torr〜１０Torr程度とする。印加する高周波電力の周波数は、例えば１３．５６ＭＨｚとする。印加する高周波電力の大きさは、例えば１００Ｗ〜５００Ｗ程度とする。圧縮応力膜２４の成膜時間、即ち、プラズマの励起時間は、例えば１０秒〜１００秒間程度とする。以上の条件で成膜することにより、シリコン窒化膜からなる圧縮応力膜２４が形成される。圧縮応力膜２４は、その下の引張応力膜２２よりも厚く、膜厚が例えば３０ｎｍ〜９０ｎｍ程度、ここでは８０ｎｍ程度に形成され、例えば２．８ＧＰａ〜３．４ＧＰａ程度の圧縮応力を外部に印加する性質を有する。
【００３２】
続いて、図８（ｂ）に示すように、Ｐ型領域１０ｂを覆うレジストパターン２５を形成する。
詳細には、圧縮応力膜２４上にレジストを塗布し、リソグラフィーによりレジストを加工して、圧縮応力膜２４上のＰ型領域１０ｂを覆いＮ型領域１０ａを露出させるレジストパターン２５を形成する。
【００３３】
続いて、図９（ａ）に示すように、圧縮応力膜２４をエッチングする。
詳細には、レジストパターン２３をマスクとして、圧縮応力膜２４のＮ型領域１０ａで露出する部分の全面をエッチングし、圧縮応力膜２４の当該部分を除去する。このエッチングは、異方性ドライエッチングでも、或いはリン酸等をエッチング液とした用いたウェットエッチング等でも良いが、引張応力膜２２のＮ型領域１０ａで露出する部分を全て除去するエッチング条件で行うことを要する。
その後、レジストパターン２５をアッシング等により除去する。
【００３４】
本実施形態では、Ｎ型領域１０ａには引張応力膜２２のみを形成し、Ｐ型領域１０ｂにはゲート電極１４ｂの側壁のみに引張応力膜２２を形成して更に圧縮応力膜２４を形成する。Ｎ型ＭＯＳトランジスタは、応力の方向に関係なく、そのチャネル領域に引張応力を要し、比較的特性変動を来たし易い性質を有する。そこで、Ｎ型領域１０ａには圧縮応力膜を形成せずに引張応力膜２２を形成して、チャネル領域への十分な引張応力を確保する。一方、Ｐ型ＭＯＳトランジスタは、応力の方向依存性があり、そのチャネル領域に対して、チャネル長方向には圧縮応力、チャネル幅方向には引張応力を要する構成が望ましい。そこで、Ｐ型領域１０ｂにはゲート電極１４ｂの側壁のみに引張応力膜２２を形成すると共に、更に圧縮応力膜２４を形成して、チャネル領域へ望むべき方向依存を持つ応力を確保する。このように本実施形態では、Ｎ型ＭＯＳトランジスタとＰ型ＭＯＳトランジスタとで可及的に製造工程を共通化するも、各トランジスタのチャネル領域に必要な応力を効率良く確実に与えることが可能となる。
【００３５】
続いて、図９（ｂ）に示すように、層間絶縁膜２６、導電プラグ２７、及び細線２８等を形成する。
詳細には、先ず、例えばＣＶＤ法等により、シリコン基板１０の全面を覆うように全面に絶縁膜、例えばシリコン酸化膜を例えば膜厚２００ｎｍ〜４００ｎｍ程度に堆積し、層間絶縁膜２６を形成する。その後、例えばＣＭＰ(Chemical Mechanical Polishing：化学的機械的研磨)法により、層間絶縁膜２６を平坦化する。
次に、リソグラフィー及びそれに続くドライエッチングにより、層間絶縁膜２７及び引張応力膜２２、層間絶縁膜２７及び圧縮応力膜２４を貫通するように開口形成する。これにより、Ｎ型領域１０ａでは、ゲート電極１４ａ上及びソース／ドレイン領域１８ａ上の各シリサイド層２１の表面の一部を露出させる各接続孔２６ａが形成される。一方、Ｐ型領域１０ｂでは、ゲート電極１４ｂ上及びソース／ドレイン領域１８ｂ上の各シリサイド層２１の表面の一部を露出させる各接続孔２６ａが形成される。
【００３６】
次に、例えばスパッタ法等により、各接続孔２６ａを埋め込むように、層間絶縁膜２６上にタングステン（Ｗ）を堆積する。層間絶縁膜２６を研磨ストッパとして、堆積したＷをＣＭＰにより研磨して平坦化する。これにより、各接続孔２６ａをＷで充填する導電プラグ２７が形成される。
次に、例えばスパッタ法等により、導電プラグ２７上を含む層間絶縁膜２６上に配線金属、例えばアルミニウム（Ａｌ）又はその合金を堆積する。堆積した配線金属をリソグラフィー及びそれに続くドライエッチングにより配線形状に加工する。これにより、導電プラグ２７を介して各シリサイド層２１と電気的に接続されてなる配線２８が形成される。
【００３７】
しかる後、更なる層間絶縁膜の形成、上層配線の形成等の諸工程を経て、Ｎ型領域１０ａにはＮ型ＭＯＳトランジスタを、Ｐ型領域１０ｂにはＰ型ＭＯＳトランジスタを形成する。以上により、Ｎ型ＭＯＳトランジスタ及びＰ型ＭＯＳトランジスタを備えてなるＣＭＯＳトランジスタ２０が形成される。
【００３８】
上記のように形成されるＣＭＯＳトランジスタについて、そのＰ型ＭＯＳトランジスタのオン電流とオフ電流との関係について調べた。その実験結果を図１０の各図に示す。図１０（ａ）は、左上部の模式図のように、孤立パターン（疎）のゲート電極でソース／ドレイン領域の幅が広く、ゲート電極から接続孔までの距離が比較的長い場合の実験結果を示す。図１０（ａ）の形態は、実製品では適用が少ないものである。図１０（ｂ）は、左上部の模式図のように、孤立パターン（疎）のゲート電極でソース／ドレイン領域の幅が狭く、ゲート電極から接続孔までの距離が比較的短い場合の実験結果を示す。図１０（ｃ）は、左上部の模式図のように、ライン＆スペース（密）のゲート電極でソース／ドレイン領域の幅が狭く、ゲート電極から接続孔までの距離が比較的短い場合の実験結果を示す。
【００３９】
図１０の各図において、「Tensile厚め」とは、図１１（ａ）のようにゲート電極１４ｂのサイドウォール絶縁膜１７を比較的低く調製し、引張応力膜２２を比較的厚く形成した場合を示す。「Tensile薄め」とは、図１１（ｂ）のようにゲート電極１４ｂのサイドウォール絶縁膜１７を比較的高く調製し、引張応力膜２２を比較的薄く形成した場合を示す。「Tensile中間」とは、図１１（ａ）と図１１（ｂ）との中間の厚みに引張応力膜２２を形成した場合を示す。なお、図１１の各図では、ゲート電極１４ｂ、サイドウォール絶縁膜１７、及び引張応力膜２２のみを図示し、他の構成要素については図示を省略している。
【００４０】
図１０（ｂ），（ｃ）の場合では、引張応力膜２２を厚く形成するほどオン電流が増加する傾向を示す。図１０（ａ）の場合では、引張応力膜２２の厚みが中間のもので高いオン電流が得られる傾向を示す。これは、引張応力膜２２の厚みにより印加応力が変わって移動度が変化することを意味する。全般的に見れば、引張応力膜２２の厚みにはＰ型ＭＯＳトランジスタの移動度が略極大となる最適値が存在することが示唆される。
【００４１】
以上説明したように、本実施形態によれば、Ｎ型トランジスタ及びＰ型トランジスタの双方で可及的に製造工程を共通にして、工程数の可及的な削減を図るも、Ｎ型トランジスタ及びＰ型トランジスタの夫々に適合した応力を適宜印加し、トランジスタ性能の大幅な向上が得られるＣＭＯＳトランジスタが実現する。
【００４２】
以下、半導体装置の製造方法の諸態様を付記としてまとめて記載する。
【００４３】
（付記１）半導体基板上にＰ型トランジスタ及びＮ型トランジスタを備えた半導体装置であって、
前記Ｐ型トランジスタは、
第１のゲートの側壁に形成されており、引張応力を与える第１の膜と、
前記第１のゲート及び前記第１の膜を覆うように形成されており、圧縮応力を与える第２の膜と
を有し、
前記Ｎ型トランジスタは、第２のゲートを覆うように形成されており、引張応力を与える第３の膜を有することを特徴とする半導体装置。
【００４４】
（付記２）前記Ｐ型トランジスタは、前記第１のゲートの側壁を覆う第１の側壁膜を有し、前記第１のゲートの側壁に前記第１の側壁膜を覆うように前記第１の膜が形成されていることを特徴とする付記１に記載の半導体装置。
【００４５】
（付記３）前記Ｎ型トランジスタは、前記第２のゲートの側壁を覆う第２の側壁膜を有し、
前記第１の側壁膜は、前記第２の側壁膜よりも低いことを特徴とする付記２に記載の半導体装置。
【００４６】
（付記４）前記第１の膜は、前記第１のゲートの上面から２０ｎｍ以上５０ｎｍ以下低く形成されていることを特徴とする付記３に記載の半導体装置。
【００４７】
（付記５）前記第１の膜は、前記第２の膜及び前記第３の膜よりも薄いことを特徴とする付記１〜４のいずれか１項に記載の半導体装置。
【００４８】
（付記６）半導体基板上にＰ型トランジスタ及びＮ型トランジスタを備えた半導体装置の製造方法であって、
前記半導体基板上において、前記Ｐ型トランジスタの第１の領域に第１のゲートを、前記Ｎ型トランジスタの第２の領域に第２のゲートをそれぞれ形成する工程と、
前記第１の領域には前記第１のゲートの側壁に、前記第２の領域には前記第２のゲートを覆うように引張応力を与える膜を形成する工程と、
前記第１の領域に、前記第１のゲート及び前記引張応力を与える膜を覆うように圧縮応力を与える膜を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【００４９】
（付記７）前記引張応力を与える膜を形成する前に、前記第１のゲートの側壁を覆う第１の側壁膜を形成する工程を更に含み、
前記第１のゲートの側壁に前記第１の側壁膜を覆うように前記引張応力を与える膜を形成することを特徴とする付記６に記載の半導体装置の製造方法。
【００５０】
（付記８）前記引張応力を与える膜を形成する前、前記第１の側壁膜を形成した後に、前記第１の側壁膜をエッチングし、前記第１の側壁膜の頂部を下方に後退させる工程を更に含むことを特徴とする付記７に記載の半導体装置の製造方法。
【００５１】
（付記９）前記第１の側壁膜を形成した後に、前記第１の領域における前記第１のゲートの両側の部分に不純物を導入する工程を更に含み、
前記不純物を導入した後、前記エッチングを行うことを特徴とする付記８に記載の半導体装置の製造方法。
【００５２】
（付記１０）前記第１の側壁膜と共に、前記第２のゲートの側壁を覆う第２の側壁膜を形成する工程を更に含み、
前記エッチングを前記第１の領域のみに施すことを特徴とする付記８又は９に記載の半導体装置の製造方法。
【符号の説明】
【００５３】
１０  シリコン基板
１０ａ  Ｎ型領域
１０ｂ  Ｐ型領域
１１  素子分離構造
１１ａ  分離溝
１２ａ，１２ｂ  ウェル
１３  ゲート絶縁膜
１４ａ，１４ｂ  ゲート電極
１５ａ，１５ｂ，１８ａ，１８ｂ，２３，２５  レジストパターン
１６ａ，１６ｂ  エクステンション領域
１７  サイドウォール絶縁膜
１９ａ，１９ｂ  ソース／ドレイン領域
２１  シリサイド層
２２  引張応力膜
２４  圧縮応力膜
２６  層間絶縁膜
２６ａ  接続孔
２７  導電プラグ
２８  配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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