(57)【特許請求の範囲】
【請求項１】
半導体基板上にフィン状半導体層を形成し、前記フィン状半導体層の周囲に第一の絶縁膜を形成し、前記フィン状半導体層の上部に柱状半導体層を形成する第１工程と、
前記柱状半導体層の周囲に形成されたゲート絶縁膜と、前記ゲート絶縁膜の周囲に形成されたゲート電極と、前記ゲート電極に接続されたゲート配線とを形成する第２の工程と、
前記柱状半導体層の上部に第１の第１導電型拡散層を形成すると共に、前記柱状半導体層の下部と前記フィン状半導体層の上部に第２の第１導電型拡散層を形成する第３の工程と、  第１の層間絶縁膜を堆積し、前記第１の層間絶縁膜を平坦化し、エッチバックを行い、前記柱状半導体層上部を露出し、前記柱状半導体層上部を露出した後、第１の金属を堆積し、エッチングを行うことで前記柱状半導体層の上部側壁の周囲に金属からなる第１のサイドウォールを形成する第４の工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記第４の工程の後、
第２の層間絶縁膜を堆積し、前記第２の層間絶縁膜を平坦化し、エッチバックを行い、前記柱状半導体層上部を露出し、第１のコンタクトを形成するための第５のレジストを形成し、前記第２の層間絶縁膜と第１の層間絶縁膜をエッチングすることによりコンタクト孔を形成し、第２の金属を堆積することにより前記第２の第１導電型拡散層上に第１のコンタクトを形成し、金属配線を形成するための第６のレジストを形成し、エッチングを行うことにより第１の金属配線を形成する第５の工程、を有することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記半導体層はシリコン層であることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記第１導電型拡散層はｎ型であって、
前記第１のサイドウォールの金属の仕事関数は、４．０ｅＶから４．２ｅＶの間であることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記第１導電型拡散層はｐ型であって、
前記第１のサイドウォールの金属の仕事関数は、５．０ｅＶから５．２ｅＶの間であることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項６】
半導体基板上に形成されたフィン状半導体層と、
前記フィン状半導体層上に形成された柱状半導体層と、
前記柱状半導体層の周囲に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の周囲に形成されたゲート電極と、
前記ゲート電極に接続されたゲート配線と、
前記柱状半導体層の上部に形成された第１の第１導電型拡散層と、
前記柱状半導体層の下部と前記フィン状半導体層の上部とに形成された第２の第１導電型拡散層と、
前記柱状半導体層の上部側壁の周囲に形成された第１の金属からなる第１のサイドウォールと、
を有することを特徴とする半導体装置。
【請求項７】
前記柱状半導体層上部と前記第１のサイドウォール上に形成された第１の金属配線をさらに有することを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記半導体層はシリコン層であることを特徴とする請求項６又は７に記載の半導体装置。
【請求項９】
前記第１導電型拡散層はｎ型であって、
前記第１のサイドウォールの金属の仕事関数は、４．０ｅＶから４．２ｅＶの間であることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記第１導電型拡散層はｐ型であって、
前記第１のサイドウォールの金属の仕事関数は、５．０ｅＶから５．２ｅＶの間であることを特徴とする請求項８に記載の半導体装置。
【請求項１１】
前記第２の第１導電型拡散層上に形成された第１のコンタクトを有し、
前記第１のコンタクトの深さは前記柱状半導体層の高さ以下であることを特徴とする請求項７に記載の半導体装置。
【請求項１２】
前記柱状半導体層の幅は前記フィン状半導体層の幅と同じであることを特徴とする請求項１１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法、及び、半導体装置に関する。
【背景技術】
【０００２】
半導体集積回路、特にＭＯＳトランジスタを用いた集積回路は、高集積化の一途を辿っている。この高集積化に伴って、その中で用いられているＭＯＳトランジスタはナノ領域まで微細化が進んでいる。このようなＭＯＳトランジスタの微細化が進むと、リーク電流の抑制が困難であり、必要な電流量確保の要請から回路の占有面積をなかなか小さくできない、といった問題があった。このような問題を解決するために、基板に対してソース、ゲート、ドレインが垂直方向に配置され、ゲート電極が柱状半導体層を取り囲む構造のSurrounding Gate Transistor（以下、「ＳＧＴ」という。）が提案されている（例えば、特許文献１、特許文献２、特許文献３を参照）。【０００３】
従来のＳＧＴの製造方法では、窒化膜ハードマスクが柱状に形成されたシリコン柱を形成し、シリコン柱下部の拡散層を形成した後、ゲート材料を堆積し、その後にゲート材料を平坦化、エッチバックをし、シリコン柱と窒化膜ハードマスクの側壁に絶縁膜サイドウォールを形成する。その後、ゲート配線のためのレジストパターンを形成し、ゲート材料をエッチングした後、窒化膜ハードマスクを除去し、シリコン半導体柱上部に拡散層を形成している（例えば、特許文献４を参照）。その後、シリコン柱側壁に窒化膜サイドウォールを形成し、イオン注入を行いシリコン柱上部に拡散層を形成後、コンタクトストッパーとして窒化膜を堆積後、層間膜として酸化膜を形成し、コンタクトエッチングを行っている。【０００４】
従って、シリコン柱上部側壁は窒化膜サイドウォールに覆われ、コンタクトはシリコン柱上面と接触する。シリコン柱径が小さくなると、コンタクトとシリコン柱上部との接触面が狭くなり、抵抗が増大する。【０００５】
また、従来のＳＧＴの製造方法では、コンタクト深さが異なるため、シリコン柱上部のコンタクト孔と、シリコン柱下部の平面状シリコン層上のコンタクト孔を別々に形成している（例えば特許文献５を参照）。別々に形成するため、工程数が増大する。【０００６】
別々に形成しているが、シリコン柱上部のコンタクト孔をエッチングしすぎると、ゲート電極に達する可能性があり、エッチングが足らないとシリコン柱上部とコンタクトが絶縁する可能性がある。【０００７】
シリコン柱下部の平面状シリコン層上のコンタクト孔は深いため、コンタクト孔を埋めることが難しい。また、深いコンタクト孔を形成することは難しい。【０００８】
また、シリコン柱が細くなると、シリコンの密度は５×１０22個／ｃｍ3であるから、シリコン柱内に不純物を存在させることが難しくなってくる。【０００９】
平面型ＭＯＳトランジスタにおいて、ＬＤＤ領域のサイドウォールが低濃度層と同一の導電型を有する多結晶シリコンにより形成され、ＬＤＤ領域の表面キャリアがその仕事関数差によって誘起され、酸化膜サイドウォールＬＤＤ型ＭＯＳトランジスタに比してＬＤＤ領域のインピーダンスが低減できることが示されている（例えば、特許文献６を参照）。その多結晶シリコンサイドウォールは電気的にゲート電極と絶縁されていることが示されている。また図中には多結晶シリコンサイドウォールとソース・ドレインとは層間絶縁膜により絶縁していることが示されている。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開平２−７１５５６号公報
【特許文献２】特開平２−１８８９６６号公報
【特許文献３】特開平３−１４５７６１号公報
【特許文献４】特開２００９−１８２３１７号公報
【特許文献５】特開２０１２−００４２４４号公報
【特許文献６】特開平１１−２９７９８４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
そこで、本発明は、柱状半導体層上部の抵抗を低減するための構造を持つＳＧＴの構造とそのＳＧＴの製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明の半導体装置の製造方法は、半導体基板上にフィン状半導体層を形成し、前記フィン状半導体層の周囲に第一の絶縁膜を形成し、前記フィン状半導体層の上部に柱状半導体層を形成する第１工程と、前記柱状半導体層の周囲に形成されたゲート絶縁膜と、前記ゲート絶縁膜の周囲に形成されたゲート電極と、前記ゲート電極に接続されたゲート配線とを形成する第２の工程と、前記柱状半導体層の上部に第１の第１導電型拡散層を形成すると共に、前記柱状半導体層の下部と前記フィン状半導体層の上部に第２の第１導電型拡散層を形成する第３の工程と、第１の層間絶縁膜を堆積し、前記第１の層間絶縁膜を平坦化し、エッチバックを行い、前記柱状半導体層上部を露出し、前記柱状半導体層上部を露出した後、第１の金属を堆積し、エッチングを行うことで前記柱状半導体層の上部側壁の周囲に金属からなる第１のサイドウォールを形成する第４の工程とを有することを特徴とする。【００１３】
また、前記第４の工程の後、第２の層間絶縁膜を堆積し、前記第２の層間絶縁膜を平坦化し、エッチバックを行い、前記柱状半導体層上部を露出し、第１のコンタクトを形成するための第５のレジストを形成し、前記第２の層間絶縁膜と第１の層間絶縁膜をエッチングすることによりコンタクト孔を形成し、第２の金属を堆積することにより前記第２の第１導電型拡散層上に第１のコンタクトを形成し、金属配線を形成するための第６のレジストを形成し、エッチングを行うことにより第１の金属配線を形成する第５の工程とを有することを特徴とする。【００１４】
本発明の半導体装置は、半導体基板上に形成されたフィン状半導体層と、前記フィン状半導体層上に形成された柱状半導体層と、前記柱状半導体層の周囲に形成されたゲート絶縁膜と、前記ゲート絶縁膜の周囲に形成されたゲート電極と、前記ゲート電極に接続されたゲート配線と、前記柱状半導体層の上部に形成された第１の第１導電型拡散層と、前記柱状半導体層の下部と前記フィン状半導体層の上部とに形成された第２の第１導電型拡散層と、前記柱状半導体層の上部側壁の周囲に形成された第１の金属からなる第１のサイドウォールと、を有する。【００１５】
本発明の半導体装置は、また、前記柱状半導体層上部と前記第１のサイドウォール上に形成された第１の金属配線と、を有する。【００１６】
本発明の半導体装置は、前記半導体層はシリコン層であることを特徴とする。【００１７】
本発明の半導体装置は、また、前記第１導電型拡散層はｎ型であって、前記第１のサイドウォールの金属の仕事関数は、４．０ｅＶから４．２ｅＶの間であることを特徴とする。【００１８】
本発明の半導体装置は、また、前記第１導電型拡散層はｐ型であって、前記第１のサイドウォールの金属の仕事関数は、５．０ｅＶから５．２ｅＶの間であることを特徴とする。【００１９】
また、前記第２の第１導電型拡散層上に形成された第１のコンタクトを有し、前記第１のコンタクトの深さは前記柱状半導体層の高さ以下であることを特徴とする。【００２０】
本発明の半導体装置は、また、前記柱状半導体層の幅は前記フィン状半導体層の幅と同じであることを特徴とする。
【発明の効果】
【００２１】
本発明によれば、柱状半導体層上部の抵抗を低減するための構造を持つＳＧＴの構造とそのＳＧＴの製造方法を提供することができる。【００２２】
柱状半導体層上部側壁の周囲に金属が接触するため、金属と柱状半導体層上部との接触面積が増えるため、柱状半導体層上部の抵抗を低減することができる。【００２３】
また、半導体層がシリコン層であるとき、前記第１のサイドウォールの金属の仕事関数は４．０ｅＶから４．２ｅＶの間であり、ｎ型シリコンの仕事関数４．０５ｅＶの近傍であるため、表面キャリアがその仕事関数差によって誘起されるので、柱状シリコン層上部の抵抗を低減することができる。例えば、柱状シリコン層の不純物濃度が低いとき、第１のサイドウォールと柱状シリコン層とで形成されるトランジスタは、第１のサイドウォールに金属配線を介して印加される電圧が０Ｖのときにオンすることとなる。【００２４】
また、半導体層がシリコン層であるとき、前記第１のサイドウォールの金属の仕事関数は５．０ｅＶから５．２ｅＶの間であり、ｐ型シリコンの仕事関数５．１５ｅＶの近傍であるため、表面キャリアがその仕事関数差によって誘起されるので、柱状シリコン層上部の抵抗を低減することができる。例えば、柱状シリコン層の不純物濃度が低いとき、第１のサイドウォールと柱状シリコン層とで形成されるトランジスタは、第１のサイドウォールに金属配線を介して印加される電圧が０Ｖのときにオンすることとなる。【００２５】
また、第１の金属配線と柱状半導体層上部を直接接続するため、第１のコンタクトのためのコンタクト孔深さを浅くすることができるため、コンタクト孔を形成しやすく、さらにコンタクト孔を金属で埋めることが容易である。【００２６】
また、フィン状半導体層、第１の絶縁膜、柱状半導体層形成を、従来のＦＩＮＦＥＴの製造方法を元にしたため、容易に形成できる。
【図面の簡単な説明】
【００２７】
【図１】（ａ）は本発明に係る半導体装置の平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図２】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図３】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図４】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図５】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図６】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図７】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図８】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図９】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図１０】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図１１】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図１２】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図１３】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図１４】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図１５】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図１６】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図１７】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図１８】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図１９】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図２０】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図２１】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図２２】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図２３】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図２４】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図２５】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図２６】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図２７】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図２８】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図２９】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図３０】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図３１】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図３２】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図３３】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図３４】（ａ）は本発明に係る半導体装置の平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【発明を実施するための形態】
【００２８】
以下に、本発明の実施形態に係るＳＧＴの構造を形成するための製造工程を、図２〜図３３を参照して説明する。
【００２９】
まず、半導体基板上にフィン状半導体層を形成し、前記フィン状半導体層の周囲に第一の絶縁膜を形成し、前記フィン状半導体層の上部に柱状半導体層を形成する第１工程を示す。図２に示すように、半導体基板１０１上にフィン状半導体層を形成するための第１のレジスト１０２を形成する。
【００３０】
図３に示すように、半導体基板１０１をエッチングし、フィン状半導体層１０３を形成する。今回はレジストをマスクとしてフィン状半導体層を形成したが、酸化膜や窒化膜といったハードマスクを用いてもよい。
【００３１】
図４に示すように、第１のレジスト１０２を除去する。
【００３２】
図５に示すように、フィン状半導体層１０３の周囲に第１の絶縁膜１０４を堆積する。第１の絶縁膜として高密度プラズマによる酸化膜や低圧化学気相堆積による酸化膜を用いてもよい。
【００３３】
図６に示すように、第１の絶縁膜１０４をエッチバックし、フィン状半導体層１０３の上部を露出する。ここまでは、従来のフィン状半導体層の製法と同じである。
【００３４】
図７に示すように、フィン状半導体層１０３に直交するように第２のレジスト１０５を形成する。フィン状半導体層１０３とレジスト１０５とが直交する部分が柱状半導体層となる部分である。ライン状のレジストを用いることができるため、パターン後にレジストが倒れる可能性が低く、安定したプロセスとなる。
【００３５】
図８に示すように、フィン状半導体層１０３をエッチングする。フィン状半導体層１０３と第２のレジスト１０５とが直交する部分が柱状半導体層１０６となる。従って、柱状半導体層１０６の幅は、フィン状半導体層の幅と同じとなる。フィン状半導体層１０３の上部に柱状半導体層１０６が形成され、フィン状半導体層１０３の周囲には第１の絶縁膜１０４が形成された構造となる。フィン状半導体層、第１の絶縁膜、柱状半導体層形成を、従来のＦＩＮＦＥＴの製造方法を元にしたため、容易に形成できる。
【００３６】
図９に示すように、第２のレジスト１０５を除去する。
【００３７】
以上により、半導体基板上にフィン状半導体層を形成し、前記フィン状半導体層の周囲に第一の絶縁膜を形成し、前記フィン状半導体層の上部に柱状半導体層を形成する第１工程が示された。
【００３８】
次に、前記柱状半導体層の周囲に形成されたゲート絶縁膜と、前記ゲート絶縁膜の周囲に形成されたゲート電極と、前記ゲート電極に接続されたゲート配線とを形成する第２の工程を示す。
【００３９】
図１０に示すように、柱状半導体層１０６の周囲にゲート絶縁膜１０７を形成し、ゲート絶縁膜１０７の周囲に金属膜１０８及びポリシリコン膜１０９を成膜する。
このとき、薄いポリシリコン膜１０９を使用する。従って、ポリシリコン膜中にボイドが形成されることを防ぐことができる。
金属膜１０８は、半導体工程に用いられ、トランジスタのしきい値電圧を設定する金属であればよく、例えば窒化チタンを用いることができる。
ゲート絶縁膜１０７は、半導体工程に用いられるものであればよく、例えば酸化膜、酸窒化膜、高誘電体膜を用いることができる。
【００４０】
図１１に示すように、ゲート配線１１１ｂを形成するための第３のレジスト１１０を形成する。本実施例においては、レジスト高さが柱状半導体層より高くなるように記載した。ゲート配線幅が細くなるにつれて、柱状半導体層上部のポリシリコンが露出しやすくなる。レジスト高さが柱状半導体層より低くなってもよい。
【００４１】
図１２に示すように、ポリシリコン膜１０９と金属膜１０８をエッチングする。ゲート電極１１１ａとゲート配線１１１ｂとが形成される。このとき、柱状半導体層上部のレジスト厚さが薄くもしくは、柱状半導体層上部のポリシリコンが露出していると、エッチング中に、柱状半導体層上部がエッチングされることがある。この場合、柱状半導体層を形成時に、その高さを、所望の柱状半導体層高さと、後にゲート配線エッチング中に削られる分の高さとの和としておけばよい。従って、本発明の製造工程は、自己整合プロセスとなる。
【００４２】
図１３に示すように、第３のレジスト１１０を剥離する。
【００４３】
図１４に示すように、第４のレジスト１１２を堆積し、柱状半導体層１０６上部側壁のポリシリコン膜１０９を露出する。レジストエッチバックを用いることが好ましい。また、スピンオングラスといった塗布膜を用いてもよい。
【００４４】
図１５に示すように、露出したポリシリコン膜１０９をエッチングにより除去する。等方性エッチングが好ましい。
【００４５】
図１６に示すように、第４のレジスト１１２を剥離する。
【００４６】
図１７に示すように、前記金属膜１０８をエッチングにより除去し、柱状半導体層１０６側壁に、金属膜１０８を残存させる。等方性エッチングが好ましい。
柱状半導体層１０６の側壁の金属膜１０８とポリシリコン膜１０９とでゲート電極１１１ａが形成される。従って、自己整合プロセスとなる。
【００４７】
以上により、前記柱状半導体層の周囲に形成されたゲート絶縁膜と、前記ゲート絶縁膜の周囲に形成されたゲート電極と、前記ゲート電極に接続されたゲート配線とを形成する第２の工程が示された。
【００４８】
次に、前記柱状半導体層の上部に第１の第１導電型拡散層を形成すると共に、前記柱状半導体層の下部と前記フィン状半導体層の上部に第２の第１導電型拡散層を形成する第３の工程を示す。
【００４９】
図１８に示すように、砒素を注入し、第１の第１導電型拡散層１１４と第２の第１導電型拡散層１１３を形成する。ｐＭＯＳの場合には、ボロンもしくはフッ化ボロンを注入する。
【００５０】
図１９に示すように、酸化膜１１５を堆積し、熱処理を行う。窒化膜を用いてもよい。
【００５１】
以上により、前記柱状半導体層の上部に第１の第１導電型拡散層を形成すると共に、前記柱状半導体層の下部と前記フィン状半導体層の上部に第２の第１導電型拡散層を形成する第３の工程が示された。
【００５２】
次に、第１の第１導電型拡散層１１４上と第２の第１導電型拡散層１１３上に第１のシリサイド１１８、第２のシリサイド１１７を形成する製造方法を示す。
【００５３】
図２０に示すように、酸化膜１１５をエッチングし、酸化膜サイドウォール１１６ａ、１１６ｂを形成する。
【００５４】
次に、図２１に示すように、金属を堆積し、熱処理し、未反応の金属を除去することで、第１の第１導電型拡散層１１４上と第２の第１導電型拡散層１１３上とゲート配線１１１ｂに第１のシリサイド１１８、第２のシリサイド１１７、シリサイド１１９を形成する。ゲート電極１１１ａ上部が露出している場合には、ゲート電極１１１ａ上部にシリサイド１２０が形成される。
【００５５】
ポリシリコン膜１０９が薄いため、ゲート配線１１１ｂは、金属膜１０８とシリサイド１１９の積層構造となりやすい。シリサイド１１９と金属膜１０８とが直接接触するため、低抵抗化をすることができる。
【００５６】
以上により、第１の第１導電型拡散層１１４上と第２の第１導電型拡散層１１３上とゲート配線１１１ｂに第１のシリサイド１１８、第２のシリサイド１１７、シリサイド１１９を形成する製造方法が示された。
【００５７】
次に、第１の層間絶縁膜を堆積し、前記第１の層間絶縁膜を平坦化し、エッチバックを行い、前記柱状半導体層上部を露出し、前記柱状半導体層上部を露出した後、第１の金属を堆積し、エッチングを行うことで前記柱状半導体層の上部側壁の周囲に金属からなる第１のサイドウォールを形成する第４の工程を示す。
【００５８】
図２２に示すように、第１の層間絶縁膜１２１を堆積し、平坦化する。
【００５９】
図２３に示すように、エッチバックを行い、前記柱状半導体層１０６上部側壁を露出する。
【００６０】
図２４に示すように、第１の金属１２２を堆積する。半導体層がシリコン層であって、第１導電型拡散層がｎ型のとき、第１の金属の仕事関数は、４．０ｅＶから４．２ｅＶの間であることが好ましい。ｎ型シリコンの仕事関数４．０５ｅＶの近傍であるため、表面キャリアがその仕事関数差によって誘起されるので、柱状シリコン層上部の抵抗を低減することができる。例えば、柱状シリコン層の不純物濃度が低いとき、第１のサイドウォールと柱状シリコン層とで形成されるトランジスタは、第１のサイドウォールに金属配線を介して印加される電圧が０Ｖのときにオンすることとなる。例えば、タンタルとチタンの化合物（ＴａＴｉ）や窒化タンタル（ＴａＮ）が好ましい。
【００６１】
半導体層がシリコン層であって、第１導電型拡散層がｐ型のとき、第１の金属の仕事関数は、５．０ｅＶから５．２ｅＶの間であることが好ましい。ｐ型シリコンの仕事関数５．１５ｅＶの近傍であるため、表面キャリアがその仕事関数差によって誘起されるので、柱状シリコン層上部の抵抗を低減することができる。例えば、柱状シリコン層の不純物濃度が低いとき、第１のサイドウォールと柱状シリコン層とで形成されるトランジスタは、第１のサイドウォールに金属配線を介して印加される電圧が０Ｖのときにオンすることとなる。例えば、ルテニウム（Ｒｕ）や窒化チタン（ＴｉＮ）が好ましい。
【００６２】
図２５に示すように、第１の金属１２２のエッチングを行うことで柱状半導体層１０６の上部側壁の周囲に金属からなる第１のサイドウォール１２２を形成する。柱状半導体層上部側壁の周囲に金属が接触するため、金属と柱状半導体層上部との接触面積が増えるため、柱状半導体層上部の抵抗を低減することができる。
【００６３】
以上により、第１の層間絶縁膜を堆積し、前記第１の層間絶縁膜を平坦化し、エッチバックを行い、前記柱状半導体層上部を露出し、前記柱状半導体層上部を露出した後、第１の金属を堆積し、エッチングを行うことで前記柱状半導体層の上部側壁の周囲に金属からなる第１のサイドウォールを形成する第４の工程が示された。
【００６４】
次に、第２の層間絶縁膜を堆積し、前記第２の層間絶縁膜を平坦化し、エッチバックを行い、前記柱状半導体層上部を露出し、第１のコンタクトを形成するための第５のレジストを形成し、前記第２の層間絶縁膜と第１の層間絶縁膜をエッチングすることによりコンタクト孔を形成し、第２の金属を堆積することにより前記第２の第１導電型拡散層上に第１のコンタクトを形成し、金属配線を形成するための第６のレジストを形成し、エッチングを行うことにより第１の金属配線を形成する第５の工程を示す。
【００６５】
図２６に示すように、第２の層間絶縁膜１２３を堆積し、第２の層間絶縁膜１２３を平坦化し、エッチバックを行い、柱状半導体層１０６上部を露出する。
【００６６】
図２７に示すように、コンタクト孔１２５，１２６を形成するための第５のレジスト１２４を形成する。
【００６７】
図２８に示すように、第２の層間絶縁膜１２３、第１の層間絶縁膜１２１をエッチングし、コンタクト孔１２５、１２６を形成する。
【００６８】
図２９に示すように、第５のレジスト１２４を剥離する。
【００６９】
図３０に示すように、第２の金属１２７を堆積し、第１のコンタクト１２８、１２９を形成する。第１の金属配線と柱状半導体層上部を直接接続するため、柱状半導体層上部のコンタクトを形成する工程が不要である。また、第１のコンタクトのためのコンタクト孔深さを浅くすることができるため、コンタクト孔を形成しやすく、さらにコンタクト孔を金属で埋めることが容易である。また、柱状半導体層１０６上部と第１のサイドウォール１２２上部と第２の金属と、がそれぞれ接触するため、柱状半導体層上部の抵抗を低減することができる。
【００７０】
図３１に示すように、第１の金属配線を形成するための第６のレジスト１３０、１３１、１３２を形成する。
【００７１】
図３２に示すように、第２の金属１２７をエッチングし、第１の金属配線１３３、１３４、１３５を形成する。
【００７２】
図３３に示すように、第６のレジスト１３０、１３１、１３２を剥離する。
【００７３】
以上により、第２の層間絶縁膜を堆積し、前記第２の層間絶縁膜を平坦化し、エッチバックを行い、前記柱状半導体層上部を露出し、第１のコンタクトを形成するための第５のレジストを形成し、前記第２の層間絶縁膜と第１の層間絶縁膜をエッチングすることによりコンタクト孔を形成し、第２の金属を堆積することにより前記第２の第１導電型拡散層上に第１のコンタクトを形成し、金属配線を形成するための第６のレジストを形成し、エッチングを行うことにより第１の金属配線を形成する第５の工程が示された。
【００７４】
上記製造方法によって得られる半導体装置の構造を図１に示す。
図１に示すように、上記方法によって得られる半導体装置は、半導体基板１０１上に形成されたフィン状半導体層１０３と、フィン状半導体層１０３上に形成された柱状半導体層１０６と、柱状半導体層１０６の周囲に形成されたゲート絶縁膜１０７と、ゲート絶縁膜１０７の周囲に形成されたゲート電極１１１ａと、ゲート電極１１１ａに接続されたゲート配線１１１ｂと、柱状半導体層１０６の上部に形成された第１の第１導電型拡散層１１４と、柱状半導体層１０６の下部とフィン状半導体層１０３の上部とに形成された第２の第１導電型拡散層１１３と、柱状半導体層１０６の上部側壁の周囲に形成された第１の金属からなる第１のサイドウォール１２２と、を有する。
【００７５】
また、上記半導体装置は、柱状半導体層１０６上部と前記第１のサイドウォール１２２上に形成された第１の金属配線と、を有する。
【００７６】
また、図３４に示すように、前記第１のサイドウォール１２２は、前記ゲート絶縁膜１０７と前記第１の金属１２２の積層構造であってもよい。表面キャリアがその仕事関数差によって誘起されるので、柱状半導体層上部の抵抗を低減することができる。
【００７７】
半導体層がシリコン層であって、第１導電型拡散層がｎ型のとき、第１の金属の仕事関数は、４．０ｅＶから４．２ｅＶの間であることが好ましい。ｎ型シリコンの仕事関数４．０５ｅＶの近傍であるため、表面キャリアがその仕事関数差によって誘起されるので、柱状シリコン層上部の抵抗を低減することができる。例えば、柱状シリコン層の不純物濃度が低いとき、第１のサイドウォールと柱状シリコン層とで形成されるトランジスタは、第１のサイドウォールに金属配線を介して印加される電圧が０Ｖのときにオンすることとなる。例えば、タンタルとチタンの化合物（ＴａＴｉ）や窒化タンタル（ＴａＮ）が好ましい。
【００７８】
半導体層がシリコン層であって、第１導電型拡散層がｐ型のとき、第１の金属の仕事関数は、５．０ｅＶから５．２ｅＶの間であることが好ましい。ｐ型シリコンの仕事関数５．１５ｅＶの近傍であるため、表面キャリアがその仕事関数差によって誘起されるので、柱状シリコン層上部の抵抗を低減することができる。例えば、柱状シリコン層の不純物濃度が低いとき、第１のサイドウォールと柱状シリコン層とで形成されるトランジスタは、第１のサイドウォールに金属配線を介して印加される電圧が０Ｖのときにオンすることとなる。例えば、ルテニウム（Ｒｕ）や窒化チタン（ＴｉＮ）が好ましい。
【００７９】
なお、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。
【００８０】
例えば、上記実施例において、ｐ型（ｐ+型を含む。）とｎ型（ｎ+型を含む。）とをそれぞれ反対の導電型とした半導体装置の製造方法、及び、それにより得られる半導体装置も当然に本発明の技術的範囲に含まれる。
【符号の説明】
【００８１】
１０１．半導体基板
１０２．第１のレジスト
１０３．フィン状半導体層
１０４．第１の絶縁膜
１０５．第２のレジスト
１０６．柱状半導体層
１０７．ゲート絶縁膜
１０８．金属膜
１０９．ポリシリコン膜
１１０．第３のレジスト
１１１ａ．ゲート電極
１１１ｂ．ゲート配線
１１２．第４のレジスト
１１３．第２の第１導電型拡散層
１１４．第１の第１導電型拡散層
１１５．酸化膜
１１６ａ．酸化膜サイドウォール
１１６ｂ．酸化膜サイドウォール
１１７．第２のシリサイド
１１８．第１のシリサイド
１１９．シリサイド
１２０．シリサイド
１２１．第１の層間絶縁膜
１２２．第１の金属、第１のサイドウォール
１２３．第２の層間絶縁膜
１２４．第５のレジスト
１２５．コンタクト孔
１２６．コンタクト孔
１２７．第２の金属
１２８．第１のコンタクト
１２９．第１のコンタクト
１３０．第６のレジスト
１３１．第６のレジスト
１３２．第６のレジスト
１３３．第１の金属配線
１３４．第１の金属配線
１３５．第１の金属配線
【要約】
柱状半導体層上部の抵抗を低減するための構造を持つＳＧＴの構造とそのＳＧＴの製造方法を提供することを課題とする。フィン状半導体層を形成し、前記フィン状半導体層の周囲に第一の絶縁膜を形成し、前記フィン状半導体層の上部に柱状半導体層を形成する第１工程と、前記柱状半導体層の周囲に形成されたゲート絶縁膜と、前記ゲート絶縁膜の周囲に形成されたゲート電極と、前記ゲート電極に接続されたゲート配線とを形成する第２の工程と、前記柱状半導体層の上部に形成された第１の第１導電型拡散層と、前記柱状半導体層の下部と前記フィン状半導体層の上部に第２の第１導電型拡散層を形成する第３の工程と、第１の層間絶縁膜を堆積し、前記第１の層間絶縁膜を平坦化し、エッチバックを行い、前記柱状半導体層上部を露出し、前記柱状半導体層上部を露出した後、第１の金属を堆積し、エッチングを行うことで前記柱状半導体層の上部側壁の周囲に金属からなる第１のサイドウォールを形成する第４の工程とを有することにより、上記課題を解決する。【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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