(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成された下部電極と、
前記下部電極と前記半導体基板を覆って形成され、前記下部電極を露出させる第一孔部を有する第一層間絶縁膜と、
前記第一孔部に埋め込まれた不純物拡散層と、
前記第一層間絶縁膜および前記不純物拡散層を覆って形成され、前記不純物拡散層を露出させる第二孔部を有し、平面視したときに、前記第二孔部が前記第一孔部に重なる位置に配置されている、第二層間絶縁膜と、
前記第二層間絶縁膜を覆い、かつ、前記第二孔部を埋めて形成された相変化記録層と、
前記相変化記録層上に形成された上部電極と、を有し、
前記不純物拡散層と前記相変化記録層が接する面に、電流を印加して前記相変化記録層を加熱する加熱スポット面が設けられた相変化型不揮発メモリであって、
前記不純物拡散層は、互いに異なる導電型の２つの半導体層からなり、
一の半導体層は、前記第一孔部の内部で露出された前記下部電極を覆って形成された台部と、前記台部から突出されて前記第二孔部の前記相変化記録層に接する突出部とからなり、前記突出部の上面には前記加熱スポット面が設けられ、
他の半導体層は、前記突出部を囲むように形成され、
前記２つの半導体層の接合面の近傍に空乏層が形成されることにより、前記加熱スポット面の径が小さくされることを特徴とする相変化型不揮発メモリ。
【請求項２】
前記第二孔部の内壁面にサイドウォールが形成されていることを特徴とする請求項１に記載の相変化型不揮発メモリ。
【請求項３】
請求項１または請求項２のいずれか１項に記載の相変化型不揮発メモリを備えたことを特徴とする半導体装置。
【請求項４】
下部電極を形成する下部電極形成工程と、
前記下部電極上に第一層間絶縁膜を形成した後、前記第一層間絶縁膜を貫通する第一孔部を形成する第一孔部形成工程と、
前記第一孔部を介して露出された前記下部電極上に一の半導体層を形成した後、前記一の半導体層と導電型の異なる他の半導体層を形成して不純物拡散層を形成する不純物拡散層形成工程と、
前記第一層間絶縁膜および前記他の半導体層を覆うように第二層間絶縁膜を形成した後、前記第二層間絶縁膜を貫通させ、第一孔部の径よりも小さい径の第二孔部を、平面視したときに、前記第二孔部が前記第一孔部に重なる位置に形成する第二孔部形成工程と、
前記第二孔部を介して露出された前記他の半導体層の一部に一の半導体不純物を注入して前記他の半導体層の一部を前記一の半導体層に変換する導電型変換工程と、
前記第二層間絶縁膜を覆い、かつ、第二孔部を埋めるように相変化記録層を形成する相変化記録層形成工程と、
前記相変化記録層上に上部電極を形成する上部電極形成工程と、を有することを特徴とする相変化型不揮発メモリの製造方法。
【請求項５】
前記第二孔部形成工程と前記導電型変換工程との間に、
前記第二孔部の内壁面にサイドウォールを形成するサイドウォール形成工程を有することを特徴とする請求項４に記載の相変化型不揮発メモリの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、相変化型不揮発メモリ、その製造方法および半導体装置に関するものである。
【背景技術】
【０００２】
近年、様々な電子機器に用いられる半導体メモリに対する大容量化の要求の高まりに伴い、次世代の半導体メモリとして、様々なタイプのものが開発されている。たとえば、強誘電体メモリ（ＦｅＲＡＭ），磁気抵抗メモリ（ＭＲＡＭ），ＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ  ＲＡＭ）などがあり、相変化型不揮発メモリ（ＰＲＡＭ：Ｐｈａｓｅ  ｃｈａｎｇｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）も、その一つである。
【０００３】
相変化型不揮発メモリ（ＰＲＡＭ）は、相変化材料を用いて記録を行う半導体メモリである。たとえば、相変化記録層の下部に配置したヒータプラグに電流を流し、ヒータプラグと相変化記録層の接触界面におこる発熱を利用して、相変化記録層を構成する相変化材料を結晶状態から非結晶状態、または、非結晶状態から結晶状態に相変化させる。そして、相変化材料が結晶状態に有る場合と非結晶状態に有る場合とでは電気抵抗値が異なることを利用して、メモリとして機能させる。
【０００４】
このとき、結晶状態から非結晶状態へ相変化させるために必要な電流値を「Ｉｒｅｓｅｔ」と呼ぶ。このＩｒｅｓｅｔは小さいほど、相変化記録層において相変化させるスポット径を小さくすることができ、大容量メモリとすることができる。さらにまた、消費電流低減の目的からも、Ｉｒｅｓｅｔをより小さくすることが望ましい。
【０００５】
特許文献１には、相変化型不揮発メモリ（ＰＲＡＭ）の一例が開示されている。
図９に示すように、この相変化型不揮発メモリ（ＰＲＡＭ）では、ヒータプラグ１０２が層間縁膜層１１８を貫通する孔部１１９に埋め込まれ、この層間絶縁膜１１８上に形成された記録層１１０を径φの孔部１１９の接触界面１１９ａで加熱して、記録層１１０の一部を相変化させる。
前記Ｉｒｅｓｅｔは、ヒータプラグ１０２と記録層１１０の接触面積（π×（φ／２）２）に比例するので、Ｉｒｅｓｅｔを下げるためには、この接触面積（π×（φ／２）２）を小さくする必要がある。つまり、径φ（接触直径φ）を小さくする必要がある。
しかし、この径φは、孔部１１９の径φである。径φの大きさは孔部１１９をリソグラフィ技術により形成する際のプロセス限界に制限され、孔部１１９のプロセス限界を超えて小さくすることができない。そのため、このプロセス限界に接触面積が制限されるとともに、Ｉｒｅｓｅｔも制限される。なお、現在のプロセス限界は、約１００〜１６０ｎｍである。
【０００６】
特許文献２には、径φをさらに小さくした相変化型不揮発メモリ（ＰＲＡＭ）について開示されている。
図１０に示すように、この相変化型不揮発メモリ（ＰＲＡＭ）では、孔部１１９の上部側面１０３ｃにサイドウォール１２５を設けられてある。サイドウォール１２５は、基端側１２５ｂに対して先端側１２５ａが薄くなるように、内壁面１２５ｃが傾斜されて形成され、基端側１２５ｂの孔部１１９の径φ１（φ１＜φ＜φ２）がもっとも小さくなっている。ヒータプラグ１０２と記録層１１０との径φは、もとの径φ２よりも小さくされているので、もとの径φ２よりによって規定される値に比べて小さいＩｒｅｓｅｔとすることができる。
しかしながら、このようにサイドウォール１２５を設けた場合でも、ヒータプラグ１０２と記録層１１０との径φを小さくするにはプロセス限界がある。すなわち、サイドウォール１２５を厚くした場合には、マイクロローディング効果がより顕著となるために、サイドウォール１２５を形成する際のエッチバックが困難となり、抜け不良などの生産性の悪化が生じる。サイドウォール１２５を設けた場合の、現状での径φは約３０ｎｍがプロセス限界とされている。
このように、従来の相変化型不揮発メモリ（ＰＲＡＭ）では、径φがプロセス限界を有するために、Ｉｒｅｓｅｔを望ましい値に低減するのが困難とされている。
【特許文献１】特開２００７−７３７７９号公報
【特許文献２】特開２００６−１６５５６０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、以上の問題を鑑みてなされたものであり、Ｉｒｅｓｅｔを低減した相変化型不揮発メモリ（ＰＲＡＭ）を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の相変化型不揮発メモリは、下部電極と、前記下部電極と前記半導体基板を覆って形成され、前記下部電極を露出させる第一孔部を有する第一層間絶縁膜と、前記第一孔部に埋め込まれた不純物拡散層と、前記第一層間絶縁膜および前記不純物拡散層を覆って形成され、前記不純物拡散層を露出させる第二孔部を有する第二層間絶縁膜と、前記第二層間絶縁膜を覆い、かつ、前記第二孔部を埋めて形成された相変化記録層と、前記相変化記録層上に形成された上部電極と、を有し、前記不純物拡散層と前記相変化記録層が接する面に、電流を印加して前記相変化記録層を加熱する加熱スポット面が設けられた相変化型不揮発メモリであって、前記不純物拡散層は、互いに異なる導電型の２つの半導体層からなり、一の半導体層は、前記第一孔部の内部で露出された前記下部電極を覆って形成された台部と、前記台部から突出されて前記第二孔部の前記相変化記録層に接する突出部とからなり、前記突出部の上面には前記加熱スポット面が設けられ、他の半導体層は、前記突出部を囲むように形成され、前記２つの半導体層の接合面の近傍に空乏層が形成されることにより、前記加熱スポット面の径が小さくされることを特徴とする。
【０００９】
本発明の相変化型不揮発メモリは、平面視したときに、前記第二孔部が前記第一孔部に重なる位置に配置されていることを特徴とする。
【００１０】
本発明の相変化型不揮発メモリは、前記第二孔部の内壁面にサイドウォールが形成されていることを特徴とする。
【００１１】
本発明の半導体装置は、先に記載の相変化型不揮発メモリを備えたことを特徴とする。
【００１２】
本発明の相変化型不揮発メモリの製造方法は、下部電極を形成する下部電極形成工程と、前記下部電極上に第一層間絶縁膜に形成した後、前記第一層間絶縁膜を貫通する第一孔部を形成する第一孔部形成工程と、前記第一孔部を介して露出された前記下部電極上に一の半導体層を形成した後、前記一の半導体層と導電型の異なる他の半導体層を形成して不純物拡散層を形成する不純物拡散層形成工程と、前記第一層間絶縁膜および前記他の半導体層を覆うように第二層間絶縁膜を形成した後、前記第二層間絶縁膜を貫通させ、第一孔部の径よりも小さい径の第二孔部を形成する第二孔部形成工程と、前記第二孔部を介して露出された前記他の半導体層の一部に一の半導体不純物を注入して前記他の半導体層の一部を前記一の半導体層に変換する導電型変換工程と、前記第二層間絶縁膜を覆い、かつ、第二孔部を埋めるように相変化記録層を形成する相変化記録層形成工程と、前記相変化記録層上に上部電極を形成する上部電極形成工程と、を有することを特徴とする。
【００１３】
本発明の相変化型不揮発メモリの製造方法は、前記第二孔部形成工程と前記導電型変換工程との間に、前記第二孔部の内壁面にサイドウォールを形成するサイドウォール形成工程を有することを特徴とする。
【発明の効果】
【００１４】
本発明によれば、Ｉｒｅｓｅｔを低減した相変化型不揮発メモリ（ＰＲＡＭ）を提供することができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明を実施するための形態について説明する。
なお、相変化型不揮発メモリ（ＰＲＡＭ）のメモリセルは、一般に、スイッチング素子としてのＭＯＳトランジスタと、相変化材料を含んだ記憶素子部との組み合わせで構成されており、ＭＯＳトランジスタの部分の詳細な構造および製造方法は公知であるので説明を省略する。  
記憶素子部を中心として、以下に説明する。なお、本発明は、下記実施形態のいずれかに限定されるものではなく、本発明の趣旨を逸脱しない範囲において様々の変更を加えることができる。
【００１６】
（実施形態１） 
図１、図２は、本発明の実施形態である相変化型不揮発メモリ（ＰＲＡＭ）の一例を説明する図であって、図１は空乏層を考慮しない場合であり、図２は空乏層を考慮する場合である。
【００１７】
図１に示したように、本発明の実施形態である相変化型不揮発メモリ（ＰＲＡＭ）７０は、半導体基板１に形成された下部電極２と、下部電極２と半導体基板１を覆って形成された第一層間絶縁膜３と、第一層間絶縁膜３を貫通して形成された第一孔部４と、第一孔部４に埋め込まれた不純物拡散層７と、第一層間絶縁膜３および不純物拡散層７を覆って形成された第二層間絶縁膜８と、第二層間絶縁膜８を貫通して形成された第二孔部９と、第二層間絶縁膜８を覆い、かつ、第二孔部９を埋めて形成された相変化記録層１０と、相変化記録層１０上に形成された上部電極１１と、下部電極２と上部電極１１の間に電流を印加する電流印加手段（図示略）と、を有している。
【００１８】
半導体基板１は、スイッチング素子としてのＭＯＳトランジスタ等が形成された基板であり、ＭＯＳトランジスタを構成するソース／ドレイン領域等が形成され、そのソース／ドレイン領域から下部電極２への接続がコンタクトプラグ等を介してなされているが、図１ではそれらの記載を省略している。
【００１９】
不純物拡散層７は、互いに異なる導電型の２つの半導体層、一の半導体層５と他の半導体層６とが接合されて形成されており、前記一の半導体層５と前記他の半導体層６の接合面が接合面５６とされている。
【００２０】
一の半導体層５は、第一孔部４の内部で露出された下部電極２を覆って形成された台部５１と、台部５１から突出されて第二孔部９の相変化記録層１０に接する突出部５２とからなり、突出部５２の上面５２ａには加熱スポット面１５ａが設けられている。
【００２１】
前記突出部５２は、電流を流し、相変化記録層１０を加熱するヒータプラグ部１５とされている。ヒータプラグ部１５は、相変化記録層１０に電流を印加して加熱する加熱スポット１５ａを有する。このようにして、相変化記録層１０にデータの書き込みを行う。また、この加熱スポット面１５ａの径は、第二孔部９の径と等しくＷとされている。
【００２２】
他の半導体層６は、突出部５２を囲むように形成され、前記２つの半導体層５、６の間に接合面５６が形成されている。接合面５６は第二孔部９の内壁面９ｃに沿って下部電極２側に延在されて形成され、不純物拡散層７の途中で曲げられて、半導体基板１の一面１ａに平行な方向に延在されて形成されている。
【００２３】
不純物拡散層７の材料は、不純物を添加したＮ型半導体又はＰ型半導体を用いることができる。具体的には、Ｎ型半導体として、エピタキシャル成長法で形成したシリコン層に不純物のリンを導入したものなどを挙げることができ、Ｐ型半導体として、エピタキシャル成長法で形成したシリコン層に不純物のホウ素（ボロン）を導入したものなどを挙げることができる。これらの材料は、下部電極２よりも熱伝導率が比較的低いため、ヒートシンク効果を小さくすることができる。また、半導体の不純物濃度を変えることによって、容易に電気抵抗値を制御することが可能である。
【００２４】
相変化記録層１０の材料は、カルコゲナイド材料であるＧｅＳｂＴｅ等を用いることが好ましい。安定して相変化をさせることができるとともに、その状態を保持させることができるためである。カルコゲナイド材料とは、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、テルル（Ｔｅ）、インジウム（Ｉｎ）、セレン（Ｓｅ）等の元素を少なくとも一つ以上含む合金である。一例として、ＧａＳｂ、ＩｎＳｂ、ＩｎＳｅ、Ｓｂ２Ｔｅ３、ＧｅＴｅ等の２元系元素、Ｇｅ２Ｓｂ２Ｔｅ５、ＩｎＳｂＴｅ、ＧａＳｅＴｅ（ＧＳＴ）、ＳｎＳｂ２Ｔｅ４、ＩｎＳｂＧｅ等の３元系元素、ＡｇＩｎＳｂＴｅ、（ＧｅＳｎ）ＳｂＴｅ、ＧｅＳｂ（ＳｅＴｅ）、Ｔｅ８１Ｇｅ１５Ｓｂ２Ｓ２等の４元系元素が挙げられる。
カルコゲナイド材料を含む相変化材料は、アモルファス相（非晶質相）及び結晶相の何れかの相状態をとることができ、アモルファス相では相対的に高抵抗状態、結晶相では相対的に低抵抗状態となる。しかし、記録材料としてはカルコゲナイド材料に限定はされず、電流印加の加熱によって電気抵抗値が可変となる材料であればよい。
【００２５】
下部電極２の材料としては、例えば、タングステン（Ｗ）や、ＷＳｉ等のメタルシリサイド、ＴｉＮ等のメタル窒化物、メタルシリサイドの窒化物などを用いることができる。また、特に限定されるものではないが、ＴｉＡｌＮ、ＴｉＳｉＮ、ＴｉＣＮ等の材料も用いることができる。
【００２６】
上部電極１１は、下部電極２と対をなす電極である。上部電極１１の材料としては、通電により生じた熱が逃げにくいよう、熱伝導性の比較的低い材料を用いることが好ましい。具体的には、メタル窒化物や、ＴｉＡｌＮ、ＴｉＳｉＮ、ＴｉＣＮ等の材料を用いることができる
【００２７】
第一層間絶縁膜３、第二層間絶縁膜８の材料としては、シリコン酸化膜（ＳｉＯ２）などを用いることができる。
【００２８】
なお、不純物拡散層７は、互いに導電型の異なる半導体層からなるので、接合面５６はＰＮ接合となり、その接合面５６の近傍に空乏層２１が形成される。
【００２９】
図２は、空乏層を考慮した場合の相変化型不揮発メモリ（ＰＲＡＭ）の一例を説明する図であって、図２（ａ）は断面模式図であり、図２（ｂ）は、図２（ａ）のＡ−Ａ’線における平面模式図である。
【００３０】
図２（ａ）に示すように、相変化型不揮発メモリ（ＰＲＡＭ）７０は、図１で示した接合面５６の近傍に空乏層２１が形成されて構成されている。突出部５２において、空乏層２１が形成されて、径の小さいヒータプラグ部１５が形成されている。
【００３１】
空乏層２１は、断面形状が略Ｌ字型および略逆Ｌ字型となるように形成されている。空乏層２１は、接合面５６から一の半導体層５の領域内および他の半導体層６の領域内に形成される。接合面５６から一の半導体層５の領域内に広がる幅はｌで示されている。そのため、一の半導体層５に形成される空乏層２１が第二孔部９の径Ｗを両側から幅ｌだけ狭めて、径ｗの加熱スポット１５ａを形成する。
つまり、この加熱スポット面１５ａの径ｗは、次式（１）で示される。
ｗ＝Ｗ−２×ｌ…（１）
【００３２】
ここで、幅Ｗは、第二孔部９の径であり、幅ｌは、一の半導体層５で空乏層２１とされた幅である。
幅Ｗは、プロセス限界により規定される値であり、プロセス条件を制御することにより、制御することができる。また、他の半導体層５で空乏層２１が形成される幅ｌは、素子製造時に、他の半導体層５にドープする不純物半導体の濃度、およびその注入条件を制御することにより制御することができる。
このように、加熱スポット面１５ａの径は、第二孔部９と空乏層２１の大きさを制御することによって、制御することができる。
【００３３】
この加熱スポット１５ａは、ヒータプラグ部１５を介して下部電極２と上部電極１１の間に電流１３を印加したときに、相変化記録層１０に電流１３を印加して加熱して、相変化記録層１０にデータの書き込みを行う。
加熱スポット面１５ａの面積は、ヒータプラグ部１５を流れ、相変化記録層１０を加熱する電流値Ｉｒｅｓｅｔと比例するので、加熱スポット面１５ａの径も、電流値Ｉｒｅｓｅｔと比例する。すなわち、加熱スポット面１５ａの径を小さくすることができる。つまり、加熱スポット面１５ａの径が、第二孔部９のプロセス限界により形成される径Ｗ以下に小さくされることにより、データの書き込みの電流値Ｉｒｅｓｅｔも小さくすることができる。
その結果、相変化型不揮発メモリ（ＰＲＡＭ）７０を大容量化し、低消費電力化することができる。
【００３４】
図２（ｂ）に示すように、ヒータプラグ部１５と、空乏層２１と、他の半導体層６とは、同心円状に配置されている。他の半導体層６は、第一層間絶縁膜３に囲まれている。
なお、ヒータプラグ部１５の断面は、加熱スポット面１５ａと同一の形状とされている。また、ヒータプラグ部１５の径と加熱スポット面１５ａの径は同一とされている。
【００３５】
第二孔部９が第一孔部４の径よりも小さい径で形成され、平面視したときに、第二孔部９が第一孔部４の内部に配置されていることが好ましい。
図２（ｂ）に示すように、ヒータプラグ部１５を取り囲んで、空乏層２１が形成され、周りからヒータプラグ部１５の径を小さくし、それとともに、加熱スポット面１５ａの径を小さくするためである。
【００３６】
また、不純物拡散層７は、一の半導体層５と他の半導体層６とから形成されており、従来の相変化型不揮発メモリ（ＰＲＡＭ）で用いられてきた金属製のヒータプラグよりも熱伝導率の低い材料からなる。そのため、ヒートシンク効果を小さくして、相変化記録層１０に対する加熱効率（相変化効率）を向上させることができる。すなわち、相変化記録層１０を加熱して相変化を生じさせるＩｒｅｓｅｔをより小さな値として、相変化記録の書き換えを効率良く行うことができる。
【００３７】
本発明の実施形態である相変化型不揮発メモリ（ＰＲＡＭ）７０は、不純物拡散層７に空乏層２１を形成して、加熱スポット面１５ａの径ｗを、リソグラフィ制限やマイクロローディング効果によるプロセス限界によって規定される第二孔部９の径Ｗよりも小さくする（ｗ＜Ｗ）構成なので、相変化記録層１０に相変化を生じさせるのに必要な電流値Ｉｒｅｓｅｔを小さくすることができる。  
【００３８】
本発明の実施形態である相変化型不揮発メモリ（ＰＲＡＭ）７０は、相変化記録層１０に相変化を生じさせるのに必要な電流値Ｉｒｅｓｅｔを小さくする構成なので、大容量メモリとすることができる。また、電流値Ｉｒｅｓｅｔの低減を実現し、大容量メモリとした半導体装置を提供することができる。  
【００３９】
本発明の実施形態である相変化型不揮発メモリ（ＰＲＡＭ）７０は、ヒータプラグ部１５の材料として、金属よりも熱伝導率の低い不純物半導体材料を採用しているため、ヒートシンク効果を小さくすることができ、電流値Ｉｒｅｓｅｔより小さくすることができる。また、相変化記録層１０に対する加熱効率（相変化効率）を向上させた半導体装置を提供することができる。
【００４０】
（実施形態２） 
図３は、本発明の実施形態である相変化型不揮発メモリ（ＰＲＡＭ）の別の一例を説明する図であって、空乏層２１を考慮した場合であり、図３（ａ）は断面模式図であり、図３（ｂ）は、図３（ａ）のＢ−Ｂ’線における平面模式図である。なお、実施形態１と同じ部材については、同じ符号をつけて示してある。
【００４１】
図３（ａ）に示すように、相変化型不揮発メモリ（ＰＲＡＭ）７１では、第二孔部９の内壁面９ｃの一部が、第一孔部４の内壁面４ｃと接するように、第二孔部９が配置されている。
ＰＮ接合が片側のみに形成されることとなり、断面形状が略Ｌ字型の空乏層２１のみが形成されている。
【００４２】
空乏層２１は、接合面５６から一の半導体層５の領域内および他の半導体層６の領域内に形成される。接合面５６から一の半導体層５の領域内に広がる幅はｌ’で示されている。そのため、一の半導体層５に形成される空乏層２１が第二孔部９の径Ｗを片側から幅ｌ’だけ狭めて、径ｗの加熱スポット１５ａを形成する。
つまり、この加熱スポット面１５ａの径ｗは、次式（２）で示される。
ｗ＝Ｗ−ｌ’…（２）
【００４３】
ここで、幅Ｗは、第二孔部９の径であり、幅ｌ’は、一の半導体層５で空乏層２１とされた幅である。
幅Ｗは、プロセス限界により規定される値であり、プロセス条件を制御することにより、制御することができる。また、他の半導体層５で空乏層２１が形成される幅ｌ’は、素子製造時に、他の半導体層５にドープする不純物半導体の濃度、およびその注入条件を制御することにより制御することができる。
このように、加熱スポット面１５ａの径は、第二孔部９と空乏層２１の大きさを制御することによって、制御することができる。
【００４４】
図３（ｂ）に示すように、平面視したときに、ヒータプラグ部１５と空乏層２１は略楕円形状で形成され、第一孔部４の内部の片側に配置されている。また、他の半導体層６は、第一孔部４の内部でヒータプラグ部１５と空乏層２１を取り囲むように形成されている。さらに、他の半導体層６は第一層間絶縁膜３に囲まれている。
【００４５】
略楕円形状で形成されたヒータプラグ部１５は短径がｗとされており、長径はｘとされている。長径ｘも短径ｗと同様に、空乏層２１によりその長さが小さくされている。その結果、長径ｘも、プロセス限界で形成される第二孔部９の径Ｗよりは小さくされる。
なお、ヒータプラグ部１５の断面は、加熱スポット面１５ａと同一の形状とされている。また、ヒータプラグ部１５の径と加熱スポット面１５ａの径は同一とされている。
【００４６】
このように、平面視したときに、第二孔部９の形状が略楕円形状で、第一孔部４の内部の片側に配置されていてもよい。
空乏層２１が形成されることにより、片側からヒータプラグ部１５の径を小さくし、それとともに、加熱スポット面１５ａの径を小さくすることができるためである。
【００４７】
この加熱スポット１５ａは、ヒータプラグ部１５を介して下部電極２と上部電極１１の間に電流１３を印加したときに、相変化記録層１０に電流１３を印加して加熱して、相変化記録層１０にデータの書き込みを行う。
加熱スポット面１５ａの面積は、ヒータプラグ部１５を流れ、相変化記録層１０を加熱する電流値Ｉｒｅｓｅｔと比例するので、加熱スポット面１５ａの径も、電流値Ｉｒｅｓｅｔと比例する。すなわち、加熱スポット面１５ａの径を小さくすることができる。つまり、加熱スポット面１５ａの径が、第二孔部９のプロセス限界により形成される径Ｗ以下に小さくされることにより、データの書き込みの電流値Ｉｒｅｓｅｔも小さくすることができる。
その結果、相変化型不揮発メモリ（ＰＲＡＭ）７１を大容量化し、低消費電力化することができる。
【００４８】
第二孔部９を、第一孔部４の内部の片側に配置することにより、第二孔部９の位置を第一孔部４の外周に合わせることができるので、製造工程を簡略化することができるとともに、生産効率を向上させることができる。
【００４９】
本発明の実施形態である相変化型不揮発メモリ（ＰＲＡＭ）７１は、第二孔部９の位置を第一孔部４の内部の片側に形成する構成なので、製造工程を簡略化することができ、生産効率を向上させることができる。また、製造工程を簡略化し、生産効率を向上させた半導体装置を提供することができる。
【００５０】
（実施形態３） 
図４、図５は、本発明の実施形態である相変化型不揮発メモリ（ＰＲＡＭ）のさらに別の一例を説明する断面模式図であって、図４は、空乏層を考慮しない場合であり、図５は空乏層を考慮した場合である。
【００５１】
図４に示したように、本発明の実施形態である相変化型不揮発メモリ（ＰＲＡＭ）７２は、第二孔部９の内壁面９ｃにサイドウォール２５が形成されていることを除いては、実施形態１の構成と同様とされている。
【００５２】
サイドウォール２５は、第二孔部９の内壁面９ｃに沿って形成され、第三孔部２７を形成する。第三孔部２７は、不純物拡散層７側の径Ｕが、上部電極１１側へ向かうにつれて広がるように形成されている。なお、第三孔部２７の径Ｕは、第二孔部９の径Ｗよりも小さく（Ｕ＜Ｗ）形成されている。
【００５３】
後述する製造工程において２重注入を行って突出部の導電型を変換する際に、サイドウォール２５により突出部５２の上面５２ａがマスクされ、そのマスクによって保護された他の半導体層６は他の半導体層６のまま残される。その結果、加熱スポット１５ａの径は、プロセス限界のＷからサイドウォールによって狭められた第三孔部２７の径Ｕとされる。
【００５４】
図５は、空乏層２１を考慮した場合の相変化型不揮発メモリ（ＰＲＡＭ）を説明する断面模式図である。
突出部５２において、空乏層２１が形成されて、径の小さいヒータプラグ部１５が形成されている。
【００５５】
空乏層２１は、断面形状が略Ｌ字型および略逆Ｌ字型となるように形成されている。空乏層２１は、接合面５６から一の半導体層５の領域内および他の半導体層６の領域内に形成される。接合面５６から一の半導体層５の領域内に広がる幅はｙで示されている。そのため、一の半導体層５に形成される空乏層２１が、サイドウォールによって狭められ形成された第三孔部２７の径Ｕを両側から幅ｙだけ狭めて、径ｕの加熱スポット１５ａを形成する。
つまり、この加熱スポット面１５ａの径ｕは、次式（３）で示される。
ｕ＝Ｕ−２×ｌ…（３）
【００５６】
ここで、幅Ｕは、第三孔部２７の径であり、幅ｙは、一の半導体層５で空乏層２１とされた幅である。
幅Ｕは、孔部を形成するプロセス限界およびサイドウォール形成のプロセス限界により規定される値であり、これらのプロセス条件を制御することにより、制御することができる。また、他の半導体層５で空乏層２１が形成される幅ｙは、素子製造時に、他の半導体層５にドープする不純物半導体の濃度、およびその注入条件を制御することにより制御することができる。
このように、加熱スポット面１５ａの径は、第三孔部２７と空乏層２１の大きさを制御することによって、制御することができる。
【００５７】
この加熱スポット１５ａは、ヒータプラグ部１５を介して下部電極２と上部電極１１の間に電流１３を印加したときに、相変化記録層１０に電流１３を印加して加熱して、相変化記録層１０にデータの書き込みを行う。
加熱スポット面１５ａの面積は、ヒータプラグ部１５を流れ、相変化記録層１０を加熱する電流値Ｉｒｅｓｅｔと比例するので、加熱スポット面１５ａの径も、電流値Ｉｒｅｓｅｔと比例する。すなわち、加熱スポット面１５ａの径を小さくすることができる。つまり、加熱スポット面１５ａの径が、第三孔部２７のプロセス限界により形成される径Ｕ以下に小さくされることにより、データの書き込みの電流値Ｉｒｅｓｅｔも小さくすることができる。
その結果、相変化型不揮発メモリ（ＰＲＡＭ）７２を大容量化し、低消費電力化することができる。
【００５８】
本発明の実施形態である相変化型不揮発メモリ（ＰＲＡＭ）は、前もって、サイドウォール２５を形成して、突出部５２の上面５２ａの径をＷからＵへと小さくする構成なので、ヒータプラグ部１５および加熱スポット面１５ａの径をより小さくすることができる。その結果、電流値Ｉｒｅｓｅｔを小さくすることができる。
【００５９】
（実施形態４） 
図６〜図８は、本発明の実施形態である相変化型不揮発メモリ（ＰＲＡＭ）の製造方法の一例を説明する工程断面図である。
本発明の実施形態である相変化型不揮発メモリ（ＰＲＡＭ）の製造方法は、下部電極形成工程と、第一孔部形成工程と、不純物拡散層形成工程と、第二孔部形成工程と、導電型変換工程と、相変化記録層形成工程と、上部電極形成工程とからなる。
なお、相変化型不揮発メモリ（ＰＲＡＭ）はＭＯＳトランジスタと記憶素子部とからなるので、まず、ＭＯＳトランジスタ基板形成工程の一部から説明する。
【００６０】
（ＭＯＳトランジスタ基板形成工程）
まず、半導体基板１の一面１ａに層間絶縁膜１８を形成する。たとえば、前記ＭＯＳ型トランジスタ層間絶縁膜１８の材料としては、シリコン酸化膜（ＳｉＯ２）などを用いることができる。
なお、半導体基板１には、あらかじめ、ソース／ドレイン領域１７が形成されてあり、ＭＯＳ型トランジスタの一部とされてある。
【００６１】
次に、公知のリソグラフィ技術を用いて、径Ｄの孔部１９を形成する。孔部１９は、あらかじめ形成したソース／ドレイン領域１７の一面１７ａが露出するように形成する。  
【００６２】
（下部電極部形成工程）
次に、図６（ａ）に示すように、孔部１９を埋めるように下部電極２を形成して、下部電極２の一面２ａの平坦化を行い、下部電極形成基板３１を作成する。
下部電極２の材料としては、窒化チタニウム（ＴｉＮ）等を用いることができる。また、平坦化処理は、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）などの技術を用いることができる。
なお、下部電極２とソース／ドレイン領域１７との間にコンタクトプラグ部を形成しておいてもよい。
【００６３】
（第一孔部形成工程）
次に、下部電極２の一面２ａおよび層間絶縁膜１８の一面１８ａを覆うように第一層間絶縁膜３を形成する。第一層間絶縁膜３の材料としては、シリコン酸化膜（ＳｉＯ２）などを用いることができる。たとえば、第一層間絶縁膜３の厚さは、１００ｎｍ程度とする。
【００６４】
次に、公知のリソグラフィ技術を用いて、第一層間絶縁膜３を貫通する第一孔部４を形成して下部電極２の一面２ａを露出させる。第一孔部４の直径Ｄは孔部１９の直径Ｄと等しくし、また、孔部１９の外周と第一孔部４の外周とが合うように第一孔部４を形成する。たとえば、第一孔部４の直径は、２００ｎｍ程度とする。  
【００６５】
（不純物拡散層形成工程）
次に、不純物拡散層７を形成する。まず、一の半導体層５を構成する台部５１を第一孔部４の内部に形成する。台部５１の高さは、第一孔部４の深さの半分程度とする。たとえば、台部５１の膜厚は５０ｎｍ程度とする。
台部５１を、例えば、Ｎ型半導体層として形成する場合には、単結晶半導体Ｓｉ等や化合物半導体ＧａＡｓ等にリン（Ｐ）等のＮ型不純物材料を注入して形成することができる。このとき、たとえば、台部５１の不純物濃度は、３×１０１７ｃｍ−３程度とする。
【００６６】
第一孔部４の内部に台部５１を形成する方法としては、蒸着マスクを用いて第一孔部４の内部にのみ、台部５１を形成する方法がある。また、まず、第一層間絶縁膜３を覆い、かつ、第一孔部４を埋めるように台部５１を形成した後に、全面のドライエッチングを行って、第一孔部４の底面４ｂ部分のみに台部５１を残して、第一孔部４の内部に台部５１を形成する方法もある。
【００６７】
次に、台部５１の一面５１ａ上に、他の半導体層６を形成する。
他の半導体層６の高さは、第一孔部４の深さの半分程度の高さとして、他の半導体層６の一面６ａと層間絶縁膜３の一面３ａの位置が等しくなるようにする。たとえば、他の半導体層６の膜厚は５０ｎｍ程度とする。
他の半導体層６を、例えば、Ｐ型半導体層として形成する場合には、ボロン（Ｂ）等のＰ型不純物材料を注入して形成することができる。このとき、たとえば、他の半導体層６の不純物濃度は、１×１０２０ｃｍ−３程度とする。
このようにして、不純物拡散層７を形成する。
【００６８】
その後、図６（ｂ）に示すように、他の半導体層６の一面６ａをＣＭＰなどにより平坦化処理して、不純物拡散層形成基板３２を作成する。
【００６９】
（第二孔部形成工程）
次に、第一層間絶縁膜３の一面３ａおよび他の半導体層６の一面６ａを覆うように第二層間絶縁膜８を形成する。第二層間絶縁膜８の材料としては、シリコン酸化膜（ＳｉＯ２）などを用いることができる。たとえば、第二層間絶縁膜８の膜厚は７０ｎｍ程度とする。
【００７０】
次に、図７（ａ）に示すように、公知のリソグラフィ技術を用いて、第二層間絶縁膜８に第二孔部９を形成する。この第二孔部９の径Ｗは、第一孔部４の径Ｄより小さく（Ｗ＜Ｄ）し、また、この第二孔部９は、平面視したときに第一孔部４のほぼ中心に位置するように配置する。このようにして、孔部形成基板３３を作成する。たとえば、第二孔部９の直径は１６０ｎｍ程度とする。  
【００７１】
（導電型変換工程）
次に、図７（ｂ）に示すように、第二層間絶縁膜８の一面８ａ側から、第二孔部９を介して、露出された他の半導体層６の一面６ａに、導電型の異なる不純物材料を注入して、他の半導体層６の一部を一の半導体層５とする。ここで導電型が変換されて形成された一の半導体層５が突出部５２とされる。なお、たとえば、突出部５２の不純物濃度は３×１０１７ｃｍ−３程度とする。このとき、突出部５２の位置と大きさは、平面視したとき、第二孔部９の大きさと位置に等しくされる。
他の半導体層６として、たとえば、Ｐ型半導体層を用いた場合には、リン（Ｐ）等のＮ型不純物材料を注入して、Ｐ型半導体層の一部をＮ型半導体層に変換する。
なお、この手法は、最初にＰ型もしくはＮ型不純物材料を注入した後に、最初に注入した不純物材料とは異なる導電型の不純物材料を注入するので、２重注入の手法として知られている。
【００７２】
このとき、導電型の異なる不純物材料の注入条件を制御して、突出部５２の深さが他の半導体層６の高さよりも深くなるようにする。すなわち、台部５１と新たに形成した突出部５２との間に、他の半導体層６が存在しないようにする。その結果、突出部５２と台部５１とからなる一の半導体層５が一体形成される。このようにして、導電型変換基板３４を作成する。
【００７３】
（相変化記録層形成工程）
次に、図８に示すように、層間絶縁膜８の一面８ａを覆うように、かつ、第二孔部９を埋めるように、相変化記録層１０を形成する。
相変化記録層１０の材料は、カルコゲナイド材料であるＧｅＳｂＴｅ等を用いることが好ましい。安定して相変化をさせることができるとともに、その状態を保持させることができるためである。しかし、記録材料としてはカルコゲナイド材料に限定はされず、電流印加の加熱によって電気抵抗値が可変となる材料であればよい。  
【００７４】
（上部電極形成工程）
次に、図８に示すように、その相変化記録層１０の一面１０ａに上部電極１１を形成し、相変化型不揮発メモリ（ＰＲＡＭ）の記憶素子部３５を作成する。なお、上部電極１１の材料は、窒化チタニウム（ＴｉＮ）等が好ましい。
【００７５】
本発明の実施形態である相変化型不揮発メモリ（ＰＲＡＭ）の製造方法は、第二孔部９を介して、他の半導体層６の一面に導電型の異なる不純物を注入して他の半導体層６の一部を突出部５２とし、突出部５２と台部５１とからなる一の半導体層５を形成する構成なので、第二孔部９の形状および位置に合わせて一の半導体層５を形成することができる。そのため、接合面５６およびその近傍に形成される空乏層２１の位置および大きさを正確に制御することができ、空乏層２１を利用して、加熱スポット面１５ａの径の大きさを小さくすることができる。
【００７６】
本発明の実施形態である相変化型不揮発メモリ（ＰＲＡＭ）の製造方法は、接合面５６の近傍に形成される空乏層２１の位置および大きさを制御して、加熱スポット面１５ａの径の大きさを小さくする構成なので、加熱スポット面１５ａの径の大きさを高精度に制御するとともに、小さくすることができ、データ書き込みのための電流値Ｉｒｅｓｅｔを小さくすることができる。
【００７７】
本発明の実施形態である相変化型不揮発メモリの製造方法は、他の半導体層６の一面６ａに導電型の異なる不純物を注入して他の半導体層６の一部を突出部５２とする２重注入の手法を用いる構成なので、他の半導体層６の一部を突出部５２に容易に変更することができ、生産効率を向上させることができる。
【００７８】
（実施形態５） 
本発明の実施形態である相変化型不揮発メモリ（ＰＲＡＭ）の製造方法の別の一例について説明する。
【００７９】
まず、実施形態４と同様に、前記第二孔部形成工程までの製造工程を行う。
次に、第二層間絶縁膜に第二孔部を形成した後、前記第二層間絶縁膜を覆い、かつ、第二孔部を埋めるように酸化膜を形成する。前記酸化膜は、ＣＶＤ法などを用いて形成することができる。
次に、この酸化膜をエッチバックして、第二孔部の内壁面にサイドウォールを形成する。サイドウォールにより、第二孔部よりも更に径の小さい第三孔部を形成する。
次に、導電型変換工程を行う。このとき、第三孔部によって露出された他の半導体層のみが突出部とされる。以下、実施形態４と同様にして、相変化型不揮発メモリ（ＰＲＡＭ）を製造する。
この相変化型不揮発メモリ（ＰＲＡＭ）のチャネルの径は、サイドウォールによって径が狭められた第三孔部の径を、空乏層が更に狭めて形成される。
【００８０】
本発明の実施形態である相変化型不揮発メモリの製造方法は、第二孔部の内壁面にサイドウォールを形成して、第二孔部よりも更に径の小さい第三孔部を形成する構成なので、他の半導体層の一部を第三孔部の形状に合わせて突出部とすることができ、その結果、接合面の近傍に形成される空乏層の大きさを利用して、ヒータプラグ部の径の大きさを更に小さい相変化型不揮発メモリを製造することができる。その結果、データ書き込みのための電流値Ｉｒｅｓｅｔをより小さくすることができる。
【００８１】
以下、本発明を実施例に基づいて具体的に説明する。しかし、本発明はこれらの実施例にのみ限定されるものではない。
【実施例】
【００８２】
（ＭＯＳトランジスタ基板形成工程）
まず、半導体基板１の一面にシリコン酸化膜（ＳｉＯ２）からなる層間絶縁膜１８を形成し、孔部１９を形成した。
【００８３】
（下部電極部形成工程）
孔部１９を埋めるように、窒化チタニウム（ＴｉＮ）からなる下部電極２を形成して、下部電極２の一面をＣＭＰにより平坦化した。
【００８４】
（第一孔部形成工程）
次に、シリコン酸化膜（ＳｉＯ２）からなる第一層間絶縁膜３を形成した。
次に、公知のリソグラフィ技術を用いて、第一孔部４を形成して下部電極２の一面を露出させた。孔部１９の直径に合わせて、第一孔部４の直径は２００ｎｍとし、位置も等しくした。  
【００８５】
（不純物拡散層形成工程）
次に、まず、第一孔部４の内部に、不純物濃度３×１０１７ｃｍ−３でリン（Ｐ）を注入した単結晶半導体Ｓｉからなる台部５１を膜厚５０ｎｍで形成した。
次に、台部５１の一面に、不純物濃度１×１０２０ｃｍ−３でボロン（Ｂ）を注入した単結晶半導体ＳｉからなるＰ型半導体層６を膜厚５０ｎｍで形成した。
その後、Ｐ型半導体層６の一面をＣＭＰなどにより平坦化処理した。
【００８６】
（第二孔部形成工程）
次に、第一層間絶縁膜３の一面に、シリコン酸化膜（ＳｉＯ２）からなる第二層間絶縁膜８を膜厚７０ｎｍで形成した。
次に、公知のリソグラフィ技術を用いて、第二層間絶縁膜８に第二孔部９を、径１６０ｎｍで形成した。また、平面視したときに第一孔部４のほぼ中心になるように形成した。
【００８７】
（導電型変換工程）
次に、第二層間絶縁膜８の一面側から、第二孔部９を介して、露出されたＰ型半導体層６の一面に、不純物濃度３×１０１７ｃｍ−３のリン（Ｐ）を注入して、Ｐ型半導体層６の一部を突出部５２とした。その結果、突出部５２と台部５１とからなるＮ型半導体層５を形成した。
【００８８】
（相変化記録層形成工程）
次に、第二層間絶縁膜８の一面を覆うように、かつ、第二孔部９を埋めるように、ＧｅＳｂＴｅからなる相変化記録層１０を形成した。
【００８９】
（上部電極形成工程）
次に、その相変化記録層１０の一面に、窒化チタニウム（ＴｉＮ）からなる上部電極１１を形成し、相変化型不揮発メモリ（ＰＲＡＭ）の記憶素子部を形成した。
【００９０】
相変化型不揮発メモリ（ＰＲＡＭ）の記憶素子部に、電流印加手段により電流を印加することにより、下部電極２と上部電極１１との間に電流が流れた。電流値から、加熱スポット面１５ａの径が２０ｎｍとなったこと、および、第二孔部９の内壁面９ｃから７０ｎｍだけＮ型半導体層５が空乏層２１となったことが分かった。従来の相変化型不揮発メモリ（ＰＲＡＭ）では、プロセス限界である３０ｎｍが加熱スポット面の径であったので、それよりも小さい径とすることができた。
図１１に、実施例１の実験結果を説明する概略図を示す。
【産業上の利用可能性】
【００９１】
本発明は、Ｉｒｅｓｅｔを低減した相変化型不揮発メモリ（ＰＲＡＭ）に関するものであり、大容量、低消費電力なメモリを必要とする半導体産業において利用可能性がある。
【図面の簡単な説明】
【００９２】
【図１】本発明の実施形態である相変化型不揮発メモリ（ＰＲＡＭ）の一例を示す工程概略図である。
【図２】本発明の実施形態である相変化型不揮発メモリ（ＰＲＡＭ）の一例を示す工程概略図である。
【図３】本発明の実施形態である相変化型不揮発メモリ（ＰＲＡＭ）の別の一例を示す工程概略図である。
【図４】本発明の実施形態である相変化型不揮発メモリ（ＰＲＡＭ）の更に別の一例を示す工程概略図である。
【図５】本発明の実施形態である相変化型不揮発メモリ（ＰＲＡＭ）の更に別の一例を示す工程概略図である。
【図６】本発明の実施形態である相変化型不揮発メモリ（ＰＲＡＭ）の形成方法の一例を示す工程概略図である。
【図７】本発明の実施形態である相変化型不揮発メモリ（ＰＲＡＭ）の形成方法の一例を示す工程概略図である。
【図８】本発明の実施形態である相変化型不揮発メモリ（ＰＲＡＭ）の形成方法の一例を示す工程概略図である。
【図９】従来の相変化型不揮発メモリ（ＰＲＡＭ）の一例を示す概略模式図である。
【図１０】従来の相変化型不揮発メモリ（ＰＲＡＭ）の別の一例を示す概略模式図である。
【図１１】本発明の実施形態である相変化型不揮発メモリ（ＰＲＡＭ）の概略図である。
【符号の説明】
【００９３】
１…半導体基板、１ａ…一面、２…下部電極、２ａ…一面、３…第一層間絶縁膜、３ａ…一面、４…第一孔部、４ｂ…底面、５…一の半導体層、６…他の半導体層、６ａ…一面、７…不純物拡散層、８…第二層間絶縁膜、８ａ…一面、９…第二孔部、９ｃ…内壁面、１０…相変化記録層、１０ａ…一面、１１…上部電極、１３…電流、１５…ヒータプラグ部、１５ａ…加熱スポット面、１７…ソース／ドレイン領域、１７ａ…一面、１８…層間絶縁膜、１８ａ…一面、１９…孔部、２５…サイドウォール、２７…第三孔部、３１…下部電極形成基板、３２…不純物拡散層形成基板、３３…孔部形成基板、３４…突出部形成基板、３５…上部電極形成基板、５１…台部、５１ａ…一面、５２…突出部、５２ａ…上面、５６…接合面、７０、７１、７２…相変化型不揮発メモリ（ＰＲＡＭ）、１０１…半導体基板、１０２…下部電極、１０３…層間絶縁膜、１０３ｃ…内壁面、１１０…相変化記録層、１１１…上部電極、１１３…電流、１１８…層間絶縁膜、１１９…孔部、１１９ａ…一面、１２５…サイドウォール、１２５ａ…先端側、１２５ｂ…基端側、１２５ｃ…傾斜面。
【図１】
0005557421.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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