(57)【特許請求の範囲】
【請求項１】
ビット線対を接地電位にプリチャージするＤＲＡＭであって、
前記ビット線対の一方を形成し、メモリセルの保持する論理値に基づいて第１の電圧あるいは第２の電圧とされる第１のビット線と、
前記ビット線対の他方を形成する第２のビット線と、
前記第１のビット線の電圧と参照電圧の電位差に応じて前記メモリセルの保持する論理値を決定するセンスアンプと、
前記第１の電圧と第２の電圧の略中点の電圧を前記参照電圧として出力する参照電圧生成回路と、
前記参照電圧生成回路の出力を前記センスアンプの入力に接続する参照電圧供給スイッチと、
前記センスアンプと前記ビット線対とを接続するビット線対接続スイッチと、を有し、
前記参照電圧供給スイッチは、一端が前記センスアンプの入力部と前記ビット線対接続スイッチとの間のノードに接続され、他端が前記参照電圧生成回路に接続されており、
前記メモリセルは、ソースおよびドレインの一方が前記第１のビット線に接続されるトランジスタと、一方の電極が前記トランジスタのソースおよびドレインの他方に接続され他方の電極に所定の固定電位が供給されているキャパシタとによって構成されている、
ＤＲＡＭ。
【請求項２】
前記ビット線対接続スイッチは、
前記第１のビット線と前記センスアンプを接続する第１のスイッチと、
前記第２のビット線と前記センスアンプを接続する第２のスイッチとを有し、
前記第１のスイッチと第２のスイッチは、異なる制御信号でその導通状態が制御される、
請求項１に記載のＤＲＡＭ。
【請求項３】
前記ＤＲＡＭは、フォールデッドビット方式のＤＲＡＭである、
請求項１あるいは２に記載のＤＲＡＭ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置に関わり、特にＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）に関する。
【背景技術】
【０００２】
半導体記憶装置として、容量素子を用いてデータを記憶するＤＲＡＭセルが知られている。ＤＲＡＭでは、データの読み出し、書き込みを行う前にそのビット線を所定のレベルにするプリチャージという動作が行われる。従来、このプリチャージを行うレベルとしては電源電位ＶＤＤと接地電位ＧＮＤの中点電位付近のレベルに設定するハーフＶＤＤプリチャージ方式が主流であった。しかし、電源電圧ＶＤＤの低下に伴い、このプリチャージで設定されるレベルも低下している。そのため、従来のハーフＶＤＤプリチャージ方式では、プリチャージされるレベルとセンスアンプのしきい値が極めて近い値になってしまい、センス動作を確実に行えない場合があった。そのため、このプリチャージのレベルを接地電位（ＧＮＤ）レベルにする技術が利用されるようになってきている。このビット線のレベルをＧＮＤにプリチャージする技術が特許文献１に開示されている。
【０００３】
図８は、従来のＧＮＤプリチャージを行うＤＲＡＭセルのビット線対１対分の回路構成を示す図である。図８に示す回路ではビット線対ＢＴ、ＢＮのそれぞれに実データの保持を行うメモリセルＣＥＬＬＴ（以下、本セルと称す）、参照電圧を出力する参照セル（以下、Ｒｅｆセルと称す）ＣＥＬＬＲｅｆが接続されている。ビット線対間にはプリチャージ回路ＰＲＥ、センスアンプＳＡも接続されている。
【０００４】
図９を用いて従来の回路の動作について説明する。読み出し動作が開始される前にはビット線対ＢＴ、ＢＮは接地電位にプリチャージされている。ワードラインＷＬ、ＷＲが立ち上げられるとメモリセルＣＥＬＬＴ及びＲｅｆセルＣＥＬＬＲｅｆが保持していた電荷をビット線ＢＴ、ＢＮに放出する。この時、ＲｅｆセルＣＥＬＬＲｅｆは、本セルＣＥＬＬＴが出力する「Ｈ」レベルに対応する電圧の半分程度の電圧を出力する。このことによって、仮に本セルＣＥＬＬＴに「Ｌ」レベルが保持されていた場合でもセンスアンプＳＡは、正常なセンス動作を行うことが可能となる。
【０００５】
この後、センスアンプ駆動信号ＳＥによりセンスアンプＳＡを動作させる。センスアンプＳＡはビット線対の電圧差を増幅し、通常の読み出し等の動作が行われる。読み出し等の動作を終了すると、ビット線対は再びＧＮＤプリチャージされる。この動作はプリチャージ信号ＰＤＬを立ち上げることにより、プリチャージ回路ＰＲＥが動作し実行される。このプリチャージ動作時に、ワード線ＷＲＰが立ち上げられる。ＲｅｆセルＣＥＬＬＲｅｆは、Ｒｅｆセル内に形成されているトランジスタによって、ビット線とは異なる電源電圧の略半分の電圧１／２ＶＤＤを出力する電源回路に接続される。
【０００６】
この動作によって、ビット線ＢＮが、読み出し時にセンスアンプＳＡの動作によって「Ｈ」レベルとされ、Ｒｅｆセルが「Ｈ」レベルを出力してしまう電荷を保持していた場合でも、その約半分が放電される。このように、プリチャージ時に、Ｒｅｆセルを１／２ＶＤＤに接続する動作によって、読み出し時に本セルが「Ｈ」レベルに相当する電圧を出力する場合の半分程度の電圧を出力する。
【０００７】
このような、従来のＧＮＤプリチャージ方式のＤＲＡＭセルでは、１回の読み出しあるいは書き込みの度に３本のワード線ＷＬ、ＷＲ、ＷＲＰを立ち上げることとなる。電源電圧を「Ｈ」レベルとしてメモリセルに充放電を行う場合、メモリセルのトランジスタのゲートには電源電圧よりも高い電圧をセルのゲートに与える必要が生じる。そのため３本のワード線を立ち上げるたびに昇圧回路を動作させる必要が生じ、電流消費が大きなものとなってしまう。
【０００８】
また、センスアンプが動作するためには、Ｒｅｆセルが、本セルがＨレベルを出力する際の半分程度の電圧を出力する必要がある。しかし、Ｒｅｆセルと本セルの容量のバラツキによって、センスアンプが安定して動作するだけの電圧をＲｅｆセルが出力できない場合が存在する。
【特許文献１】特開２００４−２６５５３３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
グランドプリチャージを用いた場合に、消費電流が大きくなってしまう場合があった。また、素子間のバラツキによってはセンスアンプを安定動作させることが困難な場合があった。
【課題を解決するための手段】
【００１０】
本実施の形態の半導体記憶装置は、ビット線対を接地電位にプリチャージする半導体記憶装置であって、前記ビット線対の一方を形成し、メモリセルの保持する論理値に基づいて第1の電圧あるいは第２の電圧とされる第１のビット線と、前記ビット線対の他方を形成する第２のビット線と、前記第１のビット線の電圧と参照電圧の電位差に応じて前記メモリセルの保持する論理値を決定するセンスアンプと、前記第１の電圧と第２の電圧の略中点の電圧を前記参照電圧として出力する参照電圧生成回路と、前記参照電圧生成回路の出力を前記センスアンプの入力に接続する参照電圧供給スイッチとを有する。
【発明の効果】
【００１１】
昇圧した電圧を入力するトランジスタを減少させるため、昇圧回路による消費電流の増加を抑えることが可能となる。また、センスアンプを安定に動作させることが可能になる。
【発明を実施するための最良の形態】
【００１２】
実施の形態１
以下、図面を参照して本発明の実施の形態１について説明する。図１は、本実施の形態のＤＲＡＭのビット線対１対分の回路を示す図である。図１に示すように本実施の形態のＤＲＡＭは、ビット線ＢＴ、ＢＮ、データを記憶するメモリセル（以下、本セルという）ＣＥＬＬＴ、参照電圧供給用トランジスタ（参照電圧供給スイッチ）ＴＲＲｅｆ、プリチャージ回路ＰＲＥ、センスアンプＳＡ、参照電圧生成回路ＲＥＦを有している。
【００１３】
本セルＣＥＬＬＴはＮＭＯＳトランジスタＴＲＴとキャパシタＣによって構成されている。本セルＣＥＬＬＴのトランジスタＴＲＴのゲートは、ワード線ＷＬに接続され、ソース及びドレインの一方がビット線ＢＴに、他方がキャパシタＣに接続されている。この本セルＣＥＬＬＴは、「Ｈ」あるいは「Ｌ」に相当する論理値をキャパシタＣに電荷を保持することで記憶している。したがって、このキャパシタに保持された電荷に基づいて読み出し時にビット線ＢＴは、「Ｈ」レベルに相当する電圧（第１の電圧）、あるいは「Ｌ」レベルに相当する電圧（第２の電圧）とされる。
【００１４】
参照電圧供給用トランジスタＴＲＲｅｆは、ＮＭＯＳトランジスタで構成されたスイッチである。ＴＲＲｅｆのゲートはワード線ＷＲに接続され、ソースは、ビット線ＢＮに、ドレインは参照電圧Ｖｒｅｆに接続されている。ここで参照電圧Ｖｒｅｆとは、参照電圧生成回路ＲＥＦによって生成される所定の電圧である。この参照電圧Ｖｒｅｆは、本セルＣＥＬＬＴが「Ｈ」レベルを出力した場合にビット線ＢＴに出力される電圧から予め計算された電圧である。
【００１５】
この参照電圧Ｖｒｅｆは、本セルＣＥＬＬＴが「Ｈ」レベル出力時の電圧のほぼ半分の電圧レベルに設定される。本実施の形態では例えば本セルＣＥＬＬＴが「Ｈ」レベルを保持していた場合は、データ読み出し時にビット線ＢＴの電圧は０．２Ｖ程度になるとする。このような場合、参照電位Ｖｒｅｆは、０．１Ｖに設定される。この本セルの「Ｈ」レベルに対応する出力電圧は、電源電圧ＶＤＤ、本セルのキャパシタＣの放電特性、トランジスタＴＲＴの特性などから予め計算することが可能である。
【００１６】
この参照電圧供給用トランジスタが導通状態となることによって、ビット線ＢＮに参照電圧が供給され、センスアンプＳＡに参照電圧Ｖｒｅｆが入力される。
【００１７】
プリチャージ回路ＰＲＥは３つのトランジスタＴＲ１、ＴＲ２、ＴＲ３により構成されている。トランジスタＴＲ１は、ビット線ＢＴ、ＢＮ間に接続されている。トランジスタＴＲ２はビット線ＢＴと接地電位（ＧＮＤレベル）間に接続され、トランジスタＴＲ３は、ビット線ＢＮと接地電位の間に接続される。ＴＲ１〜ＴＲ３のゲートはプリチャージ線ＰＤＬに接続されている。このプリチャージ線ＰＤＬが「Ｈ」レベルとなることによりＴＲ１〜ＴＲ３はオン状態とされ、ビット線ＢＴ、ＢＮをＧＮＤレベルにプリチャージする。
【００１８】
センスアンプＳＡは、ビット線ＢＴ、ＢＮ間に接続されている。センスアンプＳＡは、インバータを２段接続した構成を有する周知のセンスアンプで構成されている。センスアンプＳＡは、センスイネーブル信号ＳＥが「Ｈ」レベルとされた場合にビット線ＢＴ、ＢＮ間の電位差を増幅する。このセンスアンプＳＡの出力に基づいて、本セルが保持する論理値が決定される。参照電圧生成回路ＲＥＦは上記した参照電圧を生成する電源回路である。参照電圧生成回路ＲＥＦは、定電圧源および常時オン状態のＮＭＯＳトランジスタで構成されている。なお、この参照電圧生成回路ＲＥＦは、あくまでも一例である。この例では、定電圧源で参照電圧を確定させている例を示している。すなわち、定電圧源で発生させた電圧をＮＭＯＳトランジスタのゲートに電源電圧ＶＤＤを印加することでスルーさせている。しかし、参照電圧生成回路ＲＥＦとしては、これに限られたものはではなく、例えば定電圧源で発生させた電圧を、ＮＭＯＳトランジスタによって絞った電圧としてもよい。この場合、ＮＭＯＳトランジスタのゲートに電源電圧ＶＤＤよりも低い電圧を与えることで、定電圧源で発生させた電圧よりも、低い電圧を参照電圧として供給することが可能になる。また、参照電圧生成回路ＲＥＦのゲートにワード線を制御する論理と同じ論理信号を入力して、モードに応じてＮＭＯＳトランジスタをオン／オフ制御することなども可能である。
【００１９】
図２は、本実施の形態の動作を示すタイミングチャートである。以下、図２を参照して本実施の形態のメモリ回路の動作について説明する。
【００２０】
接地電位にプリチャージされている状態から本セルＣＥＬＬＴに保持されているデータを読み出す場合、本セルＣＥＬＬＴに接続されているワード線ＷＬを電源電圧よりも高い電圧ＶＰＰまで立ち上げると共に、参照レベル供給用トランジスタに接続されているワード線ＷＲを電源電圧レベルＶＤＤまで立ち上げる。この時、本セルＣＥＬＬＴに対応するワード線ＷＬは、電源電圧ＶＤＤレベルの電圧を入出力するために、昇圧された電圧ＶＰＰまで上げる必要がある。一方、参照電圧供給用トランジスタＴＲＲｅｆに接続されるワード線ＷＲは、参照電圧（本実施の形態では０．１Ｖ）の電圧をビット線ＢＮに与えればよいため、電源電圧ＶＤＤ程度で充分に動作する。
【００２１】
その後、参照電圧供給用トランジスタＴＲＲｅｆに接続されているワード線ＷＲを接地電位付近まで立ち下げると共に、センスイネーブル信号ＳＥを立ち上げ、センスアンプＳＡを動作させる。センスアンプＳＡは、ビット線ＢＴ、ＢＮの電位差を増幅させ、本セルＣＥＬＬＴが保持しているデータを確定させる。
【００２２】
その後、本セルＣＥＬＬＴに接続されたワード線ＷＬが立ち下げられ、プリチャージ信号線ＰＤＬが立ち上げられる。プリチャージ信号ＰＤＬが立ち上げられたことによりプリチャージ回路ＰＲＥ内のトランジスタＴＲ１、ＴＲ２、ＴＲ３がオン状態となり、ビット線ＢＴ、ＢＮが接地電位にプリチャージされる。
【００２３】
このように、本実施の形態によれば、読み出しからプリチャージまでの動作において、電源電圧よりも高い電圧まで立ち上げられるワード線をＷＬの１本のみとすることが可能となる。したがって、昇圧回路による消費電流の増加を防ぐことが可能となる。
【００２４】
また、本発明では、本セルＣＥＬＬＴが接続されるビット線と対になるビット線に対して、本セルＣＥＬＬＴと同じ構造を有するＲｅｆセルを接続しない構造となっている。そのため、Ｒｅｆセルに形成される容量のバラツキなどに影響されずにセンスアンプＳＡが動作する前のビット線ＢＮのレベルを設定することが可能となる。このことによって、センスアンプがビット線対の電位差を増幅させるときのビット線対の電位差（図中ΔＶ）を安定させ、センスアンプＳＡの安定した動作が可能となる。
【００２５】
また、従来のＲｅｆセルを用いるメモリセルでは、Ｒｅｆセルにトランジスタを２つ作り込むことが必要となる。そのため、Ｒｅｆセルの容量やビット線ＢＮと接続させるトランジスタを本セルＣＥＬＬＴと同一形状にすることが困難であった。それに対し、本実施の形態ではビット線ＢＮに接続されるトランジスタは、参照レベルを供給することが可能であれば良いため、本セルＣＥＬＬＴに形成されるトランジスタＴＲＴと同一形状とする必要はなく、作成が容易となる。
【００２６】
さらに、従来のＲｅｆセルを用いる方式では、Ｒｅｆセルをプリチャージ期間に電源電圧の半分の電圧（１／２ＶＤＤ）を出力する電源回路に接続する。この時、電源回路には、電源回路の出力する電源電圧の半分の電圧（１／２ＶＤＤ）よりも高い電圧（電源電圧ＶＤＤ）、あるいは低い電圧（接地電位ＧＮＤ）が与えられることとなる。電源回路を通常のオペアンプのような構成を用いて構成した場合、このプリチャージ時に発生する正電流、負電流に対応するために不感帯を設ける必要が生じる。しかしながら、電源回路に不感帯を設けるということは電源回路の出力する電圧１／２ＶＤＤに揺らぎが生じることを示しており、その結果、センスアンプＳＡの動作開始時のビット線対の電位差（ΔＶ）が変化し、センスアンプＳＡの安定動作が行えない場合が生じる。
【００２７】
それに対し、本実施の形態では、電源回路は例えば参照電圧Ｖｒｅｆを安定して生成すればよく、ビット線の持つビット線容量を充電することが可能であれば良い。そのため、電源回路が安定して動作することが可能であると共に、ビット線対の電位差（ΔＶ）も安定し、センスアンプＳＡの安定した動作が可能となる。
【００２８】
また、本実施の形態のように参照電圧供給用トランジスタＴＲＲｅｆをビット線ＢＮに接続した場合、読み出し動作時に参照電圧供給用トランジスタＴＲＲｅｆの寄生容量によるノイズがビット線ＢＮに現れてしまう可能性がある。この寄生容量を考慮する場合は、図３に示すように、ビット線ＢＴ側にダミートランジスタＴＲｄｕｍｍｙを設けることも可能である。このダミートランジスタはゲートがワード線ＷＲに接続され、ソースあるいはドレインの一方がビット線ＢＴに、他方が開放状態（ハイインピーダンス）とされている。
【００２９】
ダミートランジスタＴＲｄｕｍｍｙは、例えば参照電圧供給用トランジスタＴＲＲｅｆと同一工程で形成され、参照電圧供給用トランジスタＴＲＲｅｆと略同一のサイズとされている。そのため、寄生容量も参照電圧供給用トランジスタＴＲＲｅｆとほぼ同じになる。このようにダミートランジスタＴＲｄｕｍｍｙを設けた場合、参照電圧供給用トランジスタをＷＲによってオン・オフさせた時にビット線ＢＮが受ける寄生容量による影響と同等の変化をビット線ＢＴにも印加することが可能となり、参照電圧供給用トランジスタＴＲＲｅｆの寄生容量による影響を考慮する必要は不要となる。
【００３０】
実施の形態２
以下、図面を参照して本発明の実施の形態２について説明する。実際のＤＲＡＭでは、複数のメモリセルが、１つのセンスアンプに接続されている。図４（ａ）、（ｂ）は、複数のメモリセルを１つのセンスアンプに接続する場合のレイアウトを示す図である。なお、図４では、レイアウトを説明する図であるため、プリチャージ回路などは省略されている。
【００３１】
図４（ａ）に示すレイアウトはフォールデッドビット方式と呼ばれるレイアウトであり、センスアンプの片側にビット線対を配置するレイアウトである。図４（ａ）に示しているレイアウトでは、図面右側にあるビット線対ＢＴ１、ＢＮ１と図面左側にあるビット線対ＢＴ２、ＢＮ２がセンスアンプＳＡを共有している。
【００３２】
図４（ｂ）に示すレイアウトはオープンビット方式と呼ばれるレイアウトであり、図面左側のビット線ＢＴと、図面右側のビット線ＢＮでビット線対を構成している。
【００３３】
図５は、本発明の実施の形態２のＤＲＡＭのビット線対部分の回路を示す図である。図５に示す回路は、図４（ａ）に示したようなフォールデッドビット方式でレイアウトされた回路である。また、図５において図１、図４と共通する構成は同一の符号を付し、その説明を省略する。
【００３４】
実施の形態２において実施の形態１と異なる点は、ビット線ＢＴあるいはＢＮに参照レベルを与える参照電圧供給用トランジスタをメモリセル部のトランジスタを用いて供給するのではなく、センスアンプＳＡ部に形成されるトランジスタを用いた点である。また、フォールデッドビット方式のレイアウトであるため、図４（ａ）でみた場合にはセンスアンプの左右のビット線対（図５では上下）がセンスアンプを共有している。そのため、図５で上下どちらかのビット線対とセンスアンプを接続するためのトランジスタＴＲ４〜ＴＲ７（ビット線対接続スイッチ）が配置されている点も実施の形態１と異なっている。
【００３５】
図５に示すように、ビット線ＢＴに参照電圧を供給するトランジスタＴＲＲｅｆ１はビット線ＢＴと参照電圧供給回路ＲＥＦの間に接続されている。ゲートにはワード線ＷＲ１が接続され、ＷＲ１が「Ｈ」状態に立ち上げられた時に参照電圧Ｖｒｅｆをビット線ＢＴへと供給する。
【００３６】
ビット線ＢＮに参照電圧を供給するトランジスタＴＲＲｅｆ２はビット線ＢＮと参照電圧供給回路ＲＥＦの間に接続されている。ゲートにはワード線ＷＲ２が接続され、ＷＲ２が「Ｈ」状態に立ち上げられた時に参照電圧Ｖｒｅｆをビット線ＢＮへと供給する。
【００３７】
センスアンプＳＡとビット線対を接続するためのトランジスタＴＲ４〜ＴＲ７は、それぞれビット線対ＢＴ１，ＢＮ１、ＢＴ２、ＢＮ２とセンスアンプＳＡとの間に接続されている。トランジスタＴＲ４、ＴＲ５のゲートにはビット線対ＢＴ１、ＢＮ１を選択するための信号ＴＧ１が入力されている。トランジスタＴＲ６、ＴＲ７のゲートにはビット線対ＢＴ２、ＢＮ２を選択するための信号ＴＧ２が入力されている。
【００３８】
本実施の形態の動作については、ビット線対選択信号ＴＧ１、ＴＧ２によって予めどちらかのビット線対をセンスアンプＳＡに接続しておく点が異なるのみである。つまり、実施の形態１、図２におけるワード線ＷＲと同じタイミングでＷＲ１、あるいはＷＲ２を立ち上げればよく、ＷＲ１あるいはＷＲ２を立ち上げた場合の動作波形などは実施の形態１と同様であるため割愛する。
【００３９】
本実施の形態ではセンスアンプＳＡ部に参照電圧供給用トランジスタを設け、センスアンプ形成部のトランジスタにより参照電圧レベルを供給している。一般的にセンスアンプ部のトランジスタは、セルアレイ部分のトランジスタよりも大きなトランジスタが用いられる。つまり、セルアレイ部に形成されるトランジスタよりも大きなトランジスタを用いて参照電圧を供給することにより、より安定した参照電圧をより早くビット線に供給することが可能となる。また、フォールデッドビット方式で、センスアンプを共用する場合はセンスアンプの両側のビット線対ごと（図５、上下のビット線対、ＢＴ１とＢＮ１、ＢＴ２とＢＮ２のそれぞれ）に参照電圧供給用トランジスタを設ける必要がない。したがってセンスアンプ部の大きなトランジスタを用いても、サイズの小さいセルトランジスタを用いてビット線対上下のそれぞれに参照電圧供給用のトランジスタを設けた場合に比べての面積的な増加はない。つまりセンスアンプ部の参照電圧供給トランジスタ２つによって、ＢＴ１、ＢＮ１、ＢＴ２、ＢＮ２を参照電圧とすることが可能である。
【００４０】
図６は、図４（ｂ）に示したオープンビット方式のレイアウトに対して、本実施の形態を適用した場合を示す回路図である。オープンビット方式の場合、図４（ｂ）で左右のビット線（図６では、上下）を１つのビット線対として用いている。そのため、図６に示した回路では、ビット線ＢＴに参照レベルを供給するトランジスタＴＲＲｅｆ１は、図面上方のビット線ＢＴと参照電圧の間に接続されている。ビット線ＢＮに参照レベルを供給するトランジスタＴＲＲｅｆ２は、図面下方のビット線ＢＴと参照電圧の間に接続されている。
【００４１】
オープンビット方式の場合でも、参照電圧供給トランジスタのゲートにはそれぞれワード線ＷＲ１、ＷＲ２が接続され、このワード線を立ち上げることにより、ビット線に参照電圧を供給する点は、フォールデッドビット方式の場合と同様である。オープンビット方式の場合は、センスアンプ上下のビット線で１対のビット線対としているため、図６のフォールデッドビット方式でビット線対選択トランジスタＴＲ４〜ＴＲ７に相当する構成は省略されている。
【００４２】
なお、オープンビット方式のレイアウトであれば、センスアンプ内に参照電圧供給トランジスタを設けることにより、ビット線ＢＴ側のみに本セルを接続していくことが可能である。センスアンプ部で参照電圧を供給した場合、センスアンプＳＡは対をなすビット線ＢＮに接続されたダミーセルあるいはＢＮに実施の形態１のような参照電圧供給用トランジスタによって供給された参照電圧とＢＴのレベルを増幅する必要はなく、センスアンプ部のＴＲｒｅｆ２で供給される電圧とＢＴの電位差を増幅すればよいためである。この場合、図４（ｃ）に示すようにオープンビット方式のメモリをレイアウトすることも可能となる。
【００４３】
実施の形態３
図７は、本発明の実施の形態３のメモリセルのビット線対を示す回路図である。図７において、図１及び図５と共通する構成は、同一の符号を付し、その説明を省略する。本実施の形態のメモリは、図４（ａ）に示した場合と同様のフォールデッドビット方式のレイアウトを採用した場合のメモリを示している。
【００４４】
図７において図５に示した回路と異なる点は、ビット線対を選択するビット線対選択トランジスタＴＲ４〜ＴＲ７のそれぞれに対し独立にその導通状態を制御する信号を入力可能とした点である。
【００４５】
このように構成した場合、例えば図７に示すビット線ＢＴに接続されている本セルＣＥＬＬＴにアクセスする場合、ＴＧ１のみを「Ｈ」レベルとし、トランジスタＴＲ４を導通状態とする。その他の制御信号ＴＧ２〜ＴＧ４は「Ｌ」レベルとして非導通状態を維持する。
【００４６】
このような状態で、図２に示した場合と同様にワード線ＷＲ２、センスイネーブルＳＥを立ち上げた場合、ワード線ＷＲ２が立ち上がった場合に参照電圧Ｖｒｅｆとされるノードは、ビット線対ＢＮ１全体ではなくなる。つまり、センスアンプＳＡ内のビット線ＢＮ１に接続される部分（図面Ｑ部参照）のみに参照電圧レベルが供給される。
【００４７】
センスアンプはその一方の入力に安定した電圧が与えられていれば、安定動作が可能なので、その後センスイネーブルを立ち上げれば本セルに保持されているデータを検出することが可能である。
【００４８】
このような構成であれば、センスアンプの動作前にビット線全体をと参照電圧Ｖｒｅｆレベルする必要がなくなるため、参照電圧を印加する場合にビット線容量の影響を受けなくすることが可能となる。
【図面の簡単な説明】
【００４９】
【図１】実施の形態１の半導体記憶回路を示す回路図である。
【図２】実施の形態１の回路の動作を示すタイミングチャートである。
【図３】ダミートランジスタを設けた場合の実施の形態１の半導体記憶回路を示す回路図である。
【図４】ＤＲＡＭのメモリセルのレイアウト方式を示す図である。
【図５】実施の形態２の半導体記憶回路を示す回路図である。
【図６】実施の形態２の半導体記憶回路を示す回路図である。
【図７】実施の形態２の半導体記憶回路を示す回路図である。
【図８】従来の半導体記憶回路を示す回路図である。
【図９】従来の回路の動作を示すタイミングチャートである。
【符号の説明】
【００５０】
ＢＴ、ＢＴ１、ＢＴ２、ＢＮ、ＢＮ１、ＢＮ２    ビット線
ＣＥＬＬＲｅｆ    Ｒｅｆセル
ＣＥＬＬＴ    メモリセル（本セル）
ＰＤＬ    プリチャージ信号線
ＰＲＥ    プリチャージ回路
ＲＥＦ    参照電圧生成回路
ＳＡ    センスアンプ
ＳＥ    センスアンプ駆動信号
ＴＧ１〜ＴＧ４    ビット線対選択信号
ＴＲ１〜ＴＲ７トランジスタ
ＴＲＲｅｆ、ＴＲＲｅｆ１、ＴＲＲｅｆ２    参照電圧供給用トランジスタ
ＴＲＴ    トランジスタ
ＴＲｄｕｍｍｙ    ダミートランジスタ
Ｃ    キャパシタ
Ｖｒｅｆ    参照電圧
ＷＬ、ＷＲ、ＷＲ１、ＷＲ２、ＷＲＰ    ワード線
【図１】
0005557977.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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