(57)【特許請求の範囲】
【請求項１】
絶縁破壊の有無によってプログラミングしうるアンチヒューズ素子である絶縁膜と導通状態の変化によってプログラミングしうるヒューズ素子である金属膜又は金属化合物膜とを積層した構造を有するメモリ素子と、
前記メモリ素子と同一の積層構造を有するゲート構造を持つトランジスタと、
前記メモリ素子の前記金属膜又は前記金属化合物膜に接続される１つの電源側コンタクトプラグ及び１つの接地側コンタクトプラグと、
前記メモリ素子の絶縁膜に電気的に接続される１つの電源側コンタクトプラグとを備えることを特徴とする半導体装置。
【請求項２】
前記金属化合物膜は、金属シリサイド膜であり、
前記メモリ素子は、前記絶縁膜上にポリシリコン膜、前記金属シリサイド膜を順に積層した構造を有することを特徴とする、請求項１に記載の半導体装置。
【請求項３】
前記メモリ素子は、前記絶縁膜上に前記金属膜又は前記金属化合物膜を積層した構造を有し、前記金属膜又は前記金属化合物膜は、前記電源側コンタクトプラグの近傍に他の部分よりも幅が狭くなっている部分を有することを特徴とする、請求項１に記載の半導体装置。
【請求項４】
前記メモリ素子にプログラミングするプログラミング回路を備えることを特徴とする、請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記メモリ素子の状態を識別するセンス回路を備えることを特徴とする、請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
トランジスタのゲート領域及びメモリ素子領域に同一の絶縁膜を同時に形成し、
前記ゲート領域及び前記メモリ素子領域の前記絶縁膜の上方に同一の金属膜又は同一の金属化合物膜を同時に形成して、絶縁破壊の有無によってプログラミングしうるアンチヒューズ素子である絶縁膜と導通状態の変化によってプログラミングしうるヒューズ素子である金属膜又は金属化合物膜とを備えるメモリ素子と、前記メモリ素子と同一の積層構造を有するゲート構造とを同時に形成し、
前記ゲート領域の前記金属膜又は前記金属化合物膜上に１つのコンタクトプラグを形成し、前記メモリ素子領域の前記金属膜又は前記金属化合物膜上に１つの電源側コンタクトプラグ及び１つの接地側コンタクトプラグを形成し、前記メモリ素子領域の前記絶縁膜に電気的に接続される１つの電源側コンタクトプラグを形成することを特徴とする半導体装置の製造方法。
【請求項７】
前記絶縁膜を形成する工程の後、前記金属膜又は前記金属化合物膜を形成する工程の前に、前記ゲート領域及び前記メモリ素子領域の前記絶縁膜上に同一のポリシリコン膜を同時に形成し、
前記金属膜又は前記金属化合物膜を形成する工程において、前記ゲート領域及び前記メモリ素子領域の前記ポリシリコン膜上に同一の金属シリサイド膜を同時に形成することを特徴とする、請求項６に記載の半導体装置の製造方法。
【請求項８】
前記金属膜又は前記金属化合物膜を形成する工程において、電源側コンタクトプラグ形成予定領域の近傍に他の部分よりも幅が狭くなっている部分を有する金属膜を形成することを特徴とする、請求項６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来、メモリ素子として、一度だけ書き込みが可能なワンタイムプログラマブル（ＯＴＰ：One Time Programming）素子がある。
ＯＴＰ素子は、メモリチップにおける不良ビットの救済のために用いたり、チップＩＤ（Identification Data）や不正利用防止のための暗号コードを書き込むのに用いたり、製造後のアナログ素子のトリミングに用いたりするなど、様々な利用方法がある。
【０００３】
ＯＴＰ素子としては、導電膜の導通状態によってプログラミングするもの（これをヒューズ素子という）や絶縁膜の絶縁破壊の有無によってプログラミングするもの（これをアンチヒューズ素子という）などがある。
また、アンチヒューズの直上に層間絶縁膜を介してヒューズを設けることで占有面積を抑えるとともに、アンチヒューズとヒューズとを並列に接続することで、一度切断した経路を再び導通させ、１度だけ書き込み直せるようにした技術もある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−２０５０９６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、上述の技術では、ヒューズをレーザによって切断することでプログラミングを行なうため、ヒューズを露出させるためにパッシベーション膜に開口を設けるための特殊なプロセスが必要となるなど、追加のマスクや追加のプロセスが必要となる。
そこで、追加のマスクや追加のプロセスを必要とせず、トランジスタを含む半導体装置に搭載することが可能なメモリ素子を実現したい。
【課題を解決するための手段】
【０００６】
このため、本半導体装置は、絶縁破壊の有無によってプログラミングしうるアンチヒューズ素子である絶縁膜と導通状態の変化によってプログラミングしうるヒューズ素子である金属膜又は金属化合物膜とを積層した構造を有するメモリ素子と、メモリ素子と同一の積層構造を有するゲート構造を持つトランジスタと、メモリ素子の金属膜又は金属化合物膜に接続される１つの電源側コンタクトプラグ及び１つの接地側コンタクトプラグと、メモリ素子の絶縁膜に電気的に接続される１つの電源側コンタクトプラグとを備えることを要件とする。
本半導体装置の製造方法は、トランジスタのゲート領域及びメモリ素子領域に同一の絶縁膜を同時に形成し、ゲート領域及びメモリ素子領域の絶縁膜の上方に同一の金属膜又は同一の金属化合物膜を同時に形成して、絶縁破壊の有無によってプログラミングしうるアンチヒューズ素子である絶縁膜と導通状態の変化によってプログラミングしうるヒューズ素子である金属膜又は金属化合物膜とを備えるメモリ素子と、メモリ素子と同一の積層構造を有するゲート構造とを同時に形成し、ゲート領域の金属膜又は金属化合物膜上に１つのコンタクトプラグを形成し、メモリ素子領域の金属膜又は金属化合物膜上に１つの電源側コンタクトプラグ及び１つの接地側コンタクトプラグを形成し、メモリ素子領域の絶縁膜に電気的に接続される１つの電源側コンタクトプラグを形成することを要件とする。
【発明の効果】
【０００７】
したがって、本半導体装置及びその製造方法によれば、追加のマスクや追加のプロセスを必要とせず、トランジスタを含む半導体装置にメモリ素子を搭載することができるという利点がある。
【図面の簡単な説明】
【０００８】
【図１】本実施形態にかかる半導体装置に含まれるＯＴＰ素子の構成を示す模式的断面図である。
【図２】本実施形態にかかる半導体装置に含まれるトランジスタの構成を示す模式的断面図である。
【図３】（Ａ），（Ｂ），（ａ），（ｂ）は、本実施形態にかかる半導体装置の製造方法を説明するための模式的断面図である。
【図４】（Ａ），（Ｂ），（ａ），（ｂ）は、本実施形態にかかる半導体装置の製造方法を説明するための模式的断面図である。
【図５】（Ａ），（Ｂ），（ａ），（ｂ）は、本実施形態にかかる半導体装置の製造方法を説明するための模式的断面図である。
【図６】（Ａ），（Ｂ），（ａ），（ｂ）は、本実施形態にかかる半導体装置の製造方法を説明するための模式的断面図である。
【図７】（Ａ），（Ｂ），（ａ），（ｂ）は、本実施形態にかかる半導体装置の製造方法を説明するための模式的断面図である。
【図８】（Ａ），（Ｂ），（ａ），（ｂ）は、本実施形態にかかる半導体装置の製造方法を説明するための模式的断面図である。
【図９】本実施形態にかかる半導体装置に含まれるＯＴＰ素子に接続されるプログラミング回路の構成を示す図である。
【図１０】本実施形態にかかる半導体装置に含まれるＯＴＰ素子に接続されるプログラミング回路の構成を示す模式的断面図である。
【図１１】本実施形態にかかる半導体装置に含まれるＯＴＰ素子に対するプログラミングの方法を説明するための図である。
【図１２】（Ａ）は、本実施形態にかかる半導体装置に含まれるヒューズ素子に対するプログラミングの方法を説明するための図であり、（Ｂ）は、本実施形態にかかる半導体装置に含まれるアンチヒューズ素子に対するプログラミングの方法を説明するための図である。
【図１３】本実施形態にかかる半導体装置に含まれるＯＴＰ素子に接続されるセンス回路の構成を示す図である。
【図１４】本実施形態にかかる半導体装置に含まれるＯＴＰ素子のプログラミング状態とセンス回路からの出力信号との関係を示す図である。
【図１５】本実施形態にかかる半導体装置に含まれるＯＴＰ素子に接続されるセンス回路の動作を説明するための図である。
【図１６】本実施形態にかかる半導体装置に含まれるＯＴＰ素子に接続されるセンス回路の動作を説明するための図である。
【図１７】本実施形態にかかる半導体装置に含まれるＯＴＰ素子を、メモリチップの不良ビットの救済に用いる場合について説明するための図である。
【図１８】本実施形態にかかる半導体装置に含まれるＯＴＰ素子を、チップＩＤを書き込むのに用いる場合について説明するための図である。
【図１９】（Ａ）は、本実施形態にかかる半導体装置に含まれるＯＴＰ素子の変形例の構成を示す模式的断面図であり、（Ｂ）はその模式的平面図である。
【発明を実施するための形態】
【０００９】
以下、図面により、本発明の実施の形態にかかる半導体装置及びその製造方法について、図１〜図１８を参照しながら説明する。
本実施形態にかかる半導体装置は、トランジスタを備える半導体装置であって、メモリ素子としてのＯＴＰ素子を備える。ここで、ＯＴＰ素子は、一度だけ書き込みが可能な不揮発性メモリ素子である。
【００１０】
ここで、トランジスタを備える半導体装置は、例えば、ＤＲＡＭ（Dynamic Random Access Memory）やＳＲＡＭ（Static Random Access Memory）などの複数のトランジスタを備える半導体記憶装置、複数のトランジスタを集積した半導体集積回路を備える半導体装置などである。
本実施形態では、トランジスタとして、ＭＯＳ（Metal Oxide Semiconductor）型トランジスタ、即ち、ＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ：Metal Oxide Semiconductor Field Effect Transistor）を備える半導体装置である。ここでは、図２に示すように、ｎ型チャネルＭＯＳ（ｎＭＯＳ）トランジスタ１とｐ型チャネルＭＯＳ（ｐＭＯＳ）トランジスタ２とを含む相補型ＭＯＳ（ＣＭＯＳ：Complementary Metal Oxide Semiconductor）構造を備える半導体装置である。
【００１１】
ここで、ｎＭＯＳトランジスタ１及びｐＭＯＳトランジスタ２は、ゲート電極３、ソース領域４、ドレイン領域５を備え、それぞれ、コンタクトプラグ６〜８を介して配線９〜１１に接続されている。なお、図２中、符号１２は素子分離領域であり、符号５２は層間絶縁膜である。
そして、ｎＭＯＳトランジスタ１及びｐＭＯＳトランジスタ２のゲート領域の構造、即ち、ゲート構造は、酸化膜（絶縁膜）１３上にゲート電極３を備える構造になっている。つまり、ゲート構造は、酸化膜１３と、ポリシリコン膜１４と、金属シリサイド膜（金属化合物膜；シリコン金属化合物膜）１５とを順に積層した３層構造になっている。ここでは、金属シリサイド膜１５は、自己整合的に作られる金属サリサイド膜である。
【００１２】
また、ＯＴＰ素子１６は、上述のゲート構造と同一の積層構造になっており、酸化膜（絶縁膜）１７上にゲート電極構造を備える構造になっている。つまり、ＯＴＰ素子１６は、上述のゲート構造と同様に、酸化膜（絶縁膜）１７と、ポリシリコン膜１８と、金属シリサイド膜（金属化合物膜；シリコン金属化合物膜）１９とを順に積層した３層構造になっている。ここでは、金属シリサイド膜１９は、自己整合的に作られる金属サリサイド膜である。このように、本ＯＴＰ素子１６は、上述のトランジスタと同様に、ＭＯＳ構造を備える。
【００１３】
このため、本ＯＴＰ素子１６は、追加のマスクや追加のプロセス、即ち、特別な素子形成プロセスを必要とせず、上述のトランジスタ１，２を備える半導体装置を形成するＣＭＯＳプロセスによって形成することが可能である。これにより、コストを抑えることが可能となる。
ここでは、ＯＴＰ素子１６の酸化膜１７は、上述のゲート構造に含まれる酸化膜１３と同一であり、例えばＳｉＯ２膜である。
【００１４】
なお、ここでは、絶縁膜として、酸化膜を用いているが、これに限られるものではなく、例えばＳｉ３Ｎ４膜などの窒化膜を用いても良い。つまり、半導体装置に備えられるトランジスタとＯＴＰ素子とが同一の積層構造になっていれば良く、ＭＩＳ（Metal Insulator Semiconductor）型トランジスタ、即ち、ＭＩＳＦＥＴを備える半導体装置に、ＭＩＳ構造のＯＴＰ素子を備えるものとしても良い。
【００１５】
ＯＴＰ素子１６のポリシリコン膜１８は、上述のゲート構造に含まれるポリシリコン膜１４と同一である。なお、ポリシリコン膜を多結晶シリコン膜ともいう。
ＯＴＰ素子１６の金属シリサイド膜１９は、上述のゲート構造に含まれる金属シリサイド膜１５と同一であり、例えばコバルトシリサイド膜やニッケルシリサイド膜である。
そして、ＯＴＰ素子１６の絶縁膜１７は、電圧を印加することによって絶縁破壊を生じうるので、絶縁破壊の有無によってプログラミングが可能である。また、ＯＴＰ素子１６の金属シリサイド膜１９は、電流を流すことによって生じるエレクトロマイグレーションによって破壊され、導通状態が変わりうるので、導通状態の変化によってプログラミングが可能である。
【００１６】
ここで、金属シリサイド膜１９の破壊には、金属シリサイド膜１９が切断される場合だけでなく、金属シリサイド膜１９が高抵抗化する場合も含まれる。金属シリサイド膜１９が切断されると、導通状態から非導通状態に変わるため、この導通状態の変化によってプログラミングが可能である。また、金属シリサイド膜１９が高抵抗化すると、低抵抗状態から高抵抗状態に変わるため、この導通状態の変化によってプログラミングが可能である。なお、本実施形態のように、ポリシリコン膜１８上に金属シリサイド膜１９を積層する場合、エレクトロマイグレーションによって金属シリサイド膜１９が破壊されても、導電膜であるポリシリコン膜１８を通じて電流が流れるが、これらの膜の全体の抵抗値は変化するため、導通状態は変わることになる。
【００１７】
このため、本ＯＴＰ素子１６は、一つの素子内に、金属シリサイド膜１９の導通状態の変化によってプログラミングしうるヒューズ素子と、絶縁膜１７の絶縁破壊の有無によってプログラミングしうるアンチヒューズ素子とを備え、一つの素子で２つの機能を有する。つまり、本ＯＴＰ素子１６は、絶縁膜１７の絶縁破壊の有無、及び、金属シリサイド膜１９の導通状態の変化によってプログラミングしうるものであって、ヒューズ素子（Fuse）としての金属シリサイド膜１９と、アンチヒューズ素子（Anti-Fuse）としての絶縁膜１７とを備える。このため、本ＯＴＰ素子１６は、一つの素子で４値（２ビット分）を記憶させることが可能である。これを多値記憶可能なＯＴＰ素子という。
【００１８】
このように、ヒューズ素子１９とアンチヒューズ素子１７とを積層した構造を有するＯＴＰ素子１６とすることで、素子面積（搭載面積）を低減することが可能である。一般に、ＯＴＰ素子、ヒューズ素子、アンチヒューズ素子では、高電圧を印加したり、大電流を流したりして、素子を破壊することになるため、ダメージが周辺の素子に及ばないように周辺の素子との間隔を大きくあけなければならず、搭載面積が大きくなる。これに対し、本ＯＴＰ素子１６では搭載面積を低減することが可能である。
【００１９】
なお、ここでは、ヒューズ素子１９及びアンチヒューズ素子１７は、電気的にプログラム可能な素子である。このため、これらを電気ヒューズ素子、電気アンチヒューズ素子という。また、ヒューズ素子１９をエレクトロマイグレーション破壊型素子ともいう。また、アンチヒューズ素子１７を絶縁破壊型素子ともいう。
ところで、ＯＴＰ素子１６には、２つの電源側コンタクトプラグ２０，２１、及び、１つの接地側コンタクトプラグ２２が設けられている。つまり、ＯＴＰ素子１６の金属シリサイド膜１９に１つの電源側コンタクトプラグ２０、及び、１つの接地側コンタクトプラグ２２が接続されており、絶縁膜１７に１つの電源側コンタクトプラグ２１が接続されている。
【００２０】
ここでは、ｐ型Ｓｉ基板２６を用い、これは接地されているため、基板２６と異なる導電型のウェル、即ち、ｎ型ウェル２７上にＯＴＰ素子１６が形成されている。さらに、ｎ型ウェル２７を素子分離領域１２の外側まで延ばし、その外側の領域にウェルタップ２８が形成されている。そして、ウェルタップ２８上に電源側コンタクトプラグ２１が形成されている。これにより、絶縁膜１７に電源側コンタクトプラグ２１が接続されている。
【００２１】
そして、電源側コンタクトプラグ２０及び電源側コンタクトプラグ２１には、それぞれ、第１パッド２３（電極パッド；ＰＡＤ１）、第２パッド２４（電極パッド；ＰＡＤ２）が接続されており、これらの第１パッド２３及び第２パッド２４を介して、図示しない電源から高電圧を印加できるようになっている。また、接地側コンタクトプラグ２２には、接地されているｐ型Ｓｉ基板２６に後述するｎＭＯＳトランジスタ６１を介して接続される配線（金属配線）２５が接続されている（図１０参照）。なお、図１中、符号１２は素子分離領域であり、符号５２は層間絶縁膜である。
【００２２】
次に、本実施形態にかかる半導体装置の製造方法について、図３〜図８を参照しながら説明する。
ここでは、トランジスタ１，２及びこれと同一積層構造のＯＴＰ素子１６を備える半導体装置を、ＣＭＯＳプロセスによって形成する場合を例に挙げて説明する。
まず、図３（Ａ），（ａ）に示すように、例えばＳＴＩ（Shallow Trench Isolation）法によって、Ｓｉ基板２６（ここではｐ型Ｓｉ基板）上に浅い溝を形成し、この溝に例えばＳｉＯ２などの絶縁材料を埋め込んで、素子分離領域１２を形成する。これにより、ｎＭＯＳＦＥＴ領域、ｐＭＯＳＦＥＴ領域、ＯＴＰ素子領域が規定される。
【００２３】
次に、図３（Ｂ），（ｂ）に示すように、Ｓｉ基板２６上に、図示しないレジストマスクを用いてイオン注入を行なって、ウェル２７，２９及び閾値制御のためのチャネル３０，３１を形成する。ここでは、Ｓｉ基板２６上のｎＭＯＳトランジスタ領域にｐ型ウェル２９及びｐ型チャネル３０を形成し、ｐＭＯＳトランジスタ領域にｎ型ウェル２７及びｎ型チャネル３１を形成し、ＯＴＰ素子領域にｎ型ウェル２７を形成する。なお、ＯＴＰ素子領域にも同様にｎ型チャネル３１を形成しても良い。
【００２４】
次に、図４（Ａ），（ａ）に示すように、Ｓｉ基板２６上のｎＭＯＳトランジスタ領域、ｐＭＯＳトランジスタ領域及びＯＴＰ素子領域に、ゲート構造及びＯＴＰ素子１６に含まれる酸化膜（絶縁膜）１３，１７を形成する。ここでは、ｎＭＯＳトランジスタ領域、ｐＭＯＳトランジスタ領域及びＯＴＰ素子領域に同一の酸化膜１３，１７を同時に形成する。なお、ここでは、酸化膜１３，１７の厚さが約１〜約２ｎｍになるようにエッチングによって厚さを調整する。
【００２５】
次に、図４（Ｂ），（ｂ）に示すように、Ｓｉ基板２６上の全面に、ゲート構造及びＯＴＰ素子１６に含まれるポリシリコン膜１４，１８を形成する。ここでは、ｎＭＯＳトランジスタ領域、ｐＭＯＳトランジスタ領域及びＯＴＰ素子領域に同一のポリシリコン膜１４，１８を同時に形成する。
次に、図５（Ａ），（ａ）に示すように、エッチングによって酸化膜１３，１７及びポリシリコン膜１４，１８をパターニングする。これにより、ｎＭＯＳトランジスタ領域及びｐＭＯＳトランジスタ領域のそれぞれの領域に、酸化膜１３上にポリシリコン膜１４が積層された２層構造が形成される。また、ＯＴＰ素子領域に、酸化膜１７上にポリシリコン膜１８が積層された２層構造が形成される。
【００２６】
このようにして、トランジスタ１，２のゲート領域及びＯＴＰ素子領域に同一の酸化膜１３，１７が同時に形成され、ゲート領域及びＯＴＰ素子領域の酸化膜１３，１７上に同一のポリシリコン膜１４，１８が同時に形成される。
次に、図５（Ｂ），（ｂ）に示すように、レジストマスク３２を用いて、ｎＭＯＳトランジスタ領域のゲート構造を挟んで両側に浅くｎ型不純物をイオン注入して、エクステンション拡散層３３，３４を形成する。
【００２７】
次に、図６（Ａ），（ａ）に示すように、レジストマスク３５を用いて、ｐＭＯＳトランジスタ領域のゲート構造を挟んで両側に浅くｐ型不純物をイオン注入して、エクステンション拡散層３６，３７を形成する。なお、ＯＴＰ素子領域においても、エクステンション拡散層３６，３７を形成するのと同様に、ｐ型不純物を浅くイオン注入してエクステンション拡散層を形成しても良い。
【００２８】
次に、図６（Ｂ），（ｂ）に示すように、パターニング及びエッチングによって、上述のようにして形成された２層構造の側面にサイドウォールスペーサ３８，３９を形成する。
次に、図７（Ａ），（ａ）に示すように、レジストマスク４０を用いて、ｎＭＯＳトランジスタ領域のゲート構造及びサイドウォールスペーサ３８を挟んで両側に深くｎ型不純物をイオン注入して、ソース拡散層４１及びドレイン拡散層４２を形成する。これと同時に、ＯＴＰ素子領域のｎ型ウェル２７の素子分離領域１２の外側に延びている領域に深くｎ型不純物をイオン注入して、ウェルタップ拡散層４３を形成する。
【００２９】
次に、図７（Ｂ），（ｂ）に示すように、レジストマスク４４を用いて、ｐＭＯＳトランジスタ領域のゲート構造及びサイドウォールスペーサ３８を挟んで両側に深くｐ型不純物をイオン注入して、ソース拡散層４５及びドレイン拡散層４６を形成する。なお、ＯＴＰ素子領域においても、ソース拡散層４５及びドレイン拡散層４６を形成するのと同様に、ｐ型不純物を深くイオン注入して拡散層を形成しても良い。
【００３０】
次に、図８（Ａ），（ａ）に示すように、ポリシリコン膜１４，１８、ソース拡散層４１、ドレイン拡散層４２及びウェルタップ拡散層４３の上に、金属シリサイド膜（金属化合物膜）１５，１９，４７〜５１を形成する。ここでは、金属膜を形成した後、エッチング、アニールを行なって、ポリシリコン膜１４，１８、ソース拡散層４１、ドレイン拡散層４２及びウェルタップ拡散層４３の上に、例えば膜厚約１０〜約３０ｎｍの金属シリサイド膜１５，１９，４７〜５１を形成する。このように、トランジスタ１，２のゲート領域及びＯＴＰ素子領域のポリシリコン膜１４，１８上に同一の金属シリサイド膜１５，１９を同時に形成する。つまり、トランジスタ１，２のゲート領域及びＯＴＰ素子領域の酸化膜１３，１７の上方に同一の金属化合物膜１５，１９を同時に形成する。
【００３１】
これにより、ｎＭＯＳトランジスタ領域及びｐＭＯＳトランジスタ領域において、酸化膜１３、ポリシリコン膜１４、金属シリサイド膜１５を積層させた３層構造のゲート構造が形成される。つまり、酸化膜１３とゲート電極３とを含むゲート構造が形成される。また、ｎＭＯＳトランジスタ領域において、ソース拡散層４１の表面に金属シリサイド膜４７を有するソース領域４が形成され、ドレイン拡散層４２の表面に金属シリサイド膜４８を有するドレイン領域５が形成される。さらに、ｐＭＯＳトランジスタ領域において、ソース拡散４５の表面に金属シリサイド膜４９を有するソース領域４が形成され、ドレイン拡散層４６の表面に金属シリサイド膜５０を有するドレイン領域５が形成される。
【００３２】
また、ＯＴＰ素子領域において、酸化膜１７、ポリシリコン膜１８、金属シリサイド膜１９を積層させた３層構造のＯＴＰ素子１６が形成される。また、ウェルタップ拡散層４３の表面に金属シリサイド膜５１を有するウェルタップ２８が形成される。
次に、図８（Ｂ），（ｂ）に示すように、全面に層間絶縁膜５２を形成した後、コンタクトホール５３を形成し、このコンタクトホール５３をコンタクトプラグの材料（金属材料）で埋め込んで、コンタクトプラグ６〜８，２０〜２２を形成する。
【００３３】
ここでは、ｎＭＯＳトランジスタ領域及びｐＭＯＳトランジスタ領域において、ゲート電極３を含むゲート構造、ソース領域４及びドレイン領域５にコンタクトプラグ６〜８を接続する。つまり、ゲート構造の最上層を構成する金属シリサイド膜１５上に１つのコンタクトプラグ６を形成する。また、ソース領域４の表面に形成されている金属シリサイド膜４７，４９上のそれぞれに１つのコンタクトプラグ７を形成する。さらに、ドレイン領域５の表面に形成されている金属シリサイド膜４８，５０上のそれぞれに１つのコンタクトプラグ８を形成する。
【００３４】
また、ＯＴＰ素子領域において、ＯＴＰ素子１６及びウェルタップ２８の上方にコンタクトプラグ２０〜２２を接続する。つまり、ＯＴＰ素子１６の最上層を構成する金属シリサイド膜１９上に、２つのコンタクトプラグ、即ち、１つの電源側コンタクトプラグ２０及び１つの接地側コンタクトプラグ２２を形成する。また、ウェルタップ２８の表面に形成されている金属シリサイド膜５１上に、１つの電源側コンタクトプラグ２１を形成する。つまり、ｎ型ウェル２７及びウェルタップ２８を介して、ＯＴＰ素子１６の酸化膜１７に接続される１つの電源側コンタクトプラグ２１を形成する。
【００３５】
その後、図示しない配線層を形成する工程を経て、トランジスタ１，２及びこれと同一積層構造のＯＴＰ素子１６を備える半導体装置が製造される。
ここでは、ＯＴＰ素子領域においては、ＯＴＰ素子１６上に形成された電源側コンタクトプラグ２０及びウェルタップ２８上に形成された電源側コンタクトプラグ２１のそれぞれに接続されるように、後述のプログラミング回路６０やセンス回路７０を接続するための配線、及び、第１パッド２３及び第２パッド２４を形成する（図１０参照）。また、ｎＭＯＳトランジスタ領域及びｐＭＯＳトランジスタ領域においては、配線９〜１１を形成する（図２参照）。
【００３６】
なお、ここでは、ＣＭＯＳ構造のトランジスタ１，２を形成する場合を例に挙げて説明しているが、当然のことながら、ＯＴＰ素子１６に接続される後述のプログラミング回路６０やセンス回路７０を構成するトランジスタについても同様の方法で形成される。
ところで、本半導体装置は、図９，図１０に示すように、ＯＴＰ素子１６にプログラミングするプログラミング回路６０を備える。ここでは、プログラミング回路６０は、２つの電源側コンタクトプラグ２０，２１を介してＯＴＰ素子１６に接続された第１及び第２パッド２３，２４と、１つの接地側コンタクトプラグ２２を介してＯＴＰ素子１６に接続されたｎ型チャネルＭＯＳ（ｎＭＯＳ）トランジスタ、即ち、ｎ型チャネルＭＯＳＦＥＴ６１とを備える。ここでは、図１０に示すように、１つの接地側コンタクトプラグ２２には、配線２５及びコンタクトプラグ６２を介して、ｎＭＯＳトランジスタ６１のドレイン領域６３が接続されている。また、ｎＭＯＳトランジスタ６１のソース領域６４は、コンタクトプラグ６５、配線６６及びコンタクトプラグ６７を介して、ｐ型Ｓｉ基板２６上に接続され、接地されている。なお、図１０では、ヒューズ素子（金属シリサイド膜）１９の破壊箇所を符号Ｘで示し、アンチヒューズ素子（絶縁膜）１７の破壊箇所を符号Ｙで示している。
【００３７】
つまり、本ＯＴＰ素子１６は、図９に示すように、電源側にヒューズ素子１９とアンチヒューズ素子１７のそれぞれに別個に接続される２つの端子２０，２１を有し、接地側にヒューズ素子１９とアンチヒューズ素子１７の両方に接続される１つの端子２２（共通端子）を有する。そして、このＯＴＰ素子１６には、電源側の２つの端子２０，２１のそれぞれに接続された第１及び第２パッド２３，２４と、接地側の１つの端子２２に接続されたｎＭＯＳトランジスタ６１（共通回路）とを備えるプログラミング回路６０が接続されている。なお、プログラミング回路６０を、切断回路、あるいは、書込回路ともいう。
【００３８】
このように一つのＯＴＰ素子１６に３つの端子２０〜２２を設けることで、ＯＴＰ素子１６に含まれるヒューズ素子１９及びアンチヒューズ素子１７のプログラミング回路６０を共用することができ、プログラミング回路６０の面積（搭載面積）を低減することが可能である。一般に、ＯＴＰ素子、ヒューズ素子、アンチヒューズ素子では、高電圧を印加したり、大電流を流したりして、素子を破壊することによってプログラミングするため、プログラミング回路の面積が大きくなる。これに対し、本ＯＴＰ素子１６ではプログラミング回路６０の面積を低減することが可能である。これにより、コストを抑えることが可能となる。
【００３９】
また、本ＯＴＰ素子１６は、高い信頼性を有する２値（１ビット分）を記憶するメモリ素子としても利用することができる。つまり、ヒューズ素子１９は金属シリサイド膜のエレクトロマイグレーションを利用して書き込むものであり、アンチヒューズ素子１７は絶縁膜の絶縁破壊を利用して書き込むものであり、メカニズムが異なる。このため、不良が発生するメカニズムも異なり、一方に不良が発生した場合（例えば一度切断したものがつながってしまう等）に、他方に不良が発生する確率は極めて低く、他方は正常のまま残る可能性が高い。したがって、２値（１ビット分）を記憶するメモリ素子として利用した場合、高い信頼性が得られる。
【００４０】
上述のように構成されるプログラミング回路６０を用いて、以下のようにして、ＯＴＰ素子１６にプログラミングを行なう。
本ＯＴＰ素子１６では、図１１に示すように、ヒューズ素子（金属シリサイド膜）１９の破壊／未破壊、アンチヒューズ素子（絶縁膜）１７の破壊／未破壊の組み合わせによって、４つの異なる状態（４値；２ビット分）をプログラミングすることができる。
【００４１】
まず、第１パッド２３及び第２パッド２４に電圧を印加せず（即ち、ＯＰＥＮ状態とし）、ｎＭＯＳトランジスタ６１のゲートに入力されるイネーブル信号を「０」としてｎＭＯＳトランジスタ６１を「ｏｆｆ」にする。この場合、ヒューズ素子（金属シリサイド膜）１９及びアンチヒューズ素子（絶縁膜）１７は破壊されない。これにより、ヒューズ素子１９を未破壊（Ｓｈｏｒｔ）とし、アンチヒューズ素子１７を未破壊（Ｏｐｅｎ）とした第１の状態（第１の値）をＯＴＰ素子１６に書き込むことができる。
【００４２】
次に、第１パッド２３に電圧を印加し、第２パッド２４に電圧を印加せず（即ち、ＯＰＥＮ状態とし）、ｎＭＯＳトランジスタ６１のゲートに入力されるイネーブル信号を「１」としてｎＭＯＳトランジスタ６１を「ｏｎ」にする。この場合、ヒューズ素子（金属シリサイド膜）１９はエレクトロマイグレーションによって破壊され［図１２（Ａ）参照］、アンチヒューズ素子（絶縁膜）１７は破壊されない。これにより、ヒューズ素子１９を破壊（Ｏｐｅｎ）とし、アンチヒューズ素子１７を未破壊（Ｏｐｅｎ）とした第２の状態（第２の値）をＯＴＰ素子１６に書き込むことができる。
【００４３】
次に、第１パッド２３に電圧を印加せず（即ち、ＯＰＥＮ状態とし）、第２パッド２４に電圧を印加し、ｎＭＯＳトランジスタ６１のゲートに入力されるイネーブル信号を「１」としてｎＭＯＳトランジスタ６１を「ｏｎ」にする。この場合、ヒューズ素子（金属シリサイド膜）１９は破壊されず、アンチヒューズ素子（絶縁膜）１７は絶縁破壊される［図１２（Ｂ）参照］。これにより、ヒューズ素子１９を未破壊（Ｓｈｏｒｔ）とし、アンチヒューズ素子１７を破壊（Ｓｈｏｒｔ）とした第３の状態（第３の値）をＯＴＰ素子１６に書き込むことができる。
【００４４】
次に、第１パッド２３及び第２パッド２４に電圧を印加し、ｎＭＯＳトランジスタ６１のゲートに入力されるイネーブル信号を「１」としてｎＭＯＳトランジスタ６１を「ｏｎ」にする。この場合、ヒューズ素子（金属シリサイド膜）１９はエレクトロマイグレーションによって破壊され［図１２（Ａ）参照］、アンチヒューズ素子（絶縁膜）１７は絶縁破壊される［図１２（Ｂ）参照］。これにより、ヒューズ素子１９を破壊（Ｏｐｅｎ）とし、アンチヒューズ素子１７を破壊（Ｓｈｏｒｔ）とした第４の状態（第４の値）をＯＴＰ素子１６に書き込むことができる。
【００４５】
ところで、本半導体装置は、図１３に示すように、ＯＴＰ素子１６の状態を識別するセンス回路７０を備える。
本実施形態では、２つの電源側コンタクトプラグ２０，２１及び１つの接地側コンタクトプラグ２２に接続され、ＯＴＰ素子１６の酸化膜１７の絶縁破壊の有無、及び、金属シリサイド膜１９の導通状態の変化を識別するセンス回路７０を備える。つまり、ＯＴＰ素子１６は、電源側にヒューズ素子１９とアンチヒューズ素子１７のそれぞれに別個に接続される２つの端子２０，２１を有し、接地側にヒューズ素子１９とアンチヒューズ素子１７の両方に接続される１つの端子２２（共通端子）を有する。そして、このＯＴＰ素子１６には、電源側の２つの端子２０，２１のそれぞれに接続されたヒューズ素子用回路７１及びアンチヒューズ素子用回路７２と、接地側の１つの端子２２に接続されたｎＭＯＳトランジスタ６１（共通回路）とを備えるセンス回路７０が接続されている。なお、センス回路７０を、読出回路ともいう。
【００４６】
本実施形態では、ヒューズ素子用回路７１とアンチヒューズ素子用回路７２とは、図１３に示すように、同一の回路構成になっている。
つまり、ヒューズ素子用回路７１は、ＯＴＰ素子１６の電源側の端子２０に接続されたｎＭＯＳトランジスタ（ｎＭＯＳＦＥＴ）７３と、これに接続されたｐＭＯＳトランジスタ（ｐＭＯＳＦＥＴ）７４と、これらのＭＯＳトランジスタ７３，７４の間のノードＡに接続されたバッファ７５とを備える。
【００４７】
ここで、ｎＭＯＳトランジスタ７３は、ヒューズ素子１９の状態（破壊／未破壊）を識別する動作（センスモード）を有効にするためのスイッチとして機能するトランジスタである。つまり、ｎＭＯＳトランジスタ７３は、ヒューズ素子１９の状態を読み出す動作（リードモード）を有効にするためのスイッチとして機能するトランジスタである。このｎＭＯＳトランジスタ７３を、センス動作トランジスタ、あるいは、リード動作トランジスタという。ここでは、ｎＭＯＳトランジスタ７３は、ソースがＯＴＰ素子１６の電源側の端子２０に接続されており、ドレインがノードＡを介してｐＭＯＳトランジスタ７４のソースに接続されている。そして、ｎＭＯＳトランジスタ７３のゲートにセンス動作を有効にするための第１センス信号（ＳＥＮＳＥ１）が入力されるようになっている。
【００４８】
ｐＭＯＳトランジスタ７４は、センスモード時に、ヒューズ素子１９の素子抵抗と比較するための抵抗素子（基準負荷素子）として機能するトランジスタである。ここでは、ｐＭＯＳトランジスタ７４は、ゲートが接地されており、ドレインが電源電圧ＶＤＤの電源線に接続されており、ソースがノードＡを介してｎＭＯＳトランジスタ７３に接続されている。このｐＭＯＳトランジスタ７４をオン抵抗トランジスタという。
【００４９】
バッファ７５は、センスモード時に、ノードＡの電圧を増幅して、第１出力信号（ＦＯ１）として出力する信号増幅バッファである。センスモード時に、ノードＡは、ヒューズ素子１９の状態に応じた中間電位になる。このノードＡの電圧をバッファ７５によって増幅して第１出力信号として出力するようになっている。
同様に、アンチヒューズ素子用回路７２は、ＯＴＰ素子１６の電源側の端子２１に接続されたｎＭＯＳトランジスタ（ｎＭＯＳＦＥＴ）７６と、これに接続されたｐＭＯＳトランジスタ（ｐＭＯＳＦＥＴ）７７と、これらのＭＯＳトランジスタ７６，７７の間のノードＢに接続されたバッファ７８とを備える。
【００５０】
ここで、ｎＭＯＳトランジスタ７６は、アンチヒューズ素子１７の状態（破壊／未破壊）を識別する動作（センスモード）を有効にするためのスイッチとして機能するトランジスタである。つまり、ｎＭＯＳトランジスタ７６は、アンチヒューズ素子１７の状態を読み出す動作（リードモード）を有効にするためのスイッチとして機能するトランジスタである。このｎＭＯＳトランジスタ７６を、センス動作トランジスタ、あるいは、リード動作トランジスタという。ここでは、ｎＭＯＳトランジスタ７６は、ソースがＯＴＰ素子１６の電源側の端子２１に接続されており、ドレインがノードＢを介してｐＭＯＳトランジスタ７７のソースに接続されている。そして、ｎＭＯＳトランジスタ７６のゲートにセンス動作を有効にするための第２センス信号（ＳＥＮＳＥ２）が入力されるようになっている。
【００５１】
ｐＭＯＳトランジスタ７７は、センスモード時に、アンチヒューズ素子１７の素子抵抗と比較するための抵抗素子（基準負荷素子）として機能するトランジスタである。ここでは、ｐＭＯＳトランジスタ７７は、ゲートが接地されており、ドレインが電源電圧ＶＤＤの電源線に接続されており、ソースがノードＢを介してｎＭＯＳトランジスタ７６に接続されている。このｐＭＯＳトランジスタ７７をオン抵抗トランジスタという。
【００５２】
バッファ７８は、センスモード時に、ノードＢの電圧を増幅して、第２出力信号（ＦＯ２）として出力する信号増幅バッファである。センスモード時に、ノードＢは、アンチヒューズ素子１７の状態に応じた中間電位になる。このノードＢの電圧をバッファ７８によって増幅して第２出力信号として出力するようになっている。
このように構成されるセンス回路７０を用いて、ＯＴＰ素子１６にプログラミングされている４つの異なる状態を識別することができる。
【００５３】
なお、センスモード時には、ｎＭＯＳトランジスタ７３，７６のゲートに入力される第１センス信号及び第２センス信号は「１」とし、ｎＭＯＳトランジスタ６１のゲートに入力されるイネーブル信号は「１」とし、第１及び第２パッド２３，２４はオープンにする。
ここでは、図１４に示すように、ヒューズ素子（金属シリサイド膜）１９を未破壊とし、アンチヒューズ素子（絶縁膜）１７を未破壊とした第１の状態がＯＴＰ素子１６に書き込まれている場合、ヒューズ素子用回路７１から第１出力信号（ＦＯ１）として「Ｌ」レベルの信号が出力され、アンチヒューズ素子用回路７２から第２出力信号（ＦＯ２）として「Ｈ」レベルの信号が出力される。
【００５４】
また、ヒューズ素子１９を破壊とし、アンチヒューズ素子１７を未破壊とした第２の状態がＯＴＰ素子１６に書き込まれている場合、ヒューズ素子用回路７１から第１出力信号として「Ｈ」レベルの信号が出力され、アンチヒューズ素子用回路７２から第２出力信号として「Ｈ」レベルの信号が出力される。
また、ヒューズ素子１９を未破壊とし、アンチヒューズ素子１７を破壊とした第３の状態がＯＴＰ素子１６に書き込まれている場合、ヒューズ素子用回路７１から第１出力信号として「Ｌ」レベルの信号が出力され、アンチヒューズ素子用回路７２から第２出力信号として「Ｌ」レベルの信号が出力される。
【００５５】
また、ヒューズ素子１９を破壊とし、アンチヒューズ素子１７を破壊とした第４の状態がＯＴＰ素子１６に書き込まれている場合、ヒューズ素子用回路７１から第１出力信号として「Ｈ」レベルの信号が出力され、アンチヒューズ素子用回路７２から第２出力信号として「Ｌ」レベルの信号が出力される。
以下、本センス回路７０の動作を、ヒューズ素子１９及びアンチヒューズ素子１７の両方とも未破壊の場合（第１の状態）、及び、ヒューズ素子１９及びアンチヒューズ素子１７の両方とも破壊の場合（第４の状態）を例に挙げて、より具体的に説明する。
【００５６】
最初に、ヒューズ素子１９及びアンチヒューズ素子１７の両方とも未破壊の場合（第１の状態）のセンス回路７０の動作について、図１５を参照しながら説明する。
まず、ｎＭＯＳトランジスタ７３，７６のゲートに入力される第１センス信号及び第２センス信号を「１」とし、ｎＭＯＳトランジスタ６１のゲートに入力されるイネーブル信号を「１」とし、第１及び第２パッド２３，２４をオープンにする。これにより、ヒューズ素子１９及びアンチヒューズ素子１７のセンスモードが有効になる。
【００５７】
ここでは、ヒューズ素子１９は、未破壊のため、導通状態になっている。このため、ヒューズ素子１９は、電源電圧ＶＤＤ側（高電位側）に接続されているオン抵抗トランジスタ７４よりも低抵抗になっている。したがって、ノードＡの電位は、グランド電圧ＶＳＳ側（低電位側）の電位（０Ｖ）に近づき、「Ｌ」レベルになる。そして、ノードＡの電位、即ち、「Ｌ」レベルの信号は、信号増幅バッファ７５によって増幅され、ヒューズ素子用回路７１の第１出力信号として出力される。なお、図１５中、矢印は、ノードＡの電荷がグランド電圧ＶＳＳ側に放電される様子を示している。
【００５８】
一方、アンチヒューズ素子１７は、未破壊のため、絶縁状態になっている。このため、アンチヒューズ素子１７は、電源電圧ＶＤＤ側に接続されているオン抵抗トランジスタ７７よりも高抵抗になっている。したがって、ノードＢの電位は、電源電圧ＶＤＤ側の電位に近づき、「Ｈ」レベルになる。そして、ノードＢの電位、即ち、「Ｈ」レベルの信号は、信号増幅バッファ７８によって増幅され、アンチヒューズ素子用回路７２の第２出力信号として出力される。なお、図１５中、矢印は、ノードＢが電源電圧ＶＤＤ側の電位の近くまで充電される様子を示している。
【００５９】
次に、ヒューズ素子１９及びアンチヒューズ素子１７の両方とも破壊の場合（第４の状態）のセンス回路７０の動作について図１６を参照しながら説明する。
まず、ｎＭＯＳトランジスタ７３，７６のゲートに入力される第１センス信号及び第２センス信号を「１」とし、ｎＭＯＳトランジスタ６１のゲートに入力されるイネーブル信号を「１」とし、第１及び第２パッド２３，２４をオープンにする。これにより、ヒューズ素子１９及びアンチヒューズ素子１７のセンスモードが有効になる。
【００６０】
ここでは、ヒューズ素子１９は、破壊のため、切断状態（高抵抗状態を含む）になっている。このため、ヒューズ素子１９は、電源電圧ＶＤＤ側に接続されているオン抵抗トランジスタ７４よりも高抵抗になっている。したがって、ノードＡの電位は、電源電圧ＶＤＤ側の電位に近づき、「Ｈ」レベルになる。そして、ノードＡの電位、即ち、「Ｈ」レベルの信号は、信号増幅バッファ７５によって増幅され、ヒューズ素子用回路７１の第１出力信号として出力される。なお、図１６中、矢印は、ノードＡが電源電圧ＶＤＤ側の電位の近くまで充電される様子を示している。
【００６１】
一方、アンチヒューズ素子１７は、破壊のため、導通状態になっている。このため、アンチヒューズ素子１７は、電源電圧ＶＤＤ側に接続されているオン抵抗トランジスタ７７よりも低抵抗になっている。したがって、ノードＢの電位は、グランド電圧ＶＳＳ側の電位（０Ｖ）に近づき、「Ｌ」レベルになる。そして、ノードＢの電位、即ち、「Ｌ」レベルの信号は、信号増幅バッファ７８によって増幅され、アンチヒューズ素子用回路７２の第２出力信号として出力される。なお、図１６中、矢印は、ノードＢの電荷がグランド電圧ＶＳＳ側に放電される様子を示している。
【００６２】
ところで、上述のように構成されるＯＴＰ素子１６を備える半導体装置は、メモリチップにおける不良ビットの救済のために用いたり、チップＩＤや不正利用防止のための暗号コードを書き込むのに用いたり、製造後のアナログ素子のトリミングに用いたりするなど、様々な利用方法がある。
例えば、ＤＲＡＭやＳＲＡＭなどのメモリを大容量に搭載する半導体装置に上述のＯＴＰ素子１６を搭載することで、極めて低確率で発生する不良ビットを救済することができる。
【００６３】
この場合、半導体装置は、上述のＯＴＰ素子１６、プログラミング回路６０及びセンス回路７０を備えるＯＴＰブロック８０と、通常使用するＲＡＭブロック８１，８２と、救済用の冗長ＲＡＭブロック８３，８４と、セレクタ８５，８６とを備えるものとすれば良い。
そして、通常ＲＡＭブロック８１及び冗長ＲＡＭブロック８３はセレクタ８５に接続されており、通常ＲＡＭブロック８１及び冗長ＲＡＭブロック８３のいずれかの出力がセレクタ８５によって選択されて出力１として出力されるようにすれば良い。また、通常ＲＡＭブロック８２及び冗長ＲＡＭブロック８４はセレクタ８６に接続されており、通常ＲＡＭブロック８２及び冗長ＲＡＭブロック８４のいずれかの出力がセレクタ８６によって選択されて出力２として出力されるようにすれば良い。
【００６４】
このように、セレクタ８５，８６は、通常ＲＡＭブロック８１，８２からの出力を冗長ＲＡＭブロック８３，８４からの出力に切り替える選択回路である。このセレクタ８５，８６の切替動作を、センス回路７０から出力される第１出力信号（ＦＯ１）、第２出力信号（ＦＯ２）によって行なわれるようにすれば良い。つまり、センス回路７０からの第１出力信号及び第２出力信号を、セレクタ８５，８６を動作されるためのスイッチング信号とすれば良い。また、センス回路７０の出力端子とセレクタ８６との間には論理反転用インバータ回路８７を接続し、センス回路７０から出力される第２出力信号を論理反転させるようにすれば良い。
【００６５】
具体的には、以下のようにすれば良い。
まず、通常ＲＡＭブロック８１，８２の両方とも不良ビットが存在しない場合、ＯＴＰブロック８０に含まれるプログラミング回路６０の第１パッド２３（ＰＡＤ１）及び第２パッド２４（ＰＡＤ２）の両方とも電圧を印加せず、イネーブル信号を「０」にして、ＯＴＰ素子１６に含まれるヒューズ素子１９及びアンチヒューズ素子１７を両方とも未破壊とした状態をプログラミングする。
【００６６】
そして、第１パッド２３及び第２パッド２４の両方とも電圧を印加しない状態で、ＯＴＰブロック８０に含まれるセンス回路７０に入力される第１及び第２センス信号を「１」にし、イネーブル信号を「１」にする。これにより、センス回路７０から第１出力信号として「Ｌ」レベルの信号が出力され、第２出力信号として「Ｈ」レベルの信号が出力される。この場合、セレクタ８５に入力されるスイッチング信号は「Ｌ」レベルである。また、第２出力信号として出力される「Ｈ」レベルの信号は論理反転用インバータ８７によって反転されるため、セレクタ８６に入力されるスイッチング信号も「Ｌ」レベルである。このため、セレクタ８５，８６による切替動作は行なわれない。この結果、通常ＲＡＭブロック８１からの出力がセレクタ８５を介して出力１として出力され、通常ＲＡＭブロック８２からの出力がセレクタ８６を介して出力２として出力される。
【００６７】
次に、通常ＲＡＭブロック８１に不良ビットが存在し、通常ＲＡＭブロック８２に不良ビットが存在しない場合、ＯＴＰブロック８０に含まれるプログラミング回路６０の第１パッド２３に電圧を印加し、第２パッド２４に電圧を印加せず、イネーブル信号を「１」にして、ＯＴＰ素子１６に含まれるヒューズ素子１９を破壊し、アンチヒューズ素子１７を未破壊とした状態をプログラミングする。
【００６８】
そして、第１パッド２３及び第２パッド２４の両方とも電圧を印加しない状態で、ＯＴＰブロック８０に含まれるセンス回路７０に入力される第１及び第２センス信号を「１」にし、イネーブル信号を「１」にする。これにより、センス回路７０から第１出力信号として「Ｈ」レベルの信号が出力され、第２出力信号として「Ｈ」レベルの信号が出力される。この場合、セレクタ８５に入力されるスイッチング信号は「Ｈ」レベルである。また、第２出力信号として出力される「Ｈ」レベルの信号は論理反転用インバータ８７によって反転されるため、セレクタ８６に入力されるスイッチング信号は「Ｌ」レベルである。このため、セレクタ８５による切替動作は行なわれるが、セレクタ８６による切替動作は行なわれない。この結果、冗長ＲＡＭブロック８３からの出力がセレクタ８５を介して出力１として出力され、通常ＲＡＭブロック８２からの出力がセレクタ８６を介して出力２として出力される。
【００６９】
次に、通常ＲＡＭブロック８１に不良ビットが存在せず、通常ＲＡＭブロック８２に不良ビットが存在する場合、ＯＴＰブロック８０に含まれるプログラミング回路６０の第１パッド２３に電圧を印加せず、第２パッド２４に電圧を印加し、イネーブル信号を「１」にして、ＯＴＰ素子１６に含まれるヒューズ素子１９を未破壊とし、アンチヒューズ素子１７を破壊した状態をプログラミングする。
【００７０】
そして、第１パッド２３及び第２パッド２４の両方とも電圧を印加しない状態で、ＯＴＰブロック８０に含まれるセンス回路７０に入力される第１及び第２センス信号を「１」にし、イネーブル信号を「１」にする。これにより、センス回路７０から第１出力信号として「Ｌ」レベルの信号が出力され、第２出力信号として「Ｌ」レベルの信号が出力される。この場合、セレクタ８５に入力されるスイッチング信号は「Ｌ」レベルである。また、第２出力信号として出力される「Ｌ」レベルの信号は論理反転用インバータ８７によって反転されるため、セレクタ８６に入力されるスイッチング信号は「Ｈ」レベルである。したがって、セレクタ８５による切替動作は行なわれないが、セレクタ８６による切替動作は行なわれる。この結果、通常ＲＡＭブロック８１からの出力がセレクタ８５を介して出力１として出力され、冗長ＲＡＭブロック８４からの出力がセレクタ８６を介して出力２として出力される。
【００７１】
次に、通常ＲＡＭブロック８１，８２の両方とも不良ビットが存在する場合、ＯＴＰブロック８０に含まれるプログラミング回路６０の第１パッド２３及び第２パッド２４の両方とも電圧を印加し、イネーブル信号を「１」にして、ＯＴＰ素子１６に含まれるヒューズ素子１９及びアンチヒューズ素子１７を両方とも破壊した状態をプログラミングする。
そして、第１パッド２３及び第２パッド２４の両方とも電圧を印加しない状態で、ＯＴＰブロック８０に含まれるセンス回路７０に入力される第１及び第２センス信号を「１」にし、イネーブル信号を「１」にする。これにより、センス回路７０から第１出力信号として「Ｈ」レベルの信号が出力され、第２出力信号として「Ｌ」レベルの信号が出力される。この場合、セレクタ８５に入力されるスイッチング信号は「Ｈ」レベルである。また、第２出力信号として出力される「Ｌ」レベルの信号は論理反転用インバータ８７によって反転されるため、セレクタ８６に入力されるスイッチング信号も「Ｈ」レベルである。したがって、セレクタ８５による切替動作が行なわれ、セレクタ８６による切替動作も行なわれる。この結果、冗長ＲＡＭブロック８３からの出力がセレクタ８５を介して出力１として出力され、冗長ＲＡＭブロック８４からの出力がセレクタ８６を介して出力２として出力される。
【００７２】
なお、ここでは、メモリチップにおける不良ビットの救済のために用いる場合を例に挙げて説明したが、これに限られるものではなく、同様の原理で、例えば製造後のアナログ素子のトリミングに用いることもできる。
また、例えば、上述の半導体装置に搭載されるＯＴＰ素子１６を、チップＩＤを書き込むのに利用することもできる。近年の微細化に伴い、リバースエンジニアリングが重要視されている。この場合、ウエハ上のチップ位置を特定するためにチップＩＤを搭載する場合がある。また、チップＩＤの搭載を必須とする車載用品質基準も存在する。このような場合に、上述のＯＴＰ素子１６をチップＩＤを書き込むのに利用することができる。
【００７３】
この場合、半導体装置は、上述のＯＴＰ素子１６、プログラミング回路６０及びセンス回路７０を備える複数のＯＴＰブロック８０と、これらのＯＴＰブロック８０に接続されたシフトレジスタ回路９０、第１電極パッド９１及び第２電極パッド９２とを備えるものとすれば良い。そして、シフトレジスタ回路９０を介して複数のＯＴＰブロック８０のそれぞれにイネーブル信号を入力するようにし、第１電極パッド９１及び第２電極パッド９２を介して複数のＯＴＰブロック８０のそれぞれの第１パッド２３（ＰＡＤ１）及び第２パッド２３（ＰＡＤ２）に電圧を印加するようにすれば良い。例えば、チップ毎に、Ｎ個のＯＴＰブロック８０を並列に設けることで、Ｎ個のＯＴＰブロック８０に書き込まれる２Ｎビット分をチップＩＤとして書き込むことが可能となる。なお、各ＯＴＰブロック８０のセンス回路７０の出力端子には、論理反転用インバータ回路９３を接続し、センス回路７０から出力される第２出力信号を論理反転させるようにすれば良い。
【００７４】
ここで、シフトレジスタ回路９０は、イネーブル信号をシフトさせるためのものであり、複数のフリップフロップ回路９４を備える。各フリップフロップ回路９４には、イネーブル信号（ＥＮ）及びクロック信号（ＣＬＫ）が入力されるようになっている。そして、シフトレジスタ回路９０は、各フリップフロップ回路９４にクロック信号が入力されるとイネーブル信号をシフトさせる動作を行なうようになっている。
【００７５】
具体的には、以下のようにすれば良い。
まず、各ＯＴＰブロック８０に含まれるＯＴＰ素子１６にチップＩＤを書き込む場合、シフトレジスタ回路９０に入力されるイネーブル信号及びクロック信号によって、書き込みを行なうＯＴＰ素子１６を含むＯＴＰブロック８０に入力されるイネーブル信号を「１」にすることで、書き込みを行なうＯＴＰ素子１６を選択する。そして、第１電極パッド９１及び第２電極パッド９２の両方又は一方に電圧を印加することで、ＯＴＰ素子１６に含まれるヒューズ素子１９及びアンチヒューズ素子１７の両方又は一方を破壊して書き込みを行なう。
【００７６】
一方、各ＯＴＰブロック８０に含まれるＯＴＰ素子１６からチップＩＤを読み出す場合、シフトレジスタ回路９０に入力されるイネーブル信号及びクロック信号によって、全てのＯＴＰブロック８０に入力されるイネーブル信号を「１」にする。また、全てのＯＴＰブロック８０に入力される第１センス信号（ＳＥＮＳＥ１）及び第２センス信号（ＳＥＮＳＥ２）を「１」にする。また、第１電極パッド９１及び第２電極パッド９２の両方とも電圧を印加しない状態とすることで、全てのＯＴＰブロック８０の第１パッド２３及び第２パッド２４の両方とも電圧を印加していない状態とする。これにより、各ＯＴＰブロック８０の第１出力信号（ＦＯ１）として「Ｈ」レベル又は「Ｌ」レベルの信号が出力され、第２出力信号（ＦＯ２）として「Ｈ」レベル又は「Ｌ」レベルの信号が出力される。そして、第２出力信号として出力される「Ｈ」レベル又は「Ｌ」レベルの信号は、論理反転用インバータ９３によって反転される。このようにして、各ＯＴＰブロック８０から出力される第１出力信号及び第２出力信号を読み出すことで、チップＩＤを識別することができる。なお、図１８中、ＩＤ［０］〜ＩＤ［２ｎ−１］のかっこの中の数字は、チップＩＤのビット番号を示している。
【００７７】
なお、ここでは、チップＩＤとして利用する場合を例に挙げて説明したが、これに限られるものではなく、同様の原理で、例えば、セキュリティ面からデジタルコンテンツの不正利用防止のための暗号コードをチップに書き込むのに利用することもできる。
したがって、本実施形態にかかる半導体装置及びその製造方法によれば、追加のマスクや追加のプロセスを必要とせず、トランジスタ１，２を含む半導体装置に、メモリ素子としてのＯＴＰ素子１６を搭載することができるという利点がある。
【００７８】
なお、本発明は、上述した実施形態に記載した構成に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々変形することが可能である。
上述の実施形態では、ゲート構造及びＯＴＰ素子１６は、絶縁膜１７と、ポリシリコン膜１８と、金属シリサイド膜（金属化合物膜）１９とを積層した３層構造になっているが、これに限られるものではない。例えば、図１９（Ａ）に示すように、ゲート構造及びＯＴＰ素子１６は、絶縁膜１００と、金属膜又は金属シリサイド膜（金属化合物膜）１０１とを積層した構造（２層構造）になっていても良い。この場合、ＯＴＰ素子１６は、絶縁膜１００の絶縁破壊の有無、及び、金属膜又は金属化合物膜１０１の導通状態の変化によってプログラミングしうるものとなる。なお、ゲート構造に含まれる金属膜又は金属化合物膜１０１はゲート電極である。これをメタルゲートという。また、ＯＴＰ素子１６に含まれる金属膜又は金属化合物膜１０１がヒューズ素子であり、絶縁膜１００がアンチヒューズ素子である。なお、図１９では、上述の第１実施形態と同一のものには同一の符号を付している。
【００７９】
ここで、金属膜１０１は、例えば窒化チタン等のメタルゲートの材料として用いられる金属材料からなる膜である。また、金属化合物膜１０１は、メタルゲートの材料として用いられる金属化合物材料からなる膜であり、例えば、コバルトシリサイドやニッケルシリサイドなどの金属シリサイド材料からなる膜である。
ところで、ＯＴＰ素子１６が２層構造の場合、アンチヒューズ素子としての絶縁膜１００の絶縁破壊の有無は、絶縁膜１００の絶縁破壊箇所、及び、ヒューズ素子としての金属膜又は金属化合物膜１０１を経由する経路の導通状態の変化によって識別される。
【００８０】
このため、金属膜又は金属化合物膜１０１を破壊し、かつ、絶縁膜１００を絶縁破壊する場合、絶縁膜１００の絶縁破壊箇所が金属膜又は金属化合物膜１０１の破壊箇所よりも電源側コンタクトプラグ２０に近いと、絶縁膜１００を絶縁破壊して導通状態にしているのに非導通状態であるとセンス回路７０によって誤って識別されることになる。そこで、ＯＴＰ素子１６を絶縁膜１００上に金属膜又は金属化合物膜１０１を積層した構造を有するものとする場合、図１９（Ａ），（Ｂ）に示すように、金属膜又は金属化合物膜１０１を、電源側コンタクトプラグ２０の近傍に他の部分よりも幅が狭くなっている部分１０１Ｘを有するものとするのが好ましい。この場合、半導体装置の製造方法の金属膜又は金属化合物膜を形成する工程において、電源側コンタクトプラグ形成予定領域の近傍に他の部分よりも幅が狭くなっている部分１０１Ｘを有する金属膜又は金属化合物膜１０１を形成するようにすれば良い。このように、金属膜又は金属化合物膜１０１に、他の部分よりも幅が狭くなっている部分１０１Ｘを設けることで、この部分でエレクトロマイグレーションによる切断を生じさせることができる。これにより、絶縁膜１００を絶縁破壊して導通状態にしているのに非導通状態であるとセンス回路７０によって誤って識別されてしまうのを防止することができる。
【００８１】
なお、上述の実施形態及びその変形例では、電流を流すことによって生じるエレクトロマイグレーションによって金属膜又は金属化合物膜を破壊する場合を例に挙げて説明しているが、これに限られるものではなく、電流を流すことによって金属膜又は金属化合物膜を破壊することでプログラミングすることができれば良い。例えば、ポリシリコン膜上に金属シリサイド膜（金属化合物膜）を積層した構造の場合、これらに電流を流すことによって生じた熱によってポリシリコン膜上の金属シリサイド膜に凝集が生じ、これにより、金属シリサイド膜が破壊（切断又は高抵抗化）される場合がある。また、例えば、上述の２層構造及び３層構造のＯＴＰ素子１６において、金属膜又は金属化合物膜に電流を流すことによって、金属膜又は金属化合物膜が熱的に溶断され、これにより、金属膜又は金属化合物膜が破壊（切断又は高抵抗化）される場合がある。このようにして金属膜又は金属化合物膜を破壊することでプログラミングするものであっても良い。
【符号の説明】
【００８２】
１  ｎＭＯＳトランジスタ
２  ｐＭＯＳトランジスタ
３  ゲート電極
４  ソース領域
５  ドレイン領域
６〜８  コンタクトプラグ
９〜１１  配線
１２  素子分離領域
１３  酸化膜（絶縁膜）
１４  ポリシリコン膜
１５  金属シリサイド膜（金属化合物膜；シリコン金属化合物膜）
１６  ＯＴＰ素子
１７  酸化膜（絶縁膜）
１８  ポリシリコン膜
１９  金属シリサイド膜（金属化合物膜；シリコン金属化合物膜）
２０，２１  電源側コンタクトプラグ
２２  接地側コンタクトプラグ
２３  第１パッド
２４  第２パッド
２５  配線
２６  ｐ型Ｓｉ基板
２７  ｎ型ウェル
２８  ウェルタップ
２９  ｐ型ウェル
３０  ｐ型チャネル
３１  ｎ型チャネル
３２  レジストマスク
３３，３４  エクステンション拡散層
３５  レジストマスク
３６，３７  エクステンション拡散層
３８，３９  サイドウォールスペーサ
４０  レジストマスク
４１  ソース拡散層
４２  ドレイン拡散層
４３  ウェルタップ拡散層
４４  レジストマスク
４５  ソース拡散層
４６  ドレイン拡散層
４７〜５１  金属シリサイド膜（金属化合物膜）
５２  層間絶縁膜
５３  コンタクトホール
６０  プログラミング回路
６１  ｎＭＯＳトランジスタ
６２  コンタクトプラグ
６３  ドレイン領域
６４  ソース領域
６５  コンタクトプラグ
６６  配線
６７  コンタクトプラグ
７０  センス回路
７１  ヒューズ素子用回路
７２  アンチヒューズ素子用回路
７３  ｎＭＯＳトランジスタ
７４  ｐＭＯＳトランジスタ
７５  バッファ
７６  ｎＭＯＳトランジスタ
７７  ｐＭＯＳトランジスタ
７８  バッファ
８０  ＯＴＰブロック
８１，８２  通常ＲＡＭブロック
８３，８４  冗長ＲＡＭブロック
８５，８６  セレクタ
８７  論理反転用インバータ回路
９０  シフトレジスタ回路
９１  第１電極パッド
９２  第２電極パッド
９３  論理反転用インバータ回路
９４  フリップフロップ回路
１００  絶縁膜
１０１  金属膜又は金属化合物膜
１０１Ｘ  幅が狭くなっている部分
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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