(57)【特許請求の範囲】
【請求項１】
半導体基板に形成されている第１活性領域と、
半導体基板に形成されている第２活性領域と、
半導体基板のうち、第１活性領域と第２活性領域以外の領域に形成されている非活性領域と、
非活性領域の表面に形成された絶縁膜上に形成されているゲートパッドを有しており、
第１活性領域と第２活性領域のそれぞれは、素子領域と、その素子領域を取り囲む終端領域を有しており、
第１活性領域と第２活性領域のそれぞれの素子領域は、
半導体基板内の上面に臨む範囲に形成されている第１導電型のボディ領域と、
ボディ領域の下面に接している第２導電型のドリフト領域と、
ボディ領域を貫通してドリフト領域にまで伸びるゲートトレンチ内に配置され、ボディ領域と対向しているゲート電極と、
ゲート電極とゲートトレンチの壁面との間に配置されている絶縁体と、
ゲートトレンチの底部を囲んでおり、その周囲がドリフト領域によって囲まれている第１導電型のフローティング領域と、を有しており、
第１活性領域と第２活性領域のそれぞれの終端領域には、素子領域の外側を一巡する終端トレンチが形成されており、その終端トレンチの底部を囲む範囲には、その周囲がドリフト領域によって囲まれている第１導電型のフローティング領域が形成されており、
ゲートパッドは、第１活性領域と第２活性領域のそれぞれのゲート電極と電気的に接続されており、
半導体基板を平面視したときに、
（１）半導体基板は、その一辺が長辺となる一方で他方の辺が短辺となる長方形状であり、
（２）第１活性領域は、その一辺が長辺となる一方で他方の辺が短辺となる長方形状であり、
（３）第２活性領域は、矩形状であり、第１活性領域に対して第１活性領域の長辺が伸びる方向に並んで配置されており、
（４）ゲートパッドは、矩形状であり、第１活性領域に対して第１活性領域の長辺が伸びる方向に並んで配置されており、
（５）第２活性領域とゲートパッドは、第１活性領域の短辺が伸びる方向に並んで配置されており、
（６）第２活性領域の第１活性領域の短辺と平行な方向に伸びる辺の長さは、第１活性領域の短辺の長さより短くされており、
（７）ゲートパッドの第１活性領域の短辺と平行な方向に伸びる辺の長さは、第１活性領域の短辺の長さより短くされており、
（８）ゲートパッドの第１活性領域の長辺と平行な方向に伸びる辺の長さは、第１活性領域の長辺の長さより短くされており、
（９）第２活性領域の第１活性領域の長辺と平行な方向に伸びる辺の長さは、ゲートパッドの第１活性領域の長辺と平行な方向に伸びる辺の長さよりわずかに短くされており、
（１０）第２活性領域の第１活性領域の短辺と平行な方向に伸びる辺の長さと、ゲートパッドの第１活性領域の短辺と平行な方向に伸びる辺の長さの和は、第１活性領域の短辺と平行な方向に伸びる辺の長さと略等しくなると共に、半導体基板の短辺よりわずかに短くされており、
（１１）第１活性領域の長辺の長さと、ゲートパッドの第１活性領域の長辺と平行な方向に伸びる辺の長さとの和は、半導体基板の長辺よりわずかに短くされており、
第１活性領域と第２活性領域のそれぞれの素子領域は複数のゲート電極を有しており、
各素子領域の複数のゲート電極は、半導体基板を平面視したときに、第１活性領域の短辺が伸びる方向に伸びており、かつ、第１活性領域の長辺が伸びる方向に間隔を空けて並んで配置されており、
非活性領域の表面に形成された絶縁膜上には、ゲートパッドに導通すると共にゲート電極に導通するゲート配線が形成されており、
ゲート配線は、半導体基板を平面視したときに、第１活性領域の２つの長辺に沿って設けられており、第１活性領域と第２活性領域の間にはゲート配線が設けられておらず、かつ、第２活性領域の第１活性領域の長辺と平行となる２辺のうちゲートパッドと隣接しない側の辺に沿って設けられており、第２活性領域とゲートパッドの間には第２活性領域に沿って伸びるゲート配線が設けられていないことを特徴とする半導体装置。
【請求項２】
第１活性領域の素子領域は、半導体基板の表面に設けられた第１表面電極をさらに有しており、第２活性領域の素子領域は、半導体基板の表面に設けられた第２表面電極をさらに有しており、第１表面電極と第２表面電極とが金属層によって接続されていることを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチゲート型の半導体装置に関する。
【背景技術】
【０００２】
特許文献１は、トレンチゲート型の半導体装置の一例を開示している。特許文献１の半導体装置では、半導体基板に活性領域と非活性領域が設けられている。活性領域には、素子領域と、その素子領域を取囲む終端領域が形成されている。素子領域には、トレンチゲート電極等の素子構造が作り込まれている。非活性領域にはゲートパッドが形成されている。ゲートパッドは、ゲート配線を介してトレンチゲート電極に導通している。ゲートパッドには、一端が外部回路に接続されたワイヤの他端がボンディングされている。外部回路によってゲートパッドにオン電位が印加されると、素子領域のトレンチゲート電極にオン電位が印加され、半導体装置がオンする。ゲートパッドへのオン電位の印加が停止すると、半導体装置がオフする。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−１７３４１１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
この種の半導体装置では、素子領域が半導体素子として機能するため、素子領域（活性領域）をできるだけ広くとりたいという要望がある。すなわち、ゲートパッドが形成される非活性領域をできるだけ小さくしたいという要望がある。一方、ゲートパッドにはワイヤをボンディングしなければならないため、ワイヤボンディングに必要とされる面積を確保しなければならない。従って、半導体基板に素子領域（活性領域）とゲートパッド（非活性領域）をどのように配置するかが問題となる。
【０００５】
図４に示す半導体基板８０に素子領域とゲートパッドを配置する場合を考える。上述したように、ゲートパッドにはワイヤをボンディングしなければならないため、ゲートパッドの短辺は所定の長さ（図４のＬａ）以上としなければならない。ここで、図４（ｂ）に示すように、ゲートパッド８８の短辺が半導体基板８０の短辺と平行となるように配置すると、ゲートパッド８８が半導体基板８０の長辺に沿って形成される。一方、図４（ａ）に示すように、ゲートパッド８２の短辺が半導体基板８０の長辺と平行となるように配置すると、ゲートパッド８２が半導体基板８０の短辺に沿って形成される。このため、図４（ａ）のゲートパッド８２は、図４（ｂ）のゲートパッド８８よりも面積が小さくなる。すなわち、図４（ａ）の素子領域８４は、図４（ｂ）の素子領域８６よりも面積が大きくなる。従って、図４に示す半導体基板８０に対しては、通常、図４（ａ）に示すように、ゲートパッド８２の短辺が半導体基板８０の長辺と平行となるように、ゲートパッド８２と素子領域８４が配置される。すなわち、ゲートパッド８２の長辺が素子領域８４の短辺と略等しくなるように、素子領域８４に対して素子領域８４の長辺が伸びる方向（図のｘ方向）にゲートパッド８２が配置される。
【０００６】
しかしながら、図４（ａ）に示すレイアウトでは、ゲートパッド８２の長辺（図のｙ方向の長さ）がワイヤボンディングするために必要とされる長さ以上となり、ゲートパッド８２が不要に大きくなる。そこで、図５に示すように、ゲートパッド１０４と素子領域１０２とを半導体基板１００に配置することが考えられる。図５に示すレイアウトを採用することで、ゲートパッド１０４が不必要に大きくならず、その分だけ素子領域１０２の面積を大きくすることができる。
【０００７】
ところが、図５に示すようなレイアウトを採用する場合、半導体装置の耐圧低下が生じる場合がある。すなわち、この種の半導体装置では、耐圧を向上させるために、終端領域に素子領域を一巡する終端トレンチを形成し、ゲートトレンチ及び終端トレンチの底部にボディ領域と等しい導電型のフローティング拡散領域を形成する場合がある。このようなフローティング拡散領域を形成した半導体装置に図５に示すレイアウトを採用すると、図５の点線で囲んだ部分１０６（終端領域が素子領域（内側）に向かって湾曲する部分（以下、内アール部という））で半導体装置の耐圧の低下が生じ易い。そこで、特許文献１の半導体装置では、内アール部１０６の形状や配置、内アール部１０６における終端トレンチとゲートトレンチとの距離を規定することによって耐圧の低下を抑制している。しかしながら、特許文献１の技術では、内アール部（終端トレンチ）やゲートトレンチを精度よく形成しなければならない。このため、内アール部（終端トレンチ）やゲートトレンチの形状のばらつきによって、耐圧の低下が生じ易いという問題がある。
【０００８】
このように、図４（ａ）に示すレイアウトでは、耐圧の低下が生じ難いものの、ゲートパッドの面積が大きくなる分だけ素子領域の面積が小さくなってしまうという問題がある。一方、図５に示すレイアウトでは、素子領域の面積は大きくできるものの、耐圧の低下が生じ易いという問題がある。
【０００９】
本願は、上述した実情に鑑みて創作されたものであり、耐圧の低下が生じ難く、かつ、ゲートパッドの面積を小さくすることで素子領域の面積を大きくすることができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本明細書に開示する半導体装置は、半導体基板に形成されている第１活性領域と、半導体基板に形成されている第２活性領域と、半導体基板に形成されている非活性領域と、非活性領域上に形成されているゲートパッドを有している。第１活性領域と第２活性領域のそれぞれは、素子領域と、その素子領域を取り囲む終端領域を有している。第１活性領域と第２活性領域のそれぞれの素子領域は、半導体基板内の上面に臨む範囲に形成されている第１導電型のボディ領域と、ボディ領域の下面に接している第２導電型のドリフト領域と、ボディ領域を貫通してドリフト領域にまで伸びるゲートトレンチ内に配置され、ボディ領域と対向しているゲート電極と、ゲート電極とゲートトレンチの壁面との間に配置されている絶縁体と、ゲートトレンチの底部を囲んでおり、その周囲がドリフト領域によって囲まれている第１導電型のフローティング領域を有している。第１活性領域と第２活性領域のそれぞれの終端領域には、素子領域の外側を一巡する終端トレンチが形成されており、その終端トレンチの底部を囲む範囲には、その周囲がドリフト領域によって囲まれている第１導電型のフローティング領域が形成されている。ゲートパッドは、第１活性領域と第２活性領域のそれぞれのゲート電極と電気的に接続されている。そして、半導体基板を平面視したときに、以下の条件を満足するように第１活性領域と第２活性領域とゲートパッドが配置されている。
（１）第１活性領域は、その一辺が長辺となる一方で他方の辺が短辺となる長方形状である。
（２）第２活性領域は、矩形状であり、第１活性領域に対して第１活性領域の長辺が伸びる方向に並んで配置されている。
（３）ゲートパッドは、矩形状であり、第１活性領域に対して第１活性領域の長辺が伸びる方向に並んで配置されている。
（４）第２活性領域とゲートパッドは、第１活性領域の短辺が伸びる方向に並んで配置されている。
（５）第２活性領域の第１活性領域の短辺と平行となる辺の長さは、第１活性領域の短辺の長さより短くされている。
（６）ゲートパッドの第１活性領域の短辺と平行となる辺の長さは、第１活性領域の短辺の長さより短くされている。
（７）ゲートパッドの第１活性領域の長辺と平行となる辺の長さは、第１活性領域の長辺の長さより短くされている。
（８）第２活性領域の第１活性領域の長辺と平行となる辺の長さは、ゲートパッドの第１活性領域の長辺と平行となる辺の長さと対応する長さとされると共に、ゲートパッドの第１活性領域の長辺と平行となる辺の長さ以下とされている。
（９）第２活性領域の第１活性領域の短辺と平行となる辺の長さと、ゲートパッドの第１活性領域の短辺と平行となる辺の長さの和は、第１活性領域の短辺と平行となる辺の長さと対応する長さとなっている。
【００１１】
なお、ここでいう「長方形状」には、角部が直角となる長方形状だけでなく、角部を面取りしたような長方形状も含まれる。同様に、「矩形状」とは、角部が直角となる四角形（長方形、正方形）だけでなく、角部を面取りしたような四角形も含まれる。
また、「第１導電型」及び「第２導電型」とは、ｎ型またはｐ型のいずれかを意味する。すなわち、「第１導電型」がｐ型である場合には「第２導電型」がｎ型であり、「第１導電型」がｎ型である場合には「第２導電型」がｐ型である。
【００１２】
上記の半導体装置では、半導体基板を平面視したときに、第１活性領域と第２活性領域のいずれもが矩形状とされている。このため、第１活性領域と第２活性領域には、上述した内アール部が形成されない。その結果、半導体装置の耐圧の低下を生じ難くすることができる。
【００１３】
また、この半導体装置では、第２活性領域とゲートパッドの各面積が第１活性領域の面積より小さくされる。そして、第２活性領域とゲートパッドを第１活性領域の短辺が伸びる方向に並べて配置すると共に、第２活性領域とゲートパッドを第１活性領域に対して第１活性領域の長辺が伸びる方向に並べて配置する。すなわち、ゲートパッドの第１活性領域の短辺と平行となる辺の長さが、第１活性領域の短辺の長さより短くされ、これによってできたスペースに第２活性領域が配置される。このため、図４（ａ）に示すレイアウトと比較して、活性領域の面積を大きくすることができる。例えば、図１に示す請求項１の半導体装置の一例では、第２活性領域１６とゲートパッド１８がｙ方向に並べて配置される一方で、第２活性領域１６とゲートパッド１８が第１活性領域１４のｘ方向に並べて配置される。図１より明らかなように、ゲートパッド１８のｙ方向の長さが短くされ、これによってできたスペースに第２活性領域１６が形成されている。その結果、図４（ａ）に示すレイアウトと比較して、素子領域（活性領域）の面積を大きくすることができる。なお、図１のレイアウトは、請求項１の半導体装置のレイアウトを理解し易くするために例示したものであり、請求項１の半導体装置は図１に示すレイアウトに限られない。
【００１４】
また、上記の半導体装置では、第１活性領域と第２活性領域のそれぞれの素子領域は複数のゲート電極を有しており、各素子領域の複数のゲート電極は、半導体基板を平面視したときに、第１活性領域の短辺が伸びる方向に伸びており、かつ、第１活性領域の長辺が伸びる方向に間隔を空けて並んで配置されていることが好ましい。このような構成によると、ゲート電極の長手方向が第１活性領域の短辺が伸びる方向となるため、面積の大きい第１活性領域において、ゲート電極の長手方向の長さを短くすることができる。その結果、ゲート電極にオン電位を印加したときに、半導体装置を短時間でオン状態とすることができる。
【００１５】
また、上記の半導体装置では、非活性領域上には、ゲートパッドに導通すると共にゲート電極に導通するゲート配線が形成されており、そのゲート配線は、半導体基板を平面視したときに、第１活性領域の２つの長辺に沿って設けられており、第１活性領域と第２活性領域の間にはゲート配線が設けられていないことが好ましい。このような構成によると、第１活性領域と第２活性領域の間にゲート配線が設けられていない分だけ、活性領域の面積を広くすることができる。
【００１６】
さらに、上記の半導体装置では、ゲート配線は、第２活性領域の第１活性領域の長辺と平行となる２辺のうちゲートパッドと隣接しない側の辺に沿って設けられており、第２活性領域とゲートパッドの間には第２活性領域に沿って伸びるゲート配線が設けられていないことが好ましい。このような構成によると、第２活性領域とゲートパッドの間に第２活性領域に沿って伸びるゲート配線が設けられていない分だけ、第２活性領域の面積を広くすることができる。
【００１７】
さらに、上記の半導体装置では、第１活性領域の素子領域は、半導体基板の表面に設けられた第１表面電極をさらに有しており、第２活性領域の素子領域は、半導体基板の表面に設けられた第２表面電極をさらに有しており、第１表面電極と第２表面電極とが金属層によって接続されていることが好ましい。このような構成によると、第１表面電極と第２表面電極のそれぞれにワイヤボンディングする必要を無くすことができる。
【図面の簡単な説明】
【００１８】
【図１】第１実施例の半導体装置の平面図である。
【図２】図１のII−II線断面図である。
【図３】他の実施例に係る半導体装置の平面図である。
【図４】従来の半導体装置のレイアウトを説明するための図である。
【図５】従来の半導体装置の他のレイアウトを説明するための図である。
【発明を実施するための形態】
【００１９】
（第１実施例）  第１実施例の半導体装置１０について、図面を参照して説明する。図１に示すように、半導体装置１０は半導体基板１２に形成されている。半導体基板１２には、第１活性領域１４と、第２活性領域１６と、非活性領域２１が形成されている。なお、半導体基板１２には、公知の半導体基板（例えば、シリコン基板（Ｓｉ基板），炭化シリコン基板（ＳｉＣ基板）等）を用いることができる。
【００２０】
まず、第１活性領域１４について説明する。図１に示すように、第１活性領域１４は、半導体基板１２を平面視したときに長方形状となる形状に形成されている。第１活性領域１４の長辺（図のｘ方向に伸びる辺）は、半導体基板１２の長辺と平行となり、半導体基板１２の長辺に沿って伸びている。第１活性領域１４の長辺は、半導体基板１２の長辺より短くされている。このため、半導体基板１２には、第１活性領域１４の下方に比較的大きなスペースが形成されている。
【００２１】
一方、第１活性領域１４の短辺（ｙ方向に伸びる辺）は、半導体基板１２の短辺と平行となっている。第１活性領域１４の２つの短辺の一方は、半導体基板１２の短辺に沿って伸びており、他方は半導体基板１２の短辺から所定の距離だけ離れた位置を伸びている。第１活性領域１４の短辺は、半導体基板１２の短辺よりわずかに短くされている。このため、半導体基板１２には、第１活性領域１４の側方（第１活性領域１４の短辺が伸びる方向）に小さなスペースが形成されている。
【００２２】
第１活性領域１４は、半導体素子が形成されるセル領域１４ａと、セル領域１４ａを取り囲む終端領域１４ｂを有している。セル領域１４ａには、複数のゲート電極３６が形成されている。複数のゲート電極３６は、図１のｙ方向（すなわち、第１活性領域１４の短辺が伸びる方向）に伸びており、図１のｘ方向（すなわち、第１活性領域１４の長辺が伸びる方向）に間隔を空けて配列されている。終端領域１４ｂには３本の終端トレンチ４６が形成されている。終端トレンチ４６は、セル領域１４ａの周囲を一巡している。
【００２３】
ここで、セル領域１４ａの構成について説明する。図２に示すように、セル領域１４ａには、縦型の電界効果型トランジスタ（ＭＯＳＦＥＴ）が形成されている。すなわち、セル領域１４ａでは、半導体基板１２の上面にゲートトレンチ３０が形成されている。ゲートトレンチ３０は、後述するソース領域４２及びボディ領域３２を貫通し、その下端はドリフト領域２６まで伸びている。ゲートトレンチ３０内には、ゲート電極３６が形成されている。ゲート電極３６は、その下端がボディ領域３２の下面よりわずかに深くなるように形成されている。ゲートトレンチ３０の壁面とゲート電極３６の間（すなわち、ゲート電極３６の側方及び下方）には絶縁体３４が充填されている。このため、ゲート電極３６は、絶縁体３４を介してボディ領域３２及びソース領域４２に対向している。また、ゲート電極３６の上部にはキャップ絶縁膜４０が形成されている。
【００２４】
また、セル領域１４ａでは、半導体基板１２の上面に臨む領域に、ｎ＋型のソース領域４２とｐ＋型のボディコンタクト領域４６が形成されている。ソース領域４２は、絶縁体３４と接するように形成されている。ボディコンタクト領域４６は、ソース領域４２に接するように形成されている。
【００２５】
ソース領域４２とボディコンタクト領域４６の下側には、ｐ−型のボディ領域３２が形成されている。ボディ領域３２の不純物濃度は、ボディコンタクト領域４６の不純物濃度より低くされている。ボディ領域３２は、ソース領域４２及びボディコンタクト領域４６に接しており、ソース領域４２の下側で絶縁体３４に接している。このため、ソース領域４２は、ボディ領域３２及びボディコンタクト領域４６によって囲まれている。なお、ボディ領域３２は、終端領域１４ｂの最外周に位置する終端トレンチ４６の内側にまで形成され、その外縁が最外周に位置する終端トレンチ４６の内側の壁面に達している。
【００２６】
ボディ領域３２の下側には、ｎ−型のドリフト領域２６が形成されている。ドリフト領域２６は、半導体基板１２の全面に形成されている。ドリフト領域２６は、ボディ領域３２の下面に接している。ドリフト領域２６は、ボディ領域３２によってソース領域４２から分離されている。ドリフト領域２６内には、ゲートトレンチ３０の底部を囲む範囲にｐ−型の拡散領域２８が形成されている。拡散領域２８は、ゲート電極３６の下方（すなわち、ゲートトレンチ３０の底部）の絶縁体３４に接している。拡散領域２８の周囲は、ドリフト領域２６に囲まれている。これによって、拡散領域２８は、ボディ領域３２から分離されている。
【００２７】
半導体基板１２の下面に臨む領域には、ｎ＋型のドレイン領域２４が形成されている。ドレイン領域２４は半導体基板１２の全面に形成されている。ドレイン領域２４の不純物濃度は、ドリフト領域２６中の不純物濃度より高くされている。ドレイン領域２４は、ドリフト領域２６の下面に接している。ドレイン領域２４は、ドリフト領域２６によってボディ領域２０から分離されている。
【００２８】
半導体基板１２の下面にはドレイン電極２２が形成されている。ドレイン電極２２は、半導体基板１２の全面に形成されている。ドレイン電極２２は、ドレイン領域２４とオーミック接触している。半導体基板１２の上面には、ソース電極３８が形成されている。ソース電極３８は、素子領域１４ａ内に形成されている。ソース電極３８は、キャップ絶縁膜４０を覆うように形成されており、ゲート電極３６から絶縁されている。ソース電極３８は、ソース領域４２及びボディコンタクト領域４６とオーミック接触している。
【００２９】
次に、第１活性領域１４の終端領域１４ｂについて説明する。図２に示すように、終端領域１４ｂでは、３本の終端トレンチ４６が形成されている。終端トレンチ４６は、ボディ領域３２を貫通し、その下端がドリフト領域２６まで伸びている。終端トレンチ４６の下端は、ゲートトレンチ３０の下端と同一の深さとなっている。終端トレンチ４６内には、絶縁体４８が充填されている。終端トレンチ４６の底部を囲む範囲には、ｐ−型の拡散領域５２が形成されている。拡散領域５２の周囲は、ドリフト領域２６に囲まれている。なお、終端領域１４ｂ内の半導体基板１２の表面には絶縁膜５０が形成されている。この絶縁膜５０は、非活性領域２１の表面にまで形成されている。
【００３０】
次に、第２活性領域１６について説明する。図１に示すように、第２活性領域１６は、半導体基板１２を平面視したときに矩形状（略正方形状）となる形状に形成されている。第２活性領域１６は、半導体基板１２の右下角部に配されている。図１から明らかなように、第２活性領域１６は、第１活性領域１４に対して、第１活性領域１４のｘ方向に並んで配置されている。第２活性領域１６のｘ方向に伸びる辺の一方は、半導体基板１２の長辺と平行となり、半導体基板１２の長辺に沿って伸びている。第２活性領域１４のｘ方向に伸びる辺の他方は、半導体基板１２の長辺から所定の距離だけ離れた位置を伸びている。「第２活性領域のｘ方向に伸びる辺の長さ」は、「第１活性領域１４の長辺の長さ」より短くされている。また、「第１活性領域１４の長辺の長さ」と「第２活性領域のｘ方向に伸びる辺の長さ」の和は、半導体基板１２の長辺よりわずかに短くなっている。
【００３１】
一方、第２活性領域１６のｙ方向に伸びる辺の一方は、半導体基板１２の短辺と平行となり、半導体基板１２の短辺に沿って伸びている。第２活性領域１６のｙ方向に伸びる辺の他方は、半導体基板１２の短辺から所定の距離だけ離れた位置を伸びている。「第２活性領域１６のｙ方向に伸びる辺の長さ」は、「第１活性領域１４の短辺の長さ」より短くされている。
【００３２】
なお、第２活性領域１６は、第１活性領域１４と同様に、セル領域１６ａと、セル領域１６ａを取り囲む終端領域１６ｂを有している。セル領域１６ａには、複数のゲート電極１７が形成されている。複数のゲート電極１７は、第１活性領域１４のゲート電極３６と同様、図１のｙ方向に伸びており、図１のｘ方向に間隔を空けて配列されている。また、終端領域１６ｂには３本の終端トレンチ１９が形成され、終端トレンチ１９はセル領域１６ａの周囲を一巡している。セル領域１６ａ及び終端領域１６ｂの構成は、第１活性領域１４と同一構造であるため、ここでは、その説明を省略する。なお、第１活性領域１４に形成されるソース電極３８と、第２活性領域１６に形成されるソース電極とは、図示しない金属層によって接続されている。このため、第１活性領域１４のソース電極と第２活性領域１６のソース電極の一方にワイヤをボンディングするだけで、第１活性領域１４と第２活性領域１６の各ソース電極を外部回路に接続することができる。
【００３３】
次に、非活性領域２１について説明する。図１，２に示すように、非活性領域２１は、半導体基板１２のうち、第１活性領域１４と第２活性領域１６以外の領域に形成されている。非活性領域２１の表面には絶縁膜５０（図２参照）が形成され、絶縁膜５０上にゲートパッド１８とゲート配線２０ａ，ｂ，ｃ，ｄが形成されている。ゲートパッド１８には、図示しないワイヤの一端がボンディングされ、このワイヤによって外部回路に接続されている。ゲート配線２０ａ，ｂ，ｃ，ｄは、ゲートパッド１８と各ゲート電極１７，３６とを導通させるための配線である。なお、図１では、図の見易さを考慮して、ゲート配線２０ａ，ｂ，ｃ，ｄを斜線でハッチングしている。
【００３４】
図１に示すように、ゲートパッド１８は、半導体基板１２を平面視したときに矩形状（略正方形状）となる形状に形成されている。ゲートパッド１８は、半導体基板１２の左下角部に配されている。図１から明らかなように、ゲートパッド１８は、第１活性領域１４に対して、第１活性領域１４の長辺が伸びる方向（ｘ方向）に並んで配置されている。また、ゲートパッド１８は、第２活性領域１６に対して、第１活性領域１４の短辺が伸びる方向（ｙ方向）に並んで配置されている。ゲートパッド１８のｘ方向に伸びる辺の一方は、半導体基板１２の長辺と平行となり、半導体基板１２の長辺に沿って伸びている。また、ゲートパッド１８のｘ方向に伸びる辺の他方は、半導体基板１２の長辺から所定の距離だけ離れた位置を伸びている。「ゲートパッド１８のｘ方向に伸びる辺の長さ」は、「第１活性領域１４の長辺の長さ」より短くされ、また、「第２活性領域のｘ方向に伸びる辺の長さ」の長さよりわずかに長くされている。また、「第１活性領域１４の長辺の長さ」と「ゲートパッド１８のｘ方向に伸びる辺の長さ」の和は、半導体基板１２の長辺よりわずかに短くなっている。
【００３５】
一方、ゲートパッド１８のｙ方向に伸びる辺の一方は、半導体基板１２の短辺と平行となり、半導体基板１２の短辺に沿って伸びている。ゲートパッド１８のｙ方向に伸びる辺の他方は、半導体基板１２の短辺から所定の距離だけ離れた位置を伸びている。「ゲートパッド１８のｙ方向に伸びる辺の長さ」は、「第１活性領域１４のｙ方向に伸びる辺の長さ」より短くされている。また、「第２活性領域１６のｙ方向に伸びる辺の長さ」と「ゲートパッド１８のｙ方向に伸びる辺の長さ」の和は、半導体基板１２の短辺よりわずかに短く、「第１活性領域１４のｙ方向に伸びる辺の長さ」と略等しくなっている。
【００３６】
なお、ゲートパッド１８には、第２活性領域１６内の各ゲート電極１７の一端部（図の左端部）が図示しない配線によって接続されている。従って、ゲートパッド１８に印加された電位は、図示しない配線を介して、各ゲート電極１７の左端部に直接印加される。ゲートパッド１８と各ゲート電極１７が配線によって直接接続されるため、第２活性領域１６とゲートパッド１８の間には、第２活性領域１６の外周に沿って伸びるゲート配線が設けられていない。これによって、非活性領域の面積が大きくなることが防止されている。
【００３７】
ゲート配線２０ａ，ｂ，ｃ，ｄは、半導体基板１２を平面視したときに、半導体基板１２の外周に沿って形成されている。ゲート配線２０ａは、半導体基板１２の長辺に沿って形成されている。ゲート配線２０ａの一端は、ゲートパッド１８に接続されている。ゲート配線２０ａには、図示しない配線によって、第１活性領域１４内の各ゲート電極３６の一端部（図の左端部）が接続されている。従って、ゲートパッド１８に印加された電位は、ゲート配線２０ａを介して、第１活性領域１４内の各ゲート電極３６の左端部に印加される。
【００３８】
ゲート配線２０ｂは、半導体基板１２の短辺に沿って形成されている。ゲート配線２０ｂの一端は、ゲート配線２０ａの他端に接続されている。ゲート配線２０ｂは、活性領域１４，１６内の各ゲート電極１７，３６に直接接続されていない。
【００３９】
ゲート配線２０ｃは、半導体基板１２の長辺に沿って形成されている。ゲート配線２０ｃの一端は、ゲート配線２０ｂの他端に接続されている。ゲート配線２０ｃには、図示しない配線によって、第１活性領域１４内の各ゲート電極３６の他端部（図の右端部）と、第２活性領域１６内の各ゲート電極１７の他端部（図の右端部）が接続されている。従って、ゲートパッド１８に印加された電位は、ゲート配線２０ｃを介して、活性領域１４、１６内の各ゲート電極１７，３６の左端部に印加される。
【００４０】
ゲート配線２０ｄは、半導体基板１２の短辺に沿って形成されている。ゲート配線２０ｄの一端は、ゲート配線２０ｃの他端に接続され、ゲート配線２０ｄの他端はゲートパッド１８に接続されている。ゲート配線２０ｄは、活性領域１４，１６内の各ゲート電極１７，３６に直接接続されていない。
【００４１】
なお、図１から明らかなように、第１活性領域１４と第２活性領域１６の間にはゲート配線が設けられていない。ゲート配線が設けられていない分だけ、第１活性領域１４と第２活性領域１６の間のスペースを小さくすることができ、活性領域１４，１６の面積を広くすることができる。
【００４２】
上述した半導体装置１０を使用する時は、ドレイン電極２２が電源電位に接続され、ソース電極３８がグランド電位に接続される。ゲートパッド１８に印加される電位が閾値電位未満である場合は、半導体装置１０はオフしている。半導体装置１０がオフした状態では、ボディ領域３２とドリフト領域２６の界面と、拡散領域２８，５２とドリフト領域２６の界面から、空乏層が広がる。空乏層が広い範囲に形成されることで、半導体装置１０の耐圧の向上が図られている。また、第１活性領域１４と第２活性領域１６は、平面視したときに矩形状を呈しており、内アール部が形成されていない。このため、半導体装置１０の耐圧が低下することが防止されている。
【００４３】
ゲートパッド１８に印加される電位が閾値電位以上となると、半導体装置１０はオンする。すなわち、第１活性領域１４においては、ゲートパッド１８に印加された電位が、ゲート配線２０ａ，２０ｃからゲート電極３６の両端（長手方向の両端部）に印加される。ゲート電極３６に印加される電位が閾値電位以上となると、絶縁体３４に接している範囲のボディ領域３２にチャネルが形成される。これによって、電子が、ソース電極３８から、ソース領域４２、ボディ領域３２のチャネル、ドリフト領域２６及びドレイン領域２４を通ってドレイン電極２２に流れる。すなわち、ドレイン電極２２からソース電極３８に電流が流れる。なお、本実施例では、ゲート電極３６が第１活性領域１４の短辺の方向に伸びることによって、ゲート電極３６の長手方向の長さが抑えられる。また、ゲート配線２０ａ，２０ｃからゲート電極３６の両端にゲート電位が印加される。このため、ゲートパッド１８に閾値電位を印加してから短時間でゲート電極３６に印加される電位が閾値電位以上となり、半導体装置１０のスイッチング速度の向上が図られている。
【００４４】
また、第２活性領域１６においては、ゲートパッド１８に印加された電位は、ゲートパッド１８から図示しない配線によって直接的にゲート電極１７の一端（長手方向の一端）に印加され、また、ゲート配線２０ｃを介してゲート電極１７の他端（長手方向の他端）に印加される。ゲート電極１７に印加される電位が閾値電位以上となると、第１活性領域１４と同様、半導体装置１０に電流が流れる。本実施例では、ゲート電極１７の両端にゲート電位が印加されるため、ゲートパッド１８に閾値電位を印加してから短時間でゲート電極１７に印加される電位が閾値電位以上となり、半導体装置１０のスイッチング速度の向上が図られている。
【００４５】
上述したことから明らかなように、本実施例の半導体装置１０では、第１活性領域１４と第２活性領域１６に内アール部が形成されていない。このため、半導体装置１０の耐圧が低下することが防止される。また、第１活性領域１４の短辺に沿ってゲートパッド１８と第２活性領域１６を並べ、第１活性領域１４の短辺の略幅内にゲートパッド１８と第２活性領域１４を配置する。このため、従来のレイアウト（図４（ａ）を参照）に比較して、ゲートパッド１８の面積が第２活性領域１６の分だけ小さくなる。すなわち、第２活性領域１６の分だけ活性領域を広げることができる。これによって、半導体基板１２の有効面積が広がり、半導体装置１０のオン抵抗を下げることができる。
【００４６】
また、上記の半導体装置１０では、第１活性領域１４と第２活性領域１６の間にゲート配線が形成されておらず、また、第２活性領域１６とゲートパッド１８の間にも、第２活性領域１６の外周に沿ったゲート配線が形成されていない。ゲート配線が形成されない分だけ、第１活性領域１４と第２活性領域１６の間のスペースを狭くでき、また、第２活性領域１６とゲートパッド１８の間のスペースを狭くできる。これによっても、活性領域の面積が広がり、半導体基板１２の有効面積を広げることができる。
【００４７】
以上、本明細書の一実施例に係る半導体装置１０を説明したが、本明細書に開示する技術は上述した実施例に限定されない。例えば、上述した実施例においては、ゲートパッド１８を略正方形状としたが、ゲートパッドの形状はワイヤボンディングが可能となる範囲内で種々の形状（例えば、長方形状等）を採ることができる。半導体基板の活性領域の面積を広くするためには、ゲートパッドはワイヤボンディングが可能となる最小の面積とすることが好ましい。
【００４８】
また、本明細書に開示する技術は、上述した実施例に示すようなレイアウトには限られず、種々のレイアウトを採ることができる。例えば、図３に示すようなレイアウトを採用することができる。図３に示すレイアウトでは、ゲートパッドの左側方に第３の活性領域が形成されている点で、上述した実施例と相違する。
【００４９】
図３に示す半導体装置６０では、半導体基板６２に、第１活性領域６４と、第２活性領域６６と、第３活性領域６８と、ゲートパッド７０が配置されている。各活性領域６４，６６，６８の構成は、上述した実施例の活性領域１４，１６と同一構成を有している。半導体装置６０では、半導体基板６２に複数の活性領域６４，６６，６８を形成することで、各活性領域６４，６６，６８の面積が大きくなり過ぎることを防止する。これによって、各活性領域６４，６６，６８がオンするまでの時間が長くなることを防止している。また、各活性領域６４，６６，６８のゲート電極６５，６７，６９は、それぞれの活性領域６４，６６，６８の短辺の伸びる方向（ｙ方向）に伸びている。これによっても、ゲート電極６５，６７，６９の長手方向の長さが短く抑えられ、各活性領域６４，６６，６８がオンするまでの時間が長くなることが防止されている。
【００５０】
上述した実施例と同様に、ゲートパッド７０と第２活性領域６６は、ｙ方向に並んで配置されると共に、第１活性領域６４の下方（ｘ方向）で、第１活性領域６４の短辺の略幅内に配置されている。ゲートパッド７０のｙ方向の長さは、第１活性領域６４の短辺の長さより短くされ、ゲートパッド７０のｙ方向の長さを短くすることによってできるスペースに第２活性領域６６が配置されている。また、第２活性領域６６のｘ方向の長さは、ゲートパッド７０のｘ方向の長さよりわずかに短くされている。第３活性領域６８は、第１活性領域６４とゲートパッド７０の左側方に配置されている。第１活性領域６４とゲートパッド７０は、第３活性領域６８の長辺（ｘ方向の辺）の略幅内に配置されている。
【００５１】
半導体基板６２の非活性領域７４の表面には、ゲート配線７２ａ，７２ｂ，７２ｃ，７２ｄ，７２ｅ，７２ｆが形成されている。ゲート配線７２ａ，７２ｃ，７２ｄ，７２ｅ，７２ｆは、半導体基板６２の外周に沿って形成されている。ゲート配線７２ｂは、第１活性領域６４と第３活性領域６８の間に形成されている。第１活性領域６４内のゲート電極６５の各端部には、ゲート配線７２ｂ，７２ｆから電位が印加される。また、第２活性領域６６内のゲート電極６７の各端部には、ゲート配線７２ｆから電位が印加されると共に、ゲートパッド７０から直接電位が印加される。また、第３活性領域６８内のゲート電極６９の各端部には、ゲート配線７２ｃ，７２ｂから電位が印加されると共に、ゲートパッド７０から直接電位が印加される。
【００５２】
図３に示す半導体装置６０でも、活性領域６４，６６，６８には内アール部が形成されていないため、半導体装置６０の耐圧が低下することが防止されている。また、半導体装置６０では、ゲートパッド７０の面積を小さくすることでできるスペースに第２活性領域６６が配置され、これによって、活性領域の面積の増大が図られている。
また、第１活性領域６４と第３活性領域６８の間にゲート配線７２ｂを形成することで、ゲート配線７２ｂを介してゲート電極６５、６９にゲートパッド７０の電位を印加する。これによって、半導体装置６０のスイッチング速度の向上が図られている。その一方、第１活性領域６４と第２活性領域６６の間にはゲート配線を形成しないことで、活性領域の面積の増大が図られている。
【００５３】
なお、上述した各実施例においては、半導体基板にＭＯＳＦＥＴを形成した例であったが、半導体基板には他の半導体素子（例えば、ＩＧＢＴ等）を形成することができる。
【００５４】
以上、本発明の具体例を詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。
本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【符号の説明】
【００５５】
１０：半導体装置
１２：半導体基板
１４：第１活性領域
１４ａ：セル領域
１４ｂ：終端領域
１６：第２活性領域
１６ａ：セル領域
１６ｂ：終端領域
１７：ゲート電極
１８：ゲートパッド
２０ａ，２０ｂ，２０ｃ，２０ｄ：ゲート配線
３６：ゲート電極
【図１】
0005633135.tif 000002
【図２】
0005633135.tif 000003
【図３】
0005633135.tif 000004
【図４】
0005633135.tif 000005
【図５】
0005633135.tif 000006