(57)【特許請求の範囲】
【請求項１】
半導体基板の行方向および列方向に配置された複数のメモリセルを有する半導体装置であって、
前記半導体基板には、それぞれ前記列方向に延在する、ｎ型導電型の第１ｎウェルおよび第２ｎウェルと、ｐ型導電型の第１ｐウェル、第２ｐウェルおよび第３ｐウェルとが形成され、
前記第１ｐウェル、前記第１ｎウェル、前記第２ｐウェル、前記第２ｎウェル、および、前記第３ｐウェルは、前記行方向に見てこの順に並んで配置され、
前記メモリセルは、
ｎチャネル型の第１ドライバトランジスタ、および、ｐチャネル型の第１ロードトランジスタからなる第１インバータと、
ｎチャネル型の第２ドライバトランジスタ、および、ｐチャネル型の第２ロードトランジスタからなる第２インバータと、
ｎチャネル型の正相アクセストランジスタ、および、逆相アクセストランジスタと、を有し、
前記複数のメモリセルのうち、前記行方向に並んで配置するセルは、前記行方向に沿って延在するワード線によって接続され、
前記複数のメモリセルのうち、前記列方向に並んで配置するセルは、前記列方向に沿って延在する正相ビット線および逆相ビット線によって接続され、
前記第１インバータの出力端子は、第１記憶ノードとして前記第２インバータの入力端子に接続され、
前記第１インバータの入力端子は、第２記憶ノードとして前記第２インバータの出力端子に接続され、
前記正相アクセストランジスタにおいて、ゲートと前記ワード線、ドレインと前記正相ビット線、ソースと前記第１記憶ノードとが、それぞれ接続され、
前記逆相アクセストランジスタにおいて、ゲートと前記ワード線、ドレインと前記逆相ビット線、ソースと前記第２記憶ノードとが、それぞれ接続され、
前記正相アクセストランジスタは、前記第１ｐウェル内に配置され、かつ、前記正相アクセストランジスタは、前記第１記憶ノードに接続された第１ソース拡散層を有し、
前記第１ロードトランジスタは、前記第１ｎウェル内に配置され、
前記第１ドライバトランジスタおよび前記第２ドライバトランジスタは、前記第２ｐウェル内に配置され、かつ、前記第１ドライバトランジスタは、前記第１記憶ノードに接続された第１ドレイン拡散層を有し、前記第２ドライバトランジスタは、前記第２記憶ノードに接続された第２ドレイン拡散層を有し、
前記第２ロードトランジスタは、前記第２ｎウェル内に配置され、
前記逆相アクセストランジスタは、前記第３ｐウェル内に配置され、かつ、逆相アクセストランジスタは、前記第２記憶ノードに接続された第２ソース拡散層を有し、
前記複数のメモリセルのうち、前記行方向に見て隣り合うセルでは、前記第１ｐウェルおよび前記第３ｐウェルを、それぞれ共有しており、
前記第１ドレイン拡散層の平面積は、前記第１ソース拡散層の平面積よりも大であり、
前記第２ドレイン拡散層の平面積は、前記第２ソース拡散層の平面積よりも大であることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記正相アクセストランジスタは、第１正相アクセストランジスタおよび第２正相アクセストランジスタを有し、
前記逆相アクセストランジスタは、第１逆相アクセストランジスタおよび第２逆相アクセストランジスタを有することを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記ワード線は、第１ワード線および第２ワード線を有し、
前記正相ビット線は、第１正相ビット線および第２正相ビット線を有し、
前記逆相ビット線は、第１逆相ビット線および第２逆相ビット線を有し、
前記第１正相アクセストランジスタにおいて、ゲートと前記第１ワード線、ドレインと前記第１正相ビット線とが、それぞれ接続され、
前記第２正相アクセストランジスタにおいて、ゲートと前記第２ワード線、ドレインと前記第２正相ビット線とが、それぞれ接続され、
前記第１逆相アクセストランジスタにおいて、ゲートと前記第１ワード線、ドレインと前記第１逆相ビット線とが、それぞれ接続され、
前記第２逆相アクセストランジスタにおいて、ゲートと前記第２ワード線、ドレインと前記第２逆相ビット線とが、それぞれ接続されていることを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記第２ｐウェル内において、
前記第１ドライバトランジスタが配置された活性領域は、前記第２ｎウェルよりも前記第１ｎウェルに近い位置に配置され、
前記第２ドライバトランジスタが配置された活性領域は、前記第１ｎウェルよりも前記第２ｎウェルに近い位置に配置されていることを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置において、
前記半導体基板上には第１配線層、第２配線層、および、第３配線層が互いに層間絶縁膜を介して配置され、
前記第１ドライバトランジスタおよび前記第２ドライバトランジスタのソースは、同一の接地電位線に接続され、
前記接地電位線は、前記第１配線層および前記第２配線層に配置され、かつ、前記列方向に沿って延在していることを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置において、
前記第１ロードトランジスタのソースは、第１電源電位線に接続され、
前記第２ロードトランジスタのソースは、第２電源電位線に接続され、
前記第１電源電位線および前記第２電源電位線は、前記列方向に沿って延在し、
前記第１電源電位線および前記第２電源電位線には、同一の電源電位が供給され、
前記第１電源電位線は、前記第１正相ビット線と前記第２正相ビット線との間に配置され、
前記第２電源電位線は、前記第１逆相ビット線と前記第２逆相ビット線との間に配置されていることを特徴とする半導体装置。
【請求項７】
請求項６記載の半導体装置において、
前記第１正相ビット線、前記第２正相ビット線、前記第１逆相ビット線、前記第２逆相ビット線、前記接地電位線、前記第１電源電位線、および、前記第２電源電位線は、前記第２配線層に配置されていることを特徴とする半導体装置。
【請求項８】
請求項７記載の半導体装置において、
前記第１正相ビット線、前記第１電源電位線、前記第２正相ビット線、前記接地電位線、前記第２逆相ビット線、前記第２電源電位線、および、前記第１逆相ビット線は、前記行方向に見てこの順に並んで配置されていることを特徴とする半導体装置。
【請求項９】
請求項８記載の半導体装置において、
前記第１ワード線および前記第２ワード線は、前記第３配線層に配置され、
前記第１ワード線は、前記第１配線層に配置された第１ワード接続用配線を介して、前記第１正相アクセストランジスタのゲートおよび前記第１逆相アクセストランジスタのゲートに接続され、
前記第２ワード線は、前記第１配線層に配置された第２ワード接続用配線を介して、前記第２正相アクセストランジスタのゲートおよび前記第２逆相アクセストランジスタのゲートに接続され、
前記第１ワード接続用配線および前記第２ワード接続用配線は、前記列方向に沿って延在するようにして形成され、
前記複数のメモリセルのうち、前記行方向に隣り合う前記メモリセルでは、前記第１ワード接続用配線と前記第２ワード接続用配線とが並んで配置され、
前記複数のメモリセルのうち、前記列方向に隣り合う前記メモリセルでは、前記第１ワード接続用配線と前記第２ワード接続用配線とが並んで配置されていることを特徴とする半導体装置。
【請求項１０】
請求項９記載の半導体装置において、
前記第１ワード接続用配線と前記第１正相アクセストランジスタのゲートまたは前記第１逆相アクセストランジスタのゲートとを接続する接続プラグは、前記第１正相アクセストランジスタまたは前記第１逆相アクセストランジスタが配置される活性領域と平面的に重なる位置に形成され、
前記第２ワード接続用配線と前記第２正相アクセストランジスタのゲートまたは前記第２逆相アクセストランジスタのゲートとを接続する接続プラグは、前記第２正相アクセストランジスタまたは前記第２逆相アクセストランジスタが配置される活性領域と平面的に重なる位置に形成されていることを特徴とする半導体装置。
【請求項１１】
請求項３記載の半導体装置において、
前記第２ｐウェル内において、
前記第１ドライバトランジスタが配置された活性領域と、前記第２ドライバトランジスタが配置された活性領域とは、前記列方向に沿って並んで配置されていることを特徴とする半導体装置。
【請求項１２】
請求項１１記載の半導体装置において、
前記第１ｐウェル内において、
前記第１正相アクセストランジスタと前記第２正相アクセストランジスタとは、前記列方向に延在する同一の活性領域内に配置され、
前記第３ｐウェル内において、
前記第１逆相アクセストランジスタと前記第２逆相アクセストランジスタとは、前記列方向に延在する同一の活性領域内に配置されていることを特徴とする半導体装置。
【請求項１３】
請求項１２記載の半導体装置において、
前記第１正相アクセストランジスタのゲートと、前記第１インバータのゲートと、前記第１逆相アクセストランジスタのゲートとからなる第１ゲート群は、同一の前記行方向に沿って延在して配置され、
前記第２正相アクセストランジスタのゲートと、前記第２インバータのゲートと、前記第２逆相アクセストランジスタのゲートとからなる第２ゲート群は、同一の前記行方向に沿って延在して配置され、
前記第１ゲート群と前記第２ゲート群との間には、前記行方向に沿って延在し、かつ、前記第１ゲート群と前記第２ゲート群からの距離が等しくなるようにして配置されたダミーゲートが形成され、
前記ダミーゲートは、前記複数のメモリセルに電気的に接続されていないことを特徴とする半導体装置。
【請求項１４】
半導体基板の行方向および列方向に配置された複数のメモリセルを有する半導体装置であって、
前記半導体基板には、それぞれ前記列方向に延在する、ｎ型導電型の第１ｎウェルおよび第２ｎウェルと、ｐ型導電型の第１ｐウェル、第２ｐウェルおよび第３ｐウェルとが形成され、
前記第１ｐウェル、前記第１ｎウェル、前記第２ｐウェル、前記第２ｎウェル、および、前記第３ｐウェルは、前記行方向に見てこの順に並んで配置され、
前記メモリセルは、
ｎチャネル型の第１ドライバトランジスタ、および、ｐチャネル型の第１ロードトランジスタからなる第１インバータと、
ｎチャネル型の第２ドライバトランジスタ、および、ｐチャネル型の第２ロードトランジスタからなる第２インバータと、
ｎチャネル型の第１正相アクセストランジスタ、第２正相アクセストランジスタ、第１逆相アクセストランジスタ、および、第２逆相アクセストランジスタと、を有し、
前記複数のメモリセルのうち、前記行方向に並んで配置するセルは、前記行方向に沿って延在する第１ワード線および第２ワード線によって接続され、
前記複数のメモリセルのうち、前記列方向に並んで配置するセルは、前記列方向に沿って延在する第１正相ビット線、第２正相ビット線、第１逆相ビット線、および、第２逆相ビット線によって接続され、
前記第１インバータの出力端子は、第１記憶ノードとして前記第２インバータの入力端子に接続され、
前記第１インバータの入力端子は、第２記憶ノードとして前記第２インバータの出力端子に接続され、
前記第１正相アクセストランジスタにおいて、ゲートと前記第１ワード線、ドレインと前記第１正相ビット線、ソースと前記第１記憶ノードとが、それぞれ接続され、
前記第２正相アクセストランジスタにおいて、ゲートと前記第２ワード線、ドレインと前記第２正相ビット線、ソースと前記第１記憶ノードとが、それぞれ接続され、
前記第１逆相アクセストランジスタにおいて、ゲートと前記第１ワード線、ドレインと前記第１逆相ビット線、ソースと前記第２記憶ノードとが、それぞれ接続され、
前記第２逆相アクセストランジスタにおいて、ゲートと前記第２ワード線、ドレインと前記第２逆相ビット線、ソースと前記第２記憶ノードとが、それぞれ接続され、
前記第１正相アクセストランジスタおよび前記第１逆相アクセストランジスタは、前記第１ｐウェル内に配置され、かつ、前記第１正相アクセストランジスタは、前記第１記憶ノードに接続された第１ソース拡散層を有し、前記２正相アクセストランジスタは、前記第１記憶ノードに接続された第２ソース拡散層を有し、
前記第１ドライバトランジスタおよび前記第２ドライバトランジスタは、前記第２ｐウェル内に配置され、かつ、前記第１ドライバトランジスタは、前記第１記憶ノードに接続された第１ドレイン拡散層を有し、前記第２ドライバトランジスタは、前記第２記憶ノードに接続された第２ドレイン拡散層を有し、
前記第２正相アクセストランジスタおよび前記第２逆相アクセストランジスタは、前記第３ｐウェル内に配置され、かつ、前記第１逆相アクセストランジスタは、前記第１記憶ノードに接続された第３ソース拡散層を有し、前記２逆相アクセストランジスタは、前記第１記憶ノードに接続された第４ソース拡散層を有し、
前記複数のメモリセルのうち、前記行方向に見て隣り合うセルでは、前記第１ｐウェルおよび前記第３ｐウェルを、それぞれ共有しており、
前記第１ドレイン拡散層の平面積は、前記第１ソース拡散層および前記第２ソース拡散層の平面積よりも大であり、
前記第２ドレイン拡散層の平面積は、前記第３ソース拡散層および前記第４ソース拡散層の平面積よりも大であることを特徴とする半導体装置。
【請求項１５】
請求項１４記載の半導体装置において、
前記第１インバータは、前記第１ドライバトランジスタと、互いに並列に接続された二つの前記第１ロードトランジスタとによって構成され、
前記第２インバータは、前記第２ドライバトランジスタと、互いに並列に接続された二つの前記第２ロードトランジスタとによって構成され、
二つの前記第１ロードトランジスタのうち、一方は前記第１ｎウェル内に配置され、他の一方は前記第２ｎウェル内に配置され、
二つの前記第２ロードトランジスタのうち、一方は前記第１ｎウェル内に配置され、他の一方は前記第２ｎウェル内に配置されていることを特徴とする半導体装置。
【請求項１６】
請求項１５記載の半導体装置において、
前記第１ロードトランジスタのソースは、第１電源電位線に接続され、
前記第２ロードトランジスタのソースは、第２電源電位線に接続され、
前記第１電源電位線および前記第２電源電位線は、前記列方向に沿って延在し、
前記第１電源電位線および前記第２電源電位線には、同一の電源電位が供給され、
前記第１ドライバトランジスタおよび前記第２ドライバトランジスタのソースは、同一の接地電位線に接続され、
前記半導体基板上には第１配線層、第２配線層、および、第３配線層が互いに層間絶縁膜を介して配置され、
前記第１正相ビット線、前記第２正相ビット線、前記第１逆相ビット線、前記第２逆相ビット線、前記接地電位線、前記第１電源電位線、および、前記第２電源電位線は、前記第２配線層に配置され、
前記第１正相ビット線、前記第１逆相ビット線、前記第１電源電位線、前記接地電位線、前記第２電源電位線、前記第２正相ビット線、および、前記第２逆相ビット線は、前記行方向に見てこの順に並んで配置されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置技術に関し、特に、ＳＲＡＭ（Static Random Access Memory）を有する半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
高性能化、高速化が望まれる電子機器において、マイクロコンピュータを搭載することは不可欠であり、そのマイクロコンピュータの構成においては、大容量かつ高速なメモリの実装が望まれている。特に、より高速な処理を実現するために、キャッシュメモリの大容量化が求められている。即ち、コンピュータの中央処理装置（Central Processing Unit：ＣＰＵ）が、制御プログラム等の実行時に使用するＲＡＭについて、高速化と大容量化が求められている。
【０００３】
このようなＲＡＭとしては、一般にＤＲＡＭ（Dynamic RAM）とＳＲＡＭとが使用されているが、上述のようなキャッシュメモリのように高速な処理を要する部分には、通常、ＳＲＡＭが使用されている。ＳＲＡＭは、そのメモリセルの構造として、４個のトランジスタと２個の高抵抗素子で構成される高抵抗負荷型と、６個のトランジスタで構成されるＣＭＯＳ型が知られている。特に、ＣＭＯＳ型のＳＲＡＭは、データ保持時のリーク電流が非常に小さいために信頼性が高く、現在の主流となっている。
【０００４】
一般に、メモリセルにおいて、その素子面を縮小することは、メモリセルアレイの小型化だけでなく、高速化をも実現することを意味する。そこで、ＳＲＡＭのより高速な動作を実現するために、メモリセル構造について様々なレイアウトが提案されている。特に、近年では、コンピュータの高速化を実現する一つの手段としてマルチプロセッサ技術が導入されており、複数のＣＰＵが一つのメモリ領域を共有することが求められている。即ち、一つのメモリセルに対して二つのポートからのアクセスを可能とした２ポート（デュアルポートともいう）ＳＲＡＭについて、種々のレイアウトが提案されている。
【０００５】
例えば、特開２００２−４３４４１号公報（特許文献１）や特開２００２−２３７５３９号公報（特許文献２）には、マルチポートＳＲＡＭを構成する各ＭＯＳトランジスタを配置するＰウェル領域とＮウェル領域のうち、Ｐウェル領域を２つに分けて、Ｎウェル領域の両側に配置した構造が開示されている。
【０００６】
また、例えば、特開２００４−４７５２９号公報（特許文献３）には、マルチポートＳＲＡＭにおいて、Ｐ／Ｎ／Ｐ／Ｎ／Ｐの順にウェル領域を配置し、両端のＰウェルにドライバトランジスタ、２つのＮウェルのそれぞれに負荷トランジスタ、真ん中のＰウェルに２つのアクセストランジスタを配置した構造が開示されている。
【０００７】
また、例えば、特開２００６−３３９４８０号公報（特許文献４）には、ＳＲＡＭセル内において、ドライバトランジスタのソースコンタクトを内部の金属配線により短絡する構造が開示されている。
【０００８】
また、例えば、特開２００３−６００８９号公報（特許文献５）には、ＳＲＡＭにおいて、セルごとにＰウェルを独立させ、左右両隣のセルとの境界をＮウェルで構成したレイアウト構造が開示されている。
【０００９】
また、例えば、特開２００４−３３５５３５号公報（特許文献６）には、デュアルポートＳＲＡＭにおいて、ワード線間のカップリングノイズを低減する方法が開示されている。
【００１０】
また、例えば、非特許文献１には、３箇所のウェル分離領域を有するＳＲＡＭの構造が開示されている。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００２−４３４４１号公報
【特許文献２】特開２００２−２３７５３９号公報
【特許文献３】特開２００４−４７５２９号公報
【特許文献４】特開２００６−３３９４８０号公報
【特許文献５】特開２００３−６００８９号公報
【特許文献６】特開２００４−３３５５３５号公報
【非特許文献】
【００１２】
【非特許文献１】「プロシーディングス・オブ・アイシーアイシーディーティー（Proceedings of ICICDT）」，２００８年，ｐｐ．５５−５８
【発明の概要】
【発明が解決しようとする課題】
【００１３】
ＳＲＡＭを有する半導体装置として、本発明者が上記の技術の適用を検討したところ、以下のような課題を有することが明らかとなった。即ち、ＳＲＡＭセルの微細化によって、隣接ビット間でのソフトエラー（マルチビットソフトエラー、以下単にマルチビットエラー）が起こりやすくなることが分かった。ソフトエラーとは、パッケージから放出されるα線や宇宙からの中性子線がシリコン原子に衝突することで多数の電子正孔対が発生し、特にＰウェル内で発生した電子がＮ型拡散層に収集されることで、記憶ノードの電位を反転させ、誤動作を引き起こす現象である。ここで、同一Ｐウェル内にあるＮ型拡散層には、同時に電子が収集されるため、隣接セルとＰウェルを共有するようなアレイ構造の場合、２ビットのセルの記憶ノードが同時に反転してしまう場合がある。これが、マルチビットエラーである。
【００１４】
例えば、上記の特許文献１，２，４および非特許文献１では、いずれもセル中央にＮウェルを配置し、その左右にＰウェルを配置している。即ち、ＰウェルとＮウェルとの境界であるウェル分離領域は、セル内に２箇所存在している。ただし、上記非特許文献１は、６つのトランジスタで構成されるメモリセルに追加ＰＭＯＳがあるため、セル内のウェル分離領域は３箇所存在している。また、上記特許文献４を除き、メモリセル内の一対の記憶ノードに対応するＮ型拡散領域は、別々のＰウェル領域（左右に配置されているＰウェル領域）に形成されている。これらのメモリセルにおいて、行方向に隣接するメモリセルでは、少なくとも左右どちらかでＰウェルを共有しているため、マルチビットエラーが発生する可能性がある。
【００１５】
ここで、ソフトエラー対策として、エラー訂正（Error Check and Correct：ＥＣＣ）回路を付加する方法がある。本発明者は、このＥＣＣ回路によるエラー訂正方法に関しても事前に検討を行っている。本発明者が事前に検討したＥＣＣ回路を付加することで、２ビットのエラー検出および１ビットのエラー訂正が可能になる。しかし、２ビット以上のエラー訂正を行おうとすると、回路構成が複雑化し、回路規模の増大が著しくなるため望ましくない。即ち、同時に２ビットエラーが発生してしまうと通常のＥＣＣ回路では訂正できないため、隣接するセルで同時にマルチビットエラーが発生し得る。
【００１６】
図４６はアレイ配列したメモリセルのアドレスマッピングを示す説明図であり、（ａ）は８行４列のメモリアレイを示し、（ｂ）は４行８列のメモリアレイを示している。即ち、図４６は、４ビットデータ幅、アドレス０〜７番地までのメモリアレイ２種を例示している。数字は同時に選択されるアドレス番地を示す。例えば、３が選択であれば、３の付いた全てのアドレスが選択され、他はワード線が選択状態であっても読み出されない。
【００１７】
例えば、要部Ｐ０１や要部Ｐ０３のような同一ビット線上の３つのセルが連続してソフトエラーを起しても、読み出すデータは４ビット中の１ビットのみがエラーとなっているため、ＥＣＣ回路によって訂正できる。また、例えば、要部Ｐ０４のような同一ワード線上の２つのセルが連続してソフトエラーを起しても、４行８列のメモリアレイであればＥＣＣ回路によって訂正できる。しかし、例えば、要部Ｐ０２のような８行４列のメモリアレイにおける同一ワード線上の２つのセル、または、要部Ｐ０５のような４行８列のメモリアレイにおける同一ワード線上の３つのセルが連続してソフトエラーを起した場合、ＥＣＣ回路によって訂正するためには、非常に複雑な回路構成が必要となる。
【００１８】
このように、行方向に隣接するＳＲＡＭメモリセルで同時に発生するマルチビットエラーは、ＳＲＡＭを有する半導体装置の信頼性を低下させる一原因となることが本発明者の検討により明らかになった。
【００１９】
そこで、本発明の目的は、ＳＲＡＭを有する半導体装置の信頼性を向上させる技術を提供することにある。
【００２０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２１】
本願においては、複数の発明が開示されるが、そのうちの一実施例の概要を簡単に説明すれば以下の通りである。
【００２２】
半導体基板の行方向および列方向に配置された複数のメモリセルを有する半導体装置であって、半導体基板には、それぞれ前記列方向に延在する、ｎ型導電型の第１ｎウェルおよび第２ｎウェルと、ｐ型導電型の第１ｐウェル、第２ｐウェルおよび第３ｐウェルとが形成され、第１ｐウェル、第１ｎウェル、第２ｐウェル、第２ｎウェル、および、第３ｐウェルは行方向に見てこの順に並んで配置されている。また、メモリセルは、ｎチャネル型の第１ドライバトランジスタ、および、ｐチャネル型の第１ロードトランジスタからなる第１インバータと、ｎチャネル型の第２ドライバトランジスタ、および、ｐチャネル型の第２ロードトランジスタからなる第２インバータと、ｎチャネル型の正相アクセストランジスタ、および、逆相アクセストランジスタとを有する。ここで、複数のメモリセルのうち、行方向に並んで配置するセルは行方向に沿って延在するワード線によって接続され、列方向に並んで配置するセルは、列方向に沿って延在する正相ビット線および逆相ビット線によって接続されている。また、第１インバータの出力端子は、第１記憶ノードとして第２インバータの入力端子に接続され、第１インバータの入力端子は、第２記憶ノードとして第２インバータの出力端子に接続されている。また、正相アクセストランジスタにおいて、ゲートとワード線、ドレインと正相ビット線、ソースと第１記憶ノードとが、それぞれ接続されている。また、逆相アクセストランジスタにおいて、ゲートとワード線、ドレインと逆相ビット線、ソースと第２記憶ノードとが、それぞれ接続されている。特に、正相アクセストランジスタは第１ｐウェルに配置され、第１ロードトランジスタは第１ｎウェルに配置され、第１ドライバトランジスタおよび第２ドライバトランジスタは第２ｐウェルに配置され、第２ロードトランジスタは第２ｎウェルに配置され、逆相アクセストランジスタは第３ｐウェルに配置されている。そして、複数のメモリセルのうち行方向に見て隣り合うセルでは、第１ｐウェルおよび第３ｐウェルをそれぞれ共有している。
【発明の効果】
【００２３】
本願において開示される複数の発明のうち、上記一実施例により得られる効果を代表して簡単に説明すれば以下の通りである。
【００２４】
即ち、ＳＲＡＭを有する半導体装置において、信頼性を向上させることができる。
【図面の簡単な説明】
【００２５】
【図１】本発明の実施の形態１である半導体装置が有するＳＲＡＭのうち、一つのメモリセルを示す回路図である。
【図２】本発明の実施の形態１である半導体装置が有するＳＲＡＭのうち、一つのメモリセルを示す要部平面図である。
【図３】図２の要部平面図の一部を示す要部平面図である。
【図４】図２の要部平面図の他の一部を示す要部平面図である。
【図５】図２の要部平面図のＡ１−Ａ１線、Ｂ１−Ｂ１線、および、Ｃ１−Ｃ１線に沿って矢印方向に見た要部断面図である。
【図６】本発明の実施の形態１のメモリセルの等価回路図であって、図１の回路図に対応する等価回路図である。
【図７】本発明の実施の形態１である半導体装置が有するＳＲＡＭのうち、列方向に隣接する三つのメモリセルを示す要部平面図である。
【図８】本発明の実施の形態１である半導体装置が有するＳＲＡＭのうち、行方向および列方向に配列する複数のメモリセルを示す説明図である。
【図９】メモリセルを示す説明図であり、（ａ）は本発明者が事前に検討したＳＲＡＭ、（ｂ）は本実施の形態１のＳＲＡＭの説明図である。
【図１０】本発明の実施の形態１のメモリセルアレイの配置方法を示す説明図である。
【図１１】本発明の実施の形態１である半導体装置が有するタップセルを示す要部平面図である。
【図１２】図１１の要部平面図の一部を示す要部平面図である。
【図１３】図１１の要部平面図の他の一部を示す要部平面図である。
【図１４】本発明の実施の形態１である半導体装置が有する他のタップセルを示す要部平面図である。
【図１５】図１４の要部平面図の一部を示す要部平面図である。
【図１６】図１４の要部平面図の他の一部を示す要部平面図である。
【図１７】本発明の実施の形態２である半導体装置が有するＳＲＡＭのうち、一つのメモリセルを示す要部平面図である。
【図１８】図１７の要部平面図の一部を示す要部平面図である。
【図１９】図１７の要部平面図の他の一部を示す要部平面図である。
【図２０】本発明の実施の形態２のメモリセルの等価回路図である。
【図２１】本発明の実施の形態２である半導体装置が有するＳＲＡＭのうち、列方向に隣接する三つのメモリセルを示す要部平面図である。
【図２２】本発明の実施の形態２である半導体装置が有するＳＲＡＭのうち、行方向および列方向に配列する複数のメモリセルを示す説明図である。
【図２３】本発明の実施の形態２である半導体装置が有するＳＲＡＭのうち、隣接するメモリセルの境界部を示す要部平面図である。
【図２４】本発明の実施の形態２である半導体装置が有する他のＳＲＡＭのうち、隣接するメモリセルの境界部を示す要部平面図である。
【図２５】図２４の半導体装置が有するＳＲＡＭの変形例を示す要部平面図である。
【図２６】図２５の要部平面図のＡ２−Ａ２線、および、Ｂ２−Ｂ２線に沿って矢印方向に見た要部断面図である。
【図２７】本発明の実施の形態３である半導体装置が有するＳＲＡＭのうち、一つのメモリセルを示す回路図である。
【図２８】本発明の実施の形態３である半導体装置が有するＳＲＡＭのうち、一つのメモリセルを示す要部平面図である。
【図２９】図２８の要部平面図の一部を示す要部平面図である。
【図３０】図２８の要部平面図の一部を示す要部平面図である。
【図３１】本発明の実施の形態３のメモリセルの等価回路図であって、図２７の回路図に対応する等価回路図である。
【図３２】本発明の実施の形態３である半導体装置が有する他のＳＲＡＭのうち、一つのメモリセルを示す回路図である。
【図３３】本発明の実施の形態３である半導体装置が有する他のＳＲＡＭのうち、一つのメモリセルを示す要部平面図である。
【図３４】図３３の要部平面図の一部を示す要部平面図である。
【図３５】図３３の要部平面図の一部を示す要部平面図である。
【図３６】本発明の実施の形態３の他のメモリセルの等価回路図であって、図３２の回路図に対応する等価回路図である。
【図３７】本発明の実施の形態４である半導体装置が有するＳＲＡＭのうち、一つのメモリセルを示す要部平面図である。
【図３８】図３７の要部平面図の一部を示す要部平面図である。
【図３９】図３７の要部平面図の一部を示す要部平面図である。
【図４０】本発明の実施の形態４である半導体装置が有する他のＳＲＡＭのうち、一つのメモリセルを示す要部平面図である。
【図４１】本発明の実施の形態４である半導体装置が有する更に他のＳＲＡＭのうち、一つのメモリセルを示す要部平面図である。
【図４２】本発明の実施の形態５である半導体装置が有するＳＲＡＭのうち、一つのメモリセルを示す要部平面図である。
【図４３】図４２の要部平面図の一部を示す要部平面図である。
【図４４】図４２の要部平面図の一部を示す要部平面図である。
【図４５】本発明の実施の形態５のメモリセルの等価回路図である。
【図４６】本発明者が事前に検討したメモリセルのアドレスマッピングを示す説明図であって、（ａ）は８行４列のメモリアレイを示し、（ｂ）は４行８列のメモリアレイを示す。
【発明を実施するための形態】
【００２６】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付すようにし、その繰り返しの説明は可能な限り省略するようにしている。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２７】
（実施の形態１）
図１は、本実施の形態１のデュアルポートＳＲＡＭのうち、一つのメモリセル（スタティックメモリセル）ＭＣ１の回路図を示している。図２は、本実施の形態１のメモリセルＭＣ１の要部平面図を示している。図３は、図２の要部平面図のうち、シリコン基板（半導体基板）１から第１配線層Ｍ１までを表した要部平面図を示している。図４は、図２の要部平面図のうち、第２配線層Ｍ２から第３配線層Ｍ３までを表した要部平面図を示している。図５は、図２の要部平面図のうち、Ａ１−Ａ１線、Ｂ１−Ｂ１線、および、Ｃ１−Ｃ１線に沿って矢印方向に見た要部断面図を示している。図６は図１の回路図に対応し、特に、実際のレイアウトに倣って各素子および配線を並べなおした等価回路図を示している。図７は、本実施の形態１のデュアルポートＳＲＡＭのうち、列方向に隣接する三つのメモリセルＭＣＡ１，ＭＣＡ２，ＭＣＡ３の要部平面図を示している。図８は、本実施の形態１のデュアルポートＳＲＡＭのうち、行方向および列方向に配列する複数のメモリセルＭＣＡの説明図を示している。これらの図１〜図８を参照しながら、本実施の形態１の半導体装置が有するデュアルポートＳＲＡＭについて説明する。
【００２８】
本実施の形態１の半導体装置が有するＳＲＡＭは、８つのＭＩＳ（Metal Insulator Semiconductor）型電界効果トランジスタ（以下、単にＭＩＳトランジスタ）からなるデュアルポートＳＲＡＭである。このデュアルポートＳＲＡＭは、シリコン基板１上の行方向および列方向に配置された複数のメモリセルＭＣＡによって構成される。なお、複数のメモリセルＭＣＡを個別に表現する場合には、メモリセルＭＣＡ１，ＭＣＡ２，ＭＣＡ３・・・と表記する。複数のメモリセルＭＣＡのうち、行方向に並んで配置するセルは、行方向に沿って延在するワード線ＷＬによって接続される。複数のメモリセルＭＣＡのうち、列方向に並んで配置するセルは、列方向に沿って延在する正相ビット線ＢＬ、および、逆相ビット線／ＢＬによって接続される。特に、本実施の形態１のＳＲＡＭはデュアルポートＳＲＡＭであり、二つのポートからアクセスされる。従って、ワード線ＷＬ、正相ビット線ＢＬ、および、逆相ビット線／ＢＬは、それぞれ二つある。即ち、ワード線ＷＬは、第１ワード線ＷＬ１および第２ワード線ＷＬ２を有する。また、正相ビット線ＢＬは、第１正相ビット線ＢＬ１および第２正相ビット線ＢＬ２を有する。また、逆相ビット線／ＢＬは、第１逆相ビット線／ＢＬ１および第２逆相ビット線／ＢＬ２を有する。
【００２９】
シリコン基板１上には、列方向に延在する複数のウェルが形成されている。ウェルとは、ドナー不純物またはアクセプタ不純物を含む、シリコン基板１表面に形成された半導体領域である。以下、ドナー不純物を多く含み、多数キャリアが電子であるようなウェルまたは拡散層を、それぞれｎウェルまたはｎ型拡散層と表記し、アクセプタ不純物を多く含み、多数キャリアが正孔（ホール）であるようなウェルまたは拡散層を、それぞれｐウェルまたはｐ型拡散層と表記する。
【００３０】
本実施の形態１のデュアルポートＳＲＡＭは、一つのメモリセルＭＣ１ごとに、二つのｎウェル（第１ｎウェルＮＷ１および第２ｎウェルＮＷ２）と、三つのｐウェル（第１ｐウェルＰＷ１、第２ｐウェルＰＷ２および第３ｐウェルＰＷ３）とを有する。そして、第１ｐウェルＰＷ１、第１ｎウェルＮＷ１、第２ｐウェルＰＷ２、第２ｎウェルＮＷ２、および、第３ｐウェルＰＷ３は、行方向に見てこの順に並んでいる。言い換えれば、第２ｐウェルＰＷ２の行方向の両隣に第１ｎウェルＮＷ１と第２ｎウェルＮＷ２とが配置され、第１ｎウェルＮＷ１の第２ｐウェルＰＷ２が配置されていない側の行方向の隣に第１ｐウェルＰＷ１が配置され、第２ｎウェルＮＷ２の第２ｐウェルＰＷ２が配置されていない側の行方向の隣に第３ｐウェルＰＷ３が配置されている。更に言い換えれば、第１ｎウェルＮＷ１の行方向の両隣には第１ｐウェルＰＷ１と第２ｐウェルＰＷ２とが配置され、第２ｎウェルＮＷ２の行方向の両隣には第２ｐウェルＰＷ２と第３ｐウェルＰＷ３とが配置されている。
【００３１】
また、一つのメモリセルＭＣ１ごとに上述のようにウェルを配置した場合、第１ｐウェルＰＷ１と第３ｐウェルＰＷ３とが両端に配置されることになる。そこで、本実施の形態１のデュアルポートＳＲＡＭでは、複数のメモリセルＭＣＡのうち、行方向に見て隣り合うセルでは、第１ｐウェルＰＷ１および第３ｐウェルＰＷ３を、それぞれ共有している。
【００３２】
図５に示すように、シリコン基板１の表面には、酸化シリコンを主体とする絶縁膜などからなる分離部２が形成されている。上述の各ウェルＮＷ１，ＮＷ２，ＰＷ１，ＰＷ２，ＰＷ３内は、この分離部２によって区画され、活性領域ＡＣＴ（アクティブ領域ともいう）が規定されている。この活性領域ＡＣＴにメモリセルＭＣ１などを構成するＭＩＳトランジスタなどの各素子が形成されている。分離部２は、浅溝に酸化シリコン膜を埋め込んだＳＴＩ（Shallow Trench Isolation）構造であっても、所望の領域を選択的に熱酸化したＬＯＣＯＳ（Local Oxidation of Silicon）構造であっても良い。
【００３３】
本実施の形態１のデュアルポートＳＲＡＭを構成する一つのメモリセルＭＣ１は、図１に示すように、第１インバータＩＮＶ１と第２インバータＩＮＶ２とからなるフリップフロップを記憶部分として有する。このフリップフロップ構成について、以下で詳しく説明する。
【００３４】
図６に示すように、第１インバータＩＮＶ１は、ｎチャネル型のＭＩＳトランジスタである第１ドライバトランジスタＱＮＤ１と、ｐチャネル型のＭＩＳトランジスタである第１ロードトランジスタＱＰＬ１とによって構成される。また、第２インバータＩＮＶ２は、ｎチャネル型のＭＩＳトランジスタである第２ドライバトランジスタＱＮＤ２と、ｐチャネル型のＭＩＳトランジスタである第２ロードトランジスタＱＰＬ２とによって構成される。第１インバータＩＮＶ１の出力端子は、第１記憶ノードＥ１として、第２インバータＩＮＶ２の入力端子に接続されている。そして、第１インバータＩＮＶ１の入力端子は、第２記憶ノードＥ２として、第２インバータＩＮＶ２の出力端子に接続されている。また、各インバータＩＮＶ１，ＩＮＶ２を構成する各ドライバトランジスタＱＮＤ１，ＱＮＤ２のソースは接地電位線ＶＳＳに接続されている。接地電位線ＶＳＳは接地電位ＧＮＤに接続されている。また、各インバータＩＮＶ１，ＩＮＶ２を構成する各ロードトランジスタＱＰＬ１，ＱＰＬ２のソースは電源電位線ＶＤＤに接続されている。このようにして、第１インバータＩＮＶ１と第２インバータＩＮＶ２とによってフリップフロップを構成している。
【００３５】
上記の構成を、図２〜図５を用いて、シリコン基板１上の素子構成として説明する。
【００３６】
第１インバータＩＮＶ１を構成する第１ドライバトランジスタＱＮＤ１と第１ロードトランジスタＱＰＬ１とは、第１インバータＩＮＶ１の入力端子であるゲートＧ１を共有している。また、第１インバータＩＮＶ１の出力端子である各ドレイン側の拡散層どうし、即ち第１ドライバトランジスタＱＮＤ１のｎ型ドレイン拡散層ＮＤ１と、第１ロードトランジスタＱＰＬ１のｐ型ドレイン拡散層ＰＤ１とは、コンタクトプラグ３（接続プラグともいう）および第１配線層Ｍ１の第１金属配線４Ａを介して、互いに電気的に接続されている。同様に、第２インバータＩＮＶ２を構成する第２ドライバトランジスタＱＮＤ２と第２ロードトランジスタＱＰＬ２とは、第２インバータＩＮＶ２の入力端子であるゲートＧ２を共有している。また、第２インバータＩＮＶ２の出力端子である各ドレイン側の拡散層どうし、即ち第２ドライバトランジスタＱＮＤ２のｎ型ドレイン拡散層ＮＤ２と、第２ロードトランジスタＱＰＬ２のｐ型ドレイン拡散層ＰＤ２とは、コンタクトプラグ３および第１配線層Ｍ１の第１金属配線４Ｂを介して、互いに電気的に接続されている。ここで、ゲートＧ１，Ｇ２は、シリコン基板１上にゲート絶縁膜を介して形成された多結晶シリコン（ポリシリコンともいう）などを主体とする導体膜であり、行方向に延在するようにして配置されている。また、シリコン基板１と第１配線層Ｍ１との間には、酸化シリコンを主体とする絶縁膜などによる層間絶縁膜ＩＬが配置されている。層間絶縁膜ＩＬは、後に説明する第２配線層Ｍ２や第３配線層Ｍ３などとの層間にも配置されている。
【００３７】
また、各インバータＩＮＶ１，ＩＮＶ２を構成する各ドライバトランジスタＱＮＤ１，ＱＮＤ２のソースであるｎ型ソース拡散層ＮＳ１，ＮＳ２は、接地電位線ＶＳＳに電気的に接続されている。より詳しくは、各ドライバトランジスタＱＮＤ１，ＱＮＤ２のｎ型ソース拡散層ＮＳ１，ＮＳ２は、コンタクトプラグ３、第１配線層Ｍ１の第１金属配線４Ｃ、および、第１ビアプラグ５を介して、第２配線層Ｍ２の第２金属配線６Ａである接地電位線ＶＳＳに電気的に接続されている。接地電位線ＶＳＳは、第２配線層Ｍ２において、列方向に延在するようにして配置されている。
【００３８】
また、各インバータＩＮＶ１，ＩＮＶ２を構成する各ロードトランジスタＱＰＬ１，ＱＰＬ２のソースであるｐ型ソース拡散層ＰＳ１，ＰＳ２は、電源電位線ＶＤＤに電気的に接続されている。より詳しくは、第１ロードトランジスタＱＰＬ１のｐ型ソース拡散層ＰＳ１は、コンタクトプラグ３、第１配線層Ｍ１の第１金属配線４Ｄ、および、第１ビアプラグ５を介して、第２配線層Ｍ２の第２金属配線６Ｂである第１電源電位線ＶＤＤ１に電気的に接続されている。また、第２ロードトランジスタＱＰＬ２のｐ型ソース拡散層ＰＳ２は、コンタクトプラグ３、第１配線層Ｍ１の第１金属配線４Ｅ、および、第１ビアプラグ５を介して、第２配線層Ｍ２の第２金属配線６Ｃである第２電源電位線ＶＤＤ２に電気的に接続されている。なお、第１電源電位線ＶＤＤ１と第２電源電位線ＶＤＤ２とは同一の電源電位線ＶＤＤを構成する配線であって、同一の電源電位が印加される。第１電源電位線ＶＤＤ１および第２電源電位線ＶＤＤ２は、第２配線層Ｍ２において、列方向に延在するようにして配置されている。
【００３９】
そして、第１インバータＩＮＶ１の出力端子である各ドレイン拡散層ＮＤ１，ＰＤ１につながる第１金属配線４Ａは、第２インバータＩＮＶ２の入力端子であるゲートＧ２に対して、コンタクトプラグ３を介して接続され、第１記憶ノードＥ１を構成している。また、第１インバータの入力端子であるゲートＧ１は、第２インバータＩＮＶ２の出力端子である各ドレイン拡散層ＮＤ２，ＰＤ２につながる第１金属配線４Ｂに対して、コンタクトプラグ３を介して接続され、第２記憶ノードＥ２を構成している。
【００４０】
更に、図６に示すように、本実施の形態１のデュアルポートＳＲＡＭを構成する一つのメモリセルＭＣ１は、上記の一対のインバータＩＮＶ１，ＩＮＶ２からなるフリップフロップにアクセスするための、一対のｎチャネル型ＭＩＳトランジスタＱＮＡ１，ＱＮＡ２，ＱＮＡ３，ＱＮＡ４を有している。ここでは、第１インバータＩＮＶ１にアクセスするＭＩＳトランジスタを正相アクセストランジスタＱＮＡ１，ＱＮＡ２と称し、第２インバータＩＮＶ２にアクセスするＭＩＳトランジスタを逆相アクセストランジスタＱＮＡ３，ＱＮＡ４と称する。本実施の形態１のＳＲＡＭはデュアルポートＳＲＡＭであり、二つのポートからアクセスされる。そこで、正相アクセストランジスタは、二つのｎチャネル型ＭＩＳトランジスタとして、第１正相アクセストランジスタＱＮＡ１、および、第２正相アクセストランジスタＱＮＡ２を有する。同様に、逆相アクセストランジスタは、二つのｎチャネル型ＭＩＳトランジスタとして、第１逆相アクセストランジスタＱＮＡ３、および、第２逆相アクセストランジスタＱＮＡ４を有する。
【００４１】
正相アクセストランジスタＱＮＡ１，ＱＮＡ２では、ゲートＧ３とワード線ＷＬ、ドレインと正相ビット線ＢＬ、ソースと第１記憶ノードＥ１とがそれぞれ電気的に接続されている。より具体的には、第１正相アクセストランジスタＱＮＡ１において、ゲートＧ３と第１ワード線ＷＬ１、ドレインと第１正相ビット線ＢＬ１、ソースと第１記憶ノードＥ１とが接続されている。また、第２正相アクセストランジスタＱＮＡ２において、ゲートＧ３と第２ワード線ＷＬ２、ドレインと第２正相ビット線ＢＬ２、ソースと第１記憶ノードＥ１とが接続されている。
【００４２】
上記の構成を、図２〜図５を用いて、シリコン基板１上の素子構成として説明する。
【００４３】
第１正相アクセストランジスタＱＮＡ１のゲートＧ３は、コンタクトプラグ３、第１配線層Ｍ１の第１金属配線４Ｆ、第１ビアプラグ５、第２配線層Ｍ２の第２金属配線６Ｄ、および、第２ビアプラグ７を介して、第３配線層Ｍ３の第３金属配線８Ａである第１ワード線ＷＬ１に電気的に接続されている。また、第１正相アクセストランジスタＱＮＡ１のドレインであるｎ型ドレイン拡散層ＮＤ３は、コンタクトプラグ３、第１配線層Ｍ１の第１金属配線４Ｇ、および、第１ビアプラグ５を介して、第２配線層Ｍ２の第２金属配線６Ｅである第１正相ビット線ＢＬ１に電気的に接続されている。また、第１正相アクセストランジスタＱＮＡ１のソースであるｎ型ソース拡散層ＮＳ３は、コンタクトプラグ３を介して、第１配線層Ｍ１の金属配線うち、上述の第１記憶ノードＥ１を構成する第１金属配線４Ａに電気的に接続されている。第２正相アクセストランジスタＱＮＡ２のゲートＧ３は、コンタクトプラグ３、第１配線層Ｍ１の第１金属配線４Ｈ、第１ビアプラグ５、第２配線層Ｍ２の第２金属配線６Ｆ、および、第２ビアプラグ７を介して、第３配線層Ｍ３の第３金属配線８Ｂである第２ワード線ＷＬ２に電気的に接続されている。また、第２正相アクセストランジスタＱＮＡ２のドレインであるｎ型ドレイン拡散層ＮＤ３は、コンタクトプラグ３、第１配線層Ｍ１の第１金属配線４Ｉ、および、第１ビアプラグ５を介して、第２配線層Ｍ２の第２金属配線６Ｇである第２正相ビット線ＢＬ２に電気的に接続されている。また、第２正相アクセストランジスタＱＮＡ２は、上述の第１正相アクセストランジスタＱＮＡ１と、ソースであるｎ型ソース拡散層ＮＳ３を共有しており、コンタクトプラグ３を介して、第１配線層Ｍ１の金属配線うち、上述の第１記憶ノードＥ１を構成する第１金属配線４Ａに電気的に接続されている。
【００４４】
また、図６に示すように、逆相アクセストランジスタＱＮＡ３，ＱＮＡ４では、ゲートＧ４とワード線ＷＬ、ドレインと逆相ビット線／ＢＬ、ソースと第２記憶ノードＥ２とがそれぞれ電気的に接続されている。より具体的には、第１逆相アクセストランジスタＱＮＡ３において、ゲートＧ４と第１ワード線ＷＬ１、ドレインと第１逆相ビット線／ＢＬ１、ソースと第２記憶ノードＥ２とが接続されている。また、第２逆相アクセストランジスタＱＮＡ４において、ゲートＧ４と第２ワード線ＷＬ２、ドレインと第２逆相ビット線／ＢＬ２、ソースと第２記憶ノードＥ２とが接続されている。
【００４５】
上記の構成を、図２〜図５を用いて、シリコン基板１上の素子構成として説明する。
【００４６】
第１逆相アクセストランジスタＱＮＡ３のゲートＧ４は、コンタクトプラグ３、第１配線層Ｍ１の第１金属配線４Ｊ、第１ビアプラグ５、第２配線層Ｍ２の第２金属配線６Ｈ、および、第２ビアプラグ７を介して、第３配線層Ｍ３の第３金属配線８Ａである第１ワード線ＷＬ１に電気的に接続されている。また、第１逆相アクセストランジスタＱＮＡ３のドレインであるｎ型ドレイン拡散層ＮＤ４は、コンタクトプラグ３、第１配線層Ｍ１の第１金属配線４Ｋ、および、第１ビアプラグ５を介して、第２配線層Ｍ２の第２金属配線６Ｉである第１逆相ビット線／ＢＬ１に電気的に接続されている。また、第１逆相アクセストランジスタＱＮＡ３のソースであるｎ型ソース拡散層ＮＳ４は、コンタクトプラグ３を介して、第１配線層Ｍ１の金属配線うち、上述の第２記憶ノードＥ２を構成する第１金属配線４Ｂに電気的に接続されている。第２逆相アクセストランジスタＱＮＡ４のゲートＧ４は、コンタクトプラグ３、第１配線層Ｍ１の第１金属配線４Ｌ、第１ビアプラグ５、第２配線層Ｍ２の第２金属配線６Ｊ、および、第２ビアプラグ７を介して、第３配線層Ｍ３の第３金属配線８Ｂである第２ワード線ＷＬ２に電気的に接続されている。また、第２逆相アクセストランジスタＱＮＡ４のドレインであるｎ型ドレイン拡散層ＮＤ３は、コンタクトプラグ３、第１配線層Ｍ１の第１金属配線４Ｍ、および、第１ビアプラグ５を介して、第２配線層Ｍ２の第２金属配線６Ｋである第２逆相ビット線／ＢＬ２に電気的に接続されている。また、第２逆相アクセストランジスタＱＮＡ４は、上述の第１逆相アクセストランジスタＱＮＡ３と、ソースであるｎ型ソース拡散層ＮＳ４を共有しており、コンタクトプラグ３を介して、第１配線層Ｍ１の金属配線うち、上述の第２記憶ノードＥ２を構成する第１金属配線４Ｂに電気的に接続されている。
【００４７】
また、本実施の形態１のデュアルポートＳＲＡＭにおいて、第２配線層Ｍ２の中に、メモリセルＭＣ１に電気的に導通しない（回路構成に関与しない）金属配線を配置しても良い。以下では、このような第２配線層Ｍ２中の金属配線を、第２金属配線６と記述する。
【００４８】
以上のように、本実施の形態１のメモリセルＭＣ１は、ｎチャネル型である２つのドライバトランジスタＱＮＤ１，ＱＮＤ２および４つのアクセストランジスタＱＮＡ１，ＱＮＡ２，ＱＮＡ３，ＱＮＡ４と、ｐチャネル型である２つのロードトランジスタＱＰＬ１，ＱＰＬ２とからなる８つのＭＩＳトランジスタを上述のように配線して構成される、デュアルポートＳＲＡＭである。言い換えれば、本実施の形態１のメモリセルＭＣ１は、一対のインバータＩＮＶ１，ＩＮＶ２からなるフリップフロップに対して、二つのワード線ＷＬ１，ＷＬ２、二つの正相ビット線ＢＬ１，ＢＬ２、および、二つの逆相ビット線／ＢＬ１，／ＢＬ２を介する二つのポートによってアクセスする、デュアルポートＳＲＡＭである。
【００４９】
特に、本実施の形態１のメモリセルＭＣ１では、二つの正相アクセストランジスタである第１正相アクセストランジスタＱＮＡ１および第２正相アクセストランジスタＱＮＡ２は、第１ｐウェルＰＷ１に配置される。更に、第１ロードトランジスタＱＰＬ１は、第１ｎウェルＮＷ１に配置される。更に、二つのドライバトランジスタである第１ドライバトランジスタＱＮＤ１および第２ドライバトランジスタＱＮＤ２は、第２ｐウェルＰＷ２に配置される。更に、第２ロードトランジスタＱＰＬ２は、第２ｎウェルＮＷ２に配置される。更に、二つの逆相アクセストランジスタである第１逆相アクセストランジスタＱＮＡ３および第２逆相アクセストランジスタＱＮＡ４は、第３ｐウェルＰＷ３に配置される。
【００５０】
言い換えれば、本実施の形態１のメモリセルＭＣ１では、二つの正相アクセストランジスタＱＮＡ１，ＱＮＡ２と、第１ドライバトランジスタＱＮＤ１とを、第１ｎウェルＮＷ１で隔離された異なるｐウェル（それぞれ、第１ｐウェルＰＷ１と第２ｐウェルＰＷ２）に配置している。同様に、ｎチャネル型のＭＩＳトランジスタである二つの逆相アクセストランジスタＱＮＡ３，ＱＮＡ４と、第２ドライバトランジスタＱＮＤ２とを、第２ｎウェルＮＷ２で隔離された異なるｐウェル（それぞれ、第３ｐウェルＰＷ３と第２ｐウェルＰＷ２）に配置している。本実施の形態１のメモリセルＭＣ１において、このようにしてトランジスタを配置することの効果について、以下で詳しく説明する。
【００５１】
上述のように、正相アクセストランジスタＱＮＡ１，ＱＮＡ２のｎ型ソース拡散層ＮＳ３は、第１インバータＩＮＶ１の第１記憶ノードＥ１である第１ドライバトランジスタＱＮＤ１のｎ型ドレイン拡散層ＮＤ１と、電気的に接続されている。従って、本実施の形態１の構成によれば、第１記憶ノードＥ１を構成するｎ型拡散層（ＮＳ３およびＮＤ１）を、異なるｐウェル（ＰＷ１およびＰＷ２）に分けて形成したことになる。即ち、本実施の形態１の構成のように、各ｐウェル（ＰＷ１およびＰＷ２）に各ｎ型拡散層（ＮＳ３およびＮＤ１）を分けて形成することで、ｎ型拡散層を共有させて同一のｐウェルに形成する構造よりも、個々のｎ型拡散層の平面積を小さくすることができる。この点に関して、図９を用いて詳しく説明する。図９は、ＳＲＡＭを構成する一つのメモリセルにおける各ウェルと各拡散層の配置を示す説明図であり、（ａ）は本発明者が事前に検討したＳＲＡＭに該当する説明図を示し、（ｂ）は本実施の形態１のＳＲＡＭに該当する説明図を示す。
【００５２】
図９（ａ）のように、一つのｎウェルＮＷの両側に、二つのｐウェルＰＷＡ，ＰＷＢが配置されたようなウェル構造を有するＳＲＡＭがある。このようなＳＲＡＭでは、中央のｎウェルＮＷに二つのｐチャネル型ロードトランジスタを配置する。図９（ａ）中には、このｐチャネル型ロードトランジスタの拡散層として、正相ｐ型拡散層ＰＡと逆相ｐ型拡散層ＰＢとを配置した様子を示している。そして、両側のｐウェルＰＷＡ，ＰＷＢのうち、それぞれに、ｎチャネル型のアクセストランジスタとドライバトランジスタとを形成する。図９（ａ）中には、このｎチャネル型アクセストランジスタおよびドライバトランジスタの拡散層として、左側のｐウェルＰＷＡに正相ｎ型拡散層ＮＡを配置し、右側のｐウェルＰＷＢに逆相ｎ型拡散層ＮＢを配置した様子を示している。このｎ型拡散層ＮＡ，ＮＢは、それぞれが、記憶ノードを構成する二つのトランジスタ（アクセストランジスタおよびドライバトランジスタ）の拡散層を共有している。
【００５３】
これに対し、本実施の形態１のメモリセルＭＣ１では、図９（ｂ）のように、アクセストランジスタとドライバトランジスタにおいて、同一の記憶ノードを構成するｎ型拡散層を、異なるｐウェルに分離して配置している。例えば、正相アクセストランジスタ（上記図１のＱＮＡ１，ＱＮＡ２）のｎ型ソース拡散層ＮＳ３と、第１ドライバトランジスタ（上記図１のＱＮＤ１）のｎ型ドレイン拡散層ＮＤ１とは、それぞれ異なる第１ｐウェルＰＷ１と第２ｐウェルＰＷ２とに分けて配置している。これにより、上記図９（ａ）のように両ｎ型拡散層を共有させるように配置するよりも、各ｎ型拡散層の平面積を小さくすることができる。逆相アクセストランジスタ（上記図１のＱＮＡ３，ＱＮＡ４）のｎ型ソース拡散層ＮＳ４と、第２ドライバトランジスタ（上記図１のＱＮＤ２）のｎ型ドレイン拡散層ＮＤ２とに関しても同様である。
【００５４】
本発明者の検証によれば、上記の課題で説明したα線や中性子線によるソフトエラーは、ｎ型拡散層の平面積に依存する。即ち、ソフトエラーの原因は、α線や中性子線によって生じた電子正孔対のうちの電子がｎ型拡散層に収集され、記憶ノードを反転させることにあるから、ｎ型拡散層の平面積が大きいほどソフトエラーが生じ易いことになる。この観点から、本実施の形態１のメモリセルＭＣ１の構造では、同一の記憶ノードを構成するｎ型拡散層を異なるｐウェルに分け、個々の平面積を小さくしている。従って、ソフトエラーを生じ難くすることができる。
【００５５】
特に、本実施の形態１のメモリセルＭＣ１では、第１ｐウェルＰＷ１および第３ｐウェルＰＷ３に配置するｎ型拡散層（アクセストランジスタのｎ型ソース拡散層ＮＳ３，ＮＳ４）の平面積を、小さくすることができる。上述のように、この第１ｐウェルＰＷ１および第３ｐウェルＰＷ３は、行方向に隣接する他のメモリセルどうしで共有している。そして、本実施の形態１のメモリセルＭＣ１では、他のメモリセルと共有されるｐウェル内のｎ型拡散層に起因するソフトエラーを生じ難くすることができる。従って、行方向に隣接するメモリセルで同時に起こるソフトエラー、即ち、行方向におけるマルチビットエラーを生じ難くすることができる。結果として、本実施の形態１のＳＲＡＭを適用することで、半導体装置の信頼性を向上させることができる。
【００５６】
また、本実施の形態１のメモリセルＭＣ１では、中央の第２ｐウェルＰＷ２に二つのドライバトランジスタＱＮＤ１，ＱＮＤ２を配置している。この二つのドライバトランジスタＱＮＤ１，ＱＮＤ２は、ＳＲＡＭにおいてフリップフロップを構成する二つの相補的インバータＩＮＶ１，ＩＮＶ２の構成要素である。即ち、互いに相補的な記憶ノードＥ１，Ｅ２を構成する、第１ドライバトランジスタＱＮＤ１のｎ型ドレイン拡散領域ＮＤ１と、第２ドライバトランジスタＱＮＤ２のｎ型ドレイン拡散領域ＮＤ２とを、同一の第２ｐウェルＰＷ２に配置している。このような構成とすることの効果について、以下で詳しく説明する。
【００５７】
例えば、第２ｐウェルＰＷ２においてα線や中性子線によって電子正孔対が生じたとする。このうちの電子はｎ型拡散層に収集され、記憶ノードを反転させた場合には、ソフトエラーを引き起こす一原因となり得る。しかしながら、本実施の形態１の構造では、第２ｐウェルＰＷ２には相補的な記憶ノードＥ１，Ｅ２に対応する二つのｎ型ドレイン拡散層ＮＤ１，ＮＤ２が配置されている。従って、α線や中性子線によって第２ｐウェルＰＷ２内に生じた電子は、二つのｎ型ドレイン拡散層ＮＤ１，ＮＤ２に同程度収集され、それぞれの電圧降下に差が生じ難い。即ち、本実施の形態１の構造によれば、第２ｐウェルＰＷ２内でα線や中性子線によって電子が発生し、ｎ型ドレイン拡散層ＮＤ１，ＮＤ２に収集されたとしても、相補的な記憶ノードが互いに同程度電圧降下を引き起こすだけで、片方のみの記憶ノードを反転させるようなソフトエラーは起こり難い（コモンモードノイズ効果）。このように、本実施の形態１のメモリセルＭＣ１によれば、ソフトエラーの発生をより低減させることができる。
【００５８】
また、正相アクセストランジスタＱＮＡ１，ＱＮＡ２、逆相アクセストランジスタＱＮＡ３，ＱＮＡ４を第２ｐウェルＰＷ２に配置し、第１ドライバトランジスタＱＮＤ１を第１ｐウェルＰＷ１に配置し、第２ドライバトランジスタＱＮＤ２を第３ｐウェルＰＷ３に配置しても良い。
【００５９】
なお、通常、アクセストランジスタに比べ、ドライバトランジスタのゲート幅の方が広い。従って、本実施の形態１のメモリセルＭＣ１において、各ドライバトランジスタＱＮＤ１，ＱＮＤ２のｎ型ドレイン拡散層ＮＤ１，ＮＤ２の平面積の方が、各アクセストランジスタＱＮＡ１，ＱＮＡ２，ＱＮＡ３，ＱＮＡ４のｎ型ソース拡散層ＮＳ３，ＮＳ４の平面積よりも大きい。
【００６０】
このため、上記のように第１ドライバトランジスタＱＮＤ１を第１ｐウェルＰＷ１に配置し、第２ドライバトランジスタＱＮＤ２を第３ｐウェルＰＷ３に配置した場合、上記図９（ｂ）で説明した構造に比べ、行方向に隣接するセル間で、ｎ型ソース拡散層ＮＳ３，ＮＳ４よりも相対的に面積の広いｎ型ドレイン拡散層ＮＤ１，ＮＤ２が隣接することになる。
【００６１】
よって、図９（ｂ）で説明した構造の方が行方向におけるマルチビットエラーの改善は優れている。
【００６２】
しかし、第１ドライバトランジスタＱＮＤ１を第１ｐウェルＰＷ１に配置し、第２ドライバトランジスタＱＮＤ２を第３ｐウェルＰＷ３に配置した場合でも、ドライバトランジスタとアクセストランジスタの両方を同じｐウェル内に配置する上記図９（ａ）の構造に比べれば、マルチビットエラーは改善される。
【００６３】
つまり、ウェルの配置や形状に関わらず、トランジスタを上記図６等に示す順に配置することで、ソフトエラーの改善を図ることもできる。
【００６４】
また、本実施の形態１のメモリセルＭＣ１では、上記図２〜上記図４に示すように、接地電位線ＶＳＳを、第１配線層Ｍ１の第１金属配線４Ｃおよび第２配線層の第２金属配線６Ａを適用して、上下二層で構成することができる。これにより、メモリセルＭＣ１内で接地電位線ＶＳＳを共通に接続できるため、配線の抵抗成分による電圧降下（所謂ＩＲドロップ）を抑えることができる。従って、動作マージンの劣化を防ぐことができる。
【００６５】
また、本実施の形態１のメモリセルＭＣ１では、上記図２〜上記図４に示すように、第１正相ビット線ＢＬ１と第２正相ビット線ＢＬ２との間に、第１電源電位線ＶＤＤ１が配置されている。また、第１逆相ビット線／ＢＬ１と第２逆相ビット線／ＢＬ２との間に、第２電源電位線ＶＤＤ２が配置されている。例えば、第１電源電位線ＶＤＤ１と第１正相ビット線ＢＬ１との間に塵などが接触し、両者が短絡した場合、冗長回路で救済することになる。第１正相ビット線ＢＬ１と第２正相ビット線ＢＬ２とは電源電位線ＶＤＤプリチャージで同電位となるから、カラムで救済する（使用しないようにする）。このとき、例えば、第１正相ビット線ＢＬ１と第２正相ビット線ＢＬ２との間に配置しているのが接地電位線ＶＳＳなどである場合、上記のように使用しない状態としても、接地電位へのリーク電流が流れてしまう。これに対し、本実施の形態１の構造では、上述のように、各ビット線間（例えば、第１正相ビット線ＢＬ１と第２正相ビット線ＢＬ２との間）に配置されているのは電源電位線（例えば、第１電源電位線ＶＤＤ１）であるから、リーク電流はほとんど流れない。このような配線構造は、本実施の形態１のメモリセルＭＣ１のように、アクセストランジスタＱＮＡ１，ＱＮＡ２，ＱＮＡ３，ＱＮＡ４を形成するｐウェルＰＷ１，ＰＷ３が、ドライバトランジスタＱＮＤ１，ＱＮＤ２とは異なるｐウェルであって、かつ、ロードトランジスタＱＰＬ１，ＱＰＬ２を配置するｎウェルＮＷ１，ＮＷ２を隔てて配置されることで実現される構造である。
【００６６】
また、本実施の形態１のメモリセルＭＣ１では、上記図２〜上記図４に示すように、第２ｐウェルＰＷ２内において、第１ドライバトランジスタＱＮＤ１が配置された活性領域ＡＣＴは、第２ｎウェルＮＷ２よりも第１ｎウェルＮＷ１に近い位置に配置されている。更に、第２ドライバトランジスタＱＮＤ２が配置された活性領域ＡＣＴは、第１ｎウェルＮＷ１よりも第２ｎウェルＮＷ２に近い位置に配置されている。そして、第１ドライバトランジスタＱＮＤ１が配置された活性領域ＡＣＴは、第２ドライバトランジスタＱＮＤ２が配置された活性領域ＡＣＴに対して、列方向に見て重なる部分を持たないように配置する。このような構造とすることで、両活性領域ＡＣＴを独立させたまま（分離部２で分離させたまま）列方向の距離を近付け、行方向に断面的に見て一部重なるような位置関係で配置することができる。言い換えれば、両活性領域ＡＣＴを、平面的に見て重ならず、行方向に断面的に見て一部重なるような位置関係で配置することができる。更に言い換えれば、両活性領域ＡＣＴが行方向に並列に並ばない構成、即ち、列方向に直列に並ぶ構成とすることができる。これにより、メモリセルＭＣ１の列方向の寸法を縮小することができる。
【００６７】
次に、図１０〜図１３を用いて、本実施の形態１のデュアルポートＳＲＡＭに適用されるタップセルＴＣ１について説明する。図１０は、本実施の形態１のメモリセルアレイの配置方法を示す説明図である。タップセルＴＣ１は、素子のウェル電位を固定するための構成要素である。ＳＲＡＭにおいては、列方向に配置する複数のメモリセルＭＣＡの間にタップセルＴＣ１が配置され、該当の複数のメモリセルＭＣＡのウェル電位を固定する。言い換えれば、アレイ配置した複数のメモリセルＭＣＡのうち、複数行のビットセルのウェル電位をタップセルＴＣ１によって固定する。そして、本実施の形態１では、上述のように、列方向に延在する各ウェルＮＷ１，ＮＷ２，ＰＷ１，ＰＷ２，ＰＷ３のレイアウトを変えているため、タップセルのレイアウトも変更される。
【００６８】
図１１には、本実施の形態１のタップセルＴＣ１の要部平面図を示している。図１２は、図１１の要部平面図のうち、シリコン基板１から第１配線層Ｍ１までを表した要部平面図を示している。図１３は、図１１の要部平面図のうち、第２配線層Ｍ２から第３配線層Ｍ３までを表した要部平面図を示している。
【００６９】
タップセルＴＣ１の第１ｐウェルＰＷ１には、ｐ型高濃度拡散層ＰＨ１が形成されている。そして、ｐ型高濃度拡散層ＰＨ１は、コンタクトプラグ３、第１配線層Ｍ１の第１金属配線４Ｎ、および、第１ビアプラグ５を介して、第２配線層Ｍ２の第２金属配線６Ａである接地電位線ＶＳＳに電気的に接続されている。また、タップセルＴＣ１の第２ｐウェルＰＷ２にはｐ型高濃度拡散層ＰＨ２が形成され、第３ｐウェルＰＷ３にはｐ型高濃度拡散層ＰＨ３が形成され、これらも同様に第２配線層Ｍ２の第２金属配線６Ａである接地電位線ＶＳＳに電気的に接続されている。ここで、各ｐ型高濃度拡散層ＰＨ１，ＰＨ２，ＰＨ３がつながれている第１配線層Ｍ１の第１金属配線４Ｎは行方向に沿って延在し、行方向に隣接している他のタップセルＴＣ１ともつながれている。
【００７０】
タップセルＴＣ１の第１ｎウェルＮＷ１には、ｎ型高濃度拡散層ＮＨ１が形成されている。そして、ｎ型高濃度拡散層ＮＨ１は、コンタクトプラグ３、第１配線層Ｍ１の第１金属配線４Ｏ、および、第１ビアプラグ５を介して、第２配線層Ｍ２の第２金属配線６Ｂである第１電源電位線ＶＤＤ１に電気的に接続されている。また、タップセルＴＣ１の第２ｎウェルＮＷ２にはｎ型高濃度拡散層ＮＨ２が形成されている。そして、ｎ型高濃度拡散層ＮＨ２は、コンタクトプラグ３、第１配線層Ｍ１の第１金属配線４Ｐ、および、第１ビアプラグ５を介して、第２配線層Ｍ２の第２金属配線６Ｃである第２電源電位線ＶＤＤ２に電気的に接続されている。ここで各ｎ型高濃度拡散層ＮＨ１，ＮＨ２につながれている第１配線層Ｍ１の第１金属配線４Ｏ，４Ｐは行方向に沿って延在し、行方向に隣接している他のタップセルＴＣ１ともつながれている。
【００７１】
更に、第２配線層Ｍ２の第２金属配線６Ａである接地電位線ＶＳＳは、第２ビアプラグ７を介して、第３配線層Ｍ３の第３金属配線８Ｃである接地電位線ＶＳＳに電気的に接続されている。そして、第３配線層Ｍ３の接地電位線ＶＳＳは、行方向に沿って延在するようにして配置されている。同様に、第２配線層Ｍ２の第２金属配線６Ｂ，６Ｃである第１電源電位線ＶＤＤ１および第２電源電位線ＶＤＤ２は、第２ビアプラグ７を介して、第３配線層Ｍ３の第３金属配線８Ｄである電源電位配線ＶＤＤに電気的に接続されている。このように、第２配線層Ｍ２の第１電源電位線ＶＤＤ１および第２電源電位線ＶＤＤ２は、ともに同一の第３配線層Ｍ３の電源電位線ＶＤＤに接続され、同様の電源電位が供給される。そして、第３配線層Ｍ３の電源電位線ＶＤＤは、行方向に沿って延在するようにして配置されている。
【００７２】
上述のように、タップセルＴＣ１では、電源電位線ＶＤＤおよび接地電位線ＶＳＳを第３配線層Ｍ３において行方向にシャントしている。また、第２配線層Ｍ２の第１電源電位線ＶＤＤ１、第２電源電位線ＶＤＤ２および接地電位線ＶＳＳは、列方向に沿って延在している。従って、電源電位配線および接地電位配線はメッシュ状（格子状）になり、ＩＲドロップを軽減することができる。
【００７３】
図１４〜図１６を用いて、他のタップセルＴＣ２の構造について説明する。図１４には、本実施の形態１の他のタップセルＴＣ２の要部平面図を示している。図１５は、図１４の要部平面図のうち、シリコン基板１から第１配線層Ｍ１までを表した要部平面図を示している。図１６は、図１４の要部平面図のうち、第２配線層Ｍ２から第３配線層Ｍ３までを表した要部平面図を示している。
【００７４】
タップセルＴＣ２では、各ｐウェルＰＷ１，ＰＷ２，ＰＷ３のｐ型高濃度拡散層ＰＨ１，ＰＨ２，ＰＨ３は、コンタクトプラグ３、第１配線層Ｍ１の第１金属配線４Ｑ、第１ビアプラグ５、第２配線層Ｍ２の第２金属配線６Ｌ、および、第２ビアプラグ７を介して、第３配線層Ｍ３の第３金属配線８Ｅである基板電位線ＶＳＳＢに電気的に接続されている。この基板電位線ＶＳＳＢは接地電位線ＶＳＳとは別に配置されているため、タップセルＴＣ２のｐ型高濃度拡散層ＰＨ１，ＰＨ２，ＰＨ３には、接地電位線ＶＳＳとは別の電位が供給されることになる。そして、メモリセルに対しては、上述と同様の接地電位線ＶＳＳによって電位を供給する。上述のように、メモリセルの接地電位線ＶＳＳは、ｎチャネル型のドライバトランジスタＱＮＤ１，ＱＮＤ２のソースに給電するための配線である。従って、このようなタップセルＴＣ２を用いることで、基板電位（ウェル電位）とは別に、メモリセルのドライバトランジスタＱＮＤ１，ＱＮＤ２のソース電位を制御することができる。これにより、ドライバトランジスタＱＮＤ１，ＱＮＤ２のチャネルリーク電流を低減することができる。
【００７５】
（実施の形態２）
図１７は、本実施の形態２のデュアルポートＳＲＡＭのうち、一つのメモリセル（スタティックメモリセル）ＭＣ２の要部平面図を示している。図１８は、図１７の要部平面図のうち、シリコン基板１から第１配線層Ｍ１までを表した要部平面図を示している。図１９は、図１７の要部平面図のうち、第２配線層Ｍ２から第３配線層Ｍ３までを表した要部平面図を示している。図２０は、本実施の形態２のメモリセルＭＣ２における実際のレイアウトに倣って、各素子および配線を並べた等価回路図を示している。図２１は、本実施の形態２のデュアルポートＳＲＡＭのうち、列方向に隣接する三つのメモリセルＭＣＢ１，ＭＣＢ２，ＭＣＢ３の要部平面図を示している。図２２は、本実施の形態２のデュアルポートＳＲＡＭのうち、行方向および列方向に配列する複数のメモリセルＭＣＢの説明図を示している。これらの図１７〜図２２を参照しながら、本実施の形態２の半導体装置が有するデュアルポートＳＲＡＭについて説明する。
【００７６】
本実施の形態２の半導体装置が有するデュアルポートＳＲＡＭは、一つのメモリセルＭＣ２の回路構成自体は、上記実施の形態１のメモリセルＭＣ１と同じである。本実施の形態２のメモリセルＭＣ２は、上記実施の形態１のメモリセルＭＣ１と比較して、シリコン基板１上における素子および配線のレイアウトにおいて以下の点で異なる。即ち、図２０に示すように、第１逆相アクセストランジスタＱＮＡ３と、第２逆相アクセストランジスタＱＮＡ４との配置を入れ替えることで、第２配線層Ｍ２に配置された各逆相ビット線／ＢＬ１，／ＢＬ２の配置を入れ替えている。以下でより詳しく説明する。
【００７７】
上記実施の形態１のメモリセルＭＣ１においては、上記図２および上記図３に示したように、第１ｐウェルＰＷ１の第１正相アクセストランジスタＱＮＡ１と第３ｐウェルＰＷ３の第１逆相アクセストランジスタＱＮＡ３が、列方向に対して線対称の位置に配置されていた。同様に、第１ｐウェルＰＷ１の第２正相アクセストランジスタＱＮＡ２と第３ｐウェルＰＷ３の第２逆相アクセストランジスタＱＮＡ４が、列方向に対して線対称の位置に配置されていた。
【００７８】
これに対し、本実施の形態２のメモリセルＭＣ２においては、図１７および図１８に示すように、第３ｐウェルＰＷ３の第１逆相アクセストランジスタＱＮＡ３と第２逆相アクセストランジスタＱＮＡ４の位置を入れ替えて配置している。なお、第１ｐウェルＰＷ１の正相アクセストランジスタＱＮＡ１，ＱＮＡ２を入れ替えても、相対的に同義である。これにより、本実施の形態２のメモリセルＭＣ２においては、第１ｐウェルＰＷ１の第１正相アクセストランジスタＱＮＡ１と第３ｐウェルＰＷ３の第２逆相アクセストランジスタＱＮＡ４が、列方向に対して線対称の位置に配置される。同様に、第１ｐウェルＰＷ１の第２正相アクセストランジスタＱＮＡ２と第３ｐウェルＰＷ３の第１逆相アクセストランジスタＱＮＡ３が、列方向に対して線対称の位置に配置される。
【００７９】
この状態で、各アクセストランジスタＱＮＡ１，ＱＮＡ２，ＱＮＡ３，ＱＮＡ４に係る第１配線層Ｍ１の第１金属配線４Ａ，４Ｂ，４Ｆ〜４Ｌのパターンは変更しない。従って、図１９に示すように、第２配線層Ｍ２の第２金属配線６Ｉ，６Ｋでは、第１逆相ビット配線／ＢＬ１と第２逆相ビット配線／ＢＬ２とが入れ替わることになる。言い換えれば、第２配線層Ｍ２における第２金属配線６Ａ，６Ｂ，６Ｃ，６Ｅ，６Ｇ，６Ｉ，６Ｋが、第１正相ビット線ＢＬ１（６Ｅ）、第１電源電位線ＶＤＤ１（６Ｂ）、第２正相ビット線ＢＬ２（６Ｇ）、接地電位線ＶＳＳ（６Ａ）、第２逆相ビット線／ＢＬ２（６Ｋ）、第２電源電位線ＶＤＤ２（６Ｃ）、および、第１逆相ビット線／ＢＬ１（６Ｉ）の順に、行方向に見て配置されることになる。このような配線構造とすることの効果に関して、以下で詳しく説明する。
【００８０】
本実施の形態２のメモリセルＭＣ２では、上記のような第２配線層Ｍ２の配置とすることで、各ビット線ＢＬ１，ＢＬ２，／ＢＬ１，／ＢＬ２の対称性が高くなる。より具体的には、図１９に示すように、行方向に見て中央の２本の接地電位線ＶＳＳを軸にして、その一番目の両隣に第２正相ビット線ＢＬ２および第２逆相ビット線／ＢＬ２が配置されている。続いて、電源電位線ＶＤＤ１，ＶＤＤ２を隔てて、第１正相ビット線ＢＬ１および第１逆相ビット線／ＢＬ１が配置されている。言い換えれば、メモリセルＭＣ２を行方向に見て、内側に第２正相ビット線ＢＬ２および第２逆相ビット線／ＢＬ２が配置され、外側に第１正相ビット線ＢＬ１および第１逆相ビット線／ＢＬ１が配置されている。
【００８１】
上記のように、同一ポートの相補的なビット線ペア、即ち第１正相ビット線ＢＬ１と第１逆相ビット線／ＢＬ１、および、第２正相ビット線ＢＬ２と第２逆相ビット線／ＢＬ２の配置位置を対称とすることで、ビット線ペア間の配線用量差を小さくできる。これにより、センスアンプのマージンを確保し易くなる。
【００８２】
更に、第１正相ビット線ＢＬ１と第１逆相ビット線／ＢＬ１が離れるため、両者間の配線容量がより小さくなるので、第１ポートの動作速度を高速化できる。
【００８３】
このように、本実施の形態２のメモリセルＭＣ２では、第１ｐウェルＰＷ１の第１正相アクセストランジスタＱＮＡ１と第３ｐウェルＰＷ３の第２逆相アクセストランジスタＱＮＡ４とが、列方向に対して線対称の位置に配置されている。同様に、第１ｐウェルＰＷ１の第２正相アクセストランジスタＱＮＡ２と第１逆相アクセストランジスタＱＮＡ３とが、列方向に対して線対称の位置に配置されている。
【００８４】
これにより、メモリセルＭＣ２内の配線およびメモリセルＭＣ２に接続される配線を、第２ｐウェルＰＷ２から見て列方向に対称的なレイアウトとし易くなる。
【００８５】
また、本実施の形態２のメモリセルＭＣ２では、上記のように第３ｐウェルＰＷ３の第１逆相アクセストランジスタＱＮＡ３と第２逆相アクセストランジスタＱＮＡ４との位置を入れ替えたことで、各逆相アクセストランジスタＱＮＡ３，ＱＮＡ４のゲートＧ４の位置も入れ替わったことになる。ここで、上述のように、回路構成上、第１逆相アクセストランジスタＱＮＡ３のゲートＧ４は第１ワード線ＷＬ１に接続し、第２逆相アクセストランジスタＱＮＡ４のゲートＧ４は第２ワード線ＷＬ２に接続する必要があるから、これら二つのワード線ＷＬ１，ＷＬ２の配置も入れ替える必要がある。しかしながら、ワード線ＷＬ１，ＷＬ２は、配置の入れ替えを行っていない第１ｐウェルＰＷ１の正相アクセストランジスタＱＮＡ１，ＱＮＡ２のゲートＧ３にも接続されるため、二つのワード線ＷＬ１，ＷＬ２の配置を入れ替えることは好ましくない。
【００８６】
そこで、本実施の形態２のメモリセルＭＣ２では、各アクセストランジスタＱＮＡ１，ＱＮＡ２，ＱＮＡ３，ＱＮＡ４の各ゲートＧ３，Ｇ４が、所望のワード線ＷＬ１，ＷＬ２に接続できるように、第２配線層Ｍ２の第２金属配線６Ｍ，６Ｎ，６Ｏ，６Ｐの配線パターンを考慮して配置する。例えば、図１７〜図１９に示すように、第２金属配線６Ｏを列方向に沿って延在するように配置することで、第２金属配線６Ｏの列方向の両端が、第１逆相アクセストランジスタＱＮＡ３のゲートＧ４と第１ワード線ＷＬ１とに平面的に重なるようにすることができる。これにより、第２金属配線６Ｏを介して、両者を電気的に接続することができる。また、図１７〜図１９に示すように、第２金属配線６Ｐを列方向に沿って延在するように配置することで、第２金属配線６Ｐの列方向の両端が、第２逆相アクセストランジスタＱＮＡ４のゲートＧ４と第２ワード線ＷＬ２とに平面的に重なるようにすることができる。これにより、第２金属配線６Ｐを介して、両者を電気的に接続することができる。図１７〜図１９では、逆相アクセストランジスタＱＮＡ３，ＱＮＡ４の配置を入れ替えた場合を示したが、正相アクセストランジスタＱＮＡ１，ＱＮＡ２の配置を入れ替えた場合であっても、列方向に延在した第２金属配線６Ｍ，６Ｎを同様に適用することで、所望のゲートＧ３とワード線ＷＬ１，ＷＬ２とを接続できる。このように第２金属配線６Ｍ，６Ｎ，６Ｏ，６Ｐを列方向に延在して配置することで、正相アクセストランジスタＱＮＡ１，ＱＮＡ２、または、逆相アクセストランジスタＱＮＡ３，ＱＮＡ４の配置を入れ替えたとしても、両ワード線ＷＬ１，ＷＬ２の配置を入れ替えることなく、所望の結線を実現することができる。これにより、上記のようなビット線間容量の低減を実現しつつ、所望の回路構成を実現できる。
【００８７】
このように、本実施の形態２のメモリセルＭＣ２によれば、上述のように第２配線層Ｍ２の第２金属配線６Ｍ，６Ｎ，６Ｏ，６Ｐを用いて所望のワード線ＷＬ１，ＷＬ２に接続させることができる。これは、二つのワード線ＷＬ１，ＷＬ２の位置関係を任意に入れ替えることが可能であることを意味する。なぜなら、ワード線ＷＬ１，ＷＬ２の位置関係に依らず、第２配線層Ｍ２の第２金属配線６Ｍ，６Ｎ，６Ｏ，６Ｐを用いて、ワード線ＷＬ１，ＷＬ２と所望のアクセストランジスタＱＮＡ１，ＱＮＡ２，ＱＮＡ３，ＱＮＡ４のゲートＧ３，Ｇ４とを接続することができるからである。そこで、本実施の形態２のＳＲＡＭでは、図２２に示すように、第１ワード線ＷＬ１と第２ワード線ＷＬ２とを列方向に交互に並べて配置することが可能になる。これによって、ワード線間のカップリングノイズを低減することができる。
【００８８】
また、本実施の形態２のメモリセルＭＣ２では、上記実施の形態１のメモリセルＭＣ１と同様に、第１ワード線ＷＬ１および第２ワード線ＷＬ２は第３配線層Ｍ３に配置されている。更に、第１ワード線ＷＬ１は、第２ビアプラグ７、第２金属配線６Ｎ，６Ｐ、第１ビアプラグ５、第１金属配線４Ｆ，４Ｊ、および、コンタクトプラグ３を介して、第１正相アクセストランジスタＱＮＡ１のゲートＧ３および第１逆相アクセストランジスタＱＮＡ３のゲートＧ４に接続されている。また、第２ワード線ＷＬ２は、第２ビアプラグ７、第２金属配線６Ｍ，６Ｏ、第１ビアプラグ５、第１金属配線４Ｈ，４Ｌ、および、コンタクトプラグ３を介して、第２正相アクセストランジスタＱＮＡ２のゲートＧ３および第２逆相アクセストランジスタＱＮＡ４のゲートＧ４に接続されている。そして、上記では、各アクセストランジスタＱＮＡ１，ＱＮＡ２，ＱＮＡ３，ＱＮＡ４のゲートＧ３，Ｇ４と所望のワード線ＷＬ１，ＷＬ２とを接続させるために、第２配線層Ｍ２の第２金属配線６Ｍ，６Ｎ，６Ｏ，６Ｐの配線パターンを考慮して配置することを説明した。同様の観点から、第１配線層Ｍ１の第１金属配線４Ｆ，４Ｈ，４Ｊ，４Ｌの配線パターンを考慮して配置しても良い。その具体的な方法を以下で説明する。
【００８９】
図２３には、本実施の形態２の半導体装置が有するＳＲＡＭにおいて、隣接する各メモリセルＭＣ２の境界領域を抜き出した要部平面図を示している。隣接するメモリセルＭＣ２どうしで、各アクセストランジスタＱＮＡ１，ＱＮＡ２，ＱＮＡ３，ＱＮＡ４のゲートＧ３，Ｇ４を共有している。そして、ゲートＧ３，Ｇ４には、コンタクトプラグ３を介して第１配線層Ｍ１の第１金属配線４Ｆ，４Ｈ，４Ｊ，４Ｌが接続されている。上述のように、この第１金属配線４Ｆ，４Ｈ，４Ｊ，４Ｌを中継して、第１ビアプラグ５、第２金属配線６Ｍ，６Ｎ，６Ｏ，６Ｐおよび第２ビアプラグ７を介して、ゲートＧ３，Ｇ４と第３配線層Ｍ３の各ワード線ＷＬ１，ＷＬ２とが接続されている。ここで、このように各ワード線ＷＬ１，ＷＬ２とゲートＧ３，Ｇ４との電気的接続を中継している第１配線層Ｍ１の第１金属配線４Ｆ，４Ｈ，４Ｊ，４Ｌを、特に、第１ワード接続用配線４Ｗ１および第２ワード接続用配線４Ｗ２と称する。第１正相アクセストランジスタＱＮＡ１のゲートＧ３および第１逆相アクセストランジスタＱＮＡ３のゲートＧ４と、第１ワード線ＷＬ１とを中継している第１配線層Ｍ１の第１金属配線４Ｆ，４Ｊが、第１ワード接続用配線４Ｗ１である。また、第２正相アクセストランジスタＱＮＡ２のゲートＧ３および第２逆相アクセストランジスタＱＮＡ４のゲートＧ４と、第２ワード線ＷＬ２とを中継している第１配線層Ｍ１の第１金属配線４Ｈ，４Ｌが、第２ワード接続用配線４Ｗ２である。
【００９０】
上記図１８〜図２１で説明した本実施の形態２のメモリセルＭＣ２を示した図２３の例では、第１ワード接続用配線４Ｗ１および第２ワード接続用配線４Ｗ２は行方向に延在するようにして配置されている。そして、ゲートＧ３，Ｇ４と所望のワード線ＷＬ１，ＷＬ２とを接続させるためには、上述のように、第２配線層Ｍ２の第２金属配線６Ｍ，６Ｎ，６Ｏ，６Ｐの配線パターンを考慮して配置する。
【００９１】
これに対し、図２４に示す例では、第１配線層Ｍ１の第１金属配線４Ｆ，４Ｈ，４Ｊ，４Ｌである第１ワード接続用配線４Ｗ１および第２ワード接続用配線４Ｗ２の配線パターンを、ゲートＧ３，Ｇ４と所望のワード線ＷＬ１，ＷＬ２とを接続させるために考慮して配置している。図２４は、本実施の形態２の半導体装置が有する他のＳＲＡＭにおいて、隣接する各メモリセルＭＣ２の境界領域を抜き出した要部平面図を示している。本図２４に示すように、第１ワード接続用配線４Ｗ１および第２ワード接続用配線４Ｗ２は、列方向に沿って延在するようにして配置されている。このように配置することで、行方向に隣り合うメモリセルＭＣ２を見ても、列方向に隣り合うメモリセルＭＣ２を見ても、第１ワード接続用配線４Ｗ１と第２ワード接続用配線４Ｗ２とが並んで配置されるようになる。言い換えれば、メモリセルＭＣ２境界部において、第１ワード接続用配線４Ｗ１と第２ワード接続用配線４Ｗ２とが、行方向にも列方向にも交互に配置されるようになる。第１配線層Ｍ１におけるワード接続用配線４Ｗ１，４Ｗ２をこのような配置にすることの効果に関して、以下で説明する。
【００９２】
例えば、上記図２３で説明した構造では、隣接するメモリセルＭＣ２間で、第１ワード接続用配線４Ｗ１どうし、または、第２ワード接続用配線４Ｗ２どうしが隣り合って配置されている。この場合、隣接するメモリセルＭＣ２において、第１ワード接続用配線４Ｗ１（または第２ワード接続用配線４Ｗ２）は同時に選択される場合があり、カップリングノイズの影響が懸念される。これに対し、図２４で説明した構造では、第１配線層Ｍ１におけるワード接続用配線４Ｗ１，４Ｗ２を上述のように交互に配置することで、第１ワード接続用配線４Ｗ１の隣に配置されるのは、行方向および列方向に見ても、第２ワード接続用配線４Ｗ２になる。同様に、第２ワード接続用配線４Ｗ２の隣に配置されるのは、行方向および列方向に見ても、第１ワード接続用配線４Ｗ１になる。言い換えれば、第１ワード接続用配線４Ｗ１どうし、第２ワード接続用配線４Ｗ２どうしは、斜めに配置される。これにより、同時選択される場合がある第１ワード接続用配線４Ｗ１どうし（または第２ワード接続用配線４Ｗ２どうし）のカップリングノイズを低減できる。
【００９３】
一方、このようにカップリングノイズを低減できる上記図２４の構造と比較して、上記図２３を用いて説明した構造では、ワード接続用配線４Ｗ１，４Ｗ２を行方向に延在させることで、行方向に隣接するメモリセルＭＣ２でワード接続用配線４Ｗ１，４Ｗ２を共有できる構造となっている。これにより、行方向に隣接するメモリセルＭＣ２間の距離を最近接に保つことができる。即ち、上記図２３を用いて説明した構造は、行方向の寸法を小さくし得る構造である。
【００９４】
また、図２５には、上記図２４で説明したメモリセルＭＣ２の変形例を示す要部平面図を示す。図２６には、図２５の要部平面図のＡ２−Ａ２線およびＢ２−Ｂ２線に沿って矢印方向に見た要部断面図を示す。このメモリセルＭＣ２では、二つの正相アクセストランジスタＱＮＡ１，ＱＮＡ２が配置されている活性領域ＡＣＴが、上記図１８などを用いて説明したメモリセルＭＣ２と比較して、行方向に広い構造になっている。同様に、二つの逆相アクセストランジスタＱＮＡ３，ＱＮＡ４が配置されている活性領域ＡＣＴが、上記図１８などを用いて説明したメモリセルＭＣ２と比較して、行方向に広い構造になっている。これは、上述のように、第１配線層Ｍ１におけるワード接続用配線４Ｗ１，４Ｗ２を列方向に延在させるパターンとすることで、隣接するメモリセルＭＣ２間の距離が広くなった分のスペースを利用して、各アクセストランジスタＱＮＡ１，ＱＮＡ２，ＱＮＡ３，ＱＮＡ４の活性領域ＡＣＴを広げている。このように、各アクセストランジスタＱＮＡ１，ＱＮＡ２，ＱＮＡ３，ＱＮＡ４の活性領域ＡＣＴを広げることは、各アクセストランジスタＱＮＡ１，ＱＮＡ２，ＱＮＡ３，ＱＮＡ４のゲート幅を大きくすることと同義である。ゲート幅の拡大により、各アクセストランジスタＱＮＡ１，ＱＮＡ２，ＱＮＡ３，ＱＮＡ４を高速化することができる。また、各アクセストランジスタＱＮＡ１，ＱＮＡ２，ＱＮＡ３，ＱＮＡ４のゲート幅を拡大することで、ローカルばらつきを低減できる。
【００９５】
ここで、上記のような、各アクセストランジスタＱＮＡ１，ＱＮＡ２，ＱＮＡ３，ＱＮＡ４の活性領域ＡＣＴを行方向に拡大する構造は、下記のようなゲートＧ３，Ｇ４への接続機構によって可能になる。即ち、各アクセストランジスタＱＮＡ１，ＱＮＡ２，ＱＮＡ３，ＱＮＡ４のゲートＧ３，Ｇ４に接続するコンタクトプラグ（接続プラグ）３Ａを、チャネルが形成される活性領域ＡＣＴ上のゲートＧ３，Ｇ４に落とした構造となっている。より具体的には、第１ワード接続用配線４Ｗ１と第１正相アクセストランジスタＱＮＡ１のゲートＧ３または第１逆相アクセストランジスタＱＮＡ３のゲートＧ４とを接続するコンタクトプラグ３Ａは、各アクセストランジスタＱＮＡ１，ＱＮＡ３が配置される活性領域ＡＣＴと平面的に重なる位置に形成されている。同様に、第２ワード接続用配線４Ｗ２と第２正相アクセストランジスタＱＮＡ２のゲートＧ３または第２逆相アクセストランジスタＱＮＡ４のゲートＧ４とを接続するコンタクトプラグ３Ａは、各アクセストランジスタＱＮＡ２，ＱＮＡ４が配置される活性領域ＡＣＴと平面的に重なる位置に形成されている。なお、第２ワード接続用配線４Ｗ２とゲートＧ３またはゲートＧ４とを接続するコンタクトプラグ３Ａは、図２５に示したメモリセルＭＣ２に対して行方向に隣接するセルにおける同等の活性領域ＡＣＴに対して平面的に重なるようにして配置されている。従って、図２５では、第２ワード接続用配線４Ｗ２およびそれに接続するコンタクトプラグ３Ａは図示したメモリセルＭＣ２の外部に配置されており、活性領域ＡＣＴに平面的に重なるように配置されていないように見える。実際には、第２ワード接続用配線４Ｗ２およびそれに接続するコンタクトプラグ３Ａは、上述のように、図示されていない隣接セルにおける同等の活性領域ＡＣＴに対して平面的に対して、平面的に重なるようにして配置されているものとする。
【００９６】
このように、各アクセストランジスタＱＮＡ１，ＱＮＡ２，ＱＮＡ３，ＱＮＡ４のチャネル領域となる活性領域ＡＣＴ上のゲートＧ３，Ｇ４にコンタクトプラグ３Ａを形成することで、活性領域ＡＣＴを行方向に延伸した構造とすることが可能となる。そして、この構造により、上述のような各アクセストランジスタＱＮＡ１，ＱＮＡ２，ＱＮＡ３，ＱＮＡ４のゲート幅の拡大が可能となる。結果として、各アクセストランジスタＱＮＡ１，ＱＮＡ２，ＱＮＡ３，ＱＮＡ４の高速化、または、ばらつきの低減が可能となる。
【００９７】
本実施の形態２のメモリセルＭＣ２のシリコン基板１上の構成として、上述した内容以外の構成は、上記実施の形態１のメモリセルＭＣ１の構成と同様である。即ち、本実施の形態２のメモリセルＭＣ２においても、同一の記憶ノードＥ１，Ｅ２を共有する、アクセストランジスタＱＮＡ１，ＱＮＡ２，ＱＮＡ３，ＱＮＡ４とドライバトランジスタＱＮＤ１，ＱＮＤ２とが、異なるｐウェルに配置されている。より具体的には、第１記憶ノードＥ１を共有する正相アクセストランジスタＱＮＡ１，ＱＮＡ２および第１ドライバトランジスタＱＮＤ１は、それぞれ、第１ｐウェルＰＷ１および第２ｐウェルＰＷ２といった、第１ｎウェルＮＷ１に隔離された異なるｐウェルに配置されている。また、第２記憶ノードＥ２を共有する逆相アクセストランジスタＱＮＡ３，ＱＮＡ４および第２ドライバトランジスタＱＮＤ２は、それぞれ、第３ｐウェルＰＷ３および第２ｐウェルＰＷ２といった、第２ｎウェルＮＷ２に隔離された異なるｐウェルに配置されている。これにより、本実施の形態２のメモリセルＭＣ２においても、上記実施の形態１において上記図９を用いて説明した効果と同様の効果を得ることができる。即ち、行方向に隣接するメモリセルで同時に起こるソフトエラー（行方向におけるマルチビットエラー）を生じ難くすることができる。結果として、本実施の形態２のＳＲＡＭを適用することで、半導体装置の信頼性を向上させることができる。
【００９８】
（実施の形態３）
上記実施の形態１，２では、本発明の構造をデュアルポートＳＲＡＭに適用した例を示した。本実施の形態３では、本発明の構造をシングルポートＳＲＡＭに適用した例を示す。
【００９９】
図２７は、本実施の形態３のシングルポートＳＲＡＭのうち、一つのメモリセル（スタティックメモリセル）ＭＣ３の回路図を示している。図２８は、本実施の形態３のメモリセルＭＣ３の要部平面図を示している。図２９は、図２８の要部平面図のうち、シリコン基板１から第１配線層Ｍ１までを表した要部平面図を示している。図３０は、図２８の要部平面図のうち、第２配線層Ｍ２から第３配線層Ｍ３までを表した要部平面図を示している。図３１は図２７の回路図に対応し、特に、実際のレイアウトに倣って各素子および配線を並べなおした等価回路図を示している。これらの図２７〜図３１を参照しながら、本実施の形態３の半導体装置が有するシングルポートＳＲＡＭについて説明する。
【０１００】
図２７および図３１に示すように、本実施の形態３の半導体装置が有するシングルポートＳＲＡＭは、一つのメモリセルＭＣ３の回路構成において、上記実施の形態１のメモリセルＭＣ１と比較して、以下の点で異なる。即ち、本実施の形態３のＳＲＡＭはシングルポートＳＲＡＭであるから、アクセストランジスタとして、一組の正相アクセストランジスタＱＮＡ５および逆相アクセストランジスタＱＮＡ６のみを有する。そして、正相アクセストランジスタＱＮＡ５および逆相アクセストランジスタＱＮＡ６のオン／オフを切り換える一つのワード線ＷＬを有する。そして、正相アクセストランジスタＱＮＡ５、または、逆相アクセストランジスタＱＮＡ６にアクセスするビット線として、それぞれ、正相ビット線ＢＬ、または、逆相ビット線／ＢＬを有する。このように、本実施の形態３のメモリセルＭＣ３は、フリップフロップを構成する相補的なインバータＩＮＶ１，ＩＮＶ２にアクセスするアクセストランジスタが二つである点が異なるだけで、他の回路構成は、上記実施の形態１のメモリセルＭＣ１と同様である。
【０１０１】
上記の構成を、図２８〜図３０を用いて、シリコン基板１上の素子構成として説明する。
【０１０２】
本実施の形態３のメモリセルＭＣ３では、正相アクセストランジスタＱＮＡ５が第１ｐウェルＰＷ１に配置され、逆相アクセストランジスタＱＮＡ６が第３ｐウェルＰＷ３に配置されている。また、正相アクセストランジスタＱＮＡ５のゲートＧ３は、コンタクトプラグ３、第１配線層Ｍ１の第１金属配線４Ｒ、第１ビアプラグ５、第２配線層Ｍ２の第２金属配線６Ｑ、および、第２ビアプラグ７を介して、第３配線層Ｍ３の第３金属配線８Ｆであるワード線ＷＬに電気的に接続されている。また、逆相アクセストランジスタＱＮＡ６のゲートＧ４は、コンタクトプラグ３、第１配線層Ｍ１の第１金属配線４Ｓ、第１ビアプラグ５、第２配線層Ｍ２の第２金属配線６Ｒ、および、第２ビアプラグ７を介して、第３配線層Ｍ３の第３金属配線８Ｆであるワード線ＷＬに電気的に接続されている。このように、両アクセストランジスタＱＮＡ５，ＱＮＡ６のゲートＧ３，Ｇ４は、同一のワード線ＷＬに電気的に接続されている。
【０１０３】
本実施の形態３のメモリセルＭＣ３のシリコン基板１上の構成として、上記以外の構成は、上記実施の形態１のメモリセルＭＣ１の構成と同様である。即ち、本実施の形態３のメモリセルＭＣ３においても、同一の記憶ノードＥ１，Ｅ２を共有するアクセストランジスタＱＮＡ５，ＱＮＡ６とドライバトランジスタＱＮＤ１，ＱＮＤ２とが、異なるｐウェルＰＷ１，ＰＷ２，ＰＷ３に配置されている。より具体的には、第１記憶ノードＥ１を共有する正相アクセストランジスタＱＮＡ５および第１ドライバトランジスタＱＮＤ１は、それぞれ、第１ｐウェルＰＷ１および第２ｐウェルＰＷ２といった、第１ｎウェルＮＷ１に隔離された異なるｐウェルに配置されている。また、第２記憶ノードＥ２を共有する逆相アクセストランジスタＱＮＡ６および第２ドライバトランジスタＱＮＤ２は、それぞれ、第３ｐウェルＰＷ３および第２ｐウェルＰＷ２といった、第２ｎウェルＮＷ２に隔離された異なるｐウェルに配置されている。これにより、本実施の形態３のメモリセルＭＣ３においても、上記実施の形態１において上記図９を用いて説明した効果と同様の効果を得ることができる。即ち、行方向に隣接するメモリセルで同時に起こるソフトエラー（行方向におけるマルチビットエラー）を生じ難くすることができる。結果として、本実施の形態３のＳＲＡＭを適用することで、半導体装置の信頼性を向上させることができる。
【０１０４】
また、上記図２７〜図３１を用いて説明した本実施の形態３のシングルポートＳＲＡＭの変形例として、図３２〜図３６を用いて説明する。図３２は、本実施の形態３の他のシングルポートＳＲＡＭのうち、一つのメモリセル（スタティックメモリセル）ＭＣ４の回路図を示している。図３３は、本実施の形態３のメモリセルＭＣ４の要部平面図を示している。図３４は、図３３の要部平面図のうち、シリコン基板１から第１配線層Ｍ１までを表した要部平面図を示している。図３５は、図３３の要部平面図のうち、第２配線層Ｍ２から第３配線層Ｍ３までを表した要部平面図を示している。図３６は図３２の回路図に対応し、特に、実際のレイアウトに倣って各素子および配線を並べなおした等価回路図を示している。これらの図３２〜図３６を参照しながら、本実施の形態３の半導体装置が有するシングルポートＳＲＡＭの変形例について説明する。
【０１０５】
ここで説明するメモリセルＭＣ４は、相補的な一対のアクセストランジスタを二組有するシングルポートＳＲＡＭセルである。即ち、メモリセルＭＣ４は、第１正相アクセストランジスタＱＮＡ１および第１逆相アクセストランジスタＱＮＡ３と、第２正相アクセストランジスタＱＮＡ２および第２逆相アクセストランジスタＱＮＡ４とを有する。このように、相補的な一対のアクセストランジスタを二組有する点では、上記実施の形態１のメモリセルＭＣ１と同様である。ただし、本実施の形態３のメモリセルＭＣ４はシングルポートＳＲＡＭを構成するセルであり、一対の正相アクセストランジスタＱＮＡ１，ＱＮＡ２のゲートＧ３、および、一対の逆相アクセストランジスタＱＮＡ３，ＱＮＡ４のゲートＧ４は、同一のワード線ＷＬに電気的に接続されている。また、一対の正相アクセストランジスタＱＮＡ１，ＱＮＡ２は同一の正相ビット線ＢＬに電気的に接続され、一対の逆相アクセストランジスタＱＮＡ３，ＱＮＡ４は同一の逆相ビット線／ＢＬに電気的に接続されている。このように、アクセストランジスタのオン／オフのために一つのワード線ＷＬを用い、アクセストランジスタにアクセスするために、一対の相補的なビット線ＢＬ，／ＢＬを用いる点では、前述のメモリセルＭＣ３と同様である。言い換えれば、前述のメモリセルＭＣ３において、正相アクセストランジスタとして二つのＭＩＳトランジスタを並列にして用い、逆相アクセストランジスタとして二つのＭＩＳトランジスタを並列にして用いたのが、メモリセルＭＣ４の構造である。
【０１０６】
シリコン基板１上の構成としては、第１ｐウェルＰＷ１に二つの正相アクセストランジスタＱＮＡ１，ＱＮＡ２が配置され、第３ｐウェルＰＷ３に二つの逆相アクセストランジスタＱＮＡ３，ＱＮＡ４が配置される点を除いて、上記図２７〜上記図３１を用いて説明したメモリセルＭＣ３と同様である。即ち、即ち、メモリセルＭＣ４においても、同一の記憶ノードＥ１，Ｅ２を共有する、アクセストランジスタＱＮＡ１，ＱＮＡ２，ＱＮＡ３，ＱＮＡ４とドライバトランジスタＱＮＤ１，ＱＮＤ２とが、異なるｐウェルに配置されている。より具体的には、第１記憶ノードＥ１を共有する正相アクセストランジスタＱＮＡ１，ＱＮＡ２および第１ドライバトランジスタＱＮＤ１は、それぞれ、第１ｐウェルＰＷ１および第２ｐウェルＰＷ２といった、第１ｎウェルＮＷ１に隔離された異なるｐウェルに配置されている。また、第２記憶ノードＥ２を共有する逆相アクセストランジスタＱＮＡ３，ＱＮＡ４および第２ドライバトランジスタＱＮＤ２は、それぞれ、第３ｐウェルＰＷ３および第２ｐウェルＰＷ２といった、第２ｎウェルＮＷ２に隔離された異なるｐウェルに配置されている。これにより、メモリセルＭＣ４においても、前述のメモリセルＭＣ３と同様の効果を得ることができる。即ち、行方向に隣接するメモリセルで同時に起こるソフトエラー（行方向におけるマルチビットエラー）を生じ難くすることができる。結果として、本実施の形態３のＳＲＡＭを適用することで、半導体装置の信頼性を向上させることができる。
【０１０７】
（実施の形態４）
図３７は、本実施の形態４のデュアルポートＳＲＡＭのうち、一つのメモリセル（スタティックメモリセル）ＭＣ５の要部平面図を示している。図３８は、図３７の要部平面図のうち、シリコン基板１から第１配線層Ｍ１までを表した要部平面図を示している。図３９は、図３７の要部平面図のうち、第２配線層Ｍ２から第３配線層Ｍ３までを表した要部平面図を示している。これらの図３７〜図３９を参照しながら、本実施の形態４の半導体装置が有するデュアルポートＳＲＡＭについて説明する。
【０１０８】
本実施の形態４の半導体装置が有するデュアルポートＳＲＡＭは、一つのメモリセルＭＣ２の回路構成自体は、上記実施の形態１，２のメモリセルＭＣ１，ＭＣ２と同じである。本実施の形態４のメモリセルＭＣ５は、例えば上記実施の形態１のメモリセルＭＣ１と比較して、シリコン基板１上に配置する素子のレイアウトにおいて以下の点で異なる。即ち、図３８に示すように、本実施の形態４のメモリセルＭＣ５では、第２ｐウェルＰＷ２内において、第１ドライバトランジスタＱＮＤ１が配置された活性領域ＡＣＴと、第２ドライバトランジスタＱＮＤ２が配置された活性層ＡＣＴとが、列方向に沿って並んで配置されている。言い換えれば、各ドライバトランジスタＱＮＤ１，ＱＮＤ２が配置された活性領域ＡＣＴは、それぞれ、第１ｎウェルＮＷ１および第２ｎウェルＮＷ２からの距離に差がないように、第２ｐウェルＰＷ２内に配置されている。更に言い換えれば、第１ドライバトランジスタＱＮＤ１が配置された活性領域ＡＣＴと第２ドライバトランジスタＱＮＤ２が配置された活性領域ＡＣＴとは、列方向に沿って並び、かつ、行方向に断面的に見て重なる領域を持たないようにして配置されている。
【０１０９】
このような構造とすることで、本実施の形態４のメモリセルＭＣ５を構成する各ウェルＮＷ１，ＮＷ２，ＰＷ１，ＰＷ２，ＰＷ３のうち、中央の第２ｐウェルＰＷ２の行方向の寸法を小さくすることができる。より具体的に以下で説明する。二つの活性領域ＡＣＴにおいては、列方向に断面的に見て重なる領域が大きくなる程、行方向の広がりが小さくなる。従って、その分だけ活性領域ＡＣＴを形成するウェルを小さくすることができる。ここでは、第２ｐウェルＰＷ２における二つの活性領域ＡＣＴを列方向に沿って並べて配置する、即ち、列方向に断面的に見て両活性領域ＡＣＴが重なるようにして配置することで、行方向に見た広がりを小さくすることができる。これにより、ドライバトランジスタＱＮＤ１，ＱＮＤ２の活性領域ＡＣＴを配置する第２ｐウェルＰＷ２の、行方向の寸法を小さくすることができる。なお、通常は、両ドライバトランジスタＱＮＤ１，ＱＮＤ２の対称性を考慮して活性領域ＡＣＴの寸法を同一にする。このとき、二つの活性領域ＡＣＴが列方向に断面的に見て完全に重なるようにして配置した場合に行方向の広がりが最小になり、第２ｐウェルＰＷ２の行方向の寸法を最小にすることができる。
【０１１０】
一方、本実施の形態４のメモリセルＭＣ５の構造では、第２ｐウェルＰＷ２内の二つの活性領域ＡＣＴを列方向に近付けることは困難であり、列方向のセル寸法を小さくするのは困難である。この観点から、列方向の寸法を小さくする構造としては、上記実施の形態１，２で説明したメモリセルＭＣ１，ＭＣ２の方が好適である。
【０１１１】
また、上記図３７〜図３９では、第１ｐウェルＰＷ１において、第１正相アクセストランジスタＱＮＡ１と第２正相アクセストランジスタＱＮＡ２とを、異なる活性領域ＡＣＴに形成した構造を示している。同様に、上記図３７〜図３９では、第３ｐウェルＰＷ３において、第１逆相アクセストランジスタＱＮＡ３と第２逆相アクセストランジスタＱＮＡ４とを、異なる活性領域ＡＣＴに形成した構造を示している。
【０１１２】
これに対し、図４０に示すように、第１ｐウェルＰＷ１において、両正相アクセストランジスタＱＮＡ１，ＱＮＡ２を同一の活性領域ＡＣＴに配置し、第３ｐウェルＰＷ３において、両逆相アクセストランジスタＱＮＡ３，ＱＮＡ４を同一の活性領域ＡＣＴに配置しても良い。そのためには、第１および第３ｐウェルＰＷ１，ＰＷ３の活性領域ＡＣＴは、列方向に沿って延在する形状となる。より具体的には、第１ｐウェルＰＷ１内において、第１正相アクセストランジスタＱＮＡ１と第２正相アクセストランジスタＱＮＡ２とは、列方向に延在する同一の活性領域ＡＣＴ内に配置された構造であっても良い。同様に、第２ｐウェルＰＷ２内において、第１逆相アクセストランジスタＱＮＡ３と第２逆相アクセストランジスタＱＮＡ４とは、列方向に延在する同一の活性領域ＡＣＴ内に配置された構造であっても良い。このような構造とすることで、第１ｐウェルＰＷ１の活性領域ＡＣＴおよび第３ｐウェルＰＷ３の活性領域ＡＣＴが列方向に連続して延伸されるため、パターン形状が直線状となり、ばらつきを低減できる。また、第１ｐウェルＰＷ１におけるｎ型ソース拡散層ＮＳ３および第３ｐウェルＰＷ３におけるｎ型ソース拡散層ＮＳ４に、コンタクトプラグ３を２個接続させることができ、歩留まりを向上させることができる。
【０１１３】
また、本実施の形態４のメモリセルＭＣ５においては、図４１に示すように、行方向に沿って延在するように、ダミーゲートＧＤを配置しても良い。以下で、より詳しく説明する。
【０１１４】
本実施の形態４のメモリセルＭＣ５では、第２ｐウェルＰＷ２に配置される二つの活性領域ＡＣＴを列方向に沿って並べて配置することで、行方向のセル寸法を小さくし得る構造となっている。一方、列方向に見れば、例えば上記実施の形態１のメモリセルＭＣ１などと比較して、セル寸法は大きくなる。そこで、図４１には、列方向に延伸してできたスペースに、ダミーゲートＧＤを配置する構造を示している。
【０１１５】
本実施の形態４のメモリセルＭＣ５をはじめ、上記実施の形態１〜３のメモリセルＭＣ１〜ＭＣ４では、一つのセルを構成するゲートＧ１，Ｇ２，Ｇ３，Ｇ４が、行方向に沿って延在する二つのゲート群によって構成されている。例えば、本実施の形態４のメモリセルＭＣ５では、第１正相アクセストランジスタＱＮＡ１のゲートＧ３と、第１インバータＩＮＶ１（第１ドライバトランジスタＱＮＤ１および第１ロードトランジスタＱＰＬ１）のゲートＧ１と、第１逆相アクセストランジスタのゲートＧ４とは、同一の行方向に沿って延在して配置されている。ここでは、これらを第１ゲート群ＧＧ１（図４１参照）と称する。また、第２正相アクセストランジスタＱＮＡ２のゲートＧ３と、第２インバータＩＮＶ２（第２ドライバトランジスタＱＮＤ２および第２ロードトランジスタＱＰＬ２）のゲートＧ２と、第２逆相アクセストランジスタのゲートＧ４とは、同一の行方向に沿って延在して配置されている。ここでは、これらを第２ゲート群ＧＧ２（図４１参照）と称する。
【０１１６】
そして、本実施の形態４のメモリセルＭＣ５では、図４１に示すように、これら行方向に沿ってそれぞれ延在する第１ゲート群ＧＧ１と第２ゲート群ＧＧ２との間に、同様に行方向に沿って延在するダミーゲートＧＤを配置する。このダミーゲートＧＤは、第１ゲート群ＧＧ１と第２ゲート群ＧＧ２とからの距離が等しくなるようにして配置されている。言い換えれば、第１ゲート群ＧＧ１および第２ゲート群ＧＧ２に沿って、両者からの距離が等しくなるような位置に、ダミーゲートＧＤが配置されている。ダミーゲートＧＤは、メモリセルＭＣ５を構成する要素ではなく、他のいずれの構成要素とも電気的に接続していない。このようにしてダミーゲートＧＤを配置することで、ゲートを列方向に等ピッチで配置することができ、ゲート加工／形成工程におけるリソグラフィ精度を向上させることができる。結果として、ゲート長の寸法ばらつきを低減することができる。
【０１１７】
本実施の形態４のメモリセルＭＣ５のシリコン基板１上の構成として、上述した内容以外の構成は、上記実施の形態１のメモリセルＭＣ１の構成と同様である。即ち、本実施の形態４のメモリセルＭＣ５においても、同一の記憶ノードＥ１，Ｅ２を共有する、アクセストランジスタＱＮＡ１，ＱＮＡ２，ＱＮＡ３，ＱＮＡ４とドライバトランジスタＱＮＤ１，ＱＮＤ２とが、異なるｐウェルに配置されている。より具体的には、第１記憶ノードＥ１を共有する正相アクセストランジスタＱＮＡ１，ＱＮＡ２および第１ドライバトランジスタＱＮＤ１は、それぞれ、第１ｐウェルＰＷ１および第２ｐウェルＰＷ２といった、第１ｎウェルＮＷ１に隔離された異なるｐウェルに配置されている。また、第２記憶ノードＥ２を共有する逆相アクセストランジスタＱＮＡ３，ＱＮＡ４および第２ドライバトランジスタＱＮＤ２は、それぞれ、第３ｐウェルＰＷ３および第２ｐウェルＰＷ２といった、第２ｎウェルＮＷ２に隔離された異なるｐウェルに配置されている。これにより、本実施の形態４のメモリセルＭＣ５においても、上記実施の形態１において上記図９を用いて説明した効果と同様の効果を得ることができる。即ち、行方向に隣接するメモリセルで同時に起こるソフトエラー（行方向におけるマルチビットエラー）を生じ難くすることができる。結果として、本実施の形態４のＳＲＡＭを適用することで、半導体装置の信頼性を向上させることができる。
【０１１８】
（実施の形態５）
図４２は、本実施の形態５のデュアルポートＳＲＡＭのうち、一つのメモリセル（スタティックメモリセル）ＭＣ６の要部平面図を示している。図４３は、図４２の要部平面図のうち、シリコン基板１から第１配線層Ｍ１までを表した要部平面図を示している。図４４は、図４２の要部平面図のうち、第２配線層Ｍ２から第３配線層Ｍ３までを表した要部平面図を示している。図４５は、本実施の形態５のメモリセルＭＣ６における実際のレイアウトに倣って、各素子および配線を並べた等価回路図を示している。これらの図４２〜図４５を参照しながら、本実施の形態５の半導体装置が有するデュアルポートＳＲＡＭについて説明する。
【０１１９】
本実施の形態５の半導体装置が有するデュアルポートＳＲＡＭは、一つのメモリセルＭＣ６の回路構成自体は、上記実施の形態１，２，４のメモリセルＭＣ１，ＭＣ２，ＭＣ５と同じである。シリコン基板１上に配置される素子構成において、以下の点で異なる。
【０１２０】
図４２および図４３に示すように、本実施の形態５のメモリセルＭＣ６では、第１ｐウェルＰＷ１には、第１正相アクセストランジスタＱＮＡ１および第１逆相アクセストランジスタＱＮＡ３が配置され、第３ｐウェルＰＷ３には、第２正相アクセストランジスタＱＮＡ２および第２逆相アクセストランジスタＱＮＡ４が配置される。言い換えれば、同一のｐウェル内に、互いに相補な２つの記憶ノードＥ１，Ｅ２に接続するアクセストランジスタを配置している。これにより、例えば第１ｐウェルＰＷ１内において、α線や中性子線によって過剰な電荷が発生したとしても、第１正相アクセストランジスタＱＮＡ１のｎ型ソース拡散層ＮＳ３と第１逆相アクセストランジスタＱＮＡ３のｎ型ソース拡散層ＮＳ４とに収集される電荷の割合はほぼ同程度となる。従って、第１記憶ノードＥ１または第２記憶ノードＥ２のいずれか一方のみが反転する状態は発生し難くなる。このようなコモンモードノイズ効果によって、ソフトエラーを低減できる。これは、第３ｐウェルＰＷ３においても同様に効果的である。そして、この第１ｐウェルＰＷ１および第３ｐウェルＰＷ３は行方向に隣接するメモリセルＭＣ６どうしが共有するウェルであるから、このウェル領域に起因するソフトエラーを低減できる本構造により、マルチビットエラーを低減することができる。結果として、本実施の形態５のＳＲＡＭを適用することで、半導体装置の信頼性を向上させることができる。
【０１２１】
また、本実施の形態５のメモリセルＭＣ６においては、図４３に示すように、第１インバータＩＮＶ１を、第１ドライバトランジスタＱＮＤ１と二つの第１ロードトランジスタＱＰＬ１とによって構成し、第２インバータＩＮＶ２を、第２ドライバトランジスタＱＮＤ２と二つの第２ロードトランジスタＱＰＬ２とによって構成しても良い。この場合、回路構成上は、図４５に示すように、二つの第１ロードトランジスタＱＬＰ１を互いに並列に接続し、二つの第２ロードトランジスタＱＬＰ２を互いに並列に接続する。これは、各ロードトランジスタＱＰＬ１，ＱＰＬ２のゲート幅が実効的に大きくなることを意味する。これにより、ローカルばらつきが低減され、動作マージンを向上させることができる。なお、上記の構成においては、図４３に示すように、二つの第１ロードトランジスタＱＰＬ１のうち、一方を第１ｎウェルＮＷ１に配置し、他の一方を第２ｎウェルＮＷ２に配置する。また、二つの第２ロードトランジスタＱＰＬ２のうち、一方を第１ｎウェルＮＷ１に配置し、他の一方を第２ｎウェルＮＷ２に配置する。
【０１２２】
また、本実施の形態５のメモリセルＭＣ６では、上述のように第１正相アクセストランジスタＱＮＡ１および第１逆相アクセストランジスタＱＮＡ３を第１ｐウェルＰＷ１に配置し、第２正相アクセストランジスタＱＮＡ２および第２逆相アクセストランジスタＱＮＡ４を第３ｐウェルＰＷ３に配置することで、ビット線の配列が以下のように変わる。即ち、図４２および図４４に示すように、本実施の形態５のメモリセルＭＣ６では、第２配線層Ｍ２の第２金属配線６Ａ，６Ｂ，６Ｃ，６Ｅ，６Ｇ，６Ｉ，６Ｋにおいて、行方向に見て、第１正相ビット線ＢＬ１（６Ｅ）、第１逆相ビット線／ＢＬ１（６Ｉ）、第１電源電位線ＶＤＤ１（６Ｂ）、接地電位線ＶＳＳ（６Ａ）、第２電源電位線ＶＤＤ２（６Ｃ）、第２正相ビット線ＢＬ２（６Ｇ）、および、第２逆相ビット線／ＢＬ２（６Ｋ）の順に、各配線が配置されている。言い換えれば、接地電位線ＶＳＳを中心に見て、第１ｐウェルＰＷ１側に第１正相ビット線ＢＬ１および第１逆相ビット線／ＢＬ１が配置され、第３ｐウェルＰＷ３側に第２正相ビット線ＢＬ２および第２逆相ビット線／ＢＬ２が配置されている。更に言い換えれば、本構造では、相補的な一対のビット線が、接地電位線ＶＳＳを中心に見て同一側に並んで配置されている。このように、第１正相ビット線ＢＬ１および第１逆相ビット線／ＢＬ１のように、互いに相補的なビット線を並んで配置することで、ポート間の干渉を低減することができる。
【０１２３】
以上、本発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１２４】
なお、ＳＲＡＭを有する半導体装置としては、例えば、マイクロプロセッサやシステムオンチップ（System on Chip：ＳＯＣ）など、ＳＲＡＭを搭載する半導体装置であれば適用できるものである。
【産業上の利用可能性】
【０１２５】
本発明は、ＳＲＡＭを有する半導体装置の製造業に幅広く適用できる。
【符号の説明】
【０１２６】
１  シリコン基板（半導体基板）
２  分離部
３  コンタクトプラグ
３Ａ  コンタクトプラグ（接続プラグ）
４Ａ，４Ｂ，４Ｃ，４Ｄ，４Ｅ，４Ｆ，４Ｇ，４Ｈ，４Ｉ，４Ｊ，４Ｋ，４Ｌ，４Ｍ，４Ｎ，４Ｏ，４Ｐ，４Ｑ，４Ｒ，４Ｓ  第１金属配線
４Ｗ１  第１ワード接続用配線
４Ｗ２  第２ワード接続用配線
５  第１ビアプラグ
６，６Ａ，６Ｂ，６Ｃ，６Ｄ，６Ｅ，６Ｆ，６Ｇ，６Ｈ，６Ｉ，６Ｊ，６Ｋ，６Ｌ，６Ｍ，６Ｎ，６Ｏ，６Ｐ，６Ｑ，４Ｒ  第２金属配線
７  第２ビアプラグ
８Ａ，８Ｂ，８Ｃ，８Ｄ，８Ｅ，８Ｆ  第３金属配線
ＡＣＴ  活性領域
ＢＬ  正相ビット線
ＢＬ１  第１正相ビット線
ＢＬ２  第２正相ビット線
／ＢＬ  逆相ビット線
／ＢＬ１  第１逆相ビット線
／ＢＬ２  第２逆相ビット線
Ｅ１  第１記憶ノード
Ｅ２  第２記憶ノード
Ｇ１，Ｇ２，Ｇ３，Ｇ４  ゲート
ＧＤ  ダミーゲート
ＧＧ１  第１ゲート群
ＧＧ２  第２ゲート群
ＧＮＤ  接地電位
ＩＬ  層間絶縁膜
ＩＮＶ１  第１インバータ
ＩＮＶ２  第２インバータ
Ｍ１  第１配線層
Ｍ２  第２配線層
Ｍ３  第３配線層
ＭＣ１，ＭＣ２，ＭＣ３，ＭＣ４，ＭＣ５，ＭＣ６  メモリセル（スタティックメモリセル）
ＭＣＡ，ＭＣＢ  複数のメモリセル
ＭＣＡ１，ＭＣＡ２，ＭＣＡ３  メモリセル
ＭＣＢ１，ＭＣＢ２，ＭＣＢ３  メモリセル
ＮＤ１，ＮＤ２，ＮＤ３，ＮＤ４  ｎ型ドレイン拡散層
ＮＨ１，ＮＨ２  ｎ型高濃度拡散層
ＮＳ１，ＮＳ２，ＮＳ３，ＮＳ４  ｎ型ソース拡散層
ＮＷ１  第１ｎウェル
ＮＷ２  第２ｎウェル
ＰＤ１，ＰＤ２，ＰＤ３，ＰＤ４  ｐ型ドレイン拡散層
ＰＨ１，ＰＨ２，ＰＨ３  ｐ型高濃度拡散層
ＰＳ１，ＰＳ２，ＰＳ３，ＰＳ４  ｐ型ソース拡散層
ＰＷ１  第１ｐウェル
ＰＷ２  第２ｐウェル
ＰＷ３  第３ｐウェル
ＱＮＡ１  第１正相アクセストランジスタ
ＱＮＡ２  第２正相アクセストランジスタ
ＱＮＡ３  第１逆相アクセストランジスタ
ＱＮＡ４  第２逆相アクセストランジスタ
ＱＮＡ５  正相アクセストランジスタ
ＱＮＡ６  逆相アクセストランジスタ
ＱＮＤ１  第１ドライバトランジスタ
ＱＮＤ２  第２ドライバトランジスタ
ＱＰＬ１  第１ロードトランジスタ
ＱＰＬ２  第２ロードトランジスタ
ＴＣ１，ＴＣ２  タップセル
ＶＤＤ  電源電位線
ＶＤＤ１  第１電源電位線
ＶＤＤ２  第２電源電位線
ＶＳＳ  接地電位線
ＶＳＳＢ  基板電位線
ＷＬ  ワード線
ＷＬ１  第１ワード線
ＷＬ２  第２ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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