(57)【特許請求の範囲】
【請求項１】
アナログ制御信号および第１変調用コード信号に応じて発振周波数が制御された第１発振信号を出力する発振回路と、
前記第１発振信号を分周する分周回路と、
第１制御信号が活性状態の際に、前記分周回路の出力位相と予め周波数が定まった基準発振信号の位相を比較し、この比較結果に応じて前記アナログ制御信号を生成し、このアナログ制御信号の値を前記第１制御信号が非活性状態となった際に保持するアナログループ制御回路と、
第２制御信号が活性状態の際に、前記分周回路の出力位相と前記基準発振信号の位相の比較結果に応じて第１デジタルコード信号の値を更新しながら、この位相差が最小となる前記第１デジタルコード信号の値を探索するデジタルキャリブレーション回路と、
通常動作時に、入力された送信データに応じて、前記デジタルキャリブレーション回路によって探索された前記第１デジタルコード信号の値を持つ第２デジタルコード信号を出力する第１変調制御回路と、
前記第１変調用コード信号の値を、所定の初期値か、前記第１デジタルコード信号の値か、前記第２デジタルコード信号の値に設定するコード選択手段と、
前記通常動作時に、前記第１変調用コード信号の値が前記第２デジタルコード信号となるように前記コード選択手段を制御し、キャリブレーション動作時に、前記分周回路の分周比の設定と、前記コード選択手段の制御と、前記第１および第２制御信号の活性化・非活性化の制御を行うことで、前記デジタルキャリブレーション回路に前記通常動作時で用いる前記第２デジタルコード信号の値を探索させるキャリブレーション制御回路と、
を有し、
前記デジタルキャリブレーション回路は、前記キャリブレーション動作時に、
前記分周回路の分周比を第１の値に設定し、前記第１変調用コード信号の値が前記所定の初期値となるように前記コード選択手段を制御し、前記第１制御信号を活性状態に制御したのち前記アナログ制御信号の収束を待つ第１処理と、
前記第１制御信号を非活性状態に制御し、前記分周回路の分周比を第２の値に設定し、前記第１変調用コード信号の値が前記第１デジタルコード信号の値となるように前記コード選択手段を制御し、前記第２制御信号を活性状態に制御する第２処理と、
を実行することを特徴とする高周波信号処理装置。
【請求項２】
請求項１記載の高周波信号処理装置において、さらに、
前記通常動作時に、前記送信データに応じて、前記分周回路に予め定められた第２変調用コード信号を出力する第２変調制御回路を有することを特徴とする高周波信号処理装置。
【請求項３】
請求項２記載の高周波信号処理装置において、
前記高周波信号処理装置はＺｉｇＢｅｅ（登録商標）システムで用いられ、
前記キャリブレーション動作は、前記ＺｉｇＢｅｅ（登録商標）システムで規定されたアイドルモードと送信モードの間のウォームアップ期間内で行われることを特徴とする高周波信号処理装置。
【請求項４】
請求項１記載の高周波信号処理装置において、
前記発振回路は、
前記第１発振信号の出力ノードとなる発振出力ノードに接続され、前記アナログ制御信号の大きさに応じて容量値が変動するアナログ可変容量と、
予め容量値が定められた複数の容量素子を含み、前記複数の容量素子を前記第１変調用コード信号に応じて選択的に前記発振出力ノードに接続することで容量値を切り替えるデジタル可変容量とを有することを特徴とする高周波信号処理装置。
【請求項５】
請求項４記載の高周波信号処理装置において、
前記デジタルキャリブレーション回路は、
前記分周回路の出力位相と前記基準発振信号の位相を比較し、この比較結果に応じてそれぞれ値が等しく符号が異なるデジタル値を出力するデジタル位相比較回路と、
前記デジタル位相比較回路からの前記デジタル値を累積的に加算するアキュムレータ回路と、
前記デジタル位相比較回路からの前記デジタル値を所定倍する乗算回路と、
前記アキュムレータ回路の加算結果と前記乗算回路の乗算結果とを加算する加算回路とを備え、
前記加算回路の加算結果に追従して前記第１デジタルコード信号の値を更新することを特徴とする高周波信号処理装置。
【請求項６】
請求項５記載の高周波信号処理装置において、
前記デジタルキャリブレーション回路は、さらに、前記アキュムレータ回路の加算結果を所定の期間で平均化する平均値演算回路を備え、前記第１デジタルコード信号の値の探索結果を前記平均値演算回路の演算結果によって定めることを特徴とする高周波信号処理装置。
【請求項７】
請求項４記載の高周波信号処理装置において、
前記デジタル可変容量は、
ソースとドレインが接続された第１ＭＩＳトランジスタと、
ソースとドレインが接続され、ゲートが前記第１ＭＩＳトランジスタのゲートと共通に接続され、前記第１ＭＩＳトランジスタのｎ倍のトランジスタサイズを持つ第２ＭＩＳトランジスタと、
前記第１変調用コード信号に応じて前記第１ＭＩＳトランジスタのソースおよびドレイン電圧を制御する第１バッファ回路と、
前記第１変調用コード信号に応じて前記第２ＭＩＳトランジスタのソースおよびドレイン電圧を制御する第２バッファ回路とを備え、
前記第２バッファ回路は、前記第１バッファ回路の前記ｎ倍の出力容量を持つように構成されていることを特徴とする高周波信号処理装置。
【請求項８】
請求項７記載の高周波信号処理装置において、
前記デジタル可変容量は、さらに、前記第１および第２ＭＩＳトランジスタのゲートと前記発振出力ノードの間に設けられた感度調整用の容量素子を有することを特徴とする高周波信号処理装置。
【請求項９】
アナログ制御信号および第１変調用コード信号に応じて発振周波数が制御された第１発振信号を出力する発振回路と、
前記第１発振信号を分周する分周回路と、
第１制御信号が活性状態の際に、前記分周回路の出力位相と予め周波数が定まった基準発振信号の位相を比較し、この比較結果に応じて前記アナログ制御信号を生成し、このアナログ制御信号の値を前記第１制御信号が非活性状態となった際にループフィルタの容量素子によって保持するアナログループ制御回路と、
第２制御信号が活性状態の際に、前記分周回路の出力位相と前記基準発振信号の位相の比較結果に応じて第１デジタルコード信号の値を更新しながら、この位相差が最小となる前記第１デジタルコード信号の値を探索するデジタルキャリブレーション回路と、
通常動作時に、入力された送信データに応じて、前記デジタルキャリブレーション回路によって探索された前記第１デジタルコード信号の値を持つ第２デジタルコード信号を出力する第１変調制御回路と、
前記第１変調用コード信号の値を、所定の初期値か、前記第１デジタルコード信号の値か、前記第２デジタルコード信号の値に設定するコード選択手段と、
前記通常動作時に、前記第１変調用コード信号の値が前記第２デジタルコード信号となるように前記コード選択手段を制御し、キャリブレーション動作時に、前記分周回路の分周比の設定と、前記コード選択手段の制御と、前記第１および第２制御信号の活性化・非活性化の制御の手順とを適宜組み合わせたキャリブレーションシーケンスを実行し、前記デジタルキャリブレーション回路に前記通常動作時で用いる前記第２デジタルコード信号の値を探索させるキャリブレーション制御回路と、
を備え、
前記キャリブレーション制御回路は、第１キャリブレーションシーケンスが選択された際に、
前記分周回路の分周比を第１の値に設定し、前記第１変調用コード信号の値が前記所定の初期値となるように前記コード選択手段を制御し、前記第１制御信号を活性状態に制御したのち前記アナログ制御信号の収束を待つ第１Ａ処理と、
前記第１制御信号を非活性状態に制御し、前記分周回路の分周比を第２の値に設定し、前記第１変調用コード信号の値が前記第１デジタルコード信号の値となるように前記コード選択手段を制御し、前記第２制御信号を活性状態に制御する第２Ａ処理と、
を実行し、
前記キャリブレーション制御回路は、さらに、前記キャリブレーションシーケンスを複数備え、その中から実行する前記キャリブレーションシーケンスを設定に応じて選択可能となっていることを特徴とする高周波信号処理装置。
【請求項１０】
請求項９記載の高周波信号処理装置において、
前記キャリブレーション制御回路は、第１Ａキャリブレーションシーケンスが選択された際に、前記第１キャリブレーションシーケンスでの前記第２Ａ処理の後に、さらに、
前記第１Ａ処理と同じ処理を行う第３Ａ処理と、
前記第２Ａ処理における前記分周回路の分周比を第３の値に変更した状態で前記第２Ａ処理と同様な処理を行う第４Ａ処理とを実行することを特徴とする高周波信号処理装置。
【請求項１１】
請求項９記載の高周波信号処理装置において、
前記キャリブレーション制御回路は、第１Ｂキャリブレーションシーケンスが選択された際に、前記第１キャリブレーションシーケンスでの前記第２Ａ処理の後に、さらに、
前記第２Ａ処理における前記分周回路の分周比を第３の値に変更した状態で前記第２Ａ処理と同様な処理を行う第３Ｂ処理を実行することを特徴とする高周波信号処理装置。
【請求項１２】
請求項９記載の高周波信号処理装置において、
前記キャリブレーション制御回路は、第２キャリブレーションシーケンスが選択された際に、
前記分周回路の分周比を第１の値に設定し、前記第１変調用コード信号の値が前記所定の初期値となるように前記コード選択手段を制御し、前記第１制御信号を活性状態に制御したのち前記アナログ制御信号の収束を持つ第１Ｃ処理と、
前記第１制御信号を非活性状態に制御し、前記分周回路の分周比を前記第１の値に設定し、前記第１変調用コード信号の値が前記第１デジタルコード信号の値となるように前記コード選択手段を制御し、前記第２制御信号を活性状態に制御すると共に第１期間を経過した後の前記第１デジタルコード信号の探索結果を取得する第２Ｃ処理と、
前記第１Ｃ処理と同じ処理を行う第３Ｃ処理と、
前記第１制御信号を非活性状態に制御し、前記分周回路の分周比を第２の値に設定し、前記第１変調用コード信号の値が前記第１デジタルコード信号の値となるように前記コード選択手段を制御し、前記第２制御信号を活性状態に制御する第４Ｃ処理とを実行し、
前記第４Ｃ処理による前記第１デジタルコード信号の探索結果を前記第２Ｃ処理による前記第１デジタルコード信号の探索結果を用いて補正することで前記通常動作時で用いる前記第２デジタルコード信号の値を定めることを特徴とする高周波信号処理装置。
【請求項１３】
アナログ制御信号および第１変調用コード信号に応じて発振周波数が制御される発振回路と、
前記発振回路の出力を分周する分周回路と、
前記分周回路の出力位相と予め周波数が定まった基準発振信号の位相を比較し、その比較結果に応じて前記アナログ制御信号を生成するアナログループ制御回路と、
デジタルキャリブレーション回路と、
キャリブレーション制御回路とを備え、
前記第１変調用コード信号は、前記発振回路で行われる周波数変調の周波数変化量を定めるコード信号であり、
前記デジタルキャリブレーション回路は、前記分周回路の出力位相と前記基準発振信号の位相を比較し、その比較結果に応じて前記第１変調用コード信号の最適値を探索し、
前記キャリブレーション制御回路は、前記分周回路に第１の分周比を設定し、前記アナログループ制御回路に前記アナログ制御信号の値を定めさせ、次いで、前記アナログループ制御回路に前記アナログ制御信号の値を保持させ、前記第１の分周比に前記周波数変化量を反映させた第２の分周比を前記分周回路に設定し、前記デジタルキャリブレーション回路に前記第１変調用コード信号の最適値を探索させることを特徴とする高周波信号処理装置。
【請求項１４】
請求項１３記載の高周波信号処理装置において、さらに、
入力された送信データに応じて、前記デジタルキャリブレーション回路によって探索された前記第１変調用コード信号の最適値を前記発振回路に出力する第１変調制御回路と、
前記送信データに応じて、前記分周回路に予め定められた第２変調用コード信号を出力する第２変調制御回路とを有することを特徴とする高周波信号処理装置。
【請求項１５】
請求項１３記載の高周波信号処理装置において、
前記デジタルキャリブレーション回路は、
前記分周回路の出力位相と前記基準発振信号の位相を比較し、その比較結果に応じてそれぞれ値が等しく符号が異なるデジタル値を出力するデジタル位相比較回路と、
前記デジタル位相比較回路からの前記デジタル値を累積的に加算するアキュムレータ回路と、
前記デジタル位相比較回路からの前記デジタル値を所定倍する乗算回路と、
前記アキュムレータ回路の加算結果と前記乗算回路の乗算結果とを加算する加算回路とを備え、
前記第１変調用コード信号の最適値の探索に際し、前記第１変調用コード信号の値は前記加算回路の加算結果に追従して更新されることを特徴とする高周波信号処理装置。
【請求項１６】
請求項１５記載の高周波信号処理装置において、
前記デジタルキャリブレーション回路は、さらに、前記アキュムレータ回路の加算結果を所定の期間で平均化する平均値演算回路を備え、前記第１変調用コード信号の最適値を前記平均値演算回路の演算結果によって定めることを特徴とする高周波信号処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高周波信号処理装置に関し、特に、ＰＬＬ（Phase Locked Loop）回路を用いて直接変調を行う高周波信号処理装置に適用して有効な技術に関する。
【背景技術】
【０００２】
例えば、非特許文献１には、２ポイント変調方式を備えたＰＬＬ回路においてキャリブレーション回路を備えた構成が示されている。当該キャリブレーション回路は、具体的には、位相比較回路（ＰＦＤ）、チャージポンプ回路（ＣＰ）、コンパレータ回路、デジタル・アナログ変換回路（ＤＡＣ）、電圧制御発振回路（ＶＣＯ）で構成される。当該キャリブレーション回路は、変調時で用いるＤＡＣの最適コードを得るため、ＶＣＯの発振周波数をレファレンス周波数と比較して、そのときのチャージポンプ電流の容量での積分値をレファレンス電圧と比較しながら最適コードを探索する。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】Rui Yu et al, WIPRO Techno Center, Singapore (WTCS),“A 5.5mA 2.4-GHz Two-Point Modulation Zigbee Transmitter with Modulation Gain Calibration,”IEEE CICC, Sept. 2009, pp. 375-378.
【発明の概要】
【発明が解決しようとする課題】
【０００４】
近年、赤外線リモコンの代替として、「見通し外操作」や「双方向通信」を可能にするＺｉｇＢｅｅ（登録商標）ＲＦ４ＣＥ準拠の無線（ＲＦ）リモコンが期待されている。当該ＲＦリモコンは、電池によって駆動されるため、通信の安定化や低コスト化に加えて、低消費電力化が要求される。消費電力は、特に、電波の送受信を担う無線ＩＣ（高周波信号処理装置）によって費やされるため、その消費電流は、例えば送受信共に２０ｍＡ以下等とすることが望ましい。
【０００５】
図２２（ａ）、（ｂ）は、本発明の前提として検討した高周波信号処理装置において、その送信系回路のそれぞれ異なる構成例を示す概略図である。例えば、ＺｉｇＢｅｅ（登録商標）では、ＯＱＰＳＫ（offset quadrature phase shift keying）にハーフサインパルス整形フィルタを組み合わせた「OQPSK with half-sine pulse shaping」と呼ばれる変調方式が用いられる。ＯＱＰＳＫ変調は、例えば、図２２（ａ）に示すように所謂ＩＱ直交変調方式の送信系回路を用いることで実現できる。図２２（ａ）に示す送信系回路は、ベースバンド処理回路ＢＢ、２個のデジタルアナログ変換回路ＤＡＣ、２個のロウパスフィルタ回路ＬＰＦ、２個のミキサ回路ＭＩＸ、ＰＬＬ回路（ＰＬＬ）、発振回路ＶＣＯ、分周および直交変換回路（ＤＩＶ＆０／９０ｄｅｇ）、パワーアンプ回路ＰＡ等で構成される。
【０００６】
しかしながら、ＩＱ直交変調方式を用いた場合、図２２（ａ）から判るように、比較的多くの回路が必要とされるため、消費電力の低減ならびに回路面積の低減（低コスト化）が十分に図れない恐れがある。そこで、図２２（ｂ）に示すようなＰＬＬ直接変調方式を用いることが有益となる。図２２（ｂ）の送信系回路は、ベースバンド処理回路ＢＢ、ＰＬＬ回路（ＰＬＬ）、発振回路ＶＣＯ、パワーアンプ回路ＰＡから構成され、図２２（ａ）と比較して、回路面積の低減（低コスト化）が図れ、これに伴い消費電力の低減が図れる。図２２（ｂ）の送信ブロックにおいて、変調指数が０．５のＦＳＫ（frequency shift keying）（ＭＳＫ（Minimum Shift Keying）と呼ばれる）変調を行うようにＶＣＯを制御すると、等価的に、前述した「OQPSK with half-sine pulse shaping」を実現することが可能となる。
【０００７】
また、ＺｉｇＢｅｅ（登録商標）では、直接拡散方式（ＤＳＳＳ：Direct Sequence Spread Spectrum）が用いられ、これに伴い２Ｍｃｐｓのチップレートが必要とされる。そこで、図２２（ｂ）の送信系回路として、例えば、図２３に示すような構成例を用いることが有益となる。図２３は、図２２（ｂ）の詳細を示すものであり、（ａ）はその構成例を示す回路ブロック図、（ｂ）は（ａ）における電圧制御発振回路の出力波形の一例を示す図、（ｃ）は（ａ）における電圧制御発振回路の出力スペクトラムの一例を示す図である。図２３（ａ）において、ＰＬＬ回路（ＰＬＬ）は、水晶発振回路ＸＴＡＬ、位相比較回路ＰＦＤ、チャージポンプ回路ＣＰ、ループフィルタ回路ＬＦ、発振回路ＶＣＯ、分周回路ＤＩＶ、デルタシグマ変調回路ＤＳＭ、遅延回路ＤＬＹを備えている。
【０００８】
ＶＣＯの発振信号は、ＤＩＶによって分周され、ＰＦＤは、このＤＩＶの出力信号の位相と、ＸＴＡＬからの発振信号の位相とを比較し、その比較結果に応じてＣＰを制御する。ＣＰは、この制御に応じた放電電流または充電電流を生成し、当該電流がＬＦによって平均化されると共に電圧制御信号に変換され、この電圧制御信号の大きさに応じてＶＣＯの発振周波数が制御される。ここで、ＤＩＶは、フラクショナルＮと呼ばれる方式を用いており、ＤＳＭによる時系列的な制御を受けて小数点を含む分周比（１／Ｘ）（Ｘは小数点を含む）を設定可能となっている。これによって、ＶＣＯの発振周波数は、「ＸＴＡＬの発振周波数×Ｘ」となり、当該発振信号がパワーアンプ回路ＰＡを介して出力される。
【０００９】
図２３（ａ）の構成例は、このようなＰＬＬに対して、分周回路ＤＩＶに対して行う変調パス（ＰＬＬ変調パス）Ｐ１と、発振回路ＶＣＯに対して行う変調パス（ＶＣＯ変調パス）Ｐ２を備えている。すなわち、２ポイント変調方式を用いている。ＰＬＬ変調パスでは、ＤＩＶの分周比を適宜切り替えることで、ＶＣＯの発振周波数に変調が加えられ、ＶＣＯ変調パスでは、ＶＣＯ（例えば、ＬＣ共振型発振回路）の共振周波数を適宜切り替えることで、ＶＣＯの発振周波数に変調が加えられる。ＤＩＶの分周比の切り替えは、ベースバンド処理回路ＢＢ上のチャネルデータＣＨＤＡＴおよび送信データＴＸＤＡＴに基づいて行われる。具体的には、ＣＨＤＡＴに基づいてＶＣＯの中心周波数（ｆｃ）に該当する分周比が定められ、当該分周比を中心として、ＴＸＤＡＴに基づいて周波数変調分（±Δｆ）の分周比増減が行われる。一方、ＶＣＯの共振周波数の切り替えは、ＴＸＤＡＴに基づいてＶＣＯにおける共振パラメータを周波数変調分（±Δｆ）だけ増減することで行われる。なお、ＶＣＯ変調パス上の遅延回路ＤＬＹは、ＰＬＬ変調パス（ＤＳＭ）上のフリップフロップによるクロック遅延に整合させるために備わっている。
【００１０】
このような２ポイント変調方式を用いると、前述した２Ｍｃｐｓのチップレートで必要とされる帯域を十分に確保することが可能となる。すなわち、仮に、ＰＬＬ変調パスＰ１のみの場合、当該パスはロウパスフィルタ特性となり、その帯域（ＰＬＬのループ帯域）は帯域外雑音やスプリアスの観点から通常数百ｋＨｚ程度で制限されるため、高域の送信データが欠落してしまう。一方、ＶＣＯ変調パスのみの場合、当該パスはハイパスフィルタ特性となるため、低域の周波数成分が十分に得られず、また、ＰＬＬのループ帯域外の制御となるためオープンループ制御に近い状態となり、変調精度が低下する恐れがある。そこで、２ポイント変調方式を用いると、このロウパスフィルタ特性とハイパスフィルタ特性が相互に補完され、広帯域での通信が実現可能となる。
【００１１】
具体的には、２ポイント変調方式は、図２４（ａ）に示すような伝達関数のモデルで表現できる。当該モデルを用いると、ＶＣＯ変調パスＰ２の伝達関数ＴＨＰＦは式（１）、ＰＬＬ変調パスＰ１の伝達関数ＴＬＰＦは式（２）となり、トータルの伝達関数ＴＡＬＬ＝ＴＨＰＦ＋ＴＬＰＦは式（３）で表される。式（３）において、Ｐ１での変調感度Ｇｍ１とＰ２での変調感度Ｇｍ２がＧｍ１＝Ｇｍ２の時（すなわち、Ｐ１とＰ２で同じ変調分（±Δｆ）を加えた時）にＴＡＬＬ＝１となり、図２４（ｂ）にも示すように、理論的には変調回路による帯域制限がなくなる。
【００１２】
【数１】
0005557634.tif 000002
【００１３】
【数２】
0005557634.tif 000003
【００１４】
【数３】
0005557634.tif 000004
【００１５】
したがって、図２３（ａ）の構成例を用いることで、図２３（ｂ）のように、チャネル周波数ｆｃを中心に、比較的広帯域となる±Δｆ（＝±５００ｋＨｚ）の周波数変調（位相変調）が実現でき、その結果、図２３（ｃ）のような出力スペクトラムが得られる。ｆｃ付近のスペクトラムはＰＬＬ変調パスＰ１によるものであり、ｆｃから離れた周波数でのスペクトラムはＶＣＯ変調パスＰ２の変調パスによるものである。なお、±５００ｋＨｚは、前述したように、２Ｍｃｐｓのチップレートに対して０．５の変調指数を適用した場合の値である。
【００１６】
図２３（ａ）のような２ポイント変調方式の送信系回路を用いる場合、前述したように、式（３）においてＧｍ１＝Ｇｍ２とする必要がある。ＰＬＬ変調パスＰ１での変調感度Ｇｍ１は、その精度をほぼ水晶発振回路ＸＴＡＬの精度によって定めることができるため、高精度を確保できる。一方、ＶＣＯ変調パスＰ２での変調感度Ｇｍ２は、その精度がＶＣＯのプロセスばらつきや温度ばらつき等に応じて変動し得るため、補正（キャリブレーション）が必要となる。すなわち、図２３（ａ）において、ＶＣＯの変調感度ＫＭＯＤが、入力されたコード（変調指示命令を意味する）に応じてより正確にＫＭＯＤ＝５００ｋＨｚ／ｃｏｄｅとなるようにキャリブレーションを行う必要がある。
【００１７】
ここで、キャリブレーションに対して要求される事項としては、主に、（１）高精度化、（２）高速化、（３）小面積化などが挙げられる。まず、（１）高精度化に関して説明する。図２５は、図２３（ａ）の送信系回路を対象に精度面の検討を行った結果を示すものであり、（ａ）はそのシミュレーションモデルを示す模式図、（ｂ）はシミュレーション結果を示す図である。当該シミュレーションでは、図２５（ａ）に示すように、図２３（ａ）におけるＰＬＬ変調パスＰ１をロウパスフィルタモデルで表し、ＶＣＯ変調パスＰ２をハイパスフィルタモデルで表し、送信データを各フィルタを通して合成した結果からＥＶＭ（Error Vector Magnitude）を算出している。この際に、Ｐ２におけるＶＣＯの変調感度ＫＭＯＤのばらつきは、ハイパスフィルタにおけるゲインのばらつきとして現れるため、ＫＭＯＤのばらつき量を変えながらＥＶＭを算出することで、許容可能なＫＭＯＤのばらつき量を検証できる。
【００１８】
その結果、図２５（ｂ）に示すように、仮にＫＭＯＤ＝１を理想とすると、そこから前後にばらつくに従ってＥＶＭが劣化し、実際上要求されるＥＶＭの値を１５％以下とした場合、許容可能なＫＭＯＤのばらつき量は、−５％〜＋６％となる。したがって、ＫＭＯＤ＝５００ｋＨｚ／ｃｏｄｅの場合には、そのばらつき量を約２５ｋＨｚ（＝５００ｋＨｚ×５％）以内に抑える必要がある。また、図２３におけるチャネル周波数（中心周波数）ｆｃをＺｉｇＢｅｅ（登録商標）の規格に基づき２．４ＧＨｚ帯とした場合、２５ｋＨｚは約１０ｐｐｍとなるため、ＶＣＯの発振周波数精度をこの値以内に抑える必要がある。
【００１９】
次に、（２）高速化について説明する。図２６は、Ｚｉｇｂｅｅ（登録商標）システムで使用される動作モードの一例を示す状態遷移図である。図２６に示すように、キャリブレーションを行える期間は、ＲＦオフ状態からアイドル状態（ＩＤＬＥ）に移行するウェイクアップ期間、ならびにアイドル状態（ＩＤＬＥ）から送信状態（ＴＸ）または受信状態（ＲＸ）に移行するウォームアップ期間である。ウェイクアップ期間は５００μｓ、ウォームアップ期間は１４４μｓであり、これらのいずれかの期間内にキャリブレーションならびに各種アナログ回路の起動を行う必要がある。特に温度変動等の経時変化の影響を補正するためにはウォームアップ期間内でキャリブレーションを行うことが望ましい。したがって、ウォームアップ期間から各種アナログ回路の起動時間を差し引くと、キャリブレーション時間は、例えば７１μｓ以内に抑えることが望ましい。
【００２０】
続いて、（３）小面積化に関して説明する。キャリブレーション回路は、低コスト化等の観点から、勿論、小面積である方が望ましいが、特に、微細化に伴い面積縮小可能な構成とすることが有益となる。ＲＦリモコンは、例えば、ボタン電池で動作し、その大部分の期間では電源電圧が２Ｖ程度に落ち込んだ状態で使用されるため、各回路には、１．４５Ｖ程度といった低電源電圧動作が要求される。このため、キャリブレーション回路は、例えばデジタル回路に代表されるように微細化のメリットを生かせる構成とすることが望ましい。
【００２１】
図２７は、図２３（ａ）の送信系回路に対するキャリブレーション方式の一例を示すものであり、（ａ）はその構成例ならびに動作例を示す概念図、（ｂ）は（ａ）を用いた場合のキャリブレーション精度と所要時間の関係を示す説明図である。キャリブレーション方式の一例として、図２７（ａ）に示すように、入力コードに対して周波数が可変できる発振回路ＶＣＯに対して、その出力をカウンタ回路ＣＵＮＴでカウントすることで入力コードの最適値を補正する方式が考えられる。当該方式では、例えば、ＶＣＯの入力コードをＣ１からＣ２に変化させたときの周波数差ｆ２−ｆ１がＣＵＮＴのカウント数の差Ｎ２−Ｎ１として検出され、カウント差から周波数差が換算され、これによって最適な入力コードが探索される。当該方式を用いた場合、ｆ２−ｆ１として前述した２５ｋＨｚの検出精度を得るためには、図２７（ｂ）に示すように、計算上は１２．２ｍｓの時間を要する。また、実際には、ロジックによるコード不確定さを減らすために更にその２〜３倍の時間は要すると考えられる。したがって、当該方式では、前述した（２）高速化の要求を満たすことが困難となる。
【００２２】
また、例えば、非特許文献１のようなキャリブレーション方式を用いることも考えられる。ただし、当該方式は、アナログ回路を主としてデジタルアナログ変換回路ＤＡＣの最適コードを探索する方式であるため、特に、ＤＡＣに伴う回路面積の増大が懸念され、前述した（３）小面積化の要求を十分に満たせない恐れがある。
【００２３】
本発明は、このようなことを鑑みてなされたものであり、前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２４】
本願において開示される発明のうち、代表的な実施の形態の概要を簡単に説明すれば、次のとおりである。
【００２５】
本実施の形態による高周波信号処理装置は、アナログ制御信号および第１変調用コード信号に応じて発振周波数が制御される発振回路と、その出力を分周する分周回路と、アナログループ制御回路と、デジタルループ制御回路（デジタルキャリブレーション回路）と、キャリブレーション制御回路を備えている。アナログループ制御回路は、分周回路の出力位相と基準発振信号の位相を比較し、その比較結果に応じてアナログ制御信号を生成する。第１変調用コード信号は、発振回路で行われる周波数変調の周波数変化量を定めるコード信号であり、デジタルループ制御回路は、分周回路の出力位相と基準発振信号の位相を比較し、その比較結果に応じて当該コード信号の最適値を探索する。この探索に際し、キャリブレーション制御回路は、分周回路に第１の分周比（例えば中心周波数に対応する分周比）を設定し、アナログループ制御回路を用いてアナログ制御信号の値を定める。次いで、このアナログ制御信号の値を保持させた状態で、分周回路に第２の分周比（例えば中心周波数＋周波数変化量に対応する分周比）を設定し、デジタルループ制御回路を用いて第１変調用コード信号の最適値を探索させる。この探索結果によって定められた最適値が通常動作（送信動作）における変調時に使用される。
【００２６】
このように、デジタルキャリブレーション回路を用いて変調時に使用する最適なコードを探索することで、ＰＬＬ回路を用いた高精度な変調が実現可能になる。また、デジタルキャリブレーション回路はデジタル回路によって構成されるため、面積オーバーヘッドを低減することが可能となる。
【発明の効果】
【００２７】
本願において開示される発明のうち、代表的な実施の形態によって得られる効果を簡単に説明すると、ＰＬＬ回路を用いて高精度な変調が実現可能になる。
【図面の簡単な説明】
【００２８】
【図１】本発明の実施の形態１による高周波信号処理装置において、その主要部の構成例を示す回路ブロック図である。
【図２】（ａ）は、図１の高周波信号処理装置が通常動作を行う際に着目した構成例を示す回路ブロック図であり、（ｂ）および（ｃ）は、（ａ）の簡単な動作例を示す説明図である。
【図３】（ａ）は、図１の高周波信号処理装置がキャリブレーション動作を行う際に着目した構成例を示す回路ブロック図であり、（ｂ）は、（ａ）の概略的な動作例を示すフロー図である。
【図４】図１の高周波信号処理装置において、そのチャージポンプ回路周りの詳細な構成例を示す回路ブロック図である。
【図５】図１の高周波信号処理装置において、そのデジタルキャリブレーション回路の主要な性能の一例を纏めた表である。
【図６】図１の高周波信号処理装置において、そのデジタルキャリブレーション回路の詳細な構成例を示す回路ブロック図である。
【図７】図６のデジタルキャリブレーション回路の簡単な動作例を示すタイミングチャートである。
【図８】図６のデジタルキャリブレーション回路を用いたキャリブレーションシーケンスの一例を示すものであり、（ａ）、（ｂ）は、その主要部の動作波形の一例を示す図である。
【図９】図６のデジタルキャリブレーション回路を対象に行ったシミュレーション波形の一例を示す図である。
【図１０】図６のデジタルキャリブレーション回路を対象に行った各種性能の試算結果の一例を示すものであり、（ａ）はその設計値ならびに入力条件を纏めた表であり、（ｂ）は試算結果を纏めた表である。
【図１１】（ａ）は、本発明の実施の形態１による高周波信号処理装置において、その全体構成の一例を示すブロック図であり、（ｂ）は、（ａ）におけるＲＦフロントエンド部の構成例を示す回路ブロック図である。
【図１２】本発明の実施の形態２による高周波信号処理装置において、そのキャリブレーションシーケンスの処理内容の一例を示す説明図である。
【図１３】（ａ）は、図１２のキャリブレーションシーケンスにおけるモード：０であり、（ｂ）は（ａ）の実行に伴う理想的なキャリブレーションコードの遷移例を示す説明図であり、（ｃ）は（ｂ）に対して実際上の遷移例を示す説明図である。
【図１４】図１２のキャリブレーションシーケンスにおいて、各モードの大まかな所要時間の一例を示す図である。
【図１５】本発明の実施の形態３による高周波信号処理装置において、その前提として検討した容量バンクの特性の一例を示す説明図である。
【図１６】本発明の実施の形態３による高周波信号処理装置において、図１の容量バンク周りの詳細な構成例を示す回路図である。
【図１７】（ａ）〜（ｃ）は、本発明の実施の形態３による高周波信号処理装置において、図１の容量バンクにおけるそれぞれ異なる容量可変方式の一例を示す概念図である。
【図１８】（ａ）は、図１６の容量バンクにおける一部のレイアウト構成例を示す概略図であり、（ｂ）は、（ａ）の比較対象となるレイアウト構成例を示す概略図である。
【図１９】図１６及び図１８（ａ）の構成例を備えた容量バンクを対象として、その線形性を実負荷シミュレーションで検証した結果を示す図である。
【図２０】（ａ）は、本発明の実施の形態４による高周波信号処理装置において、図１の発振回路のレイアウト構成例を示す模式図であり、（ｂ）は、その比較対象となるレイアウト構成例を示す模式図である。
【図２１】図２０（ａ）の発振回路のより具体的なレイアウト構成例を示す図である。
【図２２】（ａ）、（ｂ）は、本発明の前提として検討した高周波信号処理装置において、その送信系回路のそれぞれ異なる構成例を示す概略図である。
【図２３】図２２（ｂ）の詳細を示すものであり、（ａ）はその構成例を示す回路ブロック図、（ｂ）は（ａ）における電圧制御発振回路の出力波形の一例を示す図、（ｃ）は（ａ）における電圧制御発振回路の出力スペクトラムの一例を示す図である。
【図２４】（ａ）、（ｂ）は、２ポイント変調方式の伝達関数モデルを示す図である。
【図２５】図２３（ａ）の送信系回路を対象に精度面の検討を行った結果を示すものであり、（ａ）はそのシミュレーションモデルを示す模式図、（ｂ）はシミュレーション結果を示す図である。
【図２６】Ｚｉｇｂｅｅ（登録商標）システムで使用される動作モードの一例を示す状態遷移図である。
【図２７】図２３（ａ）の送信系回路に対するキャリブレーション方式の一例を示すものであり、（ａ）はその構成例ならびに動作例を示す概念図、（ｂ）は（ａ）を用いた場合のキャリブレーション精度と所要時間の関係を示す説明図である。
【発明を実施するための形態】
【００２９】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００３０】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００３１】
また、実施の形態の各機能ブロックを構成する回路素子は、特に制限されないが、公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。なお、実施の形態では、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）の一例としてＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）（ＭＯＳトランジスタと略す）を用いるが、ゲート絶縁膜として非酸化膜を除外するものではない。以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００３２】
（実施の形態１）
《高周波信号処理装置（主要部）の構成および動作》
図１は、本発明の実施の形態１による高周波信号処理装置において、その主要部の構成例を示す回路ブロック図である。図１に示す高周波信号処理装置は、ベースバンド処理回路ＢＢ１と、ＰＬＬ回路（ＰＬＬ１）と、キャリブレーション制御回路ＣＡＬＣＴＬを備えている。ＰＬＬ１は、水晶発振回路ＸＴＡＬ、位相比較回路ＰＦＤ、チャージポンプ回路ＣＰ、ループフィルタ回路ＬＦ、発振回路ＶＣＯ、分周回路ＤＩＶ、デルタシグマ変調回路ＤＳＭ、遅延回路ＤＬＹ、変調デコード回路ＫＭＯＤＤＥＣ、レジスタ回路ＲＥＧ、スイッチ回路ＳＷ１、デジタルキャリブレーション回路ＤＣＡＬＢＫを備える。
【００３３】
ベースバンド処理回路ＢＢ１は、チャネルデータＣＨＤＡＴ、送信データＴＸＤＡＴ、キャリブレーションパターンＣＡＬＰＡＴを生成する。キャリブレーション制御回路ＣＡＬＣＴＬは、キャリブレーションシーケンスの実行を制御する。具体的には、デジタルオン信号ＤＣＡＬ＿ＯＮを用いてＤＣＡＬＢＫの有効（オン）・無効（オフ）を制御し、アナログオン信号ＡＬＰ＿ＯＮを用いてアナログループの有効（オン）・無効（オフ）を制御し、スイッチ制御信号ＳＷＣＴＬを用いてＳＷ１の接続先を制御し、ＢＢ１と連動してＣＨＤＡＴ，ＴＸＤＡＴ，ＣＡＬＰＡＴの値を設定する。ＰＬＬ１は、前述した図２３（ａ）のＰＬＬ回路と比較して、ＫＭＯＤＤＥＣ、ＲＥＧ、ＳＷ１、ＤＣＡＬＢＫが追加された構成となっており、ＢＢ１は、図２３（ａ）のベースバンド処理回路と比較してＣＡＬＰＡＴが追加された構成となっている。
【００３４】
図２（ａ）は、図１の高周波信号処理装置が通常動作（送信動作）を行う際に着目した構成例を示す回路ブロック図であり、図２（ｂ）および（ｃ）は、図２（ａ）の簡単な動作例を示す説明図である。図２（ａ）では、通常動作時（送信動作時）に主体となる回路を実線で示し、そうでない回路を破線で示している。ＰＬＬ回路（ＰＬＬ１）が通常動作を行う際には、図１のキャリブレーション制御回路ＣＡＬＣＴＬの制御に伴い、デジタルキャリブレーション回路ＤＣＡＬＢＫがオフに設定され、アナログループがオンに設定され、スイッチ回路ＳＷ１の接続先がノードＮＤ１側に設定される。ＶＣＯの発振信号は、ＤＩＶによって分周され、ＰＦＤは、このＤＩＶの出力信号の位相と、ＸＴＡＬからの発振信号の位相とを比較し、その比較結果に応じてＣＰを制御する。ＣＰは、この制御に応じた放電電流または充電電流を生成し、当該電流がＬＦによって平均化されると共に電圧制御信号Ｖｃｎｔに変換される。ＶＣＯの発振周波数は、このＶｃｎｔの大きさに応じて制御される。ＤＩＶは、図２３（ａ）で述べたように、ＤＳＭと共にフラクショナルＮと呼ばれる方式を用いて小数点を含む分周比（１／Ｘ）（Ｘは小数点を含む）を設定可能となっている。
【００３５】
ＶＣＯは、ＰＭＯＳトランジスタＭＰ１，ＭＰ２、ＮＭＯＳトランジスタＭＮ１，ＭＮ２、インダクタＬ１、容量Ｃ１，Ｃ２、スイッチ回路ＳＷｂ、可変容量（バラクタ容量）Ｃｖｒ、容量バンクＣＢＫを備え、ＬＣ共振型の発振回路となっている。ＭＰ１，ＭＰ２は、ソースが電源電圧ＶＤＤに接続されると共に、ゲートおよびドレインがクロスカップル接続され（一方のゲートが他方のドレインに相互接続され）、ＭＮ１，ＭＮ２は、ソースが接地電源電圧ＧＮＤに接続されると共に、ゲートおよびドレインがクロスカップル接続される。また、ＭＰ１のドレインとＭＮ１のドレインは発振出力ノードＮＤｒｆ１に接続され、ＭＰ２のドレインとＭＮ２のドレインは発振出力ノードＮＤｒｆ２に接続される。
【００３６】
Ｌ１、Ｃｖｒ、ＣＢＫは、発振出力ノードＮＤｒｆ１とＮＤｒｆ２の間でそれぞれ並列に接続され、Ｃ１、ＳＷｂ、Ｃ２は、この順番でＮＤｒｆ１からＮＤｒｆ２に向けて直列に接続される。Ｃｖｒは、前述したループフィルタ回路ＬＦからの電圧制御信号Ｖｃｎｔによって容量値が制御される。直列回路となるＣ１，ＳＷｂ，Ｃ２は、周波数レンジの設定回路であり、ここでは１組を代表として示しているが、通常は、同様の直列回路がＮＤｒｆ１とＮＤｒｆ２の間で並列に複数組設けられる。変調を行わない場合の共振周波数のインダクタンス値はＬ１によって定められ、容量値は、ＳＷｂがオンに駆動された組のＣ１，Ｃ２と、Ｃｖｒによって定められる。すなわち、大まかな周波数設定が周波数レンジの設定回路によって行われ、詳細な周波数設定がＣｖｒによって行われる。ＣＢＫは、内部に複数の容量を備えており、設定信号が入力された際に、これに応じた所定の容量をＮＤｒｆ１およびＮＤｒｆ２に対して接続する。
【００３７】
図２（ａ）の構成例は、図２３（ａ）で述べたような２ポイント変調方式を用いており、分周回路ＤＩＶに対して行う変調パス（ＰＬＬ変調パス）と、発振回路ＶＣＯに対して行う変調パス（ＶＣＯ変調パス）を備えている。ＰＬＬ変調パスでは、ベースバンド処理回路ＢＢ１のチャネルデータＣＨＤＡＴならびに送信データＴＸＤＡＴに基づいてＤＩＶの分周比が適宜切り替えられ、電圧制御信号Ｖｃｎｔを介してＶＣＯの発振周波数に変調が加えられる。一方、ＶＣＯ変調パスでは、変調デコード回路ＫＭＯＤＤＥＣがＴＸＤＡＴならびにレジスタ回路ＲＥＧの情報に基づいてデジタルコード信号ＤＧＣＤａを生成する。ＳＷ１は、通常動作時には、ＣＢＫをノードＮＤ１側に接続している。ＤＧＣＤａはＳＷ１を介して変調設定信号ＶＣＯＭＯＤ＿ＩＮとしてＣＢＫに入力され、ＣＢＫを介してＶＣＯの発振周波数に変調が加えられる。
【００３８】
具体的には、例えば、図２（ｂ）に示すように、送信データＴＸＤＡＴとして時系列的に＋１又は−１のコードが生成され、これが遅延回路ＤＬＹを介してＫＭＯＤＤＥＣに入力される。ＤＬＹは、図２３（ａ）で述べたように、ＰＬＬ変調パスとの間で遅延時間の整合を行うものである。ここで、レジスタ回路ＲＥＧには、ＶＣＯ変調パスで±Δｆ（ここでは±５００ｋＨｚ）の変調を行うのに必要な最適なコードＣＤＨ（＋５００ｋＨｚ用）ならびにＣＤＬ（−５００ｋＨｚ用）が後述するキャリブレーション動作によって予め保存されている。ＫＭＯＤＤＥＣは、無変調時（ＶＣＯの発振周波数をＣＨＤＡＴに基づいて定められるチャネル周波数ｆｃにする際）にはＶＣＯＭＯＤ＿ＩＮに中間コードＣＤＭを出力する。一方、変調時には、ＴＸＤＡＴの＋１に応じてＶＣＯＭＯＤ＿ＩＮにＣＤＨを出力し、ＴＸＤＡＴの−１に応じてＶＣＯＭＯＤ＿ＩＮにＣＤＬを出力する。これによって、図２（ｃ）に示すように、チャネル周波数ｆｃを中心に±５００ｋＨｚの変調が行われる。なお、ＣＢＫは、無変調時にはＣＤＭに対応する容量をＶＣＯの共振回路に接続しており、変調を行う際には当該容量をＣＤＬおよびＣＤＨに応じて増減する。
【００３９】
図３（ａ）は、図１の高周波信号処理装置がキャリブレーション動作を行う際に着目した構成例を示す回路ブロック図であり、図３（ｂ）は、図３（ａ）の概略的な動作例を示すフロー図である。図３（ａ）では、キャリブレーション動作時に主体となる回路を実線で示し、そうでない回路を破線で示している。ＰＬＬ回路（ＰＬＬ１）がキャリブレーション動作を行う際、図３（ｂ）に示すように、まず、図１のキャリブレーション制御回路ＣＡＬＣＴＬの制御に応じて、スイッチ回路ＳＷ１は、容量バンクＣＢＫをノードＮＤ２（デジタルキャリブレーション回路ＤＣＡＬＢＫ）側に接続する（Ｓ３０１）。ベースバンド処理回路ＢＢ１では、ＣＡＬＣＴＬの制御に応じて、送信データＴＸＤＡＴが「０」に設定されると共に所定のチャネルデータ（ＣＨＤＡＴ）が設定される（Ｓ３０２）。
【００４０】
更に、ＣＡＬＣＴＬの制御に応じて、位相比較回路ＰＦＤはオンに設定され、ＤＣＡＬＢＫはオフに設定される（Ｓ３０３）。これらによって、ＶＣＯ→ＤＩＶ→ＰＦＤ→ＣＰ→ＬＦによるアナログループ制御が行われ、ＶＣＯの発振周波数はＣＨＤＡＴに応じた周波数ｆｃに設定され、この際の電圧制御信号Ｖｃｎｔの値が定められる（Ｓ３０４）。ここで、当該アナログループ制御の際には、ＤＣＡＬＢＫはオフ設定に伴いデジタルコード信号ＤＧＣＤａとして初期値を出力し、ＣＢＫの容量は、このＤＧＣＤａの初期値に伴い前述したＣＤＭの値に設定される。
【００４１】
次いで、ＣＡＬＣＴＬの制御に応じて、ＰＦＤがオフに設定され、ＤＣＡＬＢＫがオンに設定される（Ｓ３０５）。これにより、Ｖｃｎｔの値は、ＬＦによって保持される。ベースバンド処理回路ＢＢ１は、ＣＡＬＣＴＬの制御に応じて、キャリブレーションパターンＣＡＬＰＡＴを出力する（Ｓ３０６）。ＣＡＬＰＡＴは、ＤＩＶにおいて＋Δｆ（ここでは＋５００ｋＨｚ）又は−Δｆ（ここでは−５００ｋＨｚ）の周波数増減を行わせるために必要な分周比を指示するパターンである。例えば、ＣＡＬＰＡＴによって＋Δｆ（＋５００ｋＨｚ）が指示された場合、ＶＣＯの発振周波数の目標値は、ＤＳＭならびにＤＩＶを介して、ＣＨＤＡＴに伴う周波数ｆｃと＋Δｆ（＋５００ｋＨｚ）を加算した「ｆｃ＋５００ｋＨｚ」に設定される。キャリブレーション動作では、この目標値に収束するように、ＰＦＤ経由のアナログループ制御の代わりに、ＶＣＯ→ＤＩＶ→ＤＣＡＬＢＫを用いたデジタルループ制御が行われる。
【００４２】
ＤＣＡＬＢＫは、詳細は後述するが、ＤＩＶの出力信号の位相とＸＴＡＬからの発振信号の位相とをデジタル的に比較し、その比較結果に応じてデジタルコード信号ＤＧＣＤｂの値を更新する。ＤＧＣＤｂは、ＳＷ１を介して変調設定信号ＶＣＯＭＯＤ＿ＩＮとしてＣＢＫに入力され、これに応じてＣＢＫの容量値が更新され、ＶＣＯの発振周波数が更新される。その結果、当該デジタルループ制御が収束した際、ＣＢＫに入力されているＶＣＯＭＯＤ＿ＩＮのコードは、周波数ｆｃを基準に＋５００ｋＨｚ分の変調を加えるのに必要なコードとなる。そこで、ＤＣＡＬＢＫは、当該コードを＋５００ｋＨｚ変調時の最適コードとしてレジスタ回路ＲＥＧに保存する。また、ＤＣＡＬＢＫは、ＣＡＬＰＡＴによって−Δｆ（−５００ｋＨｚ）が指示された場合も同様にして最適コードを探索し、ＲＥＧに保存する（Ｓ３０７）。
【００４３】
通常動作時（変調時）には、図２で述べたように、変調デコード回路ＫＭＯＤＤＥＣによってこのＲＥＧに保存された最適コードが使用される。また、通常動作時には、消費電力の低減等のためＤＣＡＬＢＫはオフ状態（非活性状態）に制御される。なお、ここでは、ＳＷ１を用いてＶＣＯＭＯＤ＿ＩＮの値をＤＧＣＤａの値かＤＧＣＤｂの値に設定し、更に、ＶＣＯＭＯＤ＿ＩＮの値をＤＧＣＤｂの値とした状態でＤＣＡＬＢＫをオフ状態とすることでＶＣＯＭＯＤ＿ＩＮの値を初期値に設定した。このように、本実施の形態では、ＶＣＯＭＯＤ＿ＩＮの値をＤＧＣＤａの値かＤＧＣＤｂの値かあるいは初期値に設定できるコード選択手段が備わっていればよく、その実現方式は、図３の方式以外にも各種方式で実現可能である。例えば、ＶＣＯＭＯＤ＿ＩＮにＤＧＣＤａとＤＧＣＤｂをバス接続し、その一方を選択的にハイインピーダンス状態に制御することでＤＧＣＤａの値かＤＧＣＤｂの値を選択するように構成することも可能である。また、初期値の値は、例えば、ＣＢＫ自体が制御信号に応じてＣＤＭの値を設定するように構成したり、または、スイッチ回路を３入力（ＤＧＣＤａとＤＧＣＤｂと初期値）としたり、あるいは、ＤＧＣＤａ側から初期値を出力するように構成することも可能である。
【００４４】
図４は、図１の高周波信号処理装置において、そのチャージポンプ回路ＣＰ周りの詳細な構成例を示す回路ブロック図である。図４に示すように、チャージポンプ回路ＣＰは、スイッチ回路ＳＷｃｇがオンに制御された際に定電流回路ＩＣＧによる充電電流をループフィルタ回路ＬＦに流し、スイッチ回路ＳＷｄｇがオンに制御された際に定電流回路ＩＤＧによる放電電流をＬＦに流す。ＳＷｃｇ，ＳＷｄｇのオン・オフは、位相比較回路ＰＦＤによって制御される。図１のキャリブレーション制御回路ＣＡＬＣＴＬによってアナログオン信号ＡＬＰ＿ＯＮがオフに制御された場合、ＰＦＤはＳＷｃｇ，ＳＷｄｇを共にオフに制御し、その時点の電圧制御信号ＶｃｎｔがＬＦによって保持される。
【００４５】
《高周波信号処理装置（主要部）の主な効果》
以上のように、図１の高周波信号処理装置を用い、図３で述べたようなキャリブレーション動作を行うことで、主に、（１）高精度化、（２）高速化、（３）小面積化の効果が得られる。まず、（１）高精度化に関しては、図３で述べたように、キャリブレーション動作中は、水晶発振回路ＸＴＡＬからの高精度な発振信号を比較対象として変調時に用いる最適なコード（変調設定信号ＶＣＯＭＯＤ＿ＩＮ）を探索するため、その結果から得られるコードも高精度となる。また、この高精度化は、容量バンクＣＢＫにおける周波数の設定分解能周波数が小さいほど得られることになる。例えば、設定分解能周波数を１０ｋＨｚとした場合、±１コードのズレを精度とすると、±１０ｋＨｚ／２４８０ＭＨｚ≒±４ｐｐｍ程度の精度が期待できる。
【００４６】
次に、（２）高速化に関しては、例えば、図２７で述べたような周波数カウントによるオープンループ方式ではなく、デジタルキャリブレーション回路ＤＣＡＬＢＫを用いたクローズドループ方式を用いているため、キャリブレーションの所要時間は、ほぼループの制動時間で決まる。この制動時間は、例えば１６μｓ程度に設計することができ、＋Δｆ側のコードと−Δｆ側のコードを探索するために２回の制動動作を行ったとしても３２μｓとなり、デジタル処理時間を含めても、キャリブレーションの所要時間を十分に７１μｓ以内に抑えることが可能となる。また、（３）小面積化に関しては、ＤＣＡＬＢＫを全てデジタル回路で構成することで、回路面積の低減が図れると共に、プロセスの微細化に伴い更なる面積縮小を図ることも可能となる。
【００４７】
図５は、図１の高周波信号処理装置において、そのデジタルキャリブレーション回路ＤＣＡＬＢＫの主要な性能の一例を纏めた表である。ＤＣＡＬＢＫの詳細内容に関しては後述するが、前述したようなＤＣＡＬＢＫによるキャリブレーション方式を用いることで、５ｐｐｍのキャリブリーション精度と、６６μｓのキャリブリーション所要時間と、０．０４ｍｍ２のＤＣＡＬＢＫ面積を実現できる。なお、十分なキャリブレーション性能を実現する為の目標値は、例えば、キャリブリーション精度が１０ｐｐｍ以下、キャリブリーション所要時間が７１μｓ以下、キャリブレーション回路に伴う面積オーバーヘッドが０．０５ｍｍ２以下であり、当該目標値をいずれも満たすことができる。
【００４８】
《デジタルキャリブレーション回路の詳細》
図６は、図１の高周波信号処理装置において、そのデジタルキャリブレーション回路ＤＣＡＬＢＫの詳細な構成例を示す回路ブロック図である。図６に示すデジタルキャリブレーション回路ＤＣＡＬＢＫは、デジタル位相比較回路ＤＰＦＤ、ラッチ回路Ｚ１，Ｚ２、デコーダ回路ＤＥＣ、乗算回路ＭＵＬ、加算回路ＡＤＤ１〜ＡＤＤ３、平均値演算回路ＡＶＥＣＬＣを備えている。ＤＰＦＤおよびＺ１は、水晶発振回路ＸＴＡＬからの発振信号ＲＥＦＣＬＫの位相と分周回路ＤＩＶを介して帰還された発振信号ＲＦＰＯＵＴの位相の前後関係を判別し、その判別結果となる信号ＤＥＣ＿Ｉを出力する。具体的には、例えば、ＤＰＦＤがＲＥＦＣＬＫに同期してワンショットパルス（ＤＰＦＤＯＵＴＰ）を出力し、Ｚ１が当該ワンショットパルスを入力としてＲＦＰＯＵＴに同期したラッチ動作を行うことで、位相の前後関係に応じて‘１’／‘０’の値を持つＤＥＣ＿Ｉが出力される。
【００４９】
ＤＥＣは、ＤＥＣ＿Ｉの‘１’／‘０’に応じて＋１／−１の値を持つ信号ＤＥＣ＿Ｏを出力する。なお、図６において、例えば、「ｓ２．０」の表記は、符号付きの２ビットを意味し、「ｕ８．０」の表記は符号無しの８ビットを意味する。ＡＤＤ１およびＺ２は、アキュムレータ回路ＡＣＭを構成し、ＤＥＣ＿Ｏの出力値を累積加算し、その結果となるコード信号（ＣＯＤＥ＜７：０＞）を出力する。また、ＭＵＬは、ＤＥＣ＿Ｏの出力値をＡＤＧ倍し、その結果となる信号（ＤＧ＿Ｏ＜７：０＞）を出力する。ＡＤＤ２は、ＣＯＤＥ＜７：０＞とＤＧ＿Ｏ＜７：０＞とを加算し、その結果となる信号ＳＵＭ１＿Ｏ＜７：０＞を出力する。ＡＤＤ３は、ＳＵＭ１＿Ｏ＜７：０＞を符号無しの表記に直すため１２８の値を加算し、その結果となる信号ＳＵＭ２＿Ｏ＜７：０＞（図３のデジタルコード信号ＤＧＣＤｂに該当）を出力する。このＳＵＭ２＿Ｏ＜７：０＞がスイッチ回路ＳＷ１を介して発振回路ＶＣＯの変調設定信号ＶＣＯＭＯＤ＿ＩＮ＜７：０＞となる。
【００５０】
平均値演算回路ＡＶＥＣＬＣは、アキュムレータ回路ＡＣＭからのコード信号（ＣＯＤＥ＜７：０＞）の平均値を逐次算出すると共に、平均化オン信号ＡＶＧ＿ＯＮが活性化されている間に算出された平均値を対象として、それらの平均値を算出すると共に四捨五入処理を行う。そして、これによって得られた算出値に１２８の値を加算することで符号無しの表記に変換し、この変換後の値を信号ＡＶＧ＿Ｏ＜７：０＞として出力すると共に、レジスタ回路ＲＥＧに設定する。なお、ここでは、ラッチ回路Ｚ１，Ｚ２がキャリブレーション制御回路ＣＡＬＣＴＬからのデジタルオン信号ＤＣＡＬ＿ＯＮを受けて活性化される構成となっており、これに伴い図６のＤＣＡＬＢＫ自体の動作も、ＤＣＡＬ＿ＯＮを受けて有効となる。
【００５１】
図７は、図６のデジタルキャリブレーション回路ＤＣＡＬＢＫの簡単な動作例を示すタイミングチャートである。ここでは、図１等の容量バンクＣＢＫにおける無変調時（ＶＣＯの発振周波数がチャネル周波数ｆｃの時）の中間コードを１２８とし、説明を容易にするため、キャリブレーションによって定められる最終的なコードが１３１である場合を想定する。図７においては、初期状態（クロックサイクルＴ１）として、水晶発振回路ＸＴＡＬからの発振信号ＲＥＦＣＬＫが、分周回路ＤＩＶから出力された発振信号ＲＦＰＯＵＴよりも進み位相となっている。この状態で、キャリブレーションを開始するためのデジタルオン信号ＤＣＡＬ＿ＯＮが活性化され、キャリブレーションパターンＣＡＬＰＡＴとして‘１’が出力される（すなわちＶＣＯの発振周波数の目標値がｆｃ＋Δｆに指示される）。
【００５２】
クロックサイクルＴ１において、デジタル位相比較回路ＤＰＦＤおよびラッチ回路Ｚ１は、ＲＥＦＣＬＫの位相とＲＦＰＯＵＴの位相を比較判定し、その結果（ＤＥＣ＿Ｉ）として、ＲＦＰＯＵＴが進んでいることを表す‘１’を出力する。デコーダ回路ＤＥＣは、ＤＥＣ＿Ｉの‘１’出力に応じてＤＥＣ＿Ｏに「１」を出力する。アキュムレータ回路ＡＣＭは、ＤＥＣ＿Ｏの「１」出力を受けてコード信号（ＣＯＤＥ）を「０」から「１」に更新し、また、乗算回路ＭＵＬは、ＤＥＣ＿Ｏの「１」出力を受けて信号ＤＧ＿Ｏとして＋ＡＤＧ（ここではＡＤＧ＝６４とする）を出力する。加算回路ＡＤＤ２は、ＣＯＤＥとＤＥＣ＿Ｏを加算し、信号ＳＵＭ１＿Ｏとして「６５」を出力し、加算回路ＡＤＤ３は、これに１２８を加算し、信号ＳＵＭ２＿Ｏとして「１９３」を出力する。これによって、ＶＣＯ内のＣＢＫは、この「１９３」に対応する容量値に設定され、その結果、ＲＦＰＯＵＴの位相が進む方向に制御される。
【００５３】
次いで、クロックサイクルＴ２、Ｔ３においても同様に、依然としてＲＥＦＣＬＫがＲＦＰＯＵＴよりも進み位相となっており、これに伴い、ＣＯＤＥが「１」→「２」、「２」→「３」へと更新され、ＳＵＭ２＿Ｏが「１９３」→「１９４」、「１９４」→「１９５」へと更新される。続いて、クロックサイクルＴ４においては、反対に、ＲＥＦＣＬＫがＲＦＰＯＵＴよりも遅れ位相となっている。この場合、ＤＰＦＤおよびＺ１は、ＤＥＣ＿Ｉ）として、ＲＦＰＯＵＴが遅れていることを表す‘０’を出力する。ＤＥＣは、ＤＥＣ＿Ｉの‘０’出力に応じてＤＥＣ＿Ｏに「−１」を出力する。ＡＣＭは、ＤＥＣ＿Ｏの「−１」出力を受けてＣＯＤＥを「３」から「２」に更新し、また、ＭＵＬは、ＤＥＣ＿Ｏの「−１」出力を受けてＤＧ＿Ｏとして−ＡＤＧ（＝−６４）を出力する。ＡＤＤ２は、ＣＯＤＥとＤＥＣ＿Ｏを加算し、ＳＵＭ１＿Ｏとして「−６２」を出力し、ＡＤＤ３は、これに１２８を加算し、ＳＵＭ２＿Ｏとして「６６」を出力する。これによって、ＶＣＯ内のＣＢＫは、この「６６」に対応する容量値に設定され、その結果、ＲＦＰＯＵＴの位相が遅れる方向に制御される。
【００５４】
次いで、クロックサイクルＴ５では、再びＲＥＦＣＬＫがＲＦＰＯＵＴよりも進み位相となっており、クロックサイクルＴ１と同様の動作に伴い、ＣＯＤＥが「２」→「３」へと更新され、ＳＵＭ２＿Ｏが「６６」→「１９５」へと更新される。以降、クロックサイクルＴ６では、反対にＲＥＦＣＬＫがＲＦＰＯＵＴよりも遅れ位相となっており、クロックサイクルＴ４と同様の動作が行われ、その後のクロックサイクルＴ７〜Ｔ１０においても、この進み位相と遅れ位相が交互に生じている。クロックサイクルＴ５以降は、進み位相と遅れ位相が交互に生じていることからデジタルループ制御のセトリングを終えた状態とみなせるため、ここでは、このＴ５において平均化オン信号ＡＶＧ＿ＯＮが活性化されている。このＡＶＧ＿ＯＮの活性化を受けて、平均値演算回路ＡＶＥＣＬＣは、コード信号ＣＯＤＥの平均値に基づいてレジスタ回路ＲＥＧに最終的なコード１３１（すなわち２．５＋１２８を四捨五入した結果）を格納する。
【００５５】
ここで、平均化オン信号ＡＶＧ＿ＯＮは、キャリブレーション制御回路ＣＡＬＣＴＬによって出力される。ＣＡＬＣＴＬは、例えば、デジタルオン信号ＤＣＡＬ＿ＯＮをオンにしてから所定の時間を経過した段階でＡＶＧ＿ＯＮを活性化し、その後所定の時間を経過した段階でＡＶＧ＿ＯＮを非活性化する。すなわち、デジタルループ制御を有効にしてからセトリングが完了するまでに要する時間は、予め設計段階で見積もることができるため、ここでは、この見積もった時間を用いてＡＶＧ＿ＯＮを制御している。ただし、若干回路規模が増大するものの、例えば、ＣＡＬＣＴＬが、コード信号ＣＯＤＥの推移をモニタし、それが所定の範囲内に収束した場合にＡＶＧ＿ＯＮを活性化するように構成することも可能である。
【００５６】
《デジタルキャリブレーション回路の主な特徴》
以上のように、図６に示したデジタルキャリブレーション回路ＤＣＡＬＢＫは、主に、２つの特徴を備えている。第１に、アキュムレータ回路ＡＣＭを介する経路と並列に乗算回路ＭＵＬを介する経路を備えている点が挙げられる。すなわち、図７には示していないが、実際には、デジタルループ内におけるＶＣＯとＡＣＭは、伝達関数上でそれぞれ積分器と見なせるため、それぞれに９０°の位相遅延が生じた場合に当該ループが正帰還制御になってしまう恐れがある。そこで、位相遅延が生じない乗算回路ＭＵＬ（例えばビットシフタ回路等）を介する経路を備えることで、安定した負帰還制御が実現可能になる。ＭＵＬによる倍率（ＡＤＧ）は任意に設定することが可能であるが、加算回路ＡＤＤ２，ＡＤＤ３でオーバーフローを発生させない範囲内で比較的大きい値に設定した方が良好な位相余裕特性等が得られる。
【００５７】
なお、図７に示したように、ＭＵＬに伴いＶＣＯに対する周波数設定信号（ＳＵＭ２＿Ｏ）（変調設定信号ＶＣＯＭＯＤ＿ＩＮ）の値は、コード信号ＣＯＤＥに１２８を加算した値を中心値として、＋ＡＤＧと−ＡＤＧの振幅で変動することになる。この場合、デジタルループは、ＶＣＯが周波数設定信号を積分して位相を生成する特性を持つことから、結果的に、このＳＵＭ２＿Ｏの中心値に対応する発振周波数をＤＩＶで分周した周波数がＲＥＦＣＬＫの周波数と一致するように収束することになる。したがって、キャリブレーションによって確定する最終的なコードも、収束時のコード信号の値に１２８を加算した値（収束時のＳＵＭ２＿Ｏの中心値）となる。
【００５８】
第２に、平均値演算回路ＡＶＥＣＬＣが、デジタルループの収束有無ならびに最終的なコードの算出を、コード信号ＣＯＤＥを用いて行っている点が挙げられる。ＡＶＥＣＬＣの動作は、例えば信号ＳＵＭ２＿Ｏ等を用いて行うことも可能ではあるが、前述したように、ＳＵＭ２＿Ｏは大きく変動するため、数値演算の桁数が増大する。一方、コード信号ＣＯＤＥを用いると、数値演算の桁数が抑えられ、回路面積の低減が図れる。
【００５９】
《キャリブレーションシーケンスの一例》
図８は、図６のデジタルキャリブレーション回路ＤＣＡＬＢＫを用いたキャリブレーションシーケンスの一例を示すものであり、（ａ）、（ｂ）は、その主要部の動作波形の一例を示すものである。当該キャリブレーションシーケンスの全体制御は、図１（図６）のキャリブレーション制御回路ＣＡＬＣＴＬによって行われる。図８（ａ）には、キャリブレーションの入力値となる分周回路ＤＩＶの設定値（ＮＩ）が示され、図８（ｂ）には、キャリブレーションの出力値となるコード信号ＣＯＤＥの値が示されている。図８（ａ）、（ｂ）において、ｔ０〜ｔ１の期間では、図３で述べたようにアナログオン信号ＡＬＰ＿ＯＮのオンに応じてアナログループが有効とされ、デジタルオン信号ＤＣＡＬ＿ＯＮのオフに応じてデジタルループが無効とされる。分周比の設定値（ＮＩ）はチャネル周波数ｆｃに対応するＮｃｈであり、コード信号ＣＯＤＥの値はＣＤｃｈである。ＣＤｃｈは例えば「０」であり、これに伴い変調設定信号ＶＣＯＭＯＤ＿ＩＮは「１２８」となる。これにより、ＶＣＯの電圧制御信号Ｖｃｎｔは、チャネル周波数ｆｃに対応する値に収束する。
【００６０】
次いで、ｔ１においては、ＡＬＰ＿ＯＮのオフに応じてアナログループにおける位相比較回路ＰＦＤならびにチャージポンプ回路ＣＰの動作が非活性化され、Ｖｃｎｔの値がループフィルタ回路ＬＦによって保持される。そして、分周比の設定値（ＮＩ）が＋５００ｋＨｚ相当のＮｃｈ＋ΔＮに設定され、デジタルオン信号ＤＣＡＬ＿ＯＮのオンに応じてデジタルキャリブレーション回路ＤＣＡＬＢＫが有効となり、ｔ１〜ｔ２の期間でデジタルループのセトリングが行われる。セトリング後となるｔ２〜ｔ３の期間では、平均化オン信号ＡＶＧ＿ＯＮが活性化され、この期間のコード信号ＣＯＤＥの値が平均値演算回路ＡＶＥＣＬＣによって平均化されることでハイ側のＣＯＤＥの値（ＣＤｃｈ＋ΔＣＤ）が確定され、この確定値に「１２８」を加算した値がレジスタ回路ＲＥＧに格納される。
【００６１】
続いて、ｔ３〜ｔ４の期間では、デジタルループ内のアキュムレータ回路ＡＣＭがリセットされ、ｔ０〜ｔ１の期間と同様に、分周比の設定値（ＮＩ）がＮｃｈに戻されると共にＡＬＰ＿ＯＮがオン、ＤＣＡＬ＿ＯＮのオフとなり、これによりＶｃｎｔがチャネル周波数ｆｃに対応する値に収束する。ｔ４〜ｔ５およびｔ５〜ｔ６の期間では、分周比の設定値（ＮＩ）を−５００ｋＨｚ相当のＮｃｈ−ΔＮとして前述したｔ１〜ｔ２およびｔ２〜ｔ３と同様の動作が行われる。これによって、ロウ側のＣＯＤＥの値（ＣＤｃｈ−ΔＣＤ）が確定され、この確定値に「１２８」を加算した値がＲＥＧに格納される。このようなキャリブレーション動作は、例えば、図２６に示したようなウォームアップ期間で行われ、前述したｔ０〜ｔ６の期間を経た後は、アナログループが有効、デジタルループが無効とされ、送信モード（ＴＸ）への遷移が行われる。送信モード（ＴＸ）では、送信データに応じてＣＤｃｈ＋ΔＣＤおよびＣＤｃｈ−ΔＣＤを用いた変調が行われる。
【００６２】
図９は、図６のデジタルキャリブレーション回路ＤＣＡＬＢＫを対象に行ったシミュレーション波形の一例を示す図である。図９には、キャリブレーションパターンＣＡＬＰＡＴと、コード信号（ＣＯＤＥ＜７：０＞）と、レジスタ回路ＲＥＧへの設定信号（ＲＥＧ＿Ｏ＜７：０＞）と、ＶＣＯに入力される変調設定信号（ＶＣＯＭＯＤ＿ＩＮ＜７：０＞）を示している。ＣＡＬＰＡＴは、前述した図８（ａ）の分周比の設定値（ＮＩ）に対応する。ＣＯＤＥ＜７：０＞は、図８（ｂ）に該当し、この例ではハイ側の最終的な収束コードとして「５０」、ロウ側の最終的な収束コードとして「−５１」が得られている。ＲＥＧ＿Ｏ＜７：０＞は、ハイ側およびロウ側の最終的な収束コードに対してそれぞれ１２８を加算した値となり、これによって得られるハイ側のコードＣＤＨ（＝１７８）とロウ側のコードＣＤＬ（＝７７）が通常動作時（送信動作時）の変調で使用される。
【００６３】
当該シミュレーションでは、コードに対する周波数分解能を１０ｋＨｚとしており、その分解能誤差が無いことを前提としている。センター周波数からの差分に換算するとＣＤＨは＋５００ｋＨｚ、ＣＤＬは−５１０ｋＨｚに該当するため、±２５ｋＨｚ以内のキャリブレーションが実施できていることが判る。また、ＶＣＯＭＯＤ＿ＩＮ＜７：０＞は、前述したように、ＣＯＤＥ＜７：０＞に１２８を加算した値を中心として、図６の乗算回路ＭＵＬに伴う±ＡＤＧの変動が加わったような波形となる。
【００６４】
《デジタルキャリブレーション回路の主な性能》
図１０は、図６のデジタルキャリブレーション回路ＤＣＡＬＢＫを対象に行った各種性能の試算結果の一例を示すものであり、（ａ）はその設計値ならびに入力条件を纏めた表であり、（ｂ）は試算結果を纏めた表である。ここでは、図１０（ａ）に示すように、デジタル位相比較回路ＤＰＦＤのゲイン（ＡＤＰＦＤ）と、発振回路ＶＣＯの変調感度（ＫＭＯＤ）と、分周回路ＤＩＶの分周比（Ｎ）と、水晶発振回路ＸＴＡＬの基準クロック周期（Ｔｒｅｆ）と、乗算回路ＭＵＬのゲイン（ＡＤＧ）を設計値として定めている。また、初期周波数（ｆ１）、切り替え後の周波数（ｆ２）、ならびに収束時の周波数の許容誤差（ｔｏｌ）を入力条件として定めている。
【００６５】
このような状況で試算を行った結果、図１０（ｂ）に示すように、デジタルループの帯域ｆｃは９０ｋＨｚ、位相余裕θＰＭは６６．２°、セトリング時間ＴＬＯＣＫは１６．６μｓという値が得られた。このように、例えばＡＤＧ＝６４の場合には、４５°以上の位相余裕を満たすため安定したキャリブレーション動作が実現でき、また、セトリング時間が１６．６μｓとなることからキャリブレーションの所要時間を短くすることが可能となる。なお、当該試算結果は、式（４）〜式（６）によって算出したものであり、式（４）〜式（６）で用いる各種係数は式（７）〜式（９）で規定される。
【００６６】
【数４】
0005557634.tif 000005
【００６７】
【数５】
0005557634.tif 000006
【００６８】
【数６】
0005557634.tif 000007
【００６９】
【数７】
0005557634.tif 000008
【００７０】
【数８】
0005557634.tif 000009
【００７１】
【数９】
0005557634.tif 000010
【００７２】
《高周波信号処理装置（全体）の構成および動作》
図１１（ａ）は、本発明の実施の形態１による高周波信号処理装置において、その全体構成の一例を示すブロック図であり、図１１（ｂ）は、図１１（ａ）におけるＲＦフロントエンド部ＲＦＢＫの構成例を示す回路ブロック図である。図１１（ａ）に示す高周波信号処理装置ＲＦＩＣは、例えば、１個の半導体チップで構成され、ＺｉｇＢｅｅ（登録商標）用の処理装置となっている。当該ＲＦＩＣは、ＲＦフロントエンド部ＲＦＢＫと、デジタル変復調部ＭＤＭＭＡＣと、内部電源生成部ＶＲＥＧと、マイクロプロセッサ部ＭＰＵと、メモリ部ＭＥＭと、各種周波回路部ＰＥＲＩを備えている。ＶＲＥＧは、各種回路部に内部電源を供給する。ＭＥＭは、ＭＰＵ等の各種処理に伴い適宜アクセスされる。ＰＥＲＩは、例えば、タイマ回路や、リモコン操作機構との間のインタフェース回路等が含まれている。ＭＰＵは、図２６で述べたようなＺｉｇＢｅｅ（登録商標）の動作モードの制御と共に、ＰＥＲＩの制御や、ＭＤＭＭＡＣに向けた送信デジタルデータの出力や、ＭＤＭＭＡＣから入力された受信デジタルデータに応じた所定の処理等を行う。
【００７３】
ＭＤＭＭＡＣは、ＭＰＵからの送信デジタルデータに対してデジタル変調（例えば符号による拡散）等を行ったのち、当該データを送信データＴＸＤＡＴとしてＲＦＢＫに出力する。また、ＲＦＢＫからの受信データＲＸＤＡＴに対してデジタル復調（例えば符号による逆拡散）等を行ったのち、当該データを受信デジタルデータとしてＭＰＵに出力する。ＲＦＢＫは、ＭＤＭＭＡＣからベースバンド信号となる送信データＴＸＤＡＴを受け、ＴＸＤＡＴに応じて変調された高周波送信信号を生成し、それをアンテナに向けて送信する。また、アンテナによって受信された高周波受信信号が入力され、これを復調してベースバンド信号となる受信データＲＸＤＡＴを生成する。このＲＦＢＫに、図１等で述べたＰＬＬ回路（ＰＬＬ１）が適用される。なお、図１等で述べたベースバンド処理回路ＢＢ１は、ＭＤＭＭＡＣやＭＰＵ等に該当し、キャリブレーション制御回路ＣＡＬＣＴＬは、例えば、ＲＦＢＫ内にシーケンサ回路を設けることで実現されたり、あるいは、一部の機能をＭＰＵによるプログラム制御によって実現することも可能である。
【００７４】
ＲＦフロントエンド部ＲＦＢＫは、図１１（ｂ）に示すように、送信ブロックＴＸＢＫと、受信ブロックＲＸＢＫを備えている。ＴＸＢＫは、図１等で述べたＰＬＬ回路（ＰＬＬ１）に加えて、パワーアンプ回路ＰＡを備えている。ＰＬＬ１は、前述したように、発振回路ＶＣＯを制御することで送信データＴＸＤＡＴに応じて変調された高周波送信信号を生成し、ＰＡは、当該信号を増幅してアンテナに向けて送信する。ＲＸＢＫは、ロウノイズアンプ回路ＬＮＡ、複素フィルタ（ポリフェイズフィルタ）回路ＰＰＦ、ミキサ回路ＭＩＸ、可変利得アンプ回路ＰＧＡ、複素バンドパスフィルタ回路ＢＰＦ、アナログデジタル変換回路ＡＤＣを備えている。
【００７５】
ＬＮＡは、アンテナによって受信された高周波受信信号を増幅し、当該信号はＰＰＦを介してＭＩＸに入力される。ここでは、所謂低ＩＦ受信方式を用いており、ＭＩＸは、ＴＸＢＫ内のＰＬＬ回路（ＰＬＬ１）によって生成された低ＩＦ用の局部発振信号を用いてＩＱ直交変換を行い、Ｉ信号およびＱ信号を出力する。ここでは、送信と受信が時間的に分離して行われるものとし、これに伴いＴＸＢＫ内のＰＬＬ回路（ＰＬＬ１）を送信と受信で共通に使用している。また、ＰＰＦによりイメージ信号は十分に除去されているため実数部のみを対象に処理を行うことができ、ＰＧＡは、ＭＩＸからのＩ信号を所定のゲインで増幅する。ＰＧＡの出力信号はＢＰＦによって帯域制限が行われたのちＡＤＣに入力される。ＡＤＣは、入力されたアナログ信号をデジタル信号に変換することで受信データＲＸＤＡＴを生成する。
【００７６】
以上のように、本実施の形態１の高周波信号処理装置を用いることで、代表的には、キャリブレーションの高精度化、高速化や、キャリブレーションに伴う面積オーバーヘッドの低減等が実現可能となる。したがって、当該高周波信号処理装置を例えばＺｉｇＢｅｅ（登録商標）等の無線通信システムに適用することで、通信の安定化（ＢＥＲ（Bit Error Rate）の低減）や、システムの低コスト化や、システムの低消費電力化等が図れる。
【００７７】
（実施の形態２）
《キャリブレーションシーケンスの他の一例》
本実施の形態２では、実施の形態１の高周波信号処理装置を用いて実行可能な、それぞれ異なるキャリブレーションシーケンスについて説明する。図１２は、本発明の実施の形態２による高周波信号処理装置において、そのキャリブレーションシーケンスの処理内容の一例を示す説明図である。本実施の形態２の高周波信号処理装置は、前述した実施の形態１と同様の構成例を用いて、例えば図１２に示す７個のキャリブレーションシーケンスを選択的に実行可能となっている。具体的には、例えば、図１等のキャリブレーション制御回路ＣＡＬＣＴＬが、実行するキャリブレーションシーケンスを選択する為のモード設定レジスタを備える。ＣＡＬＣＴＬは、この選択されたキャリブレーションシーケンスを実行する際に必要な各種制御信号（デジタルオン信号ＤＣＡＬ＿ＯＮ，アナログオン信号ＡＬＰ＿ＯＮ，スイッチ制御信号ＳＷＣＴＬ，平均化オン信号ＡＶＧ＿ＯＮ）を適宜生成する。
【００７８】
図１２においては、モード：０〜モード：３とモード：０’、モード：１’、モード：３’からなる７種類のキャリブレーションシーケンスが示されている。モード：０〜モード：３において、キャリブレーションの高精度化はモード：０、１、２、３の順で得られ、キャリブレーション時間の短縮は、逆に、モード：３、２、１、０の順で得られる。モード１は、実施の形態１の図８で述べたキャリブレーションシーケンスに該当する。ここで、キャリブレーションの高精度化が得られる理由について、図１３を用いて説明する。図１３（ａ）は、図１２のキャリブレーションシーケンスにおけるモード：０であり、（ｂ）は（ａ）の実行に伴う理想的なキャリブレーションコードの遷移例を示す説明図であり、（ｃ）は（ｂ）に対して実際上の遷移例を示す説明図である。
【００７９】
図１３（ａ）に示すように、モード：０のキャリブレーションシーケンスは、ｔ０〜ｔ７の期間で行われる。ｔ０〜ｔ１、ｔ２〜ｔ３、ｔ４〜ｔ５、およびｔ６〜ｔ７の各期間では、ＰＬＬ回路のロック処理（ＰＬＬ  ＬＯＣＫ）が行われる。このＰＬＬ回路のロック処理の合間において、ｔ１〜ｔ２の期間では、チャネル周波数ｆｃを対象としたキャリブレーション動作（ＣＡＬ  Ｎｃｈ）が行われる。ｔ３〜ｔ４では、ｆｃ＋Δｆ（ここではｆｃ＋５００ｋＨｚ）側の最適コードを得るためのキャリブレーション動作（ＣＡＬ  Ｎｃｈ＋ΔＮ）が行われ、ｔ５〜ｔ６では、ｆｃ−Δｆ（ｆｃ−５００ｋＨｚ）側の最適コードを得るためのキャリブレーション動作（ＣＡＬ  Ｎｃｈ−ΔＮ）が行われる。ＰＬＬ回路のロック処理、ならびにｔ３〜ｔ４、ｔ５〜ｔ６の詳細内容に関しては、実施の形態１の図８と同様である。
【００８０】
ここで、仮に、ｔ３〜ｔ４およびｔ５〜ｔ６の期間で電圧制御信号Ｖｃｎｔの値が不変である場合を想定する。この場合、図１３（ｂ）に示すように、チャネル周波数ｆｃに対応するコード信号（ＣＯＤＥ）ＣＤｃｈを基準として、ｆｃを＋Δｆ（ここでは＋５００ｋＨｚ）だけ増加させるコード信号（ＣＤｃｈ＋ΔＣＤ）と、ｆｃを−Δｆ（−５００ｋＨｚ）だけ減少させるコード信号（ＣＤｃｈ−ΔＣＤ）を高精度に得ることが可能となる。しかしながら、ｔ３〜ｔ４およびｔ５〜ｔ６の期間において、Ｖｃｎｔの値は、ループフィルタ回路ＬＦの入力をハイインピーダンス状態とすることで保持されている。したがって、実際には、図１３（ｃ）に示すように、例えば図４におけるスイッチ回路ＳＷｄｇ（具体的にはトランジスタ）などを介したリーク電流（例えば６ｎＡ等）によって変動する恐れがある。Ｖｃｎｔの値が変動すると、発振回路ＶＣＯにて周波数ドリフトが生じるため、この周波数ドリフト分だけキャリブレーションによって得られた＋Δｆ用および−Δｆ用の最適コードに誤差が生じることになる。また、このＶｃｎｔの値の変動量は、プロセス条件（トランジスタのしきい値等）や外部環境（温度等）などに応じて変わり、微細化等に伴いトランジスタのしきい値が低くなるほど大きくなる。
【００８１】
このような場合に、モード：０のキャリブレーションシーケンスを用いると、図１３（ｃ）に示すように、ｔ０〜ｔ２の期間が備わっていることによって、この周波数ドリフトに伴う誤差分を補正することが可能となる。ｔ０〜ｔ１の期間では、分周比がチャネル周波数ｆｃに相当する設定値（Ｎｃｈ）とされた状態で、アナログループによってＶｃｎｔの値が収束する。ｔ１ではアナログループが無効に制御されることでＶｃｎｔの値が保持される。そして、ｔ１〜ｔ２の期間では、分周比がＮｃｈに設定された状態のままデジタルループが有効に制御される。
【００８２】
このｔ１〜ｔ２の期間で周波数ドリフトが生じた場合、デジタルループに伴いコード信号（ＣＯＤＥ）がＣＤｃｈからＣＤｃｈ＋δに遷移する。そうすると、ｔ１〜ｔ２の期間と、ｔ３〜ｔ４の期間と、ｔ５〜ｔ６の期間が共に等しい場合には、このｔ１〜ｔ２の期間で生じた変動分（＋δ）がｔ３〜ｔ４の期間やｔ５〜ｔ６の期間でもそれぞれ生じると推測される。したがって、ｔ３〜ｔ４の期間やｔ５〜ｔ６の期間で得られたＣＯＤＥからこの変動分（＋δ）をそれぞれ減算することで周波数ドリフトに伴う誤差分が補正された高精度なコードを得ることが可能となる。
【００８３】
図１２において、モード：１のキャリブレーションシーケンスは、実施の形態１の図８で述べたシーケンスと同様であり、モード：０に対してｔ０〜ｔ２の期間（「ＰＬＬ  ＬＯＣＫ」および「ＣＡＬ  Ｎｃｈ」）が削除されたシーケンスとなっている。当該モードは、例えば、「ＣＡＬ  Ｎｃｈ＋ΔＮ」の期間あるいは「ＣＡＬ  Ｎｃｈ−ΔＮ」の期間における周波数ドリフトが殆ど問題とならないような場合には、モード：０に比べてキャリブレーションの高速化が図れるため有益となる。モード：２のキャリブレーションシーケンスは、モード：１に対して、「ＣＡＬ  Ｎｃｈ＋ΔＮ」と「ＣＡＬ  Ｎｃｈ−ΔＮ」の間の「ＰＬＬ  ＬＯＣＫ」が削除されたシーケンスとなっている。当該モードは、「ＣＡＬ  Ｎｃｈ＋ΔＮ」と「ＣＡＬ  Ｎｃｈ−ΔＮ」が連続して行われるため、比較的長期間に渡って周波数ドリフトが生じ難いような場合には、モード：１よりも更なる高速化が図れるため有益となる。
【００８４】
モード：３のキャリブレーションシーケンスは、モード：１に対して「ＣＡＬ  Ｎｃｈ−ΔＮ」およびその後の「ＰＬＬ  ＬＯＣＫ」が削除されたシーケンスとなっている。当該モードでは、＋Δｆ側に該当する「ＣＡＬ  Ｎｃｈ＋ΔＮ」によって得られたコードから−Δｆ側のコードが推測値として定められる。当該モードは、容量バンクＣＢＫにおけるコードと容量値の関係が高精度に線形状態を保てるような場合に、モード：２よりも更なる高速化が図れるため有益となる。また、モード：０’、モード：１’、モード：３’のキャリブレーションシーケンスは、それぞれ、モード：０、モード：１およびモード：２、モード：３に対して、最後の「ＰＬＬ  ＬＯＣＫ」を除いた「ＰＬＬ  ＬＯＣＫ」を削除したシーケンスである。モード：０’、モード：１’、モード：３’では、ＰＬＬ回路のロック処理を行わないためキャリブレーション精度は低下するが、モード：０〜３に比べて高速化を図ることが可能となる。なお、当該高周波信号処理装置を例えば図２６で述べたような内部状態を持つＺｉｇＢｅｅ（登録商標）システムに適用した場合、前述した各モードにおける最後の「ＰＬＬ  ＬＯＣＫ」は、ウォームアップ期間では必要となるが、ウェイクアップ期間では省略することが可能である。
【００８５】
図１４は、図１２のキャリブレーションシーケンスにおいて、各モードの大まかな所要時間の一例を示す図である。ここでは、図１２におけるモード：０〜モード：３の所要時間を示している。図１４において、シーケンスＡＢＳでは、オートバンドセレクト処理が行われ、図２で述べたように、発振回路ＶＣＯにおける周波数レンジの設定（スイッチ回路ＳＷｂの選択）が行われる。シーケンスＰＬＬ＿Ｌでは、ＰＬＬ回路のロック処理が行われる。シーケンスＣＡＬ＿Ｗでは、デジタルループを用いたセトリングまでの処理が行われ、シーケンスＣＡＬ＿Ａでは、デジタルループを用いたセトリング後の平均化処理が行われる。また、シーケンスＰＡＯＮでは、パワーアンプ回路の起動が行われ、シーケンスＴＸＤＡＴＡでは、送信データＴＸＤＡＴのスタート処理が行われる。
【００８６】
ここでは、シーケンスＡＢＳ，ＰＡＯＮ，ＴＸＤＡＴＡならびにＰＡＯＮ直前のシーケンスＰＬＬ＿Ｌからなる純粋なキャリブレーション以外の期間で合計７３μｓを要しており、例えば図２６のウォームアップ期間（１４４μｓ）を目標とした場合、純粋なキャリブレーションに割り当てられる時間は７１μｓとなる。純粋なキャリブレーション時間は、モード：０、モード：１、モード：２、モード：３で、それぞれ、１１４μｓ、７６μｓ、６６μｓ、３８μｓであり、この場合、ウォームアップ期間（１４４μｓ）内で確実にキャリブレーションを終えるためにはモード：２かモード：３を用いる必要がある。ただし、図１４はあくまでも目安値であり、場合によってはモード：１等を用いることも可能である。
【００８７】
以上のように、本実施の形態２の高周波信号処理装置を用いることで、実施の形態１で述べた各種効果に加えて、更に、様々な条件に応じて、キャリブレーションの精度と時間の観点から最適なキャリブレーションシーケンスを選択することができ、キャリブレーションの実行に際して柔軟性を持たせることが可能となる。すなわち、高周波信号処理装置を適用するシステムの仕様（例えば求められる精度や時間）や環境（例えば温度）、あるいは、高周波信号処理装置自体の製造プロセス条件等に応じてキャリブレーションシーケンスの最適化を図ることが可能となる。なお、図１２では、一例として７種類のキャリブレーションシーケンスを示したが、勿論、これらに限定されるものではなく、これらを適宜組み合わせたキャリブレーションシーケンスを更に備えることも可能である。例えば、モード：０において「ＣＡＬ  Ｎｃｈ＋ΔＮ」までを実行するキャリブレーションシーケンスを設け、モード：３の場合と同様に−Δｆ側のコードを推測値として定めることなども可能である。
【００８８】
（実施の形態３）
《容量バンク周りの詳細回路》
本実施の形態３では、実施の形態１の図１等で述べた容量バンクＣＢＫ周りの詳細について説明する。図１５は、本発明の実施の形態３による高周波信号処理装置において、その前提として検討した容量バンクの特性の一例を示す説明図である。前述したように、実施の形態１，２で述べたようなキャリブレーションを行うことで、容量バンクＣＢＫによって高精度な変調を行うことができ、その精度を主にＣＢＫの分解能周波数で定めることが可能となる。この場合、図１５に示すように、ＣＢＫにおける変調設定信号ＶＣＯＭＯＤ＿ＩＮに対する発振回路ＶＣＯの周波数特性が線形状態（分解能周波数が一定）ではなく、非線形状態（分解能周波数がばらつきを持つ）であった場合に問題が発生する。すなわち、例えば、キャリブレーションによるＶＣＯＭＯＤ＿ＩＮの収束値が図１５における段差の部分に該当するような場合、キャリブレーション精度の低下が生じ得る。また、例えば、実施の形態２の図１２で述べたモード：３のキャリブレーションシーケンスを用いるような場合に、−Δｆ側のコードの推測値に大きな誤差が生じ得る。そこで、本実施の形態３では、周波数設定の線形性を向上可能な容量バンクＣＢＫについて説明する。
【００８９】
図１６は、本発明の実施の形態３による高周波信号処理装置において、図１の容量バンクＣＢＫ周りの詳細な構成例を示す回路図である。図１６では、容量バンクＣＢＫと、ＣＢＫに向けた変調設定信号（ＶＣＯＭＯＤ＿ＩＮ＜７：０＞）が入力されるインタフェース回路ＩＦＣと、ＩＦＣの出力をＣＢＫに伝送するバッファ回路ブロックＢＦＢＫが示されている。ＣＢＫは、複数（ここでは８個）の容量対ＣＡＰ１，２，４，８，１６，３２，６４，１２８と、抵抗Ｒ１，Ｒ２と、可変容量Ｃｖ１，Ｃｖ２を備えている。ＢＦＢＫは、複数（ここでは８個）のバッファ回路ＢＦ１，２，４，８，１６，３２，６４，１２８を備えている。
【００９０】
ＣＡＰ１は、ここでは２個のＮＭＯＳトランジスタによって実現され、その一方のゲートはノードＮＤ３に、他方のゲートはノードＮＤ４に接続され、両方のソースおよびドレインは制御線ＳＣ１に対して共通に接続される。この２個のＮＭＯＳトランジスタのバックゲートは、接地電源電圧ＧＮＤか、あるいは面積増大が許容できればソースに接続される。このＣＡＰ１と同様に、ＣＡＰ２，４，８，１６，３２，６４，１２８も、それぞれ２個のＭＯＳトランジスタによって実現され、その一方のゲートがＮＤ３に共通に接続され、他方のゲートがＮＤ４に共通に接続される。また、この２個のＭＯＳトランジスタのソース（ドレイン）は、ＣＡＰ２，４，８，１６，３２，６４，１２８毎にそれぞれ制御線ＳＣ２，４，８，１６，３２，６４，１２８に接続される。
【００９１】
Ｒ１，Ｒ２は、一端に固定電圧（ＡＶＤＤＶＣＯ）が共通に印加され、Ｒ１の他端はノードＮＤ３に、Ｒ２の他端はＮＤ４に接続される。Ｒ１，Ｒ２は、高周波信号の伝送を抑制し、ＮＤ３，ＮＤ４にＡＶＤＤＶＣＯを供給する。Ｃｖ１は、ＮＤ３と発振出力ノードＮＤｒｆ１の間に接続され、Ｃｖ２は、ＮＤ４と発振出力ノードＮＤｒｆ２の間に接続される。Ｃｖ１，Ｃｖ２は、ここでは、設定信号（ＶＣＯＫＶＳＥＬ＜１：０＞）に応じて４段階の容量設定が可能となっている。ＢＦ１，２，４，８，１６，３２，６４，１２８は、インタフェース回路ＩＦＣからの入力を受けて、それぞれ、制御線ＳＣ１，２，４，８，１６，３２，６４，１２８に出力を行う。
【００９２】
インタフェース回路ＩＦＣは、フリップフロップ回路ブロックＦＦＢＫと、アンド演算回路ＡＤ１を備えている。ＦＦＢＫは、複数（ここでは８個）のフリップフロップ回路によって変調設定信号（ＶＣＯＭＯＤ＿ＩＮ＜７：０＞）をラッチし、各フリップフロップ回路は、それぞれＢＦ１，２，４，８，１６，３２，６４，１２８に対してラッチ出力を行う。ＡＤ１は、２入力の一方に変調イネーブル信号（ＶＣＯＭＯＤ＿ＥＮ）が入力され、当該信号が活性状態の場合に発振信号ＲＦＰＯＵＴをラッチ用のクロック信号をしてＦＦＢＫに供給する。ＲＦＰＯＵＴは、図６に示したように、分周回路ＤＩＶからの出力信号である。また、ＶＣＯＭＯＤ＿ＥＮは、例えば、受信モード時に非活性状態とされ、ＦＦＢＫの各フリップフロップ回路は、ＶＣＯＭＯＤ＿ＥＮの非活性状態を受けてリセットされる。
【００９３】
このような構成において、前述した容量対ＣＡＰ２，４，８，１６，３２，６４，１２８の容量値（具体的にはトランジスタサイズ）は、ＣＡＰ１の容量値を基準（１倍）として、それぞれ、２倍、４倍、８倍、１６倍、３２倍、６４倍、１２８倍となっている。したがって、各容量対ＣＡＰの有効・無効を制御線ＳＣ１〜１２８（変調設定信号ＶＣＯＭＯＤ＿ＩＮ）によってそれぞれ制御することで２５６ステップの容量設定が可能となる。Ｃｖ１，Ｃｖ２は、この容量設定の分解能幅（Ｈｚ／ステップ）を調整あるいは小さくするために備わっている。すなわち、Ｃｖ１，Ｃｖ２は各容量対ＣＡＰ１〜１２８に対して直列に接続されるため、その合成容量によって各容量対ＣＡＰ１〜１２８の容量値が見かけ上小さくなり、分解能の向上が図れる。また、Ｃｖ１，Ｃｖ２の容量値は複数段階で設定可能となっているため、例えば、ＣＡＰ１〜１２８の容量値が製造ばらつきによって設計値からずれた場合などで補正を行うことが可能となる。
【００９４】
更に、ここでは、容量対ＣＡＰ１〜１２８と同様に、バッファ回路ＢＦ１〜１２８に対しても重み付けがなされている。ＢＦ２，４，８，１６，３２，６４，１２８の出力容量値（具体的には制御線ＳＣに向けた出力トランジスタのサイズ）は、ＢＦ１の容量値を基準（１倍）として、それぞれ、２倍、４倍、８倍、１６倍、３２倍、６４倍、１２８倍となっている。例えば、ＶＣＯＭＯＤ＿ＩＮによって制御線ＳＣ１，２，…，６４の電圧レベルが共に‘０’であり、ＳＣ１２８の電圧レベルが‘１’であった場合、ＢＦ１，２，…，６４の出力容量値が寄生容量成分として共振周波数の値に影響を及ぼすことになる。その後、次のステップでは、ＳＣ１，２，…，６４の電圧レベルが共に‘１’となり、ＳＣ１２８の電圧レベルが‘０’となるため、ＢＦ１２８の出力容量値が寄生容量成分として共振周波数の値に影響を及ぼすことになる。
【００９５】
ここで、仮にバッファ回路ＢＦの出力容量値が全て同じ（Ｃｏｕｔ）であった場合、前述したステップ遷移に伴い、寄生容量成分が７Ｃｏｕｔから１Ｃｏｕｔに変動するため、周波数設定の非線形性を招いてしまう。一方、バッファ回路ＢＦ１〜１２８に対して重み付けを行うと、このステップ遷移の例では、ＢＦ１の出力容量値をＣｏｕｔとして、１２７Ｃｏｕｔから１２８Ｃｏｕｔに変動する。これによって、周波数設定の線形性を向上されることが可能になる。なお、図１６において、インタフェース回路ＩＦＣには電源電圧ＶＤＤ＿ＰＬＬが供給され、バッファ回路ブロックＢＦＢＫおよび容量バンクＣＢＫには、電源電圧ＶＤＤ＿ＶＣＯが供給されている。このように別の電源電圧を用いているのは、ＩＦＣ内のフリップフロップ回路ブロックＦＦＢＫは、例えば１６ＭＨｚ等のクロック信号で動作するため、その高調波が電源ラインを介してＶＣＯの発振周波数に影響を与えないようにするためである。
【００９６】
図１７（ａ）〜（ｃ）は、本発明の実施の形態３による高周波信号処理装置において、図１の容量バンクＣＢＫにおけるそれぞれ異なる容量可変方式の一例を示す概念図である。図１６では、制御線ＳＣ１〜１２８によってＭＯＳ容量（容量対ＣＡＰ１〜１２８）を選択すると共に、これに可変容量Ｃｖ１，Ｃｖ２を組み合わせて容量値の切り替えを行ったが、勿論、これに限定されるものではなく、その他の方式で実現することも可能である。例えば、図１７（ａ）の方式では、２個のＭＯＳ容量Ｃｍｓ１，Ｃｍｓ２からなる容量対ＣＡＰを制御線ＳＣによって適宜選択することで容量値の切り替えが行われる。当該方式は、例えば、ＭＯＳ容量の容量値を小さくでき、ばらつきも小さくできるような製造プロセスを用いる場合などで有益となる。
【００９７】
図１７（ｂ）の方式では、図１６の方式と同様に、２個のＭＯＳ容量Ｃｍｓ１，Ｃｍｓ２からなる容量対ＣＡＰを制御線ＳＣ（ＳＣｎ，…，ＳＣｍ）によって適宜選択すると共に、それに固定容量Ｃｃ１，Ｃｃ２（図１６の可変容量Ｃｖ１，Ｃｖ２に該当）を直列接続することで容量値の切り替えが行われる。図１７（ｃ）の方式では、図１７（ａ）における２個のＭＯＳ容量Ｃｍｓ１，Ｃｍｓ２の代わりに２個のＭＩＭ（Metal Insulator Metal）容量Ｃｍｍ１，Ｃｍｍ２からなる容量対ＣＡＰを用い、それを制御線ＳＣによって適宜選択（ここではＭＯＳスイッチ等を介して一端を共通接続）することで容量値の切り替えが行われる。当該方式は、図１７（ａ）の方式と比較して、若干面積の増大が生じる恐れはあるが、例えば容量値のバイアス依存性等が生じないため、比較的高精度化を図ることなどが可能となる。
【００９８】
《容量バンクのレイアウト》
図１８（ａ）は、図１６の容量バンクＣＢＫにおける一部のレイアウト構成例を示す概略図であり、図１８（ｂ）は、図１８（ａ）の比較対象となるレイアウト構成例を示す概略図である。図１８（ａ）に示す容量バンクＣＢＫは、配線ＬＮ１ｍ，ＬＮ２ｍと、ｎ本の分岐配線ＬＮ１ｓ［１］〜［ｎ］，ＬＮ２ｓ［１］〜［ｎ］と、ｎ個のサブ容量バンクＳＣＢＫ［１］〜［ｎ］と、複数の制御線ＳＣを備えている。ＬＮ１ｍは、発振出力ノードＮＤｒｆ１側から＋Ｘ方向に延伸し、ＬＮ１ｓ［１］〜［ｎ］は、それぞれ、等間隔に配置され、ＬＮ１ｍから分岐して−Ｙ方向に延伸する。ＬＮ２ｍは、ＬＮ１ｍと並行に配置され、発振出力ノードＮＤｒｆ２側から−Ｘ方向に延伸し、ＬＮ２ｓ［１］〜［ｎ］は、それぞれ、ＬＮ２ｍから分岐して＋Ｙ方向に延伸し、互いに隣接するＬＮ１ｓの間に１本ずつ配置される。すなわち、ＮＤｒｆ１からの配線とＮＤｒｆ２からの配線とが櫛歯状に形成されている。
【００９９】
ＳＣＢＫ［ｋ］（ｋ＝１〜ｎ）は、ＬＮ１ｓ［ｋ］とＬＮ２ｓ［ｋ］の間に配置され、一端がＬＮ１ｓ［ｋ］に、他端がＬＮ２ｓ［ｋ］に並列接続された複数の容量対ＣＡＰを備えている。複数の制御線ＳＣは、それぞれ対応するサブ容量バンクＳＣＢＫに向けて＋Ｘ方向に延伸し、その先端がＳＣＢＫ内の容量対ＣＡＰの共通接続ノードに接続される。ここでは、ＳＣＢＫ［１］〜［ｎ］内の各容量対ＣＡＰのサイズを全て同一とし、各制御線ＳＣに接続される容量対ＣＡＰの数を変えることで前述した重み付けを行っている。例えば、１６個のサブ容量バンクＳＣＢＫ［１］〜［１６］を設けられ、最も大きい重み付けを行う制御線（図１６のＳＣ１２８に該当）は８個のサブ容量バンクに接続され、２番目に大きい重み付けを行う制御線（図１６のＳＣ６４に該当）は４個のサブ容量バンクに接続される。
【０１００】
このようなレイアウト構成例を用いると、第１に、分岐配線と制御線の延伸方向が異なるため、ＮＤｒｆ１側の配線（ＬＮ１ｍ，ＬＮ１ｓ）およびＮＤｒｆ２側の配線（ＬＮ２ｍ，ＬＮ２ｓ）と制御線ＳＣとが近接して併走する箇所が少なくなり、カップリングに伴う周波数分解能の誤差（変動）を低減することができる。第２に、ＮＤｒｆ１側の配線（ＬＮ１ｍ，ＬＮ１ｓ）とＮＤｒｆ２側の配線（ＬＮ２ｍ，ＬＮ２ｓ）とで対称なレイアウトが実現でき、寄生容量等に伴う差動バランスを均一にすることが可能となる。このようなことから、周波数設定の線形性を向上させることが可能となる。
【０１０１】
一方、比較例として、図１８（ｂ）のレイアウト構成例では、配線ＬＮ１ｍから分岐して延伸する分岐配線ＬＮ１ｓ’が、２本を単位として等間隔に配置され、配線ＬＮ２ｍから分岐して延伸する分岐配線ＬＮ２ｓ’も、２本を単位として等間隔に配置されている。すなわち、ＮＤｒｆ１からの配線とＮＤｒｆ２からの配線とが２本を単位として櫛歯状に形成されている。ただし、両端に位置する分岐配線は１本単位となる。このような構成例を用いると、差動バランスが不均一となる恐れがあり、周波数設定の非線形性を招く要因となり得る。したがって、図１８（ａ）のようなレイアウト構成例を用いることが望ましい。なお、図１８（ａ）のレイアウト構成例は、勿論、これに限定されるものではなく、前述した趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、最も大きい重み付けを行う制御線（図１６のＳＣ１２８に該当）を１個おきに８個のサブ容量バンクに接続したり、あるいは、各制御線の配置順番を適宜入れ替えること等も可能である。
【０１０２】
図１９は、図１６及び図１８（ａ）の構成例を備えた容量バンクＣＢＫを対象として、その線形性を実負荷シミュレーション（ＲＣ寄生成分抽出後のシミュレーション）で検証した結果を示す図である。図１９において、横軸は変調設定信号ＶＣＯＭＯＤ＿ＩＮであり、縦軸は、各ＶＣＯＭＯＤ＿ＩＮの値を基点に＋１ステップ分遷移させた場合の周波数変動量を示している。ここでは、設計値を９．２ｋＨｚ／ステップとし、これを基準として所謂ＤＮＬ（Differential Nonlinearity）を評価している。線形性を評価する指標として、一般的に、ＤＮＬが±ＬＳＢ／２以内（この例では１ＬＳＢ＝９．２ｋＨｚ）であることが必要とされる。図１９に示すように、本実施の形態３の高周波信号処理装置を用いることで、当該条件を十分に満たすことが可能となる。
【０１０３】
以上のように、本実施の形態３による高周波信号処理装置を用いることで、代表的には、可変容量を用いた周波数設定の線形性を向上させることができ、周波数設定の高精度化を図ることが可能となる。したがって、実施の形態１，２の高周波信号処理装置と組み合わせることで、キャリブレーションの更なる高精度化が実現可能になる。
【０１０４】
（実施の形態４）
《発振回路のレイアウト》
本実施の形態４では、実施の形態１の図１、図２等で述べた発振回路ＶＣＯのレイアウトについて説明する。前述したように発振回路ＶＣＯは、変調用の容量バンクＣＢＫを備えている。ＣＢＫは、容量値が小さい容量素子によって構成されるため、レイアウト条件によっては寄生発振を引き起こす恐れがある。図２０（ａ）は、本発明の実施の形態４による高周波信号処理装置において、図１の発振回路ＶＣＯのレイアウト構成例を示す模式図であり、図２０（ｂ）は、その比較対象となるレイアウト構成例を示す模式図である。
【０１０５】
まず、図２０（ｂ）に示すレイアウトでは、−Ｙ方向に向けて順に、インダクタＬ１、可変容量（バラクタ容量）Ｃｖｒ、周波数レンジ設定回路ＶＣＯＣＡＰ、容量バンクＣＢＫ、ＰＭＯＳクロスカップル回路ＰＭＯＳＣＣ、ＮＭＯＳクロスカップル回路ＮＭＯＳＣＣが配置されている。図１を参照して、ＶＣＯＣＡＰは、容量Ｃ１，Ｃ２およびスイッチ回路ＳＷｂに該当し、ＰＭＯＳＣＣは、ＰＭＯＳトランジスタＭＰ１，ＭＰ２に該当し、ＮＭＯＳＣＣは、ＮＭＯＳトランジスタＭＮ１，ＭＮ２に該当する。また、これらの回路は、−Ｙ方向に延伸する２本の配線（ＮＤｒｆ１，ＮＤｒｆ２）によって相互に接続されている。このようなレイアウトを用いた場合、ＰＭＯＳＣＣを基準として、ＣＢＫとの間の配線長がＬ１との間の配線長よりも短くなるため寄生発振が生じる恐れがある。
【０１０６】
具体的に説明すると、ＰＭＯＳＣＣとＣＢＫとの間の配線（ＮＤｒｆ１，ＮＤｒｆ２）には、寄生インダクタＬｐ１および寄生抵抗Ｒｐ１が存在し、ＰＭＯＳＣＣとＬ１との間の配線（ＮＤｒｆ１，ＮＤｒｆ２）には、寄生インダクタＬｐ２および寄生抵抗Ｒｐ２が存在する。ここで、発振の安定性（発振のし易さ）を示す指標としてＱ値（Ｑ＝（１／Ｒ）×√（Ｌ／Ｃ））が知られている。配線長に伴い、Ｒｐ１の抵抗値は、Ｒｐ２の抵抗値よりも小さくなるため、相対的に、ＰＭＯＳＣＣとＣＢＫとの間のＱ値が高くなり、ＰＭＯＳＣＣとＬ１との間のＱ値が低くなる。また、ＣＢＫは、小さい容量素子で構成されることから、これによってもＰＭＯＳＣＣとＣＢＫとの間のＱ値が上昇する。その結果、ＣＢＫの容量素子とＬｐ１によって寄生発振が生じる恐れがある。
【０１０７】
そこで、図２０（ａ）に示すレイアウトでは、−Ｙ方向に向けて順に、インダクタＬ１、ＰＭＯＳクロスカップル回路ＰＭＯＳＣＣ、可変容量（バラクタ容量）Ｃｖｒ、周波数レンジ設定回路ＶＣＯＣＡＰ、ＮＭＯＳクロスカップル回路ＮＭＯＳＣＣ、容量バンクＣＢＫが配置されている。また、これらの回路は、−Ｙ方向に延伸する２本の配線（ＮＤｒｆ１，ＮＤｒｆ２）によって相互に接続されている。このようなレイアウトを用いた場合、ＰＭＯＳＣＣを基準として、ＣＢＫとの間の配線長がＬ１との間の配線長よりも長くなるため前述したような寄生発振が生じ難く、信頼性の向上が図れる。
【０１０８】
図２１は、図２０（ａ）の発振回路ＶＣＯのより具体的なレイアウト構成例を示す図である。図２１に示すレイアウトでは、図２０（ａ）で述べたように、−Ｙ方向に向けて順に、インダクタＬ１、ＰＭＯＳクロスカップル回路ＰＭＯＳＣＣ、可変容量（バラクタ容量）Ｃｖｒ、周波数レンジ設定回路ＶＣＯＣＡＰ、ＮＭＯＳクロスカップル回路ＮＭＯＳＣＣ、容量バンクＣＢＫが配置されている。更に、ここでは、ＣＢＫを基準に−Ｘ方向に隣接して図１６で述べたインタフェース回路ＩＦＣおよびバッファ回路ブロックＢＦＢＫが配置され、加えて、ＣＢＫを基準に−Ｙ方向に隣接し、かつＢＦＢＫを基準に＋Ｘ方向に隣接して抵抗ブロックＲＢＫが配置されている。ＣＢＫでは、Ｘ方向において、中心に容量対ＣＡＰが配置され、その両脇に可変容量Ｃｖ１，Ｃｖ２が配置されている。
【０１０９】
ＲＢＫでは、例えば数ｋＨｚ等の抵抗素子が複数形成され、各抵抗素子は、図１６には示していないが、各バッファ回路ＢＦ１〜ＢＦ１２８の出力に直列に挿入される。図１６から判るように、バッファ回路ブロックＢＦＢＫの出力は制御線ＳＣを介してＣＢＫ内のＣＡＰに接続されるが、この制御線ＳＣが発振出力ノードの配線（ＮＤｒｆ１，ＮＤｒｆ２）との間でカップリングすると、周波数設定の精度が低下する恐れがある。そこで、この例では、ＢＦＢＫの出力をＲＢＫを介してＣＡＰに接続することで、このカップリングの発生を抑制している。
【０１１０】
以上のように、本実施の形態４の高周波信号処理装置を用いることで、代表的には、変調用の容量ブロックを備えた発振回路において、その動作の安定化や高精度化を図ることが可能となる。したがって、実施の形態１，２の高周波信号処理装置と組み合わせることで、高精度な変調動作が実現可能になる。
【０１１１】
以上、本実施の形態から得られる特徴的な構成例を纏めると以下のようになる。
【０１１２】
（１）本実施の形態による高周波信号処理装置は、発振回路、分周回路、アナログループ制御回路、デジタルキャリブレーション回路、第１変調制御回路、コード選択手段、ならびにキャリブレーション制御回路を備える。発振回路は、アナログ制御信号および第１変調用コード信号に応じて発振周波数が制御された第１発振信号を出力し、分周回路は、第１発振信号を分周する。アナログループ制御回路は、第１制御信号が活性状態の際に、分周回路の出力位相と予め周波数が定まった基準発振信号の位相を比較し、この比較結果に応じてアナログ制御信号を生成し、このアナログ制御信号の値を第１制御信号が非活性状態となった際に保持する。デジタルキャリブレーション回路は、第２制御信号が活性状態の際に、分周回路の出力位相と基準発振信号の位相の比較結果に応じて第１デジタルコード信号の値を更新しながら、この位相差が最小となる第１デジタルコード信号の値を探索する。第１変調制御回路は、通常動作時に、入力された送信データに応じて、デジタルキャリブレーション回路によって探索された第１デジタルコード信号の値を持つ第２デジタルコード信号を出力する。コード選択手段は、第１変調用コード信号の値を、所定の初期値か、第１デジタルコード信号の値か、第２デジタルコード信号の値に設定する。キャリブレーション制御回路は、通常動作時に、第１変調用コード信号の値が第２デジタルコード信号となるようにコード選択手段を制御し、キャリブレーション動作時に、分周回路の分周比の設定と、コード選択手段の制御と、第１および第２制御信号の活性化・非活性化の制御を行うことで、デジタルキャリブレーション回路に通常動作時で用いる第２デジタルコード信号の値を探索させる。
【０１１３】
（２）本実施の形態による高周波信号処理装置は、前述した（１）の構成において、デジタルキャリブレーション回路が複数のキャリブレーションシーケンスを持ち、その中から実行するキャリブレーションシーケンスを設定に応じて選択可能となっている。なお、各キャリブレーションシーケンスでは、前述した分周回路の分周比の設定と、コード選択手段の制御と、第１および第２制御信号の活性化・非活性化の制御とを組み合わせた処理内容がそれぞれ異なっている。
【０１１４】
（３）本実施の形態による発振回路は、発振出力ノードに対して第１コード信号に応じた容量値を接続することで発振周波数を設定するデジタル可変容量を備えている。当該デジタル可変容量は、第１および第２ＭＩＳトランジスタと、第１および第２バッファ回路を含んでいる。第１ＭＩＳトランジスタはソースとドレインが共通に接続され、第２ＭＩＳトランジスタは、ソースとドレインが共通に接続され、ゲートが第１ＭＩＳトランジスタのゲートと共通に接続され、第１ＭＩＳトランジスタのｎ倍のトランジスタサイズを持っている。第１バッファ回路は、第１コード信号に応じて第１ＭＩＳトランジスタのソースおよびドレイン電圧を制御し、第２バッファ回路は、第１バッファ回路のｎ倍の出力容量を持つように構成され、第１コード信号に応じて第２ＭＩＳトランジスタのソースおよびドレイン電圧を制御する。
【０１１５】
（４）本実施の形態による発振回路は、前述した（３）の構成において、第１および第２バッファ回路の出力となる第１および第２制御線が第１方向に延伸し、第１および第２ＭＩＳトランジスタのゲートに共通接続される第１配線が第１方向と直交する第２方向に延伸する構成となっている。
【０１１６】
（５）本実施の形態による発振回路は、差動の発振出力ノードとなる２本の差動出力配線と、この２本の差動出力配線間に並列接続されたインダクタおよびデジタル可変容量と、この２本の差動出力配線間にクロスカップル接続されたトランジスタ対とを備えている。デジタル可変容量は、予め容量値が定められた複数の容量対を含み、この複数の容量対を入力された第１コード信号に応じて選択的に２本の差動出力配線に接続することで容量値を切り替える。このような構成において、２本の差動出力配線におけるトランジスタ対とデジタル可変容量との配線長が、トランジスタ対とインダクタとの配線長よりも長くなるようにレイアウトされている。
【０１１７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【０１１８】
例えば、ここでは、ＺｉｇＢｅｅ（登録商標）システムを例に説明を行ったが、勿論、これに限定されるものではなく、ＰＬＬ回路を用いて位相変調（周波数変調）を行う無線通信システム全般に対して広く適用可能である。また、ここでは、実施の形態１，２で述べたように、２ポイント変調方式を持つＰＬＬ回路を対象にデジタルキャリブレーション方式を適用したが、必ずしも２ポイント変調方式である必要はなく、場合によっては、１ポイント変調方式（ＶＣＯ変調パスのみ）を持つＰＬＬ回路に対して適用することも可能である。例えば、小数点の分周比を設定可能なＰＬＬ回路を用いていれば、さほど大きな面積オーバヘッドもなく前述したデジタルキャリブレーション方式を適用でき、これによって変調精度の向上等が図れる。
【符号の説明】
【０１１９】
ＡＣＭ  アキュムレータ回路
ＡＤ  アンド回路
ＡＤＣ  アナログデジタル変換回路
ＡＤＤ  加算回路
ＡＶＤＤＶＣＯ  固定電圧
ＡＶＥＣＬＣ  平均値演算回路
ＢＢ  ベースバンド処理回路
ＢＦ  バッファ回路
ＢＦＢＫ  バッファ回路ブロック
ＢＰＦ  バンドパスフィルタ回路
Ｃ  容量
ＣＡＬＣＴＬ  キャリブレーション制御回路
ＣＡＬＰＡＴ  キャリブレーションパターン
ＣＡＰ  容量対
ＣＢＫ  容量バンク
ＣＨＤＡＴ  チャネルデータ
ＣＰ  チャージポンプ回路
ＣＵＮＴ  カウンタ回路
ＤＡＣ  デジタルアナログ変換回路
ＤＣＡＬＢＫ  デジタルキャリブレーション回路
ＤＥＣ  デコーダ回路
ＤＩＶ  分周回路
ＤＬＹ  遅延回路
ＤＰＦＤ  デジタル位相比較回路
ＤＳＭ  デルタシグマ変調回路
ＦＦＢＫ  フリップフロップ回路ブロック
ＧＮＤ  接地電源電圧
ＩＣＧ，ＩＤＧ  定電流回路
ＩＦＣ  インタフェース回路
ＫＭＯＤＤＥＣ  変調デコード回路
Ｌ  インダクタ
ＬＦ  ループフィルタ回路
ＬＮ  配線
ＬＮＡ  ロウノイズアンプ回路
ＬＰＦ  ロウパスフィルタ回路
ＭＤＭＭＡＣ  デジタル変復調部
ＭＥＭ  メモリ部
ＭＩＸ  ミキサ回路
ＭＮ  ＮＭＯＳトランジスタ
ＭＰ  ＰＭＯＳトランジスタ
ＭＰＵ  マイクロプロセッサ部
ＭＵＬ  乗算回路
ＮＭＯＳＣＣ  ＮＭＯＳクロスカップル回路
ＰＡ  パワーアンプ回路
ＰＥＲＩ  各種周波回路部
ＰＦＤ  位相比較回路
ＰＧＡ  可変利得アンプ回路
ＰＬＬ  ＰＬＬ回路
ＰＭＯＳＣＣ  ＰＭＯＳクロスカップル回路
ＰＰＦ  複素フィルタ
Ｒ  抵抗
ＲＢＫ  抵抗ブロック
ＲＥＧ  レジスタ回路
ＲＦＢＫ  ＲＦフロントエンド部
ＲＦＩＣ  高周波信号処理装置
ＲＸＢＫ  受信ブロック
ＲＸＤＡＴ  受信データ
ＳＣ  制御線
ＳＣＢＫ  サブ容量バンク
ＳＷ  スイッチ回路
ＴＸＢＫ  送信ブロック
ＴＸＤＡＴ  送信データ
ＶＣＯ  発振回路
ＶＣＯＣＡＰ  周波数レンジ設定回路
ＶＤＤ  電源電圧
ＶＲＥＧ  内部電源生成部
ＸＴＡＬ  水晶発振回路
Ｚ  ラッチ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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