(57)【特許請求の範囲】
【請求項１】
互いに同一チャネル型の第１トランジスタ、第２トランジスタおよび第３トランジスタと、
第１入力端子、第２入力端子および第１出力端子と、
第１容量素子と、
第３入力端子、第４入力端子および第２出力端子を有する制御素子と
を備え、
前記第１トランジスタは、前記第１入力端子の電圧と第１電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第１出力端子と前記第１電圧線との電気的な接続を継断するようになっており、
前記第２トランジスタは、前記第２出力端子の電圧と前記第１出力端子の電圧との電位差またはそれに対応する電位差に応じて第２電圧線と前記出力端子との電気的な接続を継断するようになっており、
前記第３トランジスタは、前記第１入力端子の電圧と前記第２入力端子の電圧との電位差またはそれに対応する電位差に応じて前記第２入力端子と前記第４入力端子との電気的な接続を継断するようになっており、
前記第１容量素子は、前記第２トランジスタのゲートと、前記第２トランジスタのソースおよびドレインのうち前記第１出力端子側の端子との間に挿入されており、
前記制御素子は、前記第１入力端子および前記第２入力端子がともにハイとなっている期間においては、前記第３入力端子がハイとなっているときだけ、前記第２トランジスタがオンする電圧を前記第２出力端子から出力するようになっている
インバータ回路。
【請求項２】
前記制御素子は、第４トランジスタ、第５トランジスタ、第６トランジスタ、第７トランジスタおよび第２容量素子を有し、
前記第４トランジスタは、前記第３入力端子を介して当該第４トランジスタのゲートに入力される信号に基づいて前記第５トランジスタのゲートと前記第２入力端子との電気的な接続を継断するようになっており、
前記第５トランジスタは、前記第４トランジスタを介して当該第５トランジスタのゲートに入力される信号に基づいて前記第６トランジスタのソースまたはドレインである第１端子と前記第２出力端子との電気的な接続を継断するようになっており、
前記第６トランジスタは、前記第４入力端子と前記第１端子との電圧との電位差またはそれに対応する電位差に応じて第３電圧線と前記第１端子との電気的な接続を継断するようになっており、
前記第７トランジスタは、前記第１入力端子の電圧と第４電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第２出力端子と前記第４電圧線との電気的な接続を継断するようになっており、
前記第２容量素子は、前記第６トランジスタのゲートと前記第１端子との間に挿入されている
請求項１に記載のインバータ回路。
【請求項３】
互いに同一チャネル型の第１トランジスタ、第２トランジスタおよび第３トランジスタと、
第１入力端子、第２入力端子および第１出力端子と、
第１容量素子と、
第３入力端子、第４入力端子および第２出力端子を有する制御素子と
を備え、
前記第１トランジスタでは、ゲートが前記第１入力端子に接続され、ソースおよびドレインのうち一方が第１電圧線に接続され、ソースおよびドレインのうち他方が前記出力端子に接続され、
前記第２トランジスタでは、ゲートが前記第２出力端子に接続され、ソースおよびドレインのうち一方が第２電圧線に接続され、ソースおよびドレインのうち他方が前記出力端子に接続され、
前記第３トランジスタでは、ゲートが前記第１入力端子に接続され、ソースおよびドレインのうち一方が前記第２入力端子に接続され、ソースおよびドレインのうち他方が前記第３入力端子に接続され、
前記第１容量素子は、前記第２トランジスタのゲートと前記第２トランジスタのソースおよびドレインのうち前記第２電圧線に未接続の端子との間に挿入され、
前記制御素子では、前記第４入力端子が前記第３トランジスタのソースおよびドレインのうち前記第２入力端子に未接続の端子に接続され、前記第２出力端子が前記第２トランジスタのゲートに接続され、
前記制御素子は、前記第１入力端子および前記第２入力端子がともにハイとなっている期間においては、前記第３入力端子がハイとなっているときだけ、前記第２トランジスタがオンする電圧を前記第２出力端子から出力するようになっている
インバータ回路。
【請求項４】
前記制御素子は、第４トランジスタ、第５トランジスタ、第６トランジスタ、第７トランジスタおよび第２容量素子を有し、
前記第４トランジスタでは、ゲートが前記第３入力端子に接続され、ソースおよびドレインのうち一方が前記第２入力端子に接続され、ソースおよびドレインのうち他方が前記第５トランジスタのゲートに接続され、
前記第５トランジスタでは、ゲートが前記第４トランジスタのソースおよびドレインのうち前記第２入力端子に未接続の端子に接続され、ソースおよびドレインのうち一方が前記第６トランジスタのソースまたはドレインである第１端子に接続され、ソースおよびドレインのうち他方が前記第２出力端子に接続され、
前記第６トランジスタでは、ゲートが前記第４入力端子に接続され、前記第１端子が前記第５トランジスタのソースおよびドレインのうち前記第２トランジスタのゲートに未接続の端子に接続され、ソースおよびドレインのうち前記第１端子とは異なる端子が第３電圧線に接続され、
前記第７トランジスタでは、ゲートが前記第１入力端子に接続され、ソースおよびドレインのうち一方が第４電圧線に接続され、ソースおよびドレインのうち他方が前記第２出力端子に接続され、
前記第２容量素子は、前記第６トランジスタのゲートと前記第１端子との間に挿入されている
請求項３に記載のインバータ回路。
【請求項５】
行状に配置された複数の走査線と、列状に配置された複数の信号線と、行列状に配置された複数の画素とを含む表示部と、
各画素を駆動する駆動部と
を備え、
前記駆動部は、前記走査線ごとに設けられた複数のインバータ回路を有し、
前記インバータ回路は、
互いに同一チャネル型の第１トランジスタ、第２トランジスタおよび第３トランジスタと、
第１入力端子、第２入力端子および第１出力端子と、
第１容量素子と、
第３入力端子、第４入力端子および第２出力端子を有する制御素子と
を有し、
前記制御素子は、
互いに同一チャネル型の第１トランジスタ、第２トランジスタおよび第３トランジスタと、
第１入力端子、第２入力端子および第１出力端子と、
第１容量素子と、
第３入力端子、第４入力端子および第２出力端子を有する制御素子と
を有し、
前記第１トランジスタは、前記第１入力端子の電圧と第１電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第１出力端子と前記第１電圧線との電気的な接続を継断するようになっており、
前記第２トランジスタは、前記第２出力端子の電圧と前記第１出力端子の電圧との電位差またはそれに対応する電位差に応じて第２電圧線と前記出力端子との電気的な接続を継断するようになっており、
前記第３トランジスタは、前記第１入力端子の電圧と前記第２入力端子の電圧との電位差またはそれに対応する電位差に応じて前記第２入力端子と前記第４入力端子との電気的な接続を継断するようになっており、
前記第１容量素子は、前記第２トランジスタのゲートと、前記第２トランジスタのソースおよびドレインのうち前記第１出力端子側の端子との間に挿入されており、
前記制御素子は、前記第１入力端子および前記第２入力端子がともにハイとなっている期間においては、前記第３入力端子がハイとなっているときだけ、前記第２トランジスタがオンする電圧を前記第２出力端子から出力するようになっている
表示装置。
【請求項６】
前記駆動部は、前記第１入力端子の電圧が立ち下がる時を含む第１期間に前記第２トランジスタをオンさせるパルスを前記第３入力端子に出力するとともに、前記第１入力端子および前記第２入力端子がともにハイとなっている期間のうち前記第１期間に非該当の期間においては、前記第２トランジスタがオフ状態となる電圧を前記第３入力端子に出力する
請求項５に記載の表示装置。
【請求項７】
前記制御素子は、第４トランジスタ、第５トランジスタ、第６トランジスタ、第７トランジスタおよび第２容量素子を有し、
前記第４トランジスタは、前記第３入力端子を介して当該第４トランジスタのゲートに入力される信号に基づいて前記第５トランジスタのゲートと前記第２入力端子との電気的な接続を継断するようになっており、
前記第５トランジスタは、前記第４トランジスタを介して当該第５トランジスタのゲートに入力される信号に基づいて前記第６トランジスタのソースまたはドレインである第１端子と前記第２出力端子との電気的な接続を継断するようになっており、
前記第６トランジスタは、前記第４入力端子と前記第１端子との電圧との電位差またはそれに対応する電位差に応じて第３電圧線と前記第１端子との電気的な接続を継断するようになっており、
前記第７トランジスタは、前記第１入力端子の電圧と第４電圧線の電圧との電位差またはそれに対応する電位差に応じて前記第２出力端子と前記第４電圧線との電気的な接続を継断するようになっており、
前記第２容量素子は、前記第６トランジスタのゲートと前記第１端子との間に挿入されている
請求項５または請求項６に記載の表示装置。
【請求項８】
行状に配置された複数の走査線と、列状に配置された複数の信号線と、行列状に配置された複数の画素とを含む表示部と、
各画素を駆動する駆動部と
を備え、
前記駆動部は、前記走査線ごとに設けられた複数のインバータ回路を有し、
前記インバータ回路は、
互いに同一チャネル型の第１トランジスタ、第２トランジスタおよび第３トランジスタと、
第１入力端子、第２入力端子および第１出力端子と、
第１容量素子と、
第３入力端子、第４入力端子および第２出力端子を有する制御素子と
を有し、
前記第１トランジスタでは、ゲートが前記第１入力端子に接続され、ソースおよびドレインのうち一方が第１電圧線に接続され、ソースおよびドレインのうち他方が前記出力端子に接続され、
前記第２トランジスタでは、ゲートが前記第２出力端子に接続され、ソースおよびドレインのうち一方が第２電圧線に接続され、ソースおよびドレインのうち他方が前記出力端子に接続され、
前記第３トランジスタでは、ゲートが前記第１入力端子に接続され、ソースおよびドレインのうち一方が前記第２入力端子に接続され、ソースおよびドレインのうち他方が前記第３入力端子に接続され、
前記第１容量素子は、前記第２トランジスタのゲートと前記第２トランジスタのソースおよびドレインのうち前記第２電圧線に未接続の端子との間に挿入され、
前記制御素子では、前記第４入力端子が前記第３トランジスタのソースおよびドレインのうち前記第２入力端子に未接続の端子に接続され、前記第２出力端子が前記第２トランジスタのゲートに接続され、
前記制御素子は、前記第１入力端子および前記第２入力端子がともにハイとなっている期間においては、前記第３入力端子がハイとなっているときだけ、前記第２トランジスタがオンする電圧を前記第２出力端子から出力するようになっている
表示装置。
【請求項９】
前記駆動部は、前記第１入力端子の電圧が立ち下がる時を含む第１期間に前記第２トランジスタをオンさせるパルスを前記第３入力端子に出力するとともに、前記第１入力端子および前記第２入力端子がともにハイとなっている期間のうち前記第１期間に非該当の期間においては、前記第２トランジスタがオフ状態となる電圧を前記第３入力端子に出力する
請求項８に記載の表示装置。
【請求項１０】
前記制御素子は、第４トランジスタ、第５トランジスタ、第６トランジスタ、第７トランジスタおよび第２容量素子を有し、
前記第４トランジスタでは、ゲートが前記第３入力端子に接続され、ソースおよびドレインのうち一方が前記第２入力端子に接続され、ソースおよびドレインのうち他方が前記第５トランジスタのゲートに接続され、
前記第５トランジスタでは、ゲートが前記第４トランジスタのソースおよびドレインのうち前記第２入力端子に未接続の端子に接続され、ソースおよびドレインのうち一方が前記第１端子に接続され、ソースおよびドレインのうち他方が前記第２出力端子に接続され、
前記第６トランジスタでは、ゲートが前記第４入力端子に接続され、前記第１端子が前記第５トランジスタのソースおよびドレインのうち前記第２トランジスタのゲートに未接続の端子に接続され、ソースおよびドレインのうち前記第１端子とは異なる端子が第３電圧線に接続され、
前記第７トランジスタでは、ゲートが前記第１入力端子に接続され、ソースおよびドレインのうち一方が第４電圧線に接続され、ソースおよびドレインのうち他方が前記第２出力端子に接続され、
前記第２容量素子は、前記第６トランジスタのゲートと前記第１端子との間に挿入されている
請求項８または請求項９に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置に好適に適用可能なインバータ回路に関する。また、本発明は、上記インバータ回路を備えた表示装置に関する。
【背景技術】
【０００２】
インバータ回路は、ｎチャネルおよびｐチャネルのＭＯＳトランジスタを１つのチップ内で組み合わせることにより形成される場合と、単一チャネルのＭＯＳトランジスタのみで形成される場合とがある。後者は、前者よりも、プロセス数を削減でき、生産性や歩留まりの観点から優れている。
【０００３】
図１６は、ｎチャネルＭＯＳ型のトランジスタのみで構成された一般的なインバータ回路を示したものである。なお、同様の回路が、特許文献１にも従来例として記載されている。図１６に記載のインバータ回路１０は、２つのｎチャネルＭＯＳ型のトランジスタＴｒ１０，Ｔｒ２０を直列接続して構成されたものである。このインバータ回路１０は、電圧Ｖｓｓが印加される負側電圧線Ｌ１０と、電圧Ｖｄｄが印加される正側電圧線Ｌ２０との間に挿入されている。トランジスタＴｒ１０では、ソースが負側電圧線Ｌ１０に接続され、ドレインがトランジスタＴｒ２０のソースに接続され、ゲートが入力端子ＩＮに接続されている。トランジスタＴｒ２０では、ゲートとドレインが互いに接続されたダイオード接続となっている。具体的には、トランジスタＴｒ２０では、ソースがトランジスタＴｒ１０のドレインに接続され、ゲートとドレインが正側電圧線Ｌ２０に接続されている。そして、トランジスタＴｒ１０とトランジスタＴｒ２０の接続点Ｃが出力端子ＯＵＴに接続されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−１８８７４９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
インバータ回路１０では、例えば、図１７に示したように、入力端子ＩＮの電圧ＶｉｎがＶｓｓとなっている時、出力端子ＯＵＴの電圧ＶｏｕｔがＶｄｄとはならず、Ｖｄｄ−Ｖｔｈとなってしまう。つまり、出力端子ＯＵＴの電圧Ｖｏｕｔには、トランジスタＴｒ２０の閾値電圧Ｖｔｈが含まれており、出力端子ＯＵＴの電圧Ｖｏｕｔは、トランジスタＴｒ２０の閾値電圧Ｖｔｈのばらつきの影響を大きく受けてしまう。
【０００６】
そこで、例えば、図１８のインバータ回路２０に示したように、トランジスタＴｒ２０のゲートとドレインとを互いに電気的に分離し、ドレインの電圧Ｖｄｄよりも高い電圧Ｖｄｄ２（≧Ｖｄｄ＋Ｖｔｈ）が印加される正側電圧線Ｌ３０にゲートを接続することが考えられる。また、例えば、図１９のインバータ回路３０に示したようなブートストラップ型の回路構成が考えられる。具体的には、トランジスタＴｒ２０のゲートと正側電圧線Ｌ２０との間にトランジスタＴ３０を挿入し、トランジスタＴｒ３０のゲートを正側電圧線Ｌ２０に接続するとともに、トランジスタＴｒ２０のゲートとトランジスタＴｒ３０のソースとの接続点Ｄと、接続点Ｃとの間に容量素子Ｃ１０を挿入した回路構成が考えられる。
【０００７】
しかし、図１６、図１８、図１９のいずれの回路においても、入力端子ＩＮの電圧Ｖｉｎがハイとなっている時、つまり、出力端子ＯＵＴの電圧Ｖｏｕｔがローとなっている時まで、トランジスタＴｒ１０，Ｔｒ２０を介して、正側電圧線Ｌ２０側から負側電圧線Ｌ１０側に向かって電流（貫通電流）が流れてしまう。その結果、インバータ回路での消費電力も大きくなってしまう。
【０００８】
本発明はかかる問題点に鑑みてなされたものであり、その目的は、消費電力を抑えることの可能なインバータ回路、およびこのインバータ回路を備えた表示装置を提供することにある。
【課題を解決するための手段】
【０００９】
本発明の第１のインバータ回路は、互いに同一チャネル型の第１トランジスタ、第２トランジスタおよび第３トランジスタを備えたものである。このインバータ回路は、さらに、第１入力端子、第２入力端子および第１出力端子と、第１容量素子と、第３入力端子、第４入力端子および第２出力端子を有する制御素子と備えている。第１トランジスタは、第１入力端子の電圧と第１電圧線の電圧との電位差またはそれに対応する電位差に応じて第１出力端子と第１電圧線との電気的な接続を継断するようになっている。第２トランジスタは、第２出力端子の電圧と第１出力端子の電圧との電位差またはそれに対応する電位差に応じて第２電圧線と出力端子との電気的な接続を継断するようになっている。第３トランジスタは、第１入力端子の電圧と第２入力端子の電圧との電位差またはそれに対応する電位差に応じて第２入力端子と第４入力端子との電気的な接続を継断するようになっている。第１容量素子は、第２トランジスタのゲートと、第２トランジスタのソースおよびドレインのうち第１出力端子側の端子との間に挿入されている。制御素子は、第１入力端子、第２入力端子および第３入力端子がともにハイとなっているときだけ第２トランジスタがオンする電圧を第２出力端子から出力するようになっている。
【００１０】
本発明の第１の表示装置は、行状に配置された複数の走査線と、列状に配置された複数の信号線と、行列状に配置された複数の画素とを含む表示部を備えており、さらに、各画素を駆動する駆動部を備えている。駆動部は、走査線ごとに設けられた複数のインバータ回路を有しており、各インバータ回路は、上記の第１のインバータ回路と同一の構成要素を含んでいる。
【００１１】
本発明の第２のインバータ回路は、互いに同一チャネル型の第１トランジスタ、第２トランジスタおよび第３トランジスタを備えたものである。このインバータ回路は、さらに、第１入力端子、第２入力端子および第１出力端子と、第１容量素子と、第３入力端子、第４入力端子および第２出力端子を有する制御素子とを備えている。第１トランジスタでは、ゲートが第１入力端子に接続され、ソースおよびドレインのうち一方が第１電圧線に接続され、ソースおよびドレインのうち他方が出力端子に接続されている。第２トランジスタでは、ゲートが第２出力端子に接続され、ソースおよびドレインのうち一方が第２電圧線に接続され、ソースおよびドレインのうち他方が出力端子に接続されている。第３トランジスタでは、ゲートが第１入力端子に接続され、ソースおよびドレインのうち一方が第２入力端子に接続され、ソースおよびドレインのうち他方が第３入力端子に接続されている。第１容量素子は、第２トランジスタのゲートと、第２トランジスタのソースおよびドレインのうち第２電圧線に未接続の端子との間に挿入されている。制御素子では、第４入力端子が第３トランジスタのソースおよびドレインのうち第２入力端子に未接続の端子に接続され、第２出力端子が第２トランジスタのゲートに接続されている。制御素子は、第１入力端子、第２入力端子および第３入力端子がともにハイとなっているときだけ第２トランジスタがオンする電圧を第２出力端子から出力するようになっている。
【００１２】
本発明の第２の表示装置は、行状に配置された複数の走査線と、列状に配置された複数の信号線と、行列状に配置された複数の画素とを含む表示部を備えており、さらに、各画素を駆動する駆動部を備えている。駆動部は、走査線ごとに設けられた複数のインバータ回路を有しており、各インバータ回路は、上記の第２のインバータ回路と同一の構成要素を含んでいる。
【００１３】
本発明の第１および第２のインバータ回路ならびに第１および第２の表示装置では、第１入力端子から印加される電圧に応じてオンオフする第３トランジスタと、制御素子とを介して、第２入力端子の電圧が第２トランジスタのゲートに入力される。そのため、第１入力端子および第２入力端子がともにハイとなっている期間においては、第３入力端子がハイとなっているときだけ、第２トランジスタがオンする電圧が第２出力端子から出力される。つまり、第１トランジスタおよび第２トランジスタが同時にオンする期間を、第３入力端子に入力する電圧によって制御することが可能である。
【発明の効果】
【００１４】
本発明の第１および第２のインバータ回路ならびに第１および第２の表示装置によれば、第１トランジスタおよび第２トランジスタが同時にオンする期間を、制御素子内の第３入力端子に入力する電圧によって制御することができるようにしたので、貫通電流を少なくすることができる。これにより、消費電力を抑えることができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の一実施の形態に係るインバータ回路の一例を表す回路図である。
【図２】図１のインバータ回路の入出力信号波形の一例を表す波形図である。
【図３】図１のインバータ回路の動作の一例について説明するための回路図である。
【図４】図３に続く動作の一例について説明するための回路図である。
【図５】図４に続く動作の一例について説明するための回路図である。
【図６】図５に続く動作の一例について説明するための回路図である。
【図７】図６に続く動作の一例について説明するための回路図である。
【図８】図７に続く動作の一例について説明するための回路図である。
【図９】図１のインバータ回路の一変形例を表す回路図である。
【図１０】上記実施の形態およびその変形例に係るインバータ回路の適用例の一例である表示装置の概略構成図である。
【図１１】図１０の書込線駆動回路および画素回路の一例を表す回路図である。
【図１２】同期信号の波形の一例と、書込線に出力される信号波形の一例とを表す波形図である。
【図１３】図１１の書込線駆動回路に含まれるインバータ回路の一例を表す回路図である。
【図１４】図１１のインバータ回路の入出力信号波形の一例を表す波形図である。
【図１５】図１１の書込線駆動回路に含まれるインバータ回路の他の例を表す回路図である。
【図１６】従来のインバータ回路の一例を表す回路図である。
【図１７】図１６のインバータ回路の入出力信号波形の一例を表す波形図である。
【図１８】従来のインバータ回路の他の例を表す回路図である。
【図１９】従来のインバータ回路のその他の例を表す回路図である。
【発明を実施するための形態】
【００１６】
以下、発明を実施するための形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．実施の形態（図１〜図８）
２．変形例（図９）
３．適用例（図１０〜図１５）
【００１７】
＜１．実施の形態＞
[構成]
図１は、本発明の一実施の形態に係るインバータ回路１の全体構成の一例を表したものである。インバータ回路１は、入力端子ＩＮに入力されたパルス信号の信号波形（例えば図２（Ａ））をほぼ反転させたパルス信号（例えば図２（Ｄ））を出力端子ＯＵＴから出力するものである。インバータ回路１は、アモルファスシリコンやアモルファス酸化物半導体上に好適に形成されるものであり、例えば、互いに同一のチャネル型の７つのトランジスタＴ１〜Ｔ７を備えたものである。インバータ回路１は、上記の７つのトランジスタＴ１〜Ｔ７の他に、３つの容量素子Ｃ１，Ｃ２，Ｃ３と、３つの入力端子ＩＮ１，ＩＮ２，ＩＮ３と、１つの出力端子ＯＵＴとを備えており、７Ｔｒ３Ｃの回路構成となっている。
【００１８】
トランジスタＴ１が本発明の「第１トランジスタ」の一具体例に相当し、トランジスタＴ２が本発明の「第２トランジスタ」の一具体例に相当し、トランジスタＴ３が本発明の「第３トランジスタ」の一具体例に相当する。トランジスタＴ４が本発明の「第４トランジスタ」の一具体例に相当し、トランジスタＴ５が本発明の「第５トランジスタ」の一具体例に相当する。トランジスタＴ６が本発明の「第６トランジスタ」の一具体例に相当し、トランジスタＴ７が本発明の「第７トランジスタ」の一具体例に相当する。容量素子Ｃ１が本発明の「第１容量素子」の一具体例に相当し、容量素子Ｃ２が本発明の「第２容量素子」の一具体例に相当する。入力端子ＩＮ１が本発明の「第１入力端子」の一具体例に相当し、入力端子ＩＮ２が本発明の「第２入力端子」の一具体例に相当し、入力端子ＩＮ３が本発明の「第３入力端子」の一具体例に相当する。出力端子ＯＵＴが本発明の「第１出力端子」の一具体例に相当する。
【００１９】
トランジスタＴ１〜Ｔ７は、互いに同一チャネル型の薄膜トランジスタ（ＴＦＴ）であり、例えば、ｎチャネルＭＯＳ(金属酸化膜半導体: Metal Oxide Semiconductor)型の薄膜トランジスタ（ＴＦＴ）である。
【００２０】
トランジスタＴ１は、例えば、入力端子ＩＮ１の電圧（以下、「入力電圧Ｖｉｎ１」という。）と低電圧線Ｌ１の電圧Ｖｓｓとの電位差（またはそれに対応する電位差）に応じて、出力端子ＯＵＴと低電圧線Ｌ１との電気的な接続を継断するようになっている。トランジスタＴ１のゲートが入力端子ＩＮ１に電気的に接続されている。トランジスタＴ１のソースまたはドレインが低電圧線Ｌ１に電気的に接続されており、トランジスタＴ１のソースおよびドレインのうち低電圧線Ｌ１に未接続の端子が出力端子ＯＵＴに電気的に接続されている。
【００２１】
トランジスタＴ２は、トランジスタＴ５のソースおよびドレインのうちトランジスタＴ６に未接続の端子（以下、「端子Ａ」という。）の電圧と、出力端子ＯＵＴの電圧（以下、「出力電圧Ｖｏｕｔ」という。）との電位差（またはそれに対応する電位差）に応じて高電圧線Ｌ２と出力端子ＯＵＴとの電気的な接続を継断するようになっている。トランジスタＴ２のゲートがトランジスタＴ５の端子Ａに電気的に接続されている。トランジスタＴ２のソースまたはドレインが出力端子ＯＵＴに電気的に接続されており、トランジスタＴ２のソースおよびドレインのうち出力端子ＯＵＴに未接続の端子が高電圧線Ｌ２に電気的に接続されている。
【００２２】
トランジスタＴ３は、入力電圧Ｖｉｎ１と入力端子ＩＮ２の電圧（以下、「入力電圧Ｖｉｎ２」という。）との電位差（またはそれに対応する電位差）に応じてトランジスタＴ６のゲートと入力端子ＩＮ２との電気的な接続を継断するようになっている。トランジスタＴ３のゲートが入力端子ＩＮ１に電気的に接続されている。トランジスタＴ３のソースまたはドレインが入力端子ＩＮ２に電気的に接続されており、トランジスタＴ３のソースおよびドレインのうち入力端子ＩＮ２に未接続の端子がトランジスタＴ６のゲートに電気的に接続されている。
【００２３】
トランジスタＴ４は、入力端子ＩＮ３の電圧（以下、「入力電圧Ｖｉｎ３」という。）と入力電圧Ｖｉｎ２との電位差（またはそれに対応する電位差）に応じてトランジスタＴ５のゲートと入力端子ＩＮ２との電気的な接続を継断するようになっている。トランジスタＴ４のゲートが入力端子ＩＮ３に電気的に接続されている。トランジスタＴ４のソースまたはドレインがトランジスタＴ５のゲートに電気的に接続されており、トランジスタＴ５のソースおよびドレインのうちトランジスタＴ５のゲートに未接続の端子が入力端子ＩＮ２に電気的に接続されている。
【００２４】
トランジスタＴ５は、当該トランジスタＴ５のゲート電圧に応じてトランジスタＴ６のソースまたはドレイン（以下、「端子Ｂ」という。）とトランジスタＴ２のゲートとの電気的な接続を継断するようになっている。トランジスタＴ５のゲートがトランジスタＴ４のソースおよびドレインうち入力端子ＩＮ２に未接続の端子に電気的に接続されている。トランジスタＴ５の端子ＡがトランジスタＴ２のゲートに電気的に接続されている。トランジスタＴ５のソースおよびドレインのうち端子Ａとは異なる端子がトランジスタＴ６の端子Ｂに電気的に接続されている。
【００２５】
トランジスタＴ６は、当該トランジスタＴ６のゲート電圧と、端子Ｂとの電位差（またはそれに対応する電位差）に応じて高電圧線Ｌ３と端子Ｂとの電気的な接続を継断するようになっている。トランジスタＴ６のゲートがトランジスタＴ３のソースおよびドレインのうち入力端子ＩＮ２に未接続の端子に電気的に接続されている。トランジスタＴ６の端子ＢがトランジスタＴ５のソースおよびドレインのうち端子Ａとは異なる端子に電気的に接続されており、トランジスタＴ６のソースおよびドレインのうち端子Ｂとは異なる端子が高電圧線Ｌ３に電気的に接続されている。
【００２６】
トランジスタＴ７は、入力電圧Ｖｉｎ１と低電圧線Ｌ１の電圧との電位差（またはそれに対応する電位差）に応じてトランジスタＴ２のゲートと低電圧線Ｌ１との電気的な接続を継断するようになっている。トランジスタＴ７のゲートが入力端子ＩＮ１に電気的に接続されている。トランジスタＴ７のソースまたはドレインがトランジスタＴ２のゲートに電気的に接続されており、トランジスタＴ７のソースおよびドレインのうちトランジスタＴ２のゲートに未接続の端子が低電圧線Ｌ１に電気的に接続されている。
【００２７】
低電圧線Ｌ１が本発明の「第１電圧線」、「第４電圧線」の一具体例に相当する。高電圧線Ｌ２が本発明の「第２電圧線」の一具体例に相当し、高電圧線Ｌ３が本発明の「第３電圧線」の一具体例に相当する。トランジスタＴ６の端子Ｂが本発明の「第１端子」の一具体例に相当する。
【００２８】
高電圧線Ｌ２，Ｌ３は、低電圧線Ｌ１の電圧よりも高電圧（一定電圧）を出力する電源（図示せず）に接続されている。高電圧線Ｌ２の電圧は、インバータ回路１の駆動時にハイレベルの電圧Ｖｄｄとなっており、高電圧線Ｌ３の電圧は、インバータ回路１の駆動時に、ハイレベルの電圧Ｖｄｄよりも高い電圧Ｖｃｃとなっている。なお、高電圧線Ｌ３の電圧Ｖｃｃは、Ｖｄｄ＋Ｖｔｈ２よりも高い電圧となっていることが好ましい。なお、Ｖｔｈ２は、トランジスタＴ２の閾値電圧である。一方、低電圧線Ｌ１は、高電圧線Ｌ２，Ｌ３の電圧よりも低電圧（一定電圧）を出力する電源（図示せず）に接続されており、低電圧線Ｌ１の電圧は、インバータ回路１の駆動時に、ローレベルの電圧Ｖｓｓ（＜Ｖｄｄ）となっている。
【００２９】
入力端子ＩＮ２は、所定のパルス信号を出力する電源Ｓ１（図示せず）に接続されている。入力端子ＩＮ３は、所定のパルス信号を出力する電源Ｓ２（図示せず）に接続されている。電源Ｓ１は、例えば、図２（Ｂ）に示したように、入力電圧Ｖｉｎ１が立ち上がる前から、立ち下がる前までの所定の期間の間、ローレベルの電圧Ｖｓｓを制御信号として出力するようになっている。なお、図２（Ｂ）には、電源Ｓ１が、入力電圧Ｖｉｎ１が連続してハイレベルの電圧Ｖｄｄとなっている時間よりも長い時間、ローレベルの電圧Ｖｓｓを制御信号として出力するようになっている場合が例示されている。また、電源Ｓ１は、例えば、図２（Ｂ）に示したように、上記以外の期間の間、具体的には、入力電圧Ｖｉｎ１が立ち下がる時を含む所定の期間の間、ハイレベルの電圧Ｖｄｄを制御信号として出力するようになっている。
【００３０】
一方、電源Ｓ２は、例えば、図２（Ｃ）に示したように、入力電圧Ｖｉｎ１が連続してハイレベルの電圧Ｖｄｄとなっている時間よりも短い周期で、ハイレベルの電圧Ｖｄｄと、ローレベルの電圧Ｖｓｓとが交互に繰り返されたパルス信号を制御信号として出力するようになっている。電源Ｓ２は、入力電圧Ｖｉｎ１，Ｖｉｎ２がハイレベルの電圧Ｖｄｄとなっている期間の間ずっとトランジスタＴ２がオン状態とならないように、トランジスタＴ２のゲート電圧を制御する信号を出力するようになっている。具体的には、電源Ｓ２は、例えば、図２（Ｃ）に示したように、入力電圧Ｖｉｎ１，Ｖｉｎ２がハイレベルの電圧Ｖｄｄとなっている期間（期間ΔＴ）のうち一部の期間においてハイレベルの電圧Ｖｄｄを出力し、期間ΔＴのうちそれ以外の期間においてローレベルの電圧Ｖｓｓを出力するようになっている。
【００３１】
電源Ｓ２は、さらに、例えば、図２（Ｃ）に示したように、ハイレベルの電圧Ｖｄｄを出力する期間が、入力電圧Ｖｉｎ１が立ち下がる時を含むように、制御信号を出力するようになっている。具体的には、電源Ｓ２は、例えば、図２（Ｃ）に示したように、入力電圧Ｖｉｎが立ち下がる直前に、波高値がハイレベルの電圧Ｖｄｄのパルスを出力するようになっている。より具体的には、電源Ｓ２は、例えば、図２（Ｃ）に示したように、入力電圧Ｖｉｎ１がハイレベルの電圧Ｖｄｄからローレベルの電圧に立ち下がる時を含む所定の期間に波高値がＶｄｄのパルスを出力するとともに、期間ΔＴ内においては他のパルスを出力しない（つまり、ローレベルの電圧Ｖｓｓを出力する）ようになっている。
【００３２】
容量素子Ｃ１は、トランジスタＴ２のゲートと、トランジスタＴ２のソースおよびドレインのうち高電圧線Ｌ２に未接続の端子（つまり出力端子ＯＵＴ側の端子）との間に挿入されている。容量素子Ｃ１の容量は、入力端子ＩＮ１に立ち下がり電圧が入力され、トランジスタＴ１，Ｔ７がオフしたときに、トランジスタＴ２のゲートをＶｓｓ＋Ｖｔｈ２よりも大きな電圧にチャージすることの可能な値となっている。なお、Ｖｔｈ２はトランジスタＴ２の閾値電圧である。容量素子Ｃ２は、トランジスタＴ６のゲートと、トランジスタＴ６の端子Ｂとの間に挿入されている。容量素子Ｃ３は、トランジスタＴ５のゲートと、トランジスタＴ５のソースおよびドレインのうちトランジスタＴ６の端子Ｂ側の端子との間に挿入されている。
【００３３】
ところで、インバータ回路１は、従来のインバータ回路（具体的には図１８のインバータ回路２０）との関係では、出力段のトランジスタＴ１，Ｔ２と入力端子ＩＮ１との間に、制御素子１０、トランジスタＴ３および容量素子Ｃ１を挿入したものに相当する。ここで、制御素子１０は、例えば、図１に示したように、４つのトランジスタＴ４〜Ｔ７と、２つの容量素子Ｃ２，Ｃ３と、１つの入力端子ＩＮ３とを含んで構成されたものである。
【００３４】
制御素子１０は、例えば、図１に示したように、４つの端子Ｐ１〜Ｐ４と、入力端子ＩＮ３とを有している。端子Ｐ１はトランジスタＴ６のゲートに電気的に接続されており、端子Ｐ２は入力端子ＩＮ１に電気的に接続されており、端子Ｐ３は入力端子ＩＮ２に電気的に接続されている。また、端子Ｐ４はトランジスタＴ２のゲートに電気的に接続されている。つまり、３つの端子Ｐ１〜Ｐ３は制御素子１０にとっては入力端子としての役割を有しており、端子Ｐ４は制御素子１０にとっては出力端子としての役割を有している。なお、インバータ回路１において制御素子１０が特定の機能ブロックとして概念的に規定されている場合には、４つの端子Ｐ１〜Ｐ４は、概念的なものであり、物理的な端子を指していない。
【００３５】
制御素子１０が本発明の「制御素子」の一具体例に相当する。端子Ｐ１が本発明の「第４入力端子」の一具体例に相当し、端子Ｐ４が本発明の「第２出力端子」の一具体例に相当する。
【００３６】
制御素子１０は、入力電圧Ｖｉｎ１，Ｖｉｎ２と、入力端子ＩＮ３に入力される電圧（以下、「入力電圧Ｖｉｎ３」という。）とに基づくトランジスタＴ４〜Ｔ７のオンオフ動作により、出力段のトランジスタＴ１，Ｔ２のオンオフを制御するようになっている。具体的には、制御素子１０は、図２に示したように、入力電圧Ｖｉｎ１，Ｖｉｎ２がともにハイレベルの電圧Ｖｄｄとなっている期間においては、入力電圧Ｖｉｎ３がハイレベルの電圧Ｖｄｄとなっているときだけ、トランジスタＴｒ２をオンさせる電圧を端子Ｐ４から出力するようになっている。より具体的には、制御素子１０は、図２に示したように、入力電圧Ｖｉｎ１がハイレベルの電圧Ｖｄｄからローレベルの電圧に立ち下がる時を含む所定の期間にトランジスタＴ２をオンさせるパルスを端子Ｐ４から出力するとともに、期間ΔＴ内においては他のパルスを出力しない（つまり、トランジスタＴ２がオフ状態となる電圧を端子Ｐ４に出力する）ようになっている。
【００３７】
[動作] 
次に、図３〜８を参照しつつ、インバータ回路１の動作の一例について説明する。図３〜図８は、インバータ回路１の一連の動作の一例を表す回路図である。
【００３８】
まず、図３に示したように、期間ｔ１において、入力電圧Ｖｉｎ１がローレベルの電圧Ｖｓｓとなっており、トランジスタＴ１，Ｔ３，Ｔ７がオフしている。また、期間ｔ１において、入力端子ＩＮ２には制御信号としてハイレベルの電圧Ｖｄｄが印加されている。さらに、期間ｔ１において、入力端子ＩＮ３には、短い周期でハイレベルの電圧Ｖｄｄとローレベルの電圧Ｖｓｓとが交互に繰り返されたパルス信号が制御信号として印加されている。
【００３９】
この時、図３に示したように、トランジスタＴ２のゲート電位はＶｘとなり、ＶｘがＶｄｄ＋Ｖｔｈ２よりも大きいので、トランジスタＴ２がオンし、ハイレベルの電圧Ｖｄｄが出力電圧Ｖｏｕｔとして出力される。また、トランジスタＴ６のゲート電圧はＶｙという電位となっており、トランジスタＴ６のゲート−ソース間電圧がトランジスタＴ６の閾値電圧Ｖｔｈ６よりも大きいので、トランジスタＴ６のソース電圧はＶｄｄとなる。これにより、トランジスタＴ５に与えられるゲート−ソース間電圧はトランジスタＴ４の閾値電圧を上回ることがないため、トランジスタＴ５はオン状態とならずトランジスタＴ２のゲート電圧はＶｘに保持される。
【００４０】
次に、図４に示したように、入力電圧Ｖｉｎ２がハイレベルの電圧Ｖｄｄからローレベルの電圧Ｖｓｓに変化し（つまり立ち下がり）、期間ｔ１から期間ｔ２に移行する。このとき、入力電圧Ｖｉｎ１がローレベルの電圧Ｖｓｓとなっているので、トランジスタＴｒ３はオフしたままである。期間ｔ２において、入力電圧Ｖｉｎ３がハイレベルの電圧Ｖｄｄとなった時には、トランジスタＴ５のゲート電圧はローレベルの電圧Ｖｓｓに変化する。その電圧変化量は容量素子Ｃ３を介してトランジスタＴ６のソースに入力され、トランジスタＴ６のソース電圧が変動する。しかし、トランジスタＴ６のゲート−ソース間には容量素子Ｃ２が接続されているので、トランジスタＴ６のゲート−ソース間電圧に変化は無く、一定時間後にトランジスタＴ６のソース電圧はハイレベルの電圧Ｖｄｄとなる。また、トランジスタＴ５のゲート電圧がローレベルの電圧Ｖｓｓとなっても、トランジスタＴ５はオフしたままである。そのため、トランジスタＴ２のゲート電位はＶｘであり出力電圧Ｖｏｕｔはハイレベルの電圧Ｖｄｄのままである。
【００４１】
次に、図５に示したように、入力電圧Ｖｉｎ１がローレベルの電圧Ｖｓｓからハイレベルの電圧Ｖｄｄに変化し（つまり立ち上がり）、期間ｔ２から期間ｔ３に移行する。これにより、トランジスタＴ１、Ｔ３、Ｔ４がオン状態となり、トランジスタＴ２のゲートおよび出力端子ＯＵＴはローレベルの電圧Ｖｓｓに充電され、トランジスタＴ２はオフ状態となる。この時、入力電圧Ｖｉｎ２はＶｓｓとなっているので、トランジスタＴ６のゲート電圧もＶｓｓとなる。更に、期間ｔ３においても、入力電圧Ｖｉｎ３はハイレベルの電圧Ｖｄｄと、ローレベルの電圧Ｖｓｓとを交互に繰り返すが、これによって、各ノードの電圧値は変化しない。
【００４２】
一定時間経過後、図６に示したように、入力電圧Ｖｉｎ１がハイレベルの電圧Ｖｄｄとなっており、かつ入力電圧Ｖｉｎ３がローレベルの電圧Ｖｓｓとなっている時、入力電圧Ｖｉｎ２がローレベルの電圧Ｖｓｓからハイレベルの電圧Ｖｄｄに変化し（つまり立ち上がり）、期間ｔ３から期間ｔ４に移行する。この時、入力電圧Ｖｉｎ２からトランジスタＴ３を介して電流が流れ、トランジスタＴ６のゲート電圧がローレベルの電圧Ｖｓｓから増加する。一定時間経過後、トランジスタＴ６のゲート電圧はＶｄｄ−Ｖｔｈ３という電位となる。なお、Ｖｔｈ３は、トランジスタＴ３の閾値電圧である。
【００４３】
次に、図７に示したように、入力電圧Ｖｉｎ３がローレベルの電圧Ｖｓｓからハイレベルの電圧Ｖｄｄに変化し（つまり立ち上がり）、期間ｔ４から期間ｔ５に移行する。これにより、トランジスタＴ４がオン状態となり、トランジスタＴ５のゲート電圧がＶｄｄ−Ｖｔｈ４へと変化する。なお、Ｖｔｈ４は、トランジスタＴ４の閾値電圧である。この時、入力電位Ｖｉｎ１がハイレベルの電圧Ｖｄｄとなっている。そのため、トランジスタＴ７はオン状態となっており、トランジスタＴ２のゲート電圧がローレベルの電圧Ｖｓｓとなっているので、トランジスタＴ５がオンする。
【００４４】
その結果、図７に示したように、高電圧線Ｌ３からトランジスタＴ６、Ｔ５、Ｔ７を介して低電圧線Ｌ１に貫通電流が流れ、一定時間経過後、トランジスタＴ６のソース電圧がＶａという電圧となり、トランジスタＴ２のゲート電圧がＶｂという電圧となる。この時、トランジスタＴ２のゲート−ソース間電圧（Ｖｂ−Ｖｓｓ）がトランジスタＴ２の閾値電圧Ｖｔｈ２より小さければ、高電圧線Ｌ２から低電圧線Ｌ１に電流は流れない。なお、この時、トランジスタＴ５のゲート電圧の変化が容量素子Ｃ３を介してトランジスタＴ６のソースに入力される。しかし、前述のように、トランジスタＴ５、Ｔ７がオンしているので、トランジスタＴ６のソース電圧の変化は駆動に影響を与えない。
【００４５】
最後に、図８に示したように、入力電位Ｖｉｎ１がハイレベルの電圧Ｖｄｄからローレベルの電圧Ｖｓｓに変化し（つまり立ち下がり）、期間ｔ５から期間ｔ６に移行する。これにより、トランジスタＴ３、Ｔ７がオフ状態となる。この時、高電圧線Ｌ３からトランジスタＴ６、Ｔ５、Ｔ７を介して電流が流れるので、トランジスタＴ６のソース電圧と、トランジスタＴ２のゲート電圧が上昇する。トランジスタＴ６のソース電圧の変化が容量素子Ｃ３を介してトランジスタＴ５のゲート電圧に入力され、トランジスタＴ５のゲート電圧が増加し、Ｖｚという電圧となる。また、トランジスタＴ２のゲート電圧がＶｓｓ＋Ｖｔｈ２を超えると、トランジスタＴ２のゲート−ソース間電圧がＶｔｈ２よりも大きくなるので、トランジスタＴ２がオンする。その結果、高電圧線Ｌ２からトランジスタＴ２を介して電流が流れ、トランジスタＴ２のソース電圧（出力電圧Ｖｏｕｔ）が上昇を開始する。この時、トランジスタＴ２のゲート−ソース間には容量素子Ｃ１が接続されているので、トランジスタＴ２のゲート電圧はソース電圧の上昇によっても増加する。トランジスタＴ２のゲート電圧がＶｚ−Ｖｔｈ５よりも大きくなった時、トランジスタＴ５はオフし、トランジスタＴ２のゲート電圧は容量素子Ｃ１を介したソース電圧の増加によってのみ上昇を続ける。最終的に、トランジスタＴ２のゲート電圧はＶｘという電圧となり、ハイレベルの電圧Ｖｄｄが出力電圧Ｖｏｕｔとして出力される。
【００４６】
以上のようにして、本実施の形態のインバータ回路１では、入力端子ＩＮ１に入力されたパルス信号の信号波形（例えば図２（Ａ））をほぼ反転させたパルス信号（例えば図２（Ｄ））が出力端子ＯＵＴから出力される。
【００４７】
[効果]
ところで、例えば、図１６に示したような従来のインバータ回路１０は、２つのｎチャネルＭＯＳ型のトランジスタＴ１０，Ｔ２０が直列接続された単チャネル型の回路構成となっている。インバータ回路１０では、例えば、図１７に示したように、入力電圧ＶｉｎがＶｓｓとなっている時、出力電圧ＶｏｕｔがＶｄｄとはならず、Ｖｄｄ−Ｖｔｈとなってしまう。つまり、出力電圧Ｖｏｕｔには、トランジスタＴ２０の閾値電圧Ｖｔｈが含まれており、出力電圧Ｖｏｕｔは、トランジスタＴ２の閾値電圧Ｖｔｈのばらつきの影響を大きく受けてしまう。
【００４８】
そこで、例えば、図１８のインバータ回路２０に示したように、トランジスタＴ２０のゲートとドレインとを互いに電気的に分離し、ドレインの電圧Ｖｄｄよりも高い電圧Ｖｓｓ２（＝Ｖｄｄ＋Ｖｔｈ）が印加される高電圧配線Ｌ３０にゲートを接続することが考えられる。また、例えば、図１９のインバータ回路３０に示したようなブートストラップ型の回路構成が考えられる。
【００４９】
しかし、図１６、図１８、図１９のいずれの回路においても、入力電圧Ｖｉｎがハイとなっている時、つまり、出力電圧Ｖｏｕｔがローとなっている時まで、トランジスタＴ１０，Ｔ２０を介して、高電圧配線Ｌ２０側から低電圧配線Ｌ１０側に向かって電流（貫通電流）が流れてしまう。その結果、インバータ回路での消費電力も大きくなってしまう。
【００５０】
一方、本実施の形態のインバータ回路１では、入力端子ＩＮ１から印加される電圧に応じてオンオフするトランジスタＴ３と、制御素子１０とを介して、入力電圧Ｖｉｎ２がトランジスタＴ２のゲートに入力される。そのため、入力電圧Ｖｉｎ１，Ｖｉｎ２がともにハイレベルの電圧Ｖｄｄとなっている期間においては、入力電圧Ｖｉｎ３がハイレベルの電圧Ｖｄｄとなっているときだけ、トランジスタＴ１，Ｔ２の双方のゲートにオン電圧が印加される。つまり、トランジスタＴ１，Ｔ２が同時にオンする期間を、入力電圧Ｖｉｎ３によって制御することができる。その結果、図１６、図１８、図１９に記載のインバータ回路と比べて、貫通電流を少なくすることができ、消費電力を抑えることができる。
【００５１】
＜２．変形例＞
上記実施の形態では、トランジスタＴ５のゲート−ドレイン間に容量素子Ｃ３が設けられている。これにより、トランジスタＴ６のソース電圧の上昇が容量素子Ｃ３を介してトランジスタＴ５のゲートに入力されるので、トランジスタＴ５のゲート電圧がＶｄｄ＋Ｖｔｈ５よりも大きくなっていた。そのため、トランジスタＴ６のドレインに接続されている高電圧線Ｌ３を高電圧線Ｌ２に置き換えた場合には、期間ｔ６においてトランジスタＴ５がオンしてしまい、トランジスタＴ２のゲート電圧がハイレベルの電圧Ｖｄｄとなってしまう。従って、出力電圧Ｖｏｕｔをハイレベルの電圧Ｖｄｄとすることができない。
【００５２】
そこで、上記実施の形態において、容量素子Ｃ３を省略し、高電圧線Ｌ３を高電圧線Ｌ２に置き換えてもよい（図９）。このようにした場合には、期間ｔ６において、トランジスタＴ６のソース電圧の増加はトランジスタＴ５のゲートには入力されず、トランジスタＴ５のゲート電圧がＶｄｄ−Ｖｔｈ５（＜Ｖｄｄ）となる。そのため、トランジスタＴ２のゲート電圧およびトランジスタＴ６のソース電圧がＶｄｄ−Ｖｔｈ４−Ｖｔｈ５を超えると、トランジスタＴ５はオフする。その結果、期間ｔ６において、トランジスタＴ２のゲート電圧をＶｄｄ＋Ｖｔｈ２より大きくすることができ、出力電圧ＶｏｕｔとしてＶｄｄを出力することが可能となる。
【００５３】
＜３．適用例＞
図１０は、上記実施の形態およびその変形例に係るインバータ回路１の適用例の一例である表示装置１００の全体構成の一例を表したものである。この表示装置１００は、例えば、表示パネル１１０と、表示パネル１１０を駆動する駆動回路１２０とを備えている。
【００５４】
（表示パネル１１０）
表示パネル１１０は、複数の表示画素１１４が２次元配置された表示領域１１０Ａを有しており、各表示画素１１４が駆動回路１２０によって駆動されることにより、表示領域１１０Ａに映像を表示するものである。各表示画素１１４は、互いに隣り合う３つの画素１１３Ｒ，１１３Ｇ，１１３Ｂからなる。なお、以下では、各画素１１３Ｒ，１１３Ｇ，１１３Ｂの総称として画素１１３を適宜、用いるものとする。
【００５５】
画素１１３Ｒは、有機ＥＬ素子１１１Ｒおよび画素回路１１２を含んで構成されている。画素１１３Ｇは、有機ＥＬ素子１１１Ｇおよび画素回路１１２を含んで構成されている。画素１１３Ｂは、有機ＥＬ素子１１１Ｂおよび画素回路１１２を含んで構成されている。有機ＥＬ素子１１１Ｒは赤色光を発する有機ＥＬ素子であり、有機ＥＬ素子１１１Ｇは緑色光を発する有機ＥＬ素子であり、有機ＥＬ素子１１１Ｂは青色光を発する有機ＥＬ素子である。なお、以下では、有機ＥＬ素子１１１Ｒ，１１１Ｇ，１１１Ｂの総称として有機ＥＬ素子１１１を適宜、用いるものとする。
【００５６】
図１１は、表示領域１１０Ａ内の回路構成の一例を、後述の書込線駆動回路１２４の一例と共に表したものである。表示領域１１０Ａ内には、複数の画素回路１１２が個々の有機ＥＬ素子１１１と対となって２次元配置されている。各画素回路１１２は、例えば、有機ＥＬ素子１１１に流れる電流を制御する駆動トランジスタＴ１００と、信号線ＤＴＬの電圧を駆動トランジスタＴ１００に書き込む書き込みトランジスタＴ２００と、保持容量Ｃｓとによって構成されたものであり、２Ｔｒ１Ｃの回路構成となっている。駆動トランジスタＴ１００および書き込みトランジスタＴ２００は、例えば、ｎチャネルＭＯＳ型の薄膜トランジスタ（ＴＦＴ）により形成されている。駆動トランジスタＴ１００または書き込みトランジスタＴ２００は、例えば、ｐチャネルＭＯＳ型のＴＦＴであってもよい。
【００５７】
表示領域１１０Ａにおいて、複数の書込線ＷＳＬが行状に配置され、複数の信号線ＤＴＬが列状に配置されている。なお、書込線ＷＳＬが本発明の「走査線」の一具体例に相当する。表示領域１１０Ａには、さらに、複数の電源線ＰＳＬ（電源電圧の供給される部材）が書込線ＷＳＬに沿って行状に配置されている。各信号線ＤＴＬと各書込線ＷＳＬとの交差点近傍には、有機ＥＬ素子１１１が１つずつ設けられている。各信号線ＤＴＬは、後述の信号線駆動回路１２３の出力端と、書き込みトランジスタＴ２００のドレイン電極およびソース電極のいずれか一方の電極に接続されている。各書込線ＷＳＬは、後述の書込線駆動回路１２４の出力端と、書き込みトランジスタＴ２００のゲート電極に接続されている。各電源線ＰＳＬは、後述の電源線駆動回路１２５の出力端と、駆動トランジスタＴ１００のドレイン電極およびソース電極のいずれか一方の電極に接続されている。書き込みトランジスタＴ２００のドレイン電極およびソース電極のうち信号線ＤＴＬに未接続の方の電極は、駆動トランジスタＴ１００のゲート電極と、保持容量Ｃｓの一端に接続されている。駆動トランジスタＴ１００のドレイン電極およびソース電極のうち電源線ＰＳＬに未接続の方の電極と保持容量Ｃｓの他端とが、有機ＥＬ素子１１１のアノード電極（図示せず）に接続されている。有機ＥＬ素子１１１のカソード電極は、例えば、グラウンド線ＧＮＤに接続されている。
【００５８】
（駆動回路１２０）
次に、駆動回路１２０内の各回路について、図１０、図１１、図１２を参照して説明する。なお、図１２は、同期信号の波形の一例と、駆動回路１２０から各書込線ＷＳＬに出力される電圧波形の一例とを表したものである。駆動回路１２０は、タイミング生成回路１２１、映像信号処理回路１２２、信号線駆動回路１２３、書込線駆動回路１２４および電源線駆動回路１２５を有している。また、駆動回路１２０は、上記実施の形態およびその変形例における各種電源（具体的には低電圧線Ｌ１および高電圧線Ｌ２，Ｌ３等に接続された電源）も有している。
【００５９】
タイミング生成回路１２１は、映像信号処理回路１２２、信号線駆動回路１２３、書込線駆動回路１２４、および電源線駆動回路１２５が連動して動作するように制御するものである。タイミング生成回路１２１は、例えば、外部から入力された同期信号１２０Ｂに応じて（同期して）、上述した各回路に対して制御信号１２１Ａを出力するようになっている。
【００６０】
映像信号処理回路１２２は、外部から入力された映像信号１２０Ａに対して所定の補正を行うと共に、補正した後の映像信号１２２Ａを信号線駆動回路１２３に出力するようになっている。所定の補正としては、例えば、ガンマ補正や、オーバードライブ補正などが挙げられる。
【００６１】
信号線駆動回路１２３は、制御信号１２１Ａの入力に応じて（同期して）、映像信号処理回路１２２から入力された映像信号１２２Ａを各信号線ＤＴＬに印加して、選択対象の画素１１３に書き込むものである。なお、書き込みとは、駆動トランジスタＴ１００のゲートに所定の電圧を印加することを指している。
【００６２】
信号線駆動回路１２３は、例えばシフトレジスタ（図示せず）を含んで構成されており、画素１１３の各列に対応して、１段ごとにバッファ回路（図示せず）を備えている。この信号線駆動回路１２３は、制御信号１２１Ａの入力に応じて（同期して）、各信号線ＤＴＬに対して、例えば、２種類の電圧（Ｖｏｆｓ、Ｖｓｉｇ）を出力可能となっている。具体的には、信号線駆動回路１２３は、各画素１１３に接続された信号線ＤＴＬを介して、書込線駆動回路１２４により選択された画素１１３へ２種類の電圧（Ｖｏｆｓ、Ｖｓｉｇ）を順番に供給するようになっている。
【００６３】
ここで、オフセット電圧Ｖｏｆｓは、信号電圧Ｖｓｉｇの値に依らず一定電圧値となっている。また、信号電圧Ｖｓｉｇは、映像信号１２２Ａに対応する電圧値となっている。信号電圧Ｖｓｉｇの最小電圧はオフセット電圧Ｖｏｆｓよりも低い電圧値となっており、信号電圧Ｖｓｉｇの最大電圧はオフセット電圧Ｖｏｆｓよりも高い電圧値となっている。
【００６４】
書込線駆動回路１２４は、例えばシフトレジスタ（図示せず）を含んで構成されており、画素１１３の各行に対応して、１段ごとにバッファ回路２を備えている。バッファ回路２は、上述したインバータ回路１を複数含んで構成されたものであり、入力端に入力されたパルス信号の位相とほぼ同一位相のパルス信号を出力端から出力するものである。書込線駆動回路１２４は、制御信号１２１Ａの入力に応じて（同期して）、各書込線ＷＳＬに対して、２種類の電圧（Ｖｄｄ、Ｖｓｓ）を出力可能となっている。具体的には、書込線駆動回路１２４は、各画素１１３に接続された書込線ＷＳＬを介して、駆動対象の画素１１３へ２種類の電圧（Ｖｄｄ、Ｖｓｓ）を供給し、書き込みトランジスタＴ２００を制御するようになっている。例えば、図１９に示したように、制御信号１２１Ａとして、クロックｃｋと、スキャンパルスｓｐが入力されると、書込線駆動回路１２４は、複数の書込線ＷＳＬに対して、波高値がＶｄｄで、幅が２Ｈのパルスを含む電圧Ｖｓ（ｉ）（１≦ｉ≦Ｎ、ｉおよびＮは正の整数）を、パルスの位相を１Ｈずつずらしながら順番に出力するようになっている。
【００６５】
ここで、電圧Ｖｄｄは、書き込みトランジスタＴ２００のオン電圧以上の値となっている。電圧Ｖｄｄは、例えば、閾値補正、移動度補正、発光動作の際に、書込線駆動回路１２４から出力される電圧値である。電圧Ｖｓｓは、書き込みトランジスタＴ２００のオン電圧よりも低い値となっており、かつ、電圧Ｖｄｄよりも低い値となっている。
【００６６】
電源線駆動回路１２５は、例えばシフトレジスタ（図示せず）を含んで構成されており、例えば、画素１１３の各行に対応して、１段ごとにバッファ回路（図示せず）を備えている。この電源線駆動回路１２５は、制御信号１２１Ａの入力に応じて（同期して）、２種類の電圧（ＶｃｃＨ、ＶｃｃＬ）を出力可能となっている。具体的には、電源線駆動回路１２５は、各画素１１３に接続された電源線ＰＳＬを介して、駆動対象の画素１１３へ２種類の電圧（ＶｃｃＨ、ＶｃｃＬ）を供給し、有機ＥＬ素子１１１の発光および消光を制御するようになっている。
【００６７】
ここで、電圧ＶｃｃＬは、有機ＥＬ素子１１１の閾値電圧と、有機ＥＬ素子１１１のカソードの電圧とを足し合わせた電圧よりも低い電圧値である。また、電圧ＶｃｃＨは、有機ＥＬ素子１１１の閾値電圧と、有機ＥＬ素子１１１のカソードの電圧とを足し合わせた電圧以上の電圧値である。
【００６８】
表示装置１００では、各画素１１３において画素回路１１２がオンオフ制御され、各画素１１３の有機ＥＬ素子１１１に駆動電流が注入されることにより、正孔と電子とが再結合して発光が起こり、その光が外部に取り出される。その結果、表示パネル１１０の表示領域１１０Ａにおいて画像が表示される。
【００６９】
ところで、本適用例では、例えば、書込線駆動回路１２４内のバッファ回路２は、上述したインバータ回路１を複数含んで構成されている。これにより、バッファ回路２内を流れる貫通電流はほとんど存在しないので、バッファ回路２の消費電力を抑えることができる。
【００７０】
また、本適用例において、書込線駆動回路１２４は、例えば、図１３、図１４に示したように、書込線ＷＳＬごとに設けられたインバータ回路１の出力端子ＯＵＴから出力される信号（出力電圧Ｖｏｕｔ（ｉ）＝Ｖｓ（ｉ））（またはそれに対応する信号）を書込線ＷＳＬに出力するようになっていてもよい。書込線駆動回路１２４は、さらに、ｉ−１段目の書込線ＷＳＬに対応して設けられたインバータ回路１の出力端子ＯＵＴから出力される信号（出力電圧Ｖｏｕｔ（ｉ−１））（またはそれに対応する信号）を反転させた反転信号を、入力端子ＩＮ２に入力するようになっていてもよい。
【００７１】
このようにした場合には、入力端子ＩＮ２に入力する制御信号を生成する回路を別途、設ける必要がなくなるので、表示装置１００の回路構成を簡略化することができる。なお、図１５に示したように、容量素子Ｃ３を省略し、高電圧線Ｌ３を高電圧線Ｌ２に置き換えたものを書込線ＷＳＬごとのインバータ回路１として用いてもよい。
【００７２】
以上、実施の形態、変形例および適用例を挙げて本発明を説明したが、本発明は実施の形態等に限定されるものではなく、種々変形が可能である。
【００７３】
例えば、上記適用例では、上記実施の形態およびその変形例に係るインバータ回路１が書込線駆動回路１２４の出力段に用いられていたが、書込線駆動回路１２４の出力段の代わりに、電源線駆動回路１２５の出力段に用いられていてもよいし、書込線駆動回路１２４の出力段と共に、電源線駆動回路１２５の出力段に用いられていてもよい。
【００７４】
なお、上記実施の形態およびその変形例に係るインバータ回路１を電源線駆動回路１２５の出力段に用いる場合には、例えば、低電圧線Ｌ１に対してＶｃｃＬを出力する電源（図示せず）を接続し、高電圧線Ｌ２に対してＶｃｃＨを出力する電源（図示せず）を接続し、高電圧線Ｌ３に対してＶｃｃＨ＋Ｖｔｈ５を出力する電源（図示せず）を接続すればよい。
【符号の説明】
【００７５】
１，２０，３０…インバータ回路、２…バッファ回路、１００…表示装置、１１０…表示パネル、１１０Ａ…表示領域、１１１，１１１Ｒ，１１１Ｇ，１１１Ｂ…有機ＥＬ素子、１１２…画素回路、１１３，１１３Ｒ，１１３Ｇ，１１３Ｂ…画素、１１４…表示画素、１２０…駆動回路、１２０Ａ，１２２Ａ…映像信号、１２０Ｂ…同期信号、１２１…タイミング生成回路、１２１Ａ…制御信号、１２２…映像信号処理回路、１２３…信号線駆動回路、１２４…書込線駆動回路、１２５…電源線駆動回路、Ａ，Ｂ…端子、Ｃ，Ｄ…接続点、Ｃ１，Ｃ２，Ｃ３…容量素子、Ｃｓ…保持容量、ＤＴＬ…信号線、ＧＮＤ…グラウンド線、ＩＮ１，ＩＮ２，ＩＮ３…入力端子、Ｌ１…低電圧線、Ｌ２，Ｌ３…高電圧線、ＯＵＴ…出力端子、ＰＳＬ…電源線、Ｓ１，Ｓ２…電源、ｔ１〜ｔ６…期間、Ｔ１〜Ｔ７，Ｔ１０，Ｔ２０，Ｔ３０…トランジスタ、Ｔ１００…駆動トランジスタ、Ｔ２００…書き込みトランジスタ、Ｖｃｃ，ＶｃｃＨ，ＶｃｃＬ，Ｖｄｄ，Ｖｓｓ…電圧、Ｖｉｎ１，Ｖｉｎ２，Ｖｉｎ３…入力電圧、Ｖｏｆｓ…オフセット電圧、Ｖｏｕｔ…出力電圧、Ｖｓｉｇ…信号電圧、Ｖｔｈ，Ｖｔｈ２，Ｖｔｈ３，Ｖｔｈ４，Ｖｔｈ５，Ｖｔｈ７…閾値電圧、ＷＳＬ…書込線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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