(57)【特許請求の範囲】
【請求項１】
予定の領域のそれぞれのダミー・フィル形状及び能動ゲートのゲート周囲長の和が一様となり、総ゲート周辺密度がチップに亘って一様となるように、前記ダミー・フィル形状のゲート周囲長対ゲート面積の比を調整するステップを含む、ダミー・フィルの形成方法。 
【請求項２】
複数の予定の領域内に前記ダミー・フィル形状を発生する前に、能動トランジスタの回路設計を決定する、請求項１に記載の方法。
【請求項３】
前記複数の予定の領域は、回路素子の機能及びチップの使用可能面積のうちの少なくとも１つに従って分割される、請求項１に記載の方法。
【請求項４】
前記チップの前記予定の領域のそれぞれ内の複数のダミー・ゲートに対するゲート周囲長の和を計算するステップを含む、請求項１に記載の方法。
【請求項５】
前記和は、少なくとも前記ダミー・フィル形状に対して与えられる、請求項４に記載の方法。
【請求項６】
前記ダミー・フィル形状は、これの周りにスペーサ材料を有する、請求項５に記載の方法。
【請求項７】
前記計算するステップは、前記予定の領域のそれぞれに対する組み合わせられたダミー・フィル形状に対する組み合わせられたゲート周辺領域密度が一様になる時を決定する、請求項４に記載の方法。
【請求項８】
前記ステップは反復的である、請求項１に記載の方法。
【請求項９】
ダミー・フィル形状をコンピュータ装置を用いて生成する、ダミー・フィルの形成方法であって、
各ローカル領域のダミー・フィル形状と能動ゲートとのゲート周辺長の合計が一様となるように種々の形状のダミー・フィル形状を生成し、その結果、チップ全域に亘るゲート周辺密度を一様にし、
複数のダミー・フィルのゲート周辺長の総和を計算し、
ダミー・フィル形状のゲート周囲長対ゲート面積の比を調整して、チップ全域に亘り、各ローカル領域が、一様なゲート周辺長及び一様なゲート面積を有するようにし、
前記総和は少なくともダミー・フィル形状のゲート周辺長の和であり、そして、
ダミー・フィルはダミー・フィルの周りのスペーサ材料を含む、
ダミー・フィルの形成方法。
【請求項１０】
ダミー・フィル形状をコンピュータ装置を用いて生成する、ダミー・フィルの形成方法であって、
各ローカル領域のダミー・フィル形状と能動ゲートとのゲート周辺長の合計が一様となるように種々の形状のダミー・フィル形状を生成し、その結果、チップ全域に亘るゲート周辺密度を一様にし、
複数のダミー・フィルのゲート周辺長の総和を計算し、
ダミー・フィル形状のゲート周囲長対ゲート面積の比を調整して、チップ全域に亘り、各ローカル領域が、一様なゲート周辺長及び一様なゲート面積を有するようにする、
ダミー・フィルの形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スペーサ・フィル構造のための設計構造に関する。更に具体的にいうならば、本発明は、スペーサ・フィル構造並びにデバイスの特性変動を減少するための製造方法及び設計構造に関する。
【背景技術】
【０００２】
デバイスの特性変動を最小にすることは、デバイスがあるノードから他のノードに縮小されるにつれて重要性が増している。しかしながら、デバイスが縮小されるにつれて、総計的な特性変動が多くのデバイス・コンポーネントに対して増大し、そしてこれらの影響を減少する方法を見出すことが製品レベルの重要性を届けることに対して重要である。例えば、追加の変動をもたらす１つの素子は、厚さが変動するチップ・スペーサと向かい合っている。
【０００３】
更に具体的にいうと、シリコン技術が、集積度及び縮小のレベルの増大を常にもたらすにつれて、集積回路の設計者は、生産性を向上させることに常に挑戦し、そして同等またはより少ない手段を用いて次第に大きくなる回路設計を製作する。それぞれが集積回路（ＩＣ）の一部のための所定の構造を含む、“マクロ”と呼ばれる小さな回路素子が、この挑戦に取り組むために反復的に使用されることができる。例えば、回路素子を反復的に使用することは、ＩＣの設計者がチップの設計セクションを常に再設計することをなくし、従って、生産性を改善する。結果として、ＩＣ設計素子を使用する設計再使用方法は、ＩＣ設計の主要な部分になっている。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、ＩＣ設計素子を使用する設計者は、これらのＩＣ回路素子に対して予測される機能を有する製品を作ることに挑戦している。１つの挑戦は、ＩＣ設計の異なる場所にある同じ回路素子の２つ以上の実例の電気的動作を同じにすることである。このことは、レイアウトが完成した後そして設計者が全ての回路解析を行った後に全体の設計に配置されるダミー形状を自動的に発生することと調和しない。
【０００５】
具体的にいうと、もしも設計システムが、“ダミー・フィル”または他の自動的に発生されるダミー形状を自動的に配置することを使用するならば、ダミー・フィル形状は、回路素子の周りに自動的に配置される。もしも回路素子が敏感な回路であるならば、設計者は、回路素子機能の全ての具体値が、ＩＣ内の他の具体値とできる限り一致することを望む。このことは、自動的に発生されるダミー形状と調和しない。その理由は、これらが、ＩＣ設計に亘って一定のグリッドに配置され、その結果回路素子機能の具体値は、これが配置されるローカルな環境が異なると異なる値になる。即ち、ＩＣ設計内に配置されるとき、同じ回路素子の異なる具体値が例えばダミー・フィル及び開口の形状のような同じローカル環境で生じるという補償はない。
【０００６】
結果的に生じる電気的パラメータ（例えば、抵抗、キャパシタンス等）のどのような不一致をも設計者は知ることができず、そしてこれらの不一致は、今検討中の精密回路の機能を劣化するように働く。更に具体的にいうと、トランジスタが同じように設計されたとしても、結果的なデバイスは、ダミー・フィル形状の位置及び形状に基づいて、最初の設計と異なるものになる。即ち、デバイスのトランジスタ（ゲート）の形状及び密度は、ダミー・フィル形状がチップに配置されている領域に影響し、次いでこれがトランジスタの特性に影響する。
【０００７】
一例として、デバイスの密度は、ダミー・フィル形状の形状及び数に影響し、即ち、トランジスタの数が多くなるほどダミー・フィル・スペーサのためのスペースが少なくなる。そして、このような変動に基づいて、トランジスタの性能及び特性が影響を受け、これにより速度及び電力消費の間のトレードオフが生じる。例えば、設計に一様がなくなると、高速及び低速のトランジスタを生じ、そして高電力消費及び低電力消費のトランジスタを生じる。これを出発点とすると、高速のデバイスは、最も遅いトランジスタにより制限を受ける。同様に、デバイスは、大きな電力を消費する。
【０００８】
この問題を解決するために、多くの設計者は、敏感な回路の近辺にダミー形状を自動的に配置することを禁止し、全ての必要なダミー形状を手動で配置した。しかしながら、このやり方は、設計者にとって困難なものであり、そして一般的に製造効率及びプロセス・ウインドウに損失を与える。従って、上述の欠陥及び制限を解決することがこの分野で望まれてきた。
【課題を解決するための手段】
【０００９】
本発明の第１の態様において、ダミー・フィル構造は、デバイスの異なる領域内に複数のダミー・フィル形状を有し、これらは、ゲート周囲長対ゲート面積の比（gate perimeter to gate area ratio）がチップに亘って一様な総周辺密度（total perimeter density）を生じるように構成される。
【００１０】
実施例において、ダミー・フィル形状は、デバイスの非能動領域内のゲート構造である。ダミー・フィル形状は、デバイスの同じ領域又は異なる領域において種々な形状を有する。例示的な形状は、Ｅ字型の形状、Ｃ字型の形状、同心状パターン、平行及び垂直なゲート部分並びに平行ゲートを含む。これらの異なる形状は、これら異なる形状の周辺部の周りのスペーサ材料を含む。スペーサ材料の面積対ゲート面積の比は、異なる形状について互いに異なる。スペーサ材料は、デバイスの非能動領域の少なくとも一部分に形成される。非能動ゲート及びスペーサ材料は、ダミー・フィル形状を形成し、そして基板の非能動部分に垂直であり、基板に重なり、基板を過ぎて延び、又はデバイスの非能動領域を形成する基板内に完全に含まれる。
【００１１】
本発明の他の態様において、本発明の方法は、ゲート周辺密度（gate perimeter density）及びゲート領域密度(gate area density) がチップに亘って一様になるように、各ローカル領域（チップ内の一部の領域）内のダミー・フィル形状のゲート周囲長(gate perimeter)及び能動ゲートのゲート周囲長(gate perimeter)の和がほぼ一様になるように、異なる形状のダミー・フィル形状を生成するステップを含む。
【００１２】
本発明の他の態様において、ダミー・フィル形状生成装置は、デバイスの互いに異なる領域のそれぞれに亘ってほぼ一様な周辺領域密度（perimeter area density）が得られるまで、デバイスに亘る互いに異なるダミー・フィル形状を調整又は修正するように構成されたモジュールを含む。
【００１３】
本発明の更に他の態様において、集積回路を設計、製造又はテストする設計構造がコンピュータ読み取り可能な記憶媒体に記憶される。設計構造は、ゲート周囲長対ゲート面積の比がチップに亘って一様な総周辺密度を生じるように構成されている、デバイスの異なる領域内の複数のダミー・フィル形状を含む。
【図面の簡単な説明】
【００１４】
【図１】本発明に従う一様な周辺領域密度のためのダミー・フィル構造の例を示す図である。
【図２】本発明に従う一様な周辺領域密度のためのダミー・フィル構造の例を示す図である。
【図３】本発明に従う一様な周辺領域密度のためのダミー・フィル構造の例を示す図である。
【図４】本発明に従う一様な周辺領域密度のためのダミー・フィル構造の例を示す図である。
【図５】本発明に従う一様な周辺領域密度のためのダミー・フィル構造の例を示す図である。
【図６】本発明に従う設計環境のブロックを示す図である。
【図７】本発明に従うプロセス・ステップを行う流れを示す図である。
【図８】半導体設計、製造またはテストあるいはこれらにおいて使用される設計プロセスの流れを示す図である。
【発明を実施するための形態】
【００１５】
本発明は、スペーサ・フィル構造のための設計構造に関し、更に具体的にいうならば、スペーサ・フィル構造、並びにデバイスの特性変動を減少するための製造方法及び設計構造に関する。更に具体的にいうならば、本発明は、スペーサが一様な厚さを形成するように、ゲート周辺密度（gate perimeter density）がチップに亘って一様となるように、ゲート周辺密度を制御する方法及び設計構造を提供する。実施例において、ゲート周囲長（gate perimeter）は、能動ゲート及びダミー・ゲートを含む。有利なことにこれは、スペーサの厚さの改善された一様性を生じ、従って、デバイスの性能を改善する。従って、本発明による結果的なデバイスは、設計された速度及び電力消費を最適に達成する。
【００１６】
実施例において、ダミー・ゲート構造の形状を調整することにより、ゲート周囲長対ゲート面積の比を変更することが可能である。このことは、ゲート領域密度（これはリソグラフィックにパターン化し、エッチングしそしてアニールするために重要である）を修正することなく、ローカル領域のゲート周辺密度（gate perimeter density）を修正することを可能にする。かくして、本発明により、総周辺密度がチップに亘って一様になるように、総ゲート周辺密度（total gate perimeter density）を制御することができる。
【００１７】
図１乃至図５は、本発明に従う一様な周辺領域密度のためのダミー・フィル構造の例を示す。図１乃至図５は正しい縮尺で描かれていないこと、そして本発明の実施においては、ゲート周囲長及びゲート面積は、ゲート周囲長及びゲート面積が一様になるように修正されることに注目されたい。これらの代表的な実施例から明らかなように、ダミー・ゲート構造の形状を調整することにより、ゲート周囲長対ゲート面積の比を変更し、これによりゲート領域密度を修正することなくローカル領域内のゲート周辺密度を修正することを可能にする。当業者ならば、これらの実施例が一様な厚さを形成するスペーサを生じることを理解するであろう。又、当業者ならば、図１乃至図５のダミー・フィル構造は、本発明により意図される種々な形状のうちの例示的な例であることを理解するであろう。従って、本発明は、標準的なフィル形状と非標準的なフィル形状との組み合わせを含む多くの異なるフィル構造を意図する。図１乃至図５に示されている形状は、本発明の特徴を制限するものではない。
【００１８】
更に具体的に説明すると、図１乃至図５は、デバイスの非能動領域２００内に形成された異なる形状のダミー・ゲート１００を示す。ダミー・ゲート１００は通常のリソグラフィック・プロセス及びエッチング・プロセスを使用して製造されることができ、そして例えばポリシリコンからなる。非能動領域２００は、例えばシリコン基板である。図１乃至図５は、互いに異なるゲート１００のそれぞれの周りに形成されたスペーサ材料３００を示す。スペーサ材料３００は、この分野で周知の例えばシリコンの熱酸化物、窒化物又はシリコンの酸化物及び窒化物の組合わせでもよい。スペーサ材料３００は、通常の付着プロセス及びエッチング・プロセスを使用して付着及び整形されることができ、但しこれらのプロセスについては詳述しない。理解されるように、ダミー・ゲート及びそれぞれのスペーサ材料はダミー・フィル構造を形成する。
【００１９】
本発明の実施において、ダミー・ゲート１００の形状を種々な形にすることにより、ダミー・ゲート１００の周りのスペーサ密度（スペーサの面積）を制御することを可能にする。次いで、このことは、設計者に、スペーサの厚さが一様な厚さとなるように、チップに亘ってゲート周辺密度を一様になるように制御させる。ゲート周囲長は能動ゲート及びダミー・ゲートを含む。本発明の実施において、ダミー・ゲート構造の形状を調整することにより、ゲート周囲長対ゲート面積の比を変更することが可能になる。このことは、ゲート領域密度（これはリソグラフィ、パターニング、エッチング及びアニールのために重要である）を修正することなくローカル領域内のゲート周辺密度を修正することを可能にする。かくして、デバイスに亘る面積を一様にするためにゲート面積対ゲート周囲長の比を修正することの結果として、デバイスに亘る処理の一様性を確実にすることができる。例えば全体のデバイスに亘る熱アニール及びエッチング・プロセスのような処理の一様性は、デバイスが設計速度及び電力消費で動作することを確実にする。即ち、本発明は、大きな漏洩のゲート若しくは小さな漏洩のゲートまたは漏洩のないゲートを生じるプロセス変動を減少し、従って種々なトランジスタに亘って一貫したＶｔを生じる。
【００２０】
図１は、平行部分及び垂直部分を含むＥ字型の形状を示す。この実施例において、ダミー・ゲート１００及びスペーサ材料３００は、基板の非能動部分２００を超えて延びる。図２は、格子パターンの複数のダミー・ゲート１００を示す。更に具体的にいうと、図２は、９個の個別のダミー・ゲート１００を示し、これらのそれぞれの周辺領域は、スペーサ材料３００で充填されている。この実施例において、ダミー・ゲート１００及びスペーサ材料３００の幾つかは、基板の非能動部分２００を越えて延びる。図３は、Ｃ字型のダミー・ゲート１００を示す。この実施例において、Ｃ字型形状のダミー・ゲート１００の脚部及びスペーサ材料３００の一部は基板の非能動領域２００を超えて延びる。図４は、３個の平行な部分からなるダミー・ゲート１００を示す。この実施例及び他の実施例において、ダミー・フィル形状を形成するゲート及びスペーサ材料は、デバイスの非能動領域を形成する基板に対して垂直にすることができる。図５は、ほぼ同心状のパターンのダミー・ゲート１００を示し、スペーサ材料３００のための大きな領域がこの構造の中央にある。
【００２１】
上述のように、ゲート周辺長対ゲート面積の比を変更するための他の形状もまた本発明により意図される。又、これらの図面から明らかなように、ゲート周辺密度をチップに亘って一様になるように制御することが可能なので、スペーサは一様な厚さを形成する。このことは、異なるパターンが異なる領域に使用されることができるので、能動トランジスタ上のスペーサ材料の厚さが、デバイスに亘って更に一様になることを確実にする。これらの図から明らかなように、そして本発明により意図されているように、ダミー・フィル形状を形成するゲート及びスペーサ材料は、基板に対して垂直であり、基板に重なり、基板を過ぎて延び、そしてデバイスの非能動領域を形成する基板内に完全に含まれる。
【００２２】
かくして、異なる周囲長を有する異なる形状の結果として、能動ゲートの周りのスペーサの厚さを制御することが可能である。スペーサ材料３００の厚さの一様性は、注入位置がデバイス相互間で更に一様になるので、改善されたデバイス性能を生じる。このようにして、トランジスタしたがってデバイスの動作速度及び電力消費は、更に一様で又は一貫性のあるものとなる。
【００２３】
環境及びシステムの概要
図６は、本発明に従う設計環境９０のブロック図を示す。設計環境９０は、設計者が集積回路（ＩＣ）を設計するためのカストマー設計システム９２及び設計を受けとり、設計を修正しそしてＩＣを生成する製造設計システム９４を含む。代表的に、製造設計システム９４のカストマーは、カストマー設計システム９２上で集積回路を設計し、そしてこのシステム９４による製造のためのデータを与える。しかしながら、この環境は説明のためのものであり、本発明は他の環境において使用されることができることを理解されたい。
【００２４】
説明を簡単にするために、製造設計システム９４の構造のみについて説明する。カストマー設計システム９２も又同様な構造を含むことができる。システム９４は、コンピュータ・プログラム・コードとしてコンピュータ１０２にインプリメントされて示されている。コンピュータ１０２は、メモリ１１２，処理ユニット（ＰＵ）１１４，入出力（Ｉ／Ｏ）インターフェース１１６及びバス１１８を含むものとして示されている。更に、コンピュータ１０２は、外部Ｉ／Ｏデバイス／リソース１２０及び記憶システム１２２を通信するものとして示されている。バス１１８は、コンピュータ１０２，Ｉ／Ｏデバイス１２０及び記憶システム１２２のそれぞれの間の通信リンクをもたらす。Ｉ／Ｏデバイス１２０は、ユーザとコンピュータ１０２との相互動作をさせる任意のデバイス（例えばキーボード、ポインティング・デバイス、表示装置等）を含む。
【００２５】
一般的に、プロセッサ１１４は、メモリ１１２または記憶システム１２２あるいはその両方に記憶されている例えばシステム９４のようなコンピュータ・プログラム・コードを実行する。コンピュータ・プログラム・コードを実行している間に、プロセッサ１１４は、メモリ１１２，記憶システム１２２またはＩ／Ｏデバイス１２０あるいはこれらからまたはこれらへデータを読み取りまたは書き込むことができる。
【００２６】
これの代わりに、ユーザは、コンピュータ１０２と通信するために他のコンピュータ（図示せず）と相互動作することができる。この場合、Ｉ／Ｏデバイス１１６は、ネットワーク（例えば、ネットワーク・システム、ネットワーク・アダプタ、Ｉ／Ｏポート、モーデム等）を介してコンピュータ１０２が１つ以上の他のコンピュータと通信できるようにする任意のデバイスを含むことができる。ネットワークは、種々なタイプの通信リンクの任意の組み合わせを含むことができる。例えば、ネットワークは、有線通信方式または無線通信方式あるいはこれらの組み合わせを利用するアドレス可能な接続を含むことができる。この場合、コンピュータ・デバイス（例えば、コンピュータ１０２）は、例えば、イーサネット、ＷｉＦｉまたは他の通常の通信標準のような通常のネットワーク・コネクティビティを利用することができる。更に、ネットワークは、インターネット、広域ネットワーク（ＷＡＮ）、ローカル・エリア・ネットワーク（ＬＡＮ），ブイ・ピー・エヌ（ＶＰＮ）等を含む１つ以上の任意の型のネットワークを含むことができる。通信がインターネットを介して行われる場合には、コネクティビティは、通常のＴＣＰ／ＩＰソケット・ベースのプロトコルにより提供され、そしてコンピュータ・デバイスは、インターネットへのコネクティビティを設立するためにインターネット・サービス・プロバイダを利用する。
【００２７】
メモリ１１２または記憶システム１２２あるいはその両方は、１つ以上の物理的な場所に存在することができる。メモリ１１２または記憶システム１２２あるいはその両方は、磁気媒体、光学媒体、ランダム・アクセス・メモリ（ＲＡＭ）、読み取り専用メモリ（ＲＯＭ）、データ・オブジェクト等を含むコンピュータ読み取り可能な媒体または通信媒体あるいはその両方のような種々な組み合わせを含む。更に、１つ以上の追加のコンポーネント（例えば、システム・ソフトウエア、マス・コプロセッサ等）が、コンピュータ１０２に含まれることができることを理解されたい。コンピュータ１０２は、例えば、ネットワーク・サーバ、デスクトップ・コンピュータ、ラップトップ、携帯デバイス等のような任意の型の計算デバイスを含むことができる。
【００２８】
製造設計システム９４は、ダミー形状発生器１０４及び他のシステム・コンポーネント１０６を含む。ダミー・フィル形状パターンは、本発明に従ってダミー形状発生器１０４により回路素子相互間に自動的に発生される。例えば、例えば能動デバイスのような回路素子の密度及び寸法に従って、ダミー形状発生器１０４は、デバイス全体に亘ってゲート周辺密度を一様にするように、デバイス全体に亘って異なるダミー・フィル形状を選択する。これにより、一様な製造プロセスが可能となり、従って全体のデバイス性能に影響を与えるプロセス変動を排除できる。カストマー設計システム９２は、回路素子配置器１１０を含むことができる。ユーザは、カストマー設計システム９２の回路素子配置器１１０を使用して回路設計に亘って回路素子を配置することができる。
【００２９】
方法：
図７は、図６の環境にインプリメントされる本発明のステップを行う流れ図である。本発明は、全体的にハードウエアである実施例、全体的にソフトウエアである実施例若しくはハードウエア及びソフトウエア・エレメントの両方を含む実施例の形を取ることができる。ソフトウエア・エレメントは、ファームウエア、常駐ソフトウエア、マイクロコード等である。更に、本発明は、コンピュータまたは任意の命令実効システムによりまたはこれらと関連して使用されるプログラム・コードを与えるコンピュータ使用可能なまたはコンピュータ読み取り可能な媒体からアクセス可能なコンピュータ・プログラム製品の形を取ることができる。これについて説明すると、コンピュータ使用可能なまたはコンピュータ読み取り可能な媒体は、命令実効システム、装置若しくはデバイスによりまたはこれらと関連して使用されるプログラムを含み、記憶し、通信し、伝播しまたは転送することができる任意の装置でよい。媒体は、電子的、磁気的、光学的、電磁気的システム、赤外線システム、半導体システム（または装置若しくはデバイス）、または伝播媒体である。コンピュータ読み取り可能な媒体の例は、半導体若しくはソリッド・ステート・メモリ、磁気テープ、取り外し可能なコンピュータ・ディスケット、ランダム・アクセス・メモリ（ＲＡＭ）、読み取り専用メモリ（ＲＯＭ）、ハード磁気ディスク及び光学ディスクを含む。光学ディスクの現時点での例は、コンパクト・ディスク−読み取り専用メモリ（ＣＤ−ＲＯＭ），コンパクト・ディスク−読み取り／書き込み（ＣＤ−Ｒ／Ｗ）及びＤＶＤを含む。
【００３０】
実施例において、本発明は、定期料金制または料金払い制あるいはその両方で本発明のステップを行う方法を提供する。即ち、例えばデザイン・ハウスのようなサービス・プロバイダが、ここで説明するプロセスを行うことを勧める。この場合、サービス・プロバイダは、１以上のカストマーのために本発明のプロセス・ステップを行うコンピュータ施設を生成、維持、配置、サポート等を提供する。次いで、サービス・プロバイダは、定期契約または料金払契約に基づいてカストマーからの支払いを受け、またはサービス・プロバイダは、１以上の第３者への広告内容の収入からの支払いを受けとる。
【００３１】
図７を参照すると、ステップ１０１において、回路素子の設計（デザイン）が、例えばカストマー設計システムの回路素子配置器を使用して与えられる。ステップ１０５において、この設計が製造設計システムに与えられる。任意選択的なステップ１１０において、ダミー形状発生器は、チップの空のスペースに一般的なダミー・フィル形状を発生する。この実施例ではステップ１１５において、ダミー形状発生器は、回路素子の機能、チップの使用面積または他の方法によりチップを複数の領域に分割する。ステップ１２０において、ダミー形状発生器は、ダミー・フィル形状（非能動デバイス）及び能動デバイスを含む領域毎の総ゲート周囲長（例えば、この領域内のゲート周囲長の和）を計算する。
【００３２】
ステップ１２５において、ダミー形状発生器は、ゲート周囲長対ゲート面積の比が、チップに亘って一様である総周辺密度を生じたか否かを調べる。もしもイエスであれば、ステップ１２６においてＩＣデバイスが製造される。もしもノーであれば、ステップ１３０において、ダミー形状発生器は、総ゲート周囲長対ゲート面積の比が、チップに亘って一様である総周辺密度を生じることを確実にするように、ダミー・フィル形状を調整する。この調整が完了すると、ＩＣデバイスが製造されることができる。
【００３３】
上述のプロセスは、一様な密度が計算されるまで繰返して行われることができる。ステップ１１０が省略されて、ダミー形状発生器が、能動回路素子の設計に基づいて、ダミー・フィル形状及びこのダミー・フィル形状の周りのスペーサ材料の面積を計算する。
【００３４】
図８は、例えば、半導体設計、製造及びテストあるいはこれらにおいて使用される例示的な設計の流れ９００のブロック図を示す。この設計の流れ９００は、設計されつつあるＩＣの型に依存して変更されることができる。例えば、特定用途向けＩＣ（ＡＳＩＣ）を製造するための設計の流れ９００は、標準コンポーネントを設計するための設計の流れ９００と異なることができ、または例えばＡｌｔｅｒａ（「Ｒ」）社またはＸｉｌｉｎｘ（「Ｒ」）社により提案されているプログラマブル・ゲート・アレイ（ＰＧＡ）若しくはフィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）のようなプログラマブル・アレイへ設計をインスタンス化する設計の流れ９００と異なることができる。設計構造９２０は、望ましくは設計プロセス９１０への入力であり、そしてＩＰプロバイダ、コア・デベロッパー若しくは設計会社からの入力であり、または設計の流れのオペレータ若しくは他のソースから発生されることができる。設計構造９２０は、図面若しくはＨＤＬ，ハードウエア記述言語（例えば、Ｖｅｒｉｌｏｇ，ＶＨＤＬ，Ｃ等）の形式の図１乃至図５に示されているような本発明の実施例からなる。設計構造９２０は、１つ以上のコンピュータ読み取り可能な媒体に含まれることができる。例えば、設計構造９２０は、図１乃至図５に示されているような本発明の実施例のテキスト・ファイルまたはグラフィック表示でもよい。設計プロセス９１０は、望ましくは図１乃至図５に示されている本発明の実施例をネット・リスト９８０に合成（変換）し、ここで、ネット・リスト９８０は、集積回路設計内の素子及び回路への接続を記述する、例えば、配線、トランジスタ、論理ゲート、制御回路、Ｉ／Ｏ、モデル等のリストであり、そして少なくとも１つのコンピュータ読み取り可能な媒体に記録される。例えば、この媒体は、ＣＤ，コンパクト・フラッシュ・メモリ、他のフラッシュ・メモリ、インターネットまたは他のネットワーク適合手段により送られるデータのパケットでもよい。合成は、ネット・リスト９８０が回路の設計仕様及びパラメータに依存して１回以上再合成される繰り返しプロセスである。
【００３５】
設計プロセス９１０は、例えば、所定の製造技術（例えば種々な技術ノード、３２ｎｍ、４５ｎｍ、９０ｎｍ等）に対するモデル、レイアウト及び符号表示を含む１組の共通に使用される素子、回路及びデバイスを収容するライブラリィ・エレメント９３０，設計仕様９４０，特性データ９５０，検証データ９６０，設計ルール９７０及びテスト・データ・ファイル９８５（これはテスト・パターン及び他のテスト情報を含む）からの種々な入力を使用する。更に、設計プロセル９１０は、例えばタイミング分析、検証、設計ルール・チェック、配置及びルート動作のような標準的な回路設計プロセスを含む。集積回路技術設計の分野の当業者ならば、本発明の精神及び範囲から逸脱することなく、設計プロセス９１０において、電子設計自動ツール及びアプリケーションを使用できることを理解するであろう。本発明の設計構造は、任意の特定な設計の流れに限定されない。
【００３６】
設計プロセス９１０は、望ましくは図１乃至図５に示されている本発明の実施例を任意の追加の回路設計またはデータ（もしもあるならば）と共に第２の設計構造９９０に変換する。データ構造９９０は、集積回路のレイアウト・データの交換に使用されるデータ・フォーマットまたはシンボリック・データ・フォーマット（例えば、ＧＤＳＩＩ（ＧＤＳ２），ＧＬ１，ＯＡＳＩＳ，マップ・ファイル、またはこのような設計構造を記憶するのに適する任意の他のフォーマット）あるいはその両方のフォーマットで記憶媒体に常駐する。設計構造９９０は、図１乃至図５に示されている本発明の実施例を製造するために、例えば、シンボリック・データ、マップ・ファイル、テスト・データ・ファイル、設計コンテント・ファイル、製造データ、レイアウト・パラメータ、配線、金属レベル、ビア、形状、製造ラインを通してルートするデータ、半導体製造において要求される任意の他のデータのような情報を含む。次いで、設計構造９９０は、ステージ９９５に進み、ここで、例えば、設計構造９９０は、テープ・アウトに進み、製造のためにリリースされ、マスク・ハウスにリリースされ、他の設計ハウスに送られ、カストマーへ送り返される等の動作を行う。
【００３７】
上述の方法は、集積回路チップの製造において使用される。本発明が半導体チップを製造する場合、製造された集積回路チップは、製造者からベア・ダイとしてロウ・ウエハ（即ち、複数のまだパッケージされていないチップを有する単一ウエハ）の形で、またはパッケージされた形で出荷される。後者の場合、チップは、シングル・チップ・パッケージ（例えば、マザーボードまたは他の高レベルのキャリアに固定されるリードを有するプラスチック・キャリア）に、またはマルチチップ・パッケージ（例えば、両面若しくは片面上に相互接続または埋め込み相互接続を有するセラミック・キャリア）に装着される。いずれの場合にも、次いでチップは、（ａ）例えばマザーボードのような中間製品または（ｂ）最終製品の一部として、他のチップ、個別回路素子または信号処理デバイスと集積される。最終製品は、玩具及び他の低価格（ロウ・エンド）製品から表示装置、キーボード、他の入力デバイス及び中央プロセッサを有するコンピュータ製品に亘る集積回路チップを含む任意の製品である。
【００３８】
上記の説明は、本発明を説明するためのものであり、本発明を特定は形態に限定するものではない。本発明の範囲及び精神から逸脱することなく、多くの修正及び変更が可能であることは、当業者ならば理解するであろう。
【符号の説明】
【００３９】
９０  設計環境
９２  カストマー設計システム
１００  ダミー・ゲート
９４  製品設計システム
１０２  コンピュータ
１０４  ダミー形状発生器
１０６  システム・コンポーネント
１１０  回路素子配置器
１１２  記憶システム
１１４  プロセッサ
１１６  Ｉ／Ｏインターフェース
１１８  バス
１２０  外部Ｉ／Ｏデバイス／リソース
１２２  記憶システム
２００  デバイスの非能動領域
３００  スペーサ材料
９００  設計の流れ
９１０  設計プロセス
９２０  設計構造
９３０  ライブラリィ・エレメント
９４０  設計仕様
９５０  特性データ
９６０  検証データ
９７０  設計ルール
９８０  ネット・リスト
９８５  テスト・データ・ファイル
９９０  設計構造
９９５  ステージ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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