(57)【特許請求の範囲】
【請求項１】
抵抗値の変化によりデータを記憶する不揮発性の第１可変抵抗素子、及び前記第１可変抵抗素子を選択する選択トランジスタを含む第１メモリセルと、
複数の前記第１メモリセルが平面状に配列して設けられた第１メモリ層と、
抵抗値の変化によりデータを記憶する不揮発性の第２可変抵抗素子、及び前記第２可変抵抗素子を選択する選択ダイオードを含む第２メモリセルと、
複数の前記第２メモリセルが平面状に配列して設けられた第２メモリ層と、
を具備し、
複数の前記第２メモリ層が、前記第１メモリ層の上方に積層して設けられており、
前記第１メモリ層と、前記第１メモリ層に含まれる前記第１メモリセルと異なる前記第２メモリセルを含む前記第２メモリ層とは、記憶されるデータの重要度に応じて使い分けられることを特徴とする半導体装置。
【請求項２】
前記第２メモリセルは、前記第１メモリ層及び前記第２メモリ層の積層方向に、前記可変抵抗素子及び前記選択ダイオードが積層してなることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２メモリセルは、前記第１メモリ層及び前記第２メモリ層の積層方向から見た場合の面積が、前記第１メモリセルより小さいことを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記第２メモリ層は、
複数の第２ビットラインと、
前記複数の第２ビットラインに対し交差する方向に設けられた複数の第２ワードラインと、
を含み、
前記第２メモリセルは、前記第２ビットラインと前記第２ワードラインとの交差領域に設けられ、その一端が前記第２ビットラインに、他端が前記第２ワードラインに接続され、
前記複数の第２メモリ層のうち上下方向に隣接する２つの第２メモリ層は、前記第２ビットライン及び前記第２ワードラインのいずれかを共有する、
ことを特徴とする請求項１から３のうちいずれか１項に記載の半導体装置。
【請求項５】
前記複数の第２メモリ層のうち上下方向に隣接する２つの第２メモリ層のうち、上側の層に含まれる前記第２メモリセルと、下側の層に含まれる前記第２メモリセルとは、最小加工寸法の半分の寸法だけずらして設けられていることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第１メモリセルは、
１つの前記選択トランジスタと、
前記選択トランジスタのドレイン端子またはソース端子に接続された１つの前記第１可変抵抗素子と、
からなることを特徴とする請求項１から５のうちいずれか１項に記載の半導体装置。
【請求項７】
前記第１メモリ層及び前記第２メモリ層を支持する半導体基板を具備し、
前記選択トランジスタの少なくとも一部は、前記半導体基板内に形成されていることを特徴とする請求項１から６のうちいずれか１項に記載の半導体装置。
【請求項８】
前記第１メモリ層は、
前記選択トランジスタが形成された選択トランジスタ層と、
前記選択トランジスタ層の上方に形成され、前記第１可変抵抗素子が形成された第１可変抵抗素子層と、
を含むことを特徴とする請求項１から７のうちいずれか１項に記載の半導体装置。
【請求項９】
前記第１メモリ層は、
複数の第１ビットラインと、
前記複数の第１ビットラインに対し交差する方向に設けられた複数の第１ワードラインと、
前記複数の第１ビットラインに沿った方向に設けられた複数のソースラインと、
を含み、
前記第１メモリセルは、前記第１ビットラインと前記第１ワードラインとの交差領域に設けられ、その一端が前記第１ビットラインに、他端が前記ソースラインに接続され、
前記複数の第１メモリセルのうち隣接する２つの第１メモリセルは、前記ソースラインを共有している、
ことを特徴とする請求項１から８のうちいずれか１項に記載の半導体装置。
【請求項１０】
前記可変抵抗素子は、遷移金属酸化物からなることを特徴とする請求項１から９のうちいずれか１項に記載の半導体装置。
【請求項１１】
前記選択ダイオードは、前記遷移金属酸化物と金属電極からなるショットキーダイオードであることを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記第１メモリセルは、電源投入時に読み出されるブートプログラム、及びＯＳプログラムのうち少なくとも一方を含むデータを記憶することを特徴とする請求項１から１１のうちいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的に消去及び書込みが可能な不揮発性メモリを備えた半導体装置に関する。
【背景技術】
【０００２】
近年、可変抵抗の抵抗率を変化させることによりデータを記憶する不揮発性のメモリ素子を備えたメモリ装置が開発されている。このようなメモリ素子の例として、三元系カルコゲナイド（Ｃｈａｌｃｏｇｅｎｉｄｅ）等の相変化物質を用いたＰＲＡＭ（Ｐｈａｓｅ  ｃｈａｎｇｅ  ＲＡＭ）や、巨大磁気抵抗効果を用いたＣＭＲ（ｃｏｌｏｓｓａｌ  ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ  ｅｆｆｅｃｔ）素子、遷移金属酸化膜（Ｔｒａｎｓｆｅｒ Ｍｅｔａｌ Ｏｘｉｄｅ）の抵抗変化物質を用いたＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ  ＲＡＭ）がある。
【０００３】
上記のメモリ素子へのデータの書き込みは、メモリ素子内の可変抵抗に所定条件の電圧パルスを印加し、可変抵抗の抵抗値を変化させることにより行う。メモリ素子へのアクセス制御は、メモリ素子に接続されたメモリ選択素子を介して行われる。
【０００４】
特許文献１には、メモリ選択素子にトランジスタを用いたメモリ装置が開示されている。特許文献２には、メモリ選択素子にダイオードを用いたメモリ装置が開示されている。また、特許文献３には、ダイオードやトランジスタのような能動素子を用いずにメモリ素子へのアクセスを制御するメモリ装置が開示されている。
【特許文献１】特表２００７−５１１８９５
【特許文献２】特表２００５−５２２０４５
【特許文献３】特開２００５−１５９３５９
【発明の開示】
【発明が解決しようとする課題】
【０００５】
メモリ選択素子にトランジスタを用いたメモリ装置は、制御が容易かつ信頼性が高いため、データ保持性及び書き換え耐性に優れる。その反面、トランジスタを形成するために比較的大きな領域が必要となるため、メモリ素子の高集積化が難しいというデメリットが存在する。このため、起動時に読み込まれるブートプログラムやＯＳ等の、高い信頼性が要求されるデータを記憶する用途に適しているが、大容量のデータを記憶する用途には不向きである。
【０００６】
メモリ選択素子にダイオードを用いたメモリ装置は、ダイオードがトランジスタに比べて小さな領域に形成することができ、縦方向への積層も容易であることから、大容量化に適している。その反面、メモリ素子へのアクセス制御は、メモリ素子に接続されたビットライン及びソースラインの電圧レベルを制御することにより行うため、制御が難しく信頼性が低いというデメリットが存在する。このため、動画データや音声データをはじめとする大容量のデータを記憶する用途に適しているが、信頼性が低いことからディスターブやリークの問題が発生しやすく、重要なデータを記憶する用途には不向きである。以上のように、従来のメモリ装置においては、記憶されるデータの特性によりその用途が制限されてしまうという課題が存在した。
【０００７】
本発明は、記憶容量の大容量化及び動作安定性の向上の双方を実現可能な半導体装置を提供することを目的とする。さらに、かかる半導体装置の小型化・低コスト化を実現することを目的とする。
【課題を解決するための手段】
【０００８】
本発明は、抵抗値の変化によりデータを記憶する不揮発性の第１可変抵抗素子、及び前記第１可変抵抗素子を選択する選択トランジスタを含む第１メモリセルと、複数の前記第１メモリセルが平面状に配列して設けられた第１メモリ層と、抵抗値の変化によりデータを記憶する不揮発性の第２可変抵抗素子、及び前記第２可変抵抗素子を選択する選択ダイオードを含む第２メモリセルと、複数の前記第２メモリセルが平面状に配列して設けられた第２メモリ層と、を具備し、複数の前記第２メモリ層が、前記第１メモリ層の上方に積層して設けられていることを特徴とする半導体装置である。本発明によれば、記憶するデータの特性に応じて第１メモリ層及び第２メモリ層を使い分けることにより、効率的にデータを記憶することができるため、記憶容量の大容量化及び動作安定性の向上を同時に達成することができる。また、第１メモリ層の上方に複数の第２メモリ層を積層した構造とすることで、半導体装置を小型化・低コスト化することができる。
【０００９】
上記構成において、前記第２メモリセルは、前記第１メモリ層及び前記第２メモリ層の積層方向に、前記可変抵抗素子及び前記選択ダイオードが積層してなる構成とすることができる。この構成によれば、第２メモリ層をさらに高集積化することができる。
【００１０】
上記構成において、前記第２メモリセルは、前記第１メモリ層及び前記第２メモリ層の積層方向から見た場合の面積が、前記第１メモリセルより小さい構成とすることができる。この構成によれば、第２メモリ層をさらに高集積化することができる。
【００１１】
上記構成において、前記第２メモリ層は、複数の第２ビットラインと、前記複数の第２ビットラインに対し交差する方向に設けられた複数の第２ワードラインと、を含み、前記第２メモリセルは、前記第２ビットラインと前記第２ワードラインとの交差領域に設けられ、その一端が前記第２ビットラインに、他端が前記第２ワードラインに接続され、前記複数の第２メモリ層のうち上下方向に隣接する２つの第２メモリ層は、前記第２ビットライン及び前記第２ワードラインのいずれかを共有する構成とすることができる。この構成によれば、第２ワードラインまたは第２ビットラインを共有することにより第２メモリ層を薄く形成することができるため、第２メモリ層をさらに高集積化することができる。
【００１２】
上記構成において、前記複数の第２メモリ層のうち上下方向に隣接する２つの第２メモリ層のうち、上側の層に含まれる前記第２メモリセルと、下側の層に含まれる前記第２メモリセルとは、最小加工寸法の半分の寸法だけずらして設けられている構成とすることができる。
【００１３】
上記構成において、前記第１メモリセルは、１つの前記選択トランジスタと、前記選択トランジスタのドレイン端子またはソース端子に接続された１つの前記第１可変抵抗素子と、からなる構成とすることができる。この構成によれば、１つの第１可変抵抗素子を１つの選択トランジスタで選択するため、第１メモリセルの動作の信頼性を向上させることができる。
【００１４】
上記構成において、前記第１メモリ層及び前記第２メモリ層を支持する半導体基板を具備し、前記選択トランジスタの少なくとも一部は、前記半導体基板内に形成されている構成とすることができる。この構成によれば、半導体基板内のスペースを有効に活用することで、第１メモリ層をさらに高集積化することができる。
【００１５】
上記構成において、前記第１メモリ層は、前記選択トランジスタが形成された選択トランジスタ層と、前記選択トランジスタ層の上方に形成され、前記第１可変抵抗素子が形成された第１可変抵抗素子層と、を含む構成とすることができる。この構成によれば、第１メモリセルを上下方向に形成するため、第１メモリ層をさらに高集積化することができる。
【００１６】
上記構成において、前記第１メモリ層は、複数の第１ビットラインと、前記複数の第１ビットラインに対し交差する方向に設けられた複数の第１ワードラインと、前記複数の第１ビットラインに沿った方向に設けられた複数のソースラインと、を含み、前記第１メモリセルは、前記第１ビットラインと前記第１ワードラインとの交差領域に設けられ、その一端が前記第１ビットラインに、他端が前記ソースラインに接続され、前記複数の第１メモリセルのうち隣接する２つの第１メモリセルは、前記ソースラインを共有している構成とすることができる。この構成によれば、隣接する２つの第１メモリセルがソースラインを共有するため、第１メモリ層をさらに高集積化することができる。
【００１７】
上記構成において、前記可変抵抗素子は、遷移金属酸化物からなる構成とすることができる。
【００１８】
上記構成において、前記選択ダイオードは、前記遷移金属酸化物と金属電極からなるショットキーダイオードである構成とすることができる。この構成によれば、ＰＮ接合型ダイオードを用いる場合に比べ、第２メモリセルを小型化することができる。
【００１９】
上記構成において、前記第１メモリセルは、電源投入時に読み出されるブートプログラム、及びＯＳプログラムのうち少なくとも一方を含むデータを記憶する構成とすることができる。この構成によれば、動作の信頼性が高い第１メモリセルに、ブートプログラムまたはＯＳプログラムを記憶することで、半導体装置の動作の安定性を向上させることができる。
【発明の効果】
【００２０】
本発明に係る半導体装置は、データ保持の信頼性に優れる第１メモリ層と、記憶容量の大きい第２メモリ層とを備えており、これらを適宜使い分けることにより効率的にデータの記憶を行うことができるため、記憶容量の大容量化及び動作安定性の向上を同時に達成することができる。また、第１メモリ層と第２メモリ層とを上下方向に積層することにより、半導体装置の小型化・低コスト化を図ることができる。
【発明を実施するための最良の形態】
【００２１】
以下、図面を用い本発明に係る実施例について説明する。
【実施例１】
【００２２】
図１は実施例１に係る半導体装置の構成を示したブロック図である。データを記憶する領域であるメモリ１０は、第１メモリ層１２及び第２メモリ層１４の２つの記憶領域を備えている。メモリ１０は三次元構造を有しており、複数の第２メモリ層１４が第１メモリ層１２の上方に積層して設けられている。この点については後段にて詳細に説明する。制御部２０は、外部から入力されるコマンドに応じて、アドレスデコーダ２２、昇圧回路２４、及び入出力部２６を制御することにより、メモリ１０に対するデータの書き込み及び読み出しを制御する。アドレスデコーダ２２は、外部から入力されるアドレス信号に応じて、メモリ１０内のメモリセルを選択する。昇圧回路２４は、メモリ１０に対しデータ書き込みのための高電圧を供給する。入出力部２６は、外部とメモリ１０との間でデータのやり取りを行う。
【００２３】
図２は図１における第１メモリ層１２の構成を示した回路図である。第１メモリ層１２は、複数の第１ビットラインＢＬｘと、第１ビットラインＢＬｘに対し交差する方向に設けられた複数のワードラインＷＬｘと、第１ビットラインＢＬｘに沿った方向に設けられた複数の第１ソースラインＳＬｘとを備えている。第１ビットラインＢＬｘとワードラインＷＬｘとの交差領域には第１メモリセルＭＣｘが設けられ、第１メモリセルＭＣｘの一端は第１ビットラインＢＬｘに、他端は第１ソースラインＳＬｘに接続されている。ワードラインＷＬｘの方向に隣接する２つの第１メモリセルＭＣｘ（例えば、ＭＣｘ０及びＭＣｘ１）は、第１ソースラインＳＬｘ（例えば、ＳＬｘ０）を共有している。以上のように第１メモリ層１２には、複数の第１メモリセルＭＣｘが平面状に配列して設けられている。第１メモリセルＭＣ１の数は、記憶容量に応じて任意の数とすることが可能であるが、図２はその一部について示したものである。
【００２４】
第１メモリセルＭＣｘは、１つの第１可変抵抗素子ＲＥｘと、１つの選択トランジスタＴＲｘから構成される。選択トランジスタＴＲｘのドレイン端子は第１ビットラインＢＬｘに、ソース端子は可変抵抗素子ＲＥｘに、ゲート端子はワードラインＷＬｘにそれぞれ接続されている。第１可変抵抗素子ＲＥｘの他端は第１ソースラインＳＬｘに接続されている。第１メモリセルＭＣｘは、第１可変抵抗素子ＲＥｘの抵抗値の変化によりデータを記憶する。例えば、第１可変抵抗素子ＲＥｘが高抵抗状態及び低抵抗状態の２つのうちいずれかに変化する場合、メモリセル１つあたり１ビットのデータを記憶することができる。選択トランジスタＴＲは、ゲート端子に印加される電圧に応じて、第１可変抵抗素子ＲＥｘと第１ビットラインＢＬｘとを導通させることにより、第１可変抵抗素子ＲＥｘを選択する。
【００２５】
図３は図２における第１メモリセルＭＣｘの構造を模式的に示した上面図である。第１メモリ層１２及び第２メモリ層１４を支持する半導体基板３０の上面には、Ｐ型ウェル及びＮ型の拡散領域（共に不図示、図４にて図示）が形成されている。第１ビットラインＢＬｘにはビットラインコンタクト３２が、第１ソースラインＳＬｘにはソースラインコンタクト３４がそれぞれ形成され、下方に形成された拡散領域とそれぞれ接続されている。第１可変抵抗素子ＲＥｘは、ソースラインコンタクト３４内に設けられている。選択トランジスタＴＲは、ビットラインコンタクト３２及びソースラインコンタクト３４に対応した半導体基板３０を含む領域に設けられている。半導体基板３０の上方で、第１ビットラインＢＬｘと第１ソースラインＳＬｘの間の領域には、選択トランジスタＴＲのゲート３６が設けられている。ゲート３６は、ワードラインコンタクト３８により、ワードラインＷＬと接続されている。
【００２６】
第１メモリセルＭＣｘは、第１可変抵抗素子ＲＥｘ及び選択トランジスタＴＲを含む領域に形成され、実質的なセルの大きさは図中の領域３９に相当する。第１メモリセルＭＣｘのセル面積は、最小加工寸法をＦとした場合に、例えば８Ｆ２〜９Ｆ２とすることができる。
【００２７】
図４は図３のＡ−Ａ１線に沿った模式的な断面図である。例えばシリコンからなる半導体基板３０の上面にＰ型ウェル４６が形成され、Ｐ型ウェル４６内にはＮ型の拡散領域４０及び４１が形成されている。拡散領域４０は選択トランジスタＴＲのドレイン端子であり、ビットラインコンタクト３２を介して第１ビットラインＢＬｘと接続されている。拡散領域４１は選択トランジスタＴＲのソース端子であり、ソースラインコンタクト３４を介して第１ソースラインＳＬｘと接続されている。ソースラインコンタクト３４内には、第１可変抵抗素子ＲＥｘが設けられている。第１可変抵抗素子ＲＥｘは、例えばＣｕＯ２等の遷移金属酸化物からなる抵抗変化素子を用いて形成される。その他にも、例えば三元系カルコゲナイド等の相変化物質を用いることができる。いずれも、所定の大きさの電圧パルスを所定時間印加することにより、抵抗値を任意に変化させることができる。また、第１ビットラインＢＬｘ、第１ソースラインＳＬｘ、及びワードラインＷＬｘの配線は、例えばアルミニウム等の金属により形成することができる。ビットラインコンタクト３２およびソースラインコンタクト３４は、例えばタングステン等の金属を含む導電性部材４２を用いて形成することができる。なお、図４では絶縁部材であるゲート酸化膜及び層間絶縁膜の表示を省略している。
【００２８】
本実施例では、例えば拡散工程を用いることにより、選択トランジスタＴＲの一部（ドレイン端子及びソース端子）を半導体基板内に形成している。これにより、通常はバルクとなる領域を有効活用して、半導体装置を小型化することができる。また、選択トランジスタＴＲのソースラインコンタクト３４内に第１可変抵抗素子ＲＥｘが形成されているため、第１メモリ層１２は、選択トランジスタＴＲが形成された選択トランジスタ層５０の上方に、第１可変抵抗素子ＲＥｘが形成された第１可変抵抗素子層５２が設けられた構成となっている。このような積層構造を採用することにより、第１メモリセルＭＣｘの面積を低減することができる。
【００２９】
図５は第２メモリ層１４の構成を示した回路図である。また、図６は図５の一部の構成を示した斜視図である。第２メモリ層１４は、複数の第２ビットラインＢＬｚと、第２ビットラインＢＬｚに対し交差する方向に設けられた複数の第２ソースラインＳＬｚを備えている。第２ビットラインＢＬｚと第２ソースラインＳＬｚの交差領域には、第２メモリセルＭＣｚが設けられ、その一端が第２ビットラインＢＬｚに、他端が第２ソースラインＳＬｚに接続されている。以上のように第２メモリセルＭＣｚは、複数の第２メモリセルＭＣｚが平面状に配列して設けられている。図５を参照に、複数の第２メモリ層１４ａ〜１４ｄは、不図示の第１メモリ層１２の上方に積層して設けられている。また、複数の第２メモリ層１４ａ〜１４ｄのうち、上下方向に隣接する２つの第２メモリ層は、第２ビットラインＢＬｚ及び第２ソースラインＳＬｚのいずれかを共有している。例えば、第２メモリ層１４ａ及び１４ｂは、第２ソースラインＳＬｚ１０及びＳＬｚ１１を共有している。これにより、第２メモリ層をさらに高集積化することができる。
【００３０】
図５を参照に、第２メモリセルＭＣｚは、１つの第２可変抵抗素子ＲＥｚと、１つの選択ダイオードＳＤから構成される。選択ダイオードＳＤはカソード側が第２ソースラインＳＬｚに接続され、アノード側は第２可変抵抗素子ＲＥｚに直列接続されている。第２可変抵抗素子ＲＥｚの他端は第２ビットラインＢＬｚに接続されている。第２メモリセルＭＣｚは、第１メモリセルＭＣｘの場合と同じく、第２可変抵抗素子ＲＥｚの抵抗値の変化によりデータを記憶する。選択ダイオードＳＤは、第２ビットラインＢＬｚと第２ソースラインＳＬｚとの電位差に応じて、第２可変抵抗素子ＲＥｚを選択する。すなわち、非選択時には第２ビットラインＢＬｚがローレベル、第２ソースラインＳＬｚがハイレベルに設定されることで、選択ダイオードＳＤには逆バイアスが印加されるため、第２可変抵抗素子ＲＥｚに電流は流れない。選択時には第２ビットラインＢＬｚがハイレベル、第２ソースラインＳＬｚがローレベルに設定されることで、選択ダイオードＳＤには順バイアスが印加されるため、第２可変抵抗素子ＲＥｚに電流が流れる。
【００３１】
図７は図６のＢ−Ｂ１線に沿った断面図である。第２メモリセルＭＣｚは、第２可変抵抗素子ＲＥｚと、その両端に設けられた電極６０から構成される。一例として、第２可変抵抗素子ＲＥｚを遷移金属酸化物であるＣｕＯ２、電極６０をＣｕから構成することができる。これにより、第２可変抵抗素子ＲＥｚと電極６０との境界に、電位障壁によるショットキーダイオードＳＤが形成される。これは、図５における選択ダイオードＳＤに相当する。選択ダイオードＳＤをショットキーダイオードとすることで、ＰＮ接合型ダイオードを用いる場合に比べて、メモリセルを小型化することができる。このように、第２メモリセルＭＣｚは、第１メモリ層１２と第２メモリ層１４の積層方向（上下方向）に、第２可変抵抗素子ＲＥｚ及び選択ダイオードＳＤが積層して構成される。また、第２ビットラインＢＬｚ及び第２ソースラインＳＬｚは、例えばアルミニウムなどの金属配線により形成することができる。以上のように、金属と絶縁体を交互に積層するいわゆるＭＩＭ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｉｏｎ  Ｍｅｔａｌ）構造を採用することにより、メモリセルを上下方向に容易に積層することができる。
【００３２】
図８は図６を上方向から見た上面図である。第２ビットラインＢＬｚと第２ソースラインＳＬｚの交差領域に、第２メモリセルＭＣｚが設けられている。第２メモリセルＭＣｚの実質的な大きさは領域６２に相当し、第２ビットラインＢＬｚ及び第２ソースラインＳＬｚの配線の幅、並びに配線間の間隔により決定される。第２メモリセルＭＣｚはセル選択にトランジスタではなくダイオードを用いているため、第１メモリ層１２及び第２メモリ層１４の積層方向から見た場合の面積が、第１メモリセルＭＣｘより小さい。第２メモリセルＭＣｚのセル面積は、例えば最小加工寸法をＦとした場合に４Ｆ２であり、第１メモリセルＭＣｘの面積（８Ｆ２〜９Ｆ２）の半分以下である。
【００３３】
図６〜図８においては、第１メモリ層１２及び第２メモリ層１４の積層方向から見た場合に、上下の第２メモリセルＭＣｚが重なるように第２メモリセルＭＣｚを配列したが、第２メモリセルＭＣｚの積層方法はこれに限定されるものではない。例えば、上下方向に隣接する２つの第２メモリ層１４のうち、上側の層に含まれる第２メモリセル（例えば、ＭＣｚ２０及びＭＣｚ２１）と、下側の層に含まれる第２メモリセル（例えば、ＭＣｚ１０及びＭＣｚ１１）とは、最小加工寸法Ｆの半分の寸法だけずらして設けられていてもよい。図９（ａ）は、このような方法で第２メモリセルＭＣｚを配列した第２メモリ層１４の構成を示した斜視図であり、図９（ｂ）は図９（ａ）のＣ−Ｃ１線に沿った断面図である。
【００３４】
本実施例に係る半導体装置は、選択トランジスタＴＲにより選択される第１メモリセルＭＣｘと、選択ダイオードＳＤにより選択される第２メモリセルＭＣｚとを備えている。選択トランジスタＴＲによる選択は、選択トランジスタＴＲのゲート端子に印加する電圧を制御することにより行われるため、制御が容易かつ信頼性が高い。このため、第１メモリセルＭＣｘはデータの保持性や信頼性に優れる。第１メモリセルＭＣｘには、例えばＯＳ等の基本プログラムや、電源投入時に読み込まれるブートプログラム等の、重要性の高いデータ（以下、コアデータ）を記憶する。これにより、本実施例に係る半導体装置、及び本実施例に係る半導体装置が組み込まれた電子機器の動作の安定性を向上させることができる。
【００３５】
選択ダイオードＳＤによるメモリセルの選択は、図５で説明したようにビットライン及びソースラインの電圧レベルを制御することにより行われるため、選択トランジスタＴＲを用いた制御に比べて制御が難しく信頼性が低い。その結果、選択ダイオードＳＤにより選択される第２メモリセルＭＣｚは、第１メモリセルＭＣｘに比べデータのディスターブやリーク等が発生する可能性が高い。一方で、第２メモリセルＭＣｚは積層が可能であり、第１メモリセルＭＣｘに比べてセル面積も小さいため、大容量化が容易である。このため、第２メモリセルＭＣｚには、部分的なデータの破壊が許容されるデータ（例えば、ユーザが作成した文章データや画像データなど）や、大容量のデータ（例えば、音声データや動画データなど）を記憶する。
【００３６】
以上のように、データの特性に応じて第１メモリセルＭＣｘ及び第２メモリセルＭＣｚ（第１メモリ層１２及び第２メモリ層１４）を使い分けることにより、効率的にデータを記憶することができる。これにより、不揮発性メモリを備えた半導体装置において、大容量化及び動作信頼性の向上を同時に達成することができる。また、様々なアプリケーションに対し、容易に対応することが可能となる。
【００３７】
本実施例に係る半導体装置は、第１メモリセルＭＣｘを含む第１メモリ層１２の上方に、第２メモリセルＭＣｚを含む第２メモリ層１４を複数積層した構造を採用している。前述のように、第１メモリ層１２は選択トランジスタＴＲを備えるため積層に不向きである。一方、第２メモリ層１４は第２可変抵抗素子ＲＥｚと選択ダイオードＳＤとを上下方向に形成するため積層に適している。また、第１メモリ層１２は選択トランジスタＴＲの一部を半導体基板内に形成することが可能であるが、第２メモリ層１４は直接半導体基板上に形成することができない。そこで、まずコアデータの記憶に必要な容量の第１メモリ層１２を、半導体基板を含む領域に形成し、その上方に積層に適した第２メモリ層１４を、必要とされる記憶容量に応じて形成する。このような三次元構造を採用ことで、メモリ領域１０を最も効率よく構成することができる。その結果、半導体装置の小型化及び低コスト化を図ることができる。
【００３８】
また、図２を参照に隣接する第１メモリセルＭＣｘは第１ソースラインＳＬｘを共有し、図５を参照に上下方向に隣接する第２メモリセルＭＣｚは第２ビットラインＢＬｚまたは第２ソースラインＳＬｚを共有している。このように、隣接するメモリセル間で配線の一部を共有することにより、セル面積を削減し、半導体装置の小型化を図ることができる。
【００３９】
図２において、選択トランジスタＴＲは第１ビットラインＢＬｘに、第１可変抵抗素子ＲＥｘは第１ソースラインＳＬｘにそれぞれ接続されているが、両者の配置はこれに限定されるものではない。例えば、第１可変抵抗素子ＲＥｘを第１ビットラインＢＬｘに、選択トランジスタＴＲを第１ソースラインＳＬｘに接続してもよい。また、図５において選択ダイオードＳＤは第２ソースラインＳＬｚに、第２可変抵抗素子ＲＥｚは第２ビットラインＢＬｚにそれぞれ接続されているが、両者の配置はこれに限定されるものではない。例えば、第２可変抵抗素子ＲＥｚを第２ビットラインＢＬｚに、選択ダイオードＳＤを第２ソースラインＳＬｚに接続してもよい。
【００４０】
以上、本発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【図面の簡単な説明】
【００４１】
【図１】図１は実施例１に係る半導体装置の構成を示したブロック図である。
【図２】図２は第１メモリ層の構成を示した回路図である。
【図３】図３は第１メモリ層の構成を示した上面図である。
【図４】図４は第１メモリ層の構成を示した断面図である。
【図５】図５は第２メモリ層の構成を示した回路図である。
【図６】図６は第２メモリ層の構成を示した斜視図である。
【図７】図７は第２メモリ層の構成を示した断面図である。
【図８】図８は第２メモリ層の構成を示した上面図である。
【図９】図９（ａ）は第２メモリ層の他の形態における構成を示した斜視図であり、図９（ｂ）はその断面図である。
【符号の説明】
【００４２】
１０    メモリ領域
１２    第１メモリ層
１４    第２メモリ層
２０    制御部
２２    アドレスデコーダ
２４    昇圧回路
２６    入出力回路
３０    半導体基板
３２    ビットラインコンタクト
３４    ソースラインコンタクト
３６    ゲート
３８    ワードラインコンタクト
４０    拡散領域（ドレイン側）
４１    拡散領域（ソース側）
４２    導電部材
４６    Ｐ型ウェル
５０    トランジスタ層
５２    可変抵抗素子層
６０    電極
【図１】
0005557419.tif 000002
【図２】
0005557419.tif 000003
【図３】
0005557419.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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