(57)【特許請求の範囲】
【請求項１】
基板上に形成された回路より上の層に設けられる電源配線構造の設計方法であって、
異なる電位を供給する第１配線および第２配線を、前記回路より上方の第１層内に配置し、
下部電極、容量絶縁膜、上部電極をこの順に積層したＭＩＭ容量素子を、前記第１層より上方の第２層内に一つ以上配置し、
前記第１配線と同電位の第３配線、および、前記第２配線と同電位の第４配線を、前記第２層より上方の第３層内に配置し、
平面視で前記第１配線と前記第３配線が重なる領域を第１領域とし、平面視で前記第２配線と前記第４配線が重なる領域を第２領域とすると、
第１の前記ＭＩＭ容量素子の第１下部電極は、少なくとも一つの第１領域および少なくとも一つの第２領域と平面視で重なるように配置され、
第１の前記ＭＩＭ容量素子の第１上部電極は、平面視で前記第１領域と前記第１下部電極が重なる少なくとも一つの領域とは重ならず、かつ、平面視で前記第２領域と前記第１下部電極が重なる少なくとも一つの領域とは重なるように配置され、
前記第１上部電極と前記第４配線を接続するための第１ビアは、平面視で前記第２領域と重なるように配置され、
前記第１下部電極と前記第３配線を接続するための第２ビアは、平面視で前記第１領域と重なるように配置される電源配線構造の設計方法。
【請求項２】
請求項１に記載の電源配線構造の設計方法において、
前記回路の実際の動作に基づいて電源安定のため必要な前記ＭＩＭ容量素子の数を算出し、少なくとも前記算出した数の前記ＭＩＭ容量素子が前記回路に接続されるよう、前記第１ビアおよび前記第２ビアのレイアウトを変更する電源配線構造の設計方法。
【請求項３】
請求項１に記載の電源配線構造の設計方法において、
前記回路の実際の動作に基づいて判断した電源安定のために必要な前記ＭＩＭ容量素子の数が０である場合、他の工程の内容は変更せずに前記ＭＩＭ容量素子を配置する工程を除く電源配線構造の設計方法。
【請求項４】
基板上に形成された回路より上の層の第１層で異なる電位を供給する第１配線および第２配線と、
前記第１層より上方の第２層内に一つ以上設けられる、下部電極、容量絶縁膜、上部電極をこの順に積層したＭＩＭ容量素子と、
前記第２層より上方の第３層に設けられる、前記第１配線と同電位の第３配線、および、前記第２配線と同電位の第４配線と、
前記上部電極と前記第４配線を接続する第１ビア、および、前記下部電極と前記第３配線を接続する第２ビアと、
を有し、
平面視で前記第１配線と前記第３配線が重なる領域を第１領域とし、平面視で前記第２配線と前記第４配線が重なる領域を第２領域とすると、
第１の前記ＭＩＭ容量素子の第１下部電極は、少なくとも一つの第１領域および少なくとも一つの第２領域と平面視で重なるように配置され、
第１の前記ＭＩＭ容量素子の第１上部電極は、平面視で前記第１領域と前記第１下部電極が重なる少なくとも一つの領域とは重ならず、かつ、平面視で前記第２領域と前記第１下部電極が重なる少なくとも一つの領域とは重なるように配置され、
前記第１ビアは、平面視で前記第２領域と重なるように配置され、
前記第２ビアは、平面視で前記第１領域と重なるように配置されている電源配線構造を有する半導体装置。
【請求項５】
請求項４に記載の半導体装置において、さらに、
前記上部電極と前記第３配線を接続する第３ビア、および、前記下部電極と前記第４配線を接続する第４ビアを有し、
第２の前記ＭＩＭ容量素子の第２下部電極は、少なくとも一つの第１領域および少なくとも一つの第２領域と平面視で重なるように配置され、
第２の前記ＭＩＭ容量素子の第２上部電極は、平面視で前記第２領域と前記第２下部電極が重なる少なくとも一つの領域とは重ならず、かつ、平面視で前記第１領域と前記第２下部電極が重なる少なくとも一つの領域とは重なるように配置され、
前記第３ビアは、平面視で前記第１領域と重なるように配置され、
前記第４ビアは、平面視で前記第２領域と重なるように配置されている半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
第１の前記ＭＩＭ容量素子と第２の前記ＭＩＭ容量素子とは、互いに隣接するように配置されている半導体装置。
【請求項７】
請求項４から６のいずれか一に記載の半導体装置において、
前記第１配線と前記第２配線とは、互いに平行に配置されている半導体装置。
【請求項８】
請求項４から７のいずれか一に記載の半導体装置において、
前記第３配線と前記第４配線とは、互いに平行に配置されている半導体装置。
【請求項９】
請求項４から８のいずれか一に記載の半導体装置において、
前記第１配線と前記第２配線とは、互いに平行に配置され、
前記第３配線と前記第４配線とは、互いに平行に配置され
前記第１配線および前記第２配線と、前記第３配線および前記第４配線とは、平面視で互いに直交するように配置されている半導体装置。
【請求項１０】
請求項４から９のいずれか一に記載の半導体装置において、
前記第１配線および前記第３配線は電源電位を供給する配線であり、前記第２配線および前記第４配線は接地電位を供給する配線である半導体装置。
【請求項１１】
請求項４から９のいずれか一に記載の半導体装置において、
前記第１配線および前記第３配線は接地電位を供給する配線であり、前記第２配線および前記第４配線は電源電位を供給する配線である半導体装置。
【請求項１２】
請求項４から１１のいずれか一に記載の半導体装置において、
前記第１配線および前記第２配線はＣｕを９５％以上含有する金属で構成される半導体装置。
【請求項１３】
請求項１２に記載の半導体装置において、
前記第３配線および前記第４配線はＣｕを９５％以上含有する金属で構成される半導体装置。
【請求項１４】
請求項１２に記載の半導体装置において、
前記第３配線および前記第４配線はＡｌを９５％以上含有する金属で構成される半導体装置。
【請求項１５】
請求項４から１４のいずれか一に記載の半導体装置において、
前記ＭＩＭ容量素子の前記容量絶縁膜は、厚さ８ｎｍ以上２５ｎｍ以下のシリコン窒化膜である半導体装置。
【請求項１６】
請求項４から１５のいずれか一に記載の半導体装置において、
前記第３配線および前記第４配線と繋がっていない前記ＭＩＭ容量素子が一つ以上存在する半導体装置。
【請求項１７】
請求項１から３のいずれか一に記載の電源配線構造の設計方法を利用した半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源配線構造の設計方法、半導体装置の製造方法、および、半導体装置に関する。より詳細には、安定な電源電圧を供給する電源配線構造の設計方法、および、この設計方法を利用した半導体装置の製造方法、および、この電源配線構造を備えた半導体装置に関する。
【背景技術】
【０００２】
Ｓｉ半導体基板上に形成される超高集積回路（ＵＬＳＩ）においては、コスト低減、パフォーマンス向上、消費電力低減を追求するため、設計寸法の微細化が進められている。微細化を行い、集積される素子数を増大させることで機能の向上を図り、チップサイズを小さくすることでコストの低減を図る。また、集積度の向上によって、異なる機能を有する回路ブロックを複数混載することも可能になり、部品点数を削減することでＵＬＳＩチップを組み込む装置のコストを低減することも可能になる。このような、異種機能を有する回路ブロックの混載はコスト削減のみならず、通信速度の向上など、付加的な性能向上を実現することもできる。さらに、微細化によって、動作電圧を低減することができるため、同一の機能を持つ回路ブロックの消費電力を抑制することも可能である。
【０００３】
しかし、ＵＬＳＩの集積化が進むに従って、以下で述べるような電源ノイズが大きな問題となっている。微細化が進むことで低電圧化が推し進められるが、同時に集積される素子数が急激に増加するため、消費する電流量が増加する。個々の能動素子の性能が向上することで、単独素子の電流駆動力も向上するため、消費する総電流は急速に増大する。また、素子の微細化にともなって動作周波数は上昇し続け、スイッチング時間も短縮される。すなわち、スイッチングする際の電流量は増加し、スイッチング時間が短くなるため、電流の時間変化であるｄｉ／ｄｔは急激に大きくなる。この電流の時間変化に回路のインダクタンスＬを掛け合わせたＬ・ｄｉ／ｄｔは、誘導性の電圧変動となり、同時スイッチングノイズといわれる。同時スイッチングノイズは、電源電位を変動させ、場合によってはロジック状態が反転することもある。
【０００４】
上述したように、微細化が進むと電源電圧が低下することに加え、ノイズによる変動電圧が増大するため、ノイズマージンは加速度的に減少する。このような誘導性ノイズは、回路のインピーダンスを低下させることで低減することが可能であり、回路に容量を付加することで電源変動を抑制することができる。このような容量をデカップリング容量とよぶ。従来のＵＬＳＩでは、トランジスタを形成するときに得られるＭＯＳ容量をデカップリング容量として用いている。しかし、微細化の進展によって、ＭＯＳ容量の絶縁膜厚は薄膜化し、絶縁膜のリーク電流が急増することが問題となっている。また、ノイズマージンが急激に小さくなっているため、絶対的な容量値も不足してきており、電源電位を安定化するために挿入されるデカップリング容量によってチップ面積が増大する傾向も示している。
【０００５】
以上のような問題点を回避するためには、ＭＯＳ容量よりも高い誘電率を有する絶縁膜を用いたデカップリング容量を配線層に用意する必要がある。配線層に容量を組み込むことができれば、平面上ではトランジスタと重ねて配置することができるため、設置面積をＭＯＳ容量よりも大きくとることができる。また、誘電率を高くすることで、同一面積での容量値を大きくすることができ、限られた面積において大きな容量を設置することが可能となる。
【０００６】
なお、高速動作時のノイズ対策については、容量の問題だけではなく、応答性の問題も考える必要がある。高速動作における電源ノイズには高周波成分が多く含まれる。容量素子には、電極の寄生抵抗成分が存在しており、ノイズに対する応答性を劣化させる効果がある。動作速度がギガヘルツの領域に達すると、電極の寄生抵抗の影響が顕在化し、デカップリング容量の性能を十分に発揮しにくくなってくる。したがって、電極抵抗を可能な限り低減することが必要となってくる。
【０００７】
以上では、電源電圧の動的な電圧変動について述べた。しかし、電源供給には、抵抗成分による静的な電圧降下の影響も考える必要がある。すなわち、電源供給線自体が有する抵抗成分によって、ＵＬＳＩチップの各部で供給電圧が一定にならないという問題が起こりうる。
【０００８】
この問題を回避するために、多層配線を活用したメッシュ電源配線の手法が多く用いられる。多層メッシュ電源配線の手法は、具体的には、論理素子の上に電源配線層を上下に複数設け、各電源配線層において電源電圧供給線（以下ＶＤＤ線という）と接地電圧供給線（以下、ＧＮＤ線という）を、異なる層では異なる並び方向（配線方向）で配線し、層間でＧＮＤ線同士とＶＤＤ線同士とをビアなどで接続する。
【０００９】
ここで、特許文献１、特許文献２には、ＵＬＳＩチップ全体にわたって、空間的かつ時間的に安定な電源を供給するための手法が記載されている。また、特許文献３には、配線層で形成する容量素子のレイアウト構造が記載されている。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００２−２７０７７１号公報
【特許文献２】特開２００７−１３４４６８号公報
【特許文献３】特開２００７−２２０７１６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
電源の安定化を損ねる原因は複雑に絡み合っており、回路の設計段階で、電源の安定化のために必要とする容量を特定するのは困難な場合が多い。かかる場合、実際の回路動作を見た上で、電源の安定化のために必要とする容量を特定することとなる。しかし、回路動作を見て必要とする容量を特定し、その後、必要な容量を回路に付加するよう設計変更していたのでは、作業効率が悪い。
【００１２】
そこで、あらかじめ所定の容量を回路に付加するように設計しておき、簡易な設計変更のみで、実際に回路に付加される容量を変更することができる技術が望まれる。
【００１３】
また、電源安定化のために容量が全く必要ないような場合には、他の工程を変更することなく、あらかじめ設計されていた所定の容量の形成工程をそっくりそのまま取り除いても、製造される半導体装置に不具合が生じない技術が望まれる。この技術によれば、マスク設計を変更する作業が全くない上に、工程数を削除することができ、効果的に製造コストを低減することが期待される。
【課題を解決するための手段】
【００１４】
本発明によれば、基板上に形成された回路より上の層に設けられる電源配線構造の設計方法であって、異なる電位を供給する第１配線および第２配線を、前記回路より上方の第１層内に配置し、下部電極、容量絶縁膜、上部電極をこの順に積層したＭＩＭ容量素子を、前記第１層より上方の第２層内に一つ以上配置し、前記第１配線と同電位の第３配線、および、前記第２配線と同電位の第４配線を、前記第２層より上方の第３層内に配置し、平面視で前記第１配線と前記第３配線が重なる領域を第１領域とし、平面視で前記第２配線と前記第４配線が重なる領域を第２領域とすると、第１の前記ＭＩＭ容量素子の第１下部電極は、少なくとも一つの第１領域および少なくとも一つの第２領域と平面視で重なるように配置され、第１の前記ＭＩＭ容量素子の第１上部電極は、平面視で前記第１領域と前記第１下部電極が重なる少なくとも一つの領域とは重ならず、かつ、平面視で前記第２領域と前記第１下部電極が重なる少なくとも一つの領域とは重なるように配置され、前記第１上部電極と前記第４配線を接続するための第１ビアは、平面視で前記第２領域と重なるように配置され、前記第１下部電極と前記第３配線を接続するための第２ビアは、平面視で前記第１領域と重なるように配置される電源配線構造の設計方法が提供される。
【００１５】
また、本発明によれば、基板上に形成された回路より上の層の第１層で異なる電位を供給する第１配線および第２配線と、前記第１層より上方の第２層内に一つ以上設けられる、下部電極、容量絶縁膜、上部電極をこの順に積層したＭＩＭ容量素子と、前記第２層より上方の第３層に設けられる、前記第１配線と同電位の第３配線、および、前記第２配線と同電位の第４配線と、前記上部電極と前記第４配線を接続する第１ビア、および、前記下部電極と前記第３配線を接続する第２ビアと、有し、平面視で前記第１配線と前記第３配線が重なる領域を第１領域とし、平面視で前記第２配線と前記第４配線が重なる領域を第２領域とすると、第１の前記ＭＩＭ容量素子の第１下部電極は、少なくとも一つの第１領域および少なくとも一つの第２領域と平面視で重なるように配置され、第１の前記ＭＩＭ容量素子の第１上部電極は、平面視で前記第１領域と前記第１下部電極が重なる少なくとも一つの領域とは重ならず、かつ、平面視で前記第２領域と前記第１下部電極が重なる少なくとも一つの領域とは重なるように配置され、前記第１ビアは、平面視で前記第２領域と重なるように配置され、前記第２ビアは、平面視で前記第１領域と重なるように配置されている電源配線構造を有する半導体装置が提供される。
【００１６】
本発明では、第１配線および第２配線を配置する層と、第３配線および第４配線を配置する層との間に、ＭＩＭ容量素子を配置し、第３配線は第１配線と同電位に、第４配線は第２配線と同電位にする。そして、ＭＩＭ容量素子の上部電極および下部電極は、第３配線または第４配線と接続される。第３配線とＭＩＭ容量素子を接続するビアは、平面視で第１配線と第３配線が重なる領域に設けられ、第４配線とＭＩＭ容量素子を接続するビアは、平面視で第２配線と第４配線が重なる領域に設けられる。
【００１７】
本発明では、ＭＩＭ容量素子とその上下に配置する配線をそれぞれ独立に形成することができるため、ＭＩＭ容量素子の容量絶縁膜を薄膜化して大容量化をしつつ、上下の配線間距離を十分に離すことが可能である。したがって、安定化容量の大容量化と、配線間の寄生容量の削減を両立することができる。
【００１８】
また、本発明では、ＭＩＭ容量素子と、第３配線および第４配線とを接続するビアのレイアウトを変更するだけで、回路に接続されるＭＩＭ容量素子を変更することができる。すなわち、例えばビアのリソグラフィマスクパターンを変更するという簡易な処理だけで、回路に接続されるＭＩＭ容量素子を変更することができる。
【００１９】
また、本発明では、他の製造工程の内容は変更せずにＭＩＭ容量素子を配置する工程を除いた場合、第３配線とＭＩＭ容量素子を接続するビアは、第３配線と第１配線を接続するビアとなり、第４配線とＭＩＭ容量素子を接続するビアは、第４配線と第２配線を接続するビアとなる。このような状態になっても、本発明において、第３配線は第１配線と同電位に、第４配線は第２配線と同電位になっているので、製造される半導体装置に不具合が生じることはない。すなわち、本発明によれば、他の製造工程の内容は変更せずにＭＩＭ容量素子を配置する工程を除くことができる。
【発明の効果】
【００２０】
本発明によれば、安定な電源電圧を供給する半導体装置が提供される。また、安定な電源電圧を供給するための電源配線構造の設計方法および半導体装置の製造方法が提供される。
【図面の簡単な説明】
【００２１】
【図１】実施形態１の半導体装置の一例を模式的に示した断面構造図である。
【図２】実施形態１の電源配線構造の一例を模式的に示した平面透過図である。
【図３】実施形態１の電源配線構造の一例を模式的に示した断面構造図である。
【図４】実施形態１の電源配線構造の一例を模式的に示した断面構造図である。
【図５】実施形態１の電源配線構造の一例を模式的に示した断面構造図である。
【図６】実施形態１の電源配線構造の一例を模式的に示した断面構造図である。
【図７】実施形態１の電源配線構造の一例を模式的に示した断面構造図である。
【図８】実施形態１の電源配線構造の製造方法の一例を模式的に示した断面構造図である。
【図９】実施形態１の電源配線構造の製造方法の一例を模式的に示した断面構造図である。
【図１０】実施形態１の電源配線構造の一例を模式的に示した上面透過図である。
【図１１】実施形態１の電源配線構造の一例を模式的に示した上面透過図である。
【図１２】実施形態２の電源配線構造の製造方法の一例を模式的に示した断面構造図である。
【図１３】実施形態２の電源配線構造の製造方法の一例を模式的に示した断面構造図である。
【発明を実施するための形態】
【００２２】
以下、本発明の実施の形態について、図面を用いて説明する。すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
＜実施形態１＞
【００２３】
図１は、本実施形態の半導体装置の一例を模式的に示す断面構造図である。この半導体装置は基板上に形成された二層以上の多層配線を有し、１１はＣＭＯＳで構成されるトランジスタ層、１２はトランジスタと最下層の配線層を接続するためのコンタクトビアである。これらの上方には、任意の層数で構成される多層配線層１３があり、その上に、適当な位置に配置するビア（図示せず）を介して接続された電源配線構造（２１より上方の層）が設けられている。なお、本実施形態の半導体装置において、電源配線構造（２１より上方の層）より下の層の構成については特段制限されない。
【００２４】
次に、本実施形態の電源配線構造の一例について説明する。
【００２５】
本実施形態の電源配線構造は、図１に示すように、基板上に形成された回路（例：１１、１２、１３の層）より上の層の第１層で異なる電位を供給する第１配線２１および第２配線２２（図示せず）を有する。また、第１層より上方の第２層内に、下部電極３４、容量絶縁膜３３、上部電極３２をこの順に積層したＭＩＭ容量素子を一つ以上有する。また、第２層より上方の第３層に、第１配線２１と同電位の第３配線５１、および、第２配線２２（図示せず）と同電位の第４配線５２と、を有する。さらに、下部電極３４と第３配線５１を接続するための第２ビア４１ｂ、および、上部電極３２と第４配線５２を接続するための第１ビア４２ｂ（図示せず）、を有する。なお、上部電極３２と第３配線５１を接続するための第３ビア４１ａ、および、下部電極３４と第４配線５２を接続するための第４ビア４２ａ（図示せず）、を有してもよい。また、ＭＩＭ容量素子の容量絶縁膜３３の厚さは、８ｎｍ以上２５ｎｍ以下のシリコン窒化膜であってもよい。
【００２６】
図２に、図１の電源配線構造を図中上から下に向かって見た平面透過図を示す。また、図３に図２のＡ−Ａ´の断面図を、図４に図２のＢ−Ｂ´の断面図を、図５に図２のＣ−Ｃ´の断面図を示す。
【００２７】
図２に示すように、第１配線２１と第２配線２２は直線状に形成され、互いに平行に、かつ、交互に配置されてもよい。また、第３配線５１と第４配線５２は直線状に形成され、互いに平行に、かつ、交互に配置されてもよい。そして、第１配線２１および第２配線２２と、第３配線５１および第４配線５２とは、平面視で互いに直交するように配置されてもよい。なお、第１配線２１、第２配線２２、第３配線５１、第４配線５２の太さは任意の設計事項であるが、第１配線２１と第２配線２２とは同一の太さに、また、第３配線５１と第４配線５２とは同一の太さにするのが望ましい。なお、第１配線２１、第２配線２２、第３配線５１、第４配線５２すべての太さを同一にしてもよい。第１配線２１と第２配線２２との間隔、および、第３配線５１と第４配線５２との間隔等についても任意の設計事項である。
【００２８】
第１配線２１および第３配線５１が電源電位を供給する配線である場合、第２配線２２および第４配線５２は接地電位を供給する配線となる。逆に、第１配線２１および第３配線５１が接地電位を供給する配線である場合、第２配線２２および第４配線５２は電源電位を供給する配線となる。第１配線２１および第２配線２２は、Ｃｕを９５％以上含有する金属で構成されてもよい。また、第３配線５１および第４配線５２は、Ｃｕを９５％以上含有する金属またはＡｌを９５％以上含有する金属で構成されてもよい。
【００２９】
ここで、平面視で第１配線２１と第３配線５１が重なる領域を第１領域８１とし、平面視で第２配線２２と第４配線５２が重なる領域を第２領域８２と定義する。第１配線２１と第３配線５１は、１つ以上の第１領域８１を形成するように配列される。また、第２配線２２と第４配線５２は、１つ以上の第２領域８２を形成するように配列される。
【００３０】
図２に示すように、第１のＭＩＭ容量素子（図中、左上と右下のＭＩＭ容量素子）の第１下部電極３４ｂ（図中、正方形の電極）は、少なくとも一つの第１領域８１および少なくとも一つの第２領域８２と平面視で重なるように配置される。そして、第１のＭＩＭ容量素子の第１上部電極３２ｂ（図中、Ｌ字形状の電極）は、平面視で第１領域８１と第１下部電極３４ｂが重なる少なくとも一つの領域とは重ならず、かつ、平面視で第２領域８２と第１下部電極３４ｂが重なる少なくとも一つの領域とは重なるように配置される。そして、第１ビア４２ｂは、平面視で第２領域８２と重なるように配置され、第２ビア４１ｂは、平面視で第１領域８１と重なるように配置される。すなわち、第１ビア４２ｂは、平面視で第１上部電極３２ｂと第１下部電極３４ｂと第２領域８２とが重なる領域に配置される。また、第２ビア４１ｂは、平面視で第１下部電極３４ｂと第１領域８１とが重なる領域であって、第１上部電極３２ｂが重ならない領域に配置される。
【００３１】
また、本実施形態の電源配線構造は、図２に示すように、第２のＭＩＭ容量素子（図中、右上と左下のＭＩＭ容量素子）を備えることもできる。第２のＭＩＭ容量素子の第２下部電極３４ａ（図中、正方形の電極）は、少なくとも一つの第１領域８１および少なくとも一つの第２領域８２と平面視で重なるように配置される。そして、第２のＭＩＭ容量素子の第２上部電極３２ａ（図中、Ｌ字形状の電極）は、平面視で第２領域８２と第２下部電極３４ａが重なる少なくとも一つの領域とは重ならず、かつ、平面視で第１領域８１と第２下部電極３４ａが重なる少なくとも一つの領域とは重なるように配置される。そして、第３ビア４１ａは、平面視で第１領域８１と重なるように配置され、第４ビア４２ａは、平面視で第２領域８２と重なるように配置される。すなわち、第３ビア４１ａは、平面視で第２上部電極３２ａと第２下部電極３４ａと第１領域８１とが重なる領域に配置される。また、第４ビア４２ａは、平面視で第２下部電極３４ａと第２領域８２とが重なる領域であって、第２上部電極３２ａが重ならない領域に配置される。第２のＭＩＭ容量素子は、第１のＭＩＭ容量素子と隣接するように配置されてもよい。
【００３２】
ここで、第１のＭＩＭ容量素子は「上部電極と第４配線を接続し、下部電極と第３配線を接続する」のに対し、第２のＭＩＭ容量素子は「上部電極と第３配線を接続し、下部電極と第４配線を接続する」点で、第１のＭＩＭ容量素子と第２のＭＩＭ容量素子とは異なる。すなわち、第１のＭＩＭ容量素子の上部電極３２ｂと第２のＭＩＭ容量素子の下部電極３４ａとが同電位となり、第１のＭＩＭ容量素子の下部電極３４ｂと第２のＭＩＭ容量素子の上部電極３２ａとが同電位となる。このように、第１のＭＩＭ容量素子と第２のＭＩＭ容量素子とでは、上下の電極に印加する電圧極性が逆転している。
【００３３】
ＭＩＭ容量素子では、電極と容量絶縁膜の界面に非対称性が発生して容量特性が非対称になったり、上下の電極形状が異なることによって寄生抵抗が非対称になったり、上下電極のコンタクト抵抗が互いに異なることで寄生抵抗が非対称になったりすることが起こりうる。このように、寄生抵抗や容量特性が非対称になると、電源変動に対する応答性に非対称性が発生し、動作に不具合をもたらす。このため、上部電極と下部電極に印加される電位が互いに逆転するようなＭＩＭ容量素子を電源配線構造内に適当に配置することで、回路の安定性を確保することができる。望ましくは、第１のＭＩＭ容量素子と第２のＭＩＭ容量素子の数を略同数にするのがよい。なお、局所的な対称性をも確保するため、第１のＭＩＭ容量素子と第２のＭＩＭ容量素子とを隣接するように配置してもよい。
【００３４】
なお、本実施形態の電源配線構造は、図１乃至図５に示すように、適当な位置に配置されたビア４３により、第１配線２１と第３配線５１とを接続してもよい。また、適当な位置に配置されたビア４４により、第２配線２２と第４配線５２とを接続してもよい。
【００３５】
ここで、図２に示すような本実施形態の電源配線構造の場合、第１のＭＩＭ容量素子の第１下部電極３４ｂに接続される第１ビア４２ｂと、同じＭＩＭ容量素子の第１上部電極３２ｂに接続される第２ビア４１ｂとが、第１配線２１および第２配線２２と平行な同一直線上に配置されることはない。また、第１ビア４２ｂと第２ビア４１ｂとが、第３配線５１および第４配線５２と平行な同一直線上に配置されることはない。この関係は、第２のＭＩＭ容量素子においても成り立つ。
【００３６】
すなわち、一つのＭＩＭ容量素子において、一方の電極（上部電極または下部電極）に接続されるビアと他方の電極（下部電極または上部電極）に接続されるビアが、第１配線２１および第２配線２２と平行な同一直線上や、第３配線５１および第４配線５２と平行な同一直線上に配置されることはない。また、一つのＭＩＭ容量素子の上下電極それぞれに複数の接続ビアが設けられる場合であっても、上部電極に接続するすべてのビアの中のいずれか一つと、下部電極に接続するすべてのビアの中のいずれか一つとが、第１配線２１および第２配線２２と平行な同一直線上や、第３配線５１および第４配線５２と平行な同一直線上に配置されることはない。この構成は、本発明の特徴的な点である。
【００３７】
上記関係は、第１配線２１と第２配線２２とが互いに平行に配置され、かつ、第３配線５１と第４配線５２とが互いに平行に配置され、第１配線２１および第２配線２２と、第３配線５１および第４配線５２とが、平面視で互いに直交するように配置されていれば、第１配線２１および第２配線２２の位置関係や、第３配線５１および第４配線５２の位置関係によらず成立する。例えば、第１配線２１と第２配線２２を交互に配置しなくても、また、第３配線５１と第４配線５２を交互に配置しなくても成立する。
【００３８】
本実施形態の電源配線構造は、ＭＩＭ容量素子とその上下に配置する配線をそれぞれ独立に形成しているため、ＭＩＭ容量素子の容量絶縁膜を薄膜化して大容量化をしつつ、上下の配線間距離を十分に離すことが可能である。したがって、安定化容量の大容量化と、配線間の寄生容量の削減を両立することができる。
【００３９】
上記のような電源配線構造は、以下のような電源配線構造の設計方法により実現することができる。すなわち、基板上に形成された回路より上の層に設けられる電源配線構造の設計方法であって、異なる電位を供給する第１配線および第２配線を、前記回路より上方の第１層内に配置し、下部電極、容量絶縁膜、上部電極をこの順に積層したＭＩＭ容量素子を、前記第１層より上方の第２層内に一つ以上配置し、前記第１配線と同電位の第３配線、および、前記第２配線と同電位の第４配線を、前記第２層より上方の第３層内に配置し、平面視で前記第１配線と前記第３配線が重なる領域を第１領域とし、平面視で前記第２配線と前記第４配線が重なる領域を第２領域とすると、第１の前記ＭＩＭ容量素子の第１下部電極は、少なくとも一つの第１領域および少なくとも一つの第２領域と平面視で重なるように配置され、第１の前記ＭＩＭ容量素子の第１上部電極は、平面視で前記第１領域と前記第１下部電極が重なる少なくとも一つの領域とは重ならず、かつ、平面視で前記第２領域と前記第１下部電極が重なる少なくとも一つの領域とは重なるように配置され、前記第１上部電極と前記第４配線を接続する第１ビアは、平面視で前記第２領域と重なるように配置され、前記第１下部電極と前記第３配線を接続する第２ビアは、平面視で前記第１領域と重なるように配置される電源配線構造の設計方法により実現することができる。
【００４０】
さらに、第１の前記ＭＩＭ容量素子と隣接するように第２の前記ＭＩＭ容量素子を配置し、第２の前記ＭＩＭ容量素子の第２下部電極は、少なくとも一つの前記第１領域および少なくとも一つの前記第２領域と平面視で重なるように配置され、第２の前記ＭＩＭ容量素子の第２上部電極は、平面視で前記第２領域と前記第２下部電極が重なる少なくとも一つの領域とは重ならず、かつ、平面視で前記第１領域と前記第２下部電極が重なる少なくとも一つの領域とは重なるように配置され、第２上部電極と第３配線を接続する第３ビアは、平面視で第１領域と重なるように配置され、第２下部電極と第４配線を接続する第４ビアは、平面視で第２領域と重なるようにしてもよい。
【００４１】
次に、上記電源配線構造の設計方法を利用した半導体装置の製造方法の一例について説明する。本実施形態の半導体装置の製造方法では、Ｓｉ基板、およびＳｉ基板上に形成されているＣＭＯＳトランジスタ、コンタクトプラグ、該２層分の配線より下層もしくは上層に位置する任意の層数からなる多層配線層等を形成した後、その上に、電源配線構造を形成する。なお、電源配線構造以外の構成については、従来技術に準じて実現できるので、ここでの説明は省略する。以下、図８、９を用いて、本実施形態の電源配線構造の製造方法の一例について説明する。
【００４２】
まず、図８（ａ）に示すように、電源電位ＶＤＤもしくは接地電位ＧＮＤを供給する第１配線２１、第２配線２２（図示せず）を同一層内に形成する。ここで、第１配線２１がＶＤＤ配線だとすると第２配線２２がＧＮＤ配線となり、第１配線２１がＧＮＤ配線だとすると第２配線２２がＶＤＤ配線となる。第１配線２１および第２配線２２は、平面上のレイアウトでは互いに平行になるように形成される。
【００４３】
これらの、第１配線２１および第２配線２２は、Ｓｉ、Ｏ、Ｃ、Ｈ、Ｎの元素のうち、少なくとも２つ以上を含む第１の絶縁膜中に、所望の配線パターンを転写した溝を形成し、この溝に金属膜を埋設した後、余剰な金属膜を研磨によって除去することで形成される。ここで、前記金属膜は、第１の絶縁膜との密着性を確保する導電性密着膜、元素の相互拡散を抑制する導電性バリア膜、ならびに主たる配線金属からなってもよい。導電性密着膜および導電性バリア膜は、Ｔａ、Ｔｉなどの高融点金属、もしくはこれらの窒化物などの中から選択し、ＰＶＤ法、ＣＶＤ法などの手法にて成膜する。なお、導電性密着膜および導電性バリア膜は、図中、一つの層にまとめて記載してある。主たる配線金属は、銅、もしくは銅を９５％以上含有する合金材料を用い、ＰＶＤ法、ＣＶＤ法、めっき法などの手法で形成する。第１配線２１および第２配線２２を形成後、配線材料の酸化を防止するとともに、配線材料を構成する元素の拡散を抑制する絶縁性バリア層を全面に渡って形成し（図示せず）、表面を保護してもよい。この絶縁バリア層としては、Ｓｉと、Ｏ、Ｃ、Ｈ、Ｎの１つ以上から選択した元素と、を含有する膜、好ましくはＳｉとＮとを含有する膜を用いる。
【００４４】
次に、図８（ｂ）に示すように、ＭＩＭ下絶縁膜３５、ＭＩＭ容量素子の下部電極３４となる導電膜３４Ａ、ＭＩＭ容量素子の容量絶縁膜３３となる絶縁膜３３Ａ、ＭＩＭ容量素子の上部電極３２となる導電膜３２Ａ、およびビアエッチ時のエッチング停止層として機能するエッチストッパ層３１を順次積層する。ここで、ＭＩＭ下絶縁膜３５としては、Ｓｉ、Ｏ、Ｃ、Ｈ、Ｎの元素のうち、少なくとも２つ以上を含む膜を用いる。
【００４５】
下部電極３４となる導電膜３４Ａは、Ｔｉ、Ｔａなどの高融点金属もしくはこれらの金属の窒化物、あるいは複数の導電膜の積層構造としても良く、ＰＶＤ法、ＣＶＤ法などの手法により形成する。下部電極３４は、その微小な凹凸が容量素子の信頼性に影響する。このため、下部電極３４となる導電膜３４Ａの表面の制御がきわめて重要である。例えば、ＴｉやＴｉＮを用いると、安価ではあるが、結晶粒構造を反映した凹凸が表面に観察される。ここに、ＴａやＴａＮをＰＶＤ法にて成膜すると、表面の凹凸が大きく改善される。これは、重い元素であるＴａがＰＶＤ成膜時の直進性に優れており、凹凸の凹部を埋設するように成膜が進んでいくためである。また、ＴａやＴａＮが柱状の結晶粒構造をとらないことも、表面凹凸の低減に効果を発する。
【００４６】
容量絶縁膜３３の材料や膜厚は、容量の特性を決定する重要な要素となる。高い容量を実現するために、膜厚８〜２５ｎｍのＳｉＮ膜を用いることが好ましい。あるいは、Ｔａ、Ｔｉ、Ｚｒ、Ｈｆ、Ｌａなどの酸化物である金属酸化物を用いると、その高い誘電率を活かして、物理的な膜厚を厚くすることで高い信頼性を確保することが出来る。容量絶縁膜３３となる絶縁膜３３Ａは、ＣＶＤ法によって形成するか、または、ＰＶＤ法で形成した金属膜を酸化処理することで得られる。酸化処理としては、酸素含有雰囲気で２５０〜３５０℃の温度範囲にて熱処理する方法、さらに同様の雰囲気にてプラズマを発生させて酸化を促進する方法などがある。
【００４７】
上部電極３２となる導電膜３２Ａは、Ｔｉ、Ｔａなどの高融点金属もしくはこれらの金属の窒化物、あるいは複数の導電膜の積層構造としても良く、ＰＶＤ法、ＣＶＤ法などの手法により形成する。エッチストッパ層３１は、Ｓｉと、Ｏ、Ｃ、Ｈ、Ｎの１つ以上から選択した元素と、を含有する膜、好ましくはＳｉとＮとを含有する膜を用いる。
【００４８】
続いて図８（ｃ）に示すように、ＭＩＭ専用のリソグラフィ工程により、上部電極３２となる導電膜３２Ａのパターニングを行う。この際、上部電極３２と下層配線２１または２２とのアライメントをとりやすくするために、ＭＩＭ下絶縁膜３５にマークパターンを形成しておいてもよい。その際には、マークパターン形成用のリソグラフィ工程も必要となる。上部電極３２となる導電膜３２Ａのパターニングは、エッチストッパ層３１と導電膜３２Ａとを同時に、ドライエッチング法によってエッチングする。この時、導電膜３２Ａと容量絶縁膜３３となる絶縁膜３３Ａのエッチング選択性を利用して、容量絶縁膜３３となる絶縁膜３３Ａ上でエッチングを停止させる。
【００４９】
次に、図９（ｄ）に示すように、ＭＩＭ専用のもう一つのリソグラフィ工程により、下部電極３４となる導電膜３４Ａのパターニングを行った後に、ＭＩＭ上絶縁膜３６を形成する。下部電極３４となる導電膜３４Ａのパターニングは、容量絶縁膜３３となる絶縁膜３３Ａと導電膜３４Ａとを同時にドライエッチング法によりエッチングする。この時、導電膜３４ＡとＭＩＭ下絶縁膜３５のエッチング選択性を利用してＭＩＭ下絶縁膜３５上でエッチングを停止させる。
【００５０】
次に、ＭＩＭ上絶縁膜３６は、ＭＩＭパターンに起因する凹凸が表面に形成される。そこで、この凹凸を、ＣＭＰ法によって研磨することで平坦化する。その後、上層の配線（第３配線５１および第４配線５２）を形成するための層間絶縁膜を形成し、図９（ｅ）に示すように、通常のデュアルダマシン工程にてＭＩＭ容量素子の上部電極３２、下部電極３４、下層の配線（第１配線２１または第２配線２２）に達するビアホールと、上層の第３配線５１、第４配線５２を形成するための溝を形成する。その後、図９(ｆ)に示すようなビア４３、４４（図示せず）および第３配線５１、第４配線５２を形成する。ビア４３、４４（図示せず）および第３配線５１、第４配線５２の形成方法は、第１配線２１および第２配線２２の形成方法に準じて実現できる。よって、ここでの詳細な説明は省略する。
【００５１】
ここで、本実施形態の電源配線構造の設計方法では、回路の実際の動作に基づいて電源安定のため必要なＭＩＭ容量素子の数を算出し、少なくとも算出した数のＭＩＭ容量素子が回路に接続されるよう、第１ビアと第２ビア、及び／又は、第３ビアと第４ビアのレイアウトを変更することができる。換言すれば、第１ビアと第２ビア、及び／又は、第３ビアと第４ビアのレイアウトを変更するだけで、回路に接続されるＭＩＭ容量素子の数（容量）を変更することができる。例えば上記のような半導体装置の製造方法の場合、ビアのリソグラフィマスクパターンを変更するだけで、回路に接続されるＭＩＭ容量素子の数（容量）を変更することができる。
【００５２】
かかる場合、最初の設計段階では、設計した所定数のＭＩＭ容量素子すべてに対して第１ビアと第２ビア、及び／又は、第３ビアと第４ビアを接続するように設計しておき、回路の実際の動作に基づいて電源安定のため必要なＭＩＭ容量素子の数を算出すると、少なくとも算出した数のＭＩＭ容量素子が回路に接続されるようビアのレイアウトを変更するだけで、回路に付与される容量を変更することができる。かかる場合、場合によっては、回路に接続されていないＭＩＭ容量素子が存在しうることとなる。このような回路に接続されていないＭＩＭ容量素子が電源配線構造内に存在しうる点が、本実施形態の構成上の特徴点である。
【００５３】
また、本実施形態の電源配線構造の設計方法では、回路の実際の動作に基づいて判断した電源安定のために必要なＭＩＭ容量素子の数が０（ゼロ）である場合、他の工程の内容は変更せずにＭＩＭ容量素子を配置する工程を除くことができる。このようにしても、本実施形態の電源配線構造の設計方法の場合、製造される半導体装置に不具合が生じない。以下、この理由を説明する。
【００５４】
図２に示す電源配線構造において、すべてのＭＩＭ容量素子を取り除いた状態でのＡ−Ａ´の断面図を図６に示す。また、図２に示す電源配線構造においてすべてのＭＩＭ容量素子を取り除いた状態でのＢ−Ｂ´の断面図を図７に示す。これらの図に示す電源配線構造は、上記半導体装置の製造方法において、他の工程の内容は変更せずにＭＩＭ容量素子を配置する工程を除くことで製造される半導体装置の電源配線構造に該当する。
【００５５】
ＭＩＭ容量素子を配置する工程を除いた半導体装置の製造方法によれば、電源配線構造は、図８（ａ）に示すように第１配線２１、第２配線２２（図示せず）を形成した後、例えば図９（ｄ）に示す工程に移る。すなわち、第１配線２１、第２配線２２（図示せず）上に、絶縁膜（ＭＩＭ上絶縁膜３６）を形成する。この時、図９（ｄ）に示すＭＩＭ容量素子は形成されていない。その後、図９（ｅ）に示す工程に移る。すなわち、通常のデュアルダマシン工程にてビアホールと、上層の第３配線５１、第４配線５２を形成するための溝を形成する。この工程において形成されるビアホールは、ＭＩＭ容量素子が存在する場合、図９（ｅ）に示すように、ＭＩＭ容量素子の上部電極３２、下部電極３４、下層の配線（第１配線２１または第２配線２２）に達するビアホールとなる。しかし、ＭＩＭ容量素子が存在しない場合には、下層の配線（第１配線２１または第２配線２２）に達するビアホールとなる。すなわち、ＭＩＭ容量素子が存在する場合に、ＭＩＭ容量素子の上部電極３２、下部電極３４に達するように形成されていたビアホールは、ＭＩＭ容量素子が存在しなくなると、下層の配線（第１配線２１または第２配線２２）まで達するビアホールとなる。このように、ＭＩＭ容量素子を配置する工程を除けば、第３配線５１または第４配線５２と、上部電極３２または下部電極３４と、を接続していた第１ビア４２ｂ、第２ビア４１ｂ、第３ビア４１ａ、第４ビア４２ａは、第３配線５１または第４配線５２と、第１配線２１または第２配線２２とを接続するビアとなる。かかる場合、接続関係によっては、製造した半導体装置に性能上の不都合が生じてしまう。
【００５６】
しかし、本実施形態の第１ビア４２ｂ、第２ビア４１ｂ、第３ビア４１ａ、第４ビア４２ａはすべて、第１領域８１（平面視で第１配線２１と第３配線５１が重なる領域）又は第２領域８２（平面視で第２配線２２と第４配線５２が重なる領域）と平面視で重なるように配置される。このため、第１ビア４２ｂ、第２ビア４１ｂ、第３ビア４１ａ、第４ビア４２ａはすべて、ＭＩＭ容量素子が存在しなくなった場合、第１配線２１と第３配線５１を接続するビア、または、第２配線２２と第４配線５２を接続するビアとなる。本実施形態においては、第１配線２１と第３配線５１は同電位に設計され、第２配線２２と第４配線５２は同電位に設計されている。よって、第１ビア４２ｂ、第２ビア４１ｂ、第３ビア４１ａ、第４ビア４２ａが、第１配線２１と第３配線５１を接続するビア、または、第２配線２２と第４配線５２を接続するビアになっても、製造した半導体装置に性能上の不都合が生じることはない。このように、本実施形態の電源配線構造の設計方法によれば、他の工程の内容は変更せずにＭＩＭ容量素子を配置する工程を除いても、製造した半導体装置に性能上の不都合が生じることはない。このように、あらかじめ設計段階では組み込まれていたＭＩＭ方容量素子形成工程を飛ばすことができれば、全体の工程数が削減され、チップ製造コストの削減効果もある。
【００５７】
また、本実施形態の電源配線構造の設計方法を用いた半導体装置の製造方法によれば、ＭＩＭ容量素子を形成するための追加リソグラフィ工程は、「上部電極３２のパターニング」、「下部電極３４のパターニング」、必要に応じて「上部電極３２と下層配線２１または２２とのアライメントを取りやすくするため、ＭＩＭ下絶縁膜３５にマークパターンを形成」、と多くても３工程という少ない工程で安定化容量を形成することが出来る。なお、本実施形態の電源配線構造の設計方法の場合、第１配線２１と第３配線５１を接続するビアと、第２配線２２と第４配線５２を接続するビアを用いて、第３配線５１および第４配線５２とＭＩＭ容量素子とを接続しているので、新たに配線とＭＩＭ容量素子を接続するビアを形成する工程を設ける必要がない。
【００５８】
これに対し、例えば特許文献１に記載の技術の場合、本構造では上層の２層分の配線を電源専用としており、これらを生成するため、（１）下層の回路と（ｎ−１）層目の配線層を接続するビア、（２）ｎ−１層目の配線層、（３）下層の回路とｎ層目の配線を接続するビア、（４）ｎ層目の配線層、の４回のフォトリソグラフィ工程を行う必要がある。
【００５９】
このように、本実施形態の電源配線構造の設計方法を用いた半導体装置の製造方法によれば、製造効率を向上させることができ、また、製造コストを抑えることが実現される。
【００６０】
ここで、図２に示したＭＩＭ容量素子の上部電極３２ａ、３２ｂおよび下部電極３４ａ、３４ｂの形状はあくまで一例であり、その他の形状とすることもできる。
【００６１】
例えば、図１０に示すような形状とすることもできる。この構成の場合、図中下側のＭＩＭ容量素子が第１のＭＩＭ容量素子に該当し、図中上側のＭＩＭ容量素子が第２のＭＩＭ容量素子に該当する。
【００６２】
すなわち、図中下側の第１のＭＩＭ容量素子は、第１下部電極３４ｂが、少なくとも一つの第１領域８１および少なくとも一つの第２領域８２と平面視で重なるように配置され、第１上部電極３２ｂが、平面視で第１領域８１と第１下部電極３４ｂが重なる少なくとも一つの領域とは重ならず、かつ、平面視で第２領域８２と第１下部電極３４ｂが重なる少なくとも一つの領域とは重なるように配置されている。
【００６３】
そして、図中上側の第２のＭＩＭ容量素子は、第２下部電極３４ａが、少なくとも一つの第１領域８１および少なくとも一つの第２領域８２と平面視で重なるように配置され、第２上部電極３２ａが、平面視で第２領域８２と第２下部電極３４ａが重なる少なくとも一つの領域とは重ならず、かつ、平面視で第１領域８１と第２下部電極３４ａが重なる少なくとも一つの領域とは重なるように配置されている。
【００６４】
その他、例えば図１１に示すような形状とすることもできる。この構成の場合、図中下側のＭＩＭ容量素子が第１のＭＩＭ容量素子に該当し、図中上側のＭＩＭ容量素子が第２のＭＩＭ容量素子に該当する
【００６５】
また、第１配線２１、第２配線２２、第３配線５１、第４配線５２の形状および配置方法については、平面視で第１配線２１と第３配線５１が重なる領域である第１領域８１と、平面視で第２配線２２と第４配線５２が重なる領域である第２領域８２と、を形成するようなものであれば特段制限されず、図２に示すものに限定されない。例えば、第１配線２１と第２配線２２を交互に配置しなくてもよい。また、第３配線５１と第４配線５２交互に配置しなくてもよい。
【００６６】
しかし、図２に示すように、「第１配線２１と第２配線２２は直線状に形成され、互いに平行に、かつ、交互に配置。第３配線５１と第４配線５２は直線状に形成され、互いに平行に、かつ、交互に配置。そして、第１配線２１および第２配線２２と、第３配線５１および第４配線５２とは、平面視で互いに直交するように配置。」すれば、効率的に第１領域８１と第２領域８２を形成することができるので望ましい。
＜実施形態２＞
【００６７】
次に、実施形態１で説明した電源配線構造の設計方法を利用した半導体装置の製造方法の他の一例について説明する。本実施形態の半導体装置の製造方法では、Ｓｉ基板、およびＳｉ基板上に形成されているＣＭＯＳトランジスタ、コンタクトプラグ、該２層分の配線より下層もしくは上層に位置する任意の層数からなる多層配線層等を形成した後、その上に、電源配線構造を形成する。なお、電源配線構造以外の構成については、従来技術に準じて実現できるので、ここでの説明は省略する。以下、図１２、１３を用いて、本実施形態の電源配線構造の製造方法の一例について説明する。
【００６８】
まず、図１２（ａ）に示すように、電源電位ＶＤＤもしくは接地電位ＧＮＤを供給する第１配線２１、第２配線２２（図示せず）を同一層内に形成する。ここで、第１配線２１がＶＤＤ配線だとすると第２配線２２がＧＮＤ配線となり、第１配線２１がＧＮＤ配線だとすると第２配線２２がＶＤＤ配線となる。第１配線２１および第２配線２２は、平面上のレイアウトでは互いに平行になるように形成される。
【００６９】
これらの、第１配線２１および第２配線２２は、Ｓｉ、Ｏ、Ｃ、Ｈ、Ｎの元素のうち、少なくとも２つ以上を含む第１の絶縁膜中に、所望の配線パターンを転写した溝を形成し、金属膜を埋設した後に余剰な金属膜を研磨によって除去することで形成される。ここで、金属膜は、前記第１の絶縁膜との密着性を確保する導電性密着膜、元素の相互拡散を抑制する導電性バリア膜、ならびに主たる配線金属からなってもよい。導電性密着膜および導電性バリア膜は、Ｔａ、Ｔｉなどの高融点金属、もしくはこれらの窒化物などの中から選択し、ＰＶＤ法、ＣＶＤ法などの手法にて成膜する。主たる配線金属は、銅、もしくは銅を９５％以上含有する合金材料を用い、ＰＶＤ法、ＣＶＤ法、めっき法などの手法で形成する。第１配線２１および第２配線２２を形成した後には、配線材料の酸化を防止するとともに、配線材料を構成する元素の拡散を抑制する絶縁性バリア層を全面に渡って形成し（図示せず）、表面を保護する。この絶縁バリア層としては、Ｓｉと、Ｏ、Ｃ、Ｈ、Ｎの１つ以上から選択した元素と、を含有する膜、好ましくはＳｉとＮとを含有する膜を用いる。
【００７０】
次に、図１２（ｂ）に示すように、ＭＩＭ下絶縁膜３５、ＭＩＭ容量素子の下部電極３４となる導電膜３４Ａ、ＭＩＭ容量素子の容量絶縁膜３３となる絶縁膜３３Ａ、ＭＩＭ容量素子の上部電極３２となる導電膜３２Ａ、およびビアエッチ時のエッチング停止層として機能するエッチストッパ層３１を順次積層する。
【００７１】
ここで、ＭＩＭ下絶縁膜３５としては、Ｓｉ、Ｏ、Ｃ、Ｈ、Ｎの元素のうち、少なくとも２つ以上を含む膜を用いる。下部電極３４となる導電膜３４Ａは、Ｔｉ、Ｔａなどの高融点金属もしくはこれらの金属の窒化物、あるいは複数の導電膜の積層構造としても良く、ＰＶＤ法、ＣＶＤ法などの手法により形成する。
【００７２】
容量絶縁膜３３の材料や膜厚は、容量の特性を決定する重要な要素となる。高い容量を実現するために、膜厚８〜２５ｎｍのＳｉＮ膜を用いることが好ましい。あるいは、Ｔａ、Ｔｉ、Ｚｒ、Ｈｆ、Ｌａなどの金属酸化物を用いると、その高い誘電率を活かして、物理的な膜厚を厚くすることで高い信頼性を確保することが出来る。容量絶縁膜３３となる絶縁膜３３Ａは、ＣＶＤ法によって形成するか、ＰＶＤ法で形成した金属膜を酸化処理することで得られる。酸化処理としては、酸素含有雰囲気で２５０〜３５０℃の温度範囲にて熱処理する方法、さらに同様の雰囲気にてプラズマを発生させて酸化を促進する方法などがある。上部電極３２となる導電膜３２Ａとしては、Ｔｉ、Ｔａなどの高融点金属もしくはこれらの金属の窒化物、あるいは複数の導電膜の積層構造としても良く、ＰＶＤ法、ＣＶＤ法などの手法により形成する。エッチストッパ層３１については、Ｓｉと、Ｏ、Ｃ、Ｈ、Ｎの１つ以上から選択した元素と、を含有する膜、好ましくはＳｉとＮとを含有する膜を用いる。
【００７３】
続いて図１２（ｃ）に示すように、ＭＩＭ専用のリソグラフィ工程により、上部電極３２となる導電膜３２Ａのパターニングを行う。この際、上部電極３２と下層配線２１または２２とのアライメントをとりやすくするために、ＭＩＭ下絶縁膜３５にマークパターンを形成しておいてもよい。その際には、マークパターン形成用のリソグラフィ工程も必要となる。上部電極３２となる導電膜３２Ａのパターニングは、エッチストッパ層３１と導電膜３２Ａとを同時に、ドライエッチング法によってエッチングする。この時、導電膜３２Ａと容量絶縁膜３３となる絶縁膜３３Ａのエッチング選択性を利用して、容量絶縁膜３３となる絶縁膜３３Ａ上でエッチングを停止させる。
【００７４】
次に、図１２（ｄ）に示すように、ＭＩＭ専用のもう一つのリソグラフィ工程により、下部電極３４となる導電膜３４Ａのパターニングを行う。下部電極３４となる導電膜３４Ａのパターニングは、容量絶縁膜３３となる絶縁膜３３Ａと導電膜３４Ａとを同時にドライエッチング法によりエッチングする。この時、導電膜３４ＡとＭＩＭ下絶縁膜３５のエッチング選択性を利用してＭＩＭ下絶縁膜３５上でエッチングを停止させる。
【００７５】
続いて図１３（ｅ）に示すように、ＭＩＭ上絶縁膜３７を形成する。ＭＩＭ上絶縁膜３７は、ＭＩＭ容量素子に起因する凹凸が表面に形成されている。この凹凸は、このままにして次の工程に移ってもよいし、ＣＭＰ法で研磨することによって平坦化した後、次の工程に移ってもよい。
【００７６】
次に、図１３（ｆ）に示すように、上部電極３２、下部電極３４、および下層の配線層２１または２２、に達するビアホールを、フォトリソグラフィ工程とドライエッチング工程にて形成する。続いて、図１３（ｇ）に示すように、上層の配線層７１または７２となる導電膜７０をＰＶＤ法、ＣＶＤ法などの手法を用いて形成する。この導電膜７０は、Ｔｉ、Ｔａなどの高融点金属、およびこれらの高融点金属の窒化物、Ａｌを９５％以上含有する金属膜の積層で構成される。ここで、ビアホールの下層で上部電極３２または下部電極３４に接続された部分が電極ビア６１となり、下層の配線（第１配線２１または第２配線２２）に接続された部分が配線ビア６３となる。最後に、図１３（ｈ）に示すように、フォトリソグラフィ工程とドライエッチング工程にて、上層配線パターンを形成する。すなわち、第１配線２１と同電位の第３配線７１、および、第２配線２２と同電位の第４配線７２が形成される。なお、第３配線７１に接続されるビアの直下には、必ずそれと同電位の第１配線２１が位置している。また、第４配線７２に接続されるビアの直下には、必ずそれと同電位の第２配線２２が位置している。
【００７７】
本実施形態の半導体装置の製造方法においても、実施形態１で説明した半導体装置の製造方法と同様の優れた効果を実現することができる。また、現状、ＬＳＩチップでは最上層にＡｌを主成分とする配線でボンディングパッド等を形成することが一般的であるが、パッド層に電源配線を配置することで、効率のよい電源配線を設けることが可能となる。さらに、一般的にこのアルミパッドの厚さは下層の銅配線の厚さよりも十分に厚く形成されるので、本実施形態の半導体装置の製造方法により製造される半導体装置は低抵抗となる。よって、このような半導体装置によれば、静的な電源変動を効果的に抑制することが可能となる。
【符号の説明】
【００７８】
１１    トランジスタ層
１２    ビア
１３    多層配線層
２１    第１配線
２２    第２配線
３１    エッチストッパ層
３２    上部電極
３２Ａ  導電膜
３２ａ  第２上部電極
３２ｂ  第１上部電極
３３    容量絶縁膜
３３Ａ  絶縁膜
３４    下部電極
３４Ａ  導電膜
３４ａ  第２下部電極
３４ｂ  第１下部電極
３５    ＭＩＭ下絶縁膜
３６    ＭＩＭ上絶縁膜
３７    ＭＩＭ上絶縁膜
４１ａ  第３ビア
４１ｂ  第２ビア
４２ａ  第４ビア
４２ｂ  第１ビア
４３    ビア
４４    ビア
５１    第３配線
５２    第４配線
６１    電極ビア
６３    配線ビア
７０    導電膜
７１    第３配線
７２    第４配線
８１    第１領域
８２    第２領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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