(57)【特許請求の範囲】
【請求項１】
基板に導電性ビアを形成するための方法であって、
第１の表面及び対向する第２の表面を有する基板を設けるステップと、
前記基板の前記第１の表面に部分的にのみ前記基板の中に広がる少なくとも１つのブラインドビアを形成するステップと、
酸化材料によって前記少なくとも１つのブラインドビアの表面をパッシベーションするステップと、
前記基板の前記第１の表面上であって、前記少なくとも一つのブラインドビアの前記酸化材料の表面に銅を含むシード材料を形成するステップと、
前記基板の前記第１の表面にかぶさっている、少なくとも前記シード材料を完全に取り除き、前記少なくとも１つのブラインドビア内に前記シード材料を保持しつつ、前記基板の前記第１の表面を露出させる研磨平坦化を実施するステップと、
前記少なくとも一のブラインドビア内の前記保持されたシード材料の上に導電性材料を無電解めっきするステップと、
前記少なくとも一つのブラインドビア内の前記導電性材料を露出させるために前記基板の前記第２の表面に研磨平坦化を実施するステップと、
を含むことを特徴とする方法。
【請求項２】
前記第１の表面に前記少なくとも１つのブラインドビアを形成するステップが、レーザ・アブレーション、ドライエッチング及びウェットエッチングのうちの少なくとも１つを含むことを特徴とする請求項１に記載の方法。
【請求項３】
前記酸化材料により前記少なくとも一つのブラインドビアの表面をパッシベーションするステップの前に、前記少なくとも１つのブラインドビアの表面を洗浄するステップをさらに含むことを特徴とする請求項１に記載の方法。
【請求項４】
前記少なくとも一つのブラインドビアの前記導電性材料の少なくとも一部分の上に重なる少なくとも１つのボンド・パッドを、前記基板の前記第１の表面と前記対向する第２の表面とのうちの少なくとも一方の表面に形成するステップをさらに含むことを特徴とする請求項１に記載の方法。
【請求項５】
前記基板の前記第１の表面上であって、前記少なくとも一つのブラインドビア内の前記酸化材料の上に前記シード材料を付着させるステップが、スパッタリングを使用して、前記基板の前記第１の表面上であって、前記少なくとも１つのブラインドビア内の前記酸化材料上に銅を付着させるステップを含むことを特徴とする請求項１に記載の方法。
【請求項６】
前記保持されたシード材料を前記導電材料で無電解めっきするステップが、前記保持されたシード材料上に金属材料で無電解めっきするステップを含むことを特徴とする請求項１に記載の方法。
【請求項７】
前記保持されたシード材料上に前記導電材料で無電解めっきするステップが、前記保持されたシード材料上に銅を無電解めっきするステップを含むことを特徴とする請求項１に記載の方法。
【請求項８】
前記少なくとも１つのブラインドビアを形成するステップの前に前記基板の前記第１の表面をバリア材料で覆うステップをさらに含むことを特徴とする請求項１に記載の方法。
【請求項９】
前記少なくとも１つのブラインドビア内の前記導電材料上に充填材料を与えて、前記少なくとも１つのブラインドビアの残りの空いている部分を満たすステップを更に含むことを特徴とする請求項１に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
発明の分野：本発明は一般に半導体製造に関する。詳細には、本発明は、半導体構成部品の基板の一方の表面からその半導体構成部品のその基板の反対側の表面への電気相互接続を製造するため方法に関し、より詳細には、ウェーハ、インターポーザ又は他の基板に貫通ビアを製造するための方法に関する。
【背景技術】
【０００２】
到達水準：半導体チップは、チップの両面に集積回路を有するように製作することができ、或いは、他の電子構成部品や他の半導体チップと接続し又は相互作用するように設計することができる。インターポーザは、半導体デバイスやプリント回路板などの２つの電気構成部品をインタフェースするのに利用することができ、コンタクタ・ボードは、半導体ウェーハ上のダイを試験するためにその半導体ウェーハとプローブ・カードをインタフェースするのに使用することができる。半導体チップは、半導体ウェーハ又は他のバルク基板材料から形成することができ、インターポーザ及びコンタクタ・ボードは、シリコン、セラミック又はポリマー基板から形成することができる。
【０００３】
導電的にライニングされ又は充てんされた穴（以下「ビア」という）は、チップの一方の面の集積回路を、そのチップのもう一方の面の集積回路、大地又は他のバイアス電圧、他の電子構成部品、或いは他のチップの集積回路に接続するために使用される。ビアはさらに、インターポーザ又はコンタクタ・ボードの反対側の面に配置された構造間の電気通信を提供するために使用され、これらの構造は、コンタクト・パッド又は電気構成部品の他の構造と整列し、様々な構成部品間の電気接続を確立することができる。
【０００４】
集積回路の連続的な小型化の結果、ビアのアスペクト比（この用語はビアの高さ又は長さと幅又は直径の比を指す）はますます大きくなるばかりである。この大きくなるばかりのアスペクト比に寄与する１つの要因は、ビアの幅が狭くなり続けていることである。積み重ねられたチップ、インターポーザ及びコンタクタ・ボードにおいて、典型的には幅が約５０ミクロンである高アスペクト比ビアを充てんするために使用される公知のプロセスは、ビアにボイド又はキーホールを形成することなくビアを充てんすることが困難である。従来から、ビアは、化学蒸着（ＣＶＤ）又は物理蒸着（ＰＶＤ）を使用して銅などの金属のシード層でライニングすることができ、その後このシード層は電気めっきによってコーティングされる。ビアのアスペクト比が大きくなるにつれて、ビアの導電率に不利な影響を及ぼす空洞、ボイド又はキーホールを生じることなく、めっき材料でビアをライニングし又は充てんすることは一層困難になる。
【０００５】
図１を参照すると、全体が１０で示された基板の断面が示されている。この基板は、当技術分野で公知の電気めっきプロセスを使用して充てんされたビア１２を含む。ビア１２の内部は、電気めっきプロセスを使用して付着された金属層１４でコーティングされている。電気めっきは、イオンの形態の金属を含む槽の中に浸した基板に、溶解したこのイオンの形態の金属を付着させる電気化学的なプロセスである。基板の金属シード層によって提供される陰極に金属イオンが付着するように、陽極から電気めっき溶液中に電流が流される。図示のとおり、金属層１４の表面はでこぼこであり、ビア１２が完全に充てんされると、このでこぼこの表面の結果、ビアを埋めるコンタクト塊の中に１つ又は複数のボイドが形成され得る。他の公知のプロセスでは、無電解めっきプロセスによってビアが充てんされる。無電解めっきでは、例えばプラズマ化学蒸着（ＰＥＣＶＤ）を使用することによってシード層が形成される。水溶液中の金属イオン及び化学還元剤を含む槽の中に基板を浸して、金属イオンが化学還元過程によってシード層に付着するようにすることにより、シード層は金属層によってコーティングされる。
【０００６】
図２は、全体が２０で示された他の基板の断面を示している。基板２０は、当技術分野で公知の電気めっきを使用して金属層２４で充てんされたビア２２を含む。金属層２４は、基板２０の上面及び下面の近くでより効率的に付着しており、その結果、基板の上面及び下面の近くでビア２２が実質的に閉じられており、ビア２２の中間部分は充てんされずに残されている。ビア２２の充てんされていない部分２６はキーホールと呼ばれ、キーホールの存在はビア２２の導電率を低下させる。
【０００７】
ビアの中のボイド及びキーホールの形成を防ぐ試みの中で、ビアを充てんする他の方法が開発された。図３は、全体が３０で示された基板の断面図である。基板３０は、当該技術分野で公知の無電解めっきを使用して充てんされているビア３２を含む。基板３０は、浸漬めっきとも呼ばれる無電解めっきプロセス用の槽の中に置かれている。図示のように、金属の連続付着によって、ビア３２が金属で実質的に充てんされるまで、ビア３２の側壁のシード層（図示せず）の上に金属層３４が形成される。しかし、図３の無電解付着プロセスの結果、ビア３２の中にボイド又は凹みが生じる可能性がある。さらに、無電解めっきは比較的にゆっくりと進むため、すなわち、ニッケルなどの金属が約２０ミクロン／時の最大速度で付着するため、付着プロセスが完了するまでに要する長い時間が望ましくない場合がある。例えばビアの幅が７０μｍの場合、この付着プロセスでは、金属層３４がビアの中心に向かって内側へ成長してビア３２を完全に充てんするときにビア３２の内部に約３５μｍ（７０μｍ／２）の金属が付着するのに約１時間４５分かかる。
【０００８】
ビアにボイド及びキーホールが形成されるのを防ぐ他の試みでは、当該技術分野で公知の無電解ボトムフィル・プロセスを使用することができる。図４は、全体が４０で示された基板の断面図を示す。基板４０は、ビア４２と、ビア４２の底４６に付着しビア４２の頂部４８に向かって成長する金属層４４とを含む。ビア４２の底４６は、銅（Ｃｕ）、ニッケル（Ｎｉ）、タングステン（Ｗ）など適宜の金属を含むことができる。このボトムフィル・プロセスのアプローチは、金属層４４を、（図３に示すような）ビア４２の側面からではなく一方向に即ち上方へ付着させることによって、互いに向かって成長している金属層間にボイド及びキーホールが形成されないというものである。このボトムフィル・プロセスは、銅を用い、銅の移動によってビアにキーホールが形成されるのを防ぐ試みにおいて実行することができる。しかし、例えば７００ミクロンなどビアが深い場合があり、無電解めっきは、前述の比較的に緩慢な速度で金属を付着させるため、ビアを完全に充てんするプロセスは容認できないほどに時間がかかる。ビアの底からの電気めっきも知られており、ここでは、陰極の役目を果たす導体が基板の底に置かれてビアの底を覆う。しかし、このようなアプローチは、ビアが充てんされるウェーハ処理ステージを厳しく限定し、基板上に形成された他の構造又は基板の上に形成される他の構造に設計上の制限を課す場合がある。
【０００９】
したがって、ビアを充てんする改良された方法であって、公知のプロセスよりも高速であり、充てんされたビアにボイド、凹み又はキーホールを残さず、製造の費用効果が高い、改善された方法に対する必要性が存在する。
【００１０】
［発明の開示］
本発明は、幾つかの実施の形態においては、上記の困難を、半導体構成部品に導電性ビアを形成するための方法、及び該方法から得られる半導体構成部品を提供することによって克服する。導電性ビアが電気めっき又は無電解めっきされた金属で完全には充てんされないため、導電性ビアを形成する本発明の方法は、公知のプロセスよりも高速である。さらに、本発明の導電性ビアは、空洞、ボイド及びキーホールを実質的に含まず、そのため、ビアの導電率が損なわれない導電材料の環状層を含む。
【００１１】
半導体構成部品に導電性ビアを形成するための方法の例示的な一つの実施の形態は、第１の表面及び反対側の第２の表面を有する基板を設けるステップを含む。基板を貫通して、基板の第１の表面から第２の表面まで延びる少なくとも１つの穴が形成される。第１の表面、第２の表面、及び基板に形成された少なくとも１つの穴を規定する側壁にシード層が付着される。基板の第１の表面及び反対側の第２の表面の上にあるシード層が除去され、この少なくとも１つの穴の側壁にシード層が残される。側壁のシード層は導電層でコーティングされ、この少なくとも１つの穴の残りの空間に、導電性又は非導電性の充てん材料が導入される。
【００１２】
別の例示的な実施の形態では、基板を貫通した導電性ビアを製造するための第２の方法が開示される。この方法は、第１の表面及び反対側の第２の表面を有する基板を設けるステップを含む。基板の第１の表面に少なくとも１つの空胴が形成される。基板の第１の表面及びこの少なくとも１つの空胴を規定している基板の露出領域の上に、導電層が付着される。この少なくとも１つの空胴の残りの空間に充てん材料が導入される。基板の反対側の第２の表面上に、導電層及びこの少なくとも１つの空胴に導入された充てん材料が露出される。
【００１３】
例示的なさらに別の実施の形態は、少なくとも１つの導電性ビア前駆構造を含む中間半導体構成部品を含む。この中間半導体構成部品は、第１の表面及び反対側の第２の表面を有する基板を含む。この少なくとも１つの導電性ビア前駆構造は、基板の第１の表面中へ延び、反対側の第２の表面に達する前に基板の中で止まる。この少なくとも１つのビア前駆構造は、第１の表面から延び、導電性又は非導電性の充てん材料を囲む環状の導電層を含む。
【００１４】
本発明の他の例示的な実施の形態は、第１の表面及び反対側の第２の表面を有する基板と、これらの表面の間に延びる少なくとも１つの導電性ビアとを含む半導体構成部品を含む。この少なくとも１つの導電性ビアは、基板の第１の表面から基板の第２の表面まで延びる環状の導電層を含む。この環状導電層によって導電性又は非導電性の充てん材料を囲み、導電性又は非導電性の充てん材料は、基板の第１の表面から基板の反対側の第２の表面まで延びる。
【００１５】
他の実施形態において、本発明はさらに、マイクロプロセッサと、このマイクロプロセッサと通信する少なくとも１つのメモリ・デバイスとを含むシステムを包含する。この少なくとも１つのメモリ・デバイスは、第１の表面及び反対側の第２の表面を有する基板と、これらの表面の間に延びる少なくとも１つの導電性ビアとを含む。この少なくとも１つの導電性ビアは、基板の第１の表面から基板の反対側の第２の表面まで延びる導電材料の環状層を含む。この導電材料の環状層によって導電性又は非導電性の充てん材料を囲み、導電性又は非導電性の充てん材料は、基板の第１の表面から基板の反対側の第２の表面まで延びる。このメモリ・デバイスはさらに、この少なくとも１つの導電性ビアの上に重なる少なくとも１つのボンド・パッドを含む。
【００１６】
添付図面は、現時点において本発明を実施するための最良の形態と考えられるものを示す。
【図面の簡単な説明】
【００１７】
【図１】当該技術分野で公知の電気めっきプロセスを使用して充てんされた基板におけるビアの断面図である。
【図２】当該技術分野で公知の電気めっきプロセスを使用して実質的に充てんされたビアを有する基板の断面図である。
【図３】当該技術分野で公知の無電解めっきプロセスを使用して充てんされたビアを有する基板の断面図である。
【図４】当該技術分野で公知のボトムフィル・プロセスを使用して充てんされたビアを有する基板の断面図である。
【図５Ａ】ビアを充てんする本発明の方法の例示的な一つの実施の形態の一段階を示す図である。
【図５Ｂ】ビアを充てんする本発明の方法の例示的な一つの実施の形態の一段階を示す図である。
【図５Ｃ】ビアを充てんする本発明の方法の例示的な一つの実施の形態の一段階を示す図である。
【図５Ｄ】ビアを充てんする本発明の方法の例示的な一つの実施の形態の一段階を示す図である。
【図５Ｅ】ビアを充てんする本発明の方法の例示的な一つの実施の形態の一段階を示す図である。
【図５Ｆ】ビアを充てんする本発明の方法の例示的な一つの実施の形態の一段階を示す図である。
【図５Ｇ】ビアを充てんする本発明の方法の例示的な一つの実施の形態の一段階を示す図である。
【図６Ａ】ビアを充てんする本発明の方法の例示的な他の実施の形態の一段階を示す図である。
【図６Ｂ】ビアを充てんする本発明の方法の例示的な他の実施の形態の一段階を示す図である。
【図６Ｃ】ビアを充てんする本発明の方法の例示的な他の実施の形態の一段階を示す図である。
【図６Ｄ】ビアを充てんする本発明の方法の例示的な他の実施の形態の一段階を示す図である。
【図６Ｅ】ビアを充てんする本発明の方法の例示的な他の実施の形態の一段階を示す図である。
【図６Ｆ】ビアを充てんする本発明の方法の例示的な他の実施の形態の一段階を示す図である。
【図６Ｇ】ビアを充てんする本発明の方法の例示的な他の実施の形態の一段階を示す図である。
【図６Ｈ】ビアを充てんする本発明の方法の例示的な他の実施の形態の一段階を示す    図である。
【図７Ａ】ビアを充てんする本発明の方法の他の実施の形態の一段階を示す図である。
【図７Ｂ】ビアを充てんする本発明の方法の他の実施の形態の一段階を示す図である。
【図８】本発明を使用して形成された電気相互接続を有する半導体構成部品を示す図である。
【図９】本発明の方法を使用して製造された電気相互接続を含む電子システムの概略図である。
【発明を実施するための形態】
【００１８】
一般に、本発明は、半導体構成部品の基板の一方の表面からその基板の反対側の表面への電気相互接続、すなわちビアを製造するための方法を含む。ビアは、半導体構成部品の様々な電気構造を電気的に接続することができ、又は他の構成部品と電気的に接続するために使用することができる。当業者には明白なように、ビアを製造するための本発明の方法は、電気相互接続が要求されるインターポーザやコンタクタ・ボードなど他の基板を製造する際にも有用である。本明細書で使用されるとき、用語「半導体構成部品」は、半導体ウェーハ、他のバルク半導体基板、及び本発明に基づく貫通ビアの形成が可能な他の基板材料から製造された電子構成部品を意味し、このような電子構成部品を含む。
【００１９】
添付図面を参照すると、ウェーハ又は他の基板の厚さを貫通して形成されるビアを製造するための方法の様々な実施の形態が示されており、これらの図面では、同種の特徴及び要素は同じ参照符号又は同種の参照符号によって識別される。本明細書で説明されるプロセスはビアを製造するための方法を例示するが、当業者には明白なように、本明細書で説明される諸段階は半導体構成部品の製造プロセス全体の一部を構成し、これらを、他の製造プロセスと組み合わせることができる。本明細書で使用されるとき、用語「基板」は、ビアを形成することができる任意の支持構造を指し、これには、半導体ウェーハ、インターポーザ基板、コンタクタ・ボード又は基板ベースの他の構造が含まれるが、これらに限定されるものではない。
【００２０】
本発明は、ウェーハ又は他の基板の厚さを貫通するビアを製造するための方法を含み、これらのビアは、導電性ライナ材料と充てん材料とを含む。充てん材料は導電材料又は非導電材料とすることができる。次に図５Ａを参照すると、全体が１００で示された半導体構成部品の断面が示されている。半導体構成部品１００は、第１の表面１１４及び反対側の第２の表面１１６を有する基板１１２を含む。基板１１２は未処理の半導体ウェーハ又は他の基板を含むことができ、この基板は、１つ又は複数の半導体層又は他の構造を含む、自体の表面に形成された様々なプロセス層を有することができる。基板１１２はさらに、エッチング、付着又は他の公知の技法によって製造され且つ自体の表面に位置する活性部分又は他の動作可能部分を含むことができる。基板１１２はさらに、試験装置と試験される半導体デバイス（コンタクタ・ボード）との間で用いられる、又は、他の基板の中でのルーティングを提供するためのパッケージにおけるメモリ・デバイスとシステムとの間で使用されるインターポーザ基板を含むことができる。この例示的な実施の形態では、基板１１２は単結晶シリコンなどの半導体材料を含む。他の実施の形態では、基板１１２は、多結晶シリコン、ゲルマニウム、シリコン・オン・ガラス、シリコン・オン・サファイア、セラミック、ポリマー又はガラス充てん材入りエポキシ樹脂材料を含むことができる。基板１１２はさらに、公知の他の任意の基板材料を含むことができる。
【００２１】
半導体構成部品１００は、基板１１２の第１の表面１１４から第２の表面１１６まで延びるビア１１８を有する。この例示的な実施の形態では、ビア１１８は実質的に円筒形の形状を有し、内部表面ないし側壁１２０によって規定される。他の実施の形態では、ビア１１８は砂時計形などの他の形状を有し、又はビア形成用の公知の他の任意の形状を有することができる。ビア１１８の最上端１２２及び最下端１２４を限定する基板１１２の部分は破線で示されている。図を見やすくするため、後続の図面では、ビア１１８の最上端１２２及び最下端１２４が省かれる。
【００２２】
この図示の実施の形態では、基板１１２の中にレーザ・アブレーションによってビア１１８が形成され、ビア１１８は約１０μｍから２ミルの代表的な直径を有することができる。積み重ねられたチップ、インターポーザ、コンタクタ・ボード又は他の公知の電子構成部品向けに半導体構成部品１００が使用されるとき、ビア１１８は一般に約５０μｍの直径を有する。ビアの高さと幅の比は、集積回路の連続的な小型化に伴って絶えず低下しているため、直径約３０μｍのビア１１８が形成されることが予想される。当業者には明白なように、基板のタイプに応じて基板を１分当たり最高５μｍ除去することができる反応性イオン・エッチング（ＲＩＥ）などのドライエッチング、光化学エッチング又は公知の他の任意のビア形成プロセス（ただし、これらに限定はされるわけではない）を含む、半導体構成部品１００の形成に使用される種類の基板１１２に対して適切な公知の任意のビア形成方法を使用してビア１１８を形成することができる。ビア１１８の直径及び基板１１２の厚さは、半導体構成部品１００の所望の使用に応じた所望の任意の寸法とすることができることも当業者には明白である。
【００２３】
基板１１２の中にビア１１８が形成された後、レーザ・アブレーション・プロセスによって生成される熱の影響を受けた基板材料を除去するために、内部表面１２０を洗浄することができる。所望ならば、ＴＭＡＨ（テトラメチルアンモニウムヒドロキシド）溶液を使用して形成後のビア１１８を洗浄することができ、これによってビアの断面を四角にすることができる。
【００２４】
基板１１２の材料の種類に適した誘電材料又は絶縁材料の絶縁層１２６で基板１１２の内部表面１２０をコーティングすることによって、洗浄された内面１２０を被膜保護することができる。絶縁層１２６は、スピン・オン・ガラス、熱酸化物、パリレン（Ｐａｌｙｌｅｎｅ、登録商標）ポリマー、二酸化シリコン、窒化シリコン、酸窒化シリコン、ガラスすなわちホウ燐珪酸ガラス、燐珪酸ガラス又はホウ珪酸ガラス、又は低い誘電率を有する当技術分野で公知の任意の誘電体を含むことができる。このパッシベーションを達成するため、物理蒸着（ＰＶＤ）、ＣＶＤ、低圧化学蒸着（ＬＰＣＶＤ）、急速熱窒化（ＲＴＮ）、スピン・オン・ガラス（ＳＯＧ）プロセス、フロー・コーティング又は公知の他のプロセスを含む公知の任意のプロセスを使用して、絶縁層１２６を所望の任意の厚さに付着させることができる。他の実施の形態では、絶縁層１２６は注入又はキャピラリプロセス或いは真空ドロー（ｖａｃｕｕｍ  ｄｒａｗ）を使用して付着させた、ＢＴ樹脂、ポリイミド、ベンゾシクロブテン又はポリベンゾキサゾールなどの絶縁ポリマーを含む。絶縁層１２６の厚さは例えば約１から５μｍとすることができる。基板１１２がセラミックなどの電気絶縁材料を含む場合、絶縁層１２６は省くことができる。
【００２５】
図５Ｂに示すとおり、基板１１２の第１の表面１１４及び第２の表面１１６ならびにビア１１８の内部表面１２０に、導電材料のシード層（ｓｅｅｄ  ｌａｙｅｒ）１２８が付着され、シード層１２８は絶縁層１２６（図５Ａに示されている）を覆う。図を見やすくするため、図５Ｂ及び後続の他の図面では、図５Ａの絶縁層１２６が省かれる。この図示の実施の形態では、シード層１２８は窒化チタン（ＴｉＮ）を含み、シード層１２８はＣＶＤによって付着される。シード層１２８として使用できる材料には、この他に、チタン（Ｔｉ）、窒化シリコン（Ｓｉ３Ｎ４）、ポリシリコン、窒化タンタル（ＴａＮ）及び銅が含まれるが、これらに限定されるわけではない。シード層１２８を付着させるために使用することができる付着プロセスにはこの他、ＰＶＤ、原子層付着（ＡＬＤ）、ＰＥＣＶＤ、真空蒸着及びスパッタリングが含まれる。明らかなように、シード層１２８を付着させるために利用される材料の種類及び付着プロセスの選択は、ビア１１８を貫く電気相互接続を形成するために使用される材料の種類に応じて変化する。
【００２６】
図５Ｃに示すように、基板１１２の第１の表面１１４及び第２の表面１１６を露出させるために、基板１１２の第１の表面１１４及び第２の表面１１６を覆っている部分のシード層１２８が除去される。この図示の実施の形態では、化学的機械的平坦化（ＣＭＰ）などの研磨平坦化プロセスによってシード層１２８が除去される。しかし、シード層１２８の選択的除去は、ビア１１８の内部のシード層１２８の部分をマスクした後に、シード層１２８を構成する材料の種類に適したエッチング剤を使用したウェットエッチング、ドライエッチングなどの公知の他の任意のプロセスを使用して実施することもできる。
【００２７】
シード層１２８をレジスト層１２９で覆うことができる。ＣＭＰプロセスによって生み出される粒子がビア１１８の中に付着することをレジスト１２９が防ぐように、レジスト１２９はＣＭＰの前にシード層１２８に塗布される。ＣＭＰプロセスが終了した後、レジスト１２９は公知の技法を使用して除去され、導電材料の選択的付着のためのシード層１２８の清潔な表面を生み出す。
【００２８】
基板１１２の表面を覆うために使用される導電材料の種類及び使用される基板１１２の種類によっては起こる可能性がある剥離を防ぐために、例示的な他の実施の形態では、基板１１２の第１の表面１１４及び第２の表面１１６を窒化層で覆って、基板１１２の第１の表面１１４及び第２の表面１１６にシード層１２８が付着することを防ぐことができる。ビア１１８の中に窒化層が付着することを防ぐためにビア１１８をマスクし、又は基板１１２にビア１１８が形成される前の基板１１２の第１の表面１１４及び第２の表面１１６に窒化層を塗布することができる。当業者には明白であるように、窒化層を使用する以外に、基板１１２の第１の表面１１４及び第２の表面１１６にシード層１２８が付着することを防ぐ他の任意の材料を使用することができる。
【００２９】
図５Ｄに示すように、シード層１２８は無電解付着プロセスを使用して金属導電層１３０でコーティングされる。導電層１３０はシード層１２８には付着されるが、基板１１２の露出した第１及び第２の表面１１４及び１１６には付着されない。これは、シード層１２８はこれらの表面から除去されており（又はこれらの表面に元から存在せず）、無電解付着プロセスは、導電層１３０の付着のためにシード層１２８を必要とするからである。基板１１２の第１の表面１１４及び第２の表面１１６のシード層１２８を除去し、ビア１１８の中のシード層１２８を残すこの選択的除去、すなわちビアの中にだけ導電層１３０を付着させる選択的付着は、過剰な材料を除去する後続のＣＭＰステップを不要にする。この導電層１３０の選択的付着は、導電層として使用される金属の量を減らし、したがって製造コストを低下させる。また、ビア１１８の中にだけ導電層１３０を付着させる選択的付着は、厚い導電層１３０をめっきするときに起こる可能性がある接着の問題を防ぐのに役立つ。基板１１２の露出した第１の表面１１４及び露出した第２の表面１１６の導電層１３０上での剥離を引き起こす応力は、ビア１１８の内部の剥離応力よりも大きい。導電層１３０は、ニッケル、コバルト、銅、銀、チタン、イリジウム、金、タングステン、タンタル、モリブデン、白金、パラジウム、ニッケル−リン（ＮｉＰ）、パラジウム−リン（Ｐｄ−Ｐ）、コバルト−リン（Ｃｏ−Ｐ）、Ｃｏ−Ｗ−Ｐ合金、上記金属の他の合金及びこれらの混合物を含む任意のタイプの金属を含むことができるが、これらに限定されるわけではない。導電層１３０に使用される金属の種類及び厚さは、半導体構成部品１００の所望の導電率及び使用に応じて変化し、これらは、少なくとも部分的に、当技術分野で公知の式Ｒ＝ρＬ／Ａによって表される金属又は導電層の抵抗（Ｒ）によって決定される。
【００３０】
適宜の金属の導電層１３０でシード層１２８をコーティングすることによって、ビア１１８を貫く環状の導電経路が生み出される。無電解めっきプロセスは、ボイド又はキーホールを実質的に含まない実質的に絶縁保護コーティングをビア１１８の中に形成する。無電解めっきプロセスによって形成された導電層１３０は、一般に均一な厚さと低い多孔率を有し、防食を提供し、比較的硬い。無電解めっきプロセスは、付着させる金属のイオン形態の水溶液を含む浴の中に基板１１２を浸すことによって実施される。電気エネルギーを使用せずに金属を付着させることができるように、水溶液はさらに化学還元剤を含む。無電解めっきプロセスにおける金属イオンの還元及び後続の付着の推進力は化学還元剤によって推進される。水溶液が（例えば超音波によって）十分に攪拌されて、均一な濃度の金属イオン及び還元剤が水溶液中に分配されることが保証される限り、還元反応はシード層１２８上のあらゆる点で本質的に一定である。
【００３１】
例示的な他の実施の形態では、浸漬めっきプロセスなどの浸漬プロセスを使用して、導電層１３０が銀又は金でライニングされる。導電層１３０がニッケル又はコバルトを含む場合、銀及び金はニッケル及びコバルトよりも貴であるから、銀又は金のライニングをニッケル又はコバルトに代えて使用し得る。銀又は金のライニングは導電率を増大させ、半田を濡らして、半田のボイドなし充てん及び半田とビア１１８の側壁との連続接触を保証するのに役立つ。
【００３２】
シード層１２８は、基板１１２の第１の表面１１４及び第２の表面１１６と同じ高さの平面まで延びているため、導電層１３０の付着の結果、導電層１３０の小部分１３２が、基板１１２の第１の表面１１４又は第２の表面１１６の平面を越えて延びる可能性がある。所望ならば、小部分１３２をＣＭＰ又は他の公知の除去プロセスを使用して除去して、図５Ｅに示すように、導電層１３０が基板１１２の第１の表面１１４及び第２の表面１１６の平面と実質的に同じ高さになるようにすることができる。
【００３３】
図５Ｅに示すように、ビア１１８は、第１の表面１１４から第２の表面１１６まで延びる開口１３４を有し、開口１３４は導電層１３０によって囲まれる。導電層１３０を形成するために使用される無電解めっきプロセスは、小さい凹み又はボイドを付随的に導電層１３０の中に残し得るが、所望の導電率を得るために必要な導電層１３０の厚さは、ボイド又は凹みが導電率に影響を及ぼさないような寸法でなければならない。ビア１１８の開口１３４は、図５Ｆに示すように充てん材料１３６で充てんされる。所望の厚さの導電層１３０を形成し、ビア１１８の残りの開口１３４を充てん材料１３６で充てんすることによって、基板に対する物理的な支持がビアの中に提供され、同時に導電層１３０によって提供された導電経路が維持される。
【００３４】
充てん後のビア１１８の所望の導電率及び意図される半導体構成部品１００の使用に応じて、充てん材料１３６は導電材料又は非導電材料とすることができる。例えば、充てん後のビア１１８の導電率は、少なくとも最低限、導電層１３０の材料と厚さによって決定されるため、導電層１３０が十分な導電経路を提供する場合には、非導電材料を使用してビア１１８の開口１３４を充てんすることができる。充てん材料１３６として使用することができる物質の代表的な非限定的な例にはシリコン含有充てん材が含まれ、これには例えば、スピンコーティング・プロセスを使用して塗布された、非導電性充てん材料１３６としてのスピン・オン・ガラス（ＳＯＧ）、拡散プロセスを使用して付着されドープされた導電性充てん材料１３６としてのポリシリコンなどがある。スキージを用いて塗布され、それに続いてリフローされた半田ペーストを導電性充てん材料１３６として使用することもできる。半田ペーストは、共晶半田、Ｃｕ−Ｓｎ−Ａｇ、Ｓｎ−Ａｇ、公知の他の半田材料、又はこれらの組合せを含むことができる。使用することができる他の充てん材料１３６には、開口１３４の中にスクリーン印刷された半田合金、導電性及び非導電性のポリマー、金属充てん材入りシリコン、炭素充てん材入りインク、等方性又は異方性の導電性接着剤、及び、銀充てん材入りエポキシペーストなどの導体充てん材入りエポキシが含まれるが、これらに限定されるわけではない。
【００３５】
ビア１１８の開口１３４が充てんされた後に、基板１１２の第１の表面１１４又は第２の表面１１６の平面を越えて充てん材料１３６が広がった場合には、当該技術分野で知られており図５Ｇに示すように、ビア１１８の一端又は両端にボンド・パッド１３８を形成することができるように、はみ出した充てん材料１３６をＣＭＰ又は他の公知の平滑化プロセスを使用して除去することができる。充てん材料１３６は、ビア１１８の上にあるボンド・パッド１３８に物理的支持を提供する。この例示的な実施の形態では、半導体構成部品１００が１つのビア１１８を有するように示されているが、当業者には明らかにように、開示されたプロセスを使用して半導体構成部品１００に任意の数のビア１１８を同時に形成し、ライニングし、充てんすることができる。
【００３６】
例示的な他の実施の形態では、ブラインド・ビアを使用して本発明の導電性ビアを形成する。図６Ａには、全体が２００で示された半導体構成部品の断面が示されている。半導体構成部品２００は、第１の表面２１４及び反対側の第２の表面２１６を有する基板２１２を含む。基板２１２は、未処理の半導体ウェーハ、又は、図５Ａの基板１１２に関して以前に説明された製造プロセスで使用された他の基板材料を含むことができる。
【００３７】
半導体構成部品２００は、基板２１２に途中まで侵入して第１の表面２１４から基板２１２の中へ実質的に延びるブラインド・ビア２１８を含み、ブラインド・ビア２１８の底２１３は基板２１２の第２の表面２１６に達しない。ブラインド・ビア２１８は、レーザ・アブレーション・プロセスを使用して、又は、基板１１２の中にビア１１８が形成されたときに図５Ａに関して本明細書で説明した他の任意の方法で基板２１２に形成することができる。ブラインド・ビア２１８は、基板２１２の内面ないし側壁２２０によって規定される。ブラインド・ビア２１８の最上端２２２を規定する基板２１２の部分は破線で示されており、この線は図を見やすくするために後続の図面では省かれる。
【００３８】
図６Ａの例示的な実施の形態では、ブラインド・ビア２１８はまた、細い線２２４で示すカバー層２２５で密閉可能にカバー又はキャップされた、基板２１２を貫通して延びる（図５Ａのビア１１８と実質的に同様の）開口を基板２１２に含むことができる。カバー層２２５はブラインド・ビア２１８を実質的に密閉するので、カバーされたビアは本質的にブラインド・ビア２１８と実質的に同じように充てんされる。したがって、ブラインド・ビア２１８の底２１３を形成するカバー層２２５にもシード層を付着させることができ
る。例示的な他の実施の形態では、カバー層２２５は、基板２１２にブラインド・ビア２１８が形成される前に基板２１２に付着させた金属層を含むことができる。次いでレーザ・アブレーションを使用してブラインド・ビア２１８を途中まで形成し、次いでこれを、カバー層２２５の金属の表面で止まるドライエッチングを使用して完成させることができる。必要ならばブラインド・ビア２１８をパッシベーション層（図示せず）で絶縁することができる。
【００３９】
図６Ａの実施の形態を使用してブラインド・ビア２１８を形成することによって、汚染物質及び他のプロセス材料がウェーハ・チャック２１７又は他の支持構造に付着し又はこれらを汚染することを防ぐことができる。ウェーハ・チャック２１７は、製造プロセス期間に半導体構成部品２００を支持するために使用することができ、後続の図面ではウェーハ・チャック２１７の図示が省かれる。
【００４０】
ブラインド・ビア２１８の内面２２０を洗浄して、破片、残留した材料、又はブラインド・ビア２１８の形成によって不利な影響を受けた基板材料を除去することができる。洗浄後の内面２２０は、基板２１２の種類に適した誘電材料又は絶縁材料の層で基板２１２の内部表面２２０をコーティングすることによって、被膜保護することができる。図を見やすくするため図６Ａにはパッシベーション層が示されていないが、当業者には明らなように、ブラインド・ビア２１８のパッシベーション層は、図５Ａに関して説明された絶縁層１２６と実質的に同じ層とすることができる。さらに、基板２１２の材料によってはパッシベーション層を省くことができる。
【００４１】
図６Ｂを参照すると、基板２１２の第１の表面２１４及びブラインド・ビア２１８の内面２２０に導電性金属のシード層２２８が形成された半導体構成部品２００が示されている。この図示の実施の形態ではシード層２２８はＴｉＮであり、シード層２２８はＣＶＤによって付着される。しかし、シード層２２８は、図５Ｂのシード層１２８に関して本明細書で説明された他の任意の材料を含むことができる。
【００４２】
基板２１２の第１の表面２１４を覆うシード層２２８の部分は、図６Ｃに示すように、基板２１２の第１の表面２１４を露出させるためにＣＭＰによって除去される。シード層２２８は、本明細書で以前に説明した公知の任意のプロセスを使用して除去することができることは明白である。図６Ｄに示すように、本明細書で以前に説明した無電解付着プロセスを使用して、シード層２２８の上に導電層２３０が付着される。基板２１２の第１の表面２１４にはシード層２２８が存在しないため、基板２１２の第１の表面２１４には導電層２３０が付着しない。導電層２３０は、図５Ｄの導電層１３０に関して本明細書で説明した任意の導電性金属を含むことができ、導電層２３０に利用される金属の種類と厚さは、半導体構成部品２００の所望の導電率及び最終的な使用に応じて変化する。
【００４３】
例示的な他の実施の形態では、ＣＭＰの前にシード層２２８の上にレジスト層２２９が置かれる。レジスト２２９の存在は、ＣＭＰプロセスによって生み出される粒子がブラインド・ビア２１８を汚染することを防ぐ。ＣＭＰの後、レジスト２２９は公知の技法を使用して除去され、その結果、続く導電層２３０の付着のための清潔な表面が得られる。
【００４４】
シード層２２８に導電層２３０が付着されたときに、導電層２３０の一部２３２が、基板２１２の第１の表面２１４の平面を越えて延びる可能性がある。これが起きた場合には、図５Ｅに関して本明細書で以前に説明したように、第１の表面２１４の平面を越えて延びた導電層２３０の部分２３２を除去することができ、これによって図６Ｅの半導体構成部品２００が得られる。他の例示的な実施の形態では、基板２１２の第１の表面２１４の平面よりも上に延びている導電層２３０の部分２３２をそのまま残し、これを少なくとも部分的に使用して、基板２１２の第１の表面２１４に続いて構築されるボンド・パッド（図６Ｈに図示されている）の少なくとも一部を形成することができる。
【００４５】
他の例示的な実施の形態では、浸漬めっきプロセスを使用して導電層２３０を銀又は金でライニングすることができる。導電層１３０がニッケル又はコバルトを含む場合、銀及び金はこれらよりも貴であるので、ニッケル又はコバルトは銀又は金に置き換えられる。導電層１３０に銀又は金のライニングを含めることは、導電率を高め、半田を濡らすのを助ける。
【００４６】
図６Ｅに示すように、ブラインド・ビア２１８は、基板２１２の第１の表面２１４から実質的に基板２１２を貫通してブラインド・ビア２１８の底２１３まで延びる開口であって、ブラインド・ビア２１８の底２１３を覆う導電層２３０によって実質的に取り囲まれた開口２３４を含む。ブラインド・ビア２１８の開口２３４は、図６Ｆのクロスハッチング線で示すように、充てん材料２３６で充てんされる。図５Ｆに関して本明細書で以前に説明したとおり、充てん材料２３６は、充てんされたブラインド・ビア２１８の所望の導電率に応じて導電材料又は非導電材料を含むことができる。
【００４７】
基板２１２の第２の表面２１６は、ＣＭＰなどの研磨平坦化プロセス又は公知の他の適当な除去プロセスを使用して半導体構成部品２００から除去される。図６Ｇに示すように、基板２１２の第２の表面２１６にブラインド・ビア２１８が露出するように、基板２１２の材料は、図６Ｆの破線２４０によって示す深さまで除去される。当該技術分野で知られており且つ図６Ｈに示すように、ブラインド・ビア２１８の反対側の端にボンド・パッド２３８が形成される。この例示的な実施の形態の変形例では、ブラインド・ビア２１８が基板２１２の中をカバー層２２５まで延びる場合には、図６Ａに関して説明したように、カバー層２２５を除去して、導電層２３０でライニングされ且つ充てん材料２３６で充てんされたブラインド・ビア２１８を露出させることができる。
【００４８】
本発明の方法における活動の他の例示的な実施の形態が図７Ａ及び７Ｂに示されている。半導体構成部品は全体として２００′で示される。半導体構成部品２００′は、第１の表面２１４及び反対側の第２の表面２１６を有する基板２１２を含む。基板２１２の第１の表面２１４にはバリア層２０３が形成される。バリア層２０３は、自体にシード層２２８が付着することを防ぐ材料を含む。バリア層２０３は、二酸化シリコン、窒化シリコンなどの酸化物含有材料又は窒化物含有材料を含むことができる。バリア層２０３を貫通して基板２１２にブラインド・ビア２１８が形成される。本明細書で以前に論じたとおり、ブラインド・ビア２１８の中にシード層２２８及び導電層２３０が形成され、その後、ブラインド・ビア２１８の残りの開口２３４が充てん材料で充てんされる。次いで、以前に説明したとおりに導電性のブラインド・ビア２１８の製造を完了させることができる。
【００４９】
次に図８を参照すると、本発明の方法を使用して製造された半導体構成部品３００の部分断面図が示されている。半導体構成部品３００は、導電性ビア３１８を有する基板３１２を含む。導電性ビア３１８は、充てん材料３３６と、半導体構成部品３００の反対側の表面に位置するボンド・パッド３３８間の電気接続を形成する環状の導電性ライナ３３０とを含む。
【００５０】
半導体構成部品３００は、コンタクト・パッド３４２又は他の導電性構造にビア３１８を電気的に接続する回路トレース３４０又は他の相互接続及びコンタクト構造を含むことができる。また、回路トレース３４０又は他の導電性構造は、半導体構成部品３００の回路を、基板３１２の反対側に形成された集積回路などの他の回路に、半導体構成部品３００の上又は下に配置された１つのスタックにおける他の半導体構成部品の回路に、インターポーザに、コンタクタ・ボードに、或いはマイクロプロセッサなどの他の半導体構成部品を担持するマザーボード、モジュールボードなどのキャリア基板に接続するのに使用することができる。さらに、ボンド・パッド３３８が形成されるブランケット材料層をパターン形成して、ビア３１８からコンタクト・パッド３４２に達する回路トレース３４０を規定することもできる。このように、導電性ビア３１８を使用して、基板３１２の第１の表面３１４のコンタクト・パッド３４２を、基板３１２の第２の表面３１６のコンタクト・パッド３４２に電気的に接続することができる。
【００５１】
先に述べたとおり、半導体構成部品３００の基板３１２は、様々な半導体構成部品を接続するためのインターポーザとして、半導体試験基板（コンタクタ・ボード）として、又は半導体チップを接続することができるよりレベルのパッケージを形成するキャリア基板として設計し、製造することができる。能動回路を有する半導体デバイスとして構成される場合には、半導体構成部品３００のボンド・パッド３３８又はコンタクト・パッド３４２を、試験基板又はキャリア基板上の端子パッドのパターンに対応するパターンに配置することができる。インターポーザ又はコンタクタ・ボードとして使用される場合には、ボンド・パッド３３８又はコンタクト・パッド３４２を、基板３１２の一方の面で試験基板又はキャリア基板の端子パッドに対応し、もう一方の面で、接触される半導体デバイス上のボンド・パッド又は他のＩ／Ｏ位置に対応するパターンに配置することができる。
【００５２】
次に図９を参照すると、本発明の導電性ビアを含むシステム４００の一つの実施の形態が示されている。システム４００は、スタティック・ランダムアクセス・メモリ（ＳＲＡＭ）、ダイナミック・ランダムアクセス・メモリ（ＤＲＡＭ）又は公知の他のメモリ・デバイスなどの少なくとも１つのメモリ・デバイス４０２を含み、この少なくとも１つのメモリ・デバイス４０２は、本発明の方法を使用して製造された少なくとも１つの導電性ビアを含む。メモリ・デバイス４０２は、当該技術分野で公知の特定の機能を実行するようにプログラムすることができるマイクロプロセッサ４０４に動作可能に結合される。
【００５３】
上で示した本発明の実施の形態は、低コストの材料を使用して製造することができ、単純な方法を要し、実質的にボイド及びキーホールを含まない頑強な電気相互接続を与える貫通ビアの形態の電気相互接続を開示する。本発明は様々な例示的な実施の形態に関して図示して説明してきたが、本発明の範囲又は必須の特性から、様々な追加、削除及び変更が企図される。さらに、本発明は半導体デバイス又はインターポーザの文脈で説明されたが、本発明は、半導体構成部品を用いて製造された任意のデバイス又は構成部品に電気相互接続を形成するのに有用である。したがって、本発明の範囲は、以上の説明ではなく、添付の請求項によって示される。添付の請求項の等価物の意味及び範囲に含まれる全ての変更は、添付の請求項の範囲に包含される。
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図５Ｅ】
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【図５Ｆ】
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【図５Ｇ】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図６Ｅ】
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【図６Ｆ】
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【図６Ｇ】
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【図６Ｈ】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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【図９】
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