(57)【特許請求の範囲】
【請求項１】
半導体基板上方に、第１の膜を形成する工程と、
前記第１の膜上方に、第１マスク膜を形成する工程と、
前記第１マスク膜上にカバー膜を形成する工程と、
前記カバー膜をパターニングする工程と、
パターニングされた前記カバー膜をマスクとして前記第１マスク膜をエッチングして、前記第１マスク膜をパターニングする工程と、
パターニングされた前記第１マスク膜の側部に、前記カバー膜で前記第１マスク膜の上部を覆った状態でプラズマ処理を行って、前記側部を変質層に変換する工程と、
前記プラズマ処理の後、前記第１マスク膜の上方及び前記側部を覆う第２マスク膜を形成する工程と、
前記第２マスク膜をエッチングして、前記側部に形成された前記第２マスク膜を残存させつつ、前記第１マスク膜上方に形成された前記第２マスク膜を除去する工程と、
前記第２マスク膜のエッチングの後、前記変質層と共に、前記カバー膜を除去する工程と、
前記変質層を除去した後、残った部分の前記第１マスク膜、及び前記第２マスク膜をマスクとして、前記第１の膜をエッチングする工程と
を有し、
前記カバー膜は、前記変質層と同一材料を含む半導体装置の製造方法。
【請求項２】
前記第１マスク膜は、シリコンを含む材料で形成され、前記プラズマ処理の工程においては、酸素を含むガスによるプラズマ処理を行って、前記シリコンを含む材料を酸化シリコンに変換する請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１マスク膜は、ポーラスな膜である請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第１マスク膜は、ＳｉＣＯＨ、ＳｉＯＣ、またはＳｉＣを含む材料で形成される請求項２または３に記載の半導体装置の製造方法。
【請求項５】
前記第１マスク膜上に前記カバー膜を形成し、前記カバー膜をパターニングし、前記カバー膜をマスクとして前記第１マスク膜をエッチングする工程は、
前記カバー膜上方にレジストパターンを形成し、前記レジストパターンをマスクとして前記カバー膜を途中の厚さまでエッチングする工程と、
前記カバー膜が途中の厚さまでエッチングされた状態で、酸素を含むガスによるプラズマ処理により、前記レジストパターンを除去する工程と、
前記レジストパターンの除去の後、前記カバー膜のエッチングをさらに進め、前記レジストパターンに基づいて形成された凹部の底に前記第１マスク膜を露出させ、そして、前記カバー膜をマスクとして前記第１マスク膜をエッチングする工程と
を含む、請求項１〜４のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
前記第１マスク膜と前記第２マスク膜とが、同一材料である請求項１〜５のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の回路パターンを形成するために、マスクを用いたエッチングが行なわれている。回路パターンの微細化に伴い、マスクも微細化してきている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−２１８５７４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の一目的は、マスクの新規な作製技術を含む半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００５】
本発明の一観点によれば、
半導体基板上方に、第１の膜を形成する工程と、
前記第１の膜上方に、第１マスク膜を形成する工程と、
前記第１マスク膜上にカバー膜を形成する工程と、
前記カバー膜をパターニングする工程と、
パターニングされた前記カバー膜をマスクとして前記第１マスク膜をエッチングして、前記第１マスク膜をパターニングする工程と、
パターニングされた前記第１マスク膜の側部に、前記カバー膜で前記第１マスク膜の上部を覆った状態でプラズマ処理を行って、前記側部を変質層に変換する工程と、
前記プラズマ処理の後、前記第１マスク膜の上方及び前記側部を覆う第２マスク膜を形成する工程と、
前記第２マスク膜をエッチングして、前記側部に形成された前記第２マスク膜を残存させつつ、前記第１マスク膜上方に形成された前記第２マスク膜を除去する工程と、
前記第２マスク膜のエッチングの後、前記変質層と共に、前記カバー膜を除去する工程と、
前記変質層を除去した後、残った部分の前記第１マスク膜、及び前記第２マスク膜をマスクとして、前記第１の膜をエッチングする工程と
を有し、
前記カバー膜は、前記変質層と同一材料を含む半導体装置の製造方法
が提供される。
【発明の効果】
【０００６】
変質層形成領域を挟み第１マスク膜と第２マスク膜が並ぶマスクパターンを形成できる。例えば、微細なマスクパターン形成に適用できる。また例えば、変質層の厚さを調整することにより、第１マスク膜と第２マスク膜の間隙幅を調整できる等、マスクパターン形状を制御しやすい。
【図面の簡単な説明】
【０００７】
【図１−Ａ】図１ＡＰ、図１ＡＸ、図１ＡＹ１〜図１ＡＹ３は、第１実施例の半導体装置の製造方法の主要工程を示す概略断面図である。
【図１−Ｂ】図１ＢＰ、図１ＢＸ、図１ＢＹ１〜図１ＢＹ３は、第１実施例の半導体装置の製造方法の主要工程を示す概略的な平面図及び断面図である。
【図１−Ｃ】図１ＣＰ、図１ＣＸ、図１ＣＹ１〜図１ＣＹ３は、第１実施例の半導体装置の製造方法の主要工程を示す概略的な平面図及び断面図である。
【図１−Ｄ】図１ＤＰ、図１ＤＸは、第１実施例の半導体装置の製造方法の主要工程を示す概略的な平面図及び断面図である。
【図１−Ｅ】図１ＥＰ、図１ＥＸは、第１実施例の半導体装置の製造方法の主要工程を示す概略的な平面図及び断面図である。
【図１−Ｆ】図１ＦＰ、図１ＦＸ、図１ＦＹ１〜図１ＦＹ３は、第１実施例の半導体装置の製造方法の主要工程を示す概略的な平面図及び断面図である。
【図１−Ｇ】図１ＧＰ、図１ＧＸ、図１ＧＹ１〜図１ＧＹ３は、第１実施例の半導体装置の製造方法の主要工程を示す概略的な平面図及び断面図である。
【図１−Ｈ】図１ＨＰ、図１ＨＸ、図１ＨＹ１〜図１ＨＹ３は、第１実施例の半導体装置の製造方法の主要工程を示す概略的な平面図及び断面図である。
【図１−Ｉ】図１ＩＰ、図１ＩＸ、図１ＩＹ１〜図１ＩＹ３は、第１実施例の半導体装置の製造方法の主要工程を示す概略的な平面図及び断面図である。
【図１−Ｊ】図１ＪＰ、図１ＪＸ、図１ＪＹ１〜図１ＪＹ３は、第１実施例の半導体装置の製造方法の主要工程を示す概略的な平面図及び断面図である。
【図１−Ｋ】図１ＫＰ、図１ＫＸ、図１ＫＹ１〜図１ＫＹ３は、第１実施例の半導体装置の製造方法の主要工程を示す概略的な平面図及び断面図である。
【図１−Ｌ】図１ＬＰ、図１ＬＸ、図１ＬＹ１〜図１ＬＹ３は、第１実施例の半導体装置の製造方法の主要工程を示す概略的な平面図及び断面図である。
【図１−Ｍ】図１ＭＰ、図１ＭＸ、図１ＭＹ１〜図１ＭＹ３は、第１実施例の半導体装置の製造方法の主要工程を示す概略的な平面図及び断面図である。
【図１−Ｎ】図１ＮＰ、図１ＮＸ、図１ＮＹ１〜図１ＮＹ３は、第１実施例の半導体装置の製造方法の主要工程を示す概略的な平面図及び断面図である。
【図１−Ｏ】図１ＯＰ、図１ＯＸ、図１ＯＹ１〜図１ＯＹ３は、第１実施例の半導体装置の製造方法の主要工程を示す概略的な平面図及び断面図である。
【図１−Ｐ】図１ＰＰ、図１ＰＸ、図１ＰＹ１〜図１ＰＹ３は、第１実施例の半導体装置の製造方法の主要工程を示す概略的な平面図及び断面図である。
【図１−Ｑ】図１ＱＰ、図１ＱＸ、図１ＱＹ１〜図１ＱＹ３は、第１実施例の半導体装置の製造方法の主要工程を示す概略的な平面図及び断面図である。
【図２−Ａ】図２ＡＰ、図２ＡＸ、図２ＡＹ１〜図２ＡＹ３は、第２実施例の半導体装置の製造方法の主要工程を示す概略断面図である。
【図２−Ｂ】図２ＢＰ、図２ＢＸ、図２ＢＹ１〜図２ＢＹ３は、第２実施例の半導体装置の製造方法の主要工程を示す概略的な平面図及び断面図である。
【図２−Ｃ】図２ＣＰ、図２ＣＸ、図２ＣＹ１〜図２ＣＹ３は、第２実施例の半導体装置の製造方法の主要工程を示す概略的な平面図及び断面図である。
【図２−Ｄ】図２ＤＰ、図２ＤＸ、図２ＤＹ１〜図２ＤＹ３は、第２実施例の半導体装置の製造方法の主要工程を示す概略的な平面図及び断面図である。
【図２−Ｅ】図２ＥＰ、図２ＥＸ、図２ＥＹ１〜図２ＥＹ３は、第２実施例の半導体装置の製造方法の主要工程を示す概略的な平面図及び断面図である。
【図２−Ｆ】図２ＦＰ、図２ＦＸ、図２ＦＹ１〜図２ＦＹ３は、第２実施例の半導体装置の製造方法の主要工程を示す概略的な平面図及び断面図である。
【発明を実施するための形態】
【０００８】
まず、本発明の第１実施例による半導体装置の製造方法について説明する。第１実施例では、静的ランダムアクセスメモリ（ＳＲＡＭ）を作製し、ＳＲＡＭ回路の作製工程のうち、特に、ＭＯＳトランジスタのゲート電極を形成するパターニングについて詳しく説明する。
【０００９】
図１Ａ〜図１Ｑは、第１実施例の半導体装置の製造方法の主要工程を示す概略平面図と概略断面図である。平面図に、例えば「図１ＡＰ」のように「Ｐ」を付し、平面図中の一点鎖線Ｘに沿った紙面横方向の断面図に、例えば「図１ＡＸ」のように「Ｘ」を付し、平面図中の一点鎖線Ｙ１、Ｙ２、Ｙ３に沿った紙面縦方向の断面図に、例えば「図１ＡＹ１、図１ＡＹ２、図１ＡＹ３」のように、それぞれ「Ｙ１」、「Ｙ２」、「Ｙ３」を付す。
【００１０】
説明の煩雑さを避けるため、「Ｐ」を付した平面図、及び、「Ｘ」、「Ｙ１」、「Ｙ２」、「Ｙ３」を付した断面図を、１群の図としてまとめて呼ぶ。例えば、図１ＡＰ、図１ＡＸ、及び図１ＡＹ１〜図１ＡＹ３を、図１Ａと呼ぶ。なお、このような説明の仕方は、後述の第２実施例でも同様である。なお、図１Ｄ及び図１Ｅは、平面図とＸ方向の断面図のみ示す。
【００１１】
図１Ａを参照する。半導体基板１（例えばｐ型シリコン基板）に、例えばシャロートレンチアイソレーション（ＳＴＩ）により素子分離絶縁膜を形成して、活性領域を画定する。
【００１２】
半導体基板１上に、例えばスピンコートにより、フォトレジスト膜を形成する。フォトレジスト膜に、フォトリソグラフィーにより、ｐ型ＭＯＳトランジスタを形成する活性領域を露出する開口部を形成する。このフォトレジスト膜をマスクとし、ｐ型ＭＯＳトランジスタを形成する活性領域に、例えばイオン注入法により、ｎ型不純物を導入して、ｎ型ウェルｎｗを形成する。ｎ型ウェルｎｗ形成に用いたフォトレジスト膜を、アッシングで除去する。
【００１３】
半導体基板１上に、例えばスピンコートにより、フォトレジスト膜を形成する。フォトレジスト膜に、フォトリソグラフィーにより、ｎ型ＭＯＳトランジスタを形成する活性領域を露出する開口部を形成する。このフォトレジスト膜をマスクとし、ｎ型ＭＯＳトランジスタを形成する活性領域に、例えばイオン注入により、ｐ型不純物を導入して、ｐ型ウェルｐｗを形成する。ｐ型ウェルｐｗ形成に用いたフォトレジスト膜を、アッシングで除去する。
【００１４】
それぞれＸ方向に細長いｐ型ＭＯＳトランジスタ形成領域（ｎ型ウェルｎｗ）とｎ型ＭＯＳトランジスタ形成領域（ｐ型ウェルｐｗ）とが、Ｙ方向に並んで配置されている。
【００１５】
図１Ｂを参照する。半導体基板１上に、例えば、熱酸化により厚さ１．５ｎｍのシリコン酸化膜を形成して、ゲート絶縁膜２を形成する。
【００１６】
図１Ｃを参照する。ゲート絶縁膜２上に、導電材料を堆積して、例えば、化学気相堆積（ＣＶＤ）により厚さ１００ｎｍのポリシリコン膜を堆積して、ゲート電極膜３を形成する。
【００１７】
ゲート電極膜３上に、マスク膜４を形成する。マスク膜４は、例えばＳｉＣＯＨ膜であり、例えば、ポーラスシリカ系低誘電率材料であるナノクラスタリングシリカ（ＮＣＳ）を、塗布により成膜して形成される。マスク膜４の膜厚は、例えば１００ｎｍである。
【００１８】
図１Ｄを参照する。マスク膜４上に、塗布により、有機材料の反射防止膜ＢＡＲＫ１を形成する。反射防止膜ＢＡＲＫ１上に、塗布により、フォトレジスト膜を形成する。フォトレジスト膜に、フォトリソグラフィーによりパターンを転写して、レジストパターンＲＰ１を形成する。反射防止膜ＢＡＲＫ１の厚さは、例えば約７０ｎｍであり、レジストパターンＲＰ１の厚さは、例えば約１５０ｎｍである。
【００１９】
レジストパターンＲＰ１は、ゲート電極の幅方向（Ｘ方向）に関するパターニングを行うマスクを形成するためのものである。図１ＤＰに示すように、レジストパターンＲＰ１は、ゲート電極の長さ方向（Ｙ方向）に細長い開口部ＯＰ１を画定する。開口部ＯＰ１の幅は、ゲート電極の幅と等しく、例えば５０ｎｍである。レジストパターンＲＰ１の各部分の幅は、あるゲート電極からその隣の隣のゲート電極までの間隙の幅と等しく、例えば１９０ｎｍである。
【００２０】
図１Ｅを参照する。レジストパターンＲＰ１をマスクとして、反射防止膜ＢＡＲＫ１をエッチングし、さらに、レジストパターンＲＰ１と反射防止膜ＢＡＲＫ１をマスクとして、マスク膜４を、ゲート電極膜３が露出するまでエッチングする。
【００２１】
マスク膜４のエッチングは、例えば、平行平板型のドライエッチング装置を用い、真空チャンバー内で行う。エッチング時の基板温度は、例えば２５℃程度とする。エッチングガスとして、例えば、ＣＦ４、ＣＨＦ３、及びＡｒを用いることができる。
【００２２】
具体的には、ＣＦ４、ＣＨＦ３、Ａｒの順に、ガス比を、５０〜３００、１０〜１００、０〜１０００で組合せ、混合ガスの総流量を２００ｓｃｃｍ〜１０００ｓｃｃｍの範囲とする。チャンバー内の圧力は、例えば、１０ｍＴｏｒｒ〜３００ｍＴｏｒｒとする。印加する高周波電力の、周波数は例えば１３．５６ＭＨｚとし、大きさは例えば１００Ｗ〜１０００Ｗ程度とする。なお、エッチング処理中にエッチングガスを他の組合せの混合ガスに切り替えることも可能である。
【００２３】
図１Ｆを参照する。アッシング、つまり、酸素を含むガスによるプラズマ処理により、レジストパターンＲＰ１及び反射防止膜ＢＡＲＫ１を除去する。このプラズマ処理に用いる処理ガスは、Ｏ２、ＣＯ及びＣＯ２のうちの少なくとも１種類以上のガスを含んで良い。また、処理ガスに、Ｈ２及びＮ２のうちの少なくとも１種類以上を混ぜても良い。具体的には、例えば、平行平板型の反応性イオンエッチング装置の真空チャンバー内に、流量５００ｓｃｃｍでＯ２ガスを導入し、２５０ｍＴｏｒｒの圧力のもと、１３．５６ ＭＨｚ、５００Ｗの高周波電力を平板電極に印加し、基板温度２５℃で、６０秒間の処理を行う。
【００２４】
このプラズマ処理により、レジストパターンＲＰ１及び反射防止膜ＢＡＲＫ１を除去するとともに、マスク膜４の側面及び上面に、変質層４ａを形成する（マスク膜４の側部及び上部を、変質層４ａに変換する）。変質層４ａは、マスク膜４の表面から、プラズマ処理ガス中の酸素がしみ込み、ＳｉＣＯＨがＳｉＯ２に変質して形成される。酸素のしみ込みが容易になるという観点からは、マスク膜４は、ポーラスな膜であることが好ましい。
【００２５】
プラズマ処理の開始からしばらくは、レジストパターンＲＰ１及び反射防止膜ＢＡＲＫ１が、マスク膜４の上部を覆っており、パターニングされたマスク膜４の各部分の露出した側面で、変質が進行する。反射防止膜ＢＡＲＫ１がなくなると、マスク膜４上面での変質も開始する。
【００２６】
マスク膜４の変質層４ａの厚さは、プラズマ処理時間で調整することができる。後に例えば図１Ｎを参照して説明するように、非変質部分４ｂが、ゲート電極膜３をパターニングするマスクとして残される。本実施例では、マスク膜４側部の変質層４ａの厚さが、例えば７０ｎｍとなるように、プラズマ処理時間が選ばれている。
【００２７】
パターニングされたマスク膜４の各部分の幅は例えば１９０ｎｍであり、両側側部の変質層４ａを足した厚さが例えば１４０ｎｍとなり、非変質部分４ｂの幅が例えば５０ｎｍとなる（図１ＦＸ参照）。つまり、非変質部分４ｂの幅が、ゲート電極幅、例えば５０ｎｍとなるように、マスク膜４側面に形成する変質層４ａの厚さが選ばれている。
【００２８】
例えば厚さ１００ｎｍのゲート電極膜３をエッチングするのに、マスクとなる非変質部分４ｂの高さは７０ｎｍ以上であるのが望ましい。そこで、プラズマ処理後の非変質部分４ｂの高さが例えば１００ｎｍ〜７０ｎｍとなるようにマスク膜４の厚さが選ばれており、マスク膜４上面の変質層４ａの厚さは、例えば０ｎｍ〜３０ｎｍである。
【００２９】
図１Ｇを参照する。パターニングされたマスク膜４を覆って（マスク膜４の各部分の上部と側部を覆って）、ゲート電極膜３上に、マスク膜５を形成する。マスク膜５は、例えば、マスク膜４と同じ材料で形成する。マスク膜５は、例えば、スピンコートによりＮＣＳを塗布して形成されたＳｉＣＯＨ膜であり、例えば厚さ２００ｎｍである。
【００３０】
図１Ｈを参照する。マスク膜５上に、例えば、ＣＶＤにより厚さ３０ｎｍのＳｉＯ２膜６を堆積する。
【００３１】
図１Ｉを参照する。マスク膜５上に、塗布により、有機材料の反射防止膜ＢＡＲＫ２を形成する。反射防止膜ＢＡＲＫ２上に、塗布により、フォトレジスト膜を形成する。フォトレジスト膜に、フォトリソグラフィーによりパターンを転写して、レジストパターンＲＰ２を形成する。
【００３２】
レジストパターンＲＰ２は、ゲート電極の長さ方向（Ｙ方向）に関するパターニングを行うマスクを形成するためのものである。図１ＩＰに示すように、レジストパターンＲＰ２は、ゲート電極の幅方向（Ｘ方向）に細長い開口部ＯＰ２を有する。各ゲート電極が、所望のＳＲＡＭ回路が形成されるように、開口部ＯＰ２を挟んでＹ方向に区分される。
【００３３】
図１Ｊを参照する。レジストパターンＲＰ２をマスクとして、変質層４ａの上面が露出する深さまでエッチングを行う。まず、レジストパターンＲＰ２をマスクとして、反射防止膜ＢＡＲＫ２をエッチングし、そして、レジストパターンＲＰ２と反射防止膜ＢＡＲＫ２をマスクとして、ＳｉＯ２膜６をエッチングする。さらに、変質層４ａの上面が露出する深さまで、マスク膜５をエッチングする。
【００３４】
ＳｉＯ２膜６及びマスク膜５のエッチングは、例えば、平行平板型のドライエッチング装置を用い、真空チャンバー内で行う。エッチング時の基板温度は、例えば２５℃程度とする。ＳｉＯ２膜６のエッチングは、例えば、下記のＳｉＯ２のエッチング条件で行う。マスク膜５のエッチングは、例えば、下記のＳｉＣＯＨのエッチング条件で行う。
【００３５】
本実施例で、マスク膜４やマスク膜５の材料はＳｉＣＯＨであり、マスク膜４の変質層４ａや後述のマスク膜５の変質層５ａ、及びＳｉＯ２膜６の材料はＳｉＯ２である。ＳｉＣＯＨ及びＳｉＯ２の相互の選択的なエッチングは、例えば、以下のような条件で行うことができる。
【００３６】
ＳｉＯ２のエッチングは、エッチングガスとして、例えば、Ｃ４Ｆ６、Ｏ２、及びＡｒを用いることができる。具体的には、Ｃ４Ｆ６、Ｏ２、Ａｒの順に、ガス比を、５〜３０、５〜１００、０〜１０００で組合せ、混合ガスの総流量を２００ｓｃｃｍ〜１０００ｓｃｃｍの範囲とする。チャンバー内の圧力は、例えば、１０ｍＴｏｒｒ〜３００ｍＴｏｒｒとする。印加する高周波電力の、周波数は例えば１３．５６ＭＨｚとし、大きさは例えば１００Ｗ〜１５００Ｗ程度とする。なお、エッチング処理中にエッチングガスを他の組合せの混合ガスに切り替えることも可能である。
【００３７】
ＳｉＯＣＨのエッチングは、図１Ｅを参照して説明したマスク膜４のエッチング条件のように、エッチングガスとして、例えば、ＣＦ４、ＣＨＦ３、及びＡｒを用いることができる。具体的には、ＣＦ４、ＣＨＦ３、Ａｒの順に、ガス比を、５０〜３００、１０〜１００、０〜１０００で組合せ、混合ガスの総流量を２００ｓｃｃｍ〜１０００ｓｃｃｍの範囲とする。チャンバー内の圧力は、例えば、１０ｍＴｏｒｒ〜３００ｍＴｏｒｒとする。印加する高周波電力の、周波数は例えば１３．５６ＭＨｚとし、大きさは例えば１００Ｗ〜１０００Ｗ程度とする。なお、エッチング処理中にエッチングガスを他の組合せの混合ガスに切り替えることも可能である。
【００３８】
図１Ｋを参照する。アッシングにより、レジストパターンＲＰ２と反射防止膜ＢＡＲＫ２を除去する。このアッシングに伴い、図１Ｊを参照して説明したエッチングで形成された凹部ＲＣ内に露出したマスク膜５の表面がＳｉＯ２に変質して、変質層５ａが形成される。
【００３９】
図１Ｌを参照する。全面のＳｉＯ２のエッチングを行う。このＳｉＯ２のエッチングは、例えば、上述のＳｉＯ２のエッチング条件で行う。凹部ＲＣの外側では、ＳｉＯ２膜６が除去されて、ＳｉＯ２膜６の下のマスク膜５が露出する（図１ＬＸ、図１ＬＹ１参照）。凹部ＲＣの底では、マスク膜４上面の変質層４ａが除去されて非変質部分４ｂが露出するとともに（図１ＬＹ２参照）、マスク膜５の変質層５ａが除去されてマスク膜５の非変質部分が露出する（図１ＬＹ３参照）。なお、凹部ＲＣの側面では、ドライエッチングの異方性により、マスク膜５の変質層５ａが残る。
【００４０】
図１Ｍを参照する。全面のＳｉＣＯＨのエッチングを行う。このＳｉＣＯＨのエッチングは、例えば、上述のＳｉＣＯＨのエッチング条件で行う。マスク膜４側部に形成されたマスク膜５を残存させつつ、マスク膜４上部に形成されたマスク膜５を除去する。
【００４１】
凹部ＲＣの外側では、マスク膜４上部のマスク膜５が除去されて、マスク膜４上面の変質層４ａが露出する（図１ＭＸ、図１ＭＹ１参照）。パターニングされたマスク膜４の各部分の間隙に（マスク膜４の側部に）残されるマスク膜５ｂの高さが、マスク膜４の非変質部分４ｂの高さと揃う深さまで、マスク膜５がエッチングされる（図１ＭＸ参照）。
【００４２】
凹部ＲＣの内側では、底に露出した、マスク膜４の非変質部分４ｂが除去されるとともに（図１ＭＹ２参照）、マスク膜５が除去されて（図１ＭＹ３参照）、ゲート電極膜３が露出する。
【００４３】
図１Ｎを参照する。全面のＳｉＯ２のエッチングを行う。このＳｉＯ２のエッチングは、例えば、フッ酸によるウエットエッチング、もしくは、上述のエッチング条件のドライエッチングで行う。なお、フッ酸によるウエットエッチングでも、例えば濃度０．５％のフッ酸を用いた場合に、ＳｉＯＣＨに対するＳｉＯ２の選択比が５程度の、選択的なエッチングができる。
【００４４】
このエッチングにより、マスク膜４の上部及び側部の変質層４ａ、及びマスク膜５の変質層５ａがすべて除去される。そして、ゲート電極膜３上に、マスク膜４の非変質部分４ｂによるマスクパターンと、パターニングされたマスク膜４の各部分の間隙に形成されたマスク膜５ｂによるマスクパターンとが残される。
【００４５】
図１ＮＸに示すように、ゲート電極幅方向について、マスク４ｂとマスク５ｂとが交互に並んだパターンが形成される。
【００４６】
図１Ｆを参照して説明したように、レジストパターンＲＰ１に基づいてパターニングされたマスク膜４の各部分で、側面を変質させることにより、側部の変質層４ａの内側に、非変質層のマスク４ｂを形成することができる。
【００４７】
そして、図１Ｇを参照して説明したように、パターニングされたマスク膜４を覆ってマスク膜５を形成することにより、マスク膜４の各部分の間隙にマスク５ｂを形成することができる。
【００４８】
隣り合うマスク４ｂとマスク５ｂとの間隙の幅が、マスク膜４側部の変質層４ａの厚さと等しくなる。つまり、マスク膜４側部の変質層４ａは、隣り合うマスク４ｂとマスク５ｂとの間隙幅を決めるスペーサとして機能する。
【００４９】
このようにして、ゲート電極の幅方向のパターニングを行うマスク４ｂ及び５ｂを形成することができる。
【００５０】
本実施例によれば、例えば、レジストパターンＲＰ１による一度のパターニングに基づき、ゲート電極の幅方向のパターニングができたり、レジストパターンＲＰ１のピッチを最終的に出来上がるマスク４ｂ及び５ｂによるパターンのピッチの倍に太くできたりする（リソグラフィー工程で形成されるピッチを１／２に縮小した微細なマスクパターンが得られる）等、フォトリソグラフィー工程が容易になる。また例えば、マスク膜４側部の変質層の厚さを調整することにより、マスク４ｂとマスク５ｂとの間隙幅を容易に調整できたり、マスク４ｂの幅の細さを容易に調整できたりする等、マスクパターン形状を制御しやすい。
【００５１】
なお、マスク４ｂ及び５ｂの一方が異素材の積層構造のマスクとなったりせず、マスク４ｂ及び５ｂを同一材料で同一構造に形成することができるので、パターニング加工の均一性を高めることが容易である。
【００５２】
図１ＮＹ２及び図１ＮＹ３に示すように、ゲート電極長さ方向について、マスク４ｂとマスク５ｂとは、それぞれ所望の位置で区分されている。  
【００５３】
図１Ｍを参照して説明したように、レジストパターンＲＰ２に基づいて、マスク膜４及びマスク膜５の非変質部分を、ゲート電極長さ方向の所望の区分位置で除去することができる。このようにして、マスク４ｂ及び５ｂに、ゲート電極の長さ方向のパターン形状を付与できる。
【００５４】
なお、図１Ｊを参照して説明したＳｉＯ２膜６及びマスク膜５のエッチングにより、レジストパターンＲＰ２及び反射防止膜ＢＡＲＫ２が全て除去しきれる場合は、図１Ｋを参照して説明したアッシングを行わなくてもよい。その場合は、凹部ＲＣ内面にマスク膜５の変質層５ａが形成されないが、図１Ｌ〜図１Ｎの処理は、同様に行うことができる。
【００５５】
図１Ｏを参照する。マスク４ｂ及びマスク５ｂによるパターンをマスクとして、ゲート電極膜３をエッチングする。
【００５６】
図１Ｐを参照する。図１Ｆを参照して説明した処理と同様な、酸素を含むガスによるプラズマ処理により、マスク４ｂ及びマスク５ｂを変質させて、変質マスク４ａ及び変質マスク５ａを形成する。マスク４ｂ及びマスク５ｂの全部分が変質するように、プラズマ処理時間が設定される。
【００５７】
図１Ｑを参照する。全面のＳｉＯ２を、例えばフッ酸によるウエットエッチングで除去する。これにより、変質マスク４ａ及び変質マスク５ａと、ゲート電極３の外側に露出したゲート絶縁膜２とが除去される。このようにして、ゲート電極３が形成される。マスク４ｂ及びマスク５ｂは、変質させることにより、余分なゲート絶縁膜２と同時に、ウエットエッチングで除去できる。
【００５８】
その後は、公知技術を適宜用い、ｎ型ウェルｎｗにｐ型不純物を導入してｐ型ＭＯＳトランジスタを形成し、ｐ型ウェルｐｗにｎ型不純物を導入してｎ型ＭＯＳトランジスタを形成し、さらに、上方の配線構造を形成することができる。このようにして、第１実施例の半導体装置が形成される。
【００５９】
次に、第２実施例の半導体装置の製造方法について説明する。第１実施例では、図１Ｆを参照して説明したように、レジストパターンＲＰ１及び反射防止膜ＢＡＲＫ１を除去するアッシングを流用して、マスク膜４側部を変質層４ａに変換する処理を行った。第２実施例では、以下に説明するように、レジストパターンＲＰ１及び反射防止膜ＢＡＲＫ１の除去処理と、マスク膜４側部を変質層４ａに変換する処理とを独立に行う。
【００６０】
まず、第１実施例の図１Ｃを参照して説明した工程までと同様にして、ゲート電極膜３上のマスク膜４までを形成する。なお、第２実施例において、第１実施例との対応関係が明確な部材や構造に対しては、第１実施例での参照符号を流用する。
【００６１】
図２Ａを参照する。マスク膜４上に、例えば、ＣＶＤにより厚さ１０ｎｍ〜３０ｎｍのＳｉＯ２膜１４を堆積する。ＳｉＯ２膜１４上に、塗布により、有機材料の反射防止膜ＢＡＲＫ１を形成する。反射防止膜ＢＡＲＫ１上に、塗布により、フォトレジスト膜を形成する。フォトレジスト膜に、フォトリソグラフィーによりパターンを転写して、レジストパターンＲＰ１を形成する。マスク膜４と、反射防止膜ＢＡＲＫ１との間に、ＳｉＯ２膜１４を挟むことが、第１実施例と異なる。
【００６２】
図２Ｂを参照する。レジストパターンＲＰ１をマスクとして、反射防止膜ＢＡＲＫ１をエッチングし、さらに、レジストパターンＲＰ１と反射防止膜ＢＡＲＫ１をマスクとして、ＳｉＯ２膜１４を、途中の厚さまでエッチングする。このエッチングは、例えば、上述のＳｉＯ２のエッチング条件で行う。
【００６３】
図２Ｃを参照する。アッシングにより、レジストパターンＲＰ１及び反射防止膜ＢＡＲＫ１を除去する。マスク膜４は、まだＳｉＯ２膜１４で覆われているので、このアッシングでは、マスク膜４に変質層が生じない。
【００６４】
図２Ｄを参照する。全面のＳｉＯ２のエッチングを行って、図２Ｂを参照して説明したＳｉＯ２膜１４の途中までの厚さのエッチングを、全厚さまで進め、レジストパターンＲＰ１の開口部に対応する凹部の底に、マスク膜４を露出させる。このエッチングは、例えば、上述のＳｉＯ２のエッチング条件で行う。
【００６５】
図２Ｅを参照する。ＳｉＯ２膜１４をマスクとして、マスク膜４を、ゲート電極膜３が露出するまでエッチングする。このエッチングは、例えば、上述のＳｉＣＯＨのエッチング条件で行う。
【００６６】
図２Ｆを参照する。マスク膜４上にＳｉＯ２膜１４が形成された状態で、酸素を含むガスによるプラズマ処理を行って、マスク膜４を変質させる。これにより、マスク膜４上面側は変質せずに、マスク膜４側面側が変質して、マスク膜４側部が変質層４ａに変換される。プラズマ処理条件は、例えば、第１実施例の図１Ｆを参照して説明した条件と同様である。変質層４ａが所望の厚さとなるように、つまり、非変質部分４ｂが所望の幅となるように、プラズマ処理時間が設定される。
【００６７】
第２実施例では、マスク膜４上部は、ＳｉＯ２膜１４でカバーされて変質しない。従って、マスク４ｂの高さを、成膜時のマスク膜４の厚さで決めることができる。マスク膜４上部の変質層の厚さを制御する必要がない。
【００６８】
ＳｉＯ２膜１４は、マスク膜４の変質層と同様に材料がＳｉＯ２であるので、第１実施例でマスク膜４上面に形成された変質層４ａと同様に機能する。
【００６９】
第２実施例のその後の工程は、第１実施例でマスク膜４上面に形成された変質層４ａをＳｉＯ２膜１４と読み替えて、第１実施例の図１Ｇ以下の工程と同様に行うことができる。このようにして、第２実施例の半導体装置が形成される。
【００７０】
なお、第１実施例で図１Ｍを参照して説明した工程に対応する、全面のＳｉＣＯＨのエッチング工程では、パターニングされたマスク膜４の各部分の間に残されるマスク膜５ｂの高さが、成膜時のマスク膜４の高さと揃えられる。
【００７１】
なお、第１実施例で図１Ｎを参照して説明した工程に対応する、全面のＳｉＯ２のエッチング工程では、マスク膜４側部の変質層４ａとともに、マスク膜４上に形成されたカバー膜１４も除去される。
【００７２】
以上、第１及び第２実施例で説明したように、パターニングされたマスク膜４の側部を反応性のプラズマ処理により変質層４ａに変換し、変質層４ａの内側に非変質部分４ｂを残し、変質層４ａの外側にマスク膜５ｂを形成し、変質層４ａを除去することにより、マスク膜４の非変質部分４ｂとマスク膜５ｂとが変質層形成領域を挟んで並んだマスクパターンを形成することができる。
【００７３】
第１及び第２実施例では、シリコンを含む材料で形成されたマスク膜４の側部を、酸素を含むガスによるプラズマ処理で酸化シリコンに変換して、変質層４ａを形成した。マスク膜４の材料例として、塗布で成膜できるＳｉＣＯＨを挙げたが、マスク膜４の材料は、塗布で成膜できるＳｉＣＯＨに限定されない。
【００７４】
例えば、低誘電率材料として、ＣＶＤで成膜できるポーラスなＳｉＣＯＨやＳｉＯＣやＳｉＣが多種開発されており、これらの中には例えば酸素プラズマ処理により変質層を形成するものがあるため、マスク膜４の材料として用いることができよう。変質層の膜厚を制御するプラズマ処理条件等は、実験的に見つけることができよう。なお、マスク膜４の材料として、多結晶Ｓｉを用いることができる可能性もあると思われる。
【００７５】
なお、マスク５ｂをマスク４ｂと同一材料とすること、マスク５ｂをマスク４ｂと等しい高さとすることは、マスク５ｂを形成する観点では必須でない。ただし、マスク４ｂとマスク５ｂとが同一材料で高さが揃っていることは、マスク４ｂ及び５ｂによるひとまとまりのマスクパターンを用いたパターニング加工の均一性を高めるという観点から好ましい。
【００７６】
なお、マスク膜５が変質層に変換されることは、必須ではない。なお、第１実施例において、図１Ｊを参照して説明したＳｉＯ２膜６及びマスク膜５のエッチングにより、レジストパターンＲＰ２及び反射防止膜ＢＡＲＫ２が全て除去しきれる場合は、図１Ｋを参照して説明したアッシングを行わなくてもよい、という例を説明したが、この場合は、マスク膜５の変質層５ａが形成されない。
【００７７】
なお、レジストパターンＲＰ１をマスクとしたエッチング、及び、レジストパターンＲＰ２をマスクとしたエッチングにおいて、それぞれ、反射防止膜ＢＡＲＫ１、ＢＡＲＫ２を用いる実施例を説明したが、反射防止膜は、エッチングに必須というわけではない。
【００７８】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【００７９】
以上説明した第１及び第２実施例を含む実施形態に関し、さらに以下の付記を開示する。
（付記１）
半導体基板上方に、第１の膜を形成する工程と、
前記第１の膜上方に、第１マスク膜を形成する工程と、
前記第１マスク膜をパターニングする工程と、
パターニングされた前記第１マスク膜の側部にプラズマ処理を行って、前記側部を変質層に変換する工程と、
前記プラズマ処理の後、前記第１マスク膜の上部及び前記側部を覆う第２マスク膜を形成する工程と、
前記第２マスク膜をエッチングして、前記側部に形成された前記第２マスク膜を残存させつつ、前記第１マスク膜上部に形成された前記第２マスク膜を除去する工程と、
前記第２マスク膜のエッチングの後、前記変質層を除去する工程と、
前記変質層を除去した後、残った部分の前記第１マスク膜、及び前記第２マスク膜をマスクとして、前記第１の膜をエッチングする工程と
を有する半導体装置の製造方法。
（付記２）
前記第１マスク膜は、シリコンを含む材料で形成され、前記プラズマ処理の工程においては、酸素を含むガスによるプラズマ処理を行って、前記シリコンを含む材料を酸化シリコンに変換する付記１に記載の半導体装置の製造方法。
（付記３）
前記第１マスク膜は、ポーラスな膜である付記２に記載の半導体装置の製造方法。
（付記４）
前記第１マスク膜は、ＳｉＣＯＨ、ＳｉＯＣ、またはＳｉＣで形成される付記２または３に記載の半導体装置の製造方法。
（付記５）
前記第１マスク膜をパターニングする工程は、前記第１マスク膜上方にレジストパターンを形成し、前記レジストパターンをマスクとして前記第１マスク膜をエッチングする工程を含み、
前記プラズマ処理は、前記レジストパターンを除去するとともに、前記変質層を形成する付記２〜４のいずれか１つに記載の半導体装置の製造方法。
（付記６）
前記プラズマ処理により、前記第１マスク膜の前記側部を変質層に変換するとともに、前記第１マスク膜の上部も変質層に変換され、
前記変質層を除去する工程は、前記側部の前記変質層を除去するとともに、前記上部の前記変質層も除去する付記５に記載の半導体装置の製造方法。
（付記７）
前記第１マスク膜をパターニングする工程は、前記第１マスク膜上にカバー膜を形成し、前記カバー膜をパターニングし、前記カバー膜をマスクとして前記第１マスク膜をエッチングする工程を含み、
前記プラズマ処理は、前記カバー膜で前記第１マスク膜の上部を覆った状態で行われる付記１〜４のいずれか１つに記載の半導体装置の製造方法。
（付記８）
前記カバー膜は、前記変質層と同一材料で形成され、
前記変質層を除去する工程は、前記変質層を除去するとともに、前記カバー膜も除去する付記７に記載の半導体装置の製造方法。
（付記９）
前記第１マスク膜上にカバー膜を形成し、前記カバー膜をパターニングし、前記カバー膜をマスクとして前記第１マスク膜をエッチングする工程は、
前記カバー膜上方にレジストパターンを形成し、前記レジストパターンをマスクとして前記カバー膜を途中の厚さまでエッチングする工程と、
前記カバー膜が途中の厚さまでエッチングされた状態で、酸素を含むガスによるプラズマ処理により、前記レジストパターンを除去する工程と、
前記レジストパターンの除去の後、前記カバー膜のエッチングをさらに進め、前記レジストパターンに基づいて形成された凹部の底に前記第１マスク膜を露出させ、そして、前記カバー膜をマスクとして前記第１マスク膜をエッチングする工程と
を含む、付記２〜４のいずれか１つに従属する付記７、または、そのような付記７に従属する付記８に記載の半導体装置の製造方法。
（付記１０）
前記第１マスク膜と前記第２マスク膜とが、同一材料である付記１〜９のいずれか１つに記載の半導体装置の製造方法。
(付記１１)
前記第２マスク膜を除去する工程は、残った部分の前記第２マスク膜の高さが、前記変質層を除去する工程で残される部分の前記第１マスク膜の高さと揃うように、前記第２マスク膜を除去する付記１０に記載の半導体装置の製造方法。
（付記１２）
前記第１の膜は、導電膜であり、前記第１の膜をエッチングする工程は、前記導電膜をパターニングしてＭＯＳトランジスタのゲート電極を形成する付記１〜１１のいずれか１つに記載の半導体装置の製造方法。
（付記１３）
前記第１マスク膜と前記第２マスク膜とが、同一材料であり、
さらに、
前記半導体基板上に、酸化シリコンにより、ゲート絶縁膜を形成する工程を有し、
前記第１の膜を形成する工程は、前記ゲート絶縁膜上方に、導電材料で前記第１の膜を形成し、
前記第１の膜をエッチングする工程は、前記第１の膜をパターニングしてゲート電極を形成し、
さらに、
前記第１の膜をエッチングした後、前記第１マスク膜及び前記第２マスク膜の全部分を酸化シリコンに変質させて、変質させた前記第１マスク膜及び前記第２マスク膜を除去するとともに、前記ゲート電極の外側の前記ゲート絶縁膜も除去する工程を有する、付記２〜４のいずれか１つに記載の半導体装置の製造方法。
（付記１４）
変質させた前記第１マスク膜及び前記第２マスク膜を除去するとともに、前記ゲート電極の外側の前記ゲート絶縁膜も除去する工程は、ウエットエッチングで前記第１マスク膜、前記第２マスク膜、及び前記ゲート絶縁膜を除去する付記１３に記載の半導体装置の製造方法。
（付記１５）
半導体基板上方に、第１の膜を形成する工程と、
前記第１の膜上方に、第１マスク膜を形成する工程と、
前記第１マスク膜を、間隙を隔てて並ぶ複数の部分にパターニングする工程と、
パターニングされた前記第１マスク膜の、各部分の側面にプラズマ処理を行って、前記各部分の側面に変質層を形成する工程と、
前記変質層を形成した後、前記第１マスク膜を覆う第２マスク膜を形成する工程と、
前記第２マスク膜をエッチングして、前記第１マスク膜上方部分の前記第２マスク膜を除去し、前記間隙に前記第２マスク膜を残す工程と、
前記第２マスク膜のエッチングの後、前記変質層を除去する工程と、
前記各部分で前記変質層の除去後に残った部分の前記第１マスク膜、及び、前記間隙に残された部分の前記第２マスク膜をマスクとして、前記第１の膜をエッチングする工程と
を有する半導体装置の製造方法。
（付記１６）
前記間隙は第１の幅を持ち、前記第１の膜をエッチングする工程において、前記間隙に残された部分の前記第２マスク膜が前記第１の幅を持つとともに、
前記第１の膜をエッチングする工程において、前記各部分で前記変質層の除去後に残った部分の前記第１マスク膜が前記第１の幅を持つ付記１５に記載の半導体装置の製造方法。
（付記１７）
前記第１マスク膜は、シリコンを含む材料で形成され、前記変質層を形成する工程は、前記プラズマ処理として酸素を含むガスによるプラズマ処理を行って、前記変質層として酸化シリコン膜を形成し、
前記変質層を形成する工程は、前記各部分で前記変質層の除去後に残った部分の前記第１マスク膜が前記第１の幅を持つように、前記酸素を含むガスによるプラズマ処理の処理時間が選択されている付記１６に記載の半導体装置の製造方法。
【符号の説明】
【００８０】
１  半導体基板
ｎｗ  ｎ型ウェル
ｐｗ  ｐ型ウェル
２  ゲート絶縁膜
３  ゲート電極膜
４、５  マスク膜
４ａ、５ａ  変質層
４ｂ、５ｂ  マスク（非変質層）
６、１４  ＳｉＯ２膜
ＲＰ１、ＲＰ２  レジストパターン
ＢＡＲＫ１、ＢＡＲＫ２  反射防止膜
【図１−Ａ】
0005589692.tif 000002
【図１−Ｂ】
0005589692.tif 000003
【図１−Ｃ】
0005589692.tif 000004
【図１−Ｄ】
0005589692.tif 000005
【図１−Ｅ】
0005589692.tif 000006
【図１−Ｆ】
0005589692.tif 000007
【図１−Ｇ】
0005589692.tif 000008
【図１−Ｈ】
0005589692.tif 000009
【図１−Ｉ】
0005589692.tif 000010
【図１−Ｊ】
0005589692.tif 000011
【図１−Ｋ】
0005589692.tif 000012
【図１−Ｌ】
0005589692.tif 000013
【図１−Ｍ】
0005589692.tif 000014
【図１−Ｎ】
0005589692.tif 000015
【図１−Ｏ】
0005589692.tif 000016
【図１−Ｐ】
0005589692.tif 000017
【図１−Ｑ】
0005589692.tif 000018
【図２−Ａ】
0005589692.tif 000019
【図２−Ｂ】
0005589692.tif 000020
【図２−Ｃ】
0005589692.tif 000021
【図２−Ｄ】
0005589692.tif 000022
【図２−Ｅ】
0005589692.tif 000023
【図２−Ｆ】
0005589692.tif 000024