(57)【特許請求の範囲】
【請求項１】
接点抵抗を低下させた半導体構造を形成する方法であって、
内部に配置された配列されたナノサイズの断面が略矩形パターンを有する材料を含む少なくとも１つの導電性コンタクト領域を用意するステップと、
前記配列されたナノサイズの略矩形パターンを有する前記材料に接触し、前記ナノサイズの略矩形パターンと共形に形成された導電材料を用意するステップと、
を含み、
前記少なくとも１つの導電性コンタクト領域を用意する前記ステップが、
半導体基板の表面上に少なくとも１つの電界効果トランジスタを形成することと、
前記少なくとも１つの電界効果トランジスタの占有スペースにおいて前記半導体基板内にソース拡散領域およびドレイン拡散領域を形成することと、自己アセンブル・ブロック・コポリマーをエッチ・マスクとして用いて前記ソース拡散領域および前記ドレイン拡散領域をパターニングすることと、
エッチングを行って、各々が前記配列された略矩形のナノサイズ・パターンを有する前記ソース拡散領域および前記ドレイン拡散領域内の前記材料を形成することと、を含む、方法。
【請求項２】
前記自己アセンブル・ブロック・コポリマーが、ポリスチレン‐ブロック‐ポリメチルメタクリレート（ＰＳ‐ｂ‐ＰＭＭＡ）、ポリスチレン‐ブロック‐ポリイソプレン（ＰＳ‐ｂ‐ＰＩ）、ポリスチレン‐ブロック‐ポリブタジエン（ＰＳ‐ｂ‐ＰＢＤ）、ポリスチレン‐ブロック‐ポリビニルピリジン（ＰＳ‐ｂ‐ＰＶＰ）、ポリスチレン‐ブロック‐ポリエチレンオキサイド（ＰＳ‐ｂ‐ＰＥＯ）、ポリスチレン‐ブロック‐ポリエチレン（ＰＳ‐ｂ‐ＰＥ）、ポリスチレン‐ブロック‐ポリオルガノシリケート（ＰＳ‐ｂ‐ＰＯＳ）、ポリスチレン‐ブロック‐ポリフェロセニルジメチルシラン（ＰＳ‐ｂ‐ＰＦＳ）、ポリエチレンオキサイド‐ブロック‐ポリイソプレン（ＰＥＯ‐ｂ‐ＰＩ）、ポリエチレンオキサイド‐ブロック‐ポリブタジエン（ＰＥＯ−ｂ−ＰＢＤ）、ポリエチレンオキサイド‐ブロック‐ポリメチルメタクリレート（ＰＥＯ‐ｂ‐ＰＭＭＡ）、ポリエチレンオキサイド‐ブロック‐ポリエチルエチレン（ＰＥＯ‐ｂ‐ＰＥＥ）、ポリブタジエン‐ブロック‐ポリビニルピリジン（ＰＢＤ‐ｂ‐ＰＶＰ）、およびポリイソプレン‐ブロック‐ポリメチルメタクリレート（ＰＩ‐ｂ‐ＰＭＭＡ）から成る群から選択される
、請求項１に記載の方法。
【請求項３】
前記自己アセンブル・ブロック・コポリマーが、前記ソース拡散領域および前記ドレイン拡散領域の各々の表面に前記ブロック・コポリマーを適用し、アニーリングを行って、除去可能および除去不可能ポリマー・コンポーネントの配列アレイを形成し、前記除去可能ポリマー・コンポーネントを除去することによって形成される、請求項１に記載の方法。
【請求項４】
前記半導体基板の上に相互接続構造を形成するステップを更に含み、前記相互接続構造が、前記ソース拡散領域および前記ドレイン拡散領域まで延出する相互接続誘電材料内の導電充填開口を含む、請求項１に記載の方法。
【請求項５】
前記材料を含む前記少なくとも１つの導電性コンタクト領域を用意する前記ステップが、相互接続誘電材料内に埋め込まれた少なくとも１つの導電配線材料を有するレベル相互接続誘電材料を形成することと、自己アセンブル・ブロック・コポリマーをエッチ・マスクとして用いて前記少なくとも１つの導電材料をパターニングすることと、エッチングを行って、前記配列されたナノサイズ・パターンを有する前記少なくとも１つの導電材料内の前記材料を形成することと、を含む、請求項１に記載の方法。
【請求項６】
前記自己アセンブル・ブロック・コポリマーが、ポリスチレン‐ブロック‐ポリメチルメタクリレート（ＰＳ‐ｂ‐ＰＭＭＡ）、ポリスチレン‐ブロック‐ポリイソプレン（ＰＳ‐ｂ‐ＰＩ）、ポリスチレン‐ブロック‐ポリブタジエン（ＰＳ‐ｂ‐ＰＢＤ）、ポリスチレン‐ブロック‐ポリビニルピリジン（ＰＳ‐ｂ‐ＰＶＰ）、ポリスチレン‐ブロック‐ポリエチレンオキサイド（ＰＳ‐ｂ‐ＰＥＯ）、ポリスチレン‐ブロック‐ポリエチレン（ＰＳ‐ｂ‐ＰＥ）、ポリスチレン‐ブロック‐ポリオルガノシリケート（ＰＳ‐ｂ‐ＰＯＳ）、ポリスチレン‐ブロック‐ポリフェロセニルジメチルシラン（ＰＳ‐ｂ‐ＰＦＳ）、ポリエチレンオキサイド‐ブロック‐ポリイソプレン（ＰＥＯ‐ｂ‐ＰＩ）、ポリエチレンオキサイド‐ブロック‐ポリブタジエン（ＰＥＯ‐ｂ‐ＰＢＤ）、ポリエチレンオキサイド‐ブロック‐ポリメチルメタクリレート（ＰＥＯ‐ｂ‐ＰＭＭＡ）、ポリエチレンオキサイド‐ブロック‐ポリエチルエチレン（ＰＥＯ‐ｂ‐ＰＥＥ）、ポリブタジエン‐ブロック‐ポリビニルピリジン（ＰＢＤ‐ｂ‐ＰＶＰ）、およびポリイソプレン‐ブロック‐ポリメチルメタクリレート（ＰＩ‐ｂ‐ＰＭＭＡ）から成る群から選択される
、請求項５に記載の方法。
【請求項７】
前記自己アセンブル・ブロック・コポリマーが、前記少なくとも１つの導電配線材料の各々の表面に前記ブロック・コポリマーを適用し、アニーリングを行って、除去可能および除去不可能ポリマー・コンポーネントの配列アレイを形成し、前記除去可能ポリマー・コンポーネントを除去することによって形成される、請求項５に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体構造およびこれを製造する方法に関する。更に具体的には、本発明は、例えば、電界効果トランジスタ（ＦＥＴ：field effect transistor）および相互接続構造等の、接点抵抗（contact resistance）が改善された半導体構造に関する。
【背景技術】
【０００２】
高性能半導体デバイスの重要な特性は、電気を伝導する能力である。電流は抵抗に反比例する。従来から、半導体材料の横断面の拡大、電子経路長の短縮、電圧の上昇、または半導体材料の比抵抗の低下は、全て、抵抗を低下させると共に、電気デバイスを通る電子流を増大させることができる。
【０００３】
メモリ、論理、および他のデバイス等、集積回路（ＩＣs）の集積密度を、現在実現可能であるよりも高くすることを可能とするためには、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴs）および相補型金属酸化膜半導体（ＣＭＯＳ）等の電界効果トランジスタ（ＦＥＴs）の寸法を更に縮小する方法を見出さなければならない。スケーリングによって、小型化が達成され、デバイスの電気的特性を維持しながらデバイスの全体的な寸法および動作電圧を小さくすることによって、デバイスの動作性能が改善する。更に、デバイスの電気的性能を最大限にするためには、デバイスの全寸法を同時にスケーリングしなければならない。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ＦＥＴスケーリングにおける主な課題の１つは、デバイスの接点抵抗、例えば外部抵抗（ソース／ドレイン抵抗としても知られる）を小さくすることである。外部抵抗は、チャネル抵抗を除いた、ＭＯＳＦＥＴデバイスにおける全ての抵抗値の和である。外部抵抗は、ウェハのドーピングおよび拡散ならびにシリサイド化プロセスによって決まる。ＭＯＳＦＥＴデバイスをスケーリングする場合において、デバイスのゲート長およびゲート誘電体厚を小さくし、接点抵抗が一定に保持されるならば、スケーリングによって達成される性能の恩恵は制限される。
【０００５】
接点抵抗の問題は、ＦＥＴデバイスに限らない。同様の問題が、例えば、上部相互接続レベルの少なくとも１つの導電充填領域が下部相互接続レベルの別の導電充填領域に接続する相互接続構造においても存在する。これらの構造のサイズが縮小すると、同様に接点の面積がスケーリングされて、接点抵抗の上昇を招く。
【０００６】
上述のことに鑑み、構造の接点抵抗を改善したすなわち低下させた半導体構造を提供することが依然として必要とされている。
【課題を解決するための手段】
【０００７】
本発明は、自己組織化・ポリマー技術を用いて導電性コンタクト領域に存在する材料内に配列されたナノサイズ・パターンを形成することによって、構造の接点抵抗を改善、すなわち低下させた半導体構造を提供する。「導電性コンタクト領域」という言葉は、本発明において用いる場合、導電材料が別の導電材料に接触するか、または導電材料が例えばＦＥＴのソース拡散領域またはドレイン拡散領域あるいはその両方に接触する半導体構造の領域を指す。
【０００８】
導電性コンタクト領域に存在する材料内に配列されたナノサイズ・パターニング材料が存在することによって、接点形成のための全領域（すなわち界面領域）が拡大し、これによって構造の接点抵抗が低下する。接点抵抗の低下により、構造を通る電流が改善する。上述のことに加えて、本発明の方法および構造では、接合領域が不変のままであるので、構造の接合容量は影響を受けない。
【０００９】
一般的に、本発明は、接点抵抗を低下させた半導体構造であって、
内部に配置された配列されたナノサイズ・パターンを有する材料を含む少なくとも１つの導電性コンタクト領域と、
前記配列されたナノサイズ・パターンを有する前記材料に接触する導電材料と、
を含む、前記半導体構造を提供する。
【００１０】
前の段落において用いられる「材料」という言葉は、半導体ソース拡散領域、半導体ドレイン拡散領域、導電配線領域、またはそのいずれかの組み合わせを示す。
【００１１】
本発明において、「導電材料」という言葉を用いて、電気伝導によって容易に電流を伝導するいずれかの材料を示す。導電材料の例は、限定ではないが、元素金属（Ｗ、Ｃｕ、Ａｌ等）、金属半導体合金を含む元素金属の合金、金属窒化物、ならびにその組み合わせおよび多層を含む。
【００１２】
本発明において、「半導体構造」という言葉を用いて、関連した半導体特性を有するいずれかのタイプの構造を指す。この例は、例えば、相互接続構造が上に配置された場合も配置されていない場合もあるＦＥＴ等のＣＭＯＳ構造、相互接続構造、バイポーラ構造、ＢｉＣＭＯＳ構造、ｅ−ヒューズ（e-fuse）、およびＭＥＳＦＥＴを含む。特に、本発明の方法は、接点抵抗が問題となるいずれかのタイプの半導体構造において使用可能である。
【００１３】
本発明は、２つの異なる実施形態を想定する。第１の実施形態においては、少なくとも１つの電界効果トランジスタを含む半導体構造を提供する。第１の実施形態において、ソース拡散領域およびドレイン拡散領域（以降、ソース／ドレイン拡散領域）は、各々、内部に存在する配列されたナノサイズ・パターンを有する。配列されたナノサイズ・パターンは、双方の拡散領域の面積を拡大する。配列されたナノサイズ・パターンを含むソース／ドレイン拡散領域上に、任意に、金属半導体合金（例えば金属シリサイドまたは金属ゲルマニウム化合物）を形成することができる。更に、相互接続処理を次いで実行して、ソース／ドレイン拡散領域に対する金属接点を提供する。
【００１４】
本発明の第１の実施形態において、本発明の半導体構造は、
半導体基板の上および内部に配置された少なくとも１つの電界効果トランジスタであって、パターニング・ゲート導体の占有スペースにおける前記半導体基板内に配置されたソースおよびドレイン拡散領域を含み、前記ソースおよびドレイン拡散領域が各々、内部に配置された配列されたナノサイズ・パターンを有する、前記少なくとも１つの電界効果トランジスタと、
前記配列されたナノサイズ・パターンを含む前記ソースおよびドレイン拡散領域上に配置されてこれらに接触する導電材料と、
を含む。
【００１５】
導電材料は、電気伝導によって電流を容易に伝導する上述の材料の１つを含むことができる。導電材料の例は、限定ではないが、元素金属（Ｗ、Ｃｕ、Ａｌ等）、金属半導体合金を含む元素金属の合金、金属窒化物、ならびにその組み合わせおよび多層を含む。一実施形態において、導電材料は、例えば金属シリサイドまたは金属ゲルマニウム化合物等の金属半導体合金である。別の実施形態において、導電材料は、相互接続誘電材料内に存在する導体である。更に別の実施形態において、本発明の構造は、ソースおよびドレイン拡散領域に直接接触する金属半導体合金、および、前記金属半導体合金の少なくとも一部に接触する相互接続構造の導体を含む。当業者には知られるように、相互接続構造は、ソースおよびドレイン拡散領域を含む半導体基板の表面まで延出する導電充填開口を有する相互接続誘電材料を含む。
【００１６】
本発明の第２の実施形態は、上部相互接続レベルの導電材料と下部相互接続レベルの導電材料（すなわち配線領域）との間の接点抵抗が改善した相互接続構造を提供する。接点抵抗の改善は、下部相互接続レベルの導電材料に配列されたナノサイズ・パターンを設けることによって達成される。下部相互接続レベルの導電材料に配列されたナノサイズ・パターンが存在することによって、本発明の構造の接点領域が拡大する。
【００１７】
一般的に、本発明の第２の実施形態によれば、本発明の相互接続構造は、
第１の相互接続誘電材料内に埋め込まれた少なくとも１つの第１の導電材料を含む第１の相互接続レベルであって、前記少なくとも１つの第１の導電材料が、内部に配置された配列されたナノサイズ・パターンを有する、前記第１の相互接続レベルと、
第２の相互接続誘電材料内に埋め込まれた少なくとも１つの第２の導電材料を含む第２の相互接続レベルであって、前記少なくとも１つの第２の導電材料が、前記少なくとも１つの第１の導電材料の前記配列されたナノサイズ・パターンの上に存在する、前記第２の相互接続レベルと、
を含む。
【００１８】
上述の様々な半導体構造に加えて、本発明は、これを製造する方法も提供する。本発明において用いる方法は各々、従来のＣＭＯＳまたは相互接続あるいはその両方の技術を、自己組織化・ポリマー技術と組み合わせて、構造の接点領域内に配列されたナノサイズ・パターンを形成する。配列されたナノサイズ・パターンによって、構造の導電性コンタクト領域に接触する、上にある導電材料の形成のために、より大きな領域が与えられる。
【００１９】
一般的に、本発明の方法は、
内部に配置された配列されたナノサイズ・パターンを有する材料を含む少なくとも１つの導電性コンタクト領域を用意するステップと、
前記配列されたナノサイズ・パターンを有する前記材料に接触する導電材料を用意するステップと、
を含む。
【００２０】
ＦＥＴの実施形態に関して、本発明の方法は、
半導体基板の表面の上および内部に少なくとも１つの電界効果トランジスタを用意するステップであって、パターニング・ゲート導体の占有スペースにおける前記半導体基板内に配置されたソースおよびドレイン拡散領域を含み、前記ソースおよびドレイン拡散領域が各々、内部に配置された配列されたナノサイズ・パターンを有する、前記ステップと、
前記配列されたナノサイズ・パターンを含む前記ソースおよびドレイン拡散領域の上にこれらに接触する導電材料を形成するステップと、
を含む。
【００２１】
一実施形態において、導電材料を形成するステップは、ソースおよびドレイン拡散領域の上に金属半導体合金を形成することを含む。更に別の実施形態において、導電材料を形成するステップは、上に配置された金属半導体合金層を任意に含むことができるソースおよびドレイン領域の表面まで延出する導電充填開口を有する相互接続構造を形成することを含む。
【００２２】
相互接続の実施形態に関して、本発明の方法は、
第１の相互接続誘電材料内に埋め込まれた少なくとも１つの第１の導電材料を含む第１の相互接続レベルを用意するステップであって、前記少なくとも１つの第１の導電材料が、内部に配置された配列されたナノサイズ・パターンを有する、前記ステップと、
第２の相互接続誘電材料内に埋め込まれた少なくとも１つの第２の導電材料を含む第２の相互接続レベルを用意するステップであって、前記少なくとも１つの第２の導電材料が、前記少なくとも１つの第１の導電材料の前記配列されたナノサイズ・パターンの上に存在する、前記ステップと、
を含む。
【図面の簡単な説明】
【００２３】
【図１】ゲート誘電体およびその表面上に配置されたパターニング・ゲート導体を有する半導体基板の図による表現（横断面）である。
【図２】拡張、スペーサおよびソース／ドレイン拡散領域形成後の、図１に示した構造の図による表現（横断面）である。
【図３】ソース／ドレイン拡散領域の自己組織化材料形成およびパターニング後の、図２に示した構造の図による表現（横断面）である。
【図４】パターニングしたソース／ドレイン拡散領域内の自己組織化材料を除去し金属半導体合金を形成した後の、図３に示した構造の図による表現（横断面）である。
【図５】相互接続レベルを形成した後の、図４に示した構造の図による表現（横断面）である。
【図６】下にある基板の導電材料をパターニングする際に自己組織化・ポリマー材料が用いられる相互接続構造の上部レベルを示す、図による表現（横断面）である。
【発明を実施するための形態】
【００２４】
構造の接点抵抗が改善された半導体構造およびこれを製造する方法を提供する本発明について、これより以下の説明および本出願に添付する図面を参照することによって、いっそう詳細に説明する。本発明の図面は、例示の目的のためだけのものであり、このため必ずしも縮尺どおりに描かれていないことに留意すべきである。
【００２５】
以下の説明において、本発明の完全な理解を得るために、特定の構造、コンポーネント、材料、寸法、処理ステップおよび技法等、多数の具体的な詳細事項について述べる。しかしながら、これらの具体的な詳細事項なしで本発明を実施可能であることは、当業者には認められよう。他の例においては、本発明を曖昧にするのを回避するために、周知の構造または処理ステップについては、詳細には説明していない。
【００２６】
層、領域、または基板等の要素を、別の要素の「上」または「上方に」と述べる場合、これは他の要素の直接上にある可能性があり、または介在する要素が存在する場合もあることは理解されよう。これに対して、要素が別の要素の「直接上に」または「直接上方に」と述べる場合、介在する要素は存在しない。要素が別の要素の「下に」または「下方に」と述べる場合、これは他の要素の直接下もしくは下方にある可能性があり、または介在する要素が存在する場合もあることは理解されよう。これに対して、要素が別の要素の「直接下に」または「直接下方に」と述べる場合、介在する要素は存在しない。
【００２７】
上述のように、自己組織化・ポリマー（self-assembled polymer）技術を用いて、半導体構造の導電性コンタクト領域内に、少なくとも１つの配列（ordered）ナノサイズ・パターン（５０ｎｍ未満のパターン幅）を有する材料を形成する。整列ナノサイズ・パターンを含む材料は、例えばＦＥＴの相互接続構造または半導体ソースおよびドレイン拡散領域の導電材料である。接点領域内に整列ナノサイズ・パターニング材料が存在することによって、以降の接点形成のための全領域（すなわち界面領域）が拡大し、これによって構造の接点抵抗が低下する。接点抵抗の低下により、構造を通る電流が改善する。上述のことに加えて、本発明の方法および構造では、接合領域が不変のままであるので、構造の接合容量は影響を受けない。「導電性コンタクト領域」という言葉は、先に示した意味を有する。
【００２８】
本発明の方法を用いて、接点抵抗が重要視されるあらゆるタイプの構造／デバイスを形成することも可能である。このため、本発明において以下に記載する２つの実施形態は、ＣＭＯＳ構造および相互接続構造のためのものであるが、本発明はこれらのタイプの構造のみに限定されるわけではない。例えば、ＢｉＣＭＯＳ、バイポーラ構造、ｅ−ヒューズ、およびＭＥＳＦＥＴ等、他の構造／デバイスも想定される。特に、本発明の方法は、接点抵抗が問題となるあらゆるタイプの半導体構造／デバイスにも用いることができる。
【００２９】
ここで、本発明の第１の実施形態を表す図１から図５を参照する。本発明のこの第１の実施形態においては、ＭＯＳＦＥＴの接点抵抗の低下を図る。具体的には、接点抵抗の低下を達成するために、自己組織化・ポリマーのコンポーネントをエッチ・マスクとして用いることで、ＭＯＳＦＥＴの半導体ソース／ドレイン拡散領域内に整列ナノサイズ・パターンを形成する。整列ナノサイズ・パターンは、球形、円筒形および薄層等のパターンを形成するために使用可能であるが、これらには限定されない。エッチ・マスクとして用いるポリマー・コンポーネントを除去し、パターニングされたソース／ドレイン拡散領域の上方に、相互接続構造の開口内に、例えば金属半導体合金または導電材料あるいはその両方等の少なくとも１つの導電材料を形成する。
【００３０】
図１は、本発明の第１の実施形態において形成される初期構造１０を示す。初期構造１０は、上面１３を有する半導体基板１２を含む。上面１３の上に、ゲート誘電体１４およびパターニングされたゲート導体１６がある。図１に示した初期構造は、当業者に周知の従来の技法を用いて形成することができる。例えば、堆積、リソグラフィ、およびエッチングを使用可能である。あるいは、置換ゲート・プロセスを用いて図１に示した初期構造１０を用意することができる。これらの技法は双方とも当業者に周知であるが、本発明を曖昧にしないように、処理の詳細事項については省略している。
【００３１】
初期構造１０において用いられる半導体基板１２は、限定ではないが、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＧｅＣ、Ｇｅ、ＧａＡｓ、ＧａＮ、ＩｎＡｓ、ＩｎＰ、および他の全てのＩＩＩ／ＶまたはＩＩ／ＶＩ化合物半導体を含むいずれかの半導体材料を含む。また、半導体基板１２は、Ｓｉ／ＳｉＧｅ、絶縁体上シリコン（ＳＯＩ：silicon-on-insulator）、絶縁体上ＳｉＧｅ（ＳＧＯＩ：SiGe-on-insulator）、または絶縁体上ゲルマニウム（ＧＯＩ：germanium-on-insulator）等の積層半導体を含むことも可能である。基板１２は、（上から下に）Ｓｉ／Ｇｅ／ＳｉＧｅ、Ｇｅ／ＳｉＧｅ、Ｓｉ／ＳｉＧｅ／Ｓｉ、またはＳｉＧｅ／Ｓｉ等の１つ以上のヘテロ構造層から成り、高移動度チャネル層として機能することができる。本発明のいくつかの実施形態においては、半導体基板１２は、Ｓｉ含有半導体材料すなわちシリコンを含む半導体材料から成ることが好ましい。
【００３２】
半導体基板１２は、ドーピングされているものとするか、ドーピングされていないものとするか、またはドーピングされた領域およびドーピングされていない領域を含むものとすることも可能である。半導体基板１２は、単結晶方位を含むことができ、または、異なる結晶方位を有する少なくとも２つのコプレナ表面領域を含むことができる（後者の基板は、当技術分野においてハイブリッド基板と称される）。ハイブリッド基板を用いる場合、（１００）結晶表面上には典型的にｎＦＥＴを形成し、（１１０）結晶面上には典型的にｐＦＥＴを形成する。ハイブリッド基板は、当技術分野において周知の技法によって形成することができる。
【００３３】
また、半導体基板１２は、第１のドーピング（ｎまたはｐ）領域および第２のドーピング（ｎまたはｐ）領域を含むことができる。明確さのために、本出願の図面においてドーピング領域を具体的に示すことはない。第１のドーピング領域および第２のドーピング領域は、同一のものとすることができ、または異なる導電性またはドーピング濃度あるいはその両方を有することも可能である。これらのドーピング領域は「ウェル」として知られ、これらは従来のイオン注入プロセスを用いて形成される。
【００３４】
半導体基板１２には、通常、少なくとも１つの分離領域（図示せず）が存在する。分離領域は、トレンチ分離領域またはフィールド酸化膜分離（field oxide isolation）領域とすることができる。トレンチ分離領域は、当業者に周知の従来のトレンチ分離プロセスを用いて形成される。フィールド酸化膜は、シリコン・プロセスのいわゆる局所酸化を用いて形成すれば良い。少なくとも１つの分離領域は、隣接するゲートが逆の導電性すなわちｎＦＥＴおよびｐＦＥＴを有する場合に典型的に必要とされる、隣接ゲート領域間の分離を行うことに留意すべきである。隣接ゲート領域は、同一の導電性（すなわち双方ともｎまたはｐ型）を有する場合があり、または、異なる導電性（すなわち一方がｎ型で他方がｐ型）を有する場合がある。
【００３５】
半導体基板１２を処理した後、任意に、半導体基板１２の表面上に、酸化物または窒化酸化物（oxynitride）層（図示せず）を形成する。任意の酸化物または窒化酸化物層は、例えば酸化または窒化酸化を含む当業者に周知の従来の成長技法を用いて形成される。酸化物または窒化酸化物層は、シリコン酸化物、シリコン窒化酸化物、または窒化シリコン酸化物から成る。存在する場合、任意の酸化物または窒化酸化物層は、典型的には約０．５から約１．２ｎｍの厚さを有し、いっそう典型的には約０．８から約１ｎｍの厚さを有する。本発明の一実施形態によれば、任意の酸化物または窒化酸化物層は、低温（７５０℃未満）酸化によって形成される厚さ約０．６から０．８ｎｍのシリコン酸化物層である。この酸化のためのプロセス・ステップは、急速熱プロセスを含む。
【００３６】
次に、酸化物または窒化酸化物層が存在する場合にはその表面上に、または任意の酸化物または窒化酸化物層が存在しない場合には半導体基板１２の表面上に直接、従来の堆積プロセスまたは熱成長プロセスあるいはその両方によって、ゲート誘電体１４を形成する。ゲート誘電体１４は、いずれかの絶縁性酸化物、窒化物、または窒化酸化物あるいはそれら全てを含むが、極めて好適なのは、ゲート誘電体を含む酸化物である。ゲート誘電体１４は、二酸化シリコン、シリコン窒化物、またはシリコン窒化酸化物を含むことができる。更に、本発明において用いられるゲート誘電体１４は、金属酸化物、金属シリサイド、金属シリコン窒化酸化物、または混合金属酸化物あるいはそれら全てを含むことができる。金属含有誘電体の例は、ＴｉＯ２、Ａｒ２Ｏ３、Ｚｒベースの誘電体、Ｈｆベースの誘電体、Ｔａ２Ｏ５、Ｌａ２Ｏ３、灰チタン石タイプの酸化物、および他の同様の誘電体材料を含む。「Ｈｆベースの誘電体」という言葉は、ハフニウム酸化物（ＨｆＯ２）、ケイ酸ハフニウム（ＨｆＳｉＯＸ）、Ｈｆシリコン窒化酸化物（ＨｆＳｉＯＮ）、またはその多層を示す。いくつかの実施形態においては、Ｈｆベースの誘電体は、ＨｆＯ２およびＺｒＯ２の混合物を含む。ゲート誘電体１４の物理的厚さは様々とすることができる、典型的には、誘電体１４は、約０．５から約１０ｎｍの厚さを有し、いっそう典型的には約０．５から約３ｎｍの厚さを有する。
【００３７】
図１には示さないが、ゲート誘電体１４は、初期構造１０を形成する際に用いられる厳密な技法に応じてパターニングすることも可能である。
【００３８】
ゲート誘電体１４の上に、パターニング・ゲート導体１６がある。パターニング・ゲート導体１６は、例えばドーピングされたポリシリコン、ドーピングされたシリコン・ゲルマニウム、金属、金属シリサイドを含む金属合金、金属窒化物、およびその多層積層物を含むいずれかの導電材料を含む。一実施形態においては、パターニング・ゲート導体１６はドーピングされたポリシリコンである。形成されるパターニング・ゲート導体１６の厚さは、これを形成すなわち堆積する際に用いられる方法に応じて、様々とすることができる。典型的には、パターニング・ゲート導体１６は、約４０から約２００ｎｍの厚さを有し、いっそう典型的には約７０から約１２０ｎｍの厚さを有する。
【００３９】
本発明のいくつかの実施形態においては、パターニング・ゲート導体１６の上に、誘電キャップすなわちハード・マスクが存在する場合がある。存在する場合、誘電キャップは、典型的に、シリコン窒化物等の窒化物を含み、約１０から約５０ｎｍの厚さを有する。誘電キャップを用いて、ゲート導体の上の金属半導体合金の形成を防ぐことができる。
【００４０】
図２は、更に別のＣＭＯＳ処理ステップを実行した後の図１の構造を示す。具体的には、図２は、ソース／ドレイン拡張領域１８、少なくとも１つの側壁スペーサ２０、およびソース／ドレイン拡散領域２２を含む図１の構造を示す。拡張領域１８は、典型的に、当業者に周知のイオン注入を用いて形成される。通常、拡張注入は、側壁スペーサが存在しない状態で実行され、拡張領域の内縁がパターニング・ゲート導体の外縁に整合するようになっている。このイオン注入ステップの後、任意のアニール・プロセスを実行して、イオン注入プロセスの間に注入されたドーパントを活性化することができる。また、アニールは、本発明のプロセスのもっと後の時点で実行することも可能である。例えば、ソース／ドレイン拡散領域のイオン注入後、または金属半導体合金形成中である。
【００４１】
先に実行していない場合、パターニング・ゲート導体１６によって被覆されていないゲート誘電体１４の露出部分を除去することができる。また、少なくとも１つの側壁スペーサ２０の形成後にゲート誘電体１４の露出部分を除去することも可能である。
【００４２】
次いで、パターニング・ゲート導体１６の少なくとも露出した側壁上に、典型的に少なくとも１つの側壁スペーサ２０を形成するが、これは必ずしも常に行われるわけではない。少なくとも１つのスペーサ２０は、堆積およびエッチングによって形成される。少なくとも１つのスペーサ２０は、例えば、酸化物、窒化物、窒化酸化物、およびそのいずれかの組み合わせ、例えば酸化物／窒化物または窒化物／酸化物を含むいずれかの絶縁性材料を含む。
【００４３】
次に、従来のイオン注入プロセスを用いて、半導体基板１２の表面内にソース／ドレイン拡散領域２２を形成する。本発明のプロセスのこの時点で、任意にハロー注入（Halo implant）を実行することができる。ソース／ドレイン拡散領域２２の形成後、アニール・プロセスを用いて、半導体基板１２内に注入されたドーパントを活性化することができる。また、アニールは、もっと遅らせて、例えば金属半導体合金の形成中のような本発明のプロセスのもっと後の熱イベント中に実行することも可能である。
【００４４】
ソース／ドレイン拡散領域２２の形成後、図２に示した構造に、自己組織化・ブロック・コポリマー（copolymer）の層を適用し、次いでアニールを行って、反復構造単位を含む配列パターンを形成する。自己組織化・ブロック・コポリマー層の高さは、ゲート導体１６の厚さと実質的に同一の厚さを有する。このため、自己組織化・ブロック・コポリマーは、パターニング・ゲート導体１６の最上面よりも上には延出しない。側壁スペーサ２０またはパターニング・ゲート導体１６あるいはその両方は、パターニングを行う必要がある領域内にブロック・コポリマーを保持するマンドレル（mandrel）として機能する。
【００４５】
本発明を実施するために使用可能な多くの異なるタイプのブロック・コポリマーが存在する。ブロック・コポリマーが、相互に混合しない２つ以上の異なるポリマー・ブロック・コンポーネントを含有するならば、かかる２つ以上の異なるポリマー・ブロック・コンポーネントは、ナノメートル・スケールで２つ以上の異なる相に分かれることができ、これによって、適切な条件のもとで分離されたナノサイズの構造単位のパターンを形成する。
【００４６】
本発明の好適であるが必須ではない実施形態において、ブロック・コポリマーは、本質的に、相互に混合しない第１および第２のポリマー・ブロック・コンポーネントから成る。ブロック・コポリマーは、いずれかの方法で配置されたいずれかの数のポリマー・ブロック・コンポーネントＡおよびＢを含むことができる。ブロック・コポリマーは、線形または分岐した構造のいずれかを有することができる。好ましくは、かかるブロック・コポリマーは、Ａ−Ｂの式を有する線形ダイブロック（diblock）・コポリマーである。更に、ブロック・コポリマーは、以下の式のいずれか１つを有することができる。
【数１】
0005559055.tif 000002
【００４７】
本発明の構造単位を形成するために使用可能である適切なブロック・コポリマーの具体的な例は、限定ではないが、ポリスチレン‐ブロック‐ポリメチルメタクリレート（ＰＳ‐ｂ‐ＰＭＭＡ）、ポリスチレン‐ブロック‐ポリイソプレン（ＰＳ‐ｂ‐ＰＩ）、ポリスチレン‐ブロック‐ポリブタジエン（ＰＳ‐ｂ‐ＰＢＤ）、ポリスチレン‐ブロック‐ポリビニルピリジン（ＰＳ‐ｂ‐ＰＶＰ）、ポリスチレン‐ブロック‐ポリエチレンオキサイド（ＰＳ‐ｂ‐ＰＥＯ）、ポリスチレン‐ブロック‐ポリエチレン（ＰＳ‐ｂ‐ＰＥ）、ポリスチレン‐ブロック‐ポリオルガノシリケート（ＰＳ‐ｂ‐ＰＯＳ）、ポリスチレン‐ブロック‐ポリフェロセニルジメチルシラン（ＰＳ‐ｂ‐ＰＦＳ）、ポリエチレンオキサイド‐ブロック‐ポリイソプレン（ＰＥＯ‐ｂ‐ＰＩ）、ポリエチレンオキサイド‐ブロック‐ポリブタジエン（ＰＥＯ‐ｂ‐ＰＢＤ）、ポリエチレンオキサイド‐ブロック‐ポリメチルメタクリレート（ＰＥＯ‐ｂ‐ＰＭＭＡ）、ポリエチレンオキサイド‐ブロック‐ポリエチルエチレン（ＰＥＯ‐ｂ‐ＰＥＥ）、ポリブタジエン‐ブロック‐ポリビニルピリジン（ＰＢＤ‐ｂ‐ＰＶＰ）、およびポリイソプレン‐ブロック‐ポリメチルメタクリレート（ＰＩ‐ｂ‐ＰＭＭＡ）を含むことができる。
【００４８】
ブロック・コポリマーによって形成される具体的な構造単位は、第１および第２のポリマー・ブロック・コンポーネントＡおよびＢ間の分子量比によって決定する。例えば、第１のポリマー・ブロック・コンポーネントＡの分子量対第２のポリマー・ブロック・コンポーネントＢの分子量の比が約８０：２０よりも大きい場合、ブロック・コポリマーは、第１のポリマー・ブロック・コンポーネントＡから成るマトリックス内に第２のポリマー・ブロック・コンポーネントＢから成る球形の配列アレイを形成する。第１のポリマー・ブロック・コンポーネントＡの分子量対第２のポリマー・ブロック・コンポーネントＢの分子量の比が約８０：２０未満であるが約６０：４０よりも大きい場合、ブロック・コポリマーは、第１のポリマー・ブロック・コンポーネントＡから成るマトリックス内に第２のポリマー・ブロック・コンポーネントＢから成る円筒形の配列アレイを形成する。第１のポリマー・ブロック・コンポーネントＡの分子量対第２のポリマー・ブロック・コンポーネントＢの分子量の比が約６０：４０未満であるが約４０：６０よりも大きい場合、ブロック・コポリマーは、第１および第２のポリマー・ブロック・コンポーネントＡおよびＢから成る交互の薄層を形成する。従って、所望の構造単位を形成するために、本発明のブロック・コポリマーにおいて、第１および第２のポリマー・ブロック・コンポーネントＡおよびＢ間の分子量比を容易に調節することができる。
【００４９】
本発明の好適な実施形態においては、第１のポリマー・ブロック・コンポーネントＡの分子量対第２のポリマー・ブロック・コンポーネントＢの分子量の比は、約８０：２０から約６０：４０までの範囲であるので、本発明のブロック・コポリマーは、第１のポリマー・ブロック・コンポーネントＡから成るマトリックス内に第２のポリマー・ブロック・コンポーネントＢから成るラインの配列アレイを形成する。
【００５０】
好ましくは、コンポーネントＡおよびＢの一方は、他方に対して選択的に除去可能とすることができ、これによって、除去されていないコンポーネントから成る分離され整然と配置された構造単位か、または、除去可能なコンポーネントによって残された、分離され整然と配置された空洞もしくはトレンチを含む連続的な構造層のいずれかが得られる。
【００５１】
図３において、ブロック・コポリマーの除去不可能コンポーネントを参照番号２４で標示し、ブロック・コポリマーの除去可能コンポーネントによって生成されたトレンチを参照番号２６で標示する。本実施形態はライン／空間パターンの形成を示すが、本発明はこれに限定されないことに留意すべきである。本発明の方法においては自己組織化・ブロック・コポリマーを用いるので、各反復単位２７は、約５０ｎｍ以下の幅を有する。パターニング／形成することができる他のタイプのパターンは、例えば、球形、円筒形、または薄層を含む。
【００５２】
自己組織化材料パターン・ピッチの寸法は、最終的な金属半導体合金金属の厚さの２倍よりも大きく選択することに留意すべきである。
【００５３】
本発明の特に好ましい実施形態においては、本発明の自己組織化周期パターンを形成するために用いるブロック・コポリマーは、ＰＳ‐ｂ‐ＰＭＭＡであり、ＰＳ：ＰＭＭＡ分子量比は約８０：２０から約６０：４０までの範囲である。
【００５４】
通常、ブロック・コポリマーにおける異なるポリマー・ブロック・コンポーネント間の相互反発力は、項χＮによって特徴付けられる。ここで、χはフローリー‐ハギンズ（Flory-Huggins）の相互作用パラメータであり、Ｎは重合度である。χＮが大きくなると、ブロック・コポリマーにおける異なるブロック間の反発力は大きくなり、その間の相分離の可能性が高くなる。χＮが１０より大きい場合（以降、これを強力分離限界（strong segregation limit）と称する）、ブロック・コポリマーにおける異なるブロック間で、相分離が生じる傾向が強い。
【００５５】
ＰＳ‐ｂ‐ＰＭＭＡダイブロック・コポリマーについて、χは、約０．０２８＋３．９／Ｔとして計算することができる。ここでＴは絶対温度である。従って、χは、４７３Ｋ（ほぼ２００℃）において約０．０３６２である。ＰＳ‐ｂ‐ＰＭＭＡダイブロック・コポリマーの分子量（Ｍｎ）が約６４Ｋｇ／モルであり、分子量比（ＰＳ：ＰＭＭＡ）が約６６：３４である場合、重合度Ｎは約６２２．９であるので、χNは２００℃において約２２．５である。
【００５６】
このように、組成等の１つ以上のパラメータを調節することによって、本発明のブロック・コポリマーにおける総分子量、アニーリング温度、異なるポリマー・ブロック・コンポーネント間の相互反発力を容易に制御して、異なるブロック・コンポーネント間の所望の相分離を達成することができる。そして、相分離によって、上述のように、反復構造単位（すなわち球形、ライン、円筒形、または薄層）の配列アレイを含む自己アセンブリ周期パターンが形成される。
【００５７】
自己アセンブリ周期パターンを形成するためには、まず、ブロック・コポリマーを適切な溶剤系に溶解して、ブロック・コポリマー溶液を形成する。次いで、これを表面上に塗布して、薄いブロック・コポリマー層を形成し、その後、この薄いブロック・コポリマー層をアニーリングし、これによって、ブロック・コポリマーに含まれた異なるポリマー・ブロック・コンポーネント間の層分離を達成する。
【００５８】
ブロック・コポリマーを溶解しブロック・コポリマー溶液を形成するために用いる溶剤系は、限定ではないが、トルエン、プロプレングリコールモノメチルエーテルアセテート（ＰＧＭＥＡ）、プロピレングリコールモノメチルエーテル（ＰＧＭＥ）、およびアセトンを含むいずれかの適切な溶剤を含むことができる。ブロック・コポリマー溶液は、好ましくは、溶液の総重量で約０．１％から約２％の範囲の濃度でブロック・コポリマーを含む。更に好ましくは、ブロック・コポリマー溶液は、約０．５ｗｔ％から約１．５ｗｔ％の範囲の濃度でブロック・コポリマーを含む。本発明の特に好ましい実施形態においては、ブロック・コポリマー溶液は、トルエンまたはＰＧＭＥＡに溶解した約０．５ｗｔ％から約１．５ｗｔ％のＰＳ‐ｂ‐ＰＭＭＡを含む。
【００５９】
ブロック・コポリマー溶液は、限定ではないが、スピン・キャスト、コーティング、スプレー、インク・コーティング、ディップ・コーティング等を含むいずれかの適切な技法によって、デバイス構造の表面に塗布することができる。好ましくは、ブロック・コポリマー溶液は、デバイス構造の表面上にスピン・キャストすることで、その上に薄いブロック・コポリマー層を形成する。
【００６０】
薄いブロック・コポリマー層をデバイス表面上に塗布した後、デバイス構造全体をアニールして、ブロック・コポリマーが含有する異なるブロック・コンポーネントの微細相分離を実施し、これによって反復構造単位を有する周期パターンを形成する。
【００６１】
ブロック・コポリマーのアニーリングは、当技術分野において既知の様々な方法によって達成することができる。これらの方法は、限定ではないが、熱アニーリング（真空において、または窒素もしくはアルゴンを含有する不活性雰囲気において）、紫外線アニーリング、レーザ・アニーリング、溶剤蒸気支援アニーリング（solvent vapor-assisted annealing）（室温においてまたは室温を超える温度において）、および超臨界流体支援アニーリング（supercritical fluid-assistedannealing）を含むが、これらについては、本発明を曖昧にするのを回避するために、ここでは詳細に説明しない。
【００６２】
本発明の特に好適な実施形態においては、熱アニーリング・ステップを実行して、ブロック・コポリマーのガラス遷移温度（Ｔg）を超えるがブロック・コポリマーの分解または劣化温度（Ｔd）未満である高いアニーリング温度で、ブロック・コポリマー層をアニーリングする。更に好適には、熱アニーリング・ステップは、約２００℃から３００℃のアニーリング温度で実行される。熱アニーリングは、約１時間から約１００時間未満、より典型的には約１時間から約１５時間、継続することができる。
【００６３】
本発明の代替的な実施形態においては、ブロック・コポリマー層は、紫外線（ＵＶ）処理によってアニールされる。
【００６４】
アニール・プロセスの後、ブロック・コポリマーのコンポーネントの１つを、ブロック・コポリマーの他方のコンポーネントに対してそのコンポーネントに対して選択的である溶剤を用いて、除去することができる。溶剤のタイプは、様々とすることができるが、例えば、以下のリストから選択することができる：極性溶剤および非プロトン性溶剤。
【００６５】
ブロック・コポリマーの除去可能コンポーネントを除去した後、残っている「除去不可能な」コンポーネント２４は、エッチ・マスクとして機能する。次いで、エッチングを実行して、トレンチ２６または他のパターンをソース／ドレイン拡散領域２２内に拡張する。典型的に、エッチングは、例えば反応性イオン・エッチング、イオン・ビーム・エッチング、プラズマ・エッチング、またはレーザ・アブレーション等のドライ・エッチング・プロセスを用いて実行する。図３において、参照番号２７は、ソース／ドレイン拡散領域２２内にエッチングした単一のパターニング反復単位を示す。
【００６６】
本発明のプロセスでは自己組織化・ポリマー技術を用いるので、各単一反復単位２７の幅Ｗは５０ｎｍ未満であり、より典型的には、幅は約１０から約４０ｎｍである。すなわち、ソース／ドレイン領域２２は、この時点で、ナノサイズ幅を有する単一反復単位２７によって表される配列されたナノサイズ・パターンを含む。配列されたナノサイズ・パターンは、この構造の導電性コンタクト領域内に存在する。
【００６７】
ソース／ドレイン拡散領域２２内にナノサイズ・パターンを形成した後、当業者に周知の従来の剥離プロセスを用いて、ブロック・コポリマーの残りのコンポーネントを除去する。ナノサイズ・パターンの存在によって、この後に金属半導体合金を形成することができる領域が大きくなる。この領域拡大によって、構造のスケーラビリティに負の影響を与えることなく、構造の接点抵抗が小さくなる。
【００６８】
次に、ソースおよびドレイン拡散領域上に、少なくとも１つの導電材料を形成する。少なくとも１つの導電材料は、電気伝導によって電流を容易に伝導するいずれかの材料を含む。導電材料の例は、限定ではないが、元素金属（Ｗ、Ｃｕ、Ａｌ等）、金属半導体合金を含む元素金属の合金、金属窒化物、ならびにその組み合わせおよび多層を含む。図面において、および本実施形態において、少なくとも１つの導電材料は、金属半導体合金層を含む。かかる実施形態を具体的に説明し図示するが、本発明はこれに限定されない。本発明は、ソースおよびドレイン拡散領域に接触した相互接続構造の導電充填開口を形成することも想定する。
【００６９】
図示する実施形態において、導電材料は、先に形成したナノサイズ・パターンの露出表面を含むソース／ドレイン拡散領域２２上に形成された金属半導体合金層３２を含む。「金属半導体合金」という言葉は、本発明において用いる場合、金属を半導体材料と熱的に反応させることから形成される反応生成物を示す。例えば、「金属半導体合金」という言葉は、金属がＴｉ、Ｗ、Ｃｏ、Ｎｉ、Ｐｔ、Ｐｄ、Ｅｒ、Ｉｒ、および他の希土類または遷移金属の１つである金属シリサイドを記述するために用いることができる。また、これは、２つ以上のこれらの金属の組み合わせから成る合金とすることも可能である。通常、金属はＴｉ、Ｗ、Ｃｏ、およびＮｉの１つである。また、「金属半導体合金」という言葉は、上述の金属の１つを含む金属ゲルマニウム化合物を記述する。
【００７０】
金属半導体合金層３２は、ブロック・コポリマーの残りのコンポーネントを構造から剥離した後に、まず、図３に示した構造の上に半導体材料と熱的に反応することができる金属を堆積することによって形成される。この金属は、典型的に、Ｔｉ、Ｗ、Ｃｏ、Ｎｉ、Ｐｔ、およびＰｄの１つであり、Ｔｉ、Ｗ、Ｃｏ、およびＮｉの１つがいっそう好ましい。金属は、例えば、Ｃ、Ａｌ、Ｓｉ、Ｓｃ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｇｅ、Ｙ、Ｚｒ、Ｎｂ、Ｍｏ、Ｒｕ、Ｒｈ、Ｐｄ、Ｉｎ、Ｓｎ、Ｌａ、Ｈｆ、Ｔａ、Ｗ、Ｒｅ、Ｉｒ、Ｐｔ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ  Ｔｍ、Ｙｂ、Ｌｕ、およびそれらの混合物を含むことができる。存在する場合、約５０原子パーセントまでの量で合金添加剤が存在する。金属は、例えば化学気相付着、プラズマ増強化学気相付着、めっき、スパッタリング、化学溶液付着、原子層堆積、物理気相付着、および他の同様の技法を含む従来の堆積プロセスによって形成される。合金添加剤は、金属と同時に形成することができ、または、金属の堆積後にこれに追加することも可能であり、または、金属の上に別個の層で同時堆積することも可能である。
【００７１】
堆積される金属の厚さは、上部の境界に形成されるシリサイドの最終的な厚さに対する接合深さ、および下部の境界における所望の比抵抗に応じて、様々とすることができる。通常、ＦＥＴにおける適用のために、堆積される金属は約５から約１５ｎｍの厚さを有する。
【００７２】
金属の形成後、アニーリングの前に、金属の上にＴｉＮまたはＴａＮ等の任意の拡散バリアを形成することができる。アニーリングは、金属および半導体を共に反応させて金属半導体合金層すなわち金属シリサイドまたは金属ゲルマニウム化合物を形成するのに充分な条件のもとで実行する。アニールは、単一ステップにおいて実行すれば良く、または２ステップ・アニール・プロセスを用いることができる。アニールは、約３００℃以上の温度で実行され、より典型的な温度は約４００℃から約７００℃である。任意の拡散バリアは、当業者に周知の従来のプロセスを用いて、単一アニール・プロセスの後または２ステップ・アニールの第１のアニールの後に除去される。アニーリングは、形成ガスすなわちＨｅ、Ａｒ、またはＮ2中において実行することができる。アニールは、炉内アニール、急速熱アニール、スパイク・アニール、マイクロ波アニール、またはレーザ・アニールを含む。典型的に、アニールは急速熱アニールであり、アニール時間は典型的に約１分未満である。最終アニール・ステップの後、構造からいずれかの未反応金属を除去する。
【００７３】
ゲート導体１６がＳｉ含有導電材料すなわちポリシリコンまたはシリコン・ゲルマニウムから成る場合、金属半導体合金層３２’もゲート導体１６の上面上に形成可能であることに留意すべきである。拡散キャップが存在し、金属半導体合金層の形成中に構造上にある実施形態においては、ゲート導体１６の上にかかる層は形成しない。
【００７４】
図４に示す構造の上方に、酸化物、窒化物、窒化酸化物、またはその組み合わせを含む誘電ライナ３４を通常形成するが、これは必ずしも常に形成するわけではない。誘電ライナ３４を用いてデバイス・チャネル内に応力を加えることができる。当業者に知られるように、デバイス・チャネルは、ゲート導体の下方にある半導体基板の領域であり、デバイスのソース領域によって一方側が、デバイスのドレイン領域によって他方側が横方向に制約される。誘電ライナ３４は、当業者に周知の従来の堆積を用いて形成され、誘電ライナの厚さは、典型的に約２０から約１００ｎｍである。
【００７５】
次に、堆積（典型的に化学気相付着、プラズマ増強化学気相付着、またはスピン・コーティング）によって、相互接続誘電材料３６を形成し、リソグラフィおよびエッチングによって、相互接続誘電材料３６内に開口を形成する。相互接続誘電材料３６は、真空に対して約４．０以下である比誘電率を有するいずれかの誘電材料を含む。相互接続誘電材料３６として使用可能な適切な誘電体のいくつかの例は、限定ではないが、ＳｉＯ２、シルセスキオキサン、Ｓｉ、Ｃ、Ｏ、およびＨの原子を含むＣドーピング酸化物（すなわちオルガノシリケート）、熱硬化ポリアリレンエーテル、またはその多層を含む。「ポリアリレン」という言葉は、本出願において、結合、縮合環、または例えば酸素、硫黄、スルホオン、スルホキシド、カルボニル等の不活性連結基によって連結されるアリール部分または不活性置換アリール部分を示すために用いられる。
【００７６】
開口は、通常、例えばＴｉ、Ｔａ、Ｗ  Ｔａｎ、Ｔｉｎ、またはＷＮ等の拡散バリア材料によってライニングされ、その後、例えばＷ、Ａｌ、Ｃｕ、またはＡｌＣｕ合金等の導電材料によって開口を充填する（例えばめっきによって）。ソース／ドレイン拡散領域まで延出する開口は、拡散接点と称され、それらは図面において参照番号３８で標示される。通常、ゲート導体（図示せず）に対する接点も形成される。上述の誘電ライナ形成および相互接続形成のステップの後に形成された、結果として得られる構造を、例えば図５に示す。導電性の充填された開口は、ソース／ドレイン拡散領域を含む半導体基板の表面まで直接に延出可能であることを強調しておく。
【００７７】
上述の説明および図１から図５の例示は、単一パターニング・ゲート導体（従って単一のＦＥＴ）の存在を示すが、本発明は、複数のゲート導体（従って複数のＦＥＴ）が存在する場合も等しく良好に機能することに留意すべきである。
【００７８】
ここで、本発明の第２の実施形態を示す図６を参照する。本発明の第２においては、相互接続構造５０の接点抵抗を改善する際に、自己組織化・ポリマー技術を用いる。すなわち、第１の導電材料と第２の導電材料との間の接点領域において接点抵抗を改善する。
【００７９】
相互接続構造５０は、第１の相互接続誘電材料５４Ａを含む下部相互接続レベル５２Ａを含み、材料５４Ａは内部に配置された少なくとも１つの配線領域５６を含む。少なくとも１つの配線領域５６は、導電材料６０Ａが充填され拡散バリア６２Ａでライニングされた開口を含む。第１の相互接続誘電材料５４Ａは、第１の実施形態において誘電材料３６について上述した誘電材料の１つを含む。拡散バリアは、Ｔｉ、Ｔａ、Ｗ  ＴａＮ、Ｔｉｎ、およびＷＮの１つを含み、導電材料は、例えば、ドーピングされたポリシリコン、Ｗ、Ａｌ、Ｃｕ、またはＡｌＣｕ合金を含む。第１の相互接続レベルは、図５に示した相互接続構造に関して上述したように形成される。すなわち、堆積を用いて第１の相互接続誘電材料を形成し、次いでリソグラフィおよびエッチングを用いて誘電材料に開口を設ける。次いで、従来の手段によって拡散バリアを形成し、その後、開口内に導電材料を充填する。
【００８０】
上述した自己組織化・ポリマー技術を用いて、少なくとも１つの配線領域５６内に導電材料６０Ａをパターニングする。これによって、第１の配線領域５６の導電材料６０Ａに対して、各々が反復単位２７を有するナノサイズ・パターンを設ける。
【００８１】
次に、例えばＣＶＤ、ＰＥＣＶＤ、化学溶液付着、または蒸着等の従来の堆積プロセスを用いて、下部相互接続レベル５２Ａの表面上に、ブランケット誘電キャッピング層６４を形成する。誘電キャッピング層６４は、例えばＳｉＣ、Ｓｉ４ＮＨ３、ＳｉＯ２、炭素ドーピング酸化物、窒素および水素ドーピング炭化シリコンＳｉＣ（Ｎ，Ｈ）、またはその多層等、いずれかの適切な誘電キャッピング材料を含む。キャッピング層６４の厚さは、これを形成するために用いる技法およびこの層の材料組成に応じて、様々とすることができる。典型的には、キャッピング層６４は約１５から約５５ｎｍの厚さを有し、更に典型的には約２５から約４５ｎｍの厚さを有する。
【００８２】
次に、キャッピング層６４の上部露出表面に第２の誘電材料５４Ｂを適用することによって、上部相互接続レベル５２Ｂを形成する。第２の誘電材料５４Ｂは、下部相互接続レベル５２Ａの第１の誘電材料５４Ａのものと同一または異なる誘電材料を含むことができるが、好ましくは同一の誘電材料を含む。第１の誘電材料５４Ａのための処理技法および厚さ範囲を、第２の誘電材料５４Ｂについてもここで適用可能である。
【００８３】
次いで、リソグラフィおよびエッチングによって、第２の誘電材料５４Ｂ内に少なくとも１つの開口を形成する。エッチング・プロセスの間、少なくとも１つの開口内の誘電キャッピング層を除去する。次に、少なくとも１つの開口内に、拡散バリア６２Ｂおよび導電材料６０Ｂを形成する。拡散バリア６２Ｂは、拡散バリア６２Ａに用いたものと同一または異なる材料を含むことができる。同様に、導電材料６０Ｂは、導電材料６０Ａと同一または異なる導電材料を含むことができる。少なくとも１つの開口に導電材料６０Ｂを充填した後、例えば化学機械研磨等の従来の平坦化を用いて、図６に示すような平坦な相互接続構造を設ける。
【００８４】
上述した双方の実施形態において、自己組織化・ポリマー技術を用いて、半導体構造の接点領域内に、少なくとも１つのナノサイズの（反復単位パターン幅は５０ｎｍ未満）パターニング領域を形成することに留意すべきである。ナノサイズ・パターニング領域が存在することによって、接点形成のための全領域（すなわち界面領域）が拡大し、これによって構造の接点抵抗が低下する。接点抵抗の低下により、構造を通る電流が改善する。上述のことに加えて、本発明の方法および構造では、接合領域が不変のままであるので、構造の接合容量は影響を受けない。
【００８５】
本発明について、具体的な実施形態、フィーチャ、および態様を嘆賞して記載したが、本発明はこれに限定されず、有用性において他の変更、変形、適用、および実施形態に拡張し、従って、かかる全ての他の変更、変形、適用、および実施形態は本発明の範囲内にあるものと見なされることは、認められよう。
【図１】
0005559055.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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