(57)【特許請求の範囲】
【請求項１】
メモリコントローラと、
前記メモリコントローラに連結されたメモリモジュールと、
前記メモリモジュールが装着されるソケットと、
前記メモリコントローラに連結された第１光電モジュールと、
一方は前記第１光電モジュールに連結され、他方は前記ソケットを経て拡張される光チャンネルと、
前記構成要素のうちの少なくとも一部が装着されるシステムボードと、
前記光チャンネルと前記メモリモジュールとの間に備わった第２光電モジュールとを備え、
前記第２光電モジュールは、前記ソケットに備わり、
前記メモリコントローラと少なくとも１つの前記ソケットとの間に、複数の光分配器がさらに備わり、前記光分配器の数は前記光チャンネルの数と同じであり、前記光分配器の１つによって分配される信号は前記ソケットにそれぞれ分配される半導体装置。
【請求項２】
前記メモリコントローラと前記第１光電モジュールは、同一ボード上に装着されるか、または他のボード上に装着され、ＣＰＵパッケージをなすことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ＣＰＵパッケージと前記ソケットとの間に、前記第１光電モジュールに光学的に連結される光コネクタがさらに備わったことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第２光電モジュールは、前記光チャンネルと対面するように、前記ソケットの底面に備わったことを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記光チャンネルは、光ファイバ及び光導波管のうちのいずれか一つであり、前記システムボード上に、またはその中に備わったことを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記メモリコントローラと前記ソケットとの間に、電気配線がさらに備わっていることを特徴とする請求項１に記載の半導体装置。
【請求項７】
メモリコントローラと、前記メモリコントローラに連結されたメモリモジュールと、前記メモリモジュールが装着されるソケットとを備える半導体装置において、
前記メモリコントローラに連結された第１光電モジュールと、
一方は前記第１光電モジュールに連結され、他方は前記ソケットを経て拡張される光チャンネルと、
前記構成要素のうちの少なくとも一部が装着されるシステムボードと、
前記光チャンネルと前記メモリモジュールとの間で、光信号の分岐及び結合を担当する光結合器と、
前記光結合器及び前記メモリモジュールのうちのいずれか一方の光信号を他方に伝達する第１光コネクタとを具備し、
前記光コネクタは、前記ソケットに備わり、
り、
前記メモリコントローラと少なくとも１つの前記ソケットとの間に、複数の光分配器がさらに備わり、前記光分配器の数は前記光チャンネルの数と同じであり、前記光分配器の１つによって分配される信号は前記ソケットにそれぞれ分配される半導体装置。
【請求項８】
前記第１光電モジュールと前記ソケットとの間に、光コネクタがさらに備わっていることを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記第１光コネクタ及び前記メモリモジュールのうちのいずれか一方の光信号を他方に伝達する第２光コネクタを備えることを特徴とする請求項７に記載の半導体装置。
【請求項１０】
前記第２光コネクタと、前記メモリモジュールに装着された複数のメモリチップとの間で、前記第２光コネクタ及び前記メモリチップのうちのいずれか一方の信号を変換して他方に伝達する第２光電モジュールを有することを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記第２光コネクタは、前記第１コネクタと結合されうるように前記メモリモジュールに備わっており、前記メモリモジュールと前記ソケットとに、前記メモリモジュールの固定のための手段が備わっていることを特徴とする請求項９に記載の半導体装置。
【請求項１２】
前記メモリコントローラと前記ソケットとの間に、電気配線がさらに備わっていることを特徴とする請求項７に記載の半導体装置。
【請求項１３】
前記光分配器に少なくとも２個のメモリモジュール・グループが連結されており、各メモリモジュール・グループは、複数のメモリモジュールを有することを特徴とする請求項７に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
少なくとも２個の構成要素間に、光コネクション（optical connection）を有する半導体装置に関する。
【背景技術】
【０００２】
中央処理装置（ＣＰＵ）とメイン・メモリモジュールとの間のデータ伝送速度が速くなるほど、１個のＣＰＵと連結できるメモリモジュール、例えば、ＤＩＭＭ（dual inline memory module）の数は減る。メモリモジュールがＤＤＲ３（Double-Data-Rate 3）クラスであるとき、現在の電気的連結方式で１個のＣＰＵと連結できるＤＩＭＭの数は２個ほどである。
【０００３】
かような制限は、電気信号を多様なモジュールに送るときに発生するインピーダンス不整合（impedance mismatch）によって、信号品位（signal integrity）が低下するために発生する。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
伝送データに影響を及ぼさずに高速データ伝送が可能であり、安定的連結が可能なメモリモジュール数を増加させることができる光コネクションを有する半導体装置を提供するところにある。
【課題を解決するための手段】
【０００５】
本発明の一実施形態による光コネクションを有する半導体装置は、メモリコントローラ、前記メモリコントローラに連結されたメモリモジュールと、前記メモリモジュールが装着されるソケットと、前記メモリコントローラに連結された第１光電モジュールと、一方は前記第１光電モジュールに連結され、他方は前記ソケットを経由して拡張される光チャンネルと、前記構成要素のうちの少なくとも一部が装着されるシステムボードと、前記光チャンネルと前記メモリモジュールとの間に備わった第２光電モジュールとを備え、前記第２光電モジュールは、前記ソケットに備わっている半導体装置を提供する。
【０００６】
前記第２光電モジュールは、前記光チャンネルと対面するように、前記ソケットの底面に備わりうる。
前記メモリコントローラと前記ソケットとの間に、複数の光分配器がさらに備わりうる。
【０００７】
本発明の他の実施形態による半導体装置は、メモリコントローラと、前記メモリコントローラに連結されたメモリモジュールと、前記メモリモジュールが装着されるソケットとを備える半導体装置において、前記メモリコントローラに連結された第１光電モジュール；一方は前記第１光電モジュールに連結され、他方は前記ソケットを経由して拡張される光チャンネル；前記構成要素のうち、少なくとも一部が装着されるシステムボード；前記光チャンネルと前記メモリモジュールとの間で、光信号の分岐及び結合を担当する光結合器；前記光結合器及び前記メモリモジュールのうちのいずれか一方の光信号を他方に伝達する第１光コネクタを具備し、前記光コネクタは、前記ソケットに備わっている半導体装置を提供する。
【０００８】
前記第１光電モジュールと前記ソケットとの間に、光コネクタがさらに備わりうる。
前記第１光コネクタ及び前記メモリモジュールのうちのいずれか一方の光信号を他方に伝達する第２光コネクタをさらに備えることができる。
【０００９】
前記第２光コネクタと、前記メモリモジュールに装着された複数のメモリチップとの間で、前記第２光コネクタ及び前記メモリチップのうちのいずれか一方の信号を変換して他方に伝達する第２光電モジュールをさらに備えることができる。
【００１０】
前記第２光コネクタは、前記第１コネクタと結合されうるように前記メモリモジュールに備わっており、前記メモリモジュールと前記ソケットとに、前記メモリモジュールの固定のための手段が備わりうる。
【００１１】
前記第１光電モジュールと前記ソケットとの間に、複数の光分配器が備わりうる。このとき、前記光分配器に少なくとも２個のメモリモジュール・グループが連結されており、各メモリモジュール・グループは、複数のメモリモジュールを有することができる。
【００１２】
本発明のさらに他の実施形態による半導体装置は、メモリコントローラと、前記メモリコントローラに連結されたメモリモジュールと、前記メモリモジュールが装着されるソケットとを備える半導体装置において、前記メモリコントローラに連結された第１光電モジュール；一方は前記第１光電モジュールに連結され、他方は前記ソケットを経由して拡張される光チャンネル；前記構成要素のうちの少なくとも一部が装着されるシステムボード；前記光チャンネルと前記メモリモジュールとの間で、光信号の分岐及び結合を担当する光結合器；前記光結合器と光学的に連結され、前記メモリモジュールに含まれたメモリチップと前記光結合器との間に備わっている第２光電モジュールを備え、前記第２光電モジュールは、前記メモリモジュールの前記ソケットに挿入される部分の下端に備わっている半導体装置を提供する。
【００１３】
前記ソケットに、前記第２光電モジュールが通過するホールが備わっており、前記ソケットの前記第２光電モジュール側の側面は開放されうる。
前記第１光電モジュールと前記ソケットとの間に、複数の光分配器が備わりうる。
【００１４】
前記光分配器に少なくとも２個のメモリモジュール・グループが連結されており、各メモリモジュール・グループは、複数のメモリモジュールを有することができる。
前記メモリモジュールに前記第２光電モジュールと、１グループのバッファチップとが備わりうる。
【００１５】
本発明のさらに他の実施形態による半導体装置は、メモリコントローラと、前記メモリコントローラに連結されたメモリモジュールと、前記メモリモジュールが装着されるソケットとを備える半導体装置において、前記メモリコントローラに連結された第１光電モジュール；一方は前記第１光電モジュールに連結され、他方は前記ソケットを経由して拡張される光チャンネル；前記構成要素のうちの少なくとも一部が装着されるシステムボード；前記光チャンネルの光信号の一部を前記メモリモジュールに分割する光分割器；前記光分割器から分割された光信号を前記メモリモジュールに含まれたメモリチップに伝達する光学系；前記光学系と前記メモリチップとの間で、いずれか一方の信号を変換して他方に伝達する第２光電モジュールを備える半導体装置を提供する。
【００１６】
前記光分割器は、入射光の一部は反射させ、残りは通過させる光反射体でもある。
前記光学系は、前記光分割器から光が入射される第１マイクロボール・レンズを有する第１光学系、前記第１光学系から光が入射される第２マイクロボール・レンズと反射面とを有する第２光学系、及び前記反射面から反射された光が入射される第３マイクロボール・レンズを含む第３光学系を有することができる。
【００１７】
前記第１光学系は、前記光分割器と光軸整列がなされるように、前記ソケットの内側に備わりうる。
前記第２光学系は、前記第１光学系と光軸整列がなされるように、前記メモリモジュール内部に備わっており、前記メモリモジュールは、前記ソケット内側の前記第１光学系上に装着されうる。
前記第３光学系は、前記第２光学系と光軸整列がなされるように、前記メモリチップとパッケージとして構成されうる。
【００１８】
前記第２光電モジュールは、前記メモリチップに含まれることができる。
前記光電モジュールは、シリコン・フォトニックス（silicon photonics）技術を利用したモジュレータ（modulator）とフォトダイオードと外部光源とを備えることができる。
前記第１光電モジュールと前記光分割器との間に、複数の光分配器が備わりうる。
【００１９】
前述の実施形態による半導体装置で、前記メモリコントローラと前記第１光電モジュールは、ＣＰＵパッケージをなすことが可能であり、前記メモリコントローラと前記第１光電モジュールは、同一ボードに備わり、または互いに異なるボード上に備わりうる。このとき、前記ＣＰＵパッケージと前記ソケットとの間に、前記第１光電モジュールに光学的に連結される光コネクタをさらに具備できる。また、前記メモリコントローラと前記ソケットとの間に、電気配線がさらに備わりうる。
【発明の効果】
【００２０】
本発明の一実施形態を利用すれば、データ損傷や損失なしに高速データ伝送が可能であり、ＣＰＵ当たり連結できるメモリモジュール数を増加させることができる。
【図面の簡単な説明】
【００２１】
【図１】一実施形態による光コネクションを有する半導体装置の平面図である。
【図２】図１の２−２’線での断面図である。
【図３】本発明の他の実施形態による光コネクションを有する半導体装置の平面図である。
【図４】図３の４−４’線での断面図である。
【図５】図４のメモリモジュールの第２光電モジュールが装着された面の正面図である。
【図６】本発明のさらに他の実施形態による光コネクションを有する半導体装置の構成を概略的に示した構成図である。
【図７】メモリコントローラと第１光電モジュールとの多様な連結関係を示した断面図である。
【図８】メモリコントローラと第１光電モジュールとの多様な連結関係を示した断面図である。
【図９】メモリコントローラと第１光電モジュールとの多様な連結関係を示した断面図である。
【図１０】図６に図示した半導体装置のソケットとメモリモジュールと光チャンネルとの部分に係る平面図である。
【図１１】図１０の１１−１１’線での断面図である。
【図１２】図１１のメモリモジュールが装着されるソケットの平面図である。
【図１３】本発明のさらに他の実施形態による光コネクションを有する半導体装置の断面図である。
【図１４】光分配器とメモリモジュールとの多様な連結を示した平面図である。
【図１５】光分配器とメモリモジュールとの多様な連結を示した平面図である。
【図１６】本発明の実施形態による光コネクタの一例を示している図面である。
【発明を実施するための形態】
【００２２】
以下、本発明の実施形態による中央処理装置（ＣＰＵ）とメモリモジュールとの間に、光コネクションを有する半導体メモリ装置について詳細に説明する。この過程で、図面に図示された層や領域の厚さは、明細書の明確性のために誇張されて図示されている。
【００２３】
図１を参照すれば、本発明の一実施形態による光コネクションを有する半導体メモリ装置は、システムボード（system board）８に装着されたメモリコントローラ（memory controller）１０、第１光電モジュール（optical-electrical module）１２、及び複数のソケット１６（１）−１６（ｎ）（ｎは２、３、４…）を備える。メモリコントローラ１０は、ＣＰＵを含むことができる。ＣＰＵは、メモリコントローラ１０と連結されるように、別途に備わることもある。第１光電モジュール１２は、発光素子と受光素子と光電変換回路とを有することができる。メモリコントローラ１０と第１光電モジュール１２は、信号伝送路である複数の配線２０（１）−２０（ｎ）（ｎは２、３、４…）によって連結されている。第１光電モジュール１２とメモリコントローラ１０は、ＣＰＵパッケージ１１をなすことも可能である。第１光電モジュール１２と複数のソケット１６（１）−１６（ｎ）は、複数の伝送路２２（１）−２２（ｎ）（ｎは２、３、４…）に連結されうる。複数のソケット１６（１）−１６（ｎ）それぞれに、メモリモジュール１６（１）Ｍ−１６（ｎ）Ｍが装着されうる。複数の伝送路２２（１）−２２（ｎ）は光リンクであるが、例えば、光ファイバまたは光導波路などでありうる。このように、メモリコントローラ１０とメモリモジュール１６（１）Ｍ−１６（ｎ）Ｍとの間の情報伝達が電気信号の代わりに、光信号でなされるので、高速で大量の情報伝達がなされうる。複数の伝送路２２（１）−２２（ｎ）のうち一部は、電気配線でありうる。電気配線を介して、メモリモジュール１６（１）Ｍ−１６（ｎ）Ｍに電力が供給され、ソケット１６（１）−１６（ｎ）またはメモリモジュール１６（１）Ｍ−１６（ｎ）Ｍに装着されうる第２光電モジュールにも、動作に必要な電力が供給されうる。前記第２光電モジュールについては後述する。各ソケット１６（１）−１６（ｎ）に、メモリモジュール１６（１）Ｍ−１６（ｎ）Ｍの整列のための４個のガイドピン２６が設けられている。このガイドピン２６によって、メモリモジュール１６（１）Ｍ−１６（ｎ）Ｍとソケット１６（１）−１６（ｎ）との間に、電気的及び機械的整列と共に光整列がなされうる。ソケット１６（１）−１６（ｎ）は、図１に図示されているところと異なる形態を有することも可能である。ガイドピン２６の位置も、図１に図示されているところと異なることが可能である。メモリモジュール１６（１）Ｍ−１６（ｎ）Ｍは、ＤＩＭＭ（dual in memory module）であるが、ＳＩＭＭ（single in memory module）でもありうる。
【００２４】
図２は、図１の２−２’線での断面を示している。
図２を参照すれば、ソケット１６（１）と一体に、第２光電モジュール３０が装着されている。第２光電モジュール３０は、ソケット１６（１）の底面に装着されている。第２光電モジュール３０は、システムボード８と離隔されている。第２光電モジュール３０の両側に沿って、ソケット１６（１）が下方に拡張されてシステムボード８に装着されている。第２光電モジュール３０とシステムボード８との間の光伝送路２２（２）の光信号を第２光電モジュール３０に分岐し、また第２光電モジュール３０の光信号を光伝送路２２（２）に結合させる光結合器（図示せず）がさらに備わりうる。メモリモジュール１６（１）Ｍのソケット１６（１）に挿入される部分の両面に、第１接触体Ｃ１が備わっている。ソケット１６（１）のメモリモジュール１６（１）Ｍが挿入される領域の内面に、第２接触体Ｃ２が備わっている。第２接触体Ｃ２は、第２光電モジュール３０と連結されている。メモリモジュール１６（１）Ｍがソケット１６（１）にはめ込まれた場合に、第１接触体Ｃ１は、第２接触体Ｃ２と接触する。メモリモジュール１６（１）の一方の面に、第１メモリチップＭ１が装着されており、反対面に、第２メモリチップＭ２が装着されている。メモリモジュール１６（１）の前記一方の面には、第１メモリチップＭ１と同じメモリチップが複数個装着されうる。また、メモリモジュール１６（１）の前記反対面にも、第２メモリチップＭ２と同じメモリチップが複数個装着されうる。
【００２５】
メモリコントローラ１０から光伝送路２２（２）を介して伝えられた光信号３４の一部は、光伝送路２２（２）上に位置した光分割器(optical power splitter)２３によって分割され、残りは、光分割器２３を通過する。光分割器２３は、例えば、プリズムでありうる。光分割器２３によって分割された光の進路は、上側に変えられて第２光電モジュール３０に入射される。第２光電モジュール３０に入射された光信号は、電気信号に変化され、メモリモジュール１６（１）Ｍの第１メモリチップＭ１、または第２メモリチップＭ２に伝えられる。このとき、光信号３４は、データ書き込み信号、またはクロック信号のような高速データでありうる。光信号３４は、命令やアドレスのような低速データでもありうる。一方、メモリモジュール１６（１）Ｍから発生した電気信号は、第２光電モジュール３０によって光信号に変換される。このように変換された光信号３４は、光伝送路２２（２）を介して第２光電モジュール１２に伝えられ、第１光電モジュール１２で電気信号に変換されてメモリコントローラ１０に伝達される。このときの光信号３４は、読み出し信号(read signal)になり、また第１メモリチップＭ１または第２メモリチップＭ２の状態を含む情報でありうる。
【００２６】
図３は、本発明の他の実施形態による光コネクションを有する半導体メモリ装置を示している。
図３を参照すれば、システムボード８（あるいはメインボード）に装着されたメモリコントローラ１０は、ＣＰＵ １０ｂと第１光電モジュール１０Ｃとを備える。第１光電モジュール１０Ｃは、内部に光源、例えば、レーザーダイオードを有することができる。第１光電モジュール１０Ｃは、光源ＬＳを第１光電モジュール１０Ｃの外側に備えるが、メモリコントローラ１０の内部に具備することも可能である。ＣＰＵと第１光電モジュール１０Ｃは、多数の電気配線１０ｄに連結されている。システムボード８に、第１光コネクタ１３と多数のソケット４０（１）−４０（ｎ）とが装着されている。第１光コネクタ１３と第１光電モジュール１２は、多数の光チャンネルＯＰＬに連結されている。多数のソケット４０（１）−４０（ｎ）それぞれに、メモリモジュール４０（１）Ｍ−４０（ｎ）Ｍが装着されている。第１光コネクタ１３と第１ソケット４０（１）は、複数の光チャンネルＬ１−Ｌｎに連結されている。各光チャンネルＬ１−Ｌｎの各ソケット４０（１）−４０（ｎ）の前には、光結合器（optical coupler）（４２（１）−４２（ｎ））が連結されており、最後のソケット（４０（ｎ））の前には光結合器を連結しない。光チャンネルＬ１−Ｌｎは、ポリマー導波管または光ファイバでありうる。光チャンネルＬ１−Ｌｎは、システムボード８上に、またはシステムボード８内に備わりうる。かような光チャンネルＬ１−Ｌｎは、最後のソケット４０（ｎ）まで連結されている。それぞれの光結合器４２（１）−４２（ｎ）によって、光信号は２つのソケットに分離され、また２つのソケットから来る光信号は結合されうる。光結合器４２（１）−４２（ｎ）は、最後のソケット４０（ｎ）には備わっていないが、最後のソケット４０（ｎ）の直前のソケット（４０（ｎ−１））まで備わっている。
【００２７】
図４は、図３の４−４’線での断面を示している。
図４を参照すれば、システムボード８上に、第１ソケット４０（１）が装着されている。第１ソケット４０（１）の前方に、光結合器４２（ｎ）が装着されている。第１ソケット４０（１）に、第２光コネクタＯＣ２が備わっている。第２光コネクタＯＣ２は、第１ソケット４０（１）のトレンチＴ１に埋め込まれた形態で備わっている。しかし、第２光コネクタＯＣ２は、第１ソケット４０（１）の上面に備わることも可能である。第２光コネクタＯＣ２に、第３光コネクタＯＣ３が接続されている。第３光コネクタＯＣ３は、メモリモジュール４０（１）Ｍに連結されている。第３光コネクタＯＣ３は、メモリモジュール４０（１）Ｍの下端に備わっている。メモリモジュール４０（１）Ｍの下端は、第２光コネクタＯＣ２に面している。第３光コネクタＯＣ３は、メモリモジュール４０（１）Ｍの下端を覆い包む形態で備わっているが、他の形態で備わりうる。メモリモジュール４０（１）Ｍの両面に、それぞれ第１メモリチップＭ１及び第２メモリチップＭ２、例えば、ＤＲＡＭ（dynamic random-access memory）が装着されている。第１メモリチップＭ１と第３光コネクタＯＣ３との間のメモリモジュール４０（１）Ｍに、第２光電モジュール４８ａが装着されている。そして、第２メモリチップＭ２と第３光コネクタＯＣ３との間のメモリモジュール４０（１）Ｍに、第３光電モジュール４８ｂが装着されている。第３光コネクタＯＣ３、第２光電モジュール４８ａ及び第３光電モジュール４８ｂは、光チャンネルＬ１１に連結されている。第１光コネクタ１３から光結合器４２（ｎ）に連結された光チャンネルＬｎは、光結合器４２（ｎ）によって、２個の光チャンネルＬｎ１，Ｌｎ２に分岐される。分岐された２個の光チャンネルＬｎ１，Ｌｎ２のうち１つの光チャンネルＬｎ２は第２光コネクタＯＣ２に連結され、残りの１つのチャンネルＬｎ１は、次のソケットに連結される。
【００２８】
図５は図４のメモリモジュール４０（１）Ｍの正面図、すなわち、光電モジュールが装着された面を示している。
図５を参照すれば、メモリモジュール４０（１）Ｍの下端、すなわち、ソケット４０（１）に装着される部分に、第３光コネクタＯＣ３が装着されている。第３光コネクタＯＣ３上側のメモリモジュール４０（１）Ｍに、第２光電モジュール４８ａが装着されている。第３光コネクタＯＣ３と第２光電モジュール４８ａは、複数の光チャンネルＬ１１で連結されていることが分かる。第２光電モジュール４８ａ上側のメモリモジュール４０（１）Ｍに、複数の第１メモリチップＭ１が装着されている。第２光電モジュール４８ａと複数の第１メモリチップＭ１は、それぞれ電気配線６２で連結されている。メモリモジュール４０（１）Ｍの下端の両側部分に、第１コンタクト部６４及び第２コンタクト部６６が存在する。第１コンタクト部６４及び第２コンタクト部６６は、それぞれ電源電圧及び接地（ground）との連結のための部分である。第１コンタクト部６４を介して、第２光電モジュール４８ａと複数の第１メモリチップＭ１とに、動作電源が供給される。メモリモジュール４０（１）Ｍの第２メモリチップＭ２が装着された面にも、前述のような同じ構成が存在しうる。
【００２９】
図６は、本発明のさらに他の実施形態による光コネクションを有する半導体装置の構成を概略的に示している。
図６を参照すれば、メモリコントローラ７０と第１光電モジュール７２とが一体になって、ＣＰＵパッケージを構成する。第１光電モジュール７２は、光チャンネル７６を介して、複数のメモリモジュール８０（１）Ｍ−８０（ｎ）Ｍと連結されている。複数のメモリモジュール８０（１）Ｍ−８０（ｎ）Ｍは、それぞれに備わった第２光電モジュール８２を介して、光チャンネル７６と連結される。図７は、メモリコントローラ７０と第１光電モジュール７２とが一体になって構成されたＣＰＵパッケージの断面を示している。
【００３０】
図７を参照すれば、システムボード８上に、ＣＰＵパッケージ６８が存在する。パッケージ６８は、ＣＰＵボード６８Ｂ上に、ＣＰＵを有するメモリコントローラ７０と第１光電モジュール７２とを備える。メモリコントローラ７０と第１光電モジュール７２は、電気配線６８Ｃに連結されている。メモリコントローラ７０、第１光電モジュール７２及び電気配線６８Ｃは、保護層６８Ｄで覆われている。ボード８に、光チャンネル７６が形成されている。光チャンネル７６は、ボード８にグルーブ(groove)状に存在しうるが、ボード８の表面に存在するポリマー光導波管または光ファイバでもありうる。第１光電モジュール７２から放出された光信号７８は、ＣＰＵボード６８Ｂを通過し、光チャンネル７６を介してメモリモジュール８０（１）Ｍ−８０（ｎ）Ｍに伝えられる。また、メモリモジュール８０（１）Ｍ−８０（ｎ）Ｍから伝えられる光信号７８は、ＣＰＵボード６８Ｂを通過して第１光電モジュール７２に入射された後、電気的信号に変換されてメモリコントローラ７０に伝えられる。
【００３１】
一方、図８に図示されているように、メモリコントローラ７０と第１光電モジュール７２とが同じＣＰＵボード６８Ｂ上に存在するが、第１光電モジュール７２は、ＣＰＵパッケージ６８と分離されて備わりうる。このときも、メモリコントローラ７０と第１光電モジュール７２は、電気配線６８Ｃで連結されて図７と同一に動作する。
【００３２】
他方、図７のＣＰＵパッケージ６８で第１光電モジュール７２は、ＣＰＵパッケージ６８の外部に備わり、ＣＰＵボード６８Ｂではない他のボードに装着されうる。図９は、これに係る一例を示している。
【００３３】
図９を参照すれば、システムボード８上に、メモリコントローラ７０が含まれたＣＰＵパッケージ６８が装着されている。そして、システムボード８上に、第１光電モジュール７２が装着されている。ＣＰＵパッケージ６８と第１光電モジュール７２は、離隔されているが、電気配線６８Ｃで連結されている。第１光電モジュール７２には、ＣＰＵパッケージ６８から伝えられた電気信号を変換した光信号７８をメモリモジュールに伝達するため、またはメモリモジュールから伝えられる光信号を第１光電モジュール７２に伝達するための光チャンネル８０が連結されている。光チャンネル８０は、システムボード８上に備わっている。
【００３４】
図７及び図８に図示したメモリコントローラ７０と第１光電モジュール７２との構成関係は、他の実施形態にも適用されうる。
【００３５】
図１０は、図６のメモリモジュール８０（１）の一例を示す平面図である。
図１０を参照すれば、複数の伝送線７４，７６，７７が光カプラ８６とソケット８０１との下を通過する。複数の伝送線７４，７６，７７は、電気配線７４，７７を有し、光チャンネル７６または８０を有することができる。参照番号８０（１）Ｍは、ソケット８０（１）に装着されたメモリモジュールを示す。そして、参照番号７９は、メモリモジュール８０（１）Ｍを機械的、電気的及び光学的に整列するためのガイド手段でありうる。
【００３６】
図１１は、図１０の１１−１１’線での断面を示している。
図１１を参照すれば、システムボード８に備わった光チャンネル７６上に、光カプラ８６、メモリモジュール８０（１）Ｍ及びソケット８０（１）が存在する。メモリモジュール８０（１）Ｍは、ソケット８０（１）に形成されたスルーホール(through hole)９４を介してボード８に接触する。メモリモジュール８０（１）Ｍの下端第１面に、第２光電モジュール８８が装着されている。前記第１面に、第２光電モジュール８８と一体に、あるいはパッケージ形態にバッファチップ（buffer chip）９０が存在する。前記第１面は、光カプラ８６と対面する面でありうる。光カプラ８６と第２光電モジュール８８は、光学的に連結されている。図１２は、ソケット８０（１）だけの平面図である。図１２を参照すれば、ソケット８０（１）のスルーホール９４は、メモリモジュール８０（１）Ｍの本体が通過する第１スルーホール９４ａと、メモリモジュール８０（１）Ｍに装着された第２光電モジュール８８とバッファチップ９０とが通過する第２スルーホール９４ｂとを有する。第２スルーホール９４ｂは第１スルーホール９４ａより小さく、第１スルーホール９４ａの一部が外側に突出した形態でありうる。
【００３７】
図１３は、本発明のさらに他の実施形態による光コネクションを有する半導体メモリ装置を示している。図１３で、メモリコントローラまたはＣＰＵパッケージは、図１、図３または図７ないし図９で図示されているところと同じでありうる。従って、メモリコントローラまたはＣＰＵパッケージに係る説明を省略する。
【００３８】
図１３を参照すれば、システムボード８に光チャンネル９６が備わっている。光チャンネル９６の経路上に、光反射体９８が備わっている。反射体９８は、入射する光７８の一部は通過させ、残りはメモリモジュール１００Ｍに反射する反射体でありうる。反射体９８は、プリズムまたは光分割器などでありうる。光チャンネル９６上に、ソケット１００、光整列媒体(optical alignment medium)１０２、メモリモジュール１００Ｍが存在する。ソケット１００の内側に、光整列媒体１０２が備わっている。光整列媒体１０２は、第１光学系でありうる。光整列媒体１０２は、第１垂直光導波路１０８を備える。第１垂直光導波路１０８は、導波管でありうる。第１垂直光導波路１０８に、第１マイクロボール・レンズ(micro ball lens)１０４が設けられている。第１マイクロボール・レンズ１０４は、コリメーティング（collimating）レンズであり、光反射体９８から反射された光を平行に整列させる。これにより、光整列媒体１０２は、第１マイクロボール・レンズ１０４の光軸が、光反射体９８の光軸と光反射体９８の反射面上で出合うことができるように備わりうる。ソケット１００内側の光整列媒体１０２上に、メモリモジュール１００Ｍが装着されている。ソケット１００とメモリモジュール１００Ｍは、両側の光整列のためにガイド手段（図示せず）を具備できる。メモリモジュール１００Ｍは、内部に第２垂直光導波路１１６を有する。第２垂直導波路１１６は、導波管でありうる。第２垂直光導波路１１６は、第１垂直光導波路１０８と連続性を有するように備わりうる。第２垂直光導波路１１６に、第２マイクロボール・レンズ１０６が設けられている。第２マイクロボール・レンズ１０６は、第１マイクロボール・レンズ１０４から入射される光を集光し、第２垂直光導波路の上部反射面Ｓ１に焦点を結ばせる。反射面Ｓ１で反射された光は、ウインドー(window)１２０を介して、メモリチップＭ１１に内蔵された光電モジュール１１２に入射される。第２垂直光導波路１１６、第２マイクロボール・レンズ１０６及び反射面Ｓ１は、第２光学系をなすことができる。ウインドー１２０が前記第２光学系に含まれることも可能である。メモリモジュール１００Ｍは、第２マイクロボール・レンズ１０６が第１マイクロボール・レンズ１０４と同じ光軸上に位置するように光学的に整列されうる。メモリモジュール１００Ｍの第１面に、メモリチップＭ１１が装着されている。メモリチップＭ１１は、メモリダイ(memory die)１１４、光電モジュール１１２、第３マイクロボール・レンズ１１０を有することができる。第３マイクロボール・レンズ１１０は、第３光学系でありうる。メモリダイ１１４、光電モジュール１１２及び第３マイクロボール・レンズ１１０の外部は、保護層１１９で覆われている。メモリダイ１１４に、複数のメモリ素子（図示せず）が存在する。メモリダイ１１４上に、複数のメモリ素子と共、に光電モジュール１１２が備わりうる。光電モジュール１１２は、シリコンＩＩＩ−Ｖ族化合物半導体レーザと受光素子とを有することができるが、この代わりに、シリコン・フォトニックス（silicon photonics）からなるモジュレータ（modulator）、フォトダイオードと共に、外部光源（ＩＩＩ−Ｖ化合物半導体レーザ��を有することも可能である。第３マイクロボール・レンズ１１０は、第２垂直光導波路１１６の反射面Ｓ１によって反射された光を光電モジュール１１２に入射させる。反対に、光電モジュール１１２から入射される光を第２垂直光導波路１１６の反射面Ｓ１に集光させる役割を行う。メモリチップＭ１１は、第２マイクロボール・レンズ１０６及び第３マイクロボール・レンズ１１０の光軸が反射面Ｓ１で出合うことができるように光学的に整列された後、装着されうる。第３マイクロボール・レンズ１１０は、メモリチップＭ１１とパッケージをなすことができる。
【００３９】
図１４及び図１５は、本発明の実施形態による半導体メモリ装置で、光信号を複数のメモリモジュールに分配する例を示している。
図１４で参照番号２（ｎ）（ｎは１、２、３…）は、メモリコントローラに連結された第１光電モジュール１２の来る光を各メモリモジュールに分配する光分配器を示す。第１光分配器２（１）は、第１光電モジュール１２を第１光チャンネル２Ｌ１に連結する。第ｎ光分配器２（ｎ）は、第１光電モジュール１２を第ｎ光チャンネル２Ｌｎに連結する。従って、光分配器の数は、第１光電モジュール１２に連結された光チャンネルの数と同一でありえる。第１光分配器２（１）は、第１光チャンネル２Ｌ１を介して伝えられた光信号をメモリモジュール３（１）Ｍ−３（ｎ）Ｍの数と同じ数に分割し、各メモリモジュール３（１）Ｍ−３（ｎ）Ｍに伝達する。第１光分配器２（１）から伝えられる光信号は、各メモリモジュール３（１）Ｍ−３（ｎ）Ｍの第１チャンネル５２Ｌ１，５２Ｌｎを介して各メモリモジュール３（１）Ｍ−３（ｎ）Ｍに伝えられる。同様に、最後の光分配器である第ｎ光分配器２（ｎ）は、第ｎ光チャンネル２Ｌｎを介して伝えられた光信号を、メモリモジュール３（１）Ｍ−３（ｎ）Ｍと同じ数に分割し、各メモリモジュール３（１）Ｍ−３（ｎ）Ｍの最後のチャンネル５０Ｌ１，５０Ｌｎを介して、各メモリモジュール３（１）Ｍ−３（ｎ）Ｍに伝達する。参照番号３（１）−３（ｎ）は、各メモリモジュールが装着されるソケットを示す。
【００４０】
図１５は、図３と図１４とを組み合わせた場合を示している。
図１５を参照すれば、光分配器２（１）１−２（１）ｎは、それぞれ第１光電モジュール１２の光チャンネル２Ｌ１−２Ｌｎから伝えられる光信号を二つに分割し、１つの信号は第１メモリモジュール・グループＧ１に伝送し、他の信号は第２メモリモジュール・グループＧ２に伝送する。従って、第１光分配器２（１）１によって分割された２個の光信号のうち一つは、第１メモリモジュール・グループＧ１の第１チャンネルＣｈ１に伝えられる。第１チャンネルＣｈ１を介して、第１メモリモジュール３（１）Ｍないし第ｎメモリモジュール３（ｎ）Ｍに光信号が伝えられるが、各メモリモジュール３（１）Ｍ−３（ｎ）Ｍの前で、光結合器４２（１）によって、各メモリモジュール３（１）Ｍ−３（ｎ）Ｍに分岐される。第１光分配器２（１）１によって分割された２個の光信号のうち残りの一つは、第２メモリモジュール・グループＧ２の第１チャンネルＣｈ１１を介して、第１メモリモジュール５（１）Ｍないし第ｎメモリモジュール５（ｎ）Ｍに伝えられるが、各メモリモジュール５（１）Ｍ−５（ｎ）Ｍの前で、光結合器４５（１）によって、各メモリモジュール５（１）Ｍ−５（ｎ）Ｍに分岐される。
【００４１】
第１光分配器２（１）１と同一に、第ｎ光分配器２（１）ｎによって２つに分割された光信号は、第１メモリモジュール・グループＧ１及び第２メモリモジュール・グループＧ２にそれぞれ含まれたメモリモジュール３（１）−Ｍ３（ｎ）Ｍおよびメモリモジュール５（１）Ｍ−５（ｎ）Ｍの最後のチャンネルＣｈｎ，Ｃｈｎｎに伝えられ、各メモリモジュール前に備わった光結合器４２（１）ｎ，４５（１）ｎ）によって、各メモリモジュールに分岐される。かような方式で、伝送速度を低下させずに、１つのＣＰＵにさらに多くのメモリモジュールを連結でき、これにより、メモリ容量を増加させることができる。
前述の光分配器は、前述の光コネクションを有するあらゆる半導体装置に適用されうる。
【００４２】
図１６は、光コネクタの一例を示している。
図１６を参照すれば、光コネクタは、下部コネクタ１４０と上部コネクタ１６０とを有する。下部コネクタ１４０はソケット側に備わり、上部コネクタはメモリモジュール側に備わりうる。または、反対に備わることも可能である。上部コネクタ１６０は、基板１５０の下部コネクタ１４０と対面する面に、光チャンネル１４６を固定させる支持台１４４が備わっており、支持台１４４の周囲には、上部コネクタ１６０、下部コネクタ１４０の結合後に、水分や粉塵の浸透を防止するためのラバー・シール（rubber seal）１４２が備わっている。また、基板１５０の底面エッジに、上部コネクタ１６０、下部コネクタ１４０の光整列のためのガイドピン１４８が設けられている。下部コネクタ１４０に、ガイドピン１４８が収容される溝（図示せず）が存在しうる。
【００４３】
前記の説明で多くの事項が具体的に記載されているが、それらは、例示したメモリ素子の範囲を限定しようとするものであるというより、望ましい実施形態の例示として解釈されねばならない。例えば、例示したメモリ素子が属する技術分野の当業者ならば、多様な形態で光コネクタや光結合器を変形できるであろう。また、光チャンネル分岐方式も多様に変形できるであろう。よって、例示した光コネクションを有する半導体装置の範囲は、説明された実施形態によって定められるものではなく、特許請求の範囲に記載された技術的思想によって定められるものである。
【符号の説明】
【００４４】
８；システムボード
１０；メモリコントローラ
１１；ＣＰＵパッケージ
１２；第１光電モジュール
１６１ないし１６（ｎ）；ソケット
１６１Ｍないし１６（ｎ）Ｍ；メモリモジュール
２０１ないし２０（ｎ）；配線
２２１ないし２２（ｎ）；伝送路
２３；光分割器
２６；ガイドピン
３０；第２光電モジュール
３４；光信号
Ｃ１；第１接触体
Ｃ２；第２接触体
Ｍ１；第１メモリチップ
Ｍ２；第２メモリチップ
【図１】
0005559492.tif 000002
【図２】
0005559492.tif 000003
【図３】
0005559492.tif 000004
【図４】
0005559492.tif 000005
【図５】
0005559492.tif 000006
【図６】
0005559492.tif 000007
【図７】
0005559492.tif 000008
【図８】
0005559492.tif 000009
【図９】
0005559492.tif 000010
【図１０】
0005559492.tif 000011
【図１１】
0005559492.tif 000012
【図１２】
0005559492.tif 000013
【図１３】
0005559492.tif 000014
【図１４】
0005559492.tif 000015
【図１５】
0005559492.tif 000016
【図１６】
0005559492.tif 000017