(57)【特許請求の範囲】
【請求項１】
基板上に第１のフィン状シリコン層と第２のフィン状シリコン層を形成し、前記第１のフィン状シリコン層と第２のフィン状シリコン層はそれぞれの端で接続し閉ループを形成しており、前記第１のフィン状シリコン層と第２のフィン状シリコン層の周囲に第一の絶縁膜を形成し、前記第１のフィン状シリコン層の上部に第１の柱状シリコン層を形成し、前記第２のフィン状シリコン層の上部に第２の柱状シリコン層を形成する第１の工程と、ここで前記第１の柱状シリコン層の幅は前記第１のフィン状シリコン層の幅と同じであり、前記第２の柱状シリコン層の幅は前記第２のフィン状シリコン層の幅と同じであり、
前記第１の工程の後、前記第１の柱状シリコン層上部と前記第１のフィン状シリコン層上部と前記第１の柱状シリコン層下部に不純物を注入しｎ型拡散層を形成し、前記第２の柱状シリコン層上部と前記第２のフィン状シリコン層上部と前記第２の柱状シリコン層下部に不純物を注入しｐ型拡散層を形成する第２の工程と、
前記第２の工程の後、ゲート絶縁膜と第１のポリシリコンゲート電極と第２のポリシリコンゲート電極とポリシリコンゲート配線を作成する第３の工程と、ここで、前記ゲート絶縁膜は前記第１の柱状シリコン層と前記第２の柱状シリコン層の周囲と上部を覆い、前記第１のポリシリコンゲート電極と前記第２のポリシリコンゲート電極はゲート絶縁膜を覆い、前記第１のポリシリコンゲート電極と前記第２のポリシリコンゲート電極及び前記ポリシリコンゲート配線形成後のポリシリコンの上面は、前記第１の柱状シリコン層上部の前記ｎ型拡散層の上の前記ゲート絶縁膜と前記第２の柱状シリコン層上部の前記ｐ型拡散層の上の前記ゲート絶縁膜より高い位置であり、
前記第３の工程の後、前記第１のフィン状シリコン層上部の前記ｎ型拡散層上部と前記第２のフィン状シリコン層上部の前記ｐ型拡散層上部とにシリサイドを形成する第４の工程と、
前記第４の工程の後、層間絶縁膜を堆積し、前記第１のポリシリコンゲート電極と前記第２のポリシリコンゲート電極及び前記ポリシリコンゲート配線を露出し、前記第１のポリシリコンゲート電極と前記第２のポリシリコンゲート電極及び前記ポリシリコンゲート配線をエッチング後、金属を堆積し、第１の金属ゲート電極と第２の金属ゲート電極と金属ゲート配線とを形成する第５の工程と、ここで、前記第１の金属ゲート電極と第２の金属ゲート電極に接続された前記第１のフィン状シリコン層と第２のフィン状シリコン層に直交する方向に延在する金属ゲート配線であり、
前記第５の工程の後、第１のコンタクトと第２のコンタクトを形成する第６の工程と、ここで、前記第１の柱状シリコン層上部の前記ｎ型拡散層と前記第１のコンタクトとは直接接続し、前記第２の柱状シリコン層上部の前記ｐ型拡散層と前記第２のコンタクトとは直接接続し、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記第１の工程であって、基板上にダミーパターンを形成するために第２の酸化膜を堆積し、ダミーパターンを形成するための第１のレジストを形成し、前記第２の酸化膜をエッチングし、ダミーパターンを形成し、前記第１のレジストを除去し、第１の窒化膜を堆積し、前記第１の窒化膜をエッチングし、サイドウォール状に残存させ、前記ダミーパターンの周りに第１の窒化膜サイドウォールを形成し、前記ダミーパターンを除去し、前記第１の窒化膜サイドウォールをマスクとして前記シリコン基板をエッチングし、それぞれの端で接続し閉ループが形成された第１のフィン状シリコン層と第２のフィン状シリコン層を形成し、前記第１のフィン状シリコン層と第２のフィン状シリコン層の周囲に第一の絶縁膜を形成し、
前記第１の窒化膜サイドウォールを除去し、前記第１の絶縁膜をエッチバックし、前記第１のフィン状シリコン層の上部と前記第２のフィン状シリコン層の上部を露出し、前記第１のフィン状シリコン層と前記第２のフィン状シリコン層に直交するように第２のレジストを形成し、前記第１のフィン状シリコン層と前記第２のフィン状シリコン層とをエッチングし、
前記第２のレジストを除去することにより、前記第１のフィン状シリコン層と前記第２のレジストとが直交する部分が第１の柱状シリコン層となるよう前記第１の柱状シリコン層を形成し、前記第２のフィン状シリコン層と前記第２のレジストとが直交する部分が前記第２の柱状シリコン層となるよう第２の柱状シリコン層を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１の工程の後、前記第２の工程であって、第１の工程後の構造全体に、
第３の酸化膜を堆積し、第２の窒化膜を形成し、前記第２の窒化膜をエッチングし、サイドウォール状に残存させ、ｎ型拡散層を形成するための第３のレジストを形成し、不純物を注入し、第１の柱状シリコン層上部と、第１のフィン状シリコン層上部にｎ型拡散層を形成し、前記第３のレジストを除去し、前記第２の窒化膜と前記第３の酸化膜を除去し、熱処理を行い、第４の酸化膜を堆積し、第３の窒化膜を形成し、前記第３の窒化膜をエッチングし、サイドウォール状に残存させ、ｐ型拡散層を形成するための第４のレジストを形成し、不純物を注入し、第２の柱状シリコン層上部と、第２のフィン状シリコン層上部にｐ型拡散層を形成し、前記第４のレジストを除去し、前記第４の酸化膜と前記第３の窒化膜を除去し、熱処理を行うことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記第２の工程の後、前記第３の工程であって、柱状シリコン層を取り囲むようにゲート絶縁膜を形成し、ポリシリコンを堆積し、
平坦化後の前記ポリシリコンの上面が前記第１の柱状シリコン層上部のｎ型拡散層の上の前記ゲート絶縁膜より高く、前記第２の柱状シリコン層上部のｐ型拡散層の上の前記ゲート絶縁膜より高い位置となるよう平坦化をし、第４の窒化膜を堆積し、第１のポリシリコンゲート電極と第２のポリシリコンゲート電極及びポリシリコンゲート配線を形成するための第５のレジストを形成し、前記第４の窒化膜をエッチングし、前記ポリシリコンをエッチングし、前記第１のポリシリコンゲート電極と前記第２のポリシリコンゲート電極及び前記ポリシリコンゲート配線を形成し、前記ゲート絶縁膜をエッチングし、前記第５のレジストを除去することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
前記第４の工程であって、前記第３の工程の後の構造全体に、第５の窒化膜を堆積し、前記第５の窒化膜をエッチングし、サイドウォール状に残存させ、金属を堆積し、シリサイドを第１のフィン状シリコン層と第２のフィン状シリコン層の上部のｎ型拡散層とｐ型拡散層の上部に形成することを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記第５の工程であって、前記第４の工程の後の構造全体に、
第６の窒化膜を堆積し、層間絶縁膜を堆積し、化学機械研磨により平坦化し、化学機械研磨により第１のポリシリコンゲート電極と第２のポリシリコンゲート電極及びポリシリコンゲート配線を露出し、前記第１のポリシリコンゲート電極と前記第２のポリシリコンゲート電極及び前記ポリシリコンゲート配線をエッチングし、金属を堆積し、前記第１のポリシリコンゲート電極と前記第２のポリシリコンゲート電極及び前記ポリシリコンゲート配線があった部分に前記金属を埋めこみ、前記金属をエッチングし、第１の柱状シリコン層上部のｎ型拡散層上のゲート絶縁膜と、第２の柱状シリコン層上部のｐ型拡散層上のゲート絶縁膜とを露出し、第１の金属ゲート電極、第２の金属ゲート電極、金属ゲート配線を形成することを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
基板上に形成された第１のフィン状半導体層と、
基板上に形成された第２のフィン状半導体層と、ここで、前記第１のフィン状半導体層と前記第２のフィン状半導体層はそれぞれの端で接続し閉ループを形成しており、  前記第１のフィン状半導体層と前記第２のフィン状半導体層との周囲に形成された第１の絶縁膜と、
前記第１のフィン状半導体層上に形成された第１の柱状半導体層と、
前記第２のフィン状半導体層上に形成された第２の柱状半導体層と、ここで、前記第１の柱状半導体層の幅は前記第１のフィン状半導体層の幅と同じであり、前記第２の柱状半導体層の幅は前記第２のフィン状半導体層の幅と同じであり、
前記第１のフィン状半導体層上部と前記第１の柱状半導体層の下部に形成されたｎ型拡散層と、
前記第１の柱状半導体層の上部に形成されたｎ型拡散層と、
前記第２のフィン状半導体層の上部と前記第２の柱状半導体層の下部に形成されたｐ型拡散層と、
前記第２の柱状半導体層の上部に形成されたｐ型拡散層と、
前記第１のフィン状半導体層の上部と前記第２のフィン状半導体層の上部のｎ型拡散層とｐ型拡散層の上部に形成されたシリサイドと、
前記第１の柱状半導体層の周囲に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の周囲に形成された第１の金属ゲート電極と、
前記第２の柱状半導体層の周囲に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の周囲に形成された第２の金属ゲート電極と、
前記第１の金属ゲート電極と前記第２の金属ゲート電極に接続された前記第１のフィン状半導体層と前記第２のフィン状半導体層に直交する方向に延在する金属ゲート配線と、
前記第１の柱状半導体層上部に形成されたｎ型拡散層上に形成された第１のコンタクトと、
前記第２の柱状半導体層上部に形成されたｐ型拡散層上に形成された第２のコンタクトと、を有し、
前記第１の柱状半導体層上部に形成されたｎ型拡散層と前記第１のコンタクトとは直接接続し、前記第２の柱状半導体層上部に形成されたｐ型拡散層と前記第２のコンタクトとは直接接続することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は半導体装置の製造方法と半導体装置に関するものである。
【背景技術】
【０００２】
半導体集積回路、なかでもＭＯＳトランジスタを用いた集積回路は、高集積化の一途を辿っている。この高集積化に伴って、その中で用いられているＭＯＳトランジスタはナノ領域まで微細化が進んでいる。ＭＯＳトランジスタの微細化が進むと、リーク電流の抑制が困難であり、必要な電流量確保の要請から回路の占有面積をなかなか小さくできない、といった問題があった。この様な問題を解決するために、基板に対してソース、ゲート、ドレインが垂直方向に配置され、ゲートが柱状半導体層を取り囲む構造のＳｕｒｒｏｕｎｄｉｎｇ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒ（ＳＧＴ）が提案された（例えば、特許文献１、特許文献２、特許文献３）。【０００３】
ゲート電極にポリシリコンではなくメタルを用いることにより、空乏化を抑制できかつ、ゲート電極を低抵抗化できる。しかし、メタルゲートを形成した後工程は常にメタルゲートによるメタル汚染を考慮した製造工程にする必要がある。【０００４】
また、従来のＭＯＳトランジスタにおいて、メタルゲートプロセスと高温プロセスを両立させるために、高温プロセス後にメタルゲートを作成するメタルゲートラストプロセスが実際の製品で用いられている(非特許文献１)。ポリシリコンでゲートを作成し、その後、層間絶縁膜を堆積後、化学機械研磨によりポリシリコンゲートを露出し、ポリシリコンゲートをエッチング後、メタルを堆積している。そのためＳＧＴにおいてもメタルゲートプロセスと高温プロセスを両立させるために、高温プロセス後にメタルゲートを作成するメタルゲートラストプロセスを用いる必要がある。ＳＧＴでは、柱状シリコン層がゲートより高い位置にあるため、メタルゲートラストプロセスを用いるための工夫が必要である。【０００５】
また、ゲート配線と基板間の寄生容量を低減するために、従来のＭＯＳトランジスタでは、第１の絶縁膜を用いている。例えばＦＩＮＦＥＴ（非特許文献２）では、１つのフィン状半導体層の周囲に第１の絶縁膜を形成し、第１の絶縁膜をエッチバックし、フィン状半導体層を露出し、ゲート配線と基板間の寄生容量を低減している。そのためＳＧＴにおいてもゲート配線と基板間の寄生容量を低減するために第１の絶縁膜を用いる必要がある。ＳＧＴではフィン状半導体層に加えて、柱状半導体層があるため、柱状半導体層を形成するための工夫が必要である。【０００６】
一方で、一つのダミーパターンから２個のトランジスタを形成するＦＩＮＦＥＴが知られている（例えば特許文献４）。ダミーパターンの周りに側壁を形成し、その側壁をマスクとして基板をエッチングすることで、フィンを形成し、一つのダミーパターンから２個のトランジスタを形成している。【０００７】
２個のトランジスタであるから、１個をｎＭＯＳトランジスタ、１個をｐＭＯＳトランジスタにすることが可能である。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平２−７１５５６号公報
【特許文献２】特開平２−１８８９６６号公報
【特許文献３】特開平３−１４５７６１号公報
【特許文献４】特開２０１１−７１２３５号公報
【非特許文献】
【０００９】
【非特許文献１】IEDM2007 K.Mistry et.al, pp 247-250
【非特許文献２】IEDM2010 CC.Wu, et. al, 27.1.1-27.1.4.
【発明の概要】
【発明が解決しようとする課題】
【００１０】
そこで、ゲート配線と基板間の寄生容量を低減し、ゲートラストプロセスであり、一つのダミーパターンからｎＭＯＳ  ＳＧＴと  ｐＭＯＳ  ＳＧＴを形成する  ＣＭＯＳ  ＳＧＴの製造方法とその結果であるＳＧＴの構造を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明の半導体装置の製造方法は、基板上に第１のフィン状シリコン層と第２のフィン状シリコン層を形成し、前記第１のフィン状シリコン層と第２のフィン状シリコン層はそれぞれの端で接続し閉ループを形成しており、前記第１のフィン状シリコン層と第２のフィン状シリコン層の周囲に第一の絶縁膜を形成し、前記第１のフィン状シリコン層の上部に第１の柱状シリコン層を形成し、前記第２のフィン状シリコン層の上部に第２の柱状シリコン層を形成する第１の工程と、前記第１の柱状シリコン層の幅は前記第１のフィン状シリコン層の幅と同じであって、前記第２の柱状シリコン層の幅は前記第２のフィン状シリコン層の幅と同じであって、前記第１の工程の後、前記第１の柱状シリコン層上部と前記第１のフィン状シリコン層上部と前記第１の柱状シリコン層下部に不純物を注入しｎ型拡散層を形成し、前記第２の柱状シリコン層上部と前記第２のフィン状シリコン層上部と前記第２の柱状シリコン層下部に不純物を注入しｐ型拡散層を形成する第２の工程と、前記第２の工程の後、ゲート絶縁膜と第１のポリシリコンゲート電極と第２のポリシリコンゲート電極とポリシリコンゲート配線を作成する第３の工程と、前記ゲート絶縁膜は前記第１の柱状シリコン層と前記第２の柱状シリコン層の周囲と上部を覆い、前記第１のポリシリコンゲート電極と前記第２のポリシリコンゲート電極はゲート絶縁膜を覆い、前記第１のポリシリコンゲート電極と前記第２のポリシリコンゲート電極及び前記ポリシリコンゲート配線形成後のポリシリコンの上面は、前記第１の柱状シリコン層上部の前記ｎ型拡散層の上の前記ゲート絶縁膜と前記第２の柱状シリコン層上部の前記ｐ型拡散層の上の前記ゲート絶縁膜より高い位置であって、前記第３の工程の後、前記第１のフィン状シリコン層上部の前記ｎ型拡散層上部と前記第２のフィン状シリコン層上部の前記ｐ型拡散層上部とにシリサイドを形成する第４の工程と、前記第４の工程の後、層間絶縁膜を堆積し、前記第１のポリシリコンゲート電極と前記第２のポリシリコンゲート電極及び前記ポリシリコンゲート配線を露出し、前記第１のポリシリコンゲート電極と前記第２のポリシリコンゲート電極及び前記ポリシリコンゲート配線をエッチング後、金属を堆積し、第１の金属ゲート電極と第２の金属ゲート電極と金属ゲート配線とを形成する第５の工程と、前記第１の金属ゲート電極と第２の金属ゲート電極に接続された前記第１のフィン状シリコン層と第２のフィン状シリコン層に直交する方向に延在する金属ゲート配線であって、前記第５の工程の後、第１のコンタクトと第２のコンタクトを形成する第６の工程と、前記第１の柱状シリコン層上部の前記ｎ型拡散層と前記第１のコンタクトとは直接接続するのであって、前記第２の柱状シリコン層上部の前記ｐ型拡散層と前記第２のコンタクトとは直接接続するのであって、を有することを特徴とする。
【００１２】
また、前記第１の工程であって、基板上にダミーパターンを形成するために第２の酸化膜を堆積し、ダミーパターンを形成するための第１のレジストを形成し、前記第２の酸化膜をエッチングし、ダミーパターンを形成し、前記第１のレジストを除去し、第１の窒化膜を堆積し、前記第１の窒化膜をエッチングし、サイドウォール状に残存させ、前記ダミーパターンの周りに第１の窒化膜サイドウォールを形成し、前記ダミーパターンを除去し、前記第１の窒化膜サイドウォールをマスクとして前記シリコン基板をエッチングし、それぞれの端で接続し閉ループが形成された第１のフィン状シリコン層と第２のフィン状シリコン層を形成し、前記第１のフィン状シリコン層と第２のフィン状シリコン層の周囲に第一の絶縁膜を形成し、前記第１の窒化膜サイドウォールを除去し、前記第１の絶縁膜をエッチバックし、前記第１のフィン状シリコン層の上部と前記第２のフィン状シリコン層の上部を露出し、前記第１のフィン状シリコン層と前記第２のフィン状シリコン層に直交するように第２のレジストを形成し、前記第１のフィン状シリコン層と前記第２のフィン状シリコン層とをエッチングし、前記第２のレジストを除去することにより、前記第１のフィン状シリコン層と前記第２のレジストとが直交する部分が第１の柱状シリコン層となるよう前記第１の柱状シリコン層を形成し、前記第２のフィン状シリコン層と前記第２のレジストとが直交する部分が前記第２の柱状シリコン層となるよう第２の柱状シリコン層を形成することを特徴とする。
【００１３】
また、前記第１の工程の後、前記第２の工程であって、第１の工程後の構造全体に、第３の酸化膜を堆積し、第２の窒化膜を形成し、前記第２の窒化膜をエッチングし、サイドウォール状に残存させ、ｎ型拡散層を形成するための第３のレジストを形成し、不純物を注入し、第１の柱状シリコン層上部と、第１のフィン状シリコン層上部にｎ型拡散層を形成し、前記第３のレジストを除去し、前記第２の窒化膜と前記第３の酸化膜を除去し、熱処理を行い、第４の酸化膜を堆積し、第３の窒化膜を形成し、前記第３の窒化膜をエッチングし、サイドウォール状に残存させ、ｐ型拡散層を形成するための第４のレジストを形成し、不純物を注入し、第２の柱状シリコン層上部と、第２のフィン状シリコン層上部にｐ型拡散層を形成し、前記第４のレジストを除去し、前記第４の酸化膜と前記第３の窒化膜を除去し、熱処理を行うことを特徴とする。
【００１４】
また、前記第２の工程の後、前記第３の工程であって、柱状シリコン層を取り囲むようにゲート絶縁膜を形成し、ポリシリコンを堆積し、平坦化後の前記ポリシリコンの上面が前記第１の柱状シリコン層上部のｎ型拡散層の上の前記ゲート絶縁膜より高く、前記第２の柱状シリコン層上部のｐ型拡散層の上の前記ゲート絶縁膜より高い位置となるよう平坦化をし、第４の窒化膜を堆積し、第１のポリシリコンゲート電極と第２のポリシリコンゲート電極及びポリシリコンゲート配線を形成するための第５のレジストを形成し、前記第４の窒化膜をエッチングし、前記ポリシリコンをエッチングし、前記第１のポリシリコンゲート電極と前記第２のポリシリコンゲート電極及び前記ポリシリコンゲート配線を形成し、前記ゲート絶縁膜をエッチングし、前記第５のレジストを除去することを特徴とする。【００１５】
また、前記第４の工程であって、前記第３の工程の後の構造全体に、第５の窒化膜を堆積し、前記第５の窒化膜をエッチングし、サイドウォール状に残存させ、金属を堆積し、シリサイドを第１のフィン状シリコン層と第２のフィン状シリコン層の上部のｎ型拡散層とｐ型拡散層の上部に形成することを特徴とする。【００１６】
また、前記第５の工程であって、前記第４の工程の後の構造全体に、第６の窒化膜を堆積し、層間絶縁膜を堆積し、化学機械研磨により平坦化し、化学機械研磨により第１のポリシリコンゲート電極と第２のポリシリコンゲート電極及びポリシリコンゲート配線を露出し、前記第１のポリシリコンゲート電極と前記第２のポリシリコンゲート電極及び前記ポリシリコンゲート配線をエッチングし、金属を堆積し、前記第１のポリシリコンゲート電極と前記第２のポリシリコンゲート電極及び前記ポリシリコンゲート配線があった部分に前記金属を埋めこみ、前記金属をエッチングし、第１の柱状シリコン層上部のｎ型拡散層上のゲート絶縁膜と、第２の柱状シリコン層上部のｐ型拡散層上のゲート絶縁膜とを露出し、第１の金属ゲート電極、第２の金属ゲート電極、金属ゲート配線を形成することを特徴とする。【００１７】
また、本発明の半導体装置は、基板上に形成された第１のフィン状半導体層と、基板上に形成された第２のフィン状半導体層と、前記第１のフィン状半導体層と前記第２のフィン状半導体層はそれぞれの端で接続し閉ループを形成しており、前記第１のフィン状半導体層と前記第２のフィン状半導体層との周囲に形成された第１の絶縁膜と、前記第１のフィン状半導体層上に形成された第１の柱状半導体層と、前記第２のフィン状半導体層上に形成された第２の柱状半導体層と、前記第１の柱状半導体層の幅は前記第１のフィン状半導体層の幅と同じであって、前記第２の柱状半導体層の幅は前記第２のフィン状半導体層の幅と同じであって、前記第１のフィン状半導体層上部と前記第１の柱状半導体層の下部に形成されたｎ型拡散層と、前記第１の柱状半導体層の上部に形成されたｎ型拡散層と、前記第２のフィン状半導体層の上部と前記第２の柱状半導体層の下部に形成されたｐ型拡散層と、前記第２の柱状半導体層の上部に形成されたｐ型拡散層と、前記第１のフィン状半導体層の上部と前記第２のフィン状半導体層の上部のｎ型拡散層とｐ型拡散層の上部に形成されたシリサイドと、前記第１の柱状半導体層の周囲に形成されたゲート絶縁膜と、前記ゲート絶縁膜の周囲に形成された第１の金属ゲート電極と、前記第２の柱状半導体層の周囲に形成されたゲート絶縁膜と、前記ゲート絶縁膜の周囲に形成された第２の金属ゲート電極と、前記第１の金属ゲート電極と前記第２の金属ゲート電極に接続された前記第１のフィン状半導体層と前記第２のフィン状半導体層に直交する方向に延在する金属ゲート配線と、前記第１の柱状半導体層上部に形成されたｎ型拡散層上に形成された第１のコンタクトと、前記第２の柱状半導体層上部に形成されたｐ型拡散層上に形成された第２のコンタクトと、を有し、前記第１の柱状半導体層上部に形成されたｎ型拡散層と前記第１のコンタクトとは直接接続し、前記第２の柱状半導体層上部に形成されたｐ型拡散層と前記第２のコンタクトとは直接接続することを特徴とする。
【発明の効果】
【００１８】
本発明によれば、ゲート配線と基板間の寄生容量を低減し、ゲートラストプロセスであり、一つのダミーパターンからｎＭＯＳ  ＳＧＴと  ｐＭＯＳ  ＳＧＴを形成する  ＣＭＯＳ  ＳＧＴの製造方法とその結果であるＳＧＴの構造を提供することができる。ダミーパターンの周りに側壁を形成し、その側壁をマスクとして基板をエッチングすることで、フィンを形成し、一つのダミーパターンから２個のトランジスタを形成するという従来のＦＩＮＦＥＴの製造方法を元にしたため、一つのダミーパターンから２個のＳＧＴを容易に形成できる。【００１９】
２個のＳＧＴであるから、１個をｎＭＯＳ  ＳＧＴ、１個をｐＭＯＳ  ＳＧＴにしたため、１つのダミーパターンから１個のＣＭＯＳ  ＳＧＴを作成できるため、高集積なＣＭＯＳ  ＳＧＴを提供することができる。【００２０】
加えて、従来は柱状シリコン層上部にシリサイドを形成していたが、ポリシリコンの堆積温度がシリサイドを形成するための温度より高いので、シリサイドはポリシリコンゲート形成後に形成しなければならないため、シリコン柱上部にシリサイドを形成しようとすると、ポリシリコンゲート形成後に、ポリシリコンゲート電極の上部に穴を開け、穴の側壁に絶縁膜のサイドウォールを形成した後、シリサイドを形成し、開けた穴に絶縁膜を埋めるという製造工程数の増加という欠点があったので、ポリシリコンゲート電極とポリシリコンゲート配線形成前に拡散層を形成し、柱状シリコン層をポリシリコンゲート電極で覆い、シリサイドをフィン状シリコン層上部にのみ形成することにより、ポリシリコンでゲートを作成し、その後、層間絶縁膜を堆積後、化学機械研磨によりポリシリコンゲートを露出し、ポリシリコンゲートをエッチング後、金属を堆積する従来のメタルゲートラストの製造方法を用いることができるため、メタルゲートＣＭＯＳ  ＳＧＴを容易に形成できる。
【図面の簡単な説明】
【００２１】
【図１】（ａ）は本発明に係る半導体装置の平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図２】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図３】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図４】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図５】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図６】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図７】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図８】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図９】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図１０】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図１１】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図１２】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図１３】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図１４】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図１５】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図１６】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図１７】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図１８】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図１９】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図２０】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図２１】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図２２】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図２３】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図２４】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図２５】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図２６】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図２７】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図２８】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図２９】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図３０】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図３１】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図３２】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図３３】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図３４】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図３５】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図３６】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図３７】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図３８】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図３９】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図４０】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図４１】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図４２】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図４３】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図４４】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図４５】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図４６】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図４７】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図４８】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図４９】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図５０】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図５１】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図５２】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【発明を実施するための形態】
【００２２】
以下に、本発明の実施形態に係るＳＧＴの構造を形成するための製造工程を、図２〜図５２を参照して説明する。
【００２３】
基板上に第１のフィン状シリコン層と第２のフィン状シリコン層を形成し、前記第１のフィン状シリコン層と第２のフィン状シリコン層の周囲に第一の絶縁膜を形成し、前記第１のフィン状シリコン層の上部に第１の柱状シリコン層を形成し、前記第２のフィン状シリコン層の上部に第２の柱状シリコン層を形成する製造方法を示す。
【００２４】
図２に示すように、シリコン基板１０１上にダミーパターンを形成するために第２の酸化膜１０２を堆積する。窒化膜や、酸化膜とポリシリコンといった積層膜でもよい。
【００２５】
図３に示すように、ダミーパターンを形成するための第１のレジスト１０３を形成する。
【００２６】
図４に示すように、第２の酸化膜１０２をエッチングし、ダミーパターン１０２を形成する。
【００２７】
図５に示すように、第１のレジスト１０３を除去する。
【００２８】
図６に示すように、第１の窒化膜１０４を堆積する。
【００２９】
図７に示すように、第１の窒化膜１０４をエッチングし、サイドウォール状に残存させる。ダミーパターン１０２の周りに第１の窒化膜サイドウォール１０４が形成された。この形成された第１の窒化膜サイドウォール１０４を用いてシリコンをエッチングすることにより、それぞれの端で接続し閉ループが形成された第１のフィン状シリコン層１０６と第２のフィン状シリコン層１０５が形成されることとなる。
【００３０】
図８に示すように、ダミーパターン１０２を除去する。
【００３１】
図９に示すように、第１の窒化膜サイドウォール１０４をマスクとしてシリコン基板１０１をエッチングし、それぞれの端で接続し閉ループが形成された第１のフィン状シリコン層１０６と第２のフィン状シリコン層１０５を形成する。
【００３２】
図１０に示すように、前記第１のフィン状シリコン層１０６と第２のフィン状シリコン層１０５の周囲に第一の絶縁膜１０７を形成する。第１の絶縁膜として高密度プラズマによる酸化膜や低圧化学気相堆積による酸化膜を用いてもよい。
【００３３】
図１１に示すように、第１の窒化膜サイドウォール１０４を除去する。シリコンエッチング中や酸化膜堆積中に、第１の窒化膜サイドウォール１０４が除去された場合、この工程は不要である。
【００３４】
図１２に示すように、第１の絶縁膜１０７をエッチバックし、第１のフィン状シリコン層１０６の上部と第２のフィン状シリコン層１０５の上部を露出する。
【００３５】
図１３に示すように、第１のフィン状シリコン層１０６と第２のフィン状シリコン１０５に直交するように第２のレジスト１０８を形成する。第１のフィン状シリコン層１０６と第２のフィン状シリコン層１０５とレジスト１０８とが直交する部分が柱状シリコン層となる部分である。ライン状のレジストを用いることができるため、パターン後にレジストが倒れる可能性が低く、安定したプロセスとなる。
【００３６】
図１４に示すように、第１のフィン状シリコン層１０６と第２のフィン状シリコン層１０５とをエッチングする。第１のフィン状シリコン層１０６と第２のレジスト１０８とが直交する部分が第１の柱状シリコン層１１０となる。第２のフィン状シリコン層１０５と第２のレジスト１０８とが直交する部分が第２の柱状シリコン層１０９となる。従って、第１の柱状シリコン層１１０の幅は、第１のフィン状シリコン層１０６の幅と同じとなる。第２の柱状シリコン層１０９の幅は、第２のフィン状シリコン層１０５の幅と同じとなる。
【００３７】
第１のフィン状シリコン層１０６の上部に第１の柱状シリコン層１１０が形成され、第２のフィン状シリコン層１０５の上部に第２の柱状シリコン層１０９が形成され、第１のフィン状シリコン層１０６、第２のフィン状シリコン層１０５の周囲には第１の絶縁膜１０７が形成された構造となる。
【００３８】
図１５に示すように、第２のレジスト１０８を除去する。
【００３９】
次に、ゲートラストとするために、第１の柱状シリコン層１１０上部と第１のフィン状シリコン層１０６上部と第１の柱状シリコン層１１０下部に不純物を注入しｎ型拡散層を形成し、第２の柱状シリコン層１０９上部と第２のフィン状シリコン層１０５上部と第２の柱状シリコン層１０９下部に不純物を注入しｐ型拡散層を形成する製造方法を示す。
【００４０】
図１６に示すように、第３の酸化膜１１１を堆積し、第２の窒化膜１１２を形成する。後に、柱状シリコン層上部は、ゲート絶縁膜及びポリシリコンゲート電極に覆われることとなるので、覆われる前に、柱状シリコン層上部に拡散層を形成する。
【００４１】
図１７に示すように第２の窒化膜１１２をエッチングし、サイドウォール状に残存させる。
【００４２】
図１８に示すように、第１の柱状シリコン層１１０上部と第１のフィン状シリコン層１０６上部と第１の柱状シリコン層１１０下部に不純物を注入しｎ型拡散層を形成するために、第３のレジスト１１３を形成する。
【００４３】
図１９に示すように砒素やリンといった不純物を注入し、第１の柱状シリコン層１１０上部にｎ型拡散層１１５、第１のフィン状シリコン層１０６上部にｎ型拡散層１１６、１１７を形成する。
【００４４】
図２０に示すように、第３のレジスト１１３を除去する。
【００４５】
図２１に示すように第２の窒化膜１１２と第３の酸化膜１１１を除去する。
【００４６】
図２２に示すように熱処理を行う。第１のフィン状シリコン層１０６上部のｎ型拡散層１１６、１１７は接触しｎ型拡散層１１８となる。
【００４７】
図２３に示すように、第４の酸化膜１１９を堆積し、第３の窒化膜１２０を形成する。後に、柱状シリコン層上部は、ゲート絶縁膜及びポリシリコンゲート電極に覆われることとなるので、覆われる前に、柱状シリコン層上部に拡散層を形成する。
【００４８】
図２４に示すように第３の窒化膜１２０をエッチングし、サイドウォール状に残存させる。
【００４９】
図２５に示すように、第２の柱状シリコン層１０９上部と第２のフィン状シリコン層１０５上部と第２の柱状シリコン層１０９下部に不純物を注入しｐ型拡散層を形成するために、第４のレジスト１２１を形成する。
【００５０】
図２６に示すようにボロンといった不純物を注入し、第２の柱状シリコン層１０９上部にｐ型拡散層１２２、第２のフィン状シリコン層１０５上部にｐ型拡散層１２３、１２４を形成する。
【００５１】
図２７に示すように、第４のレジスト１２１を除去する。
【００５２】
図２８に示すように第３の窒化膜１２０と第４の酸化膜１１９を除去する。
【００５３】
図２９に示すように熱処理を行う。第２のフィン状シリコン層１０５上部のｐ型拡散層１２３，１２４は接触しｐ型拡散層１２５となる。
【００５４】
以上よりゲートラストとするために、第１の柱状シリコン層１１０上部と第１のフィン状シリコン層１０６上部と第１の柱状シリコン層１１０下部に不純物を注入しｎ型拡散層１１５、１１８が形成され、第２の柱状シリコン層１０９上部と第２のフィン状シリコン層１０５上部と第２の柱状シリコン層１０９下部に不純物を注入しｐ型拡散層１２２、１２５が形成された。
【００５５】
以上より１個をｎＭＯＳ  ＳＧＴ、１個をｐＭＯＳ  ＳＧＴとすることができるため、１つのダミーパターンから１個のＣＭＯＳ  ＳＧＴを作成できる。
【００５６】
また、ダミーパターンの線幅を最小加工サイズＦとすると、第１の柱状シリコン層１１０と第２の柱状シリコン層１０９の間が最小加工サイズＦとなるため、不純物導入のためのレジストマスクのアライメント余裕をＦ／２とすることができ、ｐＭＯＳとｎＭＯＳの素子分離が容易にできる。
【００５７】
次に、ゲートラストとするために、ポリシリコンで第１のポリシリコンゲート電極１２７ａと第２のポリシリコンゲート電極１２７ｂ及びポリシリコンゲート配線１２７ｃを作成する製造方法を示す。ゲートラストとするために層間絶縁膜を堆積後、化学機械研磨によりポリシリコンゲート電極及びポリシリコンゲート配線を露出するのであるから、化学機械研磨により柱状シリコン層上部が露出しないようにする必要がある。
【００５８】
図３０に示すように、ゲート絶縁膜１２６を形成し、ポリシリコン１２７を堆積し、平坦化する。平坦化後のポリシリコン１２７の上面は、第１の柱状シリコン層１１０上部のｎ型拡散層１１５の上のゲート絶縁膜１２６より高く、第２の柱状シリコン層１０９上部のｐ型拡散層１２２の上のゲート絶縁膜１２６より高い位置とする。これにより、ゲートラストとするために層間絶縁膜を堆積後、化学機械研磨によりポリシリコンゲート電極及びポリシリコンゲート配線を露出したとき、化学機械研磨により柱状シリコン層上部が露出しないようになる。
【００５９】
また、第４の窒化膜１２８を堆積する。この第４の窒化膜１２８は、シリサイドを第１のフィン状シリコン層１０６上部と第２のフィン状シリコン層１０５上部に形成するとき、第１のポリシリコンゲート電極１２７ａと第２のポリシリコンゲート電極１２７ｂ及びポリシリコンゲート配線１２７ｃ上部にシリサイドが形成されることを阻害する膜である。
【００６０】
図３１に示すように、第１のポリシリコンゲート電極１２７ａと第２のポリシリコンゲート電極１２７ｂ及びポリシリコンゲート配線１２７ｃを形成するための第５のレジスト１２９を形成する。第１のフィン状シリコン層１０６と第２のフィン状シリコン層１０５とに対してゲート配線となる部分が直交することが望ましい。ゲート配線と基板間の寄生容量が低減するためである。
【００６１】
図３２に示すように、第４の窒化膜１２８をエッチングし、ポリシリコン１２７をエッチングし、第１のポリシリコンゲート電極１２７ａと第２のポリシリコンゲート電極１２７ｂ及びポリシリコンゲート配線１２７ｃを形成する。
【００６２】
図３３に示すように、ゲート絶縁膜１２６をエッチングする。
【００６３】
図３４に示すように、第５のレジスト１２９を除去する。
以上によりゲートラストとするために、ポリシリコンで第１のポリシリコンゲート電極１２７ａと第２のポリシリコンゲート電極１２７ｂ及びポリシリコンゲート配線１２７ｃを形成する製造方法が示された。第１のポリシリコンゲート電極１２７ａと第２のポリシリコンゲート電極１２７ｂ及びポリシリコンゲート配線１２７ｃ形成後のポリシリコンの上面は、第１の柱状シリコン層１１０上部のｎ型拡散層１１５の上のゲート絶縁膜１２６より高く、第２の柱状シリコン層１０９上部のｐ型拡散層１２２の上のゲート絶縁膜１２６より高い位置となっている。
【００６４】
次に、第１のフィン状シリコン層１０６上部のｎ型拡散層１１８上部と第２のフィン状シリコン層１０５上部のｐ型拡散層１２５上部とにシリサイドを形成する製造方法を示す。
【００６５】
第１のポリシリコンゲート電極１２７ａと第２のポリシリコンゲート電極１２７ｂ及びポリシリコンゲート配線１２７ｃ上部と第１の柱状シリコン層１１０上部のｎ型拡散層１１５と第２の柱状シリコン層１０９上部のｐ型拡散層１２２には、シリサイドを形成しないことが特徴である。第１の柱状シリコン層１１０上部のｎ型拡散層１１５と第２の柱状シリコン層１０９上部のｐ型拡散層１２２にシリサイドを形成しようとすると、製造工程が増大する。
【００６６】
図３５に示すように、第５の窒化膜１３０を堆積する。
【００６７】
図３６に示すように、第５の窒化膜１３０をエッチングし、サイドウォール状に残存させる。
【００６８】
図３７に示すように、ニッケル、コバルトといった金属を堆積し、シリサイド１３１を第１のフィン状シリコン層１０６と第２のフィン状シリコン層１０５の上部のｎ型拡散層１１８とｐ型拡散層１２５の上部に形成する。このとき、第１のポリシリコンゲート電極１２７ａと第２のポリシリコンゲート電極１２７ｂ及びポリシリコンゲート配線１２７ｃは、第５の窒化膜１３０、第４の窒化膜１２８に覆われ、第１の柱状シリコン層１１０上のｎ型拡散層１１５と第２の柱状シリコン層１０９上のｐ型拡散層１２２とは、ゲート絶縁膜１２６と第１のポリシリコンゲート電極１２７ａと第２のポリシリコンゲート電極１２７ｂ及びポリシリコンゲート配線１２７ｃに覆われているので、シリサイドが形成されない。
【００６９】
以上により第１のフィン状シリコン層１０６上部のｎ型拡散層１１８上部と第２のフィン状シリコン層１０５上部のｐ型拡散層１２５上部とにシリサイドを形成する製造方法が示された。
【００７０】
次に、層間絶縁膜１３３を堆積し、第１のポリシリコンゲート電極１２７ａと第２のポリシリコンゲート電極１２７ｂ及びポリシリコンゲート配線１２７ｃを露出し、第１のポリシリコンゲート電極１２７ａと第２のポリシリコンゲート電極１２７ｂ及びポリシリコンゲート配線１２７ｃをエッチング後、金属１３４を堆積し、第１の金属ゲート電極１３４ａと第２の金属ゲート電極１３４ｂと金属ゲート配線１３４ｃとを形成するゲートラストの製造方法を示す。
【００７１】
図３８に示すように、シリサイド１３１を保護するために、第６の窒化膜１３２を堆積する。
【００７２】
図３９に示すように、層間絶縁膜１３３を堆積し、化学機械研磨により平坦化する。
【００７３】
図４０に示すように、化学機械研磨により第１のポリシリコンゲート電極１２７ａと第２のポリシリコンゲート電極１２７ｂ及びポリシリコンゲート配線１２７ｃを露出する。
【００７４】
図４１に示すように、第１のポリシリコンゲート電極１２７ａと第２のポリシリコンゲート電極１２７ｂ及びポリシリコンゲート配線１２７ｃをエッチングする。ウエットエッチングが望ましい。
【００７５】
図４２に示すように金属１３４を堆積し、平坦化し、第１のポリシリコンゲート電極１２７ａと第２のポリシリコンゲート電極１２７ｂ及びポリシリコンゲート配線１２７ｃがあった部分に金属１３４を埋めこむ。原子層堆積を用いることが好ましい。
【００７６】
図４３に示すように、金属１３４をエッチングし、第１の柱状シリコン層１１０上部のｎ型拡散層１１５上のゲート絶縁膜１２６と、第２の柱状シリコン層１０９上部のｐ型拡散層１２２上のゲート絶縁膜１２６と、を露出する。第１の金属ゲート電極１３４ａ、第２の金属ゲート電極１３４ｂ、金属ゲート配線１３４ｃが形成される。
【００７７】
層間絶縁膜１３３を堆積し、第１のポリシリコンゲート電極１２７ａと第２のポリシリコンゲート電極１２７ｂ及びポリシリコンゲート配線１２７ｃを露出し、第１のポリシリコンゲート電極１２７ａと第２のポリシリコンゲート電極１２７ｂ及びポリシリコンゲート配線１２７ｃをエッチング後、金属１３４を堆積し、第１の金属ゲート電極１３４ａと第２の金属ゲート電極１３４ｂと金属ゲート配線１３４ｃとを形成するゲートラストの製造方法が示された。
【００７８】
次に、コンタクトを形成するための製造方法を示す。第１の柱状シリコン層１１０上部のｎ型拡散層１１５と第２の柱状シリコン層１０９上部のｐ型拡散層１２２とにシリサイドを形成しないため、第１のコンタクトと第１の柱状シリコン層１１０上部のｎ型拡散層１１５とが直接接続され、第２のコンタクトと第２の柱状シリコン層１０９上部のｐ型拡散層１２２とが直接接続されることとなる。
【００７９】
図４４に示すように、層間絶縁膜１３５を堆積し、平坦化する。
【００８０】
図４５に示すように、第１の柱状シリコン層１１０上部に第１のコンタクト孔１３８を形成し、第２の柱状シリコン層１０９上部に第２のコンタクト孔１３７を形成するための第６のレジスト１３６を形成する。そして、層間絶縁膜１３５をエッチングし、第１のコンタクト孔１３８、第２のコンタクト孔１３７を形成する。
【００８１】
図４６に示すように、第６のレジスト１３６を除去する。
【００８２】
図４７に示すように、金属ゲート配線１３４ｃ上、第１のフィン状シリコン層１０６と第２のフィン状シリコン層１０５上に第３のコンタクト孔１４０と第４のコンタクト孔１４１を形成するための第７のレジスト１３９を形成する。
【００８３】
図４８に示すように、層間絶縁膜１３５、１３３をエッチングし、第３のコンタクト孔１４０と第４のコンタクト孔１４１とを形成する。
【００８４】
図４９に示すように、第７のレジスト１３９を除去し、第６の窒化膜１３２とゲート絶縁膜１２６をエッチングし、シリサイド１３１とｎ型拡散層１１５とｐ型拡散層１２２とを露出し、金属を堆積し、第１のコンタクト１４４、第２のコンタクト１４３、第３のコンタクト１４２、第４のコンタクト１４５を形成する。
【００８５】
以上によりコンタクトを形成するための製造方法が示された。第１の柱状シリコン層１１０上部のｎ型拡散層１１５と第２の柱状シリコン層１０９上部のｐ型拡散層１２２とにシリサイドを形成しないため、第１のコンタクトと第１の柱状シリコン層１１０上部のｎ型拡散層１１５とが直接接続され、第２のコンタクトと第２の柱状シリコン層１０９上部のｐ型拡散層１２２とが直接接続されることとなる。
【００８６】
次に、金属配線層を形成するための製造方法を示す。
【００８７】
図５０に示すように、金属１４６を堆積する。
【００８８】
図５１に示すように、金属配線を形成するための第８のレジスト１４７、１４８、１４９、１５０を形成し、金属１４６をエッチングし、金属配線１５１、１５２、１５３、１５４を形成する。
【００８９】
図５２に示すように、第８のレジスト１４７、１４８、１４９、１５０を除去する。
以上により金属配線層を形成するための製造方法が示された。
【００９０】
上記製造方法の結果を図１に示す。
【００９１】
基板１０１上に形成された第１のフィン状シリコン層１０６と、基板１０１上に形成された第２のフィン状シリコン層１０５と、前記第１のフィン状シリコン層１０６と第２のフィン状シリコン層１０５はそれぞれの端で接続し閉ループを形成しており、第１のフィン状シリコン層１０６と第２のフィン状シリコン層１０５との周囲に形成された第１の絶縁膜１０７と、第１のフィン状シリコン層１０６上に形成された第１の柱状シリコン層１１０と、第２のフィン状シリコン層１０５上に形成された第２の柱状シリコン層１０９と、第１の柱状シリコン層１１０の幅は第１のフィン状シリコン層１０６の幅と同じであって、第２の柱状シリコン層１０９の幅は第２のフィン状シリコン層１０５の幅と同じであって、第１のフィン状シリコン層１０６の上部と第１の柱状シリコン層１１０の下部に形成されたｎ型拡散層１１８と、第１の柱状シリコン層１１０の上部に形成されたｎ型拡散層１１５と、第２のフィン状シリコン層１０５の上部と第２の柱状シリコン層１０９の下部に形成されたｐ型拡散層１２５と、第２の柱状シリコン層１０９の上部に形成されたｐ型拡散層１２２と、第１のフィン状シリコン層１０６の上部と第２のフィン状シリコン層１０５の上部のｎ型拡散層１１８とｐ型拡散層１２５の上部に形成されたシリサイド１３１と、第１の柱状シリコン層１１０の周囲に形成されたゲート絶縁膜１２６と、ゲート絶縁膜１２６の周囲に形成された第１の金属ゲート電極１３４ａと、第２の柱状シリコン層１０９の周囲に形成されたゲート絶縁膜１２６と、ゲート絶縁膜１２６の周囲に形成された第２の金属ゲート電極１３４ｂと、第１の金属ゲート電極１３４ａと第２の金属ゲート電極１３４ｂに接続された第１のフィン状シリコン層１０６と第２のフィン状シリコン層１０５に直交する方向に延在する金属ゲート配線１３４ｃと、第１の柱状シリコン層１１０上部に形成されたｎ型拡散層１１５上に形成された第１のコンタクト１４４と、第２の柱状シリコン層１０９上部に形成されたｐ型拡散層１２２上に形成された第２のコンタクト１４３と、を有し、第１の柱状シリコン層１１０上部に形成されたｎ型拡散層１１５と第１のコンタクト１４４とは直接接続し、第２の柱状シリコン層１０９上部に形成されたｐ型拡散層１２２と第２のコンタクト１４３とは直接接続する構造となる。
【００９２】
以上から、ゲート配線と基板間の寄生容量を低減し、ゲートラストプロセスであり、一つのダミーパターンからｎＭＯＳ  ＳＧＴと  ｐＭＯＳ  ＳＧＴを形成する  ＣＭＯＳ  ＳＧＴの製造方法とその結果であるＳＧＴの構造が提供されうる。
【００９３】
なお、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。
【００９４】
また、上記において、ｐ型（ｐ＋型を含む）とｎ型（ｎ＋型を含む）をそれぞれ逆の導電型にしたものも本発明の技術的範囲に含まれるのは、当業者には自明である。
【符号の説明】
【００９５】
１０１．シリコン基板
１０２．第２の酸化膜、ダミーパターン
１０３．第１のレジスト
１０４．第１の窒化膜、第１の窒化膜サイドウォール
１０５．第２のフィン状シリコン層
１０６．第１のフィン状シリコン層
１０７．第一の絶縁膜
１０８．第２のレジスト
１０９．第２の柱状シリコン層
１１０．第１の柱状シリコン層
１１１．第３の酸化膜
１１２．第２の窒化膜
１１３．第３のレジスト
１１５．ｎ型拡散層
１１６．ｎ型拡散層
１１７．ｎ型拡散層
１１８．ｎ型拡散層
１１９．第４の酸化膜
１２０．第３の窒化膜
１２１．第４のレジスト
１２２．ｐ型拡散層
１２３．ｐ型拡散層
１２４．ｐ型拡散層
１２５．ｐ型拡散層
１２６．ゲート絶縁膜
１２７．ポリシリコン
１２７ａ．第１のポリシリコンゲート電極
１２７ｂ．第２のポリシリコンゲート電極
１２７ｃ．ポリシリコンゲート配線
１２８．第４の窒化膜
１２９．第５のレジスト
１３０．第５の窒化膜
１３１．シリサイド
１３２．第６の窒化膜
１３３．層間絶縁膜
１３４．金属
１３４ａ．第１の金属ゲート電極
１３４ｂ．第２の金属ゲート電極
１３４ｃ．金属ゲート配線
１３５．層間絶縁膜
１３６．第６のレジスト
１３７．第２のコンタクト孔
１３８．第１のコンタクト孔
１３９．第７のレジスト
１４０．第３のコンタクト孔
１４１．第４のコンタクト孔
１４２．第３のコンタクト
１４３．第２のコンタクト
１４４．第１のコンタクト
１４５．第４のコンタクト
１４６．金属
１４７．第８のレジスト
１４８．第８のレジスト
１４９．第８のレジスト
１５０．第８のレジスト
１５１．金属配線
１５２．金属配線
１５３．金属配線
１５４．金属配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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