(57)【特許請求の範囲】
【請求項１】
第１の端子および第２の端子を備え、入力されたトルク指令デジタル信号に応じて、前記第１および第２の端子の電流経路を切り替えて出力してアクチュエータを駆動するアクチュエータ駆動装置であって、
フィードバックされたデジタル信号で前記トルク指令デジタル信号の位相補償を行うデジタルフィルタと、
前記デジタルフィルタの出力に応じて、パルス幅変調された複数のＰＷＭ制御信号を生成するデジタルＰＷＭ生成部と、
前記複数のＰＷＭ制御信号に応じて前記第１および第２の端子の電圧を切り替えて出力するＨブリッジ部と、
第１の連続時間ΔΣＡ／Ｄ変換器と、
第２の連続時間ΔΣＡ／Ｄ変換器とを備え、
前記第１の連続時間ΔΣＡ／Ｄ変換器および前記第２の連続時間ΔΣＡ／Ｄ変換器のうちのいずれか一方は、ＰＷＭ周期で前記第１の端子の電圧をＡ／Ｄ変換して出力し、他方の連続時間ΔΣＡ／Ｄ変換器は、前記ＰＷＭ周期で前記第２の端子の電圧をＡ／Ｄ変換して出力するものであり、
前記第１および第２の連続時間ΔΣＡ／Ｄ変換器の出力のデシメーション処理をし、前記デジタル信号として前記デジタルフィルタにフィードバックするフィードバックフィルタを備えている
ことを特徴とするアクチュエータ駆動装置。
【請求項２】
請求項１のアクチュエータ駆動装置において、
前記フィードバックフィルタは、
前記第１および第２の連続時間ΔΣＡ／Ｄ変換器の出力をそれぞれフィルタリング処理する第１および第２のデシメーションフィルタと、
前記第１および第２のデシメーションフィルタの出力の差分を算出して当該差分を表すデジタル信号を前記デジタルフィルタにフィードバックする差動／シングル変換部とを有する
ことを特徴とするアクチュエータ駆動装置。
【請求項３】
請求項１のアクチュエータ駆動装置において、
前記フィードバックフィルタは、
前記第１および第２の連続時間ΔΣＡ／Ｄ変換器の出力の差分を出力する差動／シングル変換部と、
前記差動／シングル変換部の出力をフィルタリング処理するデシメーションフィルタとを有する
ことを特徴とするアクチュエータ駆動装置。
【請求項４】
請求項１のアクチュエータ駆動装置において、
前記デジタルＰＷＭ生成部は、前記デジタルフィルタの出力をΔΣ変調して、当該ΔΣ変調後のデジタル信号に応じて前記複数のＰＷＭ制御信号を生成する
ことを特徴とするアクチュエータ駆動装置。
【請求項５】
請求項４のアクチュエータ駆動装置において、
前記デジタルＰＷＭ生成部は、前記ΔΣ変調後のデジタル信号がゼロ近傍の値のとき、前記ΔΣ変調後のデジタル信号に時間平均値がゼロとなるように正または負のオフセット値を加算して、当該オフセット加算後のデジタル信号に応じて前記複数のＰＷＭ制御信号を生成する
ことを特徴とするアクチュエータ駆動装置。
【請求項６】
請求項１のアクチュエータ駆動装置において、
前記デジタルＰＷＭ生成部は、前記デジタルフィルタの出力がゼロ近傍の値のとき、前記デジタルフィルタの出力に時間平均値がゼロとなるように正または負のオフセット値を加算して、当該オフセット加算後のデジタル信号に応じて前記複数のＰＷＭ制御信号を生成する
ことを特徴とするアクチュエータ駆動装置。
【請求項７】
請求項１から６のいずれか一つのアクチュエータ駆動装置において、
前記デジタルＰＷＭ生成部は、パルス幅変調の基準波としてのこぎり波を生成する
ことを特徴とするアクチュエータ駆動装置。
【請求項８】
請求項１から６のいずれか一つのアクチュエータ駆動装置において、
前記デジタルＰＷＭ生成部は、パルス幅変調の基準波として三角波を生成する
ことを特徴とするアクチュエータ駆動装置。
【請求項９】
請求項１から６のいずれか一つのアクチュエータ駆動装置において、
前記デジタルＰＷＭ生成部は、前記デジタルフィルタの出力に応じてパルス幅変調の基準波としてのこぎり波または三角波を生成する
ことを特徴とするアクチュエータ駆動装置。
【請求項１０】
請求項１から６のいずれか一つのアクチュエータ駆動装置において、
前記デジタルＰＷＭ生成部は、入力された基準クロック信号を僅かずつずらして互いに位相の異なる多相クロック信号を生成し、前記デジタルフィルタの出力に応じて前記多相クロック信号のいずれか２つを選択し、当該選択したクロック信号について論理演算を行って前記複数のＰＷＭ制御信号を生成する
ことを特徴とするアクチュエータ駆動装置。
【請求項１１】
請求項１から１０のいずれか一つのアクチュエータ駆動装置において、
前記デジタルＰＷＭ生成部は、前記複数のＰＷＭ制御信号のエッジ位置を互いにずらすことを特徴とするアクチュエータ駆動装置。
【請求項１２】
請求項１から１１のいずれか一つのアクチュエータ駆動装置において、
前記フィードバックフィルタは、前記第１および第２の連続時間ΔΣＡ／Ｄ変換器の変換誤差を補正する機能を有する
ことを特徴とするアクチュエータ駆動装置。
【請求項１３】
請求項１から１２のいずれか一つのアクチュエータ駆動装置において、
前記フィードバックフィルタは、当該アクチュエータ駆動装置の系全体のＤＣオフセットを補正する機能を有する
ことを特徴とするアクチュエータ駆動装置。
【請求項１４】
請求項１から１３のいずれか一つのアクチュエータ駆動装置において、
前記トルク指令デジタル信号と前記フィードバックフィルタからフィードバックされたデジタル信号との誤差を積分した値を前記デジタルフィルタの出力に加算する誤差積分部を備えている
ことを特徴とするアクチュエータ駆動装置。
【請求項１５】
請求項２のアクチュエータ駆動装置において、
前記複数のＰＷＭ制御信号および前記第１および第２のデシメーションフィルタの出力が所定の論理条件を満たしていないことを検出すると当該アクチュエータ駆動装置の出力を停止させる保護検出部を備えている
ことを特徴とするアクチュエータ駆動装置。
【請求項１６】
請求項１から１４のいずれか一つのアクチュエータ駆動装置において、
前記第１および第２の連続時間ΔΣＡ／Ｄ変換器の出力をそれぞれ積分する第１および第２のフィルタと、
前記複数のＰＷＭ制御信号および前記第１および第２のフィルタの出力が所定の論理条件を満たしていないことを検出すると当該アクチュエータ駆動装置の出力を停止させる保護検出部とを備えている
ことを特徴とするアクチュエータ駆動装置。
【請求項１７】
請求項１から１６のいずれか一つのアクチュエータ駆動装置において、
前記トルク指令デジタル信号、前記フィードバックフィルタからフィードバックされたデジタル信号、および前記デジタルフィルタの出力のうちのいずれか一つに基づいて当該アクチュエータ駆動装置によって駆動される負荷に発生する熱量を算出し、当該熱量が閾値を越えると当該アクチュエータ駆動装置の出力を停止させる熱量算出部を備えている
ことを特徴とするアクチュエータ駆動装置。
【請求項１８】
請求項１から１７のいずれか一つのアクチュエータ駆動装置において、
ｎ個（ただし、ｎは２以上の整数）のトルク指令デジタル信号の中から選択信号で指定されたいずれか一つを選択的に出力するセレクタと、
ｎ個の前記Ｈブリッジ部と、
前記ｎ個のＨブリッジ部から出力されるｎ個の前記第１の端子の電圧の中から前記選択信号で指定されたいずれか一つを選択的に出力する第１のセレクタと、
前記ｎ個のＨブリッジ部から出力されるｎ個の前記第２の端子の電圧の中から前記選択信号で指定されたいずれか一つを選択的に出力する第２のセレクタとを備え、
前記第１の連続時間ΔΣＡ／Ｄ変換器および前記第２の連続時間ΔΣＡ／Ｄ変換器のうちのいずれか一方は、ＰＷＭ周期で前記第１のセレクタから出力された前記第１の端子の電圧をＡ／Ｄ変換して出力し、他方の連続時間ΔΣＡ／Ｄ変換器は、前記ＰＷＭ周期で前記第２のセレクタから出力された前記第２の端子の電圧をＡ／Ｄ変換して出力するものであり、
前記デジタルＰＷＭ生成部は、ｎ組の前記複数のＰＷＭ制御信号を生成して前記ｎ個のＨブリッジ部を制御する
ことを特徴とするアクチュエータ駆動装置。
【請求項１９】
請求項１から１７のいずれか一つのアクチュエータ駆動装置において、
ｎ個（ただし、ｎは２以上の整数）のトルク指令デジタル信号の中から選択信号で指定されたいずれか一つを選択的に出力するセレクタと、
ｎ個の前記Ｈブリッジ部と、
ｎ個の前記第１の連続時間ΔΣＡ／Ｄ変換器と、
ｎ個の前記第２の連続時間ΔΣＡ／Ｄ変換器と、
前記ｎ個の第１の連続時間ΔΣＡ／Ｄ変換器の出力の中から前記選択信号で指定されたいずれか一つを選択的に出力する第１のセレクタと、
前記ｎ個の第２の連続時間ΔΣＡ／Ｄ変換器の出力の中から前記選択信号で指定されたいずれか一つを選択的に出力する第２のセレクタとを備え、
前記フィードバックフィルタは、前記第１および第２のセレクタから出力された前記第１および第２の連続時間ΔΣＡ／Ｄ変換器の出力のデシメーション処理をするものであり、
前記デジタルＰＷＭ生成部は、ｎ組の前記複数のＰＷＭ制御信号を生成して前記ｎ個のＨブリッジ部を制御する
ことを特徴とするアクチュエータ駆動装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アクチュエータ駆動装置に関し、特に、フルデジタル制御のアクチュエータ駆動装置に関する。
【背景技術】
【０００２】
アクチュエータ駆動装置はさまざまな製品に広く用いられており、例えば光ディスク装置では、光ピックアップのチルト方向、トラッキング方向、フォーカス方向の各制御、光ピックアップをディスク径方向に移動させるスレッドモータの制御、光ディスクを出し入れするためのローディングモータの制御、光ディスクを回転駆動するスピンドルモータの制御などに用いられる。
【０００３】
一般に、アクチュエータ駆動装置は、負荷に流れる電流をセンス抵抗で検出し、検出信号をフィードバックしてトルク指令信号の位相補償をして負荷をＰＷＭ駆動する。これまで、位相補償フィルタおよびＰＷＭ信号生成部はアナログ回路で実現されるのがほとんどであった（例えば、特許文献１参照）。このため、光ピックアップの駆動などに用いられる非常に高い精度が要求されるアクチュエータ駆動装置では、プロセスばらつきや温度ばらつきを吸収するために設計マージンやレイアウトサイズを十分大きく確保しなければならず、さらには補償回路を設ける必要もあった。また、信号帯域が低いため、位相補償フィルタの素子定数を大きくせざるを得ず、外付けの抵抗素子や容量素子が必要であった。このため、小面積化や省電力化の対応が難しかった。
【０００４】
また、近年の光ディスク制御はデジタル化が進みつつあり、制御コントローラから出力されるトルク指令信号もデジタル化されつつある。しかし、アクチュエータ駆動装置がアナログ方式であるため、トルク指令デジタル信号をＤ／Ａ変換器でアナログ信号に変換しなければならない。上述したように光ディスク装置にはさまざまな制御対象が存在するため、トルク指令信号も複数存在し、その数だけＤ／Ａ変換器が必要である。さらに、１０ビット以上の精度が要求されるアクチュエータについてはＤ／Ａ変換器の消費電力は相当大きくなる。今後はさらに回路規模と消費電力が大きくなることが予想される。
【０００５】
そこで、上記のアナログ方式の欠点を克服すべくアクチュエータ駆動装置をフルデジタル化することが提案されている。例えば、フルデジタル制御のアクチュエータ駆動装置は、負荷に流れる電流をセンス抵抗で検出し、検出信号をＡ／Ｄ変換してフィードバックしてデジタル領域でトルク指令信号の位相補償をして負荷をＰＷＭ駆動している（例えば、非特許文献１参照）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平１１−３５３８３０号公報
【非特許文献】
【０００７】
【非特許文献１】小堀康功ほか、「ΔΣ変調ＡＤＣを用いたモータ駆動用ディジタル信号処理方式の検討」、信学技報、vol.107、no.382、ICD2007-130、2007年12月、pp.59-64
【発明の概要】
【発明が解決しようとする課題】
【０００８】
従来のフルデジタル制御のアクチュエータ駆動装置ではセンス抵抗から発生する熱雑音によって制御精度が劣化するおそれがある。そこで、本発明は、センス抵抗を用いることなく、高精度なフルデジタル制御のアクチュエータ駆動装置を提供することを課題とする。
【課題を解決するための手段】
【０００９】
本発明の１局面に従うと、入力されたトルク指令デジタル信号に応じて第１および第２の端子電圧を切り替えて出力してアクチュエータを駆動するアクチュエータ駆動装置は、フィードバックされたデジタル信号で前記トルク指令デジタル信号の位相補償を行うデジタルフィルタと、前記デジタルフィルタの出力に応じて、パルス幅変調された複数のＰＷＭ制御信号を生成するデジタルＰＷＭ生成部と、前記複数のＰＷＭ制御信号に応じて前記第１および第２の端子電圧を切り替えて出力するＨブリッジ部と、前記第１および第２の端子電圧をそれぞれＡ／Ｄ変換する第１および第２の連続時間ΔΣＡ／Ｄ変換器と、前記第１および第２の連続時間ΔΣＡ／Ｄ変換器の出力のデシメーション処理をして前記デジタルフィルタに前記デジタル信号をフィードバックするフィードバックフィルタとを備えている。
【００１０】
これによると、Ｈブリッジ部から出力される第１および第２の端子電圧がそれぞれ独立に高精度にＡ／Ｄ変換されてその差分値がデジタルフィルタにフィードバックされるため、極めて高精度なアクチュエータ駆動が可能となる。
【００１１】
例えば、前記フィードバックフィルタは、前記第１および第２の連続時間ΔΣＡ／Ｄ変換器の出力をそれぞれフィルタリング処理する第１および第２のデシメーションフィルタと、前記第１および第２のデシメーションフィルタの出力の差分を算出して当該差分を表すデジタル信号を前記デジタルフィルタにフィードバックする差動／シングル変換部とを有する。あるいは、前記フィードバックフィルタは、前記第１および第２の連続時間ΔΣＡ／Ｄ変換器の出力の差分を出力する差動／シングル変換部と、前記差動／シングル変換部の出力をフィルタリング処理するデシメーションフィルタとを有する。
【発明の効果】
【００１２】
本発明によると、フルデジタル制御のアクチュエータ駆動装置の高精度化を達成することができる。
【図面の簡単な説明】
【００１３】
【図１】第１の実施形態に係るアクチュエータ駆動装置の構成図である。
【図２】一例に係るＨブリッジ部の構成図である。
【図３】第１の例に係るデジタルＰＷＭ生成部の構成図である。
【図４】第２の例に係るデジタルＰＷＭ生成部の構成図である。
【図５】第２の例に係るデジタルＰＷＭ生成部のタイミングチャートである。
【図６】図５に対応するＨブリッジ部の出力のタイミングチャートである。
【図７】第３の例に係るデジタルＰＷＭ生成部の構成図である。
【図８】第４の例に係るデジタルＰＷＭ生成部の構成図である。
【図９】第５の例に係るデジタルＰＷＭ生成部の構成図である。
【図１０】第６の例に係るデジタルＰＷＭ生成部の構成図である。
【図１１】第６の例に係るデジタルＰＷＭ生成部におけるパルス生成部の構成図である。
【図１２】図１１のパルス生成部によるＳＦＵのパルス生成例に係るタイミングチャートである。
【図１３】第７の例に係るデジタルＰＷＭ生成部の構成図である。
【図１４】エッジ位置調整後のデジタルＰＷＭ生成部の出力およびＨブリッジ部の出力のタイミングチャートである。
【図１５】第８の例に係るデジタルＰＷＭ生成部の構成図である。
【図１６】フィードバックフィルタの構成図である。
【図１７】第２の実施形態に係るアクチュエータ駆動装置の構成図である。
【図１８】第３の実施形態に係るアクチュエータ駆動装置の構成図である。
【図１９】第３の実施形態の変形例に係るアクチュエータ駆動装置の構成図である。
【図２０】第４の実施形態に係るアクチュエータ駆動装置の構成図である。
【図２１】第４の実施形態の変形例に係るアクチュエータ駆動装置の構成図である。
【図２２】第４の実施形態の変形例に係るアクチュエータ駆動装置の構成図である。
【図２３】第５の実施形態に係るアクチュエータ駆動装置の構成図である。
【図２４】第６の実施形態に係るアクチュエータ駆動装置の構成図である。
【図２５】第６の実施形態の変形例に係るアクチュエータ駆動装置の構成図である。
【発明を実施するための形態】
【００１４】
（第１の実施形態）
図１は、第１の実施形態に係るアクチュエータ駆動装置の構成を示す。本実施形態に係るアクチュエータ駆動装置の駆動対象である負荷１００は、例えば、図示しないアクチュエータの一部であるボイスコイルモータなどである。負荷１００にＦ端子電圧ＦＯＵＴが印加されると負荷１００に順方向の電流が流れてアクチュエータは順方向に運動する。一方、負荷１００にＲ端子電圧ＲＯＵＴが印加されると負荷１００に逆方向の電流が流れてアクチュエータは逆方向に運動する。さらに、負荷１００に供給される電流量に応じてアクチュエータに発生するトルクが変化する。すなわち、負荷１００により多くの電流が供給されるとアクチュエータにより大きなトルクが発生する。
【００１５】
本実施形態に係るアクチュエータ駆動装置は、図示しない外部のコントローラから入力されたトルク指令デジタル信号ＴＱに応じてＦＯＵＴおよびＲＯＵＴの出力切り替えおよびＰＷＭ制御を行う。すなわち、当該アクチュエータ駆動装置は、ＦＯＵＴおよびＲＯＵＴの出力を切り替えることで負荷１００への通電方向を切り替え、さらに、ＦＯＵＴおよびＲＯＵＴのパルス幅を制御することで負荷１００に供給される電流量を制御する。
【００１６】
具体的には、当該アクチュエータ駆動装置は、デジタルフィルタ１０、デジタルＰＷＭ生成部１１、Ｈブリッジ部１２、２つの連続時間型ΔΣＡ／Ｄ変換器１３、およびフィードバックフィルタ１４を備えている。これら構成要素のうち負荷１００とのインタフェースとなるＨブリッジ部１２および２つの連続時間型ΔΣＡ／Ｄ変換器１３以外はすべてデジタル回路として構成することができる。以下、これら構成要素について詳細に説明する。
【００１７】
Ｈブリッジ部１２は、４つのＰＷＭ制御信号ＳＦＵ、ＳＦＬ、ＳＲＵ、およびＳＲＬによって制御され、ＦＯＵＴおよびＲＯＵＴを出力する。図２は、Ｈブリッジ部１２の一構成例を示す。Ｈブリッジ部１２は、例えば、Ｆ側の上側スイッチとしてＰＭＯＳトランジスタ１２１、Ｆ側の下側スイッチとしてＮＭＯＳトランジスタ１２２、Ｒ側の上側スイッチとしてＰＭＯＳトランジスタ１２３、およびＲ側の下側スイッチとしてＮＭＯＳトランジスタ１２４を備えている。ＰＭＯＳトランジスタ１２１および１２３のソースはいずれも電源ノードに接続され、ＮＭＯＳトランジスタ１２２および１２４のソースはいずれもグランドノードに接続されている。ＰＭＯＳトランジスタ１２１のドレインとＮＭＯＳトランジスタ１２２のドレインとは互いに接続されており、当該接続点からＦＯＵＴが出力される。ＰＭＯＳトランジスタ１２３のドレインとＮＭＯＳトランジスタ１２４のドレインとは互いに接続されており、当該接続点からＲＯＵＴが出力される。
【００１８】
ＰＭＯＳトランジスタ１２１はＳＦＵによってスイッチング制御される。ＮＭＯＳトランジスタ１２２はＳＦＬによってスイッチング制御される。ＰＭＯＳトランジスタ１２３はＳＲＵによってスイッチング制御される。ＰＭＯＳトランジスタ１２４はＳＲＬによってスイッチング制御される。ＳＦＵをＬレベル、ＳＲＬをＨレベルにしてＰＭＯＳトランジスタ１２１およびＮＭＯＳトランジスタ１２４をオン制御するとともに、ＳＲＵをＨレベル、ＳＦＬをＬレベルにしてＰＭＯＳトランジスタ１２３およびＮＭＯＳトランジスタ１２２をオフ制御すると、ＦＯＵＴが出力される。一方、ＳＲＵをＬレベル、ＳＦＬをＨレベルにしてＰＭＯＳトランジスタ１２３およびＮＭＯＳトランジスタ１２２をオン制御するとともに、ＳＦＵをＨレベル、ＳＲＬをＬレベルにしてＰＭＯＳトランジスタ１２１およびＮＭＯＳトランジスタ１２４をオフ制御すると、ＲＯＵＴが出力される。
【００１９】
図１に戻り、デジタルフィルタ１０は、フィードバックフィルタ１４からフィードバックされるデジタル信号ＳＦＢでＴＱの位相補償を行ってデジタル信号ＦＬＴＯＵＴを出力する。ＴＱは、アクチュエータの運動方向およびトルクを指示するデジタル信号である。例えば、ＴＱの正負符号はアクチュエータの運動方向を示し、ＴＱの絶対値はトルクの大きさを示す。デジタルフィルタ１０の伝達関数は、アナログ方式のアクチュエータ駆動装置において位相補償に用いられるアナログフィルタの伝達関数を双一次変換したものに相当する。具体的には、デジタルフィルタ１０は、ＴＱとＳＦＢとの差分値に対してＰＩ制御やＰＩＤ制御などを行ってＦＬＴＯＵＴを生成する。なお、ＴＱ、ＳＦＢ、およびＦＬＴＯＵＴの信号ビット幅は任意であり、互いに異なるビット幅であってもよい。
【００２０】
デジタルＰＷＭ生成部１１は、ＦＬＴＯＵＴに応じてＳＦＵ、ＳＦＬ、ＳＲＵ、およびＳＲＬを出力する。ここで、ＦＬＴＯＵＴの正負極性によってＦＯＵＴおよびＲＯＵＴのいずれを出力すべきか、また、ＦＬＴＯＵＴの絶対値によってＦＯＵＴまたはＲＯＵＴの出力パルス幅が一意に決まる。したがって、デジタルＰＷＭ生成部１１は、ＰＷＭ周期ごとに、ＦＬＴＯＵＴの正負極性によってＳＦＵ、ＳＦＬ、ＳＲＵ、およびＳＲＬのいずれを制御すべきかを決定し、さらに、ＦＬＴＯＵＴの絶対値に応じて当該制御すべき信号のエッジ生成のタイミングを決定する。例えば、デジタルＰＷＭ生成部１１は、ＰＷＭ周波数に対して十分に早いクロック信号で動作するカウンタ（不図示）でＦＬＴＯＵＴの絶対値に相当する時間をカウントして当該制御すべき信号のエッジ生成のタイミングを決定する。
【００２１】
以下、デジタルＰＷＭ生成部１１のいくつかの好ましい構成例を紹介する。
【００２２】
≪デジタルＰＷＭ生成部１１の構成例１≫
図３は、第１の例に係るデジタルＰＷＭ生成部１１の構成を示す。本例に係るデジタルＰＷＭ生成部１１は、ΔΣ変調部１１１およびパルス生成部１１８を備えている。
【００２３】
ΔΣ変調部１１１は、入力されたＭビット幅のＦＬＴＯＵＴをΔΣ変調してその下位ビットを丸めてＮビット化したＦＬＴＯＵＴを生成する。
【００２４】
パルス生成部１１８は、Ｎビット幅のＦＬＴＯＵＴに応じてＳＦＵ、ＳＦＬ、ＳＲＵ、およびＳＲＬを出力する。具体的には、パルス生成部１１８は、ＰＷＭ周期ごとに、Ｎビット幅のＦＬＴＯＵＴの正負極性によってＳＦＵ、ＳＦＬ、ＳＲＵ、およびＳＲＬのいずれを制御すべきかを決定し、さらに、ＰＷＭ周波数に対して十分に早いクロック信号で動作するカウンタ（不図示）でＮビット幅のＦＬＴＯＵＴの絶対値に相当する時間をカウントして当該制御すべき信号のエッジ生成のタイミングを決定する。
【００２５】
ΔΣ変調部１１１がない場合、パルス生成部１１８はＭビット相当のＰＷＭ解像度を実現するために高速な動作クロック信号で動作しなければならず、消費電力が大きくなる。これに対して、本例のように、デジタルＰＷＭ生成部１１の入力段においてΔΣ変調部１１１によってＦＬＴＯＵＴのビット幅をＮビットに丸めることで、パルス生成部１１８はＮビット相当のＰＷＭ解像度を実現すればよくなり、動作クロック信号の周波数を下げて消費電力を低減することができる。さらに、単にＭビット幅のＦＬＴＯＵＴの下位ビットを切り捨てるのではなくΔΣ変調によってＮビットに丸めているため、時間方向で平均すると、パルス生成部１１８は実質的にＭビット相当のＰＷＭ解像度を実現することができる。
【００２６】
このように、本例に係るデジタルＰＷＭ生成部１１によると、消費電力を低減しつつ高解像度のＰＷＭ制御を実現することができる。
【００２７】
≪デジタルＰＷＭ生成部１１の構成例２≫
図４は、第２の例に係るデジタルＰＷＭ生成部１１の構成を示す。本例に係るデジタルＰＷＭ生成部１１は、オフセット加算部１１２およびパルス生成部１１８を備えている。
【００２８】
オフセット加算部１１２は、入力されたＦＬＴＯＵＴの値がゼロ近傍のとき、ＦＬＯＵＴに時間平均値がゼロとなるように正または負のオフセット値を加算する。例えば、オフセット加算部１１２は、入力されたＦＬＴＯＵＴの絶対値がゼロ近傍の閾値よりも小さいとき、ＰＷＭ周期ごとにオフセット値の正負符号を反転してＦＬＴＯＵＴに加算する。
【００２９】
ＦＬＴＯＵＴにオフセット値を加算する理由は、ＦＬＴＯＵＴの値がゼロ近傍だと負荷１００に含まれるインダクタ成分に流れる電流はほぼゼロになり、その状態で突然大きなトルク指令を受けても負荷１００にすぐに電流が流れずに応答特性が劣化するところ、ＦＬＴＯＵＴの値がゼロ近傍の場合には敢えてＦＬＴＯＵＴにオフセット値を付加して負荷１００を常時電流が流れる状態にして応答特性を向上させるためである。
【００３０】
パルス生成部１１８は、オフセット加算後のＦＬＴＯＵＴに応じてＳＦＵ、ＳＦＬ、ＳＲＵ、およびＳＲＬを出力する。具体的には、パルス生成部１１８は、ＰＷＭ周期ごとに、オフセット加算後のＦＬＴＯＵＴの正負極性によってＳＦＵ、ＳＦＬ、ＳＲＵ、およびＳＲＬのいずれを制御すべきかを決定し、さらに、ＰＷＭ周波数に対して十分に早いクロック信号で動作するカウンタ（不図示）でオフセット加算後のＦＬＴＯＵＴの絶対値に相当する時間をカウントして当該制御すべき信号のエッジ生成のタイミングを決定する。
【００３１】
本例に係るデジタルＰＷＭ生成部１１の動作について図５のタイミングチャートを参照しながら説明する。例えば、デジタルＰＷＭ生成部１１は、ＰＷＭ生成クロックに同期して動作するＰＷＭ周期カウンタによってＰＷＭ周期を１０２４に分割して１０ビット相当のＰＷＭ解像度を実現する。オフセット加算部１１２は、入力されたＦＬＴＯＵＴを次のＰＷＭ周期の始めでリサンプリングする。例えば、ＦＬＴＯＵＴとして“２８”が入力され、当該値があるＰＷＭ周期でリサンプリングされたとする。この場合、“２８”の絶対値は閾値である“３２”よりも小さいため、オフセット加算を示すフラグが設定される。オフセット加算を示すフラグが設定されている場合、オフセット加算部１１２は、リサンプリングされたＦＬＴＯＵＴの値“２８”を２倍してそれにオフセット値“４８”を加算した値“１０４”をオフセット加算後のＦＬＴＯＵＴとして出力する。
【００３２】
次のＰＷＭ周期ではオフセット減算を示すフラグが設定される。オフセット減算を示すフラグは、オフセット加算を示すフラグをＰＷＭ１周期遅らせたものである。オフセット減算を示すフラグが設定されている場合、オフセット加算部１１２は、値“０”からオフセット値“４８”を減算した値“−４８”をオフセット加算後のＦＬＴＯＵＴとして出力する。ここで、オフセット加算のベースとなる値が“０”である理由は、前のＰＷＭ周期でリサンプリングされたＦＬＴＯＵＴの値を２倍して出力しているため、このＰＷＭ周期ではリサンプリングされたＦＬＴＯＵＴの値を出力する必要がないからである。
【００３３】
このように、オフセット加算部１１２は、値“２８”のＦＬＴＯＵＴが入力された場合、オフセット加算後のＦＬＴＯＵＴとして値“１０４”を出力し、次のＰＷＭ周期で値“−４８”を出力する。これらオフセット加算部１１２からＰＷＭ２周期に亘って出力されたオフセット加算後のＦＬＴＯＵＴのＰＷＭ周期平均値は“２８”（＝（１０４−４８）／２）であり、入力されたＦＬＯＵＴの値と等しい。すなわち、図６に示したように、オフセット加算によってＦＯＵＴのパルス幅が当該加算した分だけ長くなるが、次のＰＷＭ周期で当該加算した分に相当するパルス幅のＲＯＵＴが出力されることでＦＯＵＴのオフセット加算分はキャンセルされる。
【００３４】
このように、本例に係るデジタルＰＷＭ生成部１１によると、ＦＬＴＯＵＴの値がゼロ近傍となっても、負荷１００に常時電流が流れる状態にしつつ負荷１００に対して当該値に応じた駆動を実現することができる。これにより、ＦＬＴＯＵＴの値がゼロ近傍となったときの当該アクチュエータ駆動装置の応答特性を向上させることができる。
【００３５】
なお、上記の閾値およびオフセット値はあくまでも一例であり、任意の値が設定可能である。また、オフセット加算方法についても上記例に限られない。
【００３６】
≪デジタルＰＷＭ生成部１１の構成例３≫
図７は、第３の例に係るデジタルＰＷＭ生成部１１の構成を示す。本例に係るデジタルＰＷＭ生成部１１は、のこぎり波生成部１１３およびパルス生成部１１８を備えている。
【００３７】
のこぎり波生成部１１３は、ＰＷＭ周期ごとに初期値から単調増加または単調減少する値を表すデジタル信号を出力する。例えば、のこぎり波生成部１１３は、ＰＷＭ周期ごとにリセットされるアップカウンタまたはダウンカウンタで実現することができる。
【００３８】
パルス生成部１１８は、ＦＬＴＯＵＴに応じてＳＦＵ、ＳＦＬ、ＳＲＵ、およびＳＲＬを出力する。具体的には、パルス生成部１１８は、ＰＷＭ周期ごとに、ＦＬＴＯＵＴの正負極性によってＳＦＵ、ＳＦＬ、ＳＲＵ、およびＳＲＬのいずれを制御すべきかを決定する。さらに、パルス生成部１１８は、ＦＬＴＯＵＴの絶対値とのこぎり波生成部１１３の出力値とを比較して当該制御すべき信号のエッジ生成のタイミングを決定する。例えば、パルス生成部１１８は、のこぎり波発生部１１４の出力値よりもＦＬＴＯＵＴの絶対値の方が小さい間は当該制御すべき信号をＨレベルなどの所定の論理レベルに固定する。
【００３９】
このように、本例に係るデジタルＰＷＭ生成部１１によると、ＳＦＵ、ＳＦＬ、ＳＲＵ、およびＳＲＬのパルスをＰＷＭ周期の始まりに発生させることができるため、ＴＱの変化に対する当該アクチュエータ駆動装置の応答特性を早くすることができる。
【００４０】
≪デジタルＰＷＭ生成部１１の構成例４≫
図８は、第４の例に係るデジタルＰＷＭ生成部１１の構成を示す。本例に係るデジタルＰＷＭ生成部１１は、三角波生成部１１４およびパルス生成部１１８を備えている。
【００４１】
三角波生成部１１４は、ＰＷＭ周期ごとに下限値と上限値との間の単調増加および単調減少する値を表すデジタル信号を出力する。例えば、三角波生成部１１４は、ＰＷＭ周期ごとにリセットされるアップダウンカウンタで実現することができる。
【００４２】
パルス生成部１１８は、ＦＬＴＯＵＴに応じてＳＦＵ、ＳＦＬ、ＳＲＵ、およびＳＲＬを出力する。具体的には、パルス生成部１１８は、ＰＷＭ周期ごとに、ＦＬＴＯＵＴの正負極性によってＳＦＵ、ＳＦＬ、ＳＲＵ、およびＳＲＬのいずれを制御すべきかを決定する。さらに、パルス生成部１１８は、ＦＬＴＯＵＴの絶対値と三角波生成部１１４の出力値とを比較して当該制御すべき信号のエッジ生成のタイミングを決定する。例えば、パルス生成部１１８は、三角波生成部１１４の出力値よりもＦＬＴＯＵＴの絶対値の方が小さい間は当該制御すべき信号をＨレベルなどの所定の論理レベルに固定する。
【００４３】
このように、本例に係るデジタルＰＷＭ生成部１１によると、ＳＦＵ、ＳＦＬ、ＳＲＵ、およびＳＲＬのパルスをＰＷＭ周期の中央で発生させることができるため、ＴＱの変化に対する当該アクチュエータ駆動装置の応答特性を滑らかにすることができる。
【００４４】
≪デジタルＰＷＭ生成部１１の構成例５≫
図９は、第５の例に係るデジタルＰＷＭ生成部１１の構成を示す。本例に係るデジタルＰＷＭ生成部１１は、のこぎり波／三角波生成部１１５およびパルス生成部１１８を備えている。
【００４５】
のこぎり波／三角波生成部１１５は、ＰＷＭ周期ごとに初期値から単調増加または単調減少する値を表すデジタル信号、またはＰＷＭ周期ごとに下限値と上限値との間の単調増加および単調減少する値を表すデジタル信号を出力する。のこぎり波／三角波生成部１１５は、入力されたＦＬＴＯＵＴの絶対値の大きさに応じて、いずれの波形のデジタル信号を出力するかを決める。例えば、のこぎり波／三角波生成部１１５は、ＰＷＭ周期ごとにリセットされるアップカウンタおよびダウンカウンタを組み合わせて構成することができる。
【００４６】
パルス生成部１１８は、ＦＬＴＯＵＴに応じてＳＦＵ、ＳＦＬ、ＳＲＵ、およびＳＲＬを出力する。具体的には、パルス生成部１１８は、ＰＷＭ周期ごとに、ＦＬＴＯＵＴの正負極性によってＳＦＵ、ＳＦＬ、ＳＲＵ、およびＳＲＬのいずれを制御すべきかを決定する。さらに、パルス生成部１１８は、ＦＬＴＯＵＴの絶対値とのこぎり波／三角波生成部１１５の出力値とを比較して当該制御すべき信号のエッジ生成のタイミングを決定する。例えば、パルス生成部１１８は、のこぎり波／三角波生成部１１５の出力値よりもＦＬＴＯＵＴの絶対値の方が小さい間は当該制御すべき信号をＨレベルなどの所定の論理レベルに固定する。
【００４７】
このように、本例に係るデジタルＰＷＭ生成部１１によると、ＳＦＵ、ＳＦＬ、ＳＲＵ、およびＳＲＬのパルスをＦＬＴＯＵＴの絶対値の大きさに応じてＰＷＭ周期の始まりまたは中央で発生させることができるため、ＴＱの変化に対する当該アクチュエータ駆動装置の応答特性を早くかつ滑らかにすることができる。
【００４８】
≪デジタルＰＷＭ生成部１１の構成例６≫
図１０は、第６の例に係るデジタルＰＷＭ生成部１１の構成を示す。本例に係るデジタルＰＷＭ生成部１１は、ＤＬＬ（Delay Locked Loop）１１６およびパルス生成部１１８を備えている。
【００４９】
ＤＬＬ１１６は、入力された基準クロック信号を僅かずつずらして互いに位相の異なる多相クロック信号を生成する。本例に係るデジタルＰＷＭ生成部１１のＰＷＭ解像度は、当該多相クロック信号の最小位相差によって決まる。したがって、当該多相クロック信号の最小位相差はＰＷＭ周期よりも十分に小さくする。なお、基準クロック信号はＰＷＭ周期に同期していればよく、基準クロック信号の周波数はＰＷＭ周波数よりも遅くてもよい。
【００５０】
パルス生成部１１８は、ＦＬＴＯＵＴに応じてＳＦＵ、ＳＦＬ、ＳＲＵ、およびＳＲＬを出力する。具体的には、パルス生成部１１８は、ＰＷＭ周期ごとに、ＤＬＬ１１６から出力される多相クロック信号のうちＦＬＴＯＵＴの正負極性および絶対値によって一意に決まるいずれか２つのクロック信号について論理演算を行ってＳＦＵ、ＳＦＬ、ＳＲＵ、およびＳＲＬを出力する。
【００５１】
図１１は、本例に係るデジタルＰＷＭ生成部１１におけるパルス生成部１１８の構成例を示す。パルス生成部１１８は、デコーダ１１８１、８つのセレクタ１１８２、および４つのＡＮＤゲート１１８３を備えている。デコーダ１１８１は、ＦＬＴＯＵＴをデコードして８つのセレクタ１１８２のそれぞれを制御するための制御信号を出力する。各セレクタ１１８２は、デコーダ１１８１から入力された制御信号に応じて多相クロック信号の中からいずれか一つを選択して出力する。各ＡＮＤゲート１１８３は、２つのセレクタ１１８２から出力されるクロック信号のＡＮＤ演算を行う。４つのＡＮＤゲート１１８３の出力が、それぞれ、ＳＦＵ、ＳＦＬ、ＳＲＵ、およびＳＲＬに該当する。
【００５２】
図１２のタイミングチャートを参照しながらパルス生成部１１８によるＳＦＵのパルス生成例について説明する。ＤＬＬ１１６によってＰＷＭ周期の４倍の周期の基準クロック信号からＰＷＭ周期の１／４の最小位相差を有する８相クロック信号が生成されるとする。第ｎ番目のＰＷＭ周期において、デコーダ１１８１は、ＳＦＵの生成に係る２つのセレクタ１１８２のうち一方に第１相のクロック信号を、他方に第４相のクロック信号を、それぞれ選択指示したとする。この場合、ＳＦＵの生成に係るＡＮＤゲート１１８３によって第１相のクロック信号と第４相のクロック信号とのＡＮＤ演算が行われ、最小パルス幅、すなわちＰＷＭ周期の１／４の幅のパルスがＳＦＵとして出力される。なお、デコーダ１１８１が第４相のクロック信号ではなく、第２相または第３相のクロック信号の選択指示をした場合には、ＳＦＵのパルス幅はＰＷＭ周期の２／４または３／４となる。
【００５３】
続く第ｎ＋１番目のＰＷＭ周期において、デコーダ１１８１は、ＳＦＵの生成に係る２つのセレクタ１１８２のうち一方に第５相のクロック信号を、他方に第８相のクロック信号を、それぞれ選択指示したとする。この場合、ＳＦＵの生成に係るＡＮＤゲート１１８３によって第５相のクロック信号と第８相のクロック信号とのＡＮＤ演算が行われ、最小パルス幅、すなわちＰＷＭ周期の１／４の幅のパルスがＳＦＵとして出力される。なお、デコーダ１１８１が第８相のクロック信号ではなく、第６相または第７相のクロック信号の選択指示をした場合には、ＳＦＵのパルス幅はＰＷＭ周期の２／４または３／４となる。
【００５４】
続く第ｎ＋２番目のＰＷＭ周期において、デコーダ１１８１は、ＳＦＵの生成に係る２つのセレクタ１１８２のうち一方に第１相のクロック信号の反転を、他方には第４相のクロック信号の反転を、それぞれ選択指示したとする。この場合、ＳＦＵの生成に係るＡＮＤゲート１１８３によって第１相のクロック信号の反転と第４相のクロック信号の反転とのＡＮＤ演算が行われ、最小パルス幅、すなわちＰＷＭ周期の１／４の幅のパルスがＳＦＵとして出力される。なお、各相のクロック信号の反転はＤＬＬ１１６が生成してもよいし、セレクタ１１８２内で生成することもできる。
【００５５】
このように、本例に係るデジタルＰＷＭ生成部１１によると、ＰＷＭ周波数よりも高速な動作クロック信号が不要となるため消費電力を大幅に低減することができる。これにより、当該アクチュエータ駆動装置全体の消費電力を低減することができる。
【００５６】
≪デジタルＰＷＭ生成部１１の構成例７≫
図１３は、第７の例に係るデジタルＰＷＭ生成部１１の構成を示す。本例に係るデジタルＰＷＭ生成部１１は、パルス生成部１１８およびエッジ位置調整部１１９を備えている。
【００５７】
パルス生成部１１８は、ＦＬＴＯＵＴに応じてＳＦＵ、ＳＦＬ、ＳＲＵ、およびＳＲＬを出力する。具体的には、パルス生成部１１８は、ＰＷＭ周期ごとに、ＦＬＴＯＵＴの正負極性によってＳＦＵ、ＳＦＬ、ＳＲＵ、およびＳＲＬのいずれを制御すべきかを決定し、さらに、ＰＷＭ周波数に対して十分に早いクロック信号で動作するカウンタ（不図示）でＦＬＴＯＵＴの絶対値に相当する時間をカウントして当該制御すべき信号のエッジ生成のタイミングを決定する。
【００５８】
エッジ位置調整部１１９は、パルス生成部１１８から出力されるＳＦＵ、ＳＦＬ、ＳＲＵ、およびＳＲＬのエッジ位置を調整する。エッジ位置を調整する理由は、ＳＦＵおよびＳＲＵの制御対象であるＰＭＯＳトランジスタとＳＦＬおよびＳＲＬの制御対象であるＮＭＯＳトランジスタとでは閾値電圧が互いに異なるため、例えば、ＳＦＵの立ち下がりエッジとＳＦＬの立ち上がりエッジ位置が一致すると、図２に示したＰＭＯＳトランジスタ１２１がターンオフする前にＮＭＯＳトランジスタ１２２がターンオンしてＰＭＯＳトランジスタ１２１およびＮＭＯＳトランジスタ１２２からなるハーフブリッジに貫通電流が流れるからである。
【００５９】
具体的には、ＳＦＵとＳＦＬとのエッジ位置が一致する場合、エッジ位置調整部１１９は、ＳＦＵおよび／またはＳＦＬのエッジ位置をずらして、図２に示したＰＭＯＳトランジスタ１２１およびＮＭＯＳトランジスタ１２２がいずれもオフするデッドタイムを確保する。同様に、ＳＲＵとＳＲＬとのエッジ位置が一致する場合には、エッジ位置調整部１１９は、ＳＲＵおよび／またはＳＲＬのエッジ位置をずらして、図２に示したＰＭＯＳトランジスタ１２３およびＮＭＯＳトランジスタ１２４がいずれもオフするデッドタイムを確保する。図１４は、エッジ位置調整後のデジタルＰＷＭ生成部１１の出力およびＨブリッジ部１２の出力のタイミングを示す。
【００６０】
このように、本例に係るデジタルＰＷＭ生成部１１によると、Ｈブリッジ部１２における貫通電流を防止することができる。
【００６１】
≪デジタルＰＷＭ生成部１１の構成例８≫
上記各例に係るデジタルＰＷＭ生成部１１の構成要素は適宜組み合わせが可能である。図１５は、第８の例に係るデジタルＰＷＭ生成部１１の構成を示す。本例に係るデジタルＰＷＭ生成部１１は、ΔΣ変調部１１１、オフセット加算部１１２、基準波生成部１１７、パルス生成部１１８、およびエッジ位置調整部１１９を備えている。
【００６２】
ΔΣ変調部１１１は、入力されたＭビット幅のＦＬＴＯＵＴをΔΣ変調してその下位ビットを丸めてＮビット化したＦＬＴＯＵＴを生成する。
【００６３】
オフセット加算部１１２は、入力されたＮビット幅のＦＬＴＯＵＴの値がゼロ近傍のとき、Ｎビット幅のＦＬＯＵＴに時間平均値がゼロとなるように正または負のオフセット値を加算する。例えば、オフセット加算部１１２は、入力されたＮビット幅のＦＬＴＯＵＴの絶対値がゼロ近傍の閾値よりも小さいとき、ＰＷＭ周期ごとにオフセット値の正負符号を反転してＮビット幅のＦＬＴＯＵＴに加算する。
【００６４】
基準波生成部１１７は、ＰＷＭ周期ごとに初期値から単調増加または単調減少する値を表すデジタル信号、ＰＷＭ周期ごとに下限値と上限値との間の単調増加および単調減少する値を表すデジタル信号、入力された基準クロック信号を僅かずつずらして互いに位相の異なる多相クロック信号のいずれかを出力する。具体的には、基準波生成部１１７は、上述したのこぎり波生成部１１３、三角波生成部１１４、のこぎり波／三角波生成部１１５、およびＤＬＬ１１６のいずれかである。
【００６５】
パルス生成部１１８は、基準波生成部１１７から出力される信号を基準にして、オフセット加算後のＦＬＴＯＵＴに応じてＳＦＵ、ＳＦＬ、ＳＲＵ、およびＳＲＬを出力する。
【００６６】
エッジ位置調整部１１９は、パルス生成部１１８から出力されるＳＦＵ、ＳＦＬ、ＳＲＵ、およびＳＲＬのエッジ位置を調整する。
【００６７】
以上、本例に係るデジタルＰＷＭ生成部１１によると、上記各例に特有の効果がすべて奏される。
【００６８】
図１に戻り、２つの連続時間ΔΣＡ／Ｄ変換器１３のうち一方は、ＰＷＭ周期でＦＯＵＴをＡ／Ｄ変換してＦＡＤＯＵＴを出力する。他方は、ＰＷＭ周期でＲＯＵＴをＡ／Ｄ変換してＲＡＤＯＵＴを出力する。
【００６９】
フィードバックフィルタ１４は、ＦＡＤＯＵＴおよびＲＡＤＯＵＴのデシメーション処理をしてデジタルフィルタ１０にデジタル信号ＳＦＢをフィードバックする。すなわち、フィードバックフィルタ１４は、オーバーサンプリングされたＡ／Ｄ変換結果をダウンサンプリングする機能および差動信号をシングル信号に変換する機能を有する。
【００７０】
図１６は、フィードバックフィルタ１４の構成例を示す。図１６（ａ）に示した例では、フィードバックフィルタ１４は、２つのデシメーションフィルタ１４１、および差動／シングル変換部１４２を備えている。２つのデシメーションフィルタ１４１のうち一方は、ＦＡＤＯＵＴのＬＰＦ処理およびダウンサンプリングをしてＦＤＥＣＯＵＴを出力する。他方は、ＲＡＤＯＵＴのＬＰＦ処理およびダウンサンプリングをしてＲＤＥＣＯＵＴを出力する。差動／シングル変換部１４２は、ＦＤＥＣＯＵＴおよびＲＤＥＣＯＵＴの差分を算出して当該差分値を表すＳＦＢを出力する。一方、図１６（ｂ）に示した例では、フィードバックフィルタ１４は、差動／シングル変換部１４２およびデシメーションフィルタ１４１を備えている。差動／シングル変換部１４２は、ＦＡＤＯＵＴおよびＲＡＤＯＵＴの差分を出力する。デシメーションフィルタ１４１は、差動／シングル変換部１４２の出力のＬＰＦ処理およびダウンサンプリングをしてＳＦＢを出力する。
【００７１】
このように、２つの連続時間Ａ／Ｄ変換器１３およびフィードバックフィルタ１４によって、ＰＷＭ１周期当たりに負荷１００に供給される電流値がＳＦＢとして表される。
【００７２】
フィードバックフィルタ１４は、連続時間ΔΣＡ／Ｄ変換器１３の変換誤差を補正するデジタル補正機能を有していてもよい。具体的には、フィードバックフィルタ１４は、連続時間ΔΣＡ／Ｄ変換器１３のＬＦＰ処理およびダウンサンプリングをした結果に対してオフセット調整およびゲイン調整をして当該調整後の値をＦＤＥＣＯＵＴまたはＲＤＥＣＯＵＴとして出力する。フィードバックフィルタ１４が図１６（ａ）に示した構成のときは、２つのデシメーションフィルタ１４１がそれぞれ当該デジタル補正を実行すればよい。一方、フィードバックフィルタ１４が図１６（ｂ）に示した構成のときは、差動／シングル変換部１４２が当該デジタル補正を実行すればよい。
【００７３】
オフセット調整値およびゲイン調整値は、ＦＯＵＴまたはＲＯＵＴに任意のテスト電圧を印加したときのＡ／Ｄ変換結果と理想値との誤差から算出することができる。これら調整値は製品出荷前の検査において算出してその後変更されないようにしてもよいし、あるいは、例えば当該アクチュエータ駆動装置が起動するたびに算出して更新されるようにしてもよい。
【００７４】
また、フィードバックフィルタ１４は、当該アクチュエータ駆動装置の系全体のＤＣオフセットを補正するデジタル補正機能を有していてもよい。具体的には、フィードバックフィルタ１４は、ＦＤＥＣＯＵＴとＲＤＥＣＯＵＴとの差分に対してオフセット調整をして当該調整後の値をＳＦＢとして出力する。フィードバックフィルタ１４が図１６（ａ）に示した構成のときは、差動／シングル変換部１４２が当該デジタル補正を実行すればよい。一方、フィードバックフィルタ１４が図１６（ｂ）に示した構成のときは、デシメーションフィルタ１４１が当該デジタル補正を実行すればよい。
【００７５】
オフセット調整値は、当該アクチュエータ駆動装置のフィードバックループをオープンにした状態でＴＱとして“０”を与えたときのＦＤＥＣＯＵＴとＲＤＥＣＯＵＴとの差分から算出することができる。オフセット調整値は製品出荷前の検査において算出してその後変更されないようにしてもよいし、あるいは、例えば当該アクチュエータ駆動装置が起動するたびに算出して更新されるようにしてもよい。
【００７６】
以上のように、本実施形態によると、Ｈブリッジ部１２から出力されるＦＯＵＴおよびＲＯＵＴが個別にＡ／Ｄ変換され、デジタル領域において差動／シングル変換が行われる。もし、Ａ／Ｄ変換前にアナログ領域でＦＯＵＴおよびＲＯＵＴの差動／シングル変換を行うとしたら、ＦＯＵＴとＲＯＵＴとは互いに逆極性の関係にない非対称な信号であることから、Ａ／Ｄ変換器の前段に非常に複雑な構成の差動／シングル変換回路を配置しなければならない。これに対して、本実施形態によると、ＦＯＵＴとＲＯＵＴとの非対称性を考慮する必要がなく、フィードバックフィルタ１４の回路構成を簡素化することができる。
【００７７】
さらに、本実施形態によると、連続時間ΔΣＡ／Ｄ変換器１３を用いてＦＯＵＴおよびＲＯＵＴをオーバーサンプリングすることで、量子化ノイズを抑制してＦＯＵＴおよびＲＯＵＴを高精度にＡ／Ｄ変換することができる。
【００７８】
（第２の実施形態）
図１７は、第２の実施形態に係るアクチュエータ駆動装置の構成を示す。本実施形態に係るアクチュエータ駆動装置は、第１の実施形態に係るアクチュエータ駆動装置に誤差積分部１６を追加したものである。
【００７９】
誤差積分部１６は、デジタルフィルタ１０から出力されるＦＬＴＯＵＴにＴＱとＳＦＢとの誤差を積分した値を加算することでＦＬＴＯＵＴを補正する。
【００８０】
デジタルＰＷＭ生成部１１は、補正後のＦＬＴＯＵＴに応じてＳＦＵ、ＳＦＬ、ＳＲＵ、およびＳＲＬを出力する。具体的には、デジタルＰＷＭ生成部１１は、ＰＷＭ周期ごとに、補正後のＦＬＴＯＵＴの正負極性によってＳＦＵ、ＳＦＬ、ＳＲＵ、およびＳＲＬのいずれを制御すべきかを決定し、さらに、補正後のＦＬＴＯＵＴの絶対値に応じて当該制御すべき信号のエッジ生成のタイミングを決定する。
【００８１】
上記以外の構成および動作は第１の実施形態で説明した通りである。
【００８２】
誤差積分部１６がない場合には、例えば、Ｈブリッジ部１２の電源電圧の変動などに起因する量子化誤差によってＴＱとＳＦＢとの位相が若干ずれた状態でフィードバックループがロックされることがある。これに対して、本実施形態のように誤差積分部１６を設けることで、ＴＱとＳＦＢとの位相がほぼ等しくなるようにフィードバックがかかる。これにより、当該アクチュエータ駆動装置をより高精度化することができる。
【００８３】
（第３の実施形態）
図１８は、第３の実施形態に係るアクチュエータ駆動装置の構成を示す。本実施形態に係るアクチュエータ駆動装置は、第１の実施形態に係るアクチュエータ駆動装置に保護検出部１７を追加したものである。
【００８４】
当該アクチュエータ駆動装置の出力が天絡または地絡した状態で負荷１００を駆動し続けるとＨブリッジ部１２を構成するトランジスタが異常電圧によって破壊されるおそれがある。そこで、Ｈブリッジ部１２を破壊から保護するために、保護検出部１７は、ＦＯＵＴおよびＲＯＵＴがデジタルＰＷＭ生成部１１の制御に従って正しく出力されているかどうかを検査し、不正な出力を検出すると当該アクチュエータ駆動装置の出力を停止させる。
【００８５】
具体的には、フィードバックフィルタ１４が図１６（ａ）に示した構成である場合、保護検出部１７は、デジタルＰＷＭ生成部１１から出力されるＳＦＵ、ＳＦＬ、ＳＲＵ、およびＳＲＬ、ならびに２つのデシメーションフィルタ１４１からそれぞれ出力されるＦＤＥＣＯＵＴおよびＥＤＥＣＯＵＴが所定の論理条件を満たしていないことを検出すると保護信号ＰＲＯＯＵＴを出力する。なお、ＦＤＥＣＯＵＴおよびＲＤＥＣＯＵＴについては全ビットを参照する必要はなく、ＦＯＵＴおよびＲＯＵＴが出力されているか否かが判別できればよいため、デシメーションフィルタ１４１の初段でＨ／Ｌの入力データを＋１／−１の符号付きデータに変換すれば、デシメーションフィルタ１４１の出力値の符号ビットのみを参照すれば足りる。なお、参照の仕方はこの限りではない。
【００８６】
例えば、図１４に示したように、ＳＦＵおよびＳＦＬがＬレベル、ＳＲＵおよびＳＲＬがＨレベルのとき、ＦＯＵＴが出力され、ＲＯＵＴは出力されないはずである。ここで、ＦＯＵＴが出力されていない、または、ＲＯＵＴが出力されていれば、保護検出部１７は論理条件が満たされていないことを検出してＰＲＯＯＵＴを出力する。また、ＳＦＵおよびＳＦＬがＨレベル、ＳＲＵおよびＳＲＬがＬレベルのとき、ＲＯＵＴが出力され、ＦＯＵＴは出力されないはずである。ここで、ＲＯＵＴが出力されていない、または、ＦＯＵＴが出力されていれば、保護検出部１７は論理条件が満たされていないことを検出してＰＲＯＯＵＴを出力する。
【００８７】
ＰＲＯＯＵＴは、例えば、デジタルＰＷＭ生成部１１に入力される。デジタルＰＷＭ生成部１１は、ＰＲＯＯＵＴを受けると、Ｈブリッジ部１２におけるスイッチをすべてオフにするようにＳＦＵ、ＳＦＬ、ＳＲＵ、およびＳＲＬの値を固定する。これにより、当該アクチュエータ駆動装置の出力が停止される。また、ＰＲＯＯＵＴをＨブリッジ部１２に入力して、Ｈブリッジ部１２の動作を直接停止させてもよい。
【００８８】
なお、図１９に示したように、保護検出部１７は、ＦＤＥＣＯＵＴおよびＲＤＥＣＯＵＴに代えてＦＡＤＯＵＴおよびＲＡＤＯＵＴを参照してＦＯＵＴおよびＲＯＵＴが出力されているか否かを判別してもよい。ただし、この場合、ＦＡＤＯＵＴおよびＲＡＤＯＵＴを直接参照するのではなく、フィルタ１７１を介してＦＡＤＯＵＴおよびＲＡＤＯＵＴを積分した値を参照する必要がある。なお、フィルタ１７１は、例えば、ＦＩＲフィルタなどで実現することができる。
【００８９】
（第４の実施形態）
図２０は、第４の実施形態に係るアクチュエータ駆動装置の構成を示す。本実施形態に係るアクチュエータ駆動装置は、第１の実施形態に係るアクチュエータ駆動装置に熱量算出部１８を追加したものである。
【００９０】
負荷１００は抵抗成分を含むため電流を流すと熱を発する。そして、負荷１００に絶えず電流が流れると熱が蓄積されて上昇し、その熱によって負荷１００が破壊されるおそれがある。そこで、負荷１００を破壊から保護するために、熱量算出部１８は、負荷１００に発生する熱量を算出し、当該熱量が閾値を越えると当該アクチュエータ駆動装置の出力を停止させる。
【００９１】
具体的には、熱量算出部１８は、デジタルフィルタ１０から出力されるＦＬＴＯＵＴから負荷１００に発生する熱量をＰＷＭ周期ごとに算出して初期値から累積し、当該累積熱量が閾値を超えると保護信号ＴＥＭＰＯＵＴを出力する。
【００９２】
ＦＬＴＯＵＴの絶対値が大きいとＰＷＭ制御のデューティ比が大きくなるため、負荷１００に発生する熱量は大きくなる。一方、ＦＬＴＯＵＴの絶対値が小さいとＰＷＭ制御のデューティ比が小さくなるため、負荷１００に発生する熱量は小さくなり、場合によっては負荷１００は放熱する、すなわち、熱量は負値となる。このように、負荷１００に発生する熱量はＦＬＴＯＵＴから一意に決めることができる。したがって、熱量算出部１８は、ＦＬＴＯＵＴと発生熱量との対応関係が記録されたルックアップテーブルなどを参照することで、ＦＬＴＯＵＴから負荷１００に発生する熱量を容易に算出することできる。
【００９３】
ＴＥＭＰＯＵＴは、例えば、デジタルＰＷＭ生成部１１に入力される。デジタルＰＷＭ生成部１１は、ＴＥＭＰＯＵＴを受けると、Ｈブリッジ部１２におけるスイッチをすべてオフにするようにＳＦＵ、ＳＦＬ、ＳＲＵ、およびＳＲＬの値を固定する。これにより、当該アクチュエータ駆動装置の出力が停止される。また、ＴＥＭＰＯＵＴをＨブリッジ部１２に入力して、Ｈブリッジ部１２の動作を直接停止させてもよい。
【００９４】
なお、図２１に示したように、熱量算出部１８は、ＦＬＴＯＵＴに代えてフィードバックフィルタ１４から出力されるＳＦＢから負荷１００に発生する熱量をＰＷＭ周期ごとに算出して初期値から累積し、当該累積熱量が閾値を超えると保護信号ＴＥＭＰＯＵＴを出力してもよい。あるいは、図２２に示したように、熱量算出部１８は、ＦＬＴＯＵＴに代えてＴＱから負荷１００に発生する熱量をＰＷＭ周期ごとに算出して初期値から累積し、当該累積熱量が閾値を超えると保護信号ＴＥＭＰＯＵＴを出力してもよい。
【００９５】
（第５の実施形態）
図２３は、第５の実施形態に係るアクチュエータ駆動装置の構成を示す。本実施形態に係るアクチュエータ駆動装置は、第１の実施形態に係るアクチュエータ駆動装置に誤差積分部１６、保護検出部１７、および熱量算出部１８を追加したものである。
【００９６】
誤差積分部１６は、デジタルフィルタ１０から出力されるＦＬＴＯＵＴにＴＱとＳＦＢとの誤差を積分した値を加算することでＦＬＴＯＵＴを補正する。
【００９７】
デジタルＰＷＭ生成部１１は、補正後のＦＬＴＯＵＴに応じてＳＦＵ、ＳＦＬ、ＳＲＵ、およびＳＲＬを出力する。具体的には、デジタルＰＷＭ生成部１１は、ＰＷＭ周期ごとに、補正後のＦＬＴＯＵＴの正負極性によってＳＦＵ、ＳＦＬ、ＳＲＵ、およびＳＲＬのいずれを制御すべきかを決定し、さらに、補正後のＦＬＴＯＵＴの絶対値に応じて当該制御すべき信号のエッジ生成のタイミングを決定する。
【００９８】
保護検出部１７は、ＦＯＵＴおよびＲＯＵＴがデジタルＰＷＭ生成部１１の制御に従って正しく出力されているかどうかを検査し、不正な出力を検出すると当該アクチュエータ駆動装置の出力を停止させる。具体的には、フィードバックフィルタ１４が図１６（ａ）に示した構成である場合、保護検出部１７は、デジタルＰＷＭ生成部１１から出力されるＳＦＵ、ＳＦＬ、ＳＲＵ、およびＳＲＬ、ならびに２つのデシメーションフィルタ１４１からそれぞれ出力されるＦＤＥＣＯＵＴおよびＥＤＥＣＯＵＴが所定の論理条件を満たしていないことを検出すると保護信号ＰＲＯＯＵＴを出力する。
【００９９】
熱量算出部１８は、負荷１００に発生する熱量を算出し、当該熱量が閾値を越えると当該アクチュエータ駆動装置の出力を停止させる。具体的には、熱量算出部１８は、デジタルフィルタ１０から出力されるＦＬＴＯＵＴから負荷１００に発生する熱量をＰＷＭ周期ごとに算出して初期値から累積し、当該累積熱量が閾値を超えると保護信号ＴＥＭＰＯＵＴを出力する。
【０１００】
ＰＲＯＯＵＴおよびＴＥＭＰＯＵＴは、例えば、デジタルＰＷＭ生成部１１に入力される。デジタルＰＷＭ生成部１１は、ＰＲＯＯＵＴまたはＴＥＭＰＯＵＴを受けると、Ｈブリッジ部１２におけるスイッチをすべてオフにするようにＳＦＵ、ＳＦＬ、ＳＲＵ、およびＳＲＬの値を固定する。これにより、当該アクチュエータ駆動装置の出力が停止される。また、ＰＲＯＯＵＴおよびＴＥＭＰＯＵＴをＨブリッジ部１２に入力して、Ｈブリッジ部１２の動作を直接停止させてもよい。
【０１０１】
上記以外の構成および動作は第１の実施形態で説明した通りである。
【０１０２】
以上、本実施形態によると、第１から第４の各実施形態に係る特有の効果がすべて奏される。
【０１０３】
（第６の実施形態）
図２４は、第６の実施形態に係るアクチュエータ駆動装置の構成を示す。本実施形態に係るアクチュエータ駆動装置は、図示しない外部のコントローラから入力されたｎ個（ｎは２以上の整数）のトルク指令デジタル信号ＴＱ１〜ＴＱｎのそれぞれに応じてｎ個の負荷１００を駆動する。
【０１０４】
具体的には、当該アクチュエータ駆動装置は、セレクタ２０、デジタルフィルタ１０、デジタルＰＷＭ生成部１１Ａ、ｎ個のＨブリッジ部１２、２つのセレクタ２１、２つの連続時間型ΔΣＡ／Ｄ変換器１３、およびフィードバックフィルタ１４を備えている。これら構成要素のうちｎ個の負荷１００とのインタフェースとなるｎ個のＨブリッジ部１２および２つの連続時間型ΔΣＡ／Ｄ変換器１３以外はすべてデジタル回路として構成することができる。以下、これら構成要素について詳細に説明する。
【０１０５】
セレクタ２０は、ＴＱ１〜ＴＱｎの中から選択信号ＳＥＬで指定されたいずれか一つを選択してＴＱとして出力する
デジタルフィルタ１０は、フィードバックフィルタ１４からフィードバックされるデジタル信号ＳＦＢに基づいてＴＱの位相補償を行ってデジタル信号ＦＬＴＯＵＴを出力する。具体的には、デジタルフィルタ１０は、ＴＱとＳＦＢとの差分値に対してＰＩ制御やＰＩＤ制御などを行ってＦＬＴＯＵＴを生成する。
【０１０６】
デジタルＰＷＭ生成部１１Ａは、ＦＬＴＯＵＴに応じてＳＦＵ１〜ＳＦＵｎ、ＳＦＬ１〜ＳＦＬｎ、ＳＲＵ１〜ＳＲＵｎ、およびＳＲＬ１〜ＳＲＬｎを出力する。すなわち、デジタルＰＷＭ生成部１１Ａは、４つのＰＷＭ制御信号ＳＦＵｉ、ＳＦＬｉ、ＳＲＵｉ、およびＳＲＬｉをｎ組生成して、ｎ個のＨブリッジ部１２のそれぞれに出力する。ただし、ｉは１からｎまでの整数である。具体的には、ＰＷＭ周期ごとに、ＦＬＴＯＵＴの正負極性によって、ＳＥＬで指定された組に属するＳＦＵｉ、ＳＦＬｉ、ＳＲＵｉ、およびＳＲＬｉのいずれを制御すべきかを決定し、さらに、ＦＬＴＯＵＴの絶対値に応じて当該制御すべき信号のエッジ生成のタイミングを決定する。
【０１０７】
デジタルＰＷＭ生成部１１Ａは、例えば、第１の実施形態に係るアクチュエータ駆動装置におけるデジタルＰＷＭ生成部１１をｎ個設けて、これらｎ個のデジタルＰＷＭ生成部１１に共通にＦＬＯＵＴを入力し、ＳＥＬに応じてｎ個のデジタルＰＷＭ生成部１１のうちのいずれか一つを動作させることで実現することができる。なお、デジタルＰＷＭ生成部１１に上記のΔΣ変調部１１１、オフセット加算部１１２、のこぎり波生成部１１３、三角波生成部１１４、のこぎり波／三角波生成部１１５、ＤＬＬ１１６などが含まれる場合には、これら構成要素はｎ個のデジタルＰＷＭ生成部１１で共有することができる。
【０１０８】
各Ｈブリッジ部１２は、各組の４つのＰＷＭ制御信号ＳＦＵｉ、ＳＦＬｉ、ＳＲＵｉ、およびＳＲＬｉによって制御され、ＦＯＵＴｉおよびＲＯＵＴｉを出力する。各負荷１００にはＦＯＵＴｉおよびＲＯＵＴｉが接続されている。すなわち、各Ｈブリッジ部１２は、対応する各負荷１００に電流を供給する。
【０１０９】
２つのセレクタ２１のうち一方は、ＦＯＵＴ１〜ＦＯＵＴｎの中からＳＥＬで指定されたいずれか一つをＦＳＥＬＯＵＴとして出力する。他方は、ＲＯＵＴ１〜ＲＯＵＴｎの中からＳＥＬで指定されたいずれか一つをＲＳＥＬＯＵＴとして出力する。
【０１１０】
２つの連続時間ΔΣＡ／Ｄ変換器１３のうち一方は、ＰＷＭ周期でＦＳＥＬＯＵＴをＡ／Ｄ変換してＦＡＤＯＵＴを出力する。他方は、ＰＷＭ周期でＲＳＥＬＯＵＴをＡ／Ｄ変換してＲＡＤＯＵＴを出力する。
【０１１１】
フィードバックフィルタ１４は、２つの連続時間ΔΣＡ／Ｄ変換器１３の出力のデシメーション処理をしてデジタルフィルタ１０にデジタル信号ＳＦＢをフィードバックする。すなわち、フィードバックフィルタ１４は、オーバーサンプリングされたＡ／Ｄ変換結果をダウンサンプリングする機能および差動信号をシングル信号に変換する機能を有する。フィードバックフィルタ１４の構成例については図１６を参照して説明した通りである。
【０１１２】
このように、２つの連続時間Ａ／Ｄ変換器１３およびフィードバックフィルタ１４によって、ＰＷＭ１周期当たりに負荷１００に供給される電流値がＳＦＢとして表される。
【０１１３】
フィードバックフィルタ１４は、連続時間ΔΣＡ／Ｄ変換器１３の変換ばらつきを補正するデジタル補正機能を有していてもよい。具体的には、フィードバックフィルタ１４は、連続時間ΔΣＡ／Ｄ変換器１３のＬＦＰ処理およびダウンサンプリングをした結果に対してオフセット調整およびゲイン調整をして当該調整後の値をＦＤＥＣＯＵＴまたはＲＤＥＣＯＵＴとして出力する。フィードバックフィルタ１４が図１６（ａ）に示した構成のときは、２つのデシメーションフィルタ１４１がそれぞれ当該デジタル補正を実行すればよい。一方、フィードバックフィルタ１４が図１６（ｂ）に示した構成のときは、差動／シングル変換部１４２が当該デジタル補正を実行すればよい。
【０１１４】
オフセット調整値およびゲイン調整値は、ＳＥＬをｉ番目の信号を指定する値に設定してＦＯＵＴｉまたはＲＯＵＴｉに任意のテスト電圧を印加したときのＡ／Ｄ変換結果と理想値との誤差から算出することができる。これら調整値は製品出荷前の検査において算出してその後変更されないようにしてもよいし、あるいは、例えば当該アクチュエータ駆動装置が起動するたびに算出して更新されるようにしてもよい。
【０１１５】
また、フィードバックフィルタ１４は、当該アクチュエータ駆動装置の系全体にもＤＣオフセットのばらつきを補正するデジタル補正機能を有していてもよい。具体的には、フィードバックフィルタ１４は、ＦＤＥＣＯＵＴとＲＤＥＣＯＵＴとの差分に対してオフセット調整をして当該調整後の値をＳＦＢとして出力する。フィードバックフィルタ１４が図１６（ａ）に示した構成のときは、差動／シングル変換部１４２が当該デジタル補正を実行すればよい。一方、フィードバックフィルタ１４が図１６（ｂ）に示した構成のときは、デシメーションフィルタ１４１が当該デジタル補正を実行すればよい。
【０１１６】
オフセット調整値は、ＳＥＬをｉ番目の信号を指定する値に設定して当該アクチュエータ駆動装置のフィードバックループをオープンにした状態でＴＱｉとして“０”を与えたときのＦＤＥＣＯＵＴとＲＤＥＣＯＵＴとの差分から算出することができる。オフセット調整値は製品出荷前の検査において算出してその後変更されないようにしてもよいし、あるいは、例えば当該アクチュエータ駆動装置が起動するたびに算出して更新されるようにしてもよい。
【０１１７】
図示しないが、上記の誤差積算部１６、保護検出部１７、熱量算出部１８のすべてまたはいずれかを本実施形態に係るアクチュエータ駆動装置に組み込むこともできる。
【０１１８】
なお、図２５に示したように、２つのセレクタ２１をフィードバックフィルタ１４の直前に配置してもよい。この場合、２ｎ個の連続時間ΔΣＡ／Ｄ変換器１３を設ける必要がある。２ｎ個の連続時間ΔΣＡ／Ｄ変換器１３は、それぞれ、ＦＯＵＴ１〜ＦＯＵＴｎおよびＲＯＵＴ１〜ＲＯＵＴｎをＡ／Ｄ変換してＦＡＤＯＵＴ１〜ＦＡＤＯＵＴｎおよびＲＡＤＯＵＴ１〜ＲＡＤＯＵＴｎを出力する。２つのセレクタ２１のうち一方は、ＦＡＤＯＵＴ１〜ＦＡＤＯＵＴｎの中からＳＥＬで指定されたいずれか一つをＦＳＥＬＯＵＴとして出力する。他方は、ＲＡＤＯＵＴ１〜ＲＡＤＯＵＴｎの中からＳＥＬで指定されたいずれか一つをＲＳＥＬＯＵＴとして出力する。そして、フィードバックフィルタ１４は、ＦＳＥＬＯＵＴおよびＲＳＥＬＯＵＴのデシメーション処理をしてデジタルフィルタ１０にデジタル信号ＳＦＢをフィードバックする。
【０１１９】
以上のように、本実施形態によると、デジタルフィルタ１０、２つの連続時間ΔΣＡ／Ｄ変換器１３およびフィードバックフィルタ１４がｎ個のＨブリッジ部１２によって時分割共有される。したがって、複数の負荷を高精度に駆動するアクチュエータ駆動装置の小型化が可能となる。例えば、光ディスク装置に応用した場合、当該アクチュエータ駆動装置１個で、光ピックアップの光ピックアップのチルト方向、トラッキング方向、フォーカス方向の各制御、スレッドモータの制御、ローディングモータの制御、スピンドルモータの制御を時分割で行うことができる。
【産業上の利用可能性】
【０１２０】
本発明に係るアクチュエータ駆動装置は、高精度かつフルデジタル化可能であるため、光ディスク装置の光ピックアップの駆動などに有用である。
【符号の説明】
【０１２１】
１０    デジタルフィルタ
１１    デジタルＰＷＭ生成部
１１Ａ  デジタルＰＷＭ生成部
１２    Ｈブリッジ部
１３    連続時間ΔΣＡ／Ｄ変換器
１４    フィードバックフィルタ
１４１  デシメーションフィルタ
１４２  差動／シングル変換部
１６    誤差積分部
１７    保護検出部
１８    熱量算出部
２０    セレクタ
２１    セレクタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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