(57)【特許請求の範囲】
【請求項１】
ゲート、ソース及びドレインを有する第１半導体素子と、
第２制御端、エミッタ及びコレクタを有する第２半導体素子と、
第３制御端、エミッタ及びコレクタを有する第３半導体素子と、
第１抵抗素子と、第２抵抗素子と、誘導素子と、整流素子と、を備え、
前記第２制御端及び前記第３制御端には、前記第２抵抗素子を介して外部のバイアス電位が印加されるべく構成され、
前記第２半導体素子のコレクタ、エミッタ間には前記第１抵抗素子を介して外部の直流電源が供給する電流が流れるべく構成され、
前記第３半導体素子のエミッタ、コレクタ間には前記第２抵抗素子を介して外部の直流電源が供給する電流が流れるべく構成され、
前記第２半導体素子のコレクタ電位は、前記第１半導体素子のゲートに伝達されるべく構成され、
前記第２半導体素子のエミッタと前記第１半導体素子のソースとの間に前記誘導素子が挿入され、
前記第２半導体素子のエミッタに前記整流素子のアノードが接続され、該第２半導体素子のコレクタに該整流素子のカソードが接続され、
前記第１半導体素子のドレイン電位は、前記第３半導体素子のコレクタに伝達されるべく構成され、
前記第１半導体素子のソースを整流素子のアノード、該第１半導体素子のドレインを整流素子のカソードとすることを特徴とする整流回路。
【請求項２】
ゲート、ソース及びドレインを有する第１半導体素子と、
第２制御端、エミッタ及びコレクタを有する第２半導体素子と、
第３制御端、エミッタ及びコレクタを有する第３半導体素子と、
第１抵抗素子と、第２抵抗素子と、誘導素子と、を備え、
前記第２制御端及び前記第３制御端には、前記第２抵抗素子を介して外部のバイアス電位が印加されるべく構成され、
前記第２半導体素子のコレクタ、エミッタ間には前記第１抵抗素子を介して外部の直流電源が供給する電流が流れるべく構成され、
前記第３半導体素子のエミッタ、コレクタ間には前記第２抵抗素子を介して外部の直流電源が供給する電流が流れるべく構成され、
前記第２半導体素子のコレクタ電位は、前記第１半導体素子のゲートに伝達されるべく構成され、
前記第２半導体素子のエミッタ電位は、前記第１半導体素子のソースに伝達されるべく構成され、
前記第１半導体素子のドレインと前記第３半導体素子のコレクタとの間に前記誘導素子が挿入され、
前記第１半導体素子のソースを整流素子のアノード、該第１半導体素子のドレインを整流素子のカソードとすることを特徴とする整流回路。
【請求項３】
ゲート、ソース及びドレインを有する第１半導体素子と、
第２制御端、エミッタ及びコレクタを有する第２半導体素子と、
第３制御端、エミッタ及びコレクタを有する第３半導体素子と、
第１抵抗素子と、第２抵抗素子と、誘導素子と、整流素子と、を備え、
前記第２制御端及び前記第３制御端には、前記第２抵抗素子を介して外部のバイアス電位が印加されるべく構成され、
前記第２半導体素子のコレクタ、エミッタ間には前記第１抵抗素子を介して外部の直流電源が供給する電流が流れるべく構成され、
前記第３半導体素子のエミッタは開放され、
前記第２半導体素子のコレクタ電位は、前記第１半導体素子のゲートに伝達されるべく構成され、
前記第２半導体素子のエミッタと前記第１半導体素子のソースとの間に前記誘導素子が挿入され、
前記第２半導体素子のエミッタに前記整流素子のアノードが接続され、該第２半導体素子のコレクタに該整流素子のカソードが接続され、
前記第１半導体素子のドレイン電位は、前記第３半導体素子のコレクタに伝達されるべく構成され、
前記第１半導体素子のソースを整流素子のアノード、該第１半導体素子のドレインを整流素子のカソードとすることを特徴とする整流回路。
【請求項４】
ゲート、ソース及びドレインを有する第１半導体素子と、
第２制御端、エミッタ及びコレクタを有する第２半導体素子と、
第３制御端、エミッタ及びコレクタを有する第３半導体素子と、
第１抵抗素子と、第２抵抗素子と、誘導素子と、を備え、
前記第２制御端及び前記第３制御端には、前記第２抵抗素子を介して外部のバイアス電位が印加されるべく構成され、
前記第２半導体素子のコレクタ、エミッタ間には前記第１抵抗素子を介して外部の直流電源が供給する電流が流れるべく構成され、
前記第３半導体素子のエミッタは開放され、
前記第２半導体素子のコレクタ電位は、前記第１半導体素子のゲートに伝達されるべく構成され、
前記第２半導体素子のエミッタ電位は、前記第１半導体素子のソースに伝達されるべく構成され、
前記第１半導体素子のドレインと前記第３半導体素子のコレクタとの間に前記誘導素子が挿入され、
前記第１半導体素子のソースを整流素子のアノード、該第１半導体素子のドレインを整流素子のカソードとすることを特徴とする整流回路。
【請求項５】
第２制御端、エミッタ及びコレクタを有する第２半導体素子と、
第３制御端、エミッタ及びコレクタを有する第３半導体素子と、
第１抵抗素子と、第２抵抗素子と、誘導素子と、整流素子と、を備え、
前記第２制御端及び前記第３制御端には、前記第２抵抗素子を介して外部のバイアス電位が印加されるべく構成され、
前記第２半導体素子のコレクタ、エミッタ間には前記第１抵抗素子を介して外部の直流電源が供給する電流が流れるべく構成され、
前記第３半導体素子のエミッタ、コレクタ間には前記第２抵抗素子を介して外部の直流電源が供給する電流が流れるべく構成され、
前記第２半導体素子のコレクタ電位は、制御回路外の第１半導体素子のゲートに伝達されるべく構成され、
前記第２半導体素子のエミッタと前記制御回路外の第１半導体素子のソースとの間に前記誘導素子が挿入され、
前記第２半導体素子のエミッタに前記整流素子のアノードが接続され、該第２半導体素子のコレクタに該整流素子のカソードが接続され、
前記制御回路外の第１半導体素子のドレイン電位は、前記第３半導体素子のコレクタに伝達されるべく構成され、
前記制御回路外の第１半導体素子のソースを整流素子のアノード、該制御回路外の第１半導体素子のドレインを整流素子のカソードとして制御することを特徴とする制御回路。
【請求項６】
第２制御端、エミッタ及びコレクタを有する第２半導体素子と、
第３制御端、エミッタ及びコレクタを有する第３半導体素子と、
第１抵抗素子と、第２抵抗素子と、誘導素子と、を備え、
前記第２制御端及び前記第３制御端には、前記第２抵抗素子を介して外部のバイアス電位が印加されるべく構成され、
前記第２半導体素子のコレクタ、エミッタ間には前記第１抵抗素子を介して外部の直流電源が供給する電流が流れるべく構成され、
前記第３半導体素子のエミッタ、コレクタ間には前記第２抵抗素子を介して外部の直流電源が供給する電流が流れるべく構成され、
前記第２半導体素子のコレクタ電位は、制御回路外の第１半導体素子のゲートに伝達されるべく構成され、
前記第２半導体素子のエミッタ電位は、前記制御回路外の第１半導体素子のソースに伝達されるべく構成され、
前記制御回路外の第１半導体素子のドレインと前記第３半導体素子のコレクタとの間に前記誘導素子が挿入され、
前記制御回路外の第１半導体素子のソースを整流素子のアノード、該第１半導体素子のドレインを整流素子のカソードとして制御することを特徴とする制御回路。
【請求項７】
第２制御端、エミッタ及びコレクタを有する第２半導体素子と、
第３制御端、エミッタ及びコレクタを有する第３半導体素子と、
第１抵抗素子と、第２抵抗素子と、誘導素子と、整流素子と、を備え、
前記第２制御端及び前記第３制御端には、前記第２抵抗素子を介して外部のバイアス電位が印加されるべく構成され、
前記第２半導体素子のコレクタ、エミッタ間には前記第１抵抗素子を介して外部の直流電源が供給する電流が流れるべく構成され、
前記第３半導体素子のエミッタは開放され、
前記第２半導体素子のコレクタ電位は、制御回路外の第１半導体素子のゲートに伝達されるべく構成され、
前記第２半導体素子のエミッタと前記制御回路外の第１半導体素子のソースとの間に前記誘導素子が挿入され、
前記第２半導体素子のエミッタに前記整流素子のアノードが接続され、該第２半導体素子のコレクタに該整流素子のカソードが接続され、
前記制御回路外の第１半導体素子のドレイン電位は、前記第３半導体素子のコレクタに伝達されるべく構成され、
前記制御回路外の第１半導体素子のソースを整流素子のアノード、該制御回路外の第１半導体素子のドレインを整流素子のカソードとして制御することを特徴とする制御回路。
【請求項８】
第２制御端、エミッタ及びコレクタを有する第２半導体素子と、
第３制御端、エミッタ及びコレクタを有する第３半導体素子と、
第１抵抗素子と、第２抵抗素子と、誘導素子と、を備え、
前記第２制御端及び前記第３制御端には、前記第２抵抗素子を介して外部のバイアス電位が印加されるべく構成され、
前記第２半導体素子のコレクタ、エミッタ間には前記第１抵抗素子を介して外部の直流電源が供給する電流が流れるべく構成され、
前記第３半導体素子のエミッタは開放され、
前記第２半導体素子のコレクタ電位は、制御回路外の第１半導体素子のゲートに伝達されるべく構成され、
前記第２半導体素子のエミッタ電位は、前記制御回路外の第１半導体素子のソースに伝達されるべく構成され、
前記第１半導体素子のドレインと前記第３半導体素子のコレクタとの間に前記誘導素子が挿入され、
前記制御回路外の第１半導体素子のソースを整流素子のアノード、該制御回路外の第１半導体素子のドレインを整流素子のカソードとして制御することを特徴とする制御回路。
【請求項９】
ゲート、ソース及びドレインを有する第１半導体素子と、
第２制御端、エミッタ及びコレクタを有する第２半導体素子と、
第３制御端、エミッタ及びコレクタを有する第３半導体素子と、
第１抵抗素子と、第２抵抗素子と、誘導素子と、整流素子と、を備え、
前記第２制御端及び前記第３制御端には、前記第２抵抗素子を介して外部のバイアス電位が印加されるべく構成され、
前記第２半導体素子のエミッタ、コレクタ間には前記第１抵抗素子を介して外部の直流電源が供給する電流が流れるべく構成され、
前記第３半導体素子のエミッタ、コレクタ間には前記第２抵抗素子を介して外部の直流電源が供給する電流が流れるべく構成され、
前記第２半導体素子のエミッタ電位は、前記第１半導体素子のゲートに伝達されるべく構成され、
前記第２半導体素子のコレクタと前記第１半導体素子のソースとの間に前記誘導素子が挿入され、
前記第２半導体素子のコレクタに前記整流素子のアノードが接続され、該第２半導体素子のエミッタに該整流素子のカソードが接続され、
前記第１半導体素子のドレイン電位は、前記第３半導体素子のコレクタに伝達されるべく構成され、
前記第１半導体素子のソースを整流素子のアノード、該第１半導体素子のドレインを整流素子のカソードとすることを特徴とする整流回路。
【請求項１０】
ゲート、ソース及びドレインを有する第１半導体素子と、
第２制御端、エミッタ及びコレクタを有する第２半導体素子と、
第３制御端、エミッタ及びコレクタを有する第３半導体素子と、
第１抵抗素子と、第２抵抗素子と、誘導素子と、を備え、
前記第２制御端及び前記第３制御端には、前記第２抵抗素子を介して外部のバイアス電位が印加されるべく構成され、
前記第２半導体素子のエミッタ、コレクタ間には前記第１抵抗素子を介して外部の直流電源が供給する電流が流れるべく構成され、
前記第３半導体素子のエミッタ、コレクタ間には前記第２抵抗素子を介して外部の直流電源が供給する電流が流れるべく構成され、
前記第２半導体素子のエミッタ電位は、前記第１半導体素子のゲートに伝達されるべく構成され、
前記第２半導体素子のコレクタ電位は、前記第１半導体素子のソースに伝達されるべく構成され、
前記第１半導体素子のドレインと前記第３半導体素子のコレクタとの間に前記誘導素子が挿入され、
前記第１半導体素子のソースを整流素子のアノード、該第１半導体素子のドレインを整流素子のカソードとすることを特徴とする整流回路。
【請求項１１】
ゲート、ソース及びドレインを有する第１半導体素子と、
第２制御端、エミッタ及びコレクタを有する第２半導体素子と、
第３制御端、エミッタ及びコレクタを有する第３半導体素子と、
第１抵抗素子と、第２抵抗素子と、誘導素子と、整流素子と、を備え、
前記第２制御端及び前記第３制御端には、前記第２抵抗素子を介して外部のバイアス電位が印加されるべく構成され、
前記第２半導体素子のエミッタ、コレクタ間には前記第１抵抗素子を介して外部の直流電源が供給する電流が流れるべく構成され、
前記第３半導体素子のエミッタは開放され、
前記第２半導体素子のエミッタ電位は、前記第１半導体素子のゲートに伝達されるべく構成され、
前記第２半導体素子のコレクタと前記第１半導体素子のソースとの間に前記誘導素子が挿入され、
前記第２半導体素子のコレクタに前記整流素子のアノードが接続され、該第２半導体素子のエミッタに該整流素子のカソードが接続され、
前記第１半導体素子のドレイン電位は、前記第３半導体素子のコレクタに伝達されるべく構成され、
前記第１半導体素子のソースを整流素子のアノード、該第１半導体素子のドレインを整流素子のカソードとすることを特徴とする整流回路。
【請求項１２】
ゲート、ソース及びドレインを有する第１半導体素子と、
第２制御端、エミッタ及びコレクタを有する第２半導体素子と、
第３制御端、エミッタ及びコレクタを有する第３半導体素子と、
第１抵抗素子と、第２抵抗素子と、誘導素子と、を備え、
前記第２制御端及び前記第３制御端には、前記第２抵抗素子を介して外部のバイアス電位が印加されるべく構成され、
前記第２半導体素子のエミッタ、コレクタ間には前記第１抵抗素子を介して外部の直流電源が供給する電流が流れるべく構成され、
前記第３半導体素子のエミッタは開放され、
前記第２半導体素子のエミッタ電位は、前記第１半導体素子のゲートに伝達されるべく構成され、
前記第２半導体素子のコレクタ電位は、前記第１半導体素子のソースに伝達されるべく構成され、
前記第１半導体素子のドレインと前記第３半導体素子のコレクタとの間に前記誘導素子が挿入され、
前記第１半導体素子のソースを整流素子のアノード、該第１半導体素子のドレインを整流素子のカソードとすることを特徴とする整流回路。
【請求項１３】
第２制御端、エミッタ及びコレクタを有する第２半導体素子と、
第３制御端、エミッタ及びコレクタを有する第３半導体素子と、
第１抵抗素子と、第２抵抗素子と、誘導素子と、整流素子と、を備え、
前記第２制御端及び前記第３制御端には、前記第２抵抗素子を介して外部のバイアス電位が印加されるべく構成され、
前記第２半導体素子のエミッタ、コレクタ間には前記第１抵抗素子を介して外部の直流電源が供給する電流が流れるべく構成され、
前記第３半導体素子のエミッタ、コレクタ間には前記第２抵抗素子を介して外部の直流電源が供給する電流が流れるべく構成され、
前記第２半導体素子のエミッタ電位は、制御回路外の第１半導体素子のゲートに伝達されるべく構成され、
前記第２半導体素子のコレクタと前記制御回路外の第１半導体素子のソースとの間に前記誘導素子が挿入され、
前記第２半導体素子のコレクタに前記整流素子のアノードが接続され、該第２半導体素子のエミッタに該整流素子のカソードが接続され、
前記制御回路外の第１半導体素子のドレイン電位は、前記第３半導体素子のコレクタに伝達されるべく構成され、
前記制御回路外の第１半導体素子のソースを整流素子のアノード、該制御回路外の第１半導体素子のドレインを整流素子のカソードとして制御することを特徴とする制御回路。
【請求項１４】
第２制御端、エミッタ及びコレクタを有する第２半導体素子と、
第３制御端、エミッタ及びコレクタを有する第３半導体素子と、
第１抵抗素子と、第２抵抗素子と、誘導素子と、を備え、
前記第２制御端及び前記第３制御端には、前記第２抵抗素子を介して外部のバイアス電位が印加されるべく構成され、
前記第２半導体素子のエミッタ、コレクタ間には前記第１抵抗素子を介して外部の直流電源が供給する電流が流れるべく構成され、
前記第３半導体素子のエミッタ、コレクタ間には前記第２抵抗素子を介して外部の直流電源が供給する電流が流れるべく構成され、
前記第２半導体素子のエミッタ電位は、制御回路外の第１半導体素子のゲートに伝達されるべく構成され、
前記第２半導体素子のコレクタ電位は、前記制御回路外の第１半導体素子のソースに伝達されるべく構成され、
前記制御回路外の第１半導体素子のドレインと前記第３半導体素子のコレクタとの間に前記誘導素子が挿入され、
前記制御回路外の第１半導体素子のソースを整流素子のアノード、該第１半導体素子のドレインを整流素子のカソードとして制御することを特徴とする制御回路。
【請求項１５】
第２制御端、エミッタ及びコレクタを有する第２半導体素子と、
第３制御端、エミッタ及びコレクタを有する第３半導体素子と、
第１抵抗素子と、第２抵抗素子と、誘導素子と、整流素子と、を備え、
前記第２制御端及び前記第３制御端には、前記第２抵抗素子を介して外部のバイアス電位が印加されるべく構成され、
前記第２半導体素子のエミッタ、コレクタ間には前記第１抵抗素子を介して外部の直流電源が供給する電流が流れるべく構成され、
前記第３半導体素子のエミッタは開放され、
前記第２半導体素子のエミッタ電位は、制御回路外の第１半導体素子のゲートに伝達されるべく構成され、
前記第２半導体素子のコレクタと前記制御回路外の第１半導体素子のソースとの間に前記誘導素子が挿入され、
前記第２半導体素子のコレクタに前記整流素子のアノードが接続され、該第２半導体素子のエミッタに該整流素子のカソードが接続され、
前記制御回路外の第１半導体素子のドレイン電位は、前記第３半導体素子のコレクタに伝達されるべく構成され、
前記制御回路外の第１半導体素子のソースを整流素子のアノード、該制御回路外の第１半導体素子のドレインを整流素子のカソードとして制御することを特徴とする制御回路。
【請求項１６】
第２制御端、エミッタ及びコレクタを有する第２半導体素子と、
第３制御端、エミッタ及びコレクタを有する第３半導体素子と、
第１抵抗素子と、第２抵抗素子と、誘導素子と、を備え、
前記第２制御端及び前記第３制御端には、前記第２抵抗素子を介して外部のバイアス電位が印加されるべく構成され、
前記第２半導体素子のエミッタ、コレクタ間には前記第１抵抗素子を介して外部の直流電源が供給する電流が流れるべく構成され、
前記第３半導体素子のエミッタは開放され、
前記第２半導体素子のエミッタ電位は、制御回路外の第１半導体素子のゲートに伝達されるべく構成され、
前記第２半導体素子のコレクタ電位は、前記制御回路外の第１半導体素子のソースに伝達されるべく構成され、
前記第１半導体素子のドレインと前記第３半導体素子のコレクタとの間に前記誘導素子が挿入され、
前記制御回路外の第１半導体素子のソースを整流素子のアノード、該制御回路外の第１半導体素子のドレインを整流素子のカソードとして制御することを特徴とする制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＦＥＴを高度に制御した低損失整流回路により、ダイオード回路、ＯＲｉｎｇＦＥＴダイオード用途回路等を実現し、また、これを応用したスイッチング電源等の整流回路に適合するダイオード回路に関する。
【背景技術】
【０００２】
従来から使用されている整流用ダイオードにおいて、通常のＰＮ接合のシリコンダイオードでは、順方向電圧降下は０．６Ｖ〜０．７Ｖ程度であり、近年、情報処理装置に採用される低電圧駆動のディバイスにおいては、電力損失が大きい。
また、順方向電圧降下が比較的小さいショットキーバリアダイオードでも順方向電圧降下は、０．４Ｖ〜０．５Ｖ程度であり、電力損失の大きさにおいてシリコンダイオードと大差はない。さらに、このダイオードは逆耐圧電圧が小さいので、高電圧の整流用途として向かない。
ＯＲダイオード回路は、電力容量の小さい直流電源（たとえば、ＤＣ／ＤＣコンバータなど）をダイオードにより並列接続し、大電力（大電流）を得たり、同様に並列接続されたディバイスを予備機として使用するためのものであり、すなわち、電源の出力をダイオードを通して複数並列接続するものである。
最近では、情報処理機器の電力損失（高発熱）を抑えるため、これらの機器は低電圧駆動される。したがって、出力電圧の低い（１２Ｖが標準になりつつある。）直流電源が使用されるため、ＯＲダイオード回路に通常のＰＮ接合のシリコンダイオード又はショットキーバリアダイオードを使用した場合、直流電源電圧に対する順方向電圧降下の割合が大きく電力損失が大きい。したがって、ＦＥＴを用いた低導通抵抗による低損失整流回路か考えられる。
また、整流作用をもたせる同期整流回路に使用されるＦＥＴ（a field-effect transistor）を制御すると複雑な回路となる。同様な目的に使用されるスイッチング電源のダイオードには高い周波数応答が求められる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００４−３２０８７３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１の動作は以下のとおりである。
（１）ＦＥＴ１のソース電位がドレイン電位より低いとき、又は、端子１２が開放されているときはバイポーラトランジスタ３のエミッタ電位は、ベース電位よりも低いため、バイポーラトランジスタ３は非導通であり、バイポーラトランジスタ３のコレクタ電位は高く、ＦＥＴ１は導通する。
（２）バイポーラトランジスタ３のエミッタ電位がベース電位よりも高いとき、バイポーラトランジスタ３は導通する。したがって、バイポーラトランジスタ３のコレクタ電位が低下し、ＦＥＴ１は非導通となる。
（３）さらにバイポーラトランジスタ３のエミッタ電位が高くなると、バイポーラトランジスタ３のエミッタ→ベース→抵抗素子９→抵抗素子６→バイポーラトランジスタ２のベースの経路でバイポーラトランジスタ３のエミッタ電位が、バイポーラトランジスタ２のベース印加され、仮に、ダイオード４がバイポーラトランジスタ２のベース、エミッタ間に挿入されていないとバイポーラトランジスタ２のベースが高電位となり破壊される。
（４）上記（３）において、ダイオード４があるため、バイポーラトランジスタ２は破壊されないが、ダイオード４が導通（端子１２から端子１１へ電流が流れることと等価）し、逆流阻止回路として機能しない。
（５）抵抗素子７による電位の印加は機能していない。すなわち、抵抗素子７の回路はオープンでよい。
以上のように、特許文献１の動作は後述する本発明の動作と基本的に相違する。
【０００５】
以上の現状に鑑み、本発明は、逆流阻止が確実である整流回路であり、ＯＲｉｎｇＦＥＴダイオード用途回路、スイッチング電源回路に適合するダイオード回路、等を実現する。
【課題を解決するための手段】
【０００６】
上記の目的を実現するべく本発明は以下の構成とする。
（１）請求項１に係る整流回路は、
ゲート、ソース及びドレインを有する第１半導体素子と、
第２制御端、エミッタ及びコレクタを有する第２半導体素子と、
第３制御端、エミッタ及びコレクタを有する第３半導体素子と、
第１抵抗素子と、第２抵抗素子と、誘導素子と、整流素子と、を備え、
前記第２制御端及び前記第３制御端には、前記第２抵抗素子を介して外部のバイアス電位が印加されるべく構成され、
前記第２半導体素子のコレクタ、エミッタ間には前記第１抵抗素子を介して外部の直流電源が供給する電流が流れるべく構成され、
前記第３半導体素子のエミッタ、コレクタ間には前記第２抵抗素子を介して外部の直流電源が供給する電流が流れるべく構成され、
前記第２半導体素子のコレクタ電位は、前記第１半導体素子のゲートに伝達されるべく構成され、
前記第２半導体素子のエミッタと前記第１半導体素子のソースとの間に前記誘導素子が挿入され、
前記第２半導体素子のエミッタに前記整流素子のアノードが接続され、該第２半導体素子のコレクタに該整流素子のカソードが接続され、
前記第１半導体素子のドレイン電位は、前記第３半導体素子のコレクタに伝達されるべく構成され、
前記第１半導体素子のソースを整流素子のアノード、該第１半導体素子のドレインを整流素子のカソードとすることを特徴とする。
（２）請求項２に係る整流回路は、
ゲート、ソース及びドレインを有する第１半導体素子と、
第２制御端、エミッタ及びコレクタを有する第２半導体素子と、
第３制御端、エミッタ及びコレクタを有する第３半導体素子と、
第１抵抗素子と、第２抵抗素子と、誘導素子と、を備え、
前記第２制御端及び前記第３制御端には、前記第２抵抗素子を介して外部のバイアス電位が印加されるべく構成され、
前記第２半導体素子のコレクタ、エミッタ間には前記第１抵抗素子を介して外部の直流電源が供給する電流が流れるべく構成され、
前記第３半導体素子のエミッタ、コレクタ間には前記第２抵抗素子を介して外部の直流電源が供給する電流が流れるべく構成され、
前記第２半導体素子のコレクタ電位は、前記第１半導体素子のゲートに伝達されるべく構成され、
前記第２半導体素子のエミッタ電位は、前記第１半導体素子のソースに伝達されるべく構成され、
前記第１半導体素子のドレインと前記第３半導体素子のコレクタとの間に前記誘導素子が挿入され、
前記第１半導体素子のソースを整流素子のアノード、該第１半導体素子のドレインを整流素子のカソードとすることを特徴とする。
（３）請求項３に係る整流回路は、
ゲート、ソース及びドレインを有する第１半導体素子と、
第２制御端、エミッタ及びコレクタを有する第２半導体素子と、
第３制御端、エミッタ及びコレクタを有する第３半導体素子と、
第１抵抗素子と、第２抵抗素子と、誘導素子と、整流素子と、を備え、
前記第２制御端及び前記第３制御端には、前記第２抵抗素子を介して外部のバイアス電位が印加されるべく構成され、
前記第２半導体素子のコレクタ、エミッタ間には前記第１抵抗素子を介して外部の直流電源が供給する電流が流れるべく構成され、
前記第３半導体素子のエミッタは開放され、
前記第２半導体素子のコレクタ電位は、前記第１半導体素子のゲートに伝達されるべく構成され、
前記第２半導体素子のエミッタと前記第１半導体素子のソースとの間に前記誘導素子が挿入され、
前記第２半導体素子のエミッタに前記整流素子のアノードが接続され、該第２半導体素子のコレクタに該整流素子のカソードが接続され、
前記第１半導体素子のドレイン電位は、前記第３半導体素子のコレクタに伝達されるべく構成され、
前記第１半導体素子のソースを整流素子のアノード、該第１半導体素子のドレインを整流素子のカソードとすることを特徴とする。
（４）請求項４に係る整流回路は、
ゲート、ソース及びドレインを有する第１半導体素子と、
第２制御端、エミッタ及びコレクタを有する第２半導体素子と、
第３制御端、エミッタ及びコレクタを有する第３半導体素子と、
第１抵抗素子と、第２抵抗素子と、誘導素子と、を備え、
前記第２制御端及び前記第３制御端には、前記第２抵抗素子を介して外部のバイアス電位が印加されるべく構成され、
前記第２半導体素子のコレクタ、エミッタ間には前記第１抵抗素子を介して外部の直流電源が供給する電流が流れるべく構成され、
前記第３半導体素子のエミッタは開放され、
前記第２半導体素子のコレクタ電位は、前記第１半導体素子のゲートに伝達されるべく構成され、
前記第２半導体素子のエミッタ電位は、前記第１半導体素子のソースに伝達されるべく構成され、
前記第１半導体素子のドレインと前記第３半導体素子のコレクタとの間に前記誘導素子が挿入され、
前記第１半導体素子のソースを整流素子のアノード、該第１半導体素子のドレインを整流素子のカソードとすることを特徴とする。
（５）請求項５に係る制御回路は、
第２制御端、エミッタ及びコレクタを有する第２半導体素子と、
第３制御端、エミッタ及びコレクタを有する第３半導体素子と、
第１抵抗素子と、第２抵抗素子と、誘導素子と、整流素子と、を備え、
前記第２制御端及び前記第３制御端には、前記第２抵抗素子を介して外部のバイアス電位が印加されるべく構成され、
前記第２半導体素子のコレクタ、エミッタ間には前記第１抵抗素子を介して外部の直流電源が供給する電流が流れるべく構成され、
前記第３半導体素子のエミッタ、コレクタ間には前記第２抵抗素子を介して外部の直流電源が供給する電流が流れるべく構成され、
前記第２半導体素子のコレクタ電位は、制御回路外の第１半導体素子のゲートに伝達されるべく構成され、
前記第２半導体素子のエミッタと前記制御回路外の第１半導体素子のソースとの間に前記誘導素子が挿入され、
前記第２半導体素子のエミッタに前記整流素子のアノードが接続され、該第２半導体素子のコレクタに該整流素子のカソードが接続され、
前記制御回路外の第１半導体素子のドレイン電位は、前記第３半導体素子のコレクタに伝達されるべく構成され、
前記制御回路外の第１半導体素子のソースを整流素子のアノード、該制御回路外の第１半導体素子のドレインを整流素子のカソードとして制御することを特徴とする。
（６）請求項６に係る制御回路は、
第２制御端、エミッタ及びコレクタを有する第２半導体素子と、
第３制御端、エミッタ及びコレクタを有する第３半導体素子と、
第１抵抗素子と、第２抵抗素子と、誘導素子と、を備え、
前記第２制御端及び前記第３制御端には、前記第２抵抗素子を介して外部のバイアス電位が印加されるべく構成され、
前記第２半導体素子のコレクタ、エミッタ間には前記第１抵抗素子を介して外部の直流電源が供給する電流が流れるべく構成され、
前記第３半導体素子のエミッタ、コレクタ間には前記第２抵抗素子を介して外部の直流電源が供給する電流が流れるべく構成され、
前記第２半導体素子のコレクタ電位は、制御回路外の第１半導体素子のゲートに伝達されるべく構成され、
前記第２半導体素子のエミッタ電位は、前記制御回路外の第１半導体素子のソースに伝達されるべく構成され、
前記制御回路外の第１半導体素子のドレインと前記第３半導体素子のコレクタとの間に前記誘導素子が挿入され、
前記制御回路外の第１半導体素子のソースを整流素子のアノード、該第１半導体素子のドレインを整流素子のカソードとして制御することを特徴とする。
（７）請求項７に係る制御回路は、
第２制御端、エミッタ及びコレクタを有する第２半導体素子と、
第３制御端、エミッタ及びコレクタを有する第３半導体素子と、
第１抵抗素子と、第２抵抗素子と、誘導素子と、整流素子と、を備え、
前記第２制御端及び前記第３制御端には、前記第２抵抗素子を介して外部のバイアス電位が印加されるべく構成され、
前記第２半導体素子のコレクタ、エミッタ間には前記第１抵抗素子を介して外部の直流電源が供給する電流が流れるべく構成され、
前記第３半導体素子のエミッタは開放され、
前記第２半導体素子のコレクタ電位は、制御回路外の第１半導体素子のゲートに伝達されるべく構成され、
前記第２半導体素子のエミッタと前記制御回路外の第１半導体素子のソースとの間に前記誘導素子が挿入され、
前記第２半導体素子のエミッタに前記整流素子のアノードが接続され、該第２半導体素子のコレクタに該整流素子のカソードが接続され、
前記制御回路外の第１半導体素子のドレイン電位は、前記第３半導体素子のコレクタに伝達されるべく構成され、
前記制御回路外の第１半導体素子のソースを整流素子のアノード、該制御回路外の第１半導体素子のドレインを整流素子のカソードとして制御することを特徴とする。
（８）請求項８に係る制御回路は、
第２制御端、エミッタ及びコレクタを有する第２半導体素子と、
第３制御端、エミッタ及びコレクタを有する第３半導体素子と、
第１抵抗素子と、第２抵抗素子と、誘導素子と、を備え、
前記第２制御端及び前記第３制御端には、前記第２抵抗素子を介して外部のバイアス電位が印加されるべく構成され、
前記第２半導体素子のコレクタ、エミッタ間には前記第１抵抗素子を介して外部の直流電源が供給する電流が流れるべく構成され、
前記第３半導体素子のエミッタは開放され、
前記第２半導体素子のコレクタ電位は、制御回路外の第１半導体素子のゲートに伝達されるべく構成され、
前記第２半導体素子のエミッタ電位は、前記制御回路外の第１半導体素子のソースに伝達されるべく構成され、
前記第１半導体素子のドレインと前記第３半導体素子のコレクタとの間に前記誘導素子が挿入され、
前記制御回路外の第１半導体素子のソースを整流素子のアノード、該制御回路外の第１半導体素子のドレインを整流素子のカソードとして制御することを特徴とする。
（９）請求項９に係る整流回路は、
ゲート、ソース及びドレインを有する第１半導体素子と、
第２制御端、エミッタ及びコレクタを有する第２半導体素子と、
第３制御端、エミッタ及びコレクタを有する第３半導体素子と、
第１抵抗素子と、第２抵抗素子と、誘導素子と、整流素子と、を備え、
前記第２制御端及び前記第３制御端には、前記第２抵抗素子を介して外部のバイアス電位が印加されるべく構成され、
前記第２半導体素子のエミッタ、コレクタ間には前記第１抵抗素子を介して外部の直流電源が供給する電流が流れるべく構成され、
前記第３半導体素子のエミッタ、コレクタ間には前記第２抵抗素子を介して外部の直流電源が供給する電流が流れるべく構成され、
前記第２半導体素子のエミッタ電位は、前記第１半導体素子のゲートに伝達されるべく構成され、
前記第２半導体素子のコレクタと前記第１半導体素子のソースとの間に前記誘導素子が挿入され、
前記第２半導体素子のコレクタに前記整流素子のアノードが接続され、該第２半導体素子のエミッタに該整流素子のカソードが接続され、
前記第１半導体素子のドレイン電位は、前記第３半導体素子のコレクタに伝達されるべく構成され、
前記第１半導体素子のソースを整流素子のアノード、該第１半導体素子のドレインを整流素子のカソードとすることを特徴とする。
（１０）請求項１０に係る整流回路は、
ゲート、ソース及びドレインを有する第１半導体素子と、
第２制御端、エミッタ及びコレクタを有する第２半導体素子と、
第３制御端、エミッタ及びコレクタを有する第３半導体素子と、
第１抵抗素子と、第２抵抗素子と、誘導素子と、を備え、
前記第２制御端及び前記第３制御端には、前記第２抵抗素子を介して外部のバイアス電位が印加されるべく構成され、
前記第２半導体素子のエミッタ、コレクタ間には前記第１抵抗素子を介して外部の直流電源が供給する電流が流れるべく構成され、
前記第３半導体素子のエミッタ、コレクタ間には前記第２抵抗素子を介して外部の直流電源が供給する電流が流れるべく構成され、
前記第２半導体素子のエミッタ電位は、前記第１半導体素子のゲートに伝達されるべく構成され、
前記第２半導体素子のコレクタ電位は、前記第１半導体素子のソースに伝達されるべく構成され、
前記第１半導体素子のドレインと前記第３半導体素子のコレクタとの間に前記誘導素子が挿入され、
前記第１半導体素子のソースを整流素子のアノード、該第１半導体素子のドレインを整流素子のカソードとすることを特徴とする。
（１１）請求項１１に係る整流回路は、
ゲート、ソース及びドレインを有する第１半導体素子と、
第２制御端、エミッタ及びコレクタを有する第２半導体素子と、
第３制御端、エミッタ及びコレクタを有する第３半導体素子と、
第１抵抗素子と、第２抵抗素子と、誘導素子と、整流素子と、を備え、
前記第２制御端及び前記第３制御端には、前記第２抵抗素子を介して外部のバイアス電位が印加されるべく構成され、
前記第２半導体素子のエミッタ、コレクタ間には前記第１抵抗素子を介して外部の直流電源が供給する電流が流れるべく構成され、
前記第３半導体素子のエミッタは開放され、
前記第２半導体素子のエミッタ電位は、前記第１半導体素子のゲートに伝達されるべく構成され、
前記第２半導体素子のコレクタと前記第１半導体素子のソースとの間に前記誘導素子が挿入され、
前記第２半導体素子のコレクタに前記整流素子のアノードが接続され、該第２半導体素子のエミッタに該整流素子のカソードが接続され、
前記第１半導体素子のドレイン電位は、前記第３半導体素子のコレクタに伝達されるべく構成され、
前記第１半導体素子のソースを整流素子のアノード、該第１半導体素子のドレインを整流素子のカソードとすることを特徴とする。
（１２）請求項１２に係る整流回路は、
ゲート、ソース及びドレインを有する第１半導体素子と、
第２制御端、エミッタ及びコレクタを有する第２半導体素子と、
第３制御端、エミッタ及びコレクタを有する第３半導体素子と、
第１抵抗素子と、第２抵抗素子と、誘導素子と、を備え、
前記第２制御端及び前記第３制御端には、前記第２抵抗素子を介して外部のバイアス電位が印加されるべく構成され、
前記第２半導体素子のエミッタ、コレクタ間には前記第１抵抗素子を介して外部の直流電源が供給する電流が流れるべく構成され、
前記第３半導体素子のエミッタは開放され、
前記第２半導体素子のエミッタ電位は、前記第１半導体素子のゲートに伝達されるべく構成され、
前記第２半導体素子のコレクタ電位は、前記第１半導体素子のソースに伝達されるべく構成され、
前記第１半導体素子のドレインと前記第３半導体素子のコレクタとの間に前記誘導素子が挿入され、
前記第１半導体素子のソースを整流素子のアノード、該第１半導体素子のドレインを整流素子のカソードとすることを特徴とする。
（１３）請求項１３に係る制御回路は、
第２制御端、エミッタ及びコレクタを有する第２半導体素子と、
第３制御端、エミッタ及びコレクタを有する第３半導体素子と、
第１抵抗素子と、第２抵抗素子と、誘導素子と、整流素子と、を備え、
前記第２制御端及び前記第３制御端には、前記第２抵抗素子を介して外部のバイアス電位が印加されるべく構成され、
前記第２半導体素子のエミッタ、コレクタ間には前記第１抵抗素子を介して外部の直流電源が供給する電流が流れるべく構成され、
前記第３半導体素子のエミッタ、コレクタ間には前記第２抵抗素子を介して外部の直流電源が供給する電流が流れるべく構成され、
前記第２半導体素子のエミッタ電位は、制御回路外の第１半導体素子のゲートに伝達されるべく構成され、
前記第２半導体素子のコレクタと前記制御回路外の第１半導体素子のソースとの間に前記誘導素子が挿入され、
前記第２半導体素子のコレクタに前記整流素子のアノードが接続され、該第２半導体素子のエミッタに該整流素子のカソードが接続され、
前記制御回路外の第１半導体素子のドレイン電位は、前記第３半導体素子のコレクタに伝達されるべく構成され、
前記制御回路外の第１半導体素子のソースを整流素子のアノード、該制御回路外の第１半導体素子のドレインを整流素子のカソードとして制御することを特徴とする。
（１４）請求項１４に係る制御回路は、
第２制御端、エミッタ及びコレクタを有する第２半導体素子と、
第３制御端、エミッタ及びコレクタを有する第３半導体素子と、
第１抵抗素子と、第２抵抗素子と、誘導素子と、を備え、
前記第２制御端及び前記第３制御端には、前記第２抵抗素子を介して外部のバイアス電位が印加されるべく構成され、
前記第２半導体素子のエミッタ、コレクタ間には前記第１抵抗素子を介して外部の直流電源が供給する電流が流れるべく構成され、
前記第３半導体素子のエミッタ、コレクタ間には前記第２抵抗素子を介して外部の直流電源が供給する電流が流れるべく構成され、
前記第２半導体素子のエミッタ電位は、制御回路外の第１半導体素子のゲートに伝達されるべく構成され、
前記第２半導体素子のコレクタ電位は、前記制御回路外の第１半導体素子のソースに伝達されるべく構成され、
前記制御回路外の第１半導体素子のドレインと前記第３半導体素子のコレクタとの間に前記誘導素子が挿入され、
前記制御回路外の第１半導体素子のソースを整流素子のアノード、該第１半導体素子のドレインを整流素子のカソードとして制御することを特徴とする。
（１５）請求項１５に係る制御回路は、
第２制御端、エミッタ及びコレクタを有する第２半導体素子と、
第３制御端、エミッタ及びコレクタを有する第３半導体素子と、
第１抵抗素子と、第２抵抗素子と、誘導素子と、整流素子と、を備え、
前記第２制御端及び前記第３制御端には、前記第２抵抗素子を介して外部のバイアス電位が印加されるべく構成され、
前記第２半導体素子のエミッタ、コレクタ間には前記第１抵抗素子を介して外部の直流電源が供給する電流が流れるべく構成され、
前記第３半導体素子のエミッタは開放され、
前記第２半導体素子のエミッタ電位は、制御回路外の第１半導体素子のゲートに伝達されるべく構成され、
前記第２半導体素子のコレクタと前記制御回路外の第１半導体素子のソースとの間に前記誘導素子が挿入され、
前記第２半導体素子のコレクタに前記整流素子のアノードが接続され、該第２半導体素子のエミッタに該整流素子のカソードが接続され、
前記制御回路外の第１半導体素子のドレイン電位は、前記第３半導体素子のコレクタに伝達されるべく構成され、
前記制御回路外の第１半導体素子のソースを整流素子のアノード、該制御回路外の第１半導体素子のドレインを整流素子のカソードとして制御することを特徴とする。
（１６）請求項１６に係る制御回路は、
第２制御端、エミッタ及びコレクタを有する第２半導体素子と、
第３制御端、エミッタ及びコレクタを有する第３半導体素子と、
第１抵抗素子と、第２抵抗素子と、誘導素子と、を備え、
前記第２制御端及び前記第３制御端には、前記第２抵抗素子を介して外部のバイアス電位が印加されるべく構成され、
前記第２半導体素子のエミッタ、コレクタ間には前記第１抵抗素子を介して外部の直流電源が供給する電流が流れるべく構成され、
前記第３半導体素子のエミッタは開放され、
前記第２半導体素子のエミッタ電位は、制御回路外の第１半導体素子のゲートに伝達されるべく構成され、
前記第２半導体素子のコレクタ電位は、前記制御回路外の第１半導体素子のソースに伝達されるべく構成され、
前記第１半導体素子のドレインと前記第３半導体素子のコレクタとの間に前記誘導素子が挿入され、
前記制御回路外の第１半導体素子のソースを整流素子のアノード、該制御回路外の第１半導体素子のドレインを整流素子のカソードとして制御することを特徴とする。
【発明の効果】
【０００７】
（Ａ）本発明による整流回路は、制御端を有する半導体素子を整流電流路に使用しているため、整流による順方向電圧降下が極めて小さく、極めて低電力損失である。
（Ｂ）本発明による整流回路は、制御端を有する半導体素子を整流電流路に使用し、該整流電流路の両端の電位を制御回路が比較し、該半導体素子の電流路の導通／非導通の制御をするので、該整流電流路の電流の逆流がない。
（Ｃ）本発明による制御回路は、制御端を有する半導体素子の組み合わせにより整流電流路を制御するので、該整流電流路の他端から一端への電流の逆流がない。
（Ｄ）本発明による整流回路は、制御回路と誘導素子の組み合わせにより整流電流路を制御するので、高い周波数の電流を整流する場合でも、該整流電流路の電流の逆流がない。
【図面の簡単な説明】
【０００８】
【図１】は、本発明による整流回路、制御回路の第１の実施の形態を示す回路構成図である。
【図２】は、本発明による整流回路、制御回路の第２の実施の形態を示す回路構成図である。
【図３】は、本発明による整流回路、制御回路の第３の実施の形態を示す回路構成図である。
【図４】は、本発明による整流回路、制御回路の第４の実施の形態を示す回路構成図である。
【図５】は、本発明による整流回路、制御回路の第５の実施の形態を示す回路構成図である。
【図６】は、本発明による整流回路、制御回路の第６の実施の形態を示す回路構成図である。
【図７】は、本発明による整流回路、制御回路の第７の実施の形態を示す回路構成図である。
【図８】は、本発明による整流回路、制御回路の第８の実施の形態を示す回路構成図である。
【発明を実施するための形態】
【０００９】
（１）第１の実施の形態
（１−１）回路構成
図１は、本発明による第１の実施の形態である整流回路及び該整流回路における整流電流路を構成する第１半導体素子であるＮチャネルＦＥＴＱ１を制御する制御回路を示す回路構成図である。
図１において破線で囲まれた部分が整流回路の一部を構成する該制御回路である。該制御回路は、第２半導体素子であるＮＰＮバイポーラトランジスタＱ２、第３半導体素子であるＮＰＮバイポーラトランジスタＱ３、第１抵抗素子である抵抗素子Ｒ１、第２抵抗素子である抵抗素子Ｒ２、整流素子であるショットキーバリアダイオードＤ１、整流素子であるダイオードＤ２及び端子Ｐで構成される。
破線で囲まれた制御回路の各素子において、すべてが制御回路としての動作に同時に参加する必要はない。
なお、特許請求の範囲で「制御回路」を請求する用語の中の「外部素子として構成される」は、当該破線で囲まれた制御回路以外の素子を表す。他の実施の形態でも同様。
【００１０】
以下、図１を参照して本発明の回路構成を説明する。
直流電源の正極電位を入力する端子Ｔ１（ダイオードでいうアノードに相当）、直流電源の正極電位を出力する端子Ｔ２（ダイオードでいうカソードに相当）が存在する。
端子Ｔ１に誘導素子であるインダクターＬの一端が接続され、インダクターＬの他端にはＦＥＴＱ１のソースＳが接続され、ＦＥＴＱ１のドレインＤは、端子Ｔ２に接続されている。電流は端子Ｔ１から端子Ｔ２へ、すなわち、ＦＥＴＱ１のソースＳからドレインＤへ流れる。ドレインＤからソースＳに向かう電流は遮断されるように制御される。
【００１１】
さらに、端子Ｔ１には、第２半導体素子であるＮＰＮバイポーラトランジスタＱ２のエミッタＥ及び整流素子であるダイオードＤ２のアノードが接続され、端子Ｔ２には、第３半導体素子であるＮＰＮバイポーラトランジスタＱ３のコレクタＣが接続される。
【００１２】
バイポーラトランジスタＱ２のベースＢとバイポーラトランジスタＱ３のベースＢが接続され、この接続部に整流素子であるショットキーバリアダイオードＤ１のアノード及び第２抵抗素子である抵抗素子Ｒ２の一端が接続され、抵抗素子Ｒ２の他端は、両バイポーラトランジスタＱ２、Ｑ３のベースＢにバイアス電位を供給する直流電源が印加される端子Ｔ３に接続される。
【００１３】
バイポーラトランジスタＱ３のエミッタＥは、抵抗素子Ｒ２の一端に接続される。すなわち、バイポーラトランジスタＱ３のベース、エミッタ間は短絡されている。
バイポーラトランジスタＱ２のコレクタＣには、第１抵抗素子である抵抗素子Ｒ１の一端、第１半導体素子であるＮチャネルＦＥＴＱ１のゲートＧ、ショットキーバリアダイオードＤ１（以下、ダイオードＤ１と省略する。）のカソード及び整流素子であるダイオードＤ２のカソードが接続され、抵抗素子Ｒ１の他端は、バイポーラトランジスタＱ２のコレクタＣ電位及びＦＥＴＱ１のゲート電位を供給する直流電源が印加される端子Ｔ３に接続される。
【００１４】
なお、バイポーラトランジスタＱ３はコレクタＣ接地として使用される。端子Ｔ２には外部の直流電源電位が印加されるため、耐圧がエミッタより高いコレクタを端子Ｔ２に接続している。また、バイポーラトランジスタＱ２はエミッタＥ接地として使用されるが、両バイポーラトランジスタＱ２、Ｑ３の動作特性をそろえるようにしている。
バイポーラトランジスタＱ２のエミッタＥは、インダクターＬの一端に接続される。
【００１５】
なお、バイポーラトランジスタＱ２、バイポーラトランジスタＱ３、抵抗素子Ｒ１、抵抗素子Ｒ２、ダイオードＤ１、ダイオードＤ２及び端子Ｐで構成される破線で囲まれた回路は、本発明の整流回路の一部である本発明の制御回路である。
ただし、以下（１）〜（３）の素子は、本制御回路の本質的動作において必要不可欠ではない。
（１）ダイオードＤ１は、整流動作の導通開始時の周波数特性を改善するためのもので、ダイオードＤ１を使用するか否かは、整流対象の電流の周波数による。したがって、ダイオードＤ１を回路から取り外し、バイポーラトランジスタＱ２のコレクタＣとベースＢが開放されたものでもよい。
【００１６】
（２）ダイオードＤ２は、インダクターＬとの組み合わせにより、整流動作の導通開始時の周波数特性を改善するためのもので、ダイオードＤ２を使用するか否かは、整流対象の電流の周波数による。したがって、ダイオードＤ２を回路から除去してもよい。
（３）本発明の制御回路には、バイポーラトランジスタＱ２のベース電位を外部から制御するための端子Ｐが設けられている。ただし、これも該制御回路の動作上必要不可欠ではない。この構成を必要とするか否かは、制御回路の用途による選択的事項である。
【００１７】
また、制御回路外である誘導素子であるインダクターＬも本整流回路において、整流動作の制御を支援する、すなわち、制御回路の制御支援素子でもあるが、制御において必要不可欠ではない。
インダクターＬ及びダイオードＤ２は、整流動作の導通開始時の周波数特性を改善するためのものである。インダクターＬ独自では整流動作の遮断時の周波数特性を改善するためのものである。
インダクターＬ、ダイオードＤ２を使用するか否かは、整流対象の電流の周波数による。したがって、インダクターＬを回路から取り外し、バイポーラトランジスタＱ２のエミッタＥとＦＥＴＱ１のソースＳを直結したものでもよい。この場合、ダイオードＤ２は不要である。
【００１８】
（１）第１の実施の形態
（１−２）回路動作
＜１−２−１．整流回路、制御回路の動作概要＞
図１を参照して本発明の第１の実施の形態である整流回路及び制御回路の回路動作を説明する。
ただし、本整流回路及び制御回路の動作に必須である事項を先に説明し、他は別途後述する。したがって、制御回路に含まれるが制御に必須ではないダイオードＤ１、ダイオードＤ２及び端子Ｐ、制御回路外であるインダクターＬを除去した説明を行う。
ダイオードＤ１、ダイオードＤ２は除去され、インダクターＬは除去されてインダクターＬの両端は短絡された状態とし、端子Ｐに制御信号を入力しない。
【００１９】
本発明の図１の回路における整流回路は、端子Ｔ１をアノードとし、端子Ｔ２をカソードとしたダイオードを構成し、端子Ｔ１、端子Ｔ２の電位を制御回路が比較しＦＥＴＱ１のゲートＧに印加する電位を制御し、ＦＥＴＱ１の導通／非導通を制御する。
【００２０】
なお、本発明の回路動作説明において、各素子の電位はバイポーラトランジスタＱ２のエミッタ電位を基準電位（＝端子Ｔ１の電位。）とする。各素子は端子Ｔ３に印加される直流正極性電位により動作する。バイポーラトランジスタＱ２のエミッタＥを接地する必要はないが、バイポーラトランジスタＱ２のエミッタＥを接地する場合は、このエミッタＥの電位は接地電位となる。
【００２１】
端子Ｔ１に負荷動作用の直流電源の一端を接続し、端子Ｔ２には負荷の一端を接続する。図１の回路には示されていないが、別の電流路により、該直流電源の他端と該負荷の他端を接続し直流電源と負荷間の電流路を構成する。
本発明の説明において、該直流電源の一端は正極性電位であり、該直流電源の他端は負極性電位とする。
【００２２】
（１−２−１）ＦＥＴＱ１を非導通とする動作概要
端子Ｔ１の電位をＶ１、端子Ｔ２の電位をＶ２とすると、Ｖ１≦Ｖ２ではバイポーラトランジスタＱ３は非導通又は少しだけ浅い導通状態にあり、バイポーラトランジスタＱ２は確実に導通するため、抵抗素子Ｒ１による電圧降下によりバイポーラトランジスタＱ２のコレクタＣの電位は低下し略０Ｖである（制御回路の動作）。この電位が伝達されるＦＥＴＱ１のゲート電位により、ＦＥＴＱ１は非導通である（制御回路の動作と併せて整流回路の動作となる。）。
すなわち、ＦＥＴＱ１のドレインＤからソースＳへ向かう電流は流れない。よって、端子Ｔ２は、ダイオードのカソード、端子Ｔ１は、ダイオードのアノードとして、図１の回路は動作する。
【００２３】
（１−２−２）ＦＥＴＱ１を導通とする動作概要
逆に、Ｖ１＞Ｖ２ではバイポーラトランジスタＱ３が導通し、バイポーラトランジスタＱ２は非導通であるため、抵抗素子Ｒ１による電圧降下がなく、バイポーラトランジスタＱ２のコレクタＣの電位は端子Ｔ３に印加された直流電源電圧まで上昇し（制御回路の動作）、この電位が伝達されるＦＥＴＱ１のゲート電位により、ＦＥＴＱ１を導通とする（制御回路の動作と併せて整流回路の動作となる。）。
すなわち、ＦＥＴＱ１のソースＳからドレインＤへ向かう電流は流れる。よって、端子Ｔ１は、ダイオードのアノード、端子Ｔ２は、ダイオードのカソードとして、図１の回路は動作する。
【００２４】
上記説明において補足すると、ＦＥＴＱ１が非導通のときは、ＦＥＴＱ１のドレインＤからソースＳに向かう電流は流れないことは勿論であるが、ＦＥＴＱ１のボディダイオードにより、ソースからドレイン方向へ向かう電流は流れることが可能である。ただし、Ｖ１≦Ｖ２においてＦＥＴＱ１が非導通となる前提条件があるため、ソースからドレイン方向へ向かう電流は有り得ない。
【００２５】
また、ＦＥＴＱ１が導通のときは、ＦＥＴＱ１のソースＳからドレインＤに向かう電流が流れることは勿論であるが、ＦＥＴＱ１のドレインＤからソースＳ方向へ向かう電流も流れることが可能である。ただし、Ｖ１＞Ｖ２のときにおいてＦＥＴＱ１が導通となる前提条件があるため、ＦＥＴＱ１ドレインからソース方向へ向かう電流は有り得ない。
ＦＥＴＱ１の導通時は、ＦＥＴＱ１のボディダイオードによらずＦＥＴＱ１の極めて低い導通抵抗によりソースからドレイン方向へ向かう電流を流すことができるので、ＰＮ接合ダイオードによる整流より遙かに有利である。
【００２６】
＜１−２−２．制御回路の詳細＞
以下、図１を参照して本発明の第１の実施の形態について、詳細な説明をする。ただし、以下の式（１−１）、式（１−２）の前提条件が存在する。
ＩＥＣ３／ｈｆｅ３＞ＩＣＥ２／ｈｆｅ２・・・・式（１−１）
式（１−１）は、ＩＢＣ３＞ＩＢＥ２を表している。
ｈｆｅ２・ｒ１＞ｈｆｅ３・ｒ２・・・・・・式（１−２）
式（１−１）は式（１−２）と等価である。
式（１−２）に基づき、場合の条件式を展開すると、以下の式が考えられる。
ｈｆｅ２＝ｈｆｅ３の場合、ｒ１＞ｒ２・・・式（２）
ｈｆｅ２＞ｈｆｅ３の場合、ｒ１≧ｒ２・・・式（３）
ｈｆｅ２≫ｈｆｅ３の場合、ｒ１＜ｒ２・・・式（４）
ｈｆｅ２＜ｈｆｅ３の場合は、ここでは考えない。
【００２７】
ただし、ｈｆｅ２はバイポーラトランジスタＱ２のエミッタＥ接地動作の電流増幅率、ｈｆｅ３はバイポーラトランジスタＱ３のコレクタＣ接地動作の電流増幅率。
ＩＢＥ２は、バイポーラトランジスタＱ２のベース電流、ＩＢＣ３は、バイポーラトランジスタＱ３のベース電流。
ＩＣＥ２は、バイポーラトランジスタＱ２のコレクタ電流、ＩＥＣ３はバイポーラトランジスタＱ３のエミッタ電流。
ｒ１は抵抗素子Ｒ１の抵抗値、ｒ２は抵抗素子Ｒ２の抵抗値である。
バイポーラトランジスタＱ２のエミッタ電位をＶｅ２、バイポーラトランジスタＱ３コレクタ電位をＶｃ３、Ｖｅ２＝Ｖ１、Ｖｃ３＝Ｖ２とする。
【００２８】
条件：Ａ１（Ｖｅ２＝Ｖｃ３）
Ｖｅ２＝Ｖｃ３（Ｖ１＝Ｖ２の状態。バイポーラトランジスタＱ２のエミッタ電位＝バイポーラトランジスタＱ３のコレクタ電位。）では、バイポーラトランジスタＱ３が少しだけ浅く導通し、バイポーラトランジスタＱ２が確実に導通する。
【００２９】
図１の回路では、ｈｆｅ２＞ｈｆｅ３と設定する。したがって、式（３）を適用する。
ｈｆｅ２＞ｈｆｅ３である理由は、バイポーラトランジスタＱ２はエミッタ接地、バイポーラトランジスタＱ３はコレクタ接地であるためである。よって、ＩＢＣ３＞ＩＢＥ２で表されるとおり、バイポーラトランジスタＱ３のベース電流は多く、バイポーラトランジスタＱ２のベース電流は少ない。
ただし、バイポーラトランジスタＱ２、Ｑ３は、同一の接地回路（両トランジスタをエミッタ接地とした場合など）において略同一のｈｆｅである場合の一例である。また、温度特性なども略同一のものを使用することが好適である。
【００３０】
図１において、上記、「ｈｆｅ２＞ｈｆｅ３」の場合、ｒ１≧ｒ２・・・式（３）が成立し、バイポーラトランジスタＱ２のエミッタＥ、バイポーラトランジスタＱ３のコレクタＣの電位が略同一であるとき、すなわち、両バイポーラトランジスタのベースバイアス電位が略同一、かつ「ｈｆｅ２＞ｈｆｅ３」の条件から、バイポーラトランジスタＱ２、Ｑ３を通常の導通状態とするためのベース電流は、結果的に、ＩＢＣ３＞ＩＢＥ２が要求される。したがって、バイポーラトランジスタＱ３を通常の導通をさせるためのベース順バイアス電圧ＶＢＣ３は、ＶＢＣ３＞ＶＢＥ２となる。
【００３１】
上記の条件において、バイポーラトランジスタＱ２とバイポーラトランジスタＱ３のベースは接続されているため、両ベース電位はＶ’ＢＣ３＝Ｖ’ＢＥ２となるように均衡し、
ＶＢＣ３＞Ｖ’ＢＣ３＝Ｖ’ＢＥ２＞ＶＢＥ２の状態で、ＶＢＣ３とＶＢＥ２との中間的電位に落ち着く。
したがって、バイポーラトランジスタＱ３のベースＢに実際に印加される電位Ｖ’ＢＣ３は、バイポーラトランジスタＱ３の通常の導通に必要な電位ＶＢＣ３を下回り、このため、ＩＢＣ３は、バイポーラトランジスタＱ３のベースＢに通常のベース順バイアス電圧ＶＢＣ３が印加されたときより少なくなる。
【００３２】
両バイポーラトランジスタのベース電位、Ｖ’ＢＣ３＝Ｖ’ＢＥ２による均衡で、ＩＢＣ３が減少するが、Ｒ２を流れる電流Ｉｒ２は、Ｉｒ２＝Ｖ３／ｒ２であり、ｒ２により制限されて変わらないので、ＩＢＣ３が減少した分だけＩＢＥ２が多く流れ、バイポーラトランジスタＱ２は、確実な導通状態を維持できる。
ここで、前述した「結果的に、ＩＢＣ３＞ＩＢＥ２が要求される」という要求条件下において、ＩＢＥ２は要求条件より多くなり、ＩＢＣ３は要求条件より少なくなる。
この場合、ＩＢＣ３、ＩＢＥ２の大小関係絶対値を厳密に論じる必要はなく、バイポーラトランジスタＱ２が確実に導通状態となることが確認されればよい。
【００３３】
ただし、Ｖ’ＢＥ２は、バイポーラトランジスタＱ２のエミッタ電位に対するベース電位、
Ｖ’ＢＣ３は、バイポーラトランジスタＱ３のコレクタ電位に対するベース電位。
これらは、実際に印加される電位。
ベース順バイアス電圧ＶＢＥ２は、バイポーラトランジスタＱ２のコレクタＣ、エミッタＥ間が通常に導通する電圧。
ベース順バイアス電圧ＶＢＣ３は、バイポーラトランジスタＱ３のエミッタＥ、コレクタＣ間が通常に導通する電圧である。
これらは、バイポーラトランジスタの物性に基づく電圧。
【００３４】
ＩＢＣ３＞ＩＢＥ２についてさらに説明を加えると、
ｈｆｅ２は、ｈｆｅ２＝ＩＣＥ２／ＩＢＥ２で表され、
ｈｆｅ３は、ｈｆｅ３＝ＩＥＣ３／ＩＢＣ３で表される。
ＩＣＥ２はｒ１の逆数の関数、ＩＥＣ３はｒ２の逆数の関数で表わされ、
ＩＥＣ３／ｈｆｅ３＞ＩＣＥ２／ｈｆｅ２・・・・式（１−１）と、
ｈｆｅ２＞ｈｆｅ３の場合、ｒ１≧ｒ２・・・式（３）のｒ１≧ｒ２の関係により、
ＩＥＣ３≧ＩＣＥ２の傾向にあり、さらに式（３）のｈｆｅ２＞ｈｆｅ３の関係により、
結果としてＩＢＣ３＞ＩＢＥ２となる。
ＩＢＣ３＞ＩＢＥ２であるため、電流量の少ないＩＢＥ２が流れるバイポーラトランジスタＱ２のベース順バイアス電圧ＶＢＥ２は、電流量の多いＩＢＣ３が流れるバイポーラトランジスタＱ３のベース順バイアス電圧ＶＢＣ３よりも小さい。
したがって、上記のとおり、ＶＢＣ３＞ＶＢＥ２となる。
【００３５】
ＩＥＣ３≒Ｖ３／ｒ２、ＩＣＥ２＝Ｖ３／ｒ１である。ただし、Ｖ３は端子Ｔ３に印加される直流電源電位である。
ここで、ＩＥＣ３≒Ｖ３／ｒ２であり、ＩＥＣ３＝Ｖ３／ｒ２ではないのは、抵抗素子Ｒ２には、バイポーラトランジスタＱ２及び／又はＱ３にベース電流を流すためである。
【００３６】
バイポーラトランジスタＱ２は確実に導通するため、バイポーラトランジスタＱ２のコレクタＣ電位は低下し略０Ｖであり、この電位が印加されるＦＥＴＱ１のゲートＧにおいて、ＦＥＴＱ１は非導通である。このため、ＦＥＴＱ１のドレインＤから、ソースＳに電流は流れず、ダイオードの逆方向電流阻止の機能を有する。
【００３７】
条件：Ｂ１（Ｖｅ２＜Ｖｃ３’）
Ｖｅ２＜Ｖｃ３’（Ｖ１＜Ｖ２の状態。バイポーラトランジスタＱ２のエミッタ電位＜バイポーラトランジスタＱ３のコレクタ電位。）では、バイポーラトランジスタＱ３が非導通であり、バイポーラトランジスタＱ２が確実に導通する。
Ｖｅ２＜Ｖｃ３’を別の表現をすると、Ｖｅ２＜Ｖｃ３’は、Ｖｅ２＝Ｖｃ３＋Ｖαと表現できる。
上記条件：Ａ１の説明に加え、バイポーラトランジスタＱ３のコレクタＣの電位がＶｃ３からＶα上昇すると、バイポーラトランジスタＱ３は、定められた自己のコレクタＣ、ベースＢ間の電位差を維持するため、バイポーラトランジスタＱ３のベース電位がＶα上昇することになる。このため、バイポーラトランジスタＱ３のベースＢと同電位であるバイポーラトランジスタＱ２のベースＢ電位は、さらに上昇し、バイポーラトランジスタＱ２は確実に導通する。
【００３８】
したがって、バイポーラトランジスタＱ２のコレクタＣの電位は低下し略０Ｖであり、この電位が印加されるＦＥＴＱ１のゲートＧにおいて、ＦＥＴＱ１は非導通である。このため、ＦＥＴＱ１のドレインＤから、ソースＳに電流は流れず、ダイオードの逆方向電流阻止の機能を有する。
【００３９】
なお、バイポーラトランジスタＱ３が非導通となる理由は、バイポーラトランジスタＱ３のベースＢにとっては、コレクタ側から逆バイアス電圧が印加されたこととなり、ベース電流が流れなくなるためである。
【００４０】
条件：Ｃ１（Ｖｅ２＞Ｖｃ３”）
Ｖｅ２＞Ｖｃ３”（Ｖ１＞Ｖ２の状態。バイポーラトランジスタＱ２のエミッタ電位＞バイポーラトランジスタＱ３のコレクタ電位。）では、バイポーラトランジスタＱ３が導通し、バイポーラトランジスタＱ２が非導通となる。
Ｖｅ２＞Ｖｃ３”を別の表現をすると、Ｖｅ２＞Ｖｃ３”は、Ｖｅ２＝Ｖｃ３−Ｖβと表現できる。
【００４１】
上記条件Ａ１の説明に加え、バイポーラトランジスタＱ３のコレクタＣの電位がＶｃ３からＶβ低下すると、定められた自己のコレクタＣ、ベースＢ間の電位差を維持するため、バイポーラトランジスタＱ３のベース電位がＶβ低下することになる。このため、バイポーラトランジスタＱ３のベースＢと同電位であるバイポーラトランジスタＱ２のベースＢ電位は低下し、バイポーラトランジスタＱ２は非導通となる。
【００４２】
したがって、バイポーラトランジスタＱ２のコレクタＣ電位は上昇し、端子Ｔ３に印加される直流電源電位となり、この電位が印加されるＦＥＴＱ１のゲートＧにおいて、ＦＥＴＱ１は導通となる。このため、ＦＥＴＱ１のソースＳから、ドレインＤに電流が流れ、ＦＥＴＱ１のソースＳは、ダイオードのアノード、ＦＥＴＱ１のドレインＤは、ダイオードのカソードの機能を有する。
【００４３】
なお、バイポーラトランジスタＱ３が導通となる理由は、バイポーラトランジスタＱ３のベースＢにとっては、コレクタＣ側から順バイアス電圧が印加されたこととなり、ベース電流が充分流れるためである。
【００４４】
（１−３）回路動作２
図１を参照して本発明の第１の実施の形態である整流回路及び制御回路の付加的回路動作を説明する。
なお、以下の説明において、「（１−２）回路動作」において説明した事項と関連し重複するところは割愛する。本回路構成は、「（１−１）回路構成」の説明のとおりである。
【００４５】
＜１−３−１．ダイオードＤ１を含む動作説明＞
このダイオードＤ１は、前述した「（１−２）回路動作」において説明した整流回路の高周波応答特性を良好する目的で、本発明の制御回路に挿入される。
なお、ダイオードＤ１は、ショットキーバリアダイオード等、順方向電圧降下がバイポーラトランジスタＱ２のＰＮ接合順方向電圧降下よりも小さいものを使用する。
【００４６】
バイポーラトランジスタＱ２のベースにベース飽和電流以上の電流を流すと該ベースに少数キャリアが蓄積され、バイポーラトランジスタＱ２を非導通とするときにバイポーラトランジスタＱ２のコレクタ電流の立ち下がり遅延が発生する。
したがって、バイポーラトランジスタＱ２のコレクタ電位の立ち上がり遅延により、このを印加されるＦＥＴＱ１に導通立ち上がり遅延が発生し、整流回路の導通応答周波数特性が悪くなる。
よって、バイポーラトランジスタＱ２のベース電流が飽和しないように、ダイオードＤ１により該ベース電流バイパス回路を構成する。
【００４７】
ダイオードＤ１は、バイポーラトランジスタＱ２のベースＢ、エミッタＥ間のＰＮ接合の順方向電圧降下（Ｖｐｎとする）より小さい順方向電圧降下特性（Ｖｓｂとする）を有するショットキーバリアダイオード等を使用する。
Ｖｐｎは０．６ｖ〜０．７ｖ程度、Ｖｓｂは０．４ｖ〜０．５ｖ程度であるので、バイポーラトランジスタＱ２のベースＢに印加された電位により、ベース電流の他、ダイオードＤ１からバイポーラトランジスタＱ２のコレクタＣ、エミッタＥ間にも電流を流し、ベース電流の飽和現象を防止する。
したがって、少数キャリアの蓄積を防止して、バイポーラトランジスタＱ２の非導通への遷移を高速化し、バイポーラトランジスタＱ２のコレクタ電位の立ち上がりを高速化し、ＦＥＴＱ１の導通遷移を高速とする。
【００４８】
Ｖｐｎ＞Ｖｓｂの順方向電圧降下の相違はあるが、両者に流れる電流が相互に均衡するため、ＰＮ接合及びショットキーバリア等の両方のダイオードに電流が流れる。
【００４９】
ダイオードＤ１を付加することにより、高周波で電流をスイッチングするスイッチング電源等の高周波パルスの電流の立ち上がり部分をＦＥＴＱ１の低導通抵抗で整流できるため電力損失が少なく、これらの装置の整流用ダイオードとして好適である。よって、本発明の整流回路を使用することで、従来の複雑な制御を要する同期整流回路にとって替わる電源回路を構成できる。
【００５０】
＜１−３−２．インダクターＬを含む動作説明＞
＜Ａ．遮断遷移時＞
（１）本発明の整流回路が導通状態である場合、急激にＶ１＜Ｖ２となった瞬間、インダクターＬ他端に電位Ｖ２ｓが印加される。Ｖ２ｓ＝Ｖ２−Ｖｄｓである。Ｖｄｓは、ＦＥＴＱ１の導通電圧降下である。インダクターＬの一端の電位はＶ１のままである。Ｖ２ｓとＶ１の電位差がインダクターＬの両端に発生する。この電位差Ｖｄｉｆは、Ｖｄｉｆ＝Ｖ２−Ｖ１−Ｖｄｓである。
【００５１】
Ｖｄｉｆ＋Ｖｄｓ＝Ｖ２−Ｖ１の電位差は、バイポーラトランジスタＱ２のエミッタ電位を基準として、バイポーラトランジスタＱ３のコレクタＣに正極性電位として印加される。バイポーラトランジスタＱ３のコレクタ電位が急激に上昇するので、バイポーラトランジスタＱ３、Ｑ２のベース電位が急激に上昇し、バイポーラトランジスタＱ２は急激に導通する。したがって、ＦＥＴＱ１のゲートＧに蓄積された電荷は急激に放電し、ＦＥＴＱ１は急激に非導通となる。
この瞬間では、インダクターＬに発生する高リアクタンスのため端子Ｔ２から端子Ｔ１へ電流は流れない。
【００５２】
上記、急激にＶ１＜Ｖ２となる現象は、以下の事象が想定される。
ａ．端子Ｔ１に印加される直流電源の電位Ｖ１が急激に低下する。
ｂ．端子Ｔ２に外部から高い電位Ｖ２が急激に印加される。
ｃ．この整流回路をスイッチング電源等の高周波パルス電流を整流させる。
これらの事象が発生したときインダクターＬが存在しない（スルー状態である）場合、上記、ａ、ｂ、ｃにそれぞれ対応して以下の現象が発生する。
ａ．端子Ｔ２に並列接続されている他の電源から端子Ｔ１へ電流が流れ、端子Ｔ１に接続されている機器を損傷する危惧がある。
ｂ．端子Ｔ２から端子Ｔ１へ電流が流れ、端子Ｔ１に接続されている機器を損傷する危惧がある。
ｃ．逆流による整流損失が多くなる。
【００５３】
（２）本発明の整流回路が導通状態で電流を流している場合、急激に電流が減少した瞬間、インダクターＬに逆起電力が発生し、この電圧により、バイポーラトランジスタＱ２のエミッタ電位より、バイポーラトランジスタＱ３のコレクタ電位を上急激に上昇させるため、バイポーラトランジスタＱ３、Ｑ２のベース電位が急激に上昇し、バイポーラトランジスタＱ２は急激に導通する。したがって、ＦＥＴＱ１のゲートＧに蓄積された電荷は急激に放電し、ＦＥＴＱ１は急激に非導通となる。
【００５４】
＜Ｂ．導通遷移時＞
端子Ｔ１に直流電源の電位Ｖ１が印加された瞬間、インダクターＬの高リアクタンスのため、ダイオードＤ２のアノードとＦＥＴＱ１のソース間に電位差を急激に発生させる。この電位差はＦＥＴＱ１のソース電位を基準としてダイオードＤ２のアノード電位を急激に高い正極性とするため、ダイオードＤ２のカソード電位がＦＥＴＱ１のゲートＧの電位を急激に上昇させ、ＦＥＴＱ１が高速に導通する。
すなわち、ＦＥＴＱ１のソース電位が０Ｖであれば、ＦＥＴＱ１のゲート電位はＶ１となる。
【００５５】
インダクターＬ及びダイオードＤ２を挿入することにより、本発明の整流回路は高速に電流を導通／遮断できる。したがって、高速スイッチングするスイッチング電源等の電流を整流するのに低電力損失で好適な整流回路を実現する。
【００５６】
なお、「（１−２）回路動作」の説明で、「インダクターＬの両端は短絡された状態」であるとの説明をした。該インダクターＬを含む場合においても、「（１−２）回路動作」の説明に変更はない。すなわち、本発明の制御回路はインダクターＬを「含む／含まない」に関わらず同様な回路動作をする。
その他の素子であるダイオードＤ１、ダイオードＤ２も、「（１−２）回路動作」の説明した制御回路の本質動作に影響しない。
【００５７】
高周電流波整流が要求されるスイッチング電源等の用途ではなく、通常の商用交流を整流するか、ＯＲｉｎｇＦＥＴダイオード回路（直流）等に使用する場合等は、「（１−２）回路動作」の説明のとおり、逆流しないのでインダクターＬ、ダイオードＤ１、Ｄ２を必要としない。
【００５８】
＜１−３−３．端子Ｐを含む動作説明＞
本発明の整流回路が非導通状態のとき、バイポーラトランジスタＱ２のエミッタ電位を基準として、端子Ｐに、負電位、０Ｖ又はバイポーラトランジスタＱ２を導通させない正極性電位を印加することにより、バイポーラトランジスタＱ２を非導通状態とし、ＦＥＴＱ１を導通状態とする。したがって、本発明の整流回路が逆流を阻止しているときでも本整流回路は導通状態に遷移する。
【００５９】
本発明の整流回路の端子Ｔ１、端子Ｔ２の電位が、Ｖ１≦Ｖ２である場合、本発明の制御回路によりＶ１≦Ｖ２を検出し、ＦＥＴＱ１を非導通状態とする制御が為されている。したがって、ＦＥＴＱ１のドレインＤからソースＳには電流が流れない。
【００６０】
この状態において、端子Ｐに上記の電位（負電位、０Ｖ又はバイポーラトランジスタＱ２を導通させない正極性電位）を強制的に印加する（簡単には端子ＰをバイポーラトランジスタＱ２のエミッタＥに接続する。）ことにより、バイポーラトランジスタＱ２のベースＢに印加されていた「ベース順バイアス電圧ＶＢＥ２」以上の電位が消滅し、バイポーラトランジスタＱ２は非導通状態となり、ＦＥＴＱ１は導通状態となる。
したがって、本整流回路は、「（１−２）回路動作」において説明した通常の導通状態とは相違するＦＥＴＱ１のドレインＤからソースＳに電流を流すことができる。
すなわち、逆方向電流を流すことができる。
【００６１】
用途としては、図示しないが、端子Ｐにパルス電位を印加し、本発明の整流回路を導通制御することによりＰＦＣ（ｐｏｗｅｒ  ｆａｃｔｏｒ  ｃｏｒｒｅｃｔｉｏｎ）回路の整流用ダイオードとして使用することができる。これにより、整流回路の力率改善に寄与できる。すなわち、通常は整流用ダイオードとして機能しているが、ダイオード電流とは逆方向の電流を流すことができるためである。
【００６２】
（２）第２の実施の形態
（２−１）回路構成
図２は、本発明による第２の実施の形態である整流回路及び該整流回路における整流電流路を構成する第１半導体素子であるＮチャネルＦＥＴＱ１を制御する制御回路を示す回路構成図である。
図２において破線で囲まれた部分が整流回路の一部を構成する該制御回路である。該制御回路は、第２半導体素子であるＮＰＮバイポーラトランジスタＱ２、第３半導体素子であるＮＰＮバイポーラトランジスタＱ３、第１抵抗素子である抵抗素子Ｒ１、第２抵抗素子である抵抗素子Ｒ２、整流素子であるショットキーバリアダイオードＤ１及び端子Ｐで構成される。
【００６３】
以下、図２を参照して本発明の回路構成を説明するが、図２は、本発明の第１の実施の形態である図１と共通する部分が多い。したがって、図２において図１と相違する部分のみを説明し、図１と共通する部分は図１の説明を援用して図２全体の説明は割愛する。
なお、図２における各素子の符号は図１と同一とし、図１と図２の各素子のスペックの相違はあっても同一の作用をもたらすものとする。
【００６４】
図２におけるインダクターＬは、ＦＥＴＱ１のドレインＤと端子Ｔ２との間に挿入される。したがって、バイポーラトランジスタＱ２のエミッタＥとＦＥＴＱ１のソースＳは直結される。バイポーラトランジスタＱ３のコレクタＣは端子Ｔ２とインダクターＬの他端に接続に接続される。したがって、バイポーラトランジスタＱ３のコレクタ電位とＦＥＴＱ１のドレインＤ電位は同一ではない。
【００６５】
（２）第２の実施の形態
（２−２）回路動作
図２を参照して本発明の第２の実施の形態である整流回路及び制御回路の回路動作を説明するが、本実施の形態は、第１の実施の形態における図１の動作説明と重複する部分が多い。
したがって、第１の実施の形態における図１の動作説明を援用し、図１と関連し重複する事項の説明は割愛し、相違する事項のみ説明する。
【００６６】
本発明の第２の実施の形態では、インダクターＬの挿入位置が第１の実施の形態とは相違するが、整流回路の整流動作及び制御回路の本質的制御動作においては第１の実施の形態と同一である。
すなわち、第１の実施の形態の「（１−２）回路動作」の説明で、「インダクターＬの両端は短絡された状態」であるとの説明をした。第２の実施の形態である図２のインダクターＬを含む場合においても、「（１−２）回路動作」の説明に変更はない。すなわち、本発明の制御回路は、整流回路にインダクターＬを「含む／含まない」に関わらず同様な回路動作をする。ダイオードＤ２も同様である。
【００６７】
したがって、「（２−２）回路動作」の説明は、「（１−２）回路動作」の説明と同一であるためこれを援用し、「（２−２）回路動作」において説明を割愛する。
【００６８】
（２−３）回路動作２
図２を参照して本発明の第２の実施の形態である整流回路及び制御回路の回路動作を説明する。
＜２−３−１．ダイオードＤ１を含む動作説明＞
この説明は、第１の実施の形態における「（１−３）回路動作２」の＜１−３−１．ダイオードＤ１を含む動作説明＞」と同一であるため、これを援用し、重複する説明を割愛する。
【００６９】
＜２−３−２．インダクターＬを含む動作説明＞
本発明の整流回路が導通状態で電流を流しているとき、端子Ｔ２（インダクターＬの他端）に外部から電位Ｖ２が急激に印加され、Ｖ１＜Ｖ２となった瞬間、電位Ｖ２は、バイポーラトランジスタＱ３のコレクタＣに直ちに印加されるが、ＦＥＴＱ１のドレインＤと端子Ｔ２間にはインダクターＬが介在されるため、ＦＥＴＱ１のドレインＤには電位Ｖ２が遅れて印加される。
【００７０】
このため、本発明の制御回路は直ちに整流回路の遮断動作を開始するが、ＦＥＴＱ１のドレインＤに伝達される電位Ｖ２（正確には、インダクターＬによる電圧降下があるが。）は遅延する。
すなわち、制御回路がＦＥＴＱ１を非導通状態とする時間を、インダクターＬによる電位伝達の遅延で稼ぐ。これは、制御回路でも制御信号電位の遅れが発生しているが、インダクターＬに発生する高リアクタンスによる電位伝達の遅延が大であることを利用している。したがって、本発明の整流回路は、急激な逆方向電圧が印加されても逆流を阻止できる。
【００７１】
前述したが、スイッチング電源の整流回路のように、高周波パルス電流を整流する場合には、整流素子に急激な逆方向電圧が印加されるため整流素子の高周波応答が悪いと逆流のため整流効率が低下する。
本発明の整流回路は、このような電源装置の整流回路に好適である。
【００７２】
なお、「（１−２）回路動作」の説明で、「インダクターＬの両端は短絡された状態」を前提に説明をしたが、該インダクターＬを含む場合においても、「（１−２）回路動作」の説明に変更はない。すなわち、本発明の制御回路は、インダクターＬの有無に関わらず同様な回路動作をする。
【００７３】
＜２−３−３．端子Ｐを含む動作説明＞
第１の実施の形態の「＜１−３−３．端子Ｐを含む動作説明＞」での説明を援用し、重複する説明を割愛する。
【００７４】
（３）第３の実施の形態
（３−１）回路構成
図３は、本発明による第３の実施の形態である整流回路及び該整流回路における整流電流路を構成する第１半導体素子であるＮチャネルＦＥＴＱ１を制御する制御回路を示す回路構成図である。
図３において破線で囲まれた部分が整流回路の一部を構成する該制御回路である。該制御回路は、第２半導体素子であるＮＰＮバイポーラトランジスタＱ２、第３半導体素子であるＮＰＮバイポーラトランジスタＱ３、第１抵抗素子である抵抗素子Ｒ１、第２抵抗素子である抵抗素子Ｒ２、整流素子であるショットキーバリアダイオードＤ１、整流素子であるダイオードＤ２及び端子Ｐで構成される。
【００７５】
以下、図３を参照して本発明の回路構成を説明するが、図３は、本発明の第１の実施の形態である図１と共通する部分が多い。したがって、図３において図１と相違する部分のみを説明し、図１と共通する部分は図１の説明を援用して図３全体の説明は割愛する。
なお、図３における各素子の符号は図１と同一とし、図１と図２の各素子のスペックの相違はあっても同一の作用をもたらすものとする。
【００７６】
図３と図１との相違点は、破線で囲まれた制御回路のバイポーラトランジスタＱ２のコレクタＣとエミッタＥが入れ替えてある点である。すなわち、図１のバイポーラトランジスタＱ２はエミッタ接地回路動作であり、図３はコレクタ接地回路動作である。
接地という表現を用いたが、接地する必要はない。第１の実施の形態で説明したとおり、整流回路の基準電位が、図１では、バイポーラトランジスタＱ２のエミッタＥ、図３では、バイポーラトランジスタＱ２のコレクタＣである。
これ以外に図３と図１の相違点はない。
【００７７】
（３）第３の実施の形態
（３−２）回路動作
＜３−２−１．整流回路、制御回路の動作概要＞
図３を参照して本発明の第３の実施の形態である整流回路及び制御回路の回路動作を説明する。
【００７８】
ただし、本整流回路及び制御回路の動作に必須である事項を先に説明し、他は別途後述する。したがって、制御回路に含まれるが制御に必須ではないダイオードＤ１、ダイオードＤ２及び端子Ｐ、制御回路外であるインダクターＬを除去した説明を行う。
ダイオードＤ１、Ｄ２は除去され、インダクターＬは除去されインダクターＬの両端は短絡された状態とし、端子Ｐに制御信号を入力しない。
【００７９】
本発明の図１の回路における整流回路は、端子Ｔ１をアノードとし、端子Ｔ２をカソードとしたダイオードを構成し、端子Ｔ１、端子Ｔ２に印加される電位を制御回路が比較しＦＥＴＱ１のゲートＧに印加する電位を制御し、ＦＥＴＱ１の導通／非導通を制御する。
【００８０】
なお、本発明の回路動作説明において、各素子の電位はバイポーラトランジスタＱ２のコレクタ電位を基準電位（＝端子Ｔ１の電位。）とし、各素子は端子Ｔ３に印加される直流正極性電位により動作する。バイポーラトランジスタＱ２のコレクタＣを接地する場合は、このコレクタＣの電位は接地電位となる。
【００８１】
端子Ｔ１に負荷動作用の直流電源の一端を接続し、端子Ｔ２には負荷の一端を接続する。図１の回路には示されていないが、別の電流路により、該直流電源の他端と負荷の他端を接続し直流電源と負荷間の電流路を構成する。
本発明の説明において、該直流電源の一端は正極性電位であり、該直流電源の他端は負極性電位とする。
【００８２】
（３−２−１）ＦＥＴＱ１を非導通とする動作概要
端子Ｔ１の電位をＶ１、端子Ｔ２の電位をＶ２とすると、Ｖ１≦Ｖ２ではバイポーラトランジスタＱ３は非導通又は少しだけ浅い導通状態にあり、バイポーラトランジスタＱ２は確実に導通するため、抵抗素子Ｒ１による電圧降下によりバイポーラトランジスタＱ２のエミッタＥの電位は低下し略０Ｖである（制御回路の動作）。この電位が伝達されるＦＥＴＱ１のゲート電位により、ＦＥＴＱ１は非導通である（制御回路の動作と併せて整流回路の動作となる。）。
すなわち、ＦＥＴＱ１のドレインＤからソースＳへ向かう電流は流れない。よって、端子Ｔ２は、ダイオードのカソード、端子Ｔ１は、ダイオードのアノードとして、図１の回路は動作する。
【００８３】
（３−２−２）ＦＥＴＱ１を導通とする動作概要
逆に、Ｖ１＞Ｖ２ではバイポーラトランジスタＱ３が導通し、バイポーラトランジスタＱ２は非導通であるため、抵抗素子Ｒ１による電圧降下がなく、バイポーラトランジスタＱ２のエミッタＥの電位は端子Ｔ３に印加された直流電源電圧まで上昇し（制御回路の動作）、この電位が伝達されるＦＥＴＱ１のゲート電位により、ＦＥＴＱ１を導通とする（制御回路の動作と併せて整流回路の動作となる。）。
すなわち、ＦＥＴＱ１のソースＳからドレインＤへ向かう電流は流れる。よって、端子Ｔ１は、ダイオードのアノード、端子Ｔ２は、ダイオードのカソードとして、図１の回路は動作する。
【００８４】
上記説明において補足すると、ＦＥＴＱ１が非導通のときは、ＦＥＴＱ１のドレインＤからソースＳに向かう電流は流れないことは勿論であるが、ＦＥＴＱ１のボディダイオードにより、ソースからドレイン方向へ向かう電流は流れることが可能である。ただし、Ｖ１≦Ｖ２においてＦＥＴＱ１が非導通となる前提条件があるため、ソースからドレイン方向へ向かう電流は有り得ない。
【００８５】
また、ＦＥＴＱ１が導通のときは、ＦＥＴＱ１のソースＳからドレインＤに向かう電流が流れることは勿論であるが、ＦＥＴＱ１のドレインＤからソースＳ方向へ向かう電流も流れることが可能である。ただし、Ｖ１＞Ｖ２のときにおいてＦＥＴＱ１が導通となる前提条件があるため、ＦＥＴＱ１ドレインからソース方向へ向かう電流は有り得ない。
ＦＥＴＱ１の導通時は、ＦＥＴＱ１のボディダイオードによらずＦＥＴＱ１の極めて低い導通抵抗によりソースからドレイン方向へ向かう電流を流すことができるので、ＰＮ接合ダイオードによる整流より遙かに有利である。
【００８６】
＜３−２−２．制御回路の詳細＞
以下、図３を参照して本発明の第３の実施の形態について、詳細な説明をする。ただし、以下の式（３−１）、式（３−２）の前提条件が存在する。
ＩＥＣ３／ｈｆｅ３＞ＩＥＣ２／ｈｆｅ２・・・・式（３−１）
式（３−１）は、ＩＢＣ３＞ＩＢＣ２を表している。
ｈｆｅ２・ｒ１＞ｈｆｅ３・ｒ２・・・・・・式（３−２）
式（３−１）は式（３−２）と等価である。
式（３−２）に基づき、場合の条件式を展開すると、以下の式が考えられる。
ｈｆｅ２＝ｈｆｅ３の場合、ｒ１＞ｒ２・・・式（５）
ｈｆｅ２＞ｈｆｅ３の場合、ｒ１≧ｒ２・・・式（６）
ｈｆｅ２≫ｈｆｅ３の場合、ｒ１＜ｒ２・・・式（７）
ｈｆｅ２＜ｈｆｅ３の場合は、ここでは考えない。
【００８７】
ただし、ｈｆｅ２はバイポーラトランジスタＱ２のコレクタ接地動作の電流増幅率、ｈｆｅ３はバイポーラトランジスタＱ３のコレクタ接地動作の電流増幅率。
ＩＢＣ２は、バイポーラトランジスタＱ２のベース電流、ＩＢＣ３は、バイポーラトランジスタＱ３のベース電流。
ＩＥＣ２は、バイポーラトランジスタＱ２のエミッタ電流、ＩＥＣ３はバイポーラトランジスタＱ３のエミッタ電流。
ｒ１は抵抗素子Ｒ１の抵抗値、ｒ２は抵抗素子Ｒ２の抵抗値である。
バイポーラトランジスタＱ２のコレクタ電位をＶｃ２、バイポーラトランジスタＱ３コレクタ電位をＶｃ３、Ｖｃ２＝Ｖ１、Ｖｃ３＝Ｖ２とする。
【００８８】
条件：Ａ３（Ｖｃ２＝Ｖｃ３）
Ｖｃ２＝Ｖｃ３（Ｖ１＝Ｖ２の状態。バイポーラトランジスタＱ２のコレクタ電位＝バイポーラトランジスタＱ３のコレクタ電位。）では、バイポーラトランジスタＱ３が少しだけ浅く導通し、バイポーラトランジスタＱ２が確実に導通する。
【００８９】
図３の回路では、ｈｆｅ２＞ｈｆｅ３と設定する。したがって、式（６）を適用する。
ｈｆｅ２＞ｈｆｅ３である理由は、バイポーラトランジスタＱ２、Ｑ３は、同一の接地回路（両トランジスタをコレクタ接地とした場合など）において、バイポーラトランジスタＱ２の電流増幅率をバイポーラトランジスタＱ３のそれより大きいものを選定する。
なお、温度特性などは、略同一のものを使用することが好適である。
【００９０】
図３において、上記、「ｈｆｅ２＞ｈｆｅ３」の場合、ｒ１≧ｒ２・・・式（６）が成立し、バイポーラトランジスタＱ２のコレクタＣ、バイポーラトランジスタＱ３のコレクタＣの電位が略同一であるとき、すなわち、両バイポーラトランジスタのベースバイアス電位が略同一、かつ「ｈｆｅ２＞ｈｆｅ３」の条件から、バイポーラトランジスタＱ２、Ｑ３を通常の導通状態とするためのベース電流は、結果的に、ＩＢＣ３＞ＩＢＣ２が要求される。したがって、バイポーラトランジスタＱ３を通常の導通をさせるためのベース順バイアス電圧ＶＢＣ３は、ＶＢＣ３＞ＶＢＣ２となる。
【００９１】
上記の条件において、バイポーラトランジスタＱ２とバイポーラトランジスタＱ３のベースは接続されているため、両ベース電位はＶ’ＢＣ３＝Ｖ’ＢＣ２となるように均衡し、
ＶＢＣ３＞Ｖ’ＢＣ３＝Ｖ’ＢＣ２＞ＶＢＣ２の状態で、ＶＢＣ３とＶＢＣ２との中間的電位に落ち着く。
したがって、バイポーラトランジスタＱ３のベースＢに実際に印加される電位Ｖ’ＢＣ３は、バイポーラトランジスタＱ３の通常の導通に必要な電位ＶＢＣ３を下回り、このため、ＩＢＣ３は、バイポーラトランジスタＱ３のベースＢに通常のベース順バイアス電圧ＶＢＣ３が印加されたときより少なくなる。
【００９２】
両バイポーラトランジスタのベース電位、Ｖ’ＢＣ３＝Ｖ’ＢＣ２による均衡で、ＩＢＣ３が減少するが、Ｒ２を流れる電流Ｉｒ２は、Ｉｒ２＝Ｖ３／ｒ２であり、ｒ２により制限されて変わらないので、ＩＢＣ３が減少した分だけＩＢＣ２が多く流れ、バイポーラトランジスタＱ２は、確実な導通状態を維持できる。
ここで、前述した「結果的に、ＩＢＣ３＞ＩＢＣ２が要求される」という要求条件下において、ＩＢＣ２は要求条件より多くなり、ＩＢＣ３＞は要求条件より少なくなる。
この場合、ＩＢＣ３、ＩＢＣ２の大小関係絶対値を厳密に論じる必要はなく、バイポーラトランジスタＱ２が確実に導通状態となることが確認されればよい。
【００９３】
ただし、Ｖ’ＢＣ２は、バイポーラトランジスタＱ２のコレクタ電位に対するベース電位、
Ｖ’ＢＣ３は、バイポーラトランジスタＱ３のコレクタ電位に対するベース電位。
これらは、実際に印加される電位。
ベース順バイアス電圧ＶＢＣ２は、バイポーラトランジスタＱ２のエミッタＥ、コレクタＣ間が通常に導通する電圧。
ベース順バイアス電圧ＶＢＣ３は、バイポーラトランジスタＱ３のエミッタＥ、コレクタＣ間が通常に導通する電圧である。
これらは、バイポーラトランジスタの物性に基づく電圧。
【００９４】
ＩＢＣ３＞ＩＢＣ２についてさらに説明を加えると、
ｈｆｅ２は、ｈｆｅ２＝ＩＥＣ２／ＩＢＣ２で表され、
ｈｆｅ３は、ｈｆｅ３＝ＩＥＣ３／ＩＢＣ３で表される。
ＩＥＣ２はｒ１の逆数の関数、ＩＥＣ３はｒ２の逆数の関数で表わされ、
ＩＥＣ３／ｈｆｅ３＞ＩＥＣ２／ｈｆｅ２・・・・式（３−１）と、
ｈｆｅ２＞ｈｆｅ３の場合、ｒ１≧ｒ２・・・式（６）のｒ１≧ｒ２の関係により、
ＩＥＣ３≧ＩＥＣ２の傾向にあり、さらに式（６）のｈｆｅ２＞ｈｆｅ３の関係により、
結果としてＩＢＣ３＞ＩＢＣ２となる。
ＩＢＣ３＞ＩＢＣ２であるため、電流量の少ないＩＢＣ２が流れるバイポーラトランジスタＱ２のベース順バイアス電圧ＶＢＣ２は、電流量の多いＩＢＣ３が流れるバイポーラトランジスタＱ３のベース順バイアス電圧ＶＢＣ３よりも小さい。
したがって、上記のとおり、ＶＢＣ３＞ＶＢＣ２となる。
【００９５】
ＩＥＣ３≒Ｖ３／ｒ２、ＩＥＣ２＝Ｖ３／ｒ１である。ただし、Ｖ３は端子Ｔ３に印加される直流電源電位である。
ここで、ＩＥＣ３≒Ｖ３／ｒ２であり、ＩＥＣ３＝Ｖ３／ｒ２ではないのは、抵抗素子Ｒ２には、バイポーラトランジスタＱ２及び／又はＱ３にベース電流を流すためである。
【００９６】
バイポーラトランジスタＱ２は確実に導通するため、バイポーラトランジスタＱ２のエミッタ電位は低下し略０Ｖであり、この電位が印加されるＦＥＴＱ１のゲートＧにおいて、ＦＥＴＱ１は非導通である。このため、ＦＥＴＱ１のドレインＤから、ソースＳに電流は流れず、ダイオードの逆方向電流阻止の機能を有する。
【００９７】
条件：Ｂ３（Ｖｃ２＜Ｖｃ３’）
Ｖｃ２＜Ｖｃ３’（Ｖ１＜Ｖ２の状態。バイポーラトランジスタＱ２のコレクタ電位＜バイポーラトランジスタＱ３のコレクタ電位。）では、バイポーラトランジスタＱ３が非導通であり、バイポーラトランジスタＱ２が確実に導通する。
Ｖｃ２＜Ｖｃ３’を別の表現をすると、Ｖｃ２＜Ｖｃ３’は、Ｖｃ２＝Ｖｃ３＋Ｖαと表現できる。
上記条件：Ａ３の説明に加え、バイポーラトランジスタＱ３のコレクタＣの電位がＶｃ３からＶα上昇すると、バイポーラトランジスタＱ３は、定められた自己のコレクタＣ、ベースＢ間電位差を維持するため、ベース電位がＶα上昇することになる。このため、バイポーラトランジスタＱ３のベースＢと同電位であるバイポーラトランジスタＱ２のベースＢ電位は、さらに上昇し、バイポーラトランジスタＱ２は確実に導通する。
【００９８】
したがって、バイポーラトランジスタＱ２のエミッタＥの電位は低下し略０Ｖであり、この電位が印加されるＦＥＴＱ１のゲートＧにおいて、ＦＥＴＱ１は非導通である。このため、ＦＥＴＱ１のドレインＤから、ソースＳに電流は流れず、ダイオードの逆方向電流阻止の機能を有する。
【００９９】
なお、バイポーラトランジスタＱ３が非導通となる理由は、バイポーラトランジスタＱ３のベースＢにとっては、コレクタ側から逆バイアス電圧が印加されたこととなり、ベース電流が流れなくなるためである。
【０１００】
条件：Ｃ３（Ｖｃ２＞Ｖｃ３”）
Ｖｃ２＞Ｖｃ３”（Ｖ１＞Ｖ２の状態。バイポーラトランジスタＱ２のコレクタＣ電位＞バイポーラトランジスタＱ３のコレクタ電位。）では、バイポーラトランジスタＱ３が導通し、バイポーラトランジスタＱ２が非導通となる。
Ｖｃ２＞Ｖｃ３”を別の表現をすると、Ｖｃ２＞Ｖｃ３”は、Ｖｃ２＝Ｖｃ３−Ｖβと表現できる。
【０１０１】
上記条件Ａ３の説明に加え、バイポーラトランジスタＱ３のコレクタＣの電位がＶｃ３からＶβ低下すると、定められた自己のコレクタＣ、ベースＢ間電位差を維持するため、ベース電位がＶβ低下することになる。このため、バイポーラトランジスタＱ３のベースＢと同電位であるバイポーラトランジスタＱ２のベースＢ電位は低下し、バイポーラトランジスタＱ２は非導通となる。
【０１０２】
したがって、バイポーラトランジスタＱ２のエミッタ電位は上昇し、端子Ｔ３に印加される直流電源電位となり、この電位が印加されるＦＥＴＱ１のゲートＧにおいて、ＦＥＴＱ１は導通となる。このため、ＦＥＴＱ１のソースＳから、ドレインＤに電流が流れ、ＦＥＴＱ１のソースＳは、ダイオードのアノード、ＦＥＴＱ１のドレインＤは、ダイオードのカソードの機能を有する。
【０１０３】
なお、バイポーラトランジスタＱ３が導通となる理由は、バイポーラトランジスタＱ３のベースＢにとっては、コレクタＣ側から順バイアス電圧が印加されたこととなり、ベース電流が充分流れるためである。
【０１０４】
（３−３）回路動作２
図３を参照して本発明の第３の実施の形態である整流回路及び制御回路の回路動作を説明する。
【０１０５】
＜３−３−１．ダイオードＤ１を含む動作説明＞
この説明は、第１の実施の形態における「（１−３）回路動作２」の「＜１−３−１．ダイオードＤ１を含む動作説明＞」と同一であるため、これを援用し、重複する説明を割愛する。
【０１０６】
＜３−３−２．インダクターＬを含む動作説明＞
この説明は、第１の実施の形態における「（１−３）回路動作２」の「＜１−３−２．インダクターＬを含む動作説明＞」と同一であるため、これを援用し、重複する説明を割愛する。
【０１０７】
＜３−３−３．端子Ｐを含む動作説明＞
この説明は、第１の実施の形態における「（１−３）回路動作２」の「＜１−３−３．端子Ｐを含む動作説明＞」と同一であるため、これを援用し、重複する説明を割愛する。
【０１０８】
（４）第４の実施の形態
（４−１）回路構成
図４は、本発明による第４の実施の形態である整流回路及び該整流回路における整流電流路を構成する第１半導体素子であるＮチャネルＦＥＴＱ１を制御する制御回路を示す回路構成図である。
図４において破線で囲まれた部分が整流回路の一部を構成する該制御回路である。該制御回路は、第２半導体素子であるＮＰＮバイポーラトランジスタＱ２、第３半導体素子であるＮＰＮバイポーラトランジスタＱ３、第１抵抗素子である抵抗素子Ｒ１、第２抵抗素子である抵抗素子Ｒ２、整流素子であるショットキーバリアダイオードＤ１及び端子Ｐで構成される。
【０１０９】
以下、図４を参照して本発明の回路構成を説明するが、図４は、本発明の第２の実施の形態である図２と共通する部分が多く、また、本発明の第３の実施の形態である図３と共通する部分が多い。すなわち、図４は、インダクターＬの配置を図２と同様とし、バイポーラトランジスタＱ２の接地を図３同様とした図２と図３の合成回路である。
【０１１０】
本発明の実施の形態の図４の制御回路は、図３と同様にバイポーラトランジスタＱ２がコレクタ接地回路である。
また、インダクターＬの配設位置は、図２と同様に一端がＦＥＴＱ１のドレインＤに、他端が端子Ｔ２に接続されている。
【０１１１】
このように、図４は、図２と図３の合成回路であるため、図４に使用されている各素子は、図２と図３に使用されている各素子と同一のものである。よって、図４の各素子の符号は図２、図３と同一とし、図２と図３の回路構成の説明を援用し、図４全体の回路構成の説明を割愛する。
【０１１２】
（４）第４の実施の形態
（４−２）回路動作
＜４−２−１．整流回路、制御回路の動作概要＞
インダクターＬとダイオードＤ２の説明を除いて、第３の実施の形態の「＜３−２−１．整流回路、制御回路の動作概要＞」の説明と同一であるため、この説明を援用し、重複する説明を割愛する。インダクターＬの説明は第２の実施の形態の説明と同一であり、この説明を援用する。
＜４−２−２．制御回路の詳細＞
第３の実施の形態の「＜３−２−２．制御回路の詳細＞」の説明と同一であるため、この説明を援用し、重複する説明を割愛する。
【０１１３】
（４−３）回路動作２
＜４−３−１．ダイオードＤ１を含む動作説明＞
第３の実施の形態の「＜３−３−１．ダイオードＤ１を含む動作説明＞」と同様であるため、これを援用し重複する説明を割愛する。
【０１１４】
＜４−３−２．インダクターＬを含む動作説明＞
第２の実施の形態の「＜２−３−２．インダクターＬを含む動作説明＞」と同一であるため、これを援用し重複する説明を割愛する。
【０１１５】
＜４−３−３．端子Ｐを含む動作説明＞
第３の実施の形態の「＜３−３−３．端子Ｐを含む動作説明＞」と同一であるため、これを援用し重複する説明を割愛する。
【０１１６】
（５）第５の実施の形態
（５−１）回路構成
図５は、本発明による第５の実施の形態である整流回路及び該整流回路における整流電流路を構成する第１半導体素子であるＮチャネルＦＥＴＱ１を制御する制御回路を示す回路構成図である。
【０１１７】
第５の実施の形態における図５の回路は、第１の実施の形態における図１の回路において、バイポーラトランジスタＱ３のベースＢとエミッタＥ間の接続を開放した回路である。すなわち、図５においては、バイポーラトランジスタＱ３のエミッタに他の素子が接続されていない、電位も印加されない。
以上の点のみが、第１の実施の形態である図１と相違する。
したがって、図５の回路の各素子の符号は、図１の回路の各素子の符号と同一の符号を付し、図１の回路構成と共通するところは、図１の説明を援用し、重複する説明を割愛する。
【０１１８】
（５）第５の実施の形態
（５−２）回路動作
図５を参照して本発明の第５の実施の形態である整流回路及び制御回路の回路動作を説明する。
本発明の第５の実施の形態である図５の回路は、バイポーラトランジスタＱ３のベースＢとエミッタＥが接続されていない回路であり、バイポーラトランジスタＱ３のエミッタ電流は流れない。すなわち、本発明の第５の実施の形態における図５の破線で囲まれた制御回路が、本発明の第１の実施の形態である図１の破線で囲まれた制御回路の回路動作と相違するところは、この点に起因する。
本発明の第５の実施の形態の説明においても、第１の実施の形態の説明で使用した電位値、電流値、電流増幅率、抵抗値等の記号も同一の記号を使用し該記号の意義も同一とする。
【０１１９】
したがって、図５の回路動作の説明は、図１の回路動作の説明において、バイポーラトランジスタＱ３のベースＢとエミッタＥ間の接続を開放した回路動作について中心に説明し、図１と動作が共通する部分は図１の説明を援用し、重複する説明は割愛する。
【０１２０】
図５の回路において、バイポーラトランジスタＱ３のベースＢとエミッタＥ間は解放されているため、バイポーラトランジスタＱ３は、ベースＢがＰ型、コレクタＣがＮ型のＰＮ接合のダイオードとして機能する。
【０１２１】
＜５−２−１．整流回路、制御回路の動作概要＞
（５−２−１）ＦＥＴＱ１を非導通とする動作概要
端子Ｔ１の電位をＶ１、端子Ｔ２の電位をＶ２とすると、Ｖ１≦Ｖ２では、バイポーラトランジスタＱ３のベースＢ、コレクタＣ間に、コレクタ電位を基準として、ベース順方向電圧降下ＶＢＣ３＝約０．６Ｖの標準的ＰＮ接合電位差が発生し、バイポーラトランジスタＱ３と共通ベース電位を有するバイポーラトランジスタＱ２のベース電位によりバイポーラトランジスタＱ２は確実に導通する。
【０１２２】
図５の回路では、バイポーラトランジスタＱ３のエミッタ電流が流れないため、
ＩＢＣ３＋ＩＢＥ２＝Ｖ３／ｒ２であり、Ｖ３／ｒ２が一定であれば、第１〜第４の実施の形態である図１〜図４においてバイポーラトランジスタＱ３のエミッタ電流が流れるときよりも、バイポーラトランジスタＱ３のエミッタ電流が流れないときの方が、ＩＢＣ３は少し多い。このため、バイポーラトランジスタＱ３のベース電位は図１〜図４におけるよりも少し高くなり、バイポーラトランジスタＱ２のベース電位も高くなる。
【０１２３】
したがって、バイポーラトランジスタＱ２の電流路は導通状態にあり、抵抗素子Ｒ１による電圧降下によりバイポーラトランジスタＱ２のコレクタＣの電位は低下し略０Ｖである（制御回路の動作）。
この電位が伝達されるＦＥＴＱ１のゲート電位により、ＦＥＴＱ１は非導通である（制御回路の動作と併せて整流回路の動作）。
すなわち、ＦＥＴＱ１のドレインＤからソースＳへ向かう電流は流れない。よって、端子Ｔ１は、ダイオードのアノード、端子Ｔ２は、ダイオードのカソードとして、図５の回路は動作する。
【０１２４】
（５−２−２）ＦＥＴＱ１を導通とする動作概要
逆に、Ｖ１＞Ｖ２では、第１の実施の形態と同様にバイポーラトランジスタＱ３のベースＢの電位が低下し、バイポーラトランジスタＱ２は非導通となるため、抵抗素子Ｒ１による電圧降下がなく、バイポーラトランジスタＱ２のコレクタＣの電位は端子Ｔ３に印加された直流電源電圧Ｖ３まで上昇し（制御回路の動作）、この電位が伝達されるＦＥＴＱ１のゲート電位により、ＦＥＴＱ１を導通とする（制御回路の動作と併せて整流回路の動作）。
すなわち、ＦＥＴＱ１のソースからドレインへ向かう電流は流れる。よって、端子Ｔ１は、ダイオードのアノード、端子Ｔ２は、ダイオードのカソードとして、図５の回路は動作する。
【０１２５】
＜５−２−２．制御回路の詳細＞
以下、図５を参照して本発明の第５の実施の形態について、詳細な説明をする。ただし、以下の式（５−１）の前提条件が存在する。
ＩＢＣ３＞ＩＣＥ２／ｈｆｅ２・・・式（５−１）
ＩＢＣ３＞ＩＢＥ２・・・式（５−２）
式（５−１）は式（５−２）を意味する。すなわち、バイポーラトランジスタＱ２のベース電流ＩＢＥ２をバイポーラトランジスタＱ３のベース電流ＩＢＣ３より小さく設定する。
【０１２６】
バイポーラトランジスタＱ２のコレクタ電流ＩＣＥ２は、ＩＣＥ２＝Ｖ３／ｒ１であり、バイポーラトランジスタＱ２の電流増幅率がｈｆｅ２のとき、バイポーラトランジスタＱ２のベース電流ＩＢＥ２は、ＩＢＥ２＝Ｖ３／ｒ１／ｈｆｅ２となる。
バイポーラトランジスタＱ３のベース電流ＩＢＣ３と、バイポーラトランジスタＱ２のベース電流ＩＢＥ２の和、ＩＢＣ３＋ＩＢＥ２は、Ｖ３／ｒ２で制限されるため、
ＩＢＣ３＋ＩＢＥ２＝Ｖ３／ｒ２となる。
（ＩＢＣ３＋Ｖ３／ｒ１／ｈｆｅ２）＝Ｖ３／ｒ２・・・式（５−３）となる。
【０１２７】
ただし、ＩＢＣ３は、バイポーラトランジスタＱ３のエミッタＥ開放時のバイポーラトランジスタＱ３のベース電流。
ＶＢＣ３は、バイポーラトランジスタＱ３のエミッタＥ開放時のバイポーラトランジスタＱ３のコレクタ電位に対するベース電位。また、ＶＢＣ３は、ベース順バイアス電圧であり、バイポーラトランジスタＱ３のエミッタＥ、コレクタＣ間が通常に導通する電圧である。
これらは、バイポーラトランジスタの物性に基づく電圧。
ＩＣＥ２は、バイポーラトランジスタＱ２のコレクタ電流。
【０１２８】
条件：Ａ５（Ｖｅ２＝Ｖｃ３）
Ｖｅ２＝Ｖｃ３（Ｖ１＝Ｖ２の状態。バイポーラトランジスタＱ２のエミッタ電位＝バイポーラトランジスタＱ３のコレクタ電位。）
バイポーラトランジスタＱ３のベース順方向電圧降下ＶＢＣ３が約０．６Ｖ（標準的ＰＮ接合ダイオードの順バイアス電圧）であるので、この電圧より低いバイポーラトランジスタＱ２のベース順バイアス電圧ＶＢＥ２においては、バイポーラトランジスタＱ３と共通ベース電位を有するバイポーラトランジスタＱ２のベース電位によりバイポーラトランジスタＱ２は確実に導通する。バイポーラトランジスタＱ２のベース順バイアス電圧ＶＢＥ２は小さいものを使用する。ＩＢＣ３＞ＩＢＥ２という条件からもＶＢＥ２は小さくなる。
【０１２９】
前提条件、ＩＢＣ３＞ＩＢＥ２・・・式（５−２）と、ＶＢＣ３＞ＶＢＥ２から、第１の実施の形態における「＜１−２−２．制御回路の詳細＞の条件：Ａ１」の説明を援用し、
ＶＢＣ３＞Ｖ’ＢＣ３＝Ｖ’ＢＥ２＞ＶＢＥ２であり、バイポーラトランジスタＱ２のエミッタ電位＝バイポーラトランジスタＱ３のコレクタ電位であれば、ベース電位を共通とするバイポーラトランジスタＱ２とバイポーラトランジスタＱ３において、このときのバイポーラトランジスタＱ２のベース電位Ｖ’ＢＥ２は、バイポーラトランジスタＱ２のベース電流ＩＢＥ２＝ＩＣＥ２／ｈｆｅ２で定められたバイポーラトランジスタＱ２のベース順バイアス電圧ＶＢＥ２より高い（Ｖ’ＢＥ２＞ＶＢＥ２）。
バイポーラトランジスタＱ２のベース電位は、バイポーラトランジスタＱ２のベース順バイアス電圧ＶＢＥ２と、バイポーラトランジスタＱ３のベース順バイアス電圧ＶＢＣ３とで合成された電位（Ｖ’ＢＣ３＝Ｖ’ＢＥ２）となり、バイポーラトランジスタＱ２を充分導通とするためのベース順方向電圧を得る。
【０１３０】
ただし、Ｖ’ＢＣ３＝Ｖ’ＢＥ２は、ベースＢを共通電位とするバイポーラトランジスタそれぞれＱ３、Ｑ２の条件Ａ５におけるベース電位である。
すなわち、Ｖ’ＢＥ２は、電位ＶＢＣ３とＶＢＥ２が均衡した電位である。
バイポーラトランジスタＱ２とバイポーラトランジスタＱ３のベースは接続されているため、両ベース電位はＶ’ＢＣ３＝Ｖ’ＢＥ２となるようＶＢＣ３＞Ｖ’ＢＣ３＝Ｖ’ＢＥ２＞ＶＢＥ２で均衡する。
【０１３１】
このように、バイポーラトランジスタＱ２は確実に導通するため、バイポーラトランジスタＱ２のエミッタ電位は低下し略０Ｖであり、この電位が印加されるＦＥＴＱ１のゲートにおいて、ＦＥＴＱ１は非導通である。このため、ＦＥＴＱ１のドレインＤから、ソースＳに電流は流れず、ダイオードの逆方向電流阻止の機能を有する。
【０１３２】
条件：Ｂ５（Ｖｅ２＜Ｖｃ３’）
Ｖｅ２＜Ｖｃ３’（Ｖ１＜Ｖ２の状態。バイポーラトランジスタＱ２のエミッタ電位＜バイポーラトランジスタＱ３のコレクタ電位。）では、バイポーラトランジスタＱ２が確実に導通する。
Ｖｅ２＜Ｖｃ３’を別の表現をすると、Ｖｅ２＜Ｖｃ３’は、Ｖｅ２＝Ｖｃ３＋Ｖαと表現できる。
上記条件Ａ５の説明に加え、バイポーラトランジスタＱ３のコレクタＣの電位がＶｃ３からＶα上昇すると、バイポーラトランジスタＱ３は、定められた自己のコレクタＣ、ベースＢ間電位差を維持するため、ベース電位がＶα上昇することになる。このため、バイポーラトランジスタＱ３のベースＢと同電位であるバイポーラトランジスタＱ２のベースＢ電位は、さらに上昇し、バイポーラトランジスタＱ２は確実に導通する。
【０１３３】
したがって、バイポーラトランジスタＱ２のコレクタＣの電位は低下し略０Ｖであり、この電位が印加されるＦＥＴＱ１のゲートにおいて、ＦＥＴＱ１は非導通である。このため、ＦＥＴＱ１のドレインＤから、ソースＳに電流は流れず、ダイオードの逆方向電流阻止の機能を有する。
【０１３４】
条件：Ｃ５（Ｖｅ２＞Ｖｃ３”）
Ｖｅ２＞Ｖｃ３”（Ｖ１＞Ｖ２）
これは、Ｖ１＞Ｖ２（バイポーラトランジスタＱ２のエミッタ電位＞バイポーラトランジスタＱ３のコレクタ電位。）であり、バイポーラトランジスタＱ２が非導通となる。
Ｖｅ２＞Ｖｃ３”を別の表現をすると、Ｖｅ２＞Ｖｃ３”は、Ｖｅ２＝Ｖｃ３−Ｖβと表現できる。
上記条件Ａ５の説明に加え、バイポーラトランジスタＱ３のコレクタＣの電位がＶｃ３からＶβ低下すると、バイポーラトランジスタＱ３は、定められた自己のコレクタＣ、ベースＢ間電位差を維持するため、ベース電位がＶβ低下することになる。このため、バイポーラトランジスタＱ３のベースＢと同電位であるバイポーラトランジスタＱ２のベースＢ電位は低下し、バイポーラトランジスタＱ２は非導通となる。
【０１３５】
したがって、バイポーラトランジスタＱ２のコレクタ電位は上昇し、端子Ｔ３に印加される直流電源電位となり、この電位が印加されるＦＥＴＱ１のゲート電位において、ＦＥＴＱ１は導通となる。
【０１３６】
（５−３）回路動作２
＜５−３−１．ダイオードＤ１を含む動作説明＞
第１の実施の形態の「＜１−３−１．ダイオードＤ１を含む動作説明＞」と同一であるため、これを援用し重複する説明を割愛する。
【０１３７】
＜５−３−２．インダクターＬを含む動作説明＞
第１の実施の形態の「＜１−３−２．インダクターＬを含む動作説明＞」と同一であるため、これを援用し重複する説明を割愛する。
【０１３８】
＜５−３−３．端子Ｐを含む動作説明＞
第１の実施の形態の「＜１−３−３．端子Ｐを含む動作説明＞」と同一であるため、これを援用し重複する説明を割愛する。
【０１３９】
（６）第６の実施の形態
（６−１）回路構成
図６は、本発明による第６の実施の形態である整流回路及び該整流回路における整流電流路を構成する第１半導体素子であるＮチャネルＦＥＴＱ１を制御する制御回路を示す回路構成図である。
【０１４０】
第６の実施の形態における図６の回路は、第５の実施の形態における図５の回路において、インダクターＬが、バイポーラトランジスタＱ２のエミッタＥとＦＥＴＱ１のソースＳとの間に配設されていたものを移動し、インダクターＬの一端をＦＥＴＱ１のドレインＤに接続し他端を端子Ｔ２に接続替えした回路である。またダイオードＤ２を除去している。
すなわち、インダクターＬの構成、ダイオードＤ２なしの構成は、第２の実施の形態である図２と同じ構成である。
図６においては、以上の点のみが第５の実施の形態である図５と相違し他は同一である。
したがって、図６の回路の各素子の符号は、図５、図２の回路の各素子の符号と同一の符号を付し、図５、図２の回路構成と共通するところは、図５、図２の説明を援用し、重複する説明を割愛する。
【０１４１】
（６）第６の実施の形態
（６−２）回路動作
図６を参照して本発明の第６の実施の形態である整流回路及び制御回路の回路動作を説明する。図６は、図５と共通する回路動作が多く、また、図２の一部と共通するところがある。したがって、図５及び図２の回路動作と共通するところは、図５、図２の説明を援用し、重複する説明を割愛する。
【０１４２】
＜６−２−１．整流回路、制御回路の動作概要＞  
第５の実施の形態の「＜５−２−１．整流回路、制御回路の動作概要＞」と同一であるため、これを援用し重複する説明を割愛する。
【０１４３】
＜６−２−２．制御回路の詳細＞
第５の実施の形態の「＜５−２−２．制御回路の詳細＞」と同一であるため、これを援用し重複する説明を割愛する。
【０１４４】
（６−３）回路動作２
＜６−３−１．ダイオードＤ１を含む動作説明＞
第５の実施の形態の「＜５−３−１．ダイオードＤ１を含む動作説明＞」と同一であるため、これを援用し重複する説明を割愛する。
【０１４５】
＜６−３−２．インダクターＬを含む動作説明＞
第２の実施の形態の「＜２−３−２．インダクターＬを含む動作説明＞」と同一であるため、これを援用し重複する説明を割愛する。
【０１４６】
＜６−３−３．端子Ｐを含む動作説明＞
第５の実施の形態の「＜５−３−３．端子Ｐを含む動作説明＞」と同一であるため、これを援用し重複する説明を割愛する。
【０１４７】
（７）第７の実施の形態
（７−１）回路構成
図７は、本発明による第７の実施の形態である整流回路及び該整流回路における整流電流路を構成する第１半導体素子であるＮチャネルＦＥＴＱ１を制御する制御回路を示す回路構成図である。
【０１４８】
本実施の形態は、第５の実施の形態である図５と共通する部分が多い。
図７と図５との相違点は、破線で囲まれた制御回路のバイポーラトランジスタＱ２のコレクタＣとエミッタＥが入れ替えてある点である。すなわち、図５のバイポーラトランジスタＱ２はエミッタ接地回路動作であり、図７はコレクタ接地回路動作である。
接地という表現を用いたが、接地する必要はない。第５の実施の形態で説明したとおり、整流回路の基準電位が、図５では、バイポーラトランジスタＱ２のエミッタＥ、図７では、バイポーラトランジスタＱ２のコレクタＣである。
これ以外に図７と図５の相違点はない。
したがって、図７の回路の各素子の符号は、図５の回路の各素子の符号と同一の符号を付し、図５の回路構成と共通するところは、図５の説明を援用し、重複する説明を割愛する。
【０１４９】
（７）第７の実施の形態
（７−２）回路動作
図７を参照して本発明の第７の実施の形態である整流回路及び制御回路の回路動作を説明する。
【０１５０】
＜７−２−１．整流回路、制御回路の動作概要＞
（７−２−１）ＦＥＴＱ１を非導通とする動作概要
端子Ｔ１の電位をＶ１、端子Ｔ２の電位をＶ２とすると、Ｖ１≦Ｖ２では、バイポーラトランジスタＱ３のベースＢ、コレクタＣ間に、コレクタ電位を基準として、ベース順方向電圧降下ＶＢＣ３＝約０．６Ｖの標準的ＰＮ接合電位差が発生し、バイポーラトランジスタＱ３と共通ベース電位を有するバイポーラトランジスタＱ２のベース電位によりバイポーラトランジスタＱ２は確実に導通する。
【０１５１】
図７の回路では、バイポーラトランジスタＱ３のエミッタ電流が流れないため、
ＩＢＣ３＋ＩＢＣ２＝Ｖ３／ｒ２であり、Ｖ３／ｒ２が一定であれば、第１〜第４の実施の形態である図１〜図４においてバイポーラトランジスタＱ３のエミッタ電流が流れるときよりも、バイポーラトランジスタＱ３のエミッタ電流が流れないときの方が、ＩＢＣ３は少し多い。このため、バイポーラトランジスタＱ３のベース電位は図１〜図４におけるよりも少し高くなり、バイポーラトランジスタＱ２のベース電位も高くなる。
【０１５２】
したがって、バイポーラトランジスタＱ２の電流路は導通状態にあり、抵抗素子Ｒ１による電圧降下によりバイポーラトランジスタＱ２のエミッタＥの電位は低下し略０Ｖである（制御回路の動作）。
この電位が伝達されるＦＥＴＱ１のゲート電位により、ＦＥＴＱ１は非導通である（制御回路の動作と併せて整流回路の動作）。
すなわち、ＦＥＴＱ１のドレインＤからソースＳへ向かう電流は流れない。よって、端子Ｔ１は、ダイオードのアノード、端子Ｔ２は、ダイオードのカソードとして、図７の回路は動作する。
【０１５３】
（７−２−２）ＦＥＴＱ１を導通とする動作概要
逆に、Ｖ１＞Ｖ２では、第５の実施の形態と同様にバイポーラトランジスタＱ３のベースＢの電位が低下し、バイポーラトランジスタＱ２は非導通となるため、抵抗素子Ｒ１による電圧降下がなく、バイポーラトランジスタＱ２のエミッタＥの電位は端子Ｔ３に印加された直流電源電圧Ｖ３まで上昇し（制御回路の動作）、この電位が伝達されるＦＥＴＱ１のゲート電位により、ＦＥＴＱ１を導通とする（制御回路の動作と併せて整流回路の動作）。
【０１５４】
すなわち、ＦＥＴＱ１のソースからドレインへ向かう電流は流れる。よって、端子Ｔ１は、ダイオードのアノード、端子Ｔ２は、ダイオードのカソードとして、図７の回路は動作する。
【０１５５】
＜７−２−２．制御回路の詳細＞
以下、図７を参照して本発明の第７の実施の形態について、詳細な説明をする。ただし、以下の式（７−１）の前提条件が存在する。
ＩＢＣ３＞ＩＥＣ２／ｈｆｅ２・・・式（７−１）
ＩＢＣ３＞ＩＢＣ２・・・式（７−２）
式（７−１）は式（７−２）を意味する。すなわち、バイポーラトランジスタＱ２のベース電流ＩＢＣ２をバイポーラトランジスタＱ３のベース電流ＩＢＣ３より小さく設定する。
【０１５６】
バイポーラトランジスタＱ２のエミッタ電流ＩＥＣ２は、ＩＥＣ２＝Ｖ３／ｒ１であり、バイポーラトランジスタＱ２の電流増幅率がｈｆｅ２のとき、バイポーラトランジスタＱ２のベース電流ＩＢＣ２は、ＩＢＣ２＝Ｖ３／ｒ１／ｈｆｅ２となる。
バイポーラトランジスタＱ３のベース電流ＩＢＣ３と、バイポーラトランジスタＱ２のベース電流ＩＢＣ２の和、ＩＢＣ３＋ＩＢＣ２は、Ｖ３／ｒ２で制限されるため、
ＩＢＣ３＋ＩＢＣ２＝Ｖ３／ｒ２となる。
（ＩＢＣ３＋Ｖ３／ｒ１／ｈｆｅ２）＝Ｖ３／ｒ２・・・式（７−３）となる。
【０１５７】
ただし、ＩＢＣ３は、バイポーラトランジスタＱ３のエミッタＥ開放時のバイポーラトランジスタＱ３のベース電流。
ＶＢＣ３は、バイポーラトランジスタＱ３のエミッタＥ開放時のバイポーラトランジスタＱ３のコレクタ電位に対するベース電位。また、ＶＢＣ３は、ベース順バイアス電圧であり、バイポーラトランジスタＱ３のエミッタＥ、コレクタＣ間が通常に導通する電圧である。
これらは、バイポーラトランジスタの物性に基づく電圧。
ＩＥＣ２は、バイポーラトランジスタＱ２のエミッタ電流。
【０１５８】
条件：Ａ７（Ｖｃ２＝Ｖｃ３）
Ｖｃ２＝Ｖｃ３（Ｖ１＝Ｖ２の状態。バイポーラトランジスタＱ２のコレクタ電位＝バイポーラトランジスタＱ３のコレクタ電位。）
バイポーラトランジスタＱ３のベース順方向電圧降下ＶＢＣ３が約０．６Ｖ（標準的ＰＮ接合ダイオードの順バイアス電圧）であるので、この電圧より低いバイポーラトランジスタＱ２のベース順バイアス電圧ＶＢＣ２においては、バイポーラトランジスタＱ３と共通ベース電位を有するバイポーラトランジスタＱ２のベース電位によりバイポーラトランジスタＱ２は確実に導通する。バイポーラトランジスタＱ２のベース順バイアス電圧ＶＢＣ２は小さいものを使用する。ＩＢＣ３＞ＩＢＣ２という条件からもＶＢＣ２は小さくなる。
【０１５９】
前提条件、ＩＢＣ３＞ＩＢＣ２・・・式（７−２）と、ＶＢＣ３＞ＶＢＣ２から、第１の実施の形態における「＜１−２−２．制御回路の詳細＞の条件：Ａ１」の説明を援用し、
ＶＢＣ３＞Ｖ’ＢＣ３＝Ｖ’ＢＣ２＞ＶＢＣ２であり、バイポーラトランジスタＱ２のコレクタ電位＝バイポーラトランジスタＱ３のコレクタ電位であれば、ベース電位を共通とするバイポーラトランジスタＱ２とバイポーラトランジスタＱ３において、このときのバイポーラトランジスタＱ２のベース電位Ｖ’ＢＣ２は、バイポーラトランジスタＱ２のベース電流ＩＢＣ２＝ＩＥＣ２／ｈｆｅ２で定められたバイポーラトランジスタＱ２のベース順バイアス電圧ＶＢＣ２より高い（Ｖ’ＢＣ２＞ＶＢＣ２）。
バイポーラトランジスタＱ２のベース電位は、バイポーラトランジスタＱ２のベース順バイアス電圧ＶＢＣ２と、バイポーラトランジスタＱ３のベース順バイアス電圧ＶＢＣ３とで合成された電位（Ｖ’ＢＣ３＝Ｖ’ＢＣ２）となり、バイポーラトランジスタＱ２を充分導通とするためのベース順方向電圧を得る。
【０１６０】
ただし、Ｖ’ＢＣ３＝Ｖ’ＢＣ２は、ベースＢを共通電位とするバイポーラトランジスタそれぞれＱ３、Ｑ２の条件Ａ７におけるベース電位である。
すなわち、Ｖ’ＢＣ２は、電位ＶＢＣ３とＶＢＣ２が均衡した電位である。
バイポーラトランジスタＱ２とバイポーラトランジスタＱ３のベースは接続されているため、両ベース電位はＶ’ＢＣ３＝Ｖ’ＢＣ２となるようＶＢＣ３＞Ｖ’ＢＣ３＝Ｖ’ＢＣ２＞ＶＢＣ２で均衡する。
【０１６１】
このように、バイポーラトランジスタＱ２は確実に導通するため、バイポーラトランジスタＱ２のエミッタ電位は低下し略０Ｖであり、この電位が印加されるＦＥＴＱ１のゲートにおいて、ＦＥＴＱ１は非導通である。このため、ＦＥＴＱ１のドレインＤから、ソースＳに電流は流れず、ダイオードの逆方向電流阻止の機能を有する。
【０１６２】
条件：Ｂ７（Ｖｃ２＜Ｖｃ３’）
Ｖｃ２＜Ｖｃ３’（Ｖ１＜Ｖ２の状態。バイポーラトランジスタＱ２のコレクタ電位＜バイポーラトランジスタＱ３のコレクタ電位。）では、バイポーラトランジスタＱ２が確実に導通する。
Ｖｃ２＜Ｖｃ３’を別の表現をすると、Ｖｃ２＜Ｖｃ３’は、Ｖｃ２＝Ｖｃ３＋Ｖαと表現できる。
上記条件Ａ７の説明に加え、バイポーラトランジスタＱ３のコレクタＣの電位がＶｃ３からＶα上昇すると、バイポーラトランジスタＱ３は、定められた自己のコレクタＣ、ベースＢ間電位差を維持するため、ベース電位がＶα上昇することになる。このため、バイポーラトランジスタＱ３のベースＢと同電位であるバイポーラトランジスタＱ２のベースＢ電位は、さらに上昇し、バイポーラトランジスタＱ２は確実に導通する。
【０１６３】
したがって、バイポーラトランジスタＱ２のエミッタＥの電位は低下し略０Ｖであり、この電位が印加されるＦＥＴＱ１のゲートにおいて、ＦＥＴＱ１は非導通である。このため、ＦＥＴＱ１のドレインＤから、ソースＳに電流は流れず、ダイオードの逆方向電流阻止の機能を有する。
【０１６４】
条件：Ｃ７
Ｖｃ２＞Ｖｃ３”（Ｖ１＞Ｖ２）
これは、Ｖ１＞Ｖ２（バイポーラトランジスタＱ２のコレクタ電位＞バイポーラトランジスタＱ３のコレクタ電位。）であり、バイポーラトランジスタＱ２が非導通となる。
Ｖｃ２＞Ｖｃ３”を別の表現をすると、Ｖｃ２＞Ｖｃ３”は、Ｖｃ２＝Ｖｃ３−Ｖβと表現できる。
上記条件Ａ７の説明に加え、バイポーラトランジスタＱ３のコレクタＣの電位がＶｃ３からＶβ低下すると、バイポーラトランジスタＱ３は、定められた自己のコレクタＣ、ベースＢ間電位差を維持するため、ベース電位がＶβ低下することになる。このため、バイポーラトランジスタＱ３のベースＢと同電位であるバイポーラトランジスタＱ２のベースＢ電位は低下し、バイポーラトランジスタＱ２は非導通となる。
【０１６５】
したがって、バイポーラトランジスタＱ２のエミッタ電位は上昇し、端子Ｔ３に印加される直流電源電位となり、この電位が印加されるＦＥＴＱ１のゲート電位において、ＦＥＴＱ１は導通となる。
【０１６６】
（７−３）回路動作２
＜７−３−１．ダイオードＤ１を含む動作説明＞
第５の実施の形態の「＜５−３−１．ダイオードＤ１を含む動作説明＞」と同一であるため、これを援用し重複する説明を割愛する。
【０１６７】
＜７−３−２．インダクターＬを含む動作説明＞
第５の実施の形態の「＜５−３−２．インダクターＬを含む動作説明＞」と同一であるため、これを援用し重複する説明を割愛する。
【０１６８】
＜７−３−３．端子Ｐを含む動作説明＞
第５の実施の形態の「＜５−３−３．端子Ｐを含む動作説明＞」と同一であるため、これを援用し重複する説明を割愛する。
【０１６９】
（８）第８の実施の形態
（８−１）回路構成
図８は、本発明による第８の実施の形態である整流回路及び該整流回路における整流電流路を構成する第１半導体素子であるＮチャネルＦＥＴＱ１を制御する制御回路を示す回路構成図である。
【０１７０】
図８は、第７の実施の形態である図７において、インダクターＬをバイポーラトランジスタＱ２のコレクタＣとＦＥＴＱ１のソースＳとの間から除去し、インダクターＬの一端をＦＥＴＱ１のドレインＤに、インダクターＬの他端を端子Ｔ２に接続替えし、ダイオードＤ２を削除した回路である。
【０１７１】
したがって、図８の各素子は図７と同一であり、また、インダクターＬについては、図６の構成と同一である。したがって、図８の符号は、図７、図６と同一とし、図７、図６と共通する回路構成の説明は、図７、図６の説明を援用し、図７、図６と重複する説明は割愛する。
【０１７２】
（８）第８の実施の形態
（８−２）回路動作
図８を参照して本発明の第８の実施の形態である整流回路及び制御回路の回路動作を説明する。図８の回路動作は、インダクターＬとダイオードＤ２の説明を除いて図７と同一であり、この説明を援用する。
＜８−２−１．整流回路、制御回路の動作概要＞
第７の実施の形態の「＜７−２−１．整流回路、制御回路の動作概要＞」と同一であり、この説明を援用し、重複する説明を割愛する。
＜８−２−２．制御回路の詳細＞
第７の実施の形態の「＜７−２−２．制御回路の詳細＞」と同一であり、この説明を援用し、重複する説明を割愛する。
【０１７３】
（８−３）回路動作２
＜８−３−１．ダイオードＤ１を含む動作説明＞
第７の実施の形態の「＜７−３−１．ダイオードＤ１を含む動作説明＞」と同一であるため、これを援用し重複する説明を割愛する。
【０１７４】
＜８−３−２．インダクターＬを含む動作説明＞
第６の実施の形態の「＜６−３−２．インダクターＬを含む動作説明＞」と同一であるため、これを援用し重複する説明を割愛する。
【０１７５】
＜８−３−３．端子Ｐを含む動作説明＞
第７の実施の形態の「＜７−３−３．端子Ｐを含む動作説明＞」と同一であるため、これを援用し重複する説明を割愛する。
【符号の説明】
【０１７６】
Ｑ１〜Ｑ３        半導体素子
Ｒ１、Ｒ２        抵抗素子
Ｄ１、Ｄ２        整流素子
Ｌ                誘導素子
Ｔ１〜Ｔ３、Ｐ    端子
【図１】
0005632179.tif 000002
【図２】
0005632179.tif 000003
【図３】
0005632179.tif 000004
【図４】
0005632179.tif 000005
【図５】
0005632179.tif 000006
【図６】
0005632179.tif 000007
【図７】
0005632179.tif 000008
【図８】
0005632179.tif 000009