(57)【特許請求の範囲】
【請求項１】
第１面、並びに、当該第１面上に設けられた第１配線、第２配線および第３配線、を有する配線基板と、
前記第１面に対向する第２面を有する素子基板、前記第２面側に設けられた機能素子、および、前記第２面上に設けられた少なくとも連絡配線および追加連絡配線、を有して前記配線基板に実装されている少なくとも一つの実装部品と、を備え、
前記実装部品の前記機能素子は、前記第１配線と電気的に接続されており、
前記第２配線は、前記実装部品の前記連絡配線を介して電気的に接続されている二つ一組の部分配線を少なくとも一組含み、
前記第３配線は、前記実装部品の前記追加連絡配線を介して電気的に接続されている二つ一組の部分配線を少なくとも一組含み、
前記第１配線の途中を継断するための少なくとも一つのスイッチング素子を前記配線基板上に更に備え、当該スイッチング素子は、可動部と、当該可動部の駆動力を発生させるための第１駆動電極および第２駆動電極とを有し、第１駆動電極は、前記第２配線と電気的に接続されており、前記第２駆動電極は、前記第３配線と電気的に接続されている、集積型電子部品。
【請求項２】
前記実装部品の前記機能素子は、前記追加連絡配線と電気的に接続されている、請求項１に記載の集積型電子部品。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の電子部品が一体化されている集積型電子部品に関する。
【背景技術】
【０００２】
情報社会を支える大型コンピュータ、パーソナルコンピュータ、および移動通信端末などの情報処理装置においては、処理速度の高速化、並びに、装置の小型化、多機能化、および低消費電力化などが進められている。このような性能向上は、主に、装置に組み込まれる多数の半導体デバイス等の電子部品の高集積化や高性能化により図られる。複数の電子部品が一体化されている集積型電子部品は、例えば、表面に配線を伴う配線基板と、機能素子を伴って配線基板に実装された複数の実装部品とを備える。電子部品の集積化技術については、例えば下記の特許文献１，２に記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００２−２０３９３９号公報
【特許文献２】特開２００３−１１５５６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は、配線基板上の配線と当該配線基板に実装された実装部品側の機能素子との間において容量結合による寄生容量が発生するのを抑制するのに適した集積型電子部品を提供することを、目的とする。
【課題を解決するための手段】
【０００５】
本発明の一の側面によると集積型電子部品が提供される。この集積型電子部品は、配線基板、および、当該配線基板に実装されている少なくとも一つの実装部品を備える。配線基板は、第１面、並びに、当該第１面上に設けられた第１配線および第２配線を有する。実装部品は、配線基板の第１面に対向する第２面を有する素子基板と、第２面側に設けられた機能素子と、第２面上に設けられた少なくとも一つの連絡配線とを有する。実装部品の機能素子は、第１配線と電気的に接続されている。配線基板の第２配線は、実装部品の一の連絡配線を介して電気的に接続されている二つ一組の部分配線を少なくとも一組含む。
【発明の効果】
【０００６】
上記集積型電子部品は、実装部品側の機能素子と電気的に接続されて信号が伝搬可能な第１配線と共に、当該第１配線とは異なる第２配線を配線基板上に有するところ、当該第２配線と実装部品側の機能素子とが相対向するのを回避するのに適する。配線基板の第１面上の第２配線における二つの部分配線が、実装部品の素子基板の第２面上の連絡配線を介して電気的に接続されているため、第１面にて実装部品側の素子が対向する領域を通過して当該二つの部分配線を接続する配線を設ける必要がないからである。すなわち、本集積型電子部品では、配線基板の第１面において実装部品側の機能素子が対向する領域を通過するように第２配線を引き回す必要が、ないのである。第２配線と実装部品側の機能素子とが相対向するのを回避するのに適するこのような集積型電子部品は、第２配線と実装部品側の機能素子との間において容量結合による寄生容量が発生するのを、抑制するのに適する。具体的には、本集積型電子部品では、実装部品側の機能素子と電気的に接続されて信号が伝搬可能な配線基板上の第１配線とは異なる配線基板上の第２配線と、実装部品側の機能素子との間に、容量結合による寄生容量が発生するのを抑制することが可能である。このような集積型電子部品は、集積化される電子部品（前記の実装部品ないし機能素子を含む）について、特性劣化を防止するのに適する。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態に係る集積型電子部品（可変バンドパスフィルタ）の平面図（一部模式化）である。
【図２】第１の実施形態に係る集積型電子部品の平面図（一部模式化，一部透視化）である。
【図３】第１の実施形態に係る集積型電子部品の部分拡大平面図（一部模式化，一部透視化）である。
【図４】第１の実施形態に係る集積型電子部品の部分拡大平面図（一部透視化）である。
【図５】図４の線V−Vに沿った部分断面図である。
【図６】図４の線VI−VIに沿った部分断面図である。
【図７】図４の線VII−VIIに沿った部分断面図である。
【図８】図４の線VIII−VIIIに沿った部分断面図である。
【図９】図４の線IX−IXに沿った部分断面図である。
【図１０】図４の線X−Xに沿った部分断面図である。
【図１１】スイッチング素子およびその近傍の平面図である。
【図１２】図１１の線XII−XIIに沿った断面図である。
【図１３】第２の実施形態に係る集積型電子部品（可変バンドエリミネーションフィルタ）の平面図（一部模式化，一部透視化）である。
【図１４】第２の実施形態に係る集積型電子部品の部分拡大平面図（一部模式化，一部透視化）である。
【図１５】第２の実施形態に係る集積型電子部品の部分拡大平面図（一部透視化）である。
【図１６】図１５の線XVI−XVIに沿った部分断面図である。
【図１７】図１５の線XVII−XVIIに沿った部分断面図である。
【図１８】図１５の線XVIII−XVIIIに沿った部分断面図である。
【図１９】第３の実施形態に係る集積型電子部品（可変バンドパスフィルタ）の平面図（一部模式化）である。
【図２０】第３の実施形態に係る集積型電子部品の平面図（一部模式化，一部透視化）である。
【図２１】第３の実施形態に係る集積型電子部品の部分拡大平面図（一部模式化，一部透視化）である。
【図２２】第３の実施形態に係る集積型電子部品の部分拡大平面図（一部模式化，一部透視化）である。
【図２３】第３の実施形態に係る集積型電子部品の部分拡大平面図（一部透視化）である。
【図２４】図２３の線XXIV−XXIVに沿った部分断面図である。
【図２５】図２３の線XXV−XXVに沿った部分断面図である。
【図２６】図２３の線XXVI−XXVIに沿った部分断面図である。
【図２７】第３の実施形態に係る集積型電子部品の部分拡大平面図（一部透視化）である。
【図２８】図２７の線XXVIII−XXVIIIに沿った部分断面図である。
【図２９】図２７の線XXIX−XXIXに沿った部分断面図である。
【図３０】図２７の線XXX−XXXに沿った部分断面図である。
【図３１】第４の実施形態に係る集積型電子部品（可変移相器）の平面図（一部模式化）である。
【図３２】第４の実施形態に係る集積型電子部品の平面図（一部模式化，一部透視化）である。
【図３３】第４の実施形態に係る集積型電子部品の部分拡大平面図（一部透視化）である。
【図３４】図３３の線XXXIV−XXXIVに沿った部分断面図である。
【図３５】図３３の線XXXV−XXXVに沿った部分断面図である。
【図３６】図３３の線XXXVI−XXXVIに沿った部分断面図である。
【図３７】第４の実施形態に係る集積型電子部品の部分拡大平面図（一部透視化）である。
【図３８】図３７の線XXXVIII−XXXVIIIに沿った部分断面図である。
【図３９】図３７の線XXXIX−XXXIXに沿った部分断面図である。
【図４０】図３７の線XL−XLに沿った部分断面図である。
【図４１】第５の実施形態に係る集積型電子部品（可変インダクタ）の平面図（一部模式化，一部透視化）である。
【図４２】第５の実施形態に係る集積型電子部品の部分拡大平面図（一部透視化）である。
【図４３】図４２の線XLIII−XLIIIに沿った部分断面図である。
【図４４】図４２の線XLIV−XLIVに沿った部分断面図である。
【図４５】図４２の線XLV−XLVに沿った部分断面図である。
【図４６】第６の実施形態に係る集積型電子部品（キャパシタバンク）の平面図（一部模式化，一部透視化）である。
【図４７】第６の実施形態に係る集積型電子部品の部分拡大平面図（一部模式化，一部透視化）である。
【図４８】第６の実施形態に係る集積型電子部品の部分拡大平面図（一部透視化）である。
【図４９】図４８の線XLIX−XLIXに沿った部分断面図である。
【図５０】図４８の線L−Lに沿った部分断面図である。
【図５１】図４８の線LI−LIに沿った部分断面図である。
【発明を実施するための形態】
【０００８】
図１および図２は、本発明の第１の実施形態に係る集積型電子部品Ｘ１を表す。図１は集積型電子部品Ｘ１の平面図（一部模式化）であり、図２は集積型電子部品Ｘ１の平面図（一部模式化，一部透視化）である。また、図３は、集積型電子部品Ｘ１の部分拡大平面図（一部模式化，一部透視化）である。加えて、図４は、集積型電子部品Ｘ１の部分拡大平面図（一部透視化）である。そして、図５から図１０は、それぞれ、図４の線V−V、線VI−VI、線VII−VII、線VIII−VIII、線IX−IX、および線X−Xに沿った部分断面図である。
【０００９】
集積型電子部品Ｘ１は、通過を許容する信号の周波数帯域が可変のバンドパスフィルタであり、配線基板１０と、複数の実装部品２０（図１および図２では一部の実装部品２０を省略）と、複数のスイッチング素子３０（図１から図３では模式的に表す）とを備える。可変のバンドパスフィルタは、例えば、携帯電話など無線通信機器におけるＲＦ回路部の構成要素として用いることができる。
【００１０】
配線基板１０は、基板１１と、配線１２，１３，１４とを有する。基板１１は、例えばシリコン基板であり、実装対象面１１ａを有する。配線１２は、基板１１の実装対象面１１ａ上にパターン形成された信号線であり、端子部１２ａ，１２ｂを有する。配線１３は、実装対象面１１ａ上にパターン形成された駆動線であり、離隔する複数の部分配線１３ａを含み、また、複数の端子部１３ｂを有する。配線１４は、実装対象面１１ａ上にパターン形成されたグラウンド線であり、離隔する複数の部分配線１４ａを含み、また、端子部１４ｂを有する。端子部１４ｂにて配線１４はグラウンド接続されている。図１および図２では、配線基板１０における配線構造（配線１２〜１４）について、一部を省略して等価回路図で表す。
【００１１】
実装部品２０は、例えば図３から図１０に示すように、素子基板２１と、バンドパスフィルタ（ＢＰＦ）素子２２と、連絡配線２３，２４とを有し、バンプ２５を介して配線基板１０に接合されている。図２では、各実装部品２０について、素子基板２１を透視化して表す。図３では、隣り合う特定の二つの実装部品２０について、素子基板２１を透視化して表す。図４では、一の実装部品２０について、素子基板２１を透視化して表す。
【００１２】
実装部品２０の素子基板２１は、例えばシリコン基板であり、配線基板１０（ないし基板１１の実装対象面１１ａ）に対向する主面２１ａを有する。ＢＰＦ素子２２および連絡配線２３，２４は、素子基板２１の主面２１ａ上に設けられている。図２では、素子基板２１の主面２１ａ側に設けられているＢＰＦ素子２２を概略化して表し、且つ、主面２１ａ上の連絡配線２３，２４について一部を省略して等価回路図で表す。図３では、素子基板２１の主面２１ａ側に設けられているＢＰＦ素子２２および連絡配線２３，２４を等価回路図で表す。
【００１３】
実装部品２０のＢＰＦ素子２２は、一定範囲の周波数帯域内の信号の通過を許容する素子であり、図３および図４に示すように、キャパシタＣ１，Ｃ２，Ｃ３、インダクタＤ１，Ｄ２，Ｄ３、および端子部Ｅ１，Ｅ２を含む。本実施形態では、キャパシタＣ１，Ｃ２，Ｃ３は、例えば図５から図８に示すように、それぞれ、相対向するキャパシタ電極２２ａ，２２ｂおよびこれらの間に介在する誘電体膜２２ｃを有する。インダクタＤ１，Ｄ２，Ｄ３は、特定の長さ及び幅を有する線路である。キャパシタＣ２のキャパシタ電極２２ａ、インダクタＤ１，Ｄ２、および端子部Ｅ１は、配線部２２ｄを介して電気的に接続されている。インダクタＤ１は、キャパシタＣ１のキャパシタ電極２２ａと電気的に接続されている。キャパシタＣ１のキャパシタ電極２２ｂ、キャパシタＣ３のキャパシタ電極２２ａ、インダクタＤ３、および端子部Ｅ２は、配線部２２ｅを介して電気的に接続されている。キャパシタＣ２，Ｃ３のキャパシタ電極２２ｂ，２２ｂおよびインダクタＤ２，Ｄ３は、配線部２２ｆを介して電気的に接続されている。端子部Ｅ１，Ｅ２は、図５に示すように、バンプ２５を介して配線基板１０側の配線１２と電気的に接続されている。キャパシタＣ１，Ｃ２，Ｃ３、インダクタＤ１，Ｄ２，Ｄ３、および端子部Ｅ１，Ｅ２の具体的構造は、ＢＰＦ素子２２の図３に示す等価回路が素子基板２１上にて成立するのであれば、限定されない。また、集積型電子部品Ｘ１における複数のＢＰＦ素子２２は、回路構成上並列に配されており、ＢＰＦ素子２２間において、通過が許容される信号の周波数帯域は異なるか、或は一致しない。このようなＢＰＦ素子２２は、素子基板２１の主面２１ａ上における薄膜形成およびパターニングなどの組み合わせによって、形成することができる。
【００１４】
実装部品２０の各連絡配線２３は、上述の配線基板１０の配線１３（駆動線）に含まれる特定の二つ一組の部分配線１３ａ間を電気的に接続するためのものである。図９に示すように、連絡配線２３は、バンプ２５を介して部分配線１３ａと電気的に接続されている。すなわち、配線基板１０の配線１３に含まれる特定の二つ一組の部分配線１３ａ間は、バンプ２５および実装部品２０の連絡配線２３を介して電気的に接続されている。また、各実装部品２０には、必要な本数の連絡配線２３が設けられている（図２では、複数の実装部品２０のうち集積型電子部品Ｘ１の回路構成上一番外側に位置する実装部品２０について、連絡配線２３の一部を省略している）。一の実装部品２０が有すべき連絡配線２３の本数は、当該実装部品２０が集積型電子部品Ｘ１の回路構成上外側に位置するほど、多くなる傾向にある。このような連絡配線２３は、素子基板２１の主面２１ａ上にパターン形成されたものである。
【００１５】
実装部品２０の連絡配線２４は、上述の配線基板１０の配線１４（グラウンド線）に含まれる特定の複数の部分配線１４ａ間を電気的に接続するためのものである。図６および図１０に示すように、連絡配線２４は、バンプ２５を介して部分配線１４ａと電気的に接続されている。すなわち、配線基板１０の配線１４に含まれる特定の複数の部分配線１４ａ間は、バンプ２５および実装部品２０の連絡配線２４を介して電気的に接続されている。また、実装部品２０内において、連絡配線２４は上述のＢＰＦ素子２２と電気的に接続されている。具体的には、図４に示すように、ＢＰＦ素子２２の上述の配線部２２ｆと連絡配線２４とが接続されている。このような連絡配線２４は、素子基板２１の主面２１ａ上にパターン形成されたものである。
【００１６】
各スイッチング素子３０は、配線１２（信号線）の途中を継断するためのものであり、図１１および図１２に示す構造を有する。スイッチング素子３０は、具体的には、アンカー部３１と、可動部３２と、コンタクト電極３３と、一対の駆動電極３４，３５とを備える。アンカー部３１は、配線基板１０の基板１１上に立設されている。可動部３２は、カンチレバー形状を有し、基板１１に沿ってアンカー部３１から延出している。コンタクト電極３３は、可動部３２における基板１１の側にて、配線基板１０の配線１２（信号線）の一部１２ｃに対向するように設けられている。駆動電極３４は、可動部３２上、アンカー部３１上、および基板１１上にわたってパターン形成されている。駆動電極３５は、基板１１上において、図１２に示すように駆動電極３４に対向する部位を有するようにパターン形成されている。駆動電極３４は、配線基板１０の配線１３（駆動線）と接続され、駆動電極３５は配線１４（グラウンド線）と接続されている（具体的接続態様は図示略）。このようなスイッチング素子３０は、ＭＥＭＳ（micro-electromechanical systems）技術を利用して、材料成膜およびパターニングなどの組み合わせによって形成することができる。また、集積型電子部品Ｘ１では、全てのスイッチング素子３０が、配線１２によって実質的に囲まれた領域内に配されている。
【００１７】
スイッチング素子３０では、駆動電極３４に駆動電位を付与して駆動電極３４，３５間に駆動電圧を印加すると、駆動電極３４，３５間に静電引力が発生する。その結果、可動部３２は、コンタクト電極３３が配線１２の一部１２ｃに当接するように弾性変形する。このようにして、スイッチング素子３０の閉状態が達成される。閉状態においては、コンタクト電極３３により配線１２の一部１２ｃが電気的に橋渡しされる。一方、閉状態にあるスイッチング素子３０において、駆動電極３４，３５間に作用する静電引力を消滅させると、可動部３２はその自然状態に復帰し、コンタクト電極３３は、配線１２の一部１２ｃから離隔する。このようにして、スイッチング素子３０の開状態が達成される。
【００１８】
以上の構成を具備する集積型電子部品Ｘ１（可変バンドパスフィルタ）の駆動時においては、複数のＢＰＦ素子２２から一のＢＰＦ素子２２を選択して端子部１２ａ，１２ｂと電気的に接続する。具体的には、選択すべきＢＰＦ素子２２に対して直列に配されて当該ＢＰＦ素子２２を間に配する一対のスイッチング素子３０を選択し、これらスイッチング素子３０を共に閉状態とする。集積型電子部品Ｘ１において目的のスイッチング素子３０について閉状態を実現する手法は、次の通りである。
【００１９】
配線基板１０の配線１３と、実装部品２０の連絡配線２３と、これらを連結するバンプ２５とから形成される複数の導電経路（それぞれが端子部１３ｂを有する）のうち、目的のスイッチング素子３０の駆動電極３４と接続されている導電経路を選択する。そして、選択した導電経路の端子部１３ｂから、当該導電経路を介して目的スイッチング素子３０の駆動電極３４に対して駆動電位を付与する。これにより、目的スイッチング素子３０において、駆動電極３４，３５間に静電引力が発生し、コンタクト電極３３が配線１２の一部１２ｃに当接するように可動部３２が弾性変形し、閉状態が達成される。
【００２０】
選択された一対のスイッチング素子３０について以上のようにして閉状態を実現すると、配線１２の端子部１２ａ，１２ｂ間を通過可能な信号の周波数が、選択されたＢＰＦ素子２２に係る周波数帯域に限定されることとなる。
【００２１】
集積型電子部品Ｘ１は、実装部品２０に設けられたＢＰＦ素子２２と電気的に接続された配線１２（信号線）と共に、配線１２とは異なる配線１３（駆動線）を基板１１上に有する。集積型電子部品Ｘ１では、このような配線１３と実装部品２０のＢＰＦ素子２２とが相対向するのを、回避することができる。配線１３に含まれる二つの部分配線１３ａが、実装部品２０の連絡配線２３を介して電気的に接続されるため、基板１１にて実装部品２０のＢＰＦ素子２２が対向する領域を通過するように配線１３を引き回す必要がないからである。集積型電子部品Ｘ１では、配線１２に実質的に囲まれた領域内のスイッチング素子３０を動作させるのに利用される配線１３を前記領域外に引き出す上で、基板１１にてＢＰＦ素子２２が対向する領域を通過するように配線１３を引き回す必要がないのである。配線１３と実装部品２０のＢＰＦ素子２２とが相対向するのを回避することができるこのような集積型電子部品Ｘ１は、配線１３と実装部品２０のＢＰＦ素子２２との間において容量結合による寄生容量が発生するのを、抑制するのに適する。このような集積型電子部品Ｘ１は、集積化されるＢＰＦ素子２２について、特性劣化を防止するのに適する。
【００２２】
また、集積型電子部品Ｘ１は、実装部品２０に設けられたＢＰＦ素子２２と電気的に接続された配線１２（信号線）と共に、配線１２とは異なる配線１４（グラウンド線）を基板１１上に有する。集積型電子部品Ｘ１では、このような配線１４と実装部品２０のＢＰＦ素子２２とが相対向するのを、回避することができる。配線１４に含まれる複数の部分配線１４ａが、実装部品２０の連絡配線２４を介して電気的に接続されるため、基板１１にて実装部品２０のＢＰＦ素子２２が対向する領域を通過するように配線１４を引き回す必要がないからである。集積型電子部品Ｘ１では、配線１２に実質的に囲まれた領域内のスイッチング素子３０を動作させるのに利用される配線１４を前記領域外に引き出す上で、基板１１にてＢＰＦ素子２２が対向する領域を通過するように配線１４を引き回す必要がないのである。配線１４と実装部品２０のＢＰＦ素子２２とが相対向するのを回避することができるこのような集積型電子部品Ｘ１は、配線１４と実装部品２０のＢＰＦ素子２２との間において容量結合による寄生容量が発生するのを、抑制するのに適する。このような集積型電子部品Ｘ１は、集積化されるＢＰＦ素子２２について、特性劣化を防止するのに適する。
【００２３】
加えて、集積型電子部品Ｘ１は、配線基板１０および実装部品２０の接合について、高い接合信頼性を得るのに適する。配線基板１０と実装部品２０の間に大きな離隔距離を確保するための、背の高いバンプや積層したバンプを、配線基板１０と実装部品２０の間に介在させる必要は必ずしもないからである。実装領域内に配線が引き回された配線基板にバンプを介して実装部品をフェイスダウン実装する場合、相対向する配線基板側の配線と実装部品側の素子との間の離隔距離を確保して、当該配線―素子間の容量結合により発生する寄生容量を低減することが考えられる。これに対し、集積型電子部品Ｘ１では、配線基板１０のＢＰＦ素子２２対向領域内に配線１３，１４を引き回す必要がないため、容量結合に起因する寄生容量を低減するという観点からは配線基板１０―実装部品２０間に大きな離隔距離を確保する必要はない。したがって、集積型電子部品Ｘ１では、背の高いバンプや積層したバンプを配線基板１０―実装部品２０間に介在させる必要は必ずしもなく、配線基板１０および実装部品２０の接合について、高い接合信頼性を得るのに適するのである。
【００２４】
以上のように、集積型電子部品Ｘ１は、配線１３，１４と実装部品２０のＢＰＦ素子２２との間において容量結合による寄生容量が発生するのを抑制するのに適するとともに、配線基板１０および実装部品２０の接合について、高い接合信頼性を得るのに適するのである。
【００２５】
図１３は、本発明の第２の実施形態に係る集積型電子部品Ｘ２の平面図（一部模式化，一部透視化）である。また、図１４は、集積型電子部品Ｘ２の部分拡大平面図（一部模式化，一部透視化）であり、図１５は、集積型電子部品Ｘ２の部分拡大平面図（一部透視化）である。そして、図１６から図１８は、それぞれ、図１５の線XVI−XVI、線XVII−XVII、および線XVIII−XVIIIに沿った部分断面図である。
【００２６】
集積型電子部品Ｘ２は、通過を禁止する信号の周波数帯域が可変のバンドエリミネーションフィルタであり、配線基板１０と、複数の実装部品２０Ａ（図１３では一部の実装部品２０Ａを省略）と、複数のスイッチング素子３０（図１３および図１４では模式的に表す）とを備える。可変のバンドエリミネーションフィルタは、例えば、携帯電話など無線通信機器におけるＲＦ回路部の構成要素として用いることができる。
【００２７】
配線基板１０は、基板１１と、端子部１２ａ，１２ｂを有する配線１２と、複数の部分配線１３ａを含み且つ複数の端子部１３ｂを有する配線１３と、複数の部分配線１４ａを含み且つ端子部１４ｂを有する配線１４とを有する。配線基板１０の構成は、集積型電子部品Ｘ１の配線基板１０の上述の構成と同様である。図１３では、配線基板１０における配線構造（配線１２〜１４）について、一部を省略して等価回路図で表す。
【００２８】
各実装部品２０Ａは、例えば図１４から図１８に示すように、素子基板２１と、バンドエリミネーションフィルタ（ＢＥＦ）素子２２Ａと、連絡配線２３，２４とを有し、バンプ２５を介して配線基板１０に接合されている。図１３では、各実装部品２０Ａについて、素子基板２１を透視化して表す。図１４では、隣り合う特定の二つの実装部品２０Ａについて、素子基板２１を透視化して表す。図１５では、一の実装部品２０Ａについて、素子基板２１を透視化して表す。
【００２９】
実装部品２０Ａの素子基板２１は、例えばシリコン基板であり、配線基板１０（ないし基板１１の実装対象面１１ａ）に対向する主面２１ａを有する。ＢＥＦ素子２２Ａおよび連絡配線２３，２４は、素子基板２１の主面２１ａ上に設けられている。図１３では、素子基板２１の主面２１ａ側に設けられているＢＥＦ素子２２Ａを概略化して表し、且つ、主面２１ａ上の連絡配線２３，２４について一部を省略して等価回路図で表す。図１４では、素子基板２１の主面２１ａ側に設けられているＢＥＦ素子２２Ａについて、等価回路図を伴って概略化して表し、且つ、主面２１ａ上の連絡配線２３，２４を等価回路図で表す。また、図１５では、素子基板２１の主面２１ａ側に設けられているＢＥＦ素子２２Ａについて、等価回路図を伴って概略化して表す。
【００３０】
実装部品２０ＡのＢＥＦ素子２２Ａは、一定範囲の周波数帯域内の信号の通過を禁止する素子であり、図１４および図１５に示すように、キャパシタＣ、インダクタＤ、抵抗Ｒ、および端子部Ｅ１，Ｅ２を含む。端子部Ｅ１，Ｅ２は、図１６に示すバンプ２５を介して配線基板１０側の配線１２と電気的に接続されている。キャパシタＣ、インダクタＤ、抵抗Ｒ、および端子部Ｅ１，Ｅ２の具体的構造は、ＢＥＦ素子２２Ａの図１４および図１５に示す等価回路が素子基板２１上にて成立するのであれば、限定されない。また、集積型電子部品Ｘ２における複数のＢＥＦ素子２２Ａは、回路構成上並列に配されており、ＢＥＦ素子２２Ａ間において、通過が禁止される信号の周波数帯域は異なるか、或は一致しない。
【００３１】
実装部品２０Ａの各連絡配線２３は、上述の配線基板１０の配線１３（駆動線）に含まれる特定の二つ一組の部分配線１３ａ間を電気的に接続するためのものである。図１８に示すように、連絡配線２３は、バンプ２５を介して部分配線１３ａと電気的に接続されている。すなわち、配線基板１０の配線１３に含まれる特定の二つ一組の部分配線１３ａ間は、バンプ２５および実装部品２０Ａの連絡配線２３を介して電気的に接続されている。また、各実装部品２０Ａには、必要な本数の連絡配線２３が設けられている（図１３では、複数の実装部品２０Ａのうち集積型電子部品Ｘ２の回路構成上一番外側に位置する実装部品２０Ａについて、連絡配線２３の一部を省略している）。一の実装部品２０Ａが有すべき連絡配線２３の本数は、当該実装部品２０Ａが集積型電子部品Ｘ２の回路構成上外側に位置するほど、多くなる傾向にある。このような連絡配線２３は、素子基板２１の主面２１ａ上にパターン形成されたものである。
【００３２】
実装部品２０Ａの連絡配線２４は、上述の配線基板１０の配線１４（グラウンド線）に含まれる特定の複数の部分配線１４ａ間を電気的に接続するためのものである。図１７に示すように、連絡配線２４は、バンプ２５を介して部分配線１４ａと電気的に接続されている。すなわち、配線基板１０の配線１４に含まれる特定の複数の部分配線１４ａ間は、バンプ２５および実装部品２０Ａの連絡配線２４を介して電気的に接続されている。また、実装部品２０Ａ内において、連絡配線２４は上述のＢＥＦ素子２２Ａと電気的に接続されている。このような連絡配線２４は、素子基板２１の主面２１ａ上にパターン形成されたものである。
【００３３】
各スイッチング素子３０は、配線１２（信号線）の途中を継断するためのものであり、図１１および図１２を参照して集積型電子部品Ｘ１のスイッチング素子３０に関して上述したのと同様の構造を有する。スイッチング素子３０における駆動電極３４は、配線基板１０の配線１３（駆動線）と接続され、駆動電極３５は配線１４（グラウンド線）と接続されている。また、集積型電子部品Ｘ２では、全てのスイッチング素子３０が、配線１２によって実質的に囲まれた領域内に配されている。
【００３４】
以上の構成を具備する集積型電子部品Ｘ２（可変バンドエリミネーションフィルタ）の駆動時においては、複数のＢＥＦ素子２２Ａから一のＢＥＦ素子２２Ａを選択して端子部１２ａ，１２ｂと電気的に接続する。具体的には、選択すべきＢＥＦ素子２２Ａに対して直列に配されて当該ＢＥＦ素子２２Ａを間に配する一対のスイッチング素子３０を選択し、これらスイッチング素子３０を共に閉状態とする。集積型電子部品Ｘ２において目的のスイッチング素子３０について閉状態を実現する手法は、次の通りである。
【００３５】
配線基板１０の配線１３と、実装部品２０Ａの連絡配線２３と、これらを連結するバンプ２５とから形成される複数の導電経路（それぞれが端子部１３ｂを有する）のうち、目的のスイッチング素子３０の駆動電極３４と接続されている導電経路を選択する。そして、選択した導電経路の端子部１３ｂから、当該導電経路を介して目的スイッチング素子３０の駆動電極３４に対して駆動電位を付与する。これにより、目的スイッチング素子３０において、駆動電極３４，３５間に静電引力が発生し、コンタクト電極３３が配線１２の一部１２ｃに当接するように可動部３２が弾性変形し、閉状態が達成される。
【００３６】
選択された一対のスイッチング素子３０について以上のようにして閉状態を実現すると、配線１２の端子部１２ａ，１２ｂ間の通過を禁止される信号の周波数が、選択されたＢＥＦ素子２２Ａに係る周波数帯域に限定されることとなる。
【００３７】
集積型電子部品Ｘ２は、実装部品２０Ａに設けられたＢＥＦ素子２２Ａと電気的に接続された配線１２（信号線）と共に、配線１２とは異なる配線１３（駆動線）を基板１１上に有する。集積型電子部品Ｘ２では、このような配線１３と実装部品２０ＡのＢＥＦ素子２２Ａとが相対向するのを、回避することができる。配線１３に含まれる二つの部分配線１３ａが、実装部品２０Ａの連絡配線２３を介して電気的に接続されるため、基板１１にて実装部品２０ＡのＢＥＦ素子２２Ａが対向する領域を通過するように配線１３を引き回す必要がないからである。集積型電子部品Ｘ２では、配線１２に実質的に囲まれた領域内のスイッチング素子３０を動作させるのに利用される配線１３を前記領域外に引き出す上で、基板１１にてＢＥＦ素子２２Ａが対向する領域を通過するように配線１３を引き回す必要がないのである。配線１３と実装部品２０ＡのＢＥＦ素子２２Ａとが相対向するのを回避することができるこのような集積型電子部品Ｘ２は、配線１３と実装部品２０ＡのＢＥＦ素子２２Ａとの間において容量結合による寄生容量が発生するのを、抑制するのに適する。このような集積型電子部品Ｘ２は、集積化されるＢＥＦ素子２２Ａについて、特性劣化を防止するのに適する。
【００３８】
また、集積型電子部品Ｘ２は、実装部品２０Ａに設けられたＢＥＦ素子２２Ａと電気的に接続された配線１２（信号線）と共に、配線１２とは異なる配線１４（グラウンド線）を基板１１上に有する。集積型電子部品Ｘ２では、このような配線１４と実装部品２０ＡのＢＥＦ素子２２Ａとが相対向するのを、回避することができる。配線１４に含まれる複数の部分配線１４ａが、実装部品２０Ａの連絡配線２４を介して電気的に接続されるため、基板１１にて実装部品２０ＡのＢＥＦ素子２２Ａが対向する領域を通過するように配線１４を引き回す必要がないからである。集積型電子部品Ｘ２では、配線１２に実質的に囲まれた領域内のスイッチング素子３０を動作させるのに利用される配線１４を前記領域外に引き出す上で、基板１１にてＢＥＦ素子２２Ａが対向する領域を通過するように配線１４を引き回す必要がないのである。配線１４と実装部品２０ＡのＢＥＦ素子２２Ａとが相対向するのを回避することができるこのような集積型電子部品Ｘ２は、配線１４と実装部品２０ＡのＢＥＦ素子２２Ａとの間において容量結合による寄生容量が発生するのを、抑制するのに適する。このような集積型電子部品Ｘ２は、集積化されるＢＥＦ素子２２Ａについて、特性劣化を防止するのに適する。
【００３９】
加えて、集積型電子部品Ｘ２は、配線基板１０および実装部品２０Ａの接合について、高い接合信頼性を得るのに適する。配線基板１０と実装部品２０Ａの間に大きな離隔距離を確保するための、背の高いバンプや積層したバンプを、配線基板１０と実装部品２０Ａの間に介在させる必要は必ずしもないからである。
【００４０】
以上のように、集積型電子部品Ｘ２は、配線１３，１４と実装部品２０ＡのＢＥＦ素子２２Ａとの間にて容量結合による寄生容量が発生するのを抑制するのに適すると共に、配線基板１０および実装部品２０Ａの接合につき高い接合信頼性を得るのに適するのである。
【００４１】
図１９および図２０は、本発明の第３の実施形態に係る集積型電子部品Ｘ３を表す。図１９は、集積型電子部品Ｘ３の平面図（一部模式化）である。図２０は、集積型電子部品Ｘ３の平面図（一部模式化，一部透視化）である。また、図２１および図２２は、それぞれ、集積型電子部品Ｘ３の部分拡大平面図（一部模式化，一部透視化）である。加えて、図２３は、集積型電子部品Ｘ３の部分拡大平面図（一部透視化）である。そして、図２４から図２６は、それぞれ、図２３の線XXIV−XXIV、線XXV−XXV、および線XXVI−XXVIに沿った部分断面図である。更に加えて、図２７は、集積型電子部品Ｘ３の部分拡大平面図（一部透視化）である。そして、図２８から図３０は、それぞれ、図２７の線XXVIII−XXVIII、線XXIX−XXIX、および線XXX−XXXに沿った部分断面図である。
【００４２】
集積型電子部品Ｘ３は、通過を許容する信号の周波数帯域が可変のバンドパスフィルタであり、配線基板１０と、複数の実装部品２０Ｂ，２０Ｃ（図１９および図２０では一部の実装部品２０Ｂ，２０Ｃを省略）と、複数のスイッチング素子３０（図１９から図２２では模式的に表す）とを備える。
【００４３】
配線基板１０は、基板１１と、端子部１２ａ，１２ｂを有する配線１２と、複数の部分配線１３ａを含み且つ複数の端子部１３ｂを有する配線１３と、複数の部分配線１４ａを含み且つ端子部１４ｂを有する配線１４とを有する。配線基板１０の構成は、集積型電子部品Ｘ１の配線基板１０の上述の構成と同様である。図１９および図２０では、配線基板１０における配線構造（配線１２〜１４）について、一部を省略して等価回路図で表す。
【００４４】
各実装部品２０Ｂは、例えば図２１および図２３から図２６に示すように、素子基板２１と、ハイパスフィルタ（ＨＰＦ）素子２２Ｂと、連絡配線２３，２４とを有し、バンプ２５を介して配線基板１０に接合されている。図２０では、各実装部品２０Ｂについて、素子基板２１を透視化して表す。図２１では、隣り合う特定の二つの実装部品２０Ｂについて、素子基板２１を透視化して表す。図２３では、一の実装部品２０Ｂについて、素子基板２１を透視化して表す。
【００４５】
実装部品２０Ｂの素子基板２１は、例えばシリコン基板であり、配線基板１０（ないし基板１１の実装対象面１１ａ）に対向する主面２１ａを有する。ＨＰＦ素子２２Ｂおよび連絡配線２３，２４は、素子基板２１の主面２１ａ上に設けられている。図２０では、素子基板２１の主面２１ａ側に設けられているＨＰＦ素子２２Ｂを概略化して表し、且つ、主面２１ａ上の連絡配線２３，２４について一部を省略して等価回路図で表す。図２１では、素子基板２１の主面２１ａ側に設けられているＨＰＦ素子２２Ｂについて、等価回路図を伴って概略化して表し、且つ、主面２１ａ上の連絡配線２３，２４を等価回路図で表す。また、図２３では、素子基板２１の主面２１ａ側に設けられているＨＰＦ素子２２Ｂについて、等価回路図を伴って概略化して表す。
【００４６】
実装部品２０ＢのＨＰＦ素子２２Ｂは、特定の閾値周波数以上の信号の通過を許容する素子であり、図２１および図２３に示すように、キャパシタＣ、インダクタＤ１，Ｄ２、および端子部Ｅ１，Ｅ２を含む。端子部Ｅ１，Ｅ２は、図２４に示すバンプ２５を介して配線基板１０側の配線１２と電気的に接続されている。キャパシタＣ、インダクタＤ１，Ｄ２、および端子部Ｅ１，Ｅ２の具体的構造は、ＨＰＦ素子２２Ｂの図２１および図２３に示す等価回路が素子基板２１上にて成立するのであれば、限定されない。また、集積型電子部品Ｘ３における複数のＨＰＦ素子２２Ｂは、回路構成上並列に配されており、ＨＰＦ素子２２Ｂ間において閾値周波数は異なる。
【００４７】
実装部品２０Ｂの各連絡配線２３は、上述の配線基板１０の配線１３（駆動線）に含まれる特定の二つ一組の部分配線１３ａ間を電気的に接続するためのものである。図２６に示すように、連絡配線２３は、バンプ２５を介して部分配線１３ａと電気的に接続されている。すなわち、配線基板１０の配線１３に含まれる特定の二つ一組の部分配線１３ａ間は、バンプ２５および実装部品２０Ｂの連絡配線２３を介して電気的に接続されている。また、各実装部品２０Ｂには、必要な本数の連絡配線２３が設けられている（図２０では、複数の実装部品２０Ｂのうち集積型電子部品Ｘ３の回路構成上一番外側に位置する実装部品２０Ｂについて、連絡配線２３の一部を省略している）。一の実装部品２０Ｂが有すべき連絡配線２３の本数は、当該実装部品２０Ｂが集積型電子部品Ｘ３の回路構成上外側に位置するほど、多くなる傾向にある。このような連絡配線２３は、素子基板２１の主面２１ａ上にパターン形成されたものである。
【００４８】
実装部品２０Ｂの連絡配線２４は、上述の配線基板１０の配線１４（グラウンド線）に含まれる特定の複数の部分配線１４ａ間を電気的に接続するためのものである。図２５に示すように、連絡配線２４は、バンプ２５を介して部分配線１４ａと電気的に接続されている。すなわち、配線基板１０の配線１４に含まれる特定の複数の部分配線１４ａ間は、バンプ２５および実装部品２０Ｂの連絡配線２４を介して電気的に接続されている。また、実装部品２０Ｂ内において、連絡配線２４は上述のＨＰＦ素子２２Ｂと電気的に接続されている。このような連絡配線２４は、素子基板２１の主面２１ａ上にパターン形成されたものである。
【００４９】
各実装部品２０Ｃは、例えば図２２および図２７から図３０に示すように、素子基板２１と、ローパスフィルタ（ＬＰＦ）素子２２Ｃと、連絡配線２３，２４とを有し、バンプ２５を介して配線基板１０に接合されている。図２０では、各実装部品２０Ｃについて、素子基板２１を透視化して表す。図２２では、隣り合う特定の二つの実装部品２０Ｃについて、素子基板２１を透視化して表す。図２７では、一の実装部品２０Ｃについて、素子基板２１を透視化して表す。
【００５０】
実装部品２０Ｃの素子基板２１は、例えばシリコン基板であり、配線基板１０（ないし基板１１の実装対象面１１ａ）に対向する主面２１ａを有する。ＬＰＦ素子２２Ｃおよび連絡配線２３，２４は、素子基板２１の主面２１ａ上に設けられている。図２０では、素子基板２１の主面２１ａ側に設けられているＬＰＦ素子２２Ｃを概略化して表し、且つ、主面２１ａ上の連絡配線２３，２４について一部を省略して等価回路図で表す。図２２では、素子基板２１の主面２１ａ側に設けられているＬＰＦ素子２２Ｃについて、等価回路図を伴って概略化して表し、且つ、主面２１ａ上の連絡配線２３，２４を等価回路図で表す。また、図２７では、素子基板２１の主面２１ａ側に設けられているＬＰＦ素子２２Ｃについて、等価回路図を伴って概略化して表す。
【００５１】
実装部品２０ＣのＬＰＦ素子２２Ｃは、特定の閾値周波数以下の信号の通過を許容する素子であり、図２２および図２７に示すように、キャパシタＣ１，Ｃ２、インダクタＤ、および端子部Ｅ１，Ｅ２を含む。端子部Ｅ１，Ｅ２は、図２８に示すバンプ２５を介して配線基板１０側の配線１２と電気的に接続されている。キャパシタＣ１，Ｃ２、インダクタＤ、および端子部Ｅ１，Ｅ２の具体的構造は、ＬＰＦ素子２２Ｃの図２２および図２７に示す等価回路が素子基板２１上にて成立するのであれば、限定されない。また、集積型電子部品Ｘ３における複数のＬＰＦ素子２２Ｃは、回路構成上、相互に並列に配されており、ＬＰＦ素子２２Ｃ間において閾値周波数は異なる。これともに、並列に配されたＬＰＦ素子２２Ｃ群と、並列に配された上述のＨＰＦ素子２２Ｂ群とは、回路構成上直列に配されている。
【００５２】
実装部品２０Ｃの各連絡配線２３は、上述の配線基板１０の配線１３（駆動線）に含まれる特定の二つ一組の部分配線１３ａ間を電気的に接続するためのものである。図３０に示すように、連絡配線２３は、バンプ２５を介して部分配線１３ａと電気的に接続されている。すなわち、配線基板１０の配線１３に含まれる特定の二つ一組の部分配線１３ａ間は、バンプ２５および実装部品２０Ｃの連絡配線２３を介して電気的に接続されている。また、各実装部品２０Ｃには、必要な本数の連絡配線２３が設けられている（図２０では、複数の実装部品２０Ｃのうち集積型電子部品Ｘ３の回路構成上一番外側に位置する実装部品２０Ｃについて、連絡配線２３の一部を省略している）。一の実装部品２０Ｃが有すべき連絡配線２３の本数は、当該実装部品２０Ｃが集積型電子部品Ｘ３の回路構成上外側に位置するほど、多くなる傾向にある。このような連絡配線２３は、素子基板２１の主面２１ａ上にパターン形成されたものである。
【００５３】
実装部品２０Ｃの連絡配線２４は、上述の配線基板１０の配線１４（グラウンド線）に含まれる特定の複数の部分配線１４ａ間を電気的に接続するためのものである。図２９に示すように、連絡配線２４は、バンプ２５を介して部分配線１４ａと電気的に接続されている。すなわち、配線基板１０の配線１４に含まれる特定の複数の部分配線１４ａ間は、バンプ２５および実装部品２０Ｃの連絡配線２４を介して電気的に接続されている。また、実装部品２０Ｃ内において、連絡配線２４は上述のＬＰＦ素子２２Ｃと電気的に接続されている。このような連絡配線２４は、素子基板２１の主面２１ａ上にパターン形成されたものである。
【００５４】
各スイッチング素子３０は、配線１２（信号線）の途中を継断するためのものであり、図１１および図１２を参照して集積型電子部品Ｘ１のスイッチング素子３０に関して上述したのと同様の構造を有する。スイッチング素子３０における駆動電極３４は、配線基板１０の配線１３（駆動線）と接続され、駆動電極３５は配線１４（グラウンド線）と接続されている。また、集積型電子部品Ｘ３では、全てのスイッチング素子３０が、配線１２によって実質的に囲まれた領域内に配されている。
【００５５】
以上の構成を具備する集積型電子部品Ｘ３（可変バンドパスフィルタ）の駆動時においては、端子部１２ａ，１２ｂ間において、複数のＨＰＦ素子２２Ｂから一のＨＰＦ素子２２Ｂを選択し且つ複数のＬＰＦ素子２２Ｃから一のＬＰＦ素子２２Ｃを選択する。具体的には、選択すべきＨＰＦ素子２２Ｂに対して直列に配されて当該ＨＰＦ素子２２Ｂを間に配する一対のスイッチング素子３０を選択し、これらスイッチング素子３０を共に閉状態とする。これとともに、選択すべきＬＰＦ素子２２Ｃに対して直列に配されて当該ＬＰＦ素子２２Ｃを間に配する一対のスイッチング素子３０を選択し、これらスイッチング素子３０を共に閉状態とする。集積型電子部品Ｘ３において目的のスイッチング素子３０について閉状態を実現する手法は、次の通りである。
【００５６】
配線基板１０の配線１３と、実装部品２０Ｂ，２０Ｃの連絡配線２３と、これらを連結するバンプ２５とから形成される複数の導電経路（それぞれが端子部１３ｂを有する）のうち、目的のスイッチング素子３０の駆動電極３４と接続されている導電経路を選択する。そして、選択した導電経路の端子部１３ｂから、当該導電経路を介して目的スイッチング素子３０の駆動電極３４に対して駆動電位を付与する。これにより、目的スイッチング素子３０において、駆動電極３４，３５間に静電引力が発生し、コンタクト電極３３が配線１２の一部１２ｃに当接するように可動部３２が弾性変形し、閉状態が達成される。
【００５７】
選択されたスイッチング素子３０について以上のようにして閉状態を実現すると、配線１２の端子部１２ａ，１２ｂ間の通過を許容される信号の周波数が、選択ＨＰＦ素子２２Ｂの閾値以上であって選択ＬＰＦ素子２２Ｃの閾値以下の帯域に限定されることとなる。選択ＬＰＦ素子２２Ｃの閾値周波数は、選択ＨＰＦ素子２２Ｂの閾値周波数より大きい。
【００５８】
集積型電子部品Ｘ３は、実装部品２０Ｂ，２０Ｃに設けられたＨＰＦ素子２２ＢおよびＬＰＦ素子２２Ｃと電気的に接続された配線１２（信号線）と共に、配線１２とは異なる配線１３（駆動線）を基板１１上に有する。集積型電子部品Ｘ３では、このような配線１３と実装部品２０Ｂ，２０ＣのＨＰＦ素子２２ＢおよびＬＰＦ素子２２Ｃとが相対向するのを、回避することができる。配線１３に含まれる二つの部分配線１３ａが、実装部品２０Ｂ，２０Ｃの連絡配線２３を介して電気的に接続されるため、基板１１においてＨＰＦ素子２２ＢおよびＬＰＦ素子２２Ｃが対向する領域を通過するように配線１３を引き回す必要がないからである。集積型電子部品Ｘ３では、配線１２に実質的に囲まれた領域内のスイッチング素子３０を動作させるのに利用される配線１３を前記領域外に引き出す上で、基板１１にて素子２２Ｂ，２２Ｃが対向する領域を通過するように配線１３を引き回す必要がないのである。配線１３とＨＰＦ素子２２ＢおよびＬＰＦ素子２２Ｃとが相対向するのを回避することができるこのような集積型電子部品Ｘ３は、配線１３とＨＰＦ素子２２ＢおよびＬＰＦ素子２２Ｃとの間において容量結合による寄生容量が発生するのを、抑制するのに適する。このような集積型電子部品Ｘ３は、集積化されるＨＰＦ素子２２ＢおよびＬＰＦ素子２２Ｃについて、特性劣化を防止するのに適する。
【００５９】
また、集積型電子部品Ｘ３は、実装部品２０Ｂ，２０Ｃに設けられたＨＰＦ素子２２ＢおよびＬＰＦ素子２２Ｃと電気的に接続された配線１２（信号線）と共に、配線１２とは異なる配線１４（グラウンド線）を基板１１上に有する。集積型電子部品Ｘ３では、このような配線１４と実装部品２０Ｂ，２０ＣのＨＰＦ素子２２ＢおよびＬＰＦ素子２２Ｃとが相対向するのを、回避することができる。配線１４に含まれる複数の部分配線１４ａが、実装部品２０Ｂ，２０Ｃの連絡配線２４を介して電気的に接続されるため、基板１１においてＨＰＦ素子２２ＢおよびＬＰＦ素子２２Ｃが対向する領域を通過するように配線１４を引き回す必要がないからである。集積型電子部品Ｘ３では、配線１２に実質的に囲まれた領域内のスイッチング素子３０を動作させるのに利用される配線１４を前記領域外に引き出す上で、基板１１にて素子２２Ｂ，２２Ｃが対向する領域を通過するように配線１４を引き回す必要がないのである。配線１４とＨＰＦ素子２２ＢおよびＬＰＦ素子２２Ｃとが相対向するのを回避することができるこのような集積型電子部品Ｘ３は、配線１４とＨＰＦ素子２２ＢおよびＬＰＦ素子２２Ｃとの間において容量結合による寄生容量が発生するのを、抑制するのに適する。このような集積型電子部品Ｘ３は、集積化されるＨＰＦ素子２２ＢおよびＬＰＦ素子２２Ｃについて、特性劣化を防止するのに適する。
【００６０】
加えて、集積型電子部品Ｘ３は、配線基板１０および実装部品２０Ｂ，２０Ｃの接合について、高い接合信頼性を得るのに適する。配線基板１０と実装部品２０Ｂ，２０Ｃの間に大きな離隔距離を確保するための、背の高いバンプや積層したバンプを、配線基板１０と実装部品２０Ｂ，２０Ｃとの間に介在させる必要は必ずしもないからである。
【００６１】
以上のように、集積型電子部品Ｘ３は、配線１３，１４とＨＰＦ素子２２Ｂ及びＬＰＦ素子２２Ｃとの間で容量結合による寄生容量が発生するのを抑制するのに適し、配線基板１０及び実装部品２０Ｂ，２０Ｃの接合につき高い接合信頼性を得るのに適するのである。
【００６２】
集積型電子部品Ｘ１〜Ｘ３におけるＢＰＦ素子２２、ＢＥＦ素子２２Ａ、ＨＰＦ素子２２Ｂ、およびＬＰＦ素子２２Ｃは、上述の実施形態ではＬＣフィルタであるが、ＳＡＷフィルタや、境界波フィルタ、ＦＢＡＲフィルタ、誘電体フィルタであってもよい。
【００６３】
図３１および図３２は、本発明の第４の実施形態に係る集積型電子部品Ｘ４を表す。図３１は、集積型電子部品Ｘ４の平面図（一部模式化）である。図３２は、集積型電子部品Ｘ４の平面図（一部模式化，一部透視化）である。また、図３３は、集積型電子部品Ｘ４の部分拡大平面図（一部透視化）である。そして、図３４から図３６は、それぞれ、図３３の線XXXIV−XXXIV、線XXXV−XXXV、および線XXXVI−XXXVIに沿った部分断面図である。加えて、図３７は、集積型電子部品Ｘ４の部分拡大平面図（一部透視化）である。そして、図３８から図４０は、それぞれ、図３７の線XXXVIII−XXXVIII、線XXXIX−XXXIX、および線XL−XLに沿った部分断面図である。
【００６４】
集積型電子部品Ｘ４は、移相量を変化させることが可能な可変移相器であり、配線基板１０と、複数の実装部品２０Ｄ，２０Ｅと、複数のスイッチング素子３０（図３１および図３２では模式的に表す）とを備える。可変移相器は、例えば、携帯電話など無線通信機器におけるＲＦ回路部の構成要素として用いることができる。
【００６５】
配線基板１０は、基板１１と、端子部１２ａ，１２ｂを有する配線１２と、複数の部分配線１３ａを含み且つ複数の端子部１３ｂを有する配線１３と、複数の部分配線１４ａを含み且つ端子部１４ｂを有する配線１４とを有する。配線基板１０の構成は、集積型電子部品Ｘ１の配線基板１０の上述の構成と同様である。図３１および図３２では、配線基板１０における配線構造（配線１２〜１４）を等価回路図で表す。
【００６６】
各実装部品２０Ｄは、例えば図３３から図３６に示すように、素子基板２１と、ＨＰＦ素子２２Ｄと、連絡配線２３，２４とを有し、バンプ２５を介して配線基板１０に接合されている。図３２では、各実装部品２０Ｄについて、素子基板２１を透視化して表す。図３３では、一の実装部品２０Ｄについて、素子基板２１を透視化して表す。
【００６７】
実装部品２０Ｄの素子基板２１は、例えばシリコン基板であり、配線基板１０（ないし基板１１の実装対象面１１ａ）に対向する主面２１ａを有する。ＨＰＦ素子２２Ｄおよび連絡配線２３，２４は、素子基板２１の主面２１ａ上に設けられている。図３２では、素子基板２１の主面２１ａ側に設けられているＨＰＦ素子２２Ｄを概略化して表し、且つ、主面２１ａ上の連絡配線２３，２４を等価回路図で表す。図３３では、素子基板２１の主面２１ａ側に設けられているＨＰＦ素子２２Ｄについて、等価回路図を伴って概略化して表す。
【００６８】
実装部品２０ＤのＨＰＦ素子２２Ｄは、図３３に示すように、キャパシタＣ、インダクタＤ１，Ｄ２、および端子部Ｅ１，Ｅ２を含む。端子部Ｅ１，Ｅ２は、図３４に示すバンプ２５を介して配線基板１０側の配線１２と電気的に接続されている。キャパシタＣ、インダクタＤ１，Ｄ２、および端子部Ｅ１，Ｅ２の具体的構造は、ＨＰＦ素子２２Ｄの図３３に示す等価回路が素子基板２１上にて成立するのであれば、限定されない。
【００６９】
実装部品２０Ｄの各連絡配線２３は、上述の配線基板１０の配線１３（駆動線）に含まれる特定の二つ一組の部分配線１３ａ間を電気的に接続するためのものである。図３６に示すように、連絡配線２３は、バンプ２５を介して部分配線１３ａと電気的に接続されている。すなわち、配線基板１０の配線１３に含まれる特定の二つ一組の部分配線１３ａ間は、バンプ２５および実装部品２０Ｄの連絡配線２３を介して電気的に接続されている。このような連絡配線２３は、素子基板２１の主面２１ａ上にパターン形成されたものである。
【００７０】
実装部品２０Ｄの連絡配線２４は、上述の配線基板１０の配線１４（グラウンド線）に含まれる特定の複数の部分配線１４ａ間を電気的に接続するためのものである。図３５に示すように、連絡配線２４は、バンプ２５を介して部分配線１４ａと電気的に接続されている。すなわち、配線基板１０の配線１４に含まれる特定の複数の部分配線１４ａ間は、バンプ２５および実装部品２０Ｄの連絡配線２４を介して電気的に接続されている。このような連絡配線２４は、素子基板２１の主面２１ａ上にパターン形成されたものである。
【００７１】
各実装部品２０Ｅは、例えば図３７から図４０に示すように、素子基板２１と、ＬＰＦ素子２２Ｅと、連絡配線２３，２４とを有し、バンプ２５を介して配線基板１０に接合されている。図３２では、各実装部品２０Ｅについて、素子基板２１を透視化して表す。図３７では、一の実装部品２０Ｅについて、素子基板２１を透視化して表す。
【００７２】
実装部品２０Ｅの素子基板２１は、例えばシリコン基板であり、配線基板１０（ないし基板１１の実装対象面１１ａ）に対向する主面２１ａを有する。ＬＰＦ素子２２Ｅおよび連絡配線２３，２４は、素子基板２１の主面２１ａ上に設けられている。図３２では、素子基板２１の主面２１ａ側に設けられているＬＰＦ素子２２Ｅを概略化して表し、且つ、主面２１ａ上の連絡配線２３，２４を等価回路図で表す。図３７では、素子基板２１の主面２１ａ側に設けられているＬＰＦ素子２２Ｅについて、等価回路図を伴って概略化して表す。
【００７３】
実装部品２０ＥのＬＰＦ素子２２Ｅは、図３７に示すように、キャパシタＣ１，Ｃ２、インダクタＤ、および端子部Ｅ１，Ｅ２を含む。端子部Ｅ１，Ｅ２は、図３８に示すバンプ２５を介して配線基板１０側の配線１２と電気的に接続されている。キャパシタＣ１，Ｃ２、インダクタＤ、および端子部Ｅ１，Ｅ２の具体的構造は、ＬＰＦ素子２２Ｅの図３７に示す等価回路が素子基板２１上にて成立するのであれば、限定されない。
【００７４】
実装部品２０Ｅの各連絡配線２３は、上述の配線基板１０の配線１３（駆動線）に含まれる特定の二つ一組の部分配線１３ａ間を電気的に接続するためのものである。図４０に示すように、連絡配線２３は、バンプ２５を介して部分配線１３ａと電気的に接続されている。すなわち、配線基板１０の配線１３に含まれる特定の二つ一組の部分配線１３ａ間は、バンプ２５および実装部品２０Ｅの連絡配線２３を介して電気的に接続されている。このような連絡配線２３は、素子基板２１の主面２１ａ上にパターン形成されたものである。
【００７５】
実装部品２０Ｅの連絡配線２４は、上述の配線基板１０の配線１４（グラウンド線）に含まれる特定の複数の部分配線１４ａ間を電気的に接続するためのものである。図３９に示すように、連絡配線２４は、バンプ２５を介して部分配線１４ａと電気的に接続されている。すなわち、配線基板１０の配線１４に含まれる特定の複数の部分配線１４ａ間は、バンプ２５および実装部品２０Ｅの連絡配線２４を介して電気的に接続されている。また、実装部品２０Ｅ内において、連絡配線２４は上述のＬＰＦ素子２２Ｅと電気的に接続されている。このような連絡配線２４は、素子基板２１の主面２１ａ上にパターン形成されたものである。
【００７６】
各スイッチング素子３０は、配線１２（信号線）の途中を継断するためのものであり、図１１および図１２を参照して集積型電子部品Ｘ１のスイッチング素子３０に関して上述したのと同様の構造を有する。スイッチング素子３０における駆動電極３４は、配線基板１０の配線１３（駆動線）と接続され、駆動電極３５は配線１４（グラウンド線）と接続されている。また、集積型電子部品Ｘ４では、全てのスイッチング素子３０が、配線１２によって実質的に囲まれた領域内に配されている。
【００７７】
集積型電子部品Ｘ４では、図３２に示すように、並列に配されたＨＰＦ素子２２ＤとＬＰＦ素子２２Ｅをそれぞれが含む３つの素子群が、端子部１２ａ，１２ｂ間にて回路構成上直列に配されている。
【００７８】
以上の構成を具備する集積型電子部品Ｘ４（可変移相器）の駆動時には、各素子群において、ＨＰＦ素子２２ＤまたはＬＰＦ素子２２Ｅを選択する。具体的には、選択すべきＨＰＦ素子２２Ｄに対して直列に配されて当該ＨＰＦ素子２２Ｄを間に配する一対のスイッチング素子３０を選択し、これらスイッチング素子３０を共に閉状態とする。これと共に、或はこれに代えて、選択すべきＬＰＦ素子２２Ｅに対して直列に配されて当該ＬＰＦ素子２２Ｅを間に配する一対のスイッチング素子３０を選択し、これらスイッチング素子３０を共に閉状態とする。集積型電子部品Ｘ４において目的のスイッチング素子３０について閉状態を実現する手法は、次の通りである。
【００７９】
配線基板１０の配線１３と、実装部品２０Ｄ，２０Ｅの連絡配線２３と、これらを連結するバンプ２５とから形成される複数の導電経路（それぞれが端子部１３ｂを有する）のうち、目的のスイッチング素子３０の駆動電極３４と接続されている導電経路を選択する。そして、選択した導電経路の端子部１３ｂから、当該導電経路を介して目的スイッチング素子３０の駆動電極３４に対して駆動電位を付与する。これにより、目的スイッチング素子３０において、駆動電極３４，３５間に静電引力が発生し、コンタクト電極３３が配線１２の一部１２ｃに当接するように可動部３２が弾性変形し、閉状態が達成される。
【００８０】
選択された三対のスイッチング素子３０について以上のようにして閉状態を実現すると、端子部１２ａ，１２ｂ間を通過する信号の位相が変化することとなる。
【００８１】
集積型電子部品Ｘ４において、図３２に示すように、三つのＨＰＦ素子２２ＤをＨＰＦ１〜ＨＰＦ３と区別し、三つのＬＰＦ素子２２ＥをＬＰＦ１〜ＬＰＦ３と区別する。ＨＰＦ１にて、キャパシタＣの静電容量を０.６ｐＦに設定し、インダクタＤ１，Ｄ２のインダクタンスを共に１.６ｎＨに設定すると、ＨＰＦ１に係る移相量は＋９０degとなる。ＨＰＦ２にて、キャパシタＣの静電容量を１.０ｐＦ、インダクタＤ１のインダクタンスを３.２ｎＨ、インダクタＤ２のインダクタンスを３.９ｎＨに設定すると、ＨＰＦ２に係る移相量は＋４５degとなる。ＨＰＦ３にて、キャパシタＣの静電容量を２.４ｐＦ、インダクタＤ１のインダクタンスを３.１ｎＨ、インダクタＤ２のインダクタンスを設定可能な最小値（例えば０ｎＨ）に設定すると、ＨＰＦ３に係る移相量は＋２２.５degとなる。ＬＰＦ１にて、キャパシタＣ１，Ｃ２の静電容量を共に０.６ｐＦ、インダクタＤのインダクタンスを１.６ｎＨに設定すると、ＬＰＦ１に係る移相量は−９０degとなる。ＬＰＦ２にて、キャパシタＣ１，Ｃ２の静電容量を共に０.３ｐＦ、インダクタＤのインダクタンスを１.１ｎＨに設定すると、ＬＰＦ２に係る移相量は−４５degとなる。ＬＰＦ３にて、キャパシタＣ１の静電容量を０.２ｐＦ、キャパシタＣ２の静電容量を設定可能な最小値（例えば０ｐＦ）、インダクタＤのインダクタンスを０.８ｎＨに設定すると、ＬＰＦ３に係る移相量は−２２.５degとなる。ＨＰＦ１〜３およびＬＰＦ１〜３に係る移相量を以上のように設定する場合、集積型電子部品Ｘ４では、−１５７.５deg〜＋１５７.５degの範囲にある８値の間で移相量を変化させることができる。
【００８２】
集積型電子部品Ｘ４は、実装部品２０Ｄ，２０Ｅに設けられたＨＰＦ素子２２ＤおよびＬＰＦ素子２２Ｅと電気的に接続された配線１２（信号線）と共に、配線１２とは異なる配線１３（駆動線）を基板１１上に有する。集積型電子部品Ｘ４では、このような配線１３と実装部品２０Ｄ，２０ＥのＨＰＦ素子２２ＤおよびＬＰＦ素子２２Ｅとが相対向するのを、回避することができる。配線１３に含まれる二つの部分配線１３ａが、実装部品２０Ｄ，２０Ｅの連絡配線２３を介して電気的に接続されるため、基板１１においてＨＰＦ素子２２ＤおよびＬＰＦ素子２２Ｅが対向する領域を通過するように配線１３を引き回す必要がないからである。配線１２に実質的に囲まれた領域内のスイッチング素子３０を動作させるのに利用される配線１３を前記領域外に引き出す上で、基板１１にてＨＰＦ素子２２ＤおよびＬＰＦ素子２２Ｅが対向する領域を通過するように配線１３を引き回す必要がないのである。配線１３とＨＰＦ素子２２ＤおよびＬＰＦ素子２２Ｅとが相対向するのを回避することができるこのような集積型電子部品Ｘ４は、配線１３とＨＰＦ素子２２ＤおよびＬＰＦ素子２２Ｅとの間において容量結合による寄生容量が発生するのを、抑制するのに適する。このような集積型電子部品Ｘ４は、集積化されるＨＰＦ素子２２ＤおよびＬＰＦ素子２２Ｅについて、特性劣化を防止するのに適する。
【００８３】
集積型電子部品Ｘ４は、実装部品２０Ｄ，２０Ｅに設けられたＨＰＦ素子２２ＤおよびＬＰＦ素子２２Ｅと電気的に接続された配線１２（信号線）と共に、配線１２とは異なる配線１４（グラウンド線）を基板１１上に有する。集積型電子部品Ｘ４では、このような配線１４と実装部品２０Ｄ，２０ＥのＨＰＦ素子２２ＤおよびＬＰＦ素子２２Ｅとが相対向するのを、回避することができる。配線１４に含まれる複数の部分配線１４ａが、実装部品２０Ｄ，２０Ｅの連絡配線２４を介して電気的に接続されるため、基板１１においてＨＰＦ素子２２ＤおよびＬＰＦ素子２２Ｅが対向する領域を通過するように配線１４を引き回す必要がないからである。配線１２に実質的に囲まれた領域内のスイッチング素子３０を動作させるのに利用される配線１４を前記領域外に引き出す上で、基板１１にてＨＰＦ素子２２ＤおよびＬＰＦ素子２２Ｅが対向する領域を通過するように配線１４を引き回す必要がないのである。配線１４とＨＰＦ素子２２ＤおよびＬＰＦ素子２２Ｅとが相対向するのを回避することができるこのような集積型電子部品Ｘ４は、配線１４とＨＰＦ素子２２ＤおよびＬＰＦ素子２２Ｅとの間において容量結合による寄生容量が発生するのを、抑制するのに適する。このような集積型電子部品Ｘ４は、集積化されるＨＰＦ素子２２ＤおよびＬＰＦ素子２２Ｅについて、特性劣化を防止するのに適する。
【００８４】
集積型電子部品Ｘ４は、配線基板１０および実装部品２０Ｄ，２０Ｅの接合について、高い接合信頼性を得るのに適する。配線基板１０と実装部品２０Ｄ，２０Ｅの間に大きな離隔距離を確保するための、背の高いバンプや積層したバンプを、配線基板１０と実装部品２０Ｄ，２０Ｅとの間に介在させる必要は必ずしもないからである。
【００８５】
以上のように、集積型電子部品Ｘ４は、配線１３，１４とＨＰＦ素子２２Ｄ及びＬＰＦ素子２２Ｅとの間で容量結合による寄生容量が発生するのを抑制するのに適し、且つ、配線基板１０及び実装部品２０Ｄの接合について高い接合信頼性を得るのに適するのである。
【００８６】
加えて、集積型電子部品Ｘ４は小型化に適する。上述のように、配線１２の途中を継断するための全てのスイッチング素子３０が、配線１２によって実質的に囲まれた領域内に配されているからである。
【００８７】
図４１は、本発明の第５の実施形態に係る集積型電子部品Ｘ５の平面図（一部模式化，一部透視化）である。また、図４２は、集積型電子部品Ｘ５の部分拡大平面図（一部透視化）である。そして、図４３から図４５は、それぞれ、図４２の線XLIII−XLIII、線XLIV−XLIV、および線XLV−XLVに沿った部分断面図である。
【００８８】
集積型電子部品Ｘ５は、インダクタンスを変化させることが可能な可変インダクタであり、配線基板１０と、複数の実装部品２０Ｆと、複数のスイッチング素子３０Ａ，３０Ｂ（図４１では模式的に表す）とを備える。可変インダクタは、例えば、携帯電話など無線通信機器におけるＲＦ回路部の構成要素として用いることができる。
【００８９】
配線基板１０は、基板１１と、端子部１２ａ，１２ｂを有する配線１２と、複数の部分配線１３ａを含み且つ複数の端子部１３ｂを有する配線１３と、複数の部分配線１４ａを含み且つ端子部１４ｂを有する配線１４とを有する。配線基板１０の構成は、集積型電子部品Ｘ１の配線基板１０の上述の構成と同様である。図４１では、配線基板１０における配線構造（配線１２〜１４）を等価回路図で表す。
【００９０】
各実装部品２０Ｆは、例えば図４２から図４５に示すように、素子基板２１と、インダクタ素子２２Ｆと、連絡配線２３，２４とを有し、バンプ２５を介して配線基板１０に接合されている。図４１では、各実装部品２０Ｆについて、素子基板２１を透視化して表す。図４２では、一の実装部品２０Ｆについて、素子基板２１を透視化して表す。
【００９１】
実装部品２０Ｆの素子基板２１は、例えばシリコン基板であり、配線基板１０（ないし基板１１の実装対象面１１ａ）に対向する主面２１ａを有する。インダクタ素子２２Ｆおよび連絡配線２３，２４は、素子基板２１の主面２１ａ上に設けられている。図４１では、素子基板２１の主面２１ａ側に設けられているインダクタ素子２２Ｆを概略化して表し、且つ、主面２１ａ上の連絡配線２３，２４を等価回路図で表す。また、図４２では、素子基板２１の主面２１ａ側に設けられているインダクタ素子２２Ｆについて、等価回路図を伴って概略化して表す。
【００９２】
実装部品２０Ｆのインダクタ素子２２Ｆは、特定のインダクタンスを有する素子であり、図４２に示すように、インダクタＤおよび端子部Ｅ１，Ｅ２を含む。端子部Ｅ１，Ｅ２は、図４３に示すバンプ２５を介して配線基板１０側の配線１２と電気的に接続されている。インダクタＤおよび端子部Ｅ１，Ｅ２の具体的構造は、インダクタ素子２２Ｆの図４２に示す等価回路が素子基板２１上にて成立するのであれば、限定されない。
【００９３】
実装部品２０Ｆの各連絡配線２３は、上述の配線基板１０の配線１３（駆動線）に含まれる特定の二つ一組の部分配線１３ａ間を電気的に接続するためのものである。図４５に示すように、連絡配線２３は、バンプ２５を介して部分配線１３ａと電気的に接続されている。すなわち、配線基板１０の配線１３に含まれる特定の二つ一組の部分配線１３ａ間は、バンプ２５および実装部品２０Ｆの連絡配線２３を介して電気的に接続されている。このような連絡配線２３は、素子基板２１の主面２１ａ上にパターン形成されたものである。
【００９４】
実装部品２０Ｆの連絡配線２４は、上述の配線基板１０の配線１４（グラウンド線）に含まれる特定の複数の部分配線１４ａ間を電気的に接続するためのものである。図４４に示すように、連絡配線２４は、バンプ２５を介して部分配線１４ａと電気的に接続されている。すなわち、配線基板１０の配線１４に含まれる特定の複数の部分配線１４ａ間は、バンプ２５および実装部品２０Ｆの連絡配線２４を介して電気的に接続されている。このような連絡配線２４は、素子基板２１の主面２１ａ上にパターン形成されたものである。
【００９５】
スイッチング素子３０Ａ，３０Ｂは、それぞれ、配線１２（信号線）の途中を継断するためのものであり、図１１および図１２を参照して集積型電子部品Ｘ１のスイッチング素子３０に関して上述したのと同様の構造を有する。スイッチング素子３０Ａ，３０Ｂにおける駆動電極３４は、配線基板１０の配線１３（駆動線）と接続され、駆動電極３５は配線１４（グラウンド線）と接続されている。集積型電子部品Ｘ５では、全てのスイッチング素子３０Ａ，３０Ｂが、配線１２によって実質的に囲まれた領域内に配されている。
【００９６】
集積型電子部品Ｘ５では、図４１に示すように、一のインダクタ素子２２Ｆをそれぞれが含む複数の環状回路（一部の環状回路を省略）が、端子部１２ａ，１２ｂ間にて回路構成上直列に配されている。各環状回路には、一対のスイッチング素子３０Ａおよび一対のスイッチング素子３０Ｂが含まれる。
【００９７】
以上の構成を具備する集積型電子部品Ｘ５（可変インダクタ）の駆動時には、例えば、複数のインダクタ素子２２Ｆから一のインダクタ素子２２Ｆを選択するか、或は、複数のインダクタ素子２２Ｆから適当な組み合わせで二以上のインダクタ素子２２Ｆを選択する。具体的には、選択すべきインダクタ素子２２Ｆの属する環状回路にて一対のスイッチング素子３０Ａを閉状態とし、且つ、選択すべきでないインダクタ素子２２Ｆの属する環状回路にて一対のスイッチング素子３０Ｂを閉状態とする。これにより、集積型電子部品Ｘ５における端子部１２ａ，１２ｂ間において特定のインダクタンスが設定されることとなる。集積型電子部品Ｘ５において目的のスイッチング素子３０Ａ，３０Ｂについて閉状態を実現する手法は、次の通りである。
【００９８】
配線基板１０の配線１３と、実装部品２０Ｆの連絡配線２３と、これらを連結するバンプ２５とから形成される複数の導電経路（それぞれが端子部１３ｂを有する）のうち、目的のスイッチング素子３０Ａ，３０Ｂの駆動電極３４と接続されている導電経路を選択する。そして、選択した導電経路の端子部１３ｂから、当該導電経路を介して目的スイッチング素子３０Ａ，３０Ｂの駆動電極３４に対して駆動電位を付与する。これにより、目的スイッチング素子３０Ａ，３０Ｂにおいて、駆動電極３４，３５間に静電引力が発生し、コンタクト電極３３が配線１２の一部１２ｃに当接するように可動部３２が弾性変形し、閉状態が達成される。
【００９９】
集積型電子部品Ｘ５は、実装部品２０Ｆに設けられたインダクタ素子２２Ｆと電気的に接続された配線１２（信号線）と共に、配線１２とは異なる配線１３（駆動線）を基板１１上に有する。集積型電子部品Ｘ５では、このような配線１３と実装部品２０Ｆのインダクタ素子２２Ｆとが相対向するのを、回避することができる。配線１３に含まれる二つの部分配線１３ａが、実装部品２０Ｆの連絡配線２３を介して電気的に接続されるため、基板１１においてインダクタ素子２２Ｆが対向する領域を通過するように配線１３を引き回す必要がないからである。配線１２に実質的に囲まれた領域内のスイッチング素子３０Ａ，３０Ｂを動作させるのに利用される配線１３を前記領域外に引き出す上で、基板１１にてインダクタ素子２２Ｆが対向する領域を通過するように配線１３を引き回す必要がないのである。配線１３とインダクタ素子２２Ｆとが相対向するのを回避することができるこのような集積型電子部品Ｘ５は、配線１３とインダクタ素子２２Ｆとの間において容量結合による寄生容量が発生するのを、抑制するのに適する。このような集積型電子部品Ｘ５は、集積化されるインダクタ素子２２Ｆについて、特性劣化を防止するのに適する。
【０１００】
集積型電子部品Ｘ５は、実装部品２０Ｆに設けられたインダクタ素子２２Ｆと電気的に接続された配線１２（信号線）と共に、配線１２とは異なる配線１４（グラウンド線）を基板１１上に有する。集積型電子部品Ｘ５では、このような配線１４と実装部品２０Ｆのインダクタ素子２２Ｆとが相対向するのを、回避することができる。配線１４に含まれる複数の部分配線１４ａが、実装部品２０Ｆの連絡配線２４を介して電気的に接続されるため、基板１１においてインダクタ素子２２Ｆが対向する領域を通過するように配線１４を引き回す必要がないからである。配線１２に実質的に囲まれた領域内のスイッチング素子３０Ａ，３０Ｂを動作させるのに利用される配線１４を前記領域外に引き出す上で、基板１１にてインダクタ素子２２Ｆが対向する領域を通過するように配線１４を引き回す必要がないのである。配線１４とインダクタ素子２２Ｆとが相対向するのを回避することができるこのような集積型電子部品Ｘ５は、配線１４とインダクタ素子２２Ｆとの間において容量結合による寄生容量が発生するのを、抑制するのに適する。このような集積型電子部品Ｘ５は、集積化されるインダクタ素子２２Ｆについて、特性劣化を防止するのに適する。
【０１０１】
集積型電子部品Ｘ５は、配線基板１０および実装部品２０Ｆの接合について、高い接合信頼性を得るのに適する。配線基板１０と実装部品２０Ｆの間に大きな離隔距離を確保するための、背の高いバンプや積層したバンプを、配線基板１０と実装部品２０Ｆとの間に介在させる必要は必ずしもないからである。
【０１０２】
以上のように、集積型電子部品Ｘ５は、配線１３，１４とインダクタ素子２２Ｆとの間において容量結合による寄生容量が発生するのを抑制するのに適し、且つ、配線基板１０および実装部品２０Ｆの接合について高い接合信頼性を得るのに適するのである。
【０１０３】
加えて、集積型電子部品Ｘ５は小型化に適する。上述のように、配線１２の途中を継断するための全てのスイッチング素子３０Ａ，３０Ｂが、配線１２によって実質的に囲まれた領域内に配されているからである。
【０１０４】
図４６は、本発明の第６の実施形態に係る集積型電子部品Ｘ６の平面図（一部模式化，一部透視化）である。図４７は、集積型電子部品Ｘ６の部分拡大平面図（一部模式化，一部透視化）である。また、図４８は、集積型電子部品Ｘ６の部分拡大平面図（一部透視化）である。そして、図４９から図５１は、それぞれ、図４８の線XLIX−XLIX、線L−L、および線LI−LIに沿った部分断面図である。
【０１０５】
集積型電子部品Ｘ６は、キャパシタバンクであり、配線基板１０と、複数の実装部品２０Ｇ（図４６では一部の実装部品２０Ｇを省略）と、複数のスイッチング素子３０（図４６および図４７では模式的に表す）とを備える。キャパシタバンクは、全体として可変キャパシタとして機能し得て、例えば、携帯電話など無線通信機器におけるＲＦ回路部の構成要素として用いることができる。
【０１０６】
配線基板１０は、基板１１と、端子部１２ａ，１２ｂを有する配線１２と、複数の部分配線１３ａを含み且つ端子部１３ｂを有する配線１３と、複数の部分配線１４ａを含み且つ端子部１４ｂを有する配線１４とを有する。配線基板１０の構成は、集積型電子部品Ｘ１の配線基板１０の上述の構成と同様である。図４６では、配線基板１０における配線構造（配線１２〜１４）について、一部を省略して等価回路図で表す。
【０１０７】
各実装部品２０Ｇは、例えば図４７から図５１に示すように、素子基板２１と、キャパシタ素子２２Ｇと、連絡配線２３，２４とを有し、バンプ２５を介して配線基板１０に接合されている。図４６では、各実装部品２０Ｇについて、素子基板２１を透視化して表す。図４７では、隣り合う特定の二つの実装部品２０Ｇについて、素子基板２１を透視化して表す。図４８では、一の実装部品２０Ｇについて、素子基板２１を透視化して表す。
【０１０８】
実装部品２０Ｇの素子基板２１は、例えばシリコン基板であり、配線基板１０（ないし基板１１の実装対象面１１ａ）に対向する主面２１ａを有する。キャパシタ素子２２Ｇおよび連絡配線２３，２４は、素子基板２１の主面２１ａ上に設けられている。図４６では、素子基板２１の主面２１ａ側に設けられているキャパシタ素子２２Ｇを概略化して表し、且つ、主面２１ａ上の連絡配線２３，２４について、一部を省略して等価回路図で表す。図４７では、素子基板２１の主面２１ａ側に設けられているキャパシタ素子２２Ｇについて、等価回路図を伴って概略化して表し、且つ、主面２１ａ上の連絡配線２３，２４を等価回路図で表す。また、図４８では、素子基板２１の主面２１ａ側に設けられているキャパシタ素子２２Ｇについて、等価回路図を伴って概略化して表す。
【０１０９】
実装部品２０Ｇのキャパシタ素子２２Ｇは、特定の静電容量を有する素子であり、図４７および図４８に示すように、キャパシタＣおよび端子部Ｅ１，Ｅ２を含む。端子部Ｅ１，Ｅ２は、図４９に示すバンプ２５を介して配線基板１０側の配線１２と電気的に接続されている。キャパシタＣおよび端子部Ｅ１，Ｅ２の具体的構造は、キャパシタ素子２２Ｇの図４７および図４８に示す等価回路が素子基板２１上にて成立するのであれば、限定されない。また、集積型電子部品Ｘ６における複数のキャパシタ素子２２Ｇは、回路構成上並列に配されている。複数のキャパシタ素子２２Ｇの静電容量は、例えば全て同じである。
【０１１０】
実装部品２０Ｇの各連絡配線２３は、上述の配線基板１０の配線１３（駆動線）に含まれる特定の二つ一組の部分配線１３ａ間を電気的に接続するためのものである。図５１に示すように、連絡配線２３は、バンプ２５を介して部分配線１３ａと電気的に接続されている。すなわち、配線基板１０の配線１３に含まれる特定の二つ一組の部分配線１３ａ間は、バンプ２５および実装部品２０Ｇの連絡配線２３を介して電気的に接続されている。また、各実装部品２０Ｇには、必要な本数の連絡配線２３が設けられている（図４６では、複数の実装部品２０Ｇのうち集積型電子部品Ｘ６の回路構成上一番外側に位置する実装部品２０Ｇについて、連絡配線２３の一部を省略している）。一の実装部品２０Ｇが有すべき連絡配線２３の本数は、当該実装部品２０Ｇが集積型電子部品Ｘ６の回路構成上外側に位置するほど、多くなる傾向にある。このような連絡配線２３は、素子基板２１の主面２１ａ上にパターン形成されたものである。
【０１１１】
実装部品２０Ｇの連絡配線２４は、上述の配線基板１０の配線１４（グラウンド線）に含まれる特定の複数の部分配線１４ａ間を電気的に接続するためのものである。図５０に示すように、連絡配線２４は、バンプ２５を介して部分配線１４ａと電気的に接続されている。すなわち、配線基板１０の配線１４に含まれる特定の複数の部分配線１４ａ間は、バンプ２５および実装部品２０Ｇの連絡配線２４を介して電気的に接続されている。また、実装部品２０Ｇ内において、連絡配線２４は上述のキャパシタ素子２２Ｇと電気的に接続されている。このような連絡配線２４は、素子基板２１の主面２１ａ上にパターン形成されたものである。
【０１１２】
各スイッチング素子３０は、配線１２（信号線）の途中を継断するためのものであり、図１１および図１２を参照して集積型電子部品Ｘ１のスイッチング素子３０に関して上述したのと同様の構造を有する。スイッチング素子３０における駆動電極３４は、配線基板１０の配線１３（駆動線）と接続され、駆動電極３５は配線１４（グラウンド線）と接続されている。また、集積型電子部品Ｘ６では、全てのスイッチング素子３０が、配線１２によって実質的に囲まれた領域内に配されている。
【０１１３】
以上の構成を具備する集積型電子部品Ｘ６（キャパシタバンク）の駆動時においては、複数のキャパシタ素子２２Ｇから少なくとも一のキャパシタ素子２２Ｇを選択して端子部１２ａ，１２ｂと電気的に接続する。具体的には、選択すべきキャパシタ素子２２Ｇに対して直列に配されて当該キャパシタ素子２２Ｇを間に配する一対のスイッチング素子３０を選択し、これらスイッチング素子３０を共に閉状態とする。集積型電子部品Ｘ６において目的のスイッチング素子３０について閉状態を実現する手法は、次の通りである。
【０１１４】
配線基板１０の配線１３と、実装部品２０Ｇの連絡配線２３と、これらを連結するバンプ２５とから形成される複数の導電経路（それぞれが端子部１３ｂを有する）のうち、目的のスイッチング素子３０の駆動電極３４と接続されている導電経路を選択する。そして、選択した導電経路の端子部１３ｂから、当該導電経路を介して目的スイッチング素子３０の駆動電極３４に対して駆動電位を付与する。これにより、目的スイッチング素子３０において、駆動電極３４，３５間に静電引力が発生し、コンタクト電極３３が配線１２の一部１２ｃに当接するように可動部３２が弾性変形し、閉状態が達成される。
【０１１５】
選択されたスイッチング素子３０について以上のようにして閉状態を実現した後、端子部１２ａ，１２ｂ間に電圧を印加することにより、選択キャパシタ素子２２Ｇに蓄電することが可能である。
【０１１６】
集積型電子部品Ｘ６は、実装部品２０Ｇに設けられたキャパシタ素子２２Ｇと電気的に接続された配線１２（信号線）と共に、配線１２とは異なる配線１３（駆動線）を基板１１上に有する。集積型電子部品Ｘ６では、このような配線１３と実装部品２０Ｇのキャパシタ素子２２Ｇとが相対向するのを、回避することができる。配線１３に含まれる二つの部分配線１３ａが、実装部品２０Ｇの連絡配線２３を介して電気的に接続されるため、基板１１にて実装部品２０Ｇのキャパシタ素子２２Ｇが対向する領域を通過するように配線１３を引き回す必要がないからである。集積型電子部品Ｘ６では、配線１２に実質的に囲まれた領域内のスイッチング素子３０を動作させるのに利用される配線１３を前記領域外に引き出す上で、基板１１にてキャパシタ素子２２Ｇが対向する領域を通過するように配線１３を引き回す必要がないのである。配線１３と実装部品２０Ｇのキャパシタ素子２２Ｇとが相対向するのを回避することができるこのような集積型電子部品Ｘ６は、配線１３と実装部品２０Ｇのキャパシタ素子２２Ｇとの間において容量結合による寄生容量が発生するのを、抑制するのに適する。このような集積型電子部品Ｘ６は、集積化されるキャパシタ素子２２Ｇについて、特性劣化を防止するのに適する。
【０１１７】
また、集積型電子部品Ｘ６は、実装部品２０Ｇに設けられたキャパシタ素子２２Ｇと電気的に接続された配線１２（信号線）と共に、配線１２とは異なる配線１４（グラウンド線）を基板１１上に有する。集積型電子部品Ｘ６では、このような配線１４と実装部品２０Ｇのキャパシタ素子２２Ｇとが相対向するのを、回避することができる。配線１４に含まれる複数の部分配線１４ａが、実装部品２０Ｇの連絡配線２４を介して電気的に接続されるため、基板１１にて実装部品２０Ｇのキャパシタ素子２２Ｇが対向する領域を通過するように配線１４を引き回す必要がないからである。集積型電子部品Ｘ６では、配線１２に実質的に囲まれた領域内のスイッチング素子３０を動作させるのに利用される配線１４を前記領域外に引き出す上で、基板１１にてキャパシタ素子２２Ｇが対向する領域を通過するように配線１４を引き回す必要がないのである。配線１４と実装部品２０Ｇのキャパシタ素子２２Ｇとが相対向するのを回避することができるこのような集積型電子部品Ｘ６は、配線１４と実装部品２０Ｇのキャパシタ素子２２Ｇとの間において容量結合による寄生容量が発生するのを、抑制するのに適する。このような集積型電子部品Ｘ６は、集積化されるキャパシタ素子２２Ｇについて、特性劣化を防止するのに適する。
【０１１８】
加えて、集積型電子部品Ｘ６は、配線基板１０および実装部品２０Ｇの接合について、高い接合信頼性を得るのに適する。配線基板１０と実装部品２０Ｇの間に大きな離隔距離を確保するための、背の高いバンプや積層したバンプを、配線基板１０と実装部品２０Ｇの間に介在させる必要は必ずしもないからである。
【０１１９】
以上のように、集積型電子部品Ｘ６は、配線１３，１４とキャパシタ素子２２Ｇとの間において容量結合による寄生容量が発生するのを抑制するのに適するとともに、配線基板１０および実装部品２０Ｇの接合について、高い接合信頼性を得るのに適するのである。
【０１２０】
以上のまとめとして、本発明の構成およびそのバリエーションを以下に付記として列挙する。
【０１２１】
（付記１）第１面、並びに、当該第１面上に設けられた第１配線および第２配線、を有する配線基板と、
前記第１面に対向する第２面を有する素子基板、前記第２面側に設けられた機能素子、および、前記第２面上に設けられた少なくとも一つの連絡配線、を有して前記配線基板に実装されている少なくとも一つの実装部品と、を備え、
前記実装部品の前記機能素子は、前記第１配線と電気的に接続されており、
前記第２配線は、前記実装部品の一の連絡配線を介して電気的に接続されている二つ一組の部分配線を少なくとも一組含む、集積型電子部品。
（付記２）前記配線基板は更に第３配線を有し、
前記実装部品は、前記素子基板の前記第２面上に設けられた追加連絡配線を更に有し、
前記第３配線は、前記実装部品の前記追加連絡配線を介して電気的に接続されている少なくとも二つの部分配線を含む、付記１に記載の集積型電子部品。
（付記３）前記実装部品の前記機能素子は、前記追加連絡配線と電気的に接続されている、付記２に記載の集積型電子部品。
（付記４）前記第１配線の途中を継断するための少なくとも一つのスイッチング素子を前記配線基板上に更に備える、付記１から３のいずれか一つに記載の集積型電子部品。
（付記５）前記第１配線の途中を継断するための少なくとも一つのスイッチング素子を前記配線基板上に更に備え、当該スイッチング素子は、可動部と、当該可動部の駆動力を発生させるための第１駆動電極および第２駆動電極とを有し、第１駆動電極は、前記第２配線と電気的に接続されており、前記第２駆動電極は、前記第３配線と電気的に接続されている、付記２または３に記載の集積型電子部品。
（付記６）前記実装部品の前記機能素子は、バンドパスフィルタ素子、バンドエリミネーションフィルタ素子、ハイパスフィルタ素子、ローパスフィルタ素子、インダクタ素子、およびキャパシタ素子からなる群より選択される素子である、付記１から５のいずれか一つに記載の集積型電子部品。
（付記７）主面を有する素子基板と、
前記主面側に設けられた機能素子と、
前記主面上に設けられた少なくとも一つの連絡配線と、備える実装部品。
（付記８）前記主面上に設けられた追加連絡配線を更に備える、付記７に記載の実装部品。
（付記９）前記機能素子は、前記追加連絡配線と電気的に接続されている、付記８に記載の実装部品。
（付記１０）前記機能素子は、バンドパスフィルタ素子、バンドエリミネーションフィルタ素子、ハイパスフィルタ素子、ローパスフィルタ素子、インダクタ素子、およびキャパシタ素子からなる群より選択される素子である、付記７から９のいずれか一つに記載の実装部品。
【符号の説明】
【０１２２】
Ｘ１〜Ｘ６      集積型電子部品
１０      配線基板
１１      基板
１１ａ      実装対象面
１２，１３，１４      配線
１３ａ，１４ａ      部分配線
１２ａ，１２ｂ，１３ｂ，１４ｂ      端子部
２０，２０Ａ〜２０Ｇ      実装部品
２１      素子基板
２１ａ      主面
２２      バンドパスフィルタ（ＢＰＦ）素子
２２Ａ      バンドエリミネーションフィルタ（ＢＥＦ）素子
２２Ｂ，２２Ｄ      ハイパスフィルタ（ＨＰＦ）素子
２２Ｃ，２２Ｅ      ローパスフィルタ（ＬＰＦ）素子
２２Ｆ      インダクタ素子
２２Ｇ      キャパシタ素子
２３，２４      連絡配線
２３ａ，２４ａ      端子部
２５      バンプ
Ｃ１，Ｃ２，Ｃ３，Ｃ      キャパシタ
Ｄ１，Ｄ２，Ｄ３，Ｄ      インダクタ
Ｅ１，Ｅ２      端子部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
0005589313.tif 000014
【図１４】
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【図１５】
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【図１６】
0005589313.tif 000017
【図１７】
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【図１８】
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【図１９】
0005589313.tif 000020
【図２０】
0005589313.tif 000021
【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
0005589313.tif 000034
【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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