(57)【特許請求の範囲】
【請求項１】
基板の表面における部分空乏型のストレージトランジスタ（１０２）であって、該ストレージトランジスタは、
第一の導電型の第一のソース／ドレイン領域（２３０）と、
前記第一の導電型の第二のソース／ドレイン領域（２３５）と、
前記第一のソース／ドレイン領域（２３０）と前記第二のソース／ドレイン領域（２３５）との間に配置されたボディ部分（２１７）であって、前記ボディ部分は、第二の導電型の高濃度ドープ領域（２３６）を含み、前記高濃度ドープ領域は、前記高濃度ドープ領域中に電荷トラップ部位を形成するナノ粒子（２３６’）およびナノ封入体（２３６’）のうちの一方を有し、かつ、前記第二のソース／ドレイン領域（２３５）に隣接し、かつ、前記第一のソース／ドレイン領域（２３０）からは離間されている、ボディ部分（２１７）と、
ゲート構造（２２０）であって、少なくとも二つの平面において前記ボディ部分を少なくとも部分的に包囲するゲート構造（２２０）と、
を含む、ストレージトランジスタ（１０２）と、
前記第一のソース／ドレイン領域（２３０）に接続されたビット線（２９６）と、
前記ゲート構造（２２０）に接続されたワード線（２９８）と、
を含むことを特徴とするメモリデバイス（２００）。
【請求項２】
前記ナノ粒子（２３６’）は、二酸化シリコン、エルビウム（Ｅｒ）、プラセオジム（Ｐｒ）、ツリウム（Ｔｍ）、ランタニド系列の元素、もしくはそれらのいずれかの組み合わせを含む、ことを特徴とする請求項１に記載のメモリデバイス（２００）。
【請求項３】
前記基板は、第一の導電型の半導体層を被覆する第二の導電型の半導体層である、ことを特徴とする請求項１に記載のメモリデバイス（２００）。
【請求項４】
前記ストレージトランジスタはＦｉｎＦＥＴ（２０１）である、ことを特徴とする請求項１に記載のメモリデバイス（２００）。
【請求項５】
前記ゲート構造（２２０）はゲート電極を含み、前記ゲート電極は、Ｐ＋ポリシリコン、Ｎ＋ポリシリコン、Ｐ＋ＳｉｘＧｅ１−ｘ、Ｎ＋ＳｉｘＧｅ１−ｘ、Ｔｉ、ＴａＮ、ＷＮおよびＷから成る群からの材料を含む、ことを特徴とする請求項１に記載のメモリデバイス（２００）。
【請求項６】
前記ボディ部分（２１７）は、不活性イオンで高濃度にドープされた不活性ドーパント領域を含み、該不活性ドーパント領域は、前記第一のソース／ドレイン領域（２３０）に隣接し、かつ、前記第二のソース／ドレイン領域（２３５）から離間されている、ことを特徴とする請求項１に記載のメモリデバイス（２００）。
【請求項７】
前記不活性ドーパント領域は、５ｅ１２ａｔｏｍｓ／ｃｍ２から１ｅ１６ａｔｏｍｓ／ｃｍ２の範囲内のドーパントドーズ量を有する、ことを特徴とする請求項６に記載のメモリデバイス（２００）。
【請求項８】
前記ストレージトランジスタ（１０２）は、前記ゲート構造（２２０）と前記ボディ部分（２１７）との間に絶縁層（２２５）をさらに含み、前記ボディ部分（２１７）の上表面上の前記絶縁層（２２５）の厚さは、前記ボディ部分（２１７）の側壁上の前記絶縁層（２２５）の厚さよりも大きい、ことを特徴とする請求項１に記載のメモリデバイス（２００）。
【請求項９】
前記ストレージトランジスタ（１０２）は、前記ボディ部分（２１７）と前記第一のソース／ドレイン領域（２３０）との間のショットキーバリアよりも高い、前記第二のソース／ドレイン領域（２３５）と前記ボディ部分（２１７）との間のショットキーバリアをさらに含む、ことを特徴とする請求項１に記載のメモリデバイス（２００）。
【請求項１０】
前記ストレージトランジスタ（１０２）は、前記第二のソース／ドレイン領域（２３５）と接触するシリサイド層（７４５）をさらに含む、ことを特徴とする請求項９に記載のメモリデバイス（２００）。
【請求項１１】
前記ストレージトランジスタ（１０２）は、前記第一のソース／ドレイン領域（２３０）と接触するシリサイド層（７４０）をさらに含む、ことを特徴とする請求項９に記載のメモリデバイス（２００）。
【請求項１２】
前記第一（２３０）および第二（２３５）のソース／ドレイン領域が、前記ゲート構造（２２０）のうちの、前記ボディ部分（２１７）の側壁上の部分と、同一の水平面を共有するように、前記第一（２３０）および第二（２３５）のソース／ドレイン領域は隆起している、ことを特徴とする請求項１に記載のメモリデバイス（２００）。
【請求項１３】
前記第一（２３０）および第二（２３５）のソース／ドレイン領域は、各々、複数の層を含み、前記複数の層は、第一の材料の少なくとも一つの層と第二の材料の少なくとも一つの層とを含む、ことを特徴とする請求項１に記載のメモリデバイス（２００）。
【請求項１４】
前記第一および第二の材料は異なるバンドギャップを有する、ことを特徴とする請求項１３に記載のメモリデバイス（２００）。
【請求項１５】
第一の導電型の第一のソース／ドレイン領域（２３０）と、
前記第一の導電型の第二のソース／ドレイン領域（２３５）と、
電荷を格納するためのボディ部分（２１７）であって、前記ボディ部分は基板の表面から突出し、前記ボディ部分は前記第一（２３０）および第二（２３５）のソース／ドレイン領域の間に配置され、前記ボディ部分は第二の導電型のドープ領域を含み、前記ドープ領域は、前記ドープ領域中に電荷トラップ部位を形成するナノ粒子（２３６’）およびナノ封入体（２３６’）のうちの一方を有し、かつ、前記第二（２３５）のソース／ドレイン領域に隣接し、かつ、前記第一のソース／ドレイン領域（２３０）からは離間されている、ボディ部分（２１７）と、
少なくとも二つの平面において前記ボディ部分（２１７）を包囲するゲート構造（２２０）と、
を含むことを特徴とするトランジスタデバイス（１０２）。
【請求項１６】
前記基板は、第一の導電型の半導体層を被覆する第二の導電型の半導体層である、ことを特徴とする請求項１５に記載のトランジスタデバイス（１０２）。
【請求項１７】
前記ボディ部分（２１７）は、不活性イオンで高濃度にドープされた不活性ドーパント領域を含み、該不活性ドーパント領域は、前記第一のソース／ドレイン領域（２３０）に隣接し、かつ、前記第二のソース／ドレイン領域（２３５）からは離間されている、ことを特徴とする請求項１５に記載のトランジスタデバイス（１０２）。
【請求項１８】
前記ゲート構造（２２０）および前記ボディ部分（２１７）の間に絶縁層をさらに含み、前記ボディ部分（２１７）の上表面上の前記絶縁層の厚さは、前記ボディ部分（２１７）の側壁上の前記絶縁層の厚さよりも大きい、ことを特徴とする請求項１５に記載のトランジスタデバイス（１０２）。
【請求項１９】
前記第一（２３０）および第二（２３５）のソース／ドレイン領域が、前記ゲート構造（２２０）のうちの、前記ボディ部分（２１７）の側壁上の部分と、同一の水平面を共有するように、前記第一（２３０）および第二（２３５）のソース／ドレイン領域は隆起している、ことを特徴とする請求項１５に記載のトランジスタデバイス（１０２）。
【請求項２０】
前記第一（２３０）および第二（２３５）のソース／ドレイン領域は、各々、複数の層を含み、前記複数の層は、第一の材料の少なくとも一つの層と第二の材料の少なくとも一つの層とを含む、ことを特徴とする請求項１５に記載のトランジスタデバイス（１０２）。
【請求項２１】
基板の表面にストレージトランジスタ（１０２）を形成するステップであって、該ステップは、
前記基板の表面から突出するボディ部分（２１７）を形成するステップと、
前記ボディ部分の側面上に、第一の導電型の第一のソース／ドレイン領域（２３０）を形成するステップと、
前記ボディ部分（２１７）のうちの、前記第一のソース／ドレイン領域（２３０）とは相対する側面上に、前記第一の導電型の第二のソース／ドレイン領域（２３５）を形成するステップと、
少なくとも二つの平面において前記ボディ部分（２１７）を少なくとも部分的に包囲するゲート構造（２２０）を形成するステップと、
前記ボディ部分（２１７）中に、第二の導電型の高濃度ドープ領域（２３６）を形成するステップであって、前記高濃度ドープ領域は、前記高濃度ドープ領域中に電荷トラップ部位を形成するナノ粒子（２３６’）およびナノ封入体（２３６’）のうちの一方を有し、かつ、前記第二のソース／ドレイン領域（２３５）に隣接し、かつ、前記第一のソース／ドレイン領域（２３０）からは離間される、ステップと、
を含む、ストレージトランジスタを形成するステップと、
前記第一のソース／ドレイン領域に接続されたビット線（２９６）を形成するステップと、
前記ゲート構造に接続されたワード線（２９８）を形成するステップと、
を含むことを特徴とするメモリデバイス（２００）を製造する方法。
【請求項２２】
前記ストレージトランジスタ（１０２）を形成するステップは、第一の導電型の半導体層を被覆する第二の導電型の半導体層の表面に前記ストレージトランジスタ（１０２）を形成するステップを含む、ことを特徴とする請求項２１に記載の方法。
【請求項２３】
前記ストレージトランジスタ（１０２）を形成するステップは、
不活性イオンで高濃度にドープされた不活性ドーパント領域（８３９）を形成するステップであって、前記不活性ドーパント領域は、前記第一のソース／ドレイン領域（２３０）に隣接し、かつ、前記第二のソース／ドレイン領域（２３５）から離間される、ステップと、
前記ゲート構造（２２０）と前記ボディ部分（２１７）との間に絶縁層を形成するステップと、
をさらに含む、ことを特徴とする請求項２２に記載の方法。
【請求項２４】
前記ストレージトランジスタ（１０２）を形成するステップは、部分空乏型ストレージトランジスタを形成するステップを含む、ことを特徴とする請求項２１に記載の方法。
【請求項２５】
前記ストレージトランジスタ（１０２）を形成するステップは、前記ゲート構造（２２０）と前記ボディ部分（２１７）との間に絶縁層を形成するステップをさらに含む、ことを特徴とする請求項２１に記載の方法。
【請求項２６】
前記ストレージトランジスタ（１０２）を形成するステップは、ＦｉｎＦＥＴ（２０１、７０１、８０１、９０１、１００１）を形成するステップを含む、ことを特徴とする請求項２１に記載の方法。
【請求項２７】
前記ナノ粒子（２３６’）を注入によって形成するステップをさらに含む、ことを特徴とする請求項２１に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
［優先権主張］
本出願は、２００８年１０月１６日出願の米国特許出願整理番号１２／２５２，４９５、“OC DRAM CELL WITH INCREASED SENSE MARGIN”の出願日の利益を主張する。
【０００２】
［技術分野］
本発明はメモリデバイスに関し、より詳細には、電界効果トランジスタストレージデバイスを含むダイナミックランダムアクセスメモリデバイスに関する。
【背景技術】
【０００３】
ランダムアクセスメモリ（ＲＡＭ）などの半導体メモリは、絶対不可欠な半導体デバイスである。ＲＡＭデバイスは、ユーザがそのメモリセルにおける読み出し動作と書き込み動作の双方を実行することを可能にする。ＤＲＡＭは個々のメモリセルのアレイを含むＲＡＭの一種である。ＤＲＡＭデバイスは、通常、コンピュータおよびコンピュータシステムとともに使用される。通常、各セルは電荷を保持するためのキャパシタと、キャパシタに保持された電荷にアクセスするためのトランジスタとを含む。トランジスタは、しばしば、ＤＲＡＭセルのアクセストランジスタもしくは選択デバイスと称される。
【０００４】
図１は、二つの隣接するＤＲＡＭセル１００を含むＤＲＡＭメモリ回路の一部を示す。各セル１００は、ストレージキャパシタ１０４およびアクセス電界効果トランジスタ（ＦＥＴ）１０２を含む。各セルに対して、ストレージキャパシタ１０４の一側面は、（接地電位として示される）参照電圧に接続される。ストレージキャパシタ１０４の他の側面は、トランジスタデバイス１０２のドレインに接続される。トランジスタデバイス１０２のゲートはワード線１０８に接続される。トランジスタデバイス１０２のソースは、（ディジット線としても知られる）ビット線１０６に接続される。この方法で接続されたメモリセル１００のコンポーネントとともに、ワード線１０８は、ストレージキャパシタ１０４へと書き込む、もしくはストレージキャパシタ１０４から読み出すために、ビット線１０６上を伝送される（論理“０”もしくは論理“１”を表す）信号を許可する、または妨げることによって、ストレージキャパシタ１０４に対するアクセスを制御する。したがって、各セル１００は１ビットのデータ（すなわち、“０”もしくは“１”）を含む可能性がある。
【０００５】
ＤＲＡＭデバイスが物理的に寸法を縮小し続けるにつれて、積層キャパシタＤＲＡＭセルの場合には、通常２０フェムトファラド（ｆＦ）より大きい、十分なキャパシタンスを有するキャパシタを微細領域に提供することは困難である。さらには、リフレッシュ動作に対する良好なオフ状態リーク特性およびセルに書き込みための良好なオン状態特性を有するアクセストランジスタを提供することは困難である。これらの課題に対処するために幾つかの構造が提案されている。
【０００６】
そのような構造の一つは、キャパシタに対する要求を排除する、シリコン・オン・インシュレータ（ＳＯＩ）ベースのメモリセルである。H. Wannらによる”A Capacitorless DRAM Cell on SOI Substrate,” Tech. Digest, Int’l. Electron Device Mtg., pp.635-638, December 1993, P. Fazan らによる”Capacitor-less 1-T DRAM,” 2002 IEEE Int’l SOI Conf., pp. 10-13, October 2002, K. Inohらによる”FBC (Floating Body Cell) for Embedded DRAM on SOI,” 2003 Symp. On VLSI Tech. Digest, June 2003を参照されたい。このような参考文献は、１トランジスタキャパシタレス（１Ｔ／０Ｃ）ＤＲＡＭセルおよびこのようなセルを使用するＤＲＡＭ回路の動作を議論する。
【０００７】
しかしながら、このようなキャパシタレスセルは、保持期間、アクセス時間、分布特性および信頼性に関して、性能不足に悩まされる可能性がある。１Ｔ／０Ｃ  ＤＲＡＭセルにおいては、“１”を書き込むために基板バルクにキャリアが生成され、“０”を書き込むために基板バルクからキャリアが放出される。平面ＳＯＩデバイスを使用する１Ｔ／０Ｃ  ＤＲＡＭセルにおいては、キャリア生成は問題を引き起こす可能性がある。例えば、このようなＤＲＡＭセルの動作に衝突イオン化が不可欠である場合、デバイス信頼性は低くなり、イオン化速度の減少による量子収率の減少によって高温での効率が減少する可能性がある。また、平面デバイスは、トランジスタをオン状態にしていなければならないために電力を消費する動作を制限する結果となる可能性がある。さらには、平面ＳＯＩデバイスのサイズが物理的に縮小されると、アクティブ領域が減少することによって、電荷格納が制限される可能性がある。
【図面の簡単な説明】
【０００８】
【図１】従来の一組のＤＲＡＭセルの概略図である。
【図２】本発明の典型的な一実施形態に従うメモリアレイの概略図である。
【図３】本発明の一実施形態に係り構成される、ＤＲＡＭセルの一部の三次元表現である。
【図４】Ｘ方向に沿った、図３のメモリセルの断面図である。
【図５】Ｘ方向に沿った図３のメモリセルの別の断面図である。
【図６Ａ】処理の初期段階における、Ｘ方向に沿った、図３のメモリセルの断面図である。
【図６Ｂ】処理の中間段階における、Ｘ方向に沿った、図３のメモリセルの断面図である。
【図６Ｃ】処理の中間段階における、Ｘ方向に沿った、図３のメモリセルの断面図である。
【図６Ｄ】処理の中間段階における、Ｘ方向に沿った、図３のメモリセルの断面図である。
【図６Ｅ】処理の中間段階における、Ｙ方向に沿った、図３のメモリセルの断面図である。
【図６Ｆ】処理の中間段階における、Ｙ方向に沿った、図３のメモリセルの断面図である。
【図６Ｇ】処理の中間段階における、Ｙ方向に沿った、図３のメモリセルの断面図である。
【図６Ｈ】処理の中間段階における、Ｙ方向に沿った、図３のメモリセルの断面図である。
【図７】本発明の典型的な別の実施形態に従うメモリセルの断面図である。
【図８】本発明の典型的な別の実施形態に従うメモリセルの断面図である。
【図９Ａ】本発明の典型的な別の実施形態に従うメモリセルの断面図である。
【図９Ｂ】図９Ａのメモリセルの一部に対するエネルギーバンド図である。
【図１０】本発明の典型的な別の実施形態に従うメモリセルの断面図である。
【発明を実施するための最良の形態】
【０００９】
以下の詳細な説明においては、参照は添付の図面に対してなされる。それらの参照は詳細な説明の一部を形成し、本発明が実施される可能性のある具体的な実施形態を例証として示す。図面においては、類似の参照番号は幾つかの図面にわたって実質的に類似するコンポーネントを表すものである。
【００１０】
用語“ウェーハ”および“基板”は、シリコン、シリコン・オン・インシュレータ（ＳＯＩ）、シリコン・オン・サファイア（ＳＯＳ）、シリコン・オン・ナッシング（ＳＯＮ）技術、ドープされた半導体およびドープされていない半導体、ベース半導体基板によって支持されたシリコンのエピタキシャル層、および他の半導体構造を含むものとして理解されるべきである。さらには、以下の説明において、“ウェーハ”もしくは“基板”に対して参照がなされるとき、ベース半導体構造もしくは基板に領域もしくは接合を形成するために、前述のプロセスステップが使用される可能性がある。さらには、半導体は必ずしもシリコンベースである必要はなく、シリコン・ゲルマニウム、ゲルマニウム、もしくはガリウムヒ素ベースである可能性がある。
【００１１】
メモリセルならびにメモリセルを形成する方法は、基板表面にストレージトランジスタを含む。ストレージトランジスタは第一および第二のソース／ドレイン領域の間にボディ部分を含み、ソース／ドレイン領域は第一の導電型の領域である。ストレージトランジスタは、少なくとも二つの平面においてボディ部分周囲を少なくとも部分的に包囲するゲート構造をも含む。ビット線は第一のソース／ドレイン領域に接続され、ワード線はゲート構造に接続される。
【００１２】
本発明の実施形態は、メモリセルにおける使用のために、特に１トランジスタキャパシタレス（１Ｔ／０Ｃ）ＤＲＡＭセルにおける使用のために、包み込み（wrapped-around）ゲート構造を有するストレージトランジスタを提供する。ストレージトランジスタは、ストレージトランジスタに格納される電荷を生成する以下の手段のうちのいずれかを使用するように構成される。その手段は、ａ）衝突イオン化、ｂ）バンド間のトンネル現象、ｃ）チャネル始動二次ホットエレクトロン（ＣＨＩＳＥＬ）である。キャリア生成の効率を向上させるためにこれら３つの方法の組み合わせを使用することができる。これらの方法によって生成されたキャリア（例えばホール）は、書き込み動作の間ストレージトランジスタのボディに格納される。
【００１３】
衝突イオン化は、第一世代高エネルギー電子が基板の格子との衝突（散乱現象）を経験するときにキャリアを生成する。例えば、伝導帯における第一世代高エネルギー電子は衝突を経験し、それによって価電子帯から第二世代電子を解放する。第二世代電子は、後にホールを残す。エネルギーが第二世代電子へと移動するため、高エネルギー第一世代キャリアは、衝突によってエネルギーを失う。
【００１４】
衝突イオン化は、キャリアエネルギーの単調関数である。衝突イオン化は温度に強く依存し、高い電界によって促進されるが、電界に完全に依存するわけではない。衝突イオン化の頻度は、格子散乱の増加によって高温で減少する。さらには、衝突イオン化は、（固有の材料特性である）基板のエネルギーバンド構造にも強く依存する。V. Chandramouliらによる”Design Considerations for High Performance Avalanche Photodiode Multiplication Layers,” IEEE Transactions on Electron Devices, vol. 41, pp. 648-654, 1994を参照されたい。
【００１５】
キャリアのバンド間のトンネル現象は、デバイス内の電界の存在下において著しいバンド曲がりが存在するときに生じる。衝突イオン化と同様に、バンド間のトンネル現象は、結果として電荷キャリアの増幅をもたらす。しかしながら、顕著な相違も存在する。バンド間のトンネル現象は、電界に強く依存し、温度には依存しない。ＭＯＳトランジスタにおいては、バンド間のトンネル現象は、ゲート誘導ドレイン漏れ電流（ＧＩＤＬ）の主要な原因である。
【００１６】
ＣＨＩＳＥＬ作用もまた、結果としてキャリア増幅をもたらす。本技術分野において既知であるように、ＣＨＩＳＥＬ作用を経たキャリア生成は、衝突イオン化および電界の存在下における第二世代キャリアエネルギー利得を含む。
【００１７】
本発明の一実施形態に従い、フィン型電界効果トランジスタ（ＦｉｎＦＥＴ）は、１Ｔ／０ＣＤＲＡＭセルに対して提供される。ＦｉｎＦＥＴはマルチ・ゲートＦＥＴであり、 通常、最新式論理技術で使用される完全空乏型（ＦＤ）ＳＯＩデバイスである。ＦＤ−ＦｉｎＦＥＴは通常、浮遊ボディ効果（ＦＢＥ）を排除するように設計される。ＳＯＩ ＦＥＴにおいては、ボディが浮遊するよう、ソースおよびドレイン領域間のボディ部分に対する接触はほとんど存在しない。浮遊ボディ効果は、ボディにおける電荷集積に由来する、デバイスに対する閾値電圧に変動を引き起こし、それはＦＥＴの従来動作に対して弊害をもたらす。
【００１８】
ＦＤ−ＳＯＩデバイスはＤＲＡＭセルで必要とされるような電荷格納には適していない。ＦｉｎＦＥＴがストレージデバイスとして使用されるとき、ＦＢＥを有することが好都合である。したがって、本発明の実施形態は、ＦＤ−ＳＯＩデバイスよりも大きいＦＢＥを備える部分空乏型（ＰＤ）ＦｉｎＦＥＴを提供する。ＰＤ  ＳＯＩ  ＭＯＳＦＥＴにおけるＦＢＥによる最も高頻度の過渡現象を説明する、D. Munteanuらによる、”Generation-Recombination Transient Effects in Partially Depleted SOI Transistors: Systematic Experiments and Simulations,” IEEE Transactions on Electron Devices, vol. 45, No. 8, pp. 1678-83, August 1998を参照されたい。
【００１９】
図２は、本発明の一実施形態に従う、メモリアレイ２９９の概略図である。メモリアレイ２９９は、本明細書で記述されるＤＲＡＭセル２００を含むＤＲＡＭメモリアレイである。メモリアレイ２９９の全セルはＤＲＡＭセル２００である。メモリアレイ２９９は、半導体チップ２９０上に含まれる可能性がある。
【００２０】
図３は、本発明の一実施形態に従って構成されるＤＲＡＭセル２００の一部の三次元表現である。ＤＲＡＭセル２００は、ＦｉｎＦＥＴ２０１を有する１Ｔ／０Ｃセルである。図示されるように、ＦｉｎＦＥＴ２０１はＮ−チャネルデバイスである。
【００２１】
ＦｉｎＦＥＴ２０１は、部分空乏型（ＰＤ）ＳＯＩデバイスである。したがって、ＦｉｎＦＥＴ２０１は、埋め込み酸化物層（ＢＯＸ）２１２上に基板層２１５で形成される。ＢＯＸ２１２は、ベースシリコン層２１１を被覆する。隣接するデバイスからＦｉｎＦＥＴ２０１を分離するための分離領域２１３もまた存在する。図示されるように、分離領域２１３はシャロウトレンチ分離領域である。
【００２２】
図２および図３に図示されるように、ＦｉｎＦＥＴ２０１のゲート構造２２０はワード線２９８に接続される。ＦｉｎＦＥＴ２０１は、ソース／ドレイン領域２３５とソース／ドレイン領域２３０との間にボディ２１７を含む。ＦｉｎＦＥＴ２０１のソース／ドレイン領域２３０はビット線２９６に接続され、ＦｉｎＦＥＴ２０１のソース／ドレイン領域２３５はライン２９４に接続される。ＦｉｎＦＥＴ２０１はＮ−チャネルデバイスであり、セル２００へと“１”を書き込むためにホールがボディ２１７内に格納され、セル２００へと“０”を書き込むためにホールがボディ２１７から放出される。
【００２３】
ボディ２１７は、基板層２１５の表面から突出する構造であり、壁もしくはフィン様形状を有する。ＦｉｎＦＥＴ２０１はＳＯＩデバイスであり、ボディ２１７は浮遊している。ボディ２１７と接触するゲート酸化物層２２５が存在する。酸化物層２２５上はゲート構造２２０である。ゲート構造２２０はボディ２１７の一部を包囲し、ゲート２２０ａ、２２０ｂおよび２２０ｃ（図４参照）を形成する。ゲート２２０ａおよび２２０ｂは、ボディ２１７の相対する側面上にあり、ゲート２２０ｃはボディ２１７の上表面上にある。図示されるように、ゲート構造２２０は、相互接続されたゲート２２０ａ、２２０ｂおよび２２０ｃでボディ２１７の三側面を包囲する。ゲート構造２２０の側面上に側壁スペーサ２２６（図５参照）もまた存在する。明瞭性のために、側壁スペーサ２２６は図３および図４では図示されていない。
【００２４】
ゲート構造２２０はボディ２１７の三側面を包囲するため、ゲートは、サブ閾値および線形動作領域における良好な制御を提供する。さらには、良好なゲート制御によって、ＦｉｎＦＥＴ２０１は低い閾値電圧を有するように形成することができる。ＦｉｎＦＥＴ２０１は、ボディ２１７に電荷が格納されていないときには、約３００ｍＶから約７００ｍＶの間の閾値電圧を有する可能性がある。図示されるように、ＦｉｎＦＥＴ２０１の閾値電圧は約５００ｍＶである。低い閾値電圧によって、セル２００へと“１”を書き込むために特にバンド間のトンネル現象が使用される場合に、低電圧動作が可能になる。さらには、ＦｉｎＦＥＴ２０１は、従来の平面ＳＯＩＦＥＴと比較して、より小さい物理的寸法とより低い動作電圧に対して、より平易に拡大縮小される。
【００２５】
引き続き図３および図４を参照して、電荷キャリア、例えばホールはボディ２１７に格納される。ボディ２１７はフィン構造であるため、平面デバイスと比較して、どのソース／ドレイン領域からも良好に分離される。したがって、電荷はボディ２１７により長く格納することができ、ＤＲＡＭセル２００のデータ保持特性を改善する。
【００２６】
図４は、ボディ２１７上の一点における、Ｘ方向に沿ったＦｉｎＦＥＴ２０１の断面図である。図４に図示されるように、ゲート酸化物層２２５はボディ２１７の上表面上に厚さＴ１を有し、ボディ２１７の側面上に厚さＴ２を有する。図示されるように、Ｔ１はＴ２よりも大きい。ボディ２１７の側面上により薄い酸化物を使用することによって、バンド間のトンネル現象は増加する。バンド間のトンネル現象の増加によって、“１”の書き込み動作の間のチャネルにおけるキャリア生成が増加する。さらには、キャリア生成のために衝突イオン化およびＣＨＩＳＥＬが主に使用される場合に起こりうるのと同様に、バンド間のトンネル現象は、通常、長期間のデバイス信頼性の劣化にはつながらない。したがって、バンド間のトンネル現象を経たキャリア生成を高めることによって、デバイスの信頼性を改善することが可能である。
【００２７】
これもまた図４に図示されるように、ボディ２１７は高さＨを有する。ＤＲＡＭセル２００のサイズが縮小するにつれて、ボディ２１７の電荷容量を維持するために、ボディの高さＨは増加する可能性がある。
【００２８】
図５は、図３の直線５−５に沿ったゲート構造２２０上の一点における、Ｙ方向に沿ったＦｉｎＦＥＴ２０１の断面図である。図５は、ゲート構造２２０の側壁上に側壁スペーサ２２６を示す。同様に、図５は、ソース／ドレイン領域２３５、２３０を示し、ソース／ドレイン領域２３５、２３０は高濃度にドープされたＮ型領域である。ＰＤデバイスを達成するために、ボディ２１７の一部はＰ型導電性にドープされ、ボディ２１７の他の部分はドープされていない。図５に図示されるように、ソース／ドレイン領域２３５に隣接するボディ２１７の側面はＰ型領域２３６を含み、ソース／ドレイン領域２３０に隣接する側面はドープされていない。
【００２９】
図示されるように、領域２３６は、高濃度にドープされたＰ型ハロー領域である。ハロー領域２３６は、ソース／ドレイン領域２３５とゲート構造２２０が重なり合う点の下にあり、ソース／ドレイン領域２３５の底部と接触し、ＢＯＸ２１２の上表面と接触する。ハロー領域２３６は、ＦｉｎＦＥＴ２０１がＰＤデバイスであることを保証し、ＣＨＩＳＥＬ作用によって生成されるキャリアを増加させ、それによってプログラミング効率を向上させる。ビット線２９６（図２）が接続される部分に隣接するボディ２１７の側面は、大きなプログラミングウインドウを提供するドープされていない部分であり、側面上のボディ２１７の完全な空乏を可能にして、“０”の書き込み動作を向上させる。
【００３０】
図示されているように、今から、図６Ａから図６Ｈを参照して、単一ＤＲＡＭセル２００の作製が説明される。図６Ａから図６Ｄは、直線６Ａ−６Ｄに沿ってボディ２１７を横切る点における、Ｘ方向に沿ったメモリセル２００の断面図である。図６Ｅから６Ｈは、直線６Ｅ−６Ｈに沿ったゲート構造２２０を横切る点における、Ｙ方向に沿ったメモリセル２００の断面図である。メモリアレイ２９９における全メモリセルの作製は、同一の方法で同時に進展する可能性がある。事前の動作の結果を必要とするとき以外、特別な順序は必要ではない。したがって、順序は変化してもよい。
【００３１】
図６Ａは、ＤＲＡＭセル２００の作製の初期段階を示す。ＤＲＡＭセル２００の作製は、２１１、２１２、２１５を形成するための処理を経た層の３つの部分から構成される、ドープされていないＳＯＩ材料で開始する。ＳＯＩ材料は、注入酸素プロセスもしくは層転写技術による分離などの適切な既知の方法によって作製することができる。図示されているように、埋め込み酸化物層２１２上の基板層２１５の厚さＴは、約２０００オングストロームよりも大きい。シリコンベース層２１１は、埋め込み酸化物層２１２の下に配置される。ベース層２１１と基板層２１５は、単結晶シリコンの層である可能性がある。
【００３２】
分離領域２１３（図３参照）は、基板層２１５内に形成され、誘電材料、酸化物材料、ＳｉＯもしくはＳｉＯ２などのシリコン酸化物、酸窒化物、シリコン窒化物などの窒化物材料、シリコン炭化物、高温ポリマー、もしくは他の適切な誘電材料で充填される。上述されたように、例証として、分離領域２１３、ＳＴＩ領域および誘電材料は、高密度プラズマ（ＨＤＰ）酸化物、すなわち、狭小なトレンチを効率的に充填する高い能力を有する材料である。
【００３３】
図６Ｂに図示されているように、シリコン壁構造２１６は基板層２１５内にエッチングされ、ＦｉｎＦＥＴの“フィン”部分を形成する。Ｆｉｎ構造２１６は、約３００Åから約１０００Åの幅Ｗ、および約５００Åから約４０００Åの高さＨを有する可能性がある。図示されているように、フィン幅Ｗは約７００Åであり、フィン高さＨは約２０００Åである。上述されたように、フィン高さＨは、フィン幅Ｗが減少するにつれて増加する可能性がある。本実施例においては、ＤＲＡＭセル２００は、唯一つのフィン構造２１６を含む。しかしながら、ＤＲＡＭセル２００のためのＦｉｎＦＥＴは、一つ以上のフィン構造２１６を有するように形成することができる。フィン構造２１６は、ＦｉｎＦＥＴ２０１のボディ２１７をも形成する。フィン構造２１６は、光学リソグラフィーもしくはスペーサ画定リソグラフィーなどの従来の方法によって形成することができる。
【００３４】
図６Ｃに図示されるように、絶縁層２２５は基板層２１５上に従来方法によって成長するかまたは堆積する。絶縁層２２５は望ましくは高誘電率（高ｋ）材料であるが、二酸化シリコン（ＳｉＯ２）もしくは酸窒化物（ＯＮ）が使用されてもよい。高ｋ材料は、ＳｉＯ２よりも大きい誘電率を有する材料である。同様に、本明細書で使用される誘電率という用語は、材料厚もしくは他の要因によって影響を受ける可能性のある実際に使用される材料の有効な誘電率というよりはむしろ、特定のバルク材料の固有特性のことを称する。高ｋ材料の例は、ハフニウム酸化物、窒化されたハフニウム酸化物（ＨｆＯＮ）、アルミニウムがドープされたハフニウム酸化物（ＨｆＡｌＯ）、アルミニウム酸化物（Ａｌ２Ｏ３）、ジルコニウム酸化物（ＺｒＯ２）、五酸化タンタル（Ｔａ２Ｏ５）、ランタン酸化物（Ｌａ２Ｏ３）、チタン酸化物（ＴｉＯ２）およびイットリウム酸化物（Ｙ２Ｏ３）を含むが、いずれにも限定されない。層２２５は約１０Åから約１００Åの厚さを有する可能性がある。上述されたように、ボディ２１７の上表面上の酸化物層２２５の厚さＴ１は、ボディ２１７の側壁上の酸化物層２２５の厚さＴ２よりも大きい。図示されているように、厚さＴ１は約５０Åであり、厚さＴ２は約４０Åである。
【００３５】
図６Ｄに図示されるように、ゲート構造もしくは導電性層２２０は酸化物層２２５上に堆積される。導電性層２２０は、その後に形成されるＦｉｎＦＥＴのためのゲート構造として機能する。導電性層２２０はポリシリコンもしくはＳｉｘＧｅ１−ｘの層であってもよいが、例えば、Ｎ型もしくはＰ型へと高濃度にドープされてもよい。また、導電性層２２０は、例えば、とりわけ、Ｔｉ、ＴａＮ、ＷＮもしくはＷで形成される金属ゲートであってもよい。導電性層２２０の機能は、適切な材料を選択することによって、所望のように変更することができる。導電性層２２０は、とりわけ、化学蒸着（ＣＶＤ）もしくはプラズマ化学蒸着（ＰＥＣＶＤ）などの従来の堆積方法によって形成されてもよい。層２２５および２２０はパターン化されエッチングされて、ＦｉｎＦＥＴ２０１のゲート構造を形成する。
【００３６】
図６Ｅから図６Ｇは、図４に示されているものと類似する断面図であって、さらなる作製ステップを示す。図６Ｅに図示されるように、ハロー注入は、高濃度にドープされたハロー領域２３６を形成するために、ライン２９４が接続されるソース／ドレイン領域２３５に隣接するゲート構造２２０の側面上になされる。このため、ゲート構造２２０および基板層２１５の相対する側面はマスクされ（図示されていない）、ドーパントは、ゲート構造２２０の縁部の下の、該縁部にほぼ位置整合された基板層２１５内へ、注入される。本実施例においては、ハロー領域は埋め込み酸化物層（ＢＯＸ）２１２の上表面に接触するように形成される。
【００３７】
ボロンもしくはインジウムなどのＰ型ドーパントは、基板層２１５内に注入される。注入ドーズ（ドーズ量）は約５ｅ１２ａｔｏｍｓ／ｃｍ２から約１ｅ１４ａｔｏｍｓ／ｃｍ２の間である可能性がある。本実施例においては、注入ドーズは、約１ｅ１３ａｔｏｍｓ／ｃｍ２である。ハロー領域２３６のプロファイルを調整するために複数の注入を使用することができる。また、ハロー領域２３６を形成するために、角度を付けた注入を実施することができ、そのような注入は基板層２１５の上表面に対して９０度以外の角度で実施される。
【００３８】
ハロー領域２３６を形成するためのＰ型ドーパントの注入後、ハロー領域２３６は、その後のアニーリングプロセスで低いドーズレベルで酸素をさらに注入され、二酸化シリコン（ＳｉＯ２）の（再結合部位とも称される）ナノ粒子、ナノ封入体もしくはナノ結晶がハロー領域２３６中に形成され、局所的ナノスケールの誘電アイランドを生成する。ナノ粒子もしくはナノ結晶の表面はハロー領域２３６内にトラップ部位２３６’を生成し、トラップ部位２３６’は、あらゆる既知の電子−ホール対生成メカニズムによって帯電させることができ、結果として、検知可能な、チャネル電位の変化をもたらす。順方向バイアスが接合近傍に生成されるとき、このことによって、この電位バリアの低下をもたらし、結果としてトラップされた電荷は除去されてセルは消去される。絶縁材料、半導体チャネル材料が再結合を最小限化するように選択されると、ハロー領域２３６に形成されたトラップ部位２３６’は、再結合中心として作用することができる。例えば、ＳＯＩ基板の裏面はトラップ部位を有するが、ＦＢＥセルはそのようなトラップ部位の存在なしにＳＯＩ基板上に従来作製されることがよく知られている。ハロー領域２３６中に、再結合部位を形成するナノ粒子２３６’を含むことは、“０”の書き込み動作を向上させ、ＤＲＡＭセル２００のプログラミングウインドウを増加させるのに役立つ。
【００３９】
または、ハロー領域２３６を形成するためにＰ型ドーパントを注入した後、ハロー領域２３６は、エルビウム（Ｅｒ）、プラセオジム（Ｐｒ）、ツリウム（Ｔｍ）もしくはそれらのいずれかの組み合わせ、または全ての組み合わせなどの希土類元素２３６’をさらに注入されることで、欠陥によって生成される再結合中心として作用するどころか、生成中心として作用し、ハロー領域２３６の単位体積当たりの電荷生成を増加させる。半導体に組み込まれる場合には、希土類元素は衝突イオン化に必要なイオン化閾値エネルギー（および電界）を減少させ、過剰なｅ−ｐ対を生成する。これらのキャリアは存在する電界からエネルギーをさらに得て、さらなるキャリアを生成する。信頼性に不安のある衝突イオン化とは異なり、希土類元素２３６’とシリコン、もしくはゲルマニウムをドープすることは、ＦＢＥセルにとって必要不可欠である過剰なｅ−ｐ対を生成する方法を提供する。エルビウム（Ｅｒ）、プラセオジム（Ｐｒ）、ツリウム（Ｔｍ）もしくはそれらのいずれかの組み合わせ、または全ての組み合わせは、注入されるのに望ましい希土類元素であり、ランタニド系列の元素のうちの他の希土類元素が使用されてもよい。
【００４０】
図６Ｆに図示されるように、低濃度にドープされたソース／ドレイン（ＬＤＤ）注入が既知の技術によって実施され、ＬＤＤ領域２３７および２３８を提供する。各ＬＤＤ領域２３７、２３８は、ゲート構造２２０の縁部にほぼ位置整合される。ＬＤＤ領域２３７、２３８はＮ型領域、つまり、その後に形成されるソース／ドレイン領域２３５、２３０と同一の導電型である。
【００４１】
また、ＬＤＤ領域２３７および２３８は別々のマスクレベルを用いて、個々に形成することができる。例えば、ハロー領域２３６を形成するために使用されるマスクは、ＬＤＤ領域２３７が形成されるとき残存することができる。
【００４２】
図６Ｇは、ゲート構造２２０の側壁上における側壁スペーサ２２６の形成を示す。図示されているように、側壁スペーサ２２６は、酸化物スペーサ、とりわけ、本技術分野で既知の方法によって形成される二酸化シリコン、シリコン窒化物、酸窒化物、酸化物／窒化物（ＯＮ）、窒化物／酸化物（ＮＯ）、酸化物／窒化物／酸化物（ＯＮＯ）もしくはテトラエチルオルトシリケート（ＴＥＯＳ）などのあらゆる適切な誘電材料として現れる。
【００４３】
ソース／ドレイン領域２３５、２３０は、図６Ｈに図示される構造を達成するために既知の方法によって注入することができる。ソース／ドレイン領域２３５、２３０は、基板層２１５内の高濃度にドープされたＮ型領域として形成される。ソース／ドレイン領域２３５、２３０はＢＯＸ２１２と接触するように形成され、側壁スペーサ２２６の縁部に対してほぼ位置整合される。リン、ヒ素、もしくはアンチモンなどのＮ型ドーパントを使用することができる。
【００４４】
ＤＲＡＭセル２００を完成するために従来の処理方法を使用することができる。例えば、ビット線、ワード線、およびソース線をセル２００へと接続するための絶縁層ならびに金属化層が形成される可能性がある。全表面は、例えば、二酸化シリコン、ホウケイ酸ガラス（ＢＳＧ）、リンケイ酸ガラス（ＰＳＧ）、もしくはホウリンケイ酸ガラス（ＢＰＳＧ）の（図示されていない）表面安定化（パッシベーション）層で被覆される可能性があり、表面安定化層はＣＭＰ平坦化され、エッチングされてコンタクトホールを提供し、その後金属化されてコンタクトを提供する。導体および絶縁体の従来の層もまた、セル２００を周辺回路へと接続するために使用される可能性がある。
【００４５】
図７および図８は、本発明のさらなる実施形態に従うセル２００の断面図である。図７および図８に図示された各実施形態は、概して、本明細書で記述されたように、図６Ａから図６Ｈに関連して上述されたように形成することができる。
【００４６】
図７に図示されているように、ＤＲＡＭセル２００は、ソース／ドレイン領域２３５上の基板層２１５の表面に接触するシリサイド層７４５と、ソース／ドレイン領域２３０上の基板層２１５の表面に接触するシリサイド層７４０とを有するＦｉｎＦＥＴ７０１を含む可能性がある。シリサイド層７４５、７４０は、約５０Åから約５００Åの厚さを有する可能性がある。図７の実施例においては、シリサイド層７４５、７４０は約１５０Åの厚さである。例えば、シリサイド層７４５、７４０は、コバルトシリサイド、タンタルシリサイド、ニッケルシリサイド、プラチナシリサイド、もしくはチタンシリサイドである可能性がある。
【００４７】
シリサイド層７４５は、シリサイド層７４０とは異なるシリサイドである可能性がある。シリサイド層７４５、７４０は、金属層の堆積およびその後のアニーリングステップなどの本技術分野で既知の方法によって形成することができる。ソース／ドレイン領域２３５、２３０のうちの一つとボディ２１７との間のショットキーバリア高さが、ソース／ドレイン領域２３５、２３０のうちの他方とボディ２１７との間のショットキーバリア高さよりも高いように、層７４５、７４０は形成される。ショットキーバリア高さはシリサイドの仕事関数に依存する。より高い仕事関数は、結果としてより高いショットキーバリアをもたらす傾向にある。
【００４８】
図７に図示されるように、ショットキーバリア高さは、ライン２９４（図２参照）が接続されるべき点に隣接する側のソース／ドレイン領域２３５と同一である。また、ドレインシリサイド層７４０は省略される可能性があり、ソース／ドレイン領域２３５上のシリサイド層７４５のみが存在する可能性がある。
【００４９】
また、ドーパントレベルの増加によってショットキーバリアは増加する。したがって、ソース／ドレイン領域２３５におけるドーパントレベルは、ソース／ドレイン領域２３０におけるドーパントレベルよりも大きい可能性がある。そのような場合には、ソース／ドレイン領域２３５、２３０は、個別のステップで形成することができる。
【００５０】
ライン５０４に隣接するＦｉｎＦＥＴ７０１の側により高いショットキーバリアを提供することは、ＦｉｎＦＥＴ２０１がオン状態にあるときゲートトンネル効果によって、ボディ２１７におけるキャリア生成を増加させるのに役立つ。ゲートトンネル現象は、ボディの電荷を増加させる、ゲートからボディへのトンネル電流を引き起こす。さらには、このようなショットキーバリアは高エネルギーキャリアを増加させ、それによって衝突イオン化の生じる確率を増加させる。
【００５１】
図８を参照して、ＤＲＡＭセル２００は、不活性ドーパント領域８３９を有するＦｉｎＦＥＴ８０１を含む可能性がある。不活性ドーパント領域８３９は、ハロー領域２３６とは逆で、ソース／ドレイン領域２３０と隣接するボディ２１７の側面上のゲート構造２２０の縁部の下に存在する。領域８３９は非晶質ドーパントプロファイルを有する。例証として、ドーパントプロファイルのピークは、埋め込み酸化物層（ＢＯＸ）２１２内に存在する。領域８３９は、アルゴン、ゲルマニウム、シリコン、もしくは他の適切な材料などの不活性イオンを注入することによって形成される。領域８３９を形成するために使用される注入ドーズは、約５ｅ１２ａｔｏｍｓ／ｃｍ２から約１ｅ１６ａｔｏｍｓ／ｃｍ２の範囲内にあり、望ましくは約１ｅ１５ａｔｏｍｓ／ｃｍ２である。
【００５２】
不活性ドーパント領域８３９は、ビット線２９６（図２）に隣接するＦｉｎＦＥＴ８０１の側面上のＢＯＸ２１２に再結合中心を提供することによって、“０”の書き込み動作を向上させる。このこともまた、ＤＲＡＭセル２００のためのプログラミングウインドウを増加させるのに役立つ。
【００５３】
図９Ａは、ＤＲＡＭセル２００に含まれる可能性があるＦｉｎＦＥＴ９０１を示す。ＦｉｎＦＥＴ９０１はソース／ドレイン領域９３５、９３０を有し、ソース／ドレイン領域９３５、９３０は、隆起部分９３５ａ、９３０ａがボディ２１７の側壁上のゲート２２０ａおよび２２０ｂ（図４）と同一の水平面を共有するように隆起する（引き上げられる）。隆起部分９３５ａ、９３０ａは既知の方法によって基板層２１５上に成長したエピタキシャル層である。例証として、隆起部分９３５ａ、９３０ａは複数の層を含む。部分９３５ａ、９３０ａはあらゆる数の層を有す可能性があり、あらゆる数の層は異なるバンドギャップを有する二つ以上の異なる材料で形成される可能性がある。例証として、部分９３５ａ、９３０ａは層９４０−１から９４０−ｎを含み、層９４０−１から９４０−ｎは、ＳｉｘＧｅ１−ｘおよびＳｉｙＧｅ１−ｙの交互の層である。ここで、ｘとｙは等しくない。
【００５４】
図９Ｂは、隆起部分９３５ａ、９３０ａの層９４０−１から９４０−ｎのバンドエネルギーを図示するエネルギーバンド図である。“Ｅｃ”は、伝導帯のエネルギーレベルを表し、“Ｅｖ”は価電子帯のエネルギーレベルを表す。ＥｃとＥｖの間は禁制ギャップ９４であり、禁制ギャップ９４においては、キャリア（電子もしくはホール）は、理想的にはいかなる許容されたエネルギー状態も有さない。
【００５５】
図９Ｂに図示されるように、各層は隣接する層とは異なるバンドギャップを有する。例証として、層９４０−１、９４０−３および９４０−ｎは第一の材料ＳｉｘＧｅ１−ｘで形成され、層９４０−２および９４０−４は第二の材料ＳｉｙＧｅ１−ｙで形成される。図９Ｂの実施例においては、第一の材料は第二の材料よりも大きいバンドギャップを有する。したがって、（参照番号９０で表される）第一の材料層９４０−１、９４０−３および９４０−ｎにおけるＥｃおよびＥｖの差は、参照番号９１で表される第二の材料層９４０−２および９４０−４におけるＥｃおよびＥｖの差よりも大きい。第一の材料におけるＥｃレベルと第二の材料におけるＥｃレベルの差は参照番号９２によって示される。
【００５６】
キャリアは、電界および利得エネルギーの存在下の層を通して加速される。図９Ａおよび図９Ｂの実施例においては、電子は、材料に対するＥｃ９２のレベルの間の差のためにエネルギーを獲得する。それによって、ソース／ドレイン領域９３５におけるキャリア注入速度は増加し、衝突イオン化の生じる確率を改善する。
【００５７】
例証として、参照番号９３で表される、第一の材料および第二の材料に対するＥｖレベルの差は、第一の材料および第二の材料に対するＥｃレベルの間の差９２よりも小さい。したがって、ホールは電子よりも少ないエネルギーを得る。ＦｉｎＦＥＴ９０１がＰチャネルデバイスである場合、ソース／ドレイン領域２３５、２３０は、ソース／ドレイン領域２３５におけるホール注入速度が増加するように構成することができる。このような場合においては、第一の材料および第二の材料のＥｃの差はより大きい可能性がある。
【００５８】
図１０は、ＤＲＡＭセル２００に含まれる可能性があるＦｉｎＦＥＴ１００１を図示する。ＦｉｎＦＥＴ１００１は、ＦｉｎＦＥＴ１００１がＳＯＩ基板上に形成されないこと以外には、図２から図９に関連して上述されたあらゆるＦｉｎＦＥＴと同一の構造を有する可能性がある。その代わりに、ＦｉｎＦＥＴ１００１は半導体基板１０１５上に形成される。したがって、ＦｉｎＦＥＴ１００１は埋め込み酸化物層上には存在しない。
【００５９】
その代わりに、メモリセル２００は、Ｐ型基板１０１５の下にある高濃度にドープされたＮタブ層１０１８を含む。Ｎタブ層１０１８は少数キャリアに対するバリアを生成する。Ｎタブ層１０１８は、ＦｉｎＦＥＴ１００１などのメモリセル２００のデバイスを形成する前に、本技術分野で既知の技術によって形成することができる。ＦｉｎＦＥＴ１００１はＳＯＩ基板の恩恵をもたらさないが、その代わりに費用効率が高い。
【００６０】
図７から図１０に関連して上述された特徴は、別々に使用される必要はない。したがって、本発明のさらなる実施形態に従い、図７から図１０に関連して上述された特徴は、単一のＤＲＡＭセル２００において組み合わせることができる。例えば、限定することなく、ＤＲＡＭセル２００は、不活性ドーパント領域および隆起したソースおよびドレイン領域を有するＦｉｎＦＥＴを含むことができる。
【００６１】
上記の実施形態のＤＲＡＭセル２００はＦｉｎＦＥＴを含むものとして説明されてきたが、本発明は、フィン構造を有するボディを備えるストレージトランジスタに限定されるものではない。本発明は、包み込みゲート構造を有するあらゆるトランジスタデバイスを含む可能性がある。すなわち、ＤＲＡＭセル２００は、少なくとも二つの平面においてトランジスタのボディ部分を少なくも部分的に包囲するゲート構造を含むストレージトランジスタを含む可能性がある。例えば、ＤＲＡＭセル２００は、とりわけ柱形状ボディの側壁もしくはオメガＦＥＴを包囲する円筒状もしくは包囲ゲートを含む可能性がある。
【００６２】
上記の実施形態は、Ｎチャネルデバイスに関連して説明されてきたが、本発明はＰチャネルデバイスを含むＤＲＡＭセル２００にも適用可能である。ＤＲＡＭセル２００がＰチャネルデバイスを含む場合には、構造の導電型は本技術分野で既知のように変更する。例えば、ソースおよびドレイン領域はＰ型領域である。
【００６３】
上記の説明および図面は例示的なものであって、本発明の目的、特徴および利点を達成する実施形態を例示する。本発明は例示された実施形態に限定されることを意図しない。添付の請求項の趣旨および範囲内にある本発明のあらゆる改変は、本発明の一部と考えられるべきである。したがって、本発明は前述の説明もしくは図面によって限定されるわけではなく、添付の請求項の範囲によってのみ限定される。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図６Ｅ】
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【図６Ｆ】
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【図６Ｇ】
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【図６Ｈ】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図１０】
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