(57)【特許請求の範囲】
【請求項１】
信号の入出力端子と第１の電源端子との間に接続され、前記入出力端子と前記第１の電源端子間の抵抗値の大きさ、またはトランジスタのオン電流の値によって、情報を記憶するメモリセルと、
前記メモリセルの情報が入出力される前記入出力端子に接続されたビット線と、
前記ビット線にゲートが接続され、前記ビット線のデータ信号を増幅するシングルエンド型のセンスアンプである第１の電界効果トランジスタと、
前記ビット線と第２の電源端子との間に接続され、前記ビット線を前記第２の電源端子から供給される第１の所定電位に制御する第２の電界効果トランジスタと、
前記第１の電界効果トランジスタの出力をグローバルビット線に接続する第３の電界効果トランジスタと、
前記グローバルビット線に接続され、前記グローバルビット線の信号を検出するグローバルビット線センスアンプと、を含み、
前記第１の電界効果トランジスタは、前記第３の電界効果トランジスタと第３の電源端子との間に接続され、
前記第１乃至第３の電源端子には、それぞれ所定の電源電位が固定的に供給され、
前記第１の電源端子に供給される電源電位と、前記第２の電源端子に供給される電源電位は互いに相違し、
前記メモリセルが流す電流に応じて前記ビット線の前記第１の所定電位が遷移し、前記第１の電界効果トランジスタが、前記遷移した前記ビット線の電圧に応じて電流を流す、ことを特徴とする半導体装置。
【請求項２】
第２の電界効果トランジスタは、前記ビット線に前記メモリセルから情報が出力される前に、前記ビット線を第１の所定電位に制御する、ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第３の電界効果トランジスタは、前記メモリセルがアクセスされた後、所定時間導通し、前記第１の電界効果トランジスタが、前記遷移した前記ビット線の電圧に応じて電流を流す、ことを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記半導体装置が、階層型ビット線構造をなし、
前記メモリセルの選択端子がワード線に、前記電源端子が第１の電源に接続され、
前記第１の電界効果トランジスタのソースが第２の電源に接続され、
前記第２の電界効果トランジスタのゲートが第１の信号線に接続され、ソースが第３の電源に接続され、ドレインが前記ビット線に接続され、
前記第３の電界効果トランジスタのゲートが第２の信号線に接続され、ソースが前記第１の電界効果トランジスタのドレインに接続され、ドレインがグローバルビット線に接続され、
前記第１の電源と前記第３の電源との電圧値が異なることにより、前記ビット線には前記所定の電位が与えられ、前記メモリセルが流す電流に応じて前記第１の所定電位が遷移する、ことを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記メモリセルの第１の情報に対応した抵抗値と前記ビット線の容量による第１の時定数は、前記メモリセルの第２に情報に対応した抵抗値と前記ビット線の容量による第２の時定数よりも、１，０００倍以上大きく、前記メモリセルの前記第１の情報に対応した抵抗値は前記メモリセルの前記第２の情報に対応した抵抗値よりも高いことを特徴とする請求項１に記載の半導体装置。
【請求項６】
更に、前記ビット線と前記グローバルビット線との間に接続され、前記メモリセルに情報を書き込む第４の電界効果トランジスタを備える、ことを特徴とする請求項１に記載の半導体装置。
【請求項７】
前記メモリセルの前記電源端子が、第１の電源に接続され、
前記第１の電界効果トランジスタのソースが第２の電源に接続され、ドレインが前記第３の電界効果トランジスタを介して前記グローバルビット線に接続され、
前記第２の電界効果トランジスタのソースが第３の電源に接続され、ドレインが前記ビット線に接続され、
更に、前記グローバルビット線と第４の電源との間に接続され、前記グローバルビット線を第２の所定電位に制御する第５の電界効果トランジスタと、を備え、
前記第１の電源と前記第３の電源との電圧値が異なることにより、前記ビット線には前記第１の所定の電位が与えられ、前記メモリセルが流す電流に応じて前記所定電位が遷移し、
前記第２の電源と前記第４の電源との電圧値が異なることにより、前記グローバルビット線には前記第２の所定の電位が与えられ、前記第１の電界効果トランジスタが流す電流に応じて前記第２の所定電位が遷移する、ことを特徴とする請求項１に記載の半導体装置。
【請求項８】
前記第３の電源と前記第４の電源との電圧値が異なる、ことを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記第３の電源と前記第４の電源との電圧値が同じである、ことを特徴とする請求項７に記載の半導体装置。
【請求項１０】
前記メモリセルが、情報により異なる抵抗値を備える抵抗素子と、電界効果トランジスタで構成されていることを特徴とする請求項１に記載の半導体装置。
【請求項１１】
前記メモリセルが、フローティングボディ型電界効果トランジスタ、ゲート絶縁膜中にチャージトラップ領域を設けた電界効果トランジスタ、またはゲート絶縁膜に強誘電体を用いた電界効果トランジスタ、のいずれかで構成されていることを特徴とする請求項１に記載の半導体装置。
【請求項１２】
信号の入出力端子と第１の電源端子との間に接続され、前記入出力端子と前記第１の電源端子間の抵抗値の大きさ、またはトランジスタのオン電流の値によって、情報を記憶するメモリセルと、
前記メモリセルの情報が入出力される前記入出力端子に接続されたビット線と、
前記ビット線にゲートが接続され、前記ビット線のデータ信号を増幅するシングルエンド型のセンスアンプである第１の電界効果トランジスタと、
前記ビット線と第２の電源端子との間に接続され、前記ビット線を前記第２の電源端子から供給される第１の所定電位に制御する第２の電界効果トランジスタと、
前記第１の電界効果トランジスタの出力をグローバルビット線に接続する第３の電界効果トランジスタと、
前記グローバルビット線に接続され、前記グローバルビット線の信号を検出するグローバルビット線センスアンプと、を含み、
前記第１の電界効果トランジスタは、前記第３の電界効果トランジスタと第３の電源端子との間に接続され、
前記第１乃至第３の電源端子には、それぞれ所定の電源電位が固定的に供給され、
前記第１の電源端子に供給される電源電位と、前記第２の電源端子に供給される電源電位は互いに相違し、
前記メモリセルがアクセスされる前、前記第２の電界効果トランジスタを導通させることによって前記ビット線を第１の所定電圧に遷移させ、
前記メモリセルがアクセスされた後、前記メモリセルが流す電流に応じて前記ビット線の前記第１の所定電位が遷移し、前記第１の電界効果トランジスタが、前記遷移した前記ビット線の電圧に応じて電流を流す、ことを特徴とする半導体装置。
【請求項１３】
前記第３の電界効果トランジスタは、前記メモリセルがアクセスされた後、所定時間導通し、前記第１の電界効果トランジスタが、前記遷移した前記ビット線の電圧に応じて電流を流す、ことを特徴とする請求項１２に記載の半導体装置。
【請求項１４】
前記グローバルビット線と第４の電源との間に接続され、前記グローバルビット線を第２の所定電位に制御する第５の電界効果トランジスタを更に備え、
前記メモリセルがアクセスされる前、前記第５の電界効果トランジスタを導通させることによって前記グローバルビット線が前記第２の所定電位に遷移し、
前記メモリセルがアクセスされた後、前記第１の電界効果トランジスタが流す電流に応じて前記第２の所定電位が遷移する、ことを特徴とする請求項１２に記載の半導体装置。
【請求項１５】
前記第３の電界効果トランジスタが前記所定時間導通する時、前記ビット線の電圧は、前記メモリセルの第１の情報に対応した抵抗値が流す電流に従って前記第１の電界効果トランジスタの閾値電圧よりも低くなり、前記メモリセルの第２の情報に対応した抵抗値が流す電流に従って前記第１の電界効果トランジスタの閾値電圧よりも高くなり、前記メモリセルの前記第１の情報に対応した抵抗値は前記メモリセルの前記第２の情報に対応した抵抗値よりも高いことを特徴とする請求項１３に記載の半導体装置。
【請求項１６】
信号の入出力端子と第１の電源端子との間に接続され、前記入出力端子と前記第１の電源端子間の抵抗値の大きさ、またはトランジスタのオン電流の値によって、情報を記憶するメモリセルと、
前記メモリセルの情報が入出力される前記入出力端子に接続されたビット線と、
前記ビット線にゲートが接続され、前記ビット線のデータ信号を増幅するシングルエンド型のセンスアンプである第１の電界効果トランジスタと、
前記ビット線と第２の電源端子との間に接続され、前記ビット線を前記第２の電源端子から供給される第１の所定電位に制御する第２の電界効果トランジスタと、
前記第１の電界効果トランジスタの出力をグローバルビット線に接続する第３の電界効果トランジスタと、
前記グローバルビット線に接続され、前記グローバルビット線の信号を検出するグローバルビット線センスアンプと、を含み、
前記第１の電界効果トランジスタは、前記第３の電界効果トランジスタと第３の電源端子との間に接続され、
前記第１乃至第３の電源端子には、それぞれ所定の電源電位が固定的に供給され、
前記第１の電源端子に供給される電源電位と、前記第２の電源端子に供給される電源電位は互いに相違し、
前記メモリセルが流す電流と前記第２の電界効果トランジスタが流す電流とに応じて前記ビット線の前記第１の所定電位が遷移し、前記第１の電界効果トランジスタが、前記遷移した前記ビット線の電圧に応じて電流を流す、ことを特徴とする半導体装置。
【請求項１７】
前記第３の電界効果トランジスタは、前記メモリセルがアクセスされた後、所定時間導通し、前記第１の電界効果トランジスタが、前記遷移した前記ビット線の電圧に応じて電流を流す、ことを特徴とする請求項１６に記載の半導体装置。
【請求項１８】
前記グローバルビット線と第４の電源との間に接続され、前記グローバルビット線を第２の所定電位に制御する第５の電界効果トランジスタを更に備え、
前記第１の電界効果トランジスタが流す電流と前記第５の電界効果トランジスタが流す電流とに応じて前記グローバルビット線の前記第２の所定電位が遷移する、ことを特徴とする請求項１６に記載の半導体装置。
【請求項１９】
前記第３の電界効果トランジスタが前記所定時間導通する時、前記ビット線の電圧は、前記メモリセルの第１の情報に対応した抵抗値が流す電流に従って前記第１の電界効果トランジスタの閾値電圧よりも低くなり、前記メモリセルの第２の情報に対応した抵抗値が流す電流に従って前記第１の電界効果トランジスタの閾値電圧よりも高くなり、前記メモリセルの前記第１の情報に対応した抵抗値は前記メモリセルの前記第２の情報に対応した抵抗値よりも高いことを特徴とする請求項１７に記載の半導体装置。
【請求項２０】
更に、前記ビット線と前記グローバルビット線との間に接続され、前記メモリセルに情報を書き込む第４の電界効果トランジスタを備える、ことを特徴とする請求項１６に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に用いられるセンスアンプに関し、特に、抵抗値変化型のメモリセルを有する半導体装置において、好適なセンスアンプおよびデータ処理システムに関する。
【背景技術】
【０００２】
従来、抵抗値やトランジスタのオン電流の大きさの大小で情報を記録するメモリセルが知られている。このようなメモリセルは、低い側の記憶状態でも、一般に、１０ｋΩから数１００ｋΩと比較的高い値の抵抗値を有することから、通常は、高感度の差動型電流センスアンプを用いてセンス増幅が行われる（例えば、特許文献１参照。）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００４−３９２３１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来の差動型電流センスアンプは、その専有面積が大きく、すべてのビット線にこうしたセンスアンプを配置しようとすると、チップ面積が大幅に増大するという問題がある。
【０００５】
そこで、本発明は、上記事情に鑑みてなされたものであり、信号電圧を１つのＭＯＳトランジスタで増幅することにより、チップ面積の増加を抑制するセンスアンプおよびデータ処理システムを提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明は、上記した課題を解決するために以下の事項を提案している。
【０００７】
（１）本発明は、信号の入出力端子と電源端子間の抵抗値の大きさ、またはトランジスタのオン電流の値によって、情報を記憶するメモリセルと、前記メモリセルの情報が入出力される前記入出力端子が、接続されるビット線と、前記ビット線にゲートが接続され、前記ビット線のデータ信号を増幅するシングルエンド型のセンスアンプである第１の電界効果トランジスタ（Ｑ１）と、前記ビット線に接続され、前記ビット線を第１の所定電位に制御する第２の電界効果トランジスタ（Ｑ２）と、前記第１の電界効果トランジスタ（Ｑ１）の出力をグローバルビット線に接続する第３の電界効果トランジスタ（Ｑ３）と、
前記グローバルビット線に接続され、前記グローバルビット線の信号を検出するグローバルビット線センスアンプと、を含み、前記メモリセルが流す電流に応じて前記ビット線の前記第１の所定電位が遷移し、前記第１の電界効果トランジスタ（Ｑ１）が、前記遷移した前記ビット線の電圧に応じて電流を流す、ことを特徴とする半導体装置を提案している。
【０００８】
（２）本発明は、信号の入出力端子と電源端子間の抵抗値の大きさ、またはトランジスタのオン電流の値によって、情報を記憶するメモリセルと、前記メモリセルの情報が入出力される前記入出力端子が、接続されるビット線と、前記ビット線にゲートが接続され、前記ビット線のデータ信号を増幅するシングルエンド型のセンスアンプである第１の電界効果トランジスタ（Ｑ１）と、記ビット線に接続され、前記ビット線を第１の所定電位に制御する第２の電界効果トランジスタ（Ｑ２）と、前記第１の電界効果トランジスタ（Ｑ１）の出力をグローバルビット線に接続する第３の電界効果トランジスタ（Ｑ３）と、
前記グローバルビット線に接続され、前記グローバルビット線の信号を検出するグローバルビット線センスアンプと、を含み、前記メモリセルが流す電流と前記第２の電界効果トランジスタ（Ｑ２）が流す電流とに応じて前記ビット線の前記第１の所定電位が遷移し、前記第１の電界効果トランジスタ（Ｑ１）が、前記遷移した前記ビット線の電圧に応じて電流を流す、ことを特徴とする半導体装置を提案している。
【０００９】
（３）本発明は、信号の入出力端子と電源端子間の抵抗値の大きさ、またはトランジスタのオン電流の値によって、情報を記憶するメモリセルと、前記メモリセルの情報が入出力される前記入出力端子が、接続されるビット線と、前記ビット線にゲートが接続され、前記ビット線のデータ信号を増幅するシングルエンド型のセンスアンプである第１の電界効果トランジスタ（Ｑ１）と、記ビット線に接続され、前記ビット線を第１の所定電位に制御する第２の電界効果トランジスタ（Ｑ２）と、前記第１の電界効果トランジスタ（Ｑ１）の出力をグローバルビット線に接続する第３の電界効果トランジスタ（Ｑ３）と、
前記グローバルビット線に接続され、前記グローバルビット線の信号を検出するグローバルビット線センスアンプと、を含み、前記メモリセルがアクセスされる前、前記第２の電界効果トランジスタ（Ｑ２）を導通させることによって前記ビット線を第１の所定電圧に遷移させ、前記メモリセルがアクセスされた後、前記メモリセルが流す電流に応じて前記ビット線の前記第１の所定電位が遷移し、前記第１の電界効果トランジスタ（Ｑ１）が、前記遷移した前記ビット線の電圧に応じて電流を流す、ことを特徴とする半導体装置を提案している。
【発明の効果】
【００１０】
本発明によれば、メモリセルから信号を読み出す際のビット線容量値を低減する構成とすることにより、高抵抗の抵抗値変化型メモリセルを通しても、高速に、充放電を行うことができるため、この信号を１つのＭＯＳトランジスタで増幅することにより、センスアンプの面積を大幅に削減することができるという効果がある。
【００１１】
また、階層型ビット線構造を用いれば、すべてのビット線にセンスアンプを配置することができるため、ページオープンポリシーに基づいたＤＲＡＭと互換性を持ったメモリを提供できるという効果がある。
【００１２】
さらに、このセンスアンプを複数個グローバルビット線に接続し、グローバルセンスアンプを通して情報の読み出し、書き込み制御を行う階層型ビット線構造を用いれば、チップ面積の増加と消費電流の増大を抑制しつつ、ＤＲＡＭとの互換性を維持することができるという効果がある。
【図面の簡単な説明】
【００１３】
【図１】第１の実施形態に係る抵抗値変化型メモリセルとセンスアンプの構成を示す図である。
【図２】第１の実施形態に係るセンスアンプにおける動作波形を示す図である。
【図３】第２の実施形態に係る抵抗値変化型メモリセルとセンスアンプの構成を示す図である。
【図４】第２の実施形態に係るセンスアンプにおける動作波形を示す図である。
【図５】第３の実施形態に係る抵抗値変化型メモリセルとセンスアンプの構成を示す図である。
【図６】第３の実施形態に係るセンスアンプにおける動作波形を示す図である。
【図７】第４の実施形態に係る抵抗値変化型メモリセルとセンスアンプの構成を示す図である。
【図８】第４の実施形態に係るセンスアンプにおける動作波形を示す図である。
【図９】変形例１に係るメモリセルとセンスアンプの構成を示す図である。
【図１０】変形例２に係るメモリセルとセンスアンプの構成を示す図である。
【図１１】変形例３に係るメモリセルとセンスアンプの構成を示す図である。
【図１２】変形例４に係るメモリセルとセンスアンプの構成を示す図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施形態について、図面を用いて、詳細に説明する。
なお、本実施形態における構成要素は適宜、既存の構成要素等との置き換えが可能であり、また、他の既存の構成要素との組合せを含む様々なバリエーションが可能である。したがって、本実施形態の記載をもって、特許請求の範囲に記載された発明の内容を限定するものではない。
【００１５】
＜第１の実施形態＞
図１および図２を用いて、本発明に係る第１の実施形態について説明する。なお、本実施形態では、半導体装置として、階層型ビット線構成のメモリアレイを例に説明する。ここで、階層型ビット線構成の場合には、複数のメモリセルが接続されるローカルビット線であるビット線の長さを短くできるため、ビット線容量を低減してメモリセルから読み出される信号の振幅を大きくすることができ、好適な一例ではあるが、本発明は、これに限定されるものではない。
【００１６】
更に、本願の実施例の構成は、単一の信号を入力し、単一の信号のみで増幅し、増幅された信号を出力するシングルエンド型のセンスアンプに関する技術である。一般的な差動型センスアンプは、シングルエンド型センスアンプに比べて高いゲインを有し、ノイズにも強い。また、差動型センスアンプの高いゲインは、増幅された出力信号を変化させる時間を短縮させる。一方、シングルエンド型センスアンプは、ノイズに対して非常に敏感であり、増幅出力を生成するために、より高い入力信号を必要とする。ビット線に接続される前記センスアンプは、シングルエンド型センスアンプである。
【００１７】
更に、トランジスタは、電界効果トランジスタ（Field Effect Transistor; FET）であれば良く、ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）トランジスタ等の様々なＦＥＴに適用できる。ＮＭＯＳトランジスタは、第１導電型のトランジスタ、ＰＭＯＳトランジスタは、第２導電型のトランジスタの代表例である。
【００１８】
更に、本発明では、ビット線電圧について、メモリセルを駆動する一般的な内部電圧（例えば、外部電源から降圧した内部電源電圧）やＶＳＳ電源等の電圧で制御する。例えば、実施例においては、メモリセル情報の「１」、「０」に関わらず、メモリセルのアクセス後のビット線電圧は、内部電源電圧もしくはＶＳＳの所定の電位から一方向（ＶＳＳもしくは内部電源電圧）へ遷移することが特徴である。半導体装置の外部電源と内部電源の電圧が１Ｖ近く（ＣＭＯＳ型のセンスアンプが動作する動作点の限界に近い電圧）に低電圧化した半導体装置に置いては、前記ビット線の制御電圧は、前記シングルエンド型センスアンプを利用したセンシング方式と相まって高速化と安定性、製造条件変動による回路の安定性の相乗効果をより発揮する。
【００１９】
＜メモリセルとセンスアンプの構成＞
図１は、本実施形態に係る抵抗値変化型メモリセルに対応したセンスアンプを含む抵抗値変化型メモリセルの一部分の回路を示す図である。
図１には、ワード線ＷＬと、ビット線ＢＬと、その交点に配置されるメモリセル１０と、センスアンプ２０と、グローバルビット線ＧＢＬと、グローバルビット線センス＆書き込み回路３０と、が示されている。
【００２０】
ここで、センスアンプを構成するｎＭＯＳトランジスタＱ１は、ゲートにビット線ＢＬが接続され、ビット線に読みだされた信号電圧をセンス・増幅してドレイン電流に変換する。ビット線プリチャージｎＭＯＳトランジスタＱ２は、ゲートにプリチャージ信号ＰＣが入力され、ＰＣがハイの状態にある時にビット線ＢＬをグラウンド電位ＶＳＳにプリチャージする。
【００２１】
センスアンプ読み出し選択ｎＭＯＳトランジスタＱ３は、ゲートに選択信号ＲＥを受け、センスアンプの出力ノードであるｎＭＯＳトランジスタＱ１のドレインとグローバルビット線ＧＢＬを選択的に接続する。センスアンプ書き込み選択ｎＭＯＳトランジスタＱ４は、ゲートに選択信号ＷＥを受け、ビット線ＢＬとグローバルビット線ＧＢＬを選択的に接続する。
【００２２】
尚、ｎＭＯＳトランジスタＱ３とｎＭＯＳトランジスタＱ１は直列に接続されていれば良く、原則、その順序関係は問わない。最適には、グローバルビット線ＧＢＬに多くのｎＭＯＳトランジスタＱ３が接続されるので、グローバルビット線ＧＢＬの低ノイズの効果を重視すれば、図１のようにｎＭＯＳトランジスタＱ３がグローバルビット線ＧＢＬ側に接続されるべきである。
【００２３】
グローバルビット線ＧＢＬには、図示しない他の複数個のセンスアンプを介して複数本のビット線ＢＬと複数個のメモリセルが接続されており、ｎＭＯＳトランジスタＱ３は、読み出し動作時に、選択されたメモリセルが属するセンスアンプのみをグローバルビット線ＧＢＬに接続する。その結果、ビット線ＢＬに読み出された信号に従って、ｎＭＯＳトランジスタＱ１がグローバルビット線ＧＢＬを駆動し、グローバルビット線センス＆書き込み回路３０が、グローバルビット線ＧＢＬに転送された信号をラッチして、図示しない外部回路に出力する。
【００２４】
尚、階層ビット線構造には、「データ信号であるメモリセル１０の情報をローカルビット線を介して最初に増幅するシングルエンド型センスアンプ（センスアンプ２０）」が接続される。センスアンプ２０には、シングルエンド型センスアンプである増幅部Ｑ１と、該増幅部の出力をグローバルビット線へ接続する読み出し用の選択トランジスタＱ３が含まれる。
【００２５】
選択トランジスタＱ３は、増幅部の出力とグローバルビット線を接続する制御信号であるが、該制御信号には、複数のローカルビット線と一つのグローバルビット線を選択するアドレス信号等の選択情報を含む場合がある。一般的に、ローカルビット線ＢＬには、多数のメモリセルとセンスアンプ２０が接続されメモリアレイを構成するため、ローカルビット線ＢＬの配線ピッチは、グローバルビット線ＧＢＬの配線ピッチと等しいか、それよりも小さい。
【００２６】
また、ｎＭＯＳトランジスタＱ４は、書き込み動作時に、選択されたメモリセルが属するセンスアンプのみをグローバルビット線ＧＢＬに接続する。グローバルビット線センス＆書き込み回路３０が図示しない外部回路から書き込みデータを受け、グローバルビット線ＧＢＬを駆動すると、ｎＭＯＳトランジスタＱ４を介してビット線ＢＬが駆動され、この結果メモリセルにデータが書き込まれる。
【００２７】
メモリセル１０は、選択ｎＭＯＳトランジスタＱ５と、データを抵抗値の大小で記憶する抵抗素子Ｒｓとからなる。ｎＭＯＳトランジスタＱ５のゲートがワード線ＷＬに接続され、ドレインがビット線ＢＬに接続され、ソースが抵抗素子Ｒｓの一方の端子に接続される。抵抗素子Ｒｓの他方の端子は電源電位ＶＤＤに接続される。
【００２８】
ビット線ＢＬには、図示しないモリセルが他に複数個接続されており、この結果、本実施形態では、ビット線ＢＬの寄生容量Ｃｂは、例えば、１０ｆＦとなっている。また、特に規定されないが、本実施形態の抵抗素子Ｒｓでは、高抵抗状態の抵抗値分布の下限Ｒｓ［Ｈ］ｍｉｎが１００ＭΩ、低抵抗状態の抵抗値分布の上限Ｒｓ［Ｌ］ｍａｘが１００ＫΩとなっている。この結果、抵抗素子Ｒｓとビット線寄生容量Ｃｂからなる系の時定数τは、抵抗素子が、高抵抗状態の場合に、１μｓ以上、低抵抗状態の場合に、１ｎｓ以下となる。
【００２９】
ここで、メモリセル１０の電源である第１の電源（ＶＤＤ）とｎＭＯＳトランジスタＱ２の電源である第３の電源（ＶＳＳ）との電圧値が異なることにより、メモリセルに電流を流すことは当然の効果として、少なくともメモリセル情報の違いに応じた前述の時定数の差に応じた両者のビット線電圧に関して、それらビット線電圧に対応するｎＭＯＳトランジスタＱ１がそれぞれ流す電流値の差との調整が可能になる。具体的には、高抵抗状態の抵抗値分布の下限Ｒｓ［Ｈ］ｍｉｎが１０ＭΩの場合に、第１の電源（ＶＤＤ）を若干上昇させることによって、ｎＭＯＳトランジスタＱ１が流す電流値を確保できる。これは、例えば第１の電源（ＶＤＤ）と第３の電源（ＶＳＳ）との差電圧の値（相対値）を変更することによって可能であり、メモリセルの書きこみ特性等によるメモリセルが流す電流値の変動に対応して最適なセンシングが提供できる効果がある。更に、ｎＭＯＳトランジスタＱ１に接続される第２の電源（ＶＳＳ）と後述するｐＭＯＳトランジスタＱ６に接続される第４の電源（ＶＤＤ）との電圧値が異なることも前述の効果と同様である。更に、第３の電源と第４の電源との電圧値が異なることも前述の効果と同様である。一方、第３の電源と第４の電源との電圧値を同じにすることは、複数のメモリセルで構成されたメモリセルアレイをメッシュ状で配置される両者の電源配線を共通にすることができる。
【００３０】
従って、読み出し時に、ｎＭＯＳトランジスタＱ５をオンしてビット線ＢＬの充放電を開始してから数ｎｓ後のビット線ＢＬの電位は、抵抗素子の抵抗値の大小で十分な差が得られるため、センス期間をこの数ｎｓまでに設定することにより、ｎＭＯＳトランジスタＱ１によるセンス増幅動作が、マージンをもって実行可能となる。なお、ビット線ＢＬに接続するメモリセルの個数は、上記の動作原理に従って、メモリセルの抵抗値とセンス期間の設計値に合わせて算出される寄生容量値が得られるように様々に設定可能である。
【００３１】
グローバルビット線プリチャージｐＭＯＳトランジスタＱ６は、プリチャージ信号ＰＣの反転信号／ＰＣをゲートに受け、／ＰＣがロウの状態にある時に、グローバルビット線ＧＢＬを電源電位ＶＤＤにプリチャージする。なお、グローバルビット線の寄生容量はＣｇｂで示されている。
【００３２】
＜センスアンプの読み出し時の動作波形＞
図２は、センスアンプの読み出し時の動作波形を示す図である。ここで、横軸は時間、縦軸は電圧を示す。また、図２（Ａ）は、メモリセルの低抵抗状態を読み出す場合を示し、図２（Ｂ）は、高抵抗状態を読み出す場合を示している。
【００３３】
まず、低抵抗状態の読み出しの場合、プリチャージ解除期間にＰＣがロウ、／ＰＣがハイとなってｎＭＯＳトランジスタＱ２、ｐＭＯＳトランジスタＱ６がそれぞれオフ（非導通）し、ビット線ＢＬはＶＳＳに、グローバルビット線ＧＢＬはＶＤＤにプリチャージされた状態でフローティングとなる。つまり、ｎＭＯＳトランジスタＱ２は、ビット線にメモリセルから情報が出力される前に、ビット線を第１の所定電位（ＶＳＳ）に制御する。これは、少なくとも、前のサイクルで読み出した異なるメモリセルの履歴情報を消去する効果がある。
【００３４】
続いて、セル選択期間になると、ワード線ＷＬがハイ（ｎＭＯＳトランジスタＱ５が導通する）となったところでメモリセル１０の低抵抗状態に対応する時定数で信号電圧がビット線ＢＬに読みだされ、選択信号ＲＥがハイ（ｎＭＯＳトランジスタＱ３が導通する）となると、センス期間が始まり、ＲＥがロウ（ｎＭＯＳトランジスタＱ３が非導通になる）になるとセンス期間が終了する。
【００３５】
センス期間中では、ビット線の電位は、ｎＭＯＳトランジスタＱ１の閾値電圧Ｖｔの分布上限よりも高い電位にあるため、ｎＭＯＳトランジスタＱ１のドレイン電流が大きく、グローバルビット線ＧＢＬの寄生容量Ｃｇｂに充電された電荷を早く引き抜くため、グローバルビット線ＧＢＬの電位がＶＤＤから急速にＶＳＳに放電される。
【００３６】
つまり、ｎＭＯＳトランジスタＱ３は、メモリセルがアクセスされた後、所定時間導通し、ｎＭＯＳトランジスタＱ１が遷移したビット線の電圧に応じて電流を流し、グローバルビット線の電位を遷移させる。
【００３７】
所定時間導通させるのは、少なくとも、ビット線の電位はメモリセル情報に対応した異なる時定数で遷移するも、非常に長い時間後にはどちらの情報においてもビット線電圧はＶＤＤに到達するからである。つまり、グローバルビット線へのメモリセル情報に対応した信号の伝達は、時定数の違いがビット線電圧の違いとして示される時間内に実行されなくてはならない。よって、ｎＭＯＳトランジスタＱ３を所定時間導通させるのは、最適なビット線電圧の状態（シングルセンスアンプ型であるｎＭＯＳトランジスタＱ１が流す電流の状態）の時のみを、グローバルビット線へメモリセル情報として電圧することを示し、グローバルビット線上のセンスアンプの誤動作を防止する効果がある。
【００３８】
センス期間終了時のグローバルビット線ＧＢＬの電位はＶＳＳとなり、この電位は、グローバルビット線センス＆書き込み回路３０では、ロウと検出され、ロウデータとして読みだされる。なお、ｎＭＯＳトランジスタＱ１の閾値電圧Ｖｔ分布は、製造時の寸法ばらつきやゲート絶縁膜厚のばらつき、チャネル不純物分布のゆらぎなどで閾値電圧がばらつく範囲を示す。
【００３９】
高抵抗状態の読み出しの場合、まず、プリチャージ解除期間にＰＣがロウ、／ＰＣがハイとなってｎＭＯＳトランジスタＱ２、ｐＭＯＳトランジスタＱ６がそれぞれオフし、ビット線ＢＬはＶＳＳに、グローバルビット線ＧＢＬはＶＤＤにプリチャージされた状態でフローティングとなる。
【００４０】
続いて、セル選択期間になると、ワード線ＷＬがハイとなったところでメモリセル１０の高抵抗状態に対応する時定数で信号電圧がビット線ＢＬに読みだされ、選択信号ＲＥがハイとなると、センス期間が始まり、ＲＥがロウになるとセンス期間が終了する。
【００４１】
センス期間中では、ビット線の電位は、ｎＭＯＳトランジスタＱ１の閾値電圧Ｖｔの分布下限よりも低い電位に留まるため、ｎＭＯＳトランジスタＱ１のドレイン電流が小さく、グローバルビット線ＧＢＬの寄生容量Ｃｇｂに充電された電荷は、ほとんど引き抜かれない。センス期間終了時のグローバルビット線ＧＢＬの電位は、ほぼＶＤＤに留まった状態であるため、グローバルビット線センス＆書き込み回路３０では、ハイと検出され、ハイデータとして読みだされる。
【００４２】
尚、プリチャージ信号ＰＣによるｎＭＯＳトランジスタＱ２の導通期間は、メモリセルの導通期間と重複しても良い。これは、シングルエンド型センスアンプにおいて、安定した読み出し特性を提供できる。具体的には、メモリセルが流す電流とｎＭＯＳトランジスタＱ２が流す電流とに応じてビット線の第１の所定電位が遷移し、ｎＭＯＳトランジスタＱ１が、遷移したビット線の電圧に応じて電流を流すことにより、前述のフローティング期間が排除できノイズに強いセンシングが可能になる。更に、プリチャージ信号ＰＣの反転信号／ＰＣによるｐＭＯＳトランジスタＱ６の導通期間は、ｎＭＯＳトランジスタＱ１の導通期間と重複しても良い。この効果も、前述の効果と同様である。
【００４３】
＜第２の実施形態＞
図３および図４を用いて、本発明に係る第２の実施形態について説明する。
【００４４】
図３は、本実施形態に係る抵抗値変化型メモリセル対応のセンスアンプ２１を含む抵抗値変化型メモリセルアレイの一部分の回路を示している。なお、基本的な構成は、第１の実施形態と同様であるため、以下では、相違する部分のみについて説明する。
【００４５】
＜メモリセルとセンスアンプの構成＞
ビット線プリチャージｐＭＯＳトランジスタＱ２は、ゲートにプリチャージ信号ＰＣの反転信号／ＰＣが入力され、／ＰＣがロウの状態にある時にビット線ＢＬを電源電位ＶＤＤにプリチャージする。
【００４６】
メモリセル１１は、選択ｎＭＯＳトランジスタＱ５と、データを抵抗値の大小で記憶する抵抗素子Ｒｓとからなる。ｎＭＯＳトランジスタＱ５のゲートがワード線ＷＬに接続され、ドレインがビット線ＢＬに接続され、ソースが抵抗素子Ｒｓの一方の端子に接続される。抵抗素子Ｒｓの他方の端子はグランド電位ＶＳＳに接続される。
【００４７】
＜センスアンプの読み出し時の動作波形＞
図４は、センスアンプ２１の読み出し時の動作波形を示す図である。なお、基本的な動作は、第１の実施形態と同様であるため、以下では、相違する部分のみについて説明する。
【００４８】
まず、低抵抗状態の読み出しの場合、プリチャージ解除期間に／ＰＣがハイとなってｐＭＯＳトランジスタＱ２、ｐＭＯＳトランジスタＱ６がそれぞれオフし、ビット線ＢＬとグローバルビット線ＧＢＬはＶＤＤにプリチャージされた状態でフローティングとなる。
【００４９】
続いて、セル選択期間になると、ワード線ＷＬがハイとなったところで、メモリセル１１の低抵抗状態に対応する時定数で信号電圧がビット線ＢＬに読みだされる。その後、選択信号ＲＥがハイとなると、センス期間が始まり、ＲＥがロウになるとセンス期間が終了する。
【００５０】
センス期間中では、ビット線ＢＬの電位は、ｎＭＯＳトランジスタＱ１の閾値電圧Ｖｔの分布下限よりも低い電位にあるため、ｎＭＯＳトランジスタＱ１のドレイン電流が小さく、グローバルビット線ＧＢＬの寄生容量Ｃｇｂに充電された電荷は、ほとんど引き抜かれない。
【００５１】
センス期間終了時のグローバルビット線ＧＢＬの電位はほぼＶＤＤに留まった状態であるため、グローバルビット線センス＆書き込み回路３０では、ハイと検出され、図示しない反転回路で反転され、ロウデータとして読みだされる。
【００５２】
高抵抗状態の読み出しの場合、まず、プリチャージ解除期間に／ＰＣがハイとなってｐＭＯＳトランジスタＱ２、ｐＭＯＳトランジスタＱ６がそれぞれオフし、ビット線ＢＬとグローバルビット線ＧＢＬはＶＤＤにプリチャージされた状態でフローティングとなる。
【００５３】
続いて、セル選択期間になると、ワード線ＷＬがハイとなったところで、メモリセル１１の高抵抗状態に対応する時定数で信号電圧がビット線ＢＬに読みだされる。その後、選択信号ＲＥがハイとなると、センス期間が始まり、ＲＥがロウになるとセンス期間が終了する。
【００５４】
センス期間中では、ビット線ＢＬの電位は、ｎＭＯＳトランジスタＱ１の閾値電圧Ｖｔの分布上限よりも高い電位に留まるため、ｎＭＯＳトランジスタＱ１のドレイン電流が大きく、グローバルビット線ＧＢＬの寄生容量Ｃｇｂに充電された電荷を早く引き抜くため、グローバルビット線ＧＢＬの電位が急速にＶＳＳに放電される。センス期間終了時のグローバルビット線ＧＢＬの電位は、ＶＳＳとなり、この電位は、グローバルビット線センス＆書き込み回路３０では、ロウと検出され、図示しない反転回路で反転され、ハイデータとして読みだされる。
【００５５】
＜第３の実施形態＞
図５および図６を用いて、本発明に係る第３の実施形態について説明する。
【００５６】
図５は、本実施形態に係る抵抗値変化型メモリセル対応のセンスアンプ２２を含む抵抗値変化型メモリセルアレイの一部分の回路を示している。なお、基本的な構成は、第１の実施形態と同様であるため、以下では、相違する部分のみについて説明する。
【００５７】
＜メモリセルとセンスアンプの構成＞
センスアンプ２２を構成するｐＭＯＳトランジスタＱ１は、ゲートにビット線ＢＬが接続され、ビット線に読みだされた信号電圧をセンス・増幅してドレイン電流に変換する。センスアンプ読み出し選択ｐＭＯＳトランジスタＱ３は、ゲートに選択信号の反転信号／ＲＥを受け、センスアンプ２２の出力ノードであるｐＭＯＳトランジスタＱ１のドレインとグローバルビット線ＧＢＬを選択的に接続する。グローバルビット線プリチャージｎＭＯＳトランジスタＱ６は、プリチャージ信号ＰＣをゲートに受け、ＰＣがハイの状態にある時に、グローバルビット線ＧＢＬをグランド電位ＶＳＳにプリチャージする。
【００５８】
＜センスアンプの読み出し時の動作波形＞
図６は、センスアンプ２２の読み出し時の動作波形を示す図である。なお、基本的な動作は、第１の実施形態と同様であるため、以下では、相違する部分のみについて説明する。
【００５９】
まず、低抵抗状態の読み出しの場合、プリチャージ解除期間にＰＣがロウとなってｎＭＯＳトランジスタＱ２、ｎＭＯＳトランジスタＱ６がそれぞれオフし、ビット線ＢＬとグローバルビット線ＧＢＬはＶＳＳにプリチャージされた状態でフローティングとなる。
【００６０】
続いて、セル選択期間になると、ワード線ＷＬがハイとなったところで、メモリセル１２の低抵抗状態に対応する時定数で信号電圧がビット線ＢＬに読みだされる。その後、選択信号の反転信号／ＲＥがロウとなると、センス期間が始まり、／ＲＥがハイになるとセンス期間が終了する。
【００６１】
センス期間中では、ビット線ＢＬの電位は、ｐＭＯＳトランジスタＱ１の閾値電圧Ｖｔの分布上限よりも高い電位にあるため、ｐＭＯＳトランジスタＱ１のドレイン電流が小さく、グローバルビット線ＧＢＬの寄生容量Ｃｇｂは、ほとんど充電されない。
【００６２】
センス期間終了時のグローバルビット線ＧＢＬの電位は、ほぼＶＳＳに留まった状態であるため、グローバルビット線センス＆書き込み回路３０では、ロウと検出され、ロウデータとして読みだされる。
【００６３】
高抵抗状態の読み出しの場合、まず、プリチャージ解除期間にＰＣがロウとなってｎＭＯＳトランジスタＱ２、ｎＭＯＳトランジスタＱ６がそれぞれオフし、ビット線ＢＬとグローバルビット線ＧＢＬはＶＳＳにプリチャージされた状態でフローティングとなる。
【００６４】
続いて、セル選択期間になると、ワード線ＷＬがハイとなったところで、メモリセル１２の高抵抗状態に対応する時定数で信号電圧がビット線ＢＬに読みだされる。その後、選択信号の反転信号／ＲＥがロウとなると、センス期間が始まり、／ＲＥがハイになるとセンス期間が終了する。
【００６５】
センス期間中では、ビット線ＢＬの電位は、ｐＭＯＳトランジスタＱ１の閾値電圧Ｖｔの分布下限よりも低い電位に留まるため、ｐＭＯＳトランジスタＱ１のドレイン電流が大きく、グローバルビット線ＧＢＬの寄生容量Ｃｇｂを早く充電するため、グローバルビット線ＧＢＬの電位がＶＳＳから急速にＶＤＤに充電される。センス期間終了時のグローバルビット線ＧＢＬの電位は、ＶＤＤとなり、この電位は、グローバルビット線センス＆書き込み回路３０では、ハイと検出され、ハイデータとして読みだされる。
【００６６】
＜第４の実施形態＞
図７および図８を用いて、本発明に係る第４の実施形態について説明する。
【００６７】
図７は、本実施形態に係る抵抗値変化型メモリセル対応のセンスアンプ２３を含む抵抗値変化型メモリセルアレイの一部分の回路を示している。なお、基本的な構成は、第１の実施形態と同様であるため、以下では、相違する部分のみについて説明する。
【００６８】
＜メモリセルとセンスアンプの構成＞
センスアンプを構成するｐＭＯＳトランジスタＱ１は、ゲートにビット線ＢＬが接続され、ビット線に読みだされた信号電圧をセンス・増幅してドレイン電流に変換する。ビット線プリチャージｐＭＯＳトランジスタＱ２は、ゲートにプリチャージ信号ＰＣの反転信号／ＰＣが入力され、／ＰＣがロウの状態にある時にビット線ＢＬを電源電位ＶＤＤにプリチャージする。
【００６９】
センスアンプ読み出し選択ｐＭＯＳトランジスタＱ３は、ゲートに選択信号ＲＥの反転信号／ＲＥを受け、センスアンプ２３の出力ノードであるｐＭＯＳトランジスタＱ１のドレインとグローバルビット線ＧＢＬを選択的に接続する。
【００７０】
メモリセル１３は、選択ｎＭＯＳトランジスタＱ５と、データを抵抗値の大小で記憶する抵抗素子Ｒｓとからなる。ｎＭＯＳトランジスタＱ５のゲートがワード線ＷＬに接続され、ドレインがビット線ＢＬに接続され、ソースが抵抗素子Ｒｓの一方の端子に接続される。抵抗素子Ｒｓの他方の端子はグランド電位ＶＳＳに接続される。
【００７１】
グローバルビット線プリチャージｎＭＯＳトランジスタＱ６は、プリチャージ信号ＰＣをゲートに受け、ＰＣがハイの状態にある時に、グローバルビット線ＧＢＬをグランド電位ＶＳＳにプリチャージする。
【００７２】
＜センスアンプの読み出し時の動作波形＞
図８は、センスアンプ２３の読み出し時の動作波形を示す図である。なお、基本的な動作は、第１の実施形態と同様であるため、以下では、相違する部分のみについて説明する。
【００７３】
まず、低抵抗状態の読み出しの場合、プリチャージ解除期間にＰＣがロウ、／ＰＣがハイとなってｐＭＯＳトランジスタＱ２、ｎＭＯＳトランジスタＱ６がそれぞれオフし、ビット線ＢＬはＶＤＤに、グローバルビット線ＧＢＬはＶＳＳにプリチャージされた状態でフローティングとなる。
【００７４】
続いて、セル選択期間になると、ワード線ＷＬがハイとなったところで、メモリセル１３の低抵抗状態に対応する時定数で信号電圧がビット線ＢＬに読みだされる。その後、選択信号の反転信号／ＲＥがロウとなると、センス期間が始まり、／ＲＥがハイになるとセンス期間が終了する。
【００７５】
センス期間中では、ビット線ＢＬの電位は、ｐＭＯＳトランジスタＱ１の閾値電圧Ｖｔの分布下限よりも低い電位にあるため、ｐＭＯＳトランジスタＱ１のドレイン電流が大きく、グローバルビット線ＧＢＬの電位がＶＳＳから急速にＶＤＤに充電される。
【００７６】
センス期間終了時のグローバルビット線ＧＢＬの電位は、ＶＤＤとなり、この電位は、グローバルビット線センス＆書き込み回路３０では、ハイと検出され、図示しない反転回路で反転され、ロウデータとして読みだされる。
【００７７】
高抵抗状態の読み出しの場合、まず、プリチャージ解除期間にＰＣがロウ、／ＰＣがハイとなってｐＭＯＳトランジスタＱ２、ｎＭＯＳトランジスタＱ６がそれぞれオフし、ビット線ＢＬはＶＤＤに、グローバルビット線ＧＢＬはＶＳＳにプリチャージされた状態でフローティングとなる。
【００７８】
続いて、セル選択期間になると、ワード線ＷＬがハイとなったところで、メモリセル１３の高抵抗状態に対応する時定数で信号電圧がビット線ＢＬに読みだされる。その後、選択信号の反転信号／ＲＥがロウとなると、センス期間が始まり、／ＲＥがハイになるとセンス期間が終了する。
【００７９】
センス期間中では、ビット線ＢＬの電位は、ｐＭＯＳトランジスタＱ１の閾値電圧Ｖｔ
の分布上限よりも高い電位に留まるため、ｐＭＯＳトランジスタＱ１のドレイン電流が小
さく、グローバルビット線ＧＢＬの寄生容量Ｃｇｂは、ほとんど充電されない。センス期
間終了時のグローバルビット線ＧＢＬの電位は、ほぼＶＳＳに留まった状態であるため、
グローバルビット線センス＆書き込み回路３０では、ロウと検出され、図示しない反転回
路で反転され、ハイデータとして読みだされる。
【００８０】
以上、説明したように、上記実施形態によれば、メモリセルから信号を読み出す際のビット線容量値を低減する構成とすることにより、高抵抗の抵抗値変化型メモリセルを通しても、高速に、充放電を行うことができるため、この信号を１つのＭＯＳトランジスタで増幅することにより、センスアンプの面積を大幅に削減することができる。また、センスアンプを複数個グローバルビット線に接続し、グローバルセンスアンプを通して情報の読み出し、書き込み制御を行う階層型ビット線構造を用いれば、チップ面積の増加と消費電流の増大を抑制しつつ、ＤＲＡＭとの互換性を維持することができる。
【００８１】
＜変形例１＞
図９は、抵抗値変化型メモリセルの第１の変形例を示す図である。なお、センスアンプ部分の構成は図１と同様であるため、図３、図５、図７の回路に適用してもよい。
【００８２】
本変形例のメモリセル１４は、選択ｎＭＯＳトランジスタＱ５とデータを抵抗値の大小で記憶する抵抗素子Ｒｓとからなる。ｎＭＯＳトランジスタＱ５のゲートは、ワード線ＷＬに接続され、ドレインが電源電位ＶＤＤに接続され、ソースが抵抗素子Ｒｓの一方の端子に接続される。また、抵抗素子Ｒｓの他方の端子は、ビット線ＢＬに接続される。なお、本変形例に係るメモリセル１４を用いた場合の動作は、図１とほぼ同様であり、図３、図５、図７の回路に適用した場合は、それぞれ図３、図５、図７に示したメモリセルを用いた場合の動作とほぼ同様である。
【００８３】
＜変形例２＞
図１０は、抵抗値変化型メモリセルの第２の変形例を示す図である。なお、センスアン
プ部分の構成は図１と同様であるため、図３、図５、図７の回路に適用してもよい。
【００８４】
本変形例のメモリセル１５は、フローティングボディ型のｎＭＯＳトランジスタＱ５か
らなり、ｎＭＯＳトランジスタＱ５のゲートは、ワード線ＷＬに接続され、ドレインが電
源電位ＶＤＤに接続され、ソースがビット線ＢＬに接続される。
【００８５】
ｎＭＯＳトランジスタＱ５のフローティングボディにホールが蓄積された状態では、ｎＭＯＳトランジスタＱ５の閾値電圧Ｖｔが低下し、オン抵抗が下がる。このときのオン電流の下限ｉ（Ｈ）ｍｉｎが、例えば、１０μＡとなる。また、ｎＭＯＳトランジスタＱ５のフローティングボディにホールが蓄積されていない状態では、ｎＭＯＳトランジスタＱ５の閾値電圧Ｖｔが上昇し、オン抵抗が上がる。このときのオン電流の上限ｉ（Ｌ）ｍａｘが、例えば、１０ｎＡとなる。なお、図１、図３、図５、図７に示したメモリセルの動作における抵抗素子を流れる電流が、本変形例におけるｎＭＯＳトランジスタＱ５のオン電流とほぼ等しくなるため、本変形例を用いた場合の動作は、図２、図４、図６、図８と同様の制御方法で動作させることができる。
【００８６】
＜変形例３＞
図１１は、抵抗値変化型メモリセルの第３の変形例を示す図である。なお、センスアンプ部分の構成は図１と同様であるため、図３、図５、図７の回路に適用してもよい。
【００８７】
本変形例のメモリセル１６は、ゲート絶縁膜中にチャージトラップ領域を設けたｎＭＯＳトランジスタＱ５からなり、ｎＭＯＳトランジスタＱ５のチャージトラップ領域に、エレクトロンが蓄積された状態と、エレクトロンが蓄積されていない状態とで情報を記憶する。また、ｎＭＯＳトランジスタＱ５のゲートは、ワード線ＷＬに接続され、ドレインが電源電位ＶＤＤに接続され、ソースがビット線ＢＬに接続される。
【００８８】
ｎＭＯＳトランジスタＱ５のチャージトラップ領域に、エレクトロンが蓄積されていない状態では、ｎＭＯＳトランジスタＱ５の閾値電圧Ｖｔが低下し、オン抵抗が下がる。このときのオン電流の下限ｉ（Ｈ）ｍｉｎが、例えば、１０μＡとなる。また、ｎＭＯＳトランジスタＱ５のチャージトラップ領域に、エレクトロンが蓄積された状態では、ｎＭＯＳトランジスタＱ５の閾値電圧Ｖｔが上昇し、オン抵抗が上がる。このときのオン電流の上限ｉ（Ｌ）ｍａｘが、例えば、１０ｎＡとなる。なお、図１、図３、図５、図７に示したメモリセルの動作における抵抗素子を流れる電流が、本変形例におけるｎＭＯＳトランジスタＱ５のオン電流とほぼ等しくなるため、本変形例を用いた場合の動作は、図２、図４、図６、図８と同様の制御方法で動作させることができる。
【００８９】
＜変形例４＞
図１２は、抵抗値変化型メモリセルの第４の変形例を示す図である。なお、センスアンプ部分の構成は図１と同様であるため、図３、図５、図７の回路に適用してもよい。
【００９０】
本変形例のメモリセル１７は、ゲート絶縁膜に強誘電体を用いた構造のｎＭＯＳトランジスタＱ５からなり、強誘電体膜の分極の方向で情報を記憶する。また、ｎＭＯＳトランジスタＱ５のゲートは、ワード線ＷＬに接続され、ドレインが電源電位ＶＤＤに接続され、ソースがビット線ＢＬに接続される。
【００９１】
ｎＭＯＳトランジスタＱ５の強誘電体膜の分極方向が、チャネル側が正の状態では、ｎＭＯＳトランジスタＱ５の閾値電圧Ｖｔが低下し、オン抵抗が下がる。このときのオン電流の下限ｉ（Ｈ）ｍｉｎが、例えば、１０μＡとなる。また、ｎＭＯＳトランジスタＱ５の強誘電体膜の分極方向が、チャネル側が負の状態では、ｎＭＯＳトランジスタＱ５の閾値電圧Ｖｔが上昇し、オン抵抗が上がる。このときのオン電流の上限ｉ（Ｌ）ｍａｘが、例えば、１０ｎＡとなる。なお、図１、図３、図５、図７に示したメモリセルの動作における抵抗素子を流れる電流が、本変形例におけるｎＭＯＳトランジスタＱ５のオン電流とほぼ等しくなるため、本変形例を用いた場合の動作は、図２、図４、図６、図８と同様の制御方法で動作させることができる。
【００９２】
以上、説明したように、上記の変形例によれば、メモリセルが、抵抗とＭＯＳトランジスタで構成されているもの、フローティングボディ型ＭＯＳトランジスタで構成されているもの、ゲート絶縁膜中にチャージトラップ領域を設けたＭＯＳトランジスタで構成されているもの、ゲート絶縁膜に強誘電体を用いたＭＯＳトランジスタで構成されているものであっても、上記実施形態で示したシングルエンド型のセンスアンプにより制御方法と同様の制御方法で制御を行うことができる。
【００９３】
なお、本実施形態に係るセンス回路は、上述のように、信号電圧を１つのＭＯＳトランジスタで増幅することにより、チップ面積の増加を抑制するものであるため、集積度の高いデータ処理システム等にも用いることができる。
【００９４】
以上、この発明の実施形態につき、図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計等も含まれる。
【００９５】
例えば、本実施形態では、各ＭＯＳトランジスタの極性を上記のように構成したが、これらのＭＯＳトランジスタの極性をすべて反転させて回路を構成することも可能である。この場合、電源電位とグランドとの関係、および制御信号の極性についても反転する。
【符号の説明】
【００９６】
１０、１１、１２、１３、１４、１５、１６、１７・・・メモリセル、
２０、２１、２２、２３・・・センスアンプ
３０・・・グローバルビット線センス＆書き込み回路
【図１】
0005596296.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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