(57)【特許請求の範囲】
【請求項１】
入力された設定データに基づいて所定の処理を行う画像処理ブロックと、
前記画像処理ブロックを独立して制御する第１と第２の制御ブロックと、
前記第１と第２の制御ブロックのそれぞれに対応して設けられ、前記設定データが設定される第１と第２のレジスタセットと、
を具備し、
前記第１の制御ブロックは、前記第１のレジスタセットへ前記設定データを設定することによって前記画像処理ブロックを制御し、
前記第２の制御ブロックは、前記第２のレジスタセットへ前記設定データを設定することによって前記画像処理ブロックを制御し、
前記第１の制御ブロックが前記第１のレジスタセットへ前記設定データを設定すると共に前記画像処理ブロックに所定の処理の開始をさせた場合に、前記第２の制御ブロックは、前記第２のレジスタセットへ前記設定データを設定すると共に、実行中の前記所定の処理の終了を検出した後に、前記画像処理ブロックに所定の処理の開始をさせることを特徴とする画像処理装置。
【請求項２】
前記第１と第２のレジスタセットは、それぞれ、前記画像処理ブロックにおける前記所定の処理のための前記設定データを保持するための第１のレジスタと、前記画像処理ブロックにおける前記所定の処理によって得られる結果データを保持するための第２のレジスタとを有することを特徴とする請求項１に記載の画像処理装置。
【請求項３】
前記第１と第２の制御ブロックは、前記画像処理ブロックにおける前記所定の処理を実行させる際に前記画像処理ブロックに対して開始トリガ信号を発行し、
前記画像処理ブロックは、前記第１と第２の制御ブロックの一方によって発行された開始トリガ信号に応答して前記所定の処理を実行し、
前記画像処理ブロックが前記第１と第２の制御ブロックの一方によって発行された開始トリガ信号に応答して前記所定の処理を実行している際に、前記第１と第２の制御ブロックの他方から発行された開始トリガ信号を保持する保持ブロックをさらに具備することを特徴とする請求項１に記載の画像処理装置。
【請求項４】
前記保持ブロックは前記第２の制御ブロックに設けられており、
前記第２の制御ブロックは、自身が前記画像処理ブロックに対して開始トリガ信号を発行している期間中は前記第１の制御ブロックによって発行された開始トリガ信号を前記保持ブロックに保持し、自身が前記画像処理ブロックに対して開始トリガ信号を発行していない期間中は前記保持ブロックに保持していた前記第１の制御ブロックによって発行された開始トリガ信号を前記画像処理ブロックに出力することを特徴とする請求項３に記載の画像処理装置。
【請求項５】
前記保持ブロックは前記画像処理ブロックに設けられており、
前記第１と第２の制御ブロックの一方によって発行された開始トリガ信号に応答して前記所定の処理を実行している期間中には、前記第１と第２の制御ブロックの他方によって発行された開始トリガ信号を前記保持ブロックに保持し、前記第１と第２の制御ブロックの一方によって発行された開始トリガ信号に応答して前記所定の処理を実行していない期間中には、前記保持ブロックに保持していた前記第１と第２の制御ブロックの他方によって発行された開始トリガ信号に応答して前記所定の処理を実行することを特徴とする請求項３に記載の画像処理装置。
【請求項６】
前記第１の制御ブロックはＣＰＵであり、前記第２の制御ブロックはシーケンサであることを特徴とする請求項１乃至５の何れか１項に記載の画像処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像処理装置における処理時間の高速化技術に関する。
【背景技術】
【０００２】
従来、１フレームの画像データを複数のブロックに分割しブロックに分割した画像データを小容量のメモリを介して直列的に接続された複数の画像処理ブロックに順次入力して処理する画像処理装置が、例えば特許文献１において提案されている。この特許文献１のような構成とすることで、ＳＤＲＡＭ等のフレームメモリからの画像データの読み出しと書き込みとをそれぞれ１回としつつ、複数の画像処理を行うことが可能である。
【０００３】
特許文献１の構成では、ブロックに対する処理が完了する毎に、制御ブロックであるＣＰＵに対して処理完了の割り込み信号が発行される。このような構成の場合、ＣＰＵは、割り込み信号が発行される毎に次のブロックに対する処理を行わなければならないため、ＣＰＵの負荷が大きくなりやすい。このため、特許文献２においては、ＣＰＵの負荷を軽減するための手段としてＣＰＵとは別の制御ブロックであるシーケンサを用いるようにしている。この特許文献２では、１フレームの途中のブロックに対する処理をシーケンサによって制御することで、ＣＰＵの負荷を軽減することが可能である。
また、特許文献３では画像処理として歪補正処理を行う場合に、出力画像範囲から歪補正を行う入力画像範囲を算出する構成（歪補正範囲算出部）が開示されているが、シーケンサが歪補正処理ブロックを制御する場合には、１フレームの画像を複数に分割した各ブロックに歪補正範囲算出部を制御することが必要である。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０００−３１２３２７号公報
【特許文献２】特開２００５−７８６０８号公報
【特許文献３】特開２００５−４４０９８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
図７はブロック分割された画像の従来の歪補正処理のフローチャートを示したものである。まず、最初のブロックについて歪補正範囲算出部で範囲を求め、その結果を歪補正部にレジスタ設定する。設定されたレジスタ値で歪補正処理を実行するのと平行して、次のブロックの歪補正範囲を歪補正範囲算出部で求める。これを画像全体の処理が完了するまで繰り返す。シーケンサでこの処理を実施する場合、最初のブロックについて歪補正範囲を算出する部分はＣＰＵが制御し、次のブロックの歪補正範囲を繰り返し求める部分はシーケンサで制御する。複数フレームを連続で処理する場合、シーケンサが現在のフレーム処理を制御するために歪補正範囲算出部を使用するのと同時に、ＣＰＵが次のフレームの最初のブロックの歪補正範囲を求めるために歪補正範囲算出部を使用することがあり、この場合シーケンサとＣＰＵで歪補正範囲算出部を排他的に使用する事になる。このとき、ＣＰＵが歪補正範囲算出部を動作させて完了割込み待ちの状態にあるときに、より優先度の高い別のタスクがＣＰＵに割り込んだり、歪補正範囲算出部の完了割込み処理に時間がかかったりすると、その間歪補正範囲算出部はＣＰＵに占有されることになる。するとシーケンサが歪補正範囲算出部を使用するのに待ち時間が発生することになり、結果として現在のフレーム処理が遅れて画像処理時間が延びてしまうことになる。
このようにシーケンサとＣＰＵで共通の画像処理ブロックを排他利用する場合には、ＣＰＵの割込み待ち時間によって画像処理時間が延びてしまう。
【０００６】
本発明は、上記の事情に鑑みてなされたもので、複数の制御ブロックが独立に共通の画像処理ブロックを制御可能になされた画像処理装置において、画像処理時間を短縮することが可能な画像処理装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記の目的を達成するために、本発明の第１の態様の画像処理装置は、入力された設定データに基づいて所定の処理を行う画像処理ブロックと、前記画像処理ブロックを独立して制御する第１と第２の制御ブロックと、前記第１と第２の制御ブロックのそれぞれに対応して設けられ、前記設定データが設定される第１と第２のレジスタセットとを具備し、前記第１の制御ブロックは、前記第１のレジスタセットへ前記設定データを設定することによって前記画像処理ブロックを制御し、前記第２の制御ブロックは、前記第２のレジスタセットへ前記設定データを設定することによって前記画像処理ブロックを制御し、前記第１の制御ブロックが前記第１のレジスタセットへ前記設定データを設定すると共に前記画像処理ブロックに所定の処理の開始をさせた場合に、前記第２の制御ブロックは、前記第２のレジスタセットへ前記設定データを設定すると共に、実行中の前記所定の処理の終了を検出した後に、前記画像処理ブロックに所定の処理の開始をさせることを特徴とする。
【発明の効果】
【０００９】
本発明によれば、複数の制御ブロックが独立に共通の画像処理ブロックを制御可能になされた画像処理装置において、画像処理時間を短縮することが可能な画像処理装置を提供することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の一実施形態に係る画像処理装置の構成を示す図である。
【図２】ブロック毎の歪補正処理について説明するための図である。
【図３】本発明の一実施形態における画像処理装置の動作について示すタイミングチャートである。
【図４】ＣＰＵが歪補正処理を制御する場合のフローチャートである。
【図５】シーケンサが歪補正処理を制御する場合のフローチャートである。
【図６】開始トリガ信号を歪補正範囲算出部において保持する場合の変形例の構成を示す図である。
【図７】従来の歪補正処理の動作を説明するフローチャートである。
【発明を実施するための形態】
【００１１】
以下、図面を参照して本発明の実施形態を説明する。  
図１は、本発明の一実施形態に係る画像処理装置を有する画像処理システムの構成を示す図である。図１に示す画像処理システムは、画像処理装置１００と、バスライン２００と、撮像部３００と、フレームメモリ４００と、表示部５００とを有している。
【００１２】
画像処理装置１００は、フレームメモリ３００に格納された１フレーム分の画像データを複数のブロックに分割し、分割したブロック毎に所定の画像処理を実行する。なお、図１に示す画像処理装置１００の構成は、本実施形態における画像処理装置を、フレームメモリ３００に格納されている画像データに発生している歪みを補正するための歪補正処理装置に適用した場合の構成を示している。この画像処理装置１００の詳細については後述する。
【００１３】
バスライン２００は、画像処理装置１００において発生したデータやフレームメモリ３００に格納された画像データ等の各種のデジタルデータを転送するための転送路である。このバスライン２００には、画像処理装置１００、撮像部３００、フレームメモリ４００、表示部５００が接続されている。そして、画像処理装置１００と、撮像部３００と、フレームメモリ４００と、表示部５００とはバスライン２００を介してデータ通信可能になされている。
【００１４】
撮像部３００は、被写体を撮像して画像データを得る。フレームメモリ４００は、撮像部３００によって得られた画像データ等の各種のデジタルデータを格納する。表示部５００は、画像処理装置１００における画像処理の結果としてフレームメモリ４００に格納された画像データに基づく画像を表示する。
【００１５】
次に、画像処理装置１００の詳細について説明する。図１に示す画像処理装置１００は、ＣＰＵ１０１と、シーケンサ１０２と、ＣＰＵインターフェース（Ｉ/Ｆ）１０３と、画像処理部１０４とを有している。
【００１６】
制御ブロックとしての機能を有するＣＰＵ１０１は、画像処理部１０４における分割したブロック毎の歪補正処理に関する制御、撮像部３００の動作制御、表示部５００の動作制御を含む画像処理システムの全体の動作を統括的に制御する。ＣＰＵ１０１とは異なる制御ブロックとしての機能を有するシーケンサ１０２は、ＣＰＵ１０１の動作サイクルを監視しつつ、画像処理部１０４における分割したブロック毎の歪補正処理に関する制御を、バスライン２００を介さずに行う。
【００１７】
本実施形態において、ＣＰＵ１０１及びシーケンサ１０２は、ブロック毎の歪補正処理の開始時に画像処理部１０４内の設定レジスタの設定を行い、設定レジスタの設定後に開始トリガ信号を発行して画像処理部１０４内の歪補正範囲算出部を制御する。また、歪補正範囲算出部による歪補正範囲の算出後は、結果格納レジスタに保持されたレジスタ値を参照し、参照したレジスタ値を画像処理部１０４内の歪補正部に入力し、歪補正処理を開始させる。
【００１８】
また、本実施形態におけるシーケンサ１０２は保持ブロックとしての開始トリガレジスタ１０２ａを有している。この開始トリガレジスタ１０２ａはＣＰＵ１０１によって発行された開始トリガ信号を保持しておくためのレジスタである。
【００１９】
ＣＰＵＩ/Ｆ１０３は、ＣＰＵ１０１がシーケンサ１０２及び画像処理部１０４と通信するためのインターフェースとして機能する。また、ＣＰＵＩ/Ｆ１０３は、シーケンサ１０２がＣＰＵ１０１及び画像処理部１０４と通信するためのインターフェースとしても機能する。
【００２０】
画像処理部１０４は、ＣＰＵ１０１又はシーケンサ１０２の制御に従ってバスライン２００を介してフレームメモリ４００から読み出した画像データに対する歪補正処理を行う。この画像処理部１０４は、歪補正範囲算出部１０４１と、設定レジスタ１０４２ａ，１０４２ｂと、結果格納レジスタ１０４３ａ，１０４３ｂと、セレクタ１０４４ａ，１０４４ｂと、歪補正部１０４５とを有している。
【００２１】
画像処理ブロックとしての機能を有する歪補正範囲算出部１０４１は、設定レジスタ１０４２ａ又は設定レジスタ１０４２ｂに設定されている設定データに従って、ブロック毎の歪補正範囲を算出する。一般に、ブロック毎の歪補正処理においては、図２に示すような、歪補正後に得られる矩形ブロックを設定しておき、この矩形ブロックの歪補正結果が得られる画像データの入力範囲を歪補正範囲として算出する。歪補正後の各ブロックの座標と歪補正前の各ブロックの座標とには対応関係があるので、予め歪補正後の各ブロックの範囲を示す設定データを設定しておけば、そのブロックの範囲に対応した歪補正範囲を算出することができる。なお、歪補正後の矩形ブロックの範囲を設定するための設定データは、ブロックの開始座標、縦幅、横幅を含み、ＣＰＵ１０１又はシーケンサ１０２によって設定される。
【００２２】
本実施形態においては、１フレーム分の画像データにおいて最初に処理すべきブロック（例えば左上端のブロックであるブロック１）に対応した設定データをＣＰＵ１０１によって設定し、残りのブロックに対応した設定データをシーケンサ１０２によって設定する。このような構成とすることにより、ＣＰＵ１０１が全てのブロックに対する歪補正処理を制御する必要がないので、ＣＰＵ１０１の負荷を軽減することが可能である。
【００２３】
設定レジスタ１０４２ａと結果格納レジスタ１０４３ａとは、ＣＰＵ１０１が歪補正範囲算出部１０４１とデータ通信するためのレジスタセットである。設定レジスタ１０４２ａは、ＣＰＵ１０１によって設定された設定データを保持する。結果格納レジスタ１０４３ａは、ＣＰＵ１０１によって設定された設定データに基づく歪補正範囲の算出結果データ（即ち、歪補正範囲データ）を保持する。
【００２４】
設定レジスタ１０４２ｂと結果格納レジスタ１０４３ｂとは、シーケンサ１０２が歪補正範囲算出部１０４１とデータ通信するためのレジスタセットである。設定レジスタ１０４２ｂは、シーケンサ１０２によって設定された設定データを保持する。結果格納レジスタ１０４３ｂは、シーケンサ１０２によって設定された設定データに基づく歪補正範囲の算出結果データ（即ち、歪補正範囲データ）を保持する。
【００２５】
上述したように、本実施形態においては、設定レジスタ１０４２ａと結果格納レジスタ１０４３ａとがＣＰＵ１０１専用であり、設定レジスタ１０４２ｂと結果格納レジスタ１０４３ｂとがシーケンサ１０２専用である。このように構成しておくことにより、ＣＰＵ１０１とシーケンサ１０２の何れかによって設定された設定データが他方の設定の際に上書きされることがなく、また、ＣＰＵ１０１とシーケンサ１０２の何れかによる歪補正算出部１０４１の制御に従って保持された結果データが、他方による歪補正算出部１０４１の制御の際に上書きされることがない。
【００２６】
セレクタ１０４４ａは、シーケンサ１０２から入力される開始トリガ信号に従って、設定レジスタ１０４２ａと設定レジスタ１０４２ｂとの何れかを選択する。セレクタ１０４４ｂは、シーケンサ１０２から入力される開始トリガ信号に従って、結果格納レジスタ１０４３ａと結果格納レジスタ１０４３ｂとの何れかを選択する。
【００２７】
本実施形態では、ＣＰＵ１０１で発行される開始トリガ信号とシーケンサ１０２で発行される開始トリガ信号とは異なる論理レベルを有し、セレクタ１０４４ａ及びセレクタ１０４４ｂにおいて開始トリガ信号の識別を行えるようになっている。そして、セレクタ１０４４ａは、入力された開始トリガ信号がＣＰＵ１０１で発行されたものである場合に設定レジスタ１０４２ａを選択し、入力された開始トリガ信号がシーケンサ１０２で発行されたものである場合に設定レジスタ１０４２ｂを選択する。また、セレクタ１０４４ｂは、入力された開始トリガ信号がＣＰＵ１０１で発行されたものである場合に結果格納レジスタ１０４３ａを選択し、入力された開始トリガ信号がシーケンサ１０２で発行されたものである場合に結果格納レジスタ１０４３ｂを選択する。
【００２８】
歪補正部１０４５は、ＣＰＵ１０１によって参照された結果格納レジスタ１０４３ａの値（歪補正範囲）又はシーケンサ１０２によって参照された結果格納レジスタ１０４３ｂの値（歪補正範囲）に従った範囲の画像データを、バスライン２００を介してフレームメモリ４００から読み出して歪補正処理を行う。
【００２９】
次に、図１に示す画像処理装置１００の動作について詳述する。図３は、本実施形態における画像処理装置１００の動作について示すタイミングチャートである。また、図４及び図５は、本実施形態における画像処理装置１００の動作について示すフローチャートである。なお、図３においては、例えば動画撮影や連写撮影によって得られる２フレーム分の画像データに対する歪補正処理に関する動作を示している。
【００３０】
上述したように、各フレームの最初のブロックであるブロック１の歪補正処理はＣＰＵ１０１が制御する。この場合は図４に示す制御がなされる。この際、ＣＰＵ１０１は、ＣＰＵＩ/Ｆ１０３を介してブロック１の範囲を示す設定データを設定レジスタ１０４２ａに設定する（ステップＳ１０１）。その後、ＣＰＵ１０１は歪補正範囲算出部１０４１を動作させるべく、ＣＰＵＩ/Ｆ１０３を介して開始トリガ信号を発行する。
【００３１】
シーケンサ１０２は、ＣＰＵ１０１が開始トリガ信号を発行したか否かを判定しており（ステップＳ１０２）、ＣＰＵ１０１が開始トリガ信号を発行するまで待機する。ステップＳ１０２において、ＣＰＵ１０１が開始トリガ信号を発行すると、シーケンサ１０２は、ＣＰＵＩ/Ｆ１０３を介してＣＰＵ１０１により発行された開始トリガ信号を開始トリガレジスタ１０２ａに保持する（ステップＳ１０３）。その後、シーケンサ１０２は、自身が歪補正範囲算出部１０４１を使用中、即ちシーケンサ１０２自身が歪補正範囲算出部１０４１を制御しているか否かを判定する（ステップＳ１０４）。ステップＳ１０４の判定において、自身が歪補正範囲算出部１０４１を使用中である場合に、シーケンサ１０２は、ステップＳ１０４の判定を行いつつ待機する。ステップＳ１０４の判定において、自身が歪補正範囲算出部１０４１を使用中でない場合に、シーケンサ１０２は、開始トリガレジスタ１０２ａに保持していた開始トリガ信号を出力する（ステップＳ１０５）。この開始トリガ信号に応答して、歪補正範囲算出部１０４１は、セレクタ１０４４ａを介して設定レジスタ１０４２ａに設定されている設定データを読み出し、この読み出した設定データを用いてブロック１に対応した歪補正範囲を算出する。この期間中、図３に示すように、歪補正範囲算出部１０４１がＣＰＵ１０１によって使用中、即ちＣＰＵ１０１が歪補正範囲算出部１０４１を制御している期間となる（ステップＳ１０６）。
【００３２】
歪補正範囲算出部１０４１における歪補正範囲の算出後、歪補正範囲算出部１０４１は、歪補正範囲の算出結果データを、セレクタ１０４４ｂを介して結果格納レジスタ１０４３ａに保持する（ステップＳ１０７）。算出結果データを保持した後、歪補正範囲算出部１０４１は、ＣＰＵＩ/Ｆ１０３を介してＣＰＵ１０１に割り込み信号を発行する（ステップＳ１０８）。この割り込み信号に応答して、ＣＰＵ１０１はＣＰＵＩ/Ｆ１０３を介して結果格納レジスタ１０４３ａに保持されている算出結果データを参照し、参照した算出結果データをＣＰＵＩ/Ｆ１０３を介して歪補正部１０４５に入力する（ステップＳ１０９）。この算出結果データの入力に応答して、歪補正部１０４５によるブロック１に対する歪補正処理が実行される。また、算出結果データを歪補正部１０４５に入力した後、ＣＰＵ１０１は、シーケンサ１０２を動作させるべく、ＣＰＵＩ/Ｆ１０３を介してシーケンサ１０２に開始トリガ信号を発行する。この開始トリガ信号に応答して、シーケンサ１０２はバスライン２００を介してフレームメモリ４００に格納されたシーケンスコードを読み出し、ブロック２以後の歪補正処理を実行する。この場合は図５に示す制御がなされる。
【００３３】
なお、歪補正範囲算出部１０４１から割り込み信号が発行された時点で、ＣＰＵ１０１が画像処理装置１００よりも優先度の高い他のブロックの制御を行っている場合があり得る。このような場合には、優先度の高い他のブロックの制御が終了するまでの時間である割り込み処理応答時間の経過後に、結果格納レジスタ１０４３ａに保持されている算出結果データが参照される。
【００３４】
図５において、シーケンサ１０２は、現在の処理対象となっているブロックの範囲を示す設定データをＣＰＵＩ/Ｆ１０３を介して設定レジスタ１０４２ｂに設定する（ステップＳ２０１）。その後、シーケンサ１０２は、歪補正範囲算出部１０４１がＣＰＵ１０１によって使用中、即ちＣＰＵ１０１が歪補正範囲算出部１０４１を制御している期間であるか否かを判定する（ステップＳ２０２）。ステップＳ２０２において、歪補正範囲算出部１０４１がＣＰＵ１０１によって使用中である場合に、シーケンサ１０２は、ステップＳ２０２の判定を行いつつ待機する。ステップＳ２０２の判定において、歪補正範囲算出部１０４１がＣＰＵ１０１によって使用中でない場合に、シーケンサ１０２は、開始トリガ信号を出力する（ステップＳ２０３）。これを受けて、歪補正範囲算出部１０４１は、セレクタ１０４４ａを介して設定レジスタ１０４２ｂに設定されている設定データを読み出し、現在の処理対象となっているブロックに対応した歪補正範囲を算出する。この期間中、図３に示すように、歪補正範囲算出部１０４１はシーケンサ１０２によって使用中（図３のＳＥＱ）となる（ステップＳ２０４）。
【００３５】
歪補正範囲算出部１０４１における歪補正範囲の算出後、歪補正範囲算出部１０４１は、セレクタ１０４４ｂを介して歪補正範囲の算出結果データを結果格納レジスタ１０４３ｂに保持する（ステップＳ２０５）。算出結果データを保持した後、歪補正範囲算出部１０４１は、ＣＰＵＩ/Ｆ１０３を介してシーケンサ１０２に割り込み信号を発行する（ステップＳ２０６）。この割り込み信号に応答して、シーケンサ１０２は結果格納レジスタ１０４３ｂに保持されている算出結果データをＣＰＵＩ/Ｆ１０３を介して参照し、参照した算出結果データをＣＰＵＩ/Ｆ１０３を介して歪補正部１０４５に入力する（ステップＳ２０７）。これにより、歪補正部１０４５による歪補正処理が実行される。このようなステップＳ２０１〜ステップＳ２０７の動作が１フレーム分のブロックの画像データに対する処理が終了するまで繰り返される。
【００３６】
以上説明したように、本実施形態においては、ＣＰＵ用の設定レジスタ及び結果格納レジスタとシーケンサ用の設定レジスタ及び結果格納レジスタとをそれぞれ持たせている。このため、ブロック１の歪補正処理以外の期間であっても、シーケンサ１０２が歪補正範囲算出部１０４１を制御していない期間中においては、ＣＰＵ１０１が歪補正範囲算出部１０４１を使用することが可能である。したがって、図３に示すように、シーケンサ１０２が歪補正範囲算出部１０４１を制御している期間中にＣＰＵ１０１が設定レジスタ１０４２ａの設定を行っておき、その後のシーケンサ１０２が歪補正範囲算出部１０４１を制御していない期間を利用して次のフレームのブロック１に対応した歪補正範囲を算出してこの算出結果を結果格納レジスタ１０４３ａに格納しておくようにすれば、次のフレームにおいては、結果格納レジスタ１０４３ａの値を参照するだけでブロック１における歪補正処理を行うことが可能である。このようにＣＰＵ１０１とシーケンサ１０２とで歪補正範囲算出部１０４１へのアクセスを排他的に行うことにより、画像処理時間を大幅に短縮することが可能である。
【００３７】
なお、上述した実施形態では、ＣＰＵ１０１で発行された開始トリガ信号とシーケンサ１０２で発行された開始トリガ信号とを排他的に歪補正範囲算出部１０４１に入力するために、ＣＰＵ１０１で発行された開始トリガ信号を開始トリガレジスタ１０２ａに保持するようにしている。これに限らず、例えば図６のような構成としても歪補正範囲算出部１０４１への排他的なアクセスを可能とすることができる。なお、図６は、図１に対する変更部分のみを示している。図６に示す構成は、歪補正範囲算出部１０４１に、ＣＰＵ１０１で発行された開始トリガ信号を保持するための保持ブロックとしての開始トリガバッファ１０４１ａと、シーケンサ１０２で発行された開始トリガ信号を保持するための保持ブロックとしての開始トリガバッファ１０４１ｂとを持たせたものである。図６に示す構成において、歪補正範囲算出部１０４１は、開始トリガバッファ１０４１ａと開始トリガバッファ１０４１ｂとで先に開始トリガ信号が保持されたほうに対応した設定レジスタを用いて歪補正範囲を算出する。このような図６に示す構成を用いても上述した実施形態と同様の効果が得られる。
【００３８】
また、上述した実施形態においては、画像処理装置１００の例として歪補正処理装置を例示している。しかしながら、本実施形態の技術は歪補正処理装置に限らず、複数の制御ブロックが共通の画像処理ブロックを制御する種々の画像処理装置に対して適用可能である。
【００３９】
さらに、上述した実施形態では、制御ブロックとして、ＣＰＵ１０１と、シーケンサ１０２とを例示している。しかしながら、本実施形態の技術は例えば２つのＣＰＵによって１つの画像処理ブロックを制御する場合等、複数の制御ブロックで共通の画像処理ブロックを制御する種々の画像処理装置に対して適用可能である。また、制御ブロックの数も２つに限るものではない。例えば、３つの制御ブロックで共通の画像処理ブロックを制御する画像処理装置の場合には、設定レジスタと結果格納レジスタとを３つずつ持たせれば良い。このような構成としても、ある制御ブロックが画像処理ブロックを制御している期間中に、残りの制御ブロックに設定レジスタの設定を行わせることで画像処理時間の短縮を図ることができる。
【００４０】
また、上述した実施形態ではＣＰＵ１０１とシーケンサ１０２とが共通のバスライン２００を経由して画像処理部１０４内のレジスタセットと通信可能な例を示している。これに対し、ＣＰＵ１０１と設定レジスタ１０４２ａ及び結果格納レジスタ１０４２ａ、シーケンサ１０２と設定レジスタ１０４２ｂ及び結果格納レジスタ１０４２ｂをそれぞれ直接接続するようにしても良い。
【００４１】
以上実施形態に基づいて本発明を説明したが、本発明は上述した実施形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形や応用が可能なことは勿論である。
【００４２】
さらに、上記した実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適当な組合せにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、上述したような課題を解決でき、上述したような効果が得られる場合には、この構成要件が削除された構成も発明として抽出され得る。
【符号の説明】
【００４３】
１００…画像処理装置、１０１…ＣＰＵ、１０２…シーケンサ、１０２ａ…開始トリガレジスタ、１０３…シーケンサ、１０４…画像処理部、２００…バスライン、２０１…シーケンサ、３００…撮像部、４００…フレームメモリ、５００…表示部、１０４１…歪補正範囲算出部、１０４１ａ，１０４１ｂ…開始トリガバッファ、１０４２ａ，１０４２ｂ…設定レジスタ、１０４３ａ，１０４３ｂ…結果格納レジスタ、１０４４ａ，１０４４ｂ…セレクタ、１０４５…歪補正部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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