(57)【特許請求の範囲】
【請求項１】
複数の通常メモリセルからなる通常セル領域と、欠陥のある前記通常メモリセルを置換するための複数の冗長メモリセルからなる冗長セル領域とをそれぞれが有する第１及び第２のメモリブロックと、
リフレッシュモードにおいて前記第１及び第２のメモリブロックの少なくとも一方に属する前記通常メモリセルが前記冗長メモリセルに置換されていることに応答して、置換元の前記通常メモリセルが属する通常セル領域を非活性とし、置換先の前記冗長メモリセルが属する冗長セル領域及び置換されていない前記通常メモリセルが属する通常セル領域を活性化する冗長判定回路と、を備える半導体装置。
【請求項２】
前記第１及び第２のメモリブロックは、それぞれが前記通常セル領域及び前記冗長セル領域を含む複数のメモリマットにそれぞれ分割されており、
前記複数のメモリマットは、それぞれ同じビット線を共有する単位であり、
前記冗長判定回路は、置換先の前記冗長メモリセルが属する冗長セル領域と同じメモリマットに属する通常セル領域を非活性とすることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記冗長判定回路は、置換されていない前記通常メモリセルが属する通常セル領域と同じメモリマットに属する冗長セル領域を非活性とすることを特徴とする請求項２に記載の半導体装置。
【請求項４】
置換元である前記通常メモリセルが前記第１及び第２のメモリブロックのいずれに属している場合であっても、前記第１のメモリブロックに属する冗長メモリセル及び前記第２のメモリブロックに属する冗長メモリセルのいずれも置換先として指定可能であることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
前記冗長判定回路は、前記第１及び第２のメモリブロックのいずれか一方にアクセスする通常動作モードにおいて、アクセスすべき前記通常メモリセルが前記冗長メモリセルに置換されていることに応答して、置換元の前記通常メモリセルが属する通常セル領域を非活性とし、置換先の前記冗長メモリセルが属する冗長セル領域を活性化することを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
【請求項６】
第１のアドレス部分によって選択される第１及び第２のメモリブロックを備え、
前記第１及び第２のメモリブロックは、それぞれ同じビット線を共有し第２のアドレス部分によって選択される複数のメモリマットに分割されており、
前記複数のメモリマットは、第３のアドレス部分によって選択される複数の通常メモリセル及び複数の冗長メモリセルを含み、
前記第１のアドレス部分を無効化することによって前記第１及び第２のメモリブロックの両方にアクセスする場合において、アクセスすべき通常メモリセルの少なくとも一つが冗長メモリセルに置換されていることに応答して、置換先の冗長メモリセルと同じメモリマットに属する通常メモリセルの選択を禁止する冗長判定回路を備え、
前記冗長判定回路は、前記第１のアドレス部分を無効化することによって前記第１及び第２のメモリブロックの両方にアクセスする場合、置換元の通常メモリセルへのアクセスを禁止することを特徴とする半導体装置。
【請求項７】
第１のアドレス部分によって選択される第１及び第２のメモリブロックを備え、
前記第１及び第２のメモリブロックは、それぞれ同じビット線を共有し第２のアドレス部分によって選択される複数のメモリマットに分割されており、
前記複数のメモリマットは、第３のアドレス部分によって選択される複数の通常メモリセル及び複数の冗長メモリセルを含み、
前記第１のアドレス部分を無効化することによって前記第１及び第２のメモリブロックの両方にアクセスする場合において、アクセスすべき通常メモリセルの少なくとも一つが冗長メモリセルに置換されていることに応答して、置換先の冗長メモリセルと同じメモリマットに属する通常メモリセルの選択を禁止する冗長判定回路と、
前記第２のアドレス部分に基づいて対応するメモリマット選択信号を生成し、前記第３のアドレス部分に基づいて対応するワード線選択信号を生成するプリデコーダと、
それぞれ対応するメモリマット選択信号によって活性化される複数のマットセレクタと、
それぞれ対応する前記マットセレクタの出力及び対応するワード線選択信号によって活性化される複数のワードセレクタと、をさらに備え、
前記冗長判定回路は、前記第１のアドレス部分を無効化することによって前記第１及び第２のメモリブロックの両方にアクセスする場合において、前記第１のメモリブロックに属する通常メモリセルが前記第２のメモリブロックに属する冗長メモリセルに置換されている場合、前記第１のメモリブロックに割り当てられた全てのマットセレクタを非活性化することを特徴とする半導体装置。
【請求項８】
前記リフレッシュモードにおいては、前記第１のメモリブロックの前記通常セル領域内のワード線と、前記第２のメモリブロックの前記通常セル領域内のワード線とを同時に活性化させる、請求項１の半導体装置。
【請求項９】
ロウアドレスの最上位ビットを無効化することにより、前記第１のメモリブロックの前記通常セル領域内のワード線と、前記第２のメモリブロックの前記通常セル領域内のワード線とを同時に活性化させる、請求項１の半導体装置。
【請求項１０】
前記冗長判定回路は、置換元の前記通常メモリセルが属する通常セル領域の通常ワード線を非活性化させ、置換先の前記冗長メモリセルが属する冗長セル領域の冗長ワード線を活性化させる、請求項１の半導体装置。
【請求項１１】
前記冗長判定回路は、置換元の前記通常メモリセルが属する通常セル領域の全ての通常ワード線を非活性化さる、請求項１の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、リフレッシュ動作時に通常動作時よりも多くのワード線を同時に活性化させる半導体装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）に代表される半導体記憶装置の記憶容量は年々増大しており、これに伴ってメモリセル１個当たりの占有面積はますます縮小されている。このため、全てのメモリセルを不良無く製造することは困難であり、実際には製造段階において多数の不良メモリセルが発生する。不良メモリセルのアドレスは、ウェハ状態で行われる動作テストによって検出され、ヒューズ回路などの不揮発性記憶素子に書き込まれる。そして、不良メモリセルのアドレスに対してアクセスが要求された場合には、不良メモリセルではなく冗長メモリセルに対して代替アクセスされ、これによって当該アドレスが救済される。
【０００３】
一方、ＤＲＡＭのメモリセルは、１個のセルキャパシタと１個のセルトランジスタによって構成され、セルキャパシタに蓄えられた電荷量によって情報を記憶する。セルキャパシタに対する充放電は、ワード線に接続されたセルトランジスタによって制御され、セルトランジスタがオンすると、セルキャパシタの蓄積電極がビット線に接続され、これによって情報の読み出し又は書き込みが行うことができる。このように、ＤＲＡＭのメモリセルは、セルキャパシタに蓄えられた電荷量によって情報を記憶していることから、定期的にリフレッシュ動作を行わなければ、リーク電流によって情報が消失してしまう。このため、リーク電流によって情報が消失する前に全てメモリセルをリフレッシュする必要があり、全てのメモリセルをリフレッシュすべきサイクル（＝ｔＲＥＦ）は規格によって例えば６４ｍｓｅｃと定められている（特許文献１参照）。
【０００４】
多くのＤＲＡＭにおいては、リフレッシュ動作時に通常動作時よりも多くのワード線を同時に活性化させることによって、リフレッシュ動作の回数を削減する方式が採用されている。この方式では、リフレッシュ動作時において例えばロウアドレスの最上位ビットを無効化することによって、通常アクセス時の２倍のワード線を同時に活性化させる。この場合、リフレッシュアドレスが不良メモリセルのアドレスである場合の取り扱いが問題となる。つまり、リフレッシュ動作時においては例えばロウアドレスの最上位ビットが無効化されるため、通常動作時と同じように単純に代替アクセスを行うと、不良のないワード線まで置換元とみなされる結果、不良のないワード線がリフレッシュ動作時において全く選択されなくなってしまうという問題が生じる。
【０００５】
この問題を解決するためには、リフレッシュ動作時においては置換の有無にかかわらず置換元及び置換先のワード線を全て活性化させる方法が考えられる。しかしながら、この方法では、活性化させる必要のない不良ワード線まで活性されるため、リフレッシュ動作時の消費電流が増大するという問題が生じる。しかも、置換元のワード線に対応するアドレスと、置換先のワード線に対応するアドレスの両方を有効としなければならないため、アドレスが複数の部分に分けてデコードされる（プリデコードされる）場合、意図しないワード線が活性化されることがある。例えば、置換されていないワード線については第１のマットアドレスと第１のワード線アドレスによって選択し、置換先のワード線については第２のマットアドレスと第２のワード線アドレスによって選択する場合を考えると、第１のワード線アドレスは第２のマットアドレスに対しても有効となり、第２のワード線アドレスは第１のマットアドレスに対しても有効となる結果、同じメモリマット内において２本のワード線が活性化されるケースが発生する。このような場合には、データの破壊が生じてしまう。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００３−１８７５７８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
このように、リフレッシュ動作時に通常動作時よりも多くのワード線を同時に活性化させる場合、リフレッシュアドレスが不良メモリセル又は不良ワード線のアドレスである場合における置換動作の取り扱いが問題となっていた。
【課題を解決するための手段】
【０００８】
本発明の一側面による半導体装置は、複数の通常メモリセルからなる通常セル領域と、欠陥のある前記通常メモリセルを置換するための複数の冗長メモリセルからなる冗長セル領域とをそれぞれが有する第１及び第２のメモリブロックと、リフレッシュモードにおいて前記第１及び第２のメモリブロックの少なくとも一方に属する前記通常メモリセルが前記冗長メモリセルに置換されていることに応答して、置換元の前記通常メモリセルが属する通常セル領域を非活性とし、置換先の前記冗長メモリセルが属する冗長セル領域及び置換されていない前記通常メモリセルが属する通常セル領域を活性化する冗長判定回路と、を備える。この場合、半導体装置は、第１及び第２のメモリブロックのいずれか一方にアクセスする通常動作モードと、第１及び第２のメモリブロックの両方に同時にアクセスするリフレッシュモードにエントリ可能であることが好ましい。
【０００９】
本発明の他の側面による半導体装置は、第１のアドレス部分によって選択される第１及び第２のメモリブロックを備え、前記第１及び第２のメモリブロックは、それぞれ同じビット線を共有し第２のアドレス部分によって選択される複数のメモリマットに分割されており、前記複数のメモリマットは、第３のアドレス部分によって選択される複数の通常メモリセル及び複数の冗長メモリセルを含み、前記第１のアドレス部分を無効化することによって前記第１及び第２のメモリブロックの両方にアクセスする場合において、アクセスすべき通常メモリセルの少なくとも一つが冗長メモリセルに置換されていることに応答して、置換先の冗長メモリセルと同じメモリマットに属する通常メモリセルの選択を禁止する冗長判定回路を備えることを特徴とする。
【発明の効果】
【００１０】
本発明の一側面による半導体装置によれば、置換元の通常メモリセルが属する通常セル領域が非活性となることから、無駄な消費電流の発生を防止することが可能となる。
【００１１】
本発明の他の側面による半導体装置によれば、置換先の冗長メモリセルと同じメモリマットに属する通常メモリセルの選択が禁止されることから、リフレッシュ動作によるデータの破壊を防止することが可能となる。
【図面の簡単な説明】
【００１２】
【図１】本発明の好ましい実施形態による半導体装置の構成を示すブロック図である。
【図２】メモリバンク１３内におけるメモリセルアレイ３１のアドレス割付の一例を説明するための模式図である。
【図３】メモリセルアレイ３１の一部を拡大して示す回路図である。
【図４】ロウアドレスに関連する回路を抜き出して示すブロック図である。
【図５】プリデコーダ２４及び冗長判定回路２５の回路図である。
【図６】冗長判定回路２５のより詳細な回路図である。
【図７】行デコーダ３２の単純化した回路図である。
【図８】通常動作時における半導体装置１０の動作を説明するためのタイミング図である。
【図９】リフレッシュ動作時における半導体装置１０の動作を説明するためのタイミング図である。
【発明を実施するための形態】
【００１３】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１４】
図１は、本発明の好ましい実施形態による半導体装置の構成を示すブロック図である。
【００１５】
図１に示すように、本実施形態による半導体装置１０は、単一の半導体チップとして構成され、同チップ上に、コマンドデコーダ１１、アドレスバッファ１２及び少なくとも一つのメモリバンク１３を備えている。メモリバンク１３は、制御回路２１、アドレスカウンタ２２、アドレスラッチ回路２３、プリデコーダ２４、冗長判定回路２５及びメモリ領域３０を備えている。メモリ領域３０には、少なくともメモリセルアレイ３１及び行デコーダ３２が含まれている。カラム系の回路については、図示を省略してある。
【００１６】
コマンドデコーダ１１は、外部からＲＡＳ（ロウアドレスストローブ）信号、ＣＡＳ（カラムアドレスストローブ）信号、ＷＥ（ライトイネーブル）信号及びバンクアドレスＢＡを受け、ＲＡＳ信号、ＣＡＳ信号及びＷＥ信号の組み合わせに応じて、バンクアドレスＢＡにより選択されるメモリバンク１３内の制御回路２１に内部コマンドＩＣＭＤを出力する。ＲＡＳ信号、ＣＡＳ信号及びＷＥ信号の組み合わせがセルフリフレッシュ動作を示している場合には、全てのメモリバンク内の制御回路２１にセルフリフレッシュコマンドを供給する。制御回路２１の動作は内部クロック信号ＩＣＬＫに同期して行われる。内部クロック信号ＩＣＬＫは、外部クロック信号ＣＫを受ける入力バッファ１４から出力される。
【００１７】
アドレスバッファ１２は、外部より供給されるアドレスＡＤＤを夫々のメモリバンク１３内のアドレスラッチ回路２３に送信する。アドレスＡＤＤにはロウアドレスとカラムアドレスが含まれるが、本明細書においてはロウアドレスに着目して説明を進める。
【００１８】
制御回路２１は、内部コマンドＩＣＭＤを受けると内部クロック信号ＩＣＬＫに同期して各種制御信号ＣＴＲＬを生成し、これらをアドレスラッチ回路２３、プリデコーダ２４、冗長判定回路２５、メモリ領域３０などの各回路ブロックに出力する。リフレッシュ動作中においては、制御回路２１は制御信号ＣＴＲＬに含まれるリフレッシュ状態信号Ｒｅｆをハイレベルに活性化させる。リフレッシュ状態信号Ｒｅｆはプリデコーダ２４及び冗長判定回路２５に供給される。また、内部コマンドＩＣＭＤがオートリフレッシュを示している場合は、制御回路２１はリフレッシュ信号ＲＥＦをアドレスカウンタ２２に出力する。内部コマンドＩＣＭＤがセルフリフレッシュを示している場合は、制御回路内のオシレータ（不図示）を用いてリフレッシュ信号ＲＥＦを定期的に出力する。
【００１９】
アドレスカウンタ２２は、制御回路２１より供給されるリフレッシュ信号ＲＥＦに基づいて、ロウアドレスＲＡとして用いられるカウント値をカウントアップまたはカウントダウンする。アドレスカウンタ２２のカウント値は、アドレスラッチ回路２３に出力される。
【００２０】
アドレスラッチ回路２３は、アドレスバッファ１２またはアドレスカウンタ２２から供給されるロウアドレスＲＡを制御信号ＣＴＲＬの一つに基づいてラッチする回路である。アドレスラッチ回路２３にラッチされたロウアドレスＲＡは、プリデコーダ２４及び冗長判定回路２５に供給される。
【００２１】
冗長判定回路２５は、冗長ワード線に置換すべきアドレスである冗長アドレスを記憶しており、アドレスラッチ回路２３より供給されたロウアドレスＲＡと冗長アドレスとを制御信号ＣＴＲＬに応答して比較する。比較の結果、両者が一致した場合（つまり冗長ヒットした場合）には、冗長ブロック選択信号Ｘ１３ＲＳ（＝Ｘ１３ＴＲＳ，ＸＮＲＳ）、冗長マットアドレスＲＭＡＴ（＝ＲＸ１２〜ＲＸ９）、冗長ワード線選択信号ＲＷ及びブロックイネーブル信号Ｘ１３Ｅ（＝Ｘ１３ＴＥ，Ｘ１３ＮＥ）が生成される。比較の結果、両者が一致しなかった場合（つまり冗長ヒットしなかった場合）には、ブロックイネーブル信号Ｘ１３Ｅ（＝Ｘ１３ＴＥ，Ｘ１３ＮＥ）だけが生成される。
【００２２】
ここで、冗長ブロック選択信号Ｘ１３ＲＳとは、ロウアドレスＲＡの最上位ビットＸ１３に対応するデコード後の信号であり、したがって２ビット構成である（＝Ｘ１３ＴＲＳ，Ｘ１３ＮＲＳ）。また、冗長マットアドレスＲＭＡＴとは、ロウアドレスＲＡのビットＸ１２〜Ｘ９に対応するデコード前の信号であり、したがって４ビット構成である（＝ＲＸ１２〜ＲＸ９）。さらに、冗長ワード線選択信号ＲＷとは、ロウアドレスＲＡの下位ビットＸ８〜Ｘ０に対応するデコード後の信号であり、したがって５１２ビット構成である。これらの信号は、いずれも置換後のワード線のアドレスを特定するために用いられる。
【００２３】
これらの信号のうち、冗長ブロック選択信号Ｘ１３ＲＳ及び冗長ワード線選択信号ＲＷについては行デコーダ３２に供給され、冗長マットアドレスＲＭＡＴ及びブロックイネーブル信号Ｘ１３Ｅについてはプリデコーダ２４に供給される。
【００２４】
プリデコーダ２４は、アドレスラッチ回路２３から供給されるロウアドレスＲＡと冗長判定回路２５から供給される冗長マットアドレスＲＭＡＴ及びブロックイネーブル信号Ｘ１３Ｅに基づいてデコード動作を行い、通常ブロック選択信号Ｘ１３ＮＳ（＝Ｘ１３ＴＮＳ，Ｘ１３ＮＮＳ）、マット選択信号ＭＡＴ及び通常ワード線選択信号ＮＷを生成する。
【００２５】
ここで、通常ブロック選択信号Ｘ１３ＮＳとは、ロウアドレスＲＡの最上位ビットＸ１３に対応するデコード後の信号であり、したがって２ビット構成である（＝Ｘ１３ＴＮＳ，Ｘ１３ＮＮＳ）。また、マット選択信号ＭＡＴとは、ロウアドレスＲＡのビットＸ１２〜Ｘ９に対応するデコード後の信号であり、したがって１６ビット構成である。さらに、通常ワード線選択信号ＮＷとは、ロウアドレスＲＡの下位ビットＸ８〜Ｘ０に対応するデコード後の信号であり、したがって５１２ビット構成である。これらの信号は行デコーダ３２に供給され、いずれも置換されないワード線（不良のないワード線）のアドレスを特定するために用いられる。
【００２６】
以上が本実施形態による半導体装置１０の全体構成である。尚、アドレスカウンタ２２については、夫々のメモリバンク１３が個々に備えても構わないし、全てのメモリバンク１３に対して１つだけ設けても構わない。
【００２７】
図２は、メモリバンク１３内におけるメモリセルアレイ３１のアドレス割付の一例を説明するための模式図である。
【００２８】
図２に示すように、メモリセルアレイ３１はロウアドレス信号ＲＡの最上位ビットＸ１３によって区別される２つのメモリブロックＭＢ１，ＭＢ２（第１及び第２のメモリブロック）に分かれている。各メモリブロックＭＢ１，ＭＢ２は、ロウアドレスＲＡのビットＸ１２〜Ｘ９によって区別される１７のメモリマットＭＭＡＴに分かれている。尚、Ｘ１２〜Ｘ９＝"００００"である場合に選択されるメモリマットＭＭＡＴ１とＭＭＡＴ１７には、他のメモリマットＭＭＡＴ２〜ＭＭＡＴ１６に含まれる半分のビット線しか設けられていない。したがって、メモリマットＭＭＡＴ１とＭＭＡＴ１７の合計が他のメモリマット１つ分に相当する。１つのメモリマット内には、それぞれ５１２本のワード線が設けられており、その選択はロウアドレスＲＡの下位ビットＸ８〜Ｘ０によって行われる。
【００２９】
ここで、「メモリマット」とは、同じビット線を共有する単位である。また、図２に示すように、各メモリマットは、複数の通常メモリセルからなる通常セル領域ＮＣＡと、欠陥のある通常メモリセルを置換するための複数の冗長メモリセルからなる冗長セル領域ＲＣＡを含んでいる。但し、全てのメモリマットに冗長セル領域ＲＣＡが含まれていることは必須ではなく、通常セル領域ＮＣＡのみからなるメモリマットが存在していても構わない。
【００３０】
そして、通常動作時（リード動作時及びライト動作時）においてはロウアドレスＲＡの全ビットが有効となり、その結果、メモリセルアレイ３１に含まれるいずれかのワード線が活性される。これに対し、リフレッシュ動作時においてはロウアドレスＲＡの最上位ビットＸ１３が無効化される。このため、メモリブロックＭＢ１に含まれるいずれかのワード線と、メモリブロックＭＢ２に含まれるいずれかのワード線が同時に活性化されることになる。
【００３１】
図３は、メモリセルアレイ３１の一部を拡大して示す回路図である。
【００３２】
図３に示すように、メモリセルアレイ３１は、Ｙ方向に延在する複数のワード線ＷＬと、Ｘ方向に延在する複数のビット線ＢＬと、ワード線ＷＬとビット線ＢＬの交点に配置されたメモリセルＭＣとを有している。本実施形態においては、メモリセルＭＣはＤＲＡＭセルであり、セルトランジスタとセルキャパシタの直列回路によって構成される。セルトランジスタのゲート電極は対応するワード線ＷＬに接続され、セルトランジスタのソース又はドレインは、対応するビット線ＢＬに接続される。
【００３３】
ワード線ＷＬは、Ｘ方向に延在するワードドライバ４３に接続されており、行デコーダ３２の出力に基づいていずれかのワード線ＷＬが活性化される。また、ビット線ＢＬは、Ｙ方向に配列されたセンスアンプＳＡに接続されている。センスアンプＳＡもロウアドレスに基づいて活性化される。図示しないが、センスアンプＳＡはカラムスイッチを介してデータ配線に接続される。カラムスイッチの選択はカラムアドレスに基づいて行われる。
【００３４】
図４は、ロウアドレスに関連する回路を抜き出して示すブロック図である。
【００３５】
既に説明したとおり、ロウアドレスＲＡはプリデコーダ２４及び冗長判定回路２５に供給され、これらによって各種信号が生成される。プリデコーダ２４及び冗長判定回路２５によって生成される通常ブロック選択信号Ｘ１３ＮＳ、冗長ブロック選択信号Ｘ１３ＲＳ、マット選択信号ＭＡＴ、通常ワード線選択信号ＮＷ及び冗長ワード線選択信号ＲＷは、行デコーダ３２に供給される。行デコーダ３２に供給されるこれらの信号のうち、メモリブロックＭＢ１，ＭＢ２を選択するためのブロック選択信号Ｘ１３ＮＳ，Ｘ１３ＲＳについては、通常アクセス用の信号（Ｘ１３ＮＳ）と冗長アクセス用の信号（Ｘ１３ＲＳ）に分かれている。これに対し、メモリマットＭＭＡＴを選択するためのマット選択信号ＭＡＴは、通常アクセス用の信号と冗長アクセス用の信号が混在した状態で行デコーダ３２に供給される。混在した状態とは、通常アクセス用のビットと冗長アクセス用のビットの両方が活性化している状態を指す。当然ながら、ワード線を選択するためのワード線選択信号ＮＷ，ＲＷについては、通常アクセス用の信号（ＮＷ）と冗長アクセス用の信号（ＲＷ）に分かれている。
【００３６】
図４に示すように、行デコーダ３２はマットセレクタ４１とワードセレクタ４２を含んでいる。マットセレクタ４１には、通常ブロック選択信号Ｘ１３ＮＳ、冗長ブロック選択信号Ｘ１３ＲＳ及びマット選択信号ＭＡＴが供給される。また、ワードセレクタ４２には、マットセレクタ４１の出力信号と、通常ワード線選択信号ＮＷ及び冗長ワード線選択信号ＲＷが供給される。
【００３７】
ワードセレクタ４２の出力信号はワードドライバ４３に供給され、これによって対応するワード線ＷＬが活性化される。ワード線ＷＬは、通常ワード線ＮＷＬと冗長ワード線ＲＷＬからなる。冗長ワード線ＲＷＬは、いずれかの通常ワード線ＮＷＬに欠陥がある場合（ワード線それ自体に不良が無くても、これに繋がるいずれかのメモリセルＭＣに欠陥がある場合を含む）、欠陥のある通常ワード線ＮＷＬを置換するために用いられる。通常ワード線ＮＷＬは通常セル領域ＮＣＡに属する通常メモリセルＮＭＣを選択するために用いられ、冗長ワード線ＲＷＬは冗長セル領域ＲＣＡに属する冗長メモリセルＲＭＣを選択するために用いられる。
【００３８】
図５は、プリデコーダ２４及び冗長判定回路２５の回路図である。
【００３９】
図５に示すように、プリデコーダ２４には、ロウアドレスＲＡの全ビットＸ１３〜Ｘ０が供給される。このうち、最上位ビットＸ１３については複合ゲート５１，５２に供給される。複合ゲート５１は、最上位ビットＸ１３の反転信号、ブロックイネーブル信号Ｘ１３ＴＥ及びリフレッシュ状態信号Ｒｅｆを受ける論理ゲート回路であり、その出力が通常ブロック選択信号Ｘ１３ＴＮＳとして用いられる。一方、複合ゲート５２は、最上位ビットＸ１３、ブロックイネーブル信号Ｘ１３ＮＥ及びリフレッシュ状態信号Ｒｅｆを受ける論理ゲート回路であり、その出力が通常ブロック選択信号Ｘ１３ＮＮＳとして用いられる。ここで、リフレッシュ状態信号Ｒｅｆとは、図１に示した制御信号ＣＴＲＬの一部であり、リフレッシュ動作時においてハイレベルに活性化される。通常動作時（リード動作時及びライト動作時）においては、リフレッシュ状態信号Ｒｅｆはローレベルに非活性化される。
【００４０】
かかる構成により、ブロックイネーブル信号Ｘ１３ＴＥ，Ｘ１３ＮＥがいずれもハイレベルに活性化している状態を想定すると、通常動作時においては通常ブロック選択信号Ｘ１３ＴＮＳ，Ｘ１３ＮＮＳのいずれか一方が活性化し、リフレッシュ動作時においては通常ブロック選択信号Ｘ１３ＴＮＳ，Ｘ１３ＮＮＳの両方が活性化することになる。これは、リフレッシュ動作時において最上位ビットＸ１３が無効化されることを意味する。
【００４１】
ロウアドレスＲＡの他のビットＸ１２〜Ｘ０については、デコード部２４ａによって上位ビットＸ１２〜Ｘ９と下位ビットＸ８〜Ｘ０に分けてデコードされ、上位ビットＸ１２〜Ｘ９のデコード結果についてはマット選択信号ＭＡＴとして出力され、下位ビットＸ８〜Ｘ０のデコード結果については通常ワード線選択信号ＮＷとして出力される。デコード部２４ａは、ヒット信号ＲＥＤＨＩＴが活性化した場合には、通常ワード線選択信号ＮＷの活性化を禁止する。これにより、通常動作モードにおいてアクセスすべき通常ワード線ＮＷＬが冗長ワード線ＲＷＬに置換されている場合には、置換元の通常ワード線ＮＷＬの活性化が禁止される。また、デコード部２４ａにはリフレッシュ状態信号Ｒｅｆが供給されており、リフレッシュ状態信号Ｒｅｆが活性化している場合には、ヒット信号ＲＥＤＨＩＴが活性化した場合であっても、通常ワード線選択信号ＮＷを活性化させる。
【００４２】
冗長判定回路２５は、アドレス判定部６１とイネーブル信号生成部６２を含んでいる。図５には１組のアドレス判定部６１及びイネーブル信号生成部６２のみを示しているが、実際には、アドレス判定部６１及びイネーブル信号生成部６２からなる組が冗長ワード線ＲＷＬの数と同数必要である。つまり、１本の冗長ワード線ＲＷＬに対して１組のアドレス判定部６１及びイネーブル信号生成部６２を割り当てる必要がある。
【００４３】
これら複数のアドレス判定部６１の出力は、メモリブロックＭＢ１，ＭＢ２を選択する部分、メモリマットＭＭＡＴを選択する部分、冗長ワード線ＲＷＬを選択する部分ごとにＯＲツリーによってまとめられ、それぞれマットセレクタ４１（図４参照）、プリデコーダ２４及びワードセレクタ４２に供給される。一方、複数のイネーブル信号生成部６２の出力は、メモリブロックＭＢ１をイネーブル化する部分及びメモリブロックＭＢ２をイネーブル化する部分ごとにＡＮＤツリーによってまとめられ（Ｘ１３ＴＥ，Ｘ１３ＮＥ）、それぞれ複合ゲート５１，５２に供給される。
【００４４】
図５に示すように、アドレス判定部６１は、アクセスが要求されたロウアドレスＲＡ（Ｘ１３〜Ｘ０）と図示しないアドレス記憶回路に保持されたヒューズデータ（ＦＡ１３〜ＦＡ０）をビットごとに比較するビット比較器７１と、ヒューズイネーブル信号ＦＥがローレベルになるとプリチャージラインＰをプリチャージするプリチャージトランジスタ７２と、プリチャージラインＰのプリチャージ状態を保持するラッチ回路７３と、ビット比較器７１の出力に応じてプリチャージラインＰをディスチャージするディスチャージトランジスタ７４とを含んでいる。実際には、図６に示すように、ビット比較器７１及びディスチャージトランジスタ７４はビットごとにそれぞれ設けられているとともに、イネーブルビットＥＢが供給されるイネーブルトランジスタ７５が設けられている。
【００４５】
かかる構成により、ロウアドレスＲＡ（Ｘ１２〜Ｘ０）とヒューズデータ（ＦＡ１２〜ＦＡ０）の全ビットが完全に一致した場合に限り、全てのディスチャージトランジスタ７４がオフ状態となることから、ヒューズイネーブル信号ＦＥがハイレベルに変化してもプリチャージラインＰはプリチャージ状態に維持される。したがって、最上位ビットＸ１３とＦＸ１３も一致していれば、ヒット信号ＲＥＤＨＩＴが活性化する。ヒット信号ＲＥＤＨＩＴは、冗長アドレスＲＸ（＝ＲＸ１３〜ＲＸ０）を生成するための信号である。ヒット信号ＲＥＤＨＩＴにより生成される冗長アドレスＲＸ（＝ＲＸ１３〜ＲＸ０）は、置換元のロウアドレスＲＡ（Ｘ１３〜Ｘ０）に対して、少なくともマットアドレスが異なるよう選択される。これにより、通常動作時及びリフレッシュ動作時のいずれにおいても、置換元のメモリマットと置換先のメモリマットが一致することはない。換言すれば、置換されていない通常セル領域と同じメモリマットに属する冗長セル領域は、必ず非活性となる。
【００４６】
また、ヒット信号ＲＥＤＨＩＴにより生成される冗長アドレスの最上位ビットＲＸ１３は、置換元のロウアドレスＲＡの最上位ビットＸ１３とは無関係に指定可能である。つまり、置換元の通常ワード線ＮＷＬがメモリブロックＭＢ１，ＭＢ２のいずれに属している場合であっても、メモリブロックＭＢ１に属する冗長ワード線ＲＷＬ及びメモリブロックＭＢ２に属する冗長ワード線ＲＷＬのいずれも置換先として指定可能である。これにより、不良アドレスの救済確率が向上する。
【００４７】
これに対し、ロウアドレスＲＡ（Ｘ１２〜Ｘ０）とヒューズデータ（ＦＡ１２〜ＦＡ０）が１ビットでも相違する場合には、少なくとも１つのディスチャージトランジスタ７４がオン状態となることから、ヒューズイネーブル信号ＦＥがハイレベルに変化するとプリチャージラインＰはディスチャージされる。
【００４８】
一方、イネーブル信号生成部６２は、ＮＡＮＤゲート８１，８２を含んでいる。ＮＡＮＤゲート８１は、プリチャージラインＰのレベル、リフレッシュ状態信号Ｒｅｆ及びヒューズデータの最上位ビットＦＡ１３の反転信号を受けて、ブロックイネーブル信号Ｘ１３ＴＥを生成する。同様に、ＮＡＮＤゲート８２は、プリチャージラインＰのレベル、リフレッシュ状態信号Ｒｅｆ及びヒューズデータの最上位ビットＦＸ１３を受けて、ブロックイネーブル信号Ｘ１３ＮＥを生成する。かかる構成により、リフレッシュ動作時においてアドレス判定部６１により一致が検出された側のメモリブロックＭＢ１又はＭＢ２については、対応するブロックイネーブル信号Ｘ１３ＴＥ又はＸ１３ＮＥがローレベルとされる。ブロックイネーブル信号Ｘ１３ＴＥ又はＸ１３ＮＥがローレベルになると、対応する通常ブロック選択信号Ｘ１３ＴＮＳ又はＸ１３ＮＮＳは、強制的に非活性化される。
【００４９】
図７は、行デコーダ３２の単純化した回路図である。図７に示すマットセレクタ４１は１つのマットに対応する回路部分のみを示し、図７に示すワードセレクタ４２は１つの通常ワード線ＮＷＬ及び一つの冗長ワード線ＲＷＬに対応する回路部分のみを示している。したがって、実際にはこれらの回路部分が多数存在することになる。つまり、マットセレクタ４１はメモリマットごとにそれぞれ割り当てられており、１つのマットセレクタ４１に対して複数のワードセレクタ４２が割り当てられている。
【００５０】
図７に示すように、マットセレクタ４１は、対応するマット選択信号ＭＡＴ及び対応する通常ブロック選択信号Ｘ１３ＮＳ（Ｘ１３ＴＮＳ又はＸ１３ＮＮＳ）が入力されるＡＮＤゲート９１と、対応するマット選択信号ＭＡＴ及び対応する冗長ブロック選択信号Ｘ１３ＲＳ（Ｘ１３ＴＲＳ又はＸ１３ＮＲＳ）が入力されるＡＮＤゲート９２を備えている。
【００５１】
また、ワードセレクタ４２は、ＡＮＤゲート１０１，１０２を備えている。ＡＮＤゲート１０１は、対応する通常ワード線選択信号ＮＷと、対応するＡＮＤゲート９１の出力信号９１ａと、対応する冗長ワード線選択信号ＲＷの反転信号が入力され、その出力が通常ワード線選択信号ＮＷａとして用いられる。通常ワード線選択信号ＮＷａはワードドライバ４３に供給され、対応する通常ワード線ＮＷＬを選択する信号として用いられる。一方、ＡＮＤゲート１０２は、対応する冗長ワード線選択信号ＲＷと、対応するＡＮＤゲート９２の出力信号９２ａが入力され、その出力が冗長ワード線選択信号ＲＷａとして用いられる。冗長ワード線選択信号ＲＷａはワードドライバ４３に供給され、対応する冗長ワード線ＲＷＬを選択する信号として用いられる。
【００５２】
かかる構成により、冗長ワード線選択信号ＲＷが活性化すると、当該メモリマットＭＭＡＴに属する通常ワード線選択信号ＮＷは強制的に非活性化される。
【００５３】
以上が本実施形態による半導体装置１０の構成である。次に、本実施形態による半導体装置１０の動作について説明する。
【００５４】
図８は、通常動作時における半導体装置１０の動作を説明するためのタイミング図である。図８に示す例では、１回目のアクティブコマンド（ＡＣＴ）に応答して入力されたロウアドレスＲＡが不良ワード線のアドレスであるケースを示している。この場合、ロウアドレスＲＡの入力に応答してヒット信号ＲＥＤＨＩＴが活性化し、通常ワード線選択信号ＮＷの代わりに冗長ワード線選択信号ＲＷが活性化する。通常ワード線選択信号ＮＷはドントケアとなる。
【００５５】
図９は、リフレッシュ動作時における半導体装置１０の動作を説明するためのタイミング図である。図９に示す例では、１回目のリフレッシュコマンド（ＲＥＦ）に応答してアドレスカウンタ２２より供給されたロウアドレスＲＡが、メモリブロックＭＢ１（Ｘ１３＝０側）における不良ワード線のアドレスであるケースを示している。この場合、メモリブロックＭＢ１に対応するブロックイネーブル信号Ｘ１３ＴＥがローレベルに変化するため、通常ブロック選択信号Ｘ１３ＴＮＳが非活性化される。その代わりに、置換先の冗長ワード線ＲＷＬが属するメモリブロックを示す冗長ブロック選択信号Ｘ１３ＴＲＳ又はＸ１３ＴＲＳが活性化される。これにより、置換先の冗長ワード線が属するメモリブロックと、置換されていない通常ワード線ＮＷＬが属するメモリブロックが活性化される。この時、置換先の冗長ワード線が属するメモリブロックにおいては、全ての通常ワード線ＮＷＬの活性化が禁止される。このため、例えばメモリブロックＭＢ１に属する通常ワード線ＮＷＬがメモリブロックＭＢ２に属する冗長ワード線ＲＷＬに置換されている場合、通常ブロック選択信号Ｘ１３ＴＮＳ及び冗長ブロック選択信号Ｘ１３ＴＲＳの両方が非活性化されることから、メモリブロックＭＢ１に割り当てられた全てのマットセレクタ４１が非活性化され、メモリブロックＭＢ１に対するアクセスは全く行われなくなる。
【００５６】
以上説明したように、本実施形態による半導体装置１０によれば、リフレッシュ動作時において、置換元の通常ワード線ＮＷＬ（つまり不良のある通常メモリセルを選択するワード線）が非活性化されることから、無駄な消費電流の発生を防止することが可能となる。しかも、リフレッシュ動作時において、置換先の冗長ワード線ＲＷＬ（つまり冗長メモリセルを選択するワード線）と同じメモリマットに属する通常ワード線の活性化が禁止されることから、リフレッシュ動作によるデータの破壊を防止することが可能となる。
【００５７】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【符号の説明】
【００５８】
１０      半導体装置
１１      コマンドデコーダ
１２      アドレスバッファ
１３      メモリバンク
１４      入力バッファ
２１      制御回路
２２      アドレスカウンタ
２３      アドレスラッチ回路
２４      プリデコーダ
２５      冗長判定回路
３０      メモリ領域
３１      メモリセルアレイ
３２      行デコーダ
４１      マットセレクタ
４２      ワードセレクタ
４３      ワードドライバ
６１      アドレス判定部
６２      イネーブル信号生成部
ＭＢ１，ＭＢ２    メモリブロック
ＭＭＡＴ  メモリマット
ＮＣＡ    通常セル領域
ＮＭＣ    通常メモリセル
ＮＷＬ    通常ワード線
ＲＣＡ    冗長セル領域
ＲＭＣ    冗長メモリセル
ＲＷＬ    冗長ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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