(57)【特許請求の範囲】
【請求項１】
平均厚さが０．２〜２．０μｍである複数の誘電体層が積層されたセラミック本体と、
前記誘電体層を挟んで前記セラミック本体の両端面から交互に露出されるように形成された複数の第１及び第２内部電極を含んで容量が形成される活性層と、
前記活性層の上部に形成された上部カバー層と、
前記活性層の下部に形成され、前記上部カバー層より厚い厚さを有する下部カバー層と、
前記セラミック本体の両端面を覆うように形成された第１及び第２外部電極と、を含み、
前記誘電体層は誘電体グレインで構成されており、前記誘電体層の平均厚さをｔｄ（μｍ）、前記第１及び第２内部電極の平均厚さをｔｅ（μｍ）、前記誘電体グレインの平均粒径をＤａ（μｍ）と規定したときに、Ｄａ≦ｔｄ／３及び０．２μｍ＜ｔｅ＜（ｔｄ）１／２を満たし、
前記セラミック本体の全体厚さの１／２をＡ、前記下部カバー層の厚さをＢと規定したときに、前記セラミック本体の厚さの１／２（Ａ）に対する前記下部カバー層の厚さ（Ｂ）の比率、Ｂ／Ａは０．３２９≦Ｂ／Ａ≦１．５２２の範囲を満たす、積層セラミックキャパシタ。
【請求項２】
前記セラミック本体の全体厚さの１／２をＡ、前記下部カバー層の厚さをＢ、前記活性層の全体厚さの１／２をＣ、前記上部カバー層の厚さをＤと規定したときに、前記活性層の中心部が前記セラミック本体の中心部から外れた比率、（Ｂ＋Ｃ）／Ａは１．０６３≦（Ｂ＋Ｃ）／Ａ≦１．７４５の範囲を満たすことを特徴とする請求項１に記載の積層セラミックキャパシタ。
【請求項３】
前記下部カバー層の厚さをＢ、前記上部カバー層の厚さをＤと規定したときに、前記上部カバー層の厚さ（Ｄ）と前記下部カバー層の厚さ（Ｂ）との比率、Ｄ／Ｂは０．０２１≦Ｄ／Ｂ≦０．４２２の範囲を満たすことを特徴とする請求項１に記載の積層セラミックキャパシタ。
【請求項４】
前記下部カバー層の厚さをＢ、前記活性層の全体厚さの１／２をＣと規定したときに、前記下部カバー層の厚さ（Ｂ）に対する前記活性層の厚さの１／２（Ｃ）の比率、Ｃ／Ｂは０．１４６≦Ｃ／Ｂ≦２．４５８の範囲を満たすことを特徴とする請求項１に記載の積層セラミックキャパシタ。
【請求項５】
電圧印加時に前記活性層の中心部で発生する変形率と前記下部カバー層で発生する変形率との差により、前記セラミック本体の両端面に形成された変曲点が前記セラミック本体の厚さの中心部以下で形成されることを特徴とする請求項１に記載の積層セラミックキャパシタ。
【請求項６】
前記誘電体層の積層数は１５０層以上であることを特徴とする請求項１に記載の積層セラミックキャパシタ。
【請求項７】
上部に第１及び第２電極パッドを有する印刷回路基板と、
前記印刷回路基板上に設けられた積層セラミックキャパシタと、を含んでおり、
前記積層セラミックキャパシタは、平均厚さが０．２〜２．０μｍである複数の誘電体層が積層されたセラミック本体と、前記誘電体層を挟んで前記セラミック本体の両端面から交互に露出されるように形成された複数の第１及び第２内部電極を含んで容量が形成される活性層と、前記活性層の上部に形成された上部カバー層と、前記活性層の下部に前記上部カバー層より厚く形成された下部カバー層と、前記セラミック本体の両端面に形成され、前記第１及び第２電極パッドと半田付けにより連結された第１及び第２外部電極と、を含み、
前記誘電体層は誘電体グレインで構成されており、前記誘電体層の平均厚さをｔｄ（μｍ）、前記第１及び第２内部電極の平均厚さをｔｅ（μｍ）、前記誘電体グレインの平均粒径をＤａ（μｍ）と規定したときに、Ｄａ≦ｔｄ／３及び０．２μｍ＜ｔｅ＜（ｔｄ）１／２を満たし、
前記セラミック本体の全体厚さの１／２をＡ、前記下部カバー層の厚さをＢと規定したときに、前記セラミック本体の厚さの１／２（Ａ）に対する前記下部カバー層の厚さ（Ｂ）の比率、Ｂ／Ａは０．３２９≦Ｂ／Ａ≦１．５２２の範囲を満たす、積層セラミックキャパシタの実装基板。
【請求項８】
前記セラミック本体の全体厚さの１／２をＡ、前記下部カバー層の厚さをＢ、前記活性層の全体厚さの１／２をＣ、前記上部カバー層の厚さをＤと規定したときに、前記活性層の中心部が前記セラミック本体の中心部から外れた比率、（Ｂ＋Ｃ）／Ａは１．０６３≦（Ｂ＋Ｃ）／Ａ≦１．７４５の範囲を満たすことを特徴とする請求項７に記載の積層セラミックキャパシタの実装基板。
【請求項９】
前記下部カバー層の厚さをＢ、前記上部カバー層の厚さをＤと規定したときに、前記上部カバー層の厚さ（Ｄ）と前記下部カバー層の厚さ（Ｂ）との比率、Ｄ／Ｂは０．０２１≦Ｄ／Ｂ≦０．４２２の範囲を満たすことを特徴とする請求項７に記載の積層セラミックキャパシタの実装基板。
【請求項１０】
前記下部カバー層の厚さをＢ、前記活性層の全体厚さの１／２をＣと規定したときに、前記下部カバー層の厚さ（Ｂ）に対する前記活性層の厚さの１／２（Ｃ）の比率、Ｃ／Ｂは０．１４６≦Ｃ／Ｂ≦２．４５８の範囲を満たすことを特徴とする請求項７に記載の積層セラミックキャパシタの実装基板。
【請求項１１】
電圧印加時に前記活性層の中心部で発生する変形率と前記下部カバー層で発生する変形率との差により、前記セラミック本体の両端面に形成された変曲点が前記半田付けの高さ以下で形成されることを特徴とする請求項７に記載の積層セラミックキャパシタの実装基板。
【請求項１２】
前記誘電体層の積層数は１５０層以上であることを特徴とする請求項７に記載の積層セラミックキャパシタの実装基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層セラミックキャパシタ及びその実装基板に関する。
【背景技術】
【０００２】
積層チップ電子部品の一つである積層セラミックキャパシタは、液晶ディスプレイ（ＬＣＤ：Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ）及びプラズマディスプレイパネル（ＰＤＰ：Ｐｌａｓｍａ  Ｄｉｓｐｌａｙ  Ｐａｎｅｌ）などの映像機器、コンピュータ、個人向け携帯情報端末（ＰＤＡ：Ｐｅｒｓｏｎａｌ  Ｄｉｇｉｔａｌ  Ａｓｓｉｓｔａｎｔｓ）及び携帯電話などの様々な電子製品の印刷回路基板に装着され、電気を充電または放電させる役割をするチップ形態のコンデンサである。
【０００３】
このような積層セラミックキャパシタ（ＭＬＣＣ：Ｍｕｌｔｉ‐Ｌａｙｅｒｅｄ  Ｃｅｒａｍｉｃ  Ｃａｐａｃｉｔｏｒ）は、小型でありながらも高容量が保障され、実装が容易であるという長所により、様々な電子装置の部品として用いられることができる。
【０００４】
上記積層セラミックキャパシタは、複数の誘電体層と、上記誘電体層の間に互いに異なる極性の内部電極が交互に積層された構造を有する。
【０００５】
このような誘電体層は圧電性及び電歪性を有するため、積層セラミックキャパシタに直流または交流電圧が印加されると、上記内部電極の間で圧電現象が発生して振動が生じる。
【０００６】
このような振動は、積層セラミックキャパシタの外部電極を介して上記積層セラミックキャパシタが実装された印刷回路基板に伝達され、上記印刷回路基板全体が音響反射面となり、雑音となる振動音を発生させる。
【０００７】
上記振動音は、人に不快感を与える２０〜２００００Ｈｚ領域の可聴周波数に該当し、このように人に不快感を与える振動音をアコースティックノイズ（ａｃｏｕｓｔｉｃ  ｎｏｉｓｅ）という。
【０００８】
上記アコースティックノイズを減少させるために、積層セラミックキャパシタの下部カバー層を増加させた形態の製品に関する研究が行われている。
【０００９】
また、このような下部カバー層が増加された積層セラミックキャパシタは、印刷回路基板に実装される際に、アコースティックノイズの減少に有利になるように厚い下部カバー層が下側に位置されて水平実装タイプで実装されることができる。
【００１０】
一方、上記アコースティックノイズを減少させるために積層セラミックキャパシタの下部カバー層を増加させた形態の製品の場合、高容量を実現するために積層数が増加するか誘電体が薄層化することにより、焼成過程でクラックまたはデラミネーション（Ｄｅｌａｍｉｎａｔｉｏｎ）不良が発生したり絶縁破壊電圧（Ｂｒｅａｋｄｏｗｎ  Ｖｏｌｔａｇｅ、ＢＤＶ）が低下したりするという問題がある。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００６‐２０３１６５
【発明の概要】
【発明が解決しようとする課題】
【００１２】
本発明は、積層セラミックキャパシタ及び積層セラミックキャパシタの実装基板に関する。
【課題を解決するための手段】
【００１３】
本発明の一側面によると、平均厚さが０．２〜２．０μｍである複数の誘電体層が積層されたセラミック本体と、上記誘電体層を挟んで上記セラミック本体の両端面から交互に露出されるように形成された複数の第１及び第２内部電極を含んで容量が形成される活性層と、上記活性層の上部に形成された上部カバー層と、上記活性層の下部に形成され、上記上部カバー層より厚い厚さを有する下部カバー層と、上記セラミック本体の両端面を覆うように形成された第１及び第２外部電極と、を含み、上記誘電体層は誘電体グレインで構成されており、上記誘電体層の平均厚さをｔｄ（μｍ）、上記第１及び第２内部電極の平均厚さをｔｅ（μｍ）、上記誘電体グレインの平均粒径をＤａ（μｍ）と規定したときに、Ｄａ≦ｔｄ／３及び０．２μｍ＜ｔｅ＜（ｔｄ）１／２を満たす積層セラミックキャパシタが提供される。
【００１４】
本発明の一実施形態において、上記セラミック本体の全体厚さの１／２をＡ、上記下部カバー層の厚さをＢ、上記活性層の全体厚さの１／２をＣ、上記上部カバー層の厚さをＤと規定したときに、上記活性層の中心部が上記セラミック本体の中心部から外れた比率、（Ｂ＋Ｃ）／Ａは１．０６３≦（Ｂ＋Ｃ）／Ａ≦１．７４５の範囲を満たすことができる。
【００１５】
本発明の一実施形態において、上記下部カバー層の厚さをＢ、上記上部カバー層の厚さをＤと規定したときに、上記上部カバー層の厚さ（Ｄ）と上記下部カバー層の厚さ（Ｂ）との比率、Ｄ／Ｂは０．０２１≦Ｄ／Ｂ≦０．４２２の範囲を満たすことができる。
【００１６】
本発明の一実施形態において、上記セラミック本体の全体厚さの１／２をＡ、上記下部カバー層の厚さをＢと規定したときに、上記セラミック本体の厚さの１／２（Ａ）に対する上記下部カバー層の厚さ（Ｂ）の比率、Ｂ／Ａは０．３２９≦Ｂ／Ａ≦１．５２２の範囲を満たすことができる。
【００１７】
本発明の一実施形態において、上記下部カバー層の厚さをＢ、上記活性層の全体厚さの１／２をＣと規定したときに、上記下部カバー層の厚さ（Ｂ）に対する上記活性層の厚さの１／２（Ｃ）の比率、Ｃ／Ｂは０．１４６≦Ｃ／Ｂ≦２．４５８の範囲を満たすことができる。
【００１８】
本発明の一実施形態において、電圧印加時に上記活性層の中心部で発生する変形率と上記下部カバー層で発生する変形率との差により、上記セラミック本体の両端面に形成された変曲点が上記セラミック本体の厚さの中心部以下で形成されることができる。
【００１９】
本発明の一実施形態において、上記誘電体層の積層数は１５０層以上であることができる。
【００２０】
本発明の他の側面によると、上部に第１及び第２電極パッドを有する印刷回路基板と、上記印刷回路基板上に設けられた積層セラミックキャパシタと、を含んでおり、上記積層セラミックキャパシタは、平均厚さが０．２〜２．０μｍである複数の誘電体層が積層されたセラミック本体と、上記誘電体層を挟んで上記セラミック本体の両端面から交互に露出されるように形成された複数の第１及び第２内部電極を含んで容量が形成される活性層と、上記活性層の上部に形成された上部カバー層と、上記活性層の下部に上記上部カバー層より厚く形成された下部カバー層と、上記セラミック本体の両端面に形成され、上記第１及び第２電極パッドと半田付けにより連結された第１及び第２外部電極と、を含み、上記誘電体層は誘電体グレインで構成されており、上記誘電体層の平均厚さをｔｄ（μｍ）、上記第１及び第２内部電極の平均厚さをｔｅ（μｍ）、上記誘電体グレインの平均粒径をＤａ（μｍ）と規定したときに、Ｄａ≦ｔｄ／３及び０．２μｍ＜ｔｅ＜（ｔｄ）１／２を満たす積層セラミックキャパシタの実装基板が提供される。
【００２１】
本発明の一実施形態において、上記セラミック本体の全体厚さの１／２をＡ、上記下部カバー層の厚さをＢ、上記活性層の全体厚さの１／２をＣ、上記上部カバー層の厚さをＤと規定したときに、上記活性層の中心部が上記セラミック本体の中心部から外れた比率、（Ｂ＋Ｃ）／Ａは１．０６３≦（Ｂ＋Ｃ）／Ａ≦１．７４５の範囲を満たすことができる。
【００２２】
本発明の一実施形態において、上記下部カバー層の厚さをＢ、上記上部カバー層の厚さをＤと規定したときに、上記上部カバー層の厚さ（Ｄ）と上記下部カバー層の厚さ（Ｂ）との比率、Ｄ／Ｂは０．０２１≦Ｄ／Ｂ≦０．４２２の範囲を満たすことができる。
【００２３】
本発明の一実施形態において、上記セラミック本体の全体厚さの１／２をＡ、上記下部カバー層の厚さをＢと規定したときに、上記セラミック本体の厚さの１／２（Ａ）に対する上記下部カバー層の厚さ（Ｂ）の比率、Ｂ／Ａは０．３２９≦Ｂ／Ａ≦１．５２２の範囲を満たすことができる。
【００２４】
本発明の一実施形態において、上記下部カバー層の厚さをＢ、上記活性層の全体厚さの１／２をＣと規定したときに、上記下部カバー層の厚さ（Ｂ）に対する上記活性層の厚さの１／２（Ｃ）の比率、Ｃ／Ｂは０．１４６≦Ｃ／Ｂ≦２．４５８の範囲を満たすことができる。
【００２５】
本発明の一実施形態において、電圧印加時に上記活性層の中心部で発生する変形率と上記下部カバー層で発生する変形率との差により、上記セラミック本体の両端面に形成された変曲点が上記セラミック本体の厚さの中心部以下で形成されることができる。
【００２６】
本発明の一実施形態において、上記誘電体層の積層数は１５０層以上であることができる。
【発明の効果】
【００２７】
本発明の一実施形態によると、積層セラミックキャパシタで発生する振動を減少させることにより、印刷回路基板の実装時に生じるアコースティックノイズを減少させるとともに、実装基板の組立性を向上させ、実装基板の不良率を低減することができる効果がある。
【００２８】
また、本発明の一実施形態によると、積層セラミックキャパシタの内部電極の平均厚さを調節することにより、信頼性に優れた積層セラミックキャパシタを実現することができる。
【００２９】
また、誘電体内部の誘電体グレインの平均粒径を調節することにより、絶縁破壊電圧（Ｂｒｅａｋｄｏｗｎ  Ｖｏｌｔａｇｅ、ＢＤＶ）特性を向上させることができる。
【図面の簡単な説明】
【００３０】
【図１】本発明の一実施形態による積層セラミックキャパシタの一部を切開して概略的に図示した斜視図である。
【図２】図１の積層セラミックキャパシタを長さ方向に切断して図示した断面図である。
【図３】図２のＳ領域を拡大した拡大図である。
【図４】積層セラミックキャパシタに含まれる構成要素の寸法関係を説明するために、図１の積層セラミックキャパシタを長さ方向に切断して概略的に図示した断面図である。
【図５】図１の積層セラミックキャパシタが印刷回路基板に実装されたことを図示した斜視図である。
【図６】図４の積層セラミックキャパシタ及び印刷回路基板を長さ方向に切断して図示した断面図である。
【図７】図４の積層セラミックキャパシタが印刷回路基板に実装された状態で、電圧が印加されて積層セラミックキャパシタが変形されることを概略的に図示した断面図である。
【発明を実施するための形態】
【００３１】
以下、添付の図面を参照して本発明の好ましい実施形態を説明する。
【００３２】
但し、本発明の実施形態は様々な他の形態に変形することができ、本発明の範囲は以下で説明する実施形態に限定されるものではない。
【００３３】
また、本発明の実施形態は当業界で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。
【００３４】
図面における要素の形状及び大きさ等はより明確な説明のために誇張されることがある。
【００３５】
また、各実施形態の図面に示す同一の思想の範囲内における機能が同一の構成要素は、同一の参照符号を用いて説明する。
【００３６】
本発明の実施形態を明確に説明するために六面体の方向を定義すると、図面上に表示されたＬ、Ｗ及びＴはそれぞれ、長さ方向、幅方向及び厚さ方向を示す。ここで、厚さ方向は誘電体層が積層された積層方向と同一の概念で用いられることができる。
【００３７】
また、本実施形態では、説明の便宜のために、セラミック本体の長さ方向に第１及び第２外部電極が形成される面を左右の両端面と設定し、これと垂直に交差される面を左右側面と設定してともに説明する。
【００３８】
また、セラミック本体の上部カバー層が形成された上面をＳＴ、下部カバー層が形成された下面をＳＢで示す。
【００３９】
以下、添付図面を参照して本発明の好ましい実施形態について説明する。
【００４０】
図１は本発明の一実施形態による積層セラミックキャパシタの一部を切開して概略的に図示した斜視図である。
【００４１】
図２は図１の積層セラミックキャパシタを長さ方向に切断して図示した断面図である。
【００４２】
図３は図２のＳ領域を拡大した拡大図である。
【００４３】
図４は積層セラミックキャパシタに含まれる構成要素の寸法関係を説明するために、図１の積層セラミックキャパシタを長さ方向に切断して概略的に図示した断面図である。
【００４４】
図１から図３を参照すると、本発明の一実施形態による積層セラミックキャパシタ１００は、セラミック本体１１０と、第１及び第２内部電極１２１、１２２を有する活性層１１５と、上部及び下部カバー層１１２、１１３と、セラミック本体１１０の両端面を覆うように形成された第１及び第２外部電極１３１、１３２と、を含むことができる。
【００４５】
上記セラミック本体１１０は、複数の誘電体層１１１を積層した後焼成することにより形成され、このようなセラミック本体１１０の形状、寸法及び誘電体層１１１の積層数が本実施形態に図示されたものに限定されるものではない。
【００４６】
また、上記セラミック本体１１０を形成する複数の誘電体層１１１は焼結された状態で、隣接する誘電体層１１１同士の境界は走査型電子顕微鏡（ＳＥＭ：Ｓｃａｎｎｉｎｇ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）を用いなくては確認できない程度に一体化されていることができる。
【００４７】
このようなセラミック本体１１０は、キャパシタの容量形成に寄与する部分としての活性層１１５と、上下マージン部として活性層１１５の上下部にそれぞれ形成された上部及び下部カバー層１１２、１１３と、で構成されることができる。
【００４８】
上記活性層１１５は、誘電体層１１１を挟んで複数の第１及び第２内部電極１２１、１２２を繰り返して積層することにより形成されることができる。
【００４９】
本発明の一実施形態によると、上記誘電体層１１１の平均厚さは、積層セラミックキャパシタ１００の容量設計に応じて任意に変更することができ、焼成後の１層の平均厚さは０．２〜２．０μｍであることができる。
【００５０】
上記誘電体層１１１の平均厚さは、図２のように、セラミック本体１１０の長さ方向の断面を走査型電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ  Ｅｌｅｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）でスキャンしたイメージで測定することができる。
【００５１】
例えば、図２のようにセラミック本体１１０の幅方向（Ｗ）の中央部で切断した長さ及び厚さ方向（Ｌ‐Ｔ）の断面を走査型電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ  Ｅｌｅｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）でスキャンしたイメージから抽出された任意の誘電体層に対して、長さ方向に等間隔の３０個の地点でその厚さを測定することにより、平均値を測定することができる。
【００５２】
上記等間隔の３０個の地点は、第１及び第２内部電極１２１、１２２が重なり合う領域を意味する容量形成部で測定されることができる。
【００５３】
また、このような平均値の測定を１０個以上の誘電体層に拡張して行うことで、誘電体層の平均厚さをより一般化することができる。
【００５４】
上記誘電体層１１１の平均厚さが０．２〜２．０μｍの範囲を満たすことにより、信頼性に優れた積層セラミックキャパシタを実現することができる。
【００５５】
上記誘電体層１１１の平均厚さが０．２μｍ未満である場合には、内部電極間の距離が近いためショート不良が発生する恐れがあり、２．０μｍを超過する場合には、高容量の積層セラミックキャパシタを実現することが困難である。
【００５６】
また、上記誘電体層１１１は、高誘電率を有するセラミック粉末、例えば、チタン酸バリウム（ＢａＴｉＯ３）系またはチタン酸ストロンチウム（ＳｒＴｉＯ３）系粉末を含むことができるが、本発明がこれに限定されるものではない。
【００５７】
上記上部及び下部カバー層１１２、１１３は、内部電極を含んでいないことを除き、誘電体層１１１と同一の材質及び構成を有することができる。
【００５８】
上記上部及び下部カバー層１１２、１１３は、単一誘電体層または二つ以上の誘電体層を活性層１１５の上下面にそれぞれ上下方向に積層することにより形成されることができる。上記上部及び下部カバー層１１２、１１３は、基本的に物理的または化学的ストレスによる第１及び第２内部電極１２１、１２２の損傷を防止する役割をすることができる。
【００５９】
また、上記下部カバー層１１３は、上記上部カバー層１１２より誘電体層の積層数を増やすことにより、上記上部カバー層より厚い厚さを有することができる。
【００６０】
一方、上記第１及び第２内部電極１２１、１２２は、互いに異なる極性を有する一対の電極であり、導電性金属を含む導電性ペーストを誘電体層１１１上に所定の厚さに印刷することにより形成されることができる。
【００６１】
また、上記第１及び第２内部電極１２１、１２２は、誘電体層１１１の積層方向に沿って両端面から交互に露出されるように形成されることができ、その中間に配置された誘電体層１１１によって互いに電気的に絶縁されることができる。
【００６２】
即ち、第１及び第２内部電極１２１、１２２は、セラミック本体１１０の両端面から交互に露出される部分が、第１及び第２外部電極１３１、１３２とそれぞれ電気的に連結されることができる。
【００６３】
従って、第１及び第２外部電極１３１、１３２に電圧を印加すると、互いに対向する第１及び第２内部電極１２１、１２２の間に電荷が蓄積され、この際の積層セラミックキャパシタ１００の静電容量は、第１及び第２内部電極１２１、１２２が互いに重なり合う領域の面積と比例する。
【００６４】
また、上記第１及び第２内部電極１２１、１２２を形成する導電性ペーストに含まれる導電性金属は、ニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、またはこれらの合金であることができるが、本発明がこれに限定されるものではない。
【００６５】
また、上記導電性ペーストの印刷方法としては、スクリーン印刷法またはグラビア印刷法などを用いることができるが、本発明がこれに限定されるものではない。
【００６６】
一方、上記第１及び第２外部電極１３１、１３２は、導電性金属を含む導電性ペーストで形成されることができ、上記導電性金属は、ニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、金（Ａu）またはこれらの合金であることができるが、本発明がこれに限定されるものではない。
【００６７】
本発明の一実施形態によると、上記誘電体層１１１は誘電体グレインで構成されており、上記誘電体層１１１の平均厚さをｔｄ、上記第１及び第２内部電極１２１、１２２の平均厚さをｔｅ、上記誘電体グレインの平均粒径をＤａと規定したときに、Ｄａ≦ｔｄ／３及び０．２μｍ＜ｔｅ＜（ｔｄ）１／２を満たすことができる。
【００６８】
通常、アコースティックノイズを減少させるために積層セラミックキャパシタの下部カバー層を増加させた形態の製品の場合、高容量を実現するために積層数が増加するか誘電体が薄層化することにより、焼成過程でクラックまたはデラミネーション（Ｄｅｌａｍｉｎａｔｉｏｎ）不良が発生したり絶縁破壊電圧（Ｂｒｅａｋｄｏｗｎ  Ｖｏｌｔａｇｅ、ＢＤＶ）が低下したりするという問題があった。
【００６９】
しかし、本発明の一実施形態によると、上記誘電体層１１１は誘電体グレインで構成されており、上記誘電体層１１１の平均厚さをｔｄ（μｍ）、上記第１及び第２内部電極１２１、１２２の平均厚さをｔｅ（μｍ）、上記誘電体グレインの平均粒径をＤａ（μｍ）と規定したときに、Ｄａ≦ｔｄ／３及び０．２μｍ＜ｔｅ＜（ｔｄ）１／２を満たすように調節することにより、信頼性に優れた高容量の積層セラミックキャパシタを実現することができる。
【００７０】
上記誘電体層１１１の平均厚さをｔｄ（μｍ）、上記誘電体グレインの平均粒径をＤａ（μｍ）と規定したときに、Ｄａ≦ｔｄ／３を満たすことができる。
【００７１】
上記のようにＤａ≦ｔｄ／３を満たすことにより、積層セラミックキャパシタの絶縁破壊電圧（Ｂｒｅａｋｄｏｗｎ  Ｖｏｌｔａｇｅ、ＢＤＶ）特性が向上し、優れた信頼性を実現することができる。
【００７２】
上記誘電体グレインの平均粒径（Ｄａ）が上記誘電体層１１１の平均厚さ（ｔｄ）の１／３を超過する場合には、絶縁破壊電圧（Ｂｒｅａｋｄｏｗｎ  Ｖｏｌｔａｇｅ、ＢＤＶ）が低下する問題が発生する恐れがある。
【００７３】
一方、上記誘電体層１１１の平均厚さをｔｄ（μｍ）、上記第１及び第２内部電極１２１、１２２の平均厚さをｔｅ（μｍ）と規定したときに、０．２μｍ＜ｔｅ＜（ｔｄ）１／２を満たすことができる。
【００７４】
上記第１及び第２内部電極１２１、１２２の平均厚さは、図２のように、セラミック本体１１０の長さ方向の断面を走査型電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ  Ｅｌｅｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）でスキャンしたイメージで測定することができる。
【００７５】
例えば、図２のように、セラミック本体１１０の幅方向（Ｗ）の中央部で切断した長さ及び厚さ方向（Ｌ‐Ｔ）の断面を走査型電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ  Ｅｌｅｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）でスキャンしたイメージから抽出された任意の内部電極に対して、長さ方向に等間隔の３０個の地点でその厚さを測定することにより、平均値を測定することができる。
【００７６】
上記等間隔の３０個の地点は、第１及び第２内部電極１２１、１２２が重なり合う領域を意味する容量形成部で測定されることができる。
【００７７】
また、このような平均値の測定を１０個以上の内部電極に拡張して行うことで、第１及び第２内部電極１２１、１２２の平均厚さをより一般化することができる。
【００７８】
上記誘電体層１１１の平均厚さをｔｄ、上記第１及び第２内部電極１２１、１２２の平均厚さをｔｅと規定したときに、０．２μｍ＜ｔｅ＜（ｔｄ）１／２を満たすように調節することにより、信頼性に優れた高容量の積層セラミックキャパシタを実現することができる。
【００７９】
上記第１及び第２内部電極１２１、１２２の平均厚さ（ｔｅ）が０．２μｍ以下である場合には、高容量の積層セラミックキャパシタを実現することが困難である。
【００８０】
上記第１及び第２内部電極１２１、１２２の平均厚さ（ｔｅ）が（ｔｄ）１／２以上である場合には、クラックまたはデラミネーション（Ｄｅｌａｍｉｎａｔｉｏｎ）不良が発生して、信頼性において問題が生じる恐れがある。
【００８１】
以下、本実施形態による積層セラミックキャパシタに含まれる構成要素の寸法とアコースティクスノイズの関係について説明する。
【００８２】
図４を参照して、セラミック本体１１０の全体厚さの１／２をＡ、下部カバー層１１３の厚さをＢ、活性層１１５の全体厚さの１／２をＣ、上部カバー層１１２の厚さをＤ、上部カバー層１１２においてダミー電極１２３が形成されていない部分の厚さをＥと規定する。
【００８３】
ここで、セラミック本体１１０の全体厚さは、セラミック本体１１０の上面（ＳＴ）から下面（ＳＢ）までの距離を意味し、活性層１１５の全体厚さは、活性層１１５の最上部に形成された第１内部電極１２１の上面から活性層１１５の最下部に形成された第２内部電極１２２の下面までの距離を意味する。
【００８４】
また、下部カバー層１１３の厚さ（Ｂ）は、活性層１１５の厚さ方向の最下部に形成された第２内部電極１２２の下面からセラミック本体１１０の下面（ＳＢ）までの距離を意味し、上部カバー層１１２の厚さ（Ｄ）は、活性層１１５の厚さ方向の最上部に形成された第１内部電極１２１の上面からセラミック本体１１０の上面（ＳＴ）までの距離を意味する。
【００８５】
積層セラミックキャパシタ１００の両端部に形成された第１及び第２外部電極１３１、１３２に異なる極性の電圧が印加されると、誘電体層１１１の逆圧電効果（Ｉｎｖｅｒｓｅ  ｐｉｅｚｏｅｌｅｃｔｒｉｃ  ｅｆｆｅｃｔ）によってセラミック本体１１０が厚さ方向に膨張及び収縮し、第１及び第２外部電極１３１、１３２の両端部は、ポアソン効果（Ｐｏｉｓｓｏｎ  ｅｆｆｅｃｔ）によってセラミック本体１１０の厚さ方向への膨張及び収縮とは反対に収縮及び膨張する。
【００８６】
ここで、活性層１１５の中心部は、第１及び第２外部電極１３１、１３２の長さ方向の両端部で最も大きく膨張及び収縮される部分であり、アコースティックノイズを発生させる原因となる。
【００８７】
即ち、本実施形態では、アコースティックノイズを減少させるために、電圧が印加されて活性層１１５の中心部（ＣＬＡ）で発生する変形率と、下部カバー層１１３で発生する変形率との差により、セラミック本体１１０の両端面に形成された変曲点（ＰＩ：ｐｏｉｎｔ  ｏｆ  ｉｎｆｌｅｃｔｉｏｎ）がセラミック本体１１０の厚さの中心部（ＣＬＣ）以下で形成されることができる。
【００８８】
この際、アコースティックノイズをさらに減少させるために、活性層１１５の中心部（ＣＬＡ）がセラミック本体１１０の中心部（ＣＬＣ）から外れた比率、（Ｂ＋Ｃ）／Ａは１．０６３≦（Ｂ＋Ｃ）／Ａ≦１．７４５の範囲を満たすことが好ましい。
【００８９】
また、上部カバー層１１２の厚さ（Ｄ）と下部カバー層１１３の厚さ（Ｂ）との比率、Ｄ／Ｂは０．０２１≦Ｄ／Ｂ≦０．４２２の範囲を満たすことができる。
【００９０】
また、セラミック本体１１０の厚さの１／２（Ａ）に対する下部カバー層１１３の厚さ（Ｂ）の比率、Ｂ／Ａは０．３２９≦Ｂ／Ａ≦１．５２２の範囲を満たすことができる。
【００９１】
また、下部カバー層１１３の厚さ（Ｂ）に対する活性層１１５の厚さの１／２（Ｃ）の比率、Ｃ／Ｂは０．１４６≦Ｃ／Ｂ≦２．４５８の範囲を満たすことができる。
【００９２】
実験例
本発明の実施例と比較例による積層セラミックキャパシタは、下記のように製作された。
【００９３】
まず、チタン酸バリウム（ＢａＴｉＯ３）などの粉末を含んで形成されたスラリーをキャリアフィルム（ｃａｒｒｉｅｒ  ｆｉｌｍ）上に塗布及び乾燥して、１．８μｍの厚さに製造された複数個のセラミックグリーンシートを準備する。
【００９４】
次に、上記セラミックグリーンシート上に、スクリーンを利用してニッケル内部電極用の導電性ペーストを塗布することにより、内部電極を形成する。
【００９５】
上記セラミックグリーンシートを約３７０層に積層する。この際、内部電極が形成されていないセラミックグリーンシートを、内部電極が形成されているセラミックグリーンシートの下部に、上部より多く積層した。この積層体を８５℃及び１０００ｋｇｆ／ｃｍ２圧力条件で等方圧縮（ｉｓｏｓｔａｔｉｃ  ｐｒｅｓｓｉｎｇ）成形した。
【００９６】
圧着が完了したセラミック積層体を個別チップの形態に切断し、切断されたチップは大気雰囲気で２３０℃、６０時間維持して脱バインダを行った。
【００９７】
その後、１２００℃で内部電極が酸化されないようにＮｉ／ＮｉＯ平衡酸素分圧より低い１０−１１ａｔｍ〜１０−１０ａｔｍの酸素分圧下の還元雰囲気で焼成した。焼成後の積層チップキャパシタのチップサイズは、長さ×幅（Ｌ×Ｗ）が約１．６４ｍｍ×０．８８ｍｍ（Ｌ×Ｗ、１６０８サイズ）であった。ここで、製作公差は長さ×幅（Ｌ×Ｗ）が±０．１ｍｍ内の範囲となるように決め、これを満たすと実験を行ってアコースティックノイズを測定した。
【００９８】
次に、外部電極の形成及びメッキなどの工程を経て、積層セラミックキャパシタを製作した。
【００９９】
【表１】
0005587442.tif 000002
*：比較例、ＡＮ：アコースティクスノイズ（ａｃｏｕｓｔｉｃ  ｎｏｉｓｅ）
【０１００】
上記表１のデータは、図３のように、積層セラミックキャパシタ１００のセラミック本体１１０の幅方向（Ｗ）の中心部で長さ方向（Ｌ）及び厚さ方向（Ｔ）に切開した断面を走査型電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）で撮った写真を基準として、それぞれの寸法を測定した。
【０１０１】
ここで、Ａ、Ｂ、Ｃ及びＤは、上記で説明したように、セラミック本体１１０の全体厚さの１／２をＡ、下部カバー層１１３の厚さをＢ、活性層１１５の全体厚さの１／２をＣ、上部カバー層１１２の厚さをＤと規定した。
【０１０２】
アコースティックノイズを測定するために、アコースティックノイズ測定用基板当り１個の試料（積層チップキャパシタ）を上下方向に区分して印刷回路基板に実装した後、その基板を測定用治具（Ｊｉｇ）に装着した。
【０１０３】
また、ＤＣパワーサプライ（Ｐｏｗｅｒ  ｓｕｐｐｌｙ）及び信号発生器（Ｆｕｎｃｔｉｏｎ  ｇｅｎｅｒａｔｏｒ）を用いて、測定治具に装着された試料の両端子にＤＣ電圧及び電圧変動を印加した。上記印刷回路基板の真上に設けられたマイクを用いて、アコースティックノイズを測定した。
【０１０４】
上記表１において、試料１〜３は、下部カバー層１１３の厚さ（Ｂ）と上部カバー層１１２の厚さ（Ｄ）がほぼ類似するカバー対称構造を有する比較例であり、試料４〜１３は、上部カバー層１１２の厚さ（Ｄ）が下部カバー層の厚さ（Ｂ）より厚い構造を有する比較例である。
【０１０５】
また、試料１４、１５及び３５〜３７は、下部カバー層１１３の厚さ（Ｂ）が上部カバー層１１２の厚さ（Ｄ）より厚い構造を有する比較例であり、試料１６〜３４は本発明の実施形態による実施例である。
【０１０６】
ここで、（Ｂ＋Ｃ）／Ａ値がほぼ１である場合は、活性層１１５の中心部がセラミック本体１１０の中心部から大きく外れていないことを意味する。下部カバー層１１３の厚さ（Ｂ）と上部カバー層１１２の厚さ（Ｄ）がほぼ類似するカバー対称構造を有する試料１〜３の（Ｂ＋Ｃ）／Ａ値は、ほぼ１である。
【０１０７】
（Ｂ＋Ｃ）／Ａ値が１より大きい場合は、活性層１１５の中心部がセラミック本体１１０の中心部から上部方向に外れていることを意味し、（Ｂ＋Ｃ）／Ａ値が１より小さい場合は、活性層１１５の中心部がセラミック本体１１０の中心部から下部方向に外れていることを意味する。
【０１０８】
上記表１を参照すると、活性層１１５の中心部がセラミック本体１１０の中心部から外れた比率（Ｂ＋Ｃ）／Ａが１．０６３≦（Ｂ＋Ｃ）／Ａ≦１．７４５の範囲を満たす実施例である試料１６〜３４は、アコースティックノイズが２０ｄＢ未満に著しく減少することを確認することができる。
【０１０９】
また、活性層１１５の中心部がセラミック本体１１０の中心部から外れた比率（Ｂ＋Ｃ）／Ａが１．０６３未満である試料１〜１５は、活性層１１５の中心部がセラミック本体１１０の中心部から殆ど外れていないか、または活性層１１５の中心部がセラミック本体１１０の中心部から下部方向に外れている構造を有する。
【０１１０】
上記（Ｂ＋Ｃ）／Ａが１．０６３未満である試料１〜１５は、アコースティックノイズが２５〜３２．５ｄＢであり、本発明による実施例に比べアコースティックノイズの減少効果がないことが分かる。
【０１１１】
また、活性層１１５の中心部がセラミック本体１１０の中心部から外れた比率（Ｂ＋Ｃ）／Ａが１．７４５を超過する試料３５〜３７の場合は、目標容量に対する静電容量が低いため容量不良が発生した。
【０１１２】
上記表１において、容量具現率（即ち、目標容量に対する静電容量の比率）が「ＮＧ」と表示されたものは、目標容量値を１００％としたときに、目標容量に対する静電容量値が８０％未満である場合を意味する。
【０１１３】
また、上部カバー層１１２の厚さ（Ｄ）と下部カバー層１１３の厚さ（Ｂ）の比率（Ｄ／Ｂ）が０．０２１≦Ｄ／Ｂ≦０．４２２の範囲を満たす実施例は、アコースティックノイズが著しく減少することが分かる。
【０１１４】
その反面、上部カバー層１１２の厚さ（Ｄ）と下部カバー層１１３の厚さ（Ｂ）の比率（Ｄ／Ｂ）が０．４２２を超過する比較例は、アコースティックノイズの減少効果がないことが分かる。
【０１１５】
上部カバー層１１２の厚さ（Ｄ）と下部カバー層１１３の厚さ（Ｂ）の比率（Ｄ／Ｂ）が０．０２１未満である場合には、上部カバー層１１２の厚さ（Ｄ）に比べ下部カバー層１１３の厚さ（Ｂ）が大きすぎるためクラックまたはデラミネーションが発生する恐れがあり、目標容量に対する静電容量が低いため容量不良が発生する恐れがある。
【０１１６】
実施例のうち、セラミック本体１１０の厚さ（Ａ）に対する下部カバー層１１３の厚さ（Ｂ）の比率（Ｂ／Ａ）及び下部カバー層１１３の厚さ（Ｂ）に対する活性層１１５の厚さ（Ｃ）の比率（Ｃ／Ｂ）それぞれが０．３２９≦Ｂ／Ａ≦１．５２２及び０．１４６≦Ｃ／Ｂ≦２．４５８の範囲を満たす実施例である試料１９〜３４は、アコースティックノイズが１８ｄＢ未満にさらに減少することが分かる。
【０１１７】
その反面、セラミック本体１１０の厚さ（Ａ）に対する下部カバー層１１３の厚さ（Ｂ）の比率（Ｂ／Ａ）が１．５２２を超過するか下部カバー層１１３の厚さ（Ｂ）に対する活性層１１５の厚さ（Ｃ）の比率（Ｃ／Ｂ）が０．１４６未満である試料３５〜３７の場合には、目標容量に対する静電容量が低いため容量不良が発生するという問題点があった。
【０１１８】
下記表２は、誘電体層１１１の平均厚さ（ｔｄ）、第１及び第２内部電極１２１、１２２の平均厚さ（ｔｅ）及び誘電体グレインの平均粒径（Ｄａ）による積層セラミックキャパシタ試料のデラミネーション、クラック発生率、静電容量及び絶縁破壊電圧（Ｂｒｅａｋｄｏｗｎ  Ｖｏｌｔａｇｅ、ＢＤＶ）を比較したものである。
【０１１９】
【表２】
0005587442.tif 000003
*：比較例
【０１２０】
上記表２を参照すると、試料１、８、９、１５、１６、２２、２４、２６、２８、３０、３２、３４及び３６は、本発明の数値範囲を外れるものであり、デラミネーション及びクラック発生率が高く、信頼性において問題があることが分かる。
【０１２１】
また、試料６、７、１３、１４、２０及び２１は、本発明の数値範囲を外れるものであり、静電容量が低くて問題があることが分かる。
【０１２２】
また、試料１７〜１９、２３、２９、３３及び３５は、本発明の数値範囲を外れるものであり、絶縁破壊電圧（Ｂｒｅａｋｄｏｗｎ  Ｖｏｌｔａｇｅ、ＢＤＶ）が低くて問題があることが分かる。
【０１２３】
一方、試料２〜５、１０〜１２、２５、２７、３１及び３７は、本発明の数値範囲を満たすものであり、デラミネーション及びクラック発生率が低くて信頼性に優れており、絶縁破壊電圧（Ｂｒｅａｋｄｏｗｎ  Ｖｏｌｔａｇｅ、ＢＤＶ）も高いため、高容量の積層セラミックキャパシタを実現することができることが分かる。
【０１２４】
積層セラミックキャパシタの実装基板
図５及び図６を参照すると、本発明の実施形態による積層セラミックキャパシタ１００の実装基板２００は、積層セラミックキャパシタ１００が水平に実装される印刷回路基板２１０と、印刷回路基板２１０の上面に互いに離隔されるように形成された第１及び第２電極パッド２２１、２２２と、を含む。
【０１２５】
この際、積層セラミックキャパシタ１００は、下部カバー層１１３が下側に配置され、第１及び第２外部電極１３１、１３２がそれぞれ第１及び第２電極パッド２２１、２２２上に接触されるように位置された状態で、半田付け２３０により印刷回路基板２１０と電気的に連結されることができる。
【０１２６】
上記のように積層セラミックキャパシタ１００が印刷回路基板２１０に実装された状態で電圧を印加すると、アコースティックノイズが発生する恐れがある。
【０１２７】
この際、第１及び第２電極パッド２２１、２２２のサイズは、積層セラミックキャパシタ１００の第１及び第２外部電極１３１、１３２と第１及び第２電極パッド２２１、２２２を連結する半田付け２３０の量を決定する指標となる。このような半田付け２３０の量によってアコースティックノイズの大きさが調節されることができる。
【０１２８】
図７を参照すると、積層セラミックキャパシタ１００が印刷回路基板２１０に実装された状態で、積層セラミックキャパシタ１００の両端部に形成された第１及び第２外部電極１３１、１３２に異なる極性の電圧が印加されると、誘電体層１１１の逆圧電効果（Ｉｎｖｅｒｓｅ  ｐｉｅｚｏｅｌｅｃｔｒｉｃ  ｅｆｆｅｃｔ）によってセラミック本体１１０が厚さ方向に膨張及び収縮し、第１及び第２外部電極１３１、１３２の両端部は、ポアソン効果（Ｐｏｉｓｓｏｎ  ｅｆｆｅｃｔ）によってセラミック本体１１０の厚さ方向の膨張及び収縮とは反対に収縮及び膨張する。
【０１２９】
ここで、活性層１１５の中心部は、第１及び第２外部電極１３１、１３２の長さ方向の両端部で最も大きく膨張及び収縮される部分であり、アコースティックノイズを発生させる原因となる。
【０１３０】
積層セラミックキャパシタ１００の長さ方向の両端面が最大に膨張されると、 半田付け２３０の上部は膨張によって外部に押し出される力（1）が生じ、外部に押し出される力により、半田付け２３０の下部は外部電極の方に押し出される収縮される力（2）が生じる。
【０１３１】
従って、本実施形態のように、電圧が印加されて活性層１１５の中心部（ＣＬＡ）で発生する変形率と下部カバー層１１３で発生する変形率との差により、セラミック本体１１０の両端面に形成された変曲点が半田付け２３０の高さ以下で形成されると、アコースティックノイズがさらに減少する。
【０１３２】
以上、本発明の実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されるものではなく、特許請求の範囲に記載の本発明の技術的事項を外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有する者において自明である。
【符号の説明】
【０１３３】
１００  積層セラミックキャパシタ
１１０  セラミック本体
１１１  誘電体層
１１２  上部カバー層
１１３  下部カバー層
１１５  活性層
１２１、１２２  第１及び第２内部電極
１２３、１２４、１２５ａ、１２５ｂ、１２６、１２７  ダミー電極
１３１、１３２  第１及び第２外部電極
２００  実装基板
２１０  印刷回路基板
２２１、２２２  第１及び第２電極パッド
２３０  半田付け
【図１】
0005587442.tif 000004
【図２】
0005587442.tif 000005
【図３】
0005587442.tif 000006
【図４】
0005587442.tif 000007
【図５】
0005587442.tif 000008
【図６】
0005587442.tif 000009
【図７】
0005587442.tif 000010