(57)【特許請求の範囲】
【請求項１】
アレイ回路と、走査駆動回路と、データ駆動回路を有するディスプレイにおいて、
画像のフレームデータを基にサブフレームデータを生成して該サブフレームデータを前記データ駆動回路に供給するディザロジック回路であって、前記フレームデータがＫ個の異なるグレーレベル（ただし、Ｋは８，１６，３２，６４のうちの１つである）を有し、該Ｋ個の異なるグレーレベルの１つを夫々が示すＫ個の４ビット値から、（Ｋ−１）個の２値サブフレームデータを生成し、動く画像を表示する前記２値サブフレームの個数を、静止画像を表示する前記２値サブフレームの個数よりも小さくする、前記ディザロジック回路と、
前記アレイ回路に備えられた複数のセル回路であって、その夫々が前記走査駆動回路に接続された走査線と前記データ駆動回路に接続されたデータ線とに接続され、及び、前記画像の画素の表示を制御する電気光学素子と前記走査線に接続されて前記走査駆動回路から走査信号を受け取るスイッチング素子とを有する、前記複数のセル回路と
を備え、
前記走査信号は前記画像のフレーム周波数に応じた水平同期周波数で出力され、その１周期の期間はデューティ期間を含み、このデューティ期間の期間中、選択された前記走査線に接続された前記スイッチング素子が、前記データ線と前記電気光学素子を接続し、
前記走査駆動回路は、前記走査信号を毎秒Ｋ×６０サイクルの前記フレーム周波数に応じて供給するように構成され、
前記データ駆動回路は、各デューティ期間の期間中、前記データ線及び前記スイッチング素子を介して、前記ディザロジック回路からの前記サブフレームデータに応じて最大電圧値又は最小電圧値のいずれかを有する信号セグメントを含むデータ信号を前記電気光学素子に供給するように構成され、
前記電気光学素子は、各デューティ期間の期間中、供給される前記データ信号によりターンオンまたはターンオフし、前記画素について前記Ｋ個の異なるグレーレベルの１つを表示するように構成される、
前記ディスプレイ。
【請求項２】
前記電気光学素子は、供給される電圧に応じた所定表示状態及び電圧が印加されない状態を有し、前記最小電圧値は、前記電気光学素子がその前記所定表示状態から変化しないで受けることのできる最大の電圧値にほぼ等しい、請求項１に記載のディスプレイ。
【請求項３】
前記ディザロジック回路は前記サブフレームデータを記憶するバッファメモリを備え、
該バッファメモリに記憶された前記サブフレームデータは、サブフレームカウンタからのカウントに応答してビット直列に読み出される、請求項１に記載のディスプレイ。
【請求項４】
前記サブフレームがダミーサブフレームを含み、該ダミーサブフレームによって、スイッチされるバックプレーンにより引き起こされる誤りが各フレームに対し同一となるよう保証する、請求項１に記載のディスプレイ。
【請求項５】
基板と、前記基板の表面に形成されるアレイ回路と、前記基板の前記表面に形成される走査駆動回路と、前記基板の前記表面に形成されるデータ駆動回路とを有するデバイスにおいて、
前記アレイ回路に備えられた複数のセル回路であって、その夫々が前記走査駆動回路に接続された走査線と前記データ駆動回路に接続されたデータ線とに接続され、及び、画像の画素の表示を制御する電気光学素子と前記走査線に接続されて前記走査駆動回路から走査信号を受け取るスイッチング素子とを有する、前記複数のセル回路と
を備え、
前記走査信号は前記画像のフレーム周波数に応じた水平同期周波数で出力され、その１周期の期間はデューティ期間を含み、このデューティ期間の期間中、選択された前記走査線に接続された前記スイッチング素子が、前記データ線と前記電気光学素子の電気構成要素であるデータ導線を電気的に接続し、
前記走査駆動回路は、前記走査信号を毎秒Ｋ×６０サイクルの前記フレーム周波数に応じて供給するように構成され、
前記データ駆動回路は、前記画像のフレームデータを基にサブフレームデータを生成して該サブフレームデータを前記データ駆動回路のデジタル入力導線に供給するディザロジック回路であって、前記フレームデータがＫ個の異なるグレーレベル（ただし、Ｋは８，１６，３２，６４のうちの１つである）を有し、該Ｋ個の異なるグレーレベルの１つを夫々が示すＫ個の４ビット値から、（Ｋ−１）の２値サブフレームデータを生成し、動く画像を表示する前記２値サブフレームの個数を、静止画像を表示する前記２値サブフレームの個数よりも小さくする、前記ディザロジック回路に接続され、および、
前記データ駆動回路は、各デューティ期間の期間中、前記データ線及び前記スイッチング素子を介して、前記ディザロジック回路からの前記サブフレームデータに応じて最大電圧値又は最小電圧値のいずれかを有する信号セグメントを含むデータ信号を前記電気光学素子の前記データ導線に供給するように構成され、
前記電気光学素子は、各デューティ期間の期間中、供給される前記データ信号によりターンオンまたはターンオフし、前記画素について前記Ｋ個の異なるグレーレベルの１つを表示するように構成される、
前記デバイス。
【請求項６】
前記最大電圧値によって、前記電気光学素子が第一の状態に駆動され、この状態において、前記電気光学素子が前記画素を制御し、該画素が、最大表示強度にて表示を行い、
前記最小電圧値によって、前記電気光学素子が第二の状態に駆動され、この状態において、前記電気光学素子が前記画素を制御し、該画素が、最小表示強度にて表示を行う、請求項５に記載のデバイス。
【請求項７】
前記最大電圧値によって、前記電気光学素子が第一の状態に駆動され、この状態において、前記電気光学素子が前記画素を制御し、該画素が、最小表示強度にて表示を行い、
前記最小電圧値によって、前記電気光学素子が第二の状態に駆動され、この状態において、前記電気光学素子が前記画素を制御し、該画素が、最大表示強度にて表示を行う、請求項５に記載のデバイス。
【請求項８】
前記セル回路が記憶キャパシタを含まない、請求項５に記載のデバイス。
【請求項９】
前記ディザロジック回路は前記サブフレームデータを記憶するバッファメモリを備え、
該バッファメモリに記憶された前記サブフレームデータは、サブフレームカウンタからのカウントに応答してビット直列に読み出される、請求項５に記載のデバイス。
【請求項１０】
前記サブフレームがダミーサブフレームを含み、該ダミーサブフレームによって、スイッチされるバックプレーンにより引き起こされる誤りが各フレームに対し同一となるよう保証する、請求項５に記載のデバイス。
【請求項１１】
基板と、前記基板の表面に形成されるアレイ回路と、前記基板の表面に形成される走査駆動回路と、前記基板の表面に形成されるデータ駆動回路とを有するライトバルブ装置において、
走査タイミング信号及びデータタイミング信号を出力する同期回路と、
画像のフレームデータを記憶し及び出力するフレームバッファと、
前記フレームバッファからの前記画像の前記フレームデータを基にサブフレームデータを生成して該サブフレームデータを前記データ駆動回路のデジタル入力導線に供給するディザロジック回路であって、前記フレームデータがＫ個の異なるグレーレベル（ただし、Ｋは８，１６，３２，６４のうちの１つである）を有し、該Ｋ個の異なるグレーレベルの１つを夫々が示すＫ個の４ビット値から、（Ｋ−１）個の２値サブフレームデータを生成し、動く画像を表示する前記２値サブフレームの個数を、静止画像を表示する前記２値サブフレームの個数よりも小さくする、前記ディザロジック回路と、
前記アレイ回路に備えられた複数のセル回路であって、その夫々が前記走査駆動回路に接続された走査線と前記データ駆動回路に接続されたデータ線とに接続され、及び、前記画像の画素の表示を制御する電気光学素子と前記走査線に接続されて前記走査駆動回路から走査信号を受け取るスイッチング素子とを有する、前記複数のセル回路と
を備え、
前記走査信号は前記画像のフレーム周波数に応じた水平同期周波数で出力され、その１周期の期間はデューティ期間を含み、選択された前記走査線に接続された前記スイッチング素子が、このデューティ期間の期間中、前記データ線と前記電気光学素子の電気構成要素であるデータ導線を電気的に接続し、
前記走査駆動回路は、前記走査信号を毎秒Ｋ×６０サイクルの前記フレーム周波数に応じて供給するように構成され、
前記データ駆動回路は、各デューティ期間の期間中、前記データ線及び前記スイッチング素子を介して、前記ディザロジック回路からの前記サブフレームデータに応じて最大電圧値又は最小電圧値のいずれかを有する信号セグメントを含むデータ信号を前記電気光学素子の前記データ導線に供給するように構成され、
前記電気光学素子は、各デューティ期間の期間中、供給される前記データ信号によりターンオンまたはターンオフし、前記画素について前記Ｋ個の異なるグレーレベルの１つを表示するように構成される、
前記ライトバルブ装置。
【請求項１２】
前記最大電圧値によって、前記電気光学素子が第一の状態に駆動され、この状態において、前記電気光学素子が、画像領域を制御し、その画像領域が、最大表示強度にて表示を行い、
前記最小電圧値によって、前記電気光学素子が第二の状態に駆動され、この状態において、前記電気光学素子が、画像領域を制御し、その画像領域が、最小表示強度にて表示を行う、請求項１１に記載のライトバルブ装置。
【請求項１３】
前記最大電圧値によって、前記電気光学素子が第一の状態に駆動され、この状態において、前記電気光学素子が、画像領域を制御し、その画像領域が、最小表示強度にて表示を行い、
前記最小電圧値によって、前記電気光学素子が第二の状態に駆動され、この状態において、前記電気光学素子が、画像領域を制御し、その画像領域が、最大表示強度にて表示を行う、請求項１１に記載のライトバルブ装置。
【請求項１４】
さらに、前記アレイ回路に対向する液晶を含み、
前記電気光学素子は前記液晶の一領域を含み、
該領域が前記データ線からの前記データ信号に応じて、前記画像の該領域における光を制御する、請求項１１に記載のライトバルブ装置。
【請求項１５】
前記同期回路はリード／ライト信号をさらに出力し、
前記ディザロジック回路は前記サブフレームデータを記憶するバッファメモリを備え、
該バッファメモリに記憶された前記サブフレームデータは、前記リード／ライト信号を前記同期回路から受け取ったサブフレームカウンタからのカウントに応答して、ビット直列に読み出される、請求項１１に記載のライトバルブ装置。
【請求項１６】
前記サブフレームがダミーサブフレームを含み、該ダミーサブフレームによって、スイッチされるバックプレーンにより引き起こされる誤りが各フレームに対し同一となるよう保証する、請求項１１に記載のライトバルブ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ディスプレイアレイ（display arrays）に関し、特に、このようなディスプレイアレイを駆動する技術に関する。
【背景技術】
【０００２】
駆動回路と同一の基板上に、ディスプレイのためのアクティブマトリクスアレイを集積する装置の開発が行われている。例えば、ポリシリコン薄膜トランジスタ(polysilicon thin film transistor(poly-Si TFT))が、アクティブマトリクスアレイのスイッチング素子として使用され、同様に、アレイと同一の基板上に集積される駆動回路に使用される。透過モードのアクティブマトリクス液晶ディスプレイ(active matrix liquid crystal display(AMLCD))のために、アレイとその駆動回路が、双方とも、透明水晶ウェーハ、または大きなガラス基板上に形成される。
【０００３】
同一基板上にアレイと駆動回路を集積することの大きな利点は、簡単で、信頼性の高い実装、低コストと、最も重要な、高い表示画素密度が得られることである。高画素密度と、高グレースケール精度（gray scale precision）が要求される用途には、ＬＣＤ投射システム、ビューファインダー、バーチャルリアリティゴーグル(virtual reality(VR) goggle)が含まれる。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の第一の観点は、駆動回路の形成される基板と同一の基板上に、アクティブマトリクスディスプレイを集積する上での基本問題を解決することにある。高画素密度と、回路の複雑さとの間には拮抗関係があり、この関係をここでは“密度対複雑さの問題”と呼ぶ。
【０００５】
密度対複雑さの問題は、（多くのグレースケールビットを供給する）複雑な集積データ駆動回路には、大きな領域が要求されることにより生じる。これは、画素密度を制限する。従って、集積データ駆動回路を用いて高グレースケール精度にすると、外部駆動電子回路の複雑さとコストを増すことなしには、高画素密度の達成は難しくなる。
【課題を解決するための手段】
【０００６】
本発明の第一の観点は、密度対複雑さの問題を簡潔に解決する技術の発見に基礎をおいている。この技術により、グレースケール精度を増加させることが可能となる一方で、簡単な集積駆動回路及びデジタル入力インタフェースによってこれらの構成を得ることができる。
【０００７】
この技術は、走査信号が走査周波数の周期を有し、各周期はデューティ期間（duty interval）を含み、このデューティ期間の期間中、データ信号がある電圧値の信号セグメントを含むようなディスプレイに適用される。この技術は、電気光学ディスプレイの各セルの電気光学素子が、最大応答周波数を有しており、この周波数を超えると、続く次の周期に受信する信号に対して個別には応答できないという事実の上に構築されている。この技術は、また、通常の観察者が、最大知覚可能周波数を持ち、これを超えては、２つの異なる色の切り替えを知覚することができなく、連続する中間色として知覚するという事実の上に構築されている。
【０００８】
この技術はディスプレイにおいて適用される。そのようなディスプレイは、走査駆動回路を有し、電気光学素子の最大応答周波数（maximum response frequency）と、通常の観察者の最大知覚可能周波数（normal human viewer's maximum perceptual frequency）と、のいずれか小さい方の少なくともＫ倍の走査周波数を供給するよう構成される。加えて、データ駆動回路は、デジタル入力信号を受信し、これに応じて、各デューティ期間の期間中、最大電圧値又は最小電圧値のいずれかの信号セグメントを供給するよう構成される。電気光学素子は、各デューティ期間に、最大電圧値又は最小電圧値のいずれかを受信し、その時間平均をとり、知覚可能なフリッカの無い、任意のＫのそれぞれ別の（distinct）連続的なグレーレベルを表示する。
【０００９】
また、この技術は、更に広く、基板上のアレイ回路、走査駆動回路及びデータ駆動回路を備える装置に適用される。アレイ回路は、対をなす走査線及びデータ線の各組毎に、走査線及びデータ線に接続されるセル回路を有する。このセル回路は、画像要素の表示を制御する電気光学素子と、走査線上の信号の制御のもとに、データ線と電気光学素子を電気的に接続するスイッチング素子を含む。電気光学素子は、データ線から信号を受信するデータ導線を持つ。
【００１０】
走査駆動回路は、各走査線に走査信号を供給し、各走査信号は、走査周波数の周期を持ち、各周期はデューティ期間を含む。走査周波数は、電気光学素子の最大応答周波数と、通常の観察者の最大知覚可能周波数と、のいずれか小さい方の少なくともＫ倍であり、ここでＫは８またはそれ以上、つまり８以上の数値である。
【００１１】
データ駆動回路は、デジタル入力信号に応じて、データ信号をデータ線に供給する。各セル回路のスイッチング素子は、走査線での走査信号の各デューティ期間の期間中、データ線と電気光学素子の構成要素であるデータ導線とを電気的に接続する。
【００１２】
データ駆動回路によりデータ線に供給されるデータ信号は、走査信号のデューティ期間の間、２つのみの電圧値、つまり最大電圧値と最小電圧値の内の一方の信号セグメントを含む。
【００１３】
このため、電気光学素子は、デューティ期間の期間中、ほぼ最大電圧値又はほぼ最小電圧値のいずれかを受け取る。そして、電気光学素子は、時間平均をとって、知覚可能なフリッカが無い、任意のＫであってそれぞれ異なる連続的なグレーレベルを表示する。
【００１４】
液晶における適用例では、例えば、走査周波数は、毎秒４８０であり、これは、８個の異なる連続的なグレーレベルが表示可能である。また、走査周波数が毎秒１９２０の場合には、３２個の異なる連続的なグレーレベルを表示し、毎秒３８４０では、６４個の異なる連続的なグレーレベルを表示することができる。
【００１５】
最小電圧値は、電気光学素子の低電圧状態を変化させることなしに、この電気光学素子に印加される最高電圧にほぼ等しい。ノーマリホワイトの構成では、最大電圧値によって、画像要素が最小強度の表示を行う状態に電気光学素子が駆動され、一方、最小電圧値により、画像要素が最大強度の表示を行う状態に電気光学素子が駆動される。ノーマリブラックの場合には、表示強度は逆となる。ここで、最小電圧値は、約０ボルトＲＭＳであり、最大電圧値は、約５ボルトＲＭＳ、または、駆動される電気光学素子の種類に適した電圧が適用可能である。
【００１６】
ライトバルブ(light valve)のためのアクティブマトリクス回路として使用される装置としては、例えば、アクティブマトリクス液晶ディスプレイ（AMLCD）、或いは電界発光ディスプレイ（elctrooptical display）又はプラズマディスプレイのような他の電気光学ディスプレイ等が適用されうる。走査周波数、デューティ期間、信号セグメントが、適切に関係付けられれば、データ駆動回路が、２個の電圧値のみの信号を供給する場合でも、ＡＭＬＣＤの観察者は、Ｋレベルの色を識別できる。
【００１７】
各セルのスイッチング素子は、ポリシリコンＴＦＴを採用可能であり、走査駆動回路と、データ駆動回路もまた、ポリシリコンＴＦＴを採用可能である。各電気光学素子には、高駆動周波数と短充電時間が要求されるため、各素子の記憶キャパシタは、一般的なＡＭＬＣＤのものより低く、スイッチ漏れ電流を低くすることに対する通常の厳しい要求は、本発明の場合には緩和される。従って、各セル回路では、記憶キャパシタを減らすか、または省くことによって簡単な構成となり、更に、二重ゲートやＬＤＤ（lightly doped drain）装置のような漏れ電流（leakage）を低くするために設計されたものに替えて、簡単なＴＦＴを使用することによって簡単に構成される。
【００１８】
上に述べた技術は、デジタル入力信号を受け取るより簡単な集積回路によって、６から８ビットの良いグレースケール精度を提供でき有効である。データ駆動回路は、アナログ値ではなく、２個の電圧値のみの信号を供給するので、この技術には、スチュワート／リー  チョップランプ走査回路(Stewart/Lee chop ramp scannig circuit)のようなＤＡＣは要求されない。
【００１９】
走査駆動回路と、データ駆動回路が、上に述べた条件を満たす周波数の信号を供給すれば、各セルの付加キャパシタの必要性が軽減される。この付加キャパシタは、液晶(liquid crystal(LC))で生じる、キャパシタンスの電圧に依存する変化を減らすことにより、直線性を保証するものである。付加キャパシタの必要性が軽減されるのは、ＬＣ容量が、走査周期の間に変化する時間が無いためである。
【００２０】
このように回路構成が簡単になる結果、全体としての集積回路の歩留まりが向上する。加えて、この技術によれば、各走査線の構成部分を記憶キャパシタ電極として使用することにより、走査線キャパシタンスを増やす必要性が無くなり、高走査周波数が容易に得られる。
【００２１】
上に述べた技術は、高解像度や高画像忠実度表示のために、多くの入力線を必要としないので有利である。データ線の充電に必要な時間は、典型的には、高解像度ディスプレイにおいては約１μsであるが、マルチプレクサは、広帯域にはできない。よって、各マルチプレクサに対し１つという、多くのアナログ入力が要求されることを意味する。また、マルチプレクサを使用する設計は、充電される最後の線が、充電される最初の線からの異なる寄生結合を受けやすいので、本質的に均一性の問題を持つ。上述の技術によれば、全てのデータ線は、同時に充電され、この問題は軽減される。最後に、多重化アナログアーキテクチャでは、一般的には、各入力線に外部高電圧ＤＡＣが必要であるが、一方、上述の技術では、電気光学素子においてディザリングを行うか、または時間平均をとることにより、デジタルアナログ変換を行っており、このような技術によれば、２つのみの外部ｄｃ信号レベル、或いは、バックプレーン(backplane)又は対向電極がスイッチされない場合は、３または４個の外部ｄｃ信号レベルが必要とされるのみである。
【００２２】
上述の技術では、すでに説明したように、ディスプレイガラス上に簡単な回路が形成され有利である。集積ＤＡＣを持つ各データ線を駆動するために要求される大規模な回路では、データ線ピッチを細かくすることは難しく、従って、マトリクス密度が制限される。しかし、本発明に係る上述の技術によれば、高マトリクス密度が可能となる。加えて、集積ＤＡＣでは、一般的には、８またはそれ以上の精細なｄｃレベルの生成、または一対の外部ランプ(external ramp)信号が必要となる。これに対して、この発明では、２または３個の外部信号レベルのみにより実現される。
【図面の簡単な説明】
【００２３】
【図１】走査駆動回路とデータ駆動回路を示す概要図である。
【図２】図１の走査駆動回路により供給される信号の周波数を示す図である。
【図３】図１のデータ駆動回路と走査駆動回路を含む液晶ライトバルブを示す図である。
【図４】図３の走査駆動レジスタの構成例を示す概要図である。
【図５】図４の走査駆動シフトレジスタ段の構成例を示す概要図である。
【図６】図３の走査線とデータ線上に供給される信号波形を示すタイミング図である。
【図７】図３のアレイのセルの配置を示す概要配置図である。
【図８】Ｋグレーレベルを有する画像を規定するデータを用いて実行する機能構成を示すブロック図である。
【発明を実施するための形態】
【００２４】
図１と図２は、本発明の好適な実施の形態に係る一般的な特徴を示す。図１において、走査駆動回路１６は、デューティ期間を有する走査周波数を供給し、また、データ駆動回路１８は、外部から供給されるデジタル入力信号に応じて、最大電圧値または最小電圧値のいずれかを供給し、これにより、アレイにおける電気光学素子は、デューティ期間の期間中、ほぼ最大電圧値又はほぼ最小電圧値のいずれかを受け取る。図２は、図１の走査駆動回路１６により供給される信号の走査周波数が、電気光学素子の最大応答周波数と、最大知覚可能周波数と、のいずれか小さい方の少なくともＫ倍の大きさであることを示す。ここでＫは、８またはそれ以上である（Ｋ≧８）。
【００２５】
図１の装置（article）１０は、表面に回路が形成される基板１２を含む。回路は、アレイ回路１４、走査駆動回路１６、データ駆動回路１８を含む。
【００２６】
アレイ回路１４は、Ｍ本の走査線と、Ｎ本のデータ線を含む。またアレイ回路１４は、走査線／データ線の対、つまり対をなす走査線及びデータ線の各組毎に、走査線及びデータ線に接続されるセル回路を含む。図においては、ｍ番目の走査線３０と、ｎ番目のデータ線３２に接続されるセル回路２０が、例示されている。
【００２７】
セル回路２０は、電気光学素子２２を含み、電気光学素子２２は、データ導線２４を持つ。セル回路２０は、また、スイッチング素子２６を含み、ｍ番目の走査線３０上の信号の制御により、ｎ番目のデータ線３２と、データ導線２４を電気的に接続する。
【００２８】
走査駆動回路１６は、各走査線に走査信号を供給する。図１に示されるように、走査信号は、走査周波数で供給される周期信号であり、各周期にデューティ期間を持つ。デューティ期間は、例えば、周期の約１／Ｍ、またはそれ以下であり、走査信号は、同期がとられ、２本の走査線のデューティ期間が重なることはない。
【００２９】
データ駆動回路１８は、デジタル入力信号を受ける導線を持ち、デジタル入力信号に応答し、各データ線上にデータ信号を供給する。データ駆動回路１８により各データ線に供給されるデータ信号は、各走査信号デューティ期間の間、信号セグメントを含み、信号セグメントは、２個のみの電圧値の１個である。２個の電圧値の内の大きい方、または最大電圧値は、図１において、“ＭＡＸ”として示され、一方、２個の内の小さい方、または、最小電圧値は、“ＭＩＮ”として表されている。示されているように、電気光学素子２２は、各デューティ期間の間、ほぼＭＡＸ、またはほぼＭＩＮのいずれかを受ける。
【００３０】
対数周波数［log F］軸に沿った関連する周波数の間の関係が、図２にさらに詳しく示されている。最大知覚可能周波数(maximum perceptual frequency(MPF))、すなわち、通常の観察者が、２個の色の切り替えを知覚できる最大周波数、つまり、それを超えると、連続する中間色としてしか知覚できない最大周波数は、６０Hzである。これは、ヌマオ(Numao)による、米国特許第５，４８８，４９５号、４欄、３５〜３９行に示されている。最大応答周波数(maximum response frequency(MRF))、すなわち、電気光学素子２２が、続く信号に対してそれぞれ独立に応答することのできる最大周波数は、電気光学素子２２の実現方法に依存する。例えば、ＬＣＤにおいては、ＭＲＦは、アレイ回路１４に沿って一定ではないが、一般的には、約２０〜６０Hzであり、これは、フィスケ(Fiske T.)、ハック(Hack,M)、マーチン(Martin,R.A.)、スティーマース(Steemers,H.)による、“Analysis of Transient Optical Response of Active-Matrix LCDs”、SID 95 Digest、１９９５年５月、７４３〜７４６ページに示されている。
【００３１】
走査周波数(scanning frequency(SF))は、ＭＰＦ、またはＭＲＦの、いずれか小さい方の少なくともＫ倍であり、ここで、Ｋはグレーレベルの数であり、Ｋ≧８である。言い換えれば、ＭＰＦとＭＲＦの、いずれか小さい方から、（図２において、Min(MPF、MRF)として示されている）、ＳＦまでのlog Ｆ軸に沿う距離は、少なくともlog Ｋと同じ大きさである。従って、電気光学素子は、時間平均をとり、知覚可能なフリッカの無い、Ｋ個のそれぞれ異なった（distinct）連続的なグレーレベルを表示することができる。
【００３２】
Ｋ＝８のグレーレベルにおいて、Ｍｉｎ（ＭＰＦ、ＭＲＦ）＝６０Hzをとると、最小値ＳＦ＝４８０Hzが得られ、これは、全アレイが、毎秒４８０回走査されることを意味する。このＳＦは、各Ｍ本の走査線について、(１／４８０Ｍ)秒の最大デューティ期間を与える。グレーレベルの数を６４に増やすには、ＳＦは、少なくとも８が乗ぜられ、従って、最小でもＳＦ＝３８４０Hzとする必要がある。
【００３３】
上述の一般的な特徴は、多くの方法により実現される。下に述べる実施形態は、poly-Si ＴＦＴを持つ液晶ライトバルブを提案するものである。例として、この実施形態は、６４０×４８０の電気光学素子（簡単に画素とも称される）を持つディスプレイを供給する。
【００３４】
ライトバルブ
図３は、上に述べた一般的な特徴が実施される液晶ライトバルブの関連する特徴を示す。
【００３５】
図３のライトバルブ１００は、基板１０２を含み、その上に、アレイ１０４、走査駆動レジスタ１０６、データ駆動レジスタ１０８を含む回路が形成される。走査駆動シフトレジスタ１０６は、パッド１１０に接続され、外部同期信号を受け、例示されるバッファ１１２を持つバッファを介して、アレイ１０４の４８０本の各走査線に走査信号を供給する。データ駆動シフトレジスタ１０８は、パッド１２０に接続され、外部デジタル入力信号を受け、図３に例示されるドライバ１２２と１２４を有するドライバを介して、アレイ１０４の６４０本の各データ線にデータ信号を供給する。
【００３６】
走査線１３０とデータ線１３２が交差する領域において、アレイ１０４は、セル回路を含み、この構成が図３に概略的に示されている。ＴＦＴ１４０は、走査信号を受けるよう接続されるゲートを有し、走査線１３０に供給される走査信号を受ける。走査信号のデューティ期間の間、つまり期間中、ＴＦＴ１４０のチャネルは、データ線１３２を電極１４２に電気的に接続し、これにより、データ線１３２に供給されるデータ信号が、電極１４２に到達する。電極１４２は、断面の詳細１５０に示される他の構成要素と共に、キャパシタとして機能し、データ線１３２から受けるデータ信号を一時的に記憶する。液晶領域１５２の光透過率は、データ線１３２から受けるデータ信号により制御される。電極１５４は、液晶領域１５２の反対側にある異なる基板上に形成されており、図示されるように接地されている。
【００３７】
基板１０２は、透明水晶ウェーハ、または広いガラス基板である。ＴＦＴ１４０には、ポリシリコン(poly-Si)ＴＦＴが使用され、走査駆動回路とデータ駆動回路の構成要素には、同様に、下でさらに詳細に述べるように、poly-Si ＴＦＴが使用される。
【００３８】
走査線１３０とその他の走査線、データ線１３２とその他のデータ線は、従来の技術により実現される。その幾つかは、ここに双方とも参照され取り入れられている、同時出願中の、同一人に譲渡された“Array with Metal Scan Lines Controlling Semiconductor Gate Lines”と題する、米国特許出願第０８／５７２，３５７号と、“Forming Array with Metal Scan Lines to Control Semiconductor Gate Lines”と題する、米国特許出願第０８／３６７，９８３号に記載されている。
【００３９】
図３により理解されるように、走査線１３０での走査信号は、走査周波数の各周期の１／４８０より短いデューティ期間を有する。デューティ期間の期間中、データ線１３２と他のすべてのデータ線は、データ信号を供給し、これは、走査線１３０に接続された行のセルに受け取られる。電極１４２は、デューティ期間とデューティ期間の間は、データ線１３２から信号を受けないが、細部１５０に示すキャパシタンスが十分に大きければ、１デューティ期間内に受けた信号は、次のデューティ期間まで記憶される。
【００４０】
走査駆動回路
走査駆動回路の図３に示す構成例では、走査駆動シフトレジスタ１０６と、バッファ１１２として例示された各走査線毎のバッファを含む。図４は、走査駆動シフトレジスタの構成例を示す。図５は、ＴＦＴレベルで実現されるシフトレジスタのある段（stage）を示す。
【００４１】
図４の走査駆動回路２００は、２４０段のシフトレジスタを含み、その各段は、２本の走査線に走査信号を供給する。各段は、２１０、２１２、２１４〜２１６のＤタイプのラッチの一つを含む。各段は、また、一対のＡＮＤゲートを含む。この第一の段は、ＡＮＤゲート２２０、２２２、第二の段は、ＡＮＤゲート２２４、２２６、第三の段は、ＡＮＤゲート２３０、２３２、最後の段は、ＡＮＤゲート２３４、２３６を含む。また、第一の段は、インバータ２４０を含み、最後の段には、シフトレジスタ出力信号(shift register output signal(SR out))を供給するバッファ２４２が続く。
【００４２】
ＡＮＤゲート２２０〜２３６は、アレイの走査線により与えられるキャパシタンス負荷を駆動するよう設計される。上の図３に関連して述べたセル回路により、キャパシタンス負荷は、走査線が記憶キャパシタの電極として機能する従来技術のものに比べ小さくなる。
【００４３】
２個のゲート信号(Gate-1とGate-2)は、シフトレジスタ出力パルスの形成に使用され、ディスプレイ上で重ならないことを保証する。各段が２本の走査線を受け持つ配置により、２つの主な利点が得られる。第一の利点は、小さなシフトレジスタが使用され、領域が減り、歩留まりが上がることである。第二の利点は、対応するフレームの、各奇数、または偶数の走査線のみ動作可とされ、インタレースモードと、非インタレースモードのいずれの表示動作も可能となることである。
【００４４】
図４のシフトレジスタは、各ＤタイプラッチのＲ入力に接続されるリセット入力(Reset input)がＨ（high）になることにより起動される。これにより、ラッチ２１０、２１２、２１４〜２１６までの全てのＱ出力がＬ（low）となる。一方、第一段のインバータ２４０は、第一段からの出力を反転してＨとする。シフトレジスタ入力(shift register input(SR in))が、２相クロック信号の印加により、Ｈを保持していれば、Ｈ値は、シフトレジスタに沿って進み、要求に従い走査線に走査信号が供給される。
【００４５】
図５の段２６０は、Ｄタイプラッチ２６２と、ＡＮＤゲートドライバ２６４、２６６を含む。クロックバッファ２７０は、クロック信号ｐｈｉ−１’を受け、クロック信号ｐｈｉ−１と、ｎｐｈｉ−１を供給し、一方、クロックバッファ２７２は、クロック信号ｎｐｈｉ−２’を受け、クロック信号ｎｐｈｉ−２と、ｐｈｉ−２を供給する。各段において、２相クロック信号をバッファに記憶することにより、クロックスキュー（clock skew）問題が軽減され、単一のバッファが全てのレジスタを受け持つ必要性が無くなり、回路動作はシフトレジスタ長と独立に行われる。ＡＮＤゲートドライバ２６４と２６６は、一般的なＣＭＯＳ構造であり、このＣＭＯＳ構造は、(out-1とout-2を供給する)最終インバータにＴＦＴを持ち、これは、要求される速度において、走査線キャパシタンスを駆動するに十分な大きさである。言い換えれば、シフトレジスタが、１ＭＨｚを十分に超えるクロック速度で動作しているとき、ＡＮＤゲートドライバ２６４と２６６は、１００ｎｓ以下の立ち上がりと立ち下がり時間で走査線を駆動することができる必要がある。
【００４６】
ルイス(Lewis,A.G.)、リー（Lee,D.D.）及びブルース(Bruce,R.H.)による、“Polysilicon TFT Circuit Design and Performance”、IEEE Journal of Solid-State Circuits、２７巻、１２号、１９９２年１２月、１８３３〜１８４２ページによれば、その図４及び図５のような簡単な走査駆動回路について、さらに詳細な情報が得られる。また、その１８３７ページの図６に関連し、ルイス他は、poly-Si ＴＦＴ ＣＭＯＳダイナミックシフトレジスタを使用し、９〜３０ＭＨｚの範囲の周波数において、誤りのないデータ転送が得られることを示している。その範囲の周波数は、図２に関連し述べた走査駆動回路に十分に短いデューティ期間を与える。
【００４７】
データ駆動回路
データ駆動回路の図３に示す構成例では、データ駆動シフトレジスタ１０８と、バッファ１２２と１２４で例示された各データ線のバッファを含む。図６は、データ駆動波形を示す。
【００４８】
シフトレジスタ１０８と、データ線バッファを含むデータ駆動回路は、一般的には、ここに参照され取り入れられている、アレン(Allen)他による、米国特許第５，４９１，３４７号に記載されるているように実施される。アレン他は、その図１２〜図１５に関連した１４欄３１行〜１５欄１７行に、使用されるデータ駆動回路について述べている。本発明の実施形態では、データ駆動回路は、アレン他が述べている大きなデザインルールによる別のチップにではなく、１または２μｍデザインルールが使用され、アレイと同一の基板に集積される。
【００４９】
各データ駆動シフトレジスタの各段は、また、ここに参照され取り入れられている、ルイス(Lewis,A.G.)、リー（Lee,D.D.）及びブルース(Bruce,R.H.)による、“Polysilicon TFT Circuit Design and Performance”、IEEE Journal of Solid-State Circuits、２７巻、１２号、１９９２年１２月、１８３３〜１８４２ページに記載されているように実現される。また、その１８３６ページと１８３７ページにおいて、ルイス他は、図６のインセット（inset）に関連するレジスタ段について述べている。
【００５０】
アレン他のデータ駆動回路は、バックプレーン電圧が固定されているとすると、３レベルデータドライバ（three level data drivers）を含む。各セルの液晶領域により見られる駆動極性は、各フレーム毎に反転されるので、少なくとも、３個の電圧レベルが必要である。固定バックプレーン電圧には、４レベルドライバ（four level drivers）も使用される。
【００５１】
バックプレーン電圧が、フレーム毎に反転される代わりに、反転されるデータを使用し、必要な極性反転を行う、２レベルドライバ（two level drivers）も使用され得る。これは、アモルファスシリコンディスプレイに使用される技術であり、ここに参照され取り入れられている、ルイス(Lewis,A.G.)と、ターナー(Turner,W.)による、“Driver Circuit for AMLCDs”、Conference Record of the 1994 International Display Research Conference and International Workshop on Active-Matrix LCDs & Display Materials、カリフォルニア、モントレー、１９９４年、１０月１０日〜１３日、５６〜６４ページの図５に関連し記載されているものである。バックプレーンが、Ｈレベルであれば、画素は、“０”に対しＨレベルに駆動され、“１”に対しＬレベルに駆動され、バックプレーンが、Ｌレベルであれば、この逆になる。
【００５２】
セパレートされた記憶キャパシタが、各画素に使用されれば、画素の対向電極は、バックプレーンとともにスイッチされる必要がある。スイッチされるバックプレーン駆動方法の問題は、寄生キャパシタンスのため、画素電圧がバックプレーンに正確に追随しないことである。この追随の失敗により、不均一性が持ち込まれる。これは、バックプレーンの追随が画素電圧に影響されるようになるためである。必要であれば、この問題は、バックプレーンがスイッチされる直前に、ダミーのサブフレームを書き込み、スイッチによるいずれの誤りも、各画素に対し同一になるよう保証することで解決される。
【００５３】
図６は、データ駆動波形を示す。波形３００は、固定バックプレーン電圧に適し、波形３０２は、スイッチされるバックプレーン電圧に適している。電圧は、双方の組の波形について、同一スケールでは示されていない。双方とも、走査線ｉと（ｉ＋１）での走査信号が示されており、走査線（ｉ＋１）でのデューティ期間の直前に、走査線ｉでのデューティ期間がある。双方とも、波形は、複数のサブフレーム間でのデータ駆動の反転を示すが、他の方法も使用される。
【００５４】
固定バックプレーン電圧では、“１”を表すデータ信号は、正のフレームの間、Ｖ1+で供給され、一方、“０”を表すデータ信号は、正フレームの間、Ｖ0+で供給される。負フレームの間は、“１”を表すデータ信号は、Ｖ1-で供給され、一方、“０”を表すデータ信号は、Ｖ0-で供給される。Ｖ0+とＶ0-が等しければ、３電圧レベルのみになり、Ｖ0+とＶ0-が等しくなければ、４電圧レベルになる。
【００５５】
スイッチされるバックプレーン電圧では、“１”を表すデータ信号は、正のフレームの間、ＶDHで供給され、一方、“０”を表すデータ信号は、正フレームの間、ＶDLで供給される。負フレームの間は、“１”を表すデータ信号は、ＶDLで供給され、一方、“０”を表すデータ信号は、ＶDHで供給される。従って、この技術では、２電圧レベルのみ要求される。
【００５６】
上で述べたデータ駆動回路は、時間平均をとりデジタルアナログ変換を行う。
この変換は、本質的に線形である。しかし、液晶材は、非線形の電圧透過率変換特性を持つ。従って、低電圧状態の液晶を変えることなく加えられる最大電圧値であるＶOFFを、最小電圧値に選べば有利である。これにより、液晶の低電圧状態の範囲の使用が不要になる。ノーマリホワイト色のＬＣＤでは、画素は、ＶOFFでは白であり、ＶONでは黒である。一方、ノーマリブラック色のＬＣＤでは、画素は、ＶONでは白であり、ＶOFFでは黒である。
【００５７】
波形３００の固定バックプレーン電圧では、電圧レベルは、次に示すように調整される。
【００５８】
ＶOFF＝Ｖ0+−ＶBP＝ＶBP−Ｖ0-、および
ＶON＝Ｖ1+−ＶBP＝ＶBP−Ｖ1-
波形３０２のスイッチされるバックプレーン電圧では、電圧レベルは、次に示すように調整される。
【００５９】
ＶOFF＝ＶDL−ＶBPL＝ＶBPH−ＶDH  および
ＶON＝ＶDH−ＶBPL＝ＶBPH−ＶDL
ここでＶDL＞ＶBPLであり、ＶBPH＞ＶDHである。
【００６０】
セル回路
図３のアレイは、ここに双方とも参照され取り入れられている、ウー(Wu,I-W)による、“High-definition displays and technology trends in TFT-LCDs”、Journal of the SID、２巻、１号、１９９４年、１〜１４ページに記載されているような簡単なセル回路、または、同時出願中の、同一人に譲渡された、“Array with Metal Scan Lines Controlling Semiconductor Gate Lines”と題する、米国特許出願第０８／５７２，３５７号に記載されているさらに複雑なセル回路に、受容可能なレベルのキャパシタンスを与えるよう特性を適切に調整し実現される。図７は、図３の構成に使用される別のセル配置を示す。
【００６１】
図７は、ｍ番目の走査線３５０、（ｍ＋１）番目の走査線３５２、点線で示されるｎ番目のデータ線３５４、（ｎ＋１）番目のデータ線３５６を持つアレイ１０４の一部を示す。図７は、また、ｍ番目の走査線３５０と、ｎ番目のデータ線３５４に接続されるセルの、セル回路の一部を示す。
【００６２】
セル回路は、第一の接続点３６２から、第二の接続点３６４まで延びる線のpoly-Siパターン３６０を含む。第一の接続点３６２は、ｎ番目のデータ線３５４のエッジ内に実質的にすべて入り、この接続点は、金属による接続などにより、データ線に電気的に接続される。
【００６３】
また、セル回路は、ゲートパターン３７０を含む。これは、チャネル３７２においてpoly-Siパターン３６０と交差する線である。ゲートパターン３７０は、ｍ番目の走査線３５０から延び、この走査線３５０に電気的に接続される。ゲートパターン３７０は、ｍ番目の走査線と同一の層に形成され、双方ともpoly-Si、または、双方とも金属によって形成されている。或いは、ゲートパターンは、異なった層に形成される。この層は、ここに双方とも参照され取り入れられている、同時出願中の、同一人に譲渡された、“Array with Metal Scan Lines Controlling Semiconductor Gate Lines”と題する、米国特許出願第０８／５７２，３５７号と、“Forming Array with Metal Scan Controlling Semiconductor Gate Lines”と題する、米国特許出願第０８／３６７，９８３号に記載されている異なる層である。いずれの場合も、走査線は、分路（シャント：shunt）３８０、３８２で例示されている導電率を増すための分路層を含む。
【００６４】
図示された構成において、ｍ番目の走査線３５０での走査信号は、第一接続点３６２と、第二接続点３６４の間のpoly-Siパターンの導電率を制御する。ｍ番目の走査線３５０での電圧がＨであれば、チャネル３７２は、高い導電性になり、ｍ番目の走査線３５０での電圧がＬであれば、チャネル３７２は、漏れ電流のみ通す。
【００６５】
図７のセル回路は、独立の（セパレートされた）記憶キャパシタンスを用いず設計される。これは、セルの応答を改善し、加えて、各走査線に沿ってキャパシタ電極を設ける必要がなくなるので、走査線キャパシタンスを最小にできる。集積されたダークマトリクスは、開口の犠牲を最小にとどめ、エッジなどに生じる迷光（stray illumination）を阻止することによって画像品質を改善するために使用することができる。
【００６６】
図７に示されるセルの設計では、漏れ電流を減らすため従来使用されている二重ゲート（デュアルゲート）ＴＦＴではなく、シングルゲートＴＦＴが使用される。このセルの設計は、セルの記憶キャパシタンスを減らす。しかし、高速リフレッシュにより、セルの動的な記憶に対する要求が減るので、この設計で十分である。
【００６７】
また、セル記憶キャパシタンスは、従来、キャパシタンスの線形化を行っている。これは、液晶キャパシタンスが、電圧に大きく依存するので、液晶応答時間が、リフレッシュ時間と同等の場合には重要である。線形化キャパシタンスが無いと、セルでの電圧の変化が、液晶をフレーム時間中に応答させ、液晶のキャパシタンスを変え、セルでの電圧を変える。セルに正しい電圧、つまり、正しいグレーレベルを与えるためには、幾つかのフレームが必要となる。しかし、この構成では、各セルの電圧は、液晶が応答するよりも速く更新され、従って、この線形化機能を発揮する記憶キャパシタンスは不要となる。
【００６８】
記憶キャパシタが不要となると、キャパシタ電極の形成と、それに必要なマスクステップが除かれ、製造が簡単になり有利になる。加えて、記憶キャパシタは、従来、ゲート誘電体を使用して形成されるので、キャパシタの除去により、全体のゲート誘電体領域が減り、歩留まりが改善される。記憶キャパシタが無くなれば、走査線キャパシタンスが減り、走査ドライバに小さなＴＦＴを使用することが可能となり、さらに歩留まりが改善される。また、記憶キャパシタが無くなれば、全体の画素キャパシタンスが減り、必要な高速画素充電が容易に行なわれる。
【００６９】
上に述べたアレイは、例えば、ここに参照され取り入れられている、ウー(Wu,I-W.)、スチューバー(Stuber,S.)、ツァイ(Tsai,C.C.)、ヤオ(Yao,W.)、ルイス  (Lewis,A.)、フォルクス(Fulks,R.)、チャン(Chiang,A.)、トンプソン(Thompson,M)による、“Processing and Device Performance of Low-Temperature CMOS Poly-TFTs on 18.4-in.-Diagonal Substrates for AMLCD Application”、SID 92 DIGEST、１９９２年、６１５〜６１８ページに記載されている、従来技術が使用され製造される。
【００７０】
駆動方法
上に述べたように製造されるライトバルブは、多くの方法により駆動される。図８は、その様なライトバルブを駆動する信号を供給するために実行される機能ブロックを示す。
【００７１】
ホストマシン４００は、Ｋグレーレベルを持つ画像データを、フレームバッファ４０２に供給し、同期信号を同期回路４０４に供給する。フレームバッファ４０２は、一般的な技術を用いて、同期回路からのリード／ライト信号に応じて、画像データを記憶し、供給する。
【００７２】
また、同期回路４０４は、インクリメントおよびクリア信号をサブフレームカウンタ４１０に供給する。このカウンタは、データが供給される現在のサブフレームを示すカウントを保持する一般的なカウンタである。同期回路４０４は、また、適切な走査およびデータタイミング信号を供給する。この信号は、知覚可能なフリッカが無く、時間平均がとられた現画像に要求される高周波数でのタイミング信号の供給を除いては、従来のものと同じである。
【００７３】
一方、ディザロジック４１４は、フレームバッファ４０２からＫグレーレベルの画像データを受け、また同様に、サブフレームカウンタ４１０から現行サブフレームカウントを受ける。これに応答し、ディザロジック４１４は、画像データを使用し、サブフレームデータを供給する。このサブフレームデータは、各サブフレーム毎に、ライトバルブ４２０で表示される画像の画素毎の１ビットを含む。サブフレームデータと、データタイミング信号は、データ駆動回路４２２に受けられ、一方、走査タイミング信号は、走査駆動回路４２４で受け取られる。これに応じて、データ駆動回路４２２は、アレイ４２６のデータ線にデータ信号を供給し、走査駆動回路４２４は、アレイ４２６の走査線に走査信号を供給し、これにより、アレイ４２６は、時間平均をとり、知覚可能なフリッカの無い、Ｋグレーレベルの画像データにより規定される画像を表示する。
【００７４】
例えば、ディザロジック４１４は、適切なアルゴリズムを使用し、時間的にディザを実行し、Ｋグレーレベル画像データからＰサブフレーム画像を規定するサブフレームデータを生成する。これらのＰサブフレーム画像は、互いに一つのフレームを規定し、また、サブフレーム画像の時間平均がとられ、Ｋグレーレベル画像データにより規定される画像が表示される。スイッチされるバックプレーンが使用される場合は、フレームには、バックプレーンの各スイッチに先行するダミーサブフレームが含まれ、スイッチにより引き起こされるどの誤りも各フレームに対し同一となるよう保証される。
【００７５】
表１は、ディザロジック４１４が、Ｐ＝１５の場合において、１６グレースケールレベルの１つを示す４ビット値を１５サブフレームに割り付ける方法を示す。例えば、４ビット値が１１１１であれば、１５全てのサブフレームは、ＯＮであり、４ビット値が１０１０であれば、奇数サブフレームと、サブフレーム４、１２のみが、ＯＮであり、４ビット値が０１０１であれば、サブフレーム４、１２を除く偶数サブフレームが、ＯＮであり、以下同様である。
【００７６】
【表１】
0005646283.tif 000002
【００７７】
表１の方法は、そのまま拡張され、必要に応じ、さらに多い、または少ないサブフレームにより、さらに多い、または少ないグレーレベルが形成される。例えば、８グレーレベルに対しては、表１のサブフレーム１から７までが利用され、７個のサブフレームが使用される。３２グレーレベルに対しては、表１が２回使用されて、サブフレーム１から１５までが繰り返し用いられ、ビット４を通過させる１６番目のサブフレームにより区分される、３１個のサブフレームが使用される。６４のグレーレベルに対しては、３２のグレーレベルに対する３１のサブフレームが２回繰り返し用いられ、ビット５を通す３２番目のサブフレームにより区分される、６３個のサブフレームが使用される。
【００７８】
ディザロジック４１４は、一度に１ビットを選ぶ簡単な組み合わせロジックにより実現される。必要であれば、ディザロジック４１４は、表索引（table lookup）、例えば、画像画素値をサブフレーム画素値に高速に変換する表索引により実現される。ディザロジック４１４は、これに替えて一般的なフレームバッファ記憶技術を使用し、一方で、サブフレームごとに、画素毎の１ビットのみ記憶するので簡単な、サブフレームバッファによっても実現される。メモリは、各画素の全画素値に等しい長さのビット列を記憶し、記憶された値は、サブフレームカウンタ４１０からのカウントに応答し、ビット直列に読み出される。
【００７９】
表１に示されるように、高次ビットに対するリフレッシュ速度は、低次ビットに対するものより速い。従って、液晶材が、フリッカを発生するに十分な早さで応答するものであれば、フリッカの大きさは、周波数の低下に従い減る。人のフリッカに対する感度は、フリッカ輝度の大きさの減少に従い低下するので、サブフレームの速度を上げると共に全体のフレーム時間を増やすことにより、グレースケール精度（すなわち、サブフレーム数）を上げることができる。例えば、８ビット精細度グレースケールに、２kHzサブフレーム速度が使用され、これは、８Hzフレーム速度を与える。５個の最上位データビットが、６４Hzまたはそれ以上でディスプレイに書き込まれ、この速度でデータが更新される。速く動く画像は、少しグレースケールを犠牲にすれば、円滑に動き、一方、静止画像は、８ビットグレースケールを全て表示する。
【００８０】
表１の方法では、時間的にディザを行う方法に基づき、低い周波数で低振幅の色変化を表示する。この様な色は、知覚される明るさの差が小さいので、フリッカは、高い強度の色の間で知覚されるよりも小さくなる。結果的に、表１の方法によれば、高振幅の色変化のフリッカを引き起こすサブフレーム時間においても目に見えるフリッカは発生しない。
【００８１】
表１の方法では、このようにして、フリッカを除きながら、復号されていない２進データが、ディスプレイに書き込まれる。
【００８２】
同期回路４０４は、タイミング信号を、走査駆動回路４２４と、データ駆動回路４２２に供給し、これにより、サブフレームが、連続的にアレイのセルに供給される。例えば、通常のフレーム時間は、要求されるグレースケール精度の、Ｋ個のサブフレームに分割される。ここでＫは、要求されるグレースケール精度であり、また、各サブフレーム時間は、セルの液晶領域の応答時間と、フリッカが知覚される最小切り替え周期と、のいずれか長い方より、はるかに短い時間である。適切な走査信号により、また、１サブフレームの各画素に、データ信号として１ビット値を供給することにより、セルの全てのアレイは、各サブフレームの間に１度更新される。特定のセルに対するＯＮとＯＦＦのサブフレームの適切な組み合わせにより、セルの液晶領域は、所望のグレーレベルを示すＲＭＳ電圧を受ける。
【００８３】
別の方法による構成例
上に述べた実施形態では、水晶またはガラスのような、絶縁基板上に薄膜回路が形成される。本発明は、他の種類の基板上に、他の種類の回路を形成することによっても実現される。
【００８４】
上に述べた実施形態では、液晶が使用され、光透過率を制御する電気光学素子が含まれる。しかし、本発明は、光の放射か、または透過率ではなく反射率を制御する電気光学素子により、または、電界発光ディスプレイ（electroluminescent display）、またはプラズマディスプレイのような、液晶を使用しない電気光学素子によっても実現される。
【００８５】
上に述べたように、本発明は、２レベルデータドライバとバックプレーンスイッチング、または、３または４レベルドライバにより実現される（この場合、バックプレーンスイッチングは不要である）。
【００８６】
上に述べた実施形態では、アレイの一方の側にのみ配置されるデータ駆動回路が含まれる。しかし、本発明は、アレイの２つの対向する側に配置されるデータ駆動回路によっても実現される。
【００８７】
上に述べた実施形態では、アレイの一方の側にのみ配置される走査駆動回路でも実現される。一方で、本発明は、アレイの２つの対向する側に配置される走査駆動回路でも実現される。また、ここに双方とも参照され取り入れられている、同時出願中の、同一人に譲渡された、“Array with Redundant Integrated Self-Testing Scan Drivers”と題する、米国特許出願第０８／５７５，７８４号と、“Array with Reparable  Integrated Scan Drivers”と題する、米国特許出願第０８／５７５，７８５号に記載されている冗長性、試験、修理技術によっても実現される。
【００８８】
上に述べた実施形態では、現在可能な技術により実現できる特定の駆動速度が使用されるが、本発明は、技術が進めばさらに速い駆動速度によっても実現される。また、速い駆動速度によれば、さらに多くのグレースケールレベルが得られる。
【００８９】
上に述べた実施形態では、特定の形状および電気特性を持つ回路が供給されるが、本発明は、異なる形状と異なる回路によっても実現される。
【００９０】
上に述べた実施形態では、特定のプロセスにより特定の材料から製造される特定の厚さの層が含まれるが、ＴＦＴの性能を改善するための薄い半導体と、ゲート酸化層のような、他の厚さ、他の材料と他のプロセスも使用される。また、poly-Siではなく、十分に速いＴＦＴを供給する他の半導体材料が、半導体層に使用され得る。これには、CdSe、SiGe、または、poly-SiとSiGeの複合層が含まれるが、これに制約されるもではない。また、本発明は、広い範囲の他の絶縁ゲート電界効果トランジスタによっても実現される。これには、ＳＯＩ(silicon on insulator)、ＳＯＱ(silicon on quartz)、ＳＯＳ(silicon on sapphire)、バルクシングルクリスタルＭＯＳＦＥＴが含まれるが、これに制約されるものではない。
【００９１】
上に述べた実施形態では、ディスプレイに使用されるライトバルブに適した配置と、透過性のＩＴＯ層が使用されるが、他の応用に使用されるライトバルブのような、他の応用に適した配置や層も使用される。ツイストネマティック液晶のＬＣＤライトバルブであれば、ＶＤＤ≦１２Ｖでの動作に適したアレイが要求され、ＰＤＬＣ、またはコレステリック液晶材であれば、高い電圧での動作に適したアレイが求められる。
【００９２】
上の実施形態では、ゲート電圧がＨのとき、高い導電性を持つエンハンストモードのｎチャネルＴＦＴが使用されるが、ディプリーション（空乏）モードＴＦＴ、またはｐチャネルＴＦＴによる本発明の実現も可能である。
【００９３】
上に述べた実施形態では、セル回路にシングルゲートＴＦＴが使用されるが、本発明は、複数ゲートＴＦＴ、また、ここに全て参照され取り入れられている、同時出願中の、同一人に譲渡された、“Circuitry with Gate Line Crossing Semiconductor Line at Two or More Channels”と題する、米国特許出願第０８／３６７，９８４号や、“Array Having Multiple Channel Structures with Continuously Doped Interchannel Regions”と題する、第０８／５５９，８６２号、“Forming Array Having Multiple Channel Structures with Continuously Doped Interchannel Regions”と題する第０８／５６０，７２４号、に記載されている漏れ電流を減らす技術によっても実現される。
【００９４】
上に述べた実施形態は、ここに双方とも参照され取り入れられている、同時出願中の、同一人に譲渡された、“Array with Metal Scan Lines Controlling Semiconductor Gate Lines”と題する、米国特許出願第０８／５７２，３５７号、“Forming Array with Metal Scan Lines to Control Semiconductor Gate Lines”と題する、第０８／３６７，９８３号、に記載されている発明に従い、半導体ゲート線を制御する金属走査線を持つアレイに実施される。しかし、本発明は、また、他の回路を形成する他の技術によっても実現される。例えば、一回のリソグラフィ操作によりパターンを作成し、同一の金属又は半導体材料に、走査線とゲート領域の双方を形成することによっても実現される。
【００９５】
上に述べた実施形態では、poly-Si ＴＦＴのチャネルとチャネル導線（channel lead）が、同一層に形成されるが、チャネル導線は、チャネルとは異なる層にも形成され得る。
【００９６】
本発明は、多くの方面に応用される。これには、ライトバルブのアレイ、直視型ディスプレイと投射型ディスプレイを含む多くの種類のディスプレイのアレイが含まれる。本発明は、投射型ディスプレイ、ビューファインダ、ＶＲゴーグルなどの高密度アレイを採用する応用に特に適している。
【００９７】
また、本発明は、薄膜化技術に関連し述べられているが、本発明は、単結晶技術によっても実現される。
【００９８】
なお、本発明は、その修正、変更、拡張と共に、多くの実施形態に関連し述べられているが、他の実施、修正、変更、拡張も、本発明の範囲に含まれる。従って、本発明は、ここに含まれる記述、または、図により制限されるものではなく、特許請求の範囲によってのみ規定される。
【符号の説明】
【００９９】
１２  基板
１４  アレイ回路
１６  走査駆動回路
１８  データ駆動回路
２０  セル回路
２２  電気光学素子
２４  データ導線
２６  スイッチング素子
３０  走査線
３２  データ線
１００  ライトバルブ
１０２  基板
１０４  アレイ
１０６  走査駆動シフトレジスタ
１０８  データ駆動シフトレジスタ
１１０  パッド
１１２  バッファ
１２０  パッド
１２２，１２４  ドライバ
１３０  走査線
１３２  データ線
１４０  ＴＦＴ
１４２  電極
１５０  断面の詳細
１５２  液晶領域
１５４  電極
２００  走査駆動回路
２１０，２１２，２１４，２１６  Ｄタイプラッチ
２２０，２２２，２２４，２２６，２３０，２３２，２３４，２３６  ＡＮＤゲート
２４０  インバータ
２４２  バッファ
２６０  段
２６２  Ｄタイプラッチ
２６４，２６６  ＡＮＤゲートドライバ
２７０，２７２  クロックバッファ
３００，３０２  波形
３５０  ｍ番目の走査線
３５２  （ｍ＋１）番目の走査線
３５４  ｎ番目のデータ線
３５６  （ｎ＋１）番目のデータ線
３６０  poly-Siパターン
３６２  第一接続点
３６４  第二接続点
３７０  ゲートパターン
３７２  チャネル
３８０，３８２  分路
４００  ホストマシン
４０２  フレームバッファ
４０４  同期回路
４１０  サブフレームカウンタ
４１４  ディザロジック
４２０  ライトバルブ
４２２  データ駆動回路
４２４  走査駆動回路
４２６  アレイ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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