(57)【特許請求の範囲】
【請求項１】
半導体基板上に形成され、第１及び第２の方向に沿って行列状に配置された複数のメモリセルと、
前記半導体基板上に形成され、前記第２の方向に沿って形成された複数のセンスアンプと、
前記メモリセル上方で、前記第２の方向に延在し、前記第１の方向に並んで配置された複数のワード線と、
前記メモリセル上方で、前記第１の方向に延在し、前記第２の方向に並んで配置された複数のビット線と
を有し、
前記メモリセルの各々は、ゲート電極と前記ゲート電極の一方側に形成される拡散領域であり前記ビット線に接続されるビット線コンタクト領域と前記ゲート電極の他方側に形成される拡散領域とを含むトランジスタと、前記他方側の拡散領域に接続されるキャパシタとを含み、
前記複数のメモリセルは、前記第２の方向に沿って延在する第１の補助ワード線を前記ゲート電極として共有する第１のメモリセル群と、前記第１のメモリセル群と前記第２の方向に隣接して配置され、前記第２の方向に沿って延在する第２の補助ワード線を前記ゲート電極として共有する第２のメモリセル群とを含み、
前記複数のワード線は、前記第１の補助ワード線に接続される第１のワード線と、前記第２の補助ワード線に接続される第２のワード線とを含み、
前記第１のワード線は、前記第１の補助ワード線の一端に配置された第１のワード線コンタクト領域で前記第１の補助ワード線に接続され、
前記第２のワード線は、前記第２の補助ワード線の一端に配置された第２のワード線コンタクト領域で前記第２の補助ワード線に接続され、
前記第１のワード線と前記第２のワード線とが、平面視で前記第１の方向に隣接し、
前記複数のセンスアンプは、第１のセンスアンプを含み、
前記複数のビット線は、前記第１のワード線コンタクト領域を挟み隣接して配置された第１及び第２のビット線を含み、前記第１及び第２のビット線は、共に前記第１のセンスアンプに接続されている
ことを特徴とする半導体記憶装置。
【請求項２】
さらに、前記半導体基板上に、各々が前記第１の方向に延在する第１の部分を含み、前記第１及び第２の方向に沿って行列状に配置された複数の活性領域を有し、
前記活性領域上に、前記ビット線コンタクト領域及び前記他方側の拡散領域が形成され、前記活性領域と前記ゲート電極との交差部に前記トランジスタが形成され、
前記第１のメモリセル群内及び前記第２のメモリセル群内のそれぞれで、前記第１の部分は、前記第２の方向に一定ピッチで並び、メモリセル群内で前記第２の方向に隣接する前記第１の部分間の間隔に比べて、メモリセル群が異なって前記第２の方向に隣接する前記第１の部分間の間隔が広い請求項１に記載の半導体記憶装置。
【請求項３】
前記活性領域上で前記ビット線コンタクト領域を挟んで両側に前記メモリセルが形成され、
前記複数のメモリセルは、前記第２の方向に沿って延在する第３の補助ワード線を前記ゲート電極として共有する第３のメモリセル群を含み、
前記複数のワード線は、前記第３の補助ワード線に接続される第３のワード線を含み、
前記第３のワード線は、前記第３の補助ワード線の一端に配置された第３のワード線コンタクト領域で前記第３の補助ワード線に接続され、
前記ビット線コンタクト領域を挟んで一方側に前記第１のメモリセル群が配置され、他方側に前記第３のメモリセル群が配置され、前記第１のワード線コンタクト領域と前記第３のワード線コンタクト領域とは、前記第２の方向について、互いに補助ワード線の逆側の端に配置されている請求項２に記載の半導体記憶装置。
【請求項４】
前記複数のセンスアンプは、第２のセンスアンプを含み、
前記複数のビット線は、共に前記第２のセンスアンプに接続される第３及び第４のビット線を含み、途中で配列を変更するツイスト構造を有し、前記ツイスト構造の一方側では、前記第３及び第４のビット線が、前記ゲート電極の一端に配置されたワード線コンタクト領域を挟んで隣接する配置ではなく、前記ツイスト構造の他方側で、前記第３及び第４のビット線が、前記ゲート電極の一端に配置されたワード線コンタクト領域を挟んで隣接する請求項１〜３のいずれか１項に記載の半導体記憶装置。
【請求項５】
前記キャパシタは対向電極を含み、
前記活性領域は、前記第１の方向に延在する前記第１の部分から屈曲した第２の部分を含み、前記第２の部分が、前記対向電極の下方に配置される請求項２または３に記載の半導体記憶装置。
【請求項６】
半導体基板上に形成され、第１及び第２の方向に沿って行列状に配置された複数のメモリセルと、
前記半導体基板上に形成され、前記第２の方向に沿って形成された複数のセンスアンプと、
前記メモリセル上方で、前記第２の方向に延在し、前記第１の方向に並んで配置された複数のワード線と、
前記メモリセル上方で、前記第１の方向に延在し、前記第２の方向に並んで配置された複数のビット線と
を有し、
前記メモリセルの各々は、ゲート電極と前記ゲート電極の一方側に形成される拡散領域であり前記ビット線に接続されるビット線コンタクト領域と前記ゲート電極の他方側に形成される拡散領域とを含むトランジスタと、前記他方側の拡散領域に接続されるキャパシタとを含み、
前記複数のメモリセルは、前記第２の方向に沿って延在する第１の補助ワード線を前記ゲート電極として共有する第１のメモリセル群と、前記第１のメモリセル群と前記第２の方向に隣接して配置され、前記第２の方向に沿って延在する第２の補助ワード線を前記ゲート電極として共有する第２のメモリセル群とを含み、
前記複数のワード線は、前記第１の補助ワード線に接続される第１のワード線と、前記第２の補助ワード線に接続される第２のワード線とを含み、
前記第１のワード線は、前記第１の補助ワード線の一端に配置された第１のワード線コンタクト領域で前記第１の補助ワード線に接続され、
前記第２のワード線は、前記第２の補助ワード線の一端に配置された第２のワード線コンタクト領域で前記第２の補助ワード線に接続され、
前記複数のセンスアンプは、第１のセンスアンプを含み、
前記複数のビット線は、前記第１のワード線コンタクト領域を挟み隣接して配置された第１及び第２のビット線を含み、前記第１及び第２のビット線は、共に前記第１のセンスアンプに接続され、
さらに、前記半導体基板上に、各々が前記第１の方向に延在する第１の部分を含み、前記第１及び第２の方向に沿って行列状に配置された複数の活性領域を有し、
前記活性領域上に、前記ビット線コンタクト領域及び前記他方側の拡散領域が形成され、前記活性領域と前記ゲート電極との交差部に前記トランジスタが形成され、
前記第１のメモリセル群内及び前記第２のメモリセル群内のそれぞれで、前記第１の部分は、前記第２の方向に一定ピッチで並び、メモリセル群内で前記第２の方向に隣接する前記第１の部分間の間隔に比べて、メモリセル群が異なって前記第２の方向に隣接する前記第１の部分間の間隔が広く、
前記キャパシタは対向電極を含み、
前記活性領域は、前記第１の方向に延在する前記第１の部分から屈曲した第２の部分を含み、前記第２の部分が、前記対向電極の下方に配置され、
前記第１のメモリセル群内で前記第２の方向に並ぶ前記活性領域ごとに、前記第２の部分の屈曲箇所の前記第１の方向の位置がずれている半導体記憶装置。
【請求項７】
前記対向電極の下方に、複数の前記活性領域の前記第２の部分が、一定ピッチで配置されている請求項６に記載の半導体記憶装置。
【請求項８】
前記第１のメモリセル群に接続されるビット線の数、及び前記第２のメモリセル群に接続されるビット線の数が、それぞれ４本である請求項１〜７のいずれか１項に記載の半導体記憶装置。
【請求項９】
半導体基板に素子分離溝を形成して、第１の方向に延在する第１の部分を含み、前記第１の方向及び第２の方向に沿って行列状に配置される複数の活性領域を画定する工程であって、前記活性領域各々にトランジスタ領域とキャパシタ領域とを設定し、前記複数の活性領域のうち、前記第２の方向に沿って配列する一群の活性領域を第１の活性領域群とし、前記第１の活性領域群に隣接して、前記第２の方向に沿って配列する一群の活性領域を第２の活性領域群とする工程と、
前記素子分離溝に絶縁部材を埋め込んで、前記活性領域各々の周囲に素子分離絶縁膜を形成する工程と、
前記活性領域各々のキャパシタ領域に対応する側壁の少なくとも一部が露出するように、前記活性領域各々の周囲に形成された前記素子分離絶縁膜の一部を除去する工程と、
前記活性領域各々の表面上および側壁上に、誘電体膜及び導電膜を形成する工程と、
前記導電膜をエッチングして、前記活性領域各々のトランジスタ領域上およびキャパシタ領域上に、それぞれゲート電極および対向電極を残す工程であって、前記第１の活性領域群における活性領域各々のトランジスタ領域に跨る第１のゲート電極、および、前記第２の活性領域群における活性領域各々のトランジスタ領域に跨り、前記第１のゲート電極とは分断された第２のゲート電極を残す工程と、
前記ゲート電極と前記対向電極とを覆って、下層層間絶縁膜を形成する工程と、
前記下層層間絶縁膜上に、前記第１の方向に延在し、共通のセンスアンプに接続される一対のビット線を複数形成する工程であって、少なくとも、前記複数の対ビット線のうちの１つの対ビット線を、前記第１のゲート電極の一端に設けられるコンタクト部を挟むように形成し、他の対ビット線を、前記第２のゲート電極の一端に設けられるコンタクト部を挟むように形成する工程と、
前記複数の対ビット線上に、上層層間絶縁膜を形成する工程と、
前記上層層間絶縁膜上に、前記第２の方向に延在する複数のワード線を形成する工程であって、少なくとも、前記複数のワード線のうちの１つのワード線である第１のワード線を、前記第１のゲート電極のコンタクト部と電気的に接続し、前記第１のワード線と前記第１の方向に隣接する第２のワード線を、前記第２のゲート電極のコンタクト部と電気的に接続する工程と、
を含む半導体記憶装置の製造方法。
【請求項１０】
前記活性領域は、前記第１の方向に延在する前記第１の部分から屈曲した第２の部分を含み、前記第２の部分が、前記対向電極の下方に配置され、
前記第１のメモリセル群内で前記第２の方向に並ぶ前記活性領域ごとに、前記第２の部分の屈曲箇所の前記第１の方向の位置がずれている請求項９に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランジスタとキャパシタを有するメモリセルを備えた半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
１トランジスタ／１キャパシタ構成のダイナミックランダムアクセスメモリセル（ＤＲＡＭ）は、アクセストランジスタの一方の電流端子がビット線に接続され、他方の電流端子がキャパシタの蓄積電極に接続される。通常、１つの活性領域上に２本のゲート電極を配置して、中間、両側に３つのソース／ドレイン領域を形成して２つのトランジスタを形成し、中間のソース／ドレイン領域を共通のビット線接続領域とし、両側のソース／ドレイン領域をそれぞれキャパシタに接続して２つのメモリセルを形成する。行列状に配置したメモリセルに対して、例えば列方向に延在するワード線を配置し、行方向に延在するビット線を配置する。
【０００３】
オープンビット線構成では、異なるメモリセルエリアの２本のビット線をセンスアンプに接続する。メモリセル当りの占有面積を小さくできるメリットがあるが、１つのメモリセルエリアで発生したノイズはビット線対の一方にしか乗らないため、ノイズに対して弱い。フォールデッドビット線構成では、同一のメモリセルエリアに配置した２本のビット線をセンスアンプに接続し、記憶内容を読み出すメモリセルを一方のビット線に接続し、他方のビット線（参照ビット線）には記憶内容を読み出すメモリセルは接続しない。対象とするメモリセルエリアで発生したノイズはビット線対の両方に乗るため、ノイズに強いが、占有面積が大きくなり易い。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１１−２６５９９５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、メモリセル当りの占有面積を増加させずに、ノイズに対して強い耐性を有するメモリ回路を含む半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００６】
本発明の一観点によれば、半導体基板上に形成され、第１及び第２の方向に沿って行列状に配置された複数のメモリセルと、前記半導体基板上に形成され、前記第２の方向に沿って形成された複数のセンスアンプと、前記メモリセル上方で、前記第２の方向に延在し、前記第１の方向に並んで配置された複数のワード線と、前記メモリセル上方で、前記第１の方向に延在し、前記第２の方向に並んで配置された複数のビット線と、を有し、前記メモリセルの各々は、ゲート電極と前記ゲート電極の一方側に形成される拡散領域であり前記ビット線に接続されるビット線コンタクト領域と前記ゲート電極の他方側に形成される拡散領域とを含むトランジスタと、前記他方側の拡散領域に接続されるキャパシタとを含み、前記複数のメモリセルは、前記第２の方向に沿って延在する第１の補助ワード線を前記ゲート電極として共有する第１のメモリセル群と、前記第１のメモリセル群と前記第２の方向に隣接して配置され、前記第２の方向に沿って延在する第２の補助ワード線を前記ゲート電極として共有する第２のメモリセル群とを含み、前記複数のワード線は、前記第１の補助ワード線に接続される第１のワード線と、前記第２の補助ワード線に接続される第２のワード線とを含み、前記第１のワード線は、前記第１の補助ワード線の一端に配置された第１のワード線コンタクト領域で前記第１の補助ワード線に接続され、前記第２のワード線は、前記第２の補助ワード線の一端に配置された第２のワード線コンタクト領域で前記第２の補助ワード線に接続され、前記第１のワード線と前記第２のワード線とが、平面視で前記第１の方向に隣接し、前記複数のセンスアンプは、第１のセンスアンプを含み、前記複数のビット線は、前記第１のワード線コンタクト領域を挟み隣接して配置された第１及び第２のビット線を含み、前記第１及び第２のビット線は、共に前記第１のセンスアンプに接続されていることを特徴とする半導体記憶装置、が提供される。
【発明の効果】
【０００７】
メモリセル当りの占有面積を増加させずに、ノイズに対する耐性を向上させることが可能になる。
【図面の簡単な説明】
【０００８】
【図１】図１Ａは、本発明の第１の実施例によるメモリ混載ロジック半導体装置の概略構成を示す平面図であり、図１Ｂは、メモリ回路ＭＧの構成例を示す平面図であり、図１Ｃは、メモリセル群の等価回路である。
【図２】図２Ａは、メモリセル群内の平面配置の例を示す平面図、図２Ｂは、図２Ａのメモリセル群の一部を示す平面図、図２Ｃは、図２ＢのＩＩＣ−ＩＩＣ線に沿う活性領域の長さ方向の断面図、図２Ｄは、図２ＢのＩＩＤ−ＩＩＤ線に沿うキャパシタ部の活性領域幅方向に沿う断面図である。
【図３−１】図３Ａ〜図３Ｃは、メモリセルアレイ上方の配線構造の製造工程を示す半導体基板の平面図である。
【図３−２】図３Ｄ〜図３Ｆは、メモリセルアレイ上方の配線構造の製造工程を示す半導体基板の平面図である。
【図３−３】図３Ｇは、メモリセルアレイ上方の配線構造の製造工程を示す半導体基板の平面図である。
【図４−１】図４Ａは、メモリセルの平面図、図４Ｂ〜図４Ｄは、メモリセルの製造工程を示す半導体基板の断面図である。
【図４−２】図４Ｅ〜図４Ｈは、メモリセルの製造工程を示す半導体基板の断面図である。
【図４−３】図４Ｉ〜図４Ｌは、メモリセルの製造工程を示す半導体基板の断面図である。
【図５】図５は、第１の実施例のメモリセルアレイの平面図である。
【図６】図６は、第１の実施例の変形例（ビット線のツイスト構造）を示す等価回路図である。
【図７】図７Ａは、第２の実施例のメモリセルアレイの平面図であり、図７Ｂは、図７Ａのメモリセルアレイの１セル分を示す平面図である。
【図８】図８Ａは、比較例のメモリセルアレイの平面図であり、図８Ｂは、図８Ａのメモリセルアレイの１セル分を示す平面図である。
【発明を実施するための形態】
【０００９】
図１Ａは、本発明の第１の実施例によるメモリ混載ロジック半導体装置ＩＣの構成を示す概略平面図である。半導体装置ＩＣの周辺部には入出力回路Ｉ／Ｏが配置され、中央部にメモリ回路ＭＧを分散配置した論理回路ＬＧが配置されている。
【００１０】
図１Ｂは、メモリ回路ＭＧの構成例を示す。ワードデコーダＤＣの両側にセンスアンプＳＡを分散配置したメモリセル群ＭＣＧが配置され、一端（図では下端）にセカンドアンプＡＭと入出力・アドレスコントローラＩ／Ｏ・ＡＤＣが配置されている。
【００１１】
図１Ｃは、メモリセル群ＭＣＧの等価回路を示す。メモリセルＭＣが行列状に配置されてメモリセルアレイが形成されている。各メモリセルＭＣは、１つのアクセストランジスタＴｒと１つのキャパシタＣａｐで形成される１トランジスタ／１キャパシタ構成である。各アクセストランジスタＴｒは、ビット線ＢＬに接続された一方のソース／ドレイン領域と、ワード線ＷＬに接続されたゲート電極ＧＥとを有する。各キャパシタＣａｐは、アクセストランジスタＴｒの他方のソース／ドレイン領域に接続された蓄積電極を有する。
【００１２】
ワード線ＷＬは、垂直方向（列方向）に延在し、水平方向（行方向）に並んで複数配置されている。ビット線ＢＬは、水平方向に延在し、垂直方向に並んで複数配置されている。センスアンプＳ／Ａへの入力前にビット線のクロス配線が形成され、ビット線ＢＬｉと、ビット線ＢＬｉに対応する参照ビット線／ＢＬｉとが、共通のセンスアンプＳ／Ａｉに接続される。なお、配線構造について説明する場合、参照ビット線も含めてビット線と呼ぶこともある。なお、ビット線は、クロス配線部分を除き全体として、水平方向に延在している。
【００１３】
メモリセルアレイは垂直方向に複数の区画に分割され、各区画は垂直方向に４つずつのメモリセルＭＣを含む。ビット線ＢＬ１〜ＢＬ４に接続されるメモリセルＭＣ１〜ＭＣ４を含む第１種の区画と、これらのビット線に対応する参照ビット線／ＢＬ４〜／ＢＬ１に接続されるメモリセル／ＭＣ４〜／ＭＣ１を含む第２種の区画が、交互に並んでいる。
【００１４】
区画内の垂直方向に並ぶ４つのアクセストランジスタＴｒのゲート電極ＧＥが、連続したポリシリコン膜で形成されている（ゲート電極ＧＥは、区画間で分断されている）。第１種及び第２種の区画のゲート電極ＧＥは、交互に２本のメタルワード線（ＷＬ１、ＷＬ２等）に接続される。第１種の区画と第２種の区画の間でゲート電極ＧＥを分断することにより、フォールデッドビット線方式のメモリ回路となっている。ワード線ＷＬが、ワード線コンタクト領域ＷＣでゲート電極ＧＥに接続され、ワード線コンタクト領域ＷＣは、各ゲート電極ＧＥの端部に設けられている。
【００１５】
例えば、４つのメモリセルＭＣ１〜ＭＣ４で形成されるメモリセル群は、垂直方向に延在するゲート電極（補助ワード線）ＡＷ１を共有する。そして、このメモリセル群の垂直方向上側に隣接する４つのメモリセルで形成されるメモリセル群は、垂直方向に延在するゲート電極（補助ワード線）ＡＷ２を共有する。補助ワード線ＡＷ１が、補助ワード線ＡＷ１の一端（下端）に配置されたワード線コンタクト領域ＷＣ１でワード線ＷＬ１に接続され、補助ワード線ＡＷ２が、補助ワード線ＡＷ２の一端（下端）に配置されたワード線コンタクト領域ＷＣ２でワード線ＷＬ２に接続されている。
【００１６】
ワード線コンタクト領域ＷＣを挟み隣接する２本のビット線が、ビット線ＢＬｉと参照ビット線／ＢＬｉの対をなし、共通のセンスアンプＳ／Ａｉに接続されるよう配置されている。例えば、ビット線ＢＬ４と参照ビット線／ＢＬ４とが、ワード線コンタクト領域ＷＣ１を挟んで隣接し、共通のセンスアンプＳ／Ａ４に接続されている。
【００１７】
ワード線コンタクト領域ＷＣを挟み隣接する２本のビット線は、このワード線コンタクト領域ＷＣでの電圧変化に起因するノイズの影響を受けやすい。しかし、上述のような配置では、ビット線ＢＬｉとその参照ビット線／ＢＬｉとがほぼ同程度のノイズを受けることにより、ノイズを受けてもビット線ＢＬｉとその参照ビット線／ＢＬｉとの電圧差には影響が少ないため、センシングでのノイズを抑制できる。
【００１８】
図２Ａは、第１の実施例のメモリセルアレイの平面配置を示す。図２Ｂはその一部を示す。複数の細長い活性領域ＡＲが、行列状に配置されている。活性領域ＡＲは、長さ方向を水平方向（行方向）に向け、水平方向位置を揃えて垂直方向（列方向）に配列されて列をなし、活性領域ＡＲの列が、行方向に並んでいる。行方向に並ぶ活性領域ＡＲは、垂直方向位置を揃えている。
【００１９】
各活性領域ＡＲは、中央にビット線コンタクト領域ＢＣを有し、両側にそれぞれトランジスタ部Ｔｒとキャパシタ部Ｃａｐを有するメモリセルＭＣを備える。ビット線コンタクト領域ＢＣの左右両側に、トランジスタのゲート電極ＧＥが配置され、活性領域ＡＲとの交差部でトランジスタＴｒを形成する。上述のように、ゲート電極ＧＥは、区画内で垂直方向に並ぶ４つのトランジスタで連続的に形成されており、各ゲート電極ＧＥは、一方の垂直方向端部にワード線コンタクト領域ＷＣを有する。
【００２０】
ビット線コンタクト領域ＢＣに対し一方側のゲート電極ＧＥと、他方側のゲート電極ＧＥとでは、相互に逆側の端部にワード線コンタクト領域ＷＣが配置されている。例えば、メモリセルＭＣ１〜ＭＣ４とビット線コンタクト領域ＢＣに対し反対側に配置される４つのメモリセルで形成されるメモリセル群は、ゲート電極（補助ワード線）ＡＷ３´を共有する。メモリセルＭＣ１〜ＭＣ４で形成されるメモリセル群に共有される補助ワード線ＡＷ１上のワード線コンタクト領域は、補助ワード線ＡＷ１の下端に配置され、補助ワード線ＡＷ３´上のワード線コンタクト領域は、補助ワード線ＡＷ３´の上端に配置されている。
【００２１】
なお、水平方向の繰り返し構造により、補助ワード線ＡＷ３´へのワード線接続構造は、図１Ｃにおける補助ワード線ＡＷ３へのワード線ＷＬ３の接続構造と同様となる。図１Ｃで、補助ワード線ＡＷ３が、補助ワード線ＡＷ３の上端に配置されたワード線コンタクト領域ＷＣ３でワード線ＷＬ３に接続されている。
【００２２】
区画が異なって（メモリセル群が異なって）垂直方向に隣接する活性領域ＡＲ同士の間隔（図示の例では、メモリセルＭＣ１〜ＭＣ４で形成されるメモリセル群の下端のメモリセルＭＣ４の活性領域ＡＲと、そのメモリセル群の下側に隣接するメモリセル群の上端のメモリセル／ＭＣ４の活性領域ＡＲとの間隔）は、ゲート電極ＧＥを分断でき、ワード線コンタクト領域ＷＣが配置できる程度に広く確保されている。区画内では（メモリセル群内では）、活性領域ＡＲが垂直方向に一定ピッチ(例えば最小ピッチ)で並んでおり、高い密度でメモリセルを配置できる。
【００２３】
隣接する２列の活性領域ＡＲの両方の端部に重なるように、キャパシタ部Ｃａｐの対向電極ＣＥが形成されている。ある活性領域列の一方側に配置されるメモリセルＭＣのキャパシタ部Ｃａｐと、この活性領域列に一方側で隣接する活性領域列の他方側に配置されるメモリセルＭＣのキャパシタ部Ｃａｐとで、対向電極ＣＥが共通となっている。
【００２４】
図２Ｂは、列方向に並んだ２つのメモリセル部分の平面図である。活性領域ＡＲは、その長さ方向の約半分、中央のビット線コンタクト領域ＢＣから一方の端部までが図示されている。図２Ｃは、図２ＢのＩＩＣ−ＩＩＣ線に沿う活性領域の長さ方向断面図であり、図２Ｄは、図２ＢのＩＩＤ−ＩＩＤ線に沿うキャパシタ部の活性領域幅方向断面図である。
【００２５】
図２Ｃに示すように、シリコン基板１に形成したｐ型（ｐ型のセルではｎ型）の活性領域ＡＲのほぼ中央に形成された、一方のｎ型（ｐ型のセルではｐ型）拡散領域が、ビット線コンタクト領域ＢＣとなる。
【００２６】
ビット線コンタクト領域ＢＣの右側に、ゲート絶縁膜３ｔとゲート絶縁膜３ｔ上に形成されたゲート電極４ｔとを含む絶縁ゲート電極が形成されている。絶縁ゲート電極の右側に形成された、他方のｎ型（ｐ型のセルではｐ型）拡散領域７が、キャパシタに接続される。
【００２７】
より詳細には、ゲート絶縁膜３ｔ、ゲート電極４ｔの積層を含む絶縁ゲート電極を形成し、その両側の活性領域に、ｎ型（ｐ型のセルではｐ型）不純物をイオン注入して、ビット線コンタクト側エクステンション５及びキャパシタ側エクステンション７を形成する。そして、ゲート電極４ｔ側壁上のサイドウォールスペーサ６ｔ、及びキャパシタ側エクステンション７を覆う絶縁膜６ｃを形成した後のイオン注入で、低抵抗のビット線コンタクト領域ＢＣを形成する。
【００２８】
キャパシタ側拡散領域７のゲート電極４ｔと逆側には、キャパシタ誘電体膜３ｃ、対向電極４ｃが配置される。ビット線コンタクト領域ＢＣ、ゲート電極４ｔ、対向電極４ｃの上には、Ｃｏ−Ｓｉ、またはＮｉ−Ｓｉのようなシリサイド領域８が形成される。メモリセルを覆う下層層間絶縁膜９を堆積した後、ビット線コンタクト領域ＢＣを露出するコンタクト孔がエッチングされ、タングステンプラグなどの導電性プラグ１０が埋め込まれる。
【００２９】
図２Ｄに示すように、活性領域ＡＲの周囲にはトレンチが形成され、シャロートレンチアイソレーション（ＳＴＩ）用の絶縁膜２が埋め込まれている。キャパシタ領域では、ＳＴＩ絶縁膜２をエッチバックし、底部に素子分離に必要な厚さを残すとともに、活性領域の側壁を露出する凹部が形成されている。活性領域表面、及び凹部に露出した活性領域側壁にキャパシタ誘電体膜３ｃが形成される。キャパシタ誘電体膜３ｃ上に対向電極４ｃが形成される。ゲート電極同様、対向電極表面にもシリサイド層８が形成される。キャパシタ動作としては、キャパシタ部がトランジスタ的にＯＮするのに十分な電圧を対向電極４ｃに印加することでチャネルを誘起し、チャネルと対向電極との間で容量を作り出す。
【００３０】
図３Ａ〜図３Ｇは、第１の実施例のメモリセルアレイ上方の配線構造の主要製造工程を示す半導体基板の概略平面図である。
【００３１】
図３Ａは、半導体基板に活性領域ＡＲを画定する素子分離領域ＩＳＯを形成し、対向電極ＣＥの領域をエッチバックし、絶縁膜、ポリシリコン膜を積層し、ポリシリコン膜をパターニングして、ゲート電極ＧＥと対向電極ＣＥを形成した状態を示す。ゲート電極ＧＥは４つのトランジスタ分が連続して形成されている。
【００３２】
図３Ｂに示すように、ゲート電極ＧＥと対向電極ＣＥを覆って下層層間絶縁膜を形成し、ビット線コンタクト領域ＢＣ上、及びワード線コンタクト領域ＷＣ上の下層層間絶縁膜をエッチングして、ビット線コンタクト孔ＢＣＨ、及びワード線コンタクト孔ＷＣＨを形成する。
【００３３】
図３Ｃに示すように、下層層間絶縁膜上に第１メタル配線層を形成し、第１メタル配線層をパターニングして、ビット線コンタクト領域ＢＣで活性領域ＡＲに接続されたビット線ＢＬ１〜ＢＬ４及び／ＢＬ１〜／ＢＬ４を形成する。同時に、ワード線コンタクト領域ＷＣに接続された第１ワード補助配線ＷＳ１を形成する。図示の例で、ビット線ＢＬ４が、その参照ビット線／ＢＬ４と、ワード線コンタクト領域ＷＣを挟んで（ゲート電極ＧＥの端部を挟んで）配置される。
【００３４】
例えば、ＴｉＮ層、Ａｌ層、ＴｉＮ層を積層して第１メタル配線層を形成し、フォトリソグラフィとドライエッチングにより、ビット線ＢＬ及び第１ワード補助配線ＷＳ１をパターニングする。
【００３５】
図３Ｄに示すように、ビット線ＢＬ及び第１ワード補助配線ＷＳ１を第１層間絶縁膜で覆い、第１ワード補助配線ＷＳ１に達するワード線コンタクト孔ＷＣＨをエッチングする。図３Ｂと同様の工程である。
【００３６】
図３Ｅに示すように、第１層間絶縁膜上に第２メタル配線層を形成し、第２メタル配線をパターニングして、第１ワード補助配線ＷＳ１に接続された第２ワード補助配線ＷＳ２を形成する。次に、第２ワード補助配線ＷＳ２を第２層間絶縁膜で覆い、第２ワード補助配線ＷＳ２に達するワード線コンタクト孔ＷＣＨをエッチングする。
【００３７】
図３Ｆに示すように、第２層間絶縁膜上に第３メタル配線層を形成し、第３メタル配線層をパターニングして、第２ワード補助配線ＷＳ２に接続されたワード線ＷＬを形成する。ワード線ＷＬは、２段のワード補助配線ＷＳ２及びＷＳ１を介してトランジスタのゲート電極ＧＥに接続される。
【００３８】
なお、図１Ｃの等価回路に示したように、ビット線ＢＬ及び参照ビット線／ＢＬのセンスアンプＳ／Ａへの接続には、クロス配線が用いられる。クロス配線は、例えば第２メタル配線層を用いて形成することができる。
【００３９】
図３Ｇに示すように、第１メタル配線層のビット線の、メモリセル側部分ＢＬＣとセンスアンプ側部分ＢＬＡを接続するように、第２メタル配線層の補助ビット線ＣＷを形成して、メモリセル側部分ＢＬＣをセンスアンプＳ／Ａに接続するビット線クロス配線を形成する。なお、クロス配線が不要なビット線はそのままセンスアンプＳ／Ａに接続することができる。
【００４０】
次に、図２Ａ〜図２Ｄを参照して説明したメモリセルについて、さらに製造工程を説明する。
【００４１】
図４Ａは、図２Ｂ同様のメモリセル部の一部平面図である。縦方向に並んだ２つの活性領域ＡＲ、ビットコンタクト領域ＢＣ、トランジスタ部のゲート電極ＧＥ、キャパシタ部の対向電極ＣＥが示されている。各活性領域は、例えば７０ｎｍ〜１１０ｎｍ程度の幅、１０００ｎｍ〜２０００ｎｍ程度の長さを有する。活性領域ＡＲの周囲は、ＳＴＩの分離領域ＩＳＯである。幅方向の活性領域間のＳＴＩの寸法は、例えば７０ｎｍ〜１１０ｎｍ程度であり、長さ方向の活性領域間のＳＴＩの寸法も、例えば７０ｎｍ〜１１０ｎｍ程度である。Ａ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線は３つの断面方向を示す。以下、各図にこれら３方向の断面図を示す。
【００４２】
図４Ｂに示すように、シリコン基板１の表面を熱酸化し、厚さ５ｎｍ〜２０ｎｍのバッファ酸化膜２１を形成し、その上に例えばソースガスとしてシラン系ガスとアンモニアを用い、厚さ５０ｎｍ〜２００ｎｍの窒化シリコン膜２２を６００℃〜８００℃の熱−化学気相堆積（ＣＶＤ）で堆積する。この段階ではシリコン基板は全面同一構造である。
【００４３】
図４Ｃに示すように、窒化シリコン膜２２上に、活性領域形状のレジストパターンＲＰ１を形成し、窒化シリコン膜２２、酸化シリコン膜２１を、例えば、テトラフルオロカーボン（ＣＦ４）をエッチングガスとしたドライエッチングでパターニングしてハードマスクを形成する。この段階でレジストパターンＲＰ１を除去して、ハードマスクのみを残してもよい。マスクから露出したシリコン基板を例えば臭化水素（ＨＢｒ）と塩素（Ｃｌ２）をエッチングガスとしてドライエッチングし、活性領域ＡＲを取り囲む、深さ１５０ｎｍ〜３５０ｎｍ程度のトレンチＴを形成する。レジストパターンが残っている場合は、レジスト除去液、アッシング等により除去する。Ｃ−Ｃ断面に示すように、トレンチＴの深さは、活性領域ＡＲの幅よりも大きいことが望ましく、例えばＡＲの幅の２倍以上がよい。
【００４４】
図４Ｄに示すように、必要に応じて、露出したシリコン表面に厚さ２ｎｍ〜１０ｎｍ程度の酸化シリコン膜ライナ２３を熱酸化で形成し、その上にシラン系ガスと酸素を用いた高密度プラズマ（ＨＤＰ）ＣＶＤでＨＤＰ酸化シリコン膜を、又はテトラエトキシシラン（ＴＥＯＳ）と酸素を用いたＣＶＤによりＴＥＯＳ酸化シリコン膜（以下単に酸化シリコン膜２と呼ぶ）を堆積し、トレンチを埋め戻す。上方より化学機械研磨（ＣＭＰ）を行い、ＣＭＰストッパとして機能する窒化シリコン膜２２を露出する。以下、酸化シリコン膜ライナ２３は図示を省略する。  
【００４５】
図４Ｅに示すように、図４Ａに示した対向電極ＣＥとほぼ同一形状の開口を有するレジストパターンＲＰ２を形成し、例えばヘキサフルオロブタジェン（Ｃ４Ｆ６）をエッチングガスとして、開口内に露出した酸化シリコン膜２を、底部に素子分離に必要な厚さ５０ｎｍ〜１５０ｎｍを残して、エッチングし、活性領域の側壁を露出する。このエッチングにおいて、窒化シリコン膜２２はエッチングマスクとして機能する。その後、レジストパターンＲＰ２は除去する。
【００４６】
図４Ｆに示すように、燐酸又は燐酸とフッ酸の混合溶液でボイルすることにより窒化シリコン膜２２をウォッシュアウトする。さらに希フッ酸又は上記混合溶液で酸化シリコン膜２１もウォッシュアウトする。酸化シリコン膜２も若干エッチされるが、その大部分は残る。  
【００４７】
図４Ｇに示すように、露出したシリコン表面を熱酸化し、イオン注入用の犠牲酸化シリコン膜２４を厚さ５ｎｍ〜１０ｎｍ程度形成する。
【００４８】
図４Ｈに示すように、犠牲酸化シリコン膜２４を介して、加速エネルギを変えた複数回のｐ型不純物（ｐ型のセルではｎ型不純物）のイオン注入をシリコン基板に行ない、ｐ型ウェルＰＷ（ｐ型セルではｎ型ウェルＮＷ）を形成する。その後、犠牲酸化シリコン膜２４は除去する。
【００４９】
図４Ｉに示すように、露出したシリコン表面を清浄化、熱酸化して、厚さ２ｎｍ〜７ｎｍ程度のゲート酸化膜３を形成する。ゲート酸化膜３の上に、基板温度４００℃〜７５０℃、シラン系ガスと水素を用いた熱ＣＶＤにより多結晶シリコン膜４を厚さ７０ｎｍ〜１５０ｎｍ程度堆積する。アモルファスシリコンを堆積させた後、熱処理を行なって結晶化を行ってもよい。
【００５０】
多結晶シリコン膜４の上にゲート電極及び対向電極の形状のレジストパターンＲＰ３を形成する。対向電極用パターンはキャパシタ用凹部形成用開口とほぼ同じ寸法である。なお、多結晶シリコン膜４の厚さは、トレンチＴを埋め戻せるように選択するのが好ましい。レジストパターンＲＰ３をエッチングマスクとし、多結晶シリコン膜４をエッチングし、ゲート電極及び対向電極をパターニングする。その後、レジストパターンＲＰ３を除去する。なお、レジストパターンの下に窒化シリコン膜などを形成し、ハードマスクを形成してもよい。
【００５１】
図４Ｊに示すように、ゲート電極４ｔ（ＧＥ）、対向電極４ｃ（ＣＥ）をマスクとしてＡｓ等のｎ型不純物（ｐ型のセルではＢ等のｐ型不純物）をイオン注入し、エクステンション５、７を形成する。キャパシタ側エクステンション７をレジストマスクで覆い、斜めイオン注入によりＩｎ等のｐ型不純物をイオン注入して、ｎ型エクステンション５を囲むｐ型ポケット領域Ｐｋｔを形成してもよい（ｐ型のセルでは、Ｐ等のｎ型不純物をイオン注入してｎ型ポケット領域を形成してもよい）。ポケット領域はウェルと同導電型なので、以下図示は省略する。対向電極ＣＥに覆われたキャパシタ部の活性領域にはイオン注入は行なわれない。９００℃〜１１００℃、１秒以下の短時間から１５秒程度までの急速熱アニール（ＲＴＡ）を行ない、注入した不純物を活性化する。
【００５２】
図４Ｋに示すように、ゲート電極４ｔ、対向電極４ｃを覆って半導体基板上に酸化シリコン、窒化シリコン等の絶縁膜を厚さ３０ｎｍ〜８０ｎｍ程度堆積する。ゲート電極４ｔと対向電極４ｃとの間のエクステンション７は、レジストパターンＲＰ４で覆う。リアクティブイオンエッチング等の異方性エッチングを行って、ゲート電極４ｔのビット線コンタクト側の側壁上にサイドウォールスペーサ６ｔを残すとともに、キャパシタ側のエクステンション７を覆う絶縁膜６ｃを残す。その後、レジストパターンＲＰ４を除去する。なお、積層サイドウォールスペーサなど公知の他の構成のサイドウォールスペーサを形成してもよい。  
【００５３】
図４Ｌに示すように、サイドウォールスペーサ６ｔ及び絶縁膜６ｃもマスクとし、Ｐ等のｎ型不純物をイオン注入し（ｐ型のセルではＢ等のｐ型不純物をイオン注入し）、低抵抗のビット線コンタクト領域ＢＣを形成する。必要に応じて活性化処理を行なう。シリコン表面の酸化膜を除去した後、基板表面にＣｏ膜またはＮｉ膜をスパッタリング等で形成し、熱処理してシリサイド化反応を生じさせ、未反応部をウォッシュアウトし、必要に応じて再度熱処理してシリサイド膜８を形成する。  
【００５４】
このようにして、メモリセルが形成される。ＣＭＯＳロジック回路と集積する場合は、ロジック回路のＮＭＯＳ（ｐ型のセルではＰＭＯＳ）トランジスタとメモリセルのアクセストランジスタとを共通工程で形成できる。本実施例では、キャパシタ領域に形成されたポリシリコン層４ｃに所定の電位を印加して、シリコン基板表面にチャネルを形成することによって、トランジスタとキャパシタが接続される。他の方法として、キャパシタ領域のシリコン基板表面に、トランジスタのソース／ドレインと電気的接続がなされるように不純物注入を行ってもよい。その後、メモリセル（及びロジック回路のＭＯＳトランジスタ）を覆うように下層層間絶縁膜を形成し、コンタクト孔をエッチングし、導電性プラグを埋め込んで、図２Ｃに示すような構造を得る。
【００５５】
さらに、例えば特開２００４−１７２５９０号（ＵＳＰ６，９４９，８３０）の実施例の爛に開示された工程により、多層配線を形成する。
【００５６】
次に、第１の実施例のメモリセルアレイにおける１メモリセル当たりの面積（セル面積）について考察する。まず、比較例のメモリセルアレイのセル面積について説明する。
【００５７】
図８Ａは、比較例の（通常のフォールデッドビット線方式の）メモリセルアレイの平面配置を示す。複数の細長い活性領域ＡＲが、長さ方向を水平方向に向け、一定の垂直方向ピッチで配列されている。垂直方向に並ぶ活性領域ＡＲは、交互に左右に位置を代えて、１つおきの活性領域が垂直方向に位置を揃えている。
【００５８】
１つの活性領域ＡＲは、中央にビット線コンタクト領域ＢＣを有し、両側にそれぞれトランジスタ部Ｔｒとキャパシタ部Ｃａｐを有するメモリセルＭＣを備える。対向電極ＣＥが活性領域ＡＲの一部と重なり、活性領域ＡＲの端部を残して配置される。キャパシタ部Ｃａｐは行方向位置を揃えて、列方向に整列している。ビット線コンタクト領域ＢＣは、キャパシタ部Ｃａｐの左右に交互に配置されている。ビット線コンタクト領域ＢＣの左右両側に、トランジスタのゲート電極ＧＥが配置され、活性領域ＡＲとの交差部でトランジスタＴｒを形成する。
【００５９】
図８Ｂは、比較例のメモリセルアレイのメモリセル１つ分の領域を示す。ゲート電極ＧＥ幅（ゲート長）をＬ、対向電極ＣＥと活性領域ＡＲの重なり長さをＣ、ゲート電極ＧＥと対向電極ＣＥとの間隔をＰＰ、ビット線コンタクトＢＣ中央とゲート電極ＣＥとの間隔をＰＣ、活性領域ＡＲ幅及び素子分離幅をＡとすると、比較例のセル面積は、
２Ａ×（２ＰＣ＋２ＰＰ＋２Ｌ＋Ｃ）・・・（１）
と表される。
【００６０】
図５は、第１の実施例のメモリセルアレイの平面配置を示す。領域ＵＡは、４つ分のメモリセルの配置領域を示す。区画が異なって隣接する活性領域ＡＲ同士の間隔をＣＡとすると、比較例での各部の長さ定義を再び用いて、領域ＵＡの垂直方向長さは（７Ａ＋ＣＡ）となり、水平方向長さは（ＰＣ＋Ｌ＋ＰＰ＋Ｃ＋Ａ／２）となる。従って、第１の実施例のセル面積は、
（７Ａ＋ＣＡ）×（ＰＣ＋Ｌ＋ＰＰ＋Ｃ＋Ａ／２）／４・・・（２）
と表される。
【００６１】
長さＣＡを見積もる。区画内で隣接する活性領域ＡＲの間隔（素子分離幅）Ａよりも、ＣＡは広くなる。区画の端の活性領域ＡＲから、ワード線コンタクト領域ＷＣ側へのゲート電極ポリシリコン層の突き出し量は、先端部のまるめのＡ／２程度と位置ずれのＡ／２程度を総合して、Ａ程度必要である。また、分断されたゲート電極ポリシリコン層間の間隔（抜き）は、Ａ程度は必要となる。上層の第１メタル配線についても、ビット線と第１ワード補助配線間の抜きがＡ程度は必要となる。
【００６２】
また、ワード線コンタクト領域に接続する配線と、接続されるゲート電極ポリシリコン層とのオーバーラップとしてＡ／２程度必要であり、ワード線コンタクト領域に接続する配線と、接続されないゲート電極ポリシリコン層間の抜きが位置ずれ量のＡ／２程度必要である。これらを勘案して、ＣＡは３．５Ａ程度は必要と考えられる。
【００６３】
これより、第１の実施例のセル面積は、
２．６２５Ａ×（ＰＣ＋Ｌ＋ＰＰ＋Ｃ＋Ａ／２）・・・（２）´
と表され、比較例のセル面積と、第１の実施例のセル面積の差は、
１．３７５Ａ × (ＰＣ ＋ ＰＰ ＋ Ｌ) − Ａ × (０．６２５Ｃ ＋ １．３１２５Ａ)
・・・（３）
と求めることが出来る。ＰＣ、ＰＰ、Ｌを足した長さとＣとの大小により、どちらが小面積となるかは変わるが、第１の実施例のセル面積の方が小さくなり得ることがわかる。
【００６４】
一例として、Ａ＝０．１μｍ、ＰＣ＝０．１μｍ、 Ｌ＝０．１μｍ、ＰＰ＝０．１５μｍ、Ｃ＝０．４５μｍとして計算してみると、比較例のセル面積は０．２３０μｍ２、第１の実施例のセル面積は０．２２５μｍ２となり、第１の実施例によりわずかながら面積低減が図られている。   
【００６５】
第１の実施例の変形例として、ツイスト構造を採用し、ビット線（参照ビット線も含めてビット線と呼んでいる）の配列を変えることもできる。
【００６６】
図６は、第１の実施例の変形例のビット線配列を示す。ツイスト部ＴＷの左側（センスアンプ側）が、図１Ｃに示したビット線配列であり、ツイスト部ＴＷでクロス配線をして、ツイスト部右側のビット線配列に変えている。
【００６７】
図１Ｃに示したビット線配列（ツイスト部ＴＷの左側）で、例えばビット線ＢＬ１は、自分自身の参照ビット線／ＢＬ１と隣接する。自分自身の参照ビット線はノイズを発生させないので、ビット線ＢＬ１についてノイズ抑制が図られている。しかし、例えばビット線ＢＬ２は、他のビット線ＢＬ１とＢＬ３が隣接し、ビット線ＢＬ１におけるようなノイズ抑制が図られていない。
【００６８】
ツイスト構造を採用することにより、ツイスト部ＴＷの右側で、ビット線ＢＬ２は、自分自身の参照ビット線／ＢＬ２と参照ビット線ＢＬ１に隣接する。自分自身の参照ビット線／ＢＬ２はノイズを発生させない。また、ツイスト部ＴＷの左側と右側で、ビット線ＢＬ２に、ビット線ＢＬ１及びその参照ビット線／ＢＬ１が隣接するようになる。ビット線ＢＬ１及びその参照ビット線／ＢＬ１は逆方向にノイズを発生させ、ノイズを相殺する。
【００６９】
図１Ｃに示したビット線配列（ツイスト部ＴＷの左側）で、ワード線コンタクト領域ＷＣは、ビット線ＢＬ１とその参照ビット線／ＢＬ１との間、及び、ビット線ＢＬ４とその参照ビット線／ＢＬ４との間に配置されており、ビット線ＢＬ２とその参照ビット線／ＢＬ２との間、及び、ビット線ＢＬ３とその参照ビット線／ＢＬ３との間には配置されていない。
【００７０】
しかし、ツイスト部ＴＷの右側で、ワード線コンタクト領域ＷＣの位置は、ビット線ＢＬ２とその参照ビット線／ＢＬ２との間、及び、ビット線ＢＬ３とその参照ビット線／ＢＬ３との間に変わっている。このように、ツイスト構造により、ワード線コンタクト領域ＷＣを挟んで隣接するビット線とその参照ビット線との対を入れ換えることもできる。図１Ｃを参照して説明したように、ワード線コンタクト領域ＷＣを挟んで隣接するビット線とその参照ビット線について、センシングでのノイズ抑制が図られる。
【００７１】
図７Ａは、第２の実施例のメモリセルアレイの平面配置を示す。活性領域ＡＲが両端で屈曲した形状であることが、第１の実施例と異なる。第１の実施例（図２Ａ参照）では、活性領域ＡＲが水平方向に真っ直ぐな形状である。これに伴い、区画が異なって隣接する活性領域ＡＲの間の、対向電極ＣＥ下の領域が広い隙間となっている。第２の実施例では、この隙間に活性領域を入り込ませて、キャパシタ部の配置効率を高める。
【００７２】
活性領域ＡＲが水平方向に延在する部分について、区画内で垂直方向に一定ピッチで４つの活性領域ＡＲが並び、区画が異なって隣接する活性領域ＡＲの間は、ワード線コンタクト領域ＷＣが配置できる程度に広くなっている（これは第１の実施例と同様である）。
【００７３】
各活性領域ＡＲの右側端部が図の下方に屈曲し、左側端部が図の上方に屈曲している。活性領域の屈曲箇所より端側部分を、屈曲部ＢＰと呼ぶこととする。屈曲部ＢＰが、対向電極ＣＥの下方に入り込み、対向電極ＣＥ下方では、どの活性領域ＡＲの屈曲部ＢＰも、その延在方向に直交する方向に一定ピッチで並んでいる。活性領域の列は、水平方向位置を揃えて（屈曲部の端を揃えて）並んでいる。また、活性領域の行は、（水平方向延在部分の）垂直方向位置を揃えて並んでいる。
【００７４】
水平方向からの屈曲角度は、０°より大きく９０°より小さく（屈曲部の延在方向は、水平方向とも垂直方向とも異なり）、例えば３０°〜５０°程度が好ましい。なお、対向電極ＣＥの下方で、屈曲部ＢＰを適当な広さの所望のピッチで並べられるように、屈曲箇所の水平位置が、活性領域ＡＲごとにずらされている。このような活性領域形状とすることにより、キャパシタ部を例えば最小ピッチで並べることができる。
【００７５】
図７Ｂは、第２の実施例のメモリセルアレイのメモリセル１つ分の領域を示す。ゲート電極ＧＥ幅（ゲート長）をＬ、対向電極ＣＥと活性領域ＡＲ（幅方向中央）の重なり長さをＣ、ゲート電極ＧＥと対向電極ＣＥとの間隔をＰＰ、ビット線コンタクトＢＣ中央とゲート電極ＣＥとの間隔をＰＣ、対向電極ＣＥ下の活性領域ＡＲ幅及び素子分離幅をＡ、対向電極ＣＥ下で長さ方向に隣接する活性領域ＡＲ間の間隔をＡＡとし、屈曲角度を一例として４５°とすると、第２の実施例のセル面積は、
２Ａ × (√２ (ＰＣ＋Ｌ＋ＰＰ) ＋ Ｃ ＋ ＡＡ／２)   ・・・（４）
と表される。
【００７６】
一例として、Ａ＝０．１μｍ、ＡＡ＝０．１μｍ、ＰＣ＝０．１μｍ、 Ｌ＝０．１μｍ、ＰＰ＝０．１５μｍ、Ｃ＝０．４５μｍとして計算してみると、第２の実施例のセル面積は０．１９９μｍ２となる。
【００７７】
以上説明したように、フォールデッドビット線方式とするために分断したゲート電極の端部にワード線コンタクト領域を配置し、ワード線コンタクト領域を挟んで隣接して、ビット線とその参照ビット線を配置することにより、ノイズ抑制が図られる。
【００７８】
さらに、活性領域を屈曲形状とし、トランジスタ部での延在方向とキャパシタ部での延在方向を異ならせることにより、キャパシタ部の配置効率を高めることができる。
【００７９】
なお、ゲート電極を共通とするアクセストランジスタ数（区画内に垂直方向に並ぶメモリセル数）が４個の場合を例示したが、この個数は必要に応じて変えることができる。
【００８０】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【００８１】
以上説明した第１及び第２の実施例を含む実施形態に関し、さらに以下の付記を開示する。
（付記１）
半導体基板上に形成され、第１及び第２の方向に沿って行列状に配置された複数のメモリセルと、
前記半導体基板上に形成され、前記第２の方向に沿って形成された複数のセンスアンプと、
前記メモリセル上方で、前記第２の方向に延在し、前記第１の方向に並んで配置された複数のワード線と、
前記メモリセル上方で、前記第１の方向に延在し、前記第２の方向に並んで配置された複数のビット線と
を有し、
前記メモリセルの各々は、ゲート電極と前記ゲート電極の一方側に形成される拡散領域であり前記ビット線に接続されるビット線コンタクト領域と前記ゲート電極の他方側に形成される拡散領域とを含むトランジスタと、前記他方側の拡散領域に接続されるキャパシタとを含み、
前記複数のメモリセルは、前記第２の方向に沿って延在する第１の補助ワード線を前記ゲート電極として共有する第１のメモリセル群と、前記第１のメモリセル群と前記第２の方向に隣接して配置され、前記第２の方向に沿って延在する第２の補助ワード線を前記ゲート電極として共有する第２のメモリセル群とを含み、
前記複数のワード線は、前記第１の補助ワード線に接続される第１のワード線と、前記第２の補助ワード線に接続される第２のワード線とを含み、
前記第１のワード線は、前記第１の補助ワード線の一端に配置された第１のワード線コンタクト領域で前記第１の補助ワード線に接続され、
前記第２のワード線は、前記第２の補助ワード線の一端に配置された第２のワード線コンタクト領域で前記第２の補助ワード線に接続され、
前記複数のセンスアンプは、第１のセンスアンプを含み、
前記複数のビット線は、前記第１のワード線コンタクト領域を挟み隣接して配置された第１及び第２のビット線を含み、前記第１及び第２のビット線は、共に前記第１のセンスアンプに接続されている
ことを特徴とする半導体記憶装置。
（付記２）
さらに、前記半導体基板上に、各々が前記第１の方向に延在する第１の部分を含み、前記第１及び第２の方向に沿って行列状に配置された複数の活性領域を有し、
前記活性領域上に、前記ビット線コンタクト領域及び前記他方側の拡散領域が形成され、前記活性領域と前記ゲート電極との交差部に前記トランジスタが形成され、
前記第１のメモリセル群内及び前記第２のメモリセル群内のそれぞれで、前記第１の部分は、前記第２の方向に一定ピッチで並び、メモリセル群内で前記第２の方向に隣接する前記第１の部分間の間隔に比べて、メモリセル群が異なって前記第２の方向に隣接する前記第１の部分間の間隔が広い付記１に記載の半導体記憶装置。
（付記３）
さらに、前記半導体基板上に、前記活性領域を取り囲んで形成された素子分離領域を有し、
前記キャパシタは、前記素子分離領域を、底部を残して掘り下げ、露出した活性領域側壁を含む部分に形成されている付記２に記載の半導体記憶装置。
(付記４)
前記活性領域上で前記ビット線コンタクト領域を挟んで両側に前記メモリセルが形成され、
前記複数のメモリセルは、前記第２の方向に沿って延在する第３の補助ワード線を前記ゲート電極として共有する第３のメモリセル群を含み、
前記複数のワード線は、前記第３の補助ワード線に接続される第３のワード線を含み、
前記第３のワード線は、前記第３の補助ワード線の一端に配置された第３のワード線コンタクト領域で前記第３の補助ワード線に接続され、
前記ビット線コンタクト領域を挟んで一方側に前記第１のメモリセル群が配置され、他方側に前記第３のメモリセル群が配置され、前記第１のワード線コンタクト領域と前記第３のワード線コンタクト領域とは、前記第２の方向について、互いに補助ワード線の逆側の端に配置されている付記２または３に記載の半導体記憶装置。
（付記５）
前記複数のセンスアンプは、第２のセンスアンプを含み、
前記複数のビット線は、共に前記第２のセンスアンプに接続される第３及び第４のビット線を含み、途中で配列を変更するツイスト構造を有し、前記ツイスト構造の一方側では、前記第３及び第４のビット線が、前記ゲート電極の一端に配置されたワード線コンタクト領域を挟んで隣接する配置ではなく、前記ツイスト構造の他方側で、前記第３及び第４のビット線が、前記ゲート電極の一端に配置されたワード線コンタクト領域を挟んで隣接する付記１〜４のいずれか１つに記載の半導体記憶装置。
（付記６）
前記キャパシタは対向電極を含み、
前記活性領域は、前記第１の方向に延在する前記第１の部分から屈曲した第２の部分を含み、前記第２の部分が、前記対向電極の下方に配置される付記２〜４のいずれか１つに記載の半導体記憶装置。
（付記７）
前記第１のメモリセル群内で前記第２の方向に並ぶ前記活性領域ごとに、前記第２の部分の屈曲箇所の前記第１の方向の位置がずれている付記６に記載の半導体記憶装置。
（付記８）
前記対向電極の下方に、複数の前記活性領域の前記第２の部分が、一定ピッチで配置されている付記７に記載の半導体記憶装置。
（付記９）
前記第１のメモリセル群に接続されるビット線の数、及び前記第２のメモリセル群に接続されるビット線の数が、それぞれ４本である付記１〜８のいずれか１つに記載の半導体記憶装置。
（付記１０）
前記複数のビット線は、第１配線層で形成され、
さらに、前記第１配線層、及び前記第１配線層より上層の第２配線層で形成され、前記ゲート電極に接続されたワード補助配線を有し、
前記ワード線は、前記ワード補助配線に接続され、前記第２配線層より上層の第３配線層で形成されている付記１〜９のいずれか１項に記載の半導体記憶装置。
（付記１１）
各々がトランジスタ領域とキャパシタ領域を含み、第１の方向に延在する第１の部分を含み、前記第１の方向及び第２の方向に沿って行列状に配置された複数の活性領域を画定する素子分離溝を半導体基板に形成する工程と、
前記素子分離溝に素子分離絶縁膜を埋め込む工程と、
前記キャパシタ領域両側の前記素子分離溝に形成された前記素子分離絶縁膜の少なくとも一部を除去し、活性領域側壁を露出する工程と、
前記活性領域上及び、前記活性領域側壁上に、誘電体膜及び第１の導電膜を形成する工程と、
前記第１の導電膜をエッチングして、前記トランジスタ領域に、前記第２の方向に並ぶ複数個の前記活性領域ごとに分断された第１の導電パターンのゲート電極を形成するとともに、前記キャパシタ領域に、第２の導電パターンの対向電極を形成する工程と、
前記ゲート電極、前記対向電極を覆って、下層層間絶縁膜を形成する工程と、
前記下層層間絶縁膜上に第１の配線層で、共通のセンスアンプに接続される第１及び第２のビット線を含み前記第１の方向に延在するビット線を、前記第１及び第２のビット線が前記ゲート電極の一端を挟んで隣接するパターンで形成する工程と
を含む半導体記憶装置の製造方法。
（付記１２）
さらに、
前記ビット線上方に、層間絶縁膜を形成する工程と、
前記層間絶縁膜の上に、前記ゲート電極の一端に接続され前記第２の方向に延在するワード線を形成する工程と
を含む付記１１に記載の半導体記憶装置の製造方法。
（付記１３）
前記第１の配線層で前記ビット線を形成する工程は、前記第１の配線層で、前記ゲート電極の一端に接続する第１ワード補助配線も形成し、
さらに、
前記ビット線及び第１ワード補助配線を覆って、第１の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜上に第２の配線層で、前記第１ワード補助配線に接続される第２ワード補助配線を形成する工程と、
前記第２ワード補助配線を覆って、第２の層間絶縁膜を形成する工程と、
前記第２の層間絶縁膜上に第３の配線層で、前記第２ワード補助配線に接続されるワード線を形成する工程と
を有する付記１１に記載の半導体記憶装置の製造方法。
（付記１４）
さらに、前記ビット線上方にビット線クロス配線を形成するための補助ビット線を形成する工程を有する付記１１に記載の半導体記憶装置の製造方法。
【符号の説明】
【００８２】
１  シリコン基板
２  絶縁膜（ＳＴＩ）
３  絶縁膜
３ｔ  ゲート絶縁膜
３ｃ  キャパシタ誘電体膜
４  導電層
４ｔ、ＧＥ  ゲート電極
４ｃ、ＣＥ  対向電極
ＩＳＯ  素子分離領域
ＰＷ  ｐ型ウェル
ＡＲ  活性領域
ＢＬ  ビット線
／ＢＬ  参照ビット線
ＢＣ  ビット線コンタクト領域
ＢＣＨ  ビット線コンタクト孔
ＡＷ  補助ワード線
ＷＬ  ワード線
ＷＳ  ワード補助配線
ＷＣ  ワード線コンタクト領域
ＷＣＨ  ワード線コンタクト孔
ＭＣ  メモリセル
Ｃａｐ  キャパシタ
Ｔｒ  トランジスタ
Ｓ／Ａ  センスアンプ
ＴＷ  ツイスト
【図１】
0005617219.tif 000002
【図２】
0005617219.tif 000003
【図３−１】
0005617219.tif 000004
【図３−２】
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【図３−３】
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【図４−１】
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【図４−２】
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【図４−３】
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【図５】
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【図６】
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【図７】
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【図８】
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