(57)【特許請求の範囲】
【請求項１】
リード選択信号が入力されるリードワード線と、
ライト選択信号が入力されるライトワード線と、
ライトデータ信号が入力されるライトデータ線と、
リードデータ信号が出力されるリードデータ線と、
前記ライトデータ線に接続されたデータ入力端子、前記ライトワード線に接続された書込許可入力端子、及びデータ出力端子を有し、前記書込許可入力端子に入力される前記ライト選択信号がアサートされると前記データ入力端子に入力されるライトデータ信号の論理レベル電圧をスルーし、前記ライト選択信号がネゲートされると前記データ入力端子に入力されるライトデータ信号の論理レベル電圧をホールドし、スルーまたはホールドされる論理レベル電圧又はその反転値を前記データ出力端子から出力するＤラッチ回路、
並びに前記Ｄラッチ回路の前記データ出力端子と前記リードデータ線との間に接続され、前記リード選択信号がアサートされると前記データ出力端子の論理レベル電圧又はその反転値を前記リードデータ線へ出力し前記リード選択信号がネゲートされると出力が高インピーダンス状態となるトライステートバッファを具備するメモリセルと、を備え、
前記リードワード線及び前記ライトワード線のペアであるワード線ペアと、前記ライトデータ線及び前記リードデータ線のペアであるデータ線ペアとが、前記各ワード線ペアを行とし前記各データ線ペアを列として格子状に複数配設され、前記各ワード線ペアと前記各データ線ペアとの交点のそれぞれに前記メモリセルが配設されており、
書込データの論理レベル電圧が入力されるデータ入力端子と、
データの書込を行うメモリセルに接続する前記データ線ペアの列を選択する列アドレス信号が入力される列アドレス入力端子と、
前記各データ線ペアのそれぞれに対して当該データ線ペアの前記ライトデータ線を、当該データ線ペアの前記リードデータ線又は前記データ入力端子の何れかに選択的に接続する書込用セレクタと、を備え、
前記各書込用セレクタは、当該書込用セレクタの列が前記列アドレス信号により選択された列の場合、前記ライトデータ線を前記データ入力端子に接続し、それ以外の場合、前記ライトデータ線を前記リードデータ線に接続することを特徴とする半導体記憶装置。
【請求項２】
前記Ｄラッチ回路は、
第１のＣＭＩＳインバータと、
入力端子に前記第１のＣＭＩＳインバータの出力端子が接続された第２のＣＭＩＳインバータと、
前記第２のＣＭＩＳインバータの出力端子と前記第１のＣＭＩＳインバータの入力端子との間に接続され、前記書込許可入力端子から入力されるライト選択信号がネゲートされたときに両端子を接続し、アサートされたときに両端子を切断するループゲート回路と、
前記データ入力端子と前記第１のＣＭＩＳインバータの入力端子との間に接続され、前記書込許可入力端子から入力されるライト選択信号がアサートされたときに両端子を接続し、ネゲートされたときに両端子を切断する入力ゲート回路と、を備えたことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記トライステートバッファは、
ＣＭＩＳインバータと、前記ＣＭＩＳインバータの出力端子に接続され、前記リード選択信号がアサートされたときに両端子を接続し、ネゲートされたときに両端子を切断する出力ゲート回路と、を備えたことを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記入力ゲート回路と、前記出力ゲート回路は、それぞれ逆極性の片チャネルＭＩＳＦＥＴで構成されることを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
前記入力ゲート回路はＰＭＩＳＦＥＴ、前記出力ゲート回路はＮＭＩＳＦＥＴで構成されることを特徴とする請求項３に記載の半導体記憶装置。
【請求項６】
前記入力ゲート回路と、前記ループゲート回路と、前記出力ゲート回路のうち少なくとも１つは、片チャネルＭＩＳＦＥＴで構成されることを特徴とする請求項３記載の半導体記憶装置。
【請求項７】
隣接するメモリセルでは、前記入力ゲート回路、前記ループゲート回路、前記出力ゲートを構成する片チャンネルＭＩＳＦＥＴの一部、または全てにおいて、その極性が逆となっていることを特徴とする請求項６に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＲＡＭに使用される半導体記憶装置に関し、特に、低電力・超微細プロセスにおいてもマージン設計が容易、あるいはマージンフリー設計が可能な半導体記憶装置に関する。
【背景技術】
【０００２】
従来から、ＳＲＡＭ（Static Random Access Memory）に使用される半導体記憶装置として、６トランジスタＳＲＡＭメモリセル（以下、「６Ｔ−ＳＲＡＭ」という。）が広く用いられている。図１４は６Ｔ−ＳＲＡＭの基本的な回路構成を表す図である。１つの６Ｔ−ＳＲＡＭにつき、６個のＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field-Effect Transistor） Ｍ１〜Ｍ６と２本のビット線ＢＬ，ＢＬＢと１本のワード線ＷＬが使用される。ＭＩＳＦＥＴ Ｍ１，Ｍ２と、ＭＩＳＦＥＴ Ｍ３，Ｍ４とは、それぞれ、ＣＭＩＳ（Complementary Metal-Insulator-Semiconductor）インバータＩＮＶ１，ＩＮＶ２を構成し、ＭＩＳＦＥＴ Ｍ５，Ｍ６は、ワード線ＷＬにより通断されるトランスミッション・ゲートを構成する。ＣＭＩＳインバータＩＮＶ１，ＩＮＶ２は互いにクロスカップリングされ、インバータ・ラッチ回路（フリップ・フロップ）が構成されている。そして、両ＣＭＩＳインバータＩＮＶ１，ＩＮＶ２の入力は、それぞれ、トランスミッション・ゲートＭ５，Ｍ６を介して、ビット線ＢＬ，ＢＬＢに接続されている。
【０００３】
リード動作時には、ワード線ＷＬをＨレベルとしてトランスミッション・ゲートＭ５，Ｍ６を導通状態とすることにより、両ビット線ＢＬ，ＢＬＢに、インバータ・ラッチ回路にラッチされた状態値が出力される。一方、ライト動作時には、書き込み値に応じて、ビット線ＢＬ，ＢＬＢのうち一方をＨレベル、他方をＬレベルとして書き込み値を設定し、この状態でワード線ＷＬをＨレベルとしてトランスミッション・ゲートＭ５，Ｍ６を導通状態とする。これにより、インバータ・ラッチ回路に書き込み値が設定される。
【０００４】
しかしながら、近年では、集積回路の微細化，低電圧化に伴い、ＣＭＩＳインバータ及びトランスミッション・ゲートに使用されるトランジスタＭ１〜Ｍ６の製造ばらつきの問題が顕在化してきている。図１５は、ＣＭＯＳ素子の微細化の進展に伴う電源電圧とゲート長のばらつきの変遷を表す図である。図１５のように、年々ＣＭＯＳ素子の低電圧化が進展してきており、それに伴ってばらつきが増大している。２０１０年では、ゲート長ばらつきは３σ／meanm（平均（mean）に対する標準偏差（σ）の３倍値の割合）で約５０％に達しており、今後さらにばらつきが増大することが容易に推測できる。このようにばらつきが増大することにより、ＳＲＡＭの動作マージンが減少する。
【０００５】
図１６は、（ａ）トランスミッション・ゲートのトランジスタ（Ｍ５，Ｍ６）のゲート幅に対する図１４のインバータ・ラッチ回路の端子電圧（ＣＨ，ＣＬ）の関係、及び（ｂ）６Ｔ−ＳＲＡＭのリード時に於けるノイズマージンを表す図である。図１６（ａ）において、横軸は、トランスミッション・ゲートのトランジスタ（Ｍ５，Ｍ６）のゲート幅ＷＴＮを表し、縦軸はリード／ライト時のインバータ・ラッチ回路（ＩＮＶ１，ＩＮＶ２）の端子電圧ＣＨ，ＣＬ（図１４参照）を表す。点線（ＲＤ）はリード時、実線（ＷＴ）はライト時の各端子電圧である。リード時においては、ゲート幅ＷＴＮが小さく（トランスミッション・ゲートの抵抗が大きく）ても十分に読み出し可能であるが、ゲート幅ＷＴＮが大きくなるにつれてトランスミッション・ゲートの抵抗が下がり読み出し時に、インバータ・ラッチ回路の各端子からビット線ＢＬへ電流が漏出するため端子電圧が低下する。そして、ゲート幅ＷＴＮがある閾値ＷＴＮＲを超えると、リードの瞬間にインバータ・ラッチ回路に保持されたデータが破壊されるようになるため、メモリセルとしては成立しなくなる。一方、ライト時においては、ゲート幅ＷＴＮがあまり小さいと、トランスミッション・ゲートの抵抗が大きいため書き込みができなくなる。従って、ゲート幅ＷＴＮがある閾値ＷＴＮＷより小さいと書き込みができず、メモリセルとしては成立しなくなる。従って、トランスミッション・ゲートのトランジスタ（Ｍ５，Ｍ６）のゲート幅ＷＴＮの許容範囲は、ＷＴＮＷ＜ＷＴＮ＜ＷＴＮＲとなる。
【０００６】
また、図１６（ｂ）は、ＳＲＡＭの動作マージンの指標として用いられている静的ノイズマージン（ＳＮＭ）を表す図であり、一般にバタフライカーブ（メガネ特性）と呼ばれる特性図である。図１６（ｂ）の横軸，縦軸は、それぞれ、インバータ・ラッチ回路の端子電圧ＣＬ，ＣＨを表している。ＶｓがＣＭＩＳインバータＩＮＶ１，ＩＮＶ２の閾値電圧である。また、図１６（ｂ）に示した２つの曲線は、それぞれ、ＣＭＩＳインバータＩＮＶ１，ＩＮＶ２のリード時における電圧転送曲線（ＶＴＣ）を表す。リード時におけるＳＮＭは、図１６（ｂ）に示した正方形の対角線の長さで表される。
【０００７】
上述したように、実際のＬＳＩの製造プロセスでは、ゲート長のばらつきや、不純物のゆらぎ等により、メモリセルを構成する各トランジスタの性能ばらつきが大きいため、上述したトランジスタ（Ｍ５，Ｍ６）の設計においては、ゲート幅ＷＴＮの最適値に対して、さらにばらつきを考慮したマージン設計が必要となる。現在のところ、このマージン設計においては、多くの場合、各トランジスタのばらつき幅を２０〜５０％程度として設計が行われている。しかしながら、ＳＲＡＭ全体では、このようなメモリセルが何百万個も実装されているため、個々のメモリセルのばらつきのマージンが重畳することとなる。そのため、近い将来には、全体的に１／１０〜１０倍の範囲のマージンを見込んだ設計が必要とされることになる。
【０００８】
従って、このままメモリセルの微細化・低電圧化が進み、トランジスタ性能のばらつきがさらに増大すると、現在のマージン設計では破綻することが明らかである。そこで、トランジスタ性能のばらつきに影響されないマージンフリー設計が可能なＳＲＡＭメモリセル（半導体記憶装置）が必要とされている。
【０００９】
かかる半導体記憶装置に関するものとしては、特許文献１，２に記載のものが公知である。図１７は、特許文献１に記載のＳＲＡＭメモリセルの回路図である。このメモリセルでは、ビット線として、書き込み専用のビット線ＷＢＬ，ＷＢＬＢと読み出し専用のビット線ＲＢＬ，ＲＢＬＢとを設けるとともに、各ＣＭＩＳインバータＩＮＶ１，ＩＮＶ２に対し、書込専用ビット線ＷＢＬ，ＷＢＬＢに対するトランスミッション・ゲートＷＴ１，ＷＴ２と、読出専用ビット線ＲＢＬ，ＲＢＬＢに対するトランスミッション・ゲートＲＴ１，ＲＴ２とを設けた構成とされている。尚、図１７において、カラム選択線ＣＳＬは、データを書き込むセルのカラムを選択する線である。また、カラム選択用トランジスタＣＴ１，ＣＴ２は、カラム選択線ＣＳＬの電圧値によって通断される、カラム選択用のトランスミッション・ゲートである。
【００１０】
このように、読み出し専用のトランスミッション・ゲートＲＴ１，ＲＴ２と、書き込み専用のトランスミッション・ゲートＷＴ１，ＷＴ２とを独立して設けることによって、書き込み時のトランスミッション・ゲートのゲート幅と、読み出し時のトランスミッション・ゲートのゲート幅を独立に設計することが可能となる。従って、図１６において、書込用トランスミッション・ゲートＷＴ１，ＷＴ２のゲート幅はＷＴＮＷ以上であればよく、読出用トランスミッション・ゲートＲＴ１，ＲＴ２のゲート幅はＷＴＮＲ以下であればよいため、許容ゲート幅の制約が緩やかとなり、許容閾値ＷＴＮＷ，ＷＴＮＲに対して十分余裕をもったゲート幅に設計すれば各トランスミッション・ゲートの性能ばらつきに対する設計マージンを大きくすることが可能である。
【００１１】
尚、図１７において、カラム選択用トランジスタＣＴ１，ＣＴ２により書き込みを行うメモリセルのカラムを選択するようにしているが、これは、書き込み時において、書き込みを行おうとするカラム以外のカラムのメモリセルが書き換えられることを防止するためである。
【００１２】
また、図１８は、特許文献２に記載のＳＲＡＭメモリセルの回路図である。図１８の回路においても、書き込み専用のビット線ＢＬＷ，ＢＬＷＢと読み出し専用のビット線ＢＬＲとを設けるとともに、各ＣＭＩＳインバータＩＮＶ１，ＩＮＶ２に対し、書込専用ビット線ＢＬＷ，ＢＬＷＢに対するトランスミッション・ゲートＷＴ１，ＷＴ２と、読出専用ビット線ＢＬＲに対するトランスミッション・ゲートＲＴ１及び読出トランジスタＲＴ２とを設けた構成とされている。この回路では、書き込み側は図１７の回路と同様であるが、読み出し側は、インバータ・ラッチ回路の出力を直接読み出し専用のビット線ＢＬＲに接続するのではなく、高インピーダンスの読出トランジスタＲＴ２のゲートにより受けてから、トランスミッション・ゲートＲＴ１を介して読み出し専用のビット線ＢＬＲに接続する構成とされている。これにより、図１７の回路と同様、読み出し専用のトランスミッション・ゲートＲＴ１及び読出トランジスタＲＴ２と、書き込み専用のトランスミッション・ゲートＷＴ１，ＷＴ２とを独立して設けることで、書き込み時のトランスミッション・ゲートのゲート幅と、読み出し時のトランスミッション・ゲートのゲート幅を独立に設計することが可能となる。また、読み出し時には高インピーダンスの読出トランジスタＲＴ２のゲートを介してラッチされた値を出力するため、読み出し時にインバータ・ラッチ回路が保持する状態値が破壊される恐れがなくなる。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２０１０−２７７６３４号公報
【特許文献２】ＷＯ２００８／３２５４９号公報
【非特許文献】
【００１４】
【非特許文献１】武石義幸，原央監修，「超ＬＳＩ入門シリーズ５  ＭＯＳ集積回路の基礎」，初版，近代科学社，１９９２年５月，ｐ．６５．
【発明の概要】
【発明が解決しようとする課題】
【００１５】
しかしながら、上記従来の半導体記憶装置では、ラッチ・インバータで構成される記憶保持部のデータを反転させる場合や、ラッチ・インバータ保持データを読み出す場合の、両方の場合あるいは片方の場合において、メモリセルを構成する全てのトランジスタ、またはその一部のトランジスタにおいて、そのゲートサイズ（ゲート幅／ゲート長）の選択の範囲に設計上の制約、いわゆるレシオ設計が必要であり、各トランジスタの性能ばらつきを考慮した上で、安定的に動作させるためには、さらに設計マージンの確保が必要であり、今後のトランジスタの性能ばらつきの増大においては、いずれ破綻をきたす恐れがあるという課題があった。
【００１６】
そこで本発明の目的は、回路を構成する各トランジスタの設計サイズ（ゲート幅／ゲート長）によらず、またマージン設計を行うことなしに、安定な動作が可能な半導体記憶装置を提供することにある。
【課題を解決するための手段】
【００１７】
本発明に係る半導体記憶装置の第１の構成は、リード選択信号が入力されるリードワード線と、
ライト選択信号が入力されるライトワード線と、
ライトデータ信号が入力されるライトデータ線と、
リードデータ信号が出力されるリードデータ線と、
前記ライトデータ線に接続されたデータ入力端子、前記ライトワード線に接続された書込許可入力端子、及びデータ出力端子を有し、前記書込許可入力端子に入力される前記ライト選択信号がアサートされると前記データ入力端子に入力されるライトデータ信号の論理レベル電圧をスルーし、前記ライト選択信号がネゲートされると前記データ入力端子に入力されるライトデータ信号の論理レベル電圧をホールドし、スルーまたはホールドされる論理レベル電圧又はその反転値を前記データ出力端子から出力するＤラッチ回路、
並びに前記Ｄラッチ回路の前記データ出力端子と前記リードデータ線との間に接続され、前記リード選択信号がアサートされると前記データ出力端子の論理レベル電圧又はその反転値を前記リードデータ線へ出力し前記リード選択信号がネゲートされると出力が高インピーダンス状態となるトライステートバッファを具備するメモリセルと、を備えたことを特徴とする。
【００１８】
この構成によれば、データを保持する各メモリセルをＤラッチ回路とトライステートバッファを用いて構成することにより、メモリセルへのデータ書き込み、メモリセルからのデータ読み出しの両方の場合において、メモリセルの動作が全てデジタル動作となり、基本的にその動作の可否は、構成する各トランジスタの設計値（ゲート幅／ゲート長）には依存しなくなる。
【００１９】
本発明に係る半導体記憶装置の第２の構成は、前記第１の構成において、前記Ｄラッチ回路は、
第１のＣＭＩＳインバータと、
入力端子に前記第１のＣＭＩＳインバータの出力端子が接続された第２のＣＭＩＳインバータと、
前記第２のＣＭＩＳインバータの出力端子と前記第１のＣＭＩＳインバータの入力端子との間に接続され、前記書込許可入力端子から入力されるライト選択信号がネゲートされたときに両端子を接続し、アサートされたときに両端子を切断するループゲート回路と、
前記データ入力端子と前記第１のＣＭＩＳインバータの入力端子との間に接続され、前記書込許可入力端子から入力されるライト選択信号がアサートされたときに両端子を接続し、ネゲートされたときに両端子を切断する入力ゲート回路と、を備えたことを特徴とする。
【００２０】
この構成によれば、メモリセルを構成するＤラッチ回路部を、単純なＣＭＩＳインバータとトランスファー・ゲート回路のみで構成でき、小型化、低電圧化が図れる。
【００２１】
本発明に係る半導体記憶装置の第３の構成は、前記第２の構成において、前記トライステートバッファは、ＣＭＩＳインバータと、前記ＣＭＩＳインバータの出力端子に接続され、前記リード選択信号がアサートされたときに両端子を接続し、ネゲートされたときに両端子を切断する出力ゲート回路と、を備えたことを特徴とする。
【００２２】
この構成によれば、メモリセルを構成するトライステートバッファを、単純なＣＭＩＳインバータとトランスファー・ゲート回路のみで構成でき、小型化、低電圧化が図れる。
【００２３】
本発明に係る半導体記憶装置の第４の構成は、前記第３の構成において、前記リードワード線及び前記ライトワード線のペアであるワード線ペアと、前記ライトデータ線及び前記リードデータ線のペアであるデータ線ペアとが、前記各ワード線ペアを行とし前記各データ線ペアを列として格子状に複数配設され、前記各ワード線ペアと前記各データ線ペアとの交点のそれぞれに前記メモリセルが配設されており、
書込データの論理レベル電圧が入力されるデータ入力端子と、
データの書込を行うメモリセルに接続する前記データ線ペアの列を選択する列アドレス信号が入力される列アドレス入力端子と、
前記各データ線ペアのそれぞれに対して当該データ線ペアの前記ライトデータ線を、当該データ線ペアの前記リードデータ線又は前記データ入力端子の何れかに選択的に接続する書込用セレクタと、を備え、
前記各書込用セレクタは、当該書込用セレクタの列が前記列アドレス信号により選択された列の場合、前記ライトデータ線を前記データ入力端子に接続し、それ以外の場合、前記ライトデータ線を前記リードデータ線に接続することを特徴とする。
【００２４】
この構成によれば、本発明のメモリセルで、メモリセルアレイを構成した場合に、書き込み動作時に、行アドレス信号では選択されているが、列アドレス信号では指定されていない本発明のメモリセルにおいて、保持していたデータを、リードデータ線、ライトデータ線経由でループバックを行い、メモリセル内のデータを消失することなく、正しく保持することが可能となる。
【００２５】
本発明に係る半導体記憶装置の第５の構成は、前記第３の構成において、前記入力ゲート回路と、前記出力ゲート回路は、それぞれ逆極性の片チャネルＭＩＳＦＥＴで構成されることを特徴とする。
【００２６】
この構成によれば、情報記憶部の保持特性を維持したまま、メモリセルを構成するトランジスタ数が削減でき、また、ＮＭＩＳＦＥＴとＰＭＩＳＦＥＴの数が同数となり、レイアウトの容易化、小型化が図れる。
【００２７】
本発明に係る半導体記憶装置の第５の構成は、前記第５の構成において、前記入力ゲート回路はＰＭＩＳＦＥＴ、前記出力ゲート回路はＮＭＩＳＦＥＴで構成されることを特徴とする。
【００２８】
この構成によれば、ＳＲＡＭの最大の特長である高速な読み出し速度を維持したまま、情報記憶部の保持特性を維持し、メモリセルを構成するトランジスタ数が削減でき、また、ＮＭＩＳＦＥＴとＰＭＩＳＦＥＴの数が同数となり、レイアウトの容易化、小型化が図れる。
【００２９】
本発明に係る半導体記憶装置の第７の構成は、前記第３の構成において、前記入力ゲート回路と、前記ループゲート回路と、前記出力ゲート回路のうち少なくとも１つは、片チャネルＭＩＳＦＥＴで構成されることを特徴とする。
【００３０】
この構成によれば、メモリセルを構成するトランジスタ数を削減でき、レイアウトが容易になり、小型化が図れる。
【００３１】
本発明に係る半導体記憶装置の第８の構成は、前記第７の構成において、隣接するメモリセルでは、前記入力ゲート回路、前記ループゲート回路、前記出力ゲートを構成する片チャンネルＭＩＳＦＥＴの一部、または全てにおいて、その極性が逆となっていることを特徴とする。
【００３２】
この構成によれば、隣接する複数のメモリセルを構成するＮＭＩＳＦＥＴとＰＭＩＳＦＥＴの数が同数となり、レイアウトが容易になり、小型化が図れる。
【発明の効果】
【００３３】
以上のように、本発明によれば、データを保持する各メモリセルをＤラッチ回路とトライステートバッファを用いて構成したことにより、回路を構成する各トランジスタの設計値（ゲート幅／ゲート長）によらずマージンフリーな設計を行うことが可能な半導体記憶装置を提供することが可能となる。
【図面の簡単な説明】
【００３４】
【図１】本発明の実施例１に係る半導体記憶装置のメモリセルの構成を表す回路ブロック図である。
【図２】図１のＤラッチ回路の内部構成を表す回路図である。
【図３】図１のトライステートバッファ回路（反転出力型）の内部構成を表す回路図である。
【図４】本発明の実施例１に係る半導体記憶装置の全体構成を表す回路ブロック図である。
【図５】図４の回路のリード動作時における各信号のタイムチャートである。
【図６】図４の回路のライト動作時における選択メモリセルの各信号のタイムチャートである。
【図７】図４の回路のライト動作時における非選択メモリセル１の各信号のタイムチャートである。
【図８】本発明の実施例２に係る半導体記憶装置のメモリセル１の構成を表す回路図である。
【図９】本発明の実施例３に係る半導体記憶装置のメモリセル１の構成を表す回路図である。
【図１０】本発明の実施例４に係る半導体記憶装置のメモリセル１の構成を表す回路図である。
【図１１】本発明の実施例５に係る半導体記憶装置のメモリセル１の構成を表す回路図である。
【図１２】本発明の実施例６に係る半導体記憶装置のメモリセル１の構成を表す回路図である。
【図１３】本発明の実施例７に係る半導体記憶装置の複数のメモリセル１の構成を表す回路図である。
【図１４】従来の６Ｔ−ＳＲＡＭの基本的な回路構成を表す図である。
【図１５】ＣＭＯＳ素子の微細化の進展に伴う電源電圧とゲート長のばらつきの変遷を表す図である。
【図１６】（ａ）トランスファー・ゲートのトランジスタ（Ｍ５，Ｍ６）のゲート幅に対する図１４のインバータ・ラッチ回路の端子電圧（ＣＨ，ＣＬ）の関係、及び（ｂ）６Ｔ−ＳＲＡＭのリード時に於けるノイズマージンを表す図である。
【図１７】特許文献１に記載のＳＲＡＭ記憶セルの回路図である。
【図１８】特許文献２に記載のＳＲＡＭメモリセルの回路図である。
【発明を実施するための形態】
【００３５】
以下、本発明を実施するための形態について、図面を参照しながら説明する。
【実施例１】
【００３６】
図１は、本発明の実施例１に係る半導体記憶装置のメモリセルの構成を表す回路ブロック図である。
【００３７】
図１において、半導体記憶装置は、リードワード線ＲＷ及びライトワード線ＷＷのペアであるワード線ペアと、ライトデータ線ＷＤ及びリードデータ線ＲＤのペアであるデータ線ペアとが格子状に配設され（図４参照）、各ワード線ペアと各データ線ペアとの交点のそれぞれにメモリセル１が配設されている。リードワード線ＲＷには、リード選択信号が入力される。ライトワード線ＷＷには、ライト選択信号が入力される。ライトデータ線ＷＤには、ライトデータ信号が入力される。リードデータ線ＲＤには、リードデータ信号が出力される。
【００３８】
メモリセル１は、Ｄラッチ回路２とトライステートバッファ３を備えている。
【００３９】
Ｄラッチ回路２は、ライトデータ線ＷＤに接続されたデータ入力端子Ｄ、ライトワード線ＷＷに接続された書込許可入力端子φ、及びデータ出力端子Ｑ−を備えている。Ｄラッチ回路２は、書込許可入力端子φに入力されるライト選択信号がアサートされるとデータ入力端子Ｄに入力されるライトデータ信号の論理レベル電圧をスルーし、ライト選択信号がネゲートされるとライトデータ信号の論理レベル電圧をホールドする。また、Ｄラッチ回路２は、ラッチされた論理レベル電圧をデータ出力端子Ｑ−から出力する。尚、本実施例では、データ出力端子Ｑ−からは、ラッチされた論理レベル電圧の反転値が出力されるように構成されているが、本発明では非反転値が出力されるように構成してもよい。
【００４０】
トライステートバッファ３は、入力端子がＤラッチ回路２のデータ出力端子Ｑ−に接続され、出力端子がリードデータ線ＲＤとの間に接続され、制御端子がリードワード線ＲＷに接続された反転出力トライステートバッファである。トライステートバッファ３は、リード選択信号がアサートされるとデータ出力端子の論理レベル電圧の反転値をリードデータ線へ出力し、リード選択信号がネゲートされると出力が高インピーダンス状態となる。尚、データ出力端子Ｑ−からラッチされた論理レベル電圧の非反転値を出力する構成とする場合には、トライステートバッファ３には非反転出力トライステートバッファを使用すればよい。
【００４１】
図２は、図１のＤラッチ回路２の内部構成を表す回路図である。Ｄラッチ回路２は、ＣＭＩＳインバータ４，５、ループゲート回路６、入力ゲート回路７、及びインバータ８を備えている。
【００４２】
ＣＭＩＳインバータ５の入力端子には、ＣＭＩＳインバータ４の出力端子が接続されている。また、ループゲート回路６は、ｎＭＩＳＦＥＴ Ｍ１とｐＭＩＳＦＥＴ Ｍ２とのチャネルを並列接続したトランスミッション・ゲートであり、チャネル両端子がＣＭＩＳインバータ５の出力端子とＣＭＩＳインバータ４の入力端子との間に接続されている。ループゲート回路６のｐＭＩＳＦＥＴ Ｍ２のゲートは書込許可入力端子φに接続され、ループゲート回路６のｎＭＩＳＦＥＴ Ｍ１のゲートはインバータ８を介して書込許可入力端子φに接続されている。これにより、ループゲート回路６は、書込許可入力端子φから入力されるライト選択信号がネゲートされたとき（Ｌレベルのとき）に両端子を接続し、アサートされたとき（Ｈレベルのとき）に両端子を切断する。ＣＭＩＳインバータ４，５は、ループゲート回路６を間挿して出力と入力とが互いにクロスカップリングされることで、フリップ・フロップを構成している。
【００４３】
また、ＣＭＩＳインバータ４の出力端子は、データ出力端子Ｑ−に接続されている。従って、データ出力端子Ｑ−からは、ＣＭＩＳインバータ４，５からなるフリップ・フロップでラッチされた論理レベル電圧の反転値が出力される。
【００４４】
入力ゲート回路７は、ｎＭＩＳＦＥＴ Ｍ３とｐＭＩＳＦＥＴ Ｍ４とのチャネルを並列接続したトランスミッション・ゲートであり、チャネル両端子がデータ入力端子ＤとＣＭＩＳインバータ４の入力端子との間に接続されている。入力ゲート回路７のｎＭＩＳＦＥＴ Ｍ３のゲートは書込許可入力端子φに接続され、入力ゲート回路７のｐＭＩＳＦＥＴ Ｍ４のゲートはインバータ８を介して書込許可入力端子φに接続されている。これにより、入力ゲート回路７は、書込許可入力端子φから入力されるライト選択信号がネゲートされたとき（Ｌレベルのとき）に両端子を切断し、アサートされたとき（Ｈレベルのとき）に両端子を接続する。
【００４５】
図３は、図１のトライステートバッファ３の内部構成を表す回路図である。トライステートバッファ３は、出力ゲート回路９及びインバータ１０，１１を備えている。出力ゲート回路９は、ｎＭＩＳＦＥＴ Ｍ５とｐＭＩＳＦＥＴ Ｍ６とのチャネルを並列接続して構成されたトランスミッション・ゲートであり、ｎＭＩＳＦＥＴ Ｍ５のゲートは制御端子ＥＮＢに接続され、ｐＭＩＳＦＥＴ Ｍ６のゲートはインバータ１０を介して制御端子ＥＮＢに接続されている。また、制御端子ＥＮＢは、リードワード線ＲＷに接続されている。
【００４６】
また、出力ゲート回路９の入力端子は、インバータ１１を介してトライステートバッファ３の入力端子ｉｎに接続され、出力ゲート回路９の出力端子は、トライステートバッファ３の出力端子ｏｕｔに接続されている。尚、トライステートバッファ３の入力端子ｉｎは、Ｄラッチ回路２のデータ出力端子Ｑ−に接続され、トライステートバッファ３の出力端子ｏｕｔは、リードデータ線ＲＤに接続されている。
【００４７】
図４は、本発明の実施例１に係る半導体記憶装置の全体構成を表す回路ブロック図である。図４において、実施例１の半導体記憶装置は、リードワード線ＲＷｎ（ｎ＝１，２，…）及びライトワード線ＷＷｎのペアであるワード線ペアＷｎと、ライトデータ線ＷＤｍ（ｍ＝１，２，…）及びリードデータ線ＲＤｍのペアであるデータ線ペアＤｍとが、各ワード線ペアＷｎを行とし各データ線ペアＤｍを列として格子状に配設されている。各ワード線ペアＷｎと各データ線ペアＤｍとの交点のそれぞれに、図１のメモリセル１が配設されている。また、各ライトデータ線ＷＤｍ及びリードデータ線ＲＤｍの一端には、列選択回路１２が接続されている。
【００４８】
列選択回路１２は、データ入力端子Ｄｉｎ，データ出力端子Ｄｏｕｔ，及び列アドレス入力端子Ｙ０を備えている。データ入力端子Ｄｉｎからは、何れかのメモリセル１に書き込むデータの論理レベル電圧が入力される。データ出力端子Ｄｏｕｔからは、何れかのメモリセル１から読み出されたデータの論理レベル電圧が出力される。また、列アドレス入力端子Ｙ０には、データの書込を行うメモリセルに接続するデータ線ペアＤｍ（ｍ＝１，２，…）を選択する列アドレス信号が入力される。
【００４９】
列選択回路１２は、各データ線ペアＤ１，Ｄ２，…に対して、それぞれ書込用セレクタ１３−１，１３−２，…を備えている。これらの書込用セレクタ１３−ｍ（ｍ＝１，２，…）は、対応するデータ線ペアＤｍのライトデータ線ＷＤｍとリードデータ線ＲＤｍとの一端とデータ入力端子Ｄｉｎとに接続されている。各書込用セレクタ１３−ｍ（ｍ＝１，２，…）は、接続されたライトデータ線ＷＤｍを、リードデータ線ＲＤｍ又はデータ入力端子Ｄｉｎの何れかに選択的に接続するセレクタである。各書込用セレクタ１３−ｍ（ｍ＝１，２，…）は、接続するデータ線ペアＤｍの列ｍが、列アドレス信号により選択された列のときはライトデータ線ＷＤｍをデータ入力端子Ｄｉｎに接続し、それ以外のときは、ライトデータ線ＷＤｍをリードデータ線ＷＤｍに接続する。これにより、列選択回路１２は、列アドレス信号に従って、選択されたデータ線ペアＤｉのライトデータ線ＷＤｉをデータ入力端子Ｄｉｎに接続し、それ以外のデータ線ペアＤｊ（ｊ≠ｉ）のライトデータ線ＷＤｊ及びリードデータ線ＷＤｊを接続するように動作する。
【００５０】
また、列選択回路１２は、列アドレス信号により選択されたリードデータ線ＲＤｉをデータ出力端子Ｄｏｕｔに選択的に接続する出力セレクタ１４を備えている。
【００５１】
以上のように構成された本実施例に係る半導体記憶装置について、以下その動作を説明する。
【００５２】
（１）リード動作
図５は、図４の回路のリード動作時における各信号のタイムチャートである。図５は、一例として、１行２列目のメモリセル１（図４において符号Ｂを付したメモリセル）のデータを読み出す場合を示している。
【００５３】
データの読み出しを行う場合、まず、読み出しを行うセルの列を選択する列アドレス信号を列アドレス入力端子Ｙ０に入力する。これにより、選択された列のリードデータ線ＲＤ２がデータ出力端子Ｄｏｕｔに接続される。
【００５４】
次に、読み出しを行うセルの行のリードワード線ＲＷ１のリード選択信号をアサートする（Ｈレベルにする）。これにより、リードワード線ＲＷ１に接続されたすべてのメモリセル１のトライステートバッファ３が接続状態となり、各リードデータ線ＲＤｍ（ｍ＝１，２，…）には、１行目の各メモリセル１にラッチされている論理レベル電圧Ｄｏｌｄ１１，Ｄｏｌｄ１２，…が出力される。このとき、データ出力端子Ｄｏｕｔには選択されたリードデータ線ＲＤ２のみが接続されているため、データ出力端子Ｄｏｕｔには１行２列目のメモリセル１にラッチされている論理レベル電圧Ｄｏｌｄ１２が出力される。
【００５５】
以上のような動作により、選択されたメモリセル１にラッチされているデータの読み出しが行われる。
【００５６】
（２）ライト動作
図６は、図４の回路のライト動作時における選択されたメモリセルの各信号のタイムチャート、図７は、図４の回路のライト動作時における非選択のメモリセルの各信号のタイムチャートである。図６，図７では、一例として、１行２列目のメモリセル１（図４において符号Ｂを付したメモリセル）にデータを書き込む場合を示している。
【００５７】
データの書き込みを行う場合、まず、書き込みを行うセルの行のリードワード線ＲＷ１のリード選択信号をアサートする（Ｈレベルにする）（時刻ｔ１）。これにより、各列のリードデータ線ＲＤ１，ＲＤ２，…には、選択されたリードワード線ＲＷ１に接続する各列のメモリセル１にラッチされた論理レベル電圧Ｄｏｌｄ１１，Ｄｏｌｄ１２，…が出力される（時刻ｔ２）。
【００５８】
このとき、列アドレス信号はまだ入力されていないため、すべての列の書込用セレクタ１３−２は接続状態にある。従って、各列のリードデータ線ＲＤｍ（ｍ＝１，２，…）に出力された論理レベル電圧Ｄｏｌｄ１ｍは、ペアであるライトデータ線ＷＤｍに伝達され、ライトデータ線ＷＤｍの電圧は論理レベル電圧Ｄｏｌｄ１ｍとなる（時刻ｔ３）。
【００５９】
次に、データ入力端子Ｄｉｎに書き込みを行う書込データの論理レベル電圧Ｄｎｅｗを入力する（時刻ｔ４）。
【００６０】
次に、書き込みを行うセルの列を選択する列アドレス信号を列アドレス入力端子Ｙ０に入力する。これにより、選択された列の書込用セレクタ１３−２は、ライトデータ線ＷＤ２をデータ入力端子Ｄｉｎに接続する。また、それ以外の書込用セレクタ１３−ｊ（ｊ≠２）では、ライトデータ線ＷＤｊがリードデータ線ＲＤｊに接続された状態のままである（ｔ５）。これによって、選択された列のライトデータ線ＷＤ２は、書込データの論理レベル電圧Ｄｎｅｗとなる。一方、選択されなかった列のライトデータ線ＷＤｊ（ｊ≠２）はリードデータ線ＲＤｊと接続されたままの状態であるため、選択行のｊ列目のメモリセル１は、トライステートバッファ３の出力端子とＤラッチ回路２のデータ入力端子Ｄが短絡されたループ状態となっている。
【００６１】
次に、書き込みを行う行のライトワード線ＷＷ１のライト選択信号をアサートする（Ｈレベルとする）（時刻ｔ６）。これにより、選択された行（１行目）のすべてのメモリセル１のＤラッチ回路２に、そのメモリセル１が属する列ｍ（ｍ＝１，２，…）のライトデータ線ＷＤｍに設定された電圧が設定される。このとき、選択された列のライトデータ線ＷＤ２には、書込データの論理レベル電圧Ｄｎｅｗが設定されているので、１行２列目のメモリセル１のＤラッチ回路２には論理レベル電圧Ｄｎｅｗが設定され（時刻ｔ７）、それに伴い、２列目のリードデータ線ＲＤ２の電圧も論理レベル電圧Ｄｎｅｗとなる（時刻ｔ８）。一方、選択されなかった列のライトデータ線ＷＤｊ（ｊ≠２）には、選択行（１行目）のメモリセル１にラッチされている論理レベル電圧Ｄｏｌｄ１ｊが設定されているので、１行１列目のメモリセル１のＤラッチ回路２の設定電圧はそのまま維持される。
【００６２】
次に、ライトワード線ＷＷ１のライト選択信号をネゲートする（Ｌレベルとする）。これにより、１行目の各メモリセル１のＤラッチ回路２は、その時点におけるデータ入力端子Ｄの電圧をラッチする（時刻ｔ９）。
【００６３】
最後に、列アドレス信号の入力を停止するとともに、書き込み行のリードワード線ＲＷ１のリード選択信号をネゲートする（Ｌレベルにする）（時刻ｔ１０）。これにより、１行目の各列のメモリセル１のＤラッチ回路２からリードデータ線ＲＤ１，ＲＤ２，…へのデータの出力が停止される（時刻ｔ１１，ｔ１２）。
【００６４】
以上の動作によって、１行２列目のメモリセル１に新しいデータが書き込まれ、１行１列目のメモリセル１は従前のデータを保持する。
【００６５】
以上のように、本実施例の半導体記憶装置では、各メモリセル１にＤラッチ回路２とトライステートバッファ３を使用し、トライステートバッファ３によりＤラッチ回路２の出力を高インピーダンスで受けてリードデータ線ＲＤから分離することにより、Ｄラッチ回路２の入力ゲート回路７に使用する各トランジスタＭ３，Ｍ４の設計値（ゲート幅／ゲート長）と出力ゲート回路９に使用する各トランジスタＭ５，Ｍ６の設計値（ゲート幅／ゲート長）を全く独立に決めることが可能となる。そのため、各トランジスタＭ３，Ｍ４，Ｍ５，Ｍ６の設計値（ゲート幅／ゲート長）に制限されることなく設計を行うことが可能となる。また、各トランジスタＭ３，Ｍ４，Ｍ５，Ｍ６の設計値（ゲート幅／ゲート長）に関係なく設計が可能であるので、各トランジスタＭ３，Ｍ４，Ｍ５，Ｍ６及び、各インバータ回路を構成するトランジスタを、プロセスの最小レベルのサイズとして設計することも可能となる。従って、全体として回路を小型化することができる。
【実施例２】
【００６６】
図８は、本発明の実施例２に係る半導体記憶装置のメモリセルの構成を表す回路図である。図８において、リードワード線ＲＷ、ライトワード線ＷＷ、ライトデータ線ＷＤ、リードデータ線ＲＤ、メモリセル１、Ｄラッチ回路２、トライステートバッファ３、ＣＭＩＳインバータ４，５、ループゲート回路６、入力ゲート回路７、出力ゲート回路９及びインバータ１１は、図１〜図３の同符号のものと同様である。また、図８の各トランジスタＭ１〜Ｍ６は、図２，図３の同符号のものに対応する。
【００６７】
本実施例の半導体記憶装置では、図２のＤラッチ回路２のインバータ８及び図３のトライステートバッファ３のインバータ１０が省略されており、その代わりに、リードワード線ＲＷの論理反転値が入力されるリードワード線ＲＷ−と、ライトワード線ＷＷの論理反転値が入力されるライトワード線ＷＷ−とを備えている。そして、トランジスタＭ１，Ｍ４のゲートにはライトワード線ＷＷ−が接続され、トランジスタＭ６のゲートにはリードワード線ＲＷ−が接続されている。
【００６８】
このような構成としても、実施例１と同様の作用効果を得ることができる。尚、本実施例の回路構成では、実施例１と比べてインバータ８，１０が省略されるため、実施例１に比べて１つのメモリセル１あたり、少なくとも４個のトランジスタを減らすことができるが、その代わり、１行あたり２本の新たな配線（リードワード線ＲＷ−，ライトワード線ＷＷ−）が必要となる。
【実施例３】
【００６９】
図９は、本発明の実施例３に係る半導体記憶装置のメモリセルの構成を表す回路図である。図９において、リードワード線ＲＷ、ライトワード線ＷＷ、ライトデータ線ＷＤ、リードデータ線ＲＤ、メモリセル１、Ｄラッチ回路２、トライステートバッファ３、ＣＭＩＳインバータ４，５、ループゲート回路６、入力ゲート回路７、出力ゲート回路９、インバータ１１、及びトランジスタＭ２，Ｍ３，Ｍ５は、実施例２の図８の同符号のものに対応する。図８と比較して、本実施例のメモリセル１では、ループゲート回路６、入力ゲート回路７、及び出力ゲート回路９を、両チャネルのトランスミッション・ゲートの代わりに、片チャネルのトランスファー・ゲートによって構成した点が異なる。これにより、図８のリードワード線ＲＷ−及びライトワード線ＷＷ−が不要となる。
【００７０】
片チャネルのトランスファー・ゲートを使用した場合、例えばｐＭＩＳＦＥＴのみではＬｏｗ側の信号が正確に伝達されないという弱点はあるが、このような構成でも本発明の半導体記憶装置を構成することが可能である。
【００７１】
尚、本実施例において、図４の各メモリセル１は、すべて図９に示した同じ構成のものとしたが、他の例として、図４の隣接するメモリセル１では、入力ゲート回路７、ループゲート回路６、及び出力ゲート回路９を構成する片チャンネルＭＩＳＦＥＴ Ｍ３，Ｍ２，Ｍ５の一部、または全てにおいて、その極性が逆となるように構成することもできる（実施例７参照）。これにより、チップ全体のレイアウト面積を小さくすることができる。
【実施例４】
【００７２】
図１０は、本発明の実施例４に係る半導体記憶装置のメモリセル１の構成を表す回路図である。図１０において、リードワード線ＲＷ、ライトワード線ＷＷ、ライトデータ線ＷＤ、リードデータ線ＲＤ、メモリセル１、Ｄラッチ回路２、トライステートバッファ３、ＣＭＩＳインバータ４，５、ループゲート回路６、入力ゲート回路７、出力ゲート回路９、インバータ１１、及びトランジスタＭ１，Ｍ２，Ｍ３，Ｍ５は、実施例２の図８の同符号のものに対応する。図１０のメモリセル１は、図９のメモリセル１を改良したものである。図９と比較すると、ループゲート回路６に、実施例１と同様の両チャネルのトランスミッション・ゲートを使用した点のみが相違する。
【００７３】
ＣＭＩＳインバータ４，５から構成されるフリップ・フロップに内挿されたループゲート回路６のみを両チャネルのトランスミッション・ゲートとした理由は、ループゲート回路６を図９のように片チャンネルとすると、Ｌｏｗレベル側の特性がきれいに出ないため、リーク電流が増加し、フリップ・フロップにおける状態の保持を補償するためにループゲート回路６のマージンを厳しくして設計する必要が生じるからである。図１０のように両チャネルのトランスミッション・ゲートを使用すれば、そのような問題は解消される。
【００７４】
尚、本実施例において、図４の各メモリセル１は、すべて図１０に示した同じ構成のものとしたが、他の例として、図４の隣接するメモリセル１，１では、入力ゲート回路７、及び出力ゲート回路９を構成する片チャンネルＭＩＳＦＥＴ Ｍ７，Ｍ９の一部、または全てにおいて、その極性が逆となるように構成することもできる（実施例７参照）。これにより、チップ全体のレイアウト面積を小さくすることができる。
【実施例５】
【００７５】
図１１は、本発明の実施例５に係る半導体記憶装置のメモリセル１の構成を表す回路図である。図１１のメモリセル１は、図１０のメモリセル１を改良したものである。図１０と比較すると、ループゲート回路６とインバータ５を一体化した、ループゲート・インバータ回路１５を使用しており、また、出力ゲート回路９を、ＰＭＩＳＦＥＴのＭ６で構成している点が異なる。
【００７６】
インバータと、その出力にあるトランスファー・ゲートを、１５のようなループゲート・インバータ回路へ接続変更して用いることは、機能的に等価であり、レイアウト等の都合上よく行われる。また、出力ゲート回路９をＰＭＩＳＦＥＴで構成することで、図１１の回路では、メモリセルを構成するＮＭＩＳＦＥＴと、ＰＭＩＳＦＥＴの数が、それぞれ５個ずつと揃うため、レイアウトが容易となり、小型化も図り易くなる。
【実施例６】
【００７７】
図１２は、本発明の実施例６に係る半導体記憶装置のメモリセル１の構成を表す回路図である。図１２のメモリセル１は、図１１のメモリセル１を変形したものである。図１１と比較すると、ループゲート・インバータ回路１５内において、直列に接続されるそれぞれＰＭＩＳＦＥＴ、ＮＭＩＳＦＥＴの接続順が入れ替わった構成になっている。また、入力ゲート回路７と出力ゲート回路９を構成するトランジスタの極性が逆になっており、出力ゲート回路９にＮＭＩＳＦＥＴを用いているため、ＳＲＡＭで最も重要な特長であるデータ読み出し速度に影響を与えることがない。
【００７８】
図１０のインバータとその出力にあるトランスファー・ゲートを、図１１あるいは図１２におけるループゲート・インバータ回路１５へ接続変更して用いることは、機能的に等価であり、この部分のトランジスタの接続は、レイアウト等の都合で選択すればよい。また、入力ゲート回路７と出力ゲート回路９を片チャンネル化する場合は、図１０、図１１、図１２のように、ＰＭＩＳＦＥＴ、ＮＭＩＳＦＥＴのいずれでもよく、レイアウト容易性や、小型化等を考慮して選択すればよい。
【実施例７】
【００７９】
図１３は、本発明の実施例７に係る半導体記憶装置の複数のメモリセル１の構成を表す回路図である。図１３の半導体記憶装置は、図９のメモリセル１と、さらに、メモリセル１のループゲート回路６，入力ゲート回路７，及び出力ゲート回路９を構成する片チャンネルトランジスタＭ２，Ｍ３，Ｍ５の極性を逆にしたトランジスタＭ１，Ｍ４，Ｍ６で構成されたループゲート回路６’，入力ゲート回路７’，及び出力ゲート回路９’を備えたメモリセル１’から構成されている。
【００８０】
図９の回路は、メモリセル１を構成するトランジスタ総数が９個と、図９〜図１２の回路の中で、最も素子数が少ないが、素子総数が奇数であるために、ＰＭＩＳＦＥＴ、ＮＭＩＳＦＥＴの数は同数ではなく、例えば、レイアウトを行う際に小型化が図りにくい。そこで、図１３のように、隣接するメモリセルでは、片チャンネルＭＩＳＦＥＴで構成されるトランスファー・ゲートの全て、あるいは一部を逆極性として、複数のメモリセルにおいて、ＰＭＩＳＦＥＴ、ＮＭＩＳＦＥＴのトランジスタ数を同数とする。図１３の例では、上下の２つのメモリセル１，１’内では、ＰＭＩＳＦＥＴ、ＮＭＩＳＦＥＴの数はそれぞれ９個と同数になり、前記課題を解決できる。また、図１３の例では、２つの隣接するメモリセルの、少なくとも出力ゲート回路９の部分のみを逆極性とすることで、本効果が得られる。
【符号の説明】
【００８１】
１，１’  メモリセル
２  Ｄラッチ回路
３  トライステートバッファ
４，５  ＣＭＩＳインバータ
６，６’  ループゲート回路
７，７’  入力ゲート回路
８  インバータ
９，９’  出力ゲート回路
１０，１１  インバータ
１２  列選択回路
１３−１，１３−２，…  書込用セレクタ
１４  出力セレクタ
１５  ループゲート・インバータ回路
ＲＷ  リードワード線
ＲＷ−  リードワード線
ＷＷ  ライトワード線
ＷＷ−  ライトワード線
ＷＤ  ライトデータ線
ＲＤ  リードデータ線
Ｄ  データ入力端子
φ  書込許可入力端子
Ｑ−  データ出力端子
Ｄｉｎ  データ入力端子
Ｄｏｕｔ  データ出力端子
Ｙ０  列アドレス入力端子
【図１】
0005617679.tif 000002
【図２】
0005617679.tif 000003
【図３】
0005617679.tif 000004
【図４】
0005617679.tif 000005
【図５】
0005617679.tif 000006
【図６】
0005617679.tif 000007
【図７】
0005617679.tif 000008
【図８】
0005617679.tif 000009
【図９】
0005617679.tif 000010
【図１０】
0005617679.tif 000011
【図１１】
0005617679.tif 000012
【図１２】
0005617679.tif 000013
【図１３】
0005617679.tif 000014
【図１４】
0005617679.tif 000015
【図１５】
0005617679.tif 000016
【図１６】
0005617679.tif 000017
【図１７】
0005617679.tif 000018
【図１８】
0005617679.tif 000019