(57)【特許請求の範囲】
【請求項１】
逆相関係にある一対の差動信号のうちの第一の差動信号を増幅するとともに，前記第一の差動信号を同相で出力する第一の増幅回路と，
前記差動信号のうちの第二の差動信号を増幅するとともに，前記第二の差動信号の位相を反転させて出力する第二の増幅回路と，
前記第一の増幅回路からの出力信号と前記第二の増幅回路からの出力信号を合成して出力する出力端子とを備え，
前記第一の増幅回路は，
ゲートに第一のバイアス電圧が印加される第一のトランジスタと，
ドレインが前記第一のトランジスタのソースに接続され，ドレインに前記第一の差動信号が入力され，ゲートに第二のバイアス電圧が印加される第二のトランジスタと
を有し，
前記第二の増幅回路は，
ゲートに前記第一のバイアス電圧が印加される第三のトランジスタと，
ドレインが前記第三のトランジスタのソースに接続され，ゲートに前記第二の差動信号が入力され，ゲートに前記第二のバイアス電圧が印加される第四のトランジスタと
を有し，
前記第一ないし第四のトランジスタのサイズはそれぞれ同一であり，
前記第一ないし第四のトランジスタに流れる電流量はそれぞれ等しい
ことを特徴とする差動単相変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は，差動信号を単相信号に変換する差動単相変換回路に関する。
【背景技術】
【０００２】
位相が１８０度ずれている差動信号を単相信号に変換する差動単相変換回路が知られている。差動信号はノイズの影響を受けにくく，例えば，無線装置などで使用されるＬＳＩに搭載される。
【０００３】
図５は，従来の差動単相変換回路の構成を示す図である。差動信号の一方を１８０度反転させて，もう一方の差動信号と合成することで，差動信号から単相信号への変換が実現できる。特許文献１に開示される図５の回路では，差動信号の一方を，ソース接地Ｎ型トランジスタのゲート端子に入力してドレイン端子を出力とすることでえ，１８０度反転させた信号を取り出し，差動信号のもう一方をドレイン接地Ｐ型トランジスタのゲート端子に入力してソース端子を出力とすることで，出力に入力と同位相の信号を取り出し，それぞれの出力を合成することで，差動単相変換を実現している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−２８４２４５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら，図５の回路では，温度が変化したり，プロセス条件が変化したときでも，高いＣＭＲＲ（Common-Mode Rejection Ratio：同相信号除去比）特性を得ようとした場合，差動信号の正相入力側と逆相入力側に温度やプロセス条件のばらつきが異なるＮ型とＰ型のトランジスタを使用し，且つ接続方法も異なるため，ＣＭＲＲ特性にもばらつきが生じ，調整が困難となる。
【０００６】
さらに，正相側と逆相側とでは，周波数特性も異なり，広い周波数範囲にわたり，高いＣＭＲＲ特性を得ることは難しい。
【０００７】
そこで，本発明は，温度やプロセス条件のばらつきの影響を受けず，高いＣＭＲＲ特性を有する差動単相変換回路を提供することにある。
【課題を解決するための手段】
【０００８】
上記目的を達成するための差動単相変換回路は，逆相関係にある一対の差動信号のうちの第一の差動信号を増幅するとともに，上記第一の差動信号を同相で出力する第一の増幅回路と，上記差動信号のうちの第二の差動信号を増幅するとともに，上記第二の差動信号の位相を反転させて出力する第二の増幅回路と，上記第一の増幅回路からの出力信号と上記第二の増幅回路からの出力信号を合成して出力する出力端子とを備え，前記第一の増幅回路は，ゲートに第一のバイアス電圧が印加される第一のトランジスタと，ドレインが前記第一のトランジスタのソースに接続され，ドレインに前記第一の差動信号が入力され，ゲートに第二のバイアス電圧が印加される第二のトランジスタとを有し，前記第二の増幅回路は，ゲートに前記第一のバイアス電圧が印加される第三のトランジスタと，ドレインが前記第三のトランジスタのソースに接続され，ゲートに前記第二の差動信号が入力され，ゲートに前記第二のバイアス電圧が印加される第四のトランジスタとを有し，前記第一ないし第四のトランジスタのサイズはそれぞれ同一であり，前記第一ないし第四のトランジスタに流れる電流量はそれぞれ等しいことを要件とする。
【発明の効果】
【０００９】
開示の差動単相変換回路によれば，カスコード回路を含む増幅回路を有することにより，第一の増幅回路と第二の増幅回路とを同一のトランジスタを用いて構成することが可能となり，正相側と逆相側の温度，プロセス条件のばらつきの影響を受けずに，高いＣＭＲＲ特性を得ることができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施の形態における差動単相変換回路の第一の構成例を示す図である。
【図２】本発明の実施の形態における差動単相変換回路の第二の構成例を示す図である。
【図３】第一の構成例及び第二の構成例の差動単相変換回路の温度特性を示す図である。
【図４】第一の構成例及び第二の構成例の差動単相変換回路の周波数特性を示す図である。
【図５】従来の差動単相変換回路の構成を示す図である。
【発明を実施するための形態】
【００１１】
図１は，本発明の実施の形態における差動単相変換回路の第一の構成例を示す図である。差動入力端子ＩＮ，ＩＮＸにおける一方の端子（正相入力端子）ＩＮは，キャパシタＣ１を介して，ソース接地トランジスタＭ１のゲート端子に接続する。ソース接地トランジスタＭ１のソース端子は接地され，ドレイン端子は，ゲート接地トランジスタＭ２のソース端子に接続する。すなわち，ソース接地トランジスタＭ１とゲート接地トランジスタＭ２とはカスコード接続され，ソース接地トランジスタＭ１とゲート接地トランジスタＭ２は，カスコード回路を構成する。また，ゲート接地トランジスタＭ２のドレイン端子は，キャパシタＣ３を介して単相信号出力端子ＯＵＴに接続されている。
【００１２】
もう一方の端子ＩＮＸ（逆相入力端子）は，キャパシタＣ２を介して，ゲート接地トランジスタＭ３のソース端子に接続する。ゲート接地トランジスタＭ３のソース端子は定電流源と接続する。また，ゲート接地トランジスタＭ３のドレイン端子は，ゲート接地トランジスタＭ２のドレイン端子と共通であり，キャパシタＣ３を介して単相信号出力端子ＯＵＴに接続されている。各トランジスタＭ１，Ｍ２，Ｍ３には，同一のトランジスタが用いられる。
【００１３】
ゲート接地トランジスタＭ２及びＭ３の各ドレイン端子と電源電圧ＶＤＤ間には，負荷Ｒ１が接続される。ソース接地トランジスタＭ１のゲート端子には，ゲートバイアス電圧Ｖｂ１が印加され，ゲート接地トランジスタＭ２及びＭ３の各ゲート端子には，負荷Ｒ２を介して，ゲートバイアス電圧Ｖｂ２が印加される。
【００１４】
次に，第一の構成例の動作について説明する。
【００１５】
ＩＮ端子より、キャパシタＣ１を介して差動信号の片方の入力信号（正相信号）がソース接地トランジスタＭ１のゲート端子に入力される。ＩＮ端子からの入力信号は，ゲートバイアス電圧Ｖｂ１が乗せられた信号である。このＩＮ端子からの入力信号は，ソース接地トランジスタＭ１により，位相が反転されて（すなわち，逆相信号の位相と同位相となって），ゲート接地トランジスタＭ２により増幅されて，ゲート接地トランジスタＭ２のドレイン端子から出力される。
【００１６】
一方、ＩＮＸ端子より、キャパシタＣ２を介して差動信号のもう片方の入力信号（逆相信号）がゲート接地トランジスタＭ３のソース端子に入力される。ＩＮＸ端子からの入力信号は，ゲートバイアス電圧Ｖｂ２が乗せられた信号である。この入力信号は，ゲート接地トランジスタＭ３により増幅されて，ゲート接地トランジスタＭ３のドレイン端子から出力される。このとき，このＩＮＸ端子からの入力信号の位相は反転せずに，入力信号と同位相のままである。
【００１７】
従って，ゲート接地トランジスタＭ２及びＭ３のドレイン端子それぞれからの出力信号は，同位相となって合成され，キャパシタＣ３を介して，ＯＵＴ端子から出力される。このように，差動信号は，損失が少ない状態で単相に変換され出力される。
【００１８】
カスコード回路におけるゲート接地トランジスタＭ２のドレイン側からソース接地トランジスタＭ１側を見たインピーダンスが高いため，ゲート接地トランジスタＭ３のドレイン端子から出力されるＩＮＸ端子側の出力信号は，ＯＵＴ端子側に出力され，ＩＮ端子側からの出力信号と合成される。
【００１９】
各トランジスタＭ１，Ｍ２，Ｍ３には，同一のトランジスタが用いられるので，温度やプロセス条件が変化した場合でも，ＩＮ端子側とＩＮＸ側端子が同一に変化するため，その変化が相殺され，温度やプロセス条件の影響を受けにくい。
【００２０】
さらに，各トランジスタの利得Ａｖは，Ａｖ＝ｇｍ×Ｒoutで定義される（ｇｍ：相互コンダクタンス，Rout：負荷抵抗）。トランジスタＭ１，Ｍ２，Ｍ３のサイズを等しくし，それぞれに等しい電流が流れるように，トランジスタＭ１のゲートバイアス電圧や定電流源の電流値を設定することにより，ＩＮ端子側の増幅回路（ソース接地トランジスタＭ１及びゲート接地トランジスタＭ２をカスコード接続したカスコード回路）と，ＩＮＸ端子側の増幅回路（ゲート接地トランジスタＭ３）のｇｍとＲoutがほぼ等しくなる，すなわち，利得Ａｖがほぼ等しくなる。これにより，両出力信号が同じ振幅となり，同相の両出力信号は同一の比率で合成される。
【００２１】
また，カスコード回路のソース接地トランジスタＭ１の利得は約１倍であり，トランジスタの高周波伝達特性を低下させるいわゆるミラー効果の影響を抑えることができるため，周波数特性が向上し，広い周波数帯域において，回路のＣＭＲＲ（Common-Mode Rejection Ratio：同相信号除去比）特性を向上させることができる。
【００２２】
図２は，本発明の実施の形態における差動単相変換回路の第二の構成例を示す図である。図２において，図１の第一の構成例と同一の要素については，同一の参照符号が付される。第二の構成例では，第一の構成例における定電流源をソース接地トランジスタＭ４で構成する。ソース接地トランジスタＭ４のゲート端子には，負荷Ｒ３を介して，ゲートバイアス電圧Ｖｂ１が印加される。ソース接地トランジスタＭ４のソース端子は接地され，ドレイン端子は，ゲート接地トランジスタＭ３のソース端子と接続する。各トランジスタＭ１，Ｍ２，Ｍ３，Ｍ４には，同一のトランジスタが用いられる。
【００２３】
次に，第二の構成例の動作について説明する。
【００２４】
第二の構成例の動作は第一の構成例の動作と同様である。すなわち，ＩＮ端子より、キャパシタＣ１を介して差動信号の片方の入力信号（正相信号）がソース接地トランジスタＭ１のゲート端子に入力される。ＩＮ端子からの入力信号は，ゲートバイアス電圧Ｖｂ１が乗せられた信号である。このＩＮ端子からの入力信号は，ソース接地トランジスタＭ１により，位相が反転されて（すなわち，逆相信号の位相と同位相となって），ゲート接地トランジスタＭ２のドレイン端子から出力される。
【００２５】
一方、ＩＮＸ端子より、キャパシタＣ２を介して差動信号のもう片方の入力信号（逆相信号）がゲート接地トランジスタＭ３のソース端子に入力される。ＩＮＸ端子からの入力信号は，ゲートバイアス電圧Ｖｂ２が乗せられた信号である。この入力信号は，ゲート接地トランジスタＭ３のドレイン端子から出力される。このとき，このＩＮＸ端子からの入力信号の位相は反転せずに，入力信号と同位相のままである。
【００２６】
従って，ゲート接地トランジスタＭ２及びＭ３のドレイン端子それぞれからの出力信号は，同位相となって合成され，キャパシタＣ３を介して，ＯＵＴ端子から出力される。このように，差動信号は，損失が少ない状態で単相に変換され出力される。
【００２７】
また，各トランジスタＭ１，Ｍ２，Ｍ３，Ｍ４には，同一のトランジスタが用いられる。このトランジスタＭ４のサイズを，トランジスタＭ１，Ｍ２，Ｍ３のサイズと等しくし，等しい電流が流れるように，トランジスタＭ４に印加されるゲートバイアス電圧をトランジスタＭ１のゲートバイアス電圧Ｖｂ１と同一とすることにより，それぞれのトランジスタの各端子の電位が，温度の変化やプロセスのばらつきに対して同様に変化する。このため，温度やプロセス条件が変化した場合でも，ＩＮ端子側の増幅回路とＩＮＸ端子側の増幅回路の利得がほぼ等しくなり，温度やプロセス条件の影響を受けず，ＣＭＲＲ特性の劣化をさらに抑えることができる。
【００２８】
図３は，第一の構成例及び第二の構成例の差動単相変換回路のＣＭＲＲ特性の温度特性を示す図である。図３は，周波数３ＧＨｚにおける第一の構成例（回路構成１）及び第二の構成例（回路構成２）の温度に対するＣＭＲＲ特性を示し，両回路構成とも，動作温度範囲内において，十分に高いＣＭＲＲ特性が得られる。
【００２９】
図４は，第一の構成例及び第二の構成例の差動単相変換回路のＣＭＲＲ特性の周波数特性を示す図である。図４は，温度３０℃における第一の構成例（回路構成１）及び第二の構成例（回路構成２）の周波数に対するＣＭＲＲ特性を示し，両回路構成に共通のデータである。広範囲な周波数帯にわたって，十分に高いＣＭＲＲ特性が得られる。
【００３０】
上述の実施の形態では，ＩＮ端子側の入力信号（正相信号）をカスコード回路のソース接地トランジスタＭ１に入力し，ＩＮＸ端子側の入力信号（逆相信号）をゲート接地トランジスタＭ３に入力する構成を例示したが，入力信号は逆であってもよい。すなわち，ＩＮ端子側の入力信号（正相信号）をゲート接地トランジスタＭ３に入力し，ＩＮＸ端子側の入力信号（逆相信号）をカスコード回路のソース接地トランジスタＭ１に入力する構成であってもよい。正相信号と逆相信号のいずれか一方を，カスコード回路のソース接地トランジスタＭ１に入力することで位相を反転させた後，両信号を同一のトランジスタで増幅する構成とすることで，温度変化やプロセス条件のばらつきが吸収され，また，カスコード回路を用いることで，周波数特性を向上させることができる。
【符号の説明】
【００３１】
Ｍ１〜Ｍ４：トランジスタ，Ｒ１〜Ｒ３：負荷，Ｃ１〜Ｃ３：キャパシタ
【図１】
0005589881.tif 000002
【図２】
0005589881.tif 000003
【図３】
0005589881.tif 000004
【図４】
0005589881.tif 000005
【図５】
0005589881.tif 000006