(57)【特許請求の範囲】
【請求項１】
絶縁基板上の一部に形成されたゲート電極と、前記絶縁基板及び前記ゲート電極の上に形成されたゲート絶縁層と、前記ゲート絶縁層の上の一部に形成された半導体層と、前記半導体層が形成されていない前記ゲート絶縁層の上の一部および前記半導体層の上の一部に形成された保護層と、前記ゲート絶縁層の上の一部及び前記半導体層の上の一部にかけて形成され前記保護層から露出したソース電極及びドレイン電極と、を少なくとも具備する薄膜トランジスタの製造方法であって、
前記絶縁基板上に、前記ゲート電極と、前記ゲート絶縁層と、前記半導体層と、前記ソース電極と前記ドレイン電極とを順に形成した後、前記ゲート絶縁層の上の全面に前記保護層となる膜を成膜する工程と、前記保護層となる膜をパターニングなしにエッチングし前記ソース電極と前記ドレイン電極の表面を露出させ前記保護層のパターンを形成する工程を具備し、
前記保護層は真空紫外光ＣＶＤ法により形成されており、
前記半導体層上の前記ソース電極及び前記ドレイン電極の膜厚は、前記半導体層と前記ゲート電極との膜厚の合計値よりも厚い、
ことを特徴とする薄膜トランジスタの製造方法。
【請求項２】
前記ソース電極と前記ドレイン電極を構成する材料における前記保護層をエッチングする時のエッチャントに対するエッチングレートは、前記保護層となる材料のエッチングレートよりも小さいことを特徴とする請求項１記載の薄膜トランジスタの製造方法。
【請求項３】
前記保護層は酸化シリコンを含む材料で形成されていることを特徴とする請求項１または２記載の薄膜トランジスタの製造方法。
【請求項４】
前記保護層を形成後に１００℃以上で熱処理を行うことを特徴とする請求項１乃至３のいずれかに記載の薄膜トランジスタの製造方法。
【請求項５】
絶縁基板上の一部に形成されたゲート電極と、前記絶縁基板及び前記ゲート電極の上に形成されたゲート絶縁層と、前記ゲート絶縁層の上の一部に形成された半導体層と、前記半導体層が形成されていない前記ゲート絶縁層の上の一部および前記半導体層の上の一部に形成された保護層と、前記ゲート絶縁層の上の一部及び前記半導体層の上の一部にかけて形成され前記保護層から露出したソース電極及びドレイン電極と、を少なくとも具備する薄膜トランジスタであって、
前記半導体層上の前記ソース電極及び前記ドレイン電極の膜厚は、前記半導体層と前記ゲート電極との膜厚の合計値よりも厚く、
前記保護層は、前記絶縁基板上に、前記ゲート電極と、前記ゲート絶縁層と、前記半導体層と、前記ソース電極と前記ドレイン電極とを順に形成した後に、前記半導体層の前記ソース電極及び前記ドレイン電極が形成されていない領域と少なくとも前記ゲート絶縁膜の上の一部とに、真空紫外光ＣＶＤ法により形成され、
前記ゲート絶縁膜の上の保護層の膜厚は、前記半導体層の膜厚と前記ゲート電極に対応する前記ゲート絶縁層の上の隆起高さとの合計値よりも大きく、かつ、前記ゲート絶縁膜の上の前記保護層の膜厚は、前記半導体層の膜厚と前記ソース電極及び前記ドレイン電極の膜厚と前記ゲート電極に対応する前記ゲート絶縁層の上の隆起高さとの合計値よりも小さくなり、前記半導体層の上の保護層の膜厚は、前記半導体層の上の前記ソース電極及び前記ドレイン電極の膜厚よりも小さくなるように形成されている、
ことを特徴とする薄膜トランジスタ。
【請求項６】
前記保護層が酸化シリコンを含む材料で形成されていることを特徴する請求項５記載の薄膜トランジスタ。
【請求項７】
請求項５または６に記載の薄膜トランジスタのアレイと、前記薄膜トランジスタのアレイのソース電極又はドレイン電極に接続された画素電極と、前記画素電極上に配置された画像表示媒体と、を具備することを特徴とする画像表示装置。
【請求項８】
前記画像表示媒体が電気泳動方式によるものであることを特徴とする請求項７に記載の画像表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、各種画像表示装置の駆動素子や各種論理回路の論理素子等に用いることができる薄膜トランジスタ及びその製造方法並びに画像表示装置に関するものである。
【背景技術】
【０００２】
現在、一般的な平面薄型画像表示装置（Ｆｌａｔ  Ｐａｎｅｌ  Ｄｉｓｐｌａｙ；ＦＰＤ）としては、半導体に非晶質シリコンや多結晶シリコンを用いた電界効果型薄膜トランジスタにより駆動するアクティブマトリックスタイプのものが主流となっている。
【０００３】
そして、上述の電界効果型薄膜トランジスタの半導体層を被覆し、外部環境から保護する層（保護層）としては無機絶縁層、例えば、酸化シリコン等が用いられている。
【０００４】
上述の保護層は、一般に微細加工が可能なフォトリソグラフィー法を用いてパターニングされる（非特許文献１）。
【０００５】
一方、フォトリソグラフィー法を用いたパターニング工程は、レジスト形成、プレベーク、フォトマスクを用いた露光、現像、エッチング、レジスト剥離、洗浄、乾燥を含む非常に複雑な工程であり、製造コストの低減と、歩留まりの向上を達成するためにはフォトリソグラフィー法を用いたパターニング工程を一工程でも削減することが求められている。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】Y.Hibino et al.， “The Development of the New Low Resistive Material  Bus-Line Process with Super High Aperture Ratio  for High Resolution TFT-LCDs”，シャープ技報  第７４号 p20-23（１９９９）
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、製造コストを低減することができ、かつ、歩留まりの高い薄膜トランジスタを提供することにある。
【課題を解決するための手段】
【０００８】
請求項１の発明に係る薄膜トランジスタの製造方法は、絶縁基板上の一部に形成されたゲート電極と、前記絶縁基板及び前記ゲート電極の上に形成されたゲート絶縁層と、前記ゲート絶縁層の上の一部に形成された半導体層と、前記半導体層が形成されていない前記ゲート絶縁層の上の一部および前記半導体層の上の一部に形成された保護層と、前記ゲート絶縁層の上の一部及び前記半導体層の上の一部にかけて形成され前記保護層から露出したソース電極及びドレイン電極と、を少なくとも具備する薄膜トランジスタの製造方法であって、前記絶縁基板上に、前記ゲート電極と、前記ゲート絶縁層と、前記半導体層と、前記ソース電極と前記ドレイン電極とを順に形成した後、前記ゲート絶縁層の上の全面に前記保護層となる膜を成膜する工程と、前記保護層となる膜をパターニングなしにエッチングし前記ソース電極と前記ドレイン電極の表面を露出させ前記保護層のパターンを形成する工程を具備し、前記保護層は真空紫外光ＣＶＤ法により形成されており、前記半導体層上の前記ソース電極及び前記ドレイン電極の膜厚は、前記半導体層と前記ゲート電極との膜厚の合計値よりも厚い、ことを特徴とする。
請求項２の発明に係る薄膜トランジスタの製造方法は、前記ソース電極と前記ドレイン電極を構成する材料における前記保護層をエッチングする時のエッチャントに対するエッチングレートは、前記保護層となる材料のエッチングレートよりも小さいことを特徴とする。
請求項３の発明に係る薄膜トランジスタの製造方法は、前記保護層は酸化シリコンを含む材料で形成されていることを特徴とする。
請求項４の発明に係る薄膜トランジスタの製造方法は、前記保護層を形成後に１００℃以上で熱処理を行うことを特徴とする。
請求項５の発明に係る薄膜トランジスタは、絶縁基板上の一部に形成されたゲート電極と、前記絶縁基板及び前記ゲート電極の上に形成されたゲート絶縁層と、前記ゲート絶縁層の上の一部に形成された半導体層と、前記半導体層が形成されていない前記ゲート絶縁層の上の一部および前記半導体層の上の一部に形成された保護層と、前記ゲート絶縁層の上の一部及び前記半導体層の上の一部にかけて形成され前記保護層から露出したソース電極及びドレイン電極と、を少なくとも具備する薄膜トランジスタであって、前記半導体層上の前記ソース電極及び前記ドレイン電極の膜厚は、前記半導体層と前記ゲート電極との膜厚の合計値よりも厚く、前記保護層は、前記絶縁基板上に、前記ゲート電極と、前記ゲート絶縁層と、前記半導体層と、前記ソース電極と前記ドレイン電極とを順に形成した後に、前記半導体層の前記ソース電極及び前記ドレイン電極が形成されていない領域と少なくとも前記ゲート絶縁膜の上の一部とに、真空紫外光ＣＶＤ法により形成され、前記ゲート絶縁膜の上の保護層の膜厚は、前記半導体層の膜厚と前記ゲート電極に対応する前記ゲート絶縁層の上の隆起高さとの合計値よりも大きく、かつ、前記ゲート絶縁膜の上の前記保護層の膜厚は、前記半導体層の膜厚と前記ソース電極及び前記ドレイン電極の膜厚と前記ゲート電極に対応する前記ゲート絶縁層の上の隆起高さとの合計値よりも小さくなり、前記半導体層の上の保護層の膜厚は、前記半導体層の上の前記ソース電極及び前記ドレイン電極の膜厚よりも小さくなるように形成されている、ことを特徴とする。
請求項６の発明に係る薄膜トランジスタは、前記保護層が酸化シリコンを含む材料で形成されていることを特徴する。
請求項７の発明に係る画像表示装置は、請求項５または６に記載の薄膜トランジスタのアレイと、前記薄膜トランジスタのアレイのソース電極又はドレイン電極に接続された画素電極と、前記画素電極上に配置された画像表示媒体と、を具備することを特徴とする。
請求項８の発明に係る画像表示装置は、前記画像表示媒体が電気泳動方式によるものであることを特徴とする。
【発明の効果】
【００２０】
本発明によれば、保護層のパターンを、フォトリソグラフィー法によるレジストパターニングを行わなくとも、エッチングのみで簡易に形成することができるため、製造コストが低減され、歩留まりの高い薄膜トランジスタを提供することができる。
【００２１】
また、本発明によれば、真空紫外光ＣＶＤ法を用いて成膜した高い自己平坦化特性(埋め込み特性)を持つ膜を用いることで，製造コストが低減され、歩留まりの高い薄膜トランジスタアレイを提供することができる。真空紫外光ＣＶＤ法を用いて成膜した膜が高い自己平坦化性を持つのは，真空紫外光ＣＶＤ法においては気相中で光分解して発生したラジカル等の反応活性種が表面をマイグレーションしフローしながら堆積し薄膜が形成され、基板の材料や表面形状によらず膜が形成されるためである。
【００２２】
また、本発明によれば、絶縁基板上にボトムゲート-トップコンタクト型の薄膜トランジスタを形成し、保護層となる膜を真空紫外光ＣＶＤ法により埋め込み成膜し、その後エッチングによりソース電極及びドレイン電極を露出させることで、ソース電極及びドレイン電極の非パターン部に保護層のパターンを形成することができる。これに対し、保護層となる膜が埋め込み成膜ではなく、通常の熱ＣＶＤ法やプラズマＣＶＤ法等により形成される場合には、半導体層上とソース−ドレイン電極上に一様の膜厚で膜が成膜されるため、エッチングによりソース電極及びドレイン電極を露出させる時に、半導体層も露出してしまうため、半導体層上に保護層を形成することは不可能となる。
【００２３】
また、本発明において、ソース・ドレイン電極を構成する材料において保護層をエッチング形成する時のエッチャントに対するエッチングレートを、前記保護層となる材料のエッチングレートよりも小さくした場合には、保護層をエッチング形成する時にソース電極及びドレイン電極が消失してしまうことを防ぐことができる。
【００２４】
また、本発明において、上記のパターニング方法を実施するためには、前記ソース電極及びドレイン電極の膜厚を、前記半導体層と前記ゲート電極の膜厚の合計値よりも厚くした場合には、上述のエッチング方法により半導体層を露出させることなくソース電極及びドレイン電極の全面を露出させることができるため、配線や画素電極との接続が容易である。
【００２５】
また、本発明において、保護層を酸化シリコンを含む材料で形成する場合には、優れた絶縁特性を持つ薄膜トランジスタを提供することができる。
【００２６】
また、本発明において、真空紫外光ＣＶＤ法で形成した酸化シリコン膜が１００℃以上で熱処理を行なわれる場合には、より優れた絶縁性を実現することが可能となる。真空紫外光ＣＶＤ法で酸化シリコンを室温形成する場合、有機シリコン化合物のシロキサン等を材料として形成される。その時材料ガスが完全に分解するのではなく、一部は分解されて生成された反応活性種がマイグレーションし、フローしながら膜を形成するため、材料ガスに含まれるＳｉ−ＣＨ３等も膜中に多く含まれる。このため、本発明で用いる保護層は膜中に未分解原料を含むから、１００℃以上で熱処理を行うことにより、未分解原料量を減らし、より優れた絶縁性を実現することが可能となる。
【図面の簡単な説明】
【００２７】
【図１】本発明の実施の形態１に係る薄膜トランジスタを示す模式図である。
【図２】本発明の実施例１に係る薄膜トランジスタのアレイを示す模式図である。
【図３】図２の薄膜トランジスタのアレイの１画素分の略拡大図である。
【図４】本発明の実施例１に係る薄膜トランジスタのアレイを示す模式図である。
【図５】本発明の実施例１に係る薄膜トランジスタのアレイを示す模式図である。
【発明を実施するための形態】
【００２８】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。実施の形態及びに実施例おいて、同一の構成要素には同一符号を付け、重複する説明は省略する。
【００２９】
（実施の形態１）
図１は、本発明の実施の形態１に係る薄膜トランジスタを示す模式図である。本発明の実施の形態１に係る薄膜トランジスタは、絶縁基板１０の上に、ゲート電極１１、ゲート絶縁層１２、半導体層１３、ソース電極１４、ドレイン電極１５、保護層１６が順次形成されているボトムゲート−トップコンタクト型のものである。
【００３０】
ゲート電極１１は、絶縁基板１０の上の一部に形成されている。ゲート絶縁層１２は、絶縁基板１０及びゲート電極１１の上に形成されている。保護層１６は、ゲート絶縁層１２の上の一部に形成されている。半導体層１３は、保護層１６が形成されていないゲート絶縁層１２の上の一部に形成されている。ソース電極１４及びドレイン電極１５は、ゲート絶縁層１２及び半導体層１３の上に形成されている。
【００３１】
本発明の実施の形態１に係る薄膜トランジスタは、ゲート絶縁層１２の上の全面に保護層１６となる膜を成膜する工程と、保護層１６となる膜をパターニングなしにエッチングしソース電極１４とドレイン電極１５の表面を露出させ保護層１６のパターンを形成する工程と、を具備している。
【００３２】
絶縁基板１０は、例えば、ガラスやプラスチック基板で形成される。このプラスチック基板としては、例えば、ポリメチルメタクリレート、ポリアクリレート、ポリカーボネート、ポリスチレン、ポリエチレンサルファイド、ポリエーテルスルホン（ＰＥＳ）、ポリオレフィン、ポリエチレンテレフタレート、ポリエチレンナフタレート（ＰＥＮ）、シクロオレフィンポリマー、ポリエーテルサルフェン、トリアセチルセルロース、ポリビニルフルオライドフィルム、エチレン-テトラフルオロエチレン共重合樹脂、耐候性ポリエチレンテレフタレート、耐候性ポリプロピレン、ガラス繊維強化アクリル樹脂フィルム、ガラス繊維強化ポリカーボネート、透明性ポリイミド、フッ素系樹脂又は環状ポリオレフィン系樹脂等が使用される。これらの基板は単独で使用することもでき、二種以上を積層した複合の基板を使用することもできる。また、絶縁基板１０は、ガラスやプラスチック基板上に樹脂層、例えば、カラーフィルタが形成された基板を使用することもできる。
【００３３】
ソース電極１４とドレイン電極１５を構成する材料における保護層１６となる膜をエッチングする時のエッチャントに対するエッチングレートは、保護層１６となる材料のエッチングレートよりも小さいことが必須である。保護層１６となる膜のエッチングにおいて、ソース電極１４とドレイン電極１５を構成する材料のエッチングレートが大きいと保護層１６をエッチングする時にソース電極１４及びドレイン電極１５が消失してしまう可能性があるが、上記のようなエッチングレートであれば、保護層１６をエッチング形成する時にソース電極１４及びドレイン電極１５が消失してしまうことを防ぐことができる。
【００３４】
ゲート電極１１、ソース電極１４及びドレイン電極１５の材料として、Ａｕ、Ａｇ、Ｃｕ、Ｃｒ、Ａｌ、Ｍｇ、Ｌｉなどの低抵抗金属材料が好適である。また、ゲート電極１１、ソース電極１４及びドレイン電極１５の材料として、酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化カドミウム（ＣｄＯ）、酸化インジウムカドミウム（ＣｄＩｎ２Ｏ４）、酸化カドミウムスズ（Ｃｄ２ＳｎＯ４）、酸化亜鉛スズ（Ｚｎ２ＳｎＯ４）又は酸化インジウム亜鉛（Ｉｎ−Ｚｎ−Ｏ）等の酸化物材料が好適に用いられる。
【００３５】
また、ゲート電極１１、ソース電極１４及びドレイン電極１５の材料が酸化物材料である場合、この酸化物材料に不純物をドープすることも導電率を上げるために好ましい。不純物としては、例えば、酸化インジウムにスズやモリブデン、チタンをドープしたもの、酸化スズにアンチモンやフッ素をドープしたもの、酸化亜鉛にインジウム、アルミニウム又はガリウムなどである。この中では、特に、酸化インジウムにスズをドープした酸化インジウムスズ（通称ＩＴＯ)が低い抵抗率のために特に好適に用いられる。また、ゲート電極１１、ソース電極１４及びドレイン電極１５の材料として、導電性酸化物材料と低抵抗金属材料を複数積層したものも使用できる。この場合、金属材料の酸化や経時劣化を防ぐために導電性酸化物薄膜／金属薄膜／導電性酸化物薄膜の順に積層した３層構造が特に好適に用いられる。ゲート電極１１、ソース電極１４及びドレイン電極１５は、全て同じ材料であっても構わないし、また全て違う材料であっても構わない。しかし、工程数を減らすためにソース電極１４とドレイン電極１５は同一の材料であることがより望ましい。
【００３６】
これらの電極は、真空蒸着法、イオンプレーティング法、スパッタ法、レーザーアブレーション法、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法，ホットワイヤーＣＶＤ法等で形成される。また、これらの電極は、上述の導電性材料をインキ状、ペースト状にしたものをスクリーン印刷、凸版印刷又はインクジェット法等で塗布し焼成して形成することもできるが、これらに限定されるものではない。
【００３７】
ゲート絶縁層１２の材料としては、酸化シリコン、窒化シリコン、シリコンオキシナイトライド、酸化アルミニウム、酸化タンタル、酸化イットリウム、酸化ハフニウム、ハフニウムアルミネート、酸化ジルコニア、酸化チタン等の無機材料、又は、ＰＭＭＡ（ポリメチルメタクリレート）等のポリアクリレート、ＰＶＡ（ポリビニルアルコール）、ＰＳ（ポリスチレン）、透明性ポリイミド、ポリエステル、エポキシ、ポリビニルフェノール又はポリビニルアルコール等が挙げられるがこれらに限定されるものではない。
【００３８】
ゲート絶縁層１２の材料としては、ゲートリーク電流を抑えるためには、絶縁材料の抵抗率は１０１１Ωｃｍ以上、特に１０１４Ωｃｍ以上であるものが好ましい。ゲート絶縁層１２は、真空蒸着法、イオンプレーティング法、スパッタ法、レーザーアブレーション法、プラズマＣＶＤ法、光ＣＶＤ法、ホットワイヤーＣＶＤ法、スピンコート、ディップコート又はスクリーン印刷などの方法を用いて形成される。ゲート絶縁層１２は、膜の成長方向に向けて組成を傾斜したものもまた好適に用いられる。
【００３９】
半導体層１３の材料として、水素化アモルファスシリコン、微結晶シリコン、多結晶シリコン又は単結晶シリコン等のシリコン半導体が挙げられる。また、半導体層１３の材料として、非シリコン半導体として亜鉛、インジウム、スズ、タングステン、マグネシウム、ガリウムのうち一種類以上の元素を含む酸化物が挙げられる。この酸化物として、例えば酸化亜鉛、酸化インジウム、酸化インジウム亜鉛、酸化スズ、酸化タングステン、酸化亜鉛ガリウムインジウム（Ｉｎ−Ｇａ−Ｚｎ−Ｏ）等公知の材料が挙げられるがこれらに限定されるものではない。これらの材料は、ＣＶＤ法、スパッタ法、パルスレーザー堆積法、真空蒸着法、ゾルゲル法等の方法を用いて形成される。ＣＶＤ法としてはホットワイヤーＣＶＤ法、プラズマＣＶＤ法、スパッタ法としてはＲＦマグネトロンスパッタ法、ＤＣスパッタ法、真空蒸着としては加熱蒸着、電子ビーム蒸着又はイオンプレーティング法、などが挙げられるがこれらに限定されるものではない。
【００４０】
また、半導体層１３としては、テトラセン、ペンタセン、オリゴチオフェン誘導体、フタロシアニン類、ベリレン誘導体等の低分子有機半導体や、ポリフルオレン、ポリフェニレンビニレン、ポリトリアリルアミン等の高分子有機半導体も挙げられるがこれらに限定されるものではない。これらの材料はスピンコート、ディップコート、スクリーン印刷、インクジェット法等を用いて形成される。
【００４１】
保護層１６は、真空紫外光ＣＶＤ法により成膜することで、ソース電極１４、ドレイン電極１５及び半導体層１３の形成領域と、ゲート絶縁層１２の上に均一で平坦な膜を形成することができる。真空紫外光ＣＶＤ法を用いて成膜した膜は、基板の表面形状によらず高い自己平坦化特性を持つためである。これは、表面反応によって膜が形成されるのではなく、気相中で光分解して発生したラジカル等の反応活性種が、表面をマイグレーションしフローしながら堆積し、薄膜が形成されるためである。このため、ボトムゲート・トップコンタクト型の薄膜トランジスタにおいて、ソース電極１４及びドレイン電極１５を形成した後にゲート絶縁層１２の上の全面を被覆するように保護層１６となる膜を真空紫外光ＣＶＤ法により成膜し、保護層１６となる膜をエッチングする。
【００４２】
このエッチング工程によって、ソース電極１４及びドレイン電極１５が露出される。しかし、半導体層１６を被覆させる必要があるので、所定の膜となった段階でエッチングが停止される。つまり、保護層１６は、ゲート絶縁膜１２の上の保護層１６の膜厚Ｄ１が半導体層１３の膜厚ＤＳとゲート電極１１に対応するゲート絶縁層１２の上の隆起高さＨＧとの合計値よりも大きく、かつ、半導体層１３の膜厚とソース電極１４及びドレイン電極１５の膜厚ＤＳＤとゲート電極１１に対応するゲート絶縁層１２の上の隆起高さＨＧとの合計値よりも小さくなる。すなわち、ＤＳ＋ＨＧ＜Ｄ１＜ＤＳ＋ＤＳＤ＋ＨＧの条件が成立するように保護層１６は形成される。
【００４３】
また、半導体層１３の上の保護層１６について見ると、半導体層１３の上の保護層１６の膜厚Ｄ２と半導体層１３の膜厚ＤＳとゲート電極１１に対応するゲート絶縁層１２も上の隆起高さＨＧとの合計値が、ゲート絶縁膜１２の上の保護層１６の膜厚と実質的に等しく、かつ、半導体層１３の上の保護層１６の膜厚が半導体層１３の上のソース電極１４及びドレイン電極１５の膜厚よりも小さくなる（Ｄ１＝Ｄ２＋ＤＳ＋ＨＧ、Ｄ２＜ＤＳＤ）ように形成される。このようにすることで、ソース電極１４とドレイン電極１５の表面を露出させることで、フォトリソグラフィー法を用いたレジストパターニングの工程を省き、エッチングのみで保護層１６のパターンを形成することができる。
【００４４】
ゲート絶縁膜を真空蒸着法や通常のＣＶＤのような成膜方法で形成する場合、ゲート絶縁層１２がゲート電極１１の膜厚ＤＧの分だけ隆起するために、半導体層１３の上に被覆される保護層１６の膜厚が変わってくる。したがって、ゲート電極１１に対応するゲート絶縁層１２の上の隆起高さＨＧは、ＨＧ＝ＤＧの条件を満足するものであり、保護層１６の基板上の高さレベルが一定であるとすると、Ｄ１とＤ２の関係はＤ１＝Ｄ２＋ＤＳ＋ＤＧとなる。
【００４５】
さらに、ソース電極１４及びドレイン電極１５の膜厚が、半導体層１３の膜厚とゲート電極１１に対応するゲート絶縁層１２の上の隆起高さとの合計値よりも厚ければ（ＤＳＤ＞ＤＳ＋ＨＧ）、上述のエッチング方法により半導体層１３を露出させることなくソース電極１４及びドレイン電極１５の全面を露出させることができるため、配線や画素電極との接続が容易である。ＨＧ＝０，すなわち、ゲート絶縁層１２を真空紫外光ＣＶＤ法や各種のウェットコーティング法などの自己平坦化性の高い成膜方法で成膜する場合には、ソース電極１４及びドレイン電極１５の膜厚が、半導体層１３の膜厚よりも厚ければ（ＤＳＤ＞ＤＳ）よい。
【００４６】
保護層１６は、酸化シリコンを含む材料で形成されている。保護層１６を形成する場合には、出発材料として、オクタメチルシクロテトラシロキサン又はテトラエトキシシラン/Ｏ２等が挙げられる。保護層１６の抵抗値は、１０１１Ω・ｃｍ以上が好ましく、より好ましくは１０１４Ω・ｃｍ以上である。
【００４７】
保護層１６を成膜後に、１００℃以上の熱処理が行われることが好ましい。例えば、真空紫外光ＣＶＤ法で酸化シリコンを、室温形成する場合に、有機シリコン化合物のシロキサン等を材料として形成される。その時、材料ガスが完全に分解するのではなく、一部は分解されて生成された反応活性種がマイグレーションし、フローしながら膜が形成するため、材料ガスに含まれるＳｉ−ＣＨ３等も膜中に多く含まれる。このため、保護層１６は、膜中に未分解材料を含む。保護層１６の膜中の未分解材料により膜の抵抗値が低下する場合があるが、熱処理を行うことにより、膜中に含まれる未分解材料が減少し、上記に示す高い抵抗値を得ることが可能となる。
【実施例１】
【００４８】
以下、本発明の実施例１を説明する。実施例１では図２に示すようなボトムゲート−トップコンタクト型の薄膜トランジスタのアレイ基板が作製された。この薄型トランジスタのアレイ基板は、１画素のサイズが１２５μｍ×１２５μｍであり、この画素が４８０×６４０個あるものである。図３は、１画素分を拡大して示す略拡大図である。絶縁基板１０としてＰＥＮ基材（帝人デュポン社製Ｑ６５ 厚さ１２５μｍ）上に、ＤＣマグネトロンスパッタ装置を用いて厚さが５０ｎｍのＩＴＯが成膜され、フォトリソグラフィー法を用いたエッチングによりゲート電極１１、ゲート配線２１、キャパシタ電極２２、キャパシタ配線２３が形成された。
【００４９】
ＩＴＯ成膜時の投入電力は１００Ｗとされ、ガス流量はＡｒ＝５０ＳＣＣＭ、Ｏ２＝０．１ＳＣＣＭとされ、成膜圧力は１．０Ｐａとされた。次に、ＲＦマグネトロンスパッタ装置を用いてＳｉＯＮからなる厚さが３００ｎｍのゲート絶縁層１２が投入電力は５００Ｗ、Ａｒ＝５０ＳＣＣＭ、Ｏ２＝２０ＳＣＣＭ、成膜圧力１．０Ｐａの条件で成膜された。また、Ｉｎ―Ｇａ―Ｚｎ―Ｏ系酸化物からなる厚さが３０ｎｍの半導体層１３が投入電力１００Ｗ、Ａｒ＝１００ＳＣＣＭ、Ｏ２＝２ＳＣＣＭ、成膜圧力１．０Ｐａの条件で連続成膜された。
【００５０】
半導体層１３がフォトリソグラフィー法を用いてエッチングにより形成された後、さらにレジストが塗布され、乾燥及び現像を行った後、ＤＣマグネトロンスパッタ装置を用いて厚さが１５０ｎｍのＩＴＯが投入電力１００Ｗ、Ａｒ＝５０ＳＣＣＭ、Ｏ２＝０．１ＳＣＣＭ、成膜圧力１．０Ｐａの条件で形成され、リフトオフによりソース電極１４、ソース配線２４、ドレイン電極１５及び画素電極２５が形成された。その上に図４に示すように、真空紫外光ＣＶＤ装置を用いて保護層１６となる厚さが３００ｎｍのＳｉＯ２膜（ゲート配線２１が形成されている部分のゲート絶縁層の表面を基準面とした膜厚）が成膜された。
【００５１】
このＳｉＯ２膜は、原料としてオクタメチルシクロテトラシロキサンが５SCCM流され、投入電力が１００Ｗとされ、成膜圧力が１０Ｐａとされて成膜された。成膜後、リアクティブイオンエッチング装置を用いてソース電極１４、ソース配線２４、ドレイン電極１５及び画素電極２５の表面が露出され、半導体層１３上の保護層１６の膜厚が５０ｎｍになるまでＳｉＯ２がエッチングされ、保護層１６のパターンが形成された（図５）。エッチングガスはＣＦ４が用いられ、投入電力は３００Ｗとされ、エッチング圧力は５Ｐａとされた。最後に薄膜トランジスタのアレイ基板に対して１５０℃で３時間、大気中で熱処理が行なわれ、対向電極との間に電気泳動媒体を挟んで駆動されたところ、良好な表示がなされた。
【００５２】
本発明の実施の形態においては、ボトムゲート−トップコンタクト型の薄膜トランジスタにおいて、保護層１６のパターンをフォトリソグラフィー法を使わずに簡易に形成することで、製造コストが低減され、歩留まりの高い薄膜トランジスタ及びこの薄膜トランジスタを具備する画像表示装置を提供することができる。
【００５３】
このような本発明の薄膜トランジスタは、電子ペーパー、ＬＣＤ又は有機ＥＬディスプレイ等のスイッチング素子として利用できる。また、本発明の薄膜トランジスタは、特に、フレキシブル基材を基板とするフレキシブルディスプレイ、ＩＣカード又はＩＣタグ等にも広く応用することができる。
【符号の説明】
【００５４】
１０  絶縁基板
１１  ゲート電極
１２  ゲート絶縁層
１３  半導体層
１４  ソース電極
１５  ドレイン電極
１６  保護層
２１  ゲート配線
２２  キャパシタ電極
２３  キャパシタ配線
２４  ソース配線
２５  画素電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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