(57)【特許請求の範囲】
【請求項１】
微結晶シリコンを含む半導体層を成膜する半導体層成膜工程と、
前記半導体層におけるソース、ドレイン形成領域の表面凹凸の凸部の上端側を除去し、前記半導体層を平坦化する半導体層平坦化工程と、
前記ソース、ドレイン形成領域に対応してソース電極及びドレイン電極を形成するソース、ドレイン電極形成工程と、
前記半導体層平坦化工程の前に、前記半導体層におけるチャネルとなる領域を覆う保護膜を形成する保護膜形成工程と、
を備え、
前記半導体層平坦化工程は、
前記半導体層の前記ソース、ドレイン形成領域上にレジスト膜を成膜するレジスト膜成膜工程と、
前記レジスト膜の表層側を除去し、前記半導体層の表面凹凸の凸部を露出させる凸部露出工程と、
前記レジスト膜から露出した、前記半導体層の凸部の上端側をエッチングして取り除く凸部除去工程と、
前記レジスト膜を除去するレジスト除去工程と、
を含むことを特徴とする薄膜トランジスタの製造方法。
【請求項２】
前記半導体層平坦化工程は、
前記半導体層が有する表面凹凸の高低差を少なくとも５０％緩和するように、前記表面凹凸の凸部の上端側を除去することを特徴とする請求項１記載の薄膜トランジスタの製造方法。
【請求項３】
請求項１又は２記載の薄膜トランジスタの製造方法によって製造されることを特徴とする薄膜トランジスタ。 
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ及び薄膜トランジスタの製造方法に関する。
【背景技術】
【０００２】
従来の薄膜トランジスタにおいて、チャネル領域が形成される半導体層として一般的に、非晶質シリコン（アモルファスシリコン）を用いることが知られている。
また、薄膜トランジスタのオン電流を向上させるなど、良好なトランジスタ特性を得ることを目的に、半導体層としてグロー放電により生成された微結晶シリコン（マイクロクリスタルシリコン）を用いる試みが行われている（例えば、特許文献１参照。）。
【０００３】
例えば、ＰＥ−ＣＶＤ（Plasma Enhanced - Chemical Vapor Deposition）により半導体膜を成膜する過程で、ＳｉＨ４ガスに対するＨ２ガスの割合を多くして水素ラジカルをより多く発生させることで、微結晶シリコンの半導体膜を成膜する技術が知られている。
これは、水素ラジカルによって非晶質シリコンがエッチングされるエッチングレートが微結晶シリコンのエッチングレートの数倍であることを利用して、非晶質シリコンを選択的にエッチングすることによって、微結晶シリコンが占める割合が高くなるように半導体膜を成膜する手法である。
この水素ラジカルによるエッチング作用の強弱を調整することによって、図２０（ａ）、図２０（ｂ）に示すように、より結晶化度が高く、微結晶シリコンが占める割合が多い半導体膜を成膜することができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開昭５９−１４１２７１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記従来技術において、水素ラジカルによって非晶質シリコンがエッチングされて除去されたことによる凹凸が半導体膜の表面に生じる傾向がある。その半導体膜の表面の凹凸が急峻になってしまった場合に、図２１（ａ）、図２１（ｂ）に示すように、半導体膜上に形成される不純物半導体層及びソース・ドレインメタル層との界面が乱れてしまうことがある。その界面が乱れることで、半導体膜のチャネルと、ソース・ドレイン電極との電気的接合に不具合が発生してしまい、薄膜トランジスタとして良好に機能しないことがあるという問題があった。
【０００６】
そこで、本発明の課題は、半導体膜とソース・ドレイン電極とを好適に電気的接合させることである。
【課題を解決するための手段】
【０００７】
以上の課題を解決するため、本発明の一の態様は、薄膜トランジスタの製造方法であって、
微結晶シリコンを含む半導体層を成膜する半導体層成膜工程と、
前記半導体層におけるソース、ドレイン形成領域の表面凹凸の凸部の上端側を除去し、前記半導体層を平坦化する半導体層平坦化工程と、
前記ソース、ドレイン形成領域に対応してソース電極及びドレイン電極を形成するソース、ドレイン電極形成工程と、
前記半導体層平坦化工程の前に、前記半導体層におけるチャネルとなる領域を覆う保護膜を形成する保護膜形成工程と、
を備え、
前記半導体層平坦化工程は、
前記半導体層の前記ソース、ドレイン形成領域上にレジスト膜を成膜するレジスト膜成膜工程と、
前記レジスト膜の表層側を除去し、前記半導体層の表面凹凸の凸部を露出させる凸部露出工程と、
前記レジスト膜から露出した、前記半導体層の凸部の上端側をエッチングして取り除く凸部除去工程と、
前記レジスト膜を除去するレジスト除去工程と、
を含むことを特徴としている。
また、好ましくは、前記半導体層平坦化工程は、
前記半導体層が有する表面凹凸の高低差を少なくとも５０％緩和するように、前記表面凹凸の凸部の上端側を除去する。
そして、この薄膜トランジスタの製造方法によって薄膜トランジスタが製造される。
【発明の効果】
【０００９】
本発明によれば、半導体膜とソース・ドレイン電極とを好適に電気的接合させることができる。
【図面の簡単な説明】
【００１０】
【図１】ＥＬパネルの画素の配置構成を示す平面図である。
【図２】ＥＬパネルの概略構成を示す平面図である。
【図３】ＥＬパネルの１画素に相当する回路を示した回路図である。
【図４】ＥＬパネルの１画素を示した平面図である。
【図５】図４のV−V線に沿った面の矢視断面図である。
【図６】図４のVI−VI線に沿った面の矢視断面図である。
【図７】薄膜トランジスタの製造工程を示す説明図である。
【図８】薄膜トランジスタの製造工程を示す説明図である。
【図９】薄膜トランジスタの製造工程を示す説明図である。
【図１０】薄膜トランジスタの製造工程を示す説明図である。
【図１１】薄膜トランジスタの製造工程を示す説明図である。
【図１２】薄膜トランジスタの製造工程を示す説明図である。
【図１３】薄膜トランジスタの製造工程を示す説明図である。
【図１４】薄膜トランジスタの製造工程を示す説明図である。
【図１５】薄膜トランジスタの製造工程を示す説明図である。
【図１６】表示パネルにＥＬパネルが適用された携帯電話機の一例を示す正面図である。
【図１７】表示パネルにＥＬパネルが適用されたデジタルカメラの一例を示す正面側斜視図（ａ）と、後面側斜視図（ｂ）である。
【図１８】表示パネルにＥＬパネルが適用されたパーソナルコンピュータの一例を示す斜視図である。
【図１９】ラマン分光法による半導体の結晶化度の測定方法を説明するための図である。
【図２０】従来の薄膜トランジスタの断面における良好な界面を示すＴＥＭ像（ａ）と、そのＴＥＭ像の説明図（ｂ）である。
【図２１】従来の薄膜トランジスタの断面における乱れた界面を示すＴＥＭ像（ａ）と、そのＴＥＭ像の説明図（ｂ）である。
【発明を実施するための形態】
【００１１】
以下に、本発明を実施するための好ましい形態について図面を用いて説明する。但し、以下に述べる実施形態には、本発明を実施するために技術的に好ましい種々の限定が付されているが、発明の範囲を以下の実施形態及び図示例に限定するものではない。
【００１２】
図１は、発光装置であるＥＬパネル１における複数の画素Ｐの配置構成を示す平面図であり、図２は、ＥＬパネル１の概略構成を示す平面図である。
【００１３】
図１、図２に示すように、ＥＬパネル１には、Ｒ（赤），Ｇ（緑），Ｂ（青）をそれぞれ発光する複数の画素Ｐが所定のパターンでマトリクス状に配置されている。
このＥＬパネル１には、複数の走査線２が行方向に沿って互いに略平行となるよう配列され、複数の信号線３が平面視して走査線２と略直交するよう列方向に沿って互いに略平行となるよう配列されている。また、隣り合う走査線２の間において電圧供給線４が走査線２に沿って設けられている。そして、これら各走査線２と、互いに隣接する二本の信号線３と、各電圧供給線４とによって囲われる範囲が、画素Ｐに相当する。
また、ＥＬパネル１には、走査線２、信号線３、電圧供給線４の上方に覆うように、格子状の隔壁であるバンク１３が設けられている。このバンク１３によって囲われてなる略長方形状の複数の開口部１３ａが画素Ｐごとに形成されている。このバンク１３の開口部１３ａ内に所定のキャリア輸送層（後述する正孔注入層８ｂ、発光層８ｃ）が設けられ、画素Ｐの発光領域となる。キャリア輸送層とは、電圧が印加されることによって正孔又は電子を輸送する層である。なお、バンク１３は、上述のように、画素Ｐごとに開口部１３ａを設けるものばかりでなく、信号線３上を覆い且つ列方向に沿って延在するとともに、列方向に並んだ後述する複数の画素Ｐの各画素電極８ａの中央部をまとめて露出するようなストライプ状であってもよい。
【００１４】
図３は、アクティブマトリクス駆動方式で動作するＥＬパネル１の１画素に相当する回路を示した回路図である。
【００１５】
図３に示すように、ＥＬパネル１には、走査線２と、走査線２と交差する信号線３と、走査線２に沿う電圧供給線４とが設けられており、このＥＬパネル１の１画素Ｐにつき、薄膜トランジスタであるスイッチトランジスタ５と、薄膜トランジスタである駆動トランジスタ６と、キャパシタ７と、ＥＬ素子８とが設けられている。
【００１６】
各画素Ｐにおいては、スイッチトランジスタ５のゲートが走査線２に接続され、スイッチトランジスタ５のドレインとソースのうちの一方が信号線３に接続され、スイッチトランジスタ５のドレインとソースのうちの他方がキャパシタ７の一方の電極及び駆動トランジスタ６のゲートに接続されている。駆動トランジスタ６のソースとドレインのうちの一方が電圧供給線４に接続され、駆動トランジスタ６のソースとドレインのうち他方がキャパシタ７の他方の電極及びＥＬ素子８のアノードに接続されている。なお、全ての画素ＰのＥＬ素子８のカソードは、一定電圧Ｖcomに保たれている（例えば、接地されている）。
【００１７】
また、このＥＬパネル１の周囲において各走査線２が走査ドライバに接続され、各電圧供給線４が一定電圧源又は適宜電圧信号を出力するドライバに接続され、各信号線３がデータドライバに接続され、これらドライバによってＥＬパネル１がアクティブマトリクス駆動方式で駆動される。電圧供給線４には、一定電圧源又はドライバによって所定の電力が供給される。
【００１８】
次に、ＥＬパネル１と、その画素Ｐの回路構造について、図４〜図６を用いて説明する。ここで、図４は、ＥＬパネル１の１画素Ｐに相当する平面図であり、図５は、図４のV−V線に沿った面の矢視断面図、図６は、図４のVI−VI線に沿った面の矢視断面図である。なお、図４においては、電極及び配線を主に示す。
【００１９】
図４に示すように、スイッチトランジスタ５及び駆動トランジスタ６は、信号線３に沿うように配列され、スイッチトランジスタ５の近傍にキャパシタ７が配置され、駆動トランジスタ６の近傍にＥＬ素子８が配置されている。また、各画素Ｐにおいて、走査線２と電圧供給線４の間に、スイッチトランジスタ５、駆動トランジスタ６、キャパシタ７及びＥＬ素子８が配置されている。
【００２０】
図４〜図６に示すように、基板１０上に信号線３とゲート電極５ａ、６ａが設けられ、基板１０上の一面にスイッチトランジスタ５、駆動トランジスタ６のゲート絶縁膜となる第一絶縁膜１１が成膜されている。その第一絶縁膜１１の上に走査線２及び電圧供給線４が形成され、そしてスイッチトランジスタ５、駆動トランジスタ６及び信号線３を覆うように第二絶縁膜１２が成膜されている。このため、信号線３は第一絶縁膜１１と基板１０との間に形成され、走査線２及び電圧供給線４は第一絶縁膜１１と第二絶縁膜１２との間に形成されている。
【００２１】
また、図４、図６に示すように、スイッチトランジスタ５は、逆スタガ構造の薄膜トランジスタである。このスイッチトランジスタ５は、ゲート電極５ａ、半導体膜５ｂ、保護絶縁膜５ｄ、不純物半導体膜５ｆ，５ｇ、ドレイン電極５ｈ、ソース電極５ｉ等を有するものである。
【００２２】
ゲート電極５ａは、基板１０と第一絶縁膜１１の間に形成されている。このゲート電極５ａは、例えば、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜又はＡｌＴｉＮｄ合金膜からなる。また、ゲート電極５ａの上に絶縁性の第一絶縁膜１１が成膜されており、その第一絶縁膜１１によってゲート電極５ａが被覆されている。
第一絶縁膜１１は、例えば、光透過性を有し、シリコン窒化物又はシリコン酸化物からなる。この第一絶縁膜１１上であってゲート電極５ａに対応する位置に真性な半導体膜５ｂが形成されており、半導体膜５ｂが第一絶縁膜１１を挟んでゲート電極５ａと相対している。
半導体膜５ｂは、例えば、マイクロクリスタルシリコン（微結晶シリコン）からなるか、マイクロクリスタルシリコン及びアモルファスシリコンを含み、この半導体膜５ｂにチャネルが形成される。また、半導体膜５ｂの中央部上には、絶縁性の保護絶縁膜５ｄが形成されている。この保護絶縁膜５ｄは、例えば、シリコン窒化物又はシリコン酸化物からなる。
また、半導体膜５ｂの一端部の上には、不純物半導体膜５ｆが一部保護絶縁膜５ｄに重なるようにして形成されており、半導体膜５ｂの他端部の上には、不純物半導体膜５ｇが一部保護絶縁膜５ｄに重なるようにして形成されている。そして、不純物半導体膜５ｆ，５ｇはそれぞれ半導体膜５ｂの両端側に互いに離間して形成されている。なお、不純物半導体膜５ｆ，５ｇはｎ型半導体であるが、これに限らず、スイッチトランジスタ５がｐ型トランジスタであれば、ｐ型半導体であってもよい。
不純物半導体膜５ｆの上には、ドレイン電極５ｈが形成されている。不純物半導体膜５ｇの上には、ソース電極５ｉが形成されている。ドレイン電極５ｈ，ソース電極５ｉは、例えば、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜又はＡｌＴｉＮｄ合金膜からなる。
保護絶縁膜５ｄ、ドレイン電極５ｈ及びソース電極５ｉの上には、絶縁性の第二絶縁膜１２が成膜され、保護絶縁膜５ｄ、ドレイン電極５ｈ及びソース電極５ｉが第二絶縁膜１２によって被覆されている。そして、スイッチトランジスタ５は、第二絶縁膜１２によって覆われるようになっている。第二絶縁膜１２は、例えば、窒化シリコン又は酸化シリコンからなる。
【００２３】
また、図４、図５に示すように、駆動トランジスタ６は、逆スタガ構造の薄膜トランジスタである。この駆動トランジスタ６は、ゲート電極６ａ、半導体膜６ｂ、保護絶縁膜６ｄ、不純物半導体膜６ｆ，６ｇ、ドレイン電極６ｈ、ソース電極６ｉ等を有するものである。
【００２４】
ゲート電極６ａは、例えば、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜又はＡｌＴｉＮｄ合金膜からなり、ゲート電極５ａと同様に基板１０と第一絶縁膜１１の間に形成されている。そして、ゲート電極６ａは、例えば、シリコン窒化物又はシリコン酸化物からなる第一絶縁膜１１によって被覆されている。
この第一絶縁膜１１の上であって、ゲート電極６ａに対応する位置に、チャネルが形成される半導体膜６ｂが設けられており、この半導体膜６ｂが第一絶縁膜１１を挟んでゲート電極６ａと相対している。半導体膜６ｂは、例えば、マイクロクリスタルシリコン（微結晶シリコン）からなるか、マイクロクリスタルシリコン及びアモルファスシリコンを含む。
半導体膜６ｂの中央部上には、チャネルをエッチングから保護する保護絶縁膜６ｄが形成されている。この保護絶縁膜６ｄは、例えば、シリコン窒化物又はシリコン酸化物からなる。
また、半導体膜６ｂの一端部の上には、不純物半導体膜６ｆが一部保護絶縁膜６ｄに重なるようにして形成されており、半導体膜６ｂの他端部の上には、不純物半導体膜６ｇが一部保護絶縁膜６ｄに重なるようにして形成されている。そして、不純物半導体膜６ｆ，６ｇはそれぞれ半導体膜６ｂの両端側に互いに離間して形成されている。なお、不純物半導体膜６ｆ，６ｇはｎ型半導体であるが、これに限らず、駆動トランジスタ６がｐ型トランジスタであれば、ｐ型半導体であってもよい。
不純物半導体膜６ｆの上には、ドレイン電極６ｈが形成されている。不純物半導体膜６ｇの上には、ソース電極６ｉが形成されている。ドレイン電極６ｈ，ソース電極６ｉは、例えば、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜又はＡｌＴｉＮｄ合金膜からなる。
保護絶縁膜６ｄ、ドレイン電極６ｈ及びソース電極６ｉの上には、絶縁性の第二絶縁膜１２が成膜され、保護絶縁膜６ｄ、ドレイン電極６ｈ及びソース電極６ｉが第二絶縁膜１２によって被覆されている。そして、駆動トランジスタ６は、第二絶縁膜１２によって覆われるようになっている。
【００２５】
キャパシタ７は、駆動トランジスタ６のゲート電極６ａとソース電極６ｉとの間に接続されている。具体的には、キャパシタ７の電極７ａは、駆動トランジスタ６のゲート電極６ａに接続され、キャパシタ７の電極７ｂは、駆動トランジスタ６のソース電極６ｉに接続されている。そして、図４、図６に示すように、基板１０と第一絶縁膜１１との間にキャパシタ７の一方の電極７ａが形成され、第一絶縁膜１１と第二絶縁膜１２との間にキャパシタ７の他方の電極７ｂが形成され、電極７ａと電極７ｂが誘電体である第一絶縁膜１１を挟んで相対している。
【００２６】
なお、信号線３、キャパシタ７の電極７ａ、スイッチトランジスタ５のゲート電極５ａ及び駆動トランジスタ６のゲート電極６ａは、基板１０に一面に成膜された導電性膜をフォトリソグラフィー法及びエッチング法等によって形状加工することで一括して形成されたものである。
また、走査線２、電圧供給線４、キャパシタ７の電極７ｂ、スイッチトランジスタ５のドレイン電極５ｈ，ソース電極５ｉ及び駆動トランジスタ６のドレイン電極６ｈ，ソース電極６ｉは、第一絶縁膜１１に一面に成膜された導電性膜をフォトリソグラフィー法及びエッチング法等によって形状加工することで形成されたものである。
【００２７】
また、第一絶縁膜１１には、ゲート電極５ａと走査線２とが重なる領域にコンタクトホール１１ａが形成され、ドレイン電極５ｈと信号線３とが重なる領域にコンタクトホール１１ｂが形成され、ゲート電極６ａとソース電極５ｉとが重なる領域にコンタクトホール１１ｃが形成されており、コンタクトホール１１ａ〜１１ｃ内にコンタクトプラグ２０ａ〜２０ｃがそれぞれ埋め込まれている。コンタクトプラグ２０ａによってスイッチトランジスタ５のゲート電極５ａと走査線２が電気的に導通し、コンタクトプラグ２０ｂによってスイッチトランジスタ５のドレイン電極５ｈと信号線３が電気的に導通し、コンタクトプラグ２０ｃによってスイッチトランジスタ５のソース電極５ｉとキャパシタ７の電極７ａが電気的に導通するとともにスイッチトランジスタ５のソース電極５ｉと駆動トランジスタ６のゲート電極６ａが電気的に導通する。なお、コンタクトプラグ２０ａ〜２０ｃを介することなく、走査線２が直接ゲート電極５ａと接触し、ドレイン電極５ｈが信号線３と接触し、ソース電極５ｉがゲート電極６ａと接触してもよい。
また、駆動トランジスタ６のゲート電極６ａがキャパシタ７の電極７ａに一体に連なっており、駆動トランジスタ６のドレイン電極６ｈが電圧供給線４に一体に連なっており、駆動トランジスタ６のソース電極６ｉがキャパシタ７の電極７ｂに一体に連なっている。
【００２８】
画素電極８ａは、第一絶縁膜１１を介して基板１０上に設けられており、画素Ｐごとに独立して形成されている。画素電極８ａ側からＥＬ素子８の光を出射するボトムエミッション構造であれば、この画素電極８ａは透明電極であって、例えば、錫ドープ酸化インジウム（ＩＴＯ）、亜鉛ドープ酸化インジウム、酸化インジウム（Ｉｎ2Ｏ3）、酸化スズ（ＳｎＯ2）、酸化亜鉛（ＺｎＯ）又はカドミウム−錫酸化物（ＣＴＯ）からなる。また、対向電極８ｄ側からＥＬ素子８の光を出射するトップエミッション構造の場合、画素電極８ａは、高い光反射性のアルミ等の単体又は合金層を下層として光反射性層とし、上層として上述の透明電極の積層構造とすることが好ましい。なお、画素電極８ａは一部、駆動トランジスタ６のソース電極６ｉに重なり、画素電極８ａとソース電極６ｉが接続している。
そして、図４、図５に示すように、第二絶縁膜１２が、走査線２、信号線３、電圧供給線４、スイッチトランジスタ５、駆動トランジスタ６、画素電極８ａの周縁部、キャパシタ７の電極７ｂ及び第一絶縁膜１１を覆うように形成されている。つまり第二絶縁膜１２には、各画素電極８ａの中央部が露出するように開口部１２ａが形成されている。そのため、第二絶縁膜１２は平面視して格子状に形成されている。
【００２９】
ＥＬ素子８は、図４、図５に示すように、アノードとなる第一電極としての画素電極８ａと、画素電極８ａの上に形成された化合物膜である正孔注入層８ｂと、正孔注入層８ｂの上に形成された化合物膜である発光層８ｃと、発光層８ｃの上に形成された第二電極としての対向電極８ｄとを備えている。対向電極８ｄは全画素Ｐに共通の単一電極であって、全画素Ｐに連続して形成されている。
【００３０】
正孔注入層８ｂは、例えば、導電性高分子であるＰＥＤＯＴ（poly(ethylenedioxy)thiophene；ポリエチレンジオキシチオフェン）及びドーパントであるＰＳＳ（polystyrene sulfonate；ポリスチレンスルホン酸）からなる層であって、画素電極８ａから発光層８ｃに向けて正孔を注入するキャリア注入層である。
発光層８ｃは、画素Ｐ毎にＲ（赤），Ｇ（緑），Ｂ（青）のいずれかを発光する材料を含み、例えば、ポリフルオレン系発光材料やポリフェニレンビニレン系発光材料からなる層であって、対向電極８ｄから供給される電子と、正孔注入層８ｂから注入される正孔との再結合に伴い発光する。このため、Ｒ（赤）を発光する画素Ｐ、Ｇ（緑）を発光する画素Ｐ、Ｂ（青）を発光する画素Ｐは互いに発光層８ｃの発光材料が異なる。なお、画素ＰのＲ（赤），Ｇ（緑），Ｂ（青）のパターンは格子パターンに限らず、デルタ配列であってもよく、また縦方向に同色画素が配列されるストライプパターンであってもよい。ストライプパターンの場合、バンク１３の開口部１３ａは、列方向に沿って複数の画素Ｐの画素電極８ａの中央部をまとめて露出するようなストライプ状となる。
【００３１】
対向電極８ｄは、画素電極８ａよりも仕事関数の低い材料で形成されており、カソードとして適用される場合、例えば、インジウム、マグネシウム、カルシウム、リチウム、バリウム、希土類金属の少なくとも一種を含む単体又は合金の下層及びシート抵抗を下げるための上層の積層体で形成されている。上層は、対向電極８ｄ側からＥＬ素子８の光を出射するトップエミッション構造の場合、透明電極であって、例えば、錫ドープ酸化インジウム（ＩＴＯ）、亜鉛ドープ酸化インジウム、酸化インジウム（Ｉｎ2Ｏ3）、酸化スズ（ＳｎＯ2）、酸化亜鉛（ＺｎＯ）又はカドミウム−錫酸化物（ＣＴＯ）からなり、画素電極８ａ側からＥＬ素子８の光を出射するボトムエミッションであれば、高い光反射性のアルミ等の単体又は合金層が好ましい。
この対向電極８ｄは全ての画素Ｐに共通した電極であり、発光層８ｃなどの化合物膜とともに後述するバンク１３を被覆している。
【００３２】
このように、第二絶縁膜１２及びバンク１３によって発光部位となる発光層８ｃが画素Ｐごとに仕切られている。
そして、開口部１３ａ内において、キャリア輸送層としての正孔注入層８ｂ及び発光層８ｃが、画素電極８ａ上に積層されている。なお、正孔注入層８ｂは、複数の画素Ｐに跨るように連続して形成されていてもよい。この場合、正孔注入性のある酸化ゲルマニウムが好ましい。
【００３３】
具体的には、バンク１３は、正孔注入層８ｂや発光層８ｃを湿式法により画素Ｐのバンク１３で囲まれた所定の領域に形成するに際して、正孔注入層８ｂや発光層８ｃとなる材料が溶媒に溶解または分散された液状体が、バンク１３を介して隣接する画素Ｐに流出しないように堰き止める隔壁として機能する。
例えば、図５に示すように、第二絶縁膜１２の上に設けられたバンク１３には、第二絶縁膜１２の開口部１２ａより内側に開口部１３ａが形成されている。なお、第二絶縁膜１２をバンク１３よりも幅広とした構造にすることによって、開口部１３ａが開口部１２ａより幅広となるようにしてもよい。
そして、各開口部１３ａに囲まれた各画素電極８ａ上に、正孔注入層８ｂとなる材料が含有される液状体を塗布し、基板１０ごと加熱してその液状体を乾燥させ成膜させた化合物膜が、第１のキャリア輸送層である正孔注入層８ｂとなる。
さらに、各開口部１３ａに囲まれた各正孔注入層８ｂ上に、発光層８ｃとなる材料が含有される液状体を塗布し、基板１０ごと加熱してその液状体を乾燥させ成膜させた化合物膜が、第２のキャリア輸送層である発光層８ｃとなる。
なお、この発光層８ｃとバンク１３を被覆するように対向電極８ｄが設けられている。
【００３４】
そして、このＥＬパネル１においては、ボトムエミッション構造の場合、画素電極８ａ、基板１０及び第一絶縁膜１１が透明であり、発光層８ｃから発した光が画素電極８ａ、第一絶縁膜１１及び基板１０を透過して出射する。そのため、基板１０の裏面が表示面となる。
なお、基板１０側ではなく、反対側が表示面となるトップエミッション構造でもよい。この場合、上述したように対向電極８ｄを透明電極とし、画素電極８ａを反射電極として、発光層８ｃから発した光が対向電極８ｄを透過して出射する。
【００３５】
このＥＬパネル１は、次のように駆動されて発光する。
全ての電圧供給線４に所定レベルの電圧が印加された状態で、走査ドライバによって走査線２に順次電圧が印加されることで、これら走査線２が順次選択される。
各走査線２が選択されている時に、データドライバによって階調に応じたレベルの電圧が全ての信号線３に印加されると、その選択されている走査線２に対応するスイッチトランジスタ５がオンになっていることから、その信号線３における電圧が駆動トランジスタ６のゲート電極６ａに印加される。
この駆動トランジスタ６のゲート電極６ａに印加された所定の階調に対応するレベルの電圧に応じて、駆動トランジスタ６のゲート電極６ａとソース電極６ｉとの間の電位差が定まって、駆動トランジスタ６におけるドレイン−ソース電流の大きさが定まり、ＥＬ素子８がそのドレイン−ソース電流に応じた明るさで発光する。その後、その走査線２の選択が解除されると、スイッチトランジスタ５がオフとなるので、駆動トランジスタ６のゲート電極６ａに印加された電圧にしたがった電荷がキャパシタ７に蓄えられ、駆動トランジスタ６のゲート電極６ａとソース電極６ｉ間の電位差は保持される。このため、駆動トランジスタ６は選択時と同じ電流値のドレイン−ソース電流を流し続け、ＥＬ素子８の輝度を維持するようになっている。
つまり、スイッチトランジスタ５によって、駆動トランジスタ６のゲート電極６ａに印加される電圧が、信号線３に印加された所定階調レベルの電圧に切り替えられ、駆動トランジスタ６は、そのゲート電極６ａに印加された電圧のレベルに応じた電流値のドレイン−ソース電流（駆動電流）を電圧供給線４からＥＬ素子８に向けて流し、ＥＬ素子８を電流値（電流密度）にしたがった所定の階調で発光させる。
【００３６】
次に、本発明にかかるＥＬパネル１において、ＥＬ素子８を発光させる駆動素子として機能する薄膜トランジスタの製造方法を、駆動トランジスタ６を例に説明する。
【００３７】
まず、基板１０上に例えば、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜又はＡｌＴｉＮｄ合金膜等のゲートメタル層をスパッタリングで堆積させ、フォトリソグラフィー法及びエッチング法等によってパターニングして、図７に示すように、ゲート電極６ａを形成する。またゲート電極６ａとともに、基板１０上に、スイッチトランジスタ５のゲート電極５ａ、信号線３、キャパシタ７の電極７ａを形成する（図５、図６参照）。
次いで、図７に示すように、プラズマＣＶＤ（ＰＥ−ＣＶＤ）によって、窒化シリコン等の第一絶縁膜１１を成膜する。
【００３８】
次いで、図８に示すように、第一絶縁膜１１上に、半導体膜となる微結晶シリコン（マイクロクリスタルシリコン）からなるか、マイクロクリスタルシリコン及びアモルファスシリコンを含む半導体層９ｂをプラズマＣＶＤにより成膜する。この半導体層９ｂの膜厚はやや厚めの５００［Å］以上であり、好ましくは７５０〜１０００［Å］と厚めに形成する。
微結晶シリコンの半導体層９ｂは、ＳｉＨ４ガスとＨ２ガスをプラズマ分解させてから成膜するが、ＳｉＨ４ガスに対するＨ２ガスの割合を圧倒的に多くし、また、結晶化度を高くするためにプラズマパワーと圧力を大きくすることで、微結晶シリコン薄膜である半導体層９ｂを成膜することができる。本実施例では、キャリアガスとしてアルゴンを用い、ガス流量をＳｉＨ４／Ｈ２／Ａｒ＝２０／４２００／６０００［ＳＣＣＭ］とし、パワー密度０．０５〜０．１０［Ｗ／ｃｍ２］、圧力７００〜１０００［Ｐａ］の条件で半導体層９ｂを成膜した。
なお、この半導体層９ｂが微結晶化しているか否かは、ラマン分光測定により算出した結晶化度に基づいて判別することができる。例えば、アモルファスシリコンは、４８０ｃｍ−１付近にブロードなピークを有するスペクトルを与える。グレインバウンダリーまたは結晶径５ｎｍ以下の非常に微小な結晶シリコンは、５００ｃｍ−１付近にブロードなピークを有するスペクトルを与える。結晶化シリコンは、５２０ｃｍ−１付近に比較的シャープなピークを有するスペクトルを与える。測定対象である微結晶シリコン膜のスペクトルは、例えば図１９に示すように、各成分スペクトル、すなわちアモルファスシリコン、グレインバウンダリーまたは結晶径５ｎｍ以下の非常に微小な結晶シリコン、結晶化シリコンの各スペクトルをある特定の比率で重ね合わせたものとして表すことができる。この比率を公知の解析手法により求めることで、結晶化度ｄ（％）を算出することができる。ある微結晶シリコン膜のスペクトルに含まれるアモルファスシリコンの成分スペクトルの強度がＩａ−Ｓｉ、グレインバウンダリーまたは結晶径５ｎｍ以下の非常に微小な結晶シリコンの成分スペクトルの強度がＩｕｃ−Ｓｉ、結晶化シリコンの成分スペクトルの強度がＩｃ−Ｓｉ、である場合、結晶化度ｄ（％）は、下記式により算出される。
ｄ（％）＝（Ｉｃ−Ｓｉ＋Ｉｕｃ−Ｓｉ）/（Ｉｃ−Ｓｉ＋Ｉｕｃ−Ｓｉ＋Ｉａ−Ｓｉ）×100…（１）
この結晶化度ｄ（％）が高いほど、半導体層９ｂに結晶化したシリコンが含まれる。結晶化度が２０％以上あれば微結晶シリコン層であると定義する。結晶化が好ましく進んだ微結晶シリコンは８０％以上の結晶化度を持つが、そのような半導体層９ｂのソース、ドレイン形成領域６ｊを含む表面は、図８に示すように、凹凸が生じる傾向がある。
【００３９】
次いで、図９に示すように、半導体層９ｂ上にＣＶＤ法などによってシリコン窒化物などの保護絶縁膜９ｄを成膜する。
そして、図１０に示すように、保護絶縁膜９ｄをフォトリソグラフィー法・エッチング法等によってパターニングして、半導体層９ｂにおけるチャネルとなる領域を覆うとともに半導体層９ｂのソース、ドレイン形成領域６ｊを露出するように保護絶縁膜６ｄを形成する。なお、スイッチトランジスタ５の保護絶縁膜５ｄも同様に形成されている。
この保護絶縁膜６ｄを形成するエッチングは、本実施例では、ガス流量がＳＦ６／Ｏ２＝１００／４００［ＳＣＣＭ］、パワー密度０．２５〜０．５［Ｗ／ｃｍ２］、圧力１０〜１５［Ｐａ］の条件で行い、発光モニタリング法で保護絶縁膜９ｄが十分に取り除かれたことを確認する。
なお、この保護絶縁膜６ｄを形成するためのエッチングにより、保護絶縁膜９ｄが取り除かれた部分の半導体層９ｂの表面が侵食されて荒れてしまい、その半導体層９ｂの表面凹凸が急峻になるなど酷くなる（図１０参照）。そこで、図８に示す半導体層９ｂの膜厚を５００Å以上の厚みに形成しておくことにより、エッチングによりなされる半導体層９ｂの侵食が第一絶縁膜１１に達してしまわないようになっている。
【００４０】
次いで、図１１に示すように、保護絶縁膜６ｄ及び浸食により表面が凹凸の半導体層９ｂ上にレジスト膜４０を成膜する。レジスト膜４０は、例えば、スピンコート法により成膜された後、仮焼成してなる。
例えば、半導体層９ｂの表面凹凸における凹凸の高低差が３０［ｎｍ］であるとき、５０［ｎｍ］の膜厚のレジスト膜４０を成膜することで、半導体層９ｂの表面凹凸を全てレジスト膜４０で覆うことができる。なお、半導体層９ｂの表面凹凸の凸部を覆うレジスト膜４０の膜厚は、凹部を覆うレジスト膜４０の膜厚に比べて薄くなっている。
【００４１】
次いで、半導体層９ｂの凸部上におけるレジスト膜４０の突出している部分を中心に除去する条件のドライエッチングを行う。本実施例では、ガス流量がＯ２＝８００［ＳＣＣＭ］、パワー密度１．０〜１．４［Ｗ／ｃｍ２］、圧力２５〜３０［Ｐａ］の条件で、１０〜２０秒の処理時間で、レジスト膜４０のエッチングを行った。
そして、半導体層９ｂの凸部を覆うレジスト膜４０の膜厚は他の部分より薄く成膜されているので、半導体層９ｂの凸部を覆うレジスト膜４０が選択的に除去されて、図１２に示すように、半導体層９ｂの凸部が、レジスト膜４０から露出されるとともに、半導体層９ｂの凹部上におけるレジスト膜４０は残る。
【００４２】
次いで、シリコン薄膜を除去する条件のドライエッチングを行って、図１３に示すように、レジスト膜４０から露出している半導体層９ｂの凸部の上端側をエッチングして取り除く。半導体層９ｂの凹部は、レジスト膜４０によって保護されているのでドライエッチングによって高さが変わることはない。本実施例では、ガス流量がＣｌ２／ＳＦ６／Ｈ２＝２７０／６０／６０［ＳＣＣＭ］、パワー密度０．５〜０．８［Ｗ／ｃｍ２］、圧力３０〜３５［Ｐａ］の条件で、レジスト膜４０から露出している半導体層９ｂの凸部を除去した。なお、エッチング時間が長すぎると、レジスト膜４０の開口内の半導体層９ｂにまで侵食が進み凹凸が生じてしまうので、エッチング処理時間は数十秒以内に抑える必要がある。
【００４３】
次いで、図１４に示すように、半導体層９ｂの凹部と保護絶縁膜６ｄ上に残るレジスト膜４０をレジスト剥離液で選択的に剥離して除去する。
そして、この半導体層９ｂは、レジスト膜４０を用いたエッチバックによって、表面凹凸の凸部の上端側が除去されたことにより、図１０に示す半導体層９ｂに比べて表面凹凸の高低差が小さくなり、平坦化されている。例えば、図１０に示す半導体層９ｂの表面凹凸の高低差は３０［ｎｍ］であったが、図１４に示す半導体層９ｂの表面凹凸の高低差は１５［ｎｍ］であり、その凹凸が概ね５０％緩和されて平坦化されている。
なお、レジスト膜４０を成膜する前の半導体層９ｂの表面凹凸の程度や、レジスト膜４０の種類に応じてエッチバックの効果に差はあるが、レジスト膜４０を用いるエッチバックによって半導体層９ｂの表面凹凸を少なくとも５０％緩和することが可能である。
【００４４】
また、半導体層９ｂの表面凹凸の凸部の上端側がエッチバックにより除去されてしまうことを考慮して、図８に示す半導体層９ｂは厚めに形成されている。
つまり、半導体層９ｂは当初厚めに成膜されているが、エッチングによる侵食とエッチバックによる平坦化によって適正な膜厚となり、半導体膜６ｂ（５ｂ）に形成されて薄膜トランジスタ（例えば、駆動トランジスタ６、スイッチトランジスタ５）を構成するようになる。
【００４５】
そして、保護絶縁膜６ｄが形成されている半導体層９ｂ上に不純物半導体膜となる不純物半導体層をＣＶＤ法などによって成膜し、その不純物半導体層上にソース・ドレインとなる金属膜をスパッタリングで成膜する。それら金属膜と不純物半導体層とともに半導体層９ｂをフォトリソグラフィーによってパターニングすることにより、図１５に示すように、ドレイン電極６ｈとソース電極６ｉ、一対の不純物半導体膜６ｆ，６ｇ、半導体膜６ｂが形成されて、駆動トランジスタ６が製造される。なお、ドレイン電極６ｈとソース電極６ｉ、一対の不純物半導体膜６ｆ，６ｇ、半導体膜６ｂを形成する手法は上記したパターニングによるものに限らず、周知の薄膜トランジスタ製造方法によってそれらを形成することができ、その形成工程や形成順は任意である。
【００４６】
この駆動トランジスタ６における半導体層９ｂのソース、ドレイン形成領域６ｊの表面凹凸はエッチバックにより緩和されており、その半導体膜６ｂが一対の不純物半導体膜６ｆ，６ｇと接する上面側は平坦化されているので、半導体膜６ｂと不純物半導体膜６ｆ，６ｇとの界面は乱れることなく好適に接合されている。
そして、不純物半導体膜６ｆ，６ｇを介して、ドレイン電極６ｈとソース電極６ｉが半導体膜６ｂに好適に接合されている。
このように、ドレイン電極６ｈとソース電極６ｉが不純物半導体膜６ｆ，６ｇを介して半導体膜６ｂに好適に電気的接合されて、好適なコンタクトが形成された駆動トランジスタ６は、駆動素子として良好に機能する。
【００４７】
また、駆動トランジスタ６と同様に、スイッチトランジスタ５のドレイン電極５ｈとソース電極５ｉ、不純物半導体膜５ｆ，５ｇ、半導体膜５ｂも形成されて、スイッチトランジスタ５が製造される。このスイッチトランジスタ５においてもドレイン電極５ｈとソース電極５ｉが不純物半導体膜５ｆ，５ｇを介して半導体膜５ｂに好適に電気的接合されている。
なお、ソース電極及びドレイン電極とともに、走査線２、電圧供給線４、キャパシタ７の電極７ｂが形成されるようになっている（図５、図６参照）。
【００４８】
さらに、駆動トランジスタ６が形成された後に、ボトムエミッション構造の場合ＩＴＯ膜を、トップエミッションであればアルミ膜及びＩＴＯ膜を堆積してからパターニングして画素電極８ａを形成する。
次いで、スイッチトランジスタ５や駆動トランジスタ６を覆うように、第二絶縁膜１２を成膜する。なお、第二絶縁膜１２は、第一絶縁膜１１と同様に、プラズマＣＶＤによって窒化シリコン等を成膜したものである。この第二絶縁膜１２をフォトリソグラフィーでパターニングすることで画素電極８ａの中央部が露出する開口部１２ａを形成する。
次いで、ポリイミド等の感光性樹脂を堆積後、露光して画素電極８ａが露出する開口部１３ａを有する格子状のバンク１３を形成する。
次いで、バンク１３の開口部１３ａに、正孔注入層８ｂや発光層８ｃとなる材料が溶媒に溶解または分散された液状体を塗布し、その液状体を乾燥させることによって、キャリア輸送層である正孔注入層８ｂや発光層８ｃを順次成膜する（図５参照）。
次いで、バンク１３の上及び発光層８ｃの上に対向電極８ｄを一面に成膜することで、ＥＬ素子８が製造されて（図５、図６参照）、ＥＬパネル１が製造される。
【００４９】
以上のように、微結晶シリコン（マイクロクリスタルシリコン）からなるか、マイクロクリスタルシリコン及びアモルファスシリコンを含む半導体層９ｂは表面形状に凹凸が生じ易く、また、保護絶縁膜６ｄ（５ｄ）を形成する過程でエッチングによる侵食を受けて、その表面凹凸の高低差が広がってしまう。半導体層９ｂの表面凹凸の高低差が大き過ぎる場合、従来技術のように半導体膜６ｂ（５ｂ）と不純物半導体膜６ｆ，６ｇ（５ｆ，５ｇ）との界面が乱れてしまうことに起因して、半導体膜６ｂ（５ｂ）と、ドレイン電極６ｈ（５ｈ）及びソース電極６ｉ（５ｉ）との電気的接合に不具合が発生してしまうことがある。そして、その不具合が原因で薄膜トランジスタ（駆動トランジスタ６、スイッチトランジスタ５）に導通不良の欠陥が生じてしまうおそれがある。
そのため、半導体層９ｂの表面凹凸をＣＭＰ（Chemical Mechanical Polishing）によって研磨して、半導体層９ｂを平坦化することが考えられるが、保護絶縁膜６ｄ（５ｄ）が形成される際にも半導体層９ｂの表面凹凸が生じるので、保護絶縁膜６ｄ（５ｄ）の形成前にＣＭＰを行うメリットは少ない。また、半導体層９ｂ上に保護絶縁膜６ｄ（５ｄ）が形成された後では保護絶縁膜６ｄ（５ｄ）にダメージを与えてしまうのでＣＭＰを行うことはできない。
【００５０】
そこで、本実施例では、レジスト膜４０を用いたエッチバックを行うことによって、保護絶縁膜６ｄ（５ｄ）を損傷することなく、半導体層９ｂを平坦化した。
そして、エッチバックによって表面凹凸が少なくとも５０％緩和された半導体層９ｂがパターニングされてなる半導体膜６ｂ（５ｂ）と不純物半導体膜６ｆ，６ｇ（５ｆ，５ｇ）とは界面が乱れることなく好適に接合される。また、不純物半導体膜６ｆ，６ｇ（５ｆ，５ｇ）を介して、ドレイン電極６ｈ（５ｈ）とソース電極６ｉ（５ｉ）が半導体膜６ｂ（５ｂ）に好適に接合される。
【００５１】
このように、ドレイン電極６ｈ（５ｈ）とソース電極６ｉ（５ｉ）が不純物半導体膜６ｆ，６ｇ（５ｆ，５ｇ）を介して半導体膜６ｂ（５ｂ）に好適に接合されて、電気的に良好なコンタクトが形成される。
そして、ドレイン電極６ｈ（５ｈ）とソース電極６ｉ（５ｉ）が不純物半導体膜６ｆ，６ｇ（５ｆ，５ｇ）を介して半導体膜６ｂ（５ｂ）に好適に電気的接合された駆動トランジスタ６およびスイッチトランジスタ５は、駆動素子として良好に機能する。
特に、半導体膜６ｂ（５ｂ）は、非晶質シリコン（アモルファスシリコン）よりも結晶化度の高い微結晶シリコン（マイクロクリスタルシリコン）を主成分とするので、この駆動トランジスタ６およびスイッチトランジスタ５は良好なトランジスタ特性を有するものとなる。
そして、駆動素子として良好に機能する駆動トランジスタ６およびスイッチトランジスタ５は、ＥＬ素子８を好適に発光させ、ＥＬパネル１の表示性能を良好なものにすることができる。
【００５２】
そして、以上のように形成されて製造されたＥＬパネル１は、各種電子機器の表示パネルとして用いられる。
例えば、図１６に示す、携帯電話機２００の表示パネル１ａや、図１７（ａ）（ｂ）に示す、デジタルカメラ３００の表示パネル１ｂや、図１８に示す、パーソナルコンピュータ４００の表示パネル１ｃに、ＥＬパネル１を適用することができる。
【００５３】
なお、本発明の適用は上述した実施形態に限定されることなく、本発明の趣旨を逸脱しない範囲で適宜変更可能である。
上記薄膜トランジスタは、逆スタガ型構造であったが、コプラナ型構造であってもよい。
【符号の説明】
【００５４】
１      ＥＬパネル
２      走査線
３      信号線
４      電圧供給線
５      スイッチトランジスタ（薄膜トランジスタ）
６      駆動トランジスタ（薄膜トランジスタ）
５ａ、６ａ  ゲート電極
５ｂ、６ｂ  半導体膜
５ｄ、６ｄ  保護絶縁膜（保護膜）
５ｆ、６ｆ  不純物半導体膜
５ｇ、６ｇ  不純物半導体膜
５ｈ、６ｈ  ドレイン電極
５ｉ、６ｉ  ソース電極
７      キャパシタ
８      ＥＬ素子
９ｂ    半導体層
９ｄ    保護絶縁膜
１０    基板
１１    第一絶縁膜
１２    第二絶縁膜
１３    バンク
４０    レジスト膜
【図１】
0005532908.tif 000002
【図２】
0005532908.tif 000003
【図３】
0005532908.tif 000004
【図５】
0005532908.tif 000005
【図６】
0005532908.tif 000006
【図７】
0005532908.tif 000007
【図８】
0005532908.tif 000008
【図９】
0005532908.tif 000009
【図１０】
0005532908.tif 000010
【図１１】
0005532908.tif 000011
【図１２】
0005532908.tif 000012
【図１３】
0005532908.tif 000013
【図１４】
0005532908.tif 000014
【図１５】
0005532908.tif 000015
【図１６】
0005532908.tif 000016
【図１７】
0005532908.tif 000017
【図１８】
0005532908.tif 000018
【図１９】
0005532908.tif 000019
【図４】
0005532908.tif 000020
【図２０】
0005532908.tif 000021
【図２１】
0005532908.tif 000022