(57)【特許請求の範囲】
【請求項１】
半導体基板の上方に設けられる第１選択線と、
前記第１選択線と電気的に接続され、第１導電型の第１ダイオード半導体層と、
前記第１ダイオード半導体層と電気的に接続され、前記第１導電型とは異なる第２導電型の第２ダイオード半導体層と、
前記半導体基板の上方に複数の絶縁層を介して積層される複数のゲート半導体層と、
前記複数のゲート半導体層の側面に沿って設けられるゲート絶縁膜層と、
前記ゲート絶縁膜層の側面のうち前記ゲート半導体層の設けられていない側に沿って設けられ、前記第２ダイオード半導体層と電気的に接続されるチャネル層と、
前記チャネル層と電気的に接続され、前記第１選択線と交差する方向に延伸する第２選択線と、を有し、
前記第１ダイオード半導体層と前記チャネル層の間に、前記第１導電型のキャリアを対消滅させる構造を有することを特徴とする半導体記憶装置。
【請求項２】
請求項１において、
前記ゲート絶縁膜層の側面かつ前記複数のゲート半導体層の設けられていない側に沿って設けられ、前記第２ダイオード半導体層及び前記第２選択線と電気的に接続され、
流れる電流によって抵抗値が変化する材料を含む抵抗変化材料層をさらに有することを特徴とする半導体記憶装置。
【請求項３】
請求項１において、
前記第２ダイオード半導体層は、前記第２導電型の半導体層を複数積層した構造を有し、前記第１導電型のキャリアを対消滅させることを特徴とする半導体記憶装置。
【請求項４】
請求項１において、
前記第２ダイオード層と前記チャネル層の間に設けられ、
前記第２ダイオード層および前記チャネル層と電気的に接続される金属層をさらに有し、前記第１導電型のキャリアを対消滅させることを特徴とする半導体記憶装置。
【請求項５】
請求項１において、
前記半導体基板の表面と垂直な方向において、前記第２ダイオード半導体層の厚さが、
前記第１ダイオード半導体層の厚さよりも厚く前記第２ダイオード半導体層において前記第１導電型のキャリアを対消滅させることを特徴とすることを特徴とする半導体記憶装置。
【請求項６】
請求項１において、
前記第２ダイオード半導体層の不純物濃度は、前記第１ダイオード半導体層の不純物濃度よりも高く前記第２ダイオード半導体層において前記第１導電型のキャリアを対消滅させることを特徴とする半導体記憶装置。
【請求項７】
請求項１において、
前記第２ダイオード半導体層の格子欠陥の濃度は、前記第１ダイオード半導体層の格子欠陥の濃度よりも高く前記第２ダイオード半導体層において前記第１導電型のキャリアを対消滅させることを特徴とする半導体記憶装置。
【請求項８】
請求項１において、
前記ゲート絶縁膜層が電荷蓄積膜を含むことを特徴とする半導体記憶装置。
【請求項９】
請求項１において、
駆動時において、前記第１ダイオード半導体層および前記第２ダイオード半導体層を含むダイオードに流れる電流の１００分の１以下の大きさの第１導電型キャリア電流が、前記ダイオードから前記チャネル層に流れることを特徴とする半導体記憶装置。
【請求項１０】
請求項９において、
前記第１ダイオード半導体層と前記第２ダイオード半導体層の間に設けられ、
前記第１ダイオード半導体層および前記第２ダイオード半導体層と電気的に接続される第３ダイオード半導体層をさらに有し、
前記第３ダイオード半導体層の不純物濃度は、前記第１ダイオード半導体層の不純物濃度および前記第２ダイオード半導体層の不純物濃度よりも低いことを特徴とする半導体記憶装置。
【請求項１１】
請求項９において、
前記ゲート絶縁膜層の側面かつ前記複数のゲート半導体層の設けられていない側に沿って設けられ、
前記第２ダイオード半導体層及び前記第２選択線と電気的に接続され、
流れる電流によって抵抗値が変化する材料を含む抵抗変化材料層をさらに有することを特徴とする半導体記憶装置。
【請求項１２】
請求項９において、
前記ゲート絶縁膜層が電荷蓄積膜を含むことを特徴とする半導体記憶装置。
【請求項１３】
半導体基板上に第１選択線を形成する工程と、
前記第１選択線上に、第１導電型の第１ダイオード半導体層を形成する工程と、
前記第１ダイオード半導体層の上方に、前記第１導電型とは異なる第２導電型の第２ダイオード半導体層を形成する工程と、
前記第１ダイオード半導体層の上方に、前記第１導電型のキャリアを対消滅させる構造を形成する工程と、
前記半導体基板の上方に、複数の絶縁層を介して積層される複数のゲート半導体層を形成する工程と、
前記複数のゲート半導体層の側面に沿ってゲート絶縁層を形成する工程と、
前記ゲート絶縁層の側面のうち前記複数のゲート半導体層の設けられていない側に沿ってチャネル層を形成する工程と、を有することを特徴とする半導体記憶装置の製造方法。
【請求項１４】
請求項１３において、
前記第２ダイオード半導体層を形成する際に、前記第２導電型の半導体層を複数積層することにより前記第１導電型のキャリアを対消滅させる構造を形成する工程を有することを特徴とする半導体記憶装置の製造方法。
【請求項１５】
請求項１３において、
前記第２ダイオード半導体層上に、金属層を形成することにより前記第１導電型のキャリアを対消滅させる構造を形成する工程を有することを特徴とする半導体記憶装置の製造方法。
【請求項１６】
請求項１３において、
前記第２ダイオード半導体層を形成する工程において、前記半導体基板の表面と垂直な方向における前記第２ダイオード半導体の厚さは、前記第１ダイオード半導体層の厚さよりも厚く形成することにより前記第１導電型のキャリアを対消滅させる構造を形成することを特徴とする半導体記憶装置の製造方法。
【請求項１７】
請求項１３において、
前記第２ダイオード半導体層を形成する工程において、前記第２ダイオード半導体層の不純物濃度は、前記第１ダイオード半導体層の不純物濃度よりも高く形成することにより前記第１導電型のキャリアを対消滅させる構造を形成することを特徴とする半導体記憶装置の製造方法。
【請求項１８】
請求項１３において、
前記第２ダイオード半導体層に不活性元素のイオン打ち込みを行うことにより前記第１導電型のキャリアを対消滅させる構造を形成する工程を有することを特徴とする半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置に関する。
【背景技術】
【０００２】
近年、記録材料にカルコゲナイド材料を用いた相変化メモリ（特許文献１、２）が盛んに研究されている。相変化メモリのメモリ構造は、記録材料を金属電極で挟んだものである。相変化メモリは、電極間の記録材料が異なる抵抗状態をもつことを利用し情報を記憶する抵抗変化型メモリである。
【０００３】
相変化メモリは、Ｇｅ２Ｓｂ２Ｔｅ５などの相変化材料の抵抗値がアモルファス状態と結晶状態で異なることを利用して情報を記憶する。アモルファス状態では抵抗が高く、結晶状態では抵抗が低い。したがって読み出しは、素子の両端に電位差を与え、素子に流れる電流を測定し、素子の高抵抗状態／低抵抗状態を判別することで行う。
【０００４】
相変化メモリでは電流により発生するジュール熱によって、相変化膜の電気抵抗を異なる状態に変化させることによりデータ書き換え行う。リセット動作、すなわち高抵抗のアモルファス状態へ変化させる動作は、大電流を短時間流して相変化材料を溶解させた後、電流を急減させ急冷することにより行う。一方、セット動作、すなわち低抵抗の結晶状態へ変化させる動作は、相変化材料を結晶化温度に保持するのに十分な電流を長時間流すことで行う。この相変化メモリは、微細化を進めると相変化膜の状態を変化させるのに必要となる電流が小さくなるため、原理上、微細化に向いている。このため、研究が盛んに行われている。
【０００５】
これらの抵抗変化型素子を利用したメモリを高集積化する方法として、特許文献３にゲート電極材料と絶縁膜を複数ずつ交互に積層した積層構造に全層を貫く複数の貫通孔を一括加工で形成し、貫通孔の内側にゲート絶縁膜、チャネル層、相変化膜を成膜し加工する構成が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００４−２７２９７５号公報
【特許文献２】特開２００５−２６００１４号公報
【特許文献３】特開２００８−１６０００４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献３に記載の相変化メモリには、以下のような課題が存在する。
【０００８】
それは、一つの縦型チェインメモリを選択するチェイン選択デバイスが縦型トランジスタで形成されている点である。このチェイン選択トランジスタは、１本のソース線に対し複数個が設けられており、これらのチェイン選択トランジスタは、それぞれ独立して選択できるようにする必要がある。従って、ゲート電極を絶縁膜で分離する必要があり、ソース線方向に隙間ができてしまい、集積度を向上させる妨げになっている。
【０００９】
縦型トランジスタの代りに縦型ダイオードをチェイン選択デバイスとして用いると、構造を単純化し集積度を向上することができる。また、２端子素子であるダイオードは構造が単純であるため、トランジスタと比較して製造プロセスが単純で安価に作製できる。その結果、縦型トランジスタをチェイン選択デバイスに用いる場合と比較して、ビット当たりのコストを大幅に低減することが可能である。
【００１０】
しかしながら、チェイン選択デバイスに縦型ダイオードを用いると、チェインメモリを構成するセルトランジスタが選択デバイスである縦型ダイオードと直列に接続された構造となる。ダイオードに順方向バイアスを印加してチェインメモリに電流を流して動作させる際に、セルトランジスタのチャネルに少数キャリアがダイオードから拡散する可能性がある。セルトランジスタのチャネルに少数キャリアが入ると、セルトランジスタのオフ特性が低下し読出し、書込み共に正常な動作ができなくなることが懸念される。
【００１１】
そこで、本発明の目的は、縦型トランジスタの少数キャリアのダイオードからの拡散を防止し、ダイオードをチェイン選択デバイスに用いた半導体メモリの信頼度を向上することである。
【００１２】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１３】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１４】
すなわち、半導体記憶装置であって、半導体基板の上方に設けられる第１選択線と、第１選択線と電気的に接続され第１導電型の第１ダイオード半導体層と、第１ダイオード半導体層と電気的に接続され第１導電型とは異なる第２導電型の第２ダイオード半導体層と、記半導体基板の上方に複数の絶縁層を介して積層される複数のゲート半導体層と、複数のゲート半導体層の側面に沿って設けられるゲート絶縁膜層と、ゲート絶縁膜層の側面のうちゲート半導体層の設けられていない側に沿って設けられ、第２ダイオード半導体層と電気的に接続されるチャネル層と、チャネル層と電気的に接続され、第１選択線と交差する方向に延伸する第２選択線と、を有し、第１ダイオード半導体層とチャネル層の間に、第１導電型のキャリアを対消滅させる構造を有することを特徴とする。
【００１５】
または、半導体記憶装置であって、半導体基板の上方に設けられる第１選択線と、第１選択線と電気的に接続され第１導電型の第１ダイオード半導体層と、第１ダイオード半導体層と電気的に接続され第１導電型とは異なる第２導電型の第２ダイオード半導体層と、半導体基板の上方に複数の絶縁層を介して積層される複数のゲート半導体層と、複数のゲート半導体層の側面に沿って設けられるゲート絶縁膜層と、ゲート絶縁膜層の側面のうちゲート半導体層の設けられていない側に沿って設けられ第２ダイオード半導体層と電気的に接続されるチャネル層と、チャネル層と電気的に接続され第１選択線と交差する方向に延伸する第２選択線とを有し、駆動時において第１ダイオード半導体層および第２ダイオード半導体層を含むダイオードに流れる電流の１００分の１以下の大きさの電流がダイオードから前記チャネル層に流れることを特徴とする。
【００１６】
あるいは、半導体記憶装置の製造方法であって、半導体基板上に第１選択線を形成する工程と、第１選択線上に第１導電型の第１ダイオード半導体層を形成する工程と、第１ダイオード半導体層の上方に第１導電型とは異なる第２導電型の第２ダイオード半導体層を形成する工程と、第１ダイオード半導体層の上方に第１導電型のキャリアを対消滅させる構造を形成する工程と、半導体基板の上方に複数の絶縁層を介して積層される複数のゲート半導体層を形成する工程と、複数のゲート半導体層の側面に沿ってゲート絶縁層を形成する工程と、ゲート絶縁層の側面のうち複数のゲート半導体層の設けられていない側に沿ってチャネル層を形成する工程と、を有することを特徴とする。
【発明の効果】
【００１７】
本発明により、安価で高信頼な半導体記憶装置を提供することができる。
【図面の簡単な説明】
【００１８】
【図１】チェイン選択デバイスにダイオードを用いる場合の課題を説明する図である。
【図２】少数キャリア（ホール）によるセルトランジスタのオフ特性劣化を示した図である。
【図３】少数キャリア電流（ホール電流）とオフ特性の関係を説明する図である。
【図４】本発明の実施例１の半導体記憶装置の一部断面図である。
【図５】本発明の実施例１の半導体記憶装置の一部立体模式図である。
【図６】本発明の実施例１のメモリセルアレイの立体模式図である。
【図７】本発明の相変化メモリの高抵抗化、および低抵抗化動作を説明する図である。
【図８】メモリセルアレイのリセット動作、セット動作、読出し動作を説明する図である。
【図９】メモリセルアレイのリセット動作、セット動作、読出し動作を説明する図である。
【図１０】本発明の実施例１の半導体記憶装置の製造方法を説明する立体模式図である。
【図１１】本発明の実施例１の半導体記憶装置の製造方法を説明する立体模式図である。
【図１２】本発明の実施例１の半導体記憶装置の製造方法を説明する立体模式図である。
【図１３】本発明の実施例１の半導体記憶装置の製造方法を説明する立体模式図である。
【図１４】本発明の実施例１の半導体記憶装置の製造方法を説明する立体模式図である。
【図１５】本発明の実施例１の半導体記憶装置の製造方法を説明する立体模式図である。
【図１６】本発明の実施例１の半導体記憶装置の製造方法を説明する立体模式図である。
【図１７】本発明の実施例１の半導体記憶装置の製造方法を説明する立体模式図である。
【図１８】本発明の実施例１の半導体記憶装置の製造方法を説明する立体模式図である。
【図１９】本発明の実施例１の半導体記憶装置の製造方法を説明する立体模式図である。
【図２０】本発明の実施例１の半導体記憶装置の製造方法を説明する立体模式図である。
【図２１】本発明の実施例１の半導体記憶装置の製造方法を説明する立体模式図である。
【図２２】本発明の実施例１の半導体記憶装置の製造方法を説明する立体模式図である。
【図２３】本発明の実施例１の半導体記憶装置の製造方法を説明する立体模式図である。
【図２４】本発明の実施例１の半導体記憶装置の製造方法を説明する立体模式図である。
【図２５】本発明の実施例１の半導体記憶装置の製造方法を説明する立体模式図である。
【図２６】本発明の実施例１の半導体記憶装置の製造方法を説明する立体模式図である。
【図２７】（ａ）と（ｂ）は本発明の実施例１の半導体記憶装置の製造方法を説明する立体模式図である。
【図２８】本発明の実施例１の半導体記憶装置の製造方法を説明する断面図である。
【図２９】本発明の実施例１の半導体記憶装置の製造方法を説明する断面図である。
【図３０】本発明の実施例２の半導体記憶装置の製造方法を説明する立体模式図である。
【図３１】本発明の実施例３の半導体記憶装置の製造方法を説明する立体模式図である。
【図３２】本発明の実施例５の半導体記憶装置の製造方法を説明する立体模式図である。
【図３３】本発明の実施例６の半導体記憶装置の立体模式図である。
【図３４】本発明の実施例６の半導体記憶装置のビット線状断面図である。
【発明を実施するための形態】
【００１９】
以下、本発明の実施例を図面に基づいて詳細に説明する。なお、実施例を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、特徴的な構成について説明した箇所は各実施例に限定されるわけでなく、共通の構成をとる場合には同様の効果を得られることをあらかじめ述べておく。
【実施例１】
【００２０】
本願発明の検討に先立ち、本願発明者は、チェイン選択デバイスにダイオードを用いた構造の有する課題を検討した。図１は、ｐ型ポリシリコン４０ｐのホールは低濃度の不純物を含むポリシリコン５０ｐ、ｎ型ポリシリコン６０ｐからなるダイオードＰＤ上にトランジスタを直列に接続したデバイスを示す模式図である。ダイオードＰＤに順バイアス方向に電圧を印加して電流を流す場合、ｐ型ポリシリコン４０ｐのホールは低濃度の不純物を含むポリシリコン５０ｐを通ってｎ型ポリシリコン６０ｐに流れ込む。
【００２１】
ここで、ｎ型ポリシリコン層は電子濃度が高いために、流れ込んだホールの多くは電子と結合して消滅する。しかしながら、電子と結合できずにｎ型ポリシリコン層６０ｐを通過するホールが存在し、これらの消滅しなかったホールは、トランジスタのチャネルポリシリコン層８ｐに流れ込む。ここで、ＮＭＯＳであるトランジスタのチャネルにホールが流れ込むとしきい値が低下し、電子電流によるオフ電流が急増する。本実施例１のチェインメモリでは、図８、９で後述するように、動作時に選択セルＳＭＣのトランジスタをオフ状態にすることで、ＳＭＣの相変化材料に電流を流して動作させる。したがって、チャネルポリシリコン層８ｐへのホールの流れ込みが大きいとチェインセルのトランジスタのオフ動作ができなくなり、読出し、セット／リセット動作ともにできなくなる。
【００２２】
図２に、チャネルポリシリコン８ｐへのホールの流れ込みが無い場合と多い場合のトランジスタ特性を示す。ホールの流れ込みが無い場合、トランジスタは正常にオフ動作が可能で、印加できるオフ電圧の最大値ＶＯＦＦＭＡＸではほとんどリーク電流は無い。しかしながら、ホールの流れ込みが多い場合、トランジスタのオフ動作ができなくなる。
【００２３】
図３は、少数キャリア電流（ホール電流）とオフ特性の関係を説明する図である。駆動時のダイオード電流を１００とすると、許容できるトランジスタのオフ電流はその１０分の１程度（１０程度）である。一方、ホール流れ込み電流に起因するトランジスタのオフ電流はホール流れ込み電流の１０倍程度である。したがって、ｐ型ポリシリコン層４０ｐとチャネル層８ｐとの間に、ホールの流れ込み電流を、駆動時のダイオード電流の１００分の１である、１程度以下に抑制する構造を有すれば、トランジスタのオフ動作を正常に実現しうる。
【００２４】
以上を踏まえ、本願出願においては、ダイオードＰＤ中のキャリアを生成する半導体層（上記説明では、ｐ型ポリシリコン層４０ｐ）とチャネル層との間に、キャリアを対消滅させる構造を開示する。別の表現をすれば、ダイオードＰＤを流れる電流の１００分の１以下の電流が、当該ダイオードからチャネル層に流れる構造を開示する。係る構造によって、トランジスタのオフ動作を正常に実現しうるため、縦型ダイオードをチェイン選択デバイスとして用いることが可能となり、集積度の向上、製造プロセスコストの低減という効果を奏するものである。この点は、実施例２以降においても同様である。
【００２５】
図４は本発明の実施例１の半導体記憶装置の一部断面図であり、メモリセルアレイ、配線、コンタクトの一部が示されている。半導体基板１上に形成された素子分離溝ＳＴＩ、トランジスタのゲートＧＡＴＥ、ゲート絶縁膜ＧＯＸ、拡散層ＤＩＦ、層間絶縁膜ＩＬＤ１、ＩＬＤ２、ＩＬＤ３、ＩＬＤ４、ＩＬＤ５、ＩＬＤ６、配線層Ｍ１、Ｍ２、半導体基板上のデバイスとＭ１とを接続するコンタクト孔Ｃ１、Ｍ１とＭ２を接続するコンタクト孔Ｃ２、金属配線からなるワード線２、ｐ型不純物がドープされたポリシリコン層４０ｐと低濃度の不純物がドープされたポリシリコン層５０ｐとｎ型不純物がドープされたポリシリコン層６１ｐ、６２ｐからなるポリシリコンダイオードＰＤ、ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐ、８１ｐ、ゲート絶縁膜９、チャネルポリシリコン８ｐ、相変化材料膜７、上部拡散層の一部となる３８ｐ、ゲートポリシリコンに給電するための金属配線ＧＬ１、ＧＬ２、ＧＬ３、ＧＬ４、ＳＴＧＬ１、ＳＴＧＬ２、ビット線３、ビット線３と半導体基板１上に形成された回路とを接続するコンタクト孔ＢＬＣ、ポリシリコンダイオードＰＤとゲートポリシリコン層２１の間の絶縁膜層１１、ゲートポリシリコン層間の絶縁膜層１２、１３、１４、１５、ゲートポリシリコン層８１ｐと拡散層３８ｐの間の絶縁膜７１から構成される部分が図４に示されている。
【００２６】
このように、実施例１に係る半導体記憶装置は、半導体基板の上方に設けられる第１選
択線（ワード線２）と、第１選択線と電気的に接続され、第１導電型（例えば、ｐ型）の
第１ダイオード半導体層（ポリシリコン層４０ｐ）第１ダイオード半導体層と電気的に接
続され、第１導電型とは異なる第２導電型（例えば、ｎ型）の第２ダイオード半導体層（
６０ｐ）と、半導体基板の上方に複数の絶縁層（１２）を介して積層される複数のゲート
半導体層（２１ｐ〜２４ｐ）と、複数のゲート半導体層の側面に沿って設けられるゲート
絶縁膜層（９）と、ゲート絶縁膜層の側面のうちゲート半導体層の設けられていない側に
沿って設けられ、第２ダイオード半導体層と電気的に接続されるチャネル層（８ｐ）と、
チャネル層と電気的に接続され、第１選択線と交差する方向に延伸する第２選択線（ビッ
ト線３）と、を有する。
【００２７】
その上で、第１導電型のキャリアを対消滅させる構造として、あるいは、ダイオードＰＤを流れる電流の１００分の１以下の電流が、当該ダイオードからチャネル層に流れる構造として、第２導電型の半導体層を複数積層した構造を有することを特徴とする。図４では、ダイオードを形成するｎ型不純物をドープしたポリシリコン層が６１ｐ、６２ｐの２層で形成した様子を図示している。ダイオードに順方向バイアスを印加して電流を流した時に６１ｐ、６２ｐの境界部でｐ型不純物をドープしたポリシリコン層からのホールをトラップし電子と結合（対消滅）させることで、上層の縦型トランジスタのチャネル８ｐへのホール拡散を低減できる。
【００２８】
さらに、図４に係る発明は、ゲート絶縁膜の側面かつゲート半導体層の設けられていな
い側に沿って設けられ、第２ダイオード半導体層および第２選択線と電気的に接続される
抵抗変化材料層（７）を有する。この層の材料は、流れる電流によって抵抗値が変化する
（後述する図７で説明する）特性を有する材料である。係る層を有することで、微細化に
適した相変化メモリを実現することが可能となる。
【００２９】
なお、図４に係る発明は、前記第１ダイオード半導体層と前記第２ダイオード半導体層の間に設けられ、前記第１ダイオード半導体層および前記第２ダイオード半導体層と電気的に接続される第３ダイオード半導体層（ポリシリコン層５０ｐ）をさらに有する。このダイオード半導体層の不純物濃度は、第１および第２ダイオード半導体層の不純物濃度よりも小さい。このような第３ダイオード半導体層は必須ではなく、少なくとも第１および第２ダイオード半導体層を有すれば、ＰＤがダイオードとなるので、選択素子として機能しうる。しかしながら、係る第３ダイオード半導体層を有することで、ダイオードに逆バイアスが印加された場合の電界方向の空乏層の幅を大きくし、空乏層電界を弱めることができる。このようにすることで、逆バイアス方向の耐圧を大きくすることができる。図９の説明で後述するように、逆バイアス方向の耐圧を十分に大きくすることで、より好適なアレイ動作を実現できる。
【００３０】
図５は実施例１の半導体記憶装置の一部立体模式図である。図５には、メモリセルアレイ、配線、コンタクトの一部が示されている。金属配線からなるワード線２、ワード線２と周辺回路とを接続するコンタクト孔ＷＬＣ、ｐ型不純物がドープされたポリシリコン層４０ｐと低濃度の不純物がドープされたポリシリコン層５０ｐとｎ型不純物がドープされたポリシリコン層６１ｐ、６２ｐからなるポリシリコンダイオードＰＤ、メモリセルのゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐ、選択トランジスタのゲートポリシリコン層８１ｐ、メモリセルのゲートポリシリコン層に給電するための金属配線ＧＬ１、ＧＬ２、ＧＬ３、ＧＬ４、選択トランジスタのゲートポリシリコン層８１ｐに給電するための金属配線ＳＴＧＬ１とＳＴＧＬ２、メモリセルのゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐと配線ＧＬ１、ＧＬ２、ＧＬ３、ＧＬ４をそれぞれ接続するコンタクトＧＣ１、ＧＣ２、ＧＣ３、ＧＣ４、選択トランジスタのゲートポリシリコン層８１ｐと配線ＳＴＧＬ１を接続するコンタクトＳＴＧＣ１、ビット線３、ビット線３と半導体基板１上の回路とを接続するコンタクトＢＬＣ、ポリシリコンダイオードＤＰとゲートポリシリコン層２１ｐの間の絶縁膜層１１、ゲートポリシリコン層間の絶縁膜層１２、１３、１４、１５、ゲートポリシリコン層８１ｐと拡散層を形成する３８ｐの間の絶縁膜７１から構成される部分が図５に示されている。
【００３１】
図示されていないが、配線ＧＬ１、ＧＬ２、ＧＬ３、ＧＬ４はそれぞれＧＬＣ１、ＧＬＣ２、ＧＬＣ３、ＧＬＣ４を介して半導体基板１上に形成された周辺回路と接続されている。また、配線ＳＴＧＬ１、ＳＴＧＬ２はそれぞれＳＴＧＬＣ１、ＳＴＧＬＣ２を介して周辺回路と接続されている。ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐ、８１ｐはそれぞれ一本おきに共通に接続されるように図示されている。その詳細は以下のようになる。
【００３２】
ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐ、８１ｐはそれぞれ、メモリアレイＭＡの部分（図６において後述する）における同一平面上に、複数本のストライプパタンをなすように形成される。この複数本のゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐ、８１ｐのうち、奇数本目は、メモリアレイＭＡに対し、図５で言うところの手前側で短絡され、互いに共通に接続されることになる。
【００３３】
これに対し、複数本のゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐ、８１ｐのうち偶数本目は、図５においては他の配線とは接続されず、孤立しているようにも見える。しかし、このストライプパタンは、図５では見えないが、メモリアレイＭＡのワード線方向の反対側で同様に接続されている。
【００３４】
その上で、各ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐ、８１ｐは、コンタクトＧＣ１、ＧＣ２、ＧＣ３、ＧＣ４、ＳＴＧＣ２を介して、ゲート線ＧＬ１、ＧＬ２、ＧＬ３、ＧＬ４、ＳＴＧＬ２とそれぞれ接続されている。図５では、各ゲートポリシリコン層のうち奇数本目側が、メモリアレイＭＡの手前側でコンタクトを介してゲート線と接続されている様子しか見えない。しかし、図５では図示されない偶数本目についても、メモリアレイＭＡの反対側で、コンタクトを介してゲート線に接続される接続関係については、奇数本目と同様である。
【００３５】
したがって、メモリセルのゲートポリシリコン層２１ｐは、隣り合うストライプパタンが、奇数本目か偶数本目かの別を問わず、全て同一の配線ＧＬ１に接続され、互いに短絡されることになる。従って、ＧＬ１に所定の電位を印加すると、ゲートポリシリコン層２１ｐは全て、同一の当該印加した電位になる。すなわち、ＧＬ１によって、ゲートポリシリコン層２１ｐと同一平面上内にあるセルを全て、一括して選択又は非選択することができる。ゲートポリシリコン層２２ｐ、２３ｐ、２４ｐも同様である。よって、係る接続関係によって、後述するメモリアレイＭＡにおいて、ｚ軸方向（高さ方向）の選択セル／非選択セルを決定することができるのである。
【００３６】
これに対し、選択トランジスタのゲートポリシリコン層８１ｐは、奇数本目と偶数本目が同一の配線に接続されない。すなわち、奇数本目は配線ＳＴＧＬ１、偶数本目はＳＴＧＬ２、というように、ストライプの１つ置きにそれぞれ互いに絶縁された２つの配線ＳＴＧＬ１、ＳＴＧＬ２に接続され、独立に電圧を印加することができる。係る接続関係により、上述したゲート線ＧＬによって一括して選択されたｚ軸方向で同一高さのセルのうち、奇数個目のセルか偶数個目のセルかを特定することができる。
【００３７】
ここで、ゲートポリシリコン層２１ｐは結果として全て短絡されることになるのだから、奇数本目と偶数本目とを別々に短絡した上でコンタクトＧＣ１及びゲート線ＧＬ１を介して短絡するのではなく、奇数本目か偶数本目かを問わず短絡したポリシリコン層を形成してしまえばいいようにも思える。しかし、上述のように奇数本目と偶数本目とを独立して短絡し、それらの間はコンタクト及びゲート線を介して短絡することで、ゲートポリシリコン層２１ｐ（及び２２ｐ、２３ｐ、２４ｐ）と８１ｐとを同一形状とすることができる。そのため、これらのゲートポリシリコン層は全て同一のマスクで作成可能となり、製造コストを大幅に削減することが可能となるのである。
【００３８】
図６は図５のうち、特にメモリアレイＭＡの部分を抜き出して示した図である。複数のワード線２の上にポリシリコンダイオードＰＤがワード線２の延在方向に周期的に形成されている。ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐ、８１ｐと絶縁膜層１１、１２、１３、１４、１５、７１の積層膜は、ワード線２の延在方向と平行な方向にストライプ状にパターニングされている。このパタンは、加工時にゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐ、８１ｐと絶縁膜層１１、１２、１３、１４、１５、７１の積層膜が残るライン部分と、加工時にゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐ、８１ｐと絶縁膜層１１、１２、１３、１４、１５、７１の積層膜が除去されるスペース部分からなる。
【００３９】
ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐ、８１ｐと絶縁膜層１１、１２、１３、１４、１５、７１の積層膜のストライプのライン部分がワード線間スペースの直上に、ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐ、８１ｐと絶縁膜層１１、１２、１３、１４、１５、７１の積層膜のストライプのスペース部分がワード線の直上に配置されている。ビット線３はワード線２と垂直な方向に延在するストライプ形状で、絶縁膜７１上にｎ型ポリシリコン層３８ｐを介して配置されている。
【００４０】
ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐ、８１ｐと絶縁膜層１１、１２、１３、１４、１５、７１の積層膜のスペース部分のビット線３の下部では、ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐの側壁、絶縁膜層１１、１２、１３、１４の側壁と絶縁膜１５の側壁の下部にはゲート絶縁膜９、チャネルポリシリコン層８ｐ、絶縁膜層１０、相変化材料層７が順に積層される。絶縁膜層１０は、相変化材料層７とチャネルポリシリコン層８ｐ間の拡散を防止するための層である。両面の相変化材料層７の間には絶縁膜層９１が埋め込まれている。絶縁膜層１５の側壁の上部とゲートポリシリコン層８１ｐ、絶縁膜層７１の側壁ではゲート絶縁膜層９、チャネルポリシリコン層８ｐが積層されている。両面のチャネルポリシリコン層８ｐ間には絶縁膜層９２が埋め込まれている。ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐ、８１ｐと絶縁膜層１１、１２、１３、１４、１５、７１の積層膜のスペース部分のビット線３の下部の底部では、ポリシリコン層６２ｐの上表面とチャネルポリシリコン層８ｐが接触している。ビット線３とポリシリコンダイオードＰＤは、ポリシリコン層３８ｐ、チャネルポリシリコン層８ｐを介して、ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐ、８１ｐと絶縁膜層１１、１２、１３、１４、１５、７１の積層膜の両側の側面で繋がっている。
ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐ、８１ｐと絶縁膜層１１、１２、１３、１４、１５、７１の積層膜のスペース部分、かつ、ビット線３のスペース部分の下部では、チャネルポリシリコン層８ｐ、相変化材料層７、絶縁膜層１０は除去されていて、ワード線２上のポリシリコンダイオードＰＤのスペース部分になっている。見易さのために図６では省いているが、このスペース部分には、絶縁膜３２が埋め込まれる。
【００４１】
本発明の半導体記憶装置は、相変化材料層７に含まれるＧｅ２Ｓｂ２Ｔｅ５などの相変化材料がアモルファス状態と結晶状態とで抵抗値が異なることを利用して情報を記憶する。アモルファス状態では抵抗が高く、結晶状態では抵抗が低い。したがって読み出しは抵抗変化型素子の両端に電位差を与え、素子に流れる電流を測定することで、素子の高抵抗状態と低抵抗状態とを判別することで行える。
【００４２】
図７は、本発明の実施例１の相変化メモリの書換え動作時の記録層の温度変化を示した図である。相変化材料を高抵抗の状態であるアモルファス状態から低抵抗の状態である結晶状態に変化させる動作、すなわちセット動作、逆に低抵抗の状態である結晶状態から高抵抗の状態であるアモルファス状態に変化させる動作、すなわちリセット動作は、図７のような温度変化を相変化材料に与えることで行う。具体的には、アモルファス状態の相変化材料は結晶化温度以上に加熱し１０−６秒程度以上保持することで結晶状態にすることができる。また、結晶状態の相変化材料は、融点以上の温度まで加熱し液体状態にした後、急速に冷却することでアモルファス状態にすることができる。
【００４３】
図８では、本実施例１のメモリセルアレイＭＡの一部分を抜き出して示している。また、ゲートポリシリコン層２１ｐにおける上面図及び等価回路図と並べて示している。絶縁膜層３１は、図５と図６では分かりやすさのために省いていたが、ＰＤ間スペースに埋め込まれた絶縁膜である。
【００４４】
このようなトランジスタと相変化素子が並列接続されたメモリセルが直列に接続されたセル、すなわちチェインセルでは、例えば以下のような動作が行われる（以下の説明で、単に「０Ｖ」と言った場合には、リセット動作時、セット動作時、読み出し動作時のどの場合でも０Ｖを印加することを意味する）。選択セルＳＭＣが接続されているゲート線ＧＬ１には０Ｖを印加し、チャネルポリシリコン層８ｐをチャネルとするトランジスタをＯＦＦ状態にする。選択セルＳＭＣが接続されていないゲート線ＧＬ２、ＧＬ３、ＧＬ４には５Ｖを印加し、トランジスタをＯＮ状態にする。ビット線ＢＬ１には０Ｖ、ワード線ＷＬ１にはリセット動作時、セット動作時、読み出し動作時にそれぞれ４、３、２Ｖを印加する。選択トランジスタのゲートポリシリコンは、ＳＭＣと接続されている側のゲート、すなわちＳＴＧＬ１に５Ｖを印加しトランジスタをＯＮ状態にする。ＳＭＣが接続されていない側のゲート、すなわちＳＴＧＬ２には０Ｖを印加しトランジスタをＯＦＦ状態にする。非選択セルＵＳＭＣ１ではトランジスタがＯＮ状態でチャネルの抵抗が低くなり、またＯＮ状態になっているＳＴＧＬ１のチャネルポリシリコン層８ｐも抵抗が低くなっている。ＵＳＭＣ１部分での相変化材料層７の状態によらず、ほぼ同じ電流が流れるようにすることができる。ＳＭＣではトランジスタがＯＦＦ状態であるため電流は相変化材料層７を流れる。リセット動作、セット動作時には、ＳＭＣで相変化材料層７を流れる電流によって相変化材料７の抵抗値を変化させて動作を行う。読出し動作時には、ＳＭＣで相変化材料層７を流れる電流値を判定し動作を行う。非選択セルＵＳＭＣ２、非選択セルＵＳＭＣ３のトランジスタはそれぞれＳＭＣ、ＵＳＭＣ１のトランジスタとゲート電圧が共通なので、ＵＳＭＣ２のトランジスタはＯＦＦ状態、ＵＳＭＣ３のトランジスタはＯＮ状態である。ＳＴＧＬ２がゲートポリシリコン層８１ｐに接続された選択トランジスタはＯＦＦ状態であるので、ＵＳＭＣ２、ＵＳＭＣ３を経由した電流は流れない。したがって相変化材料層７に電流が流れるのはＳＭＣだけになり、選択的な動作が可能である。  相変化素子の上面からの形状を説明するために、図８に、縦型チェインメモリの水平面での断面図を示している。
【００４５】
図９では、リセット動作、セット動作、読出し動作を行う際の、ビット線ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４、ワード線ＷＬ１、ＷＬ２、ＷＬ３、ゲート配線ＧＬ１、ＧＬ２、ＧＬ３、ＧＬ４、ゲート配線ＳＴＧＬ１、ＳＴＧＬ２の電位の関係を示している。
【００４６】
図８と同様に、ＷＬ１の電位、４／３／２Ｖはそれぞれ、リセット動作時、セット動作時、読出し動作時の電位である。図９の他の端子の電位の表記も同様に、順にリセット動作時、セット動作時、読出し動作時の電位を表している。ビット線側がＢＬ２、ＢＬ３、またはＢＬ４と接続されワード線側がＷＬ１と接続された縦型チェインメモリでは、ビット線とワード線の電位がリセット動作時には共に４Ｖ、セット動作時には共に３Ｖ、読み出し動作時には共に２Ｖであり、電位差がないので電流が流れない。またビット線側がＢＬ１、ワード線側がＷＬ２またはＷＬ３と接続された縦型チェインメモリでは、ビット線とワード線の電位がリセット動作時、セット動作時、読み出し動作時に共に０Ｖであり、電位差がないので電流が流れない。またビット線側がＢＬ２、ＢＬ３、またはＢＬ４、ワード線側がＷＬ２またはＷＬ３と接続された縦型チェインメモリでは、リセット動作時にはワード線とビット線にそれぞれ０Ｖと４Ｖ、セット動作時にはワード線とビット線にそれぞれ０Ｖと３Ｖ、読出し動作時にはワード線とビット線にそれぞれ０Ｖと２Ｖが印加される。縦型チェインメモリを選択するポリシリコンダイオードＰＤの逆バイアス方向に電圧が印加される。ポリシリコンダイオードＰＤの逆バイアス方向のオフ電流は十分低減するように作製可能である。
【００４７】
ビット線側がＢＬ１、ワード線側がＷＬ１に接続された縦型チェインメモリだけ、ＰＤに順バイアスが印加され電流が流れるようにできる。図８で説明した方法により縦型チェイン内のＳＭＣを選択し動作させることができるので、結果メモリアレイ内のＳＭＣを選択して動作させることができる。
【００４８】
図１０〜図２９を用いて、本発明の実施例１の半導体記憶装置の製造方法を説明する。
【００４９】
図１０のように、周辺回路とワード線コンタクトＷＬＣが形成された半導体基板１上に層間絶縁膜ＩＬＤ３、ワード線となるタングステン膜層２、ｐ型不純物がドープされたアモルファスシリコン層４０ａ、低濃度の不純物がドープされたアモルファスシリコン層５０ａ、ｎ型不純物がドープされたアモルファスシリコン層６１ａ、更にｎ型不純物がドープされたアモルファスシリコン層６２ａを順に成膜する。
【００５０】
このように、実施例１における半導体記憶装置の製造方法は、第１導電型（例えば、ｐ
型）のキャリアを対消滅させる構造として、第２ダイオード半導体層を形成する際に、第
２導電型（例えば、ｎ型）の半導体層を複数積層する工程を有することを特徴とする。係
る構造による効果は、上述の通りである。
【００５１】
次に図１１のように、成膜した膜をワード線方向に延在するストライプ状のパタンに加工する。アモルファスシリコン層４０ａ、５０ａ、６１ａ、６２ａからワード線まで自己整合的に一括して加工していることから、ワード線方向に対しては、ワード線とアモルファスシリコンピラーの各層とには積層ずれが発生せず、メモリ書換え動作の信頼性を高めることができる。
【００５２】
次に、図１１のスペースを絶縁膜３１で埋め込み、ＣＭＰ法で絶縁膜３１の上部を除去して平坦化し、図１２のようにアモルファスシリコン層６２ａの上表面を露出させる。
【００５３】
次に図１３のように、絶縁膜層１１、アモルファスシリコン層２１ａ、絶縁膜層１２、アモルファスシリコン層２２ａ、絶縁膜層１３、アモルファスシリコン層２３ａ、絶縁膜層１４、アモルファスシリコン層２４ａ、絶縁膜層１５、アモルファスシリコン層８１ａ、絶縁膜層７１を順に成膜する。アモルファスシリコン層２１ａ〜２４ａ、８１ａには、例えば、りん（Ｐ）がドープされている。
次に、図１３で成膜した積層膜をワード線２の延在方向と平行なストライプ状に加工する（図１４）。その際、ワード線２の直上に絶縁膜層１１、アモルファスシリコン層２１ａ、絶縁膜層１２、アモルファスシリコン層２２ａ、絶縁膜層１３、アモルファスシリコン層２３ａ、絶縁膜層１４、アモルファスシリコン層２４ａ、絶縁膜層１５、アモルファスシリコン層８１ａ、絶縁膜層７１からなる積層膜のストライプのスペース部分が配置されるように加工する。
【００５４】
次に図１５のように、図１４で加工したスペースを完全には埋め込まないように絶縁膜９を成膜する。
【００５５】
その後、図１６のように、最上表面とアモルファスシリコン６２ａ上の絶縁膜９をエッチバックで一部除去する。
【００５６】
次にアモルファスシリコン層８ａを図１６のスペースを完全には埋め込まないように成膜し、更に絶縁膜５１をスペースが完全に埋め込まれるように成膜する（図１７）。
【００５７】
次にアモルファスシリコン６１ａ、６２ａと同じ導電型の不純物、例えばヒ素（Ａｓ）、またはりん（Ｐ）をイオン打ち込み法によりアモルファスシリコン８ａの上部にドーピングする。ドーピングされたアモルファスシリコン８ａは３８ａとなる（図１８）。
【００５８】
次に熱処理によりアモルファスシリコン層４０ａ、５０ａ、６１ａ、６２ａ、８ａ、２１ａ、２２ａ、２３ａ、２４ａ、２５ａ、８１ａの結晶化とこれらに含まれている不純物の活性化を行った後、絶縁膜５１を例えばウェットエッチングにより除去する。図１９のように、アモルファスシリコン層４０ａ、５０ａ、６１ａ、６２ａ、８ａ、２１ａ、２２ａ、２３ａ、２４ａ、８１ａは熱処理を行なうことでそれぞれ、ポリシリコン層４０ｐ、５０ｐ、６１ｐ、６２ｐ、８ｐ、２１ｐ、２２ｐ、２３ｐ、２４ｐ、８１ｐとなる。
【００５９】
次に、図２０のように絶縁膜層１０と相変化材料層７とをスペースが完全には埋め込まれないように成膜した後、図２１のように絶縁膜層９１をスペースが完全に埋め込まれるように成膜する。
【００６０】
次に、図２２のようにエッチバックにより相変化材料層７の最上表面の標高が絶縁膜層１５の最上層の標高よりも低く、絶縁膜層１５の最下層の標高よりも高くなるようにする。絶縁膜層１５の最上層の標高よりも低くすることは、ゲートポリシリコン層８１ｐのゲートがオフしたとき、相変化材料層７を介してソース・ドレインに電流が流れることを防止するためである。また、絶縁膜層１５の最下層の標高よりも高くすることは、絶縁膜層１５の直下に形成されたポリシリコン２４ｐのゲートがオフしたとき、相変化材料層７を介してソース・ドレインに電流が流れるようにするためである。絶縁膜層９１も同時に一部除去される。
【００６１】
次に図２３のように絶縁膜層９２を埋め込み、図２４のようにエッチバックによりポリシリコン層３８ｐの最上表面を露出させる。
【００６２】
その後、図１、図２のＢＬＣ、すなわち、ビット線３と半導体基板に形成しておいた周辺回路を接続するコンタクトＢＬＣを形成する。その後、図２５のようにビット線３材料を成膜する。
【００６３】
次に、ビット線３に後に加工される材料とｎ型ポリシリコン層３８ｐ、絶縁膜層９２、チャネルポリシリコン層８ｐ、絶縁膜層１０、相変化材料層７、絶縁膜層９１、ポリシリコン層６２ｐ、６１ｐ、５０ｐ、４０ｐとをワード線２と垂直な方向に延在するストライプ状に加工する。ビット線３をストライプ状に加工する際、加工部分のゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐ、８１ｐと絶縁膜層１１、１２、１３、１４、１５、７１の積層膜およびゲート絶縁膜層９は加工されず残るが、加工部分のチャネルポリシリコン層８ｐ、および３８ｐ、相変化材料層７、絶縁膜層１０は除去される（図２６）。また、ワード線２上のポリシリコンダイオードＰＤも上記ストライプ状の加工と併せて一括して除去される。ポリシリコン４０ｐ、５０ｐ、６１ｐ、６２ｐのパタンは、図２５の工程では図２７（ａ）のようにワード線２の方向に延在するストライプ形状であるが、図２６の工程では図２７（ｂ）のように各ワード線、ビット線の交点だけにパタンが残るように加工される。
【００６４】
図２６でビット線３上の断面図は図２８、ビット線３のスペース部分での断面図は図２９のようになる。
【００６５】
その後、メモリアレイ端のゲートポリシリコンを図２のように各層へのコンタクトが形成できるように加工し、ストライプ状に加工した部分を含めた全体を層間絶縁膜で埋め込む。ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐに至るコンタクトＧＣ１、ＧＣ２、ＧＣ３、ＧＣ４、ゲートポリシリコン層６１ｐに至るコンタクトＳＴＧＣ１、ＳＴＧＣ２、ゲート配線ＧＬ１、ＧＬ２、ＧＬ３、ＧＬ４、ＳＴＧＬ１、ＳＴＧＬ２、ゲート配線と周辺回路を接続するコンタクトＧＬＣ１、ＧＬＣ２、ＧＬＣ３、ＧＬＣ４、ＳＴＧＬＣ１、ＳＴＧＬＣ２を形成し半導体記憶装置を構成する。
【００６６】
すなわち、実施例１に係る半導体装置の製造方法は、半導体基板上に第１選択線を形成する工程と、第１選択線上に第１導電型の第１ダイオード半導体層を形成する工程と、第１ダイオード半導体層上に第２導電型の第２ダイオード半導体層を形成する工程と、第１ダイオード半導体層の上方に第１導電型のキャリアを消滅させる構造を形成する工程と、半導体基板の上方に複数の絶縁層を介して積層される複数のゲート半導体層を形成する工程と、複数のゲート半導体層の側面に沿ってゲート絶縁層を形成する工程と、ゲート絶縁層の側面のうち複数のゲート半導体層の設けられていない側に沿ってチャネル層を形成する工程と、を有することを特徴とするものである。
【００６７】
なお、実施例１の図面ではポリシリコンダイオードＰＤのｎ型ポリシリコン層を６１ｐ、６２ｐのように２層で形成した例を示したが、積層数を３層以上にすることも可能である。
【００６８】
また、実施例１の図面ではメモリセルのゲートポリシリコン層を４層積層した例を示したが、積層数を５層以上にすることも可能である。
【００６９】
以上をまとめると、本実施例１の半導体記憶装置は、ダイオードＰＤに順方向バイアスを印加して電流を流した際に、ｐ型ポリシリコン層４０ｐから流れるホールをｎ型ポリシリコン層６１ｐ、６２ｐの境界部でトラップし電子と結合させて消滅させ、チャネルポリシリコン８ｐに拡散するのを抑制することができる。その結果、多段に形成された半導体層の境界でセルトランジスタの少数キャリアを多数キャリアと結合させて消滅させセルトランジスタ側に拡散しないようにできるため、セルトランジスタのオフ動作不良による半導体記憶装置の読出し、セット／リセットの誤動作を抑制し、信頼度を向上することが可能となる。
【実施例２】
【００７０】
実施例１では、ポリシリコンダイオードＰＤと縦型トランジスタの境界部のｎ型ポリシリコン層を多層で形成したが、本実施例２では、ダイオードＰＤ中のキャリアを生成する半導体層とチャネル層との間に、キャリアを対消滅させる構造、あるいは、ダイオードＰＤを流れる電流の１００分の１以下の電流が、当該ダイオードからチャネル層に流れる構造として、ポリシリコンダイオードＰＤと縦型トランジスタの境界部に金属膜層を挿入する例を示す。実施例１の図１０の工程で、周辺回路とワード線コンタクトＷＬＣが形成された半導体基板１上に層間絶縁膜ＩＬＤ３、ワード線となるタングステン膜層２、ｐ型不純物がドープされたアモルファスシリコン層４０ａ、低濃度の不純物がドープされたアモルファスシリコン層５０ａ、ｎ型不純物がドープされたアモルファスシリコン層６０ａ、チタン（Ｔｉ）膜４、窒化チタン（ＴｉＮ）膜５、更にｎ型不純物がドープされたアモルファスシリコン層６ａを順に成膜する（図３０）。以下図１１〜２９と同様の工程でメモリセルを完成させると、アモルファスシリコン４０ａ、５０ａ、６０ａ、６ａはそれぞれ結晶化し、ポリシリコン４０ｐ、５０ｐ、６０ｐ、６ｐとなる。ポリシリコン４０ｐ、５０ｐ、６０ｐからなるポリシリコンダイオードＰＤと縦型トランジスタの拡散層となるポリシリコン６ｐの境界にＴｉ膜４、ＴｉＮ膜５が形成される。
【００７１】
このように、本実施例２の半導体記憶装置は、第２ダイオード半導体層とチャネル層の
間に設けられ、これらと電気的に接続される金属層（Ｔｉ膜４、ＴｉＮ膜５）を有するこ
とを特徴とする。係る構成によって、ダイオードＰＤに順方向バイアスを印加して電流を
流した際に、ｐ型ポリシリコン層４０ｐから流れるホールをｎ型ポリシリコン層６０ｐ、
６ｐの境界部に形成されたＴｉ膜４、ＴｉＮ膜５で電子と結合させて消滅させ、チャネル
ポリシリコン８ｐに拡散するのを抑制することができる。その結果、セルトランジスタの
オフ動作不良による半導体記憶装置の読出し、セット／リセットの誤動作を抑制し、信頼
度を向上することが可能となる。
【実施例３】
【００７２】
ダイオードＰＤ中のキャリアを生成する半導体層とチャネル層との間に、キャリアを対消滅させる構造、あるいは、ダイオードＰＤを流れる電流の１００分の１以下の電流が、当該ダイオードからチャネル層に流れる構造として、本実施例３のように、ポリシリコンダイオードＰＤの縦型トランジスタに接する側であるｎ型ポリシリコン６０ｐの厚さを厚く形成することも可能である。
【００７３】
実施例１の図１０の工程で、周辺回路とワード線コンタクトＷＬＣが形成された半導体基板１上に層間絶縁膜ＩＬＤ３、ワード線となるタングステン膜層２、ｐ型不純物がドープされたアモルファスシリコン層４０ａ、低濃度の不純物がドープされたアモルファスシリコン層５０ａ、ｎ型不純物がドープされたアモルファスシリコン層６０ａを順に成膜する。この際、６０ａの厚さＤｎをｐ型シリコン４０ａの厚さＤｐよりも厚くする（図３１）。以下図１１〜２９と同様の工程でメモリセルを完成させると、アモルファスシリコン４０ａ、５０ａ、６０ａはそれぞれ結晶化し、ポリシリコン４０ｐ、５０ｐ、６０ｐとなる。
ダイオードＰＤに順方向バイアスを印加して電流を流した際に、ｐ型ポリシリコン層４０ｐから流れるホールを厚く形成したｎ型ポリシリコン層６０ｐで電子と結合させて消滅させ、チャネルポリシリコン８ｐに拡散するのを抑制することができる。その結果、セルトランジスタのオフ動作不良による半導体記憶装置の読出し、セット／リセットの誤動作を抑制し、信頼度を向上することが可能となる。
【実施例４】
【００７４】
実施例３ではポリシリコンダイオードＰＤの縦型トランジスタに接する側であるｎ型ポリシリコン６０ｐの厚さを厚く形成したが、ダイオードＰＤ中のキャリアを生成する半導体層とチャネル層との間に、キャリアを対消滅させる構造、あるいは、ダイオードＰＤを流れる電流の１００分の１以下の電流が、当該ダイオードからチャネル層に流れる構造として、本実施例４のように６０ｐの不純物濃度を高濃度にすることもできる。実施例３の図３１の工程で、周辺回路とワード線コンタクトＷＬＣが形成された半導体基板１上に層間絶縁膜ＩＬＤ３、ワード線となるタングステン膜層２、ｐ型不純物がドープされたアモルファスシリコン層４０ａ、低濃度の不純物がドープされたアモルファスシリコン層５０ａ、ｎ型不純物がドープされたアモルファスシリコン層６０ａを順に成膜する。この際、６０ａの不純物濃度をｐ型シリコン４０ａの不純物濃度よりも高濃度にする。以下図１１〜２９と同様の工程でメモリセルを完成させると、アモルファスシリコン４０ａ、５０ａ、６０ａはそれぞれ結晶化し、ポリシリコン４０ｐ、５０ｐ、６０ｐとなる。
【００７５】
ダイオードＰＤに順方向バイアスを印加して電流を流した際に、ｐ型ポリシリコン層４０ｐから流れるホールを、不純物濃度を高濃度にしたために電子濃度が高濃度になっているｎ型ポリシリコン層６０ｐで電子と結合させて消滅させ、チャネルポリシリコン８ｐに拡散するのを抑制することができる。その結果、セルトランジスタのオフ動作不良による半導体記憶装置の読出し、セット／リセットの誤動作を抑制し、信頼度を向上することが可能となる。
【実施例５】
【００７６】
本実施例５では、ダイオードＰＤ中のキャリアを生成する半導体層とチャネル層との間に、キャリアを対消滅させる構造、あるいは、ダイオードＰＤを流れる電流の１００分の１以下の電流が、当該ダイオードからチャネル層に流れる構造として、ポリシリコンダイオードＰＤの縦型トランジスタに接する側であるｎ型ポリシリコン６０ｐに高濃度の結晶欠陥Ｄｅｆを形成する例を示す。実施例１の図１０の工程の後に、アモルファスシリコン４０ａ、５０ａ、６０ａはそれぞれ結晶化し、ポリシリコン４０ｐ、５０ｐ、６０ｐとする。その後に、図３１のように、例えば不活性不純物であるアルゴン（Ａｒ）をｎ型ポリシリコン層６０ｐにだけイオン打ち込みする。このようにすることで、高濃度の結晶欠陥がｎ型ポリシリコン層だけに形成される。すなわち、４０ｐ、５０ｐと比較して６０ｐの結晶欠陥濃度が最も高くなる（図３２）。以下図１１〜２９と同様の工程でメモリセルを完成させる。
【００７７】
ダイオードＰＤに順方向バイアスを印加して電流を流した際に、ｐ型ポリシリコン層４０ｐから流れるホールをｎ型ポリシリコン層６０ｐ中に形成された高濃度の結晶欠陥でトラップし電子と結合させて消滅させ、チャネルポリシリコン８ｐに拡散するのを抑制することができる。その結果、セルトランジスタのオフ動作不良による半導体記憶装置の読出し、セット／リセットの誤動作を抑制し、信頼度を向上することが可能となる。
【実施例６】
【００７８】
実施例１〜５ではポリシリコンダイオードＰＤ上に相変化メモリを用いたチェインメモリを形成する例を示したが、縦型トランジスタのゲート絶縁膜を離散トラップ膜（電荷蓄積膜）にし、フラッシュメモリを形成することも可能である。
【００７９】
図３３に本実施例６の半導体記憶装置の立体模式図、図３４にビット線３上の断面図を示す。縦方向に直列接続されたセルごとにダイオードは分離されている。図３３、３４では下部電極配線２をビット線３と直交するストライプ状に加工しているが、本実施例６のフラッシュメモリの場合、下部電極配線２は分離せずにプレート状にしても良い。
【００８０】
ダイオードＰＤに順方向バイアスを印加して電流を流した際に、ｐ型ポリシリコン層４０ｐから流れるホールを電子と結合させて消滅させ、チャネルポリシリコン８ｐに拡散するのを抑制することができる。その結果、セルトランジスタのオフ動作不良による半導体記憶装置の読出し誤動作を抑制し、信頼度を向上することが可能となる。
【符号の説明】
【００８１】
１  半導体基板
２  ワード線
３  ビット線
４  Ｔｉ膜４
５  ＴｉＮ膜
６ａ  ｎ型不純物がドープされたアモルファスシリコン層
６ｐ  ｎ型不純物がドープされたポリシリコン層
４０ａ  ｐ型不純物がドープされたアモルファスシリコン層
５０ａ  不純物濃度が低いアモルファスシリコン層
６０ａ、６１ａ、６２ａ  ｎ型不純物がドープされたアモルファスシリコン層
４０ｐ  ｐ型不純物がドープされたポリシリコン層
５０ｐ  不純物濃度が低いポリシリコン層
６０ｐ、６１ｐ、６２ｐ  ｎ型不純物がドープされたポリシリコン層
７  相変化材料層
８ａ  アモルファスシリコン層
８ｐ  チャネルポリシリコン層
３８ａ  ｎ型不純物がドープされたアモルファスシリコン層
３８ｐ  ｎ型不純物がドープされたポリシリコン層
９  ゲート絶縁膜層
１０  絶縁膜層
１１、１２、１３、１４、１５  絶縁膜層
２１ａ、２２ａ、２３ａ、２４ａ、８１ａ  アモルファスシリコン層
２１ｐ、２２ｐ、２３ｐ、２４ｐ、８１ｐ  ゲートポリシリコン層
３１、３２  絶縁膜層
７１  絶縁膜層
９１、９２、９３  絶縁膜層
ＩＬＤ１、ＩＬＤ２、ＩＬＤ３、ＩＬＤ４、ＩＬＤ５、ＩＬＤ６  層間絶縁膜
Ｍ１、Ｍ２  金属配線層
Ｃ１  金属配線と半導体基板上のデバイスを接続するコンタクト
Ｃ２  金属配線間を接続するコンタクト
ＳＴＩ  半導体基板上の素子分離
ＤＩＦ  半導体基板上の拡散層
ＧＡＴＥ  トランジスタのゲート
ＧＯＸ  ゲート絶縁膜
ＧＢＬ  グローバルビット線
ＧＢＬＣ  グローバルビット線と下層の金属配線を接続するコンタクト
ＭＡ  メモリアレイ
ＢＬ、ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４、ＢＬｎ  ビット線
ＷＬ、ＷＬ１、ＷＬ２、ＷＬ３、ＷＬｍ  ワード線
ＢＬＣ  ビット線コンタクト
ＷＬＣ  ワード線コンタクト
ＧＣ１、ＧＣ２、ＧＣ３、ＧＣ４  ゲート電極へのコンタクト
ＧＬ１、ＧＬ２、ＧＬ３、ＧＬ４  ゲート電極に給電するための金属配線
ＧＬＣ１、ＧＬＣ２、ＧＬＣ３、ＧＬＣ４  金属配線と周辺回路の間のコンタクト
ＳＴＧＣ１、ＳＴＧＣ２  選択トランジスタゲートへのコンタクト
ＳＴＧＬ１、ＳＴＧＬ２  選択トランジスタに給電するための金属配線
ＳＭＣ  選択メモリセル
ＵＳＭＣ、ＵＳＭＣ１、ＵＳＭＣ２、ＵＳＭＣ３  非選択メモリセル
ＰＤ  ポリシリコンダイオード
Ｄｅｆ  シリコン中の結晶欠陥
Ｄｐ  ダイオードのｐ型ポリＳｉの膜厚
Ｄｎ  ダイオードのｎ型ポリＳｉの膜厚
ＶＯＦＦｍａｘ  ゲートに印加できる絶対値が最大のオフ電圧
ＶＯＮｍａｘ  ゲートに印加できる絶対値が最大のオン電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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