(57)【特許請求の範囲】
【請求項１】
第１の方向に有効表示領域よりも大きい長さで延在すると共に第２の方向に並列配置され、それぞれに駆動信号が印加される複数の駆動電極と、
前記第１の方向および前記第２の方向にマトリクス状に配置されると共に前記複数の駆動電極に対向配置され、それぞれに画像信号が印加される複数の画素電極と
を備え、
前記複数の駆動電極のそれぞれの前記第２の方向の幅が、２つ以上の前記画素電極の前記第２の方向の幅に対応する大きさとされ、
前記複数の駆動電極はそれぞれ、少なくとも前記有効表示領域内で前記第１の方向に設けられた１つ以上の電極内スリットを有し、
隣接する２つの前記駆動電極の間には前記第１の方向に延在するように電極間スリットが形成され、
前記電極内スリットと前記電極間スリットとがそれぞれ、前記第１の方向の１画素ラインごとに前記画素電極の中央に位置している
表示装置。
【請求項２】
前記複数の画素電極に対して前記第１の方向の１画素ラインごとに走査信号を印加するゲートドライバと、
複数の駆動電極に前記駆動信号を印加する駆動電極ドライバとをさらに備え、
前記駆動電極ドライバは、前記ゲートドライバから前記電極間スリットに対応する位置の画素ラインに走査信号が印加されるときには前記電極間スリットに隣接する２つの駆動電極に同時に前記駆動信号を印加すると共に、前記電極間スリットに対応しない位置の画素ラインに走査信号が印加されるときには前記走査信号が印加される画素ラインに対応する１つの駆動電極にのみ前記駆動信号を印加する
請求項１に記載の表示装置。
【請求項３】
前記電極内スリットは、前記第１の方向において前記複数の画素電極の間の位置では不連続となるスリット形状を有する
請求項１に記載の表示装置。
【請求項４】
前記電極内スリットが、前記画素電極の中央において前記第２の方向にも設けられている
請求項１に記載の表示装置。
【請求項５】
第１の方向に有効表示領域よりも大きい長さで延在すると共に第２の方向に並列配置され、それぞれに駆動信号が印加される複数の駆動電極と、
前記第１の方向および前記第２の方向にマトリクス状に配置されると共に前記複数の駆動電極に対向配置され、それぞれに画像信号が印加される複数の画素電極と、
前記複数の画素電極に対して前記第１の方向の１画素ラインごとに走査信号を印加する
ゲートドライバと、
前記複数の駆動電極に前記駆動信号を印加する駆動電極ドライバと、
を備え、
前記複数の駆動電極のそれぞれの前記第２の方向の幅が、１つの前記画素電極の前記第
２の方向の幅に対応する大きさとされ、
隣接する２つの前記駆動電極の間には前記第１の方向に延在するように電極間スリットが形成され、
前記電極間スリットが、前記第１の方向の１画素ラインごとに前記画素電極の中央に位
置しており、
前記駆動電極ドライバは、前記ゲートドライバから前記電極間スリットに対応する位置
の画素ラインに走査信号が印加されるときに、前記電極間スリットに隣接する２つの駆動
電極に同時に前記駆動信号を印加する
表示装置。
【請求項６】
前記複数の画素電極および前記複数の画素電極に前記画像信号を供給する画像信号配線、ならびに前記複数の駆動電極に前記駆動信号を供給する駆動信号配線が形成された画素基板と、
前記画素基板に対向配置され、前記複数の駆動電極が形成された対向基板と、
前記対向基板と前記画素基板との間で、前記表示部における有効表示領域の外側に設けられ、前記複数の駆動電極と前記駆動信号配線とを導通するコンタクト部と
をさらに備えた請求項１または５に記載の表示装置。
【請求項７】
前記第２の方向において、隣接する前記電極内スリット同士の間隔、または隣接する前
記電極内スリットと前記電極間スリットとの間隔が、５００μｍ以下である
請求項１に記載の表示装置。
【請求項８】
前記第２の方向において、隣接する前記電極内スリット同士の間隔、または隣接する前
記電極内スリットと前記電極間スリットとの間隔が、３００μｍ以下である
請求項７に記載の表示装置。
【請求項９】
前記複数の駆動電極と前記複数の画素電極との間に配置され、ＶＡ方式で動作する液晶
層をさらに備えた
請求項１から８のいずれか１項に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＶＡ（Vertical Alignment、垂直配向）方式、特にＭＶＡ(Multi-domain Vertical Alignment)方式による液晶ディスプレイに好適な表示装置に関する。
【背景技術】
【０００２】
従来より、垂直配向型液晶を用いたＶＡ方式による液晶ディスプレイが知られている。例えば特許文献１には、ＶＡ方式による液晶ディスプレイにおいて、垂直配向型液晶を挟んで互いに対向する画素電極と駆動電極（共通電極）とを配置し、それら画素電極と駆動電極との双方にスリット部を設けた構成例が開示されている。ここで、画素電極と駆動電極との双方において、スリット部は１画素単位で設けられている。駆動電極に設けられているスリット部は、例えば面内で水平方向に延在するようなものではなく、例えば面内の水平方向には不連続に形成されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−１２９１９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、駆動電極の構成例として、水平方向に延在し、垂直方向に分割された複数の駆動電極を用いるものが考えられる。このように分割された複数の駆動電極を用いる構成の場合、隣接する駆動電極間で水平方向にスリット状の隙間が空くことになる。このため、そのスリット状の隙間が形成された部分と駆動電極が形成されている部分との構造上の違いにより、液晶分子の配向状態に乱れが生ずる。その結果として、スリット状の隙間に対応する部分が、筋状の表示欠陥となって見えてしまう問題が発生する。
【０００５】
本発明はかかる問題点に鑑みてなされたもので、その目的は、ＶＡ方式による液晶ディスプレイに適した効率のよい配向制御が可能であると共に、ＶＡ方式による液晶ディスプレイにおける表示品位の劣化を抑えることができる表示装置を提供することにある。
【課題を解決するための手段】
【０００６】
本発明による表示装置は、第１の方向に有効表示領域よりも大きい長さで延在すると共に第２の方向に並列配置され、それぞれに駆動信号が印加される複数の駆動電極と、第１の方向および第２の方向にマトリクス状に配置されると共に複数の駆動電極に対向配置され、それぞれに画像信号が印加される複数の画素電極とを備えたものである。そして、隣接する２つの駆動電極の間には第１の方向に延在するように電極間スリットが形成され、電極間スリットが、画素電極の中央に位置しているものである。
【０００７】
本発明の表示装置では、電極間スリットが、画素電極の中央に位置するように設けられていることで、例えば画素電極間にスリットを配置する場合に比べて、ＶＡ方式による液晶デバイスに適した効率のよい配向制御が可能となる。
【０００８】
また、本発明の表示装置において、複数の駆動電極のそれぞれの第２の方向の幅が、２つ以上の画素電極の第２の方向の幅に対応する大きさとされ、複数の駆動電極はそれぞれ、少なくとも有効表示領域内で第１の方向に設けられた１つ以上の電極内スリットをさらに有し、電極内スリットと電極間スリットとがそれぞれ、第１の方向の１画素ラインごとに画素電極の中央に位置するようにしても良い。
【０００９】
この場合、複数の駆動電極のそれぞれに、少なくとも有効表示領域内で第１の方向に電極内スリットが設けられると共に、隣接する２つの駆動電極の間に電極内スリットに対応する電極間スリットが形成されていることで、駆動電極が形成されている部分と、隣接する２つの駆動電極の間の部分との構造上の違いが少なくなる。
【発明の効果】
【００１０】
本発明の表示装置によれば、さらに、電極内スリットと電極間スリットとがそれぞれ、画素電極の中央に位置するようにしたので、例えば画素電極間にスリットを配置する場合に比べて、ＶＡ方式による液晶ディスプレイに適した効率のよい配向制御を行うことが可能となる。
【００１１】
また、複数の駆動電極のそれぞれの第２の方向の幅が、２つ以上の画素電極の第２の方向の幅に対応する大きさとされている場合に、複数の駆動電極のそれぞれに、少なくとも有効表示領域内で第１の方向に電極内スリットを設けるようにしたので、駆動電極が形成されている部分と、隣接する２つの駆動電極の間の部分との構造上の違いを少なくすることができる。結果として、ＶＡ方式による液晶ディスプレイに適用した場合における液晶分子の配向状態を表示領域全域に亘って均一にすることができる。これにより、ＶＡ方式による液晶ディスプレイにおける表示品位の劣化を抑えることができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の第１の実施の形態に係る表示装置の一構成例を示す断面図である。
【図２】図１に示した表示装置における駆動回路の一構成例を示すブロック図である。
【図３】図１に示した表示装置における駆動電極の一構成例を示す平面図である。
【図４】（Ａ）は図１に示した表示装置における駆動電極と画素基板との接続構造を示す平面図であり、（Ｂ）は駆動電極と画素基板との接続部分の要部断面図である。
【図５】図１に示した表示装置における駆動電極と画素電極との対応関係の一例を示す平面図である。
【図６】図１に示した表示装置における駆動電極の一構成例を表す斜視図である。
【図７】（Ａ）は本発明の第１の実施の形態に係る表示装置において画素電極と駆動電極との間に電位差がない状態における液晶分子の配向状態を示す要部断面図である。（Ｂ）は画素電極と駆動電極との間に電位差がある状態における液晶分子の配向状態を示す要部断面図である。
【図８】図７（Ｂ）に示した状態において生ずる画素電極と駆動電極との間の電気力線の一例を示す要部断面図である。
【図９】人間の視感度を示す特性図である。
【図１０】図１に示した表示装置における駆動電極の具体的な設計例を示す平面図である。
【図１１】具体例の測定環境を示す説明図である。
【図１２】図１に示した表示装置において、駆動電極のスリットピッチを変えた場合のスリットの認識状態を測定した結果を示す説明図である。
【図１３】駆動電極と画素電極との間の信号印加タイミングを説明するための平面図である。
【図１４】（Ａ），（Ｂ）は図１３に示した構成における駆動電極の駆動タイミングの例を示すタイミングチャートであり、（Ｃ），（Ｄ），（Ｅ）は画素電極の走査タイミングの例を示すタイミングチャートである。
【図１５】本発明の第２の実施の形態に係る表示装置における駆動電極の構造を示す平面図である。
【図１６】（Ａ），（Ｂ），（Ｃ）は図１５に示した構成における駆動電極の駆動タイミングの例を示すタイミングチャートであり、（Ｄ），（Ｅ）は画素電極の走査タイミングの例を示すタイミングチャートである。
【図１７】本発明の第３の実施の形態に係る表示装置における駆動電極の構造を示す平面図である。
【図１８】本発明の第４の実施の形態に係る表示装置における駆動電極の構造を示す平面図である。
【図１９】本発明の第４の実施の形態に係る表示装置における駆動電極および画素電極のサブピクセル単位の構造を示す平面図である。
【図２０】図１９に示した駆動電極および画素電極の要部を拡大して示す平面図である。
【図２１】本発明の第５の実施の形態に係る表示装置における駆動電極および画素電極の構造を示す平面図である。
【図２２】図２１に示した駆動電極および画素電極の要部を拡大して示す平面図である。
【図２３】比較例の表示装置における駆動電極の一構成例を示す平面図である。
【図２４】（Ａ）は図２３に示した比較例の構成において画素電極と駆動電極との間に電位差がない状態における液晶分子の配向状態を示す要部断面図である。（Ｂ）は画素電極と駆動電極との間に電位差がある状態における液晶分子の配向状態を示す要部断面図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００１４】
＜第１の実施の形態＞
（全体構成例）
図１は、本発明の第１の実施の形態に係る表示装置の要部断面構造の一例を表すものである。また、図２は、この表示装置における駆動回路の一構成例を示している。この表示装置は、図１に示したように、画素基板２と、この画素基板２に対向して配置された対向基板３と、画素基板２と対向基板３との間に挿設された液晶層６とを備えている。この表示装置はまた、図２に示したように、駆動電極ドライバ４３と、ゲートドライバ４５と、ソースドライバ４６とを備えている。
【００１５】
画素基板２は、回路基板としてのＴＦＴ基板２１と、このＴＦＴ基板２１上において第１の方向（水平方向）および第２の方向（垂直方向）にマトリクス状に配設された複数の画素電極２２とを有する。図示しないが、ＴＦＴ基板２１には、各画素のＴＦＴ（薄膜トランジスタ）や、各画素電極２２に画像信号を供給するソース線（画像信号配線）、各ＴＦＴを駆動するゲート線等の配線が形成されている。また、後述する駆動電極３３に駆動信号を供給する駆動信号配線が形成されている。
【００１６】
対向基板３は、ガラス基板３１と、このガラス基板３１の一方の面に形成されたカラーフィルタ３２と、このカラーフィルタ３２の上に形成された駆動電極（共通電極）３３とを有する。ガラス基板３１の他方の面には、偏光板３５が配設されている。カラーフィルタ３２は、例えば赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３色のカラーフィルタ層を周期的に配列して構成したもので、各表示画素にＲ、Ｇ、Ｂの３色が１組として対応付けられている。駆動電極３３は、コンタクト導電柱７によってＴＦＴ基板２１と連結されている。このコンタクト導電柱７を介して、ＴＦＴ基板２１から駆動電極３３に交流矩形波形の駆動信号Ｖcomが印加されるようになっている。この駆動信号Ｖcomは、画素電極２２に印加される画素電圧とともに各画素の表示電圧を規定するものであり共通駆動信号とも呼ばれる。
【００１７】
ソースドライバ４６は、図示しないソース線を介して各画素電極２２に画像信号を供給するものである。ゲートドライバ４５は、図示しないゲート線を介して複数の画素電極２２に対して第１の方向の１画素ライン（１水平画素ライン）ごとに走査信号を印加するようになっている。駆動電極ドライバ４３は、ゲートドライバ４５による走査信号の印加タイミングに同期して、駆動電極３３に駆動信号Ｖcomを印加するようになっている。ゲートドライバ４５による走査信号の印加タイミングと、駆動電極ドライバ４３による駆動信号の印加タイミングとの関係については、後述する。
【００１８】
液晶層６は、電界の状態に応じてそこを通過する光を変調するものである。液晶層６は、ＶＡ方式の液晶層とされている。図７（Ａ），（Ｂ）は、本実施の形態におけるＶＡ方式の液晶層６の構造を示している。特に図７（Ａ）は、画素電極２２と駆動電極３３との間に電位差がない状態における液晶分子６１の配向状態を示し、黒表示状態に対応している。図７（Ｂ）は画素電極２２と駆動電極３３との間に電位差がある状態における液晶分子６１の配向状態を示し、白表示または中間状態に対応している。図８には、図７（Ｂ）の電圧印加状態における電界（電気力線）Ｅの状態を示す。
【００１９】
なお、図７（Ａ），（Ｂ）では、２ドメイン配向のＶＡ方式の例を示している。２ドメイン配向のＶＡ方式では、１画素（サブピクセル）内が２つの領域に分割され、図７（Ｂ）および図８に示したように、液晶分子６１が２つの領域で異なる配向状態となる動作をする。
【００２０】
なお、液晶層６と画素基板２との間、および液晶層６と対向基板３との間には、それぞれ配向膜が配設され、また、画素基板２の下面側には入射側偏光板が配置されるが、ここでは図示を省略している。
【００２１】
図６は、対向基板３における駆動電極３３の一構成例を斜視状態にて表すものである。駆動電極３３は、第１の方向（水平方向）に延在するストライプ状の電極であり、第２の方向（垂直方向）に複数、並列配置されている。各駆動電極３３には、駆動電極ドライバ４３によって駆動信号Ｖcomが順次供給され、時分割的に順次走査駆動が行われるようになっている。
【００２２】
（駆動電極３３の詳細な構成例）
図３および図５は、複数の駆動電極３３の詳細な構成例を示している。なお、図５は図３を部分的に拡大した図に相当するが、電極構造を分かりやすくするために、水平、垂直方向の長さの比率は図３とは変えてある。また、図５において、画素電極２２の大きさは１画素または１サブピクセルの大きさに相当する。第２の方向（垂直方向）において、１つの駆動電極３３の幅Ｗ１は２つ以上（図５の例では４つ）の画素電極２２に対応する大きさを有している。複数の駆動電極３３はそれぞれが、第１の方向（水平方向）に連続して延在するように設けられた電極内スリット３３Ａを有している。隣接する２つの駆動電極３３の間には、電極内スリット３３Ａに対応する電極間スリット３３Ｂが形成されている。複数の駆動電極３３はそれぞれ、第１の方向において有効表示領域よりも大きい長さを有している。電極内スリット３３Ａは、図３に示したように、少なくとも有効表示領域内に設けられている。
【００２３】
複数の駆動電極３３はそれぞれ、コンタクト導電柱７を介して、ＴＦＴ基板２１に形成された駆動信号配線に接続されている。図４（Ａ），（Ｂ）は、コンタクト導電柱７（コンタクト部）による接続構造の例を示している。コンタクト導電柱７は、有効表示領域の外側に設けられている。図４（Ａ）の例では、有効表示領域内に設けられた電極内スリット３３Ａのさらに外側で、各駆動電極３３の両端部に設けられている。コンタクト導電柱７は、図４（Ｂ）に示したように、柱状部分７Ａと、その柱状部分７Ａを覆う導電膜７Ｂとを有している。なお、図４（Ｂ）に示したコンタクト導電柱７の構造に代えて、異方性導電フィルム（Anisotropic Conductive Film：ＡＣＦ)を用いた導通を行うようにしても良い。異方性導電フィルムは、熱硬化性樹脂に導電性を持つ微細な金属粒子を混ぜ合わせたものを、膜状に成型したフィルムであり、２つの部品間に異方性導電フィルムを挟んで熱を与えながら加圧すると、フィルム内に分散している金属粒子が接触し導電する経路を形成する。金属粒子を２枚のガラス基板を接着するシール剤の中に一定量混合し、塗布することで横方向に導通させることなく、上下方向のみに導通させることが可能である。この方法は、工程を増加させずに上下方向に導通をさせることができ非常に効率がいい。
【００２４】
複数の駆動電極３３はそれぞれ、電極内スリット３３Ａを１以上有している（図３および図５の例では３つ）。第２の方向において、隣接する電極内スリット３３Ａ同士の間隔（電極内スリット３３Ａを２以上有している場合）、および隣接する電極内スリット３３Ａと電極間スリット３３Ｂとの間隔は、１つの画素電極２２に対応する大きさとされている。また、図５に示したように、複数の駆動電極３３について、電極内スリット３３Ａと電極間スリット３３Ｂとがそれぞれ、画素電極２２の中央に位置するように構成されている。すなわち、電極内スリット３３Ａまたは電極間スリット３３Ｂが、第１の方向の１画素ライン（１水平画素ライン）ごとに、画素電極２２の中央に位置している。
【００２５】
図９および図１０を参照して、駆動電極３３の具体的な設計例を説明する。図９は、人間の視感度特性（空間周波数特性）を示している。電極内スリット３３Ａおよび電極間スリット３３Ｂの幅等を大きくしすぎると、画素間の横電界の影響で液晶分子の配向状態が画素間と画素の中央部とで大きく異なってしまい欠陥が生ずる。これが顕著になると黒表示時にこの欠陥部から光漏れが発生してコントラストが大幅に減少する。電極内スリット３３Ａの幅Ｗ２および電極間スリット３３Ｂの幅Ｗ３は、一般的な画素間の幅に基づいて例えば１０μｍ以下に設定されるが、画素間の幅よりもさらに小さい方が好ましい。さらに、人間の視感度特性を考慮すると、各部は例えば以下のような設計例が好ましい。なお、スリット間隔（スリットピッチ）Ｗ４とは、隣接する電極内スリット３３Ａと電極間スリット３３Ｂとの間隔である。
駆動電極３３の幅Ｗ１＝約２ｍｍ〜１０ｍｍ（好ましくは３ｍｍ〜７ｍｍ）
電極内スリット３３Ａの幅Ｗ２＝１０μｍ以下（好ましくは３μｍ〜６μｍ）
電極間スリット３３Ｂの幅Ｗ３＝１０μｍ以下（好ましくは３μｍ〜６μｍ）
スリット間隔（スリットピッチ）Ｗ４＝５００μｍ以下（画素ピッチの整数倍）
【００２６】
図１２は、本実施の形態に係る表示装置において、駆動電極３３のスリットピッチを変えた場合の筋状（スリット状）の表示欠陥の認識状態を測定した結果を示している。図１１は、その測定環境を示している。図１１に示したように、この表示装置において、一般的な視認環境、例えば表面輝度を３００ｃｄ／ｍ2とし、略２０ｃｍ離れた距離において測定を行った。図１２に示したように、スリットピッチＷ４が６００μｍ以上では筋状の表示欠陥が観測された。スリットピッチＷ４が５００μｍおよび４００μｍの場合には、ほとんど筋状には観測されなかったが、２０ｃｍ以下の距離では観測された。３００μｍ以下では筋状の表示欠陥は全く観測されなかった。
【００２７】
以上の結果から、スリットピッチＷ４は、５００μｍ以下、好ましくは３００μｍ以下とすると良い。
【００２８】
［駆動制御の動作例］
この表示装置では、ソースドライバ４６（図２）が、各画素電極２２に画像信号を供給する。また、ゲートドライバ４５は、表示する水平画素ラインを選択するための走査信号（ゲート信号）を各画素電極２２に供給する。また、駆動電極ドライバ４３から駆動信号Ｖｃｏｍが各駆動電極３３に印加される。これらの信号の組み合わせにより、画像表示が行われる。
【００２９】
この表示装置では、個々の駆動電極３３は、複数の水平画素ラインに対応している。このため、１つの駆動電極３３が、複数の水平画素ラインをまとめて駆動する。その一方で、ゲートドライバ４５は、１水平画素ラインごとに走査信号を印加するので、表示動作としては、１水平画素ラインごとの表示動作がなされる。
【００３０】
一例として、駆動電極３３と画素電極２２とが図１３に示したような構成である場合における駆動信号Ｖｃｏｍと走査信号との信号印加タイミングを説明する。図１３の例では、１つの駆動電極３３に５つ電極内スリット３３Ａが設けられている。また、Ｎ番目の駆動電極３３と（Ｎ＋１）番目の駆動電極３３との間に電極間スリット３３Ｂが形成されている。ここで、Ｎ番目の駆動電極３３において、上から１番目〜５番目の電極内スリット３３Ａに対応する水平画素ラインをｎ〜（ｎ＋４）番目とする。また、Ｎ番目の駆動電極３３と（Ｎ＋１）番目の駆動電極３３との間の電極間スリット３３Ｂに対応する水平画素ラインを（ｎ＋５）番目とする。ゲートドライバ４５は、ｎ，（ｎ＋１），（ｎ＋２），…の順に順次、走査信号を印加するものとする。
【００３１】
図１４（Ａ），（Ｂ）はそれぞれ、図１３に示したＮ番目の駆動電極３３と（Ｎ＋１）番目の駆動電極３３とに印加される駆動信号Ｖｃｏｍのタイミング例を示している。図１４（Ｃ），（Ｄ），（Ｅ）はそれぞれ、ｎ番目の水平画素ライン、（ｎ＋１）番目の水平画素ライン、および（ｎ＋５）番目の水平画素ラインに印加される走査信号のタイミング例を示している。
【００３２】
この表示装置では、電極間スリット３３Ｂに対応しない位置の画素ラインに走査信号が印加されるとき（電極内スリット３３Ａに対応する画素ラインに走査信号が印加されるとき）には、走査信号が印加される画素ラインに対応する１つの駆動電極３３にのみ駆動信号Ｖｃｏｍを印加すれば良い。例えば図１３の例では、図１４（Ａ）および図１４（Ｃ），（Ｄ）に示したように、ｎ〜（ｎ＋４）番目の水平画素ラインに走査信号が印加されるときには、Ｎ番目の駆動電極３３にのみ駆動信号Ｖｃｏｍを印加する。一方、電極間スリット３３Ｂに対応する位置の画素ラインに走査信号が印加されるときには、電極間スリット３３Ｂに隣接する２つの駆動電極３３に同時に駆動信号を印加する必要がある。例えば図１３の例では、図１４（Ａ），（Ｂ）および図１４（Ｅ）に示したように、（ｎ＋５）番目の水平画素ラインに走査信号が印加されるときには、Ｎ番目の駆動電極３３と（Ｎ＋１）番目の駆動電極３３とに同時に駆動信号Ｖｃｏｍを印加する。
【００３３】
［効果］
本実施の形態に係る表示装置によれば、複数の駆動電極３３のそれぞれに、少なくとも有効表示領域内で第１の方向に延在するような電極内スリット３３Ａを設けると共に、隣接する２つの駆動電極３３の間に、電極内スリット３３Ａに対応する電極間スリット３３Ｂを形成するようにしたので、駆動電極３３が形成されている部分と、隣接する２つの駆動電極３３の間の部分との構造上の違いを少なくすることができる。結果として、ＶＡ方式による液晶ディスプレイに適用した場合における液晶分子６１の配向状態を表示領域全域に亘って均一にすることができる。これにより、ＶＡ方式による液晶ディスプレイにおける表示品位の劣化を抑えることができる。さらに、電極内スリット３３Ａと電極間スリット３３Ｂとがそれぞれ、画素電極２２の中央に位置するようにしたので、例えば隣接する画素電極２２の間にスリットを配置する場合に比べて、ＶＡ方式による液晶ディスプレイに適した効率のよい配向制御を行うことが可能となる。
【００３４】
図２３および図２４に示した比較例の構造を参照してより具体的に説明する。例えば図２３に比較例として示したように、電極内スリット３３Ａと電極間スリット３３Ｂとがそれぞれ、隣接する２つの画素電極２２の間に位置するような配置で構成したとする。図２４（Ａ），（Ｂ）は、液晶層６を２ドメイン配向のＶＡ方式で駆動する場合において、図２３に示した電極構造にした場合の液晶分子６１の配向状態を示している。特に図２４（Ａ）は、画素電極２２と駆動電極３３との間に電位差がない状態における液晶分子６１の配向状態を示し、黒表示状態に対応している。図２４（Ｂ）は画素電極２２と駆動電極３３との間に電位差がある状態における液晶分子６１の配向状態を示し、白表示または中間状態に対応している。図２４（Ｂ）には電圧印加状態における電界（電気力線）Ｅの状態も示す。図２３に示したような構造では、図２４（Ａ），（Ｂ）に示したように、画素電極２２のスリット位置と駆動電極３３のスリット位置とが上下に対称的な構造となる。このため、電圧印加時には図２４（Ｂ）に示したように、液晶分子６１の方向が規定されずに配向不良になったり、応答速度の低下を招く。これに対して、本実施の形態では、電極内スリット３３Ａと電極間スリット３３Ｂとがそれぞれ、画素電極２２の中央に位置するように構成されているので、そのような配向不良等を防ぐことができる。また、効率的に液晶分子６１を動作（配向）させることができる。
【００３５】
＜第２の実施の形態＞
次に、本発明の第２の実施の形態に係る表示装置について説明する。なお、上記第１の実施の形態に係る表示装置と実質的に同一の構成部分には同一の符号を付し、適宜説明を省略する。
【００３６】
図１５は、本実施の形態に係る表示装置における駆動電極３３の構造を示している。本実施の形態では、電極内スリット３３Ａを設けずに、電極間スリット３３Ｂを、第１の方向（水平方向）の１画素ラインごとに画素電極２２の中央に位置させるようにしたものである。複数の駆動電極３３のそれぞれの第２の方向（垂直方向）の幅は、１つの画素電極２２の第２の方向の幅に対応する大きさとされている。
【００３７】
一例として、駆動電極３３と画素電極２２とが図１５に示したような構成である場合における駆動信号Ｖｃｏｍと走査信号との信号印加タイミングを説明する。図１５の例では、Ｎ番目の駆動電極３３と（Ｎ＋１）番目の駆動電極３３との間の電極間スリット３３Ｂに対応する水平画素ラインをｎ番目、次の（Ｎ＋１）番目の駆動電極３３と（Ｎ＋２）番目の駆動電極３３との間の電極間スリット３３Ｂに対応する水平画素ラインを（ｎ＋１）番目、としている。ゲートドライバ４５は、ｎ，（ｎ＋１），（ｎ＋２），…の順に順次、走査信号を印加するものとする。
【００３８】
図１６（Ａ），（Ｂ），（Ｃ）はそれぞれ、図１５に示したＮ番目の駆動電極３３、（Ｎ＋１）番目の駆動電極３３、および（Ｎ＋２）番目の駆動電極３３に印加される駆動信号Ｖｃｏｍのタイミング例を示している。図１６（Ｄ），（Ｅ）はそれぞれ、ｎ番目の水平画素ラインと（ｎ＋１）番目の水平画素ラインとに印加される走査信号のタイミング例を示している。
【００３９】
本実施の形態では、駆動電極ドライバ４３（図２）は、ゲートドライバ４５から１つの電極間スリット３３Ｂに対応する位置の１画素ラインに走査信号が印加されるときに、その１つの電極間スリット３３Ｂに隣接する２つの駆動電極に同時に駆動信号Ｖｃｏｍを印加する。例えば図１５の構成例では、図１６（Ａ），（Ｂ）および図１６（Ｄ）に示したように、ｎ番目の水平画素ラインに走査信号が印加されるときには、Ｎ番目の駆動電極３３と（Ｎ＋１）番目の駆動電極３３とに同時に駆動信号Ｖｃｏｍを印加する。同様にして、図１６（Ｂ），（Ｃ）および図１６（Ｅ）に示したように、（ｎ＋１）番目の水平画素ラインに走査信号が印加されるときには、（Ｎ＋１）番目の駆動電極３３と（Ｎ＋２）番目の駆動電極３３とに同時に駆動信号Ｖｃｏｍを印加する。
【００４０】
＜第３の実施の形態＞
次に、本発明の第３の実施の形態に係る表示装置について説明する。なお、上記第１または第２の実施の形態に係る表示装置と実質的に同一の構成部分には同一の符号を付し、適宜説明を省略する。
【００４１】
本実施の形態に係る表示装置は、上記第１の実施の形態に係る表示装置における駆動電極３３の構造（図５参照）に対して、電極内スリット３３Ａの構造（スリット形状）が部分的に異なっている。図１７は、本実施の形態における駆動電極３３の構造を示している。上記第１の実施の形態では電極内スリット３３Ａが第１の方向（水平方向）に延在するように連続的に設けられていた。これに対して本実施の形態では、図１７に示したように、電極内スリット３３Ａが第１の方向に連続しておらず、部分的に不連続領域３３Ｃが形成され、間欠的にスリットが設けられている。不連続領域３３Ｃは、第１の方向における複数の画素電極２２の間の位置に形成されている。このような不連続領域３３Ｃを設けることで連続的な電極内スリット３３Ａを設けた場合より、駆動電極３３の抵抗を下げることができる。
【００４２】
＜第４の実施の形態＞
次に、本発明の第４の実施の形態に係る表示装置について説明する。なお、上記第１ないし第３の実施の形態に係る表示装置と実質的に同一の構成部分には同一の符号を付し、適宜説明を省略する。
【００４３】
上記第１の実施の形態では２ドメイン配向のＶＡ方式の例を示したが、本実施の形態では４ドメイン配向のＶＡ方式の例を示す。４ドメイン配向のＶＡ方式では、１画素（サブピクセル）内が４つの領域に分割され、液晶分子６１が４つの領域で異なる配向状態となる動作をする。
【００４４】
図１８は、本実施の形態における画素電極２２の構造と駆動電極３３の構造との概略を示している。また、図１９は、より具体的な構造の例を示している。図１９を部分的に拡大したものを図２０に示す。なお、図１９および図２０では、駆動電極３３の構造として、スリット部分（電極内スリット３３Ａと電極間スリット３３Ｂ）の構造のみを示す。また、図１９および図２０では、画素電極２２がサブピクセル単位の構造となっている。
【００４５】
図１８、図１９および図２０に示したように、本実施の形態では、電極内スリット３３Ａが、画素電極の中央部分において、第１の方向（水平方向）だけでなく、第２の方向（垂直方向）にも設けられている。これにより、１つの画素電極２２（サブピクセル）の中央部分で電極内スリット３３Ａが十字状となっている。このような構造にすることで、液晶分子６１を４ドメインで効率的に動作（配向）させることができる。
【００４６】
＜第５の実施の形態＞
次に、本発明の第５の実施の形態に係る表示装置について説明する。なお、上記第１ないし第４の実施の形態に係る表示装置と実質的に同一の構成部分には同一の符号を付し、適宜説明を省略する。
【００４７】
本実施の形態は、上記第４の実施の形態と同様に、４ドメイン配向のＶＡ方式に関する。
【００４８】
図２１は本実施の形態における画素電極２２の構造と駆動電極３３の構造とを示している。図２１を部分的に拡大したものを図２２に示す。なお、図２１および図２２では、駆動電極３３の構造として、スリット部分（電極内スリット３３Ａと電極間スリット３３Ｂ）の構造のみを示す。また、図２１および図２２では、画素電極２２がサブピクセル単位の構造となっている。
【００４９】
本実施の形態においても、上記第４の実施の形態（図１９および図２０）と同様に、電極内スリット３３Ａが、画素電極の中央部分において、第１の方向（水平方向）だけでなく、第２の方向（垂直方向）にも設けられている。これにより、１つの画素電極２２（サブピクセル）の中央部分で電極内スリット３３Ａが十字状となっている。このような構造にすることで、液晶分子６１を４ドメインで効率的に動作（配向）させることができる。
【００５０】
さらに本実施の形態では、図２２に示したように、画素電極２２内に微細な画素電極スリット２２Ｂが設けられている。このような微細な画素電極スリット２２Ｂを設けることにより、より正確に所望の配向方向に液晶分子６１を配向制御することができる。
【符号の説明】
【００５１】
２…画素基板、３…対向基板、６…液晶層、７…コンタクト導電柱（コンタクト部）、７Ａ…柱状部分、７Ｂ…導電膜、２０…表示画素、２１…ＴＦＴ基板、２２…画素電極、２２Ｂ…画素電極スリット、２３…絶縁層、３１…ガラス基板、３２…カラーフィルタ、３３…駆動電極（共通電極）、３３Ａ…電極内スリット、３３Ｂ…電極間スリット、３３Ｃ…不連続領域、３５…偏光板、４３…駆動電極ドライバ、４５…ゲートドライバ、４６…ソースドライバ、６１…液晶分子、Ｅ…電界（電気力線）、Ｖcom…駆動信号、Ｗ１…駆動電極の幅、Ｗ２…電極内スリットの幅、Ｗ３…電極間スリットの幅、Ｗ４…スリット間隔（スリットピッチ）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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