(57)【特許請求の範囲】
【請求項１】
少なくとも１つのドライバと、
前記ドライバと並列に接続された少なくとも１つの動的インピーダンスであって、インバータならびに前記インバータの入力および出力に接続された抵抗器を備える、少なくとも１つの動的インピーダンスと、
前記動的インピーダンスを駆動するための追加のドライバとを備え、
前記ドライバ、前記動的インピーダンスおよび前記追加のドライバは、シリアルトランスミッタの単段に含まれる、高速シリアルトランスミッタ。
【請求項２】
前記ドライバは、多重化機能性を提供するＸＯＲ論理回路である、請求項１に記載のシリアルトランスミッタ。
【請求項３】
前記ドライバは、マルチプレクサである、請求項１に記載のシリアルトランスミッタ。
【請求項４】
前記インバータは、ＣＭＯＳインバータである、請求項１に記載のシリアルトランスミッタ。
【請求項５】
前記ＸＯＲ論理回路は、半ビットレート入力を受信する、請求項２に記載のシリアルトランスミッタ。
【請求項６】
前記ＸＯＲ論理回路は、積層アーキテクチャで構成される、請求項２に記載のシリアルトランスミッタ。
【請求項７】
前記ＸＯＲ論理回路は、交差結合アーキテクチャで構成される、請求項２に記載のシリアルトランスミッタ。
【請求項８】
前記マルチプレクサは、半ビットレート入力を受信する、請求項３に記載のシリアルトランスミッタ。
【請求項９】
前記マルチプレクサは、積層アーキテクチャで構成される、請求項３に記載のシリアルトランスミッタ。
【請求項１０】
前記マルチプレクサは、交差結合アーキテクチャで構成される、請求項３に記載のシリアルトランスミッタ。
【請求項１１】
少なくとも１つのドライバと、
前記少なくとも１つのドライバと並列に接続された少なくとも１つの動的インピーダンスであって、ＣＭＯＳインバータならびに前記ＣＭＯＳインバータの入力および出力に接続された抵抗器を備える、少なくとも１つの動的インピーダンスと、
前記動的インピーダンスを駆動するインバータドライバと
を備え、
前記少なくとも１つのドライバ、前記少なくとも１つの動的インピーダンス、および前記インバータドライバは、シリアルトランスミッタの単段に含まれる、高速シリアルトランスミッタ。
【請求項１２】
１組の半ビットレート入力を受信するＸＯＲドライバと、
前記ＸＯＲドライバと並列に接続された少なくとも１つの動的インピーダンスであって、インバータならびに前記インバータの入力および出力に接続された抵抗器を備える、少なくとも１つの動的インピーダンスと、
前記動的インピーダンスに接続された追加のＸＯＲドライバであって、前記１組の半ビットレート入力を受信して、前記動的インピーダンスを駆動する、追加のＸＯＲドライバとを備え、
前記ＸＯＲドライバ、前記動的インピーダンスおよび前記追加のＸＯＲドライバは、シリアルトランスミッタの単段に配置される、高速シリアルトランスミッタ。
【請求項１３】
前記ＸＯＲドライバは、
電流ソースとして動作する少なくとも１つのｐＭＯＳデバイスと、
前記半ビットレート入力を受信する多数のｎＭＯＳデバイスであって、前記電流ソースからの電流をシンクする、多数のｎＭＯＳデバイスとを備える、請求項１２に記載のシリアルトランスミッタ。
【請求項１４】
前記追加のＸＯＲドライバは、
電流ソースとして動作する少なくとも１つのｐＭＯＳデバイスと、
前記半ビットレート入力を受信する多数のｎＭＯＳデバイスであって、前記電流ソースからの電流をシンクする、多数のｎＭＯＳデバイスとを備える、請求項１２に記載のシリアルトランスミッタ。
【請求項１５】
前記ＸＯＲドライバは、積層アーキテクチャで構成される、請求項１３に記載のシリアルトランスミッタ。
【請求項１６】
前記ＸＯＲドライバは、交差結合アーキテクチャで構成される、請求項１３に記載のシリアルトランスミッタ。
【請求項１７】
前記追加のＸＯＲドライバは、積層アーキテクチャで構成される、請求項１４に記載のシリアルトランスミッタ。
【請求項１８】
前記追加のＸＯＲドライバは、交差結合アーキテクチャで構成される、請求項１４に記載のシリアルトランスミッタ。
【請求項１９】
１組の半ビットレート入力を受信するマルチプレクサであって、クロックによって選択的に制御される、マルチプレクサと、
前記マルチプレクサと並列に接続された少なくとも１つの動的インピーダンスであって、インバータならびに前記インバータの入力および出力に接続された抵抗器を備える、少なくとも１つの動的インピーダンスと、
前記動的インピーダンスに接続された追加のマルチプレクサであって、前記１組の半ビットレート入力を受信して、前記動的インピーダンスを駆動する、追加のマルチプレクサとを備え、
前記マルチプレクサ、前記動的インピーダンスおよび前記追加のマルチプレクサは、シリアルトランスミッタの単段に配置される、高速シリアルトランスミッタ。
【請求項２０】
前記追加のマルチプレクサは、前記クロックによって選択的に制御される、請求項１９に記載のシリアルトランスミッタ。
【請求項２１】
前記マルチプレクサは、
電流ソースとして動作する少なくとも１つのｐＭＯＳデバイスと、
前記半ビットレート入力を受信する多数のｎＭＯＳデバイスであって、前記電流ソースからの電流をシンクする、多数のｎＭＯＳデバイスと、
入力として前記クロックおよび反転クロックを受信する追加のｎＭＯＳデバイスとを備える、請求項１９に記載のシリアルトランスミッタ。
【請求項２２】
前記追加のマルチプレクサは、
電流ソースとして動作する少なくとも１つのｐＭＯＳデバイスと、
前記半ビットレート入力を受信する多数のｎＭＯＳデバイスであって、前記電流ソースからの電流をシンクする、多数のｎＭＯＳデバイスと、
入力として前記クロックおよび反転クロックを受信する追加のｎＭＯＳデバイスとを備える、請求項１９に記載のシリアルトランスミッタ。
【請求項２３】
前記マルチプレクサは、積層アーキテクチャで構成される、請求項２１に記載のシリアルトランスミッタ。
【請求項２４】
前記マルチプレクサは、交差結合アーキテクチャで構成される、請求項２１に記載のシリアルトランスミッタ。
【請求項２５】
前記追加のマルチプレクサは、積層アーキテクチャで構成される、請求項２２に記載のシリアルトランスミッタ。
【請求項２６】
前記追加のマルチプレクサは、交差結合アーキテクチャで構成される、請求項２２に記載のシリアルトランスミッタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多重化機能性を備えた高速シリアルトランスミッタ用のアーキテクチャに関する。本発明は、多重化および駆動機能性を単段に組み合わせた高速シリアルトランスミッタに関する。本発明は、さらに、動的インピーダンスを使用して入力キャパシタンスを低減する単段シリアルトランスミッタに関する。本発明は、さらに、動的インピーダンスと併せて多重化機能性を使用する単段電流モードドライバに関する。
【背景技術】
【０００２】
シリアルトランスミッタは、所定のチャネル上で、ビットにより連続してデータの送信を行うことを可能にする。高速データ変換が必要とされる場合が多いため、高速シリアルトランスミッタを実装してさまざまな速度要件を達成しなければならない。シリアルトランスミッタは、例えば、一段のシリアライザと、それに続く別の段のドライバコンポーネントからなり得る。シリアライザを構築する一般的な実装形態は、マルチプレクサを通じて、半ビットストリームなどの部分ストリームビットストリームを組み合わせて、全速ビットレートを達成することによって行うことができる。しかし、シリアルトランスミッタの速度は回路の実装形態および設計上の選択によって支配されるため、シリアルトランスミッタの速度は、シリアライザおよびドライバコンポーネントの実装形態による影響を受ける。
【０００３】
シリアルインターフェースの速度は、それらの設計上の選択でひとまとめにされた２つの回路によって支配される。出力ドライバおよび最終の２：１マルチプレクサは、このノードの前のすべての回路が半分のデータレートで動作するため、速度制限を支配する。ドライバ自体は、速度ボトルネックを生み出すばかりでなく、最終のｍｕｘ段に対する負荷の設定も行う。また、最終のｍｕｘ段も、物理層における速度ボトルネックを生み出し、これは、ドライバによって設定される負荷に起因して、実際の出力ドライバより重大であり得る。
【０００４】
シリアルトランスミッタの個別のコンポーネントによって生成された速度ボトルネックの無用の効果を除去および／または克服するための以前の実装形態は、出力駆動コンポーネントとしての動的負荷の使用に焦点を当てた。しかし、そのような実装形態では、動的負荷を駆動するために大入力デバイスの使用を必要とする電流モードプリドライバでシリアルトランスミッタを駆動する必要があった。この要件はＣＭＯＳインバータでシリアルトランスミッタを駆動することによって軽減することができるが、例えば、ＣＭＯＳマルチプレクサを実装し、その出力をバッファリングしてプリドライバを駆動することにより、それ自体の望ましくない速度ボトルネックおよび符号間干渉（「ＩＳＩ」）が生み出される。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
したがって、当技術分野において、その個別のコンポーネントの速度制限を克服することができる高速シリアルトランスミッタの必要性が残っている。さらに、当技術分野において、低電力で動作しながら、ドライバと多重化機能性を単段に組み合わせることができる効率的な高速電流モードドライバの必要性が残っている。
【課題を解決するための手段】
【０００６】
シリアルトランスミッタの全体の速度を増加するため、単段に組み合わされた多重化および駆動機能性を備えたシリアルトランスミッタを実現するシステムおよび方法が本明細書に記載される。単段は、適正な出力インピーダンスを設定することによって入力キャパシタンスを低減するため、多重化ドライバと並列に構成された動的インピーダンスを含む。多重化ドライバは、積層もしくは交差結合ＸＯＲドライバまたは積層もしくは交差結合マルチプレクサ（「ｍｕｘ」）として実装することができる。多重化ドライバとしてｍｕｘが使用される実施形態では、ｍｕｘドライバにクロックを投入して、符号間干渉を克服することができる。
【０００７】
具体的には、本発明の例示的な実施形態および／または例示的な方法は、少なくとも１つのドライバと少なくとも１つの動的インピーダンスが並列に接続された高速シリアルトランスミッタを対象とする。動的インピーダンスは、インバータと、インバータの入力および出力に接続された抵抗器とで構成することができる。シリアルトランスミッタでは、ドライバおよび動的インピーダンスは、シリアルトランスミッタの単段に含めることができる。シリアルトランスミッタは、動的インピーダンスを駆動するための追加のドライバを含み得る。動的インピーダンスのインバータは、ＣＭＯＳインバータであり得る。
【０００８】
多重化ドライバは、ＸＯＲ論理回路を介して実装されるＸＯＲドライバであり得る。このＸＯＲ論理回路は、多重化機能性を提供することができ、積層アーキテクチャまたは交差結合アーキテクチャで配置することができる。また、多重化ドライバは、マルチプレクサとして実装することもできる。マルチプレクサは、積層アーキテクチャまたは交差結合アーキテクチャで実装することができる。多重化ドライバとして、ＸＯＲドライバが使用されるか、マルチプレクサが使用されるかにかかわらず、ドライバは、全ビットレート入力よりむしろ半ビットレート入力を受信することができる。
【０００９】
本発明の例示的な実施形態および／または例示的な方法は、多重化ドライバの選択に応じて、第１のＸＯＲドライバまたはマルチプレクサと、第１のＸＯＲドライバまたはマルチプレクサと並列に接続された少なくとも１つの動的インピーダンスと、動的インピーダンスに接続された第２のＸＯＲドライバまたはマルチプレクサであって、動的インピーダンスを駆動する、第２のＸＯＲドライバまたはマルチプレクサとを含む高速シリアルトランスミッタを対象とする。第２のＸＯＲドライバまたはマルチプレクサの選択は、第１の多重化ドライバに合わせて行うことができる。
【００１０】
第１のＸＯＲドライバまたはマルチプレクサ、動的インピーダンスおよび第２のＸＯＲドライバまたはマルチプレクサはすべて、シリアルトランスミッタの単段に配置することができる。多重化ドライバに対してマルチプレクサが使用される場合は、第１および第２のマルチプレクサにクロック機能を投入して、それらを選択的に制御することができる。
【００１１】
シリアルトランスミッタの第１のＸＯＲドライバまたはマルチプレクサは、電流ソースとして動作する少なくとも１つのｐＭＯＳデバイスと、半ビットレート入力を受信し、電流ソースからの電流をシンクするための複数のｎＭＯＳデバイスとを含み得る。マルチプレクサが使用される実施形態では、ｎＭＯＳデバイスは、投入されたクロック機能を受け取って、マルチプレクサを選択的に制御するように実装することができる。
【００１２】
また、シリアルトランスミッタの第２のＸＯＲドライバまたはマルチプレクサも、電流ソースとして動作する少なくとも１つのｐＭＯＳデバイスと、半ビットレート入力を受信し、電流ソースからの電流をシンクするための複数のｎＭＯＳデバイスとを含み得る。マルチプレクサが使用される実施形態では、ｎＭＯＳデバイスは、投入されたクロック機能を受け取って、第２のマルチプレクサを選択的に制御するように実装することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施形態による、出力ドライバと動的インピーダンスが並列接続されたシリアルトランスミッタの図である。
【図２】本発明の実施形態による、ハーフレートで入力が実行された多重化ドライバとして動作する、負荷に接続されたＸＯＲドライバの図である。
【図３】本発明の実施形態による、ＸＯＲドライバの入力および出力の例示的なタイミング図である。
【図４】本発明の実施形態による、シリアルトランスミッタの一段において多重化機能性を実行する積層ＸＯＲドライバの概略図である。
【図５】本発明の実施形態による、シリアルトランスミッタの一段において多重化機能性を実行する交差結合ＸＯＲドライバの概略図である。
【図６】本発明の実施形態による、ハーフレートで入力が実行された、負荷に接続されたマルチプレクサ（「ｍｕｘ」）の図である。
【図７】本発明の実施形態による、ｍｕｘドライバの入力、クロックおよび出力の例示的なタイミング図である。
【図８】本発明の実施形態による、シリアルトランスミッタの一段における積層ｍｕｘドライバの概略図である。
【図９】本発明の実施形態による、シリアルトランスミッタの一段における交差結合ｍｕｘドライバの概略図である。
【図１０】本発明の実施形態による、動的インピーダンスと並列接続された、シリアルトランスミッタのＸＯＲドライバの図である。
【図１１】本発明の実施形態による、動的インピーダンスと並列接続された、シリアルトランスミッタのｍｕｘドライバの図である。
【発明を実施するための形態】
【００１４】
ここで、本発明の特定の好ましい実施形態に関して対象の発明を詳細に説明するが、これらの実施形態は単なる説明例であることを意図し、本発明はそれらに限定されないことが理解されよう。
【００１５】
本発明は、シリアルトランスミッタの全体の速度を増加するため、単段に組み合わされた多重化および駆動機能性を備えたシリアルトランスミッタを提供する。単段は、入力キャパシタンスを低減し、適正な出力インピーダンスを設定するため、多重化ドライバと並列に構成された動的インピーダンスを含む。出力ドライバは高出力インピーダンスを有し得るため、入力キャパシタンスを低減することができる。単段は、多重化ドライバとしての積層もしくは交差結合ＸＯＲ論理回路または積層もしくは交差結合マルチプレクサ（「ｍｕｘ」）として実装することができる。多重化ドライバとしてｍｕｘが使用される実施形態では、ｍｕｘドライバにクロックを投入して、符号間干渉を克服することができる。
【００１６】
図１は、出力ドライバと動的インピーダンスが並列接続されたシリアルトランスミッタ１０の一段の実施形態を示す。シリアルトランスミッタ１０は、１つまたは複数のドライバ２０．１、２０．２を含み得る。図１の例示的な実施形態では、２つの全ビットストリームをシリアルトランスミッタ１０に入力することができる。一方の入力は、選択された入力信号に相当し得、他方の入力は、入力信号の反転に相当し得る。図１では、ドライバはそれぞれ、ＣＭＯＳ論理で実装することができるシリアルトランスミッタの前の段から入力を受信することができる。ドライバ２０．１は入力を受信し得、ドライバ２０．２は反転入力
【数１】
0005632051.tif 000002
を受信し得る。ドライバの出力は、何らかの外部の負荷に接続することができる。
【００１７】
シリアルトランスミッタ１０の段の各ドライバは、動的インピーダンス３０．１、３０．２に接続され得、動的インピーダンスは、ドライバと並列に配置することができる。また、出力インピーダンスはドライバではなく、動的インピーダンスによって設定することができるため、動的インピーダンス３０．１、３０．２は、シリアルトランスミッタ１０のデバイス要素のサイズ、特に、ドライバ２０．１、２０．２のサイズの削減を可能にすることができる。動的インピーダンス３０．１、３０．２の存在は、シリアルトランスミッタ１０の入力キャパシタンスの低減を可能にすることができる。
【００１８】
図１で具体化された動的インピーダンス３０．１、３０．２は、抵抗器によってその出力および入力に接続されるインバータ３２．１、３２．２を含み得る。一実施形態では、インバータ３２．１、３２．２は、ＣＭＯＳデバイスを用いて実装することができる。ＣＭＯＳインバータは、必要な出力インピーダンスを達成するため、特定のサイズにスケーリングすることができる。ＣＭＯＳインバータの入力端子は、抵抗器に接続することができ、ＣＭＯＳインバータの出力端子もまた、抵抗器に接続することができる。
【００１９】
動的インピーダンス３０．１および３０．２はそれぞれ、インバータ３４．１および３４．２に接続することができる。図１の実施形態では、動的インピーダンス３０．１は、インバータ３４．１の出力に接続することができ、インバータ３４．１の出力は、抵抗器の一方の端部とＣＭＯＳインバータ３２．１の入力とに接続される。動的インピーダンス３０．２は、インバータ３４．２の出力に接続することができ、インバータ３４．２の出力は、抵抗器の一方の端部とＣＭＯＳインバータ３２．２の入力とに接続される。
【００２０】
インバータ３４．１、３４．２は、動的インピーダンス３０．１、３０．２の駆動に使用することができる。一実施形態では、インバータ３４．１、３４．２は、ＣＭＯＳインバータであり得る。インバータ３４．１は、ドライバ２０．１と同じ入力信号を受信することができる。インバータ３４．１は、入力の反転
【数２】
0005632051.tif 000003
に相当し得る信号を動的インピーダンス３０．１に出力することができる。同様に、インバータ３４．２は、ドライバ２０．２のように
【数３】
0005632051.tif 000004
を受信することができ、入力信号に相当し得る信号を動的インピーダンス３０．２に出力することができる。
【００２１】
また、動的インピーダンス３０．１、３０．２はそれぞれ、ドライバの一方の出力にも接続することができる。例示的な実施形態では、動的インピーダンス３０．１は、ドライバ２０．２の出力に接続することができる。この実施形態では、ドライバ２０．２の出力は、ＣＭＯＳインバータ３２．１の出力と接続抵抗器の他方の端部とに接続することができる。動的インピーダンス３０．２は、ドライバ２０．１の出力に接続することができる。ドライバ２０．１の出力は、ＣＭＯＳインバータ３２．２の出力と接続抵抗器の他方の端部とに接続することができる。動的インピーダンス３０．１および動的インピーダンス３０．２の出力は、シリアルトランスミッタの出力に相当し得る。一実施形態では、シリアルトランスミッタの出力は、何らかの外部の負荷に接続することができる。
【００２２】
動的インピーダンスの存在は、ドライバ２０．１および２０．２のサイズの削減を可能にすることができる。後に、これは、歪み出力インピーダンスなしで、１つまたは複数のドライバによる出力での高速を可能にする際に影響を及ぼす可能性がある。負荷を駆動する電流は動的インピーダンス３０．１、３０．２によって生成されないため、出力電流は、ドライバによって直接生成することができる。
【００２３】
図２は、本発明の実施形態による、ハーフレートで入力が実行された多重化ドライバとして動作する、外部の負荷に接続されたＸＯＲドライバの図を示す。図２の実施形態では、ドライバ２０．１、２０．２は、ＸＯＲ論理ゲート構成を使用して、ＸＯＲドライバ１００を用いて実装することができる。ＸＯＲドライバ１００による多重化は、トグル機能のみを表すことができるように各データ入力を符号化することによって達成することができる。この構成では、データ入力は、絶対であることよりむしろ、出力を遷移すべきか否かを表し得る。図１で具体化されたフルレートビットストリーム入力よりむしろ、図２のＸＯＲドライバ１００は、２組の半ビットストリームを受信することができる。一実施形態では、ＸＯＲドライバ１００は、入力ａおよびｂならびに反転入力信号
【数４】
0005632051.tif 000005
および
【数５】
0005632051.tif 000006
を受信することができる。
【００２４】
一実施形態では、シリアルトランスミッタのＸＯＲドライバ１００は、外部の負荷に接続することができる。ＸＯＲドライバ１００は、ＸＯＲゲート論理を通じて、「排他的ＯＲ」構造を実装することができる。図３は、本発明の実施形態による、ＸＯＲドライバの入力および出力のタイミング図を示す。一実施形態では、ａまたはｂの一方のみがハイ（１）である場合は、シリアルトランスミッタの出力もハイ（１）であり得る。ａおよびｂの両方がロー（０）である場合は、ＸＯＲドライバ１００の出力もロー（０）であり得る。ａおよびｂの両方がハイ（１）である場合は、ＸＯＲドライバ１００の出力は依然としてロー（０）であり得る。
【００２５】
ＸＯＲドライバ１００は、多くの方法で実装することができる。一実施形態では、ＸＯＲドライバ１００は、積層ＸＯＲ論理ゲートアーキテクチャを使用して実装することができる。別の実施形態では、ＸＯＲドライバ１００は、交差結合ＸＯＲ論理ゲートアーキテクチャを使用して実装することができる。図４は、シリアルトランスミッタの一段において多重化機能性を実行する積層ＸＯＲドライバの概略図を示す。ＸＯＲドライバ１００は、電流ソースとして実装することができる２つのｐＭＯＳデバイス１４０．１、１４０．２を含み得る。また、ＸＯＲドライバ１００は、ｎＭＯＳデバイス１２０．１、１２０．２、１２２．１および１２２．２も含み得る。ｎＭＯＳデバイス１２０．１および１２２．１は、ｎＭＯＳデバイス１１０．１に接続することができる。ｎＭＯＳデバイス１２０．２および１２２．２は、ｎＭＯＳデバイス１１０．２に接続することができる。
【００２６】
一実施形態では、ｐＭＯＳデバイス１４０．１のソース端子と１４０．２のソース端子を接続することができる。ｐＭＯＳデバイス１４０．１のドレイン端子は、ｎＭＯＳデバイス１２０．１のドレイン端子とｎＭＯＳデバイス１２２．２のドレイン端子とに接続することができる。ｐＭＯＳデバイス１４０．２のドレイン端子は、ｎＭＯＳデバイス１２２．１のドレイン端子とｎＭＯＳデバイス１２０．２のドレイン端子とに接続することができる。
【００２７】
一実施形態では、ｎＭＯＳデバイス１２０．１および１２２．１は、それらのソース端子で、ｎＭＯＳデバイス１１０．１のドレイン端子と結合することができる。ｎＭＯＳデバイス１２０．２および１２２．２は、それらのソース端子で、ｎＭＯＳデバイス１１０．２のドレイン端子と結合することができる。ｎＭＯＳデバイス１１０．１は、入力ａを受信することができ、ｎＭＯＳデバイス１１０．２は、反転入力
【数６】
0005632051.tif 000007
を受信することができる。逆に、ｎＭＯＳデバイス１２０．１および１２０．２は両方とも、入力ｂを受信することができ、ｎＭＯＳデバイス１２２．１および１２２．２は、反転入力
【数７】
0005632051.tif 000008
を受信することができる。ｎＭＯＳデバイス１１０．１、１１０．２、１２０．１、１２０．２、１２２．１および１２２．２は、ｐＭＯＳデバイス１４０．１、１４０．２から２倍の電流をシンクするようにスケーリングすることができる。ｎＭＯＳデバイスはそれぞれ、入力としてハーフレートビットストリームを受信する。出力インピーダンスは動的負荷によって設定されるため、小型のｎＭＯＳデバイスを使用することができ、それは、駆動が容易であり、シリアルトランスミッタの速度を最終的に増加することができる。
【００２８】
図４の実施形態は、実装が困難であり得るＸＯＲドライバ１００の非常に大型のｐＭＯＳデバイスの設計につながり得る。図５は、シリアルトランスミッタの一段において多重化機能性を実行する交差結合ＸＯＲドライバの概略図を示す。図５のＸＯＲドライバ１００の実施形態は、いかなる重大な速度損失もなく電力を低減することができる交差結合構成を可能にすることができる。
【００２９】
交差結合アーキテクチャでは、ＸＯＲドライバ１００は、電流を提供するために２つのｐＭＯＳデバイス１４５．１、１４５．２を含み得る。また、ＸＯＲドライバ１００は、ｎＭＯＳデバイス１２５．１、１２５．２、１２７．１および１２７．２も含み得る。ｎＭＯＳデバイス１２５．１および１２７．１は、ｎＭＯＳデバイス１１５．１に接続することができる。ｎＭＯＳデバイス１２５．２および１２７．２は、ｎＭＯＳデバイス１１５．２に接続することができる。一実施形態では、ｐＭＯＳデバイス１４５．１のソース端子と１４５．２のソース端子を接続することができる。
【００３０】
また、ｐＭＯＳデバイス１４５．１および１４５．２は、交差結合を通じて接続することもできる。図５に示される実施形態では、ｐＭＯＳデバイス１４５．１のゲート端子は、ｐＭＯＳデバイス１４５．２のドレイン端子に接続することができる。また、ｐＭＯＳデバイス１４５．１のゲート端子は、ｎＭＯＳデバイス１２７．１のドレイン端子とｎＭＯＳデバイス１２５．２のドレイン端子とに接続することができる。
【００３１】
ｐＭＯＳデバイス１４５．２のゲート端子は、ｐＭＯＳデバイス１４５．１のドレイン端子に接続することができる。また、ｐＭＯＳデバイス１４５．２のゲート端子は、ｎＭＯＳデバイス１２５．１のドレイン端子とｎＭＯＳデバイス１２７．２のドレイン端子とに接続することができる。
【００３２】
一実施形態では、ｎＭＯＳデバイス１２５．１および１２７．１は、それらのソース端子で、ｎＭＯＳデバイス１１５．１のドレイン端子と結合することができる。ｎＭＯＳデバイス１２５．２および１２７．２は、それらのソース端子で、ｎＭＯＳデバイス１１５．２のドレイン端子と結合することができる。ｎＭＯＳデバイス１１５．１は、入力ａを受信することができ、ｎＭＯＳデバイス１１５．２は、反転入力
【数８】
0005632051.tif 000009
を受信することができる。逆に、ｎＭＯＳデバイス１２５．１および１２５．２は両方とも、入力ｂを受信することができ、ｎＭＯＳデバイス１２７．１および１２７．２は、反転入力
【数９】
0005632051.tif 000010
を受信することができる。ｎＭＯＳデバイス１１５．１、１１５．２、１２５．１、１２５．２、１２７．１および１２７．２は、ｐＭＯＳデバイス１４５．１、１４５．２から２倍の電流をシンクするようにスケーリングすることができる。出力インピーダンスは動的負荷によって設定されるため、小型のｎＭＯＳデバイスを使用することができ、それは、駆動が容易であり、シリアルトランスミッタの速度を最終的に増加することができる。
【００３３】
シリアルトランスミッタ１０の交差結合ＸＯＲドライバ１００の実装形態は、高速出力を維持する一方で電力効率の良いシリアルトランスミッタ１０のプッシュプルトポロジにつながり得る。
【００３４】
図６は、本発明の実施形態による、ハーフレートで入力が実行された多重化ドライバとして動作する、外部の負荷に接続されたマルチプレクサ（「ｍｕｘ」）の図を示す。図６の実施形態では、ドライバ２０．１、２０．２は、ＸＯＲドライバ１００を使用するよりむしろ、ｍｕｘドライバ２００を用いて実装することができる。ｍｕｘドライバ２００は、任意の交換可能なマルチプレクサであり得る。ｍｕｘドライバ２００は、出力を変更すべき際にそれをクロックが決定することができる方法でコード化することができる。これは、入力データが完全に整合している必要はないという利益を生み出す可能性がある。マルチプレクサを使用して多重化機能性を実行することは、ＸＯＲドライバ１００が多重化機能性を実行するよう構成された構成上で符号間干渉を低減するという利益を有し得る。
【００３５】
図６のｍｕｘドライバ２００は、２組の半ビットストリームを受信することができる。一実施形態では、ｍｕｘドライバ２００は、入力ａおよびｂならびに反転入力信号
【数１０】
0005632051.tif 000011
および
【数１１】
0005632051.tif 000012
を受信することができる。ｍｕｘドライバ２００の回路アーキテクチャのあるデバイスは、その入力としてクロックを直接受信することができる。入力クロックは、出力を変更すべき際にそれを決定することができる。ｍｕｘドライバ２００は、クロック入力（ｃｌｋ）およびクロック入力の反転
【数１２】
0005632051.tif 000013
を受信することができる。
【００３６】
一実施形態では、ｍｕｘドライバ２００は、何らかの外部の負荷に接続することができる。図７は、本発明の実施形態による、ｍｕｘドライバ２００の負荷での入力、クロックおよび出力のタイミング図を示す。ａおよびｂの両方がロー（０）である場合は、クロックがハイか否かにかかわらず、出力はロー（０）であり得る。ａはロー（０）だが、ｂはハイ（１）である場合は、出力は、クロックがハイ（１）であればロー（０）だが、クロックがロー（０）であればハイ（１）であり得る。ａはハイ（１）だが、ｂはロー（０）である場合は、出力は、クロックがロー（０）であればロー（０）だが、クロックがハイ（１）であればハイ（１）であり得る。ａおよびｂの両方がハイ（１）である場合は、クロックにかかわらず、出力はハイ（１）である。
【００３７】
ｍｕｘドライバ２００は、多くの方法で実装することができる。一実施形態では、ｍｕｘドライバ２００は、積層マルチプレクサアーキテクチャを使用して実装することができる。別の実施形態では、ｍｕｘドライバ２００は、交差結合アーキテクチャを使用して実装することができる。図８は、本発明の実施形態による、シリアルトランスミッタの一段における積層ｍｕｘドライバの概略図を示す。ｍｕｘドライバ２００は、電流ソースとして実装することができる２つのｐＭＯＳデバイス２４０．１、２４０．２を含み得る。また、ｍｕｘドライバ２００は、ｎＭＯＳデバイス２２０．１、２２０．２、２２２．１および２２２．２も含み得る。ｎＭＯＳデバイス２２０．１および２２２．１は、ｎＭＯＳデバイス２１０．１に接続することができる。ｎＭＯＳデバイス２２０．２および２２２．２は、ｎＭＯＳデバイス２１０．２に接続することができる。
【００３８】
一実施形態では、ｐＭＯＳデバイス２４０．１のソース端子と２４０．２のソース端子を接続することができる。ｐＭＯＳデバイス２４０．１のドレイン端子は、ｎＭＯＳデバイス２２０．１のドレイン端子とｎＭＯＳデバイス２２２．２のドレイン端子とに接続することができる。ｐＭＯＳデバイス２４０．２のドレイン端子は、ｎＭＯＳデバイス２２２．１のドレイン端子とｎＭＯＳデバイス２２０．２のドレイン端子とに接続することができる。
【００３９】
一実施形態では、ｎＭＯＳデバイス２２０．１および２２２．１は、それらのソース端子で、ｎＭＯＳデバイス２１０．１のドレイン端子と結合することができる。ｎＭＯＳデバイス２２０．２および２２２．２は、それらのソース端子で、ｎＭＯＳデバイス２１０．２のドレイン端子と結合することができる。ｎＭＯＳデバイス２１０．１は、クロックｃｌｋを直接投入することができ、ｎＭＯＳデバイス２１０．２は、反転クロック入力
【数１３】
0005632051.tif 000014
を受信することができる。逆に、ｎＭＯＳデバイス２２０．１は、入力信号ａを受信することができ、ｎＭＯＳデバイス２２２．２は、入力信号ｂを受信することができる。ｎＭＯＳデバイス２２２．１は、反転入力
【数１４】
0005632051.tif 000015
を受信することができ、ｎＭＯＳデバイス２２０．２は、反転入力
【数１５】
0005632051.tif 000016
を受信することができる。ｎＭＯＳデバイス２１０．１、２１０．２、２２０．１、２２０．２、２２２．１および２２２．２は、ｐＭＯＳデバイス２４０．１、２４０．２から２倍の電流をシンクするようにスケーリングすることができる。出力インピーダンスは動的負荷によって設定されるため、小型のｎＭＯＳデバイスを使用することができ、それは、駆動が容易であり、シリアルトランスミッタの速度を最終的に増加することができる。
【００４０】
図８の実施形態は、実装が困難であり得るｍｕｘドライバ２００の超大型のｐＭＯＳデバイスの設計につながり得る。図９は、本発明の実施形態による、シリアルトランスミッタの一段における交差結合ｍｕｘドライバの概略図を示す。図９のｍｕｘドライバ２００の実施形態は、いかなる重大な速度損失もなく電力を低減することができる交差結合構成を可能にすることができる。
【００４１】
交差結合アーキテクチャでは、ｍｕｘドライバ２００は、電流を提供する２つのｐＭＯＳデバイス２４５．１、２４５．２を含み得る。また、ｍｕｘドライバ２００は、ｎＭＯＳデバイス２２５．１、２２５．２、２２７．１および２２７．２も含み得る。ｎＭＯＳデバイス２２５．１および２２７．１は、ｎＭＯＳデバイス２１５．１に接続することができる。ｎＭＯＳデバイス２２５．２および２２７．２は、ｎＭＯＳデバイス２１５．２に接続することができる。一実施形態では、ｐＭＯＳデバイス２４５．１のソース端子とｎＭＯＳデバイス２４５．２のソース端子を接続することができる。
【００４２】
また、ｐＭＯＳデバイス２４５．１および２４５．２は、交差結合を通じて接続することもできる。図９に示される実施形態では、ｐＭＯＳデバイス２４５．１のゲート端子は、ｐＭＯＳデバイス２４５．２のドレイン端子に接続することができる。また、ｐＭＯＳデバイス２４５．１のゲート端子は、ｎＭＯＳデバイス２２７．１のドレイン端子とｎＭＯＳデバイス２２５．２のドレイン端子とに接続することができる。
【００４３】
ｐＭＯＳデバイス２４５．２のゲート端子は、ｐＭＯＳデバイス２４５．１のドレイン端子に接続することができる。また、ｐＭＯＳデバイス２４５．２のゲート端子は、ｎＭＯＳデバイス２２５．１のドレイン端子とｎＭＯＳデバイス２２７．２のドレイン端子とに接続することができる。
【００４４】
一実施形態では、ｎＭＯＳデバイス２２５．１および２２７．１は、それらのソース端子で、ｎＭＯＳデバイス２１５．１のドレイン端子と結合することができる。ｎＭＯＳデバイス２２５．２および２２７．２は、それらのソース端子で、ｎＭＯＳデバイス２１５．２のドレイン端子と結合することができる。ｎＭＯＳデバイス２１５．１は、クロックｃｌｋを直接投入することができ、ｎＭＯＳデバイス２１５．２は、反転クロック入力
【数１６】
0005632051.tif 000017
を受信することができる。逆に、ｎＭＯＳデバイス２２５．１は、入力信号ａを受信することができ、ｎＭＯＳデバイス２２７．２は、入力信号ｂを受信することができる。ｎＭＯＳデバイス２２７．１は、反転入力
【数１７】
0005632051.tif 000018
を受信することができ、ｎＭＯＳデバイス２２５．２は、反転入力
【数１８】
0005632051.tif 000019
を受信することができる。
【００４５】
シリアルトランスミッタ１０の交差結合ｍｕｘドライバ２００の実装形態は、高速出力を維持する一方で電力効率の良いシリアルトランスミッタ１０のプッシュプルトポロジにつながり得る。
【００４６】
図１０は、本発明の実施形態による、動的インピーダンスと並列接続された、シリアルトランスミッタのＸＯＲドライバを示す。図１０に描写されるシリアルトランスミッタは、図１のシリアルトランスミッタ１０と同様であり得る。シリアルトランスミッタは、図２で具体化された多重化ＸＯＲドライバに相当するＸＯＲドライバ１００を含み得る。ＸＯＲドライバ１００は、図４の積層アーキテクチャまたは図５の交差結合アーキテクチャのいずれかに従って実装することができる。また、シリアルトランスミッタは、ＸＯＲドライバ１００と同様に構成することができるＸＯＲレプリカドライバ１５０も含み得る。ＸＯＲレプリカドライバ１５０は、動的インピーダンス３０．１、３０．２に対する入力を駆動することができる。
【００４７】
図１０に示されるように、ＸＯＲドライバ１００およびＸＯＲレプリカドライバ１５０はそれぞれ、２組の入力ａ、ｂならびにそれらの入力信号の反転
【数１９】
0005632051.tif 000020
および
【数２０】
0005632051.tif 000021
を受信することができる。
【００４８】
ＸＯＲドライバ１００は、動的インピーダンス３０．１、３０．２と並列に接続することができる。また、出力インピーダンスはドライバではなく、動的インピーダンスによって設定されるため、動的インピーダンス３０．１、３０．２は、ＸＯＲドライバ１００およびＸＯＲレプリカドライバ１５０のｎＭＯＳデバイスのサイズの削減を可能にすることができる。動的インピーダンス３０．１、３０．２の存在は、シリアルトランスミッタ１０の入力キャパシタンスの低減を可能にすることができる。
【００４９】
図１０で具体化された動的インピーダンス３０．１、３０．２はそれぞれ、抵抗器によってその入力および出力に接続されるインバータ３２．１、３２．２を含み得る。一実施形態では、インバータ３２．１、３２．２は、ＣＭＯＳデバイスを用いて実装することができる。ＣＭＯＳインバータは、必要な出力インピーダンスを達成するため、特定のサイズにスケーリングすることができる。ＣＭＯＳインバータの入力端子は、抵抗器に接続することができ、ＣＭＯＳインバータの出力端子は、抵抗器の他方の端部に接続することができる。
【００５０】
動的インピーダンス３０．１および３０．２は、ＸＯＲレプリカドライバ１５０の出力に接続することができる。ＸＯＲレプリカドライバ１５０は、動的負荷３０．１および３０．２を駆動することができる。
【００５１】
動的インピーダンス３０．１、３０．２の両方とも、ＸＯＲドライバ１００の出力に接続することができる。例示的な実施形態では、ＸＯＲドライバ１００の出力は、ＣＭＯＳインバータ３２．１の出力とその接続抵抗器の他方の端部とに接続することができる。また、ＸＯＲドライバ１００の別の出力は、ＣＭＯＳインバータ３２．２の出力とその接続抵抗器の他方の端部とに接続することができる。一実施形態では、ＸＯＲドライバ１００の出力は、何らかの外部の負荷に接続することができる。
【００５２】
図１１は、本発明の実施形態による、動的インピーダンスと並列接続された、シリアルトランスミッタのｍｕｘドライバの図を示す。図１１に描写されるシリアルトランスミッタは、図１のシリアルトランスミッタ１０と同様であり得る。シリアルトランスミッタは、図６で具体化されたｍｕｘドライバに相当するｍｕｘドライバ２００を含み得る。ｍｕｘドライバ２００は、図８の積層アーキテクチャまたは図９の交差結合アーキテクチャのいずれかに従って実装することができる。また、シリアルトランスミッタは、ｍｕｘドライバ２００と同様に構成することができるレプリカｍｕｘドライバ２５０も含み得る。レプリカｍｕｘドライバ２５０は、動的インピーダンス３０．１、３０．２に対する入力を駆動することができる。
【００５３】
図１１に示されるように、ｍｕｘドライバ２００およびレプリカｍｕｘドライバ２５０はそれぞれ、２組の入力ａ、ｂならびにそれらの入力信号の反転
【数２１】
0005632051.tif 000022
および
【数２２】
0005632051.tif 000023
を受信することができる。ｍｕｘドライバ２００およびレプリカｍｕｘドライバ２５０は、クロックｃｌｋおよび反転クロック信号
【数２３】
0005632051.tif 000024
によって制御することができる。
【００５４】
ｍｕｘドライバ２００は、動的インピーダンス３０．１、３０．２と並列に接続することができる。また、出力インピーダンスはドライバではなく、動的インピーダンスによって設定されるため、動的インピーダンス３０．１、３０．２は、ｍｕｘドライバ２００およびレプリカｍｕｘドライバ２５０のｎＭＯＳデバイスのサイズの削減を可能にすることができる。動的インピーダンス３０．１、３０．２の存在は、シリアルトランスミッタ１０の入力キャパシタンスの低減を可能にすることができる。
【００５５】
図１１で具体化された動的インピーダンス３０．１、３０．２はそれぞれ、抵抗器によってその入力および出力に接続されるインバータ３２．１、３２．２を含み得る。一実施形態では、インバータ３２．１、３２．２は、ＣＭＯＳデバイスを用いて実装することができる。ＣＭＯＳインバータは、必要な出力インピーダンスを達成するため、特定のサイズにスケーリングすることができる。ＣＭＯＳインバータの入力端子は、抵抗器に接続することができ、ＣＭＯＳインバータの出力端子は、抵抗器の他方の端部に接続することができる。
【００５６】
動的インピーダンス３０．１および３０．２は、レプリカｍｕｘドライバ２５０の出力に接続することができる。レプリカｍｕｘドライバ２５０は、動的負荷３０．１および３０．２を駆動することができる。
【００５７】
動的インピーダンス３０．１、３０．２の両方とも、ｍｕｘドライバ２００の出力に接続することができる。例示的な実施形態では、ｍｕｘドライバ２００の出力は、ＣＭＯＳインバータ３２．１の出力とその接続抵抗器の他方の端部とに接続することができる。また、ｍｕｘドライバ２００の別の出力は、ＣＭＯＳインバータ３２．２の出力とその接続抵抗器の他方の端部とに接続することができる。一実施形態では、ｍｕｘドライバ２００の出力は、何らかの外部の負荷に接続することができる。
【００５８】
本発明のいくつかの実施形態が、本明細書に具体的に示されるおよび／または記載される。しかし、本発明の変更形態および変形形態は、本発明の精神および意図する範囲から逸脱することなく、上記の教示の適用を受け、添付の特許請求の範囲内であることが理解されよう。
【符号の説明】
【００５９】
１０  シリアルトランスミッタ
２０．１  ドライバ
２０．２  ドライバ
３０．１  動的インピーダンス
３０．２  動的インピーダンス
３２．１  インバータ
３２．２  インバータ
３４．１  インバータ
３４．２  インバータ
１００  ＸＯＲドライバ
１１０．１  ｎＭＯＳデバイス
１１０．２  ｎＭＯＳデバイス
１２０．１  ｎＭＯＳデバイス
１２０．２  ｎＭＯＳデバイス
１２２．１  ｎＭＯＳデバイス
１２２．２  ｎＭＯＳデバイス
１４０．１  ｐＭＯＳデバイス
１４０．２  ｐＭＯＳデバイス
１５０  ＸＯＲレプリカドライバ
２００  ｍｕｘドライバ
２１０．１  ｎＭＯＳデバイス
２１０．２  ｎＭＯＳデバイス
２２０．１  ｎＭＯＳデバイス
２２０．２  ｎＭＯＳデバイス
２２２．１  ｎＭＯＳデバイス
２２２．２  ｎＭＯＳデバイス
２４０．１  ｐＭＯＳデバイス
２４０．２  ｐＭＯＳデバイス
２５０  レプリカｍｕｘドライバ
【図１】
0005632051.tif 000025
【図２】
0005632051.tif 000026
【図３】
0005632051.tif 000027
【図４】
0005632051.tif 000028
【図５】
0005632051.tif 000029
【図６】
0005632051.tif 000030
【図７】
0005632051.tif 000031
【図８】
0005632051.tif 000032
【図９】
0005632051.tif 000033
【図１０】
0005632051.tif 000034
【図１１】
0005632051.tif 000035