(57)【特許請求の範囲】
【請求項１】
集積回路素子と、
前記集積回路素子を埋設する基板絶縁層と、
少なくとも一部が、前記集積回路素子に電気的に接続される配線構造と
を備える集積回路素子内蔵基板であって、
前記集積回路素子は、表面層に表面絶縁層で互いに分離された、外部接続のための複数の金属パターンを含み、該金属パターンが、第１の平面形状と、該第１の平面形状とは異なる第２の平面形状との少なくとも２種の形状を有し、
前記配線構造は、前記集積回路素子の金属パターンに接続される接続ビアと、該接続ビアに接続される配線とを含み、
前記金属パターンのそれぞれは、少なくとも１つの金属パターンと前記接続ビアとの接続部を有し、該接続部の少なくとも１つが所定ピッチのアレイ配置から逸れた位置に形成され、他の金属パターンと前記接続ビアとの接続部と同一又は異なる接触面積を有するように設けられていることを特徴とする集積回路素子内蔵基板。
【請求項２】
前記接続部は、各金属パターンに接続ビアを介して接続される最初の配線の引き出しが、所定の設計ルールにおいて互いに交差せずに実施できる位置に設けられる請求項１に記載の集積回路素子内蔵基板。
【請求項３】
前記少なくとも１つの金属パターン上を、他の金属パターンに接続ビアを介して接続される最初の配線が通過する請求項１に記載の集積回路素子内蔵基板。
【請求項４】
前記金属パターンの少なくとも１つは、他の金属パターンの少なくとも２つの間に延在する配線パターンを有する請求項１に記載の集積回路素子内蔵基板。
【請求項５】
前記集積回路素子における前記金属パターンは、内蔵前に素子の表面に露出しており、該露出部において、前記接続ビアとの接続部が配置されることを特徴とする請求項１乃至４のいずれかに記載の集積回路素子内蔵基板。
【請求項６】
前記集積回路素子は、１つの金属パターンにおける露出部の面積が、他の金属パターンにおける露出部の面積と異なることを特徴とする請求項５に記載の集積回路素子内蔵基板。
【請求項７】
前記集積回路素子は、内蔵前は前記金属パターンが前記表面絶縁層に覆われて露出しておらず、前記接続ビアを形成する開孔を前記基板絶縁層及び前記表面絶縁層を貫通させることによって、前記金属パターンの接続部が形成される請求項１乃至４のいずれかに記載の集積回路素子内蔵基板。
【請求項８】
前記金属パターンの接続部は、集積回路素子の表面絶縁層より突出して露出する端子パターンの一部である請求項５又は６に記載の集積回路素子内蔵基板。
【請求項９】
前記金属パターンの全てが、表面絶縁層より突出して露出している請求項８に記載の集積回路素子内蔵基板。
【請求項１０】
前記金属パターンは、集積回路素子の表面絶縁層に開口した開口パターン内に露出しており、その一部が接続部を構成する請求項５又は６に記載の集積回路素子内蔵基板。
【請求項１１】
前記金属パターンの露出部の輪郭が直線成分を含み、２つの接続される直線成分のなす角が鋭角を含まない請求項８乃至１０のいずれかに記載の集積回路素子内蔵基板。
【請求項１２】
前記金属パターンの露出部の輪郭が曲率の変化する曲線で構成される請求項８乃至１０のいずれかに記載の集積回路素子内蔵基板。
【請求項１３】
前記集積回路素子の少なくとも１種の回路に接続される金属パターンが集約されて、他の回路に接続される金属パターンより面積の大きなパターンとされる請求項１乃至１２のいずれかに記載の集積回路素子内蔵基板。
【請求項１４】
前記金属パターンは、集積回路素子の信号回路、電源回路及び接地回路にそれぞれ接続されており、信号回路に接続される金属パターンの最大面積は、電源回路又は接地回路に接続される金属パターンの最大面積よりも小さい請求項１乃至１３のいずれかに記載の集積回路素子内蔵基板。
【請求項１５】
前記接地回路に接続される金属パターンの一部は、前記信号回路に接続される金属パターンの少なくとも一つに近接配置される請求項１４に記載の集積回路素子内蔵基板。
【請求項１６】
前記信号回路に接続される金属パターンあるいは前記電源回路に接続される金属パターンのいずれかに接続された前記配線構造における配線が、前記接地回路に接続される金属パターン上を通過する位置に配されている請求項１４又は１５に記載の集積回路素子内蔵基板。
【請求項１７】
前記金属パターンの少なくとも一つは、前記金属パターン下の回路配線との複数の接続部を有する請求項１乃至１６のいずれかに記載の集積回路素子内蔵基板。
【請求項１８】
前記金属パターンは、直線状若しくは格子状に配置された外部端子を有する集積回路素子の表面に再配線層を形成することにより形成される請求項１乃至１７のいずれかに記載の集積回路素子内蔵基板。
【請求項１９】
前記金属パターンは、集積回路素子の回路パターンの形成される面側に形成される請求項１乃至１８のいずれかに記載の集積回路素子内蔵基板。
【請求項２０】
前記金属パターンは、集積回路素子の回路パターンの形成される面側と対向する裏面側の両方に形成される請求項１乃至１９のいずれかに記載の集積回路素子内蔵基板。
【請求項２１】
集積回路素子内蔵基板に内蔵される半導体素子であって、
表面層に、表面絶縁層で互いに分離された、外部接続のための複数の金属パターンを含み、
該金属パターンが、第１の平面形状と、該第１の平面形状とは異なる第２の平面形状との少なくとも２種の形状を有し、
前記金属パターンのそれぞれは、少なくとも一部で素子の表面に露出しており、１つの金属パターンにおける露出部の総面積が、他の金属パターンにおける露出部の総面積と異なることを特徴とする集積回路素子。
【請求項２２】
集積回路素子内蔵基板に内蔵される半導体素子であって、
表面層に、表面絶縁層で互いに分離された、外部接続のための複数の金属パターンを含み、
該金属パターンが、第１の平面形状と、該第１の平面形状とは異なる第２の平面形状との少なくとも２種の形状を有し、
前記金属パターンのそれぞれは、少なくとも一部で素子の表面に露出しており、該露出部の配置が、所定ピッチのアレイ配置から逸れた配置であることを特徴とする集積回路素子。
【請求項２３】
集積回路素子内蔵基板に内蔵される半導体素子であって、
表面層に、表面絶縁層で互いに分離された、外部接続のための複数の金属パターンを含み、
該金属パターンが、第１の平面形状と、該第１の平面形状とは異なる第２の平面形状との少なくとも２種の形状を有し、
前記金属パターンは、表面絶縁層で覆われて露出していないことを特徴とする集積回路素子。
【請求項２４】
前記金属パターンの露出部は、表面絶縁層より突出した形状である請求項２１又は２２に記載の集積回路素子。
【請求項２５】
前記金属パターンの全てが、表面絶縁層より突出して露出部を形成する請求項２４に記載の集積回路素子。
【請求項２６】
前記金属パターンの露出部は、半導体素子の表面絶縁層に開口した開口パターン内に、前記表面絶縁層上面から後退したパターンである請求項２１又は２２に記載の集積回路素子。
【請求項２７】
前記金属パターンの露出部の輪郭が直線成分を含み、２つの接続される直線成分のなす角が鋭角を含まない請求項２１、２２、２４、２５、２６のいずれかに記載の集積回路素子。
【請求項２８】
前記金属パターンの露出部の輪郭が曲率の変化する曲線で構成される請求項２１、２２、２４、２５、２６のいずれかに記載の集積回路素子。
【請求項２９】
前記金属パターンの少なくとも１つは、他の金属パターンの少なくとも２つの間に延在する配線パターンを有する請求項２１乃至２８のいずれかに記載の集積回路素子。
【請求項３０】
少なくとも１種の回路に接続される金属パターンが集約されて、他の回路に接続される金属パターンより面積の大きなパターンとされる請求項２１乃至２９のいずれかに記載の集積回路素子。
【請求項３１】
前記金属パターンは、信号回路、電源回路及び接地回路にそれぞれ接続されており、信号回路に接続される金属パターンの最大面積は、電源回路又は接地回路に接続される金属パターンの最大面積よりも小さい請求項３０に記載の集積回路素子。
【請求項３２】
前記接地回路に接続される金属パターンの一部は、前記信号回路に接続される金属パターンの少なくとも一つに近接配置される請求項３１に記載の集積回路素子。
【請求項３３】
前記金属パターンの少なくとも一つは、前記金属パターン下の回路配線との複数の接続部を有する請求項２１乃至３２のいずれかに記載の集積回路素子。
【請求項３４】
前記金属パターンは、集積回路素子の回路パターンの形成される面側に形成される請求項２１乃至３３のいずれかに記載の集積回路素子。
【請求項３５】
前記金属パターンは、集積回路素子の回路パターンの形成される面側と対向する裏面側の両方に形成される請求項２１乃至３３のいずれかに記載の集積回路素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路素子内蔵基板及び該集積回路素子内蔵基板に内蔵される集積回路素子に関する。
【背景技術】
【０００２】
電子機器の継続的な軽薄短小化に伴い、集積回路素子そのものの微細化やさらなる高集積化と共に、半導体パッケージにおける高密度実装技術がますます進展している。集積回路素子（ＩＣやＬＳＩ等。以下、総称してＬＳＩと記す）とパッケージの配線基板との接続には、金線等を用いるワイヤーボンディング接続や、半田ボール等を用いるフリップチップ接続が用いられている。
【０００３】
ワイヤーボンディング接続は、ＬＳＩのパッド数が少ない場合には、低コストでパッケージングすることができる。しかしながら、ＬＳＩのパッドの狭ピッチ化に伴って、ワイヤー径を小さくする必要が生じ、ワイヤー切れ等の組立プロセスにおける歩留り低下が課題となっている。
【０００４】
フリップチップ接続は、ワイヤーボンディング接続に比べてＬＳＩと配線基板間の高速信号伝送が可能であるというメリットがある。しかしながら、ＬＳＩのパッド数の増加や狭ピッチ化に伴って、半田バンプの接続強度が弱くなり、接続箇所のクラック発生等の不良が多発していた。
【０００５】
そこで、近年、ＬＳＩを内蔵するパッケージ技術、いわゆるＬＳＩ内蔵技術が提案されている（例えば、特許文献１、２）。この技術は、半導体装置のさらなる高集積化及び高機能化を実現し、パッケージの薄型化、低コスト化、高周波対応、低ストレス接続、エレクトロマイグレーション特性改善等を実現する高密度実装技術として期待されている。
【０００６】
ところで、このようなＬＳＩ内蔵技術に用いられるＬＳＩとしては、上記のようなワイヤーボンディング接続やフリップチップ接続を前提とする外部端子を有するＬＳＩを用いている。ワイヤーボンディング接続用のＬＳＩ（チップ）では、チップ外周端に等間隔で外部端子が配列されており、高速接続に適した形状となっている。また、フリップチップ接続のチップでは、チップの一面に外部端子を構成する半田バンプがアレイ状に配置されている。各半田バンプは半田高さを一定とするため、電流量にかかわらず同一形状に形成されている。
【０００７】
一方、半導体装置の薄膜化、小型化、軽量化を実現する方法の一つとして、半導体装置を半導体チップの大きさに近づけるＣＳＰ技術（Chip Size Package又はChip Scale Package）がある。
【０００８】
特に、リードフレームや実装基板を用いないＷ−ＣＳＰ技術（Wafer Level-Chip Size Package又はWafer Level-Chip Scale Package）は、製造コストの低減などが期待でき、最終的に小型のパッケージを実現するものとして注目を集めている（例えば、特許文献３〜５）。
【０００９】
特許文献３，４では、ＬＳＩの密で小さな端子配置をＷ−ＣＳＰ技術を用いた再配線により疎で大きな端子としている。また、特許文献５では、ＬＳＩのコンタクトと外部端子とを複数形状の外部電極で接続する構造が示されており、複数のコンタクトを一つの外部電極で集約して一つの端子に接続する構造が示されている。いずれも、外部端子はアレイ状に同一形状で形成されている。
【００１０】
Ｗ−ＣＰＳ技術では、確かに小型のパッケージが得られるものの、一つのＬＳＩをパッケージ化しているに過ぎない。もちろん、ウエハレベルで複数のＬＳＩを並列に並べれば、複数のＬＳＩを含む小型パッケージの製造が可能なようだが、種類の異なるＬＳＩをウエハレベルで並列に製造することは、製造歩留りが極めて悪く、また、素子特性上並列に製造することが困難な場合があり、実現的ではない。これに対して、ＬＳＩ内蔵技術では、複数種のＬＳＩをパッケージ化できるメリットがある。しかも、並列方向だけでなく、縦方向にも複数のＬＳＩの搭載が可能である。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００７−１３４５６９号公報
【特許文献２】特開２００６−２６１２４６号公報
【特許文献３】特開２００２−２１７３７７号公報
【特許文献４】特開２００７−１３１４６号公報
【特許文献５】特開２００９−３８１２７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
ＬＳＩ内蔵基板においてさらなる薄型化を進めるためには、配線層数の低減が必要となっている。しかしながら、従来のＬＳＩでは同一形状の接続端子が所定のピッチのアレイ状に配置されており、この配置が内蔵配線の引き回しに対する制約となり、配線層数の低減が困難であった。
【課題を解決するための手段】
【００１３】
本発明の一実施形態によれば、
集積回路素子と、
前記集積回路素子を埋設する基板絶縁層と、
少なくとも一部が、前記集積回路素子に電気的に接続される配線構造と
を備える集積回路素子内蔵基板であって、
前記集積回路素子は、表面層に表面絶縁層で互いに分離された、外部接続のための複数の金属パターンを含み、該金属パターンが、第１の平面形状と、該第１の平面形状とは異なる第２の平面形状との少なくとも２種の形状を有し、
前記配線構造は、前記集積回路素子の金属パターンに接続される接続ビアと、該接続ビアに接続される配線とを含み、
前記金属パターンのそれぞれは、少なくとも１つの金属パターンと前記接続ビアとの接続部を有し、該接続部の少なくとも１つが所定ピッチのアレイ配置から逸れた位置に形成され、他の金属パターンと前記接続ビアとの接続部と同一又は異なる接触面積を有するように設けられていることを特徴とする集積回路素子内蔵基板
が提供される。
【発明の効果】
【００１４】
本発明によれば、内蔵されるＬＳＩの端子等を構成する金属パターンが複数の異なる形状を有し、その形状及び配置を内蔵基板の配線が引き出しやすい形状及び配置とすることで、ＬＳＩ内蔵基板内の配線層数の低減が可能となる。
【図面の簡単な説明】
【００１５】
【図１】ＬＳＩ内蔵基板の一例を示す概略断面図である。
【図２】従来のＬＳＩ表面の一部における端子配置を示す平面図である。
【図３】従来のＬＳＩを内蔵するＬＳＩ内蔵基板の配線層を説明する概略斜視図である。
【図４】本発明の第１の実施形態例に係るＬＳＩ表面の一部における端子配置を示す平面図（ａ）及びＡ−Ａ’線での概略断面図（ｂ）である。
【図５】本発明の第１の実施形態例に係るＬＳＩを内蔵するＬＳＩ内蔵基板の配線層を説明する概略斜視図である。
【図６】本発明の第２の実施形態例に係るＬＳＩの一例を示す概略断面図である。
【図７】本発明に係るＬＳＩの表面の一部における端子配置の変形例（第３の実施形態例）を示す概略斜視図である。
【図８】本発明に係るＬＳＩの表面の一部における端子配置のその他の変形例（第４の実施形態例）を示す平面図である。
【図９】本発明に係るＬＳＩの金属パターンに接続されるＬＳＩ回路との接続ビアの態様を示す模式的平面図である。
【図１０】本発明に係るＬＳＩ内蔵基板の配線配置の他の例を示す平面図である。
【図１１】本発明の第５の実施形態例に係るＬＳＩ表面の一部における端子配置を示す平面図（ａ）及びＡ−Ａ’線での概略断面図（ｂ）である。
【図１２】本発明の第６の実施形態例に係るＬＳＩ表面の一部における端子配置を示す平面図（ａ）及びＡ−Ａ’線での概略断面図（ｂ）、さらに内蔵基板に内蔵した時の概略断面図（ｃ）である。
【図１３】ＬＳＩ回路層１２を説明する部分断面図である。
【図１４】表面層１７を説明する概略断面図であり、（ａ）は第１の実施形態例に係るＬＳＩ  １Ａを、（ｂ）は第３の実施形態例に係るＬＳＩ  １Ｃを、（ｃ）は第６の実施形態例に係るＬＳＩ  １Ｆをそれぞれ示す。
【図１５】裏面表面層１７’を有するＬＳＩの構成を示す概略断面図である。
【図１６】多層配線層を有するＬＳＩ内蔵基板の一例を示す概略断面図である。
【図１７】図１６に示すＬＳＩ内蔵基板の製造方法の一例を示す工程断面図である。
【図１８】図１６に示すＬＳＩ内蔵基板の製造方法の一例を示す工程断面図である。
【発明を実施するための形態】
【００１６】
以下、本発明に係るＬＳＩ及びこのＬＳＩを内蔵するＬＳＩ内蔵基板について具体的な実施形態例を挙げて説明するが、本発明はこれらの実施形態例のみに限定されるものでない。なお、図面は発明の理解を容易とするためのもので、縮尺等は実際のものと異なる。
【００１７】
図１は、ＬＳＩ内蔵基板の構造を例示する模式的断面図であり、１は内蔵される集積回路素子（ＬＳＩ）、２はＬＳＩ１を埋設する内蔵絶縁層、３は内蔵配線層、４はＬＳＩの端子に接続する接続ビアを示す。内蔵配線層３と接続ビア４とにより配線構造が構成される。なお、この例は、最も単純な構造を示すもので、ＬＳＩの多機能化により端子数が増加すれば、さらに多数の配線構造が必要となる。
【００１８】
例えば、従来のＬＳＩを内蔵する場合について検討する。図２は、従来のフリップチップ用ＬＳＩの上面の一部を示す平面図である。同一形状の端子Ｔがアレイ状に配置されており、Ｇは接地回路（グランド回路）に接続されたグランド端子、Ｓは信号回路に接続された信号端子、Ｓ’はノイズ耐性を向上させたい信号回路（高速動作や高周波動作が要求される信号回路等）に接続された信号端子、Ｖ１、Ｖ２は電源回路に接続された電源端子（例えば、Ｖ１は１．２Ｖ駆動電源回路、Ｖ２は１．５Ｖ駆動電源回路にそれぞれ接続されている）を示す。図３はＬＳＩ１と、ＬＳＩ内蔵基板内においてＬＳＩ表面の端子と接続される配線構造の関係を例示する斜視図である。同図に示すように、各信号端子Ｓは第１内蔵絶縁層２１に形成した接続ビア４１を介して第１内蔵絶縁層２１表面に形成した内蔵配線層（信号配線ＬＳ）にそれぞれ接続され、グランド端子Ｇや電源端子（Ｖ１，Ｖ２）には供用できる場合は共通の配線が接続される。信号配線ＬＳに対して、グランド配線の一部（ＬＧ１）を交差する構造とするためには、内蔵配線層を別層とする必要がある。また、信号配線においても、例えばノイズ耐性を向上させたい信号配線ＬＳ’では、他の信号配線ＬＳと近接配置した場合、クロストークによりノイズ耐性が損なわれる場合がある。したがって、このような信号配線ＬＳ’についても、他の信号配線ＬＳとは別層又は別方向に引き出す必要がある。同図では、第１内蔵絶縁層２１上の第１内蔵配線層として各信号配線ＬＳを、第２内蔵絶縁層２２上の第２内蔵配線層として、グランド配線ＬＧ１，ＬＧ２，電源配線ＬＶ１，ＬＶ２，信号配線ＬＳ’を設けた例を示している。また、各端子にはそれぞれ接続ビア４を設けて内蔵基板の配線層と接続するため、接続ビアを密に配置しなければならない。内蔵するＬＳＩが多機能化すると、端子数も増加し、接続ビアを避けて配線（この例では信号配線ＬＳ）を引き回すことが益々困難となる。なお、図２及び図３は、本発明の課題を説明するために発明者により作成されたものであり、従来技術において開示された構造そのものではない。
【００１９】
これに対して、本発明に係るＬＳＩ内蔵基板では、内蔵するＬＳＩは、外部接続のための金属パターンが、第１の平面形状と、該第１の平面形状とは異なる第２の平面形状との少なくとも２種の形状（複数の任意形状）を有しており、前記金属パターンのそれぞれは、少なくとも１つの金属パターンと前記接続ビアとの接続部を有し、該接続部の少なくとも１つが所定ピッチのアレイ配置から逸れた位置に形成され、他の金属パターンと前記接続ビアとの接続部と同一又は異なる接触面積を有するように設けられている。なお、「所定ピッチのアレイ配置から逸れた位置」とは、製造誤差により直線状若しくは格子状に所定ピッチで配置される従来のアレイ配置からの微細なズレを包含するものではなく、明確に意図して従来のアレイ配置から逸れた位置とすることである。例えば、直線状若しくは格子状の配置であっても、ピッチが他の接続部のピッチと異なることや、直線状若しくは格子状の配置自体から逸れていることを意味する。また、本発明に係るＬＳＩにおいては、ＬＳＩの外部接続のための金属パターンが、従来のグリッド形状等単一形状に制限されることなく複数の任意形状を有することにより、この金属パターンと内蔵基板の配線構造との接続部（接続ビア形成位置）を従来のアレイ配置から逸れた位置に形成できる。特に、接続ビア形成位置と、内蔵配線の引き出し方向、間隔、幅等を考慮して、従来のアレイ配置の場合よりも内蔵配線の引き回しが容易となる位置に接続部が形成できるように金属パターン形状を設計する。例えば、少なくとも一つの金属パターンは、その上を他の金属パターンに接続される直上の内蔵配線が通過する構造とすることや、ＬＳＩの各金属パターンに接続される内蔵基板内の内蔵配線層同士の立体的な交差が減る（あるいはなくなる）ように金属パターンの形状を変更し、接続部を配置することが挙げられる。これにより、内蔵基板内の内蔵配線の引き回しが容易となり、配線層数の削減が可能となる。また、複数の電源回路や接地回路に接続されるそれぞれの金属パターンを１つの金属パターンに集約することにより、形成する接続ビアの数も少なくすることができる。なお、内蔵基板の接続ビアとＬＳＩの金属パターンとの接続部は、１つの金属パターンに少なくとも１つ形成されていれば良く、平面形状の大きな金属パターンの場合には、複数設けることもできる。
【００２０】
本発明の構成について、図を参照して詳しく説明する。図４は、本発明に係るＬＳＩの第１の実施形態例の上面の一部を示す平面図（ａ）とＡ−Ａ’線での概略断面図（ｂ）であり、回路構成は図２に示す従来のＬＳＩと同等としている。
【００２１】
同図に示すように、各金属パターン１８は、ＬＳＩ表面上に金属パターン１８の全てが突出して露出している。グランド端子Ｇは、従来構造では信号端子Ｓを挟んで２列に分かれていたものを、少なくとも２つの信号端子Ｓの間に延在する配線パターンとして一つの大きな金属パターンを構成している。この時、ノイズ耐性を向上させたい信号端子Ｓ’周囲にグランド端子Ｇとなる金属パターン１８が近接して囲むように形成することで、ノイズ耐性を高めている。特に、外周長の１／２以上を取り囲むように配置することが好ましく、全周を取り囲むように配置しても良い。また、２種の電源端子（Ｖ１，Ｖ２）のうち、共通する電源端子Ｖ１は２つの端子から１つの大きな金属パターン１８にまとめられている。また、信号端子Ｓの一部は、配線引き出しが容易な位置に接続ビアが形成できるように従来構造のグリッド形状から形状を変更した金属パターン１８としている。さらにグランド回路や電源回路をまとめて面積を大きくしたことで、図４に示すＬＳＩの金属パターン直下のグランド回路や電源回路とデカップリングキャパシタを形成することができ、ＬＳＩ自体の電源ノイズ耐性を向上させることができる。
【００２２】
このように端子形状を変更したＬＳＩ  １Ａを用いて内蔵基板の配線層を形成した状態を図５に示す。同図に示すように、従来構造ではグランド端子Ｇの個々に接続される接続ビアを１つの接続ビアとし、信号配線ＬＳの引き出し方向とは異なる位置に設けることにより、信号配線ＬＳが引き出しやすくなっている。グランド端子Ｇや電源端子Ｖ１は、ＬＳＩ  １Ａ上で集約されており、信号配線ＬＳと交差しない領域にグランド配線ＬＧ及び電源配線ＬＶ１，ＬＶ２を引き出すことができる。さらに、ノイズ耐性を向上させたい信号端子Ｓ’に接続される信号配線ＬＳ’についても、信号配線ＬＳの引き出しが容易となっているために、隣接する信号配線ＬＳとの間隔を広く取ることで、信号配線ＬＳと同方向に引き出してもクロストークの影響を低減できる。また、信号端子Ｓ’に接続される信号配線ＬＳ’を変形したグランド端子Ｇ上を通るように配置することで、第１内蔵絶縁層２１の膜厚が適切な場合、マイクロストリップ構造が形成され、さらにノイズ耐性が向上できる。
【００２３】
このように、従来構造（図３）では、内蔵配線層を２層形成していたのに対し、本発明によれば、１層の内蔵配線層で配線引き出しが可能となる。
【００２４】
上記の例では、ＬＳＩ表面層の金属パターンを端子として説明しているが、ここでの端子とはＬＳＩの最表面の絶縁層（パッシベーション膜）よりも突き出ているものを端子として表現する。
【００２５】
このような端子構造を有するＬＳＩは、新たに設計製造されたものを使用しても良く、また、既存のＬＳＩを改良しても良い。例えば、図６の概略断面図に示すように、従来構造のグリッドアレイ端子１９（Ｇ，Ｓ，Ｖ２など）を有するＬＳＩ１（Ｓｉ基板１１、ＬＳＩ回路層１２）の表面にパッシベーション膜１３（一般的にはＳｉＯＮ、ＳｉＯ２等の無機絶縁膜、ポリイミド等の有機絶縁膜）を形成した後、再配線層を形成することで、既存のＬＳＩを本発明の第２の実施形態例に係る金属パターン１８を有するＬＳＩ  １Ｂに改良することができる。
【００２６】
なお、端子の形状は、全ての端子をグリッド形状（たとえば四角形及び八角形状）と異なる任意の形状にする必要はなく、従来同様のグリッド形状が含まれていても良い。図４に示すように金属パターンの露出する形状の輪郭が直線成分を含む場合、２つの接続される直線成分のなす角が鋭角を含まないことが好ましい。２つの直線成分のなす角が鋭角になると、これと接触する内蔵基板の絶縁層（樹脂層）にクラックが生じやすくなるため、９０度以上、好ましくは鈍角や円弧状に形成するのが望ましい。図４に示す例では、グランド端子Ｇの角部及び屈曲部を直角又は面取りした鈍角にしている。また、ＬＳＩの表面配線層を任意の形状に形成し、その上にパッシベーション膜を設けて開口部を形成する場合にも、開口部形状に鋭角が含まれないようにすることが好ましい。
【００２７】
最表面に露出する金属パターン（端子又は開口部）は、その輪郭が曲率の変化する曲線を用いることもできる。図７は、ＬＳＩ  １Ｃ表面の金属パターン１８上にパッシベーション膜１３を設け、金属パターン１８を露出するパッシベーション膜開口部の輪郭が曲率の変化する曲線を用いて形成した変形例（第３の実施形態例）を示している。なお、この例での下地の金属パターン１８は形成が容易な直線パターンの組合せであっても良い。このように、本発明では、直線との組合せ以外に曲線のみを用いて任意形状の金属パターン（開口部）を形成することができる。また、この例では開口部形状で説明しているが、端子構造の金属パターンとしても良い。
【００２８】
なお、上記の例では、金属パターンは素子表面から突出する端子構造と素子表面から後退する開口部構造とにそれぞれ統一されているが、両者の組合せであっても良い。例えば、信号回路に接続される金属パターンを端子構造とし、電源回路及び接地回路に接続される金属パターンを開口部構造とし、信号回路に接続する内蔵基板の接続ビアは径の小さなビアで、電源回路及び接地回路に接続する接続ビアは径の大きなビアで接続するようにしても良い。
【００２９】
内蔵基板における内蔵配線層の内、グランド配線や電源配線では、信号配線に比較して大きな電流が流れる。そのため、図３や図５に示すように、グランド配線や電源配線は信号配線より断面積の大きな配線であることが好ましい。これは、接続ビア４１やＬＳＩの表面の端子についてもいえることで、従来は、電源端子やグランド端子に適したビア径及び端子形状に信号配線の接続ビアや信号端子も合わせていた。つまり、信号配線の接続ビアや信号端子は、必要とされるビア径や端子形状よりも大きな形状に形成されていた。その結果、信号端子の端子数はチップサイズにより制約されることとなり、さらなる多機能化、軽薄短小化を阻害する要因となっていた。これに対して、本発明に係るＬＳＩでは、新たに設計製造する場合には、信号端子の形状を従来よりも小さくすることができるため、ＬＳＩのさらなる多機能化、軽薄短小化が可能となる。電源若しくはグランド回路に接続される金属パターン１８の平均面積は、信号回路に接続される金属パターン１８の平均面積よりも大きいことが好ましく、また、電源若しくはグランド回路に接続される金属パターン１８の最小面積が、信号回路に接続される金属パターン１８の最大面積と同等以上であることが好ましい。特に、信号回路に接続される金属パターン１８の最大面積の２倍以上となる電源若しくはグランド回路に接続される金属パターン１８が少なくとも１つ存在することが好ましい。また、金属パターン１８の配置はＬＳＩ表面層において任意とすることができるが、最近接した金属パターン間の距離が、素子の平面中心部に行くに従い狭くなくように形成することが好ましい。また、ビア径に関しては、グランド配線や電源配線を集約した場合にはより多くの電流が流れることになり、インピーダンスを調整するためにビア径を大きくしたり、複数のビアで分担することが好ましい場合がある。
【００３０】
例えば、図８は、本発明の第４の実施形態例に係るＬＳＩ  １Ｄの平面図であり、信号端子Ｓを従来よりも小さくして密に配置した例を示している。また、電源端子（Ｖ１，Ｖ２）やグランド端子Ｇは従来同等か従来より大きくしている。例えば、信号配線の引き出し方向にあるグランド端子Ｇはまとめて大きな端子とし、接続ビア形成位置（黒丸部分）が配線引き出し方向とぶつからないようにしている。このように新たに製造するＬＳＩでは、信号端子形状が小さくできることから、同面積内の端子数の増加が図れ、配線引き出しも、他の端子形状を工夫することで容易となる。この結果、ＬＳＩのさらなる多機能化、軽薄短小化が可能となる。
【００３１】
また、従来のＬＳＩでは、グリッド端子をアレイ状に配置するため、ＬＳＩの端子下の配線（後述するＬＳＩ回路層１２）のレイアウトを綿密に設計する必要があったが、本発明に係るＬＳＩを新たに製造する場合には、端子の配置の自由度が大きくなるため、ＬＳＩ自体の設計が容易となる。
【００３２】
例えば、図９は、金属パターン（端子）に接続されるＬＳＩ回路との接続ビア１６の態様を示す模式的平面図である。少なくとも一部の端子（例えば、グランド端子Ｇや電源端子Ｖ１）では、ＬＳＩの端子下配線と複数の接続点を有することができる。この例では接続ビア１６は均等配置としているが、均等配置としなくとも良い。その結果、ＬＳＩの設計自由度が向上する。なお、図９の接続ビア１６は、理解を容易とするために実際のサイズより大きく記載している。
【００３３】
本発明のさらなる変形例について説明する。上記の図３及び図４に示す例では、信号端子Ｓ’に接続される信号配線ＬＳ’を変形したグランド端子Ｇ上を通るように配置していたが、グランド端子Ｇ上を通る配線は、このような信号配線ＬＳ’のみに限定されず、その他の配線がグランド端子Ｇ上を通るようにしても良い。例えば、図１０に示すように、電源配線ＬＶ２とグランド端子Ｇが重なることでデカップリングとして機能するキャパシタ容量を増加させることができ、ＬＳＩの動作安定性を向上させることができる。
【００３４】
先に示した図４の例では、金属パターン１８がＬＳＩ  １Ａ表面上に全て突出して露出する形態を示したが、本発明はこのような形態以外に、金属パターン１８の一部が露出している形態であっても良い。
【００３５】
図１１は、本発明の第５の実施形態例に係るＬＳＩ  １Ｅを示す平面図（ａ）及び断面図（ｂ）である。同図に示すように、金属パターン１８はその一部が素子表面から突出する形状を有しており、この例では、ポスト電極１８Ａとして内蔵基板における接続ビア４１を兼ねる構成を示しているが、これに限定されず、従来のグリッド端子形状であっても良い。この場合、端子形状は、従来のグリッド端子形状であっても、その配置が従来のアレイ配置から少なくとも１つの端子が逸れて配置されていればよい。なお、この例では、ポスト電極１８Ａの径がそれぞれ接続する金属パターン１８に対してインピーダンス調整のために異なる場合を示しているが、これに限定されるものではない。金属パター１８の露出部の大きさ及び配置は、内蔵基板の配線構造との接続を考慮して本発明の規定の範囲内において適宜選択すればよい。
【００３６】
以上の実施形態例では、ＬＳＩの外部接続のための金属パターン１８は少なくとも一部が外部に露出する形態を示したが、本発明に係るＬＳＩは内蔵基板に内蔵することを前提とするものであることから、金属パターン１８が外部に露出していないものも使用できる。
【００３７】
図１２は、金属パターン１８が露出していない第６の実施形態例に係るＬＳＩ  １Ｆを示すもので、（ａ）は平面図、（ｂ）はＡ−Ａ’線での断面図、（ｃ）は内蔵基板に内蔵した時の断面図を示す。同図（ａ）の平面図に示すように、金属パターン１８は、図４に示すものと同様のパターンに形成されているが、素子表面に露出していない点で異なる。内蔵基板に内蔵する時に、接続ビア４１のためのビアホールを第１内蔵絶縁層２１に形成する際、ＬＳＩ  １Ｆの表面絶縁層１４を貫通してビアホールを形成し、金属パターン１８を露出させる。そして、接続ビア４１，第１内蔵配線層３１を形成することで、ＬＳＩ  １Ｆと内蔵基板の配線構造との接続ができる。このように素子表面に金属パターン１８が露出していないＬＳＩ  １Ｆを用いることによって、内蔵基板の絶縁層（樹脂層）にクラックが生じやすくなるという問題が解決される。
【００３８】
次に、本発明に係るＬＳＩの製造方法について説明する。
本発明者らは、先に特開２００９−７１０４５号公報にて、共通する配線系統を集約してＬＳＩの端子数を少なくする技術を提案している。ただし、この提案においても外部接続のための端子については、アレイ状に配置している。本発明では、この技術を利用して、表面層の金属パターンを上記の実施形態に示すように、複数の任意の形状及び／又は配置に形成することができる。
【００３９】
図１３は、本発明の上記実施形態例に係るＬＳＩ回路層１２の構成を模式的に示した部分断面図である。図１３を参照すると、ＬＳＩ回路層１２においては、まず、半導体基板１１の表面にソース電極１２２及びドレイン電極１２３が相互に離隔して形成されており、これらのソース電極１２２とドレイン電極１２３とで挟まれたチャネル領域の上に、ゲート絶縁膜（不図示）を介してゲート電極１２１が形成されている。これらのゲート電極１２１、ソース電極１２２及びドレイン電極１２３によりＭＯＳ（Metal Oxide Semiconductor：金属酸化物半導体）トランジスタ１２４が構成される。半導体基板１１上には、このＭＯＳトランジスタ１２４が複数個設けられている。
【００４０】
これらのＭＯＳトランジスタ１２４及び半導体基板１１の表面には、絶縁膜１２９で被覆した第１絶縁層１２７が形成されている。半導体基板１１上の第１絶縁層１２７には、ソース電極１２２、ドレイン電極１２３に接続されたプラグ１２５が形成されている。第１絶縁層１２７上には第１配線層１２６が設けられている。第１配線層１２６は、配線１２８及び絶縁膜１２９によって構成されている。配線１２８は、第１絶縁層１２７に形成されたプラグ１２５によって夫々ソース電極１２２及びドレイン電極１２３と電気的に接続されている。さらに、第１配線層１２６上に第１絶縁層１２７が設けられており、その上に第１配線層１２６が設けられている。第１絶縁層１２７は、絶縁膜１２９及び第１ビア１３０で構成されている。第１絶縁層１２７の上段及び下段の第１配線層１２６の配線１２８は、対応する第１ビア１３０により電気的に接続されている。さらに、第１絶縁層１２７及び第１配線層１２６が交互に積層されてＬＳＩ回路層１２が構成される。
【００４１】
ＬＳＩ回路層１２の配線１２８及び第１ビア１３０は、例えば、主に銅やアルミニウムからなり、例えばダマシン法により形成することができる。ダマシン法は、ドライエッチングにより絶縁膜に所望の配線パターンやビアパターンの形状で溝（トレンチ）を形成し、バリアメタルと電解めっき用の給電層（不図示）をスパッタ法、ＣＶＤ（Chemical Vapor Deposition）法、ＡＬＤ（Atomic Layer Deposition）法等で設けた後、電解銅めっきにて溝（トレンチ）を銅で埋めた後にＣＭＰ（Chemical Mechanical Polishing）法により溝（トレンチ）内のみに銅を残して所望の配線を得る方法である。
【００４２】
第１絶縁層１２７の厚さは、例えば、０．２〜１．６μｍである。また、複数の第１絶縁層１２７のうち、半導体基板１１近くに設けられている少なくとも１つの第１絶縁層１２７は、ｌｏｗ−ｋ材を使用することが望ましい。ｌｏｗ−ｋ材としては、例えば、多孔質酸化シリコン膜を使用し、その２５℃での弾性率は４乃至１０ＧＰａである。
【００４３】
図１４に示すように、ＬＳＩ回路層１２上には無機材料若しくは有機材料からなる絶縁性のパッシベーション膜１３が設けられており、その上に第２配線層１５と第２絶縁層１４が設けられている。第２配線層１５とＬＳＩ回路層１２の表面の配線（図１３の１２８）は第３ビア１１９を介して電気的に接続されている。さらに、第２絶縁層１４及び第２配線層１５が交互に積層されて表面層１７が構成されている。複数の第２配線層１５は、第２絶縁層１４内に設けられている第２ビア１６により電気的に接続されている。最表面の第２絶縁層１４（パッシベーション膜１３）の上には、外部端子となる金属パターン１８が設けられている。金属パターン１８は、対応する第２ビア１６を通じて第２配線層１５と電気的に接続されている。金属パターン１８は、第２配線層１５と同様に設けられ、上記実施形態に示す形状及び配置にパターン化される。つまり、最表面の第２配線層１５が金属パターン１８となる。図１４において、（ａ）は第１の実施形態例に係るＬＳＩ  １Ａを、（ｂ）は第３の実施形態例に係るＬＳＩ  １Ｃを、（ｃ）は第６の実施形態例に係るＬＳＩ  １Ｆの場合を示している。なお、本発明ではパッシベーション膜１３と第２絶縁層１４とは区別されるものではなく、配線層形成の終了面がパッシベーション膜１３となることを意味する。
【００４４】
第２配線層１５は、例えば、銅により構成することができ、その厚さは５μｍとすることができる。第２配線層１５は、例えば、サブトラクティブ法、セミアディティブ法、フルアディティブ法等のＬＳＩ回路層１２とは異なる配線形成法により形成する。サブトラクティブ法は、基板又は樹脂上に設けられた銅箔を所望のパターンで形成したレジストをエッチングマスクとし、エッチングを行った後にレジストを除去して所望の配線パターンを得る方法である。セミアディティブ法は、無電解めっき、スパッタ法、ＣＶＤ法等で給電層を形成した後、所望のパターンに開講されたレジストを形成し、レジスト開口部内に電解めっきを析出させ、レジストを除去後に給電層をエッチングして所望の配線パターンを得る方法である。フルアディティブ法は、基板又は樹脂の表面に無電解めっき触媒を吸着させた後にレジストでパターンを形成し、このレジストを絶縁層として残したまま触媒を活性化して無電解めっき法により絶縁層の開口部に金属を析出させることで所望の配線パターンを得る方法である。
【００４５】
また、第２配線層１５と金属パターン１８は、半導体基板１１側に接するパッシベーション膜１３若しくは第２絶縁層１４との間に密着層（不図示）を有していてもよい。密着層は、パッシベーション膜１３や第２絶縁層１４の材料に対して密着力を有する材料、例えば、チタン、タングステン、ニッケル、タンタル、バナジウム、クロム、モリブデン、銅、アルミニウムやこれらの合金等でも良く、中でもチタン、タングステン、タンタル、クロム、モリブデンやこれらの合金が好適であり、さらにはチタン、タングステンやこれらの合金が最も好適である。さらに、パッシベーション膜１３や第２絶縁層１４の表面が細かな凹凸を有する粗化面であっても良く、この場合は、銅やアルミニウムでも良好な密着力が得られやすくなる。さらに、より密着力を高める手段として、スパッタ法にて形成されることが好適である。第２ビア１６と金属パターン１８や第２配線層１５との間に密着層が存在すること、及び、第２ビア１６と金属パターン１８や第２配線層１５との接合面積より金属パターン１８や第２配線層１５の密着層の面積が大きい場合、第２ビアの周囲を含めた第２絶縁層１４が金属パターン１８や第２配線層１５に矯正される。そのため、密着層の周囲にある金属パターン１８や第２配線層１５、第２ビア１６、及び第２絶縁層１４がほぼ同じ方向に移動することから、第２ビア１６と金属パターン１８や第２配線層１５との接合界面は変形が少なくなり、微小なビア径の第２ビア１６であっても接合界面での破断を効果的に防止することも実現できる。
【００４６】
第２配線層１５は、ＬＳＩ回路層１２の第１配線層（図１３の１２６）より厚く構成される。第２配線層１５の厚さは、例えば、３〜１２μｍであり、中でも５〜１０μｍが適している。厚さが３μｍ以上であれば、配線抵抗が高くなりＬＳＩ内の電源回路における電気特性が悪化してしまうことがない。厚さが１２μｍ以下であれば、第２配線層１５を覆う第２絶縁層１４の表面に配線層の凹凸を反映した大きなうねりが発生することによる積層数の制限がなくなり、また一方で、表面層１７自体の厚みが増加することによるＬＳＩ全体の反りが抑制される。なお、金属パターン１８の厚さは第２配線層１５と同等であっても良く、また、第２配線層１５より厚くても良い。例えば、金属パターン１８上に絶縁層を設ける場合、絶縁層表面は必ずしも平坦である必要はなく、ＬＳＩ表面に金属パターン１８の凹凸を反映した形状が形成されていても良い。
【００４７】
第２絶縁層１４（パッシベーション膜１３）は、例えば、有機材料で形成されており、例えば、エポキシ樹脂、エポキシアクリレート樹脂、ウレタンアクリレート樹脂、ポリエステル樹脂、フェノール樹脂、ポリイミド樹脂、ＢＣＢ（Benzocyclobutene）、ＰＢＯ（Polybenzoxazole）及びポリノルボルネン樹脂等で形成されている。特に、ポリイミド樹脂及びＰＢＯは、膜強度、引張弾性率及び破断伸び率等の機械的特性が優れているため、高い信頼性を得ることができる。有機材料は、感光性、非感光性のいずれを用いても構わない。第２絶縁層１４に有機材料を用いることで、ＬＳＩを内蔵基板に内蔵した際に金属パターン１８からＬＳＩの内部に掛かる応力を、主に第２絶縁層１４の変形により緩和させ、ＬＳＩ回路層１２への応力伝搬を効果的に低減させることができる。
【００４８】
金属パターン１８の表面は、金属パターン１８の表面に接続される内蔵基板の接続ビアとの接続性を考慮して、例えば、銅、アルミニウム、金、銀及び半田材料からなる群から選択された少なくとも一種の金属及び合金で形成することができる。コストの観点からは、銅のみで構成されることが好ましい。また、金属パターン１８は、複数の層が積層された構成にすることができ、例えば、銅層上にニッケル層と金層が積層され、金層を表面としたものとし、ニッケル層の厚さを３μｍ、金層の厚さを１μｍとすることができる。
【００４９】
なお、図１４では、第２絶縁層１４及び第２配線層１５が各２層で示しているが、これに限定されるものではなく、必要に応じて層数を構成してもよい。また、第２配線層１５が一層で金属パターン１８を構成していても良い。また、図１３では、第１配線層１２６、第１絶縁層１２７をそれぞれ８層として示しているが、これに限定されるものではなく、必要に応じて層数を構成してもよい。
【００５０】
また、第１配線層１２６及び第２配線層１５の材料は、例えば、銅、アルミニウム、ニッケル、金及び銀からなる群から選択された少なくとも一種の金属から構成される。特に、電気抵抗値及びコストの観点から銅が好適である。また、ニッケルは、絶縁材料等の他の材料との界面反応を防止でき、磁性体としての特性を活用したインダクタ又は抵抗配線として使用できる。
【００５１】
表面層１７の第２配線層１５の厚みは、ＬＳＩ回路層１２の第１配線層１２６の２倍以上であるため、少なくとも２倍以上の許容電流量を有している。このため、表面層１７の第２配線層１５において、複数の同じ電圧を用いている電源系配線やグランド系配線を束ねて一つの配線とすることができる。これらの複数配線を一つにまとめることで、ＬＳＩ回路層１２表面に形成される表面層１７の第２配線層１５との電気的接続点数より減らし、さらに金属パターン１８の一部がビア１６との複数の接続点を形成することで、さらに表面端子の数を低減させることができる。
【００５２】
ＬＳＩのＬＳＩ回路層１２における第１配線層１２６の最小デザインルールは、配線幅／配線間隔（Ｌ／Ｓ）＝０．０１μｍ／０．０１μｍであることが好ましく、すなわち、ＬＳＩ配線は、最小配線幅が０．０１μｍ以上であり、最小配線間隔が０．０１μｍ以上であることが好ましい。
【００５３】
表面層１７の第２配線層１１５の最小デザインルールは、Ｌ／Ｓ＝２μｍ／２μｍであることが好ましく、すなわち、第２配線層１１５は、最小配線幅が２μｍ以上であり、最小配線間隔が２μｍ以上であることが好ましい。
【００５４】
内蔵基板の内蔵配線（第３配線層）の厚さは、設定した第２配線層の厚さより大きく設定することが好ましい。内蔵基板の内蔵配線の最小デザインルールは、Ｌ／Ｓ＝５μｍ／５μｍであることが好ましく、すなわち、内蔵基板の配線は、最小配線幅が５μｍ以上であり、最小配線間隔が５μｍ以上であることが好ましい。
【００５５】
配線幅と厚みには上記の通り、デザインルール差があり、このため、配線容量や抵抗値に違いが生じる。また、絶縁層に関しても内蔵基板の絶縁層（第３絶縁層）の方が厚くなるため寄生容量も少なく抑えることができる。
【００５６】
電源・グランドを集約する能力は、配線容量が大きく、抵抗値が低くなるほど高まるため、配線幅と厚みには、内蔵基板（第３配線層）＞表面層（第２配線層）＞ＬＳＩ回路層（第１配線層）の関係を満たすことが好ましい。一方で、配線層に挟まれる絶縁層を用いて構成されるキャパシタ（例として電源とグランドの間にて構成するデカップリングキャパシタ）などで容量を得るためには、絶縁層の誘電率が高く、厚みが薄い方が有利となるため、絶縁層の誘電率及び厚みに関して、ＬＳＩ回路層（第１絶縁層）＞表面層（第２絶縁層）＞内蔵基板（第３絶縁層）の関係を満たすことが好ましい。
【００５７】
以上の実施形態例では、ＬＳＩの片面（ＬＳＩ配線層１２が形成された表面側）にのみ金属パターン１８が設けられる構成を示したが、本発明では対向する他面（ＬＳＩ配線層１２が形成された表面側に対向する裏面）にも金属パターン１８’を備える表面層１７’を形成しても良い。図１５（ａ）〜（ｃ）はそれぞれ、図１４に示したＬＳＩ  １Ａ，１Ｃ，１Ｆの変形例を示すもので、裏面にも表面層１７’を形成したＬＳＩ  １Ａ’、１Ｃ’、１Ｆ’の模式的断面図である。表面層１７’における第２配線層１５’、金属パターン１８’は表面層１７における第２配線層１５、金属パターン１８と同一パターンである必要はなく、表面側及び裏面側の内蔵基板の配線の引き出しを考慮して適宜調整すればよい。また、裏面表面層１７’側への電気的接続は、これらの例では基板貫通ビア６０を設けているが、これに限定されず、ＬＳＩの側面に配線層を設けて接続しても良い。接続長が短くなることから、基板貫通ビア６０で接続することが好ましい。このような基板貫通ビア６０を設けて裏面も有効活用することにより、さらに端子数の削減が可能となり、内蔵基板の配線構造の引き回しが容易となる。さらに、放熱性やノイズシールド特性などをさらに向上させることもできる。このような裏面表面層１７’を設ける場合、表面層１７の金属パターン１８と裏面表面層１７’の金属パターン１８’の少なくとも一方が、上記の任意形状若しくは配置パターンであればよい。また、金属パターン１８，１８’の露出形態（凸状に露出、凹状に露出又は未露出）は、同一である必要はなく、表面側及び裏面側に形成する内蔵基板の配線構造を考慮して適宜選択すればよい。
【００５８】
最後に、本発明に係るＬＳＩ内蔵基板のその他の例を示す。図１６は、内蔵配線層を多層に形成した場合を示している。図中、２１〜２６は第１〜第６内蔵絶縁層を、３１〜３６は第１〜第６内蔵配線層を、４１〜４５は接続ビアを、５１はパッシベーション膜、５２は外部基板に搭載するためのボールグリッドを示す。この例では、６層の配線層を有する場合を説明しているが、これは、多層配線とすることで、ＬＳＩからファンアウトしているものである。図５で説明したように、本発明に係るＬＳＩ  １Ａ等を用いることで、従来のアレイ状端子を有するＬＳＩ  １を用いる場合と比較して、１層又は２層以上の配線層の削減が可能である。
【００５９】
第１〜第６内蔵絶縁層２１〜２６は、例えば、感光性又は非感光性の有機材料を用いて形成することができる。有機材料としては、例えば、エポキシ樹脂、エポキシアクリレート樹脂、ウレタンアクリレート樹脂、ポリエステル樹脂、フェノール樹脂、ポリイミド樹脂、ＢＣＢ（Benzocyclobutene）、ＰＢＯ（Polybenzoxazole）及びポリノルボルネン樹脂等を適用することができる。また、これら樹脂群から選ばれる少なくとも１種の樹脂を、ガラスクロスやアラミド繊維などで形成された織布や不織布に含浸させた材料を用いてもよい。また、これら樹脂群から選ばれる樹脂等やケイ素樹脂に、無機フィラーや有機フィラーを含ませたものを用いてもよい。もちろん、これらに限定されるものではなく、無機材料を含め、本発明の趣旨を逸脱しない範囲において種々のものを適用することができる。
【００６０】
ＬＳＩ  １Ａは、接着層を設けて固定することができ、例えば、ダイアタッチメントフィルム（ＤＡＦ；Die Attachment Film）と呼ばれる半硬化樹脂や、エポキシ樹脂、ポリイミド樹脂、ＢＣＢ(benzocyclobutene)、ＰＢＯ(polybenzoxazole)などの樹脂ペースト、あるいは銀ペーストなどが好適である。無論、これらに限定されない。
【００６１】
接続ビア４１は、第１内蔵絶縁層２１の表面からＬＳＩ１の金属パターン１８（不図示）まで貫通するビアホールに、導電体が充填されたものである。接続ビア４１は、例えば、レーザにより第１内蔵絶縁層２１にビアホールを形成し、第１内蔵配線層３１の形成と同時に形成することができる。また、図１１に示したように、金属パターン１８の一部をポスト電極とすることにより、これを接続ビア４１として好適に適用することができる。
【００６２】
第１内蔵配線層〜第６内蔵配線層３１〜３６は、例えば、銅、銀、金、ニッケル、アルミニウム、チタン、モリブデン、タングステン、及びパラジウムからなる群から選択された少なくとも１種の金属、若しくはこれらを主成分とする合金、あるいは導電性フィラーを含有する樹脂から成る導電性樹脂などが好適であるが、これらに限定されない。電気抵抗値及びコストの観点からは、銅により形成することが望ましい。
【００６３】
各内蔵配線層の厚み、幅、配線間隔等は、前記したようなデザインルールに従って適宜設定される。
【００６４】
次に、ＬＳＩ内蔵基板の製造方法の一例について図１７（ａ）〜図１８（ｇ）の製造工程断面図を用いつつ説明する。
【００６５】
まず、支持体５０の主面上に第４内蔵配線層３４を形成する（図１７（ａ）参照）。そして支持体５０及び第６内蔵配線層３４を第４内蔵絶縁層２４により被覆する（図１７（ｂ）参照）。支持体５０としては、樹脂、金属、ガラス、半導体、セラミック等のいずれか又はそれらの組み合わせたものを用いることができる。また、ＬＳＩ１Ａを搭載する位置を明確にするために、支持体５０上に位置マーク（不図示）を適宜設けてもよい。
【００６６】
次に、本発明に係るＬＳＩ  １Ａを用意する。そして、支持体５０の所定の位置の上層に、ＬＳＩ  １Ａを搭載する（図１７（ｂ）参照）。その後、第４内蔵絶縁層２４及びＬＳＩ  １Ａを被覆するように第１内蔵絶縁層２１を形成する（図１７（ｃ）参照）。ＬＳＩ  １Ａの支持体５０上への搭載は、フェースアップの状態で半導体搭載機を用いて行う。
【００６７】
第１内蔵絶縁層２１は、ＬＳＩ  １Ａを埋設するように形成する。また、ＬＳＩ  １Ａ周囲に配される第１内蔵絶縁層２１は、ガラスクロスなどで補強した樹脂層からなる補強層を含んでいても良く、そのような補強層を含む場合は、ＬＳＩ  １Ａ搭載部を事前にパンチ抜きなどにより開口したものを貼り合わせた後、充填樹脂で充填して第１内蔵絶縁層２１を形成しても良い。
【００６８】
続いて、第１内蔵絶縁層２１の表面から、ＬＳＩ  １Ａの金属パターン１８（不図示）の表面まで貫通するビアホール４１Ａを設ける。同時に、第１内蔵絶縁層２１の表面から、第４内蔵配線層３４の表面まで貫通するビアホール４２Ａを形成する（図１７（ｄ）参照）。例えば、レーザ加工法を用いてビアホール４１Ａ，４２Ａを形成することができる。図１１に示したＬＳＩ  １Ｅのようにポスト電極１８Ａを形成したＬＳＩを使用する場合は、ビアホール４１Ａの形成は不要となる。また、図１２に示したＬＳＩ  １Ｆのように、金属パターン１８が素子表面に露出していない場合は、素子表面の表面絶縁層も貫通するように、ビアホール４１Ａを形成する。ビアホール４１Ａは、従来のアレイ状グリッドを有するＬＳＩの場合と異なり、使用する本発明に係るＬＳＩの金属パターン１８の配置情報に基づいて、例えば、Ｘ−Ｙステージ上での位置合わせを行いつつ、レーザ照射などにより配線引き出しが容易となる位置にビアホール４１Ａを形成すればよい。
【００６９】
次に、ビアホール４１Ａ，４２Ａの内部に導体を形成し、第１内蔵絶縁層２１上に第１内蔵配線層３１を形成する（図１８（ｅ）参照）。ビアホール４１Ａに導体を充填することにより接続ビア４１が、ビアホール４２Ａに導体を充填することにより第１内蔵絶縁層貫通ビア４２が形成される。
【００７０】
さらに、第１内蔵絶縁層２１及び第１内蔵配線層３１を第２内蔵絶縁層２２で被覆し、接続ビア４３、第２内蔵配線層３２を同様に形成する。さらに、第２内蔵絶縁層２２及び第２内蔵配線層３２を第３内蔵絶縁層２３で被覆し、接続ビア４４、第３内蔵配線層３３を同様に形成する（図１８（ｅ）参照）。
【００７１】
その後、支持体５０を除去する。支持体５０の除去は、銅合金である支持体の場合、アルカリ性のウェットエッチング液を用いて実施することができる。
【００７２】
支持体５０を除去した後、第４内蔵配線層３４上に第５内蔵絶縁層２５、接続ビア４５，第５内蔵配線層３５，第６内蔵絶縁層２６，接続ビア４６，第６内蔵配線層３６を上記と同様に形成する（図１８（ｆ）参照）。
【００７３】
最後に、第６内蔵配線層３６上に開口部を有するソルダーレジストなどパッシベーション膜５１を形成し、パッシベーション膜５１側において、第６内蔵配線層３６と接続するＢＧＡなどのボールグリッド５２を形成する。上記工程等を経て、図１８（ｇ）に示すＬＳＩ内蔵基板が製造される。
【符号の説明】
【００７４】
１  集積回路素子（ＬＳＩ）
１Ａ〜１Ｆ  本発明に係るＬＳＩ
１１  半導体基板
１２  ＬＳＩ回路層
１３  パッシベーション膜
１４  第２絶縁層
１５  第２配線層
１６  端子下接続ビア
１７  表面層
１８  金属パターン
２  内蔵絶縁層
２１  第１内蔵絶縁層
２２  第２内蔵絶縁層
２３  第３内蔵絶縁層
２４  第４内蔵絶縁層
２５  第５内蔵絶縁層
２６  第６内蔵絶縁層
３  内蔵配線層
３１  第１内蔵配線層
３２  第２内蔵配線層
３３  第３内蔵配線層
３４  第４内蔵配線層
３５  第５内蔵配線層
３６  第６内蔵配線層
４  接続ビア
４１  素子接続ビア
４２  内蔵絶縁層貫通ビア
４３〜４５  配線層間接続ビア
５１  パッシベーション膜
５２  ボールグリッド
５０  支持基板
６０  基板貫通ビア
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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