(57)【特許請求の範囲】
【請求項１】
各画素に設けられた光電変換領域と、
各画素の前記光電変換領域に対して設けられたトランジスタと、
前記光電変換領域と前記トランジスタとを分離する、第１導電型の分離領域と、
前記光電変換領域と、前記トランジスタと、前記第１導電型の分離領域とが内部に形成された、第１導電型のウェル領域と、
前記第１導電型の分離領域上に形成され、前記第１導電型のウェル領域を一定電位に固定する電位を供給するコンタクト部と、
前記コンタクト部と前記光電変換領域との間の前記第１導電型の分離領域内に、前記第１導電型の分離領域の表面から深さ方向に延びて形成され、前記第１導電型の分離領域と比較して充分に高い不純物濃度を有する、第１導電型の不純物領域とを含み、
前記トランジスタが、転送トランジスタと増幅トランジスタとを少なくとも含み、
前記転送トランジスタ以外は複数の画素の前記光電変換領域に対して共通に形成され、
前記第１導電型の不純物領域が、前記トランジスタの第２導電型の領域と、前記コンタクト部とを囲むパターンを含む、平面パターンで形成されている
固体撮像素子。
【請求項２】
前記第１導電型の不純物領域が、前記トランジスタの第２導電型の領域のうち、浮遊拡散領域に接続された第２導電型の領域と、前記コンタクト部との間を通る、パターンをさらに含む、平面パターンで形成されている、請求項１に記載の固体撮像素子。
【請求項３】
前記トランジスタの第２導電型の領域のうちの、電源に接続された第２導電型の領域が、前記コンタクト部の両側に対向して配置されている、請求項１に記載の固体撮像素子。
【請求項４】
各画素に設けられた光電変換領域と、
各画素の前記光電変換領域に対して設けられたトランジスタと、
前記光電変換領域と前記トランジスタとを分離する、第１導電型の分離領域と、
前記光電変換領域と、前記トランジスタと、前記第１導電型の分離領域とが内部に形成された、第１導電型のウェル領域と、
前記第１導電型の分離領域上に形成され、前記第１導電型のウェル領域を一定電位に固定する電位を供給するコンタクト部と、
前記コンタクト部と前記光電変換領域との間の前記第１導電型の分離領域内に、前記第１導電型の分離領域の表面から深さ方向に延びて形成され、前記第１導電型の分離領域と比較して充分に高い不純物濃度を有する、第１導電型の不純物領域とを含み、
前記トランジスタが、転送トランジスタと増幅トランジスタとを少なくとも含み、
前記転送トランジスタ以外は複数の画素の前記光電変換領域に対して共通に形成され、
前記コンタクト部の両側にそれぞれ対向して配置された、前記トランジスタの第２導電型の領域と、
前記第１導電型の分離領域のうち、前記コンタクト部の両側にそれぞれ対向して配置された２つの前記第２導電型の領域の間の部分を除いた部分上に形成された、絶縁体とをさらに含み、
前記第１導電型の分離領域のうち、前記絶縁体が形成されていない部分に、前記２つの前記第２導電型の領域に接続して、かつ前記コンタクト部を囲む平面パターンで、前記第１導電型の不純物領域が形成されている
固体撮像素子。
【請求項５】
各画素に設けられた光電変換領域と、
各画素の前記光電変換領域に対して設けられ、転送トランジスタと増幅トランジスタとを少なくとも含み、前記転送トランジスタ以外は複数の画素の前記光電変換領域に対して共通に形成されている、トランジスタと、
前記光電変換領域と前記トランジスタとを分離する、第１導電型の分離領域と、
前記光電変換領域と、前記トランジスタと、前記第１導電型の分離領域とが内部に形成された、第１導電型のウェル領域と、
前記第１導電型の分離領域上に形成され、前記第１導電型のウェル領域を一定電位に固定する電位を供給するコンタクト部と、
前記コンタクト部と前記光電変換領域との間の前記第１導電型の分離領域内に形成された、前記コンタクトから注入される少数キャリアに対するバリアとを含み、
前記バリアは、前記第１導電型の分離領域内に、前記コンタクト部と前記トランジスタの第２導電型の領域とを囲んで形成され、第２導電型の不純物が導入されていることにより、前記第１導電型の分離領域と比較して低いポテンシャルを有する領域である
固体撮像素子。
【請求項６】
請求項１〜請求項５のいずれか１項に記載の固体撮像素子と、
入射光を集光する集光光学部と、
前記固体撮像素子で光電変換されて得られた信号を処理する信号処理部とを含む
撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像素子、及び固体撮像素子を備えた、カメラ等の撮像装置に係わる。
【背景技術】
【０００２】
半導体を用いた固体撮像素子（イメージセンサー）としては、半導体のｐｎ接合を利用したフォトダイオードを光電変換素子として備えた構成が知られている。
このような固体撮像素子は、デジタルカメラ、ビデオカメラ、監視用カメラ、複写機、ファクシミリ等、多くの機器に搭載されている。
そして、このような固体撮像素子には、周辺回路も含めてＣＭＯＳプロセスで製造される、いわゆるＣＭＯＳ型固体撮像素子が多く用いられている。
【０００３】
ＣＭＯＳ型固体撮像素子の構成の一例の概略構成図（ブロック図）を、図２０に示す。
図２０に示すように、同一の半導体基板上に、マトリックス状に配置された光電変換を行う複数の画素５１、この画素５１から信号を取り出す垂直信号線５２、垂直選択回路５３、水平選択／信号処理回路５４、出力回路５５とを備えている。図中５６は、撮像領域である。
【０００４】
図２０のＣＭＯＳ型固体撮像素子の単位画素の回路構成図を、図２１に示す。
図２１に示すように、単位画素は、光電変換素子であるフォトダイオードＰＤ、転送トランジスタ６１、リセットトランジスタ６２、増幅トランジスタ６３、選択トランジスタ６４、垂直信号線６５、浮遊容量領域ＣFDを備えている。
リセットトランジスタ６２、転送トランジスタ６１、選択トランジスタ６４は、それぞれ、リセットラインＲＳＴ、転送ラインＴＸ、水平選択ラインＳＥＬに接続されており、図２０の垂直選択回路５３からのパルス信号により駆動される。
フォトダイオードＰＤは、その一端がグランドに接続されており、入射した光を光電変換により電子（或いは正孔）に変換して蓄える。フォトダイオードＰＤは、転送トランジスタ６１を介して浮遊容量領域（フローティングディフュージョン領域）ＣFDに接続されており、転送ラインＴＸをオンにすることで、フォトダイオードＰＤからの電荷が浮遊容量領域ＣFDに転送される。
浮遊容量領域ＣFDは、増幅トランジスタ６３のゲート電極に接続されており、さらに選択トランジスタ６４を通じて垂直信号線６５に接続されている。垂直信号線６５には、複数の単位画素が接続されており、ある特定の垂直信号線６５に接続された選択トランジスタ６４をオンにすることにより、所望のフォトダイオードからの信号が出力される。垂直信号線６５は、定電圧でバイアスされたトランジスタ（定電流源）６６に接続されており、増幅トランジスタ６３と合わせて、いわゆるソースフォロワ回路となっている。
【０００５】
さらに、このＣＭＯＳ型固体撮像素子の単位画素の平面レイアウトの一例を、図２２に示す。
フォトダイオードＰＤやトランジスタを分離するために、それらの周囲には、図示しないが、ｐ型ウェル領域が設けられている。
この例では、多画素化に伴い、従来は画素領域の周辺のみで取っていたウェルコンタクトを、各画素でコンタクトを取るようになっている。即ち、金属配線６９とｐ型ウェル領域とを接続するために、フォトダイオードを含む光電変換領域６７の左上隅に、ウェルコンタクト６８を設けている。
ここで、素子間の分離を絶縁体とｐ型領域とで行っている場合の図２２のＸ−Ｘ’間の断面図を、図２３に示す。図２３では、上方の金属配線層は省略している。
基本的に素子間の分離は絶縁体７６で行っているが、通常は、絶縁体７６の下にｐ型領域７７が形成されている。このｐ型領域７７は、フォトダイオードの表面のｐ＋領域７４と合わせてウェルコンタクト６８に接続されている。
【０００６】
図２３では、素子間分離を絶縁体７６とｐ型領域７７で行っていたが、図２４に同様の断面図を示すように、ｐ型領域７７のみで素子間の分離領域を形成することもできる。
この場合も、図２３の場合と同様に、素子間分離のｐ型領域７７とフォトダイオード上のｐ＋領域７４とが、ウェルコンタクト６８に接続されている。
【０００７】
図２３及び図２４に示したように、素子分離のｐ型領域７７はウェルコンタクト６８に接続されているが、この構成において、ウェルコンタクト６８から少数キャリアである電子ｅ−がｐ型領域７７に注入される問題が知られている（特許文献２を参照）。
図２３及び図２４に矢印で示すように、注入された電子ｅ−がｐ型領域７７内を拡散して、フォトダイオードの光電変換した電子が蓄積されるｎ型領域７３に流入することにより、暗電流となって、画質を劣化させる、という問題があった。
【０００８】
ところで、回路構成図を図２５に示すように、複数のフォトダイオードが、浮遊容量領域ＣFD、増幅トランジスタ６３、選択トランジスタ６４を共有する、いわゆる共有画素構造も、広く用いられている。
図２１では、１つの増幅トランジスタ６３に１つのフォトダイオードＰＤが接続された構成となっていたのに対して、図２５においては、１つの増幅トランジスタ６３に４つのフォトダイオードＰＤ１，ＰＤ２，ＰＤ３，ＰＤ４が接続された構成となっている。即ち、４画素で増幅トランジスタ６３等を共有する構造となっている。なお、転送トランジスタ６１は、画素毎に設けられている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特許第４０７５７７３号明細書
【特許文献２】特開２００６−３２３８５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
増幅トランジスタ等を２画素で共通する構造とした場合の平面レイアウトの一例を、図２６に示す。
図中破線８０で示す範囲において、２つの画素の光電変換領域６７が共通して、浮遊拡散領域ＦＤや増幅トランジスタ６３に接続されている。
【００１１】
図２３及び図２４に示した、電子がフォトダイオードへ流入する問題は、図２６に示すような複数の画素を共有する構成でも、同様に生じるものである。
ここで、画素分離領域が絶縁体とｐ型領域で形成された場合の図２６のＹ−Ｙ’間の断面図を、図２７に示す。また、画素分離領域がｐ型領域のみで形成された場合の図２６のＹ−Ｙ’間の断面図を、図２８に示す。
図２７及び図２８において、光電変換領域６７の表面のｐ＋領域７４とは別に形成されたｐ＋領域７８に、ウェルコンタクト６８が接続されている。各図の左側の選択トランジスタ６４のｎ＋領域７９には、出力コンタクト７０が接続されている。
この場合も、ウェルコンタクト６８から注入された電子ｅ−が、ｐ型領域７７を通り、フォトダイオードのｎ型領域７３に流入することになる。
【００１２】
ウェルコンタクト６８から注入された電子ｅ−がフォトダイオードに流入する様子を示したエネルギーバンド図を、図２９に示す。
ウェルコンタクト６８に接続された部分は、通常ｐ＋領域７８で形成されているが、その周辺のｐ型領域７７は若干ｐ型不純物濃度が薄くなっている。そのため、ウェルコンタクト６８から注入された電子ｅ−は、そのまま障壁なく、図２９中矢印で示すように、フォトダイオードのｎ型領域７３に流入することとなる。
【００１３】
上述した問題の解決のために、本発明においては、ウェルコンタクトから注入された電子のフォトダイオードへの流入を抑制することにより、暗電流の発生を低減して、良好な画質が得られる固体撮像素子を提供するものである。また、この固体撮像素子を備えた撮像装置を提供するものである。
【課題を解決するための手段】
【００１４】
本発明の固体撮像素子は、各画素に設けられた光電変換領域と、各画素の光電変換領域に対して設けられたトランジスタと、光電変換領域とトランジスタとを分離する、第１導電型の分離領域とを含む。
また、光電変換領域と、トランジスタと、第１導電型の分離領域とが内部に形成された、第１導電型のウェル領域を含み、第１導電型の分離領域上に形成され、第１導電型のウェル領域を一定電位に固定する電位を供給するコンタクト部を含む。
さらにまた、コンタクト部と光電変換領域との間の第１導電型の分離領域内に、第１導電型の分離領域の表面から深さ方向に延びて形成され、第１導電型の分離領域と比較して充分に高い不純物濃度を有する、第１導電型の不純物領域を含む。
そして、トランジスタが、転送トランジスタと増幅トランジスタとを少なくとも含み、転送トランジスタ以外は複数の画素の光電変換領域に対して共通に形成されている。
また、第１導電型の不純物領域がトランジスタの第２導電型の領域とコンタクト部とを囲むパターンを含む平面パターンで形成されている構成、もしくは、コンタクト部の両側にそれぞれ対向して配置されたトランジスタの第２導電型の領域と、第１導電型の分離領域のうち、コンタクト部の両側にそれぞれ対向して配置された２つの第２導電型の領域の間の部分を除いた部分上に形成された絶縁体とをさらに含み、第１導電型の分離領域のうち絶縁体が形成されていない部分に、２つの第２導電型の領域に接続して、かつコンタクト部を囲む平面パターンで、第１導電型の不純物領域が形成されている構成である。
【００１５】
本発明の他の固体撮像素子は、各画素に設けられた光電変換領域を含む。
また、各画素の光電変換領域に対して設けられ、転送トランジスタと増幅トランジスタとを少なくとも含み、転送トランジスタ以外は複数の画素の前記光電変換領域に対して共通に形成されている、トランジスタを含む。
また、光電変換領域とトランジスタとを分離する、第１導電型の分離領域を含み、光電変換領域と、トランジスタと、第１導電型の分離領域とが内部に形成された、第１導電型のウェル領域を含む。
さらに、第１導電型の分離領域上に形成され、第１導電型のウェル領域を一定電位に固定する電位を供給するコンタクト部を含む。
さらにまた、コンタクト部と光電変換領域との間の第１導電型の分離領域内に形成された、コンタクトから注入される少数キャリアに対するバリアを含む。
そして、バリアは、第１導電型の分離領域内に、コンタクト部とトランジスタの第２導電型の領域とを囲んで形成され、第２導電型の不純物が導入されていることにより、第１導電型の分離領域と比較して低いポテンシャルを有する領域である。
【００１６】
本発明の撮像装置は、上記本発明の固体撮像素子又は上記本発明の他の固体撮像素子の構成の固体撮像素子と、入射光を集光する集光光学部と、固体撮像素子で光電変換されて得られた信号を処理する信号処理部とを含むものである。
【００１７】
上述の本発明の固体撮像素子の構成によれば、コンタクト部と光電変換領域との間の第１導電型の分離領域内に、第１導電型の分離領域と比較して充分に高い不純物濃度を有する、第１導電型の不純物領域が形成されている。
これにより、コンタクト部から注入される少数キャリア（電子或いは正孔）に対して、第１導電型の不純物領域がバリアとして作用して、少数キャリアが光電変換領域に流入することを抑制又は防止することが可能になる。
従って、少数キャリアの光電変換領域への流入に起因する暗電流の発生を、抑制又は防止することが可能になる。
【００１８】
上述の本発明の他の固体撮像素子の構成によれば、コンタクト部と光電変換領域との間の第１導電型の分離領域内に形成された、コンタクトから注入される少数キャリアに対するバリアが形成されている。
このバリアによって、少数キャリアが光電変換領域に流入することを抑制又は防止することが可能になる。
従って、少数キャリアの光電変換領域への流入に起因する暗電流の発生を、抑制又は防止することが可能になる。
【００１９】
上述の本発明の撮像装置の構成によれば、上記本発明の固体撮像素子又は上記本発明の他の固体撮像素子の構成の固体撮像そしを備えているので、少数キャリアの光電変換領域への流入に起因する暗電流の発生を、抑制又は防止することが可能になる。
【発明の効果】
【００２０】
上述の本発明によれば、少数キャリアの光電変換領域への流入に起因する暗電流の発生を抑制又は防止することが可能になるため、高画質な撮像装置を実現することができる。
【図面の簡単な説明】
【００２１】
【図１】本発明の第１の実施の形態の固体撮像素子の概略構成図（要部の平面図）である。
【図２】図１の固体撮像素子の画素の回路構成図である。
【図３】図１の要部の拡大図である。
【図４】図１のＡ−Ａ’間の断面図である。
【図５】図３のＢ−Ｂ’間の断面図である。
【図６】図５の断面におけるエネルギーバンド図である。
【図７】本発明の第２の実施の形態の固体撮像素子の概略構成図（要部の平面図）である。
【図８】図７のウェルコンタクト付近の拡大図である。
【図９】本発明の第３の実施の形態の固体撮像素子の概略構成図（要部の平面図）である。
【図１０】図９のＣ−Ｃ’間の断面図である。
【図１１】本発明の第４の実施の形態の固体撮像素子の概略構成図（要部の平面図）である。
【図１２】図１１のＤ−Ｄ’間の断面図である。
【図１３】本発明の第５の実施の形態の固体撮像素子の概略構成図（要部の平面図）である。
【図１４】図１３のＥ−Ｅ’間の断面図である。
【図１５】本発明の第６の実施の形態の固体撮像素子の概略構成図（要部の平面図）である。
【図１６】図１５の構成の一部を変更した構成を示す図である。
【図１７】本発明の第７の実施の形態の撮像装置の概略構成図（ブロック図）である。
【図１８】Ａはシミュレーションを行った構造の図であり、Ｂは図１８ＡのＺ−Ｚ’におけるポテンシャル図である。
【図１９】ポテンシャルバリアの大きさと、ｐ＋領域に流入する電子数の相対値との関係を示す図である。
【図２０】ＣＭＯＳ型固体撮像素子の構成の一例の概略構成図（ブロック図）である。
【図２１】図２０のＣＭＯＳ型固体撮像素子の単位画素の回路構成図である。
【図２２】ＣＭＯＳ型固体撮像素子の単位画素の平面レイアウトの一例を示す図である。
【図２３】素子間の分離を絶縁体とｐ型領域とで行っている場合の図２２のＸ−Ｘ’間の断面図である。
【図２４】素子間の分離をｐ型領域のみで行っている場合の図２２のＸ−Ｘ’間の断面図である。
【図２５】共有画素構造のＣＭＯＳ型固体撮像素子の回路構成図である。
【図２６】増幅トランジスタ等を２画素で共通する構造とした場合の平面レイアウトの一例を示す図である。
【図２７】画素分離領域が絶縁体とｐ型領域で形成された場合の図２６のＹ−Ｙ’間の断面図である。
【図２８】画素分離領域がｐ型領域のみで形成された場合の図２６のＹ−Ｙ’間の断面図である。
【図２９】ウェルコンタクトから注入された電子がフォトダイオードに流入する様子を示したエネルギーバンド図である。
【発明を実施するための形態】
【００２２】
以下、発明を実施するための最良の形態（以下、実施の形態とする）について説明する。
なお、説明は以下の順序で行う。
１．本発明の概要
２．第１の実施の形態
３．第２の実施の形態
４．第３の実施の形態
５．第４の実施の形態
６．第５の実施の形態
７．第６の実施の形態
８．第７の実施の形態
【００２３】
＜１．本発明の概要＞
具体的な実施の形態の説明に先立ち、本発明の概要について説明する。
【００２４】
本発明の固体撮像素子は、以下の構成とする。
各画素に設けられた光電変換領域と、各画素の光電変換領域に対して設けられたトランジスタと、光電変換領域とトランジスタとを分離する、第１導電型の分離領域とを含む。
また、光電変換領域と、トランジスタと、第１導電型の分離領域とが内部に形成された、第１導電型のウェル領域を含み、第１導電型の分離領域上に形成され、第１導電型のウェル領域を一定電位に固定する電位を供給するコンタクト部を含む。
さらにまた、コンタクト部と光電変換領域との間の第１導電型の分離領域内に、第１導電型の分離領域の表面から深さ方向に延びて形成され、第１導電型の分離領域と比較して充分に高い不純物濃度を有する、第１導電型の不純物領域を含む。
【００２５】
本発明の他の固体撮像素子は、以下の構成とする。
各画素に設けられた光電変換領域を含む。
また、各画素の光電変換領域に対して設けられ、転送トランジスタと増幅トランジスタとを少なくとも含み、転送トランジスタ以外は複数の画素の前記光電変換領域に対して共通に形成されている、トランジスタを含む。
また、光電変換領域とトランジスタとを分離する、第１導電型の分離領域を含み、光電変換領域と、トランジスタと、第１導電型の分離領域とが内部に形成された、第１導電型のウェル領域を含む。
さらに、第１導電型の分離領域上に形成され、第１導電型のウェル領域を一定電位に固定する電位を供給するコンタクト部を含む。
さらにまた、コンタクト部と光電変換領域との間の第１導電型の分離領域内に形成された、コンタクトから注入される少数キャリアに対するバリアを含む。
【００２６】
本発明の固体撮像素子は、上述した構成とすることにより、コンタクト部から注入される少数キャリア（電子或いは正孔）に対して、第１導電型の不純物領域がバリアとして作用する。本発明の他の固体撮像素子は、上述した構成とすることにより、コンタクト部から注入される少数キャリア（電子或いは正孔）に対して、バリアが形成されている。
このため、少数キャリアが光電変換領域に流入することを抑制又は防止することが可能になる。
従って、少数キャリアの光電変換領域への流入に起因する暗電流の発生を抑制又は防止することが可能になる。
そして、本発明の撮像装置は、上記本発明の固体撮像素子又は上記本発明の他の固体撮像素子の構成の固体撮像素子と、入射光を集光する集光光学部と、固体撮像素子で光電変換されて得られた信号を処理する信号処理部とを含む構成とする。これにより、少数キャリアの光電変換領域への流入に起因する暗電流の発生を抑制又は防止することが可能になるため、高画質な撮像装置を実現することができる。
【００２７】
本発明の原理について、シミュレーション結果を用いて説明する。
シミュレーションを行った構造の図を、図１８Ａに示す。
図１８Ａに示すように、左のｐ領域と、右の高不純物濃度のｐ＋領域とを接合した構造とした。
まず、電子をｐ領域に配置し、少数キャリアとして拡散をさせる。このとき、緩和時間は充分に長いと仮定する。
図１８ＡのＺ−Ｚ’におけるポテンシャル図を、図１８Ｂに示す。
図１８Ｂに示すように、ｐ領域とその右側のｐ＋領域との間には、電子に対するポテンシャルバリアが形成される。そして、ポテンシャルバリアの大きさを０ｍｅＶから７５ｍｅＶまで変えて、それぞれシミュレーションを行い、ｐ＋領域に電子がどのくらい入ってきたかによって、ポテンシャルバリアの効果を確認した。
【００２８】
シミュレーションの結果として、ポテンシャルバリアの大きさと、ｐ＋領域に流入する電子数の相対値との関係を、図１９に示す。
図１９より、ポテンシャルバリアが無い場合（０ｍｅＶ）の電子流入量を１としたとき、３０ｍｅＶでは約０．７倍、６０ｍｅＶでは約０．５倍に、電子の流入が抑えられている。
【００２９】
これらのバリアに相当するｐ＋領域とｐ領域との濃度差を考えた場合、Ｓｉの真性準位とｐ型の擬フェルミ準位の差と不純物濃度の関係は、下記式（１）となる。
Ｅｉ−Ｅfp＝ｋＢＴln（ＮＡ／ｎｉ）    （１）
ここで、ＥｉはＳｉの真性準位、Ｅfpはｐ型Ｓｉの擬フェルミ準位、ｋＢはボルツマン定数、Ｔは温度（Ｋ）、ＮＡは不純物密度、ｎｉはＳｉの真性密度を、それぞれ示す。
【００３０】
この式（１）より計算すると、Ｔ＝３００Ｋにおいては、不純物の濃度を５倍に変化させると約４２ｍｅＶのバリアを形成し、不純物の濃度を１桁増加させると約６０ｍｅＶのバリアを形成することがわかる。
この結果と図１９の結果とを合わせると、ｐ＋領域の濃度を１桁増加させることにより、そこに流入する電子の量を約半分に減少させることができることがわかる。
【００３１】
上述したシミュレーションは、第１導電型の不純物領域をバリアとして形成した構成について説明した。
第１導電型の分離領域と比較して低いポテンシャルを有する領域をバリアとして形成した構成においても、同様に、ポテンシャルバリアの大きさに対応して、流入する電子の量を減少させることができる。
【００３２】
＜２．第１の実施の形態＞
続いて、本発明の具体的な実施の形態を説明する。
本発明の第１の実施の形態の固体撮像素子の概略構成図（要部の平面図）を、図１に示す。図１は、固体撮像素子の撮像領域の一部（縦２画素×横４画素）の平面図を示している。
なお、固体撮像素子の全体構成は、図２０に示した構成と同様とすることができる。
【００３３】
図１に示すように、各画素において、フォトダイオードを含む光電変換領域１７が形成されている。上の行の画素の光電変換領域１７と下の行の画素の光電変換領域１７との間に、リセットトランジスタ１２、増幅トランジスタ１３、選択トランジスタ１４の３つのトランジスタが連続して一組に形成されている。
これら３つのトランジスタ１２，１３，１４の２つの組同士の中間の位置に、ウェルコンタクト１８が形成されている。
【００３４】
また、左右や前後に隣接する画素の光電変換領域１７の間には、ｐ型の分離領域５が形成されている。
画素の光電変換領域１７は、転送トランジスタ１１の転送ゲートＴＧを介して、フローティングディフュージョン領域（浮遊拡散領域）ＦＤに接続されている。フローティングディフュージョン領域ＦＤは、破線で示す配線により、増幅トランジスタ１３のゲート及びリセットトランジスタ１２のｎ＋領域６に接続されている。
そして、左右にある２つの画素の光電変換領域１７が共通して、フローティングディフュージョン領域ＦＤ、増幅トランジスタ１３、リセットトランジスタ１２に接続されている。
【００３５】
転送トランジスタ１１は、光電変換領域１７で光電変換された電荷を、フローティングディフュージョン領域ＦＤに転送する。
リセットトランジスタ１２は、フローティングディフュージョン領域ＦＤ内の電荷を排出して、フローティングディフュージョン領域ＦＤをリセットする。
増幅トランジスタ１３は、そのゲートがフローティングディフュージョン領域ＦＤに接続されており、フローティングディフュージョン領域ＦＤ内の電荷の量に対応して、信号電圧を増幅する。
選択トランジスタ１４は、選択ラインＳＥＬからの電圧供給でオン状態となったときに、増幅トランジスタ１３で増幅した信号電圧を、垂直信号線１５に送る。
【００３６】
さらに、図１の固体撮像素子の画素の回路構成図を、図２に示す。
図２に示すように、光電変換素子であるフォトダイオードＰＤ１，ＰＤ２、転送トランジスタ１１、リセットトランジスタ１２、増幅トランジスタ１３、選択トランジスタ１４、垂直信号線１５、浮遊容量領域ＣFDを備えている。
リセットトランジスタ１２、転送トランジスタ１１、選択トランジスタ１４は、それぞれ、リセットラインＲＳＴ、転送ラインＴＸ、水平選択ラインＳＥＬに接続され、例えば、図示しない垂直選択回路（図２０を参照）からのパルス信号により駆動される。
フォトダイオードＰＤは、その一端がグランドに接続されており、入射した光を光電変換により電子（或いは正孔）に変換して蓄える。フォトダイオードＰＤ１、ＰＤ２は、転送トランジスタ１１を介して浮遊容量領域（フローティングディフュージョン領域）ＣFDに接続されている。そして、転送ラインＴＸをオンにすることにより、フォトダイオードＰＤ１，ＰＤ２からの電荷が浮遊容量領域ＣFDに転送される。
浮遊容量領域ＣFDは、増幅トランジスタ１３のゲート電極に接続されており、さらに選択トランジスタ１４を通じて垂直信号線１５に接続されている。垂直信号線１５には、複数の単位画素が接続されており、ある特定の垂直信号線１５に接続された選択トランジスタ１４をオンにすることにより、所望のフォトダイオードからの信号が出力される。垂直信号線１５は、定電圧でバイアスされたトランジスタ（定電流源）１６に接続されており、増幅トランジスタ１３と合わせて、いわゆるソースフォロワ回路となっている。
【００３７】
そして、図１に示したように、浮遊容量領域ＣFD、リセットトランジスタ１２、増幅トランジスタ１３、選択トランジスタ１４を、２つの画素で共有する構成になっている。そのため、２つの画素のそれぞれの転送トランジスタ１１が、共通の浮遊容量領域ＣFD、リセットトランジスタ１２、並びに、増幅トランジスタ１３に接続されている。
【００３８】
ウェルコンタクトから光電変換領域までの間にｐ領域だけしかない構成では、ウェルコンタクトから注入された電子が光電変換領域のｎ型領域に入り込み、暗電流となり問題である。
【００３９】
そこで、本実施の形態では、図１及び図１の要部の拡大図である図３に示すように、ウェルコンタクト１８と光電変換領域１７との間に、電子拡散防止領域として、ｐ＋領域２１を形成している。
具体的には、上の行の画素の光電変換領域１７及び下の行の画素の光電変換領域１７と、ウェルコンタクト１８及び３つのトランジスタ１２，１３，１４との間に、横方向に帯状にｐ＋領域２１が形成されている。即ち、３つのトランジスタ１２，１３，１４のｎ＋領域６とウェルコンタクト１８を囲むパターンとした平面パターンで、ｐ＋領域２１が形成されている。
さらに、リセットトランジスタ１２のｎ＋領域６とウェルコンタクト１８との間を通るパターンで、帯状の部分と垂直な縦方向のパターンとした平面パターンで、ｐ＋領域２１が形成されている。
このｐ＋領域２１を形成することにより、画素の光電変換領域１７とウェルコンタクト１８との間にバリアを形成して、電子が光電変換領域１７に流入することを抑制することができる。
【００４０】
なお、ウェルコンタクト１８から発生した電子を捨てる必要があるため、ウェルコンタクト１８の周囲の少なくとも１か所にはバリアを形成せず、ｎ型領域に電子を捨てることができる構造とすることが望ましい。
そこで、本実施の形態では、図１及び図３に示すように、ウェルコンタクト１８の周囲のうち、選択トランジスタ１４のｎ＋領域６の側（図１中左側）には、バリアとなるｐ＋領域２１を形成していない。この選択トランジスタ１４のｎ＋領域６は、図２の回路構成図に示すように、垂直信号線１５に接続されている。
これにより、垂直信号線１５に接続された、選択トランジスタ１４のｎ＋領域６に、電子を捨てることができるようにしている。
【００４１】
このように、図１及び図３では、ウェルコンタクト１８で発生した電子を、垂直信号線１５に接続されたｎ＋領域６に排出している。
これは、ウェルコンタクト１８のリセットトランジスタ１２側にあるｎ＋領域６は、フローティングディフュージョン領域ＦＤに接続されており、発生した電子が暗電流として検出される可能性があるからである。
一方、垂直信号線１５は、出力バッファの後段にあるため、少数の電子が流入しても、影響が少ない。
【００４２】
本実施の形態の構成において、ｐ型の分離領域５の不純物濃度は１×１０１７〜５×１０１８ｃｍ−３程度の濃度であり、バリアとなるｐ＋型領域２１の不純物濃度は１×１０１８〜１×１０２０ｃｍ−３程度である。
このとき、充分なバリアを構成するために、ｐ型の分離領域５の不純物濃度とｐ＋型領域２１の不純物濃度との差は５〜１００倍程度であることが望ましい。
このように、ｐ＋型領域２１は、ｐ型の分離領域５と比較して充分に高い不純物濃度を有する構成とする。
【００４３】
さらにまた、本実施の形態においては、バリアとなるｐ＋領域２１を、画素の光電変換領域１７の境界から少し内側にオフセットして形成している。このことにより、ｐ＋領域２１で形成したバリアと光電変換領域１７との間の電界が必要以上に大きくなることを防ぐことができるので、暗電流を低減することができる。
【００４４】
さらに、図１のＡ−Ａ’間の断面図を、図４に示す。
図４に示すように、半導体基板１上に形成された、不純物濃度の薄いｐ型ウェル領域２内に、光電変換領域１７と、トランジスタのｎ＋領域６と、ｐ型の分離領域５とが形成されている。
ｐ型の分離領域５の上に、コンタクト部として、ウェルコンタクト１８が形成されている。そして、このウェルコンタクト１８を通じて電位を供給することにより、ｐ型ウェル領域２を一定電位に固定することができる。ｐ型の分離領域５のウェルコンタクト１８の下の部分には、コンタクト抵抗を低減するためのｐ＋領域７が形成されている。
【００４５】
そして、ウェルコンタクト１８の下のｐ＋領域７と、ｎ型の電荷蓄積領域３及びｐ＋の正電荷蓄積領域４から成る光電変換領域１７との間のｐ型の分離領域５内に、バリアとなるｐ＋領域２１が形成されている。
このバリアとなるｐ＋領域２１は、光電変換領域１７への電子の流入を防ぐために、ｐ型の分離領域５の表面から深さ方向に延びて、ある程度深くまで形成されている。バリアとなるｐ＋領域２１の深さは、各領域の構成（サイズ、レイアウト等）にもよるが、１００ｎｍから１μｍ程度で形成することができる。
また、選択トランジスタ１４のｎ＋領域６上に、垂直信号線１５と接続されるコンタクト２０が形成されている。
なお、図４では、ｐ型の分離領域５と同じ深さまで、バリアとなるｐ＋領域２１を形成しているが、必ずしもこれらの領域５，２１が同じ深さではなくてもよく、一方の領域が他方の領域と比較して、深くても、浅くても、どちらでも構わない。
【００４６】
また、同様に、図３のＢ−Ｂ’間の断面図を、図５に示す。
図５に示すように、ウェルコンタクト１８の下のｐ＋領域７と、フローティングディフュージョン領域ＦＤに接続された、リセットトランジスタ１２のｎ＋領域６との間に、バリアとなるｐ＋領域２１が形成されている。これにより、ｐ＋領域２１でブロックされて、ウェルコンタクト１８で発生した電子ｅ−がフローティングディフュージョン領域ＦＤに流れ込むことがない。
この図５の断面におけるエネルギーバンド図を、図６に示す。
本実施の形態では、ウェルコンタクト１８と光電変換領域１７の間に、バリアとなるｐ＋領域２１を形成しているため、ウェルコンタクト１８から注入された少数キャリアである電子ｅ−が、バリアによって、光電変換領域１７に注入されにくくなる。そして、この電子ｅ−は、バリアが形成されていない側にある、垂直信号線１５に接続されたｎ＋領域６に排出されることとなる。
【００４７】
なお、本実施の形態において、図１の横方向の帯状のｐ＋領域２１と、縦方向のｐ＋領域２１とは、同一のマスクを用いて同時に形成しても良く、それぞれ別のマスクを用いて順次形成しても良い。
後者の形成方法の場合には、それぞれのｐ＋領域２１の濃度は、同一であっても、若干異なっていても、どちらでも構わない。
【００４８】
＜３．第２の実施の形態＞
本発明の第２の実施の形態の固体撮像素子の概略構成図（要部の平面図）を、図７に示す。また、図７のウェルコンタクト付近の拡大図を、図８に示す。
【００４９】
本実施の形態では、ウェルコンタクト１８と光電変換領域１７との間にのみ、バリアとなるｐ＋領域２１を形成している。
即ち、第１の実施の形態ではｐ＋領域２１が形成されていた、リセットトランジスタ１２のｎ＋領域６とウェルコンタクト１８との間には、ｐ＋領域２１が形成されていない。
これにより、図８に矢印で示すように、ウェルコンタクト１８から発生した電子ｅ−がウェルコンタクト１８の左右両側のｎ＋領域６に流れる。
その他の構成は、図１〜図５に示した第１の実施の形態と同様であるので、同一符号を付して、重複説明を省略する。
【００５０】
本実施の形態では、リセットトランジスタ１２のｎ＋領域６とウェルコンタクト１８との間に、ｐ＋領域２１が形成されていない。このため、リセットトランジスタ１２のｎ＋領域６から、配線を通じて、フローティングディフュージョン領域ＦＤに電子ｅ−が入るおそれがある。
しかし、フローティングディフージョン領域ＦＤは、読み出す前にリセット動作が入るために、電子が流入する影響は、光電変換領域１７程は大きくない。
【００５１】
本実施の形態では、バリアとなるｐ＋領域２１の平面パターンを横方向の帯状のパターンのみとした、シンプルな構造にしたことにより、第１の実施の形態の構成と比較して、不純物注入を行うためのマスクを簡単な構造にすることができる。
これにより、製造工程を簡略化することや、マスクを形成しやすくすることが、可能になる。特に、多画素化が進んで画素間の間隔が短くなると、バリアとなるｐ＋領域２１の幅も狭くなり、複雑な形状のマスクを形成することが難しくなるため、本実施の形態の構成が有効になる。
【００５２】
＜４．第３の実施の形態＞
本発明の第３の実施の形態の固体撮像素子の概略構成図（要部の平面図）を、図９に示す。また、図９のＣ−Ｃ’間の断面図を、図１０に示す。
【００５３】
本実施の形態では、画素領域内のトランジスタの配置を変更することによって、ウェルコンタクト１８の近くに、ウェルコンタクト１８の両側に対向するように、電源（ＶＤＤ）に接続されたｎ＋型領域６を配置している。
即ち、第１の実施の形態では３つのトランジスタ１２，１３，１４を連続した１組に配置していたのに対して、本実施の形態では、図９に示すように、リセットトランジスタ１２を他の２つのトランジスタ１３，１４とは独立して配置している。さらに、リセットトランジスタ１２及び増幅トランジスタ１３の２つのｎ＋型領域６のうち、それぞれの電源ライン（ＶＤＤ）に接続されたｎ＋型領域６が、ウェルコンタクト１８の側に配置されている。
また、本実施の形態では、各行の画素について、各行の画素の光電変換領域１７の上側のリセットトランジスタ１２と、各行の画素の光電変換領域１７の下側の増幅トランジスタ１３及び選択トランジスタ１４を接続している。そのため、破線で示す配線の位置が、第１の実施の形態の図１とは異なっている。
そして、バリアとなるｐ＋領域２１は、図７に示した第２の実施の形態と同様に、ウェルコンタクト１８と光電変換領域１７との間のみに、横方向の帯状の平面パターンに形成している。
その他の構成は、図７及び図８に示した第２の実施の形態と同様であるので、同一符号を付して、重複説明を省略する。
【００５４】
本実施の形態では、上述した構成としたことにより、ウェルコンタクト１８から注入された電子は、ウェルコンタクト１８の左右両側にそれぞれ配置された、電源ラインに接続されたｎ＋型領域６に排出される。
従って、ウェルコンタクト１８から注入された電子は、フローティングディフュージョン領域ＦＤには流れ込まないので、第２の実施の形態に比べて、より暗電流を低減することができる。
【００５５】
＜５．第４の実施の形態＞
本発明の第４の実施の形態の固体撮像素子の概略構成図（要部の平面図）を、図１１に示す。また、図１１のＤ−Ｄ’間の断面図を、図１２に示す。
【００５６】
本実施の形態では、画素の光電変換領域１７等の間を分離する分離領域として、絶縁体８とその下のｐ型の分離領域５とを用いている。絶縁体８は、ｐ型の分離領域５上を覆って形成されている。
本実施の形態でも、第３の実施の形態と同様に、ウェルコンタクト１８と光電変換領域１７との間のみ、横方向の帯状の平面パターンに、バリアとなるｐ＋領域２１を形成している。
その他の構成は、図９及び図１０に示した第３の実施の形態と同様であるので、同一符号を付して、重複説明を省略する。
【００５７】
バリアとなるｐ＋領域２１は、絶縁体８を形成する前に、不純物注入により形成しても良く、絶縁体８を形成した後に、絶縁体８越しに不純物注入を行って形成しても良い。
【００５８】
本実施の形態では、リセットトランジスタ１２を独立して形成し、かつ、ウェルコンタクト１８の左右両側に、それぞれ電源ラインに接続されたｎ＋領域６を配置している。
これに対して、第１の実施の形態と同様に、３つのトランジスタ１２，１３，１４が一組に形成された構成としても良い。
【００５９】
本実施の形態では、バリアとなるｐ＋領域２１を、横方向の帯状に形成している。
これに対して、第１の実施の形態と同様に、ウェルコンタクト１８の左右の側のうちの一方の側のみにバリアとなるｐ＋領域２１を形成して、他方の側の電源に接続されたｎ＋領域６にのみ電子を排出する構成としても良い。
【００６０】
また、本実施の形態では、トランジスタの配置を第３の実施の形態と同様としている。
これに対して、第１の実施の形態及び第２の実施の形態のトランジスタの配置等、その他のトランジスタとしても良い。
【００６１】
＜６．第５の実施の形態＞
本発明の第５の実施の形態の固体撮像素子の概略構成図（要部の平面図）を、図１３に示す。また、図１３のＥ−Ｅ’間の断面図を、図１４に示す。
【００６２】
本実施の形態においては、図１３及び図１４に示すように、ウェルコンタクト１８とその左右にあるｎ＋領域６との間には、絶縁体８の分離領域を形成していない。
そして、絶縁体８を形成していない部分に、ウェルコンタクト１８を囲って、横方向に帯状に、バリアとなるｐ＋領域２１を形成している。
ウェルコンタクト１８からの電子は、バリアとなるｐ＋領域２１によって光電変換領域１７へ流れることが抑制されるので、ウェルコンタクト１８の左右のｎ＋領域６に排出される。
【００６３】
なお、図１３及び図１４では、ｐ＋領域２１が絶縁体８に接して形成されているが、ｐ＋領域２１が絶縁体８に接していなくても、ウェルコンタクト１８と絶縁体８との間にｐ＋領域２１が形成されていればよい。
【００６４】
本実施の形態では、上述した構成としたことにより、絶縁体８を形成した後に、第１の実施の形態等と同様にして、ｐ＋領域２１を形成することができる。
また、光電変換領域１７から離して、ｐ＋領域２１を配置できるため、暗電流をより低減することができる。
その他の構成（絶縁体８及びｐ＋領域２１以外の構成）は、図１１及び図１２に示した第４の実施の形態と同様であるので、同一符号を付して、重複説明を省略する。
【００６５】
なお、上述の第４の実施の形態及び第５の実施の形態では、絶縁体８の下にｐ型の分離領域５が接していた。
これに対して、例えば、ｐ型の分離領域５のうち、絶縁体８に接する部分（表面部分）に、さらにｐ＋領域を形成することにより、半導体の絶縁体８との界面付近における界面準位の影響（暗電流等）を抑制するようにしてもよい。
【００６６】
＜７．第６の実施の形態＞
本発明の第６の実施の形態の固体撮像素子の概略構成図（要部の平面図）を、図１５に示す。また、図１５の構成の一部を変更した構成を、図１６に示す。
【００６７】
第５の実施の形態までの各実施の形態では、ｐ＋領域２１によって、電子に対するバリアを形成していた。
これに対して、本実施の形態においては、ｐ型の分離領域５と光電変換領域１７との境界よりも内側の分離領域５に、ｎ型の不純物を注入することにより、分離領域５よりも相対的なポテンシャルを低減して、電子に対するバリアを形成する。
例えば、分離領域５の不純物濃度を５×１０１８ｃｍ−３程度とした場合、４×１０１８ｃｍ−３程度のｎ型不純物を注入することにより、ウェルコンタクト１８の周囲と光電変換領域１７の周辺のｐ型の分離領域５との間に、５倍程度の濃度差を作り、バリアを形成することができる。
このｎ型不純物注入は、トランジスタのチャネル部に対して行われる、しきい値調整の不純物注入と兼ねれば、工程を増加することなく、実現することができる。
【００６８】
図１５の構成では、ウェルコンタクト１８の下のｐ＋領域７及びトランジスタ１２，１３，１４のｎ＋領域６を囲む、横方向に延びる帯状の領域２３に、ｎ型不純物注入を行っている。
これにより、帯状の領域２３を周囲の分離領域５よりもポテンシャルを低減させることができるので、ウェルコンタクト１８からの電子を、左右両側のｎ＋領域６に排出することができる。
【００６９】
図１６の構成では、ウェルコンタクト１８の下のｐ＋領域７及びその左のトランジスタ（図１と同じレイアウトでは、選択トランジスタ１４）のｎ＋領域６を囲む領域２４に、ｎ型不純物注入を行っている。右のトランジスタ（図１と同じレイアウトでは、リセットトランジスタ１２）のｎ＋領域６の周囲には、ｎ型不純物を注入していない。
これにより、領域２４を周囲の分離領域５よりもポテンシャルを低減させることができるので、ウェルコンタクト１８からの電子を、左側のｎ＋領域６のみに排出することができる。
なお、ウェルコンタクト１８の左側のどこまでｎ型不純物を注入するかは、図１６には示されていない。例えば、図１と同じレイアウトの場合には、選択トランジスタ１４のゲートのウェルコンタクト１８側の縁や、このゲートの下付近まで注入すれば充分である。
【００７０】
なお、ウェルコンタクトから注入される少数キャリアである、電子に対するバリアの構成は、上述した各実施の形態の構成（ｐ＋領域２１やポテンシャルが低減された領域２３，２４）以外も考えられる。
例えば、ｐ型の分離領域内のウェルコンタクトと光電変換領域との間に、絶縁体によるバリアを形成することや、他の部分と含有元素が異なることによりバンドギャップが大きく異なる領域によるバリアを形成することも、可能である。
【００７１】
上述の各実施の形態では、２つの画素に共通に形成した３つのトランジスタ１２，１３，１４を、各画素行の光電変換領域１７の間に形成していた。複数の画素に共通に形成するトランジスタの位置は、このような行間に限らず、列間、行間及び列間等、その他の配置とすることも可能である。
【００７２】
上述した各実施の形態では、３つのトランジスタ１２，１３，１４を複数の画素で共有していた。
本発明では、１個の画素毎にそれぞれのトランジスタを設けた構成にも、同様に適用することが可能である。
ただし、この構成では、ウェルコンタクトと光電変換領域との距離が比較的近いため、バリアとなるｐ＋領域を形成できるように、画素の平面レイアウトを工夫することが望ましい。
例えば、図２２の構成では、ウェルコンタクト６８が光電変換領域６７にかなり近いので、これらの間にｐ＋領域を形成することが難しい。そこで、絶縁体の分離領域でウェルコンタクトの下のｐ＋領域と光電変換領域とを分離した構成（前記特許文献１の図１４を参照）を採用して、さらに第４の実施の形態と同様に、絶縁体の分離領域の下にバリアとなるｐ＋領域を形成すれば良い。また、ウェルコンタクトと光電変換領域との間隔を図２２の構成よりも拡げて、これらの間にバリアとなるｐ＋領域を形成できるようにしてもよい。
図２２の構成のように、光電変換領域の角にウェルコンタクトがある場合には、例えば、ウェルコンタクトと光電変換領域との間に、Ｌ字形状の平面パターンで、バリアとなるｐ＋領域を形成する。
【００７３】
上述した各実施の形態では、各画素に４つのトランジスタ１１，１２，１３，１４を設けていた。
本発明は、各画素に４つのトランジスタを設けた構成に限定されず、各画素に２つのトランジスタ又は３つのトランジスタを設けた構成をも含む。少なくとも、転送トランジスタと増幅トランジスタとを設ければよい。そして、転送トランジスタは各画素に設けて、転送トランジスタ以外のトランジスタ、即ち、増幅トランジスタ等は複数の画素に対して共通にしてもよい。
【００７４】
上述した各実施の形態では、本発明において、第１導電型をｐ型とし、第２導電型をｎ型とした構成であった。
本発明は、導電型を逆にして、第１導電型をｎ型として、第２導電型をｐ型とした構成も含む。この構成では、光電変換領域の電荷蓄積領域がｐ型となり、ウェルコンタクトの周囲にｎ型の分離領域を形成して、ウェルコンタクトと光電変換領域との間にｎ＋領域を設けることによって、バリアを形成する。
また、本発明において、半導体基板及びウェル領域等、固体撮像素子を形成する半導体材料としては、通常用いられるシリコンに限らず、他の半導体材料も使用することが可能である。
【００７５】
＜８．第７の実施の形態＞
本発明の第７の実施の形態の撮像装置の概略構成図（ブロック図）を、図１７に示す。
【００７６】
図１７に示すように、この撮像装置４０は、レンズ系４１、固体撮像素子（イメージセンサ）４２、ＤＳＰ４３、メモリ４４、表示装置４５、記録装置４６、操作系４７、電源系４８を有する画像撮影システムによって構成されている。
レンズ系４１は、入射光を集光する集光光学系の一形態である。
ＤＳＰ（ディジタル・シグナル・プロセッサ）４３は、固体撮像素子４２で光電変換された信号を処理する信号処理部の一形態である。
固体撮像素子４２としては、上述した各実施の形態の固体撮像素子のように、本発明の構成の固体撮像素子を用いる。
【００７７】
本発明の構成の固体撮像素子を用いて撮像装置４０を構成することにより、暗電流が抑制されるので、高画質な撮像装置４０を実現することができる。
【００７８】
なお、本発明の撮像装置は、図１７に示した構成に限定されることはなく、固体撮像素子を用いる撮像装置であれば、適用することが可能である。
例えば、固体撮像素子は、ワンチップとして形成された形態であってもよいし、撮像部と、信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。
本発明の撮像装置は、例えば、カメラや撮像機能を有する携帯機器等、各種の撮像装置に適用することができる。また、「撮像」の広義の意味として、指紋検出装置等も含む。
【００７９】
本発明は、上述の実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲でその他様々な構成が取り得る。
【符号の説明】
【００８０】
１  半導体基板、２  ｐ型ウェル領域、３  電荷蓄積領域、４  正電荷蓄積領域、５  ｐ型の分離領域、６  ｎ＋領域、７  ｐ＋領域、８  絶縁体、１１  転送トランジスタ、１２  リセットトランジスタ、１３  増幅トランジスタ、１４  選択トランジスタ、１５  垂直信号線、１７  光電変換領域、１８  ウェルコンタクト、２１  （バリアとなる）ｐ＋領域、４０  撮像装置、４１  レンズ系、４２  固体撮像素子、ｅ−  電子、ＦＤ  フローティングディフュージョン領域（浮遊拡散領域）、ＴＧ  転送ゲート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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