(57)【特許請求の範囲】
【請求項１】
複数のマルチレベルセルにマルチビットデータをプレプログラムする段階と、
前記複数のマルチレベルセルの状態グループを示す状態グループコードに基づいて前記複数のマルチレベルセルから前記プレプログラムされたマルチビットデータを読み出す段階と、
前記複数のマルチレベルセルに前記読み出されたマルチビットデータを再プログラムする段階と、を含み、
前記マルチビットデータを前記複数のマルチレベルセルにプレプログラムするように、コントローラが前記マルチビットデータを非揮発性メモリ装置のページバッファ部にロードする段階をさらに含み、
前記ページバッファ部にロードされた前記マルチビットデータに基づいて前記状態グループコードを生成する段階をさらに含み、
前記生成された状態グループコードを前記ページバッファ部に一時的に保存する段階をさらに含む
ことを特徴とする非揮発性メモリ装置のプログラム方法。
【請求項２】
前記状態グループのそれぞれは、非オーバーラップしきい電圧分布の集合に相応する
ことを特徴とする請求項１に記載の非揮発性メモリ装置のプログラム方法。
【請求項３】
前記状態グループの数は、前記複数のマルチレベルセルのオーバーラップされたしきい電圧分布の最大数に基づいて決定される
ことを特徴とする請求項２に記載の非揮発性メモリ装置のプログラム方法。
【請求項４】
各状態グループコードのビット数は、前記状態グループの数に基づいて決定される
ことを特徴とする請求項３に記載の非揮発性メモリ装置のプログラム方法。
【請求項５】
前記状態グループコードを生成する段階は、
前記状態グループコードを生成するように前記ロードされたマルチビットデータのビットにロジック演算を実行する段階を含む
ことを特徴とする請求項１に記載の非揮発性メモリ装置のプログラム方法。
【請求項６】
前記生成された状態グループコードを状態グループコードメモリブロックに保存する段階をさらに含む
ことを特徴とする請求項１に記載の非揮発性メモリ装置のプログラム方法。
【請求項７】
前記状態グループコードメモリブロックは、シングルレベルセルを含む
ことを特徴とする請求項６に記載の非揮発性メモリ装置のプログラム方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、非揮発性メモリ装置に関し、より詳しくは、マルチレベルセルを含む非揮発性メモリ装置及びそのプログラム方法に関する。
【背景技術】
【０００２】
従来のフラッシュメモリ装置は、メモリセルごとに一つのビットデータを保存したが、近来にはメモリセルごとに２ビット以上のデータを保存するフラッシュメモリ装置が開発された。メモリセルごとに１ビットのデータを保存するフラッシュメモリ装置は、単一レベルセル（ｓｉｎｇｌｅ  ｌｅｖｅｌ  ｃｅｌｌ，ＳＬＣ）装置と呼ばれ、メモリセルごとに２ビット以上のデータを保存するフラッシュメモリ装置は、マルチレベルセル（ｍｕｌｔｉ  ｌｅｖｅｌ  ｃｅｌｌ，ＭＬＣ）と呼ばれる。
【０００３】
フラッシュメモリ装置は、各メモリセルを２Ｎ個の互いに異なるしきい電圧分布のうちの一つでプログラムすることによって、メモリセルごとに「Ｎ」ビットのデータを保存することができる。例えば、フラッシュメモリ装置は、各メモリセルを４つの互いに異なる２ビットの状態「１１」、「１０」、「００」、及び「０１」に相応する４つの（２２＝４）の互いに異なるしきい電圧分布のうちの一つでプルグラムすることによってメモリセルごとに２ビットのデータを保存することができる。２Ｎ個の互いに異なるしきい電圧分布を有するメモリセルは、各メモリセルをターンオンさせるのに必要なしきい電圧を結成するための互いに異なる読み出し電圧を利用して読み出されることができる。メモリセルのしきい電圧より大きな読み出し電圧は、メモリセルをターンオンさせることができ、これは前記メモリセルがプログラムされたことを示す。
【０００４】
正確な読み出し動作のために、２Ｎ個のしきい電圧分布は、適正な読み出しマージンほど互いに離隔されるべきである。２つのしきい電圧分布が互いにオーバーラップされるか、または近すぎる場合、１つの分布に属するメモリセルが他の分布に属することと誤って読み出される場合がある。近来には、フラッシュメモリ装置の性能向上のために小さい読み出しマージンが要求されている。さらに、集積度向上のような近来のフラッシュメモリ装置の性能向上は、隣接するメモリセルの間の電気的なカップリングに基づいてしきい電圧分布を広めることができる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】韓国特許０７６６２４１号明細書
【特許文献２】韓国特許０８３６７６２号明細書
【特許文献３】特開２００４−１０３０８９号広報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上述のような問題点を解決するための本発明の一目的は、プログラミング動作を効率的に実行できる非揮発性メモリ装置及びそのプログラム方法を提供することにある。
【課題を解決するための手段】
【０００７】
前記一目的を達成するために、本発明の一実施形態による非揮発性メモリ装置のプログラム方法において、複数のマルチレベルセルにマルチビットデータがプレプログラムされる。前記複数のマルチレベルセルの状態グループを示す状態グループコードに基づいて前記複数のマルチレベルセルから前記プレプログラムされたマルチビットデータが読み出される。前記複数のマルチレベルセルに前記読み出されたマルチビットデータが再プログラムされる。
【０００８】
一実施形態において、前記状態グループのそれぞれは、非オーバーラップしきい電圧分布の集合に相応することができる。
【０００９】
一実施形態において、前記状態グループの数は、前記複数のマルチレベルセルのオーバーラップされたしきい電圧分布の最大数に基づいて決定することができる。
【００１０】
一実施形態において、各状態グループコードのビット数は、前記状態グループの数に基づいて決定されることができる。
【００１１】
一実施形態において、前記マルチビットデータを前記複数のマルチレベルセルにプレプログラムするように、コントローラによって前記マルチビットデータが前記非揮発性メモリ装置のページバッファ部にロードされることができる。
【００１２】
一実施形態において、前記ページバッファ部にロードされた前記マルチビットデータに基づいて前記状態グループコードが生成されることができる。
【００１３】
一実施形態において、前記状態グループコードを生成するように、前記ロードされたマルチビットデータのビットにロジック演算が実行されることができる。
【００１４】
一実施形態において、前記生成された状態グループコードが前記ページバッファ部に一時的に保存されることができる。
【００１５】
一実施形態において、前記生成された状態グループコードが状態グループコードメモリブロックに保存されることができる。
【００１６】
一実施形態において、前記状態グループコードメモリブロックは、シングルレベルセルを含むことができる。
【００１７】
一実施形態において、前記コントローラによって前記状態グループコードが前記ページバッファ部にロードされることができる。
【００１８】
一実施形態において、前記マルチレベルセルに前記マルチビットデータがプレプログラムされた後、前記マルチレベルセルのしきい電圧が確認され、前記確認されたしきい電圧に基づいて前記状態グループコードが生成されることができる。
【００１９】
一実施形態において、前記プレプログラムされたマルチビットデータを読み出すように、前記状態グループコードに従って互いに異なる読み出し電圧を使用して状態グループ別に前記プレプログラムされたマルチビットデータが読み出されることができる。
【００２０】
一実施形態において、前記マルチビットデータをプレプログラムするように、所望のしきい電圧より低いプレプログラム検証電圧が印加され、前記読み出されたマルチビットデータを再プログラムするように、前記所望のしきい電圧と実質的に同一の再プログラム検証電圧が印加されることができる。
【００２１】
前記一目的を達成するための、本発明の一実施形態による非揮発性メモリ装置のプログラム方法において、第１ワードラインに接続された第１複数のマルチレベルセルに第１マルチビットデータがプレプログラムされる。第２ワードラインに接続された第２複数のマルチレベルセルに第２マルチビットデータがプレプログラムされる。前記第１複数のマルチレベルセルの状態グループを示す第１状態グループコードに基づいて前記第１複数のマルチレベルセルから前記プレプログラムされた第１マルチビットデータが読み出される。前記第１複数のマルチレベルセルに前記読み出された第１マルチビットデータが再プログラムされる。
【００２２】
一実施形態において、前記第２ワードラインは、前記第１ワードラインに隣接してもよい。
【００２３】
一実施形態において、前記プレプログラムされた第１マルチビットデータは、前記第２マルチビットデータが前記第２複数のマルチレベルセルにプレプログラムされた後、前記第１複数のマルチレベルセルから読み出されてもよい。
【００２４】
一実施形態において、第３ワードラインに接続された第３複数のマルチレベルセルに第３マルチビットデータがプレプログラムされ、前記第３マルチビットデータが前記第３複数のマルチレベルセルにプレプログラムされた後、第２状態グループコードに基づいて前記第２複数のマルチレベルセルから前記プレプログラムされた第２マルチビットデータ読み出され、前記第２複数のマルチレベルセルに前記読み出された第２マルチビットデータが再プログラムされることができる。
【００２５】
本発明の一実施形態による非揮発性メモリ装置は、複数のマルチレベルセル及び制御回路を含む。前記制御回路は、前記非揮発性メモリ装置が前記複数のマルチレベルセルにマルチビットデータをプレプログラムするプレプログラム動作、前記複数のマルチレベルセルの状態グループを示す状態グループコードに基づいて前記複数のマルチレベルセルから前記プレプログラムされたマルチビットデータを読み出す読み出し動作、及び前記複数のマルチレベルセルに前記読み出されたマルチビットデータを再プログラムする再プログラム動作を実行するように制御することができる。
【００２６】
本発明の一実施形態において、前記状態グループのそれぞれは、非オーバーラップしきい電圧分布の集合に相応することができる。
【発明の効果】
【００２７】
上述のような本発明の実施形態による非揮発性メモリ装置及びそのプログラム方法は、コントローラによるフル・ページデータ再ロードせずに、再プログラム動作を実行することができる。
【００２８】
また、本発明の実施形態による非揮発性メモリ装置及びそのプログラム方法は、再プログラム動作時間を短縮させることができる。
【００２９】
さらに、本発明の実施形態による非揮発性メモリ装置及びそのプログラム方法は、マルチレベルセル間のカップリングによってしきい電圧分布がオーバーラップされてもマルチレベルセルの状態を容易に区分することができる。
【図面の簡単な説明】
【００３０】
【図１】本発明の一実施形態による非揮発性メモリ装置のプログラム方法を示すフローチャート図である。
【図２】プレプログラム動作のとき、マルチレベルセルのしきい電圧分布の例を示す図である。
【図３】読み出し動作のとき、マルチレベルセルのしきい電圧分布の例を示す図である。
【図４】再プログラム動作のとき、マルチレベルセルのしきい電圧分布の例を示す図である。
【図５】読み出し動作のとき、マルチレベルセルのしきい電圧分布の他の例を示す図である。
【図６】本発明の一実施形態による非揮発性メモリ装置を示すブロック図である。
【図７】図６の非揮発性メモリ装置に含まれたメモルセルアレイの一例を示す回路図である。
【図８】図１の非揮発性メモリ装置のプログラム方法の一例を示すフローチャートである。
【図９】図６の非揮発性メモリ装置に含まれたページバッファの一例を示すブロック図である。
【図１０】図６の非揮発性メモリ装置に含まれたページバッファの他の例を示すブロック図である。
【図１１】図６の非揮発性メモリ装置に含まれたページバッファのさらに他の例を示すブロック図である。
【図１２】図６の非揮発性メモリ装置に含まれたメモリセルアレイの一例を示すブロック図である。
【図１３】図６の非揮発性メモリ装置に含まれたロジック回路を示すブロック図である。
【図１４】図１３のロジックの例を示すブロック図である。
【図１５】図１３のロジックの例を示すブロック図である。
【図１６】図６の非揮発性メモリ装置に含まれる非揮発性メモリシステムを示すブロック図である。
【図１７】図１６の非揮発性メモリシステムを含むコンピューティングシステムを示すブロック図である。
【発明を実施するための形態】
【００３１】
本明細書に開示されている本発明の実施形態について、特定の構造的または機能的説明は、単に本発明の実施形態を説明することを目的として例示したことであり、本発明の実施形態は多様な形態で実施することができ、本明細書に説明した実施形態に限定しようとすることと解釈されてはならない。
【００３２】
本発明は多様な変更を加えることができ、様々な形態を有することができるため、特定の実施形態を図面に例示し、本明細書に詳しく説明する。しかし、これは本発明を特定の開示形態に対して限定しようとすることではなく、本発明の思想及び技術範囲に含まれる全ての変更、均等物、ないしは代替物を含むことと理解されるべきである。
【００３３】
第１、第２などの用語は多様な構成要素を説明するにあたって使用することができるが、前記構成要素は前記用語によって限定されてはならない。前記用語は１つの構成要素を他の構成要素と区別する目的で使用することができる。例えば、本発明の権利範囲を逸脱しない範囲内で、第１構成要素を第２構成要素に書き換えることも可能であり、同様に第２構成要素を第１構成要素とすることができる。
【００３４】
ある構成要素が他の構成要素に「連結されて」いるか、または「接続されて」いると言及する場合には、その他の構成要素に直接的に連結されているか、または接続されていることもあるが、中間に他の構成要素が存在することもあると理解されるべきである。反面、ある構成要素が他の構成要素に「直接連結されて」いるか、または「直接接続されて」いると言及する場合には、中間に他の構成要素が存在しないことであると理解されるべきである。構成要素間の関係を説明する別の表現、つまり、「〜間に」と「すぐ〜間に」または「〜に隣接する」と「〜に直接隣接する」なども同様に解釈されるべきである。
【００３５】
本明細書で使用する用語は、単に特定する実施形態を説明するためのものであって、本発明を限定しようとする意図ではない。単数表現は、文脈上明白に異なる意味を有しない限り、複数の表現を含む。本明細書において、「含む」または「有する」などの用語は、明細書上に記載された特徴、数字、段階、動作、構成要素、部分品、またはこれらを組み合わせたものが存在することを指定しようとすることであって、１つまたはそれ以上の別の特徴、数字、段階、動作、構成要素、部分品、またはこれらを組み合わせたものの存在または付加する可能性を予め排除しないことと理解されるべきである。
【００３６】
特別に定義されない限り、技術的または科学的用語を含んで、ここで使用される全ての用語は、本発明に属する技術分野で通常の知識を有する者によって一般的に理解されることと同一意味である。一般的に使用される辞典に定義されている用語と同じ用語は、関連技術の文脈上有する意味と一致する意味であることと解釈されるべきであり、本明細書で明白に定義しなし限り、理想的または過度に形式的な意味で解釈しない。
【００３７】
以下、図面を参照しつつ、本発明の望ましい実施形態をより詳しく説明する。図面上の同一構成要素に対しては同一参照符号を使用し、同一構成要素に対して繰り返される説明は省略する。
【００３８】
図１は、本発明の一実施形態による非揮発性メモリ装置のプログラム方法を示すフローチャート図である。
【００３９】
図１を参照すると、非揮発性メモリ装置のプログラム動作を実行するように、マルチレベルセルにマルチビットデータをプレプログラムする（ステップＳ１１０）。前記マルチビットデータのそれぞれは相応するマルチレベルセルにプログラムされる、少なくとも２ビットで構成される。前記マルチビットデータは、所定の数のビットを含むページ単位で前記マルチレベルセルにプレプログラムされることができる。
【００４０】
一実施形態において、ページのビット数は、フラッシュメモリ装置の共通ワードラインに接続されたメモリセルの数に相応することができる。前記メモリセルには前記メモリセルに接続された共通ワードライン及びビットラインに適当な電圧を印加することによって、１ページのデータがプレプログラムされることができる。前記共通ワードラインに接続された前記メモリセルがマルチレベルセルである場合、前記メモリセルに複数のページがプレプログラムされることができる。例えば、セルごと３ビットを保存するマルチレベルセルで、最下位ビット（ｌｅａｓｔ  ｓｉｇｎｉｆｉｃａｎｔ  ｆｉｔ，ＬＳＢ）に相応する第１ページがプレプログラムされた後、中間ビット（ｃｅｎｔｒａｌ  ｓｉｇｎｉｆｉｃａｎｔ  ｂｉｔ，ＣＳＢ）に相応する第２ページがプレプログラムされ、その後、最上位ビット（ｍｏｓｔ  ｓｉｇｎｉｆｉｃａｎｔ  ｆｉｔ，ＭＳＢ）に相応する第３ページがプレプログラムされることができる。他の実施形態において、前記マルチビットデータの全てのビットが単一動作でプレプログラムされることができる。
【００４１】
前記マルチビットデータがプレプログラムされると、前記マルチレベルセルは、前記マルチビットデータに相応するしきい電圧を有する。例えば、前記マルチビットデータのそれぞれが３ビットを有する場合、前記マルチレベルのそれぞれは、８つのしきい電圧分布（即ち、１つの消去状態及び７つのプログラム状態を含む８つの状態）のうちのいずれか一つの分布（即ち、いずれか一つの状態）に該当するしきい電圧を有することができる。
【００４２】
前記マルチビットデータがプレプログラムされた前記マルチレベルセルのしきい電圧分布は、前記マルチレベルセル間の電気的なカップリング（ｃｏｕｐｌｉｎｇ）によって互いにオーバーラップされることができる。例えば、隣接するマルチレベルセルのフローティングゲートの間の寄生キャパシタンス（ｐａｒａｓｉｔｉｃ  ｃａｐａｃｉｔａｎｃｅ）に起因する容量性カップリングによって前記マルチレベルセルのしきい電圧が変動することができる。このようなしきい電圧変動（ｔｈｒｅｓｈｏｌｄ  ｖｏｌｔａｇｅ  ｓｈｉｆｔ）によって前記しきい電圧分布が広くなり、隣接するしきい電圧分布がオーバーラップされることができる。
【００４３】
前記プレプログラムされたマルチビットデータはオーバーラップされないしきい電圧分布のグループを示す状態グループコードに基づいて前記マルチレベルセルから読み出される（ステップＳ１３０）。前記しきい電圧分布は、互いにオーバーラップしないしきい電圧分布を含む状態グループに分割し、状態グループコードに基づいてマルチレベルセルから前記プレプログラムされたマルチビットデータを読み出すことによって、オーバーラップされたしきい電圧分布が存在しても前記マルチビットデータが復元されることができる。これは、追加的な図面を参照してより詳しく説明する。
【００４４】
前記状態グループコードは、前記マルチビットデータに基づいて前記非揮発性メモリ装置または前記非揮発性メモリ装置に接続されたコントローラから生成することができる。一実施形態において、前記状態グループコードは、前記非揮発性メモリ装置の前記ページバッファ部にロードされた前記マルチビットデータのそれぞれにロジック演算が実行されることによって生成されることができる。他の実施形態において、前記コントローラが前記状態グループコードを生成し、前記生成された状態グループを前記非揮発性メモリ装置にロードすることができる。また他の実施形態において、前記非揮発性メモリ装置は、前記マルチレベルセルに前記マルチビットデータがプレプログラムされた直後、つまり、前記マルチレベルセル間のカップリングによって前記しきい電圧分布がオーバーラップされる前に前記マルチレベルセルのしきい電圧を確認し、前記確認されたしきい電圧に基づいて前記状態グループコードを生成することができる。
【００４５】
前記プレプログラムされたマルチビットデータが正確に読み出された後、前記マルチレベルセルが前記マルチビットデータで再プログラムされる（ステップＳ１５０）。前記再プログラム動作は、一般的に前記プレプログラム動作より高い検証電圧を利用することができる。一実施形態において、このような検証電圧は前記プログラムされるマルチレベルセルの所望のしきい電圧のレベルと実質的に同一なレベルを有することができる。
【００４６】
前記再プログラム動作によって各しきい電圧分布が狭くなることができる。さらに、前記再プログラム動作の間の前記マルチレベルセルのしきい電圧上昇がプレプログラム動作の間のしきい電圧上昇に比べて小さいため、前記再プログラム動作の間、メモリセルの間の電気的なカップリングの影響が減少されることができる。従って、前記再プログラム動作が実行されることによって、前記マルチレベルセルが狭いしきい電圧分布を有することができる。
【００４７】
前記マルチレベルセルの非オーバーラップしきい電圧分布を示す前記状態グループコードを利用することによって、前記非揮発性メモリ装置は前記プレプログラム動作の後、オーバーラップされたしきい電圧分布が存在されても前記マルチレベルセルを正確に読み出すことができる。従って、本発明の一実施形態による非揮発性メモリ装置は、外部の供給源から前記マルチビットデータを再ロードせずとも前記再プログラム動作を実行することができ、これは、前記非揮発性メモリ装置の性能を向上させることができる。
【００４８】
図２は、プレプログラム動作のとき、マルチレベルセルのしきい電圧分布の例を示す図である。図２において、各マルチレベルセルが３ビットのデータを保存する例が図示されている。
【００４９】
図２を参照すると、マルチビットデータの第１ページ（例えば、ＬＳＢデータ）に対する第１ページプレプログラムが実行されると、各マルチレベルセルは、データ「１」に相応するしきい電圧分布（つまり、状態）またはデータ「０」に相応するしきい電圧分布（つまり、状態）を有することができる。この例において、前記データ「１」に相応するしきい電圧分布は消去（ｅｒａｓｅ）された状態のしきい電圧分布であってもよい。
【００５０】
前記マルチビットデータの第２ページ（例えば、ＣＳＢデータ）に対する第２ページプレプログラムが実行されると、前記データ「１」に相応するしきい電圧分布を有するマルチレベルセルは、データ「１１」に相応するしきい電圧分布またはデータ「０１」に相応するしきい電圧分布を有することができ、前記データ「０」に相応するしきい電圧分布を有するマルチレベルセルは、データ「００」に相応するしきい電圧分布またはデータ「１０」に相応するしきい電圧分布を有することができる。
【００５１】
前記マルチビットデータの第３ページ（例えば、ＭＳＢデータ）に対する第３ページプレプログラムが実行されると、前記データ「１１」に相応するしきい電圧分布を有するマルチレベルセルは、データ「１１１」に相応する第１しきい電圧分布Ｅ０またはデータ「０１１」に相応する第２しきい電圧分布Ｐ１を有することができ、前記データ「０１」に相応するしきい電圧分布を有するマルチレベルセルは、データ「００１」に相応する第３しきい電圧分布Ｐ２またはデータ「１０１」に相応する第４しきい電圧分布Ｐ３を有することができ、前記データ「００」に相応するしきい電圧分布を有するマルチレベルセルは、データ「１００」に相応する第５しきい電圧分布Ｐ４またはデータ「０００」に相応する第６しきい電圧分布Ｐ５を有することができ、前記データ「１０」に相応するしきい電圧分布を有するマルチレベルセルは、データ「０１０」に相応する第７しきい電圧分布Ｐ６またはデータ「１１０」に相応する第８しきい電圧分布Ｐ７を有することができる。
【００５２】
前記第３ページプレプログラムは、プレプログラム検証電圧（ＶＰＲＥＶＲＦ１，ＶＰＲＥＶＲＦ２，ＶＰＲＥＶＲＦ３，ＶＰＲＥＶＲＦ４，ＶＰＲＥＶＲＦ５，ＶＰＲＥＶＲＦ６，ＶＰＲＥＶＲＦ７）を利用して実行されることができる。例えば、データ「１１０」が保存されるマルチレベルセルは第７プレプログラム検証電圧ＶＰＲＥＶＲＦ７以上のしきい電圧を有するようにプレプログラムされ、データ「０１０」が保存されるマルチレベルセルは第６プレプログラム検証電圧ＶＰＲＥＶＲＦ６以上のしきい電圧を有するようにプレプログラムされ、データ「０００」が保存されるマルチレベルセルは第５プレプログラム検証電圧ＶＰＲＥＶＲＦ５以上のしきい電圧を有するようにプレプログラムされ、データ「１００」が保存されるマルチレベルセルは第４プレプログラム検証電圧ＶＰＲＥＶＲＦ４以上のしきい電圧を有するようにプレプログラムされ、データ「１０１」が保存されるマルチレベルセルは第３プレプログラム検証電圧ＶＰＲＥＶＲＦ３以上のしきい電圧を有するようにプレプログラムされ、データ「００１」が保存されるマルチレベルセルは第２プレプログラム検証電圧ＶＰＲＥＶＲＦ２以上のしきい電圧を有するようにプレプログラムされ、データ「０１１」が保存されるマルチレベルセルは第１プレプログラム検証電圧ＶＰＲＥＶＲＦ１以上のしきい電圧を有するようにプレプログラムされることができる。
【００５３】
実施形態によると、前記第１ページプレプログラム、前記第２ページプレプログラム、及び前記第３プレプログラムのそれぞれは増加型ステップパルスプログラム（ｉｎｃｒｅｍｅｎｔａｌ  ｓｔｅｐ  ｐｕｌｓｅ  ｐｒｏｇｒａｍ，ＩＳＰＰ）方式で実行されることができる。例えば、データ「１１０」がプレプログラムされるとき、ワードラインに段々増加するプログラム電圧及びプログラムパス確認のための第７プレプログラム検証電圧ＶＰＲＥＶＲＦ７を繰り返して印加してプログラム動作及び検証動作が繰り返して実行されることができる。
【００５４】
図２には前記マルチビットデータの各ビットが順次にプレプログラムされるプレプログラム動作が図示されているが、実施形態に従って、前記マルチビットデータの全てのビットが同時にプレプログラムされることができる。また、図２にはグレー配列（ｇｒａｙ  ｏｒｄｅｒｉｎｇ）方式でマルチビットデータがしきい電圧分布に割当てられるプレプログラム動作が図示されているが、実施形態に従ってマルチビットデータは、バイナリ配列（ｂｉｎａｒｙ  ｏｒｄｅｒｉｎｇ）方式でしきい電圧分布に割当てられることができる。
【００５５】
図３は、読み出し動作のとき、マルチレベルセルのしきい電圧分布の例を示す図である。
【００５６】
図３を参照すると、前記マルチレベルセルは、カップリングによってプレプログラム動作の直後より広くなったしきい電圧分布を有する。隣接するマルチレベルセルのフローティングゲートの間の寄生キャパシタンスに起因する容量性カップリングによって図３のしきい電圧分布は図２のしきい電圧分布より広くなることができる。
【００５７】
このように、しきい電圧分布が広くなるにつれ、隣接するしきい電圧分布が互いにオーバーラップされることができる。例えば、第２しきい電圧分布Ｐ１は、第３しきい電圧分布Ｐ２とオーバーラップされることができる。このような、隣接するしきい電圧分布の間のオーバーラップは、従来の非揮発性メモリ装置で読み出し動作のとき、エラーを発生させることがある。しかし、本発明の一実施形態においては、状態グループコードに基づいて状態グループ別で読み出し動作が実行されることによって、前記プレプログラムされたデータが正確に読み出されることができる。
【００５８】
前記読み出し動作を実行するために、しきい電圧分布（Ｅ０，Ｐ１，Ｐ２，Ｐ３，Ｐ４，Ｐ５，Ｐ６，Ｐ７）は互いにオーバーラップしないしきい電圧分布を含む状態グループＧＲＯＵＰ１、ＧＲＯＵＰ２に分割される。例えば、第１〜第８しきい電圧分布（Ｅ０，Ｐ１，Ｐ２，Ｐ３，Ｐ４，Ｐ５，Ｐ６，Ｐ７）を第１状態グループＧＲＯＵＰ１及び第２状態グループＧＲＯＵＰ２に分割することができる。第１状態グループＧＲＯＵＰ１は互いにオーバーラップされない第１しきい電圧分布Ｅ０、第３しきい電圧分布Ｐ２、第５しきい電圧分布Ｐ４、及び第７しきい電圧分布Ｐ６を含み、第２状態グループＧＲＯＵＰ２は互いにオーバーラップされない第２しきい電圧分布Ｐ１、第４しきい電圧分布Ｐ３、第６しきい電圧分布Ｐ５、及び第８しきい電圧分布Ｐ７を含むことができる。
【００５９】
各状態グループコードのビット数は、状態グループの数によって決定されることができる。例えば、前記状態グループの数が２である場合、前記各状態グループコードのビット数は１であり、前記状態グループの数が３または４である場合、前記各状態グループコードのビット数は２であることができる。また、前記状態グループの数は、いずれか一つの領域でオーバーラップされたしきい電圧分布の最大数によって決定されることができる。図２に示した実施形態において、最大２つのしきい電圧分布がオーバーラップされるため、前記状態グループの数は２であることができる。
【００６０】
図３の前記読み出し動作は、前記状態グループコードに基づいて前記状態グループ別で実行することができる。状態グループコードの値が「１」の第１状態グループＧＲＯＵＰ１に相応するマルチレベルセルに対する第１読み出し動作が実行され、状態グループコードの値が「０」の第２状態グループＧＲＯＵＰ２に相応するマルチレベルセルに対する第２読み出し動作が実行されることができる。前記第１読み出し動作のとき、状態グループコード「１」を有するマルチレベルセルのみが読み出され、状態グループコード「０」を有するメモリセルは無視されることができる。これと類似に、前記第２読み出し動作のとき、前記状態グループコード「０」を有するマルチレベルセルのみが読み出され、状態グループコード「１」を有するメモリセルは無視されることができる。
【００６１】
前記第１読み出し動作の間、選択されたワードラインに複数の第１リード電圧（ＶＲＥＡＤ１−１，ＶＲＥＡＤ１−２，ＶＲＥＡＤ１−３）が順次に印加されることによって第１状態グループＧＲＯＵＰ１に相応するマルチレベルセルのそれぞれが第１しきい電圧分布Ｅ０、第３しきい電圧分布Ｐ２、第５しきい電圧分布Ｐ４、及び第７しきい電圧分布Ｐ６のうちのいずれかの分布を有するかを確認することができる。また、前記第２読み出し動作の間、前記選択されたワードラインに複数の第２リード電圧（ＶＲＥＡＤ２−１，ＶＲＥＡＤ２−２，ＶＲＥＡＤ２−３）が順次に印加されることによって第２状態グループＧＲＯＵＰ２に相応するマルチレベルセルのそれぞれが第２しきい電圧分布Ｐ１、第４しきい電圧分布Ｐ３、第６しきい電圧分布Ｐ５、及び第８しきい電圧分布Ｐ７のうちのいずれかの分布を有することかを確認することができる。実施形態に従って、第１リード電圧（ＶＲＥＡＤ１−１，ＶＲＥＡＤ１−２，ＶＲＥＡＤ１−３）及び第２リード電圧（ＶＲＥＡＤ２−１，ＶＲＥＡＤ２−２，ＶＲＥＡＤ２−３）が選択されたワードラインに印加される順は多様に変更されることができる。
【００６２】
このように、前記状態グループコードに基づいて読み出し動作を実行することによって、前記マルチレベルセル間のカップリングによってしきい電圧分布がオーバーラップされても前記マルチレベルセルにプレプログラムされた前記マルチビットデータが正確に読み出されることができる。
【００６３】
図４は、再プログラム動作のとき、マルチレベルセルのしきい電圧分布の例を示す図である。
【００６４】
図４を参照すると、前記マルチレベルセルから読み出されたマルチビットデータが前記マルチレベルセルに再プログラムされて前記マルチレベルセルがカップリングの影響を受けるしきい電圧分布より狭い第１〜第８しきい電圧分布（Ｅ０，Ｐ１，Ｐ２，Ｐ３，Ｐ４，Ｐ５，Ｐ６，Ｐ７）を有することができる。前記再プログラム動作は、再プログラム検証電圧（ＶＲＥＶＲＦ１，ＶＲＥＶＲＦ２，ＶＲＥＶＲＦ３，ＶＲＥＶＲＦ４，ＶＲＥＶＲＦ５，ＶＲＥＶＲＦ６，ＶＲＥＶＲＦ７）を利用して実行されることができる。例えば、第８しきい電圧分布Ｐ７を有するマルチレベルセルは、第７再プログラム検証電圧ＶＲＥＶＲＦ７以上のしきい電圧を有するように再プログラムされることができる。
【００６５】
実施形態に従って、前記再プログラム動作は、ＩＳＰＰ方式で実行されることができる。例えば、第８しきい電圧分布Ｐ７を有するマルチレベルセルが再プログラムされるとき、ワードラインに段々増加するプログラム電圧及びプログラムパス確認のための第７再プログラム検証電圧ＶＲＥＶＲＦ７を繰り返して印加してプログラム動作及び検証動作が繰り返して実行されることができる。
【００６６】
再プログラム検証電圧（ＶＲＥＶＲＦ１，ＶＲＥＶＲＦ２，ＶＲＥＶＲＦ３，ＶＲＥＶＲＦ４，ＶＲＥＶＲＦ５，ＶＲＥＶＲＦ６，ＶＲＥＶＲＦ７）のそれぞれは、図２のプレプログラム検証電圧（ＶＰＲＥＶＲＦ１，ＶＰＲＥＶＲＦ２，ＶＰＲＥＶＲＦ３，ＶＰＲＥＶＲＦ４，ＶＰＲＥＶＲＦ５，ＶＰＲＥＶＲＦ６，ＶＰＲＥＶＲＦ７）のうち、相応するプレプログラム検証電圧より高いことができる。例えば、第１再プログラム検証電圧ＶＲＥＶＲＦ１は、第１プレプログラム検証電圧ＶＰＲＥＶＲＦ１より高いことができる。所望のしきい電圧より低いしきい電圧に相応するプレプログラム 検証電圧（ＶＰＲＥＶＲＦ１，ＶＰＲＥＶＲＦ２，ＶＰＲＥＶＲＦ３，ＶＰＲＥＶＲＦ４，ＶＰＲＥＶＲＦ５，ＶＰＲＥＶＲＦ６，ＶＰＲＥＶＲＦ７）を利用してプレプログラム動作を実行し、前記所望のしきい電圧と実質的に同一な再プログラム検証電圧（ＶＲＥＶＲＦ１，ＶＲＥＶＲＦ２，ＶＲＥＶＲＦ３，ＶＲＥＶＲＦ４，ＶＲＥＶＲＦ５，ＶＲＥＶＲＦ６，ＶＲＥＶＲＦ７）を利用して前記再プログラム動作を実行することができる。これによって、前記プレプログラム動作が効率的に実行されることができ、前記再プログラム動作によって前記マルチレベルセルが前記所望のしきい電圧を有することができる。他の実施形態において、前記プレプログラム動作は、前記再プログラム検証電圧と実質的に同一なプレプログラム検証電圧を利用して実行することができる。
【００６７】
前記再プログラム動作が実行されることによって、各しきい電圧分布の幅が狭くなることができる。再プログラム動作の間の前記マルチレベルセルのしきい電圧の上昇がプレプログラム動作の間のしきい電圧上昇に比べて小さいため、前記再プログラム動作の後、しきい電圧分布は前記プレプログラム動作の後より、前記カップリングの影響を小さく受ける。従って、前記再プログラム動作が実行されることによって、前記マルチレベルセルが狭いしきい電圧分布を有することができる。
【００６８】
前記マルチレベルセルの非オーバーラップしきい電圧分布を示す前記状態グループコードを利用することによって、前記非揮発性メモリ装置は前記プレプログラム動作の後、オーバーラップされたオーバーラップされたしきい電圧分布が存在しても前記マルチレベルセルを正確に読み出すことができる。従って、本発明の一実施形態による非揮発性メモリ装置は、外部の供給源から前記マルチビットデータを再ロードしなくても、前記再プログラム動作を実行することができ、これは、前記非揮発性メモリ装置の性能を向上させることができる。
【００６９】
図５は、読み出し動作のとき、マルチレベルセルのしきい電圧分布の他の例を示す図である。
【００７０】
図５には、前記マルチレベルセルに４ビットのデータが保存されるときの前記読み出し動作のとき、前記しきい電圧分布の実施形態が図示されている。図５を参照すると、前記マルチレベルセルは、カップリングによってプレプログラム動作の直後より広くなったしきい電圧分布（Ｅ０，Ｐ１，Ｐ２，Ｐ３，Ｐ４，Ｐ５，Ｐ６，Ｐ７，Ｐ８，Ｐ９，Ｐ１０，Ｐ１１，Ｐ１２，Ｐ１３，Ｐ１４，Ｐ１５）を有する。前記マルチレベルセルのしきい電圧分布（Ｅ０，Ｐ１，Ｐ２，Ｐ３，Ｐ４，Ｐ５，Ｐ６，Ｐ７，Ｐ８，Ｐ９，Ｐ１０，Ｐ１１，Ｐ１２，Ｐ１３，Ｐ１４，Ｐ１５）は互いにオーバーラップされることができる。
【００７１】
マルチレベルセルのしきい電圧分布（Ｅ０，Ｐ１，Ｐ２，Ｐ３，Ｐ４，Ｐ５，Ｐ６，Ｐ７，Ｐ８，Ｐ９，Ｐ１０，Ｐ１１，Ｐ１２，Ｐ１３，Ｐ１４，Ｐ１５）は互いにオーバーラップされないしきい電圧分布を含む状態グループ（ＧＲＯＵＰ１，ＧＲＯＵＰ２，ＧＲＯＵＰ３，ＧＲＯＵＰ４）に分割される。例えば、第１〜第１６しきい電圧分布（Ｅ０，Ｐ１，Ｐ２，Ｐ３，Ｐ４，Ｐ５，Ｐ６，Ｐ７，Ｐ８，Ｐ９，Ｐ１０，Ｐ１１，Ｐ１２，Ｐ１３，Ｐ１４，Ｐ１５）が第１状態グループＧＲＯＵＰ１、第２状態グループＧＲＯＵＰ２、第３状態グループＧＲＯＵＰ３、第４状態グループＧＲＯＵＰ４に分割されることができる。
【００７２】
第１状態グループＧＲＯＵＰ１は、互いにオーバーラップされない第１しきい電圧分布Ｅ０、第５しきい電圧分布Ｐ４、第９しきい電圧分布Ｐ８、及び第１３しきい電圧分布Ｐ１２を含み、第２状態グループＧＲＯＵＰ２は、互いにオーバーラップされない第２しきい電圧分布Ｐ１、第６しきい電圧分布Ｐ５、第１０しきい電圧分布Ｐ９、及び第１４しきい電圧分布Ｐ１３を含み、第３状態グループＧＲＯＵＰ３は、互いにオーバーラップされない第３しきい電圧分布Ｐ２、第７しきい電圧分布Ｐ６、第１１しきい電圧分布Ｐ１０、及び第１５しきい電圧分布Ｐ１４を含み、第４状態グループＧＲＯＵＰ４は、互いにオーバーラップされない第４しきい電圧分布Ｐ３、第８しきい電圧分布Ｐ７、第１２しきい電圧分布Ｐ１１、及び第１６しきい電圧分布Ｐ１５を含むことができる。
【００７３】
状態グループ（ＧＲＯＵＰ１，ＧＲＯＵＰ２，ＧＲＯＵＰ３，ＧＲＯＵＰ４）には状態グループコードが割当てられることができる。例えば、第１状態グループＧＲＯＵＰ１には状態グループコード「１１」が割当てられ、第２状態グループＧＲＯＵＰ２には状態グループコード「０１」が割当てられ、第３状態グループＧＲＯＵＰ３には状態グループコード「００」が割当てられ、第４状態グループＧＲＯＵＰ４には状態グループコード「１０」が割当てられることができる。前記状態グループのそれぞれのビット数は、状態グループの数によって決定されることができ、前記状態グループの数はいずれか１つの領域でオーバーラップされたしきい電圧分布の最大数によって形成されることができる。図５に示す例において、最大４つのしきい電圧分布がオーバーラップされているため、オーバーラップされないしきい電圧分布を含むため、４つの状態グループが必要になり、前記状態グループコードは２ビットを有することができる。
【００７４】
前記読み出し動作は、前記状態グループ別で実行されることができる。つまり、前記状態グループに基づいて各状態グループに対する読み出し動作が独立的に実行されることができる。例えば、第１状態グループＧＲＯＵＰ１に対する読み出し動作のとき、前記選択されたワードラインにリード電圧が印加されたとき、状態グループコード「１１」のマルチレベルセルのみからデータが読み出され、前記状態グループコード「０１」、「００」、または「１０」のセルは無視されることができる。
【００７５】
このように、前記状態グループコードに基づいて読み出し動作を実行することによって、前記マルチレベルセル間のカップリングによってしきい電圧分布がオーバーラップされても前記マルチレベルセルにプレプログラムされた前記マルチビットデータが正確に読み出されることができる。
【００７６】
図５には、４つの状態グループが必要な例が図示されているが、オーバーラップされたしきい電圧の数は、セル間の間隔、ＩＳＰＰの回数、プログラム電圧の増加分、または他の要因によって変更されることができる。
【００７７】
図６は、本発明の一実施形態による非揮発性メモリ装置を示すブロック図である。
【００７８】
図６を参照すると、非揮発性メモリ装置２００は、メモリセルアレイ２１０、ページバッファ部２２０、列デコーダ２３０、電圧生成器２４０、及び制御回路２５０を含む。
【００７９】
メモリセルアレイ２１０は、ワードライン及びビットラインに接続されたマルチレベルセルを含む。前記マルチレベルセルのそれぞれは、２ビット以上を有するマルチビットデータを保存することができる。前記マルチレベルセルにはプレプログラム動作、読み出し動作、及び再プログラムが実行されてマルチビットデータがプログラムされることができる。
【００８０】
前記マルチビットデータは、所望のしきい電圧より低いプレプログラム検証電圧を利用してプレプログラムされることができる。前記プレプログラムの後、マルチレベルセルのしきい電圧分布は隣接するメモリセル間の電気的なカップリングによってオーバーラップされることができる。互いにオーバーラップしないしきい電圧を含む状態グループを示す状態グループコードに基づいて前記マルチレベルセルから前記プレプログラムされたマルチビットデータが読み出されることができる。前記マルチレベルセルが前記所望のしきい電圧と実質的に同一のしきい電圧を有するように、前記読み出されたマルチビットデータが再プログラム検証電圧を利用して再プログラムされることができる。
【００８１】
ページバッファ部２２０は、非揮発性メモリ装置２００の動作モードに応じて記入ドライバまたは感知増幅器として動作することができる。例えば、ページバッファ部２２０は、読み出しモードで感知増幅器として動作し、記入モードで記入ドライバとして動作することができる。ページバッファ部２２０は、前記ビットラインに接続された複数のページバッファ２２１を含むことができる。各ページバッファ２２１は、１つのマルチビットデータ及び相応するマルチレベルセルの状態グループを示す１つの状態グループコードを保存することができる。各ページバッファ２２１は相応するビットラインに接続されたデータラッチを含むことができる。前記データラッチは、前記マルチビットデータを一時的に保存することができる。
【００８２】
一実施形態において、前記データラッチのうち、少なくとも１つのデータラッチにはコントローラから受信された状態グループコードが一時的に保存できる。一例において、前記マルチビットデータがページバッファ２２０にロードされるとき、前記少なくとも１つのデータラッチに前記コントローラから受信された状態グループコードが一時的に保存されることができる。他の実施形態において、前記プレプログラム動作の間、前記プレプログラム検証電圧を利用して前記マルチレベルセルにプレプログラムされた前記マルチビットデータが検証されるとき、前記少なくとも１つのデータラッチに前記コントローラから受信された状態グループコードが一時的に保存されることができる。
【００８３】
他の実施形態において、状態グループコードが前記プレプログラム動作の直後、前記相応するビットラインに接続されたマルチレベルセルのしきい電圧に基づいて生成され、前記データラッチのうち、少なくとも１つのデータラッチには前記しきい電圧に基づいて生成された状態グループコードが一時的に保存されることができる。
【００８４】
さらに他の実施形態において、前記ページバッファのそれぞれは、前記データラッチに一時的に保存された前記ビットにロジック演算を実行して前記相応するビットラインに接続されたマルチレベルセルの状態グループコードを生成するロジック回路をさらに含むことができる。前記ページバッファのそれぞれは、前記ロジック回路から生成された前記状態グループコードを一時的に保存する少なくとも１つの状態グループコードラッチをさらに含むことができる。
【００８５】
列デコーダ２３０は、ローアドレスに応答してワードラインを選択することができる。列デコーダ２３０は電圧生成器２４０から提供されるワードライン電圧を選択及び非選択されたワードラインに伝達する。プログラム動作のとき、列デコーダ２３０は、選択されたワードラインにプログラム電圧を伝達し、非選択されたワードラインにパス電圧を伝達することができる。
【００８６】
電圧生成器２４０は、制御回路２５０の制御に従ってプログラムのためのプログラム電圧、パス電圧、プレプログラム検証電圧、再プログラム検証電圧、及び読み出し電圧のようなワードライン電圧を生成することができる。一実施形態において、前記プログラム電圧は、ＩＳＳＰ電圧であってもよい。前記プレプログラム検証電圧は、前記再プログラム検証電圧より低くてもよい。
【００８７】
制御回路２５０は、前記コントローラから提供される前記マルチビットデータをメモリセルアレイ２１０にプログラムするためにページバッファ部２２０、列デコーダ２３０及び電圧生成器２４０を制御することができる。制御回路２５０は、前記マルチレベルセルに前記マルチビットデータをプレプログラムし、前記状態グループコードに基づいて前記マルチレベルセルから前記プレプログラムされたマルチビットデータを読み出し、前記マルチレベルセルに前記読み出されたマルチビットデータを再プログラムするように列デコーダ２３０、電圧生成器２４０、及びページバッファ部２２０を制御することができる。例えば、制御回路２５０は、プログラム動作のときに選択されたワードラインに前記プログラム電圧、前記プレプログラム検証電圧または前記再プログラム検証電圧を印加し、非選択されたワードラインにパス電圧が印加されるように列デコーダ２３０及び電圧生成器２４０を制御することができる。
【００８８】
非揮発性メモリ装置２００は、前記プレプログラム動作の後、前記状態グループコードに基づいて前記読み出し動作を実行する。それに従って、非揮発性メモリ装置２００は、再プログラムのために外部のコントローラによってフルページデータが再ロードされずとも、再プログラム動作を実行することができ、再プログラム動作時間を短縮させることができる。
【００８９】
図７は、図６の非揮発性メモリ装置に含まれたメモルセルアレイの一例を示す回路図である。
【００９０】
図７を参照すると、メモリセルアレイ２１０は、ストリング選択トランジスタ２１１、接地選択トランジスタ２１２、及びマルチレベルセル２１３を含む。
【００９１】
ストリング選択トランジスタ２１１は、ビットラインＢＬ１，ＢＬＭに接続し、接地選択トランジスタ２１２は、共通ソースラインＣＳＬに接続されることができる。ストリング選択トランジスタ２１１と接地選択トランジスタ２１２との間にはマルチレベルセル２１３が直列で接続されることができる。同一行に配列されたマルチレベルセル２１３の制御ゲートは対応されるワードライン（ＷＬ１，ＷＬ２，ＷＬ３，ＷＬＮ−１，ＷＬＮ）に共通で接続されることができる。ストリング選択トランジスタ２１１は、ストリング選択ラインＳＳＬを通じて印加される電圧によって制御され、接地選択トランジスタ２１２は、接地選択ラインＧＳＬを通じて印加される電圧によって制御されることができる。マルチレベルセル２１３は 対応されるワードライン（ＷＬ１，ＷＬ２，ＷＬ３，ＷＬＮ−１，ＷＬＮ）を通じて印加される電圧によって制御されてもよい。マルチレベルセル２１３にはマルチビットデータがプログラムされてもよい。
【００９２】
図８は、図１の非揮発性メモリ装置のプログラム方法の一例を示すフローチャート図である。この実施形態においては、下記のワードラインに接続されたマルチレベルセルにプレプログラム動作が実行された後、現在ワードラインに接続されたマルチレベルセルに読み出し動作及び再プログラム動作が実行される。
【００９３】
図７及び図８を参照すると、第１ワードラインＷＬ１に接続されたマルチレベルセルに第１マルチビットデータがプレプログラムされる。第１ワードラインＷＬ１に接続されたマルチレベルセルに対する読み出し動作及び再プログラム動作が実行される前に、第２ワードラインＷＬ２に接続されたマルチレベルセルに第２マルチビットデータがプレプログラムされる（ステップＳ３１０）。
【００９４】
一実施形態において、前記プレプログラム動作は、前記マルチビットデータの互いに異なるレベル（例えば、ＬＳＢページ、ＣＳＢページなど）をプレプログラムするページプレプログラム動作を含んでもよい。１つのワードラインに対するページプレプログラム動作の間に隣接するワードラインに対するページプレプログラム動作が実行されることができる。例えば、第１ワードラインＷＬ１に接続されたマルチレベルセルの第１ページプレプログラム、第２ワードラインＷＬ２に接続されたマルチレベルセルの第１ページプレプログラム、第１ワードラインＷＬ１に接続されたマルチレベルセルの第２ページプレプログラム、第３ワードラインＷＬ３に接続されたマルチレベルセルの第１ページプレプログラム、第２ワードラインＷＬ２に接続されたマルチレベルセルの第２ページプレプログラム、及び第１ワードラインＷＬ１に接続されたマルチレベルセルの第３ページプレプログラム順に第１ワードラインＷＬ１に接続されたマルチレベルセルに対するプレプログラム動作が実行されてもよい。第１ワードラインＷＬ１に接続されたマルチレベルセルに対するプレプログラム動作の後、第４ワードラインＷＬ４に接続されたマルチレベルセルの第１ページプレプログラム、第３ワードラインＷＬ３に接続されたマルチレベルセルの第２ページプレプログラム、及び第２ワードラインＷＬ２に接続されたマルチレベルセルの第３ページプレプログラム順に第２ワードラインＷＬ２に接続されたマルチレベルセルに対するプレプログラム動作が実行されることができる。
【００９５】
第２ワードラインＷＬ２に接続されたマルチレベルセルに対するプレプログラム動作の後、第１ワードラインＷＬ１に接続されたマルチレベルセルから前記第１マルチビットデータが読み出され（ステップＳ３２０）、第１ワードラインＷＬ１に接続されたマルチレベルセルに前記読み出された第１マルチビットデータが再プログラムされる（ステップＳ３３０）。
【００９６】
第１ワードラインＷＬ１に接続されたマルチレベルセルに対する読み出し動作及び再プログラム動作が実行された後、第３ワードラインＷＬ３に接続されたマルチレベルセルに第３マルチビットデータがプレプログラムされる（ステップＳ３１０）。第３ワードラインＷＬ３に接続されたマルチレベルセルに対するプレプログラム動作が実行された後、第２ワードラインＷＬ２に接続されたマルチレベルセルから前記第２マルチビットデータが読み出され(ステップＳ３２０)、第２ワードラインＷＬ２に接続されたマルチレベルセルに前記読み出された第２マルチビットデータが再プログラムされる（ステップＳ３３０）。これと類似な方式で、ワードライン（ＷＬ１，ＷＬ２，ＷＬ３，ＷＬＮ−１，ＷＬＮ）に接続されたマルチレベルセル２１３にマルチビットデータがプログラムされることができる。
【００９７】
このように、前記ワードラインに接続されるマルチレベルセルにプレプログラム動作が実行された後、現在ワードラインに接続されたマルチレベルセルに読み出し動作及び再プログラム動作が実行されることによって、前記再プログラム動作の後、隣接するワードラインに接続されたマルチレベルセルによるカップリングの影響を最小化することができる。
【００９８】
図９は、図６の非揮発性メモリ装置に含まれたページバッファの一例を示すブロック図である。
【００９９】
図９を参照すると、ページバッファ２２１ａは、第１データラッチ２２２ａ、第２データラッチ２２３ａ、及び第３データラッチ２２４ａを含む。
【０１００】
第１データラッチ２２２ａ、第２データラッチ２２３ａ、及び第３データラッチ２２４ａにはマルチビットデータが一時的に保存することができる。例えば、第１データラッチ２２２ａには前記マルチビットデータの第１ビット（例えば、ＬＳＢ）が保存され、第２データラッチ２２３ａには前記マルチビットデータの第２ビットが保存され、第３データラッチ２２４ａには前記マルチビットデータの第３ビット（例えば、ＭＳＢ）が保存されることができる。第３データラッチ２２４ａは状態グループコードを一時的に保存する状態グループコードラッチとして活用することができる。
【０１０１】
一実施形態において、第３データラッチ２２４ａには前記マルチレベルセルにプレプログラムされたマルチビットデータが検証されるとき、コントローラから受信された状態グループコードが一時的に保存されることができる。例えば、再び図７を参照すると、ページバッファ２２１ａには第２ワードラインＷＬ２に接続されたマルチレベルセルに対する第２マルチビットデータがロードされる。ページバッファ２２１ａにロードされた前記第２マルチビットデータに基づいて第２ワードラインＷＬ２に接続されたマルチレベルセルに対するプレプログラム動作が実行される。第２ワードラインＷＬ２に接続されたマルチレベルセルに対するプレプログラム動作の間または前記プレプログラム動作が実行された後、第３データラッチ２２４ａには前記コントローラから受信された第１ワードラインＷＬ１に接続されたマルチレベルセルの状態グループコードがロードされることができる。一実施形態において、前記状態グループコードは、前記プレプログラム動作の検証動作の間にロードされることができる。例えば、図４の第５しきい電圧Ｐ４に対する検証動作が実行された後、前記コントローラから受信された前記状態グループコードが第３データラッチ２２４ａに保存されることができる。
【０１０２】
前記状態グループコードがロードされた後、第３データラッチ２２４ａに保存された前記状態グループコードに基づいて第１ワードラインＷＬ１に接続されたマルチレベルセルに対する読み出し動作が実行される。前記読み出し動作が実行されると、ページバッファ２２１ａには第１ワードラインＷＬ１に接続されたマルチレベルセルにプレプログラムされた第１マルチビットデータが保存される。例えば、前記第１マルチビットデータが「００１」である場合、第１ワードラインＷＬ１に接続されたマルチレベルセルは図３の第３しきい電圧分布Ｐ２を有する。第３しきい電圧分布Ｐ２は第１状態グループＧＲＯＵＰ１に含まれるため、第３データラッチ２２４ａに保存された前記状態グループコード「１」である。前記読み出し動作が実行されると、第１データラッチ２２２ａ及び第２データラッチ２２３ａには前記第１マルチビットデータの第１ビットである「１」及び第２ビットである「０」が保存されることができる。また、第３データラッチ２２４ａに保存された前記状態グループコードは第１データラッチ２２２ａ及び第２データラッチ２２３ａに保存されたビットに基づいて反転されることができる。一実施形態において、第１データラッチ２２２ａ及び第２データラッチ２２３ａに保存されたビットが「１０」または「０１」の場合、第３データラッチ２２４ａに保存されたビットが反転されることができる。前記状態グループコード「１」が反転されて、第３データラッチ２２４ａには「０」が保存される。これによって、前記読み出し動作が実行された後、ページバッファ２２１ａには前記第１マルチビットデータ「００１」が保存される。
【０１０３】
第１ワードラインＷＬ１に接続されたマルチレベルセルに対する前記読み出し動作が実行された後、ページバッファ２２１ａに保存された前記第１マルチビットデータに基づいて第１ワードラインＷＬ１に接続されたマルチレベルセルに対する再プログラム動作が実行される。第１ワードラインＷＬ１に接続されたマルチレベルセルに対する前記再プログラム動作が実行された後、ページバッファ２２１ａには第３ワードラインＷＬ３に接続されたマルチレベルセルに対する第３マルチビットデータがロードされる。ページバッファ２２１ａに保存された前記第３マルチビットデータに基づいて第３ワードラインＷＬ３に接続されたマルチレベルセルに対するプレプログラム動作が実行される。前記プレプログラム動作の間、第３データラッチ２２４ａには前記コントローラから受信された第２ワードラインＷＬ２に接続されたマルチレベルセルの状態グループコードがロードされることができる。
【０１０４】
このように、ページバッファ２２１ａを含む非揮発性メモリ装置は、３ページを有するフル・ページデータのロード無しで１ページを有する状態グループコードのロードのみで、再プログラム動作を実行することができる。よって、再プログラム動作時間が短縮されることができる。さらに、前記状態グループコードのロードがプレプログラム動作の間に実行される場合、前記再プログラム動作時間はさらに短縮されることができる。また、従来の非揮発性メモリシステムにおいては、コントローラが再プログラム動作のためにマルチビットデータを非揮発性メモリ装置に再ロードするまで、前記マルチビットデータを保存しなければならなかったが、ページバッファ２２１ａを含む非揮発性メモリ装置を制御するコントローラはプレプログラムのためのデータロードの後、前記マルチビットデータを保存しなくてもよいため、前記マルチビットデータを保存するバッファメモリを効率的に活用することができる。さらに、ページバッファ２２１ａを含む非揮発性メモリ装置は別途のラッチの追加無しで状態グループコードを保存することができる。
【０１０５】
図１０は、図６の非揮発性メモリ装置に含まれたページバッファの他の例を示すブロック図である。
【０１０６】
図１０を参照すると、ページバッファ２２１ｂは、第１データラッチ２２２ｂ、第２データラッチ２２３ｂ、第３データラッチ２２４ｂ、及び状態グループラッチ２２５ｂを含む。
【０１０７】
第１データラッチ２２２ｂ、第２データラッチ２２３ｂ、及び第３データラッチ２２４ｂにはマルチビットデータが一時的に保存することができる。状態グループコードラッチ２２５ｂには第１状態グループコードが一時的に保存されることができる。また、第３データラッチ２２４ｂは第２状態グループコードを一時的に保存する状態グループコードラッチとして活用することができる。例えば、第１状態グループコードは、現在選択されたワードラインに接続されたマルチレベルセルの状態グループコードであり、前記第２状態グループコードは隣接するワードラインに接続されたマルチレベルセルの状態グループコードであってもよい。
【０１０８】
一実施形態において、第３データラッチ２２４ｂまたは状態グループコードラッチ２２５ｂにはプレプログラム動作が実行された直後、マルチレベルセルのしきい電圧を確認して生成された状態グループコードが一時的に保存されることができる。
【０１０９】
例えば、第１データラッチ２２２ｂ、第２データラッチ２２３ｂ、及び第３データラッチ２２４ｂに第１マルチレベルデータがロードされ、前記ロードされた第１マルチレベルデータに基づいて第１ワードラインＷＬ１に接続されたマルチレベルセルに対するプレプログラム動作が実行される。前記プレプログラム動作が実行された直後、つまり、カップリングによってしきい電圧分布がオーバーラップされる前に第１ワードラインＷＬ１に読み出し電圧を印加して第１ワードラインＷＬ１に接続されたマルチレベルセルのしきい電圧を確認して第１状態グループコードが生成されることができる。
【０１１０】
前記生成された第１状態グループコードを状態グループコードラッチ２２５ｂに保存することができる。その後、第１データラッチ２２２ｂ、第２データラッチ２２３ｂ、及び第３データラッチ２２４ｂに第２マルチレベルデータがロードされ、前記ロードされた第２マルチレベルデータに基づいて第２ワードラインＷＬ２に接続されたマルチレベルセルに対するプレプログラム動作が実行される。前記プレプログラム動作が実行された直後、第２ワードラインＷＬ２に読み出し電圧を印加して第２ワードラインＷＬ２に接続されたマルチレベルセルの状態グループコードを第３データラッチ２２４ｂに保存することができる。第２ワードラインＷＬ２に接続されたマルチレベルセルに対するプレプログラム動作及び状態グループコード読み出し動作が実行された後、状態グループコードラッチ２２５ｂに保存された状態グループコードに基づいて第１ワードラインＷＬ１に接続されたマルチレベルセルに対する読み出し動作及び再プログラム動作が実行されることができる。
【０１１１】
他の実施形態において、プレプログラム動作の検証区間の間、第３データラッチ２２４ｂまたは状態グループコードラッチ２２５ｂには前記コントローラから状態グループコードが一時的に保存されることができる。例えば、第１データラッチ２２２ｂ、第２データラッチ２２３ｂ、及び第３データラッチ２２４ｂに第１マルチレベルデータロードされ、前記ロードされた第１マルチレベルデータに基づいて第１ワードラインＷＬ１に接続されたマルチレベルセルに対するプレプログラム動作が実行される。
【０１１２】
前記プレプログラム動作の検証動作の間、第１ワードラインＷＬ１に接続されたマルチレベルセルの状態グループコードが前記コントローラによって状態グループコードラッチ２２５ｂにロードされることができる。その後、第１データラッチ２２２ｂ、第２データラッチ２２３ｂ、及び第３データラッチ２２４ｂに第２マルチレベルデータがロードされ、前記ロードされたマルチレベルデータに基づいて第２ワードラインＷＬ２に接続されたマルチレベルセルに対するプレプログラム動作が実行される。前記プレプログラム動作の間、前記コントローラによって第３データラッチ２２４ｂに第２ワードラインＷＬ２に接続されたマルチレベルセルの状態グループコードがロードされることができる。第２ワードラインＷＬ２に接続されたマルチレベルセルに対するプレプログラム動作及び状態グループコードのロードが実行された後、状態グループコードラッチ２２５ｂに保存された状態グループコードに基づいて第１ワードラインＷＬ１に接続されたマルチレベルセルに対する読み出し動作及び再プログラム動作が実行されることができる。
【０１１３】
このように、ページバッファ２２１ｂを含む非揮発性メモリ装置２００は、コントローラによる再プログラムのためのフル・ページデータロード無しで再プログラム動作を実行して再プログラム動作時間を短縮させることができる。従来の非揮発性メモリシステムにおいては、コントローラが再プログラム動作のためにマルチビットデータを非揮発性メモリ装置に再ロードするまで前記マルチビットデータを保存しなければならなかったが、ページバッファ２２１ａを含む非揮発性メモリ装置を制御するコントローラは、プレプログラムのためのデータロードの後、前記マルチビットデータを保存しなくてもよいため、バッファメモリを効率的に活用することができる。
【０１１４】
図１１は、図６の非揮発性メモリ装置に含まれたページバッファのさらに他の例を示すブロック図である。
【０１１５】
図１１を参照すると、ページバッファ２２１ｃは、第１データラッチ２２２ｃ、第２データラッチ２２３ｃ、第３データラッチ２２４ｃ、第１状態グループコードラッチ２２５ｃ、及び第２状態グループコードラッチ２２６ｃを含む。
【０１１６】
第１データラッチ２２２ｃ、第２データラッチ２２３ｃ、及び第３データラッチ２２４ｃにはマルチビットデータが一時的に保存されることができる。第１状態グループコードラッチ２２５ｃには第１状態グループコードが一時的に保存され、第２状態グループコードラッチ２２６ｃには第２状態グループコードが一時的に保存されることができる。例えば、前記第１状態グループコードは、現在選択されたワードラインに接続されたマルチレベルセルの状態グループコードであり、前記第２状態グループコードは隣接するワードラインに接続されたマルチレベルセルの状態グループコードであってもよい。
【０１１７】
一実施形態において、第１状態グループコードラッチ２２５ｃまたは第２状態グループコードラッチ２２６ｃにはプレプログラム動作のためにページバッファ２２１ｃにロードされたマルチビットデータに基づいて生成された状態グループコードが一時的に保存されることができる。ページバッファ２２１ｃは、第１データラッチ２２２ｃ、第２データラッチ２２３ｃ及び第３データラッチ２２４ｃに一時的に保存された前記マルチビットデータのビットにロジック演算を実行して前記状態グループコードを生成するロジック回路をさらに含んでもよい。
【０１１８】
例えば、第１データラッチ２２２ｃ、第２データラッチ２２３ｃ及び第３データラッチ２２４ｃに第１マルチレベルデータがロードされ、前記第１マルチレベルデータに基づいて第１ワードラインＷＬ１に接続されたマルチレベルセルに対する状態グループコードが生成される。前記状態グループコードは、第１状態グループコードラッチ２２５ｃに一時的に保存される。前記ロードされた第１マルチレベルデータに基づいて第１ワードラインＷＬ１に接続されたマルチレベルセルに対するプレプログラム動作が実行される。その後、第１データラッチ２２２ｃ、第２データラッチ２２３ｃ、及び第３データラッチ２２４ｃに第２マルチレベルデータがロードされ、前記第２マルチレベルデータに基づいて第２ワードラインＷＬ２に接続されたマルチレベルセルに対する状態グループコードが生成される。前記状態グループコードは第２状態グループコードラッチ２２６ｃに一時的に保存される。前記ロードされた第２マルチレベルデータに基づいて第２ワードラインＷＬ２に接続されたマルチレベルセルに対するプレプログラム動作が実行される。第２ワードラインＷＬ２に接続されたマルチレベルセルに対するプレプログラム動作が実行された後、第１状態グループコードラッチ２２５ｃに保存された状態グループコードに基づいて第１ワードラインＷＬ１に接続されたマルチレベルセルに対する読み出し動作及び再プログラム動作が実行されることができる。
【０１１９】
他の実施形態において、第１状態グループコードラッチ２２５ｃまたは第２状態グループコードラッチ２２６ｃにはプレプログラム動作のためにページバッファ２２１ｃにマルチレベルデータがロードされるとき、コントローラに受信された状態グループコードが一時的に保存されることができる。
【０１２０】
例えば、再び図７を参照すると、第１データラッチ２２２ｃ、第２データラッチ２２３ｃ、及び第３データラッチ２２４ｃに第１マルチレベルデータがロードされるとき、前記コントローラによって第１状態グループコードラッチ２２５ｃに第１ワードラインＷＬ１に接続されたマルチレベルセルに対する状態グループコードがロードされることができる。前記ロードされた第１マルチレベルデータに基づいて第１ワードラインＷＬ１に接続されたマルチレベルセルに対するプレプログラム動作が実行される。その後、第１データラッチ２２２ｃ、第２データラッチ２２３ｃ、及び第３データラッチ２２４ｃに第２マルチレベルデータがロードされ、前記コントローラによって第２状態グループコードラッチ２２６ｃに第１ワードラインＷＬ１に接続されたマルチレベルセルに対する状態グループコードがロードされることができる。前記ロードされた第２マルチレベルデータに基づいて第２ワードラインＷＬ２に接続されたマルチレベルセルに対するプレプログラム動作が実行される。第２ワードラインＷＬ２に接続されたマルチレベルセルに対するプレプログラム動作が実行された後、第１状態グループコードラッチ２２５ｃに保存された状態グループコードに基づいて第１ワードラインＷＬ１に接続されたマルチレベルセルに対する読み出し動作及び再プログラム動作が実行されることができる。
【０１２１】
このように、ページバッファ２２１ｃを含む非揮発性メモリ装置は、コントローラによるフル・ページデータのロード無しで再プログラム動作を実行して再プログラム動作時間を短縮させることができる。
【０１２２】
図１２は、図６の非揮発性メモリ装置に含まれたメモリセルアレイの一例を示すブロック図である。この例において、メモリセルアレイ２１０は、複数のデータブロック（２１４、２１５、２１６）及び状態グループコードメモリブロック２１７を含む。
【０１２３】
複数のデータブロック（２１４、２１５、２１６）は、マルチビットデータを保存するマルチレベルセルを含む。状態グループコードメモリブロック２１７は、複数のデータブロック（２１４、２１５、２１６）に含まれた前記マルチレベルセルの状態グループコードを保存することができる。一実施形態において、状態グループコードメモリブロック２１７は、シングルレベルセルを含むことができる。一実施形態において、状態グループコードメモリブロック２１７は、プレプログラム動作のために図６のページバッファ部２２０にロードされたマルチビットデータに基づいて生成された状態グループコードを保存することができる。他の実施形態において、状態グループコードメモリブロック２１７はプレプログラム動作のために図６のページバッファ部２２０にマルチビットデータがロードされるとき、コントローラから受信された状態グループコードを保存することができる。状態グループコードメモリブロック２１７に保存された状態グループコードが読み出されることによって、再プログラム動作のための読み出し動作が実行されることができる。
【０１２４】
このように、状態グループコードメモリブロック２１７を含む非揮発性メモリ装置は、コントローラによるフル・ページデータのロード無しで再プログラム動作を実行して再プログラム動作時間を短縮させることができる。
【０１２５】
図１３は、図６の非揮発性メモリ装置に含まれたロジック回路を示すブロック図である。
【０１２６】
図１３を参照すると、ロジック回路２６０は、マルチビットデータに基づいて状態グループコードを生成する。一実施形態において、ロジック回路２６０は、図６のページバッファ２２１に含まれることができる。他の実施形態において、図６の制御回路２５０に含まれることができる。例えば、ロジック回路２６０は、プレプログラム動作のために図６のページバッファ２２１にロードされたマルチビットデータのビットにロジック演算を実行して前記状態グループコードを生成することができる。
【０１２７】
図１４及び図１５は、図１３のロジックの例を示すブロック図である。
【０１２８】
図１４を参照すると、ロジック回路２６０ａは、ＡＮＤゲート（２６１ａ，２６２ａ，２６３ａ，２６４ａ）及びＯＲゲート２６５ａを含む。第１ＡＮＤゲート２６１ａは、マルチビットデータの第１ビットＢ１、第２ビットＢ２、及び第３ビットＢ３の全てが「１」のとき、「１」を出力することができる。ここで、第１ビットＢ１は、最下位ビットＬＳＢであり、第３ビットＢ３は最上位ビットＭＳＢであってもよい。つまり、第１ＡＮＤゲート２６１ａは、前記マルチビットデータが「１１１」のとき、「１」を出力することができる。第２ＡＮＤゲート２６２ａは、前記マルチビットデータが「００１」のとき、「１」を出力し、第３ＡＮＤゲート２６３ａは、前記マルチビットデータが「１００」の場合、「１」を出力し、第４ＡＮＤゲート２６４ａは、前記マルチビットデータが「０１０」の場合、「１」を出力することができる。ＯＲゲート２６５ａは、第１ＡＮＤゲート２６１ａ、第２ＡＮＤゲート２６２ａ、第３ＡＮＤゲート２６３ａ、及び第４ＡＮＤゲート２６４ａの出力にＯＲ演算を実行する。これによって、ロジック回路２６０ａは、前記マルチビットデータが「１１１」、「００１」、「１００」、「０１０」のとき、状態グループコード「１」を出力してもよい。
【０１２９】
図１５を参照すると、ロジック回路２６０ｂはＸＯＲゲート２６１ｂ、２６２ｂを含む。第１ＸＯＲゲート２６１ｂは、マルチビットデータの第１ビットＢ１及び第２ビットＢ２にＸＯＲ演算を実行する。第１ＸＯＲゲート２６１ｂは、第１ビットＢ１及び第２ビットＢ２のうちの１つが「１」であり、他の１つが「０」であるとき、「１」を出力してもよい。第２ＸＯＲゲート２６２ｂは、前記マルチビットデータの第３ビットＢ３及び第１ＸＯＲゲート２６１ｂの出力にＸＯＲ演算を実行する。第２ＸＯＲゲート２６２ｂは、第３ビットＢ３及び第１ＸＯＲゲート２６１ｂの出力のうちの１つが「１」であり、他の１つが「０」であるとき、「１」を出力してもよい。それによって、ロジック回路２６０ｂは、前記マルチビットデータが「１１１」、「００１」、「１００」、または「０１０」であるとき、状態グループコード「１」を出力してもよい。
【０１３０】
図１４及び図１５には、ロジック回路２６０の例が図示されているが、ロジック回路２６０は多様に変更されることができる。また、マルチビットデータのビット数に応じて、ロジック回路２６０が多様に変更されることができる。
【０１３１】
図１６は、図６の非揮発性メモリ装置に含まれる非揮発性メモリシステムを示すブロック図である。
【０１３２】
図１６を参照すると、非揮発性メモリ装置４００は、非揮発性メモリ装置２００及びコントローラ３００を含む。
【０１３３】
非揮発性メモリ装置２００は、メモリセルアレイ２１０及びページバッファ部２２０を含む。ページバッファ部２２０は、ビットラインに接続し、マルチビットデータをそれぞれ一時的に保存するページバッファを含むことができる。メモリセルアレイ２１０は、ワードライン及び前記ビットラインに接続されたマルチレベルセルを含むことができる。前記マルチレベルセルはプレプログラム動作、読み出し動作、及び再プログラム動作によって狭い幅を有するしきい電圧分布を有することができる。実施形態に従って、マルチレベルセルは、電荷保存層を有する多様なセル構造のうちの１つを利用して具現されることができる。電荷保存層を有するセル構造は、電荷トラップ層を利用する電荷トラップフラッシュ構造、アレイが多層で積層されるスタックフラッシュ構造、ソース／ドレインのないフレッシュ構造、フィンタイプフレッシュ構造などが適用されることができる。
【０１３４】
コントローラ３００は、非揮発性メモリ装置２００を制御する。コントローラ３００は、外部のホストと非揮発性メモリ装置２００との間のデータ交換を制御することができる。コントローラ３００は、中央処理装置３１０、バッファメモリ３２０、ホストインターフェース３３０、及びメモリインターフェース３４０を含むことができる。中央処理装置３１０は、前記データ交換のための動作を実行することができる。ホストインターフェース３３０は、前記ホストと接続され、メモリインターフェース３４０は、非揮発性メモリ装置２００と接続される。中央処理装置３１０は、ホストインターフェース３３０を通じて前記ホストと通信することができる。また、中央処理装置３１０は、メモリインターフェース３４０を通じて非揮発性メモリ装置２００を制御することができる。
【０１３５】
バッファメモリ３２０は、前記ホストから提供されるマルチビットデータまたは非揮発性メモリ装置２００から読み出されるマルチビットデータを一時的に保存することができる。コントローラ３００は、前記ホストから提供されるマルチビットデータを非揮発性メモリ装置２００のページバッファ部２２０にロードする。非揮発性メモリ装置２００が状態グループコードに基づいて再プログラム動作のためのマルチビットデータを読み出すため、コントローラ３００が非揮発性メモリ装置２００にフル・ページデータをロードする必要がない。従って、コントローラ３００は、バッファメモリ３２０を効率的に活用することができ、バッファメモリ３２０の容量を減少させることができる。
【０１３６】
一実施形態において、コントローラ３００は、バッファメモリ３２０に一時的に保存されたマルチビットデータに基づいて状態グループコードを生成することができる。例えば、中央処理装置３１０がバッファメモリ３２０に保存されたマルチビットデータのビットにロジック演算を実行して状態グループコードを生成することができる。実施形態に従って、前記ロジック演算は、ソフトウエア的またはハードウエア的に具現されることができる。一実施形態において、コントローラ３００には、図１３〜図１５に示すロジック回路２６０を含むことができる。
【０１３７】
実施形態に従って、コントローラ３００は、エラー訂正のためのエラー訂正ブロック（ＥＣＣ  ｂｌｏｃｋ）をさらに含むことができる。バッファメモリ３２０は、ＤＲＡＭ（Ｄｙｎａｍｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）、ＰＲＡＭ（Ｐｈａｓｅ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）、ＦＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）、ＲＲＡＭ（Ｒｅｓｉｓｔｉｖｅ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）、またはＭＲＡＭ（Ｍａｇｎｅｔｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）で具現することができる。バッファメモリ３２０は、中央処理装置３１０の動作メモリであることができる。
【０１３８】
非揮発性メモリ装置４００は、メモリカードまたはＳＳＤ（ｓｏｌｉｄ  ｓｔａｔｅ  ｄｒｉｖｅ／ｄｉｓｋ）であることができる。コントローラ３００は、ＵＳＢ、 ＭＭＣ、ＰＣＩ−Ｅ、ＡＴＡ（Ａｄｖａｎｃｅｄ  Ｔｅｃｈｎｏｌｏｇｙ  Ａｔｔａｃｈｍｅｎｔ）、Ｓｅｒｉａｌ−ＡＴＡ、Ｐａｒａｌｌｅｌ−ＡＴＡ、ＳＣＳＩ、ＥＳＤＩ、ＩＤＥ（Ｉｎｔｅｇｒａｔｅｄ  Ｄｒａｉｖｅ  Ｅｌｅｃｔｒｏｎｉｃｓ）などのような多様なインターフェースプロトコルのうちの１つを通じてホストと通信するように構成されることができる。
【０１３９】
非揮発性メモリ装置２００及び／またはコントローラ３００は、多様な形態のパッケージを利用して実装されることができる。例えば、非揮発性メモリ装置２００及び／またはコントローラ３００は、ＰｏＰ（Ｐａｃｋａｇｅ  ｏｎ  Ｐａｃｋａｇｅ）、Ｂａｌｌ  Ｇｒｉｄ  ａｒｒａｙｓ（ＢＧＡｓ）、Ｃｈｉｐ  ｓｃａｌｅ  ｐａｃｋａｇｅｓ（ＣＳＰｓ）、Ｐｌａｓｔｉｃ  Ｌｅａｄｅｄ  Ｃｈｉｐ  Ｃａｒｒｉｅｒ（ＰＬＣＣ）、Ｐｌａｓｔｉｃ  Ｄｕａｌ  Ｉｎ−Ｌｉｎｅ  Ｐａｃｋａｇｅ（ＰＤＩＰ）、Ｄｉｅ  ｉｎ  Ｗａｆｆｌｅ  Ｐａｃｋ、Ｄｉｅ  ｉｎ  Ｗａｆｅｒ  Ｆｏｒｍ、Ｃｈｉｐ  Ｏｎ  Ｂｏａｒｄ（ＣＯＢ）、Ｃｅｒａｍｉｃ  Ｄｕａｌ  Ｉｎ−Ｌｉｎｅ  Ｐａｃｋａｇｅ（ＣＥＲＤＩＰ）、Ｐｌａｓｔｉｃ  Ｍｅｔｒｉｃ  Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋ（ＭＱＦＰ）、Ｔｈｉｎ  Ｑｕａｄ  Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ（ＳＯＩＣ）、Ｓｈｒｉｎｋ  Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ  Ｐａｃｋａｇｅ（ＳＳＯＰ）、Ｔｈｉｎ  Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ（ＴＳＯＰ）、Ｔｈｉｎ  Ｑｕａｄ  Ｆｌａｔｐａｃｋ（ＴＱＦＰ），Ｓｙｓｙｔｅｍ  Ｉｎ  Ｐａｃｋａｇｅ（ＳＩＰ）、Ｍｕｌｔｉ  Ｃｈｉｐ  Ｐａｃｋａｇｅ（ＭＣＰ）、Ｗａｆｅｒ−Ｌｅｖｅｌ  Ｆａｂｒｉｃａｔｅｄ  Ｐａｃｋａｇｅ（ＷＦＰ）、Ｗａｆｅｒ−Ｌｅｖｅｌ  Ｐｒｏｃｅｓｓｅｄ  Ｓｔａｃｋ  Ｐａｃｋａｇｅ（ＷＳＰ）などのようなパッケージを使用して実装されることができる。
【０１４０】
図１７は、図１６の非揮発性メモリシステムを含むコンピューティングシステムを示すブロック図である。
【０１４１】
図１７を参照すると、コンピューティングシステム５００は、プロセッサ５１０、メモリ装置５２０、使用者インターフェース５３０、及び非揮発性メモリシステム４００を含む。
【０１４２】
プロセッサ５１０は、特定の計算またはタスクを実行する特定ソフトウエアを実行するように多様なコンピューティング機能を実行することができる。例えば、プロセッサ５１０は、マイクロプロセッサまたは中央処理装置であることができる。プロセッサ５１０は、アドレスバス、制御バス、及び／またはデータバスを通じてメモリ装置５２０に接続されることができる。例えば、メモリ装置５２０は、ＤＲＡＭ （ｄｙｎａｍｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）、ＳＲＡＭ（ｓｔａｔｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）、またはＥＰＲＯＭ（ｅｒａｓａｂｌｅ  ｐｒｏｇｒａｍｍａｂｌｅ  ｒｅａｄ−ｏｎｌｙ  ｍｅｍｏｒｙ）、ＥＥＰＲＯＭ（ｅｌｅｃｔｒｉｃａｌｌｙ  ｅｒａｓａｂｌｅ  ｐｒｏｇｒａｍｍａｂｌｅ  ｒｅａｄ−ｏｎｌｙ  ｍｅｍｏｒｙ）、及びフラッシュメモリ装置を含む全ての形態の非揮発性メモリであることができる。また、プロセッサ５１０は、周辺構成要素相互連結（ｐｅｒｉｐｈｅｒａｌ  ｃｏｍｐｏｎｅｎｔ  ｉｎｔｅｒｃｏｎｎｅｃｔ，ＰＣＩ）バスのような拡張バスに接続されることができる。よって、プロセッサ５１０は、キーボードまたはマウスのような１つ以上の入力装置、プリンターまたはディスプレイ装置のような１つ以上の出力装置を含む使用者インターフェース５３０を制御することができる。非揮発性メモリ装置２００には、使用者インターフェース５３０を通じて提供されるか、またはプロセッサ５１０によって処理されたマルチビットデータがコントローラ３００を通じて保存されることができる。コンピューティングシステム５００は、動作電圧を供給するための電源５４０をさらに含むことができる。また、コンピューティングシステム５００は、応用チップセット（ａｐｐｌｉｃａｔｉｏｎ  ｃｈｉｐｓｅｔ）、カメライメージプロセッサ（Ｃａｍｅｒａ  Ｉｍａｇｅ  Ｐｒｏｃｅｓｓｏｒ：ＣＩＳ）、モバイルＤＲＡＭなどを含むことができる。
【０１４３】
本発明の一実施形態によるコンピューティングシステム５００は、携帯電話、ＰＤＡ、デジタルカメラ、ゲーム機、ＰＭＰ（Ｐｏｒｔａｂｌｅ  Ｍｕｌｔｉｍｅｄｉａ  Ｐｌａｙｅｒ）、ＭＰ３プレーヤー、デスクトップコンピュータ、ノートパソコン、スピーカー、ビデオ、テレビなどであることができる。
【０１４４】
このように、本発明の一実施形態による非揮発性メモリ装置のプログラム方法、非揮発性メモリ装置及び非揮発性メモリシステムはコントローラによる再プログラムのためのフル・ページデータロード無しで再プログラム動作を実行することができる。
【０１４５】
以上、添付図面を参照しながら本発明の好適な実施形態について詳細に説明したが、本発明はかかる例に限定されない。本発明の属する技術分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範囲内において、各種の変形例または修正例に想到し得ることは明らかであり、これらについても、当然に本発明の技術的範囲に属するものと理解される。
【産業上の利用可能性】
【０１４６】
本発明は任意のデータ保存装置及びコンピューティングシステムに有用に利用されることができる。また、本発明は、メモリカード、ＳＳＤ、携帯電話、ＰＤＡ、デジタルカメラ、ゲーム機、ＰＭＰ、ＭＰ３プレーヤー、デスクトップコンピュータ、ノートパソコン、スピーカー、ビデオ、テレビなどに有用に利用することができる。
【符号の説明】
【０１４７】
２００ 非揮発性メモリ装置
２１０ メモリセルアレイ
２２０ ページバッファ部
２２１、２２１ａ、２２１ｂ、２２１ｃ  ページバッファ
２１７ 状態グループコードメモリブロック
２６０、２６０ａ、２６０ｂ                   ロジック回路
３００ コントローラ
４００ 非揮発性メモリシステム
５００ コンピューティングシステム
【図１】
0005632210.tif 000002
【図２】
0005632210.tif 000003
【図３】
0005632210.tif 000004
【図４】
0005632210.tif 000005
【図５】
0005632210.tif 000006
【図６】
0005632210.tif 000007
【図７】
0005632210.tif 000008
【図８】
0005632210.tif 000009
【図９】
0005632210.tif 000010
【図１０】
0005632210.tif 000011
【図１１】
0005632210.tif 000012
【図１２】
0005632210.tif 000013
【図１３】
0005632210.tif 000014
【図１４】
0005632210.tif 000015
【図１５】
0005632210.tif 000016
【図１６】
0005632210.tif 000017
【図１７】
0005632210.tif 000018