(57)【特許請求の範囲】
【請求項１】
コンタクトを形成する方法であって、
表面及び対向する裏面を有する基板の前記表面の領域内に第１イオン注入を実施して前記基板内に第１ドープ領域を形成することと、
前記基板の前記表面上にエピタキシャル層を成長させることと、
前記エピタキシャル層の領域内に第２イオン注入を実施して前記エピタキシャル層内に、前記第１ドープ領域の少なくとも一部分の上に位置合せされた第２ドープ領域を形成することと、
前記基板及び前記エピタキシャル層を加熱して、前記第１及び第２ドープ領域を、前記エピタキシャル層の上面から前記基板内部まで延びる連続拡散貫通ビアに変換することと、
を含む前記方法。
【請求項２】
前記第１イオン注入と前記第２イオン注入の間に、前記基板上に酸化物層を成長させること、及び次に前記酸化物層を除去することをさらに含む、請求項１に記載の方法。
【請求項３】
前記基板上及びその内部にヘテロ接合バイポーラ・トランジスタを形成することと、
前記エピタキシャル層の前記上面の上に第１誘電体層を形成することと、
前記拡散貫通ビアに物理的及び電気的に接触する第１スタッド・コンタクトを前記第１誘電体層内に形成することと、
前記へテロ接合バイポーラ・トランジスタのエミッタに物理的及び電気的に接触する第２スタッド・コンタクトを前記第１誘電体層内に形成することと、
前記第１誘電体層の上に形成された第２誘電体層内に、前記第１及び第２スタッド・コンタクトに直接物理的及び電気的に接触するワイヤを形成することと、
をさらに含む、請求項１に記載の方法。
【請求項４】
前記基板の前記表面の前記領域内に前記第１イオン注入を実施して前記基板内に前記第１ドープ領域を形成する ことと同時に、前記基板の前記表面の付加的ドープ領域内において前記基板への前記第１イオン注入を実施して前記基板内に第２の第１ドープ領域を形成するこ とをさらに含み、
前記基板の前記表面上の前記エピタキシャル層を前記成長させることの後、前記付加的ドープ領域の上の前記エピタキシャル層の上面に窪みが形成される、
請求項１に記載の方法。
【請求項５】
コンタクトを形成する方法であって、
上部基板の底面は下部基板の上面に接合され、前記下部基板は第１濃度までドープされ、前記上部基板は第２濃度までドープされ、前記第２濃度は前記第１濃度よりも低く、前記上部基板内に誘電体分離を形成することと、
前記上部基板の上面の上に第１誘電体層を形成することと、
前記誘電体分離の周囲上及びその内部に位置合せされ、且つ前記誘電体分離まで延びるトレンチを、前記第１誘電体層内に形成することと、
前記第１誘電体層内に形成された前記トレンチを、前記誘電体分離を貫通し、そして、前記上部基板内部に及びそれを貫通して、前記下部基板まで又はその内部に前記下部基板の第１厚さより小さな距離だけ延ばすことと、
前記トレンチを充填し、且つ、前記トレンチの上面を前記第１誘電体層の上面と同一平面にして導電性貫通ビアを形成することと、
前記基板の底面から前記下部基板を薄くすることと、
を含む前記方法。
【請求項６】
前記第１誘電体層内にデバイス・コンタクト開口部を形成することと、
前記トレンチを前記充填し同一平面にすることと同時に、前記デバイス・コンタクト開口部を充填して前記充填されたコンタクト開口部の上面を前記第１誘電体層の上面と同一平面にして導電性デバイス・コンタクトを形成することと、
をさらに含む、請求項５に記載の方法。
【請求項７】
前記貫通ビアを形成することの前に又は後に、
前記第１誘電体層内にデバイス・コンタクト開口部を形成することと、
前記デバイス・コンタクト開口部を充填して前記充填されたデバイス・コンタクト開口部の上面を前記第１誘電体層の上面と同一平面にして導電性デバイス・コンタクトを形成することと、
をさらに含む、請求項５に記載の方法。
【請求項８】
前記トレンチを前記充填することは、
前記トレンチの側壁及び底面上に絶縁層を形成することと、
前記絶縁層の上に、前記トレンチを充填するのに十分な厚さのタングステン層を形成することと、
を含む、請求項５に記載の方法。
【請求項９】
前記トレンチを前記充填することは、
前記トレンチの側壁及び底面上に絶縁層を形成することと、
前記絶縁層の上に共形ポリシリコン層を形成することと、
前記ポリシリコン層の上に、前記トレンチを充填するのに十分な厚さのタングステン層を形成することと、
を含む、請求項５に記載の方法。
【請求項１０】
前記トレンチを前記充填することは、
前記トレンチの側壁及び底面上に絶縁層を形成することと、
前記絶縁層の上に共形タングステン層を形成することと、
前記タングステン層の上に、前記トレンチを充填するのに十分な厚さの酸化物層を形成することと、
を含む、請求項５に記載の方法。
【請求項１１】
前記トレンチを前記充填することは、
前記トレンチの側壁及び底面上に絶縁層を形成することと、
前記絶縁層の上に共形ポリシリコン層を形成することと、
前記ポリシリコン層の上に共形タングステン層を形成することと、
前記タングステン層の上に、前記トレンチを充填するのに十分な厚さの酸化物層を形成することと、
を含む、請求項５に記載の方法。
【請求項１２】
前記上部基板上及びその内部にヘテロ接合バイポーラ・トランジスタを形成することと、
前記へテロ接合バイポーラ・トランジスタのエミッタに物理的及び電気的に接触するデバイス・コンタクトを、前記第１誘電体層内に形成することと、
前記第１誘電体層の上に形成された第２誘電体層内に、前記デバイス・コンタクト及び前記貫通ビアに直接物理的及び電気的に接触するワイヤを形成することと、
をさらに含む、請求項５に記載の方法。
【請求項１３】
上部基板内の誘電体分離であって、前記上部基板の底面は下部基板の上面に接合され、前記下部基板は第１濃度までドープされ、前記上部基板は第２濃度までドープされ、前記第２濃度は前記第１濃度より低い、誘電体分離と、
前記上部基板の上面上の第１誘電体層と、
前記第１誘電体層、前記トレンチ分離及び前記上部基板を貫通して、前記下部基板まで、又はその内部に前記下部基板の第１厚さより小さな距離だけ延びる導電性貫通ビアと、
備える構造体。
【請求項１４】
前記第１誘電体層を貫通して延び、前記上部基板内に、又は前記第１誘電体層内に、又は前記上部基板内及び前記第１誘電体層内の両方に形成されたデバイスに電気的に接触するデバイス・コンタクトをさらに含む、請求項１３に記載の構造体。
【請求項１５】
前記貫通ビアは、
タングステン・コアと、
前記タングステン・コアの側壁上の絶縁層と、
を含む、請求項１３に記載の構造体。
【請求項１６】
前記貫通ビアは、
タングステン・コアと、
前記タングステン・コアの側壁上のポリシコン層と、
前記ポリシリコン層上の絶縁層と、
を含む、請求項１３に記載の構造体。
【請求項１７】
前記貫通ビアは、
酸化物コアと、
前記酸化物コアの側壁上のタングステン層と、
前記タングステン層上の絶縁層と、
を含む、請求項１３に記載の構造体。
【請求項１８】
前記貫通ビアは、
酸化物コアと、
前記酸化物コアの側壁上のタングステン層と、
前記タングステン層上のポリシリコン層と、
前記ポリシリコン層上の絶縁層と、
を含む、請求項１３に記載の構造体。
【請求項１９】
前記上部基板の内部及び上に形成されたヘテロ接合バイポーラ・トランジスタと、
前記へテロ接合バイポーラ・トランジスタのエミッタに物理的及び電気的に接触する、前記第１誘電体層内のデバイス・コンタクトと、
前記第１誘電体層の上に形成された第２誘電体層内の、前記デバイス・コンタクト及び前記貫通ビアに直接物理的及び電気的に接触するワイヤと、
をさらに含む、請求項１３に記載の構造体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路の分野に関し、より具体的には、集積回路の素子への電気的接続のための裏面貫通ビア及び裏面貫通ビアを製造する方法に関する。
【背景技術】
【０００２】
通常は表面ワイヤボンド・パッド接続に関連する回路内の信号線の抵抗及びインダクタンスを減少させることが望ましい多くの集積回路用途が存在する。例えば、ＮＰＮへテロ接合バイポーラ・トランジスタ（ＨＢＴ）のエミッタへのワイヤボンド・パッド接続に関連するインダクタンスのために、ワイヤボンド・パッケージ内のＮＰＮ  ＨＢＴを使用する回路の最大の実際的動作周波数は、トランジスタがより高い周波数で動作できる場合でも、約３ＧＨｚとなる。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
従って、集積回路の回路素子に信号を接続するために低インダクタンス及び低抵抗を有する相互接続構造体及び相互接続構造体を製造する方法に対する必要性が存在する。
【課題を解決するための手段】
【０００４】
本発明の第１の態様は、コンタクトを形成する方法であって、表面及び対向する裏面を有する基板内に誘電体分離を形成することと、基板の表面上に第１誘電体層を形成することと、第１誘電体層内に、誘電体分離の周囲上及びその内部に位置合せされて誘電体分離まで延びるトレンチを形成することと、第１誘電体層内に形成されたトレンチを、誘電体分離を貫通し基板の厚さより小さな深さまで基板内部に延ばすことと、トレンチを充填し、且つトレンチの上面を第１誘電体層の上面と同一平面にして導電性貫通ビアを形成することと、基板の裏面から基板を薄くして貫通ビアを露出させることとを含む方法である。
【０００５】
本発明の第２の態様は、第１誘電体層内にデバイス・コンタクト開口部を形成することと、トレンチの充填及び同一平面化と同時に、デバイス・コンタクト開口部を充填し、且つ充填されたデバイス・コンタクト開口部の上面を第１導電体層の上面と同一平面にして導電性デバイス・コンタクトを形成することとをさらに含む第１の態様である。
【０００６】
本発明の第３の態様は、貫通ビアを形成することの前に、第１誘電体層内にデバイス・コンタクト開口部を形成することと、デバイス・コンタクト開口部を充填し、且つ充填されたデバイス・コンタクト開口部の上面を第１誘電体層の上面と同一平面にして導電性デバイス・コンタクトを形成することとをさらに含む第１の態様である。
【０００７】
本発明の第４の態様は、貫通ビアを形成することの後に、第１誘電体層内にデバイス・コンタクト開口部を形成することと、デバイス・コンタクト開口部を充填し、且つ充填されたコンタクト開口部の上面を第１誘電体層の上面と同一平面にして導電性デバイス・コンタクトを形成することとをさらに含む第１の態様である。
【０００８】
本発明の第５の態様は、前記のトレンチを充填することが、トレンチの側壁上及び底面上に絶縁層を形成することと、絶縁層の上に、該トレンチを充填するのに十分な厚さのタングステン層を形成することとを含む、或いは、該トレンチの側壁上及び底面上にトレンチを充填するのに十分な厚さのタングステン層を形成することを含む第１の態様である。
【０００９】
本発明の第６の態様は、前記のトレンチを充填することが、前記のトレンチの側壁上及び底面上に絶縁層を形成することと、該絶縁層の上に共形ポリシリコン層を形成することと、該ポリシリコン層の上にトレンチを充填するのに十分な厚さのタングステン層形成することとを含む、或いは、該トレンチの側壁上及び底面上にポリシリコン層を形成することと、該ポリシリコン層の上にトレンチを充填するのに十分な厚さのタングステン層を形成することとを含む第１の態様である。
【００１０】
本発明の第７の態様は、前記のトレンチを充填することが、前記のトレンチの側壁上及び底面上に絶縁層を形成することと、該絶縁層の上に共形タングステン層を形成することと、該タングステン層の上にトレンチを充填するのに十分な厚さの酸化物層を形成することとを含む、或いは、該トレンチの側壁上及び底面上に共形タングステン層を形成することと、該タングステン層の上にトレンチを充填するのに十分な厚さの酸化物層を形成することとを含む第１の態様である。
【００１１】
本発明の第８の態様は、前記のトレンチを充填することが、前記のトレンチの側壁上及び底面上に絶縁層を形成することと、該絶縁層の上に共形ポリシリコン層を形成することと、該ポリシリコン層の上に共形タングステン層を形成することと、該タングステン層の上にトレンチを充填するのに十分な厚さの酸化物層を形成することとを含む、或いは、前記のトレンチの側壁上及び底面上に共形ポリシリコン層を形成することと、該ポリシリコン層の上に共形タングステン層を形成することと、該タングステン層の上にトレンチを充填するのに十分な厚さの酸化物層を形成することとを含む第１の態様である。
【００１２】
本発明の第９の態様は、前記の基板内部及びその上にヘテロ接合バイポーラ・トランジスタを形成することと、第１誘電体層内に、ヘテロ接合バイポーラ・トランジスタのエミッタに物理的及び電気的に接触するデバイス・コンタクトを形成することと、第１誘電体層上に形成された第２誘電体層内に、デバイス・コンタクト及び貫通ビアに直接物理的及び電気的に接触するワイヤを形成することとをさらに含む第１の態様である。
【００１３】
本発明の第１０の態様は、トレンチが基板内の埋め込み酸化物層にまで延びてそれに接触し、基板を薄くすることが埋め込み酸化物層を除去する第１の態様である。
【図面の簡単な説明】
【００１４】
【図１】本発明の第１の実施形態による裏面相互接続構造体の製造を示す断面図である。
【図２】本発明の第１の実施形態による裏面相互接続構造体の製造を示す断面図である。
【図３】本発明の第１の実施形態による裏面相互接続構造体の製造を示す断面図である。
【図４】本発明の第１の実施形態による裏面相互接続構造体の製造を示す断面図である。
【図５】本発明の第１の実施形態による裏面相互接続構造体の製造を示す断面図である。
【図６】本発明の第１の実施形態による裏面相互接続構造体の変形物を示す断面図である。
【図７】本発明の第１の実施形態による裏面相互接続構造体の変形物を示す断面図である。
【図８】本発明の第１の実施形態による裏面相互接続構造体の変形物を示す断面図である。
【図９】本発明の第２の実施形態による裏面相互接続構造体の製造を示す断面図である。
【図１０】本発明の第２の実施形態による裏面相互接続構造体の製造を示す断面図である。
【図１１】本発明の第２の実施形態による裏面相互接続構造体の製造を示す断面図である。
【図１２】本発明の第２の実施形態による裏面相互接続構造体の製造を示す断面図である。
【図１３】本発明の第２の実施形態による裏面相互接続構造体の製造を示す断面図である。
【図１４】本発明の第３の実施形態の第１の変形物による裏面相互接続構造体の製造を示す断面図である。
【図１５】本発明の第３の実施形態の第１の変形物による裏面相互接続構造体の製造を示す断面図である。
【図１６】本発明の第３の実施形態の第１の変形物による裏面相互接続構造体の製造を示す断面図である。
【図１７】本発明の第３の実施形態の第１の変形物による裏面相互接続構造体の製造を示す断面図である。
【図１８】本発明の第３の実施形態の第１の変形物による裏面相互接続構造体の製造を示す断面図である。
【図１９】（１）〜（３）  本発明の第３の実施形態の第２の変形物による裏面相互接続構造体の製造を示す断面図である。
【図２０】（１）〜（３）  本発明の第３の実施形態の第３の変形物による裏面相互接続構造体の製造を示す断面図である。
【図２１】（１）〜（３）  本発明の第３の実施形態の貫通ビア又はスタッド・コンタクトを充填する第１の方法を示す断面図である。
【図２２】（１）〜（４）  本発明の第３の実施形態の貫通ビア又はスタッド・コンタクトを充填する第２の方法を示す断面図である。
【図２３】（１）〜（４）  本発明の第３の実施形態の貫通ビア又はスタッド・コンタクトを充填する第３の方法を示す断面図である。
【図２４】（１）〜（５）  本発明の第３の実施形態の貫通ビア又はスタッド・コンタクトを充填する第４の方法を示す断面図である。
【図２５】本発明の第３の実施形態の変形物のいずれかによる代替の基板を使用する裏面相互接続構造体の製造を示す断面図である。
【図２６】本発明の第３の実施形態の変形物のいずれかによる代替の基板を使用する裏面相互接続構造体の製造を示す断面図である。
【図２７】本発明の第４の実施形態による裏面相互接続構造体の製造を示す断面図である。
【図２８】本発明の第４の実施形態による裏面相互接続構造体の製造を示す断面図である。
【図２９】基板への裏面接続を有する例示的なヘテロ接合バイポーラ・トランジスタの断面図である。
【発明を実施するための形態】
【００１５】
本発明の特徴が添付の特許請求の範囲において説明される。しかしながら、発明自体は、例証的な実施形態に関する以下の詳細な説明を参照し、添付の図面と併せて読むときに、最も良く理解されることになる。
【００１６】
ダマシン・プロセスは、ワイヤ・トレンチ又はビア開口部（ビア開口部はまたビア・トレンチと呼ぶことができる）を誘電体層内に形成し、トレンチを充填するのに十分な厚さの導電体を誘電体の上面上に付着させ、平坦化プロセス、例えば１つ又は複数の化学機械研磨（ＣＭＰ）プロセス又は反応性イオン・エッチング（ＲＩＥ）プロセスを実施して過剰な導電体を除去して導電体の表面を誘電体層の表面と同一平面又は実質的に同一平面にして、ダマシン・ワイヤ（又はダマシン・ビア）を形成するプロセスである。トレンチ及びワイヤ（又はビア開口部及びビア）のみを形成する場合は、プロセスはシングル・ダマシンと呼ばれる。スタッド・コンタクト（シングル・ダマシン・ワイヤ及びビアと等価であり、半導体基板上の第１誘電体層内に形成される）はまた、シングル・ダマシン・プロセスを用いて形成される。
【００１７】
デュアル・ダマシン・プロセスは、メタライゼーションの前に、ワイヤ及びビア開口部を誘電体内に形成するプロセスである。例えば、ビア開口部は誘電体層の厚さ全体を通して形成し、次いで、任意の所与の横断面における誘電体層を通して途中までトレンチを形成する。（代替的に、ワイヤ・トレンチを初めに形成し、次いでビア開口部を形成することができる。）電流を伝導することを意図した全てのビア開口部は、上方の一体型のワイヤ・トレンチにより、及び下方のワイヤ・トレンチによって交差されるが、全てのトレンチがビア開口部と交差する必要はない。トレンチ及びビア開口部を充填するのに十分な厚さの導電体を誘電体の上面上に付着させ、ＣＭＰプロセスを実施してトレンチ内の導電体の表面を誘電体層の表面と同一平面にして、デュアル・ダマシン・ワイヤ、及び一体化されたデュアル・ダマシン・ビアを有するデュアル・ダマシン・ワイヤを形成する。
【００１８】
図１乃至図８は、本発明の第１の実施形態による裏面相互接続構造体の製造を示す断面図である。図１には、ダイシング前の集積回路チップの一部分を示す。基板１００上には第１誘電体層１０５を形成する。基板１００はまた、通常は「ウェハ」と呼ばれる。第１誘電体層１０５は、例えば、基板１００に接触する二酸化シリコン（ＳｉＯ２）層、二酸化シリコン層上の窒化シリコン層、及びＳｉＯ２上のホスホシリケート・ガラス（ＰＳＧ）又はボロホスホシリケート・ガラス（ＢＰＳＧ）の層を含む多層誘電体層とすることができる。第１の実施例において、基板１００はバルク・シリコン基板である。第２の実施例において、基板１００はシリコン・オン・インシュレータ（ＳＯＩ）基板である。
【００１９】
第１誘電体層１０５の上には第２誘電体層１１０を形成する。第２誘電体層１１０の上には第３誘電体層１１５を形成する。第３誘電体層１１５の上には第４誘電体層１２０を形成する。１つの実施例において、第２、第３及び第４誘電体層１１０、１１５及び１２０の各々は、１つ又は複数の低ｋ（誘電率）材料、水素シルセスキオキサン・ポリマー（ＨＳＱ）、メチルシルセスキオキサン・ポリマー（ＭＳＱ）、テキサス州Ｍｉｄｌａｎｄ所在のＤｏｗ  Ｃｈｅｍｉｃａｌによって製造されたＳｉＬＫ（登録商標）（ポリフェニレン・オリゴマー）、カリフォルニア州Ｓａｎｔａ  Ｃｌａｒａ所在のＡｐｐｌｉｅｄ  Ｍａｔｅｒｉａｌｓによって製造されたＢｌａｃｋ  Ｄｉａｍｏｎｄ（登録商標）（メチルドープトシリカ又はＳｉＯｘ（ＣＨ３）ｙ又はＳｉＣｘＯｙＨｙ又はＳｉＯＣＨ）、有機シリケートガラス（ＳｉＣＯＨ）、多孔質ＳｉＣＯＨ、二酸化シリコン（ＳｉＯ２）、窒化シリコン（Ｓｉ３Ｎ４）、炭化シリコン（ＳｉＣ）、酸窒化シリコン（ＳｉＯＮ）、酸炭化シリコン（ＳｉＯＣ）、プラズマ助長窒化シリコン（ＰＳｉＮｘ）又はＮＢＬｏｋ（ＳｉＣ（Ｎ、Ｈ））の層を含む。低ｋ誘電体材料は、約３又はそれ以下の比誘電率を有する。第４誘電体層１２０の上には絶縁層１２５を形成する。１つの実施例において、絶縁層１２５は、ＳｉＯ２、Ｓｉ３Ｎ４、ポリイミドの層又はそれらの層の組合せを含む。４つの誘電体層の使用は例示的であり、それより多くの又は少ない誘電体層並びに対応するワイヤ及びビアを使用することができる。
【００２０】
部分的に基板１００内に及び部分的に第１誘電体層１０５内に形成されるのは、例示的なＨＢＴ１３０である。ＨＢＴ１３０は、金属酸化物シリコン電界効果トランジスタ（ＭＯＳＦＥＴ）、標準的なバイポーラ・トランジスタ、ダイオード、薄膜又は拡散シリコン基板抵抗、および薄膜キャパシタなどの、当該技術分野で既知の他のデバイスで置き換えることができる（図１参照）。部分的に基板１００内に及び部分的に第１誘電体層１０５内に形成されるのは、例示的なＭＯＳＦＥＴ１３５である。ＭＯＳＦＥＴ１３５は、標準的なバイポーラ・トランジスタ、ダイオード、抵抗及びキャパシタなどの、当該技術分野で既知の他のデバイスで置き換えることができる。第１誘電体層１０５内にはスタッド・コンタクト１４０Ａ、１４０Ｂ及び１４０Ｃを形成する。スタッド・コンタクト１４０Ａ及び１４０Ｃはデバイス（即ち、ＨＢＴ１３０及びＭＯＳＦＥＴ１３５）に接触するので、スタッド・コンタクト１４０Ａ及び１４０Ｃはデバイス・コンタクトと呼んで、以下に説明する貫通ビアに接触するのに使用されることになるコンタクト１４０Ｂと区別することができる。第２誘電体層１１０内にはダマシン・ワイヤ１４５及び１５０を形成する。ダマシン・ワイヤ１４５はスタッド・コンタクト１４０Ａ及び１４０Ｂと直接物理的及び電気的に接触し、ワイヤ１５０はスタッド・コンタクト１４０Ｃと直接物理的及び電気的に接触する。スタッド・コンタクト１４０ＡはＨＢＴ１３０（例えば、ＨＢＴ１３０のエミッタ）と直接物理的及び電気的に接触する。スタッド・コンタクト１４０Ｂは製造のこの時点で基板１００と直接物理的に接触する。スタッド・コンタクト１４０ＣはＭＯＳＦＥＴ１３５（例えば、ＭＯＳＦＥＴ１３５のゲート）と直接物理的及び電気的に接触する。１つの実施例において、スタッド・コンタクト１４０Ａ、１４０Ｂ及び１４０Ｃは、コア導電体の側壁及び底面上のライナで囲まれるタングステン（Ｗ）のコア導電体を含み、ライナはチタン（Ｔｉ）、窒化チタン（ＴｉＮ）又はそれらの層の組合せを含む。
【００２１】
第３誘電体層１１５内にはデュアル・ダマシン・ワイヤ／ビア１５５を形成する。第４誘電体層内にはデュアル・ダマシン・ワイヤボンド・パッド／ビア１６０Ａ及び１６０Ｂを形成する。１つの実施例において、デュアル・ダマシン・ワイヤ／ビア１５５並びにデュアル・ダマシン・ワイヤボンド・パッド／ビア１６０Ａ及び１６０Ｂは、コア導電体の側壁及び底面上のライナで囲まれる銅（Ｃｕ）のコア導電体を含み、ライナはＴａ、ＴａＮ、タンタル窒化シリコン（ＴａＳｉＮ）、タングステン（Ｗ）、窒化タングステン（ＷＮ）、窒化チタン（ＴｉＮ）又はそれらの層の組合せを含む。デュアル・ダマシン・ワイヤボンド・パッド／ビア１６０Ａ及び１６０Ｂはまた、コア導電体の露出した上面上にアルミニウム（Ａｌ）の層を含むことができる。
【００２２】
図２において、基板１００は厚さＴ１まで薄くする。１つの実施例において、Ｔ１は約１００ミクロンと約４００ミクロンの間である（１つの実施例においては約１５０ミクロン）。１つの実施例において、基板１００を薄くすることは、裏面研削、ウェット・エッチング又はそれらの組合せによって達成することができる。適切なウェット・エッチング液の例は、それらに限定されないが、水酸化テトラメチルアンモニウム（ＴＭＡＨ）水溶液、水酸化カリウム（ＫＯＨ）アルコール溶液、及び他の水／アルコール・ベースの溶液を含む。
【００２３】
図３において、貫通ビア開口部１６５を基板１００の裏面から基板を貫通してエッチングし、第１誘電体層１０５及びスタッド・コンタクト１４０Ｂの少なくとも底面を貫通ビアの底面内に露出させる。貫通ビア開口部１６５は、基板の裏面上にフォトレジスト層を塗布し、フォトレジストを化学線放射に露光し、露光された部分（ポジレジスト）又は露光されなかった部分（ネガレジスト）を現像し、次に、基板を反応性イオン・エッチング（ＲＩＥ）することによって形成することができる。ＲＩＥとウェット・エッチングの組合せを用いることができる。適切なウェット・エッチング液の例は、それらに限定されないが、水酸化テトラメチルアンモニウム（ＴＭＡＨ）水溶液、水酸化カリウム（ＫＯＨ）アルコール溶液、及び他の水／アルコール・ベースの溶液を含む。１つの実施例において、裏面開口部の面積は、約２，５００平方ミクロンと約１０，０００平方ミクロンの間とし、深さは少なくともＴ１とする（図２参照）。１つの実施例において、スタッド・コンタクト１４０Ｂに対するフォトレジスト層の位置合せは、赤外線（ＩＲ）位置合せシステムを装備した露光ツールを利用するが、これはウェハ表面上のスタッド又はワイヤなどの構造部に対する位置合せを可能にする。図４は誘電体層１０５中へのオーバーエッチングを示さないが、シリコン貫通ビアのエッチング中に、例えば、１０〜５００ｎｍのオーバーエッチングが起こり得る。
【００２４】
図３及び図４は、薄いウェハがビアの加工処理中に逆さまに処理されるとき、どのように取り扱われるかは示さないが、基板の表面は第２の石英又はポリイミド基板のような一時的又は永続的なウェハ担体に取り付けるか、或いは、層１２５、１６０Ａ及び１６０Ｂが図３及び図４に示す加工処理に耐えるのに十分な耐久性があるものと理解されたい。層１２５、１６０Ａ及び１６０Ｂに十分な耐久性をもたせる１つの方法は、層１２５の厚さを数十ミクロンまで増加させ、図３及び図４に示す加工処理中、ウェハを保持するチャックの平面の上方まで層１６０Ａ及び１６０Ｂを上げることである。代替の方法は、ウェハの取り扱い及びチャッキングをウェハの最端部（１つの実施例においては端部から約２ｍｍ乃至約３ｍｍまで）に限定して、ウェハ表面の機械的損傷を防ぐことである。
【００２５】
図４において、Ｗ、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、又はそれらの層の組合せなどの耐熱材料の第１共形導電層１７０を、貫通ビア開口部１６５の側壁並びに貫通ビア開口部１６５の底面内に露出した第１誘電体層１０５及びスタッド・コンタクト１４０Ｂの表面を含む、基板１００の全ての露出面上に形成する。次に、第２共形導電層１７５を、第１導電層１７０の露出面に直接物理的及び電気的に接触して形成して貫通ビア１６５Ａを形成する。１つの実施例において、第２導電層１７５は銅を含む。１つの実施例において、第１導電層１７０は約１０ｎｍと約２００ｎｍの間の厚さをもつ。１つの実施例において、第２導電層１７５は約５００ｎｍと約１０，０００ｎｍの間の厚さをもつ。１つの実施例において、貫通ビア１６５Ａの抵抗は、１０，０００平方ミクロン当たり約０．００２オームである。従って、短い低抵抗及び低インダクタンス経路が、第２導電層１７５から、第１導電層１７０、スタッド・コンタクト１４０Ｂ、ダマシン・ワイヤ１４５及びスタッド・コンタクト１４０Ａを経由してＨＢＴ１３０まで作られており、貫通ビアにより配線された全ての構造体が互いに短絡される。１つの実施例において、方法はこの時点で終了して全てのスタッド・コンタクトが互いに電気的に短絡される。１つの実施例においてこの方法は図５で続く。
【００２６】
図５において、随意の裏面の化学機械研磨（ＣＭＰ）を実施して、基板１００の裏面から第１及び第２導電層１７０及び１７５を全て除去し、ビア開口部１６５内部にだけ第１及び第２導電層１７０及び１７５を残す。
【００２７】
図６乃至図８は、本発明の第１の実施形態による裏面相互接続構造体の変形物を示す断面図である。図６は、随意の誘電体スペーサ１８０が貫通ビア１６５の側壁１８５上に形成されて貫通ビア１６５Ｂが基板１００から電気的に絶縁されることを除いて、図５に類似している（図４及び図５の貫通ビア１６５Ａは基板１００に短絡されている）。誘電体スペーサ１８０は、例えば、共形誘電体材料の付着、次いで当該技術分野で周知のＲＩＥによって形成することができる。１つの実施例において、誘電体スペーサ１８０はＳｉＯ２であり、約１００ｎｍ及び約２５００ｎｍの間の厚さをもち、化学気相付着（ＣＶＤ）又は原子層付着（ＡＬＤ）プロセス、例えば液相ＣＶＤ（ＬＰＣＶＤ）ＳｉＯ２、プラズマ助長ＣＶＤ（ＰＥＣＶＤ）ＳｉＯ２、又はＡＬＤ  ＳｉＯ２、を用いて付着させる。
【００２８】
図７は、基板１００が基板のバルク部分と薄いシリコン層１９５との間の埋め込み酸化物層（ＢＯＸ）１９０を有するＳＯＩ基板であることを除いて、図６に類似している。１つの実施例において、シリコン層１９５は約３０ｎｍの厚さをもつ。再び、誘電体スペーサ１８０は随意のものであり、同様に、基板１００の裏面表面から第１及び第２導電層１７０及び１７５を除去するのに用いるＣＭＰステップも随意である。
【００２９】
図８は、基板１００が、図１に示し上で説明した加工処理中に露出する埋め込み位置合せマーク２００を含むことを除いて、図７に類似している。例えば、狭いトレンチ（例えば、３μｍ幅）は、誘電体層１０５の付着及びＳｉＯ２による充填の前に、基板の表面から図２における層１００の厚さに等しいか又はより深い深さまで、リソグラフィでパターン付けしてエッチングすることができる。ＳｉＯ２は、ＬＰＣＶＤのような任意の既知の方法を用いて付着することができ、上に説明したように平坦化することになる。位置合せマーク２００は、基板１００の裏面の除去の際にフォトレジストを塗布する前に露出するので、ＩＲ位置合せシステムは不要である。１つの実施例において、位置合せマーク２００はＳｉＯ２を含む。本発明の第１の実施形態のこの変形物はまた、ＳＯＩ基板を使用することができる。
【００３０】
図９乃至図１３は、本発明の第２の実施形態による裏面相互接続構造体の製造を示す断面図である。図９において、低濃度ドープＰ型（Ｐ−）基板２０５上にパターン付けされたフォトレジスト層２１０を形成する。１つの実施例において、基板２０５はバルク１００シリコン基板である。第１ホウ素イオン注入を実施して、基板２０５内に高濃度Ｐ型ドープ（Ｐ＋）領域２１５及び２２０を形成する。１つの実施例において、基板２０５は約１０オーム・ｃｍと約５００オーム・ｃｍの間の抵抗率を有する。１つの実施例において、第１ホウ素イオン注入のドーズ量は、約３ＫｅＶと約３０ＫｅＶの間のエネルギーにおいて約１０１５ａｔｏｍｓ／ｃｍ２と約１０１６ａｔｏｍｓ／ｃｍ２の間である。
【００３１】
図１０において、フォトレジスト層２１０（図９参照）を除去し、随意のアニールを実施してドーパントを活性化し拡散させ（例えば、約１分乃至約６０分間に約８００乃至約１１００℃）、そしてウェット（又はドライ）酸化を実施して基板２０５の露出上面の上に酸化物層２２５を成長させる。領域２１５及び２２０の高濃度ドーピング・レベルのために、酸化物層２２５は、領域２１５及び２２０の上で基板２０５の残りの上よりも厚く、基板２０５の面内まで窪む。
【００３２】
図１１において、酸化物層２２５を除去し（図１０参照）、ドープＰ型エピタキシャル層２３０を成長させる。ステップ２２１及び２２２は酸化物層２２５の除去後にエピタキシャル層２３０内に画定され、ステップ２２１は、図１２に示し以下に説明するプロセスのための位置合せマークとして機能することができる。エピタキシャル成長の間、領域２１５及び２２０は、基板２０５及びエピタキシャル層２３０の内部に拡散して、拡散領域２１５Ａ及び２２０Ａを形成する。１つの実施例において、エピタキシャル層２３０は少なくとも約２０ミクロンの厚さをもち、約１０オーム・ｃｍと約５００オーム・ｃｍの間の抵抗率を有する。１つの実施例において、エピタキシャル層２３０は約１０１９ａｔｏｍｓ／ｃｍ３と約１０２０ａｔｏｍｓ／ｃｍ３の間のホウ素濃度を有する。
【００３３】
図１２において、パターン付けされたフォトレジスト層２３５をエピタキシャル層２３０上に形成する。第２ホウ素イオン注入を、図９を参照して上に説明したのと類似の条件を用いて実施し、エピタキシャル層２３０内に延びる高濃度Ｐ型ドープ領域２４０を形成する。拡散領域２２０Ａの上のエピタキシャル層２３０内にはイオン注入を実施しない。
【００３４】
図１３において、不活性雰囲気におけるアニールを初めに実施して、注入領域２４０及び２１５Ａ（図１２参照）を合わせて拡散貫通ビア２４５を形成する。１つの実施例において、アニールは約１２００℃の温度で約６時間実施する。１つの実施例において、貫通ビア２４５のホウ素ドーピング・レベルは約１０１８ａｔｏｍｓ／ｃｍ３と約５×１０１８ａｔｏｍｓ／ｃｍ３の間である。１つの実施例において、貫通ビア２４５は約０．００５オーム・ｃｍと約０．０５オーム・ｃｍの間の抵抗率を有する。１つの実施例において、貫通ビア２４５の抵抗は、１０，０００平方ミクロン当たり約０．８オームである。従って、短い低抵抗及び低インダクタンス経路が、基板２０５から、貫通ビア２４５、スタッド・コンタクト１４０Ｂ、ダマシン・ワイヤ１４５及びスタッド・コンタクト１４０Ａを経由してＨＢＴ１３０まで作られる。基板２０５は、本発明の第１の実施形態を参照して上に説明したように薄くすることができるが、しかし、貫通ビア２４５は薄くされた基板２０５の新しい裏面には露出しないようにする必要がある。
【００３５】
その後、集積回路の付加的なレベルを実行して製造し、図１３に示し上で説明した例示的なＨＢＴ、ＭＯＳＦＥＴ１３５、スタッド・コンタクト１４０Ａ、１４０Ｂ及び１４０Ｃ並びに他の構造部分を形成する。付加的なレベルを製造するのに使用される少なくとも１つのフォトマスクをステップ２２１に位置合せすることができる（図１１参照）。
【００３６】
図１４乃至図１８は、本発明の第３の実施形態の第１の変形物による裏面相互接続構造体の製造を示す断面図である。図１４において、浅いトレンチ分離（ＳＴＩ）２５０誘電体をＨＢＴ１３０とＭＯＳＦＥＴ１３５の間に形成する。代替的に、ＳＴＩ２５０は、凹型酸化（ＲＯＸ）層などの厚いフィールド酸化物で置き換えることができる。ＳＴＩ２５０は、基板１００の上面から基板内部へ一定の深さまで延びる。基板１００がＳＯＩ基板である場合には、ＳＴＩ２５０は、例えば、基板の上面より約０．０３ミクロン下にあるＢＯＸ層と接触し得る。１つの実施例において、ＳＴＩはＳｉＯ２を含む。代替的に、ＲＯＸのような絶縁酸化物を形成するのに当該技術分野で既知の任意の方法を用いることができる。
【００３７】
図１４において、開口部２６５Ａ及び２６５Ｂは、フォトリソグラフィ・プロセスを用いて第１誘電体層１０５を貫通して形成した。誘電体層１０５は、例えば、基板と接触するＳｉ３Ｎ４、ＳｉＣ及びＳｉＣＮの薄層を含む群のうちの１つと、層のバランスのために、ＳｉＯ２、ＰＳＧ、ＢＰＳＧ及びＳｉＣＯＨの厚い層を含む群のうちの１つとの多層で構成することができる。
【００３８】
開口部２６５ＡはＨＢＴ１３０のエミッタの上に位置合せし、開口部２６５ＣはＳＴＩ２５０の上に、開口部２６５ＢはＭＯＳＦＥＴ１３５のゲートの上に位置合せする。随意のシリサイド層（図示せず）は、開口部２６５Ａ内に露出するＨＢＴ１３０のエミッタ及び開口部２６５Ｃ内に露出するＦＥＴ１３５のゲート上に予め形成する（誘電体層１０５の形成の前）。随意のシリサイド層（図示せず）はまた、ＨＢＴ１３０のベース及びコレクタ、ＭＯＳＦＥＴ１３５のソース及びドレイン、基板１００へのコンタクト、並びに、オーミック・コンタクトを必要とする他の構造部の上に形成した。金属シリサイドの例は、それらに限定されないが、チタン、コバルト及びニッケル・シリサイドを含む。シリサイドは普通、シリコン表面上の金属の付着による自己整合選択的プロセスを用いて、約４００℃乃至約９００℃まで加熱し（１つの実施例において、約６００℃まで加熱し）、そして、未反応金属をエッチング除去することによって形成する。或いは他のプロセス、例えばリソグラフィ・パターン付け及びＲＩＥ又はウェット・エッチングによるポリサイドを用いることができる。
【００３９】
図１５において、開口部２６５Ｃは、フォトリソグラフィ・プロセスを用いて、第１誘電体層１０５、ＳＴＩ２５０を貫通し基板１００内に至るまで形成した。開口部２６５Ｃは幅Ｗ１を有し、基板１００内に深さＤ１まで延びる。１つの実施例において、Ｗ１は約３ミクロンであり、Ｄ１は少なくとも約１４０ミクロンである。１つの実施例において、全ての開口部２６５Ｃの全底面積は約１００平方ミクロンである。１つの実施例において、開口部２６５Ｃは、ボッシュＲＩＥプロセスを用いて基板１００内にエッチングする。ボッシュＲＩＥプロセスにおいて、化学過程はシリコン・エッチング化学過程とポリマー付着化学過程の間で数秒ごとに切替えて高アスペクト比（深さ／幅）の開口部の形成を可能にする。開口部２６５Ｂは相対的に小さく、非常に高いエッチング後アスペクト比（高さ：幅の定義で約５０：１）を有するので、シリコン・エッチング・プロセスは、ＳＴＩ２５０の低いアンダーカット、実質的に垂直な側壁（例えば、ビアの側壁の最小のスカロッピング、ビアの側壁からの最小のバレリング、約９０度のエッチング角度）を有する必要がある。その後のウェハ裏面の除去中に、ビアが露出するのを可能にするために、ビアのエッチングの深さは良好な均一性を有することが必要である。過度のウェハ屈曲なしにビアをメタライズするのを可能にするために、ビアのサイズを最小にする必要がある。表１のデータは、これらのパラメータに対する許容できる例示的な値を示す。
【表１】
0005559281.tif 000002
【００４０】
図１６において、上部の誘電体層１０７はブランケット・エッチングによって除去し、例えば、ＨｕａｎｇのＡ及びＢ洗浄によって流される５００：１ＢＨＦなどによる、随意の洗浄を実施する。次に、開口部２６５Ａ、２６５Ｂ及び２６５Ｃ（図１５参照）を、図２１（１）〜（３）に示す充填プロセス、又は、図２３（１）〜（４）に示す充填プロセスを用いて後述のように同時に充填してスタッド・コンタクト２７０Ａ及び２７０Ｂ、並びに、貫通ビア２７０Ｃを形成する。スタッド・コンタクト２７０Ａ及び２７０Ｂはデバイス（即ち、ＨＢＴ１３０及びＭＯＳＦＥＴ１３５）に接触するので、スタッド・コンタクト２７０Ａ及び２７０Ｂをデバイス・コンタクトと呼んで貫通ビア２７０Ｃと区別することができる。
【００４１】
図１７において、通常の集積回路製造を実行して、例示的な誘電体層１１０、１１５、１２０及び１２５、ダマシン・ワイヤ１４５及び１５０、デュアル・ダマシン・ワイヤ／ビア１５５、並びにデュアル・ダマシン・ワイヤボンド・パッド／ビア１６０Ａ及び１６０Ｂを形成する。
【００４２】
図１８において、基板１００を、貫通ビア２７０Ｃを露出させるように厚さＴ２まで薄くする。１つの実施例において、Ｔ２は約１００ミクロンと約１５０ミクロンの間にある。薄くすることは、裏面研削、ウェット・エッチング又はそれらの組合せによって達成することができる。適切なウェット・エッチング液の例は、それらに限定されないが、水酸化テトラメチルアンモニウム（ＴＭＡＨ）水溶液、水酸化カリウム（ＫＯＨ）アルコール溶液、及び他の水／アルコール・ベースの溶液を含む。
【００４３】
１つの実施例において、貫通ビア２６５Ｃの抵抗は、１０，０００平方ミクロン当たり約０．００３オームである。従って、短い低抵抗及び低インダクタンス経路が、基板１００の裏面から、貫通ビア２７０Ｃ、ダマシン・ワイヤ１４５及びスタッド・コンタクト２７０Ａを経由してＨＢＴ１３０まで作られた。
【００４４】
図１９（１）〜（３）は、本発明の第３の実施形態の第２の変形物による裏面相互接続構造体の製造を示す断面図である。本発明の第３の実施形態の第２の変形物においてスタッド・コンタクトが初めに完成され、次に貫通ビアが形成されることを除いて、本発明の第３の実施形態の第２の変形物は第１の変形物と類似している。
【００４５】
図１９（１）において、開口部２６５Ａ及び２６５Ｂは第１誘電体層１０５内に形成する。図１９（２）において、開口部２６５Ａ及び２６５Ｂ（図１９（１）参照）を充填してスタッド・コンタクト２７０Ａ及び２７０Ｂを形成する。１つの実施例において、スタッド・コンタクト２７０Ａ及び２７０Ｂは、コア導電体の側壁及び底面上のライナで囲まれるＷのコア導電体を含み、ライナはＴｉ、ＴｉＮ又はそれらの層の組合せを含む。図１９（３）において、貫通ビア２７０Ｃは、第１誘電体層１０５を貫通し、ＳＴＩ２５０を貫通し、基板１００内部に至る開口部を形成することによって形成する。次に、上部の誘電体層１０７（図１９（２）参照）をブランケット・エッチングによって除去し、例えば、ＨｕａｎｇのＡ及びＢ洗浄によって流される５００：１のＢＨＦなどによる、随意の洗浄を実施する。次に、開口部は図２１（１）〜（３）に示す充填プロセス、図２２（１）〜（４）に示す充填プロセス、図２３（１）〜（４）に示す充填プロセス、或いは、図２４（１）〜（５）に示す充填プロセスを用いて後述のように、スタッド・コンタクト２７０Ａ及び２７０Ｂ、並びに、貫通ビア２７０Ｃを形成する。次に、図１４乃至図１８に示して前述したプロセスを実施する。
【００４６】
図２０（１）〜（３）は、本発明の第３の実施形態の第３の変形物による裏面相互接続構造体の製造を示す断面図である。本発明の第３の実施形態の第３の変形物において、スタッド・コンタクトが貫通ビアの形成後まで形成されないことを除いて、本発明の第３の実施形態の第３の変形物は第１の変形物と類似している。
【００４７】
図２０（１）において、貫通ビア２７０Ｃは、本発明の第３の実施形態の第１の変形物に関して前述したように、誘電体層１０５を貫通し、ＳＴＩ２５０を貫通して基板１００内部に至る開口部をエッチングすることによって形成する。次に、開口部は、図２１（１）〜（３）に示す充填プロセス、図２２（１）〜（４）に示す充填プロセス、図２３（１）〜（４）に示す充填プロセス、或いは、図２４（１）〜（５）に示す充填プロセスを用いて前述のように充填し、貫通ビア２７０Ｃを形成する。図２０（２）において、開口部２６５Ａ及び２６５Ｃは第１誘電体層１０５内に形成する。図２０（３）において、上部の誘電体層１０７（図２０（２）参照）はブランケット・エッチングによって除去し、例えば、ＨｕａｎｇのＡ及びＢ洗浄によって流される５００：１のＢＨＦなどによる、随意の洗浄を実施する。次に、開口部２６５Ａ及び２６５Ｃ（図２０（２）参照）を充填して、スタッド・コンタクト２７０Ａ及び２７０Ｂを形成する。１つの実施例において、スタッド・コンタクト２７０Ａ及び２７０Ｂは、コア導電体の側壁及び底面上のライナで囲まれるＷのコア導電体を含み、ライナはＴｉ、ＴｉＮ又はそれらの層の組合せを含む。次に、図１７及び図１８に示し前述したプロセスを実行する。
【００４８】
再び、基板１００は本発明の第３の実施形態の３つの変形物のいずれに対してもＳＯＩ基板とすることができる。
貫通ビア及び／又はスタッド・コンタクトを充填する以下の４つの方法は、実施中の本発明の第３の実施形態の変形物に依存するが、それらの中で例示的な貫通ビアのみを説明する。
【００４９】
図２１（１）〜（３）は、本発明の第３の実施形態の貫通ビア又はスタッド・コンタクトを充填する第１の方法を示す断面図である。図２１（１）において、開口部２６５Ｃは、例えば、緩衝フッ化水素酸（ＢＨＦ）及びＨｕａｎｇのＡ及びＢウェット洗浄を用いて洗浄する。次に、随意の共形絶縁層２７５を開口部２６５Ｃの側壁及び底面上に形成する。絶縁層２７５は、露出シリコン表面を熱的に酸化することによって、又はＬＰＣＶＤを用いて誘電体膜を付着させることによって形成することができ、或いは、ＡＬＤ  ＳｉＯ２プロセスを用いて付着させることができる。随意の絶縁層２７５の重要な特性は、１００％に近い共形性を有することである（例えば、それはビアを基板から電気的に絶縁するのに十分な膜でビアの側壁及び底面を覆う）。絶縁層２７５は、貫通ビアを基板１００から電気的に絶縁させるのが望ましい場合にのみ用いる。次に、化学気相付着（ＣＶＤ）によって形成され当該技術分野で既知の水素プラズマ緻密化ステップによって分離される、１つ又は複数のＴｉＮ層を含む共形導電性ライナ２８０を、絶縁層２７５があればその上に、或いは、絶縁層がなければ開口部２６５Ｃの側壁及び底面上に形成する。
【００５０】
図２１（２）において、六フッ化タングステン（ＷＦ６）の有機金属ＣＶＤ（ＭＯＣＶＤ）によるＷの付着を実施して、ライナ２８０の上にタングステン層２８５を形成して開口部２６５Ｃを充填する。タングステン層２８５は開口部２６５Ｃを過剰に充填する。タングステン層２８５は、貫通ビアを充填するとき、付着の部分の間、良好な側壁被覆及び最小のブレッド・ローフ（タングステン層２８５の上部のノッチ）、並びに、付着の重負荷部分の間、低い応力を有することが必要である。最適のＷの側壁被覆は、相対的に低温（例えば、約３５０℃乃至約４００℃）において、且つ、ＷＦ６の飽和（例えば、高ＷＦ６流）条件において膜を付着させることによって達成されるが、これは高い引張応力を生じる。応力及びウェハ（基板）屈曲を減少させるために、付着の重負荷部分は、ＷＦ６が不足する条件の最小のＷＦ６流を用いて、或いは、最大の可能な温度（例えば、約４１８℃乃至約４５０℃）において付着を実施して、或いはその両方により、実施することが有利である。ＷＦ６によるシリコンへの攻撃を減らすために、当該技術分野で既知のようにシラン（ＳｉＨ４）又はジボラン（Ｂ２Ｈ６）をＷＦ６に混合することが有利である（例えば、シラン又はジボランのＣＶＤによるＷの核形成）。
【００５１】
図２１（３）において、ＣＭＰを実施して第１誘電体層１０５及び貫通ビア２７０Ｃの上面を同一平面にする。代替的に、過剰のＷは、例えば、過酸化水素（Ｈ２Ｏ２）水を用いたウェット・エッチング、次いでＣＭＰにより除去することができる。
【００５２】
図２２（１）〜（４）は、本発明の第３の実施形態の貫通ビア又はスタッド・コンタクトを充填する第２の方法を示す断面図である。図２２（１）において、開口部２６５Ｃは、例えば、緩衝フッ化水素酸（ＢＨＦ）及びＨｕａｎｇのＡ及びＢウェット洗浄を用いて洗浄する。次に、随意の絶縁層２７５を、上で説明したように、開口部２６５Ｃの側壁及び底面上に形成する。
【００５３】
図２２（２）において、共形ポリシリコン層２９０を、絶縁層２７５があればその上に、或いは、絶縁層がなければ開口部２６５Ｃの側壁及び底面上に形成する。シリサイドがスタッド・コンタクトの下に存在する場合には、シリサイドの劣化を避けるために、ＬＰＣＶＤのポリシリコン温度は、ＣｏＳｉに対して約６２０℃以下、またＴｉＳｉに対しては約８００℃以下に保つ必要がある。
【００５４】
図２２（３）において、ＴｉＮを含むライナ２８０（前述の）はポリシリコン層２９０の上に形成し、タングステン層２８５はライナ２８０の上に形成して開口部２６５Ｃを過剰充填する。応力及びウェハ（基板）屈曲を減らすためには、前述のように、最小のＷＦ６流を使用して、或いは、最大の可能な温度で付着を実施して、或いは、その両方により、Ｗの重負荷付着を実施することが有利である。
【００５５】
図２２（４）において、ＣＭＰを実施して第１誘電体層１０５及び貫通ビア２７０Ｃの上面を同一平面にする。
【００５６】
図２３（１）〜（４）は、本発明の第３の実施形態の貫通ビア又はスタッド・コンタクトを充填する第３の方法を示す断面図である。図２３（１）において、開口部２６５Ｃは、例えば、緩衝フッ化水素酸（ＢＨＦ）及びＨｕａｎｇのＡ及びＢウェット洗浄を用いて洗浄する。次に、随意の絶縁層２７５を、前述のように、開口部２６５Ｃの側壁及び底面上に形成する。
【００５７】
図２３（２）において、ＴｉＮを含むライナ２８０（前述の）を、絶縁層２７５があればその上に、或いは、絶縁層がなければ開口部２６５Ｃの側壁及び底面上に形成する。次に、共形タングステン層２９５をライナ２８０の上に形成する。
【００５８】
図２３（３）において、誘電体層３００、例えばＳｉＯ２がタングステン層２９５の開口部２６５Ｃを過剰充填する。１つの実施例において、酸化物層３００は、ＰＥＣＶＤを用いて４００℃で付着させた酸化テトラエトキシシラン（ＴＥＯＳ）である。
【００５９】
図２３（４）において、ＣＭＰを実施して第１誘電体層１０５及び貫通ビア２７０Ｃの上面を同一平面にする。
【００６０】
図２４（１）〜（５）は、本発明の第３の実施形態の貫通ビア又はスタッド・コンタクトを充填する第４の方法を示す断面図である。図２４（１）において、開口部２６５Ｃは、例えば、緩衝フッ化水素酸（ＢＨＦ）及びＨｕａｎｇのＡ及びＢウェット洗浄を用いて洗浄する。次に、随意の絶縁層２７５を、前述のように、開口部２６５Ｃの側壁及び底面上に形成する。
【００６１】
図２４（２）において、共形ポリシリコン層２９０を、絶縁層２７５があればその上に、或いは、絶縁層がなければ開口部２６５Ｃの側壁及び底面上に形成する。シリサイドがスタッド・コンタクトの下に存在する場合には、シリサイドの劣化を避けるために、ＬＰＣＶＤのポリシリコン温度は、ＣｏＳｉに対して約６２０℃以下、またＴｉＳｉに対しては約８００℃以下に保つ必要がある。
【００６２】
図２４（３）において、ＴｉＮを含むライナ２８０（前述の）はポリシリコン層２９０の上に形成し、共形タングステン層２９５はライナ２８０の上に形成する。応力及びウェハ（基板）屈曲を減らすために、最小のＷＦ６流を使用して、或いは、最大の可能な温度で付着を実施して（上を参照）、或いはその両方により、Ｗの付着を実施することが有利である。ＷＦ６によるシリコンへの攻撃を減らすために、当該技術分野で既知のように、ジボラン（Ｂ２Ｈ６）をＷＦ６に混合することが有利である。図２４（４）において、酸化物層３００（前述のように）をタングステン層２９５の上に付着させて、開口部２６５Ｃを過剰充填する。１つの実施例において、酸化物層３００はＴＥＯＳである。
【００６３】
図２４（５）において、ＣＭＰを実施して第１誘電体層１０５及び貫通ビア２７０Ｃの上面を同一平面にする。
【００６４】
前述の第１（図２１（１）〜（３））及び第３（図２３（１）〜（４））の充填プロセスは、本発明の第３の実施形態の第１（図１４−図１６）の変形物と共に用いることができる。前述の第１（図２１（１）〜（３））、第２（図２２（１）〜（４））、第３（図２３（１）〜（４））及び第４（図２４（１）〜（５））の充填プロセスは、本発明の第３の実施形態の第２（図１９（１）〜（３））及び第３の変形物（図２０（１）〜（３））と共に用いることができる。
【００６５】
図２５及び図２６は、本発明の第３の実施形態の変形物のいずれかによる、代替の基板を使用した裏面相互接続構造体の製造を示す断面図である。本発明の第３の実施形態の３つの変形物の全ては、後述の代替の基板を使用することができる。図２５及び図２６は、それぞれ図１７及び図１８に取って代わることになる。
【００６６】
図２５は、基板１００が下部分３２０と上部分３２５の間の埋め込み酸化物層（ＢＯＸ）３１５を有する基板３１０に置き換えられることを除いて、図１７に類似している。上部分３２５は、単結晶シリコン又は標準的なＳＯＩとすることができる。下部分３２０もまた単結晶シリコンとすることができる。１つの実施例において、基板３１０は、ＢＯＸ３１５が形成されたバルク・シリコン基板である。第２の実施例において、基板３１０は接合基板であり、下部分３２０とシリコン層３２５が埋め込み酸化物層３１５を介して互いに接合される。シリコン層３２５は厚さＴ３を有する。１つの実施例において、Ｔ３は約１４０ミクロンと約１６０ミクロンの間にあり、埋め込み酸化物層３１５は約０．２ミクロンと約５ミクロンの間の厚さを有する。シリコン層３２５はＳＯＩ層とすることができ、例えば、シリコン層３２５の上面より約３００ｎｍ下の付加的なＢＯＸ層を含むことができる。ＢＯＸ層３１５は、開口部２６５Ｃ（例えば、図１５参照）をエッチングする際に全ての開口部２６５Ｃが均一の深さ及び相対的に均一の幅となるように、シリコンのエッチング停止として機能する。貫通ビア２７０Ｃは、第１ワイヤ・レベル１１０を形成する前に、上述のようにメタライズする。
【００６７】
図２６において、基板３１０は厚さＴ４まで薄くして、貫通ビア２７０Ｃを露出させるために全てのＢＯＸ層３１５（図２５参照）を除去する。１つの実施例において、Ｔ４は約１００ミクロンと約１５０ミクロンの間である。薄くすることは、裏面研削、ウェット・エッチング又はそれらの組合せによって達成することができる。適切なウェット・エッチング液の例は、それらに限定されないが、水酸化テトラメチルアンモニウム（ＴＭＡＨ）水溶液、水酸化カリウム（ＫＯＨ）アルコール溶液、及び他の水／アルコール・ベースの溶液を含む。
【００６８】
図２７及び図２８は、本発明の第４の実施形態による裏面相互接続構造体の製造を示す断面図である。本発明の第４の実施形態は、異なる基板の使用及び貫通ビア２７０Ｃ（図２８参照）が基板の裏面に露出しないことを除いて、第３の実施形態に類似している。スタッド・コンタクト及び貫通ビアを形成するための本発明の第３の実施形態の３つの変形物の全て、及び４つの充填方法のいずれも、本発明の第４の実施形態と共に実施することができる。図２７及び図２８は、それぞれ図１７及び図１８に取って代わることになる。
【００６９】
図２７は、基板１００が、厚さＴ５を有する上部基板６０５を含む基板６００に置き換えられることを除いて、図１７に類似している。上部基板６０５は、下部基板６１０に接合するか、或いは、図１０及び図１１に示した前述のプロセスを用いて形成する。上部基板は、高濃度Ｐ型ドープ下部基板６１０に比較して低い濃度でＰ型ドープされる。第１の実施例において、上部及び下部基板６０５及び６１０の両方はバルク・シリコン基板である。第２の実施例において、上部基板６０５はＳＯＩ基板であり、下部基板６１０はバルク・シリコン基板である。上部基板６０５は、薄いＳＯＩ基板から形成することができ、或いは、接合後にＢＯＸ層を上部基板内に形成することができる。貫通ビアは下部基板６１０に物理的及び電気的に接触し、下部基板６１０内部にわずかに埋め込むことができる。１つの実施例において、下部基板６１０は、約０．００５オーム・ｃｍと約０．０５オーム・ｃｍの間の抵抗率を有する。１つの実施例において、上部基板６０５は、約１０オーム・ｃｍと約５００オーム・ｃｍの間の抵抗率を有する。１つの実施例において、Ｔ５は約４０ミクロンと約１００ミクロンの間にある。
【００７０】
図２８において、下部基板６１０（図２７参照）は、裏面研削、ウェット・エッチング又はそれらの組合せによって薄くして、厚さＴ６を有する薄い下部基板６１０Ａを形成する。１つの実施例において、Ｔ６は約５０ミクロンと約１００ミクロンの間にある。１つの実施例において、薄い下部基板６１０Ａと貫通ビア２７０Ｃの合成抵抗は、１０，０００平方ミクロン当たり約０．４オーム未満である。
【００７１】
図２９は基板への裏面接続を有する例示的なヘテロ接合バイポーラ・トランジスタの断面図である。図２９において、ＨＢＴ７００は、基板７０５内に形成され、深いトレンチ分離７１５によって囲まれたＮウェル７２０内に形成され、リーチ・スルー７２５に接触するサブコレクタ７１０、及びＳＴＩ７３０を含む。ＨＢＴ７００はまた、基板７０５の上に形成されたＰ型低温エピタキシャル（ＬＴＥ）ベース７３５、Ｐ型ポリシリコン・ベース７４０、Ｎ型単結晶エミッタ７４５及びポリシリコン・エミッタ７５０を含む。ＬＴＥベース７３５は、ＳｉＧｅ又はＳｉＧｅＣを含むことができる。ＳｉＧｅ（及びＳｉＧｅＣ）バイポーラ・トランジスタは、ヘテロ接合バイポーラ・トランジスタの例である。単結晶エミッタ７４５は、ＬＴＥベース７３５に直接物理的に接触したポリシリコン・エミッタ７５０の一部分から形成される。同様に、ＬＴＥベース７３５は、Ｎウェル７２０に直接物理的に接触したポリシリコン・ベース７４０の一部分から形成される。
【００７２】
第１誘電体層７５５内には、ポリシリコン・エミッタ７５０に物理的及び電気的に接触するスタッド・コンタクト７６０を形成する。スタッド・コンタクト７６０とポリシリコン・エミッタ７５０の間には金属シリサイド層があってもよい。また、第１誘電体層７５５内には、本発明の種々の実施形態のいずれかによる、基板７０５内に／それを貫通して延びる貫通ビア７６５を形成する。第２誘電体層７７０内にはダマシン・ワイヤ７７５を形成する。ダマシン・ワイヤ７７５は、スタッド・コンタクト７６０及び貫通ビア７６５に直接物理的及び電気的に接触し、従って、ＨＢＴ７００のエミッタから基板７０５の裏面に至る電気的経路を与える。ＨＢＴ７００のエミッタへの接続は例示的なものと考えるべきであり、ベース又はコレクタのリーチ・スルーへの接続を形成することができる。第３誘電体層７８０は、第２誘電体層７７０及びワイヤ７７５の上に形成する。必要に応じて付加的な誘電体層及び配線層を形成することができる。
【００７３】
従って、本発明の種々の実施形態は、集積回路の回路素子に信号を接続するための、低インダクタンス及び低抵抗の相互接続構造体及びこの相互接続構造体を製造する方法を提供する。
【００７４】
本発明の実施形態の説明が、本発明の理解のために上に与えられている。本発明は、本明細書で説明される特定の実施形態には限定されず、当業者には明白となるように、本発明の範囲から離れることなく種々の変更、再構成及び置き換えが可能であることを理解されたい。従って、添付の特許請求の範囲は、全てのそれら変形及び改変を本発明の真の趣旨及び範囲内に入るものとして包含することが意図されている。
【符号の説明】
【００７５】
１００：基板
１０５：第１誘電体層
１０７：上部誘電体層
１１０：第２誘電体層
１１５：第３誘電体層
１２０：第４誘電体層
１２５：絶縁層
１３０：ＨＢＴ
１３５：ＭＯＳＦＥＴ
１４０Ａ、１４０Ｂ、１４０Ｃ：スタッド・コンタクト
１４５、１５０：ダマシン・ワイヤ
１５５：デュアル・ダマシン・ワイヤ／ビア
１６０Ａ、１６０Ｂ：デュアル・ダマシン・ワイヤボンド・パッド／ビア
１６５、１６５Ａ、１６５Ｂ：貫通ビア開口部
１７０：第１導電層
１７５：第２導電層
１８０：誘電体スペーサ
１８５：側壁
１９０：埋め込み酸化物層（ＢＯＸ）
１９５：シリコン層
２００：位置合せマーク
２０５：高濃度ドープＰ型（Ｐ−）基板
２１０、２３５：フォトレジスト層
２１５、２２０：高濃度ドープＰ型（Ｐ＋）領域
２２５：酸化物層
２３０：Ｐ型エピタキシャル層
２２１、２２２：ステップ
２１５Ａ、２２０Ａ：拡散領域
２４０：高濃度Ｐ型ドープ領域
２４５：拡散貫通ビア
２５０：浅いトレンチ分離（ＳＴＩ）
２６５Ａ、２６５Ｂ、２６５Ｃ：開口部
２７０Ａ、２７０Ｂ：スタッド・コンタクト
２７０Ｃ：貫通ビア
２７５：共形絶縁層
２８０：共形導電ライナ
２８５：タングステン層
２９０：ポリシリコン層
２９５：共形タングステン層
３００：誘電体層（酸化物層）
３１０、６００：基板
３１５：埋め込み酸化物層（ＢＯＸ）
３２０：基板３１０の下部分
３２５：基板３１０の上部分（シリコン層）
６０５：上部基板
６１０：下部基板
６１０Ａ：薄くされた下部基板
７００：ＨＢＴ
７０５：基板
７１０：サブコレクタ
７１５：深いトレンチ分離
７２０：Ｎウェル
７２５：リーチ・スルー
７３０：ＳＴＩ
７３５：Ｐ型低温エピタキシャル（ＬＴＥ）ベース
７４０：Ｐ型ポリシリコン・ベース
７４５：Ｎ型単結晶エミッタ
７５０：ポリシリコン・エミッタ
７５５：第１誘電体層
７６０：スタッド・コンタクト
７６５：貫通ビア
７７０：第２誘電体層
７７５：ダマシン・ワイヤ
７８０：第３誘電体層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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