(57)【特許請求の範囲】
【請求項１】
所定方向に順次並んだ複数の光電変換部、前記複数の光電変換部から転送された電荷を電圧に変換する電荷電圧変換部、前記複数の光電変換部にそれぞれ対応して設けられ前記複数の光電変換部から前記電荷電圧変換部に電荷を転送する複数の転送スイッチ、前記電荷電圧変換部の電圧に応じた信号を出力する増幅部、及び、前記電荷電圧変換部の電位をリセットするリセットスイッチをそれぞれが有する複数の画素ブロックと、
前記複数の画素ブロックのうちの１つの画素ブロックの前記電荷電圧変換部と、前記複数の画素ブロックのうちの他の１つの画素ブロックの前記電荷電圧変換部との間を、オンオフする連結トランジスタと、
前記連結トランジスタをオフした状態で、前記１つの画素ブロックにおいて前記複数の転送スイッチを互いに異なるタイミングでオンさせ、前記各転送スイッチのオン期間の前に前記リセットスイッチをオンさせ、前記リセットスイッチのこれらのオン期間のうちの最初のオン期間の長さと前記これらのオン期間のうちの他のオン期間の長さとが同一になるように制御するとともに、前記制御の期間において前記他の１つの画素ブロックの前記リセットスイッチをオンさせる制御部と、
を備え、
前記１つの画素ブロックの前記複数の光電変換部は、前記他の１つの画素ブロックの前記複数の光電変換部に対して前記所定方向に並んだことを特徴とする固体撮像素子。
【請求項２】
前記１つの画素ブロック及び前記他の１つの画素ブロックは、同一の垂直信号線に接続されたことを特徴とする請求項１記載の固体撮像素子。
【請求項３】
所定方向に順次並んだ複数の光電変換部、前記複数の光電変換部から転送された電荷を電圧に変換する電荷電圧変換部、前記複数の光電変換部にそれぞれ対応して設けられ前記複数の光電変換部から前記電荷電圧変換部に電荷を転送する複数の転送スイッチ、前記電荷電圧変換部の電圧に応じた信号を出力する増幅部、及び、前記電荷電圧変換部の電位をリセットするリセットスイッチをそれぞれが有する複数の画素ブロックと、
前記複数の画素ブロックのうちの１つの画素ブロックの前記電荷電圧変換部と、前記複数の画素ブロックのうちの他の１つの画素ブロックの前記電荷電圧変換部との間を、オンオフする連結トランジスタと、
前記連結トランジスタをオフした状態で、前記１つの画素ブロックにおいて前記複数の転送スイッチを互いに異なるタイミングでオンさせ、前記各転送スイッチのオン期間の前に前記リセットスイッチをオンさせ、前記リセットスイッチのこれらのオン期間のうちの最初のオン期間の長さと前記これらのオン期間のうちの他のオン期間の長さとが同一になるように制御するとともに、前記制御の期間において前記他の１つの画素ブロックの前記リセットスイッチをオンさせる制御部と、
を備え、
前記１つの画素ブロック及び前記他の１つの画素ブロックは、同一の垂直信号線に接続されたことを特徴とする固体撮像素子。
【請求項４】
前記制御部は、前記制御の期間において、前記他の１つの画素ブロックの前記リセットスイッチを、前記１つの画素ブロックの前記リセットスイッチのオン期間の終了時までにオンさせるように制御することを特徴とする請求項１乃至３のいずれかに記載の固体撮像素子。
【請求項５】
前記制御部は、前記制御の期間において、前記他の１つの画素ブロックの前記リセットスイッチのオン期間の長さは、前記１つの画素ブロックの前記リセットスイッチのオン期間の長さと同一になるように制御することを特徴とする請求項１乃至４のいずれかに記載の固体撮像素子。
【請求項６】
前記制御部は、前記制御の期間において、前記他の１つの画素ブロックの前記リセットスイッチのオンオフのタイミングが、前記１つの画素ブロックの前記リセットスイッチのオンオフのタイミングと同一になるように制御することを特徴とする請求項１乃至５のいずれかに記載の固体撮像素子。
【請求項７】
前記制御部は、前記制御の期間において、前記１つの画素ブロックの前記複数の転送スイッチのいずれについても、当該転送スイッチのオン期間の開始時と、当該転送スイッチのオン期間の直前の前記１つの画素ブロックの前記リセットスイッチのオン期間の終了時との間の時間間隔は、互いに同一になるように制御することを特徴とする請求項１乃至６のいずれかに記載の固体撮像素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像素子に関するものである。
【背景技術】
【０００２】
下記特許文献１には、複数の画素であって少なくとも２つの画素がそれぞれ（ａ）フォトディテクタ、（ｂ）フローティング容量部をなす電荷電圧変換領域及び（ｃ）増幅器への入力部を含む複数の画素と、前記電荷電圧変換領域同士を選択的に接続するスイッチをなす連結トランジスタとを備えた固体撮像素子が開示されている。この固体撮像素子を以下、フローティング容量部連結トランジスタを有する固体撮像素子とも呼ぶ。
【０００３】
特許文献１に開示された固体撮像素子によれば、前記連結トランジスタをオンすることで、前記少なくとも２つの画素のフォトディテクタの電荷を混合して読み出す画素混合（電荷ドメインビニング）を行うことができる。また、前記連結トランジスタをオフすることで、前記連結トランジスタを有していない通常の固体撮像素子と同様に、前記少なくとも２つの画素のフォトディテクタの電荷を混合することなく読み出すことができる。
【０００４】
また、下記特許文献２に開示された固体撮像素子では、所定数の画素毎に画素ブロックをなし、画素ブロック毎に、当該画素ブロックに属する前記所定数の画素が、１組のフローティング容量部、増幅トランジスタ、リセットトランジスタ及び選択トランジスタを共有している。このため、１画素当たりのトランジスタ数を削減することができ、開口率を大きくすることができる。開口率が大きいと、多くの電荷を扱うこととなり、ＳＮ比が良くなる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特表２００８−５４６３１３号公報
【特許文献２】特開平９−４６５９６号公報の図１及び図３等
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１に開示されるフォローティング容量部連結トランジスタを特許文献２に開示される固体撮像素子に適用した場合、オフした前記連結トランジスタを介したリーク電流の発生により、撮像した画像の画質が低下する現象が見出された。すなわち、このような固体撮像素子では、前記連結トランジスタをオフしている時に、前記連結トランジスタにより遮断されているはずの隣接画素ブロックの電荷電圧変換領域の電荷が、信号を読み出そうとしている画素ブロックの電荷電圧変換領域に、前記連結トランジスタを介してリーク電流として流れ込んでしまう結果、そのリーク電流により画像の白浮きやノイズが発生し、画質が低下してしまう。
【０００７】
また、フローティング容量部連結トランジスタを有する固体撮像素子では、全画素から独立して信号を出力させる場合、均一光を照射した場合であっても、画素ブロックにおける最初に読み出される画素の信号と、その画素ブロックにおける他の画素から読み出される信号とがばらついてしまい、画質が低下してしまう。
【０００８】
本発明は、このような事情に鑑みてなされたもので、フローティング容量部同士の間をオンオフする連結トランジスタを有する固体撮像素子において、所定の動作モードにおいて、連結トランジスタを介したリーク電流を低減して画質を向上させることができ、しかも、画素ブロックにおける最初に読み出される画素の信号と、その画素ブロックにおける他の画素から読み出される信号との間のばらつきを低減することを目的とする。
【課題を解決するための手段】
【０００９】
前記課題を解決するための手段として、以下の各態様を提示する。第１の態様による固体撮像素子は、（i）所定方向に順次並んだ複数の光電変換部から転送された電荷を電圧に変換する電荷電圧変換部、前記複数の光電変換部にそれぞれ対応して設けられ前記複数の光電変換部から前記電荷電圧変換部に電荷を転送する複数の転送スイッチ、前記電荷電圧変換部の電圧に応じた信号を出力する増幅部、及び、前記電荷電圧変換部の電位をリセットするリセットスイッチをそれぞれが有する複数の画素ブロックと、（ii）前記複数の画素ブロックのうちの１つの画素ブロックの前記電荷電圧変換部と、前記複数の画素のうちの他の１つの画素ブロックの前記電荷電圧変換部との間を、オンオフする連結トランジスタと、（iii）前記連結トランジスタをオフした状態で、前記１つの画素ブロックにおいて前記複数の転送スイッチを互いに異なるタイミングでオンさせ、前記各転送スイッチのオン期間の前に前記リセットスイッチをオンさせ、前記リセットスイッチのこれらのオン期間のうちの最初のオン期間の長さと前記これらのオン期間のうちの他のオン期間の長さと同一になるように制御するとともに、前記制御の期間において前記他の１つの画素ブロックの前記リセットスイッチをオンさせる制御部と、を備えたものである。
【００１０】
本発明の第２の態様による固体撮像素子は、前記第１の態様において、前記制御部は、前記制御の期間において、前記他の１つの画素ブロックの前記リセットスイッチを、前記１つの画素ブロックの前記リセットスイッチのオン期間の終了時までにオンさせるように制御するものである。
【００１１】
本発明の第３の態様による固体撮像素子は、前記第１又は第２の態様において、前記制御部は、前記制御の期間において、前記他の１つの画素ブロックの前記リセットスイッチのオン期間の長さは、前記１つの画素ブロックの前記リセットスイッチのオン期間の長さと同一になるように制御するものである。
【００１２】
本発明の第４の態様による固体撮像素子は、前記第１乃至第３のいずれかの態様において、前記制御部は、前記制御の期間において、前記他の１つの画素ブロックの前記リセットスイッチのオンオフのタイミングが、前記１つの画素ブロックの前記リセットスイッチのオンオフのタイミングと同一になるように制御するものである。
【００１３】
本発明の第５の態様による固体撮像素子は、前記第１乃至第４のいずれかの態様において、前記制御部は、前記制御の期間において、前記１つの画素ブロックの前記複数の転送スイッチのいずれについても、当該転送スイッチのオン期間の開始時と、当該転送スイッチのオン期間の直前の前記１つの画素ブロックの前記リセットスイッチのオン期間の終了時との間の時間間隔は、互いに同一になるように制御するものである。
【発明の効果】
【００１４】
本発明によれば、フローティング容量部同士の間をオンオフする連結トランジスタを有する固体撮像素子において、所定の動作モードにおいて、連結トランジスタを介したリーク電流を低減して画質を向上させることができ、しかも、画素ブロックにおける最初に読み出される画素の信号と、その画素ブロックにおける他の画素から読み出される信号との間のばらつきを低減することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の一実施の形態による固体撮像素子の概略構成を示す回路図である。
【図２】図１に示す固体撮像素子の所定動作モード時の読み出し動作を示すタイミングチャートである。
【図３】第１の比較例による固体撮像素子の読み出し動作を示すタイミングチャートである。
【図４】図３中の一部のタイミングチャート及びそれにより生ずるフローティング容量部の電圧を示す図である。
【図５】第２の比較例による固体撮像素子の読み出し動作を示すタイミングチャートである。
【図６】図５中の一部のタイミングチャート及びそれにより生ずるフローティング容量部の電圧を示す図である。
【図７】フローティング容量部の電圧と垂直信号線の電圧との関係を模式的に示す図である。
【発明を実施するための形態】
【００１６】
以下、本発明による固体撮像素子について、図面を参照して説明する。
【００１７】
図１は、本発明の一実施の形態による固体撮像素子の概略構成を示す回路図である。本実施の形態による固体撮像素子は、ＣＭＯＳ型の固体撮像素子として形成されており、例えば、デジタルスチルカメラやビデオカメラなどに搭載される。
【００１８】
本実施の形態による固体撮像素子は、２次元状に配置された複数の画素１（図１では、６×２個の画素１（３×２個の画素ブロック１０）のみを示す。）と、垂直走査回路２と、水平走査回路３と、画素１の各列ごとに設けられ各列ごとの画素１の出力が供給される垂直信号線４と、各垂直信号線４に接続された定電流源５及びカラムアンプ６と、トランジスタからなるスイッチ７と、カラムアンプ６から出力される信号をスイッチ７を介して受け取る水平信号線８と、出力アンプ９とを備えている。
【００１９】
なお、本実施の形態では、相関二重サンプリング回路（ＣＤＳ回路）は、この固体撮像素子の外部に設けられ、信号が出力アンプ９を介して外部に出力された後に相関二重サンプリング処理が行われるようになっている。もっとも、ＣＤＳ回路を固体撮像素子に搭載してもよいことは、言うまでもない。この場合、当該ＣＤＳ回路をカラムアンプ６を用いた構成とすることも可能である。
【００２０】
本実施の形態では、各画素１は、入射光に応じた電荷を生成し蓄積する光電変換部としてのフォトダイオードＰＤと、フォトダイオードＰＤからフローティング容量部ＦＣに電荷を転送する転送スイッチとしての転送トランジスタＴＸとを有している。
【００２１】
なお、図面では、後述の画素ブロック１０のうち図１中下側の画素の符号を１Ａとし、図１中上側の画素の符号を１Ｂとして、両者を区別しているが、両者を区別しないで説明するときには両者に符号１を付して説明する場合がある。また、図面では、画素１Ａのフォトダイオードの符号をＰＤＡとし、画素１Ｂのフォトダイオードの符号をＰＤＢとして、両者を区別しているが、両者を区別しないで説明するときには両者に符号ＰＤを付して説明する場合がある。同様に、画素１Ａの転送トランジスタの符号をＴＸＡとし、画素１Ｂの転送トランジスタの符号をＴＸＢとして、両者を区別しているが、両者を区別しないで説明するときには両者に符号ＴＸを付して説明する場合がある。
【００２２】
本実施の形態では、前記複数の画素１は、フォトダイオードＰＤが列方向（垂直方向）に順次並んだ２個の画素１毎に画素ブロック１０をなしている。各画素ブロック１０毎に、当該画素ブロック１０に属する２個の画素１（１Ａ，１Ｂ）が、１組のフローティング容量部ＦＣ、増幅トランジスタＡＭＰ、リセットトランジスタＲＥＳ及び選択トランジスタＳＥＬを共有している。フローティング容量部ＦＣは、転送されてきた電荷を電圧に変換する電荷電圧変換部を構成している。増幅トランジスタＡＭＰは、フローティング容量部ＦＣの電位に応じた信号を出力する増幅部を構成している。リセットトランジスタＲＥＳは、フローティング容量部ＦＣの電位をリセットするリセットスイッチを構成している。選択トランジスタＳＥＬは、当該画素ブロック１０を選択するための選択部を構成している。フォトダイオードＰＤ及び転送トランジスタＴＸは、２個の画素１（１Ａ，１Ｂ）で共有されることなく、画素１毎に設けられている。図１では、ｎは画素ブロック１０の行を示している。例えば、１行目の画素１と２行目の画素１とにより１行目の画素ブロック１０が構成され、３行目の画素１と４行目の画素１とにより２行目の画素ブロック１０が構成されている。
【００２３】
転送トランジスタＴＸＡ，ＴＸＢのゲートは、画素ブロック１０の行毎に、垂直走査回路２からの制御信号φＴＸＡ，φＴＸＢを導く制御線に、接続されている。リセットトランジスタＲＥＳのゲートは、画素ブロック１０の行毎に、垂直走査回路２からの制御信号φＲＥＳを導く制御線に、接続されている。選択トランジスタＳＥＬのゲートは、画素ブロック１０の行毎に、垂直走査回路２からの制御信号φＳＥＬを導く制御線に、接続されている。
【００２４】
また、本実施の形態による固体撮像素子は、列方向に隣り合う２つの画素ブロック１０のフローティング容量部ＦＣ間をオンオフする連結トランジスタＣＯＮを備えている。連結トランジスタＣＯＮのゲートは、行毎に、垂直走査回路２からの制御信号φＣＯＮを導く制御線に、接続されている。連結トランジスタＣＯＮは、制御信号φＣＯＮの高レベル期間にオンし、列方向に隣り合う２つの画素ブロック１０のフローティング容量部ＦＣ間を電気的に接続する一方、制御信号φＣＯＮの低レベル期間にオフし、列方向に隣り合う２つの画素ブロック１０のフローティング容量部ＦＣ間を電気的に遮断する。
【００２５】
フォトダイオードＰＤＡ，ＰＤＢは、入射光の光量（被写体光）に応じて電荷を生成し蓄積する。転送トランジスタＴＸＡ，ＴＸＢは、制御信号φＴＸＡ，φＴＸＢの高レベル期間にオンし、フォトダイオードＰＤＡ，ＰＤＢに蓄積された電荷をフローティング容量部ＦＣに転送する。リセットトランジスタＲＥＳは、制御信号φＲＥＳの高レベル期間にオンし、フローティング容量部ＦＣの電位を電源電圧ＶＤＤにリセットする。
【００２６】
増幅トランジスタＡＭＰは、そのドレインが電源電圧ＶＤＤに接続され、そのゲートがフローティング容量部ＦＣに接続され、そのソースが選択トランジスタＳＥＬのドレインに接続され、定電流源５を負荷とするソースフォロア回路を構成している。増幅トランジスタＡＭＰは、フローティング容量部ＦＣの電圧値に応じた信号を、選択トランジスタＳＥＬを介して垂直信号線４に出力する。選択トランジスタＳＥＬは、制御信号φＳＥＬの高レベル期間にオンし、増幅トランジスタＡＭＰのソースを垂直信号線４に接続する。
【００２７】
なお、本実施の形態では、各トランジスタＡＭＰ，ＴＸＡ，ＴＸＢ，ＲＥＳ，ＳＥＬ，連結トランジスタＣＯＮは、全てｎＭＯＳトランジスタである。
【００２８】
垂直走査回路２は、画素ブロック１０の行毎に、制御信号φＳＥＬ，φＲＥＳ，φＴＸＡ，φＴＸＢ，φＣＯＮをそれぞれ出力し、前述したトランジスタＡＭＰ，ＴＸＡ，ＴＸＢ，ＲＥＳ，ＳＥＬ，ＣＯＮを制御する制御部を構成している。また、水平走査回路３は、スイッチ７を制御する制御信号φＨ１，φＨ２を出力する。
【００２９】
本実施の形態による固体撮像素子は、動作モードとして、連結オン混合読み出し動作モード、連結オン個別読み出し動作モード、連結オフ混合読み出し動作モードおよび連結オフ個別読み出し動作モードの４つ動作モードを切換え可能に有する。４つの動作モードは、受光光量や、フレームレート等に応じて適宜切換え可能に制御される。以下、各動作モードについて説明する。
【００３０】
まず、連結オン混合読み出し動作モードについて説明する。本実施の形態による固体撮像素子では、例えば、制御信号φＣＯＮ（ｎ＋１）を高レベルにして対応する行の連結トランジスタＣＯＮ（ｎ＋１）をオンさせて、ｎ＋１行目の画素ブロック１０のフローティング容量部ＦＣ（ｎ＋１）とｎ＋２行目の画素ブロック１０のフローティング容量部ＦＣ（ｎ＋２）とを接続し、かつ、ｎ＋１行目の画素ブロック１０の選択トランジスタＳＥＬ（ｎ＋１）をオンさせた状態で、ｎ＋１行目の画素ブロック１０の転送トランジスタＴＸＡ（ｎ＋１），ＴＸＢ（ｎ＋１）及びｎ＋２行目の画素ブロック１０の転送トランジスタＴＸＡ（ｎ＋２），ＴＸＢ（ｎ＋２）を同時にオンすることによって、フォトダイオードＰＤＡ（ｎ＋１），ＰＤＢ（ｎ＋１），ＰＤＡ（ｎ＋２），ＰＤＢ（ｎ＋２）の電荷を、連結トランジスタＣＯＮ（ｎ＋１）で接続された２つのフローティング容量部ＦＣ（ｎ＋１），ＦＣ（ｎ＋２）において混合して読み出すことができる。このような動作モードを、連結オン混合読み出し動作モードと呼ぶ。この動作モードでは、フォトダイオードＰＤＡ（ｎ＋１），ＰＤＢ（ｎ＋１），ＰＤＡ（ｎ＋２），ＰＤＢ（ｎ＋２）の電荷を同時に読み出すことになるため、それらのフォトダイオードの電荷を個別に読み出す場合に比較して、高速フレームレートを実現することができる。この動作モードは、特に限定されないが、動画像の取得時に好適に利用される。
【００３１】
次に、連結オフ個別読み出し動作モードについて説明する。本実施の形態による固体撮像素子では、全ての行の制御信号φＣＯＮを低レベルにして全ての行の連結トランジスタＣＯＮをオフさせておけば、後述する動作モードによって、個々の画素１の信号を読み出すことができる。この動作モードを、連結オフ個別読み出し動作モードと呼び、後に詳述する。この連結オフ個別読み出し動作モードでは、各フォトダイオードＰＤＡ，ＰＤＢの電荷は、単一のフローティング容量部ＦＣ（すなわち、連結トランジスタＣＯＮによるフローティング容量部ＦＣの連結時と比較して小さい容量値の容量）によって電圧に変換されるため、受光光量が小さくフォトダイオードＰＤＡ，ＰＤＢの電荷量が少なくても大きな電圧に変換される。したがって、受光光量が小さい場合、高いＳＮ比で信号を読み出すことができる。
【００３２】
次に、連結オフ混合読み出し動作モードについて説明する。本実施の形態による固体撮像素子では、例えば、全ての行の制御信号φＣＯＮを低レベルにして全ての行の連結トランジスタＣＯＮをオフさせ、かつ、ｎ＋１行目の画素ブロック１０の選択トランジスタＳＥＬ（ｎ＋１）をオンさせた状態で、ｎ＋１行目の画素ブロック１０の転送トランジスタＴＸＡ（ｎ＋１），ＴＸＢ（ｎ＋１）を同時にオンすることによって、フォトダイオードＰＤＡ（ｎ＋１），ＰＤＢ（ｎ＋１）の電荷を、フローティング容量部ＦＣ（ｎ＋１）において混合して読み出すことができる。このような動作モードを、連結オフ混合読み出し動作モードと呼ぶ。この連結オフ混合読み出し動作モードでは、各フォトダイオードＰＤＡ，ＰＤＢの電荷は、単一のフローティング容量部ＦＣ（すなわち、連結トランジスタＣＯＮによるフローティング容量部ＦＣの連結時と比較して小さい容量値の容量）によって電圧に変換されるため、受光光量が小さくフォトダイオードＰＤＡ，ＰＤＢの電荷量が少なくてもそれらを混合することで大きな電圧に変換される。したがって、受光光量が小さい場合、高いＳＮ比で信号を読み出すことができる。
【００３３】
最後に、連結オン個別読み出しモードについて説明する。本実施の形態による固体撮像素子では、例えば、制御信号φＣＯＮ（ｎ＋１）を高レベルにして対応する行の連結トランジスタＣＯＮ（ｎ＋１）をオンさせて、ｎ＋１行目の画素ブロック１０のフローティング容量部ＦＣ（ｎ＋１）とｎ＋２行目の画素ブロック１０のフローティング容量部ＦＣ（ｎ＋２）とを接続し、かつ、ｎ＋１行目の画素ブロック１０の選択トランジスタＳＥＬ（ｎ＋１）をオンさせた状態で、ｎ＋１行目の画素ブロック１０の転送トランジスタＴＸＡ（ｎ＋１），ＴＸＢ（ｎ＋１）及びｎ＋２行目の画素ブロック１０の転送トランジスタＴＸＡ（ｎ＋２），ＴＸＢ（ｎ＋２）を順次切り替えてオンさせ、そのそれぞれのオンの前に一旦ｎ＋１行目及び／又はｎ＋２行目の画素ブロック１０のリセットトランジスタＲＥＳをオンさせることによって、ｎ＋１行目の画素ブロック１０のフォトダイオードＰＤＡ（ｎ＋１），ＰＤＢ（ｎ＋１）及びｎ＋２行目の画素ブロック１０のフォトダイオードＰＤＡ（ｎ＋２），ＰＤＢ（ｎ＋２）の電荷を、それぞれ混合することなく個々に読み出すことができる。このような動作モードを、連結オン個別読み出し動作モードと呼ぶ。この連結オン個別読み出し動作モードでは、ｎ＋１行目の画素ブロック１０のフォトダイオードＰＤＡ（ｎ＋１），ＰＤＢ（ｎ＋１）及びｎ＋２行目の画素ブロック１０のフォトダイオードＰＤＡ（ｎ＋２），ＰＤＢ（ｎ＋２）の各電荷は、連結トランジスタＣＯＮ（ｎ＋１）で接続された２つのフローティング容量部ＦＣ（ｎ＋１），ＦＣ（ｎ＋２）の合成容量（すなわち、単一のフローティング容量部ＦＣの容量と比較して大きい容量値の容量）によって電圧に変換されるため、受光光量が大きくフォトダイオードＰＤＡ，ＰＤＢの電荷量が大きくても比較的小さな電圧に変換される。したがって、受光光量が大きい場合、変換後の信号電圧が大きくなり過ぎて増幅トランジスタＡＭＰが飽和してしまうのを防止することができ、これによりダイナミックレンジを拡大することができる。
【００３４】
図２は、本実施の形態による固体撮像素子の前記連結オフ個別読み出し動作モード時の読み出し動作を示すタイミングチャートである。以下、この動作ついて説明する。なお、（ｎ）はｎ行目の画素ブロック１０の信号であることを示している。ただし、φＣＯＮ（ｎ）は、ｎ行目の画素ブロック１０とｎ＋１行目の画素ブロック１０との間の連結トランジスタＣＯＮの制御信号を示している。
【００３５】
連結オフ個別読み出し動作モードでは、常時、全ての行の制御信号φＣＯＮが低レベルにされて、全ての行の連結トランジスタＣＯＮがオフに維持される。この連結オフ個別読み出し動作モードにおいて、メカニカルシャッタ（図示せず）が所定の露光期間だけ開かれて各画素１のフォトダイオードＰＤの電荷蓄積層に電荷が蓄積された後、画素ブロック１０が１行ずつ順次選択され、画素ブロック１０の各１行について順次同じ動作が行われていく。図２は、ｎ行目、ｎ＋１行目及びｎ＋２行目の画素ブロック１０が順次選択された場合の動作を示している。
【００３６】
期間ｔ１１−ｔ２０（時点ｔ１１から時点ｔ２０までの期間）において、ｎ＋１行目の画素ブロック１０が選択され、ｎ＋１行目の画素ブロック１０の制御信号φＳＥＬ（ｎ＋１）が高レベルに変化し、ｎ＋１行目の画素ブロック１０の選択トランジスタＳＥＬがオンし、ｎ＋１行目の画素ブロック１０の増幅トランジスタＡＭＰのソースが垂直信号線４に接続される。
【００３７】
時点ｔ１１後の時点ｔ１２からの期間ｔ１２−ｔ１３は、ｎ＋１行目の画素ブロック１０の最初の画素１Ａの読み出し準備のためのリセット期間である。期間ｔ１２−ｔ１３において、ｎ＋１行目の制御信号φＲＥＳ（ｎ＋１）が高レベルに変化し、ｎ＋１行目の画素ブロック１０のリセットトランジスタＲＥＳがオンする。これにより、ｎ＋１行目の画素ブロック１０のフローティング容量部ＦＣの電圧（以下、「ＦＣ（ｎ＋１）電圧」という。）は、時点ｔ１３ではリセットレベルとなる。時点ｔ１３で、リセットトランジスタＲＥＳがオフすると、ＦＣ（ｎ＋１）電圧は、ノイズ成分に応じたいわゆるダークレベルとなる。期間ｔ１３−ｔ１４中の所定期間でφＨ１，φＨ２による水平走査が行われ、ｎ＋１行目の画素ブロック１０の各画素１Ａのダークレベルが外部に出力される。時点ｔ１４からの期間ｔ１４−ｔ１５だけ、ｎ＋１行目の制御信号φＴＸＡ（ｎ＋１）が高レベルに変化し、ｎ＋１行目の画素ブロック１０の転送トランジスタＴＸＡがオンする。これにより、ｎ＋１行目の画素ブロック１０の画素１ＡのフォトダイオードＰＤＡで光電変換され蓄積されていた信号電荷が、ｎ＋１行目のフローティング容量部ＦＣに転送される。その結果、ＦＣ（ｎ＋１）電圧は、いわゆる信号レベルとなる。その後、期間ｔ１５−ｔ１６中の所定期間でφＨ１，φＨ２による水平走査が行われ、ｎ＋１行目の画素ブロック１０の各画素１Ａの信号レベルが外部に出力される。なお、前述したように、外部において、信号レベルとダークレベルとの差分をとる相関二重サンプリング処理が行われる。
【００３８】
そして、ｎ＋１行目の画素ブロック１０の画素１Ａについて期間ｔ１２−ｔ１６においてそれぞれ行われた動作と同様の動作が、ｎ＋１行目の画素ブロック１０の画素１Ｂについて期間ｔ１６−ｔ２０においてそれぞれ行われる。これらの対応する期間同士は、同じ長さとなっている。例えば、画素１Ａに関するリセット期間ｔ１２−ｔ１３と、画素１Ｂに関するリセット期間ｔ１６−ｔ１７とは、同じ長さＴとなっている。本実施の形態では、期間ｔ１２−ｔ１３及び期間ｔ１６−ｔ１７、並びに、後述する期間ｔ２−ｔ３、期間ｔ６−ｔ７、期間ｔ２２−ｔ２３及び期間ｔ２６−ｔ２７においてのみｎ＋１行目のφＲＥＳ（ｎ＋１）が高レベルにされてｎ＋１行目の画素ブロック１０のリセットトランジスタＲＥＳがオンし、その他の期間においては、ｎ＋１行目のφＲＥＳ（ｎ＋１）が低レベルにされてｎ＋１行目の画素ブロック１０のリセットトランジスタＲＥＳがオフしている。
【００３９】
以上の説明からわかるように、本実施の形態に係る連結オフ個別読み出し動作モードでは、垂直走査回路２は、ｎ＋１行目の画素ブロック１０の転送トランジスタＴＸＡ，ＴＸＢを互いに異なるタイミングで順次オンさせるように、それらの転送トランジスタＴＸＡ，ＴＸＢを制御している。また、垂直走査回路２は、各転送トランジスタＴＸＡ，ＴＸＢのオン期間の前の所定期間（期間ｔ１２−ｔ１３及び期間ｔ１６−ｔ１７）にｎ＋１行目の画素ブロック１０のリセットトランジスタＲＥＳをオンさせるように、そのリセットトランジスタＲＥＳを制御している。そして、ｎ＋１行目の画素ブロック１０のリセットトランジスタＲＥＳのオン期間ｔ１２−ｔ１３の長さＴ（ｎ＋１行目の画素ブロック１０の転送トランジスタＴＸＡ，ＴＸＢのうち最初にオンされる転送トランジスタＴＸＡのオン期間ｔ１４−ｔ１５の直前）は、ｎ＋１行目の画素ブロック１０のリセットトランジスタＲＥＳのオン期間ｔ１６−ｔ１７の長さＴ（ｎ＋１行目の画素ブロック１０の他の転送トランジスタＴＸＢのオン期間ｔ１８−１９の直前）と同一にされている。さらに、期間ｔ１３−ｔ１４の長さ（ｎ＋１行目の画素ブロック１０の転送トランジスタＴＸＡのオン期間の開始時点ｔ１４と、そのオン期間の直前のｎ＋１行目の画素ブロック１０のリセットトランジスタＲＥＳのオン期間ｔ１２−ｔ１３の終了時点ｔ１３との間の時間間隔）は、期間ｔ１７−ｔ１８の長さ（ｎ＋１行目の画素ブロック１０の転送トランジスタＴＸＢのオン期間の開始時点ｔ１８と、そのオン期間の直前のｎ＋１行目の画素ブロック１０のリセットトランジスタＲＥＳのオン期間ｔ１６−ｔ１７の終了時点ｔ１７との間の時間間隔）と同一にされている。以上の点は、ｎ＋１行以外の画素ブロック１０についても同様である。
【００４０】
そして、本実施の形態では、ｎ＋１行目の画素ブロック１０の最初の画素１Ａの読み出し準備のためのリセット期間ｔ１２−ｔ１３において、制御信号φＲＥＳ（ｎ）が高レベルにされて、ｎ＋１行目の画素ブロック１０と隣接する一方側のｎ行目の画素ブロックのリセットトランジスタＲＥＳがオンにされる。すなわち、垂直走査回路２は、ｎ＋１行目の画素ブロック１０のリセットトランジスタＲＥＳのオン期間ｔ１２−ｔ１３（ｎ＋１行目の画素ブロック１０の転送トランジスタＴＸＡ，ＴＸＢのうち最初にオンされる転送トランジスタＴＸＡのオン期間ｔ１４−ｔ１５の直前）において、ｎ＋１行目の画素ブロック１０と隣接する一方側のｎ行目の画素ブロックのリセットトランジスタＲＥＳをオンするように、ｎ行目の画素ブロックのリセットトランジスタＲＥＳを制御する。
【００４１】
また、本実施の形態では、ｎ＋１行目の画素ブロック１０の最初の画素１Ａの読み出し準備のためのリセット期間ｔ１２−ｔ１３において、制御信号φＲＥＳ（ｎ＋２）が高レベルにされて、ｎ＋１行目の画素ブロック１０と隣接する他方側のｎ＋２行目の画素ブロックのリセットトランジスタＲＥＳがオンにされる。すなわち、垂直走査回路２は、ｎ＋１行目の画素ブロック１０のリセットトランジスタＲＥＳのオン期間ｔ１２−ｔ１３（ｎ＋１行目の画素ブロック１０の転送トランジスタＴＸＡ，ＴＸＢのうち最初にオンされる転送トランジスタＴＸＡのオン期間ｔ１４−ｔ１５の直前）において、ｎ＋１行目の画素ブロック１０と隣接する他方側のｎ＋２行目の画素ブロックのリセットトランジスタＲＥＳをオンするように、ｎ＋２行目の画素ブロックのリセットトランジスタＲＥＳを制御する。
【００４２】
さらに、本実施の形態では、ｎ＋１行目の画素ブロック１０の画素１Ｂの読み出し準備のためのリセット期間ｔ１６−ｔ１７において、制御信号φＲＥＳ（ｎ），φＲＥＳ（ｎ＋２）が高レベルにされて、ｎ＋１行目の画素ブロック１０と隣接するｎ行目及びｎ＋２行目の画素ブロックのリセットトランジスタＲＥＳがオンにされる。もっとも、本発明では、期間ｔ１６−ｔ１７において、ｎ行目及びｎ＋２行目の画素ブロックのリセットトランジスタＲＥＳをオフにしてもよい。
【００４３】
以上の点は、ｎ＋１行以外の画素ブロック１０についても同様である。ｎ＋１行目の画素ブロックのリセットトランジスタＲＥＳのオン期間ｔ２−ｔ３及びオン期間ｔ６−ｔ７は、前述したｎ＋２行目の画素ブロックのリセットトランジスタＲＥＳのオン期間ｔ１２−１３及びオン期間ｔ１６−ｔ１７に、それぞれ対応している。また、ｎ＋１行目の画素ブロックのリセットトランジスタＲＥＳのオン期間ｔ２２−２３及びオン期間ｔ２６−ｔ２７は、前述したｎ行目の画素ブロックのリセットトランジスタＲＥＳのオン期間ｔ１２−ｔ１３及びオン期間ｔ１６−ｔ１７に、それぞれ対応している。
【００４４】
ここで、本実施の形態と比較される第１及び第２の比較例について説明する。第１及び第２の比較例による固体撮像素子が本実施の形態による固体撮像素子と異なる所は、垂直走査回路２が行う制御動作のみである。
【００４５】
図３は、第１の比較例による固体撮像素子の連結オフ個別読み出し動作モード時の読み出し動作を示すタイミングチャートであり、図２に対応している。この第１の比較例の連結オフ個別読み出し動作モードにおいても、本実施の形態の連結オフ個別読み出し動作モードと同じく、常時、全ての行の制御信号φＣＯＮが低レベルにされて、全ての行の連結トランジスタＣＯＮがオフに維持される。
【００４６】
この第１の比較例が本実施の形態と異なる所は、ｎ＋１行目の画素ブロック１０について説明すると、期間ｔ２−ｔ３、期間ｔ６−ｔ７、期間ｔ２２−２３及び期間ｔ２６−ｔ２７がｎ＋１行目の画素ブロック１０のリセットトランジスタＲＥＳのオフ期間に変更されて、ｎ＋１行目の画素ブロック１０の選択期間ｔ１１−ｔ２０中の期間ｔ１２−ｔ１３及び期間ｔ１６−ｔ１７を除く他の全ての期間が、ｎ＋１行目の画素ブロック１０のリセットトランジスタＲＥＳのオフ期間にされ、ｎ＋１行目以外の画素ブロック１０についても同様である点のみである。これに伴い、この第１の比較例における後述するＦＣ（ｎ＋１）電圧（図４参照）は、本実施の形態におけるＦＣ（ｎ＋１）電圧（図示せず）と異なり、ｎ＋１行目以外の画素ブロック１０のフローティング容量部ＦＣの電圧についても同様である。
【００４７】
図４は、図３中の一部（ｎ＋１行目の画素ブロック１０の選択期間付近の部分）のタイミングチャート及びそれにより生ずるｎ＋１行目の画素ブロック１０のフローティング容量部ＦＣの電圧（ＦＣ（ｎ＋１）電圧）を示す図である。図４に示す例では、メカニカルシャッタが所定の露光期間だけ開かれて各画素１のフォトダイオードＰＤの電荷蓄積層に電荷が蓄積された後、画素ブロック１０の１行ずつが順次選択され、画素ブロック１０の各１行について順次同じ動作が行われていく。前記露光期間において、各画素１のフォトダイオードＰＤに、飽和していないが電荷量の大きい信号電荷がそれぞれ同じ量で蓄積されたものとして、ＦＣ（ｎ＋１）電圧を記載している。また、図４に示す例では、時点ｔ１２の前には、ＦＣ（ｎ＋１）電圧はレベルＳＩＧになっているものとしている。
【００４８】
この第１の比較例では、期間ｔ１１−ｔ２０において、ｎ＋１行目の画素ブロック１０が選択され、ｎ＋１行目の画素ブロック１０の制御信号φＳＥＬ（ｎ＋１）が高レベルに変化し、ｎ＋１行目の画素ブロック１０の選択トランジスタＳＥＬがオンし、ｎ＋１行目の画素ブロック１０の増幅トランジスタＡＭＰのソースが垂直信号線４に接続される。
【００４９】
期間ｔ１２−ｔ１３は、ｎ＋１行目の画素ブロック１０の最初の画素１Ａの読み出し準備のためのリセット期間である。期間ｔ１２−ｔ１３において、ｎ＋１行目の制御信号φＲＥＳ（ｎ＋１）が高レベルに変化し、ｎ＋１行目の画素ブロック１０のリセットトランジスタＲＥＳがオンする。これにより、ＦＣ（ｎ＋１）電圧は、時点ｔ１２から立ち上がっていき、時点ｔ１３ではリセットレベルＲＳＴとなる。時点ｔ１３で、リセットトランジスタＲＥＳがオフすると、ＦＣ（ｎ＋１）電圧は、ノイズ成分に応じたいわゆるダークレベルＤＡＲＫとなる。期間ｔ１３−ｔ１４中の所定期間でφＨ１，φＨ２による水平走査が行われ、ｎ＋１行目の画素ブロック１０の各画素１Ａのダークレベルが外部に出力される。時点ｔ１４からの期間ｔ１４−ｔ１５だけ、ｎ＋１行目の制御信号φＴＸＡ（ｎ＋１）が高レベルに変化し、ｎ＋１行目の画素ブロック１０の転送トランジスタＴＸＡがオンする。これにより、ｎ＋１行目の画素ブロック１０の画素１ＡのフォトダイオードＰＤＡで光電変換され蓄積されていた信号電荷が、ｎ＋１行目のフローティング容量部ＦＣに転送される。その結果、ＦＣ（ｎ＋１）電圧は、時点ｔ１４から立ち下がっていき、ダークレベルＤＡＲＫから信号電荷に応じた分だけ下がったいわゆる信号レベルＳＩＧとなる。その後、期間ｔ１５−ｔ１６中の所定期間でφＨ１，φＨ２による水平走査が行われ、ｎ＋１行目の画素ブロック１０の各画素１Ａの信号レベルが外部に出力される。なお、前述したように、外部において、信号レベルとダークレベルとの差分をとる相関二重サンプリング処理が行われる。
【００５０】
そして、ｎ＋１行目の画素ブロック１０の画素１Ａについて期間ｔ１２−ｔ１６においてそれぞれ行われた動作と同様の動作が、ｎ＋１行目の画素ブロック１０の画素１Ｂについて期間ｔ１６−ｔ２０においてそれぞれ行われる。これらの対応する期間同士は、同じ長さとなっている。例えば、画素１Ａに関するリセット期間ｔ１２−ｔ１３と、画素１Ｂに関するリセット期間ｔ１６−ｔ１７とは、同じ長さＴとなっている。この第１の比較例では、期間ｔ１２−ｔ１３及び期間ｔ１６−ｔ１７においてのみｎ＋１行目のφＲＥＳ（ｎ＋１）が高レベルにされてｎ＋１行目の画素ブロック１０のリセットトランジスタＲＥＳがオンし、その他の期間においては常に、ｎ＋１行目のφＲＥＳ（ｎ＋１）が低レベルにされてｎ＋１行目の画素ブロック１０のリセットトランジスタＲＥＳがオフしている。
【００５１】
図５は、第２の比較例による固体撮像素子の連結オフ個別読み出し動作モード時の読み出し動作を示すタイミングチャートであり、図２及び図３に対応している。この第２の比較例の連結オフ個別読み出し動作モードにおいても、本実施の形態及び第１の比較例の連結オフ個別読み出し動作モードと同じく、常時、全ての行の制御信号φＣＯＮが低レベルにされて、全ての行の連結トランジスタＣＯＮがオフに維持される。
【００５２】
この第２の比較例が本実施の形態及び前記第１の比較例と異なる所は、ｎ＋１行目の画素ブロック１０について説明すると、一連の動作を開始してから時点ｔ１３までの全期間（長さＴ’）及び時点ｔ２２以降の全期間が、ｎ＋１行目の画素ブロック１０のリセットトランジスタＲＥＳのオン期間（リセット期間）に変更され、ｎ＋１行目以外の画素ブロック１０についても同様である点のみである。これに伴い、この第２の比較例におけるＦＣ（ｎ＋１）電圧（図６参照）は、本実施の形態におけるＦＣ（ｎ＋１）電圧（図示せず）及び前記第１の比較例におけるＦＣ（ｎ＋１）電圧（図４参照）と異なり、ｎ＋１行目以外の画素ブロック１０のフローティング容量部ＦＣの電圧についても同様である。
【００５３】
図６は、図５中の一部（ｎ＋１行目の画素ブロック１０の選択期間付近の部分）のタイミングチャート及びそれにより生ずるｎ＋１行目の画素ブロック１０のフローティング容量部ＦＣの電圧（ＦＣ（ｎ＋１）電圧）を示す図であり、図４に対応している。
【００５４】
この第２の比較例では、一連の動作を開始してから時点ｔ１３までの全期間がｎ＋１行目の画素ブロック１０のリセットトランジスタＲＥＳのオン期間に変更されているので、ｎ＋１行目の画素ブロック１０の画素１Ａに関するリセット期間は一連の動作を開始してから時点ｔ１３までの全期間となり、その長さＴ’は、ｎ＋１行目の画素ブロック１０の画素１Ｂに関するリセット期間ｔ１６−ｔ１７の長さＴに比べて、大幅に長くなる。他の画素ブロック１０の行についても同様である。
【００５５】
この第２の比較例では、Ｔ’≫Ｔであるので、最初に読み出される画素１Ａのリセットは他の画素１Ｂのリセットに比べてより完全に行われる。このため、ＦＣ（ｎ＋１）電圧の画素１Ｂに関するリセットレベルＲＳＴ２は、ＦＣ（ｎ＋１）電圧の画素１Ａに関するリセットレベルＲＳＴ１よりも低くなる。画素１Ａに関するダークレベルＤＡＲＫ１及び信号レベルＳＩＧ１はリセットレベルＲＳＴ１を基準にして定まり、画素１Ｂに関するダークレベルＤＡＲＫ２及び信号レベルＳＩＧ２はリセットレベルＲＳＴ２を基準にして定まる。したがって、均一光が照射されて図６中のＷ１＝ＤＡＲＫ１−ＳＩＧ１とＷ２＝ＤＡＲＫ２−ＳＩＧ２が等しくても、リセットレベルＲＳＴ１とリセットレベルＲＳＴ２との差の分だけ、ダークレベルＤＡＲＫ１とダークレベルＤＡＲＫ２とは異なるとともに、信号レベルＳＩＧ１と信号レベルＳＩＧ２とは異なる。
【００５６】
ＦＣ電圧は、画素ブロック１０の増幅トランジスタＡＭＰのゲート電圧である。選択トランジスタＳＥＬがオンし、増幅トランジスタＡＭＰのソースが垂直信号線４に接続されていれば、増幅トランジスタＡＭＰの増幅特性に従った増幅作用を受けた電圧が垂直信号線４に現れる。図７は、選択トランジスタＳＥＬがオンした状態におけるＦＣ電圧と垂直信号線電圧との関係を模式的に示す図である。増幅トランジスタＡＭＰが理想的な完全な線形特性を持っていないことを反映して、ＦＣ電圧と垂直信号線電圧との関係は、完全な線形関係ではなく非線形性を有している。
【００５７】
図７に示すように、ＦＣ電圧の前述したレベルＤＡＲＫ１，ＤＡＲＫ２，ＳＩＧ１，ＳＩＧ２にそれぞれ対応して、垂直信号線電圧のレベルＤＡＲＫ１’，ＤＡＲＫ２’，ＳＩＧ１’，ＳＩＧ２’が得られる。図７から、Ｗ１＝Ｗ２であるにも拘わらず、前述した非線形性の影響を受けてＷ１’≠Ｗ２’となってしまうことが理解できる。ただし、Ｗ１’＝ＤＡＲＫ１’−ＳＩＧ１’、Ｗ２’＝ＤＡＲＫ２’−ＳＩＧ２’である。前記第２の比較例では、これに起因して、画素ブロック１０における最初に読み出される画素１Ａの信号と、その画素ブロック１０における他の画素１Ｂから読み出される信号とがばらつくのである。
【００５８】
これに対し、前記第１の比較例では、図４に示すように、画素１Ａに関するリセット期間の長さも画素１Ｂに関するリセット期間の長さも同じ長さＴとされているので、両画素１Ａ，１Ｂに関するリセットレベルは両方とも同じレベルＲＳＴになる。したがって、両画素１Ａ，１Ｂに関するダークレベルは両方とも同じレベルＤＡＲＫになるとともに、両画素１Ａ，１Ｂに関する信号レベルは両方とも同じレベルＳＩＧになる。このため、前記第２の比較例によれば、前述した非線形性の影響を受けずに、Ｗ１＝Ｗ２であることに対応してＷ１’＝Ｗ２’となる。よって、前記第１の比較例によれば、前述したばらつきが低減されるのである。
【００５９】
また、前記第１の比較例では、図４に示すように、期間ｔ１３−ｔ１４の長さが期間ｔ１７−ｔ１８の長さと同一にされているので、画素１Ａの読み出し準備のためのフローティング容量部ＦＣのリセット状態と画素１Ｂの読み出し準備のためのフローティング容量部ＦＣのリセット状態とがより同じ状態に近づく。したがって、この点からも、前述したばらつきがより低減される。
【００６０】
しかしながら、前記第１の比較例では、前述したように、図３に示すように、ｎ＋１行目の画素ブロック１０の選択期間ｔ１１−ｔ２０中の期間ｔ１２−ｔ１３及び期間ｔ１６−ｔ１７を除く他の全ての期間が、ｎ＋１行目の画素ブロック１０のリセットトランジスタＲＥＳのオフ期間にされ、ｎ＋１行目以外の画素ブロック１０についても同様である。したがって、前記第１の比較例では、信号読み出しを行う画素ブロック１０と隣接する画素ブロック１０のフローティング容量部ＦＣは、リセットを行っていないためにグランド付近の電位になっていることがある。例えば、ｎ＋１行目の画素ブロック１０から信号読み出すとき（期間ｔ１２−ｔ２０）に、ｎ＋１行目の画素ブロック１０と隣接するｎ行目及びｎ＋２行目の画素ブロック１０のフローティング容量部ＦＣは、リセットを行っていないためにグランド付近の電位になっていることがある。一方、信号読み出しを行う画素ブロック１０（例えば、ｎ＋１行目の画素ブロック１０）のフローティング容量部ＦＣは、その画素ブロック１０のリセットトランジスタＲＥＳによるリセット動作（例えば、期間ｔ１２−ｔ１３及び期間ｔ１６−ｔ１７のリセット動作）によって、リセット電位（電源電圧ＶＤＤ）になっている。
【００６１】
このため、前記第１の比較例では、隣接する画素ブロック１０のフローティング容量部ＦＣに存する電荷が、信号読み出しを行う画素ブロック１０のフローティング容量部ＦＣに、オフしている連結トランジスタＣＯＮを介してリーク電流として流れ込んでしまうことがある。その結果、そのリーク電流により画像の白浮きやノイズが発生し、画質が低下してしまう。
【００６２】
これに対し、前記第２の比較例では、前述したように、図５に示すように、一連の動作を開始してから時点ｔ１３までの全期間及び時点ｔ２２以降の全期間が、ｎ＋１行目の画素ブロック１０のリセットトランジスタＲＥＳのオン期間（リセット期間）に変更され、ｎ＋１行目以外の画素ブロック１０についても同様である。したがって、前記第２の比較例では、信号読み出しを行う画素ブロック１０と隣接する画素ブロック１０のフローティング容量部ＦＣは、リセットを行っているためリセット電位（電源電圧ＶＤＤ）になっていて、グランド付近の電位になっていることはない。例えば、ｎ＋１行目の画素ブロック１０から信号読み出す際の期間ｔ１２−ｔ１３以前に、ｎ＋１行目の画素ブロック１０と隣接するｎ行目及びｎ＋２行目の画素ブロック１０のフローティング容量部ＦＣは既にリセット電位（電源電圧ＶＤＤ）になっていて、グランド付近の電位になることはない。したがって、前記第２の比較例によれば、ｎ＋１行目の画素ブロック１０と隣接するｎ行目及びｎ＋２行目の画素ブロック１０のフローティング容量部ＦＣに存する電荷が、オフしている連結トランジスタＣＯＮを経由してｎ＋１行目の画素ブロック１０のフローティング容量部ＦＣに流れ込むような事態が防止され、オフしている連結トランジスタＣＯＮ経由のリーク電流は低減される。したがって、前記第２の比較例によれば、画像の白浮きやノイズが低減され、画質が向上する。
【００６３】
以上のように、前記第１の比較例では、画素ブロック１０おける最初に読み出される画素１Ａの画素の信号と、当該画素ブロック１０における他の画素１Ｂから読み出される画素の信号との間のばらつきが低減されるという利点（第１の利点）が得られる一方で、オフしている連結トランジスタＣＯＮを介したリーク電流により画像の白浮きやノイズが発生して画質が低下してしまう。逆に、前記第２の比較例では、オフしている連結トランジスタＣＯＮ経由のリーク電流は低減されて画像の白浮きやノイズが低減されて画質が向上するという利点（第２の利点）が得られる一方で、画素ブロック１０おける最初に読み出される画素１Ａの画素の信号と、当該画素ブロック１０における他の画素１Ｂから読み出される画素の信号との間のばらついてしまう。このように、前記第１及び第２の比較例では、前記第１の利点と前記第２の利点とはトレードオフの関係にある。
【００６４】
これに対し、本実施の形態では、以下に説明するように、前記第１及び第２の利点の両方を得ることができる。
【００６５】
すなわち、本実施の形態では、前述したように、図２に示すように、ｎ＋１行目の画素ブロック１０の最初の画素１Ａの読み出し準備のためのリセット期間ｔ１２−ｔ１３において、ｎ＋１行目の画素ブロック１０と隣接するｎ行目及びｎ＋２行目の画素ブロックのリセットトランジスタＲＥＳがオンにされ、ｎ＋１行目以外の画素ブロック１０についても同様である。したがって、本実施の形態によれば、ｎ＋１行目の画素ブロック１０の選択期間ｔ１１−ｔ２０中の、ｎ＋１行目の画素ブロック１０のフローティング容量部ＦＣの最初のリセット完了時点ｔ１３以降の期間ｔ１３−ｔ２０において、ｎ＋１行目の画素ブロック１０と隣接するｎ行目及びｎ＋２行目の画素ブロックのフローティング容量部ＦＣがリセットされた状態となり、ｎ＋１行目以外の画素ブロック１０についても同様である。このため、本実施の形態によれば、前記第２の比較例と同様に、ｎ＋１行目の画素ブロック１０と隣接するｎ行目及びｎ＋２行目の画素ブロック１０のフローティング容量部ＦＣに存する電荷が、オフしている連結トランジスタＣＯＮを経由してｎ＋１行目の画素ブロック１０のフローティング容量部ＦＣに流れ込むような事態が防止され、オフしている連結トランジスタＣＯＮ経由のリーク電流は低減される。したがって、本実施の形態によれば、画像の白浮きやノイズが低減され、画質が向上するという利点が得られる。
【００６６】
また、本実施の形態では、前述したように、図２に示すように、ｎ＋１行目の画素ブロック１０のリセットトランジスタＲＥＳのオン期間ｔ１２−ｔ１３の長さ（ｎ＋１行目の画素ブロック１０の転送トランジスタＴＸＡ，ＴＸＢのうち最初にオンされる転送トランジスタＴＸＡのオン期間ｔ１４−ｔ１５の直前）は、ｎ＋１行目の画素ブロック１０のリセットトランジスタＲＥＳのオン期間ｔ１６−ｔ１７の長さ（ｎ＋１行目の画素ブロック１０の他の転送トランジスタＴＸＢのオン期間ｔ１８−１９の直前）と同一にされ、ｎ＋１行目以外の画素ブロック１０についても同様である。これらの点は、前記第１の比較例と同一である。ただし、本実施の形態では、ｎ＋１行目の画素ブロック１０のリセットトランジスタＲＥＳのオン期間ｔ１２−ｔ１３の前に、ｎ＋１行目の画素ブロック１０のリセットトランジスタＲＥＳは、期間ｔ２−ｔ３及び期間ｔ６−ｔ７でオンされるため、前記第１の比較例ほどは、画素１Ａの読み出し準備のためのフローティング容量部ＦＣのリセット状態が画素１Ｂの読み出し準備のためのフローティング容量部ＦＣのリセット状態に近づかない。しかし、本実施の形態では、前記第２の比較例のように一連の動作を開始してから時点ｔ１３までの全期間に渡ってｎ＋１行目の画素ブロック１０のリセットトランジスタＲＥＳをオンし続ける場合と比べると、画素１Ａの読み出し準備のためのフローティング容量部ＦＣのリセット状態が画素１Ｂの読み出し準備のためのフローティング容量部ＦＣのリセット状態に近づく。ｎ＋１行目以外の画素ブロック１０についても同様である。したがって、本実施の形態によれば、各行の画素ブロック１０について、当該画素ブロック１０の最初の画素１Ａの読み出し準備のためのフローティング容量部ＦＣのリセット状態が他の画素１Ｂの読み出し準備のためのフローティング容量部ＦＣのリセット状態に近づく。このため、本実施の形態によれば、前記第１の比較例ほどではないが、前記第２の比較例と比べて、画素ブロック１０おける最初に読み出される画素１Ａの画素の信号と、当該画素ブロック１０における他の画素１Ｂから読み出される画素の信号との間のばらつきが低減されるという利点が得られる。
【００６７】
なお、本実施の形態では、前記第１の比較例と同じく、期間ｔ１３−ｔ１４の長さが期間ｔ１７−ｔ１８の長さと同一にされているので、画素１Ａの読み出し準備のためのフローティング容量部ＦＣのリセット状態と画素１Ｂの読み出し準備のためのフローティング容量部ＦＣのリセット状態とがより同じ状態に近づき、前述したばらつきがより低減される。もっとも、本発明では、期間ｔ１３−ｔ１４の長さと期間ｔ１７−ｔ１８の長さとは、必ずしも同一ではなくてもよい。
【００６８】
以上、本発明の実施の形態について説明したが、本発明はこの実施の形態に限定されるものではない。
【００６９】
例えば、前記実施の形態において、図２中の期間ｔ１６−１７において、制御信号φＲＥＳ（ｎ），φＲＥＳ（ｎ＋２）を低レベルに変更し、ｎ行目及びｎ＋２行目のリセットトランジスタＲＥＳをオフにし、他の行の画素ブロック１０についても同様にしてもよい。この場合にも、前記実施の形態と同じ利点が得られる。
【００７０】
また、前記実施の形態において、一連の動作を開始してから時点ｔ１３までの全期間（長さＴ’）及び時点ｔ２２以降の全期間のうちの一方の期間のみを、ｎ＋１行目の画素ブロック１０のリセットトランジスタＲＥＳのオフ期間に変更し、ｎ＋１行目以外の画素ブロック１０についても同様としてもよい。この場合、信号読み出しを行う画素ブロック１０のフローティング容量部ＦＣに対して一方側の隣接画素ブロック１０のフローティング容量部ＦＣからのリーク電流は防止することができないものの、他方の側の隣接画素ブロック１０のフローティング容量部ＦＣからのリーク電流は防止することができる。
【００７１】
さらに、前記実施の形態において、ｎ＋２行目の画素ブロック１０のリセットトランジスタＲＥＳを期間ｔ１２−ｔ１３（ｎ＋１行目の画素ブロック１０のリセットトランジスタＲＥＳのオン期間）においてオンさせる代わりに、ｎ＋２行目の画素ブロック１０のリセットトランジスタＲＥＳを期間ｔ１２−ｔ１３以前の期間においてオンさせてもよい。また、ｎ行目の画素ブロック１０のリセットトランジスタＲＥＳを期間ｔ１２−ｔ１３（ｎ＋１行目の画素ブロック１０のリセットトランジスタＲＥＳのオン期間）においてオンさせる代わりに、ｎ行目の画素ブロック１０のリセットトランジスタＲＥＳを期間ｔ１２−ｔ１３以前の期間においてオンさせてもよい。ただし、この場合、ｎ行目の画素ブロック１０のリセットトランジスタＲＥＳは、期間ｔ９−ｔ１３のうち、ｎ行目の画素ブロック１０の画素１Ｂに関する水平期間以後においてオンさせる。これらの点は、他の行の画素ブロック１０についても同様である。
【００７２】
さらにまた、前記実施の形態では、前述したように、列方向に隣り合う２つの画素１毎に、当該２つの画素１が１組のフローティング容量部ＦＣ、増幅トランジスタＡＭＰ、リセットトランジスタＲＥＳ及び選択トランジスタＳＥＬを共有している。しかし、本発明では、例えば、列方向に隣り合う３つ以上の所定数の画素１毎に、当該所定数の画素１が１組のフローティング容量部ＦＣ、増幅トランジスタＡＭＰ、リセットトランジスタＲＥＳ及び選択トランジスタＳＥＬを共有するようにしてもよい。
【００７３】
なお、前記実施の形態における前記連結オン混合読み出し動作モード、前記連結オン個別読み出し動作モード及び連結オフ混合読み出し動作モードにおいても、画素ブロック１０間の連結をオフしている箇所で、オフした連結トランジスタＣＯＮを介したリーク電流が問題となる。しかし、それらの動作モードにおいても、前記連結オフ個別読み出し動作モードの場合と同様に、信号読み出しを行う画素ブロック１０及びこれに対して連結された画素ブロック１０からなる連結画素ブロック群にオフ状態の連結トランジスタＣＯＮを介して隣接する画素ブロック１０のリセットトランジスタＲＥＳを事前にオンすることで、前記リーク電流を低減することができる。
【符号の説明】
【００７４】
ＰＤＡ，ＰＤＢ  フォトダイオード
ＡＭＰ  増幅トランジスタ
ＲＥＳ  リセットトランジスタ
ＴＸＡ，ＴＸＢ  転送トランジスタ
ＳＥＬ  選択トランジスタ
ＦＣ  フローティング容量部
ＣＯＮ  連結トランジスタ
【図１】
0005633216.tif 000002
【図２】
0005633216.tif 000003
【図３】
0005633216.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
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