(57)【特許請求の範囲】
【請求項１】
表示光を出射する電気光学素子が支持基板上に行列状に配置されて成る表示領域を含む表示パネル部を備え、
前記表示パネル部の表示面側には前記電気光学素子を構成する光透過性の電極が前記表示領域に対応して形成されており、前記表示光が前記光透過性の電極を通して出射されるようになっており、
前記表示パネル部には、前記表示領域の外側を囲むと共に、隣接する前記電気光学素子の間を通るように設けられ、前記光透過性の電極に接続された補助配線が形成されており、
前記支持基板は、導電性を持ち、前記表示領域の外側を囲むように連続して設けられたコンタクト部によって前記補助配線および前記光透過性の電極に接続されており、更に、隣接する前記電気光学素子の間に設けられたコンタクト部によって前記補助配線および前記光透過性の電極に接続されている、
表示装置。
【請求項２】
前記表示パネル部は、駆動信号を生成する駆動トランジスタ、前記駆動トランジスタの出力端に接続された前記電気光学素子、映像信号の信号振幅に応じた情報を保持する保持容量、および前記信号振幅に応じた情報を前記保持容量に書き込むサンプリングトランジスタを具備する画素回路が行列状に配置されている、
請求項１に記載の表示装置。
【請求項３】
前記支持基板の全体が導電性を持っている、
請求項１または請求項２に記載の表示装置。
【請求項４】
非金属の基板と前記非金属の基板上に製膜された金属層により、前記導電性の支持基板が構成されており、
前記非金属の基板上に製膜された金属層が前記コンタクト部によって前記補助配線および前記光透過性の電極と電気的に接続されている、
請求項１または請求項２に記載の表示装置。
【請求項５】
表示光を出射する電気光学素子が支持基板上に行列状に配置されて成る表示領域を含む表示パネル部を有する表示装置を備え、
前記表示パネル部の表示面側には前記電気光学素子を構成する光透過性の電極が前記表示領域に対応して形成されており、前記表示光が前記光透過性の電極を通して出射されるようになっており、
前記表示パネル部には、前記表示領域の外側を囲むと共に、隣接する前記電気光学素子の間を通るように設けられ、前記光透過性の電極に接続された補助配線が形成されており、
前記支持基板は、導電性を持ち、前記表示領域の外側を囲むように連続して設けられたコンタクト部によって前記補助配線および前記光透過性の電極に接続されており、更に、隣接する前記電気光学素子の間に設けられたコンタクト部によって前記補助配線および前記光透過性の電極に接続されている、
電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示素子（電気光学素子とも称される）を具備する画素回路（画素とも称される）を有する表示装置、表示装置を具備する電子機器、表示装置の駆動方法に関する。より詳細には、表示光を支持基板とは反対側の表示面側から出射する上面出射方式を採用した場合における表示面側の電極の配線抵抗（シート抵抗）を低減化する技術に関する。
【背景技術】
【０００２】
画素の表示素子として、印加される電圧や流れる電流によって輝度が変化する電気光学素子を用いた表示装置がある。たとえば、印加される電圧によって輝度が変化する電気光学素子としては液晶表示素子が代表例であり、流れる電流によって輝度が変化する電気光学素子としては、有機エレクトロルミネッセンス（Organic Electro Luminescence, 有機ＥＬ, Organic Light Emitting Diode, OLED；以下、有機ＥＬと記す） 素子が代表例である。後者の有機ＥＬ素子を用いた有機ＥＬ表示装置は、画素の表示素子として、自発光素子である電気光学素子を用いたいわゆる自発光型の表示装置である。
【０００３】
ところで、電気光学素子を用いた表示装置においては、その駆動方式として、単純（パッシブ）マトリクス方式とアクティブマトリクス方式とを採ることができる。ただし、単純マトリクス方式の表示装置は、構造が単純であるもの、大型でかつ高精細の表示装置の実現が難しいなどの問題がある。
【０００４】
このため、近年、画素内部の発光素子に供給する画素信号を、同様に画素内部に設けた能動素子、たとえば絶縁ゲート型電界効果トランジスタ（一般には、薄膜トランジスタ(Thin Film Transistor ;ＴＦＴ)をスイッチングトランジスタとして使用して制御するアクティブマトリクス方式の開発が盛んに行なわれている。
【０００５】
電気光学素子で表示を行なう際には、電気光学素子の表示光を外部に取り出す方式には、支持基板側から取り出す下面出射方式と、支持基板と対向する表示面から取り出す上面出射方式とがある（特許文献１を参照）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００２−３１８５５６号公報
【０００７】
下面出射方式の表示装置は、支持基板上の回路部材が表示光の妨げとなり、開口率の点で難点がある。特に、アクティブマトリクス方式を採用する場合には、支持基板上に表示光の透過を阻止する薄膜トランジスタなどの回路が配置されるため、十分な開口率を確保することが難しく、このため光利用効率の向上が課題となっている。
【０００８】
これに対して、上面出射方式の表示装置は、支持基板と対向する表示面側から表示光を取り出すので、支持基板側に配置される回路部材に制約されずに開口率を決定できるため、高い光利用効率の確保ができる。
【０００９】
しかしながら、上面出射方式では、光取出し側にある電極に光透過性の導電膜を用いることが必要となる。一般に、光透過性を有する導電材料は、通常の金属材料と比較して抵抗率が高い。このため、光取出側の電極の画面面内で電極電圧が不均一となることがあり、表示品位を低下させる問題が発生する。
【００１０】
この問題に対して、特許文献１では、表示面側の電極のシート抵抗を低減させるべく、表示面側の電極とは別に配線層に補助配線を設け、この補助配線を表示面側の電極と電気的に接続することにより、表示面側の電極の低抵抗化を図る仕組みが提案されている。
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、高精細化・大型化が進むにつれ、たとえ特許文献１の技術を採用しても、十分な低抵抗化を図ることが困難であり表示品位の低下の問題が依然として存在する。
【００１２】
本発明は、上記現状を鑑みてなされたものであり、上面出射方式を採用する場合に、光透過性の上部電極の配線抵抗が大きいことに起因する表示面内での表示むらを低減できる新たな仕組みを提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明は先ず、表示光を出射する電気光学素子が支持基板上に行列状に配置された表示パネル部を備える。表示パネル部は、典型的には、駆動信号を生成する駆動トランジスタ、駆動トランジスタの出力端に接続された電気光学素子、映像信号の信号振幅に応じた情報を保持する保持容量、および信号振幅に応じた情報を保持容量に書き込むサンプリングトランジスタを具備する画素回路が行列状に配置されている。
【００１４】
そして、本発明は、表示パネル部の表示面側には光透過性の電極が形成されており、表示光が光透過性の電極を通して出射する上面出射方式を採用する。上面出射方式を採用するに当たり、本発明では、支持基板として導電性を持つものを使用し、導電性を持つ支持基板を、光透過性の電極と電気的に接続するようにする。これにより、電気回路的には、導電性を持つ支持基板が光透過性の電極に対して並列配線として機能するようになり、全体的には、電気光学素子の基準端子側の電極（並列接続された各電極）の配線抵抗が小さくなる。
【発明の効果】
【００１５】
本発明の一態様によれば、上面出射方式を採用する場合に、電気光学素子の基準端子側の電極の配線抵抗を小さくすることができるので、表示面内での表示むらを低減できる。
【図面の簡単な説明】
【００１６】
【図１】ＣＯＧ搭載構成の表示装置の概略を示すブロック図である。
【図１Ａ】周辺回路パネル外配置構成の表示装置の概略を示すブロック図である。
【図２】本実施形態の画素回路を説明する図である。
【図３】画素アレイ部の実装例の全体概要を説明する図である。
【図４】有機ＥＬ素子の下部電極と補助配線の第１例のレイアウト図である。
【図４Ａ】有機ＥＬ素子の下部電極と補助配線の第２例のレイアウ図である。
【図５】一般的な有機ＥＬ表示装置における１画素分の電極構造の平面図である。
【図５Ａ】一般的な有機ＥＬ表示装置における１画素分の電極構造の断面図である。
【図６】支持基板と上部電極を接続するための第１例の層構造の説明図である。
【図６Ａ】支持基板と上部電極を接続するための第２例の層構造の説明図である。
【図６Ｂ】支持基板と上部電極を接続するための第３例の層構造の説明図である。
【図６Ｃ】支持基板と上部電極を接続するための第４例の層構造の説明図である。
【図７】本実施形態が適用される電子機器の一例を示す図（その１）である。
【図７Ａ】本実施形態が適用される電子機器の一例を示す図（その２）である。
【図７Ｂ】本実施形態が適用される電子機器の一例を示す図（その３）である。
【発明を実施するための形態】
【００１７】
以下、図面を参照して本発明の実施形態について詳細に説明する。各機能要素について実施形態別に区別する際には、Ａ，Ｂ，…などのように大文字の英語の参照子を付して記載し、特に区別しないで説明する際にはこの参照子を割愛して記載する。図面においても同様である。
【００１８】
説明は以下の順序で行なう。
１．基本概念（表示装置の概要、画素駆動の基本、カソード配線の低抵抗化）
２．表示装置の全体概要
３．画素回路
４．カソード配線の問題点と対策（実装例の全体概要、補助配線のレイアウト、電極の層構造、カソードコンタクト（第１例〜第４例））
５．電子機器
【００１９】
＜基本概念＞
［表示装置の概要］
先ず、電気光学素子を備えた表示装置の概要について説明する。表示装置は、複数の画素を備えている。各画素は、発光部を具備した発光素子（電気光学素子の一例）とその駆動回路を備える。発光部として、たとえば、有機エレクトロルミネッセンス発光部、無機エレクトロルミネッセンス発光部、ＬＥＤ発光部、半導体レーザー発光部などを用いることができる。
【００２０】
以下に説明する例にあっては、発光素子は、有機エレクトロルミネッセンス発光部を備えている。より具体的には、発光素子は、駆動回路に接続された有機エレクトロルミネッセンス発光部（発光部ＥＬＰ）が積層された構造を有する有機エレクトロルミネッセンス素子（有機ＥＬ素子）である。有機ＥＬ素子の発光部は、たとえば、アノード電極、正孔輸送層、発光層、電子輸送層、カソード電極などの周知の構成、構造を有する。
【００２１】
表示装置は、少なくとも、信号電位を画素回路Ｐに供給する水平駆動部（信号出力回路）、水平駆動部から供給された信号電位を駆動トランジスタのゲートに供給する走査を行なう書込走査部と、画素回路Ｐが配列される画素アレイ部を備える。
【００２２】
画素アレイ部は、第１の方向（たとえば水平方向）にＨ個、第１の方向とは異なる第２の方向（具体的には、第１の方向に直交する方向、たとえばは垂直方向）にＶ個、合計Ｈ×Ｖ個の２次元マトリクス状に配列された発光素子、書込走査部に接続され第１の方向に延びるＶ本の書込走査線、水平駆動部に接続され第２の方向に延びるＨ本の映像信号線（データ線）を備える。水平駆動部、書込走査部、画素アレイ部の構成、構造は、周知の構成、構造とすることができる。
【００２３】
発光部（発光素子）を駆動するための駆動回路（画素回路）として各種の回路がある。たとえば、公知のものとしては、５トランジスタ／１容量部から基本的に構成された駆動回路（５Ｔｒ／１Ｃ駆動回路）、４トランジスタ／１容量部から基本的に構成された駆動回路（４Ｔｒ／１Ｃ駆動回路）、３トランジスタ／１容量部から基本的に構成された駆動回路（３Ｔｒ／１Ｃ駆動回路）、２トランジスタ／１容量部から基本的に構成された駆動回路（２Ｔｒ／１Ｃ駆動回路）がある。
【００２４】
トランジスタとしては、最低限の構成として、発光素子を駆動する駆動トランジスタと書込走査部によりスイッチング駆動されるサンプリングトランジスタ（書き込みトランジスタ）を備える。本実施形態では、ブートストラップ機能を実現するべく、容量部は駆動トランジスタのゲートとソースの間に接続する。
【００２５】
駆動トランジスタのゲート、サンプリングトランジスタのソース／ドレイン領域、容量部の一方の端子の接続点を第１ノードとし、駆動トランジスタのソース、発光素子の一方の端子、容量部の他方の端子の接続点を第２ノードとする。
【００２６】
カラー表示対応とする場合、典型的には、１つの画素回路は、３つの副画素（赤色を発光する赤色発光副画素、緑色を発光する緑色発光副画素、青色を発光する青色発光副画素）で構成する。
【００２７】
［画素駆動の基本］
以下の説明において、各画素を構成する発光素子は、線順次駆動されるとし、表示フレームレートをＦＲ（回／秒）とする。すなわち、第ｖ行目（ただし、ｖ＝１，２，３，…，Ｖ）に配列された（Ｖ／３）個の画素、より具体的には、Ｖ個の副画素のそれぞれを構成する発光素子が同時に駆動される。換言すれば、１つの行を構成する各発光素子にあっては、その発光／非発光のタイミングは、それらが属する行単位で制御される。なお、１つの行を構成する各画素について映像信号を書き込む処理は、全ての画素について同時に映像信号を書き込む処理（以下、単に、同時書込み処理と記す場合がある）であってもよいし、画素ごとに順次映像信号を書き込む処理（以下、単に、順次書込み処理と記す場合がある）であってもよい。何れの書込み処理とするかは、駆動回路の構成に応じて適宜選択すればよい。
【００２８】
原則として、第ｖ行目、第ｈ列（ｈ＝１，２，３，…，Ｈ）に位置する発光素子に関する駆動、動作を説明するが、以下では第（ｈ，ｖ）番目の発光素子あるいは第（ｈ，ｖ）番目の副画素と記す。そして、第ｖ行目に配列された各発光素子の水平走査期間（第ｖ番目の水平走査期間）が終了するまでに、各種の処理（閾値電圧キャンセル処理、書込み処理、移動度補正処理）が行なわれる。書込み処理や移動度補正処理は、第ｖ番目の水平走査期間内に行なわれる必要がある。一方、駆動回路の種類によっては、閾値電圧キャンセル処理やこれに伴う前処理を第ｖ番目の水平走査期間より先行して行なうことができる。
【００２９】
そして、各種の処理が全て終了した後、第ｖ行目に配列された各発光素子を構成する発光部を発光させる。各種の処理が全て終了した後、直ちに発光部を発光させてもよいし、所定の期間（たとえば、所定の行数分の水平走査期間）が経過した後に発光部を発光させてもよい。この所定の期間は、表示装置の仕様や駆動回路の構成などに応じて、適宜設定することができる。以下の説明においては、説明の便宜のため、各種の処理終了後、直ちに発光部を発光させるものとする。そして、第ｖ行目に配列された各発光素子を構成する発光部の発光は、第（ｖ＋ｖ'）行目に配列された各発光素子の水平走査期間の開始直前まで継続される。
【００３０】
「ｖ」は、表示装置の設計仕様によって決定される。すなわち、ある表示フレームの第ｖ行目に配列された各発光素子を構成する発光部の発光は、第（ｖ＋ｖ'−１）番目の水平走査期間まで継続される。一方、第（ｖ＋ｖ'）番目の水平走査期間の始期から、次の表示フレームにおける第ｖ番目の水平走査期間内において書込み処理や移動度補正処理が完了するまで、第ｖ行目に配列された各発光素子を構成する発光部は、原則として非発光状態を維持する。非発光状態の期間（非発光期間）を設けることにより、アクティブマトリクス駆動に伴う残像ボケが低減され、動画品位をより優れたものとすることができる。
【００３１】
ただし、各副画素（発光素子）の発光状態／非発光状態は、以上に説明した状態に限定するものではない。また、水平走査期間の時間長は、（１／ＦＲ）×（１／Ｖ）秒未満の時間長である。（ｖ＋ｖ'）の値がＶを越える場合、越えた分の水平走査期間は、次の表示フレームにおいて処理される。
【００３２】
駆動回路の構成に拘わらず、発光部の駆動方法は、たとえば、以下の通りとする。
【００３３】
ａ）第１ノードと第２ノードとの間の電位差が、駆動トランジスタの閾値電圧を越え、かつ、第２ノードと発光部に備えられたカソード電極との間の電位差が、発光部の閾値電圧を越えないように、第１ノードに第１ノード初期化電圧を印加し、第２ノードに第２ノード初期化電圧を印加する前処理を行なう。この工程を前処理工程という。この前処理工程は、放電工程と初期化工程に区別することもある。
【００３４】
ｂ）第１ノードの電位を保った状態で、第１ノードの電位から駆動トランジスタ閾値電圧を減じた電位に向かって、第２ノードの電位を変化させる閾値電圧キャンセル処理を行なう。この工程を閾値電圧補正工程という。
【００３５】
ｃ）書込走査線からの信号によりオン状態とされたサンプリングトランジスタを介して、映像信号線から映像信号を第１ノードに印加する書込み処理を行なう。この工程を信号書込み工程という。
【００３６】
ｄ）書込走査線からの信号によりサンプリングトランジスタをオフ状態とすることにより第１ノードを浮遊状態とし、第１ノードと第２ノードとの間の電位差の値に応じた電流を駆動トランジスタにより発光部に流すことにより発光部を駆動する。この工程を発光工程という。
【００３７】
閾値電圧補正工程と信号書込み工程との間には、さらに移動度補正工程を追加する態様もあり、また、移動度補正工程を信号書込み工程と同時に行なう態様もある。
【００３８】
ここで、閾値電圧補正工程において、第１ノードの電位から駆動トランジスタの閾値電圧を減じた電位に向かって、第２ノードの電位を変化させる閾値電圧キャンセル処理を行なう。より具体的には、第１ノードの電位から駆動トランジスタの閾値電圧を減じた電位に向かって第２ノードの電位を変化させるために、前処理工程における第２ノードの電位に駆動トランジスタの閾値電圧を加えた電圧を超える電圧を、駆動トランジスタの一方のソース／ドレイン領域に印加する。
【００３９】
定性的には、閾値電圧キャンセル処理において、第１ノードと第２ノードとの間の電位差（換言すれば、駆動トランジスタのゲートとソースとの間の電位差）が駆動トランジスタの閾値電圧に近づく程度は、閾値電圧キャンセル処理の時間により左右される。したがって、たとえば閾値電圧キャンセル処理の時間を充分長く確保した形態にあっては、第２ノードの電位は第１ノードの電位から駆動トランジスタの閾値電圧を減じた電位に達する。そして、第１ノードと第２ノードとの間の電位差は駆動トランジスタの閾値電圧に達し、駆動トランジスタはオフ状態となる。一方、たとえば閾値電圧キャンセル処理の時間を短く設定せざるを得ない形態にあっては、第１ノードと第２ノードとの間の電位差が駆動トランジスタの閾値電圧より大きく、駆動トランジスタはオフ状態とはならない場合がある。閾値電圧キャンセル処理の結果として、必ずしも駆動トランジスタがオフ状態となることを要しない。
【００４０】
［カソード配線の低抵抗化］
本実施形態の表示装置は、支持基板と対向する側に取り出す上面発光方式を採用した場合に、電気光学素子の駆動トランジスタとは反対側の基準端子と接続される上部電極の配線抵抗をより小さくできるようにする点に特徴がある。上面発光方式は、支持基板側に配置される回路に制約されずに開口率を決定でき、高い光利用効率の確保ができるが、光取出し側に配置される上部電極を光透過性の導電膜で作製する必要がある。しかし、一般的に光透過性の導電膜は、通常の金属材料よりも抵抗率が高く、上部電極の画面面内で電極電圧が不均一となるため、表示むらなど表示品位を低下させる原因となる難点がある。
【００４１】
この対策として、本実施形態では、支持基板に導電性を持たせ、導電性を持つ支持基板と上部電極とを電気的に接続する構成を採る。こうすることで、電気回路的には、導電性を持つ支持基板が上部電極に対して並列配線として機能するようになり、全体的には、電気光学素子の基準端子側の全体（合成）の電極の配線抵抗を小さくすることができる。
【００４２】
導電性を持つ支持基板としては、基板自体（全体）が導電性を持つものでもよいし、非金属の基板と非金属の基板上に製膜した金属層により導電性の支持基板を構成してもよい。後者の場合は金属層を上部電極と電気的に接続する。
【００４３】
上部電極と導電性を持つ支持基板との電気的な接続は、画素アレイ部の内部領域（つまり表示領域内）でとってもよいし、画素アレイ部の周辺領域（つまり表示領域外）でとってもよい。また、上部電極と導電性を持つ支持基板との電気的な接続をとる箇所数や面積は、電気的な接続を確実にするべく、できるだけ多くまた広い方がよい。たとえば、画素アレイ部の内部領域で接続をとる場合には、接続箇所数を多くするとよいし、画素アレイ部の周辺領域で接続をとる場合には画素アレイ部の全周囲で接続をとるとよい。
【００４４】
電気光学素子の基準端子側の電極の配線抵抗を小さくするための既存の配線（補助配線と称する）が存在する場合は、補助配線と光透過性の上部電極との接続箇所を利用して、上部電極と導電性を持つ支持基板との電気的な接続をとることが考えられる。
【００４５】
＜表示装置の全体概要＞
図１および図１Ａは、表示装置の一実施形態であるアクティブマトリクス型表示装置の構成の概略を示すブロック図である。ここで、図１はＣＯＧ実装技術により画素アレイ部が搭載された所定の材料の基板上に制御部用の半導体チップを直接実装するＣＯＧ搭載構成の場合を示す。図１Ａは表示パネル部には画素アレイ部を搭載し、それとは別基板（たとえばフレキシブル基板）上に制御部を搭載する周辺回路パネル外配置構成（表示モジュール）の場合を示す。基板材料としては、たとえばガラスなどの非金属のもの（導体でないもの）とステンレス鋼（ＳＵＳ：Stainless Used Steel）などの基板全体が導電性を持っているものの何れでも使用できる。
【００４６】
本実施形態では、たとえば画素の表示素子（電気光学素子）として有機ＥＬ素子を、能動素子として薄膜トランジスタ（ＴＦＴ）をそれぞれ用い、薄膜トランジスタを形成した半導体基板上に有機ＥＬ素子を形成してなるアクティブマトリクス型有機ＥＬディスプレイ（以下「有機ＥＬ表示装置」と称する）に適用した場合を例に説明する。このような有機ＥＬ表示装置は、半導体メモリやミニディスク（ＭＤ）やカセットテープなどの記録媒体を利用した携帯型の音楽プレイヤーやその他の電子機器の表示部に利用される。
【００４７】
なお、以下においては、画素の表示素子として有機ＥＬ素子を例に具体的に説明するが、これは一例であって、対象となる表示素子は有機ＥＬ素子に限らない。一般的に電流駆動で発光する表示素子の全てに、後述する実施形態が同様に適用できる。
【００４８】
図１および図１Ａに示すように、有機ＥＬ表示装置１は、複数の表示素子としての有機ＥＬ素子（図示せず）を持った画素回路（画素とも称される）Ｐが表示アスペクト比である縦横比がＸ：Ｙ（たとえば９：１６）の有効映像領域を構成するように配置された表示パネル部１００と、この表示パネル部１００を駆動制御する種々のパルス信号を発するパネル制御部の一例である駆動信号生成部２００と、映像信号処理部３００を備えている。駆動信号生成部２００と映像信号処理部３００とは、１チップのＩＣ（Integrated Circuit；半導体集積回路）に内蔵されている。
【００４９】
パネル型の表示装置では、ＴＦＴや電気光学素子などの画素回路を構成する素子を行列状に配置した画素アレイ部１０２と、画素アレイ部１０２の周辺に配置され、各画素回路Ｐを駆動するための走査線と接続された走査部（水平駆動部や垂直駆動部）を主要部とする制御部１０９と、制御部１０９を動作させるための各種の信号を生成する駆動信号生成部２００や映像信号処理部３００を備えて装置の全体が構成されるのが一般的である。
【００５０】
一方、製品形態としては、画素アレイ部１０２と制御部１０９を同一の支持基板１０１上に搭載した表示パネル部１００と駆動信号生成部２００や映像信号処理部３００を別体としつつ、図示のように、これら全てを備えたモジュール（複合部品）形態の有機ＥＬ表示装置１として提供されることに限らない。表示パネル部１００には画素アレイ部１０２を搭載し、この表示パネル部１００のみで有機ＥＬ表示装置１として提供することも可能である。この場合、表示パネル部１００のみで構成された有機ＥＬ表示装置１とは別基板（たとえばフレキシブル基板）上に制御部１０９や駆動信号生成部２００や映像信号処理部３００などの周辺回路を搭載する形態（周辺回路パネル外配置構成と称する）とする。
【００５１】
表示エリアとなる画素アレイ部１０２と制御部１０９とを同一の支持基板１０１上に搭載して表示パネル部１００を構成するパネル上配置構成の場合、画素アレイ部１０２のＴＦＴを生成する工程にて同時に制御部１０９（必要に応じて駆動信号生成部２００や映像信号処理部３００も）用の各ＴＦＴを生成する仕組み（ＴＦＴ一体構成と称する）と、ＣＯＧ（Chip On Glass ）実装技術により画素アレイ部１０２が搭載された支持基板１０１上に制御部１０９（必要に応じて駆動信号生成部２００や映像信号処理部３００も）用の半導体チップを直接実装する仕組み（ＣＯＧ搭載構成と称する）をとってもよい。
【００５２】
図１に示すＣＯＧ搭載構成の有機ＥＬ表示装置１Ａの場合、表示パネル部１００は、支持基板１０１の上に、画素回路Ｐがｎ行×ｍ列のマトリクス状に配列された画素アレイ部１０２が配置され、さらに画素回路Ｐを垂直方向に走査する垂直駆動部１０３、画素回路Ｐを水平方向に走査する水平駆動部（水平セレクタあるいはデータ線駆動部とも称される）１０６がＣＯＧ実装技術により搭載され、さらに、外部接続用の端子部（パッド部）１０８が表示パネル部１００の一辺の端部に配置されている。なお、必要に応じて、各駆動部１０３，１０６と外部回路とのインタフェースをとるインタフェース（ＩＦ）部がＣＯＧ実装技術により搭載されることもある。
【００５３】
垂直駆動部１０３はたとえば、書込走査部（ライトスキャナＷＳ；Write Scan）１０４や電源供給能力を有する電源スキャナとして機能する駆動走査部１０５（ドライブスキャナＤＳ；Drive Scan）を有する。画素アレイ部１０２はたとえば、図示する左右方向の一方側もしくは両側から書込走査部１０４および駆動走査部１０５で駆動され、かつ図示する上下方向の一方側もしくは両側から水平駆動部１０６で駆動されるようになっている。
【００５４】
垂直駆動部１０３（書込走査部１０４および駆動走査部１０５）と水平駆動部１０６とで、信号電位の保持容量への書込みや、閾値補正動作や、移動度補正動作や、ブートストラップ動作を制御する制御部１０９が構成され、画素アレイ部１０２の画素回路Ｐを駆動する駆動回路として機能するようになっている。制御部１０９は、画素アレイ部１０２の画素回路Ｐに信号を供給する信号号供給用の回路である。
【００５５】
図示した垂直駆動部１０３および対応する走査線の構成は、画素回路Ｐが後述する本実施形態の２ＴＲ構成の場合に適合させて示したものであるが、画素回路Ｐの構成によっては、その他の走査部および走査線が設けられることもある。
【００５６】
このように、実装状態では、垂直駆動部１０３や水平駆動部１０６などの周辺駆動回路が、画素アレイ部１０２と同一の支持基板１０１上に搭載された構成となっている。図示した例では、制御部１０９を構成する書込走査部１０４、駆動走査部１０５、および水平駆動部１０６を半導体チップで構成しＣＯＧ実装技術で表示パネル部１００上に搭載する例を示しており、このことを図からも明らかにするべく、制御部１０９（書込走査部１０４、駆動走査部１０５、水平駆動部１０６）を点線で示している。また、ＣＯＧ搭載時に表示パネル部１００上の配線との接続をとるための電気的接続端子PAD1（Contact Pad ）を模式的に示している。
【００５７】
ＣＯＧ実装技術により表示パネル部１００に制御部１０９などのＩＣチップ（ＩＣ：Integrated Circuit）を実装する方法としては、たとえば、電気的接合端子（バンプ）に電解めっきによる金バンプを使用し、表示パネル部１００上の電極へＡＣＦ（Anisotropic Conductive Film ）により実装する手法が知られている。もちろん、これ以外の手法を適用してもよい。
【００５８】
図１に示す例は、パルス信号を表示パネル部１００の外部から端子部１０８を介して入力する構成としているが、これらの各種のタイミングパルスを生成する駆動信号生成部２００を半導体チップで構成しＣＯＧ実装技術で表示パネル部１００上に搭載してもよい。
【００５９】
端子部１０８には、有機ＥＬ表示装置１の外部に配された駆動信号生成部２００から、種々のパルス信号が供給されるようになっている。同様に、映像信号処理部２２０から映像信号Ｖsig が供給されるようになっている。カラー表示対応の場合には、色別（本例ではＲ（赤），Ｇ（緑），Ｂ（青）の３原色）の映像信号Ｖsig_Ｒ，Ｇ，Ｂが供給される。
【００６０】
一例としては、垂直駆動用のパルス信号として、垂直方向の書込み開始パルスの一例であるシフトスタートパルスSPDS，SPWSや垂直走査クロックCKDS，CKWS（必要に応じて位相反転した垂直走査クロックxCKDS ，xCKWS も）など必要なパルス信号が供給される。また、水平駆動用のパルス信号として、水平方向の書込み開始パルスの一例である水平スタートパルスSPH や水平走査クロックCKH （必要に応じて位相反転した水平走査クロックxCKHも）など必要なパルス信号が供給される。
【００６１】
端子部１０８の各端子は、信号線１９９を介して、垂直駆動部１０３や水平駆動部１０６に接続されるようになっている。たとえば、端子部１０８に供給された各パルスは、必要に応じて図示を割愛したレベルシフタ部で電圧レベルを内部的に調整した後、バッファを介して垂直駆動部１０３の各部や水平駆動部１０６に供給される。
【００６２】
画素アレイ部１０２は、図示を割愛するが（詳細は後述する）、表示素子としての有機ＥＬ素子に対して画素トランジスタが設けられた画素回路Ｐが行列状に２次元配置され、この画素配列に対して行ごとに走査線が配線されるともに、列ごとに信号線が配線された構成となっている。
【００６３】
たとえば、画素アレイ部１０２には、画素アレイ部１０２には、垂直走査側の各走査線１０４WS，１０５DSL と水平走査側の走査線である映像信号線（データ線）１０６HSが形成されている。垂直走査と水平走査の各走査線の交差部分には図示を割愛した有機ＥＬ素子とこれを駆動する薄膜トランジスタが形成される。有機ＥＬ素子と薄膜トランジスタの組み合わせで画素回路Ｐを構成する。
【００６４】
具体的には、マトリクス状に配列された各画素回路Ｐに対しては、書込走査部１０４によって書込駆動パルスWSで駆動されるｎ行分の書込走査線１０４WS_1〜１０４WS_nおよび駆動走査部１０５によって電源駆動パルスDSL で駆動されるｎ行分の電源供給線１０５DSL_1 〜１０５DSL_n が画素行ごとに配線される。
【００６５】
書込走査部１０４と駆動走査部１０５は、論理ゲートの組合せ（ラッチやシフトレジスタなども含む）によって構成され、画素アレイ部１０２の各画素回路Ｐを行単位で選択する、すなわち、駆動信号生成部２００から供給される垂直駆動系のパルス信号に基づき、書込走査線１０４WSおよび電源供給線１０５DSL を介して各画素回路Ｐを順次選択する。
【００６６】
水平駆動部１０６は、論理ゲートの組合せ（ラッチやシフトレジスタなども含む）によって構成され、画素アレイ部１０２の各画素回路Ｐを列単位で選択する、すなわち、駆動信号生成部２００から供給される水平駆動系のパルス信号に基づき、選択された画素回路Ｐに対し映像信号線１０６HSを介して映像信号Ｖsig の内の所定電位をサンプリングして保持容量に書き込ませる。
【００６７】
本実施形態の有機ＥＬ表示装置１は、線順次駆動や点順次駆動が可能になっており、垂直駆動部１０３の書込走査部１０４および駆動走査部１０５は線順次で（つまり行単位で）で画素アレイ部１０２を走査するとともに、これに同期して水平駆動部１０６が、画像信号を、１水平ライン分を同時に（線順次の場合）、あるいは画素単位で（点順次の場合）、画素アレイ部１０２に書き込む。
【００６８】
製品形態としては、図示のように、表示パネル部１００、駆動信号生成部２００、映像信号処理部２２０の全てを備えたモジュール（複合部品）形態の有機ＥＬ表示装置１として提供されることに限らず、たとえば、表示パネル部１００のみで表示装置として提供することも可能であるし、画素アレイ部１０２のみで表示装置として提供してもよい。
【００６９】
たとえば、有機ＥＬ表示装置１は、封止された構成のモジュール形状のものをも含む。たとえば、図１Ａに示す有機ＥＬ表示装置１Ｂのように、周辺回路パネル外配置構成の場合が該当する。この場合、画素アレイ部１０２に透明なガラスなどの対向部に貼り付けられて形成された表示パネル部１００のみでなる表示モジュールとして構成される。透明な対向部には、表示層（本例であれば有機層やその両側の電極層）、カラーフィルタ、保護膜、遮光膜などが設けられる。
【００７０】
図１Ａに示す周辺回路パネル外配置構成の場合、画素アレイ部１０２の他に、回路部材を搭載したＦＰＣ（フレキシブルプリントサーキット）との間で、各種方式で接続をとる際の外部接続端子となる電気的接続端子PAD2が表示パネル部１００の辺縁に設けられる。ＦＰＣに搭載される回路部材としては、たとえば、外部から画素アレイ部１０２への映像信号Ｖsig や各種の駆動パルスを入出力するための回路部（垂直駆動部１０３や水平駆動部１０６に相当するものやその出力ドライバなど）が該当する。
【００７１】
接続方式としては、たとえばＴＣＰ（Tape Carrier Package）方式やＣＯＦ（Chip On Flexible）方式をとることが考えられる。ＴＣＰはフレキシブル・テープにドライバＬＳＩ（Large Scale Integrated Circuit）をボンディングで搭載したものの呼称であり、その手法は通常ＴＡＢ（Tape Automated Bonding）が用いられる。因みに図１ＡではＣＯＦ方式の例で示している。その他の点は基本的には、ＣＯＧ搭載構成の場合と同様である。
【００７２】
図１および図１Ａでは、画素アレイ部１０２の一方側にのみ垂直駆動部１０３の各要素（書込走査部１０４や駆動走査部１０５）を配置する構成を示しているが、これらを画素アレイ部１０２を挟んで左右両側に配置する構成を採ってもよい。同様に、図１および図１Ａでは、画素アレイ部１０２の一方側にのみ水平駆動部１０６を配置する構成を示しているが、これらを画素アレイ部１０２を挟んで上下両側に配置する構成を採ってもよい。
【００７３】
制御部１０９の実装形態に関しては、図１ではパネル上配置構成の一例としてＣＯＧ搭載構成の場合を示し、図１Ａでは周辺回路パネル外配置構成の場合を示したが、パネル上配置構成としてはＣＯＧ搭載構成に限らずＴＦＴ一体構成の場合であってもよい。
【００７４】
垂直駆動部１０３としては、たとえば、書込走査部（ライトスキャナＷＳ；Write Scan）１０４や電源供給能力を有する電源スキャナとして機能する駆動走査部（ドライブスキャナＤＳ；Drive Scan）１０５を有する。垂直駆動部１０３と水平駆動部１０６とで、信号電位の保持容量への書込みや、閾値補正動作や、移動度補正動作や、ブートストラップ動作を制御する制御部１０９が構成される。
【００７５】
図示した垂直駆動部１０３および対応する走査線の構成は、画素回路Ｐが後述する本実施形態の２ＴＲ構成の場合に適合させて示したものであるが、画素回路Ｐの構成によっては、その他の走査部が設けられることもある。
【００７６】
画素アレイ部１０２は、一例として、図示する左右方向の一方側もしくは両側から書込走査部１０４および駆動走査部１０５で駆動され、かつ図示する上下方向の一方側もしくは両側から水平駆動部１０６で駆動されるようになっている。
【００７７】
端子部１０８には、有機ＥＬ表示装置１の外部に配された駆動信号生成部２００から、種々のパルス信号が供給されるようになっている。また同様に、映像信号処理部３００から映像信号Ｖsig が供給されるようになっている。カラー表示対応の場合には、色別（本例ではＲ（赤），Ｇ（緑），Ｂ（青）の３原色）の映像信号Ｖsig_Ｒ，Ｖsig_Ｇ，Ｖsig_Ｂが供給される。
【００７８】
たとえば、垂直駆動用のパルス信号として、垂直方向の書込み開始パルスの一例であるシフトスタートパルスSPDS，SPWSや垂直走査クロックCKDS，CKWSなどのパルス信号が供給される。また、水平駆動用のパルス信号として、水平方向の書込み開始パルスの一例である水平スタートパルスSPH や水平走査クロックCKH など必のパルス信号が供給される。
【００７９】
端子部１０８の各端子は、配線１９９を介して、垂直駆動部１０３や水平駆動部１０６に接続されるようになっている。たとえば、端子部１０８に供給された各パルスは、必要に応じて図示を割愛したレベルシフタ部で電圧レベルを内部的に調整した後、バッファを介して垂直駆動部１０３の各部や水平駆動部１０６に供給される。
【００８０】
画素アレイ部１０２は、図示を割愛するが（詳細は後述する）、表示素子としての有機ＥＬ素子に対して画素トランジスタが設けられた画素回路Ｐが行列状に２次元配置され、この画素配列に対して行ごとに垂直走査線が配線されるとともに、列ごとに信号線（水平走査線の一例）が配線された構成となっている。
【００８１】
たとえば、画素アレイ部１０２には、垂直走査側の各走査線（垂直走査線：書込走査線１０４WSおよび電源供給線１０５DSL ）と水平走査側の走査線（水平走査線）である映像信号線（データ線）１０６HSが形成されている。垂直走査と水平走査の各走査線の交差部分には図示を割愛した有機ＥＬ素子とこれを駆動する薄膜トランジスタ（ＴＦＴ；Thin Film Transistor）が形成される。有機ＥＬ素子と薄膜トランジスタの組み合わせで画素回路Ｐを構成する。
【００８２】
具体的には、マトリクス状に配列された各画素回路Ｐに対しては、書込走査部１０４によって書込駆動パルスWSで駆動されるｎ行分の書込走査線１０４WS_1〜１０４WS_nおよび駆動走査部１０５によって電源駆動パルスDSL で駆動されるｎ行分の電源供給線１０５DSL_1 〜１０５DSL_n が画素行ごとに配線される。
【００８３】
書込走査部１０４および駆動走査部１０５は、駆動信号生成部２００から供給される垂直駆動系のパルス信号に基づき、書込走査線１０４WSおよび電源供給線１０５DSL を介して各画素回路Ｐを順次選択する。水平駆動部１０６は、駆動信号生成部２００から供給される水平駆動系のパルス信号に基づき、選択された画素回路Ｐに対し映像信号線１０６HSを介して映像信号Ｖsig の内の所定電位をサンプリングして保持容量に書き込ませる。
【００８４】
本実施形態の有機ＥＬ表示装置１は、線順次駆動や面順次駆動あるいはその他の方式での駆動が可能になっており、たとえば、垂直駆動部１０３の書込走査部１０４および駆動走査部１０５は行単位で画素アレイ部１０２を走査するとともに、これに同期して水平駆動部１０６が、画像信号を、１水平ライン分を同時に、画素アレイ部１０２に書き込む。
【００８５】
水平駆動部１０６は、たとえば、全列の映像信号線１０６HS上に設けられた図示を割愛したスイッチを一斉にオンさせるドライバ回路を備えて構成され、映像信号処理部３００から入力される画素信号を、垂直駆動部１０３によって選択された行の１ライン分の全ての画素回路Ｐに同時に書き込むべく、全列の映像信号線１０６HS上に設けられた図示を割愛したスイッチを一斉にオンさせ、ドライバ回路を経由して水平走査線（映像信号線１０６HS）に映像信号Ｖsig （水平走査信号の一例）が供給される。
【００８６】
垂直駆動部１０３の各部は、論理ゲートの組合せ（ラッチも含む）とドライバ回路によって構成され、論理ゲートにより画素アレイ部１０２の各画素回路Ｐを行単位で選択し、ドライバ回路を経由して垂直走査線に垂直走査信号が供給される。なお、図１では、画素アレイ部１０２の一方側にのみ垂直駆動部１０３を配置する構成を示しているが、画素アレイ部１０２を挟んで左右両側に垂直駆動部１０３を配置する構成を採ることも可能である。同様に、図１では、画素アレイ部１０２の一方側にのみ水平駆動部１０６を配置する構成を示しているが、画素アレイ部１０２を挟んで上下両側に水平駆動部１０６を配置する構成を採ることも可能である。
【００８７】
＜画素回路＞
図２は、本実施形態の画素回路Ｐを説明する図である。画素回路Ｐは、ｎ型の駆動トランジスタ１２１を使用する。加えて、有機ＥＬ素子の経時変化による当該有機ＥＬ素子への駆動電流Ｉdsの変動を抑制するための回路、すなわち電気光学素子の一例である有機ＥＬ素子の電流−電圧特性の変化を補正して駆動電流Ｉdsを一定に維持する駆動信号一定化回路を備えた点に特徴を有する。さらに、有機ＥＬ素子の電流−電圧特性に経時変化があった場合でも駆動電流を一定にする機能を備えた点に特徴を有する。
【００８８】
すなわち、駆動トランジスタ１２１の他に走査用に１つのスイッチングトランジスタ（サンプリングトランジスタ１２５）を使用する２ＴＲ駆動の構成を採る。各スイッチングトランジスタを制御する電源駆動パルスDSL および書込駆動パルスWSのオン／オフタイミング（スイッチングタイミング）を後述する動作タイミングのように設定する。これにより、有機ＥＬ素子１２７の経時変化や駆動トランジスタ１２１の特性変動（たとえば閾値電圧や移動度などのばらつきや変動）による駆動電流Ｉdsに与える影響を防ぐ。２ＴＲ駆動の構成であり、素子数や配線数が少ないため、高精細化が可能である。
【００８９】
具体的には、画素回路Ｐは、保持容量１２０、ｎ型の駆動トランジスタ１２１、アクティブＨ（ハイ）の書込駆動パルスWSが供給されるｎ型トランジスタ１２５、電流が流れることで発光する電気光学素子（発光素子）の一例である有機ＥＬ素子１２７を有する。
【００９０】
駆動トランジスタ１２１のゲート（ノードＮＤ１２２）とソースとの間に保持容量１２０が接続され、駆動トランジスタ１２１のソースが直接に有機ＥＬ素子１２７のアノード端に接続されている。有機ＥＬ素子１２７の基準端子の一例であるカソード端は、全画素共通のカソード共通配線１２７Ｋに接続され、カソード電位Ｖcath（たとえば接地電位GND ）が与えられる。
【００９１】
保持容量１２０は、ブートストラップ容量としても機能するようになっている。すなわち、画素回路Ｐは先ず、保持容量１２０の接続態様に特徴があり、有機ＥＬ素子１２７の経時変化による駆動電流変動を防ぐ回路として、駆動信号一定化回路の一例であるブートストラップ回路を構成する点にある。駆動トランジスタ１２１の特性変動（たとえば閾値電圧や移動度などのばらつきや変動）による駆動電流Ｉdsに与える影響を抑制する方法としては、各トランジスタ１２１，１２５の駆動タイミングを工夫することで対処する。
【００９２】
駆動トランジスタ１２１のドレインは、電源スキャナとして機能する駆動走査部１０５からの電源供給線１０５DSL に接続されている。電源供給線１０５DSL は、この電源供給線１０５DSL そのものが、駆動トランジスタ１２１に対しての電源供給能力を備える点に特徴を有する。
【００９３】
具体的には、駆動走査部１０５は、駆動トランジスタ１２１のドレインに対して、それぞれ電源電圧に相当する高電圧側の第１電位Ｖcc_Hと低電圧側の第２電位Ｖcc_Lとを切り替えて供給する電源電圧切替回路を具備している。
【００９４】
第２電位Ｖcc_Lとしては、映像信号線１０６HSにおける映像信号Ｖsig のオフセット電位Ｖofs （基準電位とも称する）より十分低い電位とする。具体的には、駆動トランジスタ１２１のゲート・ソース間電圧Ｖgs（ゲート電位Ｖｇとソース電位Ｖｓの差）が駆動トランジスタ１２１の閾値電圧Ｖthより大きくなるように、電源供給線１０５DSL の低電位側の第２電位Ｖcc_Lを設定する。なお、オフセット電位Ｖofs は、閾値補正動作に先立つ初期化動作に利用するとともに映像信号線１０６HSを予めプリチャージにしておくためにも利用する。
【００９５】
サンプリングトランジスタ１２５は、ゲートが書込走査部１０４からの書込走査線１０４WSに接続され、ドレインが映像信号線１０６HSに接続され、ソースが駆動トランジスタ１２１のゲート（ノードＮＤ１２２）に接続されている。そのゲートには、書込走査部１０４からアクティブＨの書込駆動パルスWSが供給される。
【００９６】
サンプリングトランジスタ１２５は、ソースとドレインとを逆転させた接続態様とすることもできる。また、サンプリングトランジスタ１２５としては、ディプレション型およびエンハンスメント型の何れをも使用できる。
【００９７】
＜カソード配線の問題点と対策＞
本実施形態の有機ＥＬ表示装置の構造（特に光透過性の上部電極と導電性を持つ支持基板１０１を電気的に接続するための層構造）の理解を容易にするべく、最初にそのベースとなる構成について説明し、その後に本実施形態の接続構造について説明する。
【００９８】
［実装例の全体概要］
図３は、画素アレイ部１０２の実装例の全体概要を説明する図である。ここでは、ＣＯＦ方式で接続をとる場合で示す。
【００９９】
図３に示すように、支持基板１０１上の画素アレイ部１０２は、封止基板１７０で封止された構成のモジュール形状となっている。表示パネル部１００の支持基板１０１の端縁部分には、ＣＯＦ方式で接続をとるための電気的接続端子PAD2が設けられる。支持基板１０１上には、表示領域となる画素アレイ部１０２が設けられ、画素アレイ部１０２の外側にまで補助配線５１５が設けられている。補助配線５１５は図示を割愛した上部電極とともに、全画素共通のカソード共通配線１２７Ｋとなるものである。たとえば、表示パネル部１００の支持基板１０１の端縁部分に設けられた電気的接続端子PAD2A の一例である電源供給ＴＣＰ５２０から補助配線５１５に基準端子電圧が供給される。一般的には、この基準端子電圧は装置全体の基準点電位（たとえば接地電位）とされる。
【０１００】
補助配線５１５は、画素アレイ部１０２を取り囲むように設けられ、カソードコンタクトKC（カソード蒸着エリア）によりその上層の上部電極と電気的かつ構造的（物理的）に接続される。カソードコンタクトKCは、電気的な接続を確実にするとともに、水分が画素アレイ部１０２側に入り込まないように、画素アレイ部１０２の全周囲に形成することが好ましい。
【０１０１】
制御部１０９用の電気的接続端子PAD2に関しても電源供給ＴＣＰ５２０と概ね同様であり、表示パネル部１００の支持基板１０１の端縁部分に設けられた電気的接続端子PAD2B の一例である書込駆動パルスWS用の信号供給ＴＡＢ５３０_WS および電源駆動パルスDSL 用の電源入力部５３０_DSL、並びに、電気的接続端子PAD2C の一例である映像信号Ｖsig 用の信号供給ＴＡＢ５３０_sigから各信号が供給される。各信号供給ＴＡＢ５３０には、ドライバＬＳＩがＴＡＢ方式でボンディングされ、支持基板１０１のエッジにドライバの出力を接続し、ドライバＬＳＩが支持基板１０１の外になるように実装される。図示しないが、各信号供給ＴＡＢ５３０の支持基板１０１とは反対側にはドライバＬＳＩに信号を供給する前段回路（たとえばシフトレジスタなど）が搭載された回路基板が接続される。
【０１０２】
電源供給ＴＣＰ５２０は、図示しないが、ＦＰＣとの接続端となるカソード電極パッドが所定ピッチで複数本設けられ、カソード電極パッドが補助配線５１５の辺縁（表示領域である画素アレイ部１０２の周辺部）まで延在してコンタクト部にて共通に接続される。
【０１０３】
信号供給ＴＡＢ５３０についても概ね電源供給ＴＣＰ５２０と同様であり、図示しないが、ＦＰＣとの接続端となる信号電極パッドが所定ピッチで複数本（書込駆動パルスWS用と電源駆動パルスDSL 用に）設けられ、信号電極パッドが画素アレイ部１０２から延在した走査線（書込走査線１０４WS，電源供給線１０５DSL の２種）とコンタクト部にて各別に接続される。書込駆動パルスWSに関しても、図示しないが、ＦＰＣとの接続端となる信号電極パッドが所定ピッチで複数本設けられ、信号電極パッドが画素アレイ部１０２から延在した走査線（映像信号線１０６HS）とコンタクト部にて各別に接続される。
【０１０４】
［補助配線のレイアウト］
図４は有機ＥＬ素子１２７の下部電極と補助配線の第１例のレイアウトの全体概要図である。図４Ａは図４に対する変形例である第２例のレイアウトの全体概要図である。図は、便宜的に３（水平）×２（垂直）画素で示している。
【０１０５】
有機ＥＬ素子１２７の下部電極と補助配線の第１例のレイアウトが図４に示されている。この図に示すように、有機ＥＬ素子１２７の下部電極５０４は、マトリクス状に配置された画素回路Ｐの配列に対応して、２次元マトリクス状に配置されている。有機ＥＬ素子１２７は、下部電極５０４と有機層５０６と上部電極５０８の積層構造をなしている。そして、この下部電極５０４間に、下部電極５０４と同一層で構成された補助配線５１５が、下部電極５０４（つまり画素回路Ｐ）を取り囲むように格子状に配置され、さらに外周にも画素アレイ部１０２の全体を取り囲むように配線された構成となっている。下部電極５０４が形成されるアノード層の補助配線５１５は、適当な箇所にて（図の例では各画素間の中心および外周全体）、カソードコンタクトKCにより、その上層の上部電極５０８と接続される。
【０１０６】
また、図４Ａに示す第２例のレイアウトでは、表示光を支持基板とは反対側の表示面側から出射するトップエミッション方式（上面出射方式、上面発光方式）での高精細画素構造とする場合において、画素開口率を稼ぐために、補助配線５１５を画素アレイ部１０２の全体を取り囲むように配置するだけで、画素アレイ部１０２内に格子状または列または行状に配線するレイアウトを用いていない。たとえば、高精細画素では、開口率を稼ぐために、画素内の補助配線レイアウトを使用しないことがある。
【０１０７】
何れの構成でも、補助配線５１５を画素アレイ部１０２の全体を取り囲むように配線して、外周全体で上部電極とのコンタクトをとることで、上部電極（カソード電極）とのコンタクト抵抗を下げるようにしている。
【０１０８】
［電極の層構造］
図５および図５Ａは、一般的な有機ＥＬ表示装置における１画素分の電極構造の概略を示した図である。ここで、図５（１）はＴＦＴ工程終了後の１画素分の電極構造の平面図であり、図５（２）はアノード工程終了後の１画素分の電極構造の平面図である。画素回路Ｐについては層構造ではなく回路図で示している。図５Ａ（１）は図５（２）における接続孔５０４ａ（後述するアノードコンタクトパッドＣＰａ）部分を通るＡ−Ａ’線の断面図（カソード工程終了後）である。図５Ａ（２）は図５（２）における接続孔５０８ａ（後述するカソードコンタクトパッドＣＰｋ_1と対応）部分を通るＢ−Ｂ’線の断面図（アノード工程終了後）である。図５Ａ（３）は図５（２）における接続孔５０８ａ部分のＢ−Ｂ’線の断面図（カソード工程終了後）である。図５（２）においては、図５（１）に示したＴＦＴ工程終了後の状態にアノード電極を重ねて示している。
【０１０９】
図２に示した画素回路Ｐの場合、画素アレイ部１０２においては、少なくとも垂直走査系統に関わる書込走査線１０４WSおよび電源供給線１０５DSL が縦／横の一方の配線（たとえば横配線とする）となり、これに対して水平走査系統に関わる映像信号線１０６HSが縦／横の他方の配線（たとえば縦配線とする）となる。また、有機ＥＬ素子１２７のカソード電位Ｖcathをベタ配線ではなく通常の配線とする場合であれば、カソード電位Ｖcath用のカソード共通配線１２７Ｋが横配線もしくは縦配線となる。
【０１１０】
ここで、前述の各配線（書込走査線１０４WS、電源供給線１０５DSL 、映像信号線１０６HS）は、横方向または縦方向に延び、画素アレイ部１０２の周辺に設けられた対応する走査部（書込走査部１０４、駆動走査部１０５、水平駆動部１０６）と接続される。
【０１１１】
画面の左右方向について考察した場合、詳細説明は割愛するが、１行内の全ての画素回路Ｐに対して書込駆動パルスWSは書込走査部１０４から共通に供給されるので、書込駆動パルスWSの波形が配線容量や配線抵抗の影響で、書込走査部１０４から遠い画素回路Ｐ（遠側画素と称する）の方が書込走査部１０４から近い画素回路Ｐ（近側画素と称する）よりも、その波形鈍りが大きくなってしまう。そのため、配線容量や配線抵抗の分布特性が、閾値補正や移動度補正の動作に影響を与えることがある。同様のことは、電源供給線１０５DSL や映像信号線１０６HS（あるいはカソード共通配線１２７Ｋ）についても言えることであり、配線容量や配線抵抗の分布特性が、閾値補正や移動度補正の動作に影響を与えることがある。
【０１１２】
これらの点を考慮して、各配線は、一般的に、低抵抗にするべく、アルミニウムＡｌやモリブデンＭｏやチタンＴｉなどによる光透過性を有しない金属配線を使用して配線される。前述のように、縦配線と横配線が必要であるから、基本的には、縦配線と横配線の交差部でのオーバーラップのために、最低でも２層の金属配線が必要になる。
【０１１３】
たとえば、図５に示すレイアウト例では、サンプリングトランジスタ１２５のゲート端を駆動するための書込走査線１０４WSと、駆動トランジスタ１２１のドレイン端の電源電圧を第１電位Ｖccと第２電位Ｖssとでスイッチングさせるための電源供給線１０５DSL とを上層側および下層側の一方（ここでは上層側とする）の金属配線にしている。
【０１１４】
サンプリングトランジスタ１２５のソース端に映像信号Ｖsig を供給するための映像信号線１０６HSに関しては、画素回路Ｐ部分では上層側および下層側の一方（ここでは上層側とする）の金属配線にしているのに対して、同層の（上層側の金属配線である）書込走査線１０４WSや電源供給線１０５DSL と交差する部分はオーバーラップさせる必要があるので、上層側および下層側の他方（ここでは下層側とする）の金属配線にしている。
【０１１５】
有機ＥＬ素子１２７の下部電極５０４_1（本例ではアノード電極）との接続を取るための接続孔５０４ａと接続されるコンタクトパッドや上部電極５０８（本例ではカソード電極）との接続を取るための接続孔５０８ａと接続されるコンタクトパッド（カソードコンタクトKC）も、上層側の金属配線として形成される。アノード電極用の接続孔５０４ａと接続されるコンタクトパッドはＥＬ開口部１２７ａをなす下部電極５０４_1と接続されるのでＥＬ開口部１２７ａ側に設けられる。カソード電極用の接続孔５０８ａと接続されるカソードコンタクトKCは、垂直方向および／または水平方向（図は垂直方向の例）の隣接画素との境界部分近傍に設けられる。
【０１１６】
ここで、図５（２）に示す１画素分の平面図のように、支持基板１０１上に下部電極５０４_1（たとえばアノード電極）が配置され、その下部電極５０４_1上に有機ＥＬ素子１２７の開口部（以下ＥＬ開口部１２７ａと称する）が形成されている。下部電極５０４_1には接続孔５０４ａ（たとえばＴＦＴ−アノードコンタクト）が設けられ、この接続孔５０４ａを介して下部電極５０４_1下に配された駆動トランジスタ１２１の入出力端（本例ではソース電極）に下部電極５０４が接続されるようになっている。
【０１１７】
下部電極５０４_1の周囲は絶縁膜パターンである開口規定絶縁膜５０５（図５（２）では図示せず、図５Ａを参照）で覆われて、有機ＥＬ素子１２７を構成する下部電極５０４_1、有機層５０６、上部電極５０８が積層されている部分のみが発光有効領域となるように広く露出したＥＬ開口部１２７ａとされている。上部電極５０８と接続されることになる接続孔５０８ａ（たとえばカソードコンタクトKC）が設けられ、この接続孔５０８ａを介して上部電極５０８が接続される。
【０１１８】
図５Ａ（１）には、図５（２）における接続孔５０４ａ部分のＡ−Ａ’線の断面図が示されている。図５Ａ（１）に示すように、支持基板１０１上の素子形成層５００には、各画素回路Ｐに対応する位置に、画素回路を構成する駆動トランジスタ１２１やサンプリングトランジスタ１２５などの薄膜トランジスタＱや保持容量１２０（容量値Ｃｓ）が配置され、その上部に層間絶縁膜５０２が設けられている。
【０１１９】
層間絶縁膜５０２のさらに上部には、薄膜トランジスタＱに接続されたソース電極線Ｑｓおよびドレイン電極線Ｑｄが設けられている。また、各素子（薄膜トランジスタＱ，保持容量１２０）を構成する導電層、およびソース電極線Ｑｓおよびドレイン電極線Ｑｄ（図では駆動トランジスタ１２１のソース電極１２１ｓのみを示す）を構成する導電層により、画素回路Ｐを構成する他の配線（図示省略）が形成されている。
【０１２０】
そして、ソース電極線Ｑｓおよびドレイン電極線Ｑｄの層を覆う状態で、さらに上層の層間絶縁膜５０３が設けられ、この層間絶縁膜５０３上に有機ＥＬ素子１２７が形成されている。有機ＥＬ素子１２７は、下層側から順に積層された下部電極５０４_1、有機層５０６、および上部電極（たとえばカソード電極）５０８で構成されている。
【０１２１】
下部電極５０４_1は、画素電極としてパターン形成されており、層間絶縁膜５０３に形成された接続孔５０４ａを介して駆動トランジスタ１２１のソース電極１２１ｓに接続されている。下部電極５０４_1と対向する上部電極５０８は、典型的には全ての画素回路Ｐを覆うベタ膜として形成される。
【０１２２】
図５Ａ（２），（３）には、図５（２）における接続孔５０８ａ部分を通るＢ−Ｂ’線の断面図が示されている。図５Ａ（２）に示すように、画素回路Ｐは、支持基板１０１上の各画素回路Ｐに対応する位置に、画素回路Ｐを構成する駆動トランジスタ１２１やサンプリングトランジスタ１２５などの薄膜トランジスタ（ＴＦＴ）や保持容量１２０（容量値Ｃｓ）などの回路素子を形成するための最下部の層（第１配線層Ｌ１）やポリシリコン層が配置される。第１配線層Ｌ１の上部にはゲート絶縁膜（ＧＩ）として機能する層間絶縁膜５０２ａ（酸化膜）が設けられる。層間絶縁膜５０２ａのさらに上部には、薄膜トランジスタのソースやドレインあるいは保持容量１２０の一方の電極となるポリシリコン層が設けられる。
【０１２３】
各素子（薄膜トランジスタ、保持容量１２０）を構成する導電層、ソース電極およびドレイン電極を構成する導電層により、画素回路Ｐを構成する種々の配線が形成される。これら回路素子はチャネル保護膜（エッチングストッップ層、ＰＳＶ）として機能する層間絶縁膜５０２ｂ（酸化膜）で覆われる。層間絶縁膜５０２ａ，５０２ｂを纏めて単に層間絶縁膜５０２と称する。
【０１２４】
層間絶縁膜５０２のさらに上部には、薄膜トランジスタのソース電極やドレイン電極やゲート電極と接続される走査線用の第２配線層Ｌ２が設けられる。そして、第２配線層Ｌ２を覆う状態で、さらに上層に平坦化膜（ＰＬＮＲ）として機能する層間絶縁膜５０３が設けられ、層間絶縁膜５０３上に有機ＥＬ素子１２７が形成される。有機ＥＬ素子１２７は、下層側から順に積層された下部電極５０４（たとえばアノード電極）、有機層５０６、および上部電極５０８（たとえばカソード電極）で構成されている。下部電極５０４と上部電極５０８と間に誘電体である有機層５０６が挟まれた構造であるので、有機ＥＬ素子１２７は容量成分（寄生容量Ｃel）を持つことになる。
【０１２５】
有機層５０６は、詳細には、たとえば、低分子系の材料で多層構造を採用しており、下部電極５０４側から上部電極５０８側に向かって順に、たとえば、ホール注入層、ホール輸送層、発光層、電子輸送層（電子注入層を兼ねる）を持つ。そして、カラー表示対応の場合は、発光層の有機材料として、表示色に適合したものを使用する。
【０１２６】
支持基板１０１上の最初に設けられる第１配線層Ｌ１は、薄膜トランジスタ（駆動トランジスタ１２１やサンプリングトランジスタ１２５）などの回路素子を形成するレイヤとしても使用される。図示を割愛するが、支持基板１０１において、トランジスタや有機ＥＬ素子１２７が配置される側と反対側の面には、光リークや温度拡散のために遮光メタル層が設けられる。
【０１２７】
接続孔５０８ａ部分の形成に当たっては、先ず、ＴＦＴ工程で、図５Ａ（１）に示すように、接続孔５０４ａと対応する位置にアノードコンタクトパッドＣＰａを形成し、また、図５Ａ（２）に示すように、接続孔５０８ａと対応する位置にカソードコンタクトパッドＣＰｋ_1を形成する。その後、カソードコンタクトパッドＣＰｋ_1とアノードメタルで形成したカソード補助電極５０４_2（補助配線５１５と対応）を接続する。
【０１２８】
図示しないが、画素アレイ部１０２の周囲の補助配線５１５に関しても、カソードコンタクトパッドＣＰｋ_2を形成して、カソードコンタクトパッドＣＰｋ_2とアノードメタルで形成したカソード補助電極５０４_2を接続する（後述の図６Ａを参照）。
【０１２９】
図示しないが、接続孔５０４ａの部分では、アノード工程で、アノードコンタクトパッドＣＰａと下部電極５０４_1（アノード電極）を接続する。
【０１３０】
ＥＬ工程およびカソード工程で、図５Ａ（３）に示すように、下部電極５０４_1上に有機層５０６を積層し、さらに有機層５０６の上層に上部電極５０８を積層する際に、カソードコンタクトパッドＣＰｋ_1と上部電極５０８（カソード電極）とを接続する。下部電極５０４_1と対向する上部電極５０８は全ての画素回路Ｐを覆うベタ膜として形成する。
【０１３１】
ここで、各種の配線材料としては、好適な組合せとして、たとえば以下のようなものを使用する。配線抵抗の抵抗率から考えるとアルミニウムＡｌ系の金属を使用するのが好ましいと考えられる。たとえば、金属層は、ゲート電極がモリブデンＭｏ、配線層はアルミニウムＡｌ、アノード電極（下部電極５０４_1）はアルミニウムネオジム合金ＡｌＮｄ、カソード電極はマグネシウム銀合金ＭｇＡｇを使用する。遮光メタルとしては、アルミニウムＡｌやアルミニウムネオジム合金ＡｌＮｄなどを使用する。因みに、アノード電極（下部電極５０４_1）下にトランジスタ（ＴＦＴ）を配置するので、その他の金属層（配線）はない。補助配線５１５（をなすカソード補助電極５０４_2）をアノード電極（下部電極５０４_1）と同じアルミニウムネオジム合金ＡｌＮｄを用い、純粋なカソード配線（カソード電極、上部電極５０８）は電源線と同じアルミニウムＡｌを用いる。
【０１３２】
因みに、カソード補助電極５０４_2を設けている理由は以下の通りである。本構成は、トップエミッション方式を採用しており、アノードレイヤで下部電極５０４_1（ＥＬアノード）とカソード補助電極５０４_2を形成し、その後、上部電極５０８（カソードメタル）を全面蒸着するという構成となる。全面蒸着する上部電極５０８は光透過性が要求されるため抵抗値が大きくならざるを得ず、カソード補助電極５０４_2がないとカソードの電圧上昇が大きくなり過ぎてしまい、電源電圧が大きくなり消費電力が上昇してしまったり、シェーディングといった画質不良が発生したりする。この対策として、アノードレイヤのカソード補助電極５０４_2を補助配線５１５として利用して、カソード配線の抵抗値が小さくなるようにするのである。
【０１３３】
なお、この例では、カソード補助電極５０４_2を下部電極５０４の形成工程でアノードメタルと同一材料で形成しているがこのことは必須でなく、他の配線層の形成工程で補助配線５１５を形成してもよい。たとえば、一般に、有機ＥＬ素子１２７の開口率はアノードレイヤと開口規定絶縁膜５０５のテーパ部分（ＷＩＮと称する）で決定される。仮にカソード補助電極５０４_2がなければ有機ＥＬ素子１２７の下部電極５０４_1（アノード電極）をもっと大きくすることができ、開口率は上昇する。有機ＥＬ素子１２７の寿命は開口率が大きくなれば長くなるため、カソード補助電極５０４_2を細くすることが長寿命化に繋がる。しかしながら、カソード補助電極５０４_2を細くして抵抗値を上げてしまうとシェーディングなどの不良が発生するため、単純に細くできない。これに対して、アルミニウムＡｌなどの低抵抗金属をカソード補助電極５０４_2として配線することでカソード補助電極５０４_2の抵抗値は下がるので、カソード補助電極５０４_2を細くすることができ、開口率を上げることができる。
【０１３４】
このような層構造を持つ有機ＥＬ表示装置１は、有機ＥＬ素子１２７が配列形成された支持基板１０１と反対側から発光光Ｌ１を取り出すいわゆるトップエミッション方式として構成することが有機ＥＬ素子１０１の開口率を確保する上で有効になる。また、このようなトップエミッション方式であれば、有機ＥＬ素子１２７の開口率が、画素回路Ｐを構成する薄膜トランジスタのレイアウトには依存しない。このため、複数の薄膜トランジスタＱや保持容量１２０を用いた画素回路Ｐを各画素に対応させて配置することもできる。
【０１３５】
トップエミッション方式の表示装置の場合、支持基板１０１側の下部電極５０４_1は遮光性が高く、かつ反射率が高い金属などを用いて構成される。これに対して、発光光Ｌ１が取り出される側の上部電極５０８には光透過率の高い導電性材料が用いられることになるが、このような材料は抵抗値が高い。したがって、上部電極５０８の配線抵抗が大きくなる。上部電極５０８をベタ配線としても抵抗値の低減には限界がある。補助配線５１５は、この高抵抗の上部電極５０８と電気回路的に並列に配線することで、カソード配線全体としての抵抗値を低減するのに寄与する。
【０１３６】
しかし、高精細化・大型化が進むと、たとえ補助配線５１５を使用してカソード配線の低抵抗化を図ったとしても、十分な低抵抗化を図ることが困難となり、表示品位を低下させる原因が依然として残る。
【０１３７】
その対策として、本実施形態では、支持基板１０１に導電性を持たせ、この導電性を持つ支持基板１０１と上部電極５０８とを電気的に接続する構成を採る。こうすることで、電気回路的には、導電性を持つ支持基板１０１が上部電極５０８に対して並列配線として機能するようになり、全体的には、有機ＥＬ素子１２７の基準端子（カソード）側の電極の配線抵抗を小さくすることができる。その結果、表示むらの起きない有機ＥＬ表示装置１を実現できる。
【０１３８】
回路構成や基本的な層構造は以上の通りであるが、前述した表示パネル部１００をベースにして、導電性を持つ支持基板１０１と上部電極５０８とを表示パネル部１００内で電気的に接続する手法としては種々の方法が考えられる。この点について以下に詳述する。
【０１３９】
［カソードコンタクト：第１例］
図６は、表示パネル部１００内で支持基板１０１と上部電極５０８を接続するための第１例の層構造を説明する図である。第１例は、画素（詳しくは画素間）に設けられるカソードコンタクトKCの部分を利用して支持基板１０１（詳しくはその上層に設けた金属層）と上部電極５０８とを電気的に接続する態様である。支持基板１０１としては、たとえばガラスなどの非金属のもの（導体でないもの）を使用する。
【０１４０】
図示のように、支持基板１０１の全面に金属層６３０を積層し、その上に絶縁膜６３２が成膜され、その上に画素アレイ部１０２用の素子形成層５００が形成される構造となっている。非金属の支持基板１０１と金属層６３０とにより、実質的に、導電性を持つ支持基板を構成している。
【０１４１】
支持基板１０１上の金属層６３０のカソードコンタクトパッドＣＰｋ_1と対向する部分は、絶縁膜６３２を介さずに直接にカソードコンタクトパッドＣＰｋ_1と電気的に接続している。カソードコンタクトパッドＣＰｋ_1は、補助配線５１５（金属層）となるカソード補助電極５０４_2と上部電極５０８（つまりカソード電極）を接続するものでカソード電位となっているので、カソード補助電極５０４_2と接続されたカソードコンタクトパッドＣＰｋ_2もカソード電位となっている。したがって、支持基板１０１の金属層６３０もカソード電位となり（金属層６３０がカソード配線の一部として機能するようになり）、カソード配線全体としての抵抗値を低減するのに寄与する。
【０１４２】
抵抗率の高い上部電極５０８に支持基板１０１の金属層６３０も併用することで、カソード配線全体として低抵抗化を図ることができる。その結果、カソード電極の電圧降下に起因した表示むらのない表示装置を実現できる。
【０１４３】
［カソードコンタクト：第２例］
図６Ａは、表示パネル部１００内で支持基板１０１と上部電極５０８を接続するための第２例の層構造を説明する図である。図６Ａは、図３、図４、図４ＡにおけるカソードコンタクトKC部分を通るＣ−Ｃ’線の断面図である。
【０１４４】
第２例は、画素アレイ部１０２の全体を取り囲むように配置された補助配線５１５と接続されるカソードコンタクトKCの部分を利用して支持基板１０１（詳しくはその上層に設けた金属層）と上部電極５０８とを電気的に接続する態様である。支持基板１０１としては、たとえばガラスなどの非金属のもの（導体でないもの）を使用する。
【０１４５】
図示のように、支持基板１０１の全面に金属層６３０を積層し、その上に絶縁膜６３２が成膜され、その上に画素アレイ部１０２用の素子形成層５００が形成される構造となっている。支持基板１０１上の金属層６３０のカソードコンタクトパッドＣＰｋ_2と対向する部分は、絶縁膜６３２を介さずに直接にカソードコンタクトパッドＣＰｋ_1と電気的に接続している。カソードコンタクトパッドＣＰｋ_2は、画素アレイ部１０２の全周を取り囲む補助配線５１５（金属層）となるカソード補助電極５０４_2と上部電極５０８（つまりカソード電極）を接続するものでカソード電位となっているので、カソード補助電極５０４_2と接続されたカソードコンタクトパッドＣＰｋ_2もカソード電位となっている。したがって、支持基板１０１の金属層６３０もカソード電位となり（金属層６３０がカソード配線の一部として機能するようになり）、カソード配線全体としての抵抗値を低減するのに寄与する。
【０１４６】
抵抗率の高い上部電極５０８に支持基板１０１の金属層６３０も併用することで、カソード配線全体として低抵抗化を図ることができる。その結果、カソード電極の電圧降下に起因した表示むらのない表示装置を実現できる。
【０１４７】
図示しないが、第１例と第２例を組み合わせて、カソード配線全体としての抵抗値をより低減するようにしてもよい。
【０１４８】
［カソードコンタクト：第３例］
図６Ｂは、表示パネル部１００内で支持基板１０１と上部電極５０８を接続するための第３例の層構造を説明する図である。第３例では、支持基板１０１としては、ステンレス鋼ＳＵＳなどの導体基板を使用する。第１例と似通っており、画素間の補助配線５１５と接続されるカソードコンタクトKCの部分を利用して導電性の支持基板１０１と上部電極５０８とを電気的に接続する態様である。
【０１４９】
第３例は、支持基板１０１である導体基板（この例ではＳＵＳ基板）の全面に絶縁膜６２０を積層し、その上に画素アレイ部１０２用の素子形成層５００が形成される構造となっている。絶縁膜６２０はたとえば、静電チャックで密着させるべく、支持基板１０１側が有機絶縁膜６２０ａで、金属層６２２側が無機絶縁膜６２０ｂとなっている。
【０１５０】
そして、支持基板１０１のカソードコンタクトパッドＣＰｋ_1と対向する部分は、絶縁膜６２０を介さずに直接にカソードコンタクトパッドＣＰｋ_1と電気的に接続している。画素アレイ部１０２内における上部電極５０８（カソード電極）と接続されるカソード補助電極５０４_2と導電性の支持基板１０１を電気的に接続する構成となっている。以下、第１例と同様である。抵抗率の高い上部電極５０８にそれ自体が導電性を持つ支持基板１０１も併用することで、カソード配線全体として低抵抗化を図ることができる。
【０１５１】
［カソードコンタクト：第４例］
図６Ｃは、表示パネル部１００内で支持基板１０１と上部電極５０８を接続するための第４例の層構造を説明する図である。第４例では、支持基板１０１としては、ステンレス鋼ＳＵＳなどの導体基板を使用する。第２例と似通っており、画素アレイ部１０２の全体を取り囲むように配置された補助配線５１５と接続されるカソードコンタクトKCの部分を利用して支持基板１０１と上部電極５０８とを電気的に接続する態様である。
【０１５２】
第４例は、第３例と同様に、支持基板１０１である導体基板（ＳＵＳ基板）の全面に絶縁膜６２０を積層し、その上に画素アレイ部１０２用の素子形成層５００が形成される構造となっている。絶縁膜６２０はたとえば、静電チャックで密着させるべく、支持基板１０１側が有機絶縁膜６２０ａで、金属層６２２側が無機絶縁膜６２０ｂとなっている。
【０１５３】
支持基板１０１のカソードコンタクトパッドＣＰｋ_2と対向する部分は、絶縁膜６２０を介さずに直接にカソードコンタクトパッドＣＰｋ_2と電気的に接続している。画素アレイ部１０２を取り囲むように設けられ上部電極５０８（カソード電極）と接続されるカソード補助電極５０４_2と導電性の支持基板１０１を電気的に接続する構成となっている。以下、第２例と同様である。抵抗率の高い上部電極５０８にそれ自体が導電性を持つ支持基板１０１も併用することで、カソード配線全体として低抵抗化を図ることができる。
【０１５４】
図示しないが、第３例と第４例を組み合わせて、カソード配線全体としての抵抗値をより低減するようにしてもよい。
【０１５５】
以上のように、第１例〜第４例の何れでも、導電性を持つ支持基板１０１をカソード配線の一部として機能させる構成となるため、抵抗率の高い上部電極５０８を使用する場合でも、また、補助配線５１５を使用しない場合でも、カソード配線全体として低抵抗化を図ることができる。既存の金属層（カソードコンタクトパッドＣＰｋ_1，ＣＰｋ_2）を導電性の支持基板１０１と上部電極５０８との接続をとる部材として利用できる利点がある。そして、このような仕組みを適用することで、シェーディングなどの表示むらのない表示装置を実現できる。
【０１５６】
第１例〜第４例の手法は何れも、有機ＥＬ素子１２７のカソード電極の配線抵抗を小さくする補助配線５１５が存在する場合に、補助配線５１５と上部電極５０８とを接続するカソードコンタクトKCを利用して上部電極５０８と導電性を持つ支持基板１０１との電気的な接続をとるものである。補助配線５１５が設けられていない表示パネル部１００の場合には、カソードコンタクトKC（カソードコンタクトパッドＣＰｋ）と同様の仕組みの接続構造により、上部電極５０８と導電性を持つ支持基板１０１とを物理的に接続することで、両者の電気的な接続をとればよい。
【０１５７】
＜電子機器＞
以上説明した本実施形態の有機ＥＬ表示装置１を始めとする本実施形態のカソード配線低抵抗化対策を適用した表示装置は、電子機器に入力された映像信号、もしくは、電子機器内で生成した映像信号を、画像もしくは映像として表示するあらゆる分野の電子機器の表示装置に適用できる。一例として、図７〜図７Ｂに示す様々な電子機器、たとえば、デジタルカメラ、ノート型パーソナルコンピュータ、携帯電話などの携帯端末装置、ビデオカメラなどの表示装置に適用できる。
【０１５８】
なお、表示装置は、封止された構成のモジュール形状のものをも含むものとする。表示モジュールには、外部から画素アレイ部への信号などを入出力するための回路部やＦＰＣなどが設けられていてもよい。
【０１５９】
以下に、本実施形態のカソード配線低抵抗化対策を適用した表示装置が搭載される電子機器の具体例について説明する。
【０１６０】
図７（１）は、本実施形態のカソード配線低抵抗化対策を適用した表示装置が搭載されるテレビジョンセットの外観を示す斜視図である。テレビジョンセットは、フロントパネル９０２やフィルターガラス９０３などから構成される映像表示画面部９０１を含み、映像表示画面部９０１として本実施形態による表示装置を用いることにより作製される。
【０１６１】
図７（２）は、本実施形態のカソード配線低抵抗化対策を適用した表示装置が搭載されるデジタルカメラの外観を示す斜視図であり、図７（２−１）は表側から見た斜視図、図７（２−２）は裏側から見た斜視図である。デジタルカメラは、フラッシュ用の発光部９１１、表示部９１２、メニュースイッチ９１３、シャッターボタン９１１４などを含み、その表示部９１２として本実施形態による表示装置を用いることにより作製される。
【０１６２】
図７Ａ（１）は、本実施形態のカソード配線低抵抗化対策を適用した表示装置が搭載されるノート型パーソナルコンピュータの外観を示す斜視図である。ノート型パーソナルコンピュータは、本体９２１に、文字や図形などを入力するとき操作されるキーボード１２２、画像を表示する表示部９２３などを含み、その表示部９２３として本実施形態による表示装置を用いることにより作製される。
【０１６３】
図７Ａ（２）は、本実施形態のカソード配線低抵抗化対策を適用した表示装置が搭載されるビデオカメラの外観を示す斜視図である。ビデオカメラは、本体部９３１、前方を向いた側面に被写体撮影用のレンズ９３２、撮影時のスタート／ストップスイッチ９３３、表示部９３４などを含み、その表示部９３４として本実施形態による表示装置を用いることにより作製される。
【０１６４】
図７Ｂは、本実施形態のカソード配線低抵抗化対策を適用した表示装置が搭載される携帯電話機（携帯端末装置の一例）を示す外観図である。図７Ｂ（１）は開いた状態での正面図、図７Ｂ（２）はその側面図、図７Ｂ（３）は閉じた状態での正面図、図７Ｂ（４）は左側面図、図７Ｂ（５）は右側面図、図７Ｂ（６）は上面図、図７Ｂ（７）は下面図である。携帯電話機は、上側筐体９４１、下側筐体９４２、連結部９４３（ここではヒンジ部）、ディスプレイ９４４、サブディスプレイ９４５、ピクチャーライト９４６、カメラ９４７などを含んでいる。そして、ディスプレイ９４４やサブディスプレイ９４５として本実施形態による表示装置を用いることにより携帯電話機が作製される。
【０１６５】
以上、本発明について実施形態を用いて説明したが、本発明の技術的範囲は前記実施形態に記載の範囲には限定されない。発明の要旨を逸脱しない範囲で前記実施形態に多様な変更または改良を加えることができ、そのような変更または改良を加えた形態も本発明の技術的範囲に含まれる。
【０１６６】
また、前記の実施形態は、クレーム（請求項）に係る発明を限定するものではなく、また実施形態の中で説明されている特徴の組合せの全てが発明の解決手段に必須であるとは限らない。前述した実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜の組合せにより種々の発明を抽出できる。実施形態に示される全構成要件から幾つかの構成要件が削除されても、効果が得られる限りにおいて、この幾つかの構成要件が削除された構成が発明として抽出され得る。
【０１６７】
＜画素回路の変形例＞
たとえば、画素回路Ｐの側面からの変更が可能である。たとえば、回路理論上は「双対の理」が成立するので、画素回路Ｐに対しては、この観点からの変形を加えることができる。この場合、図示を割愛するが、先ず、前述の実施形態に示した画回路Ｐがｎ型の駆動トランジスタ１２１を用いて構成しているのに対し、ｐ型の駆動トランジスタ１２１を用いて画素回路Ｐを構成する。これに合わせて映像信号Ｖsig のオフセット電位Ｖofs に対する信号振幅ΔＶinの極性や電源電圧の大小関係を逆転させるなど、双対の理に従った変更を加える。
【０１６８】
このような双対の理を適用して駆動トランジスタ１２１をｐ型にした変形例の有機ＥＬ表示装置においても、ｎ型の駆動トランジスタ１２１にした有機ＥＬ表示装置と同様に、閾値補正動作、移動度補正動作、およびブートストラップ動作を実行することができるし、カソード配線低抵抗化対策を適用することができる。
【０１６９】
なお、ここで説明した画素回路Ｐの変形例は、前記実施形態に示した構成に対して「双対の理」に従った変更を加えたものであるが、回路変更の手法はこれに限定されるものではない。閾値補正動作を実行するに当たり、書込走査部１０４での走査に合わせて各水平周期内でオフセット電位Ｖofs と信号電位Ｖin（＝Ｖofs ＋ΔＶin）で切り替わる映像信号Ｖsig が映像信号線１０６HSに伝達されるように駆動を行ない、閾値補正の初期化動作のために駆動トランジスタ１２１のドレイン側（電源供給側）を第１電位と第２電位とでスイッチング駆動を行なうものである限り、画素回路Ｐを構成するトランジスタ数は問わない。さらに、上面出射方式を採用した場合に表示面側の光透過性を持つ電極の配線抵抗が大きくなるという課題を持つ限り、画素回路Ｐを構成するトランジスタ数や保持容量数は不問であり、たとえばトランジスタ数が３個以上であってもよく、それらの全てに、前述の本実施形態のカソード配線低抵抗化対策を適用することができる。
【０１７０】
また、閾値補正動作を実行するに当たり、オフセット電位Ｖofs と信号電位Ｖinを駆動トランジスタ１２１のゲートに供給する仕組みとしては、２ＴＲ構成のように映像信号Ｖsig で対処することに限らず、たとえば、特開２００６−２１５２１３号公報に記載のように、別のトランジスタを介して供給する仕組みを採ることもできる。
【０１７１】
これらの変形例においても、上面出射方式を採用した場合に表示面側の光透過性を持つ上部電極の配線抵抗が大きくなり表示品位を低下させてしまう現象を、導電性を持つ支持基板を上部電極の一部として機能させることで解消する（カソード配線低抵抗化対策を図る）という本実施形態の思想を適用することができる。
【符号の説明】
【０１７２】
１…有機ＥＬ表示装置、１００…表示パネル部、１０１…支持基板、１０２…画素アレイ部、１０３…垂直駆動部、１０４…書込走査部、１０４WS…書込走査線、１０５…駆動走査部、１０５DSL …電源供給線、１０６…水平駆動部、１０６HS…映像信号線、１０９…制御部、１２０…保持容量、１２１…駆動トランジスタ、１２５…サンプリングトランジスタ、１２７…有機ＥＬ素子、２００…駆動信号生成部、３００…映像信号処理部、６２０，６３２…絶縁膜、６３０…金属層、Ｐ…画素回路
【図１】
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【図１Ａ】
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【図２】
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【図３】
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【図４】
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【図４Ａ】
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【図５】
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【図５Ａ】
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【図６】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図７】
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【図７Ａ】
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【図７Ｂ】
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