(57)【特許請求の範囲】
【請求項１】
半導体基板に第１層間膜を介して形成された第１抵抗素子層と、該第１抵抗素子層の下部又は上部に配設された第１導電層とを有する第１抵抗素子と、
一端が前記第１抵抗素子層の他端に接続され、前記半導体基板に第２層間膜を介して形成された第２抵抗素子層と、前記第２抵抗素子層の下部又は上部に配設された第２導電層とを有する第２抵抗素子と、
一端が前記第２抵抗素子層の他端に接続され、前記半導体基板に第３層間膜を介して形成された第３抵抗素子層と、前記第３抵抗素子層の下部又は上部に配設された第３導電層とを有する第３抵抗素子と、
一端が前記第３抵抗素子層の他端に接続され、前記半導体基板に第４層間膜を介して形成された第４抵抗素子層と、前記第４抵抗素子層の下部又は上部に配設された第４導電層とを有する第４抵抗素子と、
非反転入力端子、反転入力端子及び出力端子を有するオペアンプと、
を有し、
前記反転入力端子が前記出力端子に接続され、
前記第１導電層に、前記第１抵抗素子層の一端の電圧がバイアスされ、
前記非反転入力端子は、前記第２抵抗素子層の他端に接続され、
前記第２〜第４導電層に、基準電圧がバイアスされる非反転バッファ回路。
【請求項２】
半導体基板に第１層間膜を介して形成された第１抵抗素子層と、前記第１抵抗素子層の下部又は上部に配設された第１導電層とを有する第１抵抗素子と、
一端が前記第１抵抗素子層の他端に接続され、前記半導体基板に第２層間膜を介して形成された第２抵抗素子層と、前記第２抵抗素子層の下部又は上部に配設された第２導電層とを有する第２抵抗素子と、
一端が前記第２抵抗素子層の他端に接続され、前記半導体基板に第３層間膜を介して形成された第３抵抗素子層と、前記第３抵抗素子層の下部又は上部に配設された第３導電層とを有する第３抵抗素子と、
一端が前記第３抵抗素子層の他端に接続され、前記半導体基板に第４層間膜を介して形成された第４抵抗素子層と、前記第４抵抗素子層の下部又は上部に配設された第４導電層とを有する第４抵抗素子と、
非反転入力端子、反転入力端子及び出力端子を有するオペアンプと、
を有し、
前記第１抵抗素子層の一端は、前記オペアンプの前記出力端子に接続され、
前記第１導電層に、前記第１抵抗素子層の一端の電圧がバイアスされ、
前記第２及び第３導電層に基準電圧がバイアスされ、前記第４導電層に前記第４抵抗素子層の他端の電圧がバイアスされ、
前記第１抵抗素子及び前記第２抵抗素子を、前記オペアンプの前記反転入力端子に信号を帰還させる帰還抵抗素子とする非反転バッファ回路。
【請求項３】
半導体基板に第１層間膜を介して形成された第１抵抗素子層と、前記第１抵抗素子層の下部又は上部に配設された第１導電層とを有する第１抵抗素子と、
一端が前記第１抵抗素子層の他端に接続され、前記半導体基板に第２層間膜を介して形成された第２抵抗素子層と、前記第２抵抗素子層の下部又は上部に配設された第２導電層とを有する第２抵抗素子と、
半導体基板に第３層間膜を介して形成された第３抵抗素子層と、前記第３抵抗素子層の下部又は上部に配設された第３導電層とを有する第３抵抗素子と、
半導体基板に第４層間膜を介して形成された第４抵抗素子層と、前記第４抵抗素子層の下部又は上部に配設された第４導電層とを有する第４抵抗素子と、
非反転入力端子、反転入力端子及び出力端子を有し、前記反転入力端子が前記出力端子に接続されるオペアンプと、
を有し、
前記第２抵抗素子層の他端は、前記オペアンプの前記非反転入力端子に接続され、
前記第３抵抗素子層の一端は、前記第２抵抗素子層の他端に接続され、前記第３抵抗素子層の他端は、前記第４抵抗素子層の一端に接続され、
前記第１導電層に、前記第１抵抗素子層の一端の電圧がバイアスされ、
前記第１から第４抵抗素子の抵抗値の比は、順に（１−ｘ）／２：（１−ｘ）／２：ｘ／２：ｘ／２（但し、０＜ｘ＜１）である非反転バッファ回路。
【請求項４】
前記第４導電層に、前記第４抵抗素子層の他端の電圧がバイアスされ、前記第２及び第３導電層に、基準電圧がバイアスされる請求項３に記載の非反転バッファ回路。
【請求項５】
非反転入力端子、反転入力端子及び出力端子を有するオペアンプと、
半導体基板に第１〜第ｎ層間膜（ｎは８以上の偶数）を介して形成された第１〜ｎ抵抗素子層と、前記第１〜ｎ抵抗素子層の下部又は上部に配設された第１〜第ｎ導電層とを有する第１〜第ｎ抵抗素子と、
第１〜第７スイッチと、を有し、
前記第１〜第ｎ抵抗素子層は直列に接続され、
前記第２抵抗素子層と前記第３抵抗素子層との接続部分が前記第１スイッチを介して前記非反転入力端子に接続され、
前記第（ｎ／２）抵抗素子層と前記第｛（ｎ／２）＋１｝抵抗素子層との接続部分が前記第１スイッチと並列に配設された前記第２スイッチを介して前記非反転入力端子に接続され、
前記第（ｎ−２）抵抗素子層と前記第（ｎ−１）抵抗素子層との接続部分が前記第１及び第２スイッチと並列に配設された前記第３スイッチを介して前記非反転入力端子に接続され、
前記第１導電層に、前記第１抵抗素子層の一端が接続され、
前記第２導電層に、前記第４スイッチを介して前記第１抵抗素子層の一端の電圧がバイアスされるとともに、前記第４スイッチに並列に配設された前記第５スイッチを介して基準電圧がバイアスされ、
前記第３導電層に、前記第６スイッチを介して前記第１抵抗素子層の一端の電圧がバイアスされるとともに、前記第６スイッチと並列に配設された前記第７スイッチを介して前記基準電圧がバイアスされ、
前記第（ｎ／２）導電層に、前記基準電圧がバイアスされ、
前記第｛（ｎ／２）＋１｝導電層に、前記基準電圧がバイアスされ、
前記第（ｎ−２）導電層に、前記基準電圧がバイアスされ、
前記第（ｎ−１）導電層に、前記基準電圧がバイアスされ、
前記第ｎ導電層に、前記第ｎ抵抗素子層の他端の電圧がバイアスされる非反転バッファ回路。
【請求項６】
第８〜第１１スイッチと、を有し、
前記第（ｎ−２）導電層に、前記第８スイッチを介して前記第ｎ抵抗素子層の他端の電圧がバイアスされるとともに、前記第８スイッチと並列に配設された前記第９スイッチを介して前記基準電圧がバイアスされ、
前記第（ｎ−１）導電層に、前記第１０スイッチを介して前記第ｎ抵抗素子層の他端の電圧がバイアスされるとともに、前記第１０スイッチと並列に配設された前記第１１スイッチを介して前記基準電圧がバイアスされる請求項５に記載の非反転バッファ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は非反転バッファ回路に関し、特に、周辺の電位によって、抵抗値が変化するのに起因した信号の歪を抑えた非反転バッファ回路に関する。
【背景技術】
【０００２】
半導体集積回路では、抵抗素子、コンデンサ、トランジスタ等の素子を組み合わせて所望の電子回路を構成する。
このため、各素子は、特性がなるべく変わらないことが望ましい。抵抗素子を例にすると、抵抗素子の抵抗値が変化してしまうことは、電子回路を構成する上で極めて好ましいことではない。
【０００３】
しかしながら、多くの抵抗素子が、ポリシリコンや拡散層を素材としており、その周辺（上面や下面）の半導体基板等の電位と、抵抗素子の電位との電位差で空乏層の広がり状態が変わり、導電領域の幅が変わるため、抵抗素子の抵抗値が変化する。ここで、上面、および下面からの抵抗値の変化は本質的に同等であるため、以下では、下面からの変化のみを議論する。
【０００４】
図７は抵抗素子を示す図である。図７において、抵抗素子の抵抗値と抵抗素子の下面の基板の電位の関係は、以下の式（１）によって示される。
ＶＡ及びＶＢは、抵抗素子の両端にそれぞれ印加された電圧、Ｖ０は抵抗素子下部の基板電圧、Ｒ０は抵抗素子の抵抗値の変化がない場合の理想的な抵抗値、ｋは基板電圧依存性の一次係数である。
【０００５】
Ｒ＝Ｒ０｛１＋ｋ｛（ＶＡ＋ＶＢ）／２）−Ｖ０｝        ・・・    （１）
このような、周辺の半導体基板の電位によって、抵抗値が変化することを抑えるために、図８，図９に示すような特許文献１の半導体装置（抵抗素子）がある。この抵抗素子は、基板領域３２５Ａ，３２５Ｂ上で、直列に接続される抵抗素子Ｒ１，Ｒ２において、抵抗素子Ｒ１，Ｒ２の基板領域と、対応の抵抗素子Ｒ１，Ｒ２との間の平均電位が逆極性で、かつ、大きさが等しくなるように、抵抗素子の端部と対応の基板領域とをバイアス配線３２７Ａ，３２７Ｂで接続する構成となっている。
【０００６】
図１０に示すように、入力信号Ｖｉｎを１／２に減衰させる非反転バッファ回路４００は、抵抗値の等しい４つの抵抗素子Ｒ１，Ｒ２，Ｒ３，Ｒ４と、オペアンプ４２０から成る。非反転入力端子Ｖｉｎは、非反転バッファ回路４００の入力端子であり、ノードＮ３は、オペアンプ４２０の非反転入力端子に接続され、ノードＮ５は、ＶＳＳに接地されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１０−１０９２３３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、図８，９に示した特許文献１の半導体装置では、抵抗素子の基板電位を制御するＰウェル３２５Ａ及び３２５Ｂと高電位電圧が印加されるＮウェル３２９との間に、それぞれ逆方向の寄生ダイオードが存在する。これらの逆方向ダイオードは、Ｐウェル３２５Ａおよび３２５Ｂに印加される信号電圧に依存して、ＰＮ間の空乏層幅が変化するために、Ｐウェル３２５ＡとＮウェル３２９間及びＰウェル３２５ＢとＮウェル３２９間の接合容量は、入力信号の電圧に依存して、変化する。
【０００９】
この入力電圧依存性を有する寄生容量が、高インピーダンスノードＮ３に付くことを原因として、図１０で示した非反転バッファ回路４００では、式（２）で示した伝達関数が入力依存性を持ち、信号の歪を発生させる。Ｃ（Ｖ）は、抵抗素子Ｒ２およびＲ３に、ノードＮ３にて、接続された接合容量を示す。
【００１０】
【数１】
0005596727.tif 000002
・・・    （２）
【００１１】
そこで、本発明は、上記の課題に鑑み、寄生成分による信号の歪を発生させること無く、抵抗素子層の周辺の半導体基板や、抵抗素子層の上部を通過する電源線、信号線等の電位によって抵抗値が変化することに起因した信号の歪みを抑え、入力電圧に依存し難い非反転バッファ回路を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明の一態様による非反転バッファ回路は、半導体基板に第１層間膜を介して形成された第１抵抗素子層と前記第１抵抗素子層の下部又は上部に配設された第１導電層とを有する第１抵抗素子と、一端が前記第１抵抗素子層の他端に接続され、前記半導体基板に第２層間膜を介して形成された第２抵抗素子層と前記第２抵抗素子層の下部又は上部に配設された第２導電層とを有する第２抵抗素子と、一端が前記第２抵抗素子層の他端に接続され、前記半導体基板に第３層間膜を介して形成された第３抵抗素子層と前記第３抵抗素子層の下部又は上部に配設された第３導電層とを有する第３抵抗素子と、一端が前記第３抵抗素子層の他端に接続され、前記半導体基板に第４層間膜を介して形成された第４抵抗素子層と前記第４抵抗素子層の下部又は上部に配設された第４導電層とを有する第４抵抗素子と、非反転入力端子、反転入力端子及び出力端子を有するオペアンプと、を有し、前記反転入力端子が前記出力端子に接続され、前記第１導電層に、前記第１抵抗素子層の一端の電圧がバイアスされ、前記非反転入力端子は、前記第２抵抗素子層の他端に接続され、前記第２〜第４導電層に基準電圧がバイアスされる構成である。
【００１４】
本発明の他の態様による非反転バッファ回路は、半導体基板に第１層間膜を介して形成された第１抵抗素子層と、前記第１抵抗素子層の下部又は上部に配設された第１導電層とを有する第１抵抗素子と、一端が前記第１抵抗素子層の他端に接続され、前記半導体基板に第２層間膜を介して形成された第２抵抗素子層と、前記第２抵抗素子層の下部又は上部に配設された第２導電層とを有する第２抵抗素子と、一端が前記第２抵抗素子層の他端に接続され、前記半導体基板に第３層間膜を介して形成された第３抵抗素子層と前記第３抵抗素子層の下部又は上部に配設された第３導電層とを有する第３抵抗素子と、一端が前記第３抵抗素子層の他端に接続され、前記半導体基板に第４層間膜を介して形成された第４抵抗素子層と前記第４抵抗素子層の下部又は上部に配設された第４導電層とを有する第４抵抗素子と、非反転入力端子、反転入力端子及び出力端子を有するオペアンプと、を有し、前記第１抵抗素子層の一端は、前記オペアンプの前記出力端子に接続され、前記第１導電層に、前記第１抵抗素子層の一端の電圧がバイアスされ、前記第２及び第３導電層に基準電圧がバイアスされ、前記第４導電層に前記第４抵抗素子層の他端の電圧がバイアスされ、前記第１抵抗素子及び前記第２抵抗素子を、前記オペアンプの前記反転入力端子に信号を帰還させる帰還抵抗素子とする構成である。
【００１５】
本発明の他の態様によれば、半導体基板に第１層間膜を介して形成された第１抵抗素子層と前記第１抵抗素子層の下部又は上部に配設された第１導電層とを有する第１抵抗素子と、一端が前記第１抵抗素子層の他端に接続され、前記半導体基板に第２層間膜を介して形成された第２抵抗素子層と前記第２抵抗素子層の下部又は上部に配設された第２導電層とを有する第２抵抗素子と、半導体基板に第３層間膜を介して形成された第３抵抗素子層と、前記第３抵抗素子層の下部又は上部に配設された第３導電層とを有する第３抵抗素子と、半導体基板に第４層間膜を介して形成された第４抵抗素子層と、前記第４抵抗素子層の下部又は上部に配設された第４導電層とを有する第４抵抗素子と、非反転入力端子、反転入力端子及び出力端子を有し、前記反転入力端子が前記出力端子に接続されるオペアンプと、を有し、前記第２抵抗素子層の他端は、前記オペアンプの前記非反転入力端子に接続され、前記第３抵抗素子層の一端は、前記第２抵抗素子層の他端に接続され、前記第３抵抗素子層の他端は、前記第４抵抗素子層の一端に接続され、前記第１導電層に、前記第１抵抗素子層の一端の電圧がバイアスされ、前記第１から第４抵抗素子の抵抗値の比は、順に（１−ｘ）／２：（１−ｘ）／２：ｘ／２：ｘ／２（但し、０＜ｘ＜１）である構成である。
また、本発明の他の態様による非反転バッファ回路によれば、前記第４導電層に、前記第４抵抗素子層の他端の電圧がバイアスされ、前記第２及び第３導電層に、基準電圧がバイアスされる構成が望ましい。
【００１６】
本発明の一態様によれば、非反転入力端子、反転入力端子及び出力端子を有するオペアンプと、半導体基板に第１〜第ｎ層間膜（ｎは８以上の偶数）を介して形成された第１〜ｎ抵抗素子層と、前記第１〜ｎ抵抗素子層の下部又は上部に配設された第１〜第ｎ導電層とを有する第１〜第ｎ抵抗素子と、第１〜第７スイッチと、を有し、前記第１〜第ｎ抵抗素子層は直列に接続され、前記第２抵抗素子層と前記第３抵抗素子層との接続部分が前記第１スイッチを介して前記非反転入力端子に接続され、前記第（ｎ／２）抵抗素子層と前記第｛（ｎ／２）＋１｝抵抗素子層との接続部分が前記第１スイッチと並列に配設された前記第２スイッチを介して前記非反転入力端子に接続され、前記第（ｎ−２）抵抗素子層と前記第（ｎ−１）抵抗素子層との接続部分が前記第１及び第２スイッチと並列に配設された前記第３スイッチを介して前記非反転入力端子に接続され、前記第１導電層に、前記第１抵抗素子層の一端が接続され、前記第２導電層に、前記第４スイッチを介して前記第１抵抗素子層の一端の電圧がバイアスされるとともに、前記第４スイッチに並列に配設された前記第５スイッチを介して基準電圧がバイアスされ、前記第３導電層に、前記第６スイッチを介して前記第１抵抗素子層の一端の電圧がバイアスされるとともに、前記第６スイッチと並列に配設された前記第７スイッチを介して前記基準電圧がバイアスされ、前記第（ｎ／２）導電層に、前記基準電圧がバイアスされ、前記第｛（ｎ／２）＋１｝導電層に、前記基準電圧がバイアスされ、前記第（ｎ−２）導電層に、前記基準電圧がバイアスされ、前記第（ｎ−１）導電層に、前記基準電圧がバイアスされ、前記第ｎ導電層に、前記第ｎ抵抗素子層の他端の電圧がバイアスされる構成である。
【００１７】
また、本発明の他の態様によれば、さらに、第８〜第１１スイッチと、を有し、前記第（ｎ−２）導電層に、前記第８スイッチを介して前記第ｎ抵抗素子層の他端の電圧がバイアスされるとともに、前記第８スイッチと並列に配設された前記第９スイッチを介して前記基準電圧がバイアスされ、前記第（ｎ−１）導電層に、前記第１０スイッチを介して前記第ｎ抵抗素子層の他端の電圧がバイアスされるとともに、前記第１０スイッチと並列に配設された前記第１１スイッチを介して前記基準電圧がバイアスされる構成である。
【発明の効果】
【００１８】
本発明によれば、入力電圧に依存し難い非反転バッファ回路を提供できる。
【図面の簡単な説明】
【００１９】
【図１】本発明の第１実施形態に係る非反転バッファ回路の構成を示す図である。
【図２】本発明の第１実施形態に係る非反転バッファ回路の抵抗素子群の上面図である。
【図３】非反転バッファ回路の抵抗素子群の断面図である。
【図４】本発明の第２実施形態による非反転バッファ回路の構成を示す図である。
【図５】本発明の第３実施形態による非反転バッファ回路の構成を示す図である。
【図６】本発明の第４実施形態による非反転バッファ回路の構成を示す図である。
【図７】抵抗素子の抵抗値と抵抗素子下面の基板電位の関係を示す図である。
【図８】従来の抵抗素子を示す図である。
【図９】図８に示す抵抗素子の断面構造を概略的に示す図である。
【図１０】図８に示す抵抗素子の非反転バッファ回路への適用例を示す図である。
【発明を実施するための形態】
【００２０】
以下、本発明の実施の形態を、図面を参照して説明する。なお、以下の説明において参照する各図では、他の図と同等部分は同一符号によって示されている。
（第１実施形態）
図１は本発明の第１実施形態に係る非反転バッファ回路１０の回路図である。図２は本発明の第１実施形態に係る非反転バッファ回路１０の抵抗素子群２０の上面図である。図３は非反転バッファ回路１０の抵抗素子群２０の断面図である。以下、図１〜図３を用いて、非反転バッファ回路１０の説明をする。
【００２１】
図１に示す非反転バッファ回路１０は、抵抗値の等しい４つの抵抗素子Ｒ１，Ｒ２，Ｒ３，およびＲ４からなる抵抗素子群２０とオペアンプ３０とからなる。抵抗素子Ｒ１〜Ｒ４は、直列に接続されている。入力端子Ｖｉｎは、非反転バッファ回路１０の入力端子である。
【００２２】
ノードＮ１は、抵抗素子Ｒ１の一端と入力端子Ｖｉｎとの接続点である。ノードＮ２は、抵抗素子Ｒ１の他端と、抵抗素子Ｒ２の一端との接続点である。ノードＮ３は、抵抗素子Ｒ２の他端と抵抗素子Ｒ３の一端との接続点である。ノードＮ４は、抵抗素子Ｒ３の他端と抵抗素子Ｒ４の一端との接続点である。ノードＮ５は、抵抗素子Ｒ４とＶｓｓとの接続点である。抵抗素子Ｒ２，Ｒ３，Ｒ４の基板にはＶｓｓが接続されている。
オペアンプ３０の非反転入力端子にはノードＮ３が接続されている。オペアンプ３０の反転入力端子には、出力端子Ｖｏｕｔが接続されている。ノードＮ５は、Ｖｓｓに接続されて接地されている。
即ち、本回路は、抵抗素子Ｒ１とＲ２および抵抗素子Ｒ３とＲ４の抵抗値が等しいため、コモン電圧がＶｓｓで入力信号を２分の１に減衰させる非反転バッファ回路１０である。
【００２３】
抵抗素子Ｒ１は、Ｐ基板６１を基板電圧として、ノードＮ１の電圧Ｖ（Ｎ１）が印加される。抵抗素子Ｒ２，Ｒ３及びＲ４の下部には、Ｐ基板５２が備えられ、Ｐ基板５２はＶｓｓに接地されている。抵抗素子Ｒ１，Ｒ２，Ｒ３，Ｒ４は、ポリシリコン抵抗で構成される。なお、抵抗素子Ｒ１〜Ｒ４は、拡散抵抗で構成することも可能であるが、その場合の断面構成は、図２、図３に示すものとは異なってくる。
【００２４】
抵抗素子群２０は、図２，３に示すように、抵抗素子Ｒ１，Ｒ２，Ｒ３，Ｒ４に、それぞれ対応するポリシリコンによる抵抗素子層４２，４３，４４、４５と、ＳｉＯ２等の層間膜５０，５１と、Ｐ＋と呼ばれる不純物濃度の濃いＰ型の拡散層６０と、Ｎ−ウェルとよばれる不純物濃度の薄いＮ型の拡散層６２と、Ｐ基板５２から分離されたＰウェルと呼ばれるＰ基板６１とが設けられている。
Ｐ基板５２は、本発明における第２〜第４導電層に対応するものであり、本実施形態では、第２〜第４導電層が一体的に形成されているが、個別に形成しても良い。抵抗素子層４２〜４５は、本発明における第１〜第４抵抗素子層に対応するものである。
【００２５】
次に、非反転バッファ回路１０に信号が印加された時、寄生の容量性負荷の影響を受けることなく、Ｖｏｕｔにおいて、基板電圧依存性が相殺され、信号に歪が生成しないことを以下に説明する。
【００２６】
ノードＮ１、Ｎ２，Ｎ３，Ｎ４、Ｎ５の電圧をそれぞれＶ（Ｎ１），Ｖ（Ｎ２），Ｖ（Ｎ３），Ｖ（Ｎ４），Ｖ（Ｎ５）とする。Ｖ（Ｎ１）＝Ｖｉｎ、Ｖ（Ｎ５）＝０であるので、抵抗値の基板電圧依存性による微小な変化を無視すれば、Ｖ（Ｎ２）＝０．７５Ｖｉｎ、Ｖ（Ｎ３）＝０．５Ｖｉｎ、Ｖ（Ｎ４）＝０．２５Ｖｉｎとなる。
このとき、抵抗素子Ｒ１，Ｒ２、Ｒ３，Ｒ４の抵抗値は、理想的な抵抗値をＲとすると、抵抗素子Ｒ１のＰ基板６１には、入力信号Ｖｉｎが印加され、抵抗素子Ｒ２，Ｒ３，Ｒ４の基板には、Ｖｓｓが印加されるので、次式（３）〜（６）の通りである。
【００２７】
R1=R{1+k((Vin+0.75Vin)/2-Vin)}                ・・・    (3)
R2=R{1+k((0.75Vin+0.50Vin)/2)}                ・・・    (4)
R3=R{1+k((0.50Vin+0.25Vin)/2)}                ・・・    (5)
R4=R{1+k((0.25Vin+0)/2)}                      ・・・    (6)
なお、抵抗値の基板電圧依存性による微小な変化による各ノードの微小な電圧変化は、式（３）〜（６）において、微小量ｋに対する高次の項を無視することと等価であり、通常問題とならない。
次に、この抵抗値を用いて、非反転バッファ回路１０の伝達関数を求めると次式（７）のようになる。
【００２８】
【数２】
0005596727.tif 000003
・・・    (7)
【００２９】
すなわち、本実施形態に係る非反転バッファ回路１０は、入力される電圧Ｖｉｎによって、出力電圧Ｖｏｕｔにおける伝達関数は変化せず、信号を歪ませない。  高インピーダンスノードにあたるノードＮ３には、寄生の逆方向ダイオードは、付かないため、これによる信号の歪も発生しない。
さらに、基板電位をＰ基板電位以外の値に制御する箇所が本実施の形態では、１個と減少するため、Ｐウェル分離に伴うレイアウト面積増大分が抑制される。また、オペアンプ入力差動対に、Ｎウェル６２を介した、ＶＤＤからの容量が付かないことは、電源からのノイズ経路を削減するため、出力のノイズを抑制することができる。
【００３０】
（第２実施形態）
図４は、本発明の第２実施形態による非反転バッファ回路９０の回路図である。図４に示す非反転バッファ回路９０は、抵抗値の等しい４つの抵抗素子Ｒ１，Ｒ２，Ｒ３，およびＲ４からなる抵抗素子群１００と、オペアンプ１１０からなる。抵抗素子群１００の構造は、第１実施形態の抵抗素子群１０と同様の構造である。
【００３１】
ノードＮ１に、入力端子Ｖｉｎが接続されている。ノードＮ１に、抵抗素子Ｒ１の一端が接続される。抵抗素子Ｒ１を構成する抵抗素子層は、抵抗素子Ｒ１の下部の基板電圧として、ノードＮ１の電圧Ｖ（Ｎ１）が接続される。抵抗素子Ｒ４は、下部の基板電圧として、ノードＮ５の電圧Ｖ（Ｎ５）が印加される。抵抗素子Ｒ２，Ｒ３の下部は、Ｐ基板５２であり、Ｖｓｓに接続されている。抵抗素子Ｒ１〜Ｒ４は、直列に接続されている。入力端子Ｖｉｎは、非反転バッファ回路９０の入力端子である。
ノードＮ１は、抵抗素子Ｒ１の一端と入力端子Ｖｉｎとの接続点である。ノードＮ２は、抵抗素子Ｒ１の他端と、抵抗素子Ｒ２の一端との接続点である。ノードＮ３は、抵抗素子Ｒ２の他端と抵抗素子Ｒ３の一端との接続点である。
【００３２】
ノードＮ３は、オペアンプ１１０の非反転入力端子に接続されている。ノードＮ４は、抵抗素子Ｒ３の他端と抵抗素子Ｒ４の一端との接続点である。ノードＮ５は、抵抗素子Ｒ４の他端とＶｃｏｍの接続点であり、Ｖｓｓに接地されている。
【００３３】
抵抗素子Ｒ１には、抵抗下部の基板電圧として、ノードＮ１の電圧Ｖ（Ｎ１）が印加される。抵抗素子Ｒ４は、抵抗下部の基板電圧をノードＮ５の電圧Ｖ（Ｎ５）が印加される。抵抗素子Ｒ２，Ｒ３の基板は、抵抗素子Ｒ２，Ｒ３の下部のＰ基板５２であり、Ｖｓｓに接地されている。
【００３４】
オペアンプ１１０の非反転入力端子には、抵抗素子Ｒ２の他端及び抵抗素子Ｒ３の一端が接続されている。オペアンプ１１０の反転入力端子には、出力端子Ｖｏｕｔが接続されている。
次に、非反転バッファ回路９０に信号が印加されたとき、寄生の容量正負荷の影響を受けることなく、任意のコモン電圧Ｖｃｏｍ、及び任意の基板依存性がキャンセルされ、信号に歪が生成しないことを以下に説明する。
【００３５】
先ず、ノードＮ１，Ｎ２，Ｎ３，Ｎ４，Ｎ５の電圧を、それぞれＶ（Ｎ１），Ｖ（Ｎ２），Ｖ（Ｎ３），Ｖ（Ｎ４），Ｖ（Ｎ５）と表わすと、下記関係が成立する。
【００３６】
Ｖ（Ｎ１）＝Ｖｉｎ＋Ｖｃｏｍ
Ｖ（Ｎ２）＝（（１＋ｘ）／２）Ｖｉｎ＋Ｖｃｏｍ
Ｖ（Ｎ３）＝ｘＶｉｎ＋Ｖｃｏｍ
Ｖ（Ｎ４）＝（ｘ／２）Ｖｉｎ＋Ｖｃｏｍ
Ｖ（Ｎ５）＝Ｖｃｏｍ
【００３７】
すなわち、本回路は、Ｒ１とＲ２およびＲ３とＲ４の抵抗値が等しいため、コモン電圧がＶｓｓの入力信号をｘ（０＜ｘ＜１）に減衰させる非反転バッファ回路９０である。
抵抗素子Ｒ１，Ｒ２，Ｒ３，Ｒ４の抵抗値は、(1-x)/2:(1-x)/2:x/2:x/2の比で分割される。抵抗素子Ｒ１〜Ｒ４の抵抗値Ｒ１，Ｒ２，Ｒ３，Ｒ４は、次式（８）〜（１１）が成り立つ。但し、ｘ（０＜ｘ＜１）を減衰率とする。
【００３８】
R1=(1-x)(R/2){1+k((Vin+(1+x)Vin/2+Vcom-(Vin+Vcom))}    ・・・(8)
R2=(1-x)(R/2){1+k((1+x)Vin/2+xVin/2+Vcom))}            ・・・(9)
R3=(xR/2)｛1+k｛(xVin+(x/2)Vin)/2+Vcom｝)}             ・・・(10)
R4=(xR/2)｛1+k{(x/2)Vin+0}/2+Vcom-Vcom｝)}             ・・・(11)
【００３９】
減衰率は、次式（１２）のようになる。
Vout/Vin=(R3+R4)/(R1+R2+R3+R4)
=xR(1+k｛(x/2)Vin+(x/2)Vcom｝/R(1+k｛(x/2)Vin+(x/2)Vcom｝)
=x                                            ・・・(12)
【００４０】
即ち、第２実施形態によれば非反転バッファ回路９０は、入力される電圧Ｖｉｎによって、出力電圧Ｖｏｕｔにおける伝達関数は、変化せず、信号を歪ませないことを意味する。そして、高インピーダンスノードにあたるノードＮ３には、寄生の逆方向ダイオードが付かないため、これによる信号の歪も発生しない。
【００４１】
なお、信号の歪に大きく影響を与えるのは、抵抗素子Ｒ１の基板電位のみであるため、抵抗素子Ｒ４の基板電位は、Ｐ基板５２の基板電位としても、通常問題ない。基板電位を制御する箇所が１個に減少するため、Ｐウェル分離に伴うレイアウト面積分が抑制される。
また、オペアンプ入力差動対にＮウェルを介したＶＤＤからの容量が付かないので、電源からのノイズ経路を削減するため、出力のノイズを抑制することができる。
【００４２】
（第３実施形態）
図５は、本発明の第３実施形態による非反転バッファ回路１４０の回路図である。図５に示す非反転バッファ回路１４０は、オペアンプ１５０と、抵抗値の等しい４つの抵抗素子Ｒ１，Ｒ２，Ｒ３，およびＲ４からなる抵抗素子群１６０とからなる。入力端子Ｖｉｎは、オペアンプ１５０の非反転入力端子に接続され、オペアンプ１５０の反転入力端子は、ノードＮ３に接続されている。抵抗素子群１６０の構造は、第１実施形態の抵抗素子群２０と同様の構造である。
抵抗素子Ｒ１〜Ｒ４は、直列に接続されている。ノードＮ１は、抵抗素子Ｒ１の一端と出力端子Ｖｏｕｔとの接続点である。ノードＮ２は、抵抗素子Ｒ１の他端と、抵抗素子Ｒ２の一端との接続点である。
【００４３】
ノードＮ３は、抵抗素子Ｒ２の他端と抵抗素子Ｒ３の一端との接続点である。オペアンプ１５０の反転入力端子は、ノードＮ３に接続されている。ノードＮ４は、抵抗素子Ｒ３の他端と抵抗素子Ｒ４の一端との接続点である。ノードＮ５は、抵抗素子Ｒ４とＶｓｓとの接続点である。
ノードＮ１は、オペアンプ１５０の出力端子であり、抵抗素子群１６０の外部出力端子Ｖｏｕｔに接続される。
ノードＮ５に、抵抗素子Ｒ４の他端が接続され、そのノードＮ５は、コモン電圧Ｖｃｏｍに接続される。抵抗素子Ｒ３の他端は、抵抗素子Ｒ４の一端に接続されている。抵抗素子Ｒ２，Ｒ３，Ｒ４の基板に、Ｖｃｏｍが接続されている。
【００４４】
抵抗素子Ｒ１は、抵抗下部の基板電圧として、ノードＮ１の電圧Ｖ（Ｎ１）が印加される。抵抗素子Ｒ４は、抵抗下部の基板電圧として、ノードＮ５の電圧（Ｎ５）が印加される。抵抗素子Ｒ２，Ｒ３は、抵抗下部のＰ基板であり、Ｖｓｓに接地されている。
抵抗素子Ｒ１とＲ２及び抵抗素子Ｒ３とＲ４の抵抗値が等しいため、コモン電圧がＶｓｓで入力信号をｘ（０＜ｘ＜１）に減衰させる非反転バッファ回路１４０である。
抵抗素子Ｒ１，Ｒ２，Ｒ３，Ｒ４の抵抗値は、(1-x)/2:(1-x)/2:x/2:x/2の比で分割されて、次式（１３）〜（１６）が成り立つ。ここで、ｘ（０＜ｘ＜１）は減衰率である。
【００４５】
R1=(1-x)(R/2){1+k((Vout+(1+x)Vout/2+Vcom-(Vout+Vcom))}    ・・・(13)
R2=(1-x)(R/2){1+k((1+x)Vout/2+xVout/2+Vcom)}}             ・・・(14)
R3=(x/2)R｛1+k｛(xVout+(x/2)Vout)/2+Vcom)｝}              ・・・(15)
R4=(xR/2)｛1+k{(x/2)Vout+0}/2+Vcom-Vcom｝}                ・・・(16)
減衰率は、次式（１７）のようになる。
【００４６】
Vout/Vin=(R1+R4)/(R1+R2+R3+R4)
=xR(1+k)｛(x/2)Vout+(x/2)Vcom｝/R(1+k｛(x/2)Vout+(x/2)Vcom｝)
=x  
・・・(17)
【００４７】
即ち、第３実施形態による非反転バッファ回路１４０では、入力される電圧Ｖｉｎによって、出力電圧Ｖｏｕｔにおける伝達関数は変化せず、信号を歪ませない。そして、高インピーダンスノードにあたるノードＮ３には寄生の逆方向ダイオードが付かないため、これによる信号の歪も発生しない。
なお、信号の歪に大きく影響を与えるのは抵抗素子Ｒ１の基板電位のみであるため、抵抗素子Ｒ４の基板電位は、Ｐ基板としても通常問題ない。基板電位を制御する箇所が減少するため、Ｐウェル分離に伴うレイアウト面積分が抑制される。
また、オペアンプ入力差動対に、Ｎ―ウェル６２を介したＶＤＤからの容量が付かないので、電源からのノイズ経路を削減するため、出力のノイズを抑制することができる。
【００４８】
（第４実施形態）
図６は、本発明の第４実施形態を示し、第１実施形態に係る非反転バッファ回路１０を用いた電子ボリューム回路１９０の構成図である。
図６に示す電子ボリューム回路１９０は、８つの抵抗素子Ｒ１〜Ｒ８からなる抵抗素子群２００と、オペアンプ２１０と、半導体スイッチＳＷ１〜ＳＷ１１とから成る。Ｖｉｎは入力端子である。
【００４９】
抵抗素子群２００は、抵抗素子Ｒ１〜Ｒ８から成る。抵抗素子Ｒ１〜Ｒ８は、直列に接続されている。ノードＮ１は、抵抗素子Ｒ１の一端と非反転入力端子との接続点である。ノードＮ２は、抵抗素子Ｒ１の他端と、抵抗素子Ｒ２の一端との接続点である。
Ｖｉｎは入力端子であり、ノードＮ９は、コモン電圧Ｖｃｏｍに接続されている。抵抗素子Ｒ１は、ノードＮ１，Ｎ２間、抵抗素子Ｒ２は、ノードＮ２，Ｎ３間、抵抗素子Ｒ３は、ノードＮ３、Ｎ４間、抵抗素子Ｒ４は、ノードＮ４，Ｎ５間、抵抗素子Ｒ５は、ノードＮ５，Ｎ６間、抵抗素子Ｒ６は、ノードＮ６，Ｎ７間、抵抗素子Ｒ７は、ノードＮ７，Ｎ８間、抵抗素子Ｒ８は、ノードＮ８、Ｎ９間に、それぞれ、接続されている。
【００５０】
半導体スイッチＳＷ１、ＳＷ２、ＳＷ３は、オン時、ノードＮ３、ノードＮ５、ノードＮ７とオペアンプ２１０の正入力を、それぞれ接続し、オフ時、切断する。
ノードＮ３は、半導体スイッチＳＷ１を介してオペアンプ２１０の非反転端子に接続される。ノードＮ５は、半導体スイッチＳＷ２を介してオペアンプ２１０の非反転端子に接続されている。ノードＮ７は、半導体スイッチＳＷ３を介してオペアンプ２１０の非反転入力端子に接続されている。
抵抗素子Ｒ１の下部は、図３と同様に、Ｎウェル６２により分離されたＰ−基板６１とし、これを、ノードＮ１に接続する。抵抗素子Ｒ２〜Ｒ３の下部は、Ｎウェル６２により分離されたＰ基板６１とし、これを、半導体スイッチＳＷ４〜ＳＷ７を用いて、ノードＮ１、またはＶｓｓに接続する。
また、抵抗素子Ｒ６〜Ｒ７の下部もＮウェル６２により分離されたＰ基板６１とし、半導体スイッチＳＷ８〜ＳＷ１１を用いて、ノードＮ９、またはＶｓｓに接続する。抵抗素子Ｒ８の下部もＮ―ウェル６２により分離されたＰ基板６１とし、ノードＮ９に接続する。
【００５１】
抵抗素子Ｒ４及びＲ５の下部は、Ｐ基板５２であり、Ｖｓｓに接地されている。抵抗素子群２００を構成する全ての抵抗素子Ｒ１〜Ｒ８の抵抗値は、等しいものとする。
より詳細には、抵抗素子Ｒ１の下部の導電層に、ノードＮ１の電圧Ｖｉｎがバイアスされる。抵抗素子Ｒ２の下部の導電層に、スイッチＳＷ４を介してノードＮ１の電圧がバイアスされると共にスイッチＳＷ４に並列に接続されたスイッチＳＷ５を介してＶｓｓに接続される。
【００５２】
抵抗素子Ｒ３の下部の導電層に、スイッチＳＷ６を介してノードＮ１の電圧がバイアスされると共にスイッチＳＷ６に並列に接続されたスイッチＳＷ７を介してＶｓｓに接続される。
抵抗素子Ｒ６の下部の導電層に、スイッチＳＷ８を介してノードＮ９の電圧がバイアスされると共にスイッチＳＷ８に並列に接続されたスイッチＳＷ９を介してＶｓｓに接続される。
【００５３】
抵抗素子Ｒ７の下部の導電層に、スイッチＳＷ１０を介してノードＮ９の電圧がバイアスされると共にスイッチＳＷ１０に並列に接続されたスイッチＳＷ１１を介してＶｓｓに接続される。
抵抗素子Ｒ８の下部に、Ｖｓｓがバイアスされる。抵抗素子Ｒ４，Ｒ５の下部の導電層に、Ｖｓｓがバイアスされる。
本回路は、半導体スイッチＳＷ１〜ＳＷ３の制御により、入力信号の減衰率を３／４倍、１／２倍、１／４倍に変化させることのできる、コモン電圧がＶｃｏｍの非反転バッファ構成を用いた電子ボリューム回路である。
【００５４】
この時、半導体スイッチＳＷ４〜ＳＷ７及び半導体スイッチＳＷ８〜ＳＷ１１を制御し、適切な割合の入力抵抗の下部のＰ基板６１をノードＮ１、または、ノードＮ９の電位にバイアスし、残りの帰還抵抗の下部のＰ基板５２をＶＳＳに接続することで、すべての減衰率ｘで、抵抗素子層の周辺の半導体基板の影響を受けて、抵抗値が変化することに起因した信号の歪みが発生しないことを以下に示す。
【００５５】
まず、減衰率が３／４倍の時、半導体スイッチＳＷ１をオンにし、半導体スイッチＳＷ２，ＳＷ３はオフにする。ＳＷ５，ＳＷ７およびＳＷ８，ＳＷ１０はオンとし、ＳＷ４，ＳＷ６およびＳＷ９，ＳＷ１１はオフとする。この時、本回路は、図４に示した非反転バッファ回路９０の減衰率ｘが３／４の時と等価なため、入力される電圧Ｖｉｎによって、出力電圧Ｖｏｕｔにおける伝達関数は変化せず、信号を歪ませない。
【００５６】
減衰率が１／２倍の時、半導体スイッチＳＷ２をオンにし、半導体スィッチＳＷ１，ＳＷ３はオフにする。半導体スイッチＳＷ４，ＳＷ７および半導体スイッチＳＷ９，ＳＷ１０はオンとし、半導体スイッチＳＷ５，ＳＷ６及び半導体スイチＳＷ８，ＳＷ１１はオフとする。
この時、本回路は、図４に示した非反転バッファ回路３０の減衰率ｘが、１／２の時と等価なため、入力される電圧Ｖｉｎによって、出力電圧Ｖｏｕｔにおける伝達関数は変化せず、信号を歪ませない。
【００５７】
減衰率が、１／４倍の時、半導体スイッチＳＷ３をオンにし、半導体スイッチＳＷ１，ＳＷ２はオフにする。ＳＷ４，ＳＷ６及びＳＷ９，ＳＷ１１はオンとし、ＳＷ５，ＳＷ７およびＳＷ８，ＳＷ１０はオフとする。
この時、本回路は、図４に示した非反転バッファ回路１９０の減衰率ｘが１／４の時と等価なため、入力される電圧Ｖｉｎによって、出力電圧Ｖｏｕｔにおける伝達関数は変化せず、信号を歪ませない。
【００５８】
前述したように、信号の歪に大きく影響するのは、抵抗素子Ｒ１〜Ｒ３の下部の電位であるので、抵抗素子Ｒ６〜Ｒ８の下部は、抵抗素子Ｒ４およびＲ５と同様にＰ基板５２とし、Ｖｓｓに接地させても良い。
【００５９】
この構成は、任意の減衰率を持つ電子ボリューム回路に応用可能である。この時、任意の減衰率に対して、半導体スイッチの制御により、適切な割合の入力抵抗下部のＰ基板６１をノードＮ１、ノードＮ９の電位にバイアスし、残りの帰還抵抗の下部のＰ基板５２をＶｓｓに接続することで、抵抗素子層の周辺の半導体基板の影響を受けて、抵抗値が変化することに起因した信号の歪みを抑えることができる。
【００６０】
また、このような抵抗素子群２００を帰還抵抗に用いれば、任意の増幅率に対し、半導体スイッチの制御により、適切な割合の入力抵抗の下部のＰ基板６１をノードＮ１、または、ノードＮ９の電位にバイアスし、残りの帰還抵抗の下部のＰ基板６１をＶｓｓに接続することで、抵抗素子層の周辺の半導体基板の影響を受けて、抵抗値が変化することに起因した信号の歪みを抑えた電子ボリューム回路が設計可能である。
【００６１】
なお、この第４実施形態では、８つの抵抗素子Ｒ１〜Ｒ８からなる抵抗素子群２００及び半導体スイッチＳＷ１〜ＳＷ１１を用いることで、入力信号の減衰率を３／４倍、１／２倍、１／４倍に変化させることのできる電子ボリューム回路を実現しているが、これに限定されるものではない。即ち、抵抗素子の個数は、任意のｎ個（ｎは８以上の偶数）の抵抗素子Ｒ１〜Ｒｎを直列に接続し、第（ｎ／２）番目の抵抗素子層と第｛（ｎ／２）＋１｝番目の抵抗素子層との接続部分を半導体スイッチＳＷ２に接続し、第（ｎ−２）番目の抵抗素子層と第（ｎ−１）番目の抵抗素子層との接続部分を半導体スイッチＳＷ３に接続し、第（ｎ／２）番目の導電層と第｛（ｎ／２）＋１｝番目の導電層とにＶｓｓをバイアスし、第（ｎ−２）番目の導電層に半導体スイッチＳＷ８及び半導体スイッチＳＷ９を接続し、第（ｎ−１）番目の導電層に半導体スイッチＳＷ１０及び半導体スイッチＳＷ１１を接続し、第ｎ番目の導電層をＶｓｓにバイアスしても良い。
【００６２】
また、この第４実施形態では、抵抗素子Ｒ６の下部の導電層に、スイッチＳＷ８を介してノードＮ９の電圧がバイアスされると共にスイッチＳＷ８に並列に接続されたスイッチＳＷ９を介してＶｓｓに接続され、抵抗素子Ｒ７の下部の導電層に、スイッチＳＷ１０を介してノードＮ９の電圧がバイアスされると共にスイッチＳＷ１０に並列に接続されたスイッチＳＷ１１を介してＶｓｓに接続されるが、これに限定されるものではない。即ち、抵抗素子Ｒ６の下部の導電層を直接Ｖｓｓに接続し、抵抗素子Ｒ７の下部の導電層を直接Ｖｓｓに接続しても良い。
【００６３】
（まとめ）
以上説明したように、本発明による非反転バッファ回路によれば、直列接続された抵抗Ｒ１〜Ｒ４において、Ｒ１の基板電位として、抵抗素子Ｒ１の入力電圧を印加し、Ｒ２〜Ｒ４の基板電位として、基準電位を印加する構成としたので、入力電圧に依存しない非反転バッファ回路を提供できる。
【産業上の利用可能性】
【００６４】
本発明は非反転バッファ回路に適用可能である。
【符号の説明】
【００６５】
１０，９０，１４０，１９０  非反転バッファ回路
Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５，Ｒ６，Ｒ７，Ｒ８      抵抗素子
３０，９０，１１０，１５０  オペアンプ
４２，４３，４４，４５      抵抗素子層
５２                        Ｐ基板
６０                        Ｎウェル
６１                        Ｐウェル（Ｐ基板）
【図１】
0005596727.tif 000004
【図２】
0005596727.tif 000005
【図３】
0005596727.tif 000006
【図４】
0005596727.tif 000007
【図５】
0005596727.tif 000008
【図６】
0005596727.tif 000009
【図７】
0005596727.tif 000010
【図８】
0005596727.tif 000011
【図９】
0005596727.tif 000012
【図１０】
0005596727.tif 000013