(57)【特許請求の範囲】
【請求項１】
シリコン基板を提供するステップと、
前記シリコン基板中に、複数のシャロートレンチアイソレーション（ＳＴＩ）領域を形成するステップと、
前記複数のＳＴＩ領域の対向する側壁間の前記シリコン基板の表面側部分を除去することにより、それぞれが長辺と短辺を有する矩形状の複数の凹部を形成するステップと、
前記凹部に、III−Ｖ族化合物半導体材料をエピタキシャル成長させることにより、ピラミッド状のナノアイランドを形成するステップであって、該ナノアイランドの前記短辺と対向するファセットが、前記長辺と対向するファセットよりも欠陥密度が小さくなるように、成長温度および／またはＶ族元素対III族元素の比を調整して前記ナノアイランドを形成するステップと、
前記ナノアイランド上にIII−Ｖ族化合物半導体材料を引き続きエピタキシャル成長させるステップと、
を有し、
前記シリコン基板は、表面配向が（００１）面であり、前記全ての凹部の各前記長辺は同じ方向で、かつ、＜１１０＞方向、或いは、＜−１−１０＞方向に延伸し、チャネル長さ方向が前記長辺の方向に延伸し、ゲート電極が前記短辺の方向に延伸するようにトランジスタを形成することを特徴とする集積回路の製造方法。
【請求項２】
前記III−Ｖ族化合物半導体材料の前記ナノアイランドをエピタキシャル成長させる前記ステップにおいて、プロセスガスのＶ族元素対III族元素の比率は、３０より低いことを特徴とする請求項１に記載の集積回路の製造方法。
【請求項３】
前記III−Ｖ族化合物半導体材料の前記ナノアイランドをエピタキシャル成長させる前記ステップにおいて、前記シリコン基板の温度は、４００℃より高いことを特徴とする請求項１に記載の集積回路の製造方法。
【請求項４】
シリコン基板を提供するステップと、
前記シリコン基板中に、複数のシャロートレンチアイソレーション（ＳＴＩ）領域を形成するステップと、
前記複数のＳＴＩ領域の対向する側壁間の前記シリコン基板の表面側部分を除去することにより、それぞれが長辺と短辺を有する矩形状の複数の凹部を形成するステップと、
前記凹部に、III−Ｖ族化合物半導体材料をエピタキシャル成長させることにより、ピラミッド状のナノアイランドを形成するステップであって、該ナノアイランドの前記短辺と対向するファセットが、前記長辺と対向するファセットよりも欠陥密度が小さくなるように、成長温度および／またはＶ族元素対III族元素の比を調整して前記ナノアイランドを形成するステップと、
前記ナノアイランド上にIII−Ｖ族化合物半導体材料を引き続きエピタキシャル成長させるステップと、
を有し、
前記シリコン基板は、表面配向が（００１）面であり、前記全ての凹部の各前記長辺は同じ方向で、かつ、＜１−１０＞方向、或いは、＜−１１０＞方向に延伸し、チャネル長さ方向が前記長辺の方向に延伸し、ゲート電極が前記短辺の方向に延伸するようにトランジスタを形成することを特徴とする集積回路の製造方法。
【請求項５】
前記III−Ｖ族化合物半導体材料の前記ナノアイランドをエピタキシャル成長させる前記ステップにおいて、プロセスガスのＶ族元素対III族元素の比率は、１００より大きいことを特徴とする請求項４に記載の集積回路の製造方法。
【請求項６】
前記III−Ｖ族化合物半導体材料の前記ナノアイランドをエピタキシャル成長させる前記ステップにおいて、前記シリコン基板の温度は、４００℃より低いことを特徴とする請求項４に記載の集積回路の製造方法。
【請求項７】
前記III−Ｖ族化合物半導体材料はＧａＡｓであることを特徴とする請求項１〜６のいずれか１項に記載の集積回路の製造方法。
【請求項８】
前記III−Ｖ族化合物がＧａＡｓであり、前記ナノアイランドをエピタキシャル成長させるステップにおいて、Ａｓ対Ｇａの流量比率は、５０より低く、かつ、前記シリコン基板の温度が４００℃より高い
ことを特徴とする請求項１記載の集積回路の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路に関するものであって、特に、欠点が減少した成長III−Ｖ族半導体材料に関するものである。
【背景技術】
【０００２】
金属酸化膜半導体（ＭＯＳ）トランジスタの速度は、ＭＯＳトランジスタの駆動電流と密接な関係があり、駆動電流は、更に、電荷の移動度とも関係がある。例えば、チャネル領域中の電子移動度（electron mobility）が高い時、ＮＭＯＳトランジスタは高い駆動電流を有し、チャネル領域中の正孔移動度（hole mobility）が高い時、ＰＭＯＳトランジスタは高い駆動電流を有する。よって、第III族と第Ｖ族元素の化合物半導体材料（以下で、III−Ｖ族化合物半導体と称する）は、高い電子移動度を有するので、ＮＭＯＳ装置の形成にふさわしい材料である。
【０００３】
現在の問題は、形成過程で、III−Ｖ族化合物半導体薄膜の製造が困難であることである。現在、実現可能なバルク成長方法がない。よって、III−Ｖ族化合物半導体は、通常、ＳｉやＳｉＣ基板等の基板上に、膜をエピタキシャル成長することにより形成される。しかし、現在、III−Ｖ族化合物半導体の格子定数（lattice constant）と熱膨張係数（thermal expansion coefficient）に厳密にマッチする基板材料がない。例えば、シリコンの格子定数は約５．４３Åで、通常、III−Ｖ族化合物半導体を使用するＧａＡｓの格子定数は５．６５Å、ＩｎＡｓとＩｎＳｂの格子定数は、それぞれ、６．０６Åと６．４８Åである。よって、別の非III−Ｖ族基板から成長するIII−Ｖ族化合物半導体は高欠陥密度に悩まされる。よって、成長III−Ｖ族化合物半導体中の欠陥密度を減少させるため、様々な方法が検討されている。既知の方法は、シャロートレンチアイソレーション領域に凹部を形成し、その後、III−Ｖ族化合物半導体を凹部で成長させるものである。この方法で形成されるIII−Ｖ族化合物半導体は、一般に、ブランケットシリコンウェハから成長するIII−Ｖ族化合物半導体よりも低欠陥密度であるが、欠陥密度は依然として高い。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は、このような欠陥が減少した成長III−Ｖ族半導体材料を提供し、上述の問題を解決することを目的とする。
【課題を解決するための手段】
【０００５】
具体例によると、本発明の集積回路構造の形成方法は、シリコン基板を有するウェハを提供するステップと、該シリコン基板中に、複数のシャロートレンチアイソレーション（ＳＴＩ）領域を形成するステップと、該複数のＳＴＩ領域の対向する側壁間の前記シリコン基板の上部分を除去することにより、それぞれが長辺と短辺を有する矩形状の複数の凹部を形成するステップと、前記凹部に、III−Ｖ族化合物半導体材料をエピタキシャル成長させることにより、ピラミッド状のナノアイランドを形成するステップであって、該ナノアイランドの前記短辺と対向するファセットが、前記長辺と対向するファセットよりも欠陥密度が小さくなるように、成長温度および／またはＶ族元素対III族元素の比を調整して前記ナノアイランドを形成するステップと、前記ナノアイランド上にIII−Ｖ族化合物半導体材料を引き続きエピタキシャル成長させるステップと、を有し、前記シリコン基板は、表面配向が（００１）面であり、前記全ての凹部の各前記長辺は同じ方向で、かつ、＜１１０＞方向、或いは、＜−１−１０＞方向に延伸し、チャネル長さ方向が前記長辺の方向に延伸し、ゲート電極が前記短辺の方向に延伸するようにトランジスタを形成することを特徴とする。
【０００６】
別の具体例も開示される。
【発明の効果】
【０００７】
同じ方向で、同じチップ／ウェハ上の凹部の長辺を配列させ、長辺の方向に従って、凹部中にＧａＡｓをエピタキシャル成長させるプロセス条件を調整することにより、得られたＧａＡｓ膜の欠陥は抑制され、高品質のＧａＡｓ膜が成長することができる。
【図面の簡単な説明】
【０００８】
【図１】本発明の具体例によるＧａＡｓ膜とＭＯＳトランジスタの製造の中間段階の上面説明図である。
【図２Ａ】図１の１個の凹部内の中間工程の上面説明図である。
【図２Ｂ】図２Ａの２Ｂ−２Ｂの断面図である。
【図２Ｃ】図２Ａの２Ｃ−２Ｃの断面図である。
【図３】図２ＢのＧａＡｓ膜を成長した状態を示す断面図である。
【図４】図３の成長した状態をＧａＡｓの分子構造で示す図である。
【図５】図２ＣのＧａＡｓ膜を成長した状態の分子構造を示す図である。
【図６】図１と同様の図で、ＭＯＳＦＥＴが形成された状態を示す図である。
【図７】本発明の別の具体例によるＧａＡｓ膜とＭＯＳトランジスタの製造の中間段階の断面図である。
【図８Ａ】図７の１個の凹部内の中間工程の上面説明図である。
【図８Ｂ】図８Ａの８Ｂ−８Ｂの断面をＧａＡｓの分子構造で示す図である。
【図８Ｃ】図８Ａの８Ｃ−８Ｃの断面をＧａＡｓの分子構造で示す図である。
【図９】図７と同様の図で、ＭＯＳＦＥＴが形成された状態を示す図である。
【発明を実施するための形態】
【０００９】
本発明は、III族とＶ族の元素を含む化合物半導体（以下で、III−Ｖ族化合物半導体と称する）の形成方法を提供する。本発明中、具体例で製造する中間段階が示される。その後、具体例の変化が討論される。図の具体例で、類似の参照符号は、類似の素子を示す。
【００１０】
図１は、シリコン基板２０（図１で示されず、図２Ｂと２Ｃを参照）を含むウェハ１０の上視図である。図で示される構造は、ウェハ１０のチップの構造も示す。本具体例中、シリコン基板２０の表面配向は（００１）であるが、他の表面配向を用いることもできる。シャロートレンチアイソレーション（ＳＴＩ）領域２２がシリコン基板２０中に形成されて、装置領域を定義する。ＳＴＩ領域２２により定められるシリコン基板２０の一部を窪ませることにより、複数の凹部２４（図１、２Ｂ、および、２Ｃ）が形成される。各凹部２４は、長辺（この辺は長さＬで示される）と短辺（この辺は幅Ｗで示される）を有する。幅Ｗは、長さＬより大きくなく、小さい。幅Ｗはナノレベル、例えば、約５０ｎｍより小さいか、或いは、更に、約２０ｎｍよりも小さい。一方、長さＬは約５０ｎｍより大きいが、幅Ｗに近いか、等しくてもよい。具体例中、ウェハ１０（或いは、ウェハ）（上にＭＯＳ装置を有する）中の凹部２４の長辺の殆ど全部、例えば、９０％超は、同じ方向に延伸する。図１の具体例中、凹部２４の長辺の殆ど全部は、＜１１０＞方向と、＜１１０＞方向の反対方向である＜−１−１０＞方向に延伸する。注意すべきことは、凹部２４の長さＬは同じ方向に延伸するが、互いの長さは、等しいか異なることである。凹部２４の幅Ｗも同じ方向に延伸するが、それらの長さも等しいか異なる。
【００１１】
図２Ａは、１個の凹部２４を含むウェハ１０の一部の上視図である。凹部２４の短辺は、＜１−１０＞方向と、＜１−１０＞方向の反対方向である＜−１１０＞方向に沿って延伸する。凹部２４の長辺は、＜１１０＞方向と＜−１−１０＞方向に沿って延伸する。その後、ヘテロエピタキシャル成長（hetero-epitaxy)が実行されて、凹部２４内のシリコン上で、III−Ｖ族化合物半導体材料を成長させる。以下の討論で、III−Ｖ族化合物半導体材料は、ＧａＡｓを例として、具体例の概念を説明しているが、別のIII−Ｖ族化合物半導体材料を形成することもできる。
【００１２】
エピタキシーの初期、アイランド２６等の臨界超過核（supercritical nuclei）が形成される（凹部２４中の方形）。この段階は、核形成段階（nucleation stage）と称される。異なる表面配向上の異なるエネルギーにより、ファセットがアイランド２６上に形成され、得られたアイランド２６は、ピラミッド状の４個のファセットを有する。ピラミッド型の４個のファセットは、表面配向（１−１１）Ｂ、（−１１１）Ｂ、（−１−１１）Ａ、および、（１１１）Ａを有する。ファセット（１−１１）Ｂと（−１１１）Ｂは長辺に面し、ファセット（−１−１１）Ａと（１１１）Ａは短辺に面する。文字ＡとＢの意義は後続の段落で説明される。
【００１３】
図２Ｂは、図２Ａの構造の断面図で、図２Ａの線２Ｂ−２Ｂに沿って得られた断面構造である。ファセット（１−１１）Ｂと（−１１１）Ｂは、それぞれ、紙面内向きと紙面から外向きのファセットで、ファセット（−１−１１）Ａと（１１１）Ａは、それぞれ、左上向きと右上向きのファセットである。
【００１４】
図２Ｃは、図２Ａの構造の断面図で、図２Ａの線２Ｃ−２Ｃに沿って得られる断面構造である。ファセットは、図２Ｃで表示され、図２Ａ中で見つけることができる。
【００１５】
凹部２４の幅Ｗはナノレベルで、図２Ｃで示されるように、凹部２４の短辺は、例えば、約４より小さい、或いは、２個だけナノアイランド２６を収容しているが、更に多くのナノアイランドを収容することもできる。エピタキシャル成長の開始で、ナノアイランド２６は互いに離される。時間と共に、ナノアイランド２６が成長し、徐々に互いに結合して、ＳＴＩ領域２２の側壁と接触する。しかし、ナノアイランド２６の成長の間、ナノアイランド２６が合併されるまで、および／または、ＳＴＩ領域２２の側壁に接触するまで、ピラミッド型が維持され、その時、成長は主に垂直方向である。図３は得られたＧａＡｓ膜２８を示す。
【００１６】
ファセット（図２Ａ−２Ｃ）中の文字ＡとＢの意義は、図４と５を用いて説明され、成長ＧａＡｓの格子構造を示す。図４の格子構造は、図２Ｂと同じ角度（図４で表示される方向）から見られる。シリコンとは違って、Ｇａ原子とＡｓ原子等、２個の異なるタイプの原子があるので、ＧａＡｓは極性を持つことが観察される。各Ｇａ原子は、４個のＡｓ原子と４個の結合を形成し、各Ａｓ原子は、４個のＧａ原子と４個の結合を形成する。線４０と４０’は、エピタキシャル成長中に形成される可能なファセットを示し、ファセットは、それぞれ、紙面と交差線４０と４０’に延伸する。ファセットは、左下から右上に成長する。注意すべきことは、ファセット４０中、各Ｇａ原子（Ｇａ原子４２等）は、アップボンド（up-bond）と称される上向きの１結合（つまり、ナノアイランドから離れる方向）、および、ダウンボンド（down-bond）と称される下向きの３結合（ナノアイランドから離れる方向）を有する。ファセット４０’中、各Ａｓ原子（Ａｓ原子４６等）は、３個のアップボンド４８と１個のダウンボンド４４を有する。注意すべきことは、図４は断面図なので、２個のアップボンド４８だけが見えることである。明細書中、各Ｇａ原子が、１個のアップボンド５４（と３個のダウンボンド５６）を有し、および、各Ａｓ原子が、３個のアップボンド（と１個のダウンボンド）を有するファセットは、文字Ａで示される。従って、図２Ａを参照すると、ファセット（−１−１１）Ａと（１１１）Ａの後に文字Ａを加え、Ａファセットと称される。
【００１７】
図５の格子構造は、図２Ｃの視角と同じである（図５で示される方向を参照する）。線５０と５０’は、エピタキシャル成長間に形成される可能なファセットを示し、ファセットは、それぞれ、紙面と交差線５０と５０’に延伸する。ファセットは、左下から右上に成長する。注意すべきことは、ファセット５０’、各Ａｓ原子（Ａｓ原子５２等）は、１個のアップボンドと３個のダウンボンドを有することである。ファセット５０の各Ｇａ原子（Ｇａ原子５６等）は、３個のアップボンド５８と１個のダウンボンド５４を有する（図５は断面図で、２個のアップボンド５８だけが見える）。各Ａｓ原子が１個のアップボンド（と３個のダウンボンド）を有し、各Ｇａ原子が３個のアップボンド（と１個のダウンボンド）を有するファセットは文字Ｂで示される。従って、図２Ａを参照すると、ファセット（１−１１）Ｂと（−１１１）Ｂは、その後、文字Ｂが加えられ、以下で、Ｂファセットと称される。
【００１８】
図２Ａを参照すると、ＡファセットとＢファセットは、どちらもスタック欠陥や双晶（ｔｗｉｎｓ）等の欠陥を有する。ＡファセットとＢファセットの欠陥密度は異なる。Ａファセット、或いは、Ｂファセットが、どちらも、他よりも大きい欠陥密度を有していても、ナノアイランド２６の成長状況により影響される。好ましくは、大量の欠陥を有するファセットは、凹部２４の長辺に面し、これらのファセットは快速に成長して、ＳＴＩ領域２２の側壁と結合し、これらの高欠陥密度ファセットが終了する。ファセットがＳＴＩ領域２２の側壁と結合後、成長は主に垂直方向になる。欠陥が少ないファセットは短辺に面する。ファセットの方向を制御することにより、高品質のＧａＡｓ膜が成長する。
【００１９】
具体例中、図２Ａで示されるように、凹部２４の長辺は＜１１０＞方向に沿って延伸し、短辺は＜１−１０＞方向に沿って延伸する。従って、Ａファセットは、Ｂファセットより欠陥密度が小さい。これは、例えば、核形成段階で、高基板温度、および／または、低Ｖ族元素対III族元素の流量比率を採用することにより達成される。Ｖ族元素対III族元素の流量比率は、プロセスガス中、第III族元素と第III族元素の原子数量の比率である。具体例中、ＧａＡｓが成長し、Ｖ族元素対III族元素の流量比率は、Ａｓ含有プロセスガス中のＡｓ原子の流量比率対Ｇａ含有プロセスガス中のＧａ原子の流量比率で、Ａｓ対Ｇａ流量比率とも称される。具体例中、Ｖ族元素対III族元素の比は、約５０より小さいか、或いは、約３０よりもっと小さい。基板温度は、約４００℃より高く、約４００℃〜約６００℃、或いは、約５００℃より高く、例えば、約５００℃〜約６００℃である。このようなプロセス条件は、Ａｓ結合の品質を改善し、Ａファセットの欠陥は、Ｂファセットより少ない。この実施例中、Ｂファセットは高い欠陥密度を有するが、ＢファセットがＳＴＩ領域２２の側壁に迅速に結合されて、高密度ファセットが停止される。ＧａＡｓの品質全般が改善される。
【００２０】
当然のことながら、上述のＶ族元素対III族元素の流量比率と基板温度は、核生成段階、つまり、ナノアイランド２６がまだピラミッド形状の時に使用される。核形成段階後、Ｖ族元素対III族元素の流量比率と核形成段階が相同、或いは、異なるＶ族元素対III族元素の流量比率下で、ＧａＡｓ膜２８（図３）が継続して形成される。同様に、基板温度と核形成段階が同じ、或いは、異な基板温度下で、ＧａＡｓ膜２８が継続して形成される。
【００２１】
ＧａＡｓ膜２８の形成後（図３）、ＭＯＳ装置３０が形成され、図６で示される。ＭＯＳ装置３０のチャネル長さ方向は、凹部２４（とＧａＡｓ膜２８）の長辺方向にある。言い換えると、ゲート電極３１は、ＧａＡｓ膜２８の短辺方向に延伸する。従って、エピタキシーＧａＡｓ膜２８上に形成されるウェハ１０中の全ＭＯＳ装置は、同じ方向に延伸するゲート電極３１を有し、ＧａＡｓ膜２８の短辺に平行である。III−Ｖ族化合物半導体膜上ではなく、ウェハ１０中かシリコン上に、別のＭＯＳ装置がある場合、それらのＭＯＳ装置のゲート電極は、あらゆる方向に延伸し、例えば、ゲート電極３１と平行、或いは、垂直方向等である。更に、ＭＯＳ装置を有さないダミーＧａＡｓ膜等のＧａＡｓ膜は、これらのＧａＡｓ膜の長辺方向も、あらゆる方向に延伸する。
【００２２】
図７は、別の具体例の上視図である。上視図の具体例は、凹部２４の短辺が＜１１０＞／＜−１−１０＞方向に延伸し、凹部２４の長辺が＜１−１０＞／＜−１１０＞方向に延伸する以外は、図１の具体例と類似している。更に、ウェハ１０（或いは、同じウェハ中）中の凹部２４は、同じ方向に延伸する長辺を有する。
【００２３】
図８Ａを参照すると、一凹部２４の一部が示される。ヘテロエピタキシーが実行されて、凹部２４内のシリコン上に、ＧａＡｓを成長させ、ピラミッド型ナノアイランド２６（凹部２４中の方形）が形成される（図８Ｂと８Ｃを参照する）。ピラミッド型の４個のファセットは、表面配向（１−１１）Ｂ、（−１１１）Ｂ、（−１−１１）Ａ、および、（１１１）Ａを有する。ファセット（１−１１）Ｂと（−１１１）Ｂは、凹部２４の長辺に面し、ファセット（−１−１１）Ａと（１１１）Ａは凹部２４の短辺に面する。
【００２４】
図８Ｂは、図８Ａの構造の断面図で、図８Ａの線８Ｂ−８Ｂに沿って得られる断面構造である。ファセット（−１−１１）Ａと（１１１）Ａ（図８Ｂで示されない）は、それぞれ、紙面内向けと紙面外向けのファセットで、ファセット（１−１１）Ｂと（−１１１）Ｂは、それぞれ、左上向けと右上向けのファセットである。（１−１１）Ｂと（−１１１）Ｂファセットは点線で示され、（１−１１）Ｂと（−１１１）Ｂファセットが所在する平面は、紙面を垂直に延伸し、点線を通過する。
【００２５】
図８Ｃは、図８Ａの構造の断面図で、図８Ａの線８Ｃ−８Ｃの垂直平面に沿って得られる断面構造である。各ファセットは図８Ｃ上で表示され、図８Ａ中で見つけられる。
【００２６】
図７〜図８Ｃで示される基板２０と凹部２４の方向により、Ｂファセットの欠陥密度は、Ａファセットより小さい。これは、例えば、低基板温度、および／または、高Ｖ族元素対III族元素の流量比率を採用することにより達成される。具体例中、Ｖ族元素対III族元素の比は、約３０より大きく、或いは、更に、約１００より高い。基板温度は約４００℃より低く、約２００℃〜約４００℃間か、或いは、約３００℃〜約４００℃、或いは、約３００℃より低い。このようなプロセス条件により、Ｂファセット、Ａファセットより欠陥が少ない。この場合、Ａファセットは高欠陥密度を有するが、Ａファセットは、ＳＴＩ領域２２の側壁に迅速に結合され、高密度ファセットは停止される。成長ＧａＡｓ膜の品質全体が改善される。
【００２７】
核形成段階後、ＧａＡｓ膜の形成が継続される。図９で示されるＧａＡｓ膜２８の形成後、ＭＯＳ装置３０が形成される。再び、ＭＯＳ装置３０のチャネル長さ方向は凹部２４の長辺方向で、エピタキシャルＧａＡｓ上に形成される全ＭＯＳ装置３０（同じウェハ中）は、同じ方向に延伸するゲート電極３１を有し、凹部２４の短辺に平行である。
【００２８】
具体例は幾つかの長所を有する。同じ方向で、同じチップ／ウェハ上の凹部の長辺を配列させ、長辺の方向に従って、凹部中にＧａＡｓをエピタキシャル成長させるプロセス条件を調整することにより、得られたＧａＡｓ膜の欠陥は抑制され、高品質のＧａＡｓ膜が成長する。
【００２９】
本発明では好ましい実施例を前述の通り開示したが、これらは決して本発明に限定するものではなく、当該技術を熟知する者なら誰でも、本発明の精神と領域を脱しない範囲内で各種の変動や潤色を加えることができ、従って本発明の保護範囲は、特許請求の範囲で指定した内容を基準とする。
【符号の説明】
【００３０】
１０  ウェハ
２０  基板
２２  シャロートレンチアイソレーション
２４  凹部
Ｌ    長さ
Ｗ    幅
２６  アイランド
２８  ＧａＡｓ膜
４０、４０’、５０、５０’  線
４２、５６  Ｇａ原子
４６、５２  Ａｓ原子
４４、４８、５４、５６、５８  ボンド
Ａ、Ｂ  ファセット
３０  ＭＯＳ装置
３１  ゲート電極
【図１】
0005587128.tif 000002
【図２Ａ】
0005587128.tif 000003
【図２Ｂ】
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【図２Ｃ】
0005587128.tif 000005
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
0005587128.tif 000013
【図９】
0005587128.tif 000014