(57)【特許請求の範囲】
【請求項１】
信号を入力可能な入力端子と、
信号を出力可能な出力端子と、
これら入力端子と出力端子との間に接続されて所定の通過帯域を形成する複数の共振器と、
前記複数の共振器のうち前記入力端子に最も近い初段共振器と前記入力端子との間を電気的に接続する入力線路を含む入力部と、
前記複数の共振器のうち前記出力端子に最も近い終段共振器と前記出力端子との間を電気的に接続する出力線路を含む出力部と
を備えたバンドパスフィルタであって、
前記入力線路に対し並列に接続されて前記入力部のインダクタンスを低下させる入力側付加線路を前記入力端子と前記初段共振器との間に接続し、これにより前記入力端子から入力された信号が当該入力側付加線路と前記入力線路とを通じて前記初段共振器に入力されるようにした
ことを特徴とするバンドパスフィルタ。
【請求項２】
信号を入力可能な入力端子と、
信号を出力可能な出力端子と、
これら入力端子と出力端子との間に接続されて所定の通過帯域を形成する複数の共振器と、
前記複数の共振器のうち前記入力端子に最も近い初段共振器と前記入力端子との間を電気的に接続する入力線路を含む入力部と、
前記複数の共振器のうち前記出力端子に最も近い終段共振器と前記出力端子との間を電気的に接続する出力線路を含む出力部と
を備えたバンドパスフィルタであって、
前記出力線路に対し並列に接続されて前記出力部のインダクタンスを低下させる出力側付加線路を前記出力端子と前記終段共振器との間に接続し、これにより前記終段共振器から出力された信号が当該出力側付加線路と前記出力線路とを通じて前記出力端子へ出力されるようにした
ことを特徴とするバンドパスフィルタ。
【請求項３】
前記出力線路に対し並列に接続されて前記出力部のインダクタンスを低下させる出力側付加線路を前記出力端子と前記終段共振器との間に接続し、これにより前記終段共振器から出力された信号が当該出力側付加線路と前記出力線路とを通じて前記出力端子へ出力されるようにした
請求項１に記載のバンドパスフィルタ。
【請求項４】
前記入力端子と、前記出力端子と、前記複数の共振器と、前記入力部と、前記出力部とを、複数の配線層を備えた積層基板に備えたバンドパスフィルタであって、
前記入力側付加線路を前記入力線路と異なる導体層に配置するとともに、
前記出力側付加線路を前記出力線路と異なる導体層に配置した
請求項３に記載のバンドパスフィルタ。
【請求項５】
前記入力端子と、前記出力端子と、前記複数の共振器と、前記入力部と、前記出力部とを、複数の配線層を備えた積層基板に備えたバンドパスフィルタであって、
前記入力側付加線路を前記入力線路と同一の導体層に配置するとともに、
前記出力側付加線路を前記出力線路と同一の導体層に配置した
請求項３に記載のバンドパスフィルタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層型バンドパスフィルタに係り、特に、高周波数領域に生じるスプリアスを抑制して良好な高調波特性を得る技術に関する。
【背景技術】
【０００２】
不要波を減衰させ使用周波数帯の信号を選択的に通過させるバンドパスフィルタ（以下「ＢＰＦ」と言うことがある）は、携帯電話機やスマートフォン、ノートパソコンなど無線通信機能を備えた電子機器の送受信部に使用されるが、このようなＢＰＦは、一般に積層基板の内部配線層に共振器を形成したチップ状電子部品（積層型ＢＰＦ）として提供されている。
【０００３】
また、このような積層型電子部品を開示するものとして下記特許文献がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９‐２４６８８９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで近年、電子機器に対する多機能・高機能化の要請に伴い、ＢＰＦにも小型低背化に加えて高調波対策の要求が高まっている。
【０００６】
具体的には、図５、図６および図７Ａ〜図７Ｄはそれぞれ本発明の比較例に係る積層型ＢＰＦの回路図、積層基板各層の導体パターンの配置を示す平面図ならびに周波数特性を示す線図であるが、当該ＢＰＦでは、図７Ａに示すように高周波数領域においてスプリアスＳが発生している。
【０００７】
この高域スプリアスは、雑音の原因となるなど通信品質を劣化させるため、対策が望まれる。しかしながら、スプリアスの発生原因は様々であり、また複数の要因が複雑に影響し合って生じるため原因の特定が難しく、したがってその対策は容易ではない。
【０００８】
一方、このような高域スプリアスを除去するため、フィルタを更に備えることも考えられる。しかし、フィルタの追加は挿入損失を増大させ、通過帯域の特性劣化を招く難があり、また部品点数の増加により当該電子機器の小型低背化の要請に反することにもなる。
【０００９】
他方、前記特許文献１に記載の発明では、積層基板内における導体パターン（電極）の配置を変え、信号端子と共振器とを接続する信号経路を短くすることにより浮遊インダクタンスを小さくし、スプリアスを抑制する。しかしながら、この文献に記載した発明では、チップ内における導体（各素子や端子）の配置を特定の構造に変更する必要があり、既存の或いはどのような積層構造のチップに対しても適用できるものではない。
【００１０】
したがって、本発明の目的は、積層構造（チップ内の導体パターンの配置）の大幅な設計変更や複雑化を伴うことなくより簡便な方法で高域スプリアスを抑制し、小型低背で良好な特性を有するＢＰＦを実現する点にある。
【課題を解決するための手段】
【００１１】
前記課題を解決し目的を達成するため、本発明に係るＢＰＦ（バンドパスフィルタ）は、信号を入力可能な入力端子と、信号を出力可能な出力端子と、これら入力端子と出力端子との間に接続されて所定の通過帯域を形成する複数の共振器と、前記複数の共振器のうち前記入力端子に最も近い初段共振器と前記入力端子との間を電気的に接続する入力線路を含む入力部と、前記複数の共振器のうち前記出力端子に最も近い終段共振器と前記出力端子との間を電気的に接続する出力線路を含む出力部とを備えたＢＰＦであって、前記入力線路に対し並列に接続されて前記入力部のインダクタンスを低下させる入力側付加線路を前記入力部に備え、前記出力線路に対し並列に接続されて前記出力部のインダクタンスを低下させる出力側付加線路を前記出力部に備えたものである。
【００１２】
本発明は、通過帯域の高域側に生じる高域スプリアスの原因ならびにそれを抑制する方法を様々に検討する中でなされたもので、スプリアス発生の原因の一つとして、当該ＢＰＦに含まれる共振器以外の部分、具体的には、共振器に信号を入力する入力部（入力端子と共振器とを接続する入力線路）や、共振器から信号を出力する出力部（出力端子と共振器とを接続する出力線路）、あるいは、入力端子と出力端子間に備えられるバイパスキャパシタ（バイパスコンデンサ）が高周波数領域において共振することが考えられ、このようにして生じたスプリアスは、当該入力部や出力部のインダクタンスを低下させることにより効果的に抑制することが出来ることを見出した。
【００１３】
そこで、本発明のＢＰＦでは、入力端子から初段共振器への信号入力経路である入力部と、終段共振器から出力端子への信号出力経路である出力部のインダクタンスを低下させるため、上述のように、入力線路および出力線路に並列に導体線路（付加線路）を追加する。なお、この付加線路によるスプリアス抑制の効果については、後の実施形態の説明においてシミュレーション結果に基づいて更に具体的に述べる。
【００１４】
このように本発明によれば、入力部ないし出力部への線路の付加と言う簡易な方法によりスプリアスの効果的な抑制が可能となり、積層構造の複雑化やチップサイズの大型化を招くこともなく、小型低背で従来に比べ良好な特性を有するＢＰＦを実現することが出来る。また、本発明では、共振器を構成する他の導体の配置や基板の積層構造について特定の構造を採る必要がないから、様々な積層構造のＢＰＦチップに本発明は広く適用することが出来る。
【００１５】
なお、上記付加線路は、入力部と出力部の双方に備えることが好ましいが、後に実施形態の説明で述べるように、入力側付加線路および出力側付加線路のいずれか一方のみを備えただけであっても、従来のＢＰＦと比べれば良好なスプリアス抑制の効果は得られる。したがって、入力部のみに当該付加線路を備えたＢＰＦ、並びに、出力部のみに当該付加線路を備えたＢＰＦも本発明の範囲に含まれる。
【００１６】
本発明のＢＰＦは、典型的には、複数の配線層を備えた積層基板に、前記各構成、すなわち、入力端子と、出力端子と、複数の共振器と、入力部と、出力部とを備えた積層型ＢＰＦ（チップ状ＢＰＦ）を構成するが、当該積層型ＢＰＦの第一の態様として、入力側付加線路を入力線路と異なる導体層に配置するとともに、出力側付加線路を出力線路と異なる導体層に配置する。また、第二の態様では、入力側付加線路を入力線路と同一の導体層に配置するとともに、出力側付加線路を出力線路と同一の導体層に配置する。
【００１７】
入力端子と共振器との間に入力線路（出力線路についても同様）と並列に付加線路を備えようとした場合、上記第二の態様のように両線路（付加線路と入力線路（又は出力線路））を同一の導体層に配置すれば、当該本発明に係る線路構造を実現するのに導体層１層で済む利点がある。一方、この第二の態様によると、入力線路（又は出力線路）と付加線路が入力端子（又は出力端子）と共振器との間でループ状になって後述の図４（ｃ）に示すように当該両線路で囲まれた島状の部分（同図の入力線路Ｌｉとキャパシタ電極Ｃ１と付加線路Ｌａとにより囲まれた部分／出力線路Ｌｏとキャパシタ電極Ｃ３と付加線路Ｌｂとにより囲まれた部分）が生じる場合があり、このような島状部分は絶縁層相互の接着性を低下させ、積層基板内にクラックを生じさせる原因となる可能性がある。特に、チップサイズ（平面から見たときの面積）が小さくなれば相対的に絶縁体が占める面積が小さくなるから絶縁層相互の密着性は低下する。これに対し、上記第一の態様によれば、このような問題を回避することが出来る。
【発明の効果】
【００１８】
本発明によれば、積層構造（チップ内の導体パターンの配置）の大幅な設計変更を伴うことなくより簡易な方法で高域スプリアスを抑制し、小型低背で良好な特性を有するＢＰＦを実現することが出来る。
【００１９】
本発明の他の目的、特徴および利点は、図面に基づいて述べる以下の本発明の実施の形態の説明により明らかにする。なお、各図中、同一の符号は、同一又は相当部分を示す。
【図面の簡単な説明】
【００２０】
【図１】図１は、本発明の第一の実施形態に係るＢＰＦを示す回路図である。
【図２】図２は、前記第一実施形態に係るＢＰＦの積層構造（積層基板の各層）を示す平面図である。
【図３Ａ】図３Ａは、前記第一実施形態に係るＢＰＦの周波数特性（通過減衰特性）を示す線図である。
【図３Ｂ】図３Ｂは、前記第一実施形態に係るＢＰＦの通過減衰特性（挿入損失）を拡大して示す線図である。
【図３Ｃ】図３Ｃは、前記第一実施形態に係るＢＰＦの周波数特性（反射損失）を示す線図である。
【図３Ｄ】図３Ｄは、前記第一実施形態のＢＰＦにおける入力端子側の反射係数を示すスミスチャートである。
【図３Ｅ】図３Ｅは、前記第一実施形態の変形例に係るＢＰＦの周波数特性（通過減衰特性）を示す線図である。
【図４】図４は、本発明の第二の実施形態に係るＢＰＦの積層構造（積層基板の各層）を示す平面図である。
【図５】図５は、比較例に係るＢＰＦの一例を示す回路図である。
【図６】図６は、前記比較例に係るＢＰＦの積層構造（積層基板の各層）を示す平面図である。
【図７Ａ】図７Ａは、前記比較例に係るＢＰＦの周波数特性（通過減衰特性）を示す線図である。
【図７Ｂ】図７Ｂは、前記比較例に係るＢＰＦの通過減衰特性（挿入損失）を拡大して示す線図である。
【図７Ｃ】図７Ｃは、前記比較例に係るＢＰＦの周波数特性（反射損失）を示す線図である。
【図７Ｄ】図７Ｄは、前記比較例に係るＢＰＦにおける入力端子側の反射係数を示すスミスチャートである。
【発明を実施するための形態】
【００２１】
〔第１実施形態〕
図１に示すように本発明の第一の実施形態に係るＢＰＦ１１は、所定の通過帯域を形成するため入力端子Ｔ１と出力端子Ｔ２との間に順に備えた３段の共振器１２，１３，１４と、これらの共振器１２〜１４に並列に入力端子Ｔ１と出力端子Ｔ２との間に接続したバイパスキャパシタ（バイパスコンデンサ）Ｃ４と、入力端子Ｔ１を通じて入力された信号を初段の共振器１２へ伝送する入力部１５と、終段の共振器１４から出力される信号を出力端子Ｔ２へ伝送する出力部１６とを有する。なお以降の説明では、上記３段の共振器１２〜１４を、入力端子Ｔ１から出力端子Ｔ２に向かって順に、第１共振器、第２共振器、第３共振器と称する。
【００２２】
上記各共振器１２〜１４はインダクタとキャパシタとからなるＬＣ共振器であるが、入力端子Ｔ１に最も近い位置に接続した第１共振器（初段共振器）１２は、入力端子Ｔ１とグランドＧとの間に並列に接続したインダクタＬ１とキャパシタＣ１とからなるＬＣ並列共振器である。同様に、出力端子Ｔ２に最も近い位置に接続した第３共振器（最終段共振器）１４は、出力端子Ｔ２とグランドＧとの間に並列に接続したインダクタＬ４とキャパシタＣ３とからなるＬＣ並列共振器である。
【００２３】
また、第２共振器１３は、グランドＧとグランドＧとの間に順に直列に接続した第一のインダクタＬ２とキャパシタＣ２と第二のインダクタＬ３とからなるＬＣ直列共振器で、各インダクタＬ２，Ｌ３を第１共振器のインダクタＬ１と第２共振器のインダクタＬ４にそれぞれ電磁界結合させる。
【００２４】
さらに、入力部１５には、入力端子Ｔ１と第１共振器１２を接続する導体線路（入力線路）Ｌｉと、これに加え、当該線路Ｌｉと並列に接続した導体線路（入力側付加線路）Ｌａを備える。言い換えれば、入力部１５は２本の導体線路Ｌｉ，Ｌａを備え、これら２本の導体線路Ｌｉ，Ｌａを通じて入力端子Ｔ１から第１共振器１２へ信号を入力する。付加線路Ｌａは、入力線路Ｌｉと同様にインダクタンス成分を有し、当該入力部１５のインダクタンスを低下させ、これにより高域スプリアスが抑制される。
【００２５】
また、同様に出力部１６は、第３共振器１４と出力端子Ｔ２を接続する導体線路（出力線路）Ｌｏに加え、当該出力線路Ｌｏと並列に接続した導体線路（出力側付加線路）Ｌｂを備えている。すなわち、出力部１６も前記入力部１５と同様に２本の導体線路Ｌｏ，Ｌｂを備え、これらの導体線路Ｌｏ，Ｌｂを通じて第３共振器１４から出力端子Ｔ２へ信号を出力する。
【００２６】
本実施形態では、上記各回路素子や回路要素を積層基板の導体層に配置することにより、チップ状のＢＰＦ（以下「チップ」と称することがある）を構成する。積層基板としては、例えばＬＴＣＣ（Low Temperature Co-fired Ceramics／低温同時焼成セラミックス）基板を使用することが出来る。この場合、複数枚のセラミックグリーンシートの表面に上記各回路素子や回路要素を構成する導体パターンやこれらの導体パターンを電気的に接続するビアホール（以下「ビア」と言う）を形成してこれらを位置合わせして重ね、チップ単位に分割した後、焼成することにより一体化する。
【００２７】
積層基板内における各導体の具体的な配置は図２に示すとおりである。なお、本実施形態の場合、１０枚のセラミックグリーンシートを重ねることにより当該積層基板を形成するが、基板裏面（チップの底面）を第１層とし、基板上面（チップの天面）に向かって上層に行くにつれ順に、第２層、第３層、第４層、・・・として、最上層の配線層を第１０層と称する（後に述べる図４の第二実施形態および図６の比較例も同様）。また、図２において符号Ｖで示す丸はビアを表している。
【００２８】
図２（ａ）に示すように、入力端子Ｔ１、出力端子Ｔ２及びグランド端子ＴＧは基板裏面である第１層に形成する。チップ（積層基板）は長方形の平面形状を有し、長手方向の一端部に入力端子Ｔ１を、他端部に出力端子Ｔ２をそれぞれ配置する。また、これら入力端子Ｔ１と出力端子Ｔ２の間（基板の中央部）にはグランド端子ＴＧを配置する。
【００２９】
第１共振器１２のインダクタＬ１は、第９層の基板一端部と第１０層の基板一端部にそれぞれ配置したＵ字状の導体をビアＶで接続して形成する。また、第３層の基板中心部に左右に並べて２つのキャパシタ電極Ｃ１，Ｃ３を配置し、このうちの左側のキャパシタ電極Ｃ１と第２層の基板中心部に配置したグランド電極Ｇによって第１共振器１２のキャパシタＣ１を形成する。
【００３０】
第３共振器１４のインダクタＬ４も上記第１共振器１２のインダクタＬ１と同様に、第９層の基板他端部と第１０層の基板他端部にそれぞれ配置したＵ字状の導体をビアＶで接続して形成する。また、第３共振器１４のキャパシタＣ３は、上記第１共振器１２のキャパシタＣ１と同様に、第３層に配置した前記キャパシタ電極Ｃ１，Ｃ３のうちの右側のキャパシタ電極Ｃ３と第２層の基板中心部に配置したグランド電極Ｇとにより形成する。
【００３１】
さらに、第４層の基板中心部に左右に広がるように且つ前記第３層の両キャパシタ電極Ｃ１，Ｃ３と対向するように電極Ｃ４を配置し、これらの電極Ｃ１，Ｃ３，Ｃ４によりバイパスキャパシタＣ４を構成する。
【００３２】
また、第２共振器１３の第一インダクタＬ２は、第２層のグランド電極Ｇから第３層、第４層、第５層、第６層、第７層、第８層および第９層を貫通して第１０層の基板中央部に配置した電極に電気的に接続したビアＶと、当該第１０層の中央部に配置した電極とにより構成する。また同時に、この第１０層の中央部に配置した電極と第９層の中央部に配した電極と第８層の中央部に配した電極とより第２共振器のキャパシタＣ２を形成する。このように第１０層中央部の電極は、キャパシタＣ２を構成する電極であると同時にインダクタＬ２を構成する電極でもあり、当該電極に符号Ｃ２とＬ２を併記したのはこのことを示したものである（第９層中央部の電極も同様）。さらに、前記第９層の中央部に配した電極と、当該第９層中央部の電極から第８層および第７層を貫通して第６層へ延びるビアＶによって第２共振器の第二インダクタＬ３を形成する。
【００３３】
そして第１０層において、第１共振器１２のインダクタＬ１と、第２共振器１３のインダクタＬ２（前記第１０層の基板中央部の電極）と、第３共振器１４のインダクタＬ４とを順に並べて配置することにより、インダクタＬ１とインダクタＬ２を電磁界結合させるとともに、インダクタＬ２とインダクタＬ４を電磁界結合させる。
【００３４】
同様に第９層において、第１共振器１２のインダクタＬ１と、第２共振器１３のインダクタＬ３（前記第９層の基板中央部の電極）と、第３共振器１４のインダクタＬ４とを順に並べて配置することにより、インダクタＬ１とインダクタＬ３を結合させるとともに、インダクタＬ３とインダクタＬ４を結合させる。
【００３５】
さらに第１層の入力端子Ｔ１と第１共振器１２との接続は、第１層から第４層まで延びるビアＶにより入力端子Ｔ１と前記第３層左側のキャパシタ電極Ｃ１を接続することにより行う。また、入力端子Ｔ１と第１共振器１２のインダクタＬ１との接続は、当該第１層から第４層まで延びるビアＶと、第３層左側のキャパシタ電極Ｃ１と、このキャパシタ電極Ｃ１から第１０層まで延びるビアＶとを介して行う。
【００３６】
さらに、第４層には前記入力側付加線路Ｌａを配し、前記入力端子Ｔ１から第４層まで延びるビアＶの先端をこの第４層の付加線路Ｌａの一端に接続する。入力側付加線路Ｌａの他端は、ビアＶを介して前記第３層左側のキャパシタ電極Ｃ１（第１共振器１２のキャパシタＣ１）に接続してあり、これにより入力線路Ｌｉに並列に付加線路Ｌａを入力部１５に備えた。
【００３７】
第１層の出力端子Ｔ２と第３共振器１４との接続も、上記入力部１５と同様に出力線路Ｌｏと出力側付加線路Ｌｂとにより行う。具体的には、第１層から第４層まで延びる別のビアＶにより出力端子Ｔ２と前記第３層右側のキャパシタ電極Ｃ３を接続することにより行う。また、出力端子Ｔ２と第３共振器１４のインダクタＬ４との接続は、当該第１層から第４層まで延びるビアＶと、第３層右側のキャパシタ電極Ｃ３と、このキャパシタ電極Ｃ３から第１０層まで延びるビアＶとを介して行う。
【００３８】
さらに、第４層に出力側付加線路Ｌｂを配し、前記出力端子Ｔ２から第４層まで延びるビアＶの先端をこの第４層の付加線路Ｌｂの一端に接続する一方、出力側付加線路Ｌｂの他端を、ビアＶを介して前記第３層右側のキャパシタ電極Ｃ３（第３共振器１４のキャパシタＣ３）に接続し、これにより出力線路Ｌｏに並列に付加線路Ｌｂを出力部１６に備える。
【００３９】
このように形成したＢＰＦチップの周波数特性を図３Ａ〜図３Ｄに示した。また、図５、図６および図７Ａ〜図７Ｄは前述したようにそれぞれ比較例に係る積層型ＢＰＦの回路図、積層基板各層の導体パターンの配置を示す平面図ならびに周波数特性を示す線図であるが、この比較例のＢＰＦは上記本実施形態のＢＰＦと比べて、入力側付加線路Ｌａと出力側付加線路Ｌｂを備えていない点だけが異なるものである（図５および図６（ｄ）参照）。
【００４０】
図３Ａと図７Ａを対比すれば明らかなように、比較例のＢＰＦでは高周波数領域においてスプリアスＳが発生しているのに対して、本実施形態によればこのような高域スプリアスの発生を抑えることが出来る。
【００４１】
さらに図３Ｅは、前記実施形態において入力側付加線路Ｌａと出力側付加線路Ｌｂのうちの一方のみを備えた場合の通過減衰特性を示す線図である。この結果から明らかなように、入出力双方に付加線路Ｌａ，Ｌｂを備えた前記実施形態よりはスプリアス抑制の効果が多少劣るものの、このように入力部と出力部のうちの一方にのみ付加線路を備えた場合でも、前記比較例と比べれば良好なスプリアス抑制の効果を得ることが可能である。なお、図３Ｅは、入力側付加線路Ｌａを備えずに出力側付加線路Ｌｂのみを備えた場合の結果であるが、逆に、出力側付加線路Ｌｂを備えず入力側付加線路Ｌａのみを備えた場合も同様であった。
【００４２】
〔第２実施形態〕
図４は本発明の第二の実施形態に係るＢＰＦを示すものである。同図に示すようにこのＢＰＦは、入力側付加線路Ｌａと出力側付加線路Ｌｂを入力線路Ｌｉおよび出力線路Ｌｏと異なる層に配置した前記第１実施形態とは異なり、入力側付加線路Ｌａと出力側付加線路Ｌｂを、入力線路Ｌｉおよび出力線路Ｌｏと同一の層に配置したものである。
【００４３】
具体的には、第１層の入力端子Ｔ１から第３層まで延びるビアＶの先端に一端を、第３層左側のキャパシタ電極Ｃ１に他端をそれぞれ接続するように入力側付加線路Ｌａを第３層に配置することで、入力端子Ｔ１からビアＶを介して第１共振器１２（キャパシタ電極Ｃ１）に信号を入力する経路を入力線路Ｌｉと並行して形成する。
【００４４】
また、出力部１６についても同様に、第１層の出力端子Ｔ２から第３層まで延びるビアＶの先端に一端を、第３層右側のキャパシタ電極Ｃ３に他端をそれぞれ接続するように出力側付加線路Ｌｂを第３層に配置することで、第３共振器１４（キャパシタ電極Ｃ３）から出力端子Ｔ２へビアＶを介して信号を出力する経路を出力線路Ｌｏと並行して形成する。
【００４５】
他の構成は、前記第１実施形態と同一であるから、同一の符号を付して重複した説明を省略する。
【００４６】
以上、本発明の実施形態について説明したが、本発明は上記実施形態に限定されるものではなく、特許請求の範囲に記載の範囲内で種々の変更を行うことができることは当業者に明らかである。
【００４７】
例えば、前記積層構造や共振器の具体的な回路構成、接続段数は前記実施形態のものに限定されない。また、前記実施形態では入力部および出力部に２本の線路をそれぞれ備えたが、３本以上の線路により入力部や出力部を構成すること（付加線路を２本以上設けること）を本発明は除外するものではない。
【００４８】
さらに、本発明に係る付加線路（以下、入力側付加線路について述べるが、出力側付加線路についても同様）は、一端が入力端子に、他端が初段共振器にそれぞれ接続されたもの、即ち入力線路と完全に（入力端子から初段共振器までの経路の全長に亘って）並行するものである必要は必ずしもなく、例えば、入力端子と初段共振器を接続する入力線路の途中から分岐して初段共振器に接続されていても良いし、入力端子に一端が直接接続されているが他端は入力線路の途中に接続されていても良いし、更には、付加線路の両端がいずれも入力線路の途中に接続された構造（入力線路の途中から分岐して第１共振器に接続する手前で再び入力線路に合流する構造）であっても良い。入力線路の全長に亘ってこれと並行するように付加線路を備えることがインダクタンスを低下させる観点から望ましいが、上記いずれの構造であっても入力部のインダクタンスを低下させることは可能だからである。また、入力端子と初段共振器との間の信号経路の途中には、入力線路を経由する経路ならびに付加線路を経由する経路のいずれについても、導体層の表面に形成された導体線路ではない他の導体（例えばビアやチップ側面に設けられる側面電極等の層間接続導体）が介在されていて構わない。
【符号の説明】
【００４９】
１１  バンドパスフィルタ
１２  第１共振器
１３  第２共振器
１４  第３共振器
１５  入力部
１６  出力部
Ｃ１，Ｃ２，Ｃ３  キャパシタ
Ｃ４  バイパスキャパシタ（バイパスコンデンサ）
Ｇ  グランド電極
Ｌ１，Ｌ２，Ｌ３，Ｌ４  インダクタ
Ｌａ  入力側付加線路
Ｌｂ  出力側付加線路
Ｌｉ  入力線路
Ｌｏ  出力線路
Ｓ  高域スプリアス
Ｔ１  入力端子
Ｔ２  出力端子
ＴＧ  グランド端子
Ｖ  ビアホール
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図７Ｄ】
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