(57)【特許請求の範囲】
【請求項１】
第１領域と、第２領域と、前記第１領域と前記第２領域との間に設けられた第３領域と、を含む第１電極と、
前記第１領域の上に設けられた第１部分と、前記第２領域の上に設けられた第２部分と、を含む第１導電形の第１半導体層と、
前記第１部分の上に設けられた第３部分と、前記第２部分の上に設けられた第４部分と、を含む発光層と、
前記第３部分の上に設けられた第５部分と、前記第４部分の上に設けられた第６部分と、を含む第２導電形の第２半導体層と、
前記第３領域の上において、前記第１部分と前記第２部分との間、及び、前記第３部分と前記第４部分との間に設けられた絶縁層と、
前記絶縁層の上に設けられた第７部分と、前記第５部分の前記第６部分に対向する第１側面に接する第８部分と、前記第６部分の前記第５部分に対向する第２側面に接する第９部分と、を含む第２電極と、
を備え、
前記絶縁層の上面の、前記第１領域から前記第２領域に向かう第１方向の幅は、前記第２電極の下面の前記第１方向の幅よりも広い半導体発光素子。
【請求項２】
前記絶縁層は、前記絶縁層の下面に設けられた凹部を有し、
前記第１電極の前記第３領域の少なくとも一部は、前記凹部の内面に沿う請求項１記載の半導体発光素子。
【請求項３】
第１領域と、第２領域と、前記第１領域と前記第２領域との間に設けられた第３領域と、を含む第１電極と、
前記第１領域の上に設けられた第１部分と、前記第２領域の上に設けられた第２部分と、を含む第１導電形の第１半導体層と、
前記第１部分の上に設けられた第３部分と、前記第２部分の上に設けられた第４部分と、を含む発光層と、
前記第３部分の上に設けられた第５部分と、前記第４部分の上に設けられた第６部分と、を含む第２導電形の第２半導体層と、
前記第３領域の上において、前記第１部分と前記第２部分との間、及び、前記第３部分と前記第４部分との間に設けられた絶縁層と、
前記絶縁層の上に設けられた第７部分と、前記第５部分の前記第６部分に対向する第１側面に接する第８部分と、前記第６部分の前記第５部分に対向する第２側面に接する第９部分と、を含む第２電極と、
を備え、
前記絶縁層は、前記絶縁層の下面に設けられた凹部を有し、
前記第１電極の前記第３領域の少なくとも一部は、前記凹部の内面に沿う半導体発光素子。
【請求項４】
前記第５部分の上に設けられた第１０部分、及び、前記第６部分の上に設けられた第１１部分と、を含む第３半導体層をさらに備え、前記第３半導体層の不純物濃度は、前記第５部分及び前記第６部分の不純物濃度よりも低い請求項１〜３のいずれか１つに記載の半導体発光素子。
【請求項５】
前記第３半導体層は、前記第３半導体層の上面に設けられた凹凸を有し、
前記凹凸の深さは、前記発光層から放出される光のピーク波長の０．８倍以上５倍以下である請求項４記載の半導体発光素子。
【請求項６】
前記第８部分は、前記第１側面とオーミック接触しており、
前記第９部分は、前記第２側面とオーミック接触している請求項１〜５のいずれか１つに記載の半導体発光素子。
【請求項７】
前記絶縁層は、前記第１半導体層と前記第２電極とを電気的に絶縁し、前記発光層と前記第２電極とを電気的に絶縁する請求項１〜６のいずれか１つに記載の半導体発光素子。
【請求項８】
前記第２電極は、前記発光層から放出される光に対して反射性である請求項１〜７のいずれか１つに記載の半導体発光素子。
【請求項９】
前記第１電極は、前記発光層から放出される光に対して反射性である請求項１〜８のいずれか１つに記載の半導体発光素子。
【請求項１０】
前記第２半導体層は、前記第２半導体層の上面に設けられた凹凸を有し、
前記凹凸の深さは、前記発光層から放出される光のピーク波長の０．８倍以上５倍以下である請求項１〜４のいずれか１つに記載の半導体発光素子。
【請求項１１】
導電性の支持基板であって、前記支持基板と前記第１半導体層との間に前記第１電極が配置される支持基板と、
前記支持基板と前記第１電極との間に設けられた第１中間導電層と、
前記支持基板と前記第１中間導電層との間に設けられた第２中間導電層と、
をさらに備えた請求項１〜１０のいずれか１つに記載の半導体発光素子。
【請求項１２】
前記第１領域及び前記第２領域は複数設けられ、
前記複数の第１領域は、前記第１領域から前記第２領域に向かう方向に対して非平行な第２方向に並び、
前記複数の第２領域は、前記第２方向に沿って並ぶ請求項１〜１１のいずれか１つに記載の半導体発光素子。
【請求項１３】
前記第１部分と前記第３部分との間の界面と前記第１電極との距離は、前記第２部分と前記第４部分との間の界面と前記第１電極との距離と同じである請求項１〜１２のいずれか１つに記載の半導体発光素子。
【請求項１４】
前記第１部分の結晶方位は、前記第２部分の結晶方位と同じである請求項１〜１３のいずれか１つに記載の半導体発光素子。
【請求項１５】
成長用基板と、第１導電形の第１半導体膜と、前記成長用基板と前記第１半導体膜との間に設けられた第２導電形の第２半導体膜と、前記第１半導体膜と前記第２半導体膜との間に設けられた発光膜と、を含む積層体を準備し、
前記第１半導体膜及び前記発光膜を分断する第１溝を形成し、
前記第１溝内において露出する、前記第１半導体膜の側面の上、前記発光膜の側面の上及び前記第２半導体膜の上に絶縁層を形成し、
前記第１半導体膜の上面の上、及びに、前記絶縁層の上に、第１電極を形成し、
前記第１電極に導電性の支持基板を接合し、
前記成長用基板を除去し、
前記第２半導体膜を分断し前記絶縁層に到達する第２溝を形成し、
前記第２溝内において露出する前記第２半導体膜の側面上及び前記絶縁層上に第２電極を形成する半導体発光素子の製造方法。
【請求項１６】
前記第２電極の形成は、前記第２電極の一部が前記絶縁層に接するように前記第２電極を形成することを含む請求項１５記載の半導体発光素子の製造方法。
【請求項１７】
前記成長用基板はシリコン基板であり、
前記第１半導体膜、前記第２半導体膜及び前記発光膜は、窒化物半導体を含む請求項１５または１６に記載の半導体発光素子の製造方法。
【請求項１８】
前記成長用基板を除去した後に第３半導体膜の表面に凹凸を形成することをさらに実施し、
前記第３半導体膜は、前記積層体に含まれ、前記第３半導体膜は、前記成長用基板と前記第２半導体膜との間に設けられ、前記第３半導体膜の不純物濃度は、前記第２半導体膜の不純物濃度よりも低い請求項１５〜１７のいずれか１つに記載の半導体発光素子の製造方法。
【請求項１９】
前記第１溝は、前記第１半導体膜及び前記発光膜を格子状に分断する請求項１５〜１８のいずれか１つに記載の半導体発光素子の製造方法。
【請求項２０】
前記第１半導体膜の主面に対して平行な平面に投影したときに前記第２溝は前記第１溝に沿う請求項１５〜１９のいずれか１つに記載の半導体発光素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体発光素子及びその製造方法に関する。
【背景技術】
【０００２】
発光ダイオード（ＬＥＤ：Light Emitting Diode）、及び、レーザダイオード（ＬＤ：Laser Diode）などの半導体発光素子が開発されている。半導体発光素子においては、例えば窒化ガリウムなどの窒化物半導体層を成長用基板の上に結晶成長する。この際、成長用基板と半導体層との間の熱膨張係数の差が大きいと、結晶成長の後、室温に戻したときに結晶性の劣化またはクラックが生じ、品質が低下することがある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−２１０８２４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態は、高品質の半導体発光素子及びその製造方法を提供する。
【課題を解決するための手段】
【０００５】
本発明の実施形態によれば、第１電極と、第１半導体層と、発光層と、第２半導体層と、絶縁層と、第２電極と、を含む半導体発光素子が提供される。前記第１電極は、第１領域と、第２領域と、前記第１領域と前記第２領域との間に設けられた第３領域と、を含む。前記第１半導体層は、前記第１領域の上に設けられた第１部分と、前記第２領域の上に設けられた第２部分と、を含み、第１導電形である。前記発光層は、前記第１部分の上に設けられた第３部分と、前記第２部分の上に設けられた第４部分と、を含む。前記第２半導体層は、前記第３部分の上に設けられた第５部分と、前記第４部分の上に設けられた第６部分と、を含み、第２導電形である。前記絶縁層は、前記第３領域の上において、前記第１部分と前記第２部分との間、及び、前記第３部分と前記第４部分との間に設けられる。前記第２電極は、前記絶縁層の上に設けられた第７部分と、前記第５部分の前記第６部分に対向する第１側面に接する第８部分と、前記第６部分の前記第５部分に対向する第２側面に接する第９部分と、を含む。前記絶縁層の上面の、前記第１領域から前記第２領域に向かう第１方向の幅は、前記第２電極の下面の前記第１方向の幅よりも広い。
本発明の別の実施形態によれば、第１電極と、第１半導体層と、発光層と、第２半導体層と、絶縁層と、第２電極と、を含む半導体発光素子が提供される。前記第１電極は、第１領域と、第２領域と、前記第１領域と前記第２領域との間に設けられた第３領域と、を含む。前記第１半導体層は、前記第１領域の上に設けられた第１部分と、前記第２領域の上に設けられた第２部分と、を含み、第１導電形である。前記発光層は、前記第１部分の上に設けられた第３部分と、前記第２部分の上に設けられた第４部分と、を含む。前記第２半導体層は、前記第３部分の上に設けられた第５部分と、前記第４部分の上に設けられた第６部分と、を含み、第２導電形である。前記絶縁層は、前記第３領域の上において、前記第１部分と前記第２部分との間、及び、前記第３部分と前記第４部分との間に設けられる。前記第２電極は、前記絶縁層の上に設けられた第７部分と、前記第５部分の前記第６部分に対向する第１側面に接する第８部分と、前記第６部分の前記第５部分に対向する第２側面に接する第９部分と、を含む。前記絶縁層は、前記絶縁層の下面に設けられた凹部を有し、前記第１電極の前記第３領域の少なくとも一部は、前記凹部の内面に沿う。
本発明の別の実施形態によれば、成長用基板と、第１導電形の第１半導体膜と、前記成長用基板と前記第１半導体膜との間に設けられた第２導電形の第２半導体膜と、前記第１半導体膜と前記第２半導体膜との間に設けられた発光膜と、を含む積層体を準備し、前記第１半導体膜及び前記発光膜を分断する第１溝を形成し、前記第１溝内において露出する、前記第１半導体膜の側面の上、前記発光膜の側面の上及び前記第２半導体膜の上に絶縁層を形成し、前記第１半導体膜の上面の上、及びに、前記絶縁層の上に、第１電極を形成し、前記第１電極に導電性の支持基板を接合し、前記成長用基板を除去し、前記第２半導体膜を分断し前記絶縁層に到達する第２溝を形成し、前記第２溝内において露出する前記第２半導体膜の側面上及び前記絶縁層上に第２電極を形成する半導体発光素子の製造方法が提供される。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係る半導体発光素子を示す模式的断面図である。
【図２】第１の実施形態に係る半導体発光素子を示す模式的平面図である。
【図３】第１の実施形態に係る半導体発光素子を示す模式的断面図である。
【図４】第１の実施形態に係る半導体発光素子を示す模式的断面図である。
【図５】第１の実施形態に係る別の半導体発光素子を示す模式的断面図である。
【図６】第２の実施形態に係る半導体発光素子の製造方法を示すフローチャート図である。
【図７】図７（ａ）〜図７（ｈ）は、第２の実施形態に係る半導体発光素子の製造方法を示す工程順模式的断面図である。
【図８】第３の実施形態に係る半導体発光素子を示す模式的断面図である。
【図９】図９（ａ）〜図９（ｅ）は、実施形態に係る半導体発光素子を示す模式的平面図である。
【図１０】実施形態に係る半導体発光素子を示す模式的断面図である。
【発明を実施するための形態】
【０００７】
以下に、本発明の各実施の形態について図面を参照しつつ説明する。  
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。  
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【０００８】
（第１の実施形態）
図１は、第１の実施形態に係る半導体発光素子の構成を例示する模式的断面図である。  図２は、第１の実施形態に係る半導体発光素子の構成を例示する模式的平面図である。  図１は、図２のＡ１−Ａ２線断面図である。
【０００９】
図１及び図２に表したように、本実施形態に係る半導体発光素子１１０は、第１電極４０と、第１半導体層１０と、発光層３０と、第２半導体層２０と、絶縁層６０と、第２電極５０と、を含む。
【００１０】
第１電極４０は、第１領域４１と、第２領域４２と、第３領域４３と、を含む。第３領域４３は、第１領域４１と第２領域４２との間に設けられる。
【００１１】
第１電極４０の主面に対して垂直な方向をＺ軸方向とする。Ｚ軸方向に対して垂直な１つの方向をＸ軸方向とする。Ｚ軸方向とＸ軸方向とに対して垂直な方向をＹ軸方向とする。
【００１２】
例えば、半導体発光素子１１０をＺ軸方向に沿ってみたときの形状（平面形状）は、矩形（例えば長方形）である。半導体発光素子１１０の平面形状の１つの辺は、例えばＸ軸方向に沿う。半導体発光素子１１０の平面形状の別の辺は、例えばＹ軸方向に沿う。
【００１３】
図２に例示したように、この例では、第３領域４３は、Ｘ−Ｙ平面内で格子状に設けられる。第３領域４３は、第１領域４１と第２領域４２とを分断する領域である。
【００１４】
例えば、第１領域４１から第２領域４２に向かう第１方向は、Ｘ軸方向に対して平行である。但し、実施形態はこれに限らず、第１方向は、Ｘ−Ｙ平面に対して平行な任意の方向とすることができる。すなわち、第１領域４１から第２領域４２に向かう第１方向と、半導体発光素子１１０の辺の方向と、の関係は任意である。以下では、第１方向が、Ｘ軸方向に対して平行である場合として説明する。
【００１５】
この例では、第１領域４１及び第２領域４２は、それぞれ複数設けられている。複数の第１領域４１は、第１領域４１から第２領域４２に向かう第１方向に対して非平行な第２方向に並ぶ。複数の第２領域４２は、第２方向に沿って並ぶ。この例では、第２方向は、Ｙ軸方向である。
【００１６】
このように、複数の第１領域４１及び複数の第２領域４２が格子状に配置されている。実施形態において、複数の第１領域４１の数及び複数の第２領域４２の数は任意である。
【００１７】
図２に例示したように、半導体発光素子１１０は、パッド部５５をさらに含むことができる。パッド部５５は、第２電極５０と電気的に接続されている。第２電極５０は、例えば、細線電極となる。
【００１８】
図１に例示したように、第１半導体層１０は、第１導電形である。第１半導体層１０は、第１部分ｐ１と第２部分ｐ２とを含む。第１部分ｐ１は、第１領域４１の上に設けられる。第２部分ｐ２は、第２領域４２の上に設けられる。
【００１９】
発光層３０は、第３部分ｐ３と第４部分ｐ４とを含む。第３部分ｐ３は、第１部分ｐ１の上に設けられる。第４部分ｐ４は、第２部分ｐ２の上に設けられる。
【００２０】
第２半導体層２０は、第２導電形である。第２半導体層２０は、第５部分ｐ５と第６部分ｐ６とを含む。第５部分ｐ５は、第３部分ｐ３の上に設けられる。第６部分ｐ６は、第４部分ｐ４の上に設けられる。第２半導体層２０は、第５部分ｐ５の第６部分ｐ６に対向する第１側面ｓ１と、第６部分ｐ６の第５部分ｐ５に対向する第２側面ｓ２と、を有している。第１側面ｓ１は、第２側面ｓ２と第１方向に沿って対向する。第２側面ｓ２は、第１側面ｓ１と第１方向に沿って対向する。
【００２１】
第１導電形は、例えばｐ形であり、第２導電形は、例えばｎ形である。ただし、実施形態はこれに限らず、第１導電形がｎ形であり第２導電形がｐ形でも良い。以下では、第１導電形がｐ形であり、第２導電形がｎ形である場合として説明する。
【００２２】
第１半導体層１０、第２半導体層２０及び発光層３０は、窒化物半導体を含む。例えば、第１半導体層１０は、ｐ形のＧａＮを含む。第２半導体層２０は、ｎ形のＧａＮを含む。第１半導体層１０、第２半導体層２０及び発光層３０の例については後述する。
【００２３】
絶縁層６０は、第３領域４３の上において、第１部分ｐ１と第２部分ｐ２との間、及び、第３部分ｐ３と第４部分ｐ４との間に設けられる。絶縁層６０は、第１半導体層１０の第１部分ｐ１と第２部分ｐ２とを分断する。絶縁層６０は、発光層３０の第３部分ｐ３と第４部分ｐ４とを分断する。この例では、絶縁層６０は、第３領域４３に沿って格子状に設けられる。これにより、第１半導体層１０は格子状に分断され、発光層３０も格子状に分断される。
【００２４】
絶縁層６０には、例えば、金属酸化物、金属窒化物または金属酸窒化物などの絶縁材料が用いられる。絶縁層６０には、例えば、酸化シリコン（例えばＳｉＯ２）、窒化シリコン（ＳｉＮ）、または、酸窒化シリコン（ＳｉＯＮ）などが用いられる。
【００２５】
第２電極５０は、第７部分ｐ７と第８部分ｐ８と第９部分ｐ９とを含む。第７部分ｐ７は、絶縁層６０の上に設けられる。第８部分ｐ８は、第２半導体層２０の第１側面ｓ１（第５部分ｐ５の第６部分ｐ６に対向する側面）に接する。第９部分ｐ９は、第２半導体層２０の第２側面ｓ２（第６部分ｐ６の第５部分ｐ５に対向する側面）に接する。
【００２６】
例えば、第８部分ｐ８は、第１側面ｓ１とオーミック接触しており、第９部分ｐ９は、第２側面ｓ２とオーミック接触している。このように、第２電極５０は、第２半導体層２０と、第２半導体層２０の側面でオーミック接触している。
【００２７】
この例では、半導体発光素子１１０は、第３半導体層２３をさらに含む。第３半導体層２３は、第５部分ｐ５の上に設けられた第１０部分ｐ１０、及び、第６部分ｐ６の上に設けられた第１１部分ｐ１１と、を含む。第３半導体層２３の不純物濃度は、第２半導体層２０（第５部分ｐ５及び第６部分ｐ６）の不純物濃度よりも低い。第３半導体層２３は、例えば、不純物を添加しないＧａＮ層（ｉ−ＧａＮ層）などを含む。この例では、第３半導体層２３は、第３半導体層２３の上面に設けられた凹凸２３ｐを有する。この凹凸２３ｐの凹凸の深さは、発光層３０から放出される光（発光光）のピーク波長の０．８倍以上５倍以下であることが望ましい。凹凸２３ｐにより、発光層３０から放出される光を素子の外に効率良く取り出すことができる。
【００２８】
第３半導体層２３は必要に応じて設けられ、省略しても良い。第３半導体層２３の例については、後述する。
【００２９】
第２電極５０の第８部分ｐ８は、第３半導体層２３の第１０部分ｐ１０の第１１部分ｐ１１に対向する側面にさらに接する。第２電極５０の第９部分ｐ９は、第３半導体層２３の第１１部分ｐ１１の第１０部分ｐ１０に対向する側面にさらに接する。
【００３０】
すなわち、第２半導体層２０（及び第３半導体層２３）に、格子状の第３領域４３に沿って、格子状の溝（第２溝２０ｔ）が設けられる。第２溝２０ｔは、第２半導体層２０（及び第３半導体層２３）を格子状に分断する。第２溝２０ｔ内に導電層が設けられ、第２電極５０が形成される。第２電極５０は、第２溝２０ｔの内壁に露出する第２半導体層２０の側面（第１側面ｓ１及び第２側面ｓ２）と電気的に接続される。
【００３１】
一方、絶縁層６０は、第１半導体層１０と第２電極５０とを電気的に絶縁し、発光層３０と第２電極５０とを電気的に絶縁する。
【００３２】
半導体発光素子１１０においては、第１電極４０と第２電極５０との間に電圧が印加され、第１半導体層１０と第２半導体層２０とを介して発光層３０に電流が供給され、発光層３０から光が放出される。発光光のピークの波長は、例えば、３７０ナノメートル（ｎｍ）以上７００ｎｍ以下である。
【００３３】
半導体発光素子１１０においては、第１半導体層１０、発光層３０及び第２半導体層２０を含む積層半導体層１５が設けられる。なお、第３半導体層２３が設けられる場合は、積層半導体層１５は、第３半導体層２３も含む。半導体発光素子１１０においては、積層半導体層１５が、Ｘ−Ｙ平面内で複数の領域に分断される。具体的には、発光層３０及び第１半導体層１０は、絶縁層６０により分断され、第２半導体層２０は、第２電極５０（すなわち、第２溝２０ｔ）により分断される。このため、積層半導体層１５の複数の領域のそれぞれの面積は、分断されない場合に比べて小さくなる。
【００３４】
例えば、積層半導体層１５の結晶層を成長用基板上に成長したときに、結晶層と成長用基板との間の熱膨張係数が大きいことに起因して、結晶に過度な応力が印加され、結晶性の劣化やクラックが生じる。
【００３５】
しかし、本実施形態においては、積層半導体層１５が分断されて半導体層のサイズが小さくされているため、半導体層に応力が印加された場合においても、結晶性の劣化やクラックが抑制できる。実施形態によれば、高品質の半導体発光素子が提供できる。このように、実施形態においては、積層半導体層１５に蓄積される残留応力を緩和する構成が導入されている。これにより、クラックの発生が抑制できる。
【００３６】
特に、窒化物半導体（例えばＧａＮ）とシリコンとにおける熱膨張係数の差は、比較的大きい。このため、シリコンの成長用基板の上に、窒化物半導体の積層半導体層１５を成長させる場合には、特に大きな応力が発生する。このため、シリコン基板の上に窒化物半導体層を形成する場合に、実施形態の構成を提供することで、結晶性の劣化やクラックがより効果的に抑制される。
【００３７】
この例では、半導体発光素子１１０は、支持基板７０と、第１中間導電層７１と、第２中間導電層７２と、をさらに含む。支持基板７０は、導電性である。支持基板７０には、例えば、導電性のシリコン基板などが用いられる。支持基板７０の上に、第１電極４０が設けられる。すなわち、支持基板７０と第１半導体層１０との間に第１電極４０が配置される。第１中間導電層７１は、支持基板７０と第１電極４０との間に設けられる。第２中間導電層７２は、支持基板７０と第１中間導電層７１との間に設けられる。例えば、第１中間導電層７１は、第１電極４０の表面（下面）上に形成される。第２中間導電層７２は、支持基板７０の表面に形成される。第１中間導電層７１と第２中間導電層７２とを互いに対向させて、第１中間導電層７１と第２中間導電層７２とを接合することで、支持基板７０は第１電極４０と接合される。
【００３８】
第１中間導電層７１は、例えば接着金属層である。第１中間導電層７１には、例えばＴｉまたはＴｉ合金が用いられる。第２中間導電層７２は、接合用金属層である。第２中間導電層７２には、例えば、ＡｎＳｎ合金などが用いられる。
【００３９】
半導体発光素子１１０は、例えば、Thin Film形の半導体発光素子である。後述するように、半導体発光素子１１０においては、成長用基板の上に半導体層が結晶成長された後に、半導体層に支持基板が接合され、その後、成長用基板が除去される。このような加工を行い、薄い半導体層が成長用基板から剥離される構成において、結晶の品質は、より劣化し易い。例えば、特にシリコンの成長用基板の上に半導体層を結晶成長させ、さらに、成長用基板を剥離する構成である。このような構成に、本実施形態を適用することで、結晶性の劣化やクラックが効果的に抑制される。
【００４０】
なお、本明細書において、「接合」は、直接的に固定される状態の他に、間に別の要素を挿入した状態で固定される状態も含む。また、「上に設けられる」は、直接的に接して配置される場合の他に、間に別の要素が挿入されて配置される場合も含む。また、「対向」は、直接的に面する状態の他に、間に別の要素が挿入されて間接的に面する状態も含む。また、「積層」とは、互いに接して重ねられる状態の他に、間に他の層が挿入されて重ねられる状態も含む。
【００４１】
なお、複数の半導体発光素子チップを基体の上に配置し、それらの電極を互いに接続して発光装置を形成する構成がある。この構成は、製造が煩雑である。この場合には、個別の半導体発光素子チップがそれぞれ基体上に配置されるため、基体と半導体層との距離は、半導体発光素子チップにより異なる。また、半導体層の結晶方位は、半導体発光素子チップにより異なる。
【００４２】
これに対して、実施形態に係る半導体発光素子１１０は、後述するように、１つの成長用基板の上に形成された積層半導体層１５が分断される。このため、成長用基板と半導体層との距離は、複数の領域で一定である。また、半導体層の結晶方位は、複数の領域で一定である。このため、例えば、第１半導体層１０と発光層３０との間の界面と、第１電極４０との間の距離は一定である。
【００４３】
例えば、図１に例示したように、第１部分ｐ１と第３部分ｐ３との間の界面ＩＦ１と第１電極４０との距離は、第２部分ｐ２と第４部分ｐ４との間の界面ＩＦ２と第１電極４０との距離と、同じである。例えば、第１部分ｐ１の結晶方位は、第２部分ｐ２の結晶方位と、同じである。例えば、第３部分ｐ３の結晶方位は、第４部分ｐ４の結晶方位と同じである。例えば、第５部分ｐ５の結晶方位は、第６部分ｐ６の結晶方位と同じである。これによって個片化された各領域間の距離は、絶縁物層の幅よりも狭くなる。この構成によれば、例えば、複数の半導体発光素子チップを基体の上に配置し、それらの電極を互いに接続して発光装置を形成する構成に比べて、チップの実装密度が高くなる。さらに、コスト削減に有利である。
【００４４】
また、積層半導体層１５（第１半導体層１０、発光層３０及び第２半導体層２０）を分断せず、例えば、第１半導体層１０及び発光層３０が分断され、第２半導体層２０が分断されない構成も考えられる。また、例えば、第１半導体層１０が分断され、発光層３０及び第２半導体層２０が分断されない構成も考えられる。しかしながら、積層半導体層１５に含まれる層のいずれかが分断されない構成においては、分断されないその層において応力が緩和されず、クラックの発生の抑制が困難である。
【００４５】
実施形態においては、積層半導体層１５（第１半導体層１０、発光層３０及び第２半導体層２０）を分断することで、印加される応力を効果的に分散する。これにより、高品質の半導体発光素子が提供できる。
【００４６】
図１に例示したように、絶縁層６０の上面６０ｕの第１方向（例えばＸ軸方向）の幅は、第２電極５０の下面５０ｌの第１方向の幅よりも広い。これにより、絶縁層６０による、第１半導体層１０と第２電極５０との絶縁、及び、発光層３０と第２電極５０との絶縁が、より確実に行われる。
【００４７】
半導体発光素子１１０において、第２電極５０は、発光層３０から放出される光に対して反射性とすることができる。また、第１電極４０は、発光層３０から放出される光に対して反射性とすることができる。これにより、発光層３０から放出された光を、効果的に素子の外部に取り出すことができる。
【００４８】
第１電極４０には、例えば、Ａｇ、Ａｌ及びＰｄの少なくともいずれかの単層膜、または、それらの２つ以上の膜の積層膜を用いることができる。第１電極４０には、例えばＡｇまたはＡｇ合金が用いられる。第２電極５０には、例えば、Ａｇ、Ａｌ及びＰｄの少なくともいずれかの単層膜、または、それらの２つ以上の膜の積層膜を用いることができる。第２電極５０には、例えばＡｇまたはＡｇ合金が用いられる。
【００４９】
図３は、第１の実施形態に係る半導体発光素子の構成を例示する模式的断面図である。  図３は、積層半導体層１５が結晶成長されるときの状態を例示している。すなわち、図３は、半導体発光素子１１０の製造工程の１つの段階の状態を例示している。
【００５０】
図３に表したように、成長用基板５の上に、積層半導体層１５がエピタキシャル成長される。積層半導体層１５の成長方法には、例えば、有機金属気相堆積（Metal-Organic Chemical Vapor Deposition：ＭＯＣＶＤ）法、または、有機金属気相成長（Metal-Organic Vapor Phase Epitaxy）法などを用いることができる。成長用基板５と積層半導体層１５が、積層体１６に含まれる。
【００５１】
成長用基板５には、例えばシリコン（Ｓｉ）が用いられる。実施形態はこれに限らず、例えば、成長用基板５には、Ｓｉ、ＳｉＯ２、石英、サファイア、ＧａＮ、ＳｉＣ及びＧａＡｓのいずれかが用いられる。このとき、成長用基板５の面方位は任意である。以下では、成長用基板５としてＳｉ基板を用いる例について説明する。
【００５２】
成長用基板５の上に第３半導体層２３が形成される。第３半導体層２３は、例えば、ＡｌＮ層２５と、ＡｌＧａＮ層２４と、積層中間層２２ｓと、下地層２０ｉと、を含む。ＡｌＮ層２５は、成長用基板５の上に形成される。
【００５３】
ＡｌＮ層２５は、低温成長または高温成長により形成される。低温成長の場合は、ＡｌＮ層２５の形成温度は、例えば、４００℃以上５００℃以下である。低温成長の場合におけるＡｌＮ層２５の厚さは、例えば、３０ｎｍ以上１００ｎｍ以下である。高温成長の場合は、ＡｌＮ層２５の形成温度は、例えば、７００℃以上１２００℃以下である。高温成長の場合におけるＡｌＮ層２５の厚さは、例えば、１００ｎｍ以上３００ｎｍ以下である。ＡｌＮ層２５は、積層された、低温成長の層と、高温成長の層と、を含んでも良い。ＡｌＮ層２５の形成温度が低いときには、形成温度が高いときよりも、ＡｌＮ層２５の厚さを薄くする。これにより、結晶品質が維持し易くなる。
【００５４】
ＡｌＧａＮ層２４は、ＡｌＮ層２５の上に形成される。ＡｌＧａＮ層２４の形成温度は、例えば、８００℃以上１２００℃以下である。ＡｌＧａＮ層２４の厚さは、例えば、３００ｎｍ以上２０００ｎｍ以下である。ＡｌＧａＮ層２４におけるＡｌ組成比は、例えば、０．１５以上１未満である。ＡｌＧａＮ層２４は、互いに組成の異なる複数の層を含んでも良い。ＡｌＧａＮ層２４は、連続的に変化する組成を有しても良い。
【００５５】
積層中間層２２ｓは、ＡｌＧａＮ層２４の上に形成される。積層中間層２２ｓは、複数の第１層２１と、複数の第２層２２と、を含む。複数の第１層２１と、複数の第２層２２と、は、交互に積層される。第１層２１には、例えばＧａＮが用いられる。第２層２２は、例えばＡｌｘＧａ１−ｘＮ（０＜ｘ≦１）が用いられる。第１層２１の厚さは、例えば１５０ｎｍ以上１０００ｎｍ以下であり、第２層２２の厚さは、１０ｎｍ以上５００ｎｍ以下である。このとき、積層数（第１層２１の数、または、第２層２２の数）は、２以上５以下である。また、第１層２１の厚さは、例えば３００ｎｍ以上２０００ｎｍ以下であり、第２層２２の厚さは、１０ｎｍ以上５００ｎｍ以下である。このとき、積層数は、１以上３以下である。積層中間層２２ｓの全体の厚さは、例えば、３２０ｎｍ以上７５００ｎｍ以下である。第１層２１の形成温度は、例えば、８００℃以上１２００℃以下であり、第２層２２の形成温度は、５００℃以上１２００℃以下である。積層数に対する各層の厚さの関係は、成膜の短時間化やクラックの抑制によるスループットの向上や歩留まりの向上の点で、積層数が多いときには各層の厚さを薄くすることが望ましい。すなわち、積層中間層２２ｓの全体の厚さを抑えることが望ましい。
【００５６】
下地層２０ｉは、積層中間層２２ｓの上に形成される。下地層２０ｉには、例えば、不純物が添加されないＧａＮ（ｉ−ＧａＮ）が用いられる。下地層２０ｉの形成温度は、例えば、８００℃以上１２００℃以下である。下地層２０ｉの厚さは、例えば、３００ｎｍ以上１５００ｎｍ以下である。
【００５７】
下地層２０ｉの上に、第２半導体層２０が形成され、第２半導体層２０の上に発光層３０が形成され、発光層３０の上に第１半導体層１０が形成される。
【００５８】
下地層２０ｉは、例えば、第２半導体層２０に接する。ただし、実施形態において、下地層２０ｉと第２半導体層２０との間に、別の層が設けられても良い。例えば、半導体発光素子１１０は、下地層２０ｉと第２半導体層２０との間に設けられた積層膜をさらに含んでも良い。この積層膜は、例えば、交互に積層された、複数の高バンドギャップエネルギー層と、複数の低バンドギャップエネルギー層と、を含む。高バンドギャップエネルギー層は、例えばＧａＮ層である。低バンドギャップエネルギー層は、例えばＩｎＧａＮ層である。この積層膜により、例えば良好な結晶性が得られる。
【００５９】
第２半導体層２０には、ｎ形不純物を含む例えばＧａＮ層を含む。ｎ形不純物として、例えば、Ｓｉ、Ｇｅ、Ｔｅ及びＳｎの少なくともいずれかを用いることができる。第２半導体層２０は、例えば、ｎ側コンタクト層を含む。
【００６０】
第１半導体層１０には、ｐ形不純物を含む例えばＧａＮ層を含む。ｐ形不純物として、Ｍｇ、Ｚｎ及びＣの少なくともいずれかを用いることができる。第１半導体層１０は、例えば、ｐ側コンタクト層を含む。
【００６１】
半導体発光素子１１０において、第３半導体層２３は、例えば、下地層２０ｉを含む。第３半導体層２３は、例えば、積層中間層２２ｓの少なくとも一部をさらに含んでも良い。また、第３半導体層２３は、ＡｌＧａＮ層２４及びＡｌＮ層２５をさらに含んでも良い。
【００６２】
図４は、第１の実施形態に係る半導体発光素子の構成を例示する模式的断面図である。  図４は、発光層３０の構成の１つの例を示している。  
図４に表したように、発光層３０は、複数の障壁層３１と、複数の障壁層３１どうしの間に設けられた井戸層３２と、を含む。例えば、複数の障壁層３１と、複数の井戸層３２と、がＺ軸方向に沿って交互に積層される。
【００６３】
井戸層３２は、Ｉｎｘ１Ｇａ１−ｘ１Ｎ（０＜ｘ１＜１）を含む。障壁層３１は、ＧａＮを含む。すなわち、井戸層３２はＩｎを含み、障壁層３１はＩｎを実質的に含まない。障壁層３１におけるバンドギャップエネルギーは、井戸層３２におけるバンドギャップエネルギーよりも大きい。
【００６４】
発光層３０は、単一量子井戸（ＳＱＷ：Single Quantum Well）構成を有することができる。このとき、発光層３０は、２つの障壁層３１と、その障壁層３１の間に設けられた井戸層３２と、を含む。または、発光層３０は、多重量子井戸（ＭＱＷ:Multi Quantum Well）構成を有することができる。このとき、発光層３０は、３つ以上の障壁層３１と、障壁層３１どうしのそれぞれの間に設けられた井戸層３２と、を含む。
【００６５】
すなわち、発光層３０は、例えば、（ｎ＋１）個の障壁層３１と、ｎ個の井戸層３２と、を含む（ｎは、２以上の整数）。第（ｉ＋１）障壁層ＢＬ（ｉ＋１）は、第ｉ障壁層ＢＬｉと第１半導体層１０との間に配置される（ｉは、１以上（ｎ−１）以下の整数）。第（ｉ＋１）井戸層ＷＬ（ｉ＋１）は、第ｉ井戸層ＷＬｉと第１半導体層１０との間に配置される。第１障壁層ＢＬ１は、第２半導体層２０と第１井戸層ＷＬ１との間に設けられる。第ｎ井戸層ＷＬｎは、第ｎ障壁層ＢＬｎと第（ｎ＋１）障壁層ＢＬ（ｎ＋１）との間に設けられる。第（ｎ＋１）障壁層ＢＬ（ｎ＋１）は、第ｎ井戸層ＷＬｎと第１半導体層１０との間に設けられる。
【００６６】
図５は、第１の実施形態に係る別の半導体発光素子の構成を例示する模式的断面図である。  
図５は、図２のＡ１−Ａ２線断面に相当する断面図である。  
図５に表したように、本実施形態に係る半導体発光素子１１１においては、絶縁層６０は、絶縁層６０の下面６０ｌに設けられた凹部６０ｄを有している。第１電極４０の第３領域４３の少なくとも一部は、その凹部６０ｄの内面に沿っている。換言すれば、第１電極４０の第３領域４３には、凸部が設けられており、その凸部に沿うように、絶縁層６０が設けられている。これ以外は、半導体発光素子１１０と同様とすることができるので説明を省略する。
【００６７】
この例では、第１電極４０の第３領域４３の一部は、その凹部６０ｄの内面に沿う凹状部分を有している。この例では、第１電極４０の第３領域４３の凹状部分に、第１中間導電層７１の一部が埋め込まれている。さらに、第２中間導電層７２は、残余の空間に埋め込まれている。
【００６８】
この場合も、第１半導体層１０及び発光層３０は、絶縁層６０により分断されている。また、第２半導体層２０は、第２電極５０（第２溝２０ｔ）により分断されている。これにより、積層半導体層１５（この例では、第３半導体層２３を含む）は、複数の領域に分断される。これにより、結晶性の劣化やクラックが抑制でき、高品質の半導体発光素子が提供できる。
【００６９】
半導体発光素子１１１においても、絶縁層６０の上面６０ｕの第１方向（例えばＸ軸方向）の幅は、第２電極５０の下面５０ｌの第１方向の幅よりも広い。これにより、絶縁層６０による、第１半導体層１０と第２電極５０との絶縁、及び、発光層３０と第２電極５０との絶縁が、より確実に行われる。
【００７０】
絶縁層６０の第１方向（第１領域４１から第２領域４２に向かう方向）の幅は、例えば、５マイクロメートル（μｍ）以上３０μｍ以下である。絶縁層６０の第１方向の幅が５μｍ以上であると、パターニングが容易となり、望ましい。絶縁層６０の第１方向の幅が３０μｍ以下であると、エピタキシャルウェーハの面積利用効率が上がり、望ましい。絶縁層６０の第１方向の幅は、絶縁層６０の線幅に相当する。絶縁層６０が、テーパ状の斜面（側面）を有する場合は、絶縁層６０の第１方向の幅は、絶縁層６０の厚さ方向（Ｚ軸方向）の中心における絶縁層６０の第１方向の幅とする。
【００７１】
第２電極５０の第１方向の幅は、例えば、３μｍ以上２０μｍ以下である。第２電極５０の第１方向の幅が３μｍ以上であると、パターニングが容易となり、望ましい。第２電極５０の第１方向の幅が２０μｍ以下であると、エピタキシャルウェーハの面積利用効率が高くなり、望ましい。第２電極５０の第１方向の幅は、第２電極５０の線幅に相当する。第２電極５０が、テーパ状の斜面（側面）を有する場合は、第２電極５０の第１方向の幅は、第２電極５０のＺ軸方向の中心における第２電極５０の第１方向の幅とする。
【００７２】
第１領域４１の第１方向に沿う幅、及び、第２領域４２の第２方向に沿う幅は、例えば、５０μｍ以上５００μｍ以下である。積層方向（Ｚ軸方向）に対して垂直で、第１領域４１から第２領域４２に向かう第１方向に対して垂直な方向を第２方向とする。このとき、第１領域４１の第１方向に沿う幅は、第１領域４１の第２方向に沿う幅と同じであることが好ましい。同様に、第２領域４２の第１方向に沿う幅は、第２領域４２の第２方向に沿う幅と同じであることが好ましい。ただし、第１領域４１の第１方向に沿う幅を、第１領域４１の第２方向に沿う幅と変えても良い。これにより、例えば、応力が面内で均質でない場合においても、クラックの発生などをより効果的に抑制できる。
【００７３】
（第２の実施形態）  
第２の実施形態は、半導体発光素子の製造方法に係る。  
以下では、半導体発光素子１１１の製造方法の１つの例について説明する。
【００７４】
図６は、第２の実施形態に係る半導体発光素子の製造方法を例示するフローチャート図である。  
図７（ａ）〜図７（ｈ）は、第２の実施形態に係る半導体発光素子の製造方法を例示する工程順模式的断面図である。  
図７（ａ）〜図７（ｈ）は、図２のＡ３−Ａ４断面を、一部を省略して例示している。
【００７５】
図６及び図７（ａ）に表したように、積層体１６を準備する（ステップＳ１１０）。積層体１６は、成長用基板５と、第１導電形の第１半導体膜１０ｆと、成長用基板５と第１半導体膜１０ｆとの間に設けられた第２導電形の第２半導体膜２０ｆと、第１半導体膜１０ｆと第２半導体膜２０ｆとの間に設けられた発光膜３０ｆと、を含む。この例では、積層体１６は、第３半導体膜２３ｆをさらに含んでいる。第３半導体膜２３ｆは、成長用基板５と第２半導体膜２０ｆとの間に設けられる。
【００７６】
第１半導体膜１０ｆは、第１半導体層１０となる。第２半導体膜２０ｆは、第２半導体層２０となる。発光膜３０ｆは、発光層３０となる。第３半導体膜２３ｆは、第３半導体層２３となる。
【００７７】
本製造方法は、積層体１６を形成する工程（すなわち、成長用基板５の上に積層半導体層１５を成長させる工程）をさらに含んでも良い。
【００７８】
図６及び図７（ｂ）に表したように、第１半導体膜１０ｆ及び発光膜３０ｆを分断する第１溝１５ｔを形成する（ステップＳ１２０）。これにより、第１半導体層１０及び発光層３０が形成される。第１溝１５ｔは、第１電極４０の第３領域４３となる領域に沿って設けられる。第１溝１５ｔは、複数の素子どうしを互いに分断する箇所に、さらに設けても良い。この例では、第１溝１５ｔは、第２半導体膜２０ｆに到達している。ただし、第１溝１５ｔは、第２半導体膜２０ｆを分断していない。
【００７９】
図６及び図７（ｂ）に表したように、第１溝１５ｔ内において露出する、第１半導体膜１０ｆの側面の上及び発光膜３０ｆの側面の上に絶縁層６０を形成する（ステップＳ１３０）。絶縁層６０として、例えば、厚さが５０ｎｍ以上６００ｎｍ以下のＳｉＯ２膜を形成し、所定の形状に加工する。絶縁層６０の形成には、例えば、気相成長やスパッタなどが用いられる。
【００８０】
例えば、加工体の全面へのＳｉＯ２膜を形成した後に、所定のパターン形状を有するマスクを用いたエッチングを行う。すなわち、第１半導体膜１０ｆと発光膜３０ｆとが除去された領域（第１溝１５ｔ）において、ＳｉＯ２膜を残し、その領域を除く領域においてＳｉＯ２膜が除去される。そして、第１半導体膜１０ｆ（第１半導体層１０）の上面が露出する。
【００８１】
図６に表したように、第１半導体膜１０ｆ（第１半導体層１０）の上面の上、及びに、絶縁層６０の上に、第１電極４０を形成する（ステップＳ１４０）。
【００８２】
例えば、図７（ｃ）に表したように、加工体の上面の全体に、第１電極４０となるＡｇ膜を形成する。Ａｇ膜の厚さは、例えば、１００ｎｍ以上４００ｎｍ以下である。さらに、Ａｇ膜の上に、第１中間導電層７１となる金属膜を形成する。この金属膜には、例えばＴｉまたはＴｉ合金が用いられる。この金属膜の厚さは、例えば１０ｎｍ以上２００ｎｍ以下である。第１中間導電層７１は、バリアメタルとして機能する。
【００８３】
図６に表したように、第１電極４０に導電性の支持基板７０を接合する（ステップＳ１５０）。
【００８４】
例えば、支持基板７０として、主面に第２中間導電層７２（例えばＡｕＳｎ層）が設けられたシリコン基板を準備する。
【００８５】
図７（ｄ）に表したように、第１中間導電層７１と第２中間導電層７２とを互いに対向させて、第１電極４０と支持基板７０とを配置する。そして、第１中間導電層７１と第２中間導電層７２とを接触させて加熱し、第１電極４０と支持基板７０とを接合する。
【００８６】
図６及び図７（ｅ）に表したように、成長用基板５を除去する（ステップＳ１６０）。この除去は、例えば、研削及びエッチングの少なくともいずれかの処理により行われる。
【００８７】
図６及び図７（ｆ）に表したように、第２半導体膜２０ｆを分断し絶縁層６０に到達する第２溝２０ｔを形成する（ステップＳ１７０）。第２溝２０ｔは、順テーパ状に形成することが好ましい。
【００８８】
図７（ｇ）に表したように、この例では、第３半導体膜２３ｆの表面に、凹凸２３ｐを形成する。この凹凸２３ｐの形成は、例えば、ＫＯＨなどを用いたウエット処理、または、任意のドライエッチング処理などを用いることができる。
【００８９】
図６及び図７（ｈ）に表したように、第２溝２０ｔ内において露出する第２半導体膜２０ｆの側面（第１側面ｓ１及び第２側面ｓ２）上に、第２電極５０を形成する（ステップＳ１８０）。この例では、第２電極５０は、第３半導体層２３の側面の上にもさらに設けられる。  
これにより、半導体発光素子１１１が得られる。
【００９０】
なお、上記のステップＳ１１０〜Ｓ１８０の順番は、技術的に可能な範囲で入れ替えることができる。ステップＳ１１０〜Ｓ１８０の少なくとも２つは、技術的に可能な範囲で同時に実施しても良い。
【００９１】
本実施形態に係る半導体発光素子の製造方法によれば、結晶性の劣化やクラックが抑制でき、高品質の半導体発光素子の製造方法が提供できる。
【００９２】
本製造方法において、第２電極５０の形成（ステップＳ１８０）は、第２電極５０の一部が絶縁層６０に接するように第２電極５０を形成することを含む。
【００９３】
また、本製造方法においては、成長用基板５にはシリコン基板を用いることができ、このとき、第１半導体膜１０ｆ、第２半導体膜２０ｆ及び発光膜３０ｆは、窒化物半導体を含む。このように、熱膨張係数の差異が大きい材料を用いる際に、本実施形態を適用することで、結晶性の劣化やクラックがより効果的に抑制できる。
【００９４】
上記のように、本製造方法は、成長用基板５を除去した後に第３半導体膜２３ｆの表面に凹凸２３ｐを形成することをさらに実施することを含む。この第３半導体膜２３ｆは、積層体１６に含まれる。第３半導体膜２３ｆは、成長用基板５と第２半導体膜２０ｆとの間に設けられる。第３半導体膜２３ｆの不純物濃度は、第２半導体膜２０ｆの不純物濃度よりも低い。
【００９５】
上記の第１溝１５ｔは、第１半導体膜１０ｆ及び発光膜３０ｆを格子状に分断する。例えば、図２に例示した第３領域４３の格子状の形状に沿って、第１溝１５ｔを形成する。これにより、積層半導体層１５は、複数の領域に格子状に分断され、積層半導体層１５の１つの領域のサイズは小さくできる。
【００９６】
第１半導体膜１０ｆの主面に対して平行な平面（Ｘ−Ｙ平面）に投影したときに、第２溝２０ｔは、第１溝１５ｔに沿う。これにより、第１半導体膜１０ｆ及び発光膜３０ｆが分断される場所に対応して、第２半導体膜２０ｆが分断される。
【００９７】
（第３の実施形態）  
図８は、第３の実施形態に係る半導体発光素子の構成を例示する模式的断面図である。  図８は、図２のＡ１−Ａ２線断面に相当する断面図である。  
図８に表したように、本実施形態に係る半導体発光素子１１２においては、第３半導体層２３が設けられていない。そして、第２半導体層２０は、第２半導体層２０の上面２０ｕに設けられた凹凸２０ｐを有する。これ以外は、半導体発光素子１１０と同様とすることができるので説明を省略する。
【００９８】
第２半導体層２０に設けられる凹凸２０ｐの深さは、発光層３０から放出される光のピーク波長の０．８倍以上５倍以下である。凹凸２０ｐにより、高い光取り出し効率が得られる。
【００９９】
なお、図３に関して説明した下地層２０ｉが、第２導電形（例えばｎ形）の不純物を含む場合は、下地層２０ｉの少なくとも一部は、第２半導体層２０に含まれると見なしても良い。また、積層中間層２２ｓが、第２導電形の不純物を含む場合は、積層中間層２２ｓの少なくとも一部は、第２半導体層２０に含まれると見なしても良い。
【０１００】
半導体発光素子１１２によっても、結晶性の劣化やクラックが抑制でき、高品質の半導体発光素子を提供できる。
【０１０１】
上記の半導体発光素子１１０〜１１２においては、図２に例示したように、積層半導体層１５は、４×４の１６個の領域に分断されている。しかしながら、実施形態において、積層半導体層１５の分断の数は、任意である。
【０１０２】
図９（ａ）〜図９（ｅ）は、実施形態に係る半導体発光素子の構成を例示する模式的平面図である。  
これらの図は、積層半導体層１５の分断状態の例（すなわち、第１領域４１、第２領域４２及び第３領域４３のパターンの例）を示している。
【０１０３】
図９（ａ）に表したように、実施形態に係る半導体発光素子１１０ａにおいては、第３領域４３は、矩形の輪郭の形状を有している。素子の平面形状の中央部に第１領域４１が設けられ、素子の周辺部分に第２領域４２が設けられ、その間に第３領域４３が配置される。この例では、積層半導体層１５は、２つの領域に分断されている。
【０１０４】
図９（ｂ）に表したように、実施形態に係る半導体発光素子１１０ｂにおいては、第３領域４３は、矩形の輪郭と、矩形の２つの対向する辺を結ぶ線分と、を有する。この例では、積層半導体層１５は、３つの領域に分断されている。
【０１０５】
図９（ｃ）に表したように、実施形態に係る半導体発光素子１１０ｃにおいては、積層半導体層１５は、４つの領域に分断されている。半導体発光素子１１０ｂ及び１１０ｃにおいては、第３領域４３は、１つの方向（例えばＹ軸方向など）に沿った線分の領域を有している。
【０１０６】
図９（ｄ）に表したように、実施形態に係る半導体発光素子１１０ｄにおいては、積層半導体層１５は、２０個の領域に分断されている。この例では、第３領域４３は、２つの直交する方向（例えばＸ軸方向及びＹ軸方向）の格子状の形状を有している。また、この例のように、第３領域４３のＹ軸方向に延在する線分のＸ軸方向に沿うピッチは、第３領域４３のＸ軸方向に延在する線分のＹ軸方向に沿うピッチとは異なっても良い。  
図９（ｅ）に表したように、実施形態に係る半導体発光素子１１０ｅにおいては、第３領域４３は、六角形の輪郭の一部の形状を有している。第３領域４３の形状は、例えば、半導体層の結晶方位に応じた形状を有していても良い。これにより、より安定した特性が得られる。
【０１０７】
半導体発光素子１１０ａ〜１１０ｃにおいては、第３領域４３は、素子の端面に到達していない。半導体発光素子１１０ｄ及び１１０ｅにおいては、第３領域４３は、素子の端面に到達している。
【０１０８】
このように、実施形態において、第１領域４１、第２領域４２及び第３領域４３のパターンは任意である。すなわち、積層半導体層１５の分断状態は任意である。絶縁層６０は、第３領域４３に沿って設けられており、絶縁層６０のパターンも任意である。そして、第２電極５０も第３領域４３に沿って設けられており、第２電極５０のパターンも任意である。
【０１０９】
実施形態において、分断する線の形状、方向及び数によって、第２電極５０は任意の構成及び配置を有することができる。第２電極５０は、半導体発光素子の端面に達することが望ましい。ただし、第２電極５０は、半導体発光素子の平面形状の内部において閉じている線や矩形、その他任意の形状を有することができる。
【０１１０】
図１０は、実施形態に係る半導体発光素子の構成を例示する模式的断面図である。  
図１０は、図２のＡ１−Ａ２線断面に相当する断面図である。  
図１０に表したように、実施形態に係る半導体発光素子１１３においては、第２電極５０は、絶縁層６０の上に設けられた第７部分ｐ７と、第５部分ｐ５の第６部分ｐ６に対向する第１側面ｓ１に接する第８部分ｐ８と、第６部分ｐ６の第５部分ｐ５に対向する第２側面ｓ２に接する第９部分ｐ９と、の他に、第２半導体層２０の一部の上を覆う部分ｑ１及び部分ｑ２をさらに有する。
【０１１１】
この例では、部分ｑ１は、第２半導体層２０の第５部分ｐ５の一部を覆う。部分ｑ２は、第２半導体層２０の第６部分ｐ６の一部を覆う。具体的には、部分ｑ１は、第５部分ｐ５の上に設けられた第３半導体層２３の第１０部分ｐ１０の一部を覆う。部分ｑ２は、第６部分ｐ６の上に設けられた第３半導体層２３の第１１部分ｐ１１の一部を覆う。これ以外は、半導体発光素子１１０と同様とすることができるので説明を省略する。
【０１１２】
このように、第２電極５０は、第２半導体層２０の側面に加えて、第２半導体層２０の上面の一部の上にさらに設けられても良い。  
半導体発光素子１１３においても、結晶性の劣化やクラックが抑制でき、高品質の半導体発光素子を提供できる。
【０１１３】
半導体発光素子において、積層半導体層は異種基板上にヘテロエピタキシャル成長によって形成される。積層半導体層は単結晶性である。このため、積層半導体層において、応力が蓄積されクラックが発生し易い。積層半導体層にクラックが発生すると、ｐｎ接合を介さない電流経路が生じるため、効率が低下し、素子寿命が短くなる。さらに、積層半導体層を部分的に除去したり、表面に凹凸加工したりすると、残留応力を持った積層半導体層中の応力状態や応力耐性が不均一となる。このため、このような加工を行うと、クラックがさらに発生し易くなる。
【０１１４】
実施形態においては、素子内部において積層半導体層を分断する溝を形成する。これにより、残留応力を緩和し、クラックの発生を抑制できる。形成した溝の壁面に、導電層を形成することで第２電極５０を形成する。溝の側面で、第２電極５０と第２半導体層２０とのオーミック接触を形成する。これにより、発光素子面内の電流拡散を促進する。
【０１１５】
さらに、第２電極５０には、反射率の高いＡｌを用いることで発光層３０からの光を反射し、凹凸加工を施した光取り出し面へ光を効率的に導くこともできる。実施形態によれば、応力緩和構造を含む高効率な半導体発光素子が提供できる。
【０１１６】
実施形態によれば、高品質の半導体発光素子及びその製造方法が提供できる。
【０１１７】
なお、本明細書において「窒化物半導体」とは、ＢｘＩｎｙＡｌｚＧａ１−ｘ−ｙ−ｚＮ（０≦ｘ≦１，０≦ｙ≦１，０≦ｚ≦１，ｘ＋ｙ＋ｚ≦１）なる化学式において組成比ｘ、ｙ及びｚをそれぞれの範囲内で変化させた全ての組成の半導体を含むものとする。またさらに、上記化学式において、Ｎ（窒素）以外のＶ族元素もさらに含むもの、導電形などの各種の物性を制御するために添加される各種の元素をさらに含むもの、及び、意図せずに含まれる各種の元素をさらに含むものも、「窒化物半導体」に含まれるものとする。
【０１１８】
なお、本願明細書において、「垂直」及び「平行」は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれは良い。
【０１１９】
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、半導体発光素子に含まれる第１半導体層、第２半導体層、第３半導体層、発光層、第１電極、第２電極、支持基板、第１中間導電層、第２中間導電層及び成長用基板などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
【０１２０】
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
【０１２１】
その他、本発明の実施の形態として上述した半導体発光素子及びその製造方法を基にして、当業者が適宜設計変更して実施し得る全ての半導体発光素子及びその製造方法の製造方法も、本発明の要旨を包含する限り、本発明の範囲に属する。
【０１２２】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【０１２３】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１２４】
５…成長用基板、  １０…第１半導体層、  １０ｆ…第１半導体膜、  １５…積層半導体層、  １５ｔ…第１溝、  １６…積層体、  ２０…第２半導体層、  ２０ｆ…第２半導体膜、  ２０ｉ…下地層、  ２０ｐ…凹凸、  ２０ｔ…第２溝、  ２０ｕ…上面、  ２１…第１層、  ２２…第２層、  ２２ｓ…積層中間層、  ２３…第３半導体層、  ２３ｆ…第３半導体膜、  ２３ｐ…凹凸、  ２４…ＡｌＧａＮ層、  ２５…ＡｌＮ層、  ３０…発光層、  ３０ｆ…発光膜、  ３１…障壁層、  ３２…井戸層、  ４０…第１電極、  ４１…第１領域、  ４２…第２領域、  ４３…第３領域、  ５０…第２電極、  ５０ｌ…下面、  ５５…パッド部、  ６０…絶縁層、  ６０ｄ…凹部、  ６０ｌ…下面、  ６０ｕ…上面、  ７０…支持基板、  ７１…第１中間導電層、  ７２…第２中間導電層、  １１０、１１０ａ〜１１０ｄ、１１１〜１１３…半導体発光素子、  １３０、１４０…窒化物半導体ウェーハ、  ＢＬ…障壁層、  ＩＦ１、ＩＦ２…界面、  ＷＬ…井戸層、  ｐ１〜ｐ１１…第１〜第１１部分、  ｑ１、ｑ２…部分、  ｓ１…第１側面、  ｓ２…第２側面
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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