(57)【特許請求の範囲】
【請求項１】
トランジスタ素子が形成され、一方表面に第１端子が配置された第１半導体チップと、
ダイオード素子が形成され、一方表面に第２端子が配置された第２半導体チップと、
前記第１半導体チップおよび前記第２半導体チップの各他方表面に接着された一方表面を有し、前記第１半導体チップおよび前記第２半導体チップよりも厚い支持基板と、
前記支持基板の前記一方表面に形成され、前記第１半導体チップおよび前記第２半導体チップの互いに対向する一対の側面にそれぞれ連続する一対の側面を有し、前記支持基板の前記一方表面から前記支持基板の厚さ途中まで掘り込んだ分離溝とを含み、
前記第１半導体チップの前記他方表面側には、前記トランジスタ素子の第１主電極および制御電極が配置されている、半導体装置。
【請求項２】
前記第２半導体チップの前記他方表面側には、前記ダイオード素子の第１主電極が配置されている、請求項１記載の半導体装置。
【請求項３】
前記第１半導体チップを構成する半導体基板は、
第１導電型の半導体層と、
前記半導体層に形成された第２導電型の第１半導体領域と、
前記第１半導体領域に形成された第１導電型の第２半導体領域とを含み、
前記トランジスタ素子の第１主電極は、前記第１半導体領域および前記第２半導体領域を跨るように形成されている、請求項１または２に記載の半導体装置。
【請求項４】
前記第１端子は、前記トランジスタ素子の第１主電極用の端子と、前記制御電極用の端子とを含み、
前記半導体基板を貫通する複数の貫通孔が形成され、
前記トランジスタ素子の第１主電極は、対応する前記貫通孔内に設けられた中継電極を介して前記第１主電極用の端子と電気的に接続され、前記制御電極は、対応する前記貫通孔内に設けられた中継電極を介して前記制御電極用の端子と電気的に接続されている、請求項３記載の半導体装置。
【請求項５】
前記支持基板内に形成され、前記第１半導体チップと前記第２半導体チップとを電気的に接続する配線をさらに含む、請求項１〜４のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体チップおよびそれを支持する支持基板を含む半導体装置に関する。
【背景技術】
【０００２】
特許文献１に開示された半導体装置は、半導体基板（半導体チップ）と、半導体基板の表面に接着された支持基板と、半導体基板の裏面側に配置された外部接続電極とを含む。半導体基板の表面側に回路素子が作り込まれている。回路素子と外部接続電極とは、半導体基板を貫通する導電部によって電気的に接続されている。この半導体装置の製造工程は、半導体基板の表面に支持基板を接着する工程と、半導体基板に貫通孔を形成する工程と、貫通孔に導電部を配置し、半導体基板の裏面に外部接続電極を配置する工程と、支持基板および半導体基板を一括して切断して個別の半導体装置を切り出す工程とを含む。これにより、いわゆるチップサイズパッケージの形態を有する半導体装置が得られる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−４５３２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
チップサイズパッケージの半導体装置は、側面において半導体基板の切断面が露出している。そのため、実装基板上にチップサイズパッケージの半導体装置を複数個配置するときには、装置間の短絡が生じないように、実装時の位置ずれ等を考慮して、隣接する半導体装置間の間隔を充分にとる必要がある。そのため、実装密度を充分に高めることができない場合がある。
【０００５】
一方、半導体ウエハ上に複数のトランジスタ素子が作り込まれるとき、バイポーラ素子であれば半導体ウエハが共通のコレクタとなり、ユニポーラ素子であれば半導体ウエハが共通のドレインとなる。したがって、複数のトランジスタ素子を含む領域で半導体ウエハを切り出すことによって、当該複数のトランジスタを高密度に配置できる。
ところが、複数のトランジスタ素子を含む電子回路において、コレクタ同士の接続やドレイン同士の接続が望まれる例は少ない。実際には、複数のトランジスタのエミッタ同士またはソース同士の接続や、複数のトランジスタのベース−コレクタまたはゲート−ドレインの接続などが必要となる例が多い。したがって、半導体ウエハ上に作り込まれた複数のトランジスタ素子を分離せずに半導体装置を構成しても、汎用性に乏しい。よって、現実には、半導体ウエハに作り込まれた複数のトランジスタ素子は個別の半導体チップに分離し、自由な接続の余地を残す必要がある。トランジスタ素子以外にも、ダイオード素子その他の半導体機能素子においては、同様な課題がある。
【０００６】
そこで、この発明は、個別の半導体機能素子の汎用性を損なうことなく高密度実装を実現できる半導体装置を提供する。
【課題を解決するための手段】
【０００７】
この発明の半導体装置は、トランジスタ素子が形成され、一方表面に第１端子が配置された第１半導体チップと、ダイオード素子が形成され、一方表面に第２端子が配置された第２半導体チップと、前記第１半導体チップおよび前記第２半導体チップの各他方表面に接着された一方表面を有し、前記第１半導体チップおよび前記第２半導体チップよりも厚い支持基板と、前記支持基板の前記一方表面に形成され、前記第１半導体チップおよび前記第２半導体チップの互いに対向する一対の側面にそれぞれ連続する一対の側面を有し、前記支持基板の前記一方表面から前記支持基板の厚さ途中まで掘り込んだ分離溝とを含み、前記第１半導体チップの前記他方表面側には、前記トランジスタ素子の第１主電極および制御電極が配置されている（請求項１）。
【０００８】
この構成によれば、第１および第２半導体チップは、ともに支持基板に支持されている。第１および第２半導体チップは、支持基板とは反対側の表面に第１端子および第２端子をそれぞれ有している。したがって、この半導体装置は、第１端子および第２端子を実装配線基板に対向させて、この実装配線基板にフリップチップ接続することができる。
支持基板において、第１および第２半導体チップを担持している表面には、第１および第２半導体チップの互いに対向する一対の側面にそれぞれ連続する一対の側面を有する分離溝が形成されている。この分離溝は、たとえば、第１および第２半導体チップを共通の半導体基板（半導体ウエハ）から切り出すダイシング工程において形成される。より具体的には、支持基板上に半導体基板を支持した状態で、半導体基板をダイシングブレードでダイシングすることによって、第１および第２半導体チップを分離できる。その際、支持基板の厚さ途中までダイシングブレードが達するようにすることにより、前記分離溝が形成される。よって、第１および第２半導体チップは、分離溝の幅（具体的にはダイシングブレードの幅）の距離だけ離れて対向した状態で、支持基板上に担持されている。したがって、第１および第２半導体チップは、微小距離で、互いに確実に分離された状態で、支持基板上に支持されている。これにより、第１および第２半導体チップは、分離された個別の素子でありながら、極めて近接した状態で実装配線基板上に実装することができる。これにより、第１および第２半導体チップに含まれる回路素子（半導体機能素子）の高密度実装が実現される。
【０００９】
前記半導体装置は、前記第１および第２半導体チップの側面が樹脂封止されていないチップサイズパッケージの形態を有していることが好ましい。より具体的には、前記第１および第２半導体チップの互いに対向する側面を封止する樹脂が設けられていなくてもよい。
この発明の一実施形態では、前記第２半導体チップの前記他方表面側には、前記ダイオード素子の第１主電極が配置されている（請求項２）。
この発明の一実施形態では、前記第１半導体チップを構成する半導体基板は、第１導電型の半導体層と、前記半導体層に形成された第２導電型の第１半導体領域と、前記第１半導体領域に形成された第１導電型の第２半導体領域とを含み、前記トランジスタ素子の第１主電極は、前記第１半導体領域および前記第２半導体領域を跨るように形成されている（請求項３）。
この発明の一実施形態では、前記第１端子は、前記トランジスタ素子の第１主電極用の端子と、前記制御電極用の端子とを含み、前記半導体基板を貫通する複数の貫通孔が形成され、前記トランジスタ素子の第１主電極は、対応する前記貫通孔内に設けられた中継電極を介して前記第１主電極用の端子と電気的に接続され、前記制御電極は、対応する前記貫通孔内に設けられた中継電極を介して前記制御電極用の端子と電気的に接続されている（請求項４）。
この発明の一実施形態では、前記半導体装置は、前記支持基板内に形成され、前記第１半導体チップと前記第２半導体チップとを電気的に接続する配線をさらに含む（請求項５）。
【００１０】
この構成によれば、支持基板内の配線によって、第１および第２半導体チップを互いに電気的に接続することができる。支持基板内の配線は、第１および第２半導体チップを製造するときに用いられる半導体ウエハの構造とは無関係に設計できるから、第１および第２半導体チップ間の自由な接続が可能になる。より具体的には、第１および第２半導体チップ内にコレクタ、エミッタおよびベースを有するトランジスタ素子がそれぞれ形成されている場合に、コレクタ同士の接続のみならず、エミッタ同士、コレクタ−エミッタ、コレクタ−ベースなどといった接続が可能になる。同様に、第１および第２半導体チップ内にドレイン、ソースおよびゲートを有するトランジスタ素子がそれぞれ形成されている場合に、ドレイン同士の接続のみならず、ソース同士、ドレイン−ソース、ドレイン−ベースなどといった接続が可能になる。
【図面の簡単な説明】
【００１２】
【図１】図１は、本発明の一実施形態に係る半導体装置の図解的な斜視図である。
【図２】図２は、図１の切断面線II−IIにおける断面図である。
【図３】図３は、図２の切断面線III−IIIにおける断面図である。
【図４】図４は、半導体装置を実装配線基板に実装する途中の状態を示す図解的な斜視図である。
【図５】図５は、図２におけるトランジスタ素子とダイオード素子との接続関係を示す電気回路図である。
【図６Ａ】図６Ａは、図２に示す半導体装置の製造方法を示す図解的な断面図である。
【図６Ｂ】図６Ｂは、図６Ａの次の工程を示す図解的な断面図である。
【図６Ｃ】図６Ｃは、図６Ｂの次の工程を示す図解的な断面図である。
【図６Ｄ】図６Ｄは、図６Ｃの次の工程を示す図解的な断面図である。
【図６Ｅ】図６Ｅは、図６Ｄの次の工程を示す図解的な断面図である。
【図６Ｆ】図６Ｆは、図６Ｅの次の工程を示す図解的な断面図である。
【図７Ａ】図７Ａは、図６Ｆで得られた半製品の図解的な斜視図であって、図６Ｆの次の工程を示す図である。
【図７Ｂ】図７Ｂは、図７Ａの次の工程を示す図解的な斜視図である。
【図７Ｃ】図７Ｃは、図７Ｂの次の工程を示す図解的な斜視図である。
【図８】図８は、本発明の別の実施形態に係るロードスイッチを構成する半導体装置の図解的な斜視図である。
【図９】図９は、図８のロードスイッチの電気的構成を示す電気回路図である。
【図１０】図１０は、本発明のさらに別の実施形態に係るミューティングユニットの電気的構成を示す電気回路図である。
【図１１】図１１は、本発明のさらに別の実施形態に係る充電制御スイッチの電気的構成を示す電気回路図である。
【発明を実施するための形態】
【００１３】
以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係る半導体装置の図解的な斜視図である。図２は、図１の切断面線II−IIにおける断面図である。図３は、図２の切断面線III−IIIにおける断面図である。
この半導体装置１は、複数の半導体機能素子を含んでいて、図１〜図３の構成は、半導体機能素子として、トランジスタ素子７１とダイオード素子７２とを含んでいる。
【００１４】
図１を参照して、半導体装置１全体は、略直方体状である。半導体装置１は、半導体基板２と、支持基板３と、端子４とを主に含んでいる。
半導体基板２は、たとえばシリコン（Ｓｉ）からなる。支持基板３は、たとえばガラスからなる。端子４は、たとえば半田からなるバンプである。
半導体基板２は、一方表面をなす裏面２Ａと、他方表面をなす表面２Ｂとを有している。支持基板３は、一方表面をなす裏面３Ａと、他方表面をなす表面３Ｂとを有している。半導体基板２の裏面２Ａが、図１における半導体装置１の上面をなしている。半導体基板２の表面２Ｂが支持基板３の裏面３Ａに接着されている。支持基板３の表面３Ｂが、図１における半導体装置１の下面をなしている。
【００１５】
半導体装置１において、支持基板３の裏面３Ａには、分離溝５が形成されている。分離溝５は、半導体基板２の裏面２Ａから掘り込まれ、半導体基板２を切断し、支持基板３の裏面３Ａから支持基板３の厚さ途中まで到達している。分離溝５は、その深さ方向に対して直交する方向に沿って直線状に延びて半導体装置１を貫通している。
分離溝５によって、半導体基板２と、支持基板３の一部とは、図１の姿勢を基準として、分離溝５より右側のトランジスタ領域Ａと、分離溝５より左側のダイオード領域Ｂとに分離されている。トランジスタ領域Ａにトランジスタ素子７１が形成され、ダイオード領域Ｂにダイオード素子７２が形成されている。
【００１６】
トランジスタ領域Ａにおける半導体基板２の裏面２Ａは、たとえば略矩形状であり、その四隅の近傍には、端子４が１つずつ裏面２Ａから突出するように設けられている。つまり、トランジスタ領域Ａにおける裏面２Ａには、合計で４つの端子４が設けられている。４つの端子４のうち、図１における左奥の端子４は、後述するゲート電極２０（図２参照）に接続されたゲート端子４（Ｇ）であり、図１における右側２つの端子４は、後述するドレイン電極２２（図２参照）に接続されたドレイン端子４（Ｄ）であり、図１における左手前の端子４は、後述するソース電極２１（図２参照）に接続されたソース端子４（Ｓ）である。
【００１７】
ダイオード領域Ｂにおける半導体基板２の裏面２Ａは、たとえば、トランジスタ領域Ａにおける裏面２Ａより面積が小さく細長い略長方形状である。ダイオード領域Ｂにおける裏面２Ａにおいて、その長手方向における両端には、端子４が１つずつ裏面２Ａから突出するように設けられている。つまり、ダイオード領域Ｂにおける裏面２Ａには、合計で２つの端子４が分離溝５に沿って設けられている。２つの端子４のうち、図１における手前の端子４は、後述するアノード電極４０（図３参照）に接続されたアノード端子４（Ａ）であり、図１における奥の端子４は、後述するカソード電極４１（図３参照）に接続されたカソード端子４（Ｋ）である。
【００１８】
図２では、半導体装置１の上下の向きが図１と逆になっている。また、説明の便宜上、支持基板３を実際よりも薄く示している。
図２を参照して、半導体装置１は、半導体基板２、支持基板３および端子４の他に、酸化膜６と、保護層７と、接着層８と、裏側絶縁層９とを備えている。
酸化膜６は、酸化シリコン（ＳｉＯ２）などからなり、半導体基板２の表面２Ｂを被覆している。保護層７は、窒化シリコン（ＳｉＮ）などからなり、酸化膜６上に形成されている。接着層８は、保護層７上に形成されている。接着層８上に支持基板３が配置されることによって、接着層８は、保護層７側の半導体基板２と支持基板３とを接着させている。裏側絶縁層９は、半導体基板２の裏面２Ａ上に形成されている。なお、図１では、酸化膜６、保護層７、接着層８および裏側絶縁層９の図示を省略している。
【００１９】
半導体基板２は、トランジスタ領域Ａおよびダイオード領域Ｂのいずれにおいても、ｎ＋型半導体層１０と、これに積層されたｎ−型半導体層１１とを備えている。ｎ＋型半導体層１０の裏面が半導体基板２の裏面２Ａをなしている。ｎ−型半導体層１１の表面が半導体基板２の表面２Ｂをなしている。
半導体基板２は、トランジスタ領域Ａにおいて、ｐ型半導体層１２と、ｎ型半導体層１３とを備えている。ｐ型半導体層１２は、ｎ−型半導体層１１の表層部に形成されている。ｎ型半導体層１３は、ｐ型半導体層１２の表層部に形成されている。ｐ型半導体層１２、ｎ型半導体層１３およびｎ−型半導体層１１のそれぞれの表面は、面一となっていて、半導体基板２の表面２Ｂをなしている。
【００２０】
トランジスタ領域Ａにおける半導体基板２には、ｐ型半導体層１２およびｎ型半導体層１３を避けた位置に、貫通孔１４，１５が形成されている。貫通孔１４，１５は、たとえば、断面が円形状であって、半導体基板２を、その厚さ方向に貫通した円筒形状を有している。
半導体基板２は、ダイオード領域Ｂにおいて、ｐ型半導体層１６を備えている。ｐ型半導体層１６は、ｎ−型半導体層１１の表層部に形成されている。ｐ型半導体層１６およびｎ−型半導体層１１のそれぞれの表面は、面一となっていて、半導体基板２の表面２Ｂをなしている。
【００２１】
ダイオード領域Ｂにおける半導体基板２には、ｐ型半導体層１６を避けた位置に、貫通孔１７が形成されている（図３参照）。貫通孔１７は、たとえば、断面が円形状であって、半導体基板２を、その厚さ方向に貫通した円筒形状を有している。
また、半導体装置１は、トランジスタ領域Ａにおいて、ゲート電極２０と、ソース電極２１と、ドレイン電極２２と、側壁絶縁膜２３，２４と、中継電極２５，２６と、裏側絶縁膜２７，２８と、外部電極２９，３０とを備えている。
【００２２】
ゲート電極２０は、アルミニウム（Ａｌ）などからなる。ゲート電極２０は、貫通孔１４、ｎ−型半導体層１１およびｐ型半導体層１２に跨るように、酸化膜６上に形成されている。ゲート電極２０は、酸化膜６と保護層７とに挟まれている。
ソース電極２１は、Ａｌなどからなる。ソース電極２１は、貫通孔１５、ｎ−型半導体層１１、ｐ型半導体層１２およびｎ型半導体層１３に跨るように、酸化膜６上に形成されている。ソース電極２１は、酸化膜６と保護層７とに挟まれている。酸化膜６において、ｐ型半導体層１２およびｎ型半導体層１３の両方に跨る部分の一部に、開口３１が形成されており、ソース電極２１は、開口３１を介して、ｐ型半導体層１２およびｎ型半導体層１３の両方に接続されている。
【００２３】
ドレイン電極２２は、Ａｌなどからなる。ドレイン電極２２は、ｎ＋型半導体層１０の裏面に形成されていて、ｎ＋型半導体層１０に接続されている。ドレイン電極２２は、ｎ＋型半導体層１０と裏側絶縁層９とに挟まれている。裏側絶縁層９においてドレイン電極２２に対向する部分には、裏側絶縁層９を貫通する開口３２が形成されている。開口３２は、図２では１つしか表われていないが、実際には、前述したドレイン端子４（Ｄ）の数（図１参照）に対応して全部で２つ形成されている。各ドレイン端子４（Ｄ）は、対応する開口３２を介してドレイン電極２２に接続されている。これにより、トランジスタ領域Ａでは、各ドレイン端子４（Ｄ）と、ドレイン電極２２と、ｎ＋型半導体層１０と、ｎ−型半導体層１１とが電気的に接続されている。
【００２４】
側壁絶縁膜２３は、ＳｉＯ２などからなる。側壁絶縁膜２３は、半導体基板２において貫通孔１４を区画する内面全域（つまり、貫通孔１４の円周面）に形成されていて、円筒状をなしている。酸化膜６において貫通孔１４に一致する部分には、貫通孔１４の断面よりやや小さい円形状の開口３３が形成されており、側壁絶縁膜２３は、開口３３を取り囲んだ状態で、酸化膜６に接続されている。
【００２５】
側壁絶縁膜２４は、ＳｉＯ２などからなる。側壁絶縁膜２４は、半導体基板２において貫通孔１５を区画する内面全域（貫通孔１５の円周面）に形成されていて、円筒状をなしている。酸化膜６において貫通孔１５に一致する部分には、貫通孔１５の断面よりやや小さい円形状の開口３４が形成されており、側壁絶縁膜２４は、開口３４を取り囲んだ状態で、酸化膜６に接続されている。
【００２６】
中継電極２５は、チタン（Ｔｉ）や、チタンと銅との合金などからなる。中継電極２５は、側壁絶縁膜２３の内周面（半導体基板２に接しない円周面）の全域に形成されていて、貫通孔１４に沿って延びる円筒状である。酸化膜６の開口３３には、ゲート電極２０の一部が入り込んでいて、中継電極２５は、開口３３においてゲート電極２０に接続されている。
【００２７】
中継電極２６も、中継電極２５と同じ材料からなる。中継電極２６は、側壁絶縁膜２４の内周面（半導体基板２に接しない円周面）の全域に形成されていて、貫通孔１５に沿って延びる円筒状である。酸化膜６の開口３４には、ソース電極２１の一部が入り込んでいて、中継電極２６は、開口３４においてソース電極２１に接続されている。
裏側絶縁膜２７は、ＳｉＯ２などからなる。裏側絶縁膜２７は、半導体基板の裏面２Ａ（ｎ＋型半導体層１０の裏面）上に形成されていて、貫通孔１４を取り囲んでいる。裏側絶縁膜２７は、貫通孔１４内の側壁絶縁膜２３に接続されている。
【００２８】
裏側絶縁膜２８は、ＳｉＯ２などからなる。裏側絶縁膜２８は、半導体基板の裏面２Ａ上に形成されていて、貫通孔１５を取り囲んでいる。裏側絶縁膜２８は、貫通孔１５内の側壁絶縁膜２４に接続されている。
外部電極２９，３０は、中継電極２５，２６と同じ材料からなる。
外部電極２９は、裏側絶縁膜２７上に形成されていて、貫通孔１４を取り囲んでいる。外部電極２９は、貫通孔１４内の中継電極２５に接続されている。外部電極２９は、裏側絶縁膜２７と裏側絶縁層９とに挟まれている。裏側絶縁層９において外部電極２９に対向する部分には、裏側絶縁層９を貫通する開口３５が形成されている。前述したゲート端子４（Ｇ）は、開口３５を介して外部電極２９に接続されている。これにより、ゲート端子４（Ｇ）と、外部電極２９と、中継電極２５と、ゲート電極２０とが電気的に接続されている。
【００２９】
外部電極３０は、裏側絶縁膜２８上に形成されていて、貫通孔１５を取り囲んでいる。外部電極３０は、貫通孔１５内の中継電極２６に接続されている。外部電極３０は、裏側絶縁膜２８と裏側絶縁層９とに挟まれている。裏側絶縁層９において外部電極３０に一致する部分には、裏側絶縁層９を貫通する開口３６が形成されている。前述したソース端子４（Ｓ）は、開口３６を介して外部電極３０に接続されている。これにより、ソース端子４（Ｓ）と、外部電極３０と、中継電極２６と、ソース電極２１と、ｐ型半導体層１２と、ｎ型半導体層１３とが電気的に接続されている。
【００３０】
裏側絶縁層９の一部は、円筒状の中継電極２５，２６のそれぞれの内側に入り込んでいて、中継電極２５，２６の内部を埋め尽くしている。
以上により、トランジスタ領域Ａにおける半導体基板２には、トランジスタ素子７１が形成されている。半導体基板２においてトランジスタ素子７１が形成された部分は、第１半導体チップ８１とされる。
【００３１】
トランジスタ領域Ａにおける半導体基板２の裏面２Ａは、第１半導体チップ８１の一方表面８１Ａである。厳密には、第１半導体チップ８１には、トランジスタ領域Ａにおける裏側絶縁層９も含まれるので、トランジスタ領域Ａにおける裏面２Ａ上の裏側絶縁層９の外側表面が、一方表面８１Ａである。一方表面８１Ａには、ソース端子４（Ｓ）、ドレイン端子４（Ｄ）およびゲート端子４（Ｇ）という複数の第１端子４が配置されている。
【００３２】
トランジスタ領域Ａにおける半導体基板２の表面２Ｂは、第１半導体チップ８１の他方表面８１Ｂであり、酸化膜６、保護層７および接着層８を介して支持基板３の裏面３Ａに接着されている。
第１半導体チップ８１では、ｎ−型半導体層１１がドレイン領域となり、ｎ型半導体層１３がソース領域となる。そして、たとえば、ソース電極２１（ソース端子４（Ｓ））が接地され、ドレイン電極２２（ドレイン端子４（Ｄ））に正電圧が印加された状態で、ゲート電極２０（ゲート端子４（Ｇ））に閾値以上の電圧が印加される。すると、ゲート電極２０の直下では、ｐ型半導体層１２における酸化膜６との界面近傍のチャネル領域Ｃにチャネルが形成され、このチャネルを介して、ドレイン電極２２からソース電極２１に向けて電流が流れる。
【００３３】
また、図３を参照して、半導体装置１は、ダイオード領域Ｂにおいて、アノード電極４０と、カソード電極４１と、側壁絶縁膜４２と、中継電極４３と、裏側絶縁膜４４と、外部電極４５とを備えている。
アノード電極４０は、Ａｌなどからなる。アノード電極４０は、貫通孔１７およびｐ型半導体層１６に跨るように、酸化膜６上に形成されている。アノード電極４０は、酸化膜６と保護層７とに挟まれている。酸化膜６では、ｐ型半導体層１６に対向する部分に、開口４６が形成されており、アノード電極４０は、開口４６を介して、ｐ型半導体層１６に接続されている。
【００３４】
カソード電極４１は、Ａｌなどからなる。カソード電極４１は、ｎ＋型半導体層１０の裏面に形成されていて、ｎ＋型半導体層１０に接続されている。カソード電極４１は、ｎ＋型半導体層１０と裏側絶縁層９とに挟まれている。裏側絶縁層９においてカソード電極４１に対向する部分には、裏側絶縁層９を貫通する開口４７が形成されている。カソード端子４（Ｋ）は、開口４７を介してカソード電極４１に接続されている。これにより、カソード端子４（Ｋ）と、カソード電極４１と、ｎ＋型半導体層１０と、ｎ−型半導体層１１とが電気的に接続されている。
【００３５】
側壁絶縁膜４２は、ＳｉＯ２などからなる。側壁絶縁膜４２は、半導体基板２において貫通孔１７を区画する内面全域（つまり、貫通孔１７の円周面）に形成されていて、円筒状をなしている。酸化膜６において貫通孔１７に対向する部分には、貫通孔１７の断面よりやや小さい円形状の開口４８が形成されており、側壁絶縁膜４２は、開口４８を取り囲んだ状態で、酸化膜６に接続されている。
【００３６】
中継電極４３は、中継電極２５，２６と同じ材料からなる。中継電極４３は、側壁絶縁膜４２の内周面（半導体基板２に接しない円周面）の全域に形成されていて、貫通孔１７に沿って延びる円筒状である。酸化膜６の開口４８には、アノード電極４０の一部が入り込んでいて、中継電極４３は、開口４８においてアノード電極４０に接続されている。
裏側絶縁膜４４は、ＳｉＯ２などからなる。裏側絶縁膜４４は、半導体基板の裏面２Ａ（ｎ＋型半導体層１０の裏面）上に形成されていて、貫通孔１７を取り囲んでいる。裏側絶縁膜４４は、貫通孔１７内の側壁絶縁膜４２に接続されている。
【００３７】
外部電極４５は、中継電極４３と同じ材料からなる。外部電極４５は、裏側絶縁膜４４上に形成されていて、貫通孔１７を取り囲んでいる。外部電極４５は、貫通孔１７内の中継電極４３に接続されている。外部電極４５は、裏側絶縁膜４４と裏側絶縁層９とに挟まれている。裏側絶縁層９において外部電極４５に対向する部分には、裏側絶縁層９を貫通する開口４９が形成されている。前述したアノード端子４（Ａ）は、開口４９を介して外部電極４５に接続されている。これにより、アノード端子４（Ａ）と、外部電極４５と、中継電極４３と、アノード電極４０と、ｐ型半導体層１６とが電気的に接続されている。
【００３８】
裏側絶縁層９の一部は、円筒状の中継電極４３の内側に入り込んでいて、中継電極４３の内部を埋め尽くしている。
以上により、ダイオード領域Ｂにおける半導体基板２には、アノード電極４０（アノード端子４（Ａ））とカソード電極４１（カソード端子４（Ｋ））との間で電流が流れるダイオード素子７２が形成されている。半導体基板２においてダイオード素子７２が形成された部分は、第２半導体チップ８２とされる。
【００３９】
ダイオード領域Ｂにおける半導体基板２の裏面２Ａは、第２半導体チップ８２の一方表面８２Ａである。厳密には、第２半導体チップ８２には、ダイオード領域Ｂにおける裏側絶縁層９も含まれるので、ダイオード領域Ｂにおける裏面２Ａ上の裏側絶縁層９の外側表面が、一方表面８２Ａである。一方表面８２Ａには、アノード端子４（Ａ）およびカソード端子４（Ｋ）という複数の第２端子４が配置されている。
【００４０】
ダイオード領域Ｂにおける半導体基板２の表面２Ｂは、第２半導体チップ８２の他方表面８２Ｂであり、酸化膜６、保護層７および接着層８を介して支持基板３の裏面３Ａに接着されている。
図２に示すように、分離溝５は、第１半導体チップ８１と第２半導体チップ８２との間に位置している。第１半導体チップ８１および第２半導体チップ８２の互いに対向する一対の側面を側面８１Ｃ，８２Ｃとすると、側面８１Ｃおよび側面８２Ｃは、分離溝５を挟んで平行に延びている。分離溝５は、側面８１Ｃ，８２Ｃにそれぞれ連続する一対の側面５Ａ，５Ｂを有している。側面５Ａが側面８１Ｃに連続し、側面５Ｂが側面８２Ｃに連続している。一対の側面５Ａ，５Ｂは平行に延びている。
【００４１】
図４は、半導体装置を実装配線基板に実装する途中の状態を示す図解的な斜視図である。図５は、図２におけるトランジスタ素子とダイオード素子との接続関係を示す電気回路図である。
図４を参照して、図１〜図３の半導体装置１を実装配線基板５１に実装する手順を説明する。
【００４２】
実装配線基板５１の表面５１Ａには、アノード用端子５２、カソード用端子５３、ゲート用端子５４およびソース用端子５５が１つずつ設けられ、ドレイン用端子５６が２つ設けられている。
アノード用端子５２およびカソード用端子５３は、半導体装置１のアノード端子４（Ａ）およびカソード端子４（Ｋ）と同じ位置関係で配置されている。ゲート用端子５４、ソース用端子５５および２つのドレイン用端子５６は、半導体装置１のゲート端子４（Ｇ）、ソース端子４（Ｓ）および２つのドレイン端子４（Ｄ）と同じ位置関係で配置されている。
【００４３】
アノード用端子５２とソース用端子５５とは、隣り合っており、実装配線基板５１上に形成された中継配線５７を介して互いに接続されている。カソード用端子５３とゲート用端子５４とは、隣り合っており、実装配線基板５１上に形成された中継配線５８を介して互いに接続されている。２つのドレイン用端子５６は、中継配線５９を介して互いに接続されている。
【００４４】
半導体装置１を実装配線基板５１に実装する際、半導体装置１の各端子４を実装配線基板５１の表面５１Ａに対向させつつ、半導体装置１を表面５１Ａに接近させる。そして、アノード端子４（Ａ）がアノード用端子５２上に載り、カソード端子４（Ｋ）がカソード用端子５３上に載り、ゲート端子４（Ｇ）がゲート用端子５４上に載り、ソース端子４（Ｓ）がソース用端子５５上に載り、２つのドレイン端子４（Ｄ）が対応するドレイン用端子５６上に載ると、半導体装置１が実装配線基板５１によって支持される。その後、各端子４を加熱して溶融させると、冷却後の各端子４が半導体装置１と実装配線基板５１とを連結し、実装配線基板５１に対する半導体装置１の実装が完了する。
【００４５】
実装配線基板５１に対する半導体装置１の実装が完了した状態では、アノード端子４（Ａ）と、ソース端子４（Ｓ）とは、アノード用端子５２、中継配線５７およびソース用端子５５を介して電気的に接続されている。また、カソード端子４（Ｋ）と、ゲート端子４（Ｇ）とは、カソード用端子５３、中継配線５８およびゲート用端子５４を介して電気的に接続されている。
【００４６】
つまり、実装配線基板５１に対する半導体装置１の実装が完了した状態では、図５に示すように、半導体装置１内のトランジスタ素子７１とダイオード素子７２とが、アノード端子４（Ａ）およびソース端子４（Ｓ）の間において電気的に接続されているとともに、カソード端子４（Ｋ）およびゲート端子４（Ｇ）の間において電気的に接続されている。ダイオード素子７２は、トランジスタ素子７１のゲートに過電圧が印加されたときにブレークダウンしてトランジスタ素子７１を保護する保護回路を構成している。
【００４７】
図６Ａ〜図６Ｆは、図２に示す半導体装置の製造方法を示す図解的な断面図である。図７Ａ〜図７Ｃは、図６Ｆの次の工程を示す図である。
まず、図６Ａに示すように、公知の方法により、半導体基板２を作製する。半導体基板２において、ｎ−型半導体層１１は、ｎ＋型半導体層１０の表面に半導体層をエピタキシャル成長させることで形成される。
【００４８】
次いで、半導体基板２の表面２Ｂに、酸化膜６を形成し、酸化膜６に、前述した開口３１，３３，３４を形成する。次いで、酸化膜６上にゲート電極２０、ソース電極２１およびアノード電極４０（図３参照）を形成する。
次いで、ＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法によって、酸化膜６上に、ＳｉＮからなる保護層７を形成する。
【００４９】
次いで、保護層７の表面に接着剤をコーティングして、接着層８を形成する。接着層８の厚さは、たとえば約５０μｍである。
次いで、図６Ｂに示すように、保護層７上の接着層８に支持基板３の裏面３Ａを押し付け、接着層８によって、支持基板３の裏面３Ａと、保護層７（半導体基板２の表面２Ｂ）とを接着する。支持基板３の厚さは、たとえば約４００μｍである。
【００５０】
次いで、図６Ｃに示すように、半導体基板２の厚みが、たとえば約１００μｍになるまで、半導体基板２のｎ＋型半導体層１０を、裏面２Ａ側から切削研磨する。この際、半導体基板２に接着された支持基板３が半導体基板２を支持しているので、半導体基板２が折れ曲ることはない。
次いで、レジストパターン（図示せず）をマスクとするドライエッチングにより半導体基板２が裏面２Ａ側から掘り込まれ、図６Ｄに示すように、半導体基板２には、貫通孔１４，１５，１７が形成される（図３も参照）。貫通孔１４，１５，１７の各直径は、たとえば、約５０μｍである。貫通孔１４，１５，１７が形成される際、半導体基板２に接着された支持基板３が半導体基板２を支持しているので、半導体基板２が折れ曲ることはない。また、貫通孔１４，１５，１７は、半導体基板２を貫通しているので、ゲート電極２０が貫通孔１４内に露出され、ソース電極２１が貫通孔１５内に露出され、アノード電極４０が貫通孔１７内に露出される（図３も参照）。なお、図６Ａ〜図６Ｆでは、貫通孔１７は図示されていない。
【００５１】
次いで、たとえば１８０℃の低温条件のＣＶＤ法によって、半導体基板２の裏面２Ａおよび貫通孔１４，１５，１７の円筒状内壁面に、ＳｉＯ２の酸化膜３８を形成する。この酸化膜３８は、貫通孔１４内に露出されたゲート電極２０、貫通孔１５内に露出されたソース電極２１および貫通孔１７内に露出されたアノード電極４０のそれぞれの露出面にも形成される。
【００５２】
次いで、レジストパターン（図示せず）をマスクとするドライエッチングにより、ゲート電極２０、ソース電極２１およびアノード電極４０のそれぞれの前記露出面に形成された酸化膜３８が除去されるとともに、半導体基板２の裏面２Ａの酸化膜３８が選択的に除去される。
これにより、エッチング後に残った酸化膜３８によって、図６Ｅに示すように、貫通孔１４内に側壁絶縁膜２３が形成され、貫通孔１５内に側壁絶縁膜２４が形成され、貫通孔１７内に側壁絶縁膜４２が形成される（図３も参照）。
【００５３】
また、裏面２Ａでは、エッチング後に残った酸化膜３８によって、貫通孔１４の周りに裏側絶縁膜２７が形成され、貫通孔１５の周りに裏側絶縁膜２８が形成され、貫通孔１７の周りに裏側絶縁膜４４が形成される（図３も参照）。裏面２Ａでは、裏側絶縁膜２７、２８および４４以外の酸化膜３８は除去されて存在しない。側壁絶縁膜２３、２４および４２のそれぞれの厚さは、たとえば、約１．０μｍであり、裏側絶縁膜２７、２８および４４のそれぞれの厚さは、たとえば、約１．５μｍである。
【００５４】
次いで、スパッタ法や蒸着などにより、裏面２Ａ上にチタン（または、チタンと銅との合金）が堆積される。このとき、チタンは、裏面２Ａだけでなく、貫通孔１４，１５，１７内の側壁絶縁膜２３，２４，４２の内周面の全域にも付着する。また、チタンは、貫通孔１４内に露出されたゲート電極２０、貫通孔１５内に露出されたソース電極２１および貫通孔１７内に露出されたアノード電極４０のそれぞれの露出面にも付着する。
【００５５】
次いで、レジストパターン（図示せず）をマスクとするドライエッチングにより、ゲート電極２０、ソース電極２１およびアノード電極４０のそれぞれの前記露出面に付着したチタンが除去されるとともに、半導体基板２の裏面２Ａのチタンが選択的に除去される。
これにより、図６Ｅに示すように、エッチング後に残ったチタンによって、貫通孔１４内に中継電極２５が形成され、貫通孔１５内に中継電極２６が形成され、貫通孔１７内に中継電極４３が形成される（図３も参照）。
【００５６】
また、裏面２Ａでは、エッチング後に残ったチタンによって、貫通孔１４の周りの裏側絶縁膜２７上に外部電極２９が形成され、貫通孔１５の周りの裏側絶縁膜２８上に外部電極３０が形成され、貫通孔１７の周りの裏側絶縁膜４４上に外部電極４５が形成され（図３も参照）、裏面２Ａ上にドレイン電極２２が形成される。
中継電極２５、２６および４３のそれぞれの厚さは、たとえば、約０．５μｍであり、外部電極２９、３０および４５ならびにドレイン電極２２のそれぞれの厚さは、たとえば、約１．０μｍである。
【００５７】
次いで、図６Ｆに示すように、半導体基板２の裏面２Ａに樹脂３９を塗布する。この樹脂３９は、たとえば感光性のエポキシ系樹脂であり、裏面２Ａを覆うとともに、貫通孔１４，１５，１７における円筒状の中継電極２５，２６，４３の内側を埋め尽くす。樹脂３９が固まると、裏側絶縁層９になる。裏面２Ａにおける裏側絶縁層９の厚さは、たとえば、約４０μｍである。
【００５８】
次いで、裏側絶縁層９に、前述した開口３２，３５，３６，４７，４９を形成し、これらの開口からはみ出るように端子４を形成すると、図７Ａに示す半製品６０が形成される。このとき、各端子４の半導体基板２の裏面２Ａからの突出量は、たとえは、約１００μｍである。また、半製品６０全体の厚さは、たとえは、約６５０μｍである。
図７Ａに示す半製品６０では、トランジスタ素子７１およびダイオード素子７２からなる組が２組含まれている。図７Ａでは、トランジスタ素子７１、ダイオード素子７２、トランジスタ素子７１、ダイオード素子７２が、右からこの順に並んでいる。
【００５９】
図７Ａの状態における半製品６０では、支持基板３側が支持テープ（図示せず）などの支持部材に貼り付けられており、これによって、半製品６０の位置が固定されている。
そして、半製品６０において、前述した各組内で隣り合うトランジスタ素子７１およびダイオード素子７２の間には、これらのトランジスタ素子７１およびダイオード素子７２を分離するためのダイシングブレード６１が通ることになるダイシングライン６２が設定される。ダイシングライン６２は、各組内で隣り合うトランジスタ素子７１およびダイオード素子７２の間を直線状に延びた仮想的な線である。
【００６０】
また、半製品６０において、トランジスタ素子７１およびダイオード素子７２からなる２つの組の間には、これらの組を分離するためのダイシングブレード６３（図７Ｂ参照）が通ることになるダイシングライン６４が設定される。
ダイシングブレード６１および６３は、円板形状の砥石であって、周端面に切断歯部が形成されている。ダイシングブレード６１の厚さは、分離溝５（図７Ｂ参照）の溝幅とほぼ同じであって、数十μｍ（詳しくは、２０μｍ〜４０μｍ）である。ダイシングブレード６３は、ダイシングブレード６１よりも大径であってもよい。
【００６１】
図７Ａに示すように、各ダイシングライン６２に沿って、ダイシングブレード６１を移動させる。ダイシングブレード６１は、その円板形状の中心軸線まわりに回転しながら、ダイシングライン６２上を移動する。その際、ダイシングブレード６１は、半製品６０の裏面側（半導体基板２の裏面２Ａ側）から入れられる。
これにより、ダイシングブレード６１は、半導体基板２を厚さ方向に貫通して、支持基板３の厚さ途中にまで到達する。そして、ダイシングブレード６１がダイシングライン６２を通過すると、図７Ｂに示すように、前述した各組内で隣り合うトランジスタ素子７１およびダイオード素子７２の間で半導体基板２が切断され、同時に、支持基板３の裏面３Ａにおけるトランジスタ素子７１およびダイオード素子７２の間に分離溝５が形成される。分離溝５は、支持基板３において、その裏面３Ａから支持基板３の厚さ途中まで掘り込んでいる。分離溝５が形成されることにより、各組内でトランジスタ素子７１とダイオード素子７２とが分離され、第１半導体チップ８１および第２半導体チップ８２が形成される。
【００６２】
次いで、ダイシングライン６４に沿って、ダイシングブレード６３を移動させる。ダイシングブレード６３は、その円板形状の中心軸線まわりに回転しながら、ダイシングライン６４上を移動する。その際、ダイシングブレード６３は、半製品６０の裏面側（半導体基板２の裏面２Ａ側）から入れられる。
これにより、半導体基板２および支持基板３の両方を厚さ方向において貫通する。そして、ダイシングブレード６３がダイシングライン６４を通過すると、図７Ｃに示すように、半製品６０が２つに切断され、半製品６０から２つの半導体装置１が切り出される。なお、ダイシングブレード６３の代わりにダイシングブレード６１を用いてダイシングしてもよい。この場合、ダイシングライン６４上にも分離溝５が形成されることで、半製品６０は２つに切断されず、この状態で１つの半導体装置となる。
【００６３】
以上のように、この半導体装置１では、第１半導体チップ８１および第２半導体チップ８２は、ともに支持基板３に支持されている。第１半導体チップ８１および第２半導体チップ８２は、支持基板３とは反対側の一方表面８１Ａ，８２Ａに端子４をそれぞれ有している。したがって、この半導体装置１は、端子４を実装配線基板５１に対向させて、この実装配線基板５１にフリップチップ接続することができる（図４参照）。
【００６４】
支持基板３において、第１半導体チップ８１および第２半導体チップ８２を担持している裏面３Ａには、第１半導体チップ８１および第２半導体チップ８２の互いに対向する一対の側面８１Ｃ，８２Ｃにそれぞれ連続する一対の側面５Ａ，５Ｂを有する分離溝５が形成されている。
この分離溝５は、たとえば、図７Ａに示すように、第１半導体チップ８１および第２半導体チップ８２を共通の半導体基板（半導体ウエハ）２から切り出すダイシング工程において形成される。より具体的には、支持基板３上に半導体基板２を支持した状態で、半導体基板２をダイシングブレード６１でダイシングすることによって、第１半導体チップ８１および第２半導体チップ８２を分離できる。その際、支持基板３の厚さ途中までダイシングブレード６１が達するようにすることにより、図７Ｂに示すように、分離溝５が形成される。
【００６５】
よって、図７Ｃに示すように、各半導体装置１における第１半導体チップ８１および第２半導体チップ８２は、分離溝５の幅（具体的にはダイシングブレード６１の幅）の距離（ここでは、数十μｍ）だけ離れて対向した状態で、支持基板３上に担持されている。したがって、第１半導体チップ８１および第２半導体チップ８２は、微小距離で、互いに確実に分離された状態で、支持基板３上に支持されている。これにより、第１半導体チップ８１および第２半導体チップ８２は、分離された個別の素子でありながら、極めて近接した状態で実装配線基板５１上に実装することができる（図４参照）。これにより、第１半導体チップ８１および第２半導体チップ８２に含まれる回路素子（半導体機能素子）の高密度実装が実現される。
【００６６】
また、半導体装置１を実装配線基板５１に実装することによって、複数の独立した半導体機能素子を実装配線基板５１に一度に実装することができるので、実装配線基板５１への複数の半導体機能素子の実装する工程の簡略化を図ることができる（図４参照）。
半導体装置１は、第１半導体チップ８１および第２半導体チップ８２の側面が樹脂封止されていないチップサイズパッケージの形態を有している。より具体的には、第１半導体チップ８１および第２半導体チップ８２の互いに対向する側面８１Ｃ，８２Ｃを封止する樹脂が設けられていない。
【００６７】
なお、第１半導体チップ８１がトランジスタ素子７１であって、第２半導体チップ８２がダイオード素子７２である必要はなく、第１半導体チップ８１および第２半導体チップ８２のそれぞれが、任意に定めた種類の半導体機能素子であってもよい。また、１つの半導体装置１が第１半導体チップ８１および第２半導体チップ８２という２つの半導体チップを備える構成を説明したが、１つの半導体装置１が３つ以上の半導体チップを備えていてもよい。また、半導体装置１における各半導体チップのサイズは、必要に応じて任意に設定され得る。
【００６８】
図８は、本発明の別の実施形態に係るロードスイッチを構成する半導体装置の図解的な斜視図である。図９は、図８のロードスイッチの電気的構成を示す電気回路図である。
次に、前述した実施形態とは別の実施形態について説明するが、以降の実施形態において、前述した実施形態で説明した部分と対応する部分には、同一の参照符号を付し、その説明を省略する。
【００６９】
図８に示す半導体装置１は、前述した実施形態と同様に、第１半導体チップ８１および第２半導体チップ８２を含んでいる。図８では、第１半導体チップ８１および第２半導体チップ８２は、いずれもトランジスタ素子７１である。そして、この半導体装置１は、配線７０を備えている。配線７０は、支持基板３内に形成されている。配線７０は、一方のトランジスタ素子７１のゲート端子４（Ｇ）と他方のトランジスタ素子７１のドレイン端子４（Ｄ）とをつなぐことによって、第１半導体チップ８１と第２半導体チップ８２とを電気的に接続している。
【００７０】
詳しくは、図９に示すように、２つのトランジスタ素子７１（半導体チップ）のうち、一方（第１半導体チップ８１）は、ｐチャネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）８４であって、他方（第２半導体チップ８２）は、ｎチャネルＭＯＳＦＥＴ８５である。ｐチャネルＭＯＳＦＥＴ８４は、電源（ＶＤＤ）８６と負荷（ＯＵＴ）８７との間に接続されていて、ｎチャネルＭＯＳＦＥＴ８５は、ｐチャネルＭＯＳＦＥＴ８４に接続されている。
【００７１】
ｐチャネルＭＯＳＦＥＴ８４では、ソース８８が電源（ＶＤＤ）８６に接続され、ドレイン８９が負荷（ＯＵＴ）８７に接続されている。ｎチャネルＭＯＳＦＥＴ８５では、ソース９０が接地されていて、ドレイン９１が、配線７０を介してｐチャネルＭＯＳＦＥＴ８４のゲート９２に接続されている。
このような半導体装置１は、ロードスイッチを構成している。ｎチャネルＭＯＳＦＥＴ８５のゲート９３には、入力端子（ＶＩＮ）９４から制御信号が入力される。これにより、ｎチャネルＭＯＳＦＥＴ８５がＯＮになって、ｐチャネルＭＯＳＦＥＴ８４がＯＮになり、電源８６から負荷８７へ電流が流れる。
【００７２】
このように、半導体装置１では、支持基板３内の配線７０（図８参照）によって、第１半導体チップ８１および第２半導体チップ８２を互いに電気的に接続することができる。支持基板３内の配線７０は、第１半導体チップ８１および第２半導体チップ８２を製造するときに用いられる半導体ウエハの構造とは無関係に設計できるから、第１半導体チップ８１および第２半導体チップ８２間の自由な接続が可能になる。より具体的には、第１半導体チップ８１および第２半導体チップ８２内にコレクタ、エミッタおよびベースを有するトランジスタ素子７１がそれぞれ形成されている場合に、コレクタ同士の接続のみならず、エミッタ同士、コレクタ−エミッタ、コレクタ−ベースなどといった接続が可能になる。同様に、第１半導体チップ８１および第２半導体チップ８２内にドレイン、ソースおよびゲートを有するトランジスタ素子７１がそれぞれ形成されている場合に、ドレイン同士の接続のみならず、ソース同士、ドレイン−ソース、ドレイン−ベースなどといった接続が可能になる。
【００７３】
また、このように、第１半導体チップ８１および第２半導体チップ８２を互いに電気的に接続する配線７０を支持基板３内に形成すれば、同様の役割を有する配線（図４の中継配線５７や中継配線５８）を実装配線基板５１内に設けずに済む。
次に、前述したロードスイッチ以外に、２つのトランジスタ素子７１（半導体チップ）を備えた半導体装置１の構成例を示す。
【００７４】
図１０は、本発明のさらに別の実施形態に係るミューティングユニットの電気的構成を示す電気回路図である。
図１０では、２つのトランジスタ素子７１が、いずれもｎチャネルＭＯＳＦＥＴ９５，９６であり、これらは、逆向きの状態で直列接続されている。一方のｎチャネルＭＯＳＦＥＴ９５は、第１半導体チップ８１を構成し、他方のｎチャネルＭＯＳＦＥＴ９６は、第２半導体チップ８２を構成している。
【００７５】
ｎチャネルＭＯＳＦＥＴ９５では、ドレイン９７が、音声増幅用のアンプ９８とスピーカー（ＯＵＴ）９９とをつなぐ出力ライン１００に接続されていて、ソース１０１が、配線７０を介して、ｎチャネルＭＯＳＦＥＴ９６のソース１０２に接続されている。ｎチャネルＭＯＳＦＥＴ９６のドレイン１０３は、接地されている。両方のｎチャネルＭＯＳＦＥＴ９５，９６のゲート１０４，１０５に対して制御部（control）１０６が接続されている。両方のｎチャネルＭＯＳＦＥＴ９５，９６のゲート１０４，１０５と制御部１０６との間には、コンデンサ１０７の一端が接続されている。コンデンサ１０７の他端は接地されている。
【００７６】
このような半導体装置１は、ミューティングユニットを構成している。
制御部１０６が両方のｎチャネルＭＯＳＦＥＴ９５，９６のゲート１０４，１０５に制御信号を入力すると、両方のｎチャネルＭＯＳＦＥＴ９５，９６がＯＮになる。この場合、アンプ９８からの音声信号は、ｎチャネルＭＯＳＦＥＴ９５，９６側へ流れ、スピーカー９９には届かない。これにより、ミューティングが達成される。
【００７７】
たとえば、制御部１０６は、アンプ９８からの音声信号にノイズが含まれている場合に、両方のｎチャネルＭＯＳＦＥＴ９５，９６をＯＮとしてミューティングを行い、スピーカー９９からのノイズの発音を防ぐ。
図１１は、本発明のさらに別の実施形態に係る充電制御スイッチの電気的構成を示す電気回路図である。
【００７８】
図１１では、２つのトランジスタ素子７１が、いずれもｐチャネルＭＯＳＦＥＴ１０８，１０９であり、これらは、逆向きの状態で直列接続されている。一方のｐチャネルＭＯＳＦＥＴ１０８は、第１半導体チップ８１を構成し、他方のｐチャネルＭＯＳＦＥＴ１０９は、第２半導体チップ８２を構成している。
これらのｐチャネルＭＯＳＦＥＴ１０８，１０９では、ドレイン１１０，１１１同士が配線７０を介して接続されている。そして、これらのｐチャネルＭＯＳＦＥＴ１０８，１０９は、電源側のＡＣ／ＤＣコンバータ１１２と負荷（ＯＵＴ）１１３との間に接続されている。ｐチャネルＭＯＳＦＥＴ１０８のソース１１４がＡＣ／ＤＣコンバータ１１２に接続され、ｐチャネルＭＯＳＦＥＴ１０９のソース１１５が負荷１１３に接続されている。ｐチャネルＭＯＳＦＥＴ１０９のソース１１５と負荷１１３との間には、バッテリー（ＬＩＢ）１１６が接続されている。両方のｐチャネルＭＯＳＦＥＴ１０８，１０９のゲート１１７，１１８に対して制御部（ＩＣ）１１９が接続されている。
【００７９】
制御部１１９が両方のｐチャネルＭＯＳＦＥＴ１０８，１０９のゲート１１７，１１８に制御信号を入力すると、両方のｐチャネルＭＯＳＦＥＴ１０８，１０９がＯＮになる。この場合、電源から負荷１１３に電流が流れ、バッテリー１１６が充電される。２つのｐチャネルＭＯＳＦＥＴ１０８，１０９が逆向きの状態で直列接続されているので、充電中に電流が電源側へ逆流することはない。
【００８０】
バッテリー１１６の充電が完了すると、制御部１１９がゲート１１７，１１８への制御信号の入力を停止し、両方のｐチャネルＭＯＳＦＥＴ１０８，１０９がＯＦＦになる。これにより、電源から負荷１１３に電流が流れなくなる。
以上の他にも、この発明は、様々な形態での実施が可能であり、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【符号の説明】
【００８１】
１      半導体装置
２      半導体基板
２Ａ    裏面
２Ｂ    表面
３      支持基板
３Ａ    裏面
３Ｂ    表面
４      端子
５      分離溝
５Ａ    側面
５Ｂ    側面
６１    ダイシングブレード
７０    配線
８１    第１半導体チップ
８１Ａ  一方表面
８１Ｂ  他方表面
８１Ｃ  側面
８２    第２半導体チップ
８２Ａ  一方表面
８２Ｂ  他方表面
８２Ｃ  側面
【図１】
0005646948.tif 000002
【図２】
0005646948.tif 000003
【図３】
0005646948.tif 000004
【図４】
0005646948.tif 000005
【図５】
0005646948.tif 000006
【図６Ａ】
0005646948.tif 000007
【図６Ｂ】
0005646948.tif 000008
【図６Ｃ】
0005646948.tif 000009
【図６Ｄ】
0005646948.tif 000010
【図６Ｅ】
0005646948.tif 000011
【図６Ｆ】
0005646948.tif 000012
【図７Ａ】
0005646948.tif 000013
【図７Ｂ】
0005646948.tif 000014
【図７Ｃ】
0005646948.tif 000015
【図８】
0005646948.tif 000016
【図９】
0005646948.tif 000017
【図１０】
0005646948.tif 000018
【図１１】
0005646948.tif 000019