(57)【特許請求の範囲】
【請求項１】
第１電極と、第２電極と、前記第１電極に第１信号が入力されていて、かつ前記第２電極に第２信号が入力されているときに制御信号が出力される第１制御電極とを備えるｎ（ｎは２以上の整数）個のスイッチ素子と、
前記各第１制御電極に個別に接続されるｎ本の信号伝送路と、
第３電極と、前記ｎ本の信号伝送路のうちのいずれか１つに接続される第２制御電極とを備え、前記第３電極に第３信号が入力されていて、かつ前記第２制御電極に制御信号が入力されているときに発光する複数の発光素子とを含む発光素子アレイであって、
前記各信号伝送路には、少なくとも１つの前記発光素子の第２制御電極が接続され、
前記ｎ個のスイッチ素子の第１電極が相互に電気的に接続され、
前記複数の発光素子は、ｎ個以下の発光素子から成る発光素子ブロックを複数構成し、
各発光素子ブロックが有する前記ｎ個以下の発光素子は、各第２制御電極が互いに異なる前記信号伝送路に個別に接続され、かつ、各第３電極が相互に電気的に接続され、
基板と、前記基板の一表面上に設けられるボンディングパッドとを含み、
前記発光素子は、前記基板の前記一表面上に、略直線状に配列されて設けられ、
前記ｎ本の信号伝送路は、前記基板の前記一表面上に、前記発光素子の配列方向に沿って設けられ、
前記ボンディングパッドは、前記発光素子の配列方向に沿って相互に間隔をあけて配列されて設けられ、
前記複数の第１電極に共通に接続される単一の第１ボンディングパッドと、
前記各第２電極に個別に接続される第２ボンディングパッドと、
前記各発光素子ブロックに含まれる発光素子の第３電極に接続され、前記各発光素子ブロックに個別に設けられる第３ボンディングパッドとを有し、
前記スイッチ素子は、隣接する前記ボンディングパッドの間に配置されることを特徴とする発光素子アレイ。
【請求項２】
第１電極と、第２電極と、前記第１電極に第１信号が入力されていて、かつ前記第２電極に第２信号が入力されているときに制御信号が出力される第１制御電極とを備えるｎ（ｎは３以上の整数）個のスイッチ素子と、
前記第１電極が電気的に接続される複数の第１信号入力端子と、
前記各第１制御電極に個別に接続されるｎ本の信号伝送路と、
第３電極と、前記ｎ本の信号伝送路のうちのいずれか１つに接続される第２制御電極とを備え、前記第３電極に第３信号が入力されていて、かつ前記第２制御電極に制御信号が入力されているときに発光する複数の発光素子とを含む発光素子アレイであって、
前記各信号伝送路には、少なくとも１つの前記発光素子の第２制御電極が接続され、
前記ｎ個のスイッチ素子は、ｎ個未満のスイッチ素子から成るスイッチ素子ブロックを複数構成し、
各スイッチ素子ブロックが有する前記ｎ個未満のスイッチ素子は、各第１電極が互いに異なる前記第１信号入力端子に個別に接続され、かつ、各第２電極が相互に電気的に接続され、
前記複数の第１信号入力端子のうち少なくとも１つには、複数のスイッチ素子ブロックにそれぞれ設けられるスイッチ素子の第１電極が共通に接続され、
前記複数の発光素子は、ｎ個以下の発光素子から成る発光素子ブロックを複数構成し、
各発光素子ブロックが有する前記ｎ個以下の発光素子は、各第２制御電極が互いに異なる前記信号伝送路に個別に接続され、かつ、各第３電極が相互に電気的に接続され、
基板と、前記基板の一表面上に設けられるボンディングパッドとを含み、
前記発光素子は、前記基板の前記一表面上に、略直線状に配列されて設けられ、
前記ｎ本の信号伝送路は、前記基板の前記一表面上に、前記発光素子の配列方向に沿って設けられ、
前記ボンディングパッドは、前記発光素子の配列方向に沿って相互に間隔をあけて配列されて設けられ、
前記各第１信号入力端子に個別に接続される第１ボンディングパッドと、
前記各スイッチ素子ブロックに含まれる第２電極に接続され、前記各スイッチ素子ブロックに個別に設けられる第２ボンディングパッドと、
前記各発光素子ブロックに含まれる発光素子の第３電極に接続され、前記各発光素子ブロックに個別に設けられる第３ボンディングパッドとを有し、
前記スイッチ素子は、隣接する前記ボンディングパッドの間に配置されることを特徴とする発光素子アレイ。
【請求項３】
前記ｎ個のスイッチ素子は、Ｍ（Ｍは２以上の整数）個のスイッチ素子ブロックに分割され、
前記各スイッチ素子ブロックには、Ｎ（Ｎは２以上の整数、ｎ＝Ｍ×Ｎ）個のスイッチ素子が同数で含まれることを特徴とする請求項２記載の発光素子アレイ。
【請求項４】
前記スイッチ素子および前記発光素子の両方が、カソードを共通の電極として接地する発光サイリスタを含んで構成され、または、前記スイッチ素子および前記発光素子の両方が、アノードを共通の電極として接地する発光サイリスタを含んで構成され、前記スイッチ素子がさらに、ダイオードと抵抗体とを含んで構成され、
前記スイッチ素子および前記発光素子の両方が、カソードを共通の電極として接地する発光サイリスタを含んで構成される場合は、
前記スイッチ素子を構成する発光サイリスタのＮゲート電極は、前記ダイオードのアノードおよび前記抵抗体の一端と接続され、
前記抵抗体の他端には、共通の電極に対して正の電圧が印加され、
前記第１電極は、ダイオードのカソードであり、
前記第２電極は、スイッチ素子を構成する発光サイリスタのアノードであり、
前記第３電極は、発光素子を構成する発光サイリスタのアノードであり、
前記第１制御電極は、スイッチ素子を構成する発光サイリスタのＮゲート電極であり、
前記第２制御電極は、発光素子を構成する発光サイリスタのＮゲート電極であり、
前記スイッチ素子および前記発光素子の両方が、アノードを共通の電極として接地する発光サイリスタを含んで構成される場合は、
前記スイッチ素子を構成する発光サイリスタのＰゲート電極は、前記ダイオードのカソードおよび前記抵抗体の一端と接続され、
前記抵抗体の他端には、共通の電極に対して負の電圧が印加され、
前記第１電極は、ダイオードのアノードであり、
前記第２電極は、スイッチ素子を構成する発光サイリスタのカソードであり、
前記第３電極は、発光素子を構成する発光サイリスタのカソードであり、
前記第１制御電極は、スイッチ素子を構成する発光サイリスタのＰゲート電極であり、
前記第２制御電極は、発光素子を構成する発光サイリスタのＰゲート電極であることを特徴とする請求項１〜３のいずれか１つに記載の発光素子アレイ。
【請求項５】
前記スイッチ素子は、発光サイリスタから成るスイッチ用サイリスタと、発光サイリスタから成る選択用サイリスタと、抵抗体とから成り、
前記発光素子は、発光サイリスタから成り、
前記スイッチ用サイリスタ、前記選択用サイリスタおよび前記発光素子のカソードを共通の電極として接地する場合は、
前記スイッチ用サイリスタのＮゲート電極は、前記選択用サイリスタのアノードと前記抵抗体の一端とに接続され、
前記各スイッチ素子に設けられる抵抗体の他端は相互に電気的に接続され、その他端には、第４信号として共通の電極に対して正の電圧が前記第１信号に同期して印加され、
前記第１電極は、選択用サイリスタのＮゲート電極であり、
前記第２電極は、スイッチ用サイリスタのアノードであり、
前記第３電極は、発光素子のアノードであり、
前記第１制御電極は、スイッチ用サイリスタのＮゲート電極であり、
前記第２制御電極は、発光素子のＮゲート電極であり、
前記スイッチ用サイリスタ、前記選択用サイリスタおよび前記発光素子のアノードを共通の電極として接地する場合は、
前記スイッチ用サイリスタのＰゲート電極は、前記選択用サイリスタのカソードと前記抵抗体の一端とに接続され、
前記各スイッチ素子に設けられる抵抗体の他端は相互に電気的に接続され、その他端には、第４信号として共通の電極に対して負の電圧が前記第１信号に同期して印加され、
前記第１電極は、選択用サイリスタのＰゲート電極であり、
前記第２電極は、スイッチ用サイリスタのカソードであり、
前記第３電極は、発光素子のカソードであり、
前記第１制御電極は、スイッチ用サイリスタのＰゲート電極であり、
前記第２制御電極は、発光素子のＰゲート電極であることを特徴とする請求項１〜３のいずれか１つに記載の発光素子アレイ。
【請求項６】
第１電極と、第２電極と、前記第１電極に第１信号が入力されていて、かつ前記第２電極に第２信号が入力されているときに制御信号が出力される第１制御電極とを備えるｎ（ｎは２以上の整数）個のスイッチ素子と、
前記各第１制御電極に個別に接続されるｎ本の信号伝送路と、
第３電極と、前記ｎ本の信号伝送路のうちのいずれか１つに接続される第２制御電極とを備え、前記第３電極に第３信号が入力されていて、かつ前記第２制御電極に制御信号が入力されているときに発光する複数の発光素子とを含む発光素子アレイであって、
前記各信号伝送路には、少なくとも１つの前記発光素子の第２制御電極が接続され、
前記ｎ個のスイッチ素子の第１電極が相互に電気的に接続され、
前記スイッチ素子および前記発光素子の両方が、カソードを共通の電極として接地する発光サイリスタを含んで構成され、または、前記スイッチ素子および前記発光素子の両方が、アノードを共通の電極として接地する発光サイリスタを含んで構成され、前記スイッチ素子がさらに、ダイオードと抵抗体とを含んで構成され、
前記スイッチ素子および前記発光素子の両方が、カソードを共通の電極として接地する発光サイリスタを含んで構成される場合は、
前記スイッチ素子を構成する発光サイリスタのＮゲート電極は、前記ダイオードのアノードおよび前記抵抗体の一端と接続され、
前記抵抗体の他端には、共通の電極に対して正の電圧が印加され、
前記第１電極は、ダイオードのカソードであり、
前記第２電極は、スイッチ素子を構成する発光サイリスタのアノードであり、
前記第３電極は、発光素子を構成する発光サイリスタのアノードであり、
前記第１制御電極は、スイッチ素子を構成する発光サイリスタのＮゲート電極であり、
前記第２制御電極は、発光素子を構成する発光サイリスタのＮゲート電極であり、
前記スイッチ素子および前記発光素子の両方が、アノードを共通の電極として接地する発光サイリスタを含んで構成される場合は、
前記スイッチ素子を構成する発光サイリスタのＰゲート電極は、前記ダイオードのカソードおよび前記抵抗体の一端と接続され、
前記抵抗体の他端には、共通の電極に対して負の電圧が印加され、
前記第１電極は、ダイオードのアノードであり、
前記第２電極は、スイッチ素子を構成する発光サイリスタのカソードであり、
前記第３電極は、発光素子を構成する発光サイリスタのカソードであり、
前記第１制御電極は、スイッチ素子を構成する発光サイリスタのＰゲート電極であり、
前記第２制御電極は、発光素子を構成する発光サイリスタのＰゲート電極であることを特徴とする発光素子アレイ。
【請求項７】
第１電極と、第２電極と、前記第１電極に第１信号が入力されていて、かつ前記第２電極に第２信号が入力されているときに制御信号が出力される第１制御電極とを備えるｎ（ｎは２以上の整数）個のスイッチ素子と、
前記各第１制御電極に個別に接続されるｎ本の信号伝送路と、
第３電極と、前記ｎ本の信号伝送路のうちのいずれか１つに接続される第２制御電極とを備え、前記第３電極に第３信号が入力されていて、かつ前記第２制御電極に制御信号が入力されているときに発光する複数の発光素子とを含む発光素子アレイであって、
前記各信号伝送路には、少なくとも１つの前記発光素子の第２制御電極が接続され、
前記ｎ個のスイッチ素子の第１電極が相互に電気的に接続され、
前記スイッチ素子は、発光サイリスタから成るスイッチ用サイリスタと、発光サイリスタから成る選択用サイリスタと、抵抗体とから成り、
前記発光素子は、発光サイリスタから成り、
前記スイッチ用サイリスタ、前記選択用サイリスタおよび前記発光素子のカソードを共通の電極として接地する場合は、
前記スイッチ用サイリスタのＮゲート電極は、前記選択用サイリスタのアノードと前記抵抗体の一端とに接続され、
前記各スイッチ素子に設けられる抵抗体の他端は相互に電気的に接続され、その他端には、第４信号として共通の電極に対して正の電圧が前記第１信号に同期して印加され、
前記第１電極は、選択用サイリスタのＮゲート電極であり、
前記第２電極は、スイッチ用サイリスタのアノードであり、
前記第３電極は、発光素子のアノードであり、
前記第１制御電極は、スイッチ用サイリスタのＮゲート電極であり、
前記第２制御電極は、発光素子のＮゲート電極であり、
前記スイッチ用サイリスタ、前記選択用サイリスタおよび前記発光素子のアノードを共通の電極として接地する場合は、
前記スイッチ用サイリスタのＰゲート電極は、前記選択用サイリスタのカソードと前記抵抗体の一端とに接続され、
前記各スイッチ素子に設けられる抵抗体の他端は相互に電気的に接続され、その他端には、第４信号として共通の電極に対して負の電圧が前記第１信号に同期して印加され、
前記第１電極は、選択用サイリスタのＰゲート電極であり、
前記第２電極は、スイッチ用サイリスタのカソードであり、
前記第３電極は、発光素子のカソードであり、
前記第１制御電極は、スイッチ用サイリスタのＰゲート電極であり、
前記第２制御電極は、発光素子のＰゲート電極であることを特徴とする発光素子アレイ。
【請求項８】
第１電極と、第２電極と、前記第１電極に第１信号が入力されていて、かつ前記第２電極に第２信号が入力されているときに制御信号が出力される第１制御電極とを備えるｎ（ｎは３以上の整数）個のスイッチ素子と、
前記第１電極が電気的に接続される複数の第１信号入力端子と、
前記各第１制御電極に個別に接続されるｎ本の信号伝送路と、
第３電極と、前記ｎ本の信号伝送路のうちのいずれか１つに接続される第２制御電極とを備え、前記第３電極に第３信号が入力されていて、かつ前記第２制御電極に制御信号が入力されているときに発光する複数の発光素子とを含む発光素子アレイであって、
前記各信号伝送路には、少なくとも１つの前記発光素子の第２制御電極が接続され、
前記ｎ個のスイッチ素子は、ｎ個未満のスイッチ素子から成るスイッチ素子ブロックを複数構成し、
各スイッチ素子ブロックが有する前記ｎ個未満のスイッチ素子は、各第１電極が互いに異なる前記第１信号入力端子に個別に接続され、かつ、各第２電極が相互に電気的に接続され、
前記複数の第１信号入力端子のうち少なくとも１つには、複数のスイッチ素子ブロックにそれぞれ設けられるスイッチ素子の第１電極が共通に接続され、
前記スイッチ素子および前記発光素子の両方が、カソードを共通の電極として接地する発光サイリスタを含んで構成され、または、前記スイッチ素子および前記発光素子の両方が、アノードを共通の電極として接地する発光サイリスタを含んで構成され、前記スイッチ素子がさらに、ダイオードと抵抗体とを含んで構成され、
前記スイッチ素子および前記発光素子の両方が、カソードを共通の電極として接地する発光サイリスタを含んで構成される場合は、
前記スイッチ素子を構成する発光サイリスタのＮゲート電極は、前記ダイオードのアノードおよび前記抵抗体の一端と接続され、
前記抵抗体の他端には、共通の電極に対して正の電圧が印加され、
前記第１電極は、ダイオードのカソードであり、
前記第２電極は、スイッチ素子を構成する発光サイリスタのアノードであり、
前記第３電極は、発光素子を構成する発光サイリスタのアノードであり、
前記第１制御電極は、スイッチ素子を構成する発光サイリスタのＮゲート電極であり、
前記第２制御電極は、発光素子を構成する発光サイリスタのＮゲート電極であり、
前記スイッチ素子および前記発光素子の両方が、アノードを共通の電極として接地する発光サイリスタを含んで構成される場合は、
前記スイッチ素子を構成する発光サイリスタのＰゲート電極は、前記ダイオードのカソードおよび前記抵抗体の一端と接続され、
前記抵抗体の他端には、共通の電極に対して負の電圧が印加され、
前記第１電極は、ダイオードのアノードであり、
前記第２電極は、スイッチ素子を構成する発光サイリスタのカソードであり、
前記第３電極は、発光素子を構成する発光サイリスタのカソードであり、
前記第１制御電極は、スイッチ素子を構成する発光サイリスタのＰゲート電極であり、
前記第２制御電極は、発光素子を構成する発光サイリスタのＰゲート電極であることを特徴とする発光素子アレイ。
【請求項９】
第１電極と、第２電極と、前記第１電極に第１信号が入力されていて、かつ前記第２電極に第２信号が入力されているときに制御信号が出力される第１制御電極とを備えるｎ（ｎは３以上の整数）個のスイッチ素子と、
前記第１電極が電気的に接続される複数の第１信号入力端子と、
前記各第１制御電極に個別に接続されるｎ本の信号伝送路と、
第３電極と、前記ｎ本の信号伝送路のうちのいずれか１つに接続される第２制御電極とを備え、前記第３電極に第３信号が入力されていて、かつ前記第２制御電極に制御信号が入力されているときに発光する複数の発光素子とを含む発光素子アレイであって、
前記各信号伝送路には、少なくとも１つの前記発光素子の第２制御電極が接続され、
前記ｎ個のスイッチ素子は、ｎ個未満のスイッチ素子から成るスイッチ素子ブロックを複数構成し、
各スイッチ素子ブロックが有する前記ｎ個未満のスイッチ素子は、各第１電極が互いに異なる前記第１信号入力端子に個別に接続され、かつ、各第２電極が相互に電気的に接続され、
前記複数の第１信号入力端子のうち少なくとも１つには、複数のスイッチ素子ブロックにそれぞれ設けられるスイッチ素子の第１電極が共通に接続され、
前記スイッチ素子は、発光サイリスタから成るスイッチ用サイリスタと、発光サイリスタから成る選択用サイリスタと、抵抗体とから成り、
前記発光素子は、発光サイリスタから成り、
前記スイッチ用サイリスタ、前記選択用サイリスタおよび前記発光素子のカソードを共通の電極として接地する場合は、
前記スイッチ用サイリスタのＮゲート電極は、前記選択用サイリスタのアノードと前記抵抗体の一端とに接続され、
前記各スイッチ素子に設けられる抵抗体の他端は相互に電気的に接続され、その他端には、第４信号として共通の電極に対して正の電圧が前記第１信号に同期して印加され、
前記第１電極は、選択用サイリスタのＮゲート電極であり、
前記第２電極は、スイッチ用サイリスタのアノードであり、
前記第３電極は、発光素子のアノードであり、
前記第１制御電極は、スイッチ用サイリスタのＮゲート電極であり、
前記第２制御電極は、発光素子のＮゲート電極であり、
前記スイッチ用サイリスタ、前記選択用サイリスタおよび前記発光素子のアノードを共通の電極として接地する場合は、
前記スイッチ用サイリスタのＰゲート電極は、前記選択用サイリスタのカソードと前記抵抗体の一端とに接続され、
前記各スイッチ素子に設けられる抵抗体の他端は相互に電気的に接続され、その他端には、第４信号として共通の電極に対して負の電圧が前記第１信号に同期して印加され、
前記第１電極は、選択用サイリスタのＰゲート電極であり、
前記第２電極は、スイッチ用サイリスタのカソードであり、
前記第３電極は、発光素子のカソードであり、
前記第１制御電極は、スイッチ用サイリスタのＰゲート電極であり、
前記第２制御電極は、発光素子のＰゲート電極であることを特徴とする発光素子アレイ。
【請求項１０】
前記各第２電極に第２の抵抗体がそれぞれ接続され、前記第２の抵抗体を介して前記第２信号が前記第２電極に与えられることを特徴とする請求項４〜９のいずれか１つに記載の発光素子アレイ。
【請求項１１】
前記スイッチ素子および前記発光素子は同じ層構成を有する発光サイリスタで構成されることを特徴とする請求項４〜１０のいずれか１つに記載の発光素子アレイ。
【請求項１２】
前記スイッチ素子を構成する発光サイリスタが発する光を遮光または減光するための、遮光手段または減光手段を含むことを特徴とする請求項４〜１１のいずれか１つに記載の発光素子アレイ。
【請求項１３】
前記抵抗体は、基板に近接する側から、Ｐ型またはＮ型のうちの一方の導電型の第１半導体層、他方の導電型の第２半導体層、一方の導電型の第３半導体層の順に積層された半導体膜のうち、前記第３半導体層を用いて構成されることを特徴とする請求項４〜１２のいずれか１つに記載の発光素子アレイ。
【請求項１４】
前記抵抗体に入射する光を遮光または減光するために、前記抵抗体を覆う遮光手段または減光手段が設けられていることを特徴とする請求項１３記載の発光素子アレイ。
【請求項１５】
請求項１〜４、さらにその請求項４に従属する請求項１０〜１４のいずれか１つに記載の複数の発光素子アレイと、
前記第１電極と電気的に接続され、前記第１信号を供給する第１の駆動回路と、
前記第２電極と電気的に接続され、前記第２信号を供給する第２の駆動回路と、
前記第３電極と電気的に接続され、前記第３信号を供給する第３の駆動回路とを含むことを特徴とする発光装置。
【請求項１６】
請求項５、さらにその請求項５に従属する請求項１０〜１４のいずれか１つに記載の複数の発光素子アレイと、
前記第１電極と電気的に接続され、前記第１信号を供給する第１の駆動回路と、
前記第２電極と電気的に接続され、前記第２信号を供給する第２の駆動回路と、
前記第３電極と電気的に接続され、前記第３信号を供給する第３の駆動回路と、
前記抵抗体の前記他端と電気的に接続され、前記第４信号を供給する第４の駆動回路とを含むことを特徴とする発光装置。
【請求項１７】
前記第４の駆動回路は、前記第１の駆動回路が前記第１信号の供給先の発光素子アレイを変更するときに、前記共通の電極の電位にほぼ等しい信号を供給してから、前記第４信号を供給し、
前記第２の駆動回路および第３の駆動回路は、前記第４の駆動回路が前記第４信号の供給を開始してから、前記第２信号および前記第３信号をそれぞれ供給することを特徴とする請求項１６記載の発光装置。
【請求項１８】
請求項１５記載の発光装置と、
感光体ドラムに前記発光装置の発光素子からの光を集光する集光手段と、
前記発光装置からの光が前記集光手段によって前記感光体ドラムに集光されて露光された感光体ドラムに現像剤を供給する現像剤供給手段と、
感光体ドラムに現像剤によって形成された画像を記録シートに転写する転写手段と、
記録シートに転写された現像剤を定着させる定着手段とを含み、
前記第１、第２および第３駆動回路は、画像情報に基づいて前記第１、第２および第３信号をそれぞれ供給することを特徴とする画像形成装置。
【請求項１９】
請求項１６または１７記載の発光装置と、
感光体ドラムに前記発光装置の発光素子からの光を集光する集光手段と、
前記発光装置からの光が前記集光手段によって前記感光体ドラムに集光されて露光された感光体ドラムに現像剤を供給する現像剤供給手段と、
感光体ドラムに現像剤によって形成された画像を記録シートに転写する転写手段と、
記録シートに転写された現像剤を定着させる定着手段とを含み、
前記第１、第２、第３および第４駆動回路は、画像情報に基づいて前記第１、第２、第３および第４信号をそれぞれ供給することを特徴とする画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の発光素子によって構成された発光素子アレイと、それを含む発光装置およびこの発光装置を備える画像形成装置に関する。
【背景技術】
【０００２】
電子写真プリンタなどの光プリンタヘッドとして用いられている発光装置として、発光ダイオード（Light Emitting Diode：略称ＬＥＤ）を多数配列して形成されるＬＥＤアレイがある。このＬＥＤアレイは、発光ダイオードと駆動回路とを個別に接続するために、多数のボンディングパッドを有する。たとえば電子写真プリンタを、Ａ３サイズ、６００ｄｐｉ（dot par inch）の仕様にて構成した場合、ボンディングパッドと回路配線との接続箇所は、ＬＥＤのアノードまたはカソードを導通基板によって共通電極とした場合であっても発光素子と同数が必要となり、約７３００箇所にも及ぶ。このため両者を周知のワイヤボンディング法によって接続する作業に極めて長時間を要し、生産性を向上させることが困難である。また前記ボンディングパッドを形成するためには、発光素子を形成するよりも大きな面積が必要となる上、電子写真プリンタによって形成すべき画像が高精細になるほど、走査方向における単位長あたりの発光素子の数が増加するため、ボンディングパッド数も増加する。
【０００３】
ボンディングパッド数を減少させるための第１の従来の技術として、ダイナミック（時分割）駆動方式の発光素子アレイがある。これは、ＬＥＤアレイをｍ1（ｍ1は、正の整数）個のＬＥＤから成るｎ1（ｎ1は、正の整数）個のグループで構成し、各グループでＬＥＤのアノードまたはカソードを共通にし、ｍ1×ｎ1のマトリクス配線を施したものである。ダイナミック（時分割）駆動では、このマトリクス配線に与える駆動信号を時分割で切換えて各ＬＥＤを発光させる。ダイナミック駆動方式のＬＥＤアレイを用いると、各ＬＥＤと駆動回路とを個別に接続する前述したＬＥＤアレイと比較して、ボンディングパッドの数を１／４程度に減少させることが可能である（たとえば特許文献１参照）。
【０００４】
また第２の従来の技術として、各ＬＥＤに電界効果トランジスタがそれぞれ接続されて構成される発光素子アレイを、時分割で駆動するダイナミック駆動方式の発光装置がある（たとえば特許文献２参照）。この発光装置では、発光素子アレイに、ＮＡＮＤゲートなどから成るスイッチ素子を内蔵した駆動用ＩＣ（Integrated Circuit:集積回路）が接続
され、この駆動用ＩＣに内蔵されるスイッチ素子が、ストローブ信号（ＳＴＢ）とゲート信号との論理積をとり、このストローブ信号が真値をとる間のみゲート信号を出力することによって、発光素子アレイをダイナミック駆動することができる。
【０００５】
また第３の従来の技術として、発光素子に接続される配線の占有面積を低減するために、発光素子としてＰＮＰＮ構造を有する発光サイリスタを使用し、アノードおよびカソードのいずれか一方を導通基板によって共通に形成し、アノードおよびカソードの他方と、ゲート電極とをマトリックス状に接続する発光素子アレイがある（たとえば特許文献３および４参照）。ほとんど電流の流れないゲート電極を発光素子アレイ全体にわたって電極配線を用いて接続することによって、電極配線の線幅を細くし、かつ電極配線を形成する面積を低減することが可能になる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平１１−２６８３３３号公報
【特許文献２】特開平６−１７７４３１号公報
【特許文献３】特許第２８０７９１０号公報
【特許文献４】特開２００１−２１７４５７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、第１の従来の技術では、ｍ1＋ｎ1本の電極配線をＬＥＤのアノードまたはカソードと接続するために、いずれの電極配線にも、ＬＥＤを発光させるための、ＬＥＤの発光強度に比例した主電流が流れる。この場合、配線抵抗が大きいと配線抵抗の損失による駆動用ＩＣの消費電力の増大や駆動性能の低下などが生じるため、ある程度電極配線幅を広げて配線抵抗を小さくする必要がある。このため、電極配線を形成するための面積が増し、ＬＥＤアレイが形成されたチップの表面積が増加するという問題がある。
【０００８】
また第１〜第３の従来の技術では、たとえば、ｍ2×ｎ2のマトリクス配線（ただし、ｍ2，ｎ2は、正の整数）を用いてダイナミック（時分割）駆動を行う場合には、１つの発光素子アレイについては、ｍ2＋ｎ2の電極配線ですむ。しかし、複数（ｐ2個、ｐ2は２以上の整数）の発光素子アレイを用いて発光装置を構成する場合には、発光素子アレイの数に比例したｐ2×（ｍ2＋ｎ2）本の電極配線が必要となる。また、発光素子アレイを駆動す
るための駆動用ＩＣの出力端子数も、必要な電極配線数に応じて増やす必要があり、駆動用ＩＣの端子数と１つの発光素子アレイの端子数とが等しい場合には、発光素子アレイの数だけの駆動用ＩＣが必要となる。このように、複数の発光素子アレイを用いて発光装置を構成したときには、従来の技術では多くの駆動用ＩＣが必要となり、また発光素子アレイと駆動用ＩＣとを接続する配線数が増大するため、装置全体が複雑化したり、装置が大きくなったりするという問題点がある。
【０００９】
また、高精細な画像を得るために発光素子を高密度に配置すると、従来の技術ではそれに伴ってボンディングパッド数も増加することになるが、パッドピッチが狭くなりすぎるためにワイヤボンディングが困難になる。この結果、発光素子の高密度化が制限されてしまうという問題がある。
【００１０】
また第２の従来の技術では、ＮＡＮＤゲートなどから成るスイッチ素子を内蔵した駆動用ＩＣを、発光素子アレイに接続する必要がある。複数の発光素子アレイを用いて発光装置を構成する場合には、発光素子アレイの数が増大すると、各発光素子アレイに接続される駆動用ＩＣ数が増大するため、装置全体が複雑化したり大きくなったりするという問題点がある。
【００１１】
本発明の目的は、少ない駆動用ＩＣで時分割駆動することができる発光素子アレイを提供することであり、またボンディングパッド数を低減させることによって発光素子の高密度化に適した発光素子アレイを提供することである。さらに本発明の目的は、このような発光素子を用いた小型かつ高精細な発光装置ならびにその発光装置を備える画像形成装置を提供することである。
【課題を解決するための手段】
【００１２】
本発明の発光素子アレイは、第１電極と、第２電極と、前記第１電極に第１信号が入力されていて、かつ前記第２電極に第２信号が入力されているときに制御信号が出力される第１制御電極とを備えるｎ（ｎは２以上の整数）個のスイッチ素子と、
前記各第１制御電極に個別に接続されるｎ本の信号伝送路と、
第３電極と、前記ｎ本の信号伝送路のうちのいずれか１つに接続される第２制御電極とを備え、前記第３電極に第３信号が入力されていて、かつ前記第２制御電極に制御信号が入力されているときに発光する複数の発光素子とを含む発光素子アレイであって、
前記各信号伝送路には、少なくとも１つの前記発光素子の第２制御電極が接続され、
前記ｎ個のスイッチ素子の第１電極が相互に電気的に接続され、
前記複数の発光素子は、ｎ個以下の発光素子から成る発光素子ブロックを複数構成し、
各発光素子ブロックが有する前記ｎ個以下の発光素子は、各第２制御電極が互いに異なる前記信号伝送路に個別に接続され、かつ、各第３電極が相互に電気的に接続され、
基板と、前記基板の一表面上に設けられるボンディングパッドとを含み、
前記発光素子は、前記基板の前記一表面上に、略直線状に配列されて設けられ、
前記ｎ本の信号伝送路は、前記基板の前記一表面上に、前記発光素子の配列方向に沿って設けられ、
前記ボンディングパッドは、前記発光素子の配列方向に沿って相互に間隔をあけて配列されて設けられ、
前記複数の第１電極に共通に接続される単一の第１ボンディングパッドと、
前記各第２電極に個別に接続される第２ボンディングパッドと、
前記各発光素子ブロックに含まれる発光素子の第３電極に接続され、前記各発光素子ブロックに個別に設けられる第３ボンディングパッドとを有し、
前記スイッチ素子は、隣接する前記ボンディングパッドの間に配置されることを特徴とする。
【００１３】
また本発明の発光素子アレイは、第１電極と、第２電極と、前記第１電極に第１信号が入力されていて、かつ前記第２電極に第２信号が入力されているときに制御信号が出力される第１制御電極とを備えるｎ（ｎは３以上の整数）個のスイッチ素子と、
前記第１電極が電気的に接続される複数の第１信号入力端子と、
前記各第１制御電極に個別に接続されるｎ本の信号伝送路と、
第３電極と、前記ｎ本の信号伝送路のうちのいずれか１つに接続される第２制御電極とを備え、前記第３電極に第３信号が入力されていて、かつ前記第２制御電極に制御信号が入力されているときに発光する複数の発光素子とを含む発光素子アレイであって、
前記各信号伝送路には、少なくとも１つの前記発光素子の第２制御電極が接続され、
前記ｎ個のスイッチ素子は、ｎ個未満のスイッチ素子から成るスイッチ素子ブロックを複数構成し、
各スイッチ素子ブロックが有する前記ｎ個未満のスイッチ素子は、各第１電極が互いに異なる前記第１信号入力端子に個別に接続され、かつ、各第２電極が相互に電気的に接続され、
前記複数の第１信号入力端子のうち少なくとも１つには、複数のスイッチ素子ブロックにそれぞれ設けられるスイッチ素子の第１電極が共通に接続され、
前記複数の発光素子は、ｎ個以下の発光素子から成る発光素子ブロックを複数構成し、
各発光素子ブロックが有する前記ｎ個以下の発光素子は、各第２制御電極が互いに異なる前記信号伝送路に個別に接続され、かつ、各第３電極が相互に電気的に接続され、
基板と、前記基板の一表面上に設けられるボンディングパッドとを含み、
前記発光素子は、前記基板の前記一表面上に、略直線状に配列されて設けられ、
前記ｎ本の信号伝送路は、前記基板の前記一表面上に、前記発光素子の配列方向に沿って設けられ、
前記ボンディングパッドは、前記発光素子の配列方向に沿って相互に間隔をあけて配列されて設けられ、
前記各第１信号入力端子に個別に接続される第１ボンディングパッドと、
前記各スイッチ素子ブロックに含まれる第２電極に接続され、前記各スイッチ素子ブロックに個別に設けられる第２ボンディングパッドと、
前記各発光素子ブロックに含まれる発光素子の第３電極に接続され、前記各発光素子
ブロックに個別に設けられる第３ボンディングパッドとを有し、
前記スイッチ素子は、隣接する前記ボンディングパッドの間に配置されることを特徴とする。
【００１４】
また本発明の発光素子アレイは、前記ｎ個のスイッチ素子は、Ｍ（Ｍは２以上の整数）個のスイッチ素子ブロックに分割され、
前記各スイッチ素子ブロックには、Ｎ（Ｎは２以上の整数、ｎ＝Ｍ×Ｎ）個のスイッチ素子が同数で含まれることを特徴とする。
【００１５】
また本発明の発光素子アレイは、前記スイッチ素子および前記発光素子の両方が、カソードを共通の電極として接地する発光サイリスタを含んで構成され、または、前記スイッチ素子および前記発光素子の両方が、アノードを共通の電極として接地する発光サイリスタを含んで構成され、前記スイッチ素子がさらに、ダイオードと抵抗体とを含んで構成され、
前記スイッチ素子および前記発光素子の両方が、カソードを共通の電極として接地する発光サイリスタを含んで構成される場合は、
前記スイッチ素子を構成する発光サイリスタのＮゲート電極は、前記ダイオードのアノードおよび前記抵抗体の一端と接続され、
前記抵抗体の他端には、共通の電極に対して正の電圧が印加され、
前記第１電極は、ダイオードのカソードであり、
前記第２電極は、スイッチ素子を構成する発光サイリスタのアノードであり、
前記第３電極は、発光素子を構成する発光サイリスタのアノードであり、
前記第１制御電極は、スイッチ素子を構成する発光サイリスタのＮゲート電極であり、
前記第２制御電極は、発光素子を構成する発光サイリスタのＮゲート電極であり、
前記スイッチ素子および前記発光素子の両方が、アノードを共通の電極として接地する発光サイリスタを含んで構成される場合は、
前記スイッチ素子を構成する発光サイリスタのＰゲート電極は、前記ダイオードのカソードおよび前記抵抗体の一端と接続され、
前記抵抗体の他端には、共通の電極に対して負の電圧が印加され、
前記第１電極は、ダイオードのアノードであり、
前記第２電極は、スイッチ素子を構成する発光サイリスタのカソードであり、
前記第３電極は、発光素子を構成する発光サイリスタのカソードであり、
前記第１制御電極は、スイッチ素子を構成する発光サイリスタのＰゲート電極であり、
前記第２制御電極は、発光素子を構成する発光サイリスタのＰゲート電極であることを特徴とする。
【００１６】
また本発明の発光素子アレイは、前記スイッチ素子は、発光サイリスタから成るスイッチ用サイリスタと、発光サイリスタから成る選択用サイリスタと、抵抗体とから成り、
前記発光素子は、発光サイリスタから成り、
前記スイッチ用サイリスタ、前記選択用サイリスタおよび前記発光素子のカソードを共通の電極として接地する場合は、
前記スイッチ用サイリスタのＮゲート電極は、前記選択用サイリスタのアノードと前記抵抗体の一端とに接続され、
前記各スイッチ素子に設けられる抵抗体の他端は相互に電気的に接続され、その他端には、第４信号として共通の電極に対して正の電圧が前記第１信号に同期して印加され、
前記第１電極は、選択用サイリスタのＮゲート電極であり、
前記第２電極は、スイッチ用サイリスタのアノードであり、
前記第３電極は、発光素子のアノードであり、
前記第１制御電極は、スイッチ用サイリスタのＮゲート電極であり、
前記第２制御電極は、発光素子のＮゲート電極であり、
前記スイッチ用サイリスタ、前記選択用サイリスタおよび前記発光素子のアノードを共通の電極として接地する場合は、
前記スイッチ用サイリスタのＰゲート電極は、前記選択用サイリスタのカソードと前記抵抗体の一端とに接続され、
前記各スイッチ素子に設けられる抵抗体の他端は相互に電気的に接続され、その他端には、第４信号として共通の電極に対して負の電圧が前記第１信号に同期して印加され、
前記第１電極は、選択用サイリスタのＰゲート電極であり、
前記第２電極は、スイッチ用サイリスタのカソードであり、
前記第３電極は、発光素子のカソードであり、
前記第１制御電極は、スイッチ用サイリスタのＰゲート電極であり、
前記第２制御電極は、発光素子のＰゲート電極であることを特徴とする。
【００１７】
また本発明の発光素子アレイは、第１電極と、第２電極と、前記第１電極に第１信号が入力されていて、かつ前記第２電極に第２信号が入力されているときに制御信号が出力される第１制御電極とを備えるｎ（ｎは２以上の整数）個のスイッチ素子と、
前記各第１制御電極に個別に接続されるｎ本の信号伝送路と、
第３電極と、前記ｎ本の信号伝送路のうちのいずれか１つに接続される第２制御電極とを備え、前記第３電極に第３信号が入力されていて、かつ前記第２制御電極に制御信号が入力されているときに発光する複数の発光素子とを含む発光素子アレイであって、
前記各信号伝送路には、少なくとも１つの前記発光素子の第２制御電極が接続され、
前記ｎ個のスイッチ素子の第１電極が相互に電気的に接続され、
前記スイッチ素子および前記発光素子の両方が、カソードを共通の電極として接地する発光サイリスタを含んで構成され、または、前記スイッチ素子および前記発光素子の両方が、アノードを共通の電極として接地する発光サイリスタを含んで構成され、前記スイッチ素子がさらに、ダイオードと抵抗体とを含んで構成され、
前記スイッチ素子および前記発光素子の両方が、カソードを共通の電極として接地する発光サイリスタを含んで構成される場合は、
前記スイッチ素子を構成する発光サイリスタのＮゲート電極は、前記ダイオードのアノードおよび前記抵抗体の一端と接続され、
前記抵抗体の他端には、共通の電極に対して正の電圧が印加され、
前記第１電極は、ダイオードのカソードであり、
前記第２電極は、スイッチ素子を構成する発光サイリスタのアノードであり、
前記第３電極は、発光素子を構成する発光サイリスタのアノードであり、
前記第１制御電極は、スイッチ素子を構成する発光サイリスタのＮゲート電極であり、
前記第２制御電極は、発光素子を構成する発光サイリスタのＮゲート電極であり、
前記スイッチ素子および前記発光素子の両方が、アノードを共通の電極として接地する発光サイリスタを含んで構成される場合は、
前記スイッチ素子を構成する発光サイリスタのＰゲート電極は、前記ダイオードのカソードおよび前記抵抗体の一端と接続され、
前記抵抗体の他端には、共通の電極に対して負の電圧が印加され、
前記第１電極は、ダイオードのアノードであり、
前記第２電極は、スイッチ素子を構成する発光サイリスタのカソードであり、
前記第３電極は、発光素子を構成する発光サイリスタのカソードであり、
前記第１制御電極は、スイッチ素子を構成する発光サイリスタのＰゲート電極であり、
前記第２制御電極は、発光素子を構成する発光サイリスタのＰゲート電極であることを特徴とする。
【００１８】
また本発明の発光素子アレイは、第１電極と、第２電極と、前記第１電極に第１信号が入力されていて、かつ前記第２電極に第２信号が入力されているときに制御信号が出力される第１制御電極とを備えるｎ（ｎは２以上の整数）個のスイッチ素子と、
前記各第１制御電極に個別に接続されるｎ本の信号伝送路と、
第３電極と、前記ｎ本の信号伝送路のうちのいずれか１つに接続される第２制御電極とを備え、前記第３電極に第３信号が入力されていて、かつ前記第２制御電極に制御信号が
入力されているときに発光する複数の発光素子とを含む発光素子アレイであって、
前記各信号伝送路には、少なくとも１つの前記発光素子の第２制御電極が接続され、
前記ｎ個のスイッチ素子の第１電極が相互に電気的に接続され、
前記スイッチ素子は、発光サイリスタから成るスイッチ用サイリスタと、発光サイリスタから成る選択用サイリスタと、抵抗体とから成り、
前記発光素子は、発光サイリスタから成り、
前記スイッチ用サイリスタ、前記選択用サイリスタおよび前記発光素子のカソードを共通の電極として接地する場合は、
前記スイッチ用サイリスタのＮゲート電極は、前記選択用サイリスタのアノードと前記抵抗体の一端とに接続され、
前記各スイッチ素子に設けられる抵抗体の他端は相互に電気的に接続され、その他端には、第４信号として共通の電極に対して正の電圧が前記第１信号に同期して印加され、
前記第１電極は、選択用サイリスタのＮゲート電極であり、
前記第２電極は、スイッチ用サイリスタのアノードであり、
前記第３電極は、発光素子のアノードであり、
前記第１制御電極は、スイッチ用サイリスタのＮゲート電極であり、
前記第２制御電極は、発光素子のＮゲート電極であり、
前記スイッチ用サイリスタ、前記選択用サイリスタおよび前記発光素子のアノードを共通の電極として接地する場合は、
前記スイッチ用サイリスタのＰゲート電極は、前記選択用サイリスタのカソードと前記抵抗体の一端とに接続され、
前記各スイッチ素子に設けられる抵抗体の他端は相互に電気的に接続され、その他端には、第４信号として共通の電極に対して負の電圧が前記第１信号に同期して印加され、
前記第１電極は、選択用サイリスタのＰゲート電極であり、
前記第２電極は、スイッチ用サイリスタのカソードであり、
前記第３電極は、発光素子のカソードであり、
前記第１制御電極は、スイッチ用サイリスタのＰゲート電極であり、
前記第２制御電極は、発光素子のＰゲート電極であることを特徴とする。
【００１９】
また本発明の発光素子アレイは、第１電極と、第２電極と、前記第１電極に第１信号が入力されていて、かつ前記第２電極に第２信号が入力されているときに制御信号が出力される第１制御電極とを備えるｎ（ｎは３以上の整数）個のスイッチ素子と、
前記第１電極が電気的に接続される複数の第１信号入力端子と、
前記各第１制御電極に個別に接続されるｎ本の信号伝送路と、
第３電極と、前記ｎ本の信号伝送路のうちのいずれか１つに接続される第２制御電極とを備え、前記第３電極に第３信号が入力されていて、かつ前記第２制御電極に制御信号が入力されているときに発光する複数の発光素子とを含む発光素子アレイであって、
前記各信号伝送路には、少なくとも１つの前記発光素子の第２制御電極が接続され、
前記ｎ個のスイッチ素子は、ｎ個未満のスイッチ素子から成るスイッチ素子ブロックを複数構成し、
各スイッチ素子ブロックが有する前記ｎ個未満のスイッチ素子は、各第１電極が互いに異なる前記第１信号入力端子に個別に接続され、かつ、各第２電極が相互に電気的に接続され、
前記複数の第１信号入力端子のうち少なくとも１つには、複数のスイッチ素子ブロックにそれぞれ設けられるスイッチ素子の第１電極が共通に接続され、
前記スイッチ素子および前記発光素子の両方が、カソードを共通の電極として接地する発光サイリスタを含んで構成され、または、前記スイッチ素子および前記発光素子の両方が、アノードを共通の電極として接地する発光サイリスタを含んで構成され、前記スイッチ素子がさらに、ダイオードと抵抗体とを含んで構成され、
前記スイッチ素子および前記発光素子の両方が、カソードを共通の電極として接地する発光サイリスタを含んで構成される場合は、
前記スイッチ素子を構成する発光サイリスタのＮゲート電極は、前記ダイオードのア
ノードおよび前記抵抗体の一端と接続され、
前記抵抗体の他端には、共通の電極に対して正の電圧が印加され、
前記第１電極は、ダイオードのカソードであり、
前記第２電極は、スイッチ素子を構成する発光サイリスタのアノードであり、
前記第３電極は、発光素子を構成する発光サイリスタのアノードであり、
前記第１制御電極は、スイッチ素子を構成する発光サイリスタのＮゲート電極であり、
前記第２制御電極は、発光素子を構成する発光サイリスタのＮゲート電極であり、
前記スイッチ素子および前記発光素子の両方が、アノードを共通の電極として接地する発光サイリスタを含んで構成される場合は、
前記スイッチ素子を構成する発光サイリスタのＰゲート電極は、前記ダイオードのカソードおよび前記抵抗体の一端と接続され、
前記抵抗体の他端には、共通の電極に対して負の電圧が印加され、
前記第１電極は、ダイオードのアノードであり、
前記第２電極は、スイッチ素子を構成する発光サイリスタのカソードであり、
前記第３電極は、発光素子を構成する発光サイリスタのカソードであり、
前記第１制御電極は、スイッチ素子を構成する発光サイリスタのＰゲート電極であり、
前記第２制御電極は、発光素子を構成する発光サイリスタのＰゲート電極であることを特徴とする。
【００２０】
また本発明の発光素子アレイは、第１電極と、第２電極と、前記第１電極に第１信号が入力されていて、かつ前記第２電極に第２信号が入力されているときに制御信号が出力される第１制御電極とを備えるｎ（ｎは３以上の整数）個のスイッチ素子と、
前記第１電極が電気的に接続される複数の第１信号入力端子と、
前記各第１制御電極に個別に接続されるｎ本の信号伝送路と、
第３電極と、前記ｎ本の信号伝送路のうちのいずれか１つに接続される第２制御電極とを備え、前記第３電極に第３信号が入力されていて、かつ前記第２制御電極に制御信号が入力されているときに発光する複数の発光素子とを含む発光素子アレイであって、
前記各信号伝送路には、少なくとも１つの前記発光素子の第２制御電極が接続され、
前記ｎ個のスイッチ素子は、ｎ個未満のスイッチ素子から成るスイッチ素子ブロックを複数構成し、
各スイッチ素子ブロックが有する前記ｎ個未満のスイッチ素子は、各第１電極が互いに異なる前記第１信号入力端子に個別に接続され、かつ、各第２電極が相互に電気的に接続され、
前記複数の第１信号入力端子のうち少なくとも１つには、複数のスイッチ素子ブロックにそれぞれ設けられるスイッチ素子の第１電極が共通に接続され、
前記スイッチ素子は、発光サイリスタから成るスイッチ用サイリスタと、発光サイリスタから成る選択用サイリスタと、抵抗体とから成り、
前記発光素子は、発光サイリスタから成り、
前記スイッチ用サイリスタ、前記選択用サイリスタおよび前記発光素子のカソードを共通の電極として接地する場合は、
前記スイッチ用サイリスタのＮゲート電極は、前記選択用サイリスタのアノードと前記抵抗体の一端とに接続され、
前記各スイッチ素子に設けられる抵抗体の他端は相互に電気的に接続され、その他端には、第４信号として共通の電極に対して正の電圧が前記第１信号に同期して印加され、
前記第１電極は、選択用サイリスタのＮゲート電極であり、
前記第２電極は、スイッチ用サイリスタのアノードであり、
前記第３電極は、発光素子のアノードであり、
前記第１制御電極は、スイッチ用サイリスタのＮゲート電極であり、
前記第２制御電極は、発光素子のＮゲート電極であり、
前記スイッチ用サイリスタ、前記選択用サイリスタおよび前記発光素子のアノードを共通の電極として接地する場合は、
前記スイッチ用サイリスタのＰゲート電極は、前記選択用サイリスタのカソードと前記抵抗体の一端とに接続され、
前記各スイッチ素子に設けられる抵抗体の他端は相互に電気的に接続され、その他端には、第４信号として共通の電極に対して負の電圧が前記第１信号に同期して印加され、
前記第１電極は、選択用サイリスタのＰゲート電極であり、
前記第２電極は、スイッチ用サイリスタのカソードであり、
前記第３電極は、発光素子のカソードであり、
前記第１制御電極は、スイッチ用サイリスタのＰゲート電極であり、
前記第２制御電極は、発光素子のＰゲート電極であることを特徴とする。
【００２１】
また本発明の発光素子アレイは、前記各第２電極に第２の抵抗体がそれぞれ接続され、前記第２の抵抗体を介して前記第２信号が前記第２電極に与えられることを特徴とする。
【００２２】
また本発明の発光素子アレイは、前記スイッチ素子および前記発光素子は同じ層構成を有する発光サイリスタで構成されることを特徴とする。
【００２３】
また本発明の発光素子アレイは、前記スイッチ素子を構成する発光サイリスタが発する光を遮光または減光するための、遮光手段または減光手段を含むことを特徴とする。
【００２４】
また本発明の発光素子アレイにおいて、前記抵抗体は、基板に近接する側から、Ｐ型またはＮ型のうちの一方の導電型の第１半導体層、他方の導電型の第２半導体層、一方の導電型の第３半導体層の順に積層された半導体膜のうち、前記第３半導体層を用いて構成されることを特徴とする。
【００２５】
また本発明の発光素子アレイは、前記抵抗体に入射する光を遮光または減光するために、前記抵抗体を覆う遮光手段または減光手段が設けられていることを特徴とする。
【００２６】
また本発明の発光装置は、前記発光素子アレイが発光サイリスタ、ダイオードおよび抵抗体を備えた複数の前記スイッチ素子を含んで構成される場合に、複数のその発光素子アレイと、
前記第１電極と電気的に接続され、前記第１信号を供給する第１の駆動回路と、
前記第２電極と電気的に接続され、前記第２信号を供給する第２の駆動回路と、
前記第３電極と電気的に接続され、前記第３信号を供給する第３の駆動回路とを含むことを特徴とする。
【００２７】
また本発明の発光装置は、前記発光素子アレイがスイッチ用サイリスタ、選択用サイリスタおよび抵抗体を備えた複数の前記スイッチ素子を含んで構成される場合に、複数のその発光素子アレイと、
前記第１電極と電気的に接続され、前記第１信号を供給する第１の駆動回路と、
前記第２電極と電気的に接続され、前記第２信号を供給する第２の駆動回路と、
前記第３電極と電気的に接続され、前記第３信号を供給する第３の駆動回路と、
前記抵抗体の前記他端と電気的に接続され、前記第４信号を供給する第４の駆動回路とを含むことを特徴とする。
【００２８】
また本発明の発光装置は、前記発光素子アレイがスイッチ用サイリスタ、選択用サイリスタおよび抵抗体を備えた複数の前記スイッチ素子を含んで構成される場合に、前記第４の駆動回路は、前記第１の駆動回路が前記第１信号の供給先の発光素子アレイを変更するときに、前記共通の電極の電位にほぼ等しい信号を供給してから、前記第４信号を供給し、
前記第２の駆動回路および第３の駆動回路は、前記第４の駆動回路が前記第４信号の供給を開始してから、前記第２信号および前記第３信号をそれぞれ供給することを特徴とする。
【００２９】
また本発明の画像形成装置は、前記発光素子アレイが発光サイリスタ、ダイオードおよび抵抗体を備えた複数の前記スイッチ素子を含んで構成される場合に、その発光素子アレイを複数含む前記発光装置と、
感光体ドラムに前記発光装置の発光素子からの光を集光する集光手段と、
前記発光装置からの光が前記集光手段によって前記感光体ドラムに集光されて露光された感光体ドラムに現像剤を供給する現像剤供給手段と、
感光体ドラムに現像剤によって形成された画像を記録シートに転写する転写手段と、
記録シートに転写された現像剤を定着させる定着手段とを含み、
前記第１、第２および第３駆動回路は、画像情報に基づいて第１、第２および第３信号をそれぞれ供給することを特徴とする。
【００３０】
また本発明の画像形成装置は、前記発光素子アレイがスイッチ用サイリスタ、選択用サイリスタおよび抵抗体を備えた複数の前記スイッチ素子含んで構成される場合に、その発光素子アレイを複数含む前記発光装置と、
感光体ドラムに前記発光装置の発光素子からの光を集光する集光手段と、
前記発光装置からの光が前記集光手段によって前記感光体ドラムに集光されて露光された感光体ドラムに現像剤を供給する現像剤供給手段と、
感光体ドラムに現像剤によって形成された画像を記録シートに転写する転写手段と、
記録シートに転写された現像剤を定着させる定着手段とを含み、
前記第１、第２、第３および第４駆動回路は、画像情報に基づいて前記第１、第２、第３および第４信号をそれぞれ供給することを特徴とする。
【発明の効果】
【００３１】
本発明によれば、発光素子アレイは、第１信号および第２信号が共に入力されているときに制御信号を出力するｎ（ｎは２以上の整数）個のスイッチ素子と、前記制御信号が伝送されるｎ本の信号伝送路と、前記信号伝送路からの制御信号と共に、第３信号が入力されているときに発光する複数（ｎ個以上）の発光素子とを含んで構成される。前記第１信号が入力される第１電極は各スイッチ素子間で相互に電気的に接続されていることから、発光素子アレイに含まれる全てのスイッチ素子に共通の第１信号を与えることができる。
【００３２】
発光素子アレイを構成する各スイッチ素子に共通の第１信号が入力されている場合には、さらに第２信号が入力されているスイッチ素子に接続された信号伝送路に制御信号が出力され、さらにその信号伝送路に接続された発光素子に第３信号が入力されると、その発光素子は発光する。逆に、発光素子アレイに共通の第１信号が入力されていない場合には、各スイッチ素子は、第２信号が入力されていても、制御信号を出力することがないので、さらにそのスイッチ素子に接続された発光素子に第３信号が入力されていても、その発光素子は発光しない。
【００３３】
したがって、複数の発光素子アレイを用いて発光装置を構成する場合には、第１信号によって、どの発光素子アレイに属する発光素子を発光させるかを選択することができる（以下、第１信号が入力されている発光素子アレイ、またはその発光素子アレイの全てのスイッチ素子は選択状態にあるという）。そこで、発光装置を構成する各発光素子アレイに順番に第１信号を与えて選択状態にすることで、各発光素子アレイに第２信号および第３信号を与えるための駆動用ＩＣ、ならびに各発光素子と駆動用ＩＣとの間の配線を、複数の発光素子アレイ間で共用する時分割駆動を行うことができる。このように、本発明の発光素子アレイを用いて発光装置を構成すると、各発光素子アレイ間で駆動用ＩＣおよび配線を共用することができるので、少ない駆動用ＩＣ数および配線数で構成された発光装置が実現できる。
【００３４】
また、前記複数の発光素子に第３信号を与える配線の数を減少させるために、前記複数の発光素子は、ｎ個以下の発光素子からなる発光素子ブロックを構成する。そして、複数の発光素子を含む発光素子ブロックは、前記第３信号が与えられる第３電極が相互に電気的に接続されていることから、同じ発光素子ブロックに属する各発光素子には共通の第３信号が与えられる。一方、前記信号伝送路との接続については、複数の発光素子を含む発光素子ブロックは、その複数の発光素子の各第２制御電極が異なる信号伝送路に接続されるので異なる制御信号が与えられる。
【００３５】
ここで、各スイッチ素子の全ての第１電極が相互に電気的に接続されて、発光素子アレイ全体が前記第１信号によって選択状態にある場合には、その発光素子アレイの各スイッチ素子に第２信号を時分割で順番に与えると、スイッチ素子に接続された信号伝送路にも順番に制御信号が伝送され、各発光素子ブロック内の各発光素子にも順番に制御信号が与えられる。一方、発光素子アレイに複数の第１信号入力端子が設けられて、さらにその発光素子アレイのｎ個のスイッチ素子が複数のスイッチ素子ブロックに分割されている場合には、第１信号入力端子に時分割で順番に第１信号を与え、さらに各スイッチ素子ブロックに時分割で順番に第２信号を与えることによって、第１信号と第２信号が共に与えられているスイッチ素子に接続された信号伝送路に制御信号が伝送される。この結果、各発光素子ブロック内の各発光素子にも時分割で制御信号が与えられることになる。しがたって、いずれの場合においても、制御信号が与えられるタイミングに合わせて各発光素子ブロックに共通の第３信号を与えることで発光素子ブロック内での時分割駆動が実現できる。
【００３６】
このように、本発明では、同じ発光素子アレイ内の複数の発光素子ブロックで時分割駆動をすることができることから、第３信号を供給する駆動用ＩＣの出力端子数、および駆動用ＩＣと発光素子アレイとの配線数を減少させることができ、配線数の少ない小形の発光装置を実現できる。また、発光素子アレイ内の信号伝送路の配線数、および第３信号入力用のボンディングパッド数も削減することができることから、発光素子の高密度化が可能な小形の発光素子アレイを実現できる。
【００３７】
また、発光素子アレイを構成する発光素子は、基板の一表面（以下、この面を主面という）上に略直線状に配列して設けられ、前記ｎ本の信号伝送路は、発光素子の配列方向に沿って配線され、前記第１信号、前記第２信号、および前記第３信号を供給するためのボンディングパッドは、発光素子の配列方向に沿って相互に間隔を開けて配置され、前記スイッチ素子は隣接する前記ボンディングパッドの間に配置される。ここで、前記各スイッチ素子の第１電極が共通に接続される場合には、前記第１電極に接続されて第１信号を供給するための第１ボンディングパッドは、少なくとも１個必要である。前記第２電極に接続されて第２信号を供給するための第２ボンディングパッドは、発光素子アレイを構成する各スイッチ素子に個別に第２信号を与える必要があるので、スイッチ素子数に等しいｎ個が必要である。また、前記第３電極に接続されて第３信号を供給するための第３ボンディングパッドは、各発光素子ブロックを構成する発光素子の第３電極が相互に電気的に接続されていることから、発光素子ブロックごとに少なくとも１個必要である。
【００３８】
したがって、発光素子ブロック数をｍ個として、各発光素子ブロックがｎ個の発光素子で構成されているとすると、ｍ×ｎ個の発光素子数に対して、第１〜第３信号を供給するために少なくとも必要なボンディングパッド数はｍ＋ｎ＋１個となるので、多数の発光素子からなる発光素子アレイを構成したときには、発光素子数に比べて、ボンディングパッド数が少なくなり、ボンディグパッド間にスペースを生じる。よって、そのスペースを有効に活用してスイッチ素子を配置することができ、スイッチ素子を設けることで発光素子アレイ全体の大きさが増大することを避けることができ、結果として小形な発光素子アレイを実現できる。
【００３９】
また本発明によれば、発光素子アレイは、上記構成と同様に、第１信号および第２信号が共に入力されているときに制御信号を出力するｎ（ｎは３以上の整数）個のスイッチ素子と、前記制御信号が伝送されるｎ本の信号伝送路と、前記信号伝送路からの制御信号と共に、第３信号が入力されているときに発光する複数（ｎ個以上）の発光素子とを含んで構成される。さらに、上記構成に加えて、前記ｎ個のスイッチ素子に第２信号を与えるための配線数を減少させるために、前記ｎ個のスイッチ素子をｎ個未満のスイッチ素子から成る複数のスイッチ素子ブロックに分割するとともに、第１信号入力端子を複数個設ける。そして、複数のスイッチ素子を含むスイッチ素子ブロックでは、その複数のスイッチ素子の各第２電極が相互に電気的に接続され、各第１電極が互いに異なる第１信号入力端子に個別に接続されるようにする。
【００４０】
この結果、１つのスイッチ素子ブロックに属する各スイッチ素子には第２信号が共通に与えられるので、第２信号を供給するための配線数が削減される。一方、第１信号の供給については、１つのスイッチ素子ブロックに属する各スイッチ素子に第１信号は個別に与えられる。ここで、本発明では、第１信号入力端子数をなるべく増やさないようにするために、複数の第１信号入力端子のうち少なくとも１つには、スイッチ素子ブロック毎に設けられるスイッチ素子の第１電極が共通に接続されるようにする。各スイッチ素子ブロックを構成するスイッチ素子の数の最大値に第１信号入力端子の数を等しくすれば、第１信号入力端子は必要最小限の個数になる。
【００４１】
このような発光素子アレイを複数個用いて発光装置を構成する場合には、各発光素子アレイの各第１信号入力端子に第１信号を時分割で順番に与える。そうすると、ある発光素子アレイの１つの第１信号入力端子に第１信号が与えられた状態では、その第１信号入力端子に接続されている複数のスイッチ素子に共通の第１信号が与えられる（以下、第１信号が与えられたスイッチ素子は選択状態にあるという）。この状態で、各スイッチ素子ブロックに時分割で順番に第２信号をさらに与えると、第２信号が与えられたスイッチ素子ブロックのうち、選択状態にあるスイッチ素子のみから制御信号が信号伝送路に出力される。そして、制御信号の流れる信号伝送路に接続された発光素子に第３信号を入力することによって、その発光素子を選択的に発光させることができる。
【００４２】
このように、本発明では、各発光素子アレイ内の複数のスイッチ素子ブロックで時分割駆動を行うので、第２信号を供給する駆動用ＩＣの出力端子数、および駆動用ＩＣと各発光素子アレイとの配線数を減少させることができ、小型の発光装置を実現することができる。また、発光素子アレイ内の第２信号入力用のボンディングパッド数も削減することができるので、発光素子の高密度化が可能な小形の発光素子アレイを実現できる。たとえば、ｎ個のスイッチ素子の全ての第１電極を相互に電気的に接続することによって、第１信号入力端子を１つだけ設ける場合には、第２信号を入力するための配線およびボンディングパッドの数は、スイッチ素子と同数だけ必要であるのに対して、本発明のように第１信号入力端子を１つ増やして２個にした場合には、第２信号入力用の配線およびボンディングパッドの数を半減させることが可能になる。
【００４３】
また、前記複数の発光素子に第３信号を与える配線の数を減少させるために、前記複数の発光素子は、ｎ個以下の発光素子からなる発光素子ブロックを構成する。そして、複数の発光素子を含む発光素子ブロックは、前記第３信号が与えられる第３電極が相互に電気的に接続されていることから、同じ発光素子ブロックに属する各発光素子には共通の第３信号が与えられる。一方、前記信号伝送路との接続については、複数の発光素子を含む発光素子ブロックは、その複数の発光素子の各第２制御電極が異なる信号伝送路に接続されるので異なる制御信号が与えられる。
【００４４】
ここで、各スイッチ素子の全ての第１電極が相互に電気的に接続されて、発光素子アレイ全体が前記第１信号によって選択状態にある場合には、その発光素子アレイの各スイッチ素子に第２信号を時分割で順番に与えると、スイッチ素子に接続された信号伝送路にも順番に制御信号が伝送され、各発光素子ブロック内の各発光素子にも順番に制御信号が与えられる。一方、発光素子アレイに複数の第１信号入力端子が設けられて、さらにその発光素子アレイのｎ個のスイッチ素子が複数のスイッチ素子ブロックに分割されている場合には、第１信号入力端子に時分割で順番に第１信号を与え、さらに各スイッチ素子ブロックに時分割で順番に第２信号を与えることによって、第１信号と第２信号が共に与えられているスイッチ素子に接続された信号伝送路に制御信号が伝送される。この結果、各発光素子ブロック内の各発光素子にも時分割で制御信号が与えられることになる。しがたって、いずれの場合においても、制御信号が与えられるタイミングに合わせて各発光素子ブロックに共通の第３信号を与えることで発光素子ブロック内での時分割駆動が実現できる。
【００４５】
このように、本発明では、同じ発光素子アレイ内の複数の発光素子ブロックで時分割駆動をすることができることから、第３信号を供給する駆動用ＩＣの出力端子数、および駆動用ＩＣと発光素子アレイとの配線数を減少させることができ、配線数の少ない小形の発光装置を実現できる。また、発光素子アレイ内の信号伝送路の配線数、および第３信号入力用のボンディングパッド数も削減することができることから、発光素子の高密度化が可能な小形の発光素子アレイを実現できる。
【００４６】
また、前記ｎ（ｎは３以上の整数）個のスイッチ素子が複数のスイッチ素子ブロックを構成する場合には、第１信号を供給するための第１ボンディングパッドは、少なくとも前記第１信号入力端子の数だけ必要である。第２信号を供給するための第２ボンディングパッドは、各スイッチ素子ブロックを構成する前記第２電極が相互に電気的に接続されているので、スイッチ素子ブロック毎に少なくとも１個必要である。また、前記第３電極に接続されて第３信号を供給するための第３ボンディングパッドは、各発光素子ブロックを構成する発光素子の第３電極が相互に電気的に接続されていることから、発光素子ブロックごとに少なくとも１個必要である。
【００４７】
したがって、スイッチ素子ブロック数をＭ個として、各スイッチ素子ブロックがＮ（ｎ＝Ｍ×Ｎ）個のスイッチ素子で構成されているとし、また発光素子ブロック数をｍ個として、各発光素子ブロックがｎ個の発光素子で構成されているとすると、ｍ×ｎ個の発光素子数に対して、第１〜第３信号を供給するために少なくとも必要なボンディングパッド数はｍ＋Ｍ＋Ｎ個となる。よって、多数の発光素子からなる発光素子アレイを構成したときには、発光素子数に比べて、ボンディングパッド数がさらに少なくなり、ボンディグパッド間にスペースを生じる。よって、そのスペースを有効に活用してスイッチ素子を配置することができ、スイッチ素子を設けることで発光素子アレイ全体の大きさが増大することを避けることができ、結果として小形な発光素子アレイを実現できる。
【００４８】
また本発明によれば、各発光素子アレイを第１信号および第２信号を与えるための配線数およびボンディングパッド数をなるべく少なくするめに、前記ｎ個のスイッチ素子を、Ｍ（Ｍは２以上の整数）個のスイッチ素子ブロックに分割したとき、各スイッチ素子ブロックには、Ｎ（Ｎは２以上の整数、ｎ＝Ｍ×Ｎ）個のスイッチ素子が同数で含まれるようにする。このとき、少なくともＮ個の第１信号入力端子が必要になる。
【００４９】
また本発明によれば、発光素子アレイは、第１信号および第２信号が共に入力されているときに制御信号を出力するｎ（ｎは２以上の整数）個のスイッチ素子と、前記制御信号が伝送されるｎ本の信号伝送路と、前記信号伝送路からの制御信号と共に、第３信号が入力されているときに発光する複数（ｎ個以上）の発光素子とを含んで構成される。前記第１信号が入力される第１電極は各スイッチ素子間で相互に電気的に接続されていることから、発光素子アレイに含まれる全てのスイッチ素子に共通の第１信号を与えることができる。
【００５０】
発光素子アレイを構成する各スイッチ素子に共通の第１信号が入力されている場合には、さらに第２信号が入力されているスイッチ素子に接続された信号伝送路に制御信号が出力され、さらにその信号伝送路に接続された発光素子に第３信号が入力されると、その発光素子は発光する。逆に、発光素子アレイに共通の第１信号が入力されていない場合には、各スイッチ素子は、第２信号が入力されていても、制御信号を出力することがないので、さらにそのスイッチ素子に接続された発光素子に第３信号が入力されていても、その発光素子は発光しない。
【００５１】
したがって、複数の発光素子アレイを用いて発光装置を構成する場合には、第１信号によって、どの発光素子アレイに属する発光素子を発光させるかを選択することができる（以下、第１信号が入力されている発光素子アレイ、またはその発光素子アレイの全てのスイッチ素子は選択状態にあるという）。そこで、発光装置を構成する各発光素子アレイに順番に第１信号を与えて選択状態にすることで、各発光素子アレイに第２信号および第３信号を与えるための駆動用ＩＣ、ならびに各発光素子と駆動用ＩＣとの間の配線を、複数の発光素子アレイ間で共用する時分割駆動を行うことができる。このように、本発明の発光素子アレイを用いて発光装置を構成すると、各発光素子アレイ間で駆動用ＩＣおよび配線を共用することができるので、少ない駆動用ＩＣ数および配線数で構成された発光装置が実現できる。
【００５２】
また、発光素子アレイを構成する前記スイッチ素子は、発光サイリスタとダイオードと抵抗体とを含んで構成することができ、また前記発光素子は、発光サイリスタを含んで構成することができる。ここで、スイッチ素子および発光素子を構成する発光サイリスタは、カソードまたはアノードを共通の電極（電位をＶｇ＝０ボルトとする）にして用いられる。
【００５３】
カソードを共通電極とする場合には、スイッチ素子は、発光サイリスタのＮゲート電極と、ダイオードのアノードと、抵抗体の一端とが接続されて構成され、抵抗体の他端は、共通の電極であるカソードを基準電位として正の電圧が印加される。この場合、ダイオードのカソードが第１信号を入力するための第１電極に対応し、発光サイリスタのアノードが第２信号を入力するための第２電極に対応し、発光サイリスタのＮゲート電極が制御信号を出力するための第１制御電極に対応する。また、発光素子は、発光サイリスタで構成され、第３信号を入力するための第３電極が、発光サイリスタのアノードに対応し、制御信号を入力するための第２制御電極が、発光サイリスタのＮゲート電極に対応する。
【００５４】
前記の回路構成による回路動作の一例を示す。
第１信号として、ローレベル（電位を０ボルトとする）の信号を入力する。このとき、前記ダイオードが順方向にバイアスされ、ダイオードのアノードの電位はダイオードの拡散電位（Ｖｄボルトとする）にほぼ等しくなる。また、第１信号がハイレベルのときは、前記抵抗体の他端に印加される正の電圧（Ｖｃｃボルトとする）に等しくすると、このときのダイオードのアノードの電位はＶｃｃボルトにほぼ等しくなる。
【００５５】
ここで、スイッチ素子を構成する発光サイリスタ（以下、スイッチ用サイリスタという）と、発光素子を構成する発光サイリスタ（以下、発光用サイリスタという）は、しきい電圧等の電流電圧特性が等しいとする。そして、第２信号および第３信号のローレベルの電圧を０ボルトとし、第２信号および第３信号のハイレベルの電圧を以下の条件を満たすように定める。まず、スイッチ用サイリスタは、Ｎゲート電極の電位がＶｄボルトのときに、アノードにハイレベルの第２信号が入力されるとオン状態に遷移するが、発光用サイリスタは、Ｎゲート電極の電位がＶｄボルトのときに、アノードにハイレベルの第３信号が入力されてもオン状態には遷移しないように、第２信号のハイレベルの電圧を第３信号のハイレベルの電圧よりも高く定める。また、発光用サイリスタのＮゲート電極の電位がほぼ０ボルトのときに、発光用サイリスタはアノードに第３信号が入力されるとオン状態に遷移するように第３信号のハイレベルの電圧を定める。さらに、スイッチ用サイリスタのＮゲート電極の電位がほぼＶｃｃボルトのときに、スイッチ用サイリスタはアノードに第３信号が入力されてもオン状態に遷移しないように第２信号のハイレベル電圧を定め、発光用サイリスタのＮゲート電極の電位がほぼＶｃｃボルトのときに、発光用サイリスタのアノードに第３信号が入力されてもオン状態に遷移しないように第３信号のハイレベル電圧を定める。
【００５６】
このとき、スイッチ用サイリスタに、ローレベルの第１信号と共にハイレベルの第２信号が入力されるとスイッチ用サイリスタはオン状態に遷移し、スイッチ用サイリスタのＮゲート電極はほぼ０ボルトを示し、前記信号伝送路でスイッチ用サイリスタのＮゲート電極と接続された発光用サイリスタのＮゲート電極の電位もほぼ０ボルトに等しい。このことは、ローレベル（０ボルト）の制御信号がスイッチ用サイリスタのＮゲート電極から発光用サイリスタのゲート電極へ信号伝送路を伝送して入力されたことを意味する。この状態でハイレベルの第３信号が入力されると発光用サイリスタはオン状態に遷移し発光する。
【００５７】
スイッチ用サイリスタに、ローレベルの第１信号が入力されても、ハイレベルの第２信号が入力されなければ、スイッチ用サイリスタはオン状態に遷移しない。このとき、信号伝送路でスイッチ用サイリスタのＮゲート電極に接続された発光用サイリスタのＮゲート電極の電位はほぼＶｄボルトに等しい。しかし、この状態でハイレベルの第３信号がアノードに入力されても発光用サイリスタは発光しない。
【００５８】
このように、ローレベルの第１信号およびハイレベルの第２信号が共に入力されているスイッチ用サイリスタはオン状態に遷移する。この状態でスイッチ用サイリスタのＮゲート電極と信号伝送路で接続された発光用サイリスタのアノードに第３信号が入力されているときに発光するという論理回路が実現できる。なお、前述したパラメータの設定は一例であり、同じ回路構成で他のパラメータを与えても動作する場合がある。
【００５９】
したがって、本発明によれば、たとえばＮＡＮＤゲートやインバータなどの複雑な半導体装置を用いることなく、発光サイリスタを用いた簡単な回路構成で、第１〜第３信号を与えることによって選択的に発光素子を発光させる論理回路を構成することができるので、設計が容易で製造工程が簡単な発光素子アレイが実現できる。また、前記抵抗体を用いることによって、複数の発光素子を同時に発光させる場合に、前記信号伝送路に流れる電流が変化しても安定にスイッチ素子を動作させることができる。
【００６０】
なお、発光サイリスタのアノードを共通の電極とする場合には、発光サイリスタおよびダイオードの極性を反対にし、抵抗体に印加される電圧の正負を反対にし、発光サイリスタのゲート電極の導電型を反対にすれば、同様に前述の論理回路が実現できる。
【００６１】
また本発明によれば、発光素子アレイは、第１信号および第２信号が共に入力されているときに制御信号を出力するｎ（ｎは２以上の整数）個のスイッチ素子と、前記制御信号が伝送されるｎ本の信号伝送路と、前記信号伝送路からの制御信号と共に、第３信号が入力されているときに発光する複数（ｎ個以上）の発光素子とを含んで構成される。前記第１信号が入力される第１電極は各スイッチ素子間で相互に電気的に接続されていることから、発光素子アレイに含まれる全てのスイッチ素子に共通の第１信号を与えることができる。
【００６２】
発光素子アレイを構成する各スイッチ素子に共通の第１信号が入力されている場合には、さらに第２信号が入力されているスイッチ素子に接続された信号伝送路に制御信号が出力され、さらにその信号伝送路に接続された発光素子に第３信号が入力されると、その発光素子は発光する。逆に、発光素子アレイに共通の第１信号が入力されていない場合には、各スイッチ素子は、第２信号が入力されていても、制御信号を出力することがないので、さらにそのスイッチ素子に接続された発光素子に第３信号が入力されていても、その発光素子は発光しない。
【００６３】
したがって、複数の発光素子アレイを用いて発光装置を構成する場合には、第１信号によって、どの発光素子アレイに属する発光素子を発光させるかを選択することができる（以下、第１信号が入力されている発光素子アレイ、またはその発光素子アレイの全てのスイッチ素子は選択状態にあるという）。そこで、発光装置を構成する各発光素子アレイに順番に第１信号を与えて選択状態にすることで、各発光素子アレイに第２信号および第３信号を与えるための駆動用ＩＣ、ならびに各発光素子と駆動用ＩＣとの間の配線を、複数の発光素子アレイ間で共用する時分割駆動を行うことができる。このように、本発明の発光素子アレイを用いて発光装置を構成すると、各発光素子アレイ間で駆動用ＩＣおよび配線を共用することができるので、少ない駆動用ＩＣ数および配線数で構成された発光装置が実現できる。
【００６４】
また、前記スイッチ素子は、スイッチ用サイリスタと選択用サイリスタと、抵抗体とから成り、前述のスイッチ素子のダイオードを選択用サイリスタに置換した構成を有する。発光素子は、前述した発光素子と同様に発光サイリスタから成る。各発光サイリスタは、カソードまたはアノードを共通の電極にして用いられる。
【００６５】
発光サイリスタは、オフ状態からオン状態に遷移すると、ゲートの電圧が変動してもオフ状態に遷移せずにオン状態を記憶する場合がある。この状態をリセットして発光サイリスタをオン状態に遷移するためには、アノードとカソードとの間の電位差を小さくする必要がある。選択用サイリスタは、第４信号が与えられているときにオン状態であったとしても、第４信号が途切れることによってアノードとカソードとの間の電位差が小さくなり、オフ状態に遷移する。選択用サイリスタは、前述したダイオードと同様に動作する。具体的には、選択用サイリスタは、第１電極であるゲートに第１信号が与えられたときにオン状態となり、アノードとカソードとの間の電圧が発光サイリスタのオン状態における拡散電位となる。この拡散電位が第２電極であるスイッチ用サイリスタのゲートに与えられる。これによって前述した回路構成と同様に、たとえばＮＡＮＤゲートやインバータなどの複雑な半導体装置を用いることなく、発光サイリスタを用いた簡単な回路構成で、第１〜第４信号を与えることによって選択的に発光素子を発光させる論理回路を構成することができるので、設計が容易で製造工程が簡単な発光素子アレイが実現できる。また、前記抵抗体を用いることによって、複数の発光素子を同時に発光させる場合に、前記信号伝送路に流れる電流が変化しても安定にスイッチ素子を動作させることができる。さらに選択用サイリスタのゲート電極に流れ込む電流は小さいので、第１電極に第１信号を伝送する伝送線の線幅を小さくすることができる。これによって発光素子アレイの小形化を実現することができる。
【００６６】
また本発明によれば、発光素子アレイは、上記構成と同様に、第１信号および第２信号が共に入力されているときに制御信号を出力するｎ（ｎは３以上の整数）個のスイッチ素子と、前記制御信号が伝送されるｎ本の信号伝送路と、前記信号伝送路からの制御信号と共に、第３信号が入力されているときに発光する複数（ｎ個以上）の発光素子とを含んで構成される。さらに、上記構成に加えて、前記ｎ個のスイッチ素子に第２信号を与えるための配線数を減少させるために、前記ｎ個のスイッチ素子をｎ個未満のスイッチ素子から成る複数のスイッチ素子ブロックに分割するとともに、第１信号入力端子を複数個設ける。そして、複数のスイッチ素子を含むスイッチ素子ブロックでは、その複数のスイッチ素子の各第２電極が相互に電気的に接続され、各第１電極が互いに異なる第１信号入力端子に個別に接続されるようにする。
【００６７】
この結果、１つのスイッチ素子ブロックに属する各スイッチ素子には第２信号が共通に与えられるので、第２信号を供給するための配線数が削減される。一方、第１信号の供給については、１つのスイッチ素子ブロックに属する各スイッチ素子に第１信号は個別に与えられる。ここで、本発明では、第１信号入力端子数をなるべく増やさないようにするために、複数の第１信号入力端子のうち少なくとも１つには、スイッチ素子ブロック毎に設けられるスイッチ素子の第１電極が共通に接続されるようにする。各スイッチ素子ブロックを構成するスイッチ素子の数の最大値に第１信号入力端子の数を等しくすれば、第１信号入力端子は必要最小限の個数になる。
【００６８】
このような発光素子アレイを複数個用いて発光装置を構成する場合には、各発光素子アレイの各第１信号入力端子に第１信号を時分割で順番に与える。そうすると、ある発光素子アレイの１つの第１信号入力端子に第１信号が与えられた状態では、その第１信号入力端子に接続されている複数のスイッチ素子に共通の第１信号が与えられる（以下、第１信号が与えられたスイッチ素子は選択状態にあるという）。この状態で、各スイッチ素子ブロックに時分割で順番に第２信号をさらに与えると、第２信号が与えられたスイッチ素子ブロックのうち、選択状態にあるスイッチ素子のみから制御信号が信号伝送路に出力される。そして、制御信号の流れる信号伝送路に接続された発光素子に第３信号を入力することによって、その発光素子を選択的に発光させることができる。
【００６９】
このように、本発明では、各発光素子アレイ内の複数のスイッチ素子ブロックで時分割駆動を行うので、第２信号を供給する駆動用ＩＣの出力端子数、および駆動用ＩＣと各発光素子アレイとの配線数を減少させることができ、小型の発光装置を実現することができる。また、発光素子アレイ内の第２信号入力用のボンディングパッド数も削減することができるので、発光素子の高密度化が可能な小形の発光素子アレイを実現できる。たとえば、ｎ個のスイッチ素子の全ての第１電極を相互に電気的に接続することによって、第１信号入力端子を１つだけ設ける場合には、第２信号を入力するための配線およびボンディングパッドの数は、スイッチ素子と同数だけ必要であるのに対して、本発明のように第１信号入力端子を１つ増やして２個にした場合には、第２信号入力用の配線およびボンディングパッドの数を半減させることが可能になる。
【００７０】
また、発光素子アレイを構成する前記スイッチ素子は、発光サイリスタとダイオードと抵抗体とを含んで構成することができ、また前記発光素子は、発光サイリスタを含んで構成することができる。ここで、スイッチ素子および発光素子を構成する発光サイリスタは、カソードまたはアノードを共通の電極（電位をＶｇ＝０ボルトとする）にして用いられる。
【００７１】
カソードを共通電極とする場合には、スイッチ素子は、発光サイリスタのＮゲート電極と、ダイオードのアノードと、抵抗体の一端とが接続されて構成され、抵抗体の他端は、共通の電極であるカソードを基準電位として正の電圧が印加される。この場合、ダイオードのカソードが第１信号を入力するための第１電極に対応し、発光サイリスタのアノードが第２信号を入力するための第２電極に対応し、発光サイリスタのＮゲート電極が制御信号を出力するための第１制御電極に対応する。また、発光素子は、発光サイリスタで構成され、第３信号を入力するための第３電極が、発光サイリスタのアノードに対応し、制御信号を入力するための第２制御電極が、発光サイリスタのＮゲート電極に対応する。
【００７２】
前記の回路構成による回路動作の一例を示す。
第１信号として、ローレベル（電位を０ボルトとする）の信号を入力する。このとき、前記ダイオードが順方向にバイアスされ、ダイオードのアノードの電位はダイオードの拡散電位（Ｖｄボルトとする）にほぼ等しくなる。また、第１信号がハイレベルのときは、前記抵抗体の他端に印加される正の電圧（Ｖｃｃボルトとする）に等しくすると、このときのダイオードのアノードの電位はＶｃｃボルトにほぼ等しくなる。
【００７３】
ここで、スイッチ素子を構成する発光サイリスタ（以下、スイッチ用サイリスタという）と、発光素子を構成する発光サイリスタ（以下、発光用サイリスタという）は、しきい電圧等の電流電圧特性が等しいとする。そして、第２信号および第３信号のローレベルの電圧を０ボルトとし、第２信号および第３信号のハイレベルの電圧を以下の条件を満たすように定める。まず、スイッチ用サイリスタは、Ｎゲート電極の電位がＶｄボルトのときに、アノードにハイレベルの第２信号が入力されるとオン状態に遷移するが、発光用サイリスタは、Ｎゲート電極の電位がＶｄボルトのときに、アノードにハイレベルの第３信号が入力されてもオン状態には遷移しないように、第２信号のハイレベルの電圧を第３信号のハイレベルの電圧よりも高く定める。また、発光用サイリスタのＮゲート電極の電位がほぼ０ボルトのときに、発光用サイリスタはアノードに第３信号が入力されるとオン状態に遷移するように第３信号のハイレベルの電圧を定める。さらに、スイッチ用サイリスタのＮゲート電極の電位がほぼＶｃｃボルトのときに、スイッチ用サイリスタはアノードに第３信号が入力されてもオン状態に遷移しないように第２信号のハイレベル電圧を定め、発光用サイリスタのＮゲート電極の電位がほぼＶｃｃボルトのときに、発光用サイリスタのアノードに第３信号が入力されてもオン状態に遷移しないように第３信号のハイレベル電圧を定める。
【００７４】
このとき、スイッチ用サイリスタに、ローレベルの第１信号と共にハイレベルの第２信号が入力されるとスイッチ用サイリスタはオン状態に遷移し、スイッチ用サイリスタのＮゲート電極はほぼ０ボルトを示し、前記信号伝送路でスイッチ用サイリスタのＮゲート電極と接続された発光用サイリスタのＮゲート電極の電位もほぼ０ボルトに等しい。このことは、ローレベル（０ボルト）の制御信号がスイッチ用サイリスタのＮゲート電極から発光用サイリスタのゲート電極へ信号伝送路を伝送して入力されたことを意味する。この状態でハイレベルの第３信号が入力されると発光用サイリスタはオン状態に遷移し発光する。
【００７５】
スイッチ用サイリスタに、ローレベルの第１信号が入力されても、ハイレベルの第２信号が入力されなければ、スイッチ用サイリスタはオン状態に遷移しない。このとき、信号伝送路でスイッチ用サイリスタのＮゲート電極に接続された発光用サイリスタのＮゲート電極の電位はほぼＶｄボルトに等しい。しかし、この状態でハイレベルの第３信号がアノードに入力されても発光用サイリスタは発光しない。
【００７６】
このように、ローレベルの第１信号およびハイレベルの第２信号が共に入力されているスイッチ用サイリスタはオン状態に遷移する。この状態でスイッチ用サイリスタのＮゲート電極と信号伝送路で接続された発光用サイリスタのアノードに第３信号が入力されているときに発光するという論理回路が実現できる。なお、前述したパラメータの設定は一例であり、同じ回路構成で他のパラメータを与えても動作する場合がある。
【００７７】
したがって、本発明によれば、たとえばＮＡＮＤゲートやインバータなどの複雑な半導体装置を用いることなく、発光サイリスタを用いた簡単な回路構成で、第１〜第３信号を与えることによって選択的に発光素子を発光させる論理回路を構成することができるので、設計が容易で製造工程が簡単な発光素子アレイが実現できる。また、前記抵抗体を用いることによって、複数の発光素子を同時に発光させる場合に、前記信号伝送路に流れる電流が変化しても安定にスイッチ素子を動作させることができる。
【００７８】
なお、発光サイリスタのアノードを共通の電極とする場合には、発光サイリスタおよびダイオードの極性を反対にし、抵抗体に印加される電圧の正負を反対にし、発光サイリスタのゲート電極の導電型を反対にすれば、同様に前述の論理回路が実現できる。
【００７９】
また本発明によれば、発光素子アレイは、上記構成と同様に、第１信号および第２信号が共に入力されているときに制御信号を出力するｎ（ｎは３以上の整数）個のスイッチ素子と、前記制御信号が伝送されるｎ本の信号伝送路と、前記信号伝送路からの制御信号と共に、第３信号が入力されているときに発光する複数（ｎ個以上）の発光素子とを含んで構成される。さらに、上記構成に加えて、前記ｎ個のスイッチ素子に第２信号を与えるための配線数を減少させるために、前記ｎ個のスイッチ素子をｎ個未満のスイッチ素子から成る複数のスイッチ素子ブロックに分割するとともに、第１信号入力端子を複数個設ける。そして、複数のスイッチ素子を含むスイッチ素子ブロックでは、その複数のスイッチ素子の各第２電極が相互に電気的に接続され、各第１電極が互いに異なる第１信号入力端子に個別に接続されるようにする。
【００８０】
この結果、１つのスイッチ素子ブロックに属する各スイッチ素子には第２信号が共通に与えられるので、第２信号を供給するための配線数が削減される。一方、第１信号の供給については、１つのスイッチ素子ブロックに属する各スイッチ素子に第１信号は個別に与えられる。ここで、本発明では、第１信号入力端子数をなるべく増やさないようにするために、複数の第１信号入力端子のうち少なくとも１つには、スイッチ素子ブロック毎に設けられるスイッチ素子の第１電極が共通に接続されるようにする。各スイッチ素子ブロックを構成するスイッチ素子の数の最大値に第１信号入力端子の数を等しくすれば、第１信号入力端子は必要最小限の個数になる。
【００８１】
このような発光素子アレイを複数個用いて発光装置を構成する場合には、各発光素子アレイの各第１信号入力端子に第１信号を時分割で順番に与える。そうすると、ある発光素子アレイの１つの第１信号入力端子に第１信号が与えられた状態では、その第１信号入力端子に接続されている複数のスイッチ素子に共通の第１信号が与えられる（以下、第１信号が与えられたスイッチ素子は選択状態にあるという）。この状態で、各スイッチ素子ブロックに時分割で順番に第２信号をさらに与えると、第２信号が与えられたスイッチ素子ブロックのうち、選択状態にあるスイッチ素子のみから制御信号が信号伝送路に出力される。そして、制御信号の流れる信号伝送路に接続された発光素子に第３信号を入力することによって、その発光素子を選択的に発光させることができる。
【００８２】
このように、本発明では、各発光素子アレイ内の複数のスイッチ素子ブロックで時分割駆動を行うので、第２信号を供給する駆動用ＩＣの出力端子数、および駆動用ＩＣと各発光素子アレイとの配線数を減少させることができ、小型の発光装置を実現することができる。また、発光素子アレイ内の第２信号入力用のボンディングパッド数も削減することができるので、発光素子の高密度化が可能な小形の発光素子アレイを実現できる。たとえば、ｎ個のスイッチ素子の全ての第１電極を相互に電気的に接続することによって、第１信号入力端子を１つだけ設ける場合には、第２信号を入力するための配線およびボンディングパッドの数は、スイッチ素子と同数だけ必要であるのに対して、本発明のように第１信号入力端子を１つ増やして２個にした場合には、第２信号入力用の配線およびボンディングパッドの数を半減させることが可能になる。
【００８３】
また、前記スイッチ素子は、スイッチ用サイリスタと選択用サイリスタと、抵抗体とから成り、前述のスイッチ素子のダイオードを選択用サイリスタに置換した構成を有する。発光素子は、前述した発光素子と同様に発光サイリスタから成る。各発光サイリスタは、カソードまたはアノードを共通の電極にして用いられる。
【００８４】
発光サイリスタは、オフ状態からオン状態に遷移すると、ゲートの電圧が変動してもオフ状態に遷移せずにオン状態を記憶する場合がある。この状態をリセットして発光サイリスタをオン状態に遷移するためには、アノードとカソードとの間の電位差を小さくする必要がある。選択用サイリスタは、第４信号が与えられているときにオン状態であったとしても、第４信号が途切れることによってアノードとカソードとの間の電位差が小さくなり、オフ状態に遷移する。選択用サイリスタは、前述したダイオードと同様に動作する。具体的には、選択用サイリスタは、第１電極であるゲートに第１信号が与えられたときにオン状態となり、アノードとカソードとの間の電圧が発光サイリスタのオン状態における拡散電位となる。この拡散電位が第２電極であるスイッチ用サイリスタのゲートに与えられる。これによって前述した回路構成と同様に、たとえばＮＡＮＤゲートやインバータなどの複雑な半導体装置を用いることなく、発光サイリスタを用いた簡単な回路構成で、第１〜第４信号を与えることによって選択的に発光素子を発光させる論理回路を構成することができるので、設計が容易で製造工程が簡単な発光素子アレイが実現できる。また、前記抵抗体を用いることによって、複数の発光素子を同時に発光させる場合に、前記信号伝送路に流れる電流が変化しても安定にスイッチ素子を動作させることができる。さらに選択用サイリスタのゲート電極に流れ込む電流は小さいので、第１電極に第１信号を伝送する伝送線の線幅を小さくすることができる。これによって発光素子アレイの小形化を実現することができる。
【００８５】
また本発明によれば、前記発光サイリスタを含む発光素子アレイの構成において、各スイッチ用サイリスタのアノードには第２の抵抗体を介して第２信号が入力される。
【００８６】
発光素子アレイを用いて発光装置を構成する場合において、高速化の目的で、複数の発光素子アレイに第１信号を同時に与えて、複数の発光素子アレイを同時に選択状態にすることができる。このとき、選択状態にある複数の発光素子アレイ間では、第２信号は共用されているので、複数のスイッチ用サイリスタが同時期にスイッチングする。一般に発光サイリスタがスイッチングしてオン状態に遷移すると、アノードとカソードとの間に主電流が流れるので、第２信号供給用の駆動回路の出力電圧が低下する。したがって、複数のスイッチ用サイリスタのアノードに入力される第２信号のタイミングがずれる場合には、最初に第２信号が入力されるスイッチ用サイリスタがスイッチングして主電流が流れると、遅れて第２信号が入力されるスイッチ用サイリスタは、第２信号電圧の不足のためにスイッチングしないことが起こりえる。そこで、本発明によれば、各スイッチ用サイリスタのアノードに接続された第２の抵抗体を介して第２信号を与えることで、駆動回路の出力電圧の低下を抑制し、複数のスイッチ用サイリスタを確実にスイッチングさせることができる。
【００８７】
また本発明によれば、スイッチ用サイリスタおよび発光用サイリスタを構成する各半導体層は同じ層構成を有する。この場合、スイッチ用サイリスタおよび発光用サイリスタを構成する半導体層を同時に同じ製膜工程で形成することができるので、複数の発光素子の他にスイッチ素子を設ける本発明の構成であっても、製造工程が複雑化することがない。
【００８８】
また本発明によれば、前記のスイッチ用サイリスタが発する光を遮光または減光するための、遮光手段または減光手段を含む。前記遮光手段または減光手段は、スイッチ用サイリスタがスイッチングするときに発する光が発光用サイリスタに入射しないように働くため、その光による発光用サイリスタのしきい電圧の変動を防ぐことができる。よって、発光素子およびスイッチ素子を発光サイリスタで構成した場合において、発光素子アレイを安定に動作させることが可能となる。
【００８９】
また本発明によれば、前記抵抗体が、Ｐ型半導体とＮ型半導体とを用い、基板側から順にＮＰＮまたはＰＮＰの順に積層された半導体層のうち、第３番目の第３半導体層によって構成される。スイッチ素子および発光素子を構成する各発光サイリスタは、基板から順にＮＰＮＰまたはＰＮＰＮの順に積層された第１〜第４の半導体層を用いて構成されるので、各発光サイリスタが形成される同一基板上に同一の製膜工程で、抵抗体用の半導体層を形成することができる。この場合、抵抗体は、ＮＰＮＰまたはＰＮＰＮの４層の半導体層を積層した後、最上層のＰ型またはＮ型の半導体層をエッチングすることによって得られる。したがって、複数の発光素子の他に、抵抗体を含むスイッチ素子を備えた本発明の構成であっても、製造工程が複雑化することがない。
【００９０】
また、前記抵抗体は、各発光サイリスタのカソードが共通の電極として用いられるとき、Ｎ型半導体層で構成され、その一端に共通の電極に対して正の電圧が印加される。各発光サイリスタのアノードが共通の電極として用いられるときには、前記抵抗体は、Ｐ型半導体層で構成され、その一端に共通の電極に対して負の電圧が印加される。すなわち、抵抗体として用いられる第３半導体層と隣接する第２半導体層との間には、逆バイアスの電圧が印加されることになるので、空乏層が拡がって、共通の電極に対する絶縁性が確保される。したがって、抵抗体を上記構成にすることによって、不要な電流経路が生じにくくなり、抵抗体としての動作を安定にすることができる。
【００９１】
また本発明によれば、前述のように、前記抵抗体が第３半導体層によって構成されるとき、外部から入射する光の影響を抑制するために、遮光手段または減光手段としての遮光膜が設けられる。抵抗体が設けられるＮＰＮまたはＰＮＰ構造の半導体層の界面に入射した光によって電子・正孔対が生成されると、フォトトランジスタと同様に第２半導体層にキャリアが蓄積されるので、第２半導体層と第３半導体層との界面の絶縁性が損なわれて、抵抗体としての動作が不安定になる。そこで、遮光手段または減光手段を設けることによって、半導体層の界面での入射光による励起を抑制し、抵抗体の動作を安定化させることができる。
【００９２】
また本発明によれば、前記発光素子アレイが発光サイリスタ、ダイオードおよび抵抗体を備えた複数の前記スイッチ素子を含んで構成される場合に、複数のその発光素子アレイと、各発光素子アレイに第１信号を供給する第１の駆動回路と、第２信号を供給する第２の駆動回路と、第３信号を供給する第３の駆動回路とを含む発光装置が提供される。本発明の前記発光素子アレイを用いると、第１の駆動回路から供給される第１信号を入力することによって、第１信号が入力された発光素子アレイのうち第１信号が入力されたスイッチ素子を選択状態にし、選択状態にないスイッチ素子に接続された発光素子を、第２信号および第３信号が入力されても発光しないようにすることができる。このため、複数の発光素子アレイ間で第２の駆動回路および第３の駆動回路を共用にする時分割駆動で発光装置を安定に動作させることができる。したがって、駆動用回路の数、および駆動用回路を実装する基板の層数を少なくすることができ、発光素子アレイおよび駆動用回路実装基板の面積を小さくすることができ、結果として小形でかつ安定に動作する発光装置が実現できる。
【００９３】
また本発明によれば、前記発光素子アレイがスイッチ用サイリスタ、選択用サイリスタおよび抵抗体を備えた複数の前記スイッチ素子を含んで構成される場合に、複数のその発光素子アレイと、各発光素子アレイに第１信号を供給する第１の駆動回路と、第２信号を供給する第２の駆動回路と、第３信号を供給する第３の駆動回路と、第４信号を供給する第４の駆動回路とを含む発光装置が提供される。本発明の前記発光素子アレイを用いると、第１の駆動回路から供給される第１信号を入力することによって、第１信号が入力された発光素子アレイのうち第１信号が入力されたスイッチ素子を選択状態にし、選択状態にないスイッチ素子に接続された発光素子を、第２信号および第３信号が入力されても発光しないようにすることができる。このため、複数の発光素子アレイ間で第２の駆動回路および第３の駆動回路を共用にする時分割駆動で発光装置を安定に動作させることができる。また第１信号に同期して入力される第４信号によって、選択状態となったスイッチ素子をリセットし、選択状態と非選択状態とを切り替えることができる。したがって、駆動用回路の数、および駆動用回路を実装する基板の層数を少なくすることができ、発光素子アレイおよび駆動用回路実装基板の面積を小さくすることができ、結果として小形でかつ安定に動作する発光装置が実現できる。
【００９４】
また本発明によれば、前記第４の駆動回路を用いる発光装置の構成において、第１信号の供給先を変更するときには、第４の駆動回路から、共通の電極に等しい０Ｖの電圧を供給してリセットした後に、第４信号を供給してから、第２および第３の駆動回路から第２および第３信号をそれぞれ供給する。第４信号を供給する前に、第２および第３信号を供給すると、前記信号伝送路がほぼ０Ｖの電圧になっているので、第１信号の供給によらずに発光素子が発光することになって、不都合が生じる。
【００９５】
また本発明によれば、前記発光素子アレイが発光サイリスタ、ダイオードおよび抵抗体を備えた複数の前記スイッチ素子を含んで構成される場合に、その発光素子アレイを複数含む前記発光装置を用いた画像形成装置が提供される。画像形成手順は、最初に、画像情報に基づいて前記発光装置を前記第１、第２および第３の駆動回路によって駆動して、前記発光装置からの光を集光手段によって、帯電した感光体ドラムに集光することによって、感光体ドラムは露光され、その表面に静電潜像が形成される。次に、静電潜像が形成された感光体ドラムに、現像剤供給手段によって現像剤を供給すると、感光体ドラムに現像剤が付着して画像が形成される。最後に、転写手段によって、感光体ドラムに現像剤によって形成された画像を記録シートに転写して、定着手段によって記録シートに転写された現像剤を定着させることによって、記録シートに画像が形成される。前記発光装置が、小形であって、安定に動作する信頼性の高いものであるので、良好な画像を安定に形成することができる画像形成装置となる。
【００９６】
また本発明によれば、前記発光素子アレイがスイッチ用サイリスタ、選択用サイリスタおよび抵抗体を備えた複数の前記スイッチ素子含んで構成される場合に、その発光素子アレイを複数含む前記発光装置と、第４の駆動回路をさらに含む画像形成装置が提供される。前記発光装置は、画像情報に基づいて前記発光装置を前記第１、第２、第３および第４の駆動回路によって駆動することによって、前述した発光装置と同様に動作する。これによって前述した画像得形成装置と同様に、良好な画像を安定に形成することができる画像形成装置が実現される。
【図面の簡単な説明】
【００９７】
【図１】本発明の発光素子アレイの第１の実施の形態としての発光素子アレイチップ１を示す概略的な等価回路図である。
【図２】発光用サイリスタＴのアノード電圧とアノード電流との関係である順方向電圧−電流特性を示すグラフである。
【図３】図１の発光素子アレイチップ１を示す概略的な等価回路図の一部である。
【図４】図３に示される等価回路図を論理回路図記号で表す論理回路図である。
【図５】第１の実施の形態の発光素子アレイチップ１における動作特性の一例を示すグラフである。
【図６】第１の実施の形態の発光素子アレイチップ１の基本構成を示す一部の平面図である。
【図７】図６の切断面線ＶＩＩ−ＶＩＩから見た発光素子アレイチップ１の基本的構成を示す一部の断面図である。
【図８】図６の切断面線ＶＩＩＩ−ＶＩＩＩから見た発光素子アレイチップ１の基本的構成を示す一部の断面図である。
【図９】図６の切断面線ＩＸ−ＩＸから見た発光素子アレイチップ１の基本的構成を示す一部の断面図である。
【図１０】本発明の実施の一形態の発光装置１０を模式的に示すブロック回路図である。
【図１１】発光装置１０の動作を示すタイミングチャートである。
【図１２】発光素子アレイチップ１を用いた画像形成装置の基本的構成を示す側面図である。
【図１３】本発明の発光素子アレイの第２の実施の形態としての発光素子アレイチップ２を示す概略的な等価回路図である。
【図１４】第２の実施の形態の発光素子アレイチップ２の基本構成を示す一部の平面図である。
【図１５】図１４の切断面線ＸＶ−ＸＶから見た第２の実施形態の発光素子アレイチップ２の基本的構成を示す一部の断面図である。
【図１６】図１４の切断面線ＸＶＩ−ＸＶＩから見た第２の実施形態の発光素子アレイチップ２の基本的構成を示す一部の断面図である。
【図１７】本発明の第３の実施の形態としての発光素子アレイチップ３を示す概略的な等価回路図である。
【図１８】本発明の第４の実施の形態としての発光素子アレイチップ４を示す概略的な等価回路図である。
【図１９】本発明の第５の実施の形態としての発光素子アレイチップ５を示す概略的な等価回路図である。
【図２０】図１９に示す発光素子アレイチップ５を示す概略的な等価回路図の一部である。
【００９８】
【図２１】発光素子アレイチップ５の基本的構成を示す一部の断面図である。
【図２２】本発明の実施の一形態の発光装置８２を模式的に示すブロック回路図である。
【図２３】発光装置８２の動作を示すタイミングチャートであり、横軸は基準時刻からの経過時間を表し、縦軸は信号レベルを電圧または電流の大きさで表す。
【図２４】本発明の発光素子アレイの第６の実施の形態としての発光素子アレイチップ６を示す概略的な等価回路図である。
【図２５】本発明の発光素子アレイの第７の実施の形態としての発光素子アレイチップ７を示す概略的な等価回路図である。
【図２６】発光装置の他の実施の形態を模式的に示すブロック回路図である。
【図２７】本発明の第８の実施の形態としての発光素子アレイチップ８を示す概略的な等価回路図である。
【図２８】第８の実施の形態の発光素子アレイチップ８の基本構成を示す一部の平面図である。
【図２９】図２７および図２８に示す第８の実施の形態の発光素子アレイチップ８を用いた発光装置８３を模式的に示すブロック回路図である。
【図３０】図２９に示す発光装置８３の動作を示すタイミングチャートである。
【図３１】本発明の第９の実施の形態としての発光素子アレイチップ９を示す概略的な等価回路図である。
【発明を実施するための形態】
【００９９】
以下、図面を参照して本発明の発光素子アレイ、発光装置および画像形成装置について詳細に説明する。ここで、以下の各実施の形態では、発光素子アレイに用いられる発光サイリスタのカソードを共通の電極として接地した場合について例示している。発光サイリスタのアノードを共通の電極として接地する場合にも、発光サイリスタおよびダイオードの極性を反対にし、抵抗体に印加される電圧の正負を反対にし、発光サイリスタのゲート電極の導電型を反対にすれば、同様の論理回路が実現できる。
【０１００】
図１は、本発明の発光素子アレイの第１の実施の形態としての発光素子アレイチップ１を示す概略的な等価回路図である。
【０１０１】
発光素子アレイチップ１は、ｋ（記号ｋは、自然数）個の発光素子と、ｎ個のスイッチ素子と、ｎ本のゲート横配線ＧＨ１〜ＧＨｎとを含んで構成される。ｋ個の発光素子は、それぞれ発光サイリスタから成る。スイッチ素子は、ｎ個の発光サイリスタから成るスイッチ用サイリスタＳ１〜Ｓｎと、ｎ個の発光サイリスタから成る選択用サイリスタＵ１〜Ｕｎと、ｎ個のプルアップ抵抗ＲＰ１〜ＲＰｎとを含む。本実施の形態では、ｎ＝４である。以後、ｋ個の発光素子をそれぞれ発光用サイリスタＴ１〜Ｔｋと記載する場合がある。また複数の発光用サイリスタＴ１〜Ｔｋ、複数のスイッチ用サイリスタＳ１〜Ｓｎ、複数の選択用サイリスタＵ１〜Ｕｎ、および複数のプルアップ抵抗ＲＰ１〜ＲＰｎを総称する場合または不特定のものを指す場合、それぞれ単に発光用サイリスタＴ、スイッチ用サイリスタＳ、選択用サイリスタＵおよびプルアップ抵抗ＲＰと記載する場合がある。本実施の形態では、ゲート横配線ＧＨが前記信号伝送路に対応し、プルアップ抵抗ＲＰが前記抵抗体に対応する。
【０１０２】
発光素子を構成する発光用サイリスタＴ１〜Ｔｋの動作を制御するための電極として、アノードａ１〜ａｋおよびＮゲート電極ｂ１〜ｂｋを用いる。各発光用サイリスタＴのカソードは共通の電極として接地されている。アノードａ１〜ａｋおよびＮゲート電極ｂ１〜ｂｋについても同様に、複数のものを総称する場合または不特定のものを指す場合に、単にアノードａ、Ｎゲート電極ｂと記載する場合がある。また、Ｎゲート電極ｂを単にゲート電極ｂと記載する場合がある。本実施の形態では、アノードａが前記第３電極に対応し、Ｎゲート電極ｂが前記第２制御電極に対応する。
【０１０３】
スイッチ素子を構成するスイッチ用サイリスタＳ１〜Ｓ４の動作を制御するための電極として、アノードｃ１〜ｃ４およびＮゲート電極ｄ１〜ｄ４を用いる。スイッチ用サイリスタＳのカソードは共通の電極として接地されている。アノードｃ１〜ｃ４およびＮゲート電極ｄ１〜ｄ４についても同様に、複数のものを総称する場合または不特定のものを指す場合に、単にアノードｃ、Ｎゲート電極ｄと記載する場合がある。また、Ｎゲート電極ｄを単にゲート電極ｄと記載する場合がある。本実施の形態では、アノードｃが前記第１電極に対応し、Ｎゲート電極ｄが前記第１制御電極に対応する。
【０１０４】
スイッチ用サイリスタＳ１〜Ｓ４のＮゲート電極ｄ１〜ｄ４は、選択用サイリスタＵ１〜Ｕ４のアノードｅ１〜ｅ４、プルアップ抵抗ＲＰ１〜ＲＰ４の一端およびゲート横配線ＧＨ１〜ＧＨ４と接続される。相互に接続される素子の参照符号には互いに同じ番号を付して記載する。たとえば第１番目のスイッチ用サイリスタＳ１のＮゲート電極ｄ１は、第１番目の選択用サイリスタＵ１のアノードｅ１、第１番目のプルアップ抵抗ＲＰ１および第１番目のゲート横配線ＧＨ１と接続される。第ｉ4（１≦ｉ4≦ｎ、ただしｎ＝４）番目のスイッチ用サイリスタＳｉ4のＮゲート電極ｄｉ4は、第ｉ4番目の選択用サイリスタＵ
ｉ4のアノードｅｉ4、プルアップ抵抗ＲＰｉ4およびゲート横配線ＧＨｉ4と接続される。さらに、選択用サイリスタＵのＮゲート電極ｆ１〜ｆ４は共通のセレクト信号が入力されるセレクト信号入力端子ＣＳＧに接続されることで相互に電気的に接続される。プルアップ抵抗ＲＰの他端は、共通のリセット信号が入力されるリセット信号入力端子ＣＳＡに接続される。選択用サイリスタＵのカソードは共通の電極として接地されている。ゲート横配線ＧＨは、スイッチ用サイリスタＳのＮゲート電極ｄから出力された制御信号を伝送する。本実施の形態では、選択用サイリスタＵのＮゲート電極ｆ１〜ｆ４が前記第２電極に対応し、セレクト信号が前記第１信号に対応し、リセット信号が第４信号に対応する。なお、選択用サイリスタＵ１〜Ｕ４のアノードｅ１〜ｅ４およびＮゲート電極ｆ１〜ｆ４を総称する場合または不特定のものを指す場合に単に選択用サイリスタＵのアノードｅおよびＮゲート電極ｆと記載する場合がある。
【０１０５】
各スイッチ用サイリスタＳのアノードｃ１〜ｃ４は、各ゲート信号入力端子Ｇ１〜Ｇ４にそれぞれ接続される。好ましい構成として、スイッチ用サイリスタＳのアノードｃ１〜ｃ４とゲート信号入力端子Ｇ１〜Ｇ４との間には電流制限抵抗ＲＩ１〜ＲＩ４が接続される。複数のゲート信号入力端子Ｇ１〜Ｇ４および電流制限抵抗ＲＩ１〜ＲＩ４を総称する場合または不特定のものを指す場合に、単にゲート信号入力端子Ｇおよび電流制限抵抗ＲＩとそれぞれ記載する場合がある。本実施の形態では、ゲート信号が前記第２信号に対応し、電流制限抵抗ＲＩが前記第２の抵抗体に対応する。
【０１０６】
発光素子として用いられる発光用サイリスタＴは、ｍ個の発光素子ブロックＢ１〜Ｂｍから構成され、１つの発光素子ブロックは、ｎ個以下の発光用サイリスタＴの群からなる。ここで、複数の発光素子ブロックＢ１〜Ｂｍを総称する場合または不特定のものを指す場合に、単に発光素子ブロックＢと記載する場合がある。１つの発光素子ブロックＢを構成する発光用サイリスタＴの数は、ｎ以下である必要がある。本実施の形態ではｎ＝４であり、すべての発光素子ブロックを構成する発光用サイリスタＴの数をｎ（＝４）に設定している。したがって、発光用サイリスタＴの個数ｋと発光素子ブロックＢの個数ｍとの関係は、ｋ＝４ｍとなる。また、発光用サイリスタＴの配列方向に沿う一方から他方へ向かって、発光用サイリスタＴに番号を第１番から第ｋ番まで付し、各発光素子ブロックにも前記配列方向の前記一方から前記他方へ向かって第１番から第ｍ番まで番号を付すと、第ｉ5（１≦ｉ5≦ｍ）番目の発光素子ブロックＢｉ5には、第４ｉ5−３番目から第４ｉ5
番目の発光用サイリスタＴが属する。
【０１０７】
各発光素子ブロックＢ１〜Ｂｍに、個別に発光信号入力端子Ａ１〜Ａｍが設けられる。発光信号入力端子Ａ１〜Ａｍについて、複数のものを総称する場合または不特定のものをさす場合、単に発光信号入力端子Ａと記載する場合がある。各発光素子ブロックＢを構成する発光用サイリスタＴは、アノードａが発光素子ブロックＢごとに共通の発光信号入力端子Ａに接続されることで相互に電気的に接続される。また、各発光素子ブロックＢを構成する発光用サイリスタＴのＮゲート電極ｂはそれぞれ、異なるゲート横配線ＧＨに接続される。本実施の形態では、発光用サイリスタＴの配列方向に沿う一方から他方へ向かって、発光用サイリスタＴに番号を第１番から第ｋ番まで付し、前記配列方向に沿う前記一方から前記他方へ向かって、発光素子ブロックＢに番号を第１番から第ｍ番まで付し、ゲート横配線の配線順に第１番から第４番まで番号を付すと、第ｉ6（１≦ｉ6≦ｍ）番目の発光素子ブロックＢｉ6では、第４ｉ6−３番目の発光用サイリスタＴ４ｉ6−３のゲート
電極が１番目のゲート横配線ＧＨ１に接続され、第４ｉ6−２番目の発光用サイリスタＴ
４ｉ6−２のゲート電極が２番目のゲート横配線ＧＨ２に接続され、第４ｉ6−１番目の発光用サイリスタＴ４ｉ6−１のゲート電極が３番目のゲート横配線ＧＨ３に接続され、第
４ｉ6番目の発光用サイリスタＴ４ｉ6のゲート電極が４番目のゲート横配線ＧＨ４にそれぞれ接続される。また、第ｉ6（１≦ｉ6≦ｍ）番目の発光素子ブロックＢｉ6に属する全
ての発光用サイリスタＴのアノードａが共通の発光信号入力端子Ａｉ6に接続される。本
実施の形態では、発光信号が前記第３信号に対応する。
【０１０８】
次に、発光素子アレイチップ１に用いられる発光用サイリスタＴとスイッチ用サイリスタＳの構成と動作について説明する。
【０１０９】
一般に、発光サイリスタは、直接遷移形のＰ型半導体とＮ型半導体とを交互に積層したＰＮＰＮ構造を有する半導体素子であり、逆阻止３端子サイリスタと同様な負性抵抗特性を有する。各半導体層をカソード側からアノード側へ順に第１半導体層（Ｎ型）、第２半導体層（Ｐ型）、第３半導体層（Ｎ型）、第４半導体層（Ｐ型）とすれば、Ｎゲート電極とは第３半導体層（Ｎ型）に設けられる制御用の電極のことであり、Ｐゲート電極とは第２半導体層（Ｐ型）に設けられる制御用の電極のことである。カソードを共通の電極として接地する場合はＮゲート電極を用い、アノードを接地する場合はＰゲート電極を用いる。いずれの導電型のゲート電極を用いるかは、アノードまたはカソードのどちらを共通の電極とするかによって決まるので、共通の電極が決まっている場合には、単にゲート電極ｂと記載する場合がある。ここで、発光信号の電圧とは、発光信号がアノードａに与えられることによって、発光用サイリスタＴのアノードａおよびカソード間に印加される電圧を意味し、発光信号の電流とは、発光信号が与えられることによって発光用サイリスタＴのアノードａに流入する電流を意味する。また、制御信号の電圧とは、制御信号がＮゲート電極ｂに与えられることによって、発光用サイリスタＴのＮゲート電極ｂおよびカソード間に印加される電圧を意味し、制御信号の電流とは、制御信号が与えられることによって、Ｎゲート電極ｂに流入する電流を意味する。
【０１１０】
図２は、発光用サイリスタＴのアノード電圧とアノード電流との関係である順方向電圧−電流特性を示すグラフである。アノード電圧は、カソードの電位を０（零）ボルト（Ｖ）としたときのアノードの電位を表し、アノード電流は、アノードに流入する電流を表す。
【０１１１】
図２は、横軸をアノード電圧とし、縦軸をアノード電流としている。また、図２には負荷線７０も示されている。発光用サイリスタＴは、ゲート電極ｂに制御信号を与えることによってしきい電圧が低下するので、動作点が、順方向電圧−電流特性を表す特性曲線７１と、負荷線７０とが交わるオフ状態のｑ２点から、特性曲線７１と負荷線７０とが交わるオン状態のｑ１点へと遷移することで発光する。オン状態のｑ１点では、アノードとカソードとの間に主電流が流れる。
【０１１２】
具体的に数値を使って、発光用サイリスタＴの動作を説明する。ここでは、カソードの電位を０ボルト（Ｖ）として、アノード電圧がハイ（Ｈ）レベルのとき、アノードａに５Ｖの電位を与え、アノード電圧がロー（Ｌ）レベルのとき、アノードａに０Ｖの電位を与えるものとする。またゲート電極ｂの電圧がハイ（Ｈ）レベルのとき、ゲート電極ｂに５Ｖの電位を与え、ゲート電極ｂの電圧がロー（Ｌ）レベルのとき、ゲート電極ｂに０Ｖの電位を与えるものとする。
【０１１３】
まず、ゲート電極ｂの電圧がハイ（Ｈ）レベルのとき、ゲート電極ｂの電位は５Ｖとなるので、アノード電流を流すためには、ゲート電極ｂの電位５Ｖよりも、第３半導体層（Ｎ型）および第４半導体層（Ｐ型）によって形成されるダイオードの順方向降下電圧分だけ高い電位をアノードａに与える必要がある。順方向降下電圧は、発光サイリスタがＧａＡｓまたはＡｌＧａＡｓで作製される場合には約１．５Ｖである。したがって、発光信号をハイ（Ｈ）レベルにしても、発光用サイリスタＴは、ｑ２点のオフ状態となり発光しない。次に、ゲート電極ｂの電圧がロー（Ｌ）レベルのとき、ゲート電極ｂの電位は０Ｖとなるので、アノード電流を流すためには、ゲート電極ｂの電位０Ｖよりも、第３半導体層（Ｎ型）および第４半導体層（Ｐ型）によって形成されるダイオードの順方向降下電圧分だけ高い電位をアノードａに与える必要がある。したがって、アノード電圧をハイ（Ｈ）レベルにすれば、発光用サイリスタＴは、ｑ１点のオン状態となりアノード電流が流れ発光する。
【０１１４】
なお、スイッチ用サイリスタＳおよび選択用サイリスタＵの構成およびその動作も、発光用サイリスタＴの場合と同様に説明することができる。
【０１１５】
次に、図１に示した発光素子アレイチップ１の概略的な等価回路図の動作を説明する。
図３は、発光素子チップアレイＬ１の動作を説明するために、図１に示した等価回路図のうちの一部である、発光用サイリスタＴ１、スイッチ用サイリスタＳ１、および選択用サイリスタＵ１と配線との接続を示したものである。図４は、図３に示される等価回路図を論理回路図記号で表す論理回路図である。図３と図１とで対応する部分には同一の参照符号を付し、説明を省略する。なお、図３では、発光信号入力端子Ａ１と発光信号の出力端子λ１との間、およびゲート信号入力端子Ｇ１とゲート信号の出力端子μ１との間に、１００Ωの大きさの負荷抵抗ＲＬ１，ＲＬ２を設けている。また、プルアップ抵抗ＲＰ１の大きさを２ｋΩに設定し、プルアップ抵抗ＲＰの他端には、リセット信号として５Ｖが入力される。なお、図１に示した電流制限抵抗ＲＩはより好ましい構成として例示したものであるので、図３および図５においては用いていない。電流制限抵抗ＲＩの有無によらず、発光素子アレイチップ１の基本的動作は同じである。
【０１１６】
図５は、本実施の形態の発光素子アレイチップ１における動作特性の一例を示すグラフである。横軸は時間（単位；マイクロ秒（μｓ）／ｄｉｖ）、縦軸は信号レベル（単位；ボルト（Ｖ）／ｄｉｖ）を示している。図３と図５との対応を示すと、図５で、太い実線はスイッチ用サイリスタＳ１のゲート電極ｄ１の電位、細い実線はセレクト信号入力端子ＣＳＧの電位、太い破線はスイッチ用サイリスタＳ１のアノードｃ１の電位、細い破線は発光用サイリスタＴ１のアノードａ１の電位をそれぞれ示す。なお、測定は図３に示した１番目の発光用サイリスタＴ１，スイッチ用サイリスタＳ１および選択用サイリスタＵ１について行っているが、他の素子についても同様の結果が得られる。
【０１１７】
図５に示した動作特性の測定では、発光信号出力端子λ１の電圧がハイ（Ｈ）レベルのとき２．５Ｖの電圧が出力され、ロー（Ｌ）レベルのとき０Ｖの電圧が出力される。また、ゲート信号出力端子μ１の電圧がハイ（Ｈ）レベルのとき３．５Ｖの電圧が出力され、ロー（Ｌ）レベルのとき０Ｖの電圧が出力される。セレクト信号出力端子の電圧がハイ（Ｈ）レベルのときセレクト信号入力端子ＣＳＧに５Ｖの電圧が与えられ、ロー（Ｌ）レベルのとき０Ｖの電圧が与えられる。また測定中においてリセット信号として５Ｖをプルアップ抵抗ＲＰ１の他端に印加している。他のパラメータである負荷抵抗ＲＬ１，ＲＬ２、およびプルアップ抵抗は、図３に示したものと同じに設定している。電流制限抵抗ＲＩは用いていない。
【０１１８】
まず、図５に示すｔｍ１の時間帯では、スイッチ用サイリスタＳ１に接続されるゲート信号出力端子μ１の電圧をハイレベル（３．５Ｖ）に設定し、セレクト信号入力端子ＣＧＳの電圧をローレベル（０Ｖ）に設定し、発光用サイリスタＴ１に接続される発光信号出力端子λ１の電圧をハイレベル（２．５Ｖ）に設定する。
【０１１９】
この場合、細い実線で示すようにセレクト信号入力端子ＣＳＧは、ほぼ０Ｖであり、かつリセット信号入力端子ＣＳＡは、５Ｖなので、選択用サイリスタＵ１は、オン状態である。もしスイッチ用サイリスタＳ１および発光用サイリスタＴ１がオフ状態であるとすると、ゲート電極ｄ１の電位は選択用サイリスタＵの拡散電位である約１．６Ｖを示すことになるが、ｔ１の時間帯では、ハイレベル（３．５Ｖ）のゲート信号がスイッチ用サイリスタＳ１のアノードｃ１に与えられているため、スイッチ用サイリスタＳ１はオン状態に遷移する。この結果、太い実線で示されるゲート電極ｄ１の電位はほぼ０Ｖを示す。このとき、スイッチ用サイリスタＳ１のゲート電極ｄ１と、発光用サイリスタＴ１のゲート電極ｂ１とは、ゲート横配線ＧＨ１で接続されているので、発光用サイリスタＴ１のゲート電極ｂ１の電位もほぼ０Ｖを示すことになる。このことは、ローレベル（０Ｖ）の制御信号がスイッチ用サイリスタＳ１のゲート電極ｄ１から発光用サイリスタＴ１のゲート電極ｂ１へゲート横配線ＧＨ１を伝送して入力されたことを意味する。さらに、発光用サイリスタＴ１のアノードａ１にもハイレベル（２．５Ｖ）の発光信号が与えられていて、この値はこの場合のしきい電圧である約１．５Ｖ（ゲート電極ｂ１の電位である０Ｖに前述した順方向降下電圧の約１．５Ｖを加えた値）を超えているので、発光用サイリスタＴ１もオン状態に遷移して発光する。このように発光用サイリスタＴ１がオン状態の場合、細い破線で示される発光用サイリスタＴ１のアノードａ１の電位は、発光用サイリスタＴの駆動電圧レベルである約１.８Ｖを示している。ハイレベル（２．５Ｖ）の発光信号出力端
子λ１の電圧との差は、発光用サイリスタＴのアノードｃ１からカソードへ流れる主電流のために生じる負荷抵抗ＲＬ１における電圧降下の大きさに対応する。また、太い破線で示されるスイッチ用サイリスタＳ１のアノードｃ１の電位は、スイッチ用サイリスタＳ１がオン状態となったときの、スイッチ用サイリスタＳの駆動電圧レベルである約２Ｖを示している。ハイレベル（３．５Ｖ）のゲート信号出力端子μ１の電圧との差は、負荷抵抗ＲＬ２における電圧降下分である。
【０１２０】
次に、図５に示すｔｍ２の時間帯では、スイッチ用サイリスタＳ１に接続されるゲート信号出力端子μ１の電圧をローレベル（０Ｖ）に設定し、セレクト信号入力端子ＣＳＧの電圧をローレベル（０Ｖ）に設定し、発光用サイリスタＴ１に接続される発光信号出力端子λ１の電圧をハイレベル（２．５Ｖ）に設定する。
【０１２１】
この場合も、細い実線で示すようにセレクト信号入力端子ＣＳＧは、ほぼ０Ｖであるので、選択用サイリスタＵ１は順方向にバイアスされる。しかし、ｔ１の時間帯と異なり、スイッチ用サイリスタＳ１のアノードｃ１に接続されるゲート信号出力端子μ１の電圧がローレベル（０Ｖ）であるので、太い破線で示されるスイッチ用サイリスタＳ１のアノードｃ１の電位は０Ｖであり、スイッチ用サイリスタＳ１はオフ状態である。したがって、太い破線で示されるスイッチ用サイリスタＳ１のゲート電極ｄ１の電位は、選択用サイリスタＵのオン状態の拡散電位である約１.６Ｖを示し、ゲート電極ｄ１と接続された発光
用サイリスタＴ１のゲート電極ｂ１の電位も約１．６Ｖになる。発光用サイリスタＴ１のアノードａ１には、ハイレベル（２．５Ｖ）の発光信号が与えられているが、この場合の発光用サイリスタＴ１のしきい電圧である約３Ｖ（ゲート電極ｂ１の電位である１．６Ｖに前述した順方向降下電圧の約１．５Ｖを加えた値）より低いためオフ状態となる。したがって、細い破線で示される発光用サイリスタＴ１のアノードａ１の電位は、発光信号出力端子λ１の電圧である２．５Ｖを示している。
【０１２２】
次に、図５に示すｔｍ３の時間帯では、スイッチ用サイリスタＳ１に接続されるゲート信号出力端子μ１の電圧をハイレベル（３．５Ｖ）に設定し、セレクト信号入力端子ＣＳＧの電圧をハイレベル（５Ｖ）に設定し、発光用サイリスタＴ１に接続される発光信号出力端子λ１の電圧をハイレベル（２．５Ｖ）に設定する。
【０１２３】
この場合、細い実線で示すようにセレクト信号入力端子ＣＳＧはほぼ５Ｖである。太い実線で示されるスイッチ用サイリスタＳ１のゲート電極ｄ１の電位もほぼ５Ｖになるが、図５に示す実験結果ではＣＲ時定数のために、ｔｍ３の時間帯において３〜５Ｖの電位を示している。スイッチ用サイリスタＳ１のアノードｃ１にはハイレベル（３．５Ｖ）のゲート信号が与えられているが、ゲート電極ｄ１の電位が高いためにしきい電圧がゲート信号の電圧レベルより高くなり、スイッチ用サイリスタＳ１はオフ状態になる。したがって、太い破線で示されるスイッチ用サイリスタＳ１のアノードｃ１の電位は、ゲート信号の入力レベルである３．５Ｖを示している。同様に、発光用サイリスタＴ１にはハイレベル（２．５Ｖ）の発光信号が与えられているが、スイッチ用サイリスタＳ１のゲート電極ｄ１と接続されたゲート電極ｂ１の電位が高いために、発光用サイリスタＴ１はオフ状態になる。したがって、細い破線で示される発光用サイリスタＴ１のアノードａ１の電位は、発光信号出力端子λ１の電圧である２．５Ｖを示している。
【０１２４】
最後に、図５に示すｔｍ４の時間帯では、スイッチ用サイリスタＳ１に接続されるゲート信号出力端子μ１の電圧をローレベル（０Ｖ）に設定し、セレクト信号入力端子ＣＧＳの電圧をハイレベル（５Ｖ）に設定し、発光用サイリスタＴ１に接続される発光信号出力端子λ１の電圧をハイレベル（２．５Ｖ）に設定する。
【０１２５】
この場合、細い実線で示すようにセレクト信号入力端子ＣＳＧはほぼ５Ｖであり、太い実線で示されるスイッチ用サイリスタＳ１のゲート電極ｄ１の電位もほぼ５Ｖを示す。また、スイッチ用サイリスタＳ１のアノードｃ１に接続されるゲート信号出力端子μ１の電圧がローレベル（０Ｖ）であるので、太い破線で示されるスイッチ用サイリスタＳ１のアノードｃ１の電位は０Ｖを示し、スイッチ用サイリスタＳ１はオフ状態である。一方、発光用サイリスタＴ１にはハイレベル（２．５Ｖ）の発光信号が与えられているが、スイッチ用サイリスタＳ１のゲート電極ｄ１と接続されたゲート電極ｂ１の電位が５Ｖと高いために、発光用サイリスタＴ１はオフ状態になる。したがって、細い破線で示される発光用サイリスタＴ１のアノードａ１の電位は、発光信号の入力レベルである２．５Ｖを示している。
【０１２６】
以上のように、ｔｍ１の時間帯においては、セレクト信号入力端子ＣＳＧの電圧がローレベル（０Ｖ）のときに、ゲート信号がスイッチ用サイリスタＳ１のアノードｃ１に与えられることで、スイッチ用サイリスタＳ１のゲート電極ｄ１の電位がローレベル（０Ｖ）になる。発光用サイリスタＴ１のゲート電極ｂ１はゲート横配線ＧＨ１によってスイッチ用サイリスタＳ１のゲート電極ｄ１と接続されているので、発光用サイリスタＴ１のゲート電極ｂ１の電位も０Ｖになる。そして、発光用サイリスタＴ１のアノードａ１に発光信号が与えられると、発光用サイリスタＴ１を発光させることができる。
【０１２７】
図３および図４に示す回路の真理値表を表１にまとめる。表１において出力がハイ（Ｈ）レベルのときに、発光用サイリスタＴ１が発光し、出力がロー（Ｌ）レベルのときには、発光用サイリスタＴ１は、消灯している。表１からわかるように、セレクト信号入力端子ＣＳＧがロー（Ｌ）レベル、かつゲート信号入力端子Ｇ１がハイ（Ｈ）レベル、かつ発光信号入力端子Ａ１がハイ（Ｈ）レベルのときにのみ発光用サイリスタＴ１を選択的に発光させることができる。
【０１２８】
【表１】
0005432324.tif 000002
【０１２９】
図１に示す発光素子アレイチップ１においても、同様のことが成立する。発光素子アレイチップ１のスイッチ用サイリスタＳのゲート電極ｄは共通のセレクト信号入力端子ＣＳＧに接続されているので、共通のセレクト信号入力端子ＣＳＧからローレベルの電圧が入力されると、全てのスイッチ用サイリスタＳ１〜Ｓ４のゲート電極ｄ１〜ｄ４の電位が選択用サイリスタＵ１〜Ｄ４の拡散電位レベル（約１．６Ｖ）になる。この状態が、発光素子アレイチップ１の選択状態（セレクト状態）である。このセレクト状態のときに、第ｉ7（１≦ｉ7≦４）番目のゲート信号入力端子Ｇｉ7から第ｉ7番目のスイッチ用サイリスタＳｉ7のアノードｃｉ7にゲート信号が入力されると、その入力された第ｉ7番目のスイッ
チ用サイリスタＳｉ7がオン状態に遷移する。すると、第ｉ7番目のスイッチ用サイリスタＳｉ7のゲート電極ｄｉ7の電圧がほぼ０Ｖになり、この結果、そのゲート電極ｄｉ7に接
続された第ｉ7番目のゲート横配線ＧＨｉ7、およびその第ｉ7番目のゲート横配線に接続
された発光用サイリスタＴのゲート電極ｂの電圧がほぼ０Ｖになる。このことは、ローレベル（０Ｖ）の制御信号がスイッチ用サイリスタＳｉ7のゲート電極ｄｉ7から発光用サイリスタＴのゲート電極ｂへゲート横配線ＧＨｉ7を伝送して入力されたことを意味する。
さらに第ｉ7番目のゲート横配線ＧＨｉ7に接続された発光用サイリスタＴのアノードａに発光信号を与えることで、その発光用サイリスタＴを選択的に発光させることができる。
【０１３０】
以上のように、ローレベルのセレクト信号が入力されてスイッチ用サイリスタＳがセレクト状態にあるときに、スイッチ用サイリスタＳのうち、ゲート信号がアノードｃに入力されたスイッチ用サイリスタＳはオン状態に遷移する。スイッチ用サイリスタＳがオン状態に遷移するとそのゲート電極ｄの電位は０Ｖになり、スイッチ用サイリスタＳとゲート横配線で接続された発光用サイリスタＴのゲート電極ｂの電位も０になる。この状態で発光用サイリスタＴのアノードａに発光信号が入力されると、その発光用サイリスタはオン状態に遷移し発光する。セレクト信号が入力されていないとき（セレクト状態にないとき）には、ゲート信号が発光素子アレイチップ１のスイッチ用サイリスタＳのアノードｃに入力されても、スイッチ用サイリスタＳはオン状態に遷移することはない。したがって、そのスイッチ用サイリスタＳにゲート横配線ＧＨで接続された発光用サイリスタＴのアノードａに発光信号を与えても、その発光用サイリスタＴを発光させることはできない。このように、セレクト信号によって、ゲート信号をスイッチ用サイリスタＳから発光用サイリスタＴに受け渡すか否かを制御することができることから、複数の発光素子アレイチップを用いた発光装置では、発光素子アレイチップ間で発光信号およびゲート信号を共用して時分割駆動を行うことができる。
【０１３１】
また、図１に示した発光素子アレイチップ１においては、発光素子ブロックＢ内においてアノードａが共通の発光信号入力端子Ａに接続されるため、発光素子アレイチップ１内においてもダイナミック駆動を実現できる。図１では、発光信号は発光素子ブロックＢごとに設置された発光信号入力端子Ａに入力される。発光信号は、選択された発光素子ブロックＢのすべての発光用サイリスタＴのアノードａに与えられるが、同じブロックに属する発光用サイリスタＴは異なるゲート横配線ＧＨに接続されているため、ゲート信号によって発光させる発光用サイリスタＴを選択的に発光させることができる。
【０１３２】
このようにすれば、複数の発光素子ブロックＢにおいてゲート横配線ＧＨを共用することができるため、複数の発光素子ブロック間で時分割駆動をすることができ、発光用サイリスタＴの数が多くてもゲート横配線ＧＨの数を減らすことができてチップ幅を縮小することができる。また、ゲート横配線ＧＨの数が減るから、スイッチ用サイリスタＳの数も少なくて済み構成を簡単にすることができる。
【０１３３】
また、図１に示した発光素子アレイチップ１においては、好ましい構成として、スイッチ用サイリスタＳのアノードｃ１，ｃ２，ｃ３，ｃ４とゲート信号入力端子Ｇ１、Ｇ２、Ｇ３、Ｇ４との間には電流制限抵抗ＲＩ１〜ＲＩ４が接続される。
【０１３４】
発光素子アレイを用いて発光装置を構成する場合には、高速化の目的で、複数の発光素子アレイチップ１にセレクト信号を同時に与えて、複数の発光素子アレイチップ１を同時にセレクト状態にすることができる。このとき、セレクト状態にある複数の発光素子アレイチップ１間では、ゲート信号が共用されているので、複数のスイッチ用サイリスタＳが同時期にスイッチングする。一般に発光サイリスタがスイッチングしてオン状態に遷移すると、アノードとカソードとの間に主電流が流れるので、ゲート信号供給用の駆動回路の出力電圧が低下する。したがって、複数のスイッチ用サイリスタＳのアノードｃに入力されるゲート信号のタイミングがずれる場合には、最初にゲート信号が入力されるスイッチ用サイリスタＳがスイッチングして主電流が流れると、遅れてゲート信号が入力されるスイッチ用サイリスタＳは、ゲート信号の電圧の不足のためにスイッチングしないことが起こりえる。そこで、各スイッチ用サイリスタＳのアノードｃに接続された電流制限抵抗ＲＩを介してゲート信号を与えることで、駆動回路の出力電圧の低下を抑制し、複数のスイッチ用サイリスタを確実にスイッチングさせることができる。
【０１３５】
前述の測定では、リセット信号を５Ｖの定電圧としたが、実際に発光素子アレイチップ１を動作させるときには、リセット信号を途切れさせて入力端子ＣＳＡに０Ｖを印加し、選択用サイリスタＵ１を確実にオフ状態にしている。
【０１３６】
次に、本実施の形態の発光素子アレイチップ１の構成について具体的に説明する。
図６は、第１の実施の形態の発光素子アレイチップ１の基本構成を示す一部の平面図である。なお同図は、各発光用サイリスタＴの光の出射方向を紙面に垂直手前側として配置された発光素子アレイチップ１の平面を示し、ゲート横配線ＧＨ１〜ＧＨ４、セレクト信号伝送路１４、リセット信号伝送路１１、リセット信号用ボンディングパッドＣＳＡ、セレクト信号用ボンディングパッドＣＳＧ、発光用サイリスタＴ、スイッチ用サイリスタＳ、プルアップ抵抗ＲＰ、および選択用サイリスタＵは、図解を容易にするため斜線を付して示されている。
【０１３７】
発光素子アレイチップ１に含まれる複数の発光用サイリスタＴは、相互に間隔Ｗ１をあけて配列されている。発光用サイリスタＴは、露光用の発光素子である。本実施の形態では、各発光用サイリスタＴは、等間隔に配列され、かつ直線状に配列される。以後、各発光用サイリスタＴの配列方向Ｘを、単に配列方向Ｘと記載する場合がある。各発光用サイリスタＴの光の出射方向に沿う方向を厚み方向Ｚとし、前記配列方向Ｘおよび厚み方向Ｚに垂直な方向を幅方向Ｙとする。発光用サイリスタＴは、６００ｎｍ〜８００ｎｍの波長の光を発光可能に形成される。
【０１３８】
発光用サイリスタＴは、ＰＮＰＮ構造を有する発光サイリスタによって形成されるので、Ｐ型半導体と、Ｎ型半導体とを交互に積層した単純な構成で実現することができ、装置の作成が容易となる。前述したように、発光用サイリスタＴはゲート電極ｂ１〜ｂｋに、制御信号を与えることによって発光信号の電圧よりも、しきい電圧が低下した状態で、前記発光信号がアノードａ１〜ａｋに与えられたとき発光する。
【０１３９】
発光用サイリスタＴ１〜Ｔｋは、発光素子ブロックＢ１〜Ｂｍに分けられ、同一の発光素子ブロックＢに属する発光用サイリスタＴのアノードａは共通の発光信号入力端子Ａとしてのボンディングパッドに接続される。なお、発光信号入力端子Ａとしてのボンディングパッドを単に発光信号用ボンディングパッドＡと記載する場合がある。本実施の形態では、発光信号用ボンディングパッドＡは、前記第３ボンディングパッドに対応する。また、本実施の形態では、ゲート横配線ＧＨの本数に等しい４個の発光用サイリスタＴが１つの発光素子ブロックＢを構成する。たとえば、発光用サイリスタＴの配列方向に沿う一方から他方へ向かって、発光用サイリスタＴに番号を第１番から第ｋ番まで付し、前記配列方向に沿う前記一方から前記他方へ向かって、発光素子ブロックＢに番号を第１番から第ｍ番まで付すと、第ｉ6（１≦ｉ6≦ｍ）番目の発光素子ブロックＢｉ6に属する第４ｉ6−３番目から第４ｉ6番目の全ての発光用サイリスタＴ４ｉ6−３〜Ｔ４ｉ6のアノードａと
、発光信号用ボンディングパッドＡｉ6との間に接続部６０が設けられて、電気的に接続
される。発光用サイリスタＴのアノードａと発光信号用ボンディングパッドＡと接続部６０とは同時に一体で形成される。また、本実施の形態では、好ましい構成として、発光信号用ボンディングパッドＡは発光用サイリスタＴの配列方向Ｘに沿って、ゲート横配線ＧＨを挟んで発光用サイリスタＴと反対側に設置される。
【０１４０】
配列方向Ｘの各発光用サイリスタＴの間隔Ｗ１および発光用サイリスタＴの配列方向Ｘの長さＷ２は、発光素子アレイチップ１が搭載される後述する画像形成装置８７において形成すべき画像の解像度によって決定され、たとえば画像の解像度が６００ｄｐｉ（ドットパーインチ）の場合、前記間隔Ｗ１は、約２４μｍ（マイクロメートル）に選ばれ、前記長さＷ２は、約１８μｍに選ばれる。
【０１４１】
各ゲート横配線ＧＨは、発光素子アレイチップ１に沿って配列方向Ｘに、発光素子アレイチップ１の配列方向Ｘの一端部から他端部間にわたって延びる。各ゲート横配線ＧＨは、幅方向Ｙに間隔をあけて配列される。本実施の形態では、発光用サイリスタＴに近接する側から順番に、ゲート横配線ＧＨ４、ゲート横配線ＧＨ３、ゲート横配線ＧＨ２およびゲート横配線ＧＨ１の順番に配列される。さらに、本実施の形態では、セレクト信号をスイッチ用サイリスタＳのゲート電極ｄに供給するためのセレクト信号伝送路１４がゲート横配線ＧＨ１と平行に、発光用サイリスタＴと離反する側に配置される。セレクト信号伝送路１４は、接続部７５を介してセレクト信号入力端子ＣＳＧとしてのボンディングパッドに接続される。セレクト信号入力端子ＣＳＧとしてのボンディングパッドを単にセレクト信号入力端子ＣＳＧと記載する場合がある。本実施の形態では、セレクト信号用ボンディングパッドＣＳＧは前記第１ボンディングパッドに対応する。また、各ゲート横配線ＧＨ間およびゲート横配線ＧＨ１とセレクト信号伝送路１４との間の間隔Ｗ３は、相互に隣接するゲート横配線ＧＨ間およびゲート横配線ＧＨ１とセレクト信号伝送路１４との間で短絡が生じない距離に選ばれ、たとえば５μｍに選ばれる。
【０１４２】
発光用サイリスタＴのゲート電極ｂ１〜ｂｋは、本実施の形態では、第３半導体層２４によって構成され、ゲート横配線ＧＨ１〜ＧＨ４のいずれかとの間に接続部ＧＶ１，ＧＶ２，ＧＶ３，ＧＶ４が形成される。ここで、発光用サイリスタＴの配列方向に沿う一方から他方へ向かって、発光用サイリスタＴに番号を第１番から第ｋ番まで付し、前記配列方向の前記一方から他方へ向かって発光素子ブロックＢに第１番から第ｍ番まで番号を付すことにすれば、前記配列方向に沿う第ｉ6（１≦ｉ6≦ｍ）番目の発光素子ブロックＢｉ6
に属する第４ｉ6−３番目から第４ｉ6番目の発光用サイリスタＴについては、第４ｉ6−
３番目の発光用サイリスタＴ４ｉ6−３のゲート電極と第１番目のゲート横配線ＧＨ１と
の間に接続部ＧＶ１が形成され、第４ｉ6−２番目の発光用サイリスタＴ４ｉ6−２のゲート電極と第２番目のゲート横配線ＧＨ２との間に接続部ＧＶ２が形成され、第４ｉ6−１
番目の発光用サイリスタＴ４ｉ6−１のゲート電極と第３番目のゲート横配線ＧＨ３との
間に接続部ＧＶ３が形成され、第４ｉ6番目の発光用サイリスタＴ４ｉ6のゲート電極と第４番目のゲート横配線ＧＨ４との間に接続部ＧＶ４が形成される。また、第ｉ6（１≦ｉ6≦ｍ）番目の発光素子ブロックＢｉ6に属する全ての発光用サイリスタＴのアノードａと
前記配列方向に沿うｉ6番目の発光信号入力端子Ａｉ6との間に接続部６０が形成される。このように、同じ発光素子ブロックＢに属する発光用サイリスタＴが異なるゲート横配線ＧＨに接続されることで、前述したように発光用サイリスタＴのダイナミック駆動が可能となる。
【０１４３】
スイッチ用サイリスタＳは、好ましい構成として、前記発光信号用ボンディングパッドＡ間に生じたスペースに配置される。複数の発光用サイリスタＴからなる１つの発光素子ブロックＢに対して、発光信号を供給するためのボンディングパッドを１つ備えることとなるので、発光信号用ボンディングパッドＡ間にスペースを生じ、そのスペースを有効に活用してスイッチ素子などを配置することができる。各スイッチ用サイリスタＳのアノードｃにゲート信号を供給するためのゲート信号入力端子Ｇとしてのボンディングパッドも、前記ボンディングパッド間に生じたスペースを活用して配置される。なお、ゲート信号入力端子Ｇとしてのボンディングパッドを単にゲート信号用ボンディングパッドＧと記載する場合がある。本実施の形態では、ゲート信号用ボンディングパッドＧは前記第２ボンディングパッドに対応する。アノードｃとゲート信号用ボンディングパッドＧとは一体に形成される。このように配置することで、スイッチ用サイリスタＳなどを設けても、発光素子アレイチップ全体の大きさがそれによって増大することを避けることができ、小形な発光素子アレイチップを構成することができる。なお、スイッチ用サイリスタＳの個数ｎはゲート横配線ＧＨの本数に等しく、本実施の形態ではｎ＝４である。また、選択用サイリスタＵも、前記発光信号入力端子Ａとしてのボンディングパッド間に生じたスペースを利用して、スイッチ用サイリスタＳに近接して配置される。
【０１４４】
スイッチ用サイリスタＳのゲート電極ｄは本実施の形態では、第３半導体層３４で構成される。スイッチ用サイリスタＳのゲート電極ｄと選択用サイリスタＵのアノードｅとの間には接続部６５が形成され、さらにゲート電極ｄと対応するゲート横配線ＧＨとの間にも接続部６６が形成されることで電気的に接続される。ゲート電極ｄと選択用サイリスタＵとを接続する接続部６５とゲート電極ｄとゲート横配線ＧＨとを接続する接続部６６は一体に形成される。また、選択用サイリスタＵのＮゲート電極ｆ１は第３半導体層４４で構成され、選択用サイリスタＵのＮゲート電極ｆ１とセレクト信号伝送路１４との間に接続部６７が形成される。
【０１４５】
プルアップ抵抗ＲＰは、本実施の形態では、スイッチ用サイリスタＳを構成する半導体層の一部を用いて、スイッチ用サイリスタＳと一体で形成される。プルアップ抵抗ＲＰは半導体膜のシート抵抗を利用したものである。プルアップ抵抗ＲＰの一部とリセット信号伝送路１１との間に接続部６８が形成され、プルアップ抵抗の接続部６８の側にリセット信号が与えられる。
【０１４６】
リセット信号伝送路１１は、ゲート横配線ＧＨと平行に配線され、本実施の形態では、発光信号用ボンディングパッドＡを挟んでゲート横配線ＧＨと離反する側に配置される。リセット信号伝送路１１は、接続部６９によって、リセット信号入力端子ＣＳＡとしてのボンディングパッドに電気的に接続される。リセット信号入力端子ＣＳＡとしてのボンディングパッドを単にリセット信号用ボンディングパッドＣＳＡと記載する場合がある。
【０１４７】
発光用サイリスタＴのアノードａ、スイッチ用サイリスタＳのアノードｃ、ゲート横配線ＧＨ、セレクト信号伝送路１４、リセット信号伝送路１１、接続部６０〜６９、発光信号用ボンディングパッドＡ、ゲート信号用ボンディングパッドＧ、セレクト信号用ボンディングパッドＣＳＧ、およびリセット信号用ボンディングパッドＣＳＡは、金属材料および合金材料などの導電性を有する材料によって形成される。具体的には、金（Ａｕ）、金とゲルマニウムとの合金（ＡｕＧｅ）、金と亜鉛との合金（ＡｕＺｎ）、ニッケル（Ｎｉ）およびアルミニウム（Ａｌ）などによって形成される。
【０１４８】
また、図６に示す発光素子アレイチップ１は、好ましい構成として、スイッチ用サイリスタＳの表面（基板と離反する側）に遮光手段として遮光膜１２を設けている。スイッチ用サイリスタＳおよび選択用サイリスタＵは、発光用サイリスタＴと同様にスイッチングの際に発光するものであるが、その発光は不要であり、その発光による光が発光用サイリスタＴに入射して発光用サイリスタＴのしきい値を変動させてしまうことを避けるために必要だからである。遮光膜１２としては、その発光に対して不透明な材質から成る部材で表面を覆ったものとすればよい。適当な層間絶縁膜を施した場合には、ゲート横配線ＧＨに用いる金（Ａｕ）薄膜などが好適である。また、スイッチ用サイリスタＳと発光用サイリスタＴとをできるだけ遠ざけて配置することも有効であり、図６の平面図で示すように、ゲート横配線ＧＨを跨いで一方側に発光用サイリスタＴ、他方側にスイッチ用サイリスタＳを配置するようにしてもよい。
【０１４９】
なお、前述した電流制限抵抗ＲＩはより好ましい構成として付加する場合があるが、図６に示した発光素子アレイチップ１の平面図においては用いていない。
【０１５０】
以下、発光素子アレイチップ１の構成について、さらに詳細に説明する。
図７は、図６の切断面線ＶＩＩ−ＶＩＩから見た発光素子アレイチップ１の基本的構成を示す一部の断面図である。
【０１５１】
発光用サイリスタＴには、基板２１の厚み方向Ｚの一表面上に第１半導体層２２、第２半導体層２３、第３半導体層２４、第４半導体層２５およびオーミックコンタクト層２７がこの順に積層される構造が含まれる。ここで、第１半導体層２２と第３半導体層２４とには、Ｎ型またはＰ型のいずれか一方の導電型が用いられ、第２半導体層２３と第４半導体層２５には他方の導電型が用いられることによって、ＮＰＮＰまたはＰＮＰＮのサイリスタ構造が形成される。また、オーミックコンタクト層２７には、第４半導体層２５と同じ導電型の半導体が用いられる。
【０１５２】
スイッチ用サイリスタＳは、本実施の形態では発光用サイリスタＴと同時に形成されるので各層の構成は同一となる。具体的には、スイッチ用サイリスタＳは、基板２１の表面のうち、発光用サイリスタＴが形成された面と同一表面上に、第１半導体層３２、第２半導体層３３、第３半導体層３４、第４半導体層３５、およびオーミックコンタクト層３７がこの順に積層されて形成される。以下の説明において、発光用サイリスタＴに関する説明はスイッチ用サイリスタＳについても同様である。
【０１５３】
基板２１には、本実施の形態では、第１半導体層２２と同じ導電型の半導体基板が用いられる。基板２１の厚み方向Ｚで、各半導体層２２〜２５が積層されている表面と反対側の表面上には、全面にわたって裏面電極２６が形成される。裏面電極２６は、金属材料および合金材料などの導電性を有する材料によって形成される。具体的には裏面電極２６は、金（Ａｕ）、金とゲルマニウムとの合金（ＡｕＧｅ）および金と亜鉛との合金（ＡｕＺｎ）などによって形成される。裏面電極２６は、各発光用サイリスタＴの共通の電極として用いられる。
【０１５４】
本実施の形態では、第１半導体層２２と第３半導体層２４の導電型はＮ型であり、第２半導体層２３と第４半導体層２５の導電型はＰ型である。したがって、発光用サイリスタＴおよびスイッチ用サイリスタＳのカソードが共通の電極としての裏面電極２６に接続され、ゲート電極にはＮゲート電極が用いられる。裏面電極２６を接地して、カソード電位を零（０）ボルト（Ｖ）にすると、各発光用サイリスタＴのアノードａに電圧または電流を印加する電源に、正電源を用いることができるので好ましい。
【０１５５】
絶縁層２８は、発光用サイリスタＴおよびスイッチ用サイリスタＳの表面に沿って形成されており、発光用サイリスタＴとスイッチ用サイリスタＳとの間にも形成され、各発光用サイリスタＴおよび各スイッチ用サイリスタＳが相互に絶縁層２８によって電気的に絶縁される。絶縁層２８は、電気絶縁性および透光性ならびに平坦性を有する樹脂材料によって形成される。たとえば、ポリイミドおよびベンゾシクロブテン（ＢＣＢ）など、発光用サイリスタＴが発する波長の光の９５％以上を透過する樹脂材料が用いられる。
【０１５６】
絶縁層２８のうち、オーミックコンタクト層２７の表面（基板と離反する側）を覆う部分の一部に貫通孔２９が形成される。この貫通孔２９にアノードａの一部が形成されて、オーミックコンタクト層２７に接触している。前記貫通孔２９は、発光用サイリスタＴの配列方向Ｘの中央で、かつ発光用サイリスタＴの幅方向Ｙの中央が絶縁層２８から露出するように形成されており、アノードａからの電流を、発光用サイリスタＴの中央部に効率的に供給して、発光用サイリスタＴを発光させることができる。発光用サイリスタＴでは、主に第３半導体層２４と、第４半導体層２５との界面付近で、第３半導体層２４寄りの領域において光が発生する。
【０１５７】
発光用サイリスタＴのアノードａの配列方向Ｘの長さＷ３は、発光用サイリスタＴの配列方向Ｘの長さＷ２の１／３以下に形成される。アノードａは、発光用サイリスタＴの光の出射方向の一部を覆うが、長さＷ３を前述したように選ぶことによって、発光用サイリスタＴから発せられ光を、なるべく遮らないようにする。
【０１５８】
基板２１、各半導体層２２〜２５およびオーミックコンタクト層２７の材料などについてさらに具体的に説明する。
【０１５９】
基板２１は、III−Ｖ族化合物半導体およびII−ＶＩ族化合物半導体などの結晶成長が
可能な半導体基板であり、たとえば、ガリウム砒素（ＧａＡｓ）、インジウムリン（ＩｎＰ）、ガリウムリン（ＧａＰ）、シリコン（Ｓｉ）およびゲルマニウム（Ｇｅ）などの半導体材料によって形成される。
【０１６０】
第１半導体層２２は、ガリウム砒素（ＧａＡｓ）、アルミニウムガリウム砒素（ＡｌＧａＡｓ）およびインジウムガリウムリン（ＩｎＧａＰ）などの半導体材料によって形成される。第１半導体層２２のキャリア密度は、１×１０18ｃｍ-3程度のものが望ましい。
【０１６１】
第２半導体層２３は、アルミニウムガリウム砒素（ＡｌＧａＡｓ）およびガリウム砒素（ＧａＡｓ）などの半導体材料によって形成される。第２半導体層２３を形成する半導体材料には、第１半導体層２２を形成する半導体材料のエネルギーギャップと同じ、もしくは第１半導体層２２を形成する半導体材料のエネルギーギャップよりもエネルギーギャップが小さいものが選ばれる。第２半導体層２３のキャリア密度は１×１０17ｃｍ-3程度のものが望ましい。
【０１６２】
第３半導体層２４は、アルミニウムガリウム砒素（ＡｌＧａＡｓ）およびガリウム砒素（ＧａＡｓ）などの半導体材料によって形成される。第３半導体層２４を形成する半導体材料には、第２半導体層２３を形成する半導体材料のエネルギーギャップと同じ、もしくは第２半導体層２３を形成する半導体材料のエネルギーギャップよりもエネルギーギャップが小さいものが選ばれる。第３半導体層２４のキャリア密度は、１×１０18ｃｍ-3程度のものであることが望ましい。第３半導体層２４は、アルミニウムガリウム砒素（ＡｌＧａＡｓ）およびガリウム砒素（ＧａＡｓ）などの半導体材料によって形成することによって、発光素子として高い内部量子効率を得ることができる。
【０１６３】
第４半導体層２５は、アルミニウムガリウム砒素（ＡｌＧａＡｓ）およびガリウム砒素（ＧａＡｓ）などの半導体材料によって形成される。第４半導体層２５を形成する半導体材料には、第２半導体層２３および第３半導体層２４を形成する半導体材料のエネルギーギャップと同じ、もしくは第２半導体層２３および第３半導体層２４を形成する半導体材料のエネルギーギャップよりもエネルギーギャップが大きいものが選ばれる。第４半導体層２５のキャリア密度は、１×１０18ｃｍ-3程度のものであることが望ましい。
【０１６４】
オーミックコンタクト層２７は、ガリウム砒素（ＧａＡｓ）およびインジウムガリウムリン（ＩｎＧａＰ）などの半導体材料によって形成される第４半導体層２５と同じ導電型の半導体層であり、アノードｅとのオーミック接合を行うためのものである。オーミックコンタクト層２７のキャリア密度は１×１０19ｃｍ-3以上のものが望ましい。
【０１６５】
第１半導体層２２、第２半導体層２３、第３半導体層２４、第４半導体層２５およびオーミックコンタクト層２７は、基板２１の一表面に分子線エピタキシャル成長および化学気相成長（ＣＶＤ）法などのエピタキシャル成長法用いて順次積層して形成することができる。その後、フォトリソグラフィを用いたパターニングとエッチングとを用いて、各発光用サイリスタＴおよびスイッチ用サイリスタＳが形成される。したがって、一連の製造プロセスにおいて、発光用サイリスタＴおよびスイッチ用サイリスタＳを同時に形成することになるので、スイッチ用サイリスタＳおよび発光用サイリスタＴを構成する各半導体層の層構成が同一になる。結果として、スイッチ用サイリスタＳおよび発光用サイリスタＴはいずれも発光機能およびスイッチ機能の両方を兼ね備えたものになるが、スイッチ用サイリスタＳはそのうちスイッチ機能のみを用いる。このようにすれば同じ構造で特性が安定したものを一度に簡単に作製することができ、製造コストを低減することができる。
【０１６６】
なお、絶縁層２８は、各半導体層を形成した後、前述したポリイミドなどの樹脂材料をスピンコーティングしてから硬化させ、さらに電極と発光用サイリスタＴとの接続に必要な各貫通孔２９，３０を形成するためにフォトリソグラフィによるパターニングおよびエッチングを施すことで作製される。
【０１６７】
図８は、図６の切断面線ＶＩＩＩ−ＶＩＩＩから見た発光素子アレイチップ１の基本的構成を示す一部の断面図である。
【０１６８】
図８に示すように、発光用サイリスタＴの幅方向Ｙの形状については、発光用サイリスタＴの第１半導体層２２と、第２半導体層２３と、第３半導体層２４とのゲート横配線ＧＨ寄りの端部は、第４半導体層２５と、オーミックコンタクト層２７とのゲート横配線ＧＨ寄りの端部よりも、ゲート横配線ＧＨに向かって突出し、ゲート横配線ＧＨとの被接続部１０１を構成する。被接続部１０１の配列方向Ｘの長さは、前述した長さＷ２と等しい。なお、第３半導体層２４のうち、被接続部１０１を構成する部分は、第４半導体層２５が積層される部分よりも厚みが小さい。この理由は、エッチング工程によって、第３半導体層２４の表面を露出させて被接続部を１０１形成するときに、第４半導体層２５が残存しないようにオーバーエッチングするためである。
【０１６９】
スイッチ用サイリスタＳの幅方向Ｙの形状についても同様に、スイッチ用サイリスタＳの第１半導体層３２と、第２半導体層３３と、第３半導体層３４とのゲート横配線ＧＨ寄りの端部は、第４半導体層３５と、オーミックコンタクト層３７とのゲート横配線ＧＨ寄りの端部よりも、ゲート横配線ＧＨに向かって突出し、ゲート横配線ＧＨとの被接続部１０２を構成する。また、オーバーエッチングを施すために、第３半導体層３４のうち、被接続部１０２を構成する部分の厚みは、第４半導体層３５が積層される部分の厚みよりも小さく形成される。
【０１７０】
絶縁層２８は、発光用サイリスタＴおよびスイッチ用サイリスタＳの表面に沿って形成されるとともに、発光用サイリスタＴとスイッチ用サイリスタＳとの間にも形成され、発光用サイリスタＴとスイッチ用サイリスタＳとが絶縁層２８によって電気的に絶縁される。発光用サイリスタＴとスイッチ用サイリスタＳとの間に形成された絶縁層２８の表面には、ゲート横配線ＧＨおよびセレクト信号伝送路１４が形成され、さらにそれらの表面に沿って絶縁層１０３が形成される。また、スイッチ用サイリスタＳを挟んでゲート横配線と離反する側の絶縁層２８の表面には、リセット信号伝送路１１が形成され、さらにその表面に沿って絶縁層１０３が形成される。
【０１７１】
形成された絶縁層２８，１０３のうち、発光用サイリスタＴの前記被接続部１０１およびゲート横配線ＧＨの表面（基板と離反する側）に積層される部分には、貫通孔１０４，１０５が形成される。発光用サイリスタＴの第３半導体層２４（ゲート電極ｂに対応する）とゲート横配線ＧＨとを電気的に接続する接続部ＧＶ１は、これらの貫通孔１０４，１０５の部分および貫通孔１０４，１０５に挟まれた絶縁層２８，１０３の部分に積層して設けられる。また、絶縁層２８，１０３のうち、スイッチ用サイリスタＳの前記被接続部１０２およびゲート横配線ＧＨの表面（基板と離反する側）に積層される部分にも、貫通孔１０５，１０６が形成される。スイッチ用サイリスタＳの第３半導体層３４（ゲート電極ｄに対応する）とゲート横配線ＧＨを電気的に接続する接続部６６は、これらの貫通孔１０５，１０６の部分および貫通孔１０５，１０６に挟まれた絶縁層２８，１０３とに積層して設けられる。図８に示すように、ゲート横配線ＧＨに積層する部分の絶縁層１０３に設けられた貫通孔１０５が共通する場合には、前記接続部ＧＶ１，６６は一体で形成される。
【０１７２】
また、前述したように、発光用サイリスタＴに積層される絶縁層２８のうち、オーミックコンタクト層２７の表面（基板と離反する側）に積層される部分の一部には貫通孔２９が形成される。この貫通孔２９にアノードａの一部が形成されて、オーミックコンタクト層２７に接触している。アノードａは、発光信号入力端子Ａとの接続部６０とともに一体形成される。接続部６０は発光用サイリスタＴの第４半導体層２５とオーミックコンタクト層２７のゲート横配線ＧＨ寄りの端部の一部を覆い、第３半導体層２４に設けられた被接続部１０１に積層された絶縁層２８の表面（基板と離反する側）の一部も積層して形成される。同様に、スイッチ用サイリスタＳに積層される絶縁層２８のうち、オーミックコンタクト層３７の表面（基板と離反する側）に積層される部分の一部には貫通孔１０７形成される。この貫通孔１０７にアノードｃの一部が形成されて、オーミックコンタクト層３７に接触している。
【０１７３】
またスイッチ用サイリスタＳは遮光膜１２で覆われる。遮光膜１２の幅方向Ｙの一方の端は、スイッチ用サイリスタＳの第４半導体層３５およびオーミックコンタクト層３７の、発光用サイリスタＴと反対側の端部を覆い、遮光膜１２の幅方向Ｙの他方の端は、スイッチ用サイリスタＳの第３半導体層３４の前記被接続部１０２を覆い、セレクト信号伝送路１４とスイッチ用サイリスタＳとの中央付近まで延びる。
【０１７４】
図９は、図６の切断面線ＩＸ−ＩＸから見た発光素子アレイチップ１の基本的構成を示す一部の断面図である。
【０１７５】
選択用サイリスタＵおよびプルアップ抵抗ＲＰは、本実施の形態では、発光用サイリスタＴおよびスイッチ用サイリスタＳを構成する各半導体層２２〜２５，３２〜３５およびオーミックコンタクト層２７，３７を形成するときに同時に形成されるので、新たな製造工程を必要としない。プルアップ抵抗ＲＰは、本実施の形態では、第１半導体層５２、第２半導体層５３、および第３半導体層５４によって構成される半導体薄膜のうち、第３半導体層５４を利用している。
【０１７６】
本実施の形態のように、発光素子アレイに用いられる各発光サイリスタのカソードが共通に接地される場合には、Ｎ型半導体である第３半導体層５４を薄膜抵抗として利用するのが好ましい。なぜなら、プルアップ抵抗ＲＰの一端にセット信号として正の電圧が印加されたとき、Ｐ型半導体である第２半導体層５３とＮ型半導体である第３半導体層５４とで構成されるＰＮ接合には、逆バイアスの電圧が印加されることになって、空乏層が拡がるので、第２半導体層５３と第３半導体層５４との間の絶縁性が確保されるためである。
【０１７７】
ここで、薄膜抵抗として、第１半導体層５２から順に第４半導体層まで積層した第４半導体層を利用することも可能である。各発光サイリスタのカソードが共通に接地される場合には、第４半導体層は、Ｐ型半導体であるために、Ｎ型半導体である第３半導体層５４よりも移動度が小さく、高抵抗になるという利点がある。しかしながら、第４半導体層と第３半導体層５４との間に意図せずに順方向のバイアスがかかった場合には、第１半導体層５２、第２半導体層５３、第３半導体層５４、および第４半導体層によって構成されるサイリスタがオン状態に遷移して、ラッチアップ現象が生じる場合があり得る。ラッチアップが発生すると、第２半導体層５３と第３半導体層５４との間が導通するので、薄膜抵抗と裏面電極２６との間の絶縁が保てなくなる。なお、各発光サイリスタのアノードが共通に接地される場合には、第３半導体層５４はＰ型半導体であるので、薄膜抵抗は第３半導体層５４を利用するのが好ましい。
【０１７８】
また、図６の発光素子アレイチップ１の平面図には図示していない電流制限抵抗ＲＩについても、プルアップ抵抗ＲＱと同様に、第３半導体層を利用するのが好ましい。
【０１７９】
選択用サイリスタＵの第１半導体層４２と、第２半導体層４３と、第３半導体層４４とのゲート横配線ＧＨ寄りの端部は、第４半導体層４５と、オーミックコンタクト層４７とのゲート横配線ＧＨ寄りの端部よりも、ゲート横配線ＧＨに向かって突出し、ゲート横配線ＧＨとの被接続部１０８を構成する。本実施の形態では、被接続部１０８が選択用サイリスタＵのＮゲート電極ｆに対応する。また、オーミックコンタクト層４７の表面（基板と離反する側）に積層して設けられる、スイッチ用サイリスタＳのゲート電極ｄとの接続部６５の一部が選択用サイリスタＵのアノードに対応する。なお、第３半導体層４４のうち、被接続部１０８を構成する部分は、第４半導体層４５が積層される部分よりも厚みが小さい。この理由は、エッチング工程によって、第３半導体層４４の表面を露出させて被接続部を１０８形成するときに、第４半導体層４５が残存しないようにオーバーエッチングするためである。なお、選択用サイリスタＵの被接続部１０８の形成は、発光用サイリスタＴおよびスイッチ用サイリスタＳの被接続部１０１，１０２の形成と同時に行われるので、新たな製造工程を必要としない。
【０１８０】
プルアップ抵抗ＲＰを構成する第１半導体層５２、第２半導体層５３、および第３半導体層５４の全体の厚みを決定するためのエッチング工程も、前記被接続部１０１，１０２，１０８の形成と同時に行われる。したがって、プルアップ抵抗ＲＰの厚みと前記被接続部１０１，１０２，１０８の厚みは等しい。
【０１８１】
図９において、絶縁層２８は、選択用サイリスタＵおよびプルアップ抵抗ＲＰの表面に沿って形成されるとともに、選択用サイリスタＵおよびプルアップ抵抗ＲＰとの間にも形成され、選択用サイリスタＵおよびプルアップ抵抗ＲＰとが絶縁層２８によって電気的に絶縁される。前述したように絶縁層２８の表面には、ゲート横配線ＧＨ、セレクト信号伝送路１４およびリセット信号伝送路１１が形成され、さらにそれらの表面に沿って絶縁層１０３が形成される。
【０１８２】
形成された絶縁層２８，１０３のうち、セレクト信号伝送路１４および選択用サイリスタＵの前記被接続部１０８の表面（基板と離反する側）に積層される部分には、貫通孔１０９，１１０が形成されて、それらを電気的に接続するための接続部６７が設けられる。また、絶縁層２８のうち、選択用サイリスタＵのオーミックコンタクト層４７の表面（基板と離反する側）に積層される部分にも貫通孔１１１が形成され、スイッチ用サイリスタＳのゲート電極ｄとの接続部６５が設けられる。さらに、形成された絶縁層２８，１０３のうち、プルアップ抵抗ＲＰとリセット信号伝送路１１に積層される部分にも貫通孔１１２，１１３が形成され、それらを電気的に接続する接続部６８が形成される。
【０１８３】
選択用サイリスタＵを構成する第３半導体層４４および第４半導体層４５は、本実施の形態では、発光用サイリスタＴと同時に形成されるので、選択用サイリスタＵはオン状態で発光する。したがって、選択用サイリスタＵが発する光を遮光または減光するために、選択用サイリスタＵを覆う遮光膜１２が形成される。
【０１８４】
また、プルアップ抵抗ＲＰを覆う遮光膜１２も形成される。プルアップ抵抗ＲＰの界面に外部から光が入射すると、プルアップ抵抗ＲＰが設けられる第１半導体層５２、第２半導体層５３、および第３半導体層５４の各半導体層の界面に電子・正孔対が生成される。すると、フォトトランジスタと同様に第２半導体層５３にキャリアが蓄積されて、第２半導体層５３と第３半導体層５４との間の絶縁性が不良になるので、本来ならば第３半導体層５４内を伝導すべきキャリアが基板２１側に流れて、抵抗体としての動作が不安定になる。そこで、プルアップ抵抗ＲＰの動作を安定化させるために、プルアップ抵抗ＲＰも遮光膜１２で覆われる。なお、電流制限抵抗ＲＩを基板２１上に形成する場合も、遮光膜１２で覆うのが好ましい。
【０１８５】
図９に示すように、遮光膜１２の幅方向Ｙの一方は、プルアップ抵抗ＲＰの表面に積層された絶縁層２８の表面を覆って、リセット信号伝送路１１付近まで延び、遮光膜１２の幅方向Ｙの他方は、選択用サイリスタＵの被接続部１０８の表面に積層された絶縁層２８を覆って、選択用サイリスタＵとセレクト信号伝送路１４との接続部６７の一部の表面まで覆う。
【０１８６】
図１０は、本発明の実施の一形態の発光装置１０を模式的に示すブロック回路図である。発光装置１０は、複数の発光素子アレイチップＬ１，Ｌ２，…，Ｌｐ−１，Ｌｐ（記号ｐは、２以上の正の整数）と、前記発光素子アレイチップ１〜Ｌｐの駆動回路として、発光信号を供給する発光信号駆動ＩＣ（Integrated Circuit）１３０と、ゲート信号を供給するゲート信号駆動ＩＣ１３１と、セレクト信号を供給するセレクト信号駆動ＩＣ１３２と、リセット信号を供給するリセット信号駆動ＩＣ１３６を含んで構成される。各駆動ＩＣは後述する制御手段９６に基づいて、画像情報を出力する。各発光素子アレイチップ１〜Ｌｐについて、それぞれを総称して指す場合および不特定のものを指す場合に、単に発光素子アレイチップＬと記載する。また、発光素子アレイチップＬを単にアレイチップＬと記載する場合がある。本実施の形態では各アレイチップＬには、図１に示す第１の実施の形態の発光素子アレイチップ１を用いる。なお、セレクト信号駆動ＩＣ１３２が前記第１の駆動回路に対応し、ゲート信号駆動ＩＣ１３１が前記第２の駆動回路に対応し、発光信号駆動ＩＣ１３０が前記第３の駆動回路に対応し、リセット信号駆動ＩＣ１３６が前記第４の駆動回路に対応する。
【０１８７】
各アレイチップＬは、配列方向Ｘに沿って発光素子Ｔが一列に配列されて、各発光素子Ｔからの光の出射方向を揃えて回路基板に実装される。ただし、図１０には回路基板は図示していない。また、発光信号駆動ＩＣ１３０とゲート信号駆動ＩＣ１３１とセレクト信号駆動ＩＣとリセット信号駆動ＩＣ１３６とは、前記回路基板に実装される。回路基板にはさらに、各駆動ＩＣ１３０〜１３２，１３６の出力端子と各アレイチップＬのボンディングパッドとを接続するためのパターン配線が形成され、パターン配線とボンディングパッドとがボンディングワイヤで接続される。
【０１８８】
前述したように、図１および図６に示す第１の実施の形態の発光素子アレイチップ１には、ｍ個の発光信号用ボンディングパッドＡ、１個のセレクト信号用ボンディングパッドＣＳＧ、１個のリセット信号用ボンディングパッドＣＳＡ、および４個のゲート信号用ボンディングパッドＧが含まれる。なお、図１０に示されたｐ個のアレイチップが実装されている本実施の形態の場合には、各アレイチップＬを構成する発光素子Ｔの配列方向Ｘに沿う一方から他方に向かって、各アレイチップに第１番から第ｐ番まで番号を付すと、第ｉ10（１≦ｉ10≦ｐ）番目のアレイチップＬｉ10のセレクト信号用ボンディングパッドをセレクト信号用ボンディングパッドＣＳＧｉ10と記載し、アレイチップＬｉ10のリセット信号用ボンディングパッドＣＳＡｉ10と記載する。不特定のアレイチップＬのセレクト信号用ボンディングパッドＣＳＧ１〜ＣＳＧｐ、および不特定のリセット信号用ボンディングパッドＣＳＡ１〜ＣＳＡｐを指すときは、単にそれぞれセレクト信号用ボンディングパッドＣＳＧ、リセット信号用ボンディングパッドＣＳＡと記載する場合がある。
【０１８９】
発光信号駆動ＩＣ１３０は、各アレイチップＬの発光信号用ボンディングパッドＡ１〜Ａｍと同数（ｍ個）の発光信号出力端子λ１〜λｍを有する。発光信号出力端子λ１〜λｍについて、複数のものを総称する場合または不特定のものを指す場合に、単に発光信号出力端子λと記載する場合がある。各発光信号用ボンディングパッドＡと発光信号出力端子λとの接続は、異なるアレイチップ間で配線を共用して接続される。ｐ個のアレイチップが実装されている本実施の形態の場合には、各アレイチップＬを構成する発光素子Ｔの配列方向Ｘに沿う一方から他方に向かって、発光信号用ボンディングパッドＡ１〜Ａｍに第１番から第ｍ番まで番号を付し、また発光信号出力端子λ１〜λｍにも第１番から第ｍ番まで番号を付すと、ｐ個のアレイチップのそれぞれの第ｉ8（１≦ｉ8≦ｍ）番目の発光信号用ボンディングパッドＡｉ8同士が電気的に接続され、さらに第ｉ8番目の発光信号出力端子λｉ8に電気的に接続される。
【０１９０】
ゲート信号駆動ＩＣ１３１は各アレイチップＬのゲート信号用ボンディングパッドＧ１〜Ｇ４と同数（４個）のゲート信号出力端子μ１〜μ４を有する。ゲート信号出力端子μ１〜μ４について、複数のものを総称する場合または不特定のものを指す場合に、単にゲート信号出力端子μと記載する場合がある。各ゲート信号用ボンディングパッドＧとゲート信号出力端子μとの接続は、異なるアレイチップ間で配線を共用して接続される。ｐ個のアレイチップが実装されている本実施の形態の場合には、各アレイチップＬを構成する発光素子Ｔの配列方向Ｘに沿う一方から他方に向かって、ゲート信号用ボンディングパッドＧ１〜Ｇ４に第１番から第４番まで番号を付し、またゲート信号出力端子μ１〜μ４にも第１番から第４番まで番号を付すと、ｐ個のアレイチップそれぞれの第ｉ9（１≦ｉ9≦４）番目のゲート信号用ボンディングパッドＧｉ9同士が電気的に接続され、さらに第ｉ9番目のゲート信号出力端子μｉ9に電気的に接続される。
【０１９１】
セレクト信号駆動ＩＣ１３２はアレイチップＬと同数（ｐ個）のセレクト信号出力端子ν１〜νｐを有する。セレクト信号出力端子について、複数のものを総称する場合または不特定のものを指す場合に、単にセレクト信号出力端子νと記載する場合がある。各セレクト信号用ボンディングパッドＣＳＧｉ10とセレクト信号出力端子νとの接続は、各アレイチップと個別に接続される。ｐ個のアレイチップが実装されている本実施の形態の場合には、各アレイチップＬを構成する発光素子Ｔの配列方向Ｘに沿う一方から他方に向かって、各アレイチップに第１番から第ｐ番まで番号を付し、またセレクト信号出力端子ν１〜νｐにも第１番から第ｐ番まで番号を付すと、第ｉ10（１≦ｉ10≦ｐ）番目のアレイチップＬのセレクト信号用ボンディングパッドＣＳＧｉ10と第ｉ10番目のセレクト信号出力端子νｉ10とが電気的に接続される。
【０１９２】
リセット信号駆動ＩＣ１３６はリセット信号出力端子ηを有する。各リセット信号用ボンディングパッドＣＳＡｉ10と、セレクト信号出力端子νとは、それぞれ電気的に接続される。
【０１９３】
前述したように、各アレイチップＬのセレクト信号用ボンディングパッドＣＳＧとセレクト信号出力端子νとが個別に接続されるので、セレクト信号駆動ＩＣ１３２は、各アレイチップＬのセレクト信号用ボンディングパッドＣＳＧに順番にセレクト信号を出力して、アレイチップＬを順番にセレクト状態にすることできる。一方、各アレイチップＬとゲート信号駆動ＩＣ１３１との配線は共用されているので、たとえば、第ｉ9（１≦ｉ9≦４）番目のゲート信号出力端子μｉ9から出力されたゲート信号は、すべてのアレイチップ
Ｌの第ｉ9（１≦ｉ9≦４）番目のゲート信号用ボンディングパッドＧｉ9に入力され、す
べてのアレイチップＬの第ｉ9番目のスイッチ用サイリスタＳｉ9のアノードｃｉ9に入力
される。しかし、各アレイチップＬの第ｉ9番目のスイッチ用サイリスタＳｉ9の中でスイッチングするのは、セレクト信号が入力されることでセレクト状態にあるアレイチップＬのみである。さらに、セレクト状態にあるアレイチップＬの第ｉ9番目のゲート横配線Ｇ
Ｈｉ9に接続された発光用サイリスタＴの中で、発光信号駆動ＩＣ１３０から発光信号が
入力された発光素子ブロックＢに属する発光用サイリスタＴが発光する。さらにリセット信号用ボンディングパッドＣＳＡにリセット信号が入力されるので、セレクト状態にあるアレイチップＬを、確実に非セレクト状態に遷移することができる。
【０１９４】
このように、セレクト状態にあるアレイチップＬを順番に切り替えることで、複数の発光素子アレイ間でゲート信号駆動ＩＣ１３１および発光信号駆動ＩＣ１３０を共用にする時分割駆動を安定に動作させることができる。したがって、駆動用ＩＣの数、および駆動用ＩＣを実装する基板の層数を少なくすることができ、発光素子アレイおよび駆動用ＩＣ実装基板の面積を小さくすることができ、結果として小形でかつ安定に動作する発光装置が実現できる。
【０１９５】
図１１は、発光装置１０の動作を示すタイミングチャートであり、横軸は基準時刻からの経過時間を表し、縦軸は信号レベルを電圧または電流の大きさで表す。図１１では、発光信号駆動ＩＣ１３０、ゲート信号駆動ＩＣ１３１、セレクト信号駆動ＩＣ１３２、およびリセット信号駆動ＩＣ１３６のそれぞれの信号出力端子（発光信号出力端子λ、ゲート信号出力端子μ、セレクト信号出力端子ν、およびリセット信号出力端子η）から出力される電圧の波形が示されている。なお、図１１では、出力波形の参照符号には、各信号出力端子と接続されるボンディングパッド（信号入力端子）の参照符号を用いる。
【０１９６】
本実施の形態では、発光信号駆動ＩＣ１３０は、ハイ（Ｈ）レベルのとき５ｍＡ、ロー（Ｌ）レベルのとき０ｍＡの定電流を出力する。ゲート信号駆動ＩＣ１３１は、ハイ（Ｈ）レベルのとき５Ｖ、ロー（Ｌ）レベルのとき０Ｖの定電圧を出力する。セレクト信号駆動ＩＣ１３２は、ハイ（Ｈ）レベルのとき５Ｖ、ロー（Ｌ）レベルのとき０Ｖの定電圧を出力する。リセット信号駆動ＩＣ１３６は、ハイ（Ｈ）レベルのとき５Ｖ、ローレベル（Ｌ）のとき０Ｖの定電圧を出力する。
【０１９７】
図１１を用いて、発光装置１０の動作を時間の経過の順に説明する。時刻ｔ０では、セレクト信号出力端子νの電圧はハイ（Ｈ）レベルであるので、どのアレイチップも選択状態にない。時刻ｔ１で、第１番目のアレイチップＬ１に接続されるセレクト信号出力端子ν１の電圧をロー（Ｌ）レベルにすることで、第１番目のアレイチップＬ１がセレクト状態になる。時刻ｔ２で、各アレイチップＬの第１番目のゲート信号入力端子Ｇ１にハイ（Ｈ）レベルの電圧が印加される。すると、選択状態にある第１番目のアレイチップＬ１のみ、第１番目のスイッチ用サイリスタＳ１がスイッチングしてオン状態に遷移し、スイッチ用サイリスタＳ１のゲート電極ｄ１に接続されたゲート横配線ＧＨ１の電位がほぼローレベル（０Ｖ）になる。次に、時刻ｔ３で、各アレイチップの発光信号入力端子Ａ１〜Ａｍに発光信号が入力される。すると、選択状態にある第１番目のアレイチップＬ１のうちで、第１番目のゲート横配線ＧＨ１に接続された発光用サイリスタＴが発光する。時刻ｔ４で発光信号出力端子λの電圧がロー（Ｌ）レベルに戻るので消灯する。次に、時刻ｔ５で、第１番目のゲート信号入力端子Ｇ１に接続されるゲート信号出力端子μ１の電圧がロー（Ｌ）レベルに戻り、第２番目のゲート信号入力端子Ｇ２に接続されるゲート信号出力端子μ２の電圧がハイ（Ｈ）レベルになる。すると、選択状態にある第１番目のアレイチップＬ１のみ、第２番目のスイッチ用サイリスタＳ２がスイッチングしてオン状態に遷移する。時刻ｔ６〜ｔ７では、再び各アレイチップの発光信号入力端子Ａ１〜Ａｍに発光信号が入力される。すると、選択状態にある第１番目のアレイチップＬ１のうちで、第２番目のゲート横配線ＧＨ２に接続された発光用サイリスタＴが発光する。以下同様に、時刻ｔ８〜ｔ１１では、第３番目のゲート信号入力端子Ｇ３に接続されるゲート信号出力端子μ３の電圧がハイ（Ｈ）レベルになるので、選択状態にある第１番目のアレイチップＬ１のうち、第３番目のスイッチ用サイリスタＳ３がスイッチングしてオン状態に遷移する。この状態で、時刻ｔ９〜ｔ１０で、再び各アレイチップの発光信号入力端子Ａ１〜Ａｍに発光信号が入力されるので、選択状態にある第１番目のアレイチップＬ１のうちで、第３番目のゲート横配線ＧＨ３に接続された発光用サイリスタＴが発光する。また、時刻ｔ１１〜ｔ１４では、第４番目のゲート信号入力端子Ｇ４に接続されるゲート信号出力端子μ４の電圧がハイ（Ｈ）レベルになるので、選択状態にある第１番目のアレイチップＬ１のうち、第４番目のスイッチ用サイリスタＳ４がスイッチングしてオン状態に遷移する。この状態で、時刻ｔ１２〜ｔ１３で、再び各アレイチップの発光信号入力端子Ａ１〜Ａｍに発光信号が入力されるので、選択状態にある第１番目のアレイチップＬ１のうちで、第４番目のゲート横配線ＧＨ４に接続された発光用サイリスタＴが発光する。時刻ｔ１５で、各アレイチップＬのリセット信号入力端子ＣＳＡに接続されるリセット信号出力端子ηの電圧が、ハイ（Ｈ）レベルからロー（Ｌ）レベルに戻るので、第１番目のアレイチップＬ１の選択用サイリスタＵがオフ状態に遷移し、第１番目のアレイチップＬ１の選択状態は終了する。時刻ｔ��６で、第１番目のアレイチップＬ１のセレクト信号入力端子ＣＳＧ１に接続されるセレクト信号出力端子ν１の電圧がハイ（Ｈ）レベルに戻ると同時に、第２番目のアレイチップＬ２のセレクト信号入力端子ＣＳＧ２に接続されるセレクト信号出力端子ν２の電圧がロー（Ｌ）レベルになる。第２番目のアレイチップＬ２のセレクト信号入力端子ＣＳＧ２がロー（Ｌ）レベルの状態において、時刻ｔ１７で各アレイチップＬのリセット信号入力端子ＣＳＡに接続されるリセット信号出力端子ηの電圧が、ロー（Ｌ）レベルからハイ（Ｈ）レベルに戻るので、第２番目のアレイチップＬ２が選択状態になる。
【０１９８】
第２番目のアレイチップＬ２についても同様の手順で順次、発光用サイリスタＴを発光させることができる。すなわち、リセット信号出力端子ηの電圧がハイ（Ｈ）レベルに戻った後の、時刻ｔ１８で、各アレイチップＬの第１番目のゲート信号入力端子Ｇ１に接続されるゲート信号出力端子μ１の電圧がハイ（Ｈ）レベルになる。続く時刻ｔ１９で、各アレイチップＬの全ての発光信号入力端子Ａ１〜Ａｍに発光信号が入力されることによって、選択状態にある第２番目のアレイチップＬ２の第１番目のゲート横配線ＧＨ１に接続された発光用サイリスタＴが発光する。なお、リセット信号出力端子ηの電圧がロー（Ｌ）レベルのままで、ゲート信号および発光信号を入力しないようにする必要がある。リセット信号出力端子ηの電圧がロー（Ｌ）レベルのときは、各発光素子アレイチップＬのゲート横配線ＧＨの電圧はロー（Ｌ）レベルであるので、選択状態でなくても発光用サイリスタＴが発光することになるからである。
【０１９９】
このように、セレクト信号を第１番目のアレイチップから順番に与え、順番にアレイチップを選択状態にすることで、アレイチップＬごとの時分割駆動が可能となる。さらに、ゲート信号が、第１番目のスイッチ用サイリスタから順番に与えられることで、アレイチップＬの中での時分割駆動が可能になる。
【０２００】
図１２は、本実施の形態の発光素子アレイチップ１を含んだ前記発光装置１０を使用した画像形成装置の基本的構成を示す側面図である。
【０２０１】
画像形成装置８７は、電子写真方式の画像形成装置であり、前記発光装置１０Ｙ，１０Ｍ，１０Ｃ，１０Ｋを、感光体ドラム９０への露光装置に使用している。発光装置１０Ｙ，１０Ｍ，１０Ｃ，１０Ｋは、各駆動ＩＣ（発光信号駆動ＩＣ１３０、ゲート信号駆動ＩＣ１３１、セレクト信号駆動ＩＣ１３２およびリセット信号駆動ＩＣ１３６）が設けられる回路基板に実装される。
【０２０２】
画像形成装置８７は、Ｙ（イエロ）、Ｍ（マゼンタ）、Ｃ（シアン）、Ｋ（ブラック）の４色のカラー画像を形成するタンデム方式を採用した装置であり、大略的に、４つの発光装置１０Ｙ，１０Ｍ，１０Ｃ，１０Ｋ、集光手段であるレンズアレイ８８Ｃ，８８Ｍ，８８Ｙ，８８Ｋ、発光装置１０Ｙ，１０Ｍ，１０Ｃ，１０Ｋおよび各駆動ＩＣ１３０，１３１，１３２，１３６が実装された回路基板およびレンズアレイ８８を保持する第１ホルダ８９Ｃ，８９Ｍ，８９Ｙ，８９Ｋ、４つの感光体ドラム９０Ｃ，９０Ｍ，９０Ｙ，９０Ｋ、４つの現像剤供給手段９１Ｃ，９１Ｍ，９１Ｙ，９１Ｋ、転写手段である転写ベルト９２、４つのクリーナ９３Ｃ，９３Ｍ，９３Ｙ，９３Ｋ、４つの帯電器９４Ｃ，９４Ｍ，９４Ｙ，９４Ｋ、定着手段９５および制御手段９６を含んで構成される。
【０２０３】
各発光装置１０Ｙ，１０Ｍ，１０Ｃ，１０Ｋは、各駆動ＩＣによって各色のカラー画像情報に基づいて駆動される。たとえば、４つ発光装置１０Ｙ，１０Ｍ，１０Ｃ，１０Ｋの配列方向Ｘの長さは、たとえば２００ｍｍ〜４００ｍｍに選ばれる。
【０２０４】
各発光装置１０Ｙ，１０Ｍ，１０Ｃ，１０Ｋの発光用サイリスタＴからの光は、レンズアレイ８８を介して各感光体ドラム９０Ｃ，９０Ｍ，９０Ｙ，９０Ｋに集光して照射される。レンズアレイ８８は、たとえば発光素子の光軸上にそれぞれ配置される複数のレンズを含み、これらのレンズを一体的に形成して構成される。
【０２０５】
発光装置１０Ｙ，１０Ｍ，１０Ｃ，１０Ｋが実装される回路基板およびレンズアレイ８８は、第１ホルダ８９によって保持される。第１ホルダ８９によって、発光用サイリスタＴの光照射方向と、レンズアレイ８８のレンズの光軸方向とがほぼ一致するようにして位置合わせされる。
【０２０６】
各感光体ドラム９０Ｃ，９０Ｍ，９０Ｙ，９０Ｋは、たとえば円筒状の基体表面に感光体層を被着して成り、その外周面には各発光装置１０Ｙ，１０Ｍ，１０Ｃ，１０Ｋからの光を受けて静電潜像が形成される静電潜像形成位置が設定される。
【０２０７】
各感光体ドラム９０Ｃ，９０Ｍ，９０Ｙ，９０Ｋの周辺部には、各静電潜像形成位置を基準として回転方向下流側に向かって順番に、露光された感光体ドラム９０Ｃ，９０Ｍ，９０Ｙ，９０Ｋに現像剤を供給する現像剤供給手段９１Ｃ，９１Ｍ，９１Ｙ，９１Ｋ、転写ベルト９２、クリーナ９３Ｃ，９３Ｍ，９３Ｙ，９３Ｋ、および帯電器９４Ｃ，９４Ｍ，９４Ｙ，９４Ｋがそれぞれ配置される。感光体ドラム９０に現像剤によって形成された画像を記録シートに転写する転写ベルト９２は、４つの感光体ドラム９０Ｃ，９０Ｍ，９０Ｙ，９０Ｋに対して共通に設けられる。
【０２０８】
前記感光体ドラム９０Ｃ，９０Ｍ，９０Ｙ，９０Ｋは、第２ホルダ（図示省略）によって保持され、この第２ホルダと第１ホルダ８９とは、相対的に固定される。各感光体ドラム９０Ｃ，９０Ｍ，９０Ｙ，９０Ｋの回転軸方向と、各発光装置１０Ｙ，１０Ｍ，１０Ｃ，１０Ｋの前記配列方向Ｘとがほぼ一致するようにして位置合わせされる。
【０２０９】
転写ベルト９２によって、記録シートを搬送し、現像剤によって画像が形成された記録シートは、定着手段９５に搬送される。定着手段９５は、記録シートに転写された現像剤を定着させる。感光体ドラム９０Ｃ，９０Ｍ，９０Ｙ，９０Ｋは、回転駆動手段によって回転される。
【０２１０】
制御手段９６は、前述した各駆動ＩＣ１３０，１３１，１３２，１３６にクロック信号および画像情報を与えるとともに、感光体ドラム９０Ｃ，９０Ｍ，９０Ｙ，９０Ｋを回転駆動する回転駆動手段、現像剤供給手段９１Ｃ，９１Ｍ，９１Ｙ，９１Ｋ、転写手段９２、帯電手段９４Ｃ，９４Ｍ，９４Ｙ，９４Ｋおよび定着手段９５の各部を制御する。
【０２１１】
このような構成の画像形成装置８７では、各発光素子を発光状態とするか、または非発光状態とするかを、主電流が流れないゲート電極ｂに接続されているゲート横配線ＧＨを伝送するゲート信号によって切換えるため、発光装置１０Ｙ，１０Ｍ，１０Ｃ，１０Ｋを実装するための回路基板側に形成されるゲート信号の伝送路も細くすることが可能で、回路基板を小形化することができ、さらにこのゲート信号駆動ＩＣ（Integrated Circuit）についても主電流を切換える事が無いため、ＩＣの容量が小さくできるので、小形化および低コスト化を実現することができる。
【０２１２】
以上のように、本実施の形態の発光素子アレイチップ１によれば、スイッチ素子として設けたスイッチ用サイリスタＳが、セレクト信号により選択された時間にのみゲート信号を発光用サイリスタＴ側に受け渡すように動作するため、このような発光素子アレイチップ１を複数配列して駆動する場合において、複数の発光素子アレイチップ１ごとに駆動用ＩＣを接続せずとも、発光信号およびゲート信号を与える駆動用ＩＣおよび配線を共用して時分割駆動することができるので、少ない駆動用ＩＣと配線数で時分割駆動することができるという基本的な作用効果を有する。
【０２１３】
また、アノードａが複数の発光用サイリスタＴで共通化された発光素子ブロックＢを複数設け、複数の発光素子ブロックＢでゲート横配線ＧＨを共有した場合には、１つの発光素子アレイチップ１内においても複数の発光素子ブロックＢ間で時分割駆動をすることができる。この結果、駆動用ＩＣに接続すべきゲート横配線ＧＨの数を減らすことできるので、ゲート信号の出力ポート数の少ない駆動用ＩＣを用いて、少ない駆動用ＩＣで時分割駆動することができる発光装置を提供できる。
【０２１４】
また、発光信号、ゲート信号およびセレクト信号を供給するためのボンディングパッドＡ，Ｇ，ＣＳＧを発光素子の配列方向Ｘに配置する場合には、１つの発光素子ブロックＢに対して発光信号用ボンディングパッドＡを１つ備えることとなり、隣り合う発光素子ブロックＢに対しそれぞれ１つ配置される発光信号用のボンディングパッドＡ同士の間にスペースが生じる。したがって、そのスペースを有効に活用してスイッチ用サイリスタＳなどを配置することができるので、スイッチ用サイリスタＳなどを設けても発光素子アレイチップのサイズが増大することを避けることができ、小形な発光素子アレイチップを提供することができるという点で有利である。
【０２１５】
また、スイッチ素子および発光素子は発光サイリスタを含んで構成されるから、たとえばＮＡＮＤゲートやインバータなどといった複雑な半導体装置を用いることなく、簡単な構成で、ゲート信号を入力すべき発光素子アレイチップ１を選択する論理回路を構成することができるので、設計が容易となり、また製造工程を簡略化することができる点で有利である。
【０２１６】
また選択用サイリスタＵのＮゲート電極ｆに流れ込む電流は小さいので、セレクト信号伝送路１４の線幅を小さくすることができる。これによって発光素子アレイチップ１の小形化を実現することができる。
【０２１７】
また、プルアップ抵抗ＲＰや選択用サイリスタＵなどを用いる前記構成とする場合には、プルアップ抵抗ＲＰによって、選択用サイリスタＵが接続されたゲート電極の電圧が所定値に安定に設定されるため、スイッチ用サイリスタＳのスイッチング動作を安定にし、ＡＮＤ回路としての動作を確実することができるという点で有利である。
【０２１８】
また、ゲート信号用ボンディングパッドＧとスイッチ用サイリスタＳのアノードｃの間に電流制限抵抗ＲＩを接続する場合には、高速化の目的で複数のスイッチ用サイリスタＳを同時にオン状態に遷移させるとき、複数間でスイッチングのタイミングが少しずれても、最初のスイッチングによってゲート信号の信号電圧が低下することがなく、複数のスイッチ用サイリスタＳのアノードｃの電位が安定に確保される。したがって、複数のスイッチ用サイリスタを確実にスイッチングさせることができるため、複数の発光素子アレイチップ１で同じ時分割のタイミングにすることができ、高速化に有利である。
【０２１９】
また、スイッチ用サイリスタＳを構成する半導体層と発光用サイリスタＴを構成する半導体層とを同じ層構成となるように形成するときには、発光用サイリスタＴとスイッチ用サイリスタＳとを同時に同じ工程で製造することができる。よって、発光素子としての発光用サイリスタＴの他にスイッチ用サイリスタＳを設ける本発明の構成であっても、製造工程が複雑化することがなく、製造においても有利な発光素子アレイを提供することができる。
【０２２０】
また、スイッチ用サイリスタＳの表面に遮光手段として金属薄膜などを設ける場合には、そのスイッチ用サイリスタＳの発光による光が発光用サイリスタＴに入射して発光用サイリスタＴのしきい値を変動させてしまうことを避けることができるという点で有利である。
【０２２１】
また、プルアップ抵抗ＲＰとして、第３半導体層５４を用い、プルアップ抵抗ＲＰを覆うように遮光膜１２を設けることによって、裏面電極２６に対するプルアップ抵抗ＲＰの絶縁性を高め、動作を安定化させることができる。
【０２２２】
また前記構成の発光素子アレイチップ１を用いることにより、発光装置が、小形であって、安定に動作する信頼性の高いものとなるので、良好な画像を安定に形成することができる画像形成装置を提供できる。
【０２２３】
このように、本発明によれば、少ない駆動用ＩＣで時分割駆動することができる発光素子アレイおよびそれを用いた小形な発光装置ならびにその発光装置を備える画像形成装置を提供することができる。
【０２２４】
図１３は、本発明の発光素子アレイの第２の実施の形態としての発光素子アレイチップ２を示す概略的な等価回路図である。図１に示す第１の実施の形態としての発光素子アレイチップ１との構成上の違いは、発光素子ブロックＢを設けていない点にあり、他の構成は共通である。したがって、共通する部分については同じ参照符号を付して、説明を省略する。
【０２２５】
第２の実施の形態としての発光素子アレイチップ２は、第１の実施の形態と同様に、ｋ個の発光素子としての発光用サイリスタＴ１〜Ｔｋと、ｎ個のスイッチ素子としてのスイッチ用サイリスタＳ１〜Ｓｎと、ｎ本のゲート横配線ＧＨ１〜ＧＨｎとを含んで構成される。スイッチ素子は他に、ｎ個の選択用サイリスタＵ１〜Ｕｎと、ｎ個のプルアップ抵抗ＲＰ１〜ＲＰｎとを含む。本実施の形態においても、発光用サイリスタＴおよびスイッチ用サイリスタＳのカソードを共通の電極として設置している。また、第１の実施の形態と同様に、第１信号がセレクト信号に対応し、第２信号がゲート信号に対応し、第３信号が発光信号に対応し、第４信号がリセット信号に対応する。電極の対応については、第１電極が発光用サイリスタＴのアノードｃに対応し、第２電極が選択用サイリスタＵのＮゲート電極ｆに対応し、第１制御電極がスイッチ用サイリスタＳのＮゲート電極ｄに対応し、第２制御電極が発光用サイリスタＴのＮゲート電極ｂに対応し、第３電極が発光用サイリスタＴのアノードａに対応する。Ｎゲート電極を単にゲート電極ｂと記載する場合がある。抵抗の対応については、抵抗体がプルアップ抵抗ＲＰに対応する。第２の抵抗体としての電流制限抵抗ＲＩはより好ましい構成として付加する場合があるが、本実施の形態においては用いていない。また、信号伝送路がゲート横配線ＧＨに対応する。
【０２２６】
前述した通り、発光素子アレイチップ２の発光用サイリスタＴは、発光素子ブロックＢごとに分けられていないので、発光用サイリスタＴのアノードａは、発光信号入力端子Ａと１つずつ接続される。たとえば、図１３において、発光用サイリスタＴの配列方向の一方から他方へ第ｉ15（１≦ｉ15≦ｋ）番目の発光用サイリスタＴｉ15のアノードａｉ15は第ｉ15番目の発光信号入力端子Ａｉ15と接続される。発光用サイリスタＴのゲート電極ｂはゲート横配線ＧＨのいずれか１本と接続される。ゲート横配線ＧＨの本数のｎと発光用サイリスタＴの個数ｋは必ずしも等しくする必要はないので、同じゲート横配線ＧＨに複数の発光用サイリスタＴのゲート電極ｂを接続してもよい。この場合に同じゲート横配線ＧＨに接続される発光用サイリスタＴの発光を選択的に発光させるためには、異なる発光信号を与える必要がある。
【０２２７】
第２の実施の形態の発光素子アレイチップ２の作用効果は、第１の実施の形態の発光素子アレイチップ１と基本的に同様である。発光素子アレイチップ２においては、スイッチ素子として設けたスイッチ用サイリスタＳが、セレクト信号により選択された時間にのみゲート信号を発光用サイリスタＴ側に受け渡すように動作する。したがって、このような発光素子アレイチップ１を複数配列して駆動する場合において、複数の発光素子アレイチップ１ごとに駆動用ＩＣを接続せずとも、発光信号およびゲート信号を与える駆動用ＩＣおよび配線を共用して時分割駆動することができるので、少ない駆動用ＩＣと配線数で時分割駆動することができる。他の作用効果も同様であるが、第１の実施の形態の発光素子アレイチップ１と異なり発光素子ブロックＢを設けていないので、１つの発光素子アレイチップ１内において時分割駆動をすることはできない。その代わり、セレクト信号によって選択した発光素子アレイチップ２内の全ての発光サイリスタを選択的に発光させることができる。
【０２２８】
図１４は、第２の実施の形態の発光素子アレイチップ２の基本構成を示す一部の平面図である。同図は、図１３に示した概略的な等価回路図におけるｎ＝ｋ＝４の場合について、対応する平面図を例示したものである。前述したように、第１の実施の形態の発光素子アレイチップ１との違いは、本実施の形態では発光素子ブロックＢを設けていない点にあるので、図６に示す第１の実施の形態の発光素子アレイチップ１と共通する部分については同じ参照符号を付して説明を省略する。なお、図１３は、各発光用サイリスタＴの光の出射方向を紙面に垂直手前側として配置された発光素子アレイチップ２の平面を示し、ゲート横配線ＧＨ１〜ＧＨ４、セレクト信号伝送路１４、リセット信号伝送路１１、発光用サイリスタＴ、スイッチ用サイリスタＳ、プルアップ抵抗ＲＰ、および選択用サイリスタＵは、図解を容易にするため斜線を付して示されている。
【０２２９】
発光素子アレイチップ２に含まれる複数の発光用サイリスタＴは、相互に間隔Ｗ１をあけて等間隔に配列され、かつ直線状に配列されている。以後、各発光用サイリスタＴの配列方向Ｘを、単に配列方向Ｘと記載する場合がある。各発光用サイリスタＴの光の出射方向に沿う方向を厚み方向Ｚとし、前記配列方向Ｘおよび厚み方向Ｚに垂直な方向を幅方向Ｙとする。
【０２３０】
本実施の形態では、発光素子ブロックＢを設けていないので、発光用サイリスタＴのアノードａと発光信号用ボンディングパッドＡとが１対１で電気的に接続される。発光用サイリスタＴのアノードａと発光信号用ボンディングパッドＡとを電気的に接続する接続部６０は、アノードａとボンディングパッドＡと一体に形成される。また、本実施の形態では、ボンディングパッドは、配列方向Ｘに沿って配置され、発光用サイリスタＴを挟んでゲート横配線ＧＨと反対側に設置される。
【０２３１】
各ゲート横配線ＧＨは、発光素子アレイチップ１に沿って配列方向Ｘに、発光素子アレイチップ１の配列方向Ｘの一端部から他端部間にわたって延びる。各ゲート横配線ＧＨは、幅方向Ｙに間隔をあけて配列される。本実施の形態では、発光用サイリスタＴに離反する側から、１番目のゲート横配線ＧＨ１、２番目のゲート横配線ＧＨ２、…、ｎ番目のゲート横配線ＧＨｎの順番に配列される。さらに、本実施の形態では、セレクト信号をスイッチ用サイリスタＳのゲート電極ｄに供給するためのセレクト信号伝送路１４がゲート横配線ＧＨ１と平行に、発光用サイリスタＴと離反する側に配置される。
【０２３２】
スイッチ用サイリスタＳは、配列方向Ｘに沿って配置され、ゲート横配線ＧＨを挟んで発光用サイリスタＴと反対側に設置される。さらにスイッチ用サイリスタＳのアノードｃとゲート信号用ボンディングパッドＧとが１対１で電気的に接続される。スイッチ用サイリスタＳのアノードａとボンディングパッドＧとを電気的に接続する接続部１２２は、アノードａとゲート信号用ボンディングパッドＧと一体に形成される。また、本実施の形態では、ゲート信号用ボンディングパッドＧは、配列方向Ｘに沿って配置され、発光用サイリスタＴを挟んでゲート横配線ＧＨと反対側に設置される。
【０２３３】
選択用サイリスタＵは配列方向Ｘに沿って、セレクト信号伝送路１４とスイッチ用サイリスタＳとの間に設置される。選択用サイリスタＵのＮゲート電極ｆとセレクト信号伝送路１４との間に接続部６７が形成され、電気的に接続される。
【０２３４】
発光用サイリスタＴの配列方向に沿う一方から他方へ向かって、発光用サイリスタＴ、スイッチ用サイリスタＳおよび選択用サイリスタＵに番号を１番からｋ番まで付すことにすれば、前記配列方向に沿う第ｉ16（１≦ｉ16≦ｋ，図１４ではｋ＝４）番目の発光用サイリスタＴｉ16のゲート電極ｂｉ16と、第ｉ16番目のスイッチ用サイリスタＳｉ16のゲート電極ｄｉと、第ｉ16番目の選択用サイリスタＵｉ16のアノードｅｉ16と、ゲート横配線ＧＨとのいずれかとが、接続部１２１によって、電気的に接続される。接続部１２１，１２２は、他の部分で用いられる接続部６０，６７と同様に、金属材料および合金材料などの導電性を有する材料によって形成される。具体的には、金（Ａｕ）、金とゲルマニウムとの合金（ＡｕＧｅ）、金と亜鉛との合金（ＡｕＺｎ）、ニッケル（Ｎｉ）およびアルミニウム（Ａｌ）などによって形成される。
【０２３５】
プルアップ抵抗ＲＰは、スイッチ用サイリスタＳを構成する半導体層の一部を用いて、スイッチ用サイリスタＳと一体で形成される。スイッチ用サイリスタＳのうちでプルアップ抵抗ＲＰとして用いられる部分は、スイッチ用サイリスタＳを挟んでゲート横配線ＧＨと離反する側である。
【０２３６】
リセット信号伝送路１１は、ゲート横配線ＧＨと平行に配線され、本実施の形態では、スイッチ用サイリスタＳとゲート信号用ボンディングパッドＧとの間に配置される。リセット信号伝送路１１の幅方向Ｙの配置は、プルアップ抵抗ＲＰの配置と重なり合い、プルアップ抵抗ＲＰの、ゲート信号入力端子Ｇ寄りの端部の近くに設置される。
【０２３７】
また、好ましい構成として、スイッチ用サイリスタＳおよび選択用サイリスタＵの表面（基板と離反する側）を覆うように遮光手段として遮光膜１２を設けている。また、スイッチ用サイリスタＳおよび選択用サイリスタＵと発光用サイリスタＴとをできるだけ遠ざけて配置することも有効であり、図１４の平面図で示すように、ゲート横配線ＧＨを跨いで一方側に発光用サイリスタＴ、他方側にスイッチ用サイリスタＳおよび選択用サイリスタＵを配置することも減光に効果がある。
【０２３８】
図１５は図１４の切断面線ＸＶ−ＸＶから見た第２の実施形態の発光素子アレイチップ２の基本的構成を示す一部の断面図であり、図１６は図１４の切断面線ＸＶＩ−ＸＶＩから見た第２の実施形態の発光素子アレイチップ２の基本的構成を示す一部の断面図である。
【０２３９】
第２の実施形態の発光素子アレイチップ２の基本的構成は、第１の実施形態の発光素子アレイチップ１についての図８および図９に示された基本的構成と同様であり、各層を構成する半導体材料、金属材料および絶縁材料などは同一であり、その製造方法も同一である。したがって、同じ構成の部分には同じ参照符号を付して重複する説明は省略する。
【０２４０】
発光素子アレイチップ２の製造方法および構成を概略的に述べると、発光用サイリスタＴ、スイッチ用サイリスタＳ、選択用サイリスタＵ、およびプルアップ抵抗ＲＰを構成する各半導体層２２〜２５，３２〜３５，４２〜４５，５２〜５４およびオーミックコンタクト層２７，３７，４７は、同一の製膜工程で同時に形成される。基板２１には、Ｎ型の半導体基板が用いられ、基板２１の一表面に、Ｎ型の第１半導体層２２，３２，４２，５２、Ｐ型の第２半導体層２３，３３，４３，５３、Ｎ型の第３半導体層２４，３４，４４，５４、Ｐ型の第４半導体層２５，３５，４５、およびＰ型のオーミックコンタクト層２７，３７，４７が形成される。基板２１の他表面には全面に裏面電極２６が形成され、発光用サイリスタＴおよびスイッチ用サイリスタのカソードとして用いられる。フォトリソグラフィを用いたパターニングとエッチングとによって、各素子の形状が規定される。さらに、ゲート横配線ＧＨおよびセレクト信号伝送路１４と接続するための被接続部１０１，１０２，１０８を形成するために、半導体層の一部がエッチングされる。各素子の表面および各素子間を電気的に絶縁するための絶縁層２８はスピンコーティングを利用して形成される。ゲート横配線ＧＨおよびセレクト信号伝送路１４が形成された後、さらに絶縁層１０３が形成される。その後、貫通孔２９，１０４〜１０７,１０９〜１１１が必要な
部分に形成され、電気的に接続するための接続部６０，６７，１２１，１２２、アノードａ，ｃおよびボンディングパッドＡ，Ｇが形成される。最後に、選択用サイリスタＵ、スイッチ用サイリスタＳおよびプルアップ抵抗ＲＰを覆う遮光膜１２が形成される。
【０２４１】
なお、本実施の形態では、リセット信号伝送路１１の形成方法が、第１の発光素子アレイチップ１についての実施の形態と異なっている。リセット信号伝送路１１を形成する前に、プルアップ抵抗ＲＰを構成する第３半導体層３４に積層される絶縁層２８に貫通孔１１２が形成され、形成された貫通孔１１２にリセット信号伝送路１１の一部が積層されるように、リセット信号伝送路１１が配置される。リセット信号伝送路１１が形成された後に、その表面が絶縁層１０３で覆われることで、スイッチ用サイリスタＳとゲート信号用ボンディングパッドＧとの接続部１２２との電気的な絶縁が保たれる。
【０２４２】
図１７は、本発明の発光素子アレイの第３の実施の形態としての発光素子アレイチップ３を示す概略的な等価回路図である。
【０２４３】
図１７に示した第３の実施の形態の発光素子アレイチップ３は、図１に示した第１の実施の形態の発光素子アレイチップ１および図１３に示した第２の実施の形態の発光素子アレイチップ２と異なり、発光サイリスタを用いずにスイッチ素子および発光素子を構成したものである。スイッチ素子および発光素子の構成以外の部分については、図１３と同様であるので、同じ参照符号を付して説明を省略する。
【０２４４】
図１７に示した第３の実施の形態の発光素子アレイチップは、ｎ個のスイッチ素子とｋ個の発光素子を含んで構成される。図１３では、ｎ＝ｋ＝４の場合を例示している。以下、図１３で示したｎ＝ｋ＝４の場合について記載するが、一般的な場合と回路動作は同様である。
【０２４５】
発光素子は電界効果トランジスタＦＥＴ１〜ＦＥＴ４と発光ダイオードＬＥＤ１〜ＬＥＤ４を含んで構成される。電界効果トランジスタはソース電極、ドレイン電極、ゲート電極を有し、ダイオードのアノードと電界効果トランジスタのソース電極とが接続される。ダイオードのカソードは共通の電極として接地される。電界効果トランジスタの各ドレイン電極α１〜α４は前記第３電極に対応し、各発光信号入力端子Ａ１〜Ａ４と個別に接続される。電界効果トランジスタの各ゲート電極β１〜β４は前記第２制御電極に対応し、各ゲート横配線ＧＨ１〜ＧＨ４のいずれかに接続される。なお、電界効果トランジスタのドレイン電極とダイオードのカソードを接続してもよい。この場合はダイオードのアノードが共通の電極として接地され、電界効果トランジスタの各ソース電極が前記第３電極に対応する。
【０２４６】
スイッチ素子は、２入力の論理積を出力するスイッチ素子としてのＡＮＤ回路素子ＡＮＤ１〜ＡＮＤ４であり、たとえばＮＡＮＤ回路素子とＮＯＴ回路素子とを組み合わせた回路により構成することができる。ＡＮＤ回路素子ＡＮＤ１〜ＡＮＤ４の一方の入力端子γ１〜γ４はゲート信号入力端子Ｇ１〜Ｇ４と個別に接続され、前記第２電極に対応する。ＡＮＤ回路素子の他方の入力端子δ１〜δ４は共通のセレクト信号入力端子ＣＳＧと接続され、前記第１電極に対応する。ＡＮＤ回路素子の出力端子ε１〜ε４はゲート横配線ＧＨ１〜ＧＨ４と個別に接続され、前記第１制御電極に対応する。
【０２４７】
ＡＮＤ回路素子ＡＮＤ１〜ＡＮＤ４は砒化ガリウム（ＧａＡｓ）製ＭＥＳ−ＦＥＴ集積回路，シリコン（Ｓｉ）製ＴＴＬ，ＣＭＯＳなどの一般によく知られた論理回路（ロジック）で構成することができる。発光素子アレイチップ３は、ＧａＡｓまたはＳｉ基板上にこのような論理回路、ＬＥＤおよび電界効果トランジスタを形成することによって作製することができる。
【０２４８】
次に、図１７に示した発光素子アレイチップ３の動作について説明する。
図１７に示す発光素子アレイチップ３は、セレクト信号入力端子ＣＳＧから真値（ハイレベルの電圧）が入力され、ＡＮＤ回路素子ＡＮＤ１〜ＡＮＤ４の一方の入力端子（第１電極に対応する）δ１〜δ４の電位がハイレベルのときに（セレクト状態にあるときに）、ゲート信号入力端子Ｇ１〜Ｇ４からゲート信号が入力されると、ＡＮＤ回路素子ＡＮＤ１〜ＡＮＤ４の出力端子（第１制御電極）ε１〜ε４からハイレベルの信号を出力する。ゲート横配線ＧＨ１〜ＧＨ４は、ＡＮＤ回路素子ＡＮＤ１〜ＡＮＤ４の出力端子（第１制御電極）ε１〜ε４と個別に接続されているので、出力されたハイレベルの信号がゲート横配線ＧＨ１〜ＧＨ４を伝送し、ゲート横配線ＧＨ１〜ＧＨ４と接続されている電界効果トランジスタＦＥＴ１〜ＦＥＴ４のゲート電極β１〜β４に入力される。その状態で発光信号入力端子Ａ１〜Ａ４からハイレベルの発光信号が入力されると、発光ダイオードＬＥＤ１〜ＬＥＤ４が発光する。
【０２４９】
このように、スイッチ素子として設けられたＡＮＤ回路素子ＡＮＤ１〜ＡＮＤ４が、セレクト信号により選択された時間にのみゲート信号を発光ダイオードＬＥＤ１〜ＬＥＤ４側に受け渡すように動作する。したがって、複数の発光素子アレイチップ３を用いて発光装置を構成する場合に、複数の発光素子アレイチップ３ごとに駆動用ＩＣを接続せずとも、駆動用ＩＣ、ならびに駆動用ＩＣと発光信号入力端子Ａ１〜Ａ４およびゲート信号入力端子Ｇ１〜Ｇ４との配線を共用して時分割で駆動することができるので、少ない駆動用ＩＣ数および配線数で時分割駆動する発光素子装置が実現できる。
【０２５０】
図１８は、本発明の発光素子アレイの第４の実施の形態としての発光素子アレイチップ４を示す概略的な等価回路図である。図１に示す第１の実施の形態としての発光素子アレイチップ１との構成上の違いは、図６では、スイッチ用サイリスタＳの個数がｎ＝５であり、したがって、ゲート横配線ＧＨの配線数もそれに等しく、ｎ＝５であるのに対し、発光素子ブロックＢを構成する発光用サイリスタＴの個数は、それより１少ない、ｎ−１＝４であるという点である。さらに、ゲート横配線ＧＨと発光素子ブロックＢを構成する発光用サイリスタＴとの接続に特徴がある。なお、その他の構成は共通であるので、共通する部分については同じ参照符号を付して、説明を省略する。
【０２５１】
図１８において、発光用サイリスタＴの配列方向Ｘに沿って、スイッチ用サイリスタＳに近接する側から離反する側に向かう方向をＸ１方向とし、その反対方向をＸ２方向とする。Ｘ１方向とＸ２方向を合わせてＸ方向とする。ここで、Ｘ１方向に向かって、発光素子ブロックに第１番から第ｍ番まで番号を付し、さらに、各発光素子ブロックを構成する発光用サイリスタＴにＸ１方向に順に第１番から第ｎ−１番まで番号を付す。また、ｎ本のゲート横配線ＧＨに予め定められた順番で第１番から第ｎ番まで番号を付す。
【０２５２】
本実施の形態では、奇数番目の発光素子ブロックでは、その発光素子ブロックにおける第ｉ1（１≦ｉ1≦ｎ−１）番目の発光用サイリスタＴと、第ｊ1（１≦ｊ1≦ｎ−１）番目のゲート横配線ＧＨｊ1とが、ｉ1＝ｊ1を満たすように接続され、偶数番目の発光素子ブ
ロックでは、その発光素子ブロックにおける第ｉ2（１≦ｉ2≦ｎ−１）番目の発光用サイリスタＴと、第ｊ2（２≦ｊ2≦ｎ）番目のゲート横配線ＧＨｊ2とが、ｉ2＋ｊ2＝ｎ＋１
を満たすように接続される。
【０２５３】
この場合、第１番目のゲート横配線ＧＨ１に接続された発光用サイリスタＴの、Ｘ方向に隣接する発光用サイリスタＴは、第２番目のゲート横配線ＧＨ２に接続される。また、第ｊ3（２≦ｊ3≦ｎ−１）番目のゲート横配線ＧＨｊ3に接続された発光用サイリスタＴの、Ｘ方向に隣接する発光用サイリスタＴは、第ｊ3−１番目または第ｊ3＋１番目のいずれかのゲート横配線に接続される。また、第ｎ番目のゲート横配線ＧＨｎに接続された発光用サイリスタＴの、Ｘ方向に隣接する発光用サイリスタＴは、第ｎ−１番目のゲート横配線ＧＨｎ−１に接続される。したがって、選択状態にある発光素子アレイのスイッチ素子にゲート信号（第２信号）を入力し、第１番目のゲート横配線ＧＨ１から第ｎ番目のゲート横配線ＧＨｎ−１まで順番に時分割で制御信号を出力するとき、相互に隣接する発光用サイリスタＴの発光するタイミングの時間的なずれを小さくすることができ、さらに隣接する発光用サイリスタＴが同じ制御信号伝送路に接続されないので、相互に隣接する発光用サイリスタＴが同時に発光してしまうことを抑制することができる。
【０２５４】
これによって本発明の発光素子アレイで構成した発光装置を、感光体ドラムを露光する露光装置として用いるとき、相互に隣接する発光用サイリスタ間における発光するタイミングが大きくずれてしまうことが抑制されることによって、感光体ドラムに露光される露光位置に不連続点が発生しない。さらに、相互に隣接する発光用サイリスタＴが同時に発光することが防止されることによって、各発光用サイリスタＴの発光した時の発熱のムラを抑制して、各発光用サイリスタＴの温度変化による発光特性を揃えることができ、さらに相互に隣接する発光用サイリスタＴから発生する光が干渉することを防止することができるので、感光体ドラムを精度よく露光することができる。この結果、本発明の発光素子アレイを用いた画像形成装置において、優れた画像品質の記録画像を得ることができる。
【０２５５】
図１９は、本発明の第５の実施の形態としての発光素子アレイチップ５を示す概略的な等価回路図である。図２０は、図１９に示す発光素子アレイチップ５を示す概略的な等価回路図の一部である、発光用サイリスタＴ１、スイッチ用サイリスタＳ１、およびダイオードＤ１と配線との接続を示したものである。本発明の実施の形態の発光素子アレイチップ５は、前述の第１の実施の形態の発光素子アレイチップ１の選択用サイリスタＵをダイオードＤに置換した構成である。またリセット信号入力端子ＣＳＡは、正の定電圧源（Ｖｃｃ）に接続される。すなわちリセット信号は、時間に関して一定である。本発明の実施の形態の発光素子アレイチップ５は、前述の第１の実施の形態の発光素子アレイチップ１と同様であるので、対応する部分については同じ参照符号を付して説明を省略する。
【０２５６】
スイッチ素子は、ｎ個のスイッチ用サイリスタＳ１〜Ｓｎと、ｎ個のダイオードＤ１〜Ｄｎと、ｎ個のプルアップ抵抗ＲＰ１〜ＲＰｎとを含む。本実施の形態では、ｎ＝４である。以後ダイオードＤ１〜Ｄｎを総称する場合または不特定のものを指す場合、ダイオードＤと記載する場合がある。
【０２５７】
本実施の形態のダイオードＤのアノードｇ１〜ｇ４（総称するときまたは不特定のものを指すときは単にｇと記載する）は、前述の各実施の形態の選択用サイリスタＵのアノードｅに対応し、スイッチ用サイリスタＳのＮゲート電極ｄとプルアップ抵抗ＲＰの一端とに電気的に接続される。本実施の形態のダイオードＤのカソードｈ１〜ｈ４（総称するときまたは不特定のものを指すときは単にｈと記載する）は、前述の各実施の形態の選択用サイリスタＵのＮゲート電極ｆに対応し、セレクト信号入力端子ＣＳＧに接続される。
【０２５８】
ダイオードＤは、選択用サイリスタＵと異なりゲート電極ｆがなく、アノードｇとカソードｈとの電位差だけでオン状態とオフ状態とが切換わる。したがってリセット信号を定電圧にしても、セレクト信号を与えることによってダイオードＤのオン状態とオフ状態とを切換えることができる。
【０２５９】
図２１は、発光素子アレイチップ５の基本的構成を示す一部の断面図である。本実施の形態の発光素子アレイチップ５の平面図は、図６に示す平面図と同様であり、図２１は、図６の切断面線ＩＸ−ＩＸから見た発光素子アレイチップ５の断面図に相当する。
【０２６０】
ダイオードＤは、選択用サイリスタＵの第３半導体層４４のプルアップ抵抗ＲＰ寄りの端部に、選択用サイリスタＵの第４半導体層４５とオーミックコンタクト層４７とに変えて、金属層８１を積層した構成である。金属層８１は、たとえばチタン（Ｔｉ）から成る。この金属層８１と、第３半導体層４４とによって、ショットキーバリアダイオードが構成される。
【０２６１】
図２１に示すように、プルアップ抵抗ＲＰと同様の理由で、ダイオードＤも遮光膜１２で覆うことが好ましい。外部からの入射光による電子・正孔対の励起によって、第２半導体層４３と第３半導体層４４との間の絶縁性が損なわれるのを防止するためである。
【０２６２】
図２２は、本発明の実施の一形態の発光装置８２を模式的に示すブロック回路図である。本実施の形態の発光装置８２は、前述の第１の実施の形態の発光装置１０と同様の構成であるので、対応する部分については同じ参照符号を付して説明を省略する。
【０２６３】
本実施の形態の発光装置８２は、前述の第１の実施の形態の発光装置１０のリセット信号駆動ＩＣ１３６からのリセット信号を、正の電圧源（Ｖｃｃ）に置換し、前述の第１の実施の形態の発光装置１０の発光素子アレイチップ１を、本実施の形態の発光素子アレイチップ５に置換した構成である。
【０２６４】
図２３は、発光装置８２の動作を示すタイミングチャートであり、横軸は基準時刻からの経過時間を表し、縦軸は信号レベルを電圧または電流の大きさで表す。本実施の形態の発光装置８２は、前述の実施の形態の発光装置１０の選択用サイリスタＵをダイオードＤに置換したので、リセット信号を与えなくても、セレクト信号のみによってダイオードＤのオン状態とオフ状態とを切換えることができる。
【０２６５】
本実施の形態の発光装置８２は、時刻ｔ１〜時刻ｔ１４までは、前述の実施の形態の発光装置１０と同じ動作をする。時刻ｔ１５で、第１番目のアレイチップＬ１のセレクト信号入力端子ＣＳＧ１に入力されるセレクト信号がハイ（Ｈ）レベルに戻るので、第１番目のアレイチップＬ１の選択状態が終了する。同時に、時刻ｔ１５において第２番目のアレイチップＬ２のセレクト信号入力端子ＣＳＧ２に入力されるセレクト信号がロー（Ｌ）レベルになるので、第２番目のアレイチップＬ２が選択状態になる。
【０２６６】
このように、セレクト信号を第１番目のアレイチップから順番に与え、順番にアレイチップを選択状態にすることで、アレイチップＬごとの時分割駆動が可能となる。さらに、ゲート信号が、第１番目のスイッチ用サイリスタから順番に与えられることで、アレイチップＬの中での時分割駆動が可能になる。また本実施の形態の発光素子アレイチップ５では、リセット信号を与える必要がなくなるので、リセット信号駆動ＩＣ１３６が必要なくなり、装置の構成が簡易になる。
【０２６７】
図２４は、本発明の発光素子アレイの第６の実施の形態としての発光素子アレイチップ６を示す概略的な等価回路図である。本実施の形態の発光素子アレイチップ６は、前述の図１３に示す第２の実施の形態の発光素子アレイチップ２の選択用サイリスタＵをダイオードＤに置換した構成である。またリセット信号入力端子ＣＳＡは、正の定電圧源（Ｖｃｃ）に接続される。すなわちリセット信号は、時間に関して一定である。ダイオードＤのアノードおよびカソードの接続関係は、前述の図１９に示す第５の実施の形態の発光素子アレイチップ５と同じであるので、説明を省略する。このように選択用サイリスタＵをダイオードＤに置換した場合であっても、前述の第２の実施の形態の発光素子アレイチップ２と同様に、セレクト信号によって選択した発光素子アレイチップ２内の全ての発光サイリスタを選択的に発光させることができる。また本実施の形態の発光素子アレイチップ６では、リセット信号を与える必要がなくなるので、リセット信号駆動ＩＣ１３６が必要なくなり、装置の構成が簡易になる。
【０２６８】
図２５は、本発明の発光素子アレイの第７の実施の形態としての発光素子アレイチップ７を示す概略的な等価回路図である。本実施の形態の発光素子アレイチップ６は、前述の図１３に示す第４の実施の形態の発光素子アレイチップ４の選択用サイリスタＵをダイオードＤに置換した構成である。またリセット信号入力端子ＣＳＡは、正の定電圧源（Ｖｃｃ）に接続される。すなわちリセット信号は、時間に関して一定である。ダイオードＤのアノードおよびカソードの接続関係は、前述の図１９に示す第５の実施の形態の発光素子アレイチップ５と同じであるので、説明を省略する。
【０２６９】
本実施の形態の発光素子アレイチップ７においても前述した第４の実施の形態の発光素子アレイチップ４と同様に、本実施の形態の発光素子アレイで構成した発光装置を、感光体ドラムを露光する露光装置として用いるとき、相互に隣接する発光用サイリスタ間における発光するタイミングが大きくずれてしまうことが抑制される。これによって、感光体ドラムに露光される露光位置に不連続点が発生しない。さらに、相互に隣接する発光用サイリスタＴが同時に発光することが防止されることによって、各発光用サイリスタＴの発光した時の発熱のムラを抑制して、各発光用サイリスタＴの温度変化による発光特性を揃えることができ、さらに相互に隣接する発光用サイリスタＴから発生する光が干渉することを防止することができるので、感光体ドラムを精度よく露光することができる。この結果、本発明の発光素子アレイを用いた画像形成装置において、優れた画像品質の記録画像を得ることができる。
【０２７０】
図２６は、本発明の発光装置の他の実施の形態を模式的に示すブロック回路図である。図２６に示した発光装置１４０と図２２に示した発光装置８２とで異なる点は、発光信号駆動ＩＣを２個使用することで、たとえば画像形成装置に用いたときに発光による感光体ドラムへの書き込み速度を向上させる点にある。図２２と図２６で共通する部分には同じ参照符号を付し、説明を省略する。
【０２７１】
本実施の形態の発光装置１４０は、複数の発光素子アレイチップＬ１，Ｌ２，…，Ｌｐ−１，Ｌｐ（記号ｐは正の偶数）と、前記発光素子アレイチップ１〜Ｌｐの駆動回路として、発光信号を供給する第１発光信号駆動ＩＣ（Integrated Circuit）１３３ａおよび第２発光信号駆動ＩＣ１３３ｂと、ゲート信号を供給するゲート信号駆動ＩＣ１３４と、セレクト信号を供給するセレクト信号駆動ＩＣ１３５とを含んで構成される。各アレイチップＬは、配列方向Ｘに沿って発光素子Ｔが一列に配列されて、各発光素子Ｔからの光の出射方向を揃えて回路基板に実装される。各駆動ＩＣは前述した制御手段９６に基づいて、画像情報を出力する。本実施の形態では各アレイチップＬには、図１に示す第１の実施の形態の発光素子アレイチップ１を用いる。
【０２７２】
第１発光信号駆動ＩＣ１３３ａおよび第２発光信号駆動ＩＣ１３３ｂは、各アレイチップＬの発光信号用ボンディングパッドＡ１〜Ａｍと同数（ｍ個）の発光信号出力端子λ１〜λｍをそれぞれ有する。配列方向Ｘの一方から他方へ各アレイチップＬに番号を付すと、第１番目〜第ｐ／２番目までのアレイチップの発光信号用ボンディングパッドＡは第１発光信号駆動ＩＣ１３３ａの発光信号出力端子λに接続される。第ｐ／２＋１番目から第ｐ番目までのアレイチップＬの発光信号用ボンディングパッドＡは第２発光信号駆動ＩＣに接続される。具体的には、発光信号出力端子λ１〜λｍに第１番から第ｍ番まで順番に番号を付すと、第１番目から第ｐ／２番目までのアレイチップについて、それぞれの第ｉ12（１≦ｉ12≦ｍ）番目の発光信号用ボンディングパッドＡｉ12同士が電気的に接続され、さらに第１発光信号駆動ＩＣ１３３ａの第ｉ1 2番目の発光信号出力端子λｉ12に電気
的に接続される。また、第ｐ／２＋１番目から第ｐ番目までのアレイチップについて、それぞれの第ｉ13（１≦ｉ13≦ｍ）番目の発光信号用ボンディングパッドＡｉ13同士が電気的に接続され、さらに第１発光信号駆動ＩＣ１３３ａの第ｉ13番目の発光信号出力端子λｉ13に電気的に接続される。
【０２７３】
ゲート信号駆動ＩＣ１３４は各アレイチップＬのゲート信号用ボンディングパッドＧ１〜Ｇ４と同数（４個）のゲート信号出力端子μ１〜μ４を有する。各ゲート信号用ボンディングパッドＧとゲート信号出力端子μとの接続は、異なるアレイチップ間で配線を共用して接続される。本実施の形態の場合には、各アレイチップＬを構成する発光素子Ｔの配列方向Ｘに沿う一方から他方に向かって、ゲート信号用ボンディングパッドＧ１〜Ｇ４に第１番から第４番まで番号を付し、またゲート信号出力端子μ１〜μ４に第１番から第４番まで番号を付すと、ｐ個のアレイチップそれぞれの第ｉ13（１≦ｉ13≦４）番目のゲート信号用ボンディングパッドＧｉ13同士が電気的に接続され、さらに第ｉ13番目のゲート信号出力端子μｉ13に電気的に接続される。
【０２７４】
セレクト信号駆動ＩＣ１３５は、アレイチップＬの半数（ｐ／２個）のセレクト信号出力端子ν１〜νｐ／２を有する。各セレクト信号用ボンディングパッドＣＳＧとゲート信号出力端子μとの接続は、１個のセレクト信号出力端子νと、２個のアレイチップＬのセレクト信号用ボンディングパッドＣＳＧとが接続される。具体的には、各アレイチップＬを構成する発光素子Ｔの配列方向Ｘに沿う一方から他方に向かって、各アレイチップに第１番から第ｐ番まで番号を付し、またセレクト信号出力端子ν１〜νｐ／２に第１番から第ｐ／２番まで番号を付すと、第ｉ14（１≦ｉ14≦ｐ／２）番目のアレイチップＬのセレクト信号用ボンディングパッドＣＳＧｉ14と、第ｐ／２＋ｉ14番目のアレイチップＬのセレクト信号用ボンディングパッドＣＳＧｐ／２＋ｉ14とが接続され、さらに第ｉ14番目のセレクト信号出力端子νｉ14とが電気的に接続される。
【０２７５】
前述したように、１つのセレクト信号出力端子νが２つのアレイチップＬのセレクト信号用ボンディングパッドＣＳＧに接続されるので、セレクト信号駆動ＩＣ１３５は、１度に２つのアレイチップＬのセレクト信号用ボンディングパッドＣＳＧにセレクト信号を出力して、２つのアレイチップＬを同時にセレクト状態にする。セレクト状態にあるアレイチップＬの一方は第１番目から第ｐ／２番目のものであり、そのアレイチップの発光信号は第１発光信号駆動ＩＣ１３３ａから与えられ、他方は第ｐ／２＋１番目から第ｐ番目のものであり、そのアレイチップＬの発光信号は第２発光信号駆動ＩＣ１３３ｂから与えられる。このようにすれば、第１番目から第ｐ／２番目の群と、第ｐ／２＋１番目から第ｐ番目までの群とを同時に駆動することができ、図１の場合に比べて２倍の速度で発光による画像情報の書き込みなどを行うことができる。
【０２７６】
図２７は、本発明の第８の実施の形態としての発光素子アレイチップ８を示す概略的な等価回路図である。第８の実施の形態の発光素子アレイチップ８は、図１に示す第１の実施の形態の発光素子アレイチップ１のスイッチ素子同士の接続について変更を加えるものであるので、対応する部分については図１に示す発光素子アレイチップ１と同じ参照符号を付して詳細な説明を省略する。
【０２７７】
図２７に示す本実施の形態の発光素子アレイチップ８では、ｎ（ｎは３以上の整数）個のスイッチ素子がＭ（Ｍは２以上の整数）個のスイッチ素子ブロックに分割され、各スイッチ素子ブロックにＮ（Ｎは２以上の整数）個のスイッチ素子が同数で含まれている。図２７では、ｎ＝３２、Ｍ＝１６、Ｎ＝２の場合を示している。各スイッチ素子が、プルアップ抵抗ＲＰとスイッチ用サイリスタＳと選択用サイリスタＵとを含んで構成されている点は、図１に示す第１の実施の形態の発光素子アレイチップ１と同様であり、図２７では、このような構成のスイッチ素子を２個ずつ組み合わせて、各スイッチ素子ブロックが構成されている。たとえば、第１番目のスイッチ素子ブロックは、第１番目のスイッチ素子を構成するプルアップ抵抗ＲＰ１、スイッチ用サイリスタＳ１および選択用サイリスタＵ１、ならびに第２番目のスイッチ素子を構成するプルアップ抵抗ＲＰ２、スイッチ用サイリスタＳ２および選択用サイリスタＵ２を含む。第ｉ17（ｉ17は１≦ｉ17≦Ｍを満たす整数）番目のスイッチ素子ブロックは、第（２ｉ17−１）番目のスイッチ素子を構成するプルアップ抵抗ＲＰ２ｉ17−１、スイッチ用サイリスタＳ２ｉ17−１および選択用サイリスタＵ２ｉ17−１、ならびに第２ｉ17番目のスイッチ素子を構成するプルアップ抵抗ＲＰ２ｉ17、スイッチ用サイリスタＳ２ｉ17および選択用サイリスタＵ２ｉ17を含むことになる。
【０２７８】
また本実施の形態の発光素子アレイチップ８では、ゲート信号入力端子Ｇ１〜Ｇ１６は、スイッチ素子ブロックと同数のＭ（本実施の形態ではＭ＝１６）個設けられている。そして、各スイッチ素子ブロックを構成するスイッチ用サイリスタＳのアノードｃは、電流制限抵抗ＲＩを介して相互に電気的に接続され、対応するゲート信号入力端子Ｇと接続される。たとえば、第ｉ17（ｉ17は１≦ｉ17≦Ｍを満たす整数）番目のスイッチ素子ブロックを構成する第２ｉ17−１番目および第２ｉ17番目スイッチ用サイリスタＳ２ｉ17−１，Ｓ２ｉ17のアノードｃ２ｉ17−１，ｃ２ｉ17が電流制限抵抗ＲＩ２ｉ17−１，ＲＩ２ｉ17の一端にそれぞれ接続され、２個の電流制限抵抗ＲＩ２ｉ17−１，ＲＩ２ｉ17の他端が第ｉ17番目のゲート信号入力端子Ｇｉ17に共に接続される。
【０２７９】
また本実施の形態では、セレクト信号入力端子ＣＳＧ１，ＣＳＧ２（総称するときまたは不特定のものを指すときはＣＳＧと記載する）は、各スイッチ素子ブロックを構成するスイッチ素子と同数のＮ（本実施の形態ではＮ＝２）個が設けられている。そして、各スイッチ素子ブロックを構成する２個の選択用サイリスタＵのゲート電極ｆの一方が第１番目のセレクト信号入力端子ＣＳＧ１と接続され、他方が第２番目のセレクト信号入力端子ＣＳＧ２と接続される。たとえば図２７で、第ｉ17（ｉ17は１≦ｉ17≦Ｍを満たす整数）番目のスイッチ素子ブロックを構成する第２ｉ17−１番目の選択用サイリスタＳ２ｉ17−１のゲート電極ｃ２ｉ17−１が、第１番目のセレクト信号入力端子ＣＳＧ１と接続され、第２ｉ17番目の選択用サイリスタＳ２ｉ17のゲート電極ｃ２ｉ17が、第２番目のセレクト信号入力端子ＣＳＧ２と接続される。
【０２８０】
上記のように接続すれば、ｎ（本実施の形態ではｎ＝３２）個のスイッチ用サイリスタＳのうち、奇数番目である第２ｉ17−１（ｉ17は１≦ｉ17≦Ｍを満たす整数）番目のスイッチ用サイリスタＳ２ｉ17−１をオン状態に遷移させるためには、そのスイッチ用サイリスタＳ２ｉ17−１の属するスイッチ素子ブロックに対応する第ｉ17番目のゲート信号入力端子Ｇｉ17にハイレベルのゲート信号を入力するとともに、そのスイッチ用サイリスタに対応する第１番目のセレクト信号入力端子ＣＳＧ１にローレベルのセレクト信号を入力する。また、偶数番目である第２ｉ17（ｉ17は１≦ｉ17≦Ｍを満たす整数）番目のスイッチ用サイリスタＳ２ｉ17をオン状態に遷移させるためには、そのスイッチ用サイリスタＳ２ｉ17の属するスイッチ素子ブロックに対応する第ｉ17番目のゲート信号入力端子Ｇｉ17にハイレベルのゲート信号を入力するとともに、そのスイッチ用サイリスタに対応する第２番目のセレクト信号入力端子ＣＳＧ２にローレベルのセレクト信号を入力することになる。したがって、Ｎ（本実施の形態ではＮ＝２）個のセレクト信号入力端子ＣＳＧに順番に時分割でローレベルのセレクト信号を入力するとともに、Ｍ（本実施の形態ではＭ＝１６）個のゲート信号入力端子Ｇに順番に時分割でハイレベルのゲート信号を入力することによってスイッチ用サイリスタＳを予め定める順番でオン状態に遷移させることができる。
【０２８１】
上記の結果、本実施の形態の発光素子アレイチップ８では、第１の実施の形態の発光素子アレイチップ１に比べて、セレクト信号入力端子ＣＳＧを１個増やして２個にすることによって、ゲート信号入力端子Ｇをスイッチ用サイリスタと同数の３２個からその半分の１６個に減少させることが可能になっている。このようにボンディングパッド数を削減させた結果、本実施の形態は、発光用サイリスタＴの高密度化が可能になるという優れた作用効果を奏する。
【０２８２】
具体例を用いて、本実施の形態の効果について説明する。たとえば、スイッチ用サイリスタの個数ｎが３２であり、発光素子ブロックの個数ｍが２４であり、各発光素子ブロックが３２個の発光用サイリスタＴによって構成される発光素子アレイチップを例にする。この発光素子アレイチップには２４×３２＝７６８個の発光用サイリスタＴが存在する。この発光素子アレイチップを用いて、２４００ｄｐｉ（ドットパーインチ）の発光装置を実現するためには、１チップあたりの発光素子アレイチップの発光用サイリスタＴの配列方向Ｘの長さは、約８．１ｍｍになる。
【０２８３】
第１の実施の形態の発光素子アレイチップ１のようにスイッチ素子ブロックを用いない場合には、ゲート信号入力端子用に３２個、セレクト信号入力端子用に１個、リセット信号入力端子用に１個、発光信号入力端子用に２４個のボンディングパッドが必要になるので、チップ全体で５８個のボンディングパッドが必要になる。この場合、ボンディングパッドを発光用サイリスタＴの配列方向に沿って並べるとすると、ボンディングパッドのパッドピッチは１３７μｍになる。したがって、ワイヤボンディングが可能な最小限のボンディングパッドの大きさが１００μｍ□程度であるとすれば、第１の実施の形態の発光素子アレイチップ１のようにボンディングパッド間にスイッチ用サイリスタＳなどを配置することが困難になる。
【０２８４】
一方、本実施の形態の発光素子アレイチップ８では、ゲート信号用入力端子用のボンディングパッド数が１６個に半減し、セレクト信号入力端子は２個に増加する。この結果、必要なボンディングパッド数は４３個となり、ボンディングパッドのパッドピッチは１８４μｍとなるので、ボンディングパッド間にスイッチ用サイリスタＳなどを配置することが可能になり、小形で高精細な発光装置が実現できることになる。
【０２８５】
図２８は、第８の実施の形態の発光素子アレイチップ８の基本構成を示す一部の平面図である。同図は、図２７に示した概略的な等価回路図に対応する平面図を示したものである。前述したように、第１の実施の形態の発光素子アレイチップ１との違いは、ｎ個のスイッチ素子を各２個のスイッチ素子によって構成されるスイッチ素子ブロックに分割し、各スイッチ素子ブロックとゲート信号入力端子Ｇおよびセレクト信号入力端子ＣＳＧとの接続関係を変更した点にある。また、図２８ではｎ＝３２の場合を例示しているので、各発光素子ブロックＢに含まれる発光用サイリスタＴの個数、ゲート横配線ＧＨの本数は３２に変更されている。その他の点については、図６に示す第１の実施の形態の発光素子アレイチップ１と同様であるので、共通する部分については同じ参照符号を付して説明を省略する。なお、図２８は、各発光用サイリスタＴの光の出射方向を紙面に垂直手前側として配置された発光素子アレイチップ８の平面図を示し、ゲート横配線ＧＨ１〜ＧＨ３２、セレクト信号伝送路１４ａ，１４ｂ、リセット信号伝送路１１、発光用サイリスタＴ、スイッチ用サイリスタＳ、プルアップ抵抗ＲＰ、選択用サイリスタＵ、セレクト信号用ボンディングパッドＣＳＧ１、およびリセット信号用ボンディングパッドＣＳＡは、図解を容易にするため斜線を付して示されている。
【０２８６】
本実施の形態と第１の実施の形態との具体的な相違点について説明すると、図６に示す第１の実施の形態の発光素子アレイチップ１では、セレクト信号をスイッチ用サイリスタＳに供給するための１本のセレクト信号伝送路１４が設けられているのに対して、図２８に示す本実施の形態の発光素子アレイチップ８では、２本のセレクト信号伝送路１４ａ，１４ｂがゲート横配線ＧＨ１と平行にゲート横配線ＧＨ１に隣接して設けられている。ここで、第１番目のセレクト信号伝送路１４ａは第１番目の接続部７５ａを介して第１番目のセレクト信号用ボンディングパッドＣＳＧ１と電気的に接続される。第２番目のセレクト信号伝送路１４ｂについても同様である（図示省略）。
【０２８７】
また、図６に示す第１の実施の形態の発光素子アレイチップ１では、プルアップ抵抗ＲＰ、スイッチ用サイリスタＳおよび選択用サイリスタＵは、それぞれのゲート信号用ボンディングパッドＧ毎に各１個ずつ設けられているのに対して、図２８に示す本実施の形態では、各ゲート信号用ボンディングパッドＧ毎に、配列方向Ｘに沿った両側に各２個ずつ設けられている。
【０２８８】
図２８に示す第１番目のゲート信号用ボンディングパッドＧ１を例にして具体的な接続関係に説明する。
【０２８９】
先ず、第１番目および第２番目のスイッチ用サイリスタＳ１，Ｓ２の各アノードｃ１，ｃ２は、第１番目のゲート信号用ボンディングパッドＧ１と一体で形成されることによって相互に電気的に接続される。
【０２９０】
また、第１番目および第２番目のスイッチ用サイリスタＳ１，Ｓ２のゲート電極ｄ１，ｄ２は、第３半導体層３４によって構成されている。このうち、第１番目のスイッチ用サイリスタＳ１のゲート電極ｄ１は、第１番目の選択用サイリスタＵ１のアノードｅ１と接続部６５ａを介して接続され、第１番目のゲート横配線ＧＨ１とは接続部６６ａを介して接続される。接続部６５ａ，６６ａと第１番目の選択用サイリスタＵ１のアノードｅ１とが一体で形成される。同様に、第２番目のスイッチ用サイリスタＳ２のゲート電極ｄ２は、第２番目の選択用サイリスタＵ２のアノードｅ２と接続部６５ｂを介して接続され、第２番目のゲート横配線ＧＨ２とは接続部６６ｂを介して接続される。接続部６５ｂ，６６ｂと第２番目の選択用サイリスタＵ２のアノードｅ２とが一体で形成される。
【０２９１】
さらに、第１番目の選択用サイリスタＵ１の第３半導体層３４はゲート電極ｆ１を構成し、接続部６７ａを介して第１番目のセレクト信号伝送路１４ａと接続される。同様に、第２番目の選択用サイリスタＵ２の第３半導体層３４はゲート電極ｆ２を構成し、接続部６７ｂを介して第２番目のセレクト信号伝送路１４ｂと接続される。また、第１番目および第２番目のスイッチ用サイリスタＳ１，Ｓ２の第３半導体層３４は、ゲート横配線ＧＨ１とは離反する方向に延び、それぞれプルアップ抵抗ＲＰ１，ＲＰ２として機能する。これらプルアップ抵抗ＲＰ１，ＲＰ２としての第３半導体層３４は、そのリセット信号伝送路１１寄りの端部がリセット信号伝送路１１と接続部６８ａ，６８ｂを介してそれぞれ接続される。
【０２９２】
本実施の形態の発光素子アレイチップ８の具体的なチップの断面構造、各半導体層の材料、および製造方法は、第１の実施の形態と同様であり、図７〜図９に関連して説明したので、具体的な説明を省略する。
【０２９３】
図２９は、図２７および図２８に示す第８の実施の形態の発光素子アレイチップ８を用いた発光装置８３を模式的に示すブロック回路図である。図１０に示す第１の実施の形態の発光素子アレイチップ１を用いた発光装置１０との違いは、各発光素子アレイチップＬは、２個のセレクト信号用ボンディングパッドＣＳＧと、１６個のゲート信号入力端子Ｇが設けられている点、さらに、１６個のゲート信号出力端子μを有するゲート信号駆動ＩＣ１３７、２ｐ個のセレクト信号出力端子νを有するセレクト信号駆動ＩＣ１３８が用いられている点にある。その他の点については、図１０に示す発光装置１０と同様であるので、共通する部分については同じ参照符号を付して説明を省略する。
【０２９４】
ゲート信号駆動ＩＣ１３７の各ゲート信号出力端子μは、各アレイチップＬの対応するゲート信号用ボンディングパッドＧと個別に接続されるとともに、各アレイチップＬの対応するゲート信号用ボンディングパッド同士は相互に接続される。この点については、図１０に示す発光装置１０と同様である。一方、セレクト信号用ボンディングパッドＣＳＧは各アレイチップＬに２個ずつ設けられているので、発光装置全体では２ｐ個ある。この２ｐ個のセレクト信号用ボンディングパッドＣＳＧと、セレクト信号駆動ＩＣ１３８の２ｐ個のセレクト信号出力端子νとが、１対１で接続される。したがって、セレクト信号用ボンディングパッドには個別にセレクト信号を与えることができ、またゲート信号用ボンディングパッドＧとゲート信号用駆動ＩＣ１３７との配線は、アレイチップＬ間で共用することができる。
【０２９５】
図３０は、図２９に示す発光装置８３の動作を示すタイミングチャートである。横軸は基準時刻からの経過時間を表し、縦軸は信号レベルを電圧または電流の大きさで表す。図１１では、発光信号駆動ＩＣ１３０、ゲート信号駆動ＩＣ１３７、セレクト信号駆動ＩＣ１３８、およびリセット信号駆動ＩＣ１３６のそれぞれの信号出力端子（発光信号出力端子λ、ゲート信号出力端子μ、セレクト信号出力端子ν、およびリセット信号出力端子η）から出力される電圧の波形が示されている。各出力波形の参照符号には、各信号出力端子と接続されるボンディングパッド（信号入力端子）の参照符号を用いる。
【０２９６】
ここで、各信号のハイ（Ｈ）レベルおよびロー（Ｌ）レベルの大きさは図１１に示す発光装置１０についてのタイミングチャートと同様である。すなわち、発光信号駆動ＩＣ１３０は、ハイ（Ｈ）レベルのとき５ｍＡ、ロー（Ｌ）レベルのとき０ｍＡの定電流を出力する。ゲート信号駆動ＩＣ１３７は、ハイ（Ｈ）レベルのとき５Ｖ、ロー（Ｌ）レベルのとき０Ｖの定電圧を出力する。セレクト信号駆動ＩＣ１３８は、ハイ（Ｈ）レベルのとき５Ｖ、ロー（Ｌ）レベルのとき０Ｖの定電圧を出力する。またリセット信号駆動ＩＣ１３６は、ハイ（Ｈ）レベルのとき５Ｖ、ローレベル（Ｌ）のとき０Ｖの定電圧を出力する。
【０２９７】
図３０を用いて、発光装置８３の動作を時間の経過の順に説明する。時刻ｔ０では、セレクト信号出力端子νの電圧はハイ（Ｈ）レベルであるので、どのアレイチップＬのスイッチ素子も選択状態にない。時刻ｔ１で、第１番目のアレイチップＬ１の第１番目のセレクト信号入力端子ＣＳＧ１に接続されるセレクト信号出力端子ν１の電圧をロー（Ｌ）レベルにすることで、第１番目のアレイチップＬ１の第１番目のセレクト信号入力端子ＣＳＧ１と電気的に接続される奇数番目のスイッチ用サイリスタＳのゲート電極ｄの電位がＰＮ接合の拡散電位にほぼ等しくなってセレクト状態になる。時刻ｔ２で、各アレイチップＬの第１番目のゲート信号入力端子Ｇ１にハイ（Ｈ）レベルの電圧が印加される。すると、選択状態にある第１番目のアレイチップＬ１の奇数番目のスイッチ用サイリスタＳのうち、第１番目のスイッチ用サイリスタＳ１がスイッチングしてオン状態に遷移し、スイッチ用サイリスタＳ１のゲート電極ｄ１の電位、およびそのゲート電極ｄ１に接続されたゲート横配線ＧＨ１の電位がほぼローレベル（０Ｖ）になる。次に、時刻ｔ３で、各アレイチップの発光信号入力端子Ａ１〜Ａｍに発光信号が入力される。すると、第１番目のアレイチップＬ１のうちで、第１番目のゲート横配線ＧＨ１に接続された発光用サイリスタＴが発光する。時刻ｔ４で発光信号出力端子λの電圧がロー（Ｌ）レベルに戻るので消灯する。次に、時刻ｔ５で、第１番目のゲート信号入力端子Ｇ１に接続されるゲート信号出力端子μ１の電圧がロー（Ｌ）レベルに戻り、第２番目のゲート信号入力端子Ｇ２に接続されるゲート信号出力端子μ２の電圧がハイ（Ｈ）レベルになる。すると、選択状態にある第１番目のアレイチップＬ１のスイッチ用サイリスタＳのうち第３番目のスイッチ用サイリスタＳ３がスイッチングしてオン状態に遷移する。時刻ｔ６〜ｔ７では、再び各アレイチップの発光信号入力端子Ａ１〜Ａｍに発光信号が入力される。すると、第１番目のアレイチップＬ１のうちで、第３番目のゲート横配線ＧＨ３に接続された発光用サイリスタＴが発光する。以下、第５番目、第７番目・・・順で奇数番目のゲート横配線ＧＨと接続された発光用サイリスタＴが順番に発光する。時刻ｔ８では、最後の第１６番目のゲート信号入力端子Ｇ１６に接続されたゲート信号出力端子μ１６の電圧がハイ（Ｈ）レベルの状態で、各アレイチップの発光信号入力端子Ａ１〜Ａｍに入力される発光信号出力端子λの電圧がロー（Ｌ）レベルに戻るので、第３１番目のゲート横配線ＧＨ３１に接続された発光用サイリスタＴが消灯する。次の時刻ｔ９では、第１６番目のゲート信号入力端子Ｇ１６に接続されたゲート信号出力端子μ１６の電圧がロー（Ｌ）レベルに戻る。この状態では、第１番目のアレイチップＬ１の全てのスイッチ用サイリスタＳはオフ状態に遷移しているが、第１番目のアレイチップＬ１の奇数番目の選択用サイリスタＵはオン状態のままである。そこで、奇数番目の選択用サイリスタＵをオフ状態に戻すために、時刻ｔ１０でリセット信号駆動ＩＣ１３６をハイ（Ｈ）レベルからロー（Ｌ）レベルにする。この結果、第１番目のアレイチップＬ１の奇数番目の選択用サイリスタＵがオフ状態に遷移する。次の時刻ｔ１１で��第１番目のアレイチップＬ１の第１番目のセレクト信号入力端子ＣＳＧ１に接続されるセレクト信号出力端子ν１の電圧をハイ（Ｈ）レベルに戻し、第２番目のセレクト信号入力端子ＣＳＧ２に接続されるセレクト信号出力端子ν２の電圧をロー（Ｌ）レベルにする。さらに時刻ｔ１２で、リセット信号入力端子ＣＳＡに接続されるリセット信号出力端子ηの電圧をハイ（Ｈ）レベルに戻すと、第１番目のアレイチップＬ１の第２番目のセレクト信号入力端子ＣＳＧ２と接続される偶数番目の選択用サイリスタＵがオン状態に遷移し、偶数番目のスイッチ用サイリスタＳのゲート電極ｄがＰＮ接合の拡散電位にほぼ等しくなり選択状態になる。
【０２９８】
以下、前述した奇数番目のスイッチ用サイリスタが選択状態になった場合と同様に、ゲート信号を各ゲート信号入力端子Ｇに順番に与えることによって、第１番目のアレイチップＬ１のうち、偶数番目のゲート横配線ＧＨに接続される発光用サイリスタＴを順番に点燈させることができる。たとえば、時刻ｔ１３で、第１番目のゲート信号入力端子Ｇ１に接続されるゲート信号出力端子μ１の電圧がハイ（Ｈ）レベルになり、続く時刻ｔ１４で、各アレイチップの発光信号入力端子Ａ１〜Ａｍに発光信号が入力される。すると、第１番目のアレイチップＬ１のうちで、第２番目のゲート横配線ＧＨ２に接続された発光用サイリスタＴが発光する。さらに、第２番目以降のアレイチップＬも同様の動作が行われる。このように、セレクト信号、ゲート信号および発光信号を予め定める順番で与えることによって、発光装置８３の時分割駆動が可能になる。
【０２９９】
図３０に関する以上の説明において、時刻ｔ１２で、リセット信号出力端子ηの電圧をハイ（Ｈ）レベルにしてから、時刻ｔ１３で、ゲート信号出力端子μ１の電圧をハイ（Ｈ）レベルにし、続く時刻ｔ１４で、発光信号出力端子λ１の電圧をハイ（Ｈ）レベルにした。このように、リセット信号出力端子ηの電圧の立ち上がりを、ゲート信号出力端子μおよび発光信号出力端子λの立ち上がりよりも先行させる必要がある。
【０３００】
以上のように、第８の実施の形態の発光素子アレイチップ８によれば、前述した第１の実施の形態の発光素子アレイチップ１の作用効果に加えて、各発光素子アレイチップ８内の複数のスイッチ素子ブロックで時分割駆動を行うので、ゲート信号を供給するゲート信号駆動ＩＣ１３７の出力端子の数、およびゲート信号駆動ＩＣの出力端子μと各発光素子アレイチップ８のゲート信号用ボンディングパッドＧとを接続する配線の数を減少させることができ、小型の発光装置を実現することができる。また、発光素子アレイチップ８内のゲート信号用ボンディングパッドＧの個数も削減することができるので、発光用サイリスタＴの高密度化が可能な小形の発光素子アレイを実現できる。
【０３０１】
図３１は、本発明の第９の実施の形態としての発光素子アレイチップ９を示す概略的な等価回路図である。本実施の形態の発光素子アレイチップ９は、前述の図２７に示す第８の実施の形態の発光素子アレイチップ８の選択用サイリスタＵをダイオードＤに置換した構成である。ダイオードＤのアノードｇは、前述の第８の実施の形態の発光素子アレイチップ８の選択用サイリスタＵのアノードｅに対応し、プルアップ抵抗ＲＰの一端と接続される。また、ダイオードＤのカソードｈは前述の第８の実施の形態の発光素子アレイチップ８の選択用サイリスタＵのゲート電極ｆに対応し、セレクト信号入力端子ＣＳＧと接続される。本実施の形態では、奇数番目のダイオードＤのカソードｈは第１番目のセレクト信号入力端子ＣＳＧ１と接続され、偶数番目のダイオードＤのカソードｈは第２番目のセレクト信号入力端子ＣＳＧ２と接続される。また、リセット信号入力端子ＣＳＡは、正の定電圧源（Ｖｃｃ）に接続される。すなわちリセット信号は、時間に関して一定である。本実施の形態の発光素子アレイチップ９は、前述の第８の実施の形態の発光素子アレイチップ８と同様であるので、対応する部分については同じ参照符号を付して説明を省略する。
【０３０２】
図１９に示す第５の実施の形態の発光素子アレイチップ５に関連して述べたように、ダイオードＤは、選択用サイリスタＵと異なりゲート電極がなく、アノードｇとカソードｈとの電位差だけでオン状態とオフ状態とが切換わる。したがってリセット信号を定電圧にしても、セレクト信号を与えることによってダイオードＤのオン状態とオフ状態とを切換えることができる。
【０３０３】
なお、本発明は前述の実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更、改良などが可能である。
【符号の説明】
【０３０４】
１〜９  発光素子アレイチップ
１０，８２，８３，１４０  発光装置
Ｔ１〜Ｔｋ（Ｔ）  発光用サイリスタ
Ｓ１〜Ｓｎ（Ｓ）  スイッチ用サイリスタ
Ｂ１〜Ｂｍ（Ｂ）  発光素子ブロック
ａ１〜ａｋ（ａ）  発光用サイリスタのアノード
ｂ１〜ｂｋ（ｂ）  発光用サイリスタのＮゲート電極
ｃ１〜ｃｎ（ｃ）  スイッチ用サイリスタのアノード
ｄ１〜ｄｎ（ｄ）  スイッチ用サイリスタのＮゲート電極
ｅ１〜ｅｎ（ｅ）  選択用サイリスタＵのアノード
ｆ１〜ｆｎ（ｆ）  選択用サイリスタＵのＮゲート電極
ＧＨ１〜ＧＨｎ（ＧＨ）  ゲート横配線（信号伝送路）
Ａ１〜Ａｍ（Ａ）  発光信号入力端子
Ｇ１〜Ｇｎ（Ｇ）  ゲート信号入力端子
ＣＳＡ  リセット信号入力端子
ＣＳＧ，ＣＳＧ１，ＣＳＧ２  セレクト信号入力端子
Ｕ１〜Ｕｎ（Ｕ）  選択用サイリスタ
Ｄ１〜Ｄｎ（Ｄ）  ダイオード
ＲＰ１〜ＲＰｎ  プルアップ抵抗
ＲＩ１〜ＲＩｎ  電流制限抵抗
２１  半導体基板
２２，３２，４２，５２  第１半導体層
２３，３３，４３，５３  第２半導体層
２４，３４，４４，５４  第３半導体層
２５，３５，４５  第４半導体層
２６  裏面電極
１３０，１３３ａ，１３３ｂ  発光信号駆動ＩＣ
１３１，１３４，１３７  ゲート信号駆動ＩＣ
１３２，１３５，１３８  セレクト信号駆動ＩＣ
１３６  リセット信号駆動ＩＣ
８７  画像形成装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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