(57)【特許請求の範囲】
【請求項１】
メモリシステムと共に使用するための装置であって、
前記メモリシステムは少なくとも２つのメモリバンクを有し、
直列モードの動作中において、複数の入力端のうちの１つの入力端を前記少なくとも２つのメモリバンクから選択された１つのメモリバンクへ切り替えるための第１スイッチであって、前記直列モードの動作中において、前記入力端が直列入力端として動作する第１スイッチと、
並列モードの動作中において、並列入力端を前記少なくとも２つのメモリバンクから選択された１つのメモリバンクへ切り替えるための第２スイッチであって、前記並列モードの動作中において、前記複数の入力端が前記並列入力端を構成する第２スイッチと、
を具備する装置。
【請求項２】
前記少なくとも２つのメモリバンクそれぞれに対する各マルチプレクサをさらに具備し、
各マルチプレクサは、前記第１スイッチの出力端に接続された第１入力端を有し、かつ前記第２スイッチの出力端に接続された第２入力端を有し、かつ前記各メモリバンクに接続された出力端を有する、請求項１に記載の装置。
【請求項３】
各マルチプレクサに対する、前記第１スイッチと前記マルチプレクサの前記第１入力端との間の並列直列変換器を、
さらに具備する請求項２に記載の装置。
【請求項４】
前記複数の入力端の入力端数に等しいデータ幅を有する並列入力からバンクアクセスのためのデータ幅を有する並列入力の間の変換をすることによって並列入力を生成するように構成されたデータ幅変換器を、
さらに具備する請求項３に記載の装置。
【請求項５】
前記入力端数は４であるとともに、バンクアクセスのための前記データ幅は８である、請求項４に記載の装置。
【請求項６】
前記直列モードの動作中において、選択されたメモリバンクの出力端を複数の出力端のうちの１つの出力端へ切り替えるための第３スイッチであって、前記直列モードの動作中において、前記出力端が直列出力端として動作する第３スイッチと
前記並列モードの動作中において、選択されたメモリバンクの出力端から並列出力端へ接続するためのコネクションであって、前記並列モードの動作中において、前記複数の出力端が前記並列出力端を構成するコネクションと、
をさらに具備する請求項１に記載の装置。
【請求項７】
前記出力端それぞれに対する各マルチプレクサをさらに具備し、
各マルチプレクサは、前記第３スイッチの出力端に接続された第１入力端を有し、且つ選択されたメモリバンクの出力端に接続された第２入力端を有し、且つ前記各出力端に接続された出力端を有する、
請求項６に記載の装置。
【請求項８】
前記マルチプレクサがメモリバンクそれぞれに対する各マルチプレクサを含むように、前記出力端数は前記メモリバンク数に等しく、
前記各メモリバンクと前記第３スイッチとの間の各マルチプレクサに対する並列直列変換器を、
さらに具備する請求項７に記載の装置。
【請求項９】
選択されたバンクからの出力をバンクアクセスのためのデータ幅から前記複数の出力の出力端数に等しいデータ幅へ変換することによって並列出力を生成するように構成されたデータ幅変換器を、
さらに具備する請求項８に記載の装置。
【請求項１０】
前記入力端数は４であるとともに、前記バンクアクセスのためのデータ幅は８である、請求項９に記載の装置。
【請求項１１】
それぞれの入力端に対する各リンクおよびバンク制御装置であって、
各リンクおよびバンク制御装置は、対応する入力端の直列動作の間に使用するための、前記複数の入力端のうちの各入力端と、第１入力制御端と、第１出力制御端と、をそれぞれ有するとともに、
各リンクおよびバンク制御装置は、全ての前記リンクおよびバンク制御装置に共通でデータ幅制御入力を受け取るための入力端を有する、各リンクおよびバンク制御装置と、
少なくとも１つのリンクおよびバンク制御装置に対する、
他のリンクおよびバンク制御装置の入力制御入力端に接続された第２入力制御入力端、および、前記他のリンクおよびバンク制御装置の出力制御入力端に接続された第２出力制御入力端と、をさらに具備し、
前記少なくとも１つのリンクおよびバンク制御装置は、前記直列モードの動作の間に、前記第１入力制御端および前記第１出力制御端の制御信号の機能として動作し、かつ前記並列モードの動作中に、第２入力制御端および第２出力制御端の制御信号の機能として動作するように構成される、請求項１に記載の装置。
【請求項１２】
前記少なくとも２つのメモリバンクと組み合わされた、請求項１に記載の装置。
【請求項１３】
直列モードの動作中において、複数の入力のうちの１つの入力を少なくとも２つのメモリバンクから選択された１つのメモリバンクへ切り替えるステップであって、前記入力が前記直列モードの動作中において直列入力として動作するステップと、
並列モードの動作中において、並列入力を前記少なくとも２つのメモリバンクから選択された１つのメモリバンクへ切り替えるステップと、
前記並列モードの動作中において、前記並列入力を形成するために前記複数の入力を使用するステップと、
を具備する方法。
【請求項１４】
前記直列モードの動作中において、前記入力を並列形式へ変換するステップを、さらに具備する請求項１３に記載の方法。
【請求項１５】
前記並列モードの動作中において、前記複数の入力の入力数に等しいデータ幅を有する並列入力からバンクアクセスのためのデータ幅を有する並列入力の間の変換をするステップを、
さらに具備する請求項１４に記載の方法。
【請求項１６】
前記直列モードの動作中において、選択されたメモリバンクの出力から複数の出力のうちの１つの出力へ切り替えるステップであって、前記直列モードの動作における場合、前記出力が直列出力として動作するステップと、
前記並列モードの動作中において、選択されたメモリバンクの出力から並列出力に接続するステップと、
前記並列モードの動作中において、前記並列出力を形成するために前記複数の出力を使用するステップと、
をさらに具備する請求項１３に記載の方法。
【請求項１７】
前記出力数は、前記メモリバンク数に等しく、
前記直列モードの動作における場合、前記選択されたメモリバンクの前記出力から前記複数の出力のうちの１つの前記出力に切り替えるステップは、前記選択されたメモリバンクの前記出力を並列形式から直列形式へ変換するステップを、
さらに具備する請求項１６に記載の方法。
【請求項１８】
前記並列モードの動作中において、バンクアクセスのためのデータ幅から前記複数の出力の前記出力数に等しいデータ幅へ、前記選択されたバンクからの出力を変換することによって前記並列出力を生成するステップを、
さらに具備する請求項１７に記載の方法。
【請求項１９】
入力それぞれに対する各リンクおよびバンク制御装置において、すべての前記リンクおよびバンク制御装置に共通のデータ幅制御入力を受信するステップと、
少なくとも１つのリンクおよびバンク制御装置に対して、
直列モード動作中の間、第１入力制御および前記各少なくとも１つのリンクおよびバンク制御装置の第１出力制御の制御信号の機能として、前記少なくとも１つのリンクおよびバンク制御装置を動作させるステップと、
少なくとも１つのリンクおよびバンク制御装置に対して、
並列モード動作中の間、他のリンクおよびバンク制御装置の入力制御入力に接続された前記各リンクおよびバンク制御装置の第２入力制御と、他のリンクおよびバンク制御装置の出力制御入力に接続された前記各リンクおよびバンク制御装置の第２出力制御入力と、の制御信号の機能として前記少なくとも１つのリンクおよびバンク制御装置を動作させるステップと、
をさらに具備する請求項１３に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、並列メモリシステムおよび直列メモリシステムに関するものである。
【背景技術】
【０００２】
現在の民生用電子デバイスは、メモリデバイスを使用する。例えば、デジタルカメラ、携帯情報端末、携帯オーディオ/ビデオプレーヤ、および移動端末などの移動電子デバイスでは引き続き、大容量記憶メモリ、好ましくは不揮発性メモリの容量および速度特性がますます高まることを必要とする。不揮発性メモリおよびハードディスクドライブは、電力なしでデータが保存され、したがって電池寿命が延びるので好ましい。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
既存のメモリデバイスは、多くの現在の民生用電子デバイスにとっては十分な速度で動作するが、そのようなメモリデバイスは、将来の電子デバイスおよび速いデータ転送速度が望まれる他のデバイスで使用するには十分でない可能性がある。例えば、高精細度動画を記録する移動マルチメディアデバイスは、現在のメモリ技術のものより優れたプログラミング処理能力をもつメモリモジュールを必要とする可能性が高い。そのような解決策は簡単明瞭であるように見えるが、そのような高周波数では信号品質に伴う問題があり、メモリの動作周波数に実際上の制限を設ける。メモリは、1組の並列入出力(I/O)ピンを使用して、他の構成要素と通信する。これらのピンの数は、実装固有である。I/Oピンは、コマンド命令および入力データを受け取り、出力データを供給する。これは一般に、並列インターフェースとして知られている。高速動作は、例えば信号品質を劣化させる漏話、信号スキュー、および信号減衰などの、通信を劣化させる影響を及ぼす可能性がある。
【０００４】
システム基板上により高密度でかつより高速の動作を組み込むには、デイジーチェーンなどの直列相互接続構成、およびマルチドロップなどの並列相互接続構成という、2つの設計技法が存在する。これらの設計技法を使用して、ハードディスクとメモリシステムとの間のメモリスワップの費用および動作効率を決定する密度上の問題を克服することができる。しかし、デイジーチェーン構成に比べて、マルチドロップ構成には欠点がある。例えば、マルチドロップメモリシステム内の分岐の数が増大した場合、各ピンの負荷効果の結果、遅延時間も増大し、したがってマルチドロップメモリシステムの全体的な性能が劣化する。これは、メモリデバイスのワイアの抵抗-容量負荷およびピンの静電容量に起因する。メモリデバイスなどのデバイス内の直列リンクは、アドレス、コマンド、およびデータをすべて順次受け取る単一のピン入力を利用することができる。直列リンクは、直列デイジーチェーン構成を提供して、カスケード接続構成によってコマンドビット、アドレスビット、およびデータビットを効果的に制御することができる。直列デイジーチェーン構成を提供することによって、カスケード接続されたチェーン上の各デバイスに、メモリデバイス識別子(ID)番号が割り当てられる。メモリデバイスは、ダイナミックランダムアクセスメモリ(DRAM)、スタティックランダムアクセスメモリ(SRAM)、およびフラッシュメモリとすることができる。
【課題を解決するための手段】
【０００５】
1つまたは複数のメモリバンクへアクセスする方法を、直列アクセスを使用して、または並列アクセスを使用して実行することができる方法およびシステムが提供される。直列モードでは、各リンクは独立型の直列リンクとして動作する。対照的に、並列モード中は、これらのリンクは、1つの並列リンクとして共通で動作する。直列モードでは、入出力制御はリンクごとに独立して受け取られるが、並列モード中は、1組の入出力制御がすべてのリンクによって共通で使用される。
【０００６】
概略的な一態様によれば、本発明は、少なくとも1つのメモリバンクと、複数の入力端および複数の出力端をこの少なくとも1つのメモリバンクへ接続するデュアルモードインターフェース回路であって、少なくとも1つの入力端のそれぞれが各直列入力端として動作しかつ少なくとも1つの出力端のそれぞれが各直列出力端として動作する直列モードを有し、それらの入力端が1つの並列入力端として集合的に動作しかつそれらの出力端が1つの並列出力端として集合的に動作する並列モードを有するインターフェース回路とを備えるメモリシステムを提供する。
【０００７】
実施形態によっては、少なくとも1つのメモリバンクは、複数のメモリバンクを含む。
【０００８】
実施形態によっては、直列モード中は、各直列入力端としてそれぞれ動作する少なくとも1つの入力端は、これらの入力端のうちの複数を含み、各直列出力端として動作する少なくとも1つの出力端は、これらの出力端のうちの複数を含む。
【０００９】
実施形態によっては、デュアルモードインターフェース回路は、複数の入力端のうちの各入力端をそれぞれ有する複数のリンクおよびバンク制御装置を備え、これらの複数のリンクおよびバンク制御装置はそれぞれ、直列モードでは、コマンド、アドレス、および動作が書込み動作である場合データを含む、それぞれの入力端で受け取った単一ビット幅の入力信号を、読出しおよび書込み動作ごとに処理することによって、読出しおよび書込み動作を直列の形で実行するように動作可能であり、これらの複数のリンクおよびバンク制御装置は、並列モードでは、コマンド、アドレス、および動作が書込み動作である場合データを含む、複数の入力端で受け取った多重ビット幅の入力信号を、読出しおよび書込み動作ごとに処理することによって、読出しおよび書込み動作を並列の形で実行するように集合的に動作可能である。
【００１０】
実施形態によっては、各リンクおよびバンク制御装置は、メモリバンクのうちの所定の1つに接続され、各メモリバンクは、出力端のうちの所定の1つに接続される。
【００１１】
実施形態によっては、各リンクおよびバンク制御装置は、書込み動作のためのそれぞれの入力制御端と読出し動作のためのそれぞれの出力制御端とをさらに備え、デュアルモードインターフェース回路は、並列モード中は、リンクおよびバンク制御回路が並列モード中はすべて共通で動作するように、複数のリンクおよびバンク制御回路のうちの共通の1つの入力制御端を残りのリンクおよびバンク制御回路の入力制御端へ接続するように、また複数のリンクおよびバンク制御回路のうちの共通の1つの出力制御端を残りのリンクおよびバンク回路の出力制御端へ接続するように動作可能であり、デュアルモードインターフェース回路は、直列モード中は、各入力制御端および出力制御端で別々の信号を受け取ることができるように動作可能である。
【００１２】
実施形態によっては、複数のリンクおよびバンク制御装置は、各メモリバンクに対してそれぞれのリンクおよびバンク制御装置を含む。
【００１３】
実施形態によっては、メモリシステムは、直列モード中は、各リンクおよびバンク制御装置をそれぞれの選択されたバンクへ接続するように動作し、かつ並列モード中は、すべてのリンクおよびバンク制御装置を1つの選択されたメモリバンクへ接続するように動作する、少なくとも1つのリンクスイッチをさらに備える。
【００１４】
実施形態によっては、少なくとも1つのリンクスイッチは、書込みおよび制御の場合に各リンクをそれぞれの選択されたバンクへ接続する第1のリンクスイッチと、読出しの場合に各リンクを選択されたバンクへ接続する第2のリンクスイッチとを含み、複数のリンクが同じバンクへ同時に接続するのを防止する。
【００１５】
実施形態によっては、デュアルモードインターフェース回路は、直列モードと並列モードとの間で選択するデータ幅制御入力を受け取るための入力端66を備える。
【００１６】
実施形態によっては、デュアルモードインターフェース回路は、直列モードと並列モードとの間で選択するデータ幅制御入力信号を受け取るための入力端を備え、各リンクおよびバンク制御装置に対して、それぞれの第1のマルチプレクサが第1および第2の入力端を有し、各第1の入力端は、リンクおよびバンク制御装置のそれぞれの入力制御端に接続され、各第2の入力端は、リンクおよびバンク制御装置のうちの共通の1つの入力制御端に接続され、第1のマルチプレクサは、データ幅制御入力の制御下で第1の入力端または第2の入力端を選択するように動作可能であり、各リンクおよびバンク制御装置に対して、それぞれの第2のマルチプレクサが第1および第2の入力端を有し、各第1の入力端は、リンクおよびバンク制御装置のそれぞれの出力制御端に接続され、各第2の入力端は、リンクおよびバンク制御装置のうちの共通の1つの出力制御端に接続され、第2のマルチプレクサは、データ幅制御入力信号の制御下で第1の入力端または第2の入力端を選択するように動作可能である。
【００１７】
実施形態によっては、デュアルモードインターフェース回路は、各メモリバンクに対する、直列出力端を有するそれぞれの並直列変換器と、各並直列変換器の直列出力端を選択された出力端へ切り換えるスイッチング論理回路とを備える。
【００１８】
実施形態によっては、メモリシステムは、直列モード中は並直列変換器の複数の直列出力端を選択し、かつ並列モード中は1つの並列出力端を選択するためのセレクタ論理回路をさらに備える。
【００１９】
実施形態によっては、メモリシステムは、選択されたバンクからの出力をバンクアクセスのためのデータ幅から前記複数の出力端の出力端数に等しいデータ幅に変換することによって前記並列出力を生成するデータ幅変換器をさらに備える。
【００２０】
実施形態によっては、デュアルモードインターフェース回路は、各メモリバンクに対するそれぞれの直並列変換器と、各入力端を、直並列変換器のうちのそれぞれの選択された1つの入力端へ切り換えるスイッチング論理回路とを備える。
【００２１】
実施形態によっては、メモリシステムは、前記複数の入力端の入力端数に等しいデータ幅を有する並列入力をバンクアクセスのためのデータ幅に変換するデータ幅変換器をさらに備える。
【００２２】
別の概略的な態様によれば、本発明は、データ幅制御入力に従って直列モードおよび並列モードのうちの選択された1つにメモリインターフェースを再構成する段階を含む方法を提供し、直列モードでは、メモリインターフェースは少なくとも1つの直列インターフェースとして機能し、並列モードでは、メモリインターフェースは1つの並列インターフェースとして機能する。
【００２３】
実施形態によっては、この方法は、直列モード中は、各リンクから複数のバンクのうちの任意のバンクへの直列アクセスを提供する段階をさらに含む。
【００２４】
実施形態によっては、データ幅制御入力に従って直列モードおよび並列モードのうちの選択された1つにメモリインターフェースを再構成する段階は、直列モードでは、直列モード中は少なくとも1つの直列インターフェースそれぞれに対して別々の入出力制御を受け取るように、複数のリンクおよびバンク制御装置を再構成する段階と、並列モードでは、1つのリンクおよびバンク制御装置で受け取った1つの入出力制御がすべてのリンクおよびバンク制御装置によって共通で使用されるように、複数のリンクおよびバンク制御装置を再構成する段階とを含む。
【００２５】
本発明の実施形態について、例示のみを目的として、添付の図を参照して次に説明する。
【図面の簡単な説明】
【００２６】
【図１】直列インターフェースをもつ複数のリンクおよび複数のバンクを特徴としているメモリシステムのブロック図である。
【図２】直列インターフェースをもつ複数の独立したリンクおよび複数のバンクを特徴としているメモリシステムブロック図である。
【図３】図2のメモリシステムの直列動作に対するタイミング図である。
【図４】システムが単一ビットの直列インターフェースをもつ直列モードと、システムがマルチビットの並列インターフェースをもつ並列モードとを有するメモリシステムのブロック図である。
【図５】3つのデータ出力構成間の帯域幅比較を示す図である。
【図６】1ビット直列データ処理による複数の独立型直列リンク構成を示すブロック図である。
【図７】4ビット並列データ処理による単一の依存型並列リンク構成を示すブロック図である。
【図８Ａ】入力制御多重化の概略図である。
【図８Ｂ】出力制御多重化の概略図である。
【図８Ｃ】直列および並列動作に対するバンク出力切換えの概略図である。
【図８Ｄ】直列および並列動作に対するバンク入力切換えの概略図である。
【図９】本発明の一実施形態によって提供されるデュアルモードメモリシステムのブロック図である。
【発明を実施するための形態】
【００２７】
メモリデバイスに関係する多くの動作に対する高帯域能力は、デジタルシステムにおいてますます重要な問題になっている。高性能の目標を実現するために、多様な手法が試みられている。この目標を達成しようとして使用される1つの代表的な方法は、単一ビットデータ幅の直列インターフェースを使用することであり、この直列インターフェースを介して、コマンド、アドレス、ならびに読出しおよび書込みデータを含むすべての情報が、次の宛先へ順次転送される。民生用電子機器市場の多くの既存の製品は、そのような直列インターフェースを使用する。
【００２８】
直列データ転送手法には、並列データ転送手法に比べて多くの利点がある。例えば、直列データ転送に使用される相互接続には、並列相互接続で通常見られるプリント回路基板上のデータライン間の漏話および干渉がない。
【００２９】
直列データ転送によるメモリデバイスの最高ピーク性能を高めるために、直列インターフェースを使用する多重リンクモードが考えられている。具体的には、1組のリンクがそれぞれ、それ自体のコマンド、アドレス、ならびに読出しおよび書込みデータを有する別個の直列リンクのように動作する。図1は、複数の直列インターフェースを特徴としているメモリシステムの一例を示す。図1の例では、それぞれのリンクおよびバンク制御装置16、18、20に接続された1組の直列入力端SI0  10、SI1  12、SIn  14を示す。リンクおよびバンク制御装置16、18、20はそれぞれ、各メモリバンクBank0  22、Bank1  24、Bankn  26に接続される。これらの直列出力端は、SO0  28、SO1  30,...,SOn  32で示す。図1は、各バンクへの専用のリンクを示す。すべてのデータ転送は、直列データ処理によって行われる。図1に示すような複数の回路は、順に接続することができ、直列相互接続でのアドレス指定を使用して、複数の回路のうちの特定の1つを選択することができる。
【００３０】
帯域幅を改善するために複数の直列リンクを組み合わせる別の手法では、複数の独立したリンクを有し、リンクおよびバンク制御装置とメモリバンクとの間に配置されたリンクスイッチ論理回路を使用することによって任意のリンクから任意のバンクにアクセスできる構成が提供される。この一例を図2に示す。この例は、リンクおよびバンク制御装置16、18、20とメモリバンク22、24、26との間にリンクスイッチ34が含まれ、かつメモリバンク22、24、26と直列出力端28、30、32との間にリンクスイッチ36が含まれることを除いて、図1と同じである。この場合に各直列入力に含まれるアドレス情報もまた、所与のコマンドに対するバンクの選択を可能にするバンク識別子を含む。異なるリンクから同じバンクに同時にアクセスすることはできない。これらのリンクスイッチは、所与のバンクに対して直列データがアサートされている第1のリンクに、同じバンクにアクセスする第2のリンクより高い優先順位を与えることによって、直列ビットストリームの競合を防止する。この競合防止を処理するために、リンクスイッチ34、36は、2、3の論理スイッチだけを含む簡単な回路ではない。この場合も、図2に示すような複数の回路は、順に接続することができ、直列相互接続でのアドレス指定を使用して、複数の回路のうちの特定の1つを選択する。
【００３１】
図3は、図2の例に対応する、複数のバンクからなるメモリデバイスの周辺回路内に規定される入出力直列ポートのタイミング図の簡単な例を示す。図3では、直列入力SI0  10、SI1  12、SIn  14に対する信号を受け取るポートを、SIP0、SIP1、SIPnで示す。直列出力SO0  28、SO1  30、SOn  32を出力するポートを、SOP0、SOP1、SOPnで示す。リンクポートの数は、メモリデバイス内に組み込まれたバンクの数と同じである必要はない。あらゆる数のバンクとリンクの組合せが可能である。こうしてリンクとバンクの相互接続が柔軟であるため、データ入出力経路を、デイジーチェーン方式で次のデバイスへ容易に移すことができる。すべてのリンクとバンクの組合せは共通のインターフェースを有し、それによってデータは、直列接続で次のデバイスへ転送される(データ幅は「1」である)。SIP0の場合、コマンド、アドレス、およびデータ情報を含み、いくらかの期間有効な入力信号が存在する。しばらくして、任意のコマンドによってまたは専用の制御ピンによって出力要求がアサートされると、SOP0での出力が有効になり、出力データを含む。他の直列入力および出力にも類似のタイミング構成が存在する。
【００３２】
直列インターフェースは、特に干渉および結合の影響が小さいという点から、並列インターフェースに比べて多くの利点を提供する。しかし、直列インターフェースは、並列インターフェースと比較すると、同じ量のデータ帯域幅を維持するのにより高い動作周波数を必要とする。ある周波数範囲では、デュアルビット動作は、複数の直列データバスインターフェースより良好である可能性がある。
【００３３】
本発明の実施形態は、1組の単一ビット直列インターフェースまたは1つのマルチビット並列インターフェースとして動作するように構成可能なインターフェースを提供する。マルチビット並列インターフェースは、最大データ出力に応じて、また利用可能な出力ポートに応じて、デュアルビット並列インターフェースまたはより大きいビット数のものとすることができる。データ出力幅が1ビット直列構成からマルチビット並列構成へ変更されるとき、1組の入力制御端(すなわち、単一ビット直列インターフェースを制御するために通常使用される入力端)を使用して並列インターフェースを制御し、他の単一ビット直列インターフェースを制御するために通常使用される入力制御端は無視される。
【００３４】
次に図9を参照すると、本発明の一実施形態によって提供されるデュアルモードメモリシステムのブロック図を示す。このシステムは、1組の入力端406および1組の出力端408を1組のメモリバンク402および403へ接続するデュアルモードインターフェース回路400、401を有する。より一般的には、少なくとも1つのメモリバンクが存在する。インターフェース回路400は、各入力端406がそれぞれの直列入力端として動作し、各出力端408がそれぞれの直列出力端として動作する直列モードを有する。インターフェース回路400は、入力端406が1つの並列入力端として集合的に動作し、出力端408が1つの並列出力端として集合的に動作する並列モードを有する。より一般的には、直列モード中は、入力端のうちの少なくとも1つおよび出力端のうちの少なくとも1つが、直列モードで動作可能である。例えば、このように可能な構成は、8つのリンクと10個のバンクとを有する構成である。並列モード中は、8つのリンクすべてを並列で使用して、バンクにアクセスする。直列モード中は、1つのリンクを使用して、バンクにアクセスする。
【００３５】
図9のシステムの詳細な例について、図4から8を参照して次に説明する。次に図4を参照すると、直列および並列動作間で再構成可能なメモリシステムのブロック図を示す。この例では、n個のリンクおよびn個のバンクを想定するが、図では、第1、第2、および第n番目のリンクおよびバンクの細部だけを含む。この回路は、ここではそのうちの3つを直列入力端SI0  11、SI1  13、SIn  15と呼ぶものとして示す1組のn個の入力端と、対応する1組のn個のリンクおよびバンク制御装置40、42、44と、リンクスイッチ35と、メモリバンクBank0  23、Bank1  25、Bankn  27と、リンクスイッチ37と、ここでは直列出力端SO0  29、SO1  31、SOn  33と呼ぶ1組の出力端とを有する。リンクおよびバンク制御装置40、42、44は、直列入力端11、13、15をリンクスイッチ35へ相互接続する。SI0  11に対するリンクおよびバンク制御装置40は、IPC0(入力制御端0)46、OPC0(出力制御端0)48に対する追加のピンを有する。SI1  13に対するリンクおよびバンク制御装置42は、IPC1  50、OPC1  52に対する追加のピンを有する。SIn  15に対するリンクおよびバンク制御装置44は、IPCn  54、OPCn  56に対する追加のピンを有する。また、システムが動作するデータ幅を制御するデータ幅制御入力を受け取るための、リンクおよびバンク制御装置40への入力端66が存在する。実施形態によっては、これは、直列モード動作と並列モード動作との間で選択する単一のビットである。他の実施形態では、これは、データ幅を1からある事前定義された最大データ幅までの間の任意の幅として示すための複数のビットである。リンクおよびバンク制御装置40のデータ幅制御入力端66へ入力されるデータ幅制御信号は、図示しないが、他のリンクおよびバンク制御装置のすべてに同様に入力される。実施形態によっては、データ幅制御入力端66で受け取られるデータ幅制御信号は、電源投入シーケンス中に設定される構成レジスタからくる。この信号は、例えば単一のビットである。このビットが「0」であるとき、システムは直列モードで動作するべきであり、そうでない場合、ビットは「1」であり、システムは並列モードで動作するべきである。
【００３６】
並列モード動作中は、単一のコマンドがリンクおよびバンク制御装置40、42、44のすべてに作用し、単一のメモリバンクが読出しまたは書込み動作に使用される。並列動作でコマンド、アドレス、および場合によってはデータを含むコマンドを受け取る特定の方法は、実装固有である。例示的な一実装形態では、各フィールドのビットは、全体的な並列入力の一部として並列で受け取られる。コマンドおよびアドレスビットは、単一のリンクおよびバンク制御装置、例えばリンクおよびバンク制御装置40に供給することができ、そこで、コマンドおよびアドレス処理が行われる。別法として、並列動作のために専用のコマンドおよびアドレスレジスタを設けることもできる。
【００３７】
直列モード動作中は、制御ピン46、48は、リンクおよびバンク制御装置40に対する専用の制御ピンである。いくつかの実装形態では、IPC  46は、入力ストリームをゲート制御する機能を有し、したがってこのピンは、SIを介したコマンド、アドレス、および/またはデータのアサート中、「HIGH」にするべきである。OPCは、出力バッファをイネーブルするために使用される。読出しコマンドが発行された後にOPCがHIGHのとき、データは、接続に応じて、別のメモリまたは制御装置のような割り当てられた位置へ伝送される。他の制御ピンも同様に、特定のリンクおよびバンク制御装置専用である。さらに、直列モード中は、各リンクおよびバンク制御装置は、各直列入力からそれ自体のコマンド、アドレス、データ情報を抽出する。
【００３８】
並列モード動作中は、並列リンク動作は、IPC0およびOPC0を共通で使用して制御される。より具体的には、リンクおよびバンク制御装置40、42、44はすべて、第1のリンクおよびバンク制御装置40の入力制御および出力制御に応じて動作する。より一般的には、リンクおよびバンク制御装置はすべて、これらのリンクおよびバンク制御装置のうちの特定の1つの入力制御および出力制御に応じて動作する。リンクおよびバンク制御装置の隣接する対同士の間の相互接続を示す。リンクおよびバンク制御装置40、42間の相互接続を58で示し、リンクおよびバンク制御装置42と次のリンクおよびバンク制御装置(図示せず)との間の相互接続を60で示し、また最後から2番目のリンクおよびバンク制御装置(図示せず)とリンクおよびバンク制御装置44との間の相互接続を62で示す。これらの相互接続の目的は、並列動作中はリンクおよびバンク制御装置がすべて同じ並列リンク制御信号を受け取るように、第1のリンクおよびバンク制御装置40からのIPC0制御46およびOPC0制御48を他のリンクおよびバンク制御装置42、44のすべてに伝えることである。図4の実施形態では、リンクおよびバンク制御装置40、42、44は、デュアルモードインターフェース回路の一例として集合的に機能する。
【００３９】
並列動作が選択されたとき、IPC0およびOPC0ですべてのリンクを制御するために、他のリンク(リンク1からn)は、直列動作のためのIPCxおよびOPCx(x=1,...,n)上の入力の使用から並列動作のためのIPC0およびOPC0の使用へ制御信号経路を切り換えるための内部回路を備える。そのような内部回路の詳細な例について、図8Aおよび8Bを参照して以下に説明する。並列動作がイネーブルされた後は、IPC0およびOPC0だけが関係し、他のIPCxおよびOPCxはいかなる機能ももたず、外部からの信号のアサートはシステムのいかなる動作にも作用しない。
【００４０】
読出しがアサートされたときまたは複数のSIPポートからの入力データを書き込むべきときのバンクアクセスの結果には、図5に示すような複数のデータの組合せがある。直列動作の一例および並列動作のいくつかの例について説明する。直列動作に対する第1のクロック80を示す。このクロックの場合、周波数は何らかの値mであり、帯域幅は1ビット*mである。このデータストリームを82で示す。データ幅が1ビットである場合、すなわち直列動作の場合、以下のデータが読み出され/書き込まれる。ただし、数字はビットの順序を表しており、「7」がMSBを表し、「0」がLSBを表す。
D7→D6→D6→D4→D3→D2→D0→D1(SIP0およびSOP0)
【００４１】
2ビット並列動作に対する第2のクロック84を示す。このクロックのクロック周波数はm/2であるものとし、帯域幅は、前述の直列の例と同じく、2ビット*m/2=mである。このデータストリームを86で示す。データ幅が2ビットである並列動作の場合、以下のデータが読み出され/書き込まれる。
D7→D5→D3→D1(SIP0およびSOP0)
D6→D4→D2→D0(SIP1およびSOP1)
【００４２】
4ビット並列動作に対する第3のクロック88を示す。このクロックのクロック周波数はm/4であるものとし、帯域幅は、前述の直列の例と同じく、4ビット*m/4=mである。このデータストリームを90で示す。データ幅が4ビットである並列動作の場合、以下のデータが読み出され/書き込まれる。
D7→D3(SIP0およびSOP0)
D6→D2(SIP1およびSOP1)
D5→D1(SIP2およびSOP2)
D4→D0(SIP3およびSOP3)
【００４３】
図5の例では、クロック速度は、異なる動作モードのデータ転送速度が同じになるように選択された。これは、クロック周波数mを必要とする特定の帯域幅を得るために、単一ビット直列インターフェース、クロック周波数がm/2であるデュアルビット並列インターフェース、またはクロック周波数がm/4である4ビット並列インターフェースで、同じ帯域幅を実現できることを示すものである。もちろん、並列インターフェースがクロック周波数mで動作できる場合、デュアルビット並列インターフェースの帯域幅は、単一ビットインターフェースの帯域幅の2倍になるはずである。
【００４４】
図6は、複数のリンクが直列モードで動作する一例を示す。この例では、それぞれデータ幅が1ビットである4つの独立したリンクLink0  100、Link1  102、Link2  104、Link3  106と、4つのバンクBank0  120、Bank1  122、Bank2  124、Bank3  126とが存在するが、より一般的には、任意の数のリンクおよびバンクを利用することができる。入出力動作のための回路を別個に示した前の図とは異なり、図6内の「リンク」は、入力機能と出力機能の両方を含む。各リンク100、102、104、106は、専用の制御ピン(IPCx、OPCx(x=0,...,3))を有する(図示せず、図4に示す)。Link0  100はI/O  SIP0、SOP0  108を有し、Link1  102はI/O  SIP1、SOP1  110を有し、Link2  104はI/O  SIP2、SOP2  112を有し、Link3  106はI/O  SIP3、SOP3  114を有する。リンク100、102、104、106は、スイッチ116を介して、バンク120、122、124、および126に接続される。各リンク100、102、104、106は、独立して、いかなるタイミング制約もなく、同時に異なるバンク120、122、124、126にアクセスすることができる。経路103、105は、1ビットの直列動作が使用されるときのリンクおよびバンクを介したデータの流れを示すデータストリーム経路の例である。経路103は、Link0からBank2へのアクセスを表し、経路105は、Link1からBank0へのアクセスを表す。より一般的には、この例では、任意のリンクから任意のバンクへの柔軟なアクセスが提供される。唯一の制約は、複数の異なるリンクから同じバンクへ同時にアクセスできないことである。
【００４５】
図7は、図6のリンクが並列モードで動作する一例を示す。この例では、書込み動作の場合、4つのバンク120、122、124、126のうちの選択された1つに対して、4ビットの並列入力が、4つのリンク100、102、104、106を介して受け取られる。読出し動作の場合、4つのバンク120、122、124、126のうちの選択された1つからの4ビットの出力が、4つのリンク100、102、104、106から並列で出力される。制御は、1組の制御ピン(IPC0、OPC0)(図示せず、図4に示す)を介して行われる。リンク100、102、104、106、スイッチ116、およびバンク120、122、124、126は、図6に示すものと同様であるが、ここではI/Oは、Link0  100に対してSIP_d3、SOP_d3  130、Link1  102に対してSIP_d2、SOP_d2  132、Link2  104に対してSIP_d1、SOP_d1  134、Link3  106に対してSIP_d0、SOP_d0  136と標識する。物理的には、並列および直列動作のための入力ピンは同じであるが、論理的には、入力信号は異なる。並列動作では、選択されたバンクへ書き込み、または選択されたバンクから読み出す。ここでは、集合的に書込みおよびコマンドのためのリンク100、102、104、106からのデータ幅が4ビットの経路107と、集合的に読出し動作のためのリンク100、102、104、106へのデータ幅が4ビットの経路109とが存在する。所与の並列動作中は、バンク120、122、124、126のうちの1つが選択される。並列動作の場合、IPCおよびOPCが1つしかないため(他のIPC(1〜n)およびOPC(1〜n)は使用されない)、1つのバンクにしかアクセスすることができない。
【００４６】
図6および図7に示す動作モードでは、異なるデータ幅を利用することがわかる。この手法を使用すると、多様なデータ幅制御が可能であり、柔軟なデータ幅寸法が利用可能になる。
【００４７】
専用の直列リンク制御入力を相互接続するための回路の一例について、図8A、8B、8C、および8Dを参照して次に説明する。これらの例は、4つのリンクの動作に特有のものであるが、任意の数のリンクに一般化することができる。入力制御を多重化するための回路220を図8Aに示し、出力制御を多重化するための回路240を図8Bに示し、直列または並列出力を生成するための回路280を図8Cに示し、直列および並列入力を処理するための回路450を図8Dに示す。
【００４８】
図8Aを参照すると、入力制御に対する多重化を全体として220で示す。4つの専用の直列リンク入力制御を、IPC0  200、IPC1  202、IPC2  204、およびIPC3  206として示す。これらは、それぞれのバッファ208、210、212、214に接続され、次いで4つの2入力マルチプレクサ216、218、220、222それぞれの第1の入力端にそれぞれ接続される。さらに、第1の直列リンク入力制御IPC0  200は、4つの2入力マルチプレクサ216、218、220、222それぞれの第2の入力端に接続される。4つの2入力マルチプレクサ216、218、220、222は、データ幅制御信号224によって制御される。この場合、制御信号は、第1の状態では、個別の直列リンク制御IPC0、IPC1、IPC2、IPC3がそれぞれ、マルチプレクサ216、218、220、222の出力端ipc0_i  217、ipc1_i  219、ipc2_i  221、ipc3_i  223に現れるようにし、第2の状態では、IPC0がすべてのマルチプレクサの出力端に現れるようにする。
【００４９】
次に図8Bを参照すると、出力制御に対する多重化を全体として240で示す。4つの専用の直列リンク出力制御を、OPC0  250、OPC1  252、OPC2  254、およびOPC3  256として示す。これらは、それぞれのバッファ258、260、262、264に接続され、次いで4つの2入力マルチプレクサ266、268、270、272それぞれの第1の入力端にそれぞれ接続される。さらに、第1の直列リンク出力制御OPC0  250は、4つの2入力マルチプレクサ266、268、270、272それぞれの第2の入力端に接続される。4つの2入力マルチプレクサ266、268、270、272は、データ幅制御信号224によって制御される。この場合、制御信号は、第1の状態では、個別の直列リンク制御OPC0、OPC1、OPC2、OPC3がそれぞれ、マルチプレクサ266、268、270、272の出力端opc0_i  267、opc1_i  269、opc2_i  271、opc3_i  273に現れるようにし、第2の状態では、OPC0がすべてのマルチプレクサの出力端に現れるようにする。
【００５０】
次に図8Cを参照すると、並列データ出力処理をマルチプレクサを用いた直列データ処理に変換する回路を、全体として280で示す。この例では、SOP0、SOP1、SOP2、およびSOP3と標識した4つの出力が存在するものとする。4つのバンクBank0  420、Bank1  422、Bank2  424、およびBank3  426はそれぞれ、データ幅変換器285の入力端に接続されるそれぞれの8ビットの並列出力端289、291、293、295を有する。並列動作の場合、所与の時間に、8ビットの並列出力端289、291、293、295のうちの1つだけがアクティブであることに留意されたい。それぞれ第1の入力端(「0」と標識)および第2の入力端(「1」と標識)と、データ幅制御信号224を受け取るように接続された制御入力端とを有する4つのマルチプレクサ288、290、292、294を示す。マルチプレクサ288、290、292、294はそれぞれ、各出力を生成し、その出力は、それぞれのバッファ300、302、304、306を通って、出力端で信号を生成する。各バンク420、422、424、426に対して、それぞれの並直列レジスタ301、303、305、307が存在し、その出力端が、スイッチ296に接続される。スイッチ296は、並直列レジスタ301、303、305、307それぞれの出力端を、マルチプレクサ288、290、292、294の第1の入力端のうちのそれぞれ1つへ選択的に接続する。データ幅変換器285の4つの出力端は、マルチプレクサ288、290、292、294の第2の入力端へ接続される。
【００５１】
直列動作中は、データ幅制御信号224は、マルチプレクサ288、290、292、294それぞれへの第1の入力端を選択する。各直列動作では、バンク420、422、424、426のうちの1つ(同時に最高4つ)から出力されるデータは、対応する並直列レジスタ301、303、305、307へ移動される。スイッチ296は、入力リンク数の制御下で、各並直列レジスタ301、303、305、307の8ビット直列出力をどの第1のマルチプレクサ入力端に経路選択すべきかを選択することによって、各直列出力がどの出力端に現れるべきかを制御する。読出し動作の場合、直列出力は、コマンドが受け取られたのと同じリンクで生成される。したがって、出力段での偶然のデータ競合を防止するために、例えばコマンドがLink0で受け取られた場合、出力は、Link0から出力するように伝送されるべきである。スイッチ296は、並直列レジスタ301、303、305、307の直列出力を、選択された第1の入力端へ渡す。マルチプレクサ288、290、292、294は、これらの入力を、選択された出力端へ渡す。例示の目的で、Bank0からLink1へ出力される直列リンクのデータの流れを325で示し(これは図6の流れ105に相当する)、またBank2からLink0へ出力される直列リンクのデータの流れを330で示す(これは図6の流れ103に相当する)。
【００５２】
並列動作中は、データ幅変換器285は、バンク420、422、424、426のうちの選択された1つから8ビットを受け取り、これを出力ごとに2ビットを有するビット幅4の出力に変換する。並列動作の場合、データ幅制御信号224は、マルチプレクサ288、290、292、294それぞれへの第2の入力端を選択する。データ幅変換器285は、0番目および4番目のビットを第1のマルチプレクサ288の第2の入力端へ経路選択し、1番目および5番目のビットを第2のマルチプレクサ290へ経路選択し、2番目のおよび6番目のビットを第3のマルチプレクサ292の第2の入力端へ経路選択し、かつ3番目および7番目のビットを第4のマルチプレクサ294の第2の入力端へ経路選択する。マルチプレクサはすべて、これらの第2の出力端を選択し、各出力端で2ビットを生成し、全体的な並列出力信号のビット幅は4になる。前述の例では、直列リンク(例では4つ)をすべて組み合わせて単一の並列リンクにするものとする。他の実装形態では、直列リンクのサブセット、例えば2つを組み合わせて、1つの並列リンクにする。この場合、回路は、ビット幅2で動作するはずである。その場合、2つの出力SOP0およびSOP1だけが利用可能である。
【００５３】
次に図8Dを参照すると、直列データ入力処理を並列データ処理へ変換する回路を、全体として450で示す。この例では、SIP0、SIP1、SIP2、およびSIP3と標識した4つの入力が存在するものとする。さらに、この例では、並列動作中、ビット幅は4であるものとする。4つのバンク520、522、524、526を示す。バンク520、522、524、526はそれぞれ、各直並列レジスタ501、503、505、507からの入力を受け取るように接続される。
【００５４】
入力SIP0、SIP1、SIP2、およびSIP3はそれぞれ、各入力信号バッファ500、502、504、506を通る。バッファ500、502、504、506は、データ幅変換器485に接続される。データ幅変換器485は、4つの入力SIP0、SIP1、SIP2、およびSIP3それぞれから2ビットを受け取り、これらを集合的に8ビットの並列出力489に変換する。また、入力SIP0、SIP1、SIP2、SIP3はそれぞれ、スイッチ487を介して直並列レジスタ501、503、505、507のうちのそれぞれ選択された1つへ接続されるものとして示す。スイッチ487は、IPCiおよびバンクアドレスの制御下で動作する。データ幅変換器485の8ビットの並列出力端489はまた、スイッチ496の8ビットの並列入力端に接続される。スイッチ496は、4つの8ビットの並列出力端を有し、それぞれ、4つのマルチプレクサ540、542、544、546のうちのそれぞれの第1の8ビット入力端に接続される。直並列レジスタ501、503、505、507それぞれの出力端は、4つのマルチプレクサ540、542、544、546のうちのそれぞれの第2の8ビット入力端に接続される。これらのマルチプレクサは、データ幅制御入力224に応じて動作して、第1の入力または第2の入力のいずれかを下記のように渡す。
【００５５】
直列動作中は、データ幅制御入力224は、マルチプレクサ540、542、544、546それぞれの第2の入力端、すなわち直並列変換器501、503、505、507からの入力端を選択する。入力端SIP0、SIP1、SIP2、SIP3のうちの1つから受け取った直列データは、入ってくるコマンドのIPCおよびバンクアドレスに応じて、スイッチ487によって直並列レジスタ501、503、505、507のうちの選択された1つ(同時に最高4つ)へ経路選択される。次いで選択された直並列レジスタは並列出力を生成し、この出力が、対応するマルチプレクサを介して対応する選択されたバンクへ書き込まれる。
【００５６】
並列動作中は、データ幅制御入力224は、各マルチプレクサの第1の入力端を選択し、8ビット入力(4つの入力端SIP0、SIP1、SIP2、SIP3から一度に2ビットを受け取る)が、データ幅変換器485から8ビット489として並列に出力される。スイッチ496は、バンク520、522、524、526のうちの1つを選択し、データは、対応するマルチプレクサを介して、選択されたバンクに書き込まれる。その結果、それぞれの入力端で受け取った2ビットからなる8ビットが、選択されたバンクに書き込まれる。
【００５７】
図4から8の実施形態では、各リンクは各バンクへ別々に切り換え可能であるものとする。実施形態によっては、各リンクは、特定のバンクと固定の関係を有する。例えば、図4の実施形態では、各リンクおよびバンク制御装置40、42、44は、メモリバンク23、25、27のうちの所定の1つに接続されるはずであり、各メモリバンクは、出力端のうちの所定の1つに接続される。すなわち、リンクスイッチ35、37は必要とされないはずである。
【００５８】
前述の実施形態では、話を簡単にするために、デバイスの要素および回路は、図に示すように互いに接続される。本発明の実際に適用する際は、要素、回路などは、互いに直接接続することができる。同様に、要素、回路などは、デバイスおよび装置の動作に必要な他の要素、回路などを介して、互いに間接的に接続することもできる。したがって、実際の構成では、回路要素および回路は、互いに直接または間接的に結合または接続される。
【００５９】
本発明の前述の実施形態は、例示のみを目的とする。本発明の範囲から逸脱することなく、当業者であれば、特定の実施形態に改変形態、修正形態、および変形形態を加えることができる。本発明の範囲は、本明細書に添付の特許請求の範囲によってのみ規定される。
【符号の説明】
【００６０】
10  直列入力端SI0
11  直列入力端SI0
12  直列入力端SI1
13  直列入力端SI1
14  直列入力端SIn
15  直列入力端SIn
16  リンクおよびバンク制御装置
18  リンクおよびバンク制御装置
20  リンクおよびバンク制御装置
22  メモリバンクBank0
23  メモリバンクBank0
24  メモリバンクBank1
25  メモリバンクBank1
26  メモリバンクBankn
27  メモリバンクBankn
28  直列出力端SO0
29  直列出力端SO0
30  直列出力端SO1
31  直列出力端SO1
32  直列出力端SOn
33  直列出力端SOn
34  リンクスイッチ
35  リンクスイッチ
36  リンクスイッチ
37  リンクスイッチ
40  リンクおよびバンク制御装置
42  リンクおよびバンク制御装置
44  リンクおよびバンク制御装置
46  IPC0(入力制御端0)、制御ピン
48  OPC0(出力制御端0)、制御ピン
50  IPC1
52  OPC1
54  IPCn
56  OPCn
58  相互接続
60  相互接続
62  相互接続
66  データ幅制御入力端
80  第1のクロック
82  データストリーム
84  第2のクロック
86  データストリーム
88  第3のクロック
90  データストリーム
100  リンクLink0
102  リンクLink1
103  経路
104  リンクLink2
105  経路
106  リンクLink3
107  経路
108  I/O  SIP0、SOP0
109  経路
110  I/O  SIP1、SOP1
112  I/O  SIP2、SOP2
114  I/O  SIP3、SOP3
116  スイッチ
120  バンクBank0
122  バンクBank1
124  バンクBank2
126  バンクBank3
130  I/O  SIP_d3、SOP_d3
132  I/O  SIP_d2、SOP_d2
134  I/O  SIP_d1、SOP_d1
136  I/O  SIP_d0、SOP_d0
200  直列リンク入力制御IPC0
202  直列リンク入力制御IPC1
204  直列リンク入力制御IPC2
206  直列リンク入力制御IPC3
208  バッファ
210  バッファ
212  バッファ
214  バッファ
216  2入力マルチプレクサ
217  出力端ipc0_i
218  2入力マルチプレクサ
219  出力端ipc1_i
220  回路、2入力マルチプレクサ
221  出力端ipc2_i
222  2入力マルチプレクサ
223  出力端ipc3_i
224  データ幅制御信号
240  回路
250  直列リンク出力制御OPC0
252  直列リンク出力制御OPC1
254  直列リンク出力制御OPC2
256  直列リンク出力制御OPC3
258  バッファ
260  バッファ
262  バッファ
264  バッファ
266  2入力マルチプレクサ
267  出力端opc0_i
268  2入力マルチプレクサ
269  出力端opc1_i
270  2入力マルチプレクサ
271  出力端opc2_i
272  2入力マルチプレクサ
273  出力端opc3_i
280  回路
285  データ幅変換器
288  マルチプレクサ
289  並列出力端
290  マルチプレクサ
291  並列出力端
292  マルチプレクサ
293  並列出力端
294  マルチプレクサ
295  並列出力端
296  スイッチ
300  バッファ
301  並直列レジスタ
302  バッファ
303  並直列レジスタ
304  バッファ
305  並直列レジスタ
306  バッファ
307  並直列レジスタ
325  データの流れ
330  データの流れ
400  デュアルモードインターフェース回路
401  デュアルモードインターフェース回路
402  1組のメモリバンク
403  1組のメモリバンク
406  1組の入力端
408  1組の出力端
420  バンクBank0
422  バンクBank1
424  バンクBank2
426  バンクBank3
450  回路
485  データ幅変換器
487  スイッチ
489  並列出力端
496  スイッチ
500  入力信号バッファ
501  直並列レジスタ
502  入力信号バッファ
503  直並列レジスタ
504  入力信号バッファ
505  直並列レジスタ
506  入力信号バッファ
507  直並列レジスタ
520  バンク
522  バンク
524  バンク
526  バンク
540  マルチプレクサ
542  マルチプレクサ
544  マルチプレクサ
546  マルチプレクサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図８Ｄ】
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【図９】
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