(57)【特許請求の範囲】
【請求項１】
第１導電型の第１半導体領域を有する基板と、
前記基板上に前記第１半導体領域内のリセスに対向するように延伸した開口部を有する電気的絶縁膜と、
前記第１半導体領域内の前記リセスの側壁上に位置する第１絶縁スペーサと、
前記開口部内に位置し、前記第１半導体領域の前記リセスの底部に電気的に接続する第１ターミナルを有するダイオードと、
前記ダイオードの第２ターミナルに電気的に接続する抵抗変化物質領域と、を備え、
前記第１半導体領域は、前記第１半導体領域の下部の前記基板とＰＮ接合を形成し、
前記開口部内に前記抵抗変化物質領域と電気的に接触する下部電極をさらに備え、
前記下部電極と前記開口部の側壁との間に延伸した第２絶縁スペーサをさらに備える
ことを特徴とする集積回路メモリセル。
【請求項２】
前記抵抗変化物質領域は、相変化物質領域である
ことを特徴とする請求項１に記載の集積回路メモリセル。
【請求項３】
前記第１半導体領域は、ワードラインである
ことを特徴とする請求項１に記載の集積回路メモリセル。
【請求項４】
前記電気的絶縁膜と前記第１絶縁スペーサとは、異なる物質で形成された
ことを特徴とする請求項１に記載の集積回路メモリセル。
【請求項５】
前記ダイオードは、前記第１半導体領域に電気的に連結された第１導電型のカソード、及び前記抵抗変化物質領域に電気的に接続する第２導電型のアノードを備えるＰ−Ｎ接合ダイオードである
ことを特徴とする請求項１に記載の集積回路メモリセル。
【請求項６】
前記カソードは、前記第１半導体領域内のリセスの底部と非整流接合を形成する
ことを特徴とする請求項５に記載の集積回路メモリセル。
【請求項７】
前記抵抗変化物質領域に電気的に接触する上部電極、及び前記上部電極に電気的に接続するビットラインをさらに備えている
ことを特徴とする請求項１に記載の集積回路メモリセル。
【請求項８】
前記抵抗変化物質領域は、前記電気的絶縁膜の上面に配置された
ことを特徴とする請求項７に記載の集積回路メモリセル。
【請求項９】
前記ダイオードは、Ｐ−ｉ−Ｎダイオードである
ことを特徴とする請求項１に記載の集積回路メモリセル。
【請求項１０】
前記抵抗変化物質領域上に位置し、ビットラインコンタクト開口部を有する層間絶縁膜と、
前記ビットラインコンタクト開口部内に延伸し、前記抵抗変化物質領域に電気的に接続するコンタクトプラグと、
前記コンタクトプラグに電気的に接続するビットラインと、をさらに備えている
ことを特徴とする請求項１に記載の集積回路メモリセル。
【請求項１１】
半導体基板上に配置された不純物領域の信号線と、
前記信号線を備えた基板上に形成された電気的絶縁膜と、
前記電気的絶縁膜を貫通して前記信号線の上部の一部内に延伸したセルコンタクトホールと、
前記セルコンタクトホールの側壁に露出された前記信号線上に形成された側壁絶縁膜と、
前記セルコンタクトホール内に配置された垂直セルダイオードと、を備え、
前記信号線は、前記信号線の下部の前記半導体基板とＰＮ接合を形成し、
相変化物質領域が前記垂直セルダイオードに接続され、
前記セルコンタクトホール内に抵抗変化物質領域と電気的に接触する下部電極をさらに備え、前記下部電極と前記セルコンタクトホールの側壁との間に延伸した第２絶縁スペーサをさらに備える
ことを特徴とする相変化メモリ素子。
【請求項１２】
前記側壁絶縁膜は、前記セルコンタクトホールの側壁に露出された前記電気的絶縁膜上に配置されるように延伸している
ことを特徴とする請求項１１に記載の相変化メモリ素子。
【請求項１３】
前記側壁絶縁膜は、シリコン酸化膜、シリコン窒化膜またはシリコン酸窒化膜である
ことを特徴とする請求項１２に記載の相変化メモリ素子。
【請求項１４】
前記側壁絶縁膜は、熱酸化膜である
ことを特徴とする請求項１１に記載の相変化メモリ素子。
【請求項１５】
前記信号線は、第１型不純物領域であり、
前記垂直セルダイオードは、順次に積層された第１型半導体と第２型半導体とを備えている
ことを特徴とする請求項１１に記載の相変化メモリ素子。
【請求項１６】
前記第１型半導体は、順次に積層された第１型高濃度半導体と第１型低濃度半導体とを備える
ことを特徴とする請求項１５に記載の相変化メモリ素子。
【請求項１７】
第１型不純物領域は、ｎ型不純物領域であり、第１型半導体は、ｎ型半導体であり、第２型半導体は、ｐ型半導体である
ことを特徴とする請求項１５に記載の相変化メモリ素子。
【請求項１８】
前記垂直セルダイオードは、前記セルコンタクトホールの下部領域内に配置され、
前記セルコンタクトホールの上部領域内に前記垂直セルダイオードと電気的に接続する下部電極をさらに備えている
ことを特徴とする請求項１１に記載の相変化メモリ素子。
【請求項１９】
前記セルコンタクトホールの上部領域の側壁上に形成されて、前記下部電極を取り囲む絶縁スペーサをさらに備えている
ことを特徴とする請求項１８に記載の相変化メモリ素子。
【請求項２０】
前記電気的絶縁膜上に前記下部電極を覆う相変化物質パターンと、前記相変化物質パターン上に配置された上部電極とをさらに備えている
ことを特徴とする請求項１８に記載の相変化メモリ素子。
【請求項２１】
半導体基板上に不純物領域の信号線を形成し、
前記信号線を含む前記基板上に電気的絶縁膜を形成し、
前記電気的絶縁膜を貫通して前記信号線の上部の一部内に延伸したセルコンタクトホールを形成し、
前記セルコンタクトホールの側壁に露出された前記信号線上に側壁絶縁膜を形成し、
前記側壁絶縁膜が形成された前記セルコンタクトホール内に垂直セルダイオードを形成し、
前記信号線は、前記信号線の下部の前記半導体基板とＰＮ接合を形成し、
相変化物質領域が前記垂直セルダイオードに接続され、
前記セルコンタクトホール内に抵抗変化物質領域と電気的に接触する下部電極をさらに備え、前記下部電極と前記セルコンタクトホールの側壁との間に延伸した第２絶縁スペーサをさらに備える
ことを含むことを特徴とする相変化メモリ素子の製造方法。
【請求項２２】
前記側壁絶縁膜を、前記セルコンタクトホールの側壁に露出された前記信号線及び前記電気的絶縁膜上に形成する
ことを特徴とする請求項２１に記載の相変化メモリ素子の製造方法。
【請求項２３】
前記側壁絶縁膜を、前記セルコンタクトホールが形成された基板上に絶縁膜を積層し、前記積層された絶縁膜を異方性エッチングして形成する
ことを特徴とする請求項２２に記載の相変化メモリ素子の製造方法。
【請求項２４】
前記側壁絶縁膜は、シリコン酸化膜、シリコン窒化膜またはシリコン酸窒化膜である
ことを特徴とする請求項２１に記載の相変化メモリ素子の製造方法。
【請求項２５】
前記側壁絶縁膜を、前記セルコンタクトホール内に露出された前記信号線を熱酸化して熱酸化膜を形成し、前記熱酸化膜を異方性エッチングして形成する
ことを特徴とする請求項２１に記載の相変化メモリ素子の製造方法。
【請求項２６】
前記信号線は、第１型不純物をドーピングして形成された第１型不純物領域であり、
前記垂直セルダイオードを形成することは、前記側壁絶縁膜が形成されたセルコンタクトホール内に半導体層を形成した後、前記半導体層の下部領域に第１型不純物をドーピングして第１型半導体を形成し、前記半導体層の上部領域に第２型不純物をドーピングして第２型半導体を形成する
ことを含むことを特徴とする請求項２１に記載の相変化メモリ素子の製造方法。
【請求項２７】
前記第１型半導体を形成することは、順次に積層された第１型高濃度半導体と第１型低濃度半導体とを形成することを含む
ことを特徴とする請求項２６に記載の相変化メモリ素子の製造方法。
【請求項２８】
第１型不純物は、ｎ型不純物であり、第２型不純物は、ｐ型不純物である
ことを特徴とする請求項２６に記載の相変化メモリ素子の製造方法。
【請求項２９】
前記垂直セルダイオードは、前記セルコンタクトホールの下部領域内に形成され、前記セルコンタクトホールの上部領域内に前記垂直セルダイオードと電気的に接続する下部電極を形成することをさらに含む
ことを特徴とする請求項２１に記載の相変化メモリ素子の製造方法。
【請求項３０】
前記下部電極を形成する前に、前記セルコンタクトホールの上部領域の側壁上に絶縁スペーサを形成することをさらに含み、
前記下部電極を、前記絶縁スペーサによって取り囲まれた前記セルコンタクトホールの上部領域内に形成する
ことを特徴とする請求項２９に記載の相変化メモリ素子の製造方法。
【請求項３１】
前記電気的絶縁膜上に前記下部電極を覆う相変化物質パターンを形成し、
前記相変化物質パターン上に上部電極を形成することをさらに含む
ことを特徴とする請求項２９に記載の相変化メモリ素子の製造方法。
【請求項３２】
半導体基板上に配置された第１型不純物領域の信号線と、
前記信号線を備える基板上に形成された電気的絶縁膜と、
前記電気的絶縁膜を貫通して前記信号線の上部の一部内に延伸したセルコンタクトホールと、
前記セルコンタクトホールの側壁に露出された前記信号線上に形成された側壁絶縁膜と、
前記側壁絶縁膜が形成された前記セルコンタクトホールの下部領域内に配置された、順次に積層された第１型高濃度半導体、第１型低濃度半導体及び第２型半導体を備える垂直セルダイオードと、
前記セルコンタクトホールの上部領域内に配置され、前記垂直セルダイオードと電気的に接続する下部電極と、
前記電気的絶縁膜上に前記下部電極を覆う相変化物質パターンと、
前記相変化物質パターン上に配置された上部電極と、を備え、
前記信号線は、前記信号線の下部の前記半導体基板とＰＮ接合を形成し、
前記下部電極と前記セルコンタクトホールの側壁との間に延伸した第２絶縁スペーサをさらに備える
ことを特徴とする相変化メモリ素子。
【請求項３３】
前記側壁絶縁膜は、前記セルコンタクトホールの側壁に露出された前記電気的絶縁膜上に配置されるように延伸している
ことを特徴とする請求項３２に記載の相変化メモリ素子。
【請求項３４】
前記側壁絶縁膜は、熱酸化膜である
ことを特徴とする請求項３２に記載の相変化メモリ素子。
【請求項３５】
第１型不純物領域は、ｎ型不純物領域であり、第１型高濃度半導体は、ｎ型高濃度半導体であり、第１型低濃度半導体は、ｎ型低濃度半導体であり、第２型半導体は、ｐ型半導体である
ことを特徴とする請求項３２に記載の相変化メモリ素子。
【請求項３６】
前記セルコンタクトホールの上部領域の側壁上に形成されて前記下部電極を取り囲む絶縁スペーサをさらに備えている
ことを特徴とする請求項３２に記載の相変化メモリ素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ素子及びその製造方法に係り、特に、不揮発性メモリ素子及びその製造方法に関する。
【背景技術】
【０００２】
相変化メモリ素子は、相変化物質の相変化による抵抗差を利用したメモリ素子であって、不揮発性メモリ素子である。このような相変化メモリ素子の単位セルは、一つのスイッチング素子と前記スイッチング素子に電気的に接続された相変化抵抗体とを備え、前記相変化抵抗体は、上部電極、下部電極及び前記上下部電極の間に配置された相変化物質膜を備える。
【０００３】
前記スイッチング素子は、ＭＯＳトランジスタでありうる。この場合に、前記相変化メモリ素子の単位セルをプログラムさせるために少なくとも数ｍＡの大きいプログラム電流が要求され、前記プログラム電流は、前記ＭＯＳトランジスタを通じて流れねばならない。したがって、前記ＭＯＳトランジスタが占める面積を縮小させるのに限界がある。言い換えれば、前記スイッチング素子としてＭＯＳトランジスタを採択する場合には、前記相変化メモリ素子の集積度の向上に限界がある。
【０００４】
このような問題点を解決するために、前記ＭＯＳトランジスタの代りに、垂直ダイオードがセルスイッチング素子として採択されている。前記垂直ダイオードを採択する相変化メモリ素子が、特許文献１に“メモリ素子及びその製造方法”という題目でＣｈｅｎ外によって開示されている。Ｃｈｅｎらによれば、Ｐ型半導体基板上にｎ型ドーピング層を形成し、前記ｎ型ドーピング層上に絶縁膜を形成し、前記絶縁膜内にプラグを形成し、前記プラグのほぼ全領域内にｎドーパントをドーピングし、前記ｎ型ドーパントがドーピングされたプラグをｐ型ドーパントでドーピングし、前記プラグ上にメモリセルを形成する。
【０００５】
このような相変化メモリ素子においては、相互隣接するセルの間に寄生バイポーラトランジスタが生成される。具体的には、前記プラグの上部領域であるｐ型ドーピング層、前記プラグの下部領域であるｎ型ドーピング層、前記基板上のｎ型ドーピング層、前記プラグに隣接する他のプラグの下部領域であるｎ型ドーピング層、前記他のプラグの上部領域であるｐ型ドーピング層は、ｐ−ｎ−ｐ型バイポーラ接合トランジスタを形成しうる。したがって、前記相変化メモリ素子が動作するとき、相互隣接するセルの間に電気妨害が誘発される。
【特許文献１】米国特許出願公開第２００４／００３６１０３号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明が解決しようとする技術的課題は、相互隣接するセルの間に生成される寄生バイポーラトランジスタの影響を減少させて、相互隣接するセルの間に電気妨害が最小化された相変化メモリ素子及びその製造方法を提供することである。
【課題を解決するための手段】
【０００７】
本発明の実施形態は、プログラム可能な抵抗変化物質領域を有する不揮発性の集積回路メモリセルを備える。前記メモリセルは、第１導電型の第１半導体領域を有する基板、及び前記基板上に開口部を有する電気的絶縁膜を備える。前記開口部は、前記第１半導体領域内のリセスに対向するように延伸する。前記第１半導体領域内の前記リセスの側壁上に第１絶縁スペーサが提供され、前記開口部内にダイオードが提供される。前記ダイオードは、前記第１半導体領域の前記リセスの底部に電気的に接続する第１ターミナル、及び前記抵抗変化物質領域に電気的に接続する第２ターミナルを有する。本発明のかかる実施形態のうち一部では、前記抵抗変化物質領域は、相変化物質領域であり、前記第１半導体領域は、ワードラインでありうる。前記相変化物質領域は、カルコゲナイド組成でありうる。
【０００８】
本発明の追加的な実施形態によれば、前記絶縁膜と前記第１絶縁スペーサとは、異なる物質で形成される。前記ダイオードは、前記第１半導体領域に電気的に接続する第１導電型（例えば、Ｎ−型またはＰ−型）のカソード、及び前記抵抗変化物質領域に電気的に接続する第２導電型（例えば、Ｐ−型またはＮ−型）のアノードを備えるＰ−Ｎ接合ダイオードでありうる。特に、前記カソードは、前記第１半導体領域内のリセスの底部と非整流接合を形成しうる。前記開口部内に前記抵抗変化物質領域と前記アノードとの間に位置する下部電極が提供される。
【発明の効果】
【０００９】
本発明の実施形態によれば、セルダイオードを備える相変化メモリ素子において、相互隣接するセルの間に生成される寄生バイポーラ接合トランジスタの影響を減少させて、相互隣接するセルの間の電気妨害を最小化させうる。
【発明を実施するための最良の形態】
【００１０】
以下、添付した図面を参照して本発明の望ましい実施形態を詳細に説明する。しかし、本発明は、ここで説明される実施形態に限定されず、他の形態に具体化されることもある。むしろ、ここで紹介される実施形態は、開示された内容が徹底して完全になるように、そして当業者に本発明の思想を十分に伝えるために提供されるものである。図面において、層及び領域の厚さは、明確性のために誇張されている。明細書全体にわたって、同じ参照番号は、同じ構成要素を表す。
【００１１】
図１は、本発明の実施形態による相変化メモリ素子のセルアレイ領域の一部を示す斜視図である。図２Ａないし図２Ｇ、及び図３Ａないし図３Ｇは、本発明の一実施形態による相変化メモリ素子の製造方法を工程段階別に示す断面図であって、図２Ａないし図２Ｇは、図１の切断線ＩＩ−ＩＩに沿って工程段階別に切り取った断面図であり、図３Ａないし図３Ｇは、図１の切断線ＩＩＩ−ＩＩＩに沿って工程段階別に切り取った断面図である。
【００１２】
図１、図２Ａ及び図３Ａを参照すれば、半導体基板１０の所定領域に素子分離膜１１を形成して複数の活性領域１２を画定する。前記複数の活性領域１２は、相互平行でありうる。前記活性領域１２内に前記半導体基板１０と異なる導電型のドーパントをドーピングして第１信号線、具体的には、第１及び第２ワードラインＷＬ１，ＷＬ２を形成する。したがって、前記ワードラインＷＬ１，ＷＬ２は、第１導電型を有する第１型不純物領域であり、前記半導体基板１０は、前記第１導電型に対して反対の導電型である第２導電型を有する。例えば、前記半導体基板１０がｐ型半導体基板である場合に、前記ワードラインＷＬ１，ＷＬ２は、ｎ型不純物領域でありうる。
【００１３】
本発明の他の追加的な実施形態によれば、前記ワードラインＷＬ１，ＷＬ２は、色々な他の方法を使用して形成することもある。例えば、前記ワードラインＷＬ１，ＷＬ２は、前記半導体基板１０上に複数の平行したエピタキシャル半導体パターンを形成し、前記エピタキシャル半導体パターン内に不純物イオンを注入することによって形成される。
【００１４】
前記ワードラインＷＬ１，ＷＬ２を有する基板上に電気的絶縁膜１８を形成する。具体的には、前記電気的絶縁膜１８は、シリコン酸化膜またはシリコン窒化膜で形成されるが、望ましくは、シリコン酸化膜で形成する。
【００１５】
次いで、前記電気的絶縁膜１８上にフォトレジストパターン（図示せず）を形成し、前記フォトレジストパターンをマスクとして前記電気的絶縁膜１８をパターニングして、前記電気的絶縁膜１８内に前記ワードラインＷＬ１，ＷＬ２の所定領域を露出させるセルコンタクトホール１８ａを形成する。次いで、前記露出されたワードラインＷＬ１，ＷＬ２の上部の一部をリセスして、前記セルコンタクトホール１８ａを前記ワードラインＷＬ１，ＷＬ２の上部の一部内に延長させる。その結果、前記セルコンタクトホール１８ａは、前記電気的絶縁膜１８を貫通して前記ワードラインＷＬ１，ＷＬ２の上部の一部内に延伸する。前記セルコンタクトホール１８ａが前記ワードラインＷＬ１，ＷＬ２の上部の一部内に延伸した領域をリセス部１８ａａと定義する。このとき、前記リセス部１８ａａの側壁及び底部に前記ワードラインＷＬ１，ＷＬ２の内部領域が露出される。
【００１６】
前記セルコンタクトホール１８ａによって前記ワードラインＷＬ１，ＷＬ２がリセスされた程度（すなわち、前記リセス部１８ａａの高さ（Ｘ））は、５００ないし１０００Åでありうる。
【００１７】
図２Ｂ及び図３Ｂを参照すれば、前記セルコンタクトホール１８ａの側壁（すなわち、前記リセス部１８ａａの側壁）に露出された前記ワードラインＷＬ１，ＷＬ２上に側壁絶縁膜１９を形成する。具体的には、前記セルコンタクトホール１８ａが形成された基板上に絶縁膜（図示せず）を積層し、前記積層された絶縁膜を異方性エッチングして前記側壁絶縁膜１９を形成する。前記側壁絶縁膜１９は、前記セルコンタクトホール１８ａの側壁に露出された前記ワードラインＷＬ１，ＷＬ２だけでなく、前記セルコンタクトホール１８ａの側壁に露出された前記電気的絶縁膜１８上にも形成される。前記側壁絶縁膜１９は、シリコン酸化膜、シリコン窒化膜またはシリコン酸窒化膜でありうる。例えば、前記電気的絶縁膜１８がシリコン酸化膜である場合、側壁絶縁膜１９は、シリコン窒化膜またはシリコン酸窒化膜であり、前記電気的絶縁膜１８がシリコン窒化膜である場合、側壁絶縁膜１９は、シリコン酸化膜でありうる。
【００１８】
図２Ｃ及び図３Ｃを参照すれば、前記側壁絶縁膜１９が形成されたセルコンタクトホール１８ａ内に半導体パターン２０を形成する。前記半導体パターン２０は、色々な方法を使用して形成しうる。例えば、前記半導体パターン２０は、前記露出されたワードラインＷＬ１，ＷＬ２をシード層として使用する選択的エピタキシャル成長法（Ｓｅｌｅｃｔｉｖｅ  Ｅｐｉｔａｘｉａｌ  Ｇｒｏｗｔｈ  Ｍｅｔｈｏｄ：ＳＥＧ法）を使用して形成しうる。これとは異なり、前記半導体パターン２０は、前記セルコンタクトホール１８ａを充填する半導体膜を形成し、前記電気的絶縁膜１８の上面が露出されるまで前記半導体膜を平坦化させることによっても形成しうる。この場合に、前記半導体膜は、非晶質半導体膜または多結晶半導体膜で形成でき、前記半導体膜の平坦化前または後に前記半導体膜を固相エピタキシャル法を使用して結晶化させうる。
【００１９】
図２Ｄ及び図３Ｄを参照すれば、前記半導体パターン２０をエッチバックして前記セルコンタクトホール１８ａ内にリセスされた半導体パターン２０ａを形成する。その結果、前記リセスされた半導体パターン２０ａは、前記電気的絶縁膜１８の上面より低い表面を有する。結果的に、前記リセスされた半導体パターン２０ａ上にセルコンタクトホール１８ａの上部領域が存在する。
【００２０】
次いで、前記リセスされた半導体パターン２０ａの下部領域内に第１型の不純物イオンをドーピングして第１型半導体２１を形成する。前記第１型半導体２１を形成する前または後に、前記リセスされた半導体パターン２０ａの上部領域内に第２型不純物イオンをドーピングして前記第１型半導体２１上に第２型半導体２３を形成する。結果的に、前記セルコンタクトホール１８ａ内に垂直セルダイオードＤが形成される。前記第１型半導体２１の上面は、前記ワードラインＷＬ１，ＷＬ２の上面より高いレベルを有することが望ましい。また、前記第１型半導体２１の下面は、前記ワードラインＷＬ１，ＷＬ２に直接的接触する。一方、前記第１型半導体２１の側壁は、前記側壁絶縁膜１９によって前記ワードラインＷＬ１，ＷＬ２から隔離される。前記ワードラインＷＬ１，ＷＬ２がｎ型不純物領域である場合、前記第１型半導体２１は、ｎ型半導体であり、前記第２型半導体２３は、ｐ型半導体である。この場合に、前記第１型不純物イオンは、Ｐイオン、ＡｓイオンまたはＳｂイオンでありうる。
【００２１】
前記第１型半導体２１は、前記ワードラインＷＬ１，ＷＬ２の不純物濃度に比べて低濃度にドーピングされた第１型低濃度半導体でありうる。
【００２２】
他の実施形態で、前記第１型半導体２１のそれぞれは、第１型不純物イオンが高濃度にドーピングされた第１型高濃度半導体２１＿１と第１型不純物イオンが低濃度にドーピングされた第１型低濃度半導体２１＿２とを備えうる。前記第１型低濃度半導体２１＿２は、前記第１型高濃度半導体２１＿１と前記第２型半導体２３との間に介在される。前記第１型高濃度半導体２１＿１の上面は、前記ワードラインＷＬ１，ＷＬ２の上面と実質的に同じレベルを有しうる。これと共に、前記第１型高濃度半導体２１＿１の不純物濃度は、前記ワードラインＷＬ１，ＷＬ２の不純物濃度と実質的に同じでありうる。
【００２３】
前記垂直セルダイオードＤの上面（すなわち、前記第２型半導体２３の上面）上にセルダイオード電極２７を形成する。前記セルダイオード電極２７は、コバルトシリサイド膜、ニッケルシリサイド膜またはチタンシリサイド膜のような金属シリサイド膜で形成しうる。しかし、前記セルダイオード電極２７の形成は、省略されることもある。
【００２４】
図２Ｅ及び図３Ｅを参照すれば、前記セルコンタクトホール１８ａの上部領域の側壁上に絶縁スペーサ２８を形成しうる。前記絶縁スペーサ２８は、前記電気的絶縁膜１８に対してエッチング選択比を有する絶縁膜で形成しうる。具体的には、前記電気的絶縁膜１８がシリコン酸化膜である場合、絶縁スペーサ２８は、シリコン窒化膜またはシリコン酸窒化膜であり、前記電気的絶縁膜１８がシリコン窒化膜である場合、絶縁スペーサ２８は、シリコン酸化膜でありうる。
【００２５】
前記絶縁スペーサ２８を有する基板上に下部電極膜を形成する。前記下部電極膜は、チタン窒化膜（ＴｉＮ）、チタンアルミニウム窒化膜（ＴｉＡｌＮ）、タンタル窒化膜（ＴａＮ）、タングステン窒化膜（ＷＮ）、モリブデン窒化膜（ＭｏＮ）、ニオブ窒化膜（ＮｂＮ）、チタンシリコン窒化膜（ＴｉＳｉＮ）、チタンホウ素窒化膜（ＴｉＢＮ）、ジルコニウムシリコン窒化膜（ＺｒＳｉＮ）、タングステンシリコン窒化膜（ＷＳｉＮ）、タングステンホウ素窒化膜（ＷＢＮ）、ジルコニウムアルミニウム窒化膜（ＺｒＡｌＮ）、モリブデンアルミニウム窒化膜（ＭｏＡｌＮ）、タンタルシリコン窒化膜（ＴａＳｉＮ）、タンタルアルミニウム窒化膜（ＴａＡｌＮ）、チタンタングステン膜（ＴｉＷ）、チタンアルミニウム膜（ＴｉＡｌ）、チタン酸窒化膜（ＴｉＯＮ）、チタンアルミニウム酸窒化膜（ＴｉＡｌＯＮ）、タングステン酸窒化膜（ＷＯＮ）またはタンタル酸窒化膜（ＴａＯＮ）のような導電膜で形成しうる。前記下部電極膜を平坦化させて前記電気的絶縁膜１８の上面を露出させる。したがって、前記絶縁スペーサ２８によって取り囲まれた前記セルコンタクトホール１８ａの上部領域内に下部電極３１が形成される。
【００２６】
図２Ｆ及び図３Ｆを参照すれば、前記下部電極３１を有する基板上に相変化物質膜及び上部電極膜を順次に形成する。前記相変化物質膜は、Ｇｅ−Ｓｂ−Ｔｅ合金膜のようなカルコゲナイド膜で形成し、前記上部電極膜は、チタン窒化膜のような導電膜で形成しうる。前記上部電極膜及び前記相変化物質膜を連続的にパターニングして前記下部電極３１を覆う複数の相変化物質パターン３５及び前記相変化物質パターン３５上の上部電極３７を形成する。
【００２７】
図２Ｇ及び図３Ｇを参照すれば、前記上部電極２３を有する基板上に層間絶縁膜４０を形成し、前記層間絶縁膜４０をパターニングして前記上部電極３７を露出させるビアホールを形成する。前記ビアホール内にコンタクトプラグ４５を形成し、前記コンタクトプラグ４５を覆う複数の第２信号線、例えば、ビットラインＢＬ１，ＢＬ２を形成する。前記ビットラインＢＬ１，ＢＬ２は、前記ワードラインＷＬ１，ＷＬ２の上部を横切るように形成される。
【００２８】
以下、図１、図２Ｇ及び図３Ｇを再び参照して、本発明の一実施形態による相変化メモリ素子を説明する。
【００２９】
半導体基板１０上に複数の第１信号線（例えば、平行した第１及び第２ワードラインＷＬ１，ＷＬ２）が提供される。前記ワードラインＷＬ１，ＷＬ２は、第１型の不純物イオンでドーピングされた活性領域（すなわち、第１型不純物領域）でありうる。このとき、前記ワードラインＷＬ１，ＷＬ２は、素子分離膜１１によって相互電気的に絶縁される。
【００３０】
前記ワードラインＷＬ１，ＷＬ２を有する基板上に電気的絶縁膜１８が提供される。前記電気的絶縁膜１８を貫通して前記ワードラインＷＬ１，ＷＬ２の上部の一部内に延伸したセルコンタクトホール１８ａが提供される。前記セルコンタクトホール１８ａが前記ワードラインＷＬ１，ＷＬ２の上部の一部内に延伸した領域をリセス部１８ａａと定義する。
【００３１】
前記セルコンタクトホール１８ａの側壁（すなわち、前記リセス部１８ａａの側壁）に露出された前記ワードラインＷＬ１，ＷＬ２上に側壁絶縁膜１９が配置される。前記側壁絶縁膜１９は延伸して、前記セルコンタクトホール１８ａの側壁に露出された前記電気的絶縁膜１８上にも配置される。前記側壁絶縁膜１９は、シリコン酸化膜、シリコン窒化膜またはシリコン酸窒化膜でありうる。
【００３２】
前記側壁絶縁膜１９が形成された前記セルコンタクトホール１８ａ内に垂直セルダイオードＤ（例えば、Ｐ−ｉ−Ｎダイオード）が配置される。前記垂直セルダイオードＤのそれぞれは、順次に積層された第１型半導体２１及び第２型半導体２３を備えうる。前記第１型半導体２１は、前記ワードラインＷＬ１，ＷＬ２の不純物濃度に比べて低濃度にドーピングされた第１型低濃度半導体でありうる。他の実施形態で、前記第１型半導体２１は、第１型高濃度半導体２１＿１と第１型低濃度半導体２１＿２とを備えうる。
【００３３】
前記垂直セルダイオードＤ（すなわち、前記第１型半導体２１）は、前記ワードラインＷＬ１，ＷＬ２内に延伸する。前記第１型半導体２１の下面は、前記ワードラインＷＬ１，ＷＬ２に直接接触する。しかし、前記リセス部１８ａａ内で前記第１型半導体２１の側壁は、前記側壁絶縁膜１９によって前記ワードラインＷＬ１，ＷＬ２から隔離される。
【００３４】
前記垂直セルダイオードＤの上面上にセルダイオード電極２７が提供される。前記セルダイオード電極２７は、前記垂直セルダイオードＤ（具体的には、前記第２型半導体２３）と後述する下部電極３１との間の抵抗を減少させる役割を行える。
【００３５】
前記垂直セルダイオードＤ上の前記セルコンタクトホール１８ａの上部領域内に下部電極３１が提供される。前記セルコンタクトホール１８ａの上部領域の側壁上に前記下部電極３１を取り囲む絶縁スペーサ２８が提供される。前記下部電極３１の上面は、前記電気的絶縁膜１８の上面と実質的に同じレベルを有しうる。
【００３６】
前記下部電極３１は、それぞれ相変化物質パターン３５で覆われる。前記相変化物質パターン３５は、Ｇｅ−Ｓｂ−Ｔｅ合金膜のようなカルコゲナイド膜でありうる。前記相変化物質パターン３５上に上部電極３７が提供される。前記上部電極３７は、チタン窒化膜のような導電膜でありうる。
【００３７】
前記相変化物質パターン３５及び前記上部電極３７を有する基板上に層間絶縁膜４０が提供される。前記層間絶縁膜４０上に複数の第２信号線５０（具体的には、第１及び第２ビットラインＢＬ１，ＢＬ２）が提供される。前記ビットラインＢＬ１，ＢＬ２は、前記ワードラインＷＬ１，ＷＬ２の上部を横切るように配置される。また、前記ビットラインＢＬ１，ＢＬ２は、前記層間絶縁膜４０を貫通するコンタクトプラグ４５を通じて前記上部電極３７に電気的に接続される。
【００３８】
このような相変化メモリ素子の駆動過程で相互隣接する垂直セルダイオードＤの間に寄生バイポーラ接合トランジスタ（Ｐａｒａｓｉｔｉｃ  Ｂｉｐｏｌａｒ  Ｊｕｎｃｔｉｏｎ  Ｔｒａｎｓｉｓｔｏｒ：Ｌ＿ＢＪＴ）が生成される。例えば、一つの垂直セルダイオードＤに備えられたｐ型半導体２３とｎ型半導体２１；ｎ型不純物領域であるワードライン（ＷＬ１またはＷＬ２）；及び前記垂直セルダイオードＤに隣接する他の一つの垂直セルダイオードＤに備えられた他のｎ型半導体２１と他のｐ型半導体２３は、順次に接続されて寄生ｐ−ｎ−ｐバイポーラ接合トランジスタＬ＿ＢＪＴを生成する。このとき、前記ｐ型半導体２３は、それぞれエミッタ及びコレクタに該当し、前記ｎ型半導体２１、及び前記ワードラインＷＬ１またはＷＬ２は、ベース領域に該当する。
【００３９】
一方、前記垂直セルダイオードＤは、前記ワードラインＷＬ１，ＷＬ２内に延伸する。このとき、前記ｎ型半導体２１の下面は、前記ワードラインＷＬ１，ＷＬ２に直接接触するが、その側壁は、前記側壁絶縁膜１９によって前記ワードラインＷＬ１，ＷＬ２から隔離される。結果的に、前記ｎ型半導体２１が前記ワードラインＷＬ１，ＷＬ２内に延伸しない場合に比べて、前記バイポーラ接合トランジスタＬ＿ＢＪＴの有効ベース長を前記リセス部１８ａａの高さｘの二倍ほど増加させうる。したがって、前記寄生バイポーラ接合トランジスタＬ＿ＢＪＴのコレクタ電流を減少させうる。結論として、相互隣接するセルの間に生成される寄生バイポーラ接合トランジスタの影響を減少させて、相互隣接するセルの間の電気妨害を最小化させうる。
【００４０】
特に、前記ｎ型半導体２１がｎ型低濃度半導体２１＿２及びその下部にｎ型高濃度半導体２１＿１を備える場合、前記寄生バイポーラ接合トランジスタＬ＿ＢＪＴが作動する際に、前記ｐ型半導体２３のうち何れか一つ（すなわち、エミッタ）から広がった正孔が前記ｎ型半導体２１（すなわち、ベース）で電子と結合する確率を高めて、前記寄生バイポーラ接合トランジスタＬ＿ＢＪＴのコレクタ電流をさらに減少させうる。
【００４１】
以上、ｐ−ｎ−ｐバイポーラ接合トランジスタを例として説明したが、当業者ならば、このような説明がｎ−ｐ−ｎバイポーラ接合トランジスタにも適用されるということが分かるであろう。
【００４２】
図４Ａないし図４Ｃ、及び図５Ａないし図５Ｃは、本発明の他の実施形態による相変化メモリ素子の製造方法を工程段階別に示す断面図であって、図４Ａないし図４Ｃは、図１の切断線ＩＩ−ＩＩに沿って工程段階別に切り取った断面図であり、図５Ａないし図５Ｃは、図１の切断線ＩＩＩ−ＩＩＩに沿って工程段階別に切り取った断面図である。本実施形態による相変化メモリ素子の製造方法及びそれによって製造された相変化メモリ素子は、後述するところを除いては、図２Ａないし図２Ｇ、及び図３Ａないし図３Ｇを参照して説明した相変化メモリ素子の製造方法及びそれによって製造された相変化メモリ素子と類似している。
【００４３】
図１、図４Ａ及び図５Ａを参照すれば、図２Ａ及び図２Ｂを参照して説明した方法と同じ方法を使用して、半導体基板１０の所定領域に素子分離膜１１を形成して複数の活性領域１２を画定し、前記活性領域１２内に前記半導体基板１０と異なる導電型のドーパントをドーピングして第１信号線（具体的に、第１及び第２ワードラインＷＬ１，ＷＬ２）を形成する。また、前記ワードラインＷＬ１，ＷＬ２を有する基板上に電気的絶縁膜１８を形成し、前記電気的絶縁膜１８内に前記電気的絶縁膜１８を貫通して前記ワードラインＷＬ１，ＷＬ２の上部の一部内に延伸したセルコンタクトホール１８ａを形成する。前記セルコンタクトホール１８ａが前記ワードラインＷＬ１，ＷＬ２の上部の一部内に延伸した領域をリセス部１８ａａと定義する。このとき、前記リセス部１８ａａの側壁及び底部に前記ワードラインＷＬ１，ＷＬ２の内部領域が露出される。
【００４４】
前記リセス部１８ａａ内に露出された前記ワードラインＷＬ１，ＷＬ２の内部領域を熱酸化し、前記ワードラインＷＬ１，ＷＬ２の内部領域上に熱酸化膜１９＿１を形成する。
【００４５】
図１、図４Ｂ及び図５Ｂを参照すれば、前記熱酸化膜１９＿１を異方性エッチングして前記セルコンタクトホール１８ａの側壁（すなわち、前記リセス部１８ａａの側壁）に露出された前記ワードラインＷＬ１，ＷＬ２上に側壁絶縁膜１９＿１ａを形成する。
【００４６】
図１、図４Ｃ及び図５Ｃを参照すれば、図２Ｃないし図２Ｇ及び図３Ｃないし図３Ｇを参照して説明した方法と同じ方法を使用して側壁絶縁膜１９＿１ａが形成された前記セルコンタクトホール１８ａ内に垂直セルダイオードＤを形成する。前記垂直セルダイオードＤのそれぞれは、順次に積層された第１型半導体２１及び第２型半導体２３を備えうる。前記第１型半導体２１は、前記ワードラインＷＬ１，ＷＬ２の不純物濃度に比べて低濃度にドーピングされた第１型低濃度半導体でありうる。他の実施形態で、前記第１型半導体２１は、第１型高濃度半導体２１＿１と第１型低濃度半導体２１＿２とを備えうる。
【００４７】
前記垂直セルダイオードＤの上面（すなわち、前記第２型半導体２３）の上面上にセルダイオード電極２７を形成する。しかし、前記セルダイオード電極２７の形成は省略されることもある。
【００４８】
前記セルコンタクトホール１８ａの上部領域の側壁上に絶縁スペーサ２８を形成しうる。前記絶縁スペーサ２８によって取り囲まれた前記セルコンタクトホール１８ａの上部領域内に下部電極３１を形成する。前記下部電極３１を覆う複数の相変化物質パターン３５及び前記相変化物質パターン３５上に上部電極３７を形成する。
【００４９】
前記上部電極３７を有する基板上に層間絶縁膜４０を形成し、前記層間絶縁膜４０内に前記上部電極３７を露出させるビアホールを形成する。前記ビアホール内にコンタクトプラグ４５を形成し、前記コンタクトプラグ４５を覆う複数の第２信号線（例えば、ビットラインＢＬ１，ＢＬ２）を形成する。
【００５０】
本実施形態による相変化メモリ素子も、図２Ｇ及び図３Ｇを参照して説明した相変化メモリ素子のように、駆動過程で相互隣接するセルの間に生成される寄生バイポーラ接合トランジスタの影響を減少させて相互隣接するセルの間の電気妨害を最小化させうる。具体的には、前記垂直セルダイオードＤは、前記ワードラインＷＬ１，ＷＬ２内に延伸する。また、前記第１型半導体２１の下面は、前記ワードラインＷＬ１，ＷＬ２に直接接触するが、その側壁は、前記側壁絶縁膜１９＿１ａによって前記ワードラインＷＬ１，ＷＬ２から隔離される。このとき、前記第１型半導体２１が前記ワードラインＷＬ１，ＷＬ２内に延伸した長さをＸとすれば、前記第１型半導体２１が前記ワードラインＷＬ１，ＷＬ２内に延伸しない場合に比べて、前記バイポーラ接合トランジスタＬ＿ＢＪＴの有効ベース長を２Ｘほど延伸しうる。したがって、前記寄生バイポーラ接合トランジスタＬ＿ＢＪＴのコレクタ電流を減少させうる。
【００５１】
本発明は、図面に示した実施形態を参照して説明されたが、それは、例示的なものに過ぎず、当業者ならば、これから多様な変形及び均等な他の実施形態が可能であるということが理解できる。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決定されるものである。
【産業上の利用可能性】
【００５２】
本発明は、半導体メモリ素子関連の技術分野に適用可能である。
【図面の簡単な説明】
【００５３】
【図１】本発明の実施形態による相変化メモリ素子のセルアレイ領域の一部を示す斜視図である。
【図２Ａ】本発明の一実施形態による相変化メモリ素子の製造方法を例示する、図１の切断線ＩＩ−ＩＩに沿って工程段階別に切り取った断面図である。
【図２Ｂ】本発明の一実施形態による相変化メモリ素子の製造方法を例示する、図１の切断線ＩＩ−ＩＩに沿って工程段階別に切り取った断面図である。
【図２Ｃ】本発明の一実施形態による相変化メモリ素子の製造方法を例示する、図１の切断線ＩＩ−ＩＩに沿って工程段階別に切り取った断面図である。
【図２Ｄ】本発明の一実施形態による相変化メモリ素子の製造方法を例示する、図１の切断線ＩＩ−ＩＩに沿って工程段階別に切り取った断面図である。
【図２Ｅ】本発明の一実施形態による相変化メモリ素子の製造方法を例示する、図１の切断線ＩＩ−ＩＩに沿って工程段階別に切り取った断面図である。
【図２Ｆ】本発明の一実施形態による相変化メモリ素子の製造方法を例示する、図１の切断線ＩＩ−ＩＩに沿って工程段階別に切り取った断面図である。
【図２Ｇ】本発明の一実施形態による相変化メモリ素子の製造方法を例示する、図１の切断線ＩＩ−ＩＩに沿って工程段階別に切り取った断面図である。
【図３Ａ】本発明の一実施形態による相変化メモリ素子の製造方法を例示する、図１の切断線ＩＩＩ−ＩＩＩに沿って工程段階別に切り取った断面図である。
【図３Ｂ】本発明の一実施形態による相変化メモリ素子の製造方法を例示する、図１の切断線ＩＩＩ−ＩＩＩに沿って工程段階別に切り取った断面図である。
【図３Ｃ】本発明の一実施形態による相変化メモリ素子の製造方法を例示する、図１の切断線ＩＩＩ−ＩＩＩに沿って工程段階別に切り取った断面図である。
【図３Ｄ】本発明の一実施形態による相変化メモリ素子の製造方法を例示する、図１の切断線ＩＩＩ−ＩＩＩに沿って工程段階別に切り取った断面図である。
【図３Ｅ】本発明の一実施形態による相変化メモリ素子の製造方法を例示する、図１の切断線ＩＩＩ−ＩＩＩに沿って工程段階別に切り取った断面図である。
【図３Ｆ】本発明の一実施形態による相変化メモリ素子の製造方法を例示する、図１の切断線ＩＩＩ−ＩＩＩに沿って工程段階別に切り取った断面図である。
【図３Ｇ】本発明の一実施形態による相変化メモリ素子の製造方法を例示する、図１の切断線ＩＩＩ−ＩＩＩに沿って工程段階別に切り取った断面図である。
【図４Ａ】本発明の他の実施形態による相変化メモリ素子の製造方法を例示する、図１の切断線ＩＩ−ＩＩに沿って工程段階別に切り取った断面図である。
【図４Ｂ】本発明の他の実施形態による相変化メモリ素子の製造方法を例示する、図１の切断線ＩＩ−ＩＩに沿って工程段階別に切り取った断面図である。
【図４Ｃ】本発明の他の実施形態による相変化メモリ素子の製造方法を例示する、図１の切断線ＩＩ−ＩＩに沿って工程段階別に切り取った断面図である。
【図５Ａ】本発明の他の実施形態による相変化メモリ素子の製造方法を例示する、図１の切断線ＩＩＩ−ＩＩＩに沿って工程段階別に切り取った断面図である。
【図５Ｂ】本発明の他の実施形態による相変化メモリ素子の製造方法を例示する、図１の切断線ＩＩＩ−ＩＩＩに沿って工程段階別に切り取った断面図である。
【図５Ｃ】本発明の他の実施形態による相変化メモリ素子の製造方法を例示する、図１の切断線ＩＩＩ−ＩＩＩに沿って工程段階別に切り取った断面図である。
【符号の説明】
【００５４】
１０  半導体基板
１２  活性領域
ＷＬ，ＷＬ２  ワードライン（第１信号線）
１８  電気的絶縁膜
１８ａ  セルコンタクトホール
１８ａａ  リセス部
１９，１９＿１ａ  側壁絶縁膜
２１  第１型半導体
２１＿１  第１型高濃度半導体
２１＿２  第１型低濃度半導体
２３  第２型半導体
２７  セルダイオード電極
２８  絶縁スペーサ
３１  下部電極
３５  相変化物質パターン
３７  上部電極
４０  層間絶縁膜
４５  コンタクトプラグ
５０  第２信号線
Ｌ＿ＢＪＴ  バイポーラ接合トランジスタ
Ｄ  垂直セルダイオード
ＢＬ１，ＢＬ２  ビットライン
【図１】
0005430061.tif 000002
【図２Ａ】
0005430061.tif 000003
【図２Ｂ】
0005430061.tif 000004
【図２Ｃ】
0005430061.tif 000005
【図２Ｄ】
0005430061.tif 000006
【図２Ｅ】
0005430061.tif 000007
【図２Ｆ】
0005430061.tif 000008
【図２Ｇ】
0005430061.tif 000009
【図３Ａ】
0005430061.tif 000010
【図３Ｂ】
0005430061.tif 000011
【図３Ｃ】
0005430061.tif 000012
【図３Ｄ】
0005430061.tif 000013
【図３Ｅ】
0005430061.tif 000014
【図３Ｆ】
0005430061.tif 000015
【図３Ｇ】
0005430061.tif 000016
【図４Ａ】
0005430061.tif 000017
【図４Ｂ】
0005430061.tif 000018
【図４Ｃ】
0005430061.tif 000019
【図５Ａ】
0005430061.tif 000020
【図５Ｂ】
0005430061.tif 000021
【図５Ｃ】
0005430061.tif 000022