(57)【特許請求の範囲】
【請求項１】
原稿画像を読み取ってその原稿画像に対応したアナログ信号を出力する光電変換素子と、
該光電変換素子が出力するアナログ信号をデジタル信号に変換するＡ／Ｄ変換部と、
スペクトラム拡散クロックを生成するスペクトラム拡散クロック生成部と、
該スペクトラム拡散クロック生成部が生成したスペクトラム拡散クロックを基準として、上記Ａ／Ｄ変換部によりデジタル信号に変換されるアナログ信号の取り込みタイミングを設定する取り込みタイミング設定部と、
上記スペクトラム拡散クロックの周波数を複数のレベルに分類するレベル分け部と、
上記取り込みタイミング設定部によって設定された上記取り込みタイミングを、上記スペクトラム拡散クロックの１または複数周期分遅延させるフリップフロップ回路と、
上記フリップフロップ回路によって遅延される上記取り込みタイミングを、上記レベル分け部による分類に応じて、上記スペクトラム拡散クロックの１周期の範囲内で遅延補正する１クロック内遅延補正部と、
予め設定された複数の異なる補正量で上記取り込みタイミングを遅延補正する複数の遅延素子を備え、上記フリップフロップ回路によって上記いずれかの周期分遅延され、かつ、上記１クロック内遅延補正部によって遅延補正された上記取り込みタイミングと、上記フリップフロップ回路による遅延も上記１クロック内遅延補正部による遅延補正もなされていない上記取り込みタイミングとを、それぞれ複数の段階に遅延させる遅延回路と、
該遅延回路の上記各遅延素子により上記各段階に個々に遅延補正された上記取り込みタイミングがそれぞれ入力され、その複数の入力を、上記アナログ信号出力中の上記レベル分け部による分類に応じて選択し、補正後取り込みタイミングとして出力するセレクタ部と、
を備え、
上記セレクタ部から出力された上記補正後取り込みタイミングで取り込まれた上記アナログ信号を、上記Ａ／Ｄ変換部がデジタル信号に変換することを特徴とする画像読取装置。
【請求項２】
上記フリップフロップ回路は、上記取り込みタイミングを上記スペクトラム拡散クロックの１周期毎に段階的に遅延させ、
上記遅延回路は、上記フリップフロップ回路によって上記各段階に遅延された上記各取り込みタイミングと、上記フリップフロップ回路による遅延がなされていない上記取り込みタイミングとを、それぞれ複数の段階に遅延させることを特徴とする請求項１に記載の画像読取装置。
【請求項３】
上記遅延回路によって遅延補正がなされる上記各段階の補正量は、順次一定量ずつ大きくなるように設定され、かつ、最も大きい補正量に上記一定量を加えた値が上記スペクトラム拡散クロックの最小周波数に対応する１周期分となるように設定されたことを特徴とする請求項１または２に記載の画像読取装置。
【請求項４】
上記各段階に個々に遅延補正された上記取り込みタイミングの上記セレクタ部への入力数は上記レベル分け部による分類の数よりも多く、
上記セレクタ部が上記入力のうちのどれを選択して上記補正後取り込みタイミングとして出力すべきかを、上記レベル分け部による分類に対応付けて記憶した書き換え可能なテーブルを、
更に備えたことを特徴とする請求項１〜３のいずれか１項に記載の画像読取装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、原稿画像を読み取ってその原稿画像に対応したアナログ信号を出力する光電変換素子と、その光電変換素子が出力するアナログ信号をデジタル信号に変換するＡ／Ｄ変換部と、を備えた画像読取装置に関する。
【背景技術】
【０００２】
従来、原稿画像を読み取ってその原稿画像に対応したアナログ信号を出力する光電変換素子と、該光電変換素子が出力するアナログ信号をデジタル信号に変換するＡ／Ｄ変換部と、を備えた画像読取装置が考えられている。このように構成された画像読取装置では、光電変換素子が読み取った原稿画像に対応して出力するアナログ信号を、Ａ／Ｄ変換部を介してデジタル信号に変換することにより、各種処理が実行可能となる。
【０００３】
また、この種の画像読取装置では、光電変換素子がアナログ信号の出力を開始すると、そのアナログ信号はある程度の遅延時間を持って変化した後、安定期間に入る。このため、上記Ａ／Ｄ変換部によりデジタル信号に変換されるアナログ信号の取り込みタイミングがずれると取り込まれるアナログ信号の値が変動する可能性がある。
【０００４】
一方、この種の画像読取装置を含めた各種電子機器では、ＥＭＩ（電磁波干渉）対策の一環として、周波数が変動するスペクトラム拡散クロックを使用することも提案されている。ところが、このスペクトラム拡散クロックに基づいて上記取り込みタイミングを設定すると、そのときのスペクトラム拡散クロックの周波数によって上記取り込みタイミングが前後し、取り込まれるアナログ信号の値が変動する可能性がある。
【０００５】
そこで、スペクトラム拡散クロックの周波数レベルに応じた個数の遅延素子によって上記取り込みタイミングが遅延されるようにセレクタによって回路を切り替え、その遅延補正後の取り込みタイミングで上記アナログ信号を取り込むことが提案されている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１０−８７８０５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ところが、遅延素子による取り込みタイミングの遅延量は温度等の影響を受け易く、遅延素子を多数用いて上記取り込みタイミングを大幅に遅延させると、その遅延量を正確に制御できない可能性がある。そこで、本発明は、スペクトラム拡散クロックの周波数による上記取り込みタイミングの変動を抑制できる画像読取装置において、上記取り込みタイミングを大幅に遅延する必要がある場合でもその遅延量を正確に制御可能とすることを目的としてなされた。
【課題を解決するための手段】
【０００８】
上記目的を達するためになされた本発明の画像読取装置は、原稿画像を読み取ってその原稿画像に対応したアナログ信号を出力する光電変換素子と、該光電変換素子が出力するアナログ信号をデジタル信号に変換するＡ／Ｄ変換部と、スペクトラム拡散クロックを生成するスペクトラム拡散クロック生成部と、該スペクトラム拡散クロック生成部が生成したスペクトラム拡散クロックを基準として、上記Ａ／Ｄ変換部によりデジタル信号に変換されるアナログ信号の取り込みタイミングを設定する取り込みタイミング設定部と、上記スペクトラム拡散クロックの周波数を複数のレベルに分類するレベル分け部と、上記取り込みタイミング設定部によって設定された上記取り込みタイミングを、上記スペクトラム拡散クロックの１または複数周期分遅延させるフリップフロップ回路と、上記フリップフロップ回路によって遅延される上記取り込みタイミングを、上記レベル分け部による分類に応じて、上記スペクトラム拡散クロックの１周期の範囲内で遅延補正する１クロック内遅延補正部と、予め設定された複数の異なる補正量で上記取り込みタイミングを遅延補正する複数の遅延素子を備え、上記フリップフロップ回路によって上記いずれかの周期分遅延され、かつ、上記１クロック内遅延補正部によって遅延補正された上記取り込みタイミングと、上記フリップフロップ回路による遅延も上記１クロック内遅延補正部による遅延補正もなされていない上記取り込みタイミングとを、それぞれ複数の段階に遅延させる遅延回路と、該遅延回路の上記各遅延素子により上記各段階に個々に遅延補正された上記取り込みタイミングがそれぞれ入力され、その複数の入力を、上記アナログ信号出力中の上記レベル分け部による分類に応じて選択し、補正後取り込みタイミングとして出力するセレクタ部と、を備え、上記セレクタ部から出力された上記補正後取り込みタイミングで取り込まれた上記アナログ信号を、上記Ａ／Ｄ変換部がデジタル信号に変換することを特徴としている。
【０００９】
このように構成された本発明では、取り込みタイミング設定部は、スペクトラム拡散クロック生成部が生成したスペクトラム拡散クロックを基準としてアナログ信号の取り込みタイミングを設定するが、その取り込みタイミングは次のように補正される。すなわち、フリップフロップ回路は、上記取り込みタイミングを、上記スペクトラム拡散クロックの１または複数周期分遅延させる。１クロック内遅延補正部は、上記フリップフロップ回路によって遅延される上記取り込みタイミングを、レベル分け部によって分類されたスペクトラム拡散クロックの周波数のレベルに応じて、上記スペクトラム拡散クロックの１周期の範囲内で遅延補正する。このため、上記フリップフロップ回路による遅延と上記１クロック内遅延補正部による遅延補正との双方がなされた上記取り込みタイミングからは、フリップフロップ回路の動作に対してスペクトラム拡散クロックの周波数変動が与える影響を排除することができる。
遅延回路は、上記フリップフロップ回路と１クロック内遅延補正部との双方で補正された上記取り込みタイミングと、それらの補正がいずれもなされていない上記取り込みタイミングとを、それぞれ複数の段階に遅延させる。そして、上記アナログ信号出力中の上記スペクトラム拡散クロックの周波数のレベルに応じて、上記遅延回路により上記いずれかの段階に遅延された上記取り込みタイミングがセレクタ部により選択され、補正後取り込みタイミングとして出力される。
【００１０】
すると、Ａ／Ｄ変換部は、上記セレクタ部から出力された補正後取り込みタイミングで取り込まれた光電変換素子のアナログ信号を、デジタル信号に変換する。このようにして得られたデジタル信号は、各種処理に利用することができる。
【００１１】
このように、本発明の画像読取装置では、スペクトラム拡散クロックの周波数に応じて取り込みタイミングが遅延補正されるので、スペクトラム拡散クロックの周波数による取り込みタイミングの変動を抑制することができる。しかも、本発明では、スペクトラム拡散クロックの１または複数周期分に相当する遅延は温度等の影響を受け難いフリップフロップ回路によって行っているので、遅延素子による遅延量は少なくすることができる。従って、上記取り込みタイミングを大幅に遅延する必要がある場合でも、その遅延量を正確に制御することができる。
【００１２】
また上記遅延回路は、予め設定された複数の異なる補正量で上記取り込みタイミングを遅延補正する複数の遅延素子を備え、上記セレクタ部は、上記各遅延素子によって個々に遅延補正された上記取り込みタイミングがそれぞれ入力され、その複数の入力を、上記レベル分け部による分類に応じて選択して上記補正後取り込みタイミングとして出力する。
【００１３】
このため、各遅延素子によって複数の異なる補正量で遅延補正された上記取り込みタイミングのうち、スペクトラム拡散クロックの周波数のレベルに応じたものがセレクタ部によって選択され、上記補正後取り込みタイミングとして出力される。従って、遅延回路による最小の遅延量（補正量）を小さく設定することができ正確に補正が行える。
【００１７】
また、本発明において、上記フリップフロップ回路は、上記取り込みタイミングを上記スペクトラム拡散クロックの１周期毎に段階的に遅延させ、上記遅延回路は、上記フリップフロップ回路によって上記各段階に遅延された上記各取り込みタイミングと、上記フリップフロップ回路による遅延がなされていない上記取り込みタイミングとを、それぞれ複数の段階に遅延させてもよい。
【００１８】
この場合、上記フリップフロップ回路は、上記取り込みタイミングを上記スペクトラム拡散クロックの１周期毎に段階的に遅延させる。そして、上記遅延回路は、上記フリップフロップ回路によって上記各段階に遅延された上記各取り込みタイミングと、上記フリップフロップ回路による遅延がなされていない上記取り込みタイミングとを、それぞれ複数の段階に遅延させる。このため、上記取り込みタイミングをスペクトラム拡散クロックの２周期分以上遅延させる制御も、簡単な回路によって正確に実行することができる。
また、本発明において、上記遅延回路によって遅延補正がなされる上記各段階の補正量は、順次一定量ずつ大きくなるように設定され、かつ、最も大きい補正量に上記一定量を加えた値が上記スペクトラム拡散クロックの最小周波数に対応する１周期分となるように設定されてもよい。
また、本発明において、上記各段階に個々に遅延補正された上記取り込みタイミングの上記セレクタ部への入力数は上記レベル分け部による分類の数よりも多く、上記セレクタ部が上記入力のうちのどれを選択して上記補正後取り込みタイミングとして出力すべきかを、上記レベル分け部による分類に対応付けて記憶した書き換え可能なテーブルを、更に備えてもよい。
【図面の簡単な説明】
【００１９】
【図１】本発明が適用された画像読取装置の回路構成を表すブロック図である。
【図２】その画像読取装置における拡散クロックの周波数変化を表す説明図である。
【図３】その周波数変化によって生じる課題を表すタイムチャートである。
【図４】上記画像読取装置のタイミング調整回路の構成を表すブロック図である。
【図５】そのタイミング調整回路の変形例の構成を表すブロック図である。
【図６】そのタイミング調整回路の更なる変形例の構成を表すブロック図である。
【図７】そのタイミング調整回路の動作を表すタイムチャートである。
【図８】そのタイミング調整回路の更なる変形例の構成を表すブロック図である。
【図９】上記画像読取装置の構成を表す断面図である。
【発明を実施するための形態】
【００２０】
［画像読取装置の外観］
次に、本発明の実施の形態を図面と共に説明する。図９は、本発明が適用された画像読取装置９１０の断面図である。図９に示すように、この画像読取装置９１０は、フラットベッド機構（ＦＢ）及び自動給紙機構（ＡＤＦ：Ａｕｔｏｍａｔｉｃ  Ｄｏｃｕｍｅｎｔ  Ｆｅｅｄ）の双方を備えたタイプのものであり、この画像読取装置９１０は、フラットベッド部９１０ａに対してカバー部９１０ｂを開閉可能に取り付けてなるクラムシェル構造となっている。
【００２１】
そして、この画像読取装置９１０において、フラットベッド部９１０ａには、密着型イメージセンサ（読取ヘッド）９１２や第１プラテンガラス９１４等が設けられており、カバー部９１０ｂには、原稿供給トレイ９１６、原稿搬送装置９１８、原稿搬出トレイ９２０等が設けられている。
【００２２】
イメージセンサ９１２は、光電変換素子の一例としてのＣＩＳ（Ｃｏｎｔａｃｔ  Ｉｍａｇｅ  Ｓｅｎｓｏｒ）１、セルフォックレンズ９２４及び光源９２６を備えており、読取位置に存在する原稿に対して光源９２６から光を照射し、原稿からの反射光をセルフォックレンズ９２４によってＣＩＳ１に結像することで画像を読み取るように構成されている。
【００２３】
また、イメージセンサ９１２は、図示しない駆動機構により図９における左右方向に駆動されるようになっており、実際に原稿を読み取る際には、ＣＩＳ１が読取位置の真下となる位置へ移動する。
【００２４】
［画像読取装置の回路構成］
次に、図１は、画像読取装置９１０のＣＩＳ１に係る回路構成を表すブロック図である。なお、本実施の形態の画像読取装置９１０は、１チャンネルのＣＩＳ１を使用した画像読取装置である。図１に示すように、本実施の形態の画像読取装置９１０は、図示省略したクロックから一定周波数で発生された基準クロックの一例としての基本クロックＣＬＯＣＫを周波数変調させてスペクトラム拡散クロック（以下、単に拡散クロックという）ＳＳＣＧ＿ＣＬＫを生成するスペクトラム拡散クロック生成部の一例としてのＳＳＣＧ（スペクトラム拡散クロックジェネレータ）２を備えている。ＳＳＣＧ２が出力する拡散クロックＳＳＣＧ＿ＣＬＫは、取り込みタイミング設定部の一例としてのクロック生成回路３に入力され、そのクロック生成回路３は、上記拡散クロックＳＳＣＧ＿ＣＬＫを基準にして次のような信号を出力する。
【００２５】
すなわち、このクロック生成回路３は、拡散クロックＳＳＣＧ＿ＣＬＫを元に１画素周期をカウントする画素周期カウンタと、その画素周期をカウントするライン周期カウンタとを備えている。そして、クロック生成回路３は、１画素周期内で変化する画素転送クロックＤＥＶＣＬＫや、ライン周期信号ＳＨを生成してＣＩＳ１へ出力する。ここで、画素転送クロックＤＥＶＣＬＫは、画素周期の１／２でＨとＬとが入れ替わる信号である。また、クロック生成回路３は、ＡＤ変換クロックＡＤＣＬＫも生成して後述のタイミング調整回路１０へ出力する。ＡＤ変換クロックＡＤＣＬＫは、ＣＩＳ１から出力される読取データ（アナログ信号）をデジタル信号に変換するタイミング（取り込みタイミングの一例）を与える信号で、画素転送クロックＤＥＶＣＬＫが立ち上がって画素周期が開始された後、所定個の拡散クロックＳＳＣＧ＿ＣＬＫがカウントされたときに出力される。
【００２６】
また、ＳＳＣＧ２が出力する拡散クロックＳＳＣＧ＿ＣＬＫは、基本クロックＣＬＯＣＫと共に周波数検出回路４（レベル分け部の一例）に入力されている。拡散クロックＳＳＣＧ＿ＣＬＫの周波数は、図２に示すように周期的に変化する。そこで、周波数検出回路４では、拡散クロックＳＳＣＧ＿ＣＬＫと基本クロックＣＬＯＣＫとを比較することにより、その時点で発生されている拡散クロックＳＳＣＧ＿ＣＬＫを周波数が低い側からレベル１〜レベル８の８段階に分類し、その分類に応じて０〜７の出力値をＳＳＣＧ周波数レベル信号として出力する。
【００２７】
一方、ＣＩＳ１が出力する読取データは、Ａ／Ｄ変換部の一例としてのＡＤ変換器７にてデジタルデータに変換された後、デジタル画像処理回路８に入力される。デジタル画像処理回路８は、ＳＳＣＧ２が出力する拡散クロックＳＳＣＧ＿ＣＬＫを用いて、シェーディング補正，γ補正等の補正処理や、解像度変換処理、フィルタ処理、色変換処理、２値化処理などの各種画像処理を実行する。
【００２８】
ここで、クロック生成回路３からＡＤ変換クロックＡＤＣＬＫが出力されたタイミングでＡＤ変換器７によるＡＤ変換を実行すると、次のような課題が発生する。すなわち、図３のタイムチャートに２つ並べて示したように、拡散クロックＳＳＣＧ＿ＣＬＫの間隔は随時変化している。このため、画素転送クロックＤＥＶＣＬＫの立ち上がりでＣＩＳ１が読取データの出力を開始し、それから２０クロック目の拡散クロックＳＳＣＧの立ち上がりでＡＤ変換クロックＡＤＣＬＫが立ち上がってＡＤ変換が実行されるとすると、図３に示すように拡散クロックＳＳＣＧの周波数によってＡＤ変換タイミングがずれる。このＡＤ変換タイミングが、読取データのアナログ信号に傾斜があるタイミングとなっていると、ＡＤ変換タイミングが上記のようにずれることによって得られるデジタルデータの値も変動する。
【００２９】
［タイミング調整回路の構成及び効果］
そこで、本実施の形態では、図１に示すように、ＡＤ変換クロックＡＤＣＬＫをタイミング調整回路１０にて遅延補正した補正後ＡＤ変換クロックｎｅｗ＿ＡＤＣＬＫを、ＡＤ変換クロックＡＤＣＬＫの代わりにＡＤ変換器７に入力することにより、ＡＤ変換タイミングのずれを次のように抑制している。
【００３０】
図４は、タイミング調整回路１０の構成を詳細に表すブロック図である。図４に示すように、タイミング調整回路１０は、セレクタ回路１１（セレクタ部の一例）と、互いに同様に構成された２つの遅延回路１２，１３と、Ｄ型のフリップフロップ回路（以下単にフリップフロップという）１４と、セレクト信号保持回路１５とを備えている。
【００３１】
遅延回路１２は、ＡＤ変換クロックＡＤＣＬＫを入力され、そのＡＤ変換クロックＡＤＣＬＫを４つの経路に分岐させている。そして、１つの経路はそのままセレクタ回路１１の０番ポートに接続され、もう１つの経路は２つの遅延素子１７を介してセレクタ回路１１の１番ポートに接続されている。上記分岐した更に１つの経路は４つの遅延素子１７を介してセレクタ回路１１の２番ポートに接続され、残る１つの経路は６つの遅延素子１７を介してセレクタ回路１１の３番ポートに接続されている。
【００３２】
フリップフロップ１４は、クロック端子に拡散クロックＳＳＣＧ＿ＣＬＫを入力されることにより、ＡＤ変換クロックＡＤＣＬＫを拡散クロックＳＳＣＧ＿ＣＬＫの１周期分遅延させて遅延回路１３に入力する。
【００３３】
遅延回路１３は、上記１周期分遅延されたＡＤ変換クロックＡＤＣＬＫを入力され、そのＡＤ変換クロックＡＤＣＬＫを４つの経路に分岐させている。そして、１つの経路はそのままセレクタ回路１１の４番ポートに接続され、もう１つの経路は２つの遅延素子１８を介してセレクタ回路１１の５番ポートに接続されている。上記分岐した更に１つの経路は４つの遅延素子１８を介してセレクタ回路１１の６番ポートに接続され、残る１つの経路は６つの遅延素子１８を介してセレクタ回路１１の７番ポートに接続されている。
【００３４】
なお、遅延素子１７，１８は、いずれも１個経由する毎に予め設定された同様の補正量だけＡＤ変換クロックＡＤＣＬＫを遅延させるものである。その補正量は、遅延素子１７，１８の素子遅延とそれをつなぐ配線遅延とから決定される量で決まるのもである。
【００３５】
また、セレクタ回路１１にセレクト信号を継続的に入力するセレクト信号保持回路１５には、前述のＳＳＣＧ周波数レベル信号，画素転送クロックＤＥＶＣＬＫ，拡散クロックＳＳＣＧ＿ＣＬＫが入力されている。セレクト信号保持回路１５は、拡散クロックＳＳＣＧ＿ＣＬＫに基づいて動作し、画素転送クロックＤＥＶＣＬＫの立ち上がりタイミングで出力されているＳＳＣＧ周波数レベル信号の値（図２に示す出力値）をセレクト信号の値とする。すると、セレクタ回路１１は、セレクト信号の値に応じたポートに入力されたＡＤ変換クロックＡＤＣＬＫを、補正後ＡＤ変換クロックｎｅｗ＿ＡＤＣＬＫ（補正後取り込みタイミングの一例）としてＡＤ変換器７（図１参照）に入力する。
【００３６】
このため、拡散クロックＳＳＣＧ＿ＣＬＫの周波数が高いほど、すなわちＳＳＣＧ周波数レベル信号の値が大きいほど、ＡＤ変換クロックＡＤＣＬＫをより多く遅延補正した補正後ＡＤ変換クロックｎｅｗ＿ＡＤＣＬＫがＡＤ変換器７に入力される。具体的には、拡散クロックＳＳＣＧ＿ＣＬＫの周波数が最も低いレベル１（図２参照）の場合は、セレクト信号の値が０となる。セレクタ回路１１の０番ポートに入力されているのは、全く遅延がなされていないＡＤ変換クロックＡＤＣＬＫであり、そのＡＤ変換クロックＡＤＣＬＫがそのまま補正後ＡＤ変換クロックｎｅｗ＿ＡＤＣＬＫとしてセレクタ回路１１から出力される。次に周波数の低いレベル２の場合は、セレクト信号の値が１となり、２個の遅延素子１７によって遅延されたＡＤ変換クロックＡＤＣＬＫが補正後ＡＤ変換クロックｎｅｗ＿ＡＤＣＬＫとして出力される。
【００３７】
なお、遅延素子１７または１８の８個分の補正量（遅延量）が、拡散クロックＳＳＣＧ＿ＣＬＫの平均的な１周期分の時間に相当する。そこで、画素転送クロックＤＥＶＣＬＫの立ち上がりにおける周波数レベルが５でセレクト信号の値が４となると、フリップフロップ１４によって拡散クロックＳＳＣＧ＿ＣＬＫの１周期分遅延されたＡＤ変換クロックＡＤＣＬＫが補正後ＡＤ変換クロックｎｅｗ＿ＡＤＣＬＫとしてセレクタ回路１１から出力される。
【００３８】
更に周波数の高いレベル６の場合は、セレクト信号の値が５となり、フリップフロップ１４によって上記１周期分遅延された上に２個の遅延素子１８によって遅延されたＡＤ変換クロックＡＤＣＬＫが補正後ＡＤ変換クロックｎｅｗ＿ＡＤＣＬＫとして出力される。そして、最も周波数が高いレベル８の場合は、セレクト信号の値が７となり、フリップフロップ１４によって上記１周期分遅延された上に６個の遅延素子１８によって遅延されたＡＤ変換クロックＡＤＣＬＫが補正後ＡＤ変換クロックｎｅｗ＿ＡＤＣＬＫとして出力される。
【００３９】
このように、本実施の形態では、ＡＤ変換クロックＡＤＣＬＫを拡散クロックＳＳＣＧ＿ＣＬＫの周波数レベルに応じて遅延補正しているので、拡散クロックＳＳＣＧ＿ＣＬＫの周波数の変動によってＡＤ変換タイミングがずれるのを抑制することができる。このため、ＡＤ変換によって得られるデジタルデータの値が変動するのを良好に抑制することができる。
【００４０】
しかも、拡散クロックＳＳＣＧ＿ＣＬＫの１周期分に相当する遅延は温度等の影響を受け難いフリップフロップ１４によって行っているので、遅延素子１７，１８による遅延量は少なくすることができる。すなわち、遅延素子１７，１８を１０個，２０個と多数直列接続すると温度の影響が受け易くなるが、本実施の形態ではフリップフロップ１４を利用したことにより、そのような課題を解決することができる。従って、上記ＡＤ変換タイミングを大幅に遅延する必要がある場合でも、その遅延量を正確に制御することができる。
【００４１】
また、本実施の形態では、フリップフロップ１４と遅延素子１７，１８とによって複数の異なる補正量で遅延補正されたＡＤ変換クロックＡＤＣＬＫが個々にセレクタ回路１１に入力される。そして、そのうち、上記周波数レベルに応じたものがセレクタ回路１１によって選択され、上記補正後ＡＤ変換クロックｎｅｗ＿ＡＤＣＬＫとして出力される。従って、遅延素子１７，１８による最小の遅延量（補正量）を小さく設定することができ、正確に補正が行える。
【００４２】
［本発明の他の実施の形態］
なお、本発明は上記実施の形態になんら限定されるものではなく、本発明の要旨を逸脱しない範囲で種々の形態で実施することができる。例えば、セレクト信号保持回路１５は、少なくともＡＤ変換クロックＡＤＣＬＫの変化するタイミングでセレクト信号が変化しないようにそのセレクト信号を保持するものであればよい。従って、セレクト信号の保持は、必ずしも画素転送クロックＤＥＶＣＬＫに同期する必要はない。
【００４３】
また、セレクタ回路に入力される遅延補正されたＡＤ変換クロックＡＤＣＬＫの種類（遅延量の種類）は、拡散クロックＳＳＣＧ＿ＣＬＫのレベル数以上あってもよい。図５に示すタイミング調整回路１１０は、前述の遅延回路１２，１３の代わりに、次のような遅延回路１１２，１１３を備えている。遅延回路１１２は、ＡＤ変換クロックＡＤＣＬＫを入力され、そのＡＤ変換クロックＡＤＣＬＫを８つの経路に分岐させている。そして、１つの経路はそのままセレクタ回路１１１の０番ポートに接続され、他の７つの経路は、それぞれ１個，２個，…，７個の遅延素子１７を介してセレクタ回路１１１の２〜７番ポートに接続されている。
【００４４】
遅延回路１１３は、フリップフロップ１４によって拡散クロックＳＳＣＧ＿ＣＬＫの１周期分遅延されたＡＤ変換クロックＡＤＣＬＫを入力され、そのＡＤ変換クロックＡＤＣＬＫを８つの経路に分岐させている。そして、１つの経路はそのままセレクタ回路１１１の８番ポートに接続され、他の７つの経路は、それぞれ１個，２個，…，７個の遅延素子１７を介してセレクタ回路１１１の９〜１５番ポートに接続されている。
【００４５】
また、タイミング調整回路１１０は、セレクト信号保持回路１５が出力する３ｂｉｔのセレクト信号をセレクタ回路１１１に対応した４ｂｉｔのセレクト信号に変換するためのテーブル変換部１１９を備えている。このテーブル変換部１１９は、ＣＰＵ１２０から出力されるテーブル書き換え命令によって書き換え可能なテーブルを有し、そのテーブルに従って上記３ｂｉｔのセレクト信号を４ｂｉｔのセレクト信号に変換する回路である。
【００４６】
このため、例えば、ＡＤ変換タイミングのずれ（図３参照）が拡散クロックＳＳＣＧ＿ＣＬＫの１周期分に満たないような系では、セレクト信号保持回路１５が出力する０〜７のセレクト信号をそのままセレクタ回路１１１の０〜７番ポートに対応付けてもよい。このように上記テーブルを設定した場合、ＡＤ変換タイミングのずれを、拡散クロックＳＳＣＧ＿ＣＬＫの１周期に満たない範囲で詳細に調整することができる。また、セレクト信号保持回路１５が出力する０〜７のセレクト信号を、上記テーブルの書き換えによりセレクタ回路１１１の偶数番ポートに対応付ければ、図４に示したタイミング調整回路１０と同様の作用・効果が生じる。
【００４７】
また、前述のように、拡散クロックＳＳＣＧ＿ＣＬＫの周波数は変動しているので、フリップフロップ１４によってなされる拡散クロックＳＳＣＧ＿ＣＬＫの１周期分の遅延量も同様に変動する。そこで、図６（Ａ）に示すタイミング調整回路２１０のように、フリップフロップ１４と遅延回路１１３との間に、１クロック内タイミング調整回路２３０（１クロック内遅延補正部の一例）を設けてもよい。
【００４８】
図６（Ｂ）は、１クロック内タイミング調整回路２３０の構成を詳細に表すブロック図である。図６（Ｂ）に示すように、１クロック内タイミング調整回路２３０も、遅延回路１１２，１１３と同様に構成されている。すなわち、１クロック内タイミング調整回路２３０は、入力信号を８つの経路に分岐させ、１つの経路はそのままセレクタ回路２３１へ、他の経路は１個〜７個の遅延素子２３２を介してセレクタ回路２３１へ、それぞれ接続されている。但し、個々の遅延素子２３２による補正量（遅延量）は、遅延素子１７，１８による補正量（遅延量）よりも小さく設定されている。また、セレクタ回路２３１は、セレクト信号保持回路１５から入力されるセレクト信号に応じたポートの入力を出力信号として出力する。
【００４９】
このため、１クロック内タイミング調整回路２３０では、拡散クロックＳＳＣＧ＿ＣＬＫの周波数が高いほど、すなわちＳＳＣＧ周波数レベル信号の値が大きいほど、フリップフロップ１４からの入力信号をより多く上記１周期の範囲内で遅延補正した出力信号が遅延回路１３に入力される。
【００５０】
ここで、タイミング調整回路２１０に入力されたＡＤ変換クロックＡＤＣＬＫをＡＤＣＬＫ＿ＩＮとし、遅延回路１１２の遅延素子１７によって遅延されたＡＤＣＬＫ＿ＩＮを遅延素子１７の個数に応じてＡＤＣＬＫ＿ＩＮ＋遅延１，ＡＤＣＬＫ＿ＩＮ＋遅延２，…とする。すると、図７に示すように、ＡＤＣＬＫ＿ＩＮ＋遅延１，ＡＤＣＬＫ＿ＩＮ＋遅延２，…は一定の補正量ずつ遅くなる。
【００５１】
ところが、フリップフロップ１４によって上記１周期分遅延されたＡＤＣＬＫ＿１ＣＫＤＬＹは、図７に示すように拡散クロックＳＳＣＧ＿ＣＬＫの周波数に応じて変動してしまう。そこで、本実施の形態では、拡散クロックＳＳＣＧ＿ＣＬＫの最小周波数に対応するＡＤＣＬＫ＿１ＣＫＤＬＹ（以下、ＡＤＣＬＫ＿１ＣＫＤＬＹ＿ＦＩＸという）がＡＤＣＬＫ＿ＩＮ＋遅延８に相当する補正量（遅延量）となるように遅延素子１７，１８の補正量を調整している。そして、拡散クロックＳＳＣＧ＿ＣＬＫの周波数に応じて変動するＡＤＣＬＫ＿１ＣＫＤＬＹを、１クロック内タイミング調整回路２３０によって、ＡＤＣＬＫ＿１ＣＫＤＬＹ＿ＦＩＸに遅延補正しているのである。従って、本実施の形態では、ＡＤ変換タイミングの遅延補正を一層正確に行うことができる。
【００５２】
また、フリップフロップ１４は、複数直列に接続することで、拡散クロックＳＳＣＧ＿ＣＬＫの２周期分，３周期分等の遅延補正を行えるように構成してもよい。図８に示すタイミング調整回路３１０では、クロック端子に拡散クロックＳＳＣＧ＿ＣＬＫを入力されたフリップフロップ１４を３個直列に接続している。フリップフロップ１４を１個経由した経路からはＡＤ変換クロックＡＤＣＬＫを上記１周期分遅延したＡＤＣＬＫ＿１ＣＫＤＬＹが出力される。フリップフロップ１４を２個経由した経路からは、ＡＤ変換クロックＡＤＣＬＫを上記２周期分遅延したＡＤＣＬＫ＿２ＣＫＤＬＹが出力される。フリップフロップ１４を３個経由した経路からは、ＡＤ変換クロックＡＤＣＬＫを上記３周期分遅延したＡＤＣＬＫ＿３ＣＫＤＬＹが出力される。
【００５３】
そして、ＡＤＣＬＫ＿１ＣＫＤＬＹは、タイミング調整回路２１０と同様に１個の１クロック内タイミング調整回路２３０経由することで、ＡＤＣＬＫ＿１ＣＫＤＬＹ＿ＦＩＸに遅延補正されてセレクタ回路３１１に入力される。同様に、ＡＤＣＬＫ＿２ＣＫＤＬＹは、直列に接続された２個の１クロック内タイミング調整回路２３０経由することで、ＡＤＣＬＫ＿２ＣＫＤＬＹ＿ＦＩＸに遅延補正されてセレクタ回路３１１に入力される。また、ＡＤＣＬＫ＿３ＣＫＤＬＹは、直列に接続された３個の１クロック内タイミング調整回路２３０経由することで、ＡＤＣＬＫ＿３ＣＫＤＬＹ＿ＦＩＸに遅延補正されてセレクタ回路３１１に入力される。
【００５４】
これによって、図７の下４行に示すように、ＡＤＣＬＫ＿２ＣＫＤＬＹ，ＡＤＣＬＫ＿３ＣＫＤＬＹも、拡散クロックＳＳＣＧ＿ＣＬＫの最小周波数に対応するＡＤＣＬＫ＿２ＣＫＤＬＹ＿ＦＩＸ，ＡＤＣＬＫ＿３ＣＫＤＬＹ＿ＦＩＸに遅延補正されるのである。
【００５５】
図８に戻って、このように、１クロック内タイミング調整回路２３０によって遅延補正されたＡＤＣＬＫ＿１ＣＫＤＬＹ＿ＦＩＸ，ＡＤＣＬＫ＿２ＣＫＤＬＹ＿ＦＩＸ，ＡＤＣＬＫ＿３ＣＫＤＬＹ＿ＦＩＸは、何ら補正されていないＡＤ変換クロックＡＤＣＬＫと共にセレクタ回路３１１に入力される。セレクタ回路３１１は、セレクト信号保持回路１５とテーブル変換部３１９とを経由して入力されるセレクト信号に応じてＡＤＣＬＫ＿１ＣＫＤＬＹ＿ＦＩＸ，ＡＤＣＬＫ＿２ＣＫＤＬＹ＿ＦＩＸ，ＡＤＣＬＫ＿３ＣＫＤＬＹ＿ＦＩＸのいずれかを選択し、タイミング調整回路３４０（遅延回路の一例）に入力する。
【００５６】
タイミング調整回路３４０は、遅延素子２３２による補正量（遅延量）が遅延素子１７，１８と同様である点を除いて１クロック内タイミング調整回路２３０と同様に構成されている。そして、このタイミング調整回路３４０は、セレクト信号保持回路１５とテーブル変換部３１９とを経由して入力されるセレクト信号に応じて入力信号を遅延素子０〜７個分遅延して、補正後ＡＤ変換クロックｎｅｗ＿ＡＤＣＬＫとして出力する。
【００５７】
なお、テーブル変換部３１９からタイミング調整回路３４０のセレクタ回路及びセレクタ回路３１１へは、別個のセレクト信号が入力される。このようなタイミング調整回路３１０では、拡散クロックＳＳＣＧ＿ＣＬＫの２周期分以上の広範な遅延補正も、温度等の影響を抑制して正確に実行することができる。
【００５８】
また、上記各実施の形態では、光電変換素子としてＣＩＳを使用しているが、光電変換素子としてＣＣＤを使用した画像読取装置にも同様に適用することができる。更に、上記各実施の形態では、ＡＤ変換クロックＡＤＣＬＫを遅延補正しているが、一旦サンプルホールドを行ってからＡＤ変換を行う画像読取装置では、サンプルホールドタイミングを遅延補正してもよい。
【符号の説明】
【００５９】
１…ＣＩＳ              ２…ＳＳＣＧ        ３…クロック生成回路
４…周波数検出回路      ７…ＡＤ変換器      ８…デジタル画像処理回路
１０，１１０，２１０，３１０，３４０…タイミング調整回路
１１，１１１，２３１，３１１…セレクタ回路
１２，１３，１１２，１１３…遅延回路
１４…フリップフロップ                  １５…セレクト信号保持回路
１７，１８，２３２…遅延素子            １１９，３１９…テーブル変換部
２３０…クロック内タイミング調整回路    ９１０…画像読取装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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