(57)【特許請求の範囲】
【請求項１】
基板上に積層された複数の化合物半導体層を含む積層体の第１領域に形成された第１電界効果トランジスタ、前記積層体の第２領域に形成された第２電界効果トランジスタを有する半導体装置であって、
前記第１領域と前記第２領域とで同層に形成された第１導電型のチャネル層と、
前記チャネル層上に形成されると共に、前記第１領域と前記第２領域とで同層に形成された上部化合物半導体層と、
前記第１領域に形成されると共に、前記上部化合物半導体層と同層に形成された第２導電型の化合物半導体領域と、
第２導電型の前記化合物半導体領域にオーミック接触された前記第１電界効果トランジスタのゲート電極と、
前記第２領域の前記上部化合物半導体層にショットキー接触された前記第２電界効果トランジスタのゲート電極と、
前記上部化合物半導体層上に形成され、前記第１領域と前記第２領域とで同層に形成された表面保護層と、
を備え、
第２導電型の前記化合物半導体領域の上面には、凸部が設けられ、
前記表面保護膜が、前記凸部の側面と接触しており、
前記凸部の両側では、前記表面保護膜が、前記化合物半導体領域の上面と接触している半導体装置。
【請求項２】
前記第１領域と前記第２領域とで同層に形成された電子供給層と、
前記チャネル層と前記電子供給層との間に形成されると共に、前記第１領域と前記第２領域とで同層に形成されたスペーサ層と、
をさらに備える請求項１記載の半導体装置。
【請求項３】
第２導電型の前記化合物半導体領域は、前記上部化合物半導体層に設けられたリセス内に堆積された化合物半導体層に不純物が導入されて形成されることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記第２電界効果トランジスタの前記ゲート電極は、前記上部化合物半導体層に設けられたリセスに充填された部分を有することを特徴とする請求項１記載の半導体装置。
【請求項５】
前記第２電界効果トランジスタの前記ゲート電極は、前記上部化合物半導体層に設けられた前記リセスの内壁に当接しないことを特徴とする請求項４記載の半導体装置。
【請求項６】
前記第１領域と前記第２領域との境界部分に設けられたアイソレーション層によって、前記第１電界効果トランジスタと前記第２電界効果トランジスタとは互いに分離されることを特徴とする請求項１記載の半導体装置。
【請求項７】
前記第１電界効果トランジスタは、エンハンスメント型の電界効果トランジスタであり、
前記第２電界効果トランジスタは、ディプレッション型の電界効果トランジスタであることを特徴とする請求項１記載の半導体装置。
【請求項８】
前記第１電界効果トランジスタは、電流増幅回路用の電界効果トランジスタであって、
前記第２電界効果トランジスタは、スイッチ回路用の電界効果トランジスタであることを特徴とする請求項１記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に異なるタイプの電界効果トランジスタがモノリシック化された半導体装置に関する。
【背景技術】
【０００２】
近年、移動体通信端末用の半導体集積回路に関する技術の進展が著しい。移動体通信端末用の半導体集積回路の高機能化に伴い、機能素子をモノリシック化させることが強く要求されている。なお、複数の機能素子をモノリシック化することで、チップ自体の小型化、ボンディング工程の簡素化等を図ることができる。
【０００３】
移動体通信端末用の増幅回路としては、エンハンスメント型のＦＥＴ（Field Effect Transistor）（電界効果型トランジスタ）が用いられる。増幅回路は、他の機能回路と共通の電源で動作することが要求されるためである。また、移動体通信端末用のスイッチ回路としては、ディプレッション型のＦＥＴが用いられる。スイッチ回路は、低い挿入損失の実現のため、オン抵抗が低いことが要求されるためである。
【０００４】
エンハンスメント型ＦＥＴ、ディプレッション型ＦＥＴをモノリシック化すること自体は、従来から幅広く知られている（特許文献１乃至５参照）。
【０００５】
ディプレッション型ＦＥＴは、負の閾値電圧を有する。他方、エンハンスメント型ＦＥＴは、正の閾値電圧を有する。従って、ディプレッション型ＦＥＴとエンハンスメント型ＦＥＴとの間で閾値電圧が異なるように設定する必要がある。
【０００６】
図１１に、特許文献１記載の技術を説明するための模式図を示す。図１１では、エンハンスメント型ＦＥＴのゲート電極１００２からチャネル層２００までの距離は、ｎ型のＧａＡｓ層４００の厚み分だけ、ディプレッション型ＦＥＴのゲート電極１００４からチャネル層２００までの距離より短い。ゲート電極とチャネル層との間の距離の相違に基づいて、エンハンスメント型ＦＥＴとディプレッション型ＦＥＴとの閾値電圧の差が決定される。特許文献２乃至特許文献４にも、特許文献１と同様の技術が開示されている。
【０００７】
特許文献５には、チャネル領域の不純物濃度や接合深さが互いに同一にされたショットキー障壁型ＦＥＴ、ｐｎ接合型ＦＥＴらがモノリシック化された半導体装置が開示されている。
【特許文献１】特開平７−１４２６８５号公報
【特許文献２】特開平６−２１６３２６号公報
【特許文献３】特開平６−３２６１３１号公報
【特許文献４】特許第２７７３７００号公報
【特許文献５】特開昭６１−５９７８１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
エンハンスメント型ＦＥＴを増幅回路用のＦＥＴとして用いる場合、増幅回路の非動作時の消費電力を十分に低減するため、閾値電圧を＋０．３Ｖよりも大きな正の電圧に設定すると良い（より好ましくは、＋０．４Ｖよりも大きな正の電圧に設定すると良い）。また、ディプレッション型ＦＥＴをスイッチ回路用のＦＥＴとして用いる場合、挿入損失を十分に低減させるため、−０．５Ｖよりも大きな負の電圧に設定すると良い（より好ましくは、−０．６Ｖよりも大きな負の電圧に設定すると良い）。このように設定すると、エンハンスメント型ＦＥＴの閾値電圧とディプレッション型ＦＥＴの閾値電圧との差（差電圧）は大きくなる（より好ましい場合には、差電圧は、１Ｖ（＝＋０．４−（−０．６Ｖ））となる）。
【０００９】
このように大きな差電圧を設定するためには、ディプレッション型ＦＥＴのゲート−チャネル層間の距離を、エンハンスメント型ＦＥＴのゲート−チャネル層間の距離よりも十分に大きな設定する必要がある。
【００１０】
特許文献１記載のように設定すると、上述のｎ型ＧａＡｓ層４００の層厚を５０ｎｍに設定する必要がある。この場合、層厚の増加に伴い、エンハンスメント型ＦＥＴのゲートは半導体装置の内部に配置される。そして、ゲートに電界が集中し、ゲートの耐圧が低下することを招く。従って、ゲートに大きな電圧が印加される増幅回路用のＦＥＴとして採用することはできない。ゲートの耐圧性を向上させるために、ゲート側面に空間を設けたとしても、ドレイン電流の低下やオン抵抗の増大を招いてしまい得る。
【００１１】
このように、従来、異なるタイプのＦＥＴがモノリシック化された半導体装置で、各々の用途に応じて各ＦＥＴの特性を好適に設定することは困難であった。
【課題を解決するための手段】
【００１２】
本発明にかかる半導体装置は、基板上に積層された複数の化合物半導体層を含む積層体の第１領域に形成された第１電界効果トランジスタ、前記積層体の第２領域に形成された第２電界効果トランジスタを有する半導体装置であって、（１）前記第１領域と前記第２領域とで同層に形成された第１導電型のチャネル層と、（２）前記チャネル層上に形成されると共に、前記第１領域と前記第２領域とで同層に形成された上部化合物半導体層と、（３）前記第１領域に形成されると共に、前記上部化合物半導体層と同層に形成された第２導電型の化合物半導体領域と、（４）第２導電型の前記化合物半導体領域にオーミック接触された前記第１電界効果トランジスタのゲート電極と、（５）前記第２領域の前記上部化合物半導体層にショットキー接触された前記第２電界効果トランジスタのゲート電極と、を備える。
【００１３】
第１電界効果トランジスタは、第２導電型の化合物半導体領域に接続されたゲート電極を有し、第２電界効果トランジスタは、上部化合物半導体層にショットキー接触されたゲート電極を有する。これにより、両トランジスタのゲートのポテンシャル障壁は異なる値に設定される。従って、第１電界効果トランジスタと第２電界効果トランジスタの閾値電圧差は、上部化合物半導体層の層厚に加えて、両者のゲートのポテンシャル障壁の差も含めて設定される。これにより、上部化合物半導体層の層厚を過度に大きな値に設定することなく、第１電界効果トランジスタの閾値電圧と第２電界効果トランジスタの閾値電圧との差を大きく設定することができる。結果として、第１電界効果トランジスタ、第２電界効果トランジスタを、それぞれの用途に適したものとすることができる。
【発明の効果】
【００１４】
異なるタイプのＦＥＴがモノリシック化された半導体装置において、各々の用途に応じて各ＦＥＴの特性を好適に設定することができる。
【発明を実施するための最良の形態】
【００１５】
以下、図面を用いて、本発明の実施の形態について説明する。尚、図面は簡略的なものであって、示された構成要素の正確な大きさ等を示すものではない。また、図面に基づいて、本発明の技術的範囲を狭めるように解釈してはならない。また、同一の要素には同一の符号を付し、重複する説明は省略するものとする。上下左右といった方向を示す用語は、図面を正面視することを前提として用いる。
【００１６】
〔第１の実施形態〕
以下、第１の実施形態に係る半導体装置５０について図１を用いて説明する。図１に、半導体装置５０の概略的な断面構成を説明するための模式図を示す。なお、まず、半導体装置５０の構成について説明する。
【００１７】
図１に示すように、半導体装置５０は、第１領域に第１電界効果トランジスタ（ＦＥＴ１）、第２領域に第２電界効果トランジスタ（ＦＥＴ２）を有する。ＦＥＴ１は、エンハンスメント型のＦＥＴであり、正の閾値電圧を有する。ＦＥＴ１は、増幅回路の一部を構成する。ＦＥＴ２は、ディプレッション型のＦＥＴであり、負の閾値電圧を有する。ＦＥＴ２は、スイッチ回路の一部を構成する。換言すると、半導体装置５０は、増幅回路とスイッチ回路とがモノリシック化された半導体集積回路であり、増幅回路用のＦＥＴ１、スイッチ回路用のＦＥＴ２らを同一基板上に有する。
【００１８】
なお、ＦＥＴ１、ＦＥＴ２は、いわゆる高電子移動度電界効果型トランジスタ（ＨＥＭＴ(High Electron Mobility Transistor)）であり、互いに異なる材料の電子供給層、チャネル層を有する。電子供給層は、電子を供給する層である。チャネル層は、電子が走行する層である。なお、本実施形態では、電子の移動度を向上させるため、電子供給層とチャネル層との間に、スペーサ層を設けている。
【００１９】
図１に示すように、半導体装置５０は、半絶縁性のＧａＡｓ基板（化合物半導体基板）１上に、バッファ層（AlGaAs層）２、電子供給層（AlGaAs層）３、スペーサ層（AlGaAs層）４、チャネル層（InGaAs層）５、スペーサ層（AlGaAs層）６、電子供給層（AlGaAs層）７、中間層（AlGaAs層）８、中間層（GaAs層）９、ストッパ層（InGaP層）１０、中間層（上部化合物半導体層）（GaAs層）１１、ストッパ層（AlGaAs層）１２、キャップ層（GaAs層）１３、らIII−Ｖ族化合物半導体層がこの順でエピタキシャル成長された積層体を有する。
【００２０】
バッファ層２は、膜厚500nmのアンドープのAlGaAs層である。電子供給層３は、不純物（Ｓｉ）が2×1018cm-3ドープされた膜厚4nmのｎ型AlGaAs層である。スペーサ層４は、膜厚2nmのアンドープのAlGaAs層である。チャネル層５は、膜厚15nmのアンドープのInGaAs層である。スペーサ層６は、膜厚2nmのアンドープのAlGaAs層である。電子供給層７は、不純物（Ｓｉ）が2×1018cm-3ドープされた膜厚10nmのｎ型AlGaAs層である。中間層８は、膜厚5nmのアンドープのｎ型AlGaAs層である。中間層９は、膜厚5nmのアンドープのGaAs層である。ストッパ層１０は、膜厚5nmのアンドープのInGaP層である。中間層１１は、膜厚15nmのアンドープのGaAs層である。ストッパ層１２は、不純物（Ｓｉ）が4×1018cm-3ドープされた膜厚5nmのｎ型AlGaAs層である。キャップ層１３は、不純物（Ｓｉ）が4×1018cm-3ドープされた膜厚100nmのｎ型GaAs層である。
【００２１】
通常の薄膜形成技術（有機金属気相成長法（ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）等）を活用することで、ＧａＡｓ基板１上に上述の化合物半導体層２〜１３は順次積層される。そして、ＧａＡｓ基板１上には、化合物半導体層２〜１３が積層された積層体が形成される。
【００２２】
図１に示すように、ＦＥＴ１は、ソース電極１４、ドレイン電極１５を有する。ソース電極１４、ドレイン電極１５は、AuGe-Ni-Au合金層であり、キャップ層１３上に形成される。同様に、ＦＥＴ２は、ソース電極１６、ドレイン電極１７を有する。ソース電極１６、ドレイン電極１７は、AuGe-Ni-Au合金層であり、キャップ層１３上に形成される。なお、ＦＥＴ１、ＦＥＴ２のソース電極、ドレイン電極は、表面保護膜２１が形成された後に形成される。
【００２３】
第１領域には、エッチングによって、第１リセス４０が形成される。第１リセス４０は、ソース電極１４とドレイン電極１５とが形成されるべき領域の間の部分に形成される。なお、第１リセス４０は、キャップ層１３、ストッパ層１２が部分的に除去されて形成された溝である。なお、ストッパ層１２は、第１リセス４０用のエッチング停止層として機能する。
【００２４】
第２領域には、エッチングによって、第１リセス４１が形成される。第１リセス４１は、ソース電極１６とドレイン電極１７とが形成されるべき領域の間の部分に形成される。なお、第１リセス４１は、第１リセス４０と同様に、キャップ層１３、ストッパ層１２が部分的に除去されて形成された溝である。また、ストッパ層１２は、第１リセス４０用のエッチング停止層として機能する。
【００２５】
第１リセス４０内には、エッチングによって、第２リセス４２が形成される。なお、第２リセス４２は、中間層１１、ストッパ層１０が部分的に除去されて形成された溝である。ストッパ層１０は、第２リセス４２用のエッチング停止層として機能する。第１リセス４１内には、第１リセス４０のように、第２リセスは形成されない。
【００２６】
第２リセス４２内には、選択再成長技術を活用して、第２導電型の不純物がドープされた化合物半導体層（化合物半導体領域）１８が堆積される。化合物半導体層１８は、不純物（Ｃ）がドープされた膜厚80nmのｐ型GaAs（p+-GaAs）層である。なお、化合物半導体層１８の不純物濃度は、1×1020cm-3程度である。ここで、第２導電型半導体層１８の不純物濃度は、n型AlGaAs層７の不純物濃度よりも高いことが望ましい。n型AlGaAs層１７以下の濃度の場合、第２導電型半導体層１８内に広がる空乏層幅が大きくなるため好ましくない。
【００２７】
ＦＥＴ１のゲート電極１９は、化合物半導体層１８上に形成される。ゲート電極１９は、WSiからなり、化合物半導体層１８とオーミック接触される。換言すると、ゲート電極１９は、オーミック電極である。p型の第２導電型半導体層１８と、n型AlGaAs層７との間にPN接合が形成される。ゲート電極１９に印加される電圧によって、ＰＮ接合からチャネル層側に広がった空乏層の厚みが制御されてチャネル層５内の電子蓄積量が変調され、ＦＥＴ１のオン・オフが制御される。
【００２８】
ＦＥＴ２のゲート電極２０は、中間層１１上に形成される。ゲート電極２０は、ゲート電極１９と同様にWSiからなる。ゲート電極２０は、ゲート電極１９とは異なり、中間層１１とショットキー接触される。換言すると、ゲート電極２０は、ショットキー電極である。ゲート電極２０と中間層１１との間には、ショットキー障壁が形成される。ゲート電極２０に印加される電圧によって、ショットキー接合の空乏層の厚みが制御され、ＦＥＴ２のオン・オフが制御される。
【００２９】
なお、ＦＥＴ１とＦＥＴ２とは、アイソレーション領域２２により電気的に分離される。アイソレーション領域２２は、ストッパ層１２、キャップ層１３らが除去されて形成されたリセス４３の底面に不純物（ホウ素（Ｂ））をイオン注入することで形成される。
【００３０】
また、化合物半導体層２〜１３を含む積層体の上面は、表面保護膜（パッシべーション膜）２１が形成される。表面保護膜２１は、ＳｉＯ２膜であり、通常の薄膜形成技術（スパッタ等）により形成される。なお、図１から明らかなように、ＦＥＴ１、ＦＥＴ２の各電極は、表面保護膜２１が部分的に除去されて形成される。
【００３１】
本実施形態では、上述の説明から明らかなように、ＦＥＴ１のゲート電極１９はp型の化合物半導体層１８に接続され、ＦＥＴ２のゲート電極２０はn型の中間層１１に接続される。これにより、両ＦＥＴのゲートのポテンシャル障壁は異なる値に設定される。すなわち、ＦＥＴ１のゲートのポテンシャル障壁（φE）は、化合物半導体層（p+-GaAs層）１８のバンドギャップに相当する1.4eVとなる。他方、ＦＥＴ２のゲートのポテンシャル障壁（φD）は、ゲート電極２０と中間層１１とのショットキー接合から生じる０．８ｅＶとなる。これによって、中間層１１、ストッパ層１０を十分に薄く設定しつつ、かつ、ＦＥＴ１とＦＥＴ２との閾値電圧差を十分に大きな値に設定することができる。そして、ＦＥＴ１の特性を増幅回路用のＦＥＴに適するものとし、ＦＥＴ２の特性をスイッチ回路用のＦＥＴに適するものとすることができる。
【００３２】
ここで、上述の点について更に説明をする。エンハンスメント型のＦＥＴ１の閾値電圧とディプレッション型のＦＥＴ２の閾値電圧との差(ΔVT)は、式１で表される。なお、化合物半導体層（p+-GaAs層）１８内に広がる空乏層幅は十分薄いため無視できる。
ΔVT=κ1 ・tGaAs+κ2・tInGaP＋（(φE−φD)/q）  ・・・式１
ここで、κ1は中間層（GaAs層）11内の電界強度、κ2はストッパ層（InGaP層）10の電界強度、tGaAsは中間層（GaAs層）11の膜厚、tInGaPはストッパ層（InGaP層）10の膜厚、qは電荷素量である。
【００３３】
式１の第１項（κ1 ・tGaAs）、第２項（κ2・tInGaP）は、中間層１１の層厚、ストッパ層１０の層厚の合計値に応じたＦＥＴ１とＦＥＴ２との閾値電圧差である。なお、中間層１１の層厚、ストッパ層１０の層厚の合計値は、ＦＥＴ１のゲート構造（ゲート電極１９、化合物半導体層１８）−チャネル層５間の距離と、ＦＥＴ２のゲート構造（ゲート電極２０）−チャネル層５間の距離の差分に対応する。式１の第３項（(φE−φD)/q）は、ＦＥＴ１のゲートのポテンシャル障壁（φE）とＦＥＴ２のゲートのポテンシャル障壁（φD）の差分で生じる閾値電圧差である。
【００３４】
上述のように、ＦＥＴ１、ＦＥＴ２のポテンシャル障壁は異なる値に設定されている。従って、第３項でＦＥＴ１とＦＥＴ２との閾値電圧差を0.6V（1.4-0.8（φE−φD））と設定することができる。これにより、第１項と第２項とで、閾値電圧差を０．６Ｖ分だけ大きく設定する必要はない。つまり、ストッパ層１０、中間層１１を厚く設定する必要がない。
【００３５】
この結果、ストッパ層１０、中間層１１の層厚を過度に増加させることなく、ＦＥＴ１とＦＥＴ２の閾値電圧差を１Ｖに設定できる（ＦＥＴ１の閾値電圧を＋０．４Ｖ、ＦＥＴ２の閾値電圧を−０．６Ｖに設定できる）。この場合、上述のように、ストッパ層１０の層厚を５ｎｍとし、中間層１１の層厚を２０ｎｍとすれば十分である。
【００３６】
また、試作品の評価結果によると、ＦＥＴ１のゲート耐圧を１８Ｖに設定することができた。これは、移動体通信端末用の３Ｖ動作の増幅回路としては十分な特性である。また、ＦＥＴ１の閾値電圧は＋０．３Ｖよりも高いため、遮断電流は、５ｎＡ／ｍｍと極めて小さい。また、ＦＥＴ１のゲート障壁（φE）は高いため、大きなゲート電圧をゲート電極１９に印加することができる。この結果、ＦＥＴ１の最大ドレイン電流は４３０ｍＡ／ｍｍというエンハンスメント型ＦＥＴとしては大きな値を得ることができた。
【００３７】
ＦＥＴ２の閾値電圧は−０．６Ｖと低いため、ＦＥＴ２のオン抵抗は１．６Ωｍｍと十分に低い値を得ることができた。
【００３８】
このように、ＦＥＴ１、ＦＥＴ２のゲートのポテンシャル障壁を異なる値に設定することで、中間層１１、ストッパ層１０を厚く設定せずに、ＦＥＴ１とＦＥＴ２との閾値電圧差を十分に大きな値に設定することができる。そして、ＦＥＴ１の特性を増幅回路用のＦＥＴに適するものとし、ＦＥＴ２の特性をスイッチ回路用のＦＥＴに適するものとすることができる。
【００３９】
最後に、半導体装置５０の製造方法の一例について概略的に説明する。まず、ＧａＡｓ基板１を用意する。次に、ＧａＡｓ基板１上に、ＭＯＣＶＤ法により、バッファ層２〜キャップ層１３を成長させる。次に、第１リセス４０、リセス４３をエッチングにより形成する。次に、リセス４３の底面に不純物（ホウ素（Ｂ））を打ち込み、アイソレーション領域２２を形成する。次に、第２リセス４２を形成する。次に、第２リセス４２内に、化合物半導体層１８を選択的に堆積させる。次に、表面保護膜２１を形成する。そして、ソース電極１４、１６、ドレイン電極１５、１７を形成する。そして、ゲート電極１９、２０を形成する。
【００４０】
〔第２の実施形態〕
以下、第２の実施形態に係る半導体装置５１について図２を用いて説明する。図２に、半導体装置５１の概略的な断面構成を説明するための模式図を示す。
【００４１】
図２に示すように、本実施形態においては、化合物半導体層１８は、中間層１１、ストッパ層１０、中間層９に形成された第２リセス４２に内に形成される。すなわち、化合物半導体層１８は、中間層８の上層に設けられる。このような場合であっても、第１の実施形態と同様の効果を得ることができる。
【００４２】
なお、この場合の試作品の評価結果によると、ＦＥＴ１の閾値電圧は＋０．５Ｖであり、遮断電流は１ｎＡ／ｍｍであった。また、ＦＥＴ１の中間層１１〜中間層９の層厚の合計値は２５ｎｍであり、ＦＥＴ１のゲート耐圧は１６Ｖであった。ＦＥＴ２の閾値電圧は第１の実施形態と同様に、−０．６Ｖであった。
【００４３】
〔第３の実施形態〕
以下、第３の実施形態に係る半導体装置５２について図３を用いて説明する。図３に、半導体装置５２の概略的な断面構成を説明するための模式図を示す。
【００４４】
図３に示すように、本実施形態においては、化合物半導体層１８は、中間層１１に形成された第２リセス４２に内に形成される。すなわち、化合物半導体層１８は、ストッパ層１０の上層に設けられる。このような場合であっても、第１の実施形態と同様の効果を得ることができる。なお、中間層１１の層厚は、２０ｎｍに設定されている。また、ここでは、中間層９は導入されていない。
【００４５】
この場合の試作品の評価結果によると、ＦＥＴ１の閾値電圧は＋０．４Ｖであり、遮断電流は５ｎＡ／ｍｍであった。また、ＦＥＴ１の中間層１１の層厚は２０ｎｍであり、ＦＥＴ１のゲート耐圧は１８Ｖであった。ＦＥＴ２の閾値電圧は第１の実施形態と同様に、−０．６Ｖであった。
【００４６】
〔第４の実施形態〕
以下、第４の実施形態に係る半導体装置５３について図４を用いて説明する。図４に、半導体装置５３の概略的な断面構成を説明するための模式図を示す。
【００４７】
図４に示すように、本実施形態においては、ゲート電極２０は、InGaP層（ストッパ層）１０にショットキー接触される。このような場合であって、第３の実施形態と同様の効果を得ることができる。なお、ここでは、InGaP層（ストッパ層）１０が、上部化合物半導体層に相当する。
【００４８】
〔第５の実施形態〕
以下、第５の実施形態に係る半導体装置５４について図５を用いて説明する。図５に、半導体装置５４の概略的な断面構成を説明するための模式図を示す。
【００４９】
図５に示すように、本実施形態においては、第４の実施形態とは異なり、化合物半導体層１８は、GaAs層（中間層）９、InGaP層（ストッパ層）１０に形成された第２リセス４２内に形成される。すなわち、化合物半導体層１８は、AlGaAs層（中間層）８の上層に設けられる。このような場合であっても、第４の実施形態と同様の効果を得ることができる。なお、この場合、ＦＥＴ１の閾値電圧は＋０．５Ｖであり、ＦＥＴ２の閾値電圧は−０．６Ｖである。また、ここでも、InGaP層１０が、上部化合物半導体層に相当する。
【００５０】
〔第６の実施形態〕
以下、第６の実施形態に係る半導体装置５５について図６を用いて説明する。図６に、半導体装置５５の概略的な断面構成を説明するための模式図を示す。
【００５１】
本実施形態は、第１の実施形態とは異なり、図６に示すように、ＦＥＴ２のゲート電極２０を第２リセス４４内に形成する。なお、第２リセス４４は、中間層１１が選択的にエッチングされて形成された溝である。中間層１１の層厚は、５ｎｍである。ストッパ層１０の層厚は、２０ｎｍである。
【００５２】
このような構成によれば、第１の実施形態の効果に加えて、ＦＥＴ２のオン抵抗を低減することができる。結果として、スイッチ回路の挿入損失をさらに低減することができる。これは、ゲート電極２０が、化合物半導体層（中間層１１）に埋め込まれることによって、半導体装置５５の表面付近に形成される空乏層の影響を排除し、ＦＥＴ２のチャネルに蓄積される電子濃度を高くすることができるためである。
【００５３】
なお、ＦＥＴ１の閾値電圧は０．４Ｖとし、ＦＥＴ２の閾値電圧は、−０．６Ｖとし、ＦＥＴ１とＦＥＴ２との閾値電圧差を１Ｖに設定することができる。なお、ＦＥＴ１のゲート耐圧は１６Ｖであった。
【００５４】
〔第７の実施形態〕
以下、第７の実施形態に係る半導体装置５６について図７を用いて説明する。図７に、半導体装置５６の概略的な断面構成を説明するための模式図を示す。
【００５５】
本実施形態は、第６の実施形態とは異なり、図７に示すように、ゲート電極２０の側面と中間層１１との間に空間３０を設ける。
【００５６】
このような構成によれば、第６の実施形態と同様の効果に加えて、ＦＥＴ２のゲートに印加される電界強度を低減させ、ＦＥＴ２のゲート耐圧を向上させることができる。なお、ゲート電極２０の側面と中間層１１との間の間隔は、２０ｎｍ〜６０ｎｍの範囲に設定すると良い。
【００５７】
試作評価の際は、その間隔を３０ｎｍとし、ＦＥＴ２のゲート耐圧を１８Ｖに設定することができた。また、第１実施形態の場合と比較して、ＦＥＴ２のオン抵抗を１０％低減することができた。
【００５８】
〔第８の実施形態〕
以下、第８の実施形態に係る半導体装置５７について図８を用いて説明する。図８に、半導体装置５７の概略的な断面構成を説明するための模式図を示す。
【００５９】
本実施形態は、第７の実施形態とは異なり、ゲート電極２０は、ＡｌＧａＡｓ層２４にショットキー接触させる。このような場合であっても、第７の実施形態と同様の効果を得ることができる。但し、ＡｌＧａＡｓ層２４は、ＩｎＧａＰ層と比較して、ショットキー障壁が０．２Ｖ高いため、同じマイナスの閾値電圧を得るためには、その層厚を厚く設定する必要がある。つまり、層厚の増加を抑制するためには、ゲート電極２０を、ＡｌＧａＡｓ層よりもショットキー障壁が低いＧａＡｓ層又はＩｎＧａＰ層とショットキー接触させると良い。
【００６０】
〔第９の実施形態〕
以下、第９の実施形態に係る半導体装置５８について図９を用いて説明する。図９に、半導体装置５８の概略的な断面構成を説明するための模式図を示す。
【００６１】
本実施形態は、第８の実施形態とは異なり、化合物半導体層１８は、InGaP層１０上に形成される。このような場合であっても、第８の実施形態と同様の効果を得ることができる。
【００６２】
〔第１０の実施形態〕
以下、第１０の実施形態に係る半導体装置５９について図１０を用いて説明する。図１０に、半導体装置５９の概略的な断面構成を説明するための模式図を示す。
【００６３】
本実施形態は、特にチャネル層の構成が第１の実施形態と異なる。このような場合であっても、第８の実施形態と同様の効果を得ることができる。
【００６４】
図１０に示すように、本実施形態においては、バッファ層２上には、ＧａＡｓ層２５、ＡｌＧａＡｓ層２６がこの順で形成される。ＧａＡｓ層２５は、Ｓｉがドープされている。同様に、ＡｌＧａＡｓ層２６にも、Ｓｉがドープされている。ＡｌＧａＡｓ層２６上には、中間層９が形成される。
【００６５】
本発明の技術的範囲は上述の実施の形態に限定されない。すなわち、化合物半導体層１８は、選択再成長技術に代えて、不純物拡散技術で形成させても良い。つまり、上部化合物半導体層（図１の中間層１１）に不純物（Ｚｎ）を熱拡散させて化合物半導体層１８を形成させても良い。また、不純物として導入される元素の種類は任意であり、Ｃ、Ｚｎ、Ｍｇ等いずれであっても良い。また、化合物半導体層１８は、ＧａＡｓ層に限らず、他のIII−Ｖ族化合物半導体層（例えば、ＡｌＧａＡｓ層）であっても良い。また、電極（電極１９、２０）の材料も任意であり、ＷＳｉ以外のＴｉ、Ａｌ、Ｐｔなどの金属であっても良い。また、上述の実施形態においては、ＧａＡｓ基板と格子整合する組成の化合物半導体層について説明したが、ＩｎＰ系の化合物半導体、ＧａＮ形の化合物半導体に適用しても良い。
【図面の簡単な説明】
【００６６】
【図１】第１の実施形態にかかる半導体装置５０の概略的な断面構成を説明するための模式図である。
【図２】第２の実施形態にかかる半導体装置５１の概略的な断面構成を説明するための模式図である。
【図３】第３の実施形態にかかる半導体装置５２の概略的な断面構成を説明するための模式図である。
【図４】第４の実施形態にかかる半導体装置５３の概略的な断面構成を説明するための模式図である。
【図５】第５の実施形態にかかる半導体装置５４の概略的な断面構成を説明するための模式図である。
【図６】第６の実施形態にかかる半導体装置５５の概略的な断面構成を説明するための模式図である。
【図７】第７の実施形態にかかる半導体装置５６の概略的な断面構成を説明するための模式図である。
【図８】第８の実施形態にかかる半導体装置５７の概略的な断面構成を説明するための模式図である。
【図９】第９の実施形態にかかる半導体装置５８の概略的な断面構成を説明するための模式図である。
【図１０】第１０の実施形態にかかる半導体装置５９の概略的な断面構成を説明するための模式図である。
【図１１】従来の技術を説明するための模式図を示す。
【符号の説明】
【００６７】
５０〜５９    半導体装置
２    バッファ層
３    電子供給層
４    スペーサ層
５    チャネル層
６    スペーサ層
７    電子供給層
８    中間層
９    中間層
１０    ストッパ層
１１    中間層
１２    ストッパ層
１３    キャップ層
１４    ソース電極
１５    ドレイン電極
１６    ソース電極
１７    ドレイン電極
１８    化合物半導体層
１９    ゲート電極
２０    ゲート電極
２１    表面保護膜
２２    アイソレーション領域
３０    空間
４０〜４４    リセス
【図１】
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【図２】
0005431652.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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