(57)【特許請求の範囲】
【請求項１】
基板と、
前記基板上に各々行列形態に配列される複数の画素を含む第１画素群及び第２画素群と、
前記第１画素群の画素に接続され、第１方向に延長される複数のゲート線を含む第１ゲート線群と、
前記第２画素群の画素に接続され、前記第１方向に延長される複数のゲート線を含む第２ゲート線群とを有し、
前記第１と第２画素群は第１方向に隣接し、
前記第１ゲート線群に接続され、前記第１ゲート線群にゲート信号を伝達する第１ゲート駆動部と、
前記第２ゲート線群に接続され、前記第２ゲート線群にゲート信号を伝達する第２ゲート駆動部とを更に有し、
前記第１画素群の画素に接続され、第２方向に延長される複数のデータ線を含む第１データ線群と、
前記第２画素群の画素に接続され、前記第２方向に延長される複数のデータ線を含む第２データ線群とを更に有し、
第１データ線群の各データ線と前記第２データ線群の各データ線とは順次に一つずつ互いに接続され、
前記ゲート信号は、ゲートオン電圧（Ｖｏｎ）及びゲートオフ電圧（Ｖｏｆｆ）からなり、前記ゲートオン電圧（Ｖｏｎ）の持続時間は１水平周期以上であり、
前記第１及び第２ゲート線群各々のゲート線のうちの同じ行に配列されている二つのゲート線に印加されるゲート信号のゲートオン電圧（Ｖｏｎ）は所定時間互いに重畳することを特徴とする液晶表示装置。
【請求項２】
基板と、
前記基板上に各々行列形態に配列される複数の画素を含む第１画素群及び第２画素群と、
前記第１画素群の画素に接続され、第１方向に延長される複数のゲート線を含む第１ゲート線群と、
前記第２画素群の画素に接続され、前記第１方向に延長される複数のゲート線を含む第２ゲート線群とを有し、
前記第１と第２画素群は第１方向に隣接し、
前記第１ゲート線群に接続され、前記第１ゲート線群にゲート信号を伝達する第１ゲート駆動部と、
前記第２ゲート線群に接続され、前記第２ゲート線群にゲート信号を伝達する第２ゲート駆動部とを更に有し、
前記第１画素群の画素に接続され、第２方向に延長される複数のデータ線を含む第１データ線群と、
前記第２画素群の画素に接続され、前記第２方向に延長される複数のデータ線を含む第２データ線群とを更に有し、
前記第１データ線群の各データ線と前記第２データ線群の各データ線は、互いに異なる色相を有する３つの画素を一つのドットと定義する時、前記第１画素群と前記第２画素群との隣接境界を対称軸として対称位置にある前記ドット同士にて各々接続され、前記接続された二つのドットでは同一の色相を表示する画素と接続されている前記第１データ線群のデータ線と前記第２データ線群のデータ線とが接続されていることを特徴とする液晶表示装置。
【請求項３】
前記第１データ線群及び前記第２データ線群と接続され、前記第１及び第２データ線群にデータ電圧を伝達するデータ駆動部を更に有することを特徴とする請求項１又は２に記載の液晶表示装置。
【請求項４】
前記データ駆動部は、前記第１及び第２画素群の領域を基準としてその側方に配置されることを特徴とする請求項３に記載の液晶表示装置。
【請求項５】
前記データ駆動部は、前記第１又は第２ゲート駆動部と同様の方向に配置されることを特徴とする請求項３に記載の液晶表示装置。
【請求項６】
前記ゲート信号は、前記第１ゲート線群のゲート線及び第２ゲート線群のゲート線に交互に転送され順次に印加されることを特徴とする請求項１又は２に記載の液晶表示装置。
【請求項７】
前記第１及び第２ゲート駆動部は、前記基板上に集積されることを特徴とする請求項１又は２に記載の液晶表示装置。
【請求項８】
前記第１及び第２ゲート駆動部は、前記第１及び第２画素群の領域を間に置いて対向して配置されることを特徴とする請求項１又は２に記載の液晶表示装置。
【請求項９】
前記ゲート信号は、ゲートオン電圧（Ｖｏｎ）及びゲートオフ電圧（Ｖｏｆｆ）からなり、前記ゲートオン電圧（Ｖｏｎ）の持続時間は１水平周期以上であることを特徴とする請求項２に記載の液晶表示装置。
【請求項１０】
前記ゲートオン電圧（Ｖｏｎ）の持続時間は２水平周期であることを特徴とする請求項１又は９に記載の液晶表示装置。
【請求項１１】
前記第１及び第２ゲート線群各々のゲート線のうちの同じ行に配列されている二つのゲート線に印加されるゲート信号のゲートオン電圧（Ｖｏｎ）は所定時間互いに重畳することを特徴とする請求項９に記載の液晶表示装置。
【請求項１２】
前記所定時間は、１水平周期であることを特徴とする請求項１又は１１に記載の液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は液晶表示装置に関し、特に、データ駆動回路チップの個数を減らしながらも表示板の開口率低下がない液晶表示装置に関する。
【背景技術】
【０００２】
液晶表示装置は、現在最も広く使用されている平板表示装置のうちの一種であって、画素電極と共通電極など電場生成電極が形成されている二枚の表示板とその間に挿入されている液晶層とを含み、電場生成電極に電圧を印加して液晶層に電場を生成し、これを通じて液晶層の液晶分子の配向を決定して入射光の偏光を制御することによって画像を表示する。
【０００３】
液晶表示装置はまた、各画素電極に接続されているスイッチング素子及びスイッチング素子を制御して画素電極に電圧を印加するためのゲート線とデータ線など複数の信号線を含む。ゲート線はゲート駆動回路が生成したゲート信号を伝達して、データ線はデータ駆動回路が生成したデータ電圧を伝達して、スイッチング素子はゲート信号によってデータ電圧を画素電極に伝達する。
【０００４】
このようなゲート駆動回路及びデータ駆動回路は、複数の集積回路チップの形態で表示板に直接装着されたり可撓性印刷回路フィルムなどに装着されて表示板に付着されるが、このような集積回路チップは液晶表示装置の製造コストに高い比率を占める。特に、データ駆動集積回路チップの場合、ゲート駆動回路チップに比べてそのコストが非常に高いために高解像度、大面積液晶表示装置の場合その個数を減らす必要がある。ゲート駆動回路の場合、ゲート線、データ線及びスイッチング素子と一緒に表示板に集積することによってそのコストを減らすことができるが、データ駆動回路はその構造が多少複雑で表示板に集積しにくく、より一層その個数を減らす必要があるという問題がある。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
そこで、本発明は上記従来の液晶表示装置における問題点に鑑みてなされたものであって、本発明の目的は、データ駆動回路チップの個数を減らしながらも表示板の開口率低下がない液晶表示装置を提供することにある。
【課題を解決するための手段】
【０００６】
上記目的を達成するためになされた本発明による液晶表示装置は、基板と、前記基板上に各々行列形態に配列される複数の画素を含む第１画素群及び第２画素群と、前記第１画素群の画素に接続され、第１方向に延長される複数のゲート線を含む第１ゲート線群と、前記第２画素群の画素に接続され、前記第１方向に延長される複数のゲート線を含む第２ゲート線群とを有し、前記第１と第２画素群は第１方向に隣接し、前記第１ゲート線群に接続され、前記第１ゲート線群にゲート信号を伝達する第１ゲート駆動部と、前記第２ゲート線群に接続され、前記第２ゲート線群にゲート信号を伝達する第２ゲート駆動部とを更に有し、前記第１画素群の画素に接続され、第２方向に延長される複数のデータ線を含む第１データ線群と、前記第２画素群の画素に接続され、前記第２方向に延長される複数のデータ線を含む第２データ線群とを更に有し、第１データ線群の各データ線と前記第２データ線群の各データ線とは順次に一つずつ互いに接続され、前記ゲート信号は、ゲートオン電圧（Ｖｏｎ）及びゲートオフ電圧（Ｖｏｆｆ）からなり、前記ゲートオン電圧（Ｖｏｎ）の持続時間は１水平周期以上であり、前記第１及び第２ゲート線群各々のゲート線のうちの同じ行に配列されている二つのゲート線に印加されるゲート信号のゲートオン電圧（Ｖｏｎ）は所定時間互いに重畳することを特徴とする。
【０００７】
また、上記目的を達成するためになされた本発明による液晶表示装置は、基板と、前記基板上に各々行列形態に配列される複数の画素を含む第１画素群及び第２画素群と、前記第１画素群の画素に接続され、第１方向に延長される複数のゲート線を含む第１ゲート線群と、前記第２画素群の画素に接続され、前記第１方向に延長される複数のゲート線を含む第２ゲート線群とを有し、前記第１と第２画素群は第１方向に隣接し、前記第１ゲート線群に接続され、前記第１ゲート線群にゲート信号を伝達する第１ゲート駆動部と、前記第２ゲート線群に接続され、前記第２ゲート線群にゲート信号を伝達する第２ゲート駆動部とを更に有し、前記第１画素群の画素に接続され、第２方向に延長される複数のデータ線を含む第１データ線群と、前記第２画素群の画素に接続され、前記第２方向に延長される複数のデータ線を含む第２データ線群とを更に有し、前記第１データ線群の各データ線と前記第２データ線群の各データ線は、互いに異なる色相を有する３つの画素を一つのドットと定義する時、前記第１画素群と前記第２画素群との隣接境界を対称軸として対称位置にある前記ドット同士にて各々接続され、前記接続された二つのドットでは同一の色相を表示する画素と接続されている前記第１データ線群のデータ線と前記第２データ線群のデータ線とが接続されていることを特徴とする。
【０００８】
前記第１データ線群及び前記第２データ線群と接続され、前記第１及び第２データ線群にデータ電圧を伝達するデータ駆動部を更に有することが好ましい。
前記データ駆動部は、前記第１及び第２画素群の領域を基準としてその側方に配置されることが好ましい。
前記データ駆動部は、前記第１又は第２ゲート駆動部と同様の方向に配置されることが好ましい。
前記ゲート信号は、前記第１ゲート線群のゲート線及び第２ゲート線群のゲート線に交互に転送され順次に印加されることが好ましい。
前記第１及び第２ゲート駆動部は、前記基板上に集積されることが好ましい。
前記第１及び第２ゲート駆動部は、前記第１及び第２画素群の領域を間に置いて対向して配置されることが好ましい。
前記ゲート信号は、ゲートオン電圧（Ｖｏｎ）及びゲートオフ電圧（Ｖｏｆｆ）からなり、前記ゲートオン電圧（Ｖｏｎ）の持続時間は１水平周期以上であることが好ましい。
前記ゲートオン電圧（Ｖｏｎ）の持続時間は２水平周期であることが好ましい。
前記第１及び第２ゲート線群各々のゲート線のうちの同じ行に配列されている二つのゲート線に印加されるゲート信号のゲートオン電圧（Ｖｏｎ）は所定時間互いに重畳することが好ましい。
前記所定時間は、１水平周期であることが好ましい。
【発明の効果】
【０００９】
本発明に係る液晶表示装置によれば、液晶表示装置の開口率が減ることを防止しながらデータ駆動回路チップの個数を減らすことができるという効果がある。
【発明を実施するための最良の形態】
【００１０】
次に、本発明に係る液晶表示装置を実施するための最良の形態の具体例を図面を参照しながら説明する。
しかしながら、本発明は多様に異なる形態で実現できるので、ここで説明する実施形態に限定されるものではない。
【００１１】
図面で各種の層または領域を明確に表現するために厚さを拡大して示した。明細書全体を通じて類似の部分については同一の図面符号で示すものとする。層、膜、領域、板などの部分が他の部分の“上”にあるとする時、これは他の部分の“直ぐ上”にある場合だけでなく、その中間に他の部分がある場合も含む。反対にある部分が他の部分の“直ぐ上”にあるとする時には中間に他の部分がないことを意味する。
【００１２】
以下、図１、図２、図３及び図４を参照して本発明の一実施形態による液晶表示装置について説明する。
図１は、本発明の一実施形態による液晶表示装置のブロック図であり、図２は本発明の一実施形態による液晶表示装置の一つの画素に対する等価回路図であり、図３は本発明の一実施形態による液晶表示装置の画素、信号線及び駆動部の空間的配列の一例を示す図面であり、図４は本発明の他の実施形態による液晶表示装置の画素、信号線及び駆動部の空間的配列の一例を示す図面である。
【００１３】
図１及び図２を参照すれば、本発明の一実施形態による液晶表示装置は液晶表示板組立体３００とこれに接続されたゲート駆動部４００及びデータ駆動部５００、データ駆動部５００に接続された階調電圧生成部８００、そしてこれらを制御する信号制御部６００を含む。
【００１４】
液晶表示板組立体３００は、等価回路から見る時、信号線（Ｇｉ−１、Ｇｉ、Ｄｊ）とこれに接続され、ほぼ行列形態に配列された複数の画素（ｐｉｘｅｌ）（ＰＸ）を含む。一方、図２に示す構造で見る時、液晶表示板組立体３００は互いに対向する下部及び上部表示板１００、２００とその間に入っている液晶層３を含む。
【００１５】
まず、図１及び図２を参照すれば、信号線（Ｇｉ−１、Ｇｉ、Ｄｊ）ゲート信号（“走査信号”とも言う）を伝達する複数のゲート線（Ｇｉ−１、Ｇｉ）とデータ信号を伝達する複数のデータ線（Ｄｊ）を含む。ゲート線（Ｇｉ−１、Ｇｉ）はほぼ行方向にのびて互いに略平行をなして、データ線（Ｄｊ）はほぼ列方向にのびて互いに略平行をなす。
各画素（ＰＸ）は信号線（Ｇｉ、Ｄｊ）に接続されたスイッチング素子（Ｑ）とこれに接続された液晶キャパシタ（Ｃｌｃ）及びストレージキャパシタ（Ｃｓｔ）を含む。ストレージキャパシタ（Ｃｓｔ）は必要に応じて省略してもよい。
【００１６】
スイッチング素子（Ｑ）は、下部表示板１００に備えられている薄膜トランジスタなどの三端子素子であって、その制御端子はゲート線（Ｇｉ）と接続されており、入力端子はデータ線（Ｄｊ）と接続されており、出力端子は液晶キャパシタ（Ｃｌｃ）及びストレージキャパシタ（Ｃｓｔ）と接続されている。
【００１７】
液晶キャパシタ（Ｃｌｃ）は下部表示板１００の画素電極１９１と上部表示板２００の共通電極２７０を二つの端子として、画素電極１９１と共通電極２７０の二つの電極の間の液晶層３は誘電体として機能する。画素電極１９１はスイッチング素子（Ｑ）と接続されて共通電極２７０は上部表示板２００の全面に形成されており、共通電圧（Ｖｃｏｍ）が印加される。図２とは違って、共通電極２７０が下部表示板１００に備えられる場合もあり、この時には二つの電極（１９１、２７０）のうちの少なくとも一つが線状又は棒状で作られてもよい。
【００１８】
図２によれば、液晶キャパシタ（Ｃｌｃ）の補助的な役割を果たすストレージキャパシタ（Ｃｓｔ）は下部表示板１００に具備された別個の信号線（図示せず）と画素電極１９１が絶縁体を間に置いて重なるように構成され、この別個の信号線には共通電圧（Ｖｃｏｍ）などの決められた電圧が印加される。しかしながら、ストレージキャパシタ（Ｃｓｔ）は画素電極１９１が絶縁体を媒介として真上の前段ゲート線（Ｇｉ−１）と重なって行われてもよい。ここで、前段とは直前に駆動された画素行をいい、後段とは次に駆動される画素行を言う。
【００１９】
図３に示すように、画素（ＰＸ）は行方向に隣接する第１画素群（ＰＸａ）及び第２画素群（ＰＸｂ）に分けられる。複数のゲート線（Ｇａ１、Ｇａ２…Ｇａｎ、Ｇｂ１、Ｇｂ２…Ｇｂｎ）は第１画素群（ＰＸａ）に接続されている第１ゲート線群（Ｇａ）及び第２画素群（ＰＸｂ）に接続されている第２ゲート線群（Ｇｂ）に分れる。つまり、一つの画素行に配列されているゲート線（Ｇａ１／Ｇｂ１、Ｇａ２／Ｇｂ２…Ｇａｎ／Ｇｂｎ）は互いに分離されて各々第１及び第２ゲート線群（Ｇａ、Ｇｂ）に含まれる。
【００２０】
複数のデータ線は、また第１画素群（ＰＸａ）に接続されている第１データ線群（Ｄａ）及び第２画素群（ＰＸｂ）に接続されている第２データ線群（Ｄｂ）に分れる。第１データ線群（Ｄａ）のデータ線（Ｄａ１、Ｄａ２、Ｄａ３…Ｄａｍ−２、Ｄａｍ−１、Ｄａｍ）と第２データ線群（Ｄｂ）のデータ線（Ｄｂ１、Ｄｂ２、Ｄｂ３…Ｄｂｍ−２、Ｄｂｍ−１、Ｄｂｍ）は各々順次に互いに連結されている。
この時、各データ線（Ｄａ１、Ｄａ２、Ｄａ３…Ｄａｍ−２、Ｄａｍ−１、Ｄａｍ、Ｄｂ１、Ｄｂ２、Ｄｂ３…Ｄｂｍ−２、Ｄｂｍ−１、Ｄｂｍ）を接続する延長線は画素（ＰＸ）を基準として液晶表示板組立体３００の上部領域３３０又は下部領域３４０で交互に接続されるように形成されている。
【００２１】
つまり、第１データ線群（Ｄａ）及び第２データ線群（Ｄｂ）の奇数番目データ線（Ｄａ１、Ｄａ３、Ｄａｍ−１、Ｄｂ１、Ｄｂ３、Ｄｂｍ−１）は画素（ＰＸ）の領域を基準として上部領域３３０で接続されており、第１データ線群（Ｄａ）及び第２データ線群（Ｄｂ）の偶数番目データ線（Ｄａ２、…、Ｄａｍ−２、Ｄａｍ、Ｄｂ２、…、Ｄｂｍ−２、Ｄｂｍ）は画素（ＰＸ）の領域を基準として下部領域３４０で接続されている。
【００２２】
これとは異なり、図４のように、第１データ線群（Ｄａ）のデータ線（Ｄａ１、Ｄａ２、Ｄａ３…Ｄａｍ−２、Ｄａｍ−１、Ｄａｍ）と第２データ線群（Ｄｂ）のデータ線（Ｄｂ１、Ｄｂ２、Ｄｂ３…Ｄｂｍ−２、Ｄｂｍ−１、Ｄｂｍ）各々は第１データ線群（Ｄａ）と第２データ線群（Ｄｂ）が隣接する部分より近い順に互いに接続されていてもよい。
【００２３】
この時、基本色を各々表示する所定個数、例えば赤色、緑色及び青色を各々表示する三個の画素を一つのドットと定義する時、ドット単位で接続が行われ、第１データ線群（Ｄａ）の第１ドット（Ｄａ１）は第２データ線群（Ｄｂ）のｍ−２番目ドット（Ｄｂｍ−２）に接続され、第１データ線群（Ｄａ）の第２ドット（Ｄａ２）は第２データ線群（Ｄｂ）のｍ−１番目ドット（Ｄｂｍ−１）に接続され、第１データ線群（Ｄａ）の第３ドット（Ｄａ３）は第２データ線群（Ｄｂ）のｍ番目ドット（Ｄｂｍ）に接続される。
【００２４】
最終的に、第１データ線群（Ｄａ）のｍ−２番目ドット（Ｄａｍ−２）は第２データ線群（Ｄｂ）の第１ドット（Ｄｂ１）と接続され、第１データ線群（Ｄａ）のｍ−１番目ドット（Ｄａｍ−１）は第２データ線群（Ｄｂ）の第２ドット（Ｄｂ２）と接続され、第１データ線群（Ｄａ）のｍ番目ドット（Ｄａｍ）は第２データ線群（Ｄｂ）の第３ドット（Ｄｂ３）と接続される。互いに接続された二つのドットで、互いに接続されるデータ線は同一の色相を表示する画素と接続されている。
【００２５】
一方、色表示を実現するためには各画素（ＰＸ）が基本色のうちの一つを固有に表示したり（空間分割）各画素（ＰＸ）が時間によって交互に表示されるように基本色を表示するように（時間分割）してこれら基本色の空間的、時間的合計に所望の色相が認識されるようにする。基本色の例としては赤色、緑色、青色など三原色を挙げてもよい。図２は、空間分割の一例として各画素（ＰＸ）が画素電極１９１に対応する上部表示板２００の領域に基本色のうちの一つを示す色フィルタ２３０を備えたものを示している。図２とは異なり、色フィルタ２３０は、下部表示板１００の画素電極１９１の上又は下に形成することもできる。
液晶表示板組立体３００の外側面には光を偏光させる少なくとも一つの偏光子（図示せず）が付着されている。
【００２６】
再び、図１及び図３を参照すると、階調電圧生成部８００は、画素（ＰＸ）の透過率と関する全体階調電圧、又は限定された個数の階調電圧（以下、“基準階調電圧”という）を生成する。（基準）階調電圧は共通電圧（Ｖｃｏｍ）に対して正の値を有するものと負の値を有するものを含んでもよい。
【００２７】
ゲート駆動部４００は、液晶表示板組立体３００のゲート線（Ｇｉ）と接続されてゲートオン電圧（Ｖｏｎ）とゲートオフ電圧（Ｖｏｆｆ）の組み合わせからなるゲート信号をゲート線（Ｇｉ）に印加する。
ゲート駆動部４００は、各々液晶表示板３００の右側と左側に配置される第１及び第２ゲート駆動部４００ａ、４００ｂを含む。第１ゲート駆動部４００ａは第１ゲート線群（Ｇａ）に接続されており、第２ゲート駆動部４００ｂは第２ゲート線群（Ｇｂ）に接続されている。第１及び第２ゲート駆動部４００ａ、４００ｂは第１画素群（ＰＸａ）及び第２画素群（ＰＸｂ）の領域を中心に対向して左領域３１０及び右領域３２０に位置する。
【００２８】
ゲート駆動部（４００ａ、４００ｂ）は実質的にシフトレジスタとして一列に配列された複数のステージを含み、信号線（Ｇａ１〜Ｇａｎ、Ｇｂ１〜Ｇｂｎ、Ｄａ１〜Ｄａｍ、Ｄｂ１〜Ｄｂｍ）及び薄膜トランジスタスイッチング素子（Ｑ）などと一緒に同一の工程で形成されて集積されている。ゲート駆動部（４００ａ、４００ｂ）はまた、集積回路チップの形態に液晶表示板組立体３００上に直接装着されてもよく、可撓性印刷回路フィルム（図示せず）上に装着されてＴＣＰ（Ｔａｐｅ  Ｃａｒｒｉｅｒ  Ｐａｃｋａｇｅ）の形態に液晶表示板組立体３００に付着されたり、別途の印刷回路基板（図示せず）上に装着されてもよい。
【００２９】
データ駆動部５００は、液晶表示板組立体３００のデータ線（Ｄａ１〜Ｄａｍ、Ｄｂ１〜Ｄｂｍ）に接続されており、第１画素群（ＰＸａ）及び第２画素群（ＰＸｂ）の領域を基準として右側領域３２０に第２ゲート駆動部４００ｂと隣接して配置される。
しかしながら、データ駆動部５００は第１ゲート駆動部４００ａと隣接するように配置されてもよい。データ駆動部５００は、階調電圧生成部８００からの階調電圧を選択してこれをデータ電圧としてデータ線（Ｄａ１〜Ｄａｍ、Ｄｂ１〜Ｄｂｍ）に印加する。しかしながら、階調電圧生成部８００が階調電圧を全て提供することでなく、限定された個数の基準階調電圧だけを提供する場合に、データ駆動部５００は基準階調電圧を分圧して所望のデータ電圧を生成する。
信号制御部６００は、ゲート駆動部４００及びデータ駆動部５００などを制御する。
【００３０】
このような駆動装置（データ駆動部５００、信号制御部６００、階調電圧生成部８００）は、各々は寸法が大きくても一つの集積回路チップの形態で液晶表示板組立体３００上に直接装着されたり、可撓性印刷回路フィルム（図示せず）上に装着されてＴＣＰの形態で液晶表示板組立体３００に付着されたり、別途の印刷回路基板（図示せず）上に装着されてもよい。これとは異なって、これら駆動装置（５００、６００、８００）が信号線（Ｇａ１〜Ｇａｎ、Ｇｂ１〜Ｇｂｎ、Ｄａ１〜Ｄａｍ、Ｄｂ１〜Ｄｂｍ）及び薄膜トランジスタスイッチング素子（Ｑ）などと一緒に液晶表示板組立体３００に集積されてもよい。また、駆動装置（５００、６００、８００）をまとめて単一チップに集積でき、この場合、これらのうちの少なくとも一つ又はこれらを構成する少なくとも一つの回路素子が単一チップ外側にあってもよい。
【００３１】
このように、複数のデータ線（Ｄａ１〜Ｄａｍ、Ｄｂ１〜Ｄｂｍ）を２個ずつ接続すれば、液晶表示装置に設置されるデータ駆動回路チップと同じデータ駆動部の個数を減らすことができる。また、全ての画素に同様にデータ線（Ｄａ１〜Ｄａｍ、Ｄｂ１〜Ｄｂｍ）を配置することによってデータ線（Ｄａ１〜Ｄａｍ、Ｄｂ１〜Ｄｂｍ）と画素電極１９１間に生ずる寄生容量による画素電極電圧の変動量が画素毎に変化することを防止することができる。従って、各画素の輝度を一定に維持することができる。また、各画素（ＰＸ）間の開口率の差が発生することを防止することができる。
【００３２】
データ線（Ｄａ１〜Ｄａｍ、Ｄｂ１〜Ｄｂｍ）を２個ずつ接続すれば、データ駆動部５００と接続される線の本数が半分に減るので空間的に有利である。従って、空間的な制約を受けずデータ駆動部５００を液晶表示板組立体３００の第１画素群（ＰＸａ）及び第２画素群（ＰＸｂ）の側方に配置することができる。
【００３３】
上述したようにゲート線（Ｇａ１〜Ｇａｎ、Ｇｂ１〜Ｇｂｎ）は各画素行で二つの部分に分離されて各々別のゲート駆動部（４００ａ、４００ｂ）と接続されている。これにより、二つのデータ線が互いに接続されている構造で各画素行が一つのゲート線を含んでいるので、表示板組立体３００の開口率を減少させない。
【００３４】
以下、このような液晶表示装置の動作について詳細に説明する。
信号制御部６００は、外部のグラフィック制御器（図示せず）から入力画像信号（Ｒ、Ｇ、Ｂ）及びこの表示を制御する入力制御信号を受信する。入力画像信号（Ｒ、Ｇ、Ｂ）は各画素（ＰＸ）の輝度情報を含んでおり、輝度は決められた個数、例えば、１０２４（＝２１０）、２５６（＝２８）又は６４（＝２６）個の階調を有している。入力制御信号の例としては垂直同期信号（Ｖｓｙｎｃ）と水平同期信号（Ｈｓｙｎｃ）、メインクロック（ＭＣＬＫ）、データイネーブル信号（ＤＥ）などがある。
【００３５】
信号制御部６００は入力画像信号（Ｒ、Ｇ、Ｂ）と入力制御信号に基づいて入力画像信号（Ｒ、Ｇ、Ｂ）を液晶表示板組立体３００の動作条件に合うように適切に処理してゲート制御信号（ＣＯＮＴ１）及びデータ制御信号（ＣＯＮＴ２）などを生成した後、ゲート制御信号（ＣＯＮＴ１）をゲート駆動部４００に伝送してデータ制御信号（ＣＯＮＴ２）と処理したデジタル画像信号（ＤＡＴ）をデータ駆動部５００に伝送する。
【００３６】
ゲート制御信号（ＣＯＮＴ１）は走査開始を指示する走査開始信号（ＳＴＶ）とゲートオン電圧（Ｖｏｎ）の出力周期を制御する少なくとも一つのクロック信号を含む。ゲート制御信号（ＣＯＮＴ１）はまた、ゲートオン電圧（Ｖｏｎ）の持続時間を限定する出力イネーブル信号（ＯＥ）を更に含んでもよい。
【００３７】
データ制御信号（ＣＯＮＴ２）は一つの行の画素（ＰＸ）に対する画像データの伝送開始を知らせる水平同期開始信号（ＳＴＨ）とデータ線（Ｄａ１〜Ｄａｍ、Ｄｂ１〜Ｄｂｍ）へのデータ信号印加を促すロード信号（ＬＯＡＤ）及びデータクロック信号（ＨＣＬＫ）を含む。データ制御信号（ＣＯＮＴ２）はまた、共通電圧（Ｖｃｏｍ）に対するデータ信号の電圧極性（以下、“共通電圧に対するデータ信号の電圧極性”を縮めて“データ信号の極性”という）を反転させる反転信号（ＲＶＳ）を更に含んでもよい。
【００３８】
信号制御部６００からのデータ制御信号（ＣＯＮＴ２）によって、データ駆動部５００は一つの行の画素（ＰＸ）に対するデジタル画像信号（ＤＡＴ）を受信して、各デジタル画像信号（ＤＡＴ）に対応する階調電圧を選択することによってデジタル画像信号（ＤＡＴ）をアナログデータ信号に変換した後、これを当該データ線（Ｄａ１〜Ｄａｍ及びＤｂ１〜Ｄｂｍ）に印加する。
【００３９】
ゲート駆動部４００は、信号制御部６００からのゲート制御信号（ＣＯＮＴ１）によってゲートオン電圧（Ｖｏｎ）をゲート線（Ｇａ１〜Ｇａｎ、Ｇｂ１〜Ｇｂｎ）に印加してこれらゲート線（Ｇａ１〜Ｇａｎ、Ｇｂ１〜Ｇｂｎ）に接続されたスイッチング素子（Ｑ）を導通させる。そうすれば、データ線（Ｄａ１〜Ｄａｍ、Ｄｂ１〜Ｄｂｍ）に印加されたデータ信号が導通したスイッチング素子（Ｑ）を通じて当該画素（ＰＸ）に印加される。この時ゲートオン電圧（Ｖｏｎ）は第１ゲート線群（Ｇａ）及び第２ゲート線群（Ｇｂ）に交互に転送されるように順次に印加される。
つまり、第１ゲート線群（Ｇａ）の第１ゲート線（Ｇａ１）、第２ゲート線群（Ｇｂ）の第１ゲート線（Ｇｂ１）、第１ゲート線群（Ｇａ）の第２ゲート線（Ｇａ２）、第２ゲート線群（Ｇｂ）の第２ゲート線（Ｇｂ２）、・・・というような順序にゲートオン電圧（Ｖｏｎ）が印加される。
【００４０】
画素（ＰＸ）に印加されたデータ信号の電圧と共通電圧（Ｖｃｏｍ）の差は液晶キャパシタ（Ｃｌｃ）の充電電圧、つまり、画素電圧として現れる。液晶分子は、画素電圧の大きさによってその配列を異にして、これにより液晶層３を通過する光の偏光が変化する。
このような偏光の変化は表示板組立体３００に付着された偏光子によって光の透過率変化として現れる。
【００４１】
１水平周期（“１Ｈ”とも言い、水平同期信号Ｈ（ｓｙｎｃ）及びデータイネーブル信号（ＤＥ）の一周期と同一である）を単位にしてこのような過程を繰り返すことによって、全てのゲート線（Ｇａ１〜Ｇａｎ、Ｇｂ１〜Ｇｂｎ）に対して順次にゲートオン電圧（Ｖｏｎ）を印加して全ての画素（ＰＸ）にデータ信号を印加して１フレーム（ｆｒａｍｅ）の画像を表示する。
【００４２】
１フレームが終われば、次フレームが始まって各画素（ＰＸ）に印加されるデータ信号の極性が直前フレームでの極性と反対になるようにデータ駆動部５００に印加される反転信号（ＲＶＳ）の状態が制御される（“フレーム反転”）。この時、１フレーム内でも反転信号（ＲＶＳ）の特性によって一つのデータ線を通じて流れるデータ信号の極性を変えたり（例えば行反転、点反転）、一つの画素行に印加されるデータ信号の極性も互いに異なるようにすることができる（例えば列反転、点反転）。
【００４３】
次に、本発明の一実施形態によるゲート駆動部について図５〜図８を参照して説明する。
図５は、本発明の一実施形態によるゲート駆動部のブロック図であり、図６は本発明の一実施形態によるゲート駆動部のｊ番目ステージの回路図であり、図７は図５に示したゲート駆動部のうちの第１及び第３ステージの概略的な配置図であり、図８は図５に示したゲート駆動部の信号波形図である。
【００４４】
図５及び図７を参照すると、ゲート駆動部であるシフトレジスタ（４００ａ、４００ｂ）には第１及び第２走査開始信号（ＬＳＴＶ、ＲＳＴＶ）、第１乃至第４クロック信号（ＬＣＬＫ１、ＬＣＬＫ２、ＲＣＬＫ１、ＲＣＬＫ２）が入力される。各シフトレジスタ（４００ａ、４００ｂ）は各々一列に配列されており、ゲート線（Ｇａ１〜Ｇａｎ、Ｇｂ１〜Ｇｂｎ）に各々接続されている複数のステージＳＴ１（４１０ａ）〜ＳＴｊ…、ＳＴ２（４１０ｂ）〜ＳＴ（ｊ＋１）…を含む。
【００４５】
図８に示すように、左側シフトレジスタ４００ａに入力される第１走査開始信号（ＬＳＴＶ）と右側シフトレジスタ４００ｂに入力される第２走査開始信号（ＲＳＴＶ）は１フレームに一つパルスを生成して、パルス幅は約２Ｈである。
【００４６】
左側シフトレジスタ４００ａの第１ステージＳＴ１（４１０ａ）に入力される第１走査開始信号（ＬＳＴＶ）の“ハイ”区間は第１クロック信号（ＬＣＬＫ１）の“ロー”区間に位置して第１クロック信号（ＬＣＬＫ１）が“ハイ”になると同時に“ロー”になり、右側シフトレジスタ４００ｂの第２ステージＳＴ２（４１０ｂ）に入力される第２走査開始信号（ＲＳＴＶ）の“ハイ”区間はまた第３クロック信号（ＲＣＬＫ１）の“ロー”区間に位置して第３クロック信号（ＲＣＬＫ１）が“ハイ”になると同時に“ロー”になる。
【００４７】
各ステージはセット端子（Ｓ）、ゲート電圧端子（ＧＶ）、一対のクロック端子（ＣＫ１、ＣＫ２）、リセット端子（Ｒ）、フレームリセット端子（ＦＲ）、そしてゲート出力端子（ＯＵＴ１）及びキャリー出力端子（ＯＵＴ２）を有している。
各シフトレジスタ（４００ａ、４００ｂ）で隣接した二つのステージ（ＳＴ１−ＳＴ３、ＳＴ２−ＳＴ４、・・・）のクロック端子（ＣＫ１、ＣＫ２）には互いに異なるクロック信号（ＬＣＬＫ１、ＬＣＬＫ２、ＲＣＬＫ１、ＲＣＬＫ２）が入力される。
【００４８】
例えば、左側シフトレジスタ４００ａで、第１ステージＳＴ１（４１０ａ）のクロック端子（ＣＫ１）には第１クロック信号（ＬＣＬＫ１）が入力され、クロック端子（ＣＫ２）は第２クロック信号（ＬＣＬＫ２）が入力される反面、第３ステージのクロック端子（ＣＫ１）には第２クロック信号（ＬＣＬＫ２）が入力され、クロック端子（ＣＫ２）は第１クロック信号（ＬＣＬＫ１）が入力される。
また、右側シフトレジスタ４００ｂで、第２ステージＳＴ２（４１０ｂ）のクロック端子（ＣＫ１）には第３クロック信号（ＲＣＬＫ１）が入力され、クロック端子（ＣＫ２）は第４クロック信号（ＲＣＬＫ２）が入力される反面、第４ステージのクロック端子（ＣＫ１）には第４クロック信号（ＲＣＬＫ２）が入力され、クロック端子（ＣＫ２）は第３クロック信号（ＲＣＬＫ１）が入力される。
【００４９】
各クロック信号（ＬＣＬＫ１、ＬＣＬＫ２、ＲＣＬＫ１、ＲＣＬＫ２）の“ハイ”レベルは画素（ＰＸ）のスイッチング素子（Ｑ）を導通させるためのゲートオン電圧（Ｖｏｎ）であり、各クロック信号（ＬＣＬＫ１、ＬＣＬＫ２、ＲＣＬＫ１、ＲＣＬＫ２）の“ロー”レベルは画素（ＰＸ）のスイッチング素子（Ｑ）を非導通させるためのゲートオフ電圧（Ｖｏｆｆ）であることが好ましい。
【００５０】
ステージの、例えばｊ番目ステージ（ＳＴｊ）のセット端子（Ｓ）には前段ステージＳＴ（ｊ−２）のキャリー出力、つまり、前段キャリー出力Ｃｏｕｔ（ｊ−２）が、リセット端子（Ｒ）には次段ステージＳＴ（ｊ＋２）のゲート出力、つまり、後段ゲート出力Ｇｏｕｔ（ｊ＋２）が入力され、クロック端子（ＣＫ１、ＣＫ２）にはクロック信号（ＬＣＬＫ１、ＬＣＬＫ２）が入力されて、ゲート電圧端子（ＧＶ）にはゲートオフ電圧（Ｖｏｆｆ）が入力される。ゲート出力端子（ＯＵＴ１）はゲート出力Ｇｏｕｔ（ｊ）を伝送してキャリー出力端子（ＯＵＴ２）はキャリー出力Ｃｏｕｔ（ｊ）を伝送する。
【００５１】
但し、各シフトレジスタ（４００ａ、４００ｂ）の最初のステージ、第１ステージ（ＳＴ１）、第２ステージ（ＳＴ２）には前段キャリー出力の代わりに走査開始信号（ＬＳＴＶ、ＲＳＴＶ）が入力される。また、上述したように、ｊ番目ステージ（ＳＴｊ）のクロック端子（ＣＫ１）にクロック信号（ＬＣＬＫ１）が、クロック端子（ＣＫ２）にクロック信号（ＬＣＬＫ２）が入力される場合、これに隣接した（ｊ−２）番目ステージＳＴ（ｊ−２）及び（ｊ＋２）番目ステージＳＴ（ｊ＋２）のクロック端子（ＣＫ１）にはクロック信号（ＬＣＬＫ２）が、クロック端子（ＣＫ２）にはクロック信号（ＬＣＬＫ１）が入力される。
【００５２】
図６を参照すると、図５に示したゲート駆動部（シフトレジスタ）（４００ａ、４００ｂ）の各ステージ、例えばｊ番目ステージ（ＳＴｊ）は、入力部４２０、プルアップ駆動部４３０、プルダウン駆動部４４０及び出力部４５０を含む。
これらは少なくとも一つのＮＭＯＳトランジスタ（Ｔ１〜Ｔ１４）を含み、プルアップ駆動部４３０と出力部４５０はキャパシタ（Ｃ１〜Ｃ３）を更に含む。しかしながら、ＮＭＯＳトランジスタの代わりにＰＭＯＳトランジスタを使用してもよい。また、キャパシタ（Ｃ１〜Ｃ３）は、実際の製造工程時に形成されるゲートとドレイン／ソース間寄生容量であってもよい。
【００５３】
入力部４２０はセット端子（Ｓ）とゲート電圧端子（ＧＶ）の間に順次に直列に接続されている三個のトランジスタ（Ｔ１１、Ｔ１０、Ｔ５）を含む。トランジスタ（Ｔ１１、Ｔ５）のゲートはクロック端子（ＣＫ２）に接続されており、トランジスタ（Ｔ１０）のゲートはクロック端子（ＣＫ１）に接続されている。トランジスタ（Ｔ１１）とトランジスタ（Ｔ１０）との間の結節点はノード（Ｊ１）に接続されており、トランジスタ（Ｔ１０）とトランジスタ（Ｔ５）との間の結節点はノード（Ｊ２）に接続されている。
【００５４】
プルアップ駆動部４３０は、セット端子（Ｓ）とノード（Ｊ１）との間に接続されているトランジスタ（Ｔ４）と、クロック端子（ＣＫ１）とノード（Ｊ３）との間に接続されているトランジスタ（Ｔ１２）と、クロック端子（ＣＫ１）とノード（Ｊ４）との間に接続されているトランジスタ（Ｔ７）を含む。
トランジスタ（Ｔ４）のゲートとドレインはセット端子（Ｓ）に共通に接続されており、ソースはノード（Ｊ１）に接続されており、トランジスタ（Ｔ１２）のゲートとドレインはクロック端子（ＣＫ１）に共通に接続されており、ソースはノード（Ｊ３）に接続されている。トランジスタ（Ｔ７）のゲートはノード（Ｊ３）に接続されると同時にキャパシタ（Ｃ１）を通じてクロック端子（ＣＫ１）に接続されており、ドレインはクロック端子（ＣＫ１）に、ソースはノード（Ｊ４）に接続されており、ノード（Ｊ３）とノード（Ｊ４）との間にキャパシタ（Ｃ２）が接続されている。
【００５５】
プルダウン駆動部４４０は、ソースを通じてゲートオフ電圧（Ｖｏｆｆ）を受信してドレインを通じてノード（Ｊ１、Ｊ２、Ｊ３、Ｊ４）に出力する複数のトランジスタ（Ｔ６、Ｔ９、Ｔ１３、Ｔ８、Ｔ３、Ｔ２）を含む。
トランジスタ（Ｔ６）のゲートはフレームリセット端子（ＦＲ）に、ドレインはノード（Ｊ１）に接続されており、トランジスタ（Ｔ９）のゲートはリセット端子（Ｒ）に、ドレインはノード（Ｊ１）に接続されており、トランジスタ（Ｔ１３、Ｔ８）のゲートはノード（Ｊ２）に共通に接続されており、ドレインは各々ノード（Ｊ３、Ｊ４）に接続されている。トランジスタ（Ｔ３）のゲートはノード（Ｊ４）に、トランジスタ（Ｔ２）のゲートはリセット端子（Ｒ）に接続されており、二つのトランジスタ（Ｔ３、Ｔ２）のドレインはノード（Ｊ２）に接続されている。
【００５６】
出力部４５０は、ドレインとソースが各々クロック端子（ＣＫ１）と出力端子（ＯＵＴ１、ＯＵＴ２）の間に接続されており、ゲートがノード（Ｊ１）に接続されている一対のトランジスタ（Ｔ１、Ｔ１４）とトランジスタ（Ｔ１）のゲートとドレインの間、つまり、ノード（Ｊ１）とノード（Ｊ２）との間に接続されているキャパシタ（Ｃ３）を含む。トランジスタ（Ｔ１）のソースはまた、ノード（Ｊ２）に接続されている。
【００５７】
次に、このようなステージ（ＳＴｊ）の動作について説明する。
説明の便宜のためにクロック信号（ＬＣＬＫ１、ＬＣＬＫ２、ＲＣＬＫ１、ＲＣＬＫ２）の“ハイ”レベルに相当する電圧を高電圧と言い、クロック信号（ＬＣＬＫ１、ＬＣＬＫ２、ＲＣＬＫ１、ＲＣＬＫ２）の“ロー”レベルに相当する電圧の大きさはゲートオフ電圧（Ｖｏｆｆ）と同一であり、これを低電圧という。
【００５８】
まず、クロック信号（ＬＣＬＫ２）及び前段キャリー出力Ｃｏｕｔ（ｊ−２）が“ハイ”になれば、トランジスタ（Ｔ１１、Ｔ５）とトランジスタ（Ｔ４）が導通する。そうすれば、二つのトランジスタ（Ｔ１１、Ｔ４）は高電圧をノード（Ｊ１）に伝達して、トランジスタ（Ｔ５）は低電圧をノード（Ｊ２）に伝達する。
これによって、トランジスタ（Ｔ１、Ｔ１４）が導通してクロック信号（ＣＬＫ１）が出力端（ＯＵＴ１、ＯＵＴ２）に出力されるが、この時、ノード（Ｊ２）の電圧とクロック信号（ＬＣＬＫ１）が全て低電圧であるので、出力電圧［Ｇｏｕｔ（ｊ）、Ｃｏｕｔ（ｊ）］は低電圧になる。これと同時に、キャパシタ（Ｃ３）は高電圧と低電圧との差に相当する大きさの電圧を充電する。
【００５９】
この時、クロック信号（ＬＣＬＫ１）及び次段ゲート出力Ｇｏｕｔ（ｊ＋２）は“ロー”であり、ノード（Ｊ２）もまた“ロー”であるので、これにゲートが接続されているトランジスタ（Ｔ１０、Ｔ９、Ｔ１２、Ｔ１３、Ｔ８、Ｔ２）は全てオフの状態である。
次に、クロック信号（ＬＣＬＫ２）が“ロー”になればトランジスタ（Ｔ１１、Ｔ５）が遮断し、これと同時にクロック信号（ＬＣＬＫ１）が“ハイ”になれば、トランジスタ（Ｔ１）の出力電圧及びノード（Ｊ２）の電圧が高電圧になる。この時、トランジスタ（Ｔ１０）のゲートには高電圧が印加されるが、ノード（Ｊ２）に接続されているソースの電位がまた同一の高電圧であるので、ゲート−ソース間電位差が０になってトランジスタ（Ｔ１０）は遮断状態を維持する。従って、ノード（Ｊ１）は浮遊状態になって、これによりキャパシタ（Ｃ３）によって高電圧ほど電位が更に上昇する。
【００６０】
一方、クロック信号（ＬＣＬＫ１）及びノード（Ｊ２）の電位が高電圧であるのでトランジスタ（Ｔ１２、Ｔ１３、Ｔ８）が導通する。この状態でトランジスタ（Ｔ１２）とトランジスタ（Ｔ１３）が高電圧と低電圧の間で直列に接続され、そのためにノード（Ｊ３）の電位は二つのトランジスタ（Ｔ１２、Ｔ１３）の導通時抵抗状態の抵抗値によって分圧された電圧値を有する。
ところで、トランジスタ（Ｔ１３）の導通時抵抗状態の抵抗値がトランジスタ（Ｔ１２）の導通時抵抗状態の抵抗値に比べて非常に大きく、例えば約１０、０００倍程度に設定されているとすればノード（Ｊ３）の電圧は高電圧と殆ど同一である。
【００６１】
従って、トランジスタ（Ｔ７）が導通してトランジスタ（Ｔ８）と直列に接続され、これによりノード（Ｊ４）の電位は二つのトランジスタ（Ｔ７、Ｔ８）の導通時抵抗状態の抵抗値によって分圧された電圧値を有する。
この時、二つのトランジスタ（Ｔ７、Ｔ８）の抵抗状態の抵抗値が殆ど同一に設定されていれば、ノード（Ｊ４）の電位は高電圧と低電圧の中間値を有し、これによりトランジスタ（Ｔ３）は遮断状態を維持する。この時、次段ゲート出力Ｇｏｕｔ（ｊ＋２）が依然として“ロー”であるので、トランジスタ（Ｔ９、Ｔ２）まだ遮断状態を維持する。従って、出力端（ＯＵＴ１、ＯＵＴ２）はクロック信号（ＬＣＬＫ１）にだけ接続され、低電圧とは遮断されて高電圧を伝送する。
【００６２】
一方、キャパシタ（Ｃ１）とキャパシタ（Ｃ２）は両端の電位差に相当する電圧を各々充電するが、ノード（Ｊ３）の電圧はノード（Ｊ５）の電圧より低い。
次に、次段ゲート出力Ｇｏｕｔ（ｊ＋２）及びクロック信号（ＬＣＬＫ２）が“ハイ”になってクロック信号（ＬＣＬＫ１）が“ロー”になれば、トランジスタ（Ｔ９、Ｔ２）が導通してノード（Ｊ１、Ｊ２）に低電圧を伝達する。この時、ノード（Ｊ１）の電圧はキャパシタ（Ｃ３）が放電しながら低電圧に落ちるが、キャパシタ（Ｃ３）の放電時間によって低電圧に完全に降りて行くにはある程度時間を必要とする。従って、二つのトランジスタ（Ｔ１、Ｔ１４）は次段ゲート出力Ｇｏｕｔ（ｊ＋２）が“ハイ”になってもしばらくの間導通状態を維持するようになり、これにより出力端（ＯＵＴ１、ＯＵＴ２）がクロック信号（ＬＣＬＫ１）と接続されて低電圧を伝送する。
【００６３】
次に、キャパシタ（Ｃ３）が完全に放電されてノード（Ｊ１）の電位が低電圧に至ればトランジスタ（Ｔ１４）が遮断して出力端（ＯＵＴ２）がクロック信号（ＬＣＬＫ１）を遮断するので、キャリー出力Ｃｏｕｔ（ｊ）は浮遊状態になって低電圧を維持する。これと同時に、出力端（ＯＵＴ１）はトランジスタ（Ｔ１）が遮断してもトランジスタ（Ｔ２）を通じて低電圧と接続されるので継続して低電圧を伝送する。
【００６４】
一方、トランジスタ（Ｔ１２、Ｔ１３）が遮断するので、ノード（Ｊ３）が浮遊状態になる。また、ノード（Ｊ５）の電圧がノード（Ｊ４）の電圧より低くなるが、キャパシタ（Ｃ１）によってノード（Ｊ３）の電圧がノード（Ｊ５）の電圧より低い状態を維持するのでトランジスタ（Ｔ７）は遮断する。これと同時にトランジスタ（Ｔ８）も遮断状態になるのでノード（Ｊ４）の電圧もその分低くなりトランジスタ（Ｔ３）はまだ遮断状態を維持する。また、トランジスタ（Ｔ１０）はゲートがクロック信号（ＬＣＬＫ１）の低電圧に接続されてノード（Ｊ２）の電圧も“ロー”であるので遮断状態を維持する。
【００６５】
次に、クロック信号（ＬＣＬＫ１）が“ハイ”になれば、トランジスタ（Ｔ１２、Ｔ７）が導通し、ノード（Ｊ４）の電圧が上昇してトランジスタ（Ｔ３）を導通させて低電圧をノード（Ｊ２）に伝達するので、出力端（ＯＵＴ１）は継続して低電圧を伝送する。つまり、たとえ次段ゲート出力Ｇｏｕｔ（ｊ＋２）の出力が“ロー”にしてもノード（Ｊ２）の電圧が低電圧になることができるようにする。
【００６６】
一方、トランジスタ（Ｔ１０）のゲートがクロック信号（ＬＣＬＫ１）の高電圧に接続されてノード（Ｊ２）の電圧が低電圧であるので導通してノード（Ｊ２）の低電圧をノード（Ｊ１）に伝達する。一方、二つのトランジスタ（Ｔ１、Ｔ１４）のドレインにはクロック端子（ＬＣＬＫ１）が接続されており、クロック信号（ＬＣＬＫ１）が継続して印加される。特に、トランジスタ（Ｔ１）は他のトランジスタに比べて相対的に大きく作るが、これによってゲート−ドレイン間寄生容量が大きくなりドレインの電圧変化がゲート電圧に影響を与えることがある。
従って、クロック信号（ＬＣＬＫ１）が“ハイ”になる時、ゲート−ドレイン間寄生容量によって、ゲート電圧が上がってトランジスタ（Ｔ１）を導通することが起こりうる。従って、ノード（Ｊ２）の低電圧をノード（Ｊ１）に伝達することによってトランジスタ（Ｔ１）のゲート電圧を低電圧に維持してトランジスタ（Ｔ１）が導通することを防止する。
【００６７】
以後では前段キャリー出力Ｃｏｕｔ（ｊ−２）が“ハイ”になるまでノード（Ｊ１）の電圧は低電圧を維持して、ノード（Ｊ２）の電圧はクロック信号（ＬＣＬＫ１）が“ハイ”であり、クロック信号（ＬＣＬＫ２）が“ロー”である時はトランジスタ（Ｔ３）を通じて低電圧になって、その反対の場合にはトランジスタ（Ｔ５）を通じて低電圧を維持する。
一方、トランジスタ（Ｔ６）は最後ダミーステージ（図示せず）で発生する初期化信号（ＩＮＴ）を受信してゲートオフ電圧（Ｖｏｆｆ）をノード（Ｊ１）に伝達してノード（Ｊ１）の電圧をもう一度低電圧に設定する。
【００６８】
このような方式で、ステージ（ＳＴｊ）は前段キャリー信号Ｃｏｕｔ（ｊ−２）及び次段ゲート信号Ｇｏｕｔ（ｊ＋２）に基づいてクロック信号（ＬＣＬＫ１、ＬＣＬＫ２）に同期してキャリー信号Ｃｏｕｔ（ｊ）及びゲート信号Ｇｏｕｔ（ｊ）を生成する。
【００６９】
従って、図８のように第１ゲート線群（Ｇａ）の第１ゲート線（Ｇａ１）に印加される第１ゲート信号（ｇａ１）は第１走査開始信号（ＬＳＴＶ）によって第１クロック信号（ＬＣＬＫ１）に同期する“ハイ”レベルつまり、ゲートオン電圧（Ｖｏｎ）を含む。第２ゲート線群（Ｇｂ）の第１ゲート線（Ｇｂ１）に印加される第２ゲート信号（ｇｂ１）は第２走査開始信号（ＲＳＴＶ）によって第３クロック信号（ＲＣＬＫ１）に同期する“ハイ”レベルつまり、ゲートオン電圧（Ｖｏｎ）を含む。
【００７０】
第１ゲート信号（ｇａ１）及び第２ゲート信号（ｇｂ１）のゲートオン電圧（Ｖｏｎ）のパルス幅は各々２Ｈである。前半約１Ｈには当該画素に対する先行充電を行うことができ、後半１Ｈには当該画素に目標電圧が印加されてメイン充電が行われる。第１ゲート信号（ｇａ１）及び第２ゲート信号（ｇｂ１）のゲートオン電圧（Ｖｏｎ）は、互いに所定時間が重畳して、重畳時間は約１Ｈであることが好ましい。
【００７１】
このように、第１及び第２ゲート群（Ｇａ、Ｇｂ）の以後のゲート線（Ｇａ２〜Ｇａｎ、Ｇｂ２〜Ｇｂｎ）は直前ゲートオン電圧（Ｖｏｎ）と所定時間重なったゲートオン電圧（Ｖｏｎ）を順次に発生する。
【００７２】
尚、本発明は、上述の実施形態に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【図面の簡単な説明】
【００７３】
【図１】本発明の一実施形態による液晶表示装置のブロック図である。
【図２】本発明の一実施形態による液晶表示装置の一つの画素に対する等価回路図である。
【図３】本発明の一実施形態による液晶表示装置の画素、信号線及び駆動部の空間的配列の一例を示す図面である。
【図４】本発明の他の実施形態による液晶表示装置の画素、信号線及び駆動部の空間的配列の一例を示す図面である。
【図５】本発明の一実施形態によるゲート駆動部のブロック図である。
【図６】図５に示したゲート駆動部のｊ番目ステージの回路図の一例である。
【図７】本発明の一実施形態によるゲート駆動部のうちの第１及び第３ステージの概略的な配置図である。
【図８】図５に示したゲート駆動部の信号波形図である。
【符号の説明】
【００７４】
３        液晶層
１００      下部表示板
１９１      画素電極
２００      上部表示板
２３０      色フィルタ
２７０      共通電極
３００      液晶表示板組立体
４００      ゲート駆動部
４００ａ、４００ｂ    第１及び第２ゲート駆動部（左側及び右側シフトレジスタ）
４１０ａ      第１ステージ
４１０ｂ      第２ステージ
４２０      入力部
４３０      プルアップ駆動部
４４０      プルダウン駆動部
４５０      出力部
５００      データ駆動部
６００      信号制御部
８００      階調電圧生成部
【図１】
0005483517.tif 000002
【図２】
0005483517.tif 000003
【図３】
0005483517.tif 000004
【図４】
0005483517.tif 000005
【図５】
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【図６】
0005483517.tif 000007
【図７】
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【図８】
0005483517.tif 000009