(57)【特許請求の範囲】
【請求項１】
信号ラインと、
前記信号ラインの上側にあって前記信号ラインから離間された上方接地ラインと、
前記信号ラインの下側にあって前記信号ラインから離間された下方接地ラインと、
を含むオンチップ伝送線路であって、
前記信号ライン、前記上方接地ラインおよび前記下方接地ラインは、誘電体材料中に垂直並びに配列され、同一の水平方向厚さを有し、
前記信号ライン、前記上方接地ラインおよび前記下方接地ラインは、チップのそれぞれ異なった配線レベルに配置され、
前記信号ライン、前記上方接地ライン、および前記下方接地ラインの第一側に離間されて隣接する、該信号ライン、該上方接地ライン、および該下方接地ラインが配列する垂直方向へ延びる少なくとも一つの金属ストリップと、前記信号ライン、前記上方接地ライン、および前記下方接地ラインの第二側に離間されて隣接する、前記垂直方向へ延びる少なくとも一つの他の金属ストリップとをさらに含み、前記第一側は前記第二側に対向している、
オンチップ伝送線路。
【請求項２】
前記少なくとも一つの金属ストリップおよび前記少なくとも一つの他の金属ストリップは、前記上方接地ラインおよび前記下方接地ラインに対し浮遊している、請求項１に記載のオンチップ伝送線路。
【請求項３】
前記少なくとも一つの金属ストリップおよび前記少なくとも一つの他の金属ストリップは、前記上方接地ラインおよび前記下方接地ラインに直接接続されている、請求項１に記載のオンチップ伝送線路。
【請求項４】
前記少なくとも一つの金属ストリップは、前記信号ライン、前記上方接地ライン、および前記下方接地ラインの長手沿いの第一側から離間された第一の複数の金属ストリップを含み、
前記少なくとも一つの他の金属ストリップは、前記信号ライン、前記上方接地ラインおよび前記下方接地ラインの長手沿いの第二側から離間された第二の複数の金属ストリップを含む、
請求項１に記載のオンチップ伝送線路。
【請求項５】
前記信号ライン、前記上方接地ライン、および前記下方接地ラインの厚さ、
（ｉ）前記信号ライン、前記上方接地ライン、および前記下方接地ラインの前記第一側と、（ｉｉ）前記第一の複数の金属ストリップとの間の距離、
（ｉ）前記信号ライン、前記上方接地ライン、および前記下方接地ラインの前記第二側と、（ｉｉ）前記第二の複数の金属ストリップとの間の距離、
前記第一の複数の金属ストリップおよび第二の複数の金属ストリップの各個の幅、および
前記第一の複数の金属ストリップおよび第二の複数の金属ストリップの各個の間隔の少なくとも一つは、前記伝送線路の特性インピーダンスが３５オーム〜７５オームの範囲になるように設定される、
請求項４に記載のオンチップ伝送線路。
【請求項６】
前記下方接地ラインが複数の配線レベルに拡延する、請求項１に記載のオンチップ伝送線路。
【請求項７】
前記信号ラインおよび前記上方接地ラインは、各々、それぞれの単一または複数の配線レベル内に包含される、請求項６に記載のオンチップ伝送線路。
【請求項８】
信号ラインと、
前記信号ラインの上側にあって前記信号ラインから離間された上方接地ラインと、
前記信号ラインの下側にあって前記信号ラインから離間された下方接地ラインと、
を含むオンチップ伝送線路であって、
前記信号ライン、前記上方接地ラインおよび前記下方接地ラインは、誘電体材料中に垂直並びに配列され、同一の水平方向厚さを有し、
前記信号ライン、前記上方接地ライン、および前記下方接地ラインの第一側から離間されて隣接する、該信号ライン、該上方接地ライン、および該下方接地ラインが配列する垂直方向へ延びる少なくとも一つの金属ストリップと、前記信号ライン、前記上方接地ライン、および前記下方接地ラインの第二側から離間されて隣接する、前記垂直方向へ延びる少なくとも一つの他の金属ストリップとをさらに含み、前記第一側は前記第二側に対向していて、
前記下方接地ラインは、複数の配線レベルに広がっており、
前記信号ライン、前記上方接地ラインおよび前記下方接地ラインは、それぞれ単一または複数の配線レベルに含まれており、
前記下方接地ラインは３．５６μｍの高さを有し、
前記信号ラインは１．２５μｍの高さを有し、
前記上方接地ラインは４μｍの高さを有する、
オンチップ伝送線路。
【請求項９】
半導体構造体を作製する方法であって、
能動デバイスの上側の少なくとも一つの配線レベル中にオンチップ伝送線路の下方接地ラインを形成するステップと、
前記少なくとも一つの配線レベルの上側の第二配線レベル中に前記オンチップ伝送線路の信号ラインを形成するステップと、
前記第二配線レベルの上側の第三配線レベル中に前記オンチップ伝送線路の上方接地ラインを形成するステップとを含み、
前記オンチップ伝送線路は、単一の型の材料内に形成された垂直な共平面の導波路を含み、
前記共平面の導波路の電界は、前記単一の型の材料内で相補的か、または略相補的とされ、
前記方法は、さらに、前記信号ライン、前記上方接地ライン、および前記下方接地ラインの第一側から離間されて隣接する、該信号ライン、該上方接地ライン、および該下方接地ラインが配列する垂直方向へ延びる第一の複数の金属ストリップを形成するステップと、前記信号ライン、前記上方接地ライン、および前記下方接地ラインの第二側から離間されて隣接する、前記垂直方向へ延びる第二の複数の金属ストリップを形成するステップとを含み、前記下方接地ライン、信号ライン、および上方接地ラインは、垂直並びに形成され、同一の水平方向厚さを有し、前記第一側は前記第二側と対向している、方法。
【請求項１０】
半導体構造体を作製する方法であって、
能動デバイスの上側の少なくとも一つの配線レベル中にオンチップ伝送線路の下方接地ラインを形成するステップと、
前記少なくとも一つの配線レベルの上側の第二配線レベル中に前記オンチップ伝送線路の信号ラインを形成するステップと、
前記第二配線レベルの上側の第三配線レベル中に前記オンチップ伝送線路の上方接地ラインを形成するステップとを含み、
前記少なくとも一つの配線レベルは、複数の配線レベルおよび複数のビア・レベルとして形成され、
前記下方接地ラインを形成する前記ステップは、前記複数の配線レベルおよび前記複数のビア・レベルの各々の中に導体材料を配置するステップを含み、
前記方法は、さらに、前記信号ライン、前記上方接地ライン、および前記下方接地ラインの第一側に離間されて隣接する、該信号ライン、該上方接地ライン、および該下方接地ラインが配列する垂直方向へ延びる第一の複数の金属ストリップを形成するステップと、前記信号ライン、前記上方接地ライン、および前記下方接地ラインの第二側に離間されて隣接する、前記垂直方向へ延びる第二の複数の金属ストリップを形成するステップとを含み、前記下方接地ライン、信号ライン、および上方接地ラインは、垂直並びに形成され、同一の水平方向厚さを有し、前記第一側は前記第二側と対向している、方法。
【請求項１１】
前記信号ライン、前記上方接地ライン、および前記下方接地ラインの厚さ、
（ｉ）前記信号ライン、前記上方接地ライン、および前記下方接地ラインの前記第一側と、（ｉｉ）前記第一の複数の金属ストリップとの間の距離、
（ｉ）前記信号ライン、前記上方接地ライン、および前記下方接地ラインの前記第二側と、（ｉｉ）前記第二の複数の金属ストリップとの間の距離、
前記第一の複数の金属ストリップおよび第二の複数の金属ストリップの各個の幅、および
前記第一の複数の金属ストリップおよび第二の複数の金属ストリップの各個の間隔の少なくとも一つを調整することによって、前記伝送線路の特性インピーダンスを３５オーム〜７５オームの範囲内に整調するステップをさらに含む、請求項１０に記載の方法
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般にオンチップ伝送線路に関し、さらに具体的には、整調可能な特性インピーダンスを有するオンチップ垂直型共平面導波路、その設計構造、およびその作製方法に関する。
【背景技術】
【０００２】
オンチップ伝送線路など、オンチップ相互接続のパフォーマンスは、全体的なチップのパフォーマンスに影響する重要なファクタである。設計時間を短縮するために、オンチップ伝送線路は、多くの場合生産開始の前にモデリングされる。オンチップ伝送線路は全体的なチップのパフォーマンスにとって重要であるが故に、高性能設計を評価する際には、オンチップ伝送線路の正確なモデルが必要である。伝送線路のモデルに何らかのエラーが存在すると、チップ中の該伝送線路に関連する特性インピーダンスもしくは減衰またはその両方の不正確な見積もりをもたらすことになる。誤ったモデリングに基づいて作られたチップは、設計仕様書で要求される仕方で機能できず、しかして、時間、労力および資本の使用が非効率となる。
【０００３】
オンチップ伝送線路の一般的な型は、共平面導波路である。従来型の共平面導波路は、２本の接地ラインを両側に配置された一本の信号ラインを備える。全３本のライン、すなわち信号ラインおよび２本の接地ラインは、半導体構造体の共通の配線レベルに形成され、しかして、ほぼ水平な共平面にある。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従来型のオンチップ共平面導波路は、共平面導波路の近辺の半導体構造体の非対称性によってモデリングの難しい非対称性電界が生ずるので、モデリングするのが難しい。従来型共平面導波路のモデリングの難しさは、電界が、例えば共平面導波路の上側で空気と交差したり、例えば共平面導波路の下側でシリコン基板と交差したりする場合、さらにその度合いを増す。これは、空気とのカップリングもしくは基板とのカップリングまたはその両方に対する高精度なモデルがないからである。その結果、ほとんどの設計者は、モデリングを用いるよりはむしろ、作製済みのプロトタイプのハードウエア測定に依存してチップ設計を検証するので、設計サイクルおよび製品のマーケティングの時間が遅延する。
【０００５】
そこで、前述の欠陥および制限を克服することが当該分野で求められている。
【課題を解決するための手段】
【０００６】
本発明の第一態様には、信号ライン、信号ラインの上側にあって該信号ラインから離間された上方接地ライン、および信号ラインの下側にあって該信号ラインから離間された下方接地ラインを包含する、オンチップ伝送線路がある。この信号ライン、上方接地ライン、および下方接地ラインは、誘電体材料中にほぼ垂直並びに配列されている。
【０００７】
本発明の別の態様には、半導体構造体を作製する方法がある。該方法は、能動デバイスの上側の少なくとも一つの配線レベル中にオンチップ伝送線路の下方接地ラインを形成するステップと、少なくとも一つの配線レベルの上側の第二配線レベル中にオンチップ伝送線路の信号ラインを形成するステップと、第二配線レベルの上側の第三配線レベルにオンチップ伝送線路の上方接地ラインを形成するステップとを含む。
【０００８】
本発明の別の態様には、集積回路を設計、製造、または試験するために用いるマシン可読媒体中に有形に具現された設計構造がある。設計構造は、信号ライン、信号ラインの上側にあって該信号ラインから離間された上方接地ライン、および信号ラインの下側にあって該信号ラインから離間された下方接地ラインを包含する。この信号ライン、上方接地ライン、および下方接地ラインは、誘電体材料中にほぼ垂直並びに配列されている。
【０００９】
本発明を、言及された複数の図面を本発明の典型的実施形態の非限定の例として参照しながら、以下の詳細な記述で説明する。
【図面の簡単な説明】
【００１０】
【図１】水平型共平面導波路を示す。
【図２】本発明の態様による垂直型共平面導波路を示す。
【図３】本発明の態様による垂直型共平面導波路を示す。
【図４】本発明の態様による垂直型共平面導波路を示す。
【図５】本発明の態様による構造体および処理ステップを表す側面図を示す。
【図６】本発明の態様による構造体および処理ステップを表す側面図を示す。
【図７】本発明の態様による構造体および処理ステップを表す側面図を示す。
【図８】本発明の態様による回路のパラメータのデータ・プロットを示す。
【図９】本発明の態様による回路のパラメータのデータ・プロットを示す。
【図１０】本発明の態様による回路のパラメータのデータ・プロットを示す。
【図１１】本発明の態様による回路のパラメータのデータ・プロットを示す。
【図１２】本発明の態様による回路のパラメータのデータ・プロットを示す。
【図１３】本発明の態様による回路のパラメータのデータ・プロットを示す。
【図１４】半導体の設計、製造、もしくは試験またはこれらの組み合わせに使われる設計プロセスの流れ図である。
【発明を実施するための形態】
【００１１】
本発明は、一般にオンチップ伝送線路に関し、さらに具体的には、整調可能な特性インピーダンスを有するオンチップ垂直型共平面導波路、その設計構造、およびその作製方法に関する。諸実施形態において、オンチップ伝送線路は、能動デバイス上方の配線レベル中に形成された信号ラインを含む。第一接地ラインは、信号ラインの下側の配線レベルに形成され、誘電体材料によって信号ラインから隔てられている。第二接地ラインは、信号ラインの上側の配線レベルに形成され、これも誘電体材料によって信号ラインから隔てられている。信号ラインおよび２本の接地ラインは誘電体材料中に垂直並びに配列され、垂直型共平面導波路に対してほぼ対称的な電界をもたらす。このような方法で、本発明の実装は正確にモデリングするのがより容易な設計構造を提供する。
【００１２】
本発明の態様によれば、垂直型共平面導波路の特性インピーダンスは整調可能で、例えば、信号ラインもしくは接地ラインまたはその両方の厚さ（例、水平方向の寸法）を変化させることによって調整することができる。本発明のさらなる態様によれば、垂直型共平面導波路の特性インピーダンスは、垂直型共平面導波路の長手沿いに、垂直型共平面導波路の両側に金属ストリップを形成することによって整調することができる。例えば、垂直型共平面導波路の特性インピーダンスは、垂直型共平面導波路と金属ストリップとの間の水平方向間隔、垂直型共平面導波路長手沿いの金属ストリップ間の間隔、垂直型共平面導波路長手沿いの金属ストリップの寸法、もしくは、金属ストリップを垂直型共平面導波路の接地ラインに対し浮遊させたり接続させたりすることによって、またはこれらの組み合わせによって変化させることができる。
【００１３】
図１は、酸化物層２５中に形成された、伝導性信号ライン１０、および伝導性接地ライン１５、２０を包含する水平型共平面導波路５を示す。酸化物層２５は、シリコン基板３０の上に形成される。窒化物層３５およびパッシベーション層４０（例、ポリイミド）が、酸化物層２５の上に形成される。パッシベーション層４０の上面は、通常、空気４５と連通している。矢印線「Ｅ」は、信号ライン１０から発し接地ライン１５、２０で終端する電界を表す。
【００１４】
図１に示されるように、水平型共平面導波路５の上方に存在する電界「Ｅ」は、水平型共平面導波路の下方に存在する電界「Ｅ」とは異なる材料の異なった層を通過する。さらに具体的には、水平型共平面導波路５の上部において、電界「Ｅ」は、酸化物層２５の薄い部分と、窒化物層３５と、パッシベーション層４０と、空気４５とを通過する。他方、水平型共平面導波路５の底部では、電界「Ｅ」は、酸化物層２５の厚い部分およびシリコン基板３０を通過する。水平型共平面導波路５を取り囲む材料中の非対称性は、モデリングすることが困難な非対称の電界「Ｅ」をもたらす。水平型共平面導波路５のモデリングの難しさは、電界「Ｅ」に対する空気４５およびシリコン基板３０の影響の正確なモデルの欠如によって、その度合いをさらに増す。
【００１５】
また、図１に示された水平型共平面導波路５は、シリコン基板３０と交差する電界「Ｅ」に起因するパフォーマンス上の不利も被る。ＣＭＯＳ技術において、電気的に信号ライン１０および接地ライン１５、２０にカップリングしている低抵抗率のシリコン基板３０の影響で、オンチップ伝送線路の挿入損失が増大する。かかる基板のカップリングに関連する損失誘起の特性は、水平型共平面導波路５のＲＦパフォーマンスに悪影響を与える。
【００１６】
図２は、本発明の態様による垂直型共平面導波路６０を示す。諸実施形態において、垂直型共平面導波路６０は、誘電体材料８０中に相互にほぼ垂直並びの配列で形成された、伝導性信号ライン６５、伝導性上方接地ライン７０、および伝導性下方接地ライン７５を包含する。誘電体材料８０は、能動デバイスのシリコン基板８５上を覆って形成することができる。窒化物層９０およびパッシベーション層９５は、パッシベーション層９５の上面を空気１００に露出させて、酸化物層８０の上に重ねて形成することができる。誘電体材料８０には、以下に限らないが、ｈｉｇｈ−ｋ誘電体、ｌｏｗ−ｋ誘電体、超ｌｏｗ−ｋ誘電体、酸化物などを含めることができる。例えば、誘電体材料８０には、ホウ燐ケイ酸ガラス（ＢＰＳＧ：ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ  ｇｌａｓｓ）または高密プラズマ（ＨＤＰ：ｈｉｇｈ  ｄｅｎｓｉｔｙ  ｐｌａｓｍａ）酸化物を含めることができる。
【００１７】
図２に示されるように、垂直型共平面導波路６０の電界「Ｅ」は、完全にまたはほぼ完全に、単一種の材料、例えば誘電体材料８０の内部に存在する。これは、垂直型共平面導波路６０に対し、図１の水平型共平面導波路５に比べてより高い対称性の電界「Ｅ」をもたらす。しかして、垂直型共平面導波路６０は、図１の水平型共平面導波路５に比べてモデリングし易い。
【００１８】
さらに図２を参照すると、誘電体材料８０中の、信号ライン６５、上方接地ライン７０、および下方接地ライン７５の垂直並び配列によって、垂直型共平面導波路６０の電界「Ｅ」に対する空気１００およびシリコン基板８５の影響はほとんどない。しかして、垂直型共平面導波路６０は、図１の水平型共平面導波路５と比べて、より正確にモデリングすることができる。さらに、本発明の態様による垂直型共平面導波路６０では、電界が基本的には誘電体材料８０内に包含されているので、基板のカップリングの影響は最小化される。かくして、垂直型共平面導波路６０は、図１の水平型共平面導波路５よりも、より良好な損失特性を有する。
【００１９】
図３は、本発明の態様による、垂直型共平面導波路６０の両側の随意的な金属ストリップ１１０、１１５を示す。諸実施形態において、金属ストリップ１１０、１１５は、信号ライン６５、上方接地ライン７０、および下方接地ライン７５の、左側および右側の誘電体材料８０中に形成される。本明細書中でさらに詳しく説明するように、垂直型共平面導波路６０の特性インピーダンスは、信号ライン６５、上方接地ライン７０、および下方接地ライン７５の両側に金属ストリップ１１０、１１５を設けることによって、特定の所望の値に整調することができる。これらストリップは、接地レベル面（例、上方接地ライン７０および下方接地ライン７５）に直接接続することができ、あるいは浮遊させる（例えば、接地レベル面に直接接続しない）ことができる。また、垂直型共平面導波路６０の特性インピーダンスは、信号ライン６５、上方接地ライン７０、および下方接地ライン７５の厚さ「ｔ」を変えることによっても整調することができる。
【００２０】
図４は、本発明の態様による、垂直並びに配列された信号ライン６５、上方接地ライン７０、および下方接地ライン７５を含む垂直型共平面導波路６０の透視図を示す。複数の金属ストリップ１１０、１１５が、垂直アレイの垂直型共平面導波路６０の長手沿いに、垂直型共平面導波路６０の左側および右側に配置されている。寸法「ｔ」は、信号ライン６５、上方接地ライン７０、および下方接地ライン７５の水平方向の厚さを表す。寸法「ｄ」は、垂直型共平面導波路６０と金属ストリップ１１０、１１５との間の水平方向の距離を表す。寸法「ｗ」は、金属ストリップ１１０、１１５の幅を表し、寸法「ｓ」は、水平および垂直方向に対し直交方向（例、垂直型共平面導波路６０の長手沿い）の、金属ストリップ１１０、１１５間の間隔を表す。寸法「ｔ」、「ｄ」、「ｗ」、および「ｓ」は、下記で説明するいくつかの例示的な非限定の寸法を含め、特定のアプリケーションおよび設計に応じて変えることができる。
【００２１】
接地レベル面（例、上方および下方接地ライン７０、７５）と信号レベル面（例、信号ライン６５）との間の静電容量は、「ｔ」、「ｄ」、「ｗ」、および「ｓ」寸法のいずれか一つ以上を変えることによって変化させることができる。特性インピーダンスは、Ｚ０＝ＳＱＲＴ（Ｌ／Ｃ）で定義され、「Ｌ」は単位長あたりのインダクタンスであり、「Ｃ」は単位長あたりの静電容量である。従って、垂直型共平面導波路６０の特性インピーダンスは、「ｔ」、「ｄ」、「ｗ」、および「ｓ」寸法を適切に選択することによって整調することができる。このように、本発明の実装を用いて、約３５オーム〜約７５オームの範囲、望ましくは約５０オームの特性インピーダンスを実現することができる。ただし、本発明はこれらの値に限定されるものでなく、「ｔ」、「ｄ」、「ｗ」、および「ｓ」寸法を調整することによって、任意の所望の特性インピーダンスを求めることができる。
【００２２】
本発明の態様によれば、図２〜４に図示された構造は、従来式の処理技術を用い、積層された半導体構造体として作製することができる。例えば、図５〜７は、本発明の態様による、伝送線路構造体を形成するための構造およびそれぞれの処理ステップを示す。具体的に、図５は、基板８５およびその上に形成された誘電体層１２５を含む、例示的半導体構造体の断面を示す。基板８５は、従来式の処理技術を用いて形成することができ、これには、例えば、半導体デバイス（例、ゲート、ソース／ドレイン領域など）が中に形成されるシリコン基板を包含させることができる。誘電体層１２５は、従来式のプロセスを用いて形成することができ、以下に限らないが、ｈｉｇｈ−ｋ誘電体、ｌｏｗ−ｋ誘電体、超ｌｏｗ−ｋ誘電体などを含め、任意の適切な材料で構成することができる。例えば、誘電体層１２５は、図２および３に関連して前述した誘電体材料８０に相当する、任意の適切な酸化物材料を含めることができる。
【００２３】
さらに図５を参照すると、誘電体層１２５の上に配線レベルＭ１が形成されている。諸実施形態において、配線レベルＭ１は、例えば酸化物材料など誘電体層１２５と同じ材料から成る。従来式のリソグラフィ・エッチングおよび堆積プロセスを用いて、配線レベルＭ１中に導体部分１３０が形成される。導体部分１３０は、以下に限らないが、銅、アルミニウム、合金類などを含め、任意の適切な伝導材料で構成することができ、従来式のプロセスを用いて形成することができる。
【００２４】
図６は、図５の構造体の上に、追加の配線レベルＭ２、Ｍ３、Ｍ４、およびＭＱ、並びにビア・レベルＶ１、Ｖ２、Ｖ３、およびＶＱが形成された構造体を示す。諸実施形態において、配線レベルＭ２〜ＭＱおよびビア・レベルＶ１〜ＶＱの全ては、例えば酸化物など、第一配線レベルＭ１と同じ材料から成る。さらに、各配線レベルＭ２〜ＭＱおよびビア・レベルＶ１〜ＶＱは、それぞれ、導体部分１３０と類似の導体部分を包含する。複数のそれぞれの導体部分は、図２〜４に関連して前述した下方接地ライン７５を形成するように構築され配置される。このようにして、下方接地ライン７５は、複数の配線レベルおよびビア・レベルに拡延する。
【００２５】
図７は、図６の構造体の上に、Ｍ１〜ＭＱレベルを覆って、追加の配線レベル１３５、ＬＹ、１４５、ＡＭ、および１５５が形成された構造体を示す。諸実施形態において、配線レベル１３５、ＬＹ、１４５、ＡＭ、および１５５の全ては、例えば酸化物など、配線レベルＭ１〜ＭＱと同じ材料から成る。本発明の態様によれば、信号ライン６５は、配線レベルＬＹ中に形成され、上方接地ライン７０は配線レベルＡＭ中に形成される。信号ライン６５および上方接地ライン７０は、以下に限らないが、銅、アルミニウム、合金類などを含め、任意の適切な伝導性材料で作製することができ、従来式のプロセスを用いて形成することができる。
【００２６】
図５〜７のフィーチャは、標準的な配線形成（ＢＥＯＬ：ｂａｃｋ  ｅｎｄ  ｏｆ  ｌｉｎｅ）プロセスなど、従来式の技術を用いて形成することができる。例えば、これらのフィーチャは、以下に限らないが、フォトリソグラフィ・マスキングおよび露光、エッチング（例、反応性イオン・エッチング（ＲＩＥ：ｒｅａｃｔｉｖｅ  ｉｏｎ  ｅｔｃｈｉｎｇ）など）、メタライゼーション（例、化学気相堆積（ＣＶＤ：ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）など）、および平坦化・研磨プロセス（例、化学機械研磨（ＣＭＰ：ｃｈｅｍｉｃａｌ  ｍｅｃｈａｎｉｃａｌ  ｐｏｌｉｓｈｉｎｇ）など）を包含する、製造プロセスを用いて形成することができる。加えて、図５〜７に示されていないさらなるフィーチャを、本発明の実装に用いることができる。例えば、バリヤ材を、ライナ、キャップなどとして用いることができる。
【００２７】
さらに、図５〜７に示された各種のレベルは、任意の適切な高さにすることができ、相互に異なった高さとすることができる。例えば、配線レベルＭ１〜ＭＱを合わせて約３．５６μｍの高さとし、レベル１３５を約４μｍの高さとし、レベルＬＹを約１．２５μｍの高さとし、レベル１４５を約４μｍの高さとし、レベルＡＭを約４μｍの高さとすることができる。ただし、本発明はこれらの値に限定されるものでなく、任意の適切な高さを用いることができる。さらに、本発明は、図示した配線レベルの数には限定されない。それどころか、本発明の態様は、任意の数の配線レベルを有する半導体デバイス（例、アナログ・デバイス、デジタル・デバイスなど）に使うことができる。
【００２８】
さらになお、上方接地ライン７０、下方接地ライン７５、および信号ライン６５は、任意の適切な厚さ「ｔ」にすることができる。図３および７の図示では、上方接地ライン７０、下方接地ライン７５、および信号ライン６５の全ては同じ厚さ「ｔ」を有する。しかしながら、本発明は、この構成に限定されるものでなく、代わりに、上方接地ライン７０、下方接地ライン７５、および信号ライン６５各々をそれぞれ異なる厚さ「ｔ」にすることができる。さらに、上方接地ライン７０、および信号ライン６５は、それぞれ単一の配線レベルに限定されるものでなく、複数の配線レベルに拡延することができる（存在する場合、ビア・レベルについても同様）。同様に、下方接地ライン７５が複数のレベルＭ１〜ＭＱにまたがって示されているが、かかる実装に限定されるものでなく、それどころか、単一のレベルで遜色なく形成することができる。
【００２９】
図５〜７には示されていないが、金属ストリップ１１０および１１５は、図５〜７に示された積層半導体構造体のレベル群中の、上方接地ライン７０、下方接地ライン７５、および信号ライン６５と、実質上同時に形成することができる。すなわち、金属ストリップ１１０および１１５に対応する伝導性材料は、従来式プロセスを用いて、選択された配線レベルおよびビア・レベル中の選択された位置に形成することができる。配線レベル内の選択された位置に金属ストリップ１１０および１１５を形成することによって、（図４に関連して前述した）「ｄ」、「ｗ」、および「ｓ」寸法を任意の所望のやり方で調整することができる。図４に関連して前述したように、接地レベル面（例、上方および下方接地ライン７０、７５）と信号レベル面（例、信号ライン６５）との間の静電容量は、「ｔ」、「ｄ」、「ｗ」、および「ｓ」寸法の任意の一つ以上を変更することによって変化させることができる。従って、垂直型共平面導波路６０の特性インピーダンスは、図５〜７に関連する処理ステップの過程で、「ｔ」、「ｄ」、「ｗ」、および「ｓ」寸法を適切に選択することによって整調することができる。本発明の態様によれば、寸法「ｔ」、「ｄ」、「ｗ」、および「ｓ」に対し、任意の所望値を選択することができる。
【００３０】
図８は、水平型共平面導波路と本発明の態様による垂直型共平面導波路との間での挿入損失値の比較を示す。カーブ２００は、ＬＹ層に形成され、１．５２μｍの幅を有する水平型共平面導波路の挿入損失を表す。カーブ２０５は、図５〜７に従って形成され、１．２５μｍの「ｔ」寸法を有する垂直型共平面導波路を表す。図８に示されるように、垂直型共平面導波路は、水平型共平面導波路よりも小さな挿入損失を示す。
【００３１】
図９は、本発明の態様によって形成された垂直型共平面導波路に対する特性インピーダンスの値の比較を示す。４つのカーブ２２０、２２５、２３０、２３５は、図５〜７に従って形成され、金属ストリップ（例、エレメント１１０、１１５）を一切有せず、それぞれ、１．２５μｍ、４μｍ、５μｍ、および１０μｍの「ｔ」寸法を有する、垂直型共平面導波路にそれぞれ対応している。図９に示されるように、特性インピーダンスは、「ｔ」寸法が増すにつれて低減する。
【００３２】
図１０は、本発明の態様によって形成された垂直型共平面導波路の特性インピーダンスの値の比較を示す。３つのカーブ２５０、２５５、および２６０は、それぞれ、図５〜７に従って形成され、各々５μｍの「ｔ」寸法を有する垂直型共平面導波路に対応する。カーブ２５０は、金属ストリップ（例、１１０、１１５）を持たない垂直型共平面導波路に対応する。カーブ２５５は、「ｄ」が１．０μｍに等しく「ｓ」が０に等しい浮遊金属ストリップを有する垂直型共平面導波路に対応する。カーブ２６０は、「ｄ」が０．５μｍに等しく「ｗ」が２μｍに等しく「ｓ」が２μｍに等しい金属ストリップを有する垂直型共平面導波路に対応する。図１０に示されたデータは、金属ストリップの使用がインピーダンスに影響を与えることを明示している。
【００３３】
図１１は、本発明の態様によって形成された垂直型共平面導波路の、単位長あたりの静電容量の比較を示す。４つのカーブ２７０、２７５、２８０、２８５は、それぞれ、図５〜７に従って形成され、各々１０μｍの「ｔ」寸法を有する垂直型共平面導波路に対応する。カーブ２７０は、金属ストリップ（例、１１０、１１５）を持たない垂直型共平面導波路に対応する。カーブ２７５は、「ｄ」が１．０μｍに等しく「ｓ」が０に等しい浮遊金属ストリップを有する（例えば、金属ストリップが、垂直型共平面導波路の長手沿いに走る固体プレートである）垂直型共平面導波路に対応する。カーブ２８０および２８５は、各々、「ｄ」が０．５μｍに等しく「ｗ」が２μｍに等しく「ｓ」が２μｍに等しい金属ストリップを有する垂直型共平面導波路に対応する。カーブ２８０は、金属ストリップが垂直型共平面導波路に直接接続されていない（例えば、金属ストリップが浮遊している）構造に対応し、カーブ２８５は、金属ストリップが接地レベル面に直接接続されている（例えば、ストリップ１１０および１１５が上方および下方接地ライン７０、７５に直接接続されている）構造に対応する。
【００３４】
図１２は、図１１に示された静電容量値に対応する特性インピーダンスの値の比較を示す。さらに具体的には、カーブ２７０’、２７５’、２８０’、および２８５’は、それぞれ、カーブ２７０、２７５、２８０、および２８５に対応するインピーダンスを表す。図１１および図１２に図示されたデータは、金属ストリップが静電容量に、従ってインピーダンスに影響を与えることを明示している。
【００３５】
図１３は、本発明の態様によって形成された垂直型共平面導波路に対する特性インピーダンスの値の比較を示す。４つのカーブ３００、３０５、３１０、および３１５は、それぞれ、図５〜７に従って形成され、各々１５μｍの「ｔ」寸法を有する垂直型共平面導波路に対応する。カーブ３００は、金属ストリップ（例、１１０、１１５）を持たない垂直型共平面導波路に対応する。カーブ３０５、３１０、および３１５は、「ｄ」が０．５μｍに等しく「ｗ」が２μｍに等しく、異なった「ｓ」寸法を持つ浮遊金属ストリップ、を有する垂直型共平面導波路に対応する。具体的には、カーブ３０５に対する「ｓ」は１μｍに等しく、カーブ３１０に対する「ｓ」は２μｍに等しく、カーブ３１５に対する「ｓ」は５μｍに等しい。図１３に示されたデータは、金属ストリップ間の間隔がインピーダンスに影響を与えることを明示している。
【００３６】
既に説明したように、本発明の態様によって形成された垂直型共平面導波路は、基板損失の低減によって、従来型の水平型共平面導波路に比べてより良好な挿入損失を有する。加えて、この垂直型共平面導波路は、垂直型共平面導波路に関連する電界の対称性の故に、水平型共平面導波路よりもモデリングがし易い。さらに、垂直型共平面導波路の特性インピーダンスは、信号ラインおよび接地ラインの厚さ（例、「ｔ」寸法）を変えることによって広範囲に整調することができる。また、特性インピーダンスは、信号ラインおよび接地ライン沿いに金属ストリップを加えることによって、さらに、金属ストリップに関連する「ｄ」、「ｓ」、および「ｗ」寸法を適切に選択することによって整調することができる。
【００３７】
図１４は、例えば半導体ＩＣロジックの設計、シミュレーション、試験、レイアウト、および製造に用いられる、例示的設計フロー９００のブロック図を示す。設計フロー９００は、前述し図２〜７で示した設計構造もしくはデバイスまたはその両方と論理的にまたは別途機能的に等しい表現を生成するための、設計構造またはデバイスを処理するプロセス、マシン、もしくはメカニズムまたはこれらの組み合わせを包含する。設計フロー９００によって処理もしくは生成されまたはその両方が行われる設計構造については、マシン可読の送信媒体または記憶媒体上に符号化して、データ処理システムで実行または別途処理されたときに、ハードウエア・コンポーネント、回路、デバイス、またはシステムと論理的に、構造的に、機械的にまたは別途機能的に等しい表現を生成する、データもしくは命令またはその両方を包含させることができる。マシンは、以下に限らないが、回路、コンポーネント、デバイス、またはシステムの設計、製造、またはシミュレーションなど、ＩＣ設計プロセスで用いられる任意のマシンを包含する。例えば、マシンは、リソグラフィ・マシン、マスクを生成するためのマシンもしくは設備またはその両方（例、電子ビーム・ライタ）、設計構造をシミュレーティングするためのコンピュータまたは設備、製造または試験プロセスで使われる任意の装置、または設計構造と機能的に等しい表現を任意の媒体中にプログラミングするための任意のマシン（例、プログラム可能ゲート・アレイをプログラミングするためのマシン）を包含し得る。
【００３８】
設計フロー９００は、設計される表現の種類によって変わり得る。例えば、特定用途向けＩＣ（ＡＳＩＣ：ａｐｐｌｉｃａｔｉｏｎ  ｓｐｅｃｉｆｉｃ  ＩＣ）の作製のための設計フロー９００は、標準コンポーネント設計のための設計フロー９００、あるいは、設計を、例えば、Ａｌｔｅｒａ（Ｒ）  Ｉｎｃ．またはＸｉｌｉｎｘ（Ｒ）  Ｉｎｃ．によって提供されるプログラム可能ゲート・アレイ（ＰＧＡ：ｐｒｏｇｒａｍｍａｂｌｅ  ｇａｔｅ  ａｒｒａｙ）またはフィールド・プログラム可能ゲート・アレイ（ＦＰＧＡ：ｆｉｅｌｄ  ｐｒｏｇｒａｍｍａｂｌｅ  ｇａｔｅ  ａｒｒａｙ）などのプログラム可能アレイの中にインスタンス化するための設計フロー９００とは異なり得る。
【００３９】
図１４は、望ましくは設計プロセス９１０によって処理されるインプット設計構造９２０を含め、かかる複数の設計構造を示す。設計構造９２０は、設計プロセス９１０によって生成、処理されて、ハードウエア・デバイスと論理的に等しい機能的表現を生成する論理シミュレーション設計構造とすることができる。設計構造９２０には、さらにあるいは上記に換えて、設計プロセス９１０によって処理されたときハードウエア・デバイスの物理的構造の機能的表現を生成する、データもしくはプログラム命令、またはその両方を含めることができる。機能的なもしくは構造的な設計特質またはその両方の現出を行うかどうかにかかわらず、設計構造９２０は、例えばコア開発者／設計者によって実装された、電子的コンピュータ支援設計（ＥＣＡＤ：ｅｌｅｃｔｒｏｎｉｃ  ｃｏｍｐｕｔｅｒ−ａｉｄｅｄ  ｄｅｓｉｇｎ）を用いて生成することができる。設計構造９２０は、マシン可読のデータ送信、ゲート・アレイ、または記憶媒体に符号化された場合、設計プロセス９１０内の一つ以上のハードウエア・モジュールもしくはソフトウエア・モジュールまたはこれらの両方によって、アクセスされて処理され、図２〜７に示されるような、電子コンポーネント、回路、電子または論理モジュール、装置、デバイス、またはシステムをシミュレートするか、または別途機能的に現出させることができる。しかして、設計構造９２０には、設計またはシミュレーション・データ処理システムで処理されたとき、ハードウエア論理設計の回路または他のレベルを機能的にシミュレートまたは別途現出させる、人間可読もしくはマシン可読またはその両方のソース・コード、コンパイル済み構造、および、コンピュータ実行可能コード構造を包含する、ファイルまたは他のデータ構造を含めることができる。かかるデータ構造には、Ｖｅｒｉｌｏｇ（Ｒ）およびＶＨＤＬなどの低レベルのＨＤＬ設計言語もしくはＣまたはＣ＋＋などのより高度なレベルの設計言語またはその両方に適合するもしくはこれらと両立するまたはその両方の、ハードウエア記述言語（ＨＤＬ：ｈａｒｄｗａｒｅ−ｄｅｓｃｒｉｐｔｉｏｎ  ｌａｎｇｕａｇｅ）設計エンティティまたは他のデータ構造を包含させることができる。
【００４０】
設計プロセス９１０は、望ましくは、図２〜７に示されたコンポーネント、回路、デバイス、または論理構造の設計／シミュレーションの機能的同等物を合成、変換、または別途に処理し、設計構造９２０などの設計構造を包含可能なネットリスト９８０を生成するための、ハードウエア・モジュールもしくはソフトウエア・モジュールまたはその両方を使用しこれらを組み込む。ネットリスト９８０には、例えば、集積回路設計中の他のエレメントおよび回路への接続を記載した、配線、個別コンポーネント、論理ゲート、制御回路、Ｉ／Ｏデバイス、モデルなどのリストを表す、コンパイル済みのまたは別途処理されたデータ構造を含めることができる。ネットリスト９８０は、デバイスに対する設計仕様およびパラメータに応じ、ネットリスト９８０が一回以上再編成される反復プロセスを使って編成される。ネットリスト９８０は、本明細書に記載する他の設計構造の種類とともに、マシン可読データ記憶媒体に記録、またはプログラム可能ゲート・アレイにプログラムすることができる。この媒体は、磁気または光ディスク・ドライブなどの不揮発性記憶媒体、プログラム可能ゲート・アレイ、コンパクト・フラッシュ、または他のフラッシュ・メモリとすることができる。追加または代替として、該媒体は、システムまたはキャッシュ・メモリ、バッファ・スペースとしてもよいし、データ・パケットをインターネットを介して送信し、中間で格納することが可能な電気的または光学的伝導性デバイスおよび材料としてもよいし、あるいは他のネットワーク利用に適した手段としてもよい。
【００４１】
設計プロセス９１０には、ネットリスト９８０を含むさまざまな入力データ構造の種類を処理するための、ハードウエアおよびソフトウエア・モジュールを包含させることができる。かかるデータ構造の種類は、例えばライブラリ・エレメント９３０内に在置し、これに、所与の製造技術（例、各種技術ノード、３２ｎｍ、４５ｎｍ、９０ｎｍなど）のための、モデル、レイアウト、および記号的表現を含めて、一連のよく使われるエレメント、回路、およびデバイスを包含させることができる。これらデータ構造の種類には、設計仕様９４０と、特性設定データ９５０と、検証データ９６０と、設計ルール９７０、インプット試験パターン、アウトプット試験結果および他の試験情報を含めればよい試験データ・ファイル９８５とをさらに包含させることができる。設計プロセス９１０には、例えば、ストレス解析、熱解析、機械的事象シミュレーション、鋳込み、モールド、および金型プレス形成などの作業に対する工程シミュレーションなどの標準的な機械設計プロセスをさらに包含させることができる。機械的設計の当業者は、本発明の範囲および思想から逸脱することなく、設計プロセス９１０において用いることが可能な機械設計ツールおよびアプリケーションの範囲は十分理解できよう。また、設計プロセス９１０には、タイミング解析、検証、設計ルール・チェック、配置配線オペレーションなど、標準の回路設計プロセスを遂行するためのモジュールを包含させることができる。
【００４２】
設計プロセス９１０は、任意の追加的機械設計またはデータ（適用される場合）に加え、図示のサポート・データ構造の一部または全てと一緒に、設計構造９２０を処理して第二設計構造９９０を生成するための、ＨＤＬコンパイラおよびシミュレーション・モデル構築ツールなどのロジックおよび物理的設計のツールを使用し組み込む。設計構造９９０は、機械的デバイスおよび構造のデータの交換に使われるデータ・フォーマット（例、ＩＧＥＳ、ＤＸＦ、Ｐａｒａｓｏｌｉｄ（Ｒ）ＸＴ、ＪＴ、ＤＲＧによって、またはかかる機械的設計構造を格納またはレンダリングするために適した他の任意のフォーマットによって格納された情報）で、記憶媒体またはプログラム可能ゲート・アレイに在置される。設計構造９９０は、望ましくは設計構造９２０と同様に、送信またはデータ記憶媒体上に在置されていて、ＥＣＡＤシステムによって処理されたとき、図２〜７に示された本発明の実施形態の一つ以上と論理的にまたは別途機能的に同等な形態を生成する、一つ以上のファイル、データ構造、あるいは他のコンピュータ符号化のデータまたは命令を含む。一つの実施形態において、設計構造９９０には、図２〜７に示されたデバイスを機能的にシミュレートする、コンパイル済みの実行可能なＨＤＬシミュレーション・モデルを含めることができる。
【００４３】
また、設計構造９９０は、集積回路のレイアウト・データの交換に使われるデータ・フォーマットもしくは記号的データ・フォーマット（例、ＧＤＳＩＩ（ＧＤＳ２）、ＧＬ１、ＯＡＳＩＳ（Ｒ）、マップ・ファイル、または、かかる設計データ構造を格納するために適した他の任意のフォーマット）またはその両方を用いることができる。設計構造９９０には、例えば、記号的データ、マップ・ファイル、試験データ・ファイル、設計コンテント・ファイル、製造データ、レイアウト・パラメータ、配線、金属のレベル、ビア、形状、製造ラインを回送するデータ、および、前述し図２〜７に示したデバイスまたは構造を産生するため、製造者または他の設計者／開発者によって必要とされる任意の他のデータなどの情報を含めることができる。次いで、設計構造９９０は、ステージ９９５に進み、そこでは、例えば、設計構造９９０はテープアウトに進み、製造にリリースされたり、マスク事業所にリリースされたり、別の設計事業所に送付されたり、顧客に送り返されたりする。
【００４４】
前述の方法は、集積回路チップの作製に用いられる。得られた集積回路チップは、作製者によって、ベア・ダイとして生ウエハの形（すなわち、複数の未パッケージ・チップを有する単一のウエハ）で、またはパッケージされた形で流通させることができる。後者の場合、チップは、（マザーボードまたは他のより高次レベルのキャリヤに取り付けるためのリードを有するプラスチック・キャリヤなどの）単一チップ・パッケージ中に、または（表面相互接続または埋め込み相互接続のいずれかまたは両方を有するセラミック・キャリヤなどの）マルチ・チップ・パッケージ中に搭載される。いずれの場合でも、次いでチップは、（ａ）マザーボードなどの中間製品または（ｂ）最終製品のいずれかの一部として、他のチップ、個別回路エレメント、もしくは他の信号処理デバイス、またはこれらの組み合わせとともに統合される。最終製品は、玩具および他のローエンド・アプリケーションから、ディスプレイ、キーボード、または他の入力デバイス、および中央処理装置を有する高度なコンピュータ製品に至るまでの、集積回路チップを包含する任意の製品であり得る。
【００４５】
本明細書で用いられる用語は、特定の実施形態を説明する目的だけのためのものであり、本発明を限定することは意図していない。本明細書で用いられる、単数形「ある（ａ、ａｎ）」、および「前記、該（ｔｈｅ）」は、文脈上明確に示されているものを除き、複数形も同じように含むことが意図されている。さらに、本明細書で用いられる「含む（ｃｏｍｐｒｉｓｅ）」もしくは「含んでいる（ｃｏｍｐｒｉｓｉｎｇ）」またはその両方は、述べられた機能、完全体、ステップ、オペレーション、エレメント、もしくはコンポーネント、またはこれらの組み合わせの存在を特定するが、一つ以上の他の機能、完全体、ステップ、オペレーション、エレメント、コンポーネント、もしくはこれらの群またはこれらの組み合わせの存在または追加を排除するものではない。
【００４６】
添付の請求項中の全ての手段またはステップ・プラス・ファンクション・エレメントに対応する構造、材料、処置および同等物が、適用できる場合、それらには、明確に請求されている他の請求エレメントと組み合わせて該機能を遂行するための、一切の構造、材料、または処置を含めることが意図されている。本発明の記述は、例示および説明目的で提示されたもので、網羅的であることも、本発明を開示した形態に限定することも意図されていない。当業者には、本発明の範囲および思想から逸脱しない多くの変更および変形が明らかであろう。これら実施形態は、本発明の原理および実際的な応用を最善に説明し、他の当業者が、意図する特定の用途に適したさまざまな変更を加えたさまざまな実施形態のため、本発明を理解できるように選択し説明したものである。従って、本発明を実施形態に関連させて説明してきたが、当業者は、添付の請求項の思想および範囲内において、各種変更を用いて本発明を実施できることを認識していよう。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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