(57)【要約】  初期設定期間では、スイッチ２１〜２３、７１が導通し、信号線ＳＬの電圧は電源電圧ＶＳＳに、インバータ１１〜１３の入力電圧は論理閾値電圧に等しくなる。書き込み期間では、スイッチ５１、６１が導通し、インバータ１１〜１３は増幅器として機能する。最終段のインバータ１３は、Ｐ型Ｔｒ１４と、それよりも電流駆動能力が小さいＮ型Ｔｒ１５とで構成される。書き込み期間の最初では、Ｐ型Ｔｒ１４を通過する電流によって信号線ＳＬの電圧が変化するので、Ｎ型Ｔｒ１５の電流駆動能力を小さくしても、信号線ＳＬの電圧の変化速度は変化しない。一方、Ｎ型Ｔｒ１５の電流駆動能力を小さくすれば、インバータ１３の出力抵抗が大きくなるので、増幅回路１の周波数特性では位相余裕が増大し、増幅回路１の消費電力は減少する。
2008023473.tif 000002
【特許請求の範囲】
【請求項１】
アナログ入力信号を増幅し、増幅信号を用いて信号線を駆動する増幅回路であって、
縦続接続された複数の増幅器を含み、最終段の増幅器の出力信号を初段の増幅器の入力に負帰還する増幅部と、
前記信号線に前記増幅部の出力信号を供給するか否かを切り替える分離スイッチと、
前記信号線に第１電源電圧を供給するか否かを切り替える初期設定スイッチとを備え、
前記増幅部に含まれる最終段の増幅器は、ソース端子に前記第１電源電圧が供給され、ゲート端子に前段増幅器の出力信号が供給される第１電導型の第１トランジスタと、ソース端子に第２電源電圧が供給され、ゲート端子に同じく前段増幅器の出力信号が供給される第２電導型の第２トランジスタとを含み、
前記第１トランジスタの電流駆動能力は、前記第２トランジスタの電流駆動能力よりも小さいことを特徴とする、増幅回路。
【請求項２】
前記第１トランジスタのチャネル長に対するチャネル幅の比は、前記第２トランジスタのチャネル長に対するチャネル幅の比よりも小さいことを特徴とする、請求項１に記載の増幅回路。
【請求項３】
前記増幅部は、
縦続接続され、それぞれが増幅器として機能する奇数個の論理否定回路と、
前記論理否定回路のそれぞれに対応して設けられ、各論理否定回路の入力端子と出力端子を短絡するか否かを切り替える閾値設定スイッチと、
最終段の論理否定回路の出力信号を初段の論理否定回路の入力に帰還するか否かを切り替える帰還制御スイッチと、
前記アナログ入力信号の入力端子と初段の論理否定回路の入力端子との間に設けられた初段容量素子と、
初段以外の論理否定回路の入力端子とその前段の論理否定回路の出力端子との間に設けられた段間容量素子とを含む、請求項１に記載の増幅回路。
【請求項４】
前記増幅部は、一方の電極が初段の論理否定回路の入力端子に接続され、他方の電極に固定電圧が供給される入力容量素子をさらに含み、
前記入力容量素子は、前記アナログ入力信号のレベルが所定の範囲内にあれば、前記帰還制御スイッチが導通したときに、初段の論理否定回路に対応した閾値設定スイッチが導通しないような容量値を有することを特徴とする、請求項３に記載の増幅回路。
【請求項５】
前記増幅部に含まれる初段の論理否定回路は、前記アナログ入力信号のレベルが所定の範囲内にあれば、前記帰還制御スイッチが導通したときに、初段の論理否定回路に対応した閾値設定スイッチが導通しないような論理閾値電圧を有することを特徴とする、請求項３に記載の増幅回路。
【請求項６】
前記増幅部は、
縦続接続され、それぞれが増幅器として機能する奇数個の論理否定回路と、
最終段以外の論理否定回路のそれぞれに対応して設けられ、各論理否定回路の入力端子と出力端子を短絡するか否かを切り替える閾値設定スイッチと、
最終段の論理否定回路の出力信号を初段の論理否定回路の入力に帰還するか否かを切り替える帰還制御スイッチと、
前記アナログ入力信号の入力端子と初段の論理否定回路の入力端子との間に設けられた初段容量素子と、
初段および最終段以外の論理否定回路の入力端子とその前段の論理否定回路の出力端子との間に設けられた段間容量素子とを含む、請求項１に記載の増幅回路。
【請求項７】
前記増幅部に含まれる最後から２段目の論理否定回路は、ソース端子に前記第１電源電圧が供給され、ゲート端子に前段増幅器の出力信号が供給される第１電導型の第３トランジスタと、ソース端子に前記第２電源電圧が供給され、ゲート端子に同じく前段増幅器の出力信号が供給される第２電導型の第４トランジスタとを含み、
前記第３トランジスタの電流駆動能力は、前記第４トランジスタの電流駆動能力よりも小さいことを特徴とする、請求項６に記載の増幅回路。
【請求項８】
前記分離スイッチは、一方の導通端子が前記第１トランジスタのドレイン端子に接続され、他方の導通端子が前記第２トランジスタのドレイン端子に接続された１個のトランジスタで構成されていることを特徴とする、請求項６に記載の増幅回路。
【請求項９】
前記分離スイッチは、一方の導通端子に前記第２電源電圧が供給され、他方の導通端子が前記第２トランジスタのドレイン端子に接続された１個のトランジスタで構成されていることを特徴とする、請求項６に記載の増幅回路。
【請求項１０】
前記増幅部は、一方の電極が初段の論理否定回路の入力端子に接続され、他方の電極に固定電圧が供給される入力容量素子をさらに含み、
前記入力容量素子は、前記アナログ入力信号のレベルが所定の範囲内にあれば、前記帰還制御スイッチが導通したときに、初段の論理否定回路に対応した閾値設定スイッチが導通しないような容量値を有することを特徴とする、請求項６に記載の増幅回路。
【請求項１１】
前記増幅部に含まれる初段の論理否定回路は、前記アナログ入力信号のレベルが所定の範囲内にあれば、前記帰還制御スイッチが導通したときに、初段の論理否定回路に対応した閾値設定スイッチが導通しないような論理閾値電圧を有することを特徴とする、請求項６に記載の増幅回路。
【請求項１２】
前記増幅部は、
最終段の増幅器としての論理否定回路と、
前記論理否定回路の入力端子と出力端子を短絡するか否かを切り替える閾値設定スイッチと、
前記アナログ入力信号と前記論理否定回路の出力信号との差を反転増幅する差動増幅器と、
前記論理否定回路の出力信号を前記差動増幅器に与えるか否かを切り替える帰還制御スイッチと、
前記差動増幅器の反転出力端子と前記論理否定回路の入力端子との間に設けられた段間容量素子とを含む、請求項１に記載の増幅回路。
【請求項１３】
前記増幅部は、
一方の電極が前記差動増幅器の負側入力端子に接続された初段容量素子と、
前記差動増幅器の負側入力端子と非反転出力端子を短絡するか否かを切り替える増幅器制御スイッチと、
前記初段容量素子の他方の電極に前記アナログ入力信号を与えるか否かを切り替える入力制御スイッチとをさらに含む、請求項１２に記載の増幅回路。
【請求項１４】
前記増幅部は、
一方の電極が前記差動増幅器の正側入力端子に接続され、他方の電極に前記アナログ入力信号が与えられる初段容量素子と、
前記差動増幅器の正側入力端子と反転出力端子を短絡するか否かを切り替える増幅器制御スイッチと、
前記差動増幅器の負側入力端子に前記アナログ入力信号を与えるか否かを切り替える入力制御スイッチとをさらに含む、請求項１２に記載の増幅回路。
【請求項１５】
マトリクス型の表示装置であって、
２次元状に配置された複数の画素回路と、
同じ列に配置された画素回路に共通して接続される複数のデータ信号線と、
請求項１〜１４のいずれかに記載の増幅回路を含み、前記増幅回路を用いて前記データ信号線を駆動するデータ信号線駆動回路とを備えた、表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ入力信号を増幅し、増幅信号を用いて信号線を駆動する増幅回路、および、増幅回路を用いてデータ信号線を駆動する表示装置に関する。
【背景技術】
【０００２】
液晶表示装置では、データ信号線（ソース線とも呼ばれる）を駆動するときに、Ｄ／Ａ変換器を用いてデジタル映像信号をアナログ映像信号に変換し、Ｄ／Ａ変換器の後段に設けた増幅回路（アンプ、出力回路、アナログバッファなどとも呼ばれる）を用いてアナログ映像信号を増幅し、増幅信号を用いてデータ信号線を駆動する方法が用いられる。この方法を用いる理由は、データ信号線は大きな容量成分を有するので、Ｄ／Ａ変換器の出力信号を用いてデータ信号線を駆動しただけでは、データ信号線の電圧を十分な速度で変化させることができないからである。【０００３】
データ信号線を駆動する増幅回路には、安定性と低消費電力性が要求される。また、負帰還型の増幅回路で高精度の増幅を行うためには、増幅率が高いことが要求される。そこで、１個の増幅器では所望の増幅率を実現できない場合には、複数の増幅器を縦続接続する方法が用いられる。ところが、複数の増幅器を備えた増幅回路では、各段の増幅器で位相遅れが発生するので、負帰還をかけたときの発振を防止するために位相補償を行う必要がある。【０００４】
従来から、複数の増幅器を備えた増幅回路における位相補償については、次のような技術が知られている。特許文献１には、３個のインバータを縦続接続して構成された増幅回路において、２段目のインバータに抵抗素子や容量素子を設けることが記載されている。また、特許文献２には、入力増幅段と出力増幅段を備えた増幅回路において、出力増幅段の出力端子と信号出力端子との間に抵抗回路を挿入することが記載されている。
【特許文献１】日本国特開２００３−２５５９１６号公報
【特許文献２】日本国特開平１１−１５０４２７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１に記載された増幅回路には、２段目のインバータに抵抗素子や容量素子を設けるために回路量が多くなるという問題や、最終段のインバータの消費電力が大きいという問題がある。また、特許文献２に記載された増幅回路には、出力増幅段の出力端子に抵抗回路を設けるために、信号線の電圧の変化速度（以下、スルーレートという）が遅くなるという問題がある。【０００６】
それ故に、本発明は、スルーレートを維持しながら安定性と低消費電力性を向上させた増幅回路、および、これを備えた表示装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の第１の局面は、アナログ入力信号を増幅し、増幅信号を用いて信号線を駆動する増幅回路であって、
縦続接続された複数の増幅器を含み、最終段の増幅器の出力信号を初段の増幅器の入力に負帰還する増幅部と、
前記信号線に前記増幅部の出力信号を供給するか否かを切り替える分離スイッチと、
前記信号線に第１電源電圧を供給するか否かを切り替える初期設定スイッチとを備え、
前記増幅部に含まれる最終段の増幅器は、ソース端子に前記第１電源電圧が供給され、ゲート端子に前段増幅器の出力信号が供給される第１電導型の第１トランジスタと、ソース端子に第２電源電圧が供給され、ゲート端子に同じく前段増幅器の出力信号が供給される第２電導型の第２トランジスタとを含み、
前記第１トランジスタの電流駆動能力は、前記第２トランジスタの電流駆動能力よりも小さいことを特徴とする。【０００８】
本発明の第２の局面は、本発明の第１の局面において、
前記第１トランジスタのチャネル長に対するチャネル幅の比は、前記第２トランジスタのチャネル長に対するチャネル幅の比よりも小さいことを特徴とする。【０００９】
本発明の第３の局面は、本発明の第１の局面において、
前記増幅部は、
縦続接続され、それぞれが増幅器として機能する奇数個の論理否定回路と、
前記論理否定回路のそれぞれに対応して設けられ、各論理否定回路の入力端子と出力端子を短絡するか否かを切り替える閾値設定スイッチと、
最終段の論理否定回路の出力信号を初段の論理否定回路の入力に帰還するか否かを切り替える帰還制御スイッチと、
前記アナログ入力信号の入力端子と初段の論理否定回路の入力端子との間に設けられた初段容量素子と、
初段以外の論理否定回路の入力端子とその前段の論理否定回路の出力端子との間に設けられた段間容量素子とを含む。【００１０】
本発明の第４の局面は、本発明の第３の局面において、
前記増幅部は、一方の電極が初段の論理否定回路の入力端子に接続され、他方の電極に固定電圧が供給される入力容量素子をさらに含み、
前記入力容量素子は、前記アナログ入力信号のレベルが所定の範囲内にあれば、前記帰還制御スイッチが導通したときに、初段の論理否定回路に対応した閾値設定スイッチが導通しないような容量値を有することを特徴とする。【００１１】
本発明の第５の局面は、本発明の第３の局面において、
前記増幅部に含まれる初段の論理否定回路は、前記アナログ入力信号のレベルが所定の範囲内にあれば、前記帰還制御スイッチが導通したときに、初段の論理否定回路に対応した閾値設定スイッチが導通しないような論理閾値電圧を有することを特徴とする。【００１２】
本発明の第６の局面は、本発明の第１の局面において、
前記増幅部は、
縦続接続され、それぞれが増幅器として機能する奇数個の論理否定回路と、
最終段以外の論理否定回路のそれぞれに対応して設けられ、各論理否定回路の入力端子と出力端子を短絡するか否かを切り替える閾値設定スイッチと、
最終段の論理否定回路の出力信号を初段の論理否定回路の入力に帰還するか否かを切り替える帰還制御スイッチと、
前記アナログ入力信号の入力端子と初段の論理否定回路の入力端子との間に設けられた初段容量素子と、
初段および最終段以外の論理否定回路の入力端子とその前段の論理否定回路の出力端子との間に設けられた段間容量素子とを含む。【００１３】
本発明の第７の局面は、本発明の第６の局面において、
前記増幅部に含まれる最後から２段目の論理否定回路は、ソース端子に前記第１電源電圧が供給され、ゲート端子に前段増幅器の出力信号が供給される第１電導型の第３トランジスタと、ソース端子に前記第２電源電圧が供給され、ゲート端子に同じく前段増幅器の出力信号が供給される第２電導型の第４トランジスタとを含み、
前記第３トランジスタの電流駆動能力は、前記第４トランジスタの電流駆動能力よりも小さいことを特徴とする。【００１４】
本発明の第８の局面は、本発明の第６の局面において、
前記分離スイッチは、一方の導通端子が前記第１トランジスタのドレイン端子に接続され、他方の導通端子が前記第２トランジスタのドレイン端子に接続された１個のトランジスタで構成されていることを特徴とする。【００１５】
本発明の第９の局面は、本発明の第６の局面において、
前記分離スイッチは、一方の導通端子に前記第２電源電圧が供給され、他方の導通端子が前記第２トランジスタのドレイン端子に接続された１個のトランジスタで構成されていることを特徴とする。【００１６】
本発明の第１０の局面は、本発明の第６の局面において、
前記増幅部は、一方の電極が初段の論理否定回路の入力端子に接続され、他方の電極に固定電圧が供給される入力容量素子をさらに含み、
前記入力容量素子は、前記アナログ入力信号のレベルが所定の範囲内にあれば、前記帰還制御スイッチが導通したときに、初段の論理否定回路に対応した閾値設定スイッチが導通しないような容量値を有することを特徴とする。【００１７】
本発明の第１１の局面は、本発明の第６の局面において、
前記増幅部に含まれる初段の論理否定回路は、前記アナログ入力信号のレベルが所定の範囲内にあれば、前記帰還制御スイッチが導通したときに、初段の論理否定回路に対応した閾値設定スイッチが導通しないような論理閾値電圧を有することを特徴とする。【００１８】
本発明の第１２の局面は、本発明の第１の局面において、
前記増幅部は、
最終段の増幅器としての論理否定回路と、
前記論理否定回路の入力端子と出力端子を短絡するか否かを切り替える閾値設定スイッチと、
前記アナログ入力信号と前記論理否定回路の出力信号との差を反転増幅する差動増幅器と、
前記論理否定回路の出力信号を前記差動増幅器に与えるか否かを切り替える帰還制御スイッチと、
前記差動増幅器の反転出力端子と前記論理否定回路の入力端子との間に設けられた段間容量素子とを含む。【００１９】
本発明の第１３の局面は、本発明の第１２の局面において、
前記増幅部は、
一方の電極が前記差動増幅器の負側入力端子に接続され、他方の電極に前記アナログ入力信号が与えられる初段容量素子と、
前記差動増幅器の負側入力端子と非反転出力端子を短絡するか否かを切り替える増幅器制御スイッチと、
前記初段容量素子の他方の電極に前記アナログ入力信号を与えるか否かを切り替える入力制御スイッチとをさらに含む。【００２０】
本発明の第１４の局面は、本発明の第１２の局面において、
前記増幅部は、
一方の電極が前記差動増幅器の正側入力端子に接続された初段容量素子と、
前記差動増幅器の正側入力端子と反転出力端子を短絡するか否かを切り替える増幅器制御スイッチと、
前記差動増幅器の負側入力端子に前記アナログ入力信号を与えるか否かを切り替える入力制御スイッチとをさらに含む。【００２１】
本発明の第１５の局面は、マトリクス型の表示装置であって、
２次元状に配置された複数の画素回路と、
同じ列に配置された画素回路に共通して接続される複数のデータ信号線と、
本発明の第１〜第１４の局面のいずれかに係る増幅回路を含み、前記増幅回路を用いて前記データ信号線を駆動するデータ信号線駆動回路とを備える。
【発明の効果】
【００２２】
本発明の第１の局面によれば、初期設定スイッチと分離スイッチを交互に導通させたときに、分離スイッチが導通した後しばらくの間は、信号線の電圧は最終段の増幅器に含まれる第２トランジスタを通過する電流によって変化する。したがって、第１トランジスタの電流駆動能力を小さくしても、信号線の電圧の変化速度は変化しない。一方、第１トランジスタの電流駆動能力を小さくすれば、最終段の増幅器の出力抵抗が大きくなるので、増幅回路の周波数特性では位相余裕が増大し、増幅回路の消費電力は減少する。このように、スルーレートを維持しながら、増幅回路の安定性と低消費電力性を向上させることができる。【００２３】
本発明の第２の局面によれば、第２トランジスタと、それよりも電流駆動能力が小さい第１トランジスタを含む最終段の増幅器を構成することができる。【００２４】
本発明の第３の局面によれば、ｎ個（ｎは奇数）の論理否定回路と、ｎ個の閾値設定スイッチと、ｎ個の容量素子（初段容量素子および段間容量素子）と、帰還制御スイッチとを用いて増幅部を構成し、スルーレートを維持しながら、ｎ個の論理否定回路を縦続接続して構成された増幅回路の安定性と低消費電力性を向上させることができる。【００２５】
本発明の第４または第５の局面によれば、分離スイッチと共に帰還制御スイッチが導通したときに、初段の論理否定回路に対応した閾値設定スイッチが導通して、増幅に誤差が発生することを防止することができる。【００２６】
本発明の第６の局面によれば、ｎ個（ｎは奇数）の論理否定回路と、（ｎ−１）個の閾値設定スイッチと、（ｎ−１）個の容量素子（初段容量素子および段間容量素子）と、帰還制御スイッチとを用いて増幅部を構成し、スルーレートを維持しながら、ｎ個の論理否定回路を縦続接続して構成された増幅回路の安定性と低消費電力性を向上させることができる。また、最終段の論理否定回路に対応した閾値設定スイッチと段間容量素子を備えていないので、その分だけ回路量を削減することができる。【００２７】
本発明の第７の局面によれば、最後から２段目の論理否定回路の論理閾値電圧を調整することにより、最終段の論理否定回路の増幅率の下がり過ぎを防止することができる。【００２８】
本発明の第８または第９の局面によれば、１個のトランジスタで構成された分離スイッチを用いることにより、増幅回路の回路量を削減することができる。【００２９】
本発明の第１０または第１１の局面によれば、分離スイッチと共に帰還制御スイッチが導通したときに、初段の論理否定回路に対応した閾値設定スイッチが導通して、増幅に誤差が発生することを防止することができる。【００３０】
本発明の第１２の局面によれば、論理否定回路と差動増幅器とを用いて増幅部を構成し、スルーレートを維持しながら、差動増幅器と論理否定回路とを縦続接続して構成された増幅回路の安定性と低消費電力性を向上させることができる。【００３１】
本発明の第１３または第１４の局面によれば、増幅器制御スイッチと入力制御スイッチとを好適に制御することにより、差動増幅器においてアナログ入力信号と論理否定回路の出力信号との差を反転増幅することができる。【００３２】
本発明の第１５の局面によれば、スルーレートを維持しながら安定性と低消費電力性を向上させた増幅回路を用いてデータ信号線を駆動するので、表示速度を維持しながら、表示装置の画質と低消費電力性を向上させることができる。
【図面の簡単な説明】
【００３３】
【図１】本発明の第１の実施形態に係る増幅回路の回路図である。
【図２】本発明の第１の実施形態に係る液晶表示装置の構成を示すブロック図である。
【図３】図２に示す液晶表示装置に含まれるデータ信号線駆動回路の構成を示すブロック図である。
【図４】図３に示すデータ信号線駆動回路のタイミングチャートである。
【図５】図３に示すデータ信号線駆動回路の増幅回路に供給される制御信号のタイミングチャートである。
【図６】インバータの入出力特性を示す図である。
【図７】１個のインバータの等価回路を示す図である。
【図８】複数のインバータを備えた増幅回路の周波数特性を示す図である。
【図９】図１に示す増幅回路の周波数特性を示す図である。
【図１０】本発明の第２の実施形態に係る増幅回路の回路図である。
【図１１】本発明の第２の実施形態の変形例に係る増幅回路の回路図である。
【図１２】本発明の第３の実施形態に係る増幅回路の回路図である。
【図１３】本発明の第３の実施形態の変形例に係る増幅回路の回路図である。
【図１４】本発明の第４の実施形態に係る増幅回路の回路図である。
【図１５】本発明の第４の実施形態の変形例に係る増幅回路の回路図である。
【図１６】本発明の第５の実施形態に係る液晶表示装置における、増幅回路の使用形態を示す回路図である。
【図１７】本発明の第５の実施形態に係る液晶表示装置に含まれるデータ信号線駆動回路の構成を示すブロック図である。
【図１８】図１７に示すデータ信号線駆動回路のタイミングチャートである。
【図１９】図１７に示すデータ信号線駆動回路の増幅回路と選択スイッチに供給される制御信号のタイミングチャートである。
【図２０】本発明の増幅回路の他の使用形態を示すブロック図である。
【符号の説明】
【００３４】
１、２、３、４、５、６、７、２４０…増幅回路
１１、１２、１３、１６、１７…インバータ
１４…Ｐ型トランジスタ
１５…Ｎ型トランジスタ
１８…差動増幅器
２１、２２、２３、２４、２５…スイッチ
３１、３２、３３、３４、３５…コンデンサ
４１、４２、４３…停止制御スイッチ
５１…帰還制御スイッチ
６１、６２…分離スイッチ
７１…初期設定スイッチ
１００、２００…液晶パネル
１１０…画素アレイ
１１１…画素回路
１１２…データ信号線
１１３…走査信号線
１２０…データ信号線駆動回路
１２１、２２１…シフトレジスタ
１２２、１２４…ラッチ
１２３、２３０…Ｄ／Ａ変換器
１２５…データ選択部
１２６…選択スイッチ
２２０…データ信号線駆動回路の一部
２２２…アナログスイッチ
【発明を実施するための最良の形態】
【００３５】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る増幅回路の回路図である。図１に示す増幅回路１は、縦続接続された複数の増幅器（インバータ）を用いてアナログ入力信号ＡＩＮを増幅し、増幅信号を用いて信号線ＳＬを駆動する（詳細は後述）。増幅回路１は、例えば、液晶表示装置のデータ信号線を駆動するときになど使用される。【００３６】
図２は、増幅回路１を備えた液晶表示装置の構成を示すブロック図である。図２に示す液晶表示装置では、液晶パネル１００上に、画素アレイ１１０、データ信号線駆動回路１２０、および、走査信号線駆動回路（図示せず）が一体に形成されている。画素アレイ１１０は、２次元状に並べて配置された複数の画素回路１１１、複数のデータ信号線１１２、および、複数の走査信号線１１３を含んでいる。データ信号線１１２は同じ列に配置された画素回路１１１に共通して接続され、走査信号線１１３は同じ行に配置された画素回路１１１に共通して接続される。【００３７】
走査信号線駆動回路は、走査信号線１１３を順に選択的に活性化することにより、１行分の画素回路１１１を順に選択する。データ信号線駆動回路１２０は、デジタル映像信号ＤＩＮに基づき、線順次方式でデータ信号線１１２を駆動する。以下、画素アレイ１１０はｍ本（ｍは２以上の整数）のデータ信号線１１２を含み、デジタル映像信号ＤＩＮはｋビットの信号であるとする。また、デジタル映像信号ＤＩＮが変化する周期を「サイクル」という。【００３８】
図３は、データ信号線駆動回路１２０の詳細な構成を示すブロック図である。データ信号線駆動回路１２０は、図３に示すように、ｍ段のシフトレジスタ１２１、２ｍ個のラッチ１２２（ｍ個の入力側ラッチ１２２ａとｍ個の出力側ラッチ１２２ｂに分かれる）、ｍ個のＤ／Ａ変換器１２３、および、ｍ個の増幅回路１を備えている。シフトレジスタ１２１は、縦続接続されたｍ個のフリップフロップによって構成される。シフトレジスタ１２１の各段に対応して、ｋビットの入力側ラッチ１２２ａ、ｋビットの出力側ラッチ１２２ｂ、Ｄ／Ａ変換器１２３、および、増幅回路１が設けられる。以下、シフトレジスタのｉ段目（ｉは１以上ｍ以下の整数）に対応して設けられた回路を「ｉ番目の回路」という。【００３９】
図４は、データ信号線駆動回路１２０のタイミングチャートである。図４に示すように、データ信号線駆動回路１２０には、１サイクルごとに変化するデジタル映像信号ＤＩＮが供給される。ソーススタートパルスＳＳＰ（図４では省略）は、１ライン時間に１サイクルだけ所定のレベル（以下、ハイレベルとする）となる。シフトレジスタ１２１は、ソーススタートパルスＳＳＰを１サイクルごとに１段ずつシフトする。したがって、シフトレジスタ１２１の出力信号ＳＳ１〜ＳＳｍは、ＳＳ１、ＳＳ２、…、ＳＳｍの順に１サイクルずつハイレベルになる。ｉ番目の入力側ラッチ１２２ａは、シフトレジスタ１２１の出力信号ＳＳｉがハイレベルからローレベルに変化したときに、そのときのデジタル映像信号ＤＩＮを記憶する。【００４０】
ｍ個のデジタル映像信号ＤＩＮが入力された後、ラッチパルスＬＰが１サイクルだけ所定のレベル（以下、ハイレベルとする）となる。ラッチパルスＬＰがローレベルからハイレベルに変化したときに、ｉ番目の出力側ラッチ１２２ｂは、ｉ番目の入力側ラッチ１２２ａに記憶されたデジタル映像信号を記憶する。これにより、ｍ個の入力側ラッチ１２２ａに記憶されたｍ個のデジタル映像信号は、ｍ個の出力側ラッチ１２２ｂに一括して転送される。【００４１】
ｉ番目のＤ／Ａ変換器１２３は、ｉ番目の出力側ラッチ１２２ｂに記憶されたデジタル映像信号をアナログ映像信号に変換する。ｉ番目の増幅回路１の出力端子には、データ信号線ＳＬｉが接続されている。ｉ番目の増幅回路１は、ｉ番目のＤ／Ａ変換器１２３から出力されたアナログ入力信号を増幅し、増幅信号を用いてデータ信号線ＳＬｉを駆動する。【００４２】
以下、再び図１を参照して、増幅回路１の詳細を説明する。増幅回路１は、図１に示すように、論理否定回路であるインバータ１１〜１３、スイッチ２１〜２３、コンデンサ３１〜３３、停止制御スイッチ４１〜４３、帰還制御スイッチ５１、分離スイッチ６１、および、初期設定スイッチ７１を備えている。このうち、スイッチ２１〜２３、帰還制御スイッチ５１、および、分離スイッチ６１には、Ｐ型トランジスタとＮ型トランジスタとを並列に接続したアナログスイッチが用いられる。【００４３】
インバータ１１〜１３は縦続接続され、後述するように、それぞれが増幅器として機能する。インバータ１３は、Ｐ型トランジスタ１４とＮ型トランジスタ１５を含んでいる。Ｐ型トランジスタ１４のソース端子にはハイレベル電源電圧ＶＤＤが供給され、Ｎ型トランジスタ１５のソース端子には停止制御スイッチ４３を介してローレベル電源電圧ＶＳＳが供給される。Ｐ型トランジスタ１４のゲート端子とＮ型トランジスタ１５のゲート端子は、いずれも、コンデンサ３３を介してインバータ１２の出力端子に接続されている。これにより、Ｐ型トランジスタ１４とＮ型トランジスタ１５のゲート端子には、インバータ１２の出力信号が供給される。また、Ｐ型トランジスタ１４とＮ型トランジスタ１５のドレイン端子は共通の節点に接続されており、その節点がインバータ１３の出力端子となる。なお、図面では省略されているが、インバータ１１、１２も同様の構成を有する。【００４４】
スイッチ２１〜２３は、それぞれ、インバータ１１〜１３の入力端子と出力端子の間に設けられ、インバータ１１〜１３の入力端子と出力端子を短絡するか否かを切り替える閾値設定スイッチとして機能する。コンデンサ３１の一方の電極はアナログ入力信号ＡＩＮの入力端子に接続され、他方の電極はインバータ１１の入力端子に接続される。コンデンサ３１は、アナログ入力信号ＡＩＮの入力端子と初段のインバータ１１の入力端子との間に設けられた初段容量素子として機能する。コンデンサ３２の一方の電極はインバータ１１の出力端子に接続され、他方の電極はインバータ１２の入力端子に接続される。コンデンサ３３の一方の電極はインバータ１２の出力端子に接続され、他方の電極はインバータ１３の入力端子に接続される。コンデンサ３２、３３は、それぞれ、初段以外のインバータ１２、１３の入力端子と、その前段のインバータ１１、１２の出力端子との間に設けられた段間容量素子として機能する。【００４５】
停止制御スイッチ４１〜４３は、それぞれ、インバータ１１〜１３に含まれるＮ型トランジスタのソース端子とローレベル電源電圧ＶＳＳとの間に設けられる。停止制御スイッチ４１〜４３は、共通の制御信号を用いて、増幅回路１の動作中はオン状態に、増幅回路１の停止中はオフ状態に制御される。帰還制御スイッチ５１は、インバータ１３の出力端子とコンデンサ３１の一方の電極（アナログ入力信号ＡＩＮの入力端子に接続された電極。以下、入力側電極という）との間に設けられ、最終段のインバータ１３の出力信号を初段のインバータ１１の入力に帰還するか否かを切り替える。【００４６】
インバータ１１〜１３、スイッチ２１〜２３、コンデンサ３１〜３３、および、帰還制御スイッチ５１は、縦続接続された複数の増幅器（インバータ１１〜１３）を含み、最終段の増幅器（インバータ１３）の出力信号を初段の増幅器（インバータ１１）の入力に負帰還する増幅部を構成する。【００４７】
分離スイッチ６１は、インバータ１３の出力端子と信号線ＳＬとの間に設けられ、信号線ＳＬに増幅部の出力信号（最終段のインバータ１３の出力信号）を供給するか否かを切り替える。初期設定スイッチ７１は、信号線ＳＬとローレベル電源電圧ＶＳＳとの間に設けられ、信号線ＳＬにローレベル電源電圧ＶＳＳを供給するか否かを切り替える。【００４８】
スイッチ２１〜２３は、共通の制御信号（以下、スイッチ制御信号ＳＣ１という）を用いて制御される。帰還制御スイッチ５１と分離スイッチ６１は、スイッチ制御信号ＳＣ１とは別の共通の制御信号（以下、スイッチ制御信号ＳＣ２という）を用いて制御される。初期設定スイッチ７１は、スイッチ制御信号ＳＣ２の否定（以下、ＳＣ２Ｂという）を用いて制御される。これらのスイッチは、制御端子に供給された信号がハイレベルのときにオン状態となる。【００４９】
図５は、増幅回路１に供給される制御信号のタイミングチャートである。以下、停止制御スイッチ４１〜４３はオン状態であるとして、図５を参照して増幅回路１の動作を説明する。データ信号線駆動回路１２０が線順次駆動を行うことに対応して、増幅回路１は１ライン時間に１回の割合で信号線ＳＬを駆動する。そこで、スイッチ制御信号ＳＣ１、ＳＣ２は、図５に示すように、１ライン時間内で１回ずつハイレベルとなる。より詳細には、１ライン時間内では、まずスイッチ制御信号ＳＣ１が所定の時間ｔ１だけハイレベルとなり、スイッチ制御信号ＳＣ１がローレベルに変化した後に、スイッチ制御信号ＳＣ２が所定の時間ｔ２だけハイレベルとなる。なお、図５では、スイッチ制御信号ＳＣ１は、スイッチ制御信号ＳＣ２がローレベルに変化する前にハイレベルに変化しているが、スイッチ制御信号ＳＣ２がローレベルに変化した後にハイレベルに変化してもよい。【００５０】
以下、スイッチ制御信号ＳＣ１がハイレベルで、スイッチ制御信号ＳＣ２がローレベルである期間を「初期設定期間」、スイッチ制御信号ＳＣ１がローレベルで、スイッチ制御信号ＳＣ２がハイレベルである期間を「書き込み期間」という。増幅回路１では、１ライン時間内に初期設定期間と書き込み期間が１回ずつ現れる。【００５１】
初期設定期間では、スイッチ２１〜２３と初期設定スイッチ７１はオン状態となり、帰還制御スイッチ５１と分離スイッチ６１はオフ状態となる。このため初期設定期間では、信号線ＳＬは初期設定スイッチ７１を介してローレベル電源電圧ＶＳＳに接続され、信号線ＳＬの電圧はローレベル電源電圧ＶＳＳに等しくなる。また、インバータ１１〜１３の入力端子と出力端子は短絡される。【００５２】
インバータの入力電圧をＶＩＮ、出力電圧をＶＯＵＴとしたとき、両者の間には図６に示す関係がある。図６に示す特性を有するインバータの入力端子と出力端子を短絡すると、入力電圧ＶＩＮと出力電圧ＶＯＵＴは同じ電圧（以下、論理閾値電圧という）になる。なお、図６では、特性を示す曲線と直線ＶＩＮ＝ＶＯＵＴとの交点の座標が、論理閾値電圧Ｖｔｈとなる。【００５３】
初期設定期間では、インバータ１１〜１３の入力端子と出力端子は短絡されるので、インバータ１１〜１３の入力電圧と出力電圧は、いずれも各インバータの論理閾値電圧となる。理想的には各インバータの論理閾値電圧は一致することが好ましいが、実際には製造ばらつきが発生するために、各インバータの論理閾値電圧は完全には一致しない。このため、コンデンサ３２にはインバータ１１、１２の論理閾値電圧の差が保持され、コンデンサ３３にはインバータ１２、１３の論理閾値電圧の差が保持される。また、コンデンサ３１の入力側電極にはアナログ入力信号ＡＩＮが供給されるので、コンデンサ３１にはアナログ入力信号ＡＩＮの電圧（以下、入力電圧Ｖａという）とインバータ１１の論理閾値電圧との差が保持される。【００５４】
このように初期設定期間では、信号線ＳＬの電圧はローレベル電源電圧ＶＳＳに等しくなり、インバータ１１〜１３の入力電圧は各インバータの論理閾値電圧に等しくなる。その後に、書き込み期間が開始する。【００５５】
書き込み期間では、スイッチ２１〜２３と初期設定スイッチ７１はオフ状態となり、帰還制御スイッチ５１と分離スイッチ６１はオン状態となる。このため、書き込み期間では、信号線ＳＬは分離スイッチ６１を介してインバータ１３の出力端子に接続され、インバータ１３の出力端子は帰還制御スイッチ５１を介してコンデンサ３１の入力側電極に接続される。【００５６】
帰還制御スイッチ５１がオン状態である間、コンデンサ３１の入力側電極にはインバータ１３の出力電圧が供給される。このため、インバータ１３の出力電圧が入力電圧Ｖａよりも低いときには、コンデンサ３１の入力側電極の電圧は従前よりも低くなる。コンデンサ３１〜３３は所定の電位差を保持し、インバータ１１〜１３は図６に示す特性を有するので、コンデンサ３１の入力側電極の電圧が低くなると、インバータ１１の入力電圧は低く、インバータ１１の出力電圧とインバータ１２の入力電圧は高く、インバータ１２の出力電圧とインバータ１３の入力電圧は低く、インバータ１３の出力電圧は高くなる。【００５７】
一方、インバータ１３の出力電圧が入力電圧Ｖａよりも高いときには、コンデンサ３１の入力側電極の電圧は従前よりも高くなる。これに伴い、インバータ１１の入力電圧は高く、インバータ１１の出力電圧とインバータ１２の入力電圧は低く、インバータ１２の出力電圧とインバータ１３の入力電圧は高く、インバータ１３の出力電圧は低くなる。このようにインバータ１３の出力電圧は、入力電圧Ｖａよりも低いときには高くなり、入力電圧Ｖａよりも高いときには低くなるので、最終的には入力電圧Ｖａに等しくなる。【００５８】
また、図６に示すように、インバータの入力電圧ＶＩＮが論理閾値電圧Ｖｔｈに近いとき（範囲Ｐ内にあるとき）には、入力電圧ＶＩＮがわずかに変化しただけでも、出力電圧ＶＯＵＴは大きく変化する。したがって、入力電圧ＶＩＮが論理閾値電圧Ｖｔｈに近いときには、インバータは増幅器として機能する。【００５９】
増幅回路１では、初期設定期間において、インバータ１１〜１３の入力電圧は論理閾値電圧に設定される。このため、書き込み期間では、インバータ１１〜１３はいずれも増幅器として機能し、インバータ１１の入力電圧が変化すると、インバータ１３の出力電圧は大きく変化する。このように増幅器として機能するインバータ１１〜１３を縦続接続することにより、高い増幅率でアナログ入力信号ＡＩＮを増幅することができる。【００６０】
増幅回路１に含まれる最終段のインバータ１３は、以下の特徴を有する。通常のインバータは、同じ電流駆動能力を有するＰ型トランジスタとＮ型トランジスタによって構成されるが、最終段のインバータ１３は、異なる電流駆動能力を有するＰ型トランジスタ１４とＮ型トランジスタ１５によって構成される。より詳細には、初期設定スイッチ７１が信号線ＳＬとローレベル電源電圧ＶＳＳとの間に設けられていることに対応して、ソース端子にローレベル電源電圧ＶＳＳが供給されるＮ型トランジスタ１５には、Ｐ型トランジスタ１４よりも電流駆動能力が小さいトランジスタが使用される。このためには、Ｎ型トランジスタ１５として、Ｐ型トランジスタ１４よりもサイズの小さいものを使用すればよい。具体的には、Ｎ型トランジスタ１５のチャネル長Ｌｎに対するチャネル幅Ｗｎの比（Ｗｎ／Ｌｎ）を、Ｐ型トランジスタ１４のチャネル長Ｌｐに対するチャネル幅Ｗｐの比（Ｗｐ／Ｌｐ）よりも小さくすればよい。【００６１】
以下、本実施形態に係る増幅回路１の効果を説明する。増幅回路１では、分離スイッチ６１と初期設定スイッチ７１が交互にオン状態となり、信号線ＳＬの電圧は、初期設定期間ではローレベル電源電圧ＶＳＳに等しくなり、書き込み期間では入力電圧Ｖａに等しくなる。書き込み期間の最初では、インバータ１３の出力電圧は入力電圧Ｖａよりも低いので、インバータ１３の出力電圧（すなわち、信号線ＳＬの電圧）は従前よりも高くなる。このとき信号線ＳＬの電圧が高くなるのは、ハイレベル電源電圧ＶＤＤからＰ型トランジスタ１４を経由して信号線ＳＬに電流が流れるからである。【００６２】
このように書き込み期間の最初で信号線ＳＬの電圧を変化させるのは、最終段のインバータ１３に含まれるＰ型トランジスタ１４であり、Ｎ型トランジスタ１５ではない。したがって、通常のインバータとは異なり、Ｎ型トランジスタ１５の電流駆動能力をＰ型トランジスタ１４の電流駆動能力よりも十分に小さくしても、書き込み期間の最初で信号線ＳＬの電圧の変化速度（スルーレート）は変化しない。【００６３】
一方、Ｎ型トランジスタ１５の電流駆動能力を小さくすれば、出力側から見た抵抗値が大きくなり、増幅回路１の動作の安定性が向上する。以下、図７〜図９を参照して、その理由を説明する。１個のインバータは、図７に示す等価回路で表すことができる。図７において、Ａはインバータの直流成分に対する増幅率、Ｒはインバータの抵抗値、Ｃはインバータの出力段の容量値を表す。インバータ１１〜１３の直流成分に対する増幅率、抵抗値および出力段の容量値を、それぞれ、Ａ１〜Ａ３、Ｒ１〜Ｒ３およびＣ１〜Ｃ３としたとき、インバータ１１〜１３を含む増幅部の開ループ利得Ａｏは、次式（１）で与えられる。ただし、次式（１）において、ωは信号の周波数である。
Ａｏ＝Ａ１／（１＋ｊωＲ１Ｃ１）×Ａ２／（１＋ｊωＲ２Ｃ２）
×Ａ３／（１＋ｊωＲ３Ｃ３）  …（１）【００６４】
複数のインバータを縦続接続して増幅部を構成した場合、増幅部の周波数特性は図８に示すようになる。すなわち、増幅率は極周波数（図８では、ｐＡとｐＢ）で屈折する折れ線で表され、位相差は極周波数を中心として９０°変化する。この場合、１／Ｒ１Ｃ１、１／Ｒ２Ｃ２および１／Ｒ３Ｃ３のうちの最小値が第１の極周波数ｐＡとなり、２番目に小さい値が第２の極周波数ｐＢとなる。図８に示す特性を有する増幅部において負帰還をかけたときの発振を防止するためには、増幅率が１（０ｄＢ）となる周波数ｕにおける位相差φが約６０°以上であることが必要とされる。【００６５】
液晶表示装置のデータ信号線を駆動するときに増幅回路１を使用する場合、データ信号線の容量値は増幅回路１内の配線の容量値よりも十分に大きいので、最終段のインバータ１３の出力段の容量値Ｃ３は、他のインバータ１１、１２の出力段の容量値Ｃ１、Ｃ２よりも十分に大きくなる。したがって、１／Ｒ１Ｃ１、１／Ｒ２Ｃ２および１／Ｒ３Ｃ３のうちでは、１／Ｒ３Ｃ３が最小となり、この値が第１の極周波数ｐＡとなる。【００６６】
上述したように、最終段のインバータ１３では、通常のインバータとは異なり、Ｎ型トランジスタ１５の電流駆動能力はＰ型トランジスタ１４の電流駆動能力よりも小さい。このため、インバータ１３の抵抗値Ｒ３は、通常のインバータよりも大きい。したがって、増幅部にインバータ１３を用いた場合、通常のインバータを用いた場合と比べて、第１の極周波数ｐＡは小さくなる。【００６７】
図９は、増幅回路１の周波数特性を示す図である。図９には、増幅回路１の周波数特性が実線で、通常のインバータを用いた増幅回路の周波数特性が破線で記載されている。増幅回路１では、第１の極周波数がより小さいので（ｐＡ’＜ｐＡ）、増幅率を表す折れ線は周波数が低くなる方向に移動する。これに伴い、増幅率が１となる周波数はｕからｕ’に低くなり、増幅率が１となる周波数における位相差はφからφ’に大きくなる。この位相差が大きくなると、増幅回路１の動作の安定性が向上する。【００６８】
また、Ｎ型トランジスタ１５の電流駆動能力を小さくすれば、出力側から見た抵抗値が大きくなるので、インバータ１３で消費される電力は減少し、増幅回路１の全体としての消費電力も減少する。【００６９】
なお、Ｎ型トランジスタ１５の電流駆動能力を小さくしたときに増幅回路１の動作の安定性が同じレベルで良いのであれば、最後から２段目のインバータ１２に含まれる２個のトランジスタのサイズを小さくして、インバータ１２の抵抗値を大きくし、第２の極周波数を小さくしてもよい。これにより、増幅回路１の動作の安定性を同じレベルに保ちながら、インバータ１２の消費電力を削減することもできる。【００７０】
以上に示すように、本実施形態に係る増幅回路１によれば、初期設定スイッチ７１と分離スイッチ６１を交互に導通させたときに、分離スイッチ６１が導通した後しばらくの間は、最終段のインバータ１３に含まれるＰ型トランジスタ１４を通過する電流によって信号線ＳＬの電圧が変化する。したがって、Ｎ型トランジスタ１５の電流駆動能力を小さくしても、信号線ＳＬの電圧の変化速度は変化しない。一方、Ｎ型トランジスタ１５の電流駆動能力を小さくすれば、最終段のインバータ１３の出力抵抗が大きくなるので、増幅回路１の周波数特性では位相余裕が増大し、増幅回路１の消費電力は減少する。このように、スルーレートを維持しながら、増幅回路の安定性と低消費電力性を向上させることができる。【００７１】
（第２の実施形態）
図１０は、本発明の第２の実施形態に係る増幅回路の回路図である。図１０に示す増幅回路２は、第１の実施形態に係る増幅回路１（図１）において、インバータ１３をインバータ１６（分離スイッチ６２を含むもの）に置換し、分離スイッチ６１とコンデンサ３３を削除したものである。増幅回路２は、増幅回路１と同様に、液晶表示装置のデータ信号線を駆動するときに使用することができる（図２および図３を参照）。本実施形態の構成要素のうち、第１の実施形態と同一の要素については、同一の参照符号を付して説明を省略する。【００７２】
増幅回路２では、閾値設定スイッチとして機能するスイッチ２１、２２は、最終段以外のインバータ１１、１２のそれぞれに対応して設けられている。また、段間容量素子として機能するコンデンサ３２は、初段および最終段以外のインバータ１２の入力端子とその前段のインバータ１１の出力端子との間に設けられている。【００７３】
増幅回路２は、２個のインバータ１１、１２でほぼ所望の増幅率を実現できる場合に用いられる。この場合、最終段のインバータ１６の増幅率は、それほど高くなくてもよい。このため、インバータ１２、１６の間にコンデンサを設けずに、初期設定期間ではインバータ１２の論理閾値電圧がインバータ１６の入力端子に直接供給されたとしても、インバータ１６は必要な程度に入力信号を増幅することができる。このように、２個のインバータ１１、１２でほぼ所望の増幅率を実現できる場合には、最終段のインバータ１６に対応した閾値設定スイッチと段間容量素子を設けないことにより、その分だけ増幅回路２の回路量を削減することができる。【００７４】
また、分離スイッチ６２は、１個のトランジスタで構成され、インバータ１６の内部に設けられている。具体的には、分離スイッチ６２は、ソース端子がインバータ１６に含まれるＰ型トランジスタ１４のドレイン端子に接続され、ドレイン端子がインバータ１６に含まれるＮ型トランジスタ１５のドレイン端子に接続された１個のＰ型トランジスタで構成されている。分離スイッチ６２のゲート端子には、スイッチ制御信号ＳＣ２の否定（ＳＣ２Ｂ）が供給される。【００７５】
初期設定期間では、スイッチ制御信号ＳＣ２はローレベルとなるので、分離スイッチ６２はオフ状態となる。このとき、初期設定スイッチ７１はオン状態にあるので、インバータ１６に含まれるＮ型トランジスタ１５がオン状態でもオフ状態でも、信号線ＳＬの電圧はローレベル電源電圧ＶＳＳに等しくなる。書き込み期間では、スイッチ制御信号ＳＣ２はハイレベルとなるので、分離スイッチ６２はオン状態となる。このため、第１の実施形態と同様に、書き込み期間の最初では、ハイレベル電源電圧ＶＤＤからＰ型トランジスタ１４を経由して信号線ＳＬに電流が流れ、信号線ＳＬの電圧は高くなる。【００７６】
このように分離スイッチ６１に代えて分離スイッチ６２を使用しても、信号線ＳＬに増幅部の出力信号を供給するか否かを切り替えることができる。また、１個のトランジスタで構成された分離スイッチ６２を用いることにより、増幅回路２の回路量を削減することができる。【００７７】
また、増幅回路２では、最後から２段目のインバータ１２に含まれるＰ型トランジスタとＮ型トランジスタについて、最終段のインバータ１６と同様の方法で、Ｎ型トランジスタの電流駆動能力をＰ型トランジスタの電流駆動能力よりも小さくしてもよい。これにより、インバータ１２の論理閾値電圧を高くし、インバータ１６の増幅率の下がり過ぎを防止することができる。【００７８】
なお、本実施形態に係る増幅回路２については、以下のような変形例を構成することができる。図１１に示す増幅回路３は、増幅回路２に対して、インバータ１７の内部におけるＰ型トランジスタ１４と分離スイッチ６２の接続順序を逆にする変更を施したものである。分離スイッチ６２は、ソース端子にハイレベル電源電圧ＶＤＤが供給され、ドレイン端子がＰ型トランジスタ１４のソース端子に接続された１個のＰ型トランジスタで構成されている。分離スイッチ６２のゲート端子には、スイッチ制御信号ＳＣ２の否定（ＳＣ２Ｂ）が供給される。このように構成された増幅回路３は、増幅回路２と同様に動作し、増幅回路２と同様の効果を奏する。【００７９】
（第３の実施形態）
図１２は、本発明の第３の実施形態に係る増幅回路の回路図である。図１２に示す増幅回路４は、第２の実施形態に係る増幅回路２（図１０）にコンデンサ３４を追加したものである。増幅回路４は、増幅回路１と同様に、液晶表示装置のデータ信号線を駆動するときに使用することができる（図２および図３を参照）。本実施形態の構成要素のうち、第１または第２の実施形態と同一の要素については、同一の参照符号を付して説明を省略する。【００８０】
コンデンサ３４の一方の電極はインバータ１１の入力端子に接続され、他方の電極にはローレベル電源電圧ＶＳＳが供給される。コンデンサ３４は、一方の電極が初段のインバータ１１の入力端子に接続され、他方の電極に固定電圧が供給される入力容量素子として機能する。コンデンサ３４は、入力電圧Ｖａが予め定めた範囲内（最小値と最大値の間）にあれば、帰還制御スイッチ５１が導通したときに、スイッチ２１が導通しないような容量値を有するものとする。【００８１】
コンデンサ３４を備えていない第２の実施形態に係る増幅回路２では、書き込み状態になったときに、インバータ１１の入力電圧が、論理閾値電圧から最大で（入力電圧Ｖａの最大値−ローレベル電源電圧ＶＳＳ）だけ低くなることがある。このため、スイッチ２１がオン状態となり、コンデンサ３１に蓄積された電荷がスイッチ２１を経由して流れ出し、増幅に誤差が発生することがある。【００８２】
そこで、このような増幅の誤差が発生する可能性がある場合には、増幅回路４のように、所定の容量値を有するコンデンサ３４を初段のインバータ１１の入力端子に設ければよい。このコンデンサ３４を設けると、コンデンサ３１の入力側電極の電圧が最大量だけ変化しても、インバータ１１の入力電圧は高々スイッチ２１が導通しない程度にしか変化しない。したがって、本実施形態に係る増幅回路４によれば、書き込み状態においてスイッチ２１がオン状態となり、増幅に誤差が発生することを防止することができる。【００８３】
なお、上記の増幅の誤差を防止するためには、初段のインバータ１１の論理閾値電圧を高くしてもよい。具体的には、インバータ１１は、入力電圧Ｖａが予め定めた範囲内にあれば、帰還制御スイッチ５１が導通したときに、スイッチ２１が導通しないような論理閾値電圧を有していればよい。このようなインバータ１１を用いても、増幅の誤差を防止することができる。【００８４】
また、本実施形態に係る増幅回路４についても、第２の実施形態と同様の変形例を構成することができる（図１３を参照）。図１３に示す増幅回路５は、増幅回路４と同様に動作し、増幅回路４と同様の効果を奏する。【００８５】
（第４の実施形態）
図１４は、本発明の第４の実施形態に係る増幅回路の回路図である。図１４に示す増幅回路６は、第１の実施形態に係る増幅回路１（図１）において、インバータ１１、１２、スイッチ２１、２２、および、コンデンサ３１、３２を差動増幅器１８、スイッチ２４、２５、および、コンデンサ３５に置換し、停止制御スイッチ４２を削除したものである。増幅回路６は、増幅回路１と同様に、液晶表示装置のデータ信号線を駆動するときに使用することができる（図２および図３を参照）。本実施形態の構成要素のうち、第１の実施形態と同一の要素については、同一の参照符号を付して説明を省略する。【００８６】
図１４に示すように、差動増幅器１８の正側入力端子は、アナログ入力信号ＡＩＮの入力端子に接続される。差動増幅器１８の負側入力端子は、コンデンサ３５およびスイッチ２５を介してアナログ入力信号ＡＩＮの入力端子に接続される。差動増幅器１８の反転出力端子は、コンデンサ３３の一方の電極に接続される。差動増幅器１８の非反転出力端子は、スイッチ２４を介して差動増幅器１８の負側入力端子に接続される。停止制御スイッチ４１は、差動増幅器１８に含まれるＮ型トランジスタのソース端子とローレベル電源電圧ＶＳＳとの間に設けられる。【００８７】
コンデンサ３５は、一方の電極が差動増幅器１８の負側入力端子に接続された初段容量素子として機能する。スイッチ２４は、差動増幅器１８の負側入力端子と非反転出力端子を短絡するか否かを切り替える増幅器制御スイッチとして機能する。スイッチ２５は、コンデンサ３５の一方の電極（スイッチ２５を介してアナログ入力信号ＡＩＮの入力端子に接続される電極。以下、入力側電極という）にアナログ入力信号ＡＩＮを与えるか否かを切り替える入力制御スイッチとして機能する。【００８８】
差動増幅器１８は、入力電圧Ｖａとインバータ１３の出力電圧との差を反転増幅する。差動増幅器１８の反転出力端子から出力された信号は、コンデンサ３３の一方の電極に供給される。インバータ１３、差動増幅器１８、スイッチ２３〜２５、コンデンサ３３、３５、および、帰還制御スイッチ５１は、縦続接続された複数の増幅器（差動増幅器１８とインバータ１３）を含み、最終段の増幅器（インバータ１３）の出力信号を初段の増幅器（差動増幅器１８）の入力に負帰還する増幅部を構成する。【００８９】
スイッチ２３〜２５は、スイッチ制御信号ＳＣ１を用いて制御される。帰還制御スイッチ５１と分離スイッチ６１は、スイッチ制御信号ＳＣ２を用いて制御される。初期設定スイッチ７１は、スイッチ制御信号ＳＣ２の否定ＳＣ２Ｂを用いて制御される。これらのスイッチは、制御端子に供給された信号がハイレベルのときにオン状態となる。スイッチ制御信号ＳＣ１、ＳＣ２は、第１の実施形態と同様に変化する（図５を参照）。【００９０】
初期設定期間（スイッチ制御信号ＳＣ１がハイレベルで、スイッチ制御信号ＳＣ２がローレベルのとき）では、スイッチ２３〜２５と初期設定スイッチ７１はオン状態となり、帰還制御スイッチ５１と分離スイッチ６１はオフ状態となる。このため、初期設定期間では、信号線ＳＬは初期設定スイッチ７１を介してローレベル電源電圧ＶＳＳに接続され、信号線ＳＬの電圧はローレベル電源電圧ＶＳＳに等しくなる。【００９１】
また、初期設定期間では、インバータ１３の入力端子と出力端子はスイッチ２３を介して短絡されるので、インバータ１３の入力電圧と出力電圧は、いずれもインバータ１３の論理閾値電圧に等しくなる。また、差動増幅器１８の非反転出力端子と負側入力端子はスイッチ２４を介して短絡されるので、差動増幅器１８の非反転出力電圧と負側入力電圧は等しくなる（以下、この電圧を初期電圧Ｖｉという。初期電圧Ｖｉは入力電圧Ｖａにほぼ等しい）。さらに、コンデンサ３５の入力側電極はスイッチ２５を介してアナログ入力信号ＡＩＮの入力端子に接続されるので、コンデンサ３５の入力側電極には入力電圧Ｖａが印加される。この結果、コンデンサ３３には、正側入力端子に入力電圧Ｖａを与え、負側入力端子に初期電圧Ｖｉを与えたときの差動増幅器１８の反転出力電圧とインバータ１３の論理閾値電圧との差が保持され、コンデンサ３５には入力電圧Ｖａと初期電圧Ｖｉとの差が保持される。【００９２】
書き込み期間（スイッチ制御信号ＳＣ１がローレベルで、スイッチ制御信号ＳＣ２がハイレベルのとき）では、帰還制御スイッチ５１と分離スイッチ６１はオン状態となり、スイッチ２３〜２５と初期設定スイッチ７１はオフ状態となる。このため、書き込み期間では、信号線ＳＬは、差動増幅器１８の出力電圧に応じて、Ｐ型トランジスタ１４と分離スイッチ６１を介してハイレベル電源電圧ＶＤＤに接続されるか、あるいは、Ｎ型トランジスタ１５と分離スイッチ６１を介してローレベル電源電圧ＶＳＳに接続されるかのいずれかとなる。【００９３】
インバータ１３の出力電圧が入力電圧Ｖａよりも低いときには、差動増幅器１８の負側入力電圧は初期電圧Ｖｉよりも低くなるので、差動増幅器１８の反転出力電圧は従前よりも低くなり、インバータ１３の出力電圧は高くなる。一方、インバータ１３の出力電圧が入力電圧Ｖａよりも高いときには、差動増幅器１８の負側入力電圧は初期電圧Ｖｉよりも高くなるので、差動増幅器１８の反転出力電圧は従前よりも高くなり、インバータ１３の出力電圧は低くなる。このようにインバータ１３の出力電圧は、入力電圧Ｖａよりも低いときには高くなり、入力電圧Ｖａよりも高いときには低くなるので、最終的には入力電圧Ｖａに等しくなる。このように、差動増幅器１８とインバータ１３を縦続接続した増幅部は、３個のインバータを縦続接続した増幅部と同様に動作する。【００９４】
したがって、本実施形態に係る増幅回路６によれば、第１の実施形態に係る増幅回路１と同様に、スルーレートを維持しながら、増幅回路の安定性と低消費電力性を向上させることができる。【００９５】
なお、本実施形態に係る増幅回路６については、以下のような変形例を構成することができる。図１５に示す増幅回路７では、増幅回路６とは異なる場所にスイッチ２４とコンデンサ３５が設けられている。以下、増幅回路７と増幅回路６の相違点を説明する。【００９６】
増幅回路７では、差動増幅器１８の正側入力端子は、コンデンサ３５を介してアナログ入力信号ＡＩＮの入力端子に接続される。差動増幅器１８の負側入力端子は、スイッチ２５を介してアナログ入力信号ＡＩＮの入力端子に接続される。差動増幅器１８の反転出力端子は、コンデンサ３３の一方の電極に接続されると共に、スイッチ２４を介して差動増幅器１８の正側入力端子に接続される。【００９７】
コンデンサ３５は、一方の電極が差動増幅器１８の正側入力端子に接続され、他方の電極にアナログ入力信号ＡＩＮが与えられる初段容量素子として機能する。スイッチ２４は、差動増幅器１８の正側入力端子と反転出力端子を短絡するか否かを切り替える増幅器制御スイッチとして機能する。スイッチ２５は、差動増幅器１８の負側入力端子にアナログ入力信号ＡＩＮを与えるか否かを切り替える入力制御スイッチとして機能する。【００９８】
初期設定期間では、差動増幅器１８の反転出力端子と正側入力端子はスイッチ２４を介して短絡されるので、差動増幅器１８の反転出力電圧と正側入力電圧は入力電圧Ｖａにほぼ等しい初期電圧Ｖｉになる。また、コンデンサ３５の入力側電極（アナログ入力信号ＡＩＮの入力端子に接続された電極）には、入力電圧Ｖａが印加される。この結果、コンデンサ３３には、正側入力端子に初期電圧Ｖｉを与え、負側入力端子に入力電圧Ｖａを与えたときの差動増幅器１８の反転出力電圧とインバータ１３の論理閾値電圧との差が保持され、コンデンサ３５には入力電圧Ｖａと初期電圧Ｖｉとの差が保持される。【００９９】
書き込み期間では、インバータ１３の出力電圧が入力電圧Ｖａよりも低いときには、差動増幅器１８の負側入力電圧は従前よりも低くなるので、差動増幅器１８の反転出力電圧は従前よりも低くなり、インバータ１３の出力電圧は高くなる。一方、インバータ１３の出力電圧が入力電圧Ｖａよりも高いときには、差動増幅器１８の負側入力電圧は従前よりも高くなるので、差動増幅器１８の反転出力電圧は従前よりも高くなり、インバータ１３の出力電圧は低くなる。このようにインバータ１３の出力電圧は、入力電圧Ｖａよりも低いときには高くなり、入力電圧Ｖａよりも高いときには低くなるので、最終的には入力電圧Ｖａに等しくなる。【０１００】
したがって、増幅回路７によれば、増幅回路６と同様に、スルーレートを維持しながら、増幅回路の安定性と低消費電力性を向上させることができる。【０１０１】
（第５の実施形態）
第５の実施形態では、各実施形態に係る増幅回路の他の使用形態を説明する。以下では、例として、第１の実施形態に係る増幅回路１を用いて３本のデータ信号線ＳＲ、ＳＧ、ＳＢを時分割で駆動する場合について説明する。３本の信号線データＳＲ、ＳＧ、ＳＢを時分割で駆動するためには、図１６に示すように、増幅回路１とデータ信号線ＳＲ、ＳＧ、ＳＢの間に選択スイッチ１２６ｒ、１２６ｇ、１２６ｂを設け、そのうちの１つを選択的にオン状態に制御すればよい。【０１０２】
図１７は、本実施形態に係るデータ信号線駆動回路の詳細な構成を示すブロック図である。図１７に示すデータ信号線駆動回路では、シフトレジスタ１２１の各段に対応して、ｋビットの入力側ラッチ１２４ａと出力側ラッチ１２４ｂが３個ずつ、データ選択部１２５、Ｄ／Ａ変換器１２３、増幅回路１、および、選択スイッチ１２６が設けられる。【０１０３】
図１８は、本実施形態に係るデータ信号線駆動回路のタイミングチャートである。図１８に示すように、データ信号線駆動回路には、１サイクルごとに変化する３個のデジタル映像信号ＤＩＮ＿Ｒ、ＤＩＮ＿Ｇ、ＤＩＮ＿Ｂが並列に供給される。ｉ番目の３個の入力側ラッチ１２４ａは、シフトレジスタ１２１の出力信号ＳＳｉがハイレベルからローレベルに変化したときに、そのときのデジタル映像信号ＤＩＮ＿Ｒ、ＤＩＮ＿Ｇ、ＤＩＮ＿Ｂを記憶する。３ｍ個のデジタル映像信号が入力された後、ラッチパルスＬＰが１サイクルだけハイレベルとなり、３ｍ個の入力側ラッチ１２４ａに記憶された３ｍ個のデジタル映像信号は、３ｍ個の出力側ラッチ１２４ｂに一括して転送される。【０１０４】
ｉ番目のデータ選択部１２５には、ｉ番目の３個の出力側ラッチ１２４ｂから出力された３個のデジタル映像信号（全部で３ｋビット）と、選択制御信号ＳＳＤ＿Ｒ、ＳＳＤ＿Ｇ、ＳＳＤ＿Ｂとが入力される。選択制御信号ＳＳＤ＿Ｒ、ＳＳＤ＿Ｇ、ＳＳＤ＿Ｂは、１ライン時間内に１回ずつ所定の時間だけハイレベルとなり、ｉ番目のデータ選択部１２５は、選択制御信号ＳＳＤ＿Ｒ、ＳＳＤ＿Ｇ、ＳＳＤ＿Ｂに従い、３個のデジタル映像信号の中から１個のデジタル映像信号（ｋビット）を選択して出力する。したがって、ｉ番目のデータ選択部１２５からは、１ライン時間内に３個のデジタル映像信号が順に選択的に出力される。【０１０５】
ｉ番目のＤ／Ａ変換器１２３は、ｉ番目のデータ選択部１２５から出力されたデジタル映像信号をアナログ映像信号に変換する。ｉ番目の増幅回路１の出力端子には、選択スイッチ１２６を介して、３本のデータ信号線ＳＲｉ、ＳＧｉ、ＳＢｉが接続されている。ｉ番目の増幅回路１は、ｉ番目のＤ／Ａ変換器１２３から出力されたアナログ入力信号を増幅し、増幅信号を用いてデータ信号線ＳＲｉ、ＳＧｉ、ＳＢｉのいずれかを駆動する。【０１０６】
図１９は、増幅回路１と選択スイッチ１２６に供給される制御信号のタイミングチャートである。選択スイッチ１２６ｒ、１２６ｇ、１２６ｂは、それぞれ、サンプリング制御信号ＳＭＰ＿Ｒ、ＳＭＰ＿Ｇ、ＳＭＰ＿Ｂがハイレベルのときにオン状態となる。サンプリング制御信号ＳＭＰ＿Ｒ、ＳＭＰ＿Ｇ、ＳＭＰ＿Ｂは、選択制御信号ＳＳＤ＿Ｒ、ＳＳＤ＿Ｇ、ＳＳＤ＿Ｂと同様に、１ライン時間内に１回ずつ所定の時間だけハイレベルとなる。これにより、データ信号線ＳＲｉ、ＳＧｉ、ＳＢｉは、１ライン時間内に１回ずつ順に選択的に駆動される。【０１０７】
以上に示すように、複数のデータ信号線を時分割で駆動する液晶表示装置にも、第１の実施形態に係る増幅回路１を用いることができる。第２〜第４の実施形態に係る増幅回路２〜４を用いても、同様の液晶表示装置を構成することができる。【０１０８】
なお、本発明の増幅回路および表示装置については、以下に示す各種の変形例を構成することができる。第１〜第４の実施形態に係る増幅回路では、初期設定スイッチ７１は、信号線ＳＬとローレベル電源電圧ＶＳＳとの間に設けられ、信号線ＳＬにローレベル電源電圧ＶＳＳを供給するか否かを切り替えることとしたが、これに代えて、信号線ＳＬとハイレベル電源電圧ＶＤＤとの間に設けられ、信号線ＳＬにハイレベル電源電圧ＶＤＤを供給するか否かを切り替えることとしてもよい。この場合、第１〜第４の実施形態とは異なり、ソース端子にハイレベル電源電圧ＶＤＤが供給されるＰ型トランジスタ１４に、Ｎ型トランジスタ１５よりも電流駆動能力が小さいトランジスタが使用される。【０１０９】
また、第１〜第３の実施形態に係る増幅回路は、３個のインバータを縦続接続した増幅部を備えることとしたが、増幅部に含まれるインバータの個数は、奇数個であれば任意でよい。また、第３の実施形態では、第２の実施形態に係る増幅回路２に対して、所定の容量値を有するコンデンサ３４を設ける（あるいは、初段のインバータ１１として、所定の論理閾値電圧を有するインバータを使用する）ことを説明したが、同様の手法を第１の実施形態に係る増幅回路１に対して適用してもよい。【０１１０】
また、本発明の各実施形態に係る増幅回路を、図２０に示す液晶表示装置のデータ信号線を駆動するときに用いてもよい。図２０に示す液晶表示装置では、液晶パネル２００上に、画素アレイ１１０、データ信号線駆動回路の一部２２０を構成するシフトレジスタ２２１およびアナログスイッチ２２２、並びに、走査信号線駆動回路（図示せず）が一体に形成されている。データ信号線駆動回路の残部を構成するＤ／Ａ変換器２３０および増幅回路２４０は、液晶パネル２００の外部に設けられている。このように、本発明の各実施形態に係る増幅回路を液晶パネルの外部に設けてもよい。また、本発明の各実施形態に係る増幅回路を用いて、点順次方式でデータ信号線を駆動してもよい。また、本発明の各実施形態に係る増幅回路を、液晶表示装置以外の表示装置（例えば、有機エレクトロルミネッセンス表示装置）のデータ信号線を駆動するときに用いてもよい。
【産業上の利用可能性】
【０１１１】
本発明の増幅回路は、スルーレートを維持しながら低消費電力で安定的に動作するという特徴を有するので、アナログ入力信号を増幅し信号線を駆動する回路（例えば、液晶表示装置のデータ信号線駆動回路など）に広く利用することができる。
【図１】
2008023473.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
2008023473.tif 000016
【図１５】
2008023473.tif 000017
【図１６】
2008023473.tif 000018
【図１７】
2008023473.tif 000019
【図１８】
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【図１９】
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【図２０】
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【手続補正書】
【提出日】平成21年1月27日(2009.1.27)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正の内容】
【００１９】
本発明の第１３の局面は、本発明の第１２の局面において、
前記増幅部は、
一方の電極が前記差動増幅器の負側入力端子に接続された初段容量素子と、
前記差動増幅器の負側入力端子と非反転出力端子を短絡するか否かを切り替える増幅器制御スイッチと、
前記初段容量素子の他方の電極に前記アナログ入力信号を与えるか否かを切り替える入力制御スイッチとをさらに含む。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正の内容】
【００２０】
本発明の第１４の局面は、本発明の第１２の局面において、
前記増幅部は、
一方の電極が前記差動増幅器の正側入力端子に接続され、他方の電極に前記アナログ入力信号が与えられる初段容量素子と、
前記差動増幅器の正側入力端子と反転出力端子を短絡するか否かを切り替える増幅器制御スイッチと、
前記差動増幅器の負側入力端子に前記アナログ入力信号を与えるか否かを切り替える入力制御スイッチとをさらに含む。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０１０１
【補正方法】変更
【補正の内容】
【０１０１】
（第５の実施形態）
第５の実施形態では、各実施形態に係る増幅回路の他の使用形態を説明する。以下では、例として、第１の実施形態に係る増幅回路１を用いて３本のデータ信号線ＳＲ、ＳＧ、ＳＢを時分割で駆動する場合について説明する。３本のデータ信号線ＳＲ、ＳＧ、ＳＢを時分割で駆動するためには、図１６に示すように、増幅回路１とデータ信号線ＳＲ、ＳＧ、ＳＢの間に選択スイッチ１２６ｒ、１２６ｇ、１２６ｂを設け、そのうちの１つを選択的にオン状態に制御すればよい。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０１０７
【補正方法】変更
【補正の内容】
【０１０７】
以上に示すように、複数のデータ信号線を時分割で駆動する液晶表示装置にも、第１の実施形態に係る増幅回路１を用いることができる。第２〜第４の実施形態に係る増幅回路２〜７を用いても、同様の液晶表示装置を構成することができる。
【国際調査報告】
2008023473.tif 000023
2008023473.tif 000024