(57)【要約】  半導体装置の製造方法は、（ａ）表面に第１導電型の半導体層２が形成された半導体基板を用意する工程と、（ｂ）半導体層２の所定の領域を覆うように第１のマスク３０を形成する工程と、（ｃ）第１のマスク３０が形成された半導体層２に対して、第２導電型の不純物イオンを注入することにより、第２導電型のウェル領域６を形成する工程と、（ｄ）第１のマスク３０の一部を除去して、第１のマスク３０の厚さｔ1を減少させる工程と、（ｅ）フォトリソグラフィーを用いて、ウェル領域６の一部を覆う第２のマスク３４を形成する工程と、（ｆ）厚さを減少させた第１のマスク３０’および第２のマスク３４が形成された半導体層２に対して、第１導電型の不純物イオンを注入することにより、第１導電型のソース領域８を形成する工程とを包含する。
2008087763.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）表面に第１導電型の半導体層が形成された半導体基板を用意する工程と、
（ｂ）前記半導体層の所定の領域を覆うように第１のマスクを形成する工程と、
（ｃ）前記第１のマスクが形成された前記半導体層に対して、第２導電型の不純物イオンを注入することにより、第２導電型のウェル領域を形成する工程と、
（ｄ）前記第１のマスクの一部を除去して、前記第１のマスクの厚さを減少させる工程と、
（ｅ）フォトリソグラフィーを用いて、前記ウェル領域の一部を覆う第２のマスクを形成する工程と、
（ｆ）前記厚さを減少させた第１のマスクおよび前記第２のマスクが形成された前記半導体層に対して、第１導電型の不純物イオンを注入することにより、第１導電型のソース領域を形成する工程と
を包含する半導体装置の製造方法。
【請求項２】
前記工程（ｄ）と前記工程（ｅ）との間に、
前記厚さを減少させた第１のマスクを覆うサイドウォール形成用膜を形成する工程（ｈ）をさらに含み、
前記工程（ｅ）は、
前記サイドウォール形成用膜の上に、前記ウェル領域の一部を覆うレジスト層を形成する工程（ｅ１）と、
前記サイドウォール形成用膜および前記レジスト層をエッチングすることにより、前記サイドウォール形成用膜から前記第２のマスクを形成するとともに、前記サイドウォールを形成する工程（ｅ２）と
を含み、
前記工程（ｆ）は、前記第２のマスク、前記厚さを減少させた第１のマスクおよび前記サイドウォールが形成された前記半導体層に対して、第１導電型の不純物イオンを注入することにより、第１導電型のソース領域を形成する工程である請求項１に記載の半導体装置の製造方法。
【請求項３】
前記工程（ｄ）と前記工程（ｅ）との間に、
前記厚さを減少させた第１のマスクを覆うサイドウォール形成用膜を形成する工程（ｇ１）と、
前記サイドウォール形成用膜のエッチバックを行うことにより、前記サイドウォールを形成する工程（ｇ２）と
を含み、
前記工程（ｆ）は、前記第２のマスク、前記厚さを減少させた第１のマスクおよび前記サイドウォールが形成された前記半導体層に対して、第１導電型の不純物イオンを注入することにより、第１導電型のソース領域を形成する工程である請求項１に記載の半導体装置の製造方法。
【請求項４】
前記第１のマスクは、複数の層を含む積層構造を有しており、
前記工程（ｄ）は、前記積層構造における上方から少なくとも１層を除去することにより、前記第１のマスクの厚さを減少させる工程（ｄ１）を含む請求項２に記載の半導体装置の製造方法。
【請求項５】
前記積層構造は、互いに異なる材料を含む少なくとも２層を有しており、前記工程（ｄ１）は、前記少なくとも２層のうち上方に位置する層を除去する工程を含む請求項４に記載の半導体装置の製造方法。
【請求項６】
前記少なくとも２層は、酸化ケイ素を含む層および多結晶シリコンを含む層である請求項５に記載の半導体装置の製造方法。
【請求項７】
前記工程（ａ）と前記工程（ｂ）との間に、前記半導体層上にエッチストップ層を形成する工程をさらに含み、
前記工程（ｂ）において、前記第１のマスクは前記エッチストップ層上に形成される請求項４に記載の半導体装置の製造方法。
【請求項８】
前記エッチストップ層は酸化ケイ素を含み、前記第１のマスクは多結晶シリコンを含む請求項７に記載の半導体装置の製造方法。
【請求項９】
前記工程（ａ）と前記工程（ｈ）との間に、前記半導体層上にエッチストップ層を形成する工程をさらに含み、
前記工程（ｈ）において、前記サイドウォール形成用膜は前記エッチストップ層上に形成される請求項４に記載の半導体装置の製造方法。
【請求項１０】
前記エッチストップ層は酸化ケイ素を含み、前記サイドウォール形成用膜は多結晶シリコンを含む請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記厚さを減少させた第１のマスクおよび前記サイドウォール形成用膜は同一の材料を含む請求項４に記載の半導体装置の製造方法。
【請求項１２】
前記第１のマスクの厚さは０．８μｍ以上である請求項４に記載の半導体装置の製造方法。
【請求項１３】
前記厚さを減少させた第１のマスクの厚さは０．８μｍ以下である請求項４に記載の半導体装置の製造方法。
【請求項１４】
前記厚さを減少させた第１のマスクの厚さは、前記サイドウォール形成用膜の厚さ以上である請求項４に記載の半導体装置の製造方法。
【請求項１５】
前記半導体層は炭化珪素を含む請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
耐圧が高く、大電流を流すことができる半導体素子（パワーデバイス）は、様々な分野で使用されている。従来は、シリコン（Ｓｉ）半導体を用いたＳｉパワーデバイスが主流であったが、ＳｉパワーデバイスにはＳｉ半導体の物性に起因する使用限界があり、近年では、Ｓｉ半導体に比べてバンドギャップの大きな（ワイドバンドギャップ）半導体材料である炭化珪素（ＳｉＣ）半導体を用いたＳｉＣパワーデバイスの開発が進められている。【０００３】
ＳｉＣ半導体はＳｉ半導体よりも高い絶縁耐圧性を有しているため、ＳｉＣ半導体を用いた縦型のパワーＭＯＳＦＥＴでは、ドリフト領域を薄くでき、かつ、ドリフト領域における不純物密度を高めることもできるので、ドリフト抵抗を大幅に低減することが可能になる。また、ＳｉＣ半導体は熱伝導特性および高温耐性に優れているため、ＳｉＣパワーＭＯＳＦＥＴの電流容量を容易に向上できる。【０００４】
しかしながら、ＳｉＣパワーＭＯＳＦＥＴでは、ドリフト抵抗を大幅に低減できる反面、チャネル抵抗が大きくなってしまい、結果的に、オン抵抗を十分に低減できないという問題がある。ＳｉＣパワーＭＯＳＦＥＴのチャネル抵抗が大きい理由を以下に説明する。【０００５】
ＳｉＣパワーＭＯＳＦＥＴでは、一般的に、ＳｉＣ層の表面に熱酸化処理を行うことによってゲート絶縁層（ＳｉＯ2）が形成されるが、このようにして形成されたＳｉＯ2層とＳｉＣ層との界面には、多数のキャリアをトラップする界面準位が高密度に形成されている。従って、この界面にチャネルを形成すると、高密度な界面準位により、チャネルにおけるキャリア移動度（チャネル移動度）が小さくなり、チャネル抵抗が増大するからである。【０００６】
ＭＯＳＦＥＴのチャネル抵抗を低減するためには、ゲート長（チャネル長）を短縮し、かつ、セルピッチを短縮してユニットセルの集積度を高める必要がある。【０００７】
特許文献１には、チャネル抵抗の改善を目的として、自己整合プロセスを利用して、ウェル領域内にソース領域を形成する方法が開示されている。この方法によると、ゲート長を短縮できるので、チャネル抵抗による損失を抑えることができる。【０００８】
図１０（ａ）〜（ｃ）は、特許文献１に開示された自己整合プロセスによるソース領域の形成方法を説明するための工程断面図である。なお、ＭＯＳＦＥＴは、典型的には、基板上に配列された多数のユニットセルから構成されており、各ユニットセルはウェル領域によって規定される。図１０（ａ）〜（ｃ）は、そのようなユニットセルのうち隣接するユニットセルの一部のみを示している。【０００９】
まず、図１０（ａ）に示すように、基板（図示せず）の上に成長させたＳｉＣ層２の上にＳｉＯ2層２４を形成した後、これをマスクとして、ＳｉＣ層２に不純物イオン（導電型：例えばｐ型）を注入する。これにより、ＳｉＣ層２に複数のウェル領域６が形成され、ＳｉＣ層２のうちウェル領域６が形成されなかった領域はドリフト領域２ａとなる。【００１０】
続いて、図１０（ｂ）に示すように、ＳｉＯ2層２４の側壁に接するサイドウォール（サイドウォールスペーサ）２５と、ウェル領域６の一部を覆うレジスト層２３とを形成する。具体的には、ＳｉＯ2層２４が形成された基板表面にＳｉＯ2膜（図示せず）を堆積し、これをエッチバックすることによって自己整合的にサイドウォール２５を得る。次いで、基板表面にレジスト膜（図示せず）を堆積した後、これを露光・現像によりパターニングしてレジスト層２３を形成する。なお、点線で示すように、ウェル領域６のうちレジスト層２３で覆われた部分７’には、後の工程により高濃度ｐ型領域であるウェルコンタクト領域が形成される。【００１１】
次いで、図１０（ｃ）に示すように、ＳｉＯ2層２４、サイドウォール２５およびレジスト層２３をマスクとして、ＳｉＣ層２に対する不純物イオン（導電型：例えばｎ型）の注入を行い、ソース領域８を得る。ＳｉＣ層２の表面におけるウェル領域６の端部とソース領域８の端部との距離Ｌｇは、ＭＯＳＦＥＴの「ゲート長」となる。ゲート長Ｌｇはサイドウォール２５の幅によって決まり、サイドウォール２５の幅は、サイドウォール２５を形成するためのＳｉＯ2層２４の厚さによって制御される。また、サイドウォール２５は、マスクの位置合わせが不要な自己整合プロセスによって形成されているので、従来のプロセスのようにマスクの位置合わせのずれに起因してゲート長Ｌｇにばらつきが生じることを抑制できる。よって、従来のプロセスよりもゲート長Ｌｇを略均一にできる。【００１２】
なお、ウェルコンタクト領域となる部分７’はレジスト層２３で覆われているので、本工程では不純物イオンは注入されない。注入後、マスクとして用いたＳｉＯ2層２４、サイドウォール２５およびレジスト層２３を除去する。【００１３】
この後、ウェル領域６のうちレジスト層２３で覆われていた部分７’に高濃度で不純物イオン（導電型：例えばｐ型）を注入することにより、ウェルコンタクト領域を得る。ウェルコンタクト領域となる部分７’には、前述したソース領域８を形成する工程においてｎ型の不純物イオンが注入されず、本工程でｐ型の不純物イオンのみが高濃度で注入されるため、より高濃度なｐ型のウェルコンタクト領域を形成できる。【００１４】
ウェルコンタクト領域は次のような理由で設けられる。一般に、パワーＭＯＳＦＥＴでは、ＳｉＣ層２の上に形成されるソース電極は、ソース領域８に対してオーミックコンタクトを形成するだけでなく、ウェル領域６の電位を基準電位に固定するためにウェル領域６ともオーミックコンタクトを形成する必要がある。しかし、ＳｉＣのようなバンドギャップの大きな半導体では良好なオーミックコンタクトが形成されにくく、良好なオーミックコンタクトを形成するためには、ウェル領域６の表面のうちソース電極と接合する部分の不純物濃度を高めることが好ましい。そこで、ウェル領域６に高濃度のｐ型領域（ウェルコンタクト領域）を設けて、ウェルコンタクト領域とソース電極との間に良好なオーミックコンタクトを形成する構成が用いられている。【００１５】
図１０を参照しながら前述した方法によると、自己整合プロセスによってサイドウォール２５を形成しており、このサイドウォール２５によってゲート長Ｌｇを略均一に、かつ短くできる。従って、ゲート長Ｌｇのばらつきによる素子特性の劣化（短チャネル効果）を最小限に抑えつつ、チャネル抵抗を低減できる。
【特許文献１】特開２００２−２９９６２０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
しかしながら、本願発明者らが検討したところ、特許文献１に開示されている方法によると、ウェル領域形成のための注入マスク２４が厚いために、ウェル領域６を形成するためのイオン注入後に行われるフォトリソグラフィー工程において、ウェルコンタクト領域となる部分７’を保護するためのレジスト層２３のパターニング精度が低下してしまう。そのため、ゲート長を短縮できても、ユニットセルの集積度を十分に高めることが難しいという問題があることがわかった。【００１７】
この問題について、図１１（ａ）〜（ｅ）を参照しながら以下に詳しく説明する。なお、簡単のため、図１０（ａ）〜（ｃ）と同様の構成要素には同じ参照符号を付し、説明を省略する。【００１８】
特許文献１に開示された方法では、まず、図１１（ａ）に示すように、基板（図示せず）の上に成長させたｎ型のＳｉＣ層２に対して、ＳｉＯ2層２４を用いてｐ型の不純物を注入することにより、ｐ型のウェル領域６を形成する。【００１９】
ここで、ウェル領域６は、一般的に、ソースードレイン間のパンチスルーを抑制するために０．４μｍ以上の深さｄを有するように設計されている。ＳｉＣ中では不純物の熱拡散が極めて起こりにくいため、このように深いウェル領域６を形成するためには、例えば３００ｋｅＶ以上の高エネルギーで不純物の注入を行う必要がある。このとき、注入マスクとして用いられるＳｉＯ2層２４の厚さｔは、例えば１．２μｍ以上となるように設計される。注入マスクの厚さｔは、注入イオンがこの注入マスクを貫通してＳｉＣに侵入しないように、イオン注入の不純物種および注入エネルギーや注入マスクの材料により適宜選択される。注入マスクとしてｐｏｌｙ−Ｓｉ層を用いてもよく、その場合、注入マスクの厚さｔは、ＳｉＯ2層を用いる場合の厚さとほぼ同等である。【００２０】
続いて、ＳｉＣ層２の上に、ＳｉＯ2層２４を覆うようにＳｉＯ2膜を堆積した後、ＳｉＯ2膜に対して異方性ドライエッチングを行う。これにより、図１１（ｂ）に示すように、サイドウォール２５が形成される。【００２１】
次いで、図１１（ｃ）に示すように、基板表面を覆うポジ型のレジスト膜２３ａを塗布する。ここで、基板表面全体を覆うレジスト膜２３ａを形成するためには、図示するように、ウェル領域６の上に位置する部分のレジスト膜２３の厚さｈ1をＳｉＯ2層２４の厚さｔよりも大きくする必要がある。得られたレジスト膜２３は、ウェル領域６の上で、ＳｉＯ2層２４の上よりも厚くなる。具体的には、レジスト膜２３ａのうちウェル領域６の上に位置する部分の厚さｈ1は、ＳｉＯ2層２４の上に位置する部分の厚さｈ2よりも、ＳｉＯ2層２４の厚さｔに相当する分だけ大きくなる。【００２２】
この後、図１１（ｄ）に示すように、公知の露光および現像工程によりレジスト膜２３ａのパターニングを行い、ウェル領域６のうちウェルコンタクト領域を形成しようとする部分を覆うレジスト層２３を形成する。【００２３】
この露光工程では、レジスト膜２３ａのうちレジスト層２３を形成しようとする領域を遮光するような露光マスク（図示せず）を用いる。しかしながら、上述したようにＳｉＯ2層２４が厚いことに起因してレジスト膜２３ａの厚さｈ1が大きくなってしまうために、レジスト膜２３ａの厚さ方向の全域で焦点を合わせることが困難になり、十分に露光されない部分が生じてしまう。従って、露光後に現像工程を行うと、図示するように、レジスト膜２３ａのうち十分に露光されなかった部分２８が除去されずに残る。本明細書では、露光不足により除去されずに残った部分２８を「現像残り」と呼ぶ。このように、得られたレジスト層２３のパターンは、露光マスクによって規定されるパターンよりも現像残り２８の分だけ大きくなる。【００２４】
続いて、図１１（ｅ）に示すように、ＳｉＯ2層２４、サイドウォール２５およびレジスト層２３を注入マスクとして用いて、ＳｉＣ層２にｎ型の不純物イオンを注入することにより、ウェル領域６の内部にソース領域８を得る。【００２５】
この注入工程において、現像残り２８も注入マスクの一部として機能してしまうため、図示するように、得られたソース領域８は現像残り２８の下の部分で傾斜８’をもち、十分な深さをもたない部分は、後のソース電極（不図示）形成工程において、良好なオーミック性が得られなくなる。ソース領域８の幅Ｗｓは、上記露光マスクによって規定される設計幅Ｗｓ’よりも小さくなる。十分なコンタクト面積を確保しようとすると、現像残り２８による設計値からのズレを考慮して、ソース領域８の設計幅Ｗｓを大きくする必要がある。しかしながら、設計幅Ｗｓが大きくなればユニットセルのサイズが増加するので、セル集積度が低下し、その結果、ＭＯＳＦＥＴのオン抵抗が増大してしまう。なお、ここでいう「セル集積度」とは、単位面積当たりに含まれるセルの個数のことである。【００２６】
このように、特許文献１に開示された方法によると、ウェル領域６を形成した後に行われるフォトリソグラフィー工程において、高精細なレジストパターンを形成できない。現像残りは、ＳｉＯ2層２４が厚いためにレジスト膜２３が厚くなる場合や、そのような厚いレジスト膜２３を現像する幅、すなわちソース領域８の幅Ｗｓが小さいときに特に起こりやすい。【００２７】
従って、特許文献１に開示されている方法を用いてＭＯＳＦＥＴを作製すると、ＭＯＳＦＥＴを構成する各ユニットセルのサイズを十分に微細化できず、ユニットセルの集積度を高めることができない。ＭＯＳＦＥＴのチャネル抵抗は、ゲート長Ｌｇの短縮やユニットセルの高集積化によって低減できるが、特許文献１の方法では、ゲート長Ｌｇの短縮によるチャネル抵抗の低減効果は得られても、ユニットセルの高集積化によるチャネル抵抗の低減効果は得られないので、ＭＯＳＦＥＴのオン抵抗を大幅に低減することは困難である。【００２８】
本発明は、上記事情に鑑みてなされたものであり、その目的は、ウェル領域形成のためのイオン注入後に行われるフォトリソグラフィーの制御性を向上させることにより、ユニットセルの高集積化を実現し、オン抵抗が効果的に低減された半導体装置を提供することにある。
【課題を解決するための手段】
【００２９】
本発明の半導体装置の製造方法は、（ａ）表面に第１導電型の半導体層が形成された半導体基板を用意する工程と、（ｂ）前記半導体層の所定の領域を覆うように第１のマスクを形成する工程と、（ｃ）前記第１のマスクが形成された前記半導体層に対して、第２導電型の不純物イオンを注入することにより、第２導電型のウェル領域を形成する工程と、（ｄ）前記第１のマスクの一部を除去して、前記第１のマスクの厚さを減少させる工程と、（ｅ）フォトリソグラフィーを用いて、前記ウェル領域の一部を覆う第２のマスクを形成する工程と、（ｆ）前記厚さを減少させた第１のマスクおよび前記第２のマスクが形成された前記半導体層に対して、第１導電型の不純物イオンを注入することにより、第１導電型のソース領域を形成する工程とを包含する。【００３０】
ある好ましい実施形態において、前記工程（ｄ）と前記工程（ｅ）との間に、前記厚さを減少させた第１のマスクを覆うサイドウォール形成用膜を形成する工程（ｈ）をさらに含み、前記工程（ｅ）は、前記サイドウォール形成用膜の上に、前記ウェル領域の一部を覆うレジスト層を形成する工程（ｅ１）と、前記サイドウォール形成用膜および前記レジスト層をエッチングすることにより、前記サイドウォール形成用膜から前記第２のマスクを形成するとともに、前記サイドウォールを形成する工程（ｅ２）とを含み、前記工程（ｆ）は、前記第２のマスク、前記厚さを減少させた第１のマスクおよび前記サイドウォールが形成された前記半導体層に対して、第１導電型の不純物イオンを注入することにより、第１導電型のソース領域を形成する工程である。【００３１】
ある好ましい実施形態において、前記工程（ｄ）と前記工程（ｅ）との間に、前記厚さを減少させた第１のマスクを覆うサイドウォール形成用膜を形成する工程（ｇ１）と、前記サイドウォール形成用膜のエッチバックを行うことにより、前記サイドウォールを形成する工程（ｇ２）とを含み、前記工程（ｆ）は、前記第２のマスク、前記厚さを減少させた第１のマスクおよび前記サイドウォールが形成された前記半導体層に対して、第１導電型の不純物イオンを注入することにより、第１導電型のソース領域を形成する工程である。【００３２】
ある好ましい実施形態において、前記第１のマスクは、複数の層を含む積層構造を有しており、前記工程（ｄ）は、前記積層構造における上方から少なくとも１層を除去することにより、前記第１のマスクの厚さを減少させる工程（ｄ１）を含んでもよい。【００３３】
前記積層構造は、互いに異なる材料を含む少なくとも２層を有しており、前記工程（ｄ１）は、前記少なくとも２層のうち上方に位置する層を除去する工程を含んでもよい。【００３４】
前記少なくとも２層は、酸化ケイ素を含む層および多結晶シリコンを含む層であってもよい。【００３５】
前記工程（ａ）と前記工程（ｂ）との間に、前記半導体層上にエッチストップ層を形成する工程をさらに含み、前記工程（ｂ）において、前記第１のマスクは前記エッチストップ層上に形成されてもよい。【００３６】
前記エッチストップ層は酸化ケイ素を含み、前記第１のマスクは多結晶シリコンを含んでもよい。【００３７】
前記工程（ａ）と前記工程（ｈ）との間に、前記半導体層上にエッチストップ層を形成する工程をさらに含み、前記工程（ｈ）において、前記サイドウォール形成用膜は前記エッチストップ層上に形成されてもよい。【００３８】
前記エッチストップ層は酸化ケイ素を含み、前記サイドウォール形成用膜は多結晶シリコンを含んでもよい。【００３９】
前記厚さを減少させた第１のマスクおよび前記サイドウォール形成用膜は同一の材料を含むことが好ましい。【００４０】
前記第１のマスクの厚さは０．８μｍ以上であることが好ましい。【００４１】
前記厚さを減少させた第１のマスクの厚さは０．８μｍ以下であることが好ましい。【００４２】
前記厚さを減少させた第１のマスクの厚さは、前記サイドウォール形成用膜の厚さ以上であることが好ましい。【００４３】
前記半導体層は炭化珪素を含んでもよい。
【発明の効果】
【００４４】
本発明の半導体装置の製造方法によると、ウェル領域の形成後に行われるフォトリソグラフィーの制御性を改善できる。従って、この方法を用いて、複数のユニットセルを有するトランジスタを作製すると、ウェル領域の微細化によってユニットセルの集積度を高めることができるので、トランジスタのオン抵抗を低減できる。【００４５】
また、チャネルを形成するためのセルフアラインプロセスを適用すると、ゲート長を大幅に短縮でき、かつ、ユニットセルの集積度を高めることができるので特に有利である。さらに、ウェル領域の形成後に、フォトリソグラフィーを利用してウェルコンタクト領域（高濃度不純物領域）を保護するための注入マスクを形成する場合には、そのような注入マスクを高い精度で形成できるので、良好なウェルコンタクトを確保しつつ、ウェル領域を微細化できる。このように、（１）良好なウェルコンタクトを得ること、（２）ゲート長を短縮すること、および（３）ユニットセルの集積度を向上させることの３つを同時に実現できるので、トランジスタのオン抵抗をより効果的に低減することが可能になる。
【図面の簡単な説明】
【００４６】
【図１】（ａ）〜（ｅ）は、本発明による実施形態のウェル領域およびソース領域を形成する方法を説明するための模式的な工程断面図である。
【図２】（ａ）〜（ｋ）は、本発明による第１の実施形態の縦型ＭＯＳＦＥＴを製造する方法を説明するための模式的な工程断面図である。
【図３】（ａ）および（ｂ）は、第１の実施形態におけるソース領域形成のための注入マスクの上面および断面を示すＳＥＭ写真である。
【図４】（ａ）および（ｂ）は、本発明による第１の実施形態の縦型ＭＯＳＦＥＴを示す図であり、（ａ）は、縦型ＭＯＳＦＥＴにおけるＳｉＣ層の上面図であり、（ｂ）は、（ａ）に示すＩＶ−ＩＶ’線に沿った縦型ＭＯＳＦＥＴの拡大断面図である。
【図５】（ａ）および（ｂ）は、本発明による第１の実施形態の他の縦型ＭＯＳＦＥＴを示す図であり、（ａ）は、縦型ＭＯＳＦＥＴにおけるＳｉＣ層の上面図であり、（ｂ）は、（ａ）に示すＶ−Ｖ’線に沿った縦型ＭＯＳＦＥＴの拡大断面図である。
【図６】（ａ）〜（ｅ）は、本発明による第２の実施形態の縦型ＭＯＳＦＥＴを製造する方法を説明するための工程断面図である。
【図７】（ａ）〜（ｋ）は、本発明による第３の実施形態の縦型ＭＯＳＦＥＴを製造する方法を説明するための模式的な工程断面図である。
【図８】（ａ）〜（ｋ）は、本発明による第４の実施形態の縦型ＭＯＳＦＥＴを製造する方法を説明するための模式的な工程断面図である。
【図９】（ａ）〜（ｋ）は、本発明による第５の実施形態の縦型ＭＯＳＦＥＴを製造する方法を説明するための模式的な工程断面図である。
【図１０】（ａ）〜（ｃ）は、従来の自己整合プロセスを用いて、ウェル領域内にソース領域を形成する方法を説明するための工程断面図である。
【図１１】（ａ）〜（ｅ）は、図１０に示す従来の方法の問題点を説明するための工程断面図である。
【符号の説明】
【００４７】
１        ＳｉＣ基板
２        ＳｉＣ層
２ａ      ドリフト領域
４        ゲート絶縁膜
５        ドレイン電極
６        ウェル領域
７        ウェルコンタクト領域
８        ソース領域
９        チャネル領域
１０      ソース電極
１１      ゲート電極
１５      層間絶縁膜
１７      上部配線
２４、３０、５０、７０、１１０、１３０      ウェル領域形成のための注入マスク
３０’、５０’、７０’、１１０’、１３０’      厚さを低減した後のマスク
５６、１２６、１３６                        サイドウォール形成用膜
２５、３２、５６ａ、１２６ａ、１３６ａ      サイドウォール
２３ａ、３４ａ、５８ａ                      レジスト膜
５８      レジスト層
２３、３４、５６ｂ、１２６ｂ、１３６ｂ      マスク
６０      ウェルコンタクト領域形成のための注入マスク
８０、８１          薄膜層（エッチストップ層）
１００、２００      ユニットセル
【発明を実施するための最良の形態】
【００４８】
以下に、図面を参照しながら、本発明の半導体装置の製造方法の概要を説明する。図１（ａ）〜（ｅ）は、本発明のある好ましい実施形態におけるウェル領域およびソース領域の形成工程を説明するための模式的な工程断面図である。簡単のため、図１１（ａ）〜（ｅ）と同様の構成要素には同じ参照符号を付し、説明を省略する。【００４９】
まず、図１（ａ）に示すように、半導体基板（図示せず）上に形成された半導体層（ここではＳｉＣ層）２に対して、マスク３０を注入マスクとして用いて選択的に不純物を注入し、ウェル領域６を形成する。マスク３０の厚さｔ1は、例えば１．５μｍである。【００５０】
次いで、図１（ｂ）に示すように、エッチングなどによりマスク３０の厚さを低減して、マスク３０よりも薄いマスク３０’を得る。マスク３０’の厚さｔ2は、例えば０．８μｍである。【００５１】
続いて、図１（ｃ）に示すように、マスク３０’を覆うようにｐｏｌｙ−Ｓｉ膜などサイドウォール形成用膜（図示せず）を堆積し、エッチバックを行うことによってマスク３０’の側壁にサイドウォール３２を形成する。この後、基板表面を覆うようにレジスト膜３４ａを塗布する。【００５２】
本実施形態では、マスク３０’の厚さが低減されているので、レジスト塗布面の段差が小さく抑えられている。そのため、レジスト膜３４ａを、上述した図１１（ｃ）に示すレジスト膜２３ａよりも薄くできる。レジスト膜３４ａの厚さｈは、マスク３０’の厚さｔ2よりも大きければよく、例えば２．２μｍである。【００５３】
この後、図１（ｄ）に示すように、例えばｉ線ステッパを用いた公知の露光・現像工程により、レジスト膜３４ａのパターニングを行い、ウェル領域６のうちウェルコンタクト領域となる部分を覆うマスク（以下、「ウェルコンタクト領域保護のためのマスク」ともいう）３４を得る。本実施形態では、レジスト膜３４ａの厚さｈが小さく抑えられているため、図１１（ｄ）を参照しながら説明したような露光不足が生じず、ソース領域８の幅Ｗｓが約１．８μｍ以下の小さい場合であっても、図１１（ｄ）に示すような「現像残り」が抑制される。従って、露光マスク（図示せず）の形状に対応した高精細パターンを有するマスク３４が得られる。【００５４】
次いで、図１（ｅ）に示すように、マスク３０’、サイドウォール３２およびマスク３４を注入マスクとして用いて、ＳｉＣ層２に不純物を注入することにより、ソース領域８を形成する。得られたソース領域８の幅Ｗｓは、上記露光マスクによる設計幅に略等しく、図１１（ｅ）に示したような傾斜を持たない形状となる。【００５５】
このように、上記方法によると、ウェル領域６の形成後に行われるフォトリソグラフィー工程において「現像残り」が抑制されるので、ソース領域形成のための注入マスクとして機能するマスク３４を高い精度で形成できる。従って、ソース領域８が傾斜を持ち、ソース領域８の幅Ｗｓが設計値からずれることによるコンタクト抵抗の増大を抑制できる。また、エッチバックによって形成したサイドウォール３２により、自己整合的にゲート長Ｌｇを規定しているので、ゲート長Ｌｇを略均一に、かつ、短くすることが可能になり、チャネル抵抗を低減できる。【００５６】
上記方法を適用して、複数のユニットセルから構成されるＭＯＳＦＥＴを作製すると、レジストパターンの現像残りを考慮してプロセスマージンを大きくする必要がないので、セルサイズを低減させることができ、ユニットセルの高集積化を実現できる。よって、チャネルの集積密度を向上できるので、ＭＯＳＦＥＴ全体としてのチャネル抵抗を低減でき、その結果、ＭＯＳＦＥＴのオン抵抗を低く抑えることができる。【００５７】
なお、後述する実施形態のように、サイドウォール形成のための膜を形成した後、エッチバックを行う前に、レジスト膜の形成およびパターニングを行ってもよい。その場合には、ウェルコンタクト領域保護のためのマスクは、レジスト膜ではなく、サイドウォール形成用膜から形成される。【００５８】
上記方法では、マスク３０は単一の層から構成されているが、複数の層を含む積層構造を有していてもよい。その場合、マスク３０を構成する層のうち上方から少なくとも１層を除去することにより、マスク３０よりも厚さの小さいマスク３０’を形成してもよい。【００５９】
また、上記方法では、マスク３０やサイドウォール３２の材料によっては、それらをパターニングによって形成する際に半導体層２の表面が削れてしまう場合がある。これを防ぐために、必要に応じて半導体層２の表面にエッチストップ層を設けてもよい。【００６０】
例えば半導体層２としてＳｉＣ層を用い、その上にｐｏｌｙ−Ｓｉを用いてマスク３０を形成する場合には、マスク３０と半導体層２とのエッチングの選択性が低く、マスク３０を形成するためのパターニングの際にＳｉＣ層の表面に削れが生じるおそれがある。そこで、ウェル領域を形成するためのマスク３０を形成する前に半導体層２の上に薄膜層（例えばＳｉＯ2層）を形成しておき、マスク３０をその薄膜層の上に形成してもよい。これにより、マスク３０を形成するためのパターニングの際に薄膜層がエッチストップ層（「マスク形成のためのエッチストップ層」ともいう）として機能するので、半導体層２の表面を保護できる。【００６１】
一方、例えば半導体層２としてＳｉＣ層を用い、その上にサイドウォール形成用膜としてｐｏｌｙ−Ｓｉ膜を形成すると、サイドウォール形成用膜のエッチバックを行う際にＳｉＣ層の表面に削れが生じるおそれがある。そのため、サイドウォール形成用膜を形成する前に、半導体層２の上に薄膜層（例えばＳｉＯ2層）を形成しておき、サイドウォール形成用膜を薄膜層上に形成してもよい。これにより、サイドウォール形成用膜のエッチングを行ってサイドウォールを形成する際に、薄膜層がエッチストップ層（「サイドウォール形成のためのエッチストップ層」ともいう）として機能するので、半導体層2の表面を保護できる。【００６２】
このように、エッチストップ層を設けると、マスク３０やサイドウォール３２を形成する際に半導体層２が削れたり、半導体層２の表面にダメージが生じることを防止できるので、半導体層２の表面荒れによるチャネル抵抗やコンタクト抵抗の増大を抑制できる。【００６３】
なお、マスク形成のためのエッチストップ層およびサイドウォール形成のためのエッチストップ層の両方を設けてもよいし、これらのうち何れか一方のみを設けてもよい。あるいは、図１に示す方法のように何れも設けなくてもよい。これらのエッチストップ層は、エッチングされる膜および半導体層２の材料やエッチング方法に応じて必要により設けられ、また、エッチストップ層の材料もエッチングされる膜および半導体層２の材料やエッチング方法に応じて適宜選択される。典型的には、マスク３０を形成するためのエッチング工程において、マスク形成のためのエッチストップ層がマスク３０よりも（マスク３０が積層構造を有する場合には、その下方の層よりも）小さいエッチング速度を有するように、エッチストップ層の材料が選択される。サイドウォール形成のためのエッチストップ層も同様であり、サイドウォール３２を形成するためのエッチング工程において、サイドウォール形成用膜よりも小さいエッチング速度を有するように、エッチストップ層の材料が選択される。【００６４】
また、同一の薄膜層を、マスク形成のためのエッチストップ層およびサイドウォール形成のためのエッチストップ層として機能させてもよい。具体的には、マスク３０を形成する前に設けられた薄膜層を、マスク形成のためのエッチストップ層として機能させた後、その薄膜層上にサイドウォール形成用膜を形成することにより、サイドウォール形成のためのエッチストップ層として利用することもできる。このような構成は、マスク３０（マスク３０が積層構造を有する場合には、その下方の層）およびサイドウォール３２が同一の材料を含んでいる場合に好適に適用され得る。【００６５】
マスク３０が積層構造を有し、積層構造における上方から少なくとも1層を除去することによりマスク３０’を形成する場合、マスク（積層構造における下方の層）３０’およびサイドウォール形成用膜は同一の材料を含むことが好ましい。これにより、上述したように、同一の薄膜層を、マスク形成およびサイドウォール形成の際にエッチストップ層として機能させることが容易になるので、製造工程数を低減できる。さらに、マスク３０’およびサイドウォール形成用膜に含まれる材料として、半導体層（例えばＳｉＣ層）２に対して高いエッチングの選択性が得られる材料（例えばＳｉＯ2）を用いると、上記の何れのエッチストップ層も形成される必要がなくなるので、製造工程をより簡略化できる。【００６６】
本明細書における「半導体装置」は、半導体層を用いて形成された素子を少なくとも１つ備えていればよく、例えば縦型ＭＯＳＦＥＴ、絶縁ゲートバイポーラトランジスタ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ：  ＩＧＢＴ）などの半導体素子や、そのような半導体素子を備えた装置を広く含む。半導体層としては、特に限定されず、Ｓｉ、ＧａＡｓや、それらよりもバンドギャップの大きいＳｉＣ、ＧａＮなどのワイドバンドギャップ半導体であってもよい。【００６７】
なお、半導体層としてＳｉＣ層を用いると特に有利である。ＳｉＣ層を用いた半導体装置の製造プロセスでは、ＳｉＣ中の不純物原子の拡散速度が極めて小さく、ＳｉＣ半導体層中で深いｐｎ接合を形成するためには、ＳｉＣ層に対して不純物を注入する際に比較的厚い注入マスクを用いて高エネルギーでイオン注入を行なう必要がある。よって、注入マスクの厚さによるフォトリソグラフィーの制御性の低下が特に問題となるが、本願発明によると、ＳｉＣ層に不純物を注入する際の注入マスクの厚さを確保しつつ、その後のフォトリソグラフィーの制御性を大幅に向上できる。【００６８】
（第１の実施形態）
以下、図面を参照しながら、本発明による第１の実施形態を説明する。ここでは、ＳｉＣ半導体を用いて、多数のユニットセルから構成されるｎチャネル型の縦型パワーＭＯＳＦＥＴを製造する方法を説明する。【００６９】
図２（ａ）〜（ｋ）は、本実施形態の縦型ＭＯＳＦＥＴの製造方法を説明するための工程断面図である。【００７０】
まず、図２（ａ）に示すように、ＳｉＣ基板（図示せず）の上に成長させたＳｉＣ層２の表面に薄膜層８０を形成した後、薄膜層８０の上にマスク５０を設ける。薄膜層８０は、例えば厚さ７０ｎｍのＳｉＯ2膜である。マスク５０は、ｐｏｌｙ−Ｓｉを用いて形成された下層（厚さ：約０．８μｍ）５２と、ＳｉＯ2を用いて形成された上層（厚さ：約０．７μｍ）５４とを含む積層構造を有しており、ウェル領域形成のための注入マスクとして機能する。【００７１】
ＳｉＣ基板としては、例えば、主面が（０００１）から［１１−２０］（１１２バー０）方向に８度のオフ角度がついた直径７６ｍｍの４Ｈ−ＳｉＣ基板を用いる。このＳｉＣ基板の導電型はｎ型で、キャリア濃度は７×１０18ｃｍ-3である。ＳｉＣ層２は、ＣＶＤ法を用いて、ｎ型の不純物（ここでは窒素）のｉｎ−ｓｉｔｕドーピングを行いながら、基板上にエピタキシャル成長させることにより形成できる。ＳｉＣ層２の厚さは約１５μｍであり、不純物（窒素）濃度は約５×１０15ｃｍ-3である。なお、ＳｉＣ基板とＳｉＣ層２との間に、バッファ層として、ＳｉＣ層２よりも高濃度で不純物を含むＳｉＣ層を形成してもよい。また、薄膜層８０は、公知のＳｉＣの熱酸化によって得られる。【００７２】
マスク５０は、薄膜層８０の上にｐｏｌｙ−Ｓｉ膜およびＳｉＯ2膜（図示せず）をこの順で堆積した後、公知のフォトリソグラフィーおよびエッチングを用いてこれらの膜をパターニングすることによって形成できる。このとき、マスク５０の下層５２を形成するためのｐｏｌｙ−Ｓｉ膜とＳｉＣ層２との間にはｐｏｌｙ−Ｓｉ膜よりもエッチング速度の小さい薄膜層８０が設けられているので、マスク５０のエッチングの際にＳｉＣ層２が削れたり、ＳｉＣ層２の表面にダメージが入ることを防止できる。従って、ＳｉＣ層２のダメージに起因するチャネル抵抗の増大を抑制できる。【００７３】
得られたマスク５０は、ＳｉＣ層２のうちウェル領域となる領域を規定する開口部を有している。本実施形態では、マスク５０の厚さ（上層５４および下層５２の合計厚さ）ｔ1は１．５μｍである。なお、厚さｔ1は、不純物の注入飛程よりも充分に大きく設定することが好ましく、例えばマスク５０が上層（ＳｉＯ2）５４および下層（ｐｏｌｙ−Ｓｉ）５２からなり、後述のように、ウェル領域６の深さが０．６μｍで、ウェル領域形成のための最大注入エネルギーが３５０ｋｅＶである場合、マスク５０の好適な厚さｔ1は例えば１．２μｍ程度以上である。厚さｔ1は、マスク５０を構成する材料やウェル領域６を形成するための注入エネルギーなどによって適宜選択されるが、ＳｉＯ2およびｐｏｌｙ−Ｓｉ中ではイオンの注入飛程がほぼ等しいため、例えばマスク５０がＳｉＯ2のみからなる場合や、ｐｏｌｙ−Ｓｉのみからなる場合にも同等の厚さｔ1となる。【００７４】
次に、図２（ｂ）に示すように、注入マスク５０の上方からＳｉＣ層２に対してｐ型の不純物イオンの注入を行う。これにより、ＳｉＣ層２のうち不純物イオンが注入された領域に平均不純物濃度２×１０18ｃｍ-3のｐ型のウェル領域（深さｄ：例えば０．６μｍ）６が形成される。また、ＳｉＣ層２のうち不純物イオンが注入されずに残った領域は、ｎ型のドリフト領域２ａとなる。【００７５】
本実施形態では、ｐ型の不純物イオンとして、Ａｌイオンを用いる。ここでは、Ａｌイオンの注入は、例えば３０ｋｅＶ、６０ｋｅＶ、１２０ｋｅＶ、２００ｋｅＶ、３５０ｋｅＶというような複数のエネルギーで、例えば５００℃という高温で行なう。ＳｉＣのような半導体材料では不純物の拡散係数が小さいので、上述のように複数のエネルギーでの注入が必要で、ＳｉＣ層２におけるＡｌイオンの注入深さによってウェル領域６の深さｄが決まる。従って、注入時のエネルギーは、形成しようとするウェル領域６の深さｄに応じて適宜選択される。また、イオン注入によるＳｉＣ層の結晶性の悪化を防ぐため、５００℃程度の高温で注入することが好ましい。【００７６】
なお、ウェル領域６の深さｄは、得られたＭＯＳＦＥＴにおけるオフ状態でのパンチスルーを抑制するためには少なくとも０．４μｍ程度以上であることが好ましく、このとき、ＳｉＯ2およびｐｏｌｙ−Ｓｉからなるマスク５０の好ましい厚さは、ウェル領域６の深さの２倍に相当する０．８μｍ程度以上となる。なお、ウェル領域６の深さは、さらに好ましくは、０．６μｍあるいはそれ以上である。このとき、ＳｉＯ2およびｐｏｌｙ−Ｓｉからなるマスク５０の好ましい厚さは、１．２μｍ程度以上となる。【００７７】
続いて、図２（ｃ）に示すように、マスク５０における上層５４を希フッ酸を用いて除去することにより、下層５２のみから構成されるマスク５０’を得る。マスク５０’の厚さｔ2は下層５２の厚さと等しく、０．８μｍである。ここで、マスク５０’の厚さｔ2の好ましい範囲について説明する。例えば、ｉ線ステッパを用いた場合のフォトリソグラフィーを行う際の基板の厚さ方向のマージンは０．８μｍ程度であるため、フォトリソグラフィーの精度を高めてセルピッチの微細化（セルピッチ：例えば１０μｍ以下）を実現するためには、マスク５０’の厚さｔ2は、０．８μｍ以下であることが好ましい。一方、マスク５０’は、後述するソース領域８の形成工程において注入マスクとして使用されるため、ソース領域形成のための注入における、マスク５０‘中の注入飛程よりも十分厚いことが必要である。例えばマスク５０‘がｐｏｌｙ−Ｓｉからなり、後述のように、ソース領域８の深さが０．２５μｍで、ソース領域形成のための最大注入エネルギーが９０ｋｅＶである場合、マスク５０’の好適な厚さｔ2は０．５μｍ程度以上である。厚さｔ2は、マスク５０’を構成する材料やソース領域８を形成するための注入エネルギーなどによって適宜選択されるが、ＳｉＯ2およびｐｏｌｙ−Ｓｉ中ではイオンの注入飛程がほぼ等しいため、例えばマスク５０’がＳｉＯ2からなる場合にも同等の厚みｔ2となる。さらに、後の工程でマスク５０’のサイドウォールを良好に形成するためには、マスク５０’の厚さは、サイドウォールの幅、すなわちゲート長Ｌｇ以上の厚さを有することが好ましい。従って、例えばソース領域の深さが０．２５μｍ、かつ、ゲート長Ｌｇが０．５μｍになるように設計する場合には、マスク５０’の厚さは０．５μｍ以上０．８μｍ未満の範囲から選択されることが好ましい。【００７８】
この後、図２（ｄ）に示すように、注入マスク５０’を覆うように基板表面に薄膜層８１とサイドウォール形成用膜５６を堆積する。本実施形態では、例えば、薄膜層８１として、厚さが０．１μｍのＳｉＯ2膜を堆積した後、サイドウォール形成用膜５６として、ｐｏｌｙ−Ｓｉ膜（厚さ：０．５μｍ）を堆積する。このサイドウォール形成用膜５６の厚さによって、ＭＯＳＦＥＴのゲート長Ｌｇが決まる。なお、薄膜層８１は、後述するサイドウォール形成用膜５６のエッチング工程において、エッチストッパ層として機能する。【００７９】
次いで、図２（ｅ）に示すように、サイドウォール形成用膜５６の上にレジスト膜５８ａを形成する。本実施形態では、レジスト膜５８ａのうちウェル領域６の上に位置する部分の厚さｈ1とマスク５０’の上に位置する部分の厚さｈ２との差（ｈ1−ｈ2）は、マスク５０’の厚さｔ2と略等しく、０．８μｍである。【００８０】
続いて、図２（ｆ）に示すように、例えばｉ線ステッパを用いた公知のフォトリソグラフィーを用いてレジスト膜５８ａのパターニングを行い、ウェル領域６のうちｐ+型のウェルコンタクト領域となる領域を覆うレジスト層５８を得る。このとき、レジスト膜５８ａの厚さの差（ｈ1−ｈ2）は０．８μｍであり、図１０を参照しながら説明した従来方法におけるレジスト膜の厚さの差（１．５μｍ）よりも大幅に低減されている。従って、レジスト膜５８ａの厚さｈ1を従来よりも薄くできるので、従来よりも高い精度でレジスト膜５８ａのパターニングを行うことができ、略設計通りのパターンを有するレジスト層５８を形成できる。【００８１】
この後、図２（ｇ）に示すように、サイドウォール形成用膜５６およびレジスト層５８に対するドライエッチングを行い、マスク５０’の側壁にサイドウォール５６ａを形成するとともに、ウェルコンタクト領域となる領域を覆うマスク（ウェルコンタクト領域保護のためのマスク）５６ｂを形成する。このとき、ＳｉＣ層２とサイドウォール形成用膜５６との間には、サイドウォール形成用膜５６よりもエッチング速度の小さい薄膜層８１が設けられているので、サイドウォール形成用膜５６のエッチングの際に、ＳｉＣ層２が削れたり、ＳｉＣ層２の表面にダメージが生じることを防止できる。【００８２】
前述のようにマスク５０’の厚さがサイドウォール形成用膜５６の厚さ（０．５μｍ）以上であれば、良好な形状のサイドウォール５６ａが形成できるので好ましい。また、マスク５６ｂの厚さは、サイドウォール形成用膜５６の厚さで決まるゲート長Ｌｇと同程度か、あるいは、ゲート長Ｌｇよりもやや大きくなる。得られたサイドウォール５６ａおよびマスク５６ｂは、マスク５０’とともに、ソース領域形成のための注入マスクとして機能する。マスク５６ｂを形成することにより、後のソース領域形成のための注入工程において、後述のウェルコンタクト領域７に窒素が注入されない。従って、後述のウェルコンタクト領域形成のためのイオン注入で高濃度なｐ型ウェルコンタクト領域７が得られ、良好なウェルコンタクトが形成される。【００８３】
図３（ａ）および（ｂ）は、それぞれ、本実施形態におけるソース領域形成のための注入マスク（マスク５０’、サイドウォール５６ａおよびマスク５６ｂ）が形成されたＳｉＣ層２の表面および断面を例示するＳＥＭ写真である。この例では、ＳｉＣ層２の上方から見て略正方形（６．６μｍ×６．６μｍ）のウェル領域６が配列されており、各ウェル領域６によって規定されるユニットセルのサイズは９．６μｍ×９．６μｍである。また、ソース領域の幅Ｗｓは約１．３μｍである。ＳＥＭ写真からわかるように、マスク５０’と、その両側の側壁に設けられたサイドウォール５６ａとは、ソース領域となる領域を包囲するように設けられている。ソース領域となる領域の中央には、ウェルコンタクト領域となる領域を覆うマスク５６ｂが形成されている。ここでは、マスク５６ｂは略正方形の平面形状を有し、その各辺はサイドウォール５６ａの延びる方向に対して約４５°の角度をなすように設計されている。図示するように、マスク５６ｂの端部には現像残りに起因するマスク形状のだれが見られず、マスク５６ｂは高い精度で形成されている。従って、ソース領域の幅Ｗｓを１．８μｍ以下に縮小し、ユニットセルの配列ピッチ（セルピッチ）を１０μｍ以下（この例では９．６μｍ）に微細化した場合であっても、形状精度に優れたソース領域形成のための注入マスクを形成できることがわかる。また、サイドウォール５６ａの幅Ｌｇは略均一であり、略均一なゲート長を実現できることも確認できる。なお、「セルピッチ」とは、列方向あるいは行方向におけるユニットセル１００の配列ピッチを指し、典型的には、列方向あるいは行方向におけるウェル領域６の配列ピッチＰと等しい。【００８４】
上述したソース領域形成のための注入マスクを用いて、ＳｉＣ層２にｎ型の不純物イオンを注入すると、図２（ｈ）に示すように、ウェル領域６の内部に平均不純物濃度５×１０19ｃｍ-3のｎ型のソース領域（深さ：０．２５μｍ）８が形成される。本実施形態では、ｎ型の不純物イオンとして窒素イオンを用いる。ここでは、窒素イオンの注入は、例えば３０ｋｅＶ、５０ｋｅＶ、９０ｋｅＶというような複数のエネルギーで、例えば５００℃の高温で行なう。前述のように、ＳｉＣのような半導体材料では不純物の拡散係数が小さいので、複数のエネルギーで不純物の注入を行うことが必要である。この場合、ＳｉＣ層２における窒素イオンの注入深さによってソース領域８の深さが決まる。従って、注入時のエネルギーは、形成しようとするソース領域８の深さに応じて適宜選択される。また、イオン注入によるＳｉＣ層の結晶性の悪化を防ぐため、５００℃程度の高温で注入することが好ましい。ソース領域形成のための注入マスクが傾斜を持たないので、傾斜を持たない良好な形状のソース領域８が得られる。なお、ソース領域８の幅は１．３μｍ、ＳｉＣ層２の表面におけるソース領域８の端部とウェル領域６の端部との距離（ＭＯＳＦＥＴのゲート長）Ｌｇは、サイドウォール５６ａの幅、すなわちサイドウォール形成用膜５６の厚さによって規定され、ここでは０．５μｍである。【００８５】
次いで、図２（ｉ）に示すように、マスク５０’、サイドウォール５６ａ、マスク５６ｂおよび薄膜層８０、８１を、例えばフッ硝酸および希フッ酸を用いたウェットエッチングによって除去した後、ＳｉＣ層２の表面にＳｉＯ2膜を形成し、これをパターニングすることによって、ウェルコンタクト領域形成のための注入マスク６０を設ける。注入マスク６０は、ウェル領域６のうちウェルコンタクト領域を形成しようとする領域を規定する開口部を有している。【００８６】
その後、図２（ｊ）に示すように、注入マスク６０を用いてｐ型の不純物イオン（例えばＡｌイオン）をＳｉＣ層２に多段階で注入することにより、平均不純物濃度５×１０19ｃｍ-3のｐ+型のウェルコンタクト領域７を得る。ここで、ソース領域形成のためのイオン注入工程でウェルコンタクト領域７に注入が行なわれていないため、高濃度ｐ+型のウェルコンタクト領域７を得ることが可能となっている。その後、注入マスク６０を除去する。【００８７】
次いで、ＳｉＣ層２に注入した不純物イオンを活性化させるために、例えば１５００℃以上１８００℃以下の温度で活性化アニールを行う。アニール後のウェル領域６の不純物濃度は２×１０18ｃｍ-3、ソース領域８の不純物濃度は５×１０19ｃｍ-3、ウェルコンタクト領域７の不純物濃度は５×１０19ｃｍ-3である。ただし、後述するチャネル層の形成を行わない場合には、しきい値を制御するために、ウェル領域６のうちゲート絶縁膜と接する面の近傍で、不純物濃度を他の部分よりも低くする（例えば不純物濃度：約１×１０17ｃｍ-3）ことが好ましい。【００８８】
続いて、図２（ｋ）に示すように、公知の方法により、チャネル層３、ゲート酸化膜４、ゲート電極１１、ソース電極１０およびドレイン電極（図示せず）などを形成し、縦型ＭＯＳＦＥＴを得る。【００８９】
チャネル層３は、ＣＶＤ法を用いて、不純物（窒素）のｉｎ−ｓｉｔｕドーピングを行いながら、ＳｉＣ層２の全面にＳｉＣをエピタキシャル成長させた後、得られたＳｉＣ成長層をパターニングすることにより形成できる。チャネル層３は、少なくともドリフト領域２ａとソース領域８との間におけるウェル領域６の表面領域に形成されていればよい。また、ＳｉＣ層２の表面におけるソース電極を形成しようとする領域にはチャネル層３が形成されていないことが好ましい。チャネル層３の厚さは約０．２μｍ、平均不純物濃度は約１×１０17ｃｍ-3である。チャネル層３をエピタキシャル成長によって形成すると、チャネル部分の表面平坦性を向上できるので、チャネル移動度を向上できるとともに、しきい値の制御が容易になるという利点がある。【００９０】
ゲート酸化膜４は、チャネル層３の表面を熱酸化することによって形成され、その厚さは約０．０７μｍである。この熱酸化工程では、基板の裏面にも酸化膜が形成されるため、熱酸化工程の後にこの酸化膜を除去する。ゲート電極１１は、ゲート絶縁膜４の表面にｐｏｌｙ−Ｓｉ膜を堆積し、パターニングを行うことによって形成できる。ゲート絶縁膜４およびゲート電極１１は、図示するように、１つのウェル領域６の内部のソース領域８から、ウェル領域間のドリフト領域２ａを跨いで隣接するウェル領域６の内部のソース領域８までを覆っている。【００９１】
ソース電極１０は、ソース領域８およびウェルコンタクト領域７に対してオーミック接合を形成している。このようなソース電極１０は、ソース領域８およびウェルコンタクト領域７に接するようにチタン金属層を形成した後、９５０℃程度の加熱処理を行うことによって得られる。【００９２】
図示しないが、ゲート電極１１は、層間絶縁膜（ＳｉＯ2膜）によって覆われている。
層間絶縁膜の形成はソース電極１０の形成後に行ってもよい。あるいは、層間絶縁膜を形成した後に、上記方法により、層間絶縁膜に形成したコンタクトホール内にソース電極１０を設けてもよい。いずれの場合でも、ソース電極１０は、層間絶縁膜に形成されたコンタクトホールを介して、上部配線（図示せず）に接続される。【００９３】
また、図示しないが、ドレイン電極は、基板裏面にチタン金属層を堆積し、ソース電極１０を形成する際と同様の加熱処理を行うことによって形成できる。【００９４】
上記方法によると、マスク５０を薄くすることにより、レジスト膜５８ａの下地となる基板表面の段差が低減されて、レジスト膜５８ａのうちウェル領域５６の上に位置する部分の厚さｈ1を小さくできるので、レジスト膜５８ａに対する露光・現像工程によって、精細なレジストパターンを転写することが可能になる。従って、フォトリソグラフィーの精度を考慮してセルサイズを大きくする必要がなくなり、ユニットセルの小型化を実現できる。その結果、チャネルの集積度が向上するので、チャネル抵抗を低減できる。また、上記方法では、自己整合プロセスを用いてソース領域８を形成するので、ゲート長Ｌｇを均一かつ短縮でき、チャネル抵抗をさらに低く抑えることが可能になる。【００９５】
本実施形態では、ウェル領域形成のための注入マスク（マスク５０）は積層構造を有しており、ウェル領域を形成するための注入を行った後に、積層構造における上方から少なくとも１層を除去することにより、マスク５０の厚さを減少する。従って、エッチング条件を選択することによってマスク５０の厚さを容易に低減でき、また、厚さが低減された後のマスク５０’の厚さをより正確に制御できる。なお、マスク５０の構造は２層構造に限定されず３層以上の積層構造であってもよい。また、マスク５０は、互いに異なる材料を含む少なくとも２層を有していれば、エッチング液などのエッチング条件により、積層構造における上方の一部の層のみを除去できるので好ましい。例えば、マスク５０が、ｐｏｌｙ−Ｓｉ層の上にＳｉＯ2層が積層された構造を有していれば、希フッ酸を用いたエッチングにより上方に位置するＳｉＯ2層を選択的にエッチングできる。逆にＳｉＯ2層の上にｐｏｌｙ−Ｓｉ層が積層された構造を有していれば、フッ硝酸を用いたエッチングにより上方に位置するｐｏｌｙ−Ｓｉ層を選択的にエッチングできる。なお、マスク５０における積層数などの構成、各層の材料や厚さなどは特に限定されず、適宜選択される。【００９６】
以下、本実施形態の縦型ＭＯＳＦＥＴの構成を詳しく説明する。【００９７】
図４（ａ）および（ｂ）は、図２（ａ）〜（ｋ）を参照しながら説明した方法によって得られた縦型ＭＯＳＦＥＴを例示する図であり、（ａ）はＳｉＣ層２の上面図、（ｂ）は縦型ＭＯＳＦＥＴのＩＶ−ＩＶ’線に沿った拡大断面図である。【００９８】
図４（ａ）に示すように、縦型ＭＯＳＦＥＴは、ウェル領域６を中心とする正方形のユニットセル１００を集積化した構造を有している。ユニットセル１００の配列ピッチは、ウェル領域の配列ピッチＰと同様である。ここでは、ウェル領域６は、９．６μｍのピッチＰで行方向に配列され、かつ、行毎に行方向に沿って１／２ピッチずらして配置されている。ＳｉＣ層２に垂直な方向から見て、ウェル領域６は一辺が６．６μｍ程度の正方形であり、隣接するウェル領域６の間の距離Ａは３μｍ程度である。また、ソース領域８の幅Ｗｓは１．３μｍである。ウェル領域６の端部とソース領域８の端部との距離であるゲート長Ｌｇは略均一であり、０．５μｍ程度である。【００９９】
次に、縦型ＭＯＳＦＥＴの断面形状を説明する。図４（ｂ）に示すように、ＳｉＣ基板１の上に形成されたＳｉＣ層２は、ドリフト領域２ａ、ｐ型ウェル領域６、ソース領域８およびウェルコンタクト領域７を有している。ウェル領域６の下面（ドリフト領域２ａとの接合面）の深さは０．６μｍ程度、ソース領域８の下面（ウェル領域６との接合面）の深さは０．２５μｍ程度である。また、ＳｉＣ層２の表面における隣接するウェル領域６の間にはチャネル層３が形成されている。チャネル層３の上にはゲート酸化膜４を介してゲート電極１１が設けられている。ゲート電極１１は層間絶縁膜１５で覆われている。また、ソース領域８およびウェルコンタクト領域７は、ＳｉＣ層２の上に設けられたソース電極１０と電気的に接続されている。ソース電極１０は、層間絶縁膜１５に形成されたコンタクトホールを介して、層間絶縁膜１５の上に設けられた上部配線１７と電気的に接続されている。一方、ＳｉＣ基板１の裏面にはドレイン電極５が形成されている。【０１００】
本実施形態では、縦型ＭＯＳＦＥＴのゲート長Ｌｇは、自己整合プロセスにより規定されているので、略均一であり、かつ、１μｍ以下、より好ましくは０．８μｍ以下である。また、ウェル領域６は比較的厚い注入マスク５０を用いて形成されるため、十分な深さを有している。ウェル領域６の深さは例えば０．４μｍ以上、好ましくは０．６μｍ以上である。さらに、ウェル領域６の形成後に行われるフォトリソグラフィーの精度を高めることによって、ユニットセル１００のサイズが低減されており、ユニットセル１００の配列ピッチ、すなわちウェル領域６の配列ピッチＰは１０μｍ以下である。【０１０１】
続いて、本実施形態の縦型ＭＯＳＦＥＴの動作を説明する。ゲート電極１１に電圧を印加すると、チャネル層３とゲート絶縁膜４との間に電子が引きつけられることにより、チャネル層３の表面におけるゲート電極１１とウェル領域６との間に位置する領域（チャネル領域）９にキャリアが生成されて、オン状態となる（ノーマリーオフ型）。すなわち、ソース領域８からチャネル領域９およびドリフト領域２ａを経てドレイン電極５へ電子が移動できるようになる。従って、ドレイン電流は、ドリフト領域２ａ、チャネル領域９およびソース領域８を経てソース電極１０へ、ＳｉＣ層２の内部を縦方向に流れる。【０１０２】
一方、ゲート電極１１の電位を接地レベルに設定すると（オフ状態）、チャネル領域９に電流が流れなくなるため、ドレイン電流はゼロとなる。なお、オフ状態では、ドレイン電極５にはドレイン電圧Ｖｄが印加され、これによって隣接するウェル領域６からドリフト領域２ａに空乏層が広がるので、ゲート絶縁膜４がドレイン電圧Ｖｄに基づく高電界に曝されて劣化することを防止できる。なお、上記のドレイン電圧Ｖｄは、ソース電極１０とドレイン電極５との間の電位差が例えば１４００Ｖとなるように、半導体装置を用いる回路により決定される。【０１０３】
ウェル領域６の間隔Ａは、ゲート電圧オフ時にドレイン電極５にドレイン電圧Ｖｄが印加された状態において、ドレイン電圧Ｖｄによって隣接するウェル領域２３のそれぞれから形成される空乏層が連結し、隣接するウェル領域６の間のドリフト領域２ａの全域が空乏化されるように、かつ、ゲート電圧印加時には、隣接するウェル領域６のそれぞれから形成される空乏層が連結しないように設計される必要がある。なお、ドリフト領域２ａの不純物濃度によってｐｎ接合における空乏層の延び方が変わるので、ウェル領域６の間隔Ａは、ドリフト領域２ａの不純物濃度に応じて適宜選択される。【０１０４】
次いで、本実施形態のＭＯＳＦＥＴのオン抵抗について、詳しく説明する。【０１０５】
ＭＯＳＦＥＴのオン抵抗は、ソース領域８の抵抗（ソース抵抗）、チャネル領域９の抵抗（チャネル抵抗）、ドリフト領域２ａの抵抗（ドリフト抵抗）、基板１の抵抗（基板抵抗）が直列に接続されたものと考えることができる。このうち、ソース抵抗は、ユニットセル１００の微細化により無視できる程度まで低減でき、また、基板抵抗は、使用する基板１により一義的に決まる。よって、オン抵抗の大部分は、ドリフト抵抗およびチャネル抵抗によって占められる。なお、ＭＯＳＦＥＴを構成する半導体層として、化合物半導体材料からなる層を用いると、バルク中での移動度よりもチャネル移動度が低いためにチャネル抵抗の占める割合が大きくなる。なかでも、絶縁破壊電界が高いワイドバンドギャップ半導体材料（バンドギャップ：２ｅＶ以上）を用いたＭＯＳＦＥＴでは、ドリフト領域の薄膜化および高濃度化によりドリフト抵抗を低減できるので、オン抵抗のうちチャネル抵抗の占める割合はさらに大きくなる。本実施形態では、ワイドバンドギャップ半導体であるＳｉＣを用いているので、ドリフト抵抗を低くできるが、その反面、ＳｉＣ層２とＳｉＣを熱酸化して得られたＳｉＯ2（ゲート絶縁膜）４との界面に発生する多量の界面準位によって、チャネル移動度がバルク中の移動度よりも大幅に低くなるために、チャネル抵抗が高くなる。従って、オン抵抗のうちチャネル抵抗の占める割合が特に大きいので、チャネル抵抗を低減することにより、ＭＯＳＦＥＴのオン抵抗を効果的に低減できる。【０１０６】
図４（ａ）および（ｂ）に示すＭＯＳＦＥＴでは、上述したように、ゲート長Ｌｇが短い（１μｍ以下）ため、個々のユニットセル１００におけるチャネル抵抗が低減されている。さらに、ユニットセル１００の微細化（配列ピッチ：１０μｍ以下）により、ＭＯＳＦＥＴにおけるチャネルの集積密度が高いので、ＭＯＳＦＥＴ全体としてのチャネル抵抗が低減されている。このように、ゲート長Ｌｇの短縮およびユニットセル１００の微細化によって、ＭＯＳＦＥＴにおけるチャネル抵抗が低減された結果、ＭＯＳＦＥＴのオン抵抗は従来よりも大幅に低くなる。具体的には、このＭＯＳＦＥＴのオン抵抗は７ｍΩｃｍ2に抑えられており、ユニットセルのサイズが１１．６μｍであり、かつ、ゲート長が１μｍの縦型ＭＯＳＦＥＴのオン抵抗よりも１０％程度低い。【０１０７】
本実施形態におけるチャネル層３は単一のエピタキシャル層であってもよいし、不純物濃度の異なる積層構造を有していてもよいが、チャネル層３の不純物密度は、ゲート電極１１とソース電極１０との間の電位差がゼロボルトの状態で略空乏化するように選択されることが好ましい。【０１０８】
なお、本実施形態におけるチャネル層３は、エピタキシャル成長によって形成されたエピチャネル層であるが、代わりに、ＳｉＣ層２に対するイオン注入により注入チャネル層を形成してもよい。あるいは、チャネル層３を形成せずに、ゲート電圧を印加することにより、ドリフト領域２ａとソース領域８との間におけるウェル領域６の表面領域にチャネル（反転層）を形成してもよい。【０１０９】
上述した縦型ＭＯＳＦＥＴは正方形の平面形状を有するユニットセル１００から構成されているが、本実施形態の縦型ＭＯＳＦＥＴは、他の形状を有するユニットセルから構成されていてもよい。そのような縦型ＭＯＳＦＥＴの構成を以下に説明する。【０１１０】
図５（ａ）および（ｂ）は、それぞれ、本実施形態の他の縦型ＭＯＳＦＥＴを例示する図であり、（ａ）はＳｉＣ層２の上面図、（ｂ）は縦型ＭＯＳＦＥＴのＶ−Ｖ’線に沿った拡大断面図である。簡単のため、図４（ａ）および（ｂ）に示す構成要素と同様の構成要素には同じ参照符号を付して説明を省略する。【０１１１】
図５（ａ）に示すように、この例では、特定方向に延びるストライプ形状のユニットセル２００が、特定方向に直交する方向に配列されている。ユニットセル２００の配列ピッチ、すなわちウェル領域６の配列ピッチＰは１０μｍ以下である。図５（ｂ）に示すユニットセル２００の断面構造は、図４（ｂ）を参照しながら説明した構造と同様である。この縦型ＭＯＳＦＥＴも、図２（ａ）〜（ｋ）を参照しながら説明した方法によって製造されているため、上記と同様のオン抵抗の低減効果が得られる。【０１１２】
（第２の実施形態）
以下、図面を参照しながら、本発明による第２の実施形態を説明する。ここでは、図４または図５を参照しながら前述した構成を有する縦型パワーＭＯＳＦＥＴを製造する方法を説明する。本実施形態では、ウェル領域形成のための注入マスクとして、積層構造のマスクの代わりに、単層からなるマスクを用いる点で、前述の実施形態と異なっている。【０１１３】
図６（ａ）〜（ｅ）は、本実施形態の縦型ＭＯＳＦＥＴの製造方法を説明するための工程断面図である。簡単のため、図２（ａ）〜（ｋ）に示す構成要素と同様の構成要素には同じ参照符号を付して説明を省略する。【０１１４】
まず、図６（ａ）に示すように、ＳｉＣ基板（図示せず）の表面に成長させたＳｉＣ層２の上に、ウェル領域形成のための注入マスクとして、マスク７０を設ける。マスク７０は、例えば、ＳｉＣ層２の上にＳｉＯ2膜を堆積し、これをパターニングして得られたＳｉＯ2層である。マスク７０は、ＳｉＣ層２のうちウェル領域となる領域を規定する開口部を有し、その厚さｔ1は約１．５μｍである。なお、マスク７０の材料は、ＳｉＯ2に限定されず、ｐｏｌｙ−Ｓｉであってもよい。また、マスク７０の厚さｔ1の好ましい範囲は、前述した実施形態におけるマスク５０の厚さの好ましい範囲と同様である。【０１１５】
続いて、図６（ｂ）に示すように、マスク７０を用いて、ＳｉＣ層２にｐ型の不純物イオン（Ａｌイオン）を注入することにより、ウェル領域（深さｄ：例えば０．６μｍ）６を形成する。ＳｉＣ層２のうち不純物イオンが注入されなかった領域はドリフト領域２ａとなる。不純物イオンの注入方法や注入条件は、図２（ｂ）を参照しながら前述した方法と同様である。【０１１６】
この後、図６（ｃ）に示すように、マスク７０のうち上部のみを異方性エッチングなどの適宜の方法で除去することにより、マスク７０よりも薄いマスク７０’を得る。このとき、エッチングの時間を調整することによりマスク７０’の厚さを制御することができる。マスク７０’の厚さは例えば０．８μｍである。なお、マスク７０’の厚さの好ましい範囲は、前述した実施形態における注入マスク３０’の厚さの好ましい範囲と同様である。【０１１７】
次いで、図６（ｄ）に示すように、マスク７０’を覆うように、エッチストップ層として機能する薄膜層８１およびサイドウォール形成用膜（例えばｐｏｌｙ−Ｓｉ膜）５６をこの順に堆積した後、サイドウォール形成用膜５６の上にレジスト層５８を形成する。本実施形態では、薄膜層８１としてＳｉＯ2膜を用いる。薄膜層８１、サイドウォール形成用膜５６およびレジスト層５８ａの厚さや形成方法は、図２（ｄ）〜（ｆ）を参照しながら前述した厚さや形成方法と同様である。【０１１８】
この後、図６（ｅ）に示すように、サイドウォール形成用膜５６およびレジスト層５８に対するドライエッチングによって、マスク７０’の側壁にサイドウォール５６ａを形成するとともに、ウェルコンタクト領域となる領域を覆うマスク５６ｂを形成する。続いて、マスク７０’、サイドウォール５６ａおよびマスク５６ｂを注入マスクとして用いて、ＳｉＣ層２にｎ型の不純物イオン（窒素イオン）を注入することにより、ウェル領域６の内部にｎ型のソース領域（深さ：例えば０．２５μｍ）８を形成する。ソース領域８を形成するための注入方法や注入条件は、図２（ｈ）を参照しながら前述した注入方法や注入条件と同様である。【０１１９】
この後の工程は図示しないが、図２（ｉ）〜（ｋ）を参照しながら前述した方法と同様の方法により、ｐ+型のウェルコンタクト領域、チャネル層、ゲート酸化膜、ゲート電極、ソース電極およびドレイン電極などを形成し、縦型ＭＯＳＦＥＴを得る。【０１２０】
上記方法によると、前述の実施形態と同様に、ゲート長Ｌｇを短縮できるとともに、ユニットセルの集積度を高めることが可能になるので、ＭＯＳＦＥＴのオン抵抗を効果的に低減できる。【０１２１】
（第３の実施形態）
以下、図面を参照しながら、本発明による第３の実施形態を説明する。ここでは、図４または図５を参照しながら前述した構成を有する縦型パワーＭＯＳＦＥＴを製造する方法を説明する。本実施形態では、第１の実施形態と同様に、ウェル領域形成のための注入マスクとして積層構造のマスクを用いる。ただし、第１の実施形態とは、マスクを構成する各層の材料が異なる。【０１２２】
図７（ａ）〜（ｋ）は、本実施形態の縦型ＭＯＳＦＥＴの製造方法を説明するための工程断面図である。簡単のため、図２（ａ）〜（ｋ）に示す構成要素と同様の構成要素には同じ参照符号を付して説明を省略する。【０１２３】
まず、図７（ａ）に示すように、ＳｉＣ基板（図示せず）の表面に成長させたＳｉＣ層２の上に、エッチストップ層として機能する薄膜層８０と、ウェル領域形成のための注入マスクとして機能するマスク１１０とを設ける。薄膜層８０は、例えばＳｉＯ2膜であり、ＳｉＣの熱酸化によって得られる。マスク１１０は、例えばｐｏｌｙ−Ｓｉを用いて形成された下層（厚さ：約０．８μｍ）５２と、チッ化ケイ素（ＳｉＮ）を用いて形成された上層（厚さ：約０．７μｍ）１１４とを含む積層構造を有しており、ウェル領域形成のための注入マスクとして機能する。【０１２４】
マスク１１０は、薄膜層８０の上にｐｏｌｙ−Ｓｉ膜およびＳｉＮ膜（図示せず）を順に堆積した後、公知のフォトリソグラフィーおよびエッチングを用いてこれらの膜をパターニングすることによって形成できる。これらの膜は、ＳｉＣ層２の上に薄膜層８０を介して形成されているので、ＳｉＣ層２の上に直接形成されている場合と比べて、パターニングの際にＳｉＣ層２が削れたり、ＳｉＣ層２の表面にダメージが生じることを抑制でき、ＳｉＣ層２の表面を保護できる。【０１２５】
次に、図７（ｂ）に示すように、注入マスク１１０の上方からＳｉＣ層２に対してｐ型の不純物イオンの注入を行う。不純物イオンの注入方法や注入条件は、図２（ｂ）を参照しながら前述した第１の実施形態の方法と同様である。【０１２６】
続いて、図７（ｃ）に示すように、マスク１１０における上層１１４を、例えば燐酸を含む薬液を用いて除去することにより、下層５２のみから構成されるマスク１１０’を得る。マスク１１０’の厚さｔ2は下層５２の厚さと等しく、０．８μｍである。また、薄膜層８０は上記薬液によってエッチングされないので、薄膜層８０の少なくとも一部はＳｉＣ層２の表面上に残る。薄膜層８０は、後の図７（ｇ）に示す工程において、サイドウォール形成用膜５６をエッチングする際にエッチストップ層として機能する。【０１２７】
この後、図７（ｄ）に示すように、注入マスク１１０’を覆うように基板表面にサイドウォール形成用膜５６を堆積する。本実施形態では、サイドウォール形成用膜５６として、ｐｏｌｙ−Ｓｉ膜（厚さ：０．５μｍ）を堆積する。このサイドウォール形成用膜５６の厚さによって、ＭＯＳＦＥＴのゲート長Ｌｇが決まる。【０１２８】
図７（ｅ）〜（ｋ）に示す工程では、図２（ｅ）〜（ｋ）を参照しながら前述した方法と同様の方法により、ソース領域、ｐ+型のウェルコンタクト領域、チャネル層、ゲート酸化膜、ゲート電極、ソース電極およびドレイン電極などを形成し、縦型ＭＯＳＦＥＴを得る。【０１２９】
本実施形態では、図７（ｃ）に示す工程において、マスク１１０の上層１１４のみが選択的に除去され、薄膜層８０は除去されないように、上層１１４および薄膜層８０の材料やエッチング液を選択している。また、上層１１４および薄膜層８０は同じ材料（ｐｏｌｙ−Ｓｉ）を含んでいる。そのため、マスク１１０を形成する際にエッチストップ層として機能した薄膜層８０を、サイドウォール５６ａを形成する際にもエッチストップ層として利用することができる。図２を参照しながら説明した第１の実施形態の方法では、エッチストップ層となる薄膜層８０、８１の形成工程を２回行う必要があったが、本実施形態によると、薄膜層の形成工程を1回に省略できるので有利である。【０１３０】
また、上記方法によると、前述の実施形態と同様に、ゲート長Ｌｇを短縮できるとともに、ユニットセルの集積度を高めることが可能になるので、ＭＯＳＦＥＴのオン抵抗を効果的に低減できる。【０１３１】
（第４の実施形態）
以下、図面を参照しながら、本発明による第４の実施形態を説明する。ここでは、図４または図５を参照しながら前述した構成を有する縦型パワーＭＯＳＦＥＴを製造する方法を説明する。本実施形態では、第１および第３の実施形態と同様に、ウェル領域形成のための注入マスクとして積層構造のマスクを用いる。ただし、これらの実施形態とは、マスクを構成する各層の材料が異なる。【０１３２】
図８（ａ）〜（ｋ）は、本実施形態の縦型ＭＯＳＦＥＴの製造方法を説明するための工程断面図である。簡単のため、図２（ａ）〜（ｋ）に示す構成要素と同様の構成要素には同じ参照符号を付して説明を省略する。【０１３３】
まず、図８（ａ）に示すように、ＳｉＣ基板（図示せず）の表面に成長させたＳｉＣ層２の上に、エッチストップ層として機能する薄膜層８０と、ウェル領域形成のための注入マスクとして機能するマスク５０を設ける。薄膜層８０は、例えばＳｉＯ2膜で、ＳｉＣの熱酸化によって得られる。マスク５０は、例えば、ｐｏｌｙ−Ｓｉを用いて形成された下層（厚さ：約０．８μｍ）とＳｉＯ2を用いて形成された上層（厚さ：約０．７μｍ）５４とを含む積層構造を有しており、ウェル領域形成のための注入マスクとして機能する。【０１３４】
マスク５０は、薄膜層８０の上にｐｏｌｙ−Ｓｉ膜およびＳｉＯ2膜（図示せず）を順に堆積した後、公知のフォトリソグラフィーおよびエッチングを用いてこれらの膜をパターニングすることによって形成できる。これらの膜は、ＳｉＣ層２の上に薄膜層８０を介して形成されているので、ＳｉＣ層２の上に直接形成されている場合と比べて、パターニングの際にＳｉＣ層２が削れたり、ＳｉＣ層２の表面にダメージが生じることを抑制でき、ＳｉＣ層２の表面を保護できる。【０１３５】
次に、図８（ｂ）に示すように、注入マスク５０の上方からＳｉＣ層２に対してｐ型の不純物イオンの注入を行う。不純物イオンの注入方法や注入条件は、図２（ｂ）を参照しながら前述した第１の実施形態の方法と同様である。【０１３６】
続いて、図８（ｃ）に示すように、マスク５０における上層５４を、例えば希フッ酸を含む薬液を用いて除去することにより、下層５２のみから構成されるマスク５０’を得る。マスク５０’の厚さｔ2は下層５２の厚さと等しく、０．８μｍである。【０１３７】
この後、図８（ｄ）に示すように、注入マスク５０’を覆うように基板表面にサイドウォール形成用膜１２６を堆積する。本実施形態では、サイドウォール形成用膜１２６として、ＳｉＯ2膜（厚さ：０．５μｍ）を堆積する。このサイドウォール形成用膜１２６の厚さによって、ＭＯＳＦＥＴのゲート長Ｌｇが決まる。【０１３８】
図８（ｅ）〜（ｋ）に示す工程では、図２（ｅ）〜（ｋ）を参照しながら前述した方法と同様の方法により、ソース領域、ｐ+型のウェルコンタクト領域、チャネル層、ゲート酸化膜、ゲート電極、ソース電極およびドレイン電極などを形成し、縦型ＭＯＳＦＥＴを得る。【０１３９】
本実施形態では、サイドウォール形成用膜１２６としてＳｉＯ2膜を用いるので、ＳｉＣ層２およびマスク５０’に対するサイドウォール形成用膜１２６のエッチングの選択性を高くできる。よって、図８（ｇ）に示すサイドウォール形成用膜１２６のエッチング工程において、ＳｉＣ層２とサイドウォール形成用膜１２６との間に図２（ｇ）に示すような薄膜層８１が形成されていなくても、ＳｉＣ層２の削れを防止できる。図２を参照しながら説明した第１の実施形態の方法では、エッチストップ層となる薄膜層の形成工程を２回行う必要があったが、本実施形態によると、薄膜層の形成工程を1回に省略できるので有利である。【０１４０】
また、上記方法によると、前述の実施形態と同様に、ゲート長Ｌｇを短縮できるとともに、ユニットセルの集積度を高めることが可能になるので、ＭＯＳＦＥＴのオン抵抗を効果的に低減できる。【０１４１】
（第５の実施形態）
以下、図面を参照しながら、本発明による第５の実施形態を説明する。ここでは、図４または図５を参照しながら前述した構成を有する縦型パワーＭＯＳＦＥＴを製造する方法を説明する。本実施形態では、第１、第３および第４の実施形態と同様に、ウェル領域形成のための注入マスクとして積層構造のマスクを用いる。ただし、これらの実施形態とは、マスクを構成する各層の材料が異なる。【０１４２】
図９（ａ）〜（ｋ）は、本実施形態の縦型ＭＯＳＦＥＴの製造方法を説明するための工程断面図である。簡単のため、図２（ａ）〜（ｋ）に示す構成要素と同様の構成要素には同じ参照符号を付して説明を省略する。【０１４３】
まず、図９（ａ）に示すように、ＳｉＣ基板（図示せず）の表面に成長させたＳｉＣ層２の上に、ウェル領域形成のための注入マスクとして、マスク１３０を設ける。マスク１３０は、例えば、ＳｉＯ2を用いて形成された下層（厚さ：約０．８μｍ）１３２と、ｐｏｌｙ−Ｓｉを用いて形成された上層（厚さ：約０．７μｍ）１３４とを含む積層構造を有しており、ウェル領域形成のための注入マスクとして機能する。【０１４４】
マスク１３０は、ＳｉＣ層２の上にＳｉＯ2膜およびｐｏｌｙ−Ｓｉ膜（図示せず）を順に堆積した後、公知のフォトリソグラフィーおよびエッチングを用いてこれらの膜をパターニングすることによって形成できる。本実施形態では、ＳｉＯ2膜とＳｉＣ層2とのエッチングの選択性が高いので、ＳｉＯ2膜をエッチングする際にＳｉＣ層２が削れることを防止できる。従って、マスク１３０を形成する前にＳｉＣ層２の表面を保護するための薄膜層（エッチストップ層）を形成しておく必要がなく、薄膜層の形成工程を省略できる。【０１４５】
次に、図９（ｂ）に示すように、注入マスク１３０の上方からＳｉＣ層２に対してｐ型の不純物イオンの注入を行う。不純物イオンの注入方法や注入条件は、図２（ｂ）を参照しながら前述した第１の実施形態の方法と同様である。【０１４６】
続いて、図９（ｃ）に示すように、マスク１３０における上層１３４を、例えばフッ硝酸を含む薬液を用いて除去することにより、下層１３２のみから構成されるマスク１３０’を得る。マスク１３０’の厚さｔ2は下層１３２の厚さと等しく、０．８μｍである。【０１４７】
この後、図９（ｄ）に示すように、注入マスク１３０’を覆うように基板表面にサイドウォール形成用膜１３６を堆積する。本実施形態では、サイドウォール形成用膜１３６として、ＳｉＯ2膜（厚さ：０．５μｍ）を堆積する。このサイドウォール形成用膜１３６の厚さによって、ＭＯＳＦＥＴのゲート長Ｌｇが決まる。なお、本実施形態では、サイドウォール形成用膜１３６としてＳｉＯ2膜を用いるので、ＳｉＣ層２およびマスク１３０’に対して高いエッチングの選択性が得られる。よって、ＳｉＣ層２とサイドウォール形成用膜１３６との間に薄膜層（エッチストップ層）を形成しなくても、サイドウォール形成用膜１３６をエッチングする際にＳｉＣ層２が削れてしまうことを防止できる。【０１４８】
図９（ｅ）〜（ｋ）に示す工程では、図２（ｅ）〜（ｋ）を参照しながら前述した方法と同様の方法により、ソース領域、ｐ+型のウェルコンタクト領域、チャネル層、ゲート酸化膜、ゲート電極、ソース電極およびドレイン電極などを形成し、縦型ＭＯＳＦＥＴを得る。【０１４９】
図２を参照しながら説明した第１の実施形態の方法では、エッチストップ層となる薄膜層の形成工程を２回行う必要があったが、本実施形態によると、マスク１３０の下層１３２およびサイドウォール形成用膜１３６の材料として、ＳｉＣ層2に対して高いエッチングの選択性が得られる材料を用いているので、薄膜層の形成工程を省略でき、製造工程を簡略化することが可能になる。【０１５０】
また、上記方法によると、前述の実施形態と同様に、ゲート長Ｌｇを短縮できるとともに、ユニットセルの集積度を高めることが可能になるので、ＭＯＳＦＥＴのオン抵抗を効果的に低減できる。【０１５１】
本発明の製造方法は、図２（ａ）〜（ｋ）や図６（ａ）〜（ｅ）、図７（ａ）〜（ｋ）、図８（ａ）〜（ｋ）、図９（ａ）〜（ｋ）を参照しながら説明した方法に限定されない。これらの方法では、サイドウォール形成用膜５６から、ウェルコンタクト領域保護のためのマスク（マスク５６ｂ）を形成しているが、図１（ａ）〜（ｅ）を参照しながら説明した方法のように、ウェルコンタクト領域保護のためのマスクをレジスト膜から形成してもよい。【０１５２】
また、上記の第１〜第４の実施形態では、マスク形成および／またはサイドウォール形成のためのエッチストップ層として薄膜層８０、８１を形成しているが、これらは必須ではない。【０１５３】
上記の第１〜第５の実施形態では、ＳｉＣ基板１として主面が４Ｈ−ＳｉＣ（０００１）面であるオフカット基板を用いたが、代わりに、６Ｈ−ＳｉＣ、１５Ｒ−ＳｉＣ、３Ｃ−ＳｉＣなどの他のポリタイプからなるＳｉＣ基板を用いてもよい。ＳｉＣ基板１１の面方位やオフカット方位なども、実施形態１から５における面方位やオフカット方位に限定されない。また、ＳｉＣ基板１の代わりに、ＳｉＣ以外の半導体材料からなる半導体基板を用いてもよい。【０１５４】
さらに、上記実施形態では、ＳｉＣ層２と同じ導電型のＳｉＣ基板１を用いてＭＯＳＦＥＴを製造しているが、ＳｉＣ層２と異なる導電型のＳｉＣ基板を用いてＩＧＢＴを製造することもできる。ＩＧＢＴを製造する場合でも、上記実施形態で説明した方法と同様に、ウェル領域を形成した後に注入マスクの厚さを低減し、かつ自己整合プロセスを利用することにより、ゲート長Ｌｇを短縮できるとともにユニットセルの集積度を高めることができるので、オン抵抗を低減できる。
【産業上の利用可能性】
【０１５５】
本発明によると、複数のユニットセルを有するトランジスタを備えた半導体装置において、ゲート長を短縮するとともに、各ユニットセルのサイズを従来よりも小さくして、ユニットセルの集積度を高めることが可能になるので、オン抵抗を効果的に低減できる。従って、従来よりも導通損失を小さい半導体装置を提供できる。また、本発明によると、量産化に適した簡便なプロセスで、上記のような半導体装置を製造できる。【０１５６】
本発明は、縦型ＭＯＳＦＥＴやＩＧＢＴなどの縦型の半導体素子、およびそのような半導体素子を含む装置に広く適用でき、低消費電力のパワーデバイスが得られる。特に、ＳｉＣを用いて形成された縦型ＭＯＳＦＥＴに適用すると有利である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
2008087763.tif 000013
【手続補正書】
【提出日】平成20年2月26日(2008.2.26)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
（ａ）表面に第１導電型の半導体層が形成された半導体基板を用意する工程と、
（ｂ）前記半導体層の所定の領域を覆うように第１のマスクを形成する工程と、
（ｃ）前記第１のマスクが形成された前記半導体層に対して、第２導電型の不純物イオンを注入することにより、第２導電型のウェル領域を形成する工程と、
（ｄ）前記第１のマスクの一部を除去して、前記第１のマスクの厚さを減少させる工程と、
（ｅ）フォトリソグラフィーを用いて、前記ウエル領域の一部を覆う第２のマスクを形成する工程と、
（ｆ）前記厚さを減少させた第１のマスクおよび前記第２のマスクが形成された前記半導体層に対して、第１導電型の不純物イオンを注入することにより、第１導電型のソース領域を形成する工程と
を包含し、
前記工程（ｄ）と前記工程（ｅ）との間に、前記厚さを減少させた第１のマスクを覆うサイドウォール形成用膜を形成する工程（ｈ）をさらに含み、
前記工程（ｅ）は、
前記サイドウォール形成用膜の上に、前記ウェル領域の一部を覆うレジスト層を形成する工程（ｅ１）と、
前記サイドウォール形成用膜および前記レジスト層をエッチングすることにより、前記サイドウォール形成用膜から前記第２のマスクを形成するとともに、前記サイドウォールを形成する工程（ｅ２）と
を含んでおり、
前記工程（ｆ）は、前記第２のマスク、前記厚さを減少させた第１のマスクおよび前記サイドウォールが形成された前記半導体層に対して、第１導電型の不純物イオンを注入することにより、第１導電型のソース領域を形成する工程である半導体装置の製造方法。
【請求項２】
（削除）
【請求項３】
（削除）
【請求項４】
前記第１のマスクは、複数の層を含む積層構造を有しており、
前記工程（ｄ）は、前記積層構造における上方から少なくとも１層を除去することにより、前記第１のマスクの厚さを減少させる工程（ｄ１）を含む請求項１に記載の半導体装置の製造方法。
【請求項５】
前記積層構造は、互いに異なる材料を含む少なくとも２層を有しており、前記工程（ｄ１）は、前記少なくとも２層のうち上方に位置する層を除去する工程を含む請求項４に記載の半導体装置の製造方法。
【請求項６】
前記少なくとも２層は、酸化ケイ素を含む層および多結晶シリコンを含む層である請求項５に記載の半導体装置の製造方法。
【請求項７】
前記工程（ａ）と前記工程（ｂ）との間に、前記半導体層上にエッチストップ層を形成する工程をさらに含み、
前記工程（ｂ）において、前記第１のマスクは前記エッチストップ層上に形成される請求項４に記載の半導体装置の製造方法。
【請求項８】
前記エッチストップ層は酸化ケイ素を含み、前記第１のマスクは多結晶シリコンを含む請求項７に記載の半導体装置の製造方法。
【請求項９】
前記工程（ａ）と前記工程（ｈ）との間に、前記半導体層上にエッチストップ層を形成する工程をさらに含み、
前記工程（ｈ）において、前記サイドウォール形成用膜は前記エッチストップ層上に形成される請求項４に記載の半導体装置の製造方法。
【請求項１０】
前記エッチストップ層は酸化ケイ素を含み、前記サイドウォール形成用膜は多結晶シリコンを含む請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記厚さを減少させた第１のマスクおよび前記サイドウォール形成用膜は同一の材料を含む請求項４に記載の半導体装置の製造方法。
【請求項１２】
前記第１のマスクの厚さは０．８μｍ以上である請求項４に記載の半導体装置の製造方法。
【請求項１３】
前記厚さを減少させた第１のマスクの厚さは０．８μｍ以下である請求項４に記載の半導体装置の製造方法。
【請求項１４】
前記厚さを減少させた第１のマスクの厚さは、前記サイドウォール形成用膜の厚さ以上である請求項４に記載の半導体装置の製造方法。
【請求項１５】
前記半導体層は炭化珪素を含む請求項４に記載の半導体装置の製造方法。
【手続補正書】
【提出日】平成21年3月26日(2009.3.26)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
（ａ）表面に第１導電型の半導体層が形成された半導体基板を用意する工程と、
（ｂ）前記半導体層の所定の領域を覆うように第１のマスクを形成する工程と、
（ｃ）前記第１のマスクが形成された前記半導体層に対して、第２導電型の不純物イオンを注入することにより、第２導電型のウェル領域を形成する工程と、
（ｄ）前記第１のマスクの一部を除去して、前記第１のマスクの厚さを減少させる工程と、
（ｅ）フォトリソグラフィーを用いて、前記ウェル領域の一部を覆う第２のマスクを形成する工程と、
（ｆ）前記厚さを減少させた第１のマスクおよび前記第２のマスクが形成された前記半導体層に対して、第１導電型の不純物イオンを注入することにより、第１導電型のソース領域を形成する工程と
を包含し、
前記工程（ｄ）と前記工程（ｅ）との間に、前記厚さを減少させた第１のマスクを覆うサイドウォール形成用膜を形成する工程（ｈ）をさらに含み、
前記工程（ｅ）は、
前記サイドウォール形成用膜の上に、前記ウェル領域の一部を覆うレジスト層を形成する工程（ｅ１）と、
前記サイドウォール形成用膜および前記レジスト層をエッチングすることにより、前記サイドウォール形成用膜から前記第２のマスクを形成するとともに、前記サイドウォールを形成する工程（ｅ２）と
を含んでおり、
前記工程（ｆ）は、前記第２のマスク、前記厚さを減少させた第１のマスクおよび前記サイドウォールが形成された前記半導体層に対して、第１導電型の不純物イオンを注入することにより、第１導電型のソース領域を形成する工程である半導体装置の製造方法。
【請求項２】
前記第１のマスクは、複数の層を含む積層構造を有しており、
前記工程（ｄ）は、前記積層構造における上方から少なくとも１層を除去することにより、前記第１のマスクの厚さを減少させる工程（ｄ１）を含む請求項１に記載の半導体装置の製造方法。
【請求項３】
前記積層構造は、互いに異なる材料を含む少なくとも２層を有しており、前記工程（ｄ１）は、前記少なくとも２層のうち上方に位置する層を除去する工程を含む請求項２に記載の半導体装置の製造方法。
【請求項４】
前記少なくとも２層は、酸化ケイ素を含む層および多結晶シリコンを含む層である請求項３に記載の半導体装置の製造方法。
【請求項５】
前記工程（ａ）と前記工程（ｂ）との間に、前記半導体層上にエッチストップ層を形成する工程をさらに含み、
前記工程（ｂ）において、前記第１のマスクは前記エッチストップ層上に形成される請求項２に記載の半導体装置の製造方法。
【請求項６】
前記エッチストップ層は酸化ケイ素を含み、前記第１のマスクは多結晶シリコンを含む請求項５に記載の半導体装置の製造方法。
【請求項７】
前記工程（ａ）と前記工程（ｈ）との間に、前記半導体層上にエッチストップ層を形成する工程をさらに含み、
前記工程（ｈ）において、前記サイドウォール形成用膜は前記エッチストップ層上に形成される請求項２に記載の半導体装置の製造方法。
【請求項８】
前記エッチストップ層は酸化ケイ素を含み、前記サイドウォール形成用膜は多結晶シリコンを含む請求項７に記載の半導体装置の製造方法。
【請求項９】
前記厚さを減少させた第１のマスクおよび前記サイドウォール形成用膜は同一の材料を含む請求項２に記載の半導体装置の製造方法。
【請求項１０】
前記第１のマスクの厚さは０．８μｍ以上である請求項２に記載の半導体装置の製造方法。
【請求項１１】
前記厚さを減少させた第１のマスクの厚さは０．８μｍ以下である請求項２に記載の半導体装置の製造方法。
【請求項１２】
前記厚さを減少させた第１のマスクの厚さは、前記サイドウォール形成用膜の厚さ以上である請求項２に記載の半導体装置の製造方法。
【請求項１３】
前記半導体層は炭化珪素を含む請求項２に記載の半導体装置の製造方法。                                                                                    
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
耐圧が高く、大電流を流すことができる半導体素子（パワーデバイス）は、様々な分野で使用されている。従来は、シリコン（Ｓｉ）半導体を用いたＳｉパワーデバイスが主流であったが、ＳｉパワーデバイスにはＳｉ半導体の物性に起因する使用限界があり、近年では、Ｓｉ半導体に比べてバンドギャップの大きな（ワイドバンドギャップ）半導体材料である炭化珪素（ＳｉＣ）半導体を用いたＳｉＣパワーデバイスの開発が進められている。
【０００３】
ＳｉＣ半導体はＳｉ半導体よりも高い絶縁耐圧性を有しているため、ＳｉＣ半導体を用いた縦型のパワーＭＯＳＦＥＴでは、ドリフト領域を薄くでき、かつ、ドリフト領域における不純物密度を高めることもできるので、ドリフト抵抗を大幅に低減することが可能になる。また、ＳｉＣ半導体は熱伝導特性および高温耐性に優れているため、ＳｉＣパワーＭＯＳＦＥＴの電流容量を容易に向上できる。
【０００４】
しかしながら、ＳｉＣパワーＭＯＳＦＥＴでは、ドリフト抵抗を大幅に低減できる反面、チャネル抵抗が大きくなってしまい、結果的に、オン抵抗を十分に低減できないという問題がある。ＳｉＣパワーＭＯＳＦＥＴのチャネル抵抗が大きい理由を以下に説明する。
【０００５】
ＳｉＣパワーＭＯＳＦＥＴでは、一般的に、ＳｉＣ層の表面に熱酸化処理を行うことによってゲート絶縁層（ＳｉＯ2）が形成されるが、このようにして形成されたＳｉＯ2層とＳｉＣ層との界面には、多数のキャリアをトラップする界面準位が高密度に形成されている。従って、この界面にチャネルを形成すると、高密度な界面準位により、チャネルにおけるキャリア移動度（チャネル移動度）が小さくなり、チャネル抵抗が増大するからである。
【０００６】
ＭＯＳＦＥＴのチャネル抵抗を低減するためには、ゲート長（チャネル長）を短縮し、かつ、セルピッチを短縮してユニットセルの集積度を高める必要がある。
【０００７】
特許文献１には、チャネル抵抗の改善を目的として、自己整合プロセスを利用して、ウェル領域内にソース領域を形成する方法が開示されている。この方法によると、ゲート長を短縮できるので、チャネル抵抗による損失を抑えることができる。
【０００８】
図１０（ａ）〜（ｃ）は、特許文献１に開示された自己整合プロセスによるソース領域の形成方法を説明するための工程断面図である。なお、ＭＯＳＦＥＴは、典型的には、基板上に配列された多数のユニットセルから構成されており、各ユニットセルはウェル領域によって規定される。図１０（ａ）〜（ｃ）は、そのようなユニットセルのうち隣接するユニットセルの一部のみを示している。
【０００９】
まず、図１０（ａ）に示すように、基板（図示せず）の上に成長させたＳｉＣ層２の上にＳｉＯ2層２４を形成した後、これをマスクとして、ＳｉＣ層２に不純物イオン（導電型：例えばｐ型）を注入する。これにより、ＳｉＣ層２に複数のウェル領域６が形成され、ＳｉＣ層２のうちウェル領域６が形成されなかった領域はドリフト領域２ａとなる。
【００１０】
続いて、図１０（ｂ）に示すように、ＳｉＯ2層２４の側壁に接するサイドウォール（サイドウォールスペーサ）２５と、ウェル領域６の一部を覆うレジスト層２３とを形成する。具体的には、ＳｉＯ2層２４が形成された基板表面にＳｉＯ2膜（図示せず）を堆積し、これをエッチバックすることによって自己整合的にサイドウォール２５を得る。次いで、基板表面にレジスト膜（図示せず）を堆積した後、これを露光・現像によりパターニングしてレジスト層２３を形成する。なお、点線で示すように、ウェル領域６のうちレジスト層２３で覆われた部分７’には、後の工程により高濃度ｐ型領域であるウェルコンタクト領域が形成される。
【００１１】
次いで、図１０（ｃ）に示すように、ＳｉＯ2層２４、サイドウォール２５およびレジスト層２３をマスクとして、ＳｉＣ層２に対する不純物イオン（導電型：例えばｎ型）の注入を行い、ソース領域８を得る。ＳｉＣ層２の表面におけるウェル領域６の端部とソース領域８の端部との距離Ｌｇは、ＭＯＳＦＥＴの「ゲート長」となる。ゲート長Ｌｇはサイドウォール２５の幅によって決まり、サイドウォール２５の幅は、サイドウォール２５を形成するためのＳｉＯ2層２４の厚さによって制御される。また、サイドウォール２５は、マスクの位置合わせが不要な自己整合プロセスによって形成されているので、従来のプロセスのようにマスクの位置合わせのずれに起因してゲート長Ｌｇにばらつきが生じることを抑制できる。よって、従来のプロセスよりもゲート長Ｌｇを略均一にできる。
【００１２】
なお、ウェルコンタクト領域となる部分７’はレジスト層２３で覆われているので、本工程では不純物イオンは注入されない。注入後、マスクとして用いたＳｉＯ2層２４、サイドウォール２５およびレジスト層２３を除去する。
【００１３】
この後、ウェル領域６のうちレジスト層２３で覆われていた部分７’に高濃度で不純物イオン（導電型：例えばｐ型）を注入することにより、ウェルコンタクト領域を得る。ウェルコンタクト領域となる部分７’には、前述したソース領域８を形成する工程においてｎ型の不純物イオンが注入されず、本工程でｐ型の不純物イオンのみが高濃度で注入されるため、より高濃度なｐ型のウェルコンタクト領域を形成できる。
【００１４】
ウェルコンタクト領域は次のような理由で設けられる。一般に、パワーＭＯＳＦＥＴでは、ＳｉＣ層２の上に形成されるソース電極は、ソース領域８に対してオーミックコンタクトを形成するだけでなく、ウェル領域６の電位を基準電位に固定するためにウェル領域６ともオーミックコンタクトを形成する必要がある。しかし、ＳｉＣのようなバンドギャップの大きな半導体では良好なオーミックコンタクトが形成されにくく、良好なオーミックコンタクトを形成するためには、ウェル領域６の表面のうちソース電極と接合する部分の不純物濃度を高めることが好ましい。そこで、ウェル領域６に高濃度のｐ型領域（ウェルコンタクト領域）を設けて、ウェルコンタクト領域とソース電極との間に良好なオーミックコンタクトを形成する構成が用いられている。
【００１５】
図１０を参照しながら前述した方法によると、自己整合プロセスによってサイドウォール２５を形成しており、このサイドウォール２５によってゲート長Ｌｇを略均一に、かつ短くできる。従って、ゲート長Ｌｇのばらつきによる素子特性の劣化（短チャネル効果）を最小限に抑えつつ、チャネル抵抗を低減できる。
【特許文献１】特開２００２−２９９６２０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
しかしながら、本願発明者らが検討したところ、特許文献１に開示されている方法によると、ウェル領域形成のための注入マスク２４が厚いために、ウェル領域６を形成するためのイオン注入後に行われるフォトリソグラフィー工程において、ウェルコンタクト領域となる部分７’を保護するためのレジスト層２３のパターニング精度が低下してしまう。そのため、ゲート長を短縮できても、ユニットセルの集積度を十分に高めることが難しいという問題があることがわかった。
【００１７】
この問題について、図１１（ａ）〜（ｅ）を参照しながら以下に詳しく説明する。なお、簡単のため、図１０（ａ）〜（ｃ）と同様の構成要素には同じ参照符号を付し、説明を省略する。
【００１８】
特許文献１に開示された方法では、まず、図１１（ａ）に示すように、基板（図示せず）の上に成長させたｎ型のＳｉＣ層２に対して、ＳｉＯ2層２４を用いてｐ型の不純物を注入することにより、ｐ型のウェル領域６を形成する。
【００１９】
ここで、ウェル領域６は、一般的に、ソースードレイン間のパンチスルーを抑制するために０．４μｍ以上の深さｄを有するように設計されている。ＳｉＣ中では不純物の熱拡散が極めて起こりにくいため、このように深いウェル領域６を形成するためには、例えば３００ｋｅＶ以上の高エネルギーで不純物の注入を行う必要がある。このとき、注入マスクとして用いられるＳｉＯ2層２４の厚さｔは、例えば１．２μｍ以上となるように設計される。注入マスクの厚さｔは、注入イオンがこの注入マスクを貫通してＳｉＣに侵入しないように、イオン注入の不純物種および注入エネルギーや注入マスクの材料により適宜選択される。注入マスクとしてｐｏｌｙ−Ｓｉ層を用いてもよく、その場合、注入マスクの厚さｔは、ＳｉＯ2層を用いる場合の厚さとほぼ同等である。
【００２０】
続いて、ＳｉＣ層２の上に、ＳｉＯ2層２４を覆うようにＳｉＯ2膜を堆積した後、ＳｉＯ2膜に対して異方性ドライエッチングを行う。これにより、図１１（ｂ）に示すように、サイドウォール２５が形成される。
【００２１】
次いで、図１１（ｃ）に示すように、基板表面を覆うポジ型のレジスト膜２３ａを塗布する。ここで、基板表面全体を覆うレジスト膜２３ａを形成するためには、図示するように、ウェル領域６の上に位置する部分のレジスト膜２３の厚さｈ1をＳｉＯ2層２４の厚さｔよりも大きくする必要がある。得られたレジスト膜２３は、ウェル領域６の上で、ＳｉＯ2層２４の上よりも厚くなる。具体的には、レジスト膜２３ａのうちウェル領域６の上に位置する部分の厚さｈ1は、ＳｉＯ2層２４の上に位置する部分の厚さｈ2よりも、ＳｉＯ2層２４の厚さｔに相当する分だけ大きくなる。
【００２２】
この後、図１１（ｄ）に示すように、公知の露光および現像工程によりレジスト膜２３ａのパターニングを行い、ウェル領域６のうちウェルコンタクト領域を形成しようとする部分を覆うレジスト層２３を形成する。
【００２３】
この露光工程では、レジスト膜２３ａのうちレジスト層２３を形成しようとする領域を遮光するような露光マスク（図示せず）を用いる。しかしながら、上述したようにＳｉＯ2層２４が厚いことに起因してレジスト膜２３ａの厚さｈ1が大きくなってしまうために、レジスト膜２３ａの厚さ方向の全域で焦点を合わせることが困難になり、十分に露光されない部分が生じてしまう。従って、露光後に現像工程を行うと、図示するように、レジスト膜２３ａのうち十分に露光されなかった部分２８が除去されずに残る。本明細書では、露光不足により除去されずに残った部分２８を「現像残り」と呼ぶ。このように、得られたレジスト層２３のパターンは、露光マスクによって規定されるパターンよりも現像残り２８の分だけ大きくなる。
【００２４】
続いて、図１１（ｅ）に示すように、ＳｉＯ2層２４、サイドウォール２５およびレジスト層２３を注入マスクとして用いて、ＳｉＣ層２にｎ型の不純物イオンを注入することにより、ウェル領域６の内部にソース領域８を得る。
【００２５】
この注入工程において、現像残り２８も注入マスクの一部として機能してしまうため、図示するように、得られたソース領域８は現像残り２８の下の部分で傾斜８’をもち、十分な深さをもたない部分は、後のソース電極（不図示）形成工程において、良好なオーミック性が得られなくなる。ソース領域８の幅Ｗｓは、上記露光マスクによって規定される設計幅Ｗｓ’よりも小さくなる。十分なコンタクト面積を確保しようとすると、現像残り２８による設計値からのズレを考慮して、ソース領域８の設計幅Ｗｓを大きくする必要がある。しかしながら、設計幅Ｗｓが大きくなればユニットセルのサイズが増加するので、セル集積度が低下し、その結果、ＭＯＳＦＥＴのオン抵抗が増大してしまう。なお、ここでいう「セル集積度」とは、単位面積当たりに含まれるセルの個数のことである。
【００２６】
このように、特許文献１に開示された方法によると、ウェル領域６を形成した後に行われるフォトリソグラフィー工程において、高精細なレジストパターンを形成できない。現像残りは、ＳｉＯ2層２４が厚いためにレジスト膜２３が厚くなる場合や、そのような厚いレジスト膜２３を現像する幅、すなわちソース領域８の幅Ｗｓが小さいときに特に起こりやすい。
【００２７】
従って、特許文献１に開示されている方法を用いてＭＯＳＦＥＴを作製すると、ＭＯＳＦＥＴを構成する各ユニットセルのサイズを十分に微細化できず、ユニットセルの集積度を高めることができない。ＭＯＳＦＥＴのチャネル抵抗は、ゲート長Ｌｇの短縮やユニットセルの高集積化によって低減できるが、特許文献１の方法では、ゲート長Ｌｇの短縮によるチャネル抵抗の低減効果は得られても、ユニットセルの高集積化によるチャネル抵抗の低減効果は得られないので、ＭＯＳＦＥＴのオン抵抗を大幅に低減することは困難である。
【００２８】
本発明は、上記事情に鑑みてなされたものであり、その目的は、ウェル領域形成のためのイオン注入後に行われるフォトリソグラフィーの制御性を向上させることにより、ユニットセルの高集積化を実現し、オン抵抗が効果的に低減された半導体装置を提供することにある。
【課題を解決するための手段】
【００２９】
本発明の半導体装置の製造方法は、（ａ）表面に第１導電型の半導体層が形成された半導体基板を用意する工程と、（ｂ）前記半導体層の所定の領域を覆うように第１のマスクを形成する工程と、（ｃ）前記第１のマスクが形成された前記半導体層に対して、第２導電型の不純物イオンを注入することにより、第２導電型のウェル領域を形成する工程と、（ｄ）前記第１のマスクの一部を除去して、前記第１のマスクの厚さを減少させる工程と、（ｅ）フォトリソグラフィーを用いて、前記ウェル領域の一部を覆う第２のマスクを形成する工程と、（ｆ）前記厚さを減少させた第１のマスクおよび前記第２のマスクが形成された前記半導体層に対して、第１導電型の不純物イオンを注入することにより、第１導電型のソース領域を形成する工程とを包含する。
【００３０】
ある好ましい実施形態において、前記工程（ｄ）と前記工程（ｅ）との間に、前記厚さを減少させた第１のマスクを覆うサイドウォール形成用膜を形成する工程（ｈ）をさらに含み、前記工程（ｅ）は、前記サイドウォール形成用膜の上に、前記ウェル領域の一部を覆うレジスト層を形成する工程（ｅ１）と、前記サイドウォール形成用膜および前記レジスト層をエッチングすることにより、前記サイドウォール形成用膜から前記第２のマスクを形成するとともに、前記サイドウォールを形成する工程（ｅ２）とを含み、前記工程（ｆ）は、前記第２のマスク、前記厚さを減少させた第１のマスクおよび前記サイドウォールが形成された前記半導体層に対して、第１導電型の不純物イオンを注入することにより、第１導電型のソース領域を形成する工程である。
【００３１】
ある好ましい実施形態において、前記工程（ｄ）と前記工程（ｅ）との間に、前記厚さを減少させた第１のマスクを覆うサイドウォール形成用膜を形成する工程（ｇ１）と、前記サイドウォール形成用膜のエッチバックを行うことにより、前記サイドウォールを形成する工程（ｇ２）とを含み、前記工程（ｆ）は、前記第２のマスク、前記厚さを減少させた第１のマスクおよび前記サイドウォールが形成された前記半導体層に対して、第１導電型の不純物イオンを注入することにより、第１導電型のソース領域を形成する工程である。
【００３２】
ある好ましい実施形態において、前記第１のマスクは、複数の層を含む積層構造を有しており、前記工程（ｄ）は、前記積層構造における上方から少なくとも１層を除去することにより、前記第１のマスクの厚さを減少させる工程（ｄ１）を含んでもよい。
【００３３】
前記積層構造は、互いに異なる材料を含む少なくとも２層を有しており、前記工程（ｄ１）は、前記少なくとも２層のうち上方に位置する層を除去する工程を含んでもよい。
【００３４】
前記少なくとも２層は、酸化ケイ素を含む層および多結晶シリコンを含む層であってもよい。
【００３５】
前記工程（ａ）と前記工程（ｂ）との間に、前記半導体層上にエッチストップ層を形成する工程をさらに含み、前記工程（ｂ）において、前記第１のマスクは前記エッチストップ層上に形成されてもよい。
【００３６】
前記エッチストップ層は酸化ケイ素を含み、前記第１のマスクは多結晶シリコンを含んでもよい。
【００３７】
前記工程（ａ）と前記工程（ｈ）との間に、前記半導体層上にエッチストップ層を形成する工程をさらに含み、前記工程（ｈ）において、前記サイドウォール形成用膜は前記エッチストップ層上に形成されてもよい。
【００３８】
前記エッチストップ層は酸化ケイ素を含み、前記サイドウォール形成用膜は多結晶シリコンを含んでもよい。
【００３９】
前記厚さを減少させた第１のマスクおよび前記サイドウォール形成用膜は同一の材料を含むことが好ましい。
【００４０】
前記第１のマスクの厚さは０．８μｍ以上であることが好ましい。
【００４１】
前記厚さを減少させた第１のマスクの厚さは０．８μｍ以下であることが好ましい。
【００４２】
前記厚さを減少させた第１のマスクの厚さは、前記サイドウォール形成用膜の厚さ以上であることが好ましい。
【００４３】
前記半導体層は炭化珪素を含んでもよい。
【発明の効果】
【００４４】
本発明の半導体装置の製造方法によると、ウェル領域の形成後に行われるフォトリソグラフィーの制御性を改善できる。従って、この方法を用いて、複数のユニットセルを有するトランジスタを作製すると、ウェル領域の微細化によってユニットセルの集積度を高めることができるので、トランジスタのオン抵抗を低減できる。
【００４５】
また、チャネルを形成するためのセルフアラインプロセスを適用すると、ゲート長を大幅に短縮でき、かつ、ユニットセルの集積度を高めることができるので特に有利である。さらに、ウェル領域の形成後に、フォトリソグラフィーを利用してウェルコンタクト領域（高濃度不純物領域）を保護するための注入マスクを形成する場合には、そのような注入マスクを高い精度で形成できるので、良好なウェルコンタクトを確保しつつ、ウェル領域を微細化できる。このように、（１）良好なウェルコンタクトを得ること、（２）ゲート長を短縮すること、および（３）ユニットセルの集積度を向上させることの３つを同時に実現できるので、トランジスタのオン抵抗をより効果的に低減することが可能になる。
【発明を実施するための最良の形態】
【００４６】
以下に、図面を参照しながら、本発明の半導体装置の製造方法の概要を説明する。図１（ａ）〜（ｅ）は、本発明のある好ましい実施形態におけるウェル領域およびソース領域の形成工程を説明するための模式的な工程断面図である。簡単のため、図１１（ａ）〜（ｅ）と同様の構成要素には同じ参照符号を付し、説明を省略する。
【００４７】
まず、図１（ａ）に示すように、半導体基板（図示せず）上に形成された半導体層（ここではＳｉＣ層）２に対して、マスク３０を注入マスクとして用いて選択的に不純物を注入し、ウェル領域６を形成する。マスク３０の厚さｔ1は、例えば１．５μｍである。
【００４８】
次いで、図１（ｂ）に示すように、エッチングなどによりマスク３０の厚さを低減して、マスク３０よりも薄いマスク３０’を得る。マスク３０’の厚さｔ2は、例えば０．８μｍである。
【００４９】
続いて、図１（ｃ）に示すように、マスク３０’を覆うようにｐｏｌｙ−Ｓｉ膜などサイドウォール形成用膜（図示せず）を堆積し、エッチバックを行うことによってマスク３０’の側壁にサイドウォール３２を形成する。この後、基板表面を覆うようにレジスト膜３４ａを塗布する。
【００５０】
本実施形態では、マスク３０’の厚さが低減されているので、レジスト塗布面の段差が小さく抑えられている。そのため、レジスト膜３４ａを、上述した図１１（ｃ）に示すレジスト膜２３ａよりも薄くできる。レジスト膜３４ａの厚さｈは、マスク３０’の厚さｔ2よりも大きければよく、例えば２．２μｍである。
【００５１】
この後、図１（ｄ）に示すように、例えばｉ線ステッパを用いた公知の露光・現像工程により、レジスト膜３４ａのパターニングを行い、ウェル領域６のうちウェルコンタクト領域となる部分を覆うマスク（以下、「ウェルコンタクト領域保護のためのマスク」ともいう）３４を得る。本実施形態では、レジスト膜３４ａの厚さｈが小さく抑えられているため、図１１（ｄ）を参照しながら説明したような露光不足が生じず、ソース領域８の幅Ｗｓが約１．８μｍ以下の小さい場合であっても、図１１（ｄ）に示すような「現像残り」が抑制される。従って、露光マスク（図示せず）の形状に対応した高精細パターンを有するマスク３４が得られる。
【００５２】
次いで、図１（ｅ）に示すように、マスク３０’、サイドウォール３２およびマスク３４を注入マスクとして用いて、ＳｉＣ層２に不純物を注入することにより、ソース領域８を形成する。得られたソース領域８の幅Ｗｓは、上記露光マスクによる設計幅に略等しく、図１１（ｅ）に示したような傾斜を持たない形状となる。
【００５３】
このように、上記方法によると、ウェル領域６の形成後に行われるフォトリソグラフィー工程において「現像残り」が抑制されるので、ソース領域形成のための注入マスクとして機能するマスク３４を高い精度で形成できる。従って、ソース領域８が傾斜を持ち、ソース領域８の幅Ｗｓが設計値からずれることによるコンタクト抵抗の増大を抑制できる。また、エッチバックによって形成したサイドウォール３２により、自己整合的にゲート長Ｌｇを規定しているので、ゲート長Ｌｇを略均一に、かつ、短くすることが可能になり、チャネル抵抗を低減できる。
【００５４】
上記方法を適用して、複数のユニットセルから構成されるＭＯＳＦＥＴを作製すると、レジストパターンの現像残りを考慮してプロセスマージンを大きくする必要がないので、セルサイズを低減させることができ、ユニットセルの高集積化を実現できる。よって、チャネルの集積密度を向上できるので、ＭＯＳＦＥＴ全体としてのチャネル抵抗を低減でき、その結果、ＭＯＳＦＥＴのオン抵抗を低く抑えることができる。
【００５５】
なお、後述する実施形態のように、サイドウォール形成のための膜を形成した後、エッチバックを行う前に、レジスト膜の形成およびパターニングを行ってもよい。その場合には、ウェルコンタクト領域保護のためのマスクは、レジスト膜ではなく、サイドウォール形成用膜から形成される。
【００５６】
上記方法では、マスク３０は単一の層から構成されているが、複数の層を含む積層構造を有していてもよい。その場合、マスク３０を構成する層のうち上方から少なくとも１層を除去することにより、マスク３０よりも厚さの小さいマスク３０’を形成してもよい。
【００５７】
また、上記方法では、マスク３０やサイドウォール３２の材料によっては、それらをパターニングによって形成する際に半導体層２の表面が削れてしまう場合がある。これを防ぐために、必要に応じて半導体層２の表面にエッチストップ層を設けてもよい。
【００５８】
例えば半導体層２としてＳｉＣ層を用い、その上にｐｏｌｙ−Ｓｉを用いてマスク３０を形成する場合には、マスク３０と半導体層２とのエッチングの選択性が低く、マスク３０を形成するためのパターニングの際にＳｉＣ層の表面に削れが生じるおそれがある。そこで、ウェル領域を形成するためのマスク３０を形成する前に半導体層２の上に薄膜層（例えばＳｉＯ2層）を形成しておき、マスク３０をその薄膜層の上に形成してもよい。これにより、マスク３０を形成するためのパターニングの際に薄膜層がエッチストップ層（「マスク形成のためのエッチストップ層」ともいう）として機能するので、半導体層２の表面を保護できる。
【００５９】
一方、例えば半導体層２としてＳｉＣ層を用い、その上にサイドウォール形成用膜としてｐｏｌｙ−Ｓｉ膜を形成すると、サイドウォール形成用膜のエッチバックを行う際にＳｉＣ層の表面に削れが生じるおそれがある。そのため、サイドウォール形成用膜を形成する前に、半導体層２の上に薄膜層（例えばＳｉＯ2層）を形成しておき、サイドウォール形成用膜を薄膜層上に形成してもよい。これにより、サイドウォール形成用膜のエッチングを行ってサイドウォールを形成する際に、薄膜層がエッチストップ層（「サイドウォール形成のためのエッチストップ層」ともいう）として機能するので、半導体層2の表面を保護できる。
【００６０】
このように、エッチストップ層を設けると、マスク３０やサイドウォール３２を形成する際に半導体層２が削れたり、半導体層２の表面にダメージが生じることを防止できるので、半導体層２の表面荒れによるチャネル抵抗やコンタクト抵抗の増大を抑制できる。
【００６１】
なお、マスク形成のためのエッチストップ層およびサイドウォール形成のためのエッチストップ層の両方を設けてもよいし、これらのうち何れか一方のみを設けてもよい。あるいは、図１に示す方法のように何れも設けなくてもよい。これらのエッチストップ層は、エッチングされる膜および半導体層２の材料やエッチング方法に応じて必要により設けられ、また、エッチストップ層の材料もエッチングされる膜および半導体層２の材料やエッチング方法に応じて適宜選択される。典型的には、マスク３０を形成するためのエッチング工程において、マスク形成のためのエッチストップ層がマスク３０よりも（マスク３０が積層構造を有する場合には、その下方の層よりも）小さいエッチング速度を有するように、エッチストップ層の材料が選択される。サイドウォール形成のためのエッチストップ層も同様であり、サイドウォール３２を形成するためのエッチング工程において、サイドウォール形成用膜よりも小さいエッチング速度を有するように、エッチストップ層の材料が選択される。
【００６２】
また、同一の薄膜層を、マスク形成のためのエッチストップ層およびサイドウォール形成のためのエッチストップ層として機能させてもよい。具体的には、マスク３０を形成する前に設けられた薄膜層を、マスク形成のためのエッチストップ層として機能させた後、その薄膜層上にサイドウォール形成用膜を形成することにより、サイドウォール形成のためのエッチストップ層として利用することもできる。このような構成は、マスク３０（マスク３０が積層構造を有する場合には、その下方の層）およびサイドウォール３２が同一の材料を含んでいる場合に好適に適用され得る。
【００６３】
マスク３０が積層構造を有し、積層構造における上方から少なくとも1層を除去することによりマスク３０’を形成する場合、マスク（積層構造における下方の層）３０’およびサイドウォール形成用膜は同一の材料を含むことが好ましい。これにより、上述したように、同一の薄膜層を、マスク形成およびサイドウォール形成の際にエッチストップ層として機能させることが容易になるので、製造工程数を低減できる。さらに、マスク３０’およびサイドウォール形成用膜に含まれる材料として、半導体層（例えばＳｉＣ層）２に対して高いエッチングの選択性が得られる材料（例えばＳｉＯ2）を用いると、上記の何れのエッチストップ層も形成される必要がなくなるので、製造工程をより簡略化できる。
【００６４】
本明細書における「半導体装置」は、半導体層を用いて形成された素子を少なくとも１つ備えていればよく、例えば縦型ＭＯＳＦＥＴ、絶縁ゲートバイポーラトランジスタ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ：  ＩＧＢＴ）などの半導体素子や、そのような半導体素子を備えた装置を広く含む。半導体層としては、特に限定されず、Ｓｉ、ＧａＡｓや、それらよりもバンドギャップの大きいＳｉＣ、ＧａＮなどのワイドバンドギャップ半導体であってもよい。
【００６５】
なお、半導体層としてＳｉＣ層を用いると特に有利である。ＳｉＣ層を用いた半導体装置の製造プロセスでは、ＳｉＣ中の不純物原子の拡散速度が極めて小さく、ＳｉＣ半導体層中で深いｐｎ接合を形成するためには、ＳｉＣ層に対して不純物を注入する際に比較的厚い注入マスクを用いて高エネルギーでイオン注入を行なう必要がある。よって、注入マスクの厚さによるフォトリソグラフィーの制御性の低下が特に問題となるが、本願発明によると、ＳｉＣ層に不純物を注入する際の注入マスクの厚さを確保しつつ、その後のフォトリソグラフィーの制御性を大幅に向上できる。
【００６６】
（第１の実施形態）
以下、図面を参照しながら、本発明による第１の実施形態を説明する。ここでは、ＳｉＣ半導体を用いて、多数のユニットセルから構成されるｎチャネル型の縦型パワーＭＯＳＦＥＴを製造する方法を説明する。
【００６７】
図２（ａ）〜（ｋ）は、本実施形態の縦型ＭＯＳＦＥＴの製造方法を説明するための工程断面図である。
【００６８】
まず、図２（ａ）に示すように、ＳｉＣ基板（図示せず）の上に成長させたＳｉＣ層２の表面に薄膜層８０を形成した後、薄膜層８０の上にマスク５０を設ける。薄膜層８０は、例えば厚さ７０ｎｍのＳｉＯ2膜である。マスク５０は、ｐｏｌｙ−Ｓｉを用いて形成された下層（厚さ：約０．８μｍ）５２と、ＳｉＯ2を用いて形成された上層（厚さ：約０．７μｍ）５４とを含む積層構造を有しており、ウェル領域形成のための注入マスクとして機能する。
【００６９】
ＳｉＣ基板としては、例えば、主面が（０００１）から［１１−２０］（１１２バー０）方向に８度のオフ角度がついた直径７６ｍｍの４Ｈ−ＳｉＣ基板を用いる。このＳｉＣ基板の導電型はｎ型で、キャリア濃度は７×１０18ｃｍ-3である。ＳｉＣ層２は、ＣＶＤ法を用いて、ｎ型の不純物（ここでは窒素）のｉｎ−ｓｉｔｕドーピングを行いながら、基板上にエピタキシャル成長させることにより形成できる。ＳｉＣ層２の厚さは約１５μｍであり、不純物（窒素）濃度は約５×１０15ｃｍ-3である。なお、ＳｉＣ基板とＳｉＣ層２との間に、バッファ層として、ＳｉＣ層２よりも高濃度で不純物を含むＳｉＣ層を形成してもよい。また、薄膜層８０は、公知のＳｉＣの熱酸化によって得られる。
【００７０】
マスク５０は、薄膜層８０の上にｐｏｌｙ−Ｓｉ膜およびＳｉＯ2膜（図示せず）をこの順で堆積した後、公知のフォトリソグラフィーおよびエッチングを用いてこれらの膜をパターニングすることによって形成できる。このとき、マスク５０の下層５２を形成するためのｐｏｌｙ−Ｓｉ膜とＳｉＣ層２との間にはｐｏｌｙ−Ｓｉ膜よりもエッチング速度の小さい薄膜層８０が設けられているので、マスク５０のエッチングの際にＳｉＣ層２が削れたり、ＳｉＣ層２の表面にダメージが入ることを防止できる。従って、ＳｉＣ層２のダメージに起因するチャネル抵抗の増大を抑制できる。
【００７１】
得られたマスク５０は、ＳｉＣ層２のうちウェル領域となる領域を規定する開口部を有している。本実施形態では、マスク５０の厚さ（上層５４および下層５２の合計厚さ）ｔ1は１．５μｍである。なお、厚さｔ1は、不純物の注入飛程よりも充分に大きく設定することが好ましく、例えばマスク５０が上層（ＳｉＯ2）５４および下層（ｐｏｌｙ−Ｓｉ）５２からなり、後述のように、ウェル領域６の深さが０．６μｍで、ウェル領域形成のための最大注入エネルギーが３５０ｋｅＶである場合、マスク５０の好適な厚さｔ1は例えば１．２μｍ程度以上である。厚さｔ1は、マスク５０を構成する材料やウェル領域６を形成するための注入エネルギーなどによって適宜選択されるが、ＳｉＯ2およびｐｏｌｙ−Ｓｉ中ではイオンの注入飛程がほぼ等しいため、例えばマスク５０がＳｉＯ2のみからなる場合や、ｐｏｌｙ−Ｓｉのみからなる場合にも同等の厚さｔ1となる。
【００７２】
次に、図２（ｂ）に示すように、注入マスク５０の上方からＳｉＣ層２に対してｐ型の不純物イオンの注入を行う。これにより、ＳｉＣ層２のうち不純物イオンが注入された領域に平均不純物濃度２×１０18ｃｍ-3のｐ型のウェル領域（深さｄ：例えば０．６μｍ）６が形成される。また、ＳｉＣ層２のうち不純物イオンが注入されずに残った領域は、ｎ型のドリフト領域２ａとなる。
【００７３】
本実施形態では、ｐ型の不純物イオンとして、Ａｌイオンを用いる。ここでは、Ａｌイオンの注入は、例えば３０ｋｅＶ、６０ｋｅＶ、１２０ｋｅＶ、２００ｋｅＶ、３５０ｋｅＶというような複数のエネルギーで、例えば５００℃という高温で行なう。ＳｉＣのような半導体材料では不純物の拡散係数が小さいので、上述のように複数のエネルギーでの注入が必要で、ＳｉＣ層２におけるＡｌイオンの注入深さによってウェル領域６の深さｄが決まる。従って、注入時のエネルギーは、形成しようとするウェル領域６の深さｄに応じて適宜選択される。また、イオン注入によるＳｉＣ層の結晶性の悪化を防ぐため、５００℃程度の高温で注入することが好ましい。
【００７４】
なお、ウェル領域６の深さｄは、得られたＭＯＳＦＥＴにおけるオフ状態でのパンチスルーを抑制するためには少なくとも０．４μｍ程度以上であることが好ましく、このとき、ＳｉＯ2およびｐｏｌｙ−Ｓｉからなるマスク５０の好ましい厚さは、ウェル領域６の深さの２倍に相当する０．８μｍ程度以上となる。なお、ウェル領域６の深さは、さらに好ましくは、０．６μｍあるいはそれ以上である。このとき、ＳｉＯ2およびｐｏｌｙ−Ｓｉからなるマスク５０の好ましい厚さは、１．２μｍ程度以上となる。
【００７５】
続いて、図２（ｃ）に示すように、マスク５０における上層５４を希フッ酸を用いて除去することにより、下層５２のみから構成されるマスク５０’を得る。マスク５０’の厚さｔ2は下層５２の厚さと等しく、０．８μｍである。ここで、マスク５０’の厚さｔ2の好ましい範囲について説明する。例えば、ｉ線ステッパを用いた場合のフォトリソグラフィーを行う際の基板の厚さ方向のマージンは０．８μｍ程度であるため、フォトリソグラフィーの精度を高めてセルピッチの微細化（セルピッチ：例えば１０μｍ以下）を実現するためには、マスク５０’の厚さｔ2は、０．８μｍ以下であることが好ましい。一方、マスク５０’は、後述するソース領域８の形成工程において注入マスクとして使用されるため、ソース領域形成のための注入における、マスク５０‘中の注入飛程よりも十分厚いことが必要である。例えばマスク５０‘がｐｏｌｙ−Ｓｉからなり、後述のように、ソース領域８の深さが０．２５μｍで、ソース領域形成のための最大注入エネルギーが９０ｋｅＶである場合、マスク５０’の好適な厚さｔ2は０．５μｍ程度以上である。厚さｔ2は、マスク５０’を構成する材料やソース領域８を形成するための注入エネルギーなどによって適宜選択されるが、ＳｉＯ2およびｐｏｌｙ−Ｓｉ中ではイオンの注入飛程がほぼ等しいため、例えばマスク５０’がＳｉＯ2からなる場合にも同等の厚みｔ2となる。さらに、後の工程でマスク５０’のサイドウォールを良好に形成するためには、マスク５０’の厚さは、サイドウォールの幅、すなわちゲート長Ｌｇ以上の厚さを有することが好ましい。従って、例えばソース領域の深さが０．２５μｍ、かつ、ゲート長Ｌｇが０．５μｍになるように設計する場合には、マスク５０’の厚さは０．５μｍ以上０．８μｍ未満の範囲から選択されることが好ましい。
【００７６】
この後、図２（ｄ）に示すように、注入マスク５０’を覆うように基板表面に薄膜層８１とサイドウォール形成用膜５６を堆積する。本実施形態では、例えば、薄膜層８１として、厚さが０．１μｍのＳｉＯ2膜を堆積した後、サイドウォール形成用膜５６として、ｐｏｌｙ−Ｓｉ膜（厚さ：０．５μｍ）を堆積する。このサイドウォール形成用膜５６の厚さによって、ＭＯＳＦＥＴのゲート長Ｌｇが決まる。なお、薄膜層８１は、後述するサイドウォール形成用膜５６のエッチング工程において、エッチストッパ層として機能する。
【００７７】
次いで、図２（ｅ）に示すように、サイドウォール形成用膜５６の上にレジスト膜５８ａを形成する。本実施形態では、レジスト膜５８ａのうちウェル領域６の上に位置する部分の厚さｈ1とマスク５０’の上に位置する部分の厚さｈ２との差（ｈ1−ｈ2）は、マスク５０’の厚さｔ2と略等しく、０．８μｍである。
【００７８】
続いて、図２（ｆ）に示すように、例えばｉ線ステッパを用いた公知のフォトリソグラフィーを用いてレジスト膜５８ａのパターニングを行い、ウェル領域６のうちｐ+型のウェルコンタクト領域となる領域を覆うレジスト層５８を得る。このとき、レジスト膜５８ａの厚さの差（ｈ1−ｈ2）は０．８μｍであり、図１０を参照しながら説明した従来方法におけるレジスト膜の厚さの差（１．５μｍ）よりも大幅に低減されている。従って、レジスト膜５８ａの厚さｈ1を従来よりも薄くできるので、従来よりも高い精度でレジスト膜５８ａのパターニングを行うことができ、略設計通りのパターンを有するレジスト層５８を形成できる。
【００７９】
この後、図２（ｇ）に示すように、サイドウォール形成用膜５６およびレジスト層５８に対するドライエッチングを行い、マスク５０’の側壁にサイドウォール５６ａを形成するとともに、ウェルコンタクト領域となる領域を覆うマスク（ウェルコンタクト領域保護のためのマスク）５６ｂを形成する。このとき、ＳｉＣ層２とサイドウォール形成用膜５６との間には、サイドウォール形成用膜５６よりもエッチング速度の小さい薄膜層８１が設けられているので、サイドウォール形成用膜５６のエッチングの際に、ＳｉＣ層２が削れたり、ＳｉＣ層２の表面にダメージが生じることを防止できる。
【００８０】
前述のようにマスク５０’の厚さがサイドウォール形成用膜５６の厚さ（０．５μｍ）以上であれば、良好な形状のサイドウォール５６ａが形成できるので好ましい。また、マスク５６ｂの厚さは、サイドウォール形成用膜５６の厚さで決まるゲート長Ｌｇと同程度か、あるいは、ゲート長Ｌｇよりもやや大きくなる。得られたサイドウォール５６ａおよびマスク５６ｂは、マスク５０’とともに、ソース領域形成のための注入マスクとして機能する。マスク５６ｂを形成することにより、後のソース領域形成のための注入工程において、後述のウェルコンタクト領域７に窒素が注入されない。従って、後述のウェルコンタクト領域形成のためのイオン注入で高濃度なｐ型ウェルコンタクト領域７が得られ、良好なウェルコンタクトが形成される。
【００８１】
図３（ａ）および（ｂ）は、それぞれ、本実施形態におけるソース領域形成のための注入マスク（マスク５０’、サイドウォール５６ａおよびマスク５６ｂ）が形成されたＳｉＣ層２の表面および断面を例示するＳＥＭ写真である。この例では、ＳｉＣ層２の上方から見て略正方形（６．６μｍ×６．６μｍ）のウェル領域６が配列されており、各ウェル領域６によって規定されるユニットセルのサイズは９．６μｍ×９．６μｍである。また、ソース領域の幅Ｗｓは約１．３μｍである。ＳＥＭ写真からわかるように、マスク５０’と、その両側の側壁に設けられたサイドウォール５６ａとは、ソース領域となる領域を包囲するように設けられている。ソース領域となる領域の中央には、ウェルコンタクト領域となる領域を覆うマスク５６ｂが形成されている。ここでは、マスク５６ｂは略正方形の平面形状を有し、その各辺はサイドウォール５６ａの延びる方向に対して約４５°の角度をなすように設計されている。図示するように、マスク５６ｂの端部には現像残りに起因するマスク形状のだれが見られず、マスク５６ｂは高い精度で形成されている。従って、ソース領域の幅Ｗｓを１．８μｍ以下に縮小し、ユニットセルの配列ピッチ（セルピッチ）を１０μｍ以下（この例では９．６μｍ）に微細化した場合であっても、形状精度に優れたソース領域形成のための注入マスクを形成できることがわかる。また、サイドウォール５６ａの幅Ｌｇは略均一であり、略均一なゲート長を実現できることも確認できる。なお、「セルピッチ」とは、列方向あるいは行方向におけるユニットセル１００の配列ピッチを指し、典型的には、列方向あるいは行方向におけるウェル領域６の配列ピッチＰと等しい。
【００８２】
上述したソース領域形成のための注入マスクを用いて、ＳｉＣ層２にｎ型の不純物イオンを注入すると、図２（ｈ）に示すように、ウェル領域６の内部に平均不純物濃度５×１０19ｃｍ-3のｎ型のソース領域（深さ：０．２５μｍ）８が形成される。本実施形態では、ｎ型の不純物イオンとして窒素イオンを用いる。ここでは、窒素イオンの注入は、例えば３０ｋｅＶ、５０ｋｅＶ、９０ｋｅＶというような複数のエネルギーで、例えば５００℃の高温で行なう。前述のように、ＳｉＣのような半導体材料では不純物の拡散係数が小さいので、複数のエネルギーで不純物の注入を行うことが必要である。この場合、ＳｉＣ層２における窒素イオンの注入深さによってソース領域８の深さが決まる。従って、注入時のエネルギーは、形成しようとするソース領域８の深さに応じて適宜選択される。また、イオン注入によるＳｉＣ層の結晶性の悪化を防ぐため、５００℃程度の高温で注入することが好ましい。ソース領域形成のための注入マスクが傾斜を持たないので、傾斜を持たない良好な形状のソース領域８が得られる。なお、ソース領域８の幅は１．３μｍ、ＳｉＣ層２の表面におけるソース領域８の端部とウェル領域６の端部との距離（ＭＯＳＦＥＴのゲート長）Ｌｇは、サイドウォール５６ａの幅、すなわちサイドウォール形成用膜５６の厚さによって規定され、ここでは０．５μｍである。
【００８３】
次いで、図２（ｉ）に示すように、マスク５０’、サイドウォール５６ａ、マスク５６ｂおよび薄膜層８０、８１を、例えばフッ硝酸および希フッ酸を用いたウェットエッチングによって除去した後、ＳｉＣ層２の表面にＳｉＯ2膜を形成し、これをパターニングすることによって、ウェルコンタクト領域形成のための注入マスク６０を設ける。注入マスク６０は、ウェル領域６のうちウェルコンタクト領域を形成しようとする領域を規定する開口部を有している。
【００８４】
その後、図２（ｊ）に示すように、注入マスク６０を用いてｐ型の不純物イオン（例えばＡｌイオン）をＳｉＣ層２に多段階で注入することにより、平均不純物濃度５×１０19ｃｍ-3のｐ+型のウェルコンタクト領域７を得る。ここで、ソース領域形成のためのイオン注入工程でウェルコンタクト領域７に注入が行なわれていないため、高濃度ｐ+型のウェルコンタクト領域７を得ることが可能となっている。その後、注入マスク６０を除去する。
【００８５】
次いで、ＳｉＣ層２に注入した不純物イオンを活性化させるために、例えば１５００℃以上１８００℃以下の温度で活性化アニールを行う。アニール後のウェル領域６の不純物濃度は２×１０18ｃｍ-3、ソース領域８の不純物濃度は５×１０19ｃｍ-3、ウェルコンタクト領域７の不純物濃度は５×１０19ｃｍ-3である。ただし、後述するチャネル層の形成を行わない場合には、しきい値を制御するために、ウェル領域６のうちゲート絶縁膜と接する面の近傍で、不純物濃度を他の部分よりも低くする（例えば不純物濃度：約１×１０17ｃｍ-3）ことが好ましい。
【００８６】
続いて、図２（ｋ）に示すように、公知の方法により、チャネル層３、ゲート酸化膜４、ゲート電極１１、ソース電極１０およびドレイン電極（図示せず）などを形成し、縦型ＭＯＳＦＥＴを得る。
【００８７】
チャネル層３は、ＣＶＤ法を用いて、不純物（窒素）のｉｎ−ｓｉｔｕドーピングを行いながら、ＳｉＣ層２の全面にＳｉＣをエピタキシャル成長させた後、得られたＳｉＣ成長層をパターニングすることにより形成できる。チャネル層３は、少なくともドリフト領域２ａとソース領域８との間におけるウェル領域６の表面領域に形成されていればよい。また、ＳｉＣ層２の表面におけるソース電極を形成しようとする領域にはチャネル層３が形成されていないことが好ましい。チャネル層３の厚さは約０．２μｍ、平均不純物濃度は約１×１０17ｃｍ-3である。チャネル層３をエピタキシャル成長によって形成すると、チャネル部分の表面平坦性を向上できるので、チャネル移動度を向上できるとともに、しきい値の制御が容易になるという利点がある。
【００８８】
ゲート酸化膜４は、チャネル層３の表面を熱酸化することによって形成され、その厚さは約０．０７μｍである。この熱酸化工程では、基板の裏面にも酸化膜が形成されるため、熱酸化工程の後にこの酸化膜を除去する。ゲート電極１１は、ゲート絶縁膜４の表面にｐｏｌｙ−Ｓｉ膜を堆積し、パターニングを行うことによって形成できる。ゲート絶縁膜４およびゲート電極１１は、図示するように、１つのウェル領域６の内部のソース領域８から、ウェル領域間のドリフト領域２ａを跨いで隣接するウェル領域６の内部のソース領域８までを覆っている。
【００８９】
ソース電極１０は、ソース領域８およびウェルコンタクト領域７に対してオーミック接合を形成している。このようなソース電極１０は、ソース領域８およびウェルコンタクト領域７に接するようにチタン金属層を形成した後、９５０℃程度の加熱処理を行うことによって得られる。
【００９０】
図示しないが、ゲート電極１１は、層間絶縁膜（ＳｉＯ2膜）によって覆われている。
層間絶縁膜の形成はソース電極１０の形成後に行ってもよい。あるいは、層間絶縁膜を形成した後に、上記方法により、層間絶縁膜に形成したコンタクトホール内にソース電極１０を設けてもよい。いずれの場合でも、ソース電極１０は、層間絶縁膜に形成されたコンタクトホールを介して、上部配線（図示せず）に接続される。
【００９１】
また、図示しないが、ドレイン電極は、基板裏面にチタン金属層を堆積し、ソース電極１０を形成する際と同様の加熱処理を行うことによって形成できる。
【００９２】
上記方法によると、マスク５０を薄くすることにより、レジスト膜５８ａの下地となる基板表面の段差が低減されて、レジスト膜５８ａのうちウェル領域５６の上に位置する部分の厚さｈ1を小さくできるので、レジスト膜５８ａに対する露光・現像工程によって、精細なレジストパターンを転写することが可能になる。従って、フォトリソグラフィーの精度を考慮してセルサイズを大きくする必要がなくなり、ユニットセルの小型化を実現できる。その結果、チャネルの集積度が向上するので、チャネル抵抗を低減できる。また、上記方法では、自己整合プロセスを用いてソース領域８を形成するので、ゲート長Ｌｇを均一かつ短縮でき、チャネル抵抗をさらに低く抑えることが可能になる。
【００９３】
本実施形態では、ウェル領域形成のための注入マスク（マスク５０）は積層構造を有しており、ウェル領域を形成するための注入を行った後に、積層構造における上方から少なくとも１層を除去することにより、マスク５０の厚さを減少する。従って、エッチング条件を選択することによってマスク５０の厚さを容易に低減でき、また、厚さが低減された後のマスク５０’の厚さをより正確に制御できる。なお、マスク５０の構造は２層構造に限定されず３層以上の積層構造であってもよい。また、マスク５０は、互いに異なる材料を含む少なくとも２層を有していれば、エッチング液などのエッチング条件により、積層構造における上方の一部の層のみを除去できるので好ましい。例えば、マスク５０が、ｐｏｌｙ−Ｓｉ層の上にＳｉＯ2層が積層された構造を有していれば、希フッ酸を用いたエッチングにより上方に位置するＳｉＯ2層を選択的にエッチングできる。逆にＳｉＯ2層の上にｐｏｌｙ−Ｓｉ層が積層された構造を有していれば、フッ硝酸を用いたエッチングにより上方に位置するｐｏｌｙ−Ｓｉ層を選択的にエッチングできる。なお、マスク５０における積層数などの構成、各層の材料や厚さなどは特に限定されず、適宜選択される。
【００９４】
以下、本実施形態の縦型ＭＯＳＦＥＴの構成を詳しく説明する。
【００９５】
図４（ａ）および（ｂ）は、図２（ａ）〜（ｋ）を参照しながら説明した方法によって得られた縦型ＭＯＳＦＥＴを例示する図であり、（ａ）はＳｉＣ層２の上面図、（ｂ）は縦型ＭＯＳＦＥＴのＩＶ−ＩＶ’線に沿った拡大断面図である。
【００９６】
図４（ａ）に示すように、縦型ＭＯＳＦＥＴは、ウェル領域６を中心とする正方形のユニットセル１００を集積化した構造を有している。ユニットセル１００の配列ピッチは、ウェル領域の配列ピッチＰと同様である。ここでは、ウェル領域６は、９．６μｍのピッチＰで行方向に配列され、かつ、行毎に行方向に沿って１／２ピッチずらして配置されている。ＳｉＣ層２に垂直な方向から見て、ウェル領域６は一辺が６．６μｍ程度の正方形であり、隣接するウェル領域６の間の距離Ａは３μｍ程度である。また、ソース領域８の幅Ｗｓは１．３μｍである。ウェル領域６の端部とソース領域８の端部との距離であるゲート長Ｌｇは略均一であり、０．５μｍ程度である。
【００９７】
次に、縦型ＭＯＳＦＥＴの断面形状を説明する。図４（ｂ）に示すように、ＳｉＣ基板１の上に形成されたＳｉＣ層２は、ドリフト領域２ａ、ｐ型ウェル領域６、ソース領域８およびウェルコンタクト領域７を有している。ウェル領域６の下面（ドリフト領域２ａとの接合面）の深さは０．６μｍ程度、ソース領域８の下面（ウェル領域６との接合面）の深さは０．２５μｍ程度である。また、ＳｉＣ層２の表面における隣接するウェル領域６の間にはチャネル層３が形成されている。チャネル層３の上にはゲート酸化膜４を介してゲート電極１１が設けられている。ゲート電極１１は層間絶縁膜１５で覆われている。また、ソース領域８およびウェルコンタクト領域７は、ＳｉＣ層２の上に設けられたソース電極１０と電気的に接続されている。ソース電極１０は、層間絶縁膜１５に形成されたコンタクトホールを介して、層間絶縁膜１５の上に設けられた上部配線１７と電気的に接続されている。一方、ＳｉＣ基板１の裏面にはドレイン電極５が形成されている。
【００９８】
本実施形態では、縦型ＭＯＳＦＥＴのゲート長Ｌｇは、自己整合プロセスにより規定されているので、略均一であり、かつ、１μｍ以下、より好ましくは０．８μｍ以下である。また、ウェル領域６は比較的厚い注入マスク５０を用いて形成されるため、十分な深さを有している。ウェル領域６の深さは例えば０．４μｍ以上、好ましくは０．６μｍ以上である。さらに、ウェル領域６の形成後に行われるフォトリソグラフィーの精度を高めることによって、ユニットセル１００のサイズが低減されており、ユニットセル１００の配列ピッチ、すなわちウェル領域６の配列ピッチＰは１０μｍ以下である。
【００９９】
続いて、本実施形態の縦型ＭＯＳＦＥＴの動作を説明する。ゲート電極１１に電圧を印加すると、チャネル層３とゲート絶縁膜４との間に電子が引きつけられることにより、チャネル層３の表面におけるゲート電極１１とウェル領域６との間に位置する領域（チャネル領域）９にキャリアが生成されて、オン状態となる（ノーマリーオフ型）。すなわち、ソース領域８からチャネル領域９およびドリフト領域２ａを経てドレイン電極５へ電子が移動できるようになる。従って、ドレイン電流は、ドリフト領域２ａ、チャネル領域９およびソース領域８を経てソース電極１０へ、ＳｉＣ層２の内部を縦方向に流れる。
【０１００】
一方、ゲート電極１１の電位を接地レベルに設定すると（オフ状態）、チャネル領域９に電流が流れなくなるため、ドレイン電流はゼロとなる。なお、オフ状態では、ドレイン電極５にはドレイン電圧Ｖｄが印加され、これによって隣接するウェル領域６からドリフト領域２ａに空乏層が広がるので、ゲート絶縁膜４がドレイン電圧Ｖｄに基づく高電界に曝されて劣化することを防止できる。なお、上記のドレイン電圧Ｖｄは、ソース電極１０とドレイン電極５との間の電位差が例えば１４００Ｖとなるように、半導体装置を用いる回路により決定される。
【０１０１】
ウェル領域６の間隔Ａは、ゲート電圧オフ時にドレイン電極５にドレイン電圧Ｖｄが印加された状態において、ドレイン電圧Ｖｄによって隣接するウェル領域２３のそれぞれから形成される空乏層が連結し、隣接するウェル領域６の間のドリフト領域２ａの全域が空乏化されるように、かつ、ゲート電圧印加時には、隣接するウェル領域６のそれぞれから形成される空乏層が連結しないように設計される必要がある。なお、ドリフト領域２ａの不純物濃度によってｐｎ接合における空乏層の延び方が変わるので、ウェル領域６の間隔Ａは、ドリフト領域２ａの不純物濃度に応じて適宜選択される。
【０１０２】
次いで、本実施形態のＭＯＳＦＥＴのオン抵抗について、詳しく説明する。
【０１０３】
ＭＯＳＦＥＴのオン抵抗は、ソース領域８の抵抗（ソース抵抗）、チャネル領域９の抵抗（チャネル抵抗）、ドリフト領域２ａの抵抗（ドリフト抵抗）、基板１の抵抗（基板抵抗）が直列に接続されたものと考えることができる。このうち、ソース抵抗は、ユニットセル１００の微細化により無視できる程度まで低減でき、また、基板抵抗は、使用する基板１により一義的に決まる。よって、オン抵抗の大部分は、ドリフト抵抗およびチャネル抵抗によって占められる。なお、ＭＯＳＦＥＴを構成する半導体層として、化合物半導体材料からなる層を用いると、バルク中での移動度よりもチャネル移動度が低いためにチャネル抵抗の占める割合が大きくなる。なかでも、絶縁破壊電界が高いワイドバンドギャップ半導体材料（バンドギャップ：２ｅＶ以上）を用いたＭＯＳＦＥＴでは、ドリフト領域の薄膜化および高濃度化によりドリフト抵抗を低減できるので、オン抵抗のうちチャネル抵抗の占める割合はさらに大きくなる。本実施形態では、ワイドバンドギャップ半導体であるＳｉＣを用いているので、ドリフト抵抗を低くできるが、その反面、ＳｉＣ層２とＳｉＣを熱酸化して得られたＳｉＯ2（ゲート絶縁膜）４との界面に発生する多量の界面準位によって、チャネル移動度がバルク中の移動度よりも大幅に低くなるために、チャネル抵抗が高くなる。従って、オン抵抗のうちチャネル抵抗の占める割合が特に大きいので、チャネル抵抗を低減することにより、ＭＯＳＦＥＴのオン抵抗を効果的に低減できる。
【０１０４】
図４（ａ）および（ｂ）に示すＭＯＳＦＥＴでは、上述したように、ゲート長Ｌｇが短い（１μｍ以下）ため、個々のユニットセル１００におけるチャネル抵抗が低減されている。さらに、ユニットセル１００の微細化（配列ピッチ：１０μｍ以下）により、ＭＯＳＦＥＴにおけるチャネルの集積密度が高いので、ＭＯＳＦＥＴ全体としてのチャネル抵抗が低減されている。このように、ゲート長Ｌｇの短縮およびユニットセル１００の微細化によって、ＭＯＳＦＥＴにおけるチャネル抵抗が低減された結果、ＭＯＳＦＥＴのオン抵抗は従来よりも大幅に低くなる。具体的には、このＭＯＳＦＥＴのオン抵抗は７ｍΩｃｍ2に抑えられており、ユニットセルのサイズが１１．６μｍであり、かつ、ゲート長が１μｍの縦型ＭＯＳＦＥＴのオン抵抗よりも１０％程度低い。
【０１０５】
本実施形態におけるチャネル層３は単一のエピタキシャル層であってもよいし、不純物濃度の異なる積層構造を有していてもよいが、チャネル層３の不純物密度は、ゲート電極１１とソース電極１０との間の電位差がゼロボルトの状態で略空乏化するように選択されることが好ましい。
【０１０６】
なお、本実施形態におけるチャネル層３は、エピタキシャル成長によって形成されたエピチャネル層であるが、代わりに、ＳｉＣ層２に対するイオン注入により注入チャネル層を形成してもよい。あるいは、チャネル層３を形成せずに、ゲート電圧を印加することにより、ドリフト領域２ａとソース領域８との間におけるウェル領域６の表面領域にチャネル（反転層）を形成してもよい。
【０１０７】
上述した縦型ＭＯＳＦＥＴは正方形の平面形状を有するユニットセル１００から構成されているが、本実施形態の縦型ＭＯＳＦＥＴは、他の形状を有するユニットセルから構成されていてもよい。そのような縦型ＭＯＳＦＥＴの構成を以下に説明する。
【０１０８】
図５（ａ）および（ｂ）は、それぞれ、本実施形態の他の縦型ＭＯＳＦＥＴを例示する図であり、（ａ）はＳｉＣ層２の上面図、（ｂ）は縦型ＭＯＳＦＥＴのＶ−Ｖ’線に沿った拡大断面図である。簡単のため、図４（ａ）および（ｂ）に示す構成要素と同様の構成要素には同じ参照符号を付して説明を省略する。
【０１０９】
図５（ａ）に示すように、この例では、特定方向に延びるストライプ形状のユニットセル２００が、特定方向に直交する方向に配列されている。ユニットセル２００の配列ピッチ、すなわちウェル領域６の配列ピッチＰは１０μｍ以下である。図５（ｂ）に示すユニットセル２００の断面構造は、図４（ｂ）を参照しながら説明した構造と同様である。この縦型ＭＯＳＦＥＴも、図２（ａ）〜（ｋ）を参照しながら説明した方法によって製造されているため、上記と同様のオン抵抗の低減効果が得られる。
【０１１０】
（第２の実施形態）
以下、図面を参照しながら、本発明による第２の実施形態を説明する。ここでは、図４または図５を参照しながら前述した構成を有する縦型パワーＭＯＳＦＥＴを製造する方法を説明する。本実施形態では、ウェル領域形成のための注入マスクとして、積層構造のマスクの代わりに、単層からなるマスクを用いる点で、前述の実施形態と異なっている。
【０１１１】
図６（ａ）〜（ｅ）は、本実施形態の縦型ＭＯＳＦＥＴの製造方法を説明するための工程断面図である。簡単のため、図２（ａ）〜（ｋ）に示す構成要素と同様の構成要素には同じ参照符号を付して説明を省略する。
【０１１２】
まず、図６（ａ）に示すように、ＳｉＣ基板（図示せず）の表面に成長させたＳｉＣ層２の上に、ウェル領域形成のための注入マスクとして、マスク７０を設ける。マスク７０は、例えば、ＳｉＣ層２の上にＳｉＯ2膜を堆積し、これをパターニングして得られたＳｉＯ2層である。マスク７０は、ＳｉＣ層２のうちウェル領域となる領域を規定する開口部を有し、その厚さｔ1は約１．５μｍである。なお、マスク７０の材料は、ＳｉＯ2に限定されず、ｐｏｌｙ−Ｓｉであってもよい。また、マスク７０の厚さｔ1の好ましい範囲は、前述した実施形態におけるマスク５０の厚さの好ましい範囲と同様である。
【０１１３】
続いて、図６（ｂ）に示すように、マスク７０を用いて、ＳｉＣ層２にｐ型の不純物イオン（Ａｌイオン）を注入することにより、ウェル領域（深さｄ：例えば０．６μｍ）６を形成する。ＳｉＣ層２のうち不純物イオンが注入されなかった領域はドリフト領域２ａとなる。不純物イオンの注入方法や注入条件は、図２（ｂ）を参照しながら前述した方法と同様である。
【０１１４】
この後、図６（ｃ）に示すように、マスク７０のうち上部のみを異方性エッチングなどの適宜の方法で除去することにより、マスク７０よりも薄いマスク７０’を得る。このとき、エッチングの時間を調整することによりマスク７０’の厚さを制御することができる。マスク７０’の厚さは例えば０．８μｍである。なお、マスク７０’の厚さの好ましい範囲は、前述した実施形態における注入マスク３０’の厚さの好ましい範囲と同様である。
【０１１５】
次いで、図６（ｄ）に示すように、マスク７０’を覆うように、エッチストップ層として機能する薄膜層８１およびサイドウォール形成用膜（例えばｐｏｌｙ−Ｓｉ膜）５６をこの順に堆積した後、サイドウォール形成用膜５６の上にレジスト層５８を形成する。本実施形態では、薄膜層８１としてＳｉＯ2膜を用いる。薄膜層８１、サイドウォール形成用膜５６およびレジスト層５８ａの厚さや形成方法は、図２（ｄ）〜（ｆ）を参照しながら前述した厚さや形成方法と同様である。
【０１１６】
この後、図６（ｅ）に示すように、サイドウォール形成用膜５６およびレジスト層５８に対するドライエッチングによって、マスク７０’の側壁にサイドウォール５６ａを形成するとともに、ウェルコンタクト領域となる領域を覆うマスク５６ｂを形成する。続いて、マスク７０’、サイドウォール５６ａおよびマスク５６ｂを注入マスクとして用いて、ＳｉＣ層２にｎ型の不純物イオン（窒素イオン）を注入することにより、ウェル領域６の内部にｎ型のソース領域（深さ：例えば０．２５μｍ）８を形成する。ソース領域８を形成するための注入方法や注入条件は、図２（ｈ）を参照しながら前述した注入方法や注入条件と同様である。
【０１１７】
この後の工程は図示しないが、図２（ｉ）〜（ｋ）を参照しながら前述した方法と同様の方法により、ｐ+型のウェルコンタクト領域、チャネル層、ゲート酸化膜、ゲート電極、ソース電極およびドレイン電極などを形成し、縦型ＭＯＳＦＥＴを得る。
【０１１８】
上記方法によると、前述の実施形態と同様に、ゲート長Ｌｇを短縮できるとともに、ユニットセルの集積度を高めることが可能になるので、ＭＯＳＦＥＴのオン抵抗を効果的に低減できる。
【０１１９】
（第３の実施形態）
以下、図面を参照しながら、本発明による第３の実施形態を説明する。ここでは、図４または図５を参照しながら前述した構成を有する縦型パワーＭＯＳＦＥＴを製造する方法を説明する。本実施形態では、第１の実施形態と同様に、ウェル領域形成のための注入マスクとして積層構造のマスクを用いる。ただし、第１の実施形態とは、マスクを構成する各層の材料が異なる。
【０１２０】
図７（ａ）〜（ｋ）は、本実施形態の縦型ＭＯＳＦＥＴの製造方法を説明するための工程断面図である。簡単のため、図２（ａ）〜（ｋ）に示す構成要素と同様の構成要素には同じ参照符号を付して説明を省略する。
【０１２１】
まず、図７（ａ）に示すように、ＳｉＣ基板（図示せず）の表面に成長させたＳｉＣ層２の上に、エッチストップ層として機能する薄膜層８０と、ウェル領域形成のための注入マスクとして機能するマスク１１０とを設ける。薄膜層８０は、例えばＳｉＯ2膜であり、ＳｉＣの熱酸化によって得られる。マスク１１０は、例えばｐｏｌｙ−Ｓｉを用いて形成された下層（厚さ：約０．８μｍ）５２と、チッ化ケイ素（ＳｉＮ）を用いて形成された上層（厚さ：約０．７μｍ）１１４とを含む積層構造を有しており、ウェル領域形成のための注入マスクとして機能する。
【０１２２】
マスク１１０は、薄膜層８０の上にｐｏｌｙ−Ｓｉ膜およびＳｉＮ膜（図示せず）を順に堆積した後、公知のフォトリソグラフィーおよびエッチングを用いてこれらの膜をパターニングすることによって形成できる。これらの膜は、ＳｉＣ層２の上に薄膜層８０を介して形成されているので、ＳｉＣ層２の上に直接形成されている場合と比べて、パターニングの際にＳｉＣ層２が削れたり、ＳｉＣ層２の表面にダメージが生じることを抑制でき、ＳｉＣ層２の表面を保護できる。
【０１２３】
次に、図７（ｂ）に示すように、注入マスク１１０の上方からＳｉＣ層２に対してｐ型の不純物イオンの注入を行う。不純物イオンの注入方法や注入条件は、図２（ｂ）を参照しながら前述した第１の実施形態の方法と同様である。
【０１２４】
続いて、図７（ｃ）に示すように、マスク１１０における上層１１４を、例えば燐酸を含む薬液を用いて除去することにより、下層５２のみから構成されるマスク１１０’を得る。マスク１１０’の厚さｔ2は下層５２の厚さと等しく、０．８μｍである。また、薄膜層８０は上記薬液によってエッチングされないので、薄膜層８０の少なくとも一部はＳｉＣ層２の表面上に残る。薄膜層８０は、後の図７（ｇ）に示す工程において、サイドウォール形成用膜５６をエッチングする際にエッチストップ層として機能する。
【０１２５】
この後、図７（ｄ）に示すように、注入マスク１１０’を覆うように基板表面にサイドウォール形成用膜５６を堆積する。本実施形態では、サイドウォール形成用膜５６として、ｐｏｌｙ−Ｓｉ膜（厚さ：０．５μｍ）を堆積する。このサイドウォール形成用膜５６の厚さによって、ＭＯＳＦＥＴのゲート長Ｌｇが決まる。
【０１２６】
図７（ｅ）〜（ｋ）に示す工程では、図２（ｅ）〜（ｋ）を参照しながら前述した方法と同様の方法により、ソース領域、ｐ+型のウェルコンタクト領域、チャネル層、ゲート酸化膜、ゲート電極、ソース電極およびドレイン電極などを形成し、縦型ＭＯＳＦＥＴを得る。
【０１２７】
本実施形態では、図７（ｃ）に示す工程において、マスク１１０の上層１１４のみが選択的に除去され、薄膜層８０は除去されないように、上層１１４および薄膜層８０の材料やエッチング液を選択している。また、上層１１４および薄膜層８０は同じ材料（ｐｏｌｙ−Ｓｉ）を含んでいる。そのため、マスク１１０を形成する際にエッチストップ層として機能した薄膜層８０を、サイドウォール５６ａを形成する際にもエッチストップ層として利用することができる。図２を参照しながら説明した第１の実施形態の方法では、エッチストップ層となる薄膜層８０、８１の形成工程を２回行う必要があったが、本実施形態によると、薄膜層の形成工程を1回に省略できるので有利である。
【０１２８】
また、上記方法によると、前述の実施形態と同様に、ゲート長Ｌｇを短縮できるとともに、ユニットセルの集積度を高めることが可能になるので、ＭＯＳＦＥＴのオン抵抗を効果的に低減できる。
【０１２９】
（第４の実施形態）
以下、図面を参照しながら、本発明による第４の実施形態を説明する。ここでは、図４または図５を参照しながら前述した構成を有する縦型パワーＭＯＳＦＥＴを製造する方法を説明する。本実施形態では、第１および第３の実施形態と同様に、ウェル領域形成のための注入マスクとして積層構造のマスクを用いる。ただし、これらの実施形態とは、マスクを構成する各層の材料が異なる。
【０１３０】
図８（ａ）〜（ｋ）は、本実施形態の縦型ＭＯＳＦＥＴの製造方法を説明するための工程断面図である。簡単のため、図２（ａ）〜（ｋ）に示す構成要素と同様の構成要素には同じ参照符号を付して説明を省略する。
【０１３１】
まず、図８（ａ）に示すように、ＳｉＣ基板（図示せず）の表面に成長させたＳｉＣ層２の上に、エッチストップ層として機能する薄膜層８０と、ウェル領域形成のための注入マスクとして機能するマスク５０を設ける。薄膜層８０は、例えばＳｉＯ2膜で、ＳｉＣの熱酸化によって得られる。マスク５０は、例えば、ｐｏｌｙ−Ｓｉを用いて形成された下層（厚さ：約０．８μｍ）とＳｉＯ2を用いて形成された上層（厚さ：約０．７μｍ）５４とを含む積層構造を有しており、ウェル領域形成のための注入マスクとして機能する。
【０１３２】
マスク５０は、薄膜層８０の上にｐｏｌｙ−Ｓｉ膜およびＳｉＯ2膜（図示せず）を順に堆積した後、公知のフォトリソグラフィーおよびエッチングを用いてこれらの膜をパターニングすることによって形成できる。これらの膜は、ＳｉＣ層２の上に薄膜層８０を介して形成されているので、ＳｉＣ層２の上に直接形成されている場合と比べて、パターニングの際にＳｉＣ層２が削れたり、ＳｉＣ層２の表面にダメージが生じることを抑制でき、ＳｉＣ層２の表面を保護できる。
【０１３３】
次に、図８（ｂ）に示すように、注入マスク５０の上方からＳｉＣ層２に対してｐ型の不純物イオンの注入を行う。不純物イオンの注入方法や注入条件は、図２（ｂ）を参照しながら前述した第１の実施形態の方法と同様である。
【０１３４】
続いて、図８（ｃ）に示すように、マスク５０における上層５４を、例えば希フッ酸を含む薬液を用いて除去することにより、下層５２のみから構成されるマスク５０’を得る。マスク５０’の厚さｔ2は下層５２の厚さと等しく、０．８μｍである。
【０１３５】
この後、図８（ｄ）に示すように、注入マスク５０’を覆うように基板表面にサイドウォール形成用膜１２６を堆積する。本実施形態では、サイドウォール形成用膜１２６として、ＳｉＯ2膜（厚さ：０．５μｍ）を堆積する。このサイドウォール形成用膜１２６の厚さによって、ＭＯＳＦＥＴのゲート長Ｌｇが決まる。
【０１３６】
図８（ｅ）〜（ｋ）に示す工程では、図２（ｅ）〜（ｋ）を参照しながら前述した方法と同様の方法により、ソース領域、ｐ+型のウェルコンタクト領域、チャネル層、ゲート酸化膜、ゲート電極、ソース電極およびドレイン電極などを形成し、縦型ＭＯＳＦＥＴを得る。
【０１３７】
本実施形態では、サイドウォール形成用膜１２６としてＳｉＯ2膜を用いるので、ＳｉＣ層２およびマスク５０’に対するサイドウォール形成用膜１２６のエッチングの選択性を高くできる。よって、図８（ｇ）に示すサイドウォール形成用膜１２６のエッチング工程において、ＳｉＣ層２とサイドウォール形成用膜１２６との間に図２（ｇ）に示すような薄膜層８１が形成されていなくても、ＳｉＣ層２の削れを防止できる。図２を参照しながら説明した第１の実施形態の方法では、エッチストップ層となる薄膜層の形成工程を２回行う必要があったが、本実施形態によると、薄膜層の形成工程を1回に省略できるので有利である。
【０１３８】
また、上記方法によると、前述の実施形態と同様に、ゲート長Ｌｇを短縮できるとともに、ユニットセルの集積度を高めることが可能になるので、ＭＯＳＦＥＴのオン抵抗を効果的に低減できる。
【０１３９】
（第５の実施形態）
以下、図面を参照しながら、本発明による第５の実施形態を説明する。ここでは、図４または図５を参照しながら前述した構成を有する縦型パワーＭＯＳＦＥＴを製造する方法を説明する。本実施形態では、第１、第３および第４の実施形態と同様に、ウェル領域形成のための注入マスクとして積層構造のマスクを用いる。ただし、これらの実施形態とは、マスクを構成する各層の材料が異なる。
【０１４０】
図９（ａ）〜（ｋ）は、本実施形態の縦型ＭＯＳＦＥＴの製造方法を説明するための工程断面図である。簡単のため、図２（ａ）〜（ｋ）に示す構成要素と同様の構成要素には同じ参照符号を付して説明を省略する。
【０１４１】
まず、図９（ａ）に示すように、ＳｉＣ基板（図示せず）の表面に成長させたＳｉＣ層２の上に、ウェル領域形成のための注入マスクとして、マスク１３０を設ける。マスク１３０は、例えば、ＳｉＯ2を用いて形成された下層（厚さ：約０．８μｍ）１３２と、ｐｏｌｙ−Ｓｉを用いて形成された上層（厚さ：約０．７μｍ）１３４とを含む積層構造を有しており、ウェル領域形成のための注入マスクとして機能する。
【０１４２】
マスク１３０は、ＳｉＣ層２の上にＳｉＯ2膜およびｐｏｌｙ−Ｓｉ膜（図示せず）を順に堆積した後、公知のフォトリソグラフィーおよびエッチングを用いてこれらの膜をパターニングすることによって形成できる。本実施形態では、ＳｉＯ2膜とＳｉＣ層2とのエッチングの選択性が高いので、ＳｉＯ2膜をエッチングする際にＳｉＣ層２が削れることを防止できる。従って、マスク１３０を形成する前にＳｉＣ層２の表面を保護するための薄膜層（エッチストップ層）を形成しておく必要がなく、薄膜層の形成工程を省略できる。
【０１４３】
次に、図９（ｂ）に示すように、注入マスク１３０の上方からＳｉＣ層２に対してｐ型の不純物イオンの注入を行う。不純物イオンの注入方法や注入条件は、図２（ｂ）を参照しながら前述した第１の実施形態の方法と同様である。
【０１４４】
続いて、図９（ｃ）に示すように、マスク１３０における上層１３４を、例えばフッ硝酸を含む薬液を用いて除去することにより、下層１３２のみから構成されるマスク１３０’を得る。マスク１３０’の厚さｔ2は下層１３２の厚さと等しく、０．８μｍである。
【０１４５】
この後、図９（ｄ）に示すように、注入マスク１３０’を覆うように基板表面にサイドウォール形成用膜１３６を堆積する。本実施形態では、サイドウォール形成用膜１３６として、ＳｉＯ2膜（厚さ：０．５μｍ）を堆積する。このサイドウォール形成用膜１３６の厚さによって、ＭＯＳＦＥＴのゲート長Ｌｇが決まる。なお、本実施形態では、サイドウォール形成用膜１３６としてＳｉＯ2膜を用いるので、ＳｉＣ層２およびマスク１３０’に対して高いエッチングの選択性が得られる。よって、ＳｉＣ層２とサイドウォール形成用膜１３６との間に薄膜層（エッチストップ層）を形成しなくても、サイドウォール形成用膜１３６をエッチングする際にＳｉＣ層２が削れてしまうことを防止できる。
【０１４６】
図９（ｅ）〜（ｋ）に示す工程では、図２（ｅ）〜（ｋ）を参照しながら前述した方法と同様の方法により、ソース領域、ｐ+型のウェルコンタクト領域、チャネル層、ゲート酸化膜、ゲート電極、ソース電極およびドレイン電極などを形成し、縦型ＭＯＳＦＥＴを得る。
【０１４７】
図２を参照しながら説明した第１の実施形態の方法では、エッチストップ層となる薄膜層の形成工程を２回行う必要があったが、本実施形態によると、マスク１３０の下層１３２およびサイドウォール形成用膜１３６の材料として、ＳｉＣ層2に対して高いエッチングの選択性が得られる材料を用いているので、薄膜層の形成工程を省略でき、製造工程を簡略化することが可能になる。
【０１４８】
また、上記方法によると、前述の実施形態と同様に、ゲート長Ｌｇを短縮できるとともに、ユニットセルの集積度を高めることが可能になるので、ＭＯＳＦＥＴのオン抵抗を効果的に低減できる。
【０１４９】
本発明の製造方法は、図２（ａ）〜（ｋ）や図６（ａ）〜（ｅ）、図７（ａ）〜（ｋ）、図８（ａ）〜（ｋ）、図９（ａ）〜（ｋ）を参照しながら説明した方法に限定されない。これらの方法では、サイドウォール形成用膜５６から、ウェルコンタクト領域保護のためのマスク（マスク５６ｂ）を形成しているが、図１（ａ）〜（ｅ）を参照しながら説明した方法のように、ウェルコンタクト領域保護のためのマスクをレジスト膜から形成してもよい。
【０１５０】
また、上記の第１〜第４の実施形態では、マスク形成および／またはサイドウォール形成のためのエッチストップ層として薄膜層８０、８１を形成しているが、これらは必須ではない。
【０１５１】
上記の第１〜第５の実施形態では、ＳｉＣ基板１として主面が４Ｈ−ＳｉＣ（０００１）面であるオフカット基板を用いたが、代わりに、６Ｈ−ＳｉＣ、１５Ｒ−ＳｉＣ、３Ｃ−ＳｉＣなどの他のポリタイプからなるＳｉＣ基板を用いてもよい。ＳｉＣ基板１１の面方位やオフカット方位なども、実施形態１から５における面方位やオフカット方位に限定されない。また、ＳｉＣ基板１の代わりに、ＳｉＣ以外の半導体材料からなる半導体基板を用いてもよい。
【０１５２】
さらに、上記実施形態では、ＳｉＣ層２と同じ導電型のＳｉＣ基板１を用いてＭＯＳＦＥＴを製造しているが、ＳｉＣ層２と異なる導電型のＳｉＣ基板を用いてＩＧＢＴを製造することもできる。ＩＧＢＴを製造する場合でも、上記実施形態で説明した方法と同様に、ウェル領域を形成した後に注入マスクの厚さを低減し、かつ自己整合プロセスを利用することにより、ゲート長Ｌｇを短縮できるとともにユニットセルの集積度を高めることができるので、オン抵抗を低減できる。
【産業上の利用可能性】
【０１５３】
本発明によると、複数のユニットセルを有するトランジスタを備えた半導体装置において、ゲート長を短縮するとともに、各ユニットセルのサイズを従来よりも小さくして、ユニットセルの集積度を高めることが可能になるので、オン抵抗を効果的に低減できる。従って、従来よりも導通損失を小さい半導体装置を提供できる。また、本発明によると、量産化に適した簡便なプロセスで、上記のような半導体装置を製造できる。
【０１５４】
本発明は、縦型ＭＯＳＦＥＴやＩＧＢＴなどの縦型の半導体素子、およびそのような半導体素子を含む装置に広く適用でき、低消費電力のパワーデバイスが得られる。特に、ＳｉＣを用いて形成された縦型ＭＯＳＦＥＴに適用すると有利である。
【図面の簡単な説明】
【０１５５】
【図１】（ａ）〜（ｅ）は、本発明による実施形態のウェル領域およびソース領域を形成する方法を説明するための模式的な工程断面図である。
【図２】（ａ）〜（ｋ）は、本発明による第１の実施形態の縦型ＭＯＳＦＥＴを製造する方法を説明するための模式的な工程断面図である。
【図３】（ａ）および（ｂ）は、第１の実施形態におけるソース領域形成のための注入マスクの上面および断面を示すＳＥＭ写真である。
【図４】（ａ）および（ｂ）は、本発明による第１の実施形態の縦型ＭＯＳＦＥＴを示す図であり、（ａ）は、縦型ＭＯＳＦＥＴにおけるＳｉＣ層の上面図であり、（ｂ）は、（ａ）に示すＩＶ−ＩＶ’線に沿った縦型ＭＯＳＦＥＴの拡大断面図である。
【図５】（ａ）および（ｂ）は、本発明による第１の実施形態の他の縦型ＭＯＳＦＥＴを示す図であり、（ａ）は、縦型ＭＯＳＦＥＴにおけるＳｉＣ層の上面図であり、（ｂ）は、（ａ）に示すＶ−Ｖ’線に沿った縦型ＭＯＳＦＥＴの拡大断面図である。
【図６】（ａ）〜（ｅ）は、本発明による第２の実施形態の縦型ＭＯＳＦＥＴを製造する方法を説明するための工程断面図である。
【図７】（ａ）〜（ｋ）は、本発明による第３の実施形態の縦型ＭＯＳＦＥＴを製造する方法を説明するための模式的な工程断面図である。
【図８】（ａ）〜（ｋ）は、本発明による第４の実施形態の縦型ＭＯＳＦＥＴを製造する方法を説明するための模式的な工程断面図である。
【図９】（ａ）〜（ｋ）は、本発明による第５の実施形態の縦型ＭＯＳＦＥＴを製造する方法を説明するための模式的な工程断面図である。
【図１０】（ａ）〜（ｃ）は、従来の自己整合プロセスを用いて、ウェル領域内にソース領域を形成する方法を説明するための工程断面図である。
【図１１】（ａ）〜（ｅ）は、図１０に示す従来の方法の問題点を説明するための工程断面図である。
【符号の説明】
【０１５６】
１        ＳｉＣ基板
２        ＳｉＣ層
２ａ      ドリフト領域
４        ゲート絶縁膜
５        ドレイン電極
６        ウェル領域
７        ウェルコンタクト領域
８        ソース領域
９        チャネル領域
１０      ソース電極
１１      ゲート電極
１５      層間絶縁膜
１７      上部配線
２４、３０、５０、７０、１１０、１３０      ウェル領域形成のための注入マスク
３０’、５０’、７０’、１１０’、１３０’      厚さを低減した後のマスク
５６、１２６、１３６                        サイドウォール形成用膜
２５、３２、５６ａ、１２６ａ、１３６ａ      サイドウォール
２３ａ、３４ａ、５８ａ                      レジスト膜
５８      レジスト層
２３、３４、５６ｂ、１２６ｂ、１３６ｂ      マスク
６０      ウェルコンタクト領域形成のための注入マスク
８０、８１          薄膜層（エッチストップ層）
１００、２００      ユニットセル
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
2008087763.tif 000014
【図２】
2008087763.tif 000015
【図３】
2008087763.tif 000016
【図４】
2008087763.tif 000017
【図５】
2008087763.tif 000018
【図６】
2008087763.tif 000019
【図７】
2008087763.tif 000020
【図８】
2008087763.tif 000021
【図９】
2008087763.tif 000022
【図１０】
2008087763.tif 000023
【図１１】
2008087763.tif 000024
【手続補正書】
【提出日】平成21年8月28日(2009.8.28)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
縦型ＭＯＳＦＥＴまたは縦型ＩＧＢＴを備えた半導体装置の製造方法であって、  （ａ）表面に、第１導電型の半導体層が形成された半導体基板を用意する工程と、  （ｂ）前記半導体層の所定の領域を覆うように第１のマスクを形成する工程と、  （ｃ）前記第１のマスクが形成された前記半導体層に対して、第２導電型の不純物イオンを注入することにより、第２導電型のウェル領域を形成する工程と、  （ｄ）前記第１のマスクの一部を除去して、前記第１のマスクの厚さを減少させる工程と、  （ｅ）フォトリソグラフィーを用いて、前記ウェル領域の一部を覆う第２のマスクを形成する工程と、  （ｆ）前記厚さを減少させた第１のマスクおよび前記第２のマスクが形成された前記半導体層に対して、第１導電型の不純物イオンを注入することにより、第１導電型のソース領域を形成する工程とを包含し、 前記半導体層は炭化珪素層であり、  前記工程（ｄ）と前記工程（ｅ）との間に、前記厚さを減少させた第１のマスクを覆うサイドウォール形成用膜を形成する工程（ｈ）をさらに含み、  前記工程（ｅ）は、    前記サイドウォール形成用膜の上に、前記ウェル領域の一部を覆うレジスト層を形成する工程（ｅ１）と、    前記サイドウォール形成用膜および前記レジスト層をエッチングすることにより、前記サイドウォール形成用膜から前記第２のマスクを形成するとともに、サイドウォールを形成する工程（ｅ２）とを含んでおり、  前記工程（ｆ）は、前記第２のマスク、前記厚さを減少させた第１のマスクおよび前記サイドウォールが形成された前記半導体層に対して、第１導電型の不純物イオンを注入することにより、第１導電型のソース領域を形成する工程であり、  前記工程（ｆ）の後に、前記厚さを減少させた第１のマスク、前記第２のマスクおよび前記サイドウォールを除去する工程（ｇ）と、  前記ウェル領域のうち前記第２のマスクで覆われていた部分に第２導電型の不純物イオンを注入することにより、ウェルコンタクト領域を形成する工程（ｉ）とをさらに包含する半導体装置の製造方法。
【請求項２】
前記第１のマスクは、複数の層を含む積層構造を有しており、  前記工程（ｄ）は、前記積層構造における上方から少なくとも１層を除去することにより、前記第１のマスクの厚さを減少させる工程（ｄ１）を含む請求項１に記載の半導体装置の製造方法。
【請求項３】
前記積層構造は、互いに異なる材料を含む少なくとも２層を有しており、前記工程（ｄ１）は、前記少なくとも２層のうち上方に位置する層を除去する工程を含む請求項２に記載の半導体装置の製造方法。
【請求項４】
前記少なくとも２層は、酸化ケイ素を含む層および多結晶シリコンを含む層である請求項３に記載の半導体装置の製造方法。
【請求項５】
前記工程（ａ）と前記工程（ｂ）との間に、前記半導体層上にエッチストップ層を形成する工程をさらに含み、  前記工程（ｂ）において、前記第１のマスクは前記エッチストップ層上に形成される請求項２に記載の半導体装置の製造方法。
【請求項６】
前記エッチストップ層は酸化ケイ素を含み、前記第１のマスクは多結晶シリコンを含む請求項５に記載の半導体装置の製造方法。
【請求項７】
前記工程（ａ）と前記工程（ｈ）との間に、前記半導体層上にエッチストップ層を形成する工程をさらに含み、  前記工程（ｈ）において、前記サイドウォール形成用膜は前記エッチストップ層上に形成される請求項２に記載の半導体装置の製造方法。
【請求項８】
前記エッチストップ層は酸化ケイ素を含み、前記サイドウォール形成用膜は多結晶シリコンを含む請求項７に記載の半導体装置の製造方法。
【請求項９】
前記厚さを減少させた第１のマスクおよび前記サイドウォール形成用膜は同一の材料を含む請求項２に記載の半導体装置の製造方法。
【請求項１０】
前記第１のマスクの厚さは０．８μｍ以上である請求項２に記載の半導体装置の製造方法。
【請求項１１】
前記厚さを減少させた第１のマスクの厚さは０．８μｍ以下である請求項２に記載の半導体装置の製造方法。
【請求項１２】
前記厚さを減少させた第１のマスクの厚さは、前記サイドウォール形成用膜の厚さ以上である請求項２に記載の半導体装置の製造方法。
【請求項１３】
前記第１のマスクは、酸化ケイ素層、多結晶シリコン層、チッ化ケイ素層、またはこれらのうち２以上の層から構成されている請求項１から１２のいずれかに記載の半導体装置の製造方法。
【請求項１４】
前記工程（ｂ）は、    前記第１のマスクとなる膜を形成する工程（ｂ１）と、    前記第１のマスクとなる膜の上にフォトリソグラフィーによりレジストマスクを形成する工程（ｂ２）と、    前記レジストマスクを用いて前記第１のマスクとなる膜をエッチングによりパターニングする工程（ｂ３）と、    前記レジストマスクを除去する工程（ｂ４）とを含む請求項１から１３のいずれかに記載の半導体装置の製造方法。
【国際調査報告】
2008087763.tif 000025
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