【事件の表示】
　特願２０１４−１６０１９２「横型ダイオードおよびその製造方法」拒絶査定不服審判事件〔平成２７年　２月１２日出願公開，特開２０１５−　２９１０２〕について，次のとおり審決する。
【結　論】
　本件審判の請求は，成り立たない。
【理　由】
第１　手続の経緯
　本願は，平成２２年（２０１０年）４月２日を国際出願日とする特願２０１２−５０３７５４号（パリ条約による優先権主張　外国庁受理　２０１０年３月３１日及び２００９年４月２日，米国）の一部を新たに平成２６年８月６日に出願したものであって，その手続の経緯は以下のとおりである。
平成２６年　８月　７日　審査請求
平成２７年　８月１３日　拒絶理由通知
平成２８年　２月１０日　意見書・補正書
平成２８年　８月２９日　拒絶査定
平成２８年１２月２７日　審判請求・補正書
平成２９年　５月１０日　上申書
平成２９年　６月２２日　拒絶理由通知（以下，「当審拒絶理由」という。）
平成２９年　９月１１日　意見書・手続補正
第２　本願発明について
　本願の請求項１に係る発明（以下，「本願発明」という。）は，平成２９年９月１１日付け手続補正により補正された特許請求の範囲の請求項１に記載された，次のとおりのものと認める。
「【請求項１】
　第１のドーパントでドープされた，基板内の第１のドープ領域と，
　前記第１のドーパントとは反対の極性を有する第２のドーパントでドープされた，基板内の第２のドープ領域と，
　前記第１のドープ領域を前記第２のドープ領域から分離するドープされていない基板領域であって，前記ドープされていない基板領域が前記第１のドープ領域の側壁と直接接触し，前記ドープされていない基板領域が前記第２のドープ領域の側壁と直接接触し，低不純物濃度領域が前記第１のドープ領域と前記第２のドープ領域との間に実質的に配置されない，ドープされていない基板領域と
　前記第１のドープ領域上に配置され，前記ドープされていない基板領域の表面に延びる前記第１のドープ領域の側壁と接触する第１の側壁表面，第１のシャロートレンチアイソレーション領域と接触する第２の側壁表面，および前記第１のドープ領域と接触する隣接する表面を有する，第１のシリサイド部分と，
　前記第２のドープ領域上に配置され，前記ドープされていない基板領域の表面に延びる前記第２のドープ領域の側壁と接触する第１の側壁表面，第２のシャロートレンチアイソレーション領域と接触する第２の側壁表面，および前記第２のドープ領域と接触する隣接する表面を有する，第２のシリサイド部分と，
　を含み，
　前記第１のドーパントがｐ型ドーパントであり，前記第２のドーパントがｎ型ドーパントである，ダイオード。」
第３　引用文献の記載と引用発明等
　１　引用文献１
（１）引用文献１の記載事項
　当審拒絶理由で引用された米国特許出願公開第２００２／０１００９５０号明細書（以下，「引用文献１」という。）には，図面とともに次の記載がある。（訳文は，当審にて作成した。下線は，当審において付加した。以下同じ。）
　ア　「 BACKGROUND OF THE INVENTION  
［0003］This invention is in the field of integrated circuits, and is more specifically directed to silicon-on-insulator integrated circuits.」
（訳： 発明の背景
［０００３］本発明は，集積回路の分野に関するものであり，特に，シリコン・オン・インシュレータ集積回路に関する。）
　イ　「［0023］Referring now to FIGS.2a and 2b, 
p-i-n diode 15 according to a first preferred embodiment of the invention
Diode 15 is formed in a single-crystal silicon layer that is isolated from substrate, or handle wafer 10, by buried oxide layer 12.
The active elements of diode 15 in this layer include p+ region 18, n+ region 20, and lightly-doped or intrinsic region 22 disposed between regions 18, 22. Deep isolation oxide 26 surrounds p+ region 18, n+ region 22, and intrinsic region 22
［0024］Electrical contact is made to p+ region 18 and n+ region 20 at the surface of the device, through structures that extend to the surface through shallow isolation oxide 28. P+ sinker structure 30p overlies p+ region 20, and is typically formed of implanted epitaxial silicon; an additional more heavily doped region (not shown)may be formed at the surface of sinker structure 30p. Similarly, n+ sinker structure 30n of implanted epitaxial silicon similarly overlies n+ region 18, and may also include a more heavily-doped region (not shown)at its surface if desired. In this exemplary embodiment, ohmic contact to sinker structures 30p, 30n is further improved by refractory metal silicide cladding 31p, 31n, respectively. In this manner, anode connection A is made to p+ region 18 via silicide-clad sinker structure 30p, and cathode connection K is made to n+ region 20 via silicide-clad sinker structure 30n.  
［0025］
Intrinsic region 22 disposed between p+ region 18 and n+ region 20
（訳：［００２３］ 図２ａおよび図２ｂを参照して，
本発明の実施の形態１にかかるｐ−ｉ−ｎダイオード１５
ダイオード１５は，基板，又はハンドル・ウェハ１０上の埋め込み酸化物層１２によって絶縁された単結晶シリコン層に形成されている
。この層におけるダイオード１５の能動素子は，ｐ
＋
領域１８，ｎ
＋
領域２０，および領域１８，２０の間に配置された低濃度ドープまたは真性領域２２を含んでいる
深い分離酸化物２６は，ｐ
＋
領域１８，ｎ
＋
領域２０と，真性領域２２を取り囲んでいる。
［００２４］電気的なコンタクトは，デバイスの表面上のｐ＋領域１８とｎ＋領域２０に形成され，シャローアイソレーション酸化物２８を介して表面まで延びる構造となっている。ｐ＋シンカー構造３０ｐは，ｐ＋領域２０の上に形成され，典型的には注入されたエピタキシャルシリコンから構成される。高濃度にドープされた領域(図示せず)がシンカー構造３０ｐの表面に形成されてもよい。同様に，所望であればｎ＋シンカー構造３０ｎも，注入されたエピタキシャルシリコンから構成され，ｎ＋領域１８の上に位置するとともに，その表面においてより高濃度にドープされた領域(図示せず)を含むことができる。この例示的な実施形態では，シンカー構造３０ｐ，３０ｎのオーミックコンタクトは，被覆される高融点金属シリサイド３１によって３１ｐ,３１ｎとして改善される。これによりアノード接続Ａはシリサイドで被覆されたシンカー構造３０ｐを介してｐ＋領域１８に形成されており，カソード接続Ｋはシリサイドで被覆されたシンカー構造３０ｎを介してｎ＋領域２０とされている。
［００２５］
Ｐ
＋
領域１８とｎ
＋
領域２０の間に配置された真性領域２２
 
　ウ　「［0028］FIG. 3a illustrates p-i-n diode 15 in an early stage of manufacture. Prior to this point in the process, the silicon-on-insulator (SOI) starting material is fabricated in the conventional manner. In this example, high resistivity substrate 10, serving as a handle wafer, has a relatively thick (e.g., on the order of 1μ) buried silicon dioxide layer 12 disposed thereupon. Layer 14 of epitaxial, single-crystal, silicon is then formed over buried oxide 12 in the conventional manner. In this embodiment of the invention, 
epitaxial layer 14 is a very lightly doped layer, for example having a doping concentration that is not significantly greater than 1.0×10
15 
cm
-3
, as a portion of layer 14 will be used as intrinsic region 22 of the eventual p-i-n diode 15.
Typically, SOI wafers with epitaxial layer 14 disposed over buried oxide 12 on substrate 10 are manufactured as so-called “starting material“, according to the specifications, including epitaxial layer doping concentration, provided by the purchasing eventual wafer fabrication facility.
［0029］Thermal masking oxide 16 is then formed over the surface of the wafer, consuming a portion of epitaxial silicon layer 14, as shown in FIG.3a. For example, it is contemplated that masking oxide 16 will reduce the thickness of epitaxial layer 14 to on the order of 0.8μ. By way of photolithographic patterning, opening 17 is formed to expose a selected portion of epitaxial layer 14. 
Ion implantation of p-type dopant, typically boron, is then performed over the structure
...
［0031］
Ion implantation of n-type dopant, such as phosphorous or arsenic, is then performed.
...
［0033］The length of the path through 
intrinsic region 22 from anode (p+ region 18) to cathode (n+ region 20) in p-i-n diode 15
（訳：［００２８］図３ａは，製造の初期段階におけるｐ−ｉ−ｎダイオード１５を示している。この時点の前に，シリコン・オン・インシュレータ(ＳＯＩ)の出発材料は，通常の方法で製造される。この例では，ハンドル・ウェハとして，高抵抗基板１０は，その上の相対的に厚い(例えば，１μｍのオーダー)埋め込みシリコン酸化膜１２が形成されている。そして従来と同様に，埋め込み酸化膜１２の上にエピタキシャル単結晶シリコン層１４を形成する。本発明のこの実施形態では，
エピタキシャル層１４は，１．０×１０
１５
ｃｍ
−３
より多くないドーピング濃度を有する，具体的には，非常に低濃度にドープされた層であり，層１４の一部分は，最終的なｐ−ｉ−ｎダイオード１５の真性領域２２として使用される。典型的には，基板１０上の埋め込み酸化膜１２の上に配置されたエピタキシャル層１４を有し，エピタキシャル層のドーピング濃度を含み購入する側の最終的なウェハ製造設備による仕様に基づいたＳＯＩウェハが，いわゆる「原料」として提供される。
［００２９］図３ａに示すように，熱酸化膜マスク１６が，ウェハの表面上に形成され，エピタキシャルシリコン層１４の一部を消費する。例えば，熱酸化膜マスク１６は，エピタキシャル層１４の厚さを０．８μｍ程度にする。フォトリソグラフィーによるパターニングによって，開口部１７は，エピタキシャル層１４の選択された部分を露出するように形成される。典型的には，酸化膜マスク１６は，当然インプラントを遮断し，開口部を通して，エピタキシャル層１４に到達するように
ｐ型ドーパントであるホウ素のイオン注入を行う
（中略）
［００３１］そして，
リンやヒ素などのｎ型ドーパントのイオン注入が行われる。
（中略）
［００３３］ｐ−ｉ−ｎダイオード１５の
アノード(ｐ型領域１８)
カソード(ｎ型領域２０)に至る真性領域
　エ　「［0035］Epitaxial layer 24 is used to form surface anode A and cathode K contacts of p-i-n diode 15, according to this embodiment of the invention. Specifically, referring back to  FIG. 2a, anode sinker structure 30p and cathode sinker structure 30n are formed from epitaxial layer 24. In this embodiment of the invention, photolithographic patterning exposes those portions of epitaxial layer 24 to be removed by a wet or plasma silicon etch. These removed locations define the locations of shallow trench isolation structures 28. A second patterning and etch step through epitaxial layer 14 is then performed at this time to form the locations of deep trench isolation structures 26, as shown in FIG. 2a. Both the deep and shallow isolation structures are preferably formed by depositing silicon oxide into the openings, and then planarizing the structure, producing 
shallow trench isolation structures 26, 28.
（訳：［００３５］本発明のこの実施形態を形成するために，エピタキシャル層２４は，ｐ−ｉ−ｎダイオード１５のアノードＡ及びカソードＫとして使用される。具体的には，図２ａに戻って，アノードシンカー構造３０ｐ及びカソードシンカー構造３０ｎはエピタキシャル層２４に形成される。本発明のこの実施形態では，フォトリソグラフィーによるパターニングは，エピタキシャル層２４の露出部分を湿式またはプラズマシリコンエッチングによって除去することができる。除去位置は，シャロートレンチ構造２８の位置によって画定する。図２ａに示すように，エピタキシャル層１４を介して第２のパターニングおよびエッチングするステップが，深いトレンチ分離構造２６の位置を形成するためにこの時点で実行される。深い及び浅いトレンチアイソレーション構造は，開口部内にシリコン酸化物を堆積させることにより形成されることが好ましく，そして構造を平坦化し，
シャロートレンチアイソレーション構造２６，２８
　オ　「［0037］Alternatively, 
contacts may be made to p+ region 18 and n+ region 20 by way of a silicon etch of sinker structures 30p, 30n. This etch may partially extend into sinker structures 30p, 30n, or alternatively may completely etch through sinker structures 30p, 30n to provide a direct contact to p+ region 18 and n+ region 20
Metal, silicide, or other conductive material may then be formed into this etched contact, to make electrical contact to p+ region 18 and n+ region 20
（訳：［００３７］あるいは，
コンタクトは，シンカー構造３０ｐ，３０ｎに対するシリコンエッチングを行いｐ
＋
領域１８およびｎ
＋
領域２０にしてもよい。このエッチングは，シンカー構造３０ｐ，３０ｎに部分的に延びてもよいか，あるいは完全にシンカー構造３０ｐ，３０ｎをエッチングしてｐ
＋
領域１８とｎ
＋
領域２０との直接接触を提供することができる
金属，シリサイド，又は他の導電性材料は，このエッチングされたコンタクトに形成され，ｐ
＋
領域１８，ｎ
＋
領域２０に電気的に接触するようにしてもよい。
　カ　図面の図２ａ，２ｂには，以下のものが記載されている。
「ＳＯＩウェハ内に形成された一辺がシャロートレンチアイソレーション構造２６と接触するｐ+領域１８と，ｐ+領域１８上のシャロートレンチアイソレーション酸化物２８内に形成されたシンカー構造３０ｐと，当該シンカー構造３０ｐ上に形成されたシリサイド領域３１ｐを含むアノード電極構造と，ＳＯＩウェハ内に形成された一辺がシャロートレンチアイソレーション構造２６と接触するｎ+領域２０と，ｎ+領域２０上のシャロートレンチアイソレーション酸化物２８内に形成されたシンカー構造３０ｎと，当該シンカー構造３０ｎ上に形成されたシリサイド領域３１ｎを含むカソード電極構造と，ｐ+領域１８とｎ+領域２０との間に配置された真性領域２２とを備えた，ｐ−ｉ−ｎダイオード。」
（２）引用発明１
　前記（１）より，特に，電極構造を除くダイオードの構造については図２ａ，図２ｂ（前記（１）カ参照），電極構造については前記（１）オの記載を参照すると，引用文献１には次の発明（以下，「引用発明１」という。）が記載されている。
 「ＳＯＩウェハ内にボロンのイオン注入により形成された一辺がシャロートレンチアイソレーション構造と接触するｐ+領域と，アノード電極としてｐ+領域上にシリサイド領域が配置され，ＳＯＩウェハ内にリンや砒素のイオン注入により形成された一辺がシャロートレンチアイソレーション構造と接触するｎ+領域と，カソード電極としてｎ+領域上にシリサイド領域が配置され，前記ｐ+領域と前記ｎ+領域との間に配置された真性領域とを備えた，ｐ−ｉ−ｎダイオード。」
２　引用文献２
（１）引用文献２の記載事項
　当審拒絶理由で引用された米国特許出願公開第２００３／００５９９８５号明細書（以下，「引用文献２」という。）には，図面とともに，次の記載がある。
　ア　「［0001］
 The present invention relates to the field of semiconductor devices; more specifically, it relates to lateral diodes
（訳：［０００１］本発明は，
半導体デバイスの分野に関し，より具体的には，横方向ダイオード
　イ　「［0032］ FIG. 11 is a cross-sectional side view illustrating the lateral diode according to a second embodiment of the present invention. In FIG. 11, the lateral diode of the present invention is fabricated in a silicon-on-insulator (SOI) substrate 260. SOI substrate comprises a silicon substrate 265 and a buried oxide layer (BOX) 270 formed between the silicon substrate and an upper, thin silicon layer 275. Formed in thin silicon layer 275 is trench isolation 150 reaching down to BOX layer 270. Formed between trench isolation 150 in thin silicon layer is a lateral diode comprising: P- region 180 and N+-region 185. P+ contact region 220 is formed in P region 180. Protective islands 235 are formed between and partially overlapping the P- region 180/N+-region 185. 
Silicide contacts 245 are formed in N+-region 185 P+ and P+ contact region 220
［0033］FIG. 11 illustrates a fully depleted diode, in that P-region 180 ,and N+-region 185 and P+ contact region 220 reach down to BOX 270. In the fully depleted case, thin silicon layer 275 would be less than 0.15 microns thick. In a partially depleted diode N+-region 185 and P+ contact region 220 would not reach down to BOX 270. In the partially depleted case, thin silicon layer 275 would be greater than 0.15 microns thick. 
(訳：［００３２］図１１は，本発明の実施の形態２の横型ダイオードを示す断面側面図である。図１１に，シリコン・オン・インシュレータ(ＳＯＩ)基板２６０に作製した本発明の横型ダイオードを示す。ＳＯＩ基板は，シリコン基板と上層のシリコン薄膜層２７５との間に形成されたシリコン基板２６５と，埋込み酸化物層(ＢＯＸ)２７０を備えている。薄いシリコン層２７５内には，ＢＯＸ層２７０に達するトレンチアイソレーション領域１５０が形成される。トレンチアイソレーション領域１５０間の薄いシリコン層に前記Ｐ領域１８０及びＮ＋−領域１８５からなる横型ダイオードが形成される。Ｐ＋コンタクト領域２２０は，Ｐ領域１８０に形成される。保護アイランド２３５は，Ｐ領域１８０，Ｎ＋−領域１８５の間に部分的に重なって形成される。
シリサイド・コンタクト２４５は，Ｎ
＋
−領域１８５，Ｐ
＋
コンタクト領域２２０内に形成される
［００３３］図１１は，Ｐ領域１８０，Ｎ＋−領域１８５，ＢＯＸ層２７０に到達するＰ＋コンタクト領域２２０から構成される完全空乏型ダイオードを示している。完全空乏型の場合には，薄いシリコン層２７５は厚さが０．１５ミクロン未満である。部分空乏型ダイオードのＮ＋−領域１８５とＰ＋コンタクト領域２２０はＢＯＸ２７０まで届かなくなる。部分空乏型の場合には，薄いシリコン層２７５の厚さは，０．１５ミクロンよりも大きくなる。)
　ウ　図１１には，以下の事項が記載されている。
 「Ｎ＋−領域１８５上に配置され，Ｐ＋コンタクト領域２２０側（アノード側）の表面に延びるＮ＋−領域１８５の側壁と接触する第１の側壁表面と，トレンチアイソレーション領域１５０と接触する第２の側壁表面と，Ｎ＋−領域１８５上と接触し隣接する表面を有するシリサイド・コンタクト２４５とを備えた横型ダイオード。」
（２）引用発明２
　前記（１）より，引用文献２には次の発明（以下，「引用発明２」という。）が記載されていると認められる。
「横型ダイオードにおいて，カソード領域となるＮ＋−領域上に配置され，Ｐ＋コンタクト領域側（アノード側）の表面に延びるＮ＋−領域の側壁と接触する第１の側壁表面と，トレンチアイソレーション領域と接触する第２の側壁表面と，Ｎ＋−領域域上に接触し隣接する表面を有するシリサイド領域を備えたダイオードのカソード電極構造。」
第４　本願発明と引用発明１の対比と判断
　１　一致点及び相違点
（１）引用発明１の「ＳＯＩウェハ」は，基板，埋め込み酸化膜，エピタキシャル層を備えた「ＳＯＩウェハ」（前記第３の１（１）ウの参照）であり，当該ウェハを対象に素子を形成するので，本願発明１の「基板」に相当する。
（２）引用発明１の「ボロン」は，ｐ型ドーパントであることから，本願発明の「第１のドーパントがｐ型ドーパント」に相当し，引用発明１の「ＳＯＩウェハ内にボロンのイオン注入により形成されたｐ+領域」は，前記（１）を考慮すると，本願発明の「第１のドーパントでドープされた基板内の第１のドープ領域」に相当する。
（３）引用発明１の「リンや砒素」は，ｎ型ドーパントであることから，本願発明の「第２のドーパントがｎ型ドーパント」に相当し，引用発明１の「ＳＯＩウェハ内にリンや砒素のイオン注入により形成されたｎ+領域」は，前記（１）を考慮すると，本願発明の「第１のドーパントとは反対の極性を有する第２のドーパントでドープされた，基板内の第２のドープ領域」に相当する。
（４）引用発明１の「ｐ+領域と前記ｎ+領域との間に配置された真性領域」は，ＳＯＩウェハ内に形成されたエピタキシャル層のうち実質的にドープされていない領域であり，絶縁性領域としてｐ+領域とｎ+領域を分離し，また，真性領域とｐ+領域の間及び真性領域とｎ+領域の間のそれぞれには，低不純物濃度層は存在せず，真性領域は，ｐ+領域の側壁及びｎ+領域と直接接触しているので，本願発明の「第１のドープ領域を第２のドープ領域から分離するドープされていない基板領域であって，前記ドープされていない基板領域が前記第１のドープ領域の側壁と直接接触し，前記ドープされていない基板領域が前記第２のドープ領域の側壁と直接接触し，低不純物濃度領域が前記第１のドープ領域と前記第２のドープ領域との間に実質的に配置されない，ドープされていない基板領域」に相当する。
（５）引用発明１の「アノード電極としてｐ+領域上にシリサイド領域」及び「カソード電極としてｎ+領域上にシリサイド領域」が「配置され」る点は，後記相違点イを除き，各々ダイオードの電極構造として電極を形成する不純物領域上に配置されたシリサイド領域という点で，各々本願発明の「第１のドープ領域上に配置された第１のシリサイド部分」，「第２のドープ領域上に配置された第２のシリサイド部分」と共通する。
（６）引用発明１の「ｐ−ｉ−ｎダイオード」は，ダイオードの一種であるから，本願発明の「ダイオード」に相当する。
　そうすると，本願発明と引用発明１とは，下記アの点で一致し，下記イの点で相違すると認められる。
　ア　一致点
　第１のドーパントでドープされた，基板内の第１のドープ領域と，
　前記第１のドーパントとは反対の極性を有する第２のドーパントでドープされた，基板内の第２のドープ領域と，
　前記第１のドープ領域を前記第２のドープ領域から分離するドープされていない基板領域であって，前記ドープされていない基板領域が前記第１のドープ領域の側壁と直接接触し，前記ドープされていない基板領域が前記第２のドープ領域の側壁と直接接触し，低不純物濃度領域が前記第１のドープ領域と前記第２のドープ領域との間に実質的に配置されない，ドープされていない基板領域と
　第１のドープ領域上に配置された第１のシリサイド部分と，第２のドープ領域上に配置された第２のシリサイド部分と，を含み，
　前記第１のドーパントがｐ型ドーパントであり，前記第２のドーパントがｎ型ドーパントである，ダイオード。」
　イ　相違点
　本願発明では，第１のシリサイド部分は，ドープされていない基板領域の表面に延びる前記第１のドープ領域の側壁と接触する第１の側壁表面，第１のシャロートレンチアイソレーション領域と接触する第２の側壁表面，および前記第１のドープ領域と接触する隣接する表面を有し，第２のシリサイド部分は，ドープされていない基板領域の表面に延びる第２のドープ領域の側壁と接触する第１の側壁表面，第２のシャロートレンチアイソレーション領域と接触する第２の側壁表面，および第２のドープ領域と接触する隣接する表面を有するのに対して，引用発明１では，第１のドープ領域上に配置された第１のシリサイド部分の具体的な配置関係，及び第２のドープ領域上に配置された第２のシリサイド部分の具体的な配置関係が明確でない点。
　２　相違点についての判断
　引用文献２には，横型ダイオードのカソードの電極構造の具体的構成として，「Ｎ領域上に配置され，アノード側の表面に延びるＮ領域の側壁と接触する第１の側壁表面，トレンチアイソレーション領域と接触する第２の側壁表面，およびＮ領域上と接触する隣接するシリサイド領域を備えた備えたカソードの電極構造」が開示されており，「Ｎ領域」，「シリサイド領域」が本願発明「第２のドープ領域」，「第２のシリサイド部分」に相当するので、当該電極構造は前記相違点のうち「第２のドープ領域」と「第２のシリサイド部分」の位置関係について同一の構造が開示されている。すると，引用発明１においてカソード電極としてｎ＋領域上にシリサイド領域が配置されているところ、両領域間の接触抵抗の小さな接触を実現するために、引用文献２に記載された電極構造を採用することは当業者が容易になし得ることである。また，引用発明１におけるアノード電極についても同様であるから、アノードの電極構造として採用することは当業者が容易になし得ることである。
　また，本願発明の効果は、当業者が想定できる範囲の効果に過ぎない。　
　したがって，引用文献１におけるダイオードのアノード，カソードの各電極構造の具体的構造として，引用文献２に開示された電極構造を採用することは，当業者が容易に想到し得た事項と認められる。
　
　３　まとめ
　したがって，本願発明は，引用発明１及び２に記載された事項に基づいて，当業者が容易に発明をすることができたものである。
第５　結言
　以上のとおり，本願の請求項１に係る発明は，特許法第２９条第２項の規定により，特許を受けることができないから，他の請求項について検討するまでもなく，本願は拒絶されるべきものである。 
よって，結論のとおり審決する。