【事件の表示】
　特願２０１５−５１５２５８「メモリセルのセンシング」拒絶査定不服審判事件〔平成２５年１２月　５日国際公開、ＷＯ２０１３／１８１５９１、平成２７年　６月２５日国内公表、特表２０１５−５１８２３２、請求項の数（７）〕について、次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は、特許すべきものとする。
【理　由】
第１　手続の経緯
　本願は、平成２５年５月３１日（パリ条約による優先権主張　外国庁受理２０１２年６月１日、米国）を国際出願日とする外国語特許出願であって、その手続の経緯は以下のとおりである。
　平成２６年１１月２６日　国内書面
　平成２７年　１月２１日　翻訳文提出、審査請求、手続補正書
　平成２８年　２月２２日　拒絶理由通知
　平成２８年　５月３１日　意見書・手続補正書
　平成２８年１０月　３日　拒絶理由通知
　平成２８年１１月１６日　意見書・手続補正書
　平成２９年　３月　１日　拒絶査定
　平成２９年　４月１７日　審判請求・手続補正書
　平成２９年１０月１９日　拒絶理由通知（当審、最後）
　平成２９年１１月２７日　意見書・手続補正書
第２　原査定の概要
　原査定の概要は次のとおりである。
　この出願の請求項１ないし３に係る発明は、下記引用文献１に記載された発明に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
引用文献等一覧
　１．特開２００７−１８４０４０号公報
第３　当審拒絶理由の概要
　平成２９年１０月１９日付けで、当審より「最後の拒絶理由通知」として通知した拒絶理由（以下、「当審拒絶理由」という。）の概要は、次のとおりである。
　１　理由１（明確性）について
（１）請求項２ないし５について
　ア　本願の請求項２に「いくつかのデータ状態の中から前記第２のデータ状態を記憶する」、「いくつかのデータ状態の中から前記第４のデータ状態を記憶する」と記載されているが、当該記載が何を意味するのかが不明である。
　イ　本願の請求項２に「前記第１のデータ線制御ユニットは、前記第１のデータ状態と前記第３のデータ状態との両方に基づいて、複数の異なるセンス電圧の前記第２のメモリセルへの印加の結果として得られる、いくつかのデータ状態の中から前記第２のデータ状態を記憶するように構成され」と記載されているが、「・・・基づいて」との文節が、「・・・得られる」に係っているのか、「・・・記憶する」に係っているのかが、明確でない。
　本願の請求項２の「前記第２のデータ線制御ユニットは、前記第３のデータ状態と前記第５のデータ状態との両方に基づいて、複数の異なるセンス電圧の前記第４のメモリセルへの印加の結果として得られる、いくつかのデータ状態の中から前記第４のデータ状態を記憶するように構成される」との記載についても、上記と同様の理由により、明確でない。
（２）請求項６及び７について
　請求項６及び７において、「第１データ転送回路」との語と「第１のデータ転送回路」との語が併用されているが、両者が同一のものであるのか否かが不明確である。
　また、請求項６及び７に「前記第１のデータ転送回路」との記載があるが、当該記載以前に「第１のデータ転送回路」との記載がなく、何を指し示しているのかが不明である。
第４　平成２９年１１月２７日付け手続補正について
　平成２９年１１月２７日付け手続補正（以下、「本件補正」という。）が新規事項を追加するものでないことは明らかであるから、本件補正は、特許法第１８４条の１２第２項の規定により読み替えて適用される同法第１７条の２第３項の規定に適合する。
　また、本件補正前に受けた拒絶理由通知において特許をすることができないものか否かについての判断が示された発明と、本件補正後の特許請求の範囲に記載される事項により特定される発明とが、特許法第３７条の発明の単一性の要件を満たす一群の発明に該当することは明らかであるから、本件補正は同法第１７条の２第４項の規定に適合する。
　さらに、本件補正における特許請求の範囲についての補正は、拒絶理由通知に係る拒絶の理由に示す事項についてする明りょうでない記載の釈明、及び、誤記の訂正を目的とするものであるから、特許法第１７条の２第５項の規定に適合する。
　したがって、本件補正は、特許法第１５９条第１項の規定により読み替えて適用される同法第５３条第１項の規定により却下すべきものであるとはいえない。
第５　本願発明
　上記第４のとおり、本件補正は、特許法第１５９条第１項の規定により読み替えて適用される同法第５３条第１項の規定により却下すべきものであるとはいえない。
　したがって、本願の請求項１ないし７に係る発明（以下、それぞれ「本願発明１」ないし「本願発明７」という。）は、本件補正後の特許請求の範囲の請求項１ないし７に記載される事項により特定される、次のとおりのものと認める。
　「【請求項１】
　第１のメモリセルに接続されると共に、第１のデータ線制御ユニットに選択的に接続される第１のデータ線と、
　第２のメモリセルに接続されると共に、前記第１のデータ線制御ユニットに選択的に接続される第２のデータ線であって、前記第２のデータ線が前記第１のデータ線に隣接する、第２のデータ線と、
　第３のメモリセルに接続されると共に、第２のデータ線制御ユニットに選択的に接続される第３のデータ線であって、前記第３のデータ線が前記第２のデータ線に隣接する、第３のデータ線と、
　第４のメモリセルに接続されると共に、前記第２のデータ線制御ユニットに選択的に接続される第４のデータ線であって、前記第４のデータ線が前記第３のデータ線に隣接する、第４のデータ線と、
　第５のメモリセルに接続されると共に、第３のデータ線制御ユニットに選択的に接続される第５のデータ線であって、前記第５のデータ線が前記第４のデータ線に隣接する、第５のデータ線と、
　前記第１及び第２のデータ線制御ユニット間に設けられた第１のデータ転送回路と、
　前記第２及び第３のデータ線制御ユニット間に設けられた第２のデータ転送回路と、
を備え、
　前記第２のデータ線制御ユニットは、前記第３のメモリセルのデータ状態を判定して当該データ状態を第３のデータ状態として記憶すると共に、当該第３のデータ状態を前記第１のデータ転送回路を介して前記第１のデータ線制御ユニットに転送するように構成され、
　前記第１のデータ線制御ユニットは、前記第１のメモリセルのデータ状態を判定して当該データ状態を第１のデータ状態として記憶すると共に、当該第１のデータ状態と前記第１のデータ転送回路を介して転送された前記第３のデータ状態との両方に基づいて、前記第２のメモリセルのデータ状態を判定して当該データ状態を第２のデータ状態として記憶するように構成され、
　前記第３のデータ線制御ユニットは、前記第５のメモリセルのデータ状態を判定して当該データ状態を第５のデータ状態として記憶すると共に、当該第５のデータ状態を前記第２のデータ転送回路を介して前記第２のデータ線制御ユニットに転送するように構成され、
　前記第２のデータ線制御ユニットは、記憶している前記第３のデータ状態と前記第２のデータ転送回路を介して転送された前記第５のデータ状態との両方に基づいて、前記第４のメモリセルのデータ状態を判定して当該データ状態を第４のデータ状態として記憶するように構成され、
　前記第１のデータ転送回路は第１のイネーブル信号により制御され、前記第２のデータ転送回路は第２のイネーブル信号により制御され、前記第１および第２のイネーブル信号は互いに独立している、
装置。
【請求項２】
　前記第１のデータ線制御ユニットは、複数の異なるセンス電圧の前記第２のメモリセルへの印加の結果として得られるいくつかのデータ状態の中から、前記第１のデータ状態と前記第３のデータ状態との両方に基づいて一つのデータ状態を選択し、当該選択したデータ状態を前記第２のデータ状態として記憶するように構成され、
　前記第２のデータ線制御ユニットは、複数の異なるセンス電圧の前記第４のメモリセルへの印加の結果として得られるいくつかのデータ状態の中から、前記第３のデータ状態と前記第５のデータ状態との両方に基づいて一つのデータ状態を選択し、当該選択したデータ状態を前記第４のデータ状態として記憶するように構成される、請求項１に記載の装置。
【請求項３】
　前記第１のデータ転送回路は、第１のトランジスタを有し、当該第１のトランジスタを前記第１のイネーブル信号で活性化することにより、前記第３のデータ状態が前記第２のデータ線制御ユニットから前記第１のデータ線制御ユニットに転送され、
　前記第２のデータ転送回路は、第２のトランジスタを有し、当該第２のトランジスタを前記第２のイネーブル信号で活性化することにより、前記第５のデータ状態が前記第３のデータ線制御ユニットから前記第２のデータ線制御ユニットに転送される、請求項１および２のいずれか１項に記載の装置。
【請求項４】
　シールド電源と、
　前記シールド電源と前記第１のデータ線との間に設けられた第１の絶縁デバイスと、
　前記第１のデータ線と前記第１のデータ線制御ユニットとの間に設けられた第２の絶縁デバイスと、
　前記シールド電源と前記第２のデータ線との間に設けられた第３の絶縁デバイスと、
　前記第２のデータ線と前記第１のデータ線制御ユニットとの間に設けられた第４の絶縁デバイスと、
　前記シールド電源と前記第３のデータ線との間に設けられた第５の絶縁デバイスと、
　前記第３のデータ線と前記第２のデータ線制御ユニットとの間に設けられた第６の絶縁デバイスと、
　前記シールド電源と前記第４のデータ線との間に設けられた第７の絶縁デバイスと、
　前記第４のデータ線と前記第２のデータ線制御ユニットとの間に設けられた第８の絶縁デバイスと、
　前記シールド電源と前記第５のデータ線との間に設けられた第９の絶縁デバイスと、
　前記第５のデータ線と前記第３のデータ線制御ユニットとの間に設けられた第１０の絶縁デバイスと、
を更に備え、
　前記第１および第２のデータ転送回路は、前記第１乃至第１０の絶縁デバイスの夫々から独立して設けられている、請求項１乃至３のいずれか１項に記載の装置。
【請求項５】
　前記第１乃至第１０の絶縁デバイスの夫々は、トランジスタを含む、請求項４に記載の装置。
【請求項６】
　第１のメモリセルに接続されると共に、第１のデータ線制御ユニットに選択的に接続される第１のデータ線と、
　第２のメモリセルに接続されると共に、前記第１のデータ線制御ユニットに選択的に接続される第２のデータ線であって、前記第２のデータ線が前記第１のデータ線に隣接する、第２のデータ線と、
　第３のメモリセルに接続されると共に、第２のデータ線制御ユニットに選択的に接続される第３のデータ線であって、前記第３のデータ線が前記第２のデータ線に隣接する、第３のデータ線と、
　第４のメモリセルに接続されると共に、前記第２のデータ線制御ユニットに選択的に接続される第４のデータ線であって、前記第４のデータ線が前記第３のデータ線に隣接する、第４のデータ線と、
　第５のメモリセルに接続されると共に、第３のデータ線制御ユニットに選択的に接続される第５のデータ線であって、前記第５のデータ線が前記第４のデータ線に隣接する、第５のデータ線と、
　前記第１及び第２のデータ線制御ユニット間に設けられ、第１のイネーブル信号により制御される第１のデータ転送回路と、
　前記第２及び第３のデータ線制御ユニット間に設けられ、前記第１のイネーブル信号とは独立した第２のイネーブル信号により制御される第２のデータ転送回路と、
を備えるメモリの動作方法であって、
　前記第１、第３および第５のメモリセルをアクセスすることにより、前記第１のデータ線制御ユニットに、前記第１のメモリセルのデータ状態を判定させて当該データ状態を第１のデータ状態として記憶させ、前記第２のデータ線制御ユニットに、前記第３のメモリセルのデータ状態を判定させて当該データ状態を第３のデータ状態として記憶させ、前記第３のデータ線制御ユニットに、前記第５のメモリセルのデータ状態を判定させて当該データ状態を第５のデータ状態として記憶させ、
　前記第１のイネーブル信号により前記第１のデータ転送回路を活性化して、前記第３のデータ状態を前記第２のデータ線制御ユニットから前記第１のデータ転送回路を介して前記第１のデータ線制御ユニットに転送し、
　前記第２のイネーブル信号により前記第２のデータ転送回路を活性化して、前記第５のデータ状態を前記第３のデータ線制御ユニットから前記第２のデータ転送回路を介して前記第２のデータ線制御ユニットに転送し、
　前記第２および第４のメモリセルをアクセスすることにより、前記第１のデータ線制御ユニットに、前記第１のデータ状態と前記第２のデータ線制御ユニットから前記第１のデータ転送回路を介して転送された前記第３のデータ状態との両方に基づいて、前記第２のメモリセルのデータ状態を判定させて当該データ状態を第２のデータ状態として記憶させ、前記第２のデータ線制御ユニットに、前記第３のデータ状態と前記第３のデータ線制御ユニットから前記第２のデータ転送回路を介して転送された前記第５のデータ状態との両方に基づいて、前記第４のメモリセルのデータ状態を判定させて当該データ状態を第４のデータ状態として記憶させる、
メモリの動作方法。
【請求項７】
　前記第１のデータ転送回路は、第１のトランジスタを有し、当該第１のトランジスタを活性化することにより、前記第３のデータ状態を前記第２のデータ線制御ユニットから前記第１のデータ線制御ユニットに転送させ、
　前記第２のデータ転送回路は、第２のトランジスタを有し、当該第２のトランジスタを活性化することにより、前記第５のデータ状態を前記第３のデータ線制御ユニットから前記第２のデータ線制御ユニットに転送させる、請求項６に記載のメモリの動作方法。」
第６　引用文献の記載事項及び引用発明
　１　引用文献１の記載事項
　原査定において引用された特開２００７−１８４０４０号公報（以下、「引用文献１」という。）には、図面とともに、次の事項が記載されている。（当審注．下線は当審において付した。以下において同じ。）
　ア「【０００１】
　この発明は、不揮発性半導体記憶装置に関するものであり、例えばＮＡＮＤ型フラッシュメモリに関するものである。
【背景技術】
【０００２】
　近年、ＮＡＮＤ型多値フラッシュメモリにおいて、読み出し対象のメモリセル（読み出しセル）とこの読み出しセルに隣接するメモリセルとのフローティングゲート間の寄生容量によって読み出しセルのしきい値変動が発生し、重大な問題となっている（例えば、特許文献１参照）。この寄生容量によるしきい値変動を、ここでは近接効果という。多値メモリでは、ビットデータのしきい値分布がタイトになるため、近接効果によるしきい値分布の広がりに対するマージンが少ない。しかも近年、メモリセルの微細化により、近接効果そのものの値が大きくなりつつあり、このことが微細な多値メモリを実現するために大きな障壁となっている。
【特許文献１】特開２００４−１９２７８９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
　この発明は、隣接するメモリセル間の寄生容量によって生じるしきい値変動（近接効果）の影響を排除することができる不揮発性半導体記憶装置を提供することを目的とする。」
　イ「【００１２】
　　　［第１の実施形態］
　まず、この発明の第１の実施形態の不揮発性半導体記憶装置について説明する。
【００１３】
　
図３は、第１の実施形態の不揮発性半導体記憶装置の構成を示すブロック図である。
【００１４】
　メモリセルアレイ１には、不揮発性半導体メモリセルがマトリクス状に配置されている。不揮発性半導体メモリセルの一例は、フラッシュメモリセルである。
カラム制御回路２は、メモリセルアレイ１のビット線を制御し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しを行う。
【００１５】
　ソース線制御回路（Ｃ-source制御回路）４は、メモリセルアレイ１のソース線を制御する。Ｐウェル制御回路（Ｃ-p-well制御回路）５は、メモリセルアレイ１が形成されるＰ型セルウェルの電位を制御する。
【００１６】
　データ入出力バッファ６は、カラム制御回路２にＩ／Ｏ線を介して電気的に接続され、外部のホスト（図示せず）に外部Ｉ／Ｏ線を介して電気的に接続される。データ入出力バッファ６には、例えば、入出力バッファ回路が配置される。データ入出力バッファ６は、書き込みデータの受け取り、読み出しデータの出力、及びアドレスデータやコマンドデータの受け取りを行う。データ入出力バッファ６は、受け取った書き込みデータをＩ／Ｏ線を介してカラム制御回路２に送り、また、カラム制御回路２から読み出したデータをＩ／Ｏ線を介して受け取る。さらに、データ入出力バッファ６は、メモリセルアレイ１のアドレスを選択するために外部から入力されたアドレスデータを、カラム制御回路２やロウ制御回路３に、ステートマシン８を介して送る。また、外部ホストからのコマンドデータを、コマンド・インタフェース７に送る。
【００１７】
　コマンド・インタフェース７は、外部制御信号線を介して外部ホストからの制御信号を受け、データ入出力バッファ６に入力されたデータが書き込みデータなのか、あるいはコマンドデータなのか、あるいはアドレスデータなのかを判断し、コマンドデータであれば受け取りコマンドデータとしてステートマシン８に転送する。ステートマシン８は、フラッシュメモリ全体の管理を行う。すなわち、ステートマシン８は、外部ホストからのコマンドデータを受け、読み出し、書き込み、消去、及びデータの入出力管理を行う。ステートマシン８、カラム制御回路２、及びロウ制御回路３は、書き込み回路、及び読み出し回路を構成している。
【００１８】
　図４は、図３に示したメモリセルアレイ１の一例を示す図である。
【００１９】
　メモリセルアレイ１は複数のブロック、例えば、１０２４個のブロックBLOCK0〜BLOCK1023に分割されている。ブロックは、例えば、消去時に一括して消去を行う最小単位である。各ブロックBLOCKi(i=0,1,2,…,1023)は複数のＮＡＮＤ型メモリユニット、例えば、８５１２個のＮＡＮＤ型メモリユニットを含む。この例では、各ＮＡＮＤ型メモリユニットは２つの選択トランジスタＳＴＤ、ＳＴＳと、これらの間に、直列に接続された複数のメモリセルＭＣ（本例では４つ）を含む。
【００２０】
　ＮＡＮＤ型メモリユニットの一端は選択ゲート線ＳＧＤに繋がる選択トランジスタＳＴＤを介してビット線ＢＬに接続され、その他端は選択ゲート線ＳＧＳに繋がる選択トランジスタＳＴＳを介して共通ソース線Ｃ-sourceに接続されている。各メモリセルＭＣはワード線ＷＬに接続される。０から数えて偶数番目のビット線ＢＬｅと、奇数番目のビット線ＢＬｏとは、互いに独立してデータの書き込みと読み出しとが行われる。１本のワード線ＷＬに繋がる８５１２個のメモリセルのうち、例えば、ビット線ＢＬｅに接続される４２５６個のメモリセルに対して同時にデータの書き込みと読み出しとが行われる。各メモリセルＭＣが記憶する、例えば１ビットのデータが４２５６個のメモリセル分集まって、ページという単位を構成する。ページは、例えば、読み出しの最小単位である。１つのメモリセルＭＣで２ビットのデータを記憶する場合は、４２５６個のメモリセルは２ページ分のデータを記憶する。同様に、ビット線ＢＬｏに接続される４２５６個のメモリセルで別の２ページが構成され、ページ内のメモリセルに対して同時にデータの書き込みと読み出しとが行われる。
【００２１】
　図５は、図３に示したメモリセルアレイ１のカラム方向構造の一例を示す断面図である。
【００２２】
　ｐ型半導体基板９内にはｎ型セルウェル１０が形成されている。ｎ型セルウェル１０内にはｐ型セルウェル１１が形成される。メモリセルＭＣは、ソース／ドレインとして機能するｎ型拡散層１２と、浮遊ゲートＦＧと、ワード線ＷＬとして機能する制御ゲートとを含む。選択トランジスタＳＴＤ、ＳＴＳは、ソース／ドレインとして機能するｎ型拡散層１２と、選択ゲート線ＳＧＤ、ＳＧＳとして機能する二重構造のゲートとを含む。ワード線ＷＬと選択ゲート線ＳＧＤ、ＳＧＳはロウ制御回路３に接続され、ロウ制御回路３によって制御される。
【００２３】
　ＮＡＮＤ型メモリユニットの一端は、第１のコンタクトＣＢを介して第１のメタル配線層Ｍ０に接続され、さらに、第２のコンタクトＶ１を介してビット線ＢＬとして機能する第２のメタル配線層Ｍ１に接続されている。ビット線ＢＬはカラム制御回路２に接続される。ＮＡＮＤ型メモリユニットの他端は、第１のコンタクトホールＣＢを介して共通ソース線Ｃ-sourceとして機能する第１のメタル配線層Ｍ０に接続される。共通ソース線Ｃ-sourceはソース線制御回路４に接続されている。ｎ型セルウェル１０と、ｐ型セルウェル１１は同電位とされ、ウェル線Ｃ-p-wellを介してＰウェル制御回路５に接続されている。
【００２４】
　図６、及び図７は、図３に示したメモリセルアレイ１のロウ方向構造の一例を示す断面図であり、それぞれ図５におけるVI−VI、及びVII−VIIに沿った断面を示す。
【００２５】
　図６に示すように、各メモリセルＭＣは素子分離ＳＴＩで互いに分離される。トンネル酸化膜１４を介して浮遊ゲートＦＧがチャネル領域上に積層される。ワード線ＷＬはＯＮＯ膜１５を介して浮遊ゲートＦＧ上に積層されている。
【００２６】
　図５に示すように、選択ゲート線ＳＧＳは二重構造である。図示は省略するが、上下の選択ゲート線ＳＧＳはメモリセルアレイ１の端、あるいは一定本数のビット線ごとに接続されている。
【００２７】
　
図８は、図３に示した不揮発性半導体記憶装置におけるメモリセルアレイ１、カラム制御回路２の主要部を示す図である。
【００２８】
　
第１のＮＡＮＤ型メモリユニットには、選択トランジスタＳＴＤ１を介して偶数ビット線（偶数ＢＬ）が接続される。この偶数ビット線には、偶数ビット線選択トランジスタＢＬＴｅ１を介してセンスアンプ／データラッチ回路２１が接続されている。第１のＮＡＮＤ型メモリユニットに隣接して第２のＮＡＮＤ型メモリユニットが配置され、第２のＮＡＮＤ型メモリユニットには奇数ビット線（奇数ＢＬ）が接続されている。この奇数ビット線には、奇数ビット線選択トランジスタＢＬＴｏ１を介してセンスアンプ／データラッチ回路２１が接続されている。センスアンプ／データラッチ回路２１には、状態保存用ラッチ回路２２が接続され、この状態保存用ラッチ回路２２には判定電位補正回路２３が接続されている。
【００２９】
　以下に、第１実施形態の不揮発性半導体記憶装置における書き込みの動作を説明する。
【００３０】
　図９は書き込みの動作を示すフローチャートであり、図１０（ａ）、図１０（ｂ）は書き込みにおけるメモリセルのしきい値分布である。図１０（ａ）は近接効果を受ける前のしきい値分布を示し、図１０（ｂ）は近接効果を受けたときのしきい値分布を示す。
【００３１】
　書き込み対象のブロックが選択され（ステップＳ１）、続いて“n”が“０”に設定される（ステップＳ２）。そして、ブロック内において、図８に示すように、(１)〜(１６)の順番で各メモリセルに４値の書き込みが行われる。
【００３２】
　
まず、ワード線ＷＬnと偶数ビット線（偶数ＢＬ）で選択されるメモリセルＭＣ１に書き込むべき下位ビットデータと上位ビットデータをデータラッチ回路２１に取り込む（ステップＳ３）。そして、ワード線ＷＬnと偶数ビット線で選択されるメモリセルＭＣ１に下位ビットデータ(１)を書き込む（ステップＳ４）。続いて、ワード線ＷＬnと偶数ビット線で選択されるメモリセルＭＣ１に上位ビットデータ(２)を書き込む（ステップＳ５）。
【００３３】
　
次に、ワード線ＷＬnと奇数ビット線（奇数ＢＬ）で選択されるメモリセルＭＣ２、ＭＣ３に書き込むべき下位ビットデータと上位ビットデータをデータラッチ回路２１に取り込む（ステップＳ６）。そして、ワード線ＷＬnと奇数ビット線で選択されるメモリセルＭＣ２、ＭＣ３に下位ビットデータ(３)を書き込む（ステップＳ７）。続いて、ワード線ＷＬnと奇数ビット線で選択されるメモリセルＭＣ２、ＭＣ３に上位ビットデータ(４)を書き込む（ステップＳ８）。
【００３４】
　その後、“n”がページ内の最後であるか否かが判定される（ステップＳ９）。“n”がページ内の最後であるときは、書き込みの動作を終了する。一方、“n”がページ内の最後でないときは、“n”が“n+1”に設定され（ステップＳ１０）、ステップＳ３へ戻り、同様の処理を行う。すなわち、
ワード線ＷＬn+1と偶数ビット線で選択されるメモリセルＭＣ４に書き込むべき下位ビットデータ(５)と上位ビットデータ(６)をデータラッチ回路２１に取り込み、ワード線ＷＬn+1と偶数ビット線で選択されるメモリセルＭＣ４に、下位ビットデータ(５)、上位ビットデータ(６)を順に書き込む。
【００３５】
　ここで、最初に下位ビットデータ(１)、上位ビットデータ(２)を書き込んだメモリセルＭＣ１は、その後にデータ(３)、(４)を書き込んだメモリセルＭＣ２、ＭＣ３と、データ(５)、(６)を書き込んだメモリセルＭＣ４により、近接効果を受けてしきい値がシフトする。この繰り返しで全メモリセルを書き込んだときには、図１０（ｂ）に示すように、近接効果の影響でしきい値分布が広がってしまう。この結果、データのしきい値分布が重なり、データ判定ができなくなる。
【００３６】
　この問題を回避するために、読み出し時において、書き込みの際に近接効果の影響でしきい値がどれくらいシフトしたかを、読み出し対象のメモリセル（以下、読み出しセルと記す）に隣接するメモリセル（以下、隣接セルと記す）のデータから予測し、各読み出しセル毎にデータの判定電位を補正する。これにより、読み出しセルへの近接効果の影響を排除する。
【００３７】
　具体的には、
図１１に示すように、読み出しセル（データ(１)、(２)を書き込んだメモリセル）に隣接するビット線のメモリセルと、読み出しセルに隣接するワード線のメモリセルをそれぞれ簡易的に読み出し、高いしきい値か低いしきい値かを調べる。そして、読み出したそれぞれのしきい値から、読み出しセルが受けたであろう近接効果のしきい値シフト分を考慮し、読み出しセルを読み出すときに用いる判定電位を補正する。
【００３８】
　また、書き込み時には、図１０（ｂ）に示すように、４値のしきい値分布のうち、真中の２つのしきい値分布（“１０”と“００”）の間を広げておく。これは、読み出し時における隣接セルの簡易読み出しの際に、高いしきい値か低いしきい値かを近接効果によるしきい値シフトがあっても間違いなく判定するためである。真中の２つのしきい値分布の間を広げるために、図９に示した書き込みのフローチャートにおいては、上位ビットデータを通常時よりも大きく書き込んでいる（ステップＳ５、Ｓ８）。この大きな書き込みでは、近接効果によるしきい値シフトがあっても、高いしきい値かあるいは低いしきい値かを間違いなく判定できる量だけ書き込めまれる。
【００３９】
　次に、第１実施形態の不揮発性半導体記憶装置における読み出しの動作を説明する。
【００４０】
　図１２、図１３は読み出しの動作を示すフローチャートであり、図１４〜図１８はこの読み出しおいて読み出されるメモリセルのしきい値分布を示している。
【００４１】
　まず、読み出し対象のブロックが選択され（ステップＳ１１）、続いて“n”が“０”に設定される（ステップＳ１２）。次に、
読み出し対象のメモリセル（以下、読み出しセルと記す）の周囲に隣接して配置された３つのメモリセル（以下、周囲３セルと記す）に対する簡易的な読み出しが実行される。
【００４２】
　次に、
読み出しセルの周囲３セルに対する簡易読み出し１、２の結果から、各ビット線毎に周囲３セルの状態を状態保存用ラッチ回路２２に入力する（ステップＳ１５）。ここで、図１４に示すように、簡易読み出し１、２の判定電位に対して、しきい値が判定電位より低い状態を状態Ａとし、しきい値が判定電位より高い状態を状態Ｂとする。状態保存用ラッチ回路２２に保持された周囲３セルの状態は、判定電位補正回路２３に出力される。判定電位補正回路２３は、周囲３セルの状態に基づいて判定電位を補正する。
【００４３】
　次に、ワード線ＷＬnと偶数ビット線の各ビット線において、周囲３セルがすべて状態Ａである場合は、データラッチ回路２１を活性化する。それ以外の場合、すなわち周囲３セルがすべて状態Ａでない場合は、データラッチ回路２１を不活性化する（ステップＳ１６）。
【００４４】
　続いて、図１５に示すように、読み出しセルの周囲３セルがすべて状態Ａであるときの判定電位Ｖ１を用いて、ワード線ＷＬnと偶数ビット線で選択されるメモリセルの下位ビットデータを読み出す(ａ)（ステップＳ１７）。さらに、周囲３セルがすべて状態Ａであるときの判定電位Ｖ２を用いて、ワード線ＷＬnと偶数ビット線で選択されるメモリセルの下位ビットデータを読み出す(ｂ)（ステップＳ１８）。
【００４５】
　(ａ)、(ｂ)の結果から、下位ビットデータを判定し、データラッチ回路に保持する（ステップＳ１９）。さらに、周囲３セルがすべて状態Ａであるときの判定電位Ｖ３を用いて、ワード線ＷＬnと偶数ビット線で選択されるメモリセルの上位ビットデータを読み出す(ｃ)（ステップＳ２０）。読み出した上位ビットデータを、データラッチ回路に保持する（ステップＳ２１）。
【００４６】
　次に、ワード線ＷＬnと偶数ビット線の各ビット線において、周囲３セルのうち、周囲の２セルが状態Ａ、残りの１セルが状態Ｂである場合は、データラッチ回路２１を活性化する。それ以外の場合は、データラッチ回路２１を不活性化する（ステップＳ２２）。
【００４７】
　続いて、図１６に示すように、周囲の２セルが状態Ａ、１セルが状態Ｂであるときの判定電位Ｖ４を用いて、ワード線ＷＬnと偶数ビット線で選択されるメモリセルの下位ビットデータを読み出す(ｄ)（ステップＳ２３）。さらに、周囲の２セルが状態Ａ、１セルが状態Ｂであるときの判定電位Ｖ５を用いて、ワード線ＷＬnと偶数ビット線で選択されるメモリセルの下位ビットデータを読み出す(ｅ)（ステップＳ２４）。
【００４８】
　(ｄ)、(ｅ)の結果から、下位ビットデータを判定し、データラッチ回路２１に保持する（ステップＳ２５）。さらに、周囲の２セルが状態Ａ、１セルが状態Ｂであるときの判定電位Ｖ６を用いて、ワード線ＷＬnと偶数ビット線で選択されるメモリセルの上位ビットデータを読み出す(ｆ)（ステップＳ２６）。読み出した上位ビットデータを、データラッチ回路２１に保持する（ステップＳ２７）。
【００４９】
　次に、ワード線ＷＬnと偶数ビット線の各ビット線において、周囲３セルのうち、周囲の１セルが状態Ａ、残りの２セルが状態Ｂである場合は、データラッチ回路２１を活性化する。それ以外の場合は、データラッチ回路２１を不活性化する（ステップＳ２８）。
【００５０】
　続いて、図１７に示すように、周囲の１セルが状態Ａ、２セルが状態Ｂであるときの判定電位Ｖ７を用いて、ワード線ＷＬnと偶数ビット線で選択されるメモリセルの下位ビットデータを読み出す(ｇ)（ステップＳ２９）。さらに、周囲の１セルが状態Ａ、２セルが状態Ｂであるときの判定電位Ｖ８を用いて、ワード線ＷＬnと偶数ビット線で選択されるメモリセルの下位ビットデータを読み出す(ｈ)（ステップＳ３０）。
【００５１】
　(ｇ)、(ｈ)の結果から、下位ビットデータを判定し、データラッチ回路２１に保持する（ステップＳ３１）。さらに、周囲の１セルが状態Ａ、２セルが状態Ｂであるときの判定電位Ｖ９を用いて、ワード線ＷＬnと偶数ビット線で選択されるメモリセルの上位ビットデータを読み出す(ｉ)（ステップＳ３２）。読み出した上位ビットデータを、データラッチ回路２１に保持する（ステップＳ３３）。
【００５２】
　次に、ワード線ＷＬnと偶数ビット線の各ビット線において、周囲３セルがすべて状態Ｂである場合は、データラッチ回路２１を活性化する。それ以外の場合、すなわち周囲３セルがすべて状態Ｂでない場合は、データラッチ回路２１を不活性化する（ステップＳ３４）。
【００５３】
　続いて、図１８に示すように、読み出しセルの周囲３セルがすべて状態Ｂであるときの判定電位Ｖ１０を用いて、ワード線ＷＬnと偶数ビット線で選択されるメモリセルの下位ビットデータを読み出す(ｊ)（ステップＳ３５）。さらに、周囲３セルがすべて状態Ｂであるときの判定電位Ｖ１１を用いて、ワード線ＷＬnと偶数ビット線で選択されるメモリセルの下位ビットデータを読み出す(ｋ)（ステップＳ３６）。
【００５４】
　(ｊ)、(ｋ)の結果から、下位ビットデータを判定し、データラッチ回路２１に保持する（ステップＳ３７）。さらに、周囲３セルがすべて状態Ｂであるときの判定電位Ｖ１２を用いて、ワード線ＷＬnと偶数ビット線で選択されるメモリセルの上位ビットデータを読み出す(ｌ)（ステップＳ３８）。読み出した上位ビットデータを、データラッチ回路２１に保持する（ステップＳ３９）。
【００５５】
　次に、読み出しセルの下位ビットデータをデータラッチ回路２１からデータ入出力バッファ回路６を介して出力し（ステップＳ４０）、続いて同セルの上位ビットデータをデータラッチ回路２１からデータ入出力バッファ回路６を介して出力する（ステップＳ４１）。
【００５６】
　以下、奇数ビット線に対しても同様に行う（ステップＳ４２）。その後、“n”がページ内の最後であるか否かが判定される（ステップＳ４３）。“n”がページ内の最後であるときは、書き込みの動作を終了する。一方、“n”がページ内の最後でないときは、“n”が“n+1”に設定され（ステップＳ４４）、ステップＳ１３に戻り、ステップＳ１３以降の処理を同様に行う。
【００５７】
　
以上説明したようにこの第１実施形態では、読み出し時において、書き込みの際に近接効果の影響でしきい値がどれくらいシフトしたかを、読み出し対象のメモリセル（読み出しセル）に隣接するメモリセルのデータから予測し、各読み出しセル毎にデータの判定電位を補正する。
　ウ　引用文献１の段落【００２８】、【００３２】、【００３３】、【００３４】及び【図８】には、「メモリセルＭＣ２」に接続されるビット線（以下、「第１のビット線」という。）、「メモリセルＭＣ１」及び「メモリセルＭＣ４」に接続されるビット線（以下、「第２のビット線」という。）、並びに「メモリセルＭＣ３」に接続されるビット線（以下、「第３のビット線」という。）が記載されている。
　２　引用発明
（１）引用発明１（物の発明）
　ア　引用文献１の段落【００２８】、【００３２】及び【００３３】の記載より、「センスアンプ／データラッチ回路２１」は、「第１のビット線」、「第２のビット線」及び「第３のビット線」に選択的に接続されるものと認められる。
　イ　引用文献１の段落【００１３】、【００１４】及び【００２７】、並びに【図３】及び【図８】の記載より、「カラム制御回路２」は、「センスアンプ／データラッチ回路２１」、「状態保存用ラッチ回路２２」及び「判定電位補正回路２３」を備えるものと認められる。
　ウ　上記１の引用文献１の記載、上記ア及びイ、並びに当該技術分野における技術常識より、引用文献１には下記の発明（以下、「引用発明１」という。）が記載されていると認められる。
　「センスアンプ／データラッチ回路２１、状態保存用ラッチ回路２２及び判定電位補正回路２３を備えたカラム制御回路２と、
　メモリセルＭＣ２に接続されると共に、前記センスアンプ／データラッチ回路２１に選択的に接続される第１のビット線と、
　メモリセルＭＣ１及び当該メモリセルＭＣ１に隣接するメモリセルＭＣ４に接続されると共に、前記センスアンプ／データラッチ回路２１に選択的に接続される第２のビット線であって、前記第２のビット線が前記第１のビット線に隣接する、第２のビット線と、
　メモリセルＭＣ３に接続されると共に、前記センスアンプ／データラッチ回路２１に選択的に接続される第３のビット線であって、前記第３のビット線が前記第２のビット線に隣接する、第３のビット線と、
　を備え、
　前記状態保存用ラッチ回路２２は、前記メモリセルＭＣ２、前記メモリセルＭＣ３、及び前記メモリセルＭＣ４の電位が、簡易読み出しの判定電位よりも低い状態（状態Ａ）であるか高い状態（状態Ｂ）であるかを保存し、
　前記判定電位補正回路２３は、前記メモリセルＭＣ２、前記メモリセルＭＣ３、及び前記メモリセルＭＣ４の状態に基づいて判定電位を補正し、
　前記カラム制御回路２は、前記補正した判定電位を用いてメモリセルＭＣ１を読み出すことを特徴とする、
　不揮発性半導体記憶装置。」
（２）引用発明２（方法の発明）
　上記１の引用文献１の記載、上記（１）ア及びイ、並びに当該技術分野における技術常識より、引用文献１には下記の発明（以下、「引用発明２」という。）が記載されていると認められる。
　「センスアンプ／データラッチ回路２１、状態保存用ラッチ回路２２及び判定電位補正回路２３を備えたカラム制御回路２と、
　メモリセルＭＣ２に接続されると共に、前記センスアンプ／データラッチ回路２１に選択的に接続される第１のビット線と、
　メモリセルＭＣ１及び当該メモリセルＭＣ１に隣接するメモリセルＭＣ４に接続されると共に、前記センスアンプ／データラッチ回路２１に選択的に接続される第２のビット線であって、前記第２のビット線が前記第１のビット線に隣接する、第２のビット線と、
　メモリセルＭＣ３に接続されると共に、前記センスアンプ／データラッチ回路２１に選択的に接続される第３のビット線であって、前記第３のビット線が前記第２のビット線に隣接する、第３のビット線と、
　を備える不揮発性半導体記憶装置の動作方法であって、
　前記状態保存用ラッチ回路２２は、前記メモリセルＭＣ２、前記メモリセルＭＣ３、及び前記メモリセルＭＣ４の電位が、簡易読み出しの判定電位よりも低い状態（状態Ａ）であるか高い状態（状態Ｂ）であるかを保存し、
　前記判定電位補正回路２３は、前記メモリセルＭＣ２、前記メモリセルＭＣ３、及び前記メモリセルＭＣ４の状態に基づいて判定電位を補正し、
　前記カラム制御回路２は、前記補正した判定電位を用いてメモリセルＭＣ１を読み出すことを特徴とする、
　不揮発性半導体記憶装置の動作方法。」
第７　対比・判断
　１　本願発明１について
（１）本願発明１と引用発明１の対比
　ア　引用発明１の「メモリセルＭＣ２」、「メモリセルＭＣ１」及び「メモリセルＭＣ３」は、それぞれ、本願発明１の「第１のメモリセル」、「第２のメモリセル」及び「第３のメモリセル」に相当するといえる。
　また、引用発明１の「第１のビット線」、「第２のビット線」及び「第３のビット線」は、それぞれ、本願発明１の「第１のデータ線」、「第２のデータ線」及び「第３のデータ線」に相当するといえる。
　さらに、引用発明１の「カラム制御回路２」は、本願発明１の「第１のデータ線制御ユニット」に相当するといえる。
　また、引用発明１の「第１のビット線」及び「第２のビット線」は、「センスアンプ／データラッチ回路２１」に選択的に接続されたものであり、当該「センスアンプ／データラッチ回路２１」は「カラム制御回路２」を構成するものであるから、引用発明１の「第１のビット線」及び「第２のビット線」は、「カラム制御回路２」に選択的に接続されたものであるといえる。
　そうすると、本願発明１と引用発明１は、「第１のメモリセルに接続されると共に、第１のデータ線制御ユニットに選択的に接続される第１のデータ線」と、「第２のメモリセルに接続されると共に、前記第１のデータ線制御ユニットに選択的に接続される第２のデータ線であって、前記第２のデータ線が前記第１のデータ線に隣接する、第２のデータ線」を備える点において、共通するといえる。
　イ　本願発明１と引用発明１は、「第３のメモリセルに接続される第３のデータ線であって、前記第３のデータ線が前記第２のデータ線に隣接する、第３のデータ線」を備える点において共通し、後述する相違点１−１において相違するといえる。
　ウ　引用発明１は、本願発明１の「第４のメモリセルに接続されると共に、前記第２のデータ線制御ユニットに選択的に接続される第４のデータ線であって、前記第４のデータ線が前記第３のデータ線に隣接する、第４のデータ線」との構成を特定しない。
　したがって、本願発明１と引用発明１は、後述する相違点１−２において相違するといえる。
　エ　引用発明１は、本願発明１の「第５のメモリセルに接続されると共に、第３のデータ線制御ユニットに選択的に接続される第５のデータ線であって、前記第５のデータ線が前記第４のデータ線に隣接する、第５のデータ線」との構成を特定しない。
　したがって、本願発明１と引用発明１は、後述する相違点１−３において相違するといえる。
　オ　引用発明１は、本願発明１の「前記第１及び第２のデータ線制御ユニット間に設けられた第１のデータ転送回路」との構成を特定しない。
　したがって、本願発明１と引用発明１は、後述する相違点１−４において相違するといえる。
　カ　引用発明１は、本願発明１の「前記第２及び第３のデータ線制御ユニット間に設けられた第２のデータ転送回路」との構成を特定しない。
　したがって、本願発明１と引用発明１は、後述する相違点１−５において相違するといえる。
　キ　引用発明１の「前記状態保存用ラッチ回路２２は、前記メモリセルＭＣ２、前記メモリセルＭＣ３、及び前記メモリセルＭＣ４の電位が、簡易読み出しの判定電位よりも低い状態（状態Ａ）であるか高い状態（状態Ｂ）であるかを保存し」との構成は、「メモリセルＭＣ３」の状態を判定し、その状態を保存する構成を含むものであるといえる。
　そうすると、本願発明１と引用発明１は、「前記第３のメモリセルのデータ状態を判定して当該データ状態を第３のデータ状態として記憶する」との点において共通し、後述する相違点１−６において相違するといえる。
　ク　引用発明１は、本願発明１の「前記第２のデータ線制御ユニットは、・・・第３のデータ状態を前記第１のデータ転送回路を介して前記第１のデータ線制御ユニットに転送するように構成され」との構成を特定しない。
　したがって、本願発明１と引用発明１は、後述する相違点１−７において相違するといえる。
　ケ　引用発明１の「前記状態保存用ラッチ回路２２は、前記メモリセルＭＣ２、前記メモリセルＭＣ３、及び前記メモリセルＭＣ４の電位が、簡易読み出しの判定電位よりも低い状態（状態Ａ）であるか高い状態（状態Ｂ）であるかを保存し」との構成は、「メモリセルＭＣ２」の状態を判定してその状態を保存する構成を含むものであるといえる。
　また、上記「状態保存用ラッチ回路２２」は、「カラム制御回路２」を構成するものである。
　そうすると、本願発明１と引用発明１は、「前記第１のデータ線制御ユニットは、前記第１のメモリセルのデータ状態を判定して当該データ状態を第１のデータ状態として記憶する」との点において共通するといえる。
　コ　引用発明１の「前記判定電位補正回路２３は、前記メモリセルＭＣ２、前記メモリセルＭＣ３、及び前記メモリセルＭＣ４の状態に基づいて判定電位を補正し、前記カラム制御回路２は、前記補正した判定電位を用いてメモリセルＭＣ１を読み出す」との構成は、「カラム制御回路２」が「メモリセルＭＣ２」の状態と「メモリセルＭＣ３」の状態との両方に基づいて「メモリセルＭＣ１」のデータ状態を判定し記憶する構成を含むものであるといえる。
　そうすると、本願発明１と引用発明１は、「前記第１のデータ線制御ユニットは、・・・第１のデータ状態と第３のデータ状態との両方に基づいて、第２のメモリセルのデータ状態を判定して当該データ状態を第２のデータ状態として記憶するように構成され」との点において共通し、後述する相違点１−８において相違するといえる。
　サ　引用発明１は、本願発明１の「前記第３のデータ線制御ユニットは、前記第５のメモリセルのデータ状態を判定して当該データ状態を第５のデータ状態として記憶すると共に、当該第５のデータ状態を前記第２のデータ転送回路を介して前記第２のデータ線制御ユニットに転送するように構成され」との構成を特定しない。
　したがって、本願発明１と引用発明１は、後述する相違点１−９において相違するといえる。
　シ　引用発明１は、本願発明１の「前記第２のデータ線制御ユニットは、記憶している前記第３のデータ状態と前記第２のデータ転送回路を介して転送された前記第５のデータ状態との両方に基づいて、前記第４のメモリセルのデータ状態を判定して当該データ状態を第４のデータ状態として記憶するように構成され」との構成を特定しない。
　したがって、本願発明１と引用発明１は、後述する相違点１−１０において相違するといえる。
　ス　引用発明１は、本願発明１の「前記第１のデータ転送回路は第１のイネーブル信号により制御され、前記第２のデータ転送回路は第２のイネーブル信号により制御され、前記第１および第２のイネーブル信号は互いに独立している」との構成を特定しない。
　したがって、本願発明１と引用発明１は、後述する相違点１−１１において相違するといえる。
　セ　本願発明１と引用発明１は、「装置」である点において共通するといえる。
　ソ　以上より、本願発明１と引用発明１は、下記（ア）において一致し、下記（イ）において相違すると認める。
（ア）一致点
　「第１のメモリセルに接続されると共に、第１のデータ線制御ユニットに選択的に接続される第１のデータ線と、
　第２のメモリセルに接続されると共に、前記第１のデータ線制御ユニットに選択的に接続される第２のデータ線であって、前記第２のデータ線が前記第１のデータ線に隣接する、第２のデータ線と、
　第３のメモリセルに接続される第３のデータ線であって、前記第３のデータ線が前記第２のデータ線に隣接する、第３のデータ線と、
を備え、
　前記第３のメモリセルのデータ状態を判定して当該データ状態を第３のデータ状態として記憶し、
　前記第１のデータ線制御ユニットは、前記第１のメモリセルのデータ状態を判定して当該データ状態を第１のデータ状態として記憶すると共に、当該第１のデータ状態と前記第３のデータ状態との両方に基づいて、前記第２のメモリセルのデータ状態を判定して当該データ状態を第２のデータ状態として記憶するように構成される、
装置。」
（イ）相違点
　・相違点１−１
　本願発明１は「第３のデータ線」が「第２のデータ線制御ユニットに選択的に接続される」のに対し、引用発明１は当該構成を特定しない点。
　・相違点１−２
　本願発明１は「第４のメモリセルに接続されると共に、前記第２のデータ線制御ユニットに選択的に接続される第４のデータ線であって、前記第４のデータ線が前記第３のデータ線に隣接する、第４のデータ線」を備えるのに対し、引用発明１は当該構成を特定しない点。
　・相違点１−３
　本願発明１は「第５のメモリセルに接続されると共に、第３のデータ線制御ユニットに選択的に接続される第５のデータ線であって、前記第５のデータ線が前記第４のデータ線に隣接する、第５のデータ線」を備えるのに対し、引用発明１は当該構成を特定しない点。
　・相違点１−４
　本願発明１は「前記第１及び第２のデータ線制御ユニット間に設けられた第１のデータ転送回路」を備えるのに対し、引用発明１は当該構成を特定しない点。
　・相違点１−５
　本願発明１は「前記第２及び第３のデータ線制御ユニット間に設けられた第２のデータ転送回路」を備えるのに対し、引用発明１は当該構成を特定しない点。
　・相違点１−６
　本願発明１では「第２のデータ線制御ユニット」が「第３のメモリセルのデータ状態を判定して当該データ状態を第３のデータ状態として記憶する」のに対し、引用発明１では、「第１のデータ線制御ユニット」（カラム制御回路２）が「第３のメモリセル」（メモリセルＭＣ３）のデータ状態を判定して当該データ状態を記憶する点。
　・相違点１−７
　本願発明１では、「前記第２のデータ線制御ユニットは、・・・第３のデータ状態を前記第１のデータ転送回路を介して前記第１のデータ線制御ユニットに転送するように構成され」るのに対し、引用発明１は当該構成を特定しない点。
　・相違点１−８
　本願発明１では、「前記第１のデータ線制御ユニットは、・・・第１のデータ状態と前記第１のデータ転送回路を介して転送された前記第３のデータ状態との両方に基づいて、第２のメモリセルのデータ状態を判定して当該データ状態を第２のデータ状態として記憶するように構成され」るのに対し、引用発明１は、「第１のデータ線制御ユニット」（カラム制御回路２）が第１のデータ状態と第３のデータ状態との両方に基づいて「第２のメモリセル」（メモリセルＭＣ１）のデータ状態を判定して当該データ状態を第２のデータ状態として記憶するように構成されることは特定するものの、上記第３のデータ状態が、第１のデータ転送回路を介して転送されたものであることは特定しない点。
　・相違点１−９
　本願発明１は、「前記第３のデータ線制御ユニットは、前記第５のメモリセルのデータ状態を判定して当該データ状態を第５のデータ状態として記憶すると共に、当該第５のデータ状態を前記第２のデータ転送回路を介して前記第２のデータ線制御ユニットに転送するように構成され」るのに対し、引用発明１は当該構成を特定しない点。
　・相違点１−１０
　本願発明１は、「前記第２のデータ線制御ユニットは、記憶している前記第３のデータ状態と前記第２のデータ転送回路を介して転送された前記第５のデータ状態との両方に基づいて、前記第４のメモリセルのデータ状態を判定して当該データ状態を第４のデータ状態として記憶するように構成され」るのに対し、引用発明１は当該構成を特定しない点。
　・相違点１−１１
　本願発明１は、「前記第１のデータ転送回路は第１のイネーブル信号により制御され、前記第２のデータ転送回路は第２のイネーブル信号により制御され、前記第１および第２のイネーブル信号は互いに独立している」のに対し、引用発明１は当該構成を特定しない点。
（２）判断
　相違点１−１ないし１−１１についてまとめて検討する。
　引用文献１には、相違点１−１ないし１−１１に係る構成を兼ね備えたものについては、記載も示唆もされていない。
　そして、本願発明１は、相違点１−１ないし１−１１に係る構成を兼ね備えることにより、「第１及び第２のデータ転送回路の制御を、互いに独立した第１及び第２のイネーブル信号により行」い、「第２及び第２のイネーブル信号が独立しているため、これらを例えば時分割駆動することができ、これにより、第１及び第２のデータ転送回路を同時に活性化した場合に生じ得る、第３のメモリセル（アグレッサセル）のデータ状態と第５のメモリセル（アグレッサセル）のデータ状態との衝突という不具合を防止することができ」るという、引用文献１に記載された発明からは予測することのできない、格別の効果を奏するものである。
　したがって、本願発明１は、引用文献１に記載された発明に基づいて当業者が容易に発明をすることができたものであるとはいえない。
　２　本願発明２ないし５について
　本願発明２ないし５は、本願発明１の発明特定事項を全て備え、さらに他の発明特定事項を付加したものである。
　そうすると、本願発明１が、引用文献１に記載された発明に基づいて当業者が容易に発明をすることができたものであるとはいえない以上、本願発明２ないし５は、引用文献１に記載された発明に基づいて当業者が容易に発明をすることができたものであるとはいえない。
　３　本願発明６について
（１）本願発明６と引用発明２の対比
　ア　引用発明２の「不揮発性半導体記憶装置」は、本願発明６の「メモリ」に相当するといえ、本願発明６と引用発明２は「メモリの動作方法」である点において共通するといえる。
　イ　引用発明２の「メモリセルＭＣ２」、「メモリセルＭＣ１」及び「メモリセルＭＣ３」は、それぞれ、本願発明６の「第１のメモリセル」、「第２のメモリセル」及び「第３のメモリセル」に相当するといえる。
　また、引用発明２の「第１のビット線」、「第２のビット線」及び「第３のビット線」は、それぞれ、本願発明６の「第１のデータ線」、「第２のデータ線」及び「第３のデータ線」に相当するといえる。
　さらに、引用発明２の「カラム制御回路２」は、本願発明６の「第１のデータ線制御ユニット」に相当するといえる。
　また、引用発明２の「第１のビット線」及び「第２のビット線」は、「センスアンプ／データラッチ回路２１」に選択的に接続されたものであり、当該「センスアンプ／データラッチ回路２１」は「カラム制御回路２」を構成するものであるから、引用発明２の「第１のビット線」及び「第２のビット線」は、「カラム制御回路２」に選択的に接続されたものであるといえる。
　そうすると、本願発明６と引用発明２は、「第１のメモリセルに接続されると共に、第１のデータ線制御ユニットに選択的に接続される第１のデータ線」と、「第２のメモリセルに接続されると共に、前記第１のデータ線制御ユニットに選択的に接続される第２のデータ線であって、前記第２のデータ線が前記第１のデータ線に隣接する、第２のデータ線」を備えるメモリの動作方法である点において、共通するといえる。
　ウ　本願発明６と引用発明２は、「第３のメモリセルに接続される第３のデータ線であって、前記第３のデータ線が前記第２のデータ線に隣接する、第３のデータ線」を備えるメモリの動作方法である点において共通し、後述する相違点６−１において相違するといえる。
　エ　引用発明２は、本願発明６の「第４のメモリセルに接続されると共に、前記第２のデータ線制御ユニットに選択的に接続される第４のデータ線であって、前記第４のデータ線が前記第３のデータ線に隣接する、第４のデータ線」との構成を特定しない。
　したがって、本願発明６と引用発明２は、後述する相違点６−２において相違するといえる。
　オ　引用発明２は、本願発明６の「第５のメモリセルに接続されると共に、第３のデータ線制御ユニットに選択的に接続される第５のデータ線であって、前記第５のデータ線が前記第４のデータ線に隣接する、第５のデータ線」との構成を特定しない。
　したがって、本願発明６と引用発明２は、後述する相違点６−３において相違するといえる。
　カ　引用発明２は、本願発明６の「前記第１及び第２のデータ線制御ユニット間に設けられ、第１のイネーブル信号により制御される第１のデータ転送回路」との構成を特定しない。
　したがって、本願発明６と引用発明２は、後述する相違点６−４において相違するといえる。
　キ　引用発明２は、本願発明６の「前記第２及び第３のデータ線制御ユニット間に設けられ、前記第１のイネーブル信号とは独立した第２のイネーブル信号により制御される第２のデータ転送回路」との構成を特定しない。
　したがって、本願発明６と引用発明２は、後述する相違点６−５において相違するといえる。
　ク　引用発明２の「前記状態保存用ラッチ回路２２は、前記メモリセルＭＣ２、前記メモリセルＭＣ３、及び前記メモリセルＭＣ４の電位が、簡易読み出しの判定電位よりも低い状態（状態Ａ）であるか高い状態（状態Ｂ）であるかを保存し」との構成は、「メモリセルＭＣ２」をアクセスすることにより、「カラム制御回路２」に「メモリセルＭＣ２」の状態を判定させて当該データ状態を記憶させる構成を含むものであるといえる。
　そうすると、本願発明６と引用発明２は、「前記第１・・・のメモリセルをアクセスすることにより、前記第１のデータ線制御ユニットに、前記第１のメモリセルのデータ状態を判定させて当該データ状態を第１のデータ状態として記憶させ」との点において共通するといえる。
　また、引用発明２の「前記状態保存用ラッチ回路２２は、前記メモリセルＭＣ２、前記メモリセルＭＣ３、及び前記メモリセルＭＣ４の電位が、簡易読み出しの判定電位よりも低い状態（状態Ａ）であるか高い状態（状態Ｂ）であるかを保存し」との構成は、「メモリセルＭＣ３」をアクセスすることにより、「メモリセルＭＣ３」の状態を判定させて当該データ状態を記憶させる構成を含むものであるといえる。
　そうすると、本願発明６と引用発明２は、「第３・・・のメモリセルをアクセスすることにより、・・・前記第３のメモリセルのデータ状態を判定させて当該データ状態を第３のデータ状態として記憶させ」との点において共通し、後述する相違点６−６において相違するといえる。
　また、引用発明２は、本願発明６の「第５のメモリセルをアクセスすることにより、・・・前記第３のデータ線制御ユニットに、前記第５のメモリセルのデータ状態を判定させて当該データ状態を第５のデータ状態として記憶させ」との構成を特定しない。
　したがって、本願発明６と引用発明２は、後述する相違点６−７において相違するといえる。
　以上より、本願発明６と引用発明２は、「前記第１及び第３のメモリセルをアクセスすることにより、前記第１のデータ線制御ユニットに、前記第１のメモリセルのデータ状態を判定させて当該データ状態を第１のデータ状態として記憶させ、前記第３のメモリセルのデータ状態を判定させて当該データ状態を第３のデータ状態として記憶させ、」との点において共通し、後述する相違点６−６及び６−７において相違するといえる。
　ケ　引用発明２は、本願発明６の「前記第１のイネーブル信号により前記第１のデータ転送回路を活性化して、前記第３のデータ状態を前記第２のデータ線制御ユニットから前記第１のデータ転送回路を介して前記第１のデータ線制御ユニットに転送し」との構成を特定しない。
　したがって、本願発明６と引用発明２は、後述する相違点６−８において相違するといえる。
　コ　引用発明２は、本願発明６の「前記第２のイネーブル信号により前記第２のデータ転送回路を活性化して、前記第５のデータ状態を前記第３のデータ線制御ユニットから前記第２のデータ転送回路を介して前記第２のデータ線制御ユニットに転送し」との構成を特定しない。
　したがって、本願発明６と引用発明２は、後述する相違点６−９において相違するといえる。
　サ　引用発明１の「前記判定電位補正回路２３は、前記メモリセルＭＣ２、前記メモリセルＭＣ３、及び前記メモリセルＭＣ４の状態に基づいて判定電位を補正し、前記カラム制御回路２は、前記補正した判定電位を用いてメモリセルＭＣ１を読み出す」との構成は、「メモリセルＭＣ２」をアクセスすることにより、「カラム制御回路２」に、「メモリセルＭＣ２」のデータ状態と、「メモリセルＭＣ３」のデータ状態との両方に基づいて、「メモリセルＭＣ１」のデータ状態を判定させて当該データ状態を記憶させる構成を含むものであるといえる。
　そうすると、本願発明６と引用発明２は、「前記第２・・・のメモリセルをアクセスすることにより、前記第１のデータ線制御ユニットに、前記第１のデータ状態と・・・前記第３のデータ状態との両方に基づいて、前記第２のメモリセルのデータ状態を判定させて当該データ状態を第２のデータ状態として記憶させ」との点において共通し、後述する相違点６−１０において相違するといえる。
　また、引用発明２は、本願発明６の「第４のメモリセルをアクセスすることにより、・・・前記第２のデータ線制御ユニットに、前記第３のデータ状態と前記第３のデータ線制御ユニットから前記第２のデータ転送回路を介して転送された前記第５のデータ状態との両方に基づいて、前記第４のメモリセルのデータ状態を判定させて当該データ状態を第４のデータ状態として記憶させる」との構成を特定しない。
　そうすると、本願発明６と引用発明２は、後述する相違点６−１１において相違するといえる。
　以上より、本願発明６と引用発明２は、「前記第２のメモリセルをアクセスすることにより、前記第１のデータ線制御ユニットに、前記第１のデータ状態と前記第３のデータ状態との両方に基づいて、前記第２のメモリセルのデータ状態を判定させて当該データ状態を第２のデータ状態として記憶させ」との点において共通し、後述する相違点６−１０及び６−１１において相違するといえる。
　シ　以上より、本願発明６と引用発明２は、下記（ア）において一致し、下記（イ）において相違すると認める。
（ア）一致点
　「第１のメモリセルに接続されると共に、第１のデータ線制御ユニットに選択的に接続される第１のデータ線と、
　第２のメモリセルに接続されると共に、前記第１のデータ線制御ユニットに選択的に接続される第２のデータ線であって、前記第２のデータ線が前記第１のデータ線に隣接する、第２のデータ線と、
　第３のメモリセルに接続される第３のデータ線であって、前記第３のデータ線が前記第２のデータ線に隣接する、第３のデータ線と、
を備えるメモリの動作方法であって、
　前記第１及び第３のメモリセルをアクセスすることにより、前記第１のデータ線制御ユニットに、前記第１のメモリセルのデータ状態を判定させて当該データ状態を第１のデータ状態として記憶させ、前記第３のメモリセルのデータ状態を判定させて当該データ状態を第３のデータ状態として記憶させ、
　前記第２のメモリセルをアクセスすることにより、前記第１のデータ線制御ユニットに、前記第１のデータ状態と前記第３のデータ状態との両方に基づいて、前記第２のメモリセルのデータ状態を判定させて当該データ状態を第２のデータ状態として記憶させる、
メモリの動作方法。」
（イ）相違点
　・相違点６−１
　本願発明６の「メモリ」が備える「第３のデータ線」は「第２のデータ線制御ユニットに選択的に接続される」のに対し、引用発明２は当該構成を特定しない点。
　・相違点６−２
　本願発明６の「メモリ」は「第４のメモリセルに接続されると共に、前記第２のデータ線制御ユニットに選択的に接続される第４のデータ線であって、前記第４のデータ線が前記第３のデータ線に隣接する、第４のデータ線」を備えるのに対し、引用発明２は当該構成を特定しない点。
　・相違点６−３
　本願発明６の「メモリ」は「第５のメモリセルに接続されると共に、第３のデータ線制御ユニットに選択的に接続される第５のデータ線であって、前記第５のデータ線が前記第４のデータ線に隣接する、第５のデータ線」を備えるのに対し、引用発明２は当該構成を特定しない点。
　・相違点６−４
　本願発明６の「メモリ」は「前記第１及び第２のデータ線制御ユニット間に設けられ、第１のイネーブル信号により制御される第１のデータ転送回路」を備えるのに対し、引用発明２は当該構成を特定しない点。
　・相違点６−５
　本願発明６の「メモリ」は「前記第２及び第３のデータ線制御ユニット間に設けられ、前記第１のイネーブル信号とは独立した第２のイネーブル信号により制御される第２のデータ転送回路」を備えるのに対し、引用発明２は当該構成を特定しない点。
　・相違点６−６
　本願発明６では「第２のデータ線制御ユニット」に「前記第３のメモリセルのデータ状態を判定させて当該データ状態を第３のデータ状態として記憶させ」るのに対し、引用発明２では、「第１のデータ線制御ユニット」（カラム制御回路２）に「第３のメモリセル」（メモリセルＭＣ３）のデータ状態を判定させて当該データ状態を記憶させる点。
　・相違点６−７
　本願発明６では「第５のメモリセルをアクセスすることにより、・・・前記第３のデータ線制御ユニットに、前記第５のメモリセルのデータ状態を判定させて当該データ状態を第５のデータ状態として記憶させ」るのに対し、引用発明２は当該構成を特定しない点。
　・相違点６−８
　本願発明６は「前記第１のイネーブル信号により前記第１のデータ転送回路を活性化して、前記第３のデータ状態を前記第２のデータ線制御ユニットから前記第１のデータ転送回路を介して前記第１のデータ線制御ユニットに転送」するのに対し、引用発明２は当該構成を特定しない点。
　・相違点６−９
　本願発明６は「前記第２のイネーブル信号により前記第２のデータ転送回路を活性化して、前記第５のデータ状態を前記第３のデータ線制御ユニットから前記第２のデータ転送回路を介して前記第２のデータ線制御ユニットに転送」するのに対し、引用発明２は当該構成を特定しない点。
　・相違点６−１０
　本願発明６では、「前記第１のデータ線制御ユニットに、前記第１のデータ状態と前記第２のデータ線制御ユニットから前記第１のデータ転送回路を介して転送された前記第３のデータ状態との両方に基づいて、前記第２のメモリセルのデータ状態を判定させて当該データ状態を第２のデータ状態として記憶させ」るのに対し、引用発明２は、「第１のデータ線制御ユニット」（カラム制御回路２）に、第１のデータ状態と第３のデータ状態との両方に基づいて、「第２のメモリセル」（メモリセルＭＣ１）のデータ状態を判定させて当該データ状態を第２のデータ状態として記憶させることは特定するものの、上記「第３のデータ状態」が、第２のデータ線制御ユニットから第１のデータ転送回路を介して転送されたものであることは特定しない点。
　・相違点６−１１
　本願発明６は、「第４のメモリセルをアクセスすることにより、・・・前記第２のデータ線制御ユニットに、前記第３のデータ状態と前記第３のデータ線制御ユニットから前記第２のデータ転送回路を介して転送された前記第５のデータ状態との両方に基づいて、前記第４のメモリセルのデータ状態を判定させて当該データ状態を第４のデータ状態として記憶させる」のに対し、引用発明２は当該構成を特定しない点。
（２）判断
　相違点６−１ないし６−１１についてまとめて検討する。
　引用文献１には、相違点６−１ないし６−１１に係る構成を兼ね備えたものについては、記載も示唆もされていない。
　そして、本願発明６は、相違点６−１ないし６−１１に係る構成を兼ね備えることにより、「第１及び第２のデータ転送回路の制御を、互いに独立した第１及び第２のイネーブル信号により行」い、「第２及び第２のイネーブル信号が独立しているため、これらを例えば時分割駆動することができ、これにより、第１及び第２のデータ転送回路を同時に活性化した場合に生じ得る、第３のメモリセル（アグレッサセル）のデータ状態と第５のメモリセル（アグレッサセル）のデータ状態との衝突という不具合を防止することができ」るという、引用文献１に記載された発明からは予測することのできない、格別の効果を奏するものである。
　したがって、本願発明６は、引用文献１に記載された発明に基づいて当業者が容易に発明をすることができたものであるとはいえない。
　４　本願発明７について
　本願発明７は、本願発明６の発明特定事項を全て備え、さらに他の発明特定事項を付加したものである。
　そうすると、本願発明６が、引用文献１に記載された発明に基づいて当業者が容易に発明をすることができたものであるとはいえない以上、本願発明７は、引用文献１に記載された発明に基づいて当業者が容易に発明をすることができたものであるとはいえない。
第８　原査定についての判断
　上記のとおり、本願発明１ないし７は、引用文献１に記載された発明に基づいて当業者が容易に発明をすることができたものであるとはいえないから、原査定の理由によっては、本願を拒絶することはできない。
第９　当審拒絶理由についての判断
　ア　当審拒絶理由の１（１）アにおいて、本願の請求項２に「いくつかのデータ状態の中から前記第２のデータ状態を記憶する」、「いくつかのデータ状態の中から前記第４のデータ状態を記憶する」と記載されているが、当該記載が何を意味するのかが不明である旨が指摘された。
　また、当審拒絶理由の１（１）イにおいて、本願の請求項２に「前記第１のデータ線制御ユニットは、前記第１のデータ状態と前記第３のデータ状態との両方に基づいて、複数の異なるセンス電圧の前記第２のメモリセルへの印加の結果として得られる、いくつかのデータ状態の中から前記第２のデータ状態を記憶するように構成され」と記載されているが、「・・・基づいて」との文節が、「・・・得られる」に係っているのか、「・・・記憶する」に係っているのかが、明確でない旨が指摘された。
　これに対し、平成２９年１１月２７日付け手続補正により、請求項２の「前記第１のデータ状態と前記第３のデータ状態との両方に基づいて、複数の異なるセンス電圧の前記第２のメモリセルへの印加の結果として得られる、いくつかのデータ状態の中から前記第２のデータ状態を記憶するように構成され」との記載が、「複数の異なるセンス電圧の前記第２のメモリセルへの印加の結果として得られるいくつかのデータ状態の中から、前記第１のデータ状態と前記第３のデータ状態との両方に基づいて一つのデータ状態を選択し、当該選択したデータ状態を前記第２のデータ状態として記憶するように構成され」に補正され、また、「前記第３のデータ状態と前記第５のデータ状態との両方に基づいて、複数の異なるセンス電圧の前記第４のメモリセルへの印加の結果として得られる、いくつかのデータ状態の中から前記第４のデータ状態を記憶するように構成され」との記載が、「複数の異なるセンス電圧の前記第４のメモリセルへの印加の結果として得られるいくつかのデータ状態の中から、前記第３のデータ状態と前記第５のデータ状態との両方に基づいて一つのデータ状態を選択し、当該選択したデータ状態を前記第４のデータ状態として記憶するように構成され」に補正されたことにより、記載が明確となったため、上記拒絶の理由はいずれも解消した。
　イ　当審拒絶理由の１（２）において、請求項６及び７では「第１データ転送回路」との語と「第１のデータ転送回路」との語が併用されているが、両者が同一のものであるのか否かが不明確であり、また、請求項６及び７に「前記第１のデータ転送回路」との記載があるが、当該記載以前に「第１のデータ転送回路」との記載がなく、何を指し示しているのかが不明である旨が指摘された。
　これに対し、平成２９年１１月２７日付け手続補正により、請求項６の「第１データ転送回路」との記載が「第１のデータ転送回路」に補正され、記載が明確となったため、上記拒絶の理由は解消した。
　ウ　上記のとおり、当審拒絶理由はいずれも解消したから、当審拒絶理由によっては、本願を拒絶することはできない。
第１０　結言
　以上のとおり、原査定の理由及び当審拒絶理由によっては、本願を拒絶することはできない。
　また、他に本願を拒絶すべき理由を発見しない。
　よって、結論のとおり審決する。