(57)【要約】  メモリバンク毎かつブロック毎に、不良セルの数を記憶する不良カウントメモリと、メモリバンク毎に、試験対象ブロック内で検出された不良セルの数を記憶する不良カウントレジスタと、各メモリバンクから試験対象ブロック内の一部のページずつを順次読み出すメモリ読出部と、メモリ読出部により各ページから読み出されたデータを期待値と比較した結果に基づいて、各ページ内の不良セルを検出する検出部と、不良セルが検出されたページを含むメモリバンクに対応する不良カウントレジスタの値を、検出された不良セルの数分増加させる不良カウント部と、試験対象ブロック内の各ページの不良検出を終えたメモリバンクに対応して不良カウントレジスタに記憶された不良セルの数を、不良カウントメモリ中における当該メモリバンクの当該試験対象ブロックに対応する記憶領域に書き込む書込部とを備える試験装置を提供する。
2008107996.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリバンクを有する被試験メモリを試験する試験装置であって、
メモリバンク毎かつブロック毎に、不良セルの数を記憶する不良カウントメモリと、
メモリバンク毎に、試験対象ブロック内で検出された不良セルの数を記憶する不良カウントレジスタと、
各メモリバンクから試験対象ブロック内の一部のページずつを順次読み出すメモリ読出部と、
前記メモリ読出部により各ページから読み出されたデータを期待値と比較した結果に基づいて、各ページ内の不良セルを検出する検出部と、
不良セルが検出されたページを含むメモリバンクに対応する前記不良カウントレジスタの値を、検出された不良セルの数分増加させる不良カウント部と、
試験対象ブロック内の各ページの不良検出を終えたメモリバンクに対応して前記不良カウントレジスタに記憶された不良セルの数を、前記不良カウントメモリ中における当該メモリバンクの当該試験対象ブロックに対応する記憶領域に書き込む書込部と
を備える試験装置。
【請求項２】
複数のメモリバンクを有する被試験メモリを試験する試験装置であって、
メモリバンク毎かつブロック毎に、不良セルの数を記憶する不良カウントメモリと、
各メモリバンクから一部のページずつを順次読み出すメモリ読出部と、
前記メモリ読出部により各ページから読み出されたデータを期待値と比較した結果に基づいて、各ページ内の不良セルを検出する検出部と、
ページ毎に順次、検出された不良セルの数を計数する不良カウント部と、
ページ毎に順次、当該ページに対応するメモリバンクおよびブロックについて前記不良カウントメモリに記憶された不良セルの数を、前記不良カウント部により計数された不良セルの数分増やした値に更新する更新部と
を備える試験装置。
【請求項３】
前記不良カウント部は、不良セルの数を計数する対象ページに対応するメモリバンクおよびブロックについて前記不良カウントメモリに記憶された不良セルの数を読み出して、読み出した不良セルの数を初期値として不良セルの数を計数し、
前記更新部は、対象ページについて計数された不良セルの数を前記不良カウントメモリに上書きする
請求項２に記載の試験装置。
【請求項４】
前記不良カウント部は、初期値を０として対象ページの不良セルの数を計数し、
前記更新部は、対象ページに対応するメモリバンクおよびブロックについて記憶された不良セルの数を前記不良カウントメモリから読み出して、前記不良カウント部により計数された不良セルの数を加え、前記不良カウントメモリに書き戻す
請求項２に記載の試験装置。
【請求項５】
第１の前記不良カウント部および第２の前記不良カウント部を備え、
前記更新部は、前記第１の不良カウント部によりすでに不良セルの数を計数し終えたページについて、当該ページに対応するメモリバンクおよびブロックについて前記不良カウントメモリに記憶された不良セルの数を、前記第１の不良カウント部により当該ページについて計数された不良セルの数分増やした値に更新する更新処理を行い、
前記第２の不良カウント部は、前記更新部による前記更新処理と並行して、次のページに対して検出された不良セルの数を計数する
請求項２に記載の試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、試験装置に関する。特に本発明は、複数のメモリバンクを有する被試験メモリを試験する試験装置に関する。
【背景技術】
【０００２】
近年、フラッシュメモリの普及が進んでいる。フラッシュメモリ等の半導体メモリは、１ビット単位のデータを記憶する多数のメモリセルを含むメモリセルアレイを有する。全てのメモリセルを良品とすることは製造上困難であることから、メモリセルアレイには、一部に不良のメモリセル（不良セル）が含まれる。そこで、半導体メモリは、不良セルと置き換えることを目的とした冗長なメモリセル（冗長セル）が予め設けられ、歩留まりの向上が図られている。【０００３】
不良セルを冗長セルに置き換える処理は、メモリリペア（またはリダンダンシ）と呼ばれ、半導体メモリの試験過程において行われる。メモリリペアにおいて、まず、試験装置は、不良セルがメモリセルアレイ中のどこに含まれているかを検出する。次に、試験装置は、検出した不良セルをどのように冗長セルと置き換えるかを定める救済解を算出する。そして、試験装置は、算出した救済解を半導体メモリにフィードバックする。【０００４】
また、複数のメモリセルアレイを有する複数バンク型のフラッシュメモリが知られている。複数バンク型のフラッシュメモリは、それぞれのメモリセルアレイに対応した複数の入出力バッファを有し、複数のメモリセルアレイに対して並行して読み出し又は書き込みが可能となっている。従って、複数バンク型のフラッシュメモリは、複数バンク分のデータ（すなわち、複数ページ分のデータ）を並行して書き込みおよび読み出しすることができる。すなわち、複数バンク型のフラッシュメモリは、データ転送量を多くできるので、読出および書込を高速化することができる。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、試験装置は、複数バンク型のフラッシュメモリの試験において、複数バンク型の利点である複数ページ分の並列読み出しおよび書き込みを利用しながら、バンク毎且つブロック毎に、高速に不良セルの数を検出することは困難であった。【０００６】
そこで本発明は、上記の課題を解決することのできる試験装置を提供することを目的とする。この目的は請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明の第１の形態においては、複数のメモリバンクを有する被試験メモリを試験する試験装置であって、メモリバンク毎かつブロック毎に、不良セルの数を記憶する不良カウントメモリと、メモリバンク毎に、試験対象ブロック内で検出された不良セルの数を記憶する不良カウントレジスタと、各メモリバンクから試験対象ブロック内の一部のページずつを順次読み出すメモリ読出部と、メモリ読出部により各ページから読み出されたデータを期待値と比較した結果に基づいて、各ページ内の不良セルを検出する検出部と、不良セルが検出されたページを含むメモリバンクに対応する不良カウントレジスタの値を、検出された不良セルの数分増加させる不良カウント部と、試験対象ブロック内の各ページの不良検出を終えたメモリバンクに対応して不良カウントレジスタに記憶された不良セルの数を、不良カウントメモリ中における当該メモリバンクの当該試験対象ブロックに対応する記憶領域に書き込む書込部とを備える試験装置を提供する。【０００８】
本発明の第２の形態においては、複数のメモリバンクを有する被試験メモリを試験する試験装置であって、メモリバンク毎かつブロック毎に、不良セルの数を記憶する不良カウントメモリと、各メモリバンクから一部のページずつを順次読み出すメモリ読出部と、メモリ読出部により各ページから読み出されたデータを期待値と比較した結果に基づいて、各ページ内の不良セルを検出する検出部と、ページ毎に順次、検出された不良セルの数を計数する不良カウント部と、ページ毎に順次、当該ページに対応するメモリバンクおよびブロックについて不良カウントメモリに記憶された不良セルの数を、不良カウント部により計数された不良セルの数分増やした値に更新する更新部とを備える試験装置を提供する。【０００９】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施形態に係る試験装置１０の構成を被試験メモリ５００と共に示す。
【図２】被試験メモリ５００の構成の一例を示す。
【図３】被試験メモリ５００のメモリバンク５０２の論理構成の一例およびパターン発生器１８の論理構成を示す。
【図４】本発明の実施形態に係る試験装置１０の読出試験の動作フローを示す。
【図５】図４に示したフローを実行した場合における、本実施形態に係る試験装置１０のデータ読み出し順序を示す。
【図６】本発明の実施形態の第１変形例に係る試験装置１０の構成を被試験メモリ５００と共に示す。
【図７】被試験メモリ５００のメモリバンク５０２の論理構成の一例および第１変形例に係るパターン発生器１８の論理構成を示す。
【図８】本発明の実施形態の第２変形例に係る試験装置１０の構成を被試験メモリ５００と共に示す。
【図９】本発明の実施形態の第３変形例に係る試験装置１０の構成を被試験メモリ５００と共に示す。
【符号の説明】
【００１１】
１０  試験装置
１２  不良カウントメモリ
１４  メモリ読出部
１６  不良セル数検出回路
１８  パターン発生器
２０  不良カウントレジスタ
２２  検出部
２４  不良カウント部
２８  書込部
３０  不良セルレジスタ
３２  比較器
３４  ビット加算器
３６  マルチプレクサ
３８  増加部
４８  アドレス変換部
５０  セレクタ
６０  更新部
６４  更新処理部
５００  被試験メモリ
５０２  メモリバンク
５１２  ＩＯ端子
５１４  制御端子
５１６  ＲＹ／ＢＹ端子
５２２  ステータスレジスタ
５２４  アドレスレジスタ
５２６  コマンドレジスタ
５２８  入出力コントロール回路
５３０  動作ロジックコントローラ
５３２  制御回路
５４０  メモリセルアレイ
５４２  カラムアドレスデコーダ
５４４  ローアドレスデコーダ
５４６  データレジスタ
５４８  増幅器
【発明を実施するための最良の形態】
【００１２】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。【００１３】
図１は、本実施形態に係る試験装置１０の構成を被試験メモリ５００と共に示す。試験装置１０は、複数のメモリバンク５０２を有する被試験メモリ５００を試験する。被試験メモリ５００は、一例として、複数のメモリバンク５０２を有する例えばＮＡＮＤ型のフラッシュメモリであってよい。より詳しくは、試験装置１０は、被試験メモリ５００に含まれる不良セルの数を、メモリバンク５０２毎且つブロック毎に検出する。検出されたブロック毎の不良セルの数は、一例として、各メモリバンク５０２に対するメモリリペアのための救済解の算出処理に用いられる。【００１４】
試験装置１０は、不良カウントメモリ１２と、メモリ読出部１４と、不良セル数検出回路１６と、パターン発生器１８とを備える。不良カウントメモリ１２は、メモリバンク５０２毎かつブロック毎に、被試験メモリ５００に含まれる不良セルの数を記憶する。【００１５】
メモリ読出部１４は、各メモリバンク５０２から試験対象ブロック内の一部のページずつを順次読み出す。メモリ読出部１４は、一例として、各メモリバンク５０２の試験対象ブロック内に記憶されたデータを、１ページずつ順次に読み出してよい。パターン発生器１８は、メモリ読出部１４により読み出されたデータの期待値、被試験メモリ５００内の試験対象ブロックのアドレスおよび不良セル数検出回路１６に対する制御信号を出力する。【００１６】
不良セル数検出回路１６は、メモリ読出部１４により読み出された試験対象ブロックのデータに基づき、当該試験対象ブロック内に含まれる不良セルの数を検出し、検出結果を不良カウントメモリ１２に書き込む。不良セル数検出回路１６は、不良カウントレジスタ２０と、検出部２２と、不良カウント部２４と、書込部２８とを有する。【００１７】
不良カウントレジスタ２０は、メモリバンク５０２毎に、試験対象ブロック内で検出された不良セルの数を記憶する。不良カウントレジスタ２０は、一例として、複数のメモリバンク５０２に一対一に対応する複数の不良セルレジスタ３０を含んでよい。複数の不良セルレジスタ３０は、対応するメモリバンク５０２内の試験対象ブロックで検出された不良セルの数を記憶する。複数の不良セルレジスタ３０は、例えばパターン発生器１８からの制御信号等に基づき、試験対象ブロック内の不良セルの検出に先立って（例えば試験対象ブロックの１番目のページの読み出し前に）、記憶する不良セルの数を初期値（例えば０）にリセットしてよい。【００１８】
検出部２２は、メモリ読出部１４により各ページから読み出されたデータを期待値と比較した結果に基づいて、各ページ内の不良セルを検出する。検出部２２は、一例として、比較器３２と、ビット加算器３４とを含んでよい。比較器３２は、メモリ読出部１４により各ページから読み出された読出データと、パターン発生器１８により発生された期待値とをビット単位で比較する。ビット加算器３４は、読出データと期待値とが一致しなかったビット（すなわち、不良のビット）をＩＯ方向に加算する。そして、ビット加算器３４は、加算結果を当該ページ内の不良セルの数として出力する。【００１９】
不良カウント部２４は、不良セルが検出されたページを含むメモリバンク５０２に対応する不良カウントレジスタ２０の値を、検出された不良セルの数分増加させる。不良カウント部２４は、一例として、マルチプレクサ３６と、複数のメモリバンク５０２に一対一に対応した複数の増加部３８とを含んでよい。マルチプレクサ３６は、例えばパターン発生器１８からの制御信号等に基づき、不良セルが検出されたページを含むメモリバンク５０２に対応する増加部３８を選択する。そして、マルチプレクサ３６は、検出部２２によるページ内の不良セルの検出結果を、選択した増加部３８に出力する。マルチプレクサ３６により選択された増加部３８は、対応する不良セルレジスタ３０に記憶された値を、検出部２２により検出された当該ページ内の不良セルの数分増加させる。【００２０】
書込部２８は、試験対象ブロック内の各ページの不良検出を終えたメモリバンク５０２に対応して不良カウントレジスタ２０に記憶された不良セルの数を、不良カウントメモリ１２中における当該メモリバンク５０２の当該試験対象ブロックに対応する記憶領域に書き込む。書込部２８は、一例として、アドレス変換部４８と、セレクタ５０とを含んでよい。【００２１】
アドレス変換部４８は、不良カウントメモリ１２中における、試験対象ブロック内の各ページの不良検出を終えたメモリバンク５０２の当該試験対象ブロックに対応する記憶領域を指定するアドレスを出力する。アドレス変換部４８は、一例として、パターン発生器１８により出力された被試験メモリ５００中の試験対象ブロックのアドレスを、不良カウントメモリ１２中における対応するアドレスに変換してよい。セレクタ５０は、試験対象ブロック内の各ページの不良検出を終えたメモリバンク５０２に対応する不良セルレジスタ３０を選択する。そして、セレクタ５０は、選択した不良セルレジスタ３０に記憶された不良セルの数を、アドレス変換部４８により指定された不良カウントメモリ１２中における記憶領域に書き込む。【００２２】
図２は、被試験メモリ５００の構成の一例を示す。被試験メモリ５００は、一例として、複数のメモリバンク５０２と、ステータスレジスタ５２２と、アドレスレジスタ５２４と、コマンドレジスタ５２６と、入出力コントロール回路５２８と、動作ロジックコントローラ５３０と、制御回路５３２とを備える。【００２３】
複数のメモリバンク５０２のそれぞれは、メモリセルアレイ５４０と、カラムアドレスデコーダ５４２と、ローアドレスデコーダ５４４と、データレジスタ５４６と、増幅器５４８とを有する。メモリセルアレイ５４０は、データを１ビット単位で記憶するメモリセルの集合である。カラムアドレスデコーダ５４２は、アドレスレジスタ５２４に格納されたアドレスに基づきメモリセルアレイ５４０のカラム方向のアドレスを指定する。ローアドレスデコーダ５４４は、アドレスレジスタ５２４に格納されたアドレスに基づきメモリセルアレイ５４０のロー方向のアドレスを指定する。データレジスタ５４６は、メモリセルアレイ５４０に対して書き込むべき書込データおよびメモリセルアレイ５４０から読み出された読出データを、ＩＯ端子５１２による入出力データ単位（例えば８ビット）で一時的に格納する。【００２４】
増幅器５４８は、書込命令が与えられた場合、データレジスタ５４６に格納された書込データを、メモリセルアレイ５４０内のカラムアドレスデコーダ５４２およびローアドレスデコーダ５４４により指定されたメモリセルに書き込む。また、増幅器５４８は、読出命令が与えられた場合、メモリセルアレイ５４０内のカラムアドレスデコーダ５４２およびローアドレスデコーダ５４４により指定されたメモリセルからデータを読み出し、読出データとしてデータレジスタ５４６に格納する。【００２５】
ステータスレジスタ５２２は、当該被試験メモリ５００の動作状態を示すステータス情報を格納する。アドレスレジスタ５２４は、書込データの書き込み先を表すアドレスおよび読出データの読み出し元を表すアドレスを格納する。コマンドレジスタ５２６は、当該被試験メモリ５００に対する動作を指示する動作コマンドを格納する。【００２６】
入出力コントロール回路５２８は、書込時において、ＩＯ端子５１２を介して外部から入力した書込データを、メモリバンク５０２のデータレジスタ５４６に格納する。入出力コントロール回路５２８は、読出時において、メモリバンク５０２のデータレジスタ５４６から読み出した読出データを、ＩＯ端子５１２を介して外部へ出力する。入出力コントロール回路５２８は、ＩＯ端子５１２を介して外部から入力したアドレスを、アドレスレジスタ５２４に格納する。入出力コントロール回路５２８は、ＩＯ端子５１２を介して外部から入力した動作コマンドを、コマンドレジスタ５２６に格納する。入出力コントロール回路５２８は、ステータスレジスタ５２２に格納されたステータスをＩＯ端子５１２を介して外部に出力する。【００２７】
動作ロジックコントローラ５３０は、制御端子５１４を介して外部から入力した各制御コマンドを、入出力コントロール回路５２８および制御回路５３２に供給する。制御回路５３２は、動作コマンドおよび制御コマンドに応じて書込命令および読出命令等を出力することにより、複数のメモリバンク５０２のそれぞれの動作を制御する。また、制御回路５３２は、当該被試験メモリ５００がレディー状態またはビジー状態を表すＲＹ／ＢＹ信号を、ＲＹ／ＢＹ端子５１６を介して外部に出力する。【００２８】
以上のような被試験メモリ５００は、読出時において、リードコマンドおよびアドレスが、外部からＩＯ端子５１２を介して与えられる。そして、被試験メモリ５００は、与えられたアドレスに記憶しているデータをページ単位で、ＩＯ端子５１２を介して外部に出力する。なお、同一のメモリバンク５０２内の２つのページに記録されたデータを読み出すべきリードコマンドが与えられた場合、被試験メモリ５００は、先のページのデータを出力して所定の読出マージン時間（例えば２５μ秒程度）を経過した後に、次のページのデータを出力する。しかし、被試験メモリ５００は、異なるメモリバンク５０２内の２つのページに記録されたデータを読み出すべきリードコマンドが与えられた場合、被試験メモリ５００は、先のページのデータを出力して所定の読出マージン期間を経過する前に、次のページのデータを出力することができる。【００２９】
また、被試験メモリ５００は、書込時において、ライトコマンド、書込データおよびアドレスが、外部からＩＯ端子５１２を介して与えられる。そして、被試験メモリ５００は、与えられたアドレスに対してページ単位で書込データを書き込む。なお、同一のメモリバンク５０２内の２つのページに対してデータを書き込むべきライトコマンドが与えられた場合、被試験メモリ５００は、先のページのデータを入力して所定の書込マージン期間（例えば１００μ秒程度）を経過した後に、次のページのデータを入力する。しかし、被試験メモリ５００は、異なるメモリバンク５０２の２つのページに対してデータを書き込むべきライトコマンドが与えられた場合、被試験メモリ５００は、先のページのデータを入力して所定の書込マージン期間（例えば１００μ秒程度）を経過する前に、次のページのデータを入力することができる。【００３０】
図３は、被試験メモリ５００のメモリバンク５０２の論理構成およびパターン発生器１８の論理構成の一例を示す。被試験メモリ５００が有する複数のメモリバンク５０２のそれぞれは、複数のページを有する複数のブロックを備える。【００３１】
複数のブロックのそれぞれは、固有のブロック番号が付けられている。メモリバンク５０２は、一例として、ブロック０〜ブロック２０４７のブロック番号が付けられた２０４８個のブロックを備えてよい。なお、複数のメモリバンク５０２は、同一のブロック番号が付けられた複数のブロックを備えてもよいし、互いに異なるブロック番号が付けられた複数のブロックを備えてもよい。例えば、第１のメモリバンク５０２−１は、偶数のブロック番号が付けられた複数のブロックを備え、第２のメモリバンク５０２−２は、奇数のブロック番号が付けられた複数のブロックを備えてもよい。【００３２】
ページは、データの書き込み及び読み出し単位である。複数のページのそれぞれは、ブロック内における位置を示すページ番号が付けられている。複数のブロックのそれぞれは、一例として、ページ０〜ページ６３が付けられた６４個のページを有してよい。【００３３】
また、ページは、それぞれが複数のカラムを含む。ページ内におけるカラム数は、全てのページで同一である。複数のカラムは、それぞれを特定するカラム番号が付けられている。カラム番号は、全てのブロックの全てのページに亘って共通している。複数のページのそれぞれは、一例として、カラム０〜カラム２０４７が付けられた２０４８個のカラムを含んでよい。【００３４】
１つのページ内の１つのカラムは、所定数ビットの記憶セルを含む。１つのカラムに含まれる複数の記憶セルは、複数のＩＯ端子５１２のそれぞれに一対一で対応する。１つのページ内の１つのカラムは、一例として、８個の記憶セルを含んでよい。【００３５】
さらに、被試験メモリ５００のメモリバンク５０２は、複数のリペア用ブロックと、複数のリペア用カラムとを備える。リペア用ブロックは、不良セルを含んだブロックに代えて用いられる。リペア用ブロックは、ブロックと略同一の構成となっており、メモリリペアにより任意の１つのブロックと置き換えられる。【００３６】
リペア用カラムは、不良セルを含んだカラムに代えて用いられる。リペア用カラムは、全ブロックの全ページについて同一位置のカラムに対応するメモリセルを含む構成となっている。リペア用カラムは、メモリリペアにより、全ブロックの全ページについて同一位置の１つのカラムと一括して置き換えられる。【００３７】
不良カウントメモリ１２は、被試験メモリ５００が有する複数のメモリバンク５０２毎、且つ、複数のブロック毎に分割された複数の記憶領域が設けられている。不良カウントメモリ１２の複数の記憶領域のそれぞれは、対応するメモリバンク５０２の対応するブロックに含まれる不良セルの数を格納する。従って、当該試験装置１０が被試験メモリ５００の全てのブロックに対して試験が完了した場合、不良カウントメモリ１２は、複数のメモリバンク５０２毎且つブロック毎に、不良セルの数を記憶する。【００３８】
図４は、本実施形態に係る試験装置１０の読出試験の動作フローを示す。まず、試験装置１０は、複数のメモリバンク５０２のそれぞれについて、ブロックを順次に１つずつ選択する。試験装置１０は、複数のメモリバンク５０２のそれぞれについて選択したブロックを試験対象ブロックとして、以下のステップＳ１００２からステップＳ１０１０の処理を実行する（Ｓ１００１、Ｓ１０１１）。次に、不良カウントレジスタ２０は、メモリバンク５０２毎に記憶している不良セルの数のそれぞれを、初期値（例えば０）にリセットする（Ｓ１００２）。【００３９】
次に、試験装置１０は、試験対象ブロック内のページを１つずつ順次に選択し、選択したページについて、以下のステップＳ１００４からステップＳ１００８の処理を実行する（Ｓ１００３、Ｓ１００９）。試験装置１０は、一例として、試験対象ブロック内のページ０から昇順に１ずつページを選択してよい。【００４０】
次に、試験装置１０は、メモリバンク５０２を１つずつ順次に選択し、選択したメモリバンク５０２について、以下のステップＳ１００５およびステップＳ１００７の処理を実行する（Ｓ１００４、Ｓ１００８）。最初に、メモリ読出部１４は、選択されたメモリバンク５０２における、ステップＳ１００１において選択された試験対象ブロックの中のステップＳ１００３において選択されたページに書き込まれているデータを読み出す（Ｓ１００５）。続いて、検出部２２は、ステップＳ１００５において読み出したデータと期待値と比較し、比較結果に基づいて当該ページ内の不良セルを検出する（Ｓ１００６）。続いて、不良カウント部２４は、不良カウントレジスタ２０内における選択されたメモリバンク５０２に対する記憶領域の値を、検出部２２が検出した不良セルの数分増加させる（Ｓ１００７）。試験装置１０は、全てのメモリバンク５０２について、ステップＳ１００５からステップＳ１００７の処理を実行し終えた場合、処理をステップＳ１００９に移す（Ｓ１００８）。【００４１】
試験装置１０は、各メモリバンク５０２の試験対象ブロック内の全てページについて、ステップＳ１００４からステップＳ１００８の処理の実行をし終えた場合、処理をステップＳ１０１０に移す。次に、書込部２８は、不良カウントレジスタ２０に記憶された複数のメモリバンク５０２の不良セルの数のそれぞれを、不良カウントメモリ１２中における対応するメモリバンク５０２の試験対象ブロックに対応する記憶領域に書き込む（Ｓ１０１０）。そして、試験装置１０は、全てのブロックについて以上のステップＳ１００２からステップＳ１０１０までの処理を実行し終えると、当該読出試験を終了する（Ｓ１０１１）。【００４２】
図５は、図４に示したフローを実行した場合における、本実施形態に係る試験装置１０のデータ読み出し順序を示す。図４に示したフローによりデータを読み出すことにより、試験装置１０は、ページ毎にメモリバンク５０２を切り替えてデータを読み出すことができる。例えば被試験メモリ５００が第１のメモリバンク５０２−１および第２のメモリバンク５０２−２を有する場合、試験装置１０は、第１のメモリバンク５０２−１のページ０→第２のメモリバンク５０２−２のページ０→第１のメモリバンク５０２−１のページ１→第２のメモリバンク５０２−２のページ１→…→第１のメモリバンク５０２−１のページ６３→第２のメモリバンク５０２−２のページ６３といった順で、被試験メモリ５００からデータを読み出すことができる。これにより、試験装置１０によれば、複数のメモリバンク５０２から並行してデータを読み出すことができるので、不良セルの検出期間を短くすることができる。【００４３】
さらに、試験装置１０は、メモリバンク５０２毎に試験対象ブロック内で検出された不良セルの数を記憶する不良カウントレジスタ２０を備える。例えば、不良カウントレジスタ２０は、第１のメモリバンク５０２−１に対応する第１の不良セルレジスタ３０−１と、第２のメモリバンク５０２−２に対応する第２の不良セルレジスタ３０−２とを含む。これにより、試験装置１０によれば、複数のメモリバンク５０２から並行してデータを読み出しても、複数のメモリバンク５０２から検出された不良セルを別個に記憶することができる。以上のように試験装置１０によれば、複数バンク型の被試験メモリ５００から、バンク毎且つブロック毎に、高速に不良セルの数を検出することができる。【００４４】
なお、試験装置１０は、ページ毎にメモリバンク５０２を切り替えてデータを読み出すことに代えて、一部のページ毎（複数ページ毎）にメモリバンク５０２を切り替えてデータを読み出してもよい。もっとも、被試験メモリ５００がフラッシュメモリである場合、試験装置１０は、１ページ毎にメモリバンク５０２を切り替えてデータを読み出すことにより、検出期間をより短くできる。【００４５】
図６は、本実施形態の第１変形例に係る試験装置１０の構成を被試験メモリ５００と共に示す。図７は、被試験メモリ５００のメモリバンク５０２の論理構成の一例および第１変形例に係るパターン発生器１８の論理構成を示す。本変形例に係る試験装置１０は、図１に示した同一符号の部材と略同一の構成および機能を採るので、以下相違点を除き説明を省略する。【００４６】
本変形例に係る不良カウントメモリ１２は、図７に示すように、メモリバンク５０２における、ＩＯ端子５１２毎、メモリバンク５０２毎かつブロック毎に、不良セルの数を記憶する。また、本変形例に係る試験装置１０は、図６に示すように、１つの不良セル数検出回路１６に代えて、それぞれが被試験メモリ５００のＩＯ端子５１２に対応した複数の不良セル数検出回路１６を備える。試験装置１０は、一例として、第１の不良セル数検出回路１６−１〜第８の不良セル数検出回路１６−８を備えてよい。【００４７】
複数の不良セル数検出回路１６のそれぞれが有する検出部２２は、メモリ読出部１４が被試験メモリ５００から読み出したデータのうち、対応するＩＯ端子５１２から出力された１ビット分のデータを入力する。検出部２２は、対応するＩＯ端子５１２から出力された１ビット分のデータと、対応するＩＯ端子５１２から出力されるべき期待値とを比較する。そして、検出部２２は、比較結果に基づいて、各ページ内の不良セルを検出する。【００４８】
さらに、複数の不良セル数検出回路１６のそれぞれが有する書込部２８は、試験対象ブロック内の各ページの不良検出を終えたメモリバンク５０２に対応して不良カウントレジスタ２０に記憶された不良セルの数を、不良カウントメモリ１２中における所定の記憶領域に書き込む。この場合において、各書込部２８は、対応するＩＯ端子５１２に対応する記憶領域であって、且つ、当該メモリバンク５０２の当該試験対象ブロックに対応する記憶領域に書き込む。【００４９】
このような本変形例に係る試験装置１０によれば、複数のメモリバンク５０２のそれぞれから検出された不良セルを、ＩＯ端子５１２毎且つブロック毎に別個に検出することができる。従って、本変形例に係る試験装置１０により算出されたブロック毎の不良セルの数は、ＩＯ端子毎にリペア用ブロックを有する被試験メモリ５００に対するメモリリペアにおける、救済解の算出に用いることができる。【００５０】
図８は、本実施形態の第２変形例に係る試験装置１０の構成を被試験メモリ５００と共に示す。本変形例に係る試験装置１０は、図１に示した同一符号の部材と略同一の構成および機能を採るので、以下相違点を除き説明を省略する。【００５１】
本変形例に係る不良セル数検出回路１６は、不良カウントレジスタ２０および書込部２８に代えて、更新部６０を有する。本変形例に係る不良カウント部２４は、ページ毎に順次、検出部２２により検出された不良セルの数を計数する。【００５２】
更新部６０は、アドレス変換部４８と、更新処理部６４とを含む。更新処理部６４は、ページ毎に順次、当該ページに対応するメモリバンク５０２およびブロックについて不良カウントメモリ１２に記憶された不良セルの数を、不良カウント部２４により計数された不良セルの数分増やした値に更新する。これにより、試験装置１０によれば、不良カウントメモリ１２内における記憶領域を利用して、不良セルの数を計数することができる。【００５３】
なお、不良カウント部２４は、一例として、不良セルの数を計数する対象ページに対応するメモリバンク５０２およびブロックについて不良カウントメモリ１２に記憶された不良セルの数を読み出して、読み出した不良セルの数を初期値として不良セルの数を計数してよい。この場合、更新部６０内の更新処理部６４は、対象ページについて計数された不良セルの数を不良カウントメモリ１２に上書きする。【００５４】
また、不良カウント部２４は、初期値を０として対象ページの不良セルの数を計数してもよい。この場合、更新部６０の更新処理部６４は、対象ページに対応するメモリバンク５０２およびブロックについて記憶された不良セルの数を不良カウントメモリ１２から読み出して、不良カウント部２４により計数された不良セルの数を加え、不良カウントメモリ１２に書き戻す。【００５５】
図９は、本実施形態の第３変形例に係る試験装置１０の構成を被試験メモリ５００と共に示す。本変形例に係る試験装置１０は、図８に示した同一符号の部材と略同一の構成および機能を採るので、以下相違点を除き説明を省略する。【００５６】
本変形例に係る不良セル数検出回路１６は、検出部２２と、第１の不良カウント部２４−１と、第２の不良カウント部２４−２と、更新部６０とを有する。第１の不良カウント部２４−１および第２の不良カウント部２４−２は、ページ毎に互いに交互に、検出部２２により検出された不良セルの数を計数する。【００５７】
更新部６０の更新処理部６４は、第１の不良カウント部２４−１によりすでに不良セルの数を計数し終えたページについて、当該ページに対応するメモリバンク５０２およびブロックについて不良カウントメモリ１２に記憶された不良セルの数を、第１の不良カウント部２４−１により当該ページについて計数された不良セルの数分増やした値に更新する更新処理を行う。さらに、第２の不良カウント部２４−２は、更新部６０の更新処理部６４による第１の不良カウント部２４−１により計数された不良セルの数の更新処理と並行して、次のページに対して検出された不良セルの数を計数する。【００５８】
また、同様に、更新部６０の更新処理部６４は、第２の不良カウント部２４−２によりすでに不良セルの数を計数し終えたページについて、当該ページに対応するメモリバンク５０２およびブロックについて不良カウントメモリ１２に記憶された不良セルの数を、第２の不良カウント部２４−２により当該ページについて計数された不良セルの数分増やした値に更新する更新処理を行う。さらに、第１の不良カウント部２４−１は、更新部６０の更新処理部６４による第２の不良カウント部２４−２により計数された不良セルの数の更新処理と並行して、次のページに対して検出された不良セルの数を計数する。【００５９】
このような本変形例に係る不良セル数検出回路１６によれば、更新部６０による更新処理に所定以上の時間が費やされる場合であっても、被試験メモリ５００から連続してデータを読み出すことができる。これにより、本変形例に係る試験装置１０によれば、複数バンク型の被試験メモリ５００から、バンク毎且つブロック毎に、高速に不良セルの数を検出することができる。【００６０】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【国際調査報告】
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