(57)【特許請求の範囲】
【請求項１】
ＥＳＤ事象中、積層型ＮＦＥＴ静電放電（ＥＳＤ）保護回路の上部ＮＦＥＴをオフにする中間接合部制御回路を含み、
前記積層型ＮＦＥＴＥＳＤ保護回路は、Ｉ／Ｏパッドと接地との間に直列に配置された前記上部ＮＦＥＴ及び下部ＮＦＥＴを含み、
前記中間接合部制御回路は、
第１の電圧を入力として有するインバータと、
前記インバータの出力をスイッチ入力として有するスイッチであって、スイッチ出力は、前記積層型ＮＦＥＴＥＳＤ保護回路の前記上部ＮＦＥＴと前記下部ＮＦＥＴとの間の中間接合部に接続される、スイッチと、
を含む、回路。
【請求項２】
前記中間接合部は、前記上部ＮＦＥＴのソースに接続される、請求項１に記載の回路。
【請求項３】
前記第１の電圧が低い状態のとき、前記スイッチが閉じられ、
前記スイッチが閉じられると、前記中間接合部及び前記上部ＮＦＥＴのゲートは第２の電圧を受け、
前記第１の電圧が高い状態のとき、前記スイッチが開けられ、
前記スイッチが開いているとき、前記中間接合部は浮遊することが可能になる、
請求項２に記載の回路。
【請求項４】
前記中間接合部制御回路は第２のスイッチを含み、
前記第２のスイッチの入力は、前記インバータの前記出力に接続され、
前記第２のスイッチの出力は、前記積層型ＮＦＥＴＥＳＤ保護回路の前記下部ＮＦＥＴのゲートに接続される、
請求項１に記載の回路。
【請求項５】
前記中間接合部制御回路は、ＥＳＤ事象中、前記下部ＮＦＥＴをオンにする、請求項４に記載の回路。
【請求項６】
前記中間接合部制御回路は、前記ＥＳＤ事象中、第２の電圧を調節する少なくとも１つのダイオードをさらに含み、前記少なくとも１つのダイオードは、第２の電圧ソースと前記インバータと前記スイッチの間に配置される、請求項１に記載の回路。
【請求項７】
Ｉ／Ｏパッドと接地との間に直列に配置された上部ＮＦＥＴ及び下部ＮＦＥＴを含む積層型ＮＦＥＴＥＳＤ保護回路と、
ＥＳＤ事象中、前記上部ＮＦＥＴをオフにする中間接合部制御回路と、
を含み、
前記中間接合部制御回路は、インバータ及びスイッチを含み、
前記インバータの入力は、第１の電源につながれ、
前記インバータの出力は、前記スイッチのゲートにつながれ、
前記スイッチの入力は、第２の電源につながれ、
前記上部ＮＦＥＴのゲートは、前記第２の電源につながれ、
前記スイッチの出力は、前記上部ＮＦＥＴと前記下部ＮＦＥＴとの間の中間接合部を介して、前記上部ＮＦＥＴのソースにつながれる、
回路。
【請求項８】
前記中間接合部制御回路は、第２のスイッチを含み、
前記第２のスイッチのゲートは、前記インバータの出力につながれ、
前記第２のスイッチの入力は、前記第２の電源につながれ、
前記第２のスイッチの出力は、前記下部ＮＦＥＴのゲートにつながれる、
請求項７に記載の回路。
【請求項９】
前記第２の電源と前記中間接合部制御回路との間に配置された少なくとも１つのダイオードをさらに含む、請求項７に記載の回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路の静電放電（electrostatic discharge、ＥＳＤ）保護に関し、より具体的には、トレラント（耐性のある、tolerant）及びフェールセーフ設計のためのロバストなＥＳＤ保護回路、方法、及び設計構造体に関する。
【背景技術】
【０００２】
静電放電（ＥＳＤ）事象により、極めて高い電流がチップ内の半導体デバイスを通って流れ、デバイス接合部、ゲート酸化物、及び他の隣接する構造体を恒久的に損傷させることがある。種々の製造、試験、及びパッケージング・ステップを含む、チップ製造の際にＥＳＤ保護を提供するために、従来の方法及び構造体を用いることができる。しかしながら、例えばユーザ環境及び現場使用における高電圧用途におけるＥＳＤ保護は、依然として懸案される問題である。
【０００３】
技術のスケーリングを通じたデバイス・サイズの縮小に伴って、ＣＭＯＳ集積回路の静電放電（ＥＳＤ）に対して適正な保護を達成するのは、次第により困難なものになっている。技術のスケーリングは、これに伴ってＣＭＯＳ回路内に非常に低い降伏電圧（breakdown voltage）をもたらしている。例えば９０ｎｍノードでは、これらの降伏電圧は、典型的にはデバイス帯電モデル（Charged Device Model、ＣＤＭ）の放電において生じるような短時間の過渡応力の場合、１０Ｖを下回る。それと同時に、ＩＣ技術の発達は回路密度を増大させ、これに対応して、オフ・チップ接続のためのパッド数、即ちチップの入力／出力（Ｉ／Ｏ）のための、並びに、電力及び接地をチップに供給するためのパッド数が増加した。
【０００４】
さらに、ゲート酸化物がより薄くなり、保護するのがより困難になる一方で、レガシーデバイスとの互換性要件は変わらないままである。これにより、設計ウィンドウはさらに狭い範囲に制限される。レガシーデバイスとの互換性は、現在の技術供与を利用するチップ（例えば２．５Ｖデバイス）が、旧来の技術を利用する旧来のチップ（例えば、５Ｖデバイス）と通信することを必要とする。
【０００５】
一般に、より新しくより低電圧のＥＳＤ  ＮＦＥＴを用いて、より古くより高電圧のトレラント又はフェールセーフＩ／Ｏ設計を保護することはできない。こうした場合、保護されるデバイスにかかる高電圧に対処しながらレガシー互換性設計にするために、積層型ＮＦＥＴが必要とされる。しかしながら、２．５Ｖ  ＥＳＤ  ＮＦＥＴを積層して５Ｖ動作に対処する実施（例えば、レガシーデバイスとやりとりするとき）では、信頼性問題及び不十分なＥＳＤ保護レベルに悩まされる。さらに、従来のシリサイド化ＮＦＥＴは、ＥＳＤ放電に対してロバストではなく、安全にＥＳＤ電流を対処するために、抵抗バラスト（resistance ballasting）に対して著しく大きい面積を必要とする。従って、民生電子機器における後方互換性（例えば、５ＶトレラントＩ／Ｏ）及びＥＳＤ耐久性は、サブミクロン技術で製造された設計のための新たな解決策を必要とする。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
従って、当技術分野において、上述の欠陥及び制限を克服する必要性が存在する。
【０００７】
本発明の１つの態様において、回路は、ＥＳＤ事象中、積層型ＮＦＥＴ静電放電（ＥＳＤ）保護回路の上部ＮＦＥＴをオフにする中間接合部（middle junction）制御回路を含む。
【０００８】
本発明の別の態様において、回路は、Ｉ／Ｏパッドと接地との間に直列に配置された上部ＮＦＥＴ及び下部ＮＦＥＴを含む積層型ＮＦＥＴ  ＥＳＤ保護回路を含む。中間接合部制御回路は、ＥＳＤ事象中、上部ＮＦＥＴをオフにするためにも用いられる。
【０００９】
本発明の別の態様において、静電放電保護を提供する方法は、ＥＳＤ事象中、積層型ＮＦＥＴ  ＥＳＤ保護回路の上部ＮＦＥＴと下部ＮＦＥＴとの間の中間接合部を上部ＮＦＥＴのゲートと実質的に同じ電圧にバイアスすることにより、該上部ＮＦＥＴをオフにすることを含む。
【００１０】
本発明の別の態様において、集積回路を設計し、製造し、又は試験するための、機械可読媒体に具体化される設計構造体が提供される。設計構造体は、本発明の構造体及び／又は方法を含む。
【００１１】
本発明は、本発明の例示的な実施形態の限定されない例として示される多数の図面を参照して、以下の詳細な説明において記載される。
【図面の簡単な説明】
【００１２】
【図１】積層型ＭＯＳＦＥＴ保護回路を示す。
【図２】積層型ＭＯＳＦＥＴ保護回路の半導体構造体を示す。
【図３】積層型ＭＯＳＦＥＴ保護回路の半導体構造体を示す。
【図４】積層型ＭＯＳＦＥＴ保護回路の半導体構造体を示す。
【図５】本発明の態様による、積層型ＭＯＳＦＥＴ保護回路のための試験構造を示す。
【図６】本発明の態様による、図５の試験構造を用いて得られたデータを示す。
【図７】本発明の態様による、中間接合部制御回路を含むＥＳＤ保護回路を示す。
【図８】本発明の態様による、中間接合部制御回路を含むＥＳＤ保護回路を示す。
【図９】本発明の態様による、中間接合部制御回路を含むＥＳＤ保護回路を示す。
【図１０】半導体の設計、製造、及び／又は試験に用いられる設計プロセスの流れ図である。
【発明を実施するための形態】
【００１３】
本発明は、集積回路のＥＳＤ保護に関し、より具体的には、５Ｖトレラント及びフェールセーフ設計のための、ロバストな２．５Ｖ  ＥＳＤ保護構造体及び方法に関する。実施形態においては、ＥＳＤ事象中に積層型ＭＯＳＦＥＴ保護回路の少なくとも１つのＭＯＳＦＥＴの状態を制御するために、中間接合部制御回路が設けられる。具体的には、通常の動作（例えば、ＥＳＤ事象中以外の動作）中、中間接合部制御回路は、上部ＭＯＳＦＥＴ（例えば、パッドに近い方のＭＯＳＦＥＴ）がデジタルＶｄｄ（例えば、ＤＶｄｄ）に近い電位であることを可能にし、下部ＭＯＳＦＥＴ（例えば、接地に近い方のＭＯＳＦＥＴ）が接地につながれることを可能にする。一方、ＥＳＤ事象中、中間接合部制御回路により、上部ゲートがオフになり、それにより、向上したＥＳＤ性能が提供される。随意的に、中間接合部制御回路はまた、ＥＳＤ事象中、部分的にオンになるように下部ゲートを制御することもでき、それにより、積層型ゲート回路のＥＳＤ性能がさらに向上する。付加的に、１つ又は複数のダイオードを中間接合部制御回路内に設けて、ＥＳＤ事象中に供給される電圧を微調整することができる。このように、本発明の実施は、積層型ＭＯＳＦＥＴ保護回路のための向上したＥＳＤ性能を提供する。
【００１４】
図１は、積層型ＭＯＳＦＥＴ保護回路１０を示す。本発明は、本明細書では、ＮチャネルＭＯＳＦＥＴ（ＮＦＥＴ）を含む積層型ＭＯＳＦＥＴ保護回路に関して説明されるが、本発明はＮＦＥＴでの使用に限定されるものではない。さらに図１を参照すると、積層型ＭＯＳＦＥＴ保護回路１０は、Ｉ／Ｏパッド１５と、接地２０と、上部ＮＦＥＴ２５と、下部ＮＦＥＴ３０とを含む。上部抵抗器３５がパッド１５と上部ＮＦＥＴ２５の間に配置され、下部抵抗器４０が下部ＮＦＥＴ３０と接地２０の間に配置される。パッド１５、上部抵抗器３５及び上部ＮＦＥＴ２５、並びに下部ＮＦＥＴ３０、下部抵抗器４０、及び接地２０の直列構成は、積層型ＭＯＳＦＥＴ保護回路１０として知られている（そして、積層型ＮＦＥＴ保護回路、積層型ＮＦＥＴ  ＥＳＤ保護回路等と呼ぶこともできる）。５Ｖ動作の場合は、上部ＮＦＥＴ２５及び下部ＮＦＥＴ３０の各々は、２．５Ｖ  ＮＦＥＴであるが、本発明はこの特定の電圧を有するデバイスに限定されるものではなく、本発明の範囲内で、異なる電圧用に設計された他のデバイスを用いることができる。
【００１５】
図１に示されるように、上部ＮＦＥＴ２５のゲートは、外部論理電源に対応するデジタルＶｄｄ（ＤＶｄｄ）につながれる。しかしながら、ＥＳＤ事象中、それぞれのＮＦＥＴ２５、３０のオン／オフ状態は制御されない。示される構成において、積層型ＭＯＳＦＥＴ保護回路１０は、５Ｖトレラント設計の場合（例えば、ＤＶｄｄを作動電圧まで電源投入する場合）、通常の回路動作中にうまく機能するが、５Ｖフェールセーフ設計の場合（例えば、ＤＶｄｄは、電源投入できず、０Ｖの低さになり得る場合）うまく機能しない。さらに、出力部がＥＳＤ保護デバイスと類似のトポロジーを共有するとき、積層型ＭＯＳＦＥＴ保護回路１０は低いＥＳＤ性能を有する。
【００１６】
図２−図４は、図１の積層型ＭＯＳＦＥＴ保護回路１０に対応する半導体構造体の典型的な構成の平面図を示す。図２−図４において、ゲート５５は上部ＮＦＥＴ２５のゲートに対応し、ゲート６０は下部ＮＦＥＴ３０のゲートに対応する。活性領域６５は、トランジスタのための活性領域である。さらに、第１のシリサイド・ブロック７５は上部抵抗器３５に対応し、第２のシリサイド・ブロック８０は下部抵抗器４０に対応する。
【００１７】
図２に示されるゲート・シリサイド化（ＧＳ）構造体は、積層型ＦＥＴの最も一般的な設計構成である。図３は、第１のシリサイド・ブロック７５がゲート５５の上に部分的に延びる、部分ゲート非シリサイド化（部分ＧＮＳ）構造体を示す。図４は、第１及び第２のシリサイド・ブロック７５、８０が、ゲート５５、６０と、ゲート５５とゲート６０との間の空間（例えば、中間接合部）とを覆う、ＧＮＳ構造体を示す。図３の部分ＧＮＳ構造体及び図４のＧＮＳ構造体は、図２のＧＳ構造体と比べて、改善されたＥＳＤ性能を提供する。しかしながら、ゲートの上のシリサイド・ブロックの存在は、不都合なことに、ゲート抵抗を増大させ、そのことが全体的なデバイス速度を低下させる。従って、シリサイドが中間接合部をブロックするのは、図１の回路１０の自己保護構成のための魅力的な選択肢ではない。
【００１８】
図１−図４に示される構成の実装を有するチップにおいて、ＥＳＤ性能とデバイス速度の間に不都合なトレードオフが存在することが認識されている。従って、本発明の態様は、積層型ＮＦＥＴ保護回路におけるＮＦＥＴのオン／オフ状態の制御効果を検査するための、図５に示される試験回路１００を含む。試験回路１００は、積層型ＮＦＥＴの異なるゲートに接続する抵抗回路網を有する、積層型ＮＦＥＴを含む。より具体的には、試験回路１００は、図１に関して上述したパッド１５、接地２０、ＮＦＥＴ２５、３０、及び抵抗器３５、４０と類似のものとすることができる、パッド１１５、接地１２０、上部ＮＦＥＴ１２５、下部ＮＦＥＴ１３０、上部ドレイン抵抗器１３５、及び下部ソース抵抗器１４０を含む。
【００１９】
試験回路１００はまた、Ｒ１の抵抗値を有する第１の抵抗器１５５と、Ｒ２の抵抗値を有する第２の抵抗器１６０とを含む、分圧器１５０も含む。試験回路１００はまた、スイッチ１６５も含む。分圧器１５０及びスイッチ１６５は、パッド電圧（例えばＶＰＡＤ）の一部をＮＦＥＴ１２５（又は１３０）のそれぞれに印加するように動作し、ＮＦＥＴ１３０（又は１２５）の他方の各々は接地につながれる。例えば、ゲートの一方に印加される電圧は、パッド電圧にＲ２／（Ｒ１＋Ｒ２）を乗算したものに等しく、他方のゲートは接地につながれる。人体モデル（Human Body Model、ＨＢＭ）試験電圧をパッド１１５に印加することにより、試験回路１００を用いて、回路のＥＳＤ性能における、ＮＦＥＴ１２５、１３０の各々のオン／オフ状態を制御した効果を評価することができる。
【００２０】
図６は、図５からの試験回路１００を用いて経験的に得られたデータのグラフを示す。第１の軸１７５は、試験回路１００が故障した電圧を表し、パッド１１５に印加された電圧の値（例えば、ＶＰＡＤ）に対応する。第２の軸１８０は、分圧器１５０及びスイッチ１６５を介してＮＦＥＴ１２５、１３０のうちの一方のゲートに印加されたパッド電圧（ＶＰＡＤ）の割合（例えば０．０から１．０まで）を表す。
【００２１】
第１のデータ・プロット１８５は、下部ゲート（例えば、下部ＮＦＥＴ１３０）が接地され、上部ゲート（例えば、上部ＮＦＥＴ１２５）はパッド電圧（ＶＰＡＤ）の一部を受けるのに対応する。従って、例えば、データ点１８５ａで示されるように、試験回路１００は、下部ゲートが接地され、上部ゲートがパッド電圧の０％を受けたとき、約２５００Ｖのパッド電圧で故障した。同じく、データ点１８５ｂで示されるように、試験回路１００は、下部ゲートが接地され、上部ゲートがパッド電圧の約５０％を受けたとき、約３７００Ｖで故障した。さらに、データ点１８５ｃで示されるように、試験回路１００は、下部ゲートが接地され、上部ゲートがパッド電圧の約１００％を受けたとき、約１０００Ｖで故障した。
【００２２】
第２のデータ・プロット１９０は、上部ゲート（例えば、上部ＮＦＥＴ１２５）が接地され、下部ゲート（例えば、下部ＮＦＥＴ１３０）にパッド電圧（ＶＰＡＤ）の一部が印加されるのに対応する。従って、例えば、データ点１９０ａで示されるように、試験回路１００は、上部ゲートが接地され、下部ゲートがパッド電圧の０％を受けたとき、約２５００Ｖのパッド電圧で故障した。同じく、データ点１９０ｂで示されるように、試験回路１００は、上部ゲートが接地され、下部ゲートがパッド電圧の約２５％を受けたとき、約３９００Ｖで故障した。さらに、データ点１９０ｃで示されるように、試験回路１００は、上部ゲートが接地され、下部ゲートがパッド電圧の約７５％を受けたとき、約４０００Ｖで故障した。
【００２３】
図６に示される実験データから、本明細書では、ＥＳＤ性能の向上のために、ＥＳＤ事象中、上部ＮＦＥＴをオフにする（例えば、接地する）べきであることが分かった。ＥＳＤ性能の更なる向上のためには、ＥＳＤ事象中、上部ＮＦＥＴをオフにして、下部ＮＦＥＴを部分的にオンにするべきである。さらに、通常の回路動作（例えば、ＥＳＤではない動作）の場合には、下部ゲートを接地につなぐ一方で、上部ゲートをＤＶｄｄに近い電位にすべきである。これらの好ましい動作状態は、これまで知られていなかった。
【００２４】
図７は、本発明の態様による保護回路２００を示す。実施形態においては、保護回路２００は、図１に関して上述したパッド１５、接地２０、ＮＦＥＴ２５、３０、及び抵抗器３５、４０と同様のものとすることができる、パッド２１５、接地２２０、上部ＮＦＥＴ２２５、下部ＮＦＥＴ２３０、上部抵抗器２３５、及び下部抵抗器２４０を含む。実施形態において、保護回路２００はまた、ＥＳＤ事象中、上部ＮＦＥＴ２２５のオン／オフ状態を制御するように動作する中間接合部制御回路２５０も含む。より具体的には、本明細書でより詳細に説明されるように、中間接合部制御回路２５０は、ＥＳＤ事象中に上部ＮＦＥＴ２２５をオフにするように動作し、従って、通常の動作中、上部ＮＦＥＴ２２５がＤＶｄｄに近い電位になり、下部ＮＦＥＴ２３０が接地につながれることを可能にする。このように、保護回路２００は、従来の積層型ＮＦＥＴ保護回路に比べて向上したＥＳＤ性能を提供する。
【００２５】
実施形態において、中間接合部制御回路２５０は、Ｖｄｄ（例えば、内部論理電源、アナログＶｄｄ等）及びＤＶｄｄ（例えば、デジタルＩ／Ｏ接続電源）への接続を含む。本発明の態様によれば、Ｖｄｄ正味電圧を用いて、いつＥＳＤ事象が発生するかを判断することができる。例えば、パッド・ピンへのＥＳＤ放電中、Ｖｄｄは典型的には０（例えば、低い、接地等）の値を有し、一方、通常の動作中、Ｖｄｄは典型的には高い値（例えば、デバイスの公称電圧）を有する。実施形態において、レベル・シフタ（図示せず）を用いて、ＤＶｄｄに対するＶｄｄのレベルを調整することができる。レベル・シフタの使用は、当技術分野において公知であり、更なる説明は必要でないと考えられる。
【００２６】
本発明の態様によれば、中間接合部制御回路２５０は、インバータ２６５を含む。実施形態において、Ｖｄｄ電圧は、インバータ２６５の入力に印加される。インバータ２６５は、例えば、ＮＦＥＴ２７０とＰＦＥＴ２７５とを含む。インバータ２６５の出力は、制御スイッチ２８０のゲートに印加される。実施形態において、制御スイッチ２８０は、高電圧（例えば、公称電圧）が制御スイッチ２８０のゲートに印加されたときに閉じ、低電圧（例えば、０）が制御スイッチ２８０のゲートに印加されたときに開く、ＮＦＥＴである。制御スイッチ２８０の入力はＤＶｄｄにつながれ、一方、制御スイッチ２８０の出力は、保護回路２００の上部ＮＦＥＴ２２５と下部ＮＦＥＴ２３０との間に配置された中間接合部２８５に接続される。従って、制御スイッチ２８０が閉じられると、中間接合部２８５は、ＤＶｄｄにバイアスされる。実施形態においては、中間接合部２８５は、上部ＮＦＥＴ２２５のソース接続２９０に電気的に接続され、ＤＶｄｄは、上部ＮＦＥＴ２２５のゲート２９５に接続される。
【００２７】
作動の際、ＥＳＤ事象中、ＤＶｄｄの正味は、ダイオード及び／又は寄生容量から部分的に充電される。ＥＳＤ事象中、Ｖｄｄの値は低い（例えば０である）ので、インバータの入力も低く、その結果としてインバータ２６５の出力は高くなり、それにより制御スイッチ２８０が閉じられる。制御スイッチ２８０が閉じられると、中間接合部２８５（従って、上部ＮＦＥＴソース接続２９０も）上部ＮＦＥＴのゲート２９５と実質的に同じ電圧（例えば、ＤＶｄｄ）にバイアスされる。これにより上部ＮＦＥＴ２２５はオフにされ、これは図６のデータに従った好ましい状態である。ＥＳＤ事象中に上部ＮＦＥＴ２２５がオフにされると、ＥＳＤ電圧は、周知のなだれ降伏（avalanche breakdown）及びスナップバック現象により、寄生バイポーラ接合トランジスタを介して上部ＮＦＥＴ２２５を通って伝えられる。
【００２８】
一方、通常の動作中（例えば、ＥＳＤ事象中以外）、Ｖｄｄの値は高く（例えば、公称電圧）、それによりインバータ２６５の出力は低く（例えば０に）なり、それにより制御スイッチ２８０が開けられる。制御スイッチ２８０が開いた状態では、中間接合部制御回路２５０は、中間接合部２８５をバイアスしない。代わりに、通常の動作中、中間接合部２８５は、浮遊（float）することが可能になる（例えば、中間接合部制御回路２５０によってＤＶｄｄにバイアスされない）。同様に、通常の動作中、上部ＮＦＥＴ２２５のゲートはＤＶｄｄにバイアスされ、一方、下部ＮＦＥＴ２３０は接地２２０につなげられる。
【００２９】
実施形態においては、図８に示されるように、１つ又は複数のダイオード３００をＤＶｄｄソースと中間接合部制御回路２５０との間に挿入することができる。ＥＳＤ事象中、中間接合部制御回路２５０に供給される電圧を微調整するために、１つ又は複数のダイオード３００が随意的に用いられる。１つ又は複数のダイオード３００の数及び／又はサイズ（例えば、電圧降下の大きさ）は、システムの所望の最終用途に基づいて選択することができる。例えば、３つのダイオード３００が示されるが、本発明はこの数に限定されるものではなく、いずれの数のダイオード３００を用いてもよい。
【００３０】
図９は、ＥＳＤ事象中、上部ＮＦＥＴ２２５及び下部ＮＦＥＴ２３０の両方のオン／オフ状態を制御するのに用いられる中間接合部制御回路２５０’を示す。図９において、同様の参照符号は、図７に関して上述した同じ要素を指す。実施形態においては、中間接合部制御回路２５０’は、インバータ２６５の出力と下部ＮＦＥＴ２３０のゲートとの間に接続された付加的なスイッチ３０５を含む。スイッチ３０５は、上述した制御スイッチ２８０と類似したものとすることができる。
【００３１】
従って、ＥＳＤ事象中にＶｄｄが低くなると、インバータ２６５の出力は高くなり、それによりスイッチ２８０及び３０５が閉じられる。制御スイッチ２８０が閉じられると、中間接合部２８５は上部ＮＦＥＴ２２５のゲートと同じ電圧（例えば、ＤＶｄｄ）にバイアスされ、それにより上部ＮＦＥＴ２２５がオフにされる。さらに、制御スイッチ３０５が閉じられると、ＤＶｄｄが下部ＮＦＥＴ２３０のゲートに印加され、それにより下部ＮＦＥＴ２３０がオンにされる。このようにして、中間接合部制御回路２５０’は、ＥＳＤ事象中、上部ＮＦＥＴ２２５をオフにし、下部ＮＦＥＴ２３０をオンにするように動作し、これは図６に従ったＥＳＤ事象中の好ましい状態である。一方、通常の動作中（例えば、ＥＳＤ事象以外の）、Ｖｄｄが高い状態のために、スイッチ２８０、３０５が開けられ、その結果中間接合部制御回路２５０’は、中間接合部２８５も又は下部ＮＦＥＴ２３０のゲートもバイアスしない。
【００３２】
本方法の実装を用いて、５Ｖトレラント及びフェールセーフ設計のためのロバストな２．５Ｖ  ＥＳＤ保護回路を提供することができる。本発明の実装を用いて、５Ｖトレラント／フェールセーフＩ／Ｏのために、ＨＢＭ  ＥＳＤ保護レベルを２５００Ｖまでに改善することができる。また、本実装は、自己保護型Ｉ／Ｏ出力構成及び非自己保護型Ｉ／Ｏ出力構成の両方ために用いることもできる。さらに、実施形態は、積層デバイスのゲート間に付加的なシリサイド・ブロック領域を必要とすることなく、向上したＥＳＤ性能を提供し、その結果より小さいフットプリント及びＩ／Ｏサイズが提供される。さらにまた、実施形態は、付加的なプロセス変更なしに（例えば、追加のマスク、付加的なドーピング等に対する必要性なしに）実施することができる。さらに、随意的なダイオードを介した調節可能な制御電圧は、他の出力構成における使用も可能にする。
【００３３】
図１０は、好ましくは設計プロセス９１０によって処理される入力設計構造体９２０を含む、複数のこのような設計構造体を示す。設計構造体９２０は、設計プロセス９１０によって生成及び処理され、ハードウェアデバイスの論理的に等価な機能的表現を生成する、論理シミュレーション設計構造体とすることができる。設計構造体９２０はさらに又は代替的に、設計プロセス９１０によって処理されたときにハードウェアデバイスの物理的構造の機能的表現を生成するデータ及び／又はプログラム命令を含むことができる。機能的及び／又は構造的設計特徴のどちらを表現するのであれ、設計構造体９２０は、コア開発者／設計者によって実施されるような電子的コンピュータ支援設計（ＥＣＡＤ）を使用して生成することができる。機械可読データ伝送、ゲートアレイ、又はストレージ媒体上でエンコードされた場合、設計プロセス９１０内の１つ又は複数のハードウェア及び／又はソフトウェア・モジュールによって設計構造体９２０にアクセスし、これを処理して、図８−図１０に示されるもののような電子コンポーネント、回路、電子若しくは論理モジュール、装置、デバイス、又はシステムをシミュレーションするか、又は他の方法で機能的に表現することができる。そのため、設計構造体９２０は、設計又はシミュレーション・データ処理システムによって処理されたときに回路又は他のレベルのハードウェア論理設計を機能的にシミュレーションするか、又は他の方法で表現する、人間及び／又は機械可読のソースコード、コンパイルされた構造体、及びコンピュータ実行可能コード構造体を含む、ファイル又は他のデータ構造体を含むことができる。このようなデータ構造体は、ハードウェア記述言語（ＨＤＬ）設計エンティティ、又は、Ｖｅｒｉｌｏｇ及びＶＨＤＬのような低レベルＨＤＬ設計言語、及び／又はＣ若しくはＣ＋＋のような高レベル設計言語に適合する及び／又は互換性のある他のデータ構造体を含むことができる。
【００３４】
設計プロセス９１０は、設計構造体９２０のような設計構造体を格納することができるネットリスト９８０を生成するために、好ましくは、図８−図１０に示されるコンポーネント、回路、デバイス又は論理構造体の設計／シミュレーションの機能的等価物を合成、翻訳又はその他の方法で処理するためのハードウェア及び／又はソフトウェア・モジュールを使用し、組み込む。ネットリスト９８０は、例えば、集積回路設計内の他の素子及び回路への接続を記述する配線、個別の部品、論理ゲート、制御回路、Ｉ／Ｏデバイス、モデル等のリストを表す、コンパイル又はその他の方法で処理されたデータ構造体を含むことができる。ネットリスト９８０は繰り返しプロセスを用いて合成することができ、このプロセスにおいて、ネットリスト９８０は、デバイスの設計仕様及びパラメータに応じて１回又は複数回再合成される。ここで説明された他の設計構造体のタイプと同様に、ネットリスト９８０を機械可読データストレージ媒体上に記録し、又はプロブラマブル・ゲート・アレイにプログラムすることができる。媒体は、磁気又は光ディスクドライブのような不揮発性ストレージ媒体、プロブラマブル・ゲート・アレイ、コンパクトフラッシュ、又は他のフラッシュメモリとすることができる。それに加えて又は代替的に、媒体は、インターネット又は他のネットワーキングに適した手段を介してデータパケットを伝送し、中間的に格納することができる、システム又はキャッシュメモリ、バッファ領域、又は電気的若しくは光学的に伝導性のデバイス及び材料とすることができる。
【００３５】
設計プロセス９１０は、ネットリスト９８０を含む様々な入力データ構造のタイプを処理するためのハードウェア及びソフトウェア・モジュールを含むことができる。このようなデータ構造タイプは、例えば、ライブラリ要素９３０内に存在することができ、これは、所与の製造技術（例えば、異なる技術ノード、３２ｎｍ、４５ｎｍ、９０ｎｍなど）について共通して用いられるモデル、レイアウト、及び記号表記を含めた素子、回路、及びデバイスのセットを含むことができる。データ構造タイプは、設計仕様９４０、特徴データ９５０、検証データ９６０、設計ルール９７０、並びに入力試験パターン、出力試験結果及び他の試験情報を含むことができる試験データ・ファイル９８５をさらに含むことができる。設計プロセス９１０は、例えば、応力分析、熱分析、機械事象シミュレーション、並びにキャスティング、モールディング及びダイプレス成形のような操作についてのプロセス・シミュレーション等といった標準的な機械的設計プロセスをさらに含むことができる。機械設計の当業者は、本発明の範囲及び精神から逸脱することなく設計プロセス９１０において用いられる、可能な機械設計ツール及びアプリケーションの範囲を認識することができる。設計プロセス９１０はまた、タイミング分析、検証、設計ルールチェック、位置及び経路の操作などのような標準的な回路設計プロセスを実行するためのモジュールを含むこともできる。
【００３６】
設計プロセス９１０は、第２の設計構造体９９０を作成するために、ＨＤＬコンパイラ及びシミュレーションモデル構築ツールのような論理的及び物理的設計ツールを使用し、組み込んで、設計構造体９２０を、図示された支持データ構造体のうちの幾つか又は全てと共に、いずれかの付加的な機械設計又はデータ（適用可能な場合）と併せて処理する。設計構造体９９０は、機械的なデバイス及び構造体のデータの交換に用いられるデータ形式（例えば、ＩＧＥＳ、ＤＸＦ、Ｐａｒａｓｏｌｉｄ  ＸＴ、ＪＴ、ＤＲＧ又はこのような機械的設計構造体を格納又はレンダリングするのに適したその他の形式で格納される情報）でストレージ媒体又はプログラマブル・ゲート・アレイ上に存在する。設計構造体９２０と同様に、設計構造体９９０は、好ましくは、１つ又は複数のファイル、データ構造体、又は他のコンピュータコード化データ又は命令を含み、これは、伝送又はデータストレージ媒体上に存在し、ＥＣＡＤシステムによって処理されると図８−図１０に示される本発明の実施形態の１つ又は複数の、論理的又はその他の方式で機能的に等価な形態を生成する。１つの実施形態において、設計構造体９９０は、図８−図１０に示されるデバイスを機能的にシミュレーションする、コンパイルされた実行可能なＨＤＬシミュレーションモデルを含むことができる。
【００３７】
設計構造体９９０はまた、集積回路のレイアウトデータの交換に用いられるデータ形式及び／又は記号データ形式（例えば、ＧＤＳＩＩ（ＧＤＳ２）、ＧＬ１、ＯＡＳＩＳ、マップファイル、又はこのような設計データ構造体を格納するためのその他のいずれかの適切な形式で格納される情報）を使用することもできる。データ構造体９９０は、例えば、記号データ、マップファイル、試験データ・ファイル、設計コンテンツ・ファイル、製造データ、レイアウト・パラメータ、配線、金属のレベル、ビア、形状、製造ラインを通じた経路選択のデータ、並びに、上で説明し、図８−図１０に示されるようなデバイス又は構造体を製造するために製造者又は他の設計者／開発者によって要求されるその他のいずれかのデータといった情報を含むことができる。次に、設計構造体９９０はステージ９９５に進み、ここで、例えば、設計構造体９９０は、テープアウトされたり、製造に引き渡されたり、マスク会社に引き渡されたり、別の設計会社に送られたり、顧客に送り返されたりされる。
【００３８】
上述した方法及び／又は設計構造体は、集積回路チップの製造に用いられる。結果として得られる集積回路チップは、生ウェハの形態で（即ち、複数のパッケージされていないチップを有する単一のウェハとして）、ベア・ダイとして、又はパッケージされた形態で、製造業者により流通させることができる。後者の場合、チップは、単一のチップ・パッケージ（マザーボード又は他のより高いレベルのキャリアに取り付けられたリード線を有するプラスチック製キャリアのような）、又は、マルチチップ・パッケージ（片面又は両面の相互接続部、或いは埋め込まれた相互接続部を有するセラミック製キャリアのような）の中にマウントされる。いずれにせよ、その後、チップは、他のチップ、別個の回路素子、及び/又は、（ａ）マザーボードなどの中間製品又は（ｂ）最終製品のいずれかの部品のような他の信号処理デバイスと共に統合される。最終製品は、集積回路チップを含む何らかの製品とすることができる。
【００３９】
本明細書において用いられる用語は、特定の実施形態を説明する目的のためのものにすぎず、本発明を限定することを意図するものではない。本明細書において用いられる場合、文脈から明らかにそうでないことが示されていない限り、単数形「a」、「an」、及び「the」で示されたものは、複数形も同様に含むことが意図されている。「含む（comprise）」及び／又は「含んでいる（comprising）」という用語は、本明細書において用いられる場合、言明された特徴、整数、ステップ、動作、要素、及び／又はコンポーネントの存在を特定するものではあるが、１つ又は複数の他の特徴、整数、ステップ、動作、要素、コンポーネント、及び／又はそれらの群の存在又は追加を排除するものではないこともさらに理解されるであろう。
【００４０】
以下の特許請求の範囲における全ての「手段又はステップと機能との組合せ」要素の対応する構造、材料、行為及び均等物は、その機能を、明確に特許請求されているように他の特許請求された要素と組み合わせて実行するための、いかなる構造、材料又は行為をも含むことが意図される。本発明の説明は、例示及び説明の目的で提示されたものであるが、網羅的であることを意図するものではなく、本発明を開示された形態に限定することを意図するものでもない。本発明の範囲及び思想から逸脱することのない多くの変更及び変形が、当業者には明らかである。実施形態は、本発明の原理及び実際の用途を最も良く説明するため、及び、当業者が本発明を種々の変更を有する種々の実施形態について企図される特定の使用に好適なものとして理解することを可能にするために、選択及び記載された。
【符号の説明】
【００４１】
１０：積層型ＭＯＳＦＥＴ保護回路
１５、１１５、２１５：Ｉ／Ｏパッド
２０、１２０、２２０：接地
２５、１２５、２２５：上部ＮＦＥＴ
３０、１３０、２３０：下部ＮＦＥＴ
３５、１３５、２３５：上部抵抗器
４０、１４０、２４０：下部抵抗器
５５、６０、２９５：ゲート
６５：活性領域
７５：第１のシリサイド・ブロック
８０：第２のシリサイド・ブロック
１００：試験回路
１５０：分圧器
１５５：第１の抵抗器
１６０：第２の抵抗器
１６５、２８０、３０５：スイッチ
１７５：第１の軸
１８０：第２の軸
１８５：第１のデータ・プロット
１９０：第２のデータ・プロット
１８５ａ、１８５ｂ、１８５ｃ、１９０ａ、１９０ｂ、１９０ｃ：データ点
２００：保護回路
２５０、２５０’：中間接合部制御回路
２６５：インバータ
２７０：ＮＦＥＴ
２７５：ＰＦＥＴ
２８５：中間接合部
２９０：ソース接続
３００：ダイオード
９１０：設計プロセス
９２０：入力設計構造体
９３０：ライブラリ要素
９４０：設計仕様
９５０：特徴データ
９６０：検証データ
９７０：設計ルール
９８０：ネットリスト
９８５：試験データ・ファイル
９９０：第２の設計構造体
９９５：ステージ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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