(57)【要約】  本発明にかかる半導体集積回路は、櫛形容量（１０）を備えるアナログマクロを複数搭載し、櫛形容量（１０）は、櫛形形状の電極（１１）及び電極（１２）を有し、電極（１１）の櫛歯部（１３）と電極（１２）の櫛歯部（１４）とが交互に平行に並ぶように、電極（１１）の櫛歯部（１３）と電極（１２）の櫛歯部（１４）とが噛み合わされて形成され、実際の容量値と理想の容量値との誤差を示す絶対精度、または、近接する櫛形容量間の容量値の差を示す相対精度に応じて、その櫛歯部間隔Ｓが異なることを特徴とする。  高い容量精度を確保した櫛形容量を備える高精度なアナログマクロ、及び高集積なアナログマクロを搭載する半導体集積回路を提供することができる。
2008142857.tif 000002
【特許請求の範囲】
【請求項１】
櫛形容量を備えるアナログマクロを複数搭載する半導体集積回路において、
前記櫛形容量は、櫛形形状の第１の電極及び第２の電極を有し、前記第１の電極の櫛歯部と前記第２の電極の櫛歯部とが交互に平行に並ぶように、前記第１の電極と前記第２の電極とが噛み合わされて形成され、
前記櫛形容量の櫛歯部間隔は、該櫛形容量の実際の容量値と理想の容量値との誤差を示す絶対精度に応じて異なるように設定され、
前記櫛形容量に要求される絶対精度は、該櫛形容量を備える前記アナログマクロの種類に応じて異なる、
ことを特徴とする半導体集積回路。
【請求項２】
櫛形容量を備えるアナログマクロを複数搭載する半導体集積回路において、
前記櫛形容量は、櫛形形状の第１の電極及び第２の電極を有し、前記第１の電極の櫛歯部と前記第２の電極の櫛歯部とが交互に平行に並ぶように、前記第１の電極と前記第２の電極とが噛み合わされて形成され、
前記櫛形容量の櫛歯部間隔及び櫛歯部幅は、該櫛形容量の実際の容量値と理想の容量値との誤差を示す絶対精度に応じて異なるように設定され、
前記櫛形容量に要求される絶対精度は、該櫛形容量を備える前記アナログマクロの種類に応じて異なる、
ことを特徴とする半導体集積回路。
【請求項３】
請求項１に記載の半導体集積回路において、
前記アナログマクロとして少なくともフィルタを搭載し、
前記複数のアナログマクロの櫛形容量のうち、前記フィルタの櫛形容量に対して最も高い絶対精度が要求され、該絶対精度に応じて、前記複数のアナログマクロの櫛形容量のうち、前記フィルタの櫛形容量が、最も広い櫛歯部間隔を有する、
ことを特徴とする半導体集積回路。
【請求項４】
請求項２に記載の半導体集積回路において、
前記アナログマクロとして少なくともフィルタを搭載し、
前記複数のアナログマクロの櫛形容量のうち、前記フィルタの櫛形容量に対して最も高い絶対精度が要求され、該絶対精度に応じて、前記複数のアナログマクロの櫛形容量のうち、前記フィルタの櫛形容量が、最も広い櫛歯部間隔及び櫛歯部幅を有する、
ことを特徴とする半導体集積回路。
【請求項５】
請求項１に記載の半導体集積回路において、
前記アナログマクロとして少なくともパイプライン型ＡＤコンバータを搭載し、
前記複数のアナログマクロの櫛形容量のうち、前記パイプライン型ＡＤコンバータの櫛形容量に対して最も高い絶対精度が要求され、該絶対精度に応じて、前記複数のアナログマクロの櫛形容量のうち、前記パイプライン型ＡＤコンバータの櫛形容量が、最も広い櫛歯部間隔を有する、
ことを特徴とする半導体集積回路。
【請求項６】
請求項２に記載の半導体集積回路において、
前記アナログマクロとして少なくともパイプライン型ＡＤコンバータを搭載し、
前記複数のアナログマクロの櫛形容量のうち、前記パイプライン型ＡＤコンバータの櫛形容量に対して最も高い絶対精度が要求され、該絶対精度に応じて、前記複数のアナログマクロの櫛形容量のうち、前記パイプライン型ＡＤコンバータの櫛形容量が、最も広い櫛歯部間隔及び櫛歯部幅を有する、
ことを特徴とする半導体集積回路。
【請求項７】
請求項１に記載の半導体集積回路において、
前記アナログマクロとして少なくとも電荷再配分型ＡＤコンバータを搭載し、
前記複数のアナログマクロの櫛形容量のうち、前記電荷再配分型ＡＤコンバータの櫛形容量に対して最も高い絶対精度が要求され、該絶対精度に応じて、前記複数のアナログマクロの櫛形容量のうち、前記電荷再配分型ＡＤコンバータの櫛形容量が、最も広い櫛歯部間隔を有する、
ことを特徴とする半導体集積回路。
【請求項８】
請求項２に記載の半導体集積回路において、
前記アナログマクロとして少なくとも電荷再配分型ＡＤコンバータを搭載し、
前記複数のアナログマクロの櫛形容量のうち、前記電荷再配分型ＡＤコンバータの櫛形容量に対して最も高い絶対精度が要求され、該絶対精度に応じて、前記複数のアナログマクロの櫛形容量のうち、前記電荷再配分型ＡＤコンバータの櫛形容量が、最も広い櫛歯部間隔及び櫛歯部幅を有する、
ことを特徴とする半導体集積回路。
【請求項９】
請求項１に記載の半導体集積回路において、
前記アナログマクロとして少なくともフィルタとＰＬＬとを搭載し、
前記複数のアナログマクロの櫛形容量のうち、前記フィルタの櫛形容量に対して最も高い絶対精度が要求され、前記ＰＬＬの櫛形容量に対して２番目に高い絶対精度が要求され、前記要求される絶対精度に応じて、前記複数のアナログマクロの櫛形容量のうち、前記フィルタの櫛形容量が、最も広い櫛歯部間隔を有し、前記ＰＬＬの櫛形容量が、２番目に広い櫛歯部間隔を有する、
ことを特徴とする半導体集積回路。
【請求項１０】
請求項２に記載の半導体集積回路において、
前記アナログマクロとして少なくともフィルタとＰＬＬとを搭載し、
前記複数のアナログマクロの櫛形容量のうち、前記フィルタの櫛形容量に対して最も高い絶対精度が要求され、前記ＰＬＬの櫛形容量に対して２番目に高い絶対精度が要求され、前記要求された絶対精度に応じて、前記複数のアナログマクロの櫛形容量のうち、前記フィルタの櫛形容量が、最も広い櫛歯部間隔及び櫛歯部幅を有し、前記ＰＬＬの櫛形容量が、２番目に広い櫛歯部間隔及び櫛歯部幅を有する、
ことを特徴とする半導体集積回路。
【請求項１１】
請求項１に記載の半導体集積回路において、
前記アナログマクロとして少なくともパイプライン型ＡＤコンバータとＰＬＬとを搭載し、
前記複数のアナログマクロの櫛形容量のうち、前記パイプライン型ＡＤコンバータの櫛形容量に対して最も高い絶対精度が要求され、前記ＰＬＬの櫛形容量に対して２番目に高い絶対精度が要求され、前記要求された絶対精度に応じて、前記複数のアナログマクロの櫛形容量のうち、前記パイプライン型ＡＤコンバータの櫛形容量が、最も広い櫛歯部間隔を有し、前記ＰＬＬの櫛形容量が、２番目に広い櫛歯部間隔を有する、
ことを特徴とする半導体集積回路。
【請求項１２】
請求項２に記載の半導体集積回路において、
前記アナログマクロとして少なくともパイプライン型ＡＤコンバータとＰＬＬとを搭載し、
前記複数のアナログマクロの櫛形容量のうち、前記パイプライン型ＡＤコンバータの櫛形容量に対して最も高い絶対精度が要求され、前記ＰＬＬの櫛形容量に対して２番目に高い絶対精度が要求され、前記要求された絶対精度に応じて、前記複数のアナログマクロの櫛形容量のうち、前記パイプライン型ＡＤコンバータの櫛形容量が、最も広い櫛歯部間隔及び櫛歯部幅を有し、前記ＰＬＬの櫛形容量が、２番目に広い櫛歯部間隔及び櫛歯部幅を有する、
ことを特徴とする半導体集積回路。
【請求項１３】
請求項１に記載の半導体集積回路において、
前記アナログマクロとして少なくとも電荷再配分型ＡＤコンバータとＰＬＬとを搭載し、
前記複数のアナログマクロの櫛形容量のうち、前記電荷再配分型ＡＤコンバータの櫛形容量に対して最も高い絶対精度が要求され、前記ＰＬＬの櫛形容量に対して２番目に高い絶対精度が要求され、前記要求された絶対精度に応じて、前記複数のアナログマクロの櫛形容量のうち、前記電荷再配分型ＡＤコンバータの櫛形容量が、最も広い櫛歯部間隔を有し、前記ＰＬＬの櫛形容量が、２番目に広い櫛歯部間隔を有する、
ことを特徴とする半導体集積回路。
【請求項１４】
請求項２に記載の半導体集積回路において、
前記アナログマクロとして少なくとも電荷再配分型ＡＤコンバータとＰＬＬとを搭載し、
前記複数のアナログマクロの櫛形容量のうち、前記電荷再配分型ＡＤコンバータの櫛形容量に対して最も高い絶対精度が要求され、前記ＰＬＬの櫛形容量に対して２番目に高い絶対精度が要求され、前記要求された絶対精度に応じて、前記複数のアナログマクロの櫛形容量のうち、前記電荷再配分型ＡＤコンバータの櫛形容量が、最も広い櫛歯部間隔及び櫛歯部幅を有し、前記ＰＬＬの櫛形容量が、２番目に広い櫛歯部間隔及び櫛歯部幅を有する、
ことを特徴とする半導体集積回路。
【請求項１５】
複数の櫛形容量を備えるアナログマクロを複数搭載する半導体集積回路において、
前記櫛形容量は、櫛形形状の第１の電極及び第２の電極を有し、前記第１の電極の櫛歯部と前記第２の電極の櫛歯部とが交互に平行に並ぶように、前記第１の電極と前記第２の電極とが噛み合わされて形成され、
前記櫛形容量の櫛歯部間隔は、該櫛形容量とそれに近接する櫛形容量との容量値の誤差を示す相対精度に応じて異なるように設定され、
前記櫛形容量に対して要求される相対精度は、該櫛形容量を備える前記アナログマクロの種類に応じて異なる、
ことを特徴とする半導体集積回路。
【請求項１６】
複数の櫛形容量を備えるアナログマクロを複数搭載する半導体集積回路において、
前記櫛形容量は、櫛形形状の第１の電極及び第２の電極を有し、前記第１の電極の櫛歯部と前記第２の電極の櫛歯部とが交互に平行に並ぶように、前記第１の電極と前記第２の電極とが噛み合わされて形成され、
前記櫛形容量の櫛歯部間隔及び櫛歯部の幅は、該櫛形容量とそれに近接する櫛形容量との容量値の誤差を示す相対精度に応じて異なるように設定され、
前記櫛形容量に対して要求される相対精度は、該櫛形容量を備える前記アナログマクロの種類に応じて異なる、
ことを特徴とする半導体集積回路。
【請求項１７】
請求項１５に記載の半導体集積回路において、
前記アナログマクロとして少なくともパイプライン型ＡＤコンバータを搭載し、
前記複数のアナログマクロの櫛形容量のうち、前記パイプライン型ＡＤコンバータの櫛形容量に対して最も高い相対精度が要求され、該相対精度に応じて、前記複数のアナログマクロの櫛形容量のうち、前記パイプライン型ＡＤコンバータの櫛形容量が、最も広い櫛歯部間隔を有する、
ことを特徴とする半導体集積回路。
【請求項１８】
請求項１６に記載の半導体集積回路において、
前記アナログマクロとして少なくともパイプライン型ＡＤコンバータを搭載し、
前記複数のアナログマクロの櫛形容量のうち、前記パイプライン型ＡＤコンバータの櫛形容量に対して最も高い相対精度が要求され、該相対精度に応じて、前記複数のアナログマクロの櫛形容量のうち、前記パイプライン型ＡＤコンバータの櫛形容量が、最も広い櫛歯部間隔及び櫛歯部幅を有する、
ことを特徴とする半導体集積回路。
【請求項１９】
請求項１５に記載の半導体集積回路において、
前記アナログマクロとして少なくとも電荷再配分型ＡＤコンバータを搭載し、
前記複数のアナログマクロの櫛形容量のうち、前記電荷再配分型ＡＤコンバータの櫛形容量に対して最も高い相対精度が要求され、該相対精度に応じて、前記複数のアナログマクロの櫛形容量のうち、前記電荷再配分型ＡＤコンバータの櫛形容量が、最も広い櫛歯部間隔を有する、
ことを特徴とする半導体集積回路。
【請求項２０】
請求項１６に記載の半導体集積回路において、
前記アナログマクロとして少なくとも電荷再配分型ＡＤコンバータを搭載し、
前記複数のアナログマクロの櫛形容量のうち、前記電荷再配分型ＡＤコンバータの櫛形容量に対して最も高い相対精度が要求され、該相対精度に応じて、前記複数のアナログマクロの櫛形容量のうち、前記電荷再配分型ＡＤコンバータの櫛形容量が、最も広い櫛歯部間隔及び櫛歯部幅を有する、
ことを特徴とする半導体集積回路。
【請求項２１】
請求項１５に記載の半導体集積回路において、
前記アナログマクロとして少なくともパイプライン型ＡＤコンバータと電荷再配分型ＡＤコンバータとを搭載し、
前記複数のアナログマクロの櫛形容量のうち、前記パイプライン型ＡＤコンバータの櫛形容量に対して最も高い相対精度が要求され、前記電荷再配分型ＡＤコンバータの櫛形容量に対して２番目に高い相対精度が要求され、前記要求された相対精度に応じて、前記複数のアナログマクロの櫛形容量のうち、前記パイプライン型ＡＤコンバータの櫛形容量が、最も広い櫛歯部間隔を有し、前記電荷再配分型ＡＤコンバータの櫛形容量が、２番目に広い櫛歯部間隔を有する、
ことを特徴とする半導体集積回路。
【請求項２２】
請求項１６に記載の半導体集積回路において、
前記アナログマクロとして少なくともパイプライン型ＡＤコンバータと電荷再配分型ＡＤコンバータとを搭載し、
前記複数のアナログマクロの櫛形容量のうち、前記パイプライン型ＡＤコンバータの櫛形容量に対して最も高い相対精度が要求され、前記電荷再配分型ＡＤコンバータの櫛形容量に対して２番目に高い相対精度が要求され、前記要求された相対精度に応じて、前記複数のアナログマクロの櫛形容量のうち、前記パイプライン型ＡＤコンバータの櫛形容量が、最も広い櫛歯部間隔及び櫛歯部幅を有し、前記電荷再配分型ＡＤコンバータの櫛形容量が、２番目に広い櫛歯部間隔及び櫛歯部幅を有する、
ことを特徴とする半導体集積回路。
【請求項２３】
複数のアナログマクロを搭載する半導体集積回路において、
前記アナログマクロは、複数の櫛形容量を有するアナログ回路を複数備え、
前記櫛形容量は、櫛形形状の第１の電極及び第２の電極を有し、前記第１の電極の櫛歯部と前記第２の電極の櫛歯部とが交互に平行に並ぶように、前記第１の電極と前記第２の電極とが噛み合わされて形成され、
前記櫛形容量の櫛歯部間隔は、該櫛形容量とそれに近接する櫛形容量との容量値の誤差を示す相対精度に応じて異なるように設定され、
前記櫛形容量に要求される相対精度は、該櫛形容量を有する前記アナログ回路毎に異なる、
ことを特徴とする半導体集積回路。
【請求項２４】
複数のアナログマクロを搭載する半導体集積回路において、
前記アナログマクロは、複数の櫛形容量を有するアナログ回路を複数備え、
前記櫛形容量は、櫛形形状の第１の電極及び第２の電極を有し、前記第１の電極の櫛歯部と前記第２の電極の櫛歯部とが交互に平行に並ぶように、前記第１の電極と前記第２の電極とが噛み合わされて形成され、
前記櫛形容量の櫛歯部間隔及び櫛歯部幅は、該櫛形容量とそれに近接する櫛形容量との容量値の誤差を示す相対精度に応じて異なるように設定され、
前記櫛形容量に要求される相対精度は、該櫛形容量を有する前記アナログ回路毎に異なる、
ことを特徴とする半導体集積回路。
【請求項２５】
請求項２３に記載の半導体集積回路において、
前記アナログマクロはパイプライン型ＡＤコンバータであり、
前記アナログ回路はゲイン回路である、
ことを特徴とする半導体集積回路。
【請求項２６】
請求項２４に記載の半導体集積回路において、
前記アナログマクロはパイプライン型ＡＤコンバータであり、
前記アナログ回路はゲイン回路である、
ことを特徴とする半導体集積回路。
【請求項２７】
請求項２５に記載の半導体集積回路において、
前記ゲイン回路は複数段並列接続され、
最前段のゲイン回路の櫛形容量の櫛歯部間隔は、他のゲイン回路の櫛形容量の櫛歯部間隔より広い、
ことを特徴とする半導体集積回路。
【請求項２８】
請求項２６に記載の半導体集積回路において、
前記ゲイン回路は複数段並列接続され、
最前段のゲイン回路の櫛形容量の櫛歯部間隔は、他のゲイン回路の櫛形容量の櫛歯部間隔より広い、
ことを特徴とする半導体集積回路。
【請求項２９】
第１のアナログマクロ及び第２のアナログマクロをそれぞれ複数搭載する半導体集積回路において、
前記第１のアナログマクロは複数の櫛形容量を備え、
前記第１のアナログマクロの櫛形容量は、櫛形形状の第１の電極及び第２の電極を有し、前記第１の電極の櫛歯部と前記第２の電極の櫛歯部とが交互に平行に並ぶように、前記第１の電極と前記第２の電極とが噛み合わされて形成され、
前記第１のアナログマクロの櫛形容量の櫛歯部間隔は、該櫛形容量の実際の容量値と理想の容量値との誤差を示す絶対精度に応じて異なるように設定され、
前記第１のアナログマクロの櫛形容量に要求される絶対精度は、該櫛形容量を備える前記第１のアナログマクロの種類に応じて異なり、
前記第２のアナログマクロは、複数の櫛形容量を備え、
前記第２のアナログマクロの櫛形容量は、櫛形形状の第１の電極及び第２の電極を有し、前記第１の電極の櫛歯部と前記第２の電極の櫛歯部とが交互に平行に並ぶように、前記第１の電極と前記第２の電極とが噛み合わされて形成され、
前記第２のアナログマクロの櫛形容量の櫛歯部間隔は、該櫛形容量とそれに近接する櫛形容量との容量値の誤差を示す相対精度に応じて異なるように設定され、
前記第２のアナログマクロの櫛形容量に要求される相対精度は、該櫛形容量を備える前記第２のアナログマクロの種類に応じて異なる、
ことを特徴とする半導体集積回路。
【請求項３０】
第１のアナログマクロ及び第２のアナログマクロをそれぞれ複数搭載する半導体集積回路において、
前記第１のアナログマクロは、複数の櫛形容量を備え、
前記第１のアナログマクロの櫛形容量は、櫛形形状の第１の電極及び第２の電極を有し、前記第１の電極の櫛歯部と前記第２の電極の櫛歯部とが交互に平行に並ぶように、前記第１の電極と前記第２の電極とが噛み合わされて形成され、
前記第１のアナログマクロの櫛形容量の櫛歯部間隔及び櫛歯部幅は、該櫛形容量の実際の容量値と理想の容量値との誤差を示す絶対精度に応じて異なるように設定され、
前記第１のアナログマクロの櫛形容量に要求される絶対精度は、該櫛形容量を備える前記アナログマクロの種類に応じて異なり、
前記第２のアナログマクロは、複数の櫛形容量を備え、
前記第２のアナログマクロの櫛形容量は、櫛形形状の第１の電極及び第２の電極を有し、前記第１の電極の櫛歯部と前記第２の電極の櫛歯部とが交互に平行に並ぶように、前記第１の電極と前記第２の電極とが噛み合わされて形成され、
前記第２のアナログマクロの櫛形容量の櫛歯部間隔及び櫛歯部幅は、該櫛形容量とそれに近接する櫛形容量との容量値の誤差を示す相対精度に応じて異なるように設定され、
前記第２のアナログマクロの櫛形容量に要求される相対精度は、該櫛形容量を備える前記第２のアナログマクロの種類に応じて異なる、
ことを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関し、特に、櫛形容量を有するアナログ回路を搭載する半導体集積回路に関するものである。
【背景技術】
【０００２】
以下に、従来の櫛形容量を有するアナログ回路を搭載する半導体集積回路について説明する（例えば、特許文献１）。【０００３】
図２は、特許文献１に示された従来の櫛形容量の一例を示す図である。
図２において、櫛形容量２０は、櫛形形状の電極２１及び電極２２を有し、電極２１の櫛歯部２３と電極２２の櫛歯部２４とが交互に平行に並ぶように、電極２１と電極２２とが噛み合わされて形成される。櫛形容量２０は、隣り合って並走する電極の櫛歯部の側面に生じる容量を利用する。櫛形容量の櫛歯部１組当たりの理想的な容量は、真空誘電率をε０、酸化膜の比誘電率をεｏｘ、櫛歯部の厚さをｈ０、電極２１の櫛歯部２３と電極２２の櫛歯部２４とが噛み合っている部分の長さをＬ０、櫛歯部間隔Ｓ０とすると、式（１）で表される。【０００４】
C0＝ε0・εox（h・L0/S0）          （１）【０００５】
そして、すべての側面間容量の合計が容量デバイスとしての容量値Ｃになる。図２の場合、５つの側面があることから、櫛形容量２０の容量値は式（２）で表される。【０００６】
C＝ 5×C0                            （２）【０００７】
近年の微細プロセスでは、配線の最小寸法が数百ｎｍから百ｎｍ以下になってきており、特殊工程を必要とするＭＩＭ（ｍｅｔａｌ‐ｉｎｓｕｌａｔｏｒ‐ｍｅｔａｌ）容量並みの高密度容量の櫛形容量を通常の配線工程で実現できる。【０００８】
よって、図２の櫛形容量に用いて、通常の配線工程で、高集積アナログ回路を搭載する半導体集積回路が実現できる。
【特許文献１】米国特許第５２０８７２５号（第１−３頁、第２−４図）
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかし、アナログ回路では、容量密度だけでなく容量精度も必要である。ＭＩＭ容量では、容量を作る面のサイズを大きくすることで、加工精度の影響を下げ、必要な容量精度を確保していた。一方、図２に示す従来の櫛形容量では、容量を作る面のサイズは櫛歯部の高さｈ０×櫛歯部の長さＬ０で決定されるが、櫛歯部の高さｈ０を設計時に変えることはできないので、櫛形容量では必要な容量精度を確保することが困難であった。このため、高い容量精度を確保した櫛形容量を有するアナログ回路を半導体集積回路に搭載することが困難であった。【００１０】
よって、本発明は、高い容量精度を確保する櫛形容量を有する高精度なアナログ回路を搭載する半導体集積回路を提供することを目的としている。
【課題を解決するための手段】
【００１１】
上記課題を解決するために、本発明の半導体集積回路は、櫛形容量を備えるアナログマクロを複数搭載し、前記櫛形容量は、櫛形形状の第１の電極及び第２の電極を有し、前記第１の電極の櫛歯部と前記第２の電極の櫛歯部とが交互に平行に並ぶように、前記第１の電極と前記第２の電極とが噛み合わされて形成され、前記櫛形容量の櫛歯部間隔は、該櫛形容量の実際の容量値と理想の容量値との誤差を示す絶対精度に応じて異なるように設定され、前記櫛形容量に要求される絶対精度は、該櫛形容量を備える前記アナログマクロの種類に応じて異なることを特徴とする。【００１２】
また、本発明の半導体集積回路は、櫛形容量を備えるアナログマクロを複数搭載し、前記櫛形容量は、櫛形形状の第１の電極及び第２の電極を有し、前記第１の電極の櫛歯部と前記第２の電極の櫛歯部とが交互に平行に並ぶように、前記第１の電極と前記第２の電極とが噛み合わされて形成され、前記櫛形容量の櫛歯部間隔及び櫛歯部幅は、該櫛形容量の実際の容量値と理想の容量値との誤差を示す絶対精度に応じて異なるように設定され、前記櫛形容量に要求される絶対精度は、該櫛形容量を備える前記アナログマクロの種類に応じて異なることを特徴とする。【００１３】
また、本発明の半導体集積回路は、前記アナログマクロとして少なくともフィルタを搭載し、前記複数のアナログマクロの櫛形容量のうち、前記フィルタの櫛形容量に対して最も高い絶対精度が要求され、該絶対精度に応じて、前記複数のアナログマクロの櫛形容量のうち、前記フィルタの櫛形容量が、最も広い櫛歯部間隔を有することを特徴とする。【００１４】
また、本発明の半導体集積回路は、前記アナログマクロとして少なくともフィルタを搭載し、前記複数のアナログマクロの櫛形容量のうち、前記フィルタの櫛形容量に対して最も高い絶対精度が要求され、該絶対精度に応じて、前記複数のアナログマクロの櫛形容量のうち、前記フィルタの櫛形容量が、最も広い櫛歯部間隔及び櫛歯部幅を有することを特徴とする。【００１５】
また、本発明の半導体集積回路は、前記アナログマクロとして少なくともパイプライン型ＡＤコンバータを搭載し、前記複数のアナログマクロの櫛形容量のうち、前記パイプライン型ＡＤコンバータの櫛形容量に対して最も高い絶対精度が要求され、該絶対精度に応じて、前記複数のアナログマクロの櫛形容量のうち、前記パイプライン型ＡＤコンバータの櫛形容量が、最も広い櫛歯部間隔を有することを特徴とする。【００１６】
また、本発明の半導体集積回路は、前記アナログマクロとして少なくともパイプライン型ＡＤコンバータを搭載し、前記複数のアナログマクロの櫛形容量のうち、前記パイプライン型ＡＤコンバータの櫛形容量に対して最も高い絶対精度が要求され、該絶対精度に応じて、前記複数のアナログマクロの櫛形容量のうち、前記パイプライン型ＡＤコンバータの櫛形容量が、最も広い櫛歯部間隔及び櫛歯部幅を有することを特徴とする。【００１７】
また、本発明の半導体集積回路は、前記アナログマクロとして少なくとも電荷再配分型ＡＤコンバータを搭載し、前記複数のアナログマクロの櫛形容量のうち、前記電荷再配分型ＡＤコンバータの櫛形容量に対して最も高い絶対精度が要求され、該絶対精度に応じて、前記複数のアナログマクロの櫛形容量のうち、前記電荷再配分型ＡＤコンバータの櫛形容量が、最も広い櫛歯部間隔を有することを特徴とする。【００１８】
また、本発明の半導体集積回路は、前記アナログマクロとして少なくとも電荷再配分型ＡＤコンバータを搭載し、前記複数のアナログマクロの櫛形容量のうち、前記電荷再配分型ＡＤコンバータの櫛形容量に対して最も高い絶対精度が要求され、該絶対精度に応じて、前記複数のアナログマクロの櫛形容量のうち、前記電荷再配分型ＡＤコンバータの櫛形容量が、最も広い櫛歯部間隔及び櫛歯部幅を有することを特徴とする。【００１９】
また、本発明の半導体集積回路は、前記アナログマクロとして少なくともフィルタとＰＬＬとを搭載し、前記複数のアナログマクロの櫛形容量のうち、前記フィルタの櫛形容量に対して最も高い絶対精度が要求され、前記ＰＬＬの櫛形容量に対して２番目に高い絶対精度が要求され、前記要求される絶対精度に応じて、前記複数のアナログマクロの櫛形容量のうち、前記フィルタの櫛形容量が、最も広い櫛歯部間隔を有し、前記ＰＬＬの櫛形容量が、２番目に広い櫛歯部間隔を有することを特徴とする。【００２０】
また、本発明の半導体集積回路は、前記アナログマクロとして少なくともフィルタとＰＬＬとを搭載し、前記複数のアナログマクロの櫛形容量のうち、前記フィルタの櫛形容量に対して最も高い絶対精度が要求され、前記ＰＬＬの櫛形容量に対して２番目に高い絶対精度が要求され、前記要求された絶対精度に応じて、前記複数のアナログマクロの櫛形容量のうち、前記フィルタの櫛形容量が、最も広い櫛歯部間隔及び櫛歯部幅を有し、前記ＰＬＬの櫛形容量が、２番目に広い櫛歯部間隔及び櫛歯部幅を有することを特徴とする。【００２１】
また、本発明の半導体集積回路は、前記アナログマクロとして少なくともパイプライン型ＡＤコンバータとＰＬＬとを搭載し、前記複数のアナログマクロの櫛形容量のうち、前記パイプライン型ＡＤコンバータの櫛形容量に対して最も高い絶対精度が要求され、前記ＰＬＬの櫛形容量に対して２番目に高い絶対精度が要求され、前記要求された絶対精度に応じて、前記複数のアナログマクロの櫛形容量のうち、前記パイプライン型ＡＤコンバータの櫛形容量が、最も広い櫛歯部間隔を有し、前記ＰＬＬの櫛形容量が、２番目に広い櫛歯部間隔を有することを特徴とする。【００２２】
また、本発明の半導体集積回路は、前記アナログマクロとして少なくともパイプライン型ＡＤコンバータとＰＬＬとを搭載し、前記複数のアナログマクロの櫛形容量のうち、前記パイプライン型ＡＤコンバータの櫛形容量に対して最も高い絶対精度が要求され、前記ＰＬＬの櫛形容量に対して２番目に高い絶対精度が要求され、前記要求された絶対精度に応じて、前記複数のアナログマクロの櫛形容量のうち、前記パイプライン型ＡＤコンバータの櫛形容量が、最も広い櫛歯部間隔及び櫛歯部幅を有し、前記ＰＬＬの櫛形容量が、２番目に広い櫛歯部間隔及び櫛歯部幅を有することを特徴とする。【００２３】
また、本発明の半導体集積回路は、前記アナログマクロとして少なくとも電荷再配分型ＡＤコンバータとＰＬＬとを搭載し、前記複数のアナログマクロの櫛形容量のうち、前記電荷再配分型ＡＤコンバータの櫛形容量に対して最も高い絶対精度が要求され、前記ＰＬＬの櫛形容量に対して２番目に高い絶対精度が要求され、前記要求された絶対精度に応じて、前記複数のアナログマクロの櫛形容量のうち、前記電荷再配分型ＡＤコンバータの櫛形容量が、最も広い櫛歯部間隔を有し、前記ＰＬＬの櫛形容量が、２番目に広い櫛歯部間隔を有することを特徴とする。【００２４】
また、本発明の半導体集積回路は、前記アナログマクロとして少なくとも電荷再配分型ＡＤコンバータとＰＬＬとを搭載し、前記複数のアナログマクロの櫛形容量のうち、前記電荷再配分型ＡＤコンバータの櫛形容量に対して最も高い絶対精度が要求され、前記ＰＬＬの櫛形容量に対して２番目に高い絶対精度が要求され、前記要求された絶対精度に応じて、前記複数のアナログマクロの櫛形容量のうち、前記電荷再配分型ＡＤコンバータの櫛形容量が、最も広い櫛歯部間隔及び櫛歯部幅を有し、前記ＰＬＬの櫛形容量が、２番目に広い櫛歯部間隔及び櫛歯部幅を有することを特徴とする。【００２５】
また、本発明の半導体集積回路は、複数の櫛形容量を備えるアナログマクロを複数搭載し、前記櫛形容量は、櫛形形状の第１の電極及び第２の電極を有し、前記第１の電極の櫛歯部と前記第２の電極の櫛歯部とが交互に平行に並ぶように、前記第１の電極と前記第２の電極とが噛み合わされて形成され、前記櫛形容量の櫛歯部間隔は、該櫛形容量とそれに近接する櫛形容量との容量値の誤差を示す相対精度に応じて異なるように設定され、前記櫛形容量に対して要求される相対精度は、該櫛形容量を備える前記アナログマクロの種類に応じて異なることを特徴とする。【００２６】
また、本発明の半導体集積回路は、複数の櫛形容量を備えるアナログマクロを複数搭載し、前記櫛形容量は、櫛形形状の第１の電極及び第２の電極を有し、前記第１の電極の櫛歯部と前記第２の電極の櫛歯部とが交互に平行に並ぶように、前記第１の電極と前記第２の電極とが噛み合わされて形成され、前記櫛形容量の櫛歯部間隔及び櫛歯部の幅は、該櫛形容量とそれに近接する櫛形容量との容量値の誤差を示す相対精度に応じて異なるように設定され、前記櫛形容量に対して要求される相対精度は、該櫛形容量を備える前記アナログマクロの種類に応じて異なることを特徴とする。【００２７】
また、本発明の半導体集積回路は、前記アナログマクロとして少なくともパイプライン型ＡＤコンバータを搭載し、前記複数のアナログマクロの櫛形容量のうち、前記パイプライン型ＡＤコンバータの櫛形容量に対して最も高い相対精度が要求され、該相対精度に応じて、前記複数のアナログマクロの櫛形容量のうち、前記パイプライン型ＡＤコンバータの櫛形容量が、最も広い櫛歯部間隔を有することを特徴とする。【００２８】
また、本発明の半導体集積回路は、前記アナログマクロとして少なくともパイプライン型ＡＤコンバータを搭載し、前記複数のアナログマクロの櫛形容量のうち、前記パイプライン型ＡＤコンバータの櫛形容量に対して最も高い相対精度が要求され、該相対精度に応じて、前記複数のアナログマクロの櫛形容量のうち、前記パイプライン型ＡＤコンバータの櫛形容量が、最も広い櫛歯部間隔及び櫛歯部幅を有することを特徴とする。【００２９】
また、本発明の半導体集積回路は、前記アナログマクロとして少なくとも電荷再配分型ＡＤコンバータを搭載し、前記複数のアナログマクロの櫛形容量のうち、前記電荷再配分型ＡＤコンバータの櫛形容量に対して最も高い相対精度が要求され、該相対精度に応じて、前記複数のアナログマクロの櫛形容量のうち、前記電荷再配分型ＡＤコンバータの櫛形容量が、最も広い櫛歯部間隔を有することを特徴とする。【００３０】
また、本発明の半導体集積回路は、前記アナログマクロとして少なくとも電荷再配分型ＡＤコンバータを搭載し、前記複数のアナログマクロの櫛形容量のうち、前記電荷再配分型ＡＤコンバータの櫛形容量に対して最も高い相対精度が要求され、該相対精度に応じて、前記複数のアナログマクロの櫛形容量のうち、前記電荷再配分型ＡＤコンバータの櫛形容量が、最も広い櫛歯部間隔及び櫛歯部幅を有することを特徴とする。【００３１】
また、本発明の半導体集積回路は、前記アナログマクロとして少なくともパイプライン型ＡＤコンバータと電荷再配分型ＡＤコンバータとを搭載し、前記複数のアナログマクロの櫛形容量のうち、前記パイプライン型ＡＤコンバータの櫛形容量に対して最も高い相対精度が要求され、前記電荷再配分型ＡＤコンバータの櫛形容量に対して２番目に高い相対精度が要求され、前記要求された相対精度に応じて、前記複数のアナログマクロの櫛形容量のうち、前記パイプライン型ＡＤコンバータの櫛形容量が、最も広い櫛歯部間隔を有し、前記電荷再配分型ＡＤコンバータの櫛形容量が、２番目に広い櫛歯部間隔を有することを特徴とする。【００３２】
また、本発明の半導体集積回路は、前記アナログマクロとして少なくともパイプライン型ＡＤコンバータと電荷再配分型ＡＤコンバータとを搭載し、前記複数のアナログマクロの櫛形容量のうち、前記パイプライン型ＡＤコンバータの櫛形容量に対して最も高い相対精度が要求され、前記電荷再配分型ＡＤコンバータの櫛形容量に対して２番目に高い相対精度が要求され、前記要求された相対精度に応じて、前記複数のアナログマクロの櫛形容量のうち、前記パイプライン型ＡＤコンバータの櫛形容量が、最も広い櫛歯部間隔及び櫛歯部幅を有し、前記電荷再配分型ＡＤコンバータの櫛形容量が、２番目に広い櫛歯部間隔及び櫛歯部幅を有することを特徴とする。【００３３】
また、本発明の半導体集積回路は、複数のアナログマクロを搭載し、前記アナログマクロは、複数の櫛形容量を有するアナログ回路を複数備え、前記櫛形容量は、櫛形形状の第１の電極及び第２の電極を有し、前記第１の電極の櫛歯部と前記第２の電極の櫛歯部とが交互に平行に並ぶように、前記第１の電極と前記第２の電極とが噛み合わされて形成され、前記櫛形容量の櫛歯部間隔は、該櫛形容量とそれに近接する櫛形容量との容量値の誤差を示す相対精度に応じて異なるように設定され、前記櫛形容量に要求される相対精度は、該櫛形容量を有する前記アナログ回路毎に異なることを特徴とする。【００３４】
また、本発明の半導体集積回路は、複数のアナログマクロを搭載し、前記アナログマクロは、複数の櫛形容量を有するアナログ回路を複数備え、前記櫛形容量は、櫛形形状の第１の電極及び第２の電極を有し、前記第１の電極の櫛歯部と前記第２の電極の櫛歯部とが交互に平行に並ぶように、前記第１の電極と前記第２の電極とが噛み合わされて形成され、前記櫛形容量の櫛歯部間隔及び櫛歯部幅は、該櫛形容量とそれに近接する櫛形容量との容量値の誤差を示す相対精度に応じて異なるように設定され、前記櫛形容量に要求される相対精度は、該櫛形容量を有する前記アナログ回路毎に異なることを特徴とする。【００３５】
また、本発明の半導体集積回路は、前記アナログマクロはパイプライン型ＡＤコンバータであり、前記アナログ回路はゲイン回路であることを特徴とする。【００３６】
また、本発明の半導体集積回路は、前記アナログマクロはパイプライン型ＡＤコンバータであり、前記アナログ回路はゲイン回路であることを特徴とする。【００３７】
また、本発明の半導体集積回路は、前記ゲイン回路は複数段並列接続され、最前段のゲイン回路の櫛形容量の櫛歯部間隔は、他のゲイン回路の櫛形容量の櫛歯部間隔より広いことを特徴とする。【００３８】
また、本発明の半導体集積回路は、前記ゲイン回路は複数段並列接続され、最前段のゲイン回路の櫛形容量の櫛歯部間隔は、他のゲイン回路の櫛形容量の櫛歯部間隔より広いことを特徴とする。【００３９】
また、本発明の半導体集積回路は、第１のアナログマクロ及び第２のアナログマクロをそれぞれ複数搭載し、前記第１のアナログマクロは複数の櫛形容量を備え、前記第１のアナログマクロの櫛形容量は、櫛形形状の第１の電極及び第２の電極を有し、前記第１の電極の櫛歯部と前記第２の電極の櫛歯部とが交互に平行に並ぶように、前記第１の電極と前記第２の電極とが噛み合わされて形成され、前記第１のアナログマクロの櫛形容量の櫛歯部間隔は、該櫛形容量の実際の容量値と理想の容量値との誤差を示す絶対精度に応じて異なるように設定され、前記第１のアナログマクロの櫛形容量に要求される絶対精度は、該櫛形容量を備える前記アナログマクロの種類に応じて異なり、前記第２のアナログマクロは、複数の櫛形容量を備え、前記第２のアナログマクロの櫛形容量は、櫛形形状の第１の電極及び第２の電極を有し、前記第１の電極の櫛歯部と前記第２の電極の櫛歯部とが交互に平行に並ぶように、前記第１の電極と前記第２の電極とが噛み合わされて形成され、前記第２のアナログマクロの櫛形容量の櫛歯部間隔は、該櫛形容量とそれに近接する櫛形容量との容量値の誤差を示す相対精度に応じて異なるように設定され、前記第２のアナログマクロの櫛形容量に要求される相対精度は、該櫛形容量を備える前記アナログマクロの種類に応じて異なることを特徴とする。【００４０】
また、本発明の半導体集積回路は、第１のアナログマクロ及び第２のアナログマクロをそれぞれ複数搭載し、前記第１のアナログマクロは、複数の櫛形容量を備え、前記第１のアナログマクロの櫛形容量は、櫛形形状の第１の電極及び第２の電極を有し、前記第１の電極の櫛歯部と前記第２の電極の櫛歯部とが交互に平行に並ぶように、前記第１の電極と前記第２の電極とが噛み合わされて形成され、前記第１のアナログマクロの櫛形容量の櫛歯部間隔及び櫛歯部幅は、該櫛形容量の実際の容量値と理想の容量値との誤差を示す絶対精度に応じて異なるように設定され、前記第１のアナログマクロの櫛形容量に要求される絶対精度は、該櫛形容量を備える前記第１のアナログマクロの種類に応じて異なり、前記第２のアナログマクロは、複数の櫛形容量を備え、前記第２のアナログマクロの櫛形容量は、櫛形形状の第１の電極及び第２の電極を有し、前記第１の電極の櫛歯部と前記第２の電極の櫛歯部とが交互に平行に並ぶように、前記第１の電極と前記第２の電極とが噛み合わされて形成され、前記第２のアナログマクロの櫛形容量の櫛歯部間隔及び櫛歯部幅は、該櫛形容量とそれに近接する櫛形容量との容量値の誤差を示す相対精度に応じて異なるように設定され、前記第２のアナログマクロの櫛形容量に要求される相対精度は、該櫛形容量を備える前記第２のアナログマクロの種類に応じて異なることを特徴とする。
【発明の効果】
【００４１】
本発明の半導体集積回路によれば、櫛形容量を備えるアナログマクロを複数搭載し、前記櫛形容量は、櫛形形状の第１の電極及び第２の電極を有し、前記第１の電極の櫛歯部と前記第２の電極の櫛歯部とが交互に平行に並ぶように、前記第１の電極と前記第２の電極とが噛み合わされて形成され、前記櫛形容量の櫛歯部間隔は、該櫛形容量の実際の容量値と理想の容量値との誤差を示す絶対精度に応じて異なるように設定され、前記櫛形容量に要求される絶対精度は、該櫛形容量を備える前記アナログマクロの種類に応じて異なることから、絶対精度が高い容量が必要なアナログマクロは、櫛歯部間隔が広い高精度な櫛形容量を有し、容量の絶対精度が低くて良いアナログマクロは、櫛歯部間隔が狭い高密度な櫛形容量を有することができる。その結果、櫛形容量を備えた、高精度、高集積なアナログマクロを備える半導体集積回路を実現できる。【００４２】
本発明の半導体集積回路によれば、櫛形容量を備えるアナログマクロを複数搭載し、前記櫛形容量は、櫛形形状の第１の電極及び第２の電極を有し、前記第１の電極の櫛歯部と前記第２の電極の櫛歯部とが交互に平行に並ぶように、前記第１の電極と前記第２の電極とが噛み合わされて形成され、前記櫛形容量の櫛歯部間隔及び櫛歯部幅は、該櫛形容量の実際の容量値と理想の容量値との誤差を示す絶対精度に応じて異なるように設定され、前記櫛形容量に要求される絶対精度は、該櫛形容量を備える前記アナログマクロの種類に応じて異なることから、絶対精度が高い容量が必要なアナログマクロは、櫛歯部間隔及び櫛歯部幅が広い高精度な櫛形容量を有し、容量の絶対精度が低くて良いアナログマクロは、櫛歯部間隔及び櫛歯部幅が狭い高密度な櫛形容量を有することができる。その結果、櫛形容量を備えた、高精度、高集積なアナログマクロを備える半導体集積回路を実現できる。さらに、櫛形容量の櫛歯部幅を広げることで、半導体集積回路を製造する際の加工精度に由来する寸法誤差を改善して、櫛形容量の絶対精度を向上させることができる。【００４３】
本発明の半導体集積回路によれば、複数の櫛形容量を備えるアナログマクロを複数搭載し、前記櫛形容量は、櫛形形状の第１の電極及び第２の電極を有し、前記第１の電極の櫛歯部と前記第２の電極の櫛歯部とが交互に平行に並ぶように、前記第１の電極と前記第２の電極とが噛み合わされて形成され、前記櫛形容量の櫛歯部間隔は、該櫛形容量とそれに近接する櫛形容量との容量値の誤差を示す相対精度に応じて異なるように設定され、前記櫛形容量に対して要求される相対精度は、該櫛形容量を備える前記アナログマクロの種類に応じて異なることから、相対精度が高い容量が必要なアナログマクロは、櫛歯部間隔が広い高精度な櫛形容量を有し、容量の相対精度が低くて良いアナログマクロは、櫛歯部間隔が狭い高密度な櫛形容量を有することができる。その結果、櫛形容量を備えた、高精度、高集積なアナログマクロを備える半導体集積回路を実現できる。【００４４】
本発明の半導体集積回路によれば、複数の櫛形容量を備えるアナログマクロを複数搭載し、前記櫛形容量は、櫛形形状の第１の電極及び第２の電極を有し、前記第１の電極の櫛歯部と前記第２の電極の櫛歯部とが交互に平行に並ぶように、前記第１の電極と前記第２の電極とが噛み合わされて形成され、前記櫛形容量の櫛歯部間隔及び櫛歯部幅は、該櫛形容量とそれに近接する櫛形容量との容量値の誤差を示す相対精度に応じて異なるように設定され、前記櫛形容量に対して要求される相対精度は、該櫛形容量を備える前記アナログマクロの種類に応じて異なることから、相対精度が高い容量が必要なアナログマクロは、櫛歯部間隔及び櫛歯部幅が広い高精度な櫛形容量を有し、容量の相対精度が低くて良いアナログマクロは、櫛歯部間隔及び櫛歯部幅が狭い高密度な櫛形容量を有することができる。その結果、櫛形容量を備えた、高精度、高集積なアナログマクロを備える半導体集積回路を実現できる。さらに、櫛形容量の櫛歯部幅を広げることで、半導体集積回路を製造する際の加工精度に由来する、近接する２つの櫛形容量に生じる寸法誤差を改善して、容量の相対精度を向上させることができる。【００４５】
本発明の、複数のアナログマクロを搭載する半導体集積回路によれば、前記アナログマクロは、複数の櫛形容量を有するアナログ回路を複数備え、前記櫛形容量は、櫛形形状の第１の電極及び第２の電極を有し、前記第１の電極の櫛歯部と前記第２の電極の櫛歯部とが交互に平行に並ぶように、前記第１の電極と前記第２の電極とが噛み合わされて形成され、前記櫛形容量の櫛歯部間隔は、該櫛形容量とそれに近接する櫛形容量との容量値の誤差を示す相対精度に応じて異なるように設定され、前記櫛形容量に要求される相対精度は、該櫛形容量を有する前記アナログ回路毎に異なることから、相対精度が高い容量が求めれられるアナログ回路ブロックは、櫛歯部間隔が広い高精度な櫛形容量を有し、容量の相対精度が低くて良いアナログ回路ブロックは、櫛歯部間隔が狭い高密度な櫛形容量を有することができる。その結果、櫛形容量を備えた、高精度、高集積なアナログマクロを備える半導体集積回路を実現できる。【００４６】
本発明の、複数のアナログマクロを搭載する半導体集積回路によれば、前記アナログマクロは、複数の櫛形容量を有するアナログ回路を複数備え、前記櫛形容量は、櫛形形状の第１の電極及び第２の電極を有し、前記第１の電極の櫛歯部と前記第２の電極の櫛歯部とが交互に平行に並ぶように、前記第１の電極と前記第２の電極とが噛み合わされて形成され、前記櫛形容量の櫛歯部間隔及び櫛歯部幅は、該櫛形容量とそれに近接する櫛形容量との容量値の誤差を示す相対精度に応じて異なるように設定され、前記櫛形容量に要求される相対精度は、該櫛形容量を有する前記アナログ回路毎に異なることから、相対精度が高い容量が求めれられるアナログ回路は、櫛歯部間隔及び櫛歯部幅が広い高精度な櫛形容量を有し、容量精度が低くて良いアナログ回路は、櫛歯部間隔及び櫛歯部幅が狭い高密度な櫛形容量を有することができる。その結果、櫛形容量を備えた、高精度、高集積なアナログマクロを備える半導体集積回路を実現できる。さらに、櫛形容量の櫛歯部幅を広げることで、半導体集積回路を製造する際の加工精度に由来する寸法誤差を改善して、容量の相対精度を向上させることができる。【００４７】
本発明の半導体集積回路によれば、第１のアナログマクロ及び第２のアナログマクロをそれぞれ複数搭載し、前記第１のアナログマクロは複数の櫛形容量を備え、前記第１のアナログマクロの櫛形容量は、櫛形形状の第１の電極及び第２の電極を有し、前記第１の電極の櫛歯部と前記第２の電極の櫛歯部とが交互に平行に並ぶように、前記第１の電極と前記第２の電極とが噛み合わされて形成され、前記第１のアナログマクロの櫛形容量の櫛歯部間隔は、該櫛形容量の実際の容量値と理想の容量値との誤差を示す絶対精度に応じて異なるように設定され、前記第１のアナログマクロの櫛形容量に要求される絶対精度は、該櫛形容量を備える前記アナログマクロの種類に応じて異なり、前記第２のアナログマクロは、複数の櫛形容量を備え、前記第２のアナログマクロの櫛形容量は、櫛形形状の第１の電極及び第２の電極を有し、前記第１の電極の櫛歯部と前記第２の電極の櫛歯部とが交互に平行に並ぶように、前記第１の電極と前記第２の電極とが噛み合わされて形成され、前記第２のアナログマクロの櫛形容量の櫛歯部間隔は、該櫛形容量とそれに近接する櫛形容量との容量値の誤差を示す相対精度に応じて異なるように設定され、前記第２のアナログマクロの櫛形容量に要求される相対精度は、該櫛形容量を備える前記アナログマクロの種類に応じて異なることから、各アナログマクロは、その回路構成に応じた最適な容量精度を保つ櫛形容量を有することができ、その結果、櫛形容量を備えた、高精度、高集積なアナログマクロを備える半導体集積回路を実現できる。【００４８】
本発明の半導体集積回路によれば、第１のアナログマクロ及び第２のアナログマクロをそれぞれ複数搭載し、前記第１のアナログマクロは複数の櫛形容量を備え、前記第１のアナログマクロの櫛形容量は、櫛形形状の第１の電極及び第２の電極を有し、前記第１の電極の櫛歯部と前記第２の電極の櫛歯部とが交互に平行に並ぶように、前記第１の電極と前記第２の電極とが噛み合わされて形成され、前記第１のアナログマクロの櫛形容量の櫛歯部間隔及び櫛歯部幅は、該櫛形容量の実際の容量値と理想の容量値との誤差を示す絶対精度に応じて異なるように設定され、前記第１のアナログマクロの櫛形容量に要求される絶対精度は、該櫛形容量を備える前記アナログマクロの種類に応じて異なり、前記第２のアナログマクロは、複数の櫛形容量を備え、前記第２のアナログマクロの櫛形容量は、櫛形形状の第１の電極及び第２の電極を有し、前記第１の電極の櫛歯部と前記第２の電極の櫛歯部とが交互に平行に並ぶように、前記第１の電極と前記第２の電極とが噛み合わされて形成され、前記第２のアナログマクロの櫛形容量の櫛歯部間隔及び櫛歯部幅は、該櫛形容量とそれに近接する櫛形容量との容量値の誤差を示す相対精度に応じて異なるように設定され、前記第２のアナログマクロの櫛形容量に要求される相対精度は、該櫛形容量を備える前記アナログマクロの種類に応じて異なることから、各アナログマクロは、その回路構成に応じた最適な容量精度を保つ櫛形容量を有することができ、その結果、櫛形容量を備えた、高精度、高集積なアナログマクロを備える半導体集積回路を実現できる。さらに、櫛歯部幅を広げることで、半導体集積回路を製造する際の加工精度に由来する寸法誤差を改善して、櫛形容量の容量精度を向上させることができる。
【図面の簡単な説明】
【００４９】
【図１】図１は、本発明の実施の形態１に係る半導体集積回路が搭載するアナログマクロの櫛形容量の構成例を示す図である。
【図２】図２は、従来の櫛形容量の構成例を示す図である。
【図３】図３は、櫛形容量の櫛歯部間隔と絶対精度の関係、及び櫛形容量の絶対精度と容量面積の関係を示す図である。
【図４】図４は、櫛形容量の櫛歯部間隔及び櫛歯部幅と絶対精度の関係、並びに櫛形容量の櫛歯部間隔及び櫛歯部幅と容量面積の関係を示す図である。
【図５】図５は、本発明の実施の形態１〜４に係る半導体集積回路のブロック図である。
【図６】図６は、本発明の実施の形態１〜４に係る半導体集積回路のブロック図である。
【図７】図７は、本発明の実施の形態１、４に係る半導体集積回路が搭載するフィルタの構成例を示すブロック図である。
【図８】図８は、本発明の実施の形態１〜４に係る半導体集積回路が搭載するパイプライン型ＡＤコンバータの構成例を示すブロック図である。
【図９】図９は、本発明の実施の形態１〜４に係る半導体集積回路が搭載するパイプライン型ＡＤコンバータのゲイン回路の回路構成図である。
【図１０】図１０は、本発明の実施の形態１、２、４に係る半導体集積回路が搭載する電荷再配分型ＡＤコンバータの構成例を示すブロック図である。
【図１１】図１１は、本発明の実施の形態１、２、４に係る半導体集積回路が搭載するＰＬＬの構成例を示すブロック図である。
【図１２】図１２は、本発明の実施の形態４に係る半導体集積回路が搭載するアナログマクロのブロック図である。
【図１３】図１３は、櫛形容量の櫛歯部間隔と相対精度の関係、及び櫛形容量の相対精度と容量面積の関係を示す図である。
【図１４】図１４は、櫛形容量の櫛歯部間隔及び櫛歯部幅と相対精度の関係、並びに櫛形容量の櫛歯部間隔及び櫛歯部幅と容量面積の関係を示す図である。
【符号の説明】
【００５０】
１０、２０  櫛形容量
１１、１２、２１、２２  櫛形電極
１３、１４、２３、２４  櫛歯部
５０  ＬＳＩチップ
５１  ＩＯセル
５２〜５６  アナログマクロ
６１  フィルタ
６２  パイプライン型ＡＤコンバータ
６３  電荷再配分型ＡＤコンバータ
６４  ＰＬＬ
６５  電源配線用バイパスコンデンサ  
７０１〜７０３  ＯＴＡ
７０４、７０５  櫛形容量
８０１〜８０４  パイプステージ
８０５  エンコーダ
８０６、８０９、８１２  ゲイン回路
８０７、８１０、８１３、８１５  コンパレータ
８０８、８１１、８１４  ＤＡＣ
９０１〜９１４  アナログスイッチ
９１５、９１６  フィードバック容量
９１７、９１８  サンプリング容量
９１９  オペアンプ
１００１  重み付け容量アレイ
１００２  コンパレータ
１００３  アナログスイッチアレイ
１００４  逐次比較ロジック  
１１０１  位相比較器
１１０２  チャージポンプ
１１０３  ループフィルタ
１１０４  分周器
１１０５  電圧制御発振回路
１１０６  櫛形容量
１２０１〜１２０５  回路ブロック
【発明を実施するための最良の形態】
【００５１】
（実施の形態１）
図１は、本実施の形態１に係る半導体集積回路が搭載するアナログマクロの櫛形容量の構成を示す図である。ここで、アナログマクロとは、複数のアナログ素子からなる回路のことを指す。図１に示す櫛形容量１０は、櫛形形状の電極１１及び電極１２を有し、電極１１の櫛歯部１３と電極１２の櫛歯部１４とが交互に平行に並ぶように、電極１１の櫛歯部１３と電極１２の櫛歯部１４とが噛み合わされて形成される。ここでは、電極１１及び電極１２はそれぞれ、４本の櫛歯部を備えることとするが、本発明はこれに限るものではなく、櫛形容量の電極１１及び電極１２の櫛歯部の数は任意である。【００５２】
本実施の形態１では、櫛形容量１０の実際の容量値と理想の容量値との誤差を示す絶対精度に応じて、櫛形容量の櫛歯部間隔Ｓを異なるように設定することを特徴とする。【００５３】
櫛形容量１０の櫛歯部１組当たりの理想的な容量値Ｃは、真空誘電率ε０、酸化膜の比誘電率εｏｘ、櫛歯部の厚さｈ、電極１１の櫛歯部１３と電極１２の櫛歯部１４とが噛み合っている部分の長さをＬ、櫛歯部間隔Ｓとすると、式（３）で表される。【００５４】
C＝ε0・εox（h・L/S）              （３）【００５５】
ここで、半導体集積回路を製造する際の加工精度による寸法誤差ΔＳを考慮すると、実際の容量値Ｃ’は式（４）で表される。【００５６】
C’＝ε0・εox（h・L/(S+ΔS)）        （４）【００５７】
そして、容量の理想値と実際の容量値Ｃとの誤差（絶対精度）ΔＣ／Ｃ｜ｉｄは式（５）で表される。【００５８】
ΔC/C|id＝((C’−C)/C)×100
≒−(ΔS/S)×100 [%]            （５）【００５９】
寸法誤差ΔＳがほぼ一定と考えると、櫛歯部間隔Ｓを広くすることで、誤差ΔＣ／Ｃ｜ｉｄが小さくなる。すなわち、絶対精度が向上する。ただし、櫛歯部間隔Ｓを広くすると、単位長さ当りの容量値は小さくなる。しかし、櫛歯部の長さＬを長くしたり、櫛歯部の本数を増やすことで、容量値を設計値どおりにすることができるので、容量値を一定に保ち、必要な絶対精度を確保できる。【００６０】
図３は、容量値を一定にした場合の、櫛歯部間隔Ｓと絶対精度ΔＣ／Ｃ｜ｉｄの関係、及び櫛歯部間隔Ｓと容量面積Ａの関係を示す図である。図３において、櫛形容量１０の絶対精度ΔＣ／Ｃ｜ｉｄと容量面積Ａはトレードオフの関係になる。すなわち、櫛歯部間隔Ｓが狭くなるにつれ、櫛形容量１０は高密度になり、櫛歯部間隔Ｓが広くなるにつれ、櫛形容量１０は高精度になる。【００６１】
さらに、櫛歯部幅Ｗを広くすることにより、櫛形容量の絶対精度ΔＣ／Ｃ｜ｉｄを向上させることができる。櫛歯部幅Ｗを広くすると、半導体集積回路の寸法誤差ΔＳ自体が改善するので、絶対精度ΔＣ／Ｃ｜ｉｄがさらに向上する。【００６２】
図４は、容量値を一定にした場合の、櫛歯部間隔Ｓ及び櫛歯部幅Ｗと絶対精度との関係、櫛歯部間隔Ｓ及び櫛歯部幅Ｗと容量面積Ａとの関係を示す図である。図４において、櫛形容量の絶対精度ΔＣ／Ｃ｜ｉｄと容量面積Ａはトレードオフの関係になる。すなわち、櫛歯部間隔Ｓ及び櫛歯部幅Ｗが狭いと櫛形容量１０は高密度になり、櫛歯部間隔Ｓ及び櫛歯部幅Ｗが広いと櫛形容量１０は高精度になる。図４に示すように、櫛歯部間隔Ｓだけでなく、櫛歯部幅Ｗも広くすることで、櫛歯部間隔Ｓのみを広くした場合と比べて、櫛形容量の絶対精度ΔＣ／Ｃ｜ｉｄはより向上する。【００６３】
図５は、以上のように構成される櫛形容量を備えるアナログマクロを複数搭載する半導体集積回路を示すブロック図である。図５では、５つのアナログマクロを搭載したものを例として示している。１つのＬＳＩチップ５０には、ＩＯセル５１と異なる機能を持つ複数のアナログマクロ５２、５３、５４、５５、５６が搭載されている。【００６４】
図６は、半導体集積回路に搭載されるアナログマクロの具体例を示す図である。例えば、半導体集積回路のＬＳＩチップ５０上には、アナログマクロとして、フィルタ６１、パイプライン型ＡＤコンバータ６２、電荷再配分型ＡＤコンバータ６３、ＰＬＬ６４、又は電源配線用バイパスコンデンサ６５が搭載される。【００６５】
各アナログマクロは、それぞれ要求される櫛形容量の絶対精度が異なるため、要求される櫛形容量の絶対精度に応じて、櫛歯部間隔Ｓが異なる櫛形容量を備える。すなわち、容量の絶対精度が低くて良いアナログマクロは櫛歯部間隔Ｓが狭い高密度な櫛形容量を備え、絶対精度が高い容量が必要なアナログマクロは櫛歯部間隔Ｓが広い高精度な櫛形容量を備える。【００６６】
さらに、各アナログマクロの櫛形容量の櫛歯部間隔Ｓだけでなく、櫛歯部幅Ｗも、要求される櫛形容量の絶対精度に応じて異なるようにする。これにより、容量の絶対精度が低くて良いアナログマクロの櫛形容量については、その櫛歯部間隔Ｓ及び櫛歯部幅Ｗを狭くすることで、櫛歯部間隔Ｓのみを狭くする場合と比べて、該櫛形容量をより高密度にできる。また、絶対精度が高い容量が要求されるアナログマクロの櫛形容量については、その櫛歯部間隔Ｓ及び櫛歯部幅Ｗを広くすることで、櫛歯部間隔Ｓのみを広くする場合と比べて、該櫛形容量をより高精度にできる。【００６７】
以下、絶対精度が高い容量が要求されるアナログマクロとして、フィルタがＬＳＩチップ５０上に搭載される場合について説明する。【００６８】
図７は、フィルタ６１の構成例を示すブロック図である。図７では、フィルタ６１が典型的な２次のｇｍ‐Ｃフィルタである場合を例示している。フィルタ６１は、トランスコンダクタ（Ｏｐｅｒａｔｉｏｎａｌ  Ｔｒａｎｓｃｏｎｄｕｃｔａｎｃｅ  Ａｍｐｌｉｆｉｅｒ：ＯＴＡ）７０１、７０２、７０３と、櫛形容量７０４、７０５を備え、３つのトランスコンダクタと２つの容量で、バンドパスフィルタを構成する。図７において、ＯＴＡ７０１の出力はＯＴＡ７０２の入力に接続され、ＯＴＡ７０２の出力はＯＴＡ７０３の入力に接続される。また、ＯＴＡ７０３の出力は、ＯＴＡ７０１の入力側に負帰還される。【００６９】
以上のように構成されるフィルタ６１は、ＯＴＡ７０１から信号（Ｖｉｎ）を入力すると、特定の極周波数を中心とする任意の周波数帯域の信号のみが通過して、ＯＴＡ７０２から信号（Ｖｏ）が出力される構成であり、バンドパスフィルタとして機能する。ＯＴＡのトランスコンダクタンスをｇｍ、容量値をＣとすると、バンドパスフィルタとしての極周波数ｆｏは式（６）のように表される。【００７０】
fo＝gm/(2π・C)                  （６）【００７１】
式（６）に示されるように、櫛形容量７０４、７０５の絶対精度はフィルタ６１の極周波数ｆｏの精度に直接影響する。この極周波数ｆｏは数％の絶対精度を求められるので、フィルタ６１に使用する櫛形容量７０４、７０５の容量値にも数％レベルの高い絶対精度が必要になる。よって、数％レベルの絶対精度に応じて、櫛形容量７０４、７０５の櫛歯部間隔Ｓを広く設定する必要がある。しかし、櫛形容量は、その櫛歯部間隔Ｓを広げると、容量密度が低くなるので、集積度が低くなる。よって、容量の絶対精度が低くて良い他のアナログマクロの櫛形容量については、櫛歯部間隔Ｓを狭くして、集積度を高くする。すなわち、数％レベルの絶対精度が必要なフィルタ６１の櫛形容量の櫛歯部間隔Ｓを、他のアナログマクロの櫛形容量の櫛歯部間隔Ｓより広くし、容量の絶対精度が低くて良い他のアナログマクロの櫛形容量については、櫛歯部間隔Ｓを狭くすることで、櫛形容量を備えた、高精度、高集積アナログマクロを搭載する半導体集積回路を実現する。容量の絶対精度が低くて良い他のアナログマクロとしては、例えば、図６に示す電源配線用バイパスコンデンサ６５が挙げられる。【００７２】
また、各アナログマクロに要求される容量の絶対精度に応じて、櫛形容量の櫛歯部間隔Ｓだけでなく、櫛歯部幅Ｗも変えても良い。ここでは、数％レベルの絶対精度が必要なフィルタ６１の櫛形容量７０４、７０５の櫛歯部間隔Ｓ及び櫛歯部幅Ｗを、他のアナログマクロの櫛形容量の櫛歯部間隔Ｓ及び櫛歯部幅Ｗより広くし、容量の絶対精度が低くて良い他のアナログマクロの櫛形容量については、櫛歯部間隔Ｓ及び櫛歯部幅Ｗを狭くすることで、櫛形容量を備えた、高精度、高集積アナログマクロを搭載する半導体集積回路を実現する。【００７３】
次に、絶対精度が高い容量が要求されるアナログマクロとして、パイプライン型ＡＤコンバータ６２がＬＳＩチップ５０上に搭載される場合について説明する。【００７４】
図８は、パイプライン型ＡＤコンバータ６２の構成例を示すブロック図である。図８は、４ステージ構成のパイプライン型ＡＤコンバータ６２を例示する。パイプライン型ＡＤコンバータ６２は、パイプステージ８０１〜８０４と、エンコーダ８０５とを備える。パイプステージ８０１は、ゲイン回路８０６、コンパレータ８０７、及びＤＡＣ８０８から構成され、パイプステージ８０２は、ゲイン回路８０９、コンパレータ８１０、及びＤＡＣ８１１から構成され、パイプステージ８０３は、ゲイン回路８１２、コンパレータ８１３、及びＤＡＣ８１４から構成され、パイプステージ８０４はコンパレータ８１５から構成される。パイプステージ８０１の出力はパイプステージ８０２の入力に接続し、パイプステージ８０２の出力はパイプステージ８０３の入力に接続し、パイプステージ８０３の出力はパイプステージ８０４の入力に接続する。パイプステージ８０１〜８０４はそれぞれ、ｎ１ビット、ｎ２ビット、ｎ３ビット、ｎ４ビットの変換を上位からシリアルに行い、エンコーダ８０５は、冗長ビットｎｘを除いた必要なビット数をバイナリ出力に変換する。パイプステージ８０１では、コンパレータ８０７が入力アナログ信号Ｖｉｎをｎ１ビットにデジタル変換し、ＤＡＣ８０８がコンパレータ８０７の出力を元に、ｎ１ビットで量子化したアナログ電圧を再生する。そして、ゲイン回路８０６が、入力アナログ信号（ｖｉｎ）とＤＡＣ８０８の出力の差分をＭ1倍して、次のパイプステージ８０２に出力する。同様の処理を各パイプステージで順次行っていく。【００７５】
図９は、ゲイン回路８０６、８０９、８１２の構成例を示す回路図である。図９は、入力アナログ信号とＤＡＣ出力との差を２倍に増幅する差動型ゲイン回路を例示している。図９において、フィードバック容量である櫛形容量９１５、サンプリング容量である櫛形容量９１７がそれぞれアナログスイッチ９０１、９０２を介して正側アナログ入力（ｖｉｎｐ）に接続され、フィードバック容量である櫛形容量９１６、サンプリング容量である櫛形容量９１８がそれぞれアナログスイッチ９０４、９０３を介して負側アナログ入力（ｖｉｎｎ）に接続される。櫛形容量９１５、９１７のもう一方の端子は共にオペアンプ９１９の負側入力端子に接続され、櫛形容量９１６、９１８のもう一方の端子は共にオペアンプ９１９の正側入力端子に接続される。櫛形容量９１５の入力側端子は、アナログスイッチ９０９を介して、オペアンプの正側出力（ｖｏｕｔｐ）にも接続され、櫛形容量９１６の入力側端子は、アナログスイッチ９１０を介して、オペアンプの負側出力（ｖｏｕｔｎ）にも接続されている。クロック信号（ｃｌｋ）とクロック信号（ｃｌｋｂ）とは互いに極性が逆であり、アナログスイッチのＯＮ、ＯＦＦを制御する。【００７６】
以上のように構成されるパイプライン型ＡＤコンバータの動作について説明する。
まず、クロック信号（ｃｌｋ）が入力されたアナログスイッチがＯＮし、櫛形容量９１５〜９１８にアナログ入力をサンプリングする（サンプリング期間）。その時、櫛形容量のもう一方の端子はアナログスイッチ９０５〜９０８を介してオペアンプの動作点入力電圧（ＶＣＭｉ）に接続される。また、その出力はアナログスイッチ９１１、９１２を介して中心電圧（ｖｏｐｃｍ）にリセットされる。次に、クロック信号（ｃｌｋ）が入力されたアナログスイッチがＯＦＦし、クロック信号（ｃｌｋｂ）が入力されたアナログスイッチがＯＮし、サンプリング容量である櫛形容量９１７、９１８の入力をＤＡＣ出力（ｄａｃｐ、ｄａｃｎ）に繋ぎかえ、フィードバック容量である櫛形容量９１５、９１６の入力側端子を出力に繋ぎかえる。サンプリング容量である櫛形容量９１７、９１８の電荷がそれぞれフィードバック容量である櫛形容量９１５、９１６に移し変えられるので、入力アナログ信号とＤＡＣ出力の差を容量比倍に増幅した出力が得られる（ホールド期間）。ゲイン回路８０６がホールド期間の時、ゲイン回路８０９はサンプリング期間であり、ゲイン回路８０６が容量比倍の出力を増幅したとき、その出力をゲイン回路８０９がサンプリング容量とフィードバック容量でサンプリングする。すべての隣り合うパイプステージは同様に、サンプリング期間とホールド期間が逆相で動作する。【００７７】
サンプリング期間の入力容量（Ｃｉｎ）は、式（７）で表される。【００７８】
Cin＝Cs+Cf                      （７）【００７９】
パイプライン型ＡＤコンバータ６２では、ゲイン回路８０９の入力容量が、前段のゲイン回路８０６の負荷容量となるので、ゲイン回路８０６を構成するオペアンプ９１９の能力に非常に影響する。オペアンプ９１９の能力マージンは数％レベルに抑えることが望ましいので、パイプライン型ＡＤコンバータに使用する櫛形容量９１５〜９１８にも数％レベルの高い絶対精度が求められる。【００８０】
よって、数％レベルの絶対精度に応じて、櫛形容量９１５〜９１８の櫛歯部間隔Ｓを広く設定する必要がある。しかし、櫛形容量は、その櫛歯部間隔Ｓを広げると、容量密度が低くなるので、集積度が低くなる。よって、容量の絶対精度が低くて良い他のアナログマクロの櫛形容量については、櫛歯部間隔Ｓを狭くして、集積度を高くする。すなわち、数％レベルの絶対精度が必要なパイプライン型ＡＤコンバータ６２の櫛形容量の櫛歯部間隔Ｓを、他のアナログマクロの櫛形容量の櫛歯部間隔Ｓより広くし、容量の絶対精度が低くて良い他のアナログマクロの櫛形容量については、櫛歯部間隔Ｓを狭くすることで、櫛形容量を備えた、高精度、高集積のアナログマクロを搭載する半導体集積回路を実現する。【００８１】
また、各アナログマクロに要求される絶対精度に応じて、櫛形容量の櫛歯部間隔Ｓだけでなく、櫛歯部幅Ｗも変えても良い。ここでは、数％レベルの絶対精度が必要なパイプライン型ＡＤコンバータ６２の櫛形容量の櫛歯部間隔Ｓ及び櫛歯部幅Ｗを、他のアナログマクロの櫛形容量の櫛歯部間隔Ｓ及び櫛歯部幅Ｗより広くし、容量の絶対精度が低くて良い他のアナログマクロの櫛形容量については、櫛歯部間隔Ｓ及び櫛歯部幅Ｗを狭くする。【００８２】
次に、絶対精度が高い容量が要求されるアナログマクロとして、電荷再配分ＡＤコンバータがＬＳＩチップ５０上に搭載される場合について説明する。【００８３】
図１０は、電荷再配分型ＡＤコンバータの構成例を示すブロック図である。図１０は、１０ビットの電荷再配分型ＡＤコンバータを例示している。電荷再配分型ＡＤコンバータ６３は、重み付け容量アレイ１００１と、チョッパ・コンパレータ１００２と、アナログスイッチアレイ１００３と、逐次比較（ＳＡＲ）ロジック１００４とを備える。重み付け容量アレイ１００１は、櫛形容量Ｃ０〜Ｃ１０から構成され、Ｃ０＝Ｃ、Ｃ１＝Ｃ、Ｃ２＝２×Ｃ、Ｃ３＝４×Ｃ…Ｃ１０＝５１２Ｃというように、容量は２の累乗で重み付けされ、片側はすべてチョッパ・コンパレータ１００２の入力に接続され、もう一方はアナログスイッチアレイ１００３に接続される。アナログスイッチアレイ１００３は、ＳＡＲロジック１００４によって制御され、容量の接続先をアナログ入力（ＶＲＥＦＨ、ＶＲＥＦＬ）のいずれかから選択する。【００８４】
以上のように構成される電荷再配分型コンバータ６３の動作について説明する。
まず、すべての櫛形容量をアナログ入力に接続するようにアナログスイッチアレイ１００３を動作させ、アナログ入力信号をすべての櫛形容量Ｃ０〜Ｃ１０でサンプリングする。その際、同時にチョッパ・コンパレータ１００２の入出力をショートさせ、オートゼロ状態にする。次に、櫛形容量Ｃ１０をアナログ入力（ＶＲＥＦＨ）に接続し、その他をアナログ入力（ＶＲＥＦＬ）に接続するようにアナログスイッチアレイ１００３を動作させ、共通な側の容量端子に現れた電圧変化をチョッパ・コンパレータ１００２で増幅することにより、最上位ビットの変換を行う。その後、櫛形容量Ｃ９、櫛形容量Ｃ８、櫛形容量Ｃ７を順次アナログ入力（ＶＲＥＦＨ）に接続していくことで、最下位ビットまでシリアルにビット変換を行っていく。ここで、入力容量（Ｃｉｎ）は式（８）で表される。【００８５】
Cin＝ΣCi                  （８）【００８６】
入力容量（Ｃｉｎ）は、チョッパ・コンパレータ１００２をオートゼロ状態にする際にチョッパ・コンパレータ１００２の負荷容量となり、すべての動作状態で最も大きい負荷容量であるので、チョッパ・コンパレータ１００２の能力に非常に影響する。低消費電力化のためには、チョッパ・コンパレータ１００２の能力マージンは数％レベルに抑えることが望ましいので、電荷再配分型ＡＤコンバータ６３に使用する櫛形容量Ｃ０〜Ｃ１０に数％レベルの絶対精度が求められる。【００８７】
よって、数％レベルの絶対精度に応じて、櫛形容量Ｃ０〜Ｃ１０の櫛歯部間隔Ｓを広く設定する必要がある。しかし、櫛形容量は、その櫛歯部間隔を広げると、容量密度が低くなるので、集積度が低くなる。よって、容量の絶対精度が低くて良い他のアナログマクロの櫛形容量については、櫛歯部間隔Ｓを狭くして、集積度を高くする。すなわち、数％レベルの絶対精度が必要な電荷再配分型ＡＤコンバータ６３の櫛形容量の櫛歯部間隔Ｓを、他のアナログマクロの櫛形容量の櫛歯部間隔Ｓより広くし、容量の絶対精度が低くて良い他のアナログマクロの櫛形容量については、櫛歯部間隔Ｓを狭くすることで、櫛形容量を備えた、高精度、高集積アナログマクロを搭載する半導体集積回路を実現する。【００８８】
また、各アナログマクロに要求される絶対精度に応じて、櫛形容量の櫛歯部間隔Ｓだけでなく、櫛歯部幅Ｗも変えても良い。ここでは、数％レベルの絶対精度が必要な電荷再配分型ＡＤコンバータ６３の櫛形容量の櫛歯部間隔Ｓ及び櫛歯部幅Ｗを、他のアナログマクロの櫛形容量の櫛歯部間隔Ｓ及び櫛歯部幅Ｗより広くし、容量の絶対精度が低くて良い他のアナログマクロの櫛形容量については、櫛歯部間隔Ｓ及び櫛歯部幅Ｗを狭くすることで、櫛形容量を備えた、高精度、高集積アナログマクロを搭載する半導体集積回路を実現する。【００８９】
次に、絶対精度が高い容量が要求されるアナログマクロとして、フィルタ６１とＰＬＬ６４がＬＳＩチップ５０上に搭載される場合について説明する。【００９０】
図１１は、ＰＬＬ６４の構成例を示すブロック図である。図１１は、ラグリード型ループフィルタを例示する。ＰＬＬ６４は、位相比較器１１０１と、チャージポンプ１１０２と、ループフィルタ１１０３と、分周器１１０４と、電圧制御発振回路（ＶＣＯ）１１０５とを備える。さらに、ループフィルタ１１０３は、櫛形容量１１０６と、抵抗Ｒ１、Ｒ２とを備える。【００９１】
以上のように構成されるＰＬＬ６４の動作について説明する。位相比較器１１０１は、基準信号と帰還信号の周波数を比較する。ＶＣＯ１１０５からの出力信号は、基準信号より周波数が高いため、位相比較器１１０１は、分周器１１０４でＶＣＯ１１０５の出力信号を分周したものを帰還信号として、基準信号と比較する。次に、チャージポンプ１１０２が、位相比較器１１０１の比較結果に応じてループフィルタ１１０３に電流を供給したり、引き抜いたりする。次に、ループフィルタ１１０３の出力（Ｖｃ）によってＶＣＯ１１０５を制御し、出力信号としてのクロックを得る。位相比較利得をＫｐ、ＶＣＯ１１０５の周波数変換利得をＫｖ、分周器の分周比を１／Ｎ、ループフィルタ１１０３のループ利得をＫ＝Ｋｐ・Ｋｖ・ｎとすると、ラグリード型ループフィルタの場合、過渡応答の安定度を示すダンピングファクタζが、式（９）で表される。【００９２】
ζ=(1+K・(C・R2))/(2・√((C・R1+C・R2)・K))              （９）【００９３】
安定性と収束の高速性の観点から、ダンピングファクタζは０．５〜０．７が望ましいが、そのためには、ＰＬＬ６４のループフィルタ１１０３の櫛形容量１１０６に１０％レベルの絶対精度が必要となる。よって、１０％レベルの絶対精度に応じて、ＰＬＬ６４の櫛形容量１１０６の櫛歯部間隔Ｓを設定する。【００９４】
また、フィルタ６１の櫛形容量は、上述したように、数％レベルの絶対精度が必要とされるので、数％レベルの絶対精度に応じて、フィルタ６１の櫛形容量７０４、７０５の櫛歯部間隔Ｓを広く設定する。【００９５】
しかし、櫛形容量は、その櫛歯部間隔Ｓを広げると、容量密度が低くなり、面積が広がるので、集積度が低くなる。よって、フィルタ６１及びＰＬＬ６４の櫛形容量以外の、容量の絶対精度が低くて良いアナログマクロの櫛形容量については、櫛歯部間隔Ｓを狭くして、集積度を高くする。すなわち、ＬＳＩチップ５０に搭載されるアナログマクロのうち、フィルタ６１は、数％レベルの絶対精度に応じて、最も櫛歯部間隔Ｓが広い櫛形容量を備え、ＰＬＬ６４は、１０％レベルの絶対精度に応じて、櫛歯部間隔Ｓが２番目に広い櫛形容量を備える。一方、容量の絶対精度が低くて良い他のアナログマクロについては、ＰＬＬ６４の櫛形容量より、櫛歯部間隔Ｓが狭い櫛形容量を備える。容量の絶対精度が低くて良いアナログマクロとしては、例えば、図６に示す電源配線用バイパスコンデンサ６５が挙げられる。【００９６】
また、各アナログマクロに要求される容量の絶対精度に応じて、櫛形容量の櫛歯部間隔Ｓだけでなく、櫛歯部幅Ｗも変えても良い。この場合、ＬＳＩチップ５０に搭載されるアナログマクロのうち、フィルタ６１は、数％レベルの絶対精度に応じて、最も櫛歯部間隔Ｓ及び櫛歯部幅Ｗが広い櫛形容量を備え、ＰＬＬ６４は、１０％レベルの絶対精度に応じて、２番目に櫛歯部間隔Ｓ及び櫛歯部幅Ｗが広い櫛形容量を備える。一方、容量の絶対精度が低くて良い他のアナログマクロについては、ＰＬＬ６４の櫛形容量より、櫛歯部間隔Ｓ及び櫛歯部幅Ｗが狭い櫛形容量を備える。【００９７】
次に、絶対精度が高い容量が要求されるアナログマクロとして、パイプライン型ＡＤコンバータ６２とＰＬＬ６４がＬＳＩチップ５０上に搭載される場合について説明する。【００９８】
上述したように、パイプライン型ＡＤコンバータ６２の櫛形容量９１５〜９１８は数％レベルの絶対精度が要求され、ＰＬＬ６４の櫛形容量１１０６は１０％レベルの絶対精度が要求される。【００９９】
よって、ＬＳＩチップ５０に搭載されるアナログマクロのうち、パイプライン型ＡＤコンバータ６２は、数％レベルの絶対精度に応じて、最も櫛歯部間隔Ｓが広く設定された櫛形容量を備え、ＰＬＬ６４は、１０％レベルの絶対精度に応じて、２番目に櫛歯部間隔Ｓが広く設定された櫛形容量を備える。【０１００】
しかし、櫛形容量は、その櫛歯部間隔Ｓを広げると、容量密度が低くなり、面積が広がるので、集積度が低くなる。よって、パイプライン型ＡＤコンバータ６２及びＰＬＬ６４の櫛形容量以外の、容量の絶対精度が低くて良いアナログマクロの櫛形容量については、櫛歯部間隔Ｓを狭くして、集積度を高くする。【０１０１】
また、各アナログマクロに要求される容量の絶対精度に応じて、櫛形容量の櫛歯部間隔Ｓだけでなく、櫛歯部幅Ｗも変えても良い。この場合、ＬＳＩチップ５０に搭載されるアナログマクロのうち、パイプライン型ＡＤコンバータ６２は、数％レベルの絶対精度に応じて、最も櫛歯部間隔Ｓ及び櫛歯部幅Ｗが広い櫛形容量を備え、ＰＬＬ６４は、１０％レベルの絶対精度に応じて、２番目に櫛歯部間隔Ｓ及び櫛歯部幅Ｗが広く設定された櫛形容量を備える。一方、容量の絶対精度が低くて良い他のアナログマクロは、ＰＬＬ６４の櫛形容量より、櫛歯部間隔Ｓ及び櫛歯部幅Ｗが狭い櫛形容量を備える。【０１０２】
次に、絶対精度が高い容量が要求されるアナログマクロとして、電荷再配分型ＡＤコンバータ６３とＰＬＬ６４がＬＳＩチップ５０上に搭載される場合について説明する。【０１０３】
この場合、上述したように、電荷再配分型ＡＤコンバータ６３の重み付け容量アレイ１００１の櫛形容量Ｃ０〜Ｃ１０は数％レベルの絶対精度が要求され、ＰＬＬ６４の櫛形容量１１０６は１０％レベルの絶対精度が要求される。【０１０４】
よって、ＬＳＩチップ５０に搭載されるアナログマクロのうち、電荷再配分型ＡＤコンバータ６３は、数％レベルの絶対精度に応じて、最も櫛歯部間隔Ｓが広く設定された櫛形容量を備え、ＰＬＬ６４は、１０％レベルの絶対精度に応じて、２番目に櫛歯部間隔Ｓが広く設定された櫛形容量を備える。【０１０５】
しかし、櫛形容量は、その櫛歯部間隔Ｓを広げると、容量密度が低くなり、面積が広がるので、集積度が低くなる。よって、電荷再配分型ＡＤコンバータ６３及びＰＬＬ６４の櫛形容量以外の、容量の絶対精度が低くて良いアナログマクロの櫛形容量については、ＰＬＬ６４の櫛形容量より、櫛歯部間隔Ｓを狭くして、集積度を高くする。これにより、櫛形容量を備えた、高精度、高集積アナログマクロを搭載する半導体集積回路を実現する。【０１０６】
また、各アナログマクロに要求される絶対精度に応じて、櫛形容量の櫛歯部間隔Ｓだけでなく、櫛歯部幅Ｗも変えても良い。この場合、ＬＳＩチップ５０に搭載されるアナログマクロのうち、電荷再配分型ＡＤコンバータ６３が、数％レベルの絶対精度に応じて、最も櫛歯部間隔Ｓ及び櫛歯部幅Ｗが広い櫛形容量を備え、ＰＬＬ６４が、１０％レベルの絶対精度に応じて、２番目に櫛歯部間隔Ｓ及び櫛歯部幅Ｗが広い櫛形容量を備える。一方、容量の絶対精度が低くて良い他のアナログマクロは、ＰＬＬ６４の櫛形容量より、櫛歯部間隔Ｓ及び櫛歯部幅Ｗが狭い櫛形容量を備える。これにより、櫛形容量を備えた、高精度、高集積アナログマクロを搭載する半導体集積回路を実現する。【０１０７】
次に、高い容量の絶対精度が要求されるアナログマクロとして、フィルタ６１と、パイプライン型ＡＤコンバータ６２と、電荷再配分型ＡＤコンバータ６３と、ＰＬＬ６４とがＬＳＩチップ５０上に搭載される場合について説明する。【０１０８】
上述したように、フィルタ６１、パイプライン型ＡＤコンバータ６２、及び電荷再配分型ＡＤコンバータ６３の、櫛形容量は、数％レベルの絶対精度が要求され、ＰＬＬ６４の櫛形容量は１０％レベルの絶対精度が要求される。【０１０９】
よって、ＬＳＩチップ５０に搭載されるアナログマクロのうち、フィルタ６１、パイプライン型ＡＤコンバータ６２、及び電荷再配分型ＡＤコンバータ６３は、櫛歯部間隔Ｓが数％レベルの絶対精度に応じて設定された櫛形容量を備え、ＰＬＬ６４は、櫛歯部間隔Ｓが１０％レベルの絶対精度に応じて設定された櫛形容量を備える。【０１１０】
しかし、櫛形容量は、その櫛歯部間隔Ｓを広げると、容量密度が低くなり、面積が広がるので、集積度が低くなる。よって、容量の絶対精度が低くて良い他のアナログマクロの櫛形容量については、ＰＬＬ６４の櫛形容量より、櫛歯部間隔Ｓを狭くして、集積度を高くする。これにより、櫛形容量を備えた、高精度、高集積アナログマクロを搭載する半導体集積回路を実現する。【０１１１】
ここで、フィルタ６１、パイプライン型ＡＤコンバータ６２、電荷再配分型ＡＤコンバータ６３の櫛形容量は、数％レベルの絶対精度に応じて、櫛歯部間隔Ｓが設定されていれば良く、それぞれの櫛形容量の櫛歯部間隔Ｓは同じであっても、異なっていても良い。  【０１１２】
また、各アナログマクロに要求される絶対精度に応じて、櫛形容量の櫛歯部間隔Ｓだけでなく、櫛歯部幅Ｗも変えても良い。この場合、ＬＳＩチップ５０に搭載されるアナログマクロのうち、フィルタ６１、パイプライン型ＡＤコンバータ６２、電荷再配分型ＡＤコンバータ６３は、数％レベルの絶対精度に応じて、櫛歯部間隔Ｓ及び櫛歯部幅Ｗが広く設定された櫛形容量を備え、ＰＬＬ６４は、１０％レベルの絶対精度に応じて、櫛歯部間隔Ｓ及び櫛歯部幅Ｗが広く設定された櫛形容量を備える。一方、容量の絶対精度が低くて良い他のアナログマクロについては、ＰＬＬ６４の櫛形容量より、櫛歯部間隔Ｓ及び櫛歯部幅Ｗが狭い櫛形容量を備える。これにより、櫛形容量を備えた、高精度、高集積アナログマクロを搭載する半導体集積回路を実現する。【０１１３】
ここで、フィルタ６１、パイプライン型ＡＤコンバータ６２、及び電荷再配分型ＡＤコンバータ６３の櫛形容量は、数％レベルの絶対精度に応じて、櫛歯部間隔Ｓ及び櫛歯部幅Ｗが設定されていれば良く、それぞれの櫛形容量の櫛歯部間隔Ｓ及び櫛歯部幅Ｗは同じであっても、異なっていても良い。【０１１４】
以上のように、本実施の形態１に係る半導体集積回路によれば、櫛形容量を備えるアナログマクロを複数搭載し、前記複数のアナログマクロのうち、絶対精度が高い容量が求めれらるアナログマクロは、櫛歯部間隔Ｓが広い高精度な櫛形容量を備え、容量の絶対精度が低くて良いアナログマクロは、櫛歯部間隔Ｓが狭い高密度な櫛形容量を備えることから、櫛形容量を備えた、高精度、高集積なアナログマクロを備える半導体集積回路を実現できる。【０１１５】
また、本実施の形態１に係る半導体集積回路によれば、各アナログマクロの櫛形容量の櫛歯部間隔Ｓだけでなく、櫛歯部幅Ｗも、要求される櫛形容量の絶対精度に応じて異なるように設定することから、半導体集積回路を製造する際の加工精度に由来する寸法誤差ΔＳを改善して、櫛形容量の絶対精度を向上させることができる。【０１１６】
なお、本実施の形態１では、アナログマクロの例として、フィルタ６１、パイプライン型ＡＤコンバータ６２、電荷再配分型ＡＤコンバータ６３、ＰＬＬ６４、電源配線用バイパスコンデンサ６５を挙げて、説明したが、本発明はこれに限るものでなく、櫛形容量を搭載可能なアナログマクロであれば良い。【０１１７】
（実施の形態２）
本実施の形態２に係る半導体集積回路は、複数の櫛形容量を備えるアナログマクロを複数搭載し、各アナログマクロの各櫛形容量はそれに近接する櫛形容量との容量値の差を示す相対精度に応じて、その櫛歯部間隔Ｓが異なるよう設定されることを特徴とする。【０１１８】
各櫛形容量は、図１に示すように、櫛形形状の電極１１及び電極１２を有し、電極１１の櫛歯部１３と電極１２の櫛歯部１４とが交互に平行に並ぶように、電極１１の櫛歯部１３と電極１２の櫛歯部１３とが噛み合わされて形成される。【０１１９】
真空誘電率ε０、酸化膜の比誘電率εｏｘ、理想の容量値をＣ、櫛歯部の厚さｈ、電極１１の櫛歯部１３と電極１２の櫛歯部１４とが噛み合っている部分の長さをＬ、櫛歯部間隔をＳ、近接する２つの容量に生じる寸法誤差ΔＳ１，ΔＳ２とすると、各櫛形容量の容量値は式（１０）で表され、相対精度ΔＣ／Ｃ｜ｍｉｓは式（１１）で表される。【０１２０】
C1’＝ε0・εox（h・L／(S+ΔS1)）
C2’＝ε0・εox（h・L／(S+ΔS2)）                  （１０）【０１２１】
ΔC/C|mis＝((C1’−C2’)/AVERAGE(C1’,C2’))×100
≒((ΔS2−ΔS1)/C)×100 [%]                （１１）【０１２２】
寸法誤差ΔＳ１，ΔＳ２がほぼ一定と考えると、櫛歯部間隔Ｓを広くするほど、相対精度ΔＣ／Ｃ｜ｍｉｓが向上する。櫛歯部間隔Ｓを広くすると、単位長さ当りの容量値は小さくなるが、櫛歯部の長さＬや櫛歯部の本数を増やせば、容量値を設計値どおりにすることができるので、容量値を一定に保ち、必要な相対精度を確保することができる。【０１２３】
図１３は、櫛形容量の容量値を一定にしたときの（容量値＝１００ｆＦ）、櫛歯部間隔Ｓと相対精度ΔＣ／Ｃ｜ｍｉｓの関係、櫛歯部間隔Ｓと容量面積Ａとの関係を示す測定結果を示す図であり、０．１５μｍ微細プロセスで、４層メタルを積層した櫛形容量に関するデータを示す。櫛形容量の相対精度ΔＣ／Ｃ｜ｍｉｓと容量面積Ａはトレードオフの関係になる。櫛形容量はその櫛歯部間隔Ｓが狭いと高密度になり、その櫛歯部間隔Ｓが広いと高精度になる。図１３では、櫛歯部間隔Ｓを広げることで、０．１％を上回る高い相対精度ΔＣ／Ｃ｜ｍｉｓを得ることができることが示されている。【０１２４】
また、櫛歯部幅Ｗを広くすると、半導体集積回路を製造する際の加工精度に由来する寸法誤差ΔＳ１，ΔＳ２自体が改善するので、相対精度ΔＣ／Ｃ｜ｍｉｓがさらに向上する。図１４は、容量値を一定にしたときの（容量値＝１００ｆＦ）、櫛歯部間隔Ｓ及び櫛歯部幅Ｗと相対精度ΔＣ／Ｃ｜ｍｉｓとの関係、櫛歯部間隔Ｓ及び櫛歯部幅Ｗと容量面積Ａとの関係を示す測定結果であり、０．１５μｍ微細プロセスで、４層メタルを積層した櫛形容量に関するデータを示す。櫛形容量の相対精度ΔＣ／Ｃ｜ｍｉｓと容量面積Ａはトレードオフの関係になる。櫛形容量はその櫛歯部間隔Ｓ及び櫛歯部幅Ｗが狭いと高密度になり、櫛歯部間隔Ｓ及び櫛歯部幅Ｗが広いと高精度になる。図１４では、櫛歯部間隔Ｓ及び櫛歯部幅Ｗを広げることで、０．１％を上回る高い相対精度ΔＣ／Ｃ｜ｍｉｓを得ることが示されている。【０１２５】
図５は、本実施の形態２に係る、複数の櫛形容量を備えるアナログマクロを複数搭載する半導体集積回路を示すブロック図である。１つのＬＳＩチップ５０には、ＩＯセル５１と異なる機能を持つ複数のアナログマクロ５２〜５６が搭載されている。各アナログマクロは、それぞれ要求される櫛形容量の相対精度が異なるため、要求される相対精度に応じて、櫛歯部間隔Ｓが異なる櫛形容量を備える。これにより、容量の相対精度が低くて良いアナログマクロは櫛歯部間隔Ｓが狭い高密度な櫛形容量を備えるようにして高集積を実現し、相対精度が高い容量が要求されるアナログマクロは櫛歯部間隔Ｓが広い櫛形容量を備えるようにして高精度を実現する。【０１２６】
さらに、各アナログマクロの櫛形容量の櫛歯部間隔Ｓだけでなく、櫛歯部幅Ｗも、要求される相対精度に応じて変えても良い。これにより、容量の相対精度が低くて良いアナログマクロの櫛形容量については、その櫛歯部間隔Ｓ及び櫛歯部幅Ｗが狭くすることで、櫛歯部間隔Ｓのみを狭くする場合と比べて、該櫛形容量をより高密度にすることができる。また、相対精度が高い容量が要求されるアナログマクロの櫛形容量については、その櫛歯部間隔Ｓ及び櫛歯部幅Ｗを広くすることで、櫛歯部間隔Ｓのみを広くする場合と比べて、該櫛形容量をより高精度にすることができる。【０１２７】
以下、相対精度が高い容量が要求されるアナログマクロとして、パイプライン型ＡＤコンバータがＬＳＩチップ５０上に搭載される場合について説明する。【０１２８】
図９は、パイプライン型ＡＤコンバータのゲイン回路８０６、８０９、８１２の回路図である。【０１２９】
図９では、入力アナログ信号とＤＡＣ出力の差を２倍に増幅する差動型ゲイン回路を示す。入力アナログ信号をｖｉｎ、ＤＡＣ出力をＶｄａｃ、フィードバック容量である櫛形容量９１５、９１６の容量値をＣｆ、サンプリング容量である櫛形容量９１７、９１８の容量値をＣｓとすると、ゲイン回路の出力（Ｖｏｕｔ）は、式（１２）で表される。【０１３０】
Vout＝Vin×(Cs1 +Cf1)/Cf1−Vdac×Cs1/Cf1            （１２）【０１３１】
近接する櫛形容量の容量値が等しいとき、すなわち、フィードバック容量の容量値（Ｃｆ）と、サンプリング容量の容量値（Ｃｓ）とが等しいとき、ゲイン回路の出力はＶｏｕｔ＝２・ｖｉｎ−Ｖｄａｃとなり、入力アナログ信号とＤＡＣ出力の差を正確に２倍に増幅できる。この時、Ｖｏｕｔ＝ｖｏｕｔｐ−ｖｏｕｔｎ、Ｖｄａｃ＝ｖｄａｃｐ−ｖｄａｃｎ、ｖｉｎ＝ｖｉｎｐ−ｖｉｎｎである。しかし、実際にはフィードバック容量の容量値（Ｃｆ）とサンプリング容量の容量値（Ｃｓ）とに相対誤差が生じるので、増幅率が２倍からずれ、そのずれがＡＤコンバータの特性劣化として表れる。ｎ１＝ｎ２＝ｎ３＝１ビット、ｎ４＝７ビット、ｎｘ＝０ビットの１０ビット構成パイプライン型ＡＤコンバータの場合、最大０．１％（＝１００／２＾１０）の精度で入力アナログ信号とＤＡＣ出力の差を増幅する必要があり、ゲイン回路の櫛形容量はそれぞれ、０．１％レベルの相対精度が要求される。【０１３２】
よって、パイプライン型ＡＤコンバータ６２が１０ビット構成の場合、０．１％レベルの相対精度に応じて、櫛形容量９１５〜９１８の櫛歯部間隔Ｓを広く設定する必要がある。しかし、櫛形容量は、その櫛歯部間隔Ｓを広げると、容量密度が低くなるので、集積度が低くなる。よって、容量の相対精度が低くて良い他のアナログマクロの櫛形容量については、櫛歯部間隔Ｓを狭くして、集積度を高くする。すなわち、０．１％レベルの相対精度が必要なパイプライン型ＡＤコンバータ６２の櫛形容量の櫛歯部間隔Ｓを、他のアナログマクロの櫛形容量の櫛歯部間隔Ｓより広くし、容量の相対精度が低くて良い他のアナログマクロの櫛形容量については、櫛歯部間隔Ｓを狭くすることで、櫛形容量を備えた、高精度、高集積アナログマクロを搭載する半導体集積回路を実現する。容量の相対精度が低くて良い他のアナログマクロとしては、例えば、図６に示す電源配線用バイパスコンデンサ６５が挙げられる。【０１３３】
また、各アナログマクロに要求される櫛形容量の相対精度に応じて、櫛形容量の櫛歯部間隔Ｓだけでなく、櫛歯部幅Ｗも変えても良い。ここでは、０．１％レベルの相対精度が必要なパイプライン型ＡＤコンバータ６２の櫛形容量の櫛歯部間隔Ｓ及び櫛歯部幅Ｗを、他のアナログマクロの櫛形容量の櫛歯部間隔Ｓ及び櫛歯部幅Ｗより広くし、容量の相対精度が低くて良い他のアナログマクロの櫛形容量については、櫛歯部間隔Ｓ及び櫛歯部幅Ｗを狭くすることで、櫛形容量を備えた、高精度、高集積アナログマクロを搭載する半導体集積回路を実現する。【０１３４】
次に、相対精度が高い容量が要求されるアナログマクロとして、ＬＳＩチップ５０上に電荷再配分型ＡＤコンバータを搭載する場合について、説明する。【０１３５】
図１０は、電荷再配分型ＡＤコンバータ６３の構成例を示すブロック図である。図１０は、１０ビットの電荷再配分型ＡＤコンバータを例示している。【０１３６】
図１０において、チョッパ・コンパレータ１００２のオートゼロ電圧をＶａとすると、最上位ビットの変換時にチョッパ・コンパレータ１００２の入力に表れる電圧（Ｖｘ）は、式（１３）で表される。【０１３７】
Vx＝Vref×C10/ΣCi−Vin＋Va              （１３）【０１３８】
櫛形容量Ｃ０〜Ｃ１０の間で、容量値に誤差がなく、Ｃ１０＝５１２・Ｃ、ΣＣｉ＝１０２４・Ｃのとき、Ｖｘ＝Ｖｒｅｆ／２−Ｖｉｎ＋Ｖａとなり、ＶｉｎとＶｒｅｆ／２の大小関係をチョッパ・コンパレータ１００２で比較し、最上位の変換を行う。ここでＶｒｅｆ＝ＶＲＥＦＨ−ＶＲＥＦＬである。【０１３９】
しかし、実際には櫛形容量をアレイ状に配置したときに、櫛形容量間で、それらの容量値に相対誤差が生じるので、比較対象がＶｒｅｆ／２からずれ、そのずれがＡＤコンバータの特性劣化として表れる。１０ビットの電荷再配分型ＡＤコンバータの場合、パイプライン型ＡＤコンバータと同様に、最大０．１％（＝１００／２＾１０）の精度が必要である。ただし、上記の式（１３）のとおり、容量の合計の比率が電圧Ｖｘに表れるので、Ｖｘの必要精度は０．１％であるが、単位容量Ｃの必要精度としては、一般的に０．１％の数倍程度あれば良い。よって、櫛形容量に求められる相対精度は、０．２％〜０．３％になる。【０１４０】
以上のことから、電荷再配分型ＡＤコンバータ６３が１０ビット構成の場合、０．２〜０．３％レベルの相対精度に応じて、櫛形容量Ｃ０〜Ｃ１０の櫛歯部間隔Ｓを広く設定する必要がある。しかし、櫛形容量は、その櫛歯部間隔Ｓを広げると、容量密度が低くなるので、集積度が低くなる。よって、容量の相対精度が低くて良い他のアナログマクロの櫛形容量については、櫛歯部間隔Ｓを狭くして、集積度を高くする。すなわち、０．２〜０．３％レベルの相対精度が必要な電荷再配分型ＡＤコンバータ６３の櫛形容量の櫛歯部間隔Ｓを、他のアナログマクロの櫛形容量の櫛歯部間隔Ｓより広くし、容量の相対精度が低くて良い他のアナログマクロの櫛形容量については、櫛歯部間隔Ｓを狭くすることで、櫛形容量を備えた、高精度、高集積アナログマクロを搭載する半導体集積回路を実現する。【０１４１】
また、各アナログマクロに要求される容量の相対精度に応じて、櫛形容量の櫛歯部間隔Ｓだけでなく、櫛歯部幅Ｗも変えても良い。ここでは、０．２〜０．３％レベルの相対精度が必要な電荷再配分型ＡＤコンバータ６３の櫛形容量の櫛歯部間隔Ｓ及び櫛歯部幅Ｗを、他のアナログマクロの櫛形容量の櫛歯部間隔Ｓ及び櫛歯部幅Ｗより広くし、容量の相対精度が低くて良い他のアナログマクロの櫛形容量については、櫛歯部間隔Ｓ及び櫛歯部幅Ｗを狭くすることで、櫛形容量を備えた、高精度、高集積アナログマクロを搭載する半導体集積回路を実現する。【０１４２】
次に、相対精度が高い容量が要求されるアナログマクロとして、パイプライン型ＡＤコンバータ６２と、電荷再配分型ＡＤコンバータ６３をＬＳＩチップ上に搭載する場合について説明する。【０１４３】
上述のように、１０ビットのパイプライン型ＡＤコンバータで、相対精度が０．１％レベルの櫛形容量が要求される。また、同じ１０ビットの電荷再配分型ＡＤコンバータの場合では、相対精度が０．２％〜０．３％の櫛形容量が求められる。【０１４４】
よって、ＬＳＩチップ５０に搭載されるアナログマクロのうち、パイプライン型ＡＤコンバータ６２は、０．１％レベルの絶対精度に応じて、櫛歯部間隔Ｓが設定された櫛形容量を備え、電荷再配分型ＡＤコンバータ６３は、０．２〜０．３％レベルの相対精度に応じて、櫛歯部間隔Ｓが設定された櫛形容量を備える。【０１４５】
しかし、櫛形容量は、その櫛歯部間隔Ｓを広げると、容量密度が低くなり、面積が広がるので、集積度が低くなる。よって、容量の相対精度が低くて良い他のアナログマクロの櫛形容量については、電荷再配分型ＡＤコンバータ６３の櫛形容量より、その櫛歯部間隔Ｓを狭くして、集積度を高くする。すなわち、ＬＳＩチップ５０に搭載されるアナログマクロのうち、パイプライン型ＡＤコンバータ６２は、０．１％レベルの相対精度に応じて、櫛歯部間隔Ｓが最も広い櫛形容量を備え、電荷再配分型ＡＤコンバータ６３は、０．２〜０．３％レベルの絶対精度に応じて、櫛歯部間隔Ｓが２番目に広い櫛形容量を備える。一方、容量の相対精度が低くて良い他のアナログマクロについては、電荷再配分型ＡＤコンバータ６３の櫛形容量より、櫛歯部間隔Ｓが狭い櫛形容量を備える。これにより、櫛形容量を備えた、高精度、高集積アナログマクロを搭載する半導体集積回路を実現する。【０１４６】
また、各アナログマクロに要求される容量の相対精度に応じて、櫛形容量の櫛歯部間隔Ｓだけでなく、櫛歯部幅Ｗも変えて良い。この場合、ＬＳＩチップ５０に搭載されるアナログマクロのうち、パイプライン型ＡＤコンバータ６２が、０．１％レベルの相対精度に応じて櫛歯部間隔Ｓ及び櫛歯部幅Ｗが最も広い櫛形容量を備え、電荷再配分型ＡＤコンバータ６３が、０．２〜０．３％レベルの絶対精度に応じて、櫛歯部間隔Ｓ及び櫛歯部幅Ｗが２番目に広い櫛形容量を備える。一方、容量の相対精度が低くて良い他のアナログマクロについては、電荷再配分型ＡＤコンバータ６３の櫛形容量より、櫛歯部間隔Ｓ及び櫛歯部幅Ｗが狭い櫛形容量を備える。これにより、櫛形容量を備えた、高精度、高集積アナログマクロを搭載する半導体集積回路を実現する。【０１４７】
以上のように、本実施の形態２に係る半導体集積回路によれば、複数の櫛形容量を備えるアナログマクロを複数搭載し、前記複数のアナログマクロのうち、相対精度が高い容量が求められるアナログマクロは、櫛歯部間隔Ｓが広い高精度な櫛形容量を備え、容量の相対精度が低くて良いアナログマクロは、櫛歯部間隔Ｓが狭い高密度な櫛形容量を備えることから、櫛形容量を備えた、高精度、高集積なアナログマクロを備える半導体集積回路を実現できる。【０１４８】
また、本実施の形態２に係る半導体集積回路によれば、各アナログマクロの櫛形容量の櫛歯部間隔Ｓだけでなく、櫛歯部幅Ｗも、要求される容量の相対精度に応じて異なるよう設定することから、半導体集積回路を製造する際の加工精度に由来する、近接する２つの容量に生じる寸法誤差ΔＳ１，ΔＳ２を改善して、櫛形容量の相対精度を向上させることができる。【０１４９】
なお、本実施の形態２では、アナログマクロの例として、パイプライン型ＡＤコンバータ６２、電荷再配分型ＡＤコンバータ６３を挙げて、説明したが、本発明はこれに限るものでなく、複数の櫛形容量を搭載するアナログマクロであれば良い。【０１５０】
（実施の形態３）
本実施の形態３に係る半導体集積回路は、櫛形容量を複数含むアナログ回路ブロックを複数備えたアナログマクロを搭載し、前記櫛形容量はそれぞれ、アナログ回路ブロック毎に、櫛歯部間隔が異なることを特徴とする。【０１５１】
図１２は、櫛形容量を備えるアナログ回路ブロックを複数備えるアナログマクロの構成例を示すブロック図である。図１２において、アナログマクロ１２１は、５つのそれぞれ機能が異なるアナログ回路ブロックを備える。アナログ回路ブロック１２０１、１２０２、１２０３、１２０４、１２０５はそれぞれ機能が異なることから、要求される容量精度も異なる。よって、各アナログ回路ブロックは、要求される容量の絶対精度又は相対精度に応じて、櫛歯部間隔Ｓが異なる櫛形容量を備える。これにより、容量の絶対精度又は相対精度が低くて良いアナログ回路ブロックは櫛歯部間隔Ｓが狭い高密度な櫛形容量を備えるようにして高集積を実現し、絶対精度又は相対精度が高い容量が必要なアナログ回路ブロックは櫛歯部間隔Ｓが広い櫛形容量を備えるようにして高精度を実現する。【０１５２】
さらに、各アナログ回路ブロックの櫛形容量の櫛歯部間隔Ｓだけでなく、櫛歯部幅Ｗも、要求される絶対精度又は相対精度に応じて異なるように設定しても良い。これにより、容量の絶対精度又は相対精度が低くて良いアナログ回路ブロックの櫛形容量については、櫛歯部間隔Ｓ及び櫛歯部幅Ｗを狭くすることで、櫛歯部間隔Ｓのみを狭くする場合と比べて、該櫛形容量をより高密度にすることができる。また、絶対精度又は相対精度が高い容量が要求されるアナログ回路ブロックの櫛形容量については、櫛歯部間隔Ｓ及び櫛歯部幅Ｗを広くすることで、櫛歯部間隔Ｓのみを広くする場合と比べて、該櫛形容量の絶対精度又は相対精度をより高くすることができる。【０１５３】
以下、複数の櫛形容量を有するアナログ回路ブロックを複数備えたアナログマクロとして、パイプライン型ＡＤコンバータ６２をＬＳＩチップ５０上に搭載する場合について説明する。【０１５４】
パイプライン型ＡＤコンバータ６２は、図８に示すように、各パイプステージで数ビットずつのシリアル変換を行うことから、各段のゲイン回路に求められる処理精度は、初段のゲイン回路８０６が最も厳しく、総ビット数分の処理精度が求められる。一方、次段のゲイン回路８０９は、初段のパイプステージ８０１で変換したビット数を除いた残りのビット数（ｎ２＋ｎ３＋ｎ４ビット）分の処理精度しか要求されない、３段目のゲイン回路８１２に求められる処理精度はさらに緩和される（ｎ３＋ｎ４ビット）。ゲイン回路の出力（Ｖｏｕｔ）は、上述の式（１２）に示されるとおり、近接する櫛形容量の容量値が等しいとき、すなわち、フィードバック容量の容量値（Ｃｆ）と、サンプリング容量の容量値（Ｃｓ）とが等しいとき、Ｖｏｕｔ＝２・Ｖｉｎ−Ｖｄａｃとなり、入力アナログ信号とＤＡＣ出力の差を正確に２倍に増幅できる。【０１５５】
しかし、実際にはフィードバック容量の容量値（Ｃｆ）とサンプリング容量の容量値（Ｃｓ）との間に相対誤差が生じるので、増幅率が２倍からずれ、そのずれがＡＤコンバータの特性劣化として表れる。ｎ１＝ｎ２＝ｎ３＝１ビット、ｎ４＝７ビットの各パイプステージで１ビットずつ変換していく１０ビット構成のパイプライン型ＡＤコンバータの場合、初段のゲイン回路は０．１％（＝１００／２＾１０）の精度で増幅を行う必要があり、２段目のゲイン回路は０．２％（＝１００／２＾９）の精度で良く、３段目のゲイン回路は０．４％（＝１００／２＾８）の精度で良い。サンプリング容量の容量値（Ｃｓ）と、フィードバック容量の容量値（Ｃｆ）との間の相対誤差も、初段は０．１％レベルが要求されるが、２段目は０．２％レベル、３段目は０．４％レベルで良い。【０１５６】
よって、パイプライン型ＡＤコンバータ６２においては、初段のゲイン回路が、０．１％レベルの相対精度に応じて、他のゲイン回路よりも櫛歯部間隔Ｓが広い櫛形容量を備える。しかし、櫛形容量は、その櫛歯部間隔Ｓを広げると、容量密度が低くなるので、集積度が低くなる。よって、要求される相対精度に応じて、後段のゲイン回路ほど、その櫛形容量の櫛歯部間隔Ｓを狭くして、櫛形容量の容量密度を高くする。これにより、櫛形容量を備えた、高精度、高集積なパイプライン型ＡＤコンバータを搭載する半導体集積回路を実現できる。【０１５７】
さらに、各アナログ回路ブロックの櫛形容量の櫛歯部間隔Ｓだけでなく、櫛歯部幅Ｗも要求される相対精度に応じて変えても良い。これにより、容量の相対精度が低くて良いアナログ回路ブロックの櫛形容量については、櫛歯部間隔Ｓ及び櫛歯部幅Ｗを狭くすることで、櫛歯部間隔Ｓのみを狭くする場合と比べて、該櫛形容量をより高密度にすることができる。また、相対精度が高い容量が要求されるアナログ回路ブロックの櫛形容量については、櫛歯部間隔Ｓ及び櫛歯部幅Ｗを広くすることで、櫛歯部間隔Ｓのみを広くする場合と比べて、該櫛形容量の相対精度をより高くすることができる。【０１５８】
以上のように、本実施の形態３に係る半導体集積回路によれば、櫛形容量を備えるアナログ回路ブロックを複数備えたアナログマクロを搭載し、前記複数のアナログ回路ブロックのうち、高い相対精度が求めれられるアナログ回路ブロックは、櫛歯部間隔Ｓが広い高精度な櫛形容量を備え、容量の相対精度が低くて良いアナログ回路ブロックは、櫛歯部間隔Ｓが狭い高密度な櫛形容量を備えることから、櫛形容量を備えた、高精度、高集積なアナログマクロを備える半導体集積回路を実現できる。【０１５９】
また、本実施の形態３に係る半導体集積回路によれば、各アナログ回路ブロックの櫛形容量の櫛歯部間隔Ｓだけでなく、櫛歯部幅Ｗも、要求される容量の相対精度に応じて異なるよう設定することで、半導体集積回路の加工精度に由来する、近接する２つの容量に生じる寸法誤差ΔＳ１，ΔＳ２を改善して、容量の相対精度を向上させることができる。【０１６０】
なお、本実施の形態３では、アナログマクロの例として、パイプライン型ＡＤコンバータ６２を挙げて、説明したが、本発明はこれに限るものでなく、櫛形容量を含むアナログ回路ブロックを複数備えたアナログマクロであれば良い。【０１６１】
（実施の形態４）
本実施の形態４に係る半導体集積回路は、複数の櫛形容量を備える第１のアナログマクロと第２のアナログマクロとをそれぞれ複数搭載し、第１のアナログマクロの櫛形容量は、実際の容量値と理想の容量値との誤差を示す絶対精度に応じて、その櫛歯部間隔Ｓが異なり、第２のアナログマクロの櫛形容量はそれに近接する櫛形容量との容量値の差を示す相対精度に応じて、その櫛歯部間隔Ｓが異なる。【０１６２】
第１のアナログマクロは、それぞれ要求される櫛形容量の絶対精度が異なるため、要求される絶対精度に応じて、櫛歯部間隔Ｓが異なる櫛形容量を備える。すなわち、絶対精度が高い容量が要求されるアナログマクロは、櫛歯部間隔Ｓが広い高精度な櫛形容量を備え、容量の絶対精度が低くて良いアナログマクロは櫛歯部間隔Ｓが狭い高密度な櫛形容量を備える。【０１６３】
さらに、櫛歯部間隔Ｓだけでなく、櫛歯部幅Ｗも容量の絶対精度に応じて変えても良い。これにより、容量の絶対精度が低くて良いアナログマクロの櫛形容量については、櫛歯部間隔Ｓ及び櫛歯部幅Ｗを狭くすることで、櫛歯部間隔Ｓのみを狭くする場合と比べて、該櫛形容量をより高密度にすることができる。また、絶対精度が高い容量が要求されるアナログマクロの櫛形容量については、櫛歯部間隔Ｓ及び櫛歯部幅Ｗを広くすることで、櫛歯部間隔Ｓのみを広くする場合と比べて、該櫛形容量の絶対精度をより高くすることができる。【０１６４】
また、第２のアナログマクロは、それぞれ要求される櫛形容量の相対精度が異なるため、要求される相対精度に応じて、櫛歯部間隔Ｓが異なる櫛形容量を備える。これにより、容量の相対精度が低くて良いアナログマクロについては、櫛歯部間隔Ｓが狭い高密度な櫛形容量を備えるようにして高集積を実現し、相対精度が高い容量が要求されるアナログマクロについては、櫛歯部間隔Ｓが広い櫛形容量を備えるようにして高精度を実現する。【０１６５】
さらに、櫛歯部間隔Ｓだけでなく、櫛歯部幅Ｗも相対精度に応じて変えても良い。これにより、容量の相対精度が低くて良いアナログマクロの櫛形容量については、櫛歯部間隔Ｓ及び櫛歯部幅Ｗが狭くすることで、櫛歯部間隔Ｓのみを狭くする場合と比べて、該櫛形容量をより高密度にすることができる。また、相対精度が高い容量が要求されるアナログマクロの櫛形容量については、櫛歯部間隔Ｓ及び櫛歯部幅Ｗを広くすることで、櫛歯部間隔Ｓのみを広くする場合と比べて、該櫛形容量をより高精度にすることができる。【０１６６】
以下、第１のアナログマクロとして、フィルタ６１とＰＬＬ６４とが、第２のアナログマクロとして、パイプライン型ＡＤコンバータ６２と電荷再配分型ＡＤコンバータ６３とが、ＬＳＩチップ５０上に搭載される場合について説明する。【０１６７】
まず、第１のアナログマクロについて説明する。フィルタ６１の櫛形容量は、上述したように、数％レベルの絶対精度が必要とされるので、数％レベルの絶対精度に応じて、櫛歯部間隔Ｓが設定された櫛形容量７０４、７０５を備える。また、ＰＬＬ６４の櫛形容量は、上述したように、１０％レベルの絶対精度が必要とされるので、１０％レベルの絶対精度に応じて、櫛歯部間隔Ｓが設定された櫛形容量１１０６を備える。一方、容量の絶対精度が低くて良いアナログマクロは、ＰＬＬ６４の櫛形容量より、櫛歯部間隔Ｓが狭い高密度な櫛形容量を備える。容量の絶対精度が低くて良い他のアナログマクロとしては、例えば、図６に示す電源配線用バイパスコンデンサ６５が挙げられる。【０１６８】
また、櫛形容量の櫛歯部間隔Ｓだけでなく、櫛歯部幅Ｗも変えても良い。この場合、フィルタ６１は、数％レベルの絶対精度に応じて、櫛歯部間隔Ｓ及び櫛歯部幅Ｗが設定された櫛形容量を備え、ＰＬＬ６４は、１０％レベルの絶対精度に応じて、櫛歯部間隔Ｓ及び櫛歯部幅Ｗが設定された櫛形容量１１０６を備える。【０１６９】
次に、第２のアナログマクロについて説明する。上述のように、パイプライン型ＡＤコンバータ６２と電荷再配分型ＡＤコンバータ６３とは、同じビットであれば、パイプライン型ＡＤコンバータ６２の櫛形容量の方が、より高い相対精度が要求される。例えば、１０ビットの場合、パイプライン型ＡＤコンバータ６２の容量は０．１％レベルの相対精度が要求され、電荷再配分型ＡＤコンバータ６３の容量では、０．２％〜０．３％レベルの相対精度が要求される。【０１７０】
よって、両方とも１０ビットの場合、パイプライン型ＡＤコンバータ６２は、０．１％レベルの相対精度に応じて、櫛歯部間隔Ｓが設定された櫛形容量を備え、電荷再配分型ＡＤコンバータ６３は、０．２〜０．３％レベルの相対精度に応じて、櫛歯部間隔Ｓが設定された櫛形容量を備える。一方、容量の相対精度が低くて良いアナログマクロについては、電荷再配分型ＡＤコンバータ６３の櫛形容量より、櫛歯部間隔Ｓが狭い高密度な櫛形容量を備える。容量の相対精度が低くて良い他のアナログマクロとしては、例えば、図６に示す電源配線用バイパスコンデンサ６５が挙げられる。【０１７１】
また、櫛形容量の櫛歯部間隔Ｓだけでなく、櫛歯部幅Ｗも変えても良い。両方とも１０ビットの場合、パイプライン型ＡＤコンバータ６２は、数％レベルの相対精度に応じて、櫛歯部間隔Ｓ及び櫛歯部幅Ｗが設定された櫛形容量を備え、電荷再配分型ＡＤコンバータ６３は、０．２〜０．３％レベルの相対精度に応じて、櫛歯部間隔Ｓ及び櫛歯部幅Ｗが設定された櫛形容量を備える。【０１７２】
以上のように、本実施の形態４に係る半導体集積回路によれば、櫛形容量を備えた第１アナログマクロと第２のアナログマクロとをそれぞれ複数搭載し、前記第１のアナログマクロが、要求される容量の絶対精度に応じて櫛歯部間隔Ｓが異なる櫛形容量を備え、前記第２のアナログマクロが、要求される容量の相対精度に応じて櫛歯部間隔Ｓが異なる櫛形容量を備えるようにしたことから、各アナログマクロは、その回路構成に応じた最適な容量精度を保つ櫛形容量を備えることができ、その結果、櫛形容量を備えた、高精度なアナログマクロを搭載する半導体集積回路を実現できる。【０１７３】
また、本実施の形態４に係る半導体集積回路によれば、各アナログマクロの櫛形容量の櫛歯部間隔Ｓだけでなく、櫛歯部幅Ｗも、要求される容量精度に応じて異なるよう設定することで、半導体集積回路の加工精度に由来する櫛形容量の寸法誤差ΔＳ１，ΔＳ２を改善して、容量精度を向上させることができる。
【産業上の利用可能性】
【０１７４】
以上のように、本発明の、櫛形容量を備えるアナログマクロを複数搭載する半導体集積回路は、アナログ回路とデジジタル回路が混載される半導体集積回路、例えば、カメラ、テレビやビデオの映像信号処理、無線ＬＡＮなどの通信信号処理、ＤＶＤなどのデジタルリードチャネル処理を、高精度、低コストで行う半導体集積回路に好適である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【手続補正書】
【提出日】平成21年11月13日(2009.11.13)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関し、特に、櫛形容量を有するアナログ回路を搭載する半導体集積回路に関するものである。
【背景技術】
【０００２】
以下に、従来の櫛形容量を有するアナログ回路を搭載する半導体集積回路について説明する（例えば、特許文献１）。
【０００３】
図２は、特許文献１に示された従来の櫛形容量の一例を示す図である。
図２において、櫛形容量２０は、櫛形形状の電極２１及び電極２２を有し、電極２１の櫛歯部２３と電極２２の櫛歯部２４とが交互に平行に並ぶように、電極２１と電極２２とが噛み合わされて形成される。櫛形容量２０は、隣り合って並走する電極の櫛歯部の側面に生じる容量を利用する。櫛形容量の櫛歯部１組当たりの理想的な容量は、真空誘電率をε０、酸化膜の比誘電率をεｏｘ、櫛歯部の厚さをｈ０、電極２１の櫛歯部２３と電極２２の櫛歯部２４とが噛み合っている部分の長さをＬ０、櫛歯部間隔Ｓ０とすると、式（１）で表される。
【０００４】
C0＝ε0・εox（h・L0/S0）          （１）
【０００５】
そして、すべての側面間容量の合計が容量デバイスとしての容量値Ｃになる。図２の場合、５つの側面があることから、櫛形容量２０の容量値は式（２）で表される。
【０００６】
C＝ 5×C0                            （２）
【０００７】
近年の微細プロセスでは、配線の最小寸法が数百ｎｍから百ｎｍ以下になってきており、特殊工程を必要とするＭＩＭ（ｍｅｔａｌ‐ｉｎｓｕｌａｔｏｒ‐ｍｅｔａｌ）容量並みの高密度容量の櫛形容量を通常の配線工程で実現できる。
【０００８】
よって、図２の櫛形容量に用いて、通常の配線工程で、高集積アナログ回路を搭載する半導体集積回路が実現できる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】米国特許第５２０８７２５号（第１−３頁、第２−４図）
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかし、アナログ回路では、容量密度だけでなく容量精度も必要である。ＭＩＭ容量では、容量を作る面のサイズを大きくすることで、加工精度の影響を下げ、必要な容量精度を確保していた。一方、図２に示す従来の櫛形容量では、容量を作る面のサイズは櫛歯部の高さｈ０×櫛歯部の長さＬ０で決定されるが、櫛歯部の高さｈ０を設計時に変えることはできないので、櫛形容量では必要な容量精度を確保することが困難であった。このため、高い容量精度を確保した櫛形容量を有するアナログ回路を半導体集積回路に搭載することが困難であった。
【００１１】
よって、本発明は、高い容量精度を確保する櫛形容量を有する高精度なアナログ回路を搭載する半導体集積回路を提供することを目的としている。
【課題を解決するための手段】
【００１２】
上記課題を解決するために、本発明の半導体集積回路は、櫛形容量を備えるアナログマクロを複数搭載し、前記櫛形容量は、櫛形形状の第１の電極及び第２の電極を有し、前記第１の電極の櫛歯部と前記第２の電極の櫛歯部とが交互に平行に並ぶように、前記第１の電極と前記第２の電極とが噛み合わされて形成され、前記櫛形容量の櫛歯部間隔は、該櫛形容量の実際の容量値と理想の容量値との誤差を示す絶対精度に応じて異なるように設定され、前記櫛形容量に要求される絶対精度は、該櫛形容量を備える前記アナログマクロの種類に応じて異なることを特徴とする。
【００１３】
また、本発明の半導体集積回路は、櫛形容量を備えるアナログマクロを複数搭載し、前記櫛形容量は、櫛形形状の第１の電極及び第２の電極を有し、前記第１の電極の櫛歯部と前記第２の電極の櫛歯部とが交互に平行に並ぶように、前記第１の電極と前記第２の電極とが噛み合わされて形成され、前記櫛形容量の櫛歯部間隔及び櫛歯部幅は、該櫛形容量の実際の容量値と理想の容量値との誤差を示す絶対精度に応じて異なるように設定され、前記櫛形容量に要求される絶対精度は、該櫛形容量を備える前記アナログマクロの種類に応じて異なることを特徴とする。
【００１４】
また、本発明の半導体集積回路は、前記アナログマクロとして少なくともフィルタを搭載し、前記複数のアナログマクロの櫛形容量のうち、前記フィルタの櫛形容量に対して最も高い絶対精度が要求され、該絶対精度に応じて、前記複数のアナログマクロの櫛形容量のうち、前記フィルタの櫛形容量が、最も広い櫛歯部間隔を有することを特徴とする。
【００１５】
また、本発明の半導体集積回路は、前記アナログマクロとして少なくともフィルタを搭載し、前記複数のアナログマクロの櫛形容量のうち、前記フィルタの櫛形容量に対して最も高い絶対精度が要求され、該絶対精度に応じて、前記複数のアナログマクロの櫛形容量のうち、前記フィルタの櫛形容量が、最も広い櫛歯部間隔及び櫛歯部幅を有することを特徴とする。
【００１６】
また、本発明の半導体集積回路は、前記アナログマクロとして少なくともパイプライン型ＡＤコンバータを搭載し、前記複数のアナログマクロの櫛形容量のうち、前記パイプライン型ＡＤコンバータの櫛形容量に対して最も高い絶対精度が要求され、該絶対精度に応じて、前記複数のアナログマクロの櫛形容量のうち、前記パイプライン型ＡＤコンバータの櫛形容量が、最も広い櫛歯部間隔を有することを特徴とする。
【００１７】
また、本発明の半導体集積回路は、前記アナログマクロとして少なくともパイプライン型ＡＤコンバータを搭載し、前記複数のアナログマクロの櫛形容量のうち、前記パイプライン型ＡＤコンバータの櫛形容量に対して最も高い絶対精度が要求され、該絶対精度に応じて、前記複数のアナログマクロの櫛形容量のうち、前記パイプライン型ＡＤコンバータの櫛形容量が、最も広い櫛歯部間隔及び櫛歯部幅を有することを特徴とする。
【００１８】
また、本発明の半導体集積回路は、前記アナログマクロとして少なくとも電荷再配分型ＡＤコンバータを搭載し、前記複数のアナログマクロの櫛形容量のうち、前記電荷再配分型ＡＤコンバータの櫛形容量に対して最も高い絶対精度が要求され、該絶対精度に応じて、前記複数のアナログマクロの櫛形容量のうち、前記電荷再配分型ＡＤコンバータの櫛形容量が、最も広い櫛歯部間隔を有することを特徴とする。
【００１９】
また、本発明の半導体集積回路は、前記アナログマクロとして少なくとも電荷再配分型ＡＤコンバータを搭載し、前記複数のアナログマクロの櫛形容量のうち、前記電荷再配分型ＡＤコンバータの櫛形容量に対して最も高い絶対精度が要求され、該絶対精度に応じて、前記複数のアナログマクロの櫛形容量のうち、前記電荷再配分型ＡＤコンバータの櫛形容量が、最も広い櫛歯部間隔及び櫛歯部幅を有することを特徴とする。
【００２０】
また、本発明の半導体集積回路は、前記アナログマクロとして少なくともフィルタとＰＬＬとを搭載し、前記複数のアナログマクロの櫛形容量のうち、前記フィルタの櫛形容量に対して最も高い絶対精度が要求され、前記ＰＬＬの櫛形容量に対して２番目に高い絶対精度が要求され、前記要求される絶対精度に応じて、前記複数のアナログマクロの櫛形容量のうち、前記フィルタの櫛形容量が、最も広い櫛歯部間隔を有し、前記ＰＬＬの櫛形容量が、２番目に広い櫛歯部間隔を有することを特徴とする。
【００２１】
また、本発明の半導体集積回路は、前記アナログマクロとして少なくともフィルタとＰＬＬとを搭載し、前記複数のアナログマクロの櫛形容量のうち、前記フィルタの櫛形容量に対して最も高い絶対精度が要求され、前記ＰＬＬの櫛形容量に対して２番目に高い絶対精度が要求され、前記要求された絶対精度に応じて、前記複数のアナログマクロの櫛形容量のうち、前記フィルタの櫛形容量が、最も広い櫛歯部間隔及び櫛歯部幅を有し、前記ＰＬＬの櫛形容量が、２番目に広い櫛歯部間隔及び櫛歯部幅を有することを特徴とする。
【００２２】
また、本発明の半導体集積回路は、前記アナログマクロとして少なくともパイプライン型ＡＤコンバータとＰＬＬとを搭載し、前記複数のアナログマクロの櫛形容量のうち、前記パイプライン型ＡＤコンバータの櫛形容量に対して最も高い絶対精度が要求され、前記ＰＬＬの櫛形容量に対して２番目に高い絶対精度が要求され、前記要求された絶対精度に応じて、前記複数のアナログマクロの櫛形容量のうち、前記パイプライン型ＡＤコンバータの櫛形容量が、最も広い櫛歯部間隔を有し、前記ＰＬＬの櫛形容量が、２番目に広い櫛歯部間隔を有することを特徴とする。
【００２３】
また、本発明の半導体集積回路は、前記アナログマクロとして少なくともパイプライン型ＡＤコンバータとＰＬＬとを搭載し、前記複数のアナログマクロの櫛形容量のうち、前記パイプライン型ＡＤコンバータの櫛形容量に対して最も高い絶対精度が要求され、前記ＰＬＬの櫛形容量に対して２番目に高い絶対精度が要求され、前記要求された絶対精度に応じて、前記複数のアナログマクロの櫛形容量のうち、前記パイプライン型ＡＤコンバータの櫛形容量が、最も広い櫛歯部間隔及び櫛歯部幅を有し、前記ＰＬＬの櫛形容量が、２番目に広い櫛歯部間隔及び櫛歯部幅を有することを特徴とする。
【００２４】
また、本発明の半導体集積回路は、前記アナログマクロとして少なくとも電荷再配分型ＡＤコンバータとＰＬＬとを搭載し、前記複数のアナログマクロの櫛形容量のうち、前記電荷再配分型ＡＤコンバータの櫛形容量に対して最も高い絶対精度が要求され、前記ＰＬＬの櫛形容量に対して２番目に高い絶対精度が要求され、前記要求された絶対精度に応じて、前記複数のアナログマクロの櫛形容量のうち、前記電荷再配分型ＡＤコンバータの櫛形容量が、最も広い櫛歯部間隔を有し、前記ＰＬＬの櫛形容量が、２番目に広い櫛歯部間隔を有することを特徴とする。
【００２５】
また、本発明の半導体集積回路は、前記アナログマクロとして少なくとも電荷再配分型ＡＤコンバータとＰＬＬとを搭載し、前記複数のアナログマクロの櫛形容量のうち、前記電荷再配分型ＡＤコンバータの櫛形容量に対して最も高い絶対精度が要求され、前記ＰＬＬの櫛形容量に対して２番目に高い絶対精度が要求され、前記要求された絶対精度に応じて、前記複数のアナログマクロの櫛形容量のうち、前記電荷再配分型ＡＤコンバータの櫛形容量が、最も広い櫛歯部間隔及び櫛歯部幅を有し、前記ＰＬＬの櫛形容量が、２番目に広い櫛歯部間隔及び櫛歯部幅を有することを特徴とする。
【００２６】
また、本発明の半導体集積回路は、複数の櫛形容量を備えるアナログマクロを複数搭載し、前記櫛形容量は、櫛形形状の第１の電極及び第２の電極を有し、前記第１の電極の櫛歯部と前記第２の電極の櫛歯部とが交互に平行に並ぶように、前記第１の電極と前記第２の電極とが噛み合わされて形成され、前記櫛形容量の櫛歯部間隔は、該櫛形容量とそれに近接する櫛形容量との容量値の誤差を示す相対精度に応じて異なるように設定され、前記櫛形容量に対して要求される相対精度は、該櫛形容量を備える前記アナログマクロの種類に応じて異なることを特徴とする。
【００２７】
また、本発明の半導体集積回路は、複数の櫛形容量を備えるアナログマクロを複数搭載し、前記櫛形容量は、櫛形形状の第１の電極及び第２の電極を有し、前記第１の電極の櫛歯部と前記第２の電極の櫛歯部とが交互に平行に並ぶように、前記第１の電極と前記第２の電極とが噛み合わされて形成され、前記櫛形容量の櫛歯部間隔及び櫛歯部の幅は、該櫛形容量とそれに近接する櫛形容量との容量値の誤差を示す相対精度に応じて異なるように設定され、前記櫛形容量に対して要求される相対精度は、該櫛形容量を備える前記アナログマクロの種類に応じて異なることを特徴とする。
【００２８】
また、本発明の半導体集積回路は、前記アナログマクロとして少なくともパイプライン型ＡＤコンバータを搭載し、前記複数のアナログマクロの櫛形容量のうち、前記パイプライン型ＡＤコンバータの櫛形容量に対して最も高い相対精度が要求され、該相対精度に応じて、前記複数のアナログマクロの櫛形容量のうち、前記パイプライン型ＡＤコンバータの櫛形容量が、最も広い櫛歯部間隔を有することを特徴とする。
【００２９】
また、本発明の半導体集積回路は、前記アナログマクロとして少なくともパイプライン型ＡＤコンバータを搭載し、前記複数のアナログマクロの櫛形容量のうち、前記パイプライン型ＡＤコンバータの櫛形容量に対して最も高い相対精度が要求され、該相対精度に応じて、前記複数のアナログマクロの櫛形容量のうち、前記パイプライン型ＡＤコンバータの櫛形容量が、最も広い櫛歯部間隔及び櫛歯部幅を有することを特徴とする。
【００３０】
また、本発明の半導体集積回路は、前記アナログマクロとして少なくとも電荷再配分型ＡＤコンバータを搭載し、前記複数のアナログマクロの櫛形容量のうち、前記電荷再配分型ＡＤコンバータの櫛形容量に対して最も高い相対精度が要求され、該相対精度に応じて、前記複数のアナログマクロの櫛形容量のうち、前記電荷再配分型ＡＤコンバータの櫛形容量が、最も広い櫛歯部間隔を有することを特徴とする。
【００３１】
また、本発明の半導体集積回路は、前記アナログマクロとして少なくとも電荷再配分型ＡＤコンバータを搭載し、前記複数のアナログマクロの櫛形容量のうち、前記電荷再配分型ＡＤコンバータの櫛形容量に対して最も高い相対精度が要求され、該相対精度に応じて、前記複数のアナログマクロの櫛形容量のうち、前記電荷再配分型ＡＤコンバータの櫛形容量が、最も広い櫛歯部間隔及び櫛歯部幅を有することを特徴とする。
【００３２】
また、本発明の半導体集積回路は、前記アナログマクロとして少なくともパイプライン型ＡＤコンバータと電荷再配分型ＡＤコンバータとを搭載し、前記複数のアナログマクロの櫛形容量のうち、前記パイプライン型ＡＤコンバータの櫛形容量に対して最も高い相対精度が要求され、前記電荷再配分型ＡＤコンバータの櫛形容量に対して２番目に高い相対精度が要求され、前記要求された相対精度に応じて、前記複数のアナログマクロの櫛形容量のうち、前記パイプライン型ＡＤコンバータの櫛形容量が、最も広い櫛歯部間隔を有し、前記電荷再配分型ＡＤコンバータの櫛形容量が、２番目に広い櫛歯部間隔を有することを特徴とする。
【００３３】
また、本発明の半導体集積回路は、前記アナログマクロとして少なくともパイプライン型ＡＤコンバータと電荷再配分型ＡＤコンバータとを搭載し、前記複数のアナログマクロの櫛形容量のうち、前記パイプライン型ＡＤコンバータの櫛形容量に対して最も高い相対精度が要求され、前記電荷再配分型ＡＤコンバータの櫛形容量に対して２番目に高い相対精度が要求され、前記要求された相対精度に応じて、前記複数のアナログマクロの櫛形容量のうち、前記パイプライン型ＡＤコンバータの櫛形容量が、最も広い櫛歯部間隔及び櫛歯部幅を有し、前記電荷再配分型ＡＤコンバータの櫛形容量が、２番目に広い櫛歯部間隔及び櫛歯部幅を有することを特徴とする。
【００３４】
また、本発明の半導体集積回路は、複数のアナログマクロを搭載し、前記アナログマクロは、複数の櫛形容量を有するアナログ回路を複数備え、前記櫛形容量は、櫛形形状の第１の電極及び第２の電極を有し、前記第１の電極の櫛歯部と前記第２の電極の櫛歯部とが交互に平行に並ぶように、前記第１の電極と前記第２の電極とが噛み合わされて形成され、前記櫛形容量の櫛歯部間隔は、該櫛形容量とそれに近接する櫛形容量との容量値の誤差を示す相対精度に応じて異なるように設定され、前記櫛形容量に要求される相対精度は、該櫛形容量を有する前記アナログ回路毎に異なることを特徴とする。
【００３５】
また、本発明の半導体集積回路は、複数のアナログマクロを搭載し、前記アナログマクロは、複数の櫛形容量を有するアナログ回路を複数備え、前記櫛形容量は、櫛形形状の第１の電極及び第２の電極を有し、前記第１の電極の櫛歯部と前記第２の電極の櫛歯部とが交互に平行に並ぶように、前記第１の電極と前記第２の電極とが噛み合わされて形成され、前記櫛形容量の櫛歯部間隔及び櫛歯部幅は、該櫛形容量とそれに近接する櫛形容量との容量値の誤差を示す相対精度に応じて異なるように設定され、前記櫛形容量に要求される相対精度は、該櫛形容量を有する前記アナログ回路毎に異なることを特徴とする。
【００３６】
また、本発明の半導体集積回路は、前記アナログマクロはパイプライン型ＡＤコンバータであり、前記アナログ回路はゲイン回路であることを特徴とする。
【００３７】
また、本発明の半導体集積回路は、前記アナログマクロはパイプライン型ＡＤコンバータであり、前記アナログ回路はゲイン回路であることを特徴とする。
【００３８】
また、本発明の半導体集積回路は、前記ゲイン回路は複数段並列接続され、最前段のゲイン回路の櫛形容量の櫛歯部間隔は、他のゲイン回路の櫛形容量の櫛歯部間隔より広いことを特徴とする。
【００３９】
また、本発明の半導体集積回路は、前記ゲイン回路は複数段並列接続され、最前段のゲイン回路の櫛形容量の櫛歯部間隔は、他のゲイン回路の櫛形容量の櫛歯部間隔より広いことを特徴とする。
【００４０】
また、本発明の半導体集積回路は、第１のアナログマクロ及び第２のアナログマクロをそれぞれ複数搭載し、前記第１のアナログマクロは複数の櫛形容量を備え、前記第１のアナログマクロの櫛形容量は、櫛形形状の第１の電極及び第２の電極を有し、前記第１の電極の櫛歯部と前記第２の電極の櫛歯部とが交互に平行に並ぶように、前記第１の電極と前記第２の電極とが噛み合わされて形成され、前記第１のアナログマクロの櫛形容量の櫛歯部間隔は、該櫛形容量の実際の容量値と理想の容量値との誤差を示す絶対精度に応じて異なるように設定され、前記第１のアナログマクロの櫛形容量に要求される絶対精度は、該櫛形容量を備える前記アナログマクロの種類に応じて異なり、前記第２のアナログマクロは、複数の櫛形容量を備え、前記第２のアナログマクロの櫛形容量は、櫛形形状の第１の電極及び第２の電極を有し、前記第１の電極の櫛歯部と前記第２の電極の櫛歯部とが交互に平行に並ぶように、前記第１の電極と前記第２の電極とが噛み合わされて形成され、前記第２のアナログマクロの櫛形容量の櫛歯部間隔は、該櫛形容量とそれに近接する櫛形容量との容量値の誤差を示す相対精度に応じて異なるように設定され、前記第２のアナログマクロの櫛形容量に要求される相対精度は、該櫛形容量を備える前記アナログマクロの種類に応じて異なることを特徴とする。
【００４１】
また、本発明の半導体集積回路は、第１のアナログマクロ及び第２のアナログマクロをそれぞれ複数搭載し、前記第１のアナログマクロは、複数の櫛形容量を備え、前記第１のアナログマクロの櫛形容量は、櫛形形状の第１の電極及び第２の電極を有し、前記第１の電極の櫛歯部と前記第２の電極の櫛歯部とが交互に平行に並ぶように、前記第１の電極と前記第２の電極とが噛み合わされて形成され、前記第１のアナログマクロの櫛形容量の櫛歯部間隔及び櫛歯部幅は、該櫛形容量の実際の容量値と理想の容量値との誤差を示す絶対精度に応じて異なるように設定され、前記第１のアナログマクロの櫛形容量に要求される絶対精度は、該櫛形容量を備える前記第１のアナログマクロの種類に応じて異なり、前記第２のアナログマクロは、複数の櫛形容量を備え、前記第２のアナログマクロの櫛形容量は、櫛形形状の第１の電極及び第２の電極を有し、前記第１の電極の櫛歯部と前記第２の電極の櫛歯部とが交互に平行に並ぶように、前記第１の電極と前記第２の電極とが噛み合わされて形成され、前記第２のアナログマクロの櫛形容量の櫛歯部間隔及び櫛歯部幅は、該櫛形容量とそれに近接する櫛形容量との容量値の誤差を示す相対精度に応じて異なるように設定され、前記第２のアナログマクロの櫛形容量に要求される相対精度は、該櫛形容量を備える前記第２のアナログマクロの種類に応じて異なることを特徴とする。
【発明の効果】
【００４２】
本発明の半導体集積回路によれば、櫛形容量を備えるアナログマクロを複数搭載し、前記櫛形容量は、櫛形形状の第１の電極及び第２の電極を有し、前記第１の電極の櫛歯部と前記第２の電極の櫛歯部とが交互に平行に並ぶように、前記第１の電極と前記第２の電極とが噛み合わされて形成され、前記櫛形容量の櫛歯部間隔は、該櫛形容量の実際の容量値と理想の容量値との誤差を示す絶対精度に応じて異なるように設定され、前記櫛形容量に要求される絶対精度は、該櫛形容量を備える前記アナログマクロの種類に応じて異なることから、絶対精度が高い容量が必要なアナログマクロは、櫛歯部間隔が広い高精度な櫛形容量を有し、容量の絶対精度が低くて良いアナログマクロは、櫛歯部間隔が狭い高密度な櫛形容量を有することができる。その結果、櫛形容量を備えた、高精度、高集積なアナログマクロを備える半導体集積回路を実現できる。
【００４３】
本発明の半導体集積回路によれば、櫛形容量を備えるアナログマクロを複数搭載し、前記櫛形容量は、櫛形形状の第１の電極及び第２の電極を有し、前記第１の電極の櫛歯部と前記第２の電極の櫛歯部とが交互に平行に並ぶように、前記第１の電極と前記第２の電極とが噛み合わされて形成され、前記櫛形容量の櫛歯部間隔及び櫛歯部幅は、該櫛形容量の実際の容量値と理想の容量値との誤差を示す絶対精度に応じて異なるように設定され、前記櫛形容量に要求される絶対精度は、該櫛形容量を備える前記アナログマクロの種類に応じて異なることから、絶対精度が高い容量が必要なアナログマクロは、櫛歯部間隔及び櫛歯部幅が広い高精度な櫛形容量を有し、容量の絶対精度が低くて良いアナログマクロは、櫛歯部間隔及び櫛歯部幅が狭い高密度な櫛形容量を有することができる。その結果、櫛形容量を備えた、高精度、高集積なアナログマクロを備える半導体集積回路を実現できる。さらに、櫛形容量の櫛歯部幅を広げることで、半導体集積回路を製造する際の加工精度に由来する寸法誤差を改善して、櫛形容量の絶対精度を向上させることができる。
【００４４】
本発明の半導体集積回路によれば、複数の櫛形容量を備えるアナログマクロを複数搭載し、前記櫛形容量は、櫛形形状の第１の電極及び第２の電極を有し、前記第１の電極の櫛歯部と前記第２の電極の櫛歯部とが交互に平行に並ぶように、前記第１の電極と前記第２の電極とが噛み合わされて形成され、前記櫛形容量の櫛歯部間隔は、該櫛形容量とそれに近接する櫛形容量との容量値の誤差を示す相対精度に応じて異なるように設定され、前記櫛形容量に対して要求される相対精度は、該櫛形容量を備える前記アナログマクロの種類に応じて異なることから、相対精度が高い容量が必要なアナログマクロは、櫛歯部間隔が広い高精度な櫛形容量を有し、容量の相対精度が低くて良いアナログマクロは、櫛歯部間隔が狭い高密度な櫛形容量を有することができる。その結果、櫛形容量を備えた、高精度、高集積なアナログマクロを備える半導体集積回路を実現できる。
【００４５】
本発明の半導体集積回路によれば、複数の櫛形容量を備えるアナログマクロを複数搭載し、前記櫛形容量は、櫛形形状の第１の電極及び第２の電極を有し、前記第１の電極の櫛歯部と前記第２の電極の櫛歯部とが交互に平行に並ぶように、前記第１の電極と前記第２の電極とが噛み合わされて形成され、前記櫛形容量の櫛歯部間隔及び櫛歯部幅は、該櫛形容量とそれに近接する櫛形容量との容量値の誤差を示す相対精度に応じて異なるように設定され、前記櫛形容量に対して要求される相対精度は、該櫛形容量を備える前記アナログマクロの種類に応じて異なることから、相対精度が高い容量が必要なアナログマクロは、櫛歯部間隔及び櫛歯部幅が広い高精度な櫛形容量を有し、容量の相対精度が低くて良いアナログマクロは、櫛歯部間隔及び櫛歯部幅が狭い高密度な櫛形容量を有することができる。その結果、櫛形容量を備えた、高精度、高集積なアナログマクロを備える半導体集積回路を実現できる。さらに、櫛形容量の櫛歯部幅を広げることで、半導体集積回路を製造する際の加工精度に由来する、近接する２つの櫛形容量に生じる寸法誤差を改善して、容量の相対精度を向上させることができる。
【００４６】
本発明の、複数のアナログマクロを搭載する半導体集積回路によれば、前記アナログマクロは、複数の櫛形容量を有するアナログ回路を複数備え、前記櫛形容量は、櫛形形状の第１の電極及び第２の電極を有し、前記第１の電極の櫛歯部と前記第２の電極の櫛歯部とが交互に平行に並ぶように、前記第１の電極と前記第２の電極とが噛み合わされて形成され、前記櫛形容量の櫛歯部間隔は、該櫛形容量とそれに近接する櫛形容量との容量値の誤差を示す相対精度に応じて異なるように設定され、前記櫛形容量に要求される相対精度は、該櫛形容量を有する前記アナログ回路毎に異なることから、相対精度が高い容量が求めれられるアナログ回路ブロックは、櫛歯部間隔が広い高精度な櫛形容量を有し、容量の相対精度が低くて良いアナログ回路ブロックは、櫛歯部間隔が狭い高密度な櫛形容量を有することができる。その結果、櫛形容量を備えた、高精度、高集積なアナログマクロを備える半導体集積回路を実現できる。
【００４７】
本発明の、複数のアナログマクロを搭載する半導体集積回路によれば、前記アナログマクロは、複数の櫛形容量を有するアナログ回路を複数備え、前記櫛形容量は、櫛形形状の第１の電極及び第２の電極を有し、前記第１の電極の櫛歯部と前記第２の電極の櫛歯部とが交互に平行に並ぶように、前記第１の電極と前記第２の電極とが噛み合わされて形成され、前記櫛形容量の櫛歯部間隔及び櫛歯部幅は、該櫛形容量とそれに近接する櫛形容量との容量値の誤差を示す相対精度に応じて異なるように設定され、前記櫛形容量に要求される相対精度は、該櫛形容量を有する前記アナログ回路毎に異なることから、相対精度が高い容量が求めれられるアナログ回路は、櫛歯部間隔及び櫛歯部幅が広い高精度な櫛形容量を有し、容量精度が低くて良いアナログ回路は、櫛歯部間隔及び櫛歯部幅が狭い高密度な櫛形容量を有することができる。その結果、櫛形容量を備えた、高精度、高集積なアナログマクロを備える半導体集積回路を実現できる。さらに、櫛形容量の櫛歯部幅を広げることで、半導体集積回路を製造する際の加工精度に由来する寸法誤差を改善して、容量の相対精度を向上させることができる。
【００４８】
本発明の半導体集積回路によれば、第１のアナログマクロ及び第２のアナログマクロをそれぞれ複数搭載し、前記第１のアナログマクロは複数の櫛形容量を備え、前記第１のアナログマクロの櫛形容量は、櫛形形状の第１の電極及び第２の電極を有し、前記第１の電極の櫛歯部と前記第２の電極の櫛歯部とが交互に平行に並ぶように、前記第１の電極と前記第２の電極とが噛み合わされて形成され、前記第１のアナログマクロの櫛形容量の櫛歯部間隔は、該櫛形容量の実際の容量値と理想の容量値との誤差を示す絶対精度に応じて異なるように設定され、前記第１のアナログマクロの櫛形容量に要求される絶対精度は、該櫛形容量を備える前記アナログマクロの種類に応じて異なり、前記第２のアナログマクロは、複数の櫛形容量を備え、前記第２のアナログマクロの櫛形容量は、櫛形形状の第１の電極及び第２の電極を有し、前記第１の電極の櫛歯部と前記第２の電極の櫛歯部とが交互に平行に並ぶように、前記第１の電極と前記第２の電極とが噛み合わされて形成され、前記第２のアナログマクロの櫛形容量の櫛歯部間隔は、該櫛形容量とそれに近接する櫛形容量との容量値の誤差を示す相対精度に応じて異なるように設定され、前記第２のアナログマクロの櫛形容量に要求される相対精度は、該櫛形容量を備える前記アナログマクロの種類に応じて異なることから、各アナログマクロは、その回路構成に応じた最適な容量精度を保つ櫛形容量を有することができ、その結果、櫛形容量を備えた、高精度、高集積なアナログマクロを備える半導体集積回路を実現できる。
【００４９】
本発明の半導体集積回路によれば、第１のアナログマクロ及び第２のアナログマクロをそれぞれ複数搭載し、前記第１のアナログマクロは複数の櫛形容量を備え、前記第１のアナログマクロの櫛形容量は、櫛形形状の第１の電極及び第２の電極を有し、前記第１の電極の櫛歯部と前記第２の電極の櫛歯部とが交互に平行に並ぶように、前記第１の電極と前記第２の電極とが噛み合わされて形成され、前記第１のアナログマクロの櫛形容量の櫛歯部間隔及び櫛歯部幅は、該櫛形容量の実際の容量値と理想の容量値との誤差を示す絶対精度に応じて異なるように設定され、前記第１のアナログマクロの櫛形容量に要求される絶対精度は、該櫛形容量を備える前記アナログマクロの種類に応じて異なり、前記第２のアナログマクロは、複数の櫛形容量を備え、前記第２のアナログマクロの櫛形容量は、櫛形形状の第１の電極及び第２の電極を有し、前記第１の電極の櫛歯部と前記第２の電極の櫛歯部とが交互に平行に並ぶように、前記第１の電極と前記第２の電極とが噛み合わされて形成され、前記第２のアナログマクロの櫛形容量の櫛歯部間隔及び櫛歯部幅は、該櫛形容量とそれに近接する櫛形容量との容量値の誤差を示す相対精度に応じて異なるように設定され、前記第２のアナログマクロの櫛形容量に要求される相対精度は、該櫛形容量を備える前記アナログマクロの種類に応じて異なることから、各アナログマクロは、その回路構成に応じた最適な容量精度を保つ櫛形容量を有することができ、その結果、櫛形容量を備えた、高精度、高集積なアナログマクロを備える半導体集積回路を実現できる。さらに、櫛歯部幅を広げることで、半導体集積回路を製造する際の加工精度に由来する寸法誤差を改善して、櫛形容量の容量精度を向上させることができる。
【図面の簡単な説明】
【００５０】
【図１】図１は、本発明の実施の形態１に係る半導体集積回路が搭載するアナログマクロの櫛形容量の構成例を示す図である。
【図２】図２は、従来の櫛形容量の構成例を示す図である。
【図３】図３は、櫛形容量の櫛歯部間隔と絶対精度の関係、及び櫛形容量の絶対精度と容量面積の関係を示す図である。
【図４】図４は、櫛形容量の櫛歯部間隔及び櫛歯部幅と絶対精度の関係、並びに櫛形容量の櫛歯部間隔及び櫛歯部幅と容量面積の関係を示す図である。
【図５】図５は、本発明の実施の形態１〜４に係る半導体集積回路のブロック図である。
【図６】図６は、本発明の実施の形態１〜４に係る半導体集積回路のブロック図である。
【図７】図７は、本発明の実施の形態１、４に係る半導体集積回路が搭載するフィルタの構成例を示すブロック図である。
【図８】図８は、本発明の実施の形態１〜４に係る半導体集積回路が搭載するパイプライン型ＡＤコンバータの構成例を示すブロック図である。
【図９】図９は、本発明の実施の形態１〜４に係る半導体集積回路が搭載するパイプライン型ＡＤコンバータのゲイン回路の回路構成図である。
【図１０】図１０は、本発明の実施の形態１、２、４に係る半導体集積回路が搭載する電荷再配分型ＡＤコンバータの構成例を示すブロック図である。
【図１１】図１１は、本発明の実施の形態１、２、４に係る半導体集積回路が搭載するＰＬＬの構成例を示すブロック図である。
【図１２】図１２は、本発明の実施の形態４に係る半導体集積回路が搭載するアナログマクロのブロック図である。
【図１３】図１３は、櫛形容量の櫛歯部間隔と相対精度の関係、及び櫛形容量の相対精度と容量面積の関係を示す図である。
【図１４】図１４は、櫛形容量の櫛歯部間隔及び櫛歯部幅と相対精度の関係、並びに櫛形容量の櫛歯部間隔及び櫛歯部幅と容量面積の関係を示す図である。
【発明を実施するための形態】
【００５１】
（実施の形態１）
図１は、本実施の形態１に係る半導体集積回路が搭載するアナログマクロの櫛形容量の構成を示す図である。ここで、アナログマクロとは、複数のアナログ素子からなる回路のことを指す。図１に示す櫛形容量１０は、櫛形形状の電極１１及び電極１２を有し、電極１１の櫛歯部１３と電極１２の櫛歯部１４とが交互に平行に並ぶように、電極１１の櫛歯部１３と電極１２の櫛歯部１４とが噛み合わされて形成される。ここでは、電極１１及び電極１２はそれぞれ、４本の櫛歯部を備えることとするが、本発明はこれに限るものではなく、櫛形容量の電極１１及び電極１２の櫛歯部の数は任意である。
【００５２】
本実施の形態１では、櫛形容量１０の実際の容量値と理想の容量値との誤差を示す絶対精度に応じて、櫛形容量の櫛歯部間隔Ｓを異なるように設定することを特徴とする。
【００５３】
櫛形容量１０の櫛歯部１組当たりの理想的な容量値Ｃは、真空誘電率ε０、酸化膜の比誘電率εｏｘ、櫛歯部の厚さｈ、電極１１の櫛歯部１３と電極１２の櫛歯部１４とが噛み合っている部分の長さをＬ、櫛歯部間隔Ｓとすると、式（３）で表される。
【００５４】
C＝ε0・εox（h・L/S）              （３）
【００５５】
ここで、半導体集積回路を製造する際の加工精度による寸法誤差ΔＳを考慮すると、実際の容量値Ｃ’は式（４）で表される。
【００５６】
C’＝ε0・εox（h・L/(S+ΔS)）        （４）
【００５７】
そして、容量の理想値と実際の容量値Ｃとの誤差（絶対精度）ΔＣ／Ｃ｜ｉｄは式（５）で表される。
【００５８】
ΔC/C|id＝((C’−C)/C)×100
≒−(ΔS/S)×100 [%]            （５）
【００５９】
寸法誤差ΔＳがほぼ一定と考えると、櫛歯部間隔Ｓを広くすることで、誤差ΔＣ／Ｃ｜ｉｄが小さくなる。すなわち、絶対精度が向上する。ただし、櫛歯部間隔Ｓを広くすると、単位長さ当りの容量値は小さくなる。しかし、櫛歯部の長さＬを長くしたり、櫛歯部の本数を増やすことで、容量値を設計値どおりにすることができるので、容量値を一定に保ち、必要な絶対精度を確保できる。
【００６０】
図３は、容量値を一定にした場合の、櫛歯部間隔Ｓと絶対精度ΔＣ／Ｃ｜ｉｄの関係、及び櫛歯部間隔Ｓと容量面積Ａの関係を示す図である。図３において、櫛形容量１０の絶対精度ΔＣ／Ｃ｜ｉｄと容量面積Ａはトレードオフの関係になる。すなわち、櫛歯部間隔Ｓが狭くなるにつれ、櫛形容量１０は高密度になり、櫛歯部間隔Ｓが広くなるにつれ、櫛形容量１０は高精度になる。
【００６１】
さらに、櫛歯部幅Ｗを広くすることにより、櫛形容量の絶対精度ΔＣ／Ｃ｜ｉｄを向上させることができる。櫛歯部幅Ｗを広くすると、半導体集積回路の寸法誤差ΔＳ自体が改善するので、絶対精度ΔＣ／Ｃ｜ｉｄがさらに向上する。
【００６２】
図４は、容量値を一定にした場合の、櫛歯部間隔Ｓ及び櫛歯部幅Ｗと絶対精度との関係、櫛歯部間隔Ｓ及び櫛歯部幅Ｗと容量面積Ａとの関係を示す図である。図４において、櫛形容量の絶対精度ΔＣ／Ｃ｜ｉｄと容量面積Ａはトレードオフの関係になる。すなわち、櫛歯部間隔Ｓ及び櫛歯部幅Ｗが狭いと櫛形容量１０は高密度になり、櫛歯部間隔Ｓ及び櫛歯部幅Ｗが広いと櫛形容量１０は高精度になる。図４に示すように、櫛歯部間隔Ｓだけでなく、櫛歯部幅Ｗも広くすることで、櫛歯部間隔Ｓのみを広くした場合と比べて、櫛形容量の絶対精度ΔＣ／Ｃ｜ｉｄはより向上する。
【００６３】
図５は、以上のように構成される櫛形容量を備えるアナログマクロを複数搭載する半導体集積回路を示すブロック図である。図５では、５つのアナログマクロを搭載したものを例として示している。１つのＬＳＩチップ５０には、ＩＯセル５１と異なる機能を持つ複数のアナログマクロ５２、５３、５４、５５、５６が搭載されている。
【００６４】
図６は、半導体集積回路に搭載されるアナログマクロの具体例を示す図である。例えば、半導体集積回路のＬＳＩチップ５０上には、アナログマクロとして、フィルタ６１、パイプライン型ＡＤコンバータ６２、電荷再配分型ＡＤコンバータ６３、ＰＬＬ６４、又は電源配線用バイパスコンデンサ６５が搭載される。
【００６５】
各アナログマクロは、それぞれ要求される櫛形容量の絶対精度が異なるため、要求される櫛形容量の絶対精度に応じて、櫛歯部間隔Ｓが異なる櫛形容量を備える。すなわち、容量の絶対精度が低くて良いアナログマクロは櫛歯部間隔Ｓが狭い高密度な櫛形容量を備え、絶対精度が高い容量が必要なアナログマクロは櫛歯部間隔Ｓが広い高精度な櫛形容量を備える。
【００６６】
さらに、各アナログマクロの櫛形容量の櫛歯部間隔Ｓだけでなく、櫛歯部幅Ｗも、要求される櫛形容量の絶対精度に応じて異なるようにする。これにより、容量の絶対精度が低くて良いアナログマクロの櫛形容量については、その櫛歯部間隔Ｓ及び櫛歯部幅Ｗを狭くすることで、櫛歯部間隔Ｓのみを狭くする場合と比べて、該櫛形容量をより高密度にできる。また、絶対精度が高い容量が要求されるアナログマクロの櫛形容量については、その櫛歯部間隔Ｓ及び櫛歯部幅Ｗを広くすることで、櫛歯部間隔Ｓのみを広くする場合と比べて、該櫛形容量をより高精度にできる。
【００６７】
以下、絶対精度が高い容量が要求されるアナログマクロとして、フィルタがＬＳＩチップ５０上に搭載される場合について説明する。
【００６８】
図７は、フィルタ６１の構成例を示すブロック図である。図７では、フィルタ６１が典型的な２次のｇｍ‐Ｃフィルタである場合を例示している。フィルタ６１は、トランスコンダクタ（Ｏｐｅｒａｔｉｏｎａｌ  Ｔｒａｎｓｃｏｎｄｕｃｔａｎｃｅ  Ａｍｐｌｉｆｉｅｒ：ＯＴＡ）７０１、７０２、７０３と、櫛形容量７０４、７０５を備え、３つのトランスコンダクタと２つの容量で、バンドパスフィルタを構成する。図７において、ＯＴＡ７０１の出力はＯＴＡ７０２の入力に接続され、ＯＴＡ７０２の出力はＯＴＡ７０３の入力に接続される。また、ＯＴＡ７０３の出力は、ＯＴＡ７０１の入力側に負帰還される。
【００６９】
以上のように構成されるフィルタ６１は、ＯＴＡ７０１から信号（Ｖｉｎ）を入力すると、特定の極周波数を中心とする任意の周波数帯域の信号のみが通過して、ＯＴＡ７０２から信号（Ｖｏ）が出力される構成であり、バンドパスフィルタとして機能する。ＯＴＡのトランスコンダクタンスをｇｍ、容量値をＣとすると、バンドパスフィルタとしての極周波数ｆｏは式（６）のように表される。
【００７０】
fo＝gm/(2π・C)                  （６）
【００７１】
式（６）に示されるように、櫛形容量７０４、７０５の絶対精度はフィルタ６１の極周波数ｆｏの精度に直接影響する。この極周波数ｆｏは数％の絶対精度を求められるので、フィルタ６１に使用する櫛形容量７０４、７０５の容量値にも数％レベルの高い絶対精度が必要になる。よって、数％レベルの絶対精度に応じて、櫛形容量７０４、７０５の櫛歯部間隔Ｓを広く設定する必要がある。しかし、櫛形容量は、その櫛歯部間隔Ｓを広げると、容量密度が低くなるので、集積度が低くなる。よって、容量の絶対精度が低くて良い他のアナログマクロの櫛形容量については、櫛歯部間隔Ｓを狭くして、集積度を高くする。すなわち、数％レベルの絶対精度が必要なフィルタ６１の櫛形容量の櫛歯部間隔Ｓを、他のアナログマクロの櫛形容量の櫛歯部間隔Ｓより広くし、容量の絶対精度が低くて良い他のアナログマクロの櫛形容量については、櫛歯部間隔Ｓを狭くすることで、櫛形容量を備えた、高精度、高集積アナログマクロを搭載する半導体集積回路を実現する。容量の絶対精度が低くて良い他のアナログマクロとしては、例えば、図６に示す電源配線用バイパスコンデンサ６５が挙げられる。
【００７２】
また、各アナログマクロに要求される容量の絶対精度に応じて、櫛形容量の櫛歯部間隔Ｓだけでなく、櫛歯部幅Ｗも変えても良い。ここでは、数％レベルの絶対精度が必要なフィルタ６１の櫛形容量７０４、７０５の櫛歯部間隔Ｓ及び櫛歯部幅Ｗを、他のアナログマクロの櫛形容量の櫛歯部間隔Ｓ及び櫛歯部幅Ｗより広くし、容量の絶対精度が低くて良い他のアナログマクロの櫛形容量については、櫛歯部間隔Ｓ及び櫛歯部幅Ｗを狭くすることで、櫛形容量を備えた、高精度、高集積アナログマクロを搭載する半導体集積回路を実現する。
【００７３】
次に、絶対精度が高い容量が要求されるアナログマクロとして、パイプライン型ＡＤコンバータ６２がＬＳＩチップ５０上に搭載される場合について説明する。
【００７４】
図８は、パイプライン型ＡＤコンバータ６２の構成例を示すブロック図である。図８は、４ステージ構成のパイプライン型ＡＤコンバータ６２を例示する。パイプライン型ＡＤコンバータ６２は、パイプステージ８０１〜８０４と、エンコーダ８０５とを備える。パイプステージ８０１は、ゲイン回路８０６、コンパレータ８０７、及びＤＡＣ８０８から構成され、パイプステージ８０２は、ゲイン回路８０９、コンパレータ８１０、及びＤＡＣ８１１から構成され、パイプステージ８０３は、ゲイン回路８１２、コンパレータ８１３、及びＤＡＣ８１４から構成され、パイプステージ８０４はコンパレータ８１５から構成される。パイプステージ８０１の出力はパイプステージ８０２の入力に接続し、パイプステージ８０２の出力はパイプステージ８０３の入力に接続し、パイプステージ８０３の出力はパイプステージ８０４の入力に接続する。パイプステージ８０１〜８０４はそれぞれ、ｎ１ビット、ｎ２ビット、ｎ３ビット、ｎ４ビットの変換を上位からシリアルに行い、エンコーダ８０５は、冗長ビットｎｘを除いた必要なビット数をバイナリ出力に変換する。パイプステージ８０１では、コンパレータ８０７が入力アナログ信号Ｖｉｎをｎ１ビットにデジタル変換し、ＤＡＣ８０８がコンパレータ８０７の出力を元に、ｎ１ビットで量子化したアナログ電圧を再生する。そして、ゲイン回路８０６が、入力アナログ信号（ｖｉｎ）とＤＡＣ８０８の出力の差分をＭ1倍して、次のパイプステージ８０２に出力する。同様の処理を各パイプステージで順次行っていく。
【００７５】
図９は、ゲイン回路８０６、８０９、８１２の構成例を示す回路図である。図９は、入力アナログ信号とＤＡＣ出力との差を２倍に増幅する差動型ゲイン回路を例示している。図９において、フィードバック容量である櫛形容量９１５、サンプリング容量である櫛形容量９１７がそれぞれアナログスイッチ９０１、９０２を介して正側アナログ入力（ｖｉｎｐ）に接続され、フィードバック容量である櫛形容量９１６、サンプリング容量である櫛形容量９１８がそれぞれアナログスイッチ９０４、９０３を介して負側アナログ入力（ｖｉｎｎ）に接続される。櫛形容量９１５、９１７のもう一方の端子は共にオペアンプ９１９の負側入力端子に接続され、櫛形容量９１６、９１８のもう一方の端子は共にオペアンプ９１９の正側入力端子に接続される。櫛形容量９１５の入力側端子は、アナログスイッチ９０９を介して、オペアンプの正側出力（ｖｏｕｔｐ）にも接続され、櫛形容量９１６の入力側端子は、アナログスイッチ９１０を介して、オペアンプの負側出力（ｖｏｕｔｎ）にも接続されている。クロック信号（ｃｌｋ）とクロック信号（ｃｌｋｂ）とは互いに極性が逆であり、アナログスイッチのＯＮ、ＯＦＦを制御する。
【００７６】
以上のように構成されるパイプライン型ＡＤコンバータの動作について説明する。
まず、クロック信号（ｃｌｋ）が入力されたアナログスイッチがＯＮし、櫛形容量９１５〜９１８にアナログ入力をサンプリングする（サンプリング期間）。その時、櫛形容量のもう一方の端子はアナログスイッチ９０５〜９０８を介してオペアンプの動作点入力電圧（ＶＣＭｉ）に接続される。また、その出力はアナログスイッチ９１１、９１２を介して中心電圧（ｖｏｐｃｍ）にリセットされる。次に、クロック信号（ｃｌｋ）が入力されたアナログスイッチがＯＦＦし、クロック信号（ｃｌｋｂ）が入力されたアナログスイッチがＯＮし、サンプリング容量である櫛形容量９１７、９１８の入力をＤＡＣ出力（ｄａｃｐ、ｄａｃｎ）に繋ぎかえ、フィードバック容量である櫛形容量９１５、９１６の入力側端子を出力に繋ぎかえる。サンプリング容量である櫛形容量９１７、９１８の電荷がそれぞれフィードバック容量である櫛形容量９１５、９１６に移し変えられるので、入力アナログ信号とＤＡＣ出力の差を容量比倍に増幅した出力が得られる（ホールド期間）。ゲイン回路８０６がホールド期間の時、ゲイン回路８０９はサンプリング期間であり、ゲイン回路８０６が容量比倍の出力を増幅したとき、その出力をゲイン回路８０９がサンプリング容量とフィードバック容量でサンプリングする。すべての隣り合うパイプステージは同様に、サンプリング期間とホールド期間が逆相で動作する。
【００７７】
サンプリング期間の入力容量（Ｃｉｎ）は、式（７）で表される。
【００７８】
Cin＝Cs+Cf                      （７）
【００７９】
パイプライン型ＡＤコンバータ６２では、ゲイン回路８０９の入力容量が、前段のゲイン回路８０６の負荷容量となるので、ゲイン回路８０６を構成するオペアンプ９１９の能力に非常に影響する。オペアンプ９１９の能力マージンは数％レベルに抑えることが望ましいので、パイプライン型ＡＤコンバータに使用する櫛形容量９１５〜９１８にも数％レベルの高い絶対精度が求められる。
【００８０】
よって、数％レベルの絶対精度に応じて、櫛形容量９１５〜９１８の櫛歯部間隔Ｓを広く設定する必要がある。しかし、櫛形容量は、その櫛歯部間隔Ｓを広げると、容量密度が低くなるので、集積度が低くなる。よって、容量の絶対精度が低くて良い他のアナログマクロの櫛形容量については、櫛歯部間隔Ｓを狭くして、集積度を高くする。すなわち、数％レベルの絶対精度が必要なパイプライン型ＡＤコンバータ６２の櫛形容量の櫛歯部間隔Ｓを、他のアナログマクロの櫛形容量の櫛歯部間隔Ｓより広くし、容量の絶対精度が低くて良い他のアナログマクロの櫛形容量については、櫛歯部間隔Ｓを狭くすることで、櫛形容量を備えた、高精度、高集積のアナログマクロを搭載する半導体集積回路を実現する。
【００８１】
また、各アナログマクロに要求される絶対精度に応じて、櫛形容量の櫛歯部間隔Ｓだけでなく、櫛歯部幅Ｗも変えても良い。ここでは、数％レベルの絶対精度が必要なパイプライン型ＡＤコンバータ６２の櫛形容量の櫛歯部間隔Ｓ及び櫛歯部幅Ｗを、他のアナログマクロの櫛形容量の櫛歯部間隔Ｓ及び櫛歯部幅Ｗより広くし、容量の絶対精度が低くて良い他のアナログマクロの櫛形容量については、櫛歯部間隔Ｓ及び櫛歯部幅Ｗを狭くする。
【００８２】
次に、絶対精度が高い容量が要求されるアナログマクロとして、電荷再配分ＡＤコンバータがＬＳＩチップ５０上に搭載される場合について説明する。
【００８３】
図１０は、電荷再配分型ＡＤコンバータの構成例を示すブロック図である。図１０は、１０ビットの電荷再配分型ＡＤコンバータを例示している。電荷再配分型ＡＤコンバータ６３は、重み付け容量アレイ１００１と、チョッパ・コンパレータ１００２と、アナログスイッチアレイ１００３と、逐次比較（ＳＡＲ）ロジック１００４とを備える。重み付け容量アレイ１００１は、櫛形容量Ｃ０〜Ｃ１０から構成され、Ｃ０＝Ｃ、Ｃ１＝Ｃ、Ｃ２＝２×Ｃ、Ｃ３＝４×Ｃ…Ｃ１０＝５１２Ｃというように、容量は２の累乗で重み付けされ、片側はすべてチョッパ・コンパレータ１００２の入力に接続され、もう一方はアナログスイッチアレイ１００３に接続される。アナログスイッチアレイ１００３は、ＳＡＲロジック１００４によって制御され、容量の接続先をアナログ入力（ＶＲＥＦＨ、ＶＲＥＦＬ）のいずれかから選択する。
【００８４】
以上のように構成される電荷再配分型コンバータ６３の動作について説明する。
まず、すべての櫛形容量をアナログ入力に接続するようにアナログスイッチアレイ１００３を動作させ、アナログ入力信号をすべての櫛形容量Ｃ０〜Ｃ１０でサンプリングする。その際、同時にチョッパ・コンパレータ１００２の入出力をショートさせ、オートゼロ状態にする。次に、櫛形容量Ｃ１０をアナログ入力（ＶＲＥＦＨ）に接続し、その他をアナログ入力（ＶＲＥＦＬ）に接続するようにアナログスイッチアレイ１００３を動作させ、共通な側の容量端子に現れた電圧変化をチョッパ・コンパレータ１００２で増幅することにより、最上位ビットの変換を行う。その後、櫛形容量Ｃ９、櫛形容量Ｃ８、櫛形容量Ｃ７を順次アナログ入力（ＶＲＥＦＨ）に接続していくことで、最下位ビットまでシリアルにビット変換を行っていく。ここで、入力容量（Ｃｉｎ）は式（８）で表される。
【００８５】
Cin＝ΣCi                  （８）
【００８６】
入力容量（Ｃｉｎ）は、チョッパ・コンパレータ１００２をオートゼロ状態にする際にチョッパ・コンパレータ１００２の負荷容量となり、すべての動作状態で最も大きい負荷容量であるので、チョッパ・コンパレータ１００２の能力に非常に影響する。低消費電力化のためには、チョッパ・コンパレータ１００２の能力マージンは数％レベルに抑えることが望ましいので、電荷再配分型ＡＤコンバータ６３に使用する櫛形容量Ｃ０〜Ｃ１０に数％レベルの絶対精度が求められる。
【００８７】
よって、数％レベルの絶対精度に応じて、櫛形容量Ｃ０〜Ｃ１０の櫛歯部間隔Ｓを広く設定する必要がある。しかし、櫛形容量は、その櫛歯部間隔を広げると、容量密度が低くなるので、集積度が低くなる。よって、容量の絶対精度が低くて良い他のアナログマクロの櫛形容量については、櫛歯部間隔Ｓを狭くして、集積度を高くする。すなわち、数％レベルの絶対精度が必要な電荷再配分型ＡＤコンバータ６３の櫛形容量の櫛歯部間隔Ｓを、他のアナログマクロの櫛形容量の櫛歯部間隔Ｓより広くし、容量の絶対精度が低くて良い他のアナログマクロの櫛形容量については、櫛歯部間隔Ｓを狭くすることで、櫛形容量を備えた、高精度、高集積アナログマクロを搭載する半導体集積回路を実現する。
【００８８】
また、各アナログマクロに要求される絶対精度に応じて、櫛形容量の櫛歯部間隔Ｓだけでなく、櫛歯部幅Ｗも変えても良い。ここでは、数％レベルの絶対精度が必要な電荷再配分型ＡＤコンバータ６３の櫛形容量の櫛歯部間隔Ｓ及び櫛歯部幅Ｗを、他のアナログマクロの櫛形容量の櫛歯部間隔Ｓ及び櫛歯部幅Ｗより広くし、容量の絶対精度が低くて良い他のアナログマクロの櫛形容量については、櫛歯部間隔Ｓ及び櫛歯部幅Ｗを狭くすることで、櫛形容量を備えた、高精度、高集積アナログマクロを搭載する半導体集積回路を実現する。
【００８９】
次に、絶対精度が高い容量が要求されるアナログマクロとして、フィルタ６１とＰＬＬ６４がＬＳＩチップ５０上に搭載される場合について説明する。
【００９０】
図１１は、ＰＬＬ６４の構成例を示すブロック図である。図１１は、ラグリード型ループフィルタを例示する。ＰＬＬ６４は、位相比較器１１０１と、チャージポンプ１１０２と、ループフィルタ１１０３と、分周器１１０４と、電圧制御発振回路（ＶＣＯ）１１０５とを備える。さらに、ループフィルタ１１０３は、櫛形容量１１０６と、抵抗Ｒ１、Ｒ２とを備える。
【００９１】
以上のように構成されるＰＬＬ６４の動作について説明する。位相比較器１１０１は、基準信号と帰還信号の周波数を比較する。ＶＣＯ１１０５からの出力信号は、基準信号より周波数が高いため、位相比較器１１０１は、分周器１１０４でＶＣＯ１１０５の出力信号を分周したものを帰還信号として、基準信号と比較する。次に、チャージポンプ１１０２が、位相比較器１１０１の比較結果に応じてループフィルタ１１０３に電流を供給したり、引き抜いたりする。次に、ループフィルタ１１０３の出力（Ｖｃ）によってＶＣＯ１１０５を制御し、出力信号としてのクロックを得る。位相比較利得をＫｐ、ＶＣＯ１１０５の周波数変換利得をＫｖ、分周器の分周比を１／Ｎ、ループフィルタ１１０３のループ利得をＫ＝Ｋｐ・Ｋｖ・ｎとすると、ラグリード型ループフィルタの場合、過渡応答の安定度を示すダンピングファクタζが、式（９）で表される。
【００９２】
ζ=(1+K・(C・R2))/(2・√((C・R1+C・R2)・K))              （９）
【００９３】
安定性と収束の高速性の観点から、ダンピングファクタζは０．５〜０．７が望ましいが、そのためには、ＰＬＬ６４のループフィルタ１１０３の櫛形容量１１０６に１０％レベルの絶対精度が必要となる。よって、１０％レベルの絶対精度に応じて、ＰＬＬ６４の櫛形容量１１０６の櫛歯部間隔Ｓを設定する。
【００９４】
また、フィルタ６１の櫛形容量は、上述したように、数％レベルの絶対精度が必要とされるので、数％レベルの絶対精度に応じて、フィルタ６１の櫛形容量７０４、７０５の櫛歯部間隔Ｓを広く設定する。
【００９５】
しかし、櫛形容量は、その櫛歯部間隔Ｓを広げると、容量密度が低くなり、面積が広がるので、集積度が低くなる。よって、フィルタ６１及びＰＬＬ６４の櫛形容量以外の、容量の絶対精度が低くて良いアナログマクロの櫛形容量については、櫛歯部間隔Ｓを狭くして、集積度を高くする。すなわち、ＬＳＩチップ５０に搭載されるアナログマクロのうち、フィルタ６１は、数％レベルの絶対精度に応じて、最も櫛歯部間隔Ｓが広い櫛形容量を備え、ＰＬＬ６４は、１０％レベルの絶対精度に応じて、櫛歯部間隔Ｓが２番目に広い櫛形容量を備える。一方、容量の絶対精度が低くて良い他のアナログマクロについては、ＰＬＬ６４の櫛形容量より、櫛歯部間隔Ｓが狭い櫛形容量を備える。容量の絶対精度が低くて良いアナログマクロとしては、例えば、図６に示す電源配線用バイパスコンデンサ６５が挙げられる。
【００９６】
また、各アナログマクロに要求される容量の絶対精度に応じて、櫛形容量の櫛歯部間隔Ｓだけでなく、櫛歯部幅Ｗも変えても良い。この場合、ＬＳＩチップ５０に搭載されるアナログマクロのうち、フィルタ６１は、数％レベルの絶対精度に応じて、最も櫛歯部間隔Ｓ及び櫛歯部幅Ｗが広い櫛形容量を備え、ＰＬＬ６４は、１０％レベルの絶対精度に応じて、２番目に櫛歯部間隔Ｓ及び櫛歯部幅Ｗが広い櫛形容量を備える。一方、容量の絶対精度が低くて良い他のアナログマクロについては、ＰＬＬ６４の櫛形容量より、櫛歯部間隔Ｓ及び櫛歯部幅Ｗが狭い櫛形容量を備える。
【００９７】
次に、絶対精度が高い容量が要求されるアナログマクロとして、パイプライン型ＡＤコンバータ６２とＰＬＬ６４がＬＳＩチップ５０上に搭載される場合について説明する。
【００９８】
上述したように、パイプライン型ＡＤコンバータ６２の櫛形容量９１５〜９１８は数％レベルの絶対精度が要求され、ＰＬＬ６４の櫛形容量１１０６は１０％レベルの絶対精度が要求される。
【００９９】
よって、ＬＳＩチップ５０に搭載されるアナログマクロのうち、パイプライン型ＡＤコンバータ６２は、数％レベルの絶対精度に応じて、最も櫛歯部間隔Ｓが広く設定された櫛形容量を備え、ＰＬＬ６４は、１０％レベルの絶対精度に応じて、２番目に櫛歯部間隔Ｓが広く設定された櫛形容量を備える。
【０１００】
しかし、櫛形容量は、その櫛歯部間隔Ｓを広げると、容量密度が低くなり、面積が広がるので、集積度が低くなる。よって、パイプライン型ＡＤコンバータ６２及びＰＬＬ６４の櫛形容量以外の、容量の絶対精度が低くて良いアナログマクロの櫛形容量については、櫛歯部間隔Ｓを狭くして、集積度を高くする。
【０１０１】
また、各アナログマクロに要求される容量の絶対精度に応じて、櫛形容量の櫛歯部間隔Ｓだけでなく、櫛歯部幅Ｗも変えても良い。この場合、ＬＳＩチップ５０に搭載されるアナログマクロのうち、パイプライン型ＡＤコンバータ６２は、数％レベルの絶対精度に応じて、最も櫛歯部間隔Ｓ及び櫛歯部幅Ｗが広い櫛形容量を備え、ＰＬＬ６４は、１０％レベルの絶対精度に応じて、２番目に櫛歯部間隔Ｓ及び櫛歯部幅Ｗが広く設定された櫛形容量を備える。一方、容量の絶対精度が低くて良い他のアナログマクロは、ＰＬＬ６４の櫛形容量より、櫛歯部間隔Ｓ及び櫛歯部幅Ｗが狭い櫛形容量を備える。
【０１０２】
次に、絶対精度が高い容量が要求されるアナログマクロとして、電荷再配分型ＡＤコンバータ６３とＰＬＬ６４がＬＳＩチップ５０上に搭載される場合について説明する。
【０１０３】
この場合、上述したように、電荷再配分型ＡＤコンバータ６３の重み付け容量アレイ１００１の櫛形容量Ｃ０〜Ｃ１０は数％レベルの絶対精度が要求され、ＰＬＬ６４の櫛形容量１１０６は１０％レベルの絶対精度が要求される。
【０１０４】
よって、ＬＳＩチップ５０に搭載されるアナログマクロのうち、電荷再配分型ＡＤコンバータ６３は、数％レベルの絶対精度に応じて、最も櫛歯部間隔Ｓが広く設定された櫛形容量を備え、ＰＬＬ６４は、１０％レベルの絶対精度に応じて、２番目に櫛歯部間隔Ｓが広く設定された櫛形容量を備える。
【０１０５】
しかし、櫛形容量は、その櫛歯部間隔Ｓを広げると、容量密度が低くなり、面積が広がるので、集積度が低くなる。よって、電荷再配分型ＡＤコンバータ６３及びＰＬＬ６４の櫛形容量以外の、容量の絶対精度が低くて良いアナログマクロの櫛形容量については、ＰＬＬ６４の櫛形容量より、櫛歯部間隔Ｓを狭くして、集積度を高くする。これにより、櫛形容量を備えた、高精度、高集積アナログマクロを搭載する半導体集積回路を実現する。
【０１０６】
また、各アナログマクロに要求される絶対精度に応じて、櫛形容量の櫛歯部間隔Ｓだけでなく、櫛歯部幅Ｗも変えても良い。この場合、ＬＳＩチップ５０に搭載されるアナログマクロのうち、電荷再配分型ＡＤコンバータ６３が、数％レベルの絶対精度に応じて、最も櫛歯部間隔Ｓ及び櫛歯部幅Ｗが広い櫛形容量を備え、ＰＬＬ６４が、１０％レベルの絶対精度に応じて、２番目に櫛歯部間隔Ｓ及び櫛歯部幅Ｗが広い櫛形容量を備える。一方、容量の絶対精度が低くて良い他のアナログマクロは、ＰＬＬ６４の櫛形容量より、櫛歯部間隔Ｓ及び櫛歯部幅Ｗが狭い櫛形容量を備える。これにより、櫛形容量を備えた、高精度、高集積アナログマクロを搭載する半導体集積回路を実現する。
【０１０７】
次に、高い容量の絶対精度が要求されるアナログマクロとして、フィルタ６１と、パイプライン型ＡＤコンバータ６２と、電荷再配分型ＡＤコンバータ６３と、ＰＬＬ６４とがＬＳＩチップ５０上に搭載される場合について説明する。
【０１０８】
上述したように、フィルタ６１、パイプライン型ＡＤコンバータ６２、及び電荷再配分型ＡＤコンバータ６３の、櫛形容量は、数％レベルの絶対精度が要求され、ＰＬＬ６４の櫛形容量は１０％レベルの絶対精度が要求される。
【０１０９】
よって、ＬＳＩチップ５０に搭載されるアナログマクロのうち、フィルタ６１、パイプライン型ＡＤコンバータ６２、及び電荷再配分型ＡＤコンバータ６３は、櫛歯部間隔Ｓが数％レベルの絶対精度に応じて設定された櫛形容量を備え、ＰＬＬ６４は、櫛歯部間隔Ｓが１０％レベルの絶対精度に応じて設定された櫛形容量を備える。
【０１１０】
しかし、櫛形容量は、その櫛歯部間隔Ｓを広げると、容量密度が低くなり、面積が広がるので、集積度が低くなる。よって、容量の絶対精度が低くて良い他のアナログマクロの櫛形容量については、ＰＬＬ６４の櫛形容量より、櫛歯部間隔Ｓを狭くして、集積度を高くする。これにより、櫛形容量を備えた、高精度、高集積アナログマクロを搭載する半導体集積回路を実現する。
【０１１１】
ここで、フィルタ６１、パイプライン型ＡＤコンバータ６２、電荷再配分型ＡＤコンバータ６３の櫛形容量は、数％レベルの絶対精度に応じて、櫛歯部間隔Ｓが設定されていれば良く、それぞれの櫛形容量の櫛歯部間隔Ｓは同じであっても、異なっていても良い。  
【０１１２】
また、各アナログマクロに要求される絶対精度に応じて、櫛形容量の櫛歯部間隔Ｓだけでなく、櫛歯部幅Ｗも変えても良い。この場合、ＬＳＩチップ５０に搭載されるアナログマクロのうち、フィルタ６１、パイプライン型ＡＤコンバータ６２、電荷再配分型ＡＤコンバータ６３は、数％レベルの絶対精度に応じて、櫛歯部間隔Ｓ及び櫛歯部幅Ｗが広く設定された櫛形容量を備え、ＰＬＬ６４は、１０％レベルの絶対精度に応じて、櫛歯部間隔Ｓ及び櫛歯部幅Ｗが広く設定された櫛形容量を備える。一方、容量の絶対精度が低くて良い他のアナログマクロについては、ＰＬＬ６４の櫛形容量より、櫛歯部間隔Ｓ及び櫛歯部幅Ｗが狭い櫛形容量を備える。これにより、櫛形容量を備えた、高精度、高集積アナログマクロを搭載する半導体集積回路を実現する。
【０１１３】
ここで、フィルタ６１、パイプライン型ＡＤコンバータ６２、及び電荷再配分型ＡＤコンバータ６３の櫛形容量は、数％レベルの絶対精度に応じて、櫛歯部間隔Ｓ及び櫛歯部幅Ｗが設定されていれば良く、それぞれの櫛形容量の櫛歯部間隔Ｓ及び櫛歯部幅Ｗは同じであっても、異なっていても良い。
【０１１４】
以上のように、本実施の形態１に係る半導体集積回路によれば、櫛形容量を備えるアナログマクロを複数搭載し、前記複数のアナログマクロのうち、絶対精度が高い容量が求めれらるアナログマクロは、櫛歯部間隔Ｓが広い高精度な櫛形容量を備え、容量の絶対精度が低くて良いアナログマクロは、櫛歯部間隔Ｓが狭い高密度な櫛形容量を備えることから、櫛形容量を備えた、高精度、高集積なアナログマクロを備える半導体集積回路を実現できる。
【０１１５】
また、本実施の形態１に係る半導体集積回路によれば、各アナログマクロの櫛形容量の櫛歯部間隔Ｓだけでなく、櫛歯部幅Ｗも、要求される櫛形容量の絶対精度に応じて異なるように設定することから、半導体集積回路を製造する際の加工精度に由来する寸法誤差ΔＳを改善して、櫛形容量の絶対精度を向上させることができる。
【０１１６】
なお、本実施の形態１では、アナログマクロの例として、フィルタ６１、パイプライン型ＡＤコンバータ６２、電荷再配分型ＡＤコンバータ６３、ＰＬＬ６４、電源配線用バイパスコンデンサ６５を挙げて、説明したが、本発明はこれに限るものでなく、櫛形容量を搭載可能なアナログマクロであれば良い。
【０１１７】
（実施の形態２）
本実施の形態２に係る半導体集積回路は、複数の櫛形容量を備えるアナログマクロを複数搭載し、各アナログマクロの各櫛形容量はそれに近接する櫛形容量との容量値の差を示す相対精度に応じて、その櫛歯部間隔Ｓが異なるよう設定されることを特徴とする。
【０１１８】
各櫛形容量は、図１に示すように、櫛形形状の電極１１及び電極１２を有し、電極１１の櫛歯部１３と電極１２の櫛歯部１４とが交互に平行に並ぶように、電極１１の櫛歯部１３と電極１２の櫛歯部１３とが噛み合わされて形成される。
【０１１９】
真空誘電率ε０、酸化膜の比誘電率εｏｘ、理想の容量値をＣ、櫛歯部の厚さｈ、電極１１の櫛歯部１３と電極１２の櫛歯部１４とが噛み合っている部分の長さをＬ、櫛歯部間隔をＳ、近接する２つの容量に生じる寸法誤差ΔＳ１，ΔＳ２とすると、各櫛形容量の容量値は式（１０）で表され、相対精度ΔＣ／Ｃ｜ｍｉｓは式（１１）で表される。
【０１２０】
C1’＝ε0・εox（h・L／(S+ΔS1)）
C2’＝ε0・εox（h・L／(S+ΔS2)）                  （１０）
【０１２１】
ΔC/C|mis＝((C1’−C2’)/AVERAGE(C1’,C2’))×100
≒((ΔS2−ΔS1)/C)×100 [%]                （１１）
【０１２２】
寸法誤差ΔＳ１，ΔＳ２がほぼ一定と考えると、櫛歯部間隔Ｓを広くするほど、相対精度ΔＣ／Ｃ｜ｍｉｓが向上する。櫛歯部間隔Ｓを広くすると、単位長さ当りの容量値は小さくなるが、櫛歯部の長さＬや櫛歯部の本数を増やせば、容量値を設計値どおりにすることができるので、容量値を一定に保ち、必要な相対精度を確保することができる。
【０１２３】
図１３は、櫛形容量の容量値を一定にしたときの（容量値＝１００ｆＦ）、櫛歯部間隔Ｓと相対精度ΔＣ／Ｃ｜ｍｉｓの関係、櫛歯部間隔Ｓと容量面積Ａとの関係を示す測定結果を示す図であり、０．１５μｍ微細プロセスで、４層メタルを積層した櫛形容量に関するデータを示す。櫛形容量の相対精度ΔＣ／Ｃ｜ｍｉｓと容量面積Ａはトレードオフの関係になる。櫛形容量はその櫛歯部間隔Ｓが狭いと高密度になり、その櫛歯部間隔Ｓが広いと高精度になる。図１３では、櫛歯部間隔Ｓを広げることで、０．１％を上回る高い相対精度ΔＣ／Ｃ｜ｍｉｓを得ることができることが示されている。
【０１２４】
また、櫛歯部幅Ｗを広くすると、半導体集積回路を製造する際の加工精度に由来する寸法誤差ΔＳ１，ΔＳ２自体が改善するので、相対精度ΔＣ／Ｃ｜ｍｉｓがさらに向上する。図１４は、容量値を一定にしたときの（容量値＝１００ｆＦ）、櫛歯部間隔Ｓ及び櫛歯部幅Ｗと相対精度ΔＣ／Ｃ｜ｍｉｓとの関係、櫛歯部間隔Ｓ及び櫛歯部幅Ｗと容量面積Ａとの関係を示す測定結果であり、０．１５μｍ微細プロセスで、４層メタルを積層した櫛形容量に関するデータを示す。櫛形容量の相対精度ΔＣ／Ｃ｜ｍｉｓと容量面積Ａはトレードオフの関係になる。櫛形容量はその櫛歯部間隔Ｓ及び櫛歯部幅Ｗが狭いと高密度になり、櫛歯部間隔Ｓ及び櫛歯部幅Ｗが広いと高精度になる。図１４では、櫛歯部間隔Ｓ及び櫛歯部幅Ｗを広げることで、０．１％を上回る高い相対精度ΔＣ／Ｃ｜ｍｉｓを得ることが示されている。
【０１２５】
図５は、本実施の形態２に係る、複数の櫛形容量を備えるアナログマクロを複数搭載する半導体集積回路を示すブロック図である。１つのＬＳＩチップ５０には、ＩＯセル５１と異なる機能を持つ複数のアナログマクロ５２〜５６が搭載されている。各アナログマクロは、それぞれ要求される櫛形容量の相対精度が異なるため、要求される相対精度に応じて、櫛歯部間隔Ｓが異なる櫛形容量を備える。これにより、容量の相対精度が低くて良いアナログマクロは櫛歯部間隔Ｓが狭い高密度な櫛形容量を備えるようにして高集積を実現し、相対精度が高い容量が要求されるアナログマクロは櫛歯部間隔Ｓが広い櫛形容量を備えるようにして高精度を実現する。
【０１２６】
さらに、各アナログマクロの櫛形容量の櫛歯部間隔Ｓだけでなく、櫛歯部幅Ｗも、要求される相対精度に応じて変えても良い。これにより、容量の相対精度が低くて良いアナログマクロの櫛形容量については、その櫛歯部間隔Ｓ及び櫛歯部幅Ｗが狭くすることで、櫛歯部間隔Ｓのみを狭くする場合と比べて、該櫛形容量をより高密度にすることができる。また、相対精度が高い容量が要求されるアナログマクロの櫛形容量については、その櫛歯部間隔Ｓ及び櫛歯部幅Ｗを広くすることで、櫛歯部間隔Ｓのみを広くする場合と比べて、該櫛形容量をより高精度にすることができる。
【０１２７】
以下、相対精度が高い容量が要求されるアナログマクロとして、パイプライン型ＡＤコンバータがＬＳＩチップ５０上に搭載される場合について説明する。
【０１２８】
図９は、パイプライン型ＡＤコンバータのゲイン回路８０６、８０９、８１２の回路図である。
【０１２９】
図９では、入力アナログ信号とＤＡＣ出力の差を２倍に増幅する差動型ゲイン回路を示す。入力アナログ信号をｖｉｎ、ＤＡＣ出力をＶｄａｃ、フィードバック容量である櫛形容量９１５、９１６の容量値をＣｆ、サンプリング容量である櫛形容量９１７、９１８の容量値をＣｓとすると、ゲイン回路の出力（Ｖｏｕｔ）は、式（１２）で表される。
【０１３０】
Vout＝Vin×(Cs1 +Cf1)/Cf1−Vdac×Cs1/Cf1            （１２）
【０１３１】
近接する櫛形容量の容量値が等しいとき、すなわち、フィードバック容量の容量値（Ｃｆ）と、サンプリング容量の容量値（Ｃｓ）とが等しいとき、ゲイン回路の出力はＶｏｕｔ＝２・ｖｉｎ−Ｖｄａｃとなり、入力アナログ信号とＤＡＣ出力の差を正確に２倍に増幅できる。この時、Ｖｏｕｔ＝ｖｏｕｔｐ−ｖｏｕｔｎ、Ｖｄａｃ＝ｖｄａｃｐ−ｖｄａｃｎ、ｖｉｎ＝ｖｉｎｐ−ｖｉｎｎである。しかし、実際にはフィードバック容量の容量値（Ｃｆ）とサンプリング容量の容量値（Ｃｓ）とに相対誤差が生じるので、増幅率が２倍からずれ、そのずれがＡＤコンバータの特性劣化として表れる。ｎ１＝ｎ２＝ｎ３＝１ビット、ｎ４＝７ビット、ｎｘ＝０ビットの１０ビット構成パイプライン型ＡＤコンバータの場合、最大０．１％（＝１００／２＾１０）の精度で入力アナログ信号とＤＡＣ出力の差を増幅する必要があり、ゲイン回路の櫛形容量はそれぞれ、０．１％レベルの相対精度が要求される。
【０１３２】
よって、パイプライン型ＡＤコンバータ６２が１０ビット構成の場合、０．１％レベルの相対精度に応じて、櫛形容量９１５〜９１８の櫛歯部間隔Ｓを広く設定する必要がある。しかし、櫛形容量は、その櫛歯部間隔Ｓを広げると、容量密度が低くなるので、集積度が低くなる。よって、容量の相対精度が低くて良い他のアナログマクロの櫛形容量については、櫛歯部間隔Ｓを狭くして、集積度を高くする。すなわち、０．１％レベルの相対精度が必要なパイプライン型ＡＤコンバータ６２の櫛形容量の櫛歯部間隔Ｓを、他のアナログマクロの櫛形容量の櫛歯部間隔Ｓより広くし、容量の相対精度が低くて良い他のアナログマクロの櫛形容量については、櫛歯部間隔Ｓを狭くすることで、櫛形容量を備えた、高精度、高集積アナログマクロを搭載する半導体集積回路を実現する。容量の相対精度が低くて良い他のアナログマクロとしては、例えば、図６に示す電源配線用バイパスコンデンサ６５が挙げられる。
【０１３３】
また、各アナログマクロに要求される櫛形容量の相対精度に応じて、櫛形容量の櫛歯部間隔Ｓだけでなく、櫛歯部幅Ｗも変えても良い。ここでは、０．１％レベルの相対精度が必要なパイプライン型ＡＤコンバータ６２の櫛形容量の櫛歯部間隔Ｓ及び櫛歯部幅Ｗを、他のアナログマクロの櫛形容量の櫛歯部間隔Ｓ及び櫛歯部幅Ｗより広くし、容量の相対精度が低くて良い他のアナログマクロの櫛形容量については、櫛歯部間隔Ｓ及び櫛歯部幅Ｗを狭くすることで、櫛形容量を備えた、高精度、高集積アナログマクロを搭載する半導体集積回路を実現する。
【０１３４】
次に、相対精度が高い容量が要求されるアナログマクロとして、ＬＳＩチップ５０上に電荷再配分型ＡＤコンバータを搭載する場合について、説明する。
【０１３５】
図１０は、電荷再配分型ＡＤコンバータ６３の構成例を示すブロック図である。図１０は、１０ビットの電荷再配分型ＡＤコンバータを例示している。
【０１３６】
図１０において、チョッパ・コンパレータ１００２のオートゼロ電圧をＶａとすると、最上位ビットの変換時にチョッパ・コンパレータ１００２の入力に表れる電圧（Ｖｘ）は、式（１３）で表される。
【０１３７】
Vx＝Vref×C10/ΣCi−Vin＋Va              （１３）
【０１３８】
櫛形容量Ｃ０〜Ｃ１０の間で、容量値に誤差がなく、Ｃ１０＝５１２・Ｃ、ΣＣｉ＝１０２４・Ｃのとき、Ｖｘ＝Ｖｒｅｆ／２−Ｖｉｎ＋Ｖａとなり、ＶｉｎとＶｒｅｆ／２の大小関係をチョッパ・コンパレータ１００２で比較し、最上位の変換を行う。ここでＶｒｅｆ＝ＶＲＥＦＨ−ＶＲＥＦＬである。
【０１３９】
しかし、実際には櫛形容量をアレイ状に配置したときに、櫛形容量間で、それらの容量値に相対誤差が生じるので、比較対象がＶｒｅｆ／２からずれ、そのずれがＡＤコンバータの特性劣化として表れる。１０ビットの電荷再配分型ＡＤコンバータの場合、パイプライン型ＡＤコンバータと同様に、最大０．１％（＝１００／２＾１０）の精度が必要である。ただし、上記の式（１３）のとおり、容量の合計の比率が電圧Ｖｘに表れるので、Ｖｘの必要精度は０．１％であるが、単位容量Ｃの必要精度としては、一般的に０．１％の数倍程度あれば良い。よって、櫛形容量に求められる相対精度は、０．２％〜０．３％になる。
【０１４０】
以上のことから、電荷再配分型ＡＤコンバータ６３が１０ビット構成の場合、０．２〜０．３％レベルの相対精度に応じて、櫛形容量Ｃ０〜Ｃ１０の櫛歯部間隔Ｓを広く設定する必要がある。しかし、櫛形容量は、その櫛歯部間隔Ｓを広げると、容量密度が低くなるので、集積度が低くなる。よって、容量の相対精度が低くて良い他のアナログマクロの櫛形容量については、櫛歯部間隔Ｓを狭くして、集積度を高くする。すなわち、０．２〜０．３％レベルの相対精度が必要な電荷再配分型ＡＤコンバータ６３の櫛形容量の櫛歯部間隔Ｓを、他のアナログマクロの櫛形容量の櫛歯部間隔Ｓより広くし、容量の相対精度が低くて良い他のアナログマクロの櫛形容量については、櫛歯部間隔Ｓを狭くすることで、櫛形容量を備えた、高精度、高集積アナログマクロを搭載する半導体集積回路を実現する。
【０１４１】
また、各アナログマクロに要求される容量の相対精度に応じて、櫛形容量の櫛歯部間隔Ｓだけでなく、櫛歯部幅Ｗも変えても良い。ここでは、０．２〜０．３％レベルの相対精度が必要な電荷再配分型ＡＤコンバータ６３の櫛形容量の櫛歯部間隔Ｓ及び櫛歯部幅Ｗを、他のアナログマクロの櫛形容量の櫛歯部間隔Ｓ及び櫛歯部幅Ｗより広くし、容量の相対精度が低くて良い他のアナログマクロの櫛形容量については、櫛歯部間隔Ｓ及び櫛歯部幅Ｗを狭くすることで、櫛形容量を備えた、高精度、高集積アナログマクロを搭載する半導体集積回路を実現する。
【０１４２】
次に、相対精度が高い容量が要求されるアナログマクロとして、パイプライン型ＡＤコンバータ６２と、電荷再配分型ＡＤコンバータ６３をＬＳＩチップ上に搭載する場合について説明する。
【０１４３】
上述のように、１０ビットのパイプライン型ＡＤコンバータで、相対精度が０．１％レベルの櫛形容量が要求される。また、同じ１０ビットの電荷再配分型ＡＤコンバータの場合では、相対精度が０．２％〜０．３％の櫛形容量が求められる。
【０１４４】
よって、ＬＳＩチップ５０に搭載されるアナログマクロのうち、パイプライン型ＡＤコンバータ６２は、０．１％レベルの絶対精度に応じて、櫛歯部間隔Ｓが設定された櫛形容量を備え、電荷再配分型ＡＤコンバータ６３は、０．２〜０．３％レベルの相対精度に応じて、櫛歯部間隔Ｓが設定された櫛形容量を備える。
【０１４５】
しかし、櫛形容量は、その櫛歯部間隔Ｓを広げると、容量密度が低くなり、面積が広がるので、集積度が低くなる。よって、容量の相対精度が低くて良い他のアナログマクロの櫛形容量については、電荷再配分型ＡＤコンバータ６３の櫛形容量より、その櫛歯部間隔Ｓを狭くして、集積度を高くする。すなわち、ＬＳＩチップ５０に搭載されるアナログマクロのうち、パイプライン型ＡＤコンバータ６２は、０．１％レベルの相対精度に応じて、櫛歯部間隔Ｓが最も広い櫛形容量を備え、電荷再配分型ＡＤコンバータ６３は、０．２〜０．３％レベルの絶対精度に応じて、櫛歯部間隔Ｓが２番目に広い櫛形容量を備える。一方、容量の相対精度が低くて良い他のアナログマクロについては、電荷再配分型ＡＤコンバータ６３の櫛形容量より、櫛歯部間隔Ｓが狭い櫛形容量を備える。これにより、櫛形容量を備えた、高精度、高集積アナログマクロを搭載する半導体集積回路を実現する。
【０１４６】
また、各アナログマクロに要求される容量の相対精度に応じて、櫛形容量の櫛歯部間隔Ｓだけでなく、櫛歯部幅Ｗも変えて良い。この場合、ＬＳＩチップ５０に搭載されるアナログマクロのうち、パイプライン型ＡＤコンバータ６２が、０．１％レベルの相対精度に応じて櫛歯部間隔Ｓ及び櫛歯部幅Ｗが最も広い櫛形容量を備え、電荷再配分型ＡＤコンバータ６３が、０．２〜０．３％レベルの絶対精度に応じて、櫛歯部間隔Ｓ及び櫛歯部幅Ｗが２番目に広い櫛形容量を備える。一方、容量の相対精度が低くて良い他のアナログマクロについては、電荷再配分型ＡＤコンバータ６３の櫛形容量より、櫛歯部間隔Ｓ及び櫛歯部幅Ｗが狭い櫛形容量を備える。これにより、櫛形容量を備えた、高精度、高集積アナログマクロを搭載する半導体集積回路を実現する。
【０１４７】
以上のように、本実施の形態２に係る半導体集積回路によれば、複数の櫛形容量を備えるアナログマクロを複数搭載し、前記複数のアナログマクロのうち、相対精度が高い容量が求められるアナログマクロは、櫛歯部間隔Ｓが広い高精度な櫛形容量を備え、容量の相対精度が低くて良いアナログマクロは、櫛歯部間隔Ｓが狭い高密度な櫛形容量を備えることから、櫛形容量を備えた、高精度、高集積なアナログマクロを備える半導体集積回路を実現できる。
【０１４８】
また、本実施の形態２に係る半導体集積回路によれば、各アナログマクロの櫛形容量の櫛歯部間隔Ｓだけでなく、櫛歯部幅Ｗも、要求される容量の相対精度に応じて異なるよう設定することから、半導体集積回路を製造する際の加工精度に由来する、近接する２つの容量に生じる寸法誤差ΔＳ１，ΔＳ２を改善して、櫛形容量の相対精度を向上させることができる。
【０１４９】
なお、本実施の形態２では、アナログマクロの例として、パイプライン型ＡＤコンバータ６２、電荷再配分型ＡＤコンバータ６３を挙げて、説明したが、本発明はこれに限るものでなく、複数の櫛形容量を搭載するアナログマクロであれば良い。
【０１５０】
（実施の形態３）
本実施の形態３に係る半導体集積回路は、櫛形容量を複数含むアナログ回路ブロックを複数備えたアナログマクロを搭載し、前記櫛形容量はそれぞれ、アナログ回路ブロック毎に、櫛歯部間隔が異なることを特徴とする。
【０１５１】
図１２は、櫛形容量を備えるアナログ回路ブロックを複数備えるアナログマクロの構成例を示すブロック図である。図１２において、アナログマクロ１２１は、５つのそれぞれ機能が異なるアナログ回路ブロックを備える。アナログ回路ブロック１２０１、１２０２、１２０３、１２０４、１２０５はそれぞれ機能が異なることから、要求される容量精度も異なる。よって、各アナログ回路ブロックは、要求される容量の絶対精度又は相対精度に応じて、櫛歯部間隔Ｓが異なる櫛形容量を備える。これにより、容量の絶対精度又は相対精度が低くて良いアナログ回路ブロックは櫛歯部間隔Ｓが狭い高密度な櫛形容量を備えるようにして高集積を実現し、絶対精度又は相対精度が高い容量が必要なアナログ回路ブロックは櫛歯部間隔Ｓが広い櫛形容量を備えるようにして高精度を実現する。
【０１５２】
さらに、各アナログ回路ブロックの櫛形容量の櫛歯部間隔Ｓだけでなく、櫛歯部幅Ｗも、要求される絶対精度又は相対精度に応じて異なるように設定しても良い。これにより、容量の絶対精度又は相対精度が低くて良いアナログ回路ブロックの櫛形容量については、櫛歯部間隔Ｓ及び櫛歯部幅Ｗを狭くすることで、櫛歯部間隔Ｓのみを狭くする場合と比べて、該櫛形容量をより高密度にすることができる。また、絶対精度又は相対精度が高い容量が要求されるアナログ回路ブロックの櫛形容量については、櫛歯部間隔Ｓ及び櫛歯部幅Ｗを広くすることで、櫛歯部間隔Ｓのみを広くする場合と比べて、該櫛形容量の絶対精度又は相対精度をより高くすることができる。
【０１５３】
以下、複数の櫛形容量を有するアナログ回路ブロックを複数備えたアナログマクロとして、パイプライン型ＡＤコンバータ６２をＬＳＩチップ５０上に搭載する場合について説明する。
【０１５４】
パイプライン型ＡＤコンバータ６２は、図８に示すように、各パイプステージで数ビットずつのシリアル変換を行うことから、各段のゲイン回路に求められる処理精度は、初段のゲイン回路８０６が最も厳しく、総ビット数分の処理精度が求められる。一方、次段のゲイン回路８０９は、初段のパイプステージ８０１で変換したビット数を除いた残りのビット数（ｎ２＋ｎ３＋ｎ４ビット）分の処理精度しか要求されない、３段目のゲイン回路８１２に求められる処理精度はさらに緩和される（ｎ３＋ｎ４ビット）。ゲイン回路の出力（Ｖｏｕｔ）は、上述の式（１２）に示されるとおり、近接する櫛形容量の容量値が等しいとき、すなわち、フィードバック容量の容量値（Ｃｆ）と、サンプリング容量の容量値（Ｃｓ）とが等しいとき、Ｖｏｕｔ＝２・Ｖｉｎ−Ｖｄａｃとなり、入力アナログ信号とＤＡＣ出力の差を正確に２倍に増幅できる。
【０１５５】
しかし、実際にはフィードバック容量の容量値（Ｃｆ）とサンプリング容量の容量値（Ｃｓ）との間に相対誤差が生じるので、増幅率が２倍からずれ、そのずれがＡＤコンバータの特性劣化として表れる。ｎ１＝ｎ２＝ｎ３＝１ビット、ｎ４＝７ビットの各パイプステージで１ビットずつ変換していく１０ビット構成のパイプライン型ＡＤコンバータの場合、初段のゲイン回路は０．１％（＝１００／２＾１０）の精度で増幅を行う必要があり、２段目のゲイン回路は０．２％（＝１００／２＾９）の精度で良く、３段目のゲイン回路は０．４％（＝１００／２＾８）の精度で良い。サンプリング容量の容量値（Ｃｓ）と、フィードバック容量の容量値（Ｃｆ）との間の相対誤差も、初段は０．１％レベルが要求されるが、２段目は０．２％レベル、３段目は０．４％レベルで良い。
【０１５６】
よって、パイプライン型ＡＤコンバータ６２においては、初段のゲイン回路が、０．１％レベルの相対精度に応じて、他のゲイン回路よりも櫛歯部間隔Ｓが広い櫛形容量を備える。しかし、櫛形容量は、その櫛歯部間隔Ｓを広げると、容量密度が低くなるので、集積度が低くなる。よって、要求される相対精度に応じて、後段のゲイン回路ほど、その櫛形容量の櫛歯部間隔Ｓを狭くして、櫛形容量の容量密度を高くする。これにより、櫛形容量を備えた、高精度、高集積なパイプライン型ＡＤコンバータを搭載する半導体集積回路を実現できる。
【０１５７】
さらに、各アナログ回路ブロックの櫛形容量の櫛歯部間隔Ｓだけでなく、櫛歯部幅Ｗも要求される相対精度に応じて変えても良い。これにより、容量の相対精度が低くて良いアナログ回路ブロックの櫛形容量については、櫛歯部間隔Ｓ及び櫛歯部幅Ｗを狭くすることで、櫛歯部間隔Ｓのみを狭くする場合と比べて、該櫛形容量をより高密度にすることができる。また、相対精度が高い容量が要求されるアナログ回路ブロックの櫛形容量については、櫛歯部間隔Ｓ及び櫛歯部幅Ｗを広くすることで、櫛歯部間隔Ｓのみを広くする場合と比べて、該櫛形容量の相対精度をより高くすることができる。
【０１５８】
以上のように、本実施の形態３に係る半導体集積回路によれば、櫛形容量を備えるアナログ回路ブロックを複数備えたアナログマクロを搭載し、前記複数のアナログ回路ブロックのうち、高い相対精度が求めれられるアナログ回路ブロックは、櫛歯部間隔Ｓが広い高精度な櫛形容量を備え、容量の相対精度が低くて良いアナログ回路ブロックは、櫛歯部間隔Ｓが狭い高密度な櫛形容量を備えることから、櫛形容量を備えた、高精度、高集積なアナログマクロを備える半導体集積回路を実現できる。
【０１５９】
また、本実施の形態３に係る半導体集積回路によれば、各アナログ回路ブロックの櫛形容量の櫛歯部間隔Ｓだけでなく、櫛歯部幅Ｗも、要求される容量の相対精度に応じて異なるよう設定することで、半導体集積回路の加工精度に由来する、近接する２つの容量に生じる寸法誤差ΔＳ１，ΔＳ２を改善して、容量の相対精度を向上させることができる。
【０１６０】
なお、本実施の形態３では、アナログマクロの例として、パイプライン型ＡＤコンバータ６２を挙げて、説明したが、本発明はこれに限るものでなく、櫛形容量を含むアナログ回路ブロックを複数備えたアナログマクロであれば良い。
【０１６１】
（実施の形態４）
本実施の形態４に係る半導体集積回路は、複数の櫛形容量を備える第１のアナログマクロと第２のアナログマクロとをそれぞれ複数搭載し、第１のアナログマクロの櫛形容量は、実際の容量値と理想の容量値との誤差を示す絶対精度に応じて、その櫛歯部間隔Ｓが異なり、第２のアナログマクロの櫛形容量はそれに近接する櫛形容量との容量値の差を示す相対精度に応じて、その櫛歯部間隔Ｓが異なる。
【０１６２】
第１のアナログマクロは、それぞれ要求される櫛形容量の絶対精度が異なるため、要求される絶対精度に応じて、櫛歯部間隔Ｓが異なる櫛形容量を備える。すなわち、絶対精度が高い容量が要求されるアナログマクロは、櫛歯部間隔Ｓが広い高精度な櫛形容量を備え、容量の絶対精度が低くて良いアナログマクロは櫛歯部間隔Ｓが狭い高密度な櫛形容量を備える。
【０１６３】
さらに、櫛歯部間隔Ｓだけでなく、櫛歯部幅Ｗも容量の絶対精度に応じて変えても良い。これにより、容量の絶対精度が低くて良いアナログマクロの櫛形容量については、櫛歯部間隔Ｓ及び櫛歯部幅Ｗを狭くすることで、櫛歯部間隔Ｓのみを狭くする場合と比べて、該櫛形容量をより高密度にすることができる。また、絶対精度が高い容量が要求されるアナログマクロの櫛形容量については、櫛歯部間隔Ｓ及び櫛歯部幅Ｗを広くすることで、櫛歯部間隔Ｓのみを広くする場合と比べて、該櫛形容量の絶対精度をより高くすることができる。
【０１６４】
また、第２のアナログマクロは、それぞれ要求される櫛形容量の相対精度が異なるため、要求される相対精度に応じて、櫛歯部間隔Ｓが異なる櫛形容量を備える。これにより、容量の相対精度が低くて良いアナログマクロについては、櫛歯部間隔Ｓが狭い高密度な櫛形容量を備えるようにして高集積を実現し、相対精度が高い容量が要求されるアナログマクロについては、櫛歯部間隔Ｓが広い櫛形容量を備えるようにして高精度を実現する。
【０１６５】
さらに、櫛歯部間隔Ｓだけでなく、櫛歯部幅Ｗも相対精度に応じて変えても良い。これにより、容量の相対精度が低くて良いアナログマクロの櫛形容量については、櫛歯部間隔Ｓ及び櫛歯部幅Ｗが狭くすることで、櫛歯部間隔Ｓのみを狭くする場合と比べて、該櫛形容量をより高密度にすることができる。また、相対精度が高い容量が要求されるアナログマクロの櫛形容量については、櫛歯部間隔Ｓ及び櫛歯部幅Ｗを広くすることで、櫛歯部間隔Ｓのみを広くする場合と比べて、該櫛形容量をより高精度にすることができる。
【０１６６】
以下、第１のアナログマクロとして、フィルタ６１とＰＬＬ６４とが、第２のアナログマクロとして、パイプライン型ＡＤコンバータ６２と電荷再配分型ＡＤコンバータ６３とが、ＬＳＩチップ５０上に搭載される場合について説明する。
【０１６７】
まず、第１のアナログマクロについて説明する。フィルタ６１の櫛形容量は、上述したように、数％レベルの絶対精度が必要とされるので、数％レベルの絶対精度に応じて、櫛歯部間隔Ｓが設定された櫛形容量７０４、７０５を備える。また、ＰＬＬ６４の櫛形容量は、上述したように、１０％レベルの絶対精度が必要とされるので、１０％レベルの絶対精度に応じて、櫛歯部間隔Ｓが設定された櫛形容量１１０６を備える。一方、容量の絶対精度が低くて良いアナログマクロは、ＰＬＬ６４の櫛形容量より、櫛歯部間隔Ｓが狭い高密度な櫛形容量を備える。容量の絶対精度が低くて良い他のアナログマクロとしては、例えば、図６に示す電源配線用バイパスコンデンサ６５が挙げられる。
【０１６８】
また、櫛形容量の櫛歯部間隔Ｓだけでなく、櫛歯部幅Ｗも変えても良い。この場合、フィルタ６１は、数％レベルの絶対精度に応じて、櫛歯部間隔Ｓ及び櫛歯部幅Ｗが設定された櫛形容量を備え、ＰＬＬ６４は、１０％レベルの絶対精度に応じて、櫛歯部間隔Ｓ及び櫛歯部幅Ｗが設定された櫛形容量１１０６を備える。
【０１６９】
次に、第２のアナログマクロについて説明する。上述のように、パイプライン型ＡＤコンバータ６２と電荷再配分型ＡＤコンバータ６３とは、同じビットであれば、パイプライン型ＡＤコンバータ６２の櫛形容量の方が、より高い相対精度が要求される。例えば、１０ビットの場合、パイプライン型ＡＤコンバータ６２の容量は０．１％レベルの相対精度が要求され、電荷再配分型ＡＤコンバータ６３の容量では、０．２％〜０．３％レベルの相対精度が要求される。
【０１７０】
よって、両方とも１０ビットの場合、パイプライン型ＡＤコンバータ６２は、０．１％レベルの相対精度に応じて、櫛歯部間隔Ｓが設定された櫛形容量を備え、電荷再配分型ＡＤコンバータ６３は、０．２〜０．３％レベルの相対精度に応じて、櫛歯部間隔Ｓが設定された櫛形容量を備える。一方、容量の相対精度が低くて良いアナログマクロについては、電荷再配分型ＡＤコンバータ６３の櫛形容量より、櫛歯部間隔Ｓが狭い高密度な櫛形容量を備える。容量の相対精度が低くて良い他のアナログマクロとしては、例えば、図６に示す電源配線用バイパスコンデンサ６５が挙げられる。
【０１７１】
また、櫛形容量の櫛歯部間隔Ｓだけでなく、櫛歯部幅Ｗも変えても良い。両方とも１０ビットの場合、パイプライン型ＡＤコンバータ６２は、数％レベルの相対精度に応じて、櫛歯部間隔Ｓ及び櫛歯部幅Ｗが設定された櫛形容量を備え、電荷再配分型ＡＤコンバータ６３は、０．２〜０．３％レベルの相対精度に応じて、櫛歯部間隔Ｓ及び櫛歯部幅Ｗが設定された櫛形容量を備える。
【０１７２】
以上のように、本実施の形態４に係る半導体集積回路によれば、櫛形容量を備えた第１アナログマクロと第２のアナログマクロとをそれぞれ複数搭載し、前記第１のアナログマクロが、要求される容量の絶対精度に応じて櫛歯部間隔Ｓが異なる櫛形容量を備え、前記第２のアナログマクロが、要求される容量の相対精度に応じて櫛歯部間隔Ｓが異なる櫛形容量を備えるようにしたことから、各アナログマクロは、その回路構成に応じた最適な容量精度を保つ櫛形容量を備えることができ、その結果、櫛形容量を備えた、高精度なアナログマクロを搭載する半導体集積回路を実現できる。
【０１７３】
また、本実施の形態４に係る半導体集積回路によれば、各アナログマクロの櫛形容量の櫛歯部間隔Ｓだけでなく、櫛歯部幅Ｗも、要求される容量精度に応じて異なるよう設定することで、半導体集積回路の加工精度に由来する櫛形容量の寸法誤差ΔＳ１，ΔＳ２を改善して、容量精度を向上させることができる。
【産業上の利用可能性】
【０１７４】
以上のように、本発明の、櫛形容量を備えるアナログマクロを複数搭載する半導体集積回路は、アナログ回路とデジジタル回路が混載される半導体集積回路、例えば、カメラ、テレビやビデオの映像信号処理、無線ＬＡＮなどの通信信号処理、ＤＶＤなどのデジタルリードチャネル処理を、高精度、低コストで行う半導体集積回路に好適である。
【符号の説明】
【０１７５】
１０、２０  櫛形容量
１１、１２、２１、２２  櫛形電極
１３、１４、２３、２４  櫛歯部
５０  ＬＳＩチップ
５１  ＩＯセル
５２〜５６  アナログマクロ
６１  フィルタ
６２  パイプライン型ＡＤコンバータ
６３  電荷再配分型ＡＤコンバータ
６４  ＰＬＬ
６５  電源配線用バイパスコンデンサ
７０１〜７０３  ＯＴＡ
７０４、７０５  櫛形容量
８０１〜８０４  パイプステージ
８０５  エンコーダ
８０６、８０９、８１２  ゲイン回路
８０７、８１０、８１３、８１５  コンパレータ
８０８、８１１、８１４  ＤＡＣ
９０１〜９１４  アナログスイッチ
９１５、９１６  フィードバック容量
９１７、９１８  サンプリング容量
９１９  オペアンプ
１００１  重み付け容量アレイ
１００２  コンパレータ
１００３  アナログスイッチアレイ
１００４  逐次比較ロジック
１１０１  位相比較器
１１０２  チャージポンプ
１１０３  ループフィルタ
１１０４  分周器
１１０５  電圧制御発振回路
１１０６  櫛形容量
１２０１〜１２０５  回路ブロック
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
櫛形容量を備えるアナログマクロを複数搭載する半導体集積回路において、
前記櫛形容量は、櫛形形状の第１の電極及び第２の電極を有し、前記第１の電極の櫛歯部と前記第２の電極の櫛歯部とが交互に平行に並ぶように、前記第１の電極と前記第２の電極とが噛み合わされて形成され、
前記櫛形容量の櫛歯部間隔は、該櫛形容量の実際の容量値と理想の容量値との誤差を示す絶対精度に応じて異なるように設定され、
前記櫛形容量に要求される絶対精度は、該櫛形容量を備える前記アナログマクロの種類に応じて異なる、
ことを特徴とする半導体集積回路。
【請求項２】
櫛形容量を備えるアナログマクロを複数搭載する半導体集積回路において、
前記櫛形容量は、櫛形形状の第１の電極及び第２の電極を有し、前記第１の電極の櫛歯部と前記第２の電極の櫛歯部とが交互に平行に並ぶように、前記第１の電極と前記第２の電極とが噛み合わされて形成され、
前記櫛形容量の櫛歯部間隔及び櫛歯部幅は、該櫛形容量の実際の容量値と理想の容量値との誤差を示す絶対精度に応じて異なるように設定され、
前記櫛形容量に要求される絶対精度は、該櫛形容量を備える前記アナログマクロの種類に応じて異なる、
ことを特徴とする半導体集積回路。
【請求項３】
請求項１に記載の半導体集積回路において、
前記アナログマクロとして少なくともフィルタを搭載し、
前記複数のアナログマクロの櫛形容量のうち、前記フィルタの櫛形容量に対して最も高い絶対精度が要求され、該絶対精度に応じて、前記複数のアナログマクロの櫛形容量のうち、前記フィルタの櫛形容量が、最も広い櫛歯部間隔を有する、
ことを特徴とする半導体集積回路。
【請求項４】
請求項２に記載の半導体集積回路において、
前記アナログマクロとして少なくともフィルタを搭載し、
前記複数のアナログマクロの櫛形容量のうち、前記フィルタの櫛形容量に対して最も高い絶対精度が要求され、該絶対精度に応じて、前記複数のアナログマクロの櫛形容量のうち、前記フィルタの櫛形容量が、最も広い櫛歯部間隔及び櫛歯部幅を有する、
ことを特徴とする半導体集積回路。
【請求項５】
請求項１に記載の半導体集積回路において、
前記アナログマクロとして少なくともパイプライン型ＡＤコンバータを搭載し、
前記複数のアナログマクロの櫛形容量のうち、前記パイプライン型ＡＤコンバータの櫛形容量に対して最も高い絶対精度が要求され、該絶対精度に応じて、前記複数のアナログマクロの櫛形容量のうち、前記パイプライン型ＡＤコンバータの櫛形容量が、最も広い櫛歯部間隔を有する、
ことを特徴とする半導体集積回路。
【請求項６】
請求項２に記載の半導体集積回路において、
前記アナログマクロとして少なくともパイプライン型ＡＤコンバータを搭載し、
前記複数のアナログマクロの櫛形容量のうち、前記パイプライン型ＡＤコンバータの櫛形容量に対して最も高い絶対精度が要求され、該絶対精度に応じて、前記複数のアナログマクロの櫛形容量のうち、前記パイプライン型ＡＤコンバータの櫛形容量が、最も広い櫛歯部間隔及び櫛歯部幅を有する、
ことを特徴とする半導体集積回路。
【請求項７】
請求項１に記載の半導体集積回路において、
前記アナログマクロとして少なくとも電荷再配分型ＡＤコンバータを搭載し、
前記複数のアナログマクロの櫛形容量のうち、前記電荷再配分型ＡＤコンバータの櫛形容量に対して最も高い絶対精度が要求され、該絶対精度に応じて、前記複数のアナログマクロの櫛形容量のうち、前記電荷再配分型ＡＤコンバータの櫛形容量が、最も広い櫛歯部間隔を有する、
ことを特徴とする半導体集積回路。
【請求項８】
請求項２に記載の半導体集積回路において、
前記アナログマクロとして少なくとも電荷再配分型ＡＤコンバータを搭載し、
前記複数のアナログマクロの櫛形容量のうち、前記電荷再配分型ＡＤコンバータの櫛形容量に対して最も高い絶対精度が要求され、該絶対精度に応じて、前記複数のアナログマクロの櫛形容量のうち、前記電荷再配分型ＡＤコンバータの櫛形容量が、最も広い櫛歯部間隔及び櫛歯部幅を有する、
ことを特徴とする半導体集積回路。
【請求項９】
請求項１に記載の半導体集積回路において、
前記アナログマクロとして少なくともフィルタとＰＬＬとを搭載し、
前記複数のアナログマクロの櫛形容量のうち、前記フィルタの櫛形容量に対して最も高い絶対精度が要求され、前記ＰＬＬの櫛形容量に対して２番目に高い絶対精度が要求され、前記要求される絶対精度に応じて、前記複数のアナログマクロの櫛形容量のうち、前記フィルタの櫛形容量が、最も広い櫛歯部間隔を有し、前記ＰＬＬの櫛形容量が、２番目に広い櫛歯部間隔を有する、
ことを特徴とする半導体集積回路。
【請求項１０】
請求項２に記載の半導体集積回路において、
前記アナログマクロとして少なくともフィルタとＰＬＬとを搭載し、
前記複数のアナログマクロの櫛形容量のうち、前記フィルタの櫛形容量に対して最も高い絶対精度が要求され、前記ＰＬＬの櫛形容量に対して２番目に高い絶対精度が要求され、前記要求された絶対精度に応じて、前記複数のアナログマクロの櫛形容量のうち、前記フィルタの櫛形容量が、最も広い櫛歯部間隔及び櫛歯部幅を有し、前記ＰＬＬの櫛形容量が、２番目に広い櫛歯部間隔及び櫛歯部幅を有する、
ことを特徴とする半導体集積回路。
【請求項１１】
請求項１に記載の半導体集積回路において、
前記アナログマクロとして少なくともパイプライン型ＡＤコンバータとＰＬＬとを搭載し、
前記複数のアナログマクロの櫛形容量のうち、前記パイプライン型ＡＤコンバータの櫛形容量に対して最も高い絶対精度が要求され、前記ＰＬＬの櫛形容量に対して２番目に高い絶対精度が要求され、前記要求された絶対精度に応じて、前記複数のアナログマクロの櫛形容量のうち、前記パイプライン型ＡＤコンバータの櫛形容量が、最も広い櫛歯部間隔を有し、前記ＰＬＬの櫛形容量が、２番目に広い櫛歯部間隔を有する、
ことを特徴とする半導体集積回路。
【請求項１２】
請求項２に記載の半導体集積回路において、
前記アナログマクロとして少なくともパイプライン型ＡＤコンバータとＰＬＬとを搭載し、
前記複数のアナログマクロの櫛形容量のうち、前記パイプライン型ＡＤコンバータの櫛形容量に対して最も高い絶対精度が要求され、前記ＰＬＬの櫛形容量に対して２番目に高い絶対精度が要求され、前記要求された絶対精度に応じて、前記複数のアナログマクロの櫛形容量のうち、前記パイプライン型ＡＤコンバータの櫛形容量が、最も広い櫛歯部間隔及び櫛歯部幅を有し、前記ＰＬＬの櫛形容量が、２番目に広い櫛歯部間隔及び櫛歯部幅を有する、
ことを特徴とする半導体集積回路。
【請求項１３】
請求項１に記載の半導体集積回路において、
前記アナログマクロとして少なくとも電荷再配分型ＡＤコンバータとＰＬＬとを搭載し、
前記複数のアナログマクロの櫛形容量のうち、前記電荷再配分型ＡＤコンバータの櫛形容量に対して最も高い絶対精度が要求され、前記ＰＬＬの櫛形容量に対して２番目に高い絶対精度が要求され、前記要求された絶対精度に応じて、前記複数のアナログマクロの櫛形容量のうち、前記電荷再配分型ＡＤコンバータの櫛形容量が、最も広い櫛歯部間隔を有し、前記ＰＬＬの櫛形容量が、２番目に広い櫛歯部間隔を有する、
ことを特徴とする半導体集積回路。
【請求項１４】
請求項２に記載の半導体集積回路において、
前記アナログマクロとして少なくとも電荷再配分型ＡＤコンバータとＰＬＬとを搭載し、
前記複数のアナログマクロの櫛形容量のうち、前記電荷再配分型ＡＤコンバータの櫛形容量に対して最も高い絶対精度が要求され、前記ＰＬＬの櫛形容量に対して２番目に高い絶対精度が要求され、前記要求された絶対精度に応じて、前記複数のアナログマクロの櫛形容量のうち、前記電荷再配分型ＡＤコンバータの櫛形容量が、最も広い櫛歯部間隔及び櫛歯部幅を有し、前記ＰＬＬの櫛形容量が、２番目に広い櫛歯部間隔及び櫛歯部幅を有する、
ことを特徴とする半導体集積回路。
【請求項１５】
複数の櫛形容量を備えるアナログマクロを複数搭載する半導体集積回路において、
前記櫛形容量は、櫛形形状の第１の電極及び第２の電極を有し、前記第１の電極の櫛歯部と前記第２の電極の櫛歯部とが交互に平行に並ぶように、前記第１の電極と前記第２の電極とが噛み合わされて形成され、
前記櫛形容量の櫛歯部間隔は、該櫛形容量とそれに近接する櫛形容量との容量値の誤差を示す相対精度に応じて異なるように設定され、
前記櫛形容量に対して要求される相対精度は、該櫛形容量を備える前記アナログマクロの種類に応じて異なる、
ことを特徴とする半導体集積回路。
【請求項１６】
複数の櫛形容量を備えるアナログマクロを複数搭載する半導体集積回路において、
前記櫛形容量は、櫛形形状の第１の電極及び第２の電極を有し、前記第１の電極の櫛歯部と前記第２の電極の櫛歯部とが交互に平行に並ぶように、前記第１の電極と前記第２の電極とが噛み合わされて形成され、
前記櫛形容量の櫛歯部間隔及び櫛歯部の幅は、該櫛形容量とそれに近接する櫛形容量との容量値の誤差を示す相対精度に応じて異なるように設定され、
前記櫛形容量に対して要求される相対精度は、該櫛形容量を備える前記アナログマクロの種類に応じて異なる、
ことを特徴とする半導体集積回路。
【請求項１７】
請求項１５に記載の半導体集積回路において、
前記アナログマクロとして少なくともパイプライン型ＡＤコンバータを搭載し、
前記複数のアナログマクロの櫛形容量のうち、前記パイプライン型ＡＤコンバータの櫛形容量に対して最も高い相対精度が要求され、該相対精度に応じて、前記複数のアナログマクロの櫛形容量のうち、前記パイプライン型ＡＤコンバータの櫛形容量が、最も広い櫛歯部間隔を有する、
ことを特徴とする半導体集積回路。
【請求項１８】
請求項１６に記載の半導体集積回路において、
前記アナログマクロとして少なくともパイプライン型ＡＤコンバータを搭載し、
前記複数のアナログマクロの櫛形容量のうち、前記パイプライン型ＡＤコンバータの櫛形容量に対して最も高い相対精度が要求され、該相対精度に応じて、前記複数のアナログマクロの櫛形容量のうち、前記パイプライン型ＡＤコンバータの櫛形容量が、最も広い櫛歯部間隔及び櫛歯部幅を有する、
ことを特徴とする半導体集積回路。
【請求項１９】
請求項１５に記載の半導体集積回路において、
前記アナログマクロとして少なくとも電荷再配分型ＡＤコンバータを搭載し、
前記複数のアナログマクロの櫛形容量のうち、前記電荷再配分型ＡＤコンバータの櫛形容量に対して最も高い相対精度が要求され、該相対精度に応じて、前記複数のアナログマクロの櫛形容量のうち、前記電荷再配分型ＡＤコンバータの櫛形容量が、最も広い櫛歯部間隔を有する、
ことを特徴とする半導体集積回路。
【請求項２０】
請求項１６に記載の半導体集積回路において、
前記アナログマクロとして少なくとも電荷再配分型ＡＤコンバータを搭載し、
前記複数のアナログマクロの櫛形容量のうち、前記電荷再配分型ＡＤコンバータの櫛形容量に対して最も高い相対精度が要求され、該相対精度に応じて、前記複数のアナログマクロの櫛形容量のうち、前記電荷再配分型ＡＤコンバータの櫛形容量が、最も広い櫛歯部間隔及び櫛歯部幅を有する、
ことを特徴とする半導体集積回路。
【請求項２１】
請求項１５に記載の半導体集積回路において、
前記アナログマクロとして少なくともパイプライン型ＡＤコンバータと電荷再配分型ＡＤコンバータとを搭載し、
前記複数のアナログマクロの櫛形容量のうち、前記パイプライン型ＡＤコンバータの櫛形容量に対して最も高い相対精度が要求され、前記電荷再配分型ＡＤコンバータの櫛形容量に対して２番目に高い相対精度が要求され、前記要求された相対精度に応じて、前記複数のアナログマクロの櫛形容量のうち、前記パイプライン型ＡＤコンバータの櫛形容量が、最も広い櫛歯部間隔を有し、前記電荷再配分型ＡＤコンバータの櫛形容量が、２番目に広い櫛歯部間隔を有する、
ことを特徴とする半導体集積回路。
【請求項２２】
請求項１６に記載の半導体集積回路において、
前記アナログマクロとして少なくともパイプライン型ＡＤコンバータと電荷再配分型ＡＤコンバータとを搭載し、
前記複数のアナログマクロの櫛形容量のうち、前記パイプライン型ＡＤコンバータの櫛形容量に対して最も高い相対精度が要求され、前記電荷再配分型ＡＤコンバータの櫛形容量に対して２番目に高い相対精度が要求され、前記要求された相対精度に応じて、前記複数のアナログマクロの櫛形容量のうち、前記パイプライン型ＡＤコンバータの櫛形容量が、最も広い櫛歯部間隔及び櫛歯部幅を有し、前記電荷再配分型ＡＤコンバータの櫛形容量が、２番目に広い櫛歯部間隔及び櫛歯部幅を有する、
ことを特徴とする半導体集積回路。
【請求項２３】
複数のアナログマクロを搭載する半導体集積回路において、
前記アナログマクロは、複数の櫛形容量を有するアナログ回路を複数備え、
前記櫛形容量は、櫛形形状の第１の電極及び第２の電極を有し、前記第１の電極の櫛歯部と前記第２の電極の櫛歯部とが交互に平行に並ぶように、前記第１の電極と前記第２の電極とが噛み合わされて形成され、
前記櫛形容量の櫛歯部間隔は、該櫛形容量とそれに近接する櫛形容量との容量値の誤差を示す相対精度に応じて異なるように設定され、
前記櫛形容量に要求される相対精度は、該櫛形容量を有する前記アナログ回路毎に異なる、
ことを特徴とする半導体集積回路。
【請求項２４】
複数のアナログマクロを搭載する半導体集積回路において、
前記アナログマクロは、複数の櫛形容量を有するアナログ回路を複数備え、
前記櫛形容量は、櫛形形状の第１の電極及び第２の電極を有し、前記第１の電極の櫛歯部と前記第２の電極の櫛歯部とが交互に平行に並ぶように、前記第１の電極と前記第２の電極とが噛み合わされて形成され、
前記櫛形容量の櫛歯部間隔及び櫛歯部幅は、該櫛形容量とそれに近接する櫛形容量との容量値の誤差を示す相対精度に応じて異なるように設定され、
前記櫛形容量に要求される相対精度は、該櫛形容量を有する前記アナログ回路毎に異なる、
ことを特徴とする半導体集積回路。
【請求項２５】
請求項２３に記載の半導体集積回路において、
前記アナログマクロはパイプライン型ＡＤコンバータであり、
前記アナログ回路はゲイン回路である、
ことを特徴とする半導体集積回路。
【請求項２６】
請求項２４に記載の半導体集積回路において、
前記アナログマクロはパイプライン型ＡＤコンバータであり、
前記アナログ回路はゲイン回路である、
ことを特徴とする半導体集積回路。
【請求項２７】
請求項２５に記載の半導体集積回路において、
前記ゲイン回路は複数段並列接続され、
最前段のゲイン回路の櫛形容量の櫛歯部間隔は、他のゲイン回路の櫛形容量の櫛歯部間隔より広い、
ことを特徴とする半導体集積回路。
【請求項２８】
請求項２６に記載の半導体集積回路において、
前記ゲイン回路は複数段並列接続され、
最前段のゲイン回路の櫛形容量の櫛歯部間隔は、他のゲイン回路の櫛形容量の櫛歯部間隔より広い、
ことを特徴とする半導体集積回路。
【請求項２９】
第１のアナログマクロ及び第２のアナログマクロをそれぞれ複数搭載する半導体集積回路において、
前記第１のアナログマクロは複数の櫛形容量を備え、
前記第１のアナログマクロの櫛形容量は、櫛形形状の第１の電極及び第２の電極を有し、前記第１の電極の櫛歯部と前記第２の電極の櫛歯部とが交互に平行に並ぶように、前記第１の電極と前記第２の電極とが噛み合わされて形成され、
前記第１のアナログマクロの櫛形容量の櫛歯部間隔は、該櫛形容量の実際の容量値と理想の容量値との誤差を示す絶対精度に応じて異なるように設定され、
前記第１のアナログマクロの櫛形容量に要求される絶対精度は、該櫛形容量を備える前記第１のアナログマクロの種類に応じて異なり、
前記第２のアナログマクロは、複数の櫛形容量を備え、
前記第２のアナログマクロの櫛形容量は、櫛形形状の第１の電極及び第２の電極を有し、前記第１の電極の櫛歯部と前記第２の電極の櫛歯部とが交互に平行に並ぶように、前記第１の電極と前記第２の電極とが噛み合わされて形成され、
前記第２のアナログマクロの櫛形容量の櫛歯部間隔は、該櫛形容量とそれに近接する櫛形容量との容量値の誤差を示す相対精度に応じて異なるように設定され、
前記第２のアナログマクロの櫛形容量に要求される相対精度は、該櫛形容量を備える前記第２のアナログマクロの種類に応じて異なる、
ことを特徴とする半導体集積回路。
【請求項３０】
第１のアナログマクロ及び第２のアナログマクロをそれぞれ複数搭載する半導体集積回路において、
前記第１のアナログマクロは、複数の櫛形容量を備え、
前記第１のアナログマクロの櫛形容量は、櫛形形状の第１の電極及び第２の電極を有し、前記第１の電極の櫛歯部と前記第２の電極の櫛歯部とが交互に平行に並ぶように、前記第１の電極と前記第２の電極とが噛み合わされて形成され、
前記第１のアナログマクロの櫛形容量の櫛歯部間隔及び櫛歯部幅は、該櫛形容量の実際の容量値と理想の容量値との誤差を示す絶対精度に応じて異なるように設定され、
前記第１のアナログマクロの櫛形容量に要求される絶対精度は、該櫛形容量を備える前記アナログマクロの種類に応じて異なり、
前記第２のアナログマクロは、複数の櫛形容量を備え、
前記第２のアナログマクロの櫛形容量は、櫛形形状の第１の電極及び第２の電極を有し、前記第１の電極の櫛歯部と前記第２の電極の櫛歯部とが交互に平行に並ぶように、前記第１の電極と前記第２の電極とが噛み合わされて形成され、
前記第２のアナログマクロの櫛形容量の櫛歯部間隔及び櫛歯部幅は、該櫛形容量とそれに近接する櫛形容量との容量値の誤差を示す相対精度に応じて異なるように設定され、
前記第２のアナログマクロの櫛形容量に要求される相対精度は、該櫛形容量を備える前記第２のアナログマクロの種類に応じて異なる、
ことを特徴とする半導体集積回路。
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
2008142857.tif 000017
【図２】
2008142857.tif 000018
【図３】
2008142857.tif 000019
【図４】
2008142857.tif 000020
【図５】
2008142857.tif 000021
【図６】
2008142857.tif 000022
【図７】
2008142857.tif 000023
【図８】
2008142857.tif 000024
【図９】
2008142857.tif 000025
【図１０】
2008142857.tif 000026
【図１１】
2008142857.tif 000027
【図１２】
2008142857.tif 000028
【図１３】
2008142857.tif 000029
【図１４】
2008142857.tif 000030
【国際調査報告】
2008142857.tif 000031
2008142857.tif 000032