(57)【要約】  共に同じ第１の周波数を有する入力クロック間の位相差を検出する位相差検出器において、  前記入力クロックに対して、前記入力クロック間の位相差をパルス幅で示された位相差信号に変換するパルス幅変換部と、前記第１の周波数より遅い第２の周波数を有する基準クロックを用いて前記位相差信号のレベルをサンプリングし、前記サンプリングされた位相差信号のレベルに応じた第１の重み付けにより、前記位相差信号のレベルの個数をカウントするカウンタ部とを備え、前記カウンタ部によるカウント値が一定の範囲内を推移するとき前記第１の重み付けにより前記入力クロック間の位相差が検出される。
2008053562.tif 000002
【特許請求の範囲】
【請求項１】
共に同じ第１の周波数を有する入力クロック間の位相差を検出する位相差検出器において、
前記入力クロックに対して、前記入力クロック間の位相差をパルス幅で示された位相差信号に変換するパルス幅変換部と、
前記第１の周波数より遅い第２の周波数を有する基準クロックを用いて前記位相差信号のレベルをサンプリングし、前記サンプリングされた位相差信号のレベルに応じた第１の重み付けにより、前記位相差信号のレベルの個数をカウントするカウンタ部とを備え、
前記カウンタ部によるカウント値が一定の範囲内を推移するとき前記第１の重み付けにより前記入力クロック間の位相差が検出されることを特徴とする位相差検出器。  
【請求項２】
前記パルス幅変換部は、一方の前記入力クロックの論理を反転させるＮＯＴ回路と、前記ＮＯＴ回路により反転された前記一方の入力クロックと他方の前記入力クロックとの論理積を演算するＡＮＤ回路とから構成され、前記ＡＮＤ回路の出力が前記位相差信号であることを特徴とする請求項１記載の位相差検出器。
【請求項３】
前記カウンタ部は、前記カウント値を補正する第２の重み付けと前記第１の重み付けとにより前記カウント値を算出し、
前記第２の重み付けにより、調整された前記入力クロック間の位相差が検出されることを特徴とする請求項１記載の位相差検出器。
【請求項４】
前記カウンタ部には、前記位相差信号のレベルをサンプリングするサンプリング部を備え、前記サンプリング部の一方には信号の代わりに固定電位が入力されることを特徴とする請求項１記載の位相差検出器。
【請求項５】
前記カウンタ部は、複数のトランジスタと、定電流源と、コンパレータとを備え、
前記複数のトランジスタと前記定電流源により前記第１又は第２の重み付けが入力されて前記カウント値を出力し、前記コンパレータにより前記カウント値が前記一定の範囲内を推移しているか否かを示す値を出力することを特徴とする請求項１又は３記載の位相差検出器。
【請求項６】
更に、前記カウンタ部の出力に応じて前記入力クロックの位相差を目標位相差になるように制御する制御部を備えることを特徴とする請求項１記載の位相差検出器。
【請求項７】
更に、前記位相差信号の連続したレベルの出現数をカウントし、当該カウント値が最大許容連続出現数を超えたとき前記基準クロックを分周する分周調整部を備えることを特徴とする請求項１記載の位相差検出器。
【請求項８】
前記パルス幅変換部は、前記入力クロックが入力されて論理積を演算するＡＮＤ回路から構成され、
前記ＡＮＤ回路の一方の入力は固定されたレベルが入力されることを特徴とする請求項１記載の位相差検出器。
【請求項９】
共に同じ第１の周波数を有する入力クロック間の位相差を検出する位相差検出方法において、
前記入力クロックに対して、前記入力クロック間の位相差をパルス幅で示された位相差信号に変換し、
前記第１の周波数より遅い第２の周波数を有する基準クロックを用いて前記位相差信号のレベルをサンプリングし、前記サンプリングされた位相差信号のレベルに応じた第１の重み付けにより、前記位相差信号のレベルの個数をカウントし、
カウントされたカウント値が一定の範囲内を推移するとき前記第１の重み付けにより前記入力クロック間の位相差が検出されることを特徴とする位相差検出方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体に集積可能なクロック間の位相差検出器に関する。詳しくは、入力されたクロックより遅い周波数のクロックを用いて精度良く位相差を検出する位相差検出器、及び位相差検出方法に関する。
【背景技術】
【０００２】
昨今、電子集積回路は高機能化、高集積化が進んでおり、種々の機能を１つのチップ内に集積する必要が生じている。このような電子集積回路では、多相クロックを用いて信号のＤＵＴＹ（一周期に対するＬ又はＨの比率）を検出したり、補正したりする用途も見られる。【０００３】
多相クロックは、例えば、複数段の増幅回路でリング状のループを形成するリング型共振器や、クロック源の後段に分周回路を設けることにより生成することができる。しかし、かかる構成では、回路内のトランジスタ等の素子における特性のバラツキ等のため、生成された多相クロックが理想的な位相関係からずれることがある。【０００４】
従って、かかる電子集積回路では、位相差を精度良く検出して、位相関係のずれの原因を探ることや、所望の位相差を作り出すことが課題となっている。【０００５】
図１９乃至図２０は、位相差を検出するための従来技術の例を示す図である。【０００６】
例えば、図１９（Ａ）に示すように、２つの被測定クロックの位相差を検出する場合を考える。この場合、図１９（Ｂ）に示すように、被測定クロックの周波数より十分高速な周波数（又は周期）を持つ基準クロックを用い、そのクロック数をカウントすることで位相差を検出することができる（例えば、以下の非特許文献１の冒頭にも指摘されている）。【０００７】
他方、図２０に示すように、基準クロックと２つの被測定クロックとを夫々ミキサ１５１、１５２でミキシングした後、加算器１５４で加算し、その出力信号をオシロスコープ等の外部測定装置で検出することで、２つの被測定クロックの位相差を検出することもできる。
【非特許文献１】Precise All-DigitalFrequency Detector for High Frequency Signals, Martin T.Hill, Antonio Cantoni,IEEE TRANSACTION ON COMMUNICATIONS, Vol.48, No.11, November 2000, pp.1937-1944
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、高速な基準クロックを用いた場合に、そのクロック数をカウントするカウンタ等の回路も高速に動作させなければならない。従って、非現実的な要求になることが多く、却って入力クロックの位相差を精度良く検出することができない。【０００９】
また、外部測定装置を用いた場合、半導体内に集積された位相差検出器により位相差を検出するという用途に使用することができない。更に、別途コスト高にもなる。【００１０】
そこで、本発明は上記問題点に鑑みてなされたもので、その目的は、入力クロックより周波数（又は周期）の遅い基準クロックを用いて精度良く入力クロックの位相差を検出できる位相差検出器、及び位相差検出方法を提供することにある。
【課題を解決するための手段】
【００１１】
上記目的を達成するために、本発明の一実施態様によれば、共に同じ第１の周波数を有する入力クロック間の位相差を検出する位相差検出器において、前記入力クロックに対して、前記入力クロック間の位相差をパルス幅で示された位相差信号に変換するパルス幅変換部と、前記第１の周波数より遅い第２の周波数を有する基準クロックを用いて前記位相差信号のレベルをサンプリングし、前記サンプリングされた位相差信号のレベルに応じた第１の重み付けにより、前記位相差信号のレベルの個数をカウントするカウンタ部とを備え、前記カウンタ部によるカウント値が一定の範囲内を推移するとき前記第１の重み付けにより前記入力クロック間の位相差が検出されることを特徴とする。【００１２】
また、本発明の他の実施態様によれば、前記位相検出器において、前記パルス幅変換部は、一方の前記入力クロックの論理を反転させるＮＯＴ回路と、前記ＮＯＴ回路により反転された前記一方の入力クロックと他方の前記入力クロックとの論理積を演算するＡＮＤ回路とから構成され、前記ＡＮＤ回路の出力が前記位相差信号であることを特徴とする。【００１３】
更に、本発明の他の実施態様によれば、前記位相検出器において、前記カウンタ部は、前記カウント値を補正する第２の重み付けと前記第１の重み付けとにより前記カウント値を算出し、  前記第２の重み付けにより、調整された前記入力クロック間の位相差が検出されることを特徴とする。【００１４】
更に、本発明の他の実施態様によれば、前記位相検出器において、前記カウンタ部には、前記位相差信号のレベルをサンプリングするサンプリング部を備え、前記サンプリング部には電源電圧が入力されることを特徴とする。【００１５】
更に、本発明の他の実施態様によれば、前記位相検出器において、前記カウンタ部は、複数のトランジスタと、定電流源と、コンパレータとを備え、前記複数のトランジスタと前記定電流源により前記第１又は第２の重み付けが入力されて前記カウント値を出力し、前記コンパレータにより前記カウント値が前記一定の範囲内を推移しているか否かを示す値を出力することを特徴とする。【００１６】
更に、本発明の他の実施態様によれば、前記位相検出器において、前記カウンタ部の出力に応じて前記入力クロックの位相差を目標位相差になるように制御する制御部を更に備えることを特徴とする。【００１７】
更に、本発明の他の実施態様によれば、前記位相検出器において、前記位相差信号の連続したレベルの出現数をカウントし、当該カウント値が最大許容連続出現数を超えたとき前記基準クロックを分周する分周調整部を更に備えることを特徴とする。【００１８】
更に、本発明の他の実施態様によれば、前記位相検出器において、前記パルス幅変換部は、前記入力クロックが入力されて論理積を演算するＡＮＤ回路から構成され、前記ＡＮＤ回路の一方の入力は固定されたレベルが入力されることを特徴とする。【００１９】
また、上記目的を達成するために本発明の他の実施態様によれば、共に同じ第１の周波数を有する入力クロック間の位相差を検出する位相差検出方法において、前記入力クロックに対して、前記入力クロック間の位相差をパルス幅で示された位相差信号に変換し、前記第１の周波数より遅い第２の周波数を有する基準クロックを用いて前記位相差信号のレベルをサンプリングし、前記サンプリングされた位相差信号のレベルに応じた第１の重み付けにより、前記位相差信号のレベルの個数をカウントし、カウントされたカウント値が一定の範囲内を推移するとき前記第１の重み付けにより前記入力クロック間の位相差が検出されることを特徴とする。
【発明の効果】
【００２０】
本発明によれば、入力クロックより周波数（又は周期）の遅い基準クロックを用いて精度良く入力クロックの位相差を検出できる位相差検出器、及び位相差検出方法を提供することができる。
【図面の簡単な説明】
【００２１】
【図１】図１（Ａ）及び同図（Ｂ）は入力クロックの例、同図（Ｃ）は位相差信号の例、同図（Ｄ）は基準クロックの例、同図（Ｅ）はカウンタの例を示す図である。
【図２】図２はカウント値の推移例を示す図である。
【図３】図３は位相差検出回路（位相差検出器）の構成例を示す図である。
【図４】図４（Ａ）及び同図（Ｂ）は位相差‐パルス幅変換回路の構成例を示す図である。
【図５】図５は差分検出回路の前段部の構成例を示す図である。
【図６】図６は差分検出回路の後段部の構成例を示す図である。
【図７】図７は差分検出回路の前段部の他の構成例を示す図である。
【図８】図８は位相差検出回路における処理の例を示すフローチャートである。
【図９】図９はカウンタ回路の構成例を示す図である。
【図１０】図１０はカウント値の推移例を示す図である。
【図１１】図１１は位相差調整器の構成例を示す図である。
【図１２】図１２（Ａ）及び同図（Ｂ）は位相差調整器における動作の例を示す図である。
【図１３】図１３は位相差調整器における処理の例を示すフローチャートである。
【図１４】図１４はカウント値の推移例を示す図である。
【図１５】図１５は位相調整機能が付加された位相差検出回路の構成例を示す図である。
【図１６】図１６は分周調整用モニタ回路の構成例を示す図である。
【図１７】図１７は位相差検出回路の処理の例を示すフローチャートである。
【図１８】図１８（Ａ）は位相差‐パルス幅変換回路の入出力の例、同図（Ｂ）及び同図（Ｃ）は位相差‐パルス幅変換回路の構成例を示す図である。
【図１９】図１９（Ａ）及び同図（Ｂ）は従来技術の例を説明するための図である。
【図２０】図２０は従来技術の構成例を示す図である。
【符号の説明】
【００２２】
１：位相差検出回路（位相差検出器）    １０：位相差‐パルス幅変換回路
２０：２分周回路                      ３０：差分検出回路
３８：加算値算出回路                  ３９：演算回路
４１：判定回路                        ５１，５６，５７，６２：定電流源
５２〜５５，５８〜６１：トランジスタ  ６４：コンパレータ
７０：分周調整用モニタ回路            ７２：第１のモニタ回路
７３：第２のモニタ回路                ８０：分周比判定回路
９０：可変分周回路                    １０２：第１の可変電流源
１１２：第２の可変電流源              １０３：第１の制御レジスタ
１１３：第２の制御レジスタ            ２００：カウンタ回路
３００：位相差調整器                  ７２５：第１のカウンタ回路
【発明を実施するための最良の形態】
【００２３】
本発明を実施するための最良の形態について以下説明する。【００２４】
（本実施例の概念）
図１乃至図２を用いて本実施例の概念について説明する。図１（Ａ）及び同図（Ｂ）は検出対象の２つの入力クロック（ＣＬＫ−１、ＣＬＫ−２）の例を示す図である。この２つの入力クロック（ＣＬＫ−１、ＣＬＫ−２）の位相差を検出することが目的である。但し、２つの入力クロック（ＣＬＫ−１、ＣＬＫ−２）の周波数は同じである。【００２５】
まず、２つの入力クロック（ＣＬＫ−１、ＣＬＫ−２）から、２つの入力クロック（ＣＬＫ−１、ＣＬＫ−２）の位相差をパルス幅で示された位相差信号に変換する。図１（Ｃ）は、変換された位相差信号の例を示す。【００２６】
この位相差信号に対して、２つの入力クロック（ＣＬＫ−１、ＣＬＫ−２）の周波数よりも遅い周波数の基準クロックで「Ｈ」と「Ｌ」をサンプリングする。図１（Ｄ）は、基準クロック（基準ＣＬＫ）の例を示す図である。サンプリングは、例えば、同図（Ｄ）に示すように、基準クロックの立ち上がりで位相差信号が「Ｈ」のとき「Ｈ」をサンプリングし、「Ｌ」のとき「Ｌ」をサンプリングする。【００２７】
サンプリングされた「Ｈ」と「Ｌ」の出現比率は、長い時間で見ると位相差信号の「Ｈ」と「Ｌ」の出現比率（ＤＵＴＹ比）に一致する。一方、位相差信号は、２つの入力クロック（ＣＬＫ−１、ＣＬＫ−２）の位相差がパルス幅で示されたものであり、この位相差信号の「Ｈ」と「Ｌ」の出現比率が検出できれば、２つの入力クロック（ＣＬＫ−１、ＣＬＫ−２）の位相差を検出できる。【００２８】
例えば、２つの入力クロック（ＣＬＫ−１、ＣＬＫ−２）の位相差が正しく「９０°」のとき、サンプリングされた「Ｈ」と「Ｌ」の出現比率（位相差信号の「Ｈ」と「Ｌ」の出現比率）は「３：１」となる。【００２９】
本実施例では、図２（Ｅ）に示すように、サンプリングされた「Ｈ」と「Ｌ」が出現する毎に、ある重み付けを持たせてカウンタ回路２００に値を加算していく。例えば、「Ｈ」が入力されると「ａ＝１」に、「Ｌ」が入力されると「ｂ＝−３」として重み付けして加算する。【００３０】
図２は、カウント値の推移を示す図である。カウンタ回路２００内では、増減を繰り返しながら、長時間経過後には桁溢れなく「０」付近の値で推移する。この場合、２つの入力クロック（ＣＬＫ−１、ＣＬＫ−２）の位相差が「９０度」となることを示すことができる。従って、正しく重み付けの値「ａ」及び「ｂ」を見つけることができれば、入力クロックの位相差を精度良く検出できる。【００３１】
重み付けの値「ａ」及び「ｂ」と、サンプリングされた「Ｈ」と「Ｌ」の出現確率とが、実際にずれていると、図２の点線や一点鎖線で示すように、カウント上限やカウント下限を超える。逆に、カウント上限等を超えた場合に、正しい位相差（カウンタ回路２００の出力が「０」）になるまで、「ａ」及び「ｂ」の値を変更することで、入力クロック（ＣＬＫ−１、ＣＬＫ−２）の位相差を精度良く検出することもできる。【００３２】
（位相差検出器の構成と動作）
次に、図３乃至図８を参照して、位相差検出回路（位相差検出器）の構成と動作について説明する。図３は、位相差検出回路１の構成例を示す図である。【００３３】
同図に示すように、位相差検出回路１は、位相差‐パルス幅変換回路１０と、２分周回路２０と、差分検出回路３０を備える。【００３４】
位相差‐パルス幅変換回路１０は、入力クロックに対して、入力クロックの位相差がパルス幅で示された位相差信号に変換して出力する。詳細は後述する。【００３５】
２分周回路２０は、位相差信号を２分周し、そのＤＵＴＹが略「５０％」に分周された位相差信号を出力する。このように分周するのは、後段の差分検出回路３０では、位相差信号のＤＵＴＹが非常に小さいときに動作しない場合があり、これを防止するためである。勿論、分周比は「３」分周、「４」分周等でもよい。【００３６】
差分検出回路３０は、位相差‐パルス幅変換回路１０から出力された位相差信号と、入力クロックの周波数より遅い周波数の基準クロックとが入力され、入力クロックの位相差を検出する。【００３７】
また、差分検出回路３０には、予め設定された位相差（「０度」、「９０度」、「１８０度」）を選択でき、この位相差を示す信号（位相粗調信号）が入力される。上述した重み付け値「ａ」及び「ｂ」に対応する。【００３８】
更に、差分検出回路３０には、位相微調信号と、カウンタビット数を選択するための信号（誤差補償周期調整信号）とが入力される。位相粗調信号で選択された位相差に対して、この２つの信号により微調整を行うことで、例えば、「８８度」等の位相差を検出できる。【００３９】
差分検出回路３０では、予め設定された位相差に対して、そのずれ量に対応した値（「Ｈ」、「Ｌ」、「ＥＱ」）が出力されるため、位相粗調信号等を調整することで入力クロックの位相差を精度良く検出できる。【００４０】
次に、位相差‐パルス幅変換回路１０の詳細な構成について説明する。図４（Ａ）は２入力、同図（Ｂ）は多相入力の場合の、各構成例を示す図である。【００４１】
図４（Ａ）に示すように、２入力の場合の位相差‐パルス幅変換回路１０は、ＮＯＴ回路１１と、ＡＮＤ回路１２とを備える。一方の入力クロック（図４（Ａ）の例では、ＣＬＫ‐２）をＮＯＴ回路１１により反転させ、ＡＮＤ回路１２により、他方の入力クロックと反転させた入力クロックとでＡＮＤ演算を行う。【００４２】
例えば、図１（Ｂ）に示す入力クロック（ＣＬＫ‐２）を反転させ、図１（Ａ）に示す入力クロック（ＣＬＫ‐１）とのＡＮＤ演算を行うことで、図１（Ｃ）に示す位相差信号を得る。２つの入力クロックの位相差に対応したパルス幅を持つ位相差信号を得ることができる。【００４３】
図４（Ｂ）は多相入力の場合における位相差‐パルス幅変換回路１０の構成例である。入力クロックの数は「ｎ」とする。【００４４】
本例の位相差‐パルス幅変換回路１０は、複数のＮＯＴ回路１１‐１〜１１‐ｎ、…と、複数のＡＮＤ回路１２‐１〜１２‐ｎ、…と、セレクタ１３とを備える。【００４５】
入力クロックの全ての組み合わせを入力とし、各入力に対して、各々、ＮＯＴ回路１１‐１〜１１‐ｎ、…と、ＡＮＤ回路１２‐１〜１２‐ｎ、…とを構成し、後段のセレクタ１３によりその出力を選択している。選択は、例えば、着目する入力クロックの組み合わせのＡＮＤ出力を選択する。【００４６】
図４（Ａ）や同図（Ｂ）に示す構成により、多相入力の位相差‐パルス幅変換回路１０を実現できる。【００４７】
次に、差分検出回路３０の詳細な構成について説明する。図５乃至図７は、差分検出回路３０の構成例を示す図である。図５は差分検出回路３０の前段部、図６は差分検出回路３０の後段部の構成例を示し、図７は差分検出回路３０の前段部の他の構成例を示す図である。【００４８】
まず、図５に示す差分検出回路３０の前段部について説明する。差分検出回路３０の前段部は、主として、反転回路３１、第１乃至第３のフリップフロップ３２〜３４、第１及び第２のエッジ検出回路（兼  クロックドメイン乗り換え）３５、３６、３８、補正タイミング生成回路３７とを備える。クロックドメイン乗り換えとは、出力されるパルス列がＣＫＴ信号に同期していたフリップフロップ３２，３３，３４の出力に対して、エッジ検出回路３５，３６，３８の出力であるパルス列はＣＫＲ信号に同期していることを意味している。【００４９】
左端のＣＫＴは、位相差‐パルス幅変換回路１０から出力された位相差信号である。第１及び第２のフリップフロップ３２、３３は、位相差信号ＣＫＴが入力されると、基準クロックでサンプリングされた「Ｈ」、「Ｌ」（図１（Ｄ）参照）を示す信号を出力する。【００５０】
例えば、第１のフリップフロップ３２から、基準クロックの立ち上がりで位相差信号が「Ｌ」のときにサンプリングされたクロックが、第２のフリップフロップ３３から「Ｈ」のときにサンプリングされたクロックが出力される。【００５１】
但し、第１のフロップフロップ３２の入力段にある反転回路３１により、第１のフリップフロップ３２からは、論理の反転された信号が出力される。これにより、第１及び第２のフリップフロップ３２、３３からは互いに排他的な出力信号が出力される。【００５２】
第１のフリップフロップ３２から出力される信号が図１（Ｅ）の「Ｌ」に対応し、第２のフリップフロップ３３から出力される信号が図１（Ｅ）の「Ｈ」に対応する。【００５３】
尚、左端のＣＫＲが基準クロックであり、第１乃至第３のフリップフロップ３２〜３４は、これに同期して動作する。上述したようにこの基準クロックＣＫＲは入力クロック（更に、位相差信号ＣＫＴ）よりも遅い周波数を持つクロックである。【００５４】
第３のフリップフロップ３４からは、第１及び第２のフリップフロップ３２、３３から出力される信号のＯＲ演算に相当する信号が出力される。【００５５】
第１及び第２のエッジ検出回路３５、３６、３８と、補正タイミング生成回路３７は、夫々、第１乃至第３のフリップフロップ３２〜３４、３７からの出力信号を全て共通のＳＣＫ信号によって同期をとるための回路である。補正タイミング生成回路３７の出力信号（ｃ信号）および位相差情報を持つ出力信号（ａ信号、ｂ信号）が、第３のエッジ検出回路３８と第１及び第２のエッジ検出回路３５、３６から出力される。これらの回路３５、３６、３８のクロック入力端子には、２分周回路２０によって２つの入力クロック（ＣＬＫ−１、ＣＬＫ−２）の１／２の周波数に分周されたクロックＳＣＫが入力される。【００５６】
出力信号のうちａ信号は、位相差信号を基準クロックでサンプリングしたときに位相差信号が「Ｈ」となることを示す信号であり、ｂ信号は位相差信号が「Ｌ」となることを示す信号である。また、ｃ信号は、これらａ信号やｂ信号に対して補正するタイミングを示す信号となる。【００５７】
ここで、補正タイミング生成回路３７は、左端からＢＩＴＳＥＬ信号と、発生までのカウント値（ｍｖ）とが入力される。ＢＩＴＳＥＬ信号は、図３のカウンタビット数を選択する誤差同期補償信号に対応する。ＢＩＴＳＥＬ信号により、ｃ信号の出力（パルス信号を発生）する周期が設定される。【００５８】
また、発生までのカウント値ｍｖは、補正タイミング生成回路３７からｃ信号が出力される（例えば「０−１−０」と遷移するパルス信号）カウントの値である。例えば、補正タイミング生成回路３７が「５ビット」のカウンタにより構成されている場合、「１０１００」の値となったときにｃ信号を「Ｈ」にして出力させる。これにより、クロック  ＳＣＫが２進数の「１０１００」、即ち１０進数の２０回入力する毎にｃ信号は「１」を出力する。【００５９】
以上のようにして、第１及び第２のエッジ検出回路３５、３６と、補正タイミング生成回路３７から、ａ信号（位相差信号を基準クロックでサンプリングしたときに「Ｌ」となる場合に対応）、ｂ信号（同じく「Ｈ」となる場合に対応）、ｃ信号（補正タイミング信号）が出力される。【００６０】
図６は、差分検出回路３０の後段部の構成例を示す図である。後段部は、加算値算出回路３８と、演算回路３９と、レジスタ４０と、判定回路４１とを備える。これらにより、カウンタ回路２００が構成される。【００６１】
出力信号（ａ信号、ｂ信号、ｃ信号）は、加算値算出回路３８に入力される。加算値算出回路３８において、左端の「ＤＭＯＤＥ」から、ａ信号とｂ信号に対する重み付け値「ａｖ」、「ｂｖ」が入力される。また、左端の「ＰＨＡＤＯＣ」から、ｃ信号に対する重み付け値「ｃｖ」が入力される。例えば、「ａｖ＝＋１」、「ｂｖ＝−３」、「ｃｖ＝＋１２」が入力される。【００６２】
加算値算出回路３８は、入力されるａ信号からｃ信号のいずれかが「Ｈ」のとき、対応する重み付け値を出力する。【００６３】
演算回路３９は、加算値算出回路３８からの出力値を順次加算する。加算値は後段のレジスタ４０で保持される。保持した値を再び演算回路３９に出力する。【００６４】
判定回路４１は、レジスタ４０からの出力値が、上限又は下限（図２参照）に達したか否かを判定する。判定回路４１内にはカウンタ値の上限又は下限を示す閾値が夫々記憶され、出力値と比較することで判定する。図６の例では、上限に達した場合「ＦＬＬ＝Ｈ」を出力し、下限に達した場合「ＦＬＨ＝Ｈ」を出力する。図３の出力「Ｈ、Ｌ」に対応する。【００６５】
尚、上限、下限のどちらにも達しない場合は、例えば、図３の出力「ＥＱ」（出力が釣り合っている、すなわち一定値「０」付近）に対応する論理が判定回路４１から出力される。【００６６】
ここで、重み付け値「ａｖ」、「ｂｖ」は、その値が位相差信号の「Ｈ」と「Ｌ」の出現確率に一致していれば、この値のみで入力クロックの位相差を検出できる。一致していないときは、カウンタ値が上限又は下限の方向に除々に推移する。これらに加えて、「ｃ信号」の出現周期（ｍｖで決まる）に応じて重み付け値「ｃｖ」を加算又は減算することで、一定値「０」から上又は下に推移してたカウンタ値を逆方向に引き戻し、一定値「０」付近で推移（判定回路４１からは「ＥＱ」が出力）するようになる。つまり、重み付け値「ｃｖ」により検出すべき位相差を微調整することができる。従って、重み付け値「ａｖ」、「ｂｖ」により大まかな位相差を検出でき、重み付け値「ｃｖ」により微調整を行うことで、精度良く位相差を検出できる。なお、「ＥＱ」状態を検出する代わりに、ＦＬＬ＝ＨとＦＬＨ＝Ｈとが切り替わるよう入力信号（ａｖ，ｂｖ，ｃｖ，ｍｖ）設定値の境目を見つけることでも位相差は検出できる。【００６７】
図７は、差分検出回路３０の前段部の他の構成例を示す図である。図５と異なるのは、主に、第１のフリップフロップ３２の入力側に反転回路３１がない点である。第１のフリップフロップ３２の入力は電源電圧ＶＤＤで固定されるため、位相差信号ＣＫＴの入力までの時間差を考慮する必要がなくなる。他は、図５と同様に動作し、出力信号（ａ信号、ｂ信号、ｃ信号）が出力される。そして、図６に示す差分検出回路３０の後段部に入力されて、上述の例と同様に動作する。【００６８】
次に、図８を参照して、位相検出回路１の全体動作について説明する。まず、処理が開始されると（Ｓ１０）、目標位相差用に各パラメータが設定される（Ｓ１１）。【００６９】
重み付けの値「ａｖ」、「ｂｖ」は「ＤＭＯＤＥ」から、重み付け値「ｃｖ」は「ＰＨＡＤＣＤ」（図６参照）から入力することで設定される。また、定期補償の為の時間設定（ｃ信号の発生周期を決めるクロックＳＣＫのカウント値ｍｖ）を示すＢＩＴＳＥＬは、「ＢＩＴＳＥＬ」（図５と図７参照）から入力する。尚、「ＡＣＴＥＮ」（図５と図７参照）は位相判定機能の動作／停止を制御する信号であり、判定回路４１の出力ＦＬＬあるいはＦＬＨから生成される。ＦＬＬあるいはＦＬＨのいずれかがＨとなった時点で位相判定動作を終了するための信号である。【００７０】
次いで、種々の回路をリセットする（Ｓ１２）。加算値算出回路３８や演算回路３９等をリセットしたり（カウンタリセット）や、補正タイミング生成回路３７をリセットしたり（タイマー（ｃ信号の生成用）リセット）、判定回路４１をリセット（タイマー（終了判定用）リセット）する。【００７１】
次いで、入力クロックが入力され、計測を開始する（Ｓ１３）。そして、入力された重み付け値「ａ」、「ｂ」、「ｃ」に基づいて、位相差信号に対して基準クロックでサンプリングされた「Ｈ」、「Ｌ」の数を、演算回路３９でカウントする（Ｓ１４）。【００７２】
カウントした結果、判定回路４１により、桁溢れが生じないと判定された場合（Ｓ１５でＮＯ）、一定時間桁溢れなしとして、計測を終了し（Ｓ１６）、一連の処理が終了する（Ｓ１７）。この場合、設定された重み付け値「ａｖ」、「ｂｖ」、「ｃｖ」から後述する数式によって求まる位相差が入力クロックの位相差に一致する。【００７３】
一方、桁溢れが生じた場合（Ｓ１５でＹＥＳ）、一度設定した重み付け値「ａｖ」、「ｂｖ」に対して更に重み付け値の調整を行うか否か（粗調したか否か）を判断する（Ｓ１８）。２ビットの「ｂｖ」値をとるようなケースでは、単純な制御フローとして全てのｂｖ値を試したかどうかという判定でもかまわない。【００７４】
粗調されていない場合（Ｓ１８でＮＯ）、再び、Ｓ１３に移行し、粗調されるまで待つ（Ｓ１８のＮＯからＳ１３へのループ）。なお、予め２つの入力クロック（ＣＬＫ−１、ＣＬＫ−２）の間のおおよその位相差を知っている場合には、粗調は不要であり、そのままＳ１９へと移る。【００７５】
粗調されると（Ｓ１８でＹＥＳ）、重み付け値「ｃｖ」が別途入力され（Ｓ１９）、再びＳ１３に移行し、別途入力された重み付け値「ａｖ」、「ｂｖ」とともに計測が行われる。【００７６】
このように、本位相検出回路１では、入力クロックよりも遅い周波数の基準クロックを用いて、判定回路４１からの出力論理により、再度重み付け値を入力することで精度良く入力クロックの位相差を検出することができる。【００７７】
例えば、判定回路４１の出力論理が「ＥＱ」のとき（ＦＬＬ＝ＨもＦＬＨ＝Ｈもどちらも出力されないとき）、入力された重み付け値「ａｖ」、「ｂｖ」、「ｃｖ」は入力クロックの位相差に対応するため、これらの値により位相差を精度良く検出できる。ここで、判定回路４１の出力論理が「ＥＱ」のときの位相差「ｋ」は、以下の式で示すことができる。【００７８】
即ち、図５に示す差分検出回路３０の前段部を用いた場合、【００７９】
【数１】
2008053562.tif 000003
【００８０】
となる。【００８１】
一方、図７に示す差分検出回路３０の前段部を用いた場合、【００８２】
【数２】
2008053562.tif 000004
【００８３】
となる。ここで、「ｍｖ」は、ｃ信号からパルスが出力されるカウント値である。【００８４】
上式により演算される位相差ｋからも、遅い周波数の基準クロックにより、精度良く入力クロックの位相差を検出できることが理解される。【００８５】
（カウンタ回路２００をアナログ回路に構成した例）
次に、図９及び図１０を用いて、差分検出回路３０の後段部であるカウンタ回路２００をアナログ回路により構成した場合の例について説明する。図９は、かかる場合のカウンタ回路２００の構成例を示す図である。【００８６】
同図に示すように、４つのトランジスタ５２〜５５が直列に接続され、その両端に定電流源５１、５６が接続される。一方の定電流源５６の出力側は接地される。そして、これらが並列に接続されて、「ａ信号」と「ｂ信号」に対する重み付け値「ａｖ」、「ｂｖ」を入力できるように構成される。図９の例では、重み付け値「ａｖ」はトランジスタ５２等のゲートを制御して、並列に示されているトランジスタ群のうちのいくつのトランジスタを有効にするかを選択する。同様に、重み付け値「ｂｖ」はトランジスタ５５等のゲートを制御して、並列に示されているトランジスタ群のうちのいくつのトランジスタを有効にするかを選択する。【００８７】
一方、「ｃｖ信号」に対しては、略同様に、４つのトランジスタ５８〜６１が直列に接続され、その両端に定電流源５７、６２が接続される。一方の定電流源６２の出力側は接地される。そして、これらが並列に接続される。「ｃ信号」は各トランジスタ５９、６０のゲート側から入力され、「ｃ信号」に対する重み付け値「ｃｖ」は各トランジスタ５８、６１等ののゲートを制御して、５８および６１と並列に示されているトランジスタ群のうちの上側か下側かを選択し、さらにそれらの中のいくつのトランジスタを有効にするかを選択する。【００８８】
その出力値は、コンデンサ６３で蓄積され、コンパレータ６４により閾値（ＲＥＦ＿Ｈ、ＲＥＦ＿Ｒ）と比較して判定する。閾値（ＲＥＦ＿Ｈ、ＲＥＦ＿Ｒ）が、カウンタ値の上限、下限に対応する。【００８９】
図１０は、カウンタ回路２００によるカウント値の推移（実線）を示す図である。この例では、入力クロックの位相差と、重み付け値「ａｖ」、「ｂｖ」、「ｃｖ」が一致する例である。従って、カウント上限、下限内でカウント値が推移する。【００９０】
本例においても、カウンタ回路２００の前段部は、図５や図７に示す差分検出回路３０の前段部を用いることができ、上述した例と同様に、入力クロックよりも遅い周波数の基準クロックを用いて、判定回路４１からの出力論理により、再度重み付け値を入力することで精度良く入力クロックの位相差を検出することができる。【００９１】
（位相差検出回路１を用いた位相差調整器）
次に、上述した位相差検出回路１を用いて、入力クロックを目標位相差に自動追従させるようにした位相差調整器について説明する。図１１はその構成例を示し、図１２は動作例を示し、図１３はフローチャートを示す。【００９２】
図１１に示すように位相差調整器３００は、入力クロックＣＬＫ‐１に対して、第１のバッファ１０１と、第１の可変電流源１０２と、第１の制御レジスタ１０３と、第１のコンデンサ１０４を備え、入力クロックＣＬＫ‐２に対して、第２のバッファ１１１と、第２の可変電流源１１２と、第２の制御レジスタ１１３と、第２のコンデンサ１１４とを備え、これらの後段に位相差検出回路１が接続される。【００９３】
位相差検出回路１の出力が、第１及び第２の制御レジスタ１０３、１１３に入力される。第１及び第２の制御レジスタ１０３、１１３は、位相差検出回路１の出力に応じて、第１及び第２の可変電流源１０２、１１２の電流値を増減させる。【００９４】
例えば、図１２（Ａ）に示す例で考える。２つの入力クロックＣＬＫ‐１、ＣＬＫ‐２に対して、位相差検出回路１から「Ｈ」が出力された場合、入力クロックＣＬＫ‐１、ＣＬＫ‐２の位相差に対して、重み付け値「ａ」、「ｂ」で設定される値が一致しないことを示す。重み付け値「ａ」、「ｂ」で設定される値が目標位相差とすると、入力クロックＣＬＫ‐１、ＣＬＫ‐２の位相差が目標位相差から離れすぎていると考えることができる。例えば、図１２（Ａ）に示すように離れているとする。【００９５】
位相差検出回路１から「Ｈ」が出力された場合、第１の制御レジスタ１０３は第１の可変電流源１０２の電流を減らすことで、第１のバッファ１０１から出力されるクロックＣＬＫ‐１の位相の遅延を増加させるようにする（Ｘ方向に移動する）。【００９６】
一方、第２の制御レジスタ１１３は第２の可変電流源１１２の電流を増やし、第２のバッファ１１１から出力されるクロックＣＬＫ‐２の位相の遅延を減らすようにする（Ｙ方向に移動する）。【００９７】
つまり、位相差検出回路１から「Ｈ」が出力されると、図１２（Ａ）に示すように、第１の制御レジスタ１０３により、クロックＣＬＫ‐１を「Ｘ方向」に移動させ、第２の制御レジスタ１１３により、クロックＣＬＫ‐２を「Ｙ方向」に移動させる。このように互いに近づく方向に移動させることで、２つの入力クロックＣＬＫ‐１、ＣＬＫ‐２を目標位相差に合致させることができる。即ち、２つの入力クロックＣＬＫ‐１、ＣＬＫ‐２の位相差を目標位相差に自動追従させることができる。【００９８】
図１２（Ｂ）は、位相差検出回路１から「Ｌ」が出力された場合の例で、第１及び第２の制御レジスタ１０３、１１３は上述した例と逆の制御を行うことで、目標位相差に近づき過ぎた入力クロックＣＬＫ‐１、ＣＬＫ‐２の位相差を離れる方向に移動させ、同じように目標位相差に自動追従させることができる。【００９９】
図１３は、本位相差調整器３００における処理の例を示すフローチャートである。図８に示すフローチャートと略同様であるが、異なるのは、カウンタの桁溢れが生じたとき（位相差検出回路１から「Ｈ」又は「Ｌ」が出力されるとき）、符号（「Ｈ」又は「Ｌ」）に応じて位相差調整器３００の設定を変更する（Ｓ２１）点である。設定の変更とは、上述した、第１及び第２の制御レジスタ１０３、１１３による第１及び第２の可変電流源１０２、１１２の制御である。【０１００】
このように、本位相差調整器３００では、位相差検出回路１の出力により第１及び第２の制御レジスタ１０３、１１３が、第１及び第２の可変電流源１０２、１１２の電流を増減させることで、入力クロックＣＬＫ‐１、ＣＬＫ‐２の位相差を目標位相差に自動追従させることができる。【０１０１】
例えば、転送されたデジタル映像信号のＩ信号、Ｑ信号の位相差が目標位相差である「９０度」に合致していない場合に、図１１で示す位相差調整器３００を用いることで、略「９０度」に合致させることができる。【０１０２】
上述した例では、位相差調整器３００は、位相差検出回路１から「Ｈ」が出力されると入力クロックの位相差を互いに近づけるように制御し、「Ｌ」が出力されるとその位相差を互いに遠ざけるように制御した。勿論、その制御を逆にするようにしてもよい。【０１０３】
（基準クロックの分周調整機能）
次に、図１４乃至図１７を参照して、基準クロックを分周させる分周調整機能について説明する。【０１０４】
上述したいずれの例においても、基準クロックの周波数は入力クロックの周波数よりも遅ければ特に制限を設けず、その周波数関係はランダムである。【０１０５】
例えば、位相差信号の周波数が、基準クロックの周波数の３倍に等しいとき、一周期分のサンプリングは３点で終了し、あとはこれを繰り返すだけである。位相差検出に際して、３点のサンプリング点ではあまり位相精度が良いとはいえない。【０１０６】
従って、位相精度を良くするには、そのサンプリング点を増やすようにすればよい。例えば、基準クロックの周期（Ｔｃ）が位相差信号の周期（Ｔｐ）のＭ＋Ｎ／３６０（Ｍは整数でＮ／３６０は１を越えない小数）に等しいとき、基準クロックは位相差信号の周期に対してＮ度、２Ｎ度、３Ｎ度・・・という位相で信号が「Ｈ」か「Ｌ」かを検出する。なお、２Ｎや３Ｎが３６０度を超える場合には、３６０度で割った数の余りの位相である。（例えばＭ＝１、Ｎ＝７であれば、０，７（３６７），１４（７３４），２１（１１０１），２８（１４６８），３５（１８３５）・・・）
しかし、例えばＮの値が１や２といった小さい値の場合には、例えば１００個のサンプリング点が連続して「Ｈ」を検出するというような状況になり、カウンタ回路２００が桁溢れを起こす可能性が生じる。長い時間では入力クロックの位相差を正確に検出できているにも拘わらず、短い時間での判定によって桁溢れが生じ、位相差の設定の変更（重み付け値「ａｖ」、「ｂｖ」、「ｃｖ」の変更）を余儀なくされる。【０１０７】
例えば、図１４の実線で示すように、サンプリングされた「Ｈ」が連続して検出されることで、カウント上限を越える場合が発生し、重み付け値の変更により位相差を正確に判定することができなくなる。【０１０８】
そこで、本実施例では、「Ｈ」や「Ｌ」の連続した出現数をカウントし、そのカウンタ数が位相差検出回路１のカウンタサイズによって決まる最大許容連続出現数を超えていた場合に、基準クロックを分周させることで、サンプリング点を少なくして「Ｈ」や「Ｌ」の連続出現数を減らし、桁溢れを生じさせないようにする。先の例では、０，１４（７３４），２８（１４６８），４２（２２０２）・・・）と間引かれる。  図１４に示すように、最大許容連続出現数を超えた場合に、基準クロックを「２分周」させ、そのサンプリング点を半分にして、桁溢れを防止するようにする。しかも、サンプリング点を制限した上で、入力クロックの位相差を精度良く検出することができる。【０１０９】
図１５は、基準クロックの分周調整機能が付加された位相差検出回路１の構成例を示す図である。図３に示す位相差検出回路１と比較して、分周調整用モニタ回路７０と、分周比判定回路８０と、可変分周回路９０とが付加されている。【０１１０】
分周調整用モニタ回路７０は、位相差信号の「Ｈ」と「Ｌ」の連続出現数をカウントする。詳細は後述する。分周比判定回路８０は、カウントした「Ｈ」と「Ｌ」の連続出現数が最大許容連続出現数を超えるか否か判定し、超えたと判定すると（桁溢れが発生したと判定すると）、増加させた分周比を出力する。可変分周回路９０は、その分周比に基づいて基準クロックを分周する。【０１１１】
図１６は、分周調整用モニタ回路７０の詳細な構成例を示す図である。分周調整用モニタ回路７０は、分周調整用反転回路７１と、第１のモニタ回路７２と、第２のモニタ回路７３を備える。第１のモニタ回路７２は位相差信号の「Ｈ」の連続出現数をカウントし、第２のモニタ回路７３は位相差信号の「Ｌ」の連続出現数をカウントする。【０１１２】
第１のモニタ回路７２は、第１の反転回路７２１と、２つのフリップフロップ７２２、７２３と、第２の反転回路７２４と、第１のカウンタ回路７２５とを備える。【０１１３】
「Ｈ」レベルの位相差信号は、フリップフロップ７２２から第１のカウンタ回路７２５に入力されて、第１のカウンタ回路７２５により位相差信号の「Ｈ」の連続出現数がカウントされる。一方、「Ｈ」レベルの位相差信号は同時に、第１の反転回路７２１で反転されて「Ｌ」レベルになり、フリップフロップ７２３を介して第１のカウンタ回路７２５の「ＣＬ」に入力される。【０１１４】
第１のカウンタ回路７２５は、「ＣＬ」に入力される信号レベルが「Ｈ」になるとそのカウントを終了させて、それまでカウントした数を出力する。第１のカウンタ回路７２５では、位相差信号が「Ｈ」のときにその連続出現数をカウントすることができ、位相差信号が「Ｌ」になると「ＣＬ」に入力される信号レベルが「Ｈ」となるため、カウント数をクリアする。従って、第１のモニタ回路７２では、位相差信号の「Ｈ」の連続出現数をカウントできる。【０１１５】
一方、第２のモニタ回路７３は、第１のモニタ回路７２と同様の構成であり、入力段で分周調整用反転回路７１があるため、位相差信号の「Ｌ」の連続数をカウントできる。【０１１６】
位相差信号の「Ｈ」と「Ｌ」の連続出現数（カウント数）は、分周比判定回路８０に出力され、最大許容連続出現数とを比較する。一方の連続出現数が、最大許容連続出現数を超えた場合に、値を増加させた分周比を出力する。例えば、現在分周比「１」（とくに基準クロックは分周されていない）のとき、分周比を「２」とした分周比を出力する。【０１１７】
可変分周回路９０は、分周比判定回路８０からの分周比に基づいて、基準クロックを分周して出力する。【０１１８】
図１７は、上述した分周調整機能が付加された位相差検出回路１の動作を示すフローチャートである。【０１１９】
処理が開始されると（Ｓ３０）、位相差検出回路１は分周調整機能を開始する（Ｓ３１）。そして、可変分周回路９０で分周比の初期値により基準クロックを分周する（Ｓ３２）。例えば、可変分周回路９０に初期値が記憶され、これが読み出されることで処理を行う。【０１２０】
次いで、第１及び第２のモニタ回路７２、７３内のカウンタ回路７２５等がリセットされ（Ｓ３３）、第１及び第２のモニタ回路７２、７３で位相差信号の「Ｈ」と「Ｌ」の連続出現数がカウントされる（Ｓ３４）。【０１２１】
分周比判定回路８０により、桁溢れが生じていない（カウント数が最大許容連続数を超えていないとき）と判定されたとき（Ｓ３５でＮＯ）、分周調整機能が停止され（Ｓ３６）、一連の処理が終了する（Ｓ３７）。【０１２２】
一方、桁溢れが生じたと判定されたとき（いずれか一方のカウント数が最大許容連続数を超えたとき）（Ｓ３５でＹＥＳ）、分周比が最大分周比か否か判断する（Ｓ３８）。【０１２３】
最大分周比を超えていないとき（Ｓ３８でＮＯ）、分周比を増加させて基準クロックを分周させ（Ｓ３９）、再びＳ３３に移行して処理を繰り返す。【０１２４】
一方、最大分周比を超えたとき（Ｓ３８でＹＥＳ）、これ以上分周比を増加させることができないため、エラーが出力され処理を終了する（Ｓ４０）。【０１２５】
例えば、図１４の点線で示すように、基準クロックを「２」分周させることで、差分検出回路３０内のカウンタは桁溢れを起こすことなく、精度良く入力クロックの位相差を検出できる。【０１２６】
（入力クロックのＤＵＴＹ測定）
次に、図１８を参照して、位相差‐パルス幅変換回路１０における入力クロックのＤＵＴＹ測定機能について説明する。【０１２７】
図１８（Ｂ）は位相差‐パルス幅変換回路１０をＯＲ回路１５により構成した例、同図（Ｃ）はＡＮＤ回路１６により構成した例を示す。【０１２８】
図１８（Ａ）の上段に示すように、２つの入力クロック（いずれもＤＵＴＹ比「５０％」）の位相差が「９０度」のとき、ＯＲ回路１５からはそのパルス幅が「０．７５」の位相差信号が出力される。ＡＮＤ回路１６からは「０．２５」のパルス幅の位相差信号が出力される。後段の回路の構成によっても異なるが、位相差‐パルス幅変換回路１０は単純にＯＲ回路１５やＡＮＤ回路１６で構成することができる。【０１２９】
図１８（Ｂ）の中段に示すように、入力クロックの位相差が「１８０度」のとき、ＯＲ回路１５からは「１」、ＡＮＤ回路１６からは「０」の、夫々パルス幅を有する位相差信号が出力される。【０１３０】
ここで、図１８（Ａ）の下段に示すように、ＡＮＤ回路１６（位相差‐パルス幅変換回路１０）における一方の入力を「Ｈ」で固定した場合を考える。他方の入力は、位相「０°」で「Ｈ」となる入力信号（ＤＵＴＹ比「５０％」）のとき、ＡＮＤ回路１６の出力は、パルス幅「０．５」の位相差信号が出力される。即ち、他方の入力のＤＵＴＹ比と同じパルス幅の位相差信号が出力される。従って、位相差‐パルス幅変換回路１０をＡＮＤ回路１６により構成し、一方の入力を「Ｈ」で固定し、その出力信号（位相差信号）のＤＵＴＹを検出することで、他方の入力のＤＵＴＹを検出することができる。勿論、一方の入力を「Ｌ」で固定しても全く同様に入力信号のＤＵＴＹを検出することができる。【０１３１】
（その他）
本位相差検出回路１は、無線ＬＡＮ装置や、デジタル放送を受信するＴＶやＴＶチューナに用いることができる。また、無線ＬＡＮ等を内蔵したパーソナルコンピュータや携帯電話に用いることができる。  
【産業上の利用可能性】
【０１３２】
本発明は、半導体内に集積されたクロック間位相検出器に利用して好適である。
【図１】
2008053562.tif 000005
【図２】
2008053562.tif 000006
【図３】
2008053562.tif 000007
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【手続補正書】
【提出日】平成20年12月25日(2008.12.25)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
共に同じ第１の周波数を有する入力クロック間の位相差を検出する位相差検出器において、
前記入力クロックに対して、前記入力クロック間の位相差をパルス幅で示された位相差信号に変換するパルス幅変換部と、
前記第１の周波数より遅い第２の周波数を有する基準クロックを用いて前記位相差信号のレベルをサンプリングし、前記サンプリングされた位相差信号のレベルに応じた第１の重み付けにより、前記位相差信号のレベルの個数をカウントするカウンタ部とを備え、
前記カウンタ部によるカウント値が一定の範囲内を推移するとき前記第１の重み付けにより前記入力クロック間の位相差が検出されることを特徴とする位相差検出器。  
【請求項２】
前記カウンタ部は、前記カウント値を補正する第２の重み付けと前記第１の重み付けとにより前記カウント値を算出し、
前記第２の重み付けにより、調整された前記入力クロック間の位相差が検出されることを特徴とする請求項１記載の位相差検出器。
【請求項３】
更に、前記カウンタ部の出力に応じて前記入力クロックの位相差を目標位相差になるように制御する制御部を備えることを特徴とする請求項１記載の位相差検出器。
【請求項４】
更に、前記位相差信号の連続したレベルの出現数をカウントし、当該カウント値が最大許容連続出現数を超えたとき前記基準クロックを分周する分周調整部を備えることを特徴とする請求項１記載の位相差検出器。
【請求項５】
前記パルス幅変換部は、前記入力クロックが入力されて論理積を演算するＡＮＤ回路から構成され、
前記ＡＮＤ回路の一方の入力は固定されたレベルが入力されることを特徴とする請求項１記載の位相差検出器。
【請求項６】
共に同じ第１の周波数を有する入力クロック間の位相差を検出する位相差検出方法において、
前記入力クロックに対して、前記入力クロック間の位相差をパルス幅で示された位相差信号に変換し、
前記第１の周波数より遅い第２の周波数を有する基準クロックを用いて前記位相差信号のレベルをサンプリングし、前記サンプリングされた位相差信号のレベルに応じた第１の重み付けにより、前記位相差信号のレベルの個数をカウントし、
カウントされたカウント値が一定の範囲内を推移するとき前記第１の重み付けにより前記入力クロック間の位相差が検出されることを特徴とする位相差検出方法。
【国際調査報告】
2008053562.tif 000025
2008053562.tif 000026