(57)【要約】チャネルは基板の凹部又は凸部に形成され、ゲート絶縁膜はチャネルに沿って第１乃至第３の絶縁領域を有するように形成されている。第１、第３の絶縁領域のゲート絶縁膜は、基板主面とは異なる面上に形成され、電荷トラップを含まない第１のゲート絶縁膜と、電荷トラップを含む電荷蓄積膜と、電荷トラップを含まない第２のゲート絶縁膜とを有する。中間の第２の絶縁領域のゲート絶縁膜は、基板主面と平行な面上に形成され、電荷トラップを含まない第３のゲート絶縁膜のみによって構成される。
2008050775.tif 000002
【特許請求の範囲】
【請求項１】
少なくともその表面が半導体層で構成された基体と、前記半導体層に形成されたチャネル領域と、このチャネル領域を挟むように前記半導体層に形成された第１及び第２の拡散層と、前記チャネル領域を覆うように前記基体上に形成された絶縁膜と、この絶縁膜を介して前記基体上に形成されたゲート電極と、を有し、前記絶縁膜は、前記第１の拡散層から前記半導体層の前記チャネル領域に沿って前記第２の拡散層へ向かう方向に、電荷トラップを含む第１の絶縁領域、電荷トラップを含まない第２の絶縁領域、及び電荷トラップを含む第３の絶縁領域がこの順に配設された構造を含むことを特徴とする半導体装置。
【請求項２】
前記第１及び第２の拡散層間の前記チャネル領域は、前記第１の拡散層側から順に第１乃至第３の面を有し、前記第１の面と前記第２の面との境界線及び前記第２の面と前記第３の面との境界線が前記第１の拡散層から前記第２の拡散層へ向かう方向と実質的に垂直となるように形成され、電荷トラップを含む前記第１の絶縁領域が前記第１の面上に配設され、電荷トラップを含まない前記第２の絶縁領域が前記第２の面上に配設され、電荷トラップを含む前記第３の絶縁領域が前記第３の面上に配設されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２の面と前記第１の面とが互いに直交することを特徴とする請求項２に記載の半導体装置。
【請求項４】
少なくともその表面が半導体層で構成された基体と、前記半導体層に形成された複数個のチャネル領域と、前記各チャネル領域を挟むように前記半導体層に形成された複数組の第１及び第２の拡散層と、前記チャネル領域を覆うように前記基体上に形成され、夫々が第１の方向に延在しこの第１の方向と直交する第２の方向に並べられた複数個の絶縁膜と、前記絶縁膜を介して前記基体上に形成され、夫々が前記第１の方向に延在し前記第２の方向に並べられた複数個のゲート電極と、を有し、前記各絶縁膜は、前記第１の拡散層から前記半導体層の前記チャネル領域に沿って前記第２の拡散層へ向かう方向に、電荷トラップを含む第１の絶縁領域、電荷トラップを含まない第２の絶縁領域、及び電荷トラップを含む第３の絶縁領域がこの順に配設された構造を含むことを特徴とする半導体装置。
【請求項５】
前記複数組の第１及び第２の拡散層間の前記各チャネル領域は、前記第１の拡散層側から順に第１乃至第３の面を有し、前記第１の面と前記第２の面との境界線及び前記第２の面と前記第３の面との境界線が前記第１の拡散層から前記第２の拡散層へ向かう方向と実質的に垂直となるように形成され、電荷トラップを含む前記第１の絶縁領域が前記第１の面上に配設され、電荷トラップを含まない前記第２の絶縁領域が前記第２の面上に配設され、電荷トラップを含む前記第３の絶縁領域が前記第３の面上に配設されていることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第２の面と前記第１の面とが互いに直交することを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記半導体層がシリコンにより形成されていることを特徴とする請求項１又は４に記載の半導体装置。
【請求項８】
前記絶縁膜が、更に前記第１の拡散層の一部及び前記第２の拡散層の一部を覆うように、前記基体上に形成されていることを特徴とする請求項１又は４に記載の半導体装置。
【請求項９】
前記第１及び第３の絶縁領域は、夫々前記チャネル領域側から第１乃至第３の層、又は第１及び第２の層を有し、前記第１及び第３の層は、夫々酸化シリコン又は酸窒化シリコンからなる層を含み、前記第２の層は、窒化シリコン、酸窒化シリコン、アルミナ、ハフニウムシリケート、酸化ハフニウム及びアルミニウムシリケートからなる群から選択された１種の材料からなる層であることを特徴とする請求項１又は４に記載の半導体装置。
【請求項１０】
前記第２の面は前記基体主面と実質的に平行であり、前記第１の面及び前記第３の面は、夫々前記基体主面と実質的に平行でないことを特徴とする請求項２又は５に記載の半導体装置。
【請求項１１】
前記第１乃至第３の面が、実質的にミラー指数（ｈｋｌ）で表される前記半導体層の結晶面であることを特徴とする請求項２又は５に記載の半導体装置。
【請求項１２】
前記第１の面が、実質的に前記半導体層の（３１１）結晶面若しくは（３１１）結晶面と結晶学的に等価な面、又は（１００）結晶面若しくは（１００）結晶面と結晶学的に等価な面であることを特徴とする請求項２又は５に記載の半導体装置。
【請求項１３】
前記第２の面が、実質的に前記半導体層の（１００）結晶面若しくは（１００）結晶面と結晶学的に等価な面、又は（１１０）結晶面若しくは（１１０）結晶面と結晶学的に等価な面であることを特徴とする請求項２又は５に記載の半導体装置。
【請求項１４】
前記第１及び第２の面の組み合わせが、実質的に前記半導体層の［（３１１），（００１）］、［（１００），（０１１）］及び［（３１１），（０１１）］からなる群から選択された１種の結晶面の組み合わせであり、前記第３の面が、前記第１の面と実質的に同じ結晶面であることを特徴とする請求項２又は５に記載の半導体装置。
【請求項１５】
前記第１乃至第３の面が、前記基体表面に形成された凹部を構成することを特徴とする請求項２又は５に記載の半導体装置。
【請求項１６】
前記第１乃至第３の面が、前記基体表面に形成された凸部を構成することを特徴とする請求項２又は５に記載の半導体装置。
【請求項１７】
前記第１及び第２の面の組み合わせが、実質的に前記半導体層の［（１００），(０１０)］の結晶面の組み合わせであり、前記第３の面が、前記第１の面と実質的に同じ結晶面であることを特徴とする請求項３又は６に記載の半導体装置。
【請求項１８】
半導体基板の表面に凹部を形成する工程と、全面に電荷蓄積膜を形成する工程と、異方性エッチングにより前記凹部の側面を残して前記電荷蓄積膜を除去する工程と、前記凹部の底部及び前記電荷蓄積膜を含む表面を酸化することにより絶縁膜を形成する工程と、前記絶縁膜上にゲート電極を形成する工程と、イオン注入により前記半導体基板の表面に前記凹部を挟んでソース・ドレイン領域を形成する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項１９】
前記凹部を形成する工程は、前記半導体基板上にハードマスクをパターン形成する工程と、前記ハードマスクを用いて前記半導体基板の表面をドライエッチングする工程と、を含み、前記ゲート電極を形成する工程は、全面に電極材料を堆積する工程と、前記ハードマスク上に形成された前記電極材料が除去されるように、化学機械研磨により表面を平坦化する工程と、前記ハードマスクを選択除去する工程と、を含むことを特徴とする請求項１８に記載の半導体装置の製造方法。
【請求項２０】
更に、前記半導体基板の表面に凹部を形成する工程と前記全面に電極材料を堆積する工程との間に、前記ハードマスクの開口を広げる工程を有することを特徴とする請求項１９に記載の半導体装置の製造方法。
【請求項２１】
半導体基板の表面に凸部を形成する工程と、イオン注入により前記半導体基板の表面に前記凸部を挟んでソース・ドレイン領域を形成する工程と、全面に電荷蓄積膜を形成する工程と、異方性エッチングにより前記凸部の側面を残して前記電荷蓄積膜を除去する工程と、前記凸部の上部及び前記電荷蓄積膜の上部を含む表面を酸化することにより絶縁膜を形成する工程と、前記絶縁膜上にゲート電極を形成する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項２２】
前記ソース・ドレイン領域を形成する工程は、前記半導体基板上にハードマスクをパターン形成する工程と、前記ハードマスクを用いてドライエッチングすることにより、前記半導体基板の表面に凸部を形成する工程と、前記ハードマスクを用いて全面にイオン注入を行うことにより、前記凸部を除く前記半導体基板の表面にソース・ドレイン領域を形成する工程と、を含むことを特徴とする請求項２１に記載の半導体装置の製造方法。
【請求項２３】
前記凸部を形成する工程において、低異方性の前記ドライエッチングにより、前記凸部から前記ハードマスクが庇状に飛びだすように前記凸部を加工することを特徴とする請求項２２に記載の半導体装置の製造方法。
【請求項２４】
更に、前記凸部を形成する工程と前記ソース・ドレイン領域を形成する工程との間に、等方性ドライエッチング又はウェットエッチングにより、前記凸部から前記ハードマスクが庇状に飛びだすように前記凸部を加工する工程を有することを特徴とする請求項２２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、トラップ型メモリと呼ばれる書き換え可能な不揮発性半導体メモリを含む半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
近年、ＦＬＡＳＨメモリの電荷蓄積層として、Floating Gate（FG）の代わりに絶縁膜中のトラップを利用したトラップ型メモリが注目されている。【０００３】
図１４に関連するトラップ型メモリの平面図を示す。図１４に示すように、トラップ型メモリは半導体基板の所定の領域に素子分離領域９が配置されてソース・ドレイン領域５を含む活性領域を限定する。この活性領域を複数のゲート電極１が横切り、ゲート電極１と活性領域の間に電荷蓄積膜７が介挿される。また、ゲート電極１にはゲート側壁２及びサイドウォール３が付設される。図１５（ａ）は図１４に示すＩ−Ｉ’線に沿って切断された断面図、図１５（ｂ）は図１４に示すII−II’線に沿って切断された断面図である。素子分離領域９を備えたシリコン基板１０上に第１のゲート絶縁膜６、電荷蓄積膜７、第２のゲート絶縁膜８、ゲート電極１、ゲート側壁２、サイドウォール３、ソース・ドレイン領域５が形成されている。このとき、蓄積電荷の局所性を利用することで電荷蓄積膜のソース寄り乃至ドレイン寄りの領域がそれぞれメモリノード１１、１２となり、１セル当たり２ビットの書き込み状態を実現することができるため、１ビット当たりの実効的なセル面積を減少することができる。【０００４】
トラップ型メモリの一般的な動作方法について説明すると、電荷の書き込みにはゲート電極１及びソース・ドレイン領域５のどちらか一方に正の電圧を印加してチャネルホットエレクトロンを発生させ、ドレイン端近傍の電荷蓄積膜中に電子を蓄積させる。また、消去はゲート電極１に負電圧、ソース・ドレイン領域５の消去側に正電圧を印加し、バンド間トンネリングによって生成したホットホールを電荷蓄積層に注入することで行う。書き込み状態の読み出しは書き込み時のソースとドレインを入れ替えて行い、ゲート電極１に正電圧を印加した際にドレインに流れる電流量がある所定の値以下の場合、書き込み状態とする。【０００５】
しかし、図１４に示す構造の第１の問題点は、２つのメモリノード１１と１２とがチャネル領域上において電荷蓄積膜７でつながっているため、電荷の書き込み・消去を繰り返す内に一方のメモリノードの蓄積電荷が他方のノードに拡散してしまい、書き換え耐性（endurance）が劣化してしまうという点である。この場合、記憶情報が変化してしまいエラーとなり、書き込み電荷の保持特性（retention）も劣化する。また、ゲート電極中心付近に拡散した電荷は消去できなくなり、消去VT（閾値電圧）が増大してしまう。【０００６】
さらに、９０ｎｍノード以降、蓄積電荷の漏洩によって書き込み電荷の保持特性が保証できないという理由から、電荷蓄積層（第１のゲート絶縁膜６、電荷蓄積膜７、第２のゲート絶縁膜８）の薄膜化が困難となっている。つまり、図１４に示す構造の第２の問題点は、セル面積の縮小に伴ってゲート長を短くした場合であっても、電荷蓄積層を薄膜化することができないため、短チャネル特性を維持できず、パンチスルー電流の増大及び読み取り電流のオン／オフ比の低下が起こりやすいという点である。【０００７】
主に第１の問題点に対して、２つのメモリノードを完全に分離した、図１６に示されるセル構造が報告されている（非特許文献１参照）。このメモリセルでは、電荷トラップのない第３のゲート絶縁膜１３上にゲート電極１が形成され、ゲート電極１とゲート側壁２を挟んで、第１のゲート絶縁膜６、電荷蓄積膜７及び第２のゲート絶縁膜８からなる電荷蓄積ゲート絶縁膜上に第２のゲート電極１４が形成され、これら３つのゲート電極が金属層１５で接続されている。そして、ソース・ドレイン領域５が３つのゲート電極を挟むように形成されている。このセル構造を用いた場合、メモリノード１１、１２は電荷蓄積膜を含まない絶縁膜で分断されているため、一方のメモリノードの蓄積電荷の他方への流出はなくなる。【０００８】
また、第２の問題点に対して、半導体基板に凹部を形成し、凹部の側壁に沿ってチャネルを形成する、図１７に示すセル構造が提案されている（例えば、特許文献１参照）。図１７に示すように、シリコン基板１０上に凹部を形成し、凹部の上部と底部にソース・ドレイン領域５を形成する。さらに凹部の内面に沿って第１のゲート絶縁膜６、電荷蓄積膜７、第２のゲート絶縁膜８及びゲート電極１を形成する。この構造では、凹部の深さを深くすることで実効的にゲート長を長くすることができパンチスルー電流及び読み取り電流を抑止することができオン／オフ比を改善することできる。
【非特許文献１】2005 Symposium on VLSI Technology Digest of Technical Paper,     pp. 118-119
【特許文献１】特開２００３−３３２４６９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかし、図１６に示す非特許文献１のセル構造では、ゲート電極１と第２のゲート電極１４の間にゲート側壁２の膜厚分のギャップができてしまうため、ゲート電極１と第２のゲート電極１４からの電界が弱くなることでチャネルポテンシャルのバリアが形成され読み出し電流が低下してしまう。【００１０】
また、図１７に示す特許文献１の構造では、メモリノード間がつながっているため蓄積電荷の拡散が起き、書き換え耐性及び保持特性が劣化してしまう。また、ソース・ドレイン領域５が凹部の上下に分かれて非対称となるため、凹部上下でソース・ドレインを入れ替えた場合、異なる電気特性となってしまい、理想的な２ビット／セルの動作が得られない。【００１１】
本発明の課題は、上述した関連技術の問題点を解決することであって、その目的は、書き換え耐性及び保持特性に優れ、かつ読み出し電流のオン／オフ比の大きいトラップ型の不揮発性半導体メモリ装置及びその製造方法を提供することである。
【課題を解決するための手段】
【００１２】
本発明に係る半導体装置は、少なくともその表面が半導体層で構成された基体と、前記半導体層に形成されたチャネル領域と、このチャネル領域を挟むように前記半導体層に形成された第１及び第２の拡散層と、前記チャネル領域を覆うように前記基体上に形成された絶縁膜と、この絶縁膜を介して前記基体上に形成されたゲート電極と、を有し、前記絶縁膜は、前記第１の拡散層から前記半導体層の前記チャネル領域に沿って前記第２の拡散層へ向かう方向に、電荷トラップを含む第１の絶縁領域、電荷トラップを含まない第２の絶縁領域、及び電荷トラップを含む第３の絶縁領域がこの順に配設された構造を含むことを特徴とする。【００１３】
本発明に係る他の半導体装置は、少なくともその表面が半導体層で構成された基体と、前記半導体層に形成された複数個のチャネル領域と、前記各チャネル領域を挟むように前記半導体層に形成された複数組の第１及び第２の拡散層と、前記チャネル領域を覆うように前記基体上に形成され、夫々が第１の方向に延在しこの第１の方向と直交する第２の方向に並べられた複数個の絶縁膜と、前記絶縁膜を介して前記基体上に形成され、夫々が前記第１の方向に延在し前記第２の方向に並べられた複数個のゲート電極と、を有し、前記各絶縁膜は、前記第１の拡散層から前記半導体層の前記チャネル領域に沿って前記第２の拡散層へ向かう方向に、電荷トラップを含む第１の絶縁領域、電荷トラップを含まない第２の絶縁領域、及び電荷トラップを含む第３の絶縁領域がこの順に配設された構造を含むことを特徴とする。【００１４】
本発明に係る半導体装置の製造方法は、半導体基板の表面に凹部を形成する工程と、全面に電荷蓄積膜を形成する工程と、異方性エッチングにより前記凹部の側面を残して前記電荷蓄積膜を除去する工程と、前記凹部の底部及び前記電荷蓄積膜を含む表面を酸化することにより絶縁膜を形成する工程と、前記絶縁膜上にゲート電極を形成する工程と、イオン注入により前記半導体基板の表面に前記凹部を挟んでソース・ドレイン領域を形成する工程と、を有することを特徴とする。【００１５】
本発明に係る他の半導体装置の製造方法は、半導体基板の表面に凸部を形成する工程と、イオン注入により前記半導体基板の表面に前記凸部を挟んでソース・ドレイン領域を形成する工程と、全面に電荷蓄積膜を形成する工程と、異方性エッチングにより前記凸部の側面を残して前記電荷蓄積膜を除去する工程と、前記凸部の上部及び前記電荷蓄積膜の上部を含む表面を酸化することにより絶縁膜を形成する工程と、前記絶縁膜上にゲート電極を形成する工程と、を有することを特徴とする。
【発明の効果】
【００１６】
本発明によれば、チャネル領域上の絶縁膜が、電荷トラップを含む絶縁膜が電荷トラップを含まない絶縁膜を挟んで形成されるため、メモリノード間での蓄積電荷の拡散は防止され、書き換え耐性及び電荷の保持特性に優れたトラップ型メモリを提供することができる。そして、チャネルを立体的に構成することができるので、セル面積の縮小化が進んでもチャネル長の長さを確保することができ、パンチスルー電流の増大を抑え、読み取り電流のＯＮ／ＯＦＦ比を大きく維持することができる。
【図面の簡単な説明】
【００１７】
【図１】（ａ）及び（ｂ）は本発明の実施の形態を示す断面図である。
【図２】本発明の実施例１の平面図である。
【図３】（ａ）は図２に示すＩ−Ｉ’線に沿って切断された断面図、（ｂ）は図２に示すII−II’線に沿って切断された断面図である。
【図４】（ａ）乃至（ｈ）は本発明の実施例１の製造方法を示す工程順の断面図である。
【図５】本発明の実施例２の平面図である。
【図６】（ａ）は図５に示すＩ−Ｉ’線に沿って切断された断面図、（ｂ）は図５に示すII−II’線に沿って切断された断面図である。
【図７】（ａ）乃至（ｈ）は本発明の実施例２の製造方法を示す工程順の断面図である。
【図８】本発明の実施例３の平面図である。
【図９】（ａ）は図８に示すＩ−Ｉ’線に沿って切断された断面図、（ｂ）は図８に示すII−II’線に沿って切断された断面図である。
【図１０】（ａ）乃至（ｈ）は本発明の実施例３の製造方法を示す工程順の断面図である。
【図１１】本発明の実施例４の平面図である。
【図１２】（ａ）は図１１に示すＩ−Ｉ’線に沿って切断された断面図、（ｂ）は図１１に示すII−II’線に沿って切断された断面図である。
【図１３】（ａ）乃至（ｇ）は本発明の実施例４の製造方法を示す工程順の断面図である。
【図１４】関連する不揮発性メモリ素子を説明するための平面図である。
【図１５】（ａ）は図１４に示すＩ−Ｉ’線に沿って切断された断面図、（ｂ）は図１４に示すII−II’線に沿って切断された断面図である。
【図１６】非特許文献１の不揮発性メモリを説明するための断面図である。
【図１７】特許文献１の不揮発性メモリを説明するための断面図である。
【符号の説明】
【００１８】
１、１０１  ゲート電極
２  ゲート側壁
３  サイドウォール
５、１０５  ソース・ドレイン領域
６、１０６  第１のゲート絶縁膜
７、１０７  電荷蓄積膜
８、１０８  第２のゲート絶縁膜
９  素子分離領域
１０  シリコン基板
１１、１２  メモリノード
１３、１１３  第３のゲート絶縁膜
１４  第２のゲート電極
１５  金属層
１６  ハードマスク
１７  凹部
１８  凸部
１９  レジストマスク
２０、１２０  立体チャネル部
２１  エッチング防止層
１１０  半導体基板
１２１  第１の絶縁領域
１２２  第２の絶縁領域
１２３  第３の絶縁領域
【発明を実施するための最良の形態】
【００１９】
本発明の特徴は、トラップ型メモリを構成するゲート絶縁膜が、ソース・ドレイン領域の一方（第１の拡散層）からチャネル領域に沿って他方（第２の拡散層）へ向かう方向に、電荷トラップを含む第１の絶縁領域、電荷トラップを含まない第２の絶縁領域、及び電荷トラップを含む第３の絶縁領域がこの順に配設された構造を含むことである。【００２０】
この場合に、チャネル領域は、第１の拡散層側から順に第１乃至第３の面を有し、第１の面と第２の面との境界線及び第２の面と第３の面との境界線が、第１の拡散層から第２の拡散層へ向かう方向と実質的に垂直となるように形成され、第１の絶縁領域が第１の面上に配設され、第２の絶縁領域が第２の面上に配設され、第３の絶縁領域が第３の面上に配設されているように構成することができる。また、第２の面と第１の面とが互いに直交することとしてもよい。【００２１】
また、トラップ型メモリが形成された半導体層がシリコンにより形成されていてもよい。【００２２】
更に、ゲート絶縁膜が、更に第１の拡散層の一部及び第２の拡散層の一部を覆うように、半導体層をその表面に有する基体上に形成されていてもよい。【００２３】
更にまた、第１及び第３の絶縁領域は、夫々チャネル領域側から第１乃至第３の層、又は第１及び第２の層を有し、第１及び第３の層は、夫々酸化シリコン又は酸窒化シリコンからなる層を含み、第２の層は、窒化シリコン、酸窒化シリコン、アルミナ、ハフニウムシリケート、酸化ハフニウム及びアルミニウムシリケートからなる群から選択された１種の材料からなる層であることとしてもよい。【００２４】
更にまた、第２の面は基体主面と実質的に平行であり、第１の面及び第３の面は、夫々基体主面と実質的に平行でないように構成することができる。【００２５】
更にまた、第１乃至第３の面が、実質的にミラー指数（ｈｋｌ）で表される半導体層の結晶面であってもよく、例えば以下に示すような組み合わせであることが好ましい。例えば、第１の面が、実質的に前記半導体層の（３１１）結晶面若しくは（３１１）結晶面と結晶学的に等価な面、又は（１００）結晶面若しくは（１００）結晶面と結晶学的に等価な面であるように構成することができる。また、第２の面が、実質的に半導体層の（１００）結晶面若しくは（１００）結晶面と結晶学的に等価な面、又は（１１０）結晶面若しくは（１１０）結晶面と結晶学的に等価な面であるように構成することができる。更に、第１及び第２の面の組み合わせが、実質的に半導体層の［（３１１），（００１）］、［（１００），（０１１）］及び［（３１１），（０１１）］からなる群から選択された１種の結晶面の組み合わせであり、第３の面が、第１の面と実質的に同じ結晶面であるように構成することができる。更にまた、第１及び第２の面の組み合わせが、実質的に前記半導体層の［（１００），(０１０)］の結晶面の組み合わせであり、前記第３の面が、前記第１の面と実質的に同じ結晶面であるように構成することもできる。【００２６】
更にまた、第１乃至第３の面が、基体表面に形成された凹部を構成することとしてもよく、基体表面に形成された凸部を構成することとしてもよい。【００２７】
以下、添付した図を参照して、本発明の望ましい実施の形態について詳細に説明する。  【００２８】
図１（ａ）、（ｂ）は、本発明の不揮発性メモリセルの構造を示すチャネル長方向に沿った断面図である。図１（ａ）にはチャネルが基板の凹部に形成される例が示されており、図１（ｂ）にはチャネルが基板の凸部に形成される例が示されている。図１（ａ）、（ｂ）に示されるように、半導体基板１１０の表面領域内には１対のソース・ドレイン領域１０５が形成されており、半導体基板１１０上にはゲート絶縁膜を介してゲート電極１０１が形成されている。ソース・ドレイン領域１０５間の半導体基板の表面は、図１（ａ）に示す例では窪んでおり、また図１（ｂ）に示す例では突起しており、ここに立体チャネル部１２０が形成されている。チャネル領域上のゲート絶縁膜は、少なくとも、電荷トラップを含まない絶縁領域と、この電荷トラップを含まない絶縁領域をチャネル長方向に挟んで形成された電荷トラップを含む絶縁領域の３つの領域を有する。すなわち、第１の絶縁領域１２１のゲート絶縁膜は、電荷トラップを含まない第１のゲート絶縁膜１０６と、電荷トラップを含む電荷蓄積膜１０７と、電荷トラップを含まない第２のゲート絶縁膜１０８とを有し、第２の絶縁領域１２２のゲート絶縁膜は、電荷トラップを含まない第３のゲート絶縁膜１１３のみを有し、第３の絶縁領域１２３のゲート絶縁膜は、電荷トラップを含まない第１のゲート絶縁膜１０６と、電荷トラップを含む電荷蓄積膜１０７と、電荷トラップを含まない第２のゲート絶縁膜１０８とを有する。従って、第１の絶縁領域１２１のゲート絶縁膜と第３の絶縁領域１２３のゲート絶縁膜とはそれぞれ独立にメモリノードとして機能する。【００２９】
第１のゲート絶縁膜１０６、第２のゲート絶縁膜１０８、及び、第３のゲート絶縁膜１１３には、酸化シリコン又は酸窒化シリコンが用いられる。第１のゲート絶縁膜１０６と第２のゲート絶縁膜１０８とは、同じ材料を用いたものである必要はなく、また第１のゲート絶縁膜１０６と第３のゲート絶縁膜１１３とは、同じ材料を用いたものである必要はない。【００３０】
電荷蓄積膜１０７の好ましい材料は、窒化シリコン、酸窒化シリコン、アルミナ、アルミニウムシリケート、酸化ハフニウム、ハフニウムシリケート、の内のいずれかである。  【００３１】
半導体基板１１０として、シリコン基板が有利に用いられるが、これに限定されず、シリコン−ゲルマニウム混晶基板又はＳＯＩ（Silicon on Insulator）基板等であってもよい。【００３２】
図示した例では、第１、第３の絶縁領域１２１、１２３のゲート絶縁膜は、３層の絶縁膜により構成され、また第２の絶縁領域１２２のゲート絶縁膜は、１層の絶縁膜により構成されているが、必ずしもこのような構成である必要はなく、単層の膜又は多層の膜であってよい。例えば、第１〜第３のゲート絶縁膜としては、シリコン酸化膜とシリコン酸窒化膜との積層膜であってもよく、シリコン酸化膜又はシリコン酸窒化膜と高誘電率膜との積層膜であってもよい。また、第１、第３の絶縁領域１２１、１２３のゲート絶縁膜として例えば単層のシリコン酸化膜の中間部に電荷トラップとなる金属又はナノクリスタルシリコン等を局在させたものであってもよい。また、第１、第３の絶縁領域１２１、１２３のゲート絶縁膜は、電荷トラップを含まない第１のゲート絶縁膜１０６と、電荷トラップを含む電荷蓄積膜１０７との２層膜であってもよい。【００３３】
本発明において肝要な点は、電荷トラップを含む第１、第３の絶縁領域１２１、１２３が、電荷トラップを含まない第２の絶縁領域１２２によってチャネル領域１２０に面した領域において分離されていることである。これによりメモリノード間での電荷の拡散を効果的に抑えることができ、保持特性及び書き換え耐性の改善を期待することができる。図示されたメモリセルでは、第１、第２、第３の絶縁領域１２１、１２２、１２３のゲート絶縁膜が半導体基板の異なる面上に形成されているが、必ずしも異ならせる必要はなく、３つの領域のゲート絶縁膜が半導体基板の同一面上に形成されていてもよい。また、第１、第３の絶縁領域１２１、１２３の基板面は、第２の絶縁領域１２２の基板面に対し傾斜した面であってもよいが、垂直の面であってもよい。従って、第１の絶縁領域１２１の基板面と第２の絶縁領域１２２の基板面とのなす角度θの好ましい範囲は、０°≦θ≦９０°である。但し、０°＜θ≦９０°としてチャネルを立体的に構成した場合には、チャネル長を長く確保することができパンチスルー耐性を向上させることができる。【００３４】
第１、第２、第３の絶縁領域１２１、１２２、１２３の基板面は、ミラー指数（ｈｋｌ）によって規定することができる。ここで、電荷トラップ含む第１、第３の絶縁領域１２１、１２３の基板面に（１００）面又は（３１１）面を用いた場合〔（１００）面又は（３１１）面と結晶学的に等価な面である場合を含む、以下同様である〕、蓄積電荷の保持特性を良好に維持することができ、電子トラップ層からの電荷の漏洩が低減する。これはウェハの面方位によってウェハ表面に形成された酸化膜の界面準位密度が異なるためであり、界面準位密度の大小関係は（１１０）＞（１１１）＞＞（１００）＞（３１１）である。つまり、下地酸化膜である第１のゲート絶縁膜７の膜質改善及び基板／酸化膜界面の改質によって蓄積電荷の漏洩を減少させることができる。【００３５】
一方、電子移動度は（１００）面上で高く、ホール移動度は（１１０）面上で高い。よって、電荷トラップを含まない第２の絶縁領域１２２の基板面に（１００）面又は（１１０）面を用いた場合には、ドレイン電流を高くすることができる。従って、電荷トラップを含む絶縁膜が形成されている結晶面と電荷トラップを含まない絶縁膜層が形成されている結晶面（半導体基板と平行な結晶面）の組み合わせが、Ａ：［（３１１），（００１）］、Ｂ：［（１００），（０１１）］、Ｃ：［（３１１），（０１１）］の組み合わせを用いた場合、メモリセルの読み出し電子ないしホール電流を高めつつ蓄積電荷の漏洩を低減することができる（２つの結晶面が直交しない場合）。ＣＭＯＳ（Complementary Metal Oxide Semiconductor）のｐチャネルＭＯＳトランジスタの電流を高く維持しつつメモリセルの保持特性を高めるには、上記Ｂ又はＣの組み合わせが有効である。但し、この場合、（０１１）面内における電子電流の方向によってはメモリ部の読み出し電流が低下する場合がある。また、［（１００）、（０１０）］の組み合わせを用いた場合、メモリセルの読み出し電子電流を高めつつ蓄積電荷の漏洩を低減することができる（２つの結晶面が直交する場合）。【００３６】
上述したように、第１、第３の絶縁領域１２１、１２３の基板面は、（３１１）面又は（１００）面を用いることが好ましく、第２の絶縁領域１２２の基板面は、（１００）面又は（１１０）面を用いることが好ましいが、本発明はこれらの結晶面には限定されない。また、上述した面方位は厳密に平面である場合に限られず、プロセス歪み等により僅かな曲率が生じた曲面となった場合でもよい。特に、面と面との結合部は丸みを持たせ、曲率を持つ面とすることがより望ましい。【００３７】
本発明のメモリセルに対する読み取り動作は、ソース・ドレイン領域１０５のどちらか一方及びゲート電極１０１に正の電圧を印加することで行う。このとき、電子はソース（正の電圧が印加されない側の領域）から基板の凹部又は凸部を回りこむように流れる。ソースとされた側の電荷蓄積膜１０７に電子が注入されていない場合、大きな電流が流れるが、ここに電子が蓄積している場合、ソース−ドレイン間に電子電流が流れにくくなる。よって、ある所定の印加電圧における電子電流値を読み取ることで書き込み状態を検出することができる。【００３８】
書き込み動作にはチャネルホットエレクトロンを用いる。電荷蓄積膜１０７に電子を注入する場合、ゲート電極１０１及びソース・ドレイン領域１０５の一方に正の高電圧を印加することで、正の高電圧の印加された領域１０５付近にホットエレクトロンを発生させ、高電圧の印加された領域側の電荷蓄積膜１０７に電子を注入する。【００３９】
消去動作にはＢＴＢＴ（Band To Band Tunneling）を用いる。電荷蓄積膜１０７の電子を消去する場合、消去される電荷蓄積膜１０７側のソース・ドレイン領域１０５に正電圧を印加し、ゲート電極１０１に負電圧を印加することで、ゲート電極１０１と正電圧の印加された領域１０５とのオーバーラップ領域にホールを発生させ、電荷蓄積膜１０７に注入する。注入されたホールが電子を中和することで蓄積電荷の消去が行われる。【００４０】
本発明の半導体装置ではチャネル領域を立体化し３つの結晶面で構成することにより、実効ゲート長を維持しつつセル面積の縮小を行うことができ、パンチスルー電流の増大及び読み取り電流のオン／オフ比低下を抑制することができる。また、左右の電荷蓄積層が分断されているため、各メモリノード間の電荷の移動がなく、優れた書き換え耐性及び保持特性を実現できる。さらに前記電子トラップを含まない絶縁膜層が形成されているチャネル領域の結晶面を前記半導体基板の結晶面と同じとし、左右対称な結晶面を形成することで、ソース／ドレインを入れ替えても同等の電気特性が得られ、理想的な２ビット／セルのメモリトランジスタとして動作する。
【実施例１】
【００４１】
図２に実施例１の平面図を示す。図２に示すように、トラップ型メモリは半導体基板の所定の領域に素子分離領域９が配置されてソース・ドレイン領域５を含む活性領域を限定する。ソース・ドレイン領域５に挟まれかつ素子分離領域９と直交するように複数の立体チャネル部２０が形成されている。また、立体チャネル部及びソース・ドレイン領域５の一部を覆い、かつ立体チャネル部２０と平行にゲート電極１が形成されている。【００４２】
図３（ａ）は図２に示すＩ−Ｉ’線に沿って切断された断面図、図３（ｂ）は図２に示すII−II’線に沿って切断された断面図である。図３に示されるように、Ｉ−Ｉ’線断面には、第１導電型のシリコン基板１０上にソース・ドレイン領域５となる第２導電型の拡散層が形成され、このソース・ドレイン領域５に挟まれるように立体チャネル部２０が形成されている。そして、立体チャネル部２０全体とソース・ドレイン領域５の一部を覆うようにゲート電極１が形成されている。立体チャネル部２０は３つの結晶面に形成され、真ん中の面はシリコン基板１０の結晶面と同じであってゲート電極１との間に電子トラップを含まない第３のゲート絶縁膜１３が形成されており、対称な左右の面とゲート電極１との間には第１のゲート絶縁膜６、電荷蓄積膜７、第２のゲート絶縁膜８からなるゲート絶縁膜が形成されている。電荷蓄積膜７を含むゲート絶縁膜は電荷トラップ層を構成しそれぞれメモリノード１１、１２として機能する。なお、対称な左右の面上の第１のゲート絶縁膜６とソース・ドレイン領域５が接していない場合を示したが、これらは接していてもよい。本実施例では、図２のII−II’線に沿って切断された断面図である図３（ｂ）に示すように、素子分離９に面した領域にも電荷トラップを含む領域が形成されている。即ち、図２のＩ−Ｉ’線に沿って切断された断面図である図３（ａ）において、共に電荷トラップを含む第１の絶縁領域と第３の絶縁領域とが、上記素子分離９に面した領域に形成された電荷蓄積膜７を介してつながっている。なお、第１の絶縁領域は図１（ａ）に示す第１の絶縁領域１２１に相当し、第３の絶縁領域は図１（ａ）に示す第３の絶縁領域１２３に相当する。しかし、素子分離９に面した領域では、書き込み・消去時に注入される電荷量は、チャネル領域に面した部分に比べて極端に少なく、閾値電圧には影響しない。そのため、本実施例の構成は、書き込み電荷の保持特性及び書き換え耐性の劣化、並びに消去VT（閾値電圧）の増大には寄与しない。【００４３】
本実施例においては、電荷トラップを含む絶縁膜が形成されている結晶面には（３１１）面を、またシリコン基板とこれと平行な電荷トラップを含まない絶縁膜が形成されている結晶面には（１００）面を用いた。【００４４】
以下、実施例１の製造方法を簡単に説明する。図４（ａ）乃至（ｈ）は、実施例１のトラップ型メモリの製造方法を示す工程順の断面図であって、図２のＩ−Ｉ’線に沿う断面での状態を示す。【００４５】
まず、図４（ａ）に示すように、シリコン基板１０にパターニングされたハードマスク１６を形成し、ハードマスク１６をマスクにしてシリコン基板１０をドライエッチングし凹部を形成する。シリコン基板は（１００）面を主面として用いた。ハードマスク材料としてはここではＣＶＤ（Chemical Vapor Deposition：化学気相成長）法を用いて形成したシリコン窒化膜を用いた。さらに、ハードマスク１６をマスクに酸素注入を行い、熱処理を行うことで凹部の底部にエッチング防止層２１となるシリコン酸化膜を形成する。【００４６】
次に、図４（ｂ）に示すように、ウェットエッチング法を用いてハードマスク１６を後退させ、凹部とのオフセットを形成する。ウェットエッチングには燐酸を用いた。【００４７】
続いて、図４（ｃ）に示すように、ハードマスク１６及びエッチング防止層２１をエッチングマスクとしてシリコンウェットエッチングを行い凹部側面に（３１１）面を露出させる。ここではウェットエッチングには（Ｎ２Ｈ＋４Ｈ２Ｏ）を用いた。【００４８】
次に、ハードマスク１６及びエッチング防止層２１を除去した後、図４（ｄ）に示すように、基板全面を酸化することで第１のゲート絶縁膜６を形成し、その上にＣＶＤ法を用いて電荷蓄積膜７となるシリコン窒化膜を堆積する。なお、酸化には酸化レートの面方位依存性が少ないラジカル酸化等を用いることが望ましい。ここではＩＳＳＧ（In Situ Steam Generation）法を酸化に用いた。【００４９】
次に、図４（e）に示すように、（３１１）面上にレジストマスクを形成した後、窒化膜ドライエッチング及び酸化膜ドライエッチングを連続して行い、ウェハ主面及び凹底部の電荷蓄積膜７及び第１のゲート絶縁膜６をエッチング除去した。その後、レジストマスクを除去した。【００５０】
次に、図４（ｆ）に示すように、電荷蓄積膜７（シリコン窒化膜）並びに凹底部及びウェハ主面を酸化し第２のゲート絶縁膜８及び第３のゲート絶縁膜１３を形成した。ここでの酸化も酸化レートの面方位依存性が少ないラジカル酸化等を用いることが望ましい。ここではＩＳＳＧ法を酸化に用いた。【００５１】
次に、図４（ｇ）に示すようにウェハ全面にＣＶＤ法を用いて、リン添加シリコン膜を堆積し、ゲート形状にパターニングされたレジストマスクを用いてドライエッチングして、ゲート電極１を形成した。ドライエッチング後レジストマスクは除去した。【００５２】
最後に図４（ｈ）に示すように、第２導電型の不純物を注入し、ソース・ドレイン領域５を形成した。なお、図４（ｈ）の工程以降、各部の抵抗値を減少させる目的で、ゲート側壁の形成後ソース・ドレイン・ゲート電極上部をシリサイド化するのが望ましい。
【実施例２】
【００５３】
図５に実施例２の平面図を示す。図５に示すように、トラップ型メモリは半導体基板の所定の領域に素子分離領域９が配置されてソース・ドレイン領域５を含む活性領域を限定する。ソース・ドレイン領域５に挟まれかつ素子分離領域９と直交するように複数の立体チャネル部２０が形成されている。また、立体チャネル部及びソース・ドレイン領域の一部を覆い、かつ立体チャネル部と平行にゲート電極１が形成されている。【００５４】
図６（ａ）は図５に示すＩ−Ｉ’線に沿って切断された断面図、図６（ｂ）は図５に示すII−II’線に沿って切断された断面図である。図６に示されるように、Ｉ−Ｉ’線断面には、第１導電型のシリコン基板１０上にソース・ドレイン領域５となる第２導電型の拡散層が形成されており、このソース・ドレイン領域５に挟まれるように、基板の主面から突出した立体チャネル部２０が形成されている。そして、この立体チャネル部２０全体とソース・ドレイン領域５の一部を覆うようにゲート電極１が形成されている。前記立体チャネル部は３つの結晶面で構成され、真ん中の面は前記半導体基板の結晶面と同じであってゲート電極１との間に前記電子トラップを含まない第３のゲート絶縁膜１３が形成されており、対称な左右の面とゲート電極１との間には第１のゲート絶縁膜６と、電荷蓄積層７と、第２のゲート絶縁膜８とからなるゲート絶縁膜が形成されており、このゲート絶縁膜により電子トラップ層が構成されそれぞれメモリノードとして機能する。なお、対称な左右の面上の第１のゲート絶縁膜６とソース・ドレイン領域５が接していない場合を示したが、これらは接していてもよい。【００５５】
以下、実施例２の製造方法を簡単に説明する。図７（ａ）乃至（ｈ）は、本発明の実施例２の製造方法を示す工程順の断面図であって、図５のＩ−Ｉ’線に沿う断面を示す。【００５６】
まず、図７（ａ）に示すように、シリコン基板１０にシリコン窒化膜を堆積しパターニングを行なって溝を有するハードマスク１６を形成した後、シリコン酸化膜の堆積とＣＭＰ（Chemical Mechanical Polishing：化学機械研磨）法により、ハードマスク１６の溝内にエッチング防止層２１を形成した。シリコン基板は（１００）面を主面として用い、シリコン窒化膜とシリコン酸化膜の堆積にはＣＶＤ法を用いた。【００５７】
次に、レジストマスクを形成しこれをマスクにドライエッチングを行なってハードマスクをパターニングすると共にシリコン基板を掘り下げてシリコン基板上に突起部を形成した。次いで、コリメートスパッタ法を用いてシリコン酸化膜を堆積して露出しているシリコン基板面上にエッチング防止層２１を形成した。その後、レジストマスクをその上に堆積したシリコン酸化膜と共に除去した〔図７（ｂ）〕。【００５８】
続いて、図７（ｃ）に示すように、ハードマスク１６をウエットエッチングにより除去した後、エッチング防止層２１をマスクとしてシリコンウェットエッチングを行い突起部側部に（３１１）面を露出させた。ここではウェットエッチングに（Ｎ２Ｈ＋４Ｈ２Ｏ）を用いた。【００５９】
次に、エッチング防止層２１をＢＨＦ（バッファード・フッ酸）を用いて除去した後、図７（ｄ）に示すように、基板全面を酸化することで第１のゲート絶縁膜６を形成し、その上にＣＶＤ法を用いて電荷蓄積層７となるシリコン窒化膜を堆積する。なお、酸化には酸化レートの面方位依存性が少ないラジカル酸化等を用いることが望ましい。ここではＩＳＳＧ法を酸化に用いた。【００６０】
次に、図７（e）に示すように、（３１１）面上にレジストマスクを形成した後、窒化膜ドライエッチング及び酸化膜ドライエッチングを連続して行い、ウェハ主面及び突起部頂部の電荷蓄積層７及び第１のゲート絶縁膜６をエッチング除去した。その後、レジストマスクを除去した。【００６１】
次に、図７（ｆ）に示すように、電荷蓄積層７（シリコン窒化膜）及び突起部頂部及びウェハ主面を酸化し第２のゲート絶縁膜８及び第３のゲート絶縁膜１３を形成した。ここでの酸化も酸化レートの面方位依存性が少ないラジカル酸化等を用いることが望ましい。ここではＩＳＳＧ法を酸化に用いた。【００６２】
次に、図７（ｇ）に示すようにウェハ全面にＣＶＤ法を用いて、リン添加シリコン膜１を堆積し、ゲート形状にパターニングされたレジストマスクを用いてドライエッチングし、電極を形成した。ドライエッチング後レジストマスクは除去した。【００６３】
最後に、図７（ｈ）に示すように、第２導電型の不純物を注入し、ソース・ドレイン領域５となる不純物拡散層を形成した。なお、図７（ｈ）の工程以降、各部の抵抗値を減少させる目的で、ゲート側壁の形成後ソース・ドレイン・ゲート電極上部をシリサイド化するのが望ましい。
【実施例３】
【００６４】
図８に実施例３のトラップ型メモリの平面図を示す。図８に示すように、半導体基板の所定の領域に素子分離領域９が配置されてソース・ドレイン領域５を含む活性領域を限定する。ソース・ドレイン領域５に挟まれかつ素子分離領域９と直交するように複数の凹部１７が形成されている。また、凹部１７及びソース・ドレイン領域５の一部を覆い、かつ凹部と平行にゲート電極１が形成されている。【００６５】
図９（ａ）は図８に示すＩ−Ｉ’線に沿って切断された断面図、図９（ｂ）は図８に示すII−II’線に沿って切断された断面図である。図９に示されるように、Ｉ−Ｉ’線断面には、第１導電型のシリコン基板１０上にソース・ドレイン領域５となる第２導電型の拡散層が形成されており、このソース・ドレイン領域５に挟まれるように凹部１７が形成されている。そして、凹部１７全体とソース・ドレイン領域５の一部を覆うようにゲート電極１が形成されている。凹部１７とゲート電極１の間には凹部側壁部に限定して第１のゲート絶縁膜６、電荷蓄積膜７、第２のゲート絶縁膜８が連続して形成され、２つの電荷トラップ層がそれぞれメモリノード１１、１２として機能する。凹部の底部及び上面の一部に第３のゲート絶縁膜１３が形成されている。【００６６】
本実施例においては、シリコン基板１０の凹部側壁部に（０１０）面、凹底部に（１００）面を用いた。【００６７】
そして、読み出し電流の向上のため、凹部の各角には丸め処理がなされている方が望ましい。【００６８】
なお、対称な左右の面上の第１のゲート絶縁膜６とソース・ドレイン領域５が接していない場合を示したが、これらは接していてもよい。本実施例では、図８のII−II’線に沿って切断された断面図である図９（ｂ）に示すように、素子分離９に面した領域にも電荷トラップを含む領域が形成されている。即ち、図８のＩ−Ｉ’線に沿って切断された断面図である図９（ａ）において、共に電荷トラップを含む第１の絶縁領域と第３の絶縁領域とが、上記素子分離９に面した領域に形成された電荷蓄積膜７を介してつながっている。なお、第１の絶縁領域は図１（ａ）に示す第１の絶縁領域１２１に相当し、第３の絶縁領域は図１（ａ）に示す第３の絶縁領域１２３に相当する。しかし、素子分離９に面した領域では、書き込み・消去時に注入される電荷量は、チャネル領域に面した部分に比べて極端に少なく、閾値電圧には影響しない。そのため、本実施例の構成は、書き込み電荷の保持特性及び書き換え耐性の劣化、並びに消去VT（閾値電圧）の増大には寄与しない。【００６９】
以下、実施例３のトラップ型メモリの製造方法を簡単に説明する。図１０（ａ）乃至（ｈ）は、本発明の実施例３の製造方法を示す工程順の断面図であって、図８のＩ−Ｉ’線に沿う断面を示す。【００７０】
まず、図１０（ａ）に示すように、（１００）面を主面とするシリコン基板１０にパターニングされたハードマスク１６を形成し、ハードマスク１６をマスクにしてシリコン基板１０をドライエッチングし側面に（０１０）面を露出する凹部１７を形成する。ハードマスク材料としてはここではＣＶＤ法を用いて形成したシリコン窒化膜を用いた。【００７１】
次に、図１０（ｂ）に示すように、ウェットエッチング法を用いてハードマスク１６を後退させ、即ちハードマスク１６の開口を広げて凹部１７とのオフセットを形成した。本工程は必ずしも必要ではないが、後で行うイオン注入において不純物が電荷蓄積層に打ち込まれるのをゲート電極で防止することができ、保持特性向上の観点から有効である。【００７２】
ウェハ洗浄後、図１０（ｃ）に示すように、基板全面を酸化することで第１のゲート絶縁膜６を形成し、その上にＣＶＤ法を用いてシリコン窒化膜を堆積して電荷蓄積膜７を形成した。なお、酸化には酸化レートの面方位依存性が少ないラジカル酸化等を用いることが望ましい。ここではＩＳＳＧ法を酸化に用いた。【００７３】
次に、図１０（ｄ）に示すようにシリコン窒化膜ドライエッチング及びシリコン酸化膜ドライエッチングを連続して行い、ハードマスク１６側面部及び凹部１７側面部以外の電荷蓄積膜７及び第１のゲート絶縁膜６をエッチング除去した。【００７４】
次に、図１０（ｅ）に示すように、シリコン窒化膜である電荷蓄積膜７及びハードマスク１６並びに凹部底部の各表面を酸化して第２のゲート絶縁膜８及び第３のゲート絶縁膜１３を形成した。ここでの酸化も酸化レートの面方位依存性が少ないラジカル酸化等を用いることが望ましい。ここではＩＳＳＧ法を酸化に用いた。【００７５】
次に、図１０（ｆ）に示すようにウェハ全面にＣＶＤ法を用いて、リン添加シリコン膜を堆積し、ＣＭＰ法を用いて平坦化してゲート電極１を形成した。なおＣＭＰ法による研磨はハードマスク１６上のリン添加シリコン膜が完全になくなったところで止めた。【００７６】
その後、図１０（ｇ）に示すようにハードマスク１６の選択除去を行い、露出した第２のゲート絶縁膜８、電荷蓄積膜７、第１のゲート絶縁膜６を順次ウェットエッチングにより除去した。なお、除去の順序は上記以外であってもよい。さらに、図１０（ｈ）に示すように、第２導電型の不純物を注入し、ソース・ドレイン領域５となる不純物拡散層を形成した。【００７７】
なお、図１０（ｈ）の工程以降、各部の抵抗値を減少させる目的で、ゲート側壁の形成後ソース・ドレイン領域表面及びゲート電極上部をシリサイド化するのが望ましい。【００７８】
本製造方法を用いた場合、凹部とゲート電極１及び電荷蓄積層がセルフアラインで形成されるため、書き換え耐性、保持特性、及び読み取り電流に優れたメモリデバイスを低ばらつきで作成することができる。
【実施例４】
【００７９】
図１１に実施例４のトラップ型メモリの平面図を示す。図１１に示すように、半導体基板の所定の領域に素子分離領域９が配置されてソース・ドレイン領域５を含む活性領域を限定する。ソース・ドレイン領域５に挟まれかつ素子分離領域９と直交するように複数の凸部１８が形成されている。そして、凸部１８及びソース・ドレイン領域５の一部を覆い、かつ凸部１８と平行にゲート電極１が形成されている。【００８０】
図１２（ａ）は図１１に示すＩ−Ｉ’線に沿って切断された断面図、図１２（ｂ）は図１１に示すII−II’線に沿って切断された断面図である。図１２に示されるように、Ｉ−Ｉ’線断面には、第１導電型のシリコン基板１０上にソース・ドレイン領域５となる第２導電型の拡散層が形成されている。そして、このソース・ドレイン領域５に挟まれるように凸部１８が形成され、凸部全体とソース・ドレイン領域５の一部を覆うようにゲート電極１が形成されている。凸部とゲート電極１の間には凸部側壁に限定して第１のゲート絶縁膜６、電荷蓄積膜７、第２のゲート絶縁膜８が連続して形成され、２つの電荷トラップ層がそれぞれメモリノード１１、１２として機能する。凸部上面及び底部の一部に第３のゲート絶縁膜１３が形成されている。なお、対称な左右の面上の第１のゲート絶縁膜６とソース・ドレイン領域５が接していない場合を示したが、これらは接していてもよい。【００８１】
以下、実施例４のトラップ型メモリの製造方法を簡単に説明する。図１３（ａ）乃至（ｇ）は、本発明の実施例４の製造方法を示す工程順の断面図であって、図１１のＩ−Ｉ’線に沿う断面を示す。【００８２】
まず、図１３（ａ）に示すように、第１導電型の（１００）面を主面とするシリコン基板１０上にパターニングされたハードマスク１６を形成し、ハードマスク１６をマスクにしてシリコン基板１０をドライエッチングして側面に（０１０）面を露出する凸部１８を形成する。ハードマスク材料としてはここではＣＶＤ法を用いて形成したシリコン窒化膜を用いた。次工程でソース・ドレイン領域を形成する場合には、エッチングは、異方性ドライエッチングを行なった後等方性ドライエッチング又はウエットエッチングを行なってハードマスク１６の端部が凸部１８から庇状に飛び出すようにすることが望ましい。また、２段階のエッチング法に代え異方性の高くはないエッチングにより、凸部１８を形成すると同時にハードマスク１６の端部が凸部１８から飛び出すようにしてもよい。このように加工することにより、次のイオン注入工程において凸部側面が不純物により汚染されることを防止することができる。【００８３】
次に、図１３（ｂ）に示すように、ハードマスク１６をマスクとして第２導電型の不純物をイオン注入して凸部を挟むようにソース・ドレイン領域５となる不純物拡散層領域を形成する。この工程はゲート電極形成後に行ってもよいが、本工程で行うことで凸部に対してセルフアラインでソース・ドレインを形成することができる。【００８４】
ウェハ洗浄後、図１３（ｃ）に示すように、基板全面を酸化することで第１のゲート絶縁膜６を形成し、その上にＣＶＤ法を用いて電荷蓄積層７となるシリコン窒化膜を堆積する。なお、酸化には酸化レートの面方位依存性が少ないラジカル酸化等を用いることが望ましい。ここではＩＳＳＧ法を酸化に用いた。【００８５】
次に、図１３（ｄ）に示すように窒化膜ドライエッチング及び酸化膜ドライエッチングを連続して行い、凸部上面及び底部の電荷蓄積層７及び第１のゲート絶縁膜６をエッチング除去した。【００８６】
次に、図１３（ｅ）に示すように、電荷蓄積層７（シリコン窒化膜）、凸部上面及び底部を酸化し、第２のゲート絶縁膜８及び第３のゲート絶縁膜１３を形成した。ここでの酸化も酸化レートの面方位依存性が少ないラジカル酸化等を用いることが望ましい。ここではＩＳＳＧ法を酸化に用いた。【００８７】
次に、図１３（ｆ）に示すようにウェハ全面にＣＶＤ法を用いて、リン添加シリコン膜１ａを堆積し、レジスト塗布と露光・現像を行なってレジストマスク１９を形成した。なお、レジストマスク１９は凸部１８を完全に覆うようにパターニングした。続いて、図１３（ｇ）に示すようにドライエッチングを用いてリン添加シリコン膜１ａをパターニングしてゲート電極１を形成し、レジストマスク１９を剥離除去した。【００８８】
本製造方法を用いた場合、ゲート電極と凸部は目合わせによって形成しているが、凸部と電荷蓄積層及びソース・ドレイン領域５がセルフアラインで形成される。よって、書き換え耐性、保持特性、及び読み取り電流の優れたメモリデバイスを低ばらつきで作成することができる。【００８９】
この出願は、２００６年１０月２５日に出願された日本出願特願２００６−２８９４５７を基礎とする優先権を主張し、その開示の全てをここに取り込む。
【産業上の利用可能性】
【００９０】
本発明は、例えば書き換え可能な不揮発性メモリに使用される半導体装置に対して好適に用いることができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【国際調査報告】
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