(57)【特許請求の範囲】
【請求項１】
基板と、
前記基板上に配置され、表面とコアとを有し軸方向が前記基板に対して傾いているナノワイヤを備えるナノワイヤ光検出器と、
前記基板内のアクティブピクセル読み出し回路と、
を備えるデバイス。
【請求項２】
前記ナノワイヤ光検出器は、光導電体、フォトダイオード、またはフォトゲートを備える請求項１のデバイス。
【請求項３】
前記ナノワイヤフォトダイオードを囲う少なくとも一つの垂直フォトゲートを更に備える請求項１のデバイス。
【請求項４】
前記垂直フォトゲートは、前記ナノワイヤの前記表面を電気的に不動態化するよう構成され、暗電流を抑制する請求項３記載のデバイス。
【請求項５】
フォトキャリアの寿命が、不動態化されていないナノワイヤフォトダイオードと比べて増加している請求項４のデバイス。
【請求項６】
不動態化されていないナノワイヤフォトダイオードと比べて大きな量子効率を有する請求項４のデバイス。
【請求項７】
前記ナノワイヤは、ｎ型半導体を備える請求項３のデバイス。
【請求項８】
前記ナノワイヤに適用される負バイアスが前記ナノワイヤ内の電荷キャリアを空乏化させる請求項７のデバイス。
【請求項９】
前記ナノワイヤは、ｐ型半導体を備える請求項３のデバイス。
【請求項１０】
前記ナノワイヤに適用される正バイアスが前記ナノワイヤ内の電荷キャリアを空乏化させる請求項９のデバイス。
【請求項１１】
前記アクティブピクセル読み出し回路は、３Ｔ構成の３つのトランジスタを備える請求項１のデバイス。
【請求項１２】
前記アクティブピクセル読み出し回路は、４Ｔ構成の４つのトランジスタを備える請求項１のデバイス。
【請求項１３】
前記ナノワイヤに作動可能に取り付けられたマイクロレンズ結合器を更に備える請求項３のデバイス。
【請求項１４】
前記マイクロレンズ結合器は、球面ボールレンズまたはバイナリレンズである請求項１３のデバイス。
【請求項１５】
閾値を超える前記負バイアスの増加は、前記ナノワイヤの前記表面を反転する請求項８のデバイス。
【請求項１６】
閾値を超える前記負バイアスの増加は、前記ナノワイヤの前記表面および前記コアの移動性電荷を空乏化させる請求項１０のデバイス。
【請求項１７】
前記フォトゲートと前記ナノワイヤの間に絶縁クラッド層を更に備える請求項３のデバイス。
【請求項１８】
前記絶縁クラッド層の厚みは、前記ナノワイヤの前記軸方向に沿って変化する請求項１７のデバイス。
【請求項１９】
基板フォトダイオードを更に備える請求項３のデバイス。
【請求項２０】
前記ナノワイヤは前記基板の第１の面に配置され、前記基板フォトダイオードは前記基板の第２の面に配置される請求項１９のデバイス。
【請求項２１】
前記ナノワイヤと前記基板フォトダイオードの両方が前記基板の同じ面に配置される請求項１９のデバイス。
【請求項２２】
前記ナノワイヤの前記軸方向は、前記基板に対して略垂直である請求項１のデバイス。
【請求項２３】
基板を備えたピクセルの配列と、前記基板上に配置され、表面とコアとを有し軸方向が前記基板に対して角度をなすナノワイヤを備えるナノワイヤ光検出器と、前記基板内のアクティブピクセル読み出し回路と、を備えるデバイス。
【請求項２４】
モノリシックＣＭＯＳ回路を備える請求項２３のデバイス。
【請求項２５】
前記ナノワイヤの前記軸方向は前記基板に対して略垂直である請求項２３のデバイス。
【請求項２６】
二つの光検出器の存在が、異なる波長の電磁放射の収集を可能とする請求項２３のデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本出願は、2009年11月19日に出願され「NANOWIRE CORE-SHELL LIGHT PIPES」と題する米国特許出願12/621,497に関連する。当該米国特許出願の内容は参照により全体として本明細書に組み込まれる。
【０００２】
本発明は、概して、ナノワイヤ製造プロセスを加えた標準的なCMOSプロセスを用いて製造可能な半導体イメージングデバイス分野に関する。
【背景技術】
【０００３】
相補型金属酸化膜半導体（ＣＭＯＳ）により実装されるイメージングデバイスがよく知られており、ＣＣＤイメージセンサと共に広く用いられている。ＣＭＯＳイメージングデバイスにはいくつかの長所がある。すなわち、ＣＭＯＳイメージングデバイスは、（１）コストおよび消費電力を削減でき、（２）メモリーチップやマイクロプロセッサ、その他のデジタルまたはアナログＩＣを含む民生用ＩＣの大量生産のために開発され高度に標準化されたプロセスを使用し、製造が容易であり、（３）デバイスの大きさや消費電力量の縮小を可能とし、シングルチップ上で多様な機能を統合する。また、ＣＭＯＳプロセスにおける新たな進歩によってもたらされる、小型化されたジオメトリプロセス（smaller geometry processes）の適用も可能とする。
【０００４】
イメージングデバイスは、一般に光検出デバイスおよび支持回路を含むピクセルの行・列から形成される。光検出デバイスは、一般にフォトダイオード、光伝導体、およびフォトキャパシタを含み、その各々は光検出器に衝突する光子に応じて光電荷を生成する。ＣＭＯＳピクセルは、一般に、フォトダイオード、およびピクセル出力のために光電荷を電圧信号に変換する３つまたは４つのトランジスタを含む。
【０００５】
一般に、ピクセル配列の中の一つまたは複数の光検出器は、ピクセル領域全体に降りかかる光束の一部分のみを受光する。これは、入射光をブロックし一般に光検出器としては作動しない支持回路構成をピクセルが含むからである。ピクセル領域に対する光検出器領域の割合は、しばしば、光学的開口率（optical fill factor）と呼ばれる。一般に、小さなピクセルの開口率は３０％未満である。このことは、ピクセル内の一つまたは複数の光検出器によって検出される光エネルギーは、ピクセルが受ける光エネルギーの３０％未満であることを意味する。
【０００６】
マイクロレンズシステムは、追加の製造プロセスを必要とするが、光検出器上に光束を集中させることによって開口率を向上させるために、ピクセル配列内の全てのピクセル上に一般に配置される。このアプローチでは、通常は、製造上の要求で各マイクロレンズ間に一般に０．７μｍの間隔を必要とする。２μｍ×２μｍのような小さなピクセルの場合には、マイクロレンズはおよそ１．３μｍの直径を有する円形状となる。この場合、マイクロレンズは、ピクセル領域の約３３％をカバーできるだけである。したがって、小型のＣＭＯＳピクセルにとって、マイクロレンズを用いた開口率の向上は、無視できるほど小さなものである。
【０００７】
そのうえ、光が光検出器の表面に至るまでには、多数の厚みのある絶縁層を通過する必要がある（図1）。隣接する層間の各境界では、屈折率変化および境界の存在によって反射する光もある。さらに、厚みのある層を通過して伝導する間に光エネルギーが失われる。この光伝導ロスは、層の数や厚さに比例する。さらに、多数の絶縁層は、ＣＭＯＳ製造上の要求により形成されている。最新のＣＭＯＳプロセスは、イメージセンサの製造のために一般に５つから６つの金属層を用いる。このことは、各絶縁層および金属層はおよそ１．０μｍの厚みとなるので、５μｍから６μｍの厚みの絶縁層の堆積をもたらす。さらに、光検出器の上部において金属層が存在しない部分では、絶縁層は、表面層を平坦化するための平坦化層により覆われる。
【０００８】
結果として、伝導ロスに起因した光エネルギー損失は甚大となり得る。加えて、ピクセルサイズが２．０μｍ×２．０μｍと同程度、または、さらに小さい場合には、光検出器の上方にある金属層のウィンドウ開口部（window opening）のサイズに対する高さのアスペクト比は６より大きくなる。この場合、光が像面（imaging plane）に対して直角以外の角度で入射すれば、光線は金属層によって妨げられる。もしマイクロレンズが用いられている場合には、アスペクト比はさらに高くなり、より悪い光影効果（light shadow effect）をもたらす。この光影（light shadowing）は、ピクセルサイズが小さくなるに従って、より悪化する。この結果、ピクセル信号は深刻に減衰し、許容できない信号雑音比（SNR）となってしまう。
【０００９】
従って、新型のピクセル構造を導入することによって、これらの問題を解決する必要性がある。好ましくは、新しい構造は、製造の容易性や電子機器の統合（electronics integration）のためＣＭＯＳ互換とすべきである。
【発明の概要】
【００１０】
概して、本発明の実施形態は、ナノワイヤ構造の光検出器を有するアクティブピクセルセンサ（ＡＰＳ）を形成するために、アクティブピクセル回路とナノワイヤ光検出器とを結合する。能動素子は、電子および／または正孔の流れを電気的に制御可能な任意のタイプの回路部品である（電気若しくは光を制御する電気、または、その逆）。その他の電気信号を用いて電流を制御することができないコンポーネントは受動素子と呼ばれる。抵抗器、キャパシタ、誘導体、変圧器、およびダイオードは受動素子とされる。ここに開示される実施形態において、能動素子には、導波管、トランジスタ、シリコン制御整流子（ＳＣＲｓ）、発光ダイオード、およびフォトダイオードを含むが、これらに限定はされない。導波管は、選択的な波長の電磁放射をその物理的な境界により決められる方向に制限し導くよう設計されたシステムまたは材料である。好ましくは、選択的な波長は導波管の直径の関数（function）となる。能動導波管は、電子および／または正孔の流れを電気的に制御可能な導波管である（電気若しくは光を制御する電気、または、その逆）。例えば能動導波管のこうした性能が、能動導波管が「能動（active）」であって能動素子の部類に含まれると考えられることの理由の一つである。
【００１１】
本発明の典型的な実施形態によれば、イメージングデバイスは業界標準のＣＭＯＳプロセスを用いるモノリシックＣＭＯＳ集積回路として形成される。この実施形態は、ピクセル配列を有する焦点面を含み、ピクセルの一つ一つはアクティブピクセル読み出し回路を含む。アクティブピクセル読み出し回路は、増幅電界効果トランジスタ（ＦＥＴ）、リセットＦＥＴ、出力スイッチングＦＥＴ、およびトランスファーゲート（光検出器から増幅ＦＥＴの入力ノードへ電荷を転送するスイッチングＦＥＴ）を含み得る。この実施形態は、一般に、４−Ｔコンフィギュレーションとして構成される４つのＦＥＴをピクセル内に備える。その他の実施形態では、ピクセル読み出し回路は、トランスファーゲートを除くことにより３−Ｔコンフィギュレーションを備える。その読み出し回路に加え、各ピクセルは、一般に、非常に狭くかつ長い円筒状の半導体ロッド（即ち、ナノワイヤ）として形成される光検出器を含む。
【００１２】
他の実施形態によれば、ナノワイヤ内で生成される光電荷をバルクフォトダイオード内で生成される光電荷から分離できるよう、追加のトランスファーゲートがナノワイヤ構造の光検出器に対して動作可能に接続するよう形成される。
【００１３】
他の一連の実施形態によれば、ナノワイヤ構造の光検出器は多様なフォトダイオードとして形成され、ｐドープトナノワイヤ、ｎドープトナノワイヤ、アキシャルｐ−ｎダイオード、アキシャルｐ−ｉ−ｎダイオード、同軸ｐ−ｎダイオード、同軸ｐ−ｉ−ｎダイオード、基板裏面のｐドープトナノワイヤ、および基板裏面のｐ＋ドープト外殻を有するｐドープトナノワイヤが含まれる。
【００１４】
一実施形態は、基板と、前記基板上に配置されたナノワイヤ光検出器、表面とコアとを有し軸方向が前記基板に対して垂直であるナノワイヤを備えるナノワイヤフォトダイオードと、前記基板内のアクティブピクセル読み出し回路と、を備えるデバイスに関する。一態様では、前記ナノワイヤ光検出器は、光導電体、フォトダイオード、またはフォトゲートを備える。他の態様では、前記デバイスは、前記ナノワイヤフォトダイオードを囲う少なくとも一つの垂直フォトゲートを更に備える。他の態様では、前記垂直フォトゲートは、前記ナノワイヤの前記表面を電気的に不動態化するよう構成され、暗電流を抑制する。他の態様では、フォトキャリアのライフタイムは、不動態化されないナノワイヤフォトダイオードと関係する増加である。
【００１５】
他の態様では、不動態化されないナノワイヤフォトダイオードに関係するより良い量子効率を有する。他の態様では、前記ナノワイヤは、ｎ型半導体を備える。他の態様では、前記ナノワイヤに適用される負バイアスは、前記ナノワイヤ内の電荷キャリアを空乏化させる。他の態様では、前記ナノワイヤは、ｐ型半導体を備える。他の態様では、前記ナノワイヤに適用される正バイアスは、前記ナノワイヤ内の電荷キャリアを空乏化させる。他の態様では、前記アクティブピクセル読み出し回路は、３−Ｔコンフィギュレーションでの３つのトランジスタを備える。他の態様では、前記アクティブピクセル読み出し回路は、４−Ｔコンフィギュレーションでの４つのトランジスタを備える。
【００１６】
他の態様では、前記ナノワイヤに作動可能に取り付けられたマイクロレンズ結合器を更に備える。他の態様では、前記マイクロレンズ結合器は、球面ボールレンズまたはバイナリレンズである。他の態様では、閾値を超える前記逆バイアスの増加は、前記ナノワイヤの前記表面を反転させる。他の態様では、閾値を超える前記逆バイアスの増加は、移動性電荷の前記ナノワイヤの前記表面および前記コアを空乏化させる。他の態様では、前記フォトゲートと前記ナノワイヤの間に絶縁クラッド層を更に備える。他の態様では、前記絶縁クラッド層の前記厚みは、前記ナノワイヤの前記軸方向に沿って変化する。他の態様では、基板フォトダイオードを更に備える。他の態様では、前記ナノワイヤは前記基板の第１の面に配置され、前記基板フォトダイオードは前記基板の第２の面に配置される。他の態様では、前記ナノワイヤと前記基板フォトダイオードの両方が前記基板の同じ面に配置される。
【００１７】
一実施形態は、ピクセル配列と、基板を備えるピクセルと、前記基板上に配置されたナノワイヤ光検出器、表面とコアとを有し軸方向が前記基板に対して垂直であるナノワイヤを備えるナノワイヤフォトダイオードと、前記基板内のアクティブピクセル読み出し回路とを備えるデバイスに関する。一態様では、前記デバイスはモノリシックＣＭＯＳ回路を備える。
【図面の簡単な説明】
【００１８】
ここで開示する実施形態は、例としてのみ、対応する参照記号が対応する部分を示す添付の概要図を参照しつつ、ここに開示されるだろう。
【００１９】
【図１】従来技術である小型ＣＭＯＳピクセルの横断面図を示す。
【００２０】
【図２ａ】表面照射のナノワイヤ構造の光検出器を有するピクセルの実施形態の概略横断面図を示す。
【００２１】
【図２ｂ】図２ａに図示する実施形態について、ナノワイヤ構造の光検出器上にバイナリマイクロレンズを有する態様を示す。
【００２２】
【図３】裏面照射のナノワイヤ構造の光検出器を有するピクセルの実施形態の概略横断面図を示す。
【００２３】
【図４】ナノワイヤと垂直フォトゲート（ＶＰＧ）を持つＣＭＯＳピクセルを有する実施形態を示す。
【００２４】
【図５ａ】ｎ型ナノワイヤとＶＰＧを持つＣＭＯＳピクセルを有する実施形態を示す。
【００２５】
【図５ｂ】図５ａの実施形態のＡ１−Ａ２ラインに沿ったポテンシャルプロファイルを示す。
【００２６】
【図５ｃ】ｐ型ナノワイヤとＶＰＧを持つＣＭＯＳピクセルを有する実施形態を示す。
【００２７】
【図５ｄ】図５ｃの実施形態のＢ１−Ｂ２ラインに沿ったポテンシャルプロファイルを示す。
【００２８】
【図６】図４の実施形態のＣ１−Ｃ２ラインに沿ったポテンシャルプロファイルを示す。
【００２９】
【図７ａ】負フォトゲートバイアスと絶縁クラッド層の厚みの漸進的な変化とを有する実施形態を示す。
【００３０】
【図７ｂ】負フォトゲートバイアスと絶縁クラッド層の厚みの階段状の変化とを有する実施形態を示す。
【００３１】
【図７ｃ】正フォトゲートバイアスと絶縁クラッド層の厚みの漸進的な変化とを有する実施形態を示す。
【００３２】
【図７ｄ】正フォトゲートバイアスと絶縁クラッド層の厚みの階段状の変化とを有する実施形態を示す。
【００３３】
【図８】ｐ−ｎ接合を形成するためにｐドープトナノワイヤがｎ＋エピタキシャル層に覆われているデュアルフォトダイオード構造を持つ実施形態の横断面図を示す。
【００３４】
【図９】ナノワイヤ構造のフォトゲート検出器を有するＣＭＯＳピクセルの実施形態を示す。
【００３５】
【図１０】ナノワイヤの周辺にナノワイヤ構造のｐ−ｉ−ｎフォトダイオードおよび垂直フォトゲートを有するＣＭＯＳアクティブピクセルの実施形態を示す。
【００３６】
【図１１】ナノワイヤの周辺にナノワイヤ構造のｐ−ｉ−ｎフォトダイオードおよび垂直フォトゲートを有するＣＭＯＳアクティブピクセルの他の実施形態を示す。
【００３７】
【図１２】裏面照射のイメージセンサの実施形態を示す。
【００３８】
【図１３】他の裏面照射のイメージセンサの実施形態を示す。
【発明を実施するための形態】
【００３９】
後続の詳細な説明では、本明細書の一部を構成する添付図面を参照する。図面においては、文脈上別に解される場合を除き、類似の記号は一般に類似のコンポーネントを示す。詳細な説明で説明された実施形態、図面、及びクレームは、本発明の範囲を限定することを意図するものではない。本明細書において提示される発明主題の趣旨や範囲を逸脱しない限り、詳細な説明で説明されていない実施形態を適用することも可能であり、詳細な説明で説明されていない変更をなすことも可能である。
【００４０】
図示された構成要素の記号は、次の表に要約される。各要素については以下でより詳細に説明される。
【表１】
0005576943.tif 000002
【００４１】
ナノワイヤという語は、ナノメータのオーダ（例えば、数百ナノメータまたはそれより小さい）の厚みまたは直径を有し、不自然でない長さを有する構造のことを指す。ナノワイヤは金属材料（例えば、Ｎｉ、Ｐｔ、Ａｕ）、半導体材料（例えば、Ｓｉ、ＩｎＰ、ＧａＮなど）、及び絶縁性材料（例えば、ＳｉＯ２、ＴｉＯ２）を含み得る。ナノワイヤは、１００若しくはそれ以上のアスペクト比（長さ−幅比）を示すことがある。ナノワイヤ自体が１次元材料とされ得る。ナノワイヤはバルク材料や３次元材料では観察されない多くの興味深い特性を持つことがある。これは、ナノワイヤ中の電子が側方に制限される量子となり、従って、バルク材料に見られるエネルギーレベルやエネルギーバンドの従来から見られる連続性とは異なるエネルギーレベルを占めることがあるからである。結果として、ナノワイヤは不連続の電気的または光学的なコンダクタンス値を有すことがある。
【００４２】
ナノワイヤは基板に対して直立し（直角をなし）、基板から突き出ている。直立したナノワイヤは、基板の表面に存在するか、もしくは、基板の裏面に存在する。本実施形態の基板は、典型的には電子部品とナノワイヤフォトダイオードを有する。表面ナノワイヤ構造では、直立したナノワイヤは電子部品が配置されている基板面と同じ面に位置し、また裏面ナノワイヤ構造では、直立したナノワイヤは基板内または基板上に配置されている電子部品と反対側の基板面に配置される。
【００４３】
ＣＭＯＳピクセルとナノワイヤは、それぞれ、異なる材料を用いて形成することができる。例えば、シリコンはＣＭＯＳイメージデバイスの製造に用いることができる。しかしながら、ナノワイヤは、III−Ｖ族またはII−VI族の材料（例えば、ＧａＡＳ、ＧａＮ、ＧａＰ、ＩｎＰ、ＩｎＮ、ＩｎＡｓ、ＣｄＴｅ、ＣｄＳｅ、ＺｎＳ、ＺｎＳｅ、など）を用いて製造されたＣＭＯＳデバイス上に形成することができる。
【００４４】
トランスファーゲートは、ピクセル内で用いられるスイッチ若しくはトランジスタである。トランスファーゲートの役割は、デバイスの一方から他方へ電荷を伝達することである。ある実施形態では、トランスファーゲートは、フォトダイオードからセンスノード（若しくは浮動拡散）へ電荷を伝達するのに用いられる。リセットゲートは、デバイスをリセットするために用いられるゲートスイッチである。ある実施形態では、デバイスはｎ＋領域によって形成されるセンスノードである。リセットは、特定の電圧により設定されたオリジナル電圧レベルに復元することを意味する。ある実施形態では、リセットドレイン（ＲＤ）の電圧がリセットレベルとして用いられる電圧となる。
【００４５】
ピンドフォトダイオード（pinned photodiode）は、電圧変化を持たない状態を含むフォトダイオードである。通常のピンドフォトダイオードは、フォトダイオードの活性層の表面におけるドープされたピニング層を含み、このピニング層は、フォトダイオード中の移動性電荷を空乏化させる。ピニング層は、一般にフォトダイオードの活性層の表面の電位を、基板の電位（典型的にはグランドレベルまたはゼロボルト）にピニングする。このように、ピニング層は、フォトダイオードの活性層の表面における暗電流を低減させる。
【００４６】
一部の実施形態では、シリコンナノワイヤ（ＳｉＮＷ）は、vapor-liquid-solid （ＶＬＳ）成長法を用いて成長させる。この方法では、金属液滴が触媒として、Ｓｉを含む原料ガスの分解を引き起こす。ガスからのシリコン原子が、液滴の中に溶け込み共晶液（eutectic liquid）を形成する。共晶液は、Ｓｉリザーバーとして機能する。より多くのシリコン原子が溶液の中に溶け込むと、共晶液はシリコンで過飽和状態となり、最終的にＳｉ原子が析出（precipitation）する。典型的には、Ｓｉは滴の底部から外へ析出し、上部に金属触媒滴を伴うＳｉナノワイヤのボトムアップ成長をもたらす。
【００４７】
一部の実施形態では、金がシリコンナノワイヤの成長のための金属触媒として用いられる。しかしながら、その他の金属（Ａｌ、ＧＡ、Ｉｎ、Ｐｔ、Ｐｄ、Ｃｕ、Ｎｉ、Ａｇやこれらの化合物を含む。但し、これらに限定されない）を用いても良い。固体の金は、スパッタリング、化学蒸着（ＣＶＤ）、プラズマＣＶＤ（ＰＥＣＶＤ）、蒸着などの通常のＣＭＯＳ技術を用いて、シリコン・ウエハー上に堆積させパターン化しても良い。パターニングは、例えば、光リソグラフィーや電子線リソグラフィー、その他の適した技術を用いて実行しても良い。シリコン・ウエハーは、その後加熱され、シリコン・ウエハー上で金を液滴化させることができる。シリコンと金とは、１９％のＡｕで融点が３６３℃である共晶を形成する。即ち、Ｓｉ−Ａｕ共晶の液滴は、シリコンデバイスの加工にふさわしい適度な温度である３６３℃で形成する。
【００４８】
一部の実施形態では、基板は（１１１）配向を有する。しかしながら、他の配向（（１００）配向を含み、但しこれに限定されない）を用いても良い。ナノワイヤ生成のための普通のシリコン原料ガスは、ＳｉＨ４である。しかしながら、他のガス（ＳｉＣｌ４を含み、但しこれに限定されない）を用いても良い。ある実施形態では、ナノワイヤ成長は、例えば、圧力は８０−４００ｍＴｏｒｒ、温度は４５０−６００℃の範囲で、ＳｉＨ４を用いて行う。ある実施形態では、温度は４７０−５４０℃の範囲内である。典型的には、ＳｉＨ４の分圧が低いほど、垂直ナノワイヤの高い割合での生成をもたらす。例えば、８０ｍＴｏｒｒの分圧と４７０℃においては、Ｓｉナノワイヤの６０％までもが垂直＜１１１＞方向に成長する。ある実施形態では、ほぼ円筒形であるナノワイヤが成長するかもしれない。他の実施形態では、ナノワイヤは六方晶系である。
【００４９】
一実施形態では、ナノワイヤ成長は、高温壁低圧・化学蒸着（ＣＶＤ）装置を用いて行われる。アセトンとイソプロパノールを用いてシリコン基板をクリーニングした後に、自然酸化物を除去するためにサンプルをＨＦ緩衝溶液に浸す。薄く連続したＧａおよびＡｕの金属層（通常は厚さ１−４ｎｍ）は、熱蒸着によって基板上に堆積させることもできる。一般に、Ｇａ層はＡｕ層より先に堆積される。実施形態では、ＣＶＤチャンバを排気しておよそ１０−７ｔｏｒｒまで減圧した後で、金属液滴を形成するために真空内で基板を６００℃まで熱する。Ｓｉナノワイヤは、例えば、全圧が３ミリバール（ｍｂａｒ）で、流量１００ｓｃｃｍのＳｉＨ４を用いて、温度が５００℃から７００℃までの温度範囲で成長させることができる。
【００５０】
Ａｕ−Ｇａ触媒を用いて成長させたＳｉナノワイヤの大きさおよび長さは、比較的均質であり、多くのワイヤは４つの＜１１１＞方向（the four <111> directions）に沿った配向性となる。比較のため、純金を触媒として成長するＳｉナノワイヤは、核となり（nucleate）、よりランダムに分布する長さおよび直径で成長する。さらに、Ａｕ−Ｇａ触媒を用いて成長させたナノワイヤは、軸方向に沿って先細りする傾向がある。長時間かけて成長したナノワイヤの先端径は、短時間で成長したものと同じであり、ナノワイヤの先端径は触媒の直径によって決まる。しかしながら、ナノワイヤの占有領域（footprint）は、成長の過程で増大する傾向にある。このことは、ナノワイヤの先細りが主にシリコンの側壁の堆積（放射状の成長）により生じることを示している。ナノワイヤは、最下部（基部）での直径が１５００ｎｍで成長することもあるが、先端の直径が７０ｎｍより小さく長さが１５μｍを超えることもある。さらに、ナノワイヤの直径は成長温度と相関関係がある。成長温度が高いほど、より小さい直径のナノワイヤとなる。例えば、Ｇａ／Ａｕ触媒を用いて６００℃で成長したナノワイヤの平均的直径は約６０ｎｍであるが、５００℃では、平均的直径は約３０ｎｍまで縮小する。加えて、堆積温度が下げられるほど、直径のばらつきが狭まる傾向にある。
【００５１】
ＶＬＳプロセスを用いると、垂直ナノワイヤ、即ち基板面に対してほぼ垂直なナノワイヤ、が成長することがある。一般に、全てのナノワイヤが完全に垂直となるわけではない。即ち、ナノワイヤは面に対して９０度以外の角度で傾くかもしれない。一般に観察される傾いたナノワイヤは、３つの７０．５°だけ傾斜した＜１１１＞エピタキシャル成長方向、および、３つの更なる７０．５°傾斜方向を含むが、これらに限定されない。これらの傾斜方向は、６０°単位で回転する。
【００５２】
垂直ナノワイヤの成長に加え、ＶＬＳプロセスはドープトナノワイヤ（doped NWs）の成長に用いても良い。実際、原料ガスの組成を変更することにより、成長するワイヤにおけるドーピングプロファイルを生成することができる。例えば、ナノワイヤは、ジボラン（Ｂ２Ｈ２）またはトリメチルボラン（ＴＭＢ）を原料ガスに加えることにより、ｐ型となる。シリコンナノワイヤに対してアクセプター原子を追加するその他のガスを用いても良い。ナノワイヤは、原料ガスにＰＨ３またはＡｓＨ３を加えることにより、ｎ型とすることができる。シリコンナノワイヤに対してドナー原子を追加するその他のガスを用いても良い。生成することができるドーピングプロファイルは、ｎ−ｐ−ｎ、ｐ−ｎ−ｐ、およびｐ−ｉ−ｎが含まれるが、これらに限定されない。
【００５３】
さらに、他の方法またはＶＬＳ法のバリエーションをナノワイヤの成長のために用いても良い。他の方法またはバリエーションとしては、（１）ＣＶＤ、（２）反応性雰囲気（reactive atmosphere）、（３）蒸着、（４）分子線エピタキシー法（ＭＢＥ）、（５）レーザーアブレーション（laser ablation）、及び（６）溶液成長法を含むが、これらに限定されない。ＣＶＤプロセスにおいては、揮発性ガス状シリコン前駆体が提供される。シリコン前駆体ガスの例としては、ＳｉＨ４およびＳｉＣｌ４が含まれる。ＣＶＤは、エピタキシャル成長のために用いても良い。さらに、ドーピングは、シリコン前駆体に対して揮発性ドーピング前駆体を加えることにより完成させることができる。反応性雰囲気におけるアニーリング（annealing）は、基板に反応するガス内での基板の加熱処理を含む。例えば、もしシリコンが水素を含む雰囲気中でアニールされると、水素が局所的にシリコン基板と反応し、ＳｉＨ４を生成する。ＳｉＨ４はその後、触媒である金属滴と反応し、これによりナノワイヤ成長を開始させることができる。この成長プロセスは、非ＣＭＯＳプロセスに用いることができる。
【００５４】
蒸着法では、ＳｉＯ２ソースはＳｉＯガスの生成をもたらす条件下で加熱される。ＳｉＯガスが金属触媒液滴に吸着すると、ＳｉおよびＳｉＯ２が生成される。この方法は、金属触媒滴を用いずに実行するものとしてもよい。金属触媒なしで、ＳｉＯ２がシリコンナノワイヤの成長に対して触媒作用を及ぼすことが観察されている。ＭＢＥ法では、シリコン原子が蒸発するまで、高純度のシリコンソースが加熱される。ガス状シリコンビームが基板に対して向けられる。ガス状シリコン原子は、金属液滴に吸着すると共に溶け込み、これによりナノワイヤ成長を開始させる。
【００５５】
レーザーアブレーション法では、レーザービームがシリコンと触媒原子の両方を含む原料に向けられる。アブレートされた原子は、不活性ガス分子との衝突によって冷却され、元々のターゲットと同じ組成物を含む液滴を形成するために凝縮する。即ち、液滴はシリコンと触媒原子の両方を含む。レーザーアブレーション法は、純粋なシリコンで本質的に構成されるターゲットを用いて実行しても良い。
【００５６】
溶液を基礎とする技術は一般に有機流体を用いる。具体的には、有機流体はシリコン原料および触媒粒子が豊富であって、高圧力調整された超臨界有機流体により一般に構成される。金属−シリコン共晶の上の反応温度で、シリコン前駆体が分解し、金属と共に合金を形成する。過飽和上では、シリコンは外部に析出し、ナノワイヤを成長させる。
【００５７】
上述のナノワイヤ成長技術は全てボトムアップ技術である。しかしながら、ナノワイヤはトップダウン技術によって製造するものとしてもよい。トップダウン技術は、一般にパターニングおよび適切な基板（例えば、シリコン）のエッチングを伴う。パターニングはリソグラフィー、例えば、電子線リソグラフィー、ナノ球リソグラフィー、及びナノプリントリソグラフィー、により行うことができる。エッチングはドライまたはウェットのいずれかにより実行するものとしてもよい。ドライエッチング技術は、反応性イオンエッチングを含むが、これに限定されない。ウェットエッチングは、標準的なエッチングにより、または、金属支援エッチング（metal-assisted etching）プロセスを介して行っても良い。金属支援エッチングプロセスにおいて、Ｓｉは、湿式化学的にエッチングされ、エッチング液に塩として加えられる貴金属の存在により触媒作用を及ぼされてＳｉ分解反応を伴う。
【００５８】
ナノワイヤは、その次元、およびコアやクラッド層の直径、長さ、屈折率等の設計パラメータに依存する一定の選択的な光エネルギーの帯域幅を吸収する。吸収されない光エネルギーは、導波管内のようにナノワイヤに沿って伝わる。こうした特性を用いることにより、ナノワイヤは、イメージングデバイス内の色選択フィルタデバイスとして用いることができる。さらに、ナノワイヤ構造の光検出器は、カラー高感度光センサとして構成することができる。この特徴を拡張することにより、カラー情報収集ピクセル配列を形成することができる。
【００５９】
図２は、イメージングデバイス内に形成された、多くのセル（cell）の焦点面アレイの一つのピクセルの横断面概略図を示す。各ピクセルは、半導体基板１０１上に金属線１０３と共に形成された読み出し回路１００を含む。感光性の要素として、ナノワイヤ構造の光検出器１０２が基板から立位して形成されている。ナノワイヤ構造の光検出器１０２の長さに沿って光吸収が生じる。ナノワイヤ構造の光検出器１０２の出力は、基板内に配置された読み出し回路１００に接続することができる。ナノワイヤ構造の光検出器１０２の占有領域は小さいので、複数のナノワイヤ構造の光検出器１０２を単一のピクセル内に形成することができる。ナノワイヤ構造の光検出器１０２の長く垂直な構造の役割は、光エネルギーの一定の帯域幅を吸収し対応する電気信号を生成すること、および／または、吸収されない光エネルギーを最小の損失で基板ダイオードに導くことであり、従って、導波管として機能する。ナノワイヤの上端には、最小のエネルギー損失または反射で入射光をナノワイヤに結合するために、光結合器（例えば、レンズ）１０５を形成することができる。この実施形態では、マイクロレンズを結合器として用いても良い。マイクロレンズは、球面ボールレンズであっても良いが、これに限られない。球面ボールレンズのカップリング効率は、一般に９０％より高い。他の態様では、図２ｂに示すように、バイナリマイクロレンズ（binary microlens）を用いても良い。
【００６０】
図３は、薄型半導体基板の裏面にナノワイヤ構造の光検出器を持つピクセルの横断面概要図である。ナノワイヤ１０９は、一定の帯域幅の光エネルギーを吸収すると共に薄型基板に電荷を放出することにより光電荷を生成する。電荷はその後、薄型基板内の読み取り回路１００により電界を用いて集められる。
【００６１】
また、ナノワイヤは吸収されない光を基板１０８に導き結合させる。ナノワイヤ構造の光検出器を基板１０８の裏面で用いることの長所は、ナノワイヤ製造の容易さである。ナノワイヤを表面に形成すると、ナノワイヤが生成されるであろう領域内の、図２に示す厚みのある絶縁層１０４を取り除く必要がある。対照的に、図３に開示する実施形態は、この取り除くステップなしに実現することができる。さらに、ＣＭＯＳデバイスの表面の構造を変更することなしに、ナノワイヤを製造し得る。この実施形態は、表面の金属および絶縁層１０６と裏面の金属および絶縁層１０７の両方を含む。さらに、表面の実施形態の場合のように、光結合器１０５のマイクロレンズはナノワイヤ１０９に結合されるものとしても良い。
【００６２】
ナノワイヤ構造の半導体は、種々の光検出器の形態に構成され得る。これらの光検出器の形態には、光導電体、フォトダイオード、またはフォトゲートデバイスを含む。光導電体は、その抵抗率が入射光の作用に従って変化する感光デバイスである。フォトダイオードは、ｐ−ｎダイオードまたは光電荷として電子−正孔ペアを生成するｐ−ｉ−ｎダイオードである。フォトゲートデバイスは、半導体内にポテンシャル井戸を生成しポテンシャル井戸内に光電荷を蓄積するバイアス・ゲートを有するＭＯＳ（金属酸化膜半導体）デバイスである。以下の実施形態では、フォトダイオード、フォトゲートデバイス、またはフォトダイオードとフォトゲート検出器との組合せの様々な形態が光検出部品として実装される。
【００６３】
図４は、ナノワイヤ構造のフォトゲートデバイスを有するＣＭＯＳピクセルの横断面図を示す。この実施形態では、ピクセル毎に二つの光検出器（ナノワイヤフォトゲート検出器、および、基板ダイオード）が存在する。ナノワイヤは、絶縁クラッド層と垂直ゲートを有するｎ型半導体により形成される。ナノワイヤを囲う垂直ゲートの役割は、わずかな負バイアス電圧をナノワイヤフォトゲートに適用することにより、図５ｂに示すように、ナノワイヤを空乏化させナノワイヤのコアにポテンシャル井戸を生成することである。さらに、負フォトゲートバイアスにより正孔がナノワイヤの表面領域に蓄積されるから、負バイアス電圧の増大はナノワイヤの表面領域をｐ＋に反転させる。結果として、ナノワイヤは不純物ドーピングなしにピンドフォトダイオードと同様に振舞う。ｐ型ナノワイヤの場合、ナノワイヤを空乏化させるためには正バイアス電圧を適用する。真性（intrinsic）ナノワイヤの場合には、空乏化のためのフォトゲートバイアスは必要ない。しかしながら、負バイアスは、表面ピニング効果を引き起こすために適用してもよい。
【００６４】
ナノワイヤ構造の光検出器を囲う垂直フォトゲートによって、有利な効果がもたらされる。シリコンなどの半導体の表面は、境界の原子のダングリングボンドに起因する欠陥を有することが知られている。これらの欠陥は、半導体内のエネルギーバンドギャップの範囲内で欠陥状態を形成し、熱生成プロセスを介してリーク電流または暗電流をもたらす。フォトゲートバイアスなしでは、ナノワイヤは、その表面領域から生成される非常に大きな暗電流を生じ得る。これは、ナノワイヤの容積に対する表面比率は、従来の基板デバイスと比較して非常に大きいからである。したがって、フォトゲートバイアス電圧は、ナノワイヤの表面を電気的に不動態化することにより、暗電流の抑制の助けとなるかもしれない。ナノワイヤの表面は、全てのダングリングボンドを取り除くための表面の化学的処理により不動態化されても良い。こうした方法は、シリコンナノワイヤのために実装することができ、例えば、ＬａＡlO３、ＧｄＳｃO３、ＬａＳｃO３のような物質の非常に薄い層のアトミックレイヤーデポジション（ＡＬＤ）の使用によって実装することができる。代替的に、ＭＯＣＶＤやスパッタリングの使用を介して、表面をＨｆO２と共に化学的に取り扱うものとしてもよい。
【００６５】
ナノワイヤの表面により生じ得る他の問題は、ナノワイヤ表面での欠陥状態において再結合プロセスが生じることに起因して、光により生成されるキャリアの寿命が短くなり得ることである。周囲のフォトゲートに対してバイアス電圧を印加してナノワイヤ表面を不動態化させることは、暗電流の減少や光キャリアの寿命の延長に役立ち、その結果量子効率が改善される点で有益である。
【００６６】
ナノワイヤコアの電位は、ナノワイヤの軸方向Ｃ１−Ｃ２に沿って一定とはならない。これは、ナノワイヤの上端が開放されていて負ゲートバイアスにより最も影響を受けるのに対し、ナノワイヤの下端は、リセットの間は正バイアス電圧を持ちリセット後にそのバイアスを保持するＮウェルに接続されているためである。結果として、ナノワイヤの上部に近づくほど、より負（マイナス）のバイアスとなり、ナノワイヤの下部に近づくほど、より正（プラス）のバイアスがナノワイヤ内に生じる。結果として、図６に示すように、電位勾配がナノワイヤの軸方向に生じる。この勾配が、ナノワイヤ内に生じた光電荷を基板ダイオード内のポテンシャル井戸へと流れ込ませる。
【００６７】
他の態様では、ｐ型ナノワイヤが用いられる。この態様では、図５ｃに示すように、ナノワイヤを囲むフォトゲートに対して、正バイアス電圧を適用することができる。この場合、ｐ型ナノワイヤの表面は、わずかな正フォトゲートバイアスにより空乏化する。さらに、フォトゲートバイアスの増加がナノワイヤの全体領域、具体的には、ナノワイヤの表面からコアまでを空乏化させる。ナノワイヤのこの態様のポテンシャルプロファイルは図５ｄに示される。
【００６８】
基板内で、ｐ型基板とｎウェル領域との間に、ｐ−ｎ接合ダイオードを形成しても良い。ｐ＋層はナノワイヤ接合部を除くｎウェル表面を覆う。このｐ＋の形は、ナノワイヤからやってくる光電荷を受け入れることを許容し、基板の表面状態に起因する暗電流を抑制する。光がナノワイヤを通過すると基板ダイオードを照らすことができるので、光電荷が基板ダイオード内で生成されポテンシャル井戸内に集められる。その結果、ポテンシャル井戸が、ナノワイヤと基板ダイオードの両方から電荷を集める。ほんのわずかな入射光子を利用する従来のＣＭＯＳピクセルと比較すると、この実施形態は、入射光子の大部分を利用することによって量子効率を高めることができる。
【００６９】
基板フォトダイオードのｎウェルは、低いバイアス電圧によってｎ−領域を容易に空乏化させられることができるように、軽度にドープされている。トランスファーゲートがオンされたときに基板ダイオードからセンスノードへ電荷転送を完全に行うためには、空乏化されたｎウェルが好ましい。完全な電荷転送は、ＣＣＤデバイスに類似する光電荷の低ノイズでの読み出しを可能とする。
【００７０】
センスノードは、基板内のｎ＋ディフュージョンと共に形成される。センスノードは増幅トランジスタ、例えば、ソースフォロワートランジスタとして設定されたトランジスタに接続される。セレクトスイッチトランジスタは増幅出力の出力ノードへの接続を管理するのに用いても良い。リセットゲートが作動するときにＶＤＤに対してセンスノードがバイアスされるように、リセットトランジスタもまた、センスノードに接続するものとしても良い。
【００７１】
トランスファーゲートが作動するときに、ｎウェルがセンスノードに電気的に接続される。それから、ｎウェルが正バイアスとなり、ナノワイヤ内の電位勾配が、ｎウェル電位と垂直フォトゲートバイアス電圧との間に生じる。一定の負フォトゲートバイアス電圧の場合、図７ａおよび図７ｂにそれぞれに示すように、絶縁クラッド層の厚みを徐々にまたは階段状に変化させることにより、軸方向に沿ったさらなる電位勾配を取得することができる。絶縁層を横切る電位低下は層の厚みに従うので、ナノワイヤの電位は、軸方向に沿って徐々に変化する。この電位勾配は、光によって生成されるキャリアの効率的な収集にとって有利であり、キャリアの存続期間を拡張する。これは、軸の電界がナノワイヤ領域から熱的に生成されたキャリアを取り除くことを助け、それゆえに、電子正孔が再結合する確率を低下させるからである。
【００７２】
他の態様では、ｐ型ナノワイヤが用いられる。一定の正フォトゲートバイアス電圧の場合、図７ｃおよび図７ｄにそれぞれ示すように、ナノワイヤ軸方向に沿った電位勾配は、クラッド層の厚みを徐々にまたは階段状に変化させることにより生じる。
【００７３】
図８は、ｐ−ｎ接合を形成するためにｎ＋エピタキシャル層で覆われるｐドープトナノワイヤを含むデュアルフォトダイオード構造の横断面図である。ここに示す代替の実施形態では、ナノワイヤをドープすることができ、コーティングはｐ−ｎ接合を形成するためにエピタキシャルｐ＋層とすることができる。
【００７４】
図８では、ピクセル内に二つのフォトダイオードが存在し、一方はナノワイヤダイオードであり他方は基板ダイオードである。ナノワイヤフォトダイオードは、ｐ型、ｎ型、または真性（intrinsic）の半導体と共に形成される。ｎ＋層はナノワイヤ表面を覆い、ｐ−ｎダイオードまたはｐ−ｉ−ｎダイオードを形成する。基板内では、ｎ−ダイオードが、ｎ−領域が低いバイアス電圧により容易に空乏化させられることができるように、軽度にドープされている。光電荷は両方のフォトダイオードに同時に、しかし別々のポテンシャル井戸に統合される。これは、二つのフォトダイオード間の相互作用を回避するためにｐ＋層によってフォトダイオードが分離されているからである。この実施形態では、二つの分離された読み出し回路が存在する。ナノワイヤのための読み出し回路は３Ｔ構成、例えば、リセットトランジスタ、ｎソースフォロワー増幅器、およびセレクトスイッチ（図８に示さない）を有する。二つ目の基板ダイオード向けの読み出し回路は４Ｔ構成、例えば、トランスファーゲート、リセットトランジスタ、ソースフォロワートランジスタ、およびセレクトスイッチに基づく。トランスファーゲートを取り除くことにより、４Ｔ構成を３Ｔ構成で置換することも可能である。これらの二つのフォトダイオードは、異なる波長の放射により生成される電荷を集めるために用いることができる。
【００７５】
図９はナノワイヤ構造のフォトゲート検出器を有するＣＭＯＳピクセルの実施形態を示す。この実施形態は、ナノワイヤの周りの二つの垂直フォトゲート（ＶＰＧａｔｅ１、ＶＰＧａｔｅ２）、基板フォトダイオード、および読み出し回路を含む。読み出し回路はトランスファーゲート（ＴＸ）、リセットゲート（ＲＧ）、ソースフォロワートランジスタ、およびピクセルセレクトスイッチを含む。図９内のバッファ増幅器は、簡易化のため、ソースフォロワートランジスタおよびピクセルセレクトスイッチを表す。この実施形態では、ＶＰ
Ｇａｔｅ１からの低い負バイアス電圧によってナノワイヤを空乏化させることができるように、直立したナノワイヤがｎ−、例えば、軽度にドープされたｎ型もしくは真性半導体と共に形成される。好ましくは、垂直フォトゲートＶＰＧａｔｅ１からの負バイアス電圧が、図５ｂに図示されるようなナノワイヤの表面状態に起因する暗電流を抑制するために、ナノワイヤの表面における正孔の蓄積を生じさせることができる。
【００７６】
二番目の垂直フォトゲートＶＰＧａｔｅ２はオン／オフスイッチである。このスイッチは、基板フォトダイオード内に統合される光電荷から、ナノワイヤ内で生成される光電荷を分離するよう構成することができる。光電荷は、ナノワイヤおよび基板フォトダイオードの両方に同時に統合される。しかしながら、二番目のフォトゲートＶＰＧａｔｅ２がナノワイヤと基板フォトダイオードの間にポテンシャル障壁を形成するので、光電荷は分離したポテンシャルウェル内に統合される。このように、ナノワイヤおよび基板フォトダイオードからの信号は一緒に混合はしない。これらの二つのフォトダイオードは、異なる波長の放射により作られる電荷を集めるために用いることができる。
【００７７】
この実施形態で実装される垂直フォトゲートは、複雑なイオン注入プロセスを用いることなしに、ナノワイヤ内のポテンシャルプロファイルを容易に変更することを可能とする。従来のフォトゲートピクセルでは、非常に不十分な量子効率および不十分な青色応答（blue response）に悩まされる。従来のフォトゲートは、通常、基板フォトダイオードの上面を覆い、青色に近い短い波長を吸収するポリシリコンで作られ、そこでフォトダイオードに到達する青色光を低減する。対照的に、垂直フォトゲートは光路をブロックしない。これは、垂直フォトゲート（ＶＰＧ）は半導体内のポテンシャルプロファイルをコントロールするためにフォトダイオードを横切って置かれないからである。
【００７８】
さらに、イメージセンサのピクセルサイズが小さくなるほど、イメージセンサの口径サイズは、伝播する光の波長に匹敵するようになる。従来のプレナ型フォトダイオードにとって、これは不十分な量子効率（ＱＥ）をもたらす。しかしながら、ＶＰＧ構造のナノワイヤセンサとの組合せは、良好な量子効率での超小型ピクセルを可能とする。
【００７９】
本実施形態のナノワイヤピクセルは、ナノワイヤと基板フォトダイオードの間の信号を分離して読み出すために二段階プロセスを用いる。最初のステップでは、基板フォトダイオード内の信号電荷が読み出される。それから、基板内のｎ−領域を空乏化する。二番目のステップでは、二番目のフォトゲートＶＰＧａｔｅ２がまずオンされる。次に、ナノワイヤ内の信号電荷が読み出される。
【００８０】
この実施形態のデバイスは「スナップショット」オペレーションにて作動する。「スナップショット」オペレーションでは、好ましくは、ピクセル配列内の全てのフォトゲートＶＰＧａｔｅ２が同時にオンまたはオフされる。トランスファーゲートＴＸに対しても同じことが言える。これを達成するために、二番目のフォトゲートＶＰＧａｔｅ２は全て、グローバルコネクションに接続する。さらに、全てのトランスファーゲートＴＸは二番目のグローバルコネクションに接続する。
【００８１】
一般的に、リセットゲートＲＧのグローバルオペレーションは、実践的な理由で避けるべきである。ピクセル配列内では、全体的に一行ずつ配列をリセットすることが一般的なやり方である。もし、スナップショットオペレーションを使わなければ、個別ピクセルオペレーションが可能である。この場合、グローバルコネクションを持つ必要がない。
【００８２】
図１０および図１１は、ナノワイヤ構造のｐ−ｉ−ｎフォトダイオードおよびナノワイヤの周辺の垂直フォトゲートを有するＣＭＯＳアクティブピクセルの実施形態を示す。一実施形態では、ナノワイヤは、それぞれの各端をｐ＋およびｎ−とすることにより、軸型のｐ−ｉ−ｎフォトダイオードを持つよう設定できる。他の実施形態では、図１１内に示すように、ナノワイヤは同軸型のｐ−ｉ−ｎ構成を持つことができる。ｐ−ｉ−ｎ構成に加え、ナノワイヤは伝導層や金属層のようなエピタキシャル成長層を備える一つまたは複数の垂直フォトゲートを持つことができる。
【００８３】
図１０で示されるような一実施形態では、ピクセルは二つのフォトダイオード、ナノワイヤフォトダイオードおよび基板フォトダイオードを含むことができる。この実施形態は、二つのフォトゲート（ＶＰＧａｔｅ１、ＶＰＧａｔｅ２）、トランスファーゲート（ＴＸ）およびリセットゲート（ＲＧ）をも含む。好ましくは、両方のフォトダイオードは軽度にドープされる。これは、軽度にドープされた領域は、低いバイアス電圧により容易に空乏化させることができるからである。図示するように、両方のフォトダイオードはｎ−である。しかしながら、代替的に、両方のフォトダイオードがｐ−となるようにナノワイヤピクセルを設定することができる。
【００８４】
基板フォトダイオードの表面領域には、製造時に発生する製造工程損傷及び直立ナノワイヤに関連する格子ストレスに起因する欠陥が発生しやすい。これらの欠陥は、暗電流の原因となり得る。ｎ−フォトダイオードの表面における暗電流を低減するために、好ましくは、浅いｐ＋領域が基板内のｎ−フォトダイオードの上部に製造される。
【００８５】
好ましくは、基板はグランド、即ち０電圧に接続する。この実施形態では、リセットドレインは好ましくはｎ＋でドープされ、正バイアスとなる。トランスファーゲートＴＸおよびリセットゲートがオンのとき、基板内のｎ−領域は正バイアスとなる。このリセットオペレーションはｐ基板とｎ−領域の間の逆バイアスに起因してｎ−領域を空乏化させる。トランスファーゲートＴＸおよびリセットゲートＲＧがオフのとき、ｎ−領域は自身の正バイアスを保ち、ｐ−ｓｕｂ領域に関してフローティングキャパシタを形成する。
【００８６】
第一の垂直フォトゲートＶＰＧａｔｅ１は、ナノワイヤフォトダイオードおよび基板フォトダイオードの間に電位勾配を形成するために、ナノワイヤ内の電位をコントロールするよう構成される。このように、ナノワイヤ内の光電荷は、読み出しの間、基板のｎ−領域に素早くたどりつくことができる。第二の垂直フォトゲートＶＰＧａｔｅ２は、オン／オフスイッチである。
【００８７】
図１２および図１３は、裏面照射イメージセンサの実施形態を示す。ナノワイヤは、ｐ基板の裏面に形成されている。基板は、ピクセル配列を含む領域全体の半導体基板材料を取り除くことにより薄型化される。例えば、ｐ基板は３ミクロンから５０ミクロンの間、より好ましくは、６ミクロンから２０ミクロンの間の厚さまで薄くすることができる。基板フォトダイオードは、ここでは、従来のイメージセンサのような全ての金属線を含む面からではなく、裏面からの光全てを獲得することができる。
【００８８】
表面は、トランスファーゲートＴＸ、リセットゲートＲＧ付きリセットスイッチ、ソースフォロワー増幅器、およびセレクトスイッチを含む４Ｔ読み出し回路を備える。読み出し回路は、リセットゲートＲＧ付きリセットスイッチ、ソースフォロワー増幅器、およびセレクトスイッチを含む３Ｔピクセル回路として構成することもできる。表面では、図１２および図１３で示されるように、基板フォトダイオードが浅いｐ＋層と共に形成され得る。基板の両面にｐ＋を持つ目的は、暗電流の抑制である。埋込ｐ層は、裏面から侵入する電荷の流れをブロックし、電荷をｎ−領域へそらすためのｎ＋拡散層の下に位置することができる。好ましくは、埋込ｐ層のドーピングは、ｐ基板より高く、ｐ＋層ほどは高くない。表面のフォトダイオードは、光吸収のためではなく、むしろ、ナノワイヤおよび光子吸収が生じるｐ基板の裏面からやって来る電荷を集めるためである。ナノワイヤは、ナノワイヤを囲う絶縁層（クラッド層）や二つの垂直フォトゲート（一方はスイッチのため、他方はナノワイヤ内の電位を制御するためのもの）を有する。
【００８９】
図１２および図１３の実施形態では、一般に、各フォトダイオードからの信号電荷を分離して読み出すために二段階プロセスが用いられる。最初のステップは基板ダイオードからの電荷を表面から読み出すことである。この後すぐに、ＶＰＧａｔｅ１をオンすることにより、ナノワイヤからの電荷が読み出される。
【００９０】
好ましくは、図１２および図１３の実施形態は、ｐ＋層が裏面のナノワイヤからやって来る電荷をブロックしないように、中央の正孔と共に基板裏面に浅いｐ＋層を有すべきである。また、好ましくは、ｎウェルが容易に空乏化するように、浅いｐ＋層の下に軽度にドープされたｎウェルまたはｎ−層が表面に存在すべきである。
【００９１】
図１３は、裏面照射ＣＭＯＳピクセルの代替の実施形態を示す。この実施形態では、ナノワイヤのための垂直フォトダイオードを持つことに代えて、ナノワイヤ内にビルトイン電界を作るのを助けるために、ｐ＋層がナノワイヤの外殻に覆われている。このコンフィギュレーションでは、光電荷が容易に上方を漂う。裏面照射ＣＭＯＳピクセルの特徴は、図１２のピクセルの特徴と類似する。
【００９２】
前述した発明の詳細な説明は、説明のために提示されたものである。詳細な説明は、網羅的であることを意図したものではなく、本発明が開示された形態そのものに限定されることを意図するものでもない。上述の開示に照らし、また、発明の実施を通じて、様々な変更や変形が可能となる。添付図面及び詳細な説明は、発明の原理及びその現実的な応用を説明するために選択されたものである。発明の範囲は、特許請求の範囲及びその均等物により定義されることが意図されている。
【図１】
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【図２ａ】
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【図２ｂ】
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【図３】
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【図４】
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【図５ａ】
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【図５ｂ】
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【図５ｃ】
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【図５ｄ】
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【図６】
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【図７ａ】
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【図７ｂ】
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【図７ｃ】
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【図７ｄ】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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