(57)【特許請求の範囲】
【請求項１】
基板上に複数の画素を有し、
前記複数の画素はそれぞれ、
第１のトランジスタと、
第２のトランジスタと、
第１の配線と、
第２の配線と、
第３の配線と、
第４の配線と、
第１の電極と、
前記第１の電極上のＥＬ層と、
前記ＥＬ層上の第２の電極と、を有し、
前記第４の配線は、前記第１の電極に電流を供給する機能を有し、
前記第１の配線は、前記第１のトランジスタのソースまたはドレインの一方と電気的に接続され、
前記第２の配線は、前記第１のトランジスタのソースまたはドレインの他方と電気的に接続され、且つ前記第２のトランジスタのゲート電極と電気的に接続され、
前記第３の配線は、前記第２のトランジスタのソースまたはドレインの一方と電気的に接続され、
前記第４の配線は、前記第２のトランジスタのソースまたはドレインの他方と電気的に接続され、
前記第１の電極は、前記第３の配線と電気的に接続され、
前記複数の画素はそれぞれ長方形状を有し、
前記第１のトランジスタのゲート電極は、ゲート信号線に電気的に接続され、
前記ゲート信号線は、前記長方形状の短辺に沿う方向に配置され、
前記第４の配線は、前記ゲート信号線に沿う方向に配置され、
前記ゲート信号線と前記第４の配線は、同一層に設けられ、
前記複数の画素のうち、前記長方形状の長辺方向に連続する２つの画素は、前記連続する２つの画素の境界を対称軸とする線対称のレイアウトを有することを特徴とするＥＬ表示装置。
【請求項２】
請求項１において、
前記第２の電極側に光を放射する上面出射型であることを特徴とするＥＬ表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は絶縁表面を有する基板上に薄膜トランジスタ（以下、ＴＦＴという）
で構成された回路を有する半導体装置およびその作製方法に関する。特に本発明は、画素
部（画素マトリクス回路）とその周辺に設けられる駆動回路（ドライバー回路）を同一基
板上に設けた液晶表示装置やＥＬ（エレクトロルミネッセンス）表示装置に代表される電
気光学装置（電子装置ともいう）、および電気光学装置を搭載した電気器具（電子機器と
もいう）に関する。
【０００２】
尚、本願明細書において半導体装置とは、半導体特性を利用することで機能する装置全
般を指し、上記電気光学装置およびその電気光学装置を用いた電気器具も半導体装置に含
む。
【背景技術】
【０００３】
絶縁表面を有する基板上にＴＦＴで形成した大面積集積回路を有する半導体装置の開発
が進んでいる。アクティブマトリクス型液晶表示装置、ＥＬ表示装置、および密着型イメ
ージセンサはその代表例として知られている。特に、結晶質シリコン膜（代表的にはポリ
シリコン膜）を活性層にしたＴＦＴ（以下、ポリシリコンＴＦＴと記す）は電界効果移動
度が高いことから、いろいろな機能回路を形成することも可能である。
【０００４】
例えば、アクティブマトリクス型液晶表示装置には、機能ブロックごとに画像表示を行
う画素部や、ＣＭＯＳ回路を基本としたシフトレジスタ回路、レベルシフタ回路、バッフ
ァ回路、サンプリング回路などの集積回路が一枚の基板上に形成される。また、密着型イ
メージセンサでは、サンプルホールド回路、シフトレジスタ回路、マルチプレクサ回路な
どの集積回路がＴＦＴを用いて形成されている。
【０００５】
これらの駆動回路（周辺駆動回路ともいう）はそれぞれにおいて動作条件が必ずしも同
一でないので、当然ＴＦＴに要求される特性も少なからず異なっている。画素部において
は、スイッチ素子として機能する画素ＴＦＴと補助の保持容量を設けた構成であり、液晶
に電圧を印加して駆動させるものである。ここで、液晶は交流で駆動させる必要があり、
フレーム反転駆動と呼ばれる方式が多く採用されている。従って、要求されるＴＦＴの特
性はオフ電流値（ＴＦＴがオフ動作時に流れるドレイン電流値）を十分低くさせておく必
要があった。また、バッファ回路は高い駆動電圧が印加されるため、高電圧がかかっても
壊れない程度に耐圧を高めておく必要があった。また電流駆動能力を高めるために、オン
電流値（ＴＦＴがオン動作時に流れるドレイン電流値）を十分確保する必要があった。
【０００６】
しかし、ポリシリコンＴＦＴのオフ電流値は高くなりやすいといった問題点がある。ま
た、ＩＣなどで使われるＭＯＳトランジスタと同様にポリシリコンＴＦＴにはオン電流値
の低下といった劣化現象が観測される。主たる原因はホットキャリア注入であり、ドレイ
ン近傍の高電界によって発生したホットキャリアが劣化現象を引き起こすものと考えられ
ている。
【０００７】
オフ電流値を低減するためのＴＦＴの構造として、低濃度ドレイン（ＬＤＤ：Lightly 
Doped  Drain）構造が知られている。この構造はチャネル形成領域と、高濃度に不純物
が添加されるソース領域またはドレイン領域との間に低濃度の不純物領域を設けたもので
あり、この低濃度不純物領域はＬＤＤ領域と呼ばれている。
【０００８】
また、ホットキャリア注入によるオン電流値の劣化を防ぐための構造として、いわゆる
ＧＯＬＤ（Gate-drain  Overlapped  LDD）構造が知られている。この構造は、ＬＤＤ領
域がゲート絶縁膜を介してゲート配線と重なるように配置されているため、ドレイン近傍
のホットキャリア注入を防ぎ、信頼性を向上させるのに有効である。例えば、「Mutsuko 
Hatano,Hajime  Akimoto  and  Takeshi  Sakai,IEDM97  TECHNICAL  DIGEST,p523-526,
1997」では、シリコンで形成したサイドウォールによるＧＯＬＤ構造を開示しているが、
他の構造のＴＦＴと比べ、きわめて優れた信頼性が得られることが確認されている。
【０００９】
また、アクティブマトリクス型液晶表示装置の画素部には、数十から数百万個の各画素
にＴＦＴが配置され、そのＴＦＴのそれぞれには画素電極が設けられている。液晶を挟ん
だ対向基板側には対向電極が設けられており、液晶を誘電体とした一種のコンデンサを形
成している。そして、各画素に印加する電圧をＴＦＴのスイッチング機能により制御して
、このコンデンサへの電荷を制御することで液晶を駆動し、透過光量を制御して画像を表
示する仕組みになっている。
【００１０】
ところが、このコンデンサはオフ電流等に起因するリーク電流により次第にその蓄積容
量が減少するため、透過光量が変化して画像表示のコントラストを低下させる原因となっ
ていた。そこで、従来では容量配線を設けて、液晶を誘電体とするコンデンサとは別のコ
ンデンサ（保持容量という）を並列に設け、液晶を誘電体とするコンデンサが損失する容
量を補っていた。
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、画素部の画素ＴＦＴと、シフトレジスタ回路やバッファ回路などのロジ
ック回路（駆動回路ともいう）のＴＦＴ（以下、駆動ＴＦＴという）とでは、その要求さ
れる特性は必ずしも同じではない。例えば、画素ＴＦＴにおいては、ゲート配線に大きな
逆バイアス（ｎチャネル型ＴＦＴであればマイナス）
電圧が印加されるが、駆動回路のＴＦＴは基本的に逆バイアス電圧が印加されて動作され
ることはない。また、前者の動作速度は後者の１／１００以下で良い。
【００１２】
また、ＧＯＬＤ構造は確かにオン電流値の劣化を防ぐ効果は高いが、反面、通常のＬＤ
Ｄ構造に比べてオフ電流値が大きくなってしまう問題があった。従って、特に画素ＴＦＴ
にとっては好ましい構造とは言えなかった。逆に通常のＬＤＤ構造はオフ電流値を抑える
効果は高いが、ホットキャリア注入には弱いことが知られていた。
【００１３】
このように、アクティブマトリクス型液晶表示装置のような複数の集積回路を有する半
導体装置において、全てのＴＦＴを同じ構造で形成することは必ずしも好ましくなかった
。
【００１４】
さらに、従来例に示したように画素部に容量配線を用いた保持容量を形成して十分な容
量を確保しようとすると、開口率（一画素の面積に対して画像表示が可能な面積の割合）
を犠牲にしなければならなかった。特に、プロジェクター型表示装置に用いられるような
小型の高精細パネルでは、一個当たりの画素面積も小さいため、容量配線による開口率の
低下は問題となっていた。
【００１５】
本発明はこのような課題を解決するための技術であり、半導体装置の各回路に配置され
るＴＦＴの構造を、回路の機能に応じて適切なものとすることにより半導体装置の動作性
能および信頼性を向上させることを目的とする。
【００１６】
また、他の目的として画素部を有する半導体装置において、画素に設けられる保持容量
の面積を縮小化し、開口率を向上させるための構造を提供することを目的とする。
【課題を解決するための手段】
【００１７】
上記問題点を解決するために本発明の構成は、同一基板上に画素部と駆動回路とを含む
半導体装置において、前記駆動回路を形成するｎチャネル型ＴＦＴのＬＤＤ領域は、一部
または全部が該ｎチャネル型ＴＦＴのゲート配線にゲート絶縁膜を挟んで重なるように形
成され、前記画素部を形成する画素ＴＦＴのＬＤＤ領域は、該画素ＴＦＴのゲート配線に
ゲート絶縁膜を挟んで重ならないように形成されることを特徴とする。
【００１８】
また、上記構成に加えて、前記画素部の保持容量を樹脂膜の上に設けられた遮光膜、該
遮光膜の酸化物および画素電極で形成しても良い。こうすることで非常に小さい面積で保
持容量を形成することができるため、画素の開口率を向上させることができる。
【００１９】
また、本発明のさらに詳細な構成は、同一基板上に画素部と駆動回路とを含む半導体装
置において、前記駆動回路には、ＬＤＤ領域の全部がゲート絶縁膜を挟んでゲート配線に
重なるように形成された第１のｎチャネル型ＴＦＴと、ＬＤＤ領域の一部がゲート絶縁膜
を挟んでゲート配線に重なるように形成された第２のｎチャネル型ＴＦＴとが含まれ、前
記画素部には、ＬＤＤ領域がゲート絶縁膜を挟んでゲート配線に重ならないように形成さ
れた画素ＴＦＴが含まれることを特徴とする。勿論、画素部の保持容量を有機樹脂膜の上
に設けられた遮光膜、該遮光膜の酸化物および画素電極で形成しても良い。
【００２０】
なお、上記構成において、前記駆動回路を形成するｎチャネル型ＴＦＴのＬＤＤ領域に
は、前記画素ＴＦＴのＬＤＤ領域に比べて２〜１０倍の濃度で周期表の１５族に属する元
素を含ませておけば良い。また、前記第１のｎチャネル型ＴＦＴのＬＤＤ領域をチャネル
形成領域とドレイン領域との間に形成し、前記第２のｎチャネル型ＴＦＴのＬＤＤ領域を
チャネル形成領域を挟んで形成しても良い。
【００２１】
また、作製工程に関する本発明の構成は、同一基板上に画素部と駆動回路とを含む半導
体装置の作製方法において、前記駆動回路を形成する第１のｎチャネル型ＴＦＴの活性層
に、チャネル形成領域、ソース領域、ドレイン領域並びに前記ドレイン領域と前記チャネ
ル形成領域との間のＬＤＤ領域を形成する工程と、前記駆動回路を形成する第２のｎチャ
ネル型ＴＦＴの活性層に、チャネル形成領域、ソース領域、ドレイン領域並びに前記ソー
ス領域と前記チャネル形成領域との間のＬＤＤ領域及び前記ドレイン領域と前記チャネル
形成領域との間のＬＤＤ領域形成する工程と、前記駆動回路を形成するｐチャネル型ＴＦ
Ｔの活性層に、チャネル形成領域、ソース領域およびドレイン領域を形成する工程と、前
記画素部を形成する画素ＴＦＴの活性層に、チャネル形成領域、ソース領域、ドレイン領
域並びに前記ドレイン領域と前記チャネル形成領域との間のＬＤＤ領域を形成する工程と
、を有し、前記第１のｎチャネル型ＴＦＴのＬＤＤ領域は、全部が該第１のｎチャネル型
ＴＦＴのゲート配線にゲート絶縁膜を挟んで重なって形成され、前記第２のｎチャネル型
ＴＦＴのＬＤＤ領域は、一部が該第１のｎチャネル型ＴＦＴのゲート配線にゲート絶縁膜
を挟んで重なって形成され、前記画素ＴＦＴのＬＤＤ領域は、該画素ＴＦＴのゲート配線
にゲート絶縁膜を挟んで重ならないように配置されることを特徴とする。
【００２２】
また、作製工程に関する他の発明の構成は、同一基板上に画素部と駆動回路とを含む半
導体装置の作製方法において、基板上に活性層を形成する第１工程と、前記活性層に接し
てゲート絶縁膜を形成する第２工程と、前記駆動回路を形成するｎチャネル型ＴＦＴの活
性層に周期表の１５族に属する元素を添加してｎ-領域を形成する第３工程と、前記ゲー
ト絶縁膜上に導電膜を形成する第４工程と、前記導電膜をパターニングしてｐチャネル型
ＴＦＴのゲート配線を形成する第５工程と、前記ｐチャネル型ＴＦＴの活性層に、該ｐチ
ャネル型ＴＦＴのゲート配線をマスクとして自己整合的に周期表の１３族に属する元素を
添加し、ｐ++領域を形成する第６工程と、前記第５工程でパターニングされなかった導電
膜をパターニングしてｎチャネル型ＴＦＴのゲート配線を形成する第７工程と、前記ｎチ
ャネル型ＴＦＴの活性層に、周期表の１５族に属する元素を添加し、ｎ+領域を形成する
第８工程と、前記ｎチャネル型ＴＦＴ及び前記ｐチャネル型ＴＦＴのゲート配線をマスク
として自己整合的に周期表の１５族に属する元素を添加し、ｎ--領域を形成する第９工程
と、を有することを特徴とする。
【００２３】
また、本発明のさらに詳細な構成は、同一基板上に画素部と駆動回路とを含む半導体装
置の作製方法において、基板上に活性層を形成する第１工程と、前記活性層に接してゲー
ト絶縁膜を形成する第２工程と、前記駆動回路を形成するｎチャネル型ＴＦＴの活性層に
周期表の１５族に属する元素を添加してｎ-領域を形成する第３工程と、前記ゲート絶縁
膜上に導電膜を形成する第４工程と、前記導電膜をパターニングしてｐチャネル型ＴＦＴ
のゲート配線を形成する第５工程と、前記ｐチャネル型ＴＦＴの活性層に、該ｐチャネル
型ＴＦＴのゲート配線をマスクとして自己整合的に周期表の１３族に属する元素を添加し
、ｐ++領域を形成する第６工程と、前記第５工程でパターニングされなかった導電膜をパ
ターニングしてｎチャネル型ＴＦＴのゲート配線を形成する第７工程と、前記ｎチャネル
型ＴＦＴの活性層に、周期表の１５族に属する元素を添加し、ｎ+領域を形成する第８工
程と、前記ｎチャネル型ＴＦＴ及び前記ｐチャネル型ＴＦＴのゲート配線をマスクとして
自己整合的に周期表の１５族に属する元素を添加し、ｎ--領域を形成する第９工程と、  
を有することを特徴とする。
【００２４】
なお、この構成において、ｐ++領域、ｎ+領域またはｎ--領域を形成する工程の順序は
適宜変更しても構わない。どのような順序としても、最終的に形成されるＴＦＴの基本的
な機能は変化せず、本発明の効果を損なうものではない。
【発明の効果】
【００２５】
本願発明を用いることで同一基板上に、回路が要求する仕様に応じて適切な性能の回路
を配置することが可能となり、半導体装置（ここでは具体的に電気光学装置）の動作性能
や信頼性を大幅に向上させることができた。
【００２６】
また、ＡＭ−ＬＣＤに代表される電気光学装置の画素部において、小さい面積で大きな
キャパシティを有する保持容量を形成することができる。そのため、対角１インチ以下の
ＡＭ−ＬＣＤにおいても開口率を低下させることなく、十分な保持容量を確保することが
可能となった。
【００２７】
また、そのような電気光学装置を表示媒体として有する半導体装置（ここでは具体的に
電気器具）の動作性能と信頼性も向上させることができた。
【図面の簡単な説明】
【００２８】
【図１】画素部と駆動回路の作製工程を示す図。
【図２】画素部と駆動回路の作製工程を示す図。
【図３】画素部と駆動回路の作製工程を示す図。
【図４】保持容量の構成を示す図。
【図５】保持容量の作製工程を示す図。
【図６】画素部と駆動回路の作製工程を示す図。
【図７】画素部と駆動回路の作製工程を示す図。
【図８】画素部と駆動回路の作製工程を示す図。
【図９】アクティブマトリクス型液晶表示装置の断面構造図。
【図１０】アクティブマトリクス型液晶表示装置の斜視図。
【図１１】画素部の上面図。
【図１２】保持容量の構成を示す断面図。
【図１３】アクティブマトリクス型液晶表示装置の回路ブロック図。
【図１４】結晶質半導体膜の作製工程を示す断面図。
【図１５】結晶質半導体膜の作製工程を示す断面図。
【図１６】画素部と駆動回路の作製工程を示す図。
【図１７】画素部の上面図および断面図。
【図１８】画素部と駆動回路の作製工程を示す図。
【図１９】画素部と駆動回路の作製工程を示す図。
【図２０】画素部と駆動回路の作製工程を示す図。
【図２１】画素部と駆動回路の作製工程を示す図。
【図２２】画素部と駆動回路の作製工程を示す図。
【図２３】画素部と駆動回路の構成を示す図。
【図２４】アクティブマトリクス型ＥＬ表示装置の構成を示す図。
【図２５】ＥＬ表示装置の上面構造及び断面構造を示す図。
【図２６】ＥＬ表示装置の断面構造を示す図。
【図２７】ＥＬ表示装置の画素部の上面構造を示す図。
【図２８】ＥＬ表示装置の断面構造を示す図。
【図２９】ＥＬ表示装置の画素部の回路構成を示す図。
【図３０】電気器具の一例を示す図。
【図３１】電気器具の一例を示す図。
【図３２】光学エンジンの構成を示す図。
【図３３】ｎチャネル型ＴＦＴのＩＤ−ＶＧ曲線を示す図。
【図３４】電界効果移動度の劣化率とＬov領域の長さの関係を示す図。
【図３５】消費電流と最低動作電圧の経時変化を示す図。
【図３６】ｎチャネル型ＴＦＴのＩＤ−ＶＧ曲線を示す図。
【図３７】電界効果移動度の劣化率とＬov領域の長さの関係を示す図。
【図３８】消費電流と最低動作電圧の経時変化を示す図。
【発明を実施するための形態】
【００２９】
本発明の実施の形態について、以下に示す実施例でもって詳細な説明を行うこととする
。
【実施例１】
【００３０】
本発明の実施形態を、図１〜図３を用いて説明する。ここでは、画素部とその周辺に設
けられる駆動回路のＴＦＴを同時に作製する方法について説明する。
【００３１】
〔活性層、ゲート絶縁膜形成の工程：図１（Ａ）〕  図１（Ａ）において、基板１０１
には、ガラス基板、石英基板もしくはプラスチック基板（フィルムも含む）を使用するこ
とが望ましい。その他にもシリコン基板や金属基板の表面に絶縁膜を形成したものを基板
としても良い。
【００３２】
そして、基板１０１のＴＦＴが形成される表面には、珪素（シリコン）を含む絶縁膜（
本明細書中では酸化シリコン膜、窒化シリコン膜、または窒化酸化シリコン膜の総称を指
す）からなる下地膜１０２をプラズマＣＶＤ法やスパッタ法で１００〜４００ｎｍの厚さ
に形成した。なお、本明細書中において窒化酸化シリコン膜とはＳｉＯxＮy（但し、０＜
ｘ、ｙ＜１）で表される絶縁膜であり、珪素、酸素、窒素を所定の割合で含む絶縁膜を指
す。
【００３３】
本実施例では、下地膜１０２として、窒化シリコン膜１０２を２５〜１００ｎｍ、ここ
では５０ｎｍの厚さに、酸化シリコン膜１０３を５０〜３００ｎｍ、ここでは１５０ｎｍ
の厚さとした２層構造で形成した。下地膜１０２は基板からの不純物汚染を防ぐために設
けられるものであり、石英基板を用いた場合には必ずしも設けなくても良い。
【００３４】
次に下地膜１０２の上に２０〜１００ｎｍの厚さの、非晶質シリコン膜を公知の成膜法
で形成した。非晶質シリコン膜は含有水素量にもよるが、好ましくは４００〜５５０℃で
数時間加熱して脱水素処理を行い、含有水素量を５atom％以下として、結晶化の工程を行
うことが望ましい。また、非晶質シリコン膜をスパッタ法や蒸着法などの他の作製方法で
形成しても良いが、膜中に含まれる酸素、窒素などの不純物元素を十分低減させておくこ
とが望ましい。ここでは、下地膜と非晶質シリコン膜とは、同じ成膜法で形成することが
可能であるので両者を連続形成しても良い。下地膜を形成後、一旦大気雰囲気にさらされ
ないようにすることで表面の汚染を防ぐことが可能となり、作製されるＴＦＴの特性バラ
ツキを低減させることができる。
【００３５】
非晶質シリコン膜から結晶質シリコン膜を形成する工程は、公知のレーザー結晶化技術
または熱結晶化の技術を用いれば良い。また、シリコンの結晶化を助長する触媒元素を用
いて熱結晶化の方法で結晶質シリコン膜を作製しても良い。その他に、微結晶シリコン膜
を用いても良いし、結晶質シリコン膜を直接堆積成膜しても良い。さらに、単結晶シリコ
ンを基板上に貼りあわせるＳＯＩ（Silicon  On  Insulators）の公知技術を使用して結
晶質シリコン膜を形成しても良い。
【００３６】
こうして形成された結晶質シリコン膜の不要な部分をエッチング除去して、島状の半導
体膜（以下、活性層という）１０４〜１０６を形成した。結晶質シリコン膜のｎチャネル
型ＴＦＴが作製される領域には、しきい値電圧を制御するため、あらかじめ１×１０15〜
５×１０17ｃｍ-3程度の濃度でボロン（Ｂ）を添加しておいても良い。
【００３７】
次に、活性層１０４〜１０６を覆って、酸化シリコンまたは窒化シリコンを主成分とす
るゲート絶縁膜１０７を形成した。ゲート絶縁膜１０７は、１０〜２００ｎｍ、好ましく
は５０〜１５０ｎｍの厚さに形成すれば良い。例えば、プラズマＣＶＤ法でＮ2ＯとＳｉ
Ｈ4を原料とした窒化酸化シリコン膜を７５ｎｍ形成し、その後、酸素雰囲気中または酸
素と塩酸の混合雰囲気中、８００〜１０００℃で熱酸化して１１５ｎｍのゲート絶縁膜と
しても良い。（図１（Ａ））
【００３８】
〔ｎ-領域の形成：図１（Ｂ）〕  活性層１０４、１０６及び配線を形成する領域の全
面と、活性層１０５の一部（チャネル形成領域となる領域を含む）にレジストマスク１０
８〜１１１を形成し、ｎ型を付与する不純物元素を添加して低濃度不純物領域１１２を形
成した。
この低濃度不純物領域１１２は、後にＣＭＯＳ回路のｎチャネル型ＴＦＴに、ゲート絶縁
膜を介してゲート配線と重なるＬＤＤ領域（本明細書中ではこのＬＤＤ領域をＬov領域と
呼ぶ。なお、ovとはoverlapの意味である。）を形成するための不純物領域である。なお
、ここで形成された低濃度不純物領域に含まれるｎ型を付与する不純物元素の濃度を（ｎ
-）で表すこととする。従って、本明細書中では低濃度不純物領域１１２をｎ-領域と言い
換えることができる。
【００３９】
ここではフォスフィン（ＰＨ3）を質量分離しないでプラズマ励起したイオンドープ法
でリンを添加した。勿論、質量分離を行うイオンインプランテーション法を用いても良い
。この工程では、ゲート絶縁膜１０７を通してその下の半導体層にリンを添加した。添加
するリン濃度は、２×１０16〜５×１０19atoms/cm3の範囲にするのが好ましく、ここで
は１×１０18atoms/cm3とした。
【００４０】
その後、レジストマスク１０８〜１１１を除去し、窒素雰囲気中で４００〜９００℃、
好ましくは５５０〜８００℃で１〜１２時間の熱処理を行ない、この工程で添加されたリ
ンを活性化する工程を行なった。また、この活性化をレーザーにより行っても良い。なお
、この工程は省略することも可能であるが、行った方がより高い活性化率を期待できる。
【００４１】
〔ゲート配線の形成：図１（Ｃ）〕  第１の導電膜１１３を、タンタル（Ｔａ）、チタ
ン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）から選ばれた元素またはいずれか
の元素を主成分とする導電性材料で、１０〜１００ｎｍの厚さに形成した。第１の導電膜
１１３としては、例えば窒化タンタル（ＴａＮ）や窒化タングステン（ＷＮ）を用いるこ
とが望ましい。
【００４２】
さらに、第１の導電膜１１３上に第２の導電膜１１４をＴａ、Ｔｉ、Ｍｏ、Ｗから選ば
れた元素またはいずれかの元素を主成分とする導電性材料で、１００〜４００ｎｍの厚さ
に形成した。例えば、Ｔａを２００ｎｍの厚さに形成すれば良い。また、図示しないが、
第１の導電膜１１３の下、もしくは第２の導電膜１１４の上に導電膜１１３、１１４（特
に導電膜１１４）の酸化防止のためにシリコン膜を２〜２０ｎｍ程度の厚さで形成してお
くことは有効である。
【００４３】
〔ｐ−ｃｈゲート配線の形成とｐ++領域の形成：図２（Ａ）〕  レジストマスク１１５
〜１１８を形成し、第１の導電膜と第２の導電膜（以下、積層膜として取り扱う）をエッ
チングして、ｐチャネル型ＴＦＴのゲート配線（ゲート電極ともいう）１１９、ゲート配
線１２０、１２１を形成した。なお、ここではｎチャネル型ＴＦＴとなる領域の上には全
面を覆うように導電膜１２２、１２３を残した。
【００４４】
そして、レジストマスク１１５〜１１８をそのまま残してマスクとし、ｐチャネル型Ｔ
ＦＴが形成される半導体層１０４の一部に、ｐ型を付与する不純物元素を添加する工程を
行った。ここではボロンをその不純物元素として、ジボラン（Ｂ2Ｈ6）を用いてイオンド
ープ法（勿論、イオンインプランテーション法でも良い）で添加した。ここでは５×１０
20〜３×１０21atoms/cm3の濃度にボロンを添加した。なお、ここで形成された不純物領
域に含まれるｐ型を付与する不純物元素の濃度を（ｐ++）で表すこととする。従って、本
明細書中では不純物領域１２４、１２５をｐ++領域と言い換えることができる。
【００４５】
なお、この工程において、レジストマスク１１５〜１１８を使用してゲート絶縁膜１０
７をエッチング除去して、活性層１０４の一部を露出させた後、ｐ型を付与する不純物元
素を添加する工程を行っても良い。その場合、加速電圧が低くて済むため、活性層に与え
るダメージも少ないし、スループットも向上する。
【００４６】
〔ｎ―ｃｈゲート配線の形成：図２（Ｂ）〕  次に、レジストマスク１１５〜１１８は
除去した後、レジストマスク１２６〜１２９を形成し、ｎチャネル型ＴＦＴのゲート配線
１３０、１３１を形成した。
このときゲート配線１３０はｎ-領域１１２とゲート絶縁膜１０７を介して重なるように
形成した。
【００４７】
〔ｎ+領域の形成：図２（Ｃ）〕  次に、レジストマスク１２６〜１２９を除去し、レ
ジストマスク１３２〜１３４を形成した。そして、ｎチャネル型ＴＦＴにおいて、ソース
領域またはドレイン領域として機能する不純物領域を形成する工程を行なった。レジスト
マスク１３４はｎチャネル型ＴＦＴのゲート配線１３１を覆う形で形成した。これは、後
の工程において画素部のｎチャネル型ＴＦＴに、ゲート配線と重ならないようにＬＤＤ領
域を形成するためである。
【００４８】
そして、ｎ型を付与する不純物元素を添加して不純物領域１３５〜１３９を形成した。
ここでも、フォスフィン（ＰＨ3）を用いたイオンドープ法（勿論、イオンインプランテ
ーション法でも良い）で行い、この領域のリンの濃度は１×１０20〜１×１０21atoms/cm
3とした。なお、ここで形成された不純物領域１３７〜１３９に含まれるｎ型を付与する
不純物元素の濃度を（ｎ+）で表すこととする。従って、本明細書中では不純物領域１３
７〜１３９をｎ+領域と言い換えることができる。また、不純物領域１３５は既にｎ-領域
が形成されていたので、厳密には不純物領域１３６〜１３９よりも若干高い濃度でリンを
含む。
【００４９】
なお、この工程において、レジストマスク１３２〜１３４およびゲート配線１３０をマ
スクとしてゲート絶縁膜１０７をエッチングし、活性層１０５、１０６の一部を露出させ
た後、ｎ型を付与する不純物元素を添加する工程を行っても良い。その場合、加速電圧が
低くて済むため、活性層に与えるダメージも少ないし、スループットも向上する。
【００５０】
〔ｎ--領域の形成：図３（Ａ）〕  次に、レジストマスク１３２〜１３４を除去し、画
素部のｎチャネル型ＴＦＴとなる活性層１０６にｎ型を付与する不純物元素を添加する工
程を行った。こうして形成された不純物領域１４０〜１４３には前記ｎ-領域の１／２〜
１／１０の濃度（具体的には１×１０16〜５×１０18atoms/cm3）でリンが添加されるよ
うにした。なお、ここで形成された不純物領域１４０〜１４３に含まれるｎ型を付与する
不純物元素の濃度を（ｎ--）で表すこととする。従って、本明細書中では不純物領域１４
０〜１４３をｎ--領域と言い換えることができる。また、この工程ではゲート配線で隠さ
れた不純物領域１６７を除いて全ての不純物領域にｎ--の濃度でリンが添加されているが
、非常に低濃度であるため無視して差し支えない。
【００５１】
〔熱活性化の工程：図３（Ｂ）〕  次に、後に第１の層間絶縁膜の一部となる保護絶縁
膜１４４を形成した。保護絶縁膜１４４は窒化シリコン膜、酸化シリコン膜、窒化酸化シ
リコン膜またはそれらを組み合わせた積層膜で形成すれば良い。また、膜厚は１００〜４
００ｎｍとすれば良い。
【００５２】
その後、それぞれの濃度で添加されたｎ型またはｐ型を付与する不純物元素を活性化す
るために熱処理工程を行った。この工程はファーネスアニール法、レーザーアニール法、
またはラピッドサーマルアニール法（ＲＴＡ法）で行うことができる。ここではファーネ
スアニール法で活性化工程を行った。加熱処理は、窒素雰囲気中において３００〜６５０
℃、好ましくは４００〜５５０℃、ここでは４５０℃、２時間の熱処理を行った。
【００５３】
さらに、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱
処理を行い、活性層を水素化する工程を行った。この工程は加熱励起された水素により半
導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ
水素化（プラズマにより励起された水素を用いる）を行っても良い。
【００５４】
〔層間絶縁膜、ソース／ドレイン配線、遮光膜、画素電極、保持容量の形成：図３（Ｃ
）〕  活性化工程を終えたら、保護絶縁膜１４４の上に０．５〜１．５μm厚の層間絶縁
膜１４５を形成した。前記保護絶縁膜１４４と層間絶縁膜１４５とでなる積層膜を第１の
層間絶縁膜とした。
【００５５】
その後、それぞれのＴＦＴのソース領域またはドレイン領域に達するコンタクトホール
が形成され、ソース配線１４６〜１４８と、ドレイン配線１４９、１５０を形成した。図
示していないが、本実施例ではこれらの配線を、Ｔｉ膜を１００ｎｍ、Ｔｉを含むアルミ
ニウム膜３００ｎｍ、Ｔｉ膜１５０ｎｍをスパッタ法で連続して形成した３層構造の積層
膜とした。なお、ソース配線及びドレイン配線として銅膜と窒化チタン膜との積層膜を用
いても良い。
【００５６】
次に、パッシベーション膜１５１として、窒化シリコン膜、酸化シリコン膜、または窒
化酸化シリコン膜で５０〜５００ｎｍ（代表的には２００〜３００ｎｍ）の厚さで形成し
た。その後、この状態で水素化処理を行うとＴＦＴの特性向上に対して好ましい結果が得
られた。例えば、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時
間の熱処理を行うと良く、あるいはプラズマ水素化法を用いても同様の効果が得られた。
なお、ここで後に画素電極とドレイン配線を接続するためのコンタクトホールを形成する
位置において、パッシベーション膜１５１に開口部を形成しておいても良い。
【００５７】
その後、有機樹脂からなる第２の層間絶縁膜１５２を約１μmの厚さに形成した。有機
樹脂としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、ＢＣＢ（ベンゾ
シクロブテン）等を使用することができる。有機樹脂膜を用いることの利点は、成膜方法
が簡単である点や、比誘電率が低いので、寄生容量を低減できる点、平坦性に優れる点な
どが上げられる。なお上述した以外の有機樹脂膜や有機系SiO化合物などを用いることも
できる。ここでは、基板に塗布後、熱重合するタイプのポリイミドを用い、３００℃で焼
成して形成した。
【００５８】
次に、画素部となる領域において、第２の層間絶縁膜１５２上に遮光膜１５３を形成し
た。遮光膜１５３はアルミニウム（Ａｌ）、チタン（Ｔｉ）、タンタル（Ｔａ）から選ば
れた元素またはいずれかを主成分とする膜で１００〜３００ｎｍの厚さに形成した。そし
て、遮光膜１５３の表面に陽極酸化法またはプラズマ酸化法により３０〜１５０ｎｍ（好
ましくは５０〜７５ｎｍ）の厚さの酸化物（酸化膜）１５４を形成した。ここでは遮光膜
１５３としてアルミニウム膜またはアルミニウムを主成分とする膜を用い、酸化物１５４
として酸化アルミニウム膜（アルミナ膜）を用いた。
【００５９】
なお、ここでは遮光膜表面のみに絶縁膜を設ける構成としたが、絶縁膜をプラズマＣＶ
Ｄ法、熱ＣＶＤ法またはスパッタ法などの気相法によって形成しても良い。その場合も膜
厚は３０〜１５０ｎｍ（好ましくは５０〜７５ｎｍ）とすることが好ましい。また、酸化
シリコン膜、窒化シリコン膜、窒化酸化シリコン膜、ＤＬＣ（Diamond  like  carbon）
膜または有機樹脂膜を用いても良い。さらに、これらを組み合わせた積層膜を用いても良
い。
【００６０】
次に、第２の層間絶縁膜１５２にドレイン配線１５０に達するコンタクトホールを形成
し、画素電極１５５を形成した。なお、画素電極１５６、１５７はそれぞれ隣接する別の
画素の画素電極である。画素電極１５５〜１５７は、透過型液晶表示装置とする場合には
透明導電膜を用い、反射型の液晶表示装置とする場合には金属膜を用いれば良い。ここで
は透過型の液晶表示装置とするために、酸化インジウムと酸化スズとの化合物（ＩＴＯと
呼ばれる）膜を１００ｎｍの厚さにスパッタ法で形成した。
【００６１】
また、この時、画素電極１５５と遮光膜１５３とが酸化物１５４を介して重なった領域
１５８が保持容量を形成した。
【００６２】
こうして同一基板上に、駆動回路を形成するＣＭＯＳ回路と画素部とを有したアクティ
ブマトリクス基板が完成した。なお、駆動回路を形成するＣＭＯＳ回路にはｎチャネル型
ＴＦＴ１８１、ｐチャネル型ＴＦＴ１８２が形成され、画素部にはｎチャネル型ＴＦＴで
なる画素ＴＦＴ１８３が形成された。
【００６３】
ＣＭＯＳ回路のｐチャネル型ＴＦＴ１８１には、チャネル形成領域１６１並びにｐ++領
域で形成されたソース領域１６２及びドレイン領域１６３が形成された。また、ｎチャネ
ル型ＴＦＴ１８２には、チャネル形成領域１６４、ソース領域１６５、ドレイン領域１６
６、ゲート絶縁膜を介してゲート配線と全部重なったＬＤＤ領域（Ｌov領域）１６７が形
成された。この時、ソース領域１６５、ドレイン領域１６６はそれぞれｎ+領域（厳密に
は（ｎ-＋ｎ+）領域）で形成され、Ｌov領域１６７はｎ-領域で形成された。
【００６４】
また、図３（Ｃ）ではできるだけ抵抗成分を減らすためにチャネル形成領域１６４の片
側のみ（ドレイン領域側のみ）にＬov領域を配置しているが、チャネル形成領域１６４を
挟んで両側に配置しても良い。
【００６５】
また、画素ＴＦＴ１８３には、チャネル形成領域１６８、１６９、ソース領域１７０、
ドレイン領域１７１、ゲート絶縁膜を介してゲート配線と重ならないＬＤＤ領域（以下、
このＬＤＤ領域をＬoff領域という。なお、offとはoffsetの意である。）１７２〜１７５
、Ｌoff領域１７３、１７４に接したｎ+領域（オフ電流値の低減に効果がある）１７６が
形成された。この時、ソース領域１７０、ドレイン領域１７１はそれぞれｎ+領域で形成
され、Ｌoff領域１７２〜１７５はｎ--領域で形成される。
【００６６】
本発明は、画素部および駆動回路が要求する回路仕様に応じて各回路を形成するＴＦＴ
の構造を最適化し、半導体装置の動作性能および信頼性を向上させることができた。具体
的には、ｎチャネル型ＴＦＴは回路仕様に応じてＬＤＤ領域の配置を異ならせ、Ｌov領域
またはＬoff領域を使い分けることによって、同一基板上に高速動作またはホットキャリ
ア対策を重視したＴＦＴ構造と低オフ電流動作を重視したＴＦＴ構造とを実現した。
【００６７】
例えば、アクティブマトリクス型液晶表示装置の場合、ｎチャネル型ＴＦＴ１８２は高
速動作を重視するシフトレジスタ回路、分周波回路、信号分割回路、レベルシフタ回路、
バッファ回路などのロジック回路に適している。また、ｎチャネル型ＴＦＴ１８３は低オ
フ電流動作を重視した画素部、サンプリング回路（トランスファーゲートともいう）に適
している。
【００６８】
また、チャネル長３〜７μｍに対してＬov領域の長さ（幅）は０．５〜３．０μｍ、代
表的には１．０〜１．５μｍとすれば良い。また、画素ＴＦＴ１８３に設けられるＬoff
領域１７２〜１７５の長さ（幅）は０．５〜３．５μｍ、代表的には２．０〜２．５μｍ
とすれば良い。
【実施例２】
【００６９】
本実施例では、アクティブマトリクス基板の画素部のｎチャネル型ＴＦＴ４０１に接続
される保持容量の他の構成について図４を用いて説明する。なお、図４の断面構造は実施
例１で説明した作製工程に従って、酸化物１５４を形成するところまで全く同一であるの
で、そこまでの構造は図１〜３で既に説明されている。従って、本実施例では実施例１と
異なる点のみに注目して説明を行うこととする。
【００７０】
実施例１の工程に従って遮光膜１５３、遮光膜１５３を酸化して得られた酸化物１５４
を形成したら、有機樹脂膜でなるスペーサー４０２〜４０４を形成する。有機樹脂膜とし
ては、ポリイミド、ポリアミド、ポリイミドアミド、アクリル、ＢＣＢ（ベンゾシクロブ
テン）から選ばれた膜を用いることができる。その後、スペーサー４０２、第２の層間絶
縁膜１５２、パッシベーション膜１５１をエッチングしてコンタクトホールを形成し、実
施例１と同一の材料で画素電極４０５を形成する。なお、画素電極４０６、４０７は隣接
する別の画素の画素電極である。
【００７１】
こうして、遮光膜１５３と画素電極４０５が酸化物１５４を介して重なった領域におい
て保持容量４０８が形成される。このようにスペーサー４０２〜４０４を設けることによ
り、遮光膜１５３と画素電極４０５〜４０７との間で発生するショート（短絡）を防止す
ることができる。
【００７２】
なお、本実施例の構成は実施例１の構成と組み合わせることが可能である。
【実施例３】
【００７３】
本実施例では、アクティブマトリクス基板の画素部のｎチャネル型ＴＦＴに接続される
保持容量の他の構成について図５を用いて説明する。なお、図５の断面構造は実施例１で
説明した作製工程に従って、遮光膜１５３を形成するところまで全く同一であるので、そ
こまでの構造は図１〜３で既に説明されている。従って、本実施例では実施例１と異なる
点のみに注目して説明を行うこととする。
【００７４】
まず実施例１の工程に従って遮光膜１５３を形成したら、遮光膜１５３の端部を覆うよ
うにして有機樹脂膜でなるスペーサー５０１〜５０３を形成する。有機樹脂膜としては、
ポリイミド、ポリアミド、ポリイミドアミド、アクリル、ＢＣＢ（ベンゾシクロブテン）
から選ばれた膜を用いることができる。（図５（Ａ）
）
【００７５】
次に、陽極酸化法またはプラズマ酸化法により遮光膜１５３の露出した表面に酸化物５
０４を形成する。なお、スペーサー５０１〜５０３と接した部分には酸化物５０４は形成
されない。（図５（Ｂ））
【００７６】
次に、スペーサー５０１、第２の層間絶縁膜１５２、パッシベーション膜１５１をエッ
チングしてコンタクトホールを形成し、実施例１と同一の材料で画素電極５０５を形成す
る。なお、画素電極５０６、５０７は隣接する別の画素の画素電極である。
【００７７】
こうして、遮光膜１５３と画素電極５０５が酸化物５０４を介して重なった領域におい
て保持容量５０８が形成される。このようにスペーサー５０１〜５０３を設けることによ
り、遮光膜１５３と画素電極５０５〜５０７との間で発生するショート（短絡）を防止す
ることができる。
【００７８】
なお、本実施例の構成は実施例１の構成と組み合わせることが可能である。
【実施例４】
【００７９】
本実施例では本発明の構成について図６〜図８を用い、画素部とその周辺に設けられる
駆動回路の基本形態であるＣＭＯＳ回路を同時に形成したアクティブマトリクス基板の作
製方法について説明する。
【００８０】
最初に、基板６０１上に下地膜として窒化酸化シリコン膜６０２ａを５０〜５００ｎｍ
、代表的には１００ｎｍの厚さに形成した。窒化酸化シリコン膜６０２ａは、ＳｉＨ4と
Ｎ2ＯとＮＨ3を原料ガスとして作製されるものであり、含有する窒素濃度を２５atomic％
以上５０atomic％未満となるようにした。その後、窒素雰囲気中で４５０〜６５０℃の熱
処理を施し、窒化酸化シリコン膜６０２ａを緻密化した。
【００８１】
さらに窒化酸化シリコン膜６０２ｂを１００〜５００ｎｍ、代表的には２００ｎｍの厚
さに形成し、連続して非晶質半導体膜（図示せず）を２０〜８０ｎｍの厚さに形成した。
本実施例では非晶質半導体膜としては非晶質シリコン膜を用いたが、微結晶シリコン膜や
非晶質シリコンゲルマニウム膜を用いても良い。
【００８２】
そして特開平７−１３０６５２号公報（米国特許番号５，６４３，８２６号及び５，９
２３，９６２号に対応）に記載された結晶化手段により非晶質シリコン膜を結晶化し、結
晶質シリコン膜（図示せず）を形成した。同公報記載の技術は、非晶質シリコン膜の結晶
化に際して、結晶化を助長する触媒元素（ニッケル、コバルト、ゲルマニウム、錫、鉛、
パラジウム、鉄、銅から選ばれた一種または複数種の元素、代表的にはニッケル）を用い
る結晶化手段である。具体的には、非晶質シリコン膜表面に触媒元素を保持させた状態で
加熱処理を行い、非晶質シリコン膜を結晶質シリコン膜に変化させるものである。
【００８３】
こうして結晶質シリコン膜を形成したら、エキシマレーザー光を照射することにより残
存した非晶質成分の結晶化を行い、全体の結晶性を向上させる。なお、エキシマレーザー
光はパルス発振型でも連続発振型でも良いが、ビーム形を線状に加工して照射することで
大型基板にも対応できる。
【００８４】
次に、結晶質シリコン膜をパターニングして、活性層６０３〜６０６を形成し、さらに
それらを覆ってゲート絶縁膜６０７を形成した。ゲート絶縁膜６０７は、ＳｉＨ4とＮ2Ｏ
とから作製される窒化酸化シリコン膜であり、ここでは１０〜２００ｎｍ、好ましくは５
０〜１５０ｎｍの厚さで形成した。（図６（Ａ））
【００８５】
次に、活性層６０３、６０６の全面と、活性層６０４、６０５の一部（チャネル形成領
域を含む）を覆うレジストマスク６０８〜６１１を形成した。そして、フォスフィン（Ｐ
Ｈ3）を用いたイオンドープ法でｎ型を付与する不純物元素（本実施例ではリン）を添加
して後にＬov領域またはLoff領域となるｎ-領域６１２〜６１４を形成した。この工程で
は、ゲート絶縁膜６０７を通してその下の活性層にリンを添加するために、加速電圧は６
５ｋｅＶに設定した。活性層に添加されるリンの濃度は、２×１０16〜５×１０19atoms/
cm3の範囲にするのが好ましく、ここでは１×１０18atoms/cm3とした。(図６（Ｂ）)  
【００８６】
次に、第１の導電膜６１５を、スパッタ法により窒化タンタル（ＴａＮ）で形成した。
続いて、アルミニウム（Ａｌ）を主成分とする第２の導電膜６１６を、１００〜３００ｎ
ｍの厚さに形成した。（図６（Ｃ））
【００８７】
そして、第２の導電膜をエッチングして配線６１７を形成した。本実施例の場合、第２
の導電膜がＡｌであるので、リン酸溶液により下地であるＴａＮ膜との選択比が良好であ
った。さらに、第１の導電層６１５と配線６１７の上に第３の導電膜６１８をタンタル（
Ｔａ）で１００〜４００ｎｍ（本実施例では２００ｎｍ）の厚さに形成した。なお、この
タンタル膜の上にさらに窒化タンタル膜を形成しても構わない。（図６（Ｄ））
【００８８】
次に、レジストマスク６１９〜６２４を形成し、第１の導電膜と第３の導電膜の一部を
エッチング除去して、低抵抗な接続配線６２５、ｐチャネル型ＴＦＴのゲート配線６２６
、画素部のゲート配線６２７を形成した。なお、導電膜６２８〜６３０はｎチャネル型Ｔ
ＦＴとなる領域上に残しておく。また、この接続配線６２５は、配線抵抗を極力小さくし
た部分（例えば、外部信号の入出力端子から駆動回路の入出力端子までの配線部分）に形
成する。但し、構造上、配線幅がある程度太くなってしまうので、微細な配線を必要とす
る部分には不向きである。
【００８９】
上記第１の導電膜（ＴａＮ膜）と第２の導電膜（Ｔａ膜）のエッチングはＣＦ4とＯ2の
混合ガスにより行うことができた。そして、レジストマスク６１９〜６２４をそのまま残
して、ｐチャネル型ＴＦＴが形成される活性層６０３の一部に、ｐ型を付与する不純物元
素を添加する工程を行った。ここではボロンをその不純物元素として、ジボラン（Ｂ2Ｈ6
）を用いてイオンドープ法（勿論、イオンインプランテーション法でも良い）で添加した
。ボロンの添加濃度は５×１０20〜３×１０21atoms/cm3（本実施例では２×１０21atoms
/cm3）とした。そして、ボロンが高濃度に添加されたｐ++領域６３１、６３２を形成さし
た。（図７（Ａ）
）
【００９０】
なお、この工程において、レジストマスク６１９〜６２４をマスクとしてゲート絶縁膜
１０７をエッチングし、活性層６０３の一部を露出させた後、ボロンを添加する工程を行
っても良い。その場合、加速電圧が低くて済むため、活性層に与えるダメージも少ないし
、スループットも向上する。
【００９１】
次に、レジストマスク６１９〜６２４を除去した後、新たにレジストマスク６３３〜６
３８を形成した。これはｎチャネル型ＴＦＴのゲート配線を形成するためのものであり、
ドライエッチング法によりｎチャネル型ＴＦＴのゲート配線６３９〜６４１が形成された
。このときゲート配線６３９、６４０はｎ-領域６１２〜６１４の一部と重なるように形
成した。（図７（Ｂ））
【００９２】
次に、レジストマスク６３３〜６３８を除去した後、新たにレジストマスク６４２〜６
４７を形成した。レジストマスク６４４、６４６はｎチャネル型ＴＦＴのゲート配線６４
０、６４１とｎ-領域の一部を覆う形で形成した。
【００９３】
そして、ｎ型を付与する不純物元素（本実施例ではリン）を１×１０20〜１×１０21at
oms/cm3（本実施例では５×１０20atoms/cm3）の濃度で添加して活性層６０４〜６０６に
ｎ+領域６４７〜６５３を形成した。（図７（Ｃ））
【００９４】
なお、この工程において、レジストマスク６４２〜６４７を用いてゲート絶縁膜１０７
をエッチング除去し、活性層６０４〜６０６の一部を露出させた後、リンを添加する工程
を行っても良い。その場合、加速電圧が低くて済むため、活性層に与えるダメージも少な
いし、スループットも向上する。
【００９５】
次に、レジストマスク６４２〜６４６を除去し、画素部のｎチャネル型ＴＦＴとなる活
性層６０６にｎ型を付与する不純物元素（本実施例ではリン）を添加する工程を行った。
こうして前記ｎ-領域の１／２〜１／１０の濃度（具体的には１×１０16〜５×１０18ato
ms/cm3）でリンが添加されたｎ--領域６５４〜６５７を形成した。
【００９６】
また、この工程ではゲート配線で隠された不純物領域６５８〜６６０を除いて全ての不
純物領域にｎ--の濃度でリンが添加された。実際、その濃度は非常に低濃度であるため無
視して差し支えない。但し、厳密には６５９、６６０で示される領域がｎ-領域であるの
に対し、６６１、６６２で示される領域は（ｎ-＋ｎ--）領域となり、前記ｎ-領域６５９
、６６０よりも若干高い濃度でリンを含む。(図８（Ａ）)  
【００９７】
次に、１００〜４００ｎｍ厚の保護絶縁膜６６３をプラズマＣＶＤ法でＳｉＨ4、Ｎ2Ｏ
、ＮＨ3を原料とした窒化酸化シリコン膜で形成した。この窒化酸化シリコン膜中の含有
水素濃度は１〜３０atomic％となるように形成することが望ましかった。保護絶縁膜６６
３としては、他にも酸化シリコン膜、窒化シリコン膜またはそれらを組み合わせた積層膜
を用いることができる。
【００９８】
その後、それぞれの濃度で添加されたｎ型またはｐ型を付与する不純物元素を活性化す
るために熱処理工程を行った。この工程はファーネスアニール法、レーザーアニール法、
またはラピッドサーマルアニール法（ＲＴＡ法）で行うことができる。ここではファーネ
スアニール法で活性化工程を行った。加熱処理は、窒素雰囲気中において３００〜６５０
℃、好ましくは４００〜５５０℃、ここでは４５０℃、２時間の熱処理を行った。
【００９９】
さらに、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱
処理を行い、活性層を水素化する工程を行った。この工程は熱的に励起された水素により
半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズ
マ水素化（プラズマにより励起された水素を用いる）
を行っても良い。（図８（Ｂ））
【０１００】
活性化工程を終えたら、保護絶縁膜６６３の上に０．５〜１．５μm厚の層間絶縁膜６
６４を形成した。前記保護絶縁膜６６３と層間絶縁膜６６４とでなる積層膜を第１の層間
絶縁膜とした。
【０１０１】
その後、それぞれのＴＦＴのソース領域またはドレイン領域に達するコンタクトホール
が形成され、ソース配線６６５〜６６８と、ドレイン配線６６９〜６７２を形成した。な
お、図示されていないがＣＭＯＳ回路を形成するためにドレイン配線６６９と６７０は同
一配線として接続されている。また、入出力端子間、回路間を結ぶ接続配線６７３、６７
４も同時に形成した。なお、図示していないが本実施例ではこの配線を、Ｔｉ膜を１００
ｎｍ、Ｔｉを含むアルミニウム膜３００ｎｍ、Ｔｉ膜１５０ｎｍをスパッタ法で連続して
形成した３層構造の積層膜とした。
【０１０２】
次に、パッシベーション膜６７５として、窒化シリコン膜、酸化シリコン膜、または窒
化酸化シリコン膜で５０〜５００ｎｍ（代表的には２００〜３００ｎｍ）の厚さで形成し
た。パッシベーション膜６７５はプラズマＣＶＤ法でＳｉＨ4、Ｎ2Ｏ、ＮＨ3から形成さ
れる窒化酸化シリコン膜、またはＳｉＨ4、Ｎ2、ＮＨ3から作製される窒化シリコン膜で
形成すれば良い。
【０１０３】
まず、膜の形成に先立ってＮ2Ｏ、Ｎ2、ＮＨ3等を導入してプラズマ水素化処理により
水素化の工程を行なった。プラズマ処理により励起された水素は第１の層間絶縁膜中に供
給され、基板を２００〜４００℃に加熱しておけば、その水素を下層側にも拡散させて活
性層を水素化することができた。このパッシベーション膜の作製条件は特に限定されるも
のではないが、緻密な膜とすることが望ましい。
【０１０４】
また、パッシベーション膜を形成した後に、さらに水素化工程を行っても良い。例えば
、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行
うと良く、あるいはプラズマ水素化法を用いても同様の効果が得られた。なお、ここで後
に画素電極とドレイン配線を接続するためのコンタクトホールを形成する位置において、
パッシベーション膜１５１に開口部を形成しておいても良い。
【０１０５】
その後、有機樹脂からなる第２の層間絶縁膜６７６を約１μmの厚さに形成した。有機
樹脂としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、ＢＣＢ（ベンゾ
シクロブテン）等を使用することができる。有機樹脂膜を用いることの利点は、成膜方法
が簡単である点や、比誘電率が低いので、寄生容量を低減できる点、平坦性に優れる点な
どが上げられる。なお上述した以外の有機樹脂膜や有機系SiO化合物などを用いることも
できる。ここでは、基板に塗布後、熱重合するタイプのポリイミドを用い、３００℃で焼
成して形成した。
【０１０６】
次に、画素部となる領域において、第２の層間絶縁膜６７６上に遮光膜６７７を形成し
た。遮光膜１５３はアルミニウム（Ａｌ）、チタン（Ｔｉ）、タンタル（Ｔａ）から選ば
れた元素またはいずれかを主成分とする膜で１００〜３００ｎｍの厚さに形成した。なお
、第２の層間絶縁膜６７６上に酸化シリコン膜等の絶縁膜を５〜５０ｎｍ形成しておくと
、この上に形成する遮光膜の密着性を高めることができた。また、有機樹脂で形成した第
２の層間絶縁膜６７６の表面にＣＦ4ガスを用いたプラズマ処理を施すと、表面改質によ
り膜上に形成する遮光膜の密着性を向上させることができた。
【０１０７】
また、遮光膜だけでなく、他の接続配線を形成することも可能である。例えば、駆動回
路内で回路間をつなぐ接続配線を形成できる。但し、その場合は遮光膜または接続配線を
形成する材料を成膜する前に、予め第２の層間絶縁膜にコンタクトホールを形成しておく
必要がある。
【０１０８】
次に、遮光膜６７７の表面に陽極酸化法またはプラズマ酸化法（本実施例では陽極酸化
法）により３０〜１５０ｎｍ（好ましくは５０〜７５ｎｍ）の厚さの陽極酸化物６７８を
形成した。本実施例では遮光膜６７７としてアルミニウム膜またはアルミニウムを主成分
とする膜を用いたため、陽極酸化物６７８として酸化アルミニウム膜（アルミナ膜）が形
成された。
【０１０９】
陽極酸化処理に際して、まず十分にアルカリイオン濃度の小さい酒石酸エチレングリコ
ール溶液を作製した。これは１５％の酒石酸アンモニウム水溶液とエチレングリコールと
を２：８で混合した溶液であり、これにアンモニア水を加え、ｐＨが７±０．５となるよ
うに調節した。そして、この溶液中に陰極となる白金電極を設け、遮光膜６７７が形成さ
れている基板を溶液に浸し、遮光膜６７７を陽極として、一定（数ｍＡ〜数十ｍＡ）の直
流電流を流した。溶液中の陰極と陽極との間の電圧は酸化物の成長に従い時間と共に変化
するが、電流が一定となるように電圧を調整し、１５０Ｖとなったところで電圧を一定と
して、１５分間保持した。このようにして遮光膜６７７の表面には厚さ５０〜７５ｎｍの
陽極酸化物６７８を形成することができた。なお、ここで示した陽極酸化法に係わる数値
は一例にすぎず、作製する素子の大きさ等によって当然最適値は変化しうるものである。
【０１１０】
また、ここでは遮光膜表面のみに絶縁膜を設ける構成としたが、絶縁膜をプラズマＣＶ
Ｄ法、熱ＣＶＤ法またはスパッタ法などの気相法によって形成しても良い。その場合も膜
厚は３０〜１５０ｎｍ（好ましくは５０〜７５ｎｍ）とすることが好ましい。また、酸化
シリコン膜、窒化シリコン膜、窒化酸化シリコン膜、ＤＬＣ（Diamond  like  carbon）
膜または有機樹脂膜を用いても良い。さらに、これらを組み合わせた積層膜を用いても良
い。
【０１１１】
次に、第２の層間絶縁膜６７６、パッシベーション膜６７５にドレイン配線６７２に達
するコンタクトホールを形成し、画素電極６７９を形成した。なお、画素電極６８０、６
８１はそれぞれ隣接する別の画素の画素電極である。画素電極６７９〜６８１は、透過型
液晶表示装置とする場合には透明導電膜を用い、反射型の液晶表示装置とする場合には金
属膜を用いれば良い。ここでは透過型の液晶表示装置とするために、酸化インジウムと酸
化スズとの化合物（ＩＴＯ）膜を１００ｎｍの厚さにスパッタ法で形成した。
【０１１２】
また、この時、画素電極６７９と遮光膜６７７とが陽極酸化物６７８を介して重なった
領域６８２が保持容量を形成した。
【０１１３】
こうして同一基板上に、駆動回路となるＣＭＯＳ回路と画素部とを有したアクティブマ
トリクス基板が完成した。なお、駆動回路にはｐチャネル型ＴＦＴ８０１、ｎチャネル型
ＴＦＴ８０２、８０３が形成され、画素部にはｎチャネル型ＴＦＴでなる画素ＴＦＴ８０
４が形成された。（図８（Ｃ））
【０１１４】
ＣＭＯＳ回路のｐチャネル型ＴＦＴ８０１には、チャネル形成領域７０１、並びにｐ++
領域で形成されたソース領域７０２及びドレイン領域７０３が形成された。
【０１１５】
また、ｎチャネル型ＴＦＴ８０２には、チャネル形成領域７０４、ソース領域７０５、
ドレイン領域７０６、そしてチャネル形成領域の片側にＬov領域７０７が形成された。こ
の時、ソース領域７０５、ドレイン領域７０６はそれぞれ（ｎ-＋ｎ+）領域で形成され、
Ｌov領域７０７はｎ-領域で形成された。また、Ｌov領域７０７はゲート配線と全部重な
って形成された。
【０１１６】
また、ｎチャネル型ＴＦＴ８０３には、チャネル形成領域７０８、ソース領域７０９、
ドレイン領域７１０、そしてチャネル形成領域の両側にＬov領域７１１a、７１２aおよび
Ｌoff領域７１１b、７１２bが形成された。この時、ソース領域７０９、ドレイン領域７
１０はそれぞれ（ｎ-＋ｎ+）領域、Ｌov領域７１１a、７１２aはｎ-領域、Ｌoff領域７１
１b、７１２bは（ｎ--＋ｎ-）領域で形成された。なお、この構造ではＬＤＤ領域の一部
がゲート配線と重なるように配置されたために、Ｌov領域とＬoff領域が実現されている
。
【０１１７】
また、画素ＴＦＴ８０４には、チャネル形成領域７１３、７１４、ソース領域７１５、
ドレイン領域７１６、Ｌoff領域７１７〜７２０、Ｌoff領域７１８、７１９に接したｎ+
領域７２１が形成された。この時、ソース領域７１５、ドレイン領域７１６はそれぞれｎ
+領域で形成され、Ｌoff領域７１７〜７２０はｎ--領域で形成された。
【０１１８】
本実施例では、画素部および駆動回路が要求する回路仕様に応じて各回路を形成するＴ
ＦＴの構造を最適化し、半導体装置の動作性能および信頼性を向上させることができた。
具体的には、ｎチャネル型ＴＦＴは回路仕様に応じてＬＤＤ領域の配置を異ならせ、Ｌov
領域またはＬoff領域を使い分けることによって、同一基板上に高速動作またはホットキ
ャリア対策を重視したＴＦＴ構造と低オフ電流動作を重視したＴＦＴ構造とを実現した。
【０１１９】
例えば、アクティブマトリクス型液晶表示装置の場合、ｎチャネル型ＴＦＴ８０２は高
速動作を重視するシフトレジスタ回路、分周波回路、信号分割回路、レベルシフタ回路、
バッファ回路などのロジック回路に適している。即ち、チャネル形成領域の片側（ドレイ
ン領域側）のみにＬov領域を配置することで、できるだけ抵抗成分を低減させつつホット
キャリア対策を重視した構造となっている。
これは上記回路群の場合、ソース領域とドレイン領域の機能が変わらず、キャリア（電子
）の移動する方向が一定だからである。但し、必要に応じてチャネル形成領域の両側にＬ
ov領域を配置することもできる。
【０１２０】
また、ｎチャネル型ＴＦＴ８０３はホットキャリア対策と低オフ電流動作の双方を重視
するサンプリング回路（サンプルホールド回路）に適している。即ち、Ｌov領域を配置す
ることでホットキャリア対策とし、さらにＬoff領域を配置することで低オフ電流動作を
実現した。また、サンプリング回路はソース領域とドレイン領域の機能が反転してキャリ
アの移動方向が１８０°変わるため、ゲート配線を中心に線対称となるような構造としな
ければならない。なお、場合によってはＬov領域のみとすることもありうる。
【０１２１】
また、ｎチャネル型ＴＦＴ８０４は低オフ電流動作を重視した画素部、サンプリング回
路（サンプルホールド回路）に適している。即ち、オフ電流値を増加させる要因となりう
るＬov領域を配置せず、Ｌoff領域のみを配置することで低オフ電流動作を実現している
。また、駆動回路のＬＤＤ領域よりも低い濃度のＬＤＤ領域をＬoff領域として用いるこ
とで、多少オン電流値が低下しても徹底的にオフ電流値を低減する対策を打っている。さ
らに、ｎ+領域７２１はオフ電流値を低減する上で非常に有効であることが確認されてい
る。
【０１２２】
また、チャネル長３〜７μｍに対してｎチャネル型ＴＦＴ８０２のＬov領域７０７の長
さ（幅）は０．５〜３．０μｍ、代表的には１．０〜１．５μｍとすれば良い。また、ｎ
チャネル型ＴＦＴ８０３のＬov領域７１１a、７１２aの長さ（幅）は０．５〜３．０μｍ
、代表的には１．０〜１．５μｍ、Ｌoff領域７１１b、７１２bの長さ（幅）は１．０〜
３．５μｍ、代表的には１．５〜２．０μｍとすれば良い。また、画素ＴＦＴ８０４に設
けられるＬoff領域７１７〜７２０の長さ（幅）は０．５〜３．５μｍ、代表的には２．
０〜２．５μｍとすれば良い。
【０１２３】
さらに、ｐチャネル型ＴＦＴ８０１は自己整合（セルフアライン）的に形成され、ｎチ
ャネル型ＴＦＴ８０２〜８０４は非自己整合（ノンセルフアライン）的に形成されている
点も本発明の特徴の一つである。
【０１２４】
なお、本実施例は実施例１で説明したアクティブマトリクス基板の構成にｎチャネル型
ＴＦＴ８０３の構成を加えただけであるので、作製工程中の薄膜材料、不純物添加工程の
数値範囲、薄膜の膜厚範囲等の条件は実施例１で説明した条件をそのまま用いることが可
能である。また、本実施例の構成を実施例２又は実施例３の構成と組み合わせることは可
能である。
【実施例５】
【０１２５】
本実例では、アクティブマトリクス基板から、アクティブマトリクス型液晶表示装置を
作製する工程を説明する。図９に示すように、図８（Ｃ）の状態の基板に対し、配向膜９
０１を形成する。通常液晶表示素子の配向膜にはポリイミド樹脂が多く用いられている。
対向側の基板９０２には、透明導電膜９０３と、配向膜９０４とを形成した。配向膜を形
成した後、ラビング処理を施して液晶分子がある一定のプレチルト角を持って配向するよ
うにした。そして、画素部と、ＣＭＯＳ回路が形成されたアクティブマトリクス基板と対
向基板とを、公知のセル組み工程によってシール材やスペーサ（共に図示せず）などを介
して貼りあわせる。その後、両基板の間に液晶材料９０５を注入し、封止剤（図示せず）
によって完全に封止した。液晶材料には公知の液晶材料を用いれば良い。このようにして
図９に示すアクティブマトリクス型液晶表示装置が完成した。
【０１２６】
次にこのアクティブマトリクス型液晶表示装置の構成を、図１０の斜視図および図１１
の上面図を用いて説明する。尚、図１０と図１１は、図６〜図８の断面構造図と対応付け
るため、共通の符号を用いている。また、図１１（Ｂ）で示すＡ―Ａ’に沿った断面構造
は、図８（Ｃ）に示す画素部の断面図に対応している。
【０１２７】
アクティブマトリクス基板は、ガラス基板６０１上に形成された、画素部１００１と、
走査（ゲート）線駆動回路１００２と、信号(ソース)線駆動回路１００３で構成される。
画素部の画素ＴＦＴ８０４はｎチャネル型ＴＦＴであり、周辺に設けられる駆動回路はＣ
ＭＯＳ回路を基本として構成されている。走査（ゲート）線駆動回路１００２と、信号（
ソース）線駆動回路１００３はそれぞれゲート配線６４１とソース配線６６８で画素部１
００１に接続されている。また、ＦＰＣ１００４が接続された外部入出力端子１００５か
ら駆動回路の入出力端子までの接続配線６２５、６７３が設けられている。
【０１２８】
図１１は画素部１００１の一部分（一画素）を示す上面図である。ここで図１１（Ａ）
は活性層、ゲート配線、ソース配線の重ねあわせを示す上面図であり、同図（Ｂ）はその
上に遮光膜、画素電極を重ねあわせた状態を示す上面図である。図１１（Ａ）において、
ゲート配線６４１は、図示されていないゲート絶縁膜を介してその下の活性層６０６と交
差している。また、図示はしていないが、活性層６０６には、ソース領域、ドレイン領域
、ｎ--領域でなるＬoff領域が形成されている。また、１１０１はソース配線６６８と活
性層６０６とのコンタクト部、１１０２はドレイン配線６７２と活性層６０６とのコンタ
クト部である。
【０１２９】
また、図１１（Ｂ）において、画素ＴＦＴの上には表面に陽極酸化物（ここでは図示し
ないが、図８（Ｃ）の陽極酸化物６７８を指す）が形成された遮光膜６７７と、各画素ご
とに設けられる画素電極６７９〜６８１が形成されている。そして、遮光膜６７７と画素
電極６７９とが陽極酸化物を介して重なる領域で保持容量６８２が形成される。なお、１
１０３はドレイン配線６７２と画素電極６７９とのコンタクト部である。
【０１３０】
本実施例では保持容量の誘電体として比誘電率が７〜９と高いアルミナ膜を用いたこと
で、必要な容量を形成するための面積を少なくすることが可能である。
さらに、本実施例のように画素ＴＦＴ上に形成される遮光膜を保持容量の一方の電極とす
ることで、アクティブマトリクス型液晶表示装置の画像表示部の開口率を向上させること
ができた。
【０１３１】
なお、本実施例のアクティブマトリクス型液晶表示装置は、実施例４で説明した構造と
照らし合わせて説明したが、実施例１〜３のいずれの構成とも自由に組み合わせてアクテ
ィブマトリクス型液晶表示装置を作製することができる。
【実施例６】
【０１３２】
画素部の各画素に設けられる保持容量は画素電極に接続されていない方の電極（本発明
の場合は遮光膜）を固定電位としておくことで保持容量を形成することができる。その場
合、遮光膜をフローティング状態（電気的に孤立した状態）かコモン電位（データとして
送られる画像信号の中間電位）に設定しておくことが望ましい。
【０１３３】
そこで本実施例では遮光膜をコモン電位に固定する場合の接続方法について図１２を用
いて説明する。図１２（Ａ）において、１２０１は実施例１と同様にして作製された画素
ＴＦＴであり、１２０２が保持容量の一方の電極として機能する遮光膜である。遮光膜１
２０２は画素部の外側にまで延在し、第２の層間絶縁膜１２０４、パッシベーション膜１
２０５に設けられたコンタクトホール１２０６を介してコモン電位を与える電源線１２０
３と接続している。
【０１３４】
このように画素部の外側において、コモン電位を与える電源線と電気的に接続すること
でコモン電位とすることができる。従って、この場合には遮光膜１２０２を形成する前に
第２の層間絶縁膜１２０４、パッシベーション膜１２０５をエッチングする工程が必要と
なる。
【０１３５】
次に、図１２（Ｂ）において、１２０７は実施例１と同様にして作製された画素ＴＦＴ
であり、１２０８が保持容量の一方の電極として機能する遮光膜である。遮光膜１２０８
は画素部の外側にまで延在し、１２０９で示される領域において導電膜１２１０と酸化物
１２１１を介して重なる。この導電膜１２１０は画素電極１２１２と同時に形成される導
電膜である。
【０１３６】
そして、この導電膜１２１０は第２の層間絶縁膜１２１３、パッシベーション膜１２１
４に設けられたコンタクトホール１２１５を介してコモン電位を与える電源線１２１６と
接続している。この時、領域１２０９では遮光膜１２０８、酸化物１２１１、導電膜１２
１０でなるコンデンサが形成される。このコンデンサは交流駆動を行うことによって実質
的に短絡する。即ち、領域１２０９では静電結合によって、遮光膜１２０８と導電膜１２
１０とが電気的に接続されるため、遮光膜１２０８と電源線１２１６とは実質的に接続さ
れる。
【０１３７】
このように図１２（Ｂ）の構造を採用することで、工程数を増やすことなく遮光膜をコ
モン電位に設定することが可能となる。
【０１３８】
なお、本実施例の構成は実施例１〜５のいずれの構成とも自由に組み合わせることが可
能である。
【実施例７】
【０１３９】
図１３は、実施例４で示したアクティブマトリクス基板の回路構成の一例を示す。本実
施例のアクティブマトリクス基板は、ソース信号線側駆動回路１３０１、ゲート信号線側
駆動回路（Ａ）１３０７、ゲート信号線側駆動回路（Ｂ）１３１１、プリチャージ回路１
３１２、画素部１３０６を有している。ソース信号線側駆動回路１３０１は、シフトレジ
スタ回路１３０２、レベルシフタ回路１３０３、バッファ回路１３０４、サンプリング回
路１３０５を備えている。また、ゲート信号線側駆動回路（Ａ）１３０７は、シフトレジ
スタ回路１３０８、レベルシフタ回路１３０９、バッファ回路１３１０を備えている。ゲ
ート信号線側駆動回路（Ｂ）１３１１も同様な構成である。
【０１４０】
ここでシフトレジスタ回路１３０２、１３０８は駆動電圧が５〜１６Ｖ（代表的には１
０Ｖ）であり、回路を形成するＣＭＯＳ回路に使われるｎチャネル型ＴＦＴは図８（Ｃ）
の８０２で示される構造が適している。
【０１４１】
また、レベルシフタ回路１３０３、１３０９、バッファ回路１３０４、１３１０は、駆
動電圧は１４〜１６Ｖと高くなるが、シフトレジスタ回路と同様に、図８（Ｃ）のｎチャ
ネル型ＴＦＴ８０２を含むＣＭＯＳ回路が適している。なお、ゲート配線をダブルゲート
構造とすることは、回路の信頼性を向上させる上で有効である。
【０１４２】
また、サンプリング回路１３０５は駆動電圧が１４〜１６Ｖであるが、ソース領域とド
レイン領域が反転する上、オフ電流値を低減する必要があるので、図８（Ｃ）のｎチャネ
ル型ＴＦＴ８０３を含むＣＭＯＳ回路が適している。なお、実際にサンプリング回路を形
成する時はｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとを組み合わせて形成することにな
る。
【０１４３】
また、画素部１３０６は駆動電圧が１４〜１６Ｖであり、サンプリング回路１３０５よ
りもさらにオフ電流値が低いことを要求するので、完全なＬＤＤ構造（Ｌov領域を配置し
ない構造）とすることが望ましく、図８（Ｃ）のｎチャネル型ＴＦＴ８０４を画素ＴＦＴ
として用いることが望ましい。
【０１４４】
なお、本実施例の構成は、実施例２〜６のいずれの構成とも自由に組み合わせることが
可能である。
【実施例８】
【０１４５】
本実施例ではＴＦＴの活性層（能動層）となる活性層を形成する工程について図１４を
用いて説明する。まず、基板（本実施例ではガラス基板）１４０１上に２００ｎｍ厚の窒
化酸化シリコン膜でなる下地膜１４０２と５０ｎｍ厚の非晶質半導体膜（本実施例では非
晶質シリコン膜）１４０３を大気解放しないで連続的に形成する。
【０１４６】
次に、重量換算で１０ｐｐｍの触媒元素（本実施例ではニッケル）を含む水溶液（酢酸
ニッケル水溶液）をスピンコート法で塗布して、触媒元素含有層１４０４を非晶質半導体
膜１４０３の全面に形成する。ここで使用可能な触媒元素は、ニッケル（Ｎｉ）以外にも
、ゲルマニウム（Ｇｅ）、鉄（Ｆｅ）、パラジウム（Ｐｄ）、スズ（Ｓｎ）、鉛（Ｐｂ）
、コバルト（Ｃｏ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、といった元素がある。（
図１４（Ａ））
【０１４７】
また、本実施例ではスピンコート法でニッケルを添加する方法を用いたが、蒸着法やス
パッタ法などにより触媒元素でなる薄膜（本実施例の場合はニッケル膜）を非晶質半導体
膜上に形成する手段をとっても良い。
【０１４８】
次に、結晶化の工程に先立って４００〜５００℃で１時間程度の熱処理工程を行い、水
素を膜中から脱離させた後、５００〜６５０℃（好ましくは５５０〜５７０℃）で４〜１
２時間（好ましくは４〜６時間）の熱処理を行う。本実施例では、５５０℃で４時間の熱
処理を行い、結晶質半導体膜（本実施例では結晶質シリコン膜）１４０５を形成する。(
図１４（Ｂ）)  
【０１４９】
次に、結晶化の工程で用いたニッケルを結晶質シリコン膜から除去するゲッタリング工
程を行う。まず、結晶質半導体膜１４０５の表面にマスク絶縁膜１４０６を１５０ｎｍの
厚さに形成し、パターニングにより開口部１４０７を形成する。そして、露出した結晶質
半導体膜に対して周期表の１５族に属する元素（本実施例ではリン）を添加する工程を行
う。この工程により１×１０19〜１×１０20atoms/cm3の濃度でリンを含むゲッタリング
領域１４０８が形成される。（図１４（Ｃ））
【０１５０】
次に、窒素雰囲気中で４５０〜６５０℃（好ましくは５００〜５５０℃）、４〜２４時
間（好ましくは６〜１２時間）の熱処理工程を行う。この熱処理工程により結晶質半導体
膜中のニッケルは矢印の方向に移動し、リンのゲッタリング作用によってゲッタリング領
域１４０８に捕獲される。即ち、結晶質半導体膜中からニッケルが除去されるため、結晶
質半導体膜１４０９に含まれるニッケル濃度は、１×１０17atms/cm3以下、好ましくは１
×１０16atms/cm3以下にまで低減することができる。（図１４（Ｄ））
【０１５１】
そして、マスク絶縁膜１４０６を除去した後、ゲッタリング領域１４０８を完全に取り
除くようにしてパターニングを行い、活性層１４１０を得る。なお、図１４（Ｅ）では活
性層１４１０を一つしか図示していないが、基板上に複数の活性層を同時に形成すること
は言うまでもない。
【０１５２】
以上のようにして形成された活性層１４１０は、結晶化を助長する触媒元素（ここでは
ニッケル）を用いることによって、非常に結晶性の良い結晶質半導体膜で形成されている
。また、結晶化のあとは触媒元素をリンのゲッタリング作用により除去しており、活性層
１４１０中に残存する触媒元素の濃度は、１×１０17atms/cm3以下、好ましくは１×１０
16atms/cm3以下である。
【０１５３】
なお、本実施例の構成は、実施例１〜７のいずれの構成とも自由に組み合わせることが
可能である。
【実施例９】
【０１５４】
本実施例ではＴＦＴの活性層（能動層）となる活性層を形成する工程について図１５を
用いて説明する。具体的には特開平１０−２４７７３５号公報（米国出願番号０９／０３
４，０４１号に対応）に記載された技術を用いる。
【０１５５】
まず、基板（本実施例ではガラス基板）１５０１上に２００ｎｍ厚の窒化酸化シリコン
膜でなる下地膜１５０２と５０ｎｍ厚の非晶質半導体膜（本実施例では非晶質シリコン膜
）１５０３を大気解放しないで連続的に形成する。次に、酸化シリコン膜でなるマスク絶
縁膜１５０４を２００ｎｍの厚さに形成し、開口部１５０５を形成する。
【０１５６】
次に、重量換算で１００ｐｐｍの触媒元素（本実施例ではニッケル）を含む水溶液（酢
酸ニッケル水溶液）をスピンコート法で塗布して、触媒元素含有層１５０６を形成する。
この時、触媒元素含有層１５０６は、開口部１５０５が形成された領域において、選択的
に非晶質半導体膜１５０３に接触する。ここで使用可能な触媒元素は、ニッケル（Ｎｉ）
以外にも、ゲルマニウム（Ｇｅ）、鉄（Ｆｅ）、パラジウム（Ｐｄ）、スズ（Ｓｎ）、鉛
（Ｐｂ）、コバルト（Ｃｏ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、といった元素が
ある。（図１５（Ａ））
【０１５７】
また、本実施例ではスピンコート法でニッケルを添加する方法を用いたが、蒸着法やス
パッタ法などにより触媒元素でなる薄膜（本実施例の場合はニッケル膜）を非晶質半導体
膜上に形成する手段をとっても良い。
【０１５８】
次に、結晶化の工程に先立って４００〜５００℃で１時間程度の熱処理工程を行い、水
素を膜中から脱離させた後、５００〜６５０℃（好ましくは５５０〜６００℃）で６〜１
６時間（好ましくは８〜１４時間）の熱処理を行う。本実施例では、５７０℃で１４時間
の熱処理を行う。その結果、開口部１５０５を起点として概略基板と平行な方向（矢印で
示した方向）に結晶化が進行し、巨視的な結晶成長方向が揃った結晶質半導体膜（本実施
例では結晶質シリコン膜）１５０７が形成される。(図１５（Ｂ）)  
【０１５９】
次に、結晶化の工程で用いたニッケルを結晶質シリコン膜から除去するゲッタリング工
程を行う。本実施例では、先ほど形成したマスク絶縁膜１５０４をそのままマスクとして
周期表の１５族に属する元素（本実施例ではリン）を添加する工程を行い、開口部１５０
５で露出した結晶質半導体膜に１×１０19〜１×１０20atoms/cm3の濃度でリンを含むゲ
ッタリング領域１５０８を形成する。（図１５（Ｃ））
【０１６０】
次に、窒素雰囲気中で４５０〜６５０℃（好ましくは５００〜５５０℃）、４〜２４時
間（好ましくは６〜１２時間）の熱処理工程を行う。この熱処理工程により結晶質半導体
膜中のニッケルは矢印の方向に移動し、リンのゲッタリング作用によってゲッタリング領
域１５０８に捕獲される。即ち、結晶質半導体膜中からニッケルが除去されるため、結晶
質半導体膜１５０９に含まれるニッケル濃度は、１×１０17atms/cm3以下、好ましくは１
×１０16atms/cm3以下にまで低減することができる。（図１５（Ｄ））
【０１６１】
そして、マスク絶縁膜１５０４を除去した後、ゲッタリング領域１５０８を完全に取り
除くようにしてパターニングを行い、活性層１５１０を得る。なお、図１５（Ｅ）では活
性層１５１０を一つしか図示していないが、基板上に複数の活性層を同時に形成すること
は言うまでもない。
【０１６２】
以上のようにして形成された活性層１５１０は、結晶化を助長する触媒元素（ここでは
ニッケル）を選択的に添加して結晶化することによって、非常に結晶性の良い結晶質半導
体膜で形成されている。具体的には、棒状または柱状の結晶が、特定の方向性を持って並
んだ結晶構造を有している。また、結晶化のあとは触媒元素をリンのゲッタリング作用に
より除去しており、活性層１５１０中に残存する触媒元素の濃度は、１×１０17atms/cm3
以下、好ましくは１×１０16atms/cm3以下である。
【０１６３】
なお、本実施例の構成は、実施例１〜７のいずれの構成とも自由に組み合わせることが
可能である。
【実施例１０】
【０１６４】
実施例８、９では半導体膜を結晶化するために用いた触媒元素をゲッタリングするため
にリンを用いたが、本実施例では他の元素を用いて上記触媒元素をゲッタリングする場合
について説明する。
【０１６５】
まず、実施例８または実施例９工程に従って、結晶質半導体膜を得る。但し、本実施例
で用いることのできる基板は、７００℃以上に耐えうる耐熱性基板、代表的には石英基板
、金属基板、シリコン基板である。また、本実施例では結晶化に用いる触媒元素（ニッケ
ルを例にとる）の濃度を極力低いものとする。具体的には、非晶質半導体膜上に重量換算
で０．５〜３ppmのニッケル含有層を形成し、結晶化のための熱処理を行う。これにより
形成された結晶質半導体膜中に含まれるニッケル濃度は、１×１０17〜１×１０19atoms/
cm3（代表的には５×１０17〜１×１０18atoms/cm3）となる。
【０１６６】
そして、結晶質半導体膜を形成したら、ハロゲン元素を含む酸化性雰囲気中で熱処理を
行う。温度は８００〜１１５０℃（好ましくは９００〜１０００℃）とし、処理時間は１
０分〜４時間（好ましくは３０分〜１時間）とする。
【０１６７】
本実施例では、酸素雰囲気中に対して３〜１０体積％の塩化水素を含ませた雰囲気中に
おいて、９５０℃３０分の熱処理を行う。この工程により結晶質半導体膜中のニッケルは
揮発性の塩化化合物（塩化ニッケル）となって処理雰囲気中に離脱する。即ち、ハロゲン
元素のゲッタリング作用によってニッケルを除去することが可能となる。但し、結晶質半
導体膜中に存在するニッケル濃度が高すぎると、ニッケルの偏析部で酸化が異常に進行す
るという問題を生じる。そのため、結晶化の段階で用いるニッケルの濃度を極力低くする
必要がある。
【０１６８】
こうして形成された結晶質半導体膜中にに残存するニッケルの濃度は、１×１０17atms
/cm3以下、好ましくは１×１０16atms/cm3以下となる。この後は、結晶質半導体膜をパタ
ーニングして、活性層を形成することで、ＴＦＴの活性層として用いることが可能である
。
【０１６９】
なお、本実施例の構成は実施例１〜９のいずれの構成とも自由に組み合わせることが可
能である。即ち、実施例８、９に示したリンによるゲッタリング工程と併用することも可
能である。
【実施例１１】
【０１７０】
本実施例では本発明に用いる結晶質半導体膜（結晶質シリコン膜を例にとる）
の結晶性を改善するための工程について説明する。まず、実施例８〜１０のいずれかの工
程に従って活性層を形成する。但し、本実施例ではＴＦＴを形成する基板として８００〜
１１５０℃の温度に耐えうる基板を用いる材料を用いる必要がある。そのような基板とし
ては、石英基板、金属基板、シリコン基板、セラミックス基板（セラミックスガラス基板
も含む）が挙げられる。
【０１７１】
そして、その上に窒化酸化シリコン膜、酸化シリコン膜、または窒化シリコン膜と酸化
シリコン膜とを積層した積層膜でなるゲート絶縁膜を形成する。ゲート絶縁膜の膜厚は２
０〜１２０nm（代表的には６０〜８０nm）とする。本実施例ではＳｉＨ4ガスとＮ2Ｏガス
との混合ガスを用いて８００℃の成膜温度で酸化シリコン膜を形成する。
【０１７２】
ゲート絶縁膜を形成したら、酸化性雰囲気中で熱処理を行う。温度は８００〜１１５０
℃（好ましくは９００〜１０００℃）とし、処理時間は１０分〜４時間（好ましくは３０
分〜１時間）とする。なお、この場合、ドライ酸化法が最も好ましいが、ウェット酸化法
であっても良い。また、酸化性雰囲気は１００％酸素雰囲気でも良いし、実施例１０のよ
うにハロゲン元素を含ませても良い。
【０１７３】
この熱処理により活性層とゲート絶縁膜との界面付近で活性層が酸化され、熱酸化膜が
形成される。その結果、上記界面の準位が低減され、非常に良好な界面特性を示すように
なる。さらに、活性層は酸化されることで膜厚が減り、その酸化の際に発生する余剰シリ
コンによって膜中の欠陥が大幅に低減され、非常に欠陥密度の小さい良好な結晶性を有す
る半導体膜となる。
【０１７４】
本実施例を実施する場合、最終的な活性層の膜厚が２０〜６０ｎｍ、ゲート絶縁膜の膜
厚が５０〜１５０ｎｍ（代表的には８０〜１２０ｎｍ）となるように調節する。また、欠
陥密度の低減効果を十分に引き出すためには、活性層が少なくとも５０ｎｍは酸化される
ようにすることが好ましい。
【０１７５】
次に、実施例１と同様にｎ型不純物元素を添加し、後にＬov領域となるｎ-領域を形成
する。さらに、ｎ型不純物元素を活性化するために不活性雰囲気中で７００〜９５０℃（
好ましくは７５０〜８００℃）の熱処理を行う。本実施例では窒素雰囲気中にて８００℃
１時間の熱処理を行う。この後は、実施例１の図１（Ｃ）以降もしくは実施例４の図６（
Ｃ）以降の工程に従えば良い。
【０１７６】
本実施例のような工程を経た活性層の結晶構造は結晶格子に連続性を持つ特異な結晶構
造となる。その特徴について以下に説明する。
【０１７７】
上記作製工程に従って形成した活性層は、微視的に見れば複数の針状又は棒状の結晶（
以下、棒状結晶と略記する）が集まって並んだ結晶構造を有する。このことはＴＥＭ（透
過型電子顕微鏡法）による観察で容易に確認できた。
【０１７８】
また、電子線回折及びエックス線（Ｘ線）回折を利用すると活性層の表面（チャネルを
形成する部分）が、結晶軸に多少のずれが含まれているものの主たる配向面として｛１１
０｝面を有することを確認できた。本出願人がスポット径約1.5μmの電子線回折写真を詳
細に観察した結果、｛１１０｝面に対応する回折斑点がきれいに現れているが、各斑点は
同心円上に分布を持っていることが確認された。
【０１７９】
また、本出願人は個々の棒状結晶が接して形成する結晶粒界をＨＲ−ＴＥＭ（高分解能
透過型電子顕微鏡法）により観察し、結晶粒界において結晶格子に連続性があることを確
認した。これは観察される格子縞が結晶粒界において連続的に繋がっていることから容易
に確認できた。
【０１８０】
なお、結晶粒界における結晶格子の連続性は、その結晶粒界が「平面状粒界」と呼ばれ
る粒界であることに起因する。本明細書における平面状粒界の定義は、「Characterizati
on of High-Efficiency Cast-Si Solar Cell Wafers by MBIC Measurement ；Ryuichi Sh
imokawa and Yutaka Hayashi，Japanese Journal of Applied Physics vol.27，No.5，pp
.751-758，1988」に記載された「Planar boundary 」である。
【０１８１】
上記論文によれば、平面状粒界には双晶粒界、特殊な積層欠陥、特殊なtwist 粒界など
が含まれる。この平面状粒界は電気的に不活性であるという特徴を持つ。即ち、結晶粒界
でありながらキャリアの移動を阻害するトラップとして機能しないため、実質的に存在し
ないと見なすことができる。
【０１８２】
特に結晶軸（結晶面に垂直な軸）が〈１１０〉軸である場合、｛２１１｝双晶粒界はΣ
３の対応粒界とも呼ばれる。Σ値は対応粒界の整合性の程度を示す指針となるパラメータ
であり、Σ値が小さいほど整合性の良い粒界であることが知られている。
【０１８３】
本出願人が本実施例を実施して得た結晶質珪素膜を詳細にＴＥＭを用いて観察した結果
、結晶粒界の殆ど（９０％以上、典型的には９５％以上）がΣ３の対応粒界、即ち｛２１
１｝双晶粒界であることが判明した。
【０１８４】
二つの結晶粒の間に形成された結晶粒界において、両方の結晶の面方位が｛１１０｝で
ある場合、｛１１１｝面に対応する格子縞がなす角をθとすると、θ＝70.5°の時にΣ３
の対応粒界となることが知られている。
【０１８５】
本実施例の結晶質珪素膜は、結晶粒界において隣接する結晶粒の各格子縞がまさに約70
.5°の角度で連続しており、その事からこの結晶粒界は｛２１１｝双晶粒界であるという
結論に辿り着いた。
【０１８６】
なお、θ＝ 38.9 °の時にはΣ９の対応粒界となるが、この様な他の結晶粒界も存在し
た。
【０１８７】
この様な結晶構造（正確には結晶粒界の構造）は、結晶粒界において異なる二つの結晶
粒が極めて整合性よく接合していることを示している。即ち、結晶粒界において結晶格子
が連続的に連なり、結晶欠陥等に起因するトラップ準位を非常に作りにくい構成となって
いる。従って、この様な結晶構造を有する半導体薄膜は実質的に結晶粒界が存在しない見
なすことができる。
【０１８８】
またさらに、７００〜１１５０℃という高い温度での熱処理工程（本実施例における熱
酸化工程またはゲッタリング工程にあたる）によって結晶粒内に存在する欠陥が殆ど消滅
していることがＴＥＭ観察によって確認されている。これはこの熱処理工程の前後で欠陥
数が大幅に低減されていることからも明らかである。
【０１８９】
この欠陥数の差は電子スピン共鳴分析（Electron Spin Resonance ：ＥＳＲ）
によってスピン密度の差となって現れる。現状では本実施例の作製工程に従って作製され
た結晶質珪素膜のスピン密度は少なくとも 5×1017spins/cm3以下（好ましくは 3×1017s
pins/cm3以下）であることが判明している。ただし、この測定値は現存する測定装置の検
出限界に近いので、実際のスピン密度はさらに低いと予想される。
【０１９０】
以上の事から、本実施例を実施することで得られた結晶質シリコン膜は結晶粒内及び結
晶粒界が実質的に存在しないため、単結晶シリコン膜又は実質的な単結晶シリコン膜と考
えて良い。
【０１９１】
（ＴＦＴの電気特性に関する知見）
本実施例の活性層を用いたＴＦＴは、ＭＯＳＦＥＴに匹敵する電気特性を示した。本出
願人が試作したＴＦＴ（但し、活性層の膜厚は３０nm、ゲート絶縁膜の膜厚は１００nm）
からは次に示す様なデータが得られている。
【０１９２】
（１）スイッチング性能（オン／オフ動作切り換えの俊敏性）の指標となるサブスレッ
ショルド係数が、Ｎチャネル型ＴＦＴおよびＰチャネル型ＴＦＴともに60〜100mV/decade
（代表的には60〜85mV/decade ）と小さい。
（２）ＴＦＴの動作速度の指標となる電界効果移動度（μFE）が、Ｎチャネル型ＴＦＴ
で 200〜650cm2/Vs （代表的には 300〜500cm2/Vs ）、Ｐチャネル型ＴＦＴで100〜300cm
2/Vs（代表的には 150〜200cm2/Vs）と大きい。
（３）ＴＦＴの駆動電圧の指標となるしきい値電圧（Ｖth）が、Ｎチャネル型ＴＦＴで
-0.5〜1.5 Ｖ、Ｐチャネル型ＴＦＴで-1.5〜0.5 Ｖと小さい。
【０１９３】
以上の様に、極めて優れたスイッチング特性および高速動作特性が実現可能であること
が確認されている。なお、本実施例の構成は、実施例１〜１０のいずれの構成とも自由に
組み合わせることが可能である。但し、非晶質半導体膜の結晶化に、実施例８〜１０で示
したような結晶化を助長する触媒元素を用いていることが重要である。
【実施例１２】
【０１９４】
本実施例では、実施例８、９に示したいずれかの手段により結晶化した結晶質半導体膜
（結晶質シリコン膜を例にとる）から、結晶化に用いた触媒元素（本実施例ではニッケル
を例にとる）をゲッタリングする手段について説明する。なお、説明には図１６を用いる
。
【０１９５】
まず、実施例１と同様の工程に従って、図２（Ｂ）の状態を得る。次に、図２（Ｃ）の
工程と同様にリンを添加する。その際、本実施例では図２（Ｃ）のレジストマスク１３２
の代わりに図１６（Ａ）に示すようなレジストマスク１６０１を用いる。即ち、図２（Ｃ
）ではｐチャネル型ＴＦＴとなる領域を全て隠すようにレジストマスクを設けていたが、
図１６（Ａ）ではｐ++領域の端部を隠さないようにレジストマスクを形成する。
【０１９６】
この状態で図２（Ｃ）の工程と同様の条件でリンを添加する。その結果、ｐチャネル型
ＴＦＴのｐ++領域１２４、１２５の端部にもリンが添加され、（ｐ++＋ｎ+）領域１６０
２、１６０３が形成される。このとき、ｐ++領域に含まれるｐ型を付与する不純物元素の
濃度が、ｎ+領域に含まれるリンよりも十分高濃度に添加されていれば、その部分はｐ++
領域のまま維持できる。
【０１９７】
次に、レジストマスク１６０１，１３３、１３４を除去した後、実施例１の図３（Ａ）
と同様の濃度でリンの添加工程を行う。この工程によりｎ--領域１４０〜１４３が形成さ
れる。（図１６（Ｂ））
【０１９８】
次に、実施例１の図３（Ｂ）と同様に、添加された不純物元素（リンまたはボロン）の
活性化工程を行う。本実施例ではこの活性化工程をファーネスアニールまたはランプアニ
ールによって行うことが好ましい。ファーネスアニールを用いる場合、４５０〜６５０℃
、好ましくは５００〜５５０℃、ここでは５００℃、４時間の熱処理を行うことにする。
（図１６（Ｃ））
【０１９９】
本実施例の場合、ｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴの双方のソース領域ま
たはドレイン領域に、必ずｎ+領域に相当する濃度のリンが含まれた領域を有する。その
ため、熱活性化のための熱処理工程において、リンによるニッケルのゲッタリング効果を
得ることができる。即ち、チャネル形成領域から矢印で示す方向へニッケルが移動し、ソ
ース領域またはドレイン領域に含まれるリンの作用によってゲッタリングされる。
【０２００】
このように本実施例を実施すると、活性層に添加された不純物元素の活性化工程と、結
晶化に用いた触媒元素のゲッタリング工程とを兼ねることができ、工程の簡略化に有効で
ある。
【０２０１】
また、ゲッタリングのためのｎ+領域を形成するのはｐチャネル型ＴＦＴのソース領域
及びドレイン領域の一部である。従って、ｐチャネル型ＴＦＴのソース領域及びドレイン
領域全体に高濃度にＰ型を付与する不純物元素を添加する必要がない。即ち、Ｐ型を付与
する不純物元素を添加する工程を短縮化でき、スループットを向上させることができる。
さらに、ソース領域及びドレイン領域の抵抗を下げることができる。
【０２０２】
なお、本実施例の構成は、実施例１〜１１のいずれの構成とも自由に組み合わせること
が可能である。但し、非晶質半導体膜の結晶化に際して、結晶化を助長する触媒元素を用
いている場合に有効な技術である。
【実施例１３】
【０２０３】
本実施例では、画素部の構成を実施例５（図１１参照）とは異なるものとした場合につ
いて図１７を用いて説明する。なお、基本的な構造は実施例４、５で説明した構造と同じ
であるので同一の部分に関しては同じ符号を用いることとする。
【０２０４】
図１７（Ａ）は本実施例の画素部の断面図であり、ゲート配線（但し活性層と重なる部
分を除く）１７００を、第１の導電膜１７０１、第２の導電膜１７０２および第３の導電
膜１７０３を積層して形成する点に特徴がある。このゲート配線１７００は実施例４で説
明した接続配線６２５の形成と同時に形成される。従って、第１の導電膜は窒化タンタル
、第２の導電膜はアルミニウムを主成分とする膜、第３の導電膜はタンタル膜である。
【０２０５】
そして、この時の上面図は図１７（Ｂ）に示すようなものとなる。即ち、ゲート配線の
うち活性層と重なる部分（この部分はゲート電極と呼んでもよい）１７０４a、１７０４b
は第１および第３の導電膜の積層構造でなる。一方、ゲート配線１７００はゲート配線１
７０４a、１７０４bよりも配線幅が太く、且つ、図１７（Ａ）に示すような三層構造で形
成される。即ち、ゲート配線の中でも単に配線として用いる部分はできるだけ配線抵抗を
小さくするために、本実施例のような構造とすることが好ましい。
【０２０６】
なお、本実施例の構成は実施例１〜１２のいずれの構成とも自由に組み合わせることが
可能である。
【実施例１４】
【０２０７】
本実施例では、実施例４とは異なる工程順序でＴＦＴを作製する場合について図１８を
用いて説明する。なお、途中の工程までは実施例４と同様であるので、同じ工程について
は同一の符号を用いることとする。また、添加する不純物元素も実施例４と同様の不純物
元素を例にとる。
【０２０８】
まず、実施例４の工程に従って図７（Ｂ）の状態を得る。本実施例ではその状態を図１
８（Ａ）に示す。次に、レジストマスク６３３〜６３８を除去して、ｎ--領域を形成する
ためのリンの添加工程を行う。条件は実施例４の図８（Ａ）の工程と同様で良い。図１８
（Ｂ）において、１８０１〜１８０３で示される領域は、ｎ-領域にｎ--領域に相当する
リンが添加された領域であり、１８０４〜１８０６は画素ＴＦＴのＬoff領域となるｎ--
領域である。（図１８（Ｂ））
【０２０９】
次に、レジストマスク１８０７〜１８１１を形成し、図７（Ｃ）と同様の条件でリンを
添加する。この工程により高濃度にリンが添加された領域１８１２〜１８１８が形成され
る。（図１８（Ｃ））
【０２１０】
この後は、実施例４の工程に従って図８（Ｂ）以降の工程を行えば、図８（Ｃ）で説明
した構造の画素部を得ることができる。本実施例を用いた場合、ＣＭＯＳ回路を形成する
ｐチャネル型ＴＦＴのソース領域およびドレイン領域にｎ+領域に相当する濃度のリンが
添加されない構成となる。そのため、ｐ++添加工程に必要なボロン濃度が低くて済み、ス
ループットが向上する。また、図１８（Ｃ）
の工程でｎチャネル型ＴＦＴのｐ++領域の端部にもリンが添加されるようにすれば、実施
例１２のゲッタリング工程を行うことが可能である。
【０２１１】
また、ソース領域またはドレイン領域を形成するｎ+領域またはｐ++領域を形成する際
、不純物元素を添加する前に、ゲート絶縁膜をエッチングして活性層の一部を露出させ、
露出させた部分に不純物元素を添加しても良い。その場合、加速電圧が低くて済むため、
活性層に与えるダメージも少ないし、スループットも向上する。
【０２１２】
なお、本実施例を実施した場合、工程順序の変化により、最終的に活性層に形成された
不純物領域に含まれる不純物元素の濃度が実施例４とは異なる場合もありうる。しかしな
がら、各不純物領域の実質的な機能は変わらないので、本実施例を実施した場合の最終的
な構造の説明は、図８（Ｃ）の構造の説明をそのまま参照することができる。また、本実
施例の構成を、実施例１または実施例４に適用することは可能であり、他の実施例２、３
、５〜１３の構成と自由に組み合わせることも可能である。
【実施例１５】
【０２１３】
本実施例では、実施例４とは異なる工程順序でＴＦＴを作製する場合について図１９を
用いて説明する。なお、途中の工程までは実施例４と同様であるので、同じ工程について
は同一の符号を用いることとする。また、添加する不純物元素も実施例４と同様の不純物
元素を例にとる。
【０２１４】
まず、実施例４の工程に従って図６（Ｄ）の状態を得る。そして、次にｎチャネル型Ｔ
ＦＴのゲート配線およびその他の接続配線を形成する。図１９（Ａ）において、１９０１
、１９０２は接続配線、１９０３〜１９０５はｎチャネル型ＴＦＴのゲート配線、１９０
６は後にｐチャネル型ＴＦＴのゲート配線を形成するための導電膜である。
【０２１５】
次に、レジストマスク１９０７〜１９１１を形成し、実施例４の図７（Ｃ）の工程と同
様の条件でリンを添加する。こうして、高濃度にリンを含む不純物領域１９１２〜１９１
８が形成される。（図１９（Ａ））
【０２１６】
次に、レジストマスク１９０７〜１９１１を除去した後、レジストマスク１９１９〜１
９２４を形成し、ｐチャネル型ＴＦＴのゲート配線１９２５を形成する。そして、図７（
Ａ）と同様の条件でボロンを添加し、ｐ++領域１９２６、１９２７を形成する。（図１９
（Ｂ））
【０２１７】
次に、レジストマスク１９１９〜１９２４を除去した後、図８（Ａ）と同様の条件でリ
ンを添加する。この添加工程により（ｎ-＋ｎ--）領域１９３０、１９３１およびｎ--領
域１９３２〜１９３５が形成される。（図１９（Ｃ））
【０２１８】
この後は、実施例４の工程に従って図８（Ｂ）以降の工程を行えば、図８（Ｃ）で説明
した構造の画素部を得ることができる。本実施例を用いた場合、ＣＭＯＳ回路を形成する
ｐチャネル型ＴＦＴのソース領域およびドレイン領域にｎ+領域に相当する濃度のリンが
添加されない構成となる。そのため、ｐ++添加工程に必要なボロン濃度が低くて済み、ス
ループットが向上する。
【０２１９】
また、ソース領域またはドレイン領域を形成するｎ+領域またはｐ++領域を形成する際
、不純物元素を添加する前に、ゲート絶縁膜をエッチングして活性層の一部を露出させ、
露出させた部分に不純物元素を添加しても良い。その場合、加速電圧が低くて済むため、
活性層に与えるダメージも少ないし、スループットも向上する。
【０２２０】
なお、本実施例を実施した場合、工程順序の変化により、最終的に活性層に形成された
不純物領域に含まれる不純物元素の濃度が実施例４とは異なる場合もありうる。しかしな
がら、各不純物領域の実質的な機能は変わらないので、本実施例を実施した場合の最終的
な構造の説明は、図８（Ｃ）の構造の説明をそのまま参照することができる。また、本実
施例の構成を、実施例１または実施例４に適用することは可能であり、他の実施例２、３
、５〜１１、１３の構成と自由に組み合わせることも可能である。
【実施例１６】
【０２２１】
本実施例では、実施例４とは異なる工程順序でＴＦＴを作製する場合について図２０を
用いて説明する。なお、途中の工程までは実施例４と同様であるので、同じ工程について
は同一の符号を用いることとする。また、添加する不純物元素も実施例４と同様の不純物
元素を例にとる。
【０２２２】
まず、実施例４の工程に従って図６（Ｄ）の状態を得て、実施例１５の工程に従って図
１９（Ａ）に示す状態を得る。本実施例ではこの状態を図２０（Ａ）に示す。なお、図２
０（Ａ）に用いた符号は図１９（Ａ）と同一の符号である。
【０２２３】
次に、レジストマスク１９０７〜１９１１を除去した後、図８（Ａ）と同様の条件でリ
ンを添加する。この添加工程により（ｎ-＋ｎ--）領域２００１、２００２およびｎ--領
域２００３〜２００６が形成される。（図２０（Ｂ））
【０２２４】
次に、レジストマスク２００７〜２０１２を形成し、ｐチャネル型ＴＦＴのゲート配線
２０１３を形成する。そして、図７（Ａ）と同様の条件でボロンを添加し、ｐ++領域２０
１４、２０１５を形成する。（図２０（Ｃ））
【０２２５】
この後は、実施例４の工程に従って図８（Ｂ）以降の工程を行えば、図８（Ｃ）で説明
した構造の画素部を得ることができる。本実施例を用いた場合、ＣＭＯＳ回路を形成する
ｐチャネル型ＴＦＴのソース領域およびドレイン領域に全くリンが添加されない構成とな
る。そのため、ｐ++添加工程に必要なボロン濃度が低くて済み、スループットが向上する
。
【０２２６】
また、ソース領域またはドレイン領域を形成するｎ+領域またはｐ++領域を形成する際
、不純物元素を添加する前に、ゲート絶縁膜をエッチングして活性層の一部を露出させ、
露出させた部分に不純物元素を添加しても良い。その場合、加速電圧が低くて済むため、
活性層に与えるダメージも少ないし、スループットも向上する。
【０２２７】
なお、本実施例を実施した場合、工程順序の変化により、最終的に活性層に形成された
不純物領域に含まれる不純物元素の濃度が実施例４とは異なる場合もありうる。しかしな
がら、各不純物領域の実質的な機能は変わらないので、本実施例を実施した場合の最終的
な構造の説明は、図８（Ｃ）の構造の説明をそのまま参照することができる。また、本実
施例の構成を、実施例１または実施例４に適用することは可能であり、他の実施例２、３
、５〜１１、１３の構成と自由に組み合わせることも可能である。
【実施例１７】
【０２２８】
本実施例では、実施例４とは異なる工程順序でＴＦＴを作製する場合について図２１を
用いて説明する。なお、途中の工程までは実施例４と同様であるので、同じ工程について
は同一の符号を用いることとする。また、添加する不純物元素も実施例４と同様の不純物
元素を例にとる。
【０２２９】
まず、実施例４の工程に従って図６（Ｄ）の状態を得る。そして、図７（Ａ）
の工程（ｐチャネル型ＴＦＴのゲート配線とｐ++領域の形成工程）を行わずに、図７（Ｂ
）と同様にｎチャネル型ＴＦＴのゲート配線およびその他の接続配線を形成する。なお、
図２１（Ａ）では図７（Ｂ）と同一の符号を用いている。但し、ｐチャネル型ＴＦＴとな
る領域に関しては、レジストマスク２１０１を形成して、後にｐチャネル型ＴＦＴのゲー
ト配線となる導電膜２１０２を残す。
【０２３０】
次に、レジストマスクを残したまま、図８（Ａ）と同様の条件でリンを添加する。この
添加工程により（ｎ-＋ｎ--）領域２１０３〜２１０５およびｎ--領域２１０６〜２１０
８が形成される。（図２１（Ｂ））
【０２３１】
次に、レジストマスク２１０９〜２１１３を形成し、実施例４の図７（Ｃ）の工程と同
様の条件でリンを添加する。こうして、高濃度にリンを含む不純物領域２１１４〜２１２
０が形成される。（図２１（Ｃ））
【０２３２】
次に、レジストマスク２１０９〜２１１３を除去した後、新たにレジストマスク２１２
１〜２１２６を形成し、ｐチャネル型ＴＦＴのゲート配線２１２７を形成する。そして、
図７（Ａ）と同様の条件でボロンを添加し、ｐ++領域２１２８、２１２９を形成する。（
図２１（Ｄ））
【０２３３】
この後は、実施例４の工程に従って図８（Ｂ）以降の工程を行えば、図８（Ｃ）で説明
した構造の画素部を得ることができる。本実施例を用いた場合、ＣＭＯＳ回路を形成する
ｐチャネル型ＴＦＴのソース領域およびドレイン領域に全くリンが添加されない構成とな
る。そのため、ｐ++添加工程に必要なボロン濃度が低くて済み、スループットが向上する
。
【０２３４】
また、ソース領域またはドレイン領域を形成するｎ+領域またはｐ++領域を形成する際
、不純物元素を添加する前に、ゲート絶縁膜をエッチングして活性層の一部を露出させ、
露出させた部分に不純物元素を添加しても良い。その場合、加速電圧が低くて済むため、
活性層に与えるダメージも少ないし、スループットも向上する。
【０２３５】
なお、本実施例を実施した場合、工程順序の変化により、最終的に活性層に形成された
不純物領域に含まれる不純物元素の濃度が実施例４とは異なる場合もありうる。しかしな
がら、各不純物領域の実質的な機能は変わらないので、本実施例を実施した場合の最終的
な構造の説明は、図８（Ｃ）の構造の説明をそのまま参照することができる。また、本実
施例の構成を、実施例１または実施例４に適用することは可能であり、他の実施例２、３
、５〜１１、１３の構成と自由に組み合わせることも可能である。
【実施例１８】
【０２３６】
本実施例では、実施例４とは異なる工程順序でＴＦＴを作製する場合について図２２を
用いて説明する。なお、途中の工程までは実施例４と同様であるので、同じ工程について
は同一の符号を用いることとする。また、添加する不純物元素も実施例４と同様の不純物
元素を例にとる。
【０２３７】
まず、実施例４の工程に従って図６（Ｄ）の状態を得て、実施例１７の工程に従って図
２１（Ｂ）に示す状態を得る。本実施例ではこの状態を図２２（Ａ）に示す。なお、図２
２（Ａ）に用いた符号は図２１（Ｂ）と同一の符号である。
【０２３８】
次に、レジストマスクを除去した後、新たにレジストマスク２２０１〜２２０６を形成
し、ｐチャネル型ＴＦＴのゲート配線２２０７を形成する。そして、図７（Ａ）と同様の
条件でボロンを添加し、ｐ++領域２２０８、２２０９を形成する。（図２２（Ｂ））
【０２３９】
次に、レジストマスク２２１０〜２２１４を形成し、図７（Ｃ）の工程と同様の条件で
リンを添加する。こうして、高濃度にリンを含む不純物領域２２１５〜２２２１が形成さ
れる。（図２２（Ｃ））
【０２４０】
この後は、実施例４の工程に従って図８（Ｂ）以降の工程を行えば、図８（Ｃ）で説明
した構造の画素部を得ることができる。本実施例を用いた場合、ＣＭＯＳ回路を形成する
ｐチャネル型ＴＦＴのソース領域およびドレイン領域に全くリンが添加されない構成とな
る。そのため、ｐ++添加工程に必要なボロン濃度が低くて済み、スループットが向上する
。また、図２２（Ｃ）の工程でｐ++領域２２０８、２２０９の端部にもリンが添加される
ようにすれば、実施例１２のゲッタリング工程を行うことが可能である。
【０２４１】
また、ソース領域またはドレイン領域を形成するｎ+領域またはｐ++領域を形成する際
、不純物元素を添加する前に、ゲート絶縁膜をエッチングして活性層の一部を露出させ、
露出させた部分に不純物元素を添加しても良い。その場合、加速電圧が低くて済むため、
活性層に与えるダメージも少ないし、スループットも向上する。
【０２４２】
なお、本実施例を実施した場合、工程順序の変化により、最終的に活性層に形成された
不純物領域に含まれる不純物元素の濃度が実施例４とは異なる場合もありうる。しかしな
がら、各不純物領域の実質的な機能は変わらないので、本実施例を実施した場合の最終的
な構造の説明は、図８（Ｃ）の構造の説明をそのまま参照することができる。また、本実
施例の構成を、実施例１または実施例４に適用することは可能であり、他の実施例２、３
、５〜１３の構成と自由に組み合わせることも可能である。
【実施例１９】
【０２４３】
実施例４、１４〜１８に示した作製工程例では、ｎチャネル型ＴＦＴのゲート配線を形
成する前に、前もって後にＬov領域として機能するｎ-領域を形成することが前提となっ
ている。そして、ｐ++領域、ｎ--領域はともに自己整合的に形成されることが特徴となっ
ている。
【０２４４】
しかしながら、本発明の効果を得るためには最終的な構造が図３（Ｃ）や図８（Ｃ）の
ような構造となっていれば良く、そこに至るプロセスに限定されるものではない。従って
、場合によってはｐ++領域やｎ--領域を、レジストマスクを用いて形成することも可能で
ある。その場合、本発明の作製工程例は実施例４、１４〜１８に限らず、あらゆる組み合
わせが可能である。
【０２４５】
本発明においてＴＦＴの活性層となる活性層に一導電性を付与する不純物元素委を添加
する際、ｎ-領域の形成、ｎ+領域の形成、ｎ--領域の形成、ｐ++領域の形成という４つの
工程が必要である。従って、この順序を変えた作製工程だけでも２４通りがあり、実施例
４、１４〜１８に示したのはその中の６通りである。
しかし、本発明の効果は残りの１８通り全てにおいて得られるため、どの順序で不純物領
域を形成するのであっても良い。
【０２４６】
また、ソース領域またはドレイン領域を形成するｎ+領域またはｐ++領域を形成する際
、不純物元素を添加する前に、ゲート絶縁膜をエッチングして活性層の一部を露出させ、
露出させた部分に不純物元素を添加しても良い。その場合、加速電圧が低くて済むため、
活性層に与えるダメージも少ないし、スループットも向上する。
【０２４７】
なお、本実施例の構成は、実施例２〜１１、１３のいずれの構成とも自由に組み合わせ
ることが可能である。また、工程順によっては、実施例１２と組み合わせることも可能で
ある。
【実施例２０】
【０２４８】
本実施例では、本発明をボトムゲート型ＴＦＴに用いた場合について説明する。具体的
には、逆スタガ型ＴＦＴに用いた場合を図２３に示す。本発明の逆スタガ型ＴＦＴの場合
、本発明のトップゲート型ＴＦＴとはゲート配線と活性層の位置関係が異なる以外、特に
大きく異なることはない。従って、本実施例では、図８（Ｃ）に示した構造と大きく異な
る点に注目して説明を行い、その他の部分は図８（Ｃ）と同一であるため説明を省略する
。
【０２４９】
図２３において、１１、１２はそれぞれシフトレジスタ回路等を形成するＣＭＯＳ回路
のｐチャネル型ＴＦＴ、ｎチャネル型ＴＦＴ、１３はサンプリング回路等を形成するｎチ
ャネル型ＴＦＴ、１４は画素部を形成するｎチャネル型ＴＦＴである。これらは下地膜を
設けた基板上に形成されている。
【０２５０】
また、１５はｐチャネル型ＴＦＴ１１のゲート配線、１６はｎチャネル型ＴＦＴ１２の
ゲート配線、１７はｎチャネル型ＴＦＴ１３のゲート配線、１８はｎチャネル型ＴＦＴ１
４のゲート配線であり、実施例４で説明したゲート配線と同じ材料を用いて形成すること
ができる。また、１９はゲート絶縁膜であり、これも実施例４と同じ材料を用いることが
できる。
【０２５１】
その上には各ＴＦＴ１１〜１４の活性層（活性層）が形成される。ｐチャネル型ＴＦＴ
１１の活性層には、ソース領域２０、ドレイン領域２１、チャネル形成領域２２が形成さ
れる。
【０２５２】
また、ｎチャネル型ＴＦＴ１２の活性層には、ソース領域２３、ドレイン領域２４、Ｌ
ＤＤ領域（この場合、Ｌov領域２５）、チャネル形成領域２６が形成される。
【０２５３】
また、ｎチャネル型ＴＦＴ１３の活性層には、ソース領域２７、ドレイン領域２８、Ｌ
ＤＤ領域（この場合、Ｌov領域２９a、３０a及びＬoff領域２９b、３０b）、チャネル形
成領域３１が形成される。
【０２５４】
また、ｎチャネル型ＴＦＴ１４の活性層には、ソース領域３２、ドレイン領域３３、Ｌ
ＤＤ領域（この場合、Ｌoff領域３４〜３７）、チャネル形成領域３８、３９、ｎ+領域４
０が形成される。
【０２５５】
なお、４１〜４５で示される絶縁膜は、チャネル形成領域を保護する目的とＬＤＤ領域
を形成する目的のために形成されている。
【０２５６】
以上のように本発明を逆スタガ型ＴＦＴに代表されるボトムゲート型ＴＦＴに適用する
ことは容易である。なお、本実施例の逆スタガ型ＴＦＴを作製するにあたっては、本明細
書中に記載された他の実施例に示される作製工程を、公知の逆スタガ型ＴＦＴの作製工程
に適用すれば良い。また、実施例５、７に示したようなアクティブマトリクス型液晶表示
装置に本実施例の構成を適用することも可能である。
【実施例２１】
【０２５７】
本実施例では、本発明をシリコン基板上に作製した反射型液晶表示装置に適用した場合
について説明する。本実施例は、実施例１または実施例４において、結晶質シリコン膜で
なる活性層の代わりに、シリコン基板（シリコンウェハ）に直接的にｎ型またはｐ型を付
与する不純物元素を添加し、本発明のＴＦＴ構造を実現すれば良い。また、反射型である
ので、画素電極として反射率の高い金属膜を用いれば良い。
【０２５８】
即ち、同一基板上に画素部と駆動回路とを少なくとも含み、駆動回路を形成するｎチャ
ネル型ＴＦＴのＬＤＤ領域は、少なくとも一部または全部がゲート配線と重なるように配
置され、画素部を形成する画素ＴＦＴのＬＤＤ領域はゲート配線と重ならないように配置
され、駆動回路を形成するｎチャネル型ＴＦＴのＬＤＤ領域には、画素ＴＦＴのＬＤＤ領
域よりも高い濃度でｎ型を付与する不純物元素が含まれる、という構成を有する構造であ
れば良い。
【０２５９】
なお、本実施例の構成は、実施例１〜７、１３〜１９のいずれの構成とも自由に組み合
わせることが可能である。
【実施例２２】
【０２６０】
実施例１〜２１では、Ｌov領域やＬoff領域をｎチャネル型ＴＦＴのみに配置し、その
位置を回路仕様に応じて使い分けることを前提に説明を行ってきたが、ＴＦＴサイズが小
さくなる（チャネル長が短くなる）と、ｐチャネル型ＴＦＴに対しても同様のことが言え
るようになる。
【０２６１】
即ち、チャネル長が２μm以下となると短チャネル効果が顕在化するようになるため、
場合によってはｐチャネル型ＴＦＴにもＬov領域を配置する必要性が出てくる。このよう
に本発明において、ｐチャネル型ＴＦＴは実施例１〜２１に示した構造に限定されるもの
ではなく、ｎチャネル型ＴＦＴと同一構造であっても構わない。
【０２６２】
なお、本実施例の構成は実施例１〜２１のいずれの構成およびその組み合わせに対して
も当てはまることは言うまでもない。
【実施例２３】
【０２６３】
図３３は実施例４に従って作製されたｎチャネル型ＴＦＴ８０２のドレイン電流（ＩＤ
）とゲート電圧（ＶＧ）との関係を表すグラフ（以下、ＩＤ−ＶＧ曲線という）及び電界
効果移動度（μFE）のグラフである。このとき、ソース電圧（ＶＳ）は０Ｖ、ドレイン電
圧（ＶＤ）は１Ｖまたは１４Ｖとした。なお、実測値はチャネル長（Ｌ）が８μm、チャ
ネル幅（Ｗ）が７．５μm、ゲート絶縁膜の膜厚（Ｔox）が１１５ｎｍであった。
【０２６４】
図３３において、太線はストレス試験前、点線はストレス試験後のＩＤ−ＶＧ曲線を示
しているが、ストレス試験前後で曲線に殆ど変化はなく、ホットキャリア劣化が抑制され
ていることが判った。なお、ここで行ったストレス試験は、室温にてソース電圧０Ｖ、ド
レイン電圧２０Ｖ、ゲート電圧２Ｖをかけた状態で６０秒保持する試験であり、ホットキ
ャリア劣化を促進させる試験である。
【０２６５】
さらに、同様のストレス試験を行い、Ｌov領域の長さによって電界効果移動度（μFE）
の劣化率がどのように変化するか調べた結果を図３４に示す。なお、ここでμFEの劣化率
は、      １−（ストレス試験前のμFE／ストレス試験後のμFE）×１００で表される。
その結果、Ｌov領域の長さが０．５μm以上、好ましくは１μm以上のときにホットキャリ
ア効果によるμFEの劣化が抑制されることが判った。
【０２６６】
また、実施例４及び実施例５に従って液晶表示装置を作製し、その長時間信頼性試験を
行った結果を図３５（Ａ）、（Ｂ）に示す。なお、本試験はソース線駆動回路のシフトレ
ジスタの電源を正電源（９．６Ｖ）、負電源１（−２．４Ｖ）
、負電源２（−９．６Ｖ）とし、ゲート線駆動回路のシフトレジスタの電源を正電源（９
．６Ｖ）、負電源１（−２．４Ｖ）、負電源２（−１１．０Ｖ）として８５℃大気中の環
境で動作させている。
【０２６７】
ここで図３５（Ａ）はソース線駆動回路のシフトレジスタにおける消費電流の経時変化
を示しており、３０００時間まで殆ど変化がないことを確認することができた。また、図
３５（Ｂ）はソース線駆動回路のシフトレジスタにおける最低動作電圧（シフトレジスタ
が動作する最低電圧）の経時変化を示しており、やはり３０００時間まで殆ど変化がない
ことを確認することができた。また、ここでは示さないがゲート線駆動回路のシフトレジ
スタも同様の結果が得られた。
【実施例２４】
【０２６８】
図３６は実施例１１に従って作製されたｎチャネル型ＴＦＴ（但し、ｎチャネル型ＴＦ
Ｔ８０２と同一構造）のＩＤ−ＶＧ曲線及び電界効果移動度である。このとき、ソース電
圧（ＶＳ）は０Ｖ、ドレイン電圧（ＶＤ）は１Ｖまたは１４Ｖとした。なお、実測値はチ
ャネル長（Ｌ）が８．１μm、チャネル幅（Ｗ）が７．６μm、ゲート絶縁膜の膜厚（Ｔox
）が１２０ｎｍであった。
【０２６９】
図３６において、太線はストレス試験前、点線はストレス試験後の特性を示しており、
ストレス試験前後でホットキャリア劣化は殆ど観測されなかった。なお、ここで行ったス
トレス試験は実施例２３で説明したストレス試験とほぼ同じ条件だが、ストレス時のゲー
ト電圧を４Ｖと高めに設定した。
【０２７０】
さらに、同様のストレス試験を行い、Ｌov領域の長さによって電界効果移動度（μFE）
の劣化率（定義は実施例２３と同様）がどのように変化するか調べた結果を図３７に示す
。図３７から明らかなように、Ｌov領域の長さが１μm以上のときにホットキャリア効果
によるμFEの劣化が抑制されることが判った。
【０２７１】
また、実施例４、実施例５及び実施例１１に従って液晶表示装置を作製し、その長時間
信頼性試験を行った結果を図３８（Ａ）、（Ｂ）に示す。なお、本試験はソース線駆動回
路のシフトレジスタの電源及びゲート線駆動回路のシフトレジスタの電源を正電源１（８
．５Ｖ）、正電源２（４．２Ｖ）、負電源（−８．０Ｖ）として８０℃大気中の環境で動
作させている。
【０２７２】
ここで図３８（Ａ）はソース線駆動回路のシフトレジスタにおける消費電流の経時変化
を示しており、２０００時間まで殆ど変化がないことを確認することができた。また、図
３８（Ｂ）はソース線駆動回路のシフトレジスタにおける最低動作電圧の経時変化を示し
ており、やはり２０００時間まで殆ど変化がないことを確認することができた。また、こ
こでは示さないがゲート線駆動回路のシフトレジスタも同様の結果が得られた。
【実施例２５】
【０２７３】
本発明は従来のＭＯＳＦＥＴ上に層間絶縁膜を形成し、その上にＴＦＴを形成する際に
用いることも可能である。即ち、三次元構造の半導体装置を実現することも可能である。
また、基板としてＳＩＭＯＸ、Ｓｍａｒｔ−Ｃｕｔ（SOITEC社の登録商標）、ＥＬＴＲＡ
Ｎ（キャノン株式会社の登録商標）などのＳＯＩ基板を用いることも可能である。
【０２７４】
なお、本実施例の構成は、実施例１〜７、１３〜１９、２１〜２４のいずれの構成とも
自由に組み合わせることが可能である。
【実施例２６】
【０２７５】
本発明によって作製された液晶表示装置は様々な液晶材料を用いることが可能である。
そのような材料として、ＴＮ液晶、ＰＤＬＣ（ポリマー分散型液晶）、ＦＬＣ（強誘電性
液晶）、ＡＦＬＣ（反強誘性電液晶）、またはＦＬＣとＡＦＬＣの混合物が挙げられる。
【０２７６】
例えば、「H.Furue et al.;Charakteristics and Drivng Scheme of Polymer-Stabiliz
ed Monostable FLCD Exhibiting Fast Response Time and High Contrast Ratio with Gr
ay-Scale Capability,SID,1998」、「T.Yoshida et al.;A Full-Color Thresholdless An
tiferroelectric LCD Exhibiting Wide Viewing Angle with Fast Response Time,841,SI
D97DIGEST,1997」、または米国特許第5,594,569号に開示された材料を用いることができ
る。
【０２７７】
特に、しきい値なし（無しきい値）の反強誘電性液晶（Thresholdless Antiferroelect
ric LCD：ＴＬ−ＡＦＬＣと略記する）を使うと、液晶の動作電圧を±２．５Ｖ程度に低
減しうるため電源電圧として５〜８Ｖ程度で済む場合がある。
即ち、駆動回路と画素部を同じ電源電圧で動作させることが可能となり、液晶表示装置全
体の低消費電力化を図ることができる。
【０２７８】
また、強誘電性液晶や反強誘電性液晶はＴＮ液晶に比べて応答速度が速いという利点を
もつ。本発明で用いるような結晶質ＴＦＴは非常に動作速度の速いＴＦＴを実現しうるた
め、強誘電性液晶や反強誘電性液晶の応答速度の速さを十分に生かした画像応答速度の速
い液晶表示装置を実現することが可能である。
【０２７９】
なお、本実施例の液晶表示装置をパーソナルコンピュータ等の電気器具の表示部として
用いることが有効であることは言うまでもない。
【０２８０】
また、本実施例の構成は、実施例１〜２５のいずれの構成とも自由に組み合わせること
が可能である。
【実施例２７】
【０２８１】
本願発明はアクティブマトリクス型ＥＬ（エレクトロルミネッセンス）ディスプレイ（
ＥＬ表示装置ともいう）に適用することも可能である。その例を図２４に示す。
【０２８２】
図２４は本実施例のアクティブマトリクス型ＥＬディスプレイの回路図である。８１は
表示領域を表しており、その周辺にはＸ方向（ソース側）駆動回路８２、Ｙ方向（ゲート
側）駆動回路８３が設けられている。また、表示領域８１の各画素は、スイッチング用Ｔ
ＦＴ８４、コンデンサ８５、電流制御用ＴＦＴ８６、ＥＬ素子８７を有し、スイッチング
用ＴＦＴ８４にＸ方向信号線（ソース信号線）８８a（または８８b）、Ｙ方向信号線（ゲ
ート信号線）８９a（または８９b、８９c）が接続される。また、電流制御用ＴＦＴ８６
には、電源線９０a、９０bが接続される。
【０２８３】
なお、本実施例のアクティブマトリクス型ＥＬディスプレイに対して、実施例１〜４、
６、８〜２５のいずれの構成を組み合わせても良い。
【実施例２８】
【０２８４】
本実施例では、本願発明を用いてＥＬ（エレクトロルミネセンス）表示装置を作製した
例について説明する。なお、図２５（Ａ）は本願発明のＥＬ表示装置の上面図であり、図
２５（Ｂ）はその断面図である。
【０２８５】
図２５（Ａ）において、４００２は基板４００１（図１３（Ｂ）参照）に形成された画
素部、４００３はソース側駆動回路、４００４はゲート側駆動回路であり、それぞれの駆
動回路は配線４００５を経てＦＰＣ（フレキシブルプリントサーキット）４００６に至り
、外部機器へと接続される。
【０２８６】
このとき、画素部４００２、ソース側駆動回路４００３及びゲート側駆動回路４００４
を囲むようにして第１シール材４１０１、カバー材４１０２、充填材４１０３及び第２シ
ール材４１０４が設けられている。
【０２８７】
また、図２５（Ｂ）は図２５（Ａ）をＡ−Ａ’で切断した断面図に相当し、基板４００
１の上にソース側駆動回路４００３に含まれる駆動ＴＦＴ（但し、ここではｎチャネル型
ＴＦＴとｐチャネル型ＴＦＴを図示している。）４２０１及び画素部４００２に含まれる
電流制御用ＴＦＴ（ＥＬ素子への電流を制御するＴＦＴ）４２０２が形成されている。
【０２８８】
本実施例では、駆動ＴＦＴ４２０１には図３のｐチャネル型ＴＦＴ１８１とｎチャネル
型ＴＦＴ１８２と同じ構造のＴＦＴが用いられ、電流制御用ＴＦＴ４２０２には図３のｐ
チャネル型ＴＦＴ１８１と同じ構造のＴＦＴが用いられる。また、画素部４００２には電
流制御用ＴＦＴ４２０２のゲートに接続された保持容量（図示せず）が設けられる。
【０２８９】
駆動ＴＦＴ４２０１及び画素ＴＦＴ４２０２の上には樹脂材料でなる層間絶縁膜（平坦
化膜）４３０１が形成され、その上に画素ＴＦＴ４２０２のドレインと電気的に接続する
画素電極（陽極）４３０２が形成される。画素電極４３０２としては仕事関数の大きい透
明導電膜が用いられる。透明導電膜としては、酸化インジウムと酸化スズとの化合物また
は酸化インジウムと酸化亜鉛との化合物を用いることができる。
【０２９０】
そして、画素電極４３０２の上には絶縁膜４３０３が形成され、絶縁膜４３０３は画素
電極４３０２の上に開口部が形成されている。この開口部において、画素電極４３０２の
上にはＥＬ（エレクトロルミネッセンス）層４３０４が形成される。ＥＬ層４３０４は公
知の有機ＥＬ材料または無機ＥＬ材料を用いることができる。また、有機ＥＬ材料には低
分子系（モノマー系）材料と高分子系（ポリマー系）材料があるがどちらを用いても良い
。
【０２９１】
ＥＬ層４３０４の形成方法は公知の蒸着技術もしくは塗布法技術を用いれば良い。また
、ＥＬ層の構造は正孔注入層、正孔輸送層、発光層、電子輸送層または電子注入層を自由
に組み合わせて積層構造または単層構造とすれば良い。
【０２９２】
ＥＬ層４３０４の上には遮光性を有する導電膜（代表的にはアルミニウム、銅もしくは
銀を主成分とする導電膜またはそれらと他の導電膜との積層膜）からなる陰極４３０５が
形成される。また、陰極４３０５とＥＬ層４３０４の界面に存在する水分や酸素は極力排
除しておくことが望ましい。従って、真空中で両者を連続成膜するか、ＥＬ層４３０４を
窒素または希ガス雰囲気で形成し、酸素や水分に触れさせないまま陰極４３０５を形成す
るといった工夫が必要である。本実施例ではマルチチャンバー方式（クラスターツール方
式）の成膜装置を用いることで上述のような成膜を可能とする。
【０２９３】
そして陰極４３０５は４３０６で示される領域において配線４００５に電気的に接続さ
れる。配線４００５は陰極４３０５に所定の電圧を与えるための配線であり、異方導電性
フィルム４３０７を介してＦＰＣ４００６に電気的に接続される。
【０２９４】
以上のようにして、画素電極（陽極）４３０２、ＥＬ層４３０４及び陰極４３０５から
なるＥＬ素子が形成される。このＥＬ素子は、第１シール材４１０１及び第１シール材４
１０１によって基板４００１に貼り合わされたカバー材４１０２で囲まれ、充填材４１０
３により封入されている。
【０２９５】
カバー材４１０２としては、ガラス板、金属板（代表的にはステンレス板）、セラミッ
クス板、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ  Ｐｌａｓｔｉｃｓ）板
、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエステルフィル
ムまたはアクリルフィルムを用いることができる。また、アルミニウムホイルをＰＶＦフ
ィルムやマイラーフィルムで挟んだ構造のシートを用いることもできる。
【０２９６】
但し、ＥＬ素子からの光の放射方向がカバー材側に向かう場合にはカバー材は透明でな
ければならない。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまた
はアクリルフィルムのような透明物質を用いる。
【０２９７】
また、充填材４１０３としては紫外線硬化樹脂または熱硬化樹脂を用いることができ、
ＰＶＣ（ポリビニルクロライド）、アクリル、ポリイミド、エポキシ樹脂、シリコーン樹
脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いる
ことができる。この充填材４１０３の内部に吸湿性物質（好ましくは酸化バリウム）を設
けておくとＥＬ素子の劣化を抑制できる。
【０２９８】
また、充填材４１０３の中にスペーサを含有させてもよい。このとき、スペーサを酸化
バリウムで形成すればスペーサ自体に吸湿性をもたせることが可能である。また、スペー
サを設けた場合、スペーサからの圧力を緩和するバッファ層として陰極４３０５上に樹脂
膜を設けることも有効である。
【０２９９】
また、配線４００５は異方導電性フィルム４３０７を介してＦＰＣ４００６に電気的に
接続される。配線４００５は画素部４００２、ソース側駆動回路４００３及びゲート側駆
動回路４００４に送られる信号をＦＰＣ４００６に伝え、ＦＰＣ４００６により外部機器
と電気的に接続される。
【０３００】
また、本実施例では第１シール材４１０１の露呈部及びＦＰＣ４００６の一部を覆うよ
うに第２シール材４１０４を設け、ＥＬ素子を徹底的に外気から遮断する構造となってい
る。こうして図２５（Ｂ）の断面構造を有するＥＬ表示装置となる。なお、本実施例のＥ
Ｌ表示装置は実施例１〜４、６〜２０、２２のいずれの構成を組み合わせて作製しても構
わない。
【０３０１】
ここで画素部のさらに詳細な断面構造を図２６に、上面構造を図２７（Ａ）に、回路図
を図２７（Ｂ）に示す。図２６、図２７（Ａ）及び図２７（Ｂ）では共通の符号を用いる
ので互いに参照すれば良い。
【０３０２】
図２６において、基板４４０１上に設けられたスイッチング用ＴＦＴ４４０２は図３（
Ｃ）のｎチャネル型ＴＦＴ１８３を用いて形成される。従って、構造の説明はｎチャネル
型ＴＦＴ１８３の説明を参照すれば良い。また、４４０３で示される配線は、スイッチン
グ用ＴＦＴ４４０２のゲート電極４４０４a、４４０４bを電気的に接続するゲート配線で
ある。
【０３０３】
なお、本実施例ではチャネル形成領域が二つ形成されるダブルゲート構造としているが
、チャネル形成領域が一つ形成されるシングルゲート構造もしくは三つ形成されるトリプ
ルゲート構造であっても良い。
【０３０４】
また、スイッチング用ＴＦＴ４４０２のドレイン配線４４０５は電流制御用ＴＦＴ４４
０６のゲート電極４４０７に電気的に接続されている。なお、電流制御用ＴＦＴ４４０６
は図３（Ｃ）のｐチャネル型ＴＦＴ１８１を用いて形成される。従って、構造の説明はｐ
チャネル型ＴＦＴ１８１の説明を参照すれば良い。なお、本実施例ではシングルゲート構
造としているが、ダブルゲート構造もしくはトリプルゲート構造であっても良い。
【０３０５】
スイッチング用ＴＦＴ４４０２及び電流制御用ＴＦＴ４４０６の上には第１パッシベー
ション膜４４０８が設けられ、その上に樹脂からなる平坦化膜４４０９が形成される。平
坦化膜４４０９を用いてＴＦＴによる段差を平坦化することは非常に重要である。後に形
成されるＥＬ層は非常に薄いため、段差が存在することによって発光不良を起こす場合が
ある。従って、ＥＬ層をできるだけ平坦面に形成しうるように画素電極を形成する前に平
坦化しておくことが望ましい。
【０３０６】
また、４４１０は透明導電膜からなる画素電極（ＥＬ素子の陽極）であり、電流制御用
ＴＦＴ４４０６のドレイン配線４４１１に電気的に接続される。画素電極４４１０として
は酸化インジウムと酸化スズとの化合物もしくは酸化インジウムと酸化亜鉛との化合物か
らなる導電膜を用いることができる。
【０３０７】
画素電極４４１０の上にはＥＬ層４４１２が形成される。なお、図２６では一画素しか
図示していないが、本実施例ではＲ（赤）、Ｇ（緑）、Ｂ（青）の各色に対応したＥＬ層
を作り分けている。また、本実施例では蒸着法により低分子系有機ＥＬ材料を形成してい
る。具体的には、正孔注入層として２０ｎｍ厚の銅フタロシアニン（ＣｕＰｃ）膜を設け
、その上に発光層として７０ｎｍ厚のトリス−８−キノリノラトアルミニウム錯体（Ａｌ
ｑ3）膜を設けた積層構造としている。Ａｌｑ3に蛍光色素を添加することで発光色を制御
することができる。
【０３０８】
但し、以上の例はＥＬ層として用いることのできる有機ＥＬ材料の一例であって、これ
に限定する必要はまったくない。発光層、電荷輸送層または電荷注入層を自由に組み合わ
せてＥＬ層（発光及びそのためのキャリアの移動を行わせるための層）を形成すれば良い
。例えば、本実施例では低分子系有機ＥＬ材料をＥＬ層として用いる例を示したが、高分
子系有機ＥＬ材料を用いても良い。また、電荷輸送層や電荷注入層として炭化珪素等の無
機材料を用いることも可能である。
これらの有機ＥＬ材料や無機材料は公知の材料を用いることができる。
【０３０９】
次に、ＥＬ層４４１２の上には遮光性の導電膜からなる陰極４４１３が設けられる。本
実施例の場合、遮光性の導電膜としてアルミニウムとリチウムとの合金膜を用いる。勿論
、公知のＭｇＡｇ膜（マグネシウムと銀との合金膜）を用いても良い。陰極材料としては
、周期表の１族もしくは２族に属する元素からなる導電膜もしくはそれらの元素を添加し
た導電膜を用いれば良い。
【０３１０】
この陰極４４１３まで形成された時点でＥＬ素子４４１４が完成する。なお、ここでい
うＥＬ素子４４１４は、画素電極（陽極）４４１０、ＥＬ層４４１２及び陰極４４１３で
形成されたコンデンサを指す。
【０３１１】
次に、本実施例における画素の上面構造を図２７（Ａ）を用いて説明する。スイッチン
グ用ＴＦＴ４４０２のソースはソース配線４４１５に接続され、ドレインはドレイン配線
４４０５に接続される。また、ドレイン配線４４０５は電流制御用ＴＦＴ４４０６のゲー
ト電極４４０７に電気的に接続される。また、電流制御用ＴＦＴ４４０６のソースは電流
供給線４４１６に電気的に接続され、ドレインはドレイン配線４４１７に電気的に接続さ
れる。また、ドレイン配線４４１７は点線で示される画素電極（陽極）４４１８に電気的
に接続される。
【０３１２】
このとき、４４１９で示される領域には保持容量が形成される。保持容量４４１９は、
電流供給線４４１６と電気的に接続された半導体膜４４２０、ゲート絶縁膜と同一層の絶
縁膜（図示せず）及びゲート電極４４０７との間で形成される。また、ゲート電極４４０
７、第１層間絶縁膜と同一の層（図示せず）及び電流供給線４４１６で形成される容量も
保持容量として用いることが可能である。
【０３１３】
なお、本実施例の構成は、実施例１〜４、６、８〜２５の構成と自由に組み合わせて実
施することが可能である。
【実施例２９】
【０３１４】
本実施例では、実施例２８とは異なる画素構造を有したＥＬ表示装置について説明する
。説明には図２８を用いる。なお、図２６と同一の符号が付してある部分については実施
例２６の説明を参照すれば良い。
【０３１５】
図２８では電流制御用ＴＦＴ４５０１として図３（Ｃ）のｎチャネル型ＴＦＴ１８２と
同一構造のＴＦＴを用いる。勿論、電流制御用ＴＦＴ４５０１のゲート電極４５０２はス
イッチング用ＴＦＴ４４０２のドレイン配線４４０５に接続されている。また、電流制御
用ＴＦＴ４５０１のドレイン配線４５０３は画素電極４５０４に電気的に接続されている
。
【０３１６】
本実施例では、画素電極４５０４がＥＬ素子の陰極として機能し、遮光性の導電膜を用
いて形成する。具体的には、アルミニウムとリチウムとの合金膜を用いるが、周期表の１
族もしくは２族に属する元素からなる導電膜もしくはそれらの元素を添加した導電膜を用
いれば良い。
【０３１７】
画素電極４５０４の上にはＥＬ層４５０５が形成される。なお、図２８では一画素しか
図示していないが、本実施例ではＧ（緑）に対応したＥＬ層を蒸着法及び塗布法（好まし
くはスピンコーティング法）により形成している。具体的には、電子注入層として２０ｎ
ｍ厚のフッ化リチウム（ＬｉＦ）膜を設け、その上に発光層として７０ｎｍ厚のＰＰＶ（
ポリパラフェニレンビニレン）膜を設けた積層構造としている。
【０３１８】
次に、ＥＬ層４５０５の上には透明導電膜からなる陽極４５０６が設けられる。本実施
例の場合、透明導電膜として酸化インジウムと酸化スズとの化合物もしくは酸化インジウ
ムと酸化亜鉛との化合物からなる導電膜を用いる。
【０３１９】
この陽極４５０６まで形成された時点でＥＬ素子４５０７が完成する。なお、ここでい
うＥＬ素子４５０７は、画素電極（陰極）４５０４、ＥＬ層４５０５及び陰極４５０６で
形成されたコンデンサを指す。
【０３２０】
このとき、電流制御用ＴＦＴ４５０１が本願発明の構造であることは非常に重要な意味
を持つ。電流制御用ＴＦＴ４５０１はＥＬ素子４５０７を流れる電流量を制御するための
素子であるため、多くの電流が流れ、熱による劣化やホットキャリアによる劣化の危険性
が高い素子でもある。そのため、電流制御用ＴＦＴ４５０１のドレイン側に、ゲート絶縁
膜４５０８を介してゲート電極４５０２に重なるようにＬＤＤ領域４５０９を設ける本願
発明の構造は極めて有効である。
【０３２１】
また、本実施例の電流制御用ＴＦＴ４５０１はゲート電極４５０２とＬＤＤ領域４５０
９との間にゲート容量と呼ばれる寄生容量を形成する。このゲート容量を調節することで
図２７（Ａ）、（Ｂ）に示した保持容量４４１９と同等の機能を持たせることも可能であ
る。特に、ＥＬ表示装置をデジタル駆動方式で動作させる場合においては、保持容量のキ
ャパシタンスがアナログ駆動方式で動作させる場合よりも小さくて済むため、ゲート容量
で保持容量を代用しうる。
【０３２２】
なお、本実施例の構成は、実施例１〜４、６、８〜２５の構成と自由に組み合わせて実
施することが可能である。
【実施例３０】
【０３２３】
本実施例では、実施例２８もしくは実施例２９に示したＥＬ表示装置の画素部に用いる
ことができる画素構造の例を図２９（Ａ）〜（Ｃ）に示す。なお、本実施例において、４
６０１はスイッチング用ＴＦＴ４６０２のソース配線、４６０３はスイッチング用ＴＦＴ
４６０２のゲート配線、４６０４は電流制御用ＴＦＴ、４６０５はコンデンサ、４６０６
、４６０８は電流供給線、４６０７はＥＬ素子とする。
【０３２４】
図２９（Ａ）は、二つの画素間で電流供給線４６０６を共通とした場合の例である。即
ち、二つの画素が電流供給線４６０６を中心に線対称となるように形成されている点に特
徴がある。この場合、電源供給線の本数を減らすことができるため、画素部をさらに高精
細化することができる。
【０３２５】
また、図２９（Ｂ）は、電流供給線４６０８をゲート配線４６０３と平行に設けた場合
の例である。なお、図２９（Ｂ）では電流供給線４６０８とゲート配線４６０３とが重な
らないように設けた構造となっているが、両者が異なる層に形成される配線であれば、絶
縁膜を介して重なるように設けることもできる。この場合、電源供給線４６０８とゲート
配線４６０３とで専有面積を共有させることができるため、画素部をさらに高精細化する
ことができる。
【０３２６】
また、図２９（Ｃ）は、図２９（Ｂ）の構造と同様に電流供給線４６０８をゲート配線
４６０３と平行に設け、さらに、二つの画素を電流供給線４６０８を中心に線対称となる
ように形成する点に特徴がある。また、電流供給線４６０８をゲート配線４６０３のいず
れか一方と重なるように設けることも有効である。この場合、電源供給線の本数を減らす
ことができるため、画素部をさらに高精細化することができる。
【実施例３１】
【０３２７】
本願発明の電気光学装置や半導体回路は電気器具の表示部や信号処理回路として用いる
ことができる。そのような電気器具としては、ビデオカメラ、デジタルカメラ、プロジェ
クター、プロジェクションＴＶ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ
）、ナビゲーションシステム、音響再生装置、ノート型パーソナルコンピュータ、ゲーム
機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍
等）、記録媒体を備えた画像再生装置などが挙げられる。それら電気器具の具体例を図３
０〜３２に示す。
【０３２８】
図３０（Ａ）は携帯電話であり、本体２００１、音声出力部２００２、音声入力部２０
０３、表示部２００４、操作スイッチ２００５、アンテナ２００６で構成される。本願発
明の電気光学装置は表示部２００４に、本願発明の半導体回路は音声出力部２００２、音
声入力部２００３またはＣＰＵやメモリ等に用いることができる。
【０３２９】
図３０（Ｂ）はビデオカメラであり、本体２１０１、表示部２１０２、音声入力部２１
０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６で構成される。本願
発明の電気光学装置は表示部２１０２に、本願発明の半導体回路は音声入力部２１０３ま
たはＣＰＵやメモリ等に用いることができる。
【０３３０】
図３０（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２２０１
、カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示部２２０５で構成さ
れる。本願発明の電気光学装置は表示部２２０５に、本願発明の半導体回路はＣＰＵやメ
モリ等に用いることができる。
【０３３１】
図３０（Ｄ）はゴーグル型ディスプレイであり、本体２３０１、表示部２３０２、アー
ム部２３０３で構成される。本願発明の電気光学装置は表示部２３０２に、本願発明の半
導体回路はＣＰＵやメモリ等に用いることができる。
【０３３２】
図３０（Ｅ）はリアプロジェクター（プロジェクションＴＶ）であり、本体２４０１、
光源２４０２、液晶表示装置２４０３、偏光ビームスプリッタ２４０４、リフレクター２
４０５、２４０６、スクリーン２４０７で構成される。本発明は液晶表示装置２４０３に
用いることができ、本願発明の半導体回路はＣＰＵやメモリ等に用いることができる。
【０３３３】
図３０（Ｆ）はフロントプロジェクターであり、本体２５０１、光源２５０２、液晶表
示装置２５０３、光学系２５０４、スクリーン２５０５で構成される。
本発明は液晶表示装置２５０２に用いることができ、本願発明の半導体回路はＣＰＵやメ
モリ等に用いることができる。
【０３３４】
図３１（Ａ）はパーソナルコンピュータであり、本体２６０１、映像入力部２６０２、
表示部２６０３、キーボード２６０４等を含む。本願発明の電気光学装置は表示部２６０
３に、本願発明の半導体回路はＣＰＵやメモリ等に用いることができる。
【０３３５】
図３１（Ｂ）は電子遊戯機器（ゲーム機器）であり、本体２７０１、記録媒体２７０２
、表示部２７０３及びコントローラー２７０４を含む。この電子遊技機器から出力された
音声や映像は筐体２７０５及び表示部２７０６を含む表示ディスプレイにて再生される。
コントローラー２７０４と本体２７０１との間の通信手段または電子遊技機器と表示ディ
スプレイとの間の通信手段は、有線通信、無線通信もしくは光通信が使える。本実施例で
は赤外線をセンサ部２７０７、２７０８で検知する構成となっている。本願発明の電気光
学装置は表示部２７０３、２７０６に、本願発明の半導体回路はＣＰＵやメモリ等に用い
ることができる。
【０３３６】
図３１（Ｃ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレ
ーヤー（画像再生装置）であり、本体２８０１、表示部２８０２、スピーカ部２８０３、
記録媒体２８０４及び操作スイッチ２８０５を含む。なお、この画像再生装置は記録媒体
としてＤＶＤ（Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ）、ＣＤ等を用い、音楽
鑑賞や映画鑑賞やゲームやインターネットを行うことができる。本願発明の電気光学装置
は表示部２８０２やＣＰＵやメモリ等に用いることができる。
【０３３７】
図３１（Ｄ）はデジタルカメラであり、本体２９０１、表示部２９０２、接眼部２９０
３、操作スイッチ２９０４、受像部（図示せず）を含む。本願発明の電気光学装置は表示
部２９０２やＣＰＵやメモリ等に用いることができる。
【０３３８】
なお、図３０（Ｅ）のリアプロジェクターや図３０（Ｆ）のフロントプロジェクターに
用いることのできる光学エンジンについての詳細な説明を図３２に示す。なお、図３２（
Ａ）は光学エンジンであり、図３２（Ｂ）は光学エンジンに内蔵される光源光学系である
。
【０３３９】
図３２（Ａ）に示す光学エンジンは、光源光学系３００１、ミラー３００２、３００５
〜３００７、ダイクロイックミラー３００３、３００４、光学レンズ３００８a〜３００
８c、プリズム３０１１、液晶表示装置３０１０、投射光学系３０１２を含む。投射光学
系３０１２は、投射レンズを備えた光学系である。本実施例は液晶表示装置３０１０を三
つ使用する三板式の例を示したが、単板式であってもよい。また、図３２（Ａ）中におい
て矢印で示した光路には、光学レンズ、偏光機能を有するフィルム、位相差を調節するた
めのフィルムもしくはＩＲフィルム等を設けてもよい。
【０３４０】
また、図３２（Ｂ）に示すように、光源光学系３００１は、光源３０１３、３０１４、
合成プリズム３０１５、コリメータレンズ３０１６、３０２０、レンズアレイ３０１７、
３０１８、偏光変換素子３０１９を含む。なお、図３２（Ｂ）
に示した光源光学系は光源を２つ用いたが、一つでも良いし、三つ以上としてもよい。ま
た、光源光学系の光路のどこかに、光学レンズ、偏光機能を有するフィルム、位相差を調
節するフィルムもしくはＩＲフィルム等を設けてもよい。
【０３４１】
以上の様に、本願発明の適用範囲は極めて広く、あらゆる分野の電気器具に適用するこ
とが可能である。また、本実施例の電気器具は実施例１〜３０のどのような組み合わせか
らなる構成を用いても実現することができる。
【符号の説明】
【０３４２】
６０１    基板
６０２a、６０２b    下地膜
６０３〜６０６    活性層
６０７    ゲート絶縁膜
６１２〜６１４    ｎ-領域
６１５    第１の導電膜
６１６    第２の導電膜
６１８    第３の導電膜
６２６、６３９、６４０、６４１    ゲート配線
６２５、６２７    接続配線
６３１、６３２    ｐ++領域
６４７〜６５３    ｎ+領域または（ｎ+＋ｎ-）領域
６５４〜６５７    ｎ--領域
６６３    保護絶縁膜
６６４    層間絶縁膜
６６５〜６６８    ソース配線
６６９〜６７２    ドレイン配線
６７３、６７４    接続配線
６７５    パッシベーション膜
６７６    第２の層間絶縁膜
６７７    遮光膜
６７８    酸化物
６７９〜６８１    画素電極
６８２    保持容量
７０１、７０４、７０８、７１３、７１４    チャネル形成領域
７０２、７０５、７０９、７１５    ソース領域
７０３、７０６、７１０、７１６    ドレイン領域
７０７、７１１a、７１２a    Ｌov領域
７１１b、７１２b、７１７〜７２０    Ｌoff領域
７２１    ｎ+領域
【図１】
0005608798.tif 000002
【図２】
0005608798.tif 000003
【図３】
0005608798.tif 000004
【図４】
0005608798.tif 000005
【図５】
0005608798.tif 000006
【図６】
0005608798.tif 000007
【図７】
0005608798.tif 000008
【図８】
0005608798.tif 000009
【図９】
0005608798.tif 000010
【図１０】
0005608798.tif 000011
【図１１】
0005608798.tif 000012
【図１２】
0005608798.tif 000013
【図１３】
0005608798.tif 000014
【図１４】
0005608798.tif 000015
【図１５】
0005608798.tif 000016
【図１６】
0005608798.tif 000017
【図１７】
0005608798.tif 000018
【図１８】
0005608798.tif 000019
【図１９】
0005608798.tif 000020
【図２０】
0005608798.tif 000021
【図２１】
0005608798.tif 000022
【図２２】
0005608798.tif 000023
【図２３】
0005608798.tif 000024
【図２４】
0005608798.tif 000025
【図２５】
0005608798.tif 000026
【図２６】
0005608798.tif 000027
【図２７】
0005608798.tif 000028
【図２８】
0005608798.tif 000029
【図２９】
0005608798.tif 000030
【図３０】
0005608798.tif 000031
【図３１】
0005608798.tif 000032
【図３２】
0005608798.tif 000033
【図３３】
0005608798.tif 000034
【図３４】
0005608798.tif 000035
【図３５】
0005608798.tif 000036
【図３６】
0005608798.tif 000037
【図３７】
0005608798.tif 000038
【図３８】
0005608798.tif 000039