【事件の表示】
　特願２０１５−５３４８３０「不揮発性メモリアレイ及びフラクショナルワードプログラミングのための不揮発性メモリアレイを使用する方法」拒絶査定不服審判事件〔平成２６年　４月２４日国際公開，ＷＯ２０１４／０６２４３５，平成２７年１２月１７日国内公表，特表２０１５−５３６０１１，請求項の数（２０）〕について，次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は，特許すべきものとする。
【理　由】
第１　手続の経緯
　本願は，平成２５年１０月　９日を国際出願日（パリ条約による優先権主張　外国庁受理　平成２４年１０月１５日，米国）とする出願であって，その手続の経緯は以下のとおりである。
平成２７年　３月２７日　審査請求
平成２８年　５月３１日　拒絶理由通知
平成２８年　９月　６日　意見書・手続補正
平成２８年　９日２６日　拒絶査定（以下，「原査定」という。）
平成２９年　１月３０日　審判請求・手続補正
平成２９年　５月３１日　上申書
　
第２　原査定の概要
　原査定の概要は次のとおりである。
１．（新規性）この出願の下記の請求項に係る発明は，その出願前に日本国内又は外国において，頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明であるから，特許法第２９条第１項第３号に該当し，特許を受けることができない。
２．（進歩性）この出願の下記の請求項に係る発明は，その出願前に日本国内又は外国において，頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて，その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。
●理由１（特許法第２９条第１項第３号）について
・請求項１−３，７−９
・引用文献等１
　出願人は意見書において，引用文献１記載の発明のワード線（４１）は，選択トランジスタ（２２）の行に亘って延在しているが，不揮発性メモリセル（２４）の行に亘って延在しておらず，選択トランジスタ（２２）は，メモリセル（２４）の列を選択するのに使用されると主張している。
　しかしながら，引用文献１記載の発明では，選択トランジスタ（２２）と不揮発性メモリセル（２４）とは平行に配置されると共に，選択トランジスタ（２２）と不揮発性メモリセル（２４）とは行方向に延伸している。また，ワード線（４１）が行方向に延伸しているので，選択トランジスタ（２２）は，メモリセル（２４）の行を選択するのに使用される。
　それ故，引用文献１記載の発明のワード線（４１）は，Ｎ個の面のそれぞれにおけるメモリセルの行の１つに亘ってそれぞれが延在する第２のゲート線に相当する。
　したがって，出願人の主張は当を得ておらず，請求項１−３，７−９に係る発明は，依然として，引用文献１に記載された発明である。
●理由２（特許法第２９条第２項）について
・請求項１−１３，１８−２０
・引用文献等１，２，４
　理由１において述べたとおり，出願人の主張は当を得ておらず，請求項１−１３，１８−２０に係る発明は，引用文献１，２，４に記載された発明に基いて，当業者が容易に発明できたものである。
・請求項１４−１７
・引用文献等１，３
　出願人は意見書において，引用文献３には，プログラム時間を変えるためにプログラム電流を変動させることは明示されておらず，プログラム電流を変えるときにプログラム時間を変えることは，引用文献３には開示も示唆もされていないと主張している。
　しかしながら，引用文献３の[００３７]には，４つのセルにプログラムする場合，プログラム電流を４００ｕＡとすることが記載されており，引用文献３の[００３９]には，２つのセルにプログラムする場合，プログラム電流を２００ｕＡとすることが記載されていると認められる。
　これらの記載は，４つのセルにプログラムする場合，プログラム電流を２００ｕＡとすると，プログラム電流を４００ｕＡとした場合の２倍のプログラム時間となることを意味している。
　それ故，引用文献３には，プログラム時間を変えるためにプログラム電流を変動させることが示されており，それは，プログラム電流を変えるときにプログラム時間を変えることに他ならない。
　したがって，出願人の主張は当を得ておらず，請求項１４−１７に係る発明は，引用文献１，３に記載された発明に基いて，当業者が容易に発明できたものである。
　　　　　　　　　　　　＜引用文献等一覧＞
１.特表平１０−５００８０１号公報
２.特開２００６−７９７９６号公報
３.特開２０１１−１４２０５号公報
４.特開２００６−３３１５０１号公報
第３　審判請求時の補正について
　審判請求時の補正は，特許法第１７条の２第３項から第６項までの要件に違反しているものとはいえない。（下線部は，当審にて付加した。以下，同じ。）　
　審判請求時の請求項１，７，１８に対する補正（以下，各々「補正事項１」ないし「補正事項３」という。）は，各々，補正前の「第１のゲート線」について，「該Ｎ個の面のそれぞれにおける該メモリセルの該行に亘って延在するが，該不揮発性メモリセルのＮ個の面の他の面には延在しない第１のゲート線」を，補正後の「該Ｎ個の面のそれぞれにおける該メモリセルの該行
の１つ
それぞれ
し，かつ該行の該メモリセルの第１のゲートを一緒に直接接続
し，かつ該行の該メモリセルの第２のゲートを一緒に直接接続
　審判請求時の請求項１４に対する補正（以下，「補正事項４」という。）は，補正前の「プログラミング電流」，「係数」について，それぞれ，補正後に「
該不揮発性メモリセルのそれぞれに対して
該不揮発性メモリセルの各々に対して
　また，補正事項１ないし４は，本願明細書に記載された事項に基づいて技術的事項を追加したものであり，本願の願書に最初に添付した明細書，特許請求の範囲又は図面に記載された事項の範囲内においてされたものであって，特許法第１７条の２第３項の規定に適合する。
　さらに，補正事項１ないし４は，補正前の各請求項に記載された発明と補正後の各請求項に記載された発明の産業上の利用分野及び解決しようとする課題が同一であり，本件補正前の各請求項に記載された発明特定事項を限定的に減縮するものであるから，特許法第１７条の２第４項の規定に適合することは明らかである。
　そして，「第４　本願発明」から「第６　対比・判断」までに示すように，補正後の請求項１ないし２０に係る発明は，独立特許要件を満たすものである。
　
第４　本願発明
　本願の請求項１ないし２０に係る発明（以下，「本願発明１」ないし「本願発明２０」という。）は，平成２９年１月３０日付けの手続補正で補正された特許請求の範囲１ないし２０に記載された事項により特定される発明であり，以下のとおりの発明である。
「　【請求項１】
　不揮発性メモリ装置であって，
　不揮発性メモリセルのＮ個の面であって，Ｎは，１より大きい整数であり，不揮発性メモリセルのそれぞれの面は，行及び列に構成された複数のメモリセルを含み，該Ｎ個の面のそれぞれは，該Ｎ個の面のそれぞれにおける該メモリセルの該行の１つに亘ってそれぞれ延在し，かつ該行の該メモリセルの第１のゲートを一緒に直接接続するが，該不揮発性メモリセルのＮ個の面の他の面には延在しない第１のゲート線を含み，前記Ｎ個の面は，前記Ｎ個の面のそれぞれにおける前記メモリセルの前記行の１つに亘ってそれぞれが延在し，かつ該行の該メモリセルの第２のゲートを一緒に直接接続する第２のゲート線を含む，不揮発性メモリセルのＮ個の面と，
　コントローラであって，
　　複数のワードのデータのそれぞれをＮ個のフラクショナルワードに分割し，
　　それぞれのワードのデータの該Ｎ個のフラクショナルワードのそれぞれを該不揮発性メモリセルのＮ個の面の異なる１つの面にプログラミングするように構成された，コントローラと，を含む，不揮発性メモリ装置。
　　【請求項２】
　前記それぞれのワードのデータのＮ個のフラクショナルワードのそれぞれを前記不揮発性メモリセルのＮ個の面の異なる１つの面にプログラミングするコントローラの構成は，
　前記複数のワードのデータのそれぞれに対する第１の前記Ｎ個のフラクショナルワードを第１の前記不揮発性メモリセルのＮ個の面にプログラミングすることと，その後，
　前記複数のワードのデータのそれぞれの第２の前記Ｎ個のフラクショナルワードを第２の前記不揮発性メモリセルのＮ個の面にプログラミングすることと，を更に含む，請求項１に記載の不揮発性メモリ装置。
　　【請求項３】
　前記それぞれのワードのデータのＮ個のフラクショナルワードのそれぞれを前記不揮発性メモリセルのＮ個の面の異なる１つの面にプログラミングするコントローラの構成は，
　第１の前記複数のワードのデータに対する前記Ｎ個のフラクショナルワードを前記不揮発性メモリセルのＮ個の面にプログラミングすることと，その後，
　第２の前記複数のワードのデータに対する前記Ｎ個のフラクショナルワードを前記不揮発性メモリセルのＮ個の面にプログラミングすることと，を更に含む，請求項１に記載の不揮発性メモリ装置。
　　【請求項４】
　前記不揮発性メモリセルのＮ個の面のただ１つの面の前記ゲート線の１つ以上に，いつでも選択的に電圧を供給するよう構成されたチャージポンプを更に含む，請求項１に記載の不揮発性メモリ装置。　　
　　【請求項５】
　前記ゲート線に電圧を選択的に提供するチャージポンプであって，前記コントローラは，前記不揮発性メモリセルのＮ個の面のただ１つの面の前記ゲート線の１つ以上に，いつでも選択的に前記電圧を供給するよう前記チャージポンプを制御するように構成された，チャージポンプを更に含む，請求項１に記載の不揮発性メモリ装置。
　　【請求項６】
　前記不揮発性メモリセルのＮ個の面のそれぞれは，前記不揮発性メモリセルにすぐ隣接するソース線デコーダ回路を更に含む，請求項１に記載の不揮発性メモリ装置。
　　【請求項７】
　不揮発性メモリセルのＮ個の面であって，Ｎは，１より大きい整数であり，不揮発性メモリセルのそれぞれの面は，行及び列に構成された複数のメモリセルを含み，該Ｎ個の面のそれぞれは，該Ｎ個の面のそれぞれにおける該メモリセルの該行の１つに亘ってそれぞれ延在し，かつ該行の該メモリセルの第１のゲートを一緒に直接接続するが，該不揮発性メモリセルのＮ個の面の他の面には延在しない第１のゲート線を含み，前記Ｎ個の面は，前記Ｎ個の面のそれぞれにおける前記メモリセルの前記行の１つに亘ってそれぞれが延在し，かつ該行の該メモリセルの第２のゲートを一緒に直接接続する第２のゲート線を含む，不揮発性メモリセルのＮ個の面を含む，不揮発性メモリ装置を動作させる方法であって，
　複数のワードのデータのそれぞれをＮ個のフラクショナルワードに分割することと，
　それぞれのワードのデータの該Ｎ個のフラクショナルワードのそれぞれを該不揮発性メモリセルのＮ個の面の異なる１つの面にプログラミングすることと，を含む，方法。
　　【請求項８】
　前記プログラミングすることは，
　前記複数のワードのデータのそれぞれに対する第１の前記Ｎ個のフラクショナルワードを第１の前記不揮発性メモリセルのＮ個の面にプログラミングすることと，その後，
　前記複数のワードのデータのそれぞれの第２の前記Ｎ個のフラクショナルワードを第２の前記不揮発性メモリセルのＮ個の面にプログラミングすることと，を更に含む，請求項７に記載の方法。
　　【請求項９】
　前記プログラミングすることは，
　第１の前記複数のワードのデータに対する前記Ｎ個のフラクショナルワードを前記不揮発性メモリセルのＮ個の面にプログラミングすることと，その後，
　第２の前記複数のワードのデータに対する前記Ｎ個のフラクショナルワードを前記不揮発性メモリセルのＮ個の面にプログラミングすることと，を更に含む，請求項７に記載の方法。
　　【請求項１０】
　前記プログラミングすることは，前記不揮発性メモリセルのＮ個の面のただ１つの面の前記ゲート線の１つ以上に，いつでもチャージポンプから選択的に電圧を供給することを，更に含む，請求項７に記載の方法。
　　【請求項１１】
　前記Ｎ個のフラクショナルワードに対してプログラミングするビット数は，前記フラクショナルワードのそれぞれのビットサイズより小さく，前記Ｎ個のフラクショナルワードのそれぞれをプログラミングすることは，単一のプログラミング動作で実行される，請求項７に記載の方法。
　　【請求項１２】
　前記複数のワードの１つは，第１及び第２のハーフワードを含み，該第１のハーフワードは，データパターン「１」を含み，前記方法は，該第２のハーフワードのプログラミングを有効化することを更に含む，請求項７に記載の方法。
　　【請求項１３】
　前記フラクショナルワードの１つは，データパターン「１」を含み，前記方法は，前記１つのフラクショナルワードのプログラミングを無効化することを更に含む，請求項７に記載の方法。
　　【請求項１４】
　不揮発性メモリ装置であって，
　不揮発性メモリセルのＮ個の面であって，Ｎは，１より大きい整数であり，不揮発性メモリセルのそれぞれの面は，行及び列に構成された複数のメモリセルを含み，該Ｎ個の面のそれぞれは，該Ｎ個の面のそれぞれにおける該メモリセルの該行に亘って延在するゲート線を含む，不揮発性メモリセルのＮ個の面と，
　コントローラであって，
　　複数のワードのデータのそれぞれをＮ個のフラクショナルワードに分割し，
　　それぞれのワードのデータの該Ｎ個のフラクショナルワードのそれぞれを，プログラミング電流を使い，かつプログラム時間内に，１つの該不揮発性メモリセルのＮ個の面にプログラミングし，
　　該不揮発性メモリセルのそれぞれに対して該プログラミング電流を係数で変動させ，
　　該不揮発性メモリセルのそれぞれに対して該係数で該プログラム時間を反比例して変動させる，ように構成されたコントローラと，を含む，不揮発性メモリ装置。
　　【請求項１５】
　前記係数は，前記ワードのデータの１つのビット数又は前記フラクショナルワードの１つのビット数に比例し，かつプログラミングするビット数に反比例する，請求項１４に記載の不揮発性メモリ装置。
　　【請求項１６】
　前記Ｎ個のフラクショナルワードは，別個にかつ同時にプログラミングされる，請求項１４に記載の不揮発性メモリ装置。
　　【請求項１７】
　複数の前記Ｎ個のフラクショナルワードは，別個にかつ同時にプログラミングされる，請求項１４に記載の不揮発性メモリ装置。
　　【請求項１８】
　不揮発性メモリ装置であって，
　第１及び第２のメモリアレイであって，該メモリアレイのそれぞれは，不揮発性メモリセルのＮ個の面を含み，Ｎは，１より大きい整数であり，不揮発性メモリセルのそれぞれの面は，行及び列に構成された複数のメモリセルを含み，該Ｎ個の面のそれぞれは，該Ｎ個の面のそれぞれにおける該メモリセルの該行に亘ってそれぞれ延在し，かつ該行の該メモリセルの第１のゲートを一緒に直接接続するが，該不揮発性メモリセルのＮ個の面の他の面には延在しない第１のゲート線を含み，前記Ｎ個の面は，前記Ｎ個の面のそれぞれにおける前記メモリセルの前記行の１つに亘ってそれぞれが延在し，かつ該行の該メモリセルの第２のゲートを一緒に直接接続する第２のゲート線を含む，第１及び第２のメモリアレイと，
　コントローラであって，
　　複数のワードのデータのそれぞれをＮ個のフラクショナルワードに分割し，
　　それぞれのワードのデータの該Ｎ個のフラクショナルワードのそれぞれを該不揮発性メモリセルのＮ個の面の異なる１つの面にプログラミングする，ように構成された，コントローラと，
　該第１のメモリアレイの該メモリセルのアドレスをデコードするための，第１のロウデコーダ及び第１のカラムデコーダと，
　該第２のメモリアレイの該メモリセルのアドレスをデコードするための，第２のロウデコーダ及び第２のカラムデコーダと，
　該第１及び第２のメモリアレイの両方の該メモリセルのアドレスをデコードするための，該第１のメモリアレイと該第２のメモリアレイとの間に配置される，ソース線デコーダと，を含む，不揮発性メモリ装置。
　　【請求項１９】
　前記第１のロウデコーダ及び前記第１のカラムデコーダは，前記第１のメモリアレイにすぐ隣接し，前記第２のロウデコーダ及び前記第２のカラムデコーダは，前記第２のメモリアレイにすぐ隣接する，請求項１８に記載の不揮発性メモリ装置。
　　【請求項２０】
　前記ソース線デコーダは，前記第１のメモリアレイにすぐ隣接し，前記第２のメモリアレイにすぐ隣接する，請求項１９に記載の不揮発性メモリ装置。」
第５　引用文献，引用発明等
１　引用文献１について
（１）引用文献１の記載事項
　原査定の拒絶の理由で引用された，特表平１０−５００８０１号公報（以下，「引用文献１」という。）には，図面とともに，次の記載がある。（下線は当審において付加した。以下同じ。）
ア　「技術分野
　この発明は半導体の
電気的に消去可能な読出専用メモリ（ＥＥＰＲＯＭ）に関し，特にそのような装置の内部アーキテクチャに関する
イ　「十分な特徴を持つ
ＥＥＰＲＯＭメモリシステムは記憶セルのコアアレイを含み，各々のセルは，可変しきい値ＮＭＯＳトランジスタと直列の選択トランジスタを含む。アレイは行および列に編成され
ウ　「
セル選択トランジスタ２１の各々は，直列に接続された可変しきい値トランジスタ１９とともに，１ビットの情報をストアすることが可能な１つのメモリセルを構成する
エ　「発明の開示
　この発明は，十分な特徴を持つ構成でセクタ消去可能なＥＥＰＲＯＭのための新しい内部アーキテクチャを提供する。このような
ＥＥＰＲＯＭのメモリアレイはメモリページに区分分けされ，各メモリページはさらに複数の選択的に消去可能なページセクタに分割される。各ページセクタは，複数の個々に読出アドレス可能な多バイトデータワードを含む。ページセクタは最小のプログラムアドレス可能なデータユニットである
オ　「この発明のアーキテクチャは，
１つのメモリコアの行に物理的に対応する，１つのメモリページ内のページセクタの何れかまたはすべてを同時にプログラムしかつ消去することができる。
カ　「図２を参照して，この発明の
ＥＥＰＲＯＭアーキテクチャに特有のメモリコア編成がメモリページ，すなわち１行内のすべての記憶セルを２，または４以上のページセクタ３３に分割する
各記憶セルは，可変しきい値記憶トランジスタ２４に直列に接続されたセル選択トランジスタ２２を含む
新しいコア編成はバイトまたはワードによってではなくページセクタ３３によってビット線をグループ化し，各ページセクタ３３は多データワードからなる
キ　「各ページセクタ３３内のデータビットはランクにより構成され，等しいランクのビットはともにブロックにグループ化される。ビットの各グループがランク７のビットまで，ランク０の１ビット，ランク１の１ビット，ランク２の１ビットなどからなるように，
バイトによってビットをグループ化した先行技術とは違って，この発明では，各ページセクタ３３が３２個の１６ビットワードからなる場合，各ページセクタ３３は１６個のビット線ブロック３１に分割され，各ビット線ブロックは等しいランクの３２ビットからなる。
ク　「この発明は，
多バイトワードにより構成される内部データアーキテクチャを有するが，これはシステムユーザとはバイトで交信する
システムユーザからロードインされたバイトサイズのデータを受入れ，書込キャッシュ８３の多書込クロックインプリメンテーションによって，連続的なバイトサイズのデータの塊を多バイトデータワードにグループ化する
ケ　「
書込ステートマシン７７は
セルを適切にプログラムしかつ消去するのに必要なタイミングおよび電圧とを制御する。
コ　「図３を参照して，メモリコアはメモリページセグメンテーションに従ってセグメント化される。Ｘセレクトデコーダ５５からくる
ワード線５７がメモリページを規定し，すべてのワード線ラッチバンク５１から５４とメモリセクタ５９から６２とに結合される
メモリセクタ５９から６２の各々は多数のページセクタからなり，各々のページセクタはページセクタセンス線９９から１０２により個々に規定される
ワード線ラッチバンク５１から５４はそれ自身のページセクタセンス線９９から１０２を介してその対応するメモリセクタ５９から６２にのみ結合される
サ　「
プログラム命令はユーザ駆動のロードサイクルで始まり
システムユーザからの入力データは
低電圧ＳＲＡＭ書込キャッシュ８３にロードされる
ユーザがバイトでデータを入力した場合は
入力デマルチプレクサ７９は書込キャッシュに下位アドレスビット９５による決定に応じた適切なバイトを与え，多バイトのワードに構成させる。
シ　「
ロードサイクルの始めに，ページセクタフラグ４７から５０すべてはリセットされ，これはワード線ラッチバンク５１から５４のいずれも，したがってページセクタのいずれも能動化されないことを意味する。少なくとも１バイトが書込キャッシュ８３のページセクタにロードされた場合，それに対応するページセクタフラグ４７から５０がセットされ，それによってワード線ラッチバンクを能動化し，これは，ページセクタセンス線９９から１０２により規定される対応するコアメモリページセクタを制御する。
この瞬間から，プログラム制御は書込ステートマシン７７に属する。ＷＳＭは内部ワードアドレスビットを駆動することができ，これによってＹ選択パストランジスタ６３から６６を介して書込キャッシュ８３と選択されたコアメモリページとを掃引する。
ス　図２には，以下の内容が記載されていると認められる。
　可変しきい値記憶トランジスタ２４に直列に接続されたセル選択トランジスタ２２からなる記憶セルを備えた２つ以上のページセクタ３３であって，当該ページセクタ３３は，行及び列に構成された複数の当該記憶セルを含み，該ページセクタのそれぞれは，該ページセクタのそれぞれにおける該記憶セルを構成する可変しきい値記憶トランジスタ２４の該ワード線方向の１つに亘ってそれぞれ延在し，かつ該ワード線方向の該可変しきい値記憶トランジスタのゲートを一緒に直接接続するが，該記憶セルを含む他のページセクタには延在しない可変しきい値記憶トランジスタのゲート線２６を含み，前記ページセクタは，前記２つ以上のページセクタのそれぞれにおける前記記憶セルの前記セル選択トランジスタ２２のワード線方向の１つに亘ってそれぞれが延在し，かつ該行の該記憶セルの前記セル選択トランジスタのゲートを一緒に直接接続するワード線ｎ４１を含む，２つ以上のページセクタを備えたＥＥＰＲＯＭ。
セ　上記クないしシに記載された事項から，図３には，以下の内容が記載されていると認められる。
　ユーザがバイトでデータを入力した場合に，書込キャッシュ８３に下位アドレスビット９５による決定に応じた適切なバイトを与え，多バイトのワードに構成させる入力デマルチプレクサ７９と，少なくとも１バイトが書込キャッシュ８３のページセクタにロードされた場合，それに対応するページセクタフラグ４７〜５０がセットされ，それによってワード線ラッチバンク５１〜５４を能動化し，ページセクタセンス線９９〜１０２により規定される対応するコアメモリページセクタ５９〜６２を制御し，その後，プログラム制御を担う書込ステートマシン７７を備えたＥＥＰＲＯＭ。
（２）引用装置発明１−１
　前記（１）より，引用文献１には次の発明（以下，「引用装置発明１−１」という。）が記載されていると認められる。
　可変しきい値記憶トランジスタに直列に接続されたセル選択トランジスタからなる記憶セルを備えた２つ以上のページセクタであって，当該ページセクタは，行及び列に構成された複数の当該記憶セルを含み，該ページセクタのそれぞれは，該ページセクタのそれぞれにおける該記憶セルを構成する可変しきい値記憶トランジスタの該ワード線方向の１つに亘ってそれぞれ延在し，かつ該ワード線方向の該可変しきい値記憶トランジスタのゲートを一緒に直接接続するが，該記憶セルを含む他のページセクタには延在しない可変しきい値記憶トランジスタのゲート線を含み，前記ページセクタは，前記２つ以上のページセクタのそれぞれにおける前記記憶セルの前記セル選択トランジスタのワード線方向の１つに亘ってそれぞれが延在し，かつ該行の該記憶セルの前記セル選択トランジスタのゲートを一緒に直接接続するワード線を含む，２つ以上のページセクタと，記憶セルを適切にプログラムしかつ消去するのに必要なタイミングと電圧を制御する書込みステートマシンを備えたＥＥＰＲＯＭ。
（３）引用装置発明１−２
　前記（１）より，引用文献１には次の発明（以下，「引用装置発明１−２」という。）が記載されていると認められる。
　２または４以上のページセクタに分割されたメモリページと，可変しきい値記憶トランジスタに直列に接続されたセル選択トランジスタからなる記憶セルを備えた２つ以上のページセクタであって，当該ページセクタは，行及び列に構成された複数の当該記憶セルを含み，該ページセクタのそれぞれは，該ページセクタのそれぞれにおける該記憶セルを構成する可変しきい値記憶トランジスタの該ワード線方向の１つに亘ってそれぞれ延在し，かつ該ワード線方向の該可変しきい値記憶トランジスタのゲートを一緒に直接接続するが，該記憶セルを含む他のページセクタには延在しない可変しきい値記憶トランジスタのゲート線を含み，前記ページセクタは，前記２つ以上のページセクタのそれぞれにおける前記記憶セルの前記セル選択トランジスタのワード線方向の１つに亘ってそれぞれが延在し，かつ該行の該記憶セルの前記セル選択トランジスタのゲートを一緒に直接接続するワード線を含む，２つ以上のページセクタと，記憶セルを適切にプログラムしかつ消去するのに必要なタイミングと電圧を制御する書込みステートマシンを備えたＥＥＰＲＯＭ。
（４）引用方法発明１
　前記（１）より，引用文献１には次の発明（以下，「引用方法発明１」という。）が記載されていると認められる。
　可変しきい値記憶トランジスタに直列に接続されたセル選択トランジスタからなる記憶セルを備えた２つ以上のページセクタであって，当該ページセクタは，行及び列に構成された複数の当該記憶セルを含み，該ページセクタのそれぞれは，該ページセクタのそれぞれにおける該記憶セルを構成する可変しきい値記憶トランジスタの該ワード線方向の１つに亘ってそれぞれ延在し，かつ該ワード線方向の該可変しきい値記憶トランジスタのゲートを一緒に直接接続するが，該記憶セルを含む他のページセクタには延在しない可変しきい値記憶トランジスタのゲート線を含み，前記ページセクタは，前記２つ以上のページセクタのそれぞれにおける前記記憶セルの前記セル選択トランジスタのワード線方向の１つに亘ってそれぞれが延在し，かつ該行の該記憶セルの前記セル選択トランジスタのゲートを一緒に直接接続するワード線を含む，２つ以上のページセクタと，セルを適切にプログラムしかつ消去するのに必要なタイミングと電圧を制御する書込みステートマシンを備えたＥＥＰＲＯＭを動作させる方法。
２　引用文献２について
（１）引用文献２の記載事項
　原査定の拒絶の理由で引用された，特開２００６−７９７９６号公報（以下，「引用文献２」という。）には，図面とともに，次の記載がある。
ア　「【技術分野】
【０００１】
　この発明は，半導体記憶装置において高速かつ正確にデータを読出すためのデータ読出に関連する部分の構成に関し，特に，
不揮発性半導体記憶装置
イ　「【００４５】
（中略）
［実施の形態２］
　図５は，図１に示す
メモリアレイ１およびデコード回路５ａおよび５ｂの構成
ウ　「【００５２】
　
メモリマットＭＭ０Ｕ−ＭＭ３ＵおよびＭＭ０Ｌ−ＭＭ３Ｌの間に，ソース線ドライバ部ＳＬＤ０−ＳＬＤ２が設けられる
（２）引用発明２
　前記（１）より，引用文献２には次の発明（以下，「引用発明２」という。）が記載されていると認められる。
　
　２つのメモリマットの間に，ソース線ドライバ部が設けられたメモリアレイを備えた不揮発性半導体記憶装置。
３　引用文献３について
（１）引用文献３の記載事項
　原査定の拒絶の理由で引用された，特開２０１１−１４２０５号公報（以下，「引用文献３」という。）には，図面とともに，次の記載がある。
ア　「【技術分野】
【０００１】
　本発明は，
不揮発性半導体記憶装置
イ　「【００３６】
　ワード線ＷＬ３１がハイレベルとなりフラッシュメモリセル（Ｍ３０〜Ｍ３３）が選択された状態における，
書込みデータＤ０〜Ｄ３の値の違いによる動作および動作時の電流
【００３７】
（１−１）
書込みデータ信号（Ｄ０〜Ｄ３）の値が“００００”の場合
　スイッチトランジスタ（Ｎ０〜Ｎ３）は，全てＯＮとなり，フラッシュメモリセル（Ｍ３０〜Ｍ３３）へ電流が流れ，書込みが行われる。書込みに必要な電流は，フラッシュメモリセル（Ｍ３０〜Ｍ３３）の４つのメモリセルを流れる電流であるため，合計４００ｕＡとなる。
書込みデータ信号（Ｄ０〜Ｄ３）は，全て０であることより，書込み電圧生成回路（Ｃ６０〜Ｃ６３）は全て動作する
ソース線ＳＬ３１からメモリセル（Ｍ３０〜Ｍ３３）を通って基準電位ＧＮＤに流れる出力負荷電流の能力は，ソース線ＳＬ３１の電圧を５．０Ｖとしたときに，４００ｕＡ流すことが可能となる。
【００３８】
（１−２）
書込みデータ信号（Ｄ０〜Ｄ３）の値が“１１１１”の場合
スイッチトランジスタ（Ｎ０〜Ｎ３）は，全てオフとなり，メモリセル（Ｍ３０〜Ｍ３３）へ電流が流れず書込みが発生しない。
書込みが発生しないため，書込みに必要な電流は，０ｕＡである
【００３９】
（１−３）
書込みデータ信号（Ｄ０〜Ｄ３）の値が“０１０１”の場合
　スイッチトランジスタ（Ｎ０〜Ｎ３）は，スイッチトランジスタ（Ｎ０，Ｎ２）がオンし，トランジスタＮ１，Ｎ３がオフとなり，メモリセル（Ｍ３０，Ｍ３２）へ電流が流れ書込みが行われる。一方，メモリセル（Ｍ３１，Ｍ３３）は，電流が流れないため書込みは行われない。
書込みに必要な電流は，メモリセル（Ｍ３０，Ｍ３２）を流れる電流であるため，合計２００ｕＡとなる。
（２）引用発明３
　前記（１）より，引用文献３には次の発明（以下，「引用発明３」という。）が記載されていると認められる。
　不揮発性半導体記憶装置においてメモリセルに書込み動作を行う際，ソース線の電圧を５．０Ｖとしたとき，書込みデータが“００００”の場合は４００ｕＡ，“１１１１”の場合は０ｕＡ，“０１０１”の場合は２００ｕＡとなる，書込みデータの値の違いによる動作時の電流が変化する書込み電流制御技術。
４　引用文献４について
（１）引用文献４の記載事項
　原査定の拒絶の理由で引用された，特開２００６−３３１５０１号公報（以下，「引用文献４」という。）には，図面とともに，次の記載がある。
ア　「【技術分野】
【０００１】
　この発明は，半導体記憶装置に関する。例えば，
フローティングゲートとコントロールゲートとを有するＭＯＳトランジスタを含む半導体メモリ
【背景技術】
【０００２】
　従来から，
不揮発性半導体メモリ
イ　「【０００９】
　この発明の第１の実施形態に係る
半導体記憶装置
ブロック図
【００１０】
　メモリコア部１１〜１４はＮＯＲ型のフラッシュメモリセルを備えており，それぞれ同一の構成とされている。
各メモリコア部１１〜１４は，メモリセルアレイ２６，ローカルロウデコーダ２７，ローカルカラムゲート２８，
を備えている
ウ　図１には，以下の内容が記載されていると認められる。
　メモリセルアレイ２６に隣接してローカルロウデコーダ２７，ローカルカラムゲート２８が配置された不揮発性半導体メモリ。
（２）引用発明４
　前記（１）より，引用文献４には次の発明（以下，「引用発明４」という。）が記載されていると認められる。
　
　メモリセルアレイに隣接してロウデコーダ，カラムゲートが配置された不揮発性半導体メモリ。
第６　対比・判断
１　本願発明１について
（１）本願発明１と引用装置発明１−１の対比
ア　引用装置発明１−１の「ＥＥＰＲＯＭ」は，「不揮発性メモリ装置」と呼び得るのものである。
イ　引用装置発明１−１の「可変しきい値記憶トランジス」は不揮発性を有するものなので，引用装置発明１−１の「可変しきい値記憶トランジスタに直列に接続されたセル選択トランジスタからなる記憶セル」は，本願発明１の「不揮発性メモリセル」に相当する。
ウ　引用装置発明１−１の「ページセクタ」は，可変しきい値記憶トランジスタに直列に接続されたセル選択トランジスタからなる記憶セルを備え，当該ページセクタは，行及び列に構成された複数の当該記憶セルを含むから，前記イを考慮すると，本願発明１の「不揮発性メモリセルのそれぞれの面」に相当し，「ページセクタ」は２以上であるから，本願発明１の「不揮発性メモリセルのＮ個の面であって，Ｎは，１より大きい整数であり，不揮発性メモリセルのそれぞれの面は，行及び列に構成された複数のメモリセルを含み」の点で一致する。
エ　引用装置発明１−１の「可変しきい値記憶トランジスタ」は，前記イを考慮すると，本願発明１の「不揮発性メモリセル」の構成要素であり，引用装置発明１−１の「可変しきい値トランジスタのワード線方向」は，本願発明１の「行」方向に相当するので，引用装置発明１−１の「ページセクタのそれぞれは，該ページセクタのそれぞれにおける該記憶セルを構成する可変しきい値記憶トランジスタの該ワード線方向の１つに亘ってそれぞれ延在し，かつ該ワード線方向の該可変しきい値記憶トランジスタのゲートを一緒に直接接続するが，該記憶セルを含む他のページセクタには延在しない可変しきい値記憶トランジスタのゲート線を含」む点は，前記ウを考慮すると，本願発明１の「該Ｎ個の面のそれぞれは，該Ｎ個の面のそれぞれにおける該メモリセルの該行の１つに亘ってそれぞれ延在し，かつ該行の該メモリセルの第１のゲートを一緒に直接接続するが，該不揮発性メモリセルのＮ個の面の他の面には延在しない第１のゲート線を含」む点で一致する。
オ　引用装置発明１−１の「セル選択トランジスタ」は，前記イを考慮すると，本願発明１の「不揮発性メモリセル」の構成要素であり，引用装置発明１−１の「セル選択トランジスタのワード線方向」は，本願発明１の「行」方向に相当するので，引用装置発明１−１の「２つ以上のページセクタのそれぞれにおける前記記憶セルの前記セル選択トランジスタのワード線方向の１つに亘ってそれぞれが延在し，かつ該行の該記憶セルの前記セル選択トランジスタのゲートを一緒に直接接続するワード線を含む」点は，前記ウを考慮すると，本願発明１の「Ｎ個の面は，前記Ｎ個の面のそれぞれにおける前記記憶セルの前記行の１つに亘ってそれぞれが延在し，かつ該行の該メモリセルの第２のゲートを一緒に直接接続する第２のゲート線を含む」点で一致する。
　すると，本願発明１と引用装置発明１−１とは，下記カの点で一致し，下記キの点で相違する。
カ　一致点
　不揮発性メモリ装置であって，
　不揮発性メモリセルのＮ個の面であって，Ｎは，１より大きい整数であり，不揮発性メモリセルのそれぞれの面は，行及び列に構成された複数のメモリセルを含み，該Ｎ個の面のそれぞれは，該Ｎ個の面のそれぞれにおける該メモリセルの該行の１つに亘ってそれぞれ延在し，かつ該行の該メモリセルの第１のゲートを一緒に直接接続するが，該不揮発性メモリセルのＮ個の面の他の面には延在しない第１のゲート線を含み，前記Ｎ個の面は，前記Ｎ個の面のそれぞれにおける前記メモリセルの前記行の１つに亘ってそれぞれが延在し，かつ該行の該メモリセルの第２のゲートを一緒に直接接続する第２のゲート線を含む，不揮発性メモリセルのＮ個の面を含む，不揮発性メモリ装置。
キ　相違点
　本願発明１は，複数のワードのデータのそれぞれをＮ個のフラクショナルワードに分割し，それぞれのワードのデータの該Ｎ個のフラクショナルワードのそれぞれを該不揮発性メモリセルのＮ個の面の異なる１つの面にプログラミングするように構成された，コントローラを含むのに対して，引用装置発明１−１では，当該コントローラを有しない点。
（２）相違点についての検討
　当該相違点に関する，複数のワードのデータのそれぞれをＮ個のフラクショナルワードに分割し，それぞれのワードのデータの該Ｎ個のフラクショナルワードのそれぞれを該不揮発性メモリセルのＮ個の面の異なる１つの面にプログラミングするように構成されたコントローラは，いずれの引用文献にも記載されておらず，またその示唆もない。
　引用装置発明１−１のプログラミング技術は，「多バイトワードにより構成される内部アーキテクチャを有する」（前記１（１）ク参照）ものであり，「ユーザがバイトでデータを入力した場合は，入力デマルチプレクサ７９は書込キャッシュに下位アドレスビット９５による決定に応じた適切なバイトを与え，多バイトのワードに構成させる。」（前記１（１）サ参照）ことから，ワードとしては大きなデータをプログラムするプログラミング技術が開示されている。他方，本願発明１の「複数のワードのデータのそれぞれをＮ個のフラクショナルワードに分割し，それぞれのワードのデータの該Ｎ個のフラクショナルワードのそれぞれを該不揮発性メモリセルのＮ個の面の異なる１つの面にプログラミングする」，いわゆるフラクショナルワードプラグミングは，ワードを分割して小さなデータとしてプログラミングする手法を指向しており，両プログラミング技術は単に異なる手法というだけでなく，むしろ相反する方向性をもった技術と解される。したがって，引用装置発明１−１に基づいて，本願発明１を想到することには阻害事由が存在する。
　また，本願発明１は，当該コントーラを備える事により，以下の様な格別な効果を奏する。
　たとえば，Ｎ＝２の場合には，第１のゲート線に含まれる結合ゲート線ＣＧと消去ゲート線ＥＧとは，任意の所与の行の半分に亘ってしか延在しない。つまり，プログラム動作中，チャージポンプはこれらの線の中で，メモリセルの行の半分に対する高電圧を供給するだけでよい。消去動作に対しても同じ事がいえる。したがって，はるかに小さいサイズのチャージポンプを利用でき，チップ上のスペースを大幅に節約できる。他の利点は，チャージポンプが行の半分にだけ高電圧を供給するのではなく，行全体に亘って高電圧を供給する場合，チャージポンプが消費する電力量がより少なくて済むことである。更に他の利点は，それぞれの面Ａ／Ｂに対するそれぞれのセクタのプログラミング時間が単一面の構成と同じことである。このアーキテクチャは，単一面の場合と同じプログラムディスターブ時間を維持する（ディスターブ時間とは，同じ選択セクタ内の非選択セルをディスターブする時間のことをいう。）一方，ローエリアオーバーヘッド（同じワード線を共有し，高電圧デコーダを共有するため）と，高性能（それぞれの面に対して別個のソース線デコーダ）とを維持することが可能となる（本願明細書【００１５】参照）。
　そして，引用文献２ないし４には，相違点にかかるプログラミング技術についての記載も示唆もない。
（３）まとめ
　よって，本願発明１は，引用文献１ないし４に記載された発明に基づいて，当業者が容易に発明をすることができたとはいえない。
２　本願発明２ないし６について
　本願発明２ないし６は，本願発明１の発明特定事項を全て含みさらに他の発明特定事項を付加したものに相当するから，前記１のとおり，本願発明１が引用文献１ないし４に記載された発明に基づいて当業者が容易に発明をすることができたとはいえない以上，本願発明２ないし６についても，引用文献１ないし４に記載された発明に基づいて，当業者が容易に発明をすることができたとはいえない。
３　本願発明７について
（１）本願発明７と引用方法発明１の対比
　本願発明７は，本願発明１の動作方法に関する発明であるから，前記１（１）アないしオを考慮すると，本願発明７と引用方法発明１とは，下記アの点で一致し，下記イの点で相違する。
ア　一致点
　不揮発性メモリセルのＮ個の面であって，Ｎは，１より大きい整数であり，不揮発性メモリセルのそれぞれの面は，行及び列に構成された複数のメモリセルを含み，該Ｎ個の面のそれぞれは，該Ｎ個の面のそれぞれにおける該メモリセルの該行の１つに亘ってそれぞれ延在し，かつ該行の該メモリセルの第１のゲートを一緒に直接接続するが，該不揮発性メモリセルのＮ個の面の他の面には延在しない第１のゲート線を含み，前記Ｎ個の面は，前記Ｎ個の面のそれぞれにおける前記メモリセルの前記行の１つに亘ってそれぞれが延在し，かつ該行の該メモリセルの第２のゲートを一緒に直接接続する第２のゲート線を含む，不揮発性メモリセルのＮ個の面を含む，不揮発性メモリ装置を動作させる方法。
イ　相違点
　本願発明７は，複数のワードのデータのそれぞれをＮ個のフラクショナルワードに分割することと，それぞれのワードのデータの該Ｎ個のフラクショナルワードのそれぞれを該不揮発性メモリセルのＮ個の面の異なる１つの面にプログラミングすることとを含むのに対して，引用方法発明１には，当該プログミングについて明記されていない点。
（２）相違点についての検討
　当該相違点に関する，複数のワードのデータのそれぞれをＮ個のフラクショナルワードに分割し，それぞれのワードのデータの該Ｎ個のフラクショナルワードのそれぞれを該不揮発性メモリセルのＮ個の面の異なる１つの面にプログラミングすることは，いずれの引用文献にも記載されておらず，またその示唆もない。
　また，本願発明１と同様に，引用方法発明１から本願発明７を想到する点についての阻害事由，発明の効果が認められる（前記１（２）参照）。
　
（３）まとめ
　よって，本願発明７は，引用文献１ないし４に記載された発明に基づいて，当業者が容易に発明をすることができたとはいえない。
４　本願発明８ないし１３について
　本願発明８ないし１３は，本願発明７の発明特定事項を全て含みさらに他の発明特定事項を付加したものに相当するから，前記３のとおり，本願発明７が引用文献１ないし４に記載された発明に基づいて当業者が容易に発明をすることができたとはいえない以上，本願発明８ないし１３についても，引用文献１ないし４に記載された発明に基づいて，当業者が容易に発明をすることができたとはいえない。
５　本願発明１４について
（１）本願発明１４と引用装置発明１−１の対比
　前記１（１）アないしオを考慮すると，本願発明１４と引用装置発明１−１とは，下記アの点で一致し，下記イの点で相違する。
ア　一致点　　
　不揮発性メモリ装置であって，
　不揮発性メモリセルのＮ個の面であって，Ｎは，１より大きい整数であり，不揮発性メモリセルのそれぞれの面は，行及び列に構成された複数のメモリセルを含み，該Ｎ個の面のそれぞれは，該Ｎ個の面のそれぞれにおける該メモリセルの該行に亘って延在するゲート線を含む，不揮発性メモリセルのＮ個の面を含む，不揮発性メモリ装置。
イ　相違点
　本願発明１４は，複数のワードのデータのそれぞれをＮ個のフラクショナルワードに分割し，それぞれのワードのデータの該Ｎ個のフラクショナルワードのそれぞれを，プログラミング電流を使い，かつプログラム時間内に，１つの該不揮発性メモリセルのＮ個の面にプログラミングし，該不揮発性メモリセルのそれぞれに対して該プログラミング電流を係数で変動させ，該不揮発性メモリセルのそれぞれに対して該係数で該プログラム時間を反比例して変動させる，ように構成されたコントローラを含むのに対して，引用装置発明１−１には，当該コントローラを含まない点。
（２）相違点についての検討
　当該相違点に関する，複数のワードのデータのそれぞれをＮ個のフラクショナルワードに分割し，それぞれのワードのデータの該Ｎ個のフラクショナルワードのそれぞれを，プログラミング電流を使い，かつプログラム時間内に，１つの該不揮発性メモリセルのＮ個の面にプログラミングし，該不揮発性メモリセルのそれぞれに対して該プログラミング電流を係数で変動させ，該不揮発性メモリセルのそれぞれに対して該係数で該プログラム時間を反比例して変動させるように構成されたコントローラについて，引用文献１ないし４には記載も示唆もされていない。
　また，当該相違点のうち「複数のワードのデータのそれぞれをＮ個のフラクショナルワードに分割し，それぞれのワードのデータの該Ｎ個のフラクショナルワードのそれぞれを，プログラミング電流を使い，かつプログラム時間内に，１つの該不揮発性メモリセルのＮ個の面にプログラミング」する点については，本願発明１で検討とした内容と同様な阻害事由が存在する（前記１（２）参照）。
　さらに，本願発明１４は，当該コントローラを有することにより，プログラミング動作毎の順次計時される有効化及びクリーンアップタイミングなどの前後プログラミング時間が減少し，これにより，プログラムデータレート（すなわち，前後プログラミング時間を増加させずにある時間量にプログラミングされる同じビット数）が効果的に上昇する等，格別な効果を奏する（本願明細書【００２３】）。
　
（３）まとめ
　よって，本願発明１４は，引用文献１ないし４に記載された発明に基づいて，当業者が容易に発明をすることができたとはいえない。
６　本願発明１５ないし１７について
　本願発明１５ないし１７は，本願発明１４の発明特定事項を全て含みさらに他の発明特定事項を付加したものに相当するから，前記５のとおり，本願発明１４が引用文献１ないし４に記載された発明に基づいて当業者が容易に発明をすることができたとはいえない以上，本願発明１５ないし１７についても，引用文献１ないし４に記載された発明に基づいて，当業者が容易に発明をすることができたとはいえない。
７　本願発明１８について
（１）本願発明１８と引用装置発明１−２の対比
　
ア　本願発明１８は，「不揮発性メモリセルのＮ個の面」については，本願発明１と同じ構成であり，また，引用装置発明１−２は，「ページセクタを２または４以上含むメモリページ」を備える点以外は，引用装置発明１−１と同じ構成であるから，本願発明１８と引用装置発明１−２とを対比するにあたり，本願発明１と引用装置発明１−１の対比した前記１（１）を参照することができる。
イ　引用装置発明１−２の「ページセクタを２または４以上含むメモリページ」は，「ページセクタ」が「不揮発性メモリセルのＮ個の面」に相当するので（前記１（１）ウ参照），当該「メモリページ」は，本願発明１８の「メモリアレイ」に相当する。
　そうすると，本願発明１８と引用装置発明１−２とは，下記ウの点で一致し，以下エの点で相違する。
ウ　一致点
　不揮発性メモリ装置であって，第１及び第２のメモリアレイであって，該メモリアレイのそれぞれは，不揮発性メモリセルのＮ個の面を含み，Ｎは，１より大きい整数であり，不揮発性メモリセルのそれぞれの面は，行及び列に構成された複数のメモリセルを含み，該Ｎ個の面のそれぞれは，該Ｎ個の面のそれぞれにおける該メモリセルの該行に亘ってそれぞれ延在し，かつ該行の該メモリセルの第１のゲートを一緒に直接接続するが，該不揮発性メモリセルのＮ個の面の他の面には延在しない第１のゲート線を含み，前記Ｎ個の面は，前記Ｎ個の面のそれぞれにおける前記メモリセルの前記行の１
つに亘ってそれぞれが延在し，かつ該行の該メモリセルの第２のゲートを一緒に直接接続する第２のゲート線を含む，第１及び第２のメモリアレイを備える不揮発性メモリ装置。
エ　相違点
（相違点１）
　本願発明１８では，複数のワードのデータのそれぞれをＮ個のフラクショナルワードに分割し，それぞれのワードのデータの該Ｎ個のフラクショナルワードのそれぞれを該不揮発性メモリセルのＮ個の面の異なる１つの面にプログラミングする，ように構成された，コントローラを有するのに対して，引用装置発明１−２には，当該コントローラを有しない点。
（相違点２）
　本願発明１８では，第１のメモリアレイの該メモリセルのアドレスをデコードするための，第１のロウデコーダ及び第１のカラムデコーダと，該第２のメモリアレイの該メモリセルのアドレスをデコードするための，第２のロウデコーダ及び第２のカラムデコーダと，該第１及び第２のメモリアレイの両方の該メモリセルのアドレスをデコードするための，該第１のメモリアレイと該第２のメモリアレイとの間に配置される，ソース線デコーダと，を含むのに対して，引用装置発明１−２には，当該ロウデコーダ，当該カラムデコーダ，及びその間に配置されるソース線デコーダについて明記されていない点。
（２）相違点についての検討
　以下，相違点１について検討する。
　当該相違点１のうち「複数のワードのデータのそれぞれをＮ個のフラクショナルワードに分割し，それぞれのワードのデータの該Ｎ個のフラクショナルワードのそれぞれを該不揮発性メモリセルのＮ個の面の異なる１つの面にプログラミングする」点については，本願発明１で検討したのと同様な阻害事由が存在する（前記１（２）参照）。
　さらに，本願発明１８は，当該相違点１により，本願発明１で検討した内容と同様の格別な効果を奏する（前記１（２）参照）。
　したがって，本願発明１８は，他の相違点を検討するまでも無く，引用文献１ないし４に記載された発明に基づいて当業者が容易に想到し得たものではない。
（３）まとめ
　よって，本願発明１８は，引用文献１ないし４に記載された発明に基づいて，当業者が容易に発明をすることができたとはいえない。
８　本願発明１９及び２０について
　本願発明１９及び２０は，本願発明１８の発明特定事項を全て含みさらに他の発明特定事項を付加したものに相当するから，前記７のとおり，本願発明１８が引用文献１ないし４に記載された発明に基づいて当業者が容易に発明をすることができたとはいえない以上，本願発明１９及び２０についても，引用文献１ないし４に記載された発明に基づいて，当業者が容易に発明をすることができたとはいえない。
第７　原査定について
１　理由１（特許法第２９条第１項第３号）について
　本願発明１は，前記第６の１（１）のとおり，引用文献１に記載された発明と相違するから，引用文献１に記載された発明ではない。本願発明２及び３についても同様である。本願発明７は，前記第６の３（１）のとおり，引用文献１に記載された発明と相違するから，引用文献１に記載された発明ではない。本願発明８及び９についても同様である。
　したがって，原査定の理由１を維持することはできない。
２　理由２（特許法第２９条第２項）について
　本願発明１ないし２０において共通する「複数のワードのデータのそれぞれをＮ個のフラクショナルワードに分割し，それぞれのワードのデータの該Ｎ個のフラクショナルワードのそれぞれを該不揮発性メモリセルのＮ個の面の異なる１つの面にプログラミング」する点については，拒絶査定で引用された引用文献１ないし４には記載も示唆も無いから，本願発明１ないし２０は，同引用文献１ないし４に記載された発明に基づいて当業者が容易に発明できたものとはいえない。
　したがって，原査定の理由２を維持することはできない。
第８　結言
　以上のとおりであるから，原査定の理由によっては，本願を拒絶することはできない。
　また，他に本願を拒絶すべき理由を発見しない。
　よって，結論のとおり審決する。