【事件の表示】
　特願２０１５−　２０２０５「炭化珪素半導体装置」拒絶査定不服審判事件〔平成２７年　６月１１日出願公開、特開２０１５−１０９４７４、請求項の数（１４）〕について、次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は、特許すべきものとする。
【理　由】
第１　手続の経緯
　本願は，平成２３年１０月２４日（優先権主張　平成２２年１１月２５日）に出願した特願２０１１−２３２６６６号の一部を平成２７年２月４日に新たな特許出願としたものであって，その手続の経緯は以下のとおりである。
　平成２７年　２月　４日　　審査請求及び上申書の提出
　平成２８年　４月２６日　　拒絶理由通知（起案日）
　平成２８年　９月　８日　　意見書及び手続補正書の提出
　平成２９年　２月２７日　　拒絶査定（起案日）
　平成２９年　６月　７日　　審判請求及び手続補正書の提出
　平成２９年１０月２７日　　上申書の提出
　平成２９年１２月２５日　　当審拒絶理由通知（起案日）
　平成３０年　３月　２日　　意見書及び手続補正書の提出
第２　原査定の概要
　原査定（平成２９年２月２７日付け拒絶査定）の概要は次のとおりである。
「この出願については，平成２８年　４月２６日付け拒絶理由通知書に記載した理由１〜２によって，拒絶をすべきものです。
　なお，意見書及び手続補正書の内容を検討しましたが，拒絶理由を覆すに足りる根拠が見いだせません。
備考
●理由１〜２（特許法第２９条第１項第３号及び同法同条第２項）について
・請求項１〜７，９
・引用文献等１
　平成２８年９月８日に提出された手続補正書による補正によって，請求項１〜２に係る発明の「バリアメタル層」は「少なくともＴｉを含む」ものに限定されたが，補正事項は引用文献１に記載されている事項であり，結局，請求項１〜７，９に係る発明と，引用文献１に記載された発明との間に，新たな相違点は生じていない。
　出願人は意見書において，「引用文献１・・・には，ＩＬＤ上にＴｉ／Ａｌ層が形成され，Ｔｉ／Ａｌ層は最下層が５０ｎｍのＴｉ層となっていることが開示されていると認められます。しかしながら，引用文献１においては，Ｔｉ／Ａｌ層の最下層がＴｉ層となっているとしても，Ｔｉ層がＩＬＤの上面から側面にかけて形成されていることについては開示されていません。」と主張している。
　しかしながら，引用文献１の図１（ｂ）の断面図には，ＩＬＤの上面から側面にかけてＴｉ／Ａｌが形成された「Ｅ」の部分の構造が記載され，ここで，引用文献１の図１（ｃ）及び図１（ｄ）の断面図から図１（ｂ）に記載されたＩＬＤの上面から側面にかけて形成されたＴｉ／Ａｌはソース電極を形成するものと認められるところ，該ソース電極を形成すると認められるＴｉ／Ａｌの「Ｅ」の部分においては，図３（ａ）の走査電子顕微鏡写真に示されているように，ＩＬＤの側面は実際には傾斜面となっているから，ＩＬＤの上面からＩＬＤの傾斜面となっている側面上にかけてＴｉとＡｌが積層されて，連続的に存在している。
　よって，出願人の主張は採用できない。
　したがって，意見書及び手続補正書の内容を検討しても，拒絶理由を覆すに足りる根拠が見いだせず，上記拒絶理由通知書に記載したとおり，請求項１〜７，９に係る発明は，引用文献１に記載された発明であるから，特許法第２９条第１項第３号に該当し，特許を受けることができない。
　また，請求項１〜７，９に係る発明は，引用文献１に記載された発明に基づいて，当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。
●理由２（特許法第２９条第２項）について
・請求項１〜１４
・引用文献等１〜５
　上記拒絶理由通知書に記載したように，半導体デバイスでは，配線金属としてアルミ配線が用いられるが，その際，Ａｌのスパイク現象等を防止するために下地としてバリア層が必要であること，及び，バリア層としてＴｉ層，ＴｉＮ層，ＴｉＳｉ層，及びこれらの積層構造が利用されることは，例えば，引用文献２（特に段落０００３〜０００４），引用文献３（特に段落００３０参照），引用文献４（特に３ページ左上欄１４〜１９行参照），引用文献５（特に段落００５９，００９９参照）に記載されているように周知技術である。
　そして，引用文献１に記載された発明は，ＳｉＣ上にアルミ配線である「Ｔｉ／Ａｌ」を形成するものであるから，上記周知技術を考慮して，引用文献１記載発明において，Ａｌのスパイク現象等を防止するために下地として，Ｔｉ層，ＴｉＮ層，ＴｉＳｉ層，及びこれらの積層構造からなるバリア層を形成することは，容易に想到し得たものである。そして，当該バリア層の厚さは，Ａｌのスパイク現象等を防止するために適宜設定し得た事項にすぎない。
　よって，請求項１〜１４に係る発明は，引用文献１に記載された発明及び例えば引用文献２〜５に記載された周知技術に基づいて，当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。
　　　　　　　　　　　　＜引用文献等一覧＞
１.TANIMOTO Satoshi, OOHASHI Hiromichi, and ARAI Kazuo，“Mechanism of Interlayer Dielectric Penetration Caused by Al Interconnection and Preventive Measures”，ECS Transactions，２００７年，Vol. 6, No. 2，p. 213-219
２.特開２００１−２３７１５９号公報（周知技術を示す文献）
３.特開平０６−２４４２８７号公報（周知技術を示す文献）
４.特開平０３−００３２７０号公報（周知技術を示す文献）
５.特開２０００−２１６２４９号公報（周知技術を示す文献）」
第３　当審拒絶理由の概要
　当審拒絶理由の概要は次のとおりである。
「１．この出願の下記の請求項に係る発明は，同日出願された下記の出願に係る発明と同一と認められ，かつ，下記の出願に係る発明は特許されており協議を行うことができないから，特許法第３９条第２項の規定により特許を受けることができない。
　　　　　　　　　　　　　　　　　記
　　　特願２０１１−２３２６６６号（特許第５６９４１１９号公報）
　上記出願は，特許（特許第５６９４１１９号）された後，特許異議の申し立て（異議２０１５−７０００３８）を受け，平成２９年３月１９日付けの訂正請求書の提出を経て，平成２９年６月２７日付けで「特許第５６９４１１９号の明細書，特許請求の範囲を訂正請求書に添付された訂正明細書，特許請求の範囲のとおり，訂正後の請求項〔１−１１〕について訂正することを認める。　特許第５６９４１１９号の請求項１ないし１１に係る特許を維持する。」とする特許異議の決定がなされ，当該特許異議の決定は平成２９年７月６日に確定している。
　そして，前記平成２９年３月１９日付けの訂正請求による訂正後の請求項１，２，及び，５ないし１０は，それぞれ，以下のとおりである。
「【請求項１】 
　炭化珪素半導体である半導体層上に配設されたゲート絶縁膜と前記ゲート絶縁膜上に配設されたゲート電極および前記半導体層の上部に形成された不純物領域であるソース領域を含む主トランジスタセルと，
　前記ゲート電極上を覆う層間絶縁膜と，
　前記ソース領域に接続すると共に前記層間絶縁膜上に延在するアルミニウムを含むソース電極と，
　前記ゲート電極に接続するゲートパッドと，
　前記ソース電極と前記層間絶縁膜との間，並びに前記ゲートパッドと前記ゲート電極との間のそれぞれに介在し，少なくともＴｉを含むバリアメタル層と
を備え，
　周囲温度が１２５℃で前記ゲート電極と前記ソース電極との間に−２０Ｖの電圧を印加し，試験時間が２４０時間のＨＴＧＢマイナス試験において，前記ゲート電極と前記ソース電極との間のしきい値電圧の初期値からの低下量が２Ｖ以内である
炭化珪素半導体装置。」
「【請求項２】
　前記バリアメタル層は，前記ソース電極と前記層間絶縁膜との間において前記層間絶縁膜の上面から側面にかけて形成される
請求項１記載の炭化珪素半導体装置。」
「【請求項５】
　前記バリアメタル層は，厚さ４０ｎｍ以上のＴｉ層である請求項１から請求項４のいずれか一項記載の炭化珪素半導体装置。」
「【請求項６】
　前記バリアメタル層は，厚さ９０ｎｍ以上のＴｉＮ層である請求項１から請求項４のいずれか一項記載の炭化珪素半導体装置。」
「【請求項７】
　前記バリアメタル層は，厚さ１３０ｎｍ以上のＴｉＳｉ層である請求項１から請求項４のいずれか一項記載の炭化珪素半導体装置。」
「【請求項８】
　前記バリアメタル層は，ＴｉＳｉ層およびＴｉ層から成る二層構造である請求項１から請求項４のいずれか一項記載の炭化珪素半導体装置。」
「【請求項９】
　前記バリアメタル層は，ＴｉＮ層およびＴｉ層から成る二層構造である請求項１から請求項４のいずれか一項記載の炭化珪素半導体装置。」
「【請求項１０】 
　前記バリアメタル層は，ＴｉＳｉ層，ＴｉＮ層，ＴｉＳｉ層とＴｉ層との二層構造，およびＴｉＮ層とＴｉ層との二層構造のいずれかである請求項４記載の炭化珪素半導体装置。」
  
・請求項：２
・備考
　審判請求人は平成２９年１０月２７日付けの上申書で，「本審判請求時に行った補正後の請求項２に係る発明は，実質的に，異議２０１５−７０００３８で維持決定された訂正後の請求項１の特徴を含んでおり，なお且つ，バリアメタル層が「・・・前記ソース電極と前記層間絶縁膜との間において前記層間絶縁膜の上面から側面にかけて延在」するという更なる限定を含むものです。」と主張している。
　上記主張のように，本願の請求項２に係る発明は，前記出願の前記訂正後の請求項２に係る発明と同一であると認められる。
  
・請求項：９
・備考
　本願の請求項９に係る発明は，前記出願の前記訂正後の請求項２を引用する前記訂正後の請求項５に係る発明と同一であると認められる。
  
・請求項：１０
・備考
　本願の請求項１０に係る発明は，前記出願の前記訂正後の請求項２を引用する前記訂正後の請求項６に係る発明と同一であると認められる。
  
・請求項：１１
・備考
　本願の請求項１１に係る発明は，前記出願の前記訂正後の請求項２を引用する前記訂正後の請求項７に係る発明と同一であると認められる。
  
・請求項：１２
・備考
　本願の請求項１２に係る発明は，前記出願の前記訂正後の請求項２を引用する前記訂正後の請求項８に係る発明と同一であると認められる。
  
・請求項：１３
・備考
　本願の請求項１３に係る発明は，前記出願の前記訂正後の請求項２を引用する前記訂正後の請求項９に係る発明と同一であると認められる。
  
・請求項：１４
・備考
　本願の請求項１４に係る発明は，前記出願の前記訂正後の請求項２を引用する前記訂正後の請求項１０に係る発明と同一であると認められる。
  
  
２．この出願の下記の請求項に係る発明は，その出願前日本国内又は外国において頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて，その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。
 　 
  
　　　　　　　　　　　　　　　　　記
  
　　　　　　　　　　　引　用　文　献　等　一　覧
１．Satoshi Tanimoto,Hiromichi Oohashi,and Kazuo Arai,“Mechanism of Interlayer Dielectric Penetration Caused by Al Interconnection and Preventive Measures”,ECS Transactions,2007年,Vol.6,No.2,p.213-219
２．特開平０７−３２６７４４号公報
  
・請求項　　：２
・引用文献等：１，２
・備考 
　文献１のFig.３(a)には，ポリシリコンゲートを覆う層間絶縁膜ILDの側面は斜面であることが示されており，同図において，“Ti Bottom Layer”は，アルミニウム層と層間絶縁膜ILDとの間の，前記層間絶縁膜ILDの上面から前記斜面にかけて延在していることは明らかである。
　したがって，文献１の“Actual ILD Penetration on 4H-SiC DMOS”の章及びFig.１(a)〜(d)とFig.３(a)には，
「4H-SiCからなる半導体層と，
　ゲート酸化膜と，
　前記ゲート酸化膜上に形成されたポリシリコンゲートと， 
　前記半導体層の上部に形成されたp-base領域及び当該p-base領域の上部に形成されたn＋領域と， 
　前記ポリシリコンゲートを覆い，その側面が斜面となっている層間絶縁膜ILDと，
　前記n＋領域にニッケルシリサイド層を介して接続されるとともに前記層間絶縁膜ILDの上方に形成され，厚さ50nmのTi Bottom Layerと厚さ2μmのアルミニウム層からなるソース電極と，
　前記ポリシリコンゲートにニッケルシリサイド層を介して接続され，厚さ50nmのTi Bottom Layerと厚さ2μmのアルミニウム層からなるゲート電極とを備え，
　前記Ti Bottom Layerは，アルミニウム層と層間絶縁膜ILDとの間，並びに，ゲート電極とポリシリコンゲートとの間に介在しており，アルミニウム層と層間絶縁膜ILDとの間において前記層間絶縁膜ILDの上面から前記斜面にかけて延在していることを特徴とする垂直構造のパワーMOSFET。」
の発明（以下「引用発明」という。）が記載されている。
　そして，文献１の“Countermeasures”の章の“Results and Discussion”の節及びTable１には，垂直構造のパワーMOSFETにおける“Ti Bottom Layer”は，“Barrier metal”として形成されたものであることが，記載ないし示唆されている。
  
　本願の請求項２に係る発明（以下「本願発明２」という。）と引用発明とを対比すると，以下の点で相違し，その余の点では一致している。
（相違点） 
　本願発明２の「炭化硅素半導体装置」は「周囲温度が１２５℃で前記ゲート電極と前記ソース電極との間に−２０Ｖの電圧を印加し，試験時間が２４０時間のＨＴＧＢマイナス試験において，前記ゲート電極と前記ソース電極との間のしきい値電圧の初期値からの低下量が２Ｖ以内である」のに対して，引用発明の垂直構造のパワーMOSFETはそのような特性を有するか不明である点。
  
　さて，文献２の段落【０００７】〜【０００８】には，垂直構造のトランジスタでは，ゲートとエミッタ間にゲート電圧として−２０Ｖを継続的に印加することで，前記ゲート電圧の電圧印加時間としきい値電圧Ｖthの経時変化との関係を求めるＨＴＧＢ試験において，長時間にわたり前記ゲート電圧を印加した場合のしきい値変動率が１０％を超えない(すなわち，しきい値変動量が最大でも２０Ｖ×１０％＝２Ｖを超えない)ことが望ましい旨が記載されている。
　そして，本願明細書の段落【００２１】及び【００３３】の記載を参酌すれば，本願明細書に記載された「炭化硅素半導体装置」の場合，引用発明のようにチタンからなる「バリアメタル層」の厚さを５０ｎｍに設定すると，しきい値電圧の低下量は，０．２Ｖ以内であるかは不明であるが，２Ｖ以内であることは明らかである。このように，「バリアメタル層」を厚くすれば障壁層としての機能が高まり，しきい値電圧の低下量が小さくなることは明らかである。
　ここで，しきい値電圧の経時変動を抑制することは，引用発明の「垂直構造のパワーMOSFET」が当然に有する技術的な課題であるから，引用発明において，文献２に記載の技術を参酌して，周囲温度が１２５℃でゲート電極とソース電極との間に−２０Ｖの電圧を印加し，試験時間が２４０時間のＨＴＧＢマイナス試験において，前記ゲート電極と前記ソース電極との間のしきい値電圧の初期値からの低下量が，最大でも２Ｖ以内であるようにすることは，当業者が容易に想到し得たものと認められる。
  
　なお，文献１の“Actual ILD Penetration on 4H-SiC DMOS”の章の“Description and Analysis of Failure”の節には，引用発明の「垂直構造のパワーMOSFET」に対してアルゴン雰囲気中で５００℃の貯蔵寿命試験を実施すると２時間後にソースとゲート間の短絡が発生して動作を停止したことが記載されている。
　したがって，「厚さ50nmのTi Bottom Layer」を有する引用発明に対して，上記のような動作停止をもたらすような改変を実施することには阻害要因があると認められるが，しきい値電圧の経時変動を抑制するための改変を実施することに阻害要因があると認められない。
  
・請求項　　：３，４，５
・引用文献等：１，２
・備考
　引用発明の「ソース電極」は「前記n＋領域にニッケルシリサイド層を介して接続されるとともに前記層間絶縁膜ILDの上方に形成され，厚さ50nmのTi Bottom Layerと厚さ2μmのアルミニウム層からなる」から，「厚さ50nmのTi Bottom Layer」は「ニッケルシリサイド層を介して」，「厚さ2μmのアルミニウム層」と「前記n＋領域」との間に介在するものである。
  
・請求項　　：６，７
・引用文献等：１，２
・備考 
　引用発明において，「ソース電極」となる「厚さ50nmのTi Bottom Layerと厚さ2μmのアルミニウム層」，及び，「ゲート電極」となる「厚さ50nmのTi Bottom Layerと厚さ2μmのアルミニウム層」とを，それぞれ，同じパターン形状で形成することは，当業者が適宜なし得たものと認められる。
  
・請求項　　：９
・引用文献等：１，２
・備考 
　引用発明の「Ti Bottom Layer」の厚さを４０ｎｍ程度にすることは，当該「Ti Bottom Layer」に求められる“Barrier metal”としての機能に応じて，当業者が適宜なし得たものと認められる。
  
  
３．この出願は，特許請求の範囲の記載が下記の点で，特許法第３６条第６項第１号に規定する要件を満たしていない。
 　 
　　　　　　　　　　　　　　　　　記
  
　本願に係る発明は，本願明細書の段落【０００８】に記載されるように，「しきい値電圧の経時的な低下を抑制でき，またアルミ配線による絶縁膜の腐食やＡｌスパイクに起因するゲート・ソース間の短絡を防止できる半導体装置を提供すること」を解決しようとする課題としている。
　そして，本願明細書の段落【００１０】には，「ソース電極と層間絶縁膜との間，並びにゲートパッドとゲート電極との間に，アルミニウムの拡散を抑制するバリアメタル層を介在させることにより，トランジスタのゲート電極の電圧ストレスに起因するしきい値電圧の低下が抑制される。従って，ＭＯＳＦＥＴは動作の安定性を向上させることができる。また，高温条件下においても，ソース電極およびゲートパッドに含まれるＡｌによって層間絶縁膜が腐食されたり，ポリシリコンのゲート電極にＡｌスパイクが生じたりすることを防止でき，ゲート・ソース間の短絡の発生を抑えることができる。」と記載され，「ソース電極と層間絶縁膜との間，並びにゲートパッドとゲート電極との間に，アルミニウムの拡散を抑制するバリアメタル層を介在させる」ことにより前記課題が解決できることが記載されている。
　これに対して，請求項１ないし請求項２は，「前記ソース電極下および前記ゲートパッド下に介在するとともに，前記ソース電極と前記層間絶縁膜との間において前記層間絶縁膜の上面から側面にかけて延在し，少なくともＴｉを含むバリアメタル層」という構成を有するだけで，前記「ソース電極と層間絶縁膜との間，並びにゲートパッドとゲート電極との間」に「バリアメタル層を介在させる」という構成は備えていない。
　したがって，前記「ソース電極と層間絶縁膜との間，並びにゲートパッドとゲート電極との間」に「バリアメタル層を介在させる」という構成を欠く請求項１ないし請求項２に係る発明が，前記課題を解決できるとは認められない。
　請求項１ないし請求項２を引用する請求項３ないし１４に係る発明も同様である。
　よって，請求項１ないし１４に係る発明は，発明の詳細な説明に記載したものでない。」
第４　本願発明
　本願の請求項１−１４に係る発明（以下，それぞれ「本願発明１」−「本願発明１４」という。）は，平成３０年３月２日付けの手続補正で補正された特許請求の範囲の請求項１−１４に記載された事項により特定される以下のとおりの発明である。
「　【請求項１】
　炭化珪素半導体である半導体層と，
　前記半導体層上に配設されたゲート絶縁膜と，
　前記ゲート絶縁膜上に配設されたゲート電極と，
　前記半導体層の上部に形成された不純物領域であるソース領域と，
　前記ゲート電極上を覆う層間絶縁膜と，
　前記ソース領域に接続すると共に前記層間絶縁膜の上方に形成され，アルミニウムを含むソース電極と，
　前記ゲート電極に接続するゲートパッドと，
　前記ソース電極下および前記ゲートパッド下に介在するとともに，前記ソース電極と前記層間絶縁膜との間において前記層間絶縁膜の上面から側面にかけて延在し，少なくともＴｉを含むバリアメタル層とを備え，
　周囲温度が１２５℃で前記ゲート電極と前記ソース電極との間に−２０Ｖの電圧を印加し，試験時間が２４０時間のＨＴＧＢマイナス試験において，前記ゲート電極と前記ソース電極との間のしきい値電圧の初期値からの低下量が０．２Ｖ以内である
　炭化珪素半導体装置。
　　【請求項２】
　炭化珪素半導体である半導体層と，
　前記半導体層上に配設されたゲート絶縁膜と，
　前記ゲート絶縁膜上に配設されたゲート電極と，
　前記半導体層の上部に形成された不純物領域であるソース領域と，
　前記ゲート電極上を覆う層間絶縁膜と，
　前記ソース領域に接続すると共に前記層間絶縁膜の上方に形成され，アルミニウムを含むソース電極と，
　前記ゲート電極に接続するゲートパッドと，
　前記ソース電極下および前記ゲートパッド下に介在するとともに，前記ソース電極と前記層間絶縁膜との間において前記層間絶縁膜の上面から側面にかけて延在し，少なくともＴｉＮを含むバリアメタル層とを備え，
　周囲温度が１２５℃で前記ゲート電極と前記ソース電極との間に−２０Ｖの電圧を印加し，試験時間が２４０時間のＨＴＧＢマイナス試験において，前記ゲート電極と前記ソース電極との間のしきい値電圧の初期値からの低下量が２Ｖ以内である
　炭化珪素半導体装置。
　　【請求項３】
　前記バリアメタル層は，前記ソース電極と前記ソース領域との間にも介在する，
請求項１または請求項２記載の炭化珪素半導体装置。
　　【請求項４】
　前記ソース電極と前記ソース領域との間には，シリサイド層が介在する，
請求項１または請求項２記載の炭化珪素半導体装置。
　　【請求項５】
　前記バリアメタル層は，前記ソース電極と前記シリサイド層との間にも介在する，
請求項４記載の炭化珪素半導体装置。
　　【請求項６】
　前記ソース電極と当該ソース電極の下の前記バリアメタル層とは，互いに同じパターン形状を有している，
請求項１から請求項５のいずれか一項記載の炭化珪素半導体装置。
　　【請求項７】
　前記ゲートパッドと当該ゲートパッドの下の前記バリアメタル層とは，互いに同じパターン形状を有している，
請求項１から請求項６のいずれか一項記載の炭化珪素半導体装置。
　　【請求項８】
　前記バリアメタル層は，ＴｉＮを含む金属層である
請求項１または請求項３から請求項７のいずれか一項記載の炭化珪素半導体装置。
　　【請求項９】
　前記バリアメタル層は，厚さ４０ｎｍ以上のＴｉ層である
請求項１または請求項３から請求項７のいずれか一項記載の炭化珪素半導体装置。
　　【請求項１０】
　前記バリアメタル層は，厚さ９０ｎｍ以上のＴｉＮ層である
請求項１から請求項７のいずれか一項記載の炭化珪素半導体装置。
　　【請求項１１】
　前記バリアメタル層は，厚さ１３０ｎｍ以上のＴｉＳｉ層である
請求項１または請求項３から請求項７のいずれか一項記載の炭化珪素半導体装置。
　　【請求項１２】
　前記バリアメタル層は，ＴｉＳｉ層およびＴｉ層から成る二層構造である
請求項１または請求項３から請求項７のいずれか一項記載の炭化珪素半導体装置。
　　【請求項１３】
　前記バリアメタル層は，ＴｉＮ層およびＴｉ層から成る二層構造である
請求項１から請求項７のいずれか一項記載の炭化珪素半導体装置。
　　【請求項１４】
　前記バリアメタル層は，ＴｉＳｉ層，ＴｉＮ層，ＴｉＳｉ層とＴｉ層との二層構造，およびＴｉＮ層とＴｉ層との二層構造のいずれかである
請求項１または請求項３から請求項７のいずれか一項記載の炭化珪素半導体装置。」
第５　引用文献，引用発明等
　１　引用文献１について
　（１）引用文献１の記載事項
　原査定の根拠となった平成２８年４月２６日付けの拒絶理由通知，及び，当審拒絶理由通知に引用されたSatoshi Tanimoto,Hiromichi Oohashi,and Kazuo Arai,“Mechanism of Interlayer Dielectric Penetration Caused by Al Interconnection and Preventive Measures”,ECS Transactions,2007年,Vol.6,No.2,p.213-219（以下「引用文献１」という。）には，Figure１〜５及び表Ｉとともに次の事項が記載されている（下線は，参考のため，当審において付したもの。以下，同様である。）。
　　ア　“Actual ILD Penetration on 4H-SiC DMOS
Description and Analysis of Failure
　
Six vertically structured n+ polycrystalline Si (poly-Si) gate n-channel power MOSFETs (DMOS) fabricated on 4H-SiC
a storage life test at 500℃ in an Ar ambient
the devices incorporated a 2-μm-thick Al interconnect with a 50-nm-thick Ti bottom layer and a 1-μm-thick layered SG/PSG ILD grown by APCVD (2)
 The notations SG and PSG stand for undoped and phosphorusdoped silicate glass, respectively
　
After two hours passed, one DMOS suddenly stopped operating during electrical characterization
Six hours after the start of storage, the remaining five devices failed due to a short-circuit between the source and the gate
cross-sections near the poly-Si gate edge
（訳：4H-SiC DMOSにおける実際のILDの貫通
失敗の説明と分析
　
4H-SiC上に製造された6つの垂直構造のn
＋
多結晶Si（poly-Si）ゲートｎチャネルパワーMOSFET（DMOS）
Ａｒ雰囲気中で500℃で貯蔵寿命試験にかけた
デバイスは，厚さ50nmのTi底部層が連結される厚さ２μmのAl層と，APCVDによって成長させた厚さ１μmの層状SG/PSGの層間絶縁膜ILDとが組み込まれている (2)
表記SGおよびPSGは，それぞれ，ドープされていない，およびリンドープされたシリケートガラスを表す
　
２時間後，電気的特徴付け中にDMOSが突然動作を停止した
貯蔵開始から６時間後，ソースとゲートの間の短絡によって残りの５つのデバイスが故障した
ポリSiゲートエッジ付近の断面
　　イ　“Figure 1. The structure of the DMOS devices on 4H-SiC: (a) top-view photograph before the storage life test,(b) cross-section A-A’,(c) cross-section B-B’and (d) crosssection C-C’.”（第２１４ページの図１の説明）
（訳：４Ｈ−ＳｉＣ状のＤＭＯＳの構造：(ａ)寿命試験にかける前の上面から見た写真，(ｂ)Ａ−Ａ’断面，(ｃ)Ｂ−Ｂ’断面，(ｄ)Ｃ−Ｃ’断面）
　　ウ　“Figure 3. Scanning electron micrographs showing the cross-section near the poly-Si　gate edge (part“E”in Fig.1) before and after 12 hours of storage at 500℃.”（第２１５ページの図３の説明）
（訳：図３．500℃で12時間貯蔵する前後のpoly-Siゲートエッジ付近の断面（図１の“E”部分）を示す走査型電子顕微鏡写真。）
　　エ　“However, it remains an open question why Al continues to react with the 
thick ILD (SiO
2
)
　…………
due to high temperature and rapidly dissolves into the Al interconnect (5).”（第２１５ページ第２〜１１行）
（訳：しかしながら，Alが厚く不活性なAl2O3層を横切って
厚いILD(SiO
2
)
　……（中略）……
その後，Siは高温によりAlとの共晶反応を起こし，Al配線に急速に溶解する (5)。）
　　オ　“Strategy
　Taking into account the cyclical reaction mechanism described above, the following three countermeasures were devised and implemented individually and in various combinations:
　(C1) use of Si(1 wt%)-doped Al as an interconnection, which effectively reduces the dissolution and movement of Si into the interconnection (process P2);
　(C2) 
insertion of a TaN barrier metal underneath the Al interconnect to prevent the reaction of Al with the ILD (processes P1 and P4) and the diffusion of Al into the ILD
　(C3) deposition of SiN on the ILD by LPCVD as a barrier dielectric to stop processes P1 and P4.
　Note that the solubility limit of Si in Al is approximately 1 wt% at 500℃ (8). 
In the Al/Si system, TiN has been widely used as a barrier metal, but its heat resistance has been insufficient in high-temperature applications
（訳：戦略
　上記の循環的な反応メカニズムを考慮して，以下の３つの対策を個別に，そして様々な組み合わせで考案し，実施した。
　（Ｃ１）Si（1wt％）をドープしたAlを配線として使用し，Siの配線への溶解と移動を効果的に低減する（プロセスP2）。
　（Ｃ２）
AlとILDとの反応（プロセスP1およびP4）およびAlのILDへの拡散を防止するために，Al相互接続の下にTaNバリア金属を挿入する
　（Ｃ３）プロセスP1およびP4を停止させるためのバリア誘電体としてのLPCVDによるILD上へのSiNの堆積。
　Al中のSiの溶解限度は，500℃で約１重量％であることに留意されたい（8）。
Al/Si系では，TiNはバリアメタルとして広く用いられているが，その耐熱性は高温用途では不十分であった
　　カ　“Experimental
　The effect of the countermeasures listed in Table I was examined with an Al/ILD system on poly-Si where the erosion developed fastest. Figure 4 shows the 100-μm diameter Al/ILD/poly-Si (MIM) test capacitors, type A and type B, used in this experiment. The final letter of the sample name, for example,“A”in #396A, indicates the capacitor type. Both the Al interconnect and the ILD including SiN were 1 μm thick. The thickness of Ta and TaN in the Ta/TaN system was 50 nm and 150 nm, respectively while a single TaN layer (#484B) was 200 nm in thickness. TaN was reactively sputtered using a Ta target and Ar/N2 (20%) gas. A SiN barrier dielectric of 150 nm in thickness was deposited at 780℃ by LPCVD using SiH2Cl2 and NH3 as the source materials. The type A capacitor was used only in the preliminary test because, when using a SiN dielectric, it suffered a disconnection fault at the formation step of the n＋ poly-Si contact window. After poly-Si deposition, all the capacitors were fabricated in the same process as the DMOS devices (2).
　
Storage life tests were carried out at 500℃ in an Ar ambient. For each combination of countermeasures, the I-V properties of five capacitors were intermittently measured at room temperature in the voltage range of 0 V to 60 V and it was judged whether they caused the short-circuit or not
（訳：実験
　表Ｉに示す対策の効果を，ポリシリコン上のAl/ILDシステムを用いて調査したところ，腐食が最も速く発達した。図４は，この実験で使用された，100μm直径のAl/ILD/ poly-Si（MIM）テストキャパシタのタイプＡおよびタイプＢを示す。＃396Aのサンプル名の最後の文字(例：“A”)は，キャパシタの種類を示す。Al配線とSiNを含むILDはともに１μmの厚さである。Ta /TaN系のTaおよびTaNの厚さは，それぞれ50nmおよび150nmであり，一方，単一のTaN層(＃484B)は200nmの厚さであった。TaターゲットとAr/N2(20％)ガスを用いてTaNを反応性スパッタリングした。SiH2Cl2およびNH3を原料として用い，LPCVD法により780℃で厚さ150nmのSiNバリア誘電体を堆積した。タイプAのキャパシタは，SiN誘電体を使用するとき，n＋poly-Siコンタクト窓の形成ステップで断線不良を起こしたので，予備試験でのみ使用した。poly-Si堆積後，すべてのキャパシタはDMOSデバイスと同じプロセスで製造された (2)。
　
貯蔵寿命試験は，Ar雰囲気中で500℃で行った。それぞれの対策の組み合わせについて，５個のキャパシタのI-V特性を室温で0Vから60Vまでの電圧範囲で断続的に測定し，短絡の有無を判定した
　　キ　“Conclusion
　
Destructive erosion of the silicate glass ILD occurred in a short period of time on 4H-SiC DMOS devices, incorporating an A1 interconnect, when stored in an Ar ambient at 500℃
(C1) use of Si-doped Al, (C2) insertion of TaN barrier metal
The failure time relative to erosion was improved to more than 600 hours at 500℃ by the combination of C1 and C2
（訳：結論 　
珪酸塩ガラスILDの破壊的腐食は，Ar雰囲気中で500℃で貯蔵した場合，A1相互接続を組み込んだ4H-SiC DMOS装置で短時間で起こった
（C1）SiドープAlの使用，（C2）TaNバリア金属の挿入
腐食に関連する破損時間は，C1とC2の組み合わせによって500℃で600時間以上に改善された
　　ク　図１(ｂ)には，SiC層の上部に２つのｐベース領域が形成され，各ｐベース領域の表面部分にｎ＋領域が形成されており，前記ｎ＋領域，前記ｐベース領域およびそれに隣接する前記SiC層の上方にpoly-Si層が配設されること，当該poly-Si層を覆うように層間絶縁膜ILDが形成されていること，前記層間絶縁膜ILDにTi/Al層からなる積層膜が形成されることが記載されている。
　また，図１(ｃ)には，4H-SiC層の上面には，ゲート酸化膜(40nm)を介してpoly-Si層(350nm)が形成され，当該poly-Si層上に層間絶縁膜ILD(1μm)が形成され，当該poly-Si層は，フィールド酸化膜(600nm)上に延在して，NiSixを介してTi/Al層(50/2000nm)からなる積層膜に接続されること，が記載されている。
　そして，図１(ｄ)には，SiC層の上面に形成された前記フィールド酸化膜と前記層間絶縁膜ILDは少なくとも前記ｎ＋領域を露出させる開口を有し，前記Ti/Al層からなる積層膜は，NiSixを介して前記ｎ＋領域と接続されるとともに，前記開口の左側では前記層間絶縁膜ILD上にも形成されることが記載されている。
　　ケ　4H-SiC層の上方に配設されたpoly-Si層の端部付近を示す図３(ａ)には，前記poly-Si層を覆う層間絶縁膜ILDの側面は斜面となっており，この層間絶縁膜ILDの上にTi/Al層が形成されていることが記載されている。
　（２）引用発明
　以上の記載事項と技術常識とから，引用文献１には次の発明（以下，「引用発明」という。）が記載されていると認められる。
「４Ｈ−ＳｉＣからなる半導体層と，
　前記半導体層上に形成されたゲート酸化膜と，
　前記ゲート酸化膜上に形成されたポリシリコンゲートと， 
　前記半導体層の上部に形成されたｐベース領域及び当該ｐベース領域の上部に形成されたｎ＋領域と， 
　前記ポリシリコンゲートを覆い，その側面が斜面となっている層間絶縁膜ＩＬＤと，
　前記ｎ＋領域にニッケルシリサイド層を介して接続されるとともに，前記層間絶縁膜ＩＬＤの上方に形成され，厚さ５０ｎｍのチタン底部層と厚さ２μmのアルミニウム層からなる積層膜と，
　前記ポリシリコンゲートにニッケルシリサイド層を介して接続され，厚さ５０ｎｍのチタン底部層と厚さ２μmのアルミニウム層からなる積層膜とを備え，
　前記チタン底部層は，前記ｎ＋領域に接続される前記アルミニウム層と前記層間絶縁膜ＩＬＤとの間，並びに，前記ニッケルシリサイド層を介して前記アルミニウム層と前記ポリシリコンゲートとの間に介在しており，前記アルミニウム層と前記層間絶縁膜ＩＬＤとの間において前記層間絶縁膜ＩＬＤの上面から前記斜面にかけて延在していることを特徴とする垂直構造のパワーＭＯＳＦＥＴ。」
　２　引用文献２について
　（１）引用文献２の記載事項
　原査定の根拠となった平成２８年４月２６日付けの拒絶理由通知に引用された特開２００１−２３７１５９号公報（以下「引用文献２」という。）には，図１〜４とともに次の事項が記載されている。
　　ア　「【０００２】
【従来の技術】ＬＳＩ製造工程（ウェハ工程）の中では，トランジスタ素子形成の後，配線金属層を全面に堆積しておく中途の状態を維持しなければならない場合がある。このようなウェハは，例えば，顧客の要望に応じたマスク（ＲＯＭマスク）によってリソグラフィ工程が施され，所望のＲＯＭ（読み出し専用記憶装置）が実現される。
【０００３】
配線金属層は，主にＡｌを主成分としたアルミ配線層が一般的である。アルミ配線層がトランジスタ素子を形成するＳｉと接続される部分では，下地にバリア層が必要である。このバリア層によりＡｌのスパイク現象やＳｉの析出防止ができる
【０００４】前者の
バリア層は，例えばＴｉＮ／Ｔｉ積層であり
　３　引用文献３について
　（１）引用文献３の記載事項
　原査定の根拠となった平成２８年４月２６日付けの拒絶理由通知に引用された特開平６−２４４２８７号公報（以下「引用文献３」という。）には，図１〜５とともに次の事項が記載されている。
　　ア　「【００３０】
バリアメタル層２３Ａは，アルミニウム合金層２３Ｂ下に形成されている
アルミニウム合金層２３ＢとＰ型半導体基板２１とのシリコンが相互拡散して第１の接続孔２４部分にアルミスパイクが発生しないように作用している。バリアメタル層２３Ａは，スパッタ法で堆積したチタン層と反応性スパッタ法で堆積した窒化チタン層の二層で構成している
　４　引用文献４について
　（１）引用文献４の記載事項
　原査定の根拠となった平成２８年４月２６日付けの拒絶理由通知に引用された特開平３−３２７０号公報（以下「引用文献４」という。）には，第１図〜第５図とともに次の事項が記載されている。
　　ア　「２．特許請求の範囲
　単結晶シリコンまたはポリシリコンからなる半導体層と，アルミニウムまたはアルミニウム系合金からなる配線層との間にバリアメタル層を有する半導体装置において，
　該
バリアメタル層が，該半導体層上に形成され，シリコンの含有量が０アトミックパーセントを越え，かつ１０アトミックパーセント以下であるシリコン含有チタン層と，該シリコン含有チタン層上に形成された高融点金属層または高融点金属ナイトライド層とを有する
　　イ　「また，バリア性を改善して上記問題を解決する手段としてはチタン層３１をチタンシリサイド（ＴｉＳｉ２）に置き換えて，チタンシリサイド（ＴｉＳｉＺ）／チタンナイトライド（ＴｉＮ）の積層膜をバリアメタル層として用いるものが知られている。
この場合，熱処理時に発生する基板21中へのＡｌの浸入はほとんど起こらず，シリコンを含まないチタン（Ｔｉ）／チタンナイトライド（ＴｉＮ）の積層膜をバリアメタル層として用いた場合に比べて，バリア性は確かに改善される
　そこで本発明は，熱処理の際，基板中への配線層からのＡｌの浸入をほとんどなくすことができ，ｐｎ接合の耐圧劣化を起こり難くしてリーク電流を生じ難くすることができ，かつコンタクト抵抗低減化を実現することができる半導体装置を提供することを目的としている。」（第３頁上左欄第１４行〜同頁上右欄第１３行）
　５　引用文献５について
　（１）引用文献５の記載事項
　原査定の根拠となった平成２８年４月２６日付けの拒絶理由通知に引用された特開２０００−２１６２４９号公報（以下「引用文献５」という。）には，図１〜４とともに次の事項が記載されている。
　　ア　「【００５９】図１（ｃ）は，清浄化された接続孔７，７’にコンタクトする上層導電層９を形成した状態である。上層導電層９は，清浄化された被処理基体を大気に曝すことなく，連続的に形成したものである。上層導電層９は，バリア層９ｂと配線層９ａから構成されている。
バリア層９ｂはＴｉ，ＴｉＮ，ＴｉＳｉＮ，ＴｉＳｉ
２
等の高融点金属又はその化合物の単層や積層からなる
配線層９ａは
Ａｌ系金属
　　イ　「【００９９】こうして成膜前処理を行ったウエハは，ゲートバルブ１７を介して高真空下で連結されたメタル成膜チャンバ２０に搬送し，一例として，
ＴｉＮ／Ｔｉ（厚さ６０ｎｍ／３０ｎｍ）からなるバリアメタル層５９ｂ及びＡｌ−０．５％Ｃｕ層５９ａ（厚さ０．６μｍ）からなる上層メタル配線層５９を連続してスパッタ成膜する
　６　引用文献６について
　（１）引用文献６の記載事項
　当審拒絶理由通知に引用された特開平７−３２６７４４号公報（以下「引用文献６」という。）には，図１〜２２とともに次の事項が記載されている。
　　ア　「【０００６】
【発明が解決しようとする課題】従来，ＩＧＢＴの表面保護膜は，減圧ＣＶＤ法（以下，ＬＰ−ＣＶＤ法という）で行なった酸化膜，例えばリンシリケートガラス（以下，ＰＳＧという）で被覆していたが，ＰＳＧ膜より保護膜として材料の気密性が高く，機械的強度も高い，Ｐ−ＣＶＤ法で形成した窒化シリコン膜を表面保護膜とすることが行なわれてきている。このように従来のＩＧＢＴはＰ−ＣＶＤ法で形成した窒化シリコン膜を表面保護膜として上記のように構成され，上記の様な製造工程を経て製造される。
【０００７】この
ＩＧＢＴの電気的特性の長期安定性を評価するために，ＨＴＧＢ試験（High Temperature Gate Bias Test）を実施した。このＨＴＧＢ試験は雰囲気温度Ｔ
ａ
＝１２５℃で，エミッタとコレクタを接地した状態で，ゲート−エミッタ間にゲート信号として加わるＶ
GES
＝＋２０Ｖまたは−２０Ｖを継続的に印加し，Ｖ
GES
の電圧印加時間としきい値電圧Ｖ
th
の経時変化との関係を求めるものである
【０００８】なお，ここで用いられているＭＯＳＦＥＴの構造は図２０のＰ＋基板を欠くものでＮ＋層をＮ＋基板とした構造であり，その製造工程は図２１の製造工程において放射線照射と歪みとり熱処理を行なわないものである。図２２において，ＩＧＢＴにおいてはＶGES＝＋２０Ｖを印加した場合，Ｖthの変動率は数％に留まっており電気的特性の長期安定性について特の問題はないが，
Ｖ
GES
＝−２０Ｖを印加した場合，Ｖ
th
がＶ
GES
の印加時間の経過に伴って低下し，１０００時間経過後にはＶ
th
の変動率は１０％を越え，しかもこのＶ
th
の変動が１０００時間にわたって飽和する傾向がみられず，従来のＩＧＢＴには電気的特性の長期安定性が劣るなどの問題点があった
第６　対比・判断
　１　本願発明１について
　（１）対比
　本願発明１と引用発明とを対比する。
　　ア　引用発明における「４Ｈ−ＳｉＣからなる半導体層」，「前記半導体層上に形成されたゲート酸化膜」，「前記ゲート酸化膜上に形成されたポリシリコンゲート」及び「前記ポリシリコンゲートを覆い，その側面が斜面となっている層間絶縁膜ＩＬＤ」は，それぞれ，本願発明１における「炭化珪素半導体である半導体層」，「前記半導体層上に配設されたゲート絶縁膜」，「前記ゲート絶縁膜上に配設されたゲート電極」及び「前記ゲート電極を覆う層間絶縁膜」に相当する。
　　イ　引用発明は「垂直構造のパワーＭＯＳＦＥＴ」に関することを考慮すると，「前記半導体層の上部に形成されたｐベース領域」の「上部に形成されたｎ＋領域」は，「垂直構造のパワーＭＯＳＦＥＴ」のソース領域として機能していることは明らかであるから，本願発明１における「前記半導体層の上部に形成された不純物領域であるソース領域」に相当する。
　そして，引用発明の「前記ｎ＋領域にニッケルシリサイド層を介して接続されるとともに，前記層間絶縁膜ＩＬＤの上方に形成され，厚さ５０ｎｍのチタン底部層と厚さ２μmのアルミニウム層からなる積層膜」における「厚さ２μmのアルミニウム層」は，本願発明１における「前記ソース領域に接続すると共に前記層間絶縁膜の上方に形成され，アルミニウムを含むソース電極」に相当する。
　　ウ　引用発明の「前記ポリシリコンゲートにニッケルシリサイド層を介して接続され，厚さ５０ｎｍのチタン底部層と厚さ２μmのアルミニウム層からなる積層膜」における「厚さ２μmのアルミニウム層」は，本願発明１における「前記ゲート電極に接続するゲートパッド」に相当する。
　　エ　そして，第５の１（１）オで摘記した引用文献１の“insertion of a TaN barrier metal underneath the Al interconnect to prevent the reaction of Al with the ILD (processes P1 and P4) and the diffusion of Al into the ILD”（訳：AlとILDとの反応（プロセスP1およびP4）およびAlのILDへの拡散を防止するために，Al相互接続の下にTaNバリア金属を挿入する）という記載を参酌すれば，引用発明における「チタン底部層」は，「厚さ２μｍのアルミニウム層」と「層間絶縁膜ＩＬＤ」の間に挿入されていることから，「積層膜」を構成する「厚さ２μｍのアルミニウム層」からアルミニウムが拡散することを防止するためのバリアメタルとして機能していると認められる。
　したがって，引用発明における「前記ｎ＋領域に接続される前記アルミニウム層と前記層間絶縁膜ＩＬＤとの間，並びに，前記ニッケルシリサイド層を介して前記アルミニウム層と前記ポリシリコンゲートとの間に介在しており，前記アルミニウム層と前記層間絶縁膜ＩＬＤとの間において前記層間絶縁膜ＩＬＤの上面から前記斜面にかけて延在している」「前記チタン底部層」は，本願発明１における「前記ソース電極下および前記ゲートパッド下に介在するとともに，前記ソース電極と前記層間絶縁膜との間において前記層間絶縁膜の上面から側面にかけて延在し，少なくともＴｉを含むバリアメタル層」に相当する。
　　オ　そして，以下の相違点を除き，引用発明における「垂直構造のパワーＭＯＳＦＥＴ」は，本願発明１における「炭化珪素半導体装置」に相当する。
　　カ　そうすると，本願発明１と引用発明との間には，次の一致点，相違点があるといえる。
（一致点）
「炭化珪素半導体である半導体層と，
　前記半導体層上に配設されたゲート絶縁膜と，
　前記ゲート絶縁膜上に配設されたゲート電極と，
　前記半導体層の上部に形成された不純物領域であるソース領域と，
　前記ゲート電極上を覆う層間絶縁膜と，
　前記ソース領域に接続すると共に前記層間絶縁膜の上方に形成され，アルミニウムを含むソース電極と，
　前記ゲート電極に接続するゲートパッドと，
　前記ソース電極下および前記ゲートパッド下に介在するとともに，前記ソース電極と前記層間絶縁膜との間において前記層間絶縁膜の上面から側面にかけて延在し，少なくともＴｉを含むバリアメタル層とを備える
　炭化珪素半導体装置。」
（相違点）
　本願発明１は「周囲温度が１２５℃で前記ゲート電極と前記ソース電極との間に−２０Ｖの電圧を印加し，試験時間が２４０時間のＨＴＧＢマイナス試験において，前記ゲート電極と前記ソース電極との間のしきい値電圧の初期値からの低下量が０．２Ｖ以内である」という構成を備えるのに対し，引用発明はそのような構成を備えていない点。
　（２）相違点についての判断
　　ア　第５の１（１）キで摘記したように，引用文献１には，「結論」として“Destructive erosion of the silicate glass ILD occurred in a short period of time on 4H-SiC DMOS devices, incorporating an A1 interconnect, when stored in an Ar ambient at 500℃.”（訳：珪酸塩ガラスILDの破壊的腐食は，Ar雰囲気中で500℃で貯蔵した場合，A1相互接続を組み込んだ4H-SiC DMOS装置で短時間で起こった。）と記載されている。
　そうすると，引用発明は，加熱下で「積層膜」を構成する「厚さ２μｍのアルミニウム層」からアルミニウムが拡散することにより，「層間絶縁膜ＩＬＤ」が絶縁破壊されることを抑制することを課題としていると認められる。
　したがって，第５の１（１）アで摘記した「Ａｒ雰囲気中で500℃」で行う「貯蔵寿命試験」は，第５の１（１）ア及びエで摘記したように，「層間絶縁膜ＩＬＤ」が絶縁破壊されたかどうかを試験するものであり，当該「貯蔵寿命試験」後の「垂直構造のパワーＭＯＳＦＥＴ」のしきい値電圧低下量を調べることは，引用文献１には記載も示唆もされていない。
　　イ　一方，第５の６（１）アで摘記したように，引用文献６には，垂直構造のトランジスタでは，ゲートとエミッタ間にゲート電圧として−２０Ｖを継続的に印加することで，前記ゲート電圧の電圧印加時間としきい値電圧Ｖthの経時変化との関係を求めるＨＴＧＢ試験において，長時間にわたり前記ゲート電圧を印加した場合のしきい値変動率が１０％を超えない(すなわち，しきい値変動量が最大でも２０Ｖ×１０％＝２Ｖを超えない)ことが望ましい旨が記載されている。
　　ウ　以上のとおり，引用文献１には，「貯蔵寿命試験」後の「垂直構造のパワーＭＯＳＦＥＴ」のしきい値電圧低下量を調べることは記載も示唆もされていないことから，引用発明において，ＨＴＧＢマイナス試験後のゲート電極とソース電極との間のしきい値電圧の初期値からの低下量を，引用文献２に記載されて従来望ましいとされてきた「２Ｖ」の，１／１０以下である「０．２Ｖ以内」とすることを，当業者が容易に想到できたとは認められない。
　　エ　一方，相違点に係る本願発明１の構成は，引用文献２ないし５には，記載も示唆もされていない。
　　オ　これに対して，本願発明１は，相違点に係る構成を備えることで，「Ｔｉのバリアメタル層９を備えるＭＯＳＦＥＴでは，しきい値電圧は殆ど低下しなかった。このように，本発明のＭＯＳＦＥＴでは，しきい値電圧の経時的な低下を抑制することができる。従って本発明によれば，ＭＯＳＦＥＴは動作の安定性を向上させることができる。」という，本願明細書の段落【００１８】に記載された格別の効果を奏するものである。
　したがって，本願発明１は，当業者であっても引用発明，引用文献２ないし６に記載された技術的事項に基づいて容易に発明できたものであるとはいえない。
　２　本願発明２について
　（１）対比
　第６の１（１）の検討から，本願発明２と引用発明との間には，次の一致点，相違点があるといえる。
（一致点）
「炭化珪素半導体である半導体層と，
　前記半導体層上に配設されたゲート絶縁膜と，
　前記ゲート絶縁膜上に配設されたゲート電極と，
　前記半導体層の上部に形成された不純物領域であるソース領域と，
　前記ゲート電極上を覆う層間絶縁膜と，
　前記ソース領域に接続すると共に前記層間絶縁膜の上方に形成され，アルミニウムを含むソース電極と，
　前記ゲート電極に接続するゲートパッドと，
　前記ソース電極下および前記ゲートパッド下に介在するとともに，前記ソース電極と前記層間絶縁膜との間において前記層間絶縁膜の上面から側面にかけて延在し，少なくともＴｉを含むバリアメタル層とを備える
　炭化珪素半導体装置。」
（相違点）
　（相違点１）
　本願発明２は「バリアメタル層」は「ＴｉＮを含む」のに対して，引用発明は「チタン底部層」を備える点。
　（相違点２）
　本願発明２は「周囲温度が１２５℃で前記ゲート電極と前記ソース電極との間に−２０Ｖの電圧を印加し，試験時間が２４０時間のＨＴＧＢマイナス試験において，前記ゲート電極と前記ソース電極との間のしきい値電圧の初期値からの低下量が２Ｖ以内である」という構成を備えるのに対し，引用発明はそのような構成を備えていない点。
　（２）相違点についての判断
　　ア　事案に鑑みて，相違点１について検討する。
　第６の１（２）アで検討したように，引用発明は，加熱下で「積層膜」を構成する「厚さ２μｍのアルミニウム層」からアルミニウムが拡散することにより，「層間絶縁膜ＩＬＤ」が絶縁破壊されることを抑制することを課題としていると認められる。
　　イ　一方，引用文献１には，第５の１（１）オで摘記したように，“In the Al/Si system, TiN has been widely used as a barrier metal, but its heat resistance has been insufficient in high-temperature applications.”（訳：Al/Si系では，TiNはバリアメタルとして広く用いられているが，その耐熱性は高温用途では不十分であった。）と記載されている。
　すなわち，バリアメタルとしてのＴｉＮは，高温用途で用いるには耐熱性が不十分であると記載されている。
　　ウ　そうすると，仮にＴｉＮをアルミニウム電極のバリアメタルとして用いることが引用文献２ないし５に記載されて周知技術であるとしても，上記イの記載に接した当業者が，加熱下で「積層膜」を構成する「厚さ２μｍのアルミニウム層」からアルミニウムが拡散することによる「層間絶縁膜ＩＬＤ」の絶縁破壊の抑制を課題とする引用発明において，「底部層」に「チタン」に代えて，引用文献１では高温用途でバリアメタルとして用いるには耐熱性が不十分であるとされているＴｉＮを用いることを，想起したとは認められない。
　　エ　これに対して，本願発明２は，相違点１に係る構成を備えることで，「ＴｉＮのバリアメタル層９を備えるＭＯＳＦＥＴでは，しきい値電圧の低下は約２Ｖ程度に抑えられ……このように，本発明のＭＯＳＦＥＴでは，しきい値電圧の経時的な低下を抑制することができる。従って本発明によれば，ＭＯＳＦＥＴは動作の安定性を向上させることができる。」という，本願明細書の段落【００１８】に記載された格別の効果を奏するものである。
　したがって，相違点２について検討するまでもなく，本願発明２は，当業者であっても引用発明，引用文献２ないし６に記載された技術的事項に基づいて容易に発明できたものであるとはいえない。
３．本願発明３ないし本願発明１４について
　本願発明３ないし１４は，本願発明１または本願発明２を引用する発明であり，本願発明１または本願発明２をさらに限定した発明である。
　したがって，本願発明３ないし１４は，本願発明１または本願発明２と同じ理由により，引用文献２ないし６の記載を参酌しても，当業者が引用発明に基づいて容易に発明をすることができたとはいえない。
第７　原査定についての判断
　１　平成２９年６月７日付けで提出された手続補正書による補正により，補正後の請求項１は，「周囲温度が１２５℃で前記ゲート電極と前記ソース電極との間に−２０Ｖの電圧を印加し，試験時間が２４０時間のＨＴＧＢマイナス試験において，前記ゲート電極と前記ソース電極との間のしきい値電圧の初期値からの低下量が０．２Ｖ以内である」という技術的事項を有するものとなった。
　当該「周囲温度が１２５℃で前記ゲート電極と前記ソース電極との間に−２０Ｖの電圧を印加し，試験時間が２４０時間のＨＴＧＢマイナス試験において，前記ゲート電極と前記ソース電極との間のしきい値電圧の初期値からの低下量が０．２Ｖ以内である」という技術的事項は，原査定における引用文献１ないし５には記載されておらず，本願優先日前における周知技術でもないので，本願発明１は，当業者であっても，原査定における引用文献１ないし５に基づいて容易に発明できたものではない。
　２　また，平成３０年３月２日付けで提出された手続補正書による補正により，補正後の請求項２は，「少なくともＴｉＮを含むバリアメタル層」という技術的事項を有するものとなった。
　そして，仮にＴｉＮをバリアメタルとして用いることが引用文献２ないし５に記載され周知技術であったとしても，加熱下で「積層膜」を構成する「厚さ２μｍのアルミニウム層」からアルミニウムが拡散することによる「層間絶縁膜ＩＬＤ」の絶縁破壊の抑制を課題とする引用発明において，「底部層」に「チタン」に代えて，引用文献１では高温用途でバリアメタルとして用いるには耐熱性が不十分であるとされているＴｉＮを用いることを，当業者が想起したとは認められない。
　３　以上の理由から，原査定を維持することはできない。
第８　当審拒絶理由について
　１　特許法第３９条第２項について
　平成３０年３月２日付けで提出された手続補正書により，本願の請求項２において，補正前の「少なくともＴｉを含むバリアメタル層」という記載は，「少なくともＴｉＮを含むバリアメタル層」という記載に補正された。
　この補正により，本願発明２，９ないし１４は，もはや，特許第５６９４１１９号の請求項１，５ないし１０に係る特許発明ではなくなった。
　したがって，この拒絶の理由は解消した。
　２　特許法第２９条第２項について
　平成３０年３月２日付けで提出された手続補正書により，本願の請求項２において，補正前の「少なくともＴｉを含むバリアメタル層」という記載は，「少なくともＴｉＮを含むバリアメタル層」という記載に補正された。
　この補正により，本願発明２，本願発明２を引用する本願発明３ないし７，及び，本願発明２を引用する本願発明９は，もはや，引用文献１に記載された発明と引用文献６に記載された技術的事項により当業者が容易に発明をすることができたとすることはできない。
　したがって，この拒絶の理由は解消した。
　３　特許法第３６条第６項第１号について
　平成３０年３月２日に提出された意見書における「本件明細書の【発明を実施するための形態】の説明でも，一貫してゲート・ソース間しきい値電圧（ＶＧＳｔｈ）変動の実験結果が記載されていることなど，本件明細書全体の記載を考慮しても，本件発明の主要な課題はしきい値電圧の経時的な低下の抑制であると考えられます。」という主張を踏まえれば，「少なくともＴｉを含むバリアメタル層」を備える本願発明１，「少なくともＴｉＮを含むバリアメタル層」を備える本願発明２，本願発明１または本願発明２を引用する本願発明３ないし１４は，「しきい値電圧の経時的な低下を抑制」するという本願明細書の段落【０００８】に記載された課題を解決できるものと認められる。
　したがって，この拒絶の理由は解消した。
第９　むすび
　以上のとおり，原査定の理由によって，本願を拒絶することはできない。
　他に本願を拒絶すべき理由を発見しない。
　よって，結論のとおり審決する。