(57)【特許請求の範囲】
【請求項１】
ピクセルセルであって、
基板の表面に設けられた光変換デバイスと、
複数のトランジスタであって、該複数のトランジスタの各々がゲート及びソース／ドレイン領域を備える、複数のトランジスタと、
前記光変換デバイスの表面上及び前記ソース／ドレイン領域の一部分上に接触して設けられた第１の絶縁層と、
前記光変換デバイスの上方であって前記第１の絶縁層上、及び、上に前記第１の絶縁層が接触して設けられていない前記ソース／ドレイン領域の一部分上に、接触して設けられた第２の絶縁層であって、前記光変換デバイス上にある前記第１及び第２の絶縁層のそれぞれの厚さの合計が、前記ソース／ドレイン領域上の前記第２の絶縁層の厚さよりも厚い、第２の絶縁層と、
前記第２の絶縁層上に接触して設けられた第３の絶縁層と、
前記ソース／ドレイン領域のうちの少なくとも１つの一部分に接触するよう前記第２及び第３の絶縁層を貫通して延びる開口と、
前記開口を貫通し、且つ、前記開口の下にある前記ソース／ドレイン領域のうちの前記少なくとも１つに直接接触する、少なくとも１つの導電体であって、前記少なくとも１つの導電体はポリシリコン材料を含む、少なくとも１つの導電体と、
前記ポリシリコン材料上に接触して設けられた導電性材料であって、ケイ化物及び耐火金属のうちの少なくとも一方を含む導電性材料と、
を備えるピクセルセル。
【請求項２】
前記複数のトランジスタの各々は、トランスファトランジスタ、リセットトランジスタ、行選択トランジスタ、及びソースフォロワトランジスタのうちの１つである請求項１記載のピクセルセル。
【請求項３】
前記導電性材料は、ケイ化タングステン、ケイ化チタン、ケイ化コバルト、ケイ化モリブデン、及びケイ化タンタルからなるグループの中から選択されたケイ化物からなる請求項１記載のピクセルセル。
【請求項４】
前記導電性材料はバリア金属／耐火金属層からなる請求項１記載のピクセルセル。
【請求項５】
前記導電性材料は窒化タングステン／タングステン層からなる請求項４記載のピクセルセル。
【請求項６】
前記導電性材料は窒化チタン／タングステン層からなる請求項４記載のピクセルセル。
【請求項７】
前記導電性材料は窒化タングステン層からなる請求項１記載のピクセルセル。
【請求項８】
前記ポリシリコン材料の上面は、前記第３の絶縁層の上面と同一平面上にある請求項１記載のピクセルセル。
【請求項９】
前記ポリシリコン材料の上面が前記第３の絶縁層の上面よりも上にある請求項１記載のピクセルセル。
【請求項１０】
ピクセルセルであって、
基板の表面に設けられた光変換デバイスと、
ゲート及びフローティング拡散領域を有する第１のトランジスタと、
前記光変換デバイスの表面上及び前記フローティング拡散領域の一部分上に接触して設けられた第１の絶縁層と、
前記光変換デバイスの上方であって前記第１の絶縁層上、及び、上に前記第１の絶縁層が接触して設けられていない前記フローティング拡散領域上に、接触して設けられた第２の絶縁層であって、前記光変換デバイス上にある前記第１及び第２の絶縁層のそれぞれの厚さの合計が、前記フローティング拡散領域上の前記第２の絶縁層の厚さよりも厚い、第２の絶縁層と、
前記第２の絶縁層上に接触して設けられた第３の絶縁層と、
前記フローティング拡散領域の一部分に接触するよう前記第２及び第３の絶縁層を貫通して延びる開口と、
前記開口を貫通し、且つ、前記開口の下にある前記フローティング拡散領域に接触する第１の導電体であって、前記第１の導電体はポリシリコン材料を含む、第１の導電体と、
前記ポリシリコン材料上に接触して設けられた導電性材料であって、ケイ化物及び耐火金属のうちの少なくとも一方を含む導電性材料と、
を備えるピクセルセル。
【請求項１１】
前記第１及び第２の絶縁層のうちの少なくとも一方はテトラエチルオルトケイ酸からなる請求項１０記載のピクセルセル。
【請求項１２】
イメージセンサであって、
基板と、
ピクセルセルのアレイとを備え、
少なくとも１つのピクセルセルが、請求項１乃至１１のいずれか１項に記載のピクセルセルである、イメージセンサ。
【請求項１３】
前記少なくとも１つのピクセルセルは複数のコンタクト領域及び複数の導電体を更に備え、各導電体はそれぞれのコンタクト領域に接触している請求項１２記載のイメージセンサ。
【請求項１４】
前記少なくとも１つのピクセルセルの少なくとも１つの導電体に結合された少なくとも１つのラインを更に備え、該ラインは前記少なくとも１つのピクセルセルの外部の回路に結合されている請求項１２記載のイメージセンサ。
【請求項１５】
前記少なくとも１つのピクセルセルは４トランジスタのピクセルセルである請求項１２記載のイメージセンサ。
【請求項１６】
前記少なくとも１つのピクセルセルは３トランジスタのピクセルセルである請求項１２記載のイメージセンサ。
【請求項１７】
前記少なくとも１つのピクセルセルは電荷結合デバイス型のピクセルセルである請求項１２記載のイメージセンサ。
【請求項１８】
プロセッサシステムであって、
プロセッサと、
前記プロセッサに結合されたイメージセンサとを備え、
前記イメージセンサは、請求項１２乃至１７のいずれか１項に記載のイメージセンサである、プロセッサシステム。
【請求項１９】
ピクセルセルを形成する方法であって、
基板の表面に光変換デバイスを形成するステップと、
ゲート及びソース／ドレイン領域を有するトランジスタを形成するステップと、
前記光変換デバイスの表面上及び前記ソース／ドレイン領域の一部分上に接触する第１の絶縁層を形成するステップと、
前記光変換デバイスの上方であって前記第１の絶縁層上、及び、上に前記第１の絶縁層が接触していない前記ソース／ドレイン領域の一部分上に、第２の絶縁層を形成するステップであって、前記光変換デバイス上に形成された前記第１及び第２の絶縁層のそれぞれの厚さの合計が、前記ソース／ドレイン領域上に形成された前記第２の絶縁層の厚さよりも厚い、ステップと、
前記第２の絶縁層上に第３の絶縁層を形成するステップと、
前記ソース／ドレイン領域上の前記第２及び第３の絶縁層を貫通して延びる少なくとも１つの開口を形成するステップと、
前記開口内に、前記ソース／ドレイン領域に接触するポリシリコン材料を設けるステップと、
前記ポリシリコン材料上に接触する導電層を形成するステップであって、前記導電層はケイ化物及び耐火金属のうちの少なくとも一方から形成される、ステップと、
を含む方法。
【請求項２０】
前記トランジスタは、トランスファトランジスタ、リセットトランジスタ、行選択トランジスタ、及びソースフォロワトランジスタのうちの１つである請求項１９記載の方法。
【請求項２１】
前記導電層を形成するステップは、ケイ化物層を形成することを含む請求項１９記載の方法。
【請求項２２】
前記ケイ化物層を形成するステップは、ケイ化タングステン、ケイ化チタン、ケイ化コバルト、ケイ化モリブデン、及びケイ化タンタル層からなるグループの中から選択されたケイ化物からなるケイ化物層を形成することを含む請求項２１記載の方法。
【請求項２３】
前記導電層を形成するステップは、バリア金属／耐火金属層を形成することを含む請求項１９記載の方法。
【請求項２４】
前記導電層を形成するステップは、窒化タングステン／タングステン層を形成することを含む請求項２３記載の方法。
【請求項２５】
前記導電層を形成するステップは、窒化チタン／タングステン層を形成することを含む請求項２３記載の方法。
【請求項２６】
前記ポリシリコン材料の上面が前記第３の絶縁層の上面と同一平面上にあるように、前記ポリシリコン材料及び前記第３の絶縁層を平坦化するステップを更に含む請求項１９記載の方法。
【請求項２７】
前記導電層を形成するステップは、ポリシリコン／バリア金属／耐火金属層を形成することを含む請求項２６記載の方法。
【請求項２８】
前記導電層を形成するステップは、ポリシリコン／ケイ化物層を形成することを含む請求項２６記載の方法。
【請求項２９】
複数のトランジスタのソース／ドレイン領域を形成するステップと、各開口がそれぞれのソース／ドレイン領域を露出するように複数の開口を形成するステップとを更に含み、前記ポリシリコン材料は、前記開口の各々の中に、それぞれのソース／ドレイン領域に接触して形成される請求項１９記載の方法。
【請求項３０】
前記ポリシリコン材料に結合された少なくとも１つのラインを形成するステップと、
前記少なくとも１つのラインを少なくとも１つのピクセルセルの外部の回路に結合するステップと、
を更に含む請求項１９記載の方法。
【請求項３１】
ピクセルセルを形成する方法であって、
基板の表面に光変換デバイスを形成するステップと、
前記光変換デバイスに結合され、ゲート及び第１のソース／ドレイン領域を有する第１のトランジスタを形成するステップと、
前記光変換デバイスの表面上及び前記第１のソース／ドレイン領域の一部分上に接触する第１の絶縁層を形成するステップと、
前記光変換デバイスの上方であって前記第１の絶縁層上、及び、上に前記第１の絶縁層が接触していない前記第１のソース／ドレイン領域の一部分上に、第２の絶縁層を形成するステップであって、前記光変換デバイス上に形成された前記第１及び第２の絶縁層のそれぞれの厚さの合計が、前記第１のソース／ドレイン領域上に形成された前記第２の絶縁層の厚さよりも厚い、ステップと、
前記第２の絶縁層上に第３の絶縁層を形成するステップと、
前記第１のソース／ドレイン領域上の前記第２及び第３の絶縁層を貫通して延びる第１の開口を形成するステップと、
前記第１の開口の中に、前記第１のソース／ドレイン領域に接触するポリシリコン材料を設けるステップと、
前記ポリシリコン材料の上に接触する導電層を形成するステップであって、該導電層はケイ化物及び耐火金属のうちの少なくとも一方から形成される、ステップと、
を含む方法。
【請求項３２】
第２のソース／ドレイン領域上の前記第２及び第３の絶縁層中に、前記第２のソース／ドレイン領域へ延びる第２の開口を形成するステップと、
前記第２の開口の中に前記ポリシリコン材料を設けるステップと、
を更に含む請求項３１記載の方法。
【請求項３３】
前記第１の絶縁層を形成するステップ、及び、前記第２の絶縁層を形成するステップ、のうちの少なくとも一方は、テトラエチルオルトケイ酸層を形成することを含む請求項３１記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に半導体デバイスの分野に係り、特にはイメージセンサに使用するための改良型の導電体に関する。
【背景技術】
【０００２】
ＣＭＯＳイメージセンサは、安価であることから、電荷結合デバイス（ＣＣＤ）イメージセンサに代えて益々使用されるようになってきている。ＣＭＯＳイメージセンサでは、ピクセルセルの能動素子が、（１）光子から電荷への変換、（２）イメージ電荷の蓄積、（３）電荷の増幅を伴う検出ノードへの電荷の転送、（４）検出ノードへの電荷の転送に先立っての、既知の状態への検出ノードのリセット、（５）読み出し用のピクセルの選択、及び（６）検出ノードからのピクセル電荷を表す信号の出力及び増幅、といった必要な機能を実行する。
【０００３】
上述したタイプのＣＭＯＳイメージセンサは、例えばニクソン等（Nixon et al.）による「“256 x 256 CMOS Active Pixel Sensor Camera-on-a-Chip”（IEEE Journal of Solid-State Circuits, Vol. 31(12), pp.2046-2050 (1996)）」及びメンディス等（Mendis et al.）による「“CMOS Active Pixel Image Sensors”（IEEE Transactions on Electron Devices, Vol. 41(3), pp.452-453 (1994)）」で議論されているように、一般に知られている。例示的なＣＭＯＳイメージセンサ回路、その製造ステップ、及びイメージセンサ回路の各種ＣＭＯＳ素子の機能の詳細な説明が、例えば、マイクロンテクノロジー社に与えられた米国特許第６，１４０，６３０号、米国特許第６，３７６，８６８号、米国特許第６，３１０，３６６号、米国特許第６，３２６，６５２号、米国特許第６，２０４，５２４号、及び米国特許第６，３３３，２０５号に記述されている。これらの各特許の開示は、その参照をもって、それら全体がここに含まれるものである。
【０００４】
図１Ａは、従来のＣＭＯＳピクセルセル１の概略図であり、これは従来のピクセルセル１０を含んでいる。図１Ｂは図１Ａのピクセルセル１０の平面図を示し、一方、図１Ｃは図１Ｂのピクセルセル１０の線１Ｃ−１Ｃ′に沿った断面図を示している。典型的には、ピクセルセル１０は基板１１（図１Ｃ）の表面に形成される。１つのピクセルセル１０は、シャロートレンチ分離（ＳＴＩ）領域として示された分離領域１２（図１Ｃ）によって、他のピクセルセル１０及び周辺回路（不図示）から分離されている。基板１１は、第１の導電形、例えばｐ形にドープされており、グランド電位にバイアスされている。
【０００５】
この技術分野において知られているように、ピクセルセル１０は、光の光子を受け取って、それら光子を、電子によって搬送される電荷に変換する。そのため、ピクセルセル１０のそれぞれが光変換デバイス２１を含んでおり、これは埋め込みフォトダイオード（pinned photodiode）として示されているが、非埋め込みフォトダイオード（non-pinned photodiode）、フォトゲート、フォトコンダクタ、又はその他の感光デバイスであってもよい。フォトダイオード２１は、ｎ形フォトダイオード電荷蓄積領域２２及びｐ形表面層２３（図１Ｃ）を含んでいる。
【０００６】
各ピクセルセル１０はトランスファトランジスタ２７をも含んでおり、これはそのゲート電極３０ｂで転送制御信号ＴＸを受け取る。このトランスファトランジスタ２７は、フォトダイオード２１及びフローティング拡散領域２５に接続されている。動作時には、ＴＸ信号がトランスファトランジスタ２７を駆動して、電荷をフォトダイオード電荷蓄積領域２２からフローティング拡散領域２５へと転送させる。
【０００７】
ピクセルセル２０はリセットトランジスタ２８を更に含んでおり、これはそのゲート電極３０ｂでリセット制御信号ＲＳＴを受け取る。このリセットトランジスタ２８は、フローティング拡散領域２５に接続されており、また、コンタクト６１を介して電圧源Ｖａａ−ｐｉｘに接続されたソース／ドレイン領域６０を含んでいる。ＲＳＴ信号に応答してリセットトランジスタ２８が動作し、拡散領域２５を所定の電荷レベルＶａａ−ｐｉｘにリセットする。
【０００８】
ソースフォロワトランジスタ２９は、コンタクト６１を介してフローティング拡散領域２５に接続されたゲート電極３０ｂを有しており、これは拡散領域２５から電荷レベルを受け取って増幅する。このソースフォロワトランジスタ２９は、電源電圧Ｖａａ−ｐｉｘに接続された第１のソース／ドレイン領域６０と、行選択トランジスタ２６に接続された第２のソース／ドレイン領域６０をも含んでいる。行選択トランジスタ２６は、そのゲート電極３０ｂで行選択制御信号ＲＯＷ＿ＳＥＬを受け取る。ＲＯＷ＿ＳＥＬ信号に応答して、行選択トランジスタ２６はピクセルセル１０を、行選択トランジスタ２６のソース／ドレイン領域６０に接続された列ライン２２に接続する。行選択ゲート電極３０ｂが駆動されると、出力電圧がピクセルセル２０から列ライン２２を介して出力される。
【０００９】
図１Ｃに示されるように、トランジスタゲート３０ｂはゲートスタック３０の一部である。図１Ｃは、ゲートスタック３０を有するトランスファトランジスタ２７及びリセットトランジスタ２８のみを示しているが、ソースフォロワトランジスタ２９及び行選択トランジスタ２６もそれぞれのゲートスタック３０を含んでいる。ゲートスタック３０は、一般に、ゲート酸化層として作用する第１の絶縁層３０ａを含んでいる。ゲート電極として作用する導電材料層３０ｂが、第１の絶縁層３０ａ上に堆積されている。ゲートスタック絶縁層３０ｃが、ゲート電極３０ｂ上に堆積されている。更に、ゲートスタック３０は、ゲート電極３０ｂとゲートスタック絶縁層３０ｃとの間に、ケイ化物層又はバリア層及び耐火金属層のような高導電性材料層を含んでいてもよい。しかし、そのような高導電性材料がピクセルセル１０のゲートスタック３０に含まれると、暗電流が劇的に増大する可能性がある。
暗電流を増大させないような低抵抗導電体を含んだピクセルセルを有するのが望ましい。
【発明の開示】
【００１０】
本発明の例示的実施形態は、基板の表面に光変換デバイスを有すると共に、電荷又は信号が出力又は受け取られる少なくとも１つのコンタクト領域を有するピクセルセルを提供する。第１の絶縁層が、上記光変換デバイスおよび上記少なくとも１つのコンタクト領域の上に配置されている。このピクセルセルは、上記少なくとも１つのコンタクト領域に接触する少なくとも１つの導電体を更に有している。この導電体は、上記第１の絶縁層を貫通して延び上記少なくとも１つのコンタクト領域に接触するポリシリコン材料を含んでいる。また、ケイ化物及び耐火金属の少なくとも１つを含む導電性材料が、上記ポリシリコン材料の上に、上記ポリシリコン材料に接触して設けられてもよい。
本発明の上述した利点及びその他の利点並びに特徴は、以下に添付の図面を参照しながら提供される例示的実施形態の詳細な説明から一層明らかになる。
【発明を実施するための最良の形態】
【００１１】
以下の詳細な説明においては、添付の図面を参照するが、これは本発明の一部を形成するものであり、本発明が実施される特別な実施形態を例示的に示すものである。図面において、同様な参照番号は、各図を通じて、実質的に同様な構成要素を記載するものである。これらの実施形態は、当業者が本発明を実施可能なように十分詳細に記載されており、また、他の実施形態も利用可能であり、本発明の精神及び範囲から逸脱することなしに、構成的、論理的、及び電気的な変更を加えることも可能である、と理解されるべきである。
【００１２】
「ウェハ」及び「基板」という用語は、シリコン、シリコン・オン・インシュレータ（ＳＯＩ）、又はシリコン・オン・サファイア（ＳＯＳ）技術、ドープ又は非ドープの半導体、ベース半導体基礎によって支持されたシリコンのエピタキシャル層、及びその他の半導体構造を含むものであると理解されるべきである。更に、以下の記載において「ウェハ」又は「基板」を参照する場合、ベース半導体の構造又は基礎の中に領域又は接合を形成するために先立った製造ステップが利用されていてもよい。また、半導体はシリコンをベースとするものである必要はなく、シリコン−ゲルマニウム、ゲルマニウム、又はヒ化ガリウムをベースとするものであってもよい。
【００１３】
「ピクセル」又は「ピクセルセル」という用語は、電磁放射を電気信号に変換するための光変換デバイスを含む画素ユニットセルを意味する。
【００１４】
図面を参照すると、図２は、本発明の例示的実施形態に係るピクセルセル２００の断面図を示している。ピクセルセル２００は、このピクセルセル２００が低抵抗（すなわち、高導電性）の導電体２７０を含んでいるということを除き、図１Ａ〜１Ｃに示されたピクセルセル１０と同様である。また、ピクセルセル２００は、分離領域１２の下方にあって分離領域１２を取り囲むｐ形ウェル２４１と、フローティング拡散領域２５、リセットトランジスタ２８、及びトランスファトランジスタ２７の一部分の下方にあるｐ形ウェル２４２とを含んでいてもよい。更に、図２に示されるように、第１、第２、第３、及び第４の絶縁層２３３、２３４、２５０、２５１が、それぞれ基板１１及びゲートスタック３０上に形成されている。第１の絶縁層２３３の一部分が、ゲートスタック３０上に側壁スペーサを形成している。
【００１５】
導電体２７０は、電荷又は信号を出力及び／又は受け取り可能な導電性領域２７７に接触している。従って、導電体２７０は、各種のライン７０（例えば、行ライン、出力信号ライン、電源ライン、及び／又は周辺回路）をピクセルセル２００へとルート付けする役割を有し得る。図２は、トランスファトランジスタ２７及びリセットトランジスタ２８のゲート電極３０ｂと、フローティング拡散領域２５と、リセットトランジスタ２８のソース／ドレイン領域６０とに接触する導電体２７０を示している。これらの導電体２７０は、それぞれ第１及び第２の導電層２７１、２７２を含んでいる。第１及び第２の導電層２７１、２７２は、第２及び第３の絶縁層２３４、２５０を貫通して形成されている。ゲート電極３０ｂに接触する導電体２７０においては、第１の導電層２７１がゲートスタック絶縁層３０ｃをも貫通して延びている。
【００１６】
好ましくは、第１の導電層２７１はポリシリコン層である。第２の導電層２７２は第１の導電層２７１上に形成されている。この第２の導電層２７２は、単一の材料の層であってもよく、又は、２つ以上の材料の層からなる混合層であってもよい。例えば、第２の導電層２７２は、特にはケイ化タングステン、ケイ化チタン、ケイ化タングステン、ケイ化コバルト、ケイ化モリブデン、又はケイ化タンタルのようなケイ化物層であってもよく、或いは、特には窒化タングステン（ＷＮＸ）／タングステン、窒化チタン／タングステン（ＴｉＮ／Ｗ）のようなバリア金属／耐火金属の層であってもよい。
【００１７】
以下にもっと詳細に述べるように、導電体２７０は、フォトダイオード２１及び第１の幾つかの絶縁層２３３、２３４、２５０が形成された後に形成される。従って、導電体２７０が形成される際、フォトダイオード２１は絶縁層２３３、２３４、２５０によって保護される。この方法であると、導電体２７０を形成したことにより暗電流が増大することはない。
【００１８】
図３Ａ〜３Ｉは、本発明の例示的実施形態に係るピクセルセル２００の形成を示している。先行するステップの結果が論理的に要求される場合を除き、ここに記載するステップのいずれにも特定の順序は要求されない。従って、以下のステップは一般的な順序で行なわれるものとして記載されているが、この順序はほんの一例であり、必要に応じて変えてもよい。
【００１９】
図３Ａは、製造の初期段階でのピクセルセル２００を示している。この例示的実施形態では、基板１１は第１の導電形（この例示的実施形態ではｐ形）のシリコン基板である。分離領域１２が、基板１１中に形成され、絶縁材料で充填される。この絶縁材料は、例えば酸化シリコンのような酸化物材料、酸窒化物、窒化シリコンのような窒化物材料、炭化シリコン、高温ポリマ、又はその他の適当な絶縁材料である。図３Ａに示されるように、分離領域１２はシャロートレンチ分離（ＳＴＩ）領域であり得る。ＳＴＩ領域１２のための絶縁材料は、好ましくは高濃度プラズマ（ＨＤＰ）酸化物であり、狭いトレンチを効果的に充填する能力に長けた材料である。
【００２０】
図３Ａにも示されているように、ドープされたｐ形ウェル２４１、２４２が基板１１中に注入される。ｐウェル２４１、２４２は、基板中に、フォトダイオード２１（図２）の形成される領域から離れて形成される。ｐウェル２４１、２４２は、隣接するピクセルセル（不図示）と共有可能である。ｐウェル２４１、２４２は、何らかの既知の方法によって形成される。例えば、フォトレジスト層（不図示）が、ｐウェル２４１、２４２の形成される領域上に開口を有するように、基板１１上にパターン化される。ホウ素のようなｐ形ドーパントが、フォトレジスト中の上記開口を介して基板１１中に注入可能である。ｐウェル２４１、２４２は、基板１１におけるその隣接部分よりも高いｐ形ドーパント濃度を有するように形成される。
【００２１】
図３Ｂは、トランスファトランジスタ２７（図２）及びリセットトランジスタ２８（図２）の形成を示している。図示されてはいないが、ソースフォロワ及び行選択トランジスタ２９、２６（図１Ａ及び１Ｂ）は、それぞれ、以下に述べるようにトランスファ及びリセットトランジスタ２７、２８と同時に形成可能である。
【００２２】
ゲートスタック３０を形成するために、例えば酸化シリコンからなる第１の絶縁層３０ａが基板１１上に成長又は堆積される。この第１の絶縁層３０ａは、後に形成されるトランジスタゲート電極３０ｂ用のゲート酸化物層として作用する。次に、導電性材料層３０ｂが酸化物層３０ａ上に堆積される。この導電層３０ｂは、トランジスタ２７、２８（図２）用のゲート電極として作用する。このゲート電極３０ｂは、第２の導電形（例えばｎ形）にドープされたポリシリコン層であってもよい。第２の絶縁層３０ｃ（ここではゲートスタック絶縁層のことである）が、ゲート電極３０ｂ上に堆積される。このゲートスタック絶縁層３０ｃは、例えば、ＴＥＯＳ、酸化シリコン（ＳｉＯ２）、窒化物（例えば窒化シリコン）、酸窒化物（酸窒化シリコン）、ＯＮ（酸化物−窒化物）、ＮＯ（窒化物−酸化物）、又はＯＮＯ（酸化物−窒化物−酸化物）で形成可能である。
【００２３】
ゲートスタック層３０ａ、３０ｂ、３０ｃは、特には、炉内での成長、化学気相蒸着（ＣＶＤ）、又はプラズマ増強化学気相蒸着（ＰＥＣＶＤ）のような、従来の方法によって形成可能である。これらの層３０ａ、３０ｂ、３０ｃは、次にパターン化及びエッチングされて、図３Ｂに示される多層ゲートスタック３０が形成される。
【００２４】
本発明は、上述したゲートスタック３０の構造に限定されない。更なる層が追加されてもよく、或いは、ゲートスタック３０が所望に応じ本技術分野において知られているように変更されてもよい。
【００２５】
図３Ｃに示されるように、ドープされたｎ形領域２２が基板１１中に注入される。例えば、フォトレジスト層（不図示）が、フォトダイオード２１（図２）の形成される基板１１の表面上に開口を有するように、基板１１上にパターン化されてもよい。リン、ヒ素、又はアンチモンのようなｎ形ドーパントが、上記開口を介して基板１１内に注入されてもよい。多重注入を使用して、領域２２のドーピング断面を形成するようにしてもよい。望むのであれば、基板１１の表面に対し９０度以外の角度で注入が実行されるように傾斜注入を行なって、ドープ領域２２を形成してもよい。
【００２６】
図３Ｃに示されるように、ｎ形領域２２は、トランスファゲートスタック３０に隣接する地点から形成され、トランスファゲートスタック３０と分離領域１２との間の基板１１内に延びている。領域２２は、光生成電荷を収集するための感光性電荷蓄積領域を形成する。
【００２７】
フローティング拡散領域２５及びソース／ドレイン領域６０が、既知の方法によって注入され、図３Ｃに示された構造が得られる。フローティング拡散領域２５及びソース／ドレイン領域６０は、ｎ形領域として形成される。リン、ヒ素、又はアンチモンのような何らかの適当なｎ形ドーパントが使用されてもよい。フローティング拡散領域２５は、トランスファゲートスタック３０におけるｎ形フォトダイオード領域２２とは反対側に形成される。ソース／ドレイン領域６０は、リセットゲートスタック３０におけるフローティング拡散領域２５とは反対側に形成される。
【００２８】
図３Ｄは、第１の絶縁層２３３の形成を示している。この層２３３は、本技術分野において知られた方法により形成された、特には、テトラエチルオルトケイ酸（ＴＥＯＳ）、二酸化シリコン、窒化シリコン、酸窒化物のような何らかの絶縁材料であり得る。
【００２９】
図３Ｅは、基板１１内の表面層２３の形成を示している。この図示された実施形態においては、ホウ素やインジウムのようなｐ形ドーパント、又は何らかの他の適当なｐ形ドーパントを使用して、ｐ形表面層２３が形成される。或いは、もし望まれるのであれば、表面層２３は領域２２（図３Ｃ）の前に形成可能である。
【００３０】
第１の絶縁層２３３が、図３Ｅに示されるようにエッチングされる。層２３３の残った部分は、リセットゲートスタック３０の側壁及びトランスファゲートスタック３０の側壁に側壁スペーサを形成する。層２３３は、トランスファゲートスタック３０の一部分及びフォトダイオード２１の上に残っている。そのようにする代わりに、側壁スペーサ（不図示）のみがゲートスタック３０上に残るよう、第１の絶縁層２３３がパターン化／エッチングされることも可能である。
【００３１】
随意ではあるが、第２の絶縁層２３４（例えばＴＥＯＳ層）が第１の絶縁層２３３上に形成されて、図３Ｅに示された構造が得られるようにしてもよい。
【００３２】
図３Ｆに示されるように、第３の絶縁層２５０が第２の絶縁層２３４上に形成される。図３Ｆの実施形態では、第３の絶縁層２５０はホウリンケイ酸ガラス（ＢＰＳＧ）の層である。それに代えて、第３の絶縁層２５０が、例えば、特には二酸化シリコン、ホウケイ酸ガラス（ＢＳＧ）、又はリンケイ酸ガラス（ＰＳＧ）であってもよい。第３の絶縁層２５０は、例えば化学機械研磨（ＣＭＰ）ステップによって平坦化される。
【００３３】
図３Ｇに示されるように、第２の絶縁層２３４及び第３の絶縁層２５０に開口２５２、２５３が形成される。これらの開口２５２、２５３は、何らかの既知の技術によって形成可能である。開口２５２は、ゲートスタック３０の電極３０ｂを露出するために形成される。開口２５３は、フローティング拡散領域２５及びソース／ドレイン領域６０を露出するために形成される。
【００３４】
図３Ｈは、開口２５２、２５３を充填する第１の導電層２７１の形成を示している。好ましくは、第１の導電層２７１はポリシリコン層である。第２の導電層２７２が第１の導電層２７１上に形成される。第２の導電層２７２は、単一材料の層又は２つ以上の材料の層からなる混合層であり得る。例えば、第２の導電層２７２は、特にはケイ化タングステン、ケイ化チタン、ケイ化コバルト、ケイ化モリブデン、又はケイ化タンタルのようなケイ化物層、或いは、特には窒化タングステン（ＷＮＸ）／タングステン、窒化チタン／タングステン（ＴｉＮ／Ｗ）のようなバリア金属／耐火金属の層であり得る。なお、低抵抗が必要とされない適用例では、第２の導電層２７２は要求されない。
【００３５】
第１及び第２の導電層２７１、２７２はパターン化されて、図３Ｉに示されるような導電体２７０が形成される。上述したように、導電体２７０が形成される際にフォトダイオード２１が保護されるので、導電体２７０の形成によって暗電流が目立って増大することはない。この図示された実施形態では、フォトダイオード２１が第１、第２、及び第３の絶縁層２３３、２３４、２５０によって保護される。
【００３６】
第４の絶縁層２５１が導電体２７０及び第３の絶縁層２５０の上に形成されて、図２に示された構造が得られる。第４の絶縁層２５１は、例えば二酸化シリコン、ＢＳＧ、ＰＳＧ、又はＢＰＳＧであり得る。従来の製造方法を使用して、ピクセル２００の他の構造（不図示）が形成される。例えば、シールディング、導電体２７０を行ライン７０に接続するための金属化層、及びピクセル２００のその他の接続が形成される。
【００３７】
図４は、本発明の他の例示的実施形態に係るピクセルセル４００の断面図である。このピクセルセル４００は、第１の導電層２７１が第３の絶縁層２５０内にのみ形成されていることを除き、ピクセルセル２００（図２）と同様である。ピクセルセル４００は、第１の導電層２７１が形成された後であって第２の導電層が形成される前に、第１の導電層２７１が例えば化学機械研磨（ＣＭＰ）ステップによって平坦化されるということを除いて、図３Ａ〜３Ｉに関連して先に述べたように形成可能である。従って、第２の導電層２７２のみがパターン化される。
【００３８】
また、図４の実施形態では、第２の導電層２７２がポリシリコン層を更に含んでもよい。従って、第２の導電層２７２は、例えば、ポリシリコン／ケイ化物、又はポリシリコン／バリア金属／耐火金属の層からなる構造を有することが可能である。
【００３９】
図５は、本発明の他の例示的実施形態に係るピクセルセル５００の断面図である。このピクセルセル５００は、平坦化された第３の絶縁層２５０が省略されているということを除いて、ピクセルセル２００（図２）と同様である。ピクセルセル５００は、平坦化された第３の絶縁層２５０を形成するステップが省略されること、開口２５２が第２の絶縁層２３４及びゲート絶縁層３０ｃを貫通して形成されること、及び、開口２５３が第２の絶縁層２３４を貫通して形成されることを除き、図３Ａ〜３Ｉに関連して先に述べたように形成可能である。
【００４０】
以上の実施形態は４Ｔのピクセルセル２００（図２）、４００（図４）、及び５００（図５）に関連して述べたが、ピクセルセル２００、４００、５００の構成はほんの一例にすぎず、本発明はそれらとは異なる数のトランジスタを有する他のピクセル回路内に含まれるようにしたものであってもよい。限定はされないが、そのような回路が３トランジスタ（３Ｔ）のピクセルセル又は５トランジスタ（５Ｔ）以上のピクセルセルを含んでいてもよい。３Ｔのセルは、トランファトランジスタを省略するが、光変換デバイスに隣接するリセットトランジスタを有していてもよい。５Ｔ、６Ｔ、７Ｔのピクセルセルは、それぞれ、シャッタトランジスタ、ＣＭＯＳフォトトランジスタ、及びアンチブルーミングトランジスタのような１個、２個、又は３個のトランジスタを追加しただけ、４Ｔのピクセルセルとは異なっている。更に、以上の実施形態はＣＭＯＳピクセルセル２００、４００、５００と関連して述べられているが、本発明は電荷結合デバイス（ＣＣＤ）イメージセンサ内のピクセルセルにも適用可能である。
【００４１】
典型的なシングルチップのＣＭＯＳイメージセンサ６００が、図６のブロック図に示されている。このイメージセンサ６００は、１つ以上のピクセルセル、例えば上述したような低抵抗導電体２７０を含んだピクセルセル２００（図２）、を有するピクセルセルアレイ６８０を含んでいる。アレイ６８０のピクセルセルは、所定の行数及び列数に配列されている。或いは、ピクセルアレイ６８０はピクセルセル４００（図４）及び／又は５００（図５）を含むことも可能である。
【００４２】
動作時には、アレイ６８０内のピクセルセルの行が１つずつ読み出される。従って、アレイ６８０の行方向に並んだピクセルセルは、全て、行選択ラインによって同時に読み出しの選択がなされ、その選択された行方向に並んだ各ピクセルセルは、受光した光を表す信号をその列方向の読み出しラインに供給する。アレイ６８０では、各列も選択ラインを有しており、各列のピクセルセルは列選択ラインに応答して選択的に読み出される。
【００４３】
アレイ６８０の行ラインは、行アドレスデコーダ６８０に応答して行ドライバ６８２によって選択的にアクティベートされる。列選択ラインは、列アドレスデコーダ６８５に応答して列ドライバ６８４によって選択的にアクティベートされる。アレイ６８０は、ピクセル信号の読み出しのために適当な行及び列ラインを選択するためのアドレスデコーダ６８１、６８５を制御するタイミング及びコントロール回路６８３によって、駆動される。
【００４４】
列読み出しライン上の信号は、典型的には、各ピクセルセルのためのピクセルリセット信号（Ｖｒｓｔ）及びピクセルイメージ信号（Ｖｐｈｏｔｏ）を含んでいる。それら両信号は、列ドライバ６８４に応答してサンプル及びホールド回路（Ｓ／Ｈ）６８６内に読み込まれる。差信号（Ｖｒｓｔ−Ｖｐｈｏｔｏ）が各ピクセルセル毎に作動増幅器（ＡＭＰ）６８７によって生成され、各ピクセルセルの差信号がアナログ・ディジタル変換器（ＡＤＣ）６８８によってディジタル化される。このアナログ・ディジタル変換器６８８は、そのディジタル化されたピクセル信号をイメージプロセッサ６８９に供給し、ここで、イメージ出力を規定するディジタル信号を提供する前に、適当なイメージ処理が行なわれる。
【００４５】
図７は、図６のイメージセンサ６００を含むプロセッサシステム７００を示している。このプロセッサシステム７００は、イメージセンサデバイスを含むディジタル回路を有するシステムの一例である。限定はされないが、そのようなシステムは、コンピュータシステム、カメラシステム、スキャナ、マシンビジョン、車両ナビゲーション、ビデオフォン、サーベイランスシステム、オートフォーカスシステム、スタートラッカーシステム、動作検知システム、イメージ安定化システム、及びデータ圧縮システムを含んでいてもよい。
【００４６】
システム７００、例えばカメラシステムは、一般に、バス７６３を介して入力／出力（Ｉ／Ｏ）デバイス７６１と通信する、マイクロプロセッサのような中央処理ユニット（ＣＰＵ）７６０を備えている。イメージセンサ６００も、バス７６３を介してＣＰＵ７６０と通信する。システム７００は、ランダムアクセスメモリ（ＲＡＭ）７６２をも含んでおり、また、フラッシュメモリのようなリムーバブルメモリ７６４を含んでいてもよく、それらもバス７６３を介してＣＰＵ７６０と通信する。イメージセンサ６００は、単一の集積回路上又はプロセッサとは異なるチップ上のメモリストレージと共に、或いはそれなしで、ＣＰＵ、ディジタル信号プロセッサ、又はマイクロプロセッサのようなプロセッサと組み合わされてもよい。
【００４７】
なお、再度述べておくが、以上の記載及び図面は例示的なものであり、本発明の目的、構成、及び効果を達成する好ましい実施形態を示したものである。本発明が以上に示された実施形態に限定されることを意図するものではない。特許請求の範囲の精神及び範囲内での本発明の変更は、本発明の考慮された一部分である。
【図面の簡単な説明】
【００４８】
【図１Ａ】従来のＣＭＯＳピクセルセルの概略図である。
【図１Ｂ】図１Ａのピクセルセルの平面図である。
【図１Ｃ】図１Ｂのピクセルセルの線１Ｃ−１Ｃ′に沿った断面図である。
【図２】本発明の例示的実施形態に係るピクセルセルの断面図である。
【図３Ａ】様々な製造段階での図２のピクセルセルを描いた図である。
【図３Ｂ】様々な製造段階での図２のピクセルセルを描いた図である。
【図３Ｃ】様々な製造段階での図２のピクセルセルを描いた図である。
【図３Ｄ】様々な製造段階での図２のピクセルセルを描いた図である。
【図３Ｅ】様々な製造段階での図２のピクセルセルを描いた図である。
【図３Ｆ】様々な製造段階での図２のピクセルセルを描いた図である。
【図３Ｇ】様々な製造段階での図２のピクセルセルを描いた図である。
【図３Ｈ】様々な製造段階での図２のピクセルセルを描いた図である。
【図３Ｉ】様々な製造段階での図２のピクセルセルを描いた図である。
【図４】本発明の他の例示的実施形態に係るピクセルセルの断面図である。
【図５】本発明の他の例示的実施形態に係るピクセルセルの断面図である。
【図６】本発明の例示的実施例形態に係るＣＭＯＳイメージセンサのブロック図である。
【図７】図６のＣＭＯＳイメージセンサを含むプロセッサシステムのブロック図である。
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図３Ｆ】
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【図２】
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【図３Ｇ】
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【図３Ｈ】
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【図３Ｉ】
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【図４】
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【図５】
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【図６】
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【図７】
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