(57)【要約】パルスの立上がりエッジ、立下りエッジ等を、繰返し信号発生回路の周波数よりも細かいタイミングで生成できるタイミング発生回路およびこのタイミング発生回路に使用できる位相シフト回路を提供する。  繰返し信号を入力する前記位相シフト回路は、繰返し信号に基づき、位相が所定量シフトした信号を出力し、前記位相シフトコントローラは、前記位相シフト回路が第１から第Ｍのどの位相の信号を出力するかを制御し、前記計数回路は、前記位相シフト回路の出力信号を所定数計数し、計数値がセットされた値に達したときに計数終了信号を発生することで、前記計数回路は、前記繰り返し信号のタイミングと、前記位相シフト回路によりシフトしたタイミングとの合成タイミングの信号を出力する。
2009001652.tif 000002
【特許請求の範囲】
【請求項１】
処理対象信号についての所定タイミングを発生する回路であって、
位相シフト回路と位相シフトコントローラと計数回路とを備え、
（Ａ）繰返し信号を入力する前記位相シフト回路は、繰返し信号に基づき、位相が所定量シフトした信号を生成し、
（Ｂ）前記位相シフトコントローラは、前記位相シフト回路が第１から第Ｍのどの位相の信号を出力するかを制御し、
（Ｃ）前記計数回路は、前記位相シフト回路の出力信号を所定数計数し、計数値がセットされた値に達したときに計数終了信号（カウントアップまたはカウントダウンの後に出力される信号）を発生することで、
前記計数回路は、前記繰り返し信号のタイミングと、前記位相シフト回路によりシフトしたタイミングとの合成タイミングの信号を出力する、
ことを特徴とするタイミング発生回路。
【請求項２】
処理対象信号についての所定タイミングを発生する回路であって、
計数回路と位相シフト回路と位相シフトコントローラとを備え、
（Ａ）繰返し信号を入力する計数回路は繰返し信号を所定数計数し、計数値がセットされた値に達したときに計数終了信号を発生し、
（Ｂ）前記位相シフト回路は、前記計数回路の出力信号から、位相が所定量シフトした信号を出力し、
（Ｃ）前記位相シフトコントローラは、前記位相シフト回路が第１から第Ｍのどの位相の信号を出力するかを制御することで、
前記位相シフト回路は、前記繰り返し信号のタイミングと、前記位相シフト回路によりシフトしたタイミングとの合成タイミングの信号を出力する、
ことを特徴とするタイミング発生回路。
【請求項３】
処理対象信号についての所定タイミングを発生する回路であって、
繰返し信号発生回路と、位相が所定量シフトした複数の信号を生成する位相シフト回路と、前記位相シフト回路からの複数の信号のうちの１つを前記タイミングの値の下位桁の値に対応して選択する選択回路と、前記タイミングの値の上位桁に対応する値がセットされる計数回路とを備え、
（Ａ）前記位相シフト回路は、前記繰返し信号発生回路の出力信号を入力し、この信号に基づき位相が所定量シフトした複数の信号を出力し、
（Ｂ）前記選択回路は、前記位相シフト回路からの複数の信号のうちの１つを前記タイミングの値の下位桁の値に対応して選択して出力し、前記計数回路は、計数値がセットされた値に達したときに計数終了信号を、前記下位桁に対応する値と前記上位桁に対応する値とを結合した値に相当するタイミング信号として出力する、
ことを特徴とするタイミング発生回路。
【請求項４】
処理対象信号についての所定タイミングを発生する回路であって、
繰返し信号発生回路と、位相が所定量シフトした複数の信号を生成する位相シフト回路と、前記タイミングの値の上位桁に対応する値がセットされる複数の計数要素からなる計数回路と、前記計数回路の複数の計数要素からの信号のうちの１つを前記タイミングの値の下位桁の値に対応して選択する選択回路とを備え、
（Ａ）前記位相シフト回路は、前記繰返し信号発生回路の出力信号を入力し、この信号に基づき位相が所定量シフトした複数の信号を出力し、
（Ｂ）前記計数回路の各計数要素は、前記位相シフト回路の複数の出力信号を入力して計数し、前記計数値がセットされた値に達したときに計数終了信号を出力し、前記選択回路は、前記複数の計数回路からの出力信号の１つを記下位桁に対応する値に応じて選択して当該選択信号を前記下位桁に対応する値と前記上位桁に対応する値とを結合した値に相当するタイミング信号として出力する、
ことを特徴とするタイミング発生回路。
【請求項５】
処理対象信号についての所定タイミングを発生する回路であって、
繰返し信号発生回路と、前記タイミングの値の上位桁に対応する値がセットされる計数回路と、位相が所定量シフトした複数の信号を生成する位相シフト回路と、前記位相シフト回路からの複数の信号のうちの１つを前記タイミングの値の下位桁の値に対応して選択する選択回路と、選択回路コントローラとを備え、
（Ａ）前記計数回路は、前記繰返し信号発生回路の出力信号を入力して計数し、前記計数値がセットされた値に達したときに計数終了信号を出力し、
（Ｂ）前記位相シフト回路は、前記計数回路の計数終了信号を入力し、この信号に基づき位相が所定量シフトした複数の信号を出力し、前記選択回路は、前記位相シフト回路からの複数の出力信号の１つを下位桁に対応する値に応じて選択して当該選択信号を前記下位桁に対応する値と前記上位桁に対応する値とを結合した値に相当するタイミング信号として出力する、
ことを特徴とするタイミング発生回路。
【請求項６】
前記位相シフト回路は、遅延素子または遅延回路の直列接続、並列接続またはこれらが組み合わされた直並列接続を含むことを特徴とする請求項１から請求項５の何れかに記載のタイミング発生回路。
【請求項７】
前記遅延素子または遅延回路の端子から、順次位相がシフトした信号を出力することを特徴とする請求項３から請求項５の何れかに記載のタイミング発生回路。
【請求項８】
位相シフトコントローラをさらに備え、当該位相シフトコントローラを構成する遅延素子または遅延回路のうち、使用されない遅延素子または遅延回路の動作を停止する位相シフトコントローラをさらに備えたことを特徴とする請求項３から請求項５の何れかに記載のタイミング発生回路。
【請求項９】
処理対象信号についての所定タイミングを発生する回路であって、
位相が所定量シフトした複数の信号を出力する繰返し信号発生回路と、前記タイミングの値の上位桁に対応する値がセットされる複数の計数要素からなる計数回路と、前記計数回路からの複数の信号のうちの１つを前記タイミングの値の下位桁の値に対応して選択する選択回路とを備え、
（Ａ）前記計数回路の複数の計数要素は、前記繰返し信号発生回路の複数の出力信号を入力して計数し、前記計数値がセットされた値に達したときに計数終了信号を出力し、
（Ｂ）前記選択回路は、前記複数の計数回路からの出力信号の１つを下位桁に対応する値に応じて選択して、前記下位桁に対応する値と前記上位桁に対応する値とを結合した値に相当するタイミング信号として出力する、
ことを特徴とするタイミング発生回路。
【請求項１０】
処理対象信号についての所定タイミングを発生する回路であって、
位相が所定量シフトした複数の信号を出力する繰返し信号発生回路と、前記繰返し信号発生回路からの複数の信号のうちの１つを前記タイミングの値の下位桁の値に対応して選択する選択回路と、前記タイミングの値の上位桁に対応する値がセットされる複数の計数要素からなる計数回路とを備え、
（Ａ）前記選択回路は、前記繰返し信号発生回路からの複数の出力信号の１つを前記下位桁に対応する値に応じて選択して出力し、
（Ｂ）前記計数回路は、前記選択回路の出力を入力して計数し、計数値がセットされた値に達したときに計数終了信号を、前記下位桁に対応する値と前記上位桁に対応する値とを結合した値に相当するタイミング信号として出力する、
ことを特徴とするタイミング発生回路。
【請求項１１】
前記繰返し信号発生回路は、１つの繰返し信号発生源と、位相シフト回路とを備え、
前記位相シフト回路は、前記繰返し信号発生源の出力を入力し、繰返し信号に基づき、位相が所定量シフトした複数の信号を出力することを特徴とする請求項９または請求項１０に記載のタイミング発生回路。
【請求項１２】
前記位相シフト回路は、遅延素子または遅延回路の直列接続、並列接続またはこれらが組み合わされた直並列接続を含み、前記遅延素子または遅延回路の端子から、前記位相が所定量シフトした複数の信号を出力することを特徴とする請求項１１に記載のタイミング発生回路。
【請求項１３】
請求項１から１２における位相シフト回路に使用される遅延回路であって、
（ａ）  少なくとも２つの遅れ時間が異なるＱ個のディレイ回路
からなる直列接続ディレイ回路群と、
（ｂ）  前記各ディレイ回路の両端子間にそれぞれ接続されたＱ個のバイパススイッチからなるバイパススイッチ群と、
（ｃ）  前記各ディレイ回路の信号入力側から遠い側の端子と装置出力端子との間に接続されたＱ個のスイッチからなる出力スイッチ群と、
からなることを特徴とする遅延回路。
【請求項１４】
請求項１から１２における位相シフト回路に使用される遅延回路であって、
（ａ）
（Ｙ−１）個の遅れ時間Ｔ・Ｙ0の第１ディレイ回路、
（Ｙ−１）個の遅れ時間Ｔ・Ｙ1の第２ディレイ回路、
・・・
（Ｙ−１）個の遅れ時間Ｔ・ＹP-1の第Ｐディレイ回路、
からなる直列接続ディレイ回路群と、
（ｂ）
前記各第１ディレイ回路の両端子間にそれぞれ接続された（Ｙ−１）個の第１バイパススイッチ、
前記各第２ディレイ回路の両端子間にそれぞれ接続された（Ｙ−１）個の第２バイパススイッチ、
・・・
前記各第Ｐディレイ回路の両端子間にそれぞれ接続された（Ｙ−１）個の第Ｐバイパススイッチ、
からなるバイパススイッチ群と、
（ｃ）
前記各第１ディレイ回路の信号入力側から遠い側の端子と装置出力端子との間に接続された（Ｙ−１）個の第１出力スイッチ、
前記各第２ディレイ回路の信号入力側から遠い側の端子と装置出力端子との間に接続された（Ｙ−１）個の第２出力スイッチ、
・・・
前記各第Ｐディレイ回路の信号入力側から遠い側の端子と装置出力端子との間に接続された（Ｙ−１）個の第Ｐ出力スイッチ、
からなる出力スイッチ群と、
からなることを特徴とする遅延回路。
【請求項１５】
Ｙ＝２であることを特徴とする請求項１４に記載の遅延回路。
【請求項１６】
前記各ディレイ回路には各ディレイ回路のバイパススイッチに同期してオン・オフする短絡防止スイッチが直列に接続されていることを特徴とする請求項１３から請求項１５の何れかに記載の遅延回路。
【請求項１７】
前記ディレイ回路は半導体集積回路上に作製された積分回路を含むことを特徴とする請求項１３から請求項１６の何れかに記載の遅延回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、処理対象信号についての所定タイミング（周期，オン時間，オフ時間，デューティ比，デッドタイム，周期に対するデッドタイム比率等）を発生する回路技術、具体的には、パルスの立上がりエッジ、立下りエッジ等を、繰返し信号発生回路の周波数よりも細かいタイミングで生成できるタイミング発生回路およびこのタイミング発生回路に使用できる位相シフト回路に関する。
【背景技術】
【０００２】
従来、ＰＷＭ機能を搭載した装置，ＶＣＯ等のパルスを扱う装置では、パルスのオン幅，オフ幅、デッドタイム、あるいは周期等の時間幅を、発信回路の周波数よりも細かいタイミングで設定する試みがなされている。この種の技術として、たとえば図３７（Ａ）に示すＲＣ積分回路を用いて、パルスの立ち上がりをシフトさせる技術が知られている。具体的には、図３７（Ｂ）に示すように、パルス信号の一周期ＴSが開始する前（パルスの立上がりの所定時間前）にキャパシタＣを充電しておき、充電電圧ＶBIASがしきい値電圧ＶTHに達したとき（図３７（Ｃ）のタイミングＴa参照）を、パルスの立上がり（ＴON期間の開始）とする。この技術では、図３７（Ｃ）に示すように、キャパシタＣの充電電圧ＶBIASを変化させることで、ＴONの開始タイミングＴaをクロックＣＬＫ（（Ｂ）参照）の精度で調節することができる。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかし、図３７に示した技術では、キャパシタＣの充電特性を一定に保つことが素子の特性が一定しないこと等の理由からできない。このため、高い周波数でタイミング信号を発生することは容易ではない。【０００４】
また、図３８（Ａ）に示す、ビット数を補間拡張することにより周波数を高くする回路も考えられる。この回路は、Ａ／Ｄ変換器９１と補間拡張器９２とＤ／Ａ変換器９３と比較器９４とからなる。Ａ／Ｄ変換器９１からの信号（この例では８ビット）は、補間拡張器９２によりビット数が拡張（この例では１０ビットに拡張）される。【０００５】
補間拡張された１０ビットの信号は、Ｄ／Ａ変換器９３によりアナログ信号ＶAに変換され、ＶAは比較器９４によりのこぎり波ＶSAWと比較され、比較器９４からＰＷＭ変調されたパルス信号ＳPWMが出力される。図３８（Ｂ）にアナログ信号ＶAとのこぎり波ＶSAWとパルス信号ＳPWMとを示す。【０００６】
しかし、この手法では、タイミングを高い周波数で調整することはできない。また、アナログののこぎり波と比較器を使用しているので、ノイズに弱いという問題もある。【０００７】
本発明の目的は、特に、処理対象信号についての所定タイミング（周期，オン時間，オフ時間，デューティ比，デッドタイム，周期に対するデッドタイム比率等）を発生する回路技術、具体的には、パルスの立上がりエッジ、立下りエッジ等を、繰返し信号発生回路の周波数よりも細かいタイミングで生成できるタイミング発生回路およびこのタイミング発生回路に使用できる位相シフト回路を提供することである。
【課題を解決するための手段】
【０００８】
本発明のタイミング発生回路は（１）から（１２）を要旨とする。
（１）
処理対象信号についての所定タイミングを発生する回路であって、
位相シフト回路と位相シフトコントローラと計数回路とを備え、
（Ａ）繰返し信号を入力する前記位相シフト回路は、繰返し信号に基づき、位相が所定量（シフト量ゼロを含む）シフトした信号を出力し、
（Ｂ）前記位相シフトコントローラは、前記位相シフト回路が第１から第Ｍのどの位相の信号（第１の信号はシフト量ゼロ、第Ｍの信号はシフト量最大）を出力するかを制御し、
（Ｃ）前記計数回路は、前記位相シフト回路の出力信号を所定数計数し、計数値がセットされた値に達したときに計数終了信号を発生することで、
前記計数回路は、前記繰り返し信号のタイミングと、前記位相シフト回路によりシフトしたタイミングとの合成タイミングの信号を出力する、
ことを特徴とするタイミング発生回路。
本発明は、省エネをはかりつつ、計数回路で、上位桁を計数し、位相シフト回路で下位桁を計数するものである。【０００９】
（２）
処理対象信号についての所定タイミングを発生する回路であって、
計数回路と位相シフト回路と位相シフトコントローラとを備え、
（Ａ）繰返し信号を入力する計数回路は繰返し信号を所定数計数し、計数値がセットされた値に達したときに計数終了信号を発生し、
（Ｂ）前記位相シフト回路は、前記計数回路の出力信号から、位相が所定量（シフト量ゼロを含む）シフトした信号を出力し、
（Ｃ）前記位相シフトコントローラは、前記位相シフト回路が第１から第Ｍのどの位相の信号（第１の信号はシフト量ゼロ、第Ｍの信号はシフト量最大）を出力するかを制御することで、
前記位相シフト回路は、前記繰り返し信号のタイミングと、前記位相シフト回路によりシフトしたタイミングとの合成タイミングの信号を出力する、
ことを特徴とするタイミング発生回路。【００１０】
（３）
処理対象信号についての所定タイミングを発生する回路であって、
繰返し信号発生回路と、位相が所定量（シフト量ゼロを含む）シフトした複数の信号を生成する位相シフト回路と、前記位相シフト回路からの複数の信号のうちの１つを前記タイミングの値の下位桁の値に対応して選択する選択回路と、前記タイミングの値の上位桁に対応する値がセットされる計数回路とを備え、
（Ａ）前記位相シフト回路は、前記繰返し信号発生回路の出力信号を入力し、この信号に基づき位相が所定量シフトした複数の信号を出力し、
（Ｂ）前記選択回路は、前記位相シフト回路からの複数の信号のうちの１つを前記タイミングの値の下位桁の値に対応して選択して出力し、前記計数回路は、計数値がセットされた値に達したときに計数終了信号を、前記下位桁に対応する値と前記上位桁に対応する値とを結合した値に相当するタイミング信号として出力する、
ことを特徴とするタイミング発生回路。【００１１】
（４）
処理対象信号についての所定タイミングを発生する回路であって、
繰返し信号発生回路と、位相が所定量（シフト量ゼロを含む）シフトした複数の信号を生成する位相シフト回路と、前記タイミングの値の上位桁に対応する値がセットされる複数の計数要素からなる計数回路と、前記計数回路の複数の計数要素からの信号のうちの１つを前記タイミングの値の下位桁の値に対応して選択する選択回路とを備え、
（Ａ）前記位相シフト回路は、前記繰返し信号発生回路の出力信号を入力し、この信号に基づき位相が所定量シフトした複数の信号を出力し、
（Ｂ）前記計数回路の各計数要素は、前記位相シフト回路の複数の出力信号を入力して計数し、前記計数値がセットされた値に達したときに計数終了信号を出力し、前記選択回路は、前記複数の計数回路からの出力信号の１つを記下位桁に対応する値に応じて選択して当該選択信号を前記下位桁に対応する値と前記上位桁に対応する値とを結合した値に相当するタイミング信号として出力する、
ことを特徴とするタイミング発生回路。【００１２】
（５）
処理対象信号についての所定タイミングを発生する回路であって、
繰返し信号発生回路と、前記タイミングの値の上位桁に対応する値がセットされる計数回路と、位相が所定量（シフト量ゼロを含む）シフトした複数の信号を生成する位相シフト回路と、前記位相シフト回路からの複数の信号のうちの１つを前記タイミングの値の下位桁の値に対応して選択する選択回路と、選択回路コントローラとを備え、
（Ａ）前記計数回路は、前記繰返し信号発生回路の出力信号を入力して計数し、前記計数値がセットされた値に達したときに計数終了信号を出力し、
（Ｂ）前記位相シフト回路は、前記計数回路の計数終了信号を入力し、この信号に基づき位相が所定量（シフト量ゼロを含む）シフトした複数の信号を出力し、前記選択回路は、前記位相シフト回路からの複数の出力信号の１つを下位桁に対応する値に応じて選択して当該選択信号を前記下位桁に対応する値と前記上位桁に対応する値とを結合した値に相当するタイミング信号として出力する、
ことを特徴とするタイミング発生回路。【００１３】
（６）
前記位相シフト回路は、遅延素子または遅延回路の直列接続、並列接続またはこれらが組み合わされた直並列接続を含むことを特徴とする（１）から（５）の何れかに記載のタイミング発生回路。【００１４】
（７）
前記遅延素子または遅延回路の端子から、順次位相がシフトした信号を出力することを特徴とする（３）から（５）の何れかに記載のタイミング発生回路。【００１５】
（８）
位相シフトコントローラをさらに備え、当該位相シフトコントローラを構成する遅延素子または遅延回路のうち、使用されない遅延素子または遅延回路の動作を停止する位相シフトコントローラをさらに備えたことを特徴とする（３）から（５）の何れかに記載のタイミング発生回路。【００１６】
（９）
処理対象信号についての所定タイミングを発生する回路であって、
位相が所定量（シフト量ゼロを含む）シフトした複数の信号を出力する繰返し信号発生回路と、前記タイミングの値の上位桁に対応する値がセットされる複数の計数要素からなる計数回路と、前記計数回路からの複数の信号のうちの１つを前記タイミングの値の下位桁の値に対応して選択する選択回路とを備え、
（Ａ）前記計数回路の複数の計数要素は、前記繰返し信号発生回路の複数の出力信号を入力して計数し、前記計数値がセットされた値に達したときに計数終了信号を出力し、
（Ｂ）前記選択回路は、前記複数の計数回路からの出力信号の１つを下位桁に対応する値に応じて選択して、前記下位桁に対応する値と前記上位桁に対応する値とを結合した値に相当するタイミング信号として出力する、
ことを特徴とするタイミング発生回路。【００１７】
（１０）
処理対象信号についての所定タイミングを発生する回路であって、
位相が所定量（シフト量ゼロを含む）シフトした複数の信号を出力する繰返し信号発生回路と、前記繰返し信号発生回路からの複数の信号のうちの１つを前記タイミングの値の下位桁の値に対応して選択する選択回路と、前記タイミングの値の上位桁に対応する値がセットされる複数の計数要素からなる計数回路とを備え、
（Ａ）前記選択回路は、前記繰返し信号発生回路からの複数の出力信号の１つを前記下位桁に対応する値に応じて選択して出力し、
（Ｂ）前記計数回路は、前記選択回路の出力を入力して計数し、計数値がセットされた値に達したときに計数終了信号を、前記下位桁に対応する値と前記上位桁に対応する値とを結合した値に相当するタイミング信号として出力する、
ことを特徴とするタイミング発生回路。【００１８】
（１１）
前記繰返し信号発生回路は、１つの繰返し信号発生源と、位相シフト回路とを備え、
前記位相シフト回路は、前記繰返し信号発生源の出力を入力し、繰返し信号に基づき、位相が所定量（シフト量ゼロを含む）シフトした複数の信号を出力することを特徴とする（９）または（１０）に記載のタイミング発生回路。【００１９】
（１２）
前記位相シフト回路は、遅延素子または遅延回路の直列接続、並列接続またはこれらが組み合わされた直並列接続を含み、前記遅延素子または遅延回路の端子から、前記位相が所定量シフトした複数の信号を出力することを特徴とする（１１）に記載のタイミング発生回路。【００２０】
本発明の遅延回路は（１３）から（１７）を要旨とする。
（１３）  （１）から（１２）における位相シフト回路に使用される遅延回路であって、
（ａ）  少なくとも２つの遅れ時間が異なるＱ個のディレイ回路
からなる直列接続ディレイ回路群と、
（ｂ）  前記各ディレイ回路の両端子間にそれぞれ接続されたＱ個のバイパススイッチからなるバイパススイッチ群と、
（ｃ）  前記各ディレイ回路の信号入力側から遠い側の端子と装置出力端子との間に接続されたＱ個のスイッチからなる出力スイッチ群と、
からなることを特徴とする遅延回路。【００２１】
（１４）
（１）から（１２）における位相シフト回路に使用される遅延回路であって、
（ａ）
（Ｙ−１）個の遅れ時間Ｔ・Ｙ0の第１ディレイ回路、
（Ｙ−１）個の遅れ時間Ｔ・Ｙ1の第２ディレイ回路、
・・・
（Ｙ−１）個の遅れ時間Ｔ・ＹP-1の第Ｐディレイ回路、
からなる直列接続ディレイ回路群と、
（ｂ）
前記各第１ディレイ回路の両端子間にそれぞれ接続された（Ｙ−１）個の第１バイパススイッチ、
前記各第２ディレイ回路の両端子間にそれぞれ接続された（Ｙ−１）個の第２バイパススイッチ、
・・・
前記各第Ｐディレイ回路の両端子間にそれぞれ接続された（Ｙ−１）個の第Ｐバイパススイッチ、
からなるバイパススイッチ群と、
（ｃ）
前記各第１ディレイ回路の信号入力側から遠い側の端子と装置出力端子との間に接続された（Ｙ−１）個の第１出力スイッチ、
前記各第２ディレイ回路の信号入力側から遠い側の端子と装置出力端子との間に接続された（Ｙ−１）個の第２出力スイッチ、
・・・
前記各第Ｐディレイ回路の信号入力側から遠い側の端子と装置出力端子との間に接続された（Ｙ−１）個の第Ｐ出力スイッチ、
からなる出力スイッチ群と、
からなることを特徴とする遅延回路。【００２２】
（１５）
Ｙ＝２であることを特徴とする（１４）に記載の遅延回路。【００２３】
（１６）
前記各ディレイ回路には各ディレイ回路のバイパススイッチに同期してオン・オフする短絡防止スイッチが直列に接続されていることを特徴とする（１３）から（１５）の何れかに記載の遅延回路。【００２４】
（１７）
前記ディレイ回路は半導体集積回路上に作製された積分回路を含むことを特徴とする（１３）から（１６）の何れかに記載の遅延回路。【００２５】
（１３）から（１７）に記載の遅延回路を位相シフト回路に使用することができる。この場合には、信号入力端に周期信号出力回路が接続される。また、周期信号出力回路の一周期は、直列接続ディレイ回路群により作られる最大ディレイ時間と同じ、または前記ディレイ時間よりも大きくなるように設定する。【００２６】
本発明において、「処理対象信号についての所定タイミング」は、典型的には「処理対象信号のレベル遷移タイミング値」である。
また、本発明では、位相シフト回路は、遅延素子または遅延回路の直列接続、並列接続またはこれらが組み合わされた直並列接続を含む。
本発明では、位相シフト回路が単一の信号を出力することもあるが、この場合には、位相シフトコントローラが、所望位相の信号を出力するように位相シフト回路を制御することができる。また、遅延素子または遅延回路の端子から、第２から第Ｍパルスの何れかが出力されるように構成できる。位相シフト回路は、入力信号をパスさせるスイッチを備えたラインを含むことができ、位相シフトコントローラはこのスイッチのオン・オフ制御をも行うことができる。
本発明では、位相シフト回路が、位相がシフトした複数の信号を出力することもある。この場合、遅延素子または遅延回路の端子から、第２から第Ｍパルスの何れかを出力することができる。また、位相シフト回路は、入力信号をパスさせるラインを含むことができる。この場合、位相シフトコントローラは使用しない遅延素子または遅延回路をインアクティブにすることができる。
なお、本発明では、計数回路は、シリアル入力をパラレル出力に変換するもの、逆にパラレル出力をシリアル出力に変換するものの何れであってもよい。具体的には、カウント出力を並列ビットで出力する通常のカウンタ、カウントアップまたはカウントダウンしたときにキャリー信号，ボロー信号を出力するカウンタ、シフトレジスタ等を使用することができる。【００２７】
また、本発明では、遅延素子として、トライステートバッファを使用でき、遅延回路として積分回路を使用した積分回路等を使用できる。また、遅延素子や遅延回路として電圧／時間変換ができる素子や回路を使用することもできる。
【発明の効果】
【００２８】
本発明では、処理対象信号についての所定タイミング（周期，オン時間，オフ時間，デューティ比，デッドタイム，周期に対するデッドタイム比率等）を繰返し信号発生回路の周波数よりも細かいタイミングで調整することができる。すなわち、本発明では、パルスが数十ＭＨｚ程度の発振器を使用しても、たとえば数十ＧＨｚの周波数で、処理対象信号のレベル遷移のタイミング信号を発生することができ、制御装置が安価なＰＷＭ制御装置，ＶＣＯの制御装置等を提供することができる。また、計数が行われていないパルスの発生回路の動作を停止する位相シフトコントローラを備えることもできるので、電力消費をさらに低減することができる。さらに、位相シフト回路は、遅延素子または遅延回路の直列接続、並列接続またはこれらが組み合わされた直並列接続から構成できるので、製造コストを低く抑えることができる。
【図面の簡単な説明】
【００２９】
【図１】繰返し信号発生回路が複数の位相を発生する本発明のタイミング発生回路を示す図である。
【図２】図１のタイミング発生回路を具体的に示した回路である。
【図３】本発明のタイミング発生回路の他の構成例を示す図である。
【図４】図３のタイミング発生回路を具体的に示す回路である。
【図５】図１に示した回路の変形例を示す説明図である。
【図６】図１に示した回路と図３に示した回路の合成回路を示す説明図である。
【図７】図１、図２に示した回路の他の変形例を示す説明図である。
【図８】図３に示した回路の変形例を示す説明図である。
【図９】繰返し信号発生回路が、異なる複数位相の信号を発生する本発明のタイミング発生回路の一例を示す図である。
【図１０】図９のタイミング発生回路を具体的に示す回路である。
【図１１】繰返し信号発生回路が、異なる複数位相の信号を発生する本発明のタイミング発生回路の他の例を示す図である。
【図１２】図１１のタイミング発生回路１を具体的に示した回路である。
【図１３】繰返し信号発生回路が、異なる複数位相の信号を発生する本発明のタイミング発生回路のさらに他の例を示す図である。
【図１４】図１３のタイミング発生回路１を具体的に示した回路である。
【図１５】図１３のタイミング発生回路１を具体的に示した回路の他の例を示す図である。
【図１６】（Ａ），（Ｂ）は本発明のタイミング発生回路の動作波形例を示す図である。
【図１７】本発明のタイミング発生回路をパルス生成回路に応用した例を示す回路図である。
【図１８】遅延素子または遅延回路が直接に接続された位相シフト回路の他の例を示す図である。
【図１９】図９に示した回路の変形例を示す説明図である。
【図２０】図９に示した回路の他の変形例を示す説明図である。
【図２１】繰返し信号発生回路が複数の位相の信号を発生する本発明のタイミング発生回路の構成例を示す図である。
【図２２】繰返し信号発生回路が複数の位相の信号を発生する本発明のタイミング発生回路の他の構成例を示す図である。
【図２３】図２１のタイミング発生回路の具体的な回路図である。
【図２４】図２１のタイミング発生回路の他の具体的な回路図である。
【図２５】図２１のタイミング発生回路のさらに他の具体的な回路図である。
【図２６】図２１のタイミング発生回路のさらに他の具体的な回路図である。
【図２７】図２２のタイミング発生回路の具体的な回路図である。
【図２８】本発明の遅延回路の具体例を示す図である。
【図２９】本発明の遅延回路の他の具体例を示す図である。
【図３０】図２８の回路を応用した位相シフト回路の例を示す。
【図３１】タイミング発生回路により出力される信号の遅延時間と、位相シフト回路を構成するスイッチ群のオン・オフ状態との関係を示す図である。
【図３２】本発明をよりわかり易くした説明図であり、１周期が10μ\ochsと考え、パスを選ぶことによって、0μｓから9μｓ迄の10段階でディレイさせることができる例を示す図である。
【図３３】２つの選択回路７５，７６を使用して、ディレイ１つ当たりτの遅れとして５τの遅れを生成する例を示す図である。
【図３４】マトリクスを使用したタイミング発生回路の具体例を示す図である。
【図３５】マトリクスを使用した他のタイミング発生回路の具体例を示す図である。
【図３６】図３６（Ａ）から（Ｄ）にディレイ回路の具体例を示す。
【図３７】従来技術の説明図であり、（Ａ）はＲＣ積分回路示す図、（Ｂ）はキャパシタを予め充電している場合の動作を示す波形図、（Ｃ）は（Ｂ）の波形の部分拡大図である。
【図３８】（Ａ）はビット数を補間拡張することにより周波数を擬似的に高くする回路を示す図、（Ｂ）は（Ａ）の回路の動作説明図である。
【符号の説明】
【００３０】
１  タイミング発生回路
３  遅延回路
１１  繰返し信号発生回路
１２，１２１，１２２，５２，６２  位相シフト回路
１３，５４，６４  位相シフトコントローラ
１４，１４１，１４２，１４（１），１４（２），・・・，１４（Ｍ），６４  計数回路
１５，１５１，１５２  選択回路
１６  選択コントローラ
１９  波形調整回路
３１  回路要素群
３２  ディレイコントローラ
５３  発振回路
１１１  発振回路群
１１２  位相シフト回路
１１３  シフトコントローラ
ｄｌｙk  ディレイ回路（ｋ＝１，２，・・・，Ｑ）
ＥＳ  外部信号
Ｎ1  上位桁
Ｎ2  下位桁
ＰＬＳ  繰返し信号
ＰＬＳPS
Ｐｈａｓｅk  位相シフト信号（ｋ＝１，２，・・・，Ｍ）
ＰＧｋ  第ｋ発振回路（ｋ＝１，２，・・・，Ｍ）
ＰＬＳk  第ｋパルス（ｋ＝１，２，・・・，Ｍ）
ＳAk  バイパススイッチ群（ｋ＝１，２，・・・，Ｑ）
ＳBk  出力スイッチ（ｋ＝１，２，・・・，Ｑ）
ＳCk  短絡防止スイッチ（ｋ＝１，２，・・・，Ｑ）
ＳＷ  スイッチ
ＴＳ，ＴＳ1，ＴＳ2    タイミング信号
【発明を実施するための最良の形態】
【００３１】
図１および図２は、繰返し信号発生回路が複数の位相を発生する本発明のタイミング発生回路を示す図である。
図１において、タイミング発生回路１は、処理対象信号についての所定タイミング（周期，オン時間，オフ時間，デューティ比，デッドタイム，周期に対するデッドタイム比率等）ＴＳを発生するもので、繰返し信号発生回路１１と位相シフト回路１２と位相シフトコントローラ１３と計数回路１４とを備えている。【００３２】
位相シフト回路１２は、繰返し信号発生回路１１からの繰返し信号ＰＬＳを入力し、位相が所定量シフトしたパルスＰＬＳPSを出力する。位相シフトコントローラ１３は、位相シフト回路１２がどの位相のパルスを出力するかを制御している。【００３３】
計数回路１４は、位相シフト回路１２の出力を所定数（上位桁Ｎ1の値に相当する数）計数し、計数終了信号（カウントアップまたはカウントダウンの終了後に出力される信号）を出力する。この信号は、繰り返し信号ＰＬＳのタイミング（上位桁Ｎ1の値に対応するタイミング）と、位相シフト回路１２によりシフトしたタイミング（位相シフトコントローラ１３により指定される、下位桁Ｎ2の値に対応するタイミング）との合成タイミングの信号である。【００３４】
図２は、図１のタイミング発生回路１を具体的に示した回路であり、位相シフト回路１２は、スイッチＳＷ、遅延時間Ｔを発生させる第１遅延回路、遅延時間２・Ｔを発生させる第２遅延回路、・・・、遅延時間（Ｍ−１）・Ｔを発生させる第（Ｍ−１）遅延回路の並列接続からなる。【００３５】
図２に示すように、位相シフト回路１２は、繰返し信号発生回路１１が出力するパルスＰＬＳを第１パルスＰＬＳ1とし、この第１パルスＰＬＳ1あるいは第１パルスＰＬＳ1より位相が順次シフトした第２パルスＰＬＳ2，第３パルスＰＬＳ3，・・・，第ＭパルスＰＬＳMの何れかをＰＬＳPSとして出力する。ここで、位相シフトコントローラ１３は、位相シフト回路１２が第１〜第ＭパルスＰＬＳ1〜ＰＬＳMの何れか１パルスのみを出力するように、位相シフト回路１２を制御する。【００３６】
スイッチＳＷは繰返し信号発生回路１１からの信号をＰＬＳ1として選択し、第１遅延回路はＰＬＳ1をＴ遅延したＰＬＳ2を生成し、第２遅延回路はＰＬＳ1を２・Ｔ遅延したＰＬＳ3を生成する。また、第（Ｍ−１）遅延回路は、ＰＬＳ1を（Ｍ−１）Ｔ遅延したＰＬＳMを生成する。位相シフトコントローラ１３にはタイミングの下位桁Ｎ2がセットされており、スイッチＳＷ、第１遅延回路から第（Ｍ−１）遅延回路の何れかをアクティブにし、残りをインアクティブにする。計数回路１４には、上位桁Ｎ1がセットされており、計数回路１４は、タイミング値Ｎ1Ｎ2に対応するタイミング信号ＴＳを出力することができる。【００３７】
図３は本発明のタイミング発生回路の他の構成例を示す図である。図３において、タイミング発生回路１は、図１のタイミング発生回路と同様、処理対象信号についての所定タイミング（周期，オン時間，オフ時間，デューティ比，デッドタイム，周期に対するデッドタイム比率等）を発生するもので、繰返し信号発生回路１１と計数回路１４と位相シフト回路１２と位相シフトコントローラ１３とを備えている。【００３８】
図３では、計数回路１４は繰返し信号発生回路１１からのパルスＰＬＳを所定数（上位桁Ｎ1の値）計数して、計数終了信号を出力する。そして、位相シフト回路１２は、計数回路１４の出力パルス（計数終了信号）ＣＳを入力すると、位相が所定量シフトしたパルスＰＬＳの何れか１つを出力する。
位相シフトコントローラ１３は、位相シフト回路１２がどの位相のパルスを出力するかを制御する。これにより、位相シフト回路１２は、繰り返し信号のタイミング（上位桁Ｎ1の値に対応するタイミング）と、位相シフト回路１３により所定量位相がシフトしたタイミング（位相シフトコントローラ１３により選ばれた、下位桁Ｎ2の値に対応するタイミング）との合成タイミングのパルスを出力することができる。【００３９】
図４に示すように、位相シフト回路１２は、計数回路１４が出力する計数終了信号を第１パルスＰＬＳ1とし、この第１パルスＰＬＳ1あるいは第１パルスＰＬＳ1より位相が順次シフトした第２パルスＰＬＳ2，第３パルスＰＬＳ3，・・・，第ＭパルスＰＬＳMの何れかを出力する。位相シフトコントローラ１３は、位相シフト回路１２が第１から第ＭパルスＰＬＳ1〜ＰＬＳMの何れか１つを出力するように、位相シフト回路１２を制御する。
図２のタイミング回路１では、計数回路１４は位相シフト回路１２の後段に設けられているが、図４では計数回路１４は位相シフト回路１２の前段に設けられている。図２と同様、図４でも位相シフトコントローラ１３にはタイミングの下位桁Ｎ2が、計数回路１４には上位桁Ｎ1がセットされており、位相シフト回路１２は、タイミング値Ｎ1Ｎ2に対応するタイミング信号ＴＳを出力することができる。【００４０】
図１と図３のタイミング発生回路では各構成要素の適宜の共用や、各タイミング発生回路の複合が可能である。図５から図８にその例を示す。【００４１】
図５は図１に示した回路の変形例を示す説明図である。図５のタイミング発生回路１では、位相シフト回路１２１と計数回路１４１の組における位相シフト回路１２１と、位相シフト回路１２２と計数回路１４２の組における位相シフト回路１２２とが、１つの位相シフトコントローラ１３により制御される例を示している。図５では、繰返し信号発生回路１１も２つの組に共用されており、計数回路１４１からタイミング信号ＴＳ1が出力され、位相シフト回路１２２からタイミング信号ＴＳ2が出力されている。【００４２】
図６は図１に示した回路と図３に示した回路の合成回路を示す説明図である。図６のタイミング発生回路１では、位相シフト回路１２１と計数回路１４１の組における位相シフト回路１２１と、計数回路１４２と位相シフト回路１２２との組における位相シフト回路１２２とが１つの位相シフトコントローラ１３により制御される例を示している。図３では、繰返し信号発生回路１１も２つの組に共用されており、計数回路１４１からタイミング信号ＴＳ1が出力され、位相シフト回路１２２からタイミング信号ＴＳ2が出力されている。【００４３】
図７は図１、図２に示した回路の他の変形例を示す説明図である。図７のタイミング発生回路１では、計数回路１４１，１４２とが位相シフト回路１２の後段に設けられた例を示しており、計数回路１４１からタイミング信号ＴＳ1が出力され、計数回路１４２からタイミング信号ＴＳ2が出力されている。【００４４】
図８は図３に示した回路の変形例を示す説明図である。図８のタイミング発生回路１では、位相シフト回路１２１，１２２とが計数回路１４の後段に設けられており、位相シフトコントローラ１３は位相シフト回路１２１、１２２に共用されており、位相シフト回路１２１からタイミング信号ＴＳ1が出力され、位相シフト回路１２２からタイミング信号ＴＳ2が出力されている。【００４５】
図９から図１４は、繰返し信号発生回路が、異なる複数位相の信号を発生する本発明のタイミング発生回路を示す図である。
図９は繰返し信号発生回路１１と、位相シフト回路１２と、位相シフトコントローラ１３と、選択回路１５と、選択コントローラ１６と、計数回路１４とを備えている。【００４６】
位相シフト回路１２は、繰返し信号発生回路１１が出力するパルスを第１パルスＰＬＳ1とし、この第１パルスＰＬＳ1、および第１パルスＰＬＳ1より位相が順次シフトした第２パルスＰＬＳ2，第３パルスＰＬＳ3，・・・，第ＭパルスＰＬＳMを出力する。なお、図９において位相シフトコントローラ１３は、位相シフト回路１２を構成する遅延素子や遅延回路のうち、使用していない素子や回路を停止させるために使用されるもので、省略することができる。【００４７】
選択回路１５は、位相シフト回路１２からの出力信号（第１パルスＰＬＳ1〜第ＭパルスＰＬＳM）の１つを、タイミングの値の下位桁Ｎ2の値に対応して選択して出力する。
すなわち、図１０に示すように、選択コントローラ１６は、選択回路１５に選択指示信号を出力しており、選択回路１５は、第１パルスＰＬＳ1、この第１パルスＰＬＳ1、および第１パルスＰＬＳ1より位相が順次シフトした第２パルスＰＬＳ2，第３パルスＰＬＳ3，・・・，第ＭパルスＰＬＳMの何れか（タイミングの値の下位桁Ｎ2の値に対応するパルス）を選択して出力する。また、計数回路１４にはタイミング値の上位桁Ｎ1に対応する値がセットされているので、計数回路１４は、計数値がセットされた値に達したときに計数終了信号を、下位桁に対応する値Ｎ2と上位桁に対応する値Ｎ1とを結合した値Ｎ1Ｎ2に相当するタイミング信号として出力する。【００４８】
図１０において、位相シフト回路１２は、繰返し信号発生回路１からの信号を通過させるパス、遅延時間Ｔを発生させる第１遅延回路、遅延時間２・Ｔを発生させる第２遅延回路、・・・、遅延時間（Ｍ−１）・Ｔを発生させる第（Ｍ−１）遅延回路の並列接続からなる。
選択回路１５はＰＬＳ1、ＰＬＳ2、ＰＬＳ3、・・・、ＰＬＳMを入力し、下位桁Ｎ2の値に応じて何れか１つの信号を選択する。なお、選択回路１５は、選択コントローラ１６からの指示に基づきこの選択を行う。計数回路１４には、上位桁Ｎ1がセットされているので、計数回路１４は、タイミング値Ｎ1Ｎ2に対応するタイミング信号ＴＳを出力することができる。【００４９】
図１１のタイミング発生回路１は、繰返し信号発生回路１１と、位相が所定量シフトした複数の信号を生成する位相シフト回路１２と、位相シフトコントローラ１３と、タイミングの値の上位桁に対応する値Ｎ1がセットされる複数の計数要素からなる計数回路１４と、複数の計数要素からの出力信号をタイミングの値の下位桁に対応する値Ｎ2に応じて選択する選択回路１５と、選択コントローラ１６とを備えている。【００５０】
図１１において、位相シフト回路１２および位相シフトコントローラ１３は、図１０の位相シフト回路１２および位相シフトコントローラ１３と同様に動作するで。すなわち、位相シフト回路１２は、繰返し信号発生回路１１が出力するパルスを第１パルスＰＬＳ1とし、この第１パルスＰＬＳ1、この第１パルスＰＬＳ1、および第１パルスＰＬＳ1より位相が順次シフトした第２パルスＰＬＳ2，第３パルスＰＬＳ3，・・・，第ＭパルスＰＬＳMを出力する。また、図１１においても、図９におけると同様、位相シフトコントローラ１３は、位相シフト回路１２を構成する遅延素子や遅延回路のうち、使用していない素子や回路を停止させるために使用されるもので、省略することができる。【００５１】
計数回路１５を構成する図示しない計数要素は、それぞれ位相シフト回路１２の出力信号第１パルスＰＬＳ1〜第ＭパルスＰＬＳMを入力して計数し、計数値がセットされた値（タイミングの値の上位桁に対応する値Ｎ1）に達したときに計数終了信号を出力する。選択回路１３は、計数回路１５の計数回路要素からの出力信号の１つをタイミングの下位桁の値Ｎ2に応じて選択して、上位桁に対応する値Ｎ1と下位桁Ｎ2に対応する値とを結合した値Ｎ1Ｎ2に相当するタイミング信号として出力する。【００５２】
図１２は、図１１のタイミング発生回路１を具体的に示した回路であり、位相シフト回路１２は、繰返し信号発生回路１からの信号をパスさせる回路、遅延時間Ｔを発生させる第１遅延回路、遅延時間２・Ｔを発生させる第２遅延回路、・・・、遅延時間（Ｍ−１）・Ｔを発生させる第（Ｍ−１）遅延回路の並列接続からなる。
計数回路１４は、計数要素１４（１），１４（２），・・・，１４（Ｍ）からなり、それぞれに、上位桁Ｎ1がセットされており計数終了信号を選択回路１３に出力する。選択回路１３はＰＬＳ1、ＰＬＳ2、ＰＬＳ3、・・・、ＰＬＳMを入力し、下位桁Ｎ2の値に応じてＰＬＳ1、ＰＬＳ2、ＰＬＳ3、・・・、ＰＬＳMを選択する。選択回路１３は、タイミング値Ｎ1Ｎ2に対応するタイミング信号ＴＳを出力することができる。【００５３】
図１３のタイミング発生回路１は、繰返し信号発生回路１１と、計数回路１４と、位相シフト回路１２と、位相シフトコントローラ１３と、選択回路１５と、選択コントローラ１６とを備えている。
計数回路１４には、図示しない制御装置により前記所定のタイミングの値の上位桁Ｎ1に対応する値がセットされており、計数回路１４はセットした値に達するまで繰返し信号発生回路１１の出力パルスを計数し、計数値がセットされた値（タイミングの値の上位桁に対応する値Ｎ1）に達したときに計数終了信号を出力する。【００５４】
位相シフト回路１２は、計数回路１４が出力するパルスを第１パルスＰＬＳ1とし、この第１パルスＰＬＳ1、この第１パルスＰＬＳ1、および第１パルスＰＬＳ1より位相が順次シフトした第２パルスＰＬＳ2，第３パルスＰＬＳ3，・・・，第ＭパルスＰＬＳMを出力する。また、図１３においても、図９および図１１におけると同様、位相シフトコントローラ１３は、位相シフト回路１２を構成する遅延素子や遅延回路のうち、使用していない素子や回路を停止させるために使用されるもので、省略することができる。
選択回路１５は、位相シフト回路からの複数の出力信号（第１パルスＰＬＳ1、第２パルスＰＬＳ2，・・・，第ＭパルスＰＬＳM）の１つを下位桁に対応する値Ｎ2に応じて選択して、上位桁に対応する値Ｎ1と下位桁に対応する値Ｎ2とを結合した値Ｎ1Ｎ2に相当するタイミング信号として出力する。【００５５】
図１４は、図１３のタイミング発生回路１を具体的に示した回路である。
計数回路１４には、上位桁Ｎ1がセットされており、計数回路１４の計数終了信号は、位相シフト回路１２に出力される。位相シフト回路１２は、繰返し信号発生回路１からの信号をパスさせる回路、遅延時間Ｔを発生させる第１遅延回路、遅延時間２Ｔを発生させる第２遅延回路、・・・、遅延時間（Ｍ−１）Ｔを発生させる第（Ｍ−１）遅延回路の並列接続からなり、計数回路１４からの計数終了信号を遅延させる。
選択回路１３はＰＬＳ1、ＰＬＳ2、ＰＬＳ3、・・・、ＰＬＳMの何れかを下位桁Ｎ2の値に応じて選択し、タイミング値Ｎ1Ｎ2に対応するタイミング信号ＴＳを出力する。【００５６】
図１５は、図１３のタイミング発生回路１を具体的に示した回路の他の例である。図１５では、計数回路１４が計数終了信号を出力すると、この信号に基づき、選択コントローラ１６は、選択回路１５に選択指示を行う。また、位相シフトコントローラ１３は、計数回路１４の計数終了信号に基づき、使用しない遅延回路をインアクティブにする。【００５７】
図１６（Ａ），（Ｂ）に、第１パルスＰＬＳ1，第２パルスＰＬＳ2，第３パルスＰＬＳ3，・・・，第ＭパルスＰＬＳMと、タイミング信号ＴＳとを示す。図１６（Ａ）では、Ｎ2が最大Ｎ2MAXである場合を示し、図１６（Ｂ）では０＜Ｎ2＜Ｎ2MAXの場合を示す。【００５８】
図１７は、本発明のタイミング発生回路をパルス生成回路に応用した例を示す回路図である。
図１７において、パルス生成回路は、周期が一定であるかまたは変化し、一周期の間に複数のレベルで遷移する処理対象信号の当該レベル遷移のタイミング信号を発生するもので、処理対象信号は、具体的には、パルス幅変調されたパルス信号または電圧制御発振器の出力パルス信号とすることができる。【００５９】
繰返し信号発生回路１１は、たとえば２５〜１００ＭＨｚ程度の発振回路が使用できる。計数回路１４は、繰返し信号発生回路１１からのパルスを入力とし、タイミングの値（本実施形態ではＮ1Ｎ2とする）の上位桁（Ｎ1）に対応する値が与えられ、計数値がこの値（Ｎ1）に達したときに第１信号としてのパルスを出力する。
位相シフト回路１２は、計数回路１４の出力パルスよりも遅れ時間Ｔだけ位相がシフトした第２パルスＰＬＳ2、第２パルスよりも遅れ時間２・Ｔだけ位相がシフトした第３パルスＰＬＳ2、・・・・、第（Ｍ−１）パルスＰＬＳM-1よりも（Ｍ−１）・Ｔだけ位相がシフトした第ＭパルスＰＬＳMを出力する（ただし、（Ｍ−１）・Ｔ＜パルスの周期Ｔp）。【００６０】
選択回路１５は、位相シフト回路１２の出力のうち第１から第Ｍパルスを入力する。選択コントローラ１６には、処理対象信号がレベル遷移するタイミングの値の下位桁（Ｎ2）に対応する値がセットされ、選択コントローラ１６は、与えられた値に応じて、選択回路１５に第１から第Ｍパルスの何れかを選択する選択指示信号を出力する。【００６１】
波形調整回路１９は、計数回路１４が出力する第１パルスＰＬＳ1と選択回路１５が出力する第２から第Ｍパルスの何れかのパルスとを入力し、これらの波形から調整波形（合成波形）を出力する。波形調整回路１９は、入力に応じた処理を施すことができ、典型的にはＡＮＤまたはＯＲ回路から構成でき、第１パルスの立上がりまたは立下がりのタイミングをＴの整数倍の細かさで調整することができる。
図１２，図１４，図１５のタイミング発生回路では、位相シフト回路として、遅延時間が異なる、遅延素子や遅延回路を並列接続したが、図１８に示すように、同一遅延時間Ｔの遅延素子や遅延回路を直列接続し、接続端子から遅延時間Ｔ，２Ｔ，・・・，（Ｍ−１）Ｔの遅延信号を取りだすこともできる。【００６２】
図９から図１５のタイミング発生回路では各構成要素の適宜の共用や、各タイミング発生回路の複合が可能であり、図１９および図２０にその例を示す。【００６３】
図１９は、図９に示した回路の変形例を示す説明図である。図１９のタイミング発生回路１では、位相シフト回路１２（位相シフトコントローラ１３を備えている）の後段に、選択回路１５１と計数回路１４１の組と、選択回路１５２と計数回路１４２の組とが接続され、選択回路１５１と選択回路１５２とが、１つの選択コントローラ１６により制御される例を示している。図１９では、繰返し信号発生回路１１も２つの組に共用されており、計数回路１４１からタイミング信号ＴＳ1が出力され、計数回路１４２からタイミング信号ＴＳ2が出力されている。【００６４】
図２０は、図９に示した回路の他の変形例を示す説明図である。図２０のタイミング発生回路１では、繰返し信号発生回路１１の後段に、位相シフト回路１２１と選択回路１５１と計数回路１４１の組と、位相シフト回路１２２と選択回路１５２と計数回路１４２の組とが接続され、選択回路１５１と選択回路１５２とが１つの選択コントローラ１６により制御され、位相シフト回路１２１と位相シフト回路１２２とが１つの位相シフトコントローラ１３により制御される例を示している。
図２０では、繰返し信号発生回路１１が２つの組に共用されており、計数回路１４１からタイミング信号ＴＳ1が出力され、計数回路１４２からタイミング信号ＴＳ2が出力されている。なお、図２０では、位相シフト回路１２１の出力をＰＬＳ（１）1、ＰＬＳ（１）2，・・・，ＰＬＳ（１）Mで示し、位相シフト回路１２２の出力をＰＬＳ（２）1、ＰＬＳ2（２），・・・，ＰＬＳ（２）Mで示す。【００６５】
図２１および図２２は、繰返し信号発生回路が複数の位相の信号を発生する本発明のタイミング発生回路の構成例を示す図である。
図２１のタイミングを発生回路は、繰返し信号発生回路１１と、計数回路１４と、選択回路１５と選択コントローラ１６とを備えている。繰返し信号発生回路１１は、位相が所定量（シフト量ゼロを含む）シフトした複数の信号Ｐｈａｓｅ1，Ｐｈａｓｅ2，・・・，ＰｈａｓｅMを出力する。計数回路１４は、タイミングの値の上位桁Ｎ1に対応する値がセットされる図示しない複数の計数要素からなり、複数の計数要素はセットした値に達するまで計数し、計数終了信号を出力する。選択回路１５は、複数の計数要素からの計数終了信号を、下位桁Ｎ2に対応する値に応じて選択し、上位桁に対応する値Ｎ1と下位桁に対応する値Ｎ2とを結合した値Ｎ1Ｎ2に相当するタイミング信号ＴＳとして出力する。選択コントローラ１６は、選択回路１５に選択指示信号を出力して、上記の選択を行わせる。【００６６】
図２２のタイミングを発生回路は、繰返し信号発生回路１１と、選択回路１５と、選択コントローラ１６と、計数回路１４とからなる。繰返し信号発生回路１１は、位相が所定量（シフト量ゼロを含む）シフトした複数の信号を出力する。選択回路１５は、繰返し信号発生回路１１からの位相がシフトした信号を、タイミングの値の下位桁Ｎ2の値に対応して選択する。【００６７】
計数回路１４は、選択回路１３からの出力を入力して計数し、計数値がセットされた値に達したときに計数終了信号を、上位桁Ｎ1に対応する値と下位桁Ｎ2に対応する値とを結合した値Ｎ1Ｎ2に相当するタイミング信号ＴＳとして出力する。選択コントローラ１６は、選択回路１５に選択指示信号を出力して、上記の選択を行わせる。【００６８】
図２３は、図２１のタイミング発生回路の具体的な回路図である。図２３では、繰返し信号発生回路１１は、複数の複数の信号Ｐｈａｓｅ1，Ｐｈａｓｅ2，・・・，ＰｈａｓｅMを出力する第１発振回路ＰＧ1から第Ｍ発振回路ＰＧMからなる発振回路群１１１と、位相シフト回路１１２と、シフトコントローラ１１３を備えている。繰返し信号発生回路１１では、第１発振回路ＰＧ1に駆動信号ＴＲＧ1が入力され、第１発振回路ＰＧ1がＰｈａｓｅ1を出力すると、位相シフト回路１１２が、第２発振回路ＰＧ2，第３発振回路ＰＧ3，・・・，第Ｍ発振回路ＰＧMに駆動信号ＴＲＧ2，ＴＲＧ3，・・・，ＴＲＧMを出力し、第２発振回路ＰＧ2，第３発振回路ＰＧ3，・・・，第Ｍ発振回路ＰＧMは、順次Ｐｈａｓｅ2，Ｐｈａｓｅ3，・・・，ＰｈａｓｅMを出力する。計数回路１４（１），１４（２），・・・，１４（Ｍ）は、Ｐｈａｓｅ1，Ｐｈａｓｅ2，・・・，ＰｈａｓｅMをそれぞれ上位桁Ｎ2に達するまで計数し、計数終了信号を出力する。選択回路１５は下位桁Ｎ2に対応する計数回路を選択し、上位桁Ｎ1に対応する値と下位桁Ｎ2に対応する値とを結合した値Ｎ1Ｎ2に相当するタイミング信号ＴＳを出力する。【００６９】
図２４は、図２１のタイミング発生回路の他の具体的な回路図である。図２４では、外部信号ＥＳを第１発振回路ＰＧ1の駆動信号ＴＲＧ1とするとともに、ＥＳを位相シフト回路１１２に入力して、駆動信号ＴＲＧ2，ＴＲＧ3，・・・，ＴＲＧMを発生させている。【００７０】
図２５は、図２１のタイミング発生回路のさらに他の具体的な回路図である。図２５では、第１発振回路ＰＧ1の出力を遅延素子または遅延回路により遅延させて駆動信号ＴＲＧ2を生成して第２発振回路ＰＧ2を駆動し、第２発振回路ＰＧ2の出力を遅延させて駆動信号ＴＲＧ3を生成して第３発振回路ＰＧ3を駆動する。同様にして、第４発振回路ＰＧ4から第Ｍ発振回路ＰＧMを駆動している。なお、図２５では、第１発振回路ＰＧ1から第（Ｍ−１）発振回路ＰＧM-1の出力側の遅延素子または遅延回路が位相シフト回路１１２を構成している。
図２６は図２１のタイミング発生回路のさらに他の具体的な回路図である。図２６では、外部からの信号ではなく図２３の第１発振回路ＰＧ2の出力により、位相シフト回路１１２が駆動されている。【００７１】
図２７は図２２のタイミング発生回路の具体的な回路図である。図２７では、繰返し信号発生回路１１の出力Ｐｈａｓｅ1，Ｐｈａｓｅ2，・・・，ＰｈａｓｅMが選択回路１５に出力され、選択回路１５はタイミングの値の下位桁Ｎ2に対応する信号を選択し、計数回路１４に出力する。計数回路１４には上位桁Ｎ1がセットされているので、計数回路１４は、計数終了信号の出力により、上位桁Ｎ1に対応する値と、下位桁Ｎ2に対応する値とを結合した値Ｎ1Ｎ2に相当するタイミング信号ＴＳを出力する。なお、図２７では、位相シフト回路を符号５２で、位相シフトコントローラを符号５４で、発振回路を符号５３で示してある。【００７２】
第１発振回路ＰＧ1の出力を位相シフト回路５２に入力して第２発振回路ＰＧ2から第Ｍ発振回路ＰＧMの駆動タイミングを生成したが、外部信号を位相シフト回路５２に入力して第１発振回路ＰＧ1から第Ｍ発振回路ＰＧMの駆動タイミングを生成することもできるし、第１発振回路ＰＧ1の出力により第２発振回路ＰＧ2を駆動し、第２発振回路ＰＧ2により第３発振回路ＰＧ3を駆動し、順次前段の発振回路の出力により次の段の発振回路を駆動するようにもできる。【００７３】
遅延回路は、種々の構成をとることが可能である。たとえば、積分回路、ゲート素子、単安定マルチバイブレータ等を遅延回路として使用することができる。遅延回路として、遅延時間を変更できないものを使用できるし、図２８から図３１に示すようにプログラマブルに構成することもできる。図２８から図３０に示す遅延回路では、各遅延構成要素（ディレイ素子または遅延回路）の遅れ時間に重みを付け、スイッチで切り替えて組み合わせることにより多くの遅れ時間を作るようにできる。
遅延回路に、遅延素子の直列接続や遅延回路の直列接続からなる遅延回路群を多用する場合には、各遅延回路群の特性を同じにすることが困難になることがあるが、以下に述べる遅延回路を用いることで、誤差の少ない遅延回路を構成できる。【００７４】
図２８において、遅延回路３は、回路要素群３１と、ディレイコントローラ３２とからなる。遅延回路３は、
（ａ）
（Ｙ−１）個の遅れ時間Ｔ・Ｙ0の第１ディレイ回路、
（Ｙ−１）個の遅れ時間Ｔ・Ｙ1の第２ディレイ回路、
・・・
（Ｙ−１）個の遅れ時間Ｔ・ＹP-1の第Ｐディレイ回路、
からなる直列接続ディレイ回路群（図２８ではｄｌｙ1〜ｄｌｙQで示す）と、
（ｂ）
前記各第１ディレイ回路の両端子間にそれぞれ接続された（Ｙ−１）個の第１バイパススイッチ、
前記各第２ディレイ回路の両端子間にそれぞれ接続された（Ｙ−１）個の第２バイパススイッチ、
・・・
前記各第Ｐディレイ回路の両端子間にそれぞれ接続された（Ｙ−１）個の第Ｐバイパススイッチ、
からなるバイパススイッチ群（図２８ではＳA1，ＳA2，・・・，ＳAQで示す）と、
（ｃ）
前記各第１ディレイ回路の信号入力側から遠い側の端子と装置出力端子との間に接続された（Ｙ−１）個の第１出力スイッチ、
前記各第２ディレイ回路の信号入力側から遠い側の端子と装置出力端子との間に接続された（Ｙ−１）個の第２出力スイッチ、
・・・
前記各第Ｐディレイ回路の信号入力側から遠い側の端子と装置出力端子との間に接続された（Ｙ−１）個の第Ｐ出力スイッチ、
からなる出力スイッチ群（図２８ではＳB1，ＳB2，・・・，ＳBQで示す）と、
から構成できる。
この場合、ディレイ回路ｄｌｙ1〜ｄｌｙQには各ディレイ回路のバイパススイッチＳA1，ＳA2，・・・，ＳAQに同期してオン・オフする短絡防止スイッチＳC1，ＳC2，・・・，ＳCQを直列に接続することができる。なお、ＳCk（ｋ＝１，２，・・・，Ｑ）は、ＳAk（ｋ＝１，２，・・・）がオンのときにオフとなり、ＳAK（ｋ＝１，２，・・・）がオフのときにオンとなる。【００７５】
Ｙ＝５の場合に、たとえば、４個の遅延時間Ｔ・５0のディレイ回路と、４個の遅延時間Ｔ・５1のディレイ回路と、４個の遅延時間Ｔ・５2のディレイ回路との直列接続ディレイ回路群により、Ｔから１２４・Ｔまでの遅延を作ることができる回路を構成できる。【００７６】
図２８に、Ｙ＝２の場合の遅延回路を示す。図２８において、遅延回路３は、回路要素群３１と、ディレイコントローラ３２とからなる。回路要素群３１は、Ｑ個のディレイ回路（ｄｌｙ1〜ｄｌｙQ）とスイッチ群（ＳA1〜ＳAQ，ＳB1〜ＳBQ）からなり、ｄｌｙ1，ｄｌｙ2，・・・，ｄｌｙQは、２0・Ｔ，２1・Ｔ，・・・，２M-1・Ｔの遅れ時間を生成できる。ディレイコントローラ３２がスイッチ群（ＳA1〜ＳA4，ＳB1〜ＳB4）をオン・オフ制御することにより、図３１に示すようなスイッチの切り替えの組み合わせにより０，Ｔ，２Ｔ，・・・，２M-1・Ｔまでの遅れ時間を生成できる。【００７７】
すなわち、Ｙ＝２のときは、同じ遅延時間のディレイ回路は複数必要なく、最大遅延時間１５・Ｔの遅延を生成でき、遅延時間Ｔの遅延回路を１５個直列に接続した場合と、同じ効果を得ることができる。同様に、１０個の遅延回路を用いれば、最大で１０２３個を直列に接続した場合と同じ効果が得られる。
図３０に、図２８の回路を応用した位相シフト回路の例を示す。図３０では、位相シフト回路、位相シフト回路１２（すなわち回路要素群３１）の前段に設けられており、計数回路１４が位相シフト回路１１の後段に設けられている。
図３１に、タイミング発生回路３により出力される信号の遅延時間と、位相シフト回路３２を構成するスイッチ群のオン・オフ状態との関係を示す。【００７８】
図３２および図３３は、本発明をよりわかり易くした説明図である。
図３２では、１周期が10μ\ochsと考え、パスを選ぶことによって、0μｓから9μｓ迄の10段階でディレイさせることができるものとする。1292μ\ochsを数えるときは、位相シフト回路で2だけディレイさせ、カウンタ６２で129計数する。これにより1292μ\ochsの時間を計数できる。位相シフトコントローラ６４は、必要なパスのディレイのみをオンするので、省電力となる。また、図３３では、２つの選択回路７５，７６を使用して、ディレイ１つ当たりτの遅れとして５τの遅れを生成することができる。【００７９】
図３４，図３５に、マトリクスを使用したタイミング発生回路の具体例を示す。
図３４では、遅延ゲートをマトリックス状に配置、X-Yアドレスで目的の遅延時間を選択する。各遅延ゲートの負荷が均一な効果がある。
一方向配列型 (本例) では、選択行アドレスの下位行も選択状態にするデコードを行う。一方向配列型 (本例)の他に、蛇行型も可能(行アドレスのEVN/ODDで列デコード方式を補正) である。また、遅延ゲートを3-ステート出力付きにして未使用のゲートをオフにして消費電力を低減することができる。この場合は各ゲート出力にプルアップ抵抗を付ける。
さらに、立ち上がり遅延と立ち下がり遅延の均等化を図るために、プルアップ抵抗値で調整する、インバータを非反転型ゲートに置換する、出力バッファで極性を合わせるといったこともできる。
図３５では、列選択ゲートとしてクロックドゲートを使用→遅延用各ゲートの付加が均一で遅延時間のバラツキが小さい。
遅延ゲートを3-ステート出力付きにして未使用のゲートを列遅延回路単位でオフにして消費電力を低減することができる。また、行選択スイッチとしてクロックドゲートを使用することも可能である。
図３６（Ａ）から（Ｄ）にディレイ回路の具体例を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【国際調査報告】
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