【事件の表示】
　特願２０１３−　６６６５９「半導体装置の製造方法」拒絶査定不服審判事件〔平成２６年１０月　６日出願公開、特開２０１４−１９２３５１〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は，平成２５年３月２７日の出願であって，その手続の経緯は以下のとおりである。
　平成２７年　５月　７日　　審査請求
　平成２８年　６月２８日　　拒絶理由通知（起案日）
　平成２８年　８月　２日　　意見書及び手続補正書の提出
　平成２８年１１月　９日　　拒絶査定（起案日）
　平成２９年　１月３１日　　審判請求
　
第２　本願発明に対する判断
　１　本願発明
　本願の請求項１ないし４に係る発明は，平成２８年８月２日に提出された手続補正書により補正された特許請求の範囲の記載からみて，その特許請求の範囲の請求項１ないし４に記載されている事項によって特定されるものであって，そのうち，請求項１に係る発明（以下「本願発明」という。）は，以下のとおりのものである。
「半導体基板の上に絶縁膜を形成する工程と，
　前記絶縁膜の上にパターニングされたレジストを形成する工程と，
　前記レジストをマスクとして前記絶縁膜をドライエッチングして前記半導体基板の一部を露出する開口を形成するエッチング工程と，
　前記エッチング工程の後に前記レジストを除去するレジスト除去工程と，
　前記レジスト除去工程の後に前記絶縁膜に異方性ドライエッチングを施し前記開口の幅を広げる追加エッチング工程と，
　前記追加エッチング工程の後に，前記開口の底面に露出した前記半導体基板，前記開口の側面に露出した前記絶縁膜の側面，及び前記絶縁膜の上にバリアメタルを形成する工程と，
　スパッタ法により，前記バリアメタルの上に，前記開口を充填しかつ前記バリアメタルを覆うように金属膜を形成する工程と，
　前記金属膜の一部を，前記金属膜の上面と前記バリアメタルの上面が１つの平坦面を形成するようにエッチングする工程と，
　スパッタ法により，前記金属膜と同じ材料で，前記平坦面の上にエミッタ電極を形成する工程と，を備え，
　前記半導体基板にはゲートトレンチが形成され，
　平面視で前記ゲートトレンチの一部と前記金属膜の下端が重なることを回避しつつ，平面視で前記ゲートトレンチの一部と前記金属膜の上端が重なることを特徴とする半導体装置の製造方法。」
　
　２　引用例の記載事項と引用発明
　（１）引用例１
　本願の出願前に頒布され，原査定の根拠となった平成２８年６月２８日付けの拒絶理由通知において引用された特開２００５−２５９９０４号公報（以下「引用例１」という。）には，「半導体装置」（発明の名称）に関して，図１〜図５６とともに，以下の事項が記載されている（下線は，参考のため，当審において付したものである。以下同様である。）。
　　ア　「【技術分野】
【０００１】
　本発明は，例えばパワーＭＯＳＦＥＴ(Metal Oxide Semiconductor Filed Effect Transistor)のような半導体装置に関する。」
　　イ　「【発明を実施するための最良の形態】
【０００９】
　電力用半導体装置の半導体チップにおいて，パワーＭＯＳＦＥＴの場合，各セルのソース領域に対応して電極膜が設けられており，ＩＧＢＴの場合，各セルのエミッタ領域に対応して電極膜が設けられている。これらの電極膜と外部（半導体チップが搭載されるリードフレームや基板等）との接続にはボンディングワイヤが広く利用されている。しかし，各電極膜に対応してボンディングワイヤが設けられているため，電極膜と外部との接続部の抵抗（いわゆるパッケージ抵抗）が大きくなる傾向にある。
【００１０】
　そこで，パッケージ抵抗を下げる目的で，これらの電極膜に共通接続された板状のストラップ電極を，ボンディングワイヤの替りに用いることがある。本発明の実施形態は，このようなストラップ電極板を備える電力用半導体装置を前提とする。
【００１１】
  本発明の実施形態を以下の項目に分けて説明する。
【００１２】
　　［第１実施形態］
　　　（電力用半導体装置の構造）
　　　（電力用半導体装置の動作）
　　　（第１実施形態の主な効果）  
　　　（電力用半導体装置の製造方法）
　　［第２実施形態］
　　　（電力用半導体装置の構造）
　　　（電力用半導体装置の製造方法）
　　［第３実施形態］
　　　（電力用半導体装置の構造）
　　　（電力用半導体装置の製造方法）
　　［第４実施形態］
　　［第５実施形態］
　　［第６実施形態］
　　［第７実施形態］
　なお，各実施形態を説明する図において，既に説明した図の符号で示すものと同一のものについては，同一符号を付すことにより説明を省略する。
【００１３】
　　［第１実施形態］
　第１実施形態に係る
電力用半導体装置は，トレンチゲート構造のパワーＭＯＳＦＥＴである
　……（中略）……
【００１７】
　図２に示すＭＯＳＦＥＴの形成領域では，
ｎ
−
型シリコン領域１９がドリフト領域２３となり，ｐ型シリコン領域２１がボディ領域２５となる。ボディ領域２５の上のエピタキシャル層１７には，ｎ
＋
型のソース領域２７が形成されている。ｎ
＋
型シリコン基板１５はドレイン領域２９として機能する
【００１８】
　図２に示すＭＯＳＦＥＴの形成領域の半導体層３には，ソース領域２７及びボディ領域２５を貫通して，ドリフト領域２３に至るゲート用トレンチ３１が形成されている。トレンチ３１の表面にはシリコン酸化膜からなるゲート絶縁膜３３が形成されている。トレンチ３１にはポリシリコンを含むゲート５が埋め込まれている。よって，ゲート５は，半導体層３の一方の面から半導体層３中に延びるゲート用トレンチ３１内にゲート絶縁膜３３を介して形成されていることになる。
【００１９】
　さらにトレンチ３１内には，ゲート５上に積層されてゲート５と接続する埋込メタル３５が埋め込まれている。
埋込メタル３５の底面３５ａは，ソース領域２７（第１半導体領域の一例）の底面２７ａより上に位置している
　　ウ　「【００３６】
　　　（
電力用半導体装置の製造方法
　第１実施形態に係る電力用半導体装置の製造方法について，図２，図３，図６〜図２１を用いて説明する。図６〜図２１のうち，Ａ１−Ａ２断面（ＭＯＳＦＥＴの形成領域）を示す図は図２と対応し，Ｂ１−Ｂ２断面（ゲート引回配線の形成領域）を示す図は図３と対応する。
【００３７】
　図６及び図７に示すように，
エピタキシャル層１７が形成されたｎ
＋
型シリコン基板１５を準備する
【００３８】
　ＭＯＳＦＥＴの形成領域（図６）を露出すると共にゲート引回配線の形成領域（図７）を覆うレジスト５９を形成する。レジスト５９をマスクとして，ｐ型シリコン領域２１の表層にｎ型のイオン注入をする。これにより，図６のｐ型シリコン領域２１の表層にｎ＋型のソース領域（第１半導体領域の一例）２７を形成する。その後，レジスト５９を除去する。
【００３９】
　図８及び図９に示すように，ゲート用トレンチの形成領域に開口を有するレジスト６１を半導体層３の上に形成する。レジスト６１をマスクとして，ソース領域２７及びボディ領域２５を異方性エッチングする。これにより，
ソース領域２７及びボディ領域２５を貫通して，ドリフト領域２３に到達するゲート用トレンチ３１を半導体層３に形成する
【００４０】
　図１０及び図１１に示すように，
熱酸化により，ゲート用トレンチ３１の表面にゲート絶縁膜３３，ソース領域２７及びｐ型シリコン領域２１の上に絶縁膜３７を形成する
【００４１】
　図１２及び図１３に示すように，ＭＯＳＦＥＴの形成領域（図１２）に位置するポリシリコン膜６３を露出すると共にゲート引回配線の形成領域（図１３）に位置するポリシリコン膜６３の上に所定の開口６７を有するレジスト６５を形成する。開口６７は，ゲート引回配線のメタル部が形成される領域に対応する。レジスト６５は，ゲート引回配線の形成領域に位置するポリシリコン膜６３を部分的に覆うマスクパターンの一例である。
【００４２】
　レジスト６５（マスクパターンの一例）をマスクにし，かつ絶縁膜３７をエッチングストッパにして，ポリシリコン膜６３を選択的に異方性エッチングする。これにより，
ゲート用トレンチ３１内にゲート５を形成する
【００４３】
　図１４及び図１５に示すように，例えばスパッタリングにより，アルミニウムや銅からなるメタル膜６９を半導体層３の一方の面の全面に形成する。これにより，ゲート５上のゲート用トレンチ３１がメタル膜６９で埋まる。
【００４４】
　図１６及び図１７に示すように，メタル膜６９をエッチバック（選択的除去の一例）する。これにより，ゲート５の上面５ａとゲート用トレンチの入口３１ａ（図１２）との間のスペースに埋込メタル３５を形成し，ポリシリコン部３９の間のスペースにメタル部４１を形成する。言い換えれば，
ゲート用トレンチ３１にゲート５の上に位置する埋込メタル３５を形成する
【００４５】
　図１８及び図１９に示すように，例えば
ＣＶＤによりシリコン酸化膜からなる層間絶縁膜４３を半導体層３の一方の面の全面に形成する
ゲート５間に開口を有するレジスト７１を層間絶縁膜４３の上に形成する
レジスト７１をマスクにして，層間絶縁膜４３及び絶縁膜３７を異方性エッチングにより選択的に除去する。これにより，ソース領域２７に到達するコンタクトホール７３を形成する
そして，レジスト７１を除去する
【００４６】
　図２０及び図２１に示すように，例えば
スパッタリングにより，電極膜１１となるアルミニウム膜をコンタクトホール７３が埋まるように，層間絶縁膜４３の上に形成する
このアルミニウム膜をエッチバックすることにより，コンタクトホール７３に電極膜１１を形成する。これにより，ソース領域２７と接続する電極膜１１が層間絶縁膜４３中に形成される
【００４７】
　図２及び図３に示すように，例えば
スパッタリングによりアルミニウムからなる下敷メタル４５を層間絶縁膜４３の上に形成する。下敷メタル４５は電極膜１１に共通接続されている
【００４８】
　次に，圧着によりストラップ電極板１３を複数の電極膜１１に共通接続する。詳しくは，ストラップ電極板１３を下敷メタル４５に押し付けながら，ストラップ電極板１３に熱又は超音波を加えることにより，ストラップ電極板１３を下敷メタル４５に取り付ける。
【００４９】
　第１実施形態は図３に示す構造のゲート引回配線７を備えるため，ストラップ電極板１３を下敷メタル４５に押し付ける際に，ゲート引回配線７上の層間絶縁膜４３にクラックが発生するのを防止できる。」
　　エ　「【００８４】
　　［第７実施形態］
　第７実施形態に係る電力用半導体装置は，トレンチゲート構造のＩＧＢＴ（Ｕ−ＩＧＢＴ）を備える。図５５は，この電力用半導体装置９５に備えられるＩＧＢＴの断面構造を示す図であり，図２と対応する。図５６は電力用半導体装置９５に備えられるゲート引回配線の断面構造を示す図であり，図３と対応する。
【００８５】
　第７実施形態はＩＧＢＴなので，図２及び図３に示す構造にコレクタ領域として機能するｐ＋型シリコン領域９７（第２半導体領域の一例）が追加される。また，ソース領域２７（図２）は，第１半導体領域の一例であるエミッタ領域９９（図５５）となる。」
　　オ　図６には，ｎ＋型層１５（あるいは２９）の上に，ｎ−型層１９（あるいは２３），ｐ型層２１（あるいは２５），ｎ＋型層２７がこの順で積層されていることが記載されている。
　そして，図１６には，ｎ＋型層及びｐ型層を貫通してｎ−型層に至るトレンチ３１が形成されて，前記ｎ＋型層と前記トレンチ３１の表面を覆うように絶縁膜が形成され，前記絶縁膜で覆われた前記トレンチ３１の内部にゲート５及び埋込メタル３５が埋め込まれている構造が示されている。
　また，図２０には，上記の構造の上に，層間絶縁膜４３と，当該層間絶縁膜４３に形成された開孔に埋め込まれた電極膜１１とが形成され，前記層間絶縁膜４３の上面と前記電極膜１１の上面は，１つの平坦面を形成していることが記載されている。
　　カ　以上のア〜オから，引用例１には，次の発明（以下「引用発明」という。）が記載されているといえる。
「ｎ＋型シリコン基板の上に，ｎ−型層，ｐ型層，ｎ＋型層をこの順で積層し，前記ｎ＋型層及び前記ｐ型層を貫通して前記ｎ−型層に至るゲート用トレンチを形成し，前記ｎ＋型層と前記ゲート用トレンチの表面を覆うように絶縁膜を形成し，前記絶縁膜で覆われた前記ゲート用トレンチの内部にゲート及び埋込メタルを埋め込んだ構造を形成する工程と，
　前記構造の一方の面の全面に，ＣＶＤによりシリコン酸化膜からなる層間絶縁膜を形成する工程と，
　前記ゲート間に開口を有するレジストを前記層間絶縁膜の上に形成する工程と，
　前記レジストをマスクにして，前記層間絶縁膜を異方性エッチングにより選択的に除去することにより，前記ｎ＋型層に到達するコンタクトホールを形成する工程と，
　前記レジストを除去する工程と，
　スパッタリングにより，電極膜となるアルミニウム膜を前記コンタクトホールが埋まるように前記層間絶縁膜の上に形成する工程と，
　前記アルミニウム膜をエッチバックすることにより，コンタクトホールに電極膜を形成し，これにより，前記ｎ＋型層と接続する前記電極膜を前記層間絶縁膜中に形成する工程と，
　アルミニウムからなり，前記電極膜に接続される下敷メタルを前記層間絶縁膜の上にスパッタリングにより形成する工程と，
を備えることを特徴とする電力用半導体装置の製造方法。」
　（２）引用例２
　本願の出願前に頒布され，原査定の根拠となった平成２８年６月２８日付けの拒絶理由通知において引用された特開平４−２５１９２６号公報（以下「引用例２」という。）には，「半導体装置の製造方法」（発明の名称）に関して，図１〜図４とともに，以下の事項が記載されている。
　　ア　「【０００１】
【産業上の利用分野】本発明は，半導体装置の多層配線間の
スルーホールの配線カバレッジ性の改善のために，ドライエッチング方式を利用してスルーホールをテーパー加工する
　　イ　「【０００８】
【発明が解決しようとする課題】従って，配線材料形成前の形状を安定化する必要性があるが，本発明では，ＲＩＥ装置でのスルーホール加工において，エッチングガスの種類やエッチング条件を変えて，
通常のＲＩＥモードとフォトレジスト剥離モードとテーパー形成モードとを組合わせることにより，再現性の良いスルーホール形状を得ることを目的とする
　　ウ　「【０００９】
【課題を解決するための手段】図１は本発明の原理説明図である。図において，１は下層配線膜，２は絶縁膜，３はレジスト膜，４は弗素系ガス，５はスルーホール，６は酸素ガス，７は不活性ガス，８は上層配線膜である。
【００１０】第一段階として，通常のＲＩＥエッチング状態で，下層配線材料が露出するまで，マスクであるレジスト膜に忠実に異方性エッチングを行う。次に，同一のチャンバ内で酸素のみのプラズマによりレジスト膜を除去する。
【００１１】最後に，不活性ガスのプラズマによりスルーホールの上縁角を丸めてスルーホールの加工を終了する。即ち，本発明の目的は，
半導体基板上の層間絶縁膜のスルーホール形成において
弗素系ガス４を用いて該絶縁膜２を反応性イオンエッチングにより異方性エッチングして，該絶縁膜２にスルーホール５を開口する工程
該レジスト膜３をアッシングして除去する工程
不活性ガス７を用いて該絶縁膜２の異方性エッチングを行ない，該スルーホール５の上縁を削る工程と
　（３）引用例３
　本願の出願前に頒布され，原査定の根拠となった平成２８年６月２８日付けの拒絶理由通知において引用された特開２００３−３１８３９６号公報（以下「引用例３」という。）には，「縦型ＭＯＳＦＥＴとその製造方法」（発明の名称）に関して，図１〜図１１とともに，以下の事項が記載されている。
　　ア　「【０００１】
【発明の属する技術分野】本発明はセルの小型化を図った縦型ＭＯＳＦＥＴに関し，特にＵ字型の
トレンチ溝にゲート電極を形成したＭＯＳＦＥＴ
　　イ　「【００１３】
【課題を解決するための手段】本発明は，半導体基板に設けられたトレンチ型のゲートで囲まれた領域にユニットセルが構成され，当該ユニットセル内にベース層及びソース層が形成され，当該ユニットセルの中央に基板の表面側からソース層及びベース層にわたってトレンチ型のコンタクトが形成され，基板の表面にコンタクトにつながるソース電極が形成され，基板の裏面にドレイン電極が形成されているＵＭＯＳＦＥＴにおいて，コンタクトはベース層の不純物濃度のピーク深さと異なる深さに形成され，かつコンタクトの底部にベースコンタクト層が形成されていることを特徴とする。
【００１４】ここで，半導体基板の表面からのコンタクトの深さｄと，同じく半導体基板の表面からのベース層の不純物濃度のピークの深さｚとの間には，ｄ≦ｚ−０．１μｍまたはｄ≧ｚ＋０．１μｍの関係を有する。また，コンタクトの側壁にはベースコンタクト層が形成されていない。なお，コンタクトの底面及び側壁には金属シリサイドが形成されていることが好ましい。また，
コンタクト内には金属が埋設されて表面が平坦化され，この平坦化された表面上にソース電極が形成されてその表面が平坦化される。
【００１５】本発明の製造方法は，ＵＭＯＳＦＥＴの製造方法において，ソース層及びベース層にトレンチ型のコンタクトを形成するためのコンタクトホールをベース層の不純物濃度のピーク深さと異なる深さに形成した後，当該コンタクトホールの内面に酸化膜を形成し，当該酸化膜を介して前記コンタクトホールの底面に不純物をイオン注入してベースコンタクト層を形成することを特徴とする。
【００１６】ここで，コンタクトホールは表面から裏面側に向けて開口寸法が徐々に低減するテーパ状に形成する。また，当該コンタクトホールの底面に対して垂直方向，あるいは垂直方向から若干傾いた角度方向からイオン注入する。また，コンタクトホールの底面及び側壁に金属シリサイドを形成する工程を含むことが好ましい。さらに，コンタクトホールを形成した後，当該コンタクトホール内に金属を埋設し，かつ当該金属の表面を平坦化した後にソース電極を形成する工程を含むことが好ましい。」
　　ウ　「【００１９】図３（ａ）は本発明の第１の実施形態の断面図であり，Ｎ＋型シリコン基板１表面に形成されたＮ−型エピタキシャル層２表面に，Ｐ型ベース層９，Ｎ＋型ソース層１０が形成され，Ｐ型ベース層９を貫通してＮ−型エピタキシャル層２にするトレンチ６内には，ゲート酸化膜７及びポリシリコン８が埋め込まれている。ゲート電極となるポリシリコン８上には層間酸化膜１１が形成され，隣接するトレンチゲート間にはＮ＋型ソース層１０を貫通してＰ型ベース層９に達する所要深さのコンタクトホール１２が形成されている。コンタクトホール１２直下にはＰ＋型ベースコンタクト層１４が形成されている。コンタクトホール１２内には層間酸化膜１１上にまで延在するバリアメタル１６が堆積され，その表面上のコンタクトホール１２の直上部分にはＷ１７が埋め込まれ，さらにその表面上にはソース電極１８が形成されている。またＮ＋型シリコン基板１の裏面にはドレイン電極１９が形成されている。」
　　エ　「【００２１】図４〜図６は図２のＵＭＯＳＦＥＴの製造方法を説明するための工程断面図である。まず，図４（ａ）に示すように，Ｎ＋型シリコン基板１表面に，Ｎ−型エピタキシャル層２を成長させる。
　……（中略）……
【００２６】次に，図５（ｂ）に示すように，ＣＶＤにより０．５〜１μｍの厚さで層間酸化膜１１を堆積する。層間酸化膜としては，ＴＥＯＳ（テトラエトキシシラン）ガスを用いたＳｉＯ２やＢＰＳＧ（ボロンリンケイ酸ガラス）が一般的である。次に，図５（ｃ）に示すように，フォトリソグラフィーによりパターニングを行い，
層間酸化膜１１のエッチングを行い，連続してＮ
＋
型ソース層１０を貫通してＰ型ベース層９まで達する深さにシリコンをエッチングして，コンタクトホール１２を形成する。
【００２７】また，前記コンタクトホール１２において，図７（ａ）に示すように，
シリコン表面であるＮ
＋
型ソース層１０表面とコンタクトホール１２のなすテーパ角度θ１は，θ１＜９０°
であることが望ましい。
ソース電極またはそれに接続される材料を埋め込む際のカバレッジを考慮して
【００２８】次に，図５（ｄ）に示すように，ＣＶＤにより酸化膜１３を５〜３０ｎｍの厚さで堆積後，ＢＦ２イオンの注入を及び窒素雰囲気での熱処理による活性化を行い，Ｐ＋型ベースコンタクト層１４をコンタクトホール１２の底部下に形成する。この時，熱処理をかけすぎると，不純物が横方向と下方向に拡散が進み，Ｐ＋型ベースコンタクト層が拡がってしまうため，イオンの活性化に必要な最小限の熱処理時間，温度に抑える必要がある。例えば，ＢＦ２イオンを，１５〜８０ｋｅＶのエネルギー，５Ｅ１４〜５Ｅ１５／ｃｍ２のドーズ量で注入し，８００〜９００℃，数分〜数１０分の熱処理，または９００〜１０５０℃，数秒〜数１０秒のＲＴＡ（Rapid Thermal Anealling)を行う。
【００２９】次に，前記酸化膜１３を除去した後，図６（ａ）に示すように，
スパッタによりＴｉとＴｉＮ（窒化チタン）からなるバリアメタル１６を堆積した後，ＣＶＤによりＷ１７を堆積する。Ｗ１７の厚さは，コンタクトホール１２の開口幅以上にする。次に，図６（ｂ）に示すように，Ｗ１７をエッチバックしてコンタクトホール１２内にプラグ状に残す。次に，図６（ｃ）に示すように，スパッタによりＡｌＳｉ（アルミシリコン）またはＡｌＳｉＣｕ（アルミ銅シリコン）を堆積し，ソース電極１８を形成する。
　　オ　図６には，バリアメタル１６が，Ｎ＋型ソース層１０と，トレンチゲートの上方に設けられて側面がコンタクトホール１２の側面となる層間絶縁層１１の側面及び上面の上とに，形成されていること，前記層間絶縁層１１上の前記バリアメタル１６の上面と前記コンタクトホール１２に埋め込まれたタングステン１７の上面とで平坦面を形成していること，がそれぞれ示されている。
　（４）引用例４
　本願の出願前に頒布され，原査定の根拠となった平成２８年６月２８日付けの拒絶理由通知において引用された特開２０１１−２４９４９１号公報（以下「引用例４」という。）には，「電力用半導体装置」（発明の名称）に関して，図１〜図３６とともに，以下の事項が記載されている。
　　ア　「【技術分野】
【０００１】
　本発明は，ＩＧＢＴ（Insulated Gate Bipolar Transistor）やＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）などの電力用半導体装置に関し，特に素子破壊を防いで信頼性を向上することができる電力用半導体装置に関する。」
　　イ　「【００１０】
実施の形態１．
　図１は，実施の形態１に係る電力用半導体装置を示す断面図である。ｎ型半導体基板１０はＳｉからなり，互いに対向する第１の主面と第２の主面を有する。ｎ型半導体基板１０の第１の主面にｐ型半導体層１２が形成されている。ｐ型半導体層１２の表面の一部にｎ＋半導体層１４が形成されている。ｎ＋半導体層１４とｐ型半導体層１２を貫通してｎ型半導体基板１０に達するトレンチ溝１６が形成されている。トレンチ溝１６内にゲート絶縁膜１８を介してゲート電極２０が埋設されている。層間絶縁膜２２がゲート電極２０を覆っている。
【００１１】
　ｎ型半導体基板１０の第１の主面に複数のセル領域２４が形成されている。各セル領域２４は，ｎ＋半導体層１４及びｐ型半導体層１２と，ゲート電極２０と，層間絶縁膜２２とを有する。各セル領域２４において層間絶縁膜２２とｎ＋半導体層１４及びｐ型半導体層１２との間に段差が存在する。
【００１２】
　複数のセル領域２４上にエミッタ電極２６が形成されている。エミッタ電極２６はｎ＋半導体層１４及びｐ型半導体層１２に接続されている。ゲート電極２０は層間絶縁膜２２によりエミッタ電極２６に対して絶縁されている。ｎ型半導体基板１０の第２の主面にｎ＋半導体層２８とｐ型コレクタ層３０が形成されている。第２の主面上にコレクタ電極３２が形成されている。
【００１３】
　エミッタ電極２６は，ｎ型半導体基板１０上に順次形成されたバリアメタル２６ａと，第１の金属膜２６ｂと，高強度金属膜２６ｃと，第２の金属膜２６ｄとを有する。ここで，加工性やワイヤ接続の容易性から，
第１の金属膜２６ｂ
はＡｌを９５％以上有する金属からなる
バリアメタル２６ａ
は，Ｔｉ，Ｗ，Ｍｏ，Ｖなどの高融点金属又は高融点金属の導電性化合物からなる
【００１４】
　本実施の形態の効果について比較例と比較しながら説明する。図２は，比較例に係る電力用半導体装置を示す断面図である。比較例では，エミッタ電極３４は，Ａｌを９５％以上有する１つの膜だけからなる。このエミッタ電極３４にワイヤを超音波接続する際にエミッタ電極３４が変形して，層間絶縁膜２２やセル領域２４などの素子が破壊される場合がある。
【００１５】
　一方，本実施の形態でも，エミッタ電極２６にワイヤを超音波接続する際に第２の金属膜２６ｄは変形する。しかし，第２の金属膜２６ｄよりも強度が高い高強度金属膜２６ｃが存在するため，第１の金属膜２６ｂの変形は抑制される。従って，ワイヤ接続による層間絶縁膜２２やセル領域２４へのダメージを緩和できる。また，アウタリードを主電極に直接に圧接やはんだ接続する場合でも，熱ストレスによる素子破壊を防ぐことができる。よって，素子破壊を防いで信頼性を向上することができる。
【００１６】
　また，
第１の金属膜２６ｂの下に高融点金属又は高融点金属の導電性化合物からなるバリアメタル２６ａを設けることで，ＭＯＳＦＥＴやＩＧＢＴなどの微細パターンを有する半導体装置において電極によるＳｉ食われを防止できる
　　ウ　図１〜３には，バリアメタル２６ａが，ｐ型半導体層１２とｎ＋半導体層１４の上と，及び，トレンチ溝１６内に埋設されたゲート電極２０の上方に設けられた層間絶縁膜２２の側面と上面の上とに，形成されていることが示されている。
　３　対比
　（１）本願発明と引用発明との対比
　本願発明と，引用発明とを対比する。
　　ア　本願明細書には，段落【００２３】に，「ここでの半導体基板は，先に述べているとおりｎ−層１０，ｐベース層１１，ｎ＋エミッタ領域１３，ゲートトレンチ１２，１４，及び絶縁膜１６，１８を備える。」と記載されている。
　そうすると，引用発明の「ｎ＋型シリコン基板の上に，ｎ−型層，ｐ型層，ｎ＋型層をこの順で積層し，前記ｎ＋型層及び前記ｐ型層を貫通して前記ｎ−型層に至るゲート用トレンチを形成し，前記ｎ＋型層と前記ゲート用トレンチの表面を覆うように絶縁膜を形成し，前記絶縁膜で覆われた前記ゲート用トレンチの内部にゲート及び埋込メタルを埋め込んだ構造」は，本願発明の「半導体基板」に相当する。
　したがって，引用発明の「前記構造の一方の面の全面に，ＣＶＤによりシリコン酸化膜からなる層間絶縁膜を形成する工程」は，本願発明の「半導体基板の上に絶縁膜を形成する工程」に相当する。
　　イ　引用発明の「前記ゲート間に開口を有するレジストを前記層間絶縁膜の上に形成する工程」は，本願発明の「前記絶縁膜の上にパターニングされたレジストを形成する工程」に相当する。
　　ウ　引用発明の「前記レジストをマスクにして，前記層間絶縁膜を異方性エッチングにより選択的に除去することにより，前記ｎ＋型層に到達するコンタクトホールを形成する工程」と，本願発明の「前記レジストをマスクとして前記絶縁膜をドライエッチングして前記半導体基板の一部を露出する開口を形成するエッチング工程」とは，「前記レジストをマスクとして前記絶縁膜」を「エッチングして前記半導体基板の一部を露出する開口を形成するエッチング工程」である点で共通する。
　　エ　引用発明の「コンタクトホールを形成する工程」において「マスク」として利用した「前記レジストを除去する工程」は，本願発明の「前記エッチング工程の後に前記レジストを除去するレジスト除去工程」に相当する。
　　オ　引用発明の「スパッタリングにより，電極膜となるアルミニウム膜を前記コンタクトホールが埋まるように前記層間絶縁膜の上に形成する工程」と，本願発明の「スパッタ法により，前記バリアメタルの上に，前記開口を充填しかつ前記バリアメタルを覆うように金属膜を形成する工程」とは，「スパッタ法により」，「前記開口を充填」するように「金属膜を形成する工程」である点で共通する。
　　カ　引用発明の「前記アルミニウム膜をエッチバックすることにより，コンタクトホールに電極膜を形成し，これにより，前記ｎ＋型層と接続する前記電極膜を前記層間絶縁膜中に形成する工程」において，「エッチバック」はエッチングにより平らな面を形成する手法であることは，当業者の技術常識である。
　加えて，引用例１の図２０からは，前記「アルミニウム膜をエッチバック」した状態では，第２の２（１）オで指摘したように，層間絶縁膜４３の上面と電極膜１１の上面が１つの平坦面を形成していることが把握できる。
　したがって，引用発明の「前記アルミニウム膜をエッチバックすることにより，コンタクトホールに電極膜を形成し，これにより，前記ｎ＋型層と接続する前記電極膜を前記層間絶縁膜中に形成する工程」と，本願発明の「前記金属膜の一部を，前記金属膜の上面と前記バリアメタルの上面が１つの平坦面を形成するようにエッチングする工程」とは，「前記金属膜の一部を，前記金属膜の上面」が一部となって「１つの平坦面を形成するようにエッチングする工程」である点で共通する。
　　キ　引用発明において，「下敷メタル」は「電極膜」を介して「ｎ＋型層」に接続されている。そして，第２の２（１）イで摘記した引用例１の「ｎ＋型のソース領域２７」（段落【００１７】」という記載を参酌すれば，前記「下敷メタル」は引用発明の「電力用半導体装置」において，ソース電極として機能しているものと解される。
　そして，前記「下敷メタル」は「前記層間絶縁膜の上」に形成されるから，前記カで指摘した平坦面の上に形成されていると認められる。
　したがって，引用発明の「アルミニウムからなり，前記電極膜に接続される下敷メタルを前記層間絶縁膜の上にスパッタリングにより形成する工程」と，本願発明の「スパッタ法により，前記金属膜と同じ材料で，前記平坦面の上にエミッタ電極を形成する工程」とは，「スパッタ法により，前記金属膜と同じ材料で，前記平坦面の上」に「電極を形成する工程」である点で共通する。
　　ク　引用発明において，前記「構造」に「前記ｎ＋型層及び前記ｐ型層を貫通して前記ｎ−型層に至るゲート用トレンチを形成し」ていることは，本願発明の「前記半導体基板にはゲートトレンチが形成され」ることに相当する。
　　ケ　引用発明において，「電極膜」は，「前記ゲート間に開口を有するレジスト」を「マスクにして」形成した「コンタクトホール」に埋め込まれている。そして，「前記絶縁膜で覆われた前記ゲート用トレンチの内部」に「前記ゲート」は埋め込まれている。
　そうすると，引用発明において「コンタクトホール」は「前記ゲート間に開口を有するレジスト」に基づいて形成されているから，引用発明の「電力用半導体装置」を「平面視」すると，「ゲート用トレンチ」と前記「電極膜」の下端が重なることが回避されていることは，明らかである。
　　コ　そして，引用発明の「電力用半導体装置の製造方法」は，以下の相違点を除き，本願発明の「半導体装置の製造方法」に相当する。
　（２）一致点と相違点
　以上から，本願発明と引用発明とは，以下の点で一致するとともに，以下の点で相違する。　
一致点
「半導体基板の上に絶縁膜を形成する工程と，
　前記絶縁膜の上にパターニングされたレジストを形成する工程と，
　前記レジストをマスクとして前記絶縁膜をエッチングして前記半導体基板の一部を露出する開口を形成するエッチング工程と，
　前記エッチング工程の後に前記レジストを除去するレジスト除去工程と，
　スパッタ法により，前記開口を充填するように金属膜を形成する工程と，
　前記金属膜の一部を，前記金属膜の上面が一部となって１つの平坦面を形成するようにエッチングする工程と，
　スパッタ法により，前記金属膜と同じ材料で，前記平坦面の上に電極を形成する工程と，を備え，
　前記半導体基板にはゲートトレンチが形成され，
　平面視で前記ゲートトレンチの一部と前記金属膜の下端が重なることを回避することを特徴とする半導体装置の製造方法。」　
相違点
　相違点１
　本願発明は「前記絶縁膜をドライエッチングして」いるのに対して，引用発明は「前記層間絶縁膜を異方性エッチングにより選択的に除去」している点。
　相違点２
　本願発明は「前記レジスト除去工程の後に前記絶縁膜に異方性ドライエッチングを施し前記開口の幅を広げる追加エッチング工程」を備えるのに対して，引用発明は，そのような工程を備えていない点。
　相違点３
　本願発明は「前記追加エッチング工程の後に，前記開口の底面に露出した前記半導体基板，前記開口の側面に露出した前記絶縁膜の側面，及び前記絶縁膜の上にバリアメタルを形成する工程」を備えるのに対して，引用発明は，そのような工程を備えていない点。
　相違点４
　本願発明は「スパッタ法により，前記バリアメタルの上に，前記開口を充填しかつ前記バリアメタルを覆うように金属膜を形成する」のに対して，引用発明は「スパッタリングにより，電極膜となるアルミニウム膜を前記コンタクトホールが埋まるように前記層間絶縁膜の上に形成する」点。
　相違点５
　本願発明は「前記金属膜の一部を，前記金属膜の上面と前記バリアメタルの上面が１つの平坦面を形成するようにエッチングする」のに対して，引用発明は「前記アルミニウム膜をエッチバックすることにより，コンタクトホールに電極膜を形成し，これにより，前記ｎ＋型層と接続する前記電極膜を前記層間絶縁膜中に形成する」点。
　相違点６
　本願発明は「前記金属膜と同じ材料」で「エミッタ電極を形成する」のに対して，引用発明は「アルミニウム」により「下敷メタル」を「形成する」点。
　相違点７
　本願発明は「平面視で前記ゲートトレンチの一部と前記金属膜の上端が重なる」のに対して，引用発明は，そのような特徴を備えていない点。
　４　当審の判断
　（１）相違点１について
　　ア　エッチング技術はウェットエッチングとドライエッチングに大別されるが，半導体製造では，エッチングパターン寸法の微細化や高精度化の要求に伴い，微細加工が可能なドライエッチングがその中心的役割を果たしている。
　そして，引用発明の「異方性エッチング」は，「前記層間絶縁膜」を「選択的に除去することにより，前記ｎ＋型層に到達するコンタクトホールを形成する」ものであることを考慮すると，引用発明の「異方性エッチング」にドライエッチングを採用することは，当業者が普通になし得るものである。
　　イ　なお，本願明細書の段落【００３７】には，「エッチング工程及び追加エッチング工程では，ウェットエッチングを採用できないことを説明する。図３に示すレジスト１００を形成した後にウェットエッチングを実施するとレジスト１００の下のエッチングが進むアンダーカットが起こる。」と記載されている。
　ここで，異方性エッチングは所定の方向にだけエッチングしたいときに使われることは当業者の技術常識であることを考慮すると，「エッチングを実施するとレジスト１００の下のエッチングが進むアンダーカット」が起こらないという効果は，「前記層間絶縁膜を異方性エッチングにより選択的に除去する」という引用発明も有していると認められる。
　（２）相違点２及び７について
　　ア　引用発明において，「層間絶縁膜」の厚さが大きくなると，当該「層間絶縁膜を異方性エッチングにより選択的に除去する」ことにより形成される「コンタクトホール」のアスペクト比が大きくなるから，この場合，前記「コンタクトホール」を「電極膜となるアルミニウム膜」で埋めることが困難になり，前記「電極膜」のカバレッジが問題になることは，当業者であれば容易に察知できたものと認められる。
　そして，「電極膜となるアルミニウム膜」のカバレッジを改善することは，引用発明が当然に有する技術的課題であると認められる。
　　イ　一方，第２の２（３）ア，エで摘記したように，引用例２には，半導体基板上の層間絶縁膜をレジスト膜をマスクとする反応性イオンエッチングにより異方性エッチングしてスルーホールを開口する工程と，該レジスト膜を除去する工程と，不活性ガスを用いて該層間絶縁膜の異方性エッチングを行なって該スルーホール５の上縁を削ることでテーパー加工する工程とを実施することで，スルーホールの配線カバレッジ性を改善するとともに，再現性の良いスルーホール形状を得ることが記載されている。
　そして，引用例３には，トレンチゲートを有するＭＯＳＦＥＴにおいても「層間酸化膜１１のエッチングを行い，連続してＮ＋型ソース層１０を貫通してＰ型ベース層９まで達する深さにシリコンをエッチングして，コンタクトホール１２を形成する。」（段落【００２６】）に際し「ソース電極またはそれに接続される材料を埋め込む際のカバレッジを考慮」して「シリコン表面であるＮ＋型ソース層１０表面とコンタクトホール１２のなすテーパ角度θ１は，θ１＜９０°……であることが望ましい。」（段落【００２７】）と記載されている。
　　ウ　そうすると，引用例２と同様に「前記レジストをマスクにして，前記層間絶縁膜を異方性エッチングにより選択的に除去する」ことにより「コンタクトホールを形成する工程」と「前記レジストを除去する工程」とを実施している引用発明において，その後，引用例２のように，「層間絶縁膜」の異方性エッチングを行なって「コンタクトホール」の上縁を削ることでテーパー加工するという工程を追加することで，前記「コンタクトホール」に埋める「電極膜」のカバレッジ性を改善することは，当業者が容易に想到し得たものと認められる。
　　エ　このとき，前記「コンタクトホール」の上縁をどの程度削り，当該「コンタクトホール」の上縁の開口幅をどの程度拡げるかは，当業者であれば，当該上縁を削る前の「コンタクトホール」のアスペクト比等に応じて適宜設定し得たものと認められる。
　したがって，引用発明において，平面視で「ゲート用トレンチ」の一部と「電極膜」の上端が重なるように，前記「コンタクトホール」の上縁を削ることは，当業者が適宜なし得たものと認められる。
　　オ　そして，本願明細書の記載を参照しても，「平面視で前記ゲートトレンチの一部と前記金属膜の上端が重なる」ことに臨界的な意義があることは記載も示唆もされていない。
　　カ　以上から，引用例２ないし引用例３に記載された技術的事項を参酌すれば，引用発明を相違点２及び７に係る構成とすることは，当業者が容易に想到し得たものと認められる。
　（３）相違点３ないし５について
　　ア　引用発明において，「コンタクトホール」は「前記ｎ＋型層に到達」しているから，前記「コンタクトホール」に埋め込まれた「電極膜となるアルミニウム膜」は「前記ｎ＋型層」と直接に接触している。
　そうすると，アルミニウムがシリコンに拡散しやすい材料であることを考慮すると，前記「電極膜となるアルミニウム膜」と「前記ｎ＋型層」との間に拡散を防止する層を形成することが望ましいことは，当業者であれば当然に察知できたものと認められる。
　　イ　ところで，第２の２（３）ア〜オ及び第２の２（４）ア〜ウで摘記したように，バリアメタルを，ｎ＋半導体層の上と，トレンチゲートの上方に設けられた層間絶縁膜の側面と上面の上とに，形成することで，前記バリアメタルを，ｎ＋半導体層とアルミニウムを主成分とする電極膜との間に設けることは，引用例３及び引用例４に記載され，周知技術である。
　　ウ　そして，引用例３には，第２の２（３）エで摘記したように，「シリコン表面であるＮ＋型ソース層１０表面とコンタクトホール１２のなすテーパ角度θ１は，θ１＜９０°」（段落【００２７】）であるように前記コンタクトホール１２を形成することに加えて，その後，「スパッタによりＴｉとＴｉＮ（窒化チタン）からなるバリアメタル１６を堆積した後，ＣＶＤによりＷ１７を堆積する。……次に，図６（ｂ）に示すように，Ｗ１７をエッチバックしてコンタクトホール１２内にプラグ状に残す。次に，図６（ｃ）に示すように，スパッタによりＡｌＳｉ（アルミシリコン）またはＡｌＳｉＣｕ（アルミ銅シリコン）を堆積し，ソース電極１８を形成する。」こと（段落【００２９】）が記載されている。
　また，引用例３には，第２の２（３）イで摘記したように「コンタクト内には金属が埋設されて表面が平坦化され，この平坦化された表面上にソース電極が形成されてその表面が平坦化される。」（段落【００１４】）と記載され，上記の「Ｗ１７をエッチバックしてコンタクトホール１２内にプラグ状に残す」状態では，層間絶縁層１１上のバリアメタル１６の上面と前記コンタクトホール１２に埋め込まれたタングステン１７の上面とは一つの平坦面を形成することが記載されている。
　　エ　一方，引用例１には，第２の２（１）イで摘記したように「電極膜と外部との接続部の抵抗」を下げる目的で，本発明の実施形態は「これらの電極膜に共通接続された板状のストラップ電極」を備える電力用半導体装置を前提とすること（段落【０００９】〜【００１０】），第２の２（１）ウで摘記したように「ストラップ電極板１３を下敷メタル４５に押し付けながら，ストラップ電極板１３に熱又は超音波を加えることにより，ストラップ電極板１３を下敷メタル４５に取り付ける」こと（段落【００４８】）が記載されている。ここで，「電極膜と外部との接続部の抵抗」を下げるためには，ストラップ電極板１３と下敷メタル４５との接触面積を大きくする必要があり，したがって，ストラップ電極板１３を押し付ける下敷メタル４５の上面が平坦面であることが望ましいことは自明である。
　そうすると，引用発明の「下敷メタルを前記層間絶縁膜の上にスパッタリングにより形成する」下敷メタルの形成面も，平坦面であることが望ましいことは，第２の２（１）オで指摘した図２０の記載を参酌すれば，引用例１に明示の記載で示唆されていると認められる。
　　オ　したがって，引用発明に，トレンチゲートの上方に設けられた層間絶縁膜を開口することで形成したコンタクトホールの側面をテーパ面とする引用例３に記載された上記ウの技術を適用して，第２の４（２）ウで指摘した「コンタクトホール」の上縁を削ることでテーパー加工するという追加の工程の後で，「コンタクトホールを形成する」ことで露出した「前記ｎ＋型層」の上面と前記「コンタクトホール」の側面に露出する「層間絶縁膜」の側面及び前記「層間絶縁膜」の上面とにバリアメタルを形成し，当該バリアメタルの上に「スパッタリングにより，電極膜となるアルミニウム膜を前記コンタクトホールが埋まるように」形成した後，「前記アルミニウム膜をエッチバックすることにより，コンタクトホールに電極膜を形成し，これにより，前記ｎ＋型層と接続する前記電極膜を前記層間絶縁膜中に形成する」ことで，前記バリアメタルの上面と前記「コンタクトホール」に形成した前記「電極膜」の上面とで一つの平坦面を形成させることは，当業者が容易に想到し得たものと認められる。
　　カ　よって，相違点３ないし５に係る構成は，引用例３及び引用例４に記載された技術的事項を参酌すれば，引用発明から当業者が容易に発明をすることができたと認められる。
　（４）相違点６について
　　ア　引用例１には，第２の２（１）エで摘記したように，「第７実施形態はＩＧＢＴなので，図２及び図３に示す構造にコレクタ領域として機能するｐ＋型シリコン領域９７（第２半導体領域の一例）が追加される。また，ソース領域２７（図２）は，第１半導体領域の一例であるエミッタ領域９９（図５５）となる。」（段落【００８５】）と記載されている。
　　イ　そうすると，引用発明の「電力用半導体装置」を，第２の２（１）エで摘記したように「ＩＧＢＴ」として形成することは，当業者が適宜なし得たことであり，この場合，引用発明の「下敷メタル」は，エミッタ電極として機能すると認められる。
　　ウ　以上から，引用発明を相違点６に係る構成にすることは，当業者が適宜なし得たものと認められる。
　（５）判断のまとめ
　以上検討したとおり，相違点１ないし７は，引用例２ないし引用例４に記載された技術的事項あるいは引用例１の記載を参酌すれば，引用発明から当業者が容易に想到し得た範囲に含まれる程度のものである。
　そして，本願発明の効果も，引用例２ないし引用例４に記載された技術的事項あるいは引用例１の記載を参酌すれば，引用発明から当業者が予期し得たものである。
　
第３　結言
　以上のとおり，本願発明は，引用例２ないし引用例４に記載された技術的事項あるいは引用例１の記載を参酌すれば，引用例１に記載された発明に基づいて当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により，特許を受けることができない。
　したがって，本願は，他の請求項について検討するまでもなく，拒絶すべきものである。
　
　よって，結論のとおり審決する。