【事件の表示】
　特願２０１２−　８１４２９「炭化ケイ素縦型ＭＯＳＦＥＴ及びその製造方法」拒絶査定不服審判事件〔平成２５年１０月１０日出願公開、特開２０１３−２１１４４７、請求項の数（４）〕について、次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は、特許すべきものとする。
【理　由】
第１　手続の概要
　本願は、平成２４年３月３０日の出願であって、その手続の経緯は以下のとおりである。
　平成２７年　３月１９日　審査請求
　平成２８年　４月１５日　拒絶理由通知
　平成２８年　６月２３日　意見書・手続補正書
　平成２８年１１月１０日　拒絶査定
　平成２９年　２月１５日　審判請求・手続補正書
　平成２９年　９月　６日　拒絶理由通知（当審）
　平成２９年１１月１３日　手続補正書
　平成２９年１１月２７日　拒絶理由通知（当審）
　平成３０年　１月２９日　手続補正書
第２　原査定の概要
　原査定（平成２８年１１月１０日付け拒絶査定）の概要は次のとおりである。
　本願の請求項１ないし４に係る発明は、以下の引用文献１ないし４に記載された発明に基づいて、その発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
引用文献等一覧
１．特開２００１−３１３３９３号公報
２．米国特許出願公開第２００８／０１８５５９３号明細書
３．特開２０１１−２３７５７号公報
４．特開２００９−６４９７０号公報
第３　当審拒絶理由の概要
　１　当審拒絶理由１の概要
　平成２９年９月６日付けで当審より通知した拒絶理由（以下、「当審拒絶理由１」という。）の概要は、次のとおりである。
（１）理由１（明確性）について
　ア　本願の請求項１では「ソース電極」に対して「１２」の符号が付されているのに対し、本願の発明の詳細な説明では「ソース電極」に対して「１０」の符号が付され、「コンタクト領域」に対して「１２」の符号が付されている。
　このように、請求項１において用いられている符号と、発明の詳細な説明において用いられている符号とが一致していないために、請求項１に記載された「ソース電極（１２）」が、発明の詳細な説明に記載された「ソース電極１０」に対応するものであるのか、それとも「コンタクト領域１２」に対応するものであるのかが不明確であり、請求項１に係る発明を明確に把握することができない。
　イ　本願の請求項１に、「前記ベース層（４）と前記ソース領域（５）の表面に共通に接触するソース電極（１２）」と記載されている。
　他方、本願の段落［００１６］及び［図９］の記載からは、「ソース電極」は、「ベース層」と「コンタクト領域」の表面に共通に接触し、「ソース領域」の表面には接触しないものと解される。
　このように、請求項１の記載と、段落［００１６］及び［図９］の記載が整合していないために、請求項１に係る発明を明確に把握することができない。
　ウ　本願の請求項３の「前記ウェル層（６）」との記載以前に「ウェル層（６）」の記載が無く、「前記ウェル層（６）」が何を指し示しているのかが不明確である。
　エ　本願の請求項３では、「コンタクト領域」と「ソース電極」の両方に対して、「１２」という同一の符号が付されている。
　他方、本願の発明の詳細な説明では、「ソース電極」に対して「１０」の符号が付され、「コンタクト領域」に対して「１２」の符号が付されている。
　このように、請求項３において、「コンタクト領域」と「ソース電極」の両方に対して同一の符号が付されており、両者が同一のものであるのか否かが不明確であり、また、請求項３において用いられている符号と、発明の詳細な説明において用いられている符号とが一致していないために、請求項３に記載された「コンタクト領域（１２）」及び「ソース電極（１２）」と、発明の詳細な説明に記載された「ソース電極１０」及び「コンタクト領域１２」との対応関係が不明確であるから、請求項３に係る発明を明確に把握することができない。
　２　当審拒絶理由２の概要
　平成２９年１１月２７日付けで当審より通知した拒絶理由（以下、「当審拒絶理由２」という。）の概要は、次のとおりである。
（１）理由１（明確性）、理由２（サポート要件）について
　ア　本願の請求項１に「前記ベース層（４）と前記コンタクト領域（１２）の表面に共通に接触するソース電極（１０）」と記載されている。
　他方、本願の段落［００１６］及び［図９］の記載からは、「ソース電極」は、「ソース領域」と「コンタクト領域」の表面に共通に接触し、「ベース層」の表面には接触しないものと解される。
　このように、請求項１の記載と、段落［００１６］及び［図９］の記載が整合していないために、請求項１に係る発明を明確に把握することができない。また、請求項１に係る発明は、発明の詳細な説明に記載されたものでない。
第４　本願発明
　本願の請求項１ないし４に係る発明（以下、それぞれ「本願発明１」ないし「本願発明４」という。）は、平成３０年１月２９日付け手続補正書による補正後の特許請求の範囲の請求項１ないし４に記載される事項により特定される、次のとおりのものと認める。
　「【請求項１】
　炭化珪素からなり、第１導電型の半導体基板（１）と、
　前記半導体基板（１）上に形成された、第１導電型で前記半導体基板（１）よりも低濃度の第１の半導体層（２）と、
　前記第１の半導体層（２）上に選択的に形成された、高濃度の第２導電型である第２の半導体層（３）と、
　前記第１の半導体層（２）及び前記第２の半導体層（３）上に、第１導電型で前記第１の半導体層（２）と同一の濃度で形成された第３の半導体層（２１）と、
　前記第３の半導体層（２１）の表面に、前記第２の半導体層（３）と同一の位置上に選択的に形成された、前記第２の半導体層（３）と同一膜厚の高濃度の第２導電型である第４の半導体層（３１）と、
　前記第４の半導体層（３１）の表面に形成された第２導電型で低濃度のベース層（４）と、
　当該ベース層（４）の表面層に選択的に形成された第２導電型のコンタクト領域（１２）及び第１導電型のソース領域（５）と、
　表面から前記ベース層（４）を貫通して、前記第３の半導体層（２１）に達するように形成された第１導電型のウェル領域（６）と、
　前記ソース領域（５）と前記ウェル領域（６）とに挟まれた、前記ベース層（４）の表面露出部上の少なくとも一部にゲート絶縁膜（８）を介して設けられたゲート電極層（９）と、
　前記ソース領域（５）と前記コンタクト領域（１２）との表面に共通に接触するソース電極（１０）と、
　前記半導体基板（１）の裏面に設けられたドレイン電極（１１）とからなる縦型ＭＯＳＦＥＴ。
　　【請求項２】
　前記第２の半導体層（３）及び前記第３の半導体層（２１）が、交互に複数形成された請求項１に記載の縦型ＭＯＳＦＥＴ。
　　【請求項３】
　炭化珪素からなり、第１導電型の半導体基板（１）上に、第１導電型で前記半導体基板（１）よりも低濃度の第１の半導体層（２）をエピタキシャル成長により形成する第１の工程と、
　前記第１の半導体層（２）上に、高濃度の第２導電型である第２の半導体層（３）を、マスクを用いたイオン注入により選択的に形成する第２の工程と、
　前記第１の半導体層（２）及び前記第２の半導体層（３）上に、前記第１の半導体層（２）と同一の濃度の第３の半導体層（２１）をエピタキシャル成長により形成する第３の工程と、
　前記第３の半導体層（２１）上に、前記第２の工程で形成した前記第２の半導体層（３）と同一の場所において、高濃度の第２導電型である、前記第２の半導体層（３）と同一膜厚の第４の半導体層（３１）を、マスクを用いたイオン注入により選択的に形成する第４の工程と、
　前記第４の半導体層（３１）の表面上に、第２導電型で低濃度のベース層（４）をエピタキシャル成長により形成する第５の工程と、
　前記ベース層（４）上に、前記第４の半導体層表面に直接達するよう、マスクを用いたイオン注入により第１導電型のウェル領域（６）を選択的に形成する第６の工程と、
　前記ベース層（４）上に、イオン注入により、第２導電型のコンタクト領域（１２）と、その内側に第１導電型のソース領域（５）を形成するとともに、前記ソース領域（５）と前記ウェル領域（６）とに挟まれた前記ベース層（４）の表面露出部の一部に、ゲート絶縁膜（８）を介して設けられたゲート電極層（９）を形成する第７の工程と、
　前記ソース領域（５）と前記コンタクト領域（１２）に共通して接触するようソース電極（１０）を形成するとともに、前記半導体基板（１）の裏面にドレイン電極（１１）を形成する第８の工程とからなる縦型ＭＯＳＦＥＴの製造方法。
　　【請求項４】
　前記第３の工程の後に、再び前記第２の工程を行い、前記第３の工程を行う工程を、少なくとも１回繰り返すことを特徴とする請求項３に記載の縦型ＭＯＳＦＥＴの製造方法。」
第５　引用文献及び引用発明
　１　引用文献１の記載事項及び引用発明
（１）引用文献１の記載事項
　原査定において引用された特開２００１−３１３３９３号公報（以下、「引用文献１」という。）には、図面とともに、次の事項が記載されている。（当審注．下線は参考のために当審において付したものである。以下において同じ。）
　ア「【０００１】
【発明の属する技術分野】本発明は、大電力の制御に用いられる電力用半導体装置及びその素子の駆動方式に関し、特にパワーＭＯＳＦＥＴ及びその駆動方式に関する。」
　イ「【００２２】（第１の実施形態）図１は本発明の第１の実施の形態に係わるパワーＭＯＳＦＥＴの構成を模式的に示す断面図である。
【００２３】このＭＯＳＦＥＴは、第１の半導体層としてのｎ−型ドリフト層１の一方の表面に高濃度半導体層、例えばｎ＋型ドレイン層２が形成され、このｎ＋型ドレイン層２上には、第１の主電極としてのドレイン電極３が形成されている。このｎ−型ドリフト層１は、一例として、約１×１０１５ｃｍ−３の不純物濃度で、約６０μｍの厚さに形成され、ｎ＋型ドレイン層２は、一例として、約６×１０１８ｃｍ−３の不純物濃度で、約１８０μｍの厚さに形成されている。なお、前記ｎ＋型ドレイン層２は、必要に応じて形成すれば良い。
【００２４】また前記ｎ−型ドリフト層１の他方の表面には、第２の半導体層としての複数の第１のｐ型ベース層４が、互いに間隔をおいて選択的に、且つストライプ形状に拡散形成され、この各第１のｐ型ベース層４表面には、第３の半導体層としてのｎ＋型ソース層５が、各々選択的に、且つストライプ形状に拡散形成されている。この第１のｐ型ベース層４は、一例として、約３×１０１７ｃｍ−３の不純物濃度で、約２．０μｍの深さに形成され、また前記ｎ＋型ソース層５は、一例として、約１×１０２０ｃｍ−３の不純物濃度で、約０．２μｍの深さに形成されている。
【００２５】また前記第１のｐ型ベース層４及び前記ｎ＋型ソース層５から前記ｎ−型ドリフト層１を介して他方の前記第１のｐ型ベース層４及び前記ｎ＋型ソース層５に至る領域上には、膜厚約０．１μｍのゲート絶縁膜、例えばＳｉ酸化膜６を介して第１の制御電極としての第１のゲート電極７がストライプ形状に形成されている。この第１のゲート電極７を挟むように、一方の前記第１のｐ型ベース層４及びｎ＋型ソース層５上と、他方の前記第１のｐ型ベース層４及びｎ＋型ソース層５上には、第２の主電極としてのソース電極８がストライプ形状に形成されている。そして、前記ドレイン電極３と前記ｐ型ベース層４との間の前記ｎ−型ドリフト層１中には、ストライプ形状をもつ例えば３層のｐ＋型埋込み層９ａ，９ｂ，９ｃが、選択的に埋込み形成されている。このｐ＋型埋込み層９ａ，９ｂ，９ｃは、例えば、横方向に長軸をもつ楕円形状に形成され、一例として、約１×１０１８ｃｍ−３のピーク濃度で、約３．０μｍの長軸、約２．５μｍの短軸を持つ楕円形に形成され、縦方向の間隔を１５．５μｍ、横方向の間隔を約６．０μｍに形成されている。
【００２６】またこのｐ＋型埋込み層９ａ，９ｂ，９ｃは、いずれも電気的に浮遊状態にされている。
【００２７】そして、この実施形態に係わるＭＯＳＦＥＴでは、さらに、前記第１のｐ型ベース層周辺部の前記ｎ−型ドリフト層１表面には、ストライプ形状をもつ第６の半導体層として第２のｐ＋型ベース層１０（ｐ＋型キャリア注入層）が形成され、このｐ＋型キャリア注入層１０上には、第２の制御電極、例えば第２のゲート電極１１が形成されている。このｐ＋型キャリア注入層１０は、一例として、深さが約２．０μｍ、不純物濃度のピーク値が３×１０１９ｃｍ−３に形成されている。
【００２８】上記第１の実施形態のＭＯＳＦＥＴでは、第１のｐ型ベース層４周辺部のｎ−型ドリフト層１中にｐ＋型キャリア注入層１０を形成し、このｐ＋型キャリア注入層１０上に第２のゲート電極１１を設けて制御電圧を印加できるようにしている。このため、ターンオン時に、この第２のゲート電極１１に正バイアス電圧を加えることにより、ｐ＋型キャリア注入層１０とｎ−型ドリフト層１が形成するダイオードがオンとなり、ｐ＋型キャリア注入層１０からホールがｎ−型ドリフト層１中に注入される。このホール注入により、ｐ＋型埋込み層９ａ，９ｂ，９ｃの空乏化が速やかに解消され、直ちにＭＯＳＦＥＴはオン状態となる。そのためターンオン時間は約５０ｎｓと短く、高速動作が可能となり、しかもスイッチング損失は極めて小さい。」
　ウ「【００６９】（第７の実施形態）次に本発明の
第７の実施形態に係わるパワーＭＯＳＦＥＴ
【００７０】
図７はこのパワ−ＭＯＳＦＥＴの構成を模式的に示す断面図であり、図１と同一部分には同一番号を付してその詳しい説明は省略し、ここでは異なる部分についてのみ説明する。
【００７１】すなわち、このＭＯＳＦＥＴは、各実施形態の変形構成であり、素子終端部での耐圧劣化の阻止を図るものであって、具体的には図７に示すように、素子形成領域周辺部のドリフト層１’は、素子形成領域部分のｎ型ドリフト層１より低不純物濃度を有するｎ−型に形成された構成となっている。この実施形態のＭＯＳＦＥＴでは、耐圧６００Ｖと仮定して、素子形成領域部分のｎ型ドリフト層１は、一例として１×１０１５ｃｍ−３の不純物濃度に形成し、且つ素子形成領域周辺部のドリフト層１’は、一例として、ｐ＋型埋め込み層を有しない構造のＭＯＳＦＥＴにおけるドリフト層の不純物濃度と同様の２×１０１４ｃｍ−３の不純物濃度に形成している。
【００７２】従って、上記第７の実施形態のＭＯＳＦＥＴでは、素子形成領域周辺部のドリフト層が低不純物濃度に形成されているため、この部分における電界分布は、通常のｐ＋型埋め込み層を有しない構造のＭＯＳＦＥＴと同様となり、この通常のＭＯＳＦＥＴによる耐圧と同様の素子周辺部の耐圧が得られる。
【００７３】（第８の実施形態）次に、
本発明の第７の実施の形態に係わるパワーＭＯＳＦＥＴの製造方法
【００７４】
図８は、このＭＯＳＦＥＴの製造工程を示す模式的な工程図である。
【００７５】まず、図８（ａ）に示すように、
ドレイン層としてのｎ＋型基板２上にｎ−型ドリフト層１’をエピタキシャル成長させる。
【００７６】
続いて図８（ｂ）に示すように、前記ｎ−型ドリフト層１’上にマスクを介して素子形成領域部分にｎ型不純物としてのリンをイオン注入する。
【００７７】
イオン注入後、図８（ｃ）に示すように、イオン注入されたｎ−型ドリフト層１’上に、更にｎ−型ドリフト層１’をエピタキシャル成長させる。このエピタキシャル成長工程において、リンが再拡散され素子形成領域上のｎ−型ドリフト層１’部分が所定不純物濃度のｎ型ドリフト層１に変換される。
【００７８】
続いて図８（ｄ）に示すように、前記ｎ−型ドリフト層１’上にマスクを介して素子形成領域部分にｐ型不純物としてのボロン並びにｎ型不純物としてのリンを順次イオン注入する。
【００７９】
イオン注入後、図８（ｅ）に示すように、イオン注入されたｎ−型ドリフト層１’上に、更にｎ−型ドリフト層１’をエピタキシャル成長させる。このエピタキシャル成長工程において、ボロン並びにリンが再拡散され、最下層のｐ＋型埋め込み層９ｃが形成され、このｐ＋型埋め込み層９ｃ，９ｃ間のｎ−型ドリフト層１部分はｎ型ドリフト層１に変換される。
【００８０】
次に図８（ｆ）に示すように、ｎ−型ドリフト層１’の素子形成領域部分上にリンをイオン注入する。
【００８１】
続いて図８（ｇ）に示すように、イオン注入されたｎ−型ドリフト層１’上に、更にｎ−型ドリフト層１をエピタキシャル成長させる。このエピタキシャル成長工程において、リンが再拡散され、ｐ＋型埋め込み層９ｃ及びｎ型ドリフト層１部分上のｎ−型ドリフト層１’部分がｎ型ドリフト層１に変換される。
【００８２】
次に図８（ｈ）に示すように、前記ｎ−型ドリフト層１’上にマスクを介して素子形成領域部分にボロン並びにリンを順次イオン注入する。
【００８３】
イオン注入後、図８（ｉ）に示すように、イオン注入されたｎ−型ドリフト層１’上に、更にｎ−型ドリフト層１’をエピタキシャル成長させると共に、中間層のｐ＋型埋め込み層９ｂ及びこの埋め込み層９ｂ間にｎ型ドリフト層１を形成する。
【００８４】
以下同様に、図８（ｆ）乃至図８（ｉ）工程を繰り返すことにより、図８（ｊ）に示すように、素子形成領域部分において、３層のｐ＋型埋め込み層９ａ、９ｂ、９ｃ及び各層間にｎ型ドリフト層１が、また最上層がエピタキシャル成長されたｎ−型ドリフト層１’からなる構造が形成される。
【００８５】
次に図８（ｋ）に示すように、前記ｎ−型ドリフト層１’上の素子形成領域部分にリンをイオン注入する。
【００８６】
イオン注入後、図８（Ｌ）に示すように、イオン注入されたｎ−型ドリフト層１’上に、更にｎ−型ドリフト層１’をエピタキシャル成長させる。このエピタキシャル成長工程において、リンを再拡散させて素子形成領域部分における前記ｎ−型ドリフト層１’部分をｎ型ドリフト層１に変換する。
【００８７】
その後、図７に示すように、素子形成領域部分のｎ型ドリフト層１表面に選択的に、ｐ型ベース層４を拡散形成し、続いてこのｐ型ベース層４表面に、ｎ＋型ソース層５を選択的に形成する。
【００８８】
最後に、ゲート酸化膜６を形成した後、ゲート電極７、ソース電極８、ドレイン電極２をそれぞれ形成することにより、ＭＯＳＦＥＴが完成される。
　エ「【００９５】以上、本発明を第１乃至第９の実施形態により説明したが、この発明は、第１乃至第９の実施形態に限定されるものではない。
（中略）
【０１００】また半導体としてシリコン（Ｓｉ）を用いたＭＯＳＦＥＴを説明したが、
半導体としとは、例えばシリコンカーバイト（ＳｉＣ）等の化合物半導体を用いることができる。
　オ　引用文献１の【図８】（ｌ）には、４つの「ｎ型ドリフト層１」、すなわち、「ｎ＋型基板２」上に形成された「ｎ型ドリフト層１」（以下、「ｎ型ドリフト層１ｄ」という。）と、「ｐ＋型埋め込み層９ｃ」上に形成された「ｎ型ドリフト層１」（以下、「ｎ型ドリフト層１ｃ」という。）と、「ｐ＋型埋め込み層９ｂ」上に形成された「ｎ型ドリフト層１」（以下、「ｎ型ドリフト層１ｂ」という。）と、「ｐ＋型埋め込み層９ａ」上に形成された「ｎ型ドリフト層１」（以下、「ｎ型ドリフト層１ａ」という。）が記載されている。
　カ　引用文献１の段落【００７７】ないし【００８６】、及び【図８】には、「ｎ−ドリフト層１’」のエピタキシャル成長を計８回行うことが記載されており、【図８】（ｌ）には、８層からなる「ｎ−ドリフト層１’」が記載されている。以下では、上記「ｎ−ドリフト層１’」の各層を、下層から順に、それぞれ、「ｎ−ドリフト層１’（１）」ないし「ｎ−ドリフト層１’（８）」という。
　キ　引用文献１の段落【００８８】の「ドレイン電極２」との記載は、「ドレイン電極３」の誤記と認める。
（２）引用発明
　ア　引用発明１（物の発明）
　上記（１）の引用文献１の記載及び当該技術分野における技術常識より、引用文献１には下記の発明（以下、「引用発明１」という。）が記載されていると認められる。
　「シリコンカーバイト（ＳｉＣ）からなるｎ＋型基板２と、
　前記ｎ＋型基板２上に形成されたｎ型ドリフト層１ｄと、
　前記ｎ型ドリフト層１ｄ上に選択的に形成されたｐ＋型埋め込み層９ｃと、
　前記ｐ＋型埋め込み層９ｃ上に形成されたｎ型ドリフト層１ｃと、
　前記ｎ型ドリフト層１ｃ上に選択的に形成されたｐ＋型埋め込み層９ｂと、
　前記ｐ＋型埋め込み層９ｂ上に形成されたｎ型ドリフト層１ｂと、
　前記ｎ型ドリフト層１ｂ上に選択的に形成されたｐ＋型埋め込み層９ａと、
　前記ｐ＋型埋め込み層９ａ上に形成されたｎ型ドリフト層１ａと、
　前記ｎ型ドリフト層１ａ上に選択的に形成されたｐ型ベース層４と、
　前記ｐ型ベース層４表面に選択的に形成されたｎ＋型ソース層５と、
　前記ｎ型ドリフト層１ａ及びｐ型ベース層４上に形成されたゲート絶縁膜６と、
　前記ゲート絶縁膜６上に形成されたゲート電極７と、
　前記ｎ＋型ソース層５と前記ｐ型ベース層４上に形成されたソース電極８と、
　前記ｎ＋型基板２の裏面に形成されたドレイン電極３とからなるパワーＭＯＳＦＥＴ。」
　イ　引用発明２（物を生産する方法の発明）
　上記（１）の引用文献１の記載及び当該技術分野における技術常識より、引用文献１には下記の発明（以下、「引用発明２」という。）が記載されていると認められる。
　「シリコンカーバイト（ＳｉＣ）からなるｎ＋型基板２上にｎ−ドリフト層１’（１）をエピタキシャル成長させる、工程Ａと、
　前記ｎ−型ドリフト層１’（１）上に、マスクを介して、素子形成領域部分にｎ型不純物をイオン注入する、工程Ｂと、
　前記ｎ−型ドリフト層１’（１）上に、ｎ−型ドリフト層１’（２）をエピタキシャル成長させるとともに、ｎ型不純物を再拡散させ、素子形成領域上のｎ−型ドリフト層１’（１）部分を、所定不純物濃度のｎ型ドリフト層１ｄに変換する、工程Ｃと、
　前記ｎ−型ドリフト層１’（２）上に、マスクを介して、素子形成領域部分にｐ型不純物及びｎ型不純物を順次イオン注入する、工程Ｄと、
　前記ｎ−型ドリフト層１’（２）上に、ｎ−型ドリフト層１’（３）をエピタキシャル成長させるとともに、ｐ型不純物を再拡散させ、ｐ＋型埋め込み層９ｃを形成する、工程Ｅと、
　前記ｎ−型ドリフト層１’（３）上に、マスクを介して、素子形成領域部分にｎ型不純物をイオン注入する、工程Ｆと、
　前記ｎ−型ドリフト層１’（３）上に、ｎ−型ドリフト層１’（４）をエピタキシャル成長させるとともに、ｎ型不純物を再拡散させ、素子形成領域上のｎ−型ドリフト層１’（３）部分を、所定不純物濃度のｎ型ドリフト層１ｃに変換する、工程Ｇと、
　前記ｎ−型ドリフト層１’（４）上に、マスクを介して、素子形成領域部分にｐ型不純物及びｎ型不純物を順次イオン注入する、工程Ｈと、
　前記ｎ−型ドリフト層１’（４）上に、ｎ−型ドリフト層１’（５）をエピタキシャル成長させるとともに、ｐ型不純物を再拡散させ、ｐ＋型埋め込み層９ｂを形成する、工程Ｉと、
　前記ｎ−型ドリフト層１’（５）上に、マスクを介して、素子形成領域部分にｎ型不純物をイオン注入する、工程Ｊと、
　前記ｎ−型ドリフト層１’（５）上に、ｎ−型ドリフト層１’（６）をエピタキシャル成長させるとともに、ｎ型不純物を再拡散させ、素子形成領域上のｎ−型ドリフト層１’（５）部分を、所定不純物濃度のｎ型ドリフト層１ｂに変換する、工程Ｋと、
　前記ｎ−型ドリフト層１’（６）上に、マスクを介して、素子形成領域部分にｐ型不純物及びｎ型不純物を順次イオン注入する、工程Ｌと、
　前記ｎ−型ドリフト層１’（６）上に、ｎ−型ドリフト層１’（７）をエピタキシャル成長させるとともに、ｐ型不純物を再拡散させ、ｐ＋型埋め込み層９ａを形成する、工程Ｍと、
　前記ｎ−型ドリフト層１’（７）上に、マスクを介して、素子形成領域部分にｎ型不純物をイオン注入する、工程Ｎと、
　前記ｎ−型ドリフト層１’（７）上に、ｎ−型ドリフト層１’（８）をエピタキシャル成長させるとともに、ｎ型不純物を再拡散させ、素子形成領域上のｎ−型ドリフト層１’（７）部分を、所定不純物濃度のｎ型ドリフト層１ａに変換する、工程Ｏと、
　前記ｎ型ドリフト層１ａの表面に、選択的に、ｐ型ベース層４を拡散形成する、工程Ｐと、
　前記ｐ型ベース層４の表面に、ｎ＋型ソース層５を選択的に形成する、工程Ｑと、
　ゲート酸化膜６を形成する、工程Ｒと、
　ゲート電極７を形成する、工程Ｓと、
　ソース電極８を形成する、工程Ｔと、
　ドレイン電極３を形成する、工程Ｕとからなる、パワーＭＯＳＦＥＴの製造方法。」
　２　引用文献２の記載事項
　原査定において引用された米国特許出願公開第２００８／０１８５５９３号明細書（以下、「引用文献２」という。）には、図面とともに、次の事項が記載されている。（当審注．訳は当審で作成したものである。）
　ア「[0002] The present disclosure relates to a method for manufacturing electronic devices integrated on a semiconductor substrate and corresponding devices, and to a method for manufacturing a power MOS transistor of the vertical type on a semiconductor substrate with wide band gap comprising a superficial semiconductor layer with wide band gap.」
（訳．［０００２］　本開示は半導体基板上に集積された電子デバイスの製造方法及び該デバイス、並びにワイドバンドギャップの表面半導体層を有するワイドバンドギャップ半導体基板上の縦型パワーＭＯＳトランジスタの製造方法に関する。）
　イ「[0047] With reference to FIGS. 5 and from 7 to 11, an embodiment of the method according to the present disclosure for manufacturing a vertical power MOSFET transistor is shown.
・・・
[0051] Column regions 14 are then formed, being implanted in the semiconductor layer 11 by means of a series of ion implantations followed by a single low budget activation thermal process suitable to complete the formation of these implanted regions. In other words this activation process is not made to be followed by any other thermal process allowing the diffusion of the dopant species implanted into the semiconductor layer 11.
[0052] As shown in FIG. 5, such series of ion implantations are carried out through a same mask, in particular, the screening structure 12. For example, a series of five ion implantations is carried out by means of a respective dose of P dopant, so as to form a plurality of deep implanted regions 14a, 14b, 14c, 14d, 14e aligned with each other in the epitaxial layer 11 and each formed at a different distance of the epitaxial layer 11 surface.
・・・
[0055] Moreover, as shown in FIG. 6, for each implanted region the dopant is Gaussian-like distributed in the epitaxial layer 11, the center of each of these Gaussian distributions corresponding to the distances D1-D5 of the deep implanted regions 14a-14e. Therefore, the implanted regions 14a-14e thus obtained are in electric contact with one another.
・・・
[0057] The process according to present disclosure continues with the manufacturing of a vertical power MOS transistor, for example as shown in FIG. 7. Thus, a first ion implantation, in particular of the P type, is done, suitable to form a first portion 15 of a body well 16 for the formation of a channel region aligned with the deep implanted regions 14a, 14b, 14c, 14d, 14e.
・・・
[0060] Advantageously, also in the body well 16 the dopant is Gaussian-like distributed into the semiconductor substrate 11, and thus such body well 16 is in electric contact with at least one of the deep implanted regions 14a-14e.」
（訳．［００４７］　図５及び図７ないし１１には、本開示に基づく縦型パワーＭＯＳＦＥＴの製造方法の実施例が示されている。
・・・
［００５１］　それから、半導体層１１に一連のイオン注入を行った後、これらの注入領域の形成を完了するのに適した温度での単一の低予算活性化熱処理を行うことで、柱領域１４が形成される。すなわち、この活性化処理の後には、半導体層１１に注入されたドーパント種を拡散するためのいかなる熱処理も行わない。
［００５２］　図５に示すように、こうした一連のイオン注入は同じマスク、つまり、遮蔽構造体１２を介して行われる。例えば、５回の一連のイオン注入が各ドーズ量のＰ型ドーパントを用いて行われ、深い注入領域１４ａ、１４ｂ、１４ｃ、１４ｄ及び１４ｅが、互いに揃った状態で、エピタキシャル層１１の表面からそれぞれ異なる距離となるよう、形成される。
・・・
［００５５］　さらに、図６に示すように、各注入領域のドーパントは正規分布風にエピタキシャル層１１内に拡散し、該正規分布の中心は深い注入領域１４ａないし１４ｅの距離Ｄ１ないしＤ５に対応する。したがって、こうして得られた注入領域１４ａないし１４ｅは、互いに電気的に接続されている。
・・・
［００５７］　本開示に係る工程は、例えば図７に示すように、縦型ＭＯＳトランジスタの製造を継続する。たとえば、深い注入領域１４ａ、１４ｂ、１４ｃ、１４ｄ及び１４ｅと揃ったチャネル領域を形成するためのボディウェル１６の第１部分１５を形成するのに適した、具体的にはＰ型の、第１イオン注入が行われる。
・・・
［００６０］　有利なことに、ボディウェル１６内においても、ドーパントが半導体基板１１内に正規分布風に拡散し、こうして、該ボディウェル１６と、深い注入領域１４ａないし１４ｅの少なくとも１つが、電気的に接続する。」
　３　引用文献３の記載事項
　原査定において引用された特開２０１１−２３７５７号公報（以下、「引用文献３」という。）には、図面とともに、次の事項が記載されている。
　「【００９６】
　第４図は、本発明の第２実施例である炭化ケイ素縦型ＭＯＳＦＥＴの単位セルを説明するための模式断面図である。第４図において、５×１０１８ｃｍ−３の窒素がドーピングされた厚さ３００μｍの（０００１）面の高濃度ｎ＋型基板１上には、５×１０１５ｃｍ−３の窒素がドーピングされた厚さ１０μｍの低濃度ｎ型ドリフト層２が堆積されている。前記低濃度ｎ型ドリフト層２には、その表面から深さ０．５μｍに渡って２×１０１８ｃｍ−３のアルミニウムがドーピングされた高濃度ｐ＋型層３１が形成され、さらに、その表面上に５×１０１５ｃｍ−３のアルミニウムがドーピングされた厚さ０．５μｍの低濃度ｐ型層３２が堆積されている。
【００９７】
　低濃度ｐ型層３２の表面部分には、選択的に約１×１０２０ｃｍ−３のリンがドーピングされた高濃度ｎ＋型ソース領域５が形成されている。前記高濃度ｐ＋型層３１には、ｐイオンが注入されていない欠除部が選択的に設けられている。前記欠除部には、１×１０１６ｃｍ−３の窒素がドーピングされた低濃度ｎ型ベース領域４が前記低濃度ｎ型ドリフト層２に直接接するように設けられている。
【００９８】
　前記低濃度ｎ型ベース領域４と前記高濃度ｎ＋型ソース領域５との中間部分であるｐ型ウェル層３の表面層には、低濃度ゲート領域１１が形成される。前記低濃度ゲート領域１１上、低濃度ｎ型ベース領域４、および高濃度ｎ＋型ソース領域５の表面上には、ゲート絶縁膜６を介してゲート電極７が設けられている。前記ゲート電極７上には、層間絶縁膜８を介して高濃度ｎ＋型ソース領域５とｐ型ウェル層３のそれぞれの表面に低抵抗接続されたソース電極９が形成されている。また、高濃度ｎ＋型基板１の裏面には、ドレイン電極１０が低抵抗接続で形成されている。
【００９９】
　前記炭化ケイ素縦型ＭＯＳＦＥＴと第１図の実施例１との相違点は、高濃度ｐ＋型層３１が低濃度ｎ型ドリフト層２の表面上に堆積されているのではなく、前記低濃度ｎ型ドリフト層２内に形成されていることである。すなわち、低濃度ｎ型ベース領域４内の低濃度ｎ型ドリフト層２と接する部分２４は、高濃度ｐ＋型層３１の上端と同一面内に位置し、前記高濃度ｐ＋型層３１で挟まれた領域は、低濃度ｎ型ドリフト層２内に存在する。このため、高濃度ｐ＋型層３１で挟まれた領域の濃度は、実施例１の構造よりも低く、実施例１に比べ高耐圧の素子が実現できる。前記実施例２は、第１図の実施例１と同様に、低濃度ｐ型層３２に設けられた低濃度ｎ型ベース領域４の幅が高濃度ｐ＋型層３１より広いため、その部分からの抵抗成分が小さくなり、オン抵抗が低減される。
【０１００】
　第５図（ａ）乃至（ｆ）及び第６図（ａ）乃至（ｄ）は本発明の第２実施例である炭化ケイ素縦型ＭＯＳＦＥＴの製造工程を説明するための模式断面図である。第５図（ａ）において、まず、高濃度ｎ＋型基板１上には、５×１０１５ｃｍ−３の窒素をドーピングした低濃度ｎ型ドリフト層２が１０μｍの厚さで堆積されている。次いで、第５図（ｂ）に示すように、高濃度ｐ＋型層３１を形成するために、前記低濃度ｎ型ドリフト層２上にマスク１５が形成される。ｐ型不純物イオン３ａは、前記マスク１５を使用して前記低濃度ｎ型ドリフト層２に注入される。前記マスク１５は、前記低濃度ｎ型ドリフト層２の表面上に減圧ＣＶＤ法により堆積され、厚さ１μｍのＳｉＯ２膜がフォトリソグラフィによりパターン加工して形成される。
【０１０１】
　前記ｐ型不純物イオン３ａは、アルミニウムイオンを基板温度５００℃、加速エネルギー４０ｋｅＶ〜２５０ｋｅＶ、注入量２×１０１８ｃｍ−３として注入される。第５図（ｃ）に示すように、マスク１５を除去した後、低濃度ｎ型ドリフト層２の表面には、５×１０１５ｃｍ−３のアルミニウムがドープされた低濃度ｐ型層３２が０．５μｍの厚さで堆積される。
【０１０２】
　その後、第５図（ｄ）に示すように、高濃度ｎ＋型ソース領域５を形成するために、マスク１３を使用して前記低濃度ｐ型層３２にｎ型不純物イオン５ａの注入を行う。ｎ型不純物イオン５ａは、燐イオンを基板温度５００℃、加速エネルギー４０ｋｅＶ〜２５０ｋｅＶ、注入量２×１０２０ｃｍ−３で注入される。マスク１３は、除去された後、低濃度ｎ型ベース領域４を形成するためのマスク１４が形成される。
【０１０３】
　第５図（ｅ）に示すように、ｎ型不純物イオン４ａは、前記マスク１４を介して前記低濃度ｐ型層３２に注入される。前記ｎ型不純物イオン４ａは、窒素イオンを室温にて、加速エネルギー４０ｋｅＶ〜２５０ｋｅＶ、注入量１×１０１６ｃｍ−３として注入される。前記マスク１４は、除去された後、第５図（ｆ）に示すように、アルゴン雰囲気中にて、１５００℃で３０分間にわたる活性化アニールが行われる。
【０１０４】
　前記活性化アニールによって、ｐ型ウェル層３、低濃度ｎ型ベース領域４、および高濃度ｎ＋型ソース領域５が形成される。次いで、第６図（ａ）に示すように、前記各層は、１２００℃、１４０分熱酸化されて、厚さ４０ｎｍのゲート絶縁膜６が形成される。前記ゲート絶縁膜６の上には、減圧ＣＶＤ法によって、多結晶シリコン７ａが０．３μｍ堆積される。
【０１０５】
　第６図（ｂ）に示すように、多結晶シリコン７ａは、フォトリソグラフィによりパターン加工されて、ゲート電極７が形成される。さらに、第６図（ｃ）に示すように、前記ゲート電極７の上には、減圧ＣＶＤ法により、０．５μｍの層間絶縁膜８が堆積される。第６図（ｄ）に示すように、前記層間絶縁膜８には、窓が開けられ、高濃度ｎ＋型ソース領域５とｐ型ウェル層３に共通のソース電極９が形成される。」
　４　引用文献４の記載事項
　原査定において引用された特開２００９−６４９７０号公報（以下、「引用文献４」という。）には、図面とともに、次の事項が記載されている。
　ア「【００１２】
　より詳細には、例えばｎ＋型のＳｉＣ基板１上に、ドリフト層となるｎ−型のＳｉＣ層２が形成されている。ＳｉＣ層２の上部にはｐ型ボディ層（ｐ型ウェル）３が形成されている。
【００１３】
　ｐ型ボディ層３の上部には、ｎ型ソース領域４とｐ＋型コンタクト６とが略同一深さに形成されている。ｎ型ソース領域４の表面でｐ＋型コンタクト６に隣接する位置にｎ＋型ソースコンタクト５が形成され、ｎ＋型ソースコンタクト５とｐ＋型コンタクト６に跨るようにソース電極９が形成されている。
【００１４】
　ｎ−型ＳｉＣ層２の上面から、ｐ型ボディ層３、ｎ型ソース領域４の上面にはこれに跨るようにゲート絶縁膜７が形成され、その上にゲート電極８が形成されている。ｐ型ボディ層３の上面で、ｎ−型ＳｉＣ層２とｎ型ソース領域４に挟まれた部分がチャネル領域となる。ＳｉＣ基板１の下面にはドレイン電極１０が形成されている。」
　イ「【００２６】
　次に第１の実施形態のＳｉＣＭＯＳＦＥＴの製造方法を説明する。先ず、図６に示すようにｎ＋型４Ｈ−ＳｉＣ（例えば不純物濃度５×１０１８〜１×１０１９／ｃｍ３）からなり８度オフしたＳｉＣ基板１に、ｎ型不純物として窒素（Ｎ）が７×１０１６／ｃｍ３の濃度でドーピングされたＳｉＣエピタキシャル膜２を１０μｍ成長させる。この場合のエピタキシャル膜の厚さと濃度はデバイスの設計耐圧によって定められる。第１の実施形態では１２００Ｖの耐圧に相当する。なお基底面転位１１がエピタキシャル成長の際この基板に生じており、チャネル領域近傍に先端があるとする。図示している転位線１１は基底面転位を素子断面図に投影したものであり、断面に存在しているものではない。
【００２７】
　次に図７に示すようにイオン注入マスクＰＲ１を形成し、ＳｉＣ基板１を６００℃に加熱して、ｐ型ボディ領域３を形成するためのイオン注入を行う。イオン種はアルミニウム（Ａｌ）であり、エネルギーとドーズ量はＭＯＳＦＥＴのデバイス設計によって異なる。例えば４００ｋｅＶで４×１０１３／ｃｍ２のドーズ量でイオン注入を行う。
【００２８】
　次に図８に示すように、イオン注入マスクＰＲ２を形成し、ＳｉＣ基板１を６００℃に加熱してｎ型ソース領域４を形成するためのイオン注入を行う。イオン種は窒素（Ｎ）であり、不純物量がｐ型ボディ領域３と同程度となるように調整される。例えば２００ｋｅＶ以下のエネルギーで、不純物プロファイルがボックス型になるように調整した多段エネルギー注入で総ドーズ量４×１０１３／ｃｍ２のイオン注入を行う。
【００２９】
　次に図９に示すように、イオン注入マスクＰＲ３を形成し、ＳｉＣ基板１を６００℃に加熱してｎ＋型コンタクト領域５を形成するためのイオン注入を行う。イオン種はリン（Ｐ）でありエネルギーとドーズ量はＭＯＳＦＥＴのデバイス設計により異なる。例えば２００ｋｅＶ以下のエネルギーで、不純物プロファイルがボックス型になるように調整した多段エネルギー注入で総ドーズ量７×１０１５／ｃｍ２のイオン注入を行う。
【００３０】
　次に図１０に示すように、イオン注入マスクＰＲ４を形成し、ＳｉＣ基板１を６００℃に加熱してｐ＋型コンタクト領域６を形成するためのイオン注入を行う。イオン種はアルミニウム（Ａｌ）であり、エネルギーとドーズ量はＭＯＳＦＥＴのデバイス設計により異なる。例えば２００ｋｅＶ以下のエネルギーで不純物プロファイルがボックス型になるように調整した多段エネルギー注入で総ドーズ量１×１０１６／ｃｍ２のイオン注入を行う。
【００３１】
　次に、図１１に示すようにマスクを除去した後、イオン注入したイオンを活性化させるために高温アニール装置により、アルゴン雰囲気で１６５０℃、５分のアニールを行う。このアニールにより、注入された不純物はＳｉＣの格子の原子を置換して活性化する。特にリンはＳｉ原子を置換してドナーとなる。このとき、多量のリン原子がソースコンタクト領域５に導入されるため、ソースコンタクト領域５の原子密度が比較的大きくなり、ソースコンタクト領域５とｎ型ソース領域４の界面には応力が生じる。その応力を緩和させるため、比較的低エネルギーで基底面を運動できる基底面転位が引力により界面に引き寄せられる。
【００３２】
　次に図１２に示すように、公知のプロセスにより、ゲート酸化膜７、素子分離膜１３、ゲート電極８を形成する。次に図１３に示すように、公知のプロセスにより、層間絶縁膜１４を形成後、ソース領域４の上部を選択的開口し、底面にニッケル（Ｎｉ）などのコンタクト形成用のメタルをリフトオフにより形成し、公知のプロセスによりアニールして低抵抗のソースオーミックコンタクト９を形成する。
【００３３】
　図１３以降で形成される部分は、図１では図示を省略したが、図１３に示すように、アルミニウム電極１５をＳｉＣ基板１上の上部全面にスパッタで形成してパターニングを行い、ソース電極とする。また裏面にドレイン電極１０をニッケル（Ｎｉ）などで形成することによりＳｉＣＭＯＳＦＥＴが完成する。」
第６　対比・判断
　１　本願発明１について
（１）本願発明１と引用発明１との対比
　ア　引用発明１の「ｎ型」及び「ｎ＋型」は、本願発明１の「第１導電型」に対応し、引用発明１の「ｐ型」及び「ｐ＋型」は、本願発明１の「第２導電型」に対応するといえる。
　また、引用発明１の「シリコンカーバイト（ＳｉＣ）」は、「炭化珪素」であるといえ、引用発明１の「ｎ＋型基板２」は、「第１導電型」の「半導体基板」であるといえる。
　そうすると、引用発明１の「シリコンカーバイト（ＳｉＣ）からなるｎ＋型基板２」は、本願発明１の「炭化珪素からなり、第１導電型の半導体基板（１）」に相当するといえる。
　イ　引用発明１の「ｎ型ドリフト層１ｄ」は、「第１導電型」の「半導体層」であるといえ、また、「ｎ＋型基板２」よりも低濃度であるといえる。
　そうすると、引用発明１の「前記ｎ＋型基板２上に形成されたｎ型ドリフト層１ｄ」は、本願発明１の「前記半導体基板（１）上に形成された、第１導電型で前記半導体基板（１）よりも低濃度の第１の半導体層（２）」に相当するといえる。
　ウ　引用発明１の「ｐ＋型埋め込み層９ｃ」は、「第２導電型」の「半導体層」であるといえ、また、「ｐ＋型」であることから、相対的に「高濃度」であるといえる。
　そうすると、引用発明１の「前記ｎ型ドリフト層１ｄ上に選択的に形成されたｐ＋型埋め込み層９ｃ」は、本願発明１の「前記第１の半導体層（２）上に選択的に形成された、高濃度の第２導電型である第２の半導体層（３）」に相当するといえる。
　エ　引用発明１の「ｎ型ドリフト層１ｃ」は、「第１導電型」の「半導体層」であるといえる。
　そうすると、引用発明１の「前記ｐ＋型埋め込み層９ｃ上に形成されたｎ型ドリフト層１ｃ」と、本願発明１の「前記第１の半導体層（２）及び前記第２の半導体層（３）上に、第１導電型で前記第１の半導体層（２）と同一の濃度で形成された第３の半導体層（２１）」は、「前記第２の半導体層（３）上に、第１導電型で形成された第３の半導体層（２１）」である点において共通し、後述する相違点１−１及び１−２において相違するといえる。
　オ　引用発明１の「ｐ＋型埋め込み層９ｂ」は、「第２導電型」の「半導体層」であるといえ、また、「ｐ＋型」であることから、相対的に「高濃度」であるといえる。
　そうすると、引用発明１の「前記ｎ型ドリフト層１ｃ上に選択的に形成されたｐ＋型埋め込み層９ｂ」と、本願発明１の「前記第３の半導体層（２１）の表面に、前記第２の半導体層（３）と同一の位置上に選択的に形成された、前記第２の半導体層（３）と同一膜厚の高濃度の第２導電型である第４の半導体層（３１）」は、「選択的に形成された、高濃度の第２導電型である第４の半導体層（３１）」である点において共通し、後述する相違点１−３ないし１−５において相違するといえる。
　カ　引用発明１の「ｐ型ベース層４」は、「第２導電型」であるといえ、また、「ｐ＋型」と比較すると、相対的に「低濃度」であるといえる。
　そうすると、引用発明１の「前記ｎ型ドリフト層１ａ上に選択的に形成されたｐ型ベース層４」と、本願発明１の「前記第４の半導体層（３１）の表面に形成された第２導電型で低濃度のベース層（４）」は、「第２導電型で低濃度のベース層（４）」である点において共通し、後述する相違点１−６において相違するといえる。
　キ　引用発明１の「前記ｐ型ベース層４表面に選択的に形成されたｎ＋型ソース層５」は、「ｐ型ベース層４」の「表面層に選択的に形成され」た、「第１導電型」の「ソース領域」であるといえる。
　そうすると、引用発明１の「前記ｐ型ベース層４表面に選択的に形成されたｎ＋型ソース層５」は、本願発明１の「当該ベース層（４）の表面層に選択的に形成された」「第１導電型のソース領域（５）」に相当するといえる。
　ク　本願発明１は「ベース層（４）の表面層に選択的に形成された第２導電型のコンタクト領域（１２）」を有するのに対し、引用発明１は当該構成を有しない。
　したがって、本願発明１と引用発明１は、後述する相違点１−７において相違するといえる。
　ケ　本願発明１は「表面から前記ベース層（４）を貫通して、前記第３の半導体層（２１）に達するように形成された第１導電型のウェル領域（６）」を有するのに対し、引用発明１は当該構成を有しない。
　したがって、本願発明１と引用発明１は、後述する相違点１−８において相違するといえる。
　コ　引用発明１の「ゲート電極７」は、「ゲート電極層」であるといえる。
　また、引用発明１の「ゲート絶縁膜６」は、本願発明１の「ゲート絶縁膜（８）」に相当するといえる。
　そして、引用文献１の【図７】の記載より、引用発明１の「ゲート電極７」は、「ｐ型ベース層４」の「表面露出部の少なくとも一部」に、「ゲート絶縁膜６を介して設けられた」ものであるといえる。
　そうすると、引用発明１の「ゲート電極７」と、本願発明１の「ゲート電極層（９）」は、「前記ベース層（４）の表面露出部上の少なくとも一部にゲート絶縁膜（８）を介して設けられたゲート電極層（９）」である点において共通し、後述する相違点１−９において相違するといえる。
　サ　引用文献１の【図７】の記載より、引用発明１の「ソース電極８」は、「ｎ＋型ソース層５」の表面に接触するものであるといえる。
　そうすると、引用発明１の「ソース電極８」と、本願発明１の「ソース電極（１０）」は、「前記ソース領域（５）の表面に接触するソース電極（１０）」である点において共通し、後述する相違点１−１０において相違するといえる。
　シ　引用発明１の「ｎ＋型基板２の裏面に形成されたドレイン電極３」は、本願発明１の「前記半導体基板（１）の裏面に設けられたドレイン電極（１１）」に相当するといえる。
　ス　引用文献１の【図７】の記載より、引用発明１の「パワーＭＯＳＦＥＴ」は、表面側に「ソース電極８」が形成され、裏面側に「ドレイン電極３」が形成され、縦方向に電流が流れるものと認められるから、「縦型ＭＯＳＦＥＴ」であるといえる。
　そうすると、引用発明１と本願発明１は、「縦型ＭＯＳＦＥＴ」である点において共通するといえる。
　セ　以上より、本願発明１と引用発明１は、下記（ア）において一致し、下記（イ）において相違すると認める。
（ア）一致点
　「炭化珪素からなり、第１導電型の半導体基板（１）と、
　前記半導体基板（１）上に形成された、第１導電型で前記半導体基板（１）よりも低濃度の第１の半導体層（２）と、
　前記第１の半導体層（２）上に選択的に形成された、高濃度の第２導電型である第２の半導体層（３）と、
　前記第２の半導体層（３）上に、第１導電型で形成された第３の半導体層（２１）と、
　選択的に形成された、高濃度の第２導電型である第４の半導体層（３１）と、
　第２導電型で低濃度のベース層（４）と、
　当該ベース層（４）の表面層に選択的に形成された第１導電型のソース領域（５）と、
　前記ベース層（４）の表面露出部上の少なくとも一部にゲート絶縁膜（８）を介して設けられたゲート電極層（９）と、
　前記ソース領域（５）の表面に接触するソース電極（１０）と、
　前記半導体基板（１）の裏面に設けられたドレイン電極（１１）とからなる縦型ＭＯＳＦＥＴ。」
（イ）相違点
　・相違点１−１
　本願発明１の「第３の半導体層（２１）」は、「第１の半導体層（２）」上に形成されたものであるのに対し、引用発明１は、「第３の半導体層（２１）」（ｎ型ドリフト層１ｃ）が「第１の半導体層（２）」（ｎ型ドリフト層１ｄ）上に形成されたものであるとは特定しない点。
　・相違点１−２
　本願発明１の「第３の半導体層（２１）」は、「第１の半導体層（２）と同一の濃度で形成され」たものであるのに対し、引用発明１は、「第３の半導体層（２１）」（ｎ型ドリフト層１ｃ）が「第１の半導体層（２）」（ｎ型ドリフト層１ｄ）と同一の濃度で形成されたものであるとは特定しない点。
　・相違点１−３
　本願発明１の「第４の半導体層（３１）」は「第３の半導体層（２１）の表面」に形成されたものであるのに対し、引用発明１は、「第４の半導体層（３１）」（ｐ＋型埋め込み層９ｂ）が「第３の半導体層（２１）」（ｎ型ドリフト層１ｃ）の表面に形成されたものであるとは特定しない点。
　・相違点１−４
　本願発明１の「第４の半導体層（３１）」は「第２の半導体層（３）と同一の位置上」に形成されたものであるのに対し、引用発明１は、「第４の半導体層（３１）」（ｐ＋型埋め込み層９ｂ）が「第２の半導体層（３）」（ｐ＋型埋め込み層９ｃ）と同一の位置上に形成されたものであるとは特定しない点。
　・相違点１−５
　本願発明１の「第４の半導体層（３１）」は「第２の半導体層（３）と同一膜厚」であるのに対し、引用発明１は、「第４の半導体層（３１）」（ｐ＋型埋め込み層９ｂ）が「第２の半導体層（３）」（ｐ＋型埋め込み層９ｃ）と同一膜厚であるとは特定しない点。
　・相違点１−６
　本願発明１の「ベース層（４）」は「第４の半導体層（３１）の表面に形成された」ものであるのに対し、引用発明１は、「ベース層（４）」（ｐ型ベース層４）が「第４の半導体層（３１）」（ｐ＋型埋め込み層９ｂ）の表面に形成されたものであるとは特定しない点。
　・相違点１−７
　本願発明１は「ベース層（４）の表面層に選択的に形成された第２導電型のコンタクト領域」を有するのに対し、引用発明１は当該構成を有しない点。
　・相違点１−８
　本願発明１は「表面から前記ベース層（４）を貫通して、前記第３の半導体層（２１）に達するように形成された第１導電型のウェル領域（６）」を有するのに対し、引用発明１は当該構成を有しない点。
　・相違点１−９
　本願発明１の「ゲート電極層（９）」は「ソース領域（５）とウェル領域（６）とに挟まれた、ベース層（４）の表面露出部上」に「ゲート絶縁膜（８）」を介して設けられたものであるのに対し、引用発明１は「ウェル領域（６）」に相当する構成を有しておらず、「ゲート電極層（９）」（ゲート電極７）が、「ソース領域（５）」（ｎ＋型ソース層５）と「ウェル領域（６）」とに挟まれた、「ベース層（４）」（ｐ型ベース層４）の表面露出部上に「ゲート絶縁膜（８）」（ゲート絶縁膜６）を介して設けられたものであるとは特定しない点。
　・相違点１−１０
　本願発明１の「ソース電極（１０）」は「ソース領域（５）とコンタクト領域（１２）との表面に共通に接触する」ものであるのに対し、引用発明１は「コンタクト領域（１２）」に相当する構成を有しておらず、「ソース電極（１０）」（ソース電極８）が「ソース領域（５）」（ｎ＋型ソース層５）の表面に接触することは特定するものの、「ソース電極（１０）」（ソース電極８）が「ソース領域（５）」（ｎ＋型ソース層５）と「コンタクト領域（１２）」との表面に共通に接触するとは特定しない点。
（２）判断
　相違点１−４ないし１−６について、まとめて検討する。
　引用文献１ないし４には、相違点１−４ないし１−６に係る構成を兼ね備えたもの、すなわち、「第４の半導体層（３１）」を「第２の半導体層（３）」と「同一の位置上」かつ「同一膜厚」で形成し、その表面に「ベース層（４）」を形成したものは、記載も示唆もされていない。
　そして、本願発明１は、相違点１−４ないし１−６に係る構成を兼ね備えることにより、「第２の半導体層（３）と第４の半導体層（３１）の不純物濃度をイオン注入だけで制御することができるため、耐圧とオン抵抗のばらつきを小さくでき、かつ製造が容易になる」という、引用文献１ないし４に記載された発明からは予測することのできない格別の効果を奏するものである。
　したがって、相違点１−１ないし１−３、及び相違点１−７ないし１−１０について検討するまでもなく、本願発明１は、引用文献１ないし４に記載された発明に基づいて当業者が容易に発明をすることができたものであるとはいえない。
　２　本願発明２について
（１）本願発明２と引用発明１との対比
　ア　上記１（１）アにおいて検討したのと同様の理由により、引用発明１の「シリコンカーバイト（ＳｉＣ）からなるｎ＋型基板２」は、本願発明２の「炭化珪素からなり、第１導電型の半導体基板（１）」に相当するといえる。
　イ　上記１（１）イにおいて検討したのと同様の理由により、引用発明１の「前記ｎ＋型基板２上に形成されたｎ型ドリフト層１ｄ」は、本願発明２の「前記半導体基板（１）上に形成された、第１導電型で前記半導体基板（１）よりも低濃度の第１の半導体層（２）」に相当するといえる。
　ウ　引用発明１の「ｐ＋型埋め込み層９ｃ」及び「ｐ＋型埋め込み層９ｂ」は、「第２導電型」の「半導体層」であるといえ、また、「ｐ＋型」であることから、相対的に「高濃度」であるといえる。
　また、引用発明１の「ｎ型ドリフト層１ｃ」及び「ｎ型ドリフト層１ｂ」は、「第１導電型」の「半導体層」であるといえる。
　そして、引用文献１の段落【００７９】ないし【００８４】の記載より、引用発明１の「ｐ＋型埋め込み層９ｃ」及び「ｐ＋型埋め込み層９ｂ」と、「ｎ型ドリフト層１ｃ」及び「ｎ型ドリフト層１ｂ」は、「交互に複数形成され」たものであるといえる。
　そうすると、引用発明１の「前記ｎ型ドリフト層１ｄ上に選択的に形成されたｐ＋型埋め込み層９ｃ」及び「前記ｎ型ドリフト層１ｃ上に選択的に形成されたｐ＋型埋め込み層９ｂ」は、本願発明２の「第２の半導体層（３）」に相当するといえ、本願発明２と引用発明１は、「前記第１の半導体層（２）上に選択的に形成された、高濃度の第２導電型である第２の半導体層（３）」を有する点において共通するといえる。
　また、引用発明１の「前記ｐ＋型埋め込み層９ｃ上に形成されたｎ型ドリフト層１ｃ」及び「前記ｐ＋型埋め込み層９ｂ上に形成されたｎ型ドリフト層１ｂ」は、後述する相違点２−１及び２−２を除き、本願発明２の「第３の半導体層（２１）」に相当するといえ、本願発明２と引用発明１は、「前記第２の半導体層（３）上に、第１導電型で形成された第３の半導体層（２１）」を有する点において共通し、後述する相違点２−１及び２−２において相違するといえる。
　さらに、本願発明２と引用発明１は、「前記第２の半導体層（３）及び前記第３の半導体層（２１）が、交互に複数形成された」との点において、共通するといえる。
　エ　引用発明１の「ｐ＋型埋め込み層９ａ」は、「第２導電型」の「半導体層」であるといえ、また、「ｐ＋型」であることから、相対的に「高濃度」であるといえる。
　そうすると、引用発明１の「前記ｎ型ドリフト層１ｂ上に選択的に形成されたｐ＋型埋め込み層９ａ」と、本願発明２の「前記第３の半導体層（２１）の表面に、前記第２の半導体層（３）と同一の位置上に選択的に形成された、前記第２の半導体層（３）と同一膜厚の高濃度の第２導電型である第４の半導体層（３１）」は、「選択的に形成された、高濃度の第２導電型である第４の半導体層（３１）」である点において共通し、後述する相違点２−３ないし２−５において相違するといえる。
　オ　上記１（１）カにおいて検討したのと同様の理由により、引用発明１の「前記ｎ型ドリフト層１ａ上に選択的に形成されたｐ型ベース層４」と、本願発明２の「前記第４の半導体層（３１）の表面に形成された第２導電型で低濃度のベース層（４）」は、「第２導電型で低濃度のベース層（４）」である点において共通し、後述する相違点２−６において相違するといえる。
　カ　上記１（１）キにおいて検討したのと同様の理由により、引用発明１の「前記ｐ型ベース層４表面に選択的に形成されたｎ＋型ソース層５」は、本願発明２の「当該ベース層（４）の表面層に選択的に形成された」「第１導電型のソース領域（５）」に相当するといえる。
　キ　上記１（１）クにおいて検討したのと同様の理由により、本願発明２と引用発明１は、後述する相違点２−７において相違するといえる。
　ク　上記１（１）ケにおいて検討したのと同様の理由により、本願発明２と引用発明１は、後述する相違点２−８において相違するといえる。
　ケ　上記１（１）コにおいて検討したのと同様の理由により、引用発明１の「ゲート電極７」と、本願発明２の「ゲート電極層（９）」は、「前記ベース層（４）の表面露出部上の少なくとも一部にゲート絶縁膜（８）を介して設けられたゲート電極層（９）」である点において共通し、後述する相違点２−９において相違するといえる。
　コ　上記１（１）サにおいて検討したのと同様の理由により、引用発明１の「ソース電極８」と、本願発明２の「ソース電極（１０）」は、「前記ソース領域（５）の表面に接触するソース電極（１０）」である点において共通し、後述する相違点２−１０において相違するといえる。
　サ　上記１（１）シにおいて検討したのと同様の理由により、引用発明１の「ｎ＋型基板２の裏面に形成されたドレイン電極３」は、本願発明２の「前記半導体基板（１）の裏面に設けられたドレイン電極（１１）」に相当するといえる。
　シ　上記１（１）スにおいて検討したのと同様の理由により、引用発明１と本願発明２は、「縦型ＭＯＳＦＥＴ」である点において共通するといえる。
　ス　以上より、本願発明２と引用発明１は、下記（ア）において一致し、下記（イ）において相違すると認める。
（ア）一致点
　「炭化珪素からなり、第１導電型の半導体基板（１）と、
　前記半導体基板（１）上に形成された、第１導電型で前記半導体基板（１）よりも低濃度の第１の半導体層（２）と、
　前記第１の半導体層（２）上に選択的に形成された、高濃度の第２導電型である第２の半導体層（３）と、
　前記第２の半導体層（３）上に、第１導電型で形成された第３の半導体層（２１）と、
　選択的に形成された、高濃度の第２導電型である第４の半導体層（３１）と、
　第２導電型で低濃度のベース層（４）と、
　当該ベース層（４）の表面層に選択的に形成された第１導電型のソース領域（５）と、
　前記ベース層（４）の表面露出部上の少なくとも一部にゲート絶縁膜（８）を介して設けられたゲート電極層（９）と、
　前記ソース領域（５）の表面に接触するソース電極（１０）と、
　前記半導体基板（１）の裏面に設けられたドレイン電極（１１）とからなり、
　前記第２の半導体層（３）及び前記第３の半導体層（２１）が、交互に複数形成された縦型ＭＯＳＦＥＴ。」
（イ）相違点
　・相違点２−１
　本願発明２の「第３の半導体層（２１）」は、「第１の半導体層（２）」上に形成されたものであるのに対し、引用発明１は、「第３の半導体層（２１）」（ｎ型ドリフト層１ｂ、ｎ型ドリフト層１ｃ）が「第１の半導体層（２）」（ｎ型ドリフト層１ｄ）上に形成されたものであるとは特定しない点。
　・相違点２−２
　本願発明２の「第３の半導体層（２１）」は、「第１の半導体層（２）と同一の濃度で形成され」たものであるのに対し、引用発明１は、「第３の半導体層（２１）」（ｎ型ドリフト層１ｂ、ｎ型ドリフト層１ｃ）が「第１の半導体層（２）」（ｎ型ドリフト層１ｄ）と同一の濃度で形成されたものであるとは特定しない点。
　・相違点２−３
　本願発明２の「第４の半導体層（３１）」は「第３の半導体層（２１）の表面」に形成されたものであるのに対し、引用発明１は、「第４の半導体層（３１）」（ｐ＋型埋め込み層９ａ）が「第３の半導体層（２１）」（ｎ型ドリフト層１ｂ、ｎ型ドリフト層１ｃ）の表面に形成されたものであるとは特定しない点。
　・相違点２−４
　本願発明２の「第４の半導体層（３１）」は「第２の半導体層（３）と同一の位置上」に形成されたものであるのに対し、引用発明１は、「第４の半導体層（３１）」（ｐ＋型埋め込み層９ａ）が「第２の半導体層（３）」（ｐ＋型埋め込み層９ｂ、ｐ＋型埋め込み層９ｃ）と同一の位置上に形成されたものであるとは特定しない点。
　・相違点２−５
　本願発明２の「第４の半導体層（３１）」は「第２の半導体層（３）と同一膜厚」であるのに対し、引用発明１は、「第４の半導体層（３１）」（ｐ＋型埋め込み層９ａ）が「第２の半導体層（３）」（ｐ＋型埋め込み層９ｂ、ｐ＋型埋め込み層９ｃ）と同一膜厚であるとは特定しない点。
　・相違点２−６
　本願発明２の「ベース層（４）」は「第４の半導体層（３１）の表面に形成された」ものであるのに対し、引用発明１は、「ベース層（４）」（ｐ型ベース層４）が「第４の半導体層（３１）」（ｐ＋型埋め込み層９ａ）の表面に形成されたものであるとは特定しない点。
　・相違点２−７
　本願発明２は「ベース層（４）の表面層に選択的に形成された第２導電型のコンタクト領域」を有するのに対し、引用発明１は当該構成を有しない点。
　・相違点２−８
　本願発明２は「表面から前記ベース層（４）を貫通して、前記第３の半導体層（２１）に達するように形成された第１導電型のウェル領域（６）」を有するのに対し、引用発明１は当該構成を有しない点。
　・相違点２−９
　本願発明２の「ゲート電極層（９）」は「ソース領域（５）とウェル領域（６）とに挟まれた、ベース層（４）の表面露出部上」に「ゲート絶縁膜（８）」を介して設けられたものであるのに対し、引用発明１は「ウェル領域（６）」に相当する構成を有しておらず、「ゲート電極層（９）」（ゲート電極７）が、「ソース領域（５）」（ｎ＋型ソース層５）と「ウェル領域（６）」とに挟まれた、「ベース層（４）」（ｐ型ベース層４）の表面露出部上に「ゲート絶縁膜（８）」（ゲート絶縁膜６）を介して設けられたものであるとは特定しない点。
　・相違点２−１０
　本願発明２の「ソース電極（１０）」は「ソース領域（５）とコンタクト領域（１２）との表面に共通に接触する」ものであるのに対し、引用発明１は「コンタクト領域（１２）」に相当する構成を有しておらず、「ソース電極（１０）」（ソース電極８）が「ソース領域（５）」（ｎ＋型ソース層５）の表面に接触することは特定するものの、「ソース電極（１０）」（ソース電極８）が「ソース領域（５）」（ｎ＋型ソース層５）と「コンタクト領域（１２）」との表面に共通に接触するとは特定しない点。
（２）判断
　相違点２−４ないし２−６について、まとめて検討する。
　引用文献１ないし４には、相違点２−４ないし２−６に係る構成を兼ね備えたもの、すなわち、「第４の半導体層（３１）」を「第２の半導体層（３）」と「同一の位置上」かつ「同一膜厚」で形成し、その表面に「ベース層（４）」を形成したものは、記載も示唆もされていない。
　そして、本願発明２は、相違点２−４ないし２−６に係る構成を兼ね備えることにより、「第２の半導体層（３）と第４の半導体層（３１）の不純物濃度をイオン注入だけで制御することができるため、耐圧とオン抵抗のばらつきを小さくでき、かつ製造が容易になる」という、引用文献１ないし４に記載された発明からは予測することのできない格別の効果を奏するものである。
　したがって、相違点２−１ないし２−３、及び相違点２−７ないし２−１０について検討するまでもなく、本願発明２は、引用文献１ないし４に記載された発明に基づいて当業者が容易に発明をすることができたものであるとはいえない。
　３　本願発明３について
（１）本願発明３と引用発明２との対比
　ア　引用発明２の「ｎ型」及び「ｎ＋型」は、本願発明３の「第１導電型」に対応し、引用発明２の「ｐ型」及び「ｐ＋型」は、本願発明３の「第２導電型」に対応するといえる。
　また、引用発明２の「シリコンカーバイト（ＳｉＣ）」は、「炭化珪素」であるといえ、引用発明２の「ｎ＋型基板２」は、「半導体基板」であるといえる。
　したがって、引用発明２の「シリコンカーバイト（ＳｉＣ）からなるｎ＋型基板２」は、本願発明３の「炭化珪素からなり、第１導電型の半導体基板（１）」に相当するといえる。
　また、引用発明２の「ｎ型ドリフト層１ｄ」は、「第１導電型」の「半導体層」であるといえ、また、「ｎ＋型基板２」よりも「低濃度」であるといえる。
　したがって、引用発明２の「ｎ型ドリフト層１ｄ」は、本願発明３の「第１導電型で前記半導体基板（１）よりも低濃度の第１の半導体層（２）」に相当するといえる。
　そして、引用発明２の「工程Ａ」ないし「工程Ｃ」は、「ｎ＋型基板２」上に「ｎ型ドリフト層１ｄ」を形成する工程であるといえる。
　そうすると、引用発明２の「工程Ａ」ないし「工程Ｃ」と、本願発明３の「炭化珪素からなり、第１導電型の半導体基板（１）上に、第１導電型で前記半導体基板（１）よりも低濃度の第１の半導体層（２）をエピタキシャル成長により形成する第１の工程」は、「炭化珪素からなり、第１導電型の半導体基板（１）上に、第１導電型で前記半導体基板（１）よりも低濃度の第１の半導体層（２）を形成する第１の工程」である点において共通し、後述する相違点３−１において相違するといえる。
　イ　引用発明２の「ｐ＋型埋め込み層９ｃ」は、「第２導電型」の「半導体層」であるといえ、また、「ｐ＋型」であることから、相対的に「高濃度」であるといえる。
　したがって、引用発明２の「ｐ＋型埋め込み層９ｃ」は、本願発明３の「高濃度の第２導電型である第２の半導体層（３）」に相当するといえる。
　さらに、引用文献１の【図８】の記載より、引用発明２の「工程Ｄ」及び「工程Ｅ」は、「ｎ型ドリフト層１ｄ」上に「ｐ＋型埋め込み層９ｃ」を「選択的に形成する工程」であるといえる。
　そうすると、引用発明２の「工程Ｄ」及び「工程Ｅ」と、本願発明３の「前記第１の半導体層（２）上に、高濃度の第２導電型である第２の半導体層（３）を、マスクを用いたイオン注入により選択的に形成する第２の工程」は、「前記第１の半導体層（２）上に、高濃度の第２導電型である第２の半導体層（３）を選択的に形成する第２の工程」である点において共通し、後述する相違点３−２において相違するといえる。
　ウ　引用発明２の「ｎ型ドリフト層１ｃ」は、「第１導電型」の「半導体層」であるといえる。
　したがって、引用発明２の「ｎ型ドリフト層１ｃ」は、後述する相違点３−３及び３−４を除き、本願発明３の「第３の半導体層（２１）」に相当するといえる。
　さらに、引用文献１の【図８】の記載より、引用発明２の「工程Ｅ」ないし「工程Ｇ」は、「ｐ＋型埋め込み層９ｃ」上に「ｎ型ドリフト層１ｃ」を形成する工程であるといえる。
　そうすると、引用発明２の「工程Ｅ」ないし「工程Ｇ」と、本願発明３の「前記第１の半導体層（２）及び前記第２の半導体層（３）上に、前記第１の半導体層（２）と同一の濃度の第３の半導体層（２１）をエピタキシャル成長により形成する第３の工程」は、「前記第２の半導体層（３）上に、第３の半導体層（２１）を形成する第３の工程」である点において共通し、後述する相違点３−３ないし３−５において相違するといえる。
　エ　引用発明２の「ｐ＋型埋め込み層９ｂ」は、「第２導電型」の「半導体層」であるといえ、また、「ｐ＋型」であることから、相対的に「高濃度」であるといえる。
　したがって、引用発明２の「ｐ＋型埋め込み層９ｂ」は、後述する相違点３−６及び３−７を除き、本願発明３の「第４の半導体層（３１）」に相当するといえる。
　さらに、引用文献１の【図８】の記載より、引用発明２の「工程Ｈ」及び「工程Ｉ」は、「ｎ型ドリフト層１ｃ」上に「ｐ＋型埋め込み層９ｂ」を「選択的に形成する工程」であるといえる。
　そうすると、引用発明２の「工程Ｈ」及び「工程Ｉ」と、本願発明３の「前記第３の半導体層（２１）上に、前記第２の工程で形成した前記第２の半導体層（３）と同一の場所において、高濃度の第２導電型である、前記第２の半導体層（３）と同一膜厚の第４の半導体層（３１）を、マスクを用いたイオン注入により選択的に形成する第４の工程」は、「前記第３の半導体層（２１）上に、高濃度の第２導電型である第４の半導体層（３１）を選択的に形成する第４の工程」である点において共通し、後述する相違点３−６ないし３−８において相違するといえる。
　オ　引用発明２の「ｐ型ベース層４」は、「第２導電型」であるといえ、また、「ｐ＋型」と比較すると、相対的に「低濃度」であるといえる。
　したがって、引用発明２の「ｐ型ベース層４」は、本願発明３の「第２導電型で低濃度のベース層（４）」に相当するといる。
　そうすると、引用発明２の「工程Ｐ」と、本願発明３の「前記第４の半導体層（３１）の表面上に、第２導電型で低濃度のベース層（４）をエピタキシャル成長により形成する第５の工程」は、「第２導電型で低濃度のベース層（４）を形成する第５の工程」である点において共通し、後述する相違点３−９及び３−１０において相違するといえる。
　カ　本願発明３は「前記ベース層（４）上に、前記第４の半導体層表面に直接達するよう、マスクを用いたイオン注入により第１導電型のウェル領域（６）を選択的に形成する第６の工程」を有するのに対し、引用発明２は当該工程を有しない。
　したがって、本願発明３と引用発明２は、後述する相違点３−１１において相違するといえる。
　キ　引用発明２の「ｎ＋型ソース層５」は、「第１導電型」の「ソース領域」であるといえる。
　したがって、引用発明２の「ｎ＋型ソース層５」は、本願発明３の「第１導電型のソース領域（５）」に相当するといえる。
　また、引用発明２の「ゲート電極７」は、「ゲート電極層」であるといえる。
　したがって、引用発明２の「ゲート電極７」は、本願発明３の「ゲート電極層（９）」に相当するといえる。
　さらに、引用発明２の「ゲート絶縁膜６」は、本願発明３の「ゲート絶縁膜（８）」に相当するといえる。
　そして、引用文献１の【図７】の記載より、引用発明２の「工程Ｑ」ないし「工程Ｓ」は、「ｐ型ベース層４」上に「ｎ＋型ソース層５」を形成するとともに、「ｐ型ベース層４」の「表面露出部の一部」に「ゲート絶縁膜６」を介して設けられた「ゲート電極７」を形成する工程であるといえる。
　そうすると、引用発明２の「工程Ｑ」ないし「工程Ｓ」と、本願発明３の「前記ベース層（４）上に、イオン注入により、第２導電型のコンタクト領域（１２）と、その内側に第１導電型のソース領域（５）を形成するとともに、前記ソース領域（５）と前記ウェル領域（６）とに挟まれた前記ベース層（４）の表面露出部の一部に、ゲート絶縁膜（８）を介して設けられたゲート電極層（９）を形成する第７の工程」は、「前記ベース層（４）上に第１導電型のソース領域（５）を形成するとともに、前記ベース層（４）の表面露出部の一部に、ゲート絶縁膜（８）を介して設けられたゲート電極層（９）を形成する第７の工程」である点において共通し、後述する相違点３−１２ないし３−１４において相違するといえる。
　ク　引用発明２の「ソース電極８」及び「ドレイン電極３」は、それぞれ、本願発明３の「ソース電極（１０）」及び「ドレイン電極（１１）」に相当するといえる。
　また、引用文献１の【図７】の記載より、引用発明２の「工程Ｔ」及び「工程Ｕ」は、「ｎ＋型ソース層５」に接触するよう「ソース電極８」を形成するとともに、「ｎ＋型基板２」の裏面に「ドレイン電極３」を形成する工程であるといえる。
　そうすると、引用発明２の「工程Ｔ」及び「工程Ｕ」と、本願発明３の「前記ソース領域（５）と前記コンタクト領域（１２）に共通して接触するようソース電極（１０）を形成するとともに、前記半導体基板（１）の裏面にドレイン電極（１１）を形成する第８の工程」は、「前記ソース領域（５）に接触するようソース電極（１０）を形成するとともに、前記半導体基板（１）の裏面にドレイン電極（１１）を形成する第８の工程」である点において共通し、後述する相違点３−１５において相違するといえる。
　ケ　引用文献１の【図７】の記載より、引用発明２の「パワーＭＯＳＦＥＴ」は、表面側に「ソース電極８」が形成され、裏面側に「ドレイン電極３」が形成され、縦方向に電流が流れるものと認められるから、「縦型ＭＯＳＦＥＴ」であるといえる。
　そうすると、本願発明３と引用発明２は、「縦型ＭＯＳＦＥＴの製造方法」である点において共通するといえる。
　コ　以上より、本願発明３と引用発明２は、下記（ア）において一致し、下記（イ）において相違すると認める。
（ア）一致点
　「炭化珪素からなり、第１導電型の半導体基板（１）上に、第１導電型で前記半導体基板（１）よりも低濃度の第１の半導体層（２）を形成する第１の工程と、
　前記第１の半導体層（２）上に、高濃度の第２導電型である第２の半導体層（３）を選択的に形成する第２の工程と、
　前記第２の半導体層（３）上に、第３の半導体層（２１）を形成する第３の工程と、
　前記第３の半導体層（２１）上に、高濃度の第２導電型である第４の半導体層（３１）を選択的に形成する第４の工程と、
　第２導電型で低濃度のベース層（４）を形成する第５の工程と、
　前記ベース層（４）上に第１導電型のソース領域（５）を形成するとともに、前記ベース層（４）の表面露出部の一部に、ゲート絶縁膜（８）を介して設けられたゲート電極層（９）を形成する第７の工程と、
　前記ソース領域（５）に接触するようソース電極（１０）を形成するとともに、前記半導体基板（１）の裏面にドレイン電極（１１）を形成する第８の工程とからなる縦型ＭＯＳＦＥＴの製造方法。」
（イ）相違点
　・相違点３−１
　「第１の工程」に関し、本願発明３では「第１の半導体層（２）」を「エピタキシャル成長により形成する」のに対し、引用発明２では、「第１の工程」（「工程Ａ」ないし「工程Ｃ」）において、ｎ−ドリフト層１’（１）へｎ型不純物をイオン注入し、ｎ−ドリフト層１’（２）をエピタキシャル成長させるときに該ｎ型不純物を再拡散させることにより、「第１の半導体層（２）」（ｎ型ドリフト層１ｄ）を形成する点。
　・相違点３−２
　「第２の工程」に関し、本願発明３では「第２の半導体層（３）」を「マスクを用いたイオン注入」により形成するのに対し、引用発明２では、「第２の工程」（「工程Ｄ」及び「工程Ｅ」）において、ｎ−型ドリフト層１’（２）にｐ型不純物をイオン注入し、ｎ−型ドリフト層１’（３）をエピタキシャル成長させるときに該ｐ型不純物を再拡散させることにより、「第２の半導体層（３）」（ｐ＋型埋め込み層９ｃ）を形成する点。
　・相違点３−３
　「第３の工程」に関し、本願発明３では「第３の半導体層（２１）」を「第１の半導体層（２）」上に形成するのに対し、引用発明２は、「第３の工程」（「工程Ｅ」ないし「工程Ｇ」）において、「第３の半導体層（２１）」（ｎ型ドリフト層１ｃ）を「第１の半導体層（２）」（ｎ型ドリフト層１ｄ）上に形成するとは特定しない点。
　・相違点３−４
　「第３の工程」に関し、本願発明３では、「第３の半導体層（２１）」が「第１の半導体層（２）と同一の濃度」であるのに対し、引用発明２は、「第３の工程」（「工程Ｅ」ないし「工程Ｇ」）において形成される「第３の半導体層（２１）」（ｎ型ドリフト層１ｃ）が「第１の半導体層（２）」（ｎ型ドリフト層１ｄ）と同一の濃度であるとは特定しない点。
　・相違点３−５
　「第３の工程」に関し、本願発明３では「第３の半導体層（２１）」を「エピタキシャル成長により形成する」のに対し、引用発明２では、「第３の工程」（「工程Ｅ」ないし「工程Ｇ」）において、ｎ−ドリフト層１’（３）へｎ型不純物をイオン注入し、ｎ−ドリフト層１’（４）をエピタキシャル成長させるときに該ｎ型不純物を再拡散させることにより、「第３の半導体層（２１）」（ｎ型ドリフト層１ｃ）を形成する点。
　・相違点３−６
　「第４の工程」に関し、本願発明３では「第２の工程で形成した第２の半導体層（３）と同一の場所において」、「第４の半導体層（３１）」を形成するのに対し、引用発明２は、「第４の工程」（「工程Ｈ」及び「工程Ｉ」）において、「第４の半導体層（３１）」（ｐ＋型埋め込み層９ｂ）を「第２の半導体層（３）」（ｐ＋型埋め込み層９ｃ）と同一の場所に形成するとは特定しない点。
　・相違点３−７
　「第４の工程」に関し、本願発明３では「第４の半導体層（３１）」が「第２の半導体層（３）と同一膜厚」であるのに対し、引用発明２は、「第４の工程」（「工程Ｈ」及び「工程Ｉ」）において形成される「第４の半導体層（３１）」（ｐ＋型埋め込み層９ｂ）が「第２の半導体層（３）」（ｐ＋型埋め込み層９ｃ）と同一膜厚であるとは特定しない点。
　・相違点３−８
　「第４の工程」に関し、本願発明３では「第４の半導体層（３１）」を「マスクを用いたイオン注入」により形成するのに対し、引用発明２は、「第４の工程」（「工程Ｈ」及び「工程Ｉ」）において、ｎ−型ドリフト層１’（４）にｐ型不純物をイオン注入し、ｎ−型ドリフト層１’（５）をエピタキシャル成長させるときに該ｐ型不純物を再拡散させることにより、「第４の半導体層（３）」（ｐ＋型埋め込み層９ｂ）を形成する点。
　・相違点３−９
　「第５の工程」に関し、本願発明３では「ベース層（４）」を「第４の半導体層（３１）の表面上」に形成するのに対し、引用発明２は、「第５の工程」（「工程Ｐ」）において、「ベース層（４）」（ｐ型ベース層４）を「第４の半導体層（３１）」（ｐ＋型埋め込み層９ｂ）の表面上に形成するとは特定しない点。
　・相違点３−１０
　「第５の工程」に関し、本願発明３では「ベース層（４）」を「エピタキシャル成長により形成する」のに対し、引用発明２は、「第５の工程」（「工程Ｐ」）において、「ベース層（４）」（ｐ型ベース層４）を拡散形成する点。
　・相違点３−１１
　本願発明３は「前記ベース層（４）上に、前記第４の半導体層表面に直接達するよう、マスクを用いたイオン注入により第１導電型のウェル領域（６）を選択的に形成する第６の工程」を有するのに対し、引用発明２は当該工程を有しない点。
　・相違点３−１２
　「第７の工程」に関し、本願発明３は「ベース層（４）上に、イオン注入により、第２導電型のコンタクト領域（１２）」を形成するのに対し、引用発明２は、「第７の工程」（「工程Ｑ」ないし「工程Ｓ」）において、「コンタクト領域（１２）」を形成しない点。
　・相違点３−１３
　「第７の工程」に関し、本願発明３は「第２導電型のコンタクト領域（１２）」の内側に「ソース領域（５）」を形成するのに対し、引用発明２は「第２導電型のコンタクト領域（１２）」を形成する工程を有しておらず、「第７の工程」（「工程Ｑ」ないし「工程Ｓ」）において、「ソース領域（５）」（ｎ＋型ソース層５）を「第２導電型のコンタクト領域（１２）」の内側に形成するとは特定しない点。
　・相違点３−１４
　「第７の工程」に関し、本願発明３は「ソース領域（５）と前記ウェル領域（６）とに挟まれた前記ベース層（４）の表面露出部の一部」に「ゲート絶縁膜（８）を介して設けられたゲート電極層（９）」を形成するのに対し、引用発明２は「ウェル領域（６）」を形成する工程を有しておらず、「第７の工程」（「工程Ｑ」ないし「工程Ｓ」）において、「ゲート絶縁膜（８）を介して設けられたゲート電極層（９）」（ゲート電極７）を「ソース領域（５）」（ｎ＋型ソース層５）と「ウェル領域（６）」とに挟まれた、「ベース層（４）」（ｐ型ベース層４）の表面露出部上に形成するとは特定しない点。
　・相違点３−１５
　「第８の工程」に関し、本願発明３は「ソース領域（５）とコンタクト領域（１２）に共通して接触するようソース電極（１０）を形成する」のに対し、引用発明２は「コンタクト領域（１２）」を形成する工程を有しておらず、「第８の工程」（「工程Ｔ」及び「工程Ｕ」）において、「ソース電極（１０）」（ソース電極８）が「ソース領域（５）」（ｎ＋型ソース層５）の表面に接触するよう形成することは特定するものの、「ソース電極（１０）」（ソース電極８）が「ソース領域（５）」（ｎ＋型ソース層５）とコンタクト領域（１２）との表面に共通に接触するよう形成するとは特定しない点。
（２）判断
　相違点３−６、３−７及び３−９について、まとめて検討する。
　引用文献１ないし４には、相違点３−６、３−７及び３−９に係る構成を兼ね備えたもの、すなわち、「第４の半導体層（３１）」を「第２の半導体層（３）」と「同一の場所」かつ「同一膜厚」で形成し、その表面上に「ベース層（４）」を形成することは、記載も示唆もされていない。
　そして、本願発明３は、相違点３−６、３−７及び３−９に係る構成を兼ね備えることにより、「第２の半導体層（３）と第４の半導体層（３１）の不純物濃度をイオン注入だけで制御することができるため、耐圧とオン抵抗のばらつきを小さくでき、かつ製造が容易になる」という、引用文献１ないし４に記載された発明からは予測することのできない格別の効果を奏するものである。
　したがって、相違点３−１ないし３−５、相違点３−８、及び相違点３−１０ないし３−１５について検討するまでもなく、本願発明３は、引用文献１ないし４に記載された発明に基づいて当業者が容易に発明をすることができたものであるとはいえない。
　４　本願発明４について
（１）本願発明４と引用発明２との対比
　ア　上記３（１）アにおいて検討したのと同様の理由により、引用発明２の「工程Ａ」ないし「工程Ｃ」と、本願発明４の「炭化珪素からなり、第１導電型の半導体基板（１）上に、第１導電型で前記半導体基板（１）よりも低濃度の第１の半導体層（２）をエピタキシャル成長により形成する第１の工程」は、「炭化珪素からなり、第１導電型の半導体基板（１）上に、第１導電型で前記半導体基板（１）よりも低濃度の第１の半導体層（２）を形成する第１の工程」である点において共通し、後述する相違点４−１において相違するといえる。
　イ　引用発明２の「ｐ＋型埋め込み層９ｃ」及び「ｐ＋型埋め込み層９ｂ」は、「第２導電型」の「半導体層」であるといえ、また、「ｐ＋型」であることから、相対的に「高濃度」であるといえる。
　したがって、引用発明２の「ｐ＋型埋め込み層９ｃ」及び「ｐ＋型埋め込み層９ｂ」は、本願発明４の「高濃度の第２導電型である第２の半導体層（３）」に相当するといえる。
　また、引用文献１の【図８】の記載より、引用発明２の「工程Ｄ」及び「工程Ｅ」は、「ｎ型ドリフト層１ｄ」上に「ｐ＋型埋め込み層９ｃ」を「選択的に形成する工程」であるといえる。
　そうすると、引用発明２の「工程Ｄ」及び「工程Ｅ」と、本願発明４の「前記第１の半導体層（２）上に、高濃度の第２導電型である第２の半導体層（３）を、マスクを用いたイオン注入により選択的に形成する第２の工程」は、「前記第１の半導体層（２）上に、高濃度の第２導電型である第２の半導体層（３）を選択的に形成する第２の工程」である点において共通し、後述する相違点４−２において相違するといえる。
　ウ　引用発明２の「ｎ型ドリフト層１ｃ」及び「ｎ型ドリフト層１ｂ」は、「第１導電型」の「半導体層」であるといえる。
　したがって、引用発明２の「ｎ型ドリフト層１ｃ」及び「ｎ型ドリフト層１ｂ」は、後述する相違点４−３及び４−４を除き、本願発明４の「第３の半導体層（２１）」に相当するといえる。
　さらに、引用文献１の【図８】の記載より、引用発明２の「工程Ｅ」ないし「工程Ｇ」は、「ｐ＋型埋め込み層９ｃ」上に「ｎ型ドリフト層１ｃ」を形成する工程であるといえる。
　そうすると、引用発明２の「工程Ｅ」ないし「工程Ｇ」と、本願発明４の「前記第１の半導体層（２）及び前記第２の半導体層（３）上に、前記第１の半導体層（２）と同一の濃度の第３の半導体層（２１）をエピタキシャル成長により形成する第３の工程」は、「前記第２の半導体層（３）上に、第３の半導体層（２１）を形成する第３の工程」である点において共通し、後述する相違点４−３ないし４−５において相違するといえる。
　エ　引用発明２の「ｐ＋型埋め込み層９ａ」は、「第２導電型」の「半導体層」であるといえ、また、「ｐ＋型」であることから、相対的に「高濃度」であるといえる。
　したがって、引用発明２の「ｐ＋型埋め込み層９ａ」は、後述する相違点４−６及び４−７を除き、本願発明４の「第４の半導体層（３１）」に相当するといえる。
　さらに、引用文献１の【図８】の記載より、引用発明２の「工程Ｌ」及び「工程Ｍ」は、「ｎ型ドリフト層１ｂ」上に「ｐ＋型埋め込み層９ａ」を「選択的に形成する工程」であるといえる。
　そうすると、引用発明２の「工程Ｌ」及び「工程Ｍ」と、本願発明４の「前記第３の半導体層（２１）上に、前記第２の工程で形成した前記第２の半導体層（３）と同一の場所において、高濃度の第２導電型である、前記第２の半導体層（３）と同一膜厚の第４の半導体層（３１）を、マスクを用いたイオン注入により選択的に形成する第４の工程」は、「前記第３の半導体層（２１）上に、高濃度の第２導電型である第４の半導体層（３１）を選択的に形成する第４の工程」である点において共通し、後述する相違点４−６ないし４−８において相違するといえる。
　オ　上記３（１）オにおいて検討したのと同様の理由により、引用発明２の「前記ｎ型ドリフト層１ａの表面に、選択的に、ｐ型ベース層４を拡散形成する、工程Ｐ」と、本願発明４の「前記第４の半導体層（３１）の表面上に、第２導電型で低濃度のベース層（４）をエピタキシャル成長により形成する第５の工程」は、「第２導電型で低濃度のベース層（４）を形成する第５の工程」である点において共通し、後述する相違点４−９及び４−１０において相違するといえる。
　カ　上記３（１）カにおいて検討したのと同様の理由により、本願発明４と引用発明２は、後述する相違点４−１１において相違するといえる。
　キ　上記３（１）キにおいて検討したのと同様の理由により、引用発明２の「工程Ｑ」ないし「工程Ｓ」と、本願発明４の「前記ベース層（４）上に、イオン注入により、第２導電型のコンタクト領域（１２）と、その内側に第１導電型のソース領域（５）を形成するとともに、前記ソース領域（５）と前記ウェル領域（６）とに挟まれた前記ベース層（４）の表面露出部の一部に、ゲート絶縁膜（８）を介して設けられたゲート電極層（９）を形成する第７の工程」は、「前記ベース層（４）上に第１導電型のソース領域（５）を形成するとともに、前記ベース層（４）の表面露出部の一部に、ゲート絶縁膜（８）を介して設けられたゲート電極層（９）を形成する第７の工程」である点において共通し、後述する相違点４−１２ないし４−１４において相違するといえる。
　ク　上記３（１）クにおいて検討したのと同様の理由により、引用発明２の「工程Ｔ」及び「工程Ｕ」と、本願発明４の「前記ソース領域（５）と前記コンタクト領域（１２）に共通して接触するようソース電極（１０）を形成するとともに、前記半導体基板（１）の裏面にドレイン電極（１１）を形成する第８の工程」は、「前記ソース領域（５）に接触するようソース電極（１０）を形成するとともに、前記半導体基板（１）の裏面にドレイン電極（１１）を形成する第８の工程」である点において共通し、後述する相違点４−１５において相違するといえる。
　ケ　引用発明２では、「『工程Ｅ』ないし『工程Ｇ』」（本願発明４の「第３の工程」に対応）のあとに、「『工程Ｄ』及び『工程Ｅ』」（本願発明４の「第２の工程」に対応）と同様の工程である「『工程Ｈ』及び『工程Ｉ』」を行い、さらに、「『工程Ｅ』ないし『工程Ｇ』」（本願発明４の「第３の工程」に対応）と同様の工程である「『工程Ｉ』ないし『工程Ｋ』」を行っているといえる。
　したがって、本願発明４と引用発明２は、「前記第３の工程の後に、再び前記第２の工程を行い、前記第３の工程を行う工程を、少なくとも１回繰り返す」との点において共通するといえる。
　コ　上記３（１）ケにおいて検討したのと同様の理由により、本願発明４と引用発明２は、「縦型ＭＯＳＦＥＴの製造方法」である点において共通するといえる。
　サ　以上より、本願発明４と引用発明２は、下記（ア）において一致し、下記（イ）において相違すると認める。
（ア）一致点
　「炭化珪素からなり、第１導電型の半導体基板（１）上に、第１導電型で前記半導体基板（１）よりも低濃度の第１の半導体層（２）を形成する第１の工程と、
　前記第１の半導体層（２）上に、高濃度の第２導電型である第２の半導体層（３）を選択的に形成する第２の工程と、
　前記第２の半導体層（３）上に、第３の半導体層（２１）を形成する第３の工程と、
　前記第３の半導体層（２１）上に、高濃度の第２導電型である第４の半導体層（３１）を選択的に形成する第４の工程と、
　第２導電型で低濃度のベース層（４）を形成する第５の工程と、
　前記ベース層（４）上に第１導電型のソース領域（５）を形成するとともに、前記ベース層（４）の表面露出部の一部に、ゲート絶縁膜（８）を介して設けられたゲート電極層（９）を形成する第７の工程と、
　前記ソース領域（５）に接触するようソース電極（１０）を形成するとともに、前記半導体基板（１）の裏面にドレイン電極（１１）を形成する第８の工程とからなり、
　前記第３の工程の後に、再び前記第２の工程を行い、前記第３の工程を行う工程を、少なくとも１回繰り返すことを特徴とする縦型ＭＯＳＦＥＴの製造方法。」
（イ）相違点
　・相違点４−１
　「第１の工程」に関し、本願発明４では「第１の半導体層（２）」を「エピタキシャル成長により形成する」のに対し、引用発明２では、「第１の工程」（「工程Ａ」ないし「工程Ｃ」）において、ｎ−ドリフト層１’（１）へｎ型不純物をイオン注入し、ｎ−ドリフト層１’（２）をエピタキシャル成長させるときに該ｎ型不純物を再拡散させることにより、「第１の半導体層（２）」（ｎ型ドリフト層１ｄ）を形成する点。
　・相違点４−２
　「第２の工程」に関し、本願発明４では「第２の半導体層（３）」を「マスクを用いたイオン注入」により形成するのに対し、引用発明２は、「第２の工程」（「工程Ｄ」及び「工程Ｅ」並びに「工程Ｈ」及び「工程Ｉ」）において、ｎ−型ドリフト層１’（２）にｐ型不純物をイオン注入し、ｎ−型ドリフト層１’（３）をエピタキシャル成長させるときに該ｐ型不純物を再拡散させることにより、「ｐ＋型埋め込み層９ｃ」を形成し、また、ｎ−型ドリフト層１’（４）にｐ型不純物をイオン注入し、ｎ−型ドリフト層１’（５）をエピタキシャル成長させるときに該ｐ型不純物を再拡散させることにより、「ｐ＋型埋め込み層９ｂ」を形成する点。
　・相違点４−３
　「第３の工程」に関し、本願発明４では「第３の半導体層（２１）」を「第１の半導体層（２）」上に形成するのに対し、引用発明２は、「第３の工程」（「工程Ｅ」ないし「工程Ｇ」、及び「工程Ｉ」ないし「工程Ｋ」）において、「第３の半導体層（２１）」（ｎ型ドリフト層１ｃ、ｎ型ドリフト層１ｂ）を「第１の半導体層（２）」（ｎ型ドリフト層１ｄ）上に形成するとは特定しない点。
　・相違点４−４
　「第３の工程」に関し、本願発明４では「第３の半導体層（２１）」が「第１の半導体層（２）と同一の濃度」であるのに対し、引用発明２は、「第３の工程」（「工程Ｅ」ないし「工程Ｇ」、及び「工程Ｉ」ないし「工程Ｋ」）において形成される「第３の半導体層（２１）」（ｎ型ドリフト層１ｃ、ｎ型ドリフト層１ｂ）が「第１の半導体層（２）」（ｎ型ドリフト層１ｄ）と同一の濃度であるとは特定しない点。
　・相違点４−５
　「第３の工程」に関し、本願発明４では「第３の半導体層（２１）」を「エピタキシャル成長により形成する」のに対し、引用発明２では、「第３の工程」（「工程Ｅ」ないし「工程Ｇ」、及び「工程Ｉ」ないし「工程Ｋ」）において、ｎ−ドリフト層１’（３）へｎ型不純物をイオン注入し、ｎ−ドリフト層１’（４）をエピタキシャル成長させるときに該ｎ型不純物を再拡散させることにより、「ｎ型ドリフト層１ｃ」を形成し、また、ｎ−ドリフト層１’（５）へｎ型不純物をイオン注入し、ｎ−ドリフト層１’（６）をエピタキシャル成長させるときに該ｎ型不純物を再拡散させることにより、「ｎ型ドリフト層１ｂ」を形成する点。
　・相違点４−６
　「第４の工程」に関し、本願発明４では「第２の工程で形成した第２の半導体層（３）と同一の場所において」、「第４の半導体層（３１）」を形成するのに対し、引用発明２は、「第４の工程」（「工程Ｌ」及び「工程Ｍ」）において、「第４の半導体層（３１）」（ｐ＋型埋め込み層９ａ）を「第２の半導体層（３）」（ｐ＋型埋め込み層９ｃ、ｐ＋型埋め込み層９ｂ）と同一の場所に形成するとは特定しない点。
　・相違点４−７
　「第４の工程」に関し、本願発明４では「第４の半導体層（３１）」が「第２の半導体層（３）と同一膜厚」であるのに対し、引用発明２は、「第４の工程」（「工程Ｌ」及び「工程Ｍ」）において形成される「第４の半導体層（３１）」（ｐ＋型埋め込み層９ａ）が「第２の半導体層（３）」（ｐ＋型埋め込み層９ｃ、ｐ＋型埋め込み層９ｂ）と同一膜厚であるとは特定しない点。
　・相違点４−８
　「第４の工程」に関し、本願発明４では「第４の半導体層（３１）」を「マスクを用いたイオン注入」により形成するのに対し、引用発明２は、「第４の工程」（「工程Ｌ」及び「工程Ｍ」）において、ｎ−型ドリフト層１’（６）にｐ型不純物をイオン注入し、ｎ−型ドリフト層１’（７）をエピタキシャル成長させるときに該ｐ型不純物を再拡散させることにより、「第４の半導体層（３）」（ｐ＋型埋め込み層９ａ）を形成する点。
　・相違点４−９
　「第５の工程」に関し、本願発明４では「ベース層（４）」を「第４の半導体層（３１）の表面上」に形成するのに対し、引用発明２は、「第５の工程」（「工程Ｐ」）において、「ベース層（４）」（ｐ型ベース層４）を「第４の半導体層（３１）」（ｐ＋型埋め込み層９ａ）の表面上に形成するとは特定しない点。
　・相違点４−１０
　「第５の工程」に関し、本願発明４では「ベース層（４）」を「エピタキシャル成長により形成する」のに対し、引用発明２は、「第５の工程」（「工程Ｐ」）において、「ベース層（４）」（ｐ型ベース層４）を拡散形成する点。
　・相違点４−１１
　本願発明４は「前記ベース層（４）上に、前記第４の半導体層表面に直接達するよう、マスクを用いたイオン注入により第１導電型のウェル領域（６）を選択的に形成する第６の工程」を有するのに対し、引用発明２は当該工程を有しない点。
　・相違点４−１２
　「第７の工程」に関し、本願発明４は「ベース層（４）上に、イオン注入により、第２導電型のコンタクト領域（１２）」を形成するのに対し、引用発明２は、「第７の工程」（「工程Ｑ」ないし「工程Ｓ」）において、「コンタクト領域（１２）」を形成しない点。
　・相違点４−１３
　「第７の工程」に関し、本願発明４は「第２導電型のコンタクト領域（１２）」の内側に「ソース領域（５）」を形成するのに対し、引用発明２は「第２導電型のコンタクト領域（１２）」を形成する工程を有しておらず、「第７の工程」（「工程Ｑ」ないし「工程Ｓ」）において、「ソース領域（５）」（ｎ＋型ソース層５）を「第２導電型のコンタクト領域（１２）」の内側に形成するとは特定しない点。
　・相違点４−１４
　「第７の工程」に関し、本願発明４は「ソース領域（５）と前記ウェル領域（６）とに挟まれた前記ベース層（４）の表面露出部の一部」に「ゲート絶縁膜（８）を介して設けられたゲート電極層（９）」を形成するのに対し、引用発明２は「ウェル領域（６）」を形成する工程を有しておらず、「第７の工程」（「工程Ｑ」ないし「工程Ｓ」）において、「ゲート絶縁膜（８）を介して設けられたゲート電極層（９）」（ゲート電極７）を「ソース領域（５）」（ｎ＋型ソース層５）と「ウェル領域（６）」とに挟まれた、「ベース層（４）」（ｐ型ベース層４）の表面露出部上に形成するとは特定しない点。
　・相違点４−１５
　「第８の工程」に関し、本願発明４は「ソース領域（５）とコンタクト領域（１２）に共通して接触するようソース電極（１０）を形成する」のに対し、引用発明２は「コンタクト領域（１２）」を形成する工程を有しておらず、「第８の工程」（「工程Ｔ」及び「工程Ｕ」）において、「ソース電極（１０）」（ソース電極８）が「ソース領域（５）」（ｎ＋型ソース層５）の表面に接触するよう形成することは特定するものの、「ソース電極（１０）」（ソース電極８）が「ソース領域（５）」（ｎ＋型ソース層５）とコンタクト領域（１２）との表面に共通に接触するよう形成するとは特定しない点。
（２）判断
　相違点４−６、４−７及び４−９について、まとめて検討する。
　引用文献１ないし４には、相違点４−６、４−７及び４−９に係る構成を兼ね備えたもの、すなわち、「第４の半導体層（３１）」を「第２の半導体層（３）」と「同一の場所」かつ「同一膜厚」で形成し、その表面上に「ベース層（４）」を形成することは、記載も示唆もされていない。
　そして、本願発明４は、相違点４−６、４−７及び４−９に係る構成を兼ね備えることにより、「第２の半導体層（３）と第４の半導体層（３１）の不純物濃度をイオン注入だけで制御することができるため、耐圧とオン抵抗のばらつきを小さくでき、かつ製造が容易になる」という、引用文献１ないし４に記載された発明からは予測することのできない格別の効果を奏するものである。
　したがって、相違点４−１ないし４−５、相違点４−８、及び相違点４−１０ないし４−１５について検討するまでもなく、本願発明４は、引用文献１ないし４に記載された発明に基づいて当業者が容易に発明をすることができたものであるとはいえない。
　５　対比・判断のまとめ
　上記１ないし４のとおり、本願発明１ないし４は、引用文献１ないし４に記載された発明に基づいて当業者が容易に発明をすることができたものとはいえない。
第７　原査定の理由についての判断
　上記第６の５のとおり、本願発明１ないし４は、引用文献１ないし４に記載された発明に基づいて当業者が容易に発明をすることができたものとはいえない。
　したがって、原査定の理由によっては、本願を拒絶することはできない。
第８　当審拒絶理由について
　当審拒絶理由１及び２について、併せて検討する。
　ア　当審拒絶理由１において、請求項１において用いられている符号と、発明の詳細な説明において用いられている符号とが一致していないために、請求項１に記載された「ソース電極（１２）」が、発明の詳細な説明に記載された「ソース電極１０」に対応するものであるのか、それとも「コンタクト領域１２」に対応するものであるのかが不明確である旨が指摘された。
　これに対し、平成３０年１月２９日付け手続補正書による補正後の請求項１においては、「ソース電極」に対し、発明の詳細な説明において用いられている符号と同じ符号である「１０」が付されており、請求項１に記載された「ソース電極（１０）」が、発明の詳細な説明に記載された「ソース電極１０」に対応するものであることが明確であるから、上記拒絶の理由は解消した。
　イ　当審拒絶理由１において、請求項１の「前記ベース層（４）と前記ソース領域（５）の表面に共通に接触するソース電極（１２）」との記載と、段落［００１６］及び［図９］の記載が整合していないために、請求項１及び２に係る発明を明確に把握することができない旨が指摘され、さらに、当審拒絶理由２において、請求項１の「前記ベース層（４）と前記コンタクト領域（１２）の表面に共通に接触するソース電極（１０）」との記載と、段落［００１６］及び［図９］の記載が整合していないために、請求項１及び２に係る発明を明確に把握することができず、また、請求項１及び２に係る発明は発明の詳細な説明に記載したものでない旨が指摘された。
　これに対し、平成３０年１月２９日付け手続補正書による補正後の請求項１には、「前記ソース領域（５）と前記コンタクト領域（１２）との表面に共通に接触するソース電極（１０）」と記載されており、段落［００１６］及び［図９］の記載と整合しているから、上記拒絶の理由はいずれも解消した。
　ウ　当審拒絶理由１において、請求項３の「前記ウェル層（６）」との記載以前に「ウェル層（６）」の記載が無く、「前記ウェル層（６）」が何を指し示しているのかが不明確である旨が指摘された。
　これに対し、平成３０年１月２９日付け手続補正書による補正後の請求項３では、「前記ウェル層（６）」との記載が「前記ウェル領域（６）」に補正され、指し示しているものが明確となったから、上記拒絶の理由は解消した。
　エ　当審拒絶理由１において、請求項３において「コンタクト領域」と「ソース電極」の両方に対して、「１２」という同一の符号が付されているために、両者が同一のものであるのか否かが不明確であり、また、請求項３において用いられている符号と、発明の詳細な説明において用いられている符号とが一致していないために、請求項３に記載された「コンタクト領域（１２）」及び「ソース電極（１２）」と、発明の詳細な説明に記載された「ソース電極１０」及び「コンタクト領域１２」との対応関係が不明確である旨が指摘された。
　これに対し、平成３０年１月２９日付け手続補正書による補正後の請求項３では、「ソース電極（１２）」との記載が「ソース電極（１０）」に補正され、「コンタクト領域（１２）」と「ソース電極（１０）」が異なるものであることが明確となり、また、請求項３に記載された「コンタクト領域（１２）」及び「ソース電極（１２）」と、発明の詳細な説明に記載された「ソース電極１０」及び「コンタクト領域１２」との対応関係が明確となったため、上記拒絶の理由は解消した。
　オ　以上のとおり、当審拒絶理由１及び２は全て解消したから、当審拒絶理由１及び２によっては、本願を拒絶することはできない。
第９　結言
　以上のとおり、原査定の理由並びに当審拒絶理由１及び２によっては、本願を拒絶することはできない。
　また、他に本願を拒絶すべき理由を発見しない。
　よって、結論のとおり審決する。