(57)【特許請求の範囲】
【請求項１】
複数のディジーチェン接続されたメモリモジュールを備え、
各メモリモジュールは、メモリアレイと、
レジュームモードにおいて、メモリモジュール内の構成要素への電源電圧の供給を制御するスイッチと、
レジュームモードからノーマルモードへの移行を指示するレジューム制御信号を受けて、次段のメモリモジュールへ、前記受けたレジューム制御信号よりもタイミングが遅延したレジューム制御信号を次段のメモリモジュールへ出力する遅延回路とを含み、
前記メモリモジュールは、
ノーマルモードでは、前記メモリモジュール内のある構成要素を制御する第１の制御信号が入力され、前記入力された第１の制御信号を遅延させることによって、前記メモリモジュール内の別の構成要素を制御する第２の制御信号を生成し、レジュームモードでは、前記レジューム制御信号が入力され、前記入力されたレジューム制御信号を遅延させることによって、中間信号を生成する複数段のインバータを含む制御回路を備え、
前記遅延回路は、前記制御回路内の複数段のインバータからの前記中間信号が入力され、前記入力された前記中間信号を遅延させることによって、次段のメモリモジュールへのレジューム制御信号を生成する複数段のインバータを含む、半導体装置。
【請求項２】
前記遅延回路は、レジューム制御信号が入力され、前記入力されたレジューム制御信号を遅延させることによって、次段のメモリモジュールへのレジューム制御信号を生成する複数段のインバータを含む、請求項１記載の半導体装置。
【請求項３】
各メモリモジュールのメモリアレイは、ＳＲＡＭセルを含み、前記ＳＲＡＭセルは、高電圧が供給される第１電源ノードと低電圧が供給される第２電源ノードと接続し、
前記半導体装置は、さらに、
ノーマルモードでは、第１の電圧を前記第２電源ノードへ供給し、レジュームモードでは、前記第１の電圧を上昇させた電圧を前記第２電源ノードへ供給する電源制御回路を備えた、請求項１記載の半導体装置。
【請求項４】
前記電源制御回路は、レジュームモードからノーマルモードに移行するときに、前記上昇させた前記第２電源ノードの電圧を前記第１の電圧まで下降させ、
前記遅延回路は、前記電源制御回路から出力される電圧と、前記第１の電圧の大きさを比較して、一致した時点で、次段のメモリモジュールへ前記レジューム制御信号を出力する、請求項３記載の半導体装置。
【請求項５】
各メモリモジュールのメモリアレイは、ＳＲＡＭセルを含み、前記ＳＲＡＭセルは、高電圧が供給される第１電源ノードと低電圧が供給される第２電源ノードと接続し、
前記半導体装置は、さらに、
ノーマルモードでは、第２の電圧を前記第１電源ノードへ供給し、レジュームモードでは、前記第２の電圧を下降させた電圧を前記第１電源ノードへ供給する電源制御回路を備えた、請求項１記載の半導体装置。
【請求項６】
前記電源制御回路は、レジュームモードからノーマルモードに移行するときに、前記下降させた前記第１電源ノードの電圧を前記第２の電圧まで上昇させ、
前記遅延回路は、前記電源制御回路から出力される電圧と、前記第２の電圧の大きさを比較して、一致した時点で、次段のメモリモジュールへ前記レジューム制御信号を出力する、請求項５記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、低消費電力で動作するレジュームモードを有する半導体装置に関する。
【背景技術】
【０００２】
半導体装置において、瞬時的に大電流が流れるのを防止するための技術が提案されている。たとえば、特許文献１（特開２００１−１５６２５８号公報）には、回路ブロック、複数の回路ブロックを有することである特性の機能を実現する機能ブロック、入力回路、出力回路、およびクロック信号を分周して回路ブロックと機能ブロックの動作タイミングを同期的に時分割に制御するタイミング制御回路を有する半導体集積回路であって、タイミング制御回路を、回路ブロックや機能ブロックの動作時に、電源と接地電位間を瞬時的に流れる電流が極大となる時間を、回路ブロックや機能ブロック毎に位相差を持たせるように構成した半導体集積回路が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００１−１５６２５８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、特許文献１（特開２００１−１５６２５８号公報）には、低消費電力状態であるレジュームモードからノーマルモードへの復帰時に流れるピーク電流を削減する構成については開示されていない。
【０００５】
レジューム制御される混載ＳＲＡＭでは、メモリアレイ部のみに記憶データを保持することが可能な最小限の電圧をかけ、周辺回路等の記憶データ保持に必要では回路の電源電圧は切断することで，最小の電圧でデータ保持をすることが可能な機能を有する。このようにメモリモジュール内の記憶データを最小限の電流で保持する状態をレジュームモードと呼ぶ。これに対して、レジュームモード以外の状態をノーマルモードという。
【０００６】
近年のロジックＬＳＩ（Large Scale Integration）においては，低消費電力化が進むとともに混載されるＳＲＡＭ（Static Random Access Memory）容量の増大が進んでいる。また、モバイル製品などではレジュームモード（ウェイトモード）を有するものが増え、レジューム制御の対象となる混載ＳＲＡＭのメモリモジュール数や容量も増大している。これに伴って、レジューム制御によるレジュームモードからノーマルモードに復帰する際のラッシュカレント（突入電流）のピーク電流が増大し、低電圧動作における保持保証が困難になるという問題がある。
【０００７】
それゆえに、本発明の目的は、レジュームモードからノーマルモードに復帰する際のラッシュカレント（突入電流）のピーク電流を低減することができる半導体装置を提供することである。
【課題を解決するための手段】
【０００８】
本発明の一実施形態の半導体装置は、複数のディジーチェン接続されたメモリモジュールを備える。各メモリモジュールは、メモリアレイと、レジュームモードにおいて、メモリモジュール内の構成要素への電源電圧の供給を制御するスイッチと、レジュームモードからノーマルモードへの移行を指示するレジューム制御信号を受けて、次段のメモリモジュールへ、入力されたレジューム制御信号よりもタイミングが遅延したレジューム制御信号を次段のメモリモジュールへ出力する遅延回路とを含む。
【発明の効果】
【０００９】
本発明の一実施形態によれば、レジュームモードからノーマルモードに復帰する際のラッシュカレント（突入電流）のピーク電流を低減することができる。
【図面の簡単な説明】
【００１０】
【図１】第１の実施形態の半導体チップの構成を表わす図である。
【図２】第１の実施形態のレジューム対象モジュールのメモリモジュールの構成を表わす図である。
【図３】図２のメモリモジュール＃ｉに含まれる遅延回路を表わす図である。
【図４】レジューム制御信号のタイミングを表わす図である。
【図５】レジューム制御信号と、ＡＲＶＳＳ電源ノードの電圧の変化を表わす図である。
【図６】従来のレジュームモードからノーマルモードへの復帰時の消費電流の時間変化を表わす図である。
【図７】本発明の第１の実施形態におけるレジュームモードからノーマルモードへの復帰時の消費電流の時間変化を表わす図である。
【図８】第１の実施形態の変形例１のメモリモジュールの構成を表わす図である。
【図９】第１の実施形態の変形例２のメモリモジュールの構成を表わす図である。
【図１０】変形例２のメモリモジュール＃ｉ内の制御回路に含まれる遅延回路を表わす図である。
【図１１】図９の遅延回路３２を表わす図である。
【図１２】本発明の第２の実施形態のメモリモジュールの構成を表わす図である。
【図１３】図１２のメモリモジュール＃ｉに含まれる遅延回路を表わす図である。
【図１４】第２の実施形態におけるレジュームモードからノーマルモードへの復帰時の消費電流を説明するための図である。
【図１５】第３の実施形態のメモリモジュールの構成を表わす図である。
【図１６】図１５のメモリモジュール＃ｉに含まれる遅延回路を表わす図である。
【図１７】レジューム制御信号と、ＡＲＶＤＤ電源ノードの電圧の変化を表わす図である。
【図１８】変形例のレジューム対象モジュールのメモリモジュールの構成を表わす図である。
【図１９】変形例のメモリモジュール＃ｉに含まれる遅延回路を表わす図である。
【図２０】変形例のメモリモジュールの構成を表わす図である。
【図２１】変形例のメモリモジュールの構成を表わす図である。
【図２２】変形例のメモリモジュールの構成を表わす図である。
【図２３】変形例のメモリモジュール＃ｉに含まれる遅延回路を表わす図である。
【図２４】変形例のメモリモジュールの構成を表わす図である。
【図２５】変形例のメモリモジュール＃ｉに含まれる遅延回路を表わす図である。
【発明を実施するための形態】
【００１１】
以下、本発明の実施形態について図面を参照して説明する。
［第１の実施形態］
（半導体チップ）
図１は、第１の実施形態の半導体チップの構成を表わす図である。
【００１２】
図１を参照して、この半導体チップ７０は、アナログ回路７１と、ＩＰ（Intellectual Property）７２と、ロジック部７３と、レジューム対象モジュール７５と、レジューム非対象モジュール７６と、電源回路７４とを備える。
【００１３】
アナログ回路７１は、半導体チップ７０内の各構成要素を制御するためのアナログ信号処理を行なう。
【００１４】
ＩＰ７２は、タイマー機能、通信機能などを実行する周辺回路である。
ロジック部７３は、レジューム対象モジュール７５内の初段のメモリモジュール＃１へレジューム制御信号ＲＳ（１）を出力する。ロジック部７２は、レジューム対象モジュール内の最終段のメモリモジュール＃Ｎからレジューム制御信号ＲＳ（Ｎ＋１）を受ける。
【００１５】
ロジック部７３はレジューム制御信号ＲＳ（Ｎ＋１）の受信により、レジューム対象モジュール７５がレジュームモードからノーマルモードへの復帰が完了したことを判断する。ロジック部７３はレジューム制御信号ＲＳ（Ｎ＋１）の受信をもとにレジューム対象モジュール７５へのアクセスを開始する。
【００１６】
レジューム対象モジュール７５は、レジュームモード時に、低消費電力で動作する。レジューム対象モジュール７５内のメモリモジュール＃１〜メモリモジュール＃Ｎは、ディジーチェンで接続される。
【００１７】
メモリモジュール＃ｉは、前段のメモリモジュール＃ｉ−１またはロジック部７３からレジューム制御信号ＲＳ（ｉ）を受けて、レジューム制御信号ＲＳ（ｉ）に従って、自己の各構成要素への電源電圧の供給を制御するとともに、次段のメモリモジュール＃ｉ＋１またはロジック部７３へレジューム制御信号ＲＳ（ｉ＋１）を出力する。
【００１８】
レジューム非対象モジュール７６内のメモリモジュール＃Ｎ＋１〜メモリモジュール＃Ｍは、レジュームモードでも、ノーマルモードと同様に電源電圧が供給されるモジュールである。
【００１９】
電源回路７４は、半導体チップ７０内の各構成要素に電源電圧を供給する。
半導体チップ７０は携帯電話などのモバイル製品に用いられる。例えば、携帯電話において動画アプリケーションの完了後に携帯電話を折りたたむなどの操作を行なうと、ロジック部７３はレジューム制御信号ＲＳ（１）を出力する。
【００２０】
（レジューム対象モジュールのメモリモジュール）
図２は、第１の実施形態のレジューム対象モジュールのメモリモジュールの構成を表わす図である。
【００２１】
図２を参照して、メモリモジュール＃ｉ（７７−ｉ）（ＳＲＡＭ）は、デコーダ回路６と、制御回路１４と、スイッチ１６と、メモリアレイ４と、ＲＳ用電源制御回路８と、ＩＯ回路１０と、遅延回路４２とを備える。
【００２２】
デコーダ回路６は、外部からのアドレスをデコードして、メモリアレイ４内のメモリセルを選択する。
【００２３】
制御回路は１４、メモリアレイ４内のＳＲＡＭセルの読出し、および書込みを制御する。
【００２４】
スイッチ１６は、前段のメモリモジュール＃ｉ−１から、レジューム制御信号ＲＳ（ｉ）を受けて、レジューム制御信号ＲＳ（ｉ）が「Ｈ」レベルに立上がった時点（ノーマルモードからレジュームモードの移行を示す）で、制御回路１４、デコーダ回路６、およびＩＯ回路１０への接地電圧ＶＳＳの供給を停止する。これによって、これらの回路による電力の消費を停止させる。
【００２５】
スイッチ１６は、前段のメモリモジュール＃ｉ−１から、レジューム制御信号ＲＳ（ｉ）を受けて、レジューム制御信号ＲＳ（ｉ）が「Ｌ」レベルに立ち下がった時点（レジュームモードからノーマルモードへの移行を指示する）で、制御回路１４、デコーダ回路６、およびＩＯ回路１０へ接地電圧ＶＳＳの供給を再開する。
【００２６】
メモリアレイ４は、ＳＲＡＭセルを含む。ＳＲＡＭセルは、高電圧が供給されるＶＤＤ電源ノードと、低電圧が供給されるＡＲＶＳＳ電源ノードと接続する。
【００２７】
ＲＳ用電源制御回路８は、外部から接地電圧ＶＳＳを受ける。ＲＳ用電源制御回路８は、ノーマルモードでは、接地電圧ＶＳＳをＡＲＶＳＳ電源ノードへ供給する。ＲＳ用電源制御回路８は、レジュームモードでは、接地電圧ＶＳＳを所定量だけ上昇させた電圧をＡＲＶＳＳ電源ノードへ供給する。これにより、レジュームモードでは、ＶＤＤ電源ノードとＡＲＶＳＳ電源ノードの電圧差が小さくなるので、メモリアレイ４内のデータを保持しつつ、電力消費を低減することができる。
【００２８】
ＩＯ回路１０は、書込み時に、外部からのデータをメモリアレイ４へ出力し、読出し時に、メモリアレイ４からのデータを外部へ出力する。
【００２９】
遅延回路４２は、前段のメモリモジュール＃ｉ−１またはロジック部７３から出力されるレジューム制御信号ＲＳ（ｉ）の立下りのタイミング（レジュームモードからノーマルモードへの移行を指示する）を遅延させたレジューム制御信号ＲＳ（ｉ＋１）を次段のメモリモジュール＃ｉ＋１へ出力する。
【００３０】
（遅延回路）
図３は、図２のメモリモジュール＃ｉに含まれる遅延回路を表わす図である。
【００３１】
図３を参照して、この遅延回路４２は、インバータ回路６２と、ＯＲ回路６１とを備える。
【００３２】
インバータ回路は６２、複数段のインバータからなり、レジューム制御信号ＲＳ（ｉ）が入力され、入力されたレジューム制御信号ＲＳ（ｉ）を所定時間ΔＴ（ｉ）だけ遅延させて、ＯＲ回路６１へ出力する。
【００３３】
ＯＲ回路６１は、レジューム制御信号ＲＳ（１）と、インバータ回路６２の出力の論理和をレジューム制御信号ＲＳ（ｉ＋１）として出力する。
【００３４】
（レジューム制御のタイミングと消費電流）
図４は、レジューム制御信号のタイミングを表わす図である。
【００３５】
図４に示すように、メモリモジュール＃ｉ（ｉ＝１〜Ｎ）における遅延回路４２が、レジューム制御信号ＲＳ（ｉ）の立下りのタイミングを所定時間ΔＴ（ｉ）だけ遅延させたレジューム制御信号ＲＳ（ｉ＋１）を出力する。
【００３６】
図５は、レジューム制御信号と、ＡＲＶＳＳ電源ノードの電圧の変化を表わす図である。
【００３７】
レジューム制御信号ＲＳ（ｉ）が「Ｈ」レベルに活性化されると、ＲＳ用電源制御回路８からＡＲＶＳＳ電源ノードに供給される電圧が所定電圧だけ上昇する。レジューム制御信号ＲＳ（ｉ）が「Ｌ」レベルに非活性化されると、ＲＳ用電源制御回路８からＡＲＶＳＳ電源ノードに供給される電圧が接地電圧ＶＳＳに戻る。
【００３８】
図６は、従来のレジュームモードからノーマルモードへの復帰時の消費電流の時間変化を表わす図である。
【００３９】
従来は、全メモリモジュールが、同じタイミングでレジュームモードからノーマルモードへ復帰するので、図６に示すように、全メモリモジュールの消費電流の総和のピークが高くなる。
【００４０】
図７は、本発明の第１の実施形態におけるレジュームモードからノーマルモードへの復帰時の消費電流の時間変化を表わす図である。
【００４１】
本発明の実施形態では、図４に示すようにレジューム制御信号ＲＳ（ｉ）が「Ｌ」レベルに活性化されるタイミング（レジュームモードからノーマルモードへの移行を示すタイミング）がメモリモジュール＃ｉごとに相違するので、レジュームモードからノーマルモードへ復帰するタイミングは、メモリモジュール＃ｉごとに相違することになる。その結果、レジュームモードからノーマルモードへの復帰によって消費される電流のタイミングがメモリモジュールごとに相違するので、図７に示すように、全メモリモジュールの消費電流の総和のピークを低く平坦にすることができる。
【００４２】
［第１の実施形態の変形例１］
図８は、第１の実施形態の変形例１のメモリモジュールの構成を表わす図である。
【００４３】
第１の実施形態では、ＳＲＡＭの内部に遅延回路４２を設けたが、変形例では、図８に示すように、このメモリモジュールでは、ＳＲＡＭの外部に遅延回路２２が設けられる。
【００４４】
［第１の実施形態の変形例２］
図９は、第１の実施形態の変形例２のメモリモジュールの構成を表わす図である。
【００４５】
図９に示すように、前段のメモリモジュール＃ｉ―１から出力されたレジューム制御信号ＲＳ（ｉ）は、制御回路１４に送られて、制御回路１４から中間信号ＮＲＳ(ｉ)が出力される。さらに、中間信号ＮＲＳ(ｉ)が遅延回路３２に送られて、遅延回路３２から次段のメモリモジュール＃ｉ＋１へのレジューム制御信号ＲＳ（ｉ＋１）が出力される。
【００４６】
図１０は、変形例２のメモリモジュール＃ｉ内の制御回路に含まれる遅延回路を表わす図である。
【００４７】
この遅延回路５１は、入力セレクタ５３と、インバータ回路５２と、出力セレクタ５４とを備える。
【００４８】
入力セレクタ５３には、メモリモジュール＃ｉ内のある構成要素を制御する第１の制御信号（たとえば、メモリアレイ内のワード線の活性化を制御する信号ＷＯ＿Ｅ）と、レジューム制御信号ＲＳ（ｉ）が入力される。
【００４９】
入力セレクタ５３は、ノーマルモードでは、第１の制御信号（ＷＯ＿Ｅ）をインバータ回路５２へ出力し、レジュームモードでは、レジューム制御信号ＲＳ（ｉ）をインバータ回路５２へ出力する。
【００５０】
インバータ回路５２は、複数段のインバータからなる。インバータ回路５２は、ノーマルモードでは、入力セレクタ５３から出力される第１の制御信号（ＷＯ＿Ｅ）を所定時間（Δα）だけ遅延させて、メモリモジュール内の別の構成要素を制御する第２の制御信号（たとえば、メモリアレイ内のセンスアンプの活性化を制御する信号ＳＥＮ）を出力セレクタ５４へ出力する。インバータ回路５２は、レジュームモードでは、入力セレクタ５３から出力されるレジューム制御信号ＲＳ（ｉ）を所定時間（Δα）だけ遅延させて、中間信号ＮＲＳ（ｉ）を出力セレクタ５４へ出力する。
【００５１】
出力セレクタ５４は、ノーマルモードでは、第２の制御信号（ＳＥＮ）を出力し、レジュームモードでは、中間信号ＮＲＳ（ｉ）を遅延回路３２へ出力する。
【００５２】
図１１は、図９の遅延回路３２を表わす図である。
図１１を参照して、この遅延回路３２は、インバータ回路６６と、ＯＲ回路６５とを備える。
【００５３】
インバータ回路６６は、複数段のインバータからなり、中間信号ＮＲＳ（ｉ）が入力され、入力された中間信号ＮＲＳ（ｉ）を所定時間（ΔＴ（ｉ）−Δα）だけ遅延させて、ＯＲ回路６５へ出力する。
【００５４】
ＯＲ回路６５は、レジューム制御信号ＲＳ（１）と、インバータ回路６６の出力の論理和をレジューム制御信号ＲＳ（ｉ＋１）として出力する。
【００５５】
レジューム制御信号ＲＳ（ｉ）は、制御回路内の遅延回路５１と、遅延回路３２とを経由することによって、レジューム制御信号ＲＳ（ｉ＋１）の立下りのタイミングは、レジューム制御信号ＲＳ（ｉ）の立下りのタイミングよりもΔＴ（ｉ）だけ遅延することになる。
【００５６】
以上のように、変形例２によれば、レジューム制御信号ＲＳ（ｉ）から次段へのレジューム制御信号（ｉ＋１）を生成するための遅延回路の一部を、制御回路に含まれる遅延回路を流用することで、遅延回路３２のインバータの段数を少なくすることができ、回路面積の増加を最小限に抑制することができる。
【００５７】
［第２の実施形態］
図１２は、本発明の第２の実施形態のメモリモジュールの構成を表わす図である。
【００５８】
このメモリモジュールが、図２のメモリモジュールと相違する点は、遅延回路１２である。
【００５９】
遅延回路１２は、ＲＳ用電源制御回路から出力される電圧と、接地電圧ＶＳＳの大きさを比較して、一致した時点で、次段のメモリモジュールへのレジューム制御信号ＲＳ（ｉ＋１）を立ち下げる。
【００６０】
図１３は、図１２のメモリモジュール＃ｉに含まれる遅延回路を表わす図である。
遅延回路は、電位判定回路６４と、ＯＲ回路６３とを備える。
【００６１】
ＲＳ用電源制御回路８は、レジュームモードからノーマルモードに移行するときに、ＡＲＶＳＳ電源ノードへ供給する上昇させた電圧を接地電圧ＶＳＳまで下降させる。
【００６２】
電位判定回路６４は、レジューム制御信号ＲＳ（ｉ）が「Ｈ」レベルに活性化されると「Ｈ」レベルの信号をＯＲ回路６３へ出力し、ＲＳ用電源制御回路８から出力される電圧と接地電圧ＶＳＳとの大きさが一致した時点で、「Ｈ」レベルの信号を立ち下げる。
【００６３】
この電位判定回路６４は、ＲＳ用電源制御回路８から出力される電圧をモニタする必要があるが、ＬＳＩの低電圧動作が進むにつれて、検出する電位差も微量（微小）になるため、ノイズの影響を受けにくくするため、ＲＳ用電源制御回路８に近い箇所に設けることが望ましい。
【００６４】
ＯＲ回路６３は、レジューム制御信号ＲＳ（１）と、電位判定回路６４の出力の論理和をレジューム制御信号ＲＳ（ｉ＋１）として出力する。
【００６５】
図１４は、第２の実施形態におけるレジュームモードからノーマルモードへの復帰時の消費電流を説明するための図である。
【００６６】
図１４に示すように、第２の実施形態では、メモリモジュール＃ｉがレジュームモードからノーマルモードへ復帰した後に、メモリモジュール＃ｉ＋１がレジュームモードからノーマルモードへの復帰を開始するので、全メモリモジュールで使用される消費電流のピークを第１の実施形態よりも確実に低くすることができる。
【００６７】
［第３の実施形態］
図１５は、第３の実施形態のメモリモジュールの構成を表わす図である。
【００６８】
このメモリモジュールが、図２のメモリモジュールと相違する点は、メモリアレイ４４と、遅延回路４１と、ＲＳ用電源制御回路４８である。
【００６９】
メモリアレイ４４は、ＳＲＡＭセルを含む。ＳＲＡＭセルは、高電圧が供給されるＡＲＶＤＤ電源ノードと、低電圧が供給されるＶＳＳ電源ノードと接続する。
【００７０】
ＲＳ用電源制御回路４８は、外部から正の電源電圧ＶＤＤを受ける。ＲＳ用電源制御回路４８は、ノーマルモードでは、正の電源電圧ＶＤＤをＡＲＶＤＤ電源ノードへ供給する。ＲＳ用電源制御回路４８は、レジュームモードでは、正の電源電圧ＶＤＤを所定量だけ下降させた電圧をＡＲＶＤＤ電源ノードへ供給する。これにより、レジュームモードでは、ＡＲＶＤＤ電源ノードとＶＳＳ電源ノードの電圧差が小さくなるので、メモリアレイ４４内のデータを保持しつつ、電力消費を低減することができる。
【００７１】
図１６は、図１５のメモリモジュール＃ｉに含まれる遅延回路を表わす図である。
遅延回路４１は、電位判定回路１６４と、ＯＲ回路１６３とを備える。
【００７２】
ＲＳ用電源制御回路４８は、レジュームモードからノーマルモードに移行するときに、ＡＲＶＤＤ電源ノードへ供給する下降させた電圧を電源電圧ＶＤＤまで上昇させる。
【００７３】
電位判定回路１６４は、レジューム制御信号ＲＳ（ｉ）が「Ｈ」レベルに活性化されると「Ｈ」レベルの信号をＯＲ回路１６３へ出力し、ＲＳ用電源制御回路４８から出力される電圧と電源電圧ＶＤＤとの大きさが一致した時点で、「Ｈ」レベルの信号を立ち下げる。
【００７４】
ＯＲ回路１６３は、レジューム制御信号ＲＳ（１）と、電位判定回路１６４の出力の論理和をレジューム制御信号ＲＳ（ｉ＋１）として出力する。
【００７５】
図１７は、レジューム制御信号と、ＡＲＶＤＤ電源ノードの電圧の変化を表わす図である。
【００７６】
レジューム制御信号ＲＳ（ｉ）が「Ｈ」レベルに活性化されると、ＲＳ用電源制御回路４８からＡＲＶＤＤ電源ノードに供給される電圧が所定電圧だけ下降する。レジューム制御信号ＲＳ（ｉ）が「Ｌ」レベルに非活性化されると、ＲＳ用電源制御回路４８からＡＲＶＤＤ電源ノードに供給される電圧が電源電圧ＶＤＤに戻る。
【００７７】
第３の実施形態でも、第２の実施形態と同様に、メモリモジュール＃ｉがレジュームモードからノーマルモードへ復帰した後に、メモリモジュール＃ｉ＋１がレジュームモードからノーマルモードへの復帰を開始するので、全メモリモジュールで使用される消費電流のピークを第１の実施形態よりも確実に低くすることができる。
【００７８】
（変形例）
本発明は、上記の実施形態に限定されるものではない。たとえば、以下のような変形例も含む。
【００７９】
（１）  遅延回路への入力
本発明の実施形態では、図２、図３、図８、図９、図１２、図１３、図１５、図１６に示したように、遅延回路には、レジューム制御信号ＲＳ（１）が入力されていたが、これに限定するものではない。
【００８０】
たとえば、遅延回路は、レジューム制御信号ＲＳ（ｉ）だけで、レジューム制御信号ＲＳ（ｉ＋１）を生成することができるので、図２、図３、図８、図９、図１２、図１３、図１５、図１６の回路に代えて、図１８〜図２５の回路を用いることができる。
【００８１】
たとえば、図１９の遅延回路１４２は、遅延回路４２は、インバータ回路６２と、ＯＲ回路６１とを備える。
【００８２】
インバータ回路は６２、複数段のインバータからなり、レジューム制御信号ＲＳ（ｉ）が入力され、入力されたレジューム制御信号ＲＳ（ｉ）を所定時間ΔＴ（ｉ）だけ遅延させて、ＯＲ回路６１へ出力する。ＯＲ回路６１は、レジューム制御信号ＲＳ（ｉ）と、インバータ回路６２の出力の論理和をレジューム制御信号ＲＳ（ｉ＋１）として出力する。
【００８３】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００８４】
４，４４  メモリアレイ、６  デコーダ回路、８，４８  ＲＳ用電源制御回路、１０  ＩＯ回路、１４  制御回路、１６  スイッチ、１２，２２，３２，４１，４２，５１，１１２，１２２，１３２，１４１，１４２  遅延回路、６１，６３，６５，１６３  ＯＲ回路、５２，６２，６６  インバータ回路、５３，５４  セレクタ、６４，１６４  電位判定回路、７０  半導体チップ、７１  アナログ回路、７２  ＩＰ、７３  ロジック部、７４  電源回路、７５  レジューム対象モジュール、７６  レジューム非対象モジュール、７７−１〜７７−Ｍ，１７７  メモリモジュール、７８  ＳＲＡＭ。
【図１】
0005580751.tif 000002
【図２】
0005580751.tif 000003
【図３】
0005580751.tif 000004
【図４】
0005580751.tif 000005
【図５】
0005580751.tif 000006
【図６】
0005580751.tif 000007
【図７】
0005580751.tif 000008
【図８】
0005580751.tif 000009
【図９】
0005580751.tif 000010
【図１０】
0005580751.tif 000011
【図１１】
0005580751.tif 000012
【図１２】
0005580751.tif 000013
【図１３】
0005580751.tif 000014
【図１４】
0005580751.tif 000015
【図１５】
0005580751.tif 000016
【図１６】
0005580751.tif 000017
【図１７】
0005580751.tif 000018
【図１８】
0005580751.tif 000019
【図１９】
0005580751.tif 000020
【図２０】
0005580751.tif 000021
【図２１】
0005580751.tif 000022
【図２２】
0005580751.tif 000023
【図２３】
0005580751.tif 000024
【図２４】
0005580751.tif 000025
【図２５】
0005580751.tif 000026