【事件の表示】
　特願２０１５−５５６１６２「メモリセルをプログラムするシステムおよび方法」拒絶査定不服審判事件〔平成２６年　８月１４日国際公開、ＷＯ２０１４／１２３７７７、平成２８年　４月１４日国内公表、特表２０１６−５１１５４１〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は，平成２６年（２０１４年）１月３１日を国際出願日（パリ条約による優先権主張　外国庁受理２０１３年２月５日，米国）とする出願であって，その手続の経緯は以下のとおりである。
平成２７年　７月３１日　国内書面・明細書等翻訳文・３４条補正翻訳文
平成２８年　１月２５日　審査請求・手続補正
平成２８年　２月１７日　拒絶理由通知
平成２８年　５月２３日　意見書・手続補正
平成２８年　６月　９日　拒絶査定
平成２８年１０月２０日　審判請求・手続補正
平成２９年　２月２０日　上申書
　
第２　補正の却下の決定
［補正却下の決定の結論］
　審判請求と同時にされた手続補正（以下，「本件補正」という。）を却下する。
［理由］
１　補正の内容
　本件補正により，本件補正前の特許請求の範囲の請求項１は，本件補正後の請求項１へ補正された。
（１）本件補正前
　本件補正前の，特許請求の範囲の請求項１の記載は次のとおりである。
「【請求項１】
　重複領域及びチャネル領域を含む半導体トランジスタ構造において破壊状態を作成するステップであって，ゲートと前記重複領域との間の第１の電圧差が前記半導体トランジスタ構造の破壊電圧を超えるようにするとともに，前記ゲートと前記チャネル領域との間の第２の電圧差を前記破壊電圧未満に維持することによって作成される，ステップを含み，
　前記破壊状態が，前記半導体トランジスタ構造におけるプログラミング動作に基づいており，前記プログラミング動作が第１の電圧を前記ゲートに印加するステップおよびアクセストランジスタを介して第２の電圧を前記重複領域に印加するステップを含む，方法。」
（２）本件補正後
　本件補正後の，特許請求の範囲の請求項１の記載は，次のとおりである。（当審注。補正個所に下線を付した。下記（３）も同じ。）
「【請求項１】
　重複領域及びチャネル領域を含む半導体トランジスタ構造において破壊状態を作成するステップであって，ゲートと前記重複領域との間の第１の電圧差が前記半導体トランジスタ構造の破壊電圧を超えるようにするとともに，前記ゲートと前記チャネル領域との間の第２の電圧差を前記破壊電圧未満に維持することによって作成される，ステップを含み，
　前記破壊状態が，前記半導体トランジスタ構造におけるプログラミング動作に基づいており，前記プログラミング動作が
第１のワードラインを介して
，第２のワードラインを介して第２の電圧をアクセストランジスタのゲートに印加するステップ
前記
前記
（３）本件補正事項
　本件補正は，請求項１に記載された「前記プログラミング動作」について「前記プログラミング動作が
第１のワードラインを介して
，第２のワードラインを介して第２の電圧をアクセストランジスタのゲートに印加するステップ
前記
前記
２　補正の適否
　本件補正事項は，新規事項を追加するものではないから特許法１７条の２第３項の規定に適合し，特許請求の範囲の減縮を目的とするから，同条４項の規定に適合し，同条５項２号に掲げるものに該当する。
　そこで，本件補正後の請求項１に記載された発明（以下，「本願補正発明」という。）が特許出願の際独立して特許を受けることができるものであるか否か（特許法第１７条の２第６項で準用する同法第１２６条第７項）につき，更に検討する。
（１）本願補正発明
　本願補正発明は，本件補正後の請求項１に記載された，次のとおりのものと認める。（再掲）
「重複領域及びチャネル領域を含む半導体トランジスタ構造において破壊状態を作成するステップであって，ゲートと前記重複領域との間の第１の電圧差が前記半導体トランジスタ構造の破壊電圧を超えるようにするとともに，前記ゲートと前記チャネル領域との間の第２の電圧差を前記破壊電圧未満に維持することによって作成される，ステップを含み，
　前記破壊状態が，前記半導体トランジスタ構造におけるプログラミング動作に基づいており，前記プログラミング動作が第１のワードラインを介して第１の電圧を前記ゲートに印加するステップ，第２のワードラインを介して第２の電圧をアクセストランジスタのゲートに印加するステップおよび前記アクセストランジスタを介して前記第２の電圧を前記重複領域に印加するステップを含む，方法。」
（２）引用文献１の記載
　ア　引用文献１
　原査定の拒絶の理由に引用された，特開２００６−０５９９１９号公報（以下，「引用文献１」という。）には，図面とともに，次の記載がある。（下線は，当審で付加した。以下同じ。）
（ア）「【技術分野】
【０００１】
　本発明は電気ヒューズに関し，ゲート絶縁膜を短絡する方式で，ＭＯＳ型半導体装置への適用に好適なＭＯＳ型電気フューズに関する。
【背景技術】
【０００２】
　従来，
電気的にデータの書き込みができる半導体メモリ（ＰＲＯＭ）に，ヒューズ素子を記憶素子として用いるもの
絶縁体を絶縁破壊して導電体として情報を記憶するヒューズＲＯＭ
・・・
【発明が解決しようとする課題】
【０００６】
　上述の
ＭＯＳトランジスタ型ヒューズをプログラムする場合，ゲート酸化膜の絶縁破壊がソース（ドレイン）上で生じる場合と，チャネル上で生じる場合の２種類に分かれる。
【０００７】
　本発明は上記事情を鑑みてなされたもので，電気ヒューズの破壊モードを一定にして，電気ヒューズの電気特性を均質にするものである。」
（イ）「【００１９】
（第１の実施形態）
　図１（ａ）は，第１の実施形態に係るＰＭＯＳ型電気ヒューズの結線図，
図１（ｂ）はプログラム時の電圧印加状態を摸式的に示した電気ヒューズの断面図である。
【００２０】
　図１（ｂ）に示すように，半導体基板１に形成された
ｎ型ウェル２中に，互いに対向してソース領域（ｐ型不純物領域）３，
ソース領域３とドレイン領域４に挟まれたウェル２の部分の上面には，ゲート絶縁膜５を介して，ゲート電極６が形成されている。
【００２１】
　
ゲート電極６にプログラム電圧ＶＢＰ（正電位）を接続し
【００２２】
　
この状態でＶＢＰ電圧が十分高いとき，ゲート絶縁膜５が耐圧限界を超えて破壊する。このとき，ゲート電極６・ソース領域３間にのみ高電圧がかかり，この部分のゲート絶縁膜５が破壊される。
【００２３】
　上記においてゲート電極６，ドレイン領域４，ウェル２に全て同じプログラム電圧ＶＢＰを印加したが，ドレイン領域６，ウェル２の印加電圧ＶＢＰ´は，必ずしもプログラム電圧ＶＢＰでなくてもよく，電源電圧ＶＤＤであってもよい。また，ドレイン領域６，ウェル２の印加電圧は異なってもよい。例えば，ゲート電極６に印加する電圧は２〜５Ｖ，ソース領域３（あるいはドレイン領域４），あるいはウェルに印加する電圧は０〜３Ｖとすることができる。このようにしてプログラムした場合，ゲート絶縁膜は短絡して低抵抗化するが，電流比にして３桁の導通・非導通比を得ることができる。
【００２４】
　図２は読み出し動作の一例である。ソース領域３，ドレイン領域４，ゲート電極６を一度ＶＳＳにプリチャージしておき，その後ソース領域３，ドレイン領域４をフローティング状態にした後ゲート電極６に通常電源電圧ＶＤＤを印加する。このときプログラムされているノード（例えばソース領域３）の電圧は即座にＶＤＤになり，一方プログラムされていないノード（例えばドレイン領域４）はしばらくＶＳＳの状態を保っている。この電圧差をセンスアンプで増幅してフリップフロップなどにヒューズデータを書き込む。このようにして，ヒューズ情報を読み出すことが可能になる。
【００２５】
　本実施形態ではＰＭＯＳ型を例にとり説明したが，
極性を逆にしてＮＭＯＳ型で構成する
図３（ａ），（ｂ）はＮＭＯＳを用いた場合の結線図と断面図であるが，同一箇所には同一番号を付して
ＶＳＳ´はＶＳＳ（例えば接地電位）としても良く，
ＶＢＰは正電位である。
【００２６】
　上記のように第１の実施形態では，
ＭＯＳ型電気ヒューズのゲート絶縁膜破壊モードをゲート・ソース
間上破壊に限定する
（ウ）「【符号の説明】
【００４１】
　１…半導体基板
　２…ウェル
　３…ソース領域
　４…ドレイン領域
　５…ゲート絶縁膜
　６…ゲート電極
　
７…短絡部
・・・」
（エ）図３（ａ）には，
ゲート電極６にＶＳＳを接続し，ウェル２にＶＳＳ´を接続し，ソース領域３にＶＢＰを接続すること
（オ）図３（ｂ）には，
ソース領域３の一部がゲート電極６と重複する重複領域となっており，ゲート電極６と前記重複領域との間に短絡部７が形成されること
　イ　引用発明１
　前記アより，引用文献１には，次の発明（以下，「引用発明１」という。）が記載されていると認められる。
「ＭＯＳトランジスタ型ヒューズをプログラムする方法であって，ゲート酸化膜の絶縁破壊がソース上で生じる場合とチャネル上で生じる場合のうち，ソース領域の一部である重複領域とゲート電極間の破壊に限定するもので，ゲート電極に接地電位を接続し，ウェルに接地電位を接続し，ソース領域に正電位であるプログラム電圧を接続する，方法。」
（３）引用文献２の記載
　ア　引用文献２
　原査定の拒絶の理由に引用された，特表２００９−５０３９０１号公報（以下，「引用文献２」という。）には，図面とともに，次の記載がある。
（ア）「【技術分野】
【０００１】
　本発明は概して半導体に関し，より具体的には
情報記憶能力を有する半導体デバイス
【背景技術】
【０００２】
　半導体メモリの一形態に，一回限りプログラム可能なワン・タイム・プログラマブル（ＯＴＰ）メモリがある。ＯＴＰメモリの一形態はアンチヒューズである。アンチヒューズは初期状態として非導電性にすることにより，ヒューズとは反対に機能する。プログラムされると，アンチヒューズは導電性になる。アンチヒューズをプログラムするため，例えば酸化物などの誘電体層が，それを通り抜けるトンネル電流を生成させるように高電界に晒される。トンネル電流は，ハード絶縁破壊として知られる現象を引き起こす。絶縁破壊後，誘電体を貫通する導電経路が形成され，それによりアンチヒューズは導電性になる。
【０００３】
　
プログラムされた後に不揮発性メモリとして機能する，行と列とを有するアレイ状のアンチヒューズが当業者によって実現されてきた。この種のメモリは，プログラミングが非可逆的であるため，読み出し専用メモリ（ＲＯＭ）として機能する。
情報記憶装置の１つのビットを実現するために，キャパシタ及び選択用トランジスタが必要とされる。選択用トランジスタは，プログラム動作又は読み出し動作の何れかのために，それに結合された特定のキャパシタを選択するために必要とされる。
（イ）「【０００９】
　
図１には，行列状のトランジスタから成るアレイ状に配置されたメモリ１０
メモリ１０はメモリセル１４，メモリセル１５，メモリセル１６及びメモリセル１７を有している。メモリセル１４は第１の選択用トランジスタ２０を有しており，選択用トランジスタ２０は，第１のビット線ＢＬ０に接続されたドレインを有している。第１の選択用トランジスタ２０のゲートは，ワード線選択回路１１によって提供されるワード線ＷＬ０に接続されている。第１の選択用トランジスタ２０のソースはプログラム用トランジスタ２２のドレインに接続されている。
プログラム用トランジスタ２２のゲートは，電流制限回路１２によって提供されるプログラム線信号ＰＧＬ０／１に接続されている。電流制限回路１２はワード線選択回路１１に接続されている。
【００１０】
　
メモリセル１６のトランジスタ３２は，第２のビット線ＢＬ１に接続されたドレインを有している。トランジスタ３２のゲートはワード線ＷＬ０に接続されている。
トランジスタ３４のゲートはプログラム信号ＰＧＬ０／１に接続されている。
【００１１】
　動作時，メモリセル１４，１５，１６及び１７の各々は，アンチヒューズ，又はメモリセル当たり２つの記憶ビットを有するＯＴＰメモリとして機能する。各メモリセルは３つのトランジスタを含んでいる。
メモリ１０のメモリセル１４の第１のビットをプログラムするには，ビット線ＢＬ０，ワード線ＷＬ０及びプログラム線ＰＧＬ０／１の全てがアクティブにされる。十分に理解されるように，アクティブにされる信号の論理状態はトランジスタの導電型に依存し，故に，論理的に高い（ｈｉｇｈ）信号又は論理的に低い（ｌｏｗ）信号の何れともなり得る。ＢＬ０信号及びＷＬ０信号は，一形態において，基板（図１には図示せず）の電圧に対して正の，同一の電圧又は相異なる電圧にされる。
上記の電圧の結果として，ビット線ＢＬ０から第１の選択用トランジスタ２０を介してプログラム用トランジスタ２２まで，電流４４の電流路が作り出される。プログラム用トランジスタ２２において，電流４４はそのゲート誘電体中を流れ，プログラム用トランジスタ２２のドレイン／ゲート重なり領域で絶縁破壊を生じさせる。この重なり領域については，図２に関連して後述する。
電流４４はプログラム用トランジスタ２２のゲートから電流制限回路１２の入力に流れ続ける。電流制限回路１２は破壊電流の大きさを制限する能動デバイスを有している。誘電体のインピーダンスが低下するに連れて電流は増大する。しかしながら，電流制限回路１２は，プログラム線に印加されるプログラミング電圧を低下させることによって，誘電体電流の自由な増大を防止する。
【００１２】
  上述のように
プログラムされたメモリセルの第１のビットを読み出すには、ワード線ＷＬ０及びビット線ＢＬ０がアクティブにされる。
ＰＧＬ０／１信号がアクティブにされると、ＰＧＬ０／１信号は基板電圧に対して負の電圧にされる。
【００１３】
　図２には，図１のメモリセル１４の断面図が例示されており，この図は更に，２ビットを記憶するために必要な３つのトランジスタの構造的な実施形態を例示している。例示された形態においては，半導体基板４５が設けられている。半導体基板の上及び内部には，第１の選択用トランジスタ２２，プログラム用トランジスタ２２及び第２の選択用トランジスタ２４である３つのトランジスタが形成されている。
第１の選択用トランジスタ２０は，ワード線信号ＷＬ０を受信するゲート４６を有している。
プログラム用トランジスタ２２は，プログラム信号ＰＧＬ０／１を受信するゲート４８を有している。
プログラム用トランジスタ２２は，ソース６６を形成する拡散領域を第１の選択用トランジスタ２０と共有している。
【００１４】
　
プログラミング動作モードにおいて，電流４４はビット線に始まり，
そして第１の選択用トランジスタ２０のチャネル領域を通過する。電流４４はソース６６及びゲート誘電体６０を通過させられ，プログラム用トランジスタ２２のゲート４８に沈められる。
プログラム線ＰＧＬ０／１上の負の電圧バイアスは，電流４４を沈めること（ｓｉｎｋｉｎｇ）を支援する。
（ウ）図１には，
横方向に並んだメモリセル１４及びメモリセル１６において，ワード線ＷＬ０が横方向に延伸してメモリセル１４及びメモリセル１６に接続しており，プログラム線ＰＧＬ０／１が横方向に延伸してメモリセル１４及びメモリセル１６に接続していること
　イ　引用発明２
　前記アより，引用文献２には，次の発明（以下，「引用発明２」という。）が記載されていると認められる。
「行列状のトランジスタから成るアレイ状に配置されたメモリをプログラムする方法であって，メモリセルは第１の選択用トランジスタを有しており，第１の選択用トランジスタのゲートは，ワード線選択回路によって提供されるワード線ＷＬ０に接続され，プログラム用トランジスタのゲートは，電流制限回路によって提供されるプログラム線ＰＧＬ０／１に接続され，電流制限回路はワード線選択回路に接続されており，メモリのメモリセルをプログラムするには，ビット線ＢＬ０，ワード線ＷＬ０及びプログラム線ＰＧＬ０／１の全てがアクティブにされ，ＢＬ０信号及びＷＬ０信号は，正の同一の電圧にされ，その結果として，ビット線ＢＬ０から第１の選択用トランジスタを介してプログラム用トランジスタまで電流が流れて，プログラム用トランジスタのドレイン／ゲート重なり領域で絶縁破壊を生じさせること。」
（４）本願補正発明と引用発明１との対比
　ア　引用発明１の「ＭＯＳトランジスタ型ヒューズ」は，「ソース領域の一部である重複領域」と「チャネル」を含むものであり，それを「プログラムする方法」は，「重複領域とゲート電極間の破壊」をするものであるから，本願補正発明の「重複領域及びチャネル領域を含む半導体トランジスタ構造において破壊状態を作成するステップ」に相当する。
　イ　引用発明１において，「ゲート電極に接地電位を接続し」，「ソース領域に正電位であるプログラム電圧を接続する」ことで「ソース領域の一部である重複領域とゲート電極間の破壊」をするものであるから，これは，本願補正発明の「ゲートと前記重複領域との間の第１の電圧差が前記半導体トランジスタ構造の破壊電圧を超えるようにする」を満たす。
　ウ　引用発明１において，「ゲート酸化膜の絶縁破壊がソース上で生じる場合とチャネル上で生じる場合のうち，ソース領域の一部である重複領域とゲート電極間の破壊に限定するもの」であり，「ゲート電極に接地電位を接続し，ウェルに接地電位を接続」するから，これは，本願補正発明の「前記ゲートと前記チャネル領域との間の第２の電圧差を前記破壊電圧未満に維持すること」を満たす。
　エ　引用発明１において，「プログラムする方法」で「ソース領域の一部である重複領域とゲート電極間の破壊」をするものであるから，これは，本願補正発明の「前記破壊状態が，前記半導体トランジスタ構造におけるプログラミング動作に基づいており」を満たす。
　オ　引用発明１の「ゲート電極に接地電位を接続し」は，下記相違点１を除いて，本願補正発明の「第１の電圧を前記ゲートに印加するステップ」に相当する。
　カ　引用発明１の「ソース領域に正電位であるプログラム電圧を接続する」は，下記相違点２を除いて，本願補正発明の「第２の電圧を前記重複領域に印加するステップ」に相当する。
　キ　すると，本願補正発明と引用発明１とを対比すると，下記クの点で一致し，下記ケの点で相違すると認められる。
　ク　一致点
「重複領域及びチャネル領域を含む半導体トランジスタ構造において破壊状態を作成するステップであって，ゲートと前記重複領域との間の第１の電圧差が前記半導体トランジスタ構造の破壊電圧を超えるようにするとともに，前記ゲートと前記チャネル領域との間の第２の電圧差を前記破壊電圧未満に維持することによって作成される，ステップを含み，前記破壊状態が，前記半導体トランジスタ構造におけるプログラミング動作に基づいており，前記プログラミング動作が第１の電圧を前記ゲートに印加するステップ，および第２の電圧を前記重複領域に印加するステップを含む，方法。」
　ケ　相違点
（ア）相違点１
　本願補正発明においては「第１の電圧を前記ゲートに印加するステップ」が「第１のワードラインを介して」されるのに対し，引用発明１においては「第１のワードライン」を用いない点。
（イ）相違点２
　本願補正発明においては「第２のワードラインを介して第２の電圧をアクセストランジスタのゲートに印加するステップ」を含み，「第２の電圧を前記重複領域に印加するステップ」が「前記アクセストランジスタを介して」され，かつ「前記第２の電圧」であるのに対し，引用発明１においてはアクセストランジスタを用いない点。
（５）相違点についての検討
　相違点１，２についてまとめて検討する。
　引用発明１はＲＯＭを前提としている（前記（２）ア（ア）【０００２】）から，複数のメモリセルからなるメモリにおいて，メモリセルの半導体トランジスタ構造を選択してプログラムすべきことは当業者にとって自明のことである。
　すると，引用発明２は「行列状のトランジスタから成るアレイ状に配置されたメモリをプログラムする方法」であるから，これを引用発明１に採用して複数のメモリセルから選択してプログラムできるようにすることは，当業者が容易に想到することである。
　そして，引用発明２では，ワード線選択回路に接続された電流制限回路によってプログラム線ＰＧＬ０／１が提供されているため，プログラム線ＰＧＬ０／１はワード線選択回路の選択に応じてアクティブとなることは明らかであるところ，引用文献２には，読み出し動作時にプログラム線ＰＧＬ０／１をアクティブにしてプログラム用トランジスタのゲートを負電圧とし（前記（３）ア（イ）【００１２】），プログラム動作時にプログラム線ＰＧＬ０／１をアクティブにしてプログラム用トランジスタのゲートを負電圧とする（同【００１１】）ことが記載されており、トランジスタをアレイ状に配置したメモリでは，読み出し及びプログラムの動作時に，ワード線選択回路の選択に応じて各トランジスタを選択する電圧が該各トランジスタのゲートへ供給される線のことを，一般に「ワード線」と呼ぶことを鑑みれば、引用発明２の「プログラム線ＰＧＬ０／１」は「ワード線」と呼び得るものである。
　そうすると、引用発明１を複数のメモリセルから選択してプログラムできるようにするため引用発明２の構成を採用した際に、引用発明１の半導体トランジスタ構造のゲートにはワード線と呼び得る「プログラム線ＰＧＬ０／１」を介して第１の電圧を印加し、引用発明１の半導体トランジスタ構造のソースには「第１の選択用トランジスタ」を接続して「ワード線ＷＬ０」と「ビット線ＢＬ０」に正の同一の電圧を印加することで、相違点１及び２に係る方法のステップとすることは、当業者が容易になしうるものである。
（６）本願補正発明の効果について
　本願補正発明の効果は，引用発明１及び２の方法から，当業者が予測できる程度のものである。
（７）まとめ
　本願補正発明は，引用文献１及び２に記載された発明に基づいて，当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により，特許出願の際独立して特許を受けることができないものである。
３　むすび 
　したがって，本件補正は，特許法第１７条の２第６項において準用する同法第１２６条第７項の規定に違反するので，同法第１５９条第１項の規定において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３　本願発明の特許性の有無について
１　本願発明について 
　本願の請求項１に係る発明（以下，「本願発明」という。）は，平成２８年５月２３日にされた手続補正により補正された特許請求の範囲の請求項１に記載された，次のとおりのものと認める。
「重複領域及びチャネル領域を含む半導体トランジスタ構造において破壊状態を作成するステップであって，ゲートと前記重複領域との間の第１の電圧差が前記半導体トランジスタ構造の破壊電圧を超えるようにするとともに，前記ゲートと前記チャネル領域との間の第２の電圧差を前記破壊電圧未満に維持することによって作成される，ステップを含み，
　前記破壊状態が，前記半導体トランジスタ構造におけるプログラミング動作に基づいており，前記プログラミング動作が第１の電圧を前記ゲートに印加するステップおよびアクセストランジスタを介して第２の電圧を前記重複領域に印加するステップを含む，方法。」
２　引用発明１及び２
　引用発明１及び２は，それぞれ，前記第２の２（２）及び（３）のとおりである。
３　判断
　本願発明は，前記第２の１（３）のとおり，本願補正発明の「前記プログラミング動作」についての限定を削除したものである。
　そうすると，本願発明にさらに限定を付加したものに相当する本願補正発明が，前記第２の２のとおり，引用文献１及び２に記載された発明に基づいて当業者が容易に発明をすることができたものであるから，本願発明も同様に，引用文献１及び２に記載された発明に基づいて当業者が容易に発明をすることができたものである。
４　まとめ
　以上のとおり，本願発明は，引用文献１及び２に記載された発明に基づいて当業者が容易に発明することができたものであるから，特許法第２９条第２項の規定により，特許を受けることができない。
　
第４　結言 
　したがって，本願の請求項１に係る発明は，特許法第２９条第２項の規定により，特許を受けることができないから，その余の請求項について検討するまでもなく，本願は拒絶されるべきものである。 
　
　よって，結論のとおり審決する。