(57)【要約】  炭化珪素基板１１上に形成されたゲート電極１８が、シリコン下層１８Ａと、シリコン下層１８Ａ上に設けられた第１の金属とシリコンの化合物からなるシリサイド上層１８Ｂを有している。炭化珪素基板１１の表面に形成されたｎ型ソース領域およびｐ＋領域にコンタクトするソース電極１ａｓは、第１の金属シリサイドとは異なる第２の金属シリサイドを含んでいる。シリコン下層１８Ａの側面は絶縁物で覆われている。
2009019837.tif 000002
【特許請求の範囲】
【請求項１】
炭化珪素エピタキシャル層が表面に形成された炭化珪素基板を用意する工程と、
前記炭化珪素エピタキシャル層にソース領域を形成する工程と、
前記炭化珪素エピタキシャル層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にシリコンゲート電極を形成する工程と、
前記シリコンゲート電極の側面を絶縁物で覆う工程と、
前記シリコンゲート電極の上面に接触する第１の金属を堆積する工程と、
前記シリコンゲート電極の一部と前記第１の金属とを反応させることにより、第１の金属シリサイドからなる上層およびシリコンからなる下層を有するゲート電極を形成する工程と、
前記第１の金属のうちで前記シリコンゲート電極と反応しなかった未反応部分を除去する工程と、
開口部を前記ソース領域上に有する層間絶縁膜を形成する工程と、
前記開口部を介して前記ソース領域の一部に接触する第２の金属を前記層間絶縁膜上に堆積する工程と、
前記ソース領域の一部と前記第２の金属とを反応させることにより、前記ソース領域上に第２の金属シリサイドからなる層を形成する工程と、
を含む、炭化珪素半導体素子の製造方法。
【請求項２】
前記シリコンゲート電極の側面を絶縁物で覆う工程は、
絶縁膜を堆積する工程と、
前記絶縁膜のエッチバックを行うことによって前記シリコンゲート電極の側面にサイドウォールスペーサを形成する工程と、
を含み、
前記シリコンゲート電極の一部と前記第１の金属とを反応させるとき、前記第１の金属の一部は前記ソース領域に接触した状態にある、請求項１に記載の炭化珪素半導体素子の製造方法。
【請求項３】
前記シリコンゲート電極の一部と前記第１の金属とを反応させるとき、
前記第１の金属とシリコンとの間でシリサイド化が生じ、かつ、前記第１の金属と炭化珪素との間でシリサイド化が生じない温度に前記第１の金属を加熱する、請求項２に記載の炭化珪素半導体素子の製造方法。
【請求項４】
前記第１の金属はＴｉであり、
前記温度は、６５０℃以上８５０℃以下の範囲にある、請求項３に記載の炭化珪素半導体素子の製造方法。
【請求項５】
前記シリコンゲート電極の側面を絶縁物で覆う工程は、
絶縁膜を堆積する工程と、
前記絶縁膜のうちで前記シリコンゲート電極の上面に接触する部分の少なくとも一部を除去することにより、前記シリコンゲート電極の上面の少なくとも一部を露出させる工程と、
を含む、請求項１に記載の炭化珪素半導体素子の製造方法。
【請求項６】
前記シリコンゲート電極の一部と前記第１の金属とを反応させるとき、前記第１の金属と前記ソース領域との間には前記第１の絶縁膜が介在している、請求項５に記載の炭化珪素半導体素子の製造方法。
【請求項７】
前記第２の金属はＮｉを含む請求項１に記載の炭化珪素半導体素子の製造方法。
【請求項８】
前記第１の金属の厚さは、前記シリコンゲート電極の厚さの１／２より小さい、請求項１に記載の炭化珪素半導体素子の製造方法。
【請求項９】
ソース領域が形成された炭化珪素エピタキシャル層を表面に有する炭化珪素基板と、
前記炭化珪素エピタキシャル層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極であって、第１の金属を含む第１の金属シリサイドからなる上層およびシリコンからなる下層を有するゲート電極と、
前記ソース領域上に形成され、前記第１の金属とは異なる第２の金属を含む第２の金属シリサイドからなる層と、
を備え、
前記ゲート電極の前記シリコンからなる下層の側面は、絶縁物によって覆われている、炭化珪素半導体素子。
【請求項１０】
前記第１の金属シリサイドは、ＴｉとＳｉとの化合物である、請求項９に記載の半導体素子。
【請求項１１】
前記第２の金属シリサイドは、Ｎｉを含むＳｉとの化合物である、請求項１０に記載の半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、炭化珪素基板を有する半導体素子およびその製造方法に関する。
【背景技術】
【０００２】
炭化珪素（シリコンカーバイド：ＳｉＣ）は、珪素（Ｓｉ）に比べてバンドギャップの大きな高硬度の半導体材料であり、パワー素子、耐環境素子、高温動作素子、高周波素子等の種々の半導体装置に応用されている。なかでも、スイッチング素子や整流素子などのパワー素子への応用が注目されている。ＳｉＣを用いたパワー素子は、Ｓｉパワー素子よりも電力損失を大幅に低減できるなどの利点がある。【０００３】
ＳｉＣを用いたパワー素子のうち代表的なスイッチング素子はＭＯＳＦＥＴやＭＥＳＦＥＴである。このようなスイッチング素子では、ゲート電極に印加する電圧によって、数Ａ（アンペア）以上のドレイン電流が流れるオン状態と、ドレイン電流がゼロとなるオフ状態とをスイッチングすることができる。また、ＳｉＣによれば、オフ状態のとき、数百Ｖ以上の高耐圧を実現できる。【０００４】
これらのパワーデバイスは基板面の表裏方向に電流を流す構造が多く採用されている。この場合、表面側はフォトレジストを用いたパターニング加工が施されるが、裏面側はほぼ全面にオーミック接合を形成する場合がほとんどである。【０００５】
ＳｉＣを用いたスイッチング素子の構造は、たとえば特許文献１に提案されている。以下、図面を参照しながら、縦型ＭＯＳＦＥＴ（ソース電極とドレイン電極が基板面の対向面に形成されたトランジスタ）の構造を説明する。【０００６】
図１２Ａは、ＳｉＣを用いた縦型ＭＯＳＦＥＴにおけるユニットセル１０００を示す断面模式図であり、図１２Ｂは、縦型ＭＯＳＦＥＴの一部の構成要素のレイアウトを示す平面図である。図１２Ａは、図１２ＢのＡ−Ａ´線において矢印方向に見たときの断面図に相当する。縦型ＭＯＳＦＥＴは、典型的には複数のユニットセルを備えている。図１２Ａ、図１２Ｂは、そのうちの一部のユニットセル１０００を示している。【０００７】
図１２Ａに示すように、縦型ＭＯＳＦＥＴのユニットセル１０００は、低抵抗のｎ型ＳｉＣ基板１０１の主面上に形成された炭化珪素エピタキシャル層１２０と、炭化珪素エピタキシャル層１２０の上に形成されたチャネル層１０６と、チャネル層１０６の上にゲート絶縁膜１０７を介して設けられたゲート電極１０８と、炭化珪素エピタキシャル層の表面１２０ｓに接するソース電極１０９と、ＳｉＣ基板１０１の裏面上に設けられたドレイン電極１１０とを備えている。【０００８】
図１２Ｂには、ゲート電極１０８およびソース電極１０９のレイアウトの一例が示されている。このゲート電極１０８は、ＳｉＣ基板１０１の主面を覆う導電膜から形成され、複数の開口部を有している。複数の開口部の各々の中央部には、ソース電極１０９が形成されている。図１２Ｂにおいて、ソース電極１０９を取り囲む線は、後述するウェル領域１０３の輪郭を示している。図示されている例における個々のユニットセル１０００は、それぞれ、１つのウェル領域１０３と１つのソース電極１０９を備えている。【０００９】
炭化珪素エピタキシャル層１２０は、ＳｉＣ基板１０１の導電型と異なる導電型（ここではｐ型）を有するウェル領域１０３と、炭化珪素エピタキシャル層１２０のうちウェル領域１０３が形成されていない部分から構成されるドリフト領域１０２とを有している。ドリフト領域１０２は、たとえば、ＳｉＣ基板１０１よりも低濃度でｎ型不純物を含むｎ−型の炭化珪素層である。【００１０】
ウェル領域１０３の内部には、高濃度でｎ型不純物を含むｎ型ソース領域１０４、および、ウェル領域１０３よりも高い濃度でｐ型不純物を含むｐ＋型コンタクト領域１０５が形成されている。ウェル領域１０３、ソース領域１０４およびコンタクト領域１０５は、炭化珪素エピタキシャル層１２０に対して不純物を注入する工程と、炭化珪素エピタキシャル層１２０に注入された不純物を活性化させる高温熱処理（活性化アニール）工程とによって形成される。【００１１】
ソース領域１０４とドリフト領域１０２とは、チャネル層１０６を介して接続されている。チャネル層１０６は、たとえば、エピタキシャル成長によって炭化珪素エピタキシャル層１０２の上に形成された４Ｈ−ＳｉＣ層である。【００１２】
コンタクト領域１０５およびソース領域１０４は、それぞれ、ソース電極１０９とオーミック接触を形成している。したがって、ウェル領域１０３は、コンタクト領域１０５を介してソース電極１０９と電気的に接続される。【００１３】
ソース電極１０９は、炭化珪素エピタキシャル層１２０におけるソース領域１０４およびコンタクト領域１０５の上に導電材料（Ｎｉ）層を形成した後、高温で熱処理することによって形成できる。一般的には１０００℃程度の高温で熱処理を行い（Ｐｏｓｔ  Ｄｅｐｏｓｉｔｉｏｎ  Ａｎｎｅａｌｉｎｇ法）、ソース電極１０９を得る。この方法によると、高温熱処理により、導電材料層とソース領域１０４およびコンタクト領域１０５との界面に反応層が形成されるので、得られたソース電極１０９は、これらの領域１０４、１０５に対して良好なオーミック特性を有する。より具体的に表現すれば、ソース電極として採用された材料がＮｉの場合、Ｎｉは炭化珪素中のＳｉと反応して、Ｎｉシリサイドを形成し、炭化珪素中のＣはＮｉシリサイドの膜中に取り込まれ、Ｎｉシリサイドと炭化珪素の界面にＣに起因する不純物準位が形成されてオーミック接合が形成されると推定される。【００１４】
ゲート絶縁膜１０７は、たとえばチャネル層１０６の表面を熱酸化することによって形成された熱酸化膜（ＳｉＯ２膜）である。ゲート電極１０８は、たとえば導電性のポリシリコンを用いて形成されている。ゲート電極１０８は、個々のユニットセルに対して共通であり、１つのゲート電極パッド（不図示）を介して外部回路に接続される。ゲート信号は、このゲート電極パッドからゲート電極１０８に供給されることになる。【００１５】
ゲート電極１０８は、層間絶縁膜１１１によって覆われている。層間絶縁膜１１１には開口部１１３が形成されており、各ユニットセルにおけるソース電極１０９は、この開口部１１３を介して、上部電極層（例えばＡｌ電極）１１２に並列に接続されている。【００１６】
また、ドレイン電極１１０にもオーミック特性が要求される。ドレイン電極１１０ではやはりＮｉが採用され、Ｎｉを炭化珪素基板１０１の裏面に形成した後に１０００℃程度の高温で熱処理を行い、ドレイン電極１１０を得る。ドレイン電極の表面（図１２Ａにおけるドレイン電極１１０の下側に相当）には、さらにパッケージへ組立のための裏面電極１３０が形成される。裏面電極１３０は、ほとんどの場合、積層構造を有している。
【特許文献１】特表２００４−５１９８４２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
ＳｉＣ基板を用いたＭＯＳＦＥＴでは、Ｓｉを用いた場合と比較してチップ面積を小さくすることができるが、動作する周波数も大きくなる。【００１８】
本発明者がＳｉＣ基板を用い、ゲート電極１０８としてリンをドープしたポリシリコンを用いた縦型ＭＯＳＦＥＴを作製してみると、ゲート電極パッドから離れたチップの端でゲート電極の抵抗に起因するスイッチングの遅延が観測された。これはＳｉＣを用いた場合にはその絶縁耐圧が高いためにＳｉＣ基板上に形成するドリフト層の膜厚を薄くすることができる反面、ドリフト層の容量が大きくなることに起因する。ドリフト層の容量が大きくなると、Ｓｉ−ＭＯＳと比較して同じシート抵抗値でも遅延への影響が大きくなる。【００１９】
一方、ゲート電極の抵抗を下げるためにアルミニウムなどの金属でゲート電極を形成した場合にはゲートのスイッチング遅延はなくなるが、金属が直接ゲート絶縁膜に接触することに起因するゲート絶縁膜の信頼性劣化が見られた。【００２０】
本発明は、上記事情に鑑みてなされたものであり、その目的は、ゲート絶縁膜の信頼性低下を起こすことなく、ゲート電極の抵抗を低減することにある。
【課題を解決するための手段】
【００２１】
本発明の炭化珪素半導体素子の製造方法は、炭化珪素エピタキシャル層が表面に形成された炭化珪素基板を用意する工程と、前記炭化珪素エピタキシャル層にソース領域を形成する工程と、前記炭化珪素エピタキシャル層上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にシリコンゲート電極を形成する工程と、前記シリコンゲート電極の側面を絶縁物で覆う工程と、前記シリコンゲート電極の上面に接触する第１の金属を堆積する工程と、前記シリコンゲート電極の一部と前記第１の金属とを反応させることにより、第１の金属シリサイドからなる上層およびシリコンからなる下層を有するゲート電極を形成する工程と、前記第１の金属のうちで前記シリコンゲート電極と反応しなかった未反応部分を除去する工程と、開口部を前記ソース領域上に有する層間絶縁膜を形成する工程と、前記開口部を介して前記ソース領域の一部に接触する第２の金属を前記層間絶縁膜上に堆積する工程と、前記ソース領域の一部と前記第２の金属とを反応させることにより、前記ソース領域上に第２の金属シリサイドからなる層を形成する工程とを含む。【００２２】
好ましい実施形態において、前記シリコンゲート電極の側面を絶縁物で覆う工程は、絶縁膜を堆積する工程と、前記絶縁膜のエッチバックを行うことによって前記シリコンゲート電極の側面にサイドウォールスペーサを形成する工程とを含み、前記シリコンゲート電極の一部と前記第１の金属とを反応させるとき、前記第１の金属の一部は前記ソース領域に接触した状態にある。【００２３】
好ましい実施形態において、前記シリコンゲート電極の一部と前記第１の金属とを反応させるとき、前記第１の金属とシリコンとの間でシリサイド化が生じ、かつ、前記第１の金属と炭化珪素との間でシリサイド化が生じない温度に前記第１の金属を加熱する。【００２４】
好ましい実施形態において、前記第１の金属はＴｉであり、前記温度は、６５０℃以上８５０℃以下の範囲にある。【００２５】
好ましい実施形態において、前記シリコンゲート電極の側面を絶縁物で覆う工程は、絶縁膜を堆積する工程と、前記絶縁膜のうちで前記シリコンゲート電極の上面に接触する部分の少なくとも一部を除去することにより、前記シリコンゲート電極の上面の少なくとも一部を露出させる工程とを含む。【００２６】
好ましい実施形態において、前記シリコンゲート電極の一部と前記第１の金属とを反応させるとき、前記第１の金属と前記ソース領域との間には前記第１の絶縁膜が介在している。【００２７】
好ましい実施形態において、前記第２の金属はＮｉを含む。【００２８】
好ましい実施形態において、前記第１の金属の厚さは、前記シリコンゲート電極の厚さの１／２より小さい。【００２９】
本発明の炭化珪素半導体素子は、ソース領域が形成された炭化珪素エピタキシャル層を表面に有する炭化珪素基板と、前記炭化珪素エピタキシャル層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極であって、第１の金属を含む第１の金属シリサイドからなる上層およびシリコンからなる下層を有するゲート電極と、前記ソース領域上に形成され、前記第１の金属とは異なる第２の金属を含む第２の金属シリサイドからなる層とを備え、前記ゲート電極の前記シリコンからなる下層の側面は、絶縁物によって覆われている。【００３０】
好ましい実施形態において、前記第１の金属シリサイドは、ＴｉとＳｉとの化合物である。【００３１】
好ましい実施形態において、前記第２の金属シリサイドは、Ｎｉを含むＳｉとの化合物である。
【発明の効果】
【００３２】
本発明の炭化珪素半導体素子の製造方法によると、ゲート絶縁膜に接する材料はポリシリコンもしくはアモルファスシリコンとすることができ、ゲート絶縁膜の信頼性を確保することができる。また、ゲート電極の抵抗はその上部がシリサイド化されているため、ポリシリコンと比較して約１／１０の値とすることができ、ＳｉＣのドリフト層の膜厚を薄くしてドリフト容量が大きくなったとしても、ゲート抵抗に起因するスイッチング動作の遅延を抑制することができる。
【図面の簡単な説明】
【００３３】
【図１】本発明の実施形態１における炭化珪素半導体素子１０の断面図である。
【図２】（ａ）〜（ｃ）は、本発明の実施形態２における半導体素子の製造工程を示す断面図である。
【図３】（ａ）〜（ｃ）は、実施形態２における半導体素子の製造工程を示す断面図である。
【図４】（ａ）〜（ｃ）は、実施形態２における半導体素子の製造工程を示す断面図である。
【図５】（ａ）〜（ｃ）は、実施形態２における半導体素子の製造工程を示す断面図である。
【図６】（ａ）〜（ｃ）は、実施形態２における半導体素子の製造工程を示す断面図である。
【図７】（ａ）〜（ｃ）は、実施形態２における半導体素子の製造工程を示す断面図である。
【図８】（ａ）および（ｂ）は、実施形態２における半導体素子の製造工程を示す断面図である。
【図９】（ａ）〜（ｃ）は、本発明の実施形態３における半導体素子の製造工程を示す断面図である。
【図１０】（ａ）〜（ｃ）は、実施形態３における半導体素子の製造工程を示す断面図である。
【図１１】Ｔｉシリサイド化反応量の熱処理温度依存性を示すグラフである。
【図１２Ａ】従来の炭化珪素半導体素子１０００を示す断面図である。
【図１２Ｂ】従来の炭化珪素半導体素子１０００のレイアウトの一例を示す平面図である。
【図１３】Ｎｉシリサイドの反応を示すゲート電極の模式断面図である。
【符号の説明】
【００３４】
１０          半導体素子（ＭＯＳＦＥＴ）
１１          炭化珪素基板
１２          半導体層
１３          ｐ型ウェル領域
１４          ｎ型ソース領域
１５          ｐ＋型コンタクト注入領域
１６          チャネル層
１７          ゲート絶縁膜
１８          ゲート電極
１８Ａ        ゲート電極のシリコン下層
１８Ｂ        ゲート電極のシリサイド上層
１９          層間絶縁膜
２１、２２    マスク
２３、３４    マスク
３０          絶縁膜
３１          サイドウォールスペーサ
３２          第１の金属
４１、４２    露出面
１ａｓ        ソース電極
１ａｇ        ゲート電極とオーミック接合する電極
１ｂｓ        ソースバッド（上部配線電極）
１ｂｇ        ゲートパッド
１ｃ          パッシベーション層
１ｆ          金属電極層
【発明を実施するための最良の形態】
【００３５】
（実施形態１）
以下、図１を参照しながら、本発明による炭化珪素半導体素子の実施形態を説明する。【００３６】
図１は、炭化珪素基板を有するＭＯＳＦＥＴ１０の例を示す断面図である。このＭＯＳＦＥＴ１０の平面レイアウトは、概略、図１２Ｂに示す平面レイアウトと同様である。【００３７】
図１に示されている炭化珪素基板１１は、たとえば４Ｈ−ＳｉＣ（０００１）面からθ度（０≦θ≦１０度）傾いた主面を有し、基板表面（主面）がＳｉ面で、基板裏面側がＣ面である。本実施形態では、炭化珪素基板１１の表面側のＳｉ面は裏面側のＣ面に対して表面粗さが小さい。炭化珪素基板１１の不純物濃度は１×１０１８ｃｍ−３以上である。半導体層１２は、炭化珪素基板１１上にエピタキシャル成長されたｎ型の４Ｈ−ＳｉＣ（不純物濃度が１×１０１４〜１×１０１７ｃｍ−３程度、厚さ５ミクロン以上）の層である。半導体層１２と炭化珪素基板１１との間にバッバッファ１２ｂを挿入してもよい。【００３８】
ｐ型ウェル領域１３は、半導体層１２においてアルミニウムが注入された領域であり、たとえば深さは約６００ｎｍ、平均濃度は約１×１０１８ｃｍ−３程度である。ｎ＋型のソース領域１４は、半導体層１２に対して窒素が注入された領域であり、深さは約３００ｎｍ、平均濃度は約１×１０１９ｃｍ−３程度である。ｐ＋型のコンタクト注入領域１５は、アルミニウムが高濃度に注入された領域であり、深さは約４００ｎｍ、平均濃度は約５×１０１９ｃｍ−３程度である。ｎ型の炭化珪素からなるチャネル層１６は、半導体層１２上に形成されたエピタキシャル成長層であり、たとえば膜厚が約２００ｎｍ、平均濃度が１×１０１７ｃｍ−３程度である。ゲート絶縁膜１７は、チャネル層１６上に形成されており、厚さはたとえば約７０ｎｍである。【００３９】
ゲート電極１８はゲート絶縁膜１７上に形成され、シリコン下層１８Ａと、シリサイド上層１８Ｂとを有している。シリコン下層１８Ａは、ポリシリコンなどのシリコンから形成され、厚さは、たとえば１００ｎｍ以上１μm以下の範囲にある。シリサイド上層１８Ｂは、Ｔｉなどの高融点金属とシリコンとの化合物である金属シリサイドから形成され、厚さは、たとえば５０ｎｍ以上５００ｎｍ以下の範囲にある。このような構成をとることにより、ポリシリコンだけでゲート電極を形成した場合は３０Ω／□程度のシート抵抗であるところを、３Ω／□以下のシート抵抗とすることができる。【００４０】
上述のように、ゲート電極１８のうちゲート絶縁膜１７に接する部分がシリコンの層であり、金属シリサイドがゲート絶縁膜１７に接触していないため、ゲート絶縁膜１７の信頼性を確保することができる。また、ゲート電極１８の上部はシリサイド化されているため、全体がポリシリコンからなるゲート電極と比較してゲート電極１８の抵抗値を大きく低下させることができる。たとえば、シリコン下層１８Ａが厚さ３００ｎｍのポリシリコンから形成され、シリサイド上層１８Ｂが厚さ２００ｎｍのＴｉＳｉ２から形成されている場合、厚さ５００ｎｍのポリシリコンゲート電極に比べ、抵抗値を約１／１０の値とすることができる。このため、ＳｉＣのドリフト層を薄くしてドリフト容量が大きくなったとしても、ゲート抵抗値に起因するスイッチング動作の遅延を抑制することができる。【００４１】
シリサイド上層１８Ｂは、ＴｉＳｉ２に限定されず、Ｎｉ、Ｐｔ、Ｗ等の他の金属を含む金属シリサイドから形成されてもよい。しかしながら本発明者の実験によれば、Ｎｉからシリサイドを形成する場合、ＮｉＳｉが形成されるときは、深さ方向に均一に反応が進行するが、ＮｉＳｉ２が形成されると、深さ方向に不均一に反応が進行する。その結果、図１３に示すように、シリコン層１８Ａとシリサイド上層１８Ｂとの界面がゲート絶縁膜１７に向かって逆三角形形状を有し、その先端部がゲート絶縁膜１７にまで達する場合がある。この場合には、ゲート絶縁膜１７の信頼性上の問題が発生するとともに、ワークファンクションが異なるためにＭＯＳトランジスタの閾値が不均一となる。一方、ＴｉＳｉ２は比較的広い範囲の温度領域で安定であるため、深さ方向に均一なシリサイド膜を形成することができるため、他の金属と比較して有利である。【００４２】
層間絶縁膜１９は、主としてゲート電極１８と、後に述べる上部配線電極１ｂｓとを絶縁している。膜厚は約１ミクロン程度である。【００４３】
ソース電極１ａｓはソース領域１４にオーミック接合する電極である。ソース電極１ａｓは、たとえばＮｉとＳｉＣとの間でシリサイド化反応を引き起こすことによって形成される。なお、Ｎｉ以外の金属をＮｉの代わりに、あるいは、Ｎｉとともに他の金属を用いてシリサイドを形成しても良い。ソース電極１ａｓは、コンタクト注入領域１５にもオーミック接合されることが望ましい。【００４４】
電極１ａｇはゲート電極１８とオーミック接合する電極であり、ソース電極１ａｓと同様にＮｉをシリサイド化して形成される。ただし電極１ａｇはソース電極１ａｓと同一でなくても差し支えない。【００４５】
上部配線電極１ｂｓは、１つの縦型ＭＯＳＦＥＴに含まれる複数のソース電極１ａｓを並列に接続している。上部配線電極１ｂｓは、たとえばアルミニウムから形成され、その厚さは約３ミクロンである。同様に電極１ａｇに接するようにゲートパッド電極１ｂｇが形成される。ゲートパッド電極１ｂｇは、典型的には上部配線電極１ｂｓと同一材料から形成され得る。パッシベーション膜１ｃは半導体素子１０の周辺に位置すし、たとえば上部配線電極１ｂｓとゲートパッド電極１ｂｇの間を埋めている。【００４６】
裏面オーミック電極層１ｆは炭化珪素基板１１裏面に形成されている。本実施形態の裏面オーミック電極層１ｆは、チタンを含み、炭化珪素基板１１と接している側においてシリサイド化されている。裏面オーミック電極層１ｆの厚さはたとえば１５０ｎｍ程度であるが、その表面（炭化珪素基板に遠い側）は窒化されていることが好ましい。裏面オーミック電極層１ｆの候補の１つは、たとえばＴｉ／Ｎｉ／Ａｇの積層電極である。【００４７】
（実施形態２）
次に、図２から図８を参照しながら、本発明による炭化珪素半導体素子の製造方法の実施形態を説明する。【００４８】
まず、図２（ａ）に示すように、表面に半導体層１２を有する炭化珪素基板１１を準備する。炭化珪素基板１１と半導体層１２との界面に厚さが約０．５〜４ミクロン程度のバッファ層１２ｂ（ｎ＋型の半導体層、ここでは炭化珪素層）を形成しておいてもよい。バッファ層の濃度は１×１０１６〜１×１０１９ｃｍ−３程度に設定される。【００４９】
図２（ｂ）に示すように、半導体層１２の表面にマスク２１を形成した後、半導体層１２のうちでマスク２１に覆われていない領域にアルミニウムを注入し、ｐ型ウェル領域１３を形成する。マスク２１には、ｐ型ウェル領域１３の形状および位置を規定する開口部が形成されている。注入工程後、マスク２１は除去する。【００５０】
図２（ｃ）に示すように半導体層１２上にマスク２２を形成した後、半導体層１２のうちでマスク２２に覆われていない領域に窒素を注入し、ｎ＋型のソース領域１４を形成する。マスク２２には、ソース領域１４の形状および位置を規定する開口部が形成されている。注入工程後、マスク２２は除去する。【００５１】
図３（ａ）に示すように半導体層１２上にマスク２３を形成し、半導体層１２のうちでマスク２３に覆われていない領域にアルミニウムを注入してｐ＋型のコンタクト注入領域１５を形成する。ｐ＋型のコンタクト注入領域１５は、ソース領域１４の中央部に位置し、半導体層１２の表面からｐ型ウェル１３に達するように形成される。マスク２３には、ｐ＋型のコンタクト注入領域１５の形状および位置を規定する開口部が形成されている。注入工程後、マスク２３を除去する。【００５２】
次に、カーボン系薄膜（不図示）を半導体層１２上に堆積した後、不活性ガス雰囲気で約１７００℃の温度で３０分程度加熱する。この熱処理により、半導体層１２に注入されている不純物を活性化する。その後、カーボン系薄膜を除去することで、図３（ｂ）に示すように、不純物注入領域としてｐ型ウェル領域１３、ｎ＋型のソース領域１４、ｐ＋型のコンタクト注入領域１５が内部に形成された半導体層１２を有する炭化珪素基板１１が得られる。【００５３】
次に、不純物注入領域を有する半導体層１２上に、炭化珪素からなるチャネル層１６を形成た後、図３（ｃ）に示すように、上記のコンタクト注入領域１５およびソース領域１４の一部が露出するように、チャネル層１６の一部をドライエッチする。チャネル層１６平面レイアウトは、図１２Ｂに示すゲート電極１０８の平面レイアウトと同様であり、チャネル層１６は、各々がソース領域１４上に位置する複数の開口部を有している。【００５４】
チャネル層１６を有する半導体層１２を、酸素を含む雰囲気中において約１２００℃程度に加熱して酸化することにより、図４（ａ）に示すようにチャネル層１６上にゲート絶縁膜１７を形成する。この酸化処理の後で、窒素原子を含むガス雰囲気で熱処理を行うことにより、ゲート絶縁膜１７の窒化処理を施してもよい。ゲート絶縁膜１７は、熱酸化工程によって形成する代わりに、たとえばＳｉＯ２層等の絶縁層を堆積することによって形成してもよい。また、熱酸化工程と絶縁膜堆積工程を順次行うことにより、熱酸化層の上に絶縁層を有するゲート絶縁膜１７を形成しても良い。【００５５】
次に、ゲート絶縁膜１７上にシリコン膜を堆積する。たとえばホスフィンをドープしたｎ＋型のポリシリコン（厚さ５００ｎｍ程度）を堆積する。その後、リソグラフイおよびエッチング工程により、このポリシリコンを図４（ｂ）に示すようにゲート電極の形状にパターニングしてシリコンゲート電極１８０を形成する。【００５６】
次に、図４（ｃ）に示すように、シリコンゲート電極１８０を覆うように炭化珪素基板１１の表面側に絶縁膜３０を堆積する。本実施形態における絶縁膜３０は、リンを含んだＳｉＯ２膜（ＰＳＧ膜）から形成されるが、他の絶縁材料から形成されても良い。絶縁膜３０は、段差被覆性の高い薄膜堆積法（例えばＣＶＤ法）によって好適に形成され、シリコンゲート電極１８０の上面および側面が絶縁膜３０によって覆われる。絶縁膜３０のうち、シリコンゲート電極１８０の側面に接する部分の実効的な厚さ（基板表面に垂直な方向のサイズ）は他の部分よりも大きくなる。絶縁膜３０の厚さは、好ましくは５００ｎｍ以上２μm以下の範囲に設定され得る。【００５７】
次に、図５（ａ）および図５（ｂ）に示すように、絶縁膜３０を異方性ドライエッチング技術によってエッチバックすることにより、シリコンゲート電極１８０の側面に絶縁膜３０の一部からなるサイドウォールスペーサ３１を形成する。図５（ａ）における矢印は、異方的に進行するエッチングの方向を示している。このエッチバック工程は、フォトマスクを用いずに行うため、フォトリソグラフィ工程におけるマスク合わせが不要であり、サイドウォールスペーサ３１は、シリコンゲート電極１８０の側面に対して自己整合的に形成されることになる。図５（ｂ）に示すサイドウォールスペーサ３１の厚さ（基板主面に平行な方向のサイズ）は、堆積時における絶縁膜３０の厚さに略等しい。堆積レートおよび堆積時間を調整することにより、絶縁膜３０の厚さは高い精度で制御できるため、サイドウォールスペーサ３１の厚さも高い精度で制御できる。【００５８】
図では、絶縁膜３０のエッチバック終了後も、ゲート絶縁膜１７がソース領域１４上に存在しているように記載されているが、ゲート絶縁膜１７はソース領域１４上から除去されていてもよい。ゲート絶縁膜１７および絶縁膜３０がＳｉＯ２から形成されている場合、絶縁膜３０を選択的にエッチングすることは困難であるため、絶縁膜３０のエッチバックを完了したとき、ゲート絶縁膜１７のうちソース領域１４上に位置する部分も除去されてしまい、ソース領域１４の一部が露出することになる。シリコンゲート電極１８０の上面に絶縁膜３０が残存すると、シリサイド化を達成できないため、絶縁膜３０のエッチバックはオーバーエッチ条件で行うことが好ましい。オーバーエッチ条件のもとでは、ソース領域１４上のゲート絶縁膜１７も完全に除去されやすくなる。【００５９】
次に、図５（ｃ）に示すように、第１の金属３２としてＴｉを堆積する。Ｔｉの厚さはたとえば５０ｎｍ以上２００ｎｍ以下の範囲内、たとえば１００ｎｍに設定される。この後、６５０℃以上、８５０℃以下の温度で熱処理することにより、図６（ａ）に示すように、シリコンゲート電極１８０の上部はシリサイド化され、金属シリサイドからなるシリサイド上層１８Ｂが形成される。一方、シリコンゲート電極１８０の下部はシリサイド化されず、シリコンのままである。シリコンゲート電極１８０がアモルファスシリコンから形成されていた場合、シリサイド化のための熱処理により、アモルファスシリコンは結晶化してポリシリコンに変化する。こうして、ポリシリコンからなるシリコン下層１８Ａと金属シリサイドからなるシリサイド上層１８Ｂとを有するゲート電極１８が形成される。【００６０】
本実施形態で重要な点は、第１の金属３２として、シリコンとは容易にシリサイド化反応を起こすが、ＳｉＣとは反応しにくい金属を選択することにある。サイドウォールスペーサ３１は、シリコンゲート電極１８０の側面に対して自己整合的に形成されるため、第１の金属３２を堆積するとき、ソース領域１４の表面は絶縁膜３０によって必ずしも覆われていない。そのため、第１の金属３２は、シリコンゲート電極１８０の上面に接触するとともに、ＳｉＣからなる半導体層１２の表面にも接触する場合がある。シリサイド化のための熱処理を行うとき、第１の金属３２がソース領域１４上でシリサイド化すると、ソース領域１４にＴｉＳｉ２が形成されることになる。しかし、本実施形態では、ソース領域１４にはＴｉＳｉ２が形成せず、後に他の金属シリサイドを形成することにより、コンタクト特性を向上させる。【００６１】
図１１は、Ｔｉシリサイドの膜厚と堆積直後（ａｓ−ｄｅｐｏｓｉｔｅｄ）のＴｉの膜厚の比の熱処理温度依存性を示すグラフである。グラフの縦軸は、シリサイド膜厚をＴｉ堆積膜厚で割った比（シリサイド膜厚／Ｔｉ堆積膜厚  比）であり、横軸は熱処理温度である。図１１のグラフには、Ｔｉの下地がポリシリコンである場合と、ＳｉＣである場合の２種類のデータが示されている。Ｔｉの下地がポリシリコンの場合、熱処理温度が６５０℃で比率は１であり、６５０℃よりも高い熱処理温度では。この比は更に増加している。このことは、熱処理温度が比較的低い６５０℃でも、ポリシリコンに対してはシリサイド化反応が生じていることを意味している。したがって、シリコンは、６５０℃以上の温度でＴｉと容易にシリサイド化反応を起こすことがわかる。【００６２】
一方、下地がＳｉＣの場合、熱処理温度が８５０℃において、シリサイド膜厚／Ｔｉ堆積膜厚比は約０である。このことは、８５０℃ではシリサイド化反応が生じておらず、８５０℃を超えると反応が生じ始めていることを意味している。したがって、８５０℃以下では、ＳｉＣはＴｉとは反応しないことがわかる。【００６３】
本実施形態では、上記の実験結果に基づき、シリサイド化するための熱処理温度を６５０℃以上、８５０℃以下の範囲に調整することにより、ゲート電極１８の上部のみを選択的にシリサイド化することができる。【００６４】
シリコン上では堆積したＴｉ膜の厚さの２倍の厚さのＴｉＳｉ２が形成される。このため、ゲート絶縁膜１７にシリサイドが接触しないようにするために、堆積するＴｉの膜厚はシリコンゲート電極の厚さの１／２より薄いことが望ましい。【００６５】
次に、図６（ｂ）に示すように、ソース領域１４上に存在する未反応の第１の金属３２を除去する。この後、図６（ｃ）に示すように、層間絶縁膜１９を堆積する。層間絶縁膜１９としては、リンを含んだＳｉＯ２膜（ＰＳＧ膜）を選択できるが、他の絶縁膜も選択可能である。【００６６】
次に、図７（ａ）に示すように、層間絶縁膜１９およびゲート絶縁膜１７に複数のコンタクトホールを形成して、半導体層１２中のコンタクト注入領域１５とソース領域１４の一部を露出させる。コンタクトホールの形成により、コンタクト注入領域１５およびソース領域１４の一部が露出するとともに、シリサイド上層１８Ｂの一部も露出される。こうして、図７（ａ）に示すように、半導体層１２の露出面４１およびシリサイド上層の露出面４２が形成される。【００６７】
次に、露出面４１の少なくとも一部に接触する第２の金属（不図示）を層間絶縁膜１９上に堆積する。第２の金属は、たとえば約５０〜２００ｎｍ程度のＮｉであり、炭化珪素とシリサイド化して低抵抗のオーミックコンタクトを形成する金属材料が選択される。【００６８】
第２の金属の堆積後に、約８００〜１１００℃程度の熱処理を施すことにより、第２の金属と半導体層１２の界面をシリサイド化する。こうして、図７（ｂ）に示すソース電極１ａｓを形成する。このとき、露出面４２にも、図７（ｂ）に示すように、ゲート電極１８（シリサイド上層１８Ｂ）にオーミック接合する電極１ａｇが同時に形成される。シリサイド上層１８Ｂは、前回のシリサイド化のための熱処理によって完全に反応しているため、この工程では変化しない。【００６９】
ＳｉＣはバンドギャップが広いため、オーミックコンタクトを形成することが比較的困難である。特に、ｐ＋層へのコンタクトはＴｉを用いた場合には非常に困難である。一方、Ｎｉは比較的容易にｐ＋層およびｎ＋層へのオーミックコンタクトを形成することができる。したがって、オーミックコンタクトを形成する際のシリサイド膜は、ゲート電極１８のシリサイドとは異なるシリサイド膜を形成することが望ましい。【００７０】
この後、図７（ｃ）に示すように、基板１１の表面側（層間絶縁膜１９を有する側）に上部配線電極となる金属（例えばアルミニウム）を堆積し、パターニングする。こうして、ソースパッド１ｂｓとゲートパッド１ｂｇを形成する。  次に、図８（ａ）に示すように、ソースパッド１ｂｓおよびゲートパッド１ｂｇを有する側に、パッシベーション膜１ｃを堆積た後、それぞれのパッド１ｂｓ、１ｂｇを覆いつつパッド表面の一部が露出するようにパッシベーション膜１ｃを部分的にエッチングする。【００７１】
最後に、図８（ｂ）に示すように、基板１１の裏面側に金属電極層１ｆを堆積し、半導体素子１０が完成する。図８（ｂ）に示す例では、金属電極層１ｆとして、Ｔｉ層１ｆａ、Ｎｉ層１ｆｂ、Ａｇ層１ｆｃの積層構造を用いている。金属電極層１ｆの層構造は、半導体素子１０のパッケージ形態により適宜選択される。金属電極層１ｆの他の例は、Ｔｉ／Ｎｉ／Ａｕ層や、Ｃｒ／ＮｉＣｒ／Ｎｉ／Ａｇ層、もちろんその他の組み合わせでも差し支えない。【００７２】
（実施形態３）
以下、図９および図１０を参照しながら、本発明による炭化珪素半導体素子の製造方法の他の実施形態を説明する。【００７３】
本実施形態における製造工程は、図１から図４（ｃ）を参照して説明した実施形態２における工程と同じであるため、ここでは説明を省略する。【００７４】
前述の工程により図９（ａ）に示す構造を得た後、本実施形態では、図９（ｂ）に示すように、シリコンゲート電極１８０の上面のみを露出させる開口部を有するマスク３４を形成する。このマスク３４は、典型的にはレジストマスクであり、フォトリソグラフィ工程により好適に形成され得る。マスク３４の開口部がシリコンゲート電極１８０の上面内に位置するように、マスクの位置あわせ（マスクアライメント）が必要である。アライメントずれが生じても、マスク３４の開口部が確実にシリコンゲート電極１８０の上面内に収まる必要があるため、マスク３４の開口部の直径は、シリコンゲート電極１８０の幅よりも小さく設計される。【００７５】
次に、図９（ｃ）に示すように、絶縁膜３０のうちマスク３４で覆われていない部分を除去することにより、シリコンゲート電極１８０の上面を露出させる。このとき、絶縁膜３０のうちマスク３４で覆われていた部分にて絶縁層３１０が形成される。絶縁層３１０はシリコンゲート電極１８０の側面だけではなく、ソース領域１４の上面も覆っている。【００７６】
次に図１０（ａ）に示すようにマスク３４を除去する。この後、第１の金属として厚さ５０から２００ｎｍのＴｉ（不図示）を堆積する。ここでは厚さ１００ｎｍのＴｉを堆積した後、６５０℃以上、８５０℃以下の温度で熱処理することにより、図１０（ｂ）に示すように、ポリシリコンからなるシリコン下層１８Ａとシリサイドからなるシリサイド上層１８Ｂを形成する。【００７７】
本実施形態では、絶縁層３１０がシリコンゲート電極１８０の側面のみならず、ソース領域１４の上面を覆っているため、第１の金属３２はソース領域１４に接触しない。このため、第１の金属３２と炭化珪素とが反応してシリサイドを形成する条件でゲート電極のシリサイド化を行うことも可能になる。このため、たとえばＴｉを第１の金属３２を用いる場合、シリサイド化のための熱処理の温度を８５０℃以上の値に設定しても良い。【００７８】
シリサイド化後、図１０（ｂ）に示すように絶縁層３１０上に未反応の第１の金属３２が残る。この未反応の第１の金属３２を除去した後、図１０（ｃ）に示す層間絶縁膜１９を形成する。ここではリンを含んだＳｉＯ２膜（ＰＳＧ膜）を選択できるが他の絶縁膜も選択可能である。【００７９】
以降の工程は、図７（ａ）から図８（ｂ）を参照しながら実施形態１について説明した工程と同じ工程であるため、ここでは説明を省略する。【００８０】
なお、本実施形態の半導体素子の構成は、上記の構成に限定されない。上記の実施形態では、炭化珪素からなるチャネル層１６を半導体層１２の上に形成しているが、チャネル層１６を有していなくてもよい。このようなチャネル層１６を有していない構造の場合には、ゲート電極１８に与える電圧によって、ゲート電極下のドリフト領域部分の導電型を反転させることで、チャネルを形成することが可能となる。【００８１】
また、本実施形態においては２重注入型ＭＯＳＦＥＴ（ＤＩＭＯＳＦＥＴ）を用いて説明したが、たとえばトレンチ型ＭＯＳＦＥＴやＩＧＢＴ等、他の素子形態でも差し支えない。
【産業上の利用可能性】
【００８２】
本発明によると、金属シリサイドがゲート絶縁膜に接することなく、ゲート電極のシート抵抗を低減することができる。これによりゲート抵抗に起因する遅延を減少することができる。これにより、ＭＯＳＦＥＴ等、炭化珪素基板上にゲート電極を有する半導体素子に応用可能である。
【図１】
2009019837.tif 000003
【図２】
2009019837.tif 000004
【図３】
2009019837.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2009019837.tif 000011
【図１０】
2009019837.tif 000012
【図１１】
2009019837.tif 000013
【図１２Ａ】
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【図１２Ｂ】
2009019837.tif 000015
【図１３】
2009019837.tif 000016
【手続補正書】
【提出日】平成21年2月4日(2009.2.4)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
炭化珪素エピタキシャル層が表面に形成された炭化珪素基板を用意する工程と、
前記炭化珪素エピタキシャル層にソース領域を形成する工程と、
前記炭化珪素エピタキシャル層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にシリコンゲート電極を形成する工程と、
前記シリコンゲート電極の側面を絶縁物で覆う工程と、
前記シリコンゲート電極の上面に接触する第１の金属を堆積する工程と、
前記シリコンゲート電極の一部と前記第１の金属とを反応させることにより、第１の金属シリサイドからなる上層およびシリコンからなる下層を有するゲート電極を形成する工程と、
前記第１の金属のうちで前記シリコンゲート電極と反応しなかった未反応部分を除去する工程と、
開口部を前記ソース領域上に有する層間絶縁膜を形成する工程と、
前記開口部を介して前記ソース領域の一部に接触する第２の金属を前記層間絶縁膜上に堆積する工程と、
前記ソース領域の一部と前記第２の金属とを反応させることにより、前記ソース領域上に第２の金属シリサイドからなる層を形成する工程と、
を含み、
前記シリコンゲート電極の側面を絶縁物で覆う工程は、
絶縁膜を堆積する工程と、
前記絶縁膜のエッチバックを行うことによって前記シリコンゲート電極の側面にサイドウォールスペーサを形成する工程と、
を含み、
前記シリコンゲート電極の一部と前記第１の金属とを反応させるとき、前記第１の金属の一部は前記ソース領域に接触した状態にある、炭化珪素半導体素子の製造方法。
【請求項２】
前記シリコンゲート電極の一部と前記第１の金属とを反応させるとき、
前記第１の金属とシリコンとの間でシリサイド化が生じ、かつ、前記第１の金属と炭化珪素との間でシリサイド化が生じない温度に前記第１の金属を加熱する、請求項１に記載の炭化珪素半導体素子の製造方法。
【請求項３】
前記第１の金属はＴｉであり、
前記温度は、６５０℃以上８５０℃以下の範囲にある、請求項２に記載の炭化珪素半導体素子の製造方法。
【請求項４】
前記シリコンゲート電極の側面を絶縁物で覆う工程は、
絶縁膜を堆積する工程と、
前記絶縁膜のうちで前記シリコンゲート電極の上面に接触する部分の少なくとも一部を除去することにより、前記シリコンゲート電極の上面の少なくとも一部を露出させる工程と、
を含む、請求項１に記載の炭化珪素半導体素子の製造方法。
【請求項５】
前記シリコンゲート電極の一部と前記第１の金属とを反応させるとき、前記第１の金属と前記ソース領域との間には前記第１の絶縁膜が介在している、請求項４に記載の炭化珪素半導体素子の製造方法。
【請求項６】
前記第２の金属はＮｉを含む請求項１に記載の炭化珪素半導体素子の製造方法。
【請求項７】
前記第１の金属の厚さは、前記シリコンゲート電極の厚さの１／２より小さい、請求項１に記載の炭化珪素半導体素子の製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、炭化珪素基板を有する半導体素子およびその製造方法に関する。
【背景技術】
【０００２】
炭化珪素（シリコンカーバイド：ＳｉＣ）は、珪素（Ｓｉ）に比べてバンドギャップの大きな高硬度の半導体材料であり、パワー素子、耐環境素子、高温動作素子、高周波素子等の種々の半導体装置に応用されている。なかでも、スイッチング素子や整流素子などのパワー素子への応用が注目されている。ＳｉＣを用いたパワー素子は、Ｓｉパワー素子よりも電力損失を大幅に低減できるなどの利点がある。
【０００３】
ＳｉＣを用いたパワー素子のうち代表的なスイッチング素子はＭＯＳＦＥＴやＭＥＳＦＥＴである。このようなスイッチング素子では、ゲート電極に印加する電圧によって、数Ａ（アンペア）以上のドレイン電流が流れるオン状態と、ドレイン電流がゼロとなるオフ状態とをスイッチングすることができる。また、ＳｉＣによれば、オフ状態のとき、数百Ｖ以上の高耐圧を実現できる。
【０００４】
これらのパワーデバイスは基板面の表裏方向に電流を流す構造が多く採用されている。この場合、表面側はフォトレジストを用いたパターニング加工が施されるが、裏面側はほぼ全面にオーミック接合を形成する場合がほとんどである。
【０００５】
ＳｉＣを用いたスイッチング素子の構造は、たとえば特許文献１に提案されている。以下、図面を参照しながら、縦型ＭＯＳＦＥＴ（ソース電極とドレイン電極が基板面の対向面に形成されたトランジスタ）の構造を説明する。
【０００６】
図１２Ａは、ＳｉＣを用いた縦型ＭＯＳＦＥＴにおけるユニットセル１０００を示す断面模式図であり、図１２Ｂは、縦型ＭＯＳＦＥＴの一部の構成要素のレイアウトを示す平面図である。図１２Ａは、図１２ＢのＡ−Ａ'線において矢印方向に見たときの断面図に相当する。縦型ＭＯＳＦＥＴは、典型的には複数のユニットセルを備えている。図１２Ａ、図１２Ｂは、そのうちの一部のユニットセル１０００を示している。
【０００７】
図１２Ａに示すように、縦型ＭＯＳＦＥＴのユニットセル１０００は、低抵抗のｎ型ＳｉＣ基板１０１の主面上に形成された炭化珪素エピタキシャル層１２０と、炭化珪素エピタキシャル層１２０の上に形成されたチャネル層１０６と、チャネル層１０６の上にゲート絶縁膜１０７を介して設けられたゲート電極１０８と、炭化珪素エピタキシャル層の表面１２０ｓに接するソース電極１０９と、ＳｉＣ基板１０１の裏面上に設けられたドレイン電極１１０とを備えている。
【０００８】
図１２Ｂには、ゲート電極１０８およびソース電極１０９のレイアウトの一例が示されている。このゲート電極１０８は、ＳｉＣ基板１０１の主面を覆う導電膜から形成され、複数の開口部を有している。複数の開口部の各々の中央部には、ソース電極１０９が形成されている。図１２Ｂにおいて、ソース電極１０９を取り囲む線は、後述するウェル領域１０３の輪郭を示している。図示されている例における個々のユニットセル１０００は、それぞれ、１つのウェル領域１０３と１つのソース電極１０９を備えている。
【０００９】
炭化珪素エピタキシャル層１２０は、ＳｉＣ基板１０１の導電型と異なる導電型（ここではｐ型）を有するウェル領域１０３と、炭化珪素エピタキシャル層１２０のうちウェル領域１０３が形成されていない部分から構成されるドリフト領域１０２とを有している。ドリフト領域１０２は、たとえば、ＳｉＣ基板１０１よりも低濃度でｎ型不純物を含むｎ−型の炭化珪素層である。
【００１０】
ウェル領域１０３の内部には、高濃度でｎ型不純物を含むｎ型ソース領域１０４、および、ウェル領域１０３よりも高い濃度でｐ型不純物を含むｐ＋型コンタクト領域１０５が形成されている。ウェル領域１０３、ソース領域１０４およびコンタクト領域１０５は、炭化珪素エピタキシャル層１２０に対して不純物を注入する工程と、炭化珪素エピタキシャル層１２０に注入された不純物を活性化させる高温熱処理（活性化アニール）工程とによって形成される。
【００１１】
ソース領域１０４とドリフト領域１０２とは、チャネル層１０６を介して接続されている。チャネル層１０６は、たとえば、エピタキシャル成長によって炭化珪素エピタキシャル層１０２の上に形成された４Ｈ−ＳｉＣ層である。
【００１２】
コンタクト領域１０５およびソース領域１０４は、それぞれ、ソース電極１０９とオーミック接触を形成している。したがって、ウェル領域１０３は、コンタクト領域１０５を介してソース電極１０９と電気的に接続される。
【００１３】
ソース電極１０９は、炭化珪素エピタキシャル層１２０におけるソース領域１０４およびコンタクト領域１０５の上に導電材料（Ｎｉ）層を形成した後、高温で熱処理することによって形成できる。一般的には１０００℃程度の高温で熱処理を行い（Ｐｏｓｔ  Ｄｅｐｏｓｉｔｉｏｎ  Ａｎｎｅａｌｉｎｇ法）、ソース電極１０９を得る。この方法によると、高温熱処理により、導電材料層とソース領域１０４およびコンタクト領域１０５との界面に反応層が形成されるので、得られたソース電極１０９は、これらの領域１０４、１０５に対して良好なオーミック特性を有する。より具体的に表現すれば、ソース電極として採用された材料がＮｉの場合、Ｎｉは炭化珪素中のＳｉと反応して、Ｎｉシリサイドを形成し、炭化珪素中のＣはＮｉシリサイドの膜中に取り込まれ、Ｎｉシリサイドと炭化珪素の界面にＣに起因する不純物準位が形成されてオーミック接合が形成されると推定される。
【００１４】
ゲート絶縁膜１０７は、たとえばチャネル層１０６の表面を熱酸化することによって形成された熱酸化膜（ＳｉＯ２膜）である。ゲート電極１０８は、たとえば導電性のポリシリコンを用いて形成されている。ゲート電極１０８は、個々のユニットセルに対して共通であり、１つのゲート電極パッド（不図示）を介して外部回路に接続される。ゲート信号は、このゲート電極パッドからゲート電極１０８に供給されることになる。
【００１５】
ゲート電極１０８は、層間絶縁膜１１１によって覆われている。層間絶縁膜１１１には開口部１１３が形成されており、各ユニットセルにおけるソース電極１０９は、この開口部１１３を介して、上部電極層（例えばＡｌ電極）１１２に並列に接続されている。
【００１６】
また、ドレイン電極１１０にもオーミック特性が要求される。ドレイン電極１１０ではやはりＮｉが採用され、Ｎｉを炭化珪素基板１０１の裏面に形成した後に１０００℃程度の高温で熱処理を行い、ドレイン電極１１０を得る。ドレイン電極の表面（図１２Ａにおけるドレイン電極１１０の下側に相当）には、さらにパッケージへ組立のための裏面電極１３０が形成される。裏面電極１３０は、ほとんどの場合、積層構造を有している。
【特許文献１】特表２００４−５１９８４２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
ＳｉＣ基板を用いたＭＯＳＦＥＴでは、Ｓｉを用いた場合と比較してチップ面積を小さくすることができるが、動作する周波数も大きくなる。
【００１８】
本発明者がＳｉＣ基板を用い、ゲート電極１０８としてリンをドープしたポリシリコンを用いた縦型ＭＯＳＦＥＴを作製してみると、ゲート電極パッドから離れたチップの端でゲート電極の抵抗に起因するスイッチングの遅延が観測された。これはＳｉＣを用いた場合にはその絶縁耐圧が高いためにＳｉＣ基板上に形成するドリフト層の膜厚を薄くすることができる反面、ドリフト層の容量が大きくなることに起因する。ドリフト層の容量が大きくなると、Ｓｉ−ＭＯＳと比較して同じシート抵抗値でも遅延への影響が大きくなる。
【００１９】
一方、ゲート電極の抵抗を下げるためにアルミニウムなどの金属でゲート電極を形成した場合にはゲートのスイッチング遅延はなくなるが、金属が直接ゲート絶縁膜に接触することに起因するゲート絶縁膜の信頼性劣化が見られた。
【００２０】
本発明は、上記事情に鑑みてなされたものであり、その目的は、ゲート絶縁膜の信頼性低下を起こすことなく、ゲート電極の抵抗を低減することにある。
【課題を解決するための手段】
【００２１】
本発明の炭化珪素半導体素子の製造方法は、炭化珪素エピタキシャル層が表面に形成された炭化珪素基板を用意する工程と、前記炭化珪素エピタキシャル層にソース領域を形成する工程と、前記炭化珪素エピタキシャル層上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にシリコンゲート電極を形成する工程と、前記シリコンゲート電極の側面を絶縁物で覆う工程と、前記シリコンゲート電極の上面に接触する第１の金属を堆積する工程と、前記シリコンゲート電極の一部と前記第１の金属とを反応させることにより、第１の金属シリサイドからなる上層およびシリコンからなる下層を有するゲート電極を形成する工程と、前記第１の金属のうちで前記シリコンゲート電極と反応しなかった未反応部分を除去する工程と、開口部を前記ソース領域上に有する層間絶縁膜を形成する工程と、前記開口部を介して前記ソース領域の一部に接触する第２の金属を前記層間絶縁膜上に堆積する工程と、前記ソース領域の一部と前記第２の金属とを反応させることにより、前記ソース領域上に第２の金属シリサイドからなる層を形成する工程とを含む。
【００２２】
好ましい実施形態において、前記シリコンゲート電極の側面を絶縁物で覆う工程は、絶縁膜を堆積する工程と、前記絶縁膜のエッチバックを行うことによって前記シリコンゲート電極の側面にサイドウォールスペーサを形成する工程とを含み、前記シリコンゲート電極の一部と前記第１の金属とを反応させるとき、前記第１の金属の一部は前記ソース領域に接触した状態にある。
【００２３】
好ましい実施形態において、前記シリコンゲート電極の一部と前記第１の金属とを反応させるとき、前記第１の金属とシリコンとの間でシリサイド化が生じ、かつ、前記第１の金属と炭化珪素との間でシリサイド化が生じない温度に前記第１の金属を加熱する。
【００２４】
好ましい実施形態において、前記第１の金属はＴｉであり、前記温度は、６５０℃以上８５０℃以下の範囲にある。
【００２５】
好ましい実施形態において、前記シリコンゲート電極の側面を絶縁物で覆う工程は、絶縁膜を堆積する工程と、前記絶縁膜のうちで前記シリコンゲート電極の上面に接触する部分の少なくとも一部を除去することにより、前記シリコンゲート電極の上面の少なくとも一部を露出させる工程とを含む。
【００２６】
好ましい実施形態において、前記シリコンゲート電極の一部と前記第１の金属とを反応させるとき、前記第１の金属と前記ソース領域との間には前記第１の絶縁膜が介在している。
【００２７】
好ましい実施形態において、前記第２の金属はＮｉを含む。
【００２８】
好ましい実施形態において、前記第１の金属の厚さは、前記シリコンゲート電極の厚さの１／２より小さい。
【００２９】
本発明の炭化珪素半導体素子は、ソース領域が形成された炭化珪素エピタキシャル層を表面に有する炭化珪素基板と、前記炭化珪素エピタキシャル層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極であって、第１の金属を含む第１の金属シリサイドからなる上層およびシリコンからなる下層を有するゲート電極と、前記ソース領域上に形成され、前記第１の金属とは異なる第２の金属を含む第２の金属シリサイドからなる層とを備え、前記ゲート電極の前記シリコンからなる下層の側面は、絶縁物によって覆われている。
【００３０】
好ましい実施形態において、前記第１の金属シリサイドは、ＴｉとＳｉとの化合物である。
【００３１】
好ましい実施形態において、前記第２の金属シリサイドは、Ｎｉを含むＳｉとの化合物である。
【発明の効果】
【００３２】
本発明の炭化珪素半導体素子の製造方法によると、ゲート絶縁膜に接する材料はポリシリコンもしくはアモルファスシリコンとすることができ、ゲート絶縁膜の信頼性を確保することができる。また、ゲート電極の抵抗はその上部がシリサイド化されているため、ポリシリコンと比較して約１／１０の値とすることができ、ＳｉＣのドリフト層の膜厚を薄くしてドリフト容量が大きくなったとしても、ゲート抵抗に起因するスイッチング動作の遅延を抑制することができる。
【発明を実施するための最良の形態】
【００３３】
（実施形態１）
以下、図１を参照しながら、本発明による炭化珪素半導体素子の実施形態を説明する。
【００３４】
図１は、炭化珪素基板を有するＭＯＳＦＥＴ１０の例を示す断面図である。このＭＯＳＦＥＴ１０の平面レイアウトは、概略、図１２Ｂに示す平面レイアウトと同様である。
【００３５】
図１に示されている炭化珪素基板１１は、たとえば４Ｈ−ＳｉＣ（０００１）面からθ度（０≦θ≦１０度）傾いた主面を有し、基板表面（主面）がＳｉ面で、基板裏面側がＣ面である。本実施形態では、炭化珪素基板１１の表面側のＳｉ面は裏面側のＣ面に対して表面粗さが小さい。炭化珪素基板１１の不純物濃度は１×１０１８ｃｍ−３以上である。半導体層１２は、炭化珪素基板１１上にエピタキシャル成長されたｎ型の４Ｈ−ＳｉＣ（不純物濃度が１×１０１４〜１×１０１７ｃｍ−３程度、厚さ５ミクロン以上）の層である。半導体層１２と炭化珪素基板１１との間にバッバッファ１２ｂを挿入してもよい。
【００３６】
ｐ型ウェル領域１３は、半導体層１２においてアルミニウムが注入された領域であり、たとえば深さは約６００ｎｍ、平均濃度は約１×１０１８ｃｍ−３程度である。ｎ＋型のソース領域１４は、半導体層１２に対して窒素が注入された領域であり、深さは約３００ｎｍ、平均濃度は約１×１０１９ｃｍ−３程度である。ｐ＋型のコンタクト注入領域１５は、アルミニウムが高濃度に注入された領域であり、深さは約４００ｎｍ、平均濃度は約５×１０１９ｃｍ−３程度である。ｎ型の炭化珪素からなるチャネル層１６は、半導体層１２上に形成されたエピタキシャル成長層であり、たとえば膜厚が約２００ｎｍ、平均濃度が１×１０１７ｃｍ−３程度である。ゲート絶縁膜１７は、チャネル層１６上に形成されており、厚さはたとえば約７０ｎｍである。
【００３７】
ゲート電極１８はゲート絶縁膜１７上に形成され、シリコン下層１８Ａと、シリサイド上層１８Ｂとを有している。シリコン下層１８Ａは、ポリシリコンなどのシリコンから形成され、厚さは、たとえば１００ｎｍ以上１μm以下の範囲にある。シリサイド上層１８Ｂは、Ｔｉなどの高融点金属とシリコンとの化合物である金属シリサイドから形成され、厚さは、たとえば５０ｎｍ以上５００ｎｍ以下の範囲にある。このような構成をとることにより、ポリシリコンだけでゲート電極を形成した場合は３０Ω／□程度のシート抵抗であるところを、３Ω／□以下のシート抵抗とすることができる。
【００３８】
上述のように、ゲート電極１８のうちゲート絶縁膜１７に接する部分がシリコンの層であり、金属シリサイドがゲート絶縁膜１７に接触していないため、ゲート絶縁膜１７の信頼性を確保することができる。また、ゲート電極１８の上部はシリサイド化されているため、全体がポリシリコンからなるゲート電極と比較してゲート電極１８の抵抗値を大きく低下させることができる。たとえば、シリコン下層１８Ａが厚さ３００ｎｍのポリシリコンから形成され、シリサイド上層１８Ｂが厚さ２００ｎｍのＴｉＳｉ２から形成されている場合、厚さ５００ｎｍのポリシリコンゲート電極に比べ、抵抗値を約１／１０の値とすることができる。このため、ＳｉＣのドリフト層を薄くしてドリフト容量が大きくなったとしても、ゲート抵抗値に起因するスイッチング動作の遅延を抑制することができる。
【００３９】
シリサイド上層１８Ｂは、ＴｉＳｉ２に限定されず、Ｎｉ、Ｐｔ、Ｗ等の他の金属を含む金属シリサイドから形成されてもよい。しかしながら本発明者の実験によれば、Ｎｉからシリサイドを形成する場合、ＮｉＳｉが形成されるときは、深さ方向に均一に反応が進行するが、ＮｉＳｉ２が形成されると、深さ方向に不均一に反応が進行する。その結果、図１３に示すように、シリコン層１８Ａとシリサイド上層１８Ｂとの界面がゲート絶縁膜１７に向かって逆三角形形状を有し、その先端部がゲート絶縁膜１７にまで達する場合がある。この場合には、ゲート絶縁膜１７の信頼性上の問題が発生するとともに、ワークファンクションが異なるためにＭＯＳトランジスタの閾値が不均一となる。一方、ＴｉＳｉ２は比較的広い範囲の温度領域で安定であるため、深さ方向に均一なシリサイド膜を形成することができるため、他の金属と比較して有利である。
【００４０】
層間絶縁膜１９は、主としてゲート電極１８と、後に述べる上部配線電極１ｂｓとを絶縁している。膜厚は約１ミクロン程度である。
【００４１】
ソース電極１ａｓはソース領域１４にオーミック接合する電極である。ソース電極１ａｓは、たとえばＮｉとＳｉＣとの間でシリサイド化反応を引き起こすことによって形成される。なお、Ｎｉ以外の金属をＮｉの代わりに、あるいは、Ｎｉとともに他の金属を用いてシリサイドを形成しても良い。ソース電極１ａｓは、コンタクト注入領域１５にもオーミック接合されることが望ましい。
【００４２】
電極１ａｇはゲート電極１８とオーミック接合する電極であり、ソース電極１ａｓと同様にＮｉをシリサイド化して形成される。ただし電極１ａｇはソース電極１ａｓと同一でなくても差し支えない。
【００４３】
上部配線電極１ｂｓは、１つの縦型ＭＯＳＦＥＴに含まれる複数のソース電極１ａｓを並列に接続している。上部配線電極１ｂｓは、たとえばアルミニウムから形成され、その厚さは約３ミクロンである。同様に電極１ａｇに接するようにゲートパッド電極１ｂｇが形成される。ゲートパッド電極１ｂｇは、典型的には上部配線電極１ｂｓと同一材料から形成され得る。パッシベーション膜１ｃは半導体素子１０の周辺に位置すし、たとえば上部配線電極１ｂｓとゲートパッド電極１ｂｇの間を埋めている。
【００４４】
裏面オーミック電極層１ｆは炭化珪素基板１１裏面に形成されている。本実施形態の裏面オーミック電極層１ｆは、チタンを含み、炭化珪素基板１１と接している側においてシリサイド化されている。裏面オーミック電極層１ｆの厚さはたとえば１５０ｎｍ程度であるが、その表面（炭化珪素基板に遠い側）は窒化されていることが好ましい。裏面オーミック電極層１ｆの候補の１つは、たとえばＴｉ／Ｎｉ／Ａｇの積層電極である。
【００４５】
（実施形態２）
次に、図２から図８を参照しながら、本発明による炭化珪素半導体素子の製造方法の実施形態を説明する。
【００４６】
まず、図２（ａ）に示すように、表面に半導体層１２を有する炭化珪素基板１１を準備する。炭化珪素基板１１と半導体層１２との界面に厚さが約０．５〜４ミクロン程度のバッファ層１２ｂ（ｎ＋型の半導体層、ここでは炭化珪素層）を形成しておいてもよい。バッファ層の濃度は１×１０１６〜１×１０１９ｃｍ−３程度に設定される。
【００４７】
図２（ｂ）に示すように、半導体層１２の表面にマスク２１を形成した後、半導体層１２のうちでマスク２１に覆われていない領域にアルミニウムを注入し、ｐ型ウェル領域１３を形成する。マスク２１には、ｐ型ウェル領域１３の形状および位置を規定する開口部が形成されている。注入工程後、マスク２１は除去する。
【００４８】
図２（ｃ）に示すように半導体層１２上にマスク２２を形成した後、半導体層１２のうちでマスク２２に覆われていない領域に窒素を注入し、ｎ＋型のソース領域１４を形成する。マスク２２には、ソース領域１４の形状および位置を規定する開口部が形成されている。注入工程後、マスク２２は除去する。
【００４９】
図３（ａ）に示すように半導体層１２上にマスク２３を形成し、半導体層１２のうちでマスク２３に覆われていない領域にアルミニウムを注入してｐ＋型のコンタクト注入領域１５を形成する。ｐ＋型のコンタクト注入領域１５は、ソース領域１４の中央部に位置し、半導体層１２の表面からｐ型ウェル１３に達するように形成される。マスク２３には、ｐ＋型のコンタクト注入領域１５の形状および位置を規定する開口部が形成されている。注入工程後、マスク２３を除去する。
【００５０】
次に、カーボン系薄膜（不図示）を半導体層１２上に堆積した後、不活性ガス雰囲気で約１７００℃の温度で３０分程度加熱する。この熱処理により、半導体層１２に注入されている不純物を活性化する。その後、カーボン系薄膜を除去することで、図３（ｂ）に示すように、不純物注入領域としてｐ型ウェル領域１３、ｎ＋型のソース領域１４、ｐ＋型のコンタクト注入領域１５が内部に形成された半導体層１２を有する炭化珪素基板１１が得られる。
【００５１】
次に、不純物注入領域を有する半導体層１２上に、炭化珪素からなるチャネル層１６を形成た後、図３（ｃ）に示すように、上記のコンタクト注入領域１５およびソース領域１４の一部が露出するように、チャネル層１６の一部をドライエッチする。チャネル層１６平面レイアウトは、図１２Ｂに示すゲート電極１０８の平面レイアウトと同様であり、チャネル層１６は、各々がソース領域１４上に位置する複数の開口部を有している。
【００５２】
チャネル層１６を有する半導体層１２を、酸素を含む雰囲気中において約１２００℃程度に加熱して酸化することにより、図４（ａ）に示すようにチャネル層１６上にゲート絶縁膜１７を形成する。この酸化処理の後で、窒素原子を含むガス雰囲気で熱処理を行うことにより、ゲート絶縁膜１７の窒化処理を施してもよい。ゲート絶縁膜１７は、熱酸化工程によって形成する代わりに、たとえばＳｉＯ２層等の絶縁層を堆積することによって形成してもよい。また、熱酸化工程と絶縁膜堆積工程を順次行うことにより、熱酸化層の上に絶縁層を有するゲート絶縁膜１７を形成しても良い。
【００５３】
次に、ゲート絶縁膜１７上にシリコン膜を堆積する。たとえばホスフィンをドープしたｎ＋型のポリシリコン（厚さ５００ｎｍ程度）を堆積する。その後、リソグラフイおよびエッチング工程により、このポリシリコンを図４（ｂ）に示すようにゲート電極の形状にパターニングしてシリコンゲート電極１８０を形成する。
【００５４】
次に、図４（ｃ）に示すように、シリコンゲート電極１８０を覆うように炭化珪素基板１１の表面側に絶縁膜３０を堆積する。本実施形態における絶縁膜３０は、リンを含んだＳｉＯ２膜（ＰＳＧ膜）から形成されるが、他の絶縁材料から形成されても良い。絶縁膜３０は、段差被覆性の高い薄膜堆積法（例えばＣＶＤ法）によって好適に形成され、シリコンゲート電極１８０の上面および側面が絶縁膜３０によって覆われる。絶縁膜３０のうち、シリコンゲート電極１８０の側面に接する部分の実効的な厚さ（基板表面に垂直な方向のサイズ）は他の部分よりも大きくなる。絶縁膜３０の厚さは、好ましくは５００ｎｍ以上２μm以下の範囲に設定され得る。
【００５５】
次に、図５（ａ）および図５（ｂ）に示すように、絶縁膜３０を異方性ドライエッチング技術によってエッチバックすることにより、シリコンゲート電極１８０の側面に絶縁膜３０の一部からなるサイドウォールスペーサ３１を形成する。図５（ａ）における矢印は、異方的に進行するエッチングの方向を示している。このエッチバック工程は、フォトマスクを用いずに行うため、フォトリソグラフィ工程におけるマスク合わせが不要であり、サイドウォールスペーサ３１は、シリコンゲート電極１８０の側面に対して自己整合的に形成されることになる。図５（ｂ）に示すサイドウォールスペーサ３１の厚さ（基板主面に平行な方向のサイズ）は、堆積時における絶縁膜３０の厚さに略等しい。堆積レートおよび堆積時間を調整することにより、絶縁膜３０の厚さは高い精度で制御できるため、サイドウォールスペーサ３１の厚さも高い精度で制御できる。
【００５６】
図では、絶縁膜３０のエッチバック終了後も、ゲート絶縁膜１７がソース領域１４上に存在しているように記載されているが、ゲート絶縁膜１７はソース領域１４上から除去されていてもよい。ゲート絶縁膜１７および絶縁膜３０がＳｉＯ２から形成されている場合、絶縁膜３０を選択的にエッチングすることは困難であるため、絶縁膜３０のエッチバックを完了したとき、ゲート絶縁膜１７のうちソース領域１４上に位置する部分も除去されてしまい、ソース領域１４の一部が露出することになる。シリコンゲート電極１８０の上面に絶縁膜３０が残存すると、シリサイド化を達成できないため、絶縁膜３０のエッチバックはオーバーエッチ条件で行うことが好ましい。オーバーエッチ条件のもとでは、ソース領域１４上のゲート絶縁膜１７も完全に除去されやすくなる。
【００５７】
次に、図５（ｃ）に示すように、第１の金属３２としてＴｉを堆積する。Ｔｉの厚さはたとえば５０ｎｍ以上２００ｎｍ以下の範囲内、たとえば１００ｎｍに設定される。この後、６５０℃以上、８５０℃以下の温度で熱処理することにより、図６（ａ）に示すように、シリコンゲート電極１８０の上部はシリサイド化され、金属シリサイドからなるシリサイド上層１８Ｂが形成される。一方、シリコンゲート電極１８０の下部はシリサイド化されず、シリコンのままである。シリコンゲート電極１８０がアモルファスシリコンから形成されていた場合、シリサイド化のための熱処理により、アモルファスシリコンは結晶化してポリシリコンに変化する。こうして、ポリシリコンからなるシリコン下層１８Ａと金属シリサイドからなるシリサイド上層１８Ｂとを有するゲート電極１８が形成される。
【００５８】
本実施形態で重要な点は、第１の金属３２として、シリコンとは容易にシリサイド化反応を起こすが、ＳｉＣとは反応しにくい金属を選択することにある。サイドウォールスペーサ３１は、シリコンゲート電極１８０の側面に対して自己整合的に形成されるため、第１の金属３２を堆積するとき、ソース領域１４の表面は絶縁膜３０によって必ずしも覆われていない。そのため、第１の金属３２は、シリコンゲート電極１８０の上面に接触するとともに、ＳｉＣからなる半導体層１２の表面にも接触する場合がある。シリサイド化のための熱処理を行うとき、第１の金属３２がソース領域１４上でシリサイド化すると、ソース領域１４にＴｉＳｉ２が形成されることになる。しかし、本実施形態では、ソース領域１４にはＴｉＳｉ２が形成せず、後に他の金属シリサイドを形成することにより、コンタクト特性を向上させる。
【００５９】
図１１は、Ｔｉシリサイドの膜厚と堆積直後（ａｓ−ｄｅｐｏｓｉｔｅｄ）のＴｉの膜厚の比の熱処理温度依存性を示すグラフである。グラフの縦軸は、シリサイド膜厚をＴｉ堆積膜厚で割った比（シリサイド膜厚／Ｔｉ堆積膜厚  比）であり、横軸は熱処理温度である。図１１のグラフには、Ｔｉの下地がポリシリコンである場合と、ＳｉＣである場合の２種類のデータが示されている。Ｔｉの下地がポリシリコンの場合、熱処理温度が６５０℃で比率は１であり、６５０℃よりも高い熱処理温度では。この比は更に増加している。このことは、熱処理温度が比較的低い６５０℃でも、ポリシリコンに対してはシリサイド化反応が生じていることを意味している。したがって、シリコンは、６５０℃以上の温度でＴｉと容易にシリサイド化反応を起こすことがわかる。
【００６０】
一方、下地がＳｉＣの場合、熱処理温度が８５０℃において、シリサイド膜厚／Ｔｉ堆積膜厚比は約０である。このことは、８５０℃ではシリサイド化反応が生じておらず、８５０℃を超えると反応が生じ始めていることを意味している。したがって、８５０℃以下では、ＳｉＣはＴｉとは反応しないことがわかる。
【００６１】
本実施形態では、上記の実験結果に基づき、シリサイド化するための熱処理温度を６５０℃以上、８５０℃以下の範囲に調整することにより、ゲート電極１８の上部のみを選択的にシリサイド化することができる。
【００６２】
シリコン上では堆積したＴｉ膜の厚さの２倍の厚さのＴｉＳｉ２が形成される。このため、ゲート絶縁膜１７にシリサイドが接触しないようにするために、堆積するＴｉの膜厚はシリコンゲート電極の厚さの１／２より薄いことが望ましい。
【００６３】
次に、図６（ｂ）に示すように、ソース領域１４上に存在する未反応の第１の金属３２を除去する。この後、図６（ｃ）に示すように、層間絶縁膜１９を堆積する。層間絶縁膜１９としては、リンを含んだＳｉＯ２膜（ＰＳＧ膜）を選択できるが、他の絶縁膜も選択可能である。
【００６４】
次に、図７（ａ）に示すように、層間絶縁膜１９およびゲート絶縁膜１７に複数のコンタクトホールを形成して、半導体層１２中のコンタクト注入領域１５とソース領域１４の一部を露出させる。コンタクトホールの形成により、コンタクト注入領域１５およびソース領域１４の一部が露出するとともに、シリサイド上層１８Ｂの一部も露出される。こうして、図７（ａ）に示すように、半導体層１２の露出面４１およびシリサイド上層の露出面４２が形成される。
【００６５】
次に、露出面４１の少なくとも一部に接触する第２の金属（不図示）を層間絶縁膜１９上に堆積する。第２の金属は、たとえば約５０〜２００ｎｍ程度のＮｉであり、炭化珪素とシリサイド化して低抵抗のオーミックコンタクトを形成する金属材料が選択される。
【００６６】
第２の金属の堆積後に、約８００〜１１００℃程度の熱処理を施すことにより、第２の金属と半導体層１２の界面をシリサイド化する。こうして、図７（ｂ）に示すソース電極１ａｓを形成する。このとき、露出面４２にも、図７（ｂ）に示すように、ゲート電極１８（シリサイド上層１８Ｂ）にオーミック接合する電極１ａｇが同時に形成される。シリサイド上層１８Ｂは、前回のシリサイド化のための熱処理によって完全に反応しているため、この工程では変化しない。
【００６７】
ＳｉＣはバンドギャップが広いため、オーミックコンタクトを形成することが比較的困難である。特に、ｐ＋層へのコンタクトはＴｉを用いた場合には非常に困難である。一方、Ｎｉは比較的容易にｐ＋層およびｎ＋層へのオーミックコンタクトを形成することができる。したがって、オーミックコンタクトを形成する際のシリサイド膜は、ゲート電極１８のシリサイドとは異なるシリサイド膜を形成することが望ましい。
【００６８】
この後、図７（ｃ）に示すように、基板１１の表面側（層間絶縁膜１９を有する側）に上部配線電極となる金属（例えばアルミニウム）を堆積し、パターニングする。こうして、ソースパッド１ｂｓとゲートパッド１ｂｇを形成する。  次に、図８（ａ）に示すように、ソースパッド１ｂｓおよびゲートパッド１ｂｇを有する側に、パッシベーション膜１ｃを堆積た後、それぞれのパッド１ｂｓ、１ｂｇを覆いつつパッド表面の一部が露出するようにパッシベーション膜１ｃを部分的にエッチングする。
【００６９】
最後に、図８（ｂ）に示すように、基板１１の裏面側に金属電極層１ｆを堆積し、半導体素子１０が完成する。図８（ｂ）に示す例では、金属電極層１ｆとして、Ｔｉ層１ｆａ、Ｎｉ層１ｆｂ、Ａｇ層１ｆｃの積層構造を用いている。金属電極層１ｆの層構造は、半導体素子１０のパッケージ形態により適宜選択される。金属電極層１ｆの他の例は、Ｔｉ／Ｎｉ／Ａｕ層や、Ｃｒ／ＮｉＣｒ／Ｎｉ／Ａｇ層、もちろんその他の組み合わせでも差し支えない。
【００７０】
（実施形態３）
以下、図９および図１０を参照しながら、本発明による炭化珪素半導体素子の製造方法の他の実施形態を説明する。
【００７１】
本実施形態における製造工程は、図１から図４（ｃ）を参照して説明した実施形態２における工程と同じであるため、ここでは説明を省略する。
【００７２】
前述の工程により図９（ａ）に示す構造を得た後、本実施形態では、図９（ｂ）に示すように、シリコンゲート電極１８０の上面のみを露出させる開口部を有するマスク３４を形成する。このマスク３４は、典型的にはレジストマスクであり、フォトリソグラフィ工程により好適に形成され得る。マスク３４の開口部がシリコンゲート電極１８０の上面内に位置するように、マスクの位置あわせ（マスクアライメント）が必要である。アライメントずれが生じても、マスク３４の開口部が確実にシリコンゲート電極１８０の上面内に収まる必要があるため、マスク３４の開口部の直径は、シリコンゲート電極１８０の幅よりも小さく設計される。
【００７３】
次に、図９（ｃ）に示すように、絶縁膜３０のうちマスク３４で覆われていない部分を除去することにより、シリコンゲート電極１８０の上面を露出させる。このとき、絶縁膜３０のうちマスク３４で覆われていた部分にて絶縁層３１０が形成される。絶縁層３１０はシリコンゲート電極１８０の側面だけではなく、ソース領域１４の上面も覆っている。
【００７４】
次に図１０（ａ）に示すようにマスク３４を除去する。この後、第１の金属として厚さ５０から２００ｎｍのＴｉ（不図示）を堆積する。ここでは厚さ１００ｎｍのＴｉを堆積した後、６５０℃以上、８５０℃以下の温度で熱処理することにより、図１０（ｂ）に示すように、ポリシリコンからなるシリコン下層１８Ａとシリサイドからなるシリサイド上層１８Ｂを形成する。
【００７５】
本実施形態では、絶縁層３１０がシリコンゲート電極１８０の側面のみならず、ソース領域１４の上面を覆っているため、第１の金属３２はソース領域１４に接触しない。このため、第１の金属３２と炭化珪素とが反応してシリサイドを形成する条件でゲート電極のシリサイド化を行うことも可能になる。このため、たとえばＴｉを第１の金属３２を用いる場合、シリサイド化のための熱処理の温度を８５０℃以上の値に設定しても良い。
【００７６】
シリサイド化後、図１０（ｂ）に示すように絶縁層３１０上に未反応の第１の金属３２が残る。この未反応の第１の金属３２を除去した後、図１０（ｃ）に示す層間絶縁膜１９を形成する。ここではリンを含んだＳｉＯ２膜（ＰＳＧ膜）を選択できるが他の絶縁膜も選択可能である。
【００７７】
以降の工程は、図７（ａ）から図８（ｂ）を参照しながら実施形態１について説明した工程と同じ工程であるため、ここでは説明を省略する。
【００７８】
なお、本実施形態の半導体素子の構成は、上記の構成に限定されない。上記の実施形態では、炭化珪素からなるチャネル層１６を半導体層１２の上に形成しているが、チャネル層１６を有していなくてもよい。このようなチャネル層１６を有していない構造の場合には、ゲート電極１８に与える電圧によって、ゲート電極下のドリフト領域部分の導電型を反転させることで、チャネルを形成することが可能となる。
【００７９】
また、本実施形態においては２重注入型ＭＯＳＦＥＴ（ＤＩＭＯＳＦＥＴ）を用いて説明したが、たとえばトレンチ型ＭＯＳＦＥＴやＩＧＢＴ等、他の素子形態でも差し支えない。
【産業上の利用可能性】
【００８０】
本発明によると、金属シリサイドがゲート絶縁膜に接することなく、ゲート電極のシート抵抗を低減することができる。これによりゲート抵抗に起因する遅延を減少することができる。これにより、ＭＯＳＦＥＴ等、炭化珪素基板上にゲート電極を有する半導体素子に応用可能である。
【図面の簡単な説明】
【００８１】
【図１】本発明の実施形態１における炭化珪素半導体素子１０の断面図である。
【図２】（ａ）〜（ｃ）は、本発明の実施形態２における半導体素子の製造工程を示す断面図である。
【図３】（ａ）〜（ｃ）は、実施形態２における半導体素子の製造工程を示す断面図である。
【図４】（ａ）〜（ｃ）は、実施形態２における半導体素子の製造工程を示す断面図である。
【図５】（ａ）〜（ｃ）は、実施形態２における半導体素子の製造工程を示す断面図である。
【図６】（ａ）〜（ｃ）は、実施形態２における半導体素子の製造工程を示す断面図である。
【図７】（ａ）〜（ｃ）は、実施形態２における半導体素子の製造工程を示す断面図である。
【図８】（ａ）および（ｂ）は、実施形態２における半導体素子の製造工程を示す断面図である。
【図９】（ａ）〜（ｃ）は、本発明の実施形態３における半導体素子の製造工程を示す断面図である。
【図１０】（ａ）〜（ｃ）は、実施形態３における半導体素子の製造工程を示す断面図である。
【図１１】Ｔｉシリサイド化反応量の熱処理温度依存性を示すグラフである。
【図１２Ａ】従来の炭化珪素半導体素子１０００を示す断面図である。
【図１２Ｂ】従来の炭化珪素半導体素子１０００のレイアウトの一例を示す平面図である。
【図１３】Ｎｉシリサイドの反応を示すゲート電極の模式断面図である。
【符号の説明】
【００８２】
１０          半導体素子（ＭＯＳＦＥＴ）
１１          炭化珪素基板
１２          半導体層
１３          ｐ型ウェル領域
１４          ｎ型ソース領域
１５          ｐ＋型コンタクト注入領域
１６          チャネル層
１７          ゲート絶縁膜
１８          ゲート電極
１８Ａ        ゲート電極のシリコン下層
１８Ｂ        ゲート電極のシリサイド上層
１９          層間絶縁膜
２１、２２    マスク
２３、３４    マスク
３０          絶縁膜
３１          サイドウォールスペーサ
３２          第１の金属
４１、４２    露出面
１ａｓ        ソース電極
１ａｇ        ゲート電極とオーミック接合する電極
１ｂｓ        ソースバッド（上部配線電極）
１ｂｇ        ゲートパッド
１ｃ          パッシベーション層
１ｆ          金属電極層
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
2009019837.tif 000017
【図２】
2009019837.tif 000018
【図３】
2009019837.tif 000019
【図４】
2009019837.tif 000020
【図５】
2009019837.tif 000021
【図６】
2009019837.tif 000022
【図７】
2009019837.tif 000023
【図８】
2009019837.tif 000024
【図９】
2009019837.tif 000025
【図１０】
2009019837.tif 000026
【図１１】
2009019837.tif 000027
【図１２Ａ】
2009019837.tif 000028
【図１２Ｂ】
2009019837.tif 000029
【図１３】
2009019837.tif 000030
【手続補正書】
【提出日】平成21年6月16日(2009.6.16)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
炭化珪素エピタキシャル層が表面に形成された炭化珪素基板を用意する工程と、
前記炭化珪素エピタキシャル層にソース領域を形成する工程と、
前記炭化珪素エピタキシャル層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にシリコンゲート電極を形成する工程と、
前記シリコンゲート電極の側面を絶縁物で覆う工程と、
前記シリコンゲート電極の上面に接触する第１の金属を堆積する工程と、
前記シリコンゲート電極の一部と前記第１の金属とを反応させることにより、第１の金属シリサイドからなる上層およびシリコンからなる下層を有するゲート電極を形成する工程と、
前記第１の金属のうちで前記シリコンゲート電極と反応しなかった未反応部分を除去する工程と、
開口部を前記ソース領域上に有する層間絶縁膜を形成する工程と、
前記開口部を介して前記ソース領域の一部に接触する第２の金属を前記層間絶縁膜上に堆積する工程と、
前記ソース領域の一部と前記第２の金属とを反応させることにより、前記ソース領域上に第２の金属シリサイドからなる層を形成する工程と、
を含み、
前記シリコンゲート電極の側面を絶縁物で覆う工程は、
絶縁膜を堆積する工程と、
前記絶縁膜のエッチバックを行うことによって前記シリコンゲート電極の側面にサイドウォールスペーサを形成する工程と、
を含み、
前記シリコンゲート電極の一部と前記第１の金属とを反応させるとき、前記第１の金属の一部は前記ソース領域に接触した状態にある、炭化珪素半導体素子の製造方法。
【請求項２】
前記シリコンゲート電極の一部と前記第１の金属とを反応させるとき、
前記第１の金属とシリコンとの間でシリサイド化が生じ、かつ、前記第１の金属と炭化珪素との間でシリサイド化が生じない温度に前記第１の金属を加熱する、請求項１に記載の炭化珪素半導体素子の製造方法。
【請求項３】
前記第１の金属はＴｉであり、
前記温度は、６５０℃以上８５０℃以下の範囲にある、請求項２に記載の炭化珪素半導体素子の製造方法。
【請求項４】
前記絶縁膜のエッチバックを行うことによって前記シリコンゲート電極の側面にサイドウォールスペーサを形成する工程において、
前記絶縁膜のうちで前記シリコンゲート電極の上面に接触する部分の少なくとも一部が除去されることにより、前記シリコンゲート電極の上面の少なくとも一部が露出する、請求項１に記載の炭化珪素半導体素子の製造方法。
【請求項５】
前記第２の金属はＮｉを含む請求項１に記載の炭化珪素半導体素子の製造方法。
【請求項６】
前記第１の金属の厚さは、前記シリコンゲート電極の厚さの１／２より小さい、請求項１に記載の炭化珪素半導体素子の製造方法。
【国際調査報告】
2009019837.tif 000031
2009019837.tif 000032
2009019837.tif 000033
2009019837.tif 000034