【事件の表示】
　特願２０１５−　４９６３８「新暗号規格（ＡＥＳ）向けの柔軟なアーキテクチャおよび命令」拒絶査定不服審判事件〔平成２７年　６月１１日出願公開，特開２０１５−１０８８５３〕について，次のとおり審決する。
【結　論】
　本件審判の請求は，成り立たない。
【理　由】
第１．手続の経緯
　本願は，平成２５年１０月２５日に出願した特願２０１３−２２２４６６号の一部を，特許法第４４条第１項の規定により，平成２７年３月１２日に新たな特許出願としたものであって，
　平成２７年３月３１日付けで審査請求がなされる共に手続補正がなされ，平成２７年１２月８日付けで審査官により拒絶理由が通知され，これに対して平成２８年６月１５日付けで意見書が提出されると共に手続補正がなされたが，平成２８年８月３１日付けで審査官により拒絶査定がなされ（謄本送達;平成２８年９月６日），これに対して平成２９年１月６日付けで審判請求がなされると共に手続補正がなされ，平成２９年２月２２日付けで審査官により特許法第１６４条第３項の規定に基づく報告がなされたものである。
　
第２．平成２９年１月６日付けの手続補正の却下の決定
　
　［補正却下の決定の結論］
　
　平成２９年１月６日付け手続補正を却下する。
　
　［理由］
　
１．補正の内容
　平成２９年１月６日付けの手続補正（以下，「本件手続補正」という）により，平成２８年６月１５日付けの手続補正により補正された特許請求の範囲，
「【請求項１】
　複数の汎用コアと，
　複数の命令をキャッシュするレベル１命令キャッシュと，
　レベル１データキャッシュと，
　バスインタフェース部と，
　複数の１２８ビットレジスタと，
　第１の１２８ビットソース／宛先レジスタおよび第２の１２８ビットソースレジスタを使用するためのＡｄｖａｎｃｅｄ　Ｅｎｃｒｙｐｔｉｏｎ　Ｓｔａｎｄａｒｄ（ＡＥＳ）暗号化命令を含む前記レベル１命令キャッシュからの前記複数の命令を復号化する，前記複数の汎用コアのうちの１つの復号化部と，
　実行部であって，前記ＡＥＳ暗号化命令が，前記実行部に，前記第１の１２８ビットソース／宛先レジスタおよび前記第２の１２８ビットソースレジスタからデータを受信させ，バイト換字，行シフトおよび排他的論理和を含むが列混合が省かれた，ＡＥＳシングル暗号化ラウンドのための複数の演算を実行させ，かつ，前記第１の１２８ビットソース／宛先レジスタ内に結果を格納させるべく，前記復号化部に連結された，前記複数の汎用コアのうちの前記１つの実行部と
　を備える，汎用プロセッサ。
　　【請求項２】
　前記ＡＥＳ暗号化命令は，１２８ビットラウンド鍵，１９２ビットラウンド鍵および２５６ビットラウンド鍵のうちのいずれかを利用可能である，請求項１に記載の汎用プロセッサ。
　　【請求項３】
　前記ＡＥＳ暗号化命令を実行する複数のマイクロ演算を格納するマイクロコード読み取り専用メモリ（ＲＯＭ）をさらに備える，請求項１又は２に記載の汎用プロセッサ。
　　【請求項４】
　メモリとの通信を制御するメモリコントローラと，
　プロセッサと
　を備え，
　前記プロセッサは，
　複数の汎用コアと，
　複数の命令をキャッシュするレベル１命令キャッシュと，
　レベル１データキャッシュと，
　バスインタフェース部と，
　複数の１２８ビットレジスタと，
　第１の１２８ビットソース／宛先レジスタおよび第２の１２８ビットソースレジスタを使用するためのＡｄｖａｎｃｅｄ　Ｅｎｃｒｙｐｔｉｏｎ　Ｓｔａｎｄａｒｄ（ＡＥＳ）暗号化命令を含む前記レベル１命令キャッシュからの前記複数の命令を復号化する，前記複数の汎用コアのうちの１つの復号化部と，
　実行部であって，前記ＡＥＳ暗号化命令が，前記実行部に，前記第１の１２８ビットソース／宛先レジスタおよび前記第２の１２８ビットソースレジスタからデータを受信させ，バイト換字，行シフトおよび排他的論理和を含むが列混合が省かれた，ＡＥＳシングル暗号化ラウンドのための複数の演算を実行させ，かつ，前記第１の１２８ビットソース／宛先レジスタ内に結果を格納させるべく，前記復号化部に連結された，前記複数の汎用コアのうちの前記１つの実行部と
　を有する，システム。
　　【請求項５】
　前記ＡＥＳ暗号化命令は，１２８ビットラウンド鍵，１９２ビットラウンド鍵および２５６ビットラウンド鍵のうちのいずれかを利用可能である，請求項４に記載のシステム。
　　【請求項６】
　前記プロセッサは，前記ＡＥＳ暗号化命令を実行する複数のマイクロ演算を格納するマイクロコード読み取り専用メモリ（ＲＯＭ）をさらに有する，請求項４または５に記載のシステム。
　　【請求項７】
　前記メモリコントローラは，ダブルデータレートメモリとの通信を制御する，請求項４から６のいずれか一項に記載のシステム。
　　【請求項８】
　ランダムアクセスメモリ（ＲＡＭ）と，
　ネットワークインタフェースコントローラと，
　前記ＲＡＭに連結されたプロセッサと
　を備え，
　前記プロセッサは，
　複数の汎用コアと，
　複数の命令をキャッシュするレベル１命令キャッシュと，
　レベル１データキャッシュと，
　バスインタフェース部と，
　複数の１２８ビットレジスタと，
　第１の１２８ビットソース／宛先レジスタおよび第２の１２８ビットソースレジスタを使用するためのＡｄｖａｎｃｅｄ　Ｅｎｃｒｙｐｔｉｏｎ　Ｓｔａｎｄａｒｄ（ＡＥＳ）暗号化命令を含む前記レベル１命令キャッシュからの前記複数の命令を復号化する，前記複数の汎用コアのうちの１つの復号化部と，
　実行部であって，前記ＡＥＳ暗号化命令が，前記実行部に，前記第１の１２８ビットソース／宛先レジスタおよび前記第２の１２８ビットソースレジスタからデータを受信させ，バイト換字，行シフトおよび排他的論理和を含むが列混合が省かれた，ＡＥＳシングル暗号化ラウンドのための複数の演算を実行させ，かつ，前記第１の１２８ビットソース／宛先レジスタ内に結果を格納させるべく，前記復号化部に連結された，前記複数の汎用コアのうちの前記１つの実行部と
　を有する，モバイルコンピュータ。
　　【請求項９】
　前記ＡＥＳ暗号化命令は，１２８ビットラウンド鍵，１９２ビットラウンド鍵および２５６ビットラウンド鍵のうちのいずれかを利用可能である，請求項８に記載のモバイルコンピュータ。
　　【請求項１０】
　前記ＡＥＳ暗号化命令を実行する複数のマイクロ演算を格納するマイクロコード読み取り専用メモリ（ＲＯＭ）をさらに備える，請求項８または９に記載のモバイルコンピュータ。
　　【請求項１１】
　入出力コントローラをさらに備える，請求項８から１０のいずれか一項に記載のモバイルコンピュータ。
　　【請求項１２】
　前記入出力コントローラに連結された格納デバイスをさらに備える，請求項１１に記載のモバイルコンピュータ。
　　【請求項１３】
　複数の汎用コアと，
　複数の命令をキャッシュするレベル１命令キャッシュと，
　レベル１データキャッシュと，
　バスインタフェース部と，
　複数の１２８ビットレジスタと，
　４つのＡｄｖａｎｃｅｄ　Ｅｎｃｒｙｐｔｉｏｎ　Ｓｔａｎｄａｒｄ（ＡＥＳ）命令を含む前記レベル１命令キャッシュからの前記複数の命令を復号化する，前記複数の汎用コアのうちの１つの復号化部と，
　前記複数の汎用コアのうちの前記１つの実行部と
　を備え，
　前記４つのＡＥＳ命令のそれぞれは，固有演算コードを有し，
　前記４つのＡＥＳ命令は，
　複数のうちの一の１２８ビットソース／宛先レジスタと，複数のうちの一の１２８ビットソースレジスタとを使用するための第１ＡＥＳ暗号化命令と，
　複数のうちの一の１２８ビットソースレジスタと，複数のうちの一の１２８ビット宛先レジスタとを使用するための第２ＡＥＳ暗号化命令と
　を含み，
　第１ＡＥＳ暗号化命令が，前記実行部に，第１ＡＥＳ暗号化命令の前記一の１２８ビットソース／宛先レジスタおよび前記一の１２８ビットソースレジスタからデータを受信させ，バイト換字，行シフトおよび排他的論理和を含むが列混合が省かれた，ＡＥＳシングル暗号化ラウンドのための複数の演算を実行させ，かつ，前記一の１２８ビットソース／宛先レジスタ内に第１の結果を格納させ，
　前記第２ＡＥＳ暗号化命令が，前記実行部に，前記第２ＡＥＳ暗号化命令の前記一の１２８ビットソースレジスタからデータを受信させ，列混合を含む複数の演算を実行させ，かつ，前記第２ＡＥＳ暗号化命令の前記一の１２８ビット宛先レジスタ内に第２の結果を格納させるべく，前記実行部が前記復号化部に連結されている，プロセッサ。
　　【請求項１４】
　前記第１ＡＥＳ暗号化命令は，１２８ビットラウンド鍵，１９２ビットラウンド鍵および２５６ビットラウンド鍵のうちのいずれかを使用可能である，請求項１３に記載のプロセッサ。
　　【請求項１５】
　前記第１ＡＥＳ暗号化命令を実行する複数のマイクロ演算を格納するマイクロコード読み取り専用メモリ（ＲＯＭ）をさらに備える，請求項１３または１４に記載のプロセッサ。
　　【請求項１６】
　メモリとの通信を制御するメモリコントローラと，
　プロセッサと
　を備え，
　前記プロセッサは，
　複数の汎用コアと，
　複数の命令をキャッシュするレベル１命令キャッシュと，
　レベル１データキャッシュと，
　バスインタフェース部と，
　複数の１２８ビットレジスタと，
　４つのＡｄｖａｎｃｅｄ　Ｅｎｃｒｙｐｔｉｏｎ　Ｓｔａｎｄａｒｄ（ＡＥＳ）命令を含む前記レベル１命令キャッシュからの前記複数の命令を復号化する，前記複数の汎用コアのうちの１つの復号化部と，
　，前記複数の汎用コアのうちの前記１つの実行部と
　を有し，
　前記４つのＡＥＳ命令のそれぞれは，固有演算コードを有し，
　前記４つのＡＥＳ命令は，
　複数のうちの一の１２８ビットソース／宛先レジスタと，複数のうちの一の１２８ビットソースレジスタとを使用するための第１ＡＥＳ暗号化命令と，
　複数のうちの一の１２８ビットソースレジスタと，複数のうちの一の１２８ビット宛先レジスタとを使用するための第２ＡＥＳ暗号化命令と
　を含み，
　前記第１ＡＥＳ暗号化命令が，前記実行部に，前記第１ＡＥＳ暗号化命令の前記一の１２８ビットソースレジスタおよび前記一の１２８ビットソース／宛先レジスタからデータを受信し，バイト換字，行シフトおよび排他的論理和を含むが列混合が省かれた，ＡＥＳシングル暗号化ラウンドのための複数の演算を実行させ，かつ，前記一の１２８ビットソース／宛先レジスタ内に第１の結果を格納させ，
　前記第２ＡＥＳ暗号化命令が，前記実行部に，前記第２ＡＥＳ暗号化命令の前記一の１２８ビットソースレジスタからデータを受信させ，列混合を含む複数の演算を実行させ，かつ，前記第２ＡＥＳ暗号化命令の前記一の１２８ビット宛先レジスタ内に第２の結果を格納させるべく，
　前記実行部が前記復号化部に連結されている，システム。
　　【請求項１７】
　前記第１ＡＥＳ暗号化命令は，１２８ビットラウンド鍵，１９２ビットラウンド鍵および２５６ビットラウンド鍵のうちのいずれかを利用可能である，請求項１６に記載のシステム。
　　【請求項１８】
　前記プロセッサは，前記第１ＡＥＳ暗号化命令を実行する複数のマイクロ演算を格納するマイクロコード読み取り専用メモリ（ＲＯＭ）をさらに有する，請求項１６または１７に記載のシステム。
　　【請求項１９】
　前記メモリコントローラは，ダブルデータレートメモリとの通信を制御する，請求項１６から１８のいずれか一項に記載のシステム。
　　【請求項２０】
　ランダムアクセスメモリ（ＲＡＭ）と，
　ネットワークインタフェースコントローラと，
　前記ＲＡＭに連結されたプロセッサと
　を備え，
　前記プロセッサは，
　複数の汎用コアと，
　複数の命令をキャッシュするレベル１命令キャッシュと，
　レベル１データキャッシュと，
　バスインタフェース部と，
　複数の１２８ビットレジスタと，
　４つのＡｄｖａｎｃｅｄ　Ｅｎｃｒｙｐｔｉｏｎ　Ｓｔａｎｄａｒｄ（ＡＥＳ）命令を含む前記レベル１命令キャッシュからの前記複数の命令を復号化する，前記複数の汎用コアのうちの１つの復号化部と，
　前記複数の汎用コアのうちの前記１つの実行部と
　を有し，
　前記４つのＡＥＳ命令のそれぞれは，固有演算コードを有し，
　前記４つのＡＥＳ命令は，
　複数のうちの一の１２８ビットソース／宛先レジスタと，複数のうちの一の１２８ビットソースレジスタとを使用するための第１ＡＥＳ暗号化命令と，
　複数のうちの一の１２８ビットソースレジスタと，複数のうちの一の１２８ビット宛先レジスタとを使用するための第２ＡＥＳ暗号化命令と
　を含み，
　前記第１ＡＥＳ暗号化命令が，前記実行部に，前記第１ＡＥＳ暗号化命令の前記一の１２８ビットソースレジスタおよび前記一の１２８ビットソース／宛先レジスタからデータを受信させ，バイト換字，行シフトおよび排他的論理和を含むが列混合が省かれた，ＡＥＳシングル暗号化ラウンドのための複数の演算を実行させ，かつ，前記一の１２８ビットソース／宛先レジスタ内に第１の結果を格納させ，
　前記第２ＡＥＳ暗号化命令が，前記実行部に，前記第２ＡＥＳ暗号化命令の前記一の１２８ビットソースレジスタからデータを受信させ，列混合を含む複数の演算を実行させ，かつ，前記第２ＡＥＳ暗号化命令の前記一の１２８ビット宛先レジスタ内に第２の結果を格納させるべく，前記実行部が前記復号化部に連結されている，モバイルコンピュータ。
　　【請求項２１】
　前記第１ＡＥＳ暗号化命令は，１２８ビットラウンド鍵，１９２ビットラウンド鍵および２５６ビットラウンド鍵のうちのいずれかを利用可能である，請求項２０に記載のモバイルコンピュータ。
　　【請求項２２】
　前記プロセッサは，前記第１ＡＥＳ暗号化命令を実行する複数のマイクロ演算を格納するマイクロコード読み取り専用メモリ（ＲＯＭ）をさらに有する，請求項２０または２１に記載のモバイルコンピュータ。
　　【請求項２３】
　入出力コントローラをさらに備える，請求項２０から２２のいずれか一項に記載のモバイルコンピュータ。
　　【請求項２４】
　前記入出力コントローラに連結された格納デバイスをさらに備える，請求項２３に記載のモバイルコンピュータ。
　　【請求項２５】
　複数の汎用コアと，
　複数の命令をキャッシュするレベル１命令キャッシュと，
　レベル１データキャッシュと，
　バスインタフェース部と，
　複数の１２８ビットレジスタと，
　複数のうちの第１の１２８ビットソース／宛先レジスタおよび複数のうちの第２の１２８ビットソースレジスタを使用するためのＡｄｖａｎｃｅｄ　Ｅｎｃｒｙｐｔｉｏｎ　Ｓｔａｎｄａｒｄ（ＡＥＳ）復号化命令を含む前記レベル１命令キャッシュからの前記複数の命令を復号化する，前記複数の汎用コアのうちの１つの復号化部と，
　実行部であって，前記ＡＥＳ復号化命令が，前記実行部に，前記第１の１２８ビットソース／宛先レジスタおよび前記第２の１２８ビットソースレジスタからデータを受信させ，逆バイト換字，逆行シフトおよび排他的論理和を含むが逆列混合が省かれた，ＡＥＳシングル復号化ラウンドのための複数の演算を実行させ，かつ，前記第１の１２８ビットソース／宛先レジスタ内に結果を格納させるべく，前記復号化部に連結された，前記複数の汎用コアのうちの前記１つの実行部と
　を備える，プロセッサ。
　　【請求項２６】
　前記ＡＥＳ復号化命令は，１２８ビットラウンド鍵，１９２ビットラウンド鍵および２５６ビットラウンド鍵のうちのいずれかを利用可能である，請求項２５に記載のプロセッサ。
　　【請求項２７】
　前記ＡＥＳ復号化命令を実行する複数のマイクロ演算を格納するマイクロコード読み取り専用メモリ（ＲＯＭ）をさらに備える，請求項２５または２６に記載のプロセッサ。
　　【請求項２８】
　メモリとの通信を制御するメモリコントローラと，
　プロセッサと
　を備え，
　前記プロセッサは，
　複数の汎用コアと，
　複数の命令をキャッシュするレベル１命令キャッシュと，
　レベル１データキャッシュと，
　バスインタフェース部と，
　複数の１２８ビットレジスタと，
　複数のうちの第１の１２８ビットソース／宛先レジスタおよび複数のうちの第２の１２８ビットソースレジスタを使用するためのＡｄｖａｎｃｅｄ　Ｅｎｃｒｙｐｔｉｏｎ　Ｓｔａｎｄａｒｄ（ＡＥＳ）復号化命令を含む前記レベル１命令キャッシュからの前記複数の命令を復号化する，前記複数の汎用コアのうちの１つの復号化部と，
　実行部であって，前記ＡＥＳ復号化命令が，前記実行部に，前記第１の１２８ビットソース／宛先レジスタおよび前記第２の１２８ビットソースレジスタからデータを受信させ，逆バイト換字，逆行シフトおよび排他的論理和を含むが逆列混合が省かれた，ＡＥＳシングル復号化ラウンドのための複数の演算を実行させ，かつ，前記第１の１２８ビットソース／宛先レジスタ内に結果を格納させるべく，前記復号化部に連結された，前記複数の汎用コアのうちの前記１つの実行部と
　を有する，システム。
　　【請求項２９】
　前記ＡＥＳ復号化命令は，１２８ビットラウンド鍵，１９２ビットラウンド鍵および２５６ビットラウンド鍵のうちのいずれかを利用可能である，請求項２８に記載のシステム。
　　【請求項３０】
　前記プロセッサは，前記ＡＥＳ復号化命令を実行する複数のマイクロ演算を格納するマイクロコード読み取り専用メモリ（ＲＯＭ）をさらに有する，請求項２８または２９に記載のシステム。
　　【請求項３１】
　前記メモリコントローラは，ダブルデータレートメモリとの通信を制御する，請求項２８から３０のいずれか一項に記載のシステム。
　　【請求項３２】
　ランダムアクセスメモリ（ＲＡＭ）と，
　ネットワークインタフェースコントローラと，
　前記ＲＡＭに連結されたプロセッサと
　を備え，
　前記プロセッサは，
　複数の汎用コアと，
　複数の命令をキャッシュするレベル１命令キャッシュと，
　レベル１データキャッシュと，
　バスインタフェース部と，
　複数の１２８ビットレジスタと，
　複数のうちの第１の１２８ビットソース／宛先レジスタおよび複数のうちの第２の１２８ビットソースレジスタを使用するためのＡｄｖａｎｃｅｄ　Ｅｎｃｒｙｐｔｉｏｎ　Ｓｔａｎｄａｒｄ（ＡＥＳ）復号化命令を含む前記レベル１命令キャッシュからの前記複数の命令を復号化する，前記複数の汎用コアのうちの１つの復号化部と，
　実行部であって，前記ＡＥＳ復号化命令が，前記実行部に，前記第１の１２８ビットソース／宛先レジスタおよび前記第２の１２８ビットソースレジスタからデータを受信させ，逆バイト換字，逆行シフトおよび排他的論理和を含むが逆列混合が省かれた，ＡＥＳシングル復号化ラウンドのための複数の演算を実行させ，かつ，前記第１の１２８ビットソース／宛先レジスタ内に結果を格納させるべく，前記復号化部に連結された，前記複数の汎用コアのうちの前記１つの実行部と
　を有する，モバイルコンピュータ。
　　【請求項３３】
　前記ＡＥＳ復号化命令は，１２８ビットラウンド鍵，１９２ビットラウンド鍵および２５６ビットラウンド鍵のうちのいずれかを利用可能である，請求項３２に記載のモバイルコンピュータ。
　　【請求項３４】
　前記プロセッサは，前記ＡＥＳ復号化命令を実行する複数のマイクロ演算を格納するマイクロコード読み取り専用メモリ（ＲＯＭ）をさらに有する，請求項３２または３３に記載のモバイルコンピュータ。
　　【請求項３５】
　入出力コントローラをさらに備える，請求項３２から３４のいずれか一項に記載のモバイルコンピュータ。
　　【請求項３６】
　前記入出力コントローラに連結された格納デバイスをさらに備える，請求項３５に記載のモバイルコンピュータ。
　　【請求項３７】
　複数の汎用コアと，
　複数の命令をキャッシュするレベル１命令キャッシュと，
　レベル１データキャッシュと，
　バスインタフェース部と，
　複数の１２８ビットレジスタと，
　４つのＡｄｖａｎｃｅｄ　Ｅｎｃｒｙｐｔｉｏｎ　Ｓｔａｎｄａｒｄ（ＡＥＳ）命令を含む前記レベル１命令キャッシュからの前記複数の命令を復号化する，前記複数の汎用コアのうちの１つの復号化部と，
　前記複数の汎用コアのうちの前記１つの実行部と
　を備え，
　前記４つのＡＥＳ命令のそれぞれは，固有演算コードを有し，
　前記４つのＡＥＳ命令が，
　複数のうちの一の１２８ビットソース／宛先レジスタおよび複数のうちの一の１２８ビットソースレジスタを使用するための第１ＡＥＳ復号化命令と，
　複数のうちの一の１２８ビットソースレジスタおよび複数のうちの一の１２８ビット宛先レジスタを使用するための第２ＡＥＳ復号化命令と
　を含み，
　前記第１ＡＥＳ復号化命令が，前記実行部に，前記第１ＡＥＳ復号化命令の前記一の１２８ビットソースレジスタおよび前記一の１２８ビットソース／宛先レジスタからデータを受信させ，逆バイト換字，逆行シフトおよび排他的論理和を含むが逆列混合が省かれた，ＡＥＳシングル復号化ラウンドのため複数の演算を実行させ，かつ，前記一の１２８ビットソース／宛先レジスタ内に第１の結果を格納させ，
　前記第２ＡＥＳ復号化命令が，前記実行部に，前記第２ＡＥＳ復号化命令の前記一の１２８ビットソースレジスタからデータを受信させ，逆列混合を含む複数の演算を実行させ，かつ，前記第２ＡＥＳ復号化命令の前記一の１２８ビット宛先レジスタ内に第２の結果を格納させるべく，
　前記実行部が前記復号化部に連結されている，プロセッサ。
　　【請求項３８】
　前記第１ＡＥＳ復号化命令は，１２８ビットラウンド鍵，１９２ビットラウンド鍵および２５６ビットラウンド鍵のうちのいずれかを利用可能である，請求項３７に記載のプロセッサ。
　　【請求項３９】
　前記第１ＡＥＳ復号化命令を実行する複数のマイクロ演算を格納するマイクロコード読み取り専用メモリ（ＲＯＭ）をさらに備える，請求項３７または３８に記載のプロセッサ。
　　【請求項４０】
　メモリとの通信を制御するメモリコントローラと，
　プロセッサと
　を備え，
　前記プロセッサは，
　複数の汎用コアと，
　複数の命令をキャッシュするレベル１命令キャッシュと，
　レベル１データキャッシュと，
　バスインタフェース部と，
　複数の１２８ビットレジスタと，
　４つのＡｄｖａｎｃｅｄ　Ｅｎｃｒｙｐｔｉｏｎ　Ｓｔａｎｄａｒｄ（ＡＥＳ）命令を含む前記レベル１命令キャッシュからの前記複数の命令を復号化する，前記複数の汎用コアのうちの１つの復号化部と，
　前記複数の汎用コアのうちの前記１つの実行部と
　を有し，
　前記４つのＡＥＳ命令のそれぞれは，固有演算コードを有し，
　前記４つのＡＥＳ命令は，
　複数のうちの一の１２８ビットソース／宛先レジスタおよび複数のうちの一の１２８ビットソースレジスタを使用するための第１ＡＥＳ復号化命令と，
　複数のうちの一の１２８ビット宛先レジスタおよび複数のうちの一の１２８ビットソースレジスタを使用するための第２ＡＥＳ復号化命令と
　を含み，
　前記第１ＡＥＳ復号化命令が，前記実行部に，前記第１ＡＥＳ復号化命令の前記一の１２８ビットソースレジスタおよび前記一の１２８ビットソース／宛先レジスタからデータを受信させ，逆バイト換字，逆行シフトおよび排他的論理和を含むが逆列混合が省かれた，ＡＥＳシングル復号化ラウンドのため複数の演算を実行させ，かつ，前記一の１２８ビットソース／宛先レジスタ内に第１の結果を格納させ，
　前記第２ＡＥＳ復号化命令が，前記実行部に，前記第２ＡＥＳ復号化命令の前記一の１２８ビットソースレジスタからデータを受信させ，逆列混合を含む複数の演算を実行させ，かつ，前記第２ＡＥＳ復号化命令の前記一の１２８ビット宛先レジスタ内に第２の結果を格納させるべく，
　前記実行部が前記復号化部に連結されている，システム。
　　【請求項４１】
　前記第１ＡＥＳ復号化命令は，１２８ビットラウンド鍵，１９２ビットラウンド鍵および２５６ビットラウンド鍵のうちのいずれかを利用可能である，請求項４０に記載のシステム。
　　【請求項４２】
　前記プロセッサは，前記第１ＡＥＳ復号化命令を実行する複数のマイクロ演算を格納するマイクロコード読み取り専用メモリ（ＲＯＭ）をさらに有する，請求項４０または４１に記載のシステム。
　　【請求項４３】
　前記メモリコントローラは，ダブルデータレートメモリとの通信を制御する，請求項４０から４２のいずれか一項に記載のシステム。
　　【請求項４４】
　ランダムアクセスメモリ（ＲＡＭ）と，
　ネットワークインタフェースコントローラと，
　前記ＲＡＭに連結されたプロセッサと
　を備え，
　前記プロセッサは，
　複数の汎用コアと，
　複数の命令をキャッシュするレベル１命令キャッシュと，
　レベル１データキャッシュと，
　バスインタフェース部と，
　複数の１２８ビットレジスタと，
　４つのＡｄｖａｎｃｅｄ　Ｅｎｃｒｙｐｔｉｏｎ　Ｓｔａｎｄａｒｄ（ＡＥＳ）命令を含む前記レベル１命令キャッシュからの前記複数の命令を復号化する，前記複数の汎用コアのうちの１つの復号化部と，
　前記複数の汎用コアのうちの前記１つの実行部と
　を有し，
　前記４つのＡＥＳ命令のそれぞれは，固有演算コードを有し，
　前記４つのＡＥＳ命令は，
　複数のうちの一の１２８ビットソース／宛先レジスタおよび複数のうちの一の１２８ビットソースレジスタを使用するための第１ＡＥＳ復号化命令と，
　複数のうちの一の１２８ビットソースレジスタおよび複数のうちの一の１２８ビット宛先レジスタを使用するための第２ＡＥＳ復号化命令と
　を含み，
　前記第１ＡＥＳ復号化命令が，前記実行部に，前記第１ＡＥＳ復号化命令の前記一の１２８ビットソースレジスタおよび前記一の１２８ビットソース／宛先レジスタからデータを受信させ，逆バイト換字，逆行シフトおよび排他的論理和を含むが逆列混合が省かれた，ＡＥＳシングル復号化ラウンドのため複数の演算を実行させ，かつ，前記一の１２８ビットソース／宛先レジスタ内に第１の結果を格納させ，
　前記第２ＡＥＳ復号化命令が，前記実行部に，前記第２ＡＥＳ復号化命令の前記一の１２８ビットソースレジスタからデータを受信させ，逆列混合を含む複数の演算を実行させ，かつ，前記第２ＡＥＳ復号化命令の前記一の１２８ビット宛先レジスタ内に第２の結果を格納させるべく，
　前記実行部が前記復号化部に連結されている，モバイルコンピュータ。
　　【請求項４５】
　前記第１ＡＥＳ復号化命令は，１２８ビットラウンド鍵，１９２ビットラウンド鍵および２５６ビットラウンド鍵のうちのいずれかを利用可能である，請求項４４に記載のモバイルコンピュータ。
　　【請求項４６】
　前記プロセッサは，前記第１ＡＥＳ復号化命令を実行する複数のマイクロ演算を格納するマイクロコード読み取り専用メモリ（ＲＯＭ）をさらに有する，請求項４４または４５に記載のモバイルコンピュータ。
　　【請求項４７】
　入出力コントローラをさらに備える，請求項４４から４６のいずれか一項に記載のモバイルコンピュータ。
　　【請求項４８】
　前記入出力コントローラに連結された格納デバイスをさらに備える，請求項４７に記載のモバイルコンピュータ。
　　【請求項４９】
　複数の汎用コアと，
　複数の命令をキャッシュするレベル１命令キャッシュと，
　レベル１データキャッシュと，
　バスインタフェース部と，
　複数の１２８ビットレジスタと，
　４つのＡｄｖａｎｃｅｄ　Ｅｎｃｒｙｐｔｉｏｎ　Ｓｔａｎｄａｒｄ（ＡＥＳ）命令を含む前記レベル１命令キャッシュからの前記複数の命令を復号化する，前記複数の汎用コアのうちの１つの復号化部と，
　前記複数の汎用コアのうちの前記１つの実行部と
　を備え，
　前記４つのＡＥＳ命令のそれぞれは，固有演算コードを有し，
　前記４つのＡＥＳ命令は，
　複数のうちの一の１２８ビットソース／宛先レジスタと，複数のうちの一の１２８ビットソースレジスタとを使用するための第１ＡＥＳ暗号化命令と，
　複数のうちの一の１２８ビットソースレジスタと，複数のうちの一の１２８ビット宛先レジスタとを使用するための第２ＡＥＳ暗号化命令と，
　複数のうちの一の１２８ビットソース／宛先レジスタと，複数のうちの一の１２８ビットソースレジスタとを使用するための第３ＡＥＳ復号化命令と，
　複数のうちの一の１２８ビットソースレジスタと，複数のうちの一の１２８ビット宛先レジスタとを使用するための第４ＡＥＳ復号化命令と
　を含み，
　前記第１ＡＥＳ暗号化命令が，前記実行部に，前記第１ＡＥＳ暗号化命令の前記一の１２８ビットソース／宛先レジスタおよび前記第１ＡＥＳ暗号化命令の前記一の１２８ビットソースレジスタからデータを受信させ，バイト換字，行シフトおよび排他的論理和を含むが列混合が省かれた，ＡＥＳシングル暗号化ラウンドのための複数の演算を実行させ，かつ，前記第１ＡＥＳ暗号化命令の前記一の１２８ビットソース／宛先レジスタ内に第１の結果を格納させ，
　前記第２ＡＥＳ暗号化命令が，前記実行部に，前記第２ＡＥＳ暗号化命令の前記一の１２８ビットソースレジスタからデータを受信させ，列混合を含む複数の演算を実行させ，かつ，前記第２ＡＥＳ暗号化命令の前記一の１２８ビット宛先レジスタ内に第２の結果を格納させ，
　前記第３ＡＥＳ復号化命令が，前記実行部に，前記第３ＡＥＳ復号化命令の前記一の１２８ビットソース／宛先レジスタおよび前記第３ＡＥＳ復号化命令の前記一の１２８ビットソースレジスタからデータを受信させ，逆バイト換字，逆行シフトおよび排他的論理和を含むが逆列混合が省かれた，ＡＥＳシングル復号化ラウンドのための複数の演算を実行させ，かつ，前記第３ＡＥＳ復号化命令の前記一の１２８ビットソース／宛先レジスタ内に第３の結果を格納させ，
　前記第４ＡＥＳ復号化命令が，前記実行部に，前記第４ＡＥＳ復号化命令の前記一の１２８ビットソースレジスタからデータを受信させ，逆列混合を含む複数の演算を実行させ，かつ，前記第４ＡＥＳ復号化命令の前記一の１２８ビット宛先レジスタ内に第４の結果を格納させるべく，
　前記実行部が前記復号化部に連結されている，プロセッサ。
　　【請求項５０】
　前記ＡＥＳ暗号化命令は，１２８ビットラウンド鍵，１９２ビットラウンド鍵および２５６ビットラウンド鍵のうちのいずれかを利用可能である，請求項４９に記載のプロセッサ。
　　【請求項５１】
　前記ＡＥＳ暗号化命令を実行する複数のマイクロ演算を格納するマイクロコード読み取り専用メモリ（ＲＯＭ）をさらに備える，請求項４９または５０に記載のプロセッサ。
　　【請求項５２】
　メモリとの通信を制御するメモリコントローラと，
　プロセッサと
　を備え，
　前記プロセッサは，
　複数の汎用コアと，
　複数の命令をキャッシュするレベル１命令キャッシュと，
　レベル１データキャッシュと，
　バスインタフェース部と，
　複数の１２８ビットレジスタと，
　４つのＡｄｖａｎｃｅｄ　Ｅｎｃｒｙｐｔｉｏｎ　Ｓｔａｎｄａｒｄ（ＡＥＳ）命令を含む前記レベル１命令キャッシュからの前記複数の命令を復号化する，前記複数の汎用コアのうちの１つの復号化部と，
　前記複数の汎用コアのうちの前記１つの実行部と
　を有し，
　前記４つのＡＥＳ命令のそれぞれは，固有演算コードを有し，
　前記４つのＡＥＳ命令は，
　複数のうちの一の１２８ビットソース／宛先レジスタおよび複数のうちの一の１２８ビットソースレジスタを使用するための第１ＡＥＳ暗号化命令と，
　複数のうちの一の１２８ビットソースレジスタおよび複数のうちの一の１２８ビット宛先レジスタを使用するための第２ＡＥＳ暗号化命令と，
　複数のうちの一の１２８ビットソース／宛先レジスタおよび複数のうちの一の１２８ビットソースレジスタを使用するための第３ＡＥＳ復号化命令と，
　複数のうちの一の１２８ビットソースレジスタおよび複数のうちの一の１２８ビット宛先レジスタを使用するための第４ＡＥＳ復号化命令と
　を含み，
　前記第１ＡＥＳ暗号化命令が，前記実行部に，前記第１ＡＥＳ暗号化命令の前記一の１２８ビットソース／宛先レジスタおよび前記第１ＡＥＳ暗号化命令の前記一の１２８ビットソースレジスタからデータを受信させ，バイト換字，行シフトおよび排他的論理和を含むが列混合が省かれた，ＡＥＳシングル暗号化ラウンドのための複数の演算を実行させ，かつ，前記第１ＡＥＳ暗号化命令の前記一の１２８ビットソース／宛先レジスタ内に第１の結果を格納させ，
　前記第２ＡＥＳ暗号化命令が，前記実行部に，前記第２ＡＥＳ暗号化命令の前記一の１２８ビットソースレジスタからデータを受信させ，列混合を含む複数の演算を実行させ，かつ，前記第２ＡＥＳ暗号化命令の前記一の１２８ビット宛先レジスタ内に第２の結果を格納させ，
　前記第３ＡＥＳ復号化命令が，前記実行部に，前記第３ＡＥＳ復号化命令の前記一の１２８ビットソース／宛先レジスタおよび前記第３ＡＥＳ復号化命令の前記一の１２８ビットソースレジスタからデータを受信させ，逆バイト換字，逆行シフトおよび排他的論理和を含むが逆列混合が省かれた，ＡＥＳシングル復号化ラウンドのための複数の演算を実行させ，かつ，前記第３ＡＥＳ復号化命令の前記一の１２８ビットソース／宛先レジスタ内に第３の結果を格納させ，
　前記第４ＡＥＳ復号化命令が，前記実行部に，前記第４ＡＥＳ復号化命令の前記一の１２８ビットソースレジスタからデータを受信させ，逆列混合を含む複数の演算を実行させ，かつ，前記第４ＡＥＳ復号化命令の前記一の１２８ビット宛先レジスタ内に第４の結果を格納させるべく，
　前記実行部が前記復号化部に連結されている，システム。
　　【請求項５３】
　前記メモリは，ダブルデータレートメモリである，請求項５２に記載のシステム。
　　【請求項５４】
　前記ＡＥＳ暗号化命令は，１２８ビットラウンド鍵，１９２ビットラウンド鍵および２５６ビットラウンド鍵を利用可能である，請求項５２または５３に記載のシステム。
　　【請求項５５】
　前記プロセッサは，前記ＡＥＳ暗号化命令を実行する複数のマイクロ演算を格納するマイクロコード読み取り専用メモリ（ＲＯＭ）をさらに有する，請求項５２から５４のいずれか一項に記載のシステム。
　　【請求項５６】
　ランダムアクセスメモリ（ＲＡＭ）と，
　ネットワークインタフェースコントローラと，
　前記ＲＡＭに連結されたプロセッサと
　を備え，
　前記プロセッサは，
　複数の汎用コアと，
　複数の命令をキャッシュするレベル１命令キャッシュと，
　レベル１データキャッシュと，
　バスインタフェース部と，
　複数の１２８ビットレジスタと，
　４つのＡｄｖａｎｃｅｄ　Ｅｎｃｒｙｐｔｉｏｎ　Ｓｔａｎｄａｒｄ（ＡＥＳ）命令を含む前記レベル１命令キャッシュからの前記複数の命令を復号化する，前記複数の汎用コアのうちの１つの復号化部と，
　前記複数の汎用コアのうちの前記１つの実行部と
　を有し，
　前記４つのＡＥＳ命令のそれぞれは，固有演算コードを有し，
　前記４つのＡＥＳ命令は，
　複数のうちの一の１２８ビットソース／宛先レジスタおよび複数のうちの一の１２８ビットソースレジスタを使用するための第１ＡＥＳ暗号化命令と，
　複数のうちの一の１２８ビットソースレジスタおよび複数のうちの一の１２８ビット宛先レジスタを使用するための第２ＡＥＳ暗号化命令と，
　複数のうちの一の１２８ビットソース／宛先レジスタおよび複数のうちの一の１２８ビットソースレジスタを使用するための第３ＡＥＳ復号化命令と，
　複数のうちの一の１２８ビットソースレジスタおよび複数のうちの一の１２８ビット宛先レジスタを使用するための第４ＡＥＳ復号化命令と
　を含み，
　前記第１ＡＥＳ暗号化命令が，前記実行部に，前記第１ＡＥＳ暗号化命令の前記一の１２８ビットソース／宛先レジスタおよび前記第１ＡＥＳ暗号化命令の前記一の１２８ビットソースレジスタからデータを受信させ，バイト換字，行シフトおよび排他的論理和を含むが列混合が省かれた，ＡＥＳシングル暗号化ラウンドのための複数の演算を実行させ，かつ，前記第１ＡＥＳ暗号化命令の前記一の１２８ビットソース／宛先レジスタ内に第１の結果を格納させ，
　前記第２ＡＥＳ暗号化命令が，前記実行部に，前記第２ＡＥＳ暗号化命令の前記一の１２８ビットソースレジスタからデータを受信させ，列混合を含む複数の演算を実行させ，かつ，前記第２ＡＥＳ暗号化命令の前記一の１２８ビット宛先レジスタ内に第２の結果を格納させ，
　前記第３ＡＥＳ復号化命令が，前記実行部に，第３ＡＥＳ復号化命令の前記一の１２８ビットソース／宛先レジスタおよび前記第３ＡＥＳ復号化命令の前記一の１２８ビットソースレジスタからデータを受信させ，逆バイト換字，逆行シフトおよび排他的論理和を含むが逆列混合が省かれた，ＡＥＳシングル復号化ラウンドのための複数の演算を実行させ，かつ，前記第３ＡＥＳ復号化命令の前記一の１２８ビットソース／宛先レジスタ内に第３の結果を格納させ，
　前記第４ＡＥＳ復号化命令が，前記実行部に，前記第４ＡＥＳ復号化命令の前記一の１２８ビットソースレジスタからデータを受信させ，逆列混合を含む複数の演算を実行させ，かつ，前記第４ＡＥＳ復号化命令の前記一の１２８ビット宛先レジスタ内に第４の結果を格納させるべく，
　前記実行部が前記復号化部に連結されている，モバイルコンピュータ。
　　【請求項５７】
　前記ＡＥＳ暗号化命令は，１２８ビットラウンド鍵，１９２ビットラウンド鍵および２５６ビットラウンド鍵のうちのいずれかを利用可能である，請求項５６に記載のモバイルコンピュータ。
　　【請求項５８】
　前記プロセッサは，前記ＡＥＳ暗号化命令を実行するマイクロ演算を格納するマイクロコード読み取り専用メモリ（ＲＯＭ）をさらに有する，請求項５６または５７に記載のモバイルコンピュータ。
　　【請求項５９】
　入出力コントローラをさらに備える，請求項５６から５８のいずれか一項に記載のモバイルコンピュータ。
　　【請求項６０】
　前記入出力コントローラに連結された格納デバイスをさらに備える，請求項５９に記載のモバイルコンピュータ。」（以下，上記引用の請求項各項を，「補正前の請求項」という）は，
「【請求項１】
　複数の汎用コアと，
　複数の命令をキャッシュするレベル１命令キャッシュと，
　レベル１データキャッシュと，
　バスインタフェース部と，
　複数の１２８ビットレジスタと，
　第１の１２８ビットソース／宛先レジスタおよび第２の１２８ビットソースレジスタを使用するためのＡｄｖａｎｃｅｄ　Ｅｎｃｒｙｐｔｉｏｎ　Ｓｔａｎｄａｒｄ（ＡＥＳ）暗号化命令を含む前記レベル１命令キャッシュからの前記複数の命令を復号化する，前記複数の汎用コアのうちの１つの復号化部と，
　実行部であって，前記ＡＥＳ暗号化命令が，前記実行部に，前記第１の１２８ビットソース／宛先レジスタおよび前記第２の１２８ビットソースレジスタからデータを受信させ，バイト換字，行シフトおよび排他的論理和を含むが列混合が省かれた，ＡＥＳシングル暗号化ラウンドのための複数の演算を実行させ，かつ，前記第１の１２８ビットソース／宛先レジスタ内に結果を格納させるべく，前記復号化部に連結された，前記複数の汎用コアのうちの前記１つの実行部と
　を備え，
　前記実行部は，ＡＥＳ鍵スケジューリング演算のために使用される１又は複数の実行ポートとは異なる実行ポートを有する，汎用プロセッサ。
　　【請求項２】
　前記ＡＥＳ暗号化命令は，ＡＥＳ−１２８，ＡＥＳ−１９２およびＡＥＳ−２５６のために利用されることが可能である，請求項１に記載の汎用プロセッサ。
　　【請求項３】
　前記ＡＥＳ暗号化命令を実行する複数のマイクロ演算を格納するマイクロコード読み取り専用メモリ（ＲＯＭ）をさらに備える，請求項１又は２に記載の汎用プロセッサ。
　　【請求項４】
　メモリとの通信を制御するメモリコントローラと，
　プロセッサと
　を備え，
　前記プロセッサは，
　複数の汎用コアと，
　複数の命令をキャッシュするレベル１命令キャッシュと，
　レベル１データキャッシュと，
　バスインタフェース部と，
　複数の１２８ビットレジスタと，
　第１の１２８ビットソース／宛先レジスタおよび第２の１２８ビットソースレジスタを使用するためのＡｄｖａｎｃｅｄ　Ｅｎｃｒｙｐｔｉｏｎ　Ｓｔａｎｄａｒｄ（ＡＥＳ）暗号化命令を含む前記レベル１命令キャッシュからの前記複数の命令を復号化する，前記複数の汎用コアのうちの１つの復号化部と，
　実行部であって，前記ＡＥＳ暗号化命令が，前記実行部に，前記第１の１２８ビットソース／宛先レジスタおよび前記第２の１２８ビットソースレジスタからデータを受信させ，バイト換字，行シフトおよび排他的論理和を含むが列混合が省かれた，ＡＥＳシングル暗号化ラウンドのための複数の演算を実行させ，かつ，前記第１の１２８ビットソース／宛先レジスタ内に結果を格納させるべく，前記復号化部に連結された，前記複数の汎用コアのうちの前記１つの実行部と
　を有し，
　前記実行部は，ＡＥＳ鍵スケジューリング演算のために使用される１又は複数の実行ポートとは異なる実行ポートを含む，システム。
　　【請求項５】
　前記ＡＥＳ暗号化命令は，ＡＥＳ−１２８，ＡＥＳ−１９２およびＡＥＳ−２５６のために利用されることが可能である，請求項４に記載のシステム。
　　【請求項６】
　前記プロセッサは，前記ＡＥＳ暗号化命令を実行する複数のマイクロ演算を格納するマイクロコード読み取り専用メモリ（ＲＯＭ）をさらに有する，請求項４または５に記載のシステム。
　　【請求項７】
　前記メモリコントローラは，ダブルデータレートメモリとの通信を制御する，請求項４から６のいずれか一項に記載のシステム。
　　【請求項８】
　ランダムアクセスメモリ（ＲＡＭ）と，
　ネットワークインタフェースコントローラと，
　前記ＲＡＭに連結されたプロセッサと
　を備え，
　前記プロセッサは，
　複数の汎用コアと，
　複数の命令をキャッシュするレベル１命令キャッシュと，
　レベル１データキャッシュと，
　バスインタフェース部と，
　複数の１２８ビットレジスタと，
　第１の１２８ビットソース／宛先レジスタおよび第２の１２８ビットソースレジスタを使用するためのＡｄｖａｎｃｅｄ　Ｅｎｃｒｙｐｔｉｏｎ　Ｓｔａｎｄａｒｄ（ＡＥＳ）暗号化命令を含む前記レベル１命令キャッシュからの前記複数の命令を復号化する，前記複数の汎用コアのうちの１つの復号化部と，
　実行部であって，前記ＡＥＳ暗号化命令が，前記実行部に，前記第１の１２８ビットソース／宛先レジスタおよび前記第２の１２８ビットソースレジスタからデータを受信させ，バイト換字，行シフトおよび排他的論理和を含むが列混合が省かれた，ＡＥＳシングル暗号化ラウンドのための複数の演算を実行させ，かつ，前記第１の１２８ビットソース／宛先レジスタ内に結果を格納させるべく，前記復号化部に連結された，前記複数の汎用コアのうちの前記１つの実行部と
　を有し，
　前記実行部は，ＡＥＳ鍵スケジューリング演算のために使用される１又は複数の実行ポートとは異なる実行ポートを含む，モバイルコンピュータ。
　　【請求項９】
　前記ＡＥＳ暗号化命令は，ＡＥＳ−１２８，ＡＥＳ−１９２およびＡＥＳ−２５６のために利用されることが可能である，請求項８に記載のモバイルコンピュータ。
　　【請求項１０】
　前記ＡＥＳ暗号化命令を実行する複数のマイクロ演算を格納するマイクロコード読み取り専用メモリ（ＲＯＭ）をさらに備える，請求項８または９に記載のモバイルコンピュータ。
　　【請求項１１】
　入出力コントローラをさらに備える，請求項８から１０のいずれか一項に記載のモバ
ルコンピュータ。
　　【請求項１２】
　前記入出力コントローラに連結された格納デバイスをさらに備える，請求項１１に記載のモバイルコンピュータ。
　　【請求項１３】
　複数の汎用コアと，
　複数の命令をキャッシュするレベル１命令キャッシュと，
　レベル１データキャッシュと，
　バスインタフェース部と，
　複数の１２８ビットレジスタと，
　４つのＡｄｖａｎｃｅｄ　Ｅｎｃｒｙｐｔｉｏｎ　Ｓｔａｎｄａｒｄ（ＡＥＳ）命令を含む前記レベル１命令キャッシュからの前記複数の命令を復号化する，前記複数の汎用コアのうちの１つの復号化部と，
　前記複数の汎用コアのうちの前記１つの実行部と
　を備え，
　前記４つのＡＥＳ命令のそれぞれは，固有演算コードを有し，
　前記４つのＡＥＳ命令は，
　複数のうちの一の１２８ビットソース／宛先レジスタと，複数のうちの一の１２８ビットソースレジスタとを使用するための第１ＡＥＳ暗号化命令と，
　複数のうちの一の１２８ビットソースレジスタと，複数のうちの一の１２８ビット宛先レジスタとを使用するための第２ＡＥＳ暗号化命令と
　を含み，
　第１ＡＥＳ暗号化命令が，前記実行部に，第１ＡＥＳ暗号化命令の前記一の１２８ビットソース／宛先レジスタおよび前記一の１２８ビットソースレジスタからデータを受信させ，バイト換字，行シフトおよび排他的論理和を含むが列混合が省かれた，ＡＥＳシングル暗号化ラウンドのための複数の演算を実行させ，かつ，前記一の１２８ビットソース／宛先レジスタ内に第１の結果を格納させ，
　前記第２ＡＥＳ暗号化命令が，前記実行部に，前記第２ＡＥＳ暗号化命令の前記一の１２８ビットソースレジスタからデータを受信させ，列混合を含む複数の演算を実行させ，かつ，前記第２ＡＥＳ暗号化命令の前記一の１２８ビット宛先レジスタ内に第２の結果を格納させるべく，前記実行部が前記復号化部に連結されており，
　前記実行部は，ＡＥＳ鍵スケジューリング演算のために使用される１又は複数の実行ポートとは異なる実行ポートを含む，プロセッサ。
　　【請求項１４】
　前記第１ＡＥＳ暗号化命令は，ＡＥＳ−１２８，ＡＥＳ−１９２およびＡＥＳ−２５６のために利用されることが可能である，請求項１３に記載のプロセッサ。
　　【請求項１５】
　前記第１ＡＥＳ暗号化命令を実行する複数のマイクロ演算を格納するマイクロコード読み取り専用メモリ（ＲＯＭ）をさらに備える，請求項１３または１４に記載のプロセッサ。
　　【請求項１６】
　メモリとの通信を制御するメモリコントローラと，
　プロセッサと
　を備え，
　前記プロセッサは，
　複数の汎用コアと，
　複数の命令をキャッシュするレベル１命令キャッシュと，
　レベル１データキャッシュと，
　バスインタフェース部と，
　複数の１２８ビットレジスタと，
　４つのＡｄｖａｎｃｅｄ　Ｅｎｃｒｙｐｔｉｏｎ　Ｓｔａｎｄａｒｄ（ＡＥＳ）命令を含む前記レベル１命令キャッシュからの前記複数の命令を復号化する，前記複数の汎用コアのうちの１つの復号化部と，
　，前記複数の汎用コアのうちの前記１つの実行部と
　を有し，
　前記４つのＡＥＳ命令のそれぞれは，固有演算コードを有し，
　前記４つのＡＥＳ命令は，
　複数のうちの一の１２８ビットソース／宛先レジスタと，複数のうちの一の１２８ビットソースレジスタとを使用するための第１ＡＥＳ暗号化命令と，
　複数のうちの一の１２８ビットソースレジスタと，複数のうちの一の１２８ビット宛先レジスタとを使用するための第２ＡＥＳ暗号化命令と
　を含み，
　前記第１ＡＥＳ暗号化命令が，前記実行部に，前記第１ＡＥＳ暗号化命令の前記一の１２８ビットソースレジスタおよび前記一の１２８ビットソース／宛先レジスタからデータを受信し，バイト換字，行シフトおよび排他的論理和を含むが列混合が省かれた，ＡＥＳシングル暗号化ラウンドのための複数の演算を実行させ，かつ，前記一の１２８ビットソース／宛先レジスタ内に第１の結果を格納させ，
　前記第２ＡＥＳ暗号化命令が，前記実行部に，前記第２ＡＥＳ暗号化命令の前記一の１２８ビットソースレジスタからデータを受信させ，列混合を含む複数の演算を実行させ，かつ，前記第２ＡＥＳ暗号化命令の前記一の１２８ビット宛先レジスタ内に第２の結果を格納させるべく，
　前記実行部が前記復号化部に連結されており，
　前記実行部は，ＡＥＳ鍵スケジューリング演算のために使用される１又は複数の実行ポートとは異なる実行ポートを含む，システム。
　　【請求項１７】
　前記第１ＡＥＳ暗号化命令は，ＡＥＳ−１２８，ＡＥＳ−１９２およびＡＥＳ−２５６のために利用されることが可能である，請求項１６に記載のシステム。
　　【請求項１８】
　前記プロセッサは，前記第１ＡＥＳ暗号化命令を実行する複数のマイクロ演算を格納するマイクロコード読み取り専用メモリ（ＲＯＭ）をさらに有する，請求項１６または１７に記載のシステム。
　　【請求項１９】
　前記メモリコントローラは，ダブルデータレートメモリとの通信を制御する，請求項１６から１８のいずれか一項に記載のシステム。
　　【請求項２０】
　ランダムアクセスメモリ（ＲＡＭ）と，
　ネットワークインタフェースコントローラと，
　前記ＲＡＭに連結されたプロセッサと
　を備え，
　前記プロセッサは，
　複数の汎用コアと，
　複数の命令をキャッシュするレベル１命令キャッシュと，
　レベル１データキャッシュと，
　バスインタフェース部と，
　複数の１２８ビットレジスタと，
　４つのＡｄｖａｎｃｅｄ　Ｅｎｃｒｙｐｔｉｏｎ　Ｓｔａｎｄａｒｄ（ＡＥＳ）命令を含む前記レベル１命令キャッシュからの前記複数の命令を復号化する，前記複数の汎用コアのうちの１つの復号化部と，
　前記複数の汎用コアのうちの前記１つの実行部と
　を有し，
　前記４つのＡＥＳ命令のそれぞれは，固有演算コードを有し，
　前記４つのＡＥＳ命令は，
　複数のうちの一の１２８ビットソース／宛先レジスタと，複数のうちの一の１２８ビットソースレジスタとを使用するための第１ＡＥＳ暗号化命令と，
　複数のうちの一の１２８ビットソースレジスタと，複数のうちの一の１２８ビット宛先レジスタとを使用するための第２ＡＥＳ暗号化命令と
　を含み，
　前記第１ＡＥＳ暗号化命令が，前記実行部に，前記第１ＡＥＳ暗号化命令の前記一の１２８ビットソースレジスタおよび前記一の１２８ビットソース／宛先レジスタからデータを受信させ，バイト換字，行シフトおよび排他的論理和を含むが列混合が省かれた，ＡＥＳシングル暗号化ラウンドのための複数の演算を実行させ，かつ，前記一の１２８ビットソース／宛先レジスタ内に第１の結果を格納させ，
　前記第２ＡＥＳ暗号化命令が，前記実行部に，前記第２ＡＥＳ暗号化命令の前記一の１２８ビットソースレジスタからデータを受信させ，列混合を含む複数の演算を実行させ，かつ，前記第２ＡＥＳ暗号化命令の前記一の１２８ビット宛先レジスタ内に第２の結果を格納させるべく，前記実行部が前記復号化部に連結されており，
　前記実行部は，ＡＥＳ鍵スケジューリング演算のために使用される１又は複数の実行ポートとは異なる実行ポートを含む，モバイルコンピュータ。
　　【請求項２１】
　前記第１ＡＥＳ暗号化命令は，ＡＥＳ−１２８，ＡＥＳ−１９２およびＡＥＳ−２５６のために利用されることが可能である，請求項２０に記載のモバイルコンピュータ。
　　【請求項２２】
　前記プロセッサは，前記第１ＡＥＳ暗号化命令を実行する複数のマイクロ演算を格納するマイクロコード読み取り専用メモリ（ＲＯＭ）をさらに有する，請求項２０または２１に記載のモバイルコンピュータ。
　　【請求項２３】
　入出力コントローラをさらに備える，請求項２０から２２のいずれか一項に記載のモバイルコンピュータ。
　　【請求項２４】
　前記入出力コントローラに連結された格納デバイスをさらに備える，請求項２３に記載のモバイルコンピュータ。
　　【請求項２５】
　複数の汎用コアと，
　複数の命令をキャッシュするレベル１命令キャッシュと，
　レベル１データキャッシュと，
　バスインタフェース部と，
　複数の１２８ビットレジスタと，
　複数のうちの第１の１２８ビットソース／宛先レジスタおよび複数のうちの第２の１２８ビットソースレジスタを使用するためのＡｄｖａｎｃｅｄ　Ｅｎｃｒｙｐｔｉｏｎ　Ｓｔａｎｄａｒｄ（ＡＥＳ）復号化命令を含む前記レベル１命令キャッシュからの前記複数の命令を復号化する，前記複数の汎用コアのうちの１つの復号化部であって，前記ＡＥＳ復号化命令は，暗号化を示す０の代わりに復号化を示す１である演算の方向を示すビットを含む，復号化部と，
　実行部であって，前記ＡＥＳ復号化命令が，前記実行部に，前記第１の１２８ビットソース／宛先レジスタおよび前記第２の１２８ビットソースレジスタからデータを受信させ，逆バイト換字，逆行シフトおよび排他的論理和を含むが逆列混合が省かれた，ＡＥＳシングル復号化ラウンドのための複数の演算を実行させ，かつ，前記第１の１２８ビットソース／宛先レジスタ内に結果を格納させるべく，前記復号化部に連結された，前記複数の汎用コアのうちの前記１つの実行部と
　を備える，プロセッサ。
　　【請求項２６】
　前記ＡＥＳ復号化命令は，ＡＥＳ−１２８，ＡＥＳ−１９２およびＡＥＳ−２５６のために利用されることが可能である，請求項２５に記載のプロセッサ。
　　【請求項２７】
　前記ＡＥＳ復号化命令を実行する複数のマイクロ演算を格納するマイクロコード読み取り専用メモリ（ＲＯＭ）をさらに備える，請求項２５または２６に記載のプロセッサ。
　　【請求項２８】
　メモリとの通信を制御するメモリコントローラと，
　プロセッサと
　を備え，
　前記プロセッサは，
　複数の汎用コアと，
　複数の命令をキャッシュするレベル１命令キャッシュと，
　レベル１データキャッシュと，
　バスインタフェース部と，
　複数の１２８ビットレジスタと，
　複数のうちの第１の１２８ビットソース／宛先レジスタおよび複数のうちの第２の１２８ビットソースレジスタを使用するためのＡｄｖａｎｃｅｄ　Ｅｎｃｒｙｐｔｉｏｎ　Ｓｔａｎｄａｒｄ（ＡＥＳ）復号化命令を含む前記レベル１命令キャッシュからの前記複数の命令を復号化する，前記複数の汎用コアのうちの１つの復号化部であって，前記ＡＥＳ復号化命令は，暗号化を示す０の代わりに復号化を示す１である演算の方向を示すビットを含む，復号化部と，
　実行部であって，前記ＡＥＳ復号化命令が，前記実行部に，前記第１の１２８ビットソース／宛先レジスタおよび前記第２の１２８ビットソースレジスタからデータを受信させ，逆バイト換字，逆行シフトおよび排他的論理和を含むが逆列混合が省かれた，ＡＥＳシングル復号化ラウンドのための複数の演算を実行させ，かつ，前記第１の１２８ビットソース／宛先レジスタ内に結果を格納させるべく，前記復号化部に連結された，前記複数の汎用コアのうちの前記１つの実行部と
　を有する，システム。
　　【請求項２９】
　前記ＡＥＳ復号化命令は，ＡＥＳ−１２８，ＡＥＳ−１９２およびＡＥＳ−２５６のために利用されることが可能である，請求項２８に記載のシステム。
　　【請求項３０】
　前記プロセッサは，前記ＡＥＳ復号化命令を実行する複数のマイクロ演算を格納するマイクロコード読み取り専用メモリ（ＲＯＭ）をさらに有する，請求項２８または２９に記載のシステム。
　　【請求項３１】
　前記メモリコントローラは，ダブルデータレートメモリとの通信を制御する，請求項２８から３０のいずれか一項に記載のシステム。
　　【請求項３２】
　ランダムアクセスメモリ（ＲＡＭ）と，
　ネットワークインタフェースコントローラと，
　前記ＲＡＭに連結されたプロセッサと
　を備え，
　前記プロセッサは，
　複数の汎用コアと，
　複数の命令をキャッシュするレベル１命令キャッシュと，
　レベル１データキャッシュと，
　バスインタフェース部と，
　複数の１２８ビットレジスタと，
　複数のうちの第１の１２８ビットソース／宛先レジスタおよび複数のうちの第２の１２８ビットソースレジスタを使用するためのＡｄｖａｎｃｅｄ　Ｅｎｃｒｙｐｔｉｏｎ　Ｓｔａｎｄａｒｄ（ＡＥＳ）復号化命令を含む前記レベル１命令キャッシュからの前記複数の命令を復号化する，前記複数の汎用コアのうちの１つの復号化部と，
　実行部であって，前記ＡＥＳ復号化命令が，前記実行部に，前記第１の１２８ビットソース／宛先レジスタおよび前記第２の１２８ビットソースレジスタからデータを受信させ，逆バイト換字，逆行シフトおよび排他的論理和を含むが逆列混合が省かれた，ＡＥＳシングル復号化ラウンドのための複数の演算を実行させ，かつ，前記第１の１２８ビットソース／宛先レジスタ内に結果を格納させるべく，前記復号化部に連結された，前記複数の汎用コアのうちの前記１つの実行部と
　を有し，
　前記ＡＥＳ復号化命令は，暗号化を示す０の代わりに復号化を示す１である演算の方向を示すビットを含む，モバイルコンピュータ。
　　【請求項３３】
　前記ＡＥＳ復号化命令は，ＡＥＳ−１２８，ＡＥＳ−１９２およびＡＥＳ−２５６のために利用されることが可能である，請求項３２に記載のモバイルコンピュータ。
　　【請求項３４】
　前記プロセッサは，前記ＡＥＳ復号化命令を実行する複数のマイクロ演算を格納するマイクロコード読み取り専用メモリ（ＲＯＭ）をさらに有する，請求項３２または３３に記載のモバイルコンピュータ。
　　【請求項３５】
　入出力コントローラをさらに備える，請求項３２から３４のいずれか一項に記載のモバイルコンピュータ。
　　【請求項３６】
　前記入出力コントローラに連結された格納デバイスをさらに備える，請求項３５に記載のモバイルコンピュータ。
　　【請求項３７】
　複数の汎用コアと，
　複数の命令をキャッシュするレベル１命令キャッシュと，
　レベル１データキャッシュと，
　バスインタフェース部と，
　複数の１２８ビットレジスタと，
　４つのＡｄｖａｎｃｅｄ　Ｅｎｃｒｙｐｔｉｏｎ　Ｓｔａｎｄａｒｄ（ＡＥＳ）命令を含む前記レベル１命令キャッシュからの前記複数の命令を復号化する，前記複数の汎用コアのうちの１つの復号化部と，
　前記複数の汎用コアのうちの前記１つの実行部と
　を備え，
　前記４つのＡＥＳ命令のそれぞれは，固有演算コードを有し，
　前記４つのＡＥＳ命令が，
　複数のうちの一の１２８ビットソース／宛先レジスタおよび複数のうちの一の１２８ビットソースレジスタを使用するための第１ＡＥＳ復号化命令と，
　複数のうちの一の１２８ビットソースレジスタおよび複数のうちの一の１２８ビット宛先レジスタを使用するための第２ＡＥＳ復号化命令と
　を含み，
　前記第１ＡＥＳ復号化命令が，前記実行部に，前記第１ＡＥＳ復号化命令の前記一の１２８ビットソースレジスタおよび前記一の１２８ビットソース／宛先レジスタからデータを受信させ，逆バイト換字，逆行シフトおよび排他的論理和を含むが逆列混合が省かれた，ＡＥＳシングル復号化ラウンドのため複数の演算を実行させ，かつ，前記一の１２８ビットソース／宛先レジスタ内に第１の結果を格納させ，
　前記第２ＡＥＳ復号化命令が，前記実行部に，前記第２ＡＥＳ復号化命令の前記一の１２８ビットソースレジスタからデータを受信させ，逆列混合を含む複数の演算を実行させ，かつ，前記第２ＡＥＳ復号化命令の前記一の１２８ビット宛先レジスタ内に第２の結果を格納させるべく，
　前記実行部が前記復号化部に連結されており，
　前記実行部は，ＡＥＳ鍵スケジューリング演算のために使用される１又は複数の実行ポートとは異なる実行ポートを有する，プロセッサ。
　　【請求項３８】
　前記第１ＡＥＳ復号化命令は，ＡＥＳ−１２８，ＡＥＳ−１９２およびＡＥＳ−２５６のために利用されることが可能である，請求項３７に記載のプロセッサ。
　　【請求項３９】
　前記第１ＡＥＳ復号化命令を実行する複数のマイクロ演算を格納するマイクロコード読み取り専用メモリ（ＲＯＭ）をさらに備える，請求項３７または３８に記載のプロセッサ。
　　【請求項４０】
　メモリとの通信を制御するメモリコントローラと，
　プロセッサと
　を備え，
　前記プロセッサは，
　複数の汎用コアと，
　複数の命令をキャッシュするレベル１命令キャッシュと，
　レベル１データキャッシュと，
　バスインタフェース部と，
　複数の１２８ビットレジスタと，
　４つのＡｄｖａｎｃｅｄ　Ｅｎｃｒｙｐｔｉｏｎ　Ｓｔａｎｄａｒｄ（ＡＥＳ）命令を含む前記レベル１命令キャッシュからの前記複数の命令を復号化する，前記複数の汎用コアのうちの１つの復号化部と，
　前記複数の汎用コアのうちの前記１つの実行部と
　を有し，
　前記４つのＡＥＳ命令のそれぞれは，固有演算コードを有し，
　前記４つのＡＥＳ命令は，
　複数のうちの一の１２８ビットソース／宛先レジスタおよび複数のうちの一の１２８ビットソースレジスタを使用するための第１ＡＥＳ復号化命令と，
　複数のうちの一の１２８ビット宛先レジスタおよび複数のうちの一の１２８ビットソースレジスタを使用するための第２ＡＥＳ復号化命令と
　を含み，
　前記第１ＡＥＳ復号化命令が，前記実行部に，前記第１ＡＥＳ復号化命令の前記一の１２８ビットソースレジスタおよび前記一の１２８ビットソース／宛先レジスタからデータを受信させ，逆バイト換字，逆行シフトおよび排他的論理和を含むが逆列混合が省かれた，ＡＥＳシングル復号化ラウンドのため複数の演算を実行させ，かつ，前記一の１２８ビットソース／宛先レジスタ内に第１の結果を格納させ，
　前記第２ＡＥＳ復号化命令が，前記実行部に，前記第２ＡＥＳ復号化命令の前記一の１２８ビットソースレジスタからデータを受信させ，逆列混合を含む複数の演算を実行させ，かつ，前記第２ＡＥＳ復号化命令の前記一の１２８ビット宛先レジスタ内に第２の結果を格納させるべく，
　前記実行部が前記復号化部に連結されており，
　前記実行部は，ＡＥＳ鍵スケジューリング演算のために使用される１又は複数の実行ポートとは異なる実行ポートを有する，システム。
　　【請求項４１】
　前記第１ＡＥＳ復号化命令は，ＡＥＳ−１２８，ＡＥＳ−１９２およびＡＥＳ−２５６のために利用されることが可能である，請求項４０に記載のシステム。
　　【請求項４２】
　前記プロセッサは，前記第１ＡＥＳ復号化命令を実行する複数のマイクロ演算を格納するマイクロコード読み取り専用メモリ（ＲＯＭ）をさらに有する，請求項４０または４１に記載のシステム。
　　【請求項４３】
　前記メモリコントローラは，ダブルデータレートメモリとの通信を制御する，請求項４０から４２のいずれか一項に記載のシステム。
　　【請求項４４】
　ランダムアクセスメモリ（ＲＡＭ）と，
　ネットワークインタフェースコントローラと，
　前記ＲＡＭに連結されたプロセッサと
　を備え，
　前記プロセッサは，
　複数の汎用コアと，
　複数の命令をキャッシュするレベル１命令キャッシュと，
　レベル１データキャッシュと，
　バスインタフェース部と，
　複数の１２８ビットレジスタと，
　４つのＡｄｖａｎｃｅｄ　Ｅｎｃｒｙｐｔｉｏｎ　Ｓｔａｎｄａｒｄ（ＡＥＳ）命令を含む前記レベル１命令キャッシュからの前記複数の命令を復号化する，前記複数の汎用コアのうちの１つの復号化部と，
　前記複数の汎用コアのうちの前記１つの実行部と
　を有し，
　前記４つのＡＥＳ命令のそれぞれは，固有演算コードを有し，
　前記４つのＡＥＳ命令は，
　複数のうちの一の１２８ビットソース／宛先レジスタおよび複数のうちの一の１２８ビットソースレジスタを使用するための第１ＡＥＳ復号化命令と，
　複数のうちの一の１２８ビットソースレジスタおよび複数のうちの一の１２８ビット宛先レジスタを使用するための第２ＡＥＳ復号化命令と
　を含み，
　前記第１ＡＥＳ復号化命令が，前記実行部に，前記第１ＡＥＳ復号化命令の前記一の１２８ビットソースレジスタおよび前記一の１２８ビットソース／宛先レジスタからデータを受信させ，逆バイト換字，逆行シフトおよび排他的論理和を含むが逆列混合が省かれた，ＡＥＳシングル復号化ラウンドのため複数の演算を実行させ，かつ，前記一の１２８ビットソース／宛先レジスタ内に第１の結果を格納させ，
　前記第２ＡＥＳ復号化命令が，前記実行部に，前記第２ＡＥＳ復号化命令の前記一の１２８ビットソースレジスタからデータを受信させ，逆列混合を含む複数の演算を実行させ，かつ，前記第２ＡＥＳ復号化命令の前記一の１２８ビット宛先レジスタ内に第２の結果を格納させるべく，
　前記実行部が前記復号化部に連結されており，
　前記実行部は，ＡＥＳ鍵スケジューリング演算のために使用される１又は複数の実行ポートとは異なる実行ポートを有する，モバイルコンピュータ。
　　【請求項４５】
　前記第１ＡＥＳ復号化命令は，ＡＥＳ−１２８，ＡＥＳ−１９２およびＡＥＳ−２５６のために利用されることが可能である，請求項４４に記載のモバイルコンピュータ。
　　【請求項４６】
　前記プロセッサは，前記第１ＡＥＳ復号化命令を実行する複数のマイクロ演算を格納するマイクロコード読み取り専用メモリ（ＲＯＭ）をさらに有する，請求項４４または４５に記載のモバイルコンピュータ。
　　【請求項４７】
　入出力コントローラをさらに備える，請求項４４から４６のいずれか一項に記載のモバイルコンピュータ。
　　【請求項４８】
　前記入出力コントローラに連結された格納デバイスをさらに備える，請求項４７に記載のモバイルコンピュータ。
　　【請求項４９】
　複数の汎用コアと，
　複数の命令をキャッシュするレベル１命令キャッシュと，
　レベル１データキャッシュと，
　バスインタフェース部と，
　複数の１２８ビットレジスタと，
　４つのＡｄｖａｎｃｅｄ　Ｅｎｃｒｙｐｔｉｏｎ　Ｓｔａｎｄａｒｄ（ＡＥＳ）命令を含む前記レベル１命令キャッシュからの前記複数の命令を復号化する，前記複数の汎用コアのうちの１つの復号化部と，
　前記複数の汎用コアのうちの前記１つの実行部と
　を備え，
　前記４つのＡＥＳ命令のそれぞれは，固有演算コードを有し，
　前記４つのＡＥＳ命令は，
　複数のうちの一の１２８ビットソース／宛先レジスタと，複数のうちの一の１２８ビットソースレジスタとを使用するための第１ＡＥＳ暗号化命令と，
　複数のうちの一の１２８ビットソースレジスタと，複数のうちの一の１２８ビット宛先レジスタとを使用するための第２ＡＥＳ暗号化命令と，
　複数のうちの一の１２８ビットソース／宛先レジスタと，複数のうちの一の１２８ビットソースレジスタとを使用するための第３ＡＥＳ復号化命令と，
　複数のうちの一の１２８ビットソースレジスタと，複数のうちの一の１２８ビット宛先レジスタとを使用するための第４ＡＥＳ復号化命令と
　を含み，
　前記第１ＡＥＳ暗号化命令が，前記実行部に，前記第１ＡＥＳ暗号化命令の前記一の１２８ビットソース／宛先レジスタおよび前記第１ＡＥＳ暗号化命令の前記一の１２８ビットソースレジスタからデータを受信させ，バイト換字，行シフトおよび排他的論理和を含むが列混合が省かれた，ＡＥＳシングル暗号化ラウンドのための複数の演算を実行させ，かつ，前記第１ＡＥＳ暗号化命令の前記一の１２８ビットソース／宛先レジスタ内に第１の結果を格納させ，
　前記第２ＡＥＳ暗号化命令が，前記実行部に，前記第２ＡＥＳ暗号化命令の前記一の１２８ビットソースレジスタからデータを受信させ，列混合を含む複数の演算を実行させ，かつ，前記第２ＡＥＳ暗号化命令の前記一の１２８ビット宛先レジスタ内に第２の結果を格納させ，
　前記第３ＡＥＳ復号化命令が，前記実行部に，前記第３ＡＥＳ復号化命令の前記一の１２８ビットソース／宛先レジスタおよび前記第３ＡＥＳ復号化命令の前記一の１２８ビットソースレジスタからデータを受信させ，逆バイト換字，逆行シフトおよび排他的論理和を含むが逆列混合が省かれた，ＡＥＳシングル復号化ラウンドのための複数の演算を実行させ，かつ，前記第３ＡＥＳ復号化命令の前記一の１２８ビットソース／宛先レジスタ内に第３の結果を格納させ，
　前記第４ＡＥＳ復号化命令が，前記実行部に，前記第４ＡＥＳ復号化命令の前記一の１２８ビットソースレジスタからデータを受信させ，逆列混合を含む複数の演算を実行させ，かつ，前記第４ＡＥＳ復号化命令の前記一の１２８ビット宛先レジスタ内に第４の結果を格納させるべく，
　前記実行部が前記復号化部に連結されており，
　前記実行部は，ＡＥＳ鍵スケジューリング演算のために使用される１又は複数の実行ポートとは異なる実行ポートを有する，プロセッサ。
　　【請求項５０】
　前記ＡＥＳ暗号化命令は，ＡＥＳ−１２８，ＡＥＳ−１９２およびＡＥＳ−２５６のために利用されることが可能である，請求項４９に記載のプロセッサ。
　　【請求項５１】
　前記ＡＥＳ暗号化命令を実行する複数のマイクロ演算を格納するマイクロコード読み取り専用メモリ（ＲＯＭ）をさらに備える，請求項４９または５０に記載のプロセッサ。
　　【請求項５２】
　メモリとの通信を制御するメモリコントローラと，
　プロセッサと
　を備え，
　前記プロセッサは，
　複数の汎用コアと，
　複数の命令をキャッシュするレベル１命令キャッシュと，
　レベル１データキャッシュと，
　バスインタフェース部と，
　複数の１２８ビットレジスタと，
　４つのＡｄｖａｎｃｅｄ　Ｅｎｃｒｙｐｔｉｏｎ　Ｓｔａｎｄａｒｄ（ＡＥＳ）命令を含む前記レベル１命令キャッシュからの前記複数の命令を復号化する，前記複数の汎用コアのうちの１つの復号化部と，
　前記複数の汎用コアのうちの前記１つの実行部と
　を有し，
　前記４つのＡＥＳ命令のそれぞれは，固有演算コードを有し，
　前記４つのＡＥＳ命令は，
　複数のうちの一の１２８ビットソース／宛先レジスタおよび複数のうちの一の１２８ビットソースレジスタを使用するための第１ＡＥＳ暗号化命令と，
　複数のうちの一の１２８ビットソースレジスタおよび複数のうちの一の１２８ビット宛先レジスタを使用するための第２ＡＥＳ暗号化命令と，
　複数のうちの一の１２８ビットソース／宛先レジスタおよび複数のうちの一の１２８ビットソースレジスタを使用するための第３ＡＥＳ復号化命令と，
　複数のうちの一の１２８ビットソースレジスタおよび複数のうちの一の１２８ビット宛先レジスタを使用するための第４ＡＥＳ復号化命令と
　を含み，
　前記第１ＡＥＳ暗号化命令が，前記実行部に，前記第１ＡＥＳ暗号化命令の前記一の１２８ビットソース／宛先レジスタおよび前記第１ＡＥＳ暗号化命令の前記一の１２８ビットソースレジスタからデータを受信させ，バイト換字，行シフトおよび排他的論理和を含むが列混合が省かれた，ＡＥＳシングル暗号化ラウンドのための複数の演算を実行させ，かつ，前記第１ＡＥＳ暗号化命令の前記一の１２８ビットソース／宛先レジスタ内に第１の結果を格納させ，
　前記第２ＡＥＳ暗号化命令が，前記実行部に，前記第２ＡＥＳ暗号化命令の前記一の１２８ビットソースレジスタからデータを受信させ，列混合を含む複数の演算を実行させ，かつ，前記第２ＡＥＳ暗号化命令の前記一の１２８ビット宛先レジスタ内に第２の結果を格納させ，
　前記第３ＡＥＳ復号化命令が，前記実行部に，前記第３ＡＥＳ復号化命令の前記一の１２８ビットソース／宛先レジスタおよび前記第３ＡＥＳ復号化命令の前記一の１２８ビットソースレジスタからデータを受信させ，逆バイト換字，逆行シフトおよび排他的論理和を含むが逆列混合が省かれた，ＡＥＳシングル復号化ラウンドのための複数の演算を実行させ，かつ，前記第３ＡＥＳ復号化命令の前記一の１２８ビットソース／宛先レジスタ内に第３の結果を格納させ，
　前記第４ＡＥＳ復号化命令が，前記実行部に，前記第４ＡＥＳ復号化命令の前記一の１２８ビットソースレジスタからデータを受信させ，逆列混合を含む複数の演算を実行させ，かつ，前記第４ＡＥＳ復号化命令の前記一の１２８ビット宛先レジスタ内に第４の結果を格納させるべく，
　前記実行部が前記復号化部に連結されており，
　前記実行部は，ＡＥＳ鍵スケジューリング演算のために使用される１又は複数の実行ポートとは異なる実行ポートを有する，システム。
　　【請求項５３】
　前記メモリは，ダブルデータレートメモリである，請求項５２に記載のシステム。
　　【請求項５４】
　前記ＡＥＳ暗号化命令は，ＡＥＳ−１２８，ＡＥＳ−１９２およびＡＥＳ−２５６のために利用されることが可能である，請求項５２または５３に記載のシステム。
　　【請求項５５】
　前記プロセッサは，前記ＡＥＳ暗号化命令を実行する複数のマイクロ演算を格納するマイクロコード読み取り専用メモリ（ＲＯＭ）をさらに有する，請求項５２から５４のいずれか一項に記載のシステム。
　　【請求項５６】
　ランダムアクセスメモリ（ＲＡＭ）と，
　ネットワークインタフェースコントローラと，
　前記ＲＡＭに連結されたプロセッサと
　を備え，
　前記プロセッサは，
　複数の汎用コアと，
　複数の命令をキャッシュするレベル１命令キャッシュと，
　レベル１データキャッシュと，
　バスインタフェース部と，
　複数の１２８ビットレジスタと，
　４つのＡｄｖａｎｃｅｄ　Ｅｎｃｒｙｐｔｉｏｎ　Ｓｔａｎｄａｒｄ（ＡＥＳ）命令を含む前記レベル１命令キャッシュからの前記複数の命令を復号化する，前記複数の汎用コアのうちの１つの復号化部と，
　前記複数の汎用コアのうちの前記１つの実行部と
　を有し，
　前記４つのＡＥＳ命令のそれぞれは，固有演算コードを有し，
　前記４つのＡＥＳ命令は，
　複数のうちの一の１２８ビットソース／宛先レジスタおよび複数のうちの一の１２８ビットソースレジスタを使用するための第１ＡＥＳ暗号化命令と，
　複数のうちの一の１２８ビットソースレジスタおよび複数のうちの一の１２８ビット宛先レジスタを使用するための第２ＡＥＳ暗号化命令と，
　複数のうちの一の１２８ビットソース／宛先レジスタおよび複数のうちの一の１２８ビットソースレジスタを使用するための第３ＡＥＳ復号化命令と，
　複数のうちの一の１２８ビットソースレジスタおよび複数のうちの一の１２８ビット宛先レジスタを使用するための第４ＡＥＳ復号化命令と
　を含み，
　前記第１ＡＥＳ暗号化命令が，前記実行部に，前記第１ＡＥＳ暗号化命令の前記一の１２８ビットソース／宛先レジスタおよび前記第１ＡＥＳ暗号化命令の前記一の１２８ビットソースレジスタからデータを受信させ，バイト換字，行シフトおよび排他的論理和を含むが列混合が省かれた，ＡＥＳシングル暗号化ラウンドのための複数の演算を実行させ，かつ，前記第１ＡＥＳ暗号化命令の前記一の１２８ビットソース／宛先レジスタ内に第１の結果を格納させ，
　前記第２ＡＥＳ暗号化命令が，前記実行部に，前記第２ＡＥＳ暗号化命令の前記一の１２８ビットソースレジスタからデータを受信させ，列混合を含む複数の演算を実行させ，かつ，前記第２ＡＥＳ暗号化命令の前記一の１２８ビット宛先レジスタ内に第２の結果を格納させ，
　前記第３ＡＥＳ復号化命令が，前記実行部に，第３ＡＥＳ復号化命令の前記一の１２８ビットソース／宛先レジスタおよび前記第３ＡＥＳ復号化命令の前記一の１２８ビットソースレジスタからデータを受信させ，逆バイト換字，逆行シフトおよび排他的論理和を含むが逆列混合が省かれた，ＡＥＳシングル復号化ラウンドのための複数の演算を実行させ，かつ，前記第３ＡＥＳ復号化命令の前記一の１２８ビットソース／宛先レジスタ内に第３の結果を格納させ，
　前記第４ＡＥＳ復号化命令が，前記実行部に，前記第４ＡＥＳ復号化命令の前記一の１２８ビットソースレジスタからデータを受信させ，逆列混合を含む複数の演算を実行させ，かつ，前記第４ＡＥＳ復号化命令の前記一の１２８ビット宛先レジスタ内に第４の結果を格納させるべく，
　前記実行部が前記復号化部に連結されており，
　前記実行部は，ＡＥＳ鍵スケジューリング演算のために使用される１又は複数の実行ポートとは異なる実行ポートを有する，モバイルコンピュータ。
　　【請求項５７】
　前記ＡＥＳ暗号化命令は，ＡＥＳ−１２８，ＡＥＳ−１９２およびＡＥＳ−２５６のために利用されることが可能である，請求項５６に記載のモバイルコンピュータ。
　　【請求項５８】
　前記プロセッサは，前記ＡＥＳ暗号化命令を実行するマイクロ演算を格納するマイクロコード読み取り専用メモリ（ＲＯＭ）をさらに有する，請求項５６または５７に記載のモバイルコンピュータ。
　　【請求項５９】
　入出力コントローラをさらに備える，請求項５６から５８のいずれか一項に記載のモバイルコンピュータ。
　　【請求項６０】
　前記入出力コントローラに連結された格納デバイスをさらに備える，請求項５９に記載のモバイルコンピュータ。」（以下，上記引用の請求項各項を，「補正後の請求項」という）に補正された。
　
２．補正の適否
（１）新規事項
　本件手続補正が，特許法第１７条の２第３項の規定を満たすものであるか否か，即ち，本件手続補正が，願書に最初に添付された，明細書，特許請求の範囲，及び，図面（以下，これを「当初明細書等」という）に記載した事項の範囲内でなされたものであるかについて，以下に検討する。
　
ア．本件手続補正は，補正前の請求項２５に記載の「ＡＥＳ復号化命令」に対して，「ＡＥＳ復号化命令は，暗号化を示す０の代わりに復号化を示す１である演算の方向を示すビットを含む」という限定事項を付加することを含むものである。
　
イ．上記ア．において指摘の限定事項について検討すると，当初明細書等には，「ＡＥＳ復号化命令」に対して，「ＡＥＳ復号化命令は，暗号化を示す０の代わりに復号化を示す１である演算の方向を示すビットを含む」という記載は存在しない。
　そこで，当初明細書等から，当該限定事項に相当する構成が読み取れるかについて，以下に検討する。
　
ウ．当初明細書等には，次の記載が存在する。
　
ａ．「【００２７】
　一実施形態では，暗号化ラウンド，復号化ラウンド，暗号化復号化最終ラウンド最終ラウンドを行い，ラウンド暗号鍵またはラウンド復号鍵を算出するのに，それぞれ別個のＡＥＳ命令を含むＡＥＳ命令セットが提供される。一実施形態では，ＡＥＳ命令セットが６つのＡＥＳ命令を含む。各ＡＥＳラウンド命令は，固有演算コード（ｏｐｃｏｄｅ）を有する。固定幅ラウンド鍵の一実施形態（例えば１２８ビット）におけるＡＥＳ命令セットのＡＥＳラウンド命令を，以下の表１に示す。
　　【表１】
　
【００２８】
　ＡＥＳ命令セットは，４つのＡＥＳラウンド命令（暗号化，復号化，暗号化最終ラウンド，復号化最終ラウンド），および２つのＡＥＳラウンド鍵命令（次のラウンド鍵および前のラウンド鍵）を含む。ＡＥＳ命令セットのＡＥＳラウンド命令は，最終ラウンド以外の全てのラウンドに利用される暗号化および復号化ラウンド演算を行うシングルラウンド演算を含む。例えば，表１の
AESENCRYPTRoundのシングルラウンド命令
１２８ビットxmmsrcdstレジスタに格納されている入力データ（ソース）に対してＡＥＳラウンド演算を行い，１２８ビットxmmsrcdstレジスタに格納されている入力データを，ラウンド演算実行結果で上書きする
　
ｂ．「【００３１】
　ＡＥＳ命令セットの他の２つのＡＥＳ命令は，鍵のサイズ（つまり，１２８ビット，１９２ビット，または２５６ビット）に応じてＡＥＳラウンド用のラウンド鍵を生成する。これらＡＥＳラウンド鍵命令の一方は暗号化演算に利用されるラウンド鍵を生成し，他方は復号化演算に利用されるラウンド鍵を生成する。AESNextRoundKey AESPreviousRoundKey命令における直近のフィールドは，鍵のサイズを特定する｛１２８，１９２，２５６｝。」
　
ｃ．「【００７２】
　
図８は，ラウンド鍵を生成し暗号化および復号化を行うのに利用されうる直近のバイトを有するＡＥＳラウンド命令の一実施形態を示す。表１に示すＡＥＳ命令セットの代わりに単一のＡＥＳラウンド命令を提供することで，ＡＥＳ命令セットの機能を行う
単一のＡＥＳ命令が行う特定の機能は，直近のバイト（key_select_modifier）内のビットに暗号化されている。直近のバイトにより，ＡＥＳラウンド命令は，各命令が固有演算コードを有する複数の新たな命令を作成する代わりに，新たな特徴を追加するよう拡張される
　【００７３】
　
ＡＥＳラウンド命令は，記号として以下のように定義されうる
　
dest:=aes_key_round(source2,source1),key_select_modifier
　
ｄ．「【００７５】
　
図８を参照すると，destはラウンドＮに対して１２８ビットの拡張鍵を格納し，ソース２はラウンドＮ−１に対して１２８ビットの拡張鍵を格納し，ソース１はラウンドＮ−２に対して１２８ビットの拡張鍵を格納する。key_select_modifierは，現在のラウンド数（Ｎ），演算の方向（暗号化／復号化），およびＡＥＳ鍵のサイズを提供するのに利用される８ビットの直近の値である
　
ｅ．「【００７７】
　
直近のバイトのビット４は演算の方向（暗号化または復号化）を示す（例えば一実施形態では０＝暗号，および１＝復号，また別の実施形態では１＝暗号，および０＝復号，というように）
（この段落，以下省略。）」
　
ｆ．「
」
　
エ．上記ｃの「ラウンド鍵を生成し暗号化および復号化を行うのに利用されうる直近のバイトを有するＡＥＳラウンド命令の一実施形態を示す。表１に示すＡＥＳ命令セットの代わりに単一のＡＥＳラウンド命令を提供することで，ＡＥＳ命令セットの機能を行う」という記載（なお，引用記載中の「直近」は，英語原文は“immediate”であり，当該技術分野においては，通常「即値」と日本語訳する。以下，同じ），同じく，上記ｃの「単一のＡＥＳ命令が行う特定の機能は，直近のバイト（key_select_modifier）内のビットに暗号化されている。直近のバイトにより，ＡＥＳラウンド命令は，各命令が固有演算コードを有する複数の新たな命令を作成する代わりに，新たな特徴を追加するよう拡張される」という記載，同じく上記ｃの「ＡＥＳラウンド命令は，記号として以下のように定義されうる。　dest:=aes_key_round(source2,source1),key_select_modifier」という記載，上記ｄの「図８を参照すると，destはラウンドＮに対して１２８ビットの拡張鍵を格納し，ソース２はラウンドＮ−１に対して１２８ビットの拡張鍵を格納し，ソース１はラウンドＮ−２に対して１２８ビットの拡張鍵を格納する。key_select_modifierは，現在のラウンド数（Ｎ），演算の方向（暗号化／復号化），およびＡＥＳ鍵のサイズを提供するのに利用される８ビットの直近の値である」という記載，同じく，上記ｄの「key_select_modifierは，現在のラウンド数（Ｎ），演算の方向（暗号化／復号化），およびＡＥＳ鍵のサイズを提供するのに利用される８ビットの直近の値である」という記載，及び，上記ｅの「直近のバイトのビット４は演算の方向（暗号化または復号化）を示す（例えば一実施形態では０＝暗号，および１＝復号，また別の実施形態では１＝暗号，および０＝復号，というように）」という記載から，上記ｃに「表１に示すＡＥＳ命令セットの代わりに単一のＡＥＳラウンド命令を提供することで，ＡＥＳ命令セットの機能を行う」旨の記載はあるものの，同じく，上記ｄの「destはラウンドＮに対して１２８ビットの拡張鍵を格納し，ソース２はラウンドＮ−１に対して１２８ビットの拡張鍵を格納し，ソース１はラウンドＮ−２に対して１２８ビットの拡張鍵を格納する」という記載から，上記ｃの「dest:=aes_key_round(source2,source1),key_select_modifier」という「ＡＥＳラウンド命令」は，「暗号化」，或いは，「復号化」に用いる「ラウンド鍵」の生成に関する命令であると読み取ることができる。そうすると，当該「ＡＥＳラウンド命令」における「key_select_modifier」に，「演算の方向（暗号化／復号化）」を示す情報が含まれているとしても，当該ＡＥＳラウンド命令」は，上記ａ，及び，ｂに引用した，「表１に示すＡＥＳ命令セット」のうち，「AESENCRYPTRoundのシングルラウンド命令」に相当する「１２８ビットxmmsrcdstレジスタに格納されている入力データ（ソース）に対してＡＥＳラウンド演算を行い，１２８ビットxmmsrcdstレジスタに格納されている入力データを，ラウンド演算実行結果で上書きする」といった処理を読み取ることはできず，高々，「暗号化」，或いは，「復号化」に用いる「ラウンド鍵」を生成することが読み取れるに止まる。
　したがって，上記ｅの「直近のバイトのビット４は演算の方向（暗号化または復号化）を示す（例えば一実施形態では０＝暗号，および１＝復号，また別の実施形態では１＝暗号，および０＝復号，というように）」という記載が存在しているとしても，当該「０」，「１」は，生成されるラウンド鍵が，「暗号化」に用いられるか，「復号化」に用いるかを示す情報に過ぎず，当初明細書等の記載内容からは，補正後の本願の請求項２５に記載されているような，「複数のうちの第１の１２８ビットソース／宛先レジスタおよび複数のうちの第２の１２８ビットソースレジスタを使用するためのＡｄｖａｎｃｅｄ　Ｅｎｃｒｙｐｔｉｏｎ　Ｓｔａｎｄａｒｄ（ＡＥＳ）復号化命令を含む前記レベル１命令キャッシュからの前記複数の命令を復号化する，前記複数の汎用コアのうちの１つの復号化部であって，前記ＡＥＳ復号化命令は，暗号化を示す０の代わりに復号化を示す１である演算の方向を示すビットを含む，復号化部」が記載されていることを，読み取ることはできない。
　よって，本件手続補正は，当初明細書等の記載の範囲内でなされたものでない。
　
３．補正却下むすび
　したがって，本件手続補正は，特許法第１７条の２第３項の規定に違反するので，同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
　よって，補正却下の決定の結論のとおり決定する。
　
第３．原審の拒絶理由
　原審における平成２７年１２月８日付けの拒絶理由（以下，これを「原審拒絶理由」という）は，概略，次のとおりである。
　
「１．（新規事項）平成２７年３月３１日付けでした手続補正は，下記の点で願書に最初に添付した明細書，特許請求の範囲又は図面に記載した事項の範囲内においてしたものでないから，特許法第１７条の２第３項に規定する要件を満たしていない。
　
２．（サポート要件）この出願は，特許請求の範囲の記載が下記の点で，特許法第３６条第６項第１号に規定する要件を満たしていない。
　
３．（進歩性）この出願の下記の請求項に係る発明は，その出願前に日本国内又は外国において，頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて，その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。
　
　　　　　            記　　　（引用文献等については引用文献等一覧参照）
　
●理由１（新規事項）について
・請求項　２，５，９，１４，１７，２１，２６，２９，３３，３８，４１，４５，５０，５４，５７
　平成２７年３月３１日付け手続補正書により，請求項２は「前記ＡＥＳ暗号化命令は，１２８ビットラウンド鍵，１９２ビットラウンド鍵および２５６ビットラウンド鍵のうちのいずれかを利用可能である，請求項１に記載のプロセッサ。」と補正され，他の請求項についても同様の補正がなされた。
　
　この補正について検討するに，願書に最初に添付した明細書，特許請求の範囲又は図面（以下「当初明細書等」という）には，以下の記載がある。
　
「【００１０】
　ＡＥＳは，１２８，１９２，または２５６ビットのサイズの鍵を用いて，１２８ビットブロックに施されるブロック暗号である。鍵のサイズに応じて，演算列を多くのラウンド（１０，１２，または１４）について繰り返す。」
　
「【００２８】
・・・前略・・・例えば，表１のAESENCRYPTRoundのシングルラウンド命令では，入力データが１２８ビットレジスタ（xmmsrcdst）に格納され，ラウンド鍵が別の１２８ビットレジスタ（xmm）に格納される。この命令は，１２８ビットxmmsrcdstレジスタに格納されている入力データ（ソース）に対してＡＥＳラウンド演算を行い，１２８ビットxmmsrcdstレジスタに格納されている入力データを，ラウンド演算実行結果で上書きする。故に，xmmsrcdstは当初は入力データを，そして後には，ＡＥＳラウンド演算結果を格納する。」
　
「【００３１】
　ＡＥＳ命令セットの他の２つのＡＥＳ命令は，鍵のサイズ（つまり，１２８ビット，１９２ビット，または２５６ビット）に応じてＡＥＳラウンド用のラウンド鍵を生成する。」
　
「【００３３】
・・・前略・・・１２８ビット，１９２ビット，または２５６ビットの鍵の鍵スケジュールを生成する鍵は，レジスタファイル３０４内の複数の１２８ビットレジスタ３０８のいずれかに格納されていてよい。またラウンド鍵も，レジスタファイルの１２８ビットレジスタ３０８のいずれかに格納されてよい。」
　
「【００３５】
　鍵のサイズは，１２８ビット，１９２ビット，または２５６ビットであってよい。行われるラウンドの数（ｎ）は，鍵のサイズに応じて１，１０，１２，または１４で，各ラウンド鍵は固定サイズ（１２８ビット）であってよい。ラウンド値数が１０，１２，１４の場合，ＡＥＳマイクロ演算は，１２８ビット，１９２ビット，または２５６ビットの鍵サイズに対して標準的なＡＥＳ暗号化および復号化を行ってよい。」
　
　当初明細書等の明細書段落［００１０］，［００３５］には，１２８，１９２，または２５６ビットのサイズの鍵を用いることが記載されているものの，その鍵が，ＡＥＳ暗号化命令が用いる「ラウンド鍵」であることは，記載されていない。そして，段落［００３１］の記載，及び，段落［００３５］の記載「１２８ビット，１９２ビット，または２５６ビットの鍵の鍵スケジュールを生成する鍵」を参照すれば，１２８，１９２，または２５６ビットのサイズの鍵とは，鍵スケジュールによりラウンド鍵を生成するために用いる鍵であって，ラウンド鍵ではない。そして，段落［００２８］の記載「ラウンド鍵が別の１２８ビットレジスタ（xmm）に格納される。」，段落［００３３］の記載「またラウンド鍵も，レジスタファイルの１２８ビットレジスタ３０８のいずれかに格納されてよい。
」，段落［００３５］の記載「各ラウンド鍵は固定サイズ（１２８ビット）であってよい。」からすると，当初明細書等には，ＡＥＳ暗号化命令が用いるラウンド鍵が，１２８ビットであることは記載されているものの，１９２ビットあるいは２５６ビットであることは，記載も示唆もされていない。
　そうすると「前記ＡＥＳ暗号化命令は，・・・１９２ビットラウンド鍵および２５６ビットラウンド鍵のうちのいずれかを利用可能である」ことをいう，請求項２に対する補正は，当初明細書等の記載の範囲内においてしたものではない。
他の請求項に対する補正についても同様のことがいえる。
　
●理由２（サポート要件）について
　
・請求項　２，５，９，１４，１７，２１，２６，２９，３３，３８，４１，４５，５０，５４，５７
　請求項２に記載の「前記ＡＥＳ暗号化命令は，・・・１９２ビットラウンド鍵および２５６ビットラウンド鍵のうちのいずれかを利用可能である」なる事項は，　理由１．の項で述べたと同様のことから，本願明細書の発明の詳細な説明に記載されたものではない。他の請求項についても同様のことがいえる。
　
　よって，請求項２，５，９，１４，１７，２１，２６，２９，３３，３８，４１，４５，５０，５４，５７に係る発明は，発明の詳細な説明に記載したものでない。
●理由３（進歩性）について
（以下，省略。）」
　
第４．原審拒絶理由についての当審の判断
１．１７条の２第３項について
　平成２９年１月６日付けの手続補正は，上記のとおり却下されおり，平成２８年６月１５日付けの手続補正によっては，原審拒絶理由において，新規事項と指摘された「請求項２，５，９，１４，１７，２１，２６，２９，３３，３８，４１，４５，５０，５４，５７」の補正は行われていないので，拒絶理由に指摘の事項は，依然として解消していない。
　
２．３６条６項１号について
　原審拒絶理由における指摘は，１７条の２第３項と同じ内容のものであるから，上記１．において検討したとおり，拒絶理由に指摘の事項は，依然として解消していない。
　
３．２９条２項について
（１）本願発明について
　平成２９年１月６日付けの手続補正は，上記のとおり却下されたので，本願の請求項１に係る発明（以下，これを「本願発明」という）は，平成２８年６月１５日付けの手続補正により補正された特許請求の範囲の請求項１に記載された，上記「第２．平成２９年１月６日付けの手続補正の却下の決定」の「１．補正の内容」において，補正前の請求項１として引用した，次のとおりのものである。
　
「　複数の汎用コアと，
　複数の命令をキャッシュするレベル１命令キャッシュと，
　レベル１データキャッシュと，
　バスインタフェース部と，
　複数の１２８ビットレジスタと，
　第１の１２８ビットソース／宛先レジスタおよび第２の１２８ビットソースレジスタを使用するためのＡｄｖａｎｃｅｄ　Ｅｎｃｒｙｐｔｉｏｎ　Ｓｔａｎｄａｒｄ（ＡＥＳ）暗号化命令を含む前記レベル１命令キャッシュからの前記複数の命令を復号化する，前記複数の汎用コアのうちの１つの復号化部と，
　実行部であって，前記ＡＥＳ暗号化命令が，前記実行部に，前記第１の１２８ビットソース／宛先レジスタおよび前記第２の１２８ビットソースレジスタからデータを受信させ，バイト換字，行シフトおよび排他的論理和を含むが列混合が省かれた，ＡＥＳシングル暗号化ラウンドのための複数の演算を実行させ，かつ，前記第１の１２８ビットソース／宛先レジスタ内に結果を格納させるべく，前記復号化部に連結された，前記複数の汎用コアのうちの前記１つの実行部と
　を備える，汎用プロセッサ。」
　
（２）引用刊行物に記載の事項
ア．原審拒絶理由に引用された，本願の原出願の第１国出願前に既に公知である，「．Implementing the Advanced Encryption Standard on Xtensa Processors，Application note [online], 2005年11月, Tensilica, Inc.p1-75」（以下，これを「引用文献１」という）には，関連する図面と共に，次の事項が記載されている。
　
Ａ．「
　
」（５頁下から１９行〜６頁４行）
（
ＴＩＥ言語は，カスタム・レジスタ・ファイルによって拡張されるＸｔｅｎｓａプロセッサを可能にする
ＡＥＳエンジンは，ＡＥＳレジスタ・ファイルと名付けられた，１２８ビット幅のレジスタ・ファイルによって，プロセッサを拡張することで，この機能を活用する
　
ＡＥＳレジスタ・ファイルをサポートするために，アセンブリ言語を記述する必要はない。そのＣコンパイラは，自動的に，ＡＥＳレジスタ・ファイルをサポートするように拡張される。ＴＩＥ言語は，あなたに，ソフトウエア・プログラムと共に用いられ得る，カスタム・データ・タイプを定義することを許可する。丁度，Ｃの組込データ・タイプ（ｉｎｔ，ｓｈｏｒｔ，ｃｈａｒ，ｅｔｃ．）のように，コンパイラは，カスタム・レジスタ・ファイルのための，カスタム・データ・タイプのプログラム変数のレジスタ配分を管理する。
もし，ソフトウエア・プログラムが，カスタム・データ・タイプの多くのインスタンスを用いるなら，レジスタ・ファイル内で，レジスタの数を増やすことによって，性能を良くすることができるであろう
　
　//Declare 128bit regfile aes
  regfile   aes  128      2       aes 
　当審にて訳出。以下，同じ。）
　
Ｂ．「
」（１７頁１行〜同頁７行）
（暗号化に先立って，いくつかの初期化が行われる。暗号鍵が，鍵スケジュールにおいて，既に拡張されていると仮定すると，ポインタｐ＿ｋｅｙは，鍵スケジュールのベース・アドレスと共に初期化される。同様に，ポインタｐ＿ｉｎは，平文人力バッファのアドレスと共に初期化される。
　
暗号化は，ポインタｐ＿ｉｎから，変数ｍｙ＿ｓｔａｔｅの中に割り当てられている平文から開始する。
コンパイラは，ＡＥＳレジスタ・ファイル内のレジスタを，ｍｙ＿ｓｔａｔｅ変数に割り当て，平文テキストデータを，割り当てられたレジスタの中にロードするために，ａｅｓ＿ｌｉ命令を推測する
　
Ｃ．「
」（１７頁２１行〜同頁４１行）
（１０　最適化：命令結合
前章において，
ＡＥＳ変換と，これらＡＥＳ変換を実行するために生成された，個々のＴＩＥ命令が，考察された
我々は，個々のＴＩＥ命令をまとめて，結合されたＴＩＥ命令とすることで，暗号化の効率を上げることができ，それぞれの暗号化ラウンドのために，シングル命令を発行し得る
暗号化ラウンドは，ラウンド０と，ラウンド１０を除いて，変換の全てを用いることを思い出せ
　
　生成された３つのＴＩＥ命令は：
　
・
ＥＮＳＴＥＰ０，それは，ＲｏｕｎｄＫｅｙ変換のみを実行する
　
・
ＥＮＳＴＥＰ１，それは，全ての変換を実行する
　
・
ＥＮＳＴＥＰ２，それは，ＭｉｘＣｏｌｕｍｎｅｓ以外のすべての変換を実行する
　
３つの命令全てに関して，別々の変換をサポートするために，独立したロジックを生成することは，多少，無駄があるかもしれない。ＥＮＳＴＥＰ０と，ＥＮＳＴＥＰ２は，ＥＮＳＴＥＰ１命令に含まれている，処理のサブセットを実行するので，ロジックは，それらの命令の間で，共有することができる。この共有は，全ての変換ステージを含む，ＴＩＥセマンティック・ブロックと共になされる。セマンティック・ブロックを介するデータ・フローは，取得された命令に基づいて，選択的に送られる。これは，以下に要約したＴＩＥコードによって示される。）
　
Ｄ．「
」（１９頁下から１２行〜同頁下から５行）
（パイプライン制御論理が，命令間のレジスタ依存状態を認めたときはいつでも，パイプライン・バブルが挿入される。
ＥＮＳＴＥＰ１命令は，ａｅｓ０レジスタ（２レジスタＡＥＳレジスタ・ファイルのレジスタ０）を，入力として,使用し，ａｅｓ０レジスタの中に書き戻すための，新しい値を計算するために，２サイクルを使用する
　
イ．原審拒絶理由に引用された，本願の原出願の第１国出願前に既に公知である，「大島篤，新約・見てわかる パソコン解体新書：第３回　Ｃｏｒｅマイクロアーキテクチャ に迫る[後編]，[online]，2007年2月1日．IT Media」（以下，これを「引用文献２」という）には，関連する図面と共に，次の事項が記載されている。
　
Ｅ．「
」
　
Ｆ．「
」
　
ウ．原審拒絶理由に引用された，本願の原出願の第１国出願前に既に公知である，「Bertoni, G. M., et al., Speeding Up AES Extending a 32bit Processor Instruction Set, International Conference on Application-specific Systems, Architectures and Processors, 2006, 2006年」（以下，これを「引用文献３」という）には，関連する図面と共に，次の事項が記載されている。
　
Ｇ．「5.1 Byte oriented solution
　In the byte-oriented solution the used instructions are the byte-wise versions of both the SBox and the SMix instructions. Considering the status matrix stored in the in the registers R0-R3 and the round key stored in the registers R4-R7, the assembler code that performs one AES round is depicted on the left of Figure 3. For the last round the code is the same, but the SMix instruction must be replaced by SBox. At the beginning of the computation, four Xor instructions are sufficient to calculate the first key addition. Consider the current contribute stored in the registers R4-R7, and the round constant stored in R8; the assembler code that calculates the next contribute of the key schedule is shown on the right of Figure 3.」（４頁左欄下から４行〜同頁右欄１０行）
（バイト指向の解法において，用いられる命令は，ＳＢｏｘ命令と，ＳＭｉｘ命令の両方の，バイト拡張版である。レジスタＲ０−Ｒ３に格納された，ステータス・マトリクスと，レジスタＲ４−Ｒ７に格納された，ラウンド鍵を考慮して，１つのＡＥＳラウンドを行う，アセンブラ・コードは，図３の左側に描かれている。最後のラウンドのために，コードは同じであるが，ＳＭｉｘ命令は，ＳＢｏｘによって置き換えられねばならない。計算の開始において，４つのＸｏｒ命令は，最初の鍵加算を計算するのに十分である。レジスタＲ４−Ｒ７に格納されている，現在の貢献と，Ｒ８に格納されている，ラウンド定数を考察せよ；鍵スケジュールの次の貢献を計算するアセンブラ・コードは，図３の右側に示されている。）
　
（３）引用文献１に記載の発明
ア．上記Ａの「The TIE language enables the Xtensa processor to be extended with custom register files（ＴＩＥ言語は，カスタム・レジスタ・ファイルによって拡張されるＸｔｅｎｓａプロセッサを可能にする）」という記載，及び，同じく，上記Ａの「The AES engine can take advantage of this capability by extending the processor with a 128-bit wide register file ，named the AES register file（ＡＥＳエンジンは，ＡＥＳレジスタ・ファイルと名付けられた，１２８ビット幅のレジスタ・ファイルによって，プロセッサを拡張することで，この機能を活用する）」という記載から，引用文献１においては，
“ＡＥＳ暗号化を実行するものであって，ＡＥＳレジスタ・ファイルと呼ばれる，１２８ビット幅のレジスタ・ファイルを有する，Ｘｔｅｎｓａプロセッサ”が記載されていることが読み取れる。
　
イ．上記Ａの「If a software program uses many instances of the custom data type,you could improve performance by increasing the number of registers in the register file（もし，ソフトウエア・プログラムが，カスタム・データ・タイプの多くのインスタンスを用いるなら，レジスタ・ファイル内で，レジスタの数を増やすことによって，性能を良くすることができるであろう）」という記載と，上記ア．において検討した事項から，引用文献１においては，
“ＡＥＳ暗号化を実行するものであって，ＡＥＳレジスタ・ファイルと呼ばれる，１２８ビット幅のレジスタ・ファイルの中に，複数のレジスタを有する，Ｘｔｅｎｓａプロセッサ”が記載されていることが読み取れる。
　
ウ．上記Ｂの「The compiler allocates a register in the AES register file to the my_state variable and infers the aes_li instruction to load the plaintext data into the allocated register（コンパイラは，ＡＥＳレジスタ・ファイル内のレジスタを，ｍｙ＿ｓｔａｔｅ変数に割り当て，平文テキストデータを，割り当てられたレジスタの中にロードするために，ａｅｓ＿ｌｉ命令を推測する）」という記載と，上記ア．において検討した事項から，引用文献１からは，
“コンパイラによってコンパイルされた，平文テキストを，割り当てられたレジスタにロードするという命令を実行する，Ｘｔｅｎｓａプロセッサ”が読み取れる。
　
エ．上記Ｃの「AES transformations and created individual TIE instructions to perform these transformations were discussed（ＡＥＳ変換と，これらＡＥＳ変換を実行するために生成された，個々のＴＩＥ命令が，考察された）」という記載と，同じく，上記Ｃの「We may increase the encryption performance by merging the individual TIE instructions into a combined TIE instruction and issue the single instruction for each encryption round（我々は，個々のＴＩＥ命令をまとめて，結合されたＴＩＥ命令とすることで，暗号化の効率を上げることができ，それぞれの暗号化ラウンドのために，シングル命令を発行し得る）」という記載，及び，同じく，上記Ｃの「Recall that the encryption rounds use all the transformations with the exception of round 0 and round 10（暗号化ラウンドは，ラウンド０と，ラウンド１０を除いて，変換の全てを用いることを思い出せ）」という記載から，引用文献１においては，
“各ＡＥＳ暗号化ラウンドの為に，シングル命令が発行され，前記命令が実行される”ものであることが読み取れる。
　
オ．上記Ｃの「ENSTEP0 instruction that only performs the RoundKey transformation（ＥＮＳＴＥＰ０，それは，ＲｏｕｎｄＫｅｙ変換のみを実行する）」という記載，同じく，上記Ｃの「ENSTEP1 instruction that performs all transformations（ＥＮＳＴＥＰ１，それは，全ての変換を実行する）」という記載，及び，上記Ｄの「The ENSTEP1 instruction takes the aes0 register(register0 of the 2 register AES register file) as an input and takes 2 cycles to calculate the new value to be written back into the aes0 register（ＥＮＳＴＥＰ１命令は，ａｅｓ０レジスタ（２レジスタＡＥＳレジスタ・ファイルのレジスタ０）を，入力として,使用し，ａｅｓ０レジスタの中に書き戻すための，新しい値を計算するために，２サイクルを使用する）」という記載と，上記ア．において検討した事項から，「ａｅｓ０レジスタ」が，「１２８ビット幅」であることは明らかであることから，引用文献１においては，
“ラウンド０と，ラウンド１０以外で実行される，ＲｏｕｎｄＫｅｙ変換命令を含む，ＥＮＳＴＥＰ１命令は，１２８ビット幅のａｅｓ０レジスタに入力されたデータに対して，暗号化ラウンドを実行し，結果を，同じ，１２８ビット幅のａｅｓ０レジスタに書き戻す”ものであることが読み取れる。
　
カ．上記Ｃの「ENSTEP2 instruction that performs all transformations except the MixColumns transformation（ＥＮＳＴＥＰ２，それは，ＭｉｘＣｏｌｕｍｎｅｓ以外のすべての変換を実行する）」という記載から，
　引用文献１において，「ＥＮＳＴＥＰ２命令」も，“ＲｏｕｎｄＫｅｙ変換命令を含み，ＭｉｘＣｏｌｕｍｎｅｓを行わない１２８ビット幅のａｅｓ０レジスタに入力されたデータに対して，暗号化ラウンドを実行し，結果を，同じ，１２８ビット幅のａｅｓ０レジスタに書き戻す”ことを行うものであることが読み取れる。
　
キ．以上，ア．〜カ．において検討した事項から，引用文献１には，次の発明（以下，これを「引用発明」という）が記載されているものと認める。
　
「ＡＥＳ暗号化を実行するものであって，ＡＥＳレジスタ・ファイルと呼ばれる，１２８ビット幅のレジスタ・ファイルの中に，複数のレジスタを有し，
　コンパイラによってコンパイルされた，平文テキストを，割り当てられたレジスタにロードするという命令を実行し，
　各ＡＥＳ暗号化ラウンドの為に，シングル命令が発行され，前記命令が実行され，
　ラウンド０と，ラウンド１０以外で実行される，ＲｏｕｎｄＫｅｙ変換命令を含み，ＭｉｘＣｏｌｕｍｎｅｓを行わない，ＥＮＳＴＥＰ２命令は，１２８ビット幅のａｅｓ０レジスタに入力されたデータに対して，暗号化ラウンドを実行し，結果を，同じ，１２８ビット幅のａｅｓ０レジスタに書き戻す，Ｘｔｅｎｓａプロセッサ。」
　
（４）本願発明と引用発明との対比
ア．引用発明においては，「ＡＥＳレジスタ・ファイルと呼ばれる，１２８ビット幅のレジスタ・ファイルの中に，複数のレジスタを有」しているので，
　引用発明における「ＡＥＳレジスタ・ファイルと呼ばれる，１２８ビット幅のレジスタ・ファイルの中に，複数のレジスタ」が，
　本願発明における「複数の１２８ビットレジスタ」に相当する。
　
イ．引用発明においても，「コンパイラ」が，「命令」を「コンパイル」しており，引用発明においては，「ＲｏｕｎｄＫｅｙ変換命令を含む，ＥＮＳＴＥＰ１命令」が，存在し，当該命令は，「ＡＥＳ暗号化ラウンド」において実行される命令であるから，
　本願発明における「第１の１２８ビットソース／宛先レジスタおよび第２の１２８ビットソースレジスタを使用するためのＡｄｖａｎｃｅｄ　Ｅｎｃｒｙｐｔｉｏｎ　Ｓｔａｎｄａｒｄ（ＡＥＳ）暗号化命令」とは，
“ＡＥＳ暗号化命令”である点で共通するので，
　引用発明における「コンパイラによってコンパイルされた，平文テキストを，割り当てられたレジスタにロードするという命令」と，
　本願発明における「第１の１２８ビットソース／宛先レジスタおよび第２の１２８ビットソースレジスタを使用するためのＡｄｖａｎｃｅｄ　Ｅｎｃｒｙｐｔｉｏｎ　Ｓｔａｎｄａｒｄ（ＡＥＳ）暗号化命令を含む前記レベル１命令キャッシュからの前記複数の命令を復号化する，前記複数の汎用コアのうちの１つの復号化部」とは，
“ＡＥＳ暗号化命令を含む，複数の命令を復号化する，復号化部”である点で共通する。
　
ウ．引用発明において，「ＭｉｘＣｏｌｕｍｎｅｓを行わない」ということは，即ち，「列混合」を行わないということであり，引用発明における「ＥＮＳＴＥＰ２命令」は，「ＡＥＳ暗号化ラウンド」において，それ以外の処理は，行うものであると解せるので，
　引用発明における「ＲｏｕｎｄＫｅｙ変換命令を含み，ＭｉｘＣｏｌｕｍｎｅｓを行わない，ＥＮＳＴＥＰ２命令は，１２８ビット幅のａｅｓ０レジスタに入力されたデータに対して，暗号化ラウンドを実行し，結果を，同じ，１２８ビット幅のａｅｓ０レジスタに書き戻す」ことと，
　本願発明における「実行部であって，前記ＡＥＳ暗号化命令が，前記実行部に，前記第１の１２８ビットソース／宛先レジスタおよび前記第２の１２８ビットソースレジスタからデータを受信させ，バイト換字，行シフトおよび排他的論理和を含むが列混合が省かれた，ＡＥＳシングル暗号化ラウンドのための複数の演算を実行させ，かつ，前記第１の１２８ビットソース／宛先レジスタ内に結果を格納させるべく，前記復号化部に連結された，前記複数の汎用コアのうちの前記１つの実行部」とは，
“実行部であって，ＡＥＳ暗号化命令が，前記実行部に，第１の１２８ビットソース／宛先レジスタからデータを受信させ，バイト換字，行シフトおよび排他的論理和を含むが列混合が省かれた，ＡＥＳシングル暗号化ラウンドのための複数の演算を実行させ，かつ，前記第１の１２８ビットソース／宛先レジスタ内に結果を格納させる，実行部”である点で共通する。
　
エ．以上，上記ア．〜ウ．において検討したとおりであるから，本願発明と，引用発明との一致点，及び，相違点は，次のとおりである。
　
［一致点］
　複数の１２８ビットレジスタと，
　ＡＥＳ暗号化命令を含む，複数の命令を復号化する，復号化部と，
　実行部であって，ＡＥＳ暗号化命令が，前記実行部に，第１の１２８ビットソース／宛先レジスタからデータを受信させ，バイト換字，行シフトおよび排他的論理和を含むが列混合が省かれた，ＡＥＳシングル暗号化ラウンドのための複数の演算を実行させ，かつ，前記第１の１２８ビットソース／宛先レジスタ内に結果を格納させる，実行部と
　を備える，汎用プロセッサ。
　
［相違点１］
　本願発明においては，「複数の汎用コア」が存在しているのに対して，
　引用発明においては，「コア」が複数あるかについては，言及されていない点。
　
［相違点２］
“複数の命令を復号化する”に関して，
　本願発明においては，「複数の命令をキャッシュするレベル１命令キャッシュ」が存在し，「第１の１２８ビットソース／宛先レジスタおよび第２の１２８ビットソースレジスタを使用するためのＡｄｖａｎｃｅｄ　Ｅｎｃｒｙｐｔｉｏｎ　Ｓｔａｎｄａｒｄ（ＡＥＳ）暗号化命令を含む前記レベル１命令キャッシュからの前記複数の命令を復号化する」ものであるのに対して，
　引用発明においては，「複数の命令をキャッシュするレベル１命令キャッシュ」についての言及がない点。
　
［相違点３］
　本願発明が，「レベル１データキャッシュ」を備えるものであるのに対して，
　引用発明においては，「レベル１データキャッシュ」の言及がない点。
　
［相違点４］
“１２８ビットソース／宛先レジスタからデータを受信させ”る点に関して，
　本願発明においては，「第１の１２８ビットソース／宛先レジスタおよび前記第２の１２８ビットソースレジスタからデータを受信させ」るものであるのに対して,
　引用発明においては，「第２の１２８ビットソースレジスタからデータを受信させ」ることについての言及がない点。
　
（５）相違点についての当審の判断
ア．［相違点１］について
　上記Ｅに引用した，引用文献２の記載にもあるとおり，プロセッサに「複数のコア」を持たせるとことは，本願の原出願の第１国出願前に，当業者には周知の技術事項である。
　したがって，引用発明におけるプロセッサが，「複数のコア」を有するよう構成することは，当業者が，適宜なし得る事項である。
　よって，［相違点１］は，格別のものではない。
　
イ．［相違点２］，及び，［相違点３］について
　上記Ｅ及びＦに引用した，引用文献２の記載にもあるとおり，プロセッサに，「複数の命令をキャッシュするレベル１命令キャッシュ」を設け，当該キャッシュからの，複数の命令をデコードするよう構成すること，及び，「レベル１データキャッシュ」を設け，アドレス等のデータを保持するように構成することは，本願の原出願の第１国出願前に，当業者には，周知の技術事項であるから，
　引用発明におけるプロセッサに，「レベル１命令キャッシュ」，及び，「レベル１データキャッシュ」を設けることは，当業者が適宜なし得る事項である。
　よって，［相違点２］，及び，［相違点３］は，格別のものではない。
　
ウ．［相違点４］について
　上記Ｇに引用した，引用文献３には，「データ」，「ラウンド鍵」の双方に，「レジスタ」を割り当てることが記載されていて，当該「データ」用の「レジスタ」，「ラウンド鍵」用の「レジスタ」は，「ビットソース」を扱っているといえるので，「ラウンド鍵」用の「レジスタ」に「第２の１２８ビットソースレジスタ」といった名称を与えることは，当業者が，必要に応じて適宜なし得る事項である。
　そうすると，引用発明の「１２８ビット幅のａｅｓ０レジスタ」を「第１の１２８ビットソース／宛先レジスタおよび第２の１２８ビットソースレジスタ」とすることは，当業者が容易になし得る事項である。
　よって，［相違点４］は，格別のものではない。
　
エ．以上，上記ア．〜ウ．において検討したとおり，［相違点１］〜［相違点４］は，そして，本願発明の構成によってもたらされる効果も，当業者であれば容易に予測できる程度のものであって，格別なものとは認められない。
　
第５．むすび
　したがって，平成２８年６月１５日付けの手続補正は，特許法第１７条の２第３項に規定する要件を満たしていない。
　加えて，本願は，特許法第３６条第６項第１号に規定する要件を満たしていない。
　加えて，本願発明は，本願の特許出願前に日本国内又は外国において頒布された刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基づいて当業者が容易に発明をすることができたものであるので，特許法第２９条第２項の規定により特許を受けることができない。
　
　よって，結論のとおり審決する。