(57)【特許請求の範囲】
【請求項１】
集積回路（ＩＣ）であって、
前記ＩＣ内で１つの位置から他の位置への電気的な情報を分配するように構成される少なくとも１つの伝導性層から構成される再分配層（ＲＤＬ）を備え、前記ＲＤＬは少なくとも複数のワイヤボンドパッド及び複数の半田パッドの両方を有しており、前記ＩＣは前記ＲＤＬと直接電気的に連通する半田濡れ性材質を備えており、
前記複数のワイヤボンドパッドの各々は、金ワイヤボンド又は金合金ワイヤボンドを受け入れるように適合されており、
前記ＲＤＬは、アルミニウム又はアルミニウム合金を備えており、
前記複数の半田パッドの各々は、フリップチップに付随する複数の半田バンプを受け入れるように適合されており、
前記半田濡れ性材質は、前記ＲＤＬ上で前記複数の半田バンプのリフローを可能にし、
前記ＲＤＬは、前記複数のワイヤボンドパッド及び前記複数の半田パッドを有する、銀又は銀合金の層から構成されている、
集積回路。
【請求項２】
前記半田濡れ性材質は銅の層から構成される請求項１の集積回路。
【請求項３】
前記電気的な情報は信号、電力及び／又はグランド情報の少なくとも１つからなる請求項１の集積回路。
【請求項４】
集積回路製品を作製する方法であって、
少なくとも複数のワイヤボンドパッド及び複数の半田パッドの両方を有する銀又は銀合金の層が上部に形成されたアルミニウム再分配層（ＲＤＬ）を基板上に形成することと、
前記複数の半田パッドの位置に半田濡れ性材質を設けることとを備えた方法。
【請求項５】
前記半田濡れ性材質を設けることは、前記半田パッドの位置に金ボールを配置して前記半田パッドの位置での複数のバンプのリフローを可能にすることを含む請求項４の方法。
【請求項６】
前記半田濡れ性材質を設けることは、前記半田パッドの位置に銅ＲＤＬの層を形成して前記銅ＲＤＬの複数のバンプの半田リフローを可能にすることを含む請求項４の方法。
【請求項７】
少なくとも複数のワイヤボンドパッド及び複数の半田パッドの両方を有し、前記複数のワイヤボンドパッド及び前記複数の半田パッドを有する銀の層からなるように構成される再分配層（ＲＤＬ）と、
前記銀の層の下方に配置され且つ前記銀の層と電気的に接触するアルミニウム層と、
前記ＲＤＬの前記複数の半田パッドに実装するための複数の半田バンプを有するフリップチップとを備え、前記複数の半田パッドは前記複数のバンプの前記銀ＲＤＬへの半田リフローを可能にする集積回路（ＩＣ）。
【請求項８】
集積回路製品を作製する方法であって、
少なくとも複数のワイヤボンドパッド及び複数の半田パッドの両方を備えている銀の層と前記銀の層の下方のアルミニウム層とを備えた再分配層（ＲＤＬ）を基板上に形成して前記銀の層及び前記アルミニウム層を互いに動作可能に結合させることを備えた方法。
【請求項９】
前記複数の半田パッドは複数のバンプの前記銀ＲＤＬへの半田リフローを可能にする請求項８の方法。
【請求項１０】
上面及び底面を備えている基板と、
前記基板の前記上面にワイヤボンドされ、少なくとも複数のワイヤボンドパッド及び複数の半田パッドの両方を有する第１の再分配層（ＲＤＬ）を備えている第１のダイであって、前記第１のＲＤＬが、前記複数のワイヤボンドパッド及び前記複数の半田パッドを有する銀の層から構成されている、第１のダイと、
前記銀の層の下方に配置され且つ前記銀の層と電気的に接触するアルミニウム層と、
複数のバンプを介した前記第１のＲＤＬを介して前記第１のダイに動作可能に結合される第２のダイとを備えた集積回路アセンブリ。
【請求項１１】
前記第２のダイは前記複数のバンプのリフローを可能にする複数の半田パッドを有する第２の再分配層から構成される請求項１０の集積回路アセンブリ。
【請求項１２】
前記第２のダイはフリップチップダイである請求項１０の集積回路アセンブリ。
【請求項１３】
前記複数のバンプは前記第２のダイ上で非周辺配向で配置され且つ共晶バンプ及び／又は無鉛バンプの少なくとも一方から構成されている請求項１１の集積回路アセンブリ。
【請求項１４】
前記第２のダイの周辺に配置される前記複数のバンプは少なくとも複数の銅スタッドバンピング及び／又は複数の金スタッドバンピングから構成される請求項１０の集積回路アセンブリ。
【請求項１５】
集積回路製品を作製するプロセスであって、
銀又は銀合金の層が上部に形成されたアルミニウム再分配層（ＲＤＬ）を、ウエハ上に形成することと、
前記銀又は銀合金の層へのワイヤボンド接続及び半田接続のための複数の開口を有する不動態化層を前記銀又は銀合金の層上に生成することと、
前記ウエハを個別のダイにダイシングすることと、
各ダイシングされたダイを基板に取り付けることと、
ワイヤボンディングのために構成された前記開口の各々に金ワイヤをボンディングすること及び半田接続のために構成された前記開口に半田濡れ性材質を設けることと、
フリップフロップに付随する複数のバンプを前記半田濡れ性材質に取り付けることとを備えたプロセス。
【請求項１６】
前記半田濡れ性材質は複数のバンプの前記アルミニウムＲＤＬへのリフローを可能にする複数の金ボールから構成される請求項１５のプロセス。
【請求項１７】
前記半田濡れ性材質は前記複数のバンプの銅ＲＤＬへの半田リフローを可能にする前記銅ＲＤＬの層から構成される請求項１５のプロセス。
【請求項１８】
前記半田濡れ性材質は複数のバンプの銀ＲＤＬへの半田リフローを可能にする前記銀ＲＤＬの層から構成される請求項１５のプロセス。
【請求項１９】
実行されるときに集積回路設計システムに集積回路を作製させる実行可能な命令を備えたコンピュータ可読媒体であって、
前記集積回路は、少なくとも１つの伝導性層から構成される再分配層（ＲＤＬ）を介して、前記集積回路内における１つの位置から他の位置への電気的な情報を再分配するように動作し、前記ＲＤＬは少なくとも複数のワイヤボンドパッド及び複数の半田パッドの両方を有する、銀又は銀合金の層から構成されており、前記複数の半田パッドは各々前記ＲＤＬと直接電気的に連通する半田濡れ性材質を備えているコンピュータ可読記憶媒体。
【請求項２０】
前記命令はハードウエア記述言語コードを備えている請求項１９のコンピュータ可読記憶媒体。
【請求項２１】
前記銀の層は、銀合金から構成されている請求項７の集積回路（ＩＣ）。
【請求項２２】
前記アルミニウム層は、アルミニウム合金から構成されている請求項７の集積回路（ＩＣ）。
【請求項２３】
前記アルミニウム層は、アルミニウム合金から構成されている請求項１０の集積回路アセンブリ。
【請求項２４】
前記銀の層は、銀合金から構成されている請求項１０の集積回路アセンブリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して集積回路パッケージングに関し、より特定的にはハイブリッドパッケージングを用いる方法、システム及び装置に関する。
【背景技術】
【０００２】
携帯電話機、携帯型デバイス、メモリカード、スマートカード等のような小型化された可搬型通信デバイスに対する需要は、より小さな集積回路パッケージを開発する必要性をもたらしてきた（とはいえ、そのような小型なＩＣパッケージの使用は、ノートブック、ラップトップ、デスクトップ、ゲームコンソール、ＤＴＶ、ワークステーション、サーバ及び他のコンピュータデバイスのようなより大きなデバイスにも適用可能である）。一方、これらの通信デバイスが縮小化するにつれて、集積回路パッケージもまた厚み及び設置面積(footprint)の両方について減少させられる必要がある。ダイ厚みを減少させることは、パッケージ寸法（例えば厚み及び設置面積）を減少させることにおける１つの重要な検討事項である。これを達成するために、幾つかのダイ積層解決法(die stacking solutions)が現在のところ実施されている。ダイ積層は、単一の集積回路／半導体パッケージ内で多重チップ(multiple chips)を互いの頂面上に実装するプロセスを参照する。「チップ積層(chip stacking)」とも称されるダイ積層は、所与の設置面積の単一パッケージ内に収容され得るシリコンチップ面積を著しく増大し、その結果、プリント配線版上の貴重な場所を節約すると共に基板組み立てプロセスを単純化する。
【０００３】
ダイ積層を採用する最新の解決法は、積層ワイヤボンドデバイス(stack wire bond device)又はハイブリッドパッケージのいずれかを使用するものとして知られている。積層ワイヤボンドは、数個のダイを１つのチップスケールパッケージ内で垂直に結合すると共にこれらを電気的に相互接続して単一のデバイスを形成するパッケージにおいて使用することができる。積層されたマルチチップパッケージング手法(multichip packaging methodologies)は、最近では、システム設計者が小型で、可搬型で且つワイヤレスの消費者デバイスの寸法、電力消費、及びコストを抑えることを支援する手段になりつつある。しかし、幾つかの複雑な設計に対しては、パッケージの寸法が制約される場合に、多数のワイヤボンドを経路付けることが困難であり得る。
【０００４】
これらの困難を克服するために試みられる１つの方法は、ハイブリッドパッケージ内でのダイ積層を含む。ハイブリッドパッケージは、１つのユニットとして相互接続される複数のハイブリッド微小回路及び複数の構成部品の特別なキャリアを参照する。これは電子的サブシステムの１つの構成部品とみなすことができる。ハイブリッドパッケージは、単一の構造からなるであろうし、あるいは複数のサブモジュールから構成されるであろう。各モジュールは、通常は、密閉されてパッケージングされたハイブリッドと変圧器、抵抗等のような個別受動構成部品とを収容する区画を含む。しかし、ハイブリッドパッケージに直面している幾つかの課題は、ダイ寸法が継続的に小さくされていくにつれ、入力／出力要求が継続的に大きくなってきていることである。
【０００５】
このように、幾つかの積層ダイ小型パッケージング応用においてはワイヤボンドダイ及びフリップチップダイが用いられるようになってきているものの、現在利用可能な配置における非効率性は、そのようなパッケージングに由来するであろうＩ／Ｏ総数を制限してきた。フリップチップは、典型的には「うつぶせ(face-down)」の様態で基板（例えばキャリア）上に直接的に実装されるダイの形態にある半導体デバイスである。電気的な接続は、ダイの表面に取り付けられる伝導性バンプを通して達成される。実装の間、それぞれの目標場所に位置するバンプを有するチップが基板上でひっくり返される(flipped)（それ故「フリップチプ(flip-chip)」の名称）。１つの方法においては、チップはうつぶせにされるので、チップ上の半田バンプは位置合わせされそしてパッケージ上のボンドパッドと接触する。
【０００６】
デバイスは、半田バンプとボンドパッドが金属結合を形成するようにリフローされる（加熱される）。フリップチップは、ワイヤボンドを必要としないという理由で、典型的には従来のチップよりも小さい。
【０００７】
積層ダイはワイヤボンディングを用いて相互接続することができ、あるいはワイヤボンディング及びフリップチップアッセンブリの組み合わせによって相互接続することができる。ワイヤボンドされ得る積層ダイの数は非常に限定されるであろうから、相互接続の独占的手段としてのワイヤボンディングの使用は幾分は制限的である。
【０００８】
また、従来的な再分配層(redistribution layers)（ＲＤＬ）が当該分野において知られている。再分配層は、集積回路内での１つの位置から他の位置への電気的な信号、電力及びグランド情報の再分配（再配置(relocation)）を容易にするものとして知られている。そのような従来の再分配層は、半田パッド接続のみに適するであろうパッドを有することが知られている。他の従来の再分配層は、ワイヤボンド接続のみに適するであろうパッドを有するものとして知られている。おそらくはメタライゼーション(metallization)の課題に起因して、同一基板上に半田パッド接続及びワイヤボンド接続の両方を含む再分配層構造は、現在は知られていない。そのような制限は、チップスケールパッケージング、ウエハレベルパッケージング、三次元パッケージング、及びシステムインパッケージが多くの場合に再分配されたボンドパッドを要するという理由で、懸念となる。従って、従来のＲＤＬ構造は、所望の半田パッド及びワイヤボンド接続を達成するために、多重基板の使用を必要とする。多重層化基板を同一のパッケージ内に有することは、高価であり得ると共に、通信デバイスの寸法を縮小化するという目標を挫折させる。
【発明の概要】
【発明が解決しようとする課題】
【０００９】
このように、より多くの周辺デバイスを単一のモノリシックチップ上へ一体化して改善された性能を達成する一方でこれらのデバイスを相互接続する非効率性によって制限されている従来の技術は、当該デバイスにおける大きな電力消費をもたらしてきた。従って、改良された集積回路を提供することが特に望ましい。
【課題を解決するための手段】
【００１０】
１つの例においては、集積回路製品は、ＩＣ内で１つの位置から他の位置への電気的な情報を分配するように構成される少なくとも１つの伝導性層を有する再分配層（ＲＤＬ）を含む。ＲＤＬはまた、複数のワイヤボンドパッド及び複数の半田パッドを含む。複数の半田パッドは各々ＲＤＬと直接電気的に連通する半田濡れ性材質を含む。
【００１１】
数ある利点のなかでも特に、集積回路製品、アセンブリ及び方法は、従来のダイ積層を用いる既知の集積回路製品、アセンブリ及び方法に対して改良された空間節約及び電気的な性能を提供する画定可能な構成である。ダイ積層構造はまた、複数の回路間での相互接続のより短い経路付けを提供することを支援し、より高速な信号伝搬並びに雑音及びクロストークの低減をもたらす。そのようなダイ積層構造はまた、パッドピッチを変更することを望むシステム設計者に対して改良された柔軟性を提供する。また、複数のワイヤボンドパッド及び複数の半田パッドを含むＲＤＬを形成するために用いられ得る基板の数を最小化することによって、コストが低減される。他の利益は当業者によって認識されるであろう。
【００１２】
１つの例においては、集積回路は、各々金ワイヤボンドを受け入れるように適合させられる複数のワイヤボンドパッドを含み、そして複数の半田パッドは、フリップチップに付随する複数の半田バンプを受け入れるように適合させられている。例えば、半田パッド区域は、アルミニウムＲＤＬ上で複数の半田バンプのリフローを可能にする金ボールボンドを含むことができる。金ワイヤは純金ワイヤボンド（場合によっては少量の不純物を有する）から構成され得る。言うまでもなく、金／銀合金ワイヤのような適切な金合金ワイヤが所望に応じて用いられてよい。ＲＤＬは純アルミニウム（場合によっては少量の不純物を有する）から構成され得る。言うまでもなく、Ａｌ／Ｃｕ合金のような適切なアルミニウム合金が所望に応じて用いられてよい。半田濡れ性材質は、アルミニウムＲＤＬ上で複数の半田バンプのリフローを可能にする金を含む。他の例においては、半田濡れ性材質は銅の層を含む。
【００１３】
１つの例においては、集積回路は、少なくとも複数のワイヤボンドパッド及び複数の半田パッドの両方を有する再分配層（ＲＤＬ）を含む。ＲＤＬは、複数のワイヤボンドパッド及び複数の半田パッドを有する銀の層を含むように構成される。ＲＤＬは純銀（場合によっては少量の不純物を有する）から構成され得る。言うまでもなく、銀／銅合金のような適切な銀合金が所望に応じて用いられてよい。アルミニウム層は、銀の層の下方に配置され且つ銀の層と電気的に接触する。集積回路はまた、ＲＤＬの複数の半田パッドに実装するための複数の半田バンプを有するフリップチップを含む。複数の半田パッドは、複数のバンプの銀ＲＤＬへの半田リフローを可能にする。
【００１４】
１つの例においては、集積回路アセンブリは、上面及び底面を有する基板を含む。集積回路アセンブリはまた、基板の上面にワイヤボンドされた第１のダイを含む。第１のダイは、少なくとも複数のワイヤボンドパッド及び複数の半田パッドの両方を有する第１の再分配層（ＲＤＬ）を含む。集積回路アセンブリはまた、複数のバンプを介したＲＤＬを介して第１のダイに動作可能に結合される第２のダイを含む。
【００１５】
１つの例においては、第２のダイは、複数のバンプのリフローを可能にする複数の半田パッドを有する第２の再分配層と共に構成される。複数のバンプは、第２のダイ上で非周辺配向で配置され且つ共晶バンプから構成される。他の例においては、複数のバンプは、第２のダイの周辺に配置され、そして少なくとも複数の銅スタッドバンピング及び／又は複数の金スタッドバンピングを含む。１つの例では、ＲＤＬはアルミニウムで構成される。
【００１６】
１つの例においては、集積回路製品を作製する方法は、少なくとも複数のワイヤボンドパッド及び複数の半田パッドの両方を有するアルミニウム再分配層（ＲＤＬ）を基板（例えばダイ基板）上に形成することと、複数の半田パッドの位置に半田濡れ性材質を設けることとを含む。
【００１７】
１つの例においては、半田濡れ性材質を設けることは、半田パッドの位置に金ボールを配置して半田パッドの位置での複数のバンプのリフローを可能にすることを含む。他の例においては、設けることは、半田パッドの位置に銅ＲＤＬの層を形成して銅ＲＤＬの複数のバンプの半田リフローを可能にすることを含む。
【００１８】
１つの例においては、集積回路製品を作製するプロセスは、ウエハ上にアルミニウム再分配層（ＲＤＬ）を形成することを含む。不動態化層がアルミニウムＲＤＬへのワイヤボンド接続及び半田接続のための複数の開口を含むように、アルミニウムＲＤＬ上に不動態化層が生成される。ウエハは次いで個別のダイにダイシングされる。各ダイシングされたダイは基板（例えばパッケージ基板）に取り付けられる。その後、金ワイヤが、ワイヤボンディングのために構成された開口の各々にボンディングされ、そして半田接続のために構成された開口に半田濡れ性材質を設けられる。フリップフロップに付随する複数のバンプが次いで半田材質に取り付けられる。
【００１９】
１つの例においては、半田濡れ性材質は、複数のバンプのアルミニウムＲＤＬへのリフローを可能にする複数の金ボールを含む。他の例においては、半田濡れ性材質は、複数のバンプの銅ＲＤＬへの半田リフローを可能にする銅ＲＤＬの層を含む。更に他の例においては、半田濡れ性材質は、複数のバンプの銀ＲＤＬへの半田リフローを可能にする銀ＲＤＬの層を含む。
【００２０】
ここで用いられる「回路」又は「モジュール」の用語は、電子回路、１つ以上のソフトウエアプログラム又はファームウエアプログラムを実行する１つ以上のプロセッサ（例えば、限定はされないが、マイクロプロセッサ、ＤＳＰ、又は中央処理ユニットのような共有され、専用の、又は一群のプロセッサ）及びメモリ、組み合わせに係る論理回路、ＡＳＩＣ、及び／又は説明されている機能性を提供する他の適切なコンポーネントを含む。「回路」又は「モジュール」は、それを非動作状態にするレベルまでを含めて所望の減少させられた電力レベルまで電力を減少させることによって「パワーダウン」され得る。同様に、「回路」又は「モジュール」は、それを動作状態にするレベルまで供給電力を増加させることによって「パワーアップ」され得る。また、当業者によって理解されるであろうように、「回路」又は「モジュール」の動作、設計、及び構成は、ハードウエア記述言語、例えばＶｅｒｉｌｏｇ（商標）、ＶＨＤＬ、又は他の適切なハードウエア記述言語において記述され得る。
【図面の簡単な説明】
【００２１】
以下の図面と共に後述の説明を考慮することで、本開示はより容易に理解されるであろうし、ここでは、同様の参照符号は同様の要素を表している。
【００２２】
【図１】図１は本開示の実施形態に従う集積回路の例示的な対面（Ｆ２Ｆ）ハイブリッド構造を示す断面図である。
【００２３】
【図２】図２は本開示の実施形態に従いＦ２Ｆハイブリッド構造の集積回路製品を作製するための方法をフローチャートの形態で示す図である。
【００２４】
【図３】図３は本開示の実施形態に従うＦ２Ｆハイブリッド構造の集積回路の他の実施形態を示す断面図である。
【００２５】
【図４】図４は本開示の実施形態に従いＦ２Ｆハイブリッド集積回路製品を作製するための方法をフローチャートの形態で示す図である。
【００２６】
【図５】図５は本開示の実施形態に従いＦ２Ｆハイブリッド集積回路を製造するためのプロセスを示す断面図（その１）である。
【図６】図６は本開示の実施形態に従いＦ２Ｆハイブリッド集積回路を製造するためのプロセスを示す断面図（その２）である。
【図７】図７は本開示の実施形態に従いＦ２Ｆハイブリッド集積回路を製造するためのプロセスを示す断面図（その３）である。
【図８】図８は本開示の実施形態に従いＦ２Ｆハイブリッド集積回路を製造するためのプロセスを示す断面図（その４）である。
【図９】図９は本開示の実施形態に従いＦ２Ｆハイブリッド集積回路を製造するためのプロセスを示す断面図（その５）である。
【図１０】図１０は本開示の実施形態に従いＦ２Ｆハイブリッド集積回路を製造するためのプロセスを示す断面図（その６）である。
【図１１】図１１は本開示の実施形態に従いＦ２Ｆハイブリッド集積回路を製造するためのプロセスを示す断面図（その７）である。
【００２７】
【図１２】図１２は本開示の実施形態に従いＦ２Ｆハイブリッド集積回路を製造するための他のプロセスを示す断面図（その１）である。
【図１３】図１３は本開示の実施形態に従いＦ２Ｆハイブリッド集積回路を製造するための他のプロセスを示す断面図（その２）である。
【図１４】図１４は本開示の実施形態に従いＦ２Ｆハイブリッド集積回路を製造するための他のプロセスを示す断面図（その３）である。
【図１５】図１５は本開示の実施形態に従いＦ２Ｆハイブリッド集積回路を製造するための他のプロセスを示す断面図（その４）である。
【図１６】図１６は本開示の実施形態に従いＦ２Ｆハイブリッド集積回路を製造するための他のプロセスを示す断面図（その５）である。
【図１７】図１７は本開示の実施形態に従いＦ２Ｆハイブリッド集積回路を製造するための他のプロセスを示す断面図（その６）である。
【図１８】図１８は本開示の実施形態に従いＦ２Ｆハイブリッド集積回路を製造するための他のプロセスを示す断面図（その７）である。
【００２８】
【図１９】図１９は本開示の実施形態に従う例示的なＦ２Ｆハイブリッド集積回路アセンブリを示す図（その１）である。
【図２０】図２０は本開示の実施形態に従う例示的なＦ２Ｆハイブリッド集積回路アセンブリを示す図（その２）である。
【００２９】
【図２１】図２１は本開示の実施形態に従い集積回路製品を作製するためのプロセスをフローチャートの形態で示す図である。
【００３０】
【図２２】図２２は本開示の実施形態に従いＦ２Ｆハイブリッド集積回路を実装する例示的なデバイスの機能的なブロック図である。
【発明を実施するための形態】
【００３１】
図１は再分配層（ＲＤＬ）１０４を用いる集積回路１００の例示的な対面（Ｆ２Ｆ）ハイブリッド構造の断面図を示しており、ＲＤＬ１０４は、ＩＣ内において１つの場所から他の場所へ電気的な情報を分配する少なくとも１つの伝導性層を有している。この例では、ＲＤＬ１０４は、複数のワイヤボンドパッド１１０と複数の半田パッド１１２とを有している。ＲＤＬ１０４表面は、金ワイヤ１０７がその上に固着することが可能になり且つフリップチップバンプ１３２がＲＤＬ１０４上でリフローすることが可能になるように構成される。ＲＤＬ１０４は基板１０２上に形成されている。ここで用いられる「リフロー」は、当該分野で知られているように、電着させられた錫又は鉛のような半田の溶融及びそれに続く凝固のことを言う。複数の半田パッド１１２は、各々、直接的にＲＤＬ１０４と電気的に連通する半田濡れ性材質(solder wettable material)１０８を含む。
【００３２】
１つの例では、集積回路は、各々が金ワイヤボンド１０６を受け入れるように適合させられている複数のワイヤボンドパッド１１０を含み、複数の半田パッド１１２の各々は、フリップチップ１３０に付随する複数の半田バンプ１３２を受け入れるように適合させられていてよい。ＲＤＬは純アルミニウム（場合によっては少量の不純物を有する）から構成することができる。言うまでもなく、Ａｌ／Ｃｕ合金のような適切なアルミニウム合金が必要に応じて用いられてよい。半田濡れ性材質は、アルミニウムＲＤＬ上での複数の半田バンプのリフローを可能にする金ボールボンドを含んでいる。他の例においては、半田濡れ性材質は銅の層から構成される。金はアルミニウムＲＤＬからなる表面上により容易に固着し得る。半田はアルミニウム表面に対して良好な濡れ性を有していない。このように、金ボールはＣ４パッド区域上のアルミニウム表面に結合することができ、その結果、フリップチップに付随するバンプは、良好な接続のための金区域に対してリフローすることができる。ここで用いられる「Ｃ４」は、制御されたコラプスチップ接続(controlled collapse chip connection)を参照する頭文字であり、そしてＩＣチップ及びＭＥＭＳのような半導体デバイスを外部回路にチップパッド上に堆積させられた半田バンプで相互接続するための技術である。半田バンプは、最終的なウエハ処理ステップの間にウエハの上面上のチップパッド上に堆積させられる。チップを外部回路（例えば回路基板又は他のチップ若しくはウエハ）に実装するために、フリップチップは、その上面が下になるようにひっくり返され、そしてそのパッドが外部回路上の整合パッドに対して位置合わせされるように位置合わせされ、次いで半田がフローされて相互接続が完了する。このことは、チップが正直に実装され且つチップパッドを外部回路に相互接続するのにワイヤが用いられるワイヤボンディングとは対照的である。
【００３３】
また、ＲＤＬ１０４の一部分は、ＲＤＬ１０４を汚染から保護することを支援するために、不動態化層１２０によって覆われていてよい。不動態化層１２０はポリイミド材質を含んでいてもよい。不動態化(passivation)は、ある材質を他の材質との関係において「不動態的(passive)」にするプロセスであり、従ってその材質を保護することに役立ち得る。そのような不動態化技術はよく知られており、そしてアルミニウムＲＤＬ１０４を例えば将来の腐食から保護することにも役立ち得る。純アルミニウムは多くの環境において更なる酸化からほぼ即座にそれ自身を保護する酸化物を本来的に形成するのであるが、アルミニウム合金は腐食からの保護を提示しない傾向があるという理由で、不動態化技術が用いられてよい。
【００３４】
図２はアルミニウム再分配層（ＲＤＬ）を用いる集積回路製品のＦ２Ｆハイブリッド構造を作製するための方法をフローチャートの形態で示している。そのようなアルミニウムＲＤＬは、集積回路内の１つの場所から他の場所へ電気的な情報を分配する少なくとも１つの伝導性層と共に構成され得る。動作２０２においては、少なくとも複数のワイヤボンドパッド及び複数の半田パッドの両方を有するアルミニウム再分配層（ＲＤＬ）が基板上に形成される。その後、動作２０４においては、半田濡れ性材質が複数の半田パッド位置に設けられてよい。
【００３５】
１つの例では、半田材質をそのように設けることは、半田パッド位置に金ボールを配置して半田パッド位置での複数のバンプのリフローを可能にすることを含んでいてよい。そのように配置することは、金ボールボンディング技術、あるいは当該分野でよく知られる他の既知の技術を含むことができる。他の例においては（例えば図１２〜１８参照）、半田濡れ性材質を設けることは、半田パッド位置に銅ＲＤＬの層を形成して複数のバンプの銅ＲＤＬへの半田リフローを可能にすることを含んでいてよい。
【００３６】
図３は再分配層（ＲＤＬ）３０４を用いる集積回路３００のＦ２Ｆハイブリッド構造の他の実施形態の断面図を示しており、ＲＤＬ３０４は、少なくとも複数のワイヤボンドパッド３１０及び複数の半田パッド３１２の両方を有している。この例では、ＲＤＬ３０４は、複数のワイヤボンドパッド３１０及び複数の半田パッド３１２を有する銀３０３の層を含むように構成される。銀ＲＤＬは純銀（場合によっては少量の不純物を有する）から構成することができる。言うまでもなく、Ａｇ／Ｃｕ合金のような適切な銀合金が必要に応じて用いられてよい。アルミニウムＲＤＬ１０４は、銀３０３の再分配層の下方に配置され、それと電気的に接触している。アルミニウムＲＤＬは純アルミニウム（場合によっては少量の不純物を有する）から構成することができる。言うまでもなく、Ａｌ／Ｃｕ合金のような適切なアルミニウム合金が必要に応じて用いられてよい。銀ＲＤＬ表面は、金ワイヤがその上に結合されることを可能にし得る他、フリップチップ半田バンプ１３０がその上でリフローすることも可能にし得る。従って、集積回路もまた、ＲＤＬ３０４の複数の半田パッド３１２に実装するための複数の半田バンプ１３２を有するフリップチップ１３０を含んでいる。複数の半田パッド３１２は、複数のバンプ１３２の銀ＲＤＬ３０３への半田リフローを可能にする。また、ＲＤＬ３０４は、銀ＲＤＬ３０４を汚染から保護することを支援するために、不動態化層３２０によって覆われていてよい。不動態化層３２０はポリイミド材質を含んでいてもよい。
【００３７】
図４はアルミニウム再分配層（ＲＤＬ）及び銀ＲＤＬの両方を用いる集積回路製品のＦ２Ｆハイブリッド構造を作製するための方法をフローチャートの形態で示している。アルミニウムＲＤＬ及び銀ＲＤＬの両方は、電力を分配し且つグランド接触を可能にする少なくとも１つの伝導性層と共に構成され得る。動作４０２においては、複数のワイヤボンドパッド及び複数の半田パッドの両方を有する銀の層並びに銀の層の下方のアルミニウムの層を含む再分配層が、銀層及びアルミニウム層を互いに動作可能に結合させるように基板上に形成される。集積回路もまた、銀ＲＤＬの複数の半田パッドに実装するための複数の半田バンプを有するフリップチップを含んでいる。複数の半田パッドは、複数のバンプの銀ＲＤＬへの半田リフローを可能にする。
【００３８】
図５〜１１は、少なくとも複数のワイヤボンドパッドを有するアルミニウム再分配層（ＲＤＬ）及び複数の半田パッドを有する銅ＲＤＬの両方を用いるＦ２Ｆハイブリッド集積回路の製造のためのプロセスの断面構造を示している。そのような集積回路は、金ワイヤがワイヤボンドパッド上に結合されることを可能にし得るし、またフリップチップバンプが半田パッド上でリフローすることも可能にし得る。このプロセスは、アルミニウム又は銅のみを選択的にエッチングする選択的エッチング液を用いる。図５においてプロセスはダイ５０２を伴って開始する。そのようなダイ５０２は半導体材質の適切なブロックであってよく、ブロック上には所与の機能回路（又は複数の回路）が製造されることになる。図６において、アルミニウムＲＤＬ５０４及び銅ＲＤＬ５０６がダイ５０２上に形成される。このことは、例えば、当該分野においてよく知られる堆積技術によって達成され得る。ここで用いられる堆積(deposition)は、ウエハ上に材質を成長させ、コートし、又はその他の方法で移動させる任意のプロセスを言う。そのような堆積技術は、限定はされないが、物理的気相堆積（ＰＶＤ）、化学的気相堆積（ＣＶＤ）、電気化学的析出（ＥＣＤ）、分子線エピタキシ（ＭＢＥ）及び／又は原子層堆積（ＡＬＤ）その他を含む。アルミニウムＲＤＬ５０４及び銅ＲＤＬ５０６はまた、スパッタリング技術、メッキ技術、又は当該分野でよく知られる他の技術を用いて形成されてもよい。図７においては、フォトレジストパターン５０８が銅ＲＤＬ５０６の選択された区域上に現像される。ここで用いられるフォトレジストは、化学的エッチングの前に電気回路をマスキングするために用いられ得る任意の適切な材質であってよい。そのようなフォトレジストは、写真プロセスによって頑丈なフィルムを形成するために作製することができる。図８においては、銅ＲＤＬ５０６の露出させられた部分を選択的にエッチングするために、適切なエッチング液が用いられる。当該エッチング液は銅をエッチングするが、アルミニウムをエッチングせずあるいはアルミニウムとは反応しない。このことは、エッチング速度及びエッチング薬品の組み合わせを調節することを含み得る技術を包含し、これらは製造所毎に独自であってよい。図９においては、フォトレジストパターン５２１が現像されてアルミニウムＲＤＬ５０４の選択された部分をマスキングする。図１０において、アルミニウムＲＤＬ５０４のマスキングされなかった部分は、次いで、アルミニウムをエッチングするが銅とは反応しない溶液によってエッチングされる。このことは、エッチング速度及びエッチング薬品の組み合わせを調節することを含み得る技術を包含し、これらは製造所毎に独自であってよい。その後、図１１において、不動態化層５２０が集積回路構造上に生成される。図示されるように、アルミニウムＲＤＬ５０４を有する複数のワイヤボンドパッド５１２が作製される。また、銅ＲＤＬを有する複数の半田パッド５１４が集積回路のＣ４部分内に作製される。
【００３９】
図１２〜１８は、少なくとも複数のワイヤボンドパッドを有するアルミニウム再分配層（ＲＤＬ）及び複数の半田パッドを有する銅ＲＤＬの両方を用いるＦ２Ｆハイブリッド集積回路の製造のための他のプロセスの断面構造を示している。そのような集積回路は、金ワイヤがワイヤボンドパッド上に結合されることを可能にし得るし、またフリップチップバンプが半田パッド上でリフローすることも可能にし得る。このプロセスは、不動態化且つポリイミドの層を用いて、製造の間に利用される種々の薬品からアルミニウムＲＤＬを保護する。図１２においてプロセスはダイ６０２を伴って開始する。そのようなダイ６０２は半導体材質の適切なブロックであってよく、ブロック上には所与の機能回路（又は複数の回路）が製造されることになる。図１３において、上述した標準的な技術を用いてアルミニウムＲＤＬ６０４がダイ６０２上に形成される。図１４においては、製造の間に利用される種々の薬品からアルミニウムＲＤＬ６０４を保護するように、不動態化又はポリイミドの層６２０がアルミニウムＲＤＬ６０４上に生成される。その後、図１５に示されるように、フラッシュ(flash)銅層６０７が不動態化層６２０の上方に形成される。そのようなフラッシュ銅層６０７は、不動態化層６２０の上に直接的に電気メッキされた又はスパッタリングされた薄い銅層であってよい。電気メッキにおいては、イオンの金属（例えば銅）が電子と共に供給されて非イオンのコーティング又は基板を形成する。図１６においては、当該分野でよく知られるメッキプロセスによって、銅ＲＤＬ６０６がフラッシュ銅層６０７の上方に形成され又は堆積させられてよい。フォトレジスト６２１パターンがフラッシュ銅層６０７の選択された区域上に現像される。ここで用いられるフォトレジスト６２１は、化学的エッチングの前に電気回路をマスキングするために用いられ得る任意の適切な材質であってよい。そのようなフォトレジスト６２１は、写真プロセスによって頑丈なフィルムを形成するために作製することができる。図１７においては、フラッシュ銅層６０７の露出させられた部分を選択的にエッチングするために、フッ酸（ＨＦ）のような適切なエッチング液が用いられる。フォトレジストもまたこの段階で除去される。図１８においては、不動態化層６２０が集積回路構造上に生成される。図１８に示されるように、アルミニウムＲＤＬ６０４を有する複数のワイヤボンドパッド６１２が作製される。また、銅ＲＤＬを有する複数の半田パッド６１４が集積回路のＣ４部分内に作製される。
【００４０】
図１９及び２０は本開示の実施形態に従う例示的なＦ２Ｆハイブリッド集積回路アセンブリを示している。図１９においては、集積回路アセンブリ７００は、上面及び底面を有する基板７０２を含む。集積回路アセンブリ７００はまた、基板７０２の上面にワイヤボンドされる第１のダイ７０４を含む。第１のダイ７０４は、少なくとも複数のワイヤボンドパッド７１０及び複数の半田パッド７１２の両方を有する第１の再分配層（ＲＤＬ）７５０を含む。第１のＲＤＬはアルミニウムから構成されてよい（即ちＡｌＲＤＬ）。集積回路アセンブリ７００はまた、複数のバンプ７３２を介した第１のＲＤＬ７５０を介して第１のダイ７０４に動作可能に結合される第２のダイ７３０を含む。
【００４１】
１つの例では、第２のダイ７３０は、複数のバンプ７３２のリフローを可能にする複数の半田パッド７１２を有する第２の再分配層７６０と共に構成される。第２のＲＤＬは、アルミニウム又は銅から構成されてよい（即ちＡｌＲＤＬ又はＣｕＲＤＬ）。複数のバンプ７３２は第２のダイ７３０上で非周辺配向(non-peripheral orientation)で配置されており、そして共晶バンプ(eutectic bumps)、又は無鉛バンプのような他の適切な半田（Ｓｎ／Ａｇ、Ｓｎ／Ｃｕ等のような合金から構成され得る）から構成される。ここで用いられる「共晶」の用語は、低い融点を有する一般的な半田合金（例えば錫及び鉛）を参照する。この例では、第２のダイ７３０はフリップチップダイであってよい。その後、外部接続が基板にワイヤボンディング７１５され、次いで基板上のＢＧＡボール７１４へ経路付けられる。
【００４２】
他の例においては、図２０に示されるように、複数のバンプ７３３が第２のダイ７３１の周辺に配置される。この例では、そのようなバンプ７３３は、少なくとも複数の銅スタッドバンピング(stud bumping)及び／又は複数の金スタッドバンピングから構成される。この例では、第２のダイ７３１はフリップチップダイであってよく、そして第２のダイ７３１内にはＲＤＬがある必要はない。図２０に表される集積回路アセンブリ７０１の他の参照要素は、図１９に関して上述したものと同様である。
【００４３】
図２１は本開示の実施形態に従い集積回路を作製するためのプロセスをフローチャートの形態で示している。プロセスは動作８０２で開始する。動作８０４においては、アルミニウム再分配層（ＲＤＬ）がウエハ上に形成される。動作８０６においては、不動態化層がアルミニウムＲＤＬへのワイヤボンド接続及び半田接続のための複数の開口を含み得るように、不動態化層が形成される。動作８０８においては、ウエハは次いで個別のダイにダイシングされる。各ダイシングされたダイは、動作８１０において基板に取り付けられる。その後、動作８１２において、ワイヤボンディングのために構成された開口の各々に金ワイヤが結合されてよく、そして半田濡れ性材質が半田接続のための開口に対して設けられてよい。選択肢として、動作８１４において、半田材質は、アルミニウムＲＤＬ上での複数のバンプのリフローを可能にする複数の金ボールを含んでいてよい。例においては、半田材質は、複数のバンプの銅ＲＤＬへの半田リフローを可能にする銅ＲＤＬの層を含んでいてよい。更に他の例においては、半田材質は、複数のバンプの銀ＲＤＬへの半田リフローを可能にする銀ＲＤＬの層を含む。動作８１６においては、フリップチップに付随する複数のバンプは、次いで半田材質に取り付けられてよい。プロセスは動作８１８において終了する。動作は任意の適切な順序で実行されてよく、そして所望に応じて他の製造技術が用いられてよいことが認識されるであろう。
【００４４】
次に図２２を参照すると、集積回路１００は、デバイス９００、例えばワイヤレス電話、携帯型の且つ／又は固定のコンピュータ、プリンタ、ＬＡＮインタフェース（ワイヤレスの且つ／又は有線の）、メディアプレーヤ、ビデオのデコーダ及び／又はエンコーダ、及び／又は他の適切なデバイス内に実装され得る。デバイス９００は、特に、グラフィックスプロセッサ（又はコア）及び／又は１つ以上の中央処理ユニット（又はコア）又は任意の適切な回路のようなプロセッサ９０２を含んでいてよい。プロセッサ９０２は集積回路１００内に実装されていてよい。より特定的には、集積回路１００のダイ１３０，１０２がプロセッサ９０２を含んでいてよい。
【００４５】
また、限定はされないが例えばＣＤＲＯＭ、ＲＡＭ、他の形態のＲＯＭ、ハードドライブ、分散型メモリ等のようなコンピュータ可読メモリに記憶される実行可能な命令に基いて集積回路を作製する集積回路設計システム（例えばワークステーション）が知られている。命令は、任意の適切な言語、限定はされないが例えばハードウエア記述言語又は他の適切な言語によって表されていてよい。従って、ここに説明される単一又は複数の再分配層はまた、そのようなシステムによって集積回路として製造されてよい。例えば、集積回路１００は、コンピュータ可読媒体に記憶された命令を用いてデバイス９００内での使用のために作製されてよく、命令は、実行されるときに、少なくとも１つの伝導性層から構成される再分配層（ＲＤＬ）を介してＩＣ内における１つの位置から他の位置への電気的な情報を再分配しするように動作する集積回路を集積回路設計システムに作製させ、ＲＤＬは少なくとも複数のワイヤボンドパッド及び複数の半田パッドを有しており、複数の半田パッドは各々ＲＤＬと直接電気的に連通する半田濡れ性材質を備えている。ここに説明される他の動作を実行する再分配層を有する集積回路もまた、適切に製造されてよい。
【００４６】
デバイス９００はまた、１つ以上のプロセッサ９０２によって実行され得る実行可能な命令を記憶しているメモリ９０４、例えばＲＡＭ、ＲＯＭ、スタティック、ディスクリート論理、ダイナミック、フラッシュのような小待ち時間不揮発性メモリ及び／又は任意の適切な光磁気的若しくは電子的なデータストレージを含む。メモリ９０４はまた、非ローカルメモリ、例えばイントラネットサーバ、インターネットサーバを介して利用可能なネットワークされたメモリ、又は任意の適切な非ローカルメモリを含んでいてもよい。図示はしないが、メモリ９０４はまた、集積回路１００内に実装されていてもよい。
【００４７】
デバイス９００はまた、ディスプレイ９０６及び／又は任意の他の適切な回路、インタフェース、構造若しくは機能的動作を含んでいてもよい。プロセッサ９０２、メモリ９０４、及び／又はディスプレイ９０６は、バスがローカル、ワイヤレス、ネットワーク接続又は任意の適切なリンクであるかにかかわらず、バス９０８及び／又は任意の他の適切な通信メカニズムを介して通信してよい。
【００４８】
上述したように、集積回路１００は、数ある利点のなかでも特に、ダイ積層を用いる既知の集積回路製品、アセンブリ及び方法に対して改良された空間節約及び電気的な性能を提供する画定可能な構成を有する。本開示の実施形態において用いられるダイ積層構造はまた、複数の回路間での相互接続のより短い経路付けを提供することを支援し、より高速な信号伝搬並びに雑音及びクロストークの低減をもたらす。そのようなダイ積層構造はまた、パッドピッチを変更することを望むシステム設計者に対して改良された柔軟性を提供する。また、複数のワイヤボンドパッド及び複数の半田パッドを含むＲＤＬを形成するために用いられ得る基板の数を最小化することによって、コストが低減される。
【００４９】
この開示は特定の例を含むが、開示はそのようには限定されないことが理解されるべきである。図面、明細書、及び以下の特許請求の範囲の検討により、本開示の精神及び範囲から逸脱することなしに、多くの修正、変更、変形、置換、及び均等なものが当業者に生じ得るであろう。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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