(57)【要約】ダミーメモリセルＤＭＣ１、ＤＭＣ２は、マトリックスの外周部に位置するリアルメモリセルＭＣの外側に配置される。第１コンタクトは、半導体基板上に積層される２つの配線層間を接続し、各メモリセルＭＣ、ＤＭＣ１、ＤＭＣ２の周囲に配置され、隣接するメモリセルＭＣ、ＤＭＣ１、ＤＭＣ２に共有される。ダミーメモリセルＤＭＣ１、ＤＭＣ２に配置される第１コンタクトの数は、リアルメモリセルＭＣに配置される第１コンタクトの数より少なく設定される。このため、製造条件のばらつきによりウエル領域が正常に形成されない場合にも、ダミーメモリセルＤＭＣ１、ＤＭＣ２に異常な電源電流が流れることを防止でき、ラッチアップが発生することを防止できる。
2008114317.tif 000002
【特許請求の範囲】
【請求項１】
トランジスタを有し、マトリックス状に配置されるリアルメモリセルと、
前記マトリックスの外周部に位置するリアルメモリセルの外側に配置され、前記リアルメモリセルの前記トランジスタと同じ構造のトランジスタを少なくとも一つ有するダミーメモリセルと、
半導体基板上に積層される２つの配線層間を接続し、各メモリセルの周囲に配置され、隣接するメモリセルに共有される第１コンタクトとを備え、
前記ダミーメモリセルに配置される第１コンタクトの数は、前記リアルメモリセルに配置される第１コンタクトの数より少なく設定されることを特徴とする半導体メモリ。
【請求項２】
請求項１記載の半導体メモリにおいて、
前記ダミーメモリセル内の配線の一部がオープン状態に設定されることを特徴とする半導体メモリ。
【請求項３】
請求項１又は２記載の半導体メモリにおいて、
前記ダミーメモリセルにおいて、
前記リアルメモリセルに隣接する境界部分に配置される第１コンタクトは、前記リアルメモリセルに共有され、
前記リアルメモリセルに隣接しない境界部分に配置される第１コンタクトの少なくとも１つは、前記リアルメモリセルに比べて欠落していることを特徴とする半導体メモリ。
【請求項４】
請求項１〜３のいずれか一つに記載の半導体メモリにおいて、
第１方向に並ぶリアルメモリセルの列の上に延在するワード線と、
前記第１方向と直交する第２方向に並ぶリアルメモリセルの列の上に延在するビット線とを備え、
前記ワード線の下に配置されるダミーメモリセルと、前記ビット線の下に配置されるダミーメモリセルは、形成される第１コンタクトの数が異なることを特徴とする半導体メモリ。
【請求項５】
請求項４記載の半導体メモリにおいて、
前記リアルメモリセルおよび前記ダミーメモリセルは、相補の入出力ノードを有するラッチを備え、
前記ビット線の下に配置されるダミーメモリセルは、前記入出力ノードの一方を電源線に接続するためのクリップ配線を備えていることを特徴とする半導体メモリ。
【請求項６】
請求項１〜５のいずれか一つに記載の半導体メモリにおいて、
前記ダミーメモリセルに形成されるトランジスタの数および構造は、前記リアルメモリセルに形成されるトランジスタの数および構造と同じであることを特徴とする半導体メモリ。
【請求項７】
請求項１〜６のいずれか一つに記載の半導体メモリにおいて、
額縁状に配置されるダミーメモリセル群の外周部の第１コンタクトは、全て欠落していることを特徴とする半導体メモリ。
【請求項８】
請求項７記載の半導体メモリにおいて、
一方向に並ぶリアルメモリセルの列の間に配置され、半導体基板のウエル領域を電源線に接続するための第２コンタクトを有するタップセルを備えていることを特徴とする半導体メモリ。
【請求項９】
請求項１〜８のいずれか一つに記載の半導体メモリにおいて、
前記各リアルメモリセルおよび前記各ダミーメモリセルは、前記トランジスタのソースおよびドレインを構成する拡散層領域を備え、
額縁状に配置されるダミーメモリセルは、外周側に位置する拡散層領域を前記リアルメモリセルに比べて欠落して構成されていることを特徴とする半導体メモリ。
【請求項１０】
請求項１〜９のいずれか一つに記載の半導体メモリにおいて、
一方向に並ぶリアルメモリセルの列の上に延在するビット線と、
前記リアルメモリセルの列の一端側に配置され、予め設定された論理値を記憶するセルフタイミングメモリセルと、
前記リアルメモリセルの列の他端側に配置され、前記セルフタイミングメモリセルから読み出されるデータ信号の出力タイミングに同期して動作し、前記リアルメモリセルから読み出されるデータ信号を増幅するセンスアンプとを備えていることを特徴とする半導体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】  本発明は、リアルメモリセルの周囲に配置されるダミーメモリセルを有する半導体メモリに関する。
【背景技術】
【０００２】  一般に、ＳＲＡＭ等の半導体メモリでは、メモリセルのレイアウトパターンの密度は、周辺回路のレイアウトパターンの密度に比べて高い。このため、メモリセルアレイと周辺回路の境界において、ハレーション等の影響によりフォトレジストは変形しやすい。近年、素子構造の微細化に伴い、フォトレジストの形状は小さくなってきており、フォトレジストは変形しやすく、あるいは位置がずれやすくなっている。例えば、トランジスタのゲート等を形成するためのフォトレジストが変形した場合、トランジスタが正常に動作しない場合がある。特に、メモリセルアレイの外周部に位置するメモリセルは、ハレーションの影響を受けやすく、不良になりやすい。この種のフォトレジストの変形や位置ずれに起因する不良を防止するために、メモリセルアレイの周囲にダミーメモリセルを配置する手法が提案されている（例えば、特許文献１参照）。
【特許文献１】特開昭６１−２１４５５９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】  ダミーメモリセルは、半導体基板上に形成されるトランジスタのゲートや、配線パターンの変形および位置ずれを防止するために配置される。一方、ダミーメモリセルは、半導体基板の表面に形成されるウエル領域の形状の変形を防止できない。一般に、ダミーメモリセルは、データを保持するリアルメモリセルと同じレイアウト構造を有している。このため、ウエル領域を形成するフォトレジストが変形し、あるいはその位置がずれると、ウエル領域の端部に近いダミーメモリセルは、ゲート等の形状が正常な場合にも異常な電源電流を流す場合がある（リーク不良）。例えば、半導体基板にｎ形ウエル領域を形成するための製造工程においてフォトレジストが変形し、ｎ形ウエル領域を形成するためのフォトレジストの開口面積が大きくなると、ｎ形ウエル領域は大きくなる。これにより、ｎ形ウエル領域の境界に隣接するｐ形ウエル領域の拡散領域（ダミーメモリセルのトランジスタのソース、ドレイン）が、ｎ形ウエル領域とショートすると、予期せぬリーク電流（電源電流）が流れる。この電流が引き金となりラッチアップを起こす場合がある。【０００４】  本発明の目的は、ダミーメモリセルを有する半導体メモリにおいて、ウエル領域が正常に形成されない場合にも、ダミーメモリセルに異常な電源電流が流れることを防止することである。
【課題を解決するための手段】
【０００５】  本発明の一形態では、リアルメモリセルは、マトリックス状に配置される。ダミーメモリセルは、マトリックスの外周部に位置するリアルメモリセルの外側に配置される。第１コンタクトは、半導体基板上に積層される２つの配線層間を接続し、メモリセルの周囲に配置され、隣接するメモリセルに共有される。【０００６】  ダミーメモリセルに配置される第１コンタクトの数は、リアルメモリセルに配置される第１コンタクトの数より少なく設定される。半導体メモリでは、その製造中に、メモリセルのマトリックスと周辺回路との境界において、レイアウトパターンの密度の違いによりフォトレジストの形状が変化し、ウエル領域が正常に形成されないおそれがある。このと
き、ダミーメモリセルにおいて、ある極性のウエル領域と、このウエル領域に隣接する極性の異なるウエル領域に形成される拡散層領域とがショートする場合がある。しかし、本発明では、ダミーメモリセルは、第１コンタクトの一部を欠落して形成される。このため、製造条件のばらつきによりウエル領域が正常に形成されない場合にも、ダミーメモリセルに異常な電源電流が流れることを防止できる。換言すれば、ウエル領域と拡散層領域のショートに起因して、ラッチアップが発生することを防止できる。【０００７】  本発明の一形態における好ましい例では、ダミーメモリセルにおいて、リアルメモリセルに隣接する境界部分に配置される第１コンタクトは、リアルメモリセルに共有される。各ダミーメモリセルにおいて、リアルメモリセルに隣接しない境界部分に配置される第１コンタクトの少なくとも１つは、リアルメモリセルに比べて欠落している。このため、リアルメモリセルに接続される第１コンタクトを欠落させることなく、ラッチアップが発生することを防止できる。【０００８】  本発明の一形態における好ましい例では、ワード線の下に配置されるダミーメモリセルと、ワード線に直交するビット線の下に配置されるダミーメモリセルは、形成される第１コンタクトの数が異なる。第１コンタクトの仕様を、ダミーメモリセルの位置に応じて変更することにより、ダミーメモリセルの位置に応じて、ラッチアップの発生を最適に防止できる。【０００９】  本発明の一形態における好ましい例では、ダミーメモリセルに形成されるトランジスタの数および構造は、リアルメモリセルに形成されるトランジスタの数および構造と同じである。あるいは、ダミーメモリセルは、少なくとも一部のトランジスタがリアルメモリセルと同じ構造を有する。このため、外周部に位置するリアルメモリセルのトランジスタ等の形状が変形することを防止できる。換言すれば、ダミーメモリセルにラッチアップの対策を施す場合にも、ダミーメモリセルの機能が低下することはない。
【図面の簡単な説明】
【００１０】
【図１】本発明の第１の実施形態を示すブロック図である。
【図２】図１に示したメモリセルセルアレイの詳細を示すブロック図である。
【図３】図２に示したリアルメモリセルのレイアウトの詳細を示す説明図である。
【図４】図２に示したダミーメモリセルＤＭＣ１のレイアウトの詳細を示す説明図である。
【図５】図２に示したリアルメモリセルＤＭＣ２のレイアウトの詳細を示す説明図である。
【図６】図２に示したメモリセルアレイの半導体基板の概要を示すレイアウト図である。
【図７】図２に示した領域Ａを示すレイアウト図である。
【図８】図２に示した領域Ｂを示すレイアウト図である。
【図９】図２に示した領域Ｃを示すレイアウト図である。
【図１０】図２に示した領域Ｄを示すレイアウト図である。
【図１１】図２に示した領域Ｅを示すレイアウト図である。
【図１２】図８に示したウエル領域の要部を示すレイアウト図である。
【図１３】本発明の第２の実施形態におけるメモリコアを示すブロック図である。
【図１４】図１３に示したメモリブロックの詳細を示すブロック図である。
【図１５】図１４に示した領域Ａを示すレイアウト図である。
【図１６】図１５に示したウエル領域の要部を示すレイアウト図である。
【図１７】本発明の第３の実施形態におけるメモリセルアレイの詳細を示すブロック図である。
【図１８】図１７に示した領域Ａを示すレイアウト図である。
【図１９】本発明の第４の実施形態におけるウエル領域の要部を示すレイアウト図である。
【図２０】本発明の第５の実施形態におけるウエル領域の要部を示すレイアウト図である。
【図２１】第６の実施形態におけるダミーメモリセルＤＭＣ１のレイアウトの詳細を示す説明図である。
【図２２】本発明の第７の実施形態を示すブロック図である。
【図２３】図２２に示したセルフタイミングメモリセルのレイアウトの詳細を示す説明図である。
【図２４】本発明の第７の実施形態のメモリセルアレイを示すレイアウト図である。
【発明を実施するための最良の形態】
【００１１】  以下、本発明の実施形態を図面を用いて説明する。図中、太線で示した信号線は、複数本で構成されている。また、太線が接続されているブロックの一部は、複数の回路で構成されている。信号が伝達される信号線には、信号名と同じ符号を使用する。【００１２】  図１は、本発明の第１の実施形態を示している。半導体メモリは、例えば、９０ｎｍプロセスを用いて製造されるＳＲＡＭである。ＳＲＡＭは、単独の半導体チップとして形成され、あるいは、ＣＰＵ等のコントローラとともにシステムＬＳＩに搭載されるＳＲＡＭマクロとして形成される。ＳＲＡＭは、ワードドライバＷＤ、コラムデコーダＣＤＥＣ、データ入出力回路Ｉ／Ｏ、読み書き制御回路ＲＷ、プリチャージ回路ＰＲＥ、動作制御回路ＣＮＴＬおよびメモリセルアレイＡＲＹを有している。【００１３】  ワードドライバＷＤは、読み出し動作時および書き込み動作時に、外部から供給されるアドレス信号（ロウアドレス）に応じてワード線ＷＬのいずれかを低レベルから高レベルに活性化する。コラムデコーダＣＤＥＣは、読み出し動作時および書き込み動作時に、外部から供給されるアドレス信号（コラムアドレス）に応じてコラムスイッチＣＳＷのいずれかをオンするためのコラム選択信号ＣＬを低レベルから高レベルに活性化する。【００１４】  データ入出力回路Ｉ／Ｏは、読み出し動作時にビット線ＢＬ、ＸＢＬおよびコラムスイッチＣＳＷを介してリアルメモリセルＭＣから出力される読み出しデータを図示しない外部データ端子に出力する。また、データ入出力回路Ｉ／Ｏは、書き込み動作時に外部データ端子で受ける書き込みデータを、コラムスイッチＣＳＷを介してリアルメモリセルＭＣに出力する。【００１５】  読み書き制御回路ＲＷは、センスアンプＳＡ、ライトアンプＷＡ（図２に示す）およびコラムスイッチＣＳＷを有している。センスアンプＳＡは、ビット線対ＢＬ、ＸＢＬ毎に形成されている。各センスアンプＳＡは、読み出し動作時および書き込み動作時に、ビット線ＢＬ、ＸＢＬの電圧差を差動増幅する。ライトアンプＷＡは、書き込みデータの信号量を増幅し、相補のデータ信号としてビット線ＢＬ、ＸＢＬに供給する。コラムスイッチＣＳＷは、例えば、ｎＭＯＳトランジスタで構成されており、コラム選択信号が高レベルのときにオンする。【００１６】  プリチャージ回路ＰＲＥは、ビット線対ＢＬ、ＸＢＬをプリチャージ電圧線（例えば、電源線ＶＤＤ）に接続する複数のトランジスタスイッチ（図示せず）を有している。プリチャージ回路ＰＲＥは、リアルメモリセルＭＣがアクセスされないスタンバイ期間に、ビット線対ＢＬ、／ＢＬを高レベル電圧にプリチャージする。スタンバイ期間は、書き込み動作と読み出し動作とが実行されない期間であり、ワード線ＷＬが低レベルに非活性化されている期間である。電源電圧ＶＤＤは、ＳＲＡＭの外部から供給されてもよく、ＳＲＡＭの内部で生成してもよい。【００１７】  動作制御回路ＣＮＴＬは、ＳＲＡＭの外部から供給されるコマンド信号に応じて、ワードドライバＷＤ、コラムデコーダＣＤＥＣ、データ入出力回路Ｉ／Ｏ、読み書き制御回路ＲＷ、プリチャージ回路ＰＲＥの動作を制御する制御信号（タイミング信号）を出力する���コマンド信号は、例えば、チップセレクト信号、ライトイネーブル信号、アウトプットイネーブル信号である。動作制御回路ＣＮＴＬは、これ等信号の論理の組み合わせに応じて、読み出し動作を実行するための読み出しコマンド、書き込み動作を実行するための書き込みコマンド、およびスタンバイ状態を検出する。【００１８】  メモリセルアレイＡＲＹは、マトリックス状に配置された複数のリアルメモリセルＭＣ、図の横方向（第１方向）に配列されるリアルメモリセルＭＣに接続されたワード線ＷＬ、および図の縦方向（第２方向）に配列されるリアルメモリセルＭＣに接続された相補のビット線対ＢＬ、ＸＢＬを有している。リアルメモリセルＭＣは、ビット線対ＢＬ、ＸＢＬおよびワード線ＷＬに接続されている。図の縦方向に並ぶリアルメモリセルＭＣは、同じビット線対ＢＬ、ＸＢＬに接続されている。図の横方向に並ぶリアルメモリセルＭＣは、同じワード線ＷＬに接続されている。【００１９】  リアルメモリセルＭＣは、一対のＣＭＯＳインバータで構成され、相補の入出力ノードＮＤ１、ＮＤ２を有するラッチＬＴと、入出力ノードＮＤ１、ＮＤ２にソース・ドレインの一方が接続された一対の転送トランジスタＴ１、Ｔ２（ｎＭＯＳトランジスタ）とを有している。出力がノードＮＤ１に接続されたＣＭＯＳインバータは、負荷トランジスタＬ１（ｐＭＯＳトランジスタ）および駆動トランジスタＤ１（ｎＭＯＳトランジスタ）で構成される。出力がノードＮＤ２に接続されたＣＭＯＳインバータは、負荷トランジスタＬ２（ｐＭＯＳトランジスタ）および駆動トランジスタＤ２（ｎＭＯＳトランジスタ）で構成される。すなわち、メモリセルＭＣは、６トランジスタタイプのスタティックメモリセルである。負荷トランジスタＬ１、Ｌ２のソースは、電源線ＶＤＤに接続されている。駆動トランジスタＤ１、Ｄ２のソースは、接地線ＶＳＳに接続されている。なお、図１には示していないが、メモリセルアレイＡＲＹは、ダミーメモリセルＤＭＣ（図２のＤＭＣ１、ＤＭＣ２）と、タップセル（図２のＴＰ）を有している。【００２０】  図２は、図１に示したメモリセルセルアレイＡＲＹの詳細を示している。ダミーメモリセルＤＭＣ１は、図においてリアルメモリセルＭＣのマトリックスの左右両側にダミービット線ＤＢＬ、ＸＤＢＬに沿って配置されている。ダミーメモリセルＤＭＣ２は、図において、リアルメモリセルＭＣのマトリックスの上下両側にダミーワード線ＤＷＬに沿って配置されている。このように、ダミーメモリセルＤＭＣ１、ＤＭＣ２は、リアルメモリセルＭＣのマトリックスの外周部に額縁状に配置されている。ダミーメモリセルＤＭＣ１、ＤＭＣ２の詳細は、後述する図４および図５に示す。【００２１】  ダミービット線ＤＢＬ、ＸＤＢＬは、ダミーセンスアンプＤＳＡおよびダミーライトアンプＤＷＡおよび図示しないダミーコラムスイッチに接続されている。図の上側のダミーワード線ＤＷＬに接続されたダミーメモリセルＤＭＣ１、ＤＭＣ２の列の上側には、タップセルＴＰが配置されている。タップセルＴＰは、半導体基板のｎ形ウエル領域およびｐ形ウエル領域に電源電圧ＶＤＤおよび接地電圧ＶＳＳを供給するためのコンタクトを有する。タップセルＴＰ��詳細は、後述する図８および図９に示す。【００２２】  図３は、図２に示したリアルメモリセルＭＣのレイアウトの詳細を示している。図の左側は、トランジスタの接続関係を示し、図の右側は、メモリセルＭＣを形成するためのフォトマスクのパターン形状を示している。太い破線で示した四角形は、メモリセルＭＣの外形を示し、Ｘ印の付いた正方形は、第１コンタクトを示している。第１コンタクトは、第１金属配線層と第２金属配線層の間を接続するために、メモリセルＭＣの周囲に配置さ
れ、隣接するメモリセルＭＣまたはＤＭＣ１、ＤＭＣ２に共有される。第１金属配線層は、半導体基板に最も近い金属配線層である。第２金属配線層は、第１金属配線層の上に位置する金属配線層である。【００２３】  例えば、第１コンタクトは、第１金属配線層と第２金属配線層の間に形成される貫通穴に導電部材を埋め込んでプラグとして形成される。半導体メモリの製造工程では、第１金属配線層上に形成された絶縁膜に貫通穴が形成され、プラグが形成される。この後、絶縁膜の表面を平坦にするために絶縁膜およびプラグの上部が削られ、平坦な絶縁膜上に第２金属配線層が形成される。平坦化は、エッチバックあるいはＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）技術を用いて行われる。第１コンタクトの形成時に平坦化工程がある場合、第２金属配線層は、第１コンタクトの有無に依存せず常に平坦になり、配線形状は、フォトレジストのパターン形状と同じ形状になる。これに対して、平坦化工程がない場合、第１コンタクトが存在する部分と、第１コンタクトが存在しない部分とでは段差が生じる。このため、第２金属配線層は、平坦にならず、配線形状は、フォトレジストのパターン形状と同じ形状にならない部分が発生する場合がある。【００２４】  図中の記号Ｆは、後述する図７等に示すように、レイアウトパターンの転写の向きを示している。なお、特に図示していないが、第１金属配線層を拡散層に接続するためのコンタクトは、トランジスタＴ１、Ｔ２、Ｌ１、Ｌ２、Ｄ１、Ｄ２のソースおよびドレインにそれぞれ形成される。トランジスタに付した符号Ｔ１、Ｔ２、Ｌ１、Ｌ２、Ｄ１、Ｄ２は、図１に示した符号に対応する。【００２５】  図の右側において、実線で示した網掛けのパターンは、拡散層を示す。斜線を付けた四角形で示したパターンは、ポリシリコン層を示す。破線で示したパターンは、第１金属配線層を示す。第１金属配線層は、コンタクトを介することなくポリシリコン層に接続可能である。拡散層上に配置されるポリシリコンは、トランジスタのゲートを構成する。ゲートの下側の拡散層パターンは、トランジスタのチャネルを構成する。ゲートの両側に位置する拡散層領域は、トランジスタのソースまたはドレインを構成する。図の左側において、太線で示したワード線ＷＬおよびビット線ＢＬ、ＸＢＬは、第１金属配線層より上側に位置する第２金属配線層を用いて配線される。【００２６】  図４は、図２に示したダミーメモリセルＤＭＣ１のレイアウトの詳細を示している。ダミーメモリセルＤＭＣ１は、リアルメモリセルＭＣと同じ転送トランジスタＴ１、Ｔ２、負荷トランジスタＬ１、Ｌ２および駆動トランジスタＤ１、Ｄ２を有する。すなわち、ダミーメモリセルＤＭＣ１に形成されるトランジスタの数および構造（サイズ）は、リアルメモリセルＭＣに形成されるトランジスタの数および構造（サイズ）と同じである。【００２７】  図の左側において、網掛けの丸印は、リアルメモリセルＭＣに配置されるべき第１コンタクトに対応する第１コンタクトが存在しないことを示している。二重丸は、隣にリアルメモリセルＭＣが配置されるときにワード線ＷＬに接続される第１コンタクトが配置され、隣にリアルメモリセルＭ���が配置されないときに第１コンタクトが存在しないことを示す。図の右側において、破線で示したＸ印の付いた正方形（トランジスタＴ１に隣接する）は、図の左側の二重丸に対応する。その他の構成は、図３に示したリアルメモリセルＭＣと同じである。すなわち、ダミーメモリセルＤＭＣ１では、ドライバトランジスタＤ１のソースは、第１コンタクトを介して必ず接地線ＧＮＤに接続される。図３および図４を比較して分かるように、ダミーメモリセルＤＭＣ１の第１コンタクトの数は、リアルメモリセルＭＣに配置される第１コンタクトの数より少ない。【００２８】  図５は、ダミーメモリセルＤＭＣ２のレイアウトの詳細を示している。ダミーメモリセルＤＭＣ２は、リアルメモリセルＭＣと同じ転送トランジスタＴ１、Ｔ２、負荷トランジ
スタＬ１、Ｌ２および駆動トランジスタＤ１、Ｄ２を有する。すなわち、ダミーメモリセルＤＭＣ２に形成されるトランジスタの数および構造（サイズ）は、リアルメモリセルＭＣに形成されるトランジスタの数および構造（サイズ）と同じである。【００２９】  ダミーメモリセルＤＭＣ２では、転送トランジスタＴ２をビット線ＸＢＬ（またはＢＬ）に接続すべき第１コンタクトが存在しない。その他の第１コンタクトは、リアルメモリセルＭＣと同様に配置される。その他の構成は、図３に示したリアルメモリセルＭＣと同じである。図３、図４および図５を比較して分かるように、ダミーメモリセルＤＭＣ２の第１コンタクトの数は、リアルメモリセルＭＣに配置される第１コンタクトの数より少なく、ダミーメモリセルＤＭＣ１に配置される第１コンタクトの数より多い。換言すれば、ダミーメモリセルＤＭＣ１、ＤＭＣ２に配置される第１コンタクトの数は、互いに異なる。【００３０】  但し、上述したように、第１コンタクトの形成後に平坦化工程が実施されるため、第１コンタクトの有無により、第２金属配線層の配線形状が変わることはない。すなわち、リアルメモリセルＭＣおよびダミーメモリセルＤＭＣ１、ＤＭＣ２の第２金属配線の形状は、互いに等しくなる。一方、電流経路を遮断するために拡散層の一部を削除する場合、拡散層とともに拡散層に接続されるコンタクトを削除する必要がある。このため、既に開発済みの半導体メモリのレイアウトデータから拡散層の一部を削除する場合、２層のレイアウトデータを変更する必要がある。これに対して、本発明では、第１コンタクトのレイアウトデータを変更するだけでよい。【００３１】  図６は、図２に示したメモリセルアレイＡＲＹの半導体基板の概要を示している。図３−図５に示したように、各メモリセルＭＣ、ＤＭＣ１、ＤＭＣ２は、図の横方向の両側にｎＭＯＳトランジスタが形成され、図の中央にｐＭＯＳトランジスタが形成される。このため、ｐＭＯＳトランジスタの基板領域であるｎ型ウエル領域ＮＷは、図６の縦方向に並ぶメモリセルＭＣ、ＤＭＣ１（またはＤＭＣ２）およびタップセルＴＣの中央部分に形成される。ｎＭＯＳトランジスタの基板領域であるｐ型ウエル領域ＰＷは、図６の縦方向に並ぶメモリセルＭＣ、ＤＭＣ１（またはＤＭＣ２）およびタップセルＴＣの両側部分に形成される。ｐ型ウエル領域ＰＷは、隣接するメモリセルＭＣ、ＤＭＣ１、ＤＭＣ２およびタップセルＴＣにより共通に形成される。メモリセルＭＣ、ＤＭＣ１、ＤＭＣ２は、メモリセルアレイＡＲＹの周囲に配置される周辺回路に比べて、ウエル領域ＮＷ、ＰＷの幅は狭い。このため、ウエル領域ＮＷ、ＰＷのレイアウト密度が変化するメモリセルアレイＡＲＹの外周部（ダミーメモリセルＤＭＣ１、ＤＭＣ２）では、ウエル領域ＮＷ、ＰＷを形成するためのフォトレジストが変形しやすい。本発明では、ウエル領域ＮＷ、ＰＷ用のフォトレジストが変形した場合にも、後述するように、異常な電源電流が流れることを防止でき、ラッチアップを防止できる。【００３２】  図７は、図２の領域Ａのレイアウトを示している。図中の白い四角は、電源線ＶＤＤに接続される第１コンタクトを示している。黒い四角は、接地線ＧＮＤに接続される���１コンタクトを示している。長い円形は、第１コンタクトが、配線や別の層のコンタクトを介して上層のワード線ＷＬまたはビット線ＢＬ、ＸＢＬに接続されることを示している。第１コンタクトは、隣接するリアルメモリセルＭＣにより共有される。【００３３】  図８および図９は、図２の領域Ｂおよび領域Ｃのレイアウトを示している。タップセルＴＰ内の白い四角は、電源線ＶＤＤに接続される第２コンタクトを示している。タップセルＴＰ内の黒い四角は、接地線ＧＮＤに接続される第２コンタクトを示している。第２コンタクトは、電源線ＶＤＤおよび接地線ＧＮＤを拡散層領域に直接接続するためのコンタクトである。なお、第２コンタクトを、拡散層領域に接続されるコンタクト、第１コンタクトおよび第１コンタクトより上層に形成されるコンタクトにより構成してもよい。【００３４】  網掛けのセルは、リアルメモリセルＭＣを示している。各ドライバトランジスタＤ１、Ｄ２のソースは、互いに隣接する４つのメモリセルで共通である。このため、ドライバトランジスタＤ１のソースの第１コンタクトは、メモリセルの種類に関わらず接地線ＧＮＤに接続される。第１コンタクトは、隣接するリアルメモリセルＭＣ、ＤＭＣ１、ＤＭＣ２により共有される。また、図４で説明したように、リアルメモリセルＭＣの左側に位置するダミーメモリセルＤＭＣ１では、転送トランジスタＴ１のゲートは、第１コンタクトを介してワード線ＷＬに接続されている。このように、ダミーメモリセルＤＭＣ１において、リアルメモリセルＭＣに隣接する境界部分には、リアルメモリセルＭＣに共有される第１コンタクトが配置される。リアルメモリセルＭＣに隣接しない境界部分に配置されるべき第１コンタクトは、リアルメモリセルＭＣに比べて欠落している。【００３５】  一方、ダミーメモリセルＤＭＣ２では、転送トランジスタＴ１、Ｔ２のゲートは、第１コンタクトを介して接地線ＧＮＤに接続されている。転送トランジスタＴ１、Ｔ２のゲートは、接地線ＧＮＤに接続されたダミーワード線ＤＷＬに接続されている。また、転送トランジスタＴ２をビット線ＢＬまたはＸＢＬに接続するための第１コンタクトのみが、リアルメモリセルＭＣに比べて欠落している。換言すれば、ダミーメモリセルＤＭＣ２において、リアルメモリセルＭＣに隣接する境界部分には、リアルメモリセルＭＣに共有される第１コンタクトが配置される。リアルメモリセルＭＣに隣接しない境界部分に配置されるべき第１コンタクトの少なくとも１つは、リアルメモリセルＭＣに比べて欠落している。さらに、ワード線ＷＬの下に配置されるダミーメモリセルＤＭＣ１と、ビット線ＢＬまたはＸＢＬの下に配置されるダミーメモリセルＤＭＣ２では、形成される第１コンタクトの数が異なる。【００３６】  図１０および図１１は、図２の領域Ｄおよび領域Ｅのレイアウトを示している。領域Ｄ、Ｅにおいても、ダミーメモリセルＤＭＣ１では、転送トランジスタＴ１のゲートに接続されている第１コンタクトおよびドライバトランジスタＤ１のソースに接続される第２コンタクトのみが配置され、その他の第１コンタクトは欠落している。ダミーメモリセルＤＭＣ２では、転送トランジスタＴ２をビット線ＢＬまたはＸＢＬに接続��るための第１コンタクトのみが、リアルメモリセルＭＣに比べて欠落している。【００３７】  図１２は、図８のウエル領域の要部のレイアウトを示している。この例では、タップセルＴＰが、ダミーメモリセルＤＭＣ２の外側（図の上側）に配置される。このため、例えば、ｎ型ウエル領域ＮＷおよびｐ型ウエル領域ＰＷは、それらの端部をタップセルＴＰの端部に合わせて配置される。図中の太い実線は、レイアウトデータ（設計データ）を示している。太い破線で示した円弧Ｃ１は、半導体基板に実際に形成されるｎ型ウエル領域ＮＷの形状を示している。この変形は、例えば、ウエル領域ＮＷ、ＰＷを形成するためのフォトレジストが、製造条件のばらつきにより変形することに起因する。すなわち、ＳＲＡＭの製造中に、メモリセルアレイＡＲＹと周辺回路の境界において、ウエル領域ＮＷ、ＰＷのレイアウトパターンの密度の違いによりフォトレジストの形状が変化し、ウエル領域が正常に形成されない場合がある。【００３８】  ダミーメモリセルＤＭＣ２の転送トランジスタＴ２のソース、ドレインの一方（拡散層領域）は、第１コンタクトが欠落しており、オープン状態（ｏｐｅｎ）になっている。このため、万一、製造条件のばらつきによりｎ形ウエル領域ＮＷの形成位置がずれたり、ｎ形ウエル領域ＮＷが変形し、転送トランジスタＴ２の拡散層領域がｎ形ウエル領域ＮＷにショートした場合にも、異常な電源電流が流れることを防止でき、ラッチアップを防止できる。【００３９】  なお、タップセルＴＰが、ダミーメモリセルＤＭＣ２の外側に配置される場合、ｎ型ウ
エル領域ＮＷの端部とダミーメモリセルＤＭＣ２の端部とは離れている。このため、ｎ型ウエル領域ＮＷの端部が変形した場合にも、負荷トランジスタＬ１のソース（ＶＤＤ）とｐ型ウエル領域ＰＷ（ＧＮＤ）との間にリークパスが生じる可能性は低い。したがって、ｎ型ウエル領域ＮＷの変形によりラッチアップが発生することを防止できる。【００４０】  以上、第１の実施形態では、ダミーメモリセルＤＭＣ１、ＤＭＣ２は、第１コンタクトの一部を欠落して形成されるため、ウエル領域ＮＷ、ＰＷが正常に形成されない場合にも、ダミーメモリセルＤＭＣ１、ＤＭＣ２に異常な電源電流が流れることを防止できる。換言すれば、ウエル領域ＮＷ、ＰＷと拡散層領域のショートに起因して、ラッチアップが発生することを防止できる。ラッチアップは、ＳＲＡＭを搭載するシステムの動作環境に依存して発生する場合がある。本発明では、ラッチアップが発生することを防止できるため、ＳＲＡＭの信頼性を向上できる。【００４１】  各ダミーメモリセルＤＭＣ１、ＤＭＣ２において、欠落される第１コンタクトは、リアルメモリセルＭＣに共有される第１コンタクトではなく、リアルメモリセルＭＣに隣接しない境界部分に配置されるべき第１コンタクトである。リアルメモリセルＭＣに接続される第１コンタクトを欠落させることなく、すなわち、リアルメモリセルＭＣが正常に動作する状態を保持して、ラッチアップが発生することを防止できる。【００４２】  第１コンタクトの仕様をダミーメモリセルＤＭＣ１、ＤＭＣ２で相違させることにより、ダミーメモリセルＤＭＣ１、ＤＭＣ２の位置に応じて、ラッチアップの発生を最適に防止できる。ダミーメモリセルＤＭＣ１、ＤＭＣ２は、リアルメモリセルＭＣと同じトランジスタ構造を有しているため、メモリセルアレイＡＲＹの外周部に位置するリアルメモリセルＭＣのトランジスタ等の形状が変形することを防止できる。換言すれば、ダミーメモリセルＤＭＣ１、ＤＭＣ２にラッチアップの対策を施す場合にも、ダミーメモリセルＤＭＣ１、ＤＭＣ２の機能が低下することはない。【００４３】  図１３は、本発明の第２の実施形態におけるメモリコア１８Ａを示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、ＳＲＡＭは、４つのメモリブロックＢＬＫ１−４を有している。各メモリブロックＢＬＫ１−４は、２つのメモリセルアレイＡＲＹと、これ等メモリセルアレイＡＲＹで共有されるセンスアンプＳＡ、ライトアンプＷＡおよびコラムスイッチＣＳＷを有している。その他の構成は、第１の実施形態と同じである。【００４４】  図１４は、図１３に示したメモリブロック（例えば、ＢＬＫ１）の詳細を示している。各メモリセルアレイＡＲＹにおいて、網掛けの四角形は、リアルメモリセル（ＭＣ）を示す。白い四角形は、ダミーメモリセル（ＤＭＣ１またはＤＭＣ２）を示す。ダミーメモリセルは、リアルメモリセルのマトリックスの外周部に額縁状に配置されている。破線で塗った四角形は、タップセルＴＰを示している。各メモリセルアレイＡＲＹは、図の横方向に並ぶリアルメモリセルにより複数のメモリセル列が構成されている。各メ��リセル列は、図の横方向に延在する図示しないワード線に接続されている。図中の記号Ｆは、レイアウトパターンの転写の向きを示している。【００４５】  図の縦方向に並ぶ所定数のメモリセル列の間には、タップセルＴＰを並べたタップセル列が配置されている。タップセルＴＰは、図８および図９に示した構造を有しており、ｎ型ウエル領域ＮＷに電源電圧ＶＤＤを供給するための第２コンタクトおよびｐ型ウエル領域ＰＷに接地電圧ＧＮＤを供給するための第２コンタクトを有している。【００４６】  図１５は、図１４の領域Ａのレイアウトを示している。第１の実施形態（図８）との違いは、ダミーメモリセルＤＭＣ２の代わりにダミーメモリセルＤＭＣ３が形成されること
、およびダミーメモリセルＤＭＣ３の外側にタップセルＴＰが存在しないことである。ダミーメモリセルＤＭＣ３は、ドライバトランジスタＤ１のソースに接続される第１コンタクトと、負荷トランジスタＬ１のソースに接続される第１コンタクトが欠落している点で、ダミーメモリセルＤＭＣ２と相違している。ダミーメモリセルＤＭＣ３のその他の構成は、ダミーメモリセルＤＭＣ２と同じである。この実施形態では、図１５から分かるように、額縁状に配置されるダミーメモリセル群（ＤＭＣ１、ＤＭＣ３）の外周部の第１コンタクトは、全て欠落している。【００４７】  図１６は、図１５のウエル領域の要部のレイアウトを示している。この例では、タップセルＴＰは、ダミーメモリセルＤＭＣ３の外側に配置されない。このため、ｎ型ウエル領域ＮＷおよびｐ型ウエル領域ＰＷの端部は、例えば、ダミーメモリセルＤＭＣ３の端部よりわずかに突出している。上述した図１２と同様に、図中の太い実線は、レイアウトデータ（設計データ）を示している。太い破線で示した円弧Ｃ１は、半導体基板に実際に形成されるｎ型ウエル領域ＮＷの形状を示している。ダミーメモリセルＤＭＣ３がメモリセルアレイＡＲＹの外周部に配置される場合、ｎ型ウエル領域ＮＷの端部とダミーメモリセルＤＭＣ３の端部とは比較的近くに位置する。このため、ｎ型ウエル領域ＮＷの端部が変形した場合、負荷トランジスタＬ１のソース（本来の電圧はＶＤＤ）とｐ型ウエル領域ＰＷ（ＧＮＤ）とが電気的に接続されるおそれがある。これを防止するために、第１の実施形態（図１２）と異なり、ダミーメモリセルＤＭＣ３において、負荷トランジスタＬ１のソースに接続される第１コンタクトは配置されず、負荷トランジスタＬ１のソースはオープン状態（ｏｐｅｎ）になる。【００４８】  以上、第２の実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、額縁状に配置されるダミーメモリセルＤＭＣ１、ＤＭＣ２の外周部の第１コンタクトを、リアルメモリセルＭＣに比べて全て欠落させる。これにより、製造条件のばらつきによりｎ形ウエル領域ＮＷの形成位置がずれたり、ｎ形ウエル領域ＮＷが変形した場合にも、異常な電源電流が流れることを確実に防止でき、ラッチアップを防止できる。特に、タップセルＴＰがリアルメモリセル列の間に配置される場合にも、ラッチアップを確実に防止できる。【００４９】  図１７は、本発明の第３の実施形態におけるメモリセルアレイＡＲＹの詳細を示している。第１の実施形態（図２）との違いは、ダミーメモリセルＤＭＣ２の代わりにダミーメモリセルＤＭＣ３を配置したこと、およびタップセルＴＰとダミーメモリセルＤＭＣ１、ＤＭＣ３の位置を逆にしたことである。その他の構成は、第１の実施形態と同じである。すなわち、この実施形態の半導体メモリは、ＳＲＡＭであり、メモリセルアレイＡＲＹは、ＳＲＡＭのメモリセルを有している。【００５０】  図１８は、図１７の領域Ａのレイアウトを示している。この実施形態では、第２の実施形態と同様に、ダミーメモリセルＤＭＣ３の外側にタップセルＴＰが存在しない。このため、ダミーメモリセルＤＭＣ３において、ドライバトランジスタＤ１のソースに接���される第１コンタクトと、負荷トランジスタＬ１のソースに接続される第１コンタクトは、欠落している。タップセルＴＰの構造は、上述した図８と同じである。また、額縁状に配置されるダミーメモリセル群（ＤＭＣ１、ＤＭ３）の外周部の第１コンタクトは、全て欠落している。以上、第３の実施形態においても、上述した第１および第２の実施形態と同様の効果を得ることができる。【００５１】  図１９は、本発明の第４の実施形態におけるウエル領域の要部のレイアウトを示している。このレイアウトは、上述した図８の左上の６つのセルに対応している。この実施形態では、図８において左上に配置されたダミーメモリセルＤＭＣ１は、メモリセルアレイＡＲＹの外周部に位置する拡散層領域ＤＦ１を、リアルメモリセルＭＣに比べて欠落して構
成されている。拡散層領域ＤＦ１は、転送トランジスタＴ２のソース、ドレインおよびドライバトランジスタＤ２のソース、ドレインを構成するための領域である。その他の構成は、第１の実施形態と同じである。すなわち、この実施形態の半導体メモリは、ＳＲＡＭである。拡散層領域ＤＦ１を形成しないことにより、図の左側のｎ型ウエル領域ＮＷが拡散層領域ＤＦ１側にずれあるいは変形して、拡散層領域ＤＦ１に電気的に接続された場合にも、ｎ型ウエル領域ＮＷ（ＶＤＤ）から拡散層領域ＤＦ１にリーク電流が流れることを防止できる。【００５２】  以上、第４の実施形態においても、上述した第１および第２の実施形態と同様の効果を得ることができる。さらに、この実施形態では、額縁状に配置されるダミーメモリセルＤＭＣ１における外周側に位置する拡散層領域ＤＦ１をリアルメモリセルＭＣに比べて欠落させる。これにより、製造条件のばらつきによりｎ形ウエル領域ＮＷの形成位置がずれたり、ｎ形ウエル領域ＮＷが変形した場合にも、異常な電源電流が流れることを確実に防止でき、ラッチアップを防止できる。【００５３】  図２０は、本発明の第５の実施形態におけるウエル領域の要部のレイアウトを示している。このレイアウトは、上述した図１５の左上の６つのセルに対応している。この実施形態では、第４の実施形態（図１９）と同様に、図１５の左上に配置されるダミーメモリセルＤＭＣ１は、メモリセルアレイＡＲＹの外周部に位置する拡散層領域ＤＦ１を、リアルメモリセルＭＣに比べて欠落して構成されている。その他の構成は、第１および第２の実施形態と同じである。すなわち、この実施形態の半導体メモリは、ＳＲＡＭである。以上、第５の実施形態においても、上述した第１、第２および第４の実施形態と同様の効果を得ることができる。【００５４】  図２１は、本発明の第６の実施形態におけるダミーメモリセルＤＭＣ３の詳細を示している。ビット線ＢＬまたはＸＢＬの下に配置されるダミーメモリセルＤＭＣ３は、ドライバトランジスタＤ２のドレインおよび転送トランジスタＴ２のドレイン（図１に示したラッチＬＴの入出力ノードＮＤ２）を電源線ＶＤＤに接続するためのクリップ配線ＣＬＩＰ１を有している点が、第２および第３の実施形態のダミーメモリセルＤＭＣ３と相違している。その他の構成は、第２または第３の実施形態と同じである。すなわち、この実施形態の半導体メモリは、ＳＲＡＭである。【００５５】  クリップ配線ＣＬＩＰ１は、図の右側に示すように、第２金属配線層を用いて形成される。ダミーメモリセルＤＭＣ３を構成するラッチの入出力ノードの一方を、電源電圧ＶＤＤにクリップすることにより、ラッチの入出力ノードの電圧を固定できる。これにより、データを保持しないダミーメモリセルＤＭＣ３のラッチの各ノードがフローティング状態になることを防止できる。したがって、ラッチを構成するトランジスタのゲートがチャージアップすることを防止できる。この結果、ゲートがチャージアップにより絶縁不良を起こすことを防止でき、あるいは、チャージアップによりラッチアップが発生することを防止できる。【００５６】  以上、第６の実施形態においても、上述した第１および第２の実施形態と同様の効果を得る��とができる。さらに、この実施形態では、ダミーメモリセルＤＭＣ２のラッチの入出力ノードを電源電圧ＶＤＤにクリップすることにより、トランジスタのゲートのチャージアップを防止でき、あるいは、ゲートの絶縁不良およびラッチアップの発生を防止できる。【００５７】  図２２は、本発明の第７の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、第１の実施形態のＳＲＡＭにセルフタイミング手法を取り入れて構成さ
れている。セルフタイミング手法は、センスアンプＳＡの動作タイミングを、ビット線ＢＬ、ＸＢＬの長さ（負荷容量）に依存して調整する手法である。セルフタイミング手法は、ユーザのシステム仕様に応じて、メモリセルアレイＡＲＹの大きさ（ビット線ＢＬ、ＸＢＬの長さ）を可変にする設計手法（コンパイルドメモリ）で採用される。【００５８】  メモリセルアレイＡＲＹは、センスアンプＳＡから最も離れた位置（図の縦方向に並ぶリアルメモリセルＭＣの列の一端側）に形成され、常に所定の値が読み出されるセルフタイミングメモリセルＳＭＣを有している。セルフタイミングメモリセルＳＭＣの転送トランジスタ（図示せず）は、メモリセルＭＣのアクセス要求に同期して動作制御回路ＣＮＴＬから出力されるアクセス信号ＡＣＳを受けてオンし、セルフタイミングビット線ＳＢＬに常に低論理レベルのデータ信号を出力する。アクセス信号ＡＣＳは、ダミービット線ＸＤＢＬを利用したセルフタイミングワード線ＳＷＬおよび配線Ｗ３を介して、セルフタイミングメモリセルＳＭＣの転送トランジスタのゲートに伝達される。【００５９】  セルフタイミングビット線ＳＢＬに伝達されるセルフタイミングメモリセルＳＭＣからのデータ信号は、インバータで増幅および反転され、センスアンプイネーブル信号ＳＥＮとして出力される。そして、図の縦方向に並ぶリアルメモリセルＭＣの列の他端側に配置されるセンスアンプＳＡは、センスアンプイネーブル信号ＳＥＮに同期して増幅動作を開始し、リアルメモリセルＭＣから読み出されるデータ信号を増幅する。セルフタイミング手法では、センスアンプＳＡは、ビット線ＢＬ、ＸＢＬの長さに依存して生成タイミングが可変にされるセンスアンプイネーブル信号ＳＥＮに同期して、常に最適なタイミングで動作する。【００６０】  図２３は、図２２に示したセルフタイミングメモリセルＳＭＣの詳細を示している。セルフタイミングメモリセルＳＭＣは、図２１に示したクリップ配線ＣＬＩＰ１の代わりにリアルメモリセルＭＣにクリップ配線ＣＬＩＰ２を配置して構成されている。クリップ配線ＣＬＩＰ２は、図の右側に示すように、第２金属配線層を用いて形成される。クリップ配線ＣＬＩＰ２は、ドライバトランジスタＤ２のドレイン、転送トランジスタＴ２のドレインおよびダミービット線ＸＤＢＬを電源線ＶＤＤに接続する。【００６１】  図２４は、第７の実施形態のメモリセルアレイＡＲＹの要部のレイアウトを示している。この実施形態では、第１の実施形態（図８）の左上に配置されるリアルメモリセルＭＣがセルフタイミングメモリセルＳＭＣに置き換えられている。セルフタイミングメモリセルＳＭＣの上方には、セルフタイミングビット線ＳＢＬおよびダミービット線ＸＤＢＬが配線される。セルフタイミングビット線ＳＢＬの下方に配置されるリアルメモリセルＭＣは、セルフタイミングメモリセルＳＭＣと同じクリップ配線ＣＬＩＰ２が形成される。但し、これ等のリアルメモリセルＭＣは、外部端子を介して供給されるデータを保持しない。【００６２】  以上、第７の実施形態では、本発明を、セルフタイミング手法を取り入れたＳＲＡＭに適用した場合にも、上述した第１の実施形態と同様の効果を得ることができる。��００６３】  なお、上述した実施形態では、本発明をＳＲＡＭに適用する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明を、ＤＲＡＭ等の他の半導体メモリに適用しても、同様の効果を得ることができる。【００６４】  以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【産業上の利用可能性】
【００６５】  本発明は、リアルメモリセルの周囲に配置されるダミーメモリセルを有する半導体メモリに適用可能である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【国際調査報告】
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