(57)【要約】同期型半導体装置（２５０）において、クロック入力Ｉ／Ｏ（２６０）と、クロック制御信号入力Ｉ／Ｏ（２７０）と、信号変化検出回路（２８０）とで入出力制御回路を構成する。クロック入力Ｉ／Ｏ（２６０）は、大きい閾値を持つ第１入力バッファ（２６４）と、小さい閾値を持つ第２入力バッファ（２６６）と、入力セレクタ（２６８）とで構成される。信号変化検出回路（２８０）は、通常は第１入力バッファ（２６４）の第１入力が選択され、クロック制御信号（２７９）の論理レベルが非活性化レベルから活性化レベルへ変化したことを検出した時のみ第２入力バッファ（２６６）の第２入力が一時的に選択されるように、入力セレクタ（２６８）を制御する。
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【特許請求の範囲】
【請求項１】
外部クロック信号に同期した動作をする同期型半導体装置へ、前記外部クロック信号とともに、当該外部クロック信号が供給中であるか否かを示す外部クロック制御信号を供給する機能を持つ半導体装置における入出力制御回路であって、
基本クロック信号を生成するクロック生成回路と、
前記外部クロック信号の供給が停止していることを示す第１の論理レベルと、前記外部クロック信号が供給中であることを示す第２の論理レベルとを有するクロック制御信号を生成する制御信号生成回路と、
前記クロック制御信号をもとにして前記外部クロック制御信号を出力するための制御信号出力手段と、
前記クロック制御信号を用いて前記基本クロック信号をマスクするクロックマスク回路と、
前記クロック制御信号の論理レベルが前記第１の論理レベルから前記第２の論理レベルへ変化したことを検出する信号変化検出回路と、
前記クロックマスク回路の出力であるマスクされたクロック信号をもとにして前記外部クロック信号を出力しつつ、前記クロック制御信号の論理レベルが前記第１の論理レベルから前記第２の論理レベルへ変化したことを前記信号変化検出回路が検出した時には、前記マスクされたクロック信号の波形を一時的に補正して前記外部クロック信号を出力するクロック出力手段とを備えたことを特徴とする半導体入出力制御回路。
【請求項２】
請求項１記載の半導体入出力制御回路において、
前記クロック出力手段は、
前記マスクされたクロック信号をもとにして第１基準電圧で駆動した第１出力を供給する第１出力バッファと、
前記マスクされたクロック信号をもとにして前記第１基準電圧より高い第２基準電圧で駆動した第２出力を供給する第２出力バッファと、
通常は前記第１出力を前記外部クロック信号として選択し、前記クロック制御信号の論理レベルが前記第１の論理レベルから前記第２の論理レベルへ変化したことを前記信号変化検出回路が検出した時には前記第２出力を一時的に前記外部クロック信号として選択する出力セレクタとを有することを特徴とする半導体入出力制御回路。
【請求項３】
請求項１記載の半導体入出力制御回路において、
前記信号変化検出回路は、前記クロック制御信号の論理レベルが前記第１の論理レベルから前記第２の論理レベルへ変化したことを検出した時にパルス状の加算信号を出力する機能を有し、
前記クロック出力手段は、
前記マスクされたクロック信号に前記パルス状の加算信号を加算する信号加算回路と、
前記信号加算回路の出力をもとにして前記外部クロック信号を駆動するクロック出力バッファとを有することを特徴とする半導体入出力制御回路。
【請求項４】
請求項１記載の半導体入出力制御回路において、
前記マスクされたクロック信号をもとにして前記外部クロック信号を駆動するクロック出力バッファと、
前記クロック制御信号の論理レベルが前記第１の論理レベルから前記第２の論理レベルへ変化したことを前記信号変化検出回路が検出した時に前記外部クロック信号の駆動能力を増強するように一時的に動作する少なくとも１つの出力加算バッファとを有することを特徴とする半導体入出力制御回路。
【請求項５】
請求項１記載の半導体入出力制御回路において、
前記信号変化検出回路は、少なくとも１つのフリップフロップと、論理演算回路とで構成された同期回路であることを特徴とする半導体入出力制御回路。
【請求項６】
請求項１記載の半導体入出力制御回路において、
前記信号変化検出回路は、少なくとも１つの容量素子を用いた非同期かつ非線形の回路であることを特徴とする半導体入出力制御回路。
【請求項７】
他の半導体装置から、外部クロック信号とともに、当該外部クロック信号が供給中であるか否かを示す外部クロック制御信号を受け取って、前記外部クロック信号に同期した動作をする機能を持つ同期型半導体装置における入出力制御回路であって、
前記外部クロック制御信号を入力して当該外部クロック制御信号に応じたクロック制御信号を供給するための制御信号入力バッファと、
前記クロック制御信号の論理レベルが、前記外部クロック信号の供給が停止していることを示す第１の論理レベルから、前記外部クロック信号が供給中であることを示す第２の論理レベルへ変化したことを検出する信号変化検出回路と、
前記外部クロック信号を入力して当該外部クロック信号に応じた内部クロック信号を供給しつつ、前記クロック制御信号の論理レベルが前記第１の論理レベルから前記第２の論理レベルへ変化したことを前記信号変化検出回路が検出した時には、前記外部クロック信号の波形を一時的に補正して前記内部クロック信号を供給するクロック入力手段とを備えたことを特徴とする半導体入出力制御回路。
【請求項８】
請求項７記載の半導体入出力制御回路において、
前記信号変化検出回路は、前記クロック制御信号の論理レベルが前記第１の論理レベルから前記第２の論理レベルへ変化したことを検出した時にパルス状の加算信号を出力する機能を有し、
前記クロック入力手段は、
前記外部クロック信号に前記パルス状の加算信号を加算する信号加算回路と、
前記信号加算回路の出力をもとにして前記内部クロック信号を駆動するクロック入力バッファとを有することを特徴とする半導体入出力制御回路。
【請求項９】
請求項７記載の半導体入出力制御回路において、
前記クロック入力手段は、
前記外部クロック信号をもとにして第１閾値で駆動した第１入力を供給する第１入力バッファと、
前記外部クロック信号をもとにして前記第１閾値より低い第２閾値で駆動した第２入力を供給する第２入力バッファと、
通常は前記第１入力を前記内部クロック信号として選択し、前記クロック制御信号の論理レベルが前記第１の論理レベルから前記第２の論理レベルへ変化したことを前記信号変化検出回路が検出した時には前記第２入力を一時的に前記内部クロック信号として選択する入力セレクタとを有することを特徴とする半導体入出力制御回路。
【請求項１０】
請求項７記載の半導体入出力制御回路において、
前記信号変化検出回路は、少なくとも１つのフリップフロップと、論理演算回路とで構成された同期回路であることを特徴とする半導体入出力制御回路。
【請求項１１】
請求項７記載の半導体入出力制御回路において、
前記信号変化検出回路は、少なくとも１つの容量素子を用いた非同期かつ非線形の回路であることを特徴とする半導体入出力制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】  本発明は、半導体装置間のインターフェイス回路に関し、特に一方が外部クロック信号に同期した動作をする同期型半導体装置である場合の信号入出力を制御する半導体入出力制御回路に関するものである。
【背景技術】
【０００２】  従来、同期型半導体装置の１つとしてＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）が知られている。従来技術によれば、クロック信号とともにクロックイネーブル信号（クロック制御信号）をＳＤＲＡＭが受け取り、クロックイネーブル信号が活性化されているときのみクロック信号を入力するように入力バッファが構成され、以て低消費電力化を実現していた（特許文献１参照）。【０００３】  また、出力回路の立ち上げ時に、遅延回路とコンデンサとを用いて出力用スイッチング素子のゲート電圧をブーストアップし、以て当該出力用スイッチング素子の出力電流を一時的に増強する技術も知られている（特許文献２参照）。
【特許文献１】特開２０００−３６１９２号公報
【特許文献２】特開平２−２３８７０９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】  上記クロックイネーブル信号を活性化したまま定常的にクロック信号を供給すれば、同期型半導体装置の安定した動作を実現できる。このクロック信号は、一般的には半導体装置間の負荷容量等によるインピーダンスにより波形なまりを生じた状態で安定している。しかしながら、高速なクロック信号の授受を定常的に行うとクロック信号が持つ定常的な周波数成分の存在によりＥＭＩ（Ｅｌｅｃｔｒｏ  Ｍａｇｎｅｔｉｃ  Ｉｎｔｅｒｆｅｒｅｎｃｅ）が問題になる場合があり、また各々の半導体装置のＩ／Ｏ部分で不必要な電力を消費する問題も存在していた。【０００５】  この問題の解決法としては、クロック信号を必要な期間のみ出力する、つまり間欠出力を行うことが考えられるが、半導体装置間は内部に比べて接続にかかるインピーダンスが比較的大きいため、その場合にはクロック信号供給開始時の過渡動作の不安定性により、クロック信号のタイミングずれや、信号の駆動不十分の課題が発生する。不安定性の課題解決のために前記ブーストアップ回路等の電流能力増加機構を追加した場合には、信号波形の高周波数成分による課題（ＥＭＩ、スパイク等）や、消費電力面での課題の改善効果は低下していた。
【課題を解決するための手段】
【０００６】  上記課題を解決するため、本発明は、クロック信号とともにクロック制御信号を送受する２つの半導体装置の少なくとも一方において、クロック制御信号によりタイミングが示されるクロック信号の供給開始直後の当該クロック信号の過渡的な信号波形を補正する手段を備えることとしたものである。
【発明の効果】
【０００７】  本発明によれば、定常状態の安定したクロック信号には影響を与えずに、不安定な過渡状態のクロック信号に限定して信号波形の補正を行うことが可能となる。
【図面の簡単な説明】
【０００８】
【図１】図１は、本発明の第１の実施形態に係る半導体入出力制御回路を用いたシステムのブロック図である。
【図２】図２は、図１中のクロック信号出力側の半導体装置における信号変化検出回路の一例を示す回路図である。
【図３】図３は、図１中のクロック信号出力側の半導体装置における信号変化検出回路の他の例を示す回路図である。
【図４】図４は、図１中の同期型半導体装置における信号変化検出回路の一例を示す回路図である。
【図５】図５は、図１中の同期型半導体装置における信号変化検出回路の他の例を示す回路図である。
【図６】図６（ａ）〜図６（ｉ）は、図１のシステムにおける信号波形の一例を示す図である。
【図７】図７は、図１中のクロック信号出力側の半導体装置の変形例を示すブロック図である。
【図８】図８は、本発明の第２の実施形態に係る半導体入出力制御回路を用いたシステムのブロック図である。
【図９】図９（ａ）〜図９（ｄ）は、図８のシステムにおける信号波形の一例を示す図である。
【図１０】図１０は、本発明の第３の実施形態に係る半導体入出力制御回路を用いたシステムのブロック図である。
【図１１】図１１（ａ）〜図１１（ｅ）は、図１０のシステムにおける信号波形の一例を示す図である。
【符号の説明】
【０００９】１００，２００，２９８  半導体装置
１１０，２１０  クロック出力Ｉ／Ｏ
１１２  第１出力バッファ
１１４  第２出力バッファ
１１６  出力セレクタ
１２０，２２０  クロック制御信号出力Ｉ／Ｏ
１２２，２２２  制御信号出力バッファ
１３０，２３０  クロック生成回路
１３２，２３２  クロックマスク回路
１３４，２３４  制御信号生成回路
１３６，２３６  信号変化検出回路
１４０  信号加算回路
１４３  出力バッファ
１５０，２４０，２５０  同期型半導体装置
１６０，２６０  クロック入力Ｉ／Ｏ
１６４  クロック入力バッファ
１６８  信号加算回路
１７０，２７０  クロック制御信号入力Ｉ／Ｏ
１７４，２７４  制御信号入力バッファ
１８０，２８０  信号変化検出回路
２１２  出力バッファ
２１４  出力加算バッファ
２３８  出力加算クロックマスク回路
２６４  第１入力バッファ
２６６  第２入力バッファ
２６８  入力セレクタ
３００，３０２  フリップフロップ
３０４  論理演算回路
３０６  バッファ
４００，４０４  抵抗素子
４０１，４０３  容量素子
【発明を実施するための最良の形態】
【００１０】  以下、図面を参照しながら本発明の実施形態を説明する。【００１１】  《第１の実施形態》
図１は、本発明の第１の実施形態に係る半導体入出力制御回路を用いたシステムのブロック図である。図１に示すように本実施形態の半導体装置１００は、同期型半導体装置１５０へ外部クロック信号１４５とともに外部クロック制御信号１４６を供給する。【００１２】  半導体装置１００は、基本クロック信号１３１を生成するクロック生成回路１３０と、クロック制御信号１３５を生成する制御信号生成回路１３４と、クロック制御信号１３５を用いて基本クロック信号１３１をマスクするクロックマスク回路１３２と、クロック制御信号１３５の非活性化（例えば“Ｌ”）レベルから活性化（例えば“Ｈ”）レベルへの変化を検出する信号変化検出回路１３６と、マスクされたクロック信号１３３を受け取って外部クロック信号１４５を出力するクロック出力Ｉ／Ｏ１１０と、クロック制御信号１３５を受け取って外部クロック制御信号１４６を出力するクロック制御信号出力Ｉ／Ｏ１２０とで構成される。【００１３】  クロック出力Ｉ／Ｏ１１０は、マスクされたクロック信号１３３をもとにして第１基準電圧Ｖｄｄ１で駆動した第１出力１１３を供給する第１出力バッファ１１２と、マスクされたクロック信号１３３をもとにして第２基準電圧Ｖｄｄ２（＞Ｖｄｄ１）で駆動した第２出力１１５を供給する第２出力バッファ１１４と、信号変化検出回路１３６からの出力バッファ選択信号１３７をもとにして第１出力バッファ１１２の第１出力１１３と第２出力バッファ１１４の第２出力１１５とのいずれかを選択する出力セレクタ１１６と、この出力セレクタ１１６の選択出力信号１１７を外部クロック信号１４５として出力するＩ／Ｏパッド１１８とで構成される。信号変化検出回路１３６は、通常は出力セレクタ１１６が第１出力１１３を選択し、クロック制御信号１３５の論理レベルが“Ｌ”レベルから“Ｈ”レベルへ変化したことを検出した時のみ出力セレクタ１１６が第２出力１１５を一時的に選択するように、出力バッファ選択信号１３７を供給する。【００１４】  クロック制御信号出力Ｉ／Ｏ１２０は、クロック制御信号１３５をもとにして外部クロック制御信号１４６を出力するための、制御信号出力バッファ１２２とＩ／Ｏパッド１２４とで構成される。【００１５】  一方、同期型半導体装置１５０は、半導体装置１００からの外部クロック信号１４５を入力して内部クロック信号１９０を供給するクロック入力Ｉ／Ｏ１６０と、半導体装置１００からの外部クロック制御信号１４６を入力してクロック制御信号１７９を供給するクロック制御信号入力Ｉ／Ｏ１７０と、クロック制御信号１７９の論理レベルが“Ｌ”レベルから“Ｈ”レベルへ変化したことを検出した時にパルス状の加算信号１６９を出力する信号変化検出回路１８０とで構成される。【００１６】  クロック入力Ｉ／Ｏ１６０は、外部クロック信号１４５を受け取るＩ／Ｏパッド１６２と、外部クロック信号１４５にパルス状の加算信号１６９を加算する信号加算回路１６８と、この信号加算回路１６８からの補正クロック入力１６５をもとに内部クロック信号１９０を駆動するクロック入力バッファ１６４とで構成される。【００１７】  クロック制御信号入力Ｉ／Ｏ１７０は、外部クロック制御信号１４６を受け取るＩ／Ｏパッド１７２と、外部クロック制御信号１４６をもとにしてクロック制御信号１７９を駆動する制御信号入力バッファ１７４とで構成される。【００１８】  図２は、図１中のクロック信号出力側の半導体装置１００における信号変化検出回路１３６の一例を示す。図２の信号変化検出回路１３６は、１つのフリップフロップ３０２と、論理演算回路３０４と、バッファ３０６とで構成された同期回路である。クロック制御信号１３５はフリップフロップ３０２により１クロックサイクルだけ遅れた状態が保持されており、論理演算回路３０４によりクロック制御信号１３５が“Ｈ”、かつフリップフロップ３０２の保持値３０３が“Ｌ”の場合に限り、演算結果３０５が“Ｈ”になる。そして、この演算結果３０５に応じてバッファ３０６により出力バッファ選択信号１３７が駆動される。つまり、出力バッファ選択信号１３７は、クロック制御信号１３５が“Ｌ”レベルから“Ｈ”レベルへ変化した時点から、フリップフロップ３０２に供給されるクロック信号により規定される１クロックサイクルだけ“Ｈ”レベルを保持する信号である。【００１９】  図３は、信号変化検出回路１３６の他の例を示す。図３の信号変化検出回路１３６は、２つのフリップフロップ３００，３０２と、論理演算回路３０４と、バッファ３０６とで構成された同期回路である。クロック制御信号１３５は前段のフリップフロップ３００及び後段のフリップフロップ３０２によりそれぞれ異なるクロックサイクルでの状態が保持されており、論理演算回路３０４により前段のフリップフロップ３００の保持値３０１が“Ｈ”、かつ後段のフリップフロップ３０２の保持値３０３が“Ｌ”の場合に限り、演算結果３０５が“Ｈ”になる。そして、この演算結果３０５に応じてバッファ３０６により出力バッファ選択信号１３７が駆動される。つまり、図３の構成によれば、図２の場合よりも遅れたタイミングを持つ出力バッファ選択信号１３７が得られる。【００２０】  図４は、図１中の同期型半導体装置１５０における信号変化検出回路１８０の一例を示す。図４の信号変化検出回路１８０は、１つの容量素子４０３と１つの抵抗素子４０４とを用いた非同期かつ非線形の回路である。図４の構成によれば、クロック制御信号１７９が“Ｌ”レベルから“Ｈ”レベルへ変化した時、両素子４０３，４０４の微分作用により、パルス状の加算信号１６９が得られる。【００２１】  図５は、信号変化検出回路１８０の他の例を示す。図５の信号変化検出回路１８０は、２つの容量素子４０１，４０３と２つの抵抗素子４００，４０４とを用いた非同期かつ非線形の回路であり、図４の微分回路４０３，４０４の前段に積分回路４００，４０１を配したものである。図５の構成によれば、クロック制御信号１７９の立ち上がり波形に比べて中間ノード４０２の波形がなだらかとなる結果、図４の場合よりもなだらかなパルス形状を持つ加算信号１６９が得られる。【００２２】  図６（ａ）〜図６（ｉ）は、図１のシステムにおける信号波形の一例を示す。ここでは、半導体装置１００に図２の信号変化検出回路１３６が、同期型半導体装置１５０に図５の信号変化検出回路１８０がそれぞれ採用されたものとする。【００２３】  図６（ａ）のようなクロック制御信号１３５が生成されたとき、第１出力バッファ１１２の第１出力１１３は図６（ｂ）に、第２出力バッファ１１４の第２出力１１５は図６（ｃ）にそれぞれ示す波形になる。ここで、出力バッファ選択信号１３７が図６（ｄ）のような波形となり、出力セレクタ１１６からの選択出力信号１１７は図６（ｅ）の波形となる。このため、外部クロック信号１４５の供給再開直後の波形は、外部負荷のために波形なまりが発生しても、図６（ｆ）のように改善される。【００２４】  一方、同期型半導体装置１５０では、図６（ｇ）のような加算信号１６９が生成される結果、補正クロック入力１６５が図６（ｈ）に示すように補正された波形となり、内部クロック信号１９０を図６（ｉ）に示すような理想的な状態にすることが可能となる。【００２５】  なお、図１に示した半導体装置１００の構成は、図１に示した構成と異なる構成を持つ同期型半導体装置と連携処理を行う場合にも波形改善効果を発揮する。同様に、図１に示した同期型半導体装置１５０の構成は、図１に示した構成と異なる構成を持つ半導体装置と連携処理を行う場合にも波形改善効果を発揮する。【００２６】  また、図１において同期型半導体装置１５０にて信号加算回路１６８を用いて達成された加算処理を、図７に示すようにクロック信号出力側の半導体装置１００にて達成することも可能である。【００２７】  図７は、図１中の半導体装置１００の変形例を示している。図７中の信号変化検出回路１３６は、クロック制御信号１３５の論理レベルが“Ｌ”レベルから“Ｈ”レベルへ変化したことを検出した時にパルス状の加算信号１４１を出力するように、例えば図４又は図５と同様の内部構成を持つ。クロック出力Ｉ／Ｏ１１０は、マスクされたクロック信号１３３にパルス状の加算信号１４１を加算する信号加算回路１４０と、この信号加算回路１４０の出力である補正クロック信号１４２をもとにして出力クロック信号１４４を駆動するクロック出力バッファ１４３と、この出力クロック信号１４４を外部クロック信号１４５として出力するＩ／Ｏパッド１１８とで構成される。【００２８】  《第２の実施形態》
図８は、本発明の第２の実施形態に係る半導体入出力制御回路を用いたシステムのブロック図である。図８に示すように本実施形態の半導体装置２００は、同期型半導体装置２４０へ外部クロック信号２４５とともに外部クロック制御信号２４６を供給する。【００２９】  半導体装置２００は、基本クロック信号２３１を生成するクロック生成回路２３０と、クロック制御信号２３５を生成する制御信号生成回路２３４と、クロック制御信号２３５を用いて基本クロック信号２３１をマスクするクロックマスク回路２３２と、例えば図２又は図３と同様の内部構成を備えてクロック制御信号２３５の非活性化（例えば“Ｌ”）レベルから活性化（例えば“Ｈ”）レベルへの変化を検出した時に一定期間だけ“Ｈ”レベルを保持する出力加算制御信号２３７を供給する信号変化検出回路２３６と、出力加算制御信号２３７を用いてクロック信号２３３を更にマスクする出力加算クロックマスク回路２３８と、クロックマスク回路２３２からのクロック信号２３３と出力加算クロックマスク回路２３８からの加算クロック信号２３９とを受け取って外部クロック信号２４５を出力するクロック出力Ｉ／Ｏ２１０と、クロック制御信号２３５を受け取って外部クロック制御信号２４６を出力するクロック制御信号出力Ｉ／Ｏ２２０とで構成される。【００３０】  クロック出力Ｉ／Ｏ２１０は、クロックマスク回路２３２からのクロック信号２３３をもとにして出力クロック信号２１７を駆動するクロック出力バッファ２１２と、出力加算クロックマスク回路２３８からの加算クロック信号２３９が“Ｌ”レベルを示す時に限り当該加算クロック信号２３９をもとにして出力クロック信号２１７を駆動する少なくとも１つの出力加算バッファ２１４と、出力クロック信号２１７を外部クロック信号２４５として出力するＩ／Ｏパッド２１８とで構成される。出力加算バッファ２１４は、クロック制御信号２３５の論理レベルが“Ｌ”レベルから“Ｈ”レベルへ変化したことを信号変化検出回路２３６が検出した時に出力クロック信号２１７の駆動能力を増強するように一時的に動作する。つまり、電流能力Ｉｄ２を持つ出力加算バッファ２１４の出力が、電流能力Ｉｄ１を持つクロック出力バッファ２１２の出力に一時的に加算されるのである。【００３１】  クロック制御信号出力Ｉ／Ｏ２２０は、クロック制御信号２３５をもとにして外部クロック制御信号２４６を出力するための、制御信号出力バッファ２２２とＩ／Ｏパッド２２４とで構成される。【００３２】  図９（ａ）〜図９（ｄ）は、図８のシステムにおける信号波形の一例を示す。電流能力Ｉｄ１を持つクロック出力バッファ２１２に入力されるクロック信号２３３が図９（ａ）のように間欠出力されており、図９（ｂ）のような出力加算制御信号２３７が生成された場合、この出力加算制御信号２３７が“Ｈ”の期間のみ電流能力Ｉｄ２を持つ出力加算バッファ２１４の信号が電流能力Ｉｄ１を持つクロック出力バッファ２１２の信号に加算されることにより、出力クロック信号２１７は図９（ｃ）に示す電流能力のバッファで生成されることになる。これにより、外部クロック信号２４５は補正され、図９（ｄ）に示す信号波形となる。【００３３】  《第３の実施形��》
図１０は、本発明の第３の実施形態に係る半導体入出力制御回路を用いたシステムのブロック図である。図１０に示すように本実施形態の同期型半導体装置２５０は、外部クロック信号２９５とともに外部クロック制御信号２９６を半導体装置２９８から受け取る。【００３４】  同期型半導体装置２５０は、半導体装置２９８からの外部クロック信号２９５を入力して内部クロック信号２９０を供給するクロック入力Ｉ／Ｏ２６０と、半導体装置２９８からの外部クロック制御信号２９６を入力してクロック制御信号２７９を供給するクロック制御信号入力Ｉ／Ｏ２７０と、例えば図２又は図３と同様の内部構成を備えてクロック制御信号２７９の論理レベルが非活性化（例えば“Ｌ”）レベルから活性化（例えば“Ｈ”レベルへ変化したことを検出した時に一定期間だけ“Ｈ”レベルを保持する入力選択信号２６９を供給する信号変化検出回路２８０とで構成される。【００３５】  クロック入力Ｉ／Ｏ２６０は、外部クロック信号２９５を受け取って入力クロック信号２６３として供給するＩ／Ｏパッド２６２と、入力クロック信号２６３をもとにして第１閾値Ｖｔ１で駆動した第１入力２６５を供給する第１入力バッファ２６４と、入力クロック信号２６３をもとにして第２閾値Ｖｔ２（＜Ｖｔ１）で駆動した第２入力２６７を供給する第２入力バッファ２６６と、信号変化検出回路２８０からの入力選択信号２６９をもとにして第１入力バッファ２６４の第１入力２６５と第２入力バッファ２６６の第２入力２６７とのいずれかを内部クロック信号２９０として選択する入力セレクタ２６８とで構成される。信号変化検出回路２８０は、通常は入力セレクタ２６８が第１入力２６５を選択し、クロック制御信号２７９の論理レベルが“Ｌ”レベルから“Ｈ”レベルへ変化したことを検出した時のみ入力セレクタ２６８が第２入力２６７を一時的に選択するように、入力選択信号２６９を供給する。【００３６】  クロック制御信号入力Ｉ／Ｏ２７０は、外部クロック制御信号２９６を受け取るＩ／Ｏパッド２７２と、外部クロック制御信号２９６をもとにしてクロック制御信号２７９を駆動する制御信号入力バッファ２７４とで構成される。【００３７】  図１１（ａ）〜図１１（ｅ）は、図１０のシステムにおける信号波形の一例を示す。間欠入力される外部クロック信号２９５には、外部負荷により図１１（ａ）に示すように不安定な波形なまりが発生する。そのため、第１入力２６５は図１１（ｂ）に、第２入力２６７は図１１（ｃ）にそれぞれ示すように本来のクロック信号に対してエッジのタイミングや、デューティ比に乱れが生じるが、入力選択信号２６９が図１１（ｄ）に示すタイミングで“Ｈ”になることで、第１入力２６５と第２入力２６７とが適切に切り替えられる結果、内部クロック信号２９０は図１１（ｅ）に示すような補正された波形となる。
【産業上の利用可能性】
【００３８】  以上説明してきたとおり、本発明に係る半導体入出力制御回路は、半導体装置間で授受される間欠クロック信号の波形補正手段を有し、高速同期メモリの低消費電力化技術等として有用である。
【図１】
2008029554.tif 000003
【図２】
2008029554.tif 000004
【図３】
2008029554.tif 000005
【図４】
2008029554.tif 000006
【図５】
2008029554.tif 000007
【図６】
2008029554.tif 000008
【図７】
2008029554.tif 000009
【図８】
2008029554.tif 000010
【図９】
2008029554.tif 000011
【図１０】
2008029554.tif 000012
【図１１】
2008029554.tif 000013
【手続補正書】
【提出日】平成19年12月3日(2007.12.3)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
外部クロック信号に同期した動作をする同期型半導体装置へ、前記外部クロック信号とともに、当該外部クロック信号が供給中であるか否かを示す外部クロック制御信号を供給する機能を持つ半導体装置における入出力制御回路であって、
基本クロック信号を生成するクロック生成回路と、
前記外部クロック信号の供給が停止していることを示す第１の論理レベルと、前記外部クロック信号が供給中であることを示す第２の論理レベルとを有するクロック制御信号を生成する制御信号生成回路と、
前記クロック制御信号をもとにして前記外部クロック制御信号を出力するための制御信号出力手段と、
前記クロック制御信号を用いて前記基本クロック信号をマスクするクロックマスク回路と、
前記クロック制御信号の論理レベルが前記第１の論理レベルから前記第２の論理レベルへ変化したことを検出する信号変化検出回路と、
前記クロックマスク回路の出力であるマスクされたクロック信号をもとにして前記外部クロック信号を出力しつつ、前記クロック制御信号の論理レベルが前記第１の論理レベルから前記第２の論理レベルへ変化したことを前記信号変化検出回路が検出した時には、前記マスクされたクロック信号の波形を一時的に補正して前記外部クロック信号を出力するクロック出力手段とを備えたことを特徴とする半導体入出力制御回路。
【請求項２】
請求項１記載の半導体入出力制御回路において、
前記クロック出力手段は、
前記マスクされたクロック信号をもとにして第１基準電圧で駆動した第１出力を供給する第１出力バッファと、
前記マスクされたクロック信号をもとにして前記第１基準電圧より高い第２基準電圧で駆動した第２出力を供給する第２出力バッファと、
通常は前記第１出力を前記外部クロック信号として選択し、前記クロック制御信号の論理レベルが前記第１の論理レベルから前記第２の論理レベルへ変化したことを前記信号変化検出回路が検出した時には前記第２出力を一時的に前記外部クロック信号として選択する出力セレクタとを有することを特徴とする半導体入出力制御回路。
【請求項３】
請求項１記載の半導体入出力制御回路において、
前記信号変化検出回路は、前記クロック制御信号の論理レベルが前記第１の論理レベルから前記第２の論理レベルへ変化したことを検出した時にパルス状の加算信号を出力する機能を有し、
前記クロック出力手段は、
前記マスクされたクロック信号に前記パルス状の加算信号を加算する信号加算回路と、
前記信号加算回路の出力をもとにして前記外部クロック信号を駆動するクロック出力バッファとを有することを特徴とする半導体入出力制御回路。
【請求項４】
請求項１記載の半導体入出力制御回路において、
前記マスクされたクロック信号をもとにして前記外部クロック信号を駆動するクロック出力バッファと、
前記クロック制御信号の論理レベルが前記第１の論理レベルから前記第２の論理レベルへ変化したことを前記信号変化検出回路が検出した時に前記外部クロック信号の駆動能力を増強するように一時的に動作する少なくとも１つの出力加算バッファとを有することを特徴とする半導体入出力制御回路。
【請求項５】
請求項１記載の半導体入出力制御回路において、
前記信号変化検出回路は、少なくとも１つのフリップフロップと、論理演算回路とで構成された同期回路であることを特徴とする半導体入出力制御回路。
【請求項６】
請求項１記載の半導体入出力制御回路において、
前記信号変化検出回路は、少なくとも１つの容量素子を用いた非同期かつ非線形の回路であることを特徴とする半導体入出力制御回路。
【請求項７】
他の半導体装置から、外部クロック信号とともに、当該外部クロック信号が供給中であるか否かを示す外部クロック制御信号を受け取って、前記外部クロック信号に同期した動作をする機能を持つ同期型半導体装置における入出力制御回路であって、
前記外部クロック制御信号を入力して当該外部クロック制御信号に応じたクロック制御信号を供給するための制御信号入力バッファと、
前記クロック制御信号の論理レベルが、前記外部クロック信号の供給が停止していることを示す第１の論理レベルから、前記外部クロック信号が供給中であることを示す第２の論理レベルへ変化したことを検出する信号変化検出回路と、
前記外部クロック信号を入力して当該外部クロック信号に応じた内部クロック信号を供給しつつ、前記クロック制御信号の論理レベルが前記第１の論理レベルから前記第２の論理レベルへ変化したことを前記信号変化検出回路が検出した時には、前記外部クロック信号の波形を一時的に補正して前記内部クロック信号を供給するクロック入力手段とを備えたことを特徴とする半導体入出力制御回路。
【請求項８】
請求項７記載の半導体入出力制御回路において、
前記信号変化検出回路は、前記クロック制御信号の論理レベルが前記第１の論理レベルから前記第２の論理レベルへ変化したことを検出した時にパルス状の加算信号を出力する機能を有し、
前記クロック入力手段は、
前記外部クロック信号に前記パルス状の加算信号を加算する信号加算回路と、
前記信号加算回路の出力をもとにして前記内部クロック信号を駆動するクロック入力バッファとを有することを特徴とする半導体入出力制御回路。
【請求項９】
請求項７記載の半導体入出力制御回路において、
前記クロック入力手段は、
前記外部クロック信号をもとにして第１閾値で駆動した第１入力を供給する第１入力バッファと、
前記外部クロック信号をもとにして前記第１閾値より低い第２閾値で駆動した第２入力を供給する第２入力バッファと、
通常は前記第１入力を前記内部クロック信号として選択し、前記クロック制御信号の論理レベルが前記第１の論理レベルから前記第２の論理レベルへ変化したことを前記信号変化検出回路が検出した時には前記第２入力を一時的に前記内部クロック信号として選択する入力セレクタとを有することを特徴とする半導体入出力制御回路。
【請求項１０】
請求項７記載の半導体入出力制御回路において、
前記信号変化検出回路は、少なくとも１つのフリップフロップと、論理演算回路とで構成された同期回路であることを特徴とする半導体入出力制御回路。
【請求項１１】
請求項７記載の半導体入出力制御回路において、
前記信号変化検出回路は、少なくとも１つの容量素子を用いた非同期かつ非線形の回路であることを特徴とする半導体入出力制御回路。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置間のインターフェイス回路に関し、特に一方が外部クロック信号に同期した動作をする同期型半導体装置である場合の信号入出力を制御する半導体入出力制御回路に関するものである。
【背景技術】
【０００２】
従来、同期型半導体装置の１つとしてＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）が知られている。従来技術によれば、クロック信号とともにクロックイネーブル信号（クロック制御信号）をＳＤＲＡＭが受け取り、クロックイネーブル信号が活性化されているときのみクロック信号を入力するように入力バッファが構成され、以て低消費電力化を実現していた（特許文献１参照）。
【０００３】
また、出力回路の立ち上げ時に、遅延回路とコンデンサとを用いて出力用スイッチング素子のゲート電圧をブーストアップし、以て当該出力用スイッチング素子の出力電流を一時的に増強する技術も知られている（特許文献２参照）。
【特許文献１】特開２０００−３６１９２号公報
【特許文献２】特開平２−２３８７０９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記クロックイネーブル信号を活性化したまま定常的にクロック信号を供給すれば、同期型半導体装置の安定した動作を実現できる。このクロック信号は、一般的には半導体装置間の負荷容量等によるインピーダンスにより波形なまりを生じた状態で安定している。しかしながら、高速なクロック信号の授受を定常的に行うとクロック信号が持つ定常的な周波数成分の存在によりＥＭＩ（Electro Magnetic Interference）が問題になる場合があり、また各々の半導体装置のＩ／Ｏ部分で不必要な電力を消費する問題も存在していた。
【０００５】
この問題の解決法としては、クロック信号を必要な期間のみ出力する、つまり間欠出力を行うことが考えられるが、半導体装置間は内部に比べて接続にかかるインピーダンスが比較的大きいため、その場合にはクロック信号供給開始時の過渡動作の不安定性により、クロック信号のタイミングずれや、信号の駆動不十分の課題が発生する。不安定性の課題解決のために前記ブーストアップ回路等の電流能力増加機構を追加した場合には、信号波形の高周波数成分による課題（ＥＭＩ、スパイク等）や、消費電力面での課題の改善効果は低下していた。
【課題を解決するための手段】
【０００６】
上記課題を解決するため、本発明は、クロック信号とともにクロック制御信号を送受する２つの半導体装置の少なくとも一方において、クロック制御信号によりタイミングが示されるクロック信号の供給開始直後の当該クロック信号の過渡的な信号波形を補正する手段を備えることとしたものである。
【発明の効果】
【０００７】
本発明によれば、定常状態の安定したクロック信号には影響を与えずに、不安定な過渡状態のクロック信号に限定して信号波形の補正を行うことが可能となる。
【発明を実施するための最良の形態】
【０００８】
以下、図面を参照しながら本発明の実施形態を説明する。
【０００９】
《第１の実施形態》
図１は、本発明の第１の実施形態に係る半導体入出力制御回路を用いたシステムのブロック図である。図１に示すように本実施形態の半導体装置１００は、同期型半導体装置１５０へ外部クロック信号１４５とともに外部クロック制御信号１４６を供給する。
【００１０】
半導体装置１００は、基本クロック信号１３１を生成するクロック生成回路１３０と、クロック制御信号１３５を生成する制御信号生成回路１３４と、クロック制御信号１３５を用いて基本クロック信号１３１をマスクするクロックマスク回路１３２と、クロック制御信号１３５の非活性化（例えば“Ｌ”）レベルから活性化（例えば“Ｈ”）レベルへの変化を検出する信号変化検出回路１３６と、マスクされたクロック信号１３３を受け取って外部クロック信号１４５を出力するクロック出力Ｉ／Ｏ１１０と、クロック制御信号１３５を受け取って外部クロック制御信号１４６を出力するクロック制御信号出力Ｉ／Ｏ１２０とで構成される。
【００１１】
クロック出力Ｉ／Ｏ１１０は、マスクされたクロック信号１３３をもとにして第１基準電圧Ｖｄｄ１で駆動した第１出力１１３を供給する第１出力バッファ１１２と、マスクされたクロック信号１３３をもとにして第２基準電圧Ｖｄｄ２（＞Ｖｄｄ１）で駆動した第２出力１１５を供給する第２出力バッファ１１４と、信号変化検出回路１３６からの出力バッファ選択信号１３７をもとにして第１出力バッファ１１２の第１出力１１３と第２出力バッファ１１４の第２出力１１５とのいずれかを選択する出力セレクタ１１６と、この出力セレクタ１１６の選択出力信号１１７を外部クロック信号１４５として出力するＩ／Ｏパッド１１８とで構成される。信号変化検出回路１３６は、通常は出力セレクタ１１６が第１出力１１３を選択し、クロック制御信号１３５の論理レベルが“Ｌ”レベルから“Ｈ”レベルへ変化したことを検出した時のみ出力セレクタ１１６が第２出力１１５を一時的に選択するように、出力バッファ選択信号１３７を供給する。
【００１２】
クロック制御信号出力Ｉ／Ｏ１２０は、クロック制御信号１３５をもとにして外部クロック制御信号１４６を出力するための、制御信号出力バッファ１２２とＩ／Ｏパッド１２４とで構成される。
【００１３】
一方、同期型半導体装置１５０は、半導体装置１００からの外部クロック信号１４５を入力して内部クロック信号１９０を供給するクロック入力Ｉ／Ｏ１６０と、半導体装置１００からの外部クロック制御信号１４６を入力してクロック制御信号１７９を供給するクロック制御信号入力Ｉ／Ｏ１７０と、クロック制御信号１７９の論理レベルが“Ｌ”レベルから“Ｈ”レベルへ変化したことを検出した時にパルス状の加算信号１６９を出力する信号変化検出回路１８０とで構成される。
【００１４】
クロック入力Ｉ／Ｏ１６０は、外部クロック信号１４５を受け取るＩ／Ｏパッド１６２と、外部クロック信号１４５にパルス状の加算信号１６９を加算する信号加算回路１６８と、この信号加算回路１６８からの補正クロック入力１６５をもとに内部クロック信号１９０を駆動するクロック入力バッファ１６４とで構成される。
【００１５】
クロック制御信号入力Ｉ／Ｏ１７０は、外部クロック制御信号１４６を受け取るＩ／Ｏパッド１７２と、外部クロック制御信号１４６をもとにしてクロック制御信号１７９を駆動する制御信号入力バッファ１７４とで構成される。
【００１６】
図２は、図１中のクロック信号出力側の半導体装置１００における信号変化検出回路１３６の一例を示す。図２の信号変化検出回路１３６は、１つのフリップフロップ３０２と、論理演算回路３０４と、バッファ３０６とで構成された同期回路である。クロック制御信号１３５はフリップフロップ３０２により１クロックサイクルだけ遅れた状態が保持されており、論理演算回路３０４によりクロック制御信号１３５が“Ｈ”、かつフリップフロップ３０２の保持値３０３が“Ｌ”の場合に限り、演算結果３０５が“Ｈ”になる。そして、この演算結果３０５に応じてバッファ３０６により出力バッファ選択信号１３７が駆動される。つまり、出力バッファ選択信号１３７は、クロック制御信号１３５が“Ｌ”レベルから“Ｈ”レベルへ変化した時点から、フリップフロップ３０２に供給されるクロック信号により規定される１クロックサイクルだけ“Ｈ”レベルを保持する信号である。
【００１７】
図３は、信号変化検出回路１３６の他の例を示す。図３の信号変化検出回路１３６は、２つのフリップフロップ３００，３０２と、論理演算回路３０４と、バッファ３０６とで構成された同期回路である。クロック制御信号１３５は前段のフリップフロップ３００及び後段のフリップフロップ３０２によりそれぞれ異なるクロックサイクルでの状態が保持されており、論理演算回路３０４により前段のフリップフロップ３００の保持値３０１が“Ｈ”、かつ後段のフリップフロップ３０２の保持値３０３が“Ｌ”の場合に限り、演算結果３０５が“Ｈ”になる。そして、この演算結果３０５に応じてバッファ３０６により出力バッファ選択信号１３７が駆動される。つまり、図３の構成によれば、図２の場合よりも遅れたタイミングを持つ出力バッファ選択信号１３７が得られる。
【００１８】
図４は、図１中の同期型半導体装置１５０における信号変化検出回路１８０の一例を示す。図４の信号変化検出回路１８０は、１つの容量素子４０３と１つの抵抗素子４０４とを用いた非同期かつ非線形の回路である。図４の構成によれば、クロック制御信号１７９が“Ｌ”レベルから“Ｈ”レベルへ変化した時、両素子４０３，４０４の微分作用により、パルス状の加算信号１６９が得られる。
【００１９】
図５は、信号変化検出回路１８０の他の例を示す。図５の信号変化検出回路１８０は、２つの容量素子４０１，４０３と２つの抵抗素子４００，４０４とを用いた非同期かつ非線形の回路であり、図４の微分回路４０３，４０４の前段に積分回路４００，４０１を配したものである。図５の構成によれば、クロック制御信号１７９の立ち上がり波形に比べて中間ノード４０２の波形がなだらかとなる結果、図４の場合よりもなだらかなパルス形状を持つ加算信号１６９が得られる。
【００２０】
図６（ａ）〜図６（ｉ）は、図１のシステムにおける信号波形の一例を示す。ここでは、半導体装置１００に図２の信号変化検出回路１３６が、同期型半導体装置１５０に図５の信号変化検出回路１８０がそれぞれ採用されたものとする。
【００２１】
図６（ａ）のようなクロック制御信号１３５が生成されたとき、第１出力バッファ１１２の第１出力１１３は図６（ｂ）に、第２出力バッファ１１４の第２出力１１５は図６（ｃ）にそれぞれ示す波形になる。ここで、出力バッファ選択信号１３７が図６（ｄ）のような波形となり、出力セレクタ１１６からの選択出力信号１１７は図６（ｅ）の波形となる。このため、外部クロック信号１４５の供給再開直後の波形は、外部負荷のために波形なまりが発生しても、図６（ｆ）のように改善される。
【００２２】
一方、同期型半導体装置１５０では、図６（ｇ）のような加算信号１６９が生成される結果、補正クロック入力１６５が図６（ｈ）に示すように補正された波形となり、内部クロック信号１９０を図６（ｉ）に示すような理想的な状態にすることが可能となる。
【００２３】
なお、図１に示した半導体装置１００の構成は、図１に示した構成と異なる構成を持つ同期型半導体装置と連携処理を行う場合にも波形改善効果を発揮する。同様に、図１に示した同期型半導体装置１５０の構成は、図１に示した構成と異なる構成を持つ半導体装置と連携処理を行う場合にも波形改善効果を発揮する。
【００２４】
また、図１において同期型半導体装置１５０にて信号加算回路１６８を用いて達成された加算処理を、図７に示すようにクロック信号出力側の半導体装置１００にて達成することも可能である。
【００２５】
図７は、図１中の半導体装置１００の変形例を示している。図７中の信号変化検出回路１３６は、クロック制御信号１３５の論理レベルが“Ｌ”レベルから“Ｈ”レベルへ変化したことを検出した時にパルス状の加算信号１４１を出力するように、例えば図４又は図５と同様の内部構成を持つ。クロック出力Ｉ／Ｏ１１０は、マスクされたクロック信号１３３にパルス状の加算信号１４１を加算する信号加算回路１４０と、この信号加算回路１４０の出力である補正クロック信号１４２をもとにして出力クロック信号１４４を駆動するクロック出力バッファ１４３と、この出力クロック信号１４４を外部クロック信号１４５として出力するＩ／Ｏパッド１１８とで構成される。
【００２６】
《第２の実施形態》
図８は、本発明の第２の実施形態に係る半導体入出力制御回路を用いたシステムのブロック図である。図８に示すように本実施形態の半導体装置２００は、同期型半導体装置２４０へ外部クロック信号２４５とともに外部クロック制御信号２４６を供給する。
【００２７】
半導体装置２００は、基本クロック信号２３１を生成するクロック生成回路２３０と、クロック制御信号２３５を生成する制御信号生成回路２３４と、クロック制御信号２３５を用いて基本クロック信号２３１をマスクするクロックマスク回路２３２と、例えば図２又は図３と同様の内部構成を備えてクロック制御信号２３５の非活性化（例えば“Ｌ”）レベルから活性化（例えば“Ｈ”）レベルへの変化を検出した時に一定期間だけ“Ｈ”レベルを保持する出力加算制御信号２３７を供給する信号変化検出回路２３６と、出力加算制御信号２３７を用いてクロック信号２３３を更にマスクする出力加算クロックマスク回路２３８と、クロックマスク回路２３２からのクロック信号２３３と出力加算クロックマスク回路２３８からの加算クロック信号２３９とを受け取って外部クロック信号２４５を出力するクロック出力Ｉ／Ｏ２１０と、クロック制御信号２３５を受け取って外部クロック制御信号２４６を出力するクロック制御信号出力Ｉ／Ｏ２２０とで構成される。
【００２８】
クロック出力Ｉ／Ｏ２１０は、クロックマスク回路２３２からのクロック信号２３３をもとにして出力クロック信号２１７を駆動するクロック出力バッファ２１２と、出力加算クロックマスク回路２３８からの加算クロック信号２３９が“Ｌ”レベルを示す時に限り当該加算クロック信号２３９をもとにして出力クロック信号２１７を駆動する少なくとも１つの出力加算バッファ２１４と、出力クロック信号２１７を外部クロック信号２４５として出力するＩ／Ｏパッド２１８とで構成される。出力加算バッファ２１４は、クロック制御信号２３５の論理レベルが“Ｌ”レベルから“Ｈ”レベルへ変化したことを信号変化検出回路２３６が検出した時に出力クロック信号２１７の駆動能力を増強するように一時的に動作する。つまり、電流能力Ｉｄ２を持つ出力加算バッファ２１４の出力が、電流能力Ｉｄ１を持つクロック出力バッファ２１２の出力に一時的に加算されるのである。
【００２９】
クロック制御信号出力Ｉ／Ｏ２２０は、クロック制御信号２３５をもとにして外部クロック制御信号２４６を出力するための、制御信号出力バッファ２２２とＩ／Ｏパッド２２４とで構成される。
【００３０】
図９（ａ）〜図９（ｄ）は、図８のシステムにおける信号波形の一例を示す。電流能力Ｉｄ１を持つクロック出力バッファ２１２に入力されるクロック信号２３３が図９（ａ）のように間欠出力されており、図９（ｂ）のような出力加算制御信号２３７が生成された場合、この出力加算制御信号２３７が“Ｈ”の期間のみ電流能力Ｉｄ２を持つ出力加算バッファ２１４の信号が電流能力Ｉｄ１を持つクロック出力バッファ２１２の信号に加算されることにより、出力クロック信号２１７は図９（ｃ）に示す電流能力のバッファで生成されることになる。これにより、外部クロック信号２４５は補正され、図９（ｄ）に示す信号波形となる。
【００３１】
《第３の実施形態》
図１０は、本発明の第３の実施形態に係る半導体入出力制御回路を用いたシステムのブロック図である。図１０に示すように本実施形態の同期型半導体装置２５０は、外部クロック信号２９５とともに外部クロック制御信号２９６を半導体装置２９８から受け取る。
【００３２】
同期型半導体装置２５０は、半導体装置２９８からの外部クロック信号２９５を入力して内部クロック信号２９０を供給するクロック入力Ｉ／Ｏ２６０と、半導体装置２９８からの外部クロック制御信号２９６を入力してクロック制御信号２７９を供給するクロック制御信号入力Ｉ／Ｏ２７０と、例えば図２又は図３と同様の内部構成を備えてクロック制御信号２７９の論理レベルが非活性化（例えば“Ｌ”）レベルから活性化（例えば“Ｈ”）レベルへ変化したことを検出した時に一定期間だけ“Ｈ”レベルを保持する入力選択信号２６９を供給する信号変化検出回路２８０とで構成される。
【００３３】
クロック入力Ｉ／Ｏ２６０は、外部クロック信号２９５を受け取って入力クロック信号２６３として供給するＩ／Ｏパッド２６２と、入力クロック信号２６３をもとにして第１閾値Ｖｔ１で駆動した第１入力２６５を供給する第１入力バッファ２６４と、入力クロック信号２６３をもとにして第２閾値Ｖｔ２（＜Ｖｔ１）で駆動した第２入力２６７を供給する第２入力バッファ２６６と、信号変化検出回路２８０からの入力選択信号２６９をもとにして第１入力バッファ２６４の第１入力２６５と第２入力バッファ２６６の第２入力２６７とのいずれかを内部クロック信号２９０として選択する入力セレクタ２６８とで構成される。信号変化検出回路２８０は、通常は入力セレクタ２６８が第１入力２６５を選択し、クロック制御信号２７９の論理レベルが“Ｌ”レベルから“Ｈ”レベルへ変化したことを検出した時のみ入力セレクタ２６８が第２入力２６７を一時的に選択するように、入力選択信号２６９を供給する。
【００３４】
クロック制御信号入力Ｉ／Ｏ２７０は、外部クロック制御信号２９６を受け取るＩ／Ｏパッド２７２と、外部クロック制御信号２９６をもとにしてクロック制御信号２７９を駆動する制御信号入力バッファ２７４とで構成される。
【００３５】
図１１（ａ）〜図１１（ｅ）は、図１０のシステムにおける信号波形の一例を示す。間欠入力される外部クロック信号２９５には、外部負荷により図１１（ａ）に示すように不安定な波形なまりが発生する。そのため、第１入力２６５は図１１（ｂ）に、第２入力２６７は図１１（ｃ）にそれぞれ示すように本来のクロック信号に対してエッジのタイミングや、デューティ比に乱れが生じるが、入力選択信号２６９が図１１（ｄ）に示すタイミングで“Ｈ”になることで、第１入力２６５と第２入力２６７とが適切に切り替えられる結果、内部クロック信号２９０は図１１（ｅ）に示すような補正された波形となる。
【産業上の利用可能性】
【００３６】
以上説明してきたとおり、本発明に係る半導体入出力制御回路は、半導体装置間で授受される間欠クロック信号の波形補正手段を有し、高速同期メモリの低消費電力化技術等として有用である。
【図面の簡単な説明】
【００３７】
【図１】本発明の第１の実施形態に係る半導体入出力制御回路を用いたシステムのブロック図である。
【図２】図１中のクロック信号出力側の半導体装置における信号変化検出回路の一例を示す回路図である。
【図３】図１中のクロック信号出力側の半導体装置における信号変化検出回路の他の例を示す回路図である。
【図４】図１中の同期型半導体装置における信号変化検出回路の一例を示す回路図である。
【図５】図１中の同期型半導体装置における信号変化検出回路の他の例を示す回路図である。
【図６】（ａ）〜（ｉ）は、図１のシステムにおける信号波形の一例を示す図である。
【図７】図１中のクロック信号出力側の半導体装置の変形例を示すブロック図である。
【図８】本発明の第２の実施形態に係る半導体入出力制御回路を用いたシステムのブロック図である。
【図９】（ａ）〜（ｄ）は、図８のシステムにおける信号波形の一例を示す図である。
【図１０】本発明の第３の実施形態に係る半導体入出力制御回路を用いたシステムのブロック図である。
【図１１】（ａ）〜（ｅ）は、図１０のシステムにおける信号波形の一例を示す図である。
【符号の説明】
【００３８】
１００，２００，２９８  半導体装置
１１０，２１０  クロック出力Ｉ／Ｏ
１１２  第１出力バッファ
１１４  第２出力バッファ
１１６  出力セレクタ
１２０，２２０  クロック制御信号出力Ｉ／Ｏ
１２２，２２２  制御信号出力バッファ
１３０，２３０  クロック生成回路
１３２，２３２  クロックマスク回路
１３４，２３４  制御信号生成回路
１３６，２３６  信号変化検出回路
１４０  信号加算回路
１４３  出力バッファ
１５０，２４０，２５０  同期型半導体装置
１６０，２６０  クロック入力Ｉ／Ｏ
１６４  クロック入力バッファ
１６８  信号加算回路
１７０，２７０  クロック制御信号入力Ｉ／Ｏ
１７４，２７４  制御信号入力バッファ
１８０，２８０  信号変化検出回路
２１２  出力バッファ
２１４  出力加算バッファ
２３８  出力加算クロックマスク回路
２６４  第１入力バッファ
２６６  第２入力バッファ
２６８  入力セレクタ
３００，３０２  フリップフロップ
３０４  論理演算回路
３０６  バッファ
４００，４０４  抵抗素子
４０１，４０３  容量素子
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【国際調査報告】
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