(57)【要約】  複数のアナログ信号を各々容量Ｃを介してアナログ信号処理回路ＡＮＡ２の各入力端子に伝播入力する場合に、それ等のアナログ信号のシグナルグランドなどのバイアス電圧を前記アナログ信号処理回路ＡＮＡ２に供給するバイアス回路Ｂｉａｓにおいて、オペアンプＯｐＡＳでは、内蔵の差動増幅回路ＤＡの非反転入力ＶＩＰからバイアス電圧ＶＩｒが入力され、内蔵出力増幅回路ＯＡ１の出力端子は前記差動増幅回路ＤＡの反転入力端子ＶＩＭに接続されて、ボルテージホロワが構成される。更に、複数個の出力増幅回路ＯＡ２〜ＯＡｎが設けられ、それ等の入力端子は前記差動増幅回路ＤＡの出力端子に接続されると共に、それ等の出力端子はアナログ信号処理回路ＡＮＡ２の各入力端子ＩＮ１〜ＩＮｎに接続される。従って、面積や消費電力の増大を生じることなく、アナログ信号処理回路ＡＮＡ２の各入力端子間のオフセットの増大を招かず、且つそれ等の入力端子間の相互干渉が有効に防止される。
2008149517.tif 000002
【特許請求の範囲】
【請求項１】
同一バイアス電圧を複数の出力端子から出力するバイアス回路であって、
差動増幅回路並びに、第１のトランジスタ及び前記差動増幅回路の出力電圧がゲートに与えられる第２のトランジスタからなる内蔵ＣＭＯＳ出力増幅回路とを有するオペアンプと、
前記内蔵ＣＭＯＳ出力増幅回路と同一構成の第３及び第４のトランジスタからなる複数個のＣＭＯＳ出力増幅回路とを備え、
前記オペアンプの差動増幅回路では、非反転入力端子に定電圧が入力され、反転入力端子に前記オペアンプの内蔵ＣＭＯＳ出力増幅回路の出力が帰還され、
前記内蔵ＣＭＯＳ出力増幅回路と前記複数個のＣＭＯＳ出力増幅回路とは並列に接続され、
前記複数個のＣＭＯＳ出力増幅回路の第３のトランジスタのゲートは各々前記内蔵ＣＭＯＳ出力増幅回路の第１のトランジスタのゲートに接続されると共に、前記複数個のＣＭＯＳ出力増幅回路の第４のトランジスタのゲートは各々前記内蔵ＣＭＯＳ出力増幅回路の第２のトランジスタのゲートに接続され、
前記複数個のＣＭＯＳ出力増幅回路の前記第３及び第４のトランジスタのドレイン接続点は、前記複数の出力端子に接続されている
ことを特徴とするバイアス回路。
【請求項２】
前記請求項１記載のバイアス回路において、
前記内蔵ＣＭＯＳ出力増幅回路の前記第１及び第２のトランジスタのドレイン接続点は、前記複数の出力端子のうち、前記複数個のＣＭＯＳ出力増幅回路が接続されない出力端子に接続されている
ことを特徴とするバイアス回路。
【請求項３】
前記請求項１又は２記載のバイアス回路において、
前記複数個のＣＭＯＳ出力増幅回路の少なくとも１個は、
自己のＣＭＯＳ出力増幅回路から出力する電流を可変調整可能な出力電流調整回路を有し、
前記自己のＣＭＯＳ出力増幅回路が接続された出力端子を伝播する信号の周波数に応じて、前記出力電流調整回路の動作が制御される
ことを特徴とするバイアス回路。
【請求項４】
前記請求項１又は２記載のバイアス回路において、
前記複数個のＣＭＯＳ出力増幅回路の少なくとも１個は、
自己のＣＭＯＳ出力増幅回路を起動及び停止する起動／停止制御回路を有する
ことを特徴とするバイアス回路。
【請求項５】
前記請求項４記載のバイアス回路において、
前記複数の出力端子には、アナログ信号処理回路の入力回路が接続され、
前記起動／停止制御回路は、
自己のＣＭＯＳ出力増幅回路を停止する際に、その自己のＣＭＯＳ出力増幅回路の停止状態を、前記入力回路の経時劣化を生じさせない停止状態に設定する停止状態設定回路を有する
ことを特徴とするバイアス回路。
【請求項６】
前記請求項１〜５の何れか１項に記載のバイアス回路において、
前記オペアンプの内蔵ＣＭＯＳ出力増幅回路、及び前記複数個のＣＭＯＳ出力増幅回路は、各々、
その出力端子とその入力端子とが帰還回路で接続されている
ことを特徴とするバイアス回路。
【請求項７】
前記請求項１〜５の何れか１項に記載のバイアス回路において、
前記オペアンプの内蔵ＣＭＯＳ出力増幅回路、及び前記複数個のＣＭＯＳ出力増幅回路は、各々、
その入力端子と基底電圧とが帰還回路で接続されている
ことを特徴とするバイアス回路。
【請求項８】
前記請求項１〜５の何れか１項に記載のバイアス回路において、
前記オペアンプの内蔵ＣＭＯＳ出力増幅回路、及び前記複数個のＣＭＯＳ出力増幅回路は、各々、
その入力端子と電源電圧とが帰還回路で接続されている
ことを特徴とするバイアス回路。
【請求項９】
前記請求項１〜８の何れか１項に記載のバイアス回路において、
前記オペアンプの差動増幅回路と、前記複数個のＣＭＯＳ出力増幅回路とは、
その差動増幅回路と前記複数個のＣＭＯＳ出力増幅回路の各々とにより、各々、２段増幅型の１個のオペアンプを形成している
ことを特徴とするバイアス回路。
【請求項１０】
前記請求項１〜９の何れか１項に記載のバイアス回路と、
前記バイアス回路の後段に接続され、前記バイアス回路の前記複数の出力端子からバイアス電圧を受ける入力回路を有するアナログ信号処理回路と、
前記アナログ信号処理回路に複数のアナログ信号を複数の容量を介して出力するアナログ信号出力回路と
を備えたことを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、容量結合されて外部からアナログ信号が複数入力されるアナログ回路の複数ある入力端子に必要なバイアス電圧を供給する多出力オペアンプを用いたバイアス回路に関するものである。
【背景技術】
【０００２】
多出力オペアンプを用いたバイアス回路は、例えば高周波信号処理回路等のアナログ信号処理回路からの複数のアナログ信号が各々容量を介して例えばＡ／Ｄコンバータ等のアナログ信号処理回路に入力されるシステムや半導体集積回路に用いられる。【０００３】
このようなシステム又は半導体集積回路では、高周波信号処理回路等のアナログ信号処理回路から出力される複数のアナログ信号のシグナルグランドが相互に異なっている場合が多い。このため、複数のアナログ信号の授受を行う２つのアナログ信号処理回路間に容量を挿入して、複数のアナログ信号のシグナルグランドを電気的に遮断すると共に、このシグナルグランドを多出力オペアンプを用いたバイアス回路によって共通して供給するように構成される。【０００４】
現在、半導体集積回路に求められるシステムは、大規模化、高速化、低消費電力・小面積化の一途を辿り、これに伴い、容量結合された２つのアナログ信号処理回路間で複数のアナログ信号を伝播させなければならない場合も激増しており、多出力オペアンプを用いたバイアス回路を使用する機会も激増している。【０００５】
以下、多出力オペアンプを用いたバイアス回路の従来の構成を説明する。【０００６】
第１の従来技術を図９を用いて説明する。アナログ信号出力回路ＡＮＡ１から複数Ｎのアナログ信号を各々容量Ｃを介してアナログ信号処理回路ＡＮＡ２に入力する場合に、バイアス電圧の入力が必要な端子の数Ｎ個のオペアンプＯｐＡＳ１、ＯｐＡＳ２〜ＯｐＡＳｎをボルテージホロワにして、各ボルテージホロワの入力端子ＶＩＰ１、ＶＩＰ２〜ＶＩＰｎにシグナルグランド（以下、ＳＧという）等の所望のバイアス電圧ＶＩｒを入力すると共に、出力端子ＶＯｐ１、ＶＯｐ２〜ＶＯｐｎから抵抗Ｒを介して前記アナログ信号処理回路ＡＮＡ２の各入力端子ＩＮ１、ＩＮ２〜ＩＮｎに前記バイアス電圧ＶＩｒを供給する構成である。【０００７】
次に、第２の従来技術を図１０を用いて説明する。同図では、１つのオペアンプＯｐＡＳをボルテージホロワにして、ボルテージホロワの入力端子ＶＩＰに所望のバイアス電圧ＶＩｒを入力し、前記オペアンプＯｐＡＳの出力端子ＶＯｐを複数の抵抗Ｒを介してバイアス回路Ｂｉａｓの複数の出力端子ＶＯ１〜ＶＯｎに接続し、これ等の出力端子ＶＯ１〜ＶＯｎを各々アナログ信号処理回路ＡＮＡ２の複数の入力端子ＩＮ１〜ＩＮｎに接続して、前記ＳＧ等のバイアス電圧ＶＩｒを各入力端子ＩＮ１〜ＩＮｎに供給している。【０００８】
続いて、第３の従来技術を図１１を用いて説明する。この従来技術は特許文献１に記載された技術である。同図では、１つの差動増幅回路ＯｐＡＳと、複数の出力増幅回路ＯＡ１、ＯＡ２〜ＯＡｎとからなるシステムＡｍｐＭを構成し、このシステムに入力された信号、すなわち、バイアス電圧を前記アナログ信号処理回路ＡＮＡ２の各入力端子ＩＮ１〜ＩＮｎに供給する。このシステムの構成は、前記差動増幅回路ＯｐＡＳの非反転入力端子ＶＩＰに前記バイアス電圧ＶＩｒを入力し、前記差動増幅回路ＯｐＡＳの出力端子ＶＯｐと前記複数の出力増幅回路ＯＡ１〜ＯＡｎの複数の入力端子とを接続し、前記複数の出力増幅回路ＯＡ１〜ＯＡｎの各出力端子ＶＯｐ１、ＶＯｐ２〜ＶＯｐｎと前記差動増幅回路ＯｐＡＳの反転入力端子ＶＩＭとを帰還抵抗Ｒｆにより接続すると共に、前記差動増幅回路ＯｐＡＳの反転入力端子ＶＩＭと基底電圧（接地電圧）とを基準抵抗Ｒｓで接続する。従って、このシステムでは、入力端子が共通で複数の出力を有する非反転増幅回路であって、帰還抵抗Ｒｆと基準抵抗Ｒｓとの比で利得が決まる回路が構成される。
【特許文献１】特開平７−２０２５８９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、前記図９の第１の従来技術では、ボルテージホロワを複数用いたバイアス回路であって、前記オペアンプを複数用いている。このため、このバイアス回路が接続される次段のアナログ信号処理回路が入力端子数の多い回路であると、必要となるボルテージホロワ、すなわちオペアンプの個数が増大して、消費電力や面積が増大すると共に、前記アナログ信号処理回路の各入力端子間のオフセットがその入力端子数に比例して増大したり、システムで求められる各入力端子間のオフセット電圧の許容量を満たそうとすると、オフセット電圧を極く小さく制限する必要がある欠点がある。尚、バイアス回路の面積及び消費電力とアナログ信号処理回路の各入力端子間のオフセット電圧とは、二律背反の関係にあって、オペアンプに内蔵されている差動増幅回路の入力トランジスタ対の面積やオペアンプの利得を増大させると、アナログ信号処理回路の各入力端子間のオフセットを低減することが可能であるが、この考えではバイアス回路の面積や消費電力の増大を招く欠点が生じる。【００１０】
一方、前記図１０の第２の従来技術では、当該１つのオペアンプをボルテージホロワとしたバイアス回路であるので、次段のアナログ信号処理回路が入力端子数の多い回路であっても、前記第１の従来技術のようにオペアンプの個数を増やす必要がなく、前記アナログ信号処理回路の各入力端子間のオフセットの増大は招かないものの、アナログ信号処理回路の各入力端子間が抵抗Ｒを介して１つの出力端子ＶＯｐで接続されているために、前記アナログ信号処理回路の各入力端子に伝播入力される信号同士で電圧が異なると、何れかの入力端子に入力される信号が前記出力端子ＶＯｐを介して他の入力端子に干渉する相互干渉が不可避である欠点があった。尚、この入力端子間の相互干渉を低減する構成として、オペアンプの出力側に接続される複数の抵抗Ｒの抵抗値を増大させることが考えられるが、この考えでは、バイアス回路の面積が増大する欠点が生じる。また、この第２の従来技術では、アナログ信号処理回路の入力端子数が増大すると、必要となる１のボルテージホロワ（即ち、１つのオペアンプ）の出力端子に接続される抵抗Ｒの個数が増大して出力負荷が増大するため、このオペアンプの出力増幅回路の消費電力及び面積が増大する欠点もある。【００１１】
また、前記図１１の第３の従来技術では、前記第２の従来技術と同様に、当該１つのオペアンプをボルテージホロワとしたバイアス回路であるので、アナログ信号処理回路の各入力端子間のオフセットの増大は招かないものの、差動増幅回路ＯｐＡＳの反転入力端子ＶＩＭで複数の出力増幅回路ＯＡ１、ＯＡ２〜ＯＡｎの出力側が各々抵抗Ｒを介して接続されているために、アナログ信号処理回路の各入力端子間ＩＮ１、ＩＮ２〜ＩＮｎに入力伝播する信号間で電圧が異なることに起因する相互の干渉が不可避である欠点がある。また、この第３の従来技術でも、前記第２の従来技術と同様に、アナログ信号処理回路の入力端子数が増大すると、１つのオペアンプの出力負荷が増大して、このオペアンプの出力増幅回路の消費電力及び面積が増大する欠点がある。【００１２】
本発明は、前記の技術的課題に着目し、その目的は、前記第２及び第３の従来技術と同様に１つのオペアンプをボルテージホロワとしたバイアス回路を基本的に採用して、アナログ信号処理回路の各入力端子間のオフセットの増大を招かないように対策しつつ、バイアス回路の面積や消費電力の増大を生じることなく、アナログ信号処理回路の各入力端子間の相互干渉を防止できるバイアス回路を提供することにある。
【課題を解決するための手段】
【００１３】
前記の目的を達成するため、本発明では、差動増幅回路と出力増幅回路とで構成する１つのオペアンプを用いてボルテージホロワとしたバイアス回路を採用すると共に、前記オペアンプの出力増幅回路と同一構成の２個以上の出力増幅回路を設け、これ等の出力増幅回路と前記１つのオペアンプの差動増幅回路とにより、その差動増幅回路を共用とした複数のオペアンプを構成して、それ等の出力増幅回路の出力端子をアナログ信号処理回路の入力回路に接続する端子とする。【００１４】
具体的に、本発明のバイアス回路は、同一バイアス電圧を複数の出力端子から出力するバイアス回路であって、差動増幅回路並びに、第１のトランジスタ及び前記差動増幅回路の出力電圧がゲートに与えられる第２のトランジスタからなる内蔵ＣＭＯＳ出力増幅回路とを有するオペアンプと、前記内蔵ＣＭＯＳ出力増幅回路と同一構成の第３及び第４のトランジスタからなる複数個のＣＭＯＳ出力増幅回路とを備え、前記オペアンプの差動増幅回路では、非反転入力端子に定電圧が入力され、反転入力端子に前記オペアンプの内蔵ＣＭＯＳ出力増幅回路の出力が帰還され、前記内蔵ＣＭＯＳ出力増幅回路と前記複数個のＣＭＯＳ出力増幅回路とは並列に接続され、前記複数個のＣＭＯＳ出力増幅回路の第３のトランジスタのゲートは各々前記内蔵ＣＭＯＳ出力増幅回路の第１のトランジスタのゲートに接続されると共に、前記複数個のＣＭＯＳ出力増幅回路の第４のトランジスタのゲートは各々前記内蔵ＣＭＯＳ出力増幅回路の第２のトランジスタのゲートに接続され、前記複数個のＣＭＯＳ出力増幅回路の前記第３及び第４のトランジスタのドレイン接続点は、前記複数の出力端子に接続されていることを特徴とする。【００１５】
本発明は、前記バイアス回路において、前記内蔵ＣＭＯＳ出力増幅回路の前記第１及び第２のトランジスタのドレイン接続点は、前記複数の出力端子のうち、前記複数個のＣＭＯＳ出力増幅回路が接続されない出力端子に接続されていることを特徴とする。【００１６】
本発明は、前記バイアス回路において、前記複数個のＣＭＯＳ出力増幅回路の少なくとも１個は、自己のＣＭＯＳ出力増幅回路から出力する電流を可変調整可能な出力電流調整回路を有し、前記自己のＣＭＯＳ出力増幅回路が接続された出力端子を伝播する信号の周波数に応じて、前記出力電流調整回路の動作が制御されることを特徴とする。【００１７】
本発明は、前記バイアス回路において、前記複数個のＣＭＯＳ出力増幅回路の少なくとも１個は、自己のＣＭＯＳ出力増幅回路を起動及び停止する起動／停止制御回路を有することを特徴とする。【００１８】
本発明は、前記バイアス回路において、前記複数の出力端子には、アナログ信号処理回路の入力回路が接続され、前記起動／停止制御回路は、自己のＣＭＯＳ出力増幅回路を停止する際に、その自己のＣＭＯＳ出力増幅回路の停止状態を、前記入力回路の経時劣化を生じさせない停止状態に設定する停止状態設定回路を有することを特徴とする。【００１９】
本発明は、前記バイアス回路において、前記オペアンプの内蔵ＣＭＯＳ出力増幅回路、及び前記複数個のＣＭＯＳ出力増幅回路は、各々、その出力端子とその入力端子とが帰還回路で接続されていることを特徴とする。【００２０】
本発明は、前記バイアス回路において、前記オペアンプの内蔵ＣＭＯＳ出力増幅回路、及び前記複数個のＣＭＯＳ出力増幅回路は、各々、その入力端子と基底電圧とが帰還回路で接続されていることを特徴とする。【００２１】
本発明は、前記バイアス回路において、前記オペアンプの内蔵ＣＭＯＳ出力増幅回路、及び前記複数個のＣＭＯＳ出力増幅回路は、各々、その入力端子と電源電圧とが帰還回路で接続されていることを特徴とする。【００２２】
本発明は、前記バイアス回路において、前記オペアンプの差動増幅回路と、前記複数個のＣＭＯＳ出力増幅回路とは、その差動増幅回路と前記複数個のＣＭＯＳ出力増幅回路の各々とにより、各々、２段増幅型の１個のオペアンプを形成していることを特徴とする。【００２３】
本発明の半導体集積回路は、前記のバイアス回路と、前記バイアス回路の後段に接続され、前記バイアス回路の前記複数の出力端子からバイアス電圧を受ける入力回路を有するアナログ信号処理回路と、前記アナログ信号処理回路に複数のアナログ信号を複数の容量を介して出力するアナログ信号出力回路とを備えたことを特徴とする。【００２４】
以上により、本発明では、１つの差動増幅回路を共通にしているので、次段に接続されるアナログ信号処理回路の各入力端子間に発生するシグナルグランドなどのバイアス電圧のオフセットの増大が有効に抑制される。更に、複数個の出力増幅回路の出力側が前記次段のアナログ信号処理回路の各入力端子に接続されてバイアス電圧が供給されるので、その各入力端子相互が電気的に接続されず独立して、前記次段のアナログ信号処理回路の各入力端子間の信号の干渉回避が可能となる。更に、次段の回路として入力端子数が多いアナログ信号処理回路が接続される場合には、その入力端子数に応じてバイアス回路の出力増幅回路の個数も増やされ、それ等の出力増幅回路の出力端子が前記次段のアナログ信号処理回路の各入力端子に接続されるので、各出力増幅回路の出力負荷は各出力増幅間で均一で増大しない。
【発明の効果】
【００２５】
以上説明したように、本発明のバイアス回路によれば、次段に接続するアナログ信号処理回路の各入力端子間のオフセットの増大を招かないと共に、バイアス回路の面積や消費電力の増大を生じることなく、前記アナログ信号処理回路の各入力端子間の相互干渉を有効に防止できる効果を奏する。
【図面の簡単な説明】
【００２６】
【図１】図１は本発明の第１の実施形態のバイアス回路の構成を示す図である。
【図２】図２は本発明の第２の実施形態のバイアス回路の構成を示す図である。
【図３】図３は本発明の第３の実施形態のバイアス回路の構成を示す図である。
【図４】図４は本発明の第４の実施形態のバイアス回路の構成を示す図である。
【図５】図５は本発明の第５の実施形態のバイアス回路の構成を示す図である。
【図６】図６は本発明の第６の実施形態のバイアス回路の構成を示す図である。
【図７】図７は本発明の第７の実施形態のバイアス回路の構成を示す図である。
【図８】図８は本発明の第８の実施形態のバイアス回路の構成を示す図である。
【図９】図９は従来のバイアス回路の一例を示す図である。
【図１０】図１０は従来のバイアス回路の他の一例を示す図である。
【図１１】図１１は従来のバイアス回路の更に他の一例を示す図である。
【符号の説明】
【００２７】
ＩＮ１〜ＩＮｎ      入力端子
ＶＩｒ              所望のバイアス電圧
ＶＯ１〜ＶＯｎ      バイアス回路の出力端子
Ｃ                  容量
ＤＡ                差動増幅回路
ＯＡ１              第１のＣＭＯＳ出力増幅回路（内蔵ＣＭＯＳ出力増幅回路）
ＯＡ２〜ＯＡｎ      ＣＭＯＳ出力増幅回路
ＯｐＡＳ             単一出力のオペアンプ
ＯｐＡ              多出力のオペアンプ
Ｒｆ、Ｒｓ          帰還抵抗、基準抵抗
ＯＡｎｔ            調整用出力増幅回路
ＳＷｔ              スイッチ
ＳＷｐｔ            スイッチ
ＳＷｎｔ            スイッチ
ＳＷｐｃ            スイッチ
ＳＷｎｃ            スイッチ
Ｃｓ１〜Ｃｓｎ      位相補償容量
ＡＢ                差動増幅回路及び出力増幅回路用のバイアス回路
ＣＡＣ              出力電流調整回路
ＳＳＣ              起動／停止制御回路
ＴＤＳ              停止状態設定回路
Ｚ                  位相補償回路
【発明を実施するための最良の形態】
【００２８】
（実施形態１）
図１を用いて本発明の第１の実施形態のバイアス回路を説明する。【００２９】
同図において、複数個（Ｎ−１個）の入力端子で必要となる所望のバイアス電圧ＶＩｒは、オペアンプＯｐＡＳ内の差動増幅回路ＤＡの非反転入力端子ＶＩＰに与えられる。前記所望のバイアス電圧ＶＩｒは、図示しない定電圧源等で発生させ、この定電圧源は、バンドギャップリファレンスを含めた定電圧を供給する回路で構成する。前記オペアンプＯｐＡＳのＣＭＯＳ出力増幅回路である第１のＣＭＯＳ出力増幅回路（内蔵ＣＭＯＳ出力増幅回路）ＯＡ１の出力が前記オペアンプＯｐＡＳの差動増幅回路ＤＡの反転入力端子ＶＩＭに帰還されることにより、ボルテージホロワを構成している。【００３０】
前記第１のＣＭＯＳ出力増幅回路ＯＡ１を構成する第１及び第２のトランジスタＴｒ１、Ｔｒ２には、これと並列に、前記オペアンプＯｐＡＳのＣＭＯＳ出力増幅回路に相当する第２のＣＭＯＳ出力増幅回路ＯＡ２を構成する第３及び第４のトランジスタＴｒ３、Ｔｒ４が接続され、前記第３のトランジスタＴｒ３のゲートが前記第１のトランジスタＴｒ１のゲートに接続されると共に、前記第４のトランジスタＴｒ４のゲートが前記第２のトランジスタＴｒ２のゲートに接続されている。【００３１】
更に、前記第２のＣＭＯＳ出力増幅回路ＯＡ２と同一構成の複数個のＣＭＯＳ出力増幅回路ＯＡ３〜ＯＡｎが、前記第２のＣＭＯＳ出力増幅回路ＯＡ２と同様に、前記第１のＣＭＯＳ出力増幅回路ＯＡ１に並列に接続されている。【００３２】
前記各ＣＭＯＳ出力増幅回路ＯＡ１〜ＯＡｎにおいて、ｐ型トランジスタＴｒ１、Ｔｒ３の各ゲートには、これ等トランジスタをＯＮ動作させるバイアス電圧ｖｂｐがバイアス回路ＡＢから供給される。また、前記各ＣＭＯＳ出力増幅回路ＯＡ１〜ＯＡｎのｎ型トランジスタＴｒ２、Ｔｒ４の各ゲートには、前記差動増幅回路ＤＡの出力電圧ｖｏｄａが与えられる。【００３３】
前記第２〜第ｎのＣＭＯＳ出力増幅回路ＯＡ２〜ＯＡｎにおいて、第３及び第４のトランジスタＴｒ３、Ｔｒ４のドレイン接続点ＶＯｐ２〜ＶＯｐｎから、各々、抵抗Ｒを介して、バイアス電圧の供給が必要となるアナログ信号処理回路ＡＮＡ２の入力端子ＩＮ１〜ＩＮｎ−１に前記バイアス電圧ＶＩｒが供給される。【００３４】
前記差動増幅回路ＤＡと前記第１のＣＭＯＳ出力増幅回路ＯＡ１とにより、２段増幅型の１個の差動入力単出力型オペアンプＯｐＡＳが構成され、前記差動増幅回路ＤＡと前記第２のＣＭＯＳ出力増幅回路ＯＡ２とにより、２段増幅型の他の１個の差動入力単出力型オペアンプが構成される。前記差動増幅回路ＤＡと前記第２〜第ｎのＣＭＯＳ出力増幅回路ＯＡ２〜ＯＡｎとによっても、各々、差動増幅回路ＤＡを共用とした２段増幅型の他の１個の差動入力単出力型オペアンプが構成される。そして、前記差動増幅回路ＤＡと前記第１〜第ｎのＣＭＯＳ出力増幅回路ＯＡ１〜ＯＡｎとにより、差動入力多出力型オペアンプＯｐＡＭが構成される。【００３５】
本バイアス回路Ｂｉａｓでは、前記差動増幅回路ＤＡと前記第１のＣＭＯＳ出力増幅回路ＯＡ１からボルテージホロワが構成され、このボルテージホロワで生成されたバイアス電圧ｖｏｄａをＣＭＯＳ出力増幅回路ＯＡ２〜ＯＡｎに入力することにより、他のバイアス電圧出力系の干渉、すなわち、出力端子ＶＯＰｘ（ｘは他の出力系の出力端子）からアナログ信号処理回路ＡＮＡ２の対応入力端子ＩＮｘまでの間のアナログ信号の伝播による影響を受けずに、第１のＣＯＭＳ出力増幅回路ＯＡ１と同じ動作、すなわち、前記ＣＭＯＳ出力増幅回路ＯＡ２〜ＯＡｎの出力端子ＶＯｐ２〜ＶＯｐｎから第１のＣＭＯＳ出力増幅回路ＯＡ１の出力バイアス電圧と同じ電圧を得ることができる。【００３６】
（実施形態２）
次に、本発明の第２の実施形態を説明する。【００３７】
図２は本実施形態のバイアス回路を示す。前記第１の実施形態では、ボルテージホロワを構成した第１のＣＭＯＳ出力増幅回路ＯＡ１の出力端子ＶＯｐ１を差動増幅器ＤＡの反転入力端子ＶＩＭに帰還させる構成のみであったが、本実施形態では、この第１のＣＭＯＳ出力増幅回路ＯＡ１の出力端子ＶＯｐ１を差動増幅器ＤＡの反転入力端子ＶＩＭに帰還させると共に、アナログ信号処理回路ＡＮＡ２の１個の入力端子（同図ではＩＮ１）に接続して、バイアス電圧をこの入力端子ＩＮ１に供給するように構成したものである。【００３８】
従って、本実施形態では、前記第１の実施形態よりも、ＣＭＯＳ出力増幅回路１個分の低消費電力化及び小面積化が実現可能である。【００３９】
（実施形態３）
続いて、本発明の第３の実施形態を説明する。【００４０】
図３は本発明のバイアス回路を示す。同図において、ｎ個目のＣＭＯＳ出力増幅回路ＯＡｎは、ＣＭＯＳ出力増幅回路ＯＡ１〜ＯＡｎ−１と同一構成の基本増幅回路ＯＡｎ０を備えると共に、この基本増幅回路ＯＡｎ０と同一構成の出力電流調整用増幅回路ＯＡｎｔ及びこの出力電流調整用増幅回路ＯＡｎｔの動作及び停止を制御する２個のスイッチＳＷｔｎ、ＳＷｔｐを有する出力電流調整回路ＣＡＣを備える。【００４１】
前記出力電流調整回路ＣＡＣは、アナログ信号処理回路ＡＮＡ２の対応する入力端子（同図では入力端子ＩＮｎ）に入力されるアナログ信号の周波数が高いときには、制御信号ＶＩｔにより２個のスイッチＳＷｔｎ、ＳＷｔｐを制御して、出力電流調整用増幅回路ＯＡｎｔを基本増幅回路ＯＡｎ０と同様に動作させることにより、出力電流の値を基本増幅回路ＯＡｎ０の流す電流値の２倍に調整する。このｎ個目のＣＭＯＳ出力増幅回路ＯＡｎと前記オペアンプＯｐＡＳの差動増幅器ＤＡとにより、２段増幅型の１個のオペアンプが構成される。【００４２】
すなわち、各入力端子ＩＮ１〜ＩＮｎを伝播するアナログ信号同士の周波数が異なる場合には、その周波数が高くて電圧の変化が速いほど、対応入力端子に流すべき電流値を素早く可変制御して、バイアス電圧を常に一定に調整することが必要となるので、この必要性から、調整用出力増幅回路ＯＡｎｔを設けるものである。【００４３】
本実施形態のバイアス回路では、図３に示した調整用出力増幅回路ＯＡｎｔを１個のみ設けて、ＣＭＯＳ出力増幅回路ＯＡｎが流す電流を１倍と２倍とに可変調整したが、調整用出力増幅回路ＯＡｎｔを複数個準備して、これ等の調整用出力増幅回路を任意の調整幅でデジタル制御、すなわち、複数ビット長のデジタル信号によってスイッチＳＷｔｎ、ＳＷｔｐをＯＮ、ＯＦＦ制御させて、複数個の調整用出力増幅回路ＯＡｎｔを動作又は停止させて、必要な電流値を精度良く多段階に調整しても良いのは勿論である。【００４４】
尚、前記複数個準備する調整用出力増幅回路の代替として、トランジスタサイズを変更した調整用出力増幅回路を準備することも可能である。この場合の制御の方法は、複数の調整用出力増幅回路を準備する場合と同様である。【００４５】
（実施形態４）
図４は本発明のバイアス回路を示す。本実施形態では、アナログ信号処理回路ＡＮＡ２の複数の入力端子ＩＮ１〜ＩＮｎのうち、何れかの入力端子にはアナログ信号が所定の特定期間では入力されないような動作モードが存在する場合には、この信号入力がない特定期間では、それ等の入力端子へのバイアス電圧の供給をも停止するように対策するものである。【００４６】
すなわち、複数個のＣＭＯＳ出力増幅回路ＯＡ１〜ＯＡｎのうち任意の１つ（同図ではＯＡｎ）を個別に起動及び停止できる機能を持った起動／停止機能付きのＣＭＯＳ出力増幅回路ＯＡｎとしている。【００４７】
前記起動／停止機能付きのＣＭＯＳ出力増幅回路ＯＡｎは、ＣＭＯＳ出力増幅回路ＯＡ１〜ＯＡｎ−１と同一構成の基本増幅回路ＯＡｎ０を備えると共に、この基本増幅回路ＯＡｎ０の起動及び停止を制御する２個のスイッチＳＷｐｃ、ＳＷｎｃを有する起動／停止制御回路ＳＳＣを備える。前記起動／停止制御回路ＳＳＣにおいて、一方のスイッチＳＷｐｃは、基本増幅回路ＯＡｎ０のＰＭＯＳトランジスタのゲートへのバイアス電圧ｖｂｐの供給を停止し、且つそのゲートに電源電圧を供給してＯＦＦ制御するスイッチである。他方のスイッチＳＷｃｎは、基本増幅回路ＯＡｎ０のＮＭＯＳトランジスタのゲートへの電圧ｖｏｄａの供給を停止し、且つそのゲートに接地電圧を供給してＯＦＦ制御するスイッチである。前記両スイッチＳＷｐｃ、ＳＷｎｃは、制御信号ＶＩｃにより制御される。【００４８】
前記起動／停止機能付きのＣＭＯＳ出力増幅回路ＯＡｎと前記オペアンプＯｐＡＳの差動増幅器ＤＡとにより、２段増幅型の１個のオペアンプが構成される。【００４９】
本実施形態では、起動／停止機能付きのＣＭＯＳ出力増幅回路ＯＡｎを１個のみ配置したが、アナログ信号処理回路ＡＮＡ２の動作モードに応じて複数個のＣＭＯＳ出力増幅回路ＯＡ１〜ＯＡｎの全部又は一部に配置すると共に、前記制御信号ＶＩｃを複数ビット長のデジタル信号として、この制御信号ＶＩｃにより、複数個のＣＭＯＳ出力増幅回路内の各２個のスイッチＳＷｐｃ、ＳＷｎｃを個別にＯＮ、ＯＦＦ制御して、特定期間にアナログ信号処理回路ＡＮＡ２にアナログ信号が入力されない入力端子に対応するＣＭＯＳ出力増幅回路のみを停止制御するようにしても良い。【００５０】
（実施形態５）
続いて、本発明の第５の実施形態を説明する。【００５１】
図５は本実施形態のバイアス回路を示す。本実施形態では、前記第４の実施形態のように起動／停止機能付きのＣＭＯＳ出力増幅回路ＯＡｎを設けた場合に、次段に接続されるアナログ信号処理回路ＡＮＡ２の対応入力端子ＩＮｎに接続される入力回路（図示せず）の経時劣化（例えば入力回路を構成するトランジスタのしきい値電圧の経時劣化など）を生じさせないように対策するものである。【００５２】
すなわち、本実施形態では、図５に示すように、起動／停止機能付きのＣＭＯＳ出力増幅回路ＯＡｎは、第４の実施形態と同様に起動／停止制御回路ＳＳＣを有するが、この起動／停止制御回路ＳＳＣは、前記第４の実施形態（図４）のスイッチＳＷｐｃを改良したスイッチＳＷｐｃｏと、図４のスイッチＳＷｎｃと同一構成のスイッチＳＷｎｃとを有する。前記改良されたスイッチＳＷｐｃｏは、制御信号ＶＩｃを受けて、基本増幅回路ＯＡｎ０のＰＭＯＳトランジスタのゲートに電源電圧を供給してＯＦＦ制御した際に、同時に電源電圧を出力端子ＶＯｐｎからアナログ信号処理回路ＡＮＡ２の対応入力端子ＩＮｎに供給する。前記改良されたスイッチＳＷｐｃｏにより、自己のＣＭＯＳ出力増幅回路ＯＡｎ停止状態を前記入力回路の経時劣化を生じさせない停止状態に設定する停止状態設定回路ＴＤＳを構成している。【００５３】
従って、本バイアス回路Ｂｉａｓの次段に接続されるアナログ信号処理回路ＡＮＡ２において、例えば、対応入力端子ＩＮｎが入力回路内のＰＭＯＳトランジスタのゲートに接続されている構成の場合には、ＣＭＯＳ出力増幅回路ＯＡｎが停止してその出力電流を流れなく（パワーダウン）した際に、前記入力回路内のＰＭＯＳトランジスタのゲート電圧が電源電圧に固定設定されるので、この入力回路内のＰＭＯＳトランジスタのしきい値電圧の経時劣化などは生じない。【００５４】
尚、対応入力端子ＩＮｎが入力回路内のＮＭＯＳトランジスタのゲートに接続されている構成の場合には、他方のスイッチＳＷｎｃを改良して、基底電圧（接地電圧）をその対応入力端子ＩＮｎに接続されている入力回路内のＮＭＯＳトランジスタのゲートに供給する構成とすれば良い。【００５５】
（実施形態６）
図６は本実施形態のバイアス回路を示す。【００５６】
同図に示したバイアス回路Ｂｉａｓでは、前記実施形態１〜５に記載した多出力オペアンプＯｐＡＭは、差動増幅回路ＤＡと、第１〜第ｎのＣＭＯＳ出力増幅回路ＯＡ１〜ＯＡｎと、前記出力増幅回路ＯＡ１〜ＯＡｎに供給するバイアス電圧ｖｂｐを生成するバイアス回路ＡＢとにより構成される。【００５７】
前記第１〜第ｎのＣＭＯＳ出力増幅回路ＯＡ１〜ＯＡｎは、それ等の出力端子ＶＯｐ１〜ＶＯｐｎと入力端子ｖｏｄａとを各々接続する帰還回路Ｃｓ１〜Ｃｓｎを有する。【００５８】
前記差動増幅回路ＤＡは、ＰＭＯＳトランジスタのゲートに所望のバイアス電圧ＶＩｒが入力される構成であって、差動対を構成するＰＭＯＳトランジスタＰＤ、前記バイアス回路ＡＢで生成するバイアス電圧ｖｂｐを供給するＰＭＯＳトランジスタＰＢ１、負荷トランジスタであるＮＭＯＳトランジスタＮＢ１から構成される。また、第１〜第ｎのＣＭＯＳ出力増幅回路ＯＡ１〜ＯＡｎは、前記バイアス回路ＡＢのバイアス電圧ｖｂｐを供給するＰＭＯＳトランジスタＰ１〜Ｐｎと、前記差動増幅回路ＤＡの出力電圧がゲートに与えられるＮＭＯＳトランジスタＮ１〜Ｎｎと、自己のＣＭＯＳ出力増幅回路の入力端子ｖｏｄａと出力端子ＶＯｐ１〜ＶＯｐｎとの間に接続された帰還回路Ｃｓ１〜Ｃｓｎとから構成される。【００５９】
尚、オペアンプＯｐＡＳの構成は、前記差動増幅回路ＤＡがＮＭＯＳトランジスタのゲートにバイアス電圧ＶＩｒが入力される構成のオペアンプでも構成可能である。この場合には、第１〜第ｎのＣＭＯＳ出力増幅回路ＯＡ１〜ＯＡｎの構成トランジスタの極性も変更する。【００６０】
（実施形態７）
図７は本実施形態のバイアス回路を示す。【００６１】
本実施形態のオペアンプＯｐＡＭは、差動増幅回路ＤＡを備えると共に、入力端子ｖｏｄａと基底電圧とを帰還回路Ｚで接続した第１〜第ｎのＣＭＯＳ出力増幅回路ＯＡ１〜ＯＡｎと、前記差動増幅回路ＤＡ及び前記ＣＭＯＳ出力増幅回路ＯＡ１〜ＯＡｎに供給するバイアス電圧ｖｂｐ１、ｖｂｐ２、ｖｂｎを生成するバイアス回路ＡＢとにより構成される。【００６２】
前記差動増幅回路ＤＡは、ＮＭＯＳトランジスタのゲートに所望のバイアス電圧ＶＩｒが入力される構成であって、差動対を構成するＮＭＯＳトランジスタＮＤと、前記バイアス電圧ｖｂｎを供給するＮＭＯＳトランジスタＮＢと、バイアス電圧ｖｂｐ１で動作するＰＭＯＳトランジスタＰＣ１と、前記バイアス電圧ｖｂｐ２で動作する負荷用ＰＭＯＳトランジスタＰＣ２と、ＮＭＯＳトランジスタＮＣ１とにより構成される。前記３種のトランジスタＰＣ１、ＰＣ２及びＮＣ１はカスコード回路を構成する。また、前記各ＣＭＯＳ出力増幅回路ＯＡ１〜ＯＡｎは、バイアス電圧ｖｂｐ１で動作するＰＭＯＳトランジスタＰｎと、ソースホロワ回路を構成するＰＭＯＳトランジスタＰＢｎと、自己のＣＭＯＳ出力増幅回路の入力端子Ｖｏｄａと基底電圧との間に接続された帰還回路Ｚとから構成される。【００６３】
（実施形態８）
図８は本実施形態のバイアス回路を示す。【００６４】
本実施形態のオペアンプＯｐＡＭは、差動増幅回路ＤＡを備えると共に、入力端子ｖｏｄａと電源電圧とを帰還回路Ｚで接続した出力増幅回路ＯＡ１〜ＯＡｎと、前記差動増幅回路ＤＡ及び前記出力増幅回路ＯＡ１〜ＯＡｎに供給するバイアス電圧ｖｂｐ、ｖｂｎ１、ｖｂｎ２を生成するバイアス回路ＡＢとにより構成される。【００６５】
前記差動増幅回路ＤＡは、ＰＭＯＳトランジスタのゲートに所望のバイアス電圧ＶＩｒが入力される構成であって、差動対を構成するＰＭＯＳトランジスタＰＤと、バイアス電圧ｖｂｐを供給するＰＭＯＳトランジスタＰＢと、バイアス電圧ｖｂｎ２で動作するＮＭＯＳトランジスタＮＣ２と、バイアス電圧ｖｂｎ１で動作し且つ負荷トランジスタを構成するＮＭＯＳトランジスタＮＣ１と、ＰＭＯＳトランジスタＰＣ１とにより構成される。前記３種のトランジスタＮＣ１、ＮＣ２及びＰＣ１により、カスコード回路を構成する。また、前記各ＣＭＯＳ出力増幅回路ＯＡ１〜ＯＡｎは、バイアス電圧ｖｂｎ２で動作するＮＭＯＳトランジスタＮＢｎと、ソースホロワ回路を構成するＮＭＯＳトランジスタＮｎと、自己の出力増幅回路の入力端子Ｖｏｄａと電源電圧との間に接続された帰還回路Ｚとから、構成される。
【産業上の利用可能性】
【００６６】
以上説明したように、本発明は、アナログ信号出力増幅回路から複数のアナログ信号を各々容量を介してアナログ信号処理回路に入力する場合に、それらのアナログ信号のシグナルグランドなどのバイアス電圧を前記アナログ信号処理回路に供給するに際して、前記アナログ信号処理回路の各入力端子間のオフセットの増大を招かず、且つ、面積や消費電力の増大を生じることなく、前記アナログ信号処理回路の各入力端子間の相互干渉を有効に防止できるので、そのようなバイアス電圧を発生する小型化、低消費電力化及び高精度化されたバイアス回路として有用である。
【図１】
2008149517.tif 000003
【図２】
2008149517.tif 000004
【図３】
2008149517.tif 000005
【図４】
2008149517.tif 000006
【図５】
2008149517.tif 000007
【図６】
2008149517.tif 000008
【図７】
2008149517.tif 000009
【図８】
2008149517.tif 000010
【図９】
2008149517.tif 000011
【図１０】
2008149517.tif 000012
【図１１】
2008149517.tif 000013
【手続補正書】
【提出日】平成21年1月30日(2009.1.30)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
同一バイアス電圧を複数の出力端子から出力するバイアス回路であって、
差動増幅回路並びに、第１のトランジスタ及び前記差動増幅回路の出力電圧がゲートに与えられる第２のトランジスタからなる内蔵ＣＭＯＳ出力増幅回路とを有するオペアンプと、
前記内蔵ＣＭＯＳ出力増幅回路と同一構成の第３及び第４のトランジスタからなる複数個のＣＭＯＳ出力増幅回路とを備え、
前記オペアンプの差動増幅回路では、非反転入力端子に定電圧が入力され、反転入力端子に前記オペアンプの内蔵ＣＭＯＳ出力増幅回路の出力が帰還され、
前記内蔵ＣＭＯＳ出力増幅回路と前記複数個のＣＭＯＳ出力増幅回路とは並列に接続され、
前記複数個のＣＭＯＳ出力増幅回路の第３のトランジスタのゲートは各々前記内蔵ＣＭＯＳ出力増幅回路の第１のトランジスタのゲートに接続されると共に、前記複数個のＣＭＯＳ出力増幅回路の第４のトランジスタのゲートは各々前記内蔵ＣＭＯＳ出力増幅回路の第２のトランジスタのゲートに接続され、
前記複数個のＣＭＯＳ出力増幅回路の前記第３及び第４のトランジスタのドレイン接続点は、前記複数の出力端子に接続されている
ことを特徴とするバイアス回路。
【請求項２】
前記請求項１記載のバイアス回路において、
前記内蔵ＣＭＯＳ出力増幅回路の前記第１及び第２のトランジスタのドレイン接続点は、前記複数の出力端子のうち、前記複数個のＣＭＯＳ出力増幅回路が接続されない出力端子に接続されている
ことを特徴とするバイアス回路。
【請求項３】
前記請求項１又は２記載のバイアス回路において、
前記複数個のＣＭＯＳ出力増幅回路の少なくとも１個は、
自己のＣＭＯＳ出力増幅回路から出力する電流を可変調整可能な出力電流調整回路を有し、
前記自己のＣＭＯＳ出力増幅回路が接続された出力端子を伝播する信号の周波数に応じて、前記出力電流調整回路の動作が制御される
ことを特徴とするバイアス回路。
【請求項４】
前記請求項１又は２記載のバイアス回路において、
前記複数個のＣＭＯＳ出力増幅回路の少なくとも１個は、
自己のＣＭＯＳ出力増幅回路を起動及び停止する起動／停止制御回路を有する
ことを特徴とするバイアス回路。
【請求項５】
前記請求項４記載のバイアス回路において、
前記複数の出力端子には、アナログ信号処理回路の入力回路が接続され、
前記起動／停止制御回路は、
自己のＣＭＯＳ出力増幅回路を停止する際に、その自己のＣＭＯＳ出力増幅回路の停止状態を、前記入力回路の経時劣化を生じさせない停止状態に設定する停止状態設定回路を有する
ことを特徴とするバイアス回路。
【請求項６】
前記請求項１〜５の何れか１項に記載のバイアス回路において、
前記オペアンプの内蔵ＣＭＯＳ出力増幅回路、及び前記複数個のＣＭＯＳ出力増幅回路は、各々、
その出力端子とその入力端子とが帰還回路で接続されている
ことを特徴とするバイアス回路。
【請求項７】
前記請求項１〜５の何れか１項に記載のバイアス回路において、
前記オペアンプの内蔵ＣＭＯＳ出力増幅回路、及び前記複数個のＣＭＯＳ出力増幅回路は、各々、
その入力端子と基底電圧とが帰還回路で接続されている
ことを特徴とするバイアス回路。
【請求項８】
前記請求項１〜５の何れか１項に記載のバイアス回路において、
前記オペアンプの内蔵ＣＭＯＳ出力増幅回路、及び前記複数個のＣＭＯＳ出力増幅回路は、各々、
その入力端子と電源電圧とが帰還回路で接続されている
ことを特徴とするバイアス回路。
【請求項９】
前記請求項１〜８の何れか１項に記載のバイアス回路において、
前記オペアンプの差動増幅回路と、前記複数個のＣＭＯＳ出力増幅回路とは、
その差動増幅回路と前記複数個のＣＭＯＳ出力増幅回路の各々とにより、各々、２段増幅型の１個のオペアンプを形成している
ことを特徴とするバイアス回路。
【請求項１０】
前記請求項１〜９の何れか１項に記載のバイアス回路と、
前記バイアス回路の後段に接続され、前記バイアス回路の前記複数の出力端子からバイアス電圧を受ける入力回路を有するアナログ信号処理回路と、
前記アナログ信号処理回路に複数のアナログ信号を複数の容量を介して出力するアナログ信号出力回路と
を備えたことを特徴とする半導体集積回路。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、容量結合されて外部からアナログ信号が複数入力されるアナログ回路の複数ある入力端子に必要なバイアス電圧を供給する多出力オペアンプを用いたバイアス回路に関するものである。
【背景技術】
【０００２】
多出力オペアンプを用いたバイアス回路は、例えば高周波信号処理回路等のアナログ信号処理回路からの複数のアナログ信号が各々容量を介して例えばＡ／Ｄコンバータ等のアナログ信号処理回路に入力されるシステムや半導体集積回路に用いられる。
【０００３】
このようなシステム又は半導体集積回路では、高周波信号処理回路等のアナログ信号処理回路から出力される複数のアナログ信号のシグナルグランドが相互に異なっている場合が多い。このため、複数のアナログ信号の授受を行う２つのアナログ信号処理回路間に容量を挿入して、複数のアナログ信号のシグナルグランドを電気的に遮断すると共に、このシグナルグランドを多出力オペアンプを用いたバイアス回路によって共通して供給するように構成される。
【０００４】
現在、半導体集積回路に求められるシステムは、大規模化、高速化、低消費電力・小面積化の一途を辿り、これに伴い、容量結合された２つのアナログ信号処理回路間で複数のアナログ信号を伝播させなければならない場合も激増しており、多出力オペアンプを用いたバイアス回路を使用する機会も激増している。
【０００５】
以下、多出力オペアンプを用いたバイアス回路の従来の構成を説明する。
【０００６】
第１の従来技術を図９を用いて説明する。アナログ信号出力回路ＡＮＡ１から複数Ｎのアナログ信号を各々容量Ｃを介してアナログ信号処理回路ＡＮＡ２に入力する場合に、バイアス電圧の入力が必要な端子の数Ｎ個のオペアンプＯｐＡＳ１、ＯｐＡＳ２〜ＯｐＡＳｎをボルテージホロワにして、各ボルテージホロワの入力端子ＶＩＰ１、ＶＩＰ２〜ＶＩＰｎにシグナルグランド（以下、ＳＧという）等の所望のバイアス電圧ＶＩｒを入力すると共に、出力端子ＶＯｐ１、ＶＯｐ２〜ＶＯｐｎから抵抗Ｒを介して前記アナログ信号処理回路ＡＮＡ２の各入力端子ＩＮ１、ＩＮ２〜ＩＮｎに前記バイアス電圧ＶＩｒを供給する構成である。
【０００７】
次に、第２の従来技術を図１０を用いて説明する。同図では、１つのオペアンプＯｐＡＳをボルテージホロワにして、ボルテージホロワの入力端子ＶＩＰに所望のバイアス電圧ＶＩｒを入力し、前記オペアンプＯｐＡＳの出力端子ＶＯｐを複数の抵抗Ｒを介してバイアス回路Ｂｉａｓの複数の出力端子ＶＯ１〜ＶＯｎに接続し、これ等の出力端子ＶＯ１〜ＶＯｎを各々アナログ信号処理回路ＡＮＡ２の複数の入力端子ＩＮ１〜ＩＮｎに接続して、前記ＳＧ等のバイアス電圧ＶＩｒを各入力端子ＩＮ１〜ＩＮｎに供給している。
【０００８】
続いて、第３の従来技術を図１１を用いて説明する。この従来技術は特許文献１に記載された技術である。同図では、１つの差動増幅回路ＯｐＡＳと、複数の出力増幅回路ＯＡ１、ＯＡ２〜ＯＡｎとからなるシステムＡｍｐＭを構成し、このシステムに入力された信号、すなわち、バイアス電圧を前記アナログ信号処理回路ＡＮＡ２の各入力端子ＩＮ１〜ＩＮｎに供給する。このシステムの構成は、前記差動増幅回路ＯｐＡＳの非反転入力端子ＶＩＰに前記バイアス電圧ＶＩｒを入力し、前記差動増幅回路ＯｐＡＳの出力端子ＶＯｐと前記複数の出力増幅回路ＯＡ１〜ＯＡｎの複数の入力端子とを接続し、前記複数の出力増幅回路ＯＡ１〜ＯＡｎの各出力端子ＶＯｐ１、ＶＯｐ２〜ＶＯｐｎと前記差動増幅回路ＯｐＡＳの反転入力端子ＶＩＭとを帰還抵抗Ｒｆにより接続すると共に、前記差動増幅回路ＯｐＡＳの反転入力端子ＶＩＭと基底電圧（接地電圧）とを基準抵抗Ｒｓで接続する。従って、このシステムでは、入力端子が共通で複数の出力を有する非反転増幅回路であって、帰還抵抗Ｒｆと基準抵抗Ｒｓとの比で利得が決まる回路が構成される。
【特許文献１】特開平７−２０２５８９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、前記図９の第１の従来技術では、ボルテージホロワを複数用いたバイアス回路であって、前記オペアンプを複数用いている。このため、このバイアス回路が接続される次段のアナログ信号処理回路が入力端子数の多い回路であると、必要となるボルテージホロワ、すなわちオペアンプの個数が増大して、消費電力や面積が増大すると共に、前記アナログ信号処理回路の各入力端子間のオフセットがその入力端子数に比例して増大したり、システムで求められる各入力端子間のオフセット電圧の許容量を満たそうとすると、オフセット電圧を極く小さく制限する必要がある欠点がある。尚、バイアス回路の面積及び消費電力とアナログ信号処理回路の各入力端子間のオフセット電圧とは、二律背反の関係にあって、オペアンプに内蔵されている差動増幅回路の入力トランジスタ対の面積やオペアンプの利得を増大させると、アナログ信号処理回路の各入力端子間のオフセットを低減することが可能であるが、この考えではバイアス回路の面積や消費電力の増大を招く欠点が生じる。
【００１０】
一方、前記図１０の第２の従来技術では、当該１つのオペアンプをボルテージホロワとしたバイアス回路であるので、次段のアナログ信号処理回路が入力端子数の多い回路であっても、前記第１の従来技術のようにオペアンプの個数を増やす必要がなく、前記アナログ信号処理回路の各入力端子間のオフセットの増大は招かないものの、アナログ信号処理回路の各入力端子間が抵抗Ｒを介して１つの出力端子ＶＯｐで接続されているために、前記アナログ信号処理回路の各入力端子に伝播入力される信号同士で電圧が異なると、何れかの入力端子に入力される信号が前記出力端子ＶＯｐを介して他の入力端子に干渉する相互干渉が不可避である欠点があった。尚、この入力端子間の相互干渉を低減する構成として、オペアンプの出力側に接続される複数の抵抗Ｒの抵抗値を増大させることが考えられるが、この考えでは、バイアス回路の面積が増大する欠点が生じる。また、この第２の従来技術では、アナログ信号処理回路の入力端子数が増大すると、必要となる１のボルテージホロワ（即ち、１つのオペアンプ）の出力端子に接続される抵抗Ｒの個数が増大して出力負荷が増大するため、このオペアンプの出力増幅回路の消費電力及び面積が増大する欠点もある。
【００１１】
また、前記図１１の第３の従来技術では、前記第２の従来技術と同様に、当該１つのオペアンプをボルテージホロワとしたバイアス回路であるので、アナログ信号処理回路の各入力端子間のオフセットの増大は招かないものの、差動増幅回路ＯｐＡＳの反転入力端子ＶＩＭで複数の出力増幅回路ＯＡ１、ＯＡ２〜ＯＡｎの出力側が各々抵抗Ｒを介して接続されているために、アナログ信号処理回路の各入力端子間ＩＮ１、ＩＮ２〜ＩＮｎに入力伝播する信号間で電圧が異なることに起因する相互の干渉が不可避である欠点がある。また、この第３の従来技術でも、前記第２の従来技術と同様に、アナログ信号処理回路の入力端子数が増大すると、１つのオペアンプの出力負荷が増大して、このオペアンプの出力増幅回路の消費電力及び面積が増大する欠点がある。
【００１２】
本発明は、前記の技術的課題に着目し、その目的は、前記第２及び第３の従来技術と同様に１つのオペアンプをボルテージホロワとしたバイアス回路を基本的に採用して、アナログ信号処理回路の各入力端子間のオフセットの増大を招かないように対策しつつ、バイアス回路の面積や消費電力の増大を生じることなく、アナログ信号処理回路の各入力端子間の相互干渉を防止できるバイアス回路を提供することにある。
【課題を解決するための手段】
【００１３】
前記の目的を達成するため、本発明では、差動増幅回路と出力増幅回路とで構成する１つのオペアンプを用いてボルテージホロワとしたバイアス回路を採用すると共に、前記オペアンプの出力増幅回路と同一構成の２個以上の出力増幅回路を設け、これ等の出力増幅回路と前記１つのオペアンプの差動増幅回路とにより、その差動増幅回路を共用とした複数のオペアンプを構成して、それ等の出力増幅回路の出力端子をアナログ信号処理回路の入力回路に接続する端子とする。
【００１４】
具体的に、請求項１記載の発明のバイアス回路は、同一バイアス電圧を複数の出力端子から出力するバイアス回路であって、差動増幅回路並びに、第１のトランジスタ及び前記差動増幅回路の出力電圧がゲートに与えられる第２のトランジスタからなる内蔵ＣＭＯＳ出力増幅回路とを有するオペアンプと、前記内蔵ＣＭＯＳ出力増幅回路と同一構成の第３及び第４のトランジスタからなる複数個のＣＭＯＳ出力増幅回路とを備え、前記オペアンプの差動増幅回路では、非反転入力端子に定電圧が入力され、反転入力端子に前記オペアンプの内蔵ＣＭＯＳ出力増幅回路の出力が帰還され、前記内蔵ＣＭＯＳ出力増幅回路と前記複数個のＣＭＯＳ出力増幅回路とは並列に接続され、前記複数個のＣＭＯＳ出力増幅回路の第３のトランジスタのゲートは各々前記内蔵ＣＭＯＳ出力増幅回路の第１のトランジスタのゲートに接続されると共に、前記複数個のＣＭＯＳ出力増幅回路の第４のトランジスタのゲートは各々前記内蔵ＣＭＯＳ出力増幅回路の第２のトランジスタのゲートに接続され、前記複数個のＣＭＯＳ出力増幅回路の前記第３及び第４のトランジスタのドレイン接続点は、前記複数の出力端子に接続されていることを特徴とする。
【００１５】
請求項２記載の発明は、前記請求項１記載のバイアス回路において、前記内蔵ＣＭＯＳ出力増幅回路の前記第１及び第２のトランジスタのドレイン接続点は、前記複数の出力端子のうち、前記複数個のＣＭＯＳ出力増幅回路が接続されない出力端子に接続されていることを特徴とする。
【００１６】
請求項３記載の発明は、前記請求項１又は２記載のバイアス回路において、前記複数個のＣＭＯＳ出力増幅回路の少なくとも１個は、自己のＣＭＯＳ出力増幅回路から出力する電流を可変調整可能な出力電流調整回路を有し、前記自己のＣＭＯＳ出力増幅回路が接続された出力端子を伝播する信号の周波数に応じて、前記出力電流調整回路の動作が制御されることを特徴とする。
【００１７】
請求項４記載の発明は、前記請求項１又は２記載のバイアス回路において、前記複数個のＣＭＯＳ出力増幅回路の少なくとも１個は、自己のＣＭＯＳ出力増幅回路を起動及び停止する起動／停止制御回路を有することを特徴とする。
【００１８】
請求項５記載の発明は、前記請求項４記載のバイアス回路において、前記複数の出力端子には、アナログ信号処理回路の入力回路が接続され、前記起動／停止制御回路は、自己のＣＭＯＳ出力増幅回路を停止する際に、その自己のＣＭＯＳ出力増幅回路の停止状態を、前記入力回路の経時劣化を生じさせない停止状態に設定する停止状態設定回路を有することを特徴とする。
【００１９】
請求項６記載の発明は、前記請求項１〜５の何れか１項に記載のバイアス回路において、前記オペアンプの内蔵ＣＭＯＳ出力増幅回路、及び前記複数個のＣＭＯＳ出力増幅回路は、各々、その出力端子とその入力端子とが帰還回路で接続されていることを特徴とする。
【００２０】
請求項７記載の発明は、前記請求項１〜５の何れか１項に記載のバイアス回路において、前記オペアンプの内蔵ＣＭＯＳ出力増幅回路、及び前記複数個のＣＭＯＳ出力増幅回路は、各々、その入力端子と基底電圧とが帰還回路で接続されていることを特徴とする。
【００２１】
請求項８記載の発明は、前記請求項１〜５の何れか１項に記載のバイアス回路において、前記オペアンプの内蔵ＣＭＯＳ出力増幅回路、及び前記複数個のＣＭＯＳ出力増幅回路は、各々、その入力端子と電源電圧とが帰還回路で接続されていることを特徴とする。
【００２２】
請求項９記載の発明は、前記請求項１〜８の何れか１項に記載のバイアス回路において、前記オペアンプの差動増幅回路と、前記複数個のＣＭＯＳ出力増幅回路とは、その差動増幅回路と前記複数個のＣＭＯＳ出力増幅回路の各々とにより、各々、２段増幅型の１個のオペアンプを形成していることを特徴とする。
【００２３】
請求項１０記載の発明の半導体集積回路は、前記請求項１〜９の何れか１項に記載のバイアス回路と、前記バイアス回路の後段に接続され、前記バイアス回路の前記複数の出力端子からバイアス電圧を受ける入力回路を有するアナログ信号処理回路と、前記アナログ信号処理回路に複数のアナログ信号を複数の容量を介して出力するアナログ信号出力回路とを備えたことを特徴とする。
【００２４】
以上により、請求項１〜１０記載の発明では、１つの差動増幅回路を共通にしているので、次段に接続されるアナログ信号処理回路の各入力端子間に発生するシグナルグランドなどのバイアス電圧のオフセットの増大が有効に抑制される。更に、複数個の出力増幅回路の出力側が前記次段のアナログ信号処理回路の各入力端子に接続されてバイアス電圧が供給されるので、その各入力端子相互が電気的に接続されず独立して、前記次段のアナログ信号処理回路の各入力端子間の信号の干渉回避が可能となる。更に、次段の回路として入力端子数が多いアナログ信号処理回路が接続される場合には、その入力端子数に応じてバイアス回路の出力増幅回路の個数も増やされ、それ等の出力増幅回路の出力端子が前記次段のアナログ信号処理回路の各入力端子に接続されるので、各出力増幅回路の出力負荷は各出力増幅間で均一で増大しない。
【発明の効果】
【００２５】
以上説明したように、請求項１〜１０記載の発明のバイアス回路によれば、次段に接続するアナログ信号処理回路の各入力端子間のオフセットの増大を招かないと共に、バイアス回路の面積や消費電力の増大を生じることなく、前記アナログ信号処理回路の各入力端子間の相互干渉を有効に防止できる効果を奏する。
【発明を実施するための最良の形態】
【００２６】
（実施形態１）
図１を用いて本発明の第１の実施形態のバイアス回路を説明する。
【００２７】
同図において、複数個（Ｎ−１個）の入力端子で必要となる所望のバイアス電圧ＶＩｒは、オペアンプＯｐＡＳ内の差動増幅回路ＤＡの非反転入力端子ＶＩＰに与えられる。前記所望のバイアス電圧ＶＩｒは、図示しない定電圧源等で発生させ、この定電圧源は、バンドギャップリファレンスを含めた定電圧を供給する回路で構成する。前記オペアンプＯｐＡＳのＣＭＯＳ出力増幅回路である第１のＣＭＯＳ出力増幅回路（内蔵ＣＭＯＳ出力増幅回路）ＯＡ１の出力が前記オペアンプＯｐＡＳの差動増幅回路ＤＡの反転入力端子ＶＩＭに帰還されることにより、ボルテージホロワを構成している。
【００２８】
前記第１のＣＭＯＳ出力増幅回路ＯＡ１を構成する第１及び第２のトランジスタＴｒ１、Ｔｒ２には、これと並列に、前記オペアンプＯｐＡＳのＣＭＯＳ出力増幅回路に相当する第２のＣＭＯＳ出力増幅回路ＯＡ２を構成する第３及び第４のトランジスタＴｒ３、Ｔｒ４が接続され、前記第３のトランジスタＴｒ３のゲートが前記第１のトランジスタＴｒ１のゲートに接続されると共に、前記第４のトランジスタＴｒ４のゲートが前記第２のトランジスタＴｒ２のゲートに接続されている。
【００２９】
更に、前記第２のＣＭＯＳ出力増幅回路ＯＡ２と同一構成の複数個のＣＭＯＳ出力増幅回路ＯＡ３〜ＯＡｎが、前記第２のＣＭＯＳ出力増幅回路ＯＡ２と同様に、前記第１のＣＭＯＳ出力増幅回路ＯＡ１に並列に接続されている。
【００３０】
前記各ＣＭＯＳ出力増幅回路ＯＡ１〜ＯＡｎにおいて、ｐ型トランジスタＴｒ１、Ｔｒ３の各ゲートには、これ等トランジスタをＯＮ動作させるバイアス電圧ｖｂｐがバイアス回路ＡＢから供給される。また、前記各ＣＭＯＳ出力増幅回路ＯＡ１〜ＯＡｎのｎ型トランジスタＴｒ２、Ｔｒ４の各ゲートには、前記差動増幅回路ＤＡの出力電圧ｖｏｄａが与えられる。
【００３１】
前記第２〜第ｎのＣＭＯＳ出力増幅回路ＯＡ２〜ＯＡｎにおいて、第３及び第４のトランジスタＴｒ３、Ｔｒ４のドレイン接続点ＶＯｐ２〜ＶＯｐｎから、各々、抵抗Ｒを介して、バイアス電圧の供給が必要となるアナログ信号処理回路ＡＮＡ２の入力端子ＩＮ１〜ＩＮｎ−１に前記バイアス電圧ＶＩｒが供給される。
【００３２】
前記差動増幅回路ＤＡと前記第１のＣＭＯＳ出力増幅回路ＯＡ１とにより、２段増幅型の１個の差動入力単出力型オペアンプＯｐＡＳが構成され、前記差動増幅回路ＤＡと前記第２のＣＭＯＳ出力増幅回路ＯＡ２とにより、２段増幅型の他の１個の差動入力単出力型オペアンプが構成される。前記差動増幅回路ＤＡと前記第２〜第ｎのＣＭＯＳ出力増幅回路ＯＡ２〜ＯＡｎとによっても、各々、差動増幅回路ＤＡを共用とした２段増幅型の他の１個の差動入力単出力型オペアンプが構成される。そして、前記差動増幅回路ＤＡと前記第１〜第ｎのＣＭＯＳ出力増幅回路ＯＡ１〜ＯＡｎとにより、差動入力多出力型オペアンプＯｐＡＭが構成される。
【００３３】
本バイアス回路Ｂｉａｓでは、前記差動増幅回路ＤＡと前記第１のＣＭＯＳ出力増幅回路ＯＡ１からボルテージホロワが構成され、このボルテージホロワで生成されたバイアス電圧ｖｏｄａをＣＭＯＳ出力増幅回路ＯＡ２〜ＯＡｎに入力することにより、他のバイアス電圧出力系の干渉、すなわち、出力端子ＶＯＰｘ（ｘは他の出力系の出力端子）からアナログ信号処理回路ＡＮＡ２の対応入力端子ＩＮｘまでの間のアナログ信号の伝播による影響を受けずに、第１のＣＯＭＳ出力増幅回路ＯＡ１と同じ動作、すなわち、前記ＣＭＯＳ出力増幅回路ＯＡ２〜ＯＡｎの出力端子ＶＯｐ２〜ＶＯｐｎから第１のＣＭＯＳ出力増幅回路ＯＡ１の出力バイアス電圧と同じ電圧を得ることができる。
【００３４】
（実施形態２）
次に、本発明の第２の実施形態を説明する。
【００３５】
図２は本実施形態のバイアス回路を示す。前記第１の実施形態では、ボルテージホロワを構成した第１のＣＭＯＳ出力増幅回路ＯＡ１の出力端子ＶＯｐ１を差動増幅器ＤＡの反転入力端子ＶＩＭに帰還させる構成のみであったが、本実施形態では、この第１のＣＭＯＳ出力増幅回路ＯＡ１の出力端子ＶＯｐ１を差動増幅器ＤＡの反転入力端子ＶＩＭに帰還させると共に、アナログ信号処理回路ＡＮＡ２の１個の入力端子（同図ではＩＮ１）に接続して、バイアス電圧をこの入力端子ＩＮ１に供給するように構成したものである。
【００３６】
従って、本実施形態では、前記第１の実施形態よりも、ＣＭＯＳ出力増幅回路１個分の低消費電力化及び小面積化が実現可能である。
【００３７】
（実施形態３）
続いて、本発明の第３の実施形態を説明する。
【００３８】
図３は本発明のバイアス回路を示す。同図において、ｎ個目のＣＭＯＳ出力増幅回路ＯＡｎは、ＣＭＯＳ出力増幅回路ＯＡ１〜ＯＡｎ−１と同一構成の基本増幅回路ＯＡｎ０を備えると共に、この基本増幅回路ＯＡｎ０と同一構成の出力電流調整用増幅回路ＯＡｎｔ及びこの出力電流調整用増幅回路ＯＡｎｔの動作及び停止を制御する２個のスイッチＳＷｔｎ、ＳＷｔｐを有する出力電流調整回路ＣＡＣを備える。
【００３９】
前記出力電流調整回路ＣＡＣは、アナログ信号処理回路ＡＮＡ２の対応する入力端子（同図では入力端子ＩＮｎ）に入力されるアナログ信号の周波数が高いときには、制御信号ＶＩｔにより２個のスイッチＳＷｔｎ、ＳＷｔｐを制御して、出力電流調整用増幅回路ＯＡｎｔを基本増幅回路ＯＡｎ０と同様に動作させることにより、出力電流の値を基本増幅回路ＯＡｎ０の流す電流値の２倍に調整する。このｎ個目のＣＭＯＳ出力増幅回路ＯＡｎと前記オペアンプＯｐＡＳの差動増幅器ＤＡとにより、２段増幅型の１個のオペアンプが構成される。
【００４０】
すなわち、各入力端子ＩＮ１〜ＩＮｎを伝播するアナログ信号同士の周波数が異なる場合には、その周波数が高くて電圧の変化が速いほど、対応入力端子に流すべき電流値を素早く可変制御して、バイアス電圧を常に一定に調整することが必要となるので、この必要性から、調整用出力増幅回路ＯＡｎｔを設けるものである。
【００４１】
本実施形態のバイアス回路では、図３に示した調整用出力増幅回路ＯＡｎｔを１個のみ設けて、ＣＭＯＳ出力増幅回路ＯＡｎが流す電流を１倍と２倍とに可変調整したが、調整用出力増幅回路ＯＡｎｔを複数個準備して、これ等の調整用出力増幅回路を任意の調整幅でデジタル制御、すなわち、複数ビット長のデジタル信号によってスイッチＳＷｔｎ、ＳＷｔｐをＯＮ、ＯＦＦ制御させて、複数個の調整用出力増幅回路ＯＡｎｔを動作又は停止させて、必要な電流値を精度良く多段階に調整しても良いのは勿論である。
【００４２】
尚、前記複数個準備する調整用出力増幅回路の代替として、トランジスタサイズを変更した調整用出力増幅回路を準備することも可能である。この場合の制御の方法は、複数の調整用出力増幅回路を準備する場合と同様である。
【００４３】
（実施形態４）
図４は本発明のバイアス回路を示す。本実施形態では、アナログ信号処理回路ＡＮＡ２の複数の入力端子ＩＮ１〜ＩＮｎのうち、何れかの入力端子にはアナログ信号が所定の特定期間では入力されないような動作モードが存在する場合には、この信号入力がない特定期間では、それ等の入力端子へのバイアス電圧の供給をも停止するように対策するものである。
【００４４】
すなわち、複数個のＣＭＯＳ出力増幅回路ＯＡ１〜ＯＡｎのうち任意の１つ（同図ではＯＡｎ）を個別に起動及び停止できる機能を持った起動／停止機能付きのＣＭＯＳ出力増幅回路ＯＡｎとしている。
【００４５】
前記起動／停止機能付きのＣＭＯＳ出力増幅回路ＯＡｎは、ＣＭＯＳ出力増幅回路ＯＡ１〜ＯＡｎ−１と同一構成の基本増幅回路ＯＡｎ０を備えると共に、この基本増幅回路ＯＡｎ０の起動及び停止を制御する２個のスイッチＳＷｐｃ、ＳＷｎｃを有する起動／停止制御回路ＳＳＣを備える。前記起動／停止制御回路ＳＳＣにおいて、一方のスイッチＳＷｐｃは、基本増幅回路ＯＡｎ０のＰＭＯＳトランジスタのゲートへのバイアス電圧ｖｂｐの供給を停止し、且つそのゲートに電源電圧を供給してＯＦＦ制御するスイッチである。他方のスイッチＳＷｃｎは、基本増幅回路ＯＡｎ０のＮＭＯＳトランジスタのゲートへの電圧ｖｏｄａの供給を停止し、且つそのゲートに接地電圧を供給してＯＦＦ制御するスイッチである。前記両スイッチＳＷｐｃ、ＳＷｎｃは、制御信号ＶＩｃにより制御される。
【００４６】
前記起動／停止機能付きのＣＭＯＳ出力増幅回路ＯＡｎと前記オペアンプＯｐＡＳの差動増幅器ＤＡとにより、２段増幅型の１個のオペアンプが構成される。
【００４７】
本実施形態では、起動／停止機能付きのＣＭＯＳ出力増幅回路ＯＡｎを１個のみ配置したが、アナログ信号処理回路ＡＮＡ２の動作モードに応じて複数個のＣＭＯＳ出力増幅回路ＯＡ１〜ＯＡｎの全部又は一部に配置すると共に、前記制御信号ＶＩｃを複数ビット長のデジタル信号として、この制御信号ＶＩｃにより、複数個のＣＭＯＳ出力増幅回路内の各２個のスイッチＳＷｐｃ、ＳＷｎｃを個別にＯＮ、ＯＦＦ制御して、特定期間にアナログ信号処理回路ＡＮＡ２にアナログ信号が入力されない入力端子に対応するＣＭＯＳ出力増幅回路のみを停止制御するようにしても良い。
【００４８】
（実施形態５）
続いて、本発明の第５の実施形態を説明する。
【００４９】
図５は本実施形態のバイアス回路を示す。本実施形態では、前記第４の実施形態のように起動／停止機能付きのＣＭＯＳ出力増幅回路ＯＡｎを設けた場合に、次段に接続されるアナログ信号処理回路ＡＮＡ２の対応入力端子ＩＮｎに接続される入力回路（図示せず）の経時劣化（例えば入力回路を構成するトランジスタのしきい値電圧の経時劣化など）を生じさせないように対策するものである。
【００５０】
すなわち、本実施形態では、図５に示すように、起動／停止機能付きのＣＭＯＳ出力増幅回路ＯＡｎは、第４の実施形態と同様に起動／停止制御回路ＳＳＣを有するが、この起動／停止制御回路ＳＳＣは、前記第４の実施形態（図４）のスイッチＳＷｐｃを改良したスイッチＳＷｐｃｏと、図４のスイッチＳＷｎｃと同一構成のスイッチＳＷｎｃとを有する。前記改良されたスイッチＳＷｐｃｏは、制御信号ＶＩｃを受けて、基本増幅回路ＯＡｎ０のＰＭＯＳトランジスタのゲートに電源電圧を供給してＯＦＦ制御した際に、同時に電源電圧を出力端子ＶＯｐｎからアナログ信号処理回路ＡＮＡ２の対応入力端子ＩＮｎに供給する。前記改良されたスイッチＳＷｐｃｏにより、自己のＣＭＯＳ出力増幅回路ＯＡｎ停止状態を前記入力回路の経時劣化を生じさせない停止状態に設定する停止状態設定回路ＴＤＳを構成している。
【００５１】
従って、本バイアス回路Ｂｉａｓの次段に接続されるアナログ信号処理回路ＡＮＡ２において、例えば、対応入力端子ＩＮｎが入力回路内のＰＭＯＳトランジスタのゲートに接続されている構成の場合には、ＣＭＯＳ出力増幅回路ＯＡｎが停止してその出力電流を流れなく（パワーダウン）した際に、前記入力回路内のＰＭＯＳトランジスタのゲート電圧が電源電圧に固定設定されるので、この入力回路内のＰＭＯＳトランジスタのしきい値電圧の経時劣化などは生じない。
【００５２】
尚、対応入力端子ＩＮｎが入力回路内のＮＭＯＳトランジスタのゲートに接続されている構成の場合には、他方のスイッチＳＷｎｃを改良して、基底電圧（接地電圧）をその対応入力端子ＩＮｎに接続されている入力回路内のＮＭＯＳトランジスタのゲートに供給する構成とすれば良い。
【００５３】
（実施形態６）
図６は本実施形態のバイアス回路を示す。
【００５４】
同図に示したバイアス回路Ｂｉａｓでは、前記実施形態１〜５に記載した多出力オペアンプＯｐＡＭは、差動増幅回路ＤＡと、第１〜第ｎのＣＭＯＳ出力増幅回路ＯＡ１〜ＯＡｎと、前記出力増幅回路ＯＡ１〜ＯＡｎに供給するバイアス電圧ｖｂｐを生成するバイアス回路ＡＢとにより構成される。
【００５５】
前記第１〜第ｎのＣＭＯＳ出力増幅回路ＯＡ１〜ＯＡｎは、それ等の出力端子ＶＯｐ１〜ＶＯｐｎと入力端子ｖｏｄａとを各々接続する帰還回路Ｃｓ１〜Ｃｓｎを有する。
【００５６】
前記差動増幅回路ＤＡは、ＰＭＯＳトランジスタのゲートに所望のバイアス電圧ＶＩｒが入力される構成であって、差動対を構成するＰＭＯＳトランジスタＰＤ、前記バイアス回路ＡＢで生成するバイアス電圧ｖｂｐを供給するＰＭＯＳトランジスタＰＢ１、負荷トランジスタであるＮＭＯＳトランジスタＮＢ１から構成される。また、第１〜第ｎのＣＭＯＳ出力増幅回路ＯＡ１〜ＯＡｎは、前記バイアス回路ＡＢのバイアス電圧ｖｂｐを供給するＰＭＯＳトランジスタＰ１〜Ｐｎと、前記差動増幅回路ＤＡの出力電圧がゲートに与えられるＮＭＯＳトランジスタＮ１〜Ｎｎと、自己のＣＭＯＳ出力増幅回路の入力端子ｖｏｄａと出力端子ＶＯｐ１〜ＶＯｐｎとの間に接続された帰還回路Ｃｓ１〜Ｃｓｎとから構成される。
【００５７】
尚、オペアンプＯｐＡＳの構成は、前記差動増幅回路ＤＡがＮＭＯＳトランジスタのゲートにバイアス電圧ＶＩｒが入力される構成のオペアンプでも構成可能である。この場合には、第１〜第ｎのＣＭＯＳ出力増幅回路ＯＡ１〜ＯＡｎの構成トランジスタの極性も変更する。
【００５８】
（実施形態７）
図７は本実施形態のバイアス回路を示す。
【００５９】
本実施形態のオペアンプＯｐＡＭは、差動増幅回路ＤＡを備えると共に、入力端子ｖｏｄａと基底電圧とを帰還回路Ｚで接続した第１〜第ｎのＣＭＯＳ出力増幅回路ＯＡ１〜ＯＡｎと、前記差動増幅回路ＤＡ及び前記ＣＭＯＳ出力増幅回路ＯＡ１〜ＯＡｎに供給するバイアス電圧ｖｂｐ１、ｖｂｐ２、ｖｂｎを生成するバイアス回路ＡＢとにより構成される。
【００６０】
前記差動増幅回路ＤＡは、ＮＭＯＳトランジスタのゲートに所望のバイアス電圧ＶＩｒが入力される構成であって、差動対を構成するＮＭＯＳトランジスタＮＤと、前記バイアス電圧ｖｂｎを供給するＮＭＯＳトランジスタＮＢと、バイアス電圧ｖｂｐ１で動作するＰＭＯＳトランジスタＰＣ１と、前記バイアス電圧ｖｂｐ２で動作する負荷用ＰＭＯＳトランジスタＰＣ２と、ＮＭＯＳトランジスタＮＣ１とにより構成される。前記３種のトランジスタＰＣ１、ＰＣ２及びＮＣ１はカスコード回路を構成する。また、前記各ＣＭＯＳ出力増幅回路ＯＡ１〜ＯＡｎは、バイアス電圧ｖｂｐ１で動作するＰＭＯＳトランジスタＰｎと、ソースホロワ回路を構成するＰＭＯＳトランジスタＰＢｎと、自己のＣＭＯＳ出力増幅回路の入力端子Ｖｏｄａと基底電圧との間に接続された帰還回路Ｚとから構成される。
【００６１】
（実施形態８）
図８は本実施形態のバイアス回路を示す。
【００６２】
本実施形態のオペアンプＯｐＡＭは、差動増幅回路ＤＡを備えると共に、入力端子ｖｏｄａと電源電圧とを帰還回路Ｚで接続した出力増幅回路ＯＡ１〜ＯＡｎと、前記差動増幅回路ＤＡ及び前記出力増幅回路ＯＡ１〜ＯＡｎに供給するバイアス電圧ｖｂｐ、ｖｂｎ１、ｖｂｎ２を生成するバイアス回路ＡＢとにより構成される。
【００６３】
前記差動増幅回路ＤＡは、ＰＭＯＳトランジスタのゲートに所望のバイアス電圧ＶＩｒが入力される構成であって、差動対を構成するＰＭＯＳトランジスタＰＤと、バイアス電圧ｖｂｐを供給するＰＭＯＳトランジスタＰＢと、バイアス電圧ｖｂｎ２で動作するＮＭＯＳトランジスタＮＣ２と、バイアス電圧ｖｂｎ１で動作し且つ負荷トランジスタを構成するＮＭＯＳトランジスタＮＣ１と、ＰＭＯＳトランジスタＰＣ１とにより構成される。前記３種のトランジスタＮＣ１、ＮＣ２及びＰＣ１により、カスコード回路を構成する。また、前記各ＣＭＯＳ出力増幅回路ＯＡ１〜ＯＡｎは、バイアス電圧ｖｂｎ２で動作するＮＭＯＳトランジスタＮＢｎと、ソースホロワ回路を構成するＮＭＯＳトランジスタＮｎと、自己の出力増幅回路の入力端子Ｖｏｄａと電源電圧との間に接続された帰還回路Ｚとから、構成される。
【産業上の利用可能性】
【００６４】
以上説明したように、本発明は、アナログ信号出力増幅回路から複数のアナログ信号を各々容量を介してアナログ信号処理回路に入力する場合に、それらのアナログ信号のシグナルグランドなどのバイアス電圧を前記アナログ信号処理回路に供給するに際して、前記アナログ信号処理回路の各入力端子間のオフセットの増大を招かず、且つ、面積や消費電力の増大を生じることなく、前記アナログ信号処理回路の各入力端子間の相互干渉を有効に防止できるので、そのようなバイアス電圧を発生する小型化、低消費電力化及び高精度化されたバイアス回路として有用である。
【図面の簡単な説明】
【００６５】
【図１】本発明の第１の実施形態のバイアス回路の構成を示す図である。
【図２】本発明の第２の実施形態のバイアス回路の構成を示す図である。
【図３】本発明の第３の実施形態のバイアス回路の構成を示す図である。
【図４】本発明の第４の実施形態のバイアス回路の構成を示す図である。
【図５】本発明の第５の実施形態のバイアス回路の構成を示す図である。
【図６】本発明の第６の実施形態のバイアス回路の構成を示す図である。
【図７】本発明の第７の実施形態のバイアス回路の構成を示す図である。
【図８】本発明の第８の実施形態のバイアス回路の構成を示す図である。
【図９】従来のバイアス回路の一例を示す図である。
【図１０】従来のバイアス回路の他の一例を示す図である。
【図１１】従来のバイアス回路の更に他の一例を示す図である。
【符号の説明】
【００６６】
ＩＮ１〜ＩＮｎ      入力端子
ＶＩｒ              所望のバイアス電圧
ＶＯ１〜ＶＯｎ      バイアス回路の出力端子
Ｃ                  容量
ＤＡ                差動増幅回路
ＯＡ１              第１のＣＭＯＳ出力増幅回路（内蔵ＣＭＯＳ出力増幅回路）
ＯＡ２〜ＯＡｎ      ＣＭＯＳ出力増幅回路
ＯｐＡＳ             単一出力のオペアンプ
ＯｐＡ              多出力のオペアンプ
Ｒｆ、Ｒｓ          帰還抵抗、基準抵抗
ＯＡｎｔ            調整用出力増幅回路
ＳＷｔ              スイッチ
ＳＷｐｔ            スイッチ
ＳＷｎｔ            スイッチ
ＳＷｐｃ            スイッチ
ＳＷｎｃ            スイッチ
Ｃｓ１〜Ｃｓｎ      位相補償容量
ＡＢ                差動増幅回路及び出力増幅回路用のバイアス回路
ＣＡＣ              出力電流調整回路
ＳＳＣ              起動／停止制御回路
ＴＤＳ              停止状態設定回路
Ｚ                  位相補償回路
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
2008149517.tif 000014
【図２】
2008149517.tif 000015
【図３】
2008149517.tif 000016
【図４】
2008149517.tif 000017
【図５】
2008149517.tif 000018
【図６】
2008149517.tif 000019
【図７】
2008149517.tif 000020
【図８】
2008149517.tif 000021
【図９】
2008149517.tif 000022
【図１０】
2008149517.tif 000023
【図１１】
2008149517.tif 000024
【国際調査報告】
2008149517.tif 000025
2008149517.tif 000026
2008149517.tif 000027
2008149517.tif 000028