(57)【要約】  ＰＬＬ回路が暴走した際に迅速に正常動作に復旧させる。  暴走検出部（２１）は、１／２ｎ分周器（１１）から出力されるフィードバッククロックを監視してＰＬＬ回路（１０）の暴走を検出し、１／２分周器（２２）は、リファレンスクロックを分周して、ＲＥＦ端子に入力する第１の入力クロックを生成し、セレクタ（２３）は、暴走検出部（２１）によって暴走が検出されると、ＰＬＬ回路（１０）のＦＢ端子に入力する第２の入力クロックを、フィードバッククロックから安定なクロックであるリファレンスクロックに切り替える。これにより、ＰＬＬ回路（１０）の出力クロックの周波数が低下していき、ＰＬＬ回路（１０）が正常動作するようになる。
2009001414.tif 000002
【特許請求の範囲】
【請求項１】
ＰＬＬ回路からの出力クロックを分周する第１の分周器から出力されるフィードバッククロックを監視して、前記ＰＬＬ回路の暴走を検出する暴走検出部と、
リファレンスクロックを分周して、前記ＰＬＬ回路のリファレンス端子に入力する第１の入力クロックを生成する第２の分周器と、
暴走を検出した際に、前記ＰＬＬ回路のフィードバック端子に入力する第２の入力クロックを、前記フィードバッククロックから前記リファレンスクロックに切り替える切り替え部と、
を有することを特徴とするＰＬＬ制御回路。
【請求項２】
前記暴走検出部は、前記フィードバッククロックを、前記リファレンスクロックでサンプリングし、一定期間、前記フィードバッククロックが固定値となっている場合に、前記ＰＬＬ回路が暴走したと判定することを特徴とする請求の範囲第１項記載のＰＬＬ制御回路。
【請求項３】
前記暴走検出部は、カウント動作を行うカウンタ回路と、前記フィードバッククロックを前記リファレンスクロックでサンプリングして、前記フィードバッククロックが連続して同じ値の場合には前記カウンタ回路にカウント動作を許可する信号を供給する監視回路と、所定の定数と前記カウンタ回路によるカウンタ値とを比較して、前記カウンタ値が前記定数に達すると暴走を検出した旨の信号を出力する比較回路と、を有することを特徴とする請求の範囲第１項または第２項記載のＰＬＬ制御回路。
【請求項４】
正常動作の際には、前記リファレンスクロックを前記リファレンス端子に入力し、前記暴走検出部により暴走が検出された際には、前記第２の分周器で生成された前記第１の入力クロックを前記リファレンス端子に入力する他の切り替え部を、更に有することを特徴とする請求の範囲第１項乃至第３項の何れか一項に項記載のＰＬＬ制御回路。
【請求項５】
ＰＬＬ回路と、前記ＰＬＬ回路からの出力クロックを分周して前記ＰＬＬ回路のフィードバック端子に入力する第１の分周器とを有するＰＬＬ装置において、
前記第１の分周器から出力されるフィードバッククロックを監視して前記ＰＬＬ回路の暴走を検出する暴走検出部と、リファレンスクロックを分周して、前記ＰＬＬ回路のリファレンス端子に入力する第１の入力クロックを生成する第２の分周器と、暴走を検出した際に、前記フィードバック端子に入力する第２の入力クロックを、前記フィードバッククロックから前記リファレンスクロックに切り替える切り替え部と、を有するＰＬＬ制御回路を更に備えたことを特徴とするＰＬＬ装置。
【請求項６】
前記ＰＬＬ制御回路は、正常動作の際には、前記リファレンスクロックを前記リファレンス端子に入力し、前記暴走検出部により暴走が検出された際には、前記第２の分周器で生成された前記第１の入力クロックを前記リファレンス端子に入力する他の切り替え部を、更に有することを特徴とする請求の範囲第５項記載のＰＬＬ装置。
【請求項７】
暴走検出手段により、ＰＬＬ回路からの出力クロックを分周する第１の分周器から出力されるフィードバッククロックを監視して、前記ＰＬＬ回路の暴走を検出し、
第２の分周器により、リファレンスクロックを分周して、前記ＰＬＬ回路のリファレンス端子に入力する第１の入力クロックを生成し、
暴走を検出した際に、切り替え手段により、前記ＰＬＬ回路のフィードバック端子に入力する第２の入力クロックを、前記フィードバッククロックから前記リファレンスクロックに切り替えることを特徴とするＰＬＬ制御方法。
【請求項８】
他の切り替え手段により、正常動作の際には、前記リファレンスクロックを前記リファレンス端子に入力し、前記暴走検出手段により暴走が検出された際には、前記第２の分周器で生成された前記第１の入力クロックを前記リファレンス端子に入力することを特徴とする請求の範囲第７項記載のＰＬＬ制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＰＬＬ（Phase Locked Loop）回路を制御するためのＰＬＬ制御回路、ＰＬＬ装置及びＰＬＬ制御方法に関する。
【背景技術】
【０００２】
ＰＬＬ回路は、クロック周波数の逓倍やＬＳＩ（Large Scale Integrated circuit）内部のクロックのスキュー調整などを行う機能を有しており、ＬＳＩの高速化及び大規模化を実現させるために必須の回路となっている。【０００３】
図７は、従来のＰＬＬ装置の構成を示す図である。
ＰＬＬ装置は、１／ｎ分周器８１と、ＰＬＬ回路８２とを有している。
１／ｎ分周器８１は、ＰＬＬ回路８２のＸ端子から出力される出力クロックの周波数を１／ｎ倍して、ＰＬＬ回路８２のＦＢ（フィードバック）端子にフィードバッククロックとして入力する。【０００４】
ＰＬＬ回路８２は、ＲＥＦ（リファレンス）端子からリファレンスクロックを入力するとともに、ＦＢ端子からフィードバッククロックを入力していくことで、リファレンスクロックの周波数をｎ倍した出力クロックをＸ端子から出力する。【０００５】
このような構成で逓倍機能を実現していた。
ＰＬＬ回路を制御するＰＬＬ制御回路として、従来、リファレンスクロックと分周器からの出力クロックを別々に監視し、両クロックの立ち上がりエッジを検出して比較することで、両クロックの位相が一定の状態から外れたことを報告するものがあった（特許文献１参照）。【０００６】
また、ＰＬＬ回路の後段に係数乗算器を設けて、その係数を自動制御することによりクロックの位相を調整するものがあった（特許文献２参照）。
さらには、ＰＬＬ回路の内部のフィルタ回路が出力するリファレンス電圧をシュミットトリガ回路で監視し、設定範囲から外れると分周器の分周比を切り替えることにより、ロック領域から外れないようにするものがあった（特許文献３参照）。
【特許文献１】特開平５−２１８８５８号公報
【特許文献２】特開平９−２３１５４号公報
【特許文献３】特開２００５−１４３０３０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ＰＬＬ回路の後段に設けられる分周器のタイミング調整が正常に行われていない、ＰＬＬ回路内部のリファレンス電圧にノイズが発生してしまうなどの原因により、ＰＬＬ回路が暴走することがある。【０００８】
このように、ＰＬＬ回路が暴走すると、分周器がＰＬＬ回路の出力クロックに追従できなくなり、正常な分周を行うことができなくなる。そして、分周器は正常なフィードバッククロックをＰＬＬ回路のＦＢ端子に供給できなくなり、ＰＬＬ回路の暴走を抑止することができなくなるという問題があった。【０００９】
そのため、従来は、ＰＬＬ回路が暴走した際には、システム電源を落とすなどの処置を行い、システムを再起動する必要があった。このような事態に陥ると、再び正常な逓倍機能を得るためには、ＰＬＬ回路のロックアップ時間と、ＰＬＬ回路の出力クロックを用いる他の回路の初期化時間が必要であった。【００１０】
本発明はこのような点に鑑みてなされたものであり、ＰＬＬ回路が暴走した際に迅速に正常動作に復旧が可能なＰＬＬ制御回路、ＰＬＬ装置及びＰＬＬ制御方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明者らは、図１に示すように、ＰＬＬ回路１０からの出力クロックを分周する第１の分周器（１／２ｎ分周器１１）から出力されるフィードバッククロックを監視して、ＰＬＬ回路１０の暴走を検出する暴走検出部２１と、リファレンスクロックを分周して、ＰＬＬ回路１０のＲＥＦ端子に入力する第１の入力クロックを生成する第２の分周器（１／２分周器２２）と、暴走を検出した際に、ＰＬＬ回路１０のＦＢ端子に入力する第２の入力クロックを、フィードバッククロックからリファレンスクロックに切り替える切り替え部２３と、を有することを特徴とするＰＬＬ制御回路２０を提案する。【００１２】
上記の構成によれば、暴走検出部２１は、第１の分周器から出力されるフィードバッククロックを監視してＰＬＬ回路１０の暴走を検出し、第２の分周器はリファレンスクロックを分周して、ＲＥＦ端子に入力する第１の入力クロックを生成し、切り替え部２３は、暴走検出部２１によって暴走が検出されると、ＰＬＬ回路１０のＦＢ端子に入力する第２の入力クロックを、フィードバッククロックから安定なクロックであるリファレンスクロックに切り替える。これにより、ＰＬＬ回路１０の出力クロックの周波数が低下していき、ＰＬＬ回路１０が正常動作するようになる。
【発明の効果】
【００１３】
本発明は、ＰＬＬ回路からの出力クロックを分周する分周器から出力されるフィードバッククロックを監視することによりＰＬＬ回路の暴走を検出し、ＰＬＬ回路のＲＥＦ端子にはリファレンスクロックを分周した第１の入力クロックを入力し、ＰＬＬ回路に暴走が検出されると、ＰＬＬ回路のフィードバック端子に入力する第２の入力クロックを、フィードバッククロックからリファレンスクロックに切り替えることにより、暴走しているＰＬＬ回路を、システム電源を落とすことなく迅速に正常動作に復旧させることが可能になる。【００１４】
本発明の上記および他の目的、特徴および利点は本発明の例として好ましい実施の形態を表す添付の図面と関連した以下の説明により明らかになるであろう。
【図面の簡単な説明】
【００１５】
【図１】第１の実施の形態のＰＬＬ装置の構成を示す図である。
【図２】第１の実施の形態における監視回路の一例の構成を示す図である。
【図３】第１の実施の形態のＰＬＬ装置の動作を説明するタイミングチャートである。
【図４】第２の実施の形態のＰＬＬ装置の構成を示す図である。
【図５】第２の実施の形態における監視回路の一例の構成を示す図である。
【図６】第２の実施の形態のＰＬＬ装置の動作を説明するタイミングチャートである。
【図７】従来のＰＬＬ装置の構成を示す図である。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施の形態を図面を参照して詳細に説明する。
図１は、第１の実施の形態のＰＬＬ装置の構成を示す図である。
第１の実施の形態のＰＬＬ装置は、ＰＬＬ回路１０、１／２ｎ分周器１１、ＰＬＬ制御回路２０を有している。なお、１／２ｎ分周器１１のｎは、ユーザが期待する逓倍数である。【００１７】
ＰＬＬ制御回路２０は、暴走検出部２１、１／２分周器２２、切り替え部（以下セレクタとする）２３、を有している。
暴走検出部２１は、１／２ｎ分周器１１から出力されるフィードバッククロックを監視して、ＰＬＬ回路１０の暴走を検出する機能を有し、監視回路２１ａ、カウンタ回路２１ｂ、比較回路２１ｃから構成されている。【００１８】
監視回路２１ａは、フィードバッククロックとリファレンスクロックとを入力して、リファレンスクロックにより、フィードバッククロックをサンプリングする。そして、フィードバッククロックが連続して同じ値の場合には、カウンタ回路２１ｂにカウント動作を許可する信号（カウンタイネーブル信号）を出力する。【００１９】
図２は、第１の実施の形態における監視回路の一例の構成を示す図である。
監視回路２１ａは、フリップフロップ（ＦＦ）２１１，２１２、ＥｘＮＯＲ回路２１３を有している。【００２０】
ＦＦ２１１の入力端子Ｄには、１／２ｎ分周器１１の出力であるフィードバッククロックが入力され、出力端子Ｑは、ＥｘＮＯＲ回路２１３の一方の入力端子及びＦＦ２１２の入力端子Ｄに接続されている。ＦＦ２１２の出力端子Ｑは、ＥｘＮＯＲ回路２１３の他方の入力端子に接続されている。ＦＦ２１１，２１２のクロック端子ＣＫにはリファレンスクロックが入力され、リファレンスクロックの立ち上がり（または立ち下がり）でフィードバッククロックの値がラッチされる。【００２１】
ＥｘＮＯＲ回路２１３は、２つの入力端子の入力値が等しい場合にのみ、“Ｈ（High）”のカウンタイネーブル信号を出力し、それ以外は“Ｌ（Low）”を出力する。
図１の、カウンタ回路２１ｂは、監視回路２１ａのカウンタイネーブル信号が“Ｈ”の場合、カウント動作を行う。カウント動作は、たとえば、リファレンスクロックと同期してカウントアップするように行う。【００２２】
比較回路２１ｃは、たとえば、ユーザによって定義された定数と、カウンタ回路２１ｂのカウンタ値とを比較して、カウンタ値が定数に達した場合には、ＰＬＬ回路１０が暴走していると判定して、暴走を検出した旨の信号をセレクタ２３に送出し、ＰＬＬ回路１０のＦＢ端子に入力するクロックを、フィードバッククロックからリファレンスクロックに切り替えさせる。【００２３】
なお、定数は、フィードバッククロックがどれだけの期間固定値である場合に、暴走と判定するかを規定するためのものである。ＰＬＬ回路の仕様などに応じて、ユーザにより値が設定される。【００２４】
１／２分周器２２は、リファレンスクロックの周波数を１／２に分周したクロックを生成してＰＬＬ回路１０のＲＥＦ端子に供給する。ここでは、１／２分周としているが、リファレンスクロックを、２以上の自然数ｋによる１／ｋという分周比で分周して、より遅い周波数にするようにしてもよい。但し、その場合、ＰＬＬ回路１０の出力クロックを分周する分周器も、１／ｋｎとする必要がある。【００２５】
セレクタ２３は、ＰＬＬ回路１０の正常動作時には、１／２ｎ分周器１１から出力されるフィードバッククロックを選択して、ＰＬＬ回路１０のＦＢ端子に入力する。比較回路２１ｃから暴走を検出した旨の信号（たとえば、“Ｈ”）が入力された場合には、リファレンスクロックを選択して、ＦＢ端子に入力する。【００２６】
以下、第１の実施の形態のＰＬＬ装置の動作を説明する。
図３は、第１の実施の形態のＰＬＬ装置の動作を説明するタイミングチャートである。
リファレンスクロック、１／２分周器２２の出力、フィードバッククロック、カウンタイネーブル信号、カウンタ回路２１ｂの出力、比較回路２１ｃの出力及びセレクタ２３の出力を示している。【００２７】
なお、図では、リファレンスクロックの立ち上がりエッジに同期して動作する場合を例に説明しているが、立ち下がりに同期して動作させるようにしてもよい。
ＰＬＬ回路１０が正常動作の場合、監視回路２１ａにおいて、リファレンスクロックによってサンプリングされるフィードバッククロックは、たとえば、タイミングＴ１，Ｔ２のように、“Ｈ”と“Ｌ”の繰り返しになる。このとき、カウンタイネーブル信号は“Ｌ”の状態を保っている。【００２８】
ところが、タイミングＴ３，Ｔ４では、フィードバッククロックが、“Ｌ”で固定されている。このとき、監視回路２１ａは、次のリファレンスクロックの立ち上がりに同期して、“Ｈ”のカウンタイネーブル信号を出力する（タイミングＴ５）。カウンタ回路２１ｂは、これを受けてカウント動作を開始する（タイミングＴ６）。比較回路２１ｃは、カウンタ回路２１ｂによるカウンタ値と、ユーザによって定義された定数ｍとを比較して、定数ｍに達すると（タイミングＴ７）、“Ｈ”を出力する（タイミングＴ８）。これにより、セレクタ２３にリファレンスクロックを選択させてＦＢ端子に入力させる。また、カウンタ回路２１ｂのカウントを停止させる。【００２９】
これにより、ＰＬＬ回路１０のＦＢ端子に供給されるクロックが、ＲＥＦ端子に供給されるクロックの倍の周波数となるため、出力クロック（図示せず）の周波数が低減していく。出力クロックが低減していくと、フィードバッククロックが固定値からトグル出力へと推移する。このとき、監視回路２１ａは、カウンタイネーブル信号を“Ｌ”とする（タイミングＴ９）。これにより、カウンタ回路２１ｂのカウンタ値は“０”にリセットされ、比較回路２１ｃの出力は、“Ｌ”に戻る。これにより、セレクタ２３は、再び１／２ｎ分周器１１の出力であるフィードバッククロックを選択して、ＰＬＬ回路１０のＦＢ端子に入力する（タイミングＴ１０）。【００３０】
以上のように、第１の実施の形態のＰＬＬ装置によれば、ＰＬＬ回路１０が暴走して、１／２ｎ分周器１１が追従できなくなり、固定値を出力しだすと、その期間をカウントして、一定期間経過しても改善しない場合には、ＦＢ端子にリファレンスクロックを入力してＰＬＬ回路１０を安定化させている。これにより、ＰＬＬ回路１０が暴走した際でも、システム電源を落とすことなくＰＬＬの動作を迅速に正常に戻すことができる。【００３１】
なお、図１で示したようなＰＬＬ制御回路２０は、フルデジタルで構成することができる。
以下、第２の実施の形態のＰＬＬ装置を説明する。【００３２】
図４は、第２の実施の形態のＰＬＬ装置の構成を示す図である。
第２の実施の形態のＰＬＬ装置は、ＰＬＬ回路１０が正常動作の場合には、ＲＥＦ端子にリファレンスクロックを入力するようにしたものである。ＰＬＬ回路１０の出力クロックは、１／ｎ分周器１２により１／ｎ分周して、フィードバッククロックとしてＦＢ端子に入力するようにしている。【００３３】
ＰＬＬ制御回路３０は、暴走検出部３１、１／２分周器３２、セレクタ３３の他、第１の実施の形態のＰＬＬ制御回路２０と異なり、１／２分周器３２とＰＬＬ回路１０のＲＥＦ端子間に接続されたセレクタ３４を有している。【００３４】
暴走検出部３１は、１／ｎ分周器１２から出力されるフィードバッククロックを監視して、ＰＬＬ回路１０の暴走を検出する機能を有し、監視回路３１ａ、カウンタ回路３１ｂ、比較回路３１ｃを有している。これらの機能は、第１の実施の形態のＰＬＬ制御回路２０とほぼ同様であるが、監視回路３１ａの構成が少し異なっている。【００３５】
図５は、第２の実施の形態における監視回路の一例の構成を示す図である。
監視回路３１ａは、インバータ回路３１１、ＦＦ３１２，３１３、ＥｘＮＯＲ回路３１４を有している。【００３６】
フィードバッククロックは、ＦＦ３１２，３１３の入力端子Ｄに入力され、リファレンスクロックはＦＦ３１２のクロック端子ＣＫに入力される。また、ＦＦ３１３のクロック端子ＣＫには、インバータ回路３１１を介してリファレンスクロックが入力される。ＦＦ３１２の出力端子Ｑは、ＥｘＮＯＲ回路３１４の一方の入力端子に接続され、ＦＦ３１３の出力端子Ｑは、ＥｘＮＯＲ回路３１４の他方の入力端子に接続されている。【００３７】
ＦＦ３１２は、リファレンスクロックの立ち上がりエッジでフィードバッククロックの値をラッチし、ＦＦ３１３は、リファレンスクロックの立ち下がりエッジでフィードバッククロックをラッチする。【００３８】
このような監視回路３１ａでは、リファレンスクロックの立ち上がりエッジ及び立ち下がりエッジにおけるフィードバッククロックを監視して、これが同じ値である場合には、ＥｘＮＯＲ回路３１４によって、カウンタイネーブル信号を“Ｈ”とする。これは、リファレンスクロックで１／ｎ分周器１２の出力を監視し、フィードバッククロックが固定値にならないようにするためである。【００３９】
図４に戻り、１／２分周器３２は、リファレンスクロックの周波数を１／２に分周したクロックを生成し、セレクタ３４の一方の入力端子に入力している。
セレクタ３３は、第１の実施の形態のセレクタ２３と同一の機能を有する。【００４０】
セレクタ３４は、１／２分周器３２から出力されるクロックと、リファレンスクロックとを入力し、比較回路３１ｃから出力される信号に応じて、ＰＬＬ回路１０のＲＥＦ端子に入力するクロックを切り替える。たとえば、暴走の検出を示す“Ｈ”レベルの信号が比較回路３１ｃから出力されると、１／２分周器３２で分周されたクロックを選択し、ＲＥＦ端子に入力し、“Ｌ”レベルの信号が比較回路３１ｃから出力されると、リファレンスクロックを選択して、ＲＥＦ端子に入力する。【００４１】
なお、図４では、１／２分周器３２を用いているが、リファレンスクロックを、２以上の自然数ｋによる１／ｋという分周比で分周して、より遅い周波数にするようにしてもよい。なお、第２の実施の形態では、第１の実施の形態と異なり、ＰＬＬ回路１０が正常動作の場合には、リファレンスクロックをＲＥＦ端子に入力するので、ＰＬＬ回路１０の出力クロックを分周する分周器は、特に変更の必要はない。【００４２】
以下、第２の実施の形態のＰＬＬ装置の動作を説明する。
図６は、第２の実施の形態のＰＬＬ装置の動作を説明するタイミングチャートである。
リファレンスクロック、１／２分周器３２の出力、フィードバッククロック、カウンタイネーブル信号、カウンタ回路３１ｂの出力、比較回路３１ｃの出力、ＲＥＦ端子側のセレクタ３４の出力及びＦＢ端子側のセレクタ３３の出力を示している。【００４３】
ＰＬＬ回路１０が正常動作の場合、監視回路３１ａにおいて、リファレンスクロックの立ち上がりエッジ及び立ち下がりエッジでサンプリングされるフィードバッククロックは、たとえば、タイミングＴ１１，Ｔ１２のように、“Ｌ”と“Ｈ”の繰り返しになる。このとき、カウンタイネーブル信号は“Ｌ”の状態を保っている。【００４４】
ところが、タイミングＴ１３，Ｔ１４では、フィードバッククロックが、“Ｈ”で固定されている。このとき、監視回路３１ａは、次のリファレンスクロックの立ち上がりに同期して、“Ｈ”のカウンタイネーブル信号を出力する（タイミングＴ１５）。カウンタ回路３１ｂは、これを受けてカウント動作を開始する（タイミングＴ１６）。比較回路３１ｃは、カウンタ回路３１ｂによるカウンタ値と、ユーザによって定義された定数ｍとを比較して、定数ｍに達すると（タイミングＴ１７）、“Ｈ”を出力する（タイミングＴ１８）。これにより、セレクタ３４に１／２分周器３２から出力されるクロックを選択させてＲＥＦ端子に入力させ、セレクタ３３にはリファレンスクロックを選択させてＦＢ端子に入力させる。また、カウンタ回路３１ｂのカウントを停止させる。【００４５】
これにより、ＰＬＬ回路１０のＦＢ端子に供給されるクロックが、ＲＥＦ端子に供給されるクロックの倍の周波数となるため、出力クロック（図示せず）の周波数が低減していく。出力クロックの周波数が低減していくと、フィードバッククロックが固定値からトグル出力へと推移する。このとき、監視回路３１ａは、カウンタイネーブル信号を“Ｌ”とする（タイミングＴ１９）。これにより、カウンタ回路３１ｂのカウンタ値は“０”にリセットされ、比較回路３１ｃの出力は、“Ｌ”に戻る。これにより、ＲＥＦ端子側のセレクタ３４は、リファレンスクロックを選択してＲＥＦ端子に入力し、ＦＢ端子側のセレクタ３３は、再び１／ｎ分周器１２の出力であるフィードバッククロックを選択して、ＦＢ端子に入力する（タイミングＴ２０）。【００４６】
以上のように、第２の実施の形態のＰＬＬ装置によれば、ＰＬＬ回路１０が暴走して、１／ｎ分周器１２が追従できなくなり、固定値を出力しだすと、その期間をカウントして、一定期間経過しても改善しない場合には、ＲＥＦ端子にはリファレンスクロックを分周したクロックを入力し、ＦＢ端子にはリファレンスクロックを入力してＰＬＬ回路１０を安定化させている。これにより、ＰＬＬ回路１０が暴走した際でも、システム電源を落とすことなくＰＬＬの動作を迅速に正常に戻すことができる。【００４７】
また、正常時には、ＲＥＦ端子にリファレンスクロックを分周せずに入力しているため、入力するリファレンスクロックの周波数の制約が少ない。
以上、本発明を実施例に基づいて説明したが、本発明は上記に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。【００４８】
上記については単に本発明の原理を示すものである。さらに、多数の変形、変更が当業者にとって可能であり、本発明は上記に示し、説明した正確な構成および応用例に限定されるものではなく、対応するすべての変形例および均等物は、添付の請求項およびその均等物による本発明の範囲とみなされる。
【符号の説明】
【００４９】
１０  ＰＬＬ回路
１１  １／２ｎ分周器
２０  ＰＬＬ制御回路
２１  暴走検出部
２１ａ  監視回路
２１ｂ  カウンタ回路
２１ｃ  比較回路
２２  １／２分周器
２３  セレクタ（切り替え部）
【図１】
2009001414.tif 000003
【図２】
2009001414.tif 000004
【図３】
2009001414.tif 000005
【図４】
2009001414.tif 000006
【図５】
2009001414.tif 000007
【図６】
2009001414.tif 000008
【図７】
2009001414.tif 000009
【国際調査報告】
2009001414.tif 000010
2009001414.tif 000011