(57)【要約】  パターンデータを記憶するメインメモリと、メインメモリから読み出されたパターンデータをキャッシングするパターンキャッシュメモリと、メインメモリからパターンデータを読み出して、パターンキャッシュメモリに書き込むパターン発生制御部と、パターンキャッシュメモリの各キャッシュエントリに格納されたパターンデータを順次読み出して出力するパターン発生部と、パターン発生部が出力するパターンデータに基づいて複数の端子のそれぞれに対する試験信号を生成し、被試験デバイスに供給するチャネル回路とを備え、パターン発生制御部は、パターンデータの少なくとも１つのパターンビットを、２以上の端子に対応するパターンビットとして複製したパターンデータを生成する複製部と、パターンデータをパターンキャッシュメモリに書き込む書込部とを有する試験装置を提供する。
2008114670.tif 000002
【特許請求の範囲】
【請求項１】
被試験デバイスを試験する試験装置であって、
前記被試験デバイスの複数の端子のそれぞれに供給する試験信号を定める少なくとも１つのパターンビットを含むパターンデータを記憶するメインメモリと、
前記メインメモリから読み出されたパターンデータをキャッシングするパターンキャッシュメモリと、
前記メインメモリからパターンデータを読み出して、前記パターンキャッシュメモリに書き込むパターン発生制御部と、
前記パターンキャッシュメモリの各キャッシュエントリに格納されたパターンデータを順次読み出して出力するパターン発生部と、
前記パターン発生部が出力するパターンデータに基づいて前記複数の端子のそれぞれに対する試験信号を生成し、前記被試験デバイスに供給するチャネル回路と
を備え、
前記パターン発生制御部は、
少なくとも１つの前記パターンビットを、２以上の端子に対応するパターンビットとして複製して、前記複数の端子分のパターンビットを含むパターンデータを生成する複製部と、
前記複数の端子分のパターンビットを含むパターンデータを、前記パターンキャッシュメモリに書き込む書込部と
を有する試験装置。
【請求項２】
前記書込部は、
前記複数の端子分のパターンビットを含むパターンデータが前記メインメモリに記憶されている第１動作モードにおいて、前記メインメモリから読み出したパターンデータを前記パターンキャッシュメモリに書き込み、
前記複数の端子より少ない数のパターンビットを含むパターンデータが前記メインメモリに記憶されている第２動作モードにおいて、前記複製部が生成したパターンデータを前記パターンキャッシュメモリに書き込む
請求項１に記載の試験装置。
【請求項３】
前記パターン発生制御部は、前記メインメモリから読み出したパターンデータに含まれるそれぞれのパターンビットを、いずれの端子に割り当てるかを指定する割当レジスタを更に有し、
前記複製部は、前記メインメモリから読み出したパターンデータに含まれるそれぞれのパターンビットを、前記割当レジスタにより指定される少なくとも１つの端子に割り当てたパターンデータを生成する
請求項２に記載の試験装置。
【請求項４】
前記複製部は、前記複数の端子のうちの２以上の端子に対応する２以上のパターンビットのそれぞれを、同数の端子ずつに対応するパターンビットとして複製する請求項２に記載の試験装置。
【請求項５】
前記複製部は、第１の被試験デバイスの端子に対応するパターンビットを含むパターンデータを前記メインメモリから読み出し、前記第１の被試験デバイスの端子に対応するパターンビットを、第２の被試験デバイスに対応するパターンビットとして複製して、前記第１の被試験デバイスおよび前記第２の被試験デバイス分のパターンビットを含むパターンデータを生成する請求項１に記載の試験装置。
【請求項６】
デバイスの実動作時にデバイスに入力される信号に応じて動作する被試験回路と、
前記被試験回路を試験する試験回路と
を備え、
前記試験回路は、
前記被試験回路の複数の端子のそれぞれに供給する試験信号を定める少なくとも１つのパターンビットを含むパターンデータを記憶するメインメモリと、
前記メインメモリから読み出されたパターンデータをキャッシングするパターンキャッシュメモリと、
前記メインメモリからパターンデータを読み出して、前記パターンキャッシュメモリに書き込むパターン発生制御部と、
前記パターンキャッシュメモリの各キャッシュエントリに格納されたパターンデータを順次読み出して出力するパターン発生部と、
前記パターンデータに基づいて前記複数の端子のそれぞれに対する試験信号を生成し、前記被試験回路に供給するチャネル回路と
を有し、
前記パターン発生制御部は、
少なくとも１つのパターンビットを、２以上の端子に対応するパターンビットとして複製して、前記複数の端子分のパターンビットを含むパターンデータを生成する複製部と、
前記複数の端子分のパターンビットを含むパターンデータを前記パターンキャッシュメモリに書き込む書込部と
を含む電子デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、試験装置及び電子デバイスに関する。特に本発明は、被試験デバイスを試験する試験装置、及び試験回路を備える電子デバイスに関する。なお本出願は、下記の米国特許出願に関連する。文献の参照による組み込みが認められる指定国については、下記の出願に記載された内容を参照により本出願に組み込み、本出願の一部とする。
米国特許出願１１／６８８，８７９  出願日２００７年３月２１日
【背景技術】
【０００２】
半導体回路等の被試験デバイスを試験において、所定の論理パターンを有する試験パターンを生成して被試験デバイスに入力する場合が考えられる。例えば、被試験デバイスのメモリ領域に所定の論理値を書き込み、書き込んだ論理値を読み出すことにより、被試験デバイスが正常に動作しているかを試験することができる。【０００３】
試験パターンを生成するパターン発生部として、パターンデータとシーケンスデータに基づいて試験パターンを生成するパターン発生部が知られている。パターン発生部は、メインメモリに予め格納したパターンデータ及びシーケンスデータを順次読み出してキャッシュメモリに転送して、試験パターンを生成する。【０００４】
尚、当該パターン発生部に関連する先行技術文献として以下の特許文献がある。
【特許文献１】国際公開第２００４／１０９３０７号パンフレット
【特許文献２】国際公開第１９９８／２３９６８号パンフレット
【特許文献３】特開平８−９４７２４号公報
【特許文献４】特開平１０−７８４７６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上述したように、パターン発生部は、メインメモリに予め格納したデータから、試験パターンを生成する。このため、より長い試験パターンを生成する場合には、より大きいメインメモリをパターン発生部に設けることが考えられる。しかし、メモリ容量を増大させるにはコストがかかってしまう。このため、メモリ容量を増大させずに、より長い試験パターンを生成できる方式が望まれる。【０００６】
また、メインメモリからキャッシュメモリへのデータ転送速度が、パターン発生部の動作速度のボトルネックとなる場合がある。このため、同一の試験パターンを生成する場合でも、できるだけメインメモリからキャッシュメモリへのデータ転送量を抑えることが望まれる。【０００７】
このため本発明は、上述した課題を解決することのできる試験装置及び電子デバイスを提供することを目的とする。この目的は、請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【課題を解決するための手段】
【０００８】
即ち、本発明の第１の形態によると、被試験デバイスを試験する試験装置であって、被試験デバイスの複数の端子のそれぞれに供給する試験信号を定める少なくとも１つのパターンビットを含むパターンデータを記憶するメインメモリと、メインメモリから読み出されたパターンデータをキャッシングするパターンキャッシュメモリと、メインメモリからパターンデータを読み出して、パターンキャッシュメモリに書き込むパターン発生制御部と、パターンキャッシュメモリの各キャッシュエントリに格納されたパターンデータを順次読み出して出力するパターン発生部と、パターン発生部が出力するパターンデータに基づいて複数の端子のそれぞれに対する試験信号を生成し、被試験デバイスに供給するチャネル回路とを備え、パターン発生制御部は、少なくとも１つのパターンビットを、２以上の端子に対応するパターンビットとして複製して、複数の端子分のパターンビットを含むパターンデータを生成する複製部と、複数の端子分のパターンビットを含むパターンデータを、パターンキャッシュメモリに書き込む書込部とを有する試験装置を提供する。【０００９】
本発明の第２の形態においては、デバイスの実動作時にデバイスに入力される信号に応じて動作する被試験回路と、被試験回路を試験する試験回路とを備え、試験回路は、被試験回路の複数の端子のそれぞれに供給する試験信号を定める少なくとも１つのパターンビットを含むパターンデータを記憶するメインメモリと、メインメモリから読み出されたパターンデータをキャッシングするパターンキャッシュメモリと、メインメモリからパターンデータを読み出して、パターンキャッシュメモリに書き込むパターン発生制御部と、パターンキャッシュメモリの各キャッシュエントリに格納されたパターンデータを順次読み出して出力するパターン発生部と、パターンデータに基づいて複数の端子のそれぞれに対する試験信号を生成し、被試験回路に供給するチャネル回路とを有し、パターン発生制御部は、少なくとも１つのパターンビットを、２以上の端子に対応するパターンビットとして複製して、複数の端子分のパターンビットを含むパターンデータを生成する複製部と、複数の端子分のパターンビットを含むパターンデータをパターンキャッシュメモリに書き込む書込部とを含む電子デバイスを提供する。【００１０】
なお上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションも又発明となりうる。
【図面の簡単な説明】
【００１１】
【図１】本発明の一つの実施形態に係る試験装置２００の構成の一例を示す図である。
【図２】試験モジュール１００の構成の一例を示す図である。
【図３】パターンリストメモリ１４が格納するパターンリスト、メインメモリ４０が格納するシーケンスデータ、及びパターンデータの一例を説明する図である。
【図４】試験モジュール１００と被試験デバイス３００との接続の一例を示す図である。
【図５】パターンデータに含まれる一つのサイクルデータの一例を示す図である。
【図６】パターン発生制御部２０の構成例を示す図である。
【図７】メインメモリ４０及びパターンキャッシュメモリ９０が格納するサイクルデータの一例を示す図である。
【図８】試験モジュール１００と被試験デバイス３００との他の接続例を示す図である。
【図９】試験モジュール１００と被試験デバイス３００との他の接続例を示す図である。
【図１０】本発明の一つの実施形態に係る電子デバイス４００の構成の一例を示す図である。
【符号の説明】
【００１２】
１０・・・チャネル制御部、１２・・・インターフェイス部、１４・・・パターンリストメモリ、１６・・・結果メモリ、２０・・・パターン発生制御部、２２・・・制御回路、２４・・・複製部、２６・・・書込部、２８・・・割当レジスタ、３０・・・レート発生部、４０・・・メインメモリ、５０・・・チャネル回路、５２・・・波形成形部、５４・・・ドライバ、５６・・・タイミング発生部、５８・・・コンパレータ、６０・・・タイミング比較部、６２・・・判定部、６４・・・キャプチャメモリ、７０・・・パターン発生部、８０・・・ベクタ発生部、９０・・・パターンキャッシュメモリ、１００・・・試験モジュール、１１０・・・システム制御装置、１３０・・・サイト制御装置、１４０・・・切替部、２００・・・試験装置、３００・・・被試験デバイス、３０２・・・端子、４００・・・電子デバイス、４１０・・・被試験回路、４２０・・・試験回路、４３０・・・入出力ピン、４４０・・・ＢＩＳＴピン
【発明を実施するための最良の形態】
【００１３】
以下、発明の実施形態を通じて本発明を説明するが、以下の実施形態は請求の範囲に係る発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。【００１４】
図１は、本発明の一つの実施形態に係る試験装置２００の構成の一例を示す図である。試験装置２００は、半導体回路等の被試験デバイス３００を試験する装置であって、システム制御装置１１０、複数のサイト制御装置１３０、切替部１４０、及び複数の試験モジュール１００を備える。【００１５】
システム制御装置１１０は、試験装置２００が被試験デバイス３００の試験に用いる試験制御プログラム、試験プログラムデータ、及び試験パターンデータ等を外部のネットワーク等を介して受信して格納する。複数のサイト制御装置１３０は、通信ネットワークを介してシステム制御装置１１０と接続される。【００１６】
サイト制御装置１３０ａ〜ｃは、いずれかの被試験デバイス３００の試験を制御する。例えば複数のサイト制御装置１３０は、複数の被試験デバイス３００と一対一に対応して設けられ、それぞれのサイト制御装置１３０は、対応する被試験デバイス３００の試験を制御する。【００１７】
図１においては、サイト制御装置１３０ａは被試験デバイス３００ａの試験を制御して、サイト制御装置１３０ｂは被試験デバイス３００ｂの試験を制御する。これに代えて、複数のサイト制御装置１３０は、それぞれ複数の被試験デバイス３００の試験を制御してもよい。【００１８】
より具体的には、サイト制御装置１３０は、システム制御装置１１０から試験制御プログラムを取得し実行する。次に、サイト制御装置１３０は、試験制御プログラムに基づいて、対応する被試験デバイス３００の試験に用いる試験プログラムデータ（例えば、後述するシーケンスデータ）及び試験パターンデータ（例えば、後述するパターンデータ）をシステム制御装置１１０から取得する。【００１９】
またサイト制御装置１３０は、切替部１４０を介して当該被試験デバイス３００の試験に用いる１又は複数の試験モジュール１００等のモジュールに格納する。次に、サイト制御装置１３０は、試験プログラムデータ及び試験パターンデータに基づく試験の開始を切替部１４０を介して試験モジュール１００に指示する。そして、サイト制御装置１３０は、試験が終了したことを示す割込み等を例えば試験モジュール１００から受信して、試験結果に基づいて次の試験を試験モジュール１００に行なわせる。【００２０】
切替部１４０は、複数のサイト制御装置１３０のそれぞれを、当該サイト制御装置１３０が制御する１又は複数の試験モジュール１００に接続して、これらの間の通信を中継する。ここで、予め定められた一のサイト制御装置１３０は、試験装置２００の使用者、試験制御プログラム等の指示に基づいて、複数のサイト制御装置１３０のそれぞれを、当該サイト制御装置１３０が被試験デバイス３００の試験に用いる１以上の試験モジュール１００に接続させるべく切替部１４０を設定してよい。【００２１】
例えば、図１においては、サイト制御装置１３０ａは、複数の試験モジュール１００ａに接続するように設定され、これらを用いて被試験デバイス３００ａの試験を行なう。ここで、他のサイト制御装置１３０が試験モジュール１００を用いて被試験デバイス３００を試験するための構成及び動作は、サイト制御装置１３０ａが被試験デバイス３００ａを試験するための構成及び動作と同一であってよい。以下では、サイト制御装置１３０ａが被試験デバイス３００ａを試験するための構成及び動作を中心に説明する。【００２２】
試験モジュール１００ａは、サイト制御装置１３０ａの指示に基づいて、被試験デバイス３００ａの試験に用いる試験信号を生成すべきタイミング信号を生成する。また、いずれかの試験モジュール１００ａは、他の試験モジュール１００ａにおける試験結果を受信して、試験結果の良否に対応したシーケンスを複数の試験モジュール１００ａに実行させてよい。【００２３】
複数の試験モジュール１００ａは、被試験デバイス３００ａが有する複数の端子の一部ずつにそれぞれ接続され、サイト制御装置１３０ａにより格納されたシーケンスデータ及びパターンデータに基づいて被試験デバイス３００ａの試験を行なう。被試験デバイス３００ａの試験において、試験モジュール１００ａは、後述するパターンリストにより指定されたシーケンスデータ及びパターンデータに基づいて、パターンデータから試験信号を生成して、当該試験モジュール１００ａに接続された被試験デバイス３００ａの端子に試験信号を供給する。【００２４】
次に、試験モジュール１００ａは、被試験デバイス３００ａが試験信号に基づいて動作した結果出力する出力信号を取得して、期待値と比較する。ここで複数の試験モジュール１００ａは、シーケンスデータ及びパターンデータに基づいて、試験信号のサイクル周期を動的に変化させるべく、異なるサイクル周期に基づいて試験信号を生成してよい。【００２５】
また、試験モジュール１００ａは、試験プログラムデータの処理が完了した場合、試験プログラムデータの実行中に異常が生じた場合等において、サイト制御装置１３０ａに対して割込みを発生する。この割込みは、切替部１４０を介して当該試験モジュール１００ａに対応するサイト制御装置１３０ａに通知され、サイト制御装置１３０ａが有するプロセッサにより割込み処理が行われる。【００２６】
以上において、試験装置２００は、オープンアーキテクチャにより実現され、オープンアーキテクチャ規格を満たす各種のモジュールを使用することができる。そして、試験装置２００は、試験モジュール１００等のモジュールを、切替部１４０が有する任意の接続スロットに挿入して使用することができる。【００２７】
この際、試験装置２００の使用者等は、例えばサイト制御装置１３０ａを介して切替部１４０の接続形態を変更して、被試験デバイス３００の試験に用いる複数のモジュールを、当該被試験デバイス３００の試験を制御するサイト制御装置１３０に接続させることができる。これにより、試験装置２００の使用者は、複数の被試験デバイス３００のそれぞれの端子数、端子の配置、端子の種類、又は試験の種類等に応じて適切なモジュールを選択して、試験装置２００に実装することができる。【００２８】
また、試験装置２００又は試験モジュール１００は、試験対象となる被試験回路と共に同一の電子デバイスに設けられた試験回路であってもよい。当該試験回路は、電子デバイスのＢＩＳＴ回路等として実現され、被試験回路を試験することにより電子デバイスの診断等を行う。これにより、当該試験回路は、被試験回路となる回路が、電子デバイスが本来目的とする通常動作を行うことができるかどうかをチェックすることができる。【００２９】
また、試験装置２００又は試験モジュール１００は、試験対象となる被試験回路と同一のボード又は同一の装置内に設けられた試験回路であってもよい。このような試験回路も、上述したように被試験回路が本来目的とする通常動作を行うことができるかどうかをチェックすることができる。【００３０】
図２は、試験モジュール１００の構成の一例を示す図である。試験モジュール１００は、チャネル制御部１０及び複数のチャネル回路５０を有する。本例では、一つのチャネル回路５０の機能及び構成を説明するが、他のチャネル回路５０も同一の機能及び構成を有してよい。【００３１】
それぞれのチャネル回路５０は、被試験デバイス３００の対応する入出力ピンに接続され、当該入出力ピンに試験信号を供給してよい。また、それぞれのチャネル回路５０は、当該入出力ピンからの出力信号を測定してよい。尚、被試験デバイス３００の入出力ピンは、入力ピン又は出力ピンのいずれかであってもよい。【００３２】
チャネル制御部１０は、それぞれのチャネル回路５０を制御する。例えばチャネル制御部１０は、それぞれのチャネル回路５０を制御して試験信号を生成させる。また、チャネル制御部１０は、それぞれのチャネル回路５０を制御して、被試験デバイス３００の出力信号を測定させる。【００３３】
また、チャネル制御部１０は、いずれかのチャネル回路５０における測定結果に基づいて、他のチャネル回路５０を制御してもよい。例えば、いずれかのチャネル回路５０における測定結果が所定の条件を満たすまで、他の少なくとも一つのチャネル回路５０に所定の動作を繰り返し行わせ、測定結果が所定の条件を満たした場合に、当該他のチャネル回路５０に、次に行うべき動作を行わせてよい。【００３４】
チャネル制御部１０は、インターフェイス部１２、パターンリストメモリ１４、結果メモリ１６、パターン発生制御部２０、メインメモリ４０、レート発生部３０、及びパターン発生部７０を有する。インターフェイス部１２は、サイト制御装置１３０と、試験モジュール１００との間でデータを受け渡す。【００３５】
メインメモリ４０は、複数種類のシーケンスデータと、シーケンスデータに対応するパターンデータとを格納する。メインメモリ４０は、サイト制御装置１３０から与えられるシーケンスデータ及びパターンデータを、被試験デバイス３００の試験前に予め格納してよい。またメインメモリ４０は、シーケンスデータ及びパターンデータを圧縮して格納してもよい。【００３６】
例えばサイト制御装置１３０は、シーケンスデータ、パターンデータ、及びこれらのデータをメインメモリ４０の指定アドレスに格納すべき命令を、インターフェイス部１２に入力してよい。パターン発生制御部２０は、インターフェイス部１２が受け取った命令に応じて、これらのデータをメインメモリ４０に格納する。【００３７】
シーケンスデータは、例えば順次実行すべき命令群を示すデータであってよい。例えばシーケンスデータは、各試験サイクルにおいて実行すべき命令を示す複数のデータを含んでよい。【００３８】
パターンデータは、例えば論理値パターンを示すデータであり、シーケンスデータの複数の命令と一対一に対応付けて格納されてよい。パターンデータは、シーケンスデータの複数の命令に対応する複数のサイクルデータを含んでよい。例えばシーケンスデータは、それぞれのサイクルデータを、所定の順序で出力させることにより、試験パターンを生成させる命令群であってよい。【００３９】
このとき、シーケンスデータは、それぞれのサイクルデータを複数回用いて、試験パターンを生成してよい。例えばシーケンスデータは、ループ命令、ジャンプ命令等を含んでよい。チャネル制御部１０が、このようなシーケンスデータを実行することにより、対応するパターンデータのサイクルデータをシーケンスデータに応じた順序で出力して、シーケンスデータ及びパターンデータに応じた試験信号を生成することができる。メインメモリ４０が格納するシーケンスデータ及びパターンデータの一例は、図３において後述する。【００４０】
パターンリストメモリ１４は、メインメモリ４０が格納したシーケンスデータを実行すべき順序を示すパターンリストを格納する。例えばパターンリストメモリ１４は、実行すべきシーケンスデータの、メインメモリ４０におけるアドレスを順次指定するパターンリストを格納してよい。パターンリストメモリ１４は、メインメモリ４０と同様に、サイト制御装置１３０から与えられるパターンリストを、被試験デバイス３００の試験前に予め格納してよい。パターンリストは、上述した試験制御プログラムの一例であってよく、試験制御プログラムの一部であってもよい。【００４１】
パターン発生制御部２０は、被試験デバイス３００の試験を開始する場合に、パターンリストメモリ１４からパターンリストを読み出す。例えばサイト制御装置１３０から試験を開始する旨の命令を受けた場合に、パターン発生制御部２０は、パターンリストメモリ１４からパターンリストを読み出してよい。【００４２】
パターン発生制御部２０は、メインメモリ４０が格納したシーケンスデータ及び対応するパターンデータを、パターンリストに基づく順序で読み出す。パターン発生制御部２０は、読み出したシーケンスデータを、パターン発生部７０のベクタ発生部８０に送信する。また、パターン発生制御部２０は、読み出したパターンデータを、パターン発生部７０のパターンキャッシュメモリ９０に送信する。【００４３】
パターン発生制御部２０は、後段の回路のキャッシュメモリ、ＦＩＦＯ等に、所定の空き領域が生じた場合に、次のシーケンスデータ及びパターンデータを読み出して送信してよい。この場合、パターン発生制御部２０は、シーケンスデータ及びパターンデータを格納すべき全てのキャッシュメモリ、ＦＩＦＯ等に、所定の空き領域が生じたことを条件として、次のシーケンスデータ及びパターンデータを読み出して、これらのキャッシュメモリ、ＦＩＦＯ等に送信してよい。【００４４】
パターン発生部７０は、パターン発生制御部２０から順次受け取るシーケンスデータ及びパターンデータに基づいて、試験パターンを順次生成する。本例のパターン発生部７０は、ベクタ発生部８０及びパターンキャッシュメモリ９０を有する。【００４５】
上述したように、ベクタ発生部８０は、パターン発生制御部２０からシーケンスデータを受け取る。ベクタ発生部８０は、受け取ったシーケンスデータを所定のキャッシュエントリ（以下、エントリと称する）に格納するシーケンスキャッシュメモリを有してよい。パターンキャッシュメモリ９０は、パターン発生制御部２０からパターンデータを受け取り、サイクルデータ単位で所定のエントリに格納する。エントリとは、例えば一つ又は複数のアドレスで指定される記憶領域であってよい。【００４６】
ベクタ発生部８０は、シーケンスキャッシュメモリに格納したシーケンスデータを順次実行して、パターンキャッシュメモリ９０のアドレスを順次指定する。例えばシーケンスデータの各命令には、当該命令に応じて指定すべきパターンデータのアドレスが対応付けられていてよい。そして、ベクタ発生部８０は、シーケンスデータに含まれるループ命令、ジャンプ命令等に応じてパターンキャッシュメモリ９０のアドレスを順次指定する。【００４７】
パターンキャッシュメモリ９０は、順次指定されるアドレスのパターンデータを出力する。このような構成により、シーケンスデータ及びパターンデータに応じた論理パターンを有する試験パターンを生成することができる。また、シーケンスキャッシュメモリ及びパターンキャッシュメモリ９０は、シーケンスデータの実行が終了した場合に、当該シーケンスデータ及び対応するパターンデータの記憶領域を開放してよい。シーケンスデータは、命令群の末尾に、シーケンスデータの終了を示す終了命令を有してよい。【００４８】
それぞれのチャネル回路５０は、パターン発生部が出力する試験パターンに基づいて試験信号を成形して、被試験デバイス３００に入力する。また被試験デバイス３００の出力信号を測定する。チャネル回路５０は、波形成形部５２、ドライバ５４、タイミング発生部５６、コンパレータ５８、タイミング比較部６０、判定部６２、及びキャプチャメモリ６４を有する。【００４９】
波形成形部５２は、パターン発生部７０が生成した試験パターンに基づいて、試験信号を成形する。例えば波形成形部５２は、当該試験パターンに応じた論理パターンを有する試験信号を生成してよい。また、波形成形部５２は、与えられるタイミング信号に応じて、試験信号を生成してよい。例えば波形成形部５２は、与えられるタイミング信号に応じて論理値が遷移する試験信号を生成してよい。【００５０】
ドライバ５４は、波形成形部５２が生成した試験信号を、被試験デバイス３００に入力する。ドライバ５４は、波形成形部５２が生成した試験信号がＨ論理を示すときに所定のＨレベルの電圧を出力して、試験信号がＬ論理を示すときに所定のＬレベルの電圧を出力することにより、試験信号の電圧レベルを、被試験デバイス３００に入力すべき信号レベルに変換してよい。【００５１】
コンパレータ５８は、被試験デバイス３００の出力信号を受け取り、出力信号の電圧レベルと、予め設定される参照レベルとを比較することにより、出力信号を２値の論理信号に変換してよい。例えばコンパレータ５８は、出力信号の電圧レベルが参照レベルより大きい場合にＨ論理を出力して、出力信号の電圧レベルが参照レベル以下である場合にＬ論理を出力してよい。【００５２】
タイミング比較部６０は、与えられるストローブ信号に応じて、コンパレータ５８が出力する信号の論理値を取得する。これにより、出力信号の論理パターンを検出することができる。【００５３】
タイミング発生部５６は、予め与えられるタイミングセットの設定値に応じて、上述したタイミング信号及びストローブ信号を生成する。例えばタイミング発生部５６は、レート発生部３０からタイミングセットに応じた周期で与えられるレート信号を、与えられるタイミングセットに応じた遅延量で遅延させたタイミング信号及びストローブ信号を生成してよい。【００５４】
タイミングセットは、例えば一つのシーケンスデータを実行する毎に、レート発生部３０及びタイミング発生部５６に与えられてよい。例えばメインメモリ４０は、当該シーケンスデータに対応するパターンデータの一部に、タイミングセットのデータを含んでよい。パターン発生部７０は、それぞれのシーケンスデータを実行する毎に、当該シーケンスデータに対応するタイミングセットを、レート発生部３０及びタイミング発生部５６に設定してよい。【００５５】
判定部６２は、タイミング比較部６０が検出した論理パターンと、期待値パターンとを比較する。これにより、被試験デバイス３００の良否を判定することができる。期待値パターンは、パターン発生部７０が生成してよい。例えば期待値パターンは、パターン発生部７０が生成する試験パターンに含まれる、被試験デバイス３００に入力される試験信号の論理パターンと同一であってよい。【００５６】
キャプチャメモリ６４は、判定部６２における判定結果を格納する。例えばキャプチャメモリ６４は、判定部６２におけるパス（一致）及びフェイル（不一致）の判定結果を、試験パターン毎に格納してよい。また、キャプチャメモリ６４は、判定部６２におけるフェイルの判定結果を選択して格納してもよい。【００５７】
また、チャネル制御部１０の結果メモリ１６は、それぞれのチャネル回路５０の判定部６２における判定結果を格納する。結果メモリ１６は、それぞれの判定部６２におけるパス（一致）及びフェイル（不一致）の判定結果を、試験パターン毎にそれぞれのチャネルに対応付けて格納してよい。また、結果メモリ１６は、それぞれの判定部６２におけるフェイルの判定結果を選択して格納してもよい。【００５８】
上述したように、キャプチャメモリ６４は、試験パターン毎のフェイル情報を、チャネル回路５０毎に格納してよい。これに対し、結果メモリ１６は、パターンリストメモリ１４に格納されたシーケンスデータ毎のフェイル情報を、例えば被試験デバイス３００毎に格納してよい。【００５９】
図３は、パターンリストメモリ１４が格納するパターンリスト、メインメモリ４０が格納するシーケンスデータ、及びパターンデータの一例を説明する図である。上述したように、メインメモリ４０は、複数のシーケンスデータ（シーケンスデータ１、シーケンスデータ２、・・・）と、それぞれ対応するパターンデータを格納する。【００６０】
上述したように、シーケンスデータは複数の命令を含む。パターン発生部７０は、それぞれの命令を実行した場合に、当該命令に対応するサイクルデータを出力してよい。例えばシーケンスデータは、対応するサイクルデータを出力して次の命令に移行するＮＯＰ命令、対応するサイクルデータを出力して、更に所定のアドレスの命令にジャンプするＪＭＰ命令、対応するサイクルデータを出力して、更に指定されたアドレス範囲の命令を所定の回数繰り返すＬＯＯＰ命令等を含んでよい。上述したサイクルデータは、それぞれの命令に対応する論理パターンを指してよい。【００６１】
このような命令群を実行することにより、パターンデータのそれぞれのサイクルデータを、シーケンスデータに応じた順序で試験サイクル毎に出力して、所定の試験パターンを生成する。例えば、シーケンスデータ２を実行した場合、パターン発生部７０は、サイクルデータＡを出力した後、サイクルデータＢからサイクルデータＣまでを、ＬＯＯＰ命令で指定される回数繰り返して出力する。【００６２】
また、メインメモリ４０は、複数のチャネル回路５０に共通して、シーケンスデータを格納してよい。また、メインメモリ４０は、それぞれのチャネル回路５０に対してパターンデータを格納してよい。例えばシーケンスデータのそれぞれの命令に対して、複数のチャネル回路５０に対応するパターンデータを格納してよい。図３の例では、メインメモリ４０は、各チャネル回路５０に対応するパターンデータを、それぞれのアドレスの異なるビット位置に格納する。【００６３】
パターンリストメモリ１４は、実行すべきシーケンスデータの順序を格納する。図３に示した例では、パターンリストメモリ１４は、シーケンスデータ２、シーケンスデータ１、・・・を順に指定するパターンリストを格納する。【００６４】
また、図２に示した例では、シーケンスデータ及びパターンデータを格納するメインメモリ４０をチャネル制御部１０に設けている。これに対し他の例では、シーケンスデータを格納するメインメモリ４０をチャネル制御部１０に設け、それぞれのチャネル回路５０のパターンデータを格納するメモリを、それぞれのチャネル回路５０に設けてもよい。【００６５】
この場合、それぞれのチャネル回路５０にパターンキャッシュメモリ９０を設けてよい。そして、ベクタ発生部８０が順次指定するアドレスを、それぞれのチャネル回路５０に設けたパターンキャッシュメモリ９０に分配してよい。【００６６】
図４は、試験モジュール１００と被試験デバイス３００との接続の一例を示す図である。本例における試験モジュール１００は、複数の被試験デバイス３００が並列に接続され、複数の被試験デバイス３００を並列に試験する。具体例として、２つの被試験デバイス３００ａ及び３００ｂを試験する場合を説明する。２つの被試験デバイス３００ａ及び３００ｂは、同一種類の電子デバイスであってよい。【００６７】
試験モジュール１００は、被試験デバイス３００ａ及び３００ｂに対し、それぞれ略同一の処理を行う。例えばチャネル制御部１０は、２つの被試験デバイス３００ａ及び３００ｂに対して共通のシーケンスデータ及びパターンデータを格納してよい。また、被試験デバイス３００ａ及び３００ｂには、それぞれｎ個（但しｎは自然数）のチャネル回路５０が接続される。【００６８】
本例では、第１の被試験デバイス３００ａには、チャネル回路（５０−１ａ〜５０−ｎａ、以下においては５０−ａと総称する）が接続される。また第２の被試験デバイス３００ｂには、チャネル回路（５０−１ｂ〜５０−ｎｂ、以下においては５０−ｂと総称する）が接続される。【００６９】
複数の被試験デバイス３００において、対応する端子に接続されるチャネル回路５０には、同一の試験パターンが与えられてよい。例えばチャネル回路５０−１ａ及びチャネル回路５０−１ｂには、同一の試験パターンが与えられてよい。【００７０】
パターン発生制御部２０は、一つのパターンデータの少なくとも一部を、複数の被試験デバイス３００（又は一つの被試験デバイス３００の複数の端子）に対応して複製してよい。この場合パターン発生制御部２０は、複製したそれぞれのパターンデータに基づいて、それぞれの被試験デバイス３００に入力すべき試験パターンを生成して、対応する複数のチャネル回路５０に供給してよい。【００７１】
またパターン発生制御部２０は、一つのパターンデータに基づいて一つの試験パターンを生成してよい。この場合パターン発生制御部２０は、生成した試験パターンの少なくとも一部を複数の被試験デバイス３００に対応して複製して、対応する複数のチャネル回路５０に供給してよい。【００７２】
このような処理により、メインメモリ４０に格納するデータ量を低減することができる。例えば、同一の容量を有するメインメモリ４０が格納するデータから、より多数の試験パターンを生成することができる。また、同一の試験パターンを生成する場合に、メインメモリ４０が有するべき容量を低減することができる。【００７３】
また、同一の試験パターンを生成する場合に、メインメモリ４０から読み出すデータ量を低減することができる。このため、当該試験パターンを生成する場合における、メインメモリ４０からのデータ転送量を低減することができ、より高速に試験パターンを生成することができる。【００７４】
図５は、メインメモリ４０に格納したパターンデータを、パターンキャッシュメモリ９０に展開する処理の一例を説明する図である。本例では、２つの被試験デバイス３００に対して同一の試験パターンを与えて試験を行う。【００７５】
図５では、メインメモリ４０が格納したパターンデータのうち、ある試験サイクルで用いるべき元サイクルデータ（図５上）と、当該サイクルデータを展開してパターンキャッシュメモリ９０に格納された展開サイクルデータ（図５下）とを示す。なお、元サイクルデータは、１６ビットの制御ビットＣＴＢと、８×３ビットのパターンビットとを有する。当該パターンビットは、当該試験サイクルにおいて、一つの被試験デバイス３００のそれぞれの端子に入力されるべき論理値を示す。【００７６】
また、展開サイクルデータは、元サイクルデータと共通の制御ビットＣＴＢと、１６×３ビットのパターンビットとを有する。当該パターンビットは、当該試験サイクルにおいて、各被試験デバイス３００のそれぞれの端子に入力されるべき論理値を示す。本例では、パターンビットの奇数番目のビットが、第１の被試験デバイス３００の各端子に入力されるべき論理値を示しており、偶数番目のビットが、第２の被試験デバイス３００の各端子に入力されるべき論理値を示す。【００７７】
本例では、第１の被試験デバイス３００および第２の被試験デバイスには、同一の試験パターンを与えて試験を行うので、パターンビットの偶数番目の系列と、奇数番目の系列とが同一となる展開サイクルデータを用いる。ここで、展開サイクルデータそのものをメインメモリ４０に格納しておくことも考えられる。しかし、メインメモリ４０の記憶領域を有効に使用する等の目的で、メインメモリ４０に格納するサイクルデータのビット数は、できるだけ小さいほうが好ましい。【００７８】
このため本例では、複数の被試験デバイス３００に対して同一の試験を行う場合、メインメモリ４０には、被試験デバイス３００一つ分のサイクルデータを格納しておき、メインメモリ４０から読み出した後に、当該サイクルデータのパターンビット部分を複製して、複数の被試験デバイス３００に対するサイクルデータを生成する。尚、シーケンスデータは、複数の被試験デバイス３００に対して、共通のシーケンスデータを用いてよい。【００７９】
より具体的には、パターン発生制御部２０は、メインメモリ４０から読み出した元サイクルデータのうち、パターンビットの部分の各ビットを、試験すべき被試験デバイス３００の数に応じて複製して、展開サイクルデータを生成する。例えば２つの被試験デバイス３００を試験する場合、パターン発生制御部２０は図５に示すように、元サイクルデータのパターンビット（Ａ１５、Ａ１３、・・・、Ａ１、・・・）を、展開サイクルデータのパターンビットにおける奇数番目の系列（Ａ１５、Ａ１３、・・・、Ａ１、・・・）と、偶数番目の系列（Ａ１６、Ａ１４、・・・Ａ２、・・・）の２つに複製してよい。なお、本例ではパターンビットの全てのビットを複製する例を説明したが、他の例では、パターン発生制御部２０は、一部のパターンビットを複製して展開サイクルデータを生成してもよい。【００８０】
このような処理により、複数の被試験デバイス３００について同一の試験を行う場合に、メインメモリ４０に格納するパターンデータのデータ量を低減することができる。このため、メインメモリ４０の記憶領域を有効に使用できる。また、各試験サイクルでメインメモリ４０から読み出すデータ量を低減できるので、メインメモリ４０を高速に動作させることができる。【００８１】
また、以上においては、元サイクルデータのパターンビットを、展開サイクルデータのパターンビットにおける奇数番目の系列と、偶数番目の系列とに複製する例を説明したが、パターンビットの複製の態様は、当該態様に限定されない。パターン発生制御部２０は、元サイクルデータのパターンビットを、展開サイクルデータにおいて複数の被試験デバイス３００に対応する各ビットに複製してよい。【００８２】
以下では、図４に示した各チャネル回路５０と、展開サイクルデータの各ビットとの関係を説明する。展開サイクルデータにおける複数のパターンビットは、複数のチャネル回路５０が、当該サイクルデータに対応する試験サイクルにおいて出力すべき論理値を示してよい。本例では、Ａ１、Ｂ１、Ｃ１のビットが、図４に示した第１のチャネル回路５０−１ａが出力すべき論理値を示してよい。【００８３】
また、複数のパターンビットは、図４に示したチャネル回路５０のうち、一方の被試験デバイス３００ａに対応するチャネル回路５０−１ａ〜５０−ｎａが、当該試験サイクルにおいて出力すべき論理値を示してよい。例えば、Ａ１、Ｂ１、Ｃ１のビットがチャネル回路５０−１ａに対応して、Ａ３、Ｂ３、Ｃ３のビットがチャネル回路５０−２ａに対応して、Ａ１５、Ｂ１５、Ｃ１５のビットがチャネル回路５０−８ａに対応してよい。【００８４】
上述したように、パターン発生制御部２０は、第１の被試験デバイス３００ａの端子に対応するチャネル回路５０−１ａ〜５０−ｎａに対応するパターンビット（Ａ１、Ｂ１、Ｃ１、Ａ３、Ｂ３、Ｃ３、・・・、Ａ１５、Ｂ１５、Ｃ１５）を、第２の被試験デバイス３００ｂの端子に対応するチャネル回路５０−１ｂ〜５０−ｎｂに対応するパターンビット（Ａ２、Ｂ２、Ｃ２、Ａ４、Ｂ４、Ｃ４、・・・、Ａ１６、Ｂ１６、Ｃ１６）として複製したサイクルデータを生成する。【００８５】
パターン発生制御部２０は、それぞれのサイクルデータにおいて、パターンビット以外のビットは、複製せずにそのまま用いてよい。例えばパターン発生制御部２０は、それぞれのサイクルデータの制御ビットＣＴＢを複製せずにそのまま用いて、少なくとも一つのパターンビットを複製したサイクルデータを生成してよい。【００８６】
パターン発生制御部２０は、パターンビットを複製したサイクルデータを、パターンキャッシュメモリ９０に格納する。それぞれのチャネル回路５０は、パターンキャッシュメモリ９０に格納されたそれぞれのサイクルデータにおいて対応するパターンビットに応じて、試験信号を生成する。パターン発生制御部２０には、それぞれのサイクルデータのいずれのパターンビットを、いずれのチャネル回路５０に対応するパターンビットとして複製するかを示す情報が予め設定されてよい。【００８７】
例えば、第１の被試験デバイス３００ａ及び第２の被試験デバイス３００ｂの対応する端子に同一の試験信号を与えることにより、第１の被試験デバイス３００ａ及び第２の被試験デバイス３００ｂを同時に測定する場合、パターン発生制御部２０は、第１の被試験デバイス３００ａの各端子に対するパターンビットを、第２の被試験デバイス３００ｂの各端子に対するパターンビットとして複製してよい。【００８８】
以上では、２つの被試験デバイス３００を同時に測定する場合を説明したが、より多数の被試験デバイス３００を同時に測定する場合においても、メインメモリ４０は、それぞれの被試験デバイス３００において対応する少なくとも一組の端子に対して、共通する一つのパターンビットを格納してよい。パターン発生制御部２０は、メインメモリ４０が格納する共通のパターンビットを、複数の被試験デバイス３００のそれぞれに対するパターンビットとして複製して、それぞれのサイクルデータを生成してよい。【００８９】
また、メインメモリ４０は、一つの被試験デバイス３００の複数の端子に対して、共通する一つのパターンビットを格納してもよい。パターン発生制御部２０は、メインメモリ４０が格納する共通のパターンビットを、２以上の端子に対するパターンビットとして複製して、それぞれのサイクルデータを生成してよい。いずれの場合も、パターンキャッシュメモリ９０は、パターン発生制御部２０がパターンビットを複製して生成したそれぞれのサイクルデータを格納してよい。【００９０】
このような処理により、メインメモリ４０に格納するデータ量を低減して、メモリの使用効率を向上させることができる。また、同一の試験パターンを生成する場合に、メインメモリ４０から読み出すデータ量を低減して、試験パターンの生成速度を向上させることができる。【００９１】
図６は、パターン発生制御部２０の構成例を示す図である。本例では、図５に関連して説明した機能を実現する構成を説明するが、パターン発生制御部２０は、図１から図４において説明した機能を実現する構成を更に有してよい。本例におけるパターン発生制御部２０は、制御回路２２、複製部２４、書込部２６、及び割当レジスタ２８を有する。【００９２】
制御回路２２は、インターフェイス部１２及びメインメモリ４０とデータ伝送を行う。上述したように、制御回路２２は、インターフェイス部１２から与えられる試験データをメインメモリ４０に書き込んでよく、メインメモリ４０からデータを読み出してよい。また制御回路２２は、メインメモリ４０からワード単位で読み出したメモリデータを、複製部２４に順次入力する。メモリデータには、複数のサイクルデータが含まれてよい。制御回路２２は、メモリデータから、それぞれのサイクルデータを抽出して、サイクルデータ毎に複製部２４に入力してよい。【００９３】
複製部２４は、図５に関連して説明したように、制御回路２２から受け取るサイクルデータのうち少なくとも一つのパターンビットを複製して、複数のチャネル回路５０に対応するサイクルデータを生成する。割当レジスタ２８は、複製部２４において、メインメモリから読み出したサイクルデータに含まれるそれぞれのパターンビットを、被試験デバイス３００のいずれの端子に割り当てて複製するかを指定する。割当レジスタ２８には、使用者等により予め指定情報が設定されてよく、またサイト制御装置１３０等が、試験プログラムに応じて設定してもよい。この場合、試験プログラムには、当該指定情報が含まれてよい。【００９４】
書込部２６は、複製部２４が生成したそれぞれのサイクルデータを、パターン発生部７０のパターンキャッシュメモリ９０に格納する。書込部２６は、一つのサイクルデータを、パターンキャッシュメモリ９０の一つのエントリに格納してよい。パターン発生部７０は、パターンキャッシュメモリ９０の各エントリに格納されたサイクルデータを、シーケンスデータにより指定される順序で出力することにより、各チャネル回路５０に対する試験パターンを生成する。【００９５】
また書込部２６は、試験信号を入力すべき端子分のパターンビットを含むパターンデータがメインメモリ４０に記憶されている第１の動作モードの場合、メインメモリ４０から読み出したパターンデータの各サイクルデータを、そのままパターンキャッシュメモリ９０に書き込んでよい。この場合、複製部２４は、メインメモリ４０から読み出したメモリデータから各サイクルデータを抽出して、抽出したサイクルデータをそのまま書込部２６に供給してよい。【００９６】
これに対して、上述したように試験信号を入力すべき端子数より少ない数のパターンビットを有するパターンデータがメインメモリ４０に記憶されている第２の動作モードの場合、書込部２６は、複製部２４が少なくとも一つのパターンビットを複製して生成したサイクルデータをパターンキャッシュメモリ９０に書き込んでよい。【００９７】
割当レジスタ２８は、複製部２４及び書込部２６が第１の動作モード又は第２の動作モードのいずれで動作すべきかを指定してよい。動作モードを指定する指定情報は、上述したように使用者、サイト制御装置１３０等により、予め設定されてよい。【００９８】
また、複製部２４は、被試験デバイス３００の複数の端子のうちの２以上の端子に対応する２以上のパターンビットのそれぞれを、同数の端子ずつに対応するパターンビットとして複製してよい。例えば複製部２４は、第１の被試験デバイス３００の複数の端子に対応するパターンビット（Ａ１、Ｂ１、Ｃ１、Ａ３、Ｂ３、Ｃ３、・・・、Ａ１５、Ｂ１５、Ｃ１５）を、第２の被試験デバイス３００の同数の端子に対応するパターンビット（Ａ２、Ｂ２、Ｃ２、Ａ４、Ｂ４、Ｃ４、・・・、Ａ１６、Ｂ１６、Ｃ１６）として複製してよい。【００９９】
このような処理により、メインメモリ４０に格納するデータ量を低減することができる。また、同一の試験パターンを生成する場合に、メインメモリ４０から読み出すデータ量を低減することができる。【０１００】
図７は、メインメモリ４０及びパターンキャッシュメモリ９０が格納するサイクルデータの一例を示す図である。上述したように一つのパターンデータは、複数のサイクルデータを有してよい。メインメモリ４０は、一つのサイクルデータを、複数のワードに渡って記憶してよい。ワードとは、メインメモリ４０に係るデータ転送の単位であってよい。例えば制御回路２２は、それぞれの試験サイクル毎に、メインメモリ４０から一つ又は複数のワードを読み出してよい。【０１０１】
制御回路２２は、読み出した複数のワードから、それぞれのサイクルデータを抽出してよい。例えば制御回路２２は、読み出したワードを連結したメモリデータを生成して、メモリデータからそれぞれのサイクルデータを抽出してよい。制御回路２２は、ワードを連結したメモリデータから、サイクルデータ一つ当たりのビット数毎にデータを切り出すことにより、サイクルデータを抽出してよい。上述したように、複製部２４及び書込部２６は、それぞれのサイクルデータの少なくとも一つのパターンビットを複製して生成した新たなサイクルデータを、パターンキャッシュメモリ９０の各エントリに格納してよい。【０１０２】
例えば制御回路２２は、パターンキャッシュメモリ９０に、所定の大きさ以上の空き領域が生じた場合に、空き領域が生じたキャッシュメモリに格納すべきワードを、メインメモリ４０から読み出してよい。例えばパターンキャッシュメモリ９０に空き領域が生じた場合、制御回路２２は、パターンキャッシュメモリ９０に次に格納すべきワードをメインメモリ４０から読み出す。そして、制御回路２２は、読み出したワードから抽出したサイクルデータを、パターンキャッシュメモリ９０に格納すべき旨を、書込部２６に通知してよい。【０１０３】
制御回路２２は、次に読み出すべきワードの、メインメモリ４０におけるアドレスを記憶するレジスタを有してよい。制御回路２２は、メインメモリ４０からワードを読み出した場合に、対応するレジスタのアドレスを更新してよい。このような処理により、メインメモリ４０の使用効率を更に向上させることができる。【０１０４】
図８は、試験モジュール１００と被試験デバイス３００との他の接続例を示す図である。本例における試験モジュール１００は、一つの被試験デバイス３００の複数の端子３０２に接続される。このような場合においても、パターン発生制御部２０は、メインメモリ４０から読み出したそれぞれのサイクルデータについて、少なくとも一つのパターンビットを複製して、新たなサイクルデータを生成してよい。【０１０５】
メインメモリ４０は、各サイクルにおいて同一の論理値を出力すべきチャネル回路５０の組に対して、共通のパターンビットを格納してよい。そして、パターン発生制御部２０は、共通のパターンビットを複製したサイクルデータに基づいて、これらのチャネル回路５０に入力する試験パターンを生成してよい。【０１０６】
図９は、試験モジュール１００と被試験デバイス３００との他の接続例を示す図である。本例では、複数のチャネル回路５０のうち、一部のチャネル回路５０が被試験デバイス３００に接続されない。一例として試験モジュール１００が１６ｃｈのチャネル回路５０を有しており、そのうちの８ｃｈのチャネル回路５０が被試験デバイス３００に接続されている場合を説明する。【０１０７】
この場合であっても、パターンキャッシュメモリ９０は、１６ｃｈ分のチャネル回路５０に対応するパターンビットを有するサイクルデータを格納する。但し、被試験デバイス３００に接続されないチャネル回路５０に対応するパターンビットは、試験には用いられない不要なデータとなる。このように、パターンキャッシュメモリ９０に、使用しないチャネル回路５０に対応するデータをも格納することにより、使用するチャネル数を変更した場合であっても、他の構成及び処理を変更せずに試験を行うことができる。【０１０８】
この場合、メインメモリ４０は、被試験デバイス３００に接続されるべきチャネル回路５０に対応するパターンビットを有するサイクルデータを格納してよい。そして、複製部２４は、上述したように当該パターンビットを、被試験デバイス３００に接続されないチャネル回路５０に対応するパターンビットとして複製してよい。【０１０９】
上述したように、半分のチャネル回路５０が被試験デバイス３００に接続される場合、複製部２４は、メインメモリ４０に格納したそれぞれのパターンビットを、パターンキャッシュメモリ９０において隣接する１つのパターンビットとして複製してよい。但し、複製部２４が一つのパターンビットから複製するパターンキャッシュメモリ９０におけるビット数は、１ビットに限定されない。【０１１０】
例えば複製部２４は、メインメモリ４０が格納した各サイクルデータにおける一つのパターンビットを、被試験デバイス３００に接続されない全てのチャネル回路５０に対応するパターンビットとして複製してもよい。また、１／３のチャネル回路５０が被試験デバイス３００に接続される場合、複製部２４は、メインメモリ４０に格納したそれぞれのパターンビットを、パターンキャッシュメモリ９０における２つのパターンビットとして複製してもよい。【０１１１】
このような処理により、試験に用いられないデータをメインメモリ４０に格納しなくともよいので、メインメモリ４０の使用効率を向上させることができ、より長いパターンを格納することができる。また、メインメモリ４０に係るデータ転送量を削減することができ、より高速にパターンを生成することができる。【０１１２】
図１０は、本発明の一つの実施形態に係る電子デバイス４００の構成の一例を示す図である。電子デバイス４００は、被試験回路４１０、試験回路４２０、入出力ピン４３０、及びＢＩＳＴピン４４０を有する。被試験回路４１０は、電子デバイス４００の実装時（実動作時）に動作する回路であってよい。被試験回路４１０は、電子デバイス４００の実装時に入出力ピン４３０から与えられる信号に応じて動作する。【０１１３】
例えば電子デバイス４００がメモリデバイスである場合、被試験回路４１０は、電子デバイス４００のメモリセルを含む回路であってよい。例えば被試験回路４１０は、メモリセル及びメモリセルを制御する制御回路であってよい。制御回路は、メモリセルへのデータの書き込み、メモリセルからのデータの読み出しを制御する回路であってよい。【０１１４】
試験回路４２０は、被試験回路４１０と同一の半導体チップに設けられ、被試験回路４１０を試験する。試験回路４２０は、図１から図９に関連して説明した試験モジュール１００と同一の構成を有してよい。また試験回路４２０は、試験モジュール１００の一部の構成を有してもよい。また試験回路４２０は、試験モジュール１００の一部の機能を行う回路であってよい。例えば試験回路４２０は、結果メモリ１６を有さなくてよい。また試験回路４２０のレート発生部３０及びタイミング発生部５６は、固定されたタイミングセットの設定値により動作してよい。【０１１５】
また試験回路４２０は、外部の試験装置からＢＩＳＴピン４４０を介して被試験回路４１０のセルフテストを行う旨の信号が与えられた場合に、被試験回路４１０を試験してよい。ＢＩＳＴピン４４０は、電子デバイス４００の実装時には用いられないピンであることが好ましい。また試験回路４２０は、被試験回路４１０の試験結果を、ＢＩＳＴピン４４０から外部の試験装置に出力してよい。【０１１６】
外部の試験装置は、図１に関連して説明したサイト制御装置１３０と同様の動作を行ってよい。つまり、試験回路４２０を、図１から図９に関連して説明した試験モジュール１００と同様に機能させるべく、試験制御プログラム、試験プログラムデータ、試験パターンデータ等を試験回路４２０に供給してよい。【０１１７】
以上、本発明の一つの側面を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることができる。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。【０１１８】
上記説明から明らかなように、試験装置２００によれば、メインメモリ４０に格納するデータ量を低減して、メモリの使用効率を向上させることができる。また、同一の試験パターンを生成する場合に、メインメモリ４０から読み出すデータ量を低減して、試験パターンの生成速度を向上させることができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【国際調査報告】
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