(57)【要約】  伝送線路に現れる電圧振幅を抑えられるようにする。電流によって情報を伝送する第１及び第２の伝送線路に接続される受信回路であって、第１及び第２の電流源と、それぞれに流れる電流を電圧に変換する第１及び第２の変換部と、ソースが前記第１の電流源及び前記第１の伝送線路に接続され、ドレインが前記第１の変換部に接続された第１のトランジスタと、ソースが前記第２の電流源及び前記第２の伝送線路に接続され、ドレインが前記第２の変換部に接続された第２のトランジスタとを有する。前記第１のトランジスタのゲート及びドレインは、前記第２のトランジスタのドレイン及びゲートにそれぞれ接続されている。
2008149480.tif 000002
【特許請求の範囲】
【請求項１】
電流によって情報を伝送する第１及び第２の伝送線路に接続される受信回路であって、
第１及び第２の電流源と、
それぞれに流れる電流を電圧に変換する第１及び第２の変換部と、
ソースが前記第１の電流源及び前記第１の伝送線路に接続され、ドレインが前記第１の変換部に接続された第１のトランジスタと、
ソースが前記第２の電流源及び前記第２の伝送線路に接続され、ドレインが前記第２の変換部に接続された第２のトランジスタとを備え、
前記第１のトランジスタのゲート及びドレインは、前記第２のトランジスタのドレイン及びゲートにそれぞれ接続されている
ことを特徴とする受信回路。
【請求項２】
請求項１に記載の受信回路において、
前記第１及び第２の変換部は、いずれもダイオード接続されたトランジスタである
ことを特徴とする受信回路。
【請求項３】
請求項１に記載の受信回路において、
前記第１及び第２の変換部は、いずれも抵抗である
ことを特徴とする受信回路。
【請求項４】
請求項１に記載の受信回路において、
前記第１及び第２の伝送線路を流れる電流の値は、いずれも３以上の値を取り得る
ことを特徴とする受信回路。
【請求項５】
請求項４に記載の受信回路において、
前記第１及び第２の伝送線路を流れる電流は、データとクロックとを重畳して伝送しており、
当該受信回路は、
前記第１及び第２の変換部で得られた電圧に従って、前記伝送されたデータを再生するデータ再生回路と、
前記第１及び第２の変換部で得られた電圧に従って、前記伝送されたクロックを再生するクロック再生回路とを更に備える
ことを特徴とする受信回路。
【請求項６】
請求項５に記載の受信回路において、
前記クロック再生回路で再生されたクロックに従って、前記データ再生回路で再生されたデータのデューティ比を補正するデューティ補正回路を更に備える
ことを特徴とする受信回路。
【請求項７】
請求項６に記載の受信回路において、
前記デューティ比の補正後に、前記再生されたクロックの位相を調整するディレイ調整回路を更に備える
ことを特徴とする受信回路。
【請求項８】
電流によって情報を伝送する伝送線路に接続される受信回路であって、
第１及び第２の電流源と、
それぞれに流れる電流を電圧に変換する第１及び第２の変換部と、
ソースが前記第１の電流源に接続され、ドレインが前記第１の変換部に接続された第１のトランジスタと、
ソースが前記第２の電流源に接続され、ドレインが前記第２の変換部に接続された第２のトランジスタとを備え、
前記第１のトランジスタのゲート及びドレインは、前記第２のトランジスタのドレイン及びゲートにそれぞれ接続されており、
前記第１又は第２のトランジスタのいずれか一方のソースに前記伝送線路が接続されている
ことを特徴とする受信回路。
【請求項９】
第１及び第２の伝送線路を電流駆動する送信回路と、
前記第１及び第２の伝送線路に接続される受信回路とを備え、
前記送信回路は、
前記第１及び第２の伝送線路を流れる電流に、データとクロックとを重畳して伝送し、
前記受信回路は、
第１及び第２の電流源と、
それぞれに流れる電流を電圧に変換する第１及び第２の変換部と、
ソースが前記第１の電流源及び前記第１の伝送線路に接続され、ドレインが前記第１の変換部に接続された第１のトランジスタと、
ソースが前記第２の電流源及び前記第２の伝送線路に接続され、ドレインが前記第２の変換部に接続された第２のトランジスタとを有し、
前記第１のトランジスタのゲート及びドレインは、前記第２のトランジスタのドレイン及びゲートにそれぞれ接続されている
ことを特徴とするデータ伝送システム。
【請求項１０】
請求項９に記載のデータ伝送システムにおいて、
前記送信回路は、前記第１及び第２の伝送線路のいずれに電流を流すかによってデータを、前記第１及び第２の伝送線路のうちの電流が流れる伝送線路における電流の値を変化させることによってクロックを伝送する
ことを特徴とするデータ伝送システム。
【請求項１１】
請求項９に記載のデータ伝送システムにおいて、
前記送信回路は、前記第１及び第２の伝送線路に交互に電流を流すことによってクロックを、前記第１及び第２の伝送線路のうちの電流が流れる伝送線路における電流の値によってデータを伝送する
ことを特徴とするデータ伝送システム。
【請求項１２】
請求項９に記載のデータ伝送システムにおいて、
前記送信回路は、前記第１又は第２の伝送線路に流す電流を変化させる際に、電流を付加する回路を有する
ことを特徴とするデータ伝送システム。
【請求項１３】
請求項１２に記載のデータ伝送システムにおいて、
前記電流を付加する回路は、キャパシタを有している
ことを特徴とするデータ伝送システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、送信回路と受信回路との間でデータ伝送を行うデータ伝送システムに関する。
【背景技術】
【０００２】
液晶パネル等においては、データ伝送時の不要輻射（ＥＭＩ）を抑えるために、データに対応した電流を送受信する電流型のデータ伝送が採用される場合がある。【０００３】
特許文献１に記載された電流型のデータ伝送の例について説明する。伝送線路が、その一端に接続された送信回路のトランジスタによって駆動されている。受信回路では、電流−電圧変換素子（ダイオード接続されたトランジスタ）と、電流源として動作するトランジスタとが直列に接続され、両者の間のノードに伝送線路の他端が接続されている。【０００４】
送信回路に流れ込むドライブ電流Ｉｄにより、受信回路における電流−電圧変換素子のバイアス電流Ｉｂが変化する。バイアス電流Ｉｂは、電流−電圧変換素子により電流−電圧変換されて、内部の電圧信号としてコンパレータに入力される。もう１つの伝送線路に関しても同様に構成されており、コンパレータに入力された２つの電圧の差から伝送データが求められる。【０００５】
この伝送方式においては、ドライブ電流Ｉｄと電流−電圧変換素子のトランスコンダクタンスｇｍとで決まる電圧変化（Ｉｄ＊ｇｍ）が伝送線路間の電圧振幅として現れるので、電圧振幅が通常のＣＭＯＳ（complementary metal oxide semiconductor）回路によるデジタル伝送（振幅は３．３Ｖ程度）に比べて非常に小さくなり、ＥＭＩの低減に寄与できる。
【特許文献１】特開２００５−２３６９３０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、このような電流型のデータ伝送を行うインターフェースでは、伝送レートを高速化するためにドライブ電流Ｉｄやバイアス電流Ｉｂを大きくすると、伝送される信号の電圧振幅も上昇してしまい、ＥＭＩが増加してしまうので、高速化が難しいという問題があった。【０００７】
特に携帯電話では、伝送レートの高速化に相まって、アナログフロントエンドＬＳＩとベースバンドＬＳＩとの間で高速なシリアルデータ伝送を行いたいという要望があり、ＥＭＩ低減も求められている。つまり、携帯電話に必要な伝送レート（３００Ｍｂｐｓ以上）を達成しつつ、低消費電力でＥＭＩが小さいインターフェースが求められている。【０００８】
携帯電話における通信レートの向上やカメラの画素数の増加に対応するためには、伝送レートを高くしなければならない。電流型のデータ伝送の高速化には、
−  電流−電圧変換回路の広帯域化
−  クロックとデータのデューティ精度の向上
−  クロックとデータとの間の位相関係の最適化
が必要である。電流−電圧変換回路の広帯域化は、基本的には消費電流を増加させれば達成できるが、消費電流の増加は、特に携帯電話には受け入れにくい。【０００９】
本発明は、電流により情報を伝送する伝送線路に現れる電圧振幅を抑えられるようにした受信回路及びデータ伝送システムを提供することを目的とする。【００１０】
また、本発明は、消費電流を大きく増加させることなく、データ伝送速度を向上させることを目的とする。
【課題を解決するための手段】
【００１１】
本発明に係る受信回路は、電流によって情報を伝送する第１及び第２の伝送線路に接続される受信回路であって、第１及び第２の電流源と、それぞれに流れる電流を電圧に変換する第１及び第２の変換部と、ソースが前記第１の電流源及び前記第１の伝送線路に接続され、ドレインが前記第１の変換部に接続された第１のトランジスタと、ソースが前記第２の電流源及び前記第２の伝送線路に接続され、ドレインが前記第２の変換部に接続された第２のトランジスタとを有する。前記第１のトランジスタのゲート及びドレインは、前記第２のトランジスタのドレイン及びゲートにそれぞれ接続されている。【００１２】
これによると、第１及び第２のトランジスタに帰還がかかるので、伝送線路の電圧振幅を抑えることができる
本発明に係る他の受信回路は、電流によって情報を伝送する伝送線路に接続される受信回路であって、第１及び第２の電流源と、それぞれに流れる電流を電圧に変換する第１及び第２の変換部と、ソースが前記第１の電流源に接続され、ドレインが前記第１の変換部に接続された第１のトランジスタと、ソースが前記第２の電流源に接続され、ドレインが前記第２の変換部に接続された第２のトランジスタとを有する。前記第１のトランジスタのゲート及びドレインは、前記第２のトランジスタのドレイン及びゲートにそれぞれ接続されており、前記第１又は第２のトランジスタのいずれか一方のソースに前記伝送線路が接続されている。【００１３】
これによると、１本の伝送線路を用いてデータ伝送が行われるので、伝送線路の電圧振幅を抑えることができるだけではなく、データ伝送システムの構成が簡素化される。【００１４】
また、本発明に係るデータ伝送システムは、第１及び第２の伝送線路を電流駆動する送信回路と、前記第１及び第２の伝送線路に接続される受信回路とを有する。前記送信回路は、前記第１及び第２の伝送線路を流れる電流に、データとクロックとを重畳して伝送する。前記受信回路は、第１及び第２の電流源と、それぞれに流れる電流を電圧に変換する第１及び第２の変換部と、ソースが前記第１の電流源及び前記第１の伝送線路に接続され、ドレインが前記第１の変換部に接続された第１のトランジスタと、ソースが前記第２の電流源及び前記第２の伝送線路に接続され、ドレインが前記第２の変換部に接続された第２のトランジスタとを有する。前記第１のトランジスタのゲート及びドレインは、前記第２のトランジスタのドレイン及びゲートにそれぞれ接続されている。【００１５】
これによると、第１及び第２の伝送線路の電圧振幅は、ドライブ電流によらず基本的に変わらないので、電流量の変化によって情報を伝送することが容易になり、データとクロックとを重畳して伝送することができる。また、クロック配線やクロックのための端子が不要になる。
【発明の効果】
【００１６】
本発明によれば、ドライブ電流の多寡にかかわらず伝送線路の電圧振幅を抑えることができるので、低消費電力化、伝送レートの高速化、及びＥＭＩの抑制を図ることができる。また、データとクロックとを重畳して伝送することにより、複雑なクロックリカバリシステムを用いることなく、クロック再生が可能になる。
【図面の簡単な説明】
【００１７】
【図１】図１は、本発明の第１の実施形態に係るデータ伝送システムの構成を示すブロック図である。
【図２】図２は、図１のエンコーダの構成を示す回路図である。
【図３】図３は、図１の２つのドライバの構成をまとめて示す回路図である。
【図４】図４は、図１のデータ伝送システムにおいて伝送線路を流れるドライブ電流の例を示すグラフである。
【図５】図５は、図１のデータ伝送システムにおけるデータ信号の値とドライブ電流との間の関係を示す図である。
【図６】図６は、図１のＩ−Ｖ変換回路の主要部の構成例を示す回路図である。
【図７】図７は、図６の回路の変形例を示す回路図である。
【図８】図８は、図１の受信回路の主要部の構成例を示す回路図である。
【図９】図９は、本発明の第２の実施形態に係るデータ伝送システムの構成を示すブロック図である。
【図１０】図１０は、図９のエンコーダの構成を示す回路図である。
【図１１】図１１は、図９の２つのドライバの構成をまとめて示す回路図である。
【図１２】図１２は、図９のデータ伝送システムにおいて伝送線路を流れるドライブ電流の例を示すグラフである。
【図１３】図１３は、図９のデータ伝送システムにおけるデータ信号の値とドライブ電流との間の関係を示す図である。
【図１４】図１４は、図９の受信部の構成例を示す回路図である。
【図１５】図１５は、図９のディレイ調整回路の構成例を示すブロック図である。
【図１６】図１６は、図９のデューティ補正回路の構成例を示すブロック図である。
【図１７】図１７は、図９の位相比較回路の構成例を示すブロック図である。
【図１８】図１８は、図９の受信回路における処理を示すフローチャートである。
【図１９】図１９（ａ）は、図１４のＩ−Ｖ変換部の出力電位Ｍ，Ｐを示すグラフである。図１９（ｂ）は、図１４のアンプの出力電位ＯＵＴＭ，ＯＵＴＰを示すグラフである。
【図２０】図２０（ａ），（ｂ）は、図９の受信部から出力されたデータ信号ＩＰＤＡＴ及びクロックＩＰＣＬＫをそれぞれ示すグラフである。図２０（ｃ），（ｄ）は、図９のデューティ補正回路から出力されたデータ信号ＰＤＡＴ及びディレイ調整回路から出力されたクロックＰＣＬＫをそれぞれ示すグラフである。
【図２１】図２１は、伝送線路を１本のみ用いるデータ伝送システムにおけるドライバの構成を示す回路図である。
【図２２】図２２は、伝送線路を１本のみ用いるデータ伝送システムにおいて伝送線路を流れるドライブ電流の例を示すグラフである。
【図２３】図２３は、伝送線路を１本のみ用いるデータ伝送システムにおけるＩ−Ｖ変換回路の主要部の構成例を示す回路図である。
【符号の説明】
【００１８】
４，６  伝送線路
１０，２１０  送信回路
２０，２２０  受信回路
２２，２２２  電流−電圧変換回路
２３，２２３  アンプ
２４，２２４  コンパレータ
３１  トランジスタ（第１の電流源）
３２  トランジスタ（第２の電流源）
３３  第１のトランジスタ
３４  第２のトランジスタ
３５  トランジスタ（第１の変換部）
３６  トランジスタ（第２の変換部）
２３２  デューティ補正回路
２３３  ディレイ調整回路
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、以下に説明する実施形態は本発明を限定するものではなく、実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。【００２０】
（第１の実施形態）
図１は、本発明の第１の実施形態に係るデータ伝送システムの構成を示すブロック図である。図１のデータ伝送システムは、データを送信する送信回路１０と、送信されたデータを伝送する伝送線路４，６と、伝送線路４，６で伝送されたデータを受け取る受信回路２０とを有している。【００２１】
送信回路１０は、エンコーダ１２と、正ドライバ１４と、負ドライバ１６とを有している。エンコーダ１２は、入力されたデータ信号ＤＡＴ及びクロックＣＬＫに従って、ドライバ１４，１６を制御する制御信号を生成して出力する。ドライバ１４，１６は、いずれも、それぞれが電流Ｉｄを流す２つの電流源を有している。ドライバ１４，１６は、エンコーダ１２から出力された制御信号に従って、伝送線路４，６に流れるドライブ電流ＩＤＲ，ＩＤＲＢをそれぞれ制御する。すなわち、送信回路１０は、データ信号ＤＡＴ及びクロックＣＬＫに従って、ドライブ電流ＩＤＲ，ＩＤＲＢを３段階（０，Ｉｄ，２＊Ｉｄ）のいずれかに制御する。【００２２】
図２は、図１のエンコーダ１２の構成を示す回路図である。エンコーダ１２は、分周器１２Ａと、４つのＤフリップフロップと、論理ゲートとを有している。エンコーダ１２は、データ信号ＤＡＴ及びそれが反転された信号を、それぞれ制御信号Ｄ，ＤＢとして出力する。分周器１２Ａは、クロックＣＬＫを２分周して、クロックＣＬＫのパルス毎に交番する信号に変換する。エンコーダ１２は、２分周された信号が“Ｈ”（高電位）であるときには、データ信号ＤＡＴ及びそれが反転された信号を、それぞれ制御信号ＣＫ，ＣＫＢとして出力する。エンコーダ１２は、制御信号Ｄ，ＤＢ，ＣＫ，ＣＫＢをクロックＣＬＫに同期して出力する。【００２３】
図３は、図１の２つのドライバ１４，１６の構成をまとめて示す回路図である。ドライバ１４，１６は、いずれも、２つのＮＭＯＳトランジスタが直列に接続された回路を２つずつ有している。制御信号Ｄ又はＤＢが“Ｈ”であるときに電流Ｉｄが流れるように、制御信号Ｄ又はＤＢが入力されるトランジスタに直列に接続されたトランジスタには、バイアス電位ＶＤ０が与えられている。【００２４】
また、制御信号ＣＫ又はＣＫＢが“Ｈ”であるときに電流Ｉｄが流れるように、制御信号ＣＫ又はＣＫＢが入力されるトランジスタに直列に接続されたトランジスタには、バイアス電位ＶＤ１が与えられている。すなわち、バイアス電位ＶＤ０，ＶＤ１によって電流Ｉｄの大きさを制御可能である。【００２５】
図４は、図１のデータ伝送システムにおいて伝送線路４，６を流れるドライブ電流ＩＤＲ，ＩＤＲＢの例を示すグラフである。図５は、図１のデータ伝送システムにおけるデータ信号ＤＡＴの値とドライブ電流ＩＤＲ，ＩＤＲＢとの間の関係を示す図である。データ信号ＤＡＴ＝１の場合にはドライブ電流ＩＤＲＢが流れ、データ信号ＤＡＴ＝０の場合にはドライブ電流ＩＤＲが流れる。【００２６】
また、ドライブ電流ＩＤＲ又はＩＤＲＢとして流れる電流の大きさは、クロックＣＬＫの周期（１ビットに相当する時間）Ｔ毎にＩｄと２＊Ｉｄとを交互に繰り返す。すなわち、ドライブ電流ＩＤＲとドライブ電流ＩＤＲＢとの間の大きさの差は、交互にＩｄと２＊Ｉｄとになる。そのために、エンコーダ１２では、クロックＣＬＫが２分周された信号が用いられている。図４のように、伝送線路４，６で伝送されるドライブ電流ＩＤＲ，ＩＤＲＢにはデータとクロックとが重畳されているので、受信回路２０においてクロック再生を行うことができる。【００２７】
図１の受信回路２０は、電流−電圧変換回路（Ｉ−Ｖ変換回路）２２と、データ再生回路としてのアンプ２３と、クロック再生回路としてのコンパレータ２４と、Ｄフリップフロップ２６，２７とを有している。Ｉ−Ｖ変換回路２２は、ドライブ電流ＩＤＲ，ＩＤＲＢをそれぞれ電位に変換して出力する。アンプ２３は、Ｉ−Ｖ変換回路２２の出力の電位差を増幅し、データ信号ＰＤＡＴとして出力する。【００２８】
コンパレータ２４は、Ｉ−Ｖ変換回路２２の出力の電位差の絶対値と基準電圧ＲＥＦとを比較し、その比較結果をクロックＰＣＬＫとして出力する。Ｄフリップフロップ２６，２７は、シリアル−パラレル変換回路を構成している。Ｄフリップフロップ２６，２７は、データ信号ＰＤＡＴをクロックＰＣＬＫの立ち上がりエッジ及び立ち下りエッジでそれぞれラッチし、データＥＶＥＮ，ＯＤＤとして出力する。【００２９】
図６は、図１のＩ−Ｖ変換回路２２の主要部の構成例を示す回路図である。図６の回路は、ＰＭＯＳ（p-channel metal oxide semiconductor）トランジスタ３１，３２，３３，３４，３５，３６を有している。【００３０】
トランジスタ３１，３２は、それぞれ第１及び第２の電流源を構成し、トランジスタ３５，３６は、それぞれ第１及び第２の変換部を構成している。トランジスタ３１，３２のゲートは、所定の電位ＶＣ１にバイアスされている。トランジスタ３３のゲート及びドレインは、トランジスタ３４のドレイン及びゲートにそれぞれ接続されている。トランジスタ３３〜３６は、いずれも、サイズが同一である。【００３１】
データが伝送されていない状態では、トランジスタ３３〜３６は、トランジスタ３１，３２からのバイアス電流Ｉｂでバイアスされている。送信回路１０により伝送線路４がドライブされ、ドライブ電流ＩＤＲが流れると、トランジスタ３３，３５のバイアス電流がＩｂ−ＩＤＲとなる。トランジスタ３３〜３６は、飽和領域で動作しており、且つサイズが同一であるので、トランジスタ３３及び３５のソース・ゲート間電圧は、基本的に同じ電圧Ｖ１になる。【００３２】
また、伝送線路６がドライブされ、ドライブ電流ＩＤＲＢが流れると、トランジスタ３４，３６のバイアス電流がＩｂ−ＩＤＲＢとなる。トランジスタ３４，３６においても、バイアス電流は同一なので、ソース・ゲート間電圧は、基本的に同じ電圧Ｖ２になる。【００３３】
ここで、トランジスタ３３とトランジスタ３４は、互いのドレインとゲートとをクロスカップルしているので、図６の回路の２つの差動入力端子ＲＩＮ，ＲＩＮＢの電位は、同一電位（Ｖ１＋Ｖ２）となる。言い換えると、ドライブ電流ＩＤＲ，ＩＤＲＢの有無によらず、差動入力端子ＲＩＮ，ＲＩＮＢの電位は変わらない。つまり、ドライブ電流ＩＤＲ，ＩＤＲＢを大きくしても、基本的に伝送線路４，６の電位に変化が現れない。【００３４】
この点について更に説明する。例えば、ドライブ電流ＩＤＲによりトランジスタ３５のバイアス電流が増加し、トランジスタ３３のドレイン電圧が上昇すると、トランジスタ３４のゲート電圧も上昇するので、そのドレイン電圧が下降し、トランジスタ３３のゲート電圧が下降する。すなわち、トランジスタ３３においては、そのドレイン電圧が上昇するとゲート電圧が下降する。【００３５】
トランジスタ３３がＰＭＯＳトランジスタである場合には、ソース−ドレイン間の電圧が小さくなっても、ゲート電圧の下降によって電流がより多くなる。図６と同様の回路をＮＭＯＳ（n-channel metal oxide semiconductor）トランジスタによって構成した場合には、トランジスタ３３のソース−ドレイン間の電圧が大きくなっても、ゲート電圧の下降によって電流がより少なくなる。つまり、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタのいずれの場合でも、トランジスタ３３，３４は負性抵抗としての特性を示す。【００３６】
このように、ドライブ電流ＩＤＲ，ＩＤＲＢの変化によりトランジスタ３３，３４のドレイン電圧に変化が生じても、その変化を受け入れるようにトランジスタ３３，３４のゲート電圧が変化するので、トランジスタ３３，３４のソース電圧が変化しにくい。すなわち、ドライブ電流ＩＤＲ，ＩＤＲＢが変化しても、伝送線路の電位の変動（電圧振幅）が非常に小さくなるように制御される。【００３７】
トランジスタ３５，３６は、いずれもダイオード接続されており、それぞれに流れる電流をドレイン・ソース間電圧に変換する。トランジスタ３５，３６は、クロスカップルされたトランジスタ３３，３４と協調して、入力端子ＲＩＮ，ＲＩＮＢの電圧の変化を抑えている。【００３８】
電源ＶＤＤとグラウンドＧＮＤとの間には、電流源としてのトランジスタ３１、クロスカップルされたトランジスタ３３、及び電流−電圧変換を行うトランジスタ３５のみが直列に接続された回路、及び、トランジスタ３２，３４，３６のみが直列に接続された回路が接続されている。他の素子は必要ないので、電源電圧の低電圧化が可能である。【００３９】
また、トランジスタ３５，３６は、ダイオード接続されており、常に飽和領域で動作するので、トランジスタ３１〜３４が飽和領域で動作するように設計すればよく、設計しやすく、電源電圧も下げやすい。つまり、図６の回路は、非常に低電圧化に向いた構成を有しており、低消費電力化がしやすいというメリットを有する。【００４０】
次に、ＡＣ解析を試みる。トランジスタ３３，３４，３５，３６のトランスコンダクタンスをそれぞれｇｍ３，ｇｍ４，ｇｍ５，ｇｍ６とする。ドライブ電流をΔＩと表記すると、伝送線路４又は６の電圧振幅ΔＶは、
ΔＶ  ＝  （１／ｇｍ３）＊（ΔＩ−ｇｍ３＊ΔＩ／ｇｍ６）
＝  （ΔＩ／ｇｍ３）＊（１−ｇｍ３／ｇｍ６）
となる。また、図６の回路の入力インピーダンスＺｉｎは、
Ｚｉｎ  ＝  ｜ΔＶ／ΔＩ｜
＝  ｜１／ｇｍ３−１／ｇｍ６｜
（＝  ｜１／ｇｍ４−１／ｇｍ５｜）
である。【００４１】
つまり、トランジスタ３３〜３６において、バイアス電流とサイズとを揃えてトランスコンダクタンスｇｍ３〜ｇｍ６の値を一致させるようにすれば、伝送線路４又は６の電圧振幅ΔＶを極小化することができ、図６の回路の入力インピーダンスＺｉｎを極小化することもできる。すなわち、入力インピーダンスを極小化して電圧振幅を抑えたインターフェースを実現することができ、終端抵抗も不要になる。【００４２】
このように、図６の回路によると、電流量に関係なく伝送線路の電圧振幅を小さくできるので、図１のデータ伝送システムでは、図４のように電流の多寡によってクロックを伝送するようにしている。【００４３】
図７は、図６の回路の変形例を示す回路図である。図７の回路は、図６の回路におけるＰＭＯＳトランジスタ３１〜３６をＮＭＯＳトランジスタに置き換え、図６の回路と同様の動作をするように構成されている。その動作は、図６の回路とほぼ同様に説明することができるので、説明は省略する。【００４４】
なお、図６及び図７の回路において、トランジスタ３５，３６に代えて抵抗を用いるようにしてもよい。【００４５】
図８は、図１の受信回路２０の主要部の構成例を示す回路図である。図８の回路は、図１のＩ−Ｖ変換回路２２と、アンプ２３と、コンパレータ２４とを有している。Ｉ−Ｖ変換回路２２は、Ｉ−Ｖ変換部４１と、アンプ４２とを有している。Ｉ−Ｖ変換部４１は、図６の回路であり、ドライブ電流ＩＤＲ，ＩＤＲＢをそれぞれ電位に変換して出力する。【００４６】
アンプ４２は、Ｉ−Ｖ変換部４１から出力された電位の間の電位差を増幅し、得られた電位ＯＵＴＰ，ＯＵＴＭをアンプ２３及びコンパレータ２４に出力する。アンプ２３は、電位ＯＵＴＰ，ＯＵＴＭの間の電位差を増幅し、その結果を、バッファ２３Ａを経由してデータ信号ＰＤＡＴとして出力する。データ信号ＰＤＡＴは、電位ＯＵＴＰ，ＯＵＴＭのいずれが大きいかに応じた値となる。【００４７】
コンパレータ２４は、相補の比較回路４４，４５と、インバータ２４Ｉ，２４Ｊと、ＮＡＮＤゲート２４Ｋと、バッファ２４Ｌと、ＮＭＯＳトランジスタ２４Ａ，２４Ｂと、ＰＭＯＳトランジスタ２４Ｃ，２４Ｄとを有している。コンパレータ２４では、バイアス電位ＶＭ１が与えられたトランジスタ２４Ｃが基準電流Ｉｒｅｆを生成し、基準電流Ｉｒｅｆが与えられ、ダイオード接続されたトランジスタ２４Ｄが基準電圧ＲＥＦを生成している。電圧−電流変換用のトランジスタ２４Ａ，２４Ｂは、基準電圧ＲＥＦをオフセット電流に変換し、比較回路４４，４５にそれぞれ与える。【００４８】
比較回路４４，４５は、与えられたオフセット電流と、Ｉ−Ｖ変換回路２２から出力された電位ＯＵＴＰ，ＯＵＴＭの間の電位差に応じた電流とを比較して、この電位差が所定値よりも大きいか否かを示す信号を、インバータ２４Ｉ，２４Ｊにそれぞれ出力する。インバータ２４Ｉ，２４Ｊ及びＮＡＮＤゲート２４Ｋは、論理和回路を構成している。ＮＡＮＤゲート２４Ｋは、その出力をバッファ２４Ｌを経由してクロックＰＣＬＫとして出力する。【００４９】
比較回路４４，４５は同様に構成されており、比較回路４４，４５のいずれにもＩ−Ｖ変換回路２２の電位ＯＵＴＰ，ＯＵＴＭが入力されているが、比較回路４４と比較回路４５とでは、電位ＯＵＴＰ，ＯＵＴＭが逆に接続されている。【００５０】
図４のように、ドライブ電流ＩＤＲとドライブ電流ＩＤＲＢとの間の電流の差の大きさは、時間Ｔ毎に交互にＩｄと２＊Ｉｄとになる。クロックを再生するためには、ドライブ電流ＩＤＲ及びドライブ電流ＩＤＲＢのいずれかの電流がＩｄよりも大きいことを検出すればよい。言い換えると、基準電圧ＲＥＦを、ドライブ電流ＩＤＲ又はＩＤＲＢの大きさがＩｄと２＊Ｉｄとの間であるときの電位ＯＵＴＰ，ＯＵＴＭの間の電位差としておき、電位差ＯＵＴＰ−ＯＵＴＭ及びＯＵＴＭ−ＯＵＴＰのいずれか一方が基準電圧ＲＥＦを越えたか否かを判定すればよい。そこで、比較回路４４，４５の出力の論理的な和を求めることにより、実質的に、コンパレータ２４は、Ｉ−Ｖ変換回路２２から出力された電位差の絶対値と基準電圧ＲＥＦとの比較を行い、その結果をクロックＰＣＬＫとして出力することになる。【００５１】
（第２の実施形態）
図９は、本発明の第２の実施形態に係るデータ伝送システムの構成を示すブロック図である。図９のデータ伝送システムは、データを送信する送信回路２１０と、送信されたデータを伝送する伝送線路４，６と、伝送線路４，６で伝送されたデータを受け取る受信回路２２０とを有している。【００５２】
送信回路２１０は、エンコーダ２１２と、正ドライバ２１４と、負ドライバ２１６とを有している。エンコーダ２１２は、入力されたデータ信号ＤＡＴ及びクロックＣＬＫに従って、ドライバ２１４，２１６を制御する制御信号を生成して出力する。ドライバ２１４，２１６は、いずれも、電流Ｉｄを流す電流源と、電流ΔＩを流す電流源とを有している。ドライバ２１４，２１６は、エンコーダ２１２から出力された制御信号に従って、伝送線路４，６に流れるドライブ電流ＩＤＲ，ＩＤＲＢをそれぞれ制御する。すなわち、送信回路２１０は、データ信号ＤＡＴ及びクロックＣＬＫに従って、ドライブ電流ＩＤＲ，ＩＤＲＢを３段階（０，Ｉｄ，Ｉｄ＋ΔＩ）のいずれかに制御する。【００５３】
図１０は、図９のエンコーダ２１２の構成を示す回路図である。エンコーダ２１２は、分周器２１２Ａと、４つのＤフリップフロップと、論理ゲートとを有している。分周器２１２Ａは、クロックＣＬＫを２分周する。エンコーダ２１２は、２分周された信号及びそれが反転された信号を、それぞれ制御信号ＣＫ，ＣＫＢとして出力する。エンコーダ２１２は、２分周された信号が“Ｈ”であるときには、データ信号ＤＡＴ及びそれが反転された信号を、それぞれ制御信号Ｄ，ＤＢとして出力する。エンコーダ２１２は、制御信号Ｄ，ＤＢ，ＣＫ，ＣＫＢをクロックＣＬＫに同期して出力する。【００５４】
図１１は、図９の２つのドライバ２１４，２１６の構成をまとめて示す回路図である。図１１のドライバは、それぞれバイアス電位ＶＤ２，ＶＤ３が与えられ、電流源として動作するＰＭＯＳトランジスタ２１４Ａ，２１４Ｂと、トランジスタ２１４Ａからの電流を制御信号Ｄ，ＤＢに従ってそれぞれスイッチングするＰＭＯＳトランジスタ２１４Ｃ，２１４Ｄと、トランジスタ２１４Ｂからの電流を制御信号ＣＫ，ＣＫＢに従ってそれぞれスイッチングするＰＭＯＳトランジスタ２１４Ｅ，２１４Ｆとを有している。トランジスタ２１４Ａ，２１４Ｂは、それぞれほぼ一定の電流ΔＩ，Ｉｄを流している。【００５５】
また、図１１のドライバは、トランジスタ２１４Ｃのゲートとドレインとの間に、直列に接続されたインバータ２１５Ａとキャパシタ２１５Ｅとを有している。図１１のドライバは、同様に、トランジスタ２１４Ｄのゲートとドレインとの間にインバータ２１５Ｂとキャパシタ２１５Ｆとを、トランジスタ２１４Ｅのゲートとドレインとの間にインバータ２１５Ｃとキャパシタ２１５Ｇとを、トランジスタ２１４Ｆのゲートとドレインとの間にインバータ２１５Ｄとキャパシタ２１５Ｈとを有している。【００５６】
このため、図１１のドライバは、伝送線路４，６に流すドライブ電流ＩＤＲ，ＩＤＲＢを変化させる際に、インバータ２１５Ａ〜２１５Ｄ及びキャパシタ２１５Ｅ〜２１５Ｈによって、ドライブ電流ＩＤＲ，ＩＤＲＢに電流を付加することができる。図１１のドライバは、例えば、ドライブ電流ＩＤＲ，ＩＤＲＢを、制御信号の値の遷移に応じて瞬間的に増加させる。これにより、ドライブ電流ＩＤＲ，ＩＤＲＢが変化する際にのみ電流が増えることとなるため、いわゆるプリエンファシスの状態にすることができる。このため、比較的簡単な回路追加、すなわち基本的にはキャパシタ及びインバータの追加のみでシンボル間干渉(Inter Symbol Interference)の影響を緩和することができ、再生されるクロックのデューティ比を更に理想的な値に近づけることができる。また、キャパシタを用いているので、回路構成が非常にシンプルになる。【００５７】
図１２は、図９のデータ伝送システムにおいて伝送線路４，６を流れるドライブ電流ＩＤＲ，ＩＤＲＢの例を示すグラフである。図１３は、図９のデータ伝送システムにおけるデータ信号ＤＡＴの値とドライブ電流ＩＤＲ，ＩＤＲＢとの間の関係を示す図である。図１２のように、クロックＣＬＫの周期Ｔ毎に、ドライブ電流ＩＤＲとドライブ電流ＩＤＲＢとが交互に流れる。【００５８】
また、データ信号ＤＡＴ＝１の場合にはドライブ電流ＩＤＲ又はＩＤＲＢとして電流Ｉｄ＋ΔＩが流れ、データ信号ＤＡＴ＝０の場合にはドライブ電流ＩＤＲ又はＩＤＲＢとして電流Ｉｄが流れる。図１２のように、伝送線路４，６で伝送されるドライブ電流ＩＤＲ，ＩＤＲＢにはデータとクロックとが重畳されているので、受信回路２２０においてクロック再生を行うことができる。図１２のような信号を伝送すると、毎回値が変化するドライブ電流ＩＤＲ，ＩＤＲＢに基づいてクロックを再生することになるので、再生されたクロックはシンボル間干渉を受けにくく、そのデューティ比が理想的な値に近くなる。【００５９】
図９の受信回路２２０は、受信部２２１と、デューティ補正回路２３２と、ディレイ調整回路２３３と、位相比較回路２３４と、シリアル−パラレル変換回路２３５と、デジタル制御ロジック２３８とを有している。デジタル制御ロジック２３８は、コントロールコードＣＴＲ１，ＣＴＲ２を生成して、デューティ補正回路２３２及びディレイ調整回路２３３に出力する。シリアル−パラレル変換回路２３５は、図１のＤフリップフロップ２６，２７で構成された回路と同様である。【００６０】
図１４は、図９の受信部２２１の構成例を示す回路図である。受信部２２１は、Ｉ−Ｖ変換回路２２２と、クロック再生回路としてのアンプ２２３と、データ再生回路としてのコンパレータ２２４とを有している。【００６１】
Ｉ−Ｖ変換回路２２２は、Ｉ−Ｖ変換部２４１と、アンプ２４２とを有している。Ｉ−Ｖ変換部２４１は、図７の回路であり、ドライブ電流ＩＤＲ，ＩＤＲＢを電位Ｐ，Ｍに変換して出力する。アンプ２４２は、電位Ｐ，Ｍの間の電位差を増幅し、得られた電位ＯＵＴＰ，ＯＵＴＭをアンプ２２３及びコンパレータ２２４に出力する。アンプ２２３は、電位ＯＵＴＰ，ＯＵＴＭの間の電位差を増幅し、その結果を、バッファを経由してクロックＩＰＣＬＫとして出力する。【００６２】
コンパレータ２２４は、図８の比較回路４４，４５と同様の比較回路２４４，２４５を有しており、電位ＯＵＴＰ，ＯＵＴＭの間の電位差の絶対値と基準電圧ＲＥＦとを比較し、その比較結果をデータ信号ＩＰＤＡＴとして出力する。コンパレータ２２４には、ドライブ電流ＩＤＲ又はＩＤＲＢの大きさがＩｄの場合とＩｄ＋ΔＩの場合とを判別できるように、バイアス電位ＶＭ１を与えておく。コンパレータ２２４は、その他の点については図８のコンパレータ２４とほぼ同様である。【００６３】
図１５は、図９のディレイ調整回路２３３の構成例を示すブロック図である。ディレイ調整回路２３３は、デコーダ２５２と、シフトレジスタ２５４と、可変遅延線２５６とを有している。デコーダ２５２は、コントロールコードＣＴＲ２に従ってシフト信号ＳＲ，ＳＬを生成する。シフトレジスタ２５４は、シフト信号ＳＲ，ＳＬに従って所定の値を指定されたビット数だけ右又は左にビットシフトさせて出力する。可変遅延線２５６は、シフトレジスタ２５４から出力される各ビットの値に従って、クロックＩＰＣＬＫを遅延させ、クロックＰＣＬＫとして出力する。【００６４】
クロックＩＰＣＬＫは、図１５の矢印つき破線のように、シフトレジスタ２５４から“Ｈ”が与えられるゲートを経由する。このように、ディレイ調整回路２３３は、コントロールコードＣＴＲ２に応じた遅延を入力信号に与えて出力する。【００６５】
図１６は、図９のデューティ補正回路２３２の構成例を示すブロック図である。デューティ補正回路２３２は、図１５のディレイ調整回路２３３を有しており、ディレイ調整回路２３３には、コントロールコードＣＴＲ１が与えられている。ディレイ調整回路２３３は、コントロールコードＣＴＲ２に従ってデータ信号ＩＰＤＡＴのデューティ比を補正し、データ信号ＰＤＡＴとして出力する。【００６６】
図１７は、図９の位相比較回路２３４の構成例を示すブロック図である。位相比較回路２３４は、ユニットディレイ回路２７２と、Ｄフリップフロップ２７４，２７５と、位相比較回路２７６とを有している。【００６７】
ユニットディレイ回路２７２は、データ信号ＰＤＡＴにユニットディレイ（ここでは正論理を与える最小のゲートディレイ）を与えて出力する。Ｄフリップフロップ２７４，２７５は、データ信号ＰＤＡＴ及びユニットディレイ回路２７２の出力をクロックＰＣＬＫに同期してそれぞれラッチする。位相比較回路２７６は、ラッチされたデータを用いてデータ信号ＰＤＡＴとクロックＰＣＬＫとの間の位相の関係を判定し、その判定結果ＲＳＬ（判定結果ＡＤＪ，ＳＲ，ＳＬ）をデジタル制御ロジック２３８に出力する。デジタル制御ロジック２３８は、その判定結果ＲＳＬに応じてコントロールコードＣＴＲ１，ＣＴＲ２を生成する。【００６８】
Ｄフリップフロップ２７４，２７５のラッチ結果が一致しない場合には、クロックＰＣＬＫのエッジが、データ信号ＰＤＡＴのエッジと遅延したデータ信号のエッジとの間に存在するので、位相比較回路２７６は、位相が近接していると判断して、判定結果ＡＤＪを“Ｈ”にする。また、Ｄフリップフロップ２７４，２７５のラッチ結果がともに“Ｌ”（低電位）の場合には、位相比較回路２７６は、クロックＰＣＬＫの方がデータ信号ＰＤＡＴより進んでいると判断し、データ信号ＰＤＡＴを進ませるように判断結果ＳＲを“Ｈ”にする。Ｄフリップフロップ２７４，２７５のラッチ結果がともに“Ｈ”の場合には、位相比較回路２７６は、クロックＰＣＬＫの方がデータ信号ＰＤＡＴより遅れていると判断し、データ信号ＰＤＡＴを遅らせるように判断結果ＳＬを“Ｈ”にする。【００６９】
図１８は、図９の受信回路２２０における処理を示すフローチャートである。図１８のステップＳ１２では、受信部２２１は、０と１とが繰り返されたサイクリックパターンを受信する。ステップＳ１４では、ディレイ調整回路２３３は、クロックＩＰＣＬＫに遅延を与える。【００７０】
ステップＳ１６では、位相比較回路２７６は、データ信号ＩＰＤＡＴの立ち上がりエッジとクロックＩＰＣＬＫの立ち上がりエッジとが揃っているか否かを判定する。ここで、比較された２つのエッジの間の時間差が所定の範囲内にある場合、例えば、位相比較回路２７６の判定結果ＡＤＪが“Ｈ”になる場合には、位相比較回路２７６は、２つのエッジが揃っていると判定する。エッジが揃っていないと判定された場合には、ステップＳ１４に戻り、クロックＩＰＣＬＫに更に遅延を与える。エッジが揃っていると判定された場合には、ステップＳ１８に進む。【００７１】
ステップＳ１８では、デジタル制御ロジック２３８は、デューティ補正済みフラグにより、データ信号ＩＰＤＡＴのデューティ比が補正済みか否かを判断する。補正済みの場合には、ステップＳ２６に進む。未補正の場合には、ステップＳ２０に進む。【００７２】
ステップＳ２０では、デューティ補正回路２３２は、データ信号ＩＰＤＡＴに対してデューティ比の補正を行う。ステップＳ２２では、位相比較回路２７６は、データ信号ＩＰＤＡＴの立ち下がりエッジとクロックＩＰＣＬＫの立ち下がりエッジとが揃っているか否かを判定する。エッジが揃っていないと判定された場合には、ステップＳ２０に戻り、データ信号ＩＰＤＡＴに対して更にデューティ比の補正を行う。エッジが揃っていると判定された場合には、ステップＳ２４に進む。【００７３】
ステップＳ２４では、デジタル制御ロジック２３８は、デューティ補正済みフラグをセットする。その後ステップＳ１４に戻る。ステップＳ１４では、ディレイ調整回路２３３は、クロックＩＰＣＬＫに遅延を与え、ステップＳ１６では、位相比較回路２７６は、データ信号ＩＰＤＡＴの立ち上がりエッジとクロックＩＰＣＬＫの立ち上がりエッジとが揃っているか否かを判定する。ステップＳ１４，Ｓ１６により、クロックＩＰＣＬＫには更にユニットインターバルＴに相当する遅延が与えられる。【００７４】
既にデューティ比の補正が行われているので、その後、ステップＳ１８からステップＳ２６に進む。ステップＳ２６では、デジタル制御ロジック２３８は、ステップＳ１６においてエッジが揃っていると最初に判定された時のコントロールコードＣＴＲ２と、ステップＳ１６においてエッジが揃っていると２回目に判定された時のコントロールコードＣＴＲ２とから、クロックＩＰＣＬＫがデータ信号ＩＰＤＡＴよりＴ／２だけ遅延するようになるコントロールコードＣＴＲ２を算出する。ディレイ調整回路２３３は、このコントロールコードＣＴＲ２に従ってクロックＩＰＣＬＫを遅延させる。【００７５】
このように、クロックＩＰＣＬＫに遅延を与え、データ信号ＩＰＤＡＴのデューティ比を補正することにより、シリアル−パラレル変換回路２３５での変換が確実に行えるようになる。【００７６】
以上の処理によると、再生されたクロックに従ってデータのデューティ比を補正するようにしたので、クロックとデータの品質を上げることができ、データ伝送速度を向上させることができる。また、デューティ比の補正後に、ディレイ調整回路が再生されたクロックの位相を調整するので、デューティが補正された状態でクロックとデータの間の位相を調整することができ、更にデータ伝送速度を向上させることができる。【００７７】
図１９（ａ）は、図１４のＩ−Ｖ変換部２４１の出力電位Ｍ，Ｐを示すグラフである。図１９（ｂ）は、図１４のアンプ２４２の出力電位ＯＵＴＭ，ＯＵＴＰを示すグラフである。図２０（ａ），（ｂ）は、図９の受信部２２１から出力されたデータ信号ＩＰＤＡＴ及びクロックＩＰＣＬＫをそれぞれ示すグラフである。図２０（ｃ），（ｄ）は、図９のデューティ補正回路２３２から出力されたデータ信号ＰＤＡＴ及びディレイ調整回路２３３から出力されたクロックＰＣＬＫをそれぞれ示すグラフである。これらのグラフは、シミュレーションによって得られたものである。【００７８】
図２０（ａ）のデータ信号ＩＰＤＡＴが有しているデューティ比の歪みが、図２０（ｃ）データ信号ＰＤＡＴでは補正されているのがわかる。また、ディレイ調整が行われているので、図２０（ｃ）のデータ信号ＰＤＡＴのエッジが、図２０（ｄ）のクロックＰＣＬＫの隣り合う２つのエッジの中央付近にあることがわかる。【００７９】
このように、図９のデータ伝送システムによれば、伝送されるデータにかかわらず大きさが毎回変化する電流に基づいてクロックを再生するので、再生されたクロックはシンボル間干渉を受けにくく、このクロックのデューティ比は望ましい値に近くなる。また、このクロックを基準にして、再生されたデータ信号のデューティ比を調整するので、クロックとデータの品質を上げることができる。したがって、消費電流を大幅に増やすことなく、図１のデータ伝送システムよりもデータ伝送速度を向上させることができる。【００８０】
次に、伝送線路を１本のみ用いるデータ伝送システムについて説明する。これは、ドライバ及びＩ−Ｖ変換回路を次のように変更し、伝送線路を１本のみ用いるようにした点が、図１又は図９のデータ伝送システムとは異なっている。以上の実施形態では、伝送線路が２本である場合について説明したが、伝送線路が１本であっても通信は成立する。【００８１】
図２１は、伝送線路を１本のみ用いるデータ伝送システムにおけるドライバの構成を示す回路図である。図２１のドライバは、クロックＣＬＫ及びデータ信号ＤＡＴに基づく信号ＣＫ，ＤＫに従ってプッシュプル動作して、伝送線路にドライブ電流ＩＤＲを流す。図２２は、伝送線路を１本のみ用いるデータ伝送システムにおいて伝送線路を流れるドライブ電流ＩＤＲの例を示すグラフである。ドライブ電流ＩＤＲの波形を図２２のようにすれば、電流の多寡でデータを、電流の向きでクロックを伝送することができる。【００８２】
図２３は、伝送線路を１本のみ用いるデータ伝送システムにおけるＩ−Ｖ変換回路の主要部の構成例を示す回路図である。図２３の回路は、伝送線路が１本のみ接続される点の他は、図７の回路とほぼ同様に構成されている。このように伝送線路を１本のみ用いるようにすると、接続しなければならない伝送線路の本数が減るので、データ伝送システムの構成が簡素化される。
【産業上の利用可能性】
【００８３】
以上説明したように、本発明は、伝送線路の電圧振幅を抑えられるので、データ伝送システム等について有用である。
【図１】
2008149480.tif 000003
【図２】
2008149480.tif 000004
【図３】
2008149480.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
2008149480.tif 000024
【図２３】
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【手続補正書】
【提出日】平成21年4月3日(2009.4.3)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
電流によって情報を伝送する第１及び第２の伝送線路に接続される受信回路であって、
第１及び第２の電流源と、
それぞれに流れる電流を電圧に変換する第１及び第２の変換部と、
ソースが前記第１の電流源及び前記第１の伝送線路に接続され、ドレインが前記第１の変換部に接続された第１のトランジスタと、
ソースが前記第２の電流源及び前記第２の伝送線路に接続され、ドレインが前記第２の変換部に接続された第２のトランジスタと、
データ再生回路と、
クロック再生回路とを備え、
前記第１のトランジスタのゲート及びドレインは、前記第２のトランジスタのドレイン及びゲートにそれぞれ接続されており、
前記第１及び第２の伝送線路を流れる電流は、データとクロックとを重畳して伝送しており、
前記クロックの周波数は、前記データの伝送周波数の２分の１であり、
前記データ再生回路は、前記第１及び第２の変換部で得られた電圧に従って、前記伝送されたデータを再生し、
前記クロック再生回路は、前記第１及び第２の変換部で得られた電圧に従って、前記伝送されたクロックを再生する
ことを特徴とする受信回路。
【請求項２】
（削除）
【請求項３】
（削除）
【請求項４】
（削除）
【請求項５】
（削除）
【請求項６】
請求項１に記載の受信回路において、
前記クロック再生回路で再生されたクロックに従って、前記データ再生回路で再生されたデータのデューティ比を補正するデューティ補正回路を更に備える
ことを特徴とする受信回路。
【請求項７】
請求項６に記載の受信回路において、
前記デューティ比の補正後に、前記再生されたクロックの位相を調整するディレイ調整回路を更に備える
ことを特徴とする受信回路。
【請求項８】
（削除）
【請求項９】
第１及び第２の伝送線路を電流駆動する送信回路と、
前記第１及び第２の伝送線路に接続される受信回路とを備え、
前記送信回路は、
前記第１及び第２の伝送線路を流れる電流に、データとクロックとを重畳して伝送し、
前記受信回路は、
第１及び第２の電流源と、
それぞれに流れる電流を電圧に変換する第１及び第２の変換部と、
ソースが前記第１の電流源及び前記第１の伝送線路に接続され、ドレインが前記第１の変換部に接続された第１のトランジスタと、
ソースが前記第２の電流源及び前記第２の伝送線路に接続され、ドレインが前記第２の変換部に接続された第２のトランジスタとを有し、
前記第１のトランジスタのゲート及びドレインは、前記第２のトランジスタのドレイン及びゲートにそれぞれ接続されている
ことを特徴とするデータ伝送システム。
【請求項１０】
請求項９に記載のデータ伝送システムにおいて、
前記送信回路は、前記第１及び第２の伝送線路のいずれに電流を流すかによってデータを、前記第１及び第２の伝送線路のうちの電流が流れる伝送線路における電流の値を変化させることによってクロックを伝送する
ことを特徴とするデータ伝送システム。
【請求項１１】
請求項９に記載のデータ伝送システムにおいて、
前記送信回路は、前記第１及び第２の伝送線路に交互に電流を流すことによってクロックを、前記第１及び第２の伝送線路のうちの電流が流れる伝送線路における電流の値によってデータを伝送する
ことを特徴とするデータ伝送システム。
【請求項１２】
（削除）
【請求項１３】
（削除）
【請求項１４】
第１及び第２の伝送線路を電流駆動する送信回路と、
前記第１及び第２の伝送線路に接続される受信回路とを備え、
前記送信回路は、
前記第１及び第２の伝送線路を流れる電流に、データとクロックとを重畳して伝送し、
前記受信回路は、
第１及び第２の電流源と、
それぞれに流れる電流を電圧に変換する第１及び第２の変換部と、
ソースが前記第１の電流源及び前記第１の伝送線路に接続され、ドレインが前記第１の変換部に接続された第１のトランジスタと、
ソースが前記第２の電流源及び前記第２の伝送線路に接続され、ドレインが前記第２の変換部に接続された第２のトランジスタと、
データ再生回路と、
クロック再生回路とを有し、
前記第１のトランジスタのゲート及びドレインは、前記第２のトランジスタのドレイン及びゲートにそれぞれ接続されており、
前記クロックの周波数は、前記データの伝送周波数の２分の１であり、
前記データ再生回路は、前記第１及び第２の変換部で得られた電圧に従って、前記伝送されたデータを再生し、
前記クロック再生回路は、前記第１及び第２の変換部で得られた電圧に従って、前記伝送されたクロックを再生する
ことを特徴とするデータ伝送システム。
【請求項１５】
請求項１４に記載のデータ伝送システムにおいて、
前記送信回路は、前記第１又は第２の伝送線路に流す電流を変化させる際に、電流を付加する回路を有する
ことを特徴とするデータ伝送システム。
【請求項１６】
請求項１５に記載のデータ伝送システムにおいて、
前記電流を付加する回路は、キャパシタを有している
ことを特徴とするデータ伝送システム。
【手続補正書】
【提出日】平成21年8月27日(2009.8.27)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
電流によって情報を伝送する第１及び第２の伝送線路に接続される受信回路であって、
第１及び第２の電流源と、
それぞれに流れる電流を電圧に変換する第１及び第２の変換部と、
ソースが前記第１の電流源及び前記第１の伝送線路に接続され、ドレインが前記第１の変換部に接続された第１のトランジスタと、
ソースが前記第２の電流源及び前記第２の伝送線路に接続され、ドレインが前記第２の変換部に接続された第２のトランジスタと、
データ再生回路と、
クロック再生回路とを備え、
前記第１のトランジスタのゲート及びドレインは、前記第２のトランジスタのドレイン及びゲートにそれぞれ接続されており、
前記第１及び第２の伝送線路を流れる電流は、データとクロックとを重畳して伝送しており、
前記クロックの周波数は、前記データの伝送周波数の２分の１であり、
前記データ再生回路は、前記第１及び第２の変換部で得られた電圧に従って、前記伝送されたデータを再生し、
前記クロック再生回路は、前記第１及び第２の変換部で得られた電圧に従って、前記伝送されたクロックを再生する
ことを特徴とする受信回路。
【請求項２】
請求項１に記載の受信回路において、
前記クロック再生回路で再生されたクロックに従って、前記データ再生回路で再生されたデータのデューティ比を補正するデューティ補正回路を更に備える
ことを特徴とする受信回路。
【請求項３】
請求項２に記載の受信回路において、
前記デューティ比の補正後に、前記再生されたクロックの位相を調整するディレイ調整回路を更に備える
ことを特徴とする受信回路。
【請求項４】
第１及び第２の伝送線路を電流駆動する送信回路と、
前記第１及び第２の伝送線路に接続される受信回路とを備え、
前記送信回路は、
前記第１及び第２の伝送線路を流れる電流に、データとクロックとを重畳して伝送し、
前記受信回路は、
第１及び第２の電流源と、
それぞれに流れる電流を電圧に変換する第１及び第２の変換部と、
ソースが前記第１の電流源及び前記第１の伝送線路に接続され、ドレインが前記第１の変換部に接続された第１のトランジスタと、
ソースが前記第２の電流源及び前記第２の伝送線路に接続され、ドレインが前記第２の変換部に接続された第２のトランジスタとを有し、
前記第１のトランジスタのゲート及びドレインは、前記第２のトランジスタのドレイン及びゲートにそれぞれ接続されている
ことを特徴とするデータ伝送システム。
【請求項５】
請求項４に記載のデータ伝送システムにおいて、
前記送信回路は、前記第１及び第２の伝送線路のいずれに電流を流すかによってデータを、前記第１及び第２の伝送線路のうちの電流が流れる伝送線路における電流の値を変化させることによってクロックを伝送する
ことを特徴とするデータ伝送システム。
【請求項６】
請求項４に記載のデータ伝送システムにおいて、
前記送信回路は、前記第１及び第２の伝送線路に交互に電流を流すことによってクロックを、前記第１及び第２の伝送線路のうちの電流が流れる伝送線路における電流の値によってデータを伝送する
ことを特徴とするデータ伝送システム。
【請求項７】
第１及び第２の伝送線路を電流駆動する送信回路と、
前記第１及び第２の伝送線路に接続される受信回路とを備え、
前記送信回路は、
前記第１及び第２の伝送線路を流れる電流に、データとクロックとを重畳して伝送し、
前記受信回路は、
第１及び第２の電流源と、
それぞれに流れる電流を電圧に変換する第１及び第２の変換部と、
ソースが前記第１の電流源及び前記第１の伝送線路に接続され、ドレインが前記第１の変換部に接続された第１のトランジスタと、
ソースが前記第２の電流源及び前記第２の伝送線路に接続され、ドレインが前記第２の変換部に接続された第２のトランジスタと、
データ再生回路と、
クロック再生回路とを有し、
前記第１のトランジスタのゲート及びドレインは、前記第２のトランジスタのドレイン及びゲートにそれぞれ接続されており、
前記クロックの周波数は、前記データの伝送周波数の２分の１であり、
前記データ再生回路は、前記第１及び第２の変換部で得られた電圧に従って、前記伝送されたデータを再生し、
前記クロック再生回路は、前記第１及び第２の変換部で得られた電圧に従って、前記伝送されたクロックを再生する
ことを特徴とするデータ伝送システム。
【請求項８】
請求項７に記載のデータ伝送システムにおいて、
前記送信回路は、前記第１又は第２の伝送線路に流す電流を変化させる際に、電流を付加する回路を有する
ことを特徴とするデータ伝送システム。
【請求項９】
請求項８に記載のデータ伝送システムにおいて、
前記電流を付加する回路は、キャパシタを有している
ことを特徴とするデータ伝送システム。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、送信回路と受信回路との間でデータ伝送を行うデータ伝送システムに関する。
【背景技術】
【０００２】
液晶パネル等においては、データ伝送時の不要輻射（ＥＭＩ）を抑えるために、データに対応した電流を送受信する電流型のデータ伝送が採用される場合がある。
【０００３】
特許文献１に記載された電流型のデータ伝送の例について説明する。伝送線路が、その一端に接続された送信回路のトランジスタによって駆動されている。受信回路では、電流−電圧変換素子（ダイオード接続されたトランジスタ）と、電流源として動作するトランジスタとが直列に接続され、両者の間のノードに伝送線路の他端が接続されている。
【０００４】
送信回路に流れ込むドライブ電流Ｉｄにより、受信回路における電流−電圧変換素子のバイアス電流Ｉｂが変化する。バイアス電流Ｉｂは、電流−電圧変換素子により電流−電圧変換されて、内部の電圧信号としてコンパレータに入力される。もう１つの伝送線路に関しても同様に構成されており、コンパレータに入力された２つの電圧の差から伝送データが求められる。
【０００５】
この伝送方式においては、ドライブ電流Ｉｄと電流−電圧変換素子のトランスコンダクタンスｇｍとで決まる電圧変化（Ｉｄ＊ｇｍ）が伝送線路間の電圧振幅として現れるので、電圧振幅が通常のＣＭＯＳ（complementary metal oxide semiconductor）回路によるデジタル伝送（振幅は３．３Ｖ程度）に比べて非常に小さくなり、ＥＭＩの低減に寄与できる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００５−２３６９３０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、このような電流型のデータ伝送を行うインターフェースでは、伝送レートを高速化するためにドライブ電流Ｉｄやバイアス電流Ｉｂを大きくすると、伝送される信号の電圧振幅も上昇してしまい、ＥＭＩが増加してしまうので、高速化が難しいという問題があった。
【０００８】
特に携帯電話では、伝送レートの高速化に相まって、アナログフロントエンドＬＳＩとベースバンドＬＳＩとの間で高速なシリアルデータ伝送を行いたいという要望があり、ＥＭＩ低減も求められている。つまり、携帯電話に必要な伝送レート（３００Ｍｂｐｓ以上）を達成しつつ、低消費電力でＥＭＩが小さいインターフェースが求められている。
【０００９】
携帯電話における通信レートの向上やカメラの画素数の増加に対応するためには、伝送レートを高くしなければならない。電流型のデータ伝送の高速化には、
−  電流−電圧変換回路の広帯域化
−  クロックとデータのデューティ精度の向上
−  クロックとデータとの間の位相関係の最適化
が必要である。電流−電圧変換回路の広帯域化は、基本的には消費電流を増加させれば達成できるが、消費電流の増加は、特に携帯電話には受け入れにくい。
【００１０】
本発明は、電流により情報を伝送する伝送線路に現れる電圧振幅を抑えられるようにした受信回路及びデータ伝送システムを提供することを目的とする。
【００１１】
また、本発明は、消費電流を大きく増加させることなく、データ伝送速度を向上させることを目的とする。
【課題を解決するための手段】
【００１２】
本発明に係る受信回路は、電流によって情報を伝送する第１及び第２の伝送線路に接続される受信回路であって、第１及び第２の電流源と、それぞれに流れる電流を電圧に変換する第１及び第２の変換部と、ソースが前記第１の電流源及び前記第１の伝送線路に接続され、ドレインが前記第１の変換部に接続された第１のトランジスタと、ソースが前記第２の電流源及び前記第２の伝送線路に接続され、ドレインが前記第２の変換部に接続された第２のトランジスタとを有する。前記第１のトランジスタのゲート及びドレインは、前記第２のトランジスタのドレイン及びゲートにそれぞれ接続されている。
【００１３】
これによると、第１及び第２のトランジスタに帰還がかかるので、伝送線路の電圧振幅を抑えることができる。
【００１４】
本発明に係る他の受信回路は、電流によって情報を伝送する伝送線路に接続される受信回路であって、第１及び第２の電流源と、それぞれに流れる電流を電圧に変換する第１及び第２の変換部と、ソースが前記第１の電流源に接続され、ドレインが前記第１の変換部に接続された第１のトランジスタと、ソースが前記第２の電流源に接続され、ドレインが前記第２の変換部に接続された第２のトランジスタとを有する。前記第１のトランジスタのゲート及びドレインは、前記第２のトランジスタのドレイン及びゲートにそれぞれ接続されており、前記第１又は第２のトランジスタのいずれか一方のソースに前記伝送線路が接続されている。
【００１５】
これによると、１本の伝送線路を用いてデータ伝送が行われるので、伝送線路の電圧振幅を抑えることができるだけではなく、データ伝送システムの構成が簡素化される。
【００１６】
また、本発明に係るデータ伝送システムは、第１及び第２の伝送線路を電流駆動する送信回路と、前記第１及び第２の伝送線路に接続される受信回路とを有する。前記送信回路は、前記第１及び第２の伝送線路を流れる電流に、データとクロックとを重畳して伝送する。前記受信回路は、第１及び第２の電流源と、それぞれに流れる電流を電圧に変換する第１及び第２の変換部と、ソースが前記第１の電流源及び前記第１の伝送線路に接続され、ドレインが前記第１の変換部に接続された第１のトランジスタと、ソースが前記第２の電流源及び前記第２の伝送線路に接続され、ドレインが前記第２の変換部に接続された第２のトランジスタとを有する。前記第１のトランジスタのゲート及びドレインは、前記第２のトランジスタのドレイン及びゲートにそれぞれ接続されている。
【００１７】
これによると、第１及び第２の伝送線路の電圧振幅は、ドライブ電流によらず基本的に変わらないので、電流量の変化によって情報を伝送することが容易になり、データとクロックとを重畳して伝送することができる。また、クロック配線やクロックのための端子が不要になる。
【発明の効果】
【００１８】
本発明によれば、ドライブ電流の多寡にかかわらず伝送線路の電圧振幅を抑えることができるので、低消費電力化、伝送レートの高速化、及びＥＭＩの抑制を図ることができる。また、データとクロックとを重畳して伝送することにより、複雑なクロックリカバリシステムを用いることなく、クロック再生が可能になる。
【図面の簡単な説明】
【００１９】
【図１】本発明の第１の実施形態に係るデータ伝送システムの構成を示すブロック図である。
【図２】図１のエンコーダの構成を示す回路図である。
【図３】図１の２つのドライバの構成をまとめて示す回路図である。
【図４】図１のデータ伝送システムにおいて伝送線路を流れるドライブ電流の例を示すグラフである。
【図５】図１のデータ伝送システムにおけるデータ信号の値とドライブ電流との間の関係を示す図である。
【図６】図１のＩ−Ｖ変換回路の主要部の構成例を示す回路図である。
【図７】図６の回路の変形例を示す回路図である。
【図８】図１の受信回路の主要部の構成例を示す回路図である。
【図９】本発明の第２の実施形態に係るデータ伝送システムの構成を示すブロック図である。
【図１０】図９のエンコーダの構成を示す回路図である。
【図１１】図９の２つのドライバの構成をまとめて示す回路図である。
【図１２】図９のデータ伝送システムにおいて伝送線路を流れるドライブ電流の例を示すグラフである。
【図１３】図９のデータ伝送システムにおけるデータ信号の値とドライブ電流との間の関係を示す図である。
【図１４】図９の受信部の構成例を示す回路図である。
【図１５】図９のディレイ調整回路の構成例を示すブロック図である。
【図１６】図９のデューティ補正回路の構成例を示すブロック図である。
【図１７】図９の位相比較回路の構成例を示すブロック図である。
【図１８】図９の受信回路における処理を示すフローチャートである。
【図１９】（ａ）は、図１４のＩ−Ｖ変換部の出力電位Ｍ，Ｐを示すグラフである。（ｂ）は、図１４のアンプの出力電位ＯＵＴＭ，ＯＵＴＰを示すグラフである。
【図２０】（ａ），（ｂ）は、図９の受信部から出力されたデータ信号ＩＰＤＡＴ及びクロックＩＰＣＬＫをそれぞれ示すグラフである。（ｃ），（ｄ）は、図９のデューティ補正回路から出力されたデータ信号ＰＤＡＴ及びディレイ調整回路から出力されたクロックＰＣＬＫをそれぞれ示すグラフである。
【図２１】伝送線路を１本のみ用いるデータ伝送システムにおけるドライバの構成を示す回路図である。
【図２２】伝送線路を１本のみ用いるデータ伝送システムにおいて伝送線路を流れるドライブ電流の例を示すグラフである。
【図２３】伝送線路を１本のみ用いるデータ伝送システムにおけるＩ−Ｖ変換回路の主要部の構成例を示す回路図である。
【発明を実施するための形態】
【００２０】
以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、以下に説明する実施形態は本発明を限定するものではなく、実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【００２１】
（第１の実施形態）
図１は、本発明の第１の実施形態に係るデータ伝送システムの構成を示すブロック図である。図１のデータ伝送システムは、データを送信する送信回路１０と、送信されたデータを伝送する伝送線路４，６と、伝送線路４，６で伝送されたデータを受け取る受信回路２０とを有している。
【００２２】
送信回路１０は、エンコーダ１２と、正ドライバ１４と、負ドライバ１６とを有している。エンコーダ１２は、入力されたデータ信号ＤＡＴ及びクロックＣＬＫに従って、ドライバ１４，１６を制御する制御信号を生成して出力する。ドライバ１４，１６は、いずれも、それぞれが電流Ｉｄを流す２つの電流源を有している。ドライバ１４，１６は、エンコーダ１２から出力された制御信号に従って、伝送線路４，６に流れるドライブ電流ＩＤＲ，ＩＤＲＢをそれぞれ制御する。すなわち、送信回路１０は、データ信号ＤＡＴ及びクロックＣＬＫに従って、ドライブ電流ＩＤＲ，ＩＤＲＢを３段階（０，Ｉｄ，２＊Ｉｄ）のいずれかに制御する。
【００２３】
図２は、図１のエンコーダ１２の構成を示す回路図である。エンコーダ１２は、分周器１２Ａと、４つのＤフリップフロップと、論理ゲートとを有している。エンコーダ１２は、データ信号ＤＡＴ及びそれが反転された信号を、それぞれ制御信号Ｄ，ＤＢとして出力する。分周器１２Ａは、クロックＣＬＫを２分周して、クロックＣＬＫのパルス毎に交番する信号に変換する。エンコーダ１２は、２分周された信号が“Ｈ”（高電位）であるときには、データ信号ＤＡＴ及びそれが反転された信号を、それぞれ制御信号ＣＫ，ＣＫＢとして出力する。エンコーダ１２は、制御信号Ｄ，ＤＢ，ＣＫ，ＣＫＢをクロックＣＬＫに同期して出力する。
【００２４】
図３は、図１の２つのドライバ１４，１６の構成をまとめて示す回路図である。ドライバ１４，１６は、いずれも、２つのＮＭＯＳトランジスタが直列に接続された回路を２つずつ有している。制御信号Ｄ又はＤＢが“Ｈ”であるときに電流Ｉｄが流れるように、制御信号Ｄ又はＤＢが入力されるトランジスタに直列に接続されたトランジスタには、バイアス電位ＶＤ０が与えられている。
【００２５】
また、制御信号ＣＫ又はＣＫＢが“Ｈ”であるときに電流Ｉｄが流れるように、制御信号ＣＫ又はＣＫＢが入力されるトランジスタに直列に接続されたトランジスタには、バイアス電位ＶＤ１が与えられている。すなわち、バイアス電位ＶＤ０，ＶＤ１によって電流Ｉｄの大きさを制御可能である。
【００２６】
図４は、図１のデータ伝送システムにおいて伝送線路４，６を流れるドライブ電流ＩＤＲ，ＩＤＲＢの例を示すグラフである。図５は、図１のデータ伝送システムにおけるデータ信号ＤＡＴの値とドライブ電流ＩＤＲ，ＩＤＲＢとの間の関係を示す図である。データ信号ＤＡＴ＝１の場合にはドライブ電流ＩＤＲＢが流れ、データ信号ＤＡＴ＝０の場合にはドライブ電流ＩＤＲが流れる。
【００２７】
また、ドライブ電流ＩＤＲ又はＩＤＲＢとして流れる電流の大きさは、クロックＣＬＫの周期（１ビットに相当する時間）Ｔ毎にＩｄと２＊Ｉｄとを交互に繰り返す。すなわち、ドライブ電流ＩＤＲとドライブ電流ＩＤＲＢとの間の大きさの差は、交互にＩｄと２＊Ｉｄとになる。そのために、エンコーダ１２では、クロックＣＬＫが２分周された信号が用いられている。図４のように、伝送線路４，６で伝送されるドライブ電流ＩＤＲ，ＩＤＲＢにはデータとクロックとが重畳されているので、受信回路２０においてクロック再生を行うことができる。
【００２８】
図１の受信回路２０は、電流−電圧変換回路（Ｉ−Ｖ変換回路）２２と、データ再生回路としてのアンプ２３と、クロック再生回路としてのコンパレータ２４と、Ｄフリップフロップ２６，２７とを有している。Ｉ−Ｖ変換回路２２は、ドライブ電流ＩＤＲ，ＩＤＲＢをそれぞれ電位に変換して出力する。アンプ２３は、Ｉ−Ｖ変換回路２２の出力の電位差を増幅し、データ信号ＰＤＡＴとして出力する。
【００２９】
コンパレータ２４は、Ｉ−Ｖ変換回路２２の出力の電位差の絶対値と基準電圧ＲＥＦとを比較し、その比較結果をクロックＰＣＬＫとして出力する。Ｄフリップフロップ２６，２７は、シリアル−パラレル変換回路を構成している。Ｄフリップフロップ２６，２７は、データ信号ＰＤＡＴをクロックＰＣＬＫの立ち上がりエッジ及び立ち下りエッジでそれぞれラッチし、データＥＶＥＮ，ＯＤＤとして出力する。
【００３０】
図６は、図１のＩ−Ｖ変換回路２２の主要部の構成例を示す回路図である。図６の回路は、ＰＭＯＳ（p-channel metal oxide semiconductor）トランジスタ３１，３２，３３，３４，３５，３６を有している。
【００３１】
トランジスタ３１，３２は、それぞれ第１及び第２の電流源を構成し、トランジスタ３５，３６は、それぞれ第１及び第２の変換部を構成している。トランジスタ３１，３２のゲートは、所定の電位ＶＣ１にバイアスされている。トランジスタ３３のゲート及びドレインは、トランジスタ３４のドレイン及びゲートにそれぞれ接続されている。トランジスタ３３〜３６は、いずれも、サイズが同一である。
【００３２】
データが伝送されていない状態では、トランジスタ３３〜３６は、トランジスタ３１，３２からのバイアス電流Ｉｂでバイアスされている。送信回路１０により伝送線路４がドライブされ、ドライブ電流ＩＤＲが流れると、トランジスタ３３，３５のバイアス電流がＩｂ−ＩＤＲとなる。トランジスタ３３〜３６は、飽和領域で動作しており、且つサイズが同一であるので、トランジスタ３３及び３５のソース・ゲート間電圧は、基本的に同じ電圧Ｖ１になる。
【００３３】
また、伝送線路６がドライブされ、ドライブ電流ＩＤＲＢが流れると、トランジスタ３４，３６のバイアス電流がＩｂ−ＩＤＲＢとなる。トランジスタ３４，３６においても、バイアス電流は同一なので、ソース・ゲート間電圧は、基本的に同じ電圧Ｖ２になる。
【００３４】
ここで、トランジスタ３３とトランジスタ３４は、互いのドレインとゲートとをクロスカップルしているので、図６の回路の２つの差動入力端子ＲＩＮ，ＲＩＮＢの電位は、同一電位（Ｖ１＋Ｖ２）となる。言い換えると、ドライブ電流ＩＤＲ，ＩＤＲＢの有無によらず、差動入力端子ＲＩＮ，ＲＩＮＢの電位は変わらない。つまり、ドライブ電流ＩＤＲ，ＩＤＲＢを大きくしても、基本的に伝送線路４，６の電位に変化が現れない。
【００３５】
この点について更に説明する。例えば、ドライブ電流ＩＤＲによりトランジスタ３５のバイアス電流が増加し、トランジスタ３３のドレイン電圧が上昇すると、トランジスタ３４のゲート電圧も上昇するので、そのドレイン電圧が下降し、トランジスタ３３のゲート電圧が下降する。すなわち、トランジスタ３３においては、そのドレイン電圧が上昇するとゲート電圧が下降する。
【００３６】
トランジスタ３３がＰＭＯＳトランジスタである場合には、ソース−ドレイン間の電圧が小さくなっても、ゲート電圧の下降によって電流がより多くなる。図６と同様の回路をＮＭＯＳ（n-channel metal oxide semiconductor）トランジスタによって構成した場合には、トランジスタ３３のソース−ドレイン間の電圧が大きくなっても、ゲート電圧の下降によって電流がより少なくなる。つまり、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタのいずれの場合でも、トランジスタ３３，３４は負性抵抗としての特性を示す。
【００３７】
このように、ドライブ電流ＩＤＲ，ＩＤＲＢの変化によりトランジスタ３３，３４のドレイン電圧に変化が生じても、その変化を受け入れるようにトランジスタ３３，３４のゲート電圧が変化するので、トランジスタ３３，３４のソース電圧が変化しにくい。すなわち、ドライブ電流ＩＤＲ，ＩＤＲＢが変化しても、伝送線路の電位の変動（電圧振幅）が非常に小さくなるように制御される。
【００３８】
トランジスタ３５，３６は、いずれもダイオード接続されており、それぞれに流れる電流をドレイン・ソース間電圧に変換する。トランジスタ３５，３６は、クロスカップルされたトランジスタ３３，３４と協調して、入力端子ＲＩＮ，ＲＩＮＢの電圧の変化を抑えている。
【００３９】
電源ＶＤＤとグラウンドＧＮＤとの間には、電流源としてのトランジスタ３１、クロスカップルされたトランジスタ３３、及び電流−電圧変換を行うトランジスタ３５のみが直列に接続された回路、及び、トランジスタ３２，３４，３６のみが直列に接続された回路が接続されている。他の素子は必要ないので、電源電圧の低電圧化が可能である。
【００４０】
また、トランジスタ３５，３６は、ダイオード接続されており、常に飽和領域で動作するので、トランジスタ３１〜３４が飽和領域で動作するように設計すればよく、設計しやすく、電源電圧も下げやすい。つまり、図６の回路は、非常に低電圧化に向いた構成を有しており、低消費電力化がしやすいというメリットを有する。
【００４１】
次に、ＡＣ解析を試みる。トランジスタ３３，３４，３５，３６のトランスコンダクタンスをそれぞれｇｍ３，ｇｍ４，ｇｍ５，ｇｍ６とする。ドライブ電流をΔＩと表記すると、伝送線路４又は６の電圧振幅ΔＶは、
ΔＶ  ＝  （１／ｇｍ３）＊（ΔＩ−ｇｍ３＊ΔＩ／ｇｍ６）
＝  （ΔＩ／ｇｍ３）＊（１−ｇｍ３／ｇｍ６）
となる。また、図６の回路の入力インピーダンスＺｉｎは、
Ｚｉｎ  ＝  ｜ΔＶ／ΔＩ｜
＝  ｜１／ｇｍ３−１／ｇｍ６｜
（＝  ｜１／ｇｍ４−１／ｇｍ５｜）
である。
【００４２】
つまり、トランジスタ３３〜３６において、バイアス電流とサイズとを揃えてトランスコンダクタンスｇｍ３〜ｇｍ６の値を一致させるようにすれば、伝送線路４又は６の電圧振幅ΔＶを極小化することができ、図６の回路の入力インピーダンスＺｉｎを極小化することもできる。すなわち、入力インピーダンスを極小化して電圧振幅を抑えたインターフェースを実現することができ、終端抵抗も不要になる。
【００４３】
このように、図６の回路によると、電流量に関係なく伝送線路の電圧振幅を小さくできるので、図１のデータ伝送システムでは、図４のように電流の多寡によってクロックを伝送するようにしている。
【００４４】
図７は、図６の回路の変形例を示す回路図である。図７の回路は、図６の回路におけるＰＭＯＳトランジスタ３１〜３６をＮＭＯＳトランジスタに置き換え、図６の回路と同様の動作をするように構成されている。その動作は、図６の回路とほぼ同様に説明することができるので、説明は省略する。
【００４５】
なお、図６及び図７の回路において、トランジスタ３５，３６に代えて抵抗を用いるようにしてもよい。
【００４６】
図８は、図１の受信回路２０の主要部の構成例を示す回路図である。図８の回路は、図１のＩ−Ｖ変換回路２２と、アンプ２３と、コンパレータ２４とを有している。Ｉ−Ｖ変換回路２２は、Ｉ−Ｖ変換部４１と、アンプ４２とを有している。Ｉ−Ｖ変換部４１は、図６の回路であり、ドライブ電流ＩＤＲ，ＩＤＲＢをそれぞれ電位に変換して出力する。
【００４７】
アンプ４２は、Ｉ−Ｖ変換部４１から出力された電位の間の電位差を増幅し、得られた電位ＯＵＴＰ，ＯＵＴＭをアンプ２３及びコンパレータ２４に出力する。アンプ２３は、電位ＯＵＴＰ，ＯＵＴＭの間の電位差を増幅し、その結果を、バッファ２３Ａを経由してデータ信号ＰＤＡＴとして出力する。データ信号ＰＤＡＴは、電位ＯＵＴＰ，ＯＵＴＭのいずれが大きいかに応じた値となる。
【００４８】
コンパレータ２４は、相補の比較回路４４，４５と、インバータ２４Ｉ，２４Ｊと、ＮＡＮＤゲート２４Ｋと、バッファ２４Ｌと、ＮＭＯＳトランジスタ２４Ａ，２４Ｂと、ＰＭＯＳトランジスタ２４Ｃ，２４Ｄとを有している。コンパレータ２４では、バイアス電位ＶＭ１が与えられたトランジスタ２４Ｃが基準電流Ｉｒｅｆを生成し、基準電流Ｉｒｅｆが与えられ、ダイオード接続されたトランジスタ２４Ｄが基準電圧ＲＥＦを生成している。電圧−電流変換用のトランジスタ２４Ａ，２４Ｂは、基準電圧ＲＥＦをオフセット電流に変換し、比較回路４４，４５にそれぞれ与える。
【００４９】
比較回路４４，４５は、与えられたオフセット電流と、Ｉ−Ｖ変換回路２２から出力された電位ＯＵＴＰ，ＯＵＴＭの間の電位差に応じた電流とを比較して、この電位差が所定値よりも大きいか否かを示す信号を、インバータ２４Ｉ，２４Ｊにそれぞれ出力する。インバータ２４Ｉ，２４Ｊ及びＮＡＮＤゲート２４Ｋは、論理和回路を構成している。ＮＡＮＤゲート２４Ｋは、その出力をバッファ２４Ｌを経由してクロックＰＣＬＫとして出力する。
【００５０】
比較回路４４，４５は同様に構成されており、比較回路４４，４５のいずれにもＩ−Ｖ変換回路２２の電位ＯＵＴＰ，ＯＵＴＭが入力されているが、比較回路４４と比較回路４５とでは、電位ＯＵＴＰ，ＯＵＴＭが逆に接続されている。
【００５１】
図４のように、ドライブ電流ＩＤＲとドライブ電流ＩＤＲＢとの間の電流の差の大きさは、時間Ｔ毎に交互にＩｄと２＊Ｉｄとになる。クロックを再生するためには、ドライブ電流ＩＤＲ及びドライブ電流ＩＤＲＢのいずれかの電流がＩｄよりも大きいことを検出すればよい。言い換えると、基準電圧ＲＥＦを、ドライブ電流ＩＤＲ又はＩＤＲＢの大きさがＩｄと２＊Ｉｄとの間であるときの電位ＯＵＴＰ，ＯＵＴＭの間の電位差としておき、電位差ＯＵＴＰ−ＯＵＴＭ及びＯＵＴＭ−ＯＵＴＰのいずれか一方が基準電圧ＲＥＦを越えたか否かを判定すればよい。そこで、比較回路４４，４５の出力の論理的な和を求めることにより、実質的に、コンパレータ２４は、Ｉ−Ｖ変換回路２２から出力された電位差の絶対値と基準電圧ＲＥＦとの比較を行い、その結果をクロックＰＣＬＫとして出力することになる。
【００５２】
（第２の実施形態）
図９は、本発明の第２の実施形態に係るデータ伝送システムの構成を示すブロック図である。図９のデータ伝送システムは、データを送信する送信回路２１０と、送信されたデータを伝送する伝送線路４，６と、伝送線路４，６で伝送されたデータを受け取る受信回路２２０とを有している。
【００５３】
送信回路２１０は、エンコーダ２１２と、正ドライバ２１４と、負ドライバ２１６とを有している。エンコーダ２１２は、入力されたデータ信号ＤＡＴ及びクロックＣＬＫに従って、ドライバ２１４，２１６を制御する制御信号を生成して出力する。ドライバ２１４，２１６は、いずれも、電流Ｉｄを流す電流源と、電流ΔＩを流す電流源とを有している。ドライバ２１４，２１６は、エンコーダ２１２から出力された制御信号に従って、伝送線路４，６に流れるドライブ電流ＩＤＲ，ＩＤＲＢをそれぞれ制御する。すなわち、送信回路２１０は、データ信号ＤＡＴ及びクロックＣＬＫに従って、ドライブ電流ＩＤＲ，ＩＤＲＢを３段階（０，Ｉｄ，Ｉｄ＋ΔＩ）のいずれかに制御する。
【００５４】
図１０は、図９のエンコーダ２１２の構成を示す回路図である。エンコーダ２１２は、分周器２１２Ａと、４つのＤフリップフロップと、論理ゲートとを有している。分周器２１２Ａは、クロックＣＬＫを２分周する。エンコーダ２１２は、２分周された信号及びそれが反転された信号を、それぞれ制御信号ＣＫ，ＣＫＢとして出力する。エンコーダ２１２は、２分周された信号が“Ｈ”であるときには、データ信号ＤＡＴ及びそれが反転された信号を、それぞれ制御信号Ｄ，ＤＢとして出力する。エンコーダ２１２は、制御信号Ｄ，ＤＢ，ＣＫ，ＣＫＢをクロックＣＬＫに同期して出力する。
【００５５】
図１１は、図９の２つのドライバ２１４，２１６の構成をまとめて示す回路図である。図１１のドライバは、それぞれバイアス電位ＶＤ２，ＶＤ３が与えられ、電流源として動作するＰＭＯＳトランジスタ２１４Ａ，２１４Ｂと、トランジスタ２１４Ａからの電流を制御信号Ｄ，ＤＢに従ってそれぞれスイッチングするＰＭＯＳトランジスタ２１４Ｃ，２１４Ｄと、トランジスタ２１４Ｂからの電流を制御信号ＣＫ，ＣＫＢに従ってそれぞれスイッチングするＰＭＯＳトランジスタ２１４Ｅ，２１４Ｆとを有している。トランジスタ２１４Ａ，２１４Ｂは、それぞれほぼ一定の電流ΔＩ，Ｉｄを流している。
【００５６】
また、図１１のドライバは、トランジスタ２１４Ｃのゲートとドレインとの間に、直列に接続されたインバータ２１５Ａとキャパシタ２１５Ｅとを有している。図１１のドライバは、同様に、トランジスタ２１４Ｄのゲートとドレインとの間にインバータ２１５Ｂとキャパシタ２１５Ｆとを、トランジスタ２１４Ｅのゲートとドレインとの間にインバータ２１５Ｃとキャパシタ２１５Ｇとを、トランジスタ２１４Ｆのゲートとドレインとの間にインバータ２１５Ｄとキャパシタ２１５Ｈとを有している。
【００５７】
このため、図１１のドライバは、伝送線路４，６に流すドライブ電流ＩＤＲ，ＩＤＲＢを変化させる際に、インバータ２１５Ａ〜２１５Ｄ及びキャパシタ２１５Ｅ〜２１５Ｈによって、ドライブ電流ＩＤＲ，ＩＤＲＢに電流を付加することができる。図１１のドライバは、例えば、ドライブ電流ＩＤＲ，ＩＤＲＢを、制御信号の値の遷移に応じて瞬間的に増加させる。これにより、ドライブ電流ＩＤＲ，ＩＤＲＢが変化する際にのみ電流が増えることとなるため、いわゆるプリエンファシスの状態にすることができる。このため、比較的簡単な回路追加、すなわち基本的にはキャパシタ及びインバータの追加のみでシンボル間干渉(Inter Symbol Interference)の影響を緩和することができ、再生されるクロックのデューティ比を更に理想的な値に近づけることができる。また、キャパシタを用いているので、回路構成が非常にシンプルになる。
【００５８】
図１２は、図９のデータ伝送システムにおいて伝送線路４，６を流れるドライブ電流ＩＤＲ，ＩＤＲＢの例を示すグラフである。図１３は、図９のデータ伝送システムにおけるデータ信号ＤＡＴの値とドライブ電流ＩＤＲ，ＩＤＲＢとの間の関係を示す図である。図１２のように、クロックＣＬＫの周期Ｔ毎に、ドライブ電流ＩＤＲとドライブ電流ＩＤＲＢとが交互に流れる。
【００５９】
また、データ信号ＤＡＴ＝１の場合にはドライブ電流ＩＤＲ又はＩＤＲＢとして電流Ｉｄ＋ΔＩが流れ、データ信号ＤＡＴ＝０の場合にはドライブ電流ＩＤＲ又はＩＤＲＢとして電流Ｉｄが流れる。図１２のように、伝送線路４，６で伝送されるドライブ電流ＩＤＲ，ＩＤＲＢにはデータとクロックとが重畳されているので、受信回路２２０においてクロック再生を行うことができる。図１２のような信号を伝送すると、毎回値が変化するドライブ電流ＩＤＲ，ＩＤＲＢに基づいてクロックを再生することになるので、再生されたクロックはシンボル間干渉を受けにくく、そのデューティ比が理想的な値に近くなる。
【００６０】
図９の受信回路２２０は、受信部２２１と、デューティ補正回路２３２と、ディレイ調整回路２３３と、位相比較回路２３４と、シリアル−パラレル変換回路２３５と、デジタル制御ロジック２３８とを有している。デジタル制御ロジック２３８は、コントロールコードＣＴＲ１，ＣＴＲ２を生成して、デューティ補正回路２３２及びディレイ調整回路２３３に出力する。シリアル−パラレル変換回路２３５は、図１のＤフリップフロップ２６，２７で構成された回路と同様である。
【００６１】
図１４は、図９の受信部２２１の構成例を示す回路図である。受信部２２１は、Ｉ−Ｖ変換回路２２２と、クロック再生回路としてのアンプ２２３と、データ再生回路としてのコンパレータ２２４とを有している。
【００６２】
Ｉ−Ｖ変換回路２２２は、Ｉ−Ｖ変換部２４１と、アンプ２４２とを有している。Ｉ−Ｖ変換部２４１は、図７の回路であり、ドライブ電流ＩＤＲ，ＩＤＲＢを電位Ｐ，Ｍに変換して出力する。アンプ２４２は、電位Ｐ，Ｍの間の電位差を増幅し、得られた電位ＯＵＴＰ，ＯＵＴＭをアンプ２２３及びコンパレータ２２４に出力する。アンプ２２３は、電位ＯＵＴＰ，ＯＵＴＭの間の電位差を増幅し、その結果を、バッファを経由してクロックＩＰＣＬＫとして出力する。
【００６３】
コンパレータ２２４は、図８の比較回路４４，４５と同様の比較回路２４４，２４５を有しており、電位ＯＵＴＰ，ＯＵＴＭの間の電位差の絶対値と基準電圧ＲＥＦとを比較し、その比較結果をデータ信号ＩＰＤＡＴとして出力する。コンパレータ２２４には、ドライブ電流ＩＤＲ又はＩＤＲＢの大きさがＩｄの場合とＩｄ＋ΔＩの場合とを判別できるように、バイアス電位ＶＭ１を与えておく。コンパレータ２２４は、その他の点については図８のコンパレータ２４とほぼ同様である。
【００６４】
図１５は、図９のディレイ調整回路２３３の構成例を示すブロック図である。ディレイ調整回路２３３は、デコーダ２５２と、シフトレジスタ２５４と、可変遅延線２５６とを有している。デコーダ２５２は、コントロールコードＣＴＲ２に従ってシフト信号ＳＲ，ＳＬを生成する。シフトレジスタ２５４は、シフト信号ＳＲ，ＳＬに従って所定の値を指定されたビット数だけ右又は左にビットシフトさせて出力する。可変遅延線２５６は、シフトレジスタ２５４から出力される各ビットの値に従って、クロックＩＰＣＬＫを遅延させ、クロックＰＣＬＫとして出力する。
【００６５】
クロックＩＰＣＬＫは、図１５の矢印つき破線のように、シフトレジスタ２５４から“Ｈ”が与えられるゲートを経由する。このように、ディレイ調整回路２３３は、コントロールコードＣＴＲ２に応じた遅延を入力信号に与えて出力する。
【００６６】
図１６は、図９のデューティ補正回路２３２の構成例を示すブロック図である。デューティ補正回路２３２は、図１５のディレイ調整回路２３３を有しており、ディレイ調整回路２３３には、コントロールコードＣＴＲ１が与えられている。ディレイ調整回路２３３は、コントロールコードＣＴＲ２に従ってデータ信号ＩＰＤＡＴのデューティ比を補正し、データ信号ＰＤＡＴとして出力する。
【００６７】
図１７は、図９の位相比較回路２３４の構成例を示すブロック図である。位相比較回路２３４は、ユニットディレイ回路２７２と、Ｄフリップフロップ２７４，２７５と、位相比較回路２７６とを有している。
【００６８】
ユニットディレイ回路２７２は、データ信号ＰＤＡＴにユニットディレイ（ここでは正論理を与える最小のゲートディレイ）を与えて出力する。Ｄフリップフロップ２７４，２７５は、データ信号ＰＤＡＴ及びユニットディレイ回路２７２の出力をクロックＰＣＬＫに同期してそれぞれラッチする。位相比較回路２７６は、ラッチされたデータを用いてデータ信号ＰＤＡＴとクロックＰＣＬＫとの間の位相の関係を判定し、その判定結果ＲＳＬ（判定結果ＡＤＪ，ＳＲ，ＳＬ）をデジタル制御ロジック２３８に出力する。デジタル制御ロジック２３８は、その判定結果ＲＳＬに応じてコントロールコードＣＴＲ１，ＣＴＲ２を生成する。
【００６９】
Ｄフリップフロップ２７４，２７５のラッチ結果が一致しない場合には、クロックＰＣＬＫのエッジが、データ信号ＰＤＡＴのエッジと遅延したデータ信号のエッジとの間に存在するので、位相比較回路２７６は、位相が近接していると判断して、判定結果ＡＤＪを“Ｈ”にする。また、Ｄフリップフロップ２７４，２７５のラッチ結果がともに“Ｌ”（低電位）の場合には、位相比較回路２７６は、クロックＰＣＬＫの方がデータ信号ＰＤＡＴより進んでいると判断し、データ信号ＰＤＡＴを進ませるように判断結果ＳＲを“Ｈ”にする。Ｄフリップフロップ２７４，２７５のラッチ結果がともに“Ｈ”の場合には、位相比較回路２７６は、クロックＰＣＬＫの方がデータ信号ＰＤＡＴより遅れていると判断し、データ信号ＰＤＡＴを遅らせるように判断結果ＳＬを“Ｈ”にする。
【００７０】
図１８は、図９の受信回路２２０における処理を示すフローチャートである。図１８のステップＳ１２では、受信部２２１は、０と１とが繰り返されたサイクリックパターンを受信する。ステップＳ１４では、ディレイ調整回路２３３は、クロックＩＰＣＬＫに遅延を与える。
【００７１】
ステップＳ１６では、位相比較回路２７６は、データ信号ＩＰＤＡＴの立ち上がりエッジとクロックＩＰＣＬＫの立ち上がりエッジとが揃っているか否かを判定する。ここで、比較された２つのエッジの間の時間差が所定の範囲内にある場合、例えば、位相比較回路２７６の判定結果ＡＤＪが“Ｈ”になる場合には、位相比較回路２７６は、２つのエッジが揃っていると判定する。エッジが揃っていないと判定された場合には、ステップＳ１４に戻り、クロックＩＰＣＬＫに更に遅延を与える。エッジが揃っていると判定された場合には、ステップＳ１８に進む。
【００７２】
ステップＳ１８では、デジタル制御ロジック２３８は、デューティ補正済みフラグにより、データ信号ＩＰＤＡＴのデューティ比が補正済みか否かを判断する。補正済みの場合には、ステップＳ２６に進む。未補正の場合には、ステップＳ２０に進む。
【００７３】
ステップＳ２０では、デューティ補正回路２３２は、データ信号ＩＰＤＡＴに対してデューティ比の補正を行う。ステップＳ２２では、位相比較回路２７６は、データ信号ＩＰＤＡＴの立ち下がりエッジとクロックＩＰＣＬＫの立ち下がりエッジとが揃っているか否かを判定する。エッジが揃っていないと判定された場合には、ステップＳ２０に戻り、データ信号ＩＰＤＡＴに対して更にデューティ比の補正を行う。エッジが揃っていると判定された場合には、ステップＳ２４に進む。
【００７４】
ステップＳ２４では、デジタル制御ロジック２３８は、デューティ補正済みフラグをセットする。その後ステップＳ１４に戻る。ステップＳ１４では、ディレイ調整回路２３３は、クロックＩＰＣＬＫに遅延を与え、ステップＳ１６では、位相比較回路２７６は、データ信号ＩＰＤＡＴの立ち上がりエッジとクロックＩＰＣＬＫの立ち上がりエッジとが揃っているか否かを判定する。ステップＳ１４，Ｓ１６により、クロックＩＰＣＬＫには更にユニットインターバルＴに相当する遅延が与えられる。
【００７５】
既にデューティ比の補正が行われているので、その後、ステップＳ１８からステップＳ２６に進む。ステップＳ２６では、デジタル制御ロジック２３８は、ステップＳ１６においてエッジが揃っていると最初に判定された時のコントロールコードＣＴＲ２と、ステップＳ１６においてエッジが揃っていると２回目に判定された時のコントロールコードＣＴＲ２とから、クロックＩＰＣＬＫがデータ信号ＩＰＤＡＴよりＴ／２だけ遅延するようになるコントロールコードＣＴＲ２を算出する。ディレイ調整回路２３３は、このコントロールコードＣＴＲ２に従ってクロックＩＰＣＬＫを遅延させる。
【００７６】
このように、クロックＩＰＣＬＫに遅延を与え、データ信号ＩＰＤＡＴのデューティ比を補正することにより、シリアル−パラレル変換回路２３５での変換が確実に行えるようになる。
【００７７】
以上の処理によると、再生されたクロックに従ってデータのデューティ比を補正するようにしたので、クロックとデータの品質を上げることができ、データ伝送速度を向上させることができる。また、デューティ比の補正後に、ディレイ調整回路が再生されたクロックの位相を調整するので、デューティが補正された状態でクロックとデータの間の位相を調整することができ、更にデータ伝送速度を向上させることができる。
【００７８】
図１９（ａ）は、図１４のＩ−Ｖ変換部２４１の出力電位Ｍ，Ｐを示すグラフである。図１９（ｂ）は、図１４のアンプ２４２の出力電位ＯＵＴＭ，ＯＵＴＰを示すグラフである。図２０（ａ），（ｂ）は、図９の受信部２２１から出力されたデータ信号ＩＰＤＡＴ及びクロックＩＰＣＬＫをそれぞれ示すグラフである。図２０（ｃ），（ｄ）は、図９のデューティ補正回路２３２から出力されたデータ信号ＰＤＡＴ及びディレイ調整回路２３３から出力されたクロックＰＣＬＫをそれぞれ示すグラフである。これらのグラフは、シミュレーションによって得られたものである。
【００７９】
図２０（ａ）のデータ信号ＩＰＤＡＴが有しているデューティ比の歪みが、図２０（ｃ）データ信号ＰＤＡＴでは補正されているのがわかる。また、ディレイ調整が行われているので、図２０（ｃ）のデータ信号ＰＤＡＴのエッジが、図２０（ｄ）のクロックＰＣＬＫの隣り合う２つのエッジの中央付近にあることがわかる。
【００８０】
このように、図９のデータ伝送システムによれば、伝送されるデータにかかわらず大きさが毎回変化する電流に基づいてクロックを再生するので、再生されたクロックはシンボル間干渉を受けにくく、このクロックのデューティ比は望ましい値に近くなる。また、このクロックを基準にして、再生されたデータ信号のデューティ比を調整するので、クロックとデータの品質を上げることができる。したがって、消費電流を大幅に増やすことなく、図１のデータ伝送システムよりもデータ伝送速度を向上させることができる。
【００８１】
次に、伝送線路を１本のみ用いるデータ伝送システムについて説明する。これは、ドライバ及びＩ−Ｖ変換回路を次のように変更し、伝送線路を１本のみ用いるようにした点が、図１又は図９のデータ伝送システムとは異なっている。以上の実施形態では、伝送線路が２本である場合について説明したが、伝送線路が１本であっても通信は成立する。
【００８２】
図２１は、伝送線路を１本のみ用いるデータ伝送システムにおけるドライバの構成を示す回路図である。図２１のドライバは、クロックＣＬＫ及びデータ信号ＤＡＴに基づく信号ＣＫ，ＤＫに従ってプッシュプル動作して、伝送線路にドライブ電流ＩＤＲを流す。図２２は、伝送線路を１本のみ用いるデータ伝送システムにおいて伝送線路を流れるドライブ電流ＩＤＲの例を示すグラフである。ドライブ電流ＩＤＲの波形を図２２のようにすれば、電流の多寡でデータを、電流の向きでクロックを伝送することができる。
【００８３】
図２３は、伝送線路を１本のみ用いるデータ伝送システムにおけるＩ−Ｖ変換回路の主要部の構成例を示す回路図である。図２３の回路は、伝送線路が１本のみ接続される点の他は、図７の回路とほぼ同様に構成されている。このように伝送線路を１本のみ用いるようにすると、接続しなければならない伝送線路の本数が減るので、データ伝送システムの構成が簡素化される。
【産業上の利用可能性】
【００８４】
以上説明したように、本発明は、伝送線路の電圧振幅を抑えられるので、データ伝送システム等について有用である。
【符号の説明】
【００８５】
４，６  伝送線路
１０，２１０  送信回路
２０，２２０  受信回路
２２，２２２  電流−電圧変換回路
２３，２２３  アンプ
２４，２２４  コンパレータ
３１  トランジスタ（第１の電流源）
３２  トランジスタ（第２の電流源）
３３  第１のトランジスタ
３４  第２のトランジスタ
３５  トランジスタ（第１の変換部）
３６  トランジスタ（第２の変換部）
２３２  デューティ補正回路
２３３  ディレイ調整回路
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
2008149480.tif 000026
【図２】
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【図３】
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【図４】
2008149480.tif 000029
【図５】
2008149480.tif 000030
【図６】
2008149480.tif 000031
【図７】
2008149480.tif 000032
【図８】
2008149480.tif 000033
【図９】
2008149480.tif 000034
【図１０】
2008149480.tif 000035
【図１１】
2008149480.tif 000036
【図１２】
2008149480.tif 000037
【図１３】
2008149480.tif 000038
【図１４】
2008149480.tif 000039
【図１５】
2008149480.tif 000040
【図１６】
2008149480.tif 000041
【図１７】
2008149480.tif 000042
【図１８】
2008149480.tif 000043
【図１９】
2008149480.tif 000044
【図２０】
2008149480.tif 000045
【図２１】
2008149480.tif 000046
【図２２】
2008149480.tif 000047
【図２３】
2008149480.tif 000048
【国際調査報告】
2008149480.tif 000049
2008149480.tif 000050
2008149480.tif 000051
2008149480.tif 000052