(57)【特許請求の範囲】
【請求項１】
絶縁表面上の金属配線と、
前記金属配線上で、前記金属配線に接する領域を有する酸化物半導体層と、
前記酸化物半導体層と接する領域を有するソースと、
前記酸化物半導体層と接する領域を有するドレインと、
前記酸化物半導体層上、前記ソース上、及び前記ドレイン上の第１絶縁膜と、
前記第１絶縁膜上の浮遊ゲートと、
前記浮遊ゲート上の第２絶縁膜と、
前記第２絶縁膜上の制御ゲートと、を有し、
前記金属配線は、前記浮遊ゲート及び前記制御ゲートと重なる領域を有し、
前記金属配線の両端部は、前記浮遊ゲートの両端部の位置と同じ、または前記浮遊ゲートの両端部の外側の位置に設けられていることを特徴とする半導体装置。
【請求項２】
請求項１において、
前記第１絶縁膜は、前記酸化物半導体層を介して前記金属配線と重なる領域を有することを特徴とする半導体装置。
【請求項３】
絶縁表面上の制御ゲートと、
前記制御ゲート上の第１絶縁膜と、
前記第１絶縁膜上の浮遊ゲートと、
前記浮遊ゲート上の第２絶縁膜と、
前記第２絶縁膜上の酸化物半導体層と、
前記酸化物半導体層上に接する領域を有するソースと、
前記酸化物半導体層上に接する領域を有するドレインと、
前記酸化物半導体層上に接する領域を有する金属配線と、を有し、
前記金属配線は、前記浮遊ゲート及び前記制御ゲートと重なる領域を有し、
前記金属配線の両端部は、前記浮遊ゲートの両端部の位置と同じ、または前記浮遊ゲートの両端部の外側の位置に設けられていることを特徴とする半導体装置。
【請求項４】
請求項３において、
前記第２の絶縁膜は、前記酸化物半導体層を介して前記金属配線と重なる領域を有することを特徴とする半導体装置。
【請求項５】
請求項１乃至４のいずれか一項において、
前記金属配線の幅は、前記浮遊ゲートの幅以上であることを特徴とする半導体装置。
【請求項６】
絶縁表面上の金属配線と、
前記金属配線上で、前記金属配線に接する領域を有する酸化物半導体層と、
前記酸化物半導体層と接する領域を有するソースと、
前記酸化物半導体層と接する領域を有するドレインと、
前記酸化物半導体層上、前記ソース上、及び前記ドレイン上の第１絶縁膜と、
前記第１絶縁膜上の浮遊ゲートと、
前記浮遊ゲート上の第２絶縁膜と、
前記第２絶縁膜上の制御ゲートと、を有し、
前記金属配線は、前記浮遊ゲート及び前記制御ゲートと重なる領域を有し、
前記金属配線の両端部は、前記浮遊ゲートの両端部よりも内側の位置に設けられていることを特徴とする半導体装置。
【請求項７】
請求項６において、
前記第１絶縁膜は、前記酸化物半導体層を介して前記金属配線と重なる領域を有することを特徴とする半導体装置。
【請求項８】
絶縁表面上の制御ゲートと、
前記制御ゲート上の第１絶縁膜と、
前記第１絶縁膜上の浮遊ゲートと、
前記浮遊ゲート上の第２絶縁膜と、
前記第２絶縁膜上の酸化物半導体層と、
前記酸化物半導体層上に接する領域を有するソースと、
前記酸化物半導体層上に接する領域を有するドレインと、
前記酸化物半導体層上に接する領域を有する金属配線と、を有し、
前記金属配線は、前記浮遊ゲート及び前記制御ゲートと重なる領域を有し、
前記金属配線の両端部は、前記浮遊ゲートの両端部よりも内側の位置に設けられていることを特徴とする半導体装置。
【請求項９】
請求項８において、
前記第２絶縁膜は、前記酸化物半導体層を介して前記金属配線と重なる領域を有することを特徴とする半導体装置。
【請求項１０】
請求項６乃至９のいずれか一項において、
前記金属配線は、前記浮遊ゲートの幅よりも小さいことを特徴とする半導体装置。
【請求項１１】
請求項１乃至１０のいずれか一項において、
前記酸化物半導体層の電子キャリア濃度は、１×１０１６ｃｍ−３未満であることを特徴とする半導体装置。
【請求項１２】
請求項１乃至１１のいずれか一項において、
前記酸化物半導体層は、ＩｎとＺｎとを含むことを特徴とする半導体装置。
【請求項１３】
請求項１乃至１２のいずれか一項において、
前記金属配線は、Ａｌ又はＣｕを含むことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関し、特に、ＮＯＲ型フラッシュメモリやＮＡＮＤ型フラッシュメモリ等の不揮発性メモリを用いた半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
半導体素子を利用した半導体記憶装置（半導体メモリ）は、電力の供給が無くなると記憶内容が失われる揮発性メモリと、電力の供給が無くなっても記憶内容が保持される不揮発性メモリとに大別される。
【０００３】
揮発性メモリの代表例として、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）が挙げられる。ＤＲＡＭは、記憶素子を構成するトランジスタを選択してキャパシタに電荷を蓄積することで、情報を記憶する。ＤＲＡＭは、個々のメモリセルが、１つのトランジスタと１つのキャパシタのみにより構成される。このため、記憶容量あたりの単価が低く、高集積化に好適である。
【０００４】
ＤＲＡＭでは、情報を読み出す際に、キャパシタの電荷が失われる。このため、データの読み込みの度に書き込み動作が必要となる。また、上記トランジスタが選択されていない状況でも、リーク電流等により電荷が失われるため、データの保持期間が短い。このため、所定の周期で再度の書き込み動作（リフレッシュ動作）が必要であり、消費電力を十分に低減することは困難である。また、電力の供給がなくなると記憶内容が失われるため、長期間の記憶の保持には、磁性材料や光学材料を利用した別の記憶装置が必要となる。
【０００５】
揮発性メモリの別の例として、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）が挙げられる。ＳＲＡＭは、フリップフロップなどの回路を用いて記憶内容を保持する。このため、リフレッシュ動作が不要であり、この点においてはＤＲＡＭより有利である。しかし、フリップフロップなどの回路を用いているため、記憶容量あたりの単価が高くなる。また、ＤＲＡＭと同様に、電力の供給がなくなると記憶内容は失われる。
【０００６】
不揮発性メモリの代表例としては、ＮＯＲ型やＮＡＮＤ型のフラッシュメモリが挙げられる。フラッシュメモリは、メモリトランジスタのゲート電極とチャネル形成領域との間に浮遊ゲート（フローティングゲート）及びトンネル絶縁膜を有している。そして、トンネル絶縁膜を介して浮遊ゲートに電荷を注入し、保持させることで記憶を行う。このため、データの保持期間が極めて長く、リフレッシュ動作が不要であるという利点を有している（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開昭５７−１０５８８９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上述したフラッシュメモリにおいて、消去動作の際には、ゲート電極に高電圧が印加される。すると、浮遊ゲートに蓄積された電荷は、トンネル絶縁膜を介してソース又はドレインに引き抜かれる。このとき、電荷は、浮遊ゲートの端部近傍のトンネル絶縁膜を通過する。このため、消去動作に長い時間を要するという問題があった。また、半導体装置の低消費電力化が困難になるという問題があった。
【０００９】
本発明は、不揮発性メモリを用いた半導体装置において、消去動作の高速化を実現することを目的とする。また、半導体装置の低消費電力化を実現することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の一態様は、絶縁表面上に設けられた金属配線と、前記金属配線上で、前記金属配線に接して設けられた酸化物半導体層と、前記酸化物半導体層上に設けられた第１絶縁膜と、前記第１絶縁膜上に設けられた浮遊ゲートと、前記浮遊ゲート上に設けられた第２絶縁膜と、前記第２絶縁膜上に設けられた制御ゲートと、を含むことを特徴とする半導体装置である。
【００１１】
また、本発明の他の一態様は、絶縁表面上に設けられた制御ゲートと、前記制御ゲート上に設けられた第１絶縁膜と、前記第１絶縁膜上に設けられた浮遊ゲートと、前記浮遊ゲート上に設けられた第２絶縁膜と、前記第２絶縁膜上に設けられた酸化物半導体層と、前記酸化物半導体層上で、前記酸化物半導体層に接して設けられた金属配線と、を含むことを特徴とする半導体装置である。
【００１２】
上記半導体装置において、前記酸化物半導体層は、ｎ型の導電型を示す酸化物半導体を含むことが好適である。
【００１３】
また、上記半導体装置において、前記酸化物半導体層は、Ｉｎ、Ｇａ、ＺｎおよびＯを含む酸化物半導体を含むことが好適である。
【００１４】
また、上記半導体装置において、前記金属配線は、Ａｌ又はＣｕを含む材料であることが好適である。
【００１５】
また、上記半導体装置において、前記金属配線は、前記浮遊ゲートの幅以上であることが好適である。
【００１６】
また、上記半導体装置において、前記金属配線は前記浮遊ゲートとオーバーラップする位置に設けられ、前記金属配線の両端部は、前記浮遊ゲートの位置と同じか、または前記浮遊ゲートの両端部の外側の位置に設けられていることが好適である。
【００１７】
また、上記半導体装置において、前記金属配線は、前記浮遊ゲートの幅よりも小さいことが好適である。
【００１８】
また、上記半導体装置において、前記金属配線は前記浮遊ゲートとオーバーラップする位置に設けられ、前記金属配線の両端部は、前記浮遊ゲートの両端部よりも内側の位置に設けられていることが好適である。
【００１９】
また、本発明の他の一態様は、絶縁表面上に金属配線を形成する工程と、前記金属配線の上に酸化物半導体層を形成する工程と、前記酸化物半導体層上に第１絶縁膜を形成する工程と、前記第１絶縁膜上に浮遊ゲートを形成する工程と、前記浮遊ゲートの上に第２絶縁膜を形成する工程と、前記第２絶縁膜の上に制御ゲートを形成する工程と、を含むこと特徴とする半導体装置の製造方法である。
【００２０】
また、本発明の他の一態様は、絶縁表面上に制御ゲートを形成する工程と、前記制御ゲートの上に第１絶縁膜を形成する工程と、前記第１絶縁膜の上に浮遊ゲートを形成する工程と、前記浮遊ゲートの上に第２絶縁膜を形成する工程と、前記第２絶縁膜の上に酸化物半導体層を形成する工程と、前記酸化物半導体層の上に、金属配線を形成する工程と、を含むことを特徴とする半導体装置の製造方法である。
【００２１】
上記半導体装置の製造方法において、前記酸化物半導体層は、ｎ型の導電型を示す酸化物半導体を含むことが好適である。
【００２２】
また、上記半導体装置の製造方法において、前記酸化物半導体層は、Ｉｎ、Ｇａ、ＺｎおよびＯを含む酸化物半導体を含むことが好適である。
【００２３】
また、上記半導体装置の製造方法において、前記金属配線は、Ａｌ又はＣｕを含む材料であることが好適である。
【００２４】
また、上記半導体装置の製造方法において、前記金属配線の幅は、前記浮遊ゲートの幅以上であることが好適である。
【００２５】
また、上記半導体装置の製造方法において、前記金属配線は前記浮遊ゲートとオーバーラップする位置に設けられ、前記金属配線の両端部は、前記浮遊ゲートの両端部の位置と同じか、または前記浮遊ゲートの両端部の外側の位置に設けられていることが好適である。
【００２６】
また、上記半導体装置の製造方法において、前記金属配線は、前記浮遊ゲートの幅よりも小さいことが好適である。
【００２７】
また、上記半導体装置の製造方法において、前記金属配線は前記浮遊ゲートとオーバーラップする位置に設けられ、前記金属配線の両端部は、前記浮遊ゲートの両端部よりも内側の位置に設けられていることが好適である。
【発明の効果】
【００２８】
本発明によれば、半導体装置の消去動作の高速化及び半導体装置の低消費電力化を実現することができる。
【図面の簡単な説明】
【００２９】
【図１】実施の形態１に係る半導体装置の回路図である。
【図２】実施の形態１に係る半導体装置のレイアウト図である。
【図３】実施の形態１に係る半導体装置の断面図である。
【図４】実施の形態１に係る半導体装置の断面図である。
【図５】実施の形態１に係る半導体装置の断面図である。
【図６】実施の形態１に係る半導体装置の断面図である。
【図７】実施の形態２に係る半導体装置の断面図である。
【図８】実施の形態２に係る半導体装置の断面図である。
【図９】実施の形態３に係る半導体装置の回路図である。
【図１０】実施の形態３に係る半導体装置のレイアウト図である。
【図１１】実施の形態３に係る半導体装置の断面図である。
【図１２】実施の形態４に係る半導体装置のレイアウト図である。
【図１３】実施の形態４に係る半導体装置の断面図である。
【図１４】実施の形態４に係る半導体装置のレイアウト図である。
【図１５】実施の形態４に係る半導体装置の断面図である。
【図１６】実施の形態５に係る半導体装置の製造方法を示す断面図である。
【図１７】実施の形態６に係る半導体装置の製造方法を示す断面図である。
【図１８】実施の形態１乃至６に係る半導体装置を搭載した電子機器を示す図である。
【発明を実施するための形態】
【００３０】
本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００３１】
なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。よって、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。また、全ての図面において実質的に同一のもの、又は相当するものを指す場合には、共通の符号を用いることとし、繰り返しの説明は省略する。
【００３２】
（実施の形態１）
本発明の一態様に係る半導体装置の構成について説明する。本実施の形態では、ＮＯＲ型フラッシュメモリを有する半導体装置に適用した例について説明する。
【００３３】
図１に、ＮＯＲ型フラッシュメモリの回路図を示す。図１に示すように、メモリ薄膜トランジスタ（以下、「メモリＴＦＴ」という）１〜６が、ｍ行×ｎ列（ｍ、ｎは１以上の整数）のマトリクス状に配列されている。マトリクスの第１列にメモリＴＦＴ１〜３が配置され、第ｎ列にはメモリＴＦＴ４〜６が配置されている。
【００３４】
第１行のメモリＴＦＴ１、４のゲートは、それぞれワード線７に接続されている。ワード線７は、これらのメモリＴＦＴの制御ゲートとして用いられる。同様に、第ｍ行のメモリＴＦＴ３、６のゲートは、それぞれワード線９に接続されている。ワード線９は、これらのメモリＴＦＴの制御ゲートとして用いられる。
【００３５】
第１列のメモリＴＦＴ１〜３のドレインは、それぞれビット線１０に接続されている。ビット線１０は、これらのメモリＴＦＴのソースとドレインの間に電圧を印加するために用いられる。第ｎ列のメモリＴＦＴ４〜６のドレインは、それぞれビット線１１に接続されている。ビット線１１は、これらのメモリＴＦＴのソースとドレインの間に電圧を印加するために用いられる。メモリＴＦＴの１〜６のソースは、それぞれソース線１２に接続されている。メモリＴＦＴ１〜６には、消去配線１３が接続されている。消去配線１３は、端子Ｖｂに接続されている。消去配線１３は、半導体装置の消去動作の際に、メモリＴＦＴ１〜６に蓄積された電荷を引き抜くために用いられる配線である。
【００３６】
図１の回路図に対応するレイアウト図を、図２に示す。図２に示すように、メモリＴＦＴ１には、ソース１４、ドレイン１５が設けられている。ソース１４は、コンタクトホール１６を介して、ソース線１２に接続されている。ドレイン１５は、コンタクトホール１７を介して、ビット線１０に接続されている。ソース１４及びドレイン１５上を横断するように、浮遊ゲート１８及びワード線７が設けられている。メモリＴＦＴ１において、ワード線７及び浮遊ゲート１８とオーバーラップするように、消去配線１３が設けられている。同様にして、メモリＴＦＴ２〜６が構成されている。
【００３７】
次に、図２に示したメモリＴＦＴ１のＡ１−Ａ２部の概略の断面図を図３に示す。図３に示すように、絶縁基板１９の上に、下地絶縁膜２０が設けられている。下地絶縁膜２０の上に、金属配線２１が設けられている。金属配線２１は図１及び図２で示した消去配線１３に相当するものである。
【００３８】
上記金属配線２１としては、抵抗率の小さい材料、例えばＡｌやＣｕなどの抵抗率の小さい金属を用いることが好適である。金属配線２１をこのような金属で形成すれば、配線抵抗が小さくなり半導体装置の消去動作における消費電力を小さくすることができる。
【００３９】
金属配線２１の上面及び側面には、酸化物半導体層２２が、金属配線２１に接するように設けられている。酸化物半導体としては、例えば、Ｉｎ、Ｇａ、ＺｎおよびＯを含む酸化物半導体（Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体）が用いられる。その他、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系などの酸化物半導体を用いても良い。
【００４０】
なお、本明細書では、例えば、「Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体」という場合は、少なくとも金属元素としてＩｎ、Ｇａ、Ｚｎを含む酸化物半導体という意味で、それらの組成比に制限はない。また、Ｉｎ、Ｇａ、Ｚｎ、Ｏ以外の元素を含んでいても構わない。
【００４１】
酸化物半導体層２２には、ソース１４、ドレイン１５が接して設けられる。ソース１４、ドレイン１５は、適切な金属材料あるいは酸化物材料等の導電性材料によって構成されることが望ましく、ソース１４およびドレイン１５を構成する材料は、その仕事関数あるいは電子親和力等と酸化物半導体層２２を構成する酸化物半導体の電子親和力とを考慮して選定されるとよい。
【００４２】
酸化物半導体層２２、ソース１４およびドレイン１５を覆って、第１絶縁膜（トンネル絶縁膜）２４が設けられている。第１絶縁膜２４の上で、かつ、ソース１４およびドレイン１５に重なるように、浮遊ゲート１８が設けられている。浮遊ゲート１８の上面に、第２絶縁膜（ゲート絶縁膜）２５が設けられている。第２絶縁膜２５の上には、浮遊ゲート１８と対向するように、制御ゲート２６が設けられている。
【００４３】
第２絶縁膜２５、および制御ゲート２６の上には、層間絶縁膜２７が設けられている。層間絶縁膜２７、第２絶縁膜２５、第１絶縁膜２４を貫通し、ソース１４に達するコンタクトホール１６とドレイン１５に達するコンタクトホール１７が設けられている。コンタクトホール１６および１７の内部には、それぞれ、金属膜２９および２８が埋め込まれている。金属膜２８は、ビット線１０に、金属膜２９は、ソース線１２にそれぞれ接続されている。
【００４４】
ここで、金属接合を有する酸化物半導体を用いたトランジスタについて簡単に説明する。一般的なシリコンを用いたトランジスタとは異なり、酸化物半導体を用いる場合、不純物を添加して、半導体の導電型をｎ型やｐ型とすることは技術的な困難を伴う。そこで、図３に示したように、酸化物半導体層２２に適切な金属材料あるいは酸化物材料等の導電性材料よりなるソース１４およびドレイン１５を接触させることによって、トランジスタの機能を持たせることができる。
【００４５】
例えば、ソース１４およびドレイン１５を金属材料とするときには、酸化物半導体層２２に接する部分に、その仕事関数が酸化物半導体層２２を構成する酸化物半導体の電子親和力とほぼ等しい材料用いると、ｎ型のトランジスタとなる。その際、酸化物半導体の電子キャリア濃度を１×１０１６ｃｍ−３未満とするか、ホールキャリア濃度を１×１０１６ｃｍ−３以上とすることが好ましい。電子キャリア濃度を１×１０１６ｃｍ−３以上とすると、ゲートにバイアスをかけない状態（ゲートとソースが同電位の状態）でも、ソースとドレインの間に大きな電流が流れる、いわゆるノーマリーオンとなる。
【００４６】
逆に、電子キャリア濃度を減少させ、ホールキャリア濃度を増加させると、ゲートにバイアスをかけない状態でのソースとドレインの間の電流は抑制され、しきい値が正の値の、いわゆる、ノーマリーオフとなる。ゲートの影響を無視すれば、しきい値は、ホールキャリア濃度の増加とともに高くなる。
【００４７】
同様に、ソース１４およびドレイン１５を構成する材料の仕事関数が酸化物半導体の電子親和力と酸化物半導体のバンドギャップの和にほぼ等しい材料を用いると、ｐ型のトランジスタとなる。
【００４８】
以上のことを前提に、本実施の形態で示したＮＯＲ型フラッシュメモリの動作について説明する。ここでは、ｎ型メモリＴＦＴにより構成された回路について説明する。ｐ型メモリＴＦＴを用いた場合は、印加電圧の正負の符号を入れ替えることで理解されるので、説明を省略する。
【００４９】
図２および図３に示したメモリＴＦＴ１は、浮遊ゲート１８に電荷が蓄積されることにより、情報を記憶することができる。ここで、メモリＴＦＴ１に書き込みが行われ、浮遊ゲート１８に電荷が蓄積された状態を「”１”の状態」と表記する。また、浮遊ゲート１８に電荷が蓄積されていない状態を「”０”の状態」と表記する。
【００５０】
上述したメモリＴＦＴ１をオンさせてソースとドレインの間に電流を流す場合、”１”の状態と”０”の状態では、メモリＴＦＴ１をオンさせるために必要なゲート電圧、即ち閾値電圧が異なる。具体的には、”１”の状態では、浮遊ゲート１８に蓄積された電荷により電界が発生するため、”０”の状態よりも閾値電圧が高くなる。ここでは、”１”の状態での閾値電圧が６Ｖであり、”０”の状態での閾値電圧が３Ｖであると仮定する。
【００５１】
まず、書き込み動作について説明する。ここでは、初期状態においてメモリＴＦＴ１〜６が”０”の状態であり、書き込み動作によりメモリＴＦＴ１を”１”の状態とする場合について説明する。
【００５２】
まず、図１に示したソース線１２をＧＮＤ（接地端子）に接続する。次に、ビット線１０に正電圧（例えば、＋８Ｖ）を印加し、ワード線７に正電圧（例えは、＋１２Ｖ）を印加する。ビット線１０以外の（ｎ−１）本のビット線、およびワード線７以外の（ｍ−１）本のワード線は、ＧＮＤに接続する。
【００５３】
上述したビット線１０およびワード線７への電圧印加により、図３に示したメモリＴＦＴ１がオン状態となり、酸化物半導体層２２にチャネルが形成される。そして、ソース１４とドレイン１５との間に電流が流れる。このとき、チャネルのドレイン１５の近傍に、高電界が発生する。この高電界により、浮遊ゲート１８に電荷が注入される。これにより、メモリＴＦＴ１が”１”の状態となる。
【００５４】
次に、読み出し動作について説明する。ここでは、図１に示したメモリＴＦＴ１の情報を読み出す例について説明する。まず、ソース線１２をＧＮＤに接続する。次に、ワード線７以外の（ｍ−１）本のワード線をＧＮＤに接続する。これにより、ワード線７に接続されていないメモリＴＦＴ２、３、５、６がオフとなる。
【００５５】
次に、ワード線７に５Ｖの電圧を印加し、ビット線１０に１Ｖの電圧を印加する。ここで、メモリＴＦＴ１が”１”の状態であれば、閾値電圧は６Ｖである。この場合メモリＴＦＴ１はオフとなり、ソースとドレインの間に電流は流れない。メモリＴＦＴ１が”０”の状態であれば、閾値電圧は３Ｖである。この場合メモリＴＦＴ１はオンとなり、ソースとドレインの間に電流が流れる。このようにしてメモリＴＦＴ１のソースとドレインの間の電流を検出することにより、メモリＴＦＴ１が”１”の状態または”０”の状態のいずれであるかを読み出せる。
【００５６】
次に、消去動作について、説明する。ここでは、メモリＴＦＴ１に蓄積された電荷を引き抜くことにより、”１”の状態を”０”の状態とする方法について説明する。まず、ビット線１０およびソース線１２を浮遊状態（フローティング）とする。次に、制御ゲート２６に負電圧（例えば、−２０Ｖ）を印加し、さらに、金属配線２１に正電圧（例えば、＋３Ｖ）を印加する。すると、金属配線２１と制御ゲート２６との間に電界が発生する。
【００５７】
この結果、上述した電界により、図４に示すように、浮遊ゲート１８と酸化物半導体層２２との間にトンネル電流が流れる。このため、浮遊ゲート１８に蓄積されていた電荷は、第１絶縁膜２４および酸化物半導体層２２を介して、金属配線２１に流れる。このようにして、メモリＴＦＴ１の消去動作が行われる。
【００５８】
ここで注意すべきことは、上記のような浮遊ゲートへの電荷の注入や消去に際して、半導体回路としては、極めて高い電圧が使用されるということである。従来、用いられていたシリコン半導体では、そのような高い電圧の印加によって、ホットキャリア劣化等の問題が生じていた。ホットキャリアの発生は、バンドギャップの大きさに依存するが、Ｚｎを含む酸化物半導体は、３ｅＶ以上のバンドギャップを有するため、シリコン半導体に比較して、ホットキャリアの発生確率が著しく低く、したがって、高い電圧を印加しても、安定した動作を続けることができるという特徴を有する。
【００５９】
従来技術の消去動作は、電荷が浮遊ゲートからドレインに引き抜かれることで行われる。具体的には、電荷が浮遊ゲート１８のエッジ部から第１絶縁膜２４を介して、ドレイン１５に向かって引き抜かれる。これに対し、本実施の形態では、図４に示すように、金属配線２１は、酸化物半導体層２２、第１絶縁膜２４を介して浮遊ゲート１８と対向するように設けられている。消去動作の際、電荷はこの対向する面全体に向かって引き抜かれる。これにより、従来技術と比較して、短時間で電荷を引き抜くことができる。従って、消去動作に要する時間を短縮することができる。
【００６０】
また、従来技術のように、半導体基板上に設けられた不純物層を消去配線とする場合は、配線抵抗が高いため、消費電力が大きくなる。これに対して、図３及び図４の構成では、消去配線（金属配線２１）として、抵抗の低い金属を材料として用いている。これにより、消去動作時の半導体装置の消費電力を低減させることができる。
【００６１】
また、本実施の形態では、図５に示すように、金属配線２１の幅Ｗ１が、浮遊ゲート１８の幅Ｗ２よりも大きくなるように形成されている。具体的には、金属配線２１は浮遊ゲート１８とオーバーラップする位置に形成され、かつ、その両端部が、浮遊ゲート１８の外側の位置となるように形成されている。即ち、第１絶縁膜２４の浮遊ゲート１８の端部近傍が、金属配線２１とオーバーラップする構造となる。
【００６２】
上記構造により、浮遊ゲート１８は、全面が金属配線２１と対向するように配置される。これにより、浮遊ゲート１８に蓄積されている電荷は、迅速に金属配線２１に引き抜かれる。従って、消去動作に要する時間を効果的に短縮できる。
【００６３】
または、図６に示すように、金属配線２１の幅Ｗ１と、浮遊ゲート１８の幅Ｗ２が同一となるようにしても良い。具体的には、金属配線２１が浮遊ゲート１８とオーバーラップする位置に形成され、その両端部が、浮遊ゲート１８の両端部と一致する位置に形成されていても良い。このような構成であっても、図５の構造と同一の効果を得ることができる。
【００６４】
また、本実施の形態では、酸化物半導体層２２を介して、第１絶縁膜２４と金属配線２１が対向して設けられた構造とした。これにより、酸化物半導体層２２と第１絶縁膜２４との界面における界面準位密度の解析（チャージ・ポンピング法）を行うことができる。従って、半導体装置の信頼性評価を効果的に行うことができる。
【００６５】
以上説明したように、本実施の形態の構成によれば、従来技術と比較して半導体装置の消去動作の高速化を実現できる。また、半導体装置の低消費電力化を実現することができる。また、半導体装置の信頼性評価を効果的に行うことができる。
【００６６】
（実施の形態２）
本実施の形態では、実施の形態１の変形例について説明する。実施の形態１では、金属配線２１の幅が、浮遊ゲート１８の幅より大きいか、又は同一である場合（図５及び図６参照）について説明した。本実施の形態では、金属配線２１の幅が、浮遊ゲート１８の幅よりも小さい例について説明する。
【００６７】
図７に示すように、メモリＴＦＴ１において、金属配線２１の幅Ｗ１は、浮遊ゲート１８の幅Ｗ２よりも小さくなるように形成されている。具体的には、金属配線２１は浮遊ゲート１８とオーバーラップする位置に設けられ、かつ、その両端部が、浮遊ゲート１８よりも内側の位置となるように形成されている。即ち、第１絶縁膜２４の浮遊ゲート１８の端部近傍が、金属配線２１とオーバーラップしない構造となる。
【００６８】
次に、図７に示したメモリＴＦＴ１により消去動作を行う場合について説明する。図８に示すように、消去動作を行う際、浮遊ゲート１８に蓄積されていた電荷は、第１絶縁膜２４および酸化物半導体層２２を介して、金属配線２１に流れる。このとき、電荷は第１絶縁膜２４の浮遊ゲート１８の両端部の位置よりも内側を通過することとなる。
【００６９】
ここで、制御ゲート２６に高電圧が印加されると、第１絶縁膜２４の浮遊ゲート１８の端部近傍は、電界集中により絶縁破壊を引き起こしやすい。本実施の形態では、図７に示した構造とすることで、消去動作の際に、電荷は、第１絶縁膜２４の浮遊ゲート１８の端部近傍を通過しない。よって、電界集中による絶縁破壊を抑制することができる。これにより、メモリＴＦＴの特性劣化を抑制し、書き換え回数を増加させることができる。また、半導体装置の信頼性を向上させることができる。その他の構成については、実施の形態１と同様であるので、説明を省略する。
【００７０】
本実施の形態によれば、実施の形態１で得られる効果に加えて、メモリＴＦＴの劣化を抑制し、書き換え回数を増加させることができる。また、半導体装置の信頼性を向上させることができる。
【００７１】
（実施の形態３）
本発明の一態様に係る半導体装置の構成について説明する。本実施の形態では、ＮＡＮＤ型フラッシュメモリを有する半導体装置に適用した例について説明する。
【００７２】
図９に、ＮＡＮＤ型フラッシュメモリの回路図を示す。図９に示すように、メモリＴＦＴ１〜６が、ｎ行×ｍ列（ｎ、ｍは１以上の整数）のマトリクス状に配置されている。マトリクスの第１行にメモリＴＦＴ１〜３が直列に接続されている。メモリＴＦＴ１の一方の端子（左側の端子）は、選択薄膜トランジスタ（以下、「選択ＴＦＴ」という）３１の一方の端子（右側の端子）に接続されている。メモリＴＦＴ３の一方の端子（右側の端子）は、選択ＴＦＴ３２の一方の端子（左側の端子）に接続されている。選択ＴＦＴ３１の他方の端子（左側の端子）は、ビット線１０に接続されている。選択ＴＦＴ３２の他方の端子（右側の端子）は、ソース線１２に接続されている。ビット線１０は、端子Ｂ１に接続されている。ソース線１２は、端子Ｖｓに接続されている。選択ＴＦＴ３１、３２のゲートは、それぞれ選択線３３、３４に接続されている。選択線３３、３４は、それぞれ端子ＳＴ１、ＳＴ２に接続されている。
【００７３】
マトリクスの第ｎ行には、メモリＴＦＴ４〜６が直列に接続されている。メモリＴＦＴ４の一方の端子（左側の端子）は、選択ＴＦＴ３５の一方の端子（右側の端子）に接続されている。メモリＴＦＴ６の一方の端子（右側の端子）は、選択ＴＦＴ３６の一方の端子（左側の端子）に接続されている。選択ＴＦＴ３５の他方の端子（左側の端子）は、ビット線１１に接続されている。選択ＴＦＴ３６の他方の端子（右側の端子）は、ソース線１２に接続されている。ビット線１１は、端子Ｂｎに接続されている。選択ＴＦＴ３５、３６のゲートは、それぞれ選択線３３、３４に接続されている。
【００７４】
メモリＴＦＴ１、４の各ゲートは、それぞれワード線７に接続されている。ワード線７は、端子Ｗ１に接続されている。同様に、メモリＴＦＴ３、６の各ゲートは、それぞれワード線９に接続されている。ワード線９は、端子Ｗｍに接続されている。
【００７５】
メモリＴＦＴ１〜３、メモリＴＦＴ４〜６のチャネル形成領域は、消去配線１３に接続されている。消去配線１３は、端子Ｖｂに接続されている。
【００７６】
図９に示したメモリＴＦＴ１は、実施の形態１に示したＮＯＲ型フラッシュメモリと同様に、浮遊ゲートに電荷が蓄積されることにより、情報を記憶することができる。
【００７７】
図９の回路図に対応するレイアウト図を、図１０に示す。図１０に示すように、メモリＴＦＴ１には、ソース１４、ドレイン１５が設けられている。メモリＴＦＴ１のソース１４は、メモリＴＦＴ２のドレイン１５ａに接続されている。メモリＴＦＴ１のドレイン１５は、選択ＴＦＴ３１のソース１４ａに接続されている。メモリＴＦＴ１のソース１４及びドレイン１５上を横断するように、浮遊ゲート１８及びワード線７が設けられている。メモリＴＦＴ１において、ワード線７及び浮遊ゲート１８とオーバーラップする位置に、消去配線１３が設けられている。同様にして、メモリＴＦＴ２〜６が構成されている。
【００７８】
図１０のＡ１−Ａ２部の断面図を図１１に示す。図１１に示すように、メモリＴＦＴ１は、ドレイン１５を介して、隣接する選択ＴＦＴ３１（図１０参照）と接続されている。また、メモリＴＦＴ１は、ソース１４を介して、隣接するメモリＴＦＴ２（図１０参照）と接続されている。また、実施の形態１（図３参照）に示したコンタクトホール１６及び金属膜２９は存在しない。図１１のその他の構成については、図３と同様であるので、説明を省略する。
【００７９】
次に、図９に示した回路の書き込み動作について説明する。ここでは、ワード線７に接続されたメモリＴＦＴ１、４のうち、メモリＴＦＴ１のみに”１”の状態を書き込み、その他の（ｎ−１）個のメモリＴＦＴには、”０”の状態を書き込む、一行書き込みの例について説明する。
【００８０】
実施の形態１と同様に、メモリＴＦＴ１に書き込みが行われ、浮遊ゲートに電荷が蓄積された状態を「”１”の状態」と表記する。また、浮遊ゲートに電荷が蓄積されていない状態を「”０”の状態」と表記する。ここでは、メモリＴＦＴが”１”の状態での閾値電圧が７Ｖであり、”０”の状態での閾値電圧が２Ｖであると仮定する。
【００８１】
まず、ソース線１２をＧＮＤに接続する。次に、ビット線１０をＧＮＤに接続し、その他の（ｎ−１）本のビット線には、１０Ｖ程度の電圧を印加する。次に、選択線３３に１２Ｖ程度の電圧を印加して、選択ＴＦＴ３１、３５をオンにする。一方、選択線３４をＧＮＤに接続して、選択ＴＦＴ３２、３６をオフにする。
【００８２】
次に、ワード線７に２０Ｖ程度の高電圧を印加し、その他の（ｍ−１）本のワード線に１０Ｖ程度の電圧を印加する。すると、ワード線７に接続されたｎ個のメモリＴＦＴのうち、メモリＴＦＴ１では、制御ゲートと金属配線との間に、２０Ｖ程度の高電圧が印加される。この高電圧による電界により、浮遊ゲートと金属配線との間にトンネル電流が流れる。この結果、浮遊ゲートに電荷が注入され、メモリＴＦＴ１に”１”の状態が書き込まれる。
【００８３】
これに対して、上記（ｍ−１）本のワード線に接続されたｎ×（ｍ−１）個のメモリＴＦＴでは、制御ゲートと金属配線との間に、１０Ｖ程度の電圧が印加されている。しかし、この電圧による電界ではトンネル電流は流れず、浮遊ゲートに電荷が注入されることはない。従って、上記メモリＴＦＴの浮遊ゲートへの電荷注入は行われない。このようにして、一行書き込みが行われる。
【００８４】
次に、読み出し動作について説明する。ここでは、メモリＴＦＴ１の情報を読み出す例について説明する。まず、ソース線１２をＧＮＤに接続する。次に、選択線３３、３４に３Ｖ程度の電圧を印加して、選択ＴＦＴ３１、３２、３５、３６を全てオンとする。次に、ワード線７以外の（ｍ−１）本のワード線８、９に８Ｖ程度の電圧を印加して、これらのワード線に接続されたｎ×（ｍ−１）個のメモリＴＦＴ２、３、５、６を全てオンとする。
【００８５】
次に、ワード線７に４Ｖ程度の電圧を印加し、さらにビット線１０に微小な電圧（１Ｖ程度）を印加する。メモリＴＦＴ１の状態が”１”ならば、メモリＴＦＴ１はオフのままであり、ソースとドレインの間に電流は流れない。メモリＴＦＴ１の状態が”０”ならば、メモリＴＦＴ１はオンとなり、ソースとドレインの間に電流が流れる。このようにして、メモリＴＦＴ１のソースとドレインの間の電流を検出することにより、メモリＴＦＴ１が”１”の状態または”０”の状態のいずれであるかを読み出せる。
【００８６】
次に、消去動作について説明する。ここでは、全てのメモリＴＦＴを”０”の状態とする、一括消去の方法について説明する。まず、ソース線１２と、ｎ本全てのビット線１０、１１を浮遊状態とする。このとき、選択ＴＦＴ３１、３２、３５、３６は、オンであってもオフであっても良い。
【００８７】
次に、この状態でｍ本全てのワード線７〜９に−２０Ｖ程度の電圧を印加する。さらに、消去配線１３に３Ｖ程度の電圧を印加する。これにより、図１１に示した金属配線２１と制御ゲート２６との間に、電界が発生する。この電界により、実施の形態１と同様に、第１絶縁膜２４および酸化物半導体層２２を介して、浮遊ゲート１８に蓄積された電荷は、金属配線２１に流れる。このようにして、メモリＴＦＴ１の消去動作が行われる。
【００８８】
以上説明した構成により、ＮＡＮＤ型フラッシュメモリを有する半導体装置においても、実施の形態１乃至２と同様の効果を得ることができる。その他の構成については、実施の形態１及び２と同様であるので、説明を省略する。
【００８９】
以上説明したように、本実施の形態の構成によれば、ＮＡＮＤ型フラッシュメモリ回路においても、実施の形態１乃至２と同様の効果を得ることができる。
【００９０】
（実施の形態４）
実施の形態１乃至３では、チャネル形成領域、ソース及びドレインの上方に浮遊ゲート及び制御ゲートが設けられた、所謂トップゲート構造の例について説明した。本実施の形態では、絶縁基板上に制御ゲートが設けられ、その上方にチャネル形成領域、ソース及びドレインが形成された、所謂ボトムゲート構造の例について説明する。
【００９１】
ＮＯＲ型フラッシュメモリに適用した場合のレイアウト図を図１２に示す。消去配線１３は、メモリＴＦＴ１〜６において、ビット線１０とソース線１２との間を蛇行し、ワード線７〜９及び各メモリＴＦＴの浮遊ゲートとオーバーラップするように設けられている。また、消去配線１３は、ビット線１０及びソース線１２と同一の層により形成されている。
【００９２】
また、図１２のＡ１―Ａ２部の断面図を図１３に示す。図１３に示すように、絶縁基板１９の表面上に、下地絶縁膜２０が設けられている。下地絶縁膜２０の上に、制御ゲート２６が設けられている。制御ゲート２６の上面及び側面を覆うように、第１絶縁膜（ゲート絶縁膜）３７が設けられている。第１絶縁膜３７の上に、浮遊ゲート１８が設けられている。浮遊ゲート１８の上面及び側面を覆うように、第２絶縁膜（トンネル絶縁膜）３８が設けられている。第２絶縁膜３８の上に、酸化物半導体層２２が設けられている。酸化物半導体層２２の上面には、この層に接するように、金属配線２１が設けられている。金属配線２１は、図１２で示した消去配線１３に相当するものである。
【００９３】
金属配線２１の両側には、金属材料もしくは酸化物材料等の導電性材料によりソース１４及びドレイン１５が設けられている。ソース１４及びドレイン１５を構成する材料は実施の形態１で示したようにトランジスタの機能を生じさせるために適切なものを選択する。ソース１４は、ソース線１２に接続されている。ドレイン１５は、ビット線１０に接続されている。なお、ソース１４とソース線１２を別材料で構成し，ドレイン１５とビット線１０を別材料で構成してもよいが、同一のものとしてもよい。同様なことは金属配線２１と消去配線１３についても言える。かくすると、作製工程を省略することができる。
【００９４】
なお、酸化物半導体を用いるトランジスタのソースやドレインとするのに適した材料は必ずしも抵抗率の低いものであるとは限らない。やむなく抵抗率がそれほど低くないものを使用せざるをえない場合には、酸化物半導体に接する部分のみ、その材料を使用し、その他の部分を抵抗率の低い材料（例えば、アルミニウム等）で構成すればよい。例えば、ソースやドレインとするのに適した材料で厚さ５ｎｍ以上、好ましくは２０ｎｍ以上の第１の層を形成し、その上に抵抗率の低い材料で第２の層を設ければよい。第１の層の厚さを５ｎｍ未満とすることは、第２の層の影響が酸化物半導体層に及ぶので好ましくない。
【００９５】
この効果は、第１の層の材料によっても異なり、一般にキャリア濃度の低い材料では、第２の層の影響が酸化物半導体層に及ばないようにするには、第１の層を厚くする必要がある。
【００９６】
さらに、金属配線２１は、ソース１４及びドレイン１５と同一の層で設けることができる。即ち、消去配線がビット線及びソース線と同一の層で設けられている。これにより、実施の形態１乃至３で示した構造と比較して、さらに半導体装置を製造する際の工程数を削減することができる。
【００９７】
ＮＯＲ型フラッシュメモリの動作については、実施の形態１と同様であるので、説明を省略する。また、金属配線２１の幅が、浮遊ゲート１８の幅以上の場合や、浮遊ゲート１８の幅よりも小さい例については、実施の形態１及び２と同様であるので、説明を省略する。
【００９８】
次に、本実施の形態をＮＡＮＤ型フラッシュメモリに適用した場合のレイアウト図を図１４に示す。図１４に示すように、消去配線１３は、ビット線１０及びソース線１２と同一の層により形成されている。これにより、ＮＡＮＤフラッシュ型メモリに適用した場合であっても、実施の形態１乃至３で示した構造と比較して、半導体装置を製造する際の工程数を削減することができる。
【００９９】
図１４のＡ１−Ａ２部の断面図を図１５に示す。図１５に示すように、メモリＴＦＴ１は、ドレイン１５を介して、隣接する選択ＴＦＴ３１（図１４参照）に接続されている。また、メモリＴＦＴ１は、ソース１４を介して、隣接するメモリＴＦＴ２（図１４参照）に接続されている。ＮＡＮＤ型フラッシュメモリの動作については、実施の形態３と同様であるので、説明を省略する。また、図１５のその他の構成については、図１３と同様であるので、説明を省略する。
【０１００】
以上、説明したように、本実施の形態によれば、実施の形態１乃至３で得られる効果に加えて、消去配線を形成するための工程数を削減することができる。
【０１０１】
（実施の形態５）
本実施の形態では、トップゲート構造の半導体装置の製造方法について、図１６（Ａ）〜（Ｅ）を参照しながら説明する。本実施の形態の半導体装置は、実施の形態１乃至３で説明したものとは異なる構造を有する。ここでは、図９に示すＮＡＮＤ型フラッシュメモリの製造方法について説明する。
【０１０２】
まず、図１６（Ａ）に示すように、絶縁基板１９上に、下地絶縁膜２０を形成する。その上に、全面にタングステン等の金属膜を形成する。次に、リソグラフィ及びエッチングを用いて金属膜をパターニングして、図１６（Ａ）に示すように、金属配線２１を形成する。金属配線２１は、最終的に完成するメモリＴＦＴの消去配線として機能する。
【０１０３】
上記絶縁基板１９としては、ガラス基板、石英基板等を用いるとよい。下地絶縁膜２０としては、ＣＶＤ法やスパッタリング法等を用いて、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜（ＳｉＯｘＮｙ）（ｘ＞ｙ＞０）、窒化酸化シリコン膜（ＳｉＮｘＯｙ）（ｘ＞ｙ＞０）を形成するとよい。
【０１０４】
下地絶縁膜２０を２層構造とする場合は、第１層目の絶縁膜として窒化酸化シリコン膜を形成し、第２層目の絶縁膜として酸化窒化シリコン膜を形成する。また、第１層目の絶縁膜として窒化シリコン膜を形成し、第２層目の絶縁膜として酸化シリコン膜を形成してもよい。このように下地絶縁膜２０を形成することにより、Ｎａなどのアルカリ金属やアルカリ土類金属が、この上に形成する素子に拡散することを抑制できる。なお、絶縁基板１９として石英を用いる場合には、下地絶縁膜２０を形成しなくてもよい。
【０１０５】
上記金属膜は、単層又は積層構造とすることもできる。金属膜の材料としては、タングステン（Ｗ）以外にも、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等から選択された金属を用いる。または、これらの金属を主成分とする合金、もしくは化合物を材料として形成しても良い。
【０１０６】
次に、金属配線２１及び下地絶縁膜２０の上に、島状の酸化物半導体層２２ａ、２２ｂ、２２ｃを形成する。酸化物半導体層２２ｂは、金属配線２１の上面及び側面を覆うように形成されている。
【０１０７】
以下、酸化物半導体層２２ａ、２２ｂ、２２ｃを形成する方法について、詳細に説明する。上記酸化物半導体層に使用する酸化物半導体の例として、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系の酸化物半導体が挙げられる。
【０１０８】
本実施の形態では、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体ターゲットを用いて、酸化物半導体層をスパッタリング法により形成する。
【０１０９】
上記スパッタリング法のターゲットとして、例えば、組成比として、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ％］（すなわち、Ｉｎ：Ｇａ：Ｚｎ＝１：１：０．５［ａｔｏｍ％］）を用いることができる。または、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［ａｔｏｍ％］、またはＩｎ：Ｇａ：Ｚｎ＝１：１：２［ａｔｏｍ％］の組成比を有するターゲットを用いても良い。酸化物半導体ターゲットの充填率は９０％以上１００％以下、好ましくは９５％以上（例えば９９．９％）である。充填率の高い酸化物半導体ターゲットを用いることにより、緻密な酸化物半導体層を形成できる。また、酸化物半導体ターゲットに吸着される水分を減らすことができる。
【０１１０】
上記酸化物半導体層を形成する際の雰囲気は、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、または、希ガス（代表的にはアルゴン）と酸素との混合雰囲気とするのが好適である。具体的には、例えば、水素、水、水酸基、水素化物などの不純物が、１ｐｐｍ以下、（望ましくは１０ｐｐｂ以下）にまで除去された高純度ガスを用いるのが好適である。
【０１１１】
また、上記酸化物半導体層を形成する際には、減圧状態に保持された処理室内に基板を保持し、基板温度を１００℃以上６００℃以下、好ましくは２００℃以上４００℃以下とする。これにより、酸化物半導体層に含まれる不純物濃度を低減でき、スパッタリングによる損傷が軽減される。
【０１１２】
さらに、処理室内の残留水分を除去しつつ、水素および水が除去されたスパッタガスを導入し、上記ターゲットを用いて酸化物半導体層を形成する。スパッタリング処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることができる。排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等が排気されるため、酸化物半導体層に含まれる不純物の濃度を低減できる。
【０１１３】
上記酸化物半導体層の形成条件として、例えば、絶縁基板とターゲットの間との距離を１００ｍｍ、圧力を０．６Ｐａ、直流（ＤＣ）電力を０．５ｋＷ、雰囲気を酸素（酸素流量比率１００％）雰囲気とすることができる。形成する酸化物半導体層の厚さは、５０ｎｍ〜２００ｎｍ、好ましくは５ｎｍ〜３０ｎｍとする。なお、パルス直流（ＤＣ）電源を用いることにより、成膜時に発生する粉状物質等の発生が軽減でき、膜厚ばらつきが小さくなるため、好ましい。
【０１１４】
なお、酸化物半導体層をスパッタ法により形成する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、下地絶縁膜２０及び金属配線２１の表面をクリーニングしてもよい。ここで、逆スパッタとは、処理表面にイオンを衝突させることによってその表面を改質する方法のことをいう。処理表面にイオンを衝突させる方法としては、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、基板付近にプラズマを生成する方法などがある。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを用いても良い。
【０１１５】
以上のように、酸化物半導体層を形成した後、リソグラフィ及びエッチングによりパターニングを行う。これにより、図１６（Ａ）に示すように、酸化物半導体層２２ａ、２２ｂ、２２ｃを形成する。その後、酸化物半導体層２２ａ、２２ｂ、２２ｃの電子キャリア濃度が１×１０１６ｃｍ−３未満、好ましくは１×１０１２ｃｍ−３未満となるように適切な熱処理を施す。
【０１１６】
次に、酸化物半導体層２２ａ、２２ｂ、２２ｃの上面及び側面を覆うように、第１絶縁膜（トンネル絶縁膜）２４ａ、２４ｂ、２４ｃを形成する。第１絶縁膜２４ｂは、最終的に形成されるメモリＴＦＴのトンネル絶縁膜として機能する膜である。
【０１１７】
ここでは、プラズマＣＶＤ法やスパッタ法により第１絶縁膜２４ａ、２４ｂ、２４ｃを形成する。この際、高密度プラズマを用いると品質のよい絶縁膜が得られるので好ましい。
【０１１８】
第１絶縁膜２４ａ、２４ｂ、２４ｃは酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、または窒化酸化珪素膜を、単層で、或いは積層させて形成することができる。例えば、成膜ガスとして、シラン及び一酸化窒素を用いて酸化窒化珪素膜よりなる絶縁膜を成膜し、これを用いることができる。
【０１１９】
成膜時の雰囲気としては、酸素雰囲気、希ガスもしくは窒素雰囲気、あるいは、それらの混合雰囲気を用いればよい。希ガスとしては、例えばＡｒを用いることができる。また、ＡｒとＫｒを混合したガスを用いてもよい。なお、高密度プラズマを用いて第１絶縁膜２４ａ、２４ｂ、２４ｃを成膜するに際し、希ガス雰囲気中で行った場合、第１絶縁膜２４ａ、２４ｂ、２４ｃは、プラズマ処理に用いた希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）を含んでいる場合がある。
【０１２０】
次に、下地絶縁膜２０及び絶縁第１絶縁膜２４ａ、２４ｂ、２４ｃの上に導電膜３９を形成する。導電膜３９は、最終的に完成するメモリＴＦＴの浮遊ゲートとして機能する膜である。ここでは、導電膜３９は下層膜の上に、金属もしくはその合金、又は金属酸化物、金属窒化物、等の上層膜を積層した積層膜により形成する。
【０１２１】
下層膜としては、例えば、ゲルマニウムを主成分とする膜を１〜２０ｎｍ、好ましくは１〜１０ｎｍの膜厚で形成する。この膜は、ゲルマニウム元素を含む雰囲気中（例えば、ＧｅＨ４）でプラズマＣＶＤ法により形成できる。また、水素で５％〜１０％に希釈されたゲルマン（ＧｅＨ４）ガスを用い、絶縁基板１９の加熱温度を２００〜３５０℃として、１３．５６ＭＨｚ〜６０ＭＨｚ（例えば、２７ＭＨｚ）の高周波電力を印加することで、ゲルマニウム膜を形成しても良い。
【０１２２】
上層膜としては、例えば、タンタル膜を１〜２０ｎｍ、好ましくは１〜１０ｎｍの膜厚で形成する。その他にも、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、ニッケル（Ｎｉ）などの高融点金属を用いることができる。また、上記高融点金属に、ニオブ、ジルコニウム、セリウム、イットリウム、ハフニウムを用いて、合金を形成しても良い。
【０１２３】
また、上層膜として、上記高融点金属の金属酸化物もしくは金属窒化物を用いることもできる。金属酸化物としては、酸化タンタル、酸化チタン、酸化モリブデンなどを用いることができる。これらの金属酸化物は、スパッタリング法や電子ビーム蒸着法などで形成することができる。金属窒化物としては、窒化タンタル、窒化タングステン、窒化モリブデン、窒化チタンなどを用いることができる。これらの金属窒化物は、当該金属窒化物のターゲットを用いたスパッタリング法により形成することができる。
【０１２４】
このように浮遊ゲートの上層膜を金属等で形成することにより、浮遊ゲートの安定化を図ることができる。
【０１２５】
次に、導電膜３９を選択的にエッチングし、さらに第１絶縁膜２４ａ、２４ｃを除去する。これにより、図１６（Ｂ）に示すように、酸化物半導体層２２ｂの上に、第１絶縁膜２４ｂ及び導電膜３９を残存させる。さらに、新たなレジストマスクを形成し、導電膜３９を選択的にエッチングして、図１６（Ｃ）に示すように、浮遊ゲート１８を形成する。ここで、注意しなければならないことは、本実施の形態では、浮遊ゲート１８の幅を金属配線２１の幅よりも広くする必要があることである。これは、ソースとドレインの形成方法が、他の実施例と異なるためであるが、詳細は後で説明する。
【０１２６】
次に、酸化物半導体層２２ａ、２２ｃ、第１絶縁膜２４ｂ、浮遊ゲート１８を覆うように、第２絶縁膜２５を形成する。例えば、ＣＶＤ法やスパッタリング法等を用いて、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜（ＳｉＯｘＮｙ）（ｘ＞ｙ＞０）、窒化酸化シリコン膜（ＳｉＮｘＯｙ）（ｘ＞ｙ＞０）、ゲルマニウム酸化膜、ゲルマニウム窒化膜の何れかの膜を５ｎｍ〜５０ｎｍの膜厚で形成する。第２絶縁膜２５は、上記の膜を複数積層した、積層構造であっても良い。
【０１２７】
なお、酸化物半導体層２２ｂの上に形成された第２絶縁膜２５は、最終的に完成するメモリＴＦＴのゲート絶縁膜として機能する膜である。また、酸化物半導体層２２ａ、２２ｃの上に形成された第２絶縁膜２５は、最終的に完成する選択トランジスタのゲート絶縁膜として機能する膜である。
【０１２８】
次に、第２絶縁膜２５の上に、全面に導電膜を形成する。この導電膜は、最終的にメモリＴＦＴの制御ゲート、選択トランジスタのゲートとして機能する膜である。例えば、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等のうち、何れかの金属を用いた金属膜、何れかの金属を主成分とする合金膜を形成する。その他、導電膜は、上記金属膜又は合金膜を窒化した金属窒化膜や、リンなどの不純物をドープした半導体膜であっても良い。また、導電膜は、上述した膜の単層膜であっても良いし、複数の膜を積層した積層膜であっても良い。
【０１２９】
ここでは、下層膜として窒化タンタルを形成し、その上にタングステンを形成した積層構造の導電膜を形成する。その他にも、下層の膜として、窒化タングステン膜、窒化モリブデン膜又は窒化チタン膜等を用いることができる。また、上層膜として、タンタル、モリブデン、チタン等の膜を用いることもできる。
【０１３０】
次に、上記導電膜を選択的にエッチングして、酸化物半導体層２２ｂ及び浮遊ゲート１８の上方で、第２絶縁膜２５の上に、制御ゲート２６を形成する。つまり、制御ゲート２６は、第２絶縁膜２５を介して、浮遊ゲート１８とオーバーラップしている。これと同時に、酸化物半導体層２２ａの上方に、第２絶縁膜２５を介してゲート２６ａを形成し、酸化物半導体層２２ｃの上方に、第２絶縁膜２５を介してゲート２６ｃを形成する。
【０１３１】
さらに、制御ゲート２６、ゲート２６ａおよび２６ｃ、ならびに浮遊ゲート１８をマスクとして、酸化物半導体層２２ａ、２２ｂ、２２ｃにイオンを注入する。ここで注入するイオンとしては、水素イオン、あるいはチタン、亜鉛、ガリウム等の遷移金属で、かつ、酸化されやすいイオン、さらにはリンや硼素のイオンを用いる。
【０１３２】
水素イオンを注入した場合には、そのまま、酸化物半導体内でドナーとなり、酸化物半導体に電子を供給するため、水素イオンを注入された部分の酸化物半導体はｎ型となる。
また、遷移金属のイオンや硼素イオン、リンイオンを注入した場合には、これらは酸化物半導体から酸素を奪うので、酸化物半導体に酸素欠損が生じる。酸素欠損は酸化物半導体に電子を供給するため、イオンを注入された部分の酸化物半導体はｎ型となる。
【０１３３】
酸化物半導体の電子キャリア濃度は注入するイオンの量により制御できる。酸化物半導体のイオンの注入された部分のキャリア濃度が１×１０１９ｃｍ−３以上、好ましくは、１×１０２０ｃｍ−３以上となるようにする。
【０１３４】
このようにして、図１６（Ｄ）に示すように、酸化物半導体層２２ａ、２２ｂ、２２ｃに、ソース１４ａ、１４ｂ、１４ｃとドレイン１５ａ、１５ｂ、１５ｃを形成する。同時にチャネル形成領域２３ａ、２３ｂ、２３ｃが画定する。このとき、金属配線２１は、ソース１４ｂとドレイン１５ｂの少なくとも一方、好ましくは双方から離れるように形成される必要がある。もし、金属配線２１がソース１４ｂとドレイン１５ｂの双方に接すると、ソース１４ｂとドレイン１５ｂの間が常時導通する状態となり、トランジスタ特性が得られないためである。
【０１３５】
なお、シリコン半導体でのイオン注入によるソース及びドレインの形成では、その後にアニールにより半導体の結晶性を回復させて、ソースとドレインの導電率を高める必要があるが、酸化物半導体においては、アニールをおこなわなくてもイオン注入処理のみによって十分な導電率が得られる。これは酸化物半導体がアモルファス状態でも十分な導電性を示すという特殊な性質のためである。
【０１３６】
次に、制御ゲート２６、及びゲート２６ａ、２６ｃの上に、層間絶縁膜２７を形成する。さらに、層間絶縁膜２７を貫通し、酸化物半導体層２２ａ、２２ｂ、２２ｃのソースとドレインの上面に達するコンタクトホールを開口する。そして、コンタクトホールを埋め込むようにして金属膜を形成する。そして、リソグラフィ及びエッチングにより、図１６（Ｅ）に示すように、ビット線１０、配線１０ａ、ソース線１２、配線１２ａを形成する。以上説明した工程により、図１６（Ｅ）に示すように、トップゲート構造のＮＡＮＤ型フラッシュメモリを形成することができる。
【０１３７】
上記製造方法により、半導体装置の消去動作の短縮化、消費電力の低減させる効果に加えて、メモリＴＦＴの劣化を抑制し、書き換え回数を増加させることができる。また、半導体装置の信頼性を向上させることができる。
【０１３８】
（実施の形態６）
本実施の形態では、ボトムゲート構造の半導体装置の製造方法について、図１７（Ａ）〜（Ｄ）を参照しながら説明する。ここでは、図９に示したＮＡＮＤ型フラッシュメモリの製造方法について説明する。なお、各部分や機能が実施の形態５と重複する部分については詳細な説明は省略する。
【０１３９】
まず、図１７（Ａ）に示すように、絶縁基板１９上に下地絶縁膜２０を形成する。次に、下地絶縁膜２０の上に、導電膜を形成する。本実施の形態では、ＣＶＤ法によりタングステン膜を２００ｎｍ形成する。そして、導電膜を選択的にエッチングして、制御ゲート２６、ゲート２６ａ、２６ｃを形成する。制御ゲート２６は、最終的に完成するメモリＴＦＴの制御ゲートとして機能する。ゲート２６ａ、２６ｃは、最終的に完成する選択ＴＦＴのゲートとして機能する。
【０１４０】
次に、制御ゲート２６及びゲート２６ａ、２６ｃの上に、第１絶縁膜３７を形成する。第１絶縁膜３７は、最終的に完成するメモリＴＦＴ、選択ＴＦＴのゲート絶縁膜として機能する膜である。本実施の形態では、スパッタ法により形成した厚さ１００ｎｍの酸化珪素膜を用いる。
【０１４１】
次に、図１７（Ａ）に示すように、第１絶縁膜３７の上に導電膜３９を形成する。本実施の形態では、厚さ１００ｎｍのタンタル膜をスパッタ法によって形成する。
【０１４２】
次に、導電膜３９を選択的にエッチングして、第１絶縁膜３７の上に、浮遊ゲート１８を形成する。このとき、浮遊ゲート１８は、制御ゲート２６とオーバーラップする位置に形成される。次に、浮遊ゲート１８の上、及び第１絶縁膜３７の上に、第２絶縁膜３８を形成する。第２絶縁膜３８は、最終的に完成するメモリＴＦＴのトンネル絶縁膜として機能する。本実施の形態では、スパッタ法により形成した厚さ２０ｎｍの酸化珪素膜を用いる。
【０１４３】
次に、全面に金属よりなる層を形成する。本実施の形態では、スパッタ法により、厚さ１００ｎｍのチタン膜を形成する。そして、これを選択的にエッチングして、図１７（Ｃ）に示すように、ビット線１０、選択ＴＦＴのソースとそれに隣接するメモリＴＦＴのドレインとを結ぶ配線１０ａ、ソース線１２、選択ＴＦＴのドレインとそれに隣接するメモリＴＦＴのソースとを結ぶ配線１２ａを形成する。
【０１４４】
次に、図１７（Ｃ）に示すように、全面に酸化物半導体層２２を形成する。本実施例では、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１の比率の酸化物ターゲットを用いて、スパッタリング法により厚さ３０ｎｍに形成する。成膜の条件等は、他の実施の形態で示した方法を使用するとよい。本実施の形態では、酸化物半導体層２２中の電子キャリア濃度とホールキャリア濃度を共に１×１０１２ｃｍ−３未満となるようにする。
【０１４５】
次に、酸化物半導体層２２の上に接して、全面に金属膜を形成する。本実施例では、仕事関数が酸化物半導体層２２の電子親和力よりも大きな白金を、スパッタ法により厚さ２００ｎｍ形成する。そして、金属膜を選択的にエッチングして、図１７（Ｄ）に示すように、金属配線２１を形成する。金属配線２１は、メモリＴＦＴの消去配線として機能する。さらに、回路の保護のための層間絶縁膜２７を形成する。必要があれば、さらに、上層の配線を形成してもよい。以上説明した工程により、ボトムゲート構造のＮＡＮＤ型フラッシュメモリを形成することができる。
【０１４６】
本実施の形態では、酸化物半導体層２２を実施の形態５に示すような島状とはしないが、酸化物半導体層２２の電子キャリア濃度とホールキャリア濃度が共に１×１０１２ｃｍ−３未満であるので、暗抵抗が極めて高い。半導体装置は一般に回路が光に曝されないように使用されるので、酸化物半導体層２２を物理的に分断しなくとも、素子間の分離ができるのである。
【０１４７】
（実施の形態７）
本実施の形態では、実施の形態１乃至６で得られる半導体装置を搭載した電子機器の例について、図１８（Ａ）〜（Ｅ）を用いて説明する。上記半導体装置は、電力の供給がない場合でも、情報を保持することが可能である。また、書き込み、消去に伴う劣化を抑制することができる。さらに、その動作も高速である。このため、当該半導体装置を用いて新たな構成の電子機器を提供することが可能である。なお、上記半導体装置は、集積化されて回路基板などに実装され、各電子機器の内部に搭載される。
【０１４８】
図１８（Ａ）は、実施の形態１乃至６で得られる半導体装置を含むノート型のパーソナルコンピュータであり、本体３０１、筐体３０２、表示部３０３、キーボード３０４などによって構成されている。本発明の一態様に係る半導体装置をノート型のパーソナルコンピュータに適用することで、電力の供給がない場合でも、情報を保持することが可能である。また、書き込み、消去に伴う劣化を抑制できる。さらに、その動作も高速である。このため、本発明の一態様に係る半導体装置をノート型のパーソナルコンピュータに適用することは好適である。
【０１４９】
図１８（Ｂ）は、実施の形態１乃至６で得られる半導体装置を含む携帯情報端末（ＰＤＡ）であり、本体３１１には表示部３１３と、外部インターフェイス３１５と、操作ボタン３１４等が設けられている。また操作用の付属品としてスタイラス３１２がある。本発明の一態様に係る半導体装置をＰＤＡに適用することで、電力の供給がない場合でも、情報を保持することが可能である。また、書き込み、消去に伴う劣化を抑制できる。さらに、その動作も高速である。このため、本発明の一態様に係る半導体装置をＰＤＡに適用することは好適である。
【０１５０】
図１８（Ｃ）に、実施の形態１乃至６で得られる半導体装置を含む電子ペーパーの一例として、電子書籍３２０を示す。電子書籍３２０は、筐体３２１および筐体３２３の２つの筐体で構成されている。筐体３２１および筐体３２３は、軸部３３７により一体とされており、該軸部３３７を軸として開閉動作を行うことができる。このような構成により、電子書籍３２０は、紙の書籍のように用いることが可能である。本発明の一態様に係る半導体装置を電子ペーパーに適用することで、電力の供給がない場合でも、情報を保持することが可能である。また、書き込み、消去に伴う劣化を抑制できる。さらに、その動作も高速である。このため、本発明の一態様に係る半導体装置を電子ペーパーに適用することは好適である。
【０１５１】
筐体３２１には表示部３２５が組み込まれ、筐体３２３には表示部３２７が組み込まれている。表示部３２５および表示部３２７は、続き画面を表示する構成としてもよいし、異なる画面を表示する構成としてもよい。異なる画面を表示する構成とすることで、例えば右側の表示部（図１８（Ｃ）では表示部３２５）に文章を表示し、左側の表示部（図１８（Ｃ）では表示部３２７）に画像を表示することができる。
【０１５２】
また、筐体３２１は、電源３３１、操作キー３３３、スピーカー３３５などを備えている。操作キー３３３により、頁を送ることができる。なお、筐体の表示部と同一面にキーボードやポインティングデバイスなどを備える構成としてもよい。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子、またはＡＣアダプタおよびＵＳＢケーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構成としてもよい。さらに、電子書籍３２０は、電子辞書としての機能を持たせた構成としてもよい。
【０１５３】
また、電子書籍３２０は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。
【０１５４】
なお、電子ペーパーは、情報を表示するものであればあらゆる分野に適用することが可能である。例えば、電子書籍以外にも、ポスター、電車などの乗り物の車内広告、クレジットカード等の各種カードにおける表示などに適用することができる。
【０１５５】
図１８（Ｄ）に、実施の形態１乃至６で得られる半導体装置を含む携帯電話機の例を示す。当該携帯電話機は、筐体３４０および筐体３４１の二つの筐体で構成されている。筐体３４１は、表示パネル３４２、スピーカー３４３、マイクロフォン３４４、ポインティングデバイス３４６、カメラ用レンズ３４７、外部接続端子３４８などを備えている。また、筐体３４１は、当該携帯電話機の充電を行う太陽電池セル３４９、外部メモリスロット３５０などを備えている。また、アンテナは筐体３４１の内部に内蔵されている。本発明の一態様に係る半導体装置を携帯電話機に適用することで、電力の供給がない場合でも、情報を保持することが可能である。また、書き込み、消去に伴う劣化を抑制できる。さらに、その動作も高速である。このため、本発明の一態様に係る半導体装置を携帯電話機に適用することは好適である。
【０１５６】
表示パネル３４２はタッチパネル機能を備えており、図１８（Ｄ）には映像表示されている複数の操作キー３４５を点線で示している。なお、当該携帯電話は、太陽電池セル３４９で出力される電圧を各回路に必要な電圧に昇圧するための昇圧回路を実装している。また、上記構成に加えて、非接触ＩＣチップ、小型記録装置などを内蔵した構成とすることもできる。
【０１５７】
表示パネル３４２は、使用形態に応じて表示の方向が適宜変化する。また、表示パネル３４２と同一面上にカメラ用レンズ３４７を備えているため、テレビ電話による通話が可能である。スピーカー３４３およびマイクロフォン３４４は音声通話に限らず、テレビ電話、録音、再生などが可能である。さらに、筐体３４０と筐体３４１はスライドにより、図１８（Ｄ）のように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。
【０１５８】
外部接続端子３４８はＡＣアダプタやＵＳＢケーブルなどの各種ケーブルと接続可能であり、充電やデータ通信が可能になっている。また、外部メモリスロット３５０に記録媒体を挿入し、より大量のデータの保存および移動に対応できる。また、上記機能に加えて、赤外線通信機能、テレビ受信機能などを備えたものであってもよい。
【０１５９】
図１８（Ｅ）に、実施の形態１乃至６で得られる半導体装置を含むデジタルカメラの例を示す。当該デジタルカメラは、本体３６１、表示部（Ａ）３６７、接眼部３６３、操作スイッチ３６４、表示部（Ｂ）３６５、バッテリー３６６などによって構成されている。本発明の一態様に係る半導体装置をデジタルカメラに適用することで、電力の供給がない場合でも、情報を保持することが可能である。また、書き込み、消去に伴う劣化を抑制できる。さらに、その動作も高速である。このため、本発明の一態様に係る半導体装置をデジタルカメラに適用することは好適である。
【０１６０】
図１８（Ｆ）に、実施の形態１乃至６で得られる半導体装置を含むテレビジョン装置の例を示す。テレビジョン装置３７０では、筐体３７１に表示部３７３が組み込まれている。表示部３７３により、映像を表示することが可能である。なお、ここでは、スタンド３７５により筐体３７１を支持した構成を示している。
【０１６１】
テレビジョン装置３７０の操作は、筐体３７１が備える操作スイッチや、別体のリモコン操作機３８０により行うことができる。リモコン操作機３８０が備える操作キー３７９により、チャンネルや音量の操作を行うことができ、表示部３７３に表示される映像を操作することができる。また、リモコン操作機３８０に、当該リモコン操作機３８０から出力する情報を表示する表示部３７７を設ける構成としてもよい。本発明の一態様に係る半導体装置をテレビジョン装置に適用することで、電力の供給がない場合でも、情報を保持することが可能である。また、書き込み、消去に伴う劣化を抑制できる。さらに、その動作も高速である。このため、本発明の一態様に係る半導体装置をテレビジョン装置に適用することは好適である。
【０１６２】
なお、テレビジョン装置３７０は、受信機やモデムなどを備えた構成とするのが好適である。受信機により、一般のテレビ放送の受信を行うことができる。また、モデムを介して有線または無線による通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことが可能である。
【０１６３】
本実施の形態に示した構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【符号の説明】
【０１６４】
１〜６  メモリＴＦＴ
７〜９  ワード線
１０  ビット線
１０ａ  配線
１１  ビット線
１２ａ  配線
１３  消去配線
１４  ソース
１５  ドレイン
１６、１７  コンタクトホール
１８  浮遊ゲート
１９  絶縁基板
２０  下地絶縁膜
２１  金属配線
２２、２２ａ〜２２ｃ  酸化物半導体層
２３ａ〜２３ｃ  チャネル形成領域
２４  第１絶縁膜（トンネル絶縁膜）
２５  第２絶縁膜（ゲート絶縁膜）
２６、２６ｂ  制御ゲート
２６ａ、２６ｃ  ゲート
２７  層間絶縁膜
２８、２９  金属膜
３１、３２  選択ＴＦＴ
３３、３４  選択線
３５、３６  選択ＴＦＴ
３７  第１絶縁膜（ゲート絶縁膜）
３８  第２絶縁膜（トンネル絶縁膜）
３９  導電膜
【図１】
0005576260.tif 000002
【図２】
0005576260.tif 000003
【図３】
0005576260.tif 000004
【図４】
0005576260.tif 000005
【図５】
0005576260.tif 000006
【図６】
0005576260.tif 000007
【図７】
0005576260.tif 000008
【図８】
0005576260.tif 000009
【図９】
0005576260.tif 000010
【図１０】
0005576260.tif 000011
【図１１】
0005576260.tif 000012
【図１２】
0005576260.tif 000013
【図１３】
0005576260.tif 000014
【図１４】
0005576260.tif 000015
【図１５】
0005576260.tif 000016
【図１６】
0005576260.tif 000017
【図１７】
0005576260.tif 000018
【図１８】
0005576260.tif 000019