(57)【要約】  Ｘ方向に延びるビット線（ＢＬ）とＹ方向に延びるワード線（ＷＬ）との交点位置にメモリセル（ＭＣ）が形成されている。Ｚ方向に揃ったビット線（ＢＬ）群毎に構成された、ワード線（ＷＬ）が共通の複数の基本アレイ面が、Ｙ方向に並んで配置されている。各基本アレイ面において、偶数層ビット線および奇数層ビット線がそれぞれ共通に接続されており、選択スイッチ素子（１０１〜１０４）は共通接続された偶数層ビット線とグローバルビット線（ＧＢＬ）との接続／非接続を切替制御し、選択スイッチ素子（１１１〜１１４）は共通接続された奇数層ビット線とグローバルビット線（ＧＢＬ）との接続／非接続を切替制御する。
2009001534.tif 000002
【特許請求の範囲】
【請求項１】
電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化型素子を有するメモリセルを備えた抵抗変化型不揮発性記憶装置であって、
基板と、
前記基板の上に形成されており、複数の前記メモリセルが配置されたメモリセルアレイとを備え、
前記メモリセルアレイにおいて、
前記各メモリセルは、Ｘ方向に延び、複数の層に形成されたビット線と、Ｙ方向に延び、ビット線間の各層に形成されたワード線との交点位置に、それぞれ、当該ビット線と当該ワード線とに挟まれて形成されており、
層が重なる方向であるＺ方向に揃ったビット線群毎に構成された、ワード線が共通の複数の基本アレイ面が、前記Ｙ方向に並んで配置されており、
前記各基本アレイ面において、偶数層のビット線が共通に接続されており、かつ、奇数層のビット線が共通に接続されており、
前記抵抗変化型不揮発性記憶装置は、さらに、
グローバルビット線と、
前記各基本アレイ面毎に設けられた第１および第２の選択スイッチ素子とを備え、
前記第１の選択スイッチ素子は、当該基本アレイ面に係るグローバルビット線と、当該基本アレイ面において共通に接続された偶数層のビット線との電気的な接続／非接続を、偶数層選択信号に従って切替制御するものであり、
前記第２の選択スイッチ素子は、当該基本アレイ面に係るグローバルビット線と、当該基本アレイ面において共通に接続された奇数層のビット線との電気的な接続／非接続を、奇数層選択信号に従って切替制御するものである
ことを特徴とする抵抗変化型不揮発性記憶装置。
【請求項２】
前記第１および第２の選択スイッチ素子は、前記基板に形成されたＭＯＳＦＥＴによって、構成されている
ことを特徴とする請求項１に記載の抵抗変化型不揮発性記憶装置。
【請求項３】
前記第１の選択スイッチ素子を構成するＭＯＳＦＥＴと、前記第２の選択スイッチ素子を構成するＭＯＳＦＥＴとは、ソースまたはドレインとなる拡散領域の一方を共有するＭＯＳＦＥＴペアを構成しており、この共有している拡散領域が前記グローバルビット線と接続されている
ことを特徴とする請求項２に記載の抵抗変化型不揮発性記憶装置
【請求項４】
前記基本アレイ面の数をｎ（ｎは２以上の整数）としたとき、
前記ＭＯＳＦＥＴペアは、ゲート長方向がＹ方向に一致するように配置されており、かつ、Ｘ方向にｎ個、並べて配置されており、
前記第１の選択スイッチ素子を構成する各ＭＯＳＦＥＴのゲートは互いに接続されているとともに、前記第２の選択スイッチ素子を構成する各ＭＯＳＦＥＴのゲートは互いに接続されている
ことを特徴とする請求項３に記載の抵抗変化型不揮発性記憶装置。
【請求項５】
前記Ｘ方向と前記Ｙ方向から形成されるＸＹ平面で見たとき、前記ＭＯＳＦＥＴペアのゲート長方向のサイズをＹｔｒ、ｎ個並んだ前記ＭＯＳＦＥＴペア全体のＸ方向のサイズをＸｔｒ、ビット線の配線ピッチをＹｍ、ワード線の本数をｋ、ワード線の配線ピッチをＸｋとすると、
Ｙｔｒ≦ｎ×Ｙｍ、Ｘｔｒ≦ｋ×Ｘｋ
を満たす
ことを特徴とする請求項４に記載の抵抗変化型不揮発性記憶装置。
【請求項６】
前記ＭＯＳＦＥＴペアは、それぞれ、
前記第１の選択スイッチ素子を構成するＭＯＳＦＥＴが有する、共有されていない拡散領域が、当該基本アレイ面において共通に接続された偶数層のビット線と電気的に接続されており、
前記第２の選択スイッチ素子を構成するＭＯＳＦＥＴが有する、共有されていない拡散領域が、当該基本アレイ面において共通に接続された奇数層のビット線と電気的に接続されている
ことを特徴とする請求項４に記載の抵抗変化型不揮発性記憶装置。
【請求項７】
前記グローバルビット線と前記メモリセルアレイとの間に、配線層が設けられており、
前記配線層において、各基本アレイ面において共通に接続された偶数層のビット線のコンタクト領域がＹ方向に並んで配置されているとともに、各基本アレイ面において共通に接続された奇数層のビット線のコンタクト領域がＹ方向に並んで配置されており、
前記各ＭＯＳＦＥＴペアにおける前記第１の選択スイッチ素子を構成するＭＯＳＦＥＴが有する、共有されていない拡散領域と、当該基本アレイ面において共通に接続された偶数層のビット線のコンタクトとを接続する配線、および、前記各ＭＯＳＦＥＴペアにおける前記第２の選択スイッチ素子を構成するＭＯＳＦＥＴが有する、共有されていない拡散領域と、当該基本アレイ面において共通に接続された奇数層のビット線のコンタクトとを接続する配線が、前記配線層に形成されている
ことを特徴とする請求項６に記載の抵抗変化型不揮発性記憶装置。
【請求項８】
共通に接続されたビット線のコンタクトビアは、前記配線層におけるコンタクト領域から、基板に対して垂直方向に延びている
ことを特徴とする請求項７に記載の抵抗変化型不揮発性記憶装置。
【請求項９】
前記グローバルビット線は、前記メモリセルアレイの下層において、Ｙ方向に延びるように形成されている
ことを特徴とする請求項１〜８のいずれかに記載の抵抗変化型不揮発性記憶装置。
【請求項１０】
前記メモリセルが有する抵抗変化型素子は、低抵抗状態と高抵抗状態とになり得るものであり、低抵抗状態のときに印加電圧が第１の電圧を越えたときに高抵抗状態に変化し、高抵抗状態のときに前記第１の電圧印加方向とは反対方向への印加電圧が第２の電圧を越えたときに低抵抗状態に変化する双方向性を有するものである
ことを特徴とする請求項１〜９のいずれかに記載の抵抗変化型不揮発性記憶装置。
【請求項１１】
前記メモリセルは、前記抵抗変化型素子と直列に接続されたダイオード素子を有し、
前記ダイオード素子は、印加電圧に対して非線形な電流特性を有し、かつ、前記印加電圧の方向に応じ、双方向に電流が流れる双方向性を有するものであり、
前記ダイオード素子に印加される電圧をＶ、前記ダイオード素子を流れる電流をＩ、閾値電圧を決定する所定の電流をＩｔ、第１の閾値電圧をＶ１、第２の閾値電圧をＶ２と表すとき、
Ｖ２＜０＜Ｖ１、Ｉｔ＞０を満たし、
Ｖ１≦Ｖを満たす領域において、Ｉｔ≦Ｉとなり、
Ｖ≦Ｖ２を満たす領域において、Ｉ≦−Ｉｔとなり、
Ｖ２＜Ｖ＜Ｖ１を満たす領域において、−Ｉｔ＜Ｉ＜Ｉｔとなる
ことを特徴とする請求項１〜１０のいずれかに記載の抵抗変化型不揮発性記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、いわゆる抵抗変化型素子を用いて構成されたメモリセルを有する不揮発性記憶装置に関するものである。
【背景技術】
【０００２】
近年、いわゆる抵抗変化型素子を用いて構成されたメモリセルを有する不揮発性記憶装置の研究開発が進んでいる。抵抗変化型素子とは、電気的信号に応じて抵抗値の変化が生じる性質を有し、この抵抗値の変化によって情報を記憶することが可能な素子のことをいう。【０００３】
また、抵抗変化型素子を用いたメモリセルについて、その１つにいわゆるクロスポイント構造が用いられる。クロスポイント構造では、直交するように配置されたビット線とワード線との交点の位置に、ビット線とワード線とに挟まれて、各メモリセルが構成される。【０００４】
特許文献１では、双方向性を有する可変抵抗体をメモリセルとして用いた不揮発性記憶装置が示されている。その中で、非選択セルに流れるいわゆる漏れ電流を低減することを目的として、メモリセルのダイオードに双方向非線形素子として例えばバリスタを用いることが開示されている。また、クロスポイント構造についても開示されている。【０００５】
特許文献２では、多層構造を有する３次元クロスポイント型可変抵抗メモリアレイを備えた不揮発性記憶装置が示されている。【０００６】
非特許文献１では、可変抵抗膜と単方向ダイオードとを組み合わせたメモリセル構造が開示されている。また、多層構造についても開示されている。【０００７】
特許文献３では、多結晶シリコンダイオードを有し、単極性の書換え可能可変抵抗メモリ素子（ＲＲＡＭ）を備えるメモリセルを用いた、三次元構造を有する不揮発性メモリが開示されている。【０００８】
特許文献４では、双極性書換え可能可変抵抗メモリ素子とツェナーダイオードとからなるメモリセルを用いた、多層メモリ構造が開示されている。【０００９】
特許文献５では、記憶素子と単方向制御素子で構成されたメモリセルを用いた、多層メモリ構造が開示されている。
【特許文献１】特開２００６−２０３０９８号公報（図２，図５）
【特許文献２】特開２００５−３１１３２２号公報（図４）
【特許文献３】特開２００７−１６５８７３号公報
【特許文献４】特表２００６−５１４３９３号公報
【特許文献５】特開２００４−３１９４８号公報
【非特許文献１】I. G. Baek、外、「Multi-layer Cross-point Binary Oxide Resistive Memory(OxRRAM) for Post-NAND Storage Application」、IEDM2005(IEEE international ELECTRON DEVICES meeting 2005)、769-772、Session 31（Fig.7、Fig.11）、２００５年１２月５日
【発明の開示】
【発明が解決しようとする課題】
【００１０】
メモリセルアレイの設計に対して、相矛盾する２つの要求がある。アレイ単位はできるだけ大きくしたいという要求と、アレイ単位はできるだけ小さくしたいという要求である。すなわち、チップ面積を小さくするためには、アレイ単位をなるべく大きくして周辺回路の面積を小さくすることが望まれる。一方、非選択メモリセルの漏れ電流を低減するためには、アレイ単位はなるべく小さくすることが好ましい。また、アレイ単位を小さくすることによって、高速化、低消費電力化や冗長救済の効率化などが可能になる。【００１１】
また、クロスポイント構造では、非選択メモリセルの漏れ電流を低減することが、読み出し動作や書き込み動作において重要課題となる。特に、例えば、正電圧印加による高抵抗状態化、負電圧印加による低抵抗状態化のような双方向電圧印加によって抵抗変化が生じる双方向型抵抗変化素子の場合、単方向型抵抗変化素子の場合に通常行われる逆バイアス印加による積極的な漏れ電流の低減方法を採ることができない。このため、特定の動作バイアス条件における双方向ダイオードのＯＮ／ＯＦＦ特性に依存して漏れ電流量が決まることになり、これに基づいて必然的にアレイサイズが定まることになる。現状予想されるダイオード特性から判断すると、アレイサイズは相当小さくする必要があり、したがって、メモリセルアレイを多分割することが必要となる。ところが、ただ単にメモリセルアレイを多分割すると、レイアウト面積が大幅に増大してしまうことになり、好ましくない。【００１２】
前記の問題に鑑み、本発明は、抵抗変化型素子を用いた不揮発性記憶装置について、非選択メモリセルの漏れ電流を十分に低減できるよう、アレイサイズが小さく、かつ、レイアウト面積が増大しない構造を実現することを目的とする。
【課題を解決するための手段】
【００１３】
本発明では、抵抗変化型素子を用いた不揮発性記憶装置について、多層クロスポイント構造を用いるとともに、階層ビット線方式を採用し、かつ、階層ビット線方式を実現するための選択スイッチ素子に起因するレイアウト面積の増加を抑制する。【００１４】
すなわち、本発明は、電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化型素子を有するメモリセルを備えた抵抗変化型不揮発性記憶装置として、基板と、前記基板の上に形成されており、複数の前記メモリセルが配置されたメモリセルアレイとを備え、前記メモリセルアレイにおいて、前記各メモリセルは、Ｘ方向に延び、複数の層に形成されたビット線と、Ｙ方向に延び、ビット線間の各層に形成されたワード線との交点位置に、それぞれ、当該ビット線と当該ワード線とに挟まれて形成されており、層が重なる方向であるＺ方向に揃ったビット線群毎に構成された、ワード線が共通の複数の基本アレイ面が、Ｙ方向に並んで配置されており、前記各基本アレイ面において、偶数層のビット線が共通に接続されており、かつ、奇数層のビット線が共通に接続されており、前記抵抗変化型不揮発性記憶装置は、さらに、グローバルビット線と、前記各基本アレイ面毎に設けられた第１および第２の選択スイッチ素子とを備え、前記第１の選択スイッチ素子は、当該基本アレイ面に係るグローバルビット線と、当該基本アレイ面において共通に接続された偶数層のビット線との電気的な接続／非接続を、偶数層選択信号に従って切替制御するものであり、前記第２の選択スイッチ素子は、当該基本アレイ面に係るグローバルビット線と、当該基本アレイ面において共通に接続された奇数層のビット線との電気的な接続／非接続を、奇数層選択信号に従って切替制御するものである。【００１５】
本発明によると、メモリセルが、Ｘ方向に延び複数の層に形成されたビット線と、Ｙ方向に延びビット線間の各層に形成されたワード線との交点位置に、形成されている。そして、Ｚ方向に揃ったビット線群毎に、ワード線が共通の複数の基本アレイ面が、Ｙ方向に並んで配置されている。すなわち、いわゆる多層クロスポイント構造が実現されている。そして、各基本アレイ面において、偶数層のビット線および奇数層のビット線がそれぞれ共通に接続されており、共通に接続された偶数層のビット線は、第１の選択スイッチ素子によって、グローバルビット線との電気的な接続／非接続を切替制御される一方、共通に接続された奇数層のビット線は、第２の選択スイッチ素子によって、グローバルビット線との電気的な接続／非接続を切替制御される。すなわち、各基本アレイ面において、２個の選択スイッチ素子によって、階層ビット線方式を実現している。これにより、レイアウト面積の増大を極力招くことなく、アレイサイズを小さくすることができるので、非選択メモリセルの漏れ電流を十分に低減することができる。
【発明の効果】
【００１６】
本発明によると、メモリセルアレイが多分割された抵抗変化型不揮発性記憶装置を、小さなレイアウト面積で、実現することができる。
【図面の簡単な説明】
【００１７】
【図１】図１において、（ａ）は本発明の実施形態におけるメモリセルの回路図、（ｂ）は単方向型メモリセルの回路図、（ｃ）はダイオードレスメモリセルの回路図である。
【図２】図２において、（ａ）は単層クロスポイント構造を示す図、（ｂ）は多層クロスポイント構造を示す図である。
【図３】図３において、（ａ）〜（ｄ）は本発明の実施形態におけるメモリセルの断面構造の例であり、（ｅ）は図１（ｃ）のダイオードレスメモリセルの断面構造の一例である。
【図４】図４は本発明の実施形態におけるメモリセルの電流−電圧の関係を示すグラフである。
【図５】図５は本発明の実施形態に係るメモリセルアレイの構成を示す回路図である。
【図６】図６は図５における基本アレイを単層構造に展開した等価回路を示す図である。
【図７】図７は図５のメモリセルアレイとその周辺回路を示す回路図である。
【図８】図８は図５のメモリセルアレイを複数個用いた抵抗変化型不揮発性記憶装置の主要部を示す回路図である。
【図９】図９は抵抗変化型不揮発性記憶装置の全体構成を示す回路図である。
【図１０】図１０は図５のメモリセルアレイの動作タイミング図である。
【図１１】図１１は本発明の実施形態に係るメモリセルアレイの物理的構造を示す図であり、（ａ）は平面図、（ｂ）は断面図である。
【図１２】図１２はメモリセルアレイの物理的構造を各層毎に分解した平面図である。
【図１３】図１３はメモリセルアレイの物理的構造を各層毎に分解した平面図である。
【図１４】図１４はメモリセル周辺の物理的構造の変形例を示す図である。
【図１５】図１５はメモリセル周辺の物理的構造の変形例を示す図である。
【図１６】図１６は選択スイッチ素子の配置方法を説明するための図である。
【図１７】図１７は大きなメモリアレイにおける電流−電圧特性を示すグラフである。
【図１８】図１８は本発明の実施形態の構成を採用した場合のメモリアレイにおける電流−電圧特性を示すグラフである。
【図１９】図１９は双方向ダイオード素子の電圧−電流特性の一例を示すグラフである。
【符号の説明】
【００１８】
ＭＣ  メモリセル
ＢＬ  ビット線
ＷＬ  ワード線
ＧＢＬ  グローバルビット線
ＢＬ＿ｅ０〜ＢＬ＿ｅ３  共通に接続された偶数層のビット線
ＢＬ＿ｏ０〜ＢＬ＿ｏ３  共通に接続された奇数層のビット線
ＢＬｓ＿ｅ０  偶数層選択信号
ＢＬｓ＿ｏ０  奇数層選択信号
１  抵抗変化型素子
２  ダイオード素子
３  基板
１００  メモリセルアレイ
１０１〜１０４  第１の選択スイッチ素子
１１１〜１１４  第２の選択スイッチ素子
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施形態について、図面を参照して詳細に説明する。【００２０】
図１（ａ）は本実施形態におけるメモリセル（クロスポイントメモリセル）の回路図である。図１（ａ）に示すように、本実施形態では、双方向型メモリセルを前提とする。双方向型メモリセルは、抵抗変化が双方向において生じる抵抗変化型素子１と、この抵抗変化型素子１に直列に接続された双方向ダイオード素子２とによって構成されている。抵抗変化型素子１は、低抵抗状態と高抵抗状態とになり得るものであり、電気的信号に基づいて可逆的に抵抗値が変化することにより情報を記憶することができる。すなわち、低抵抗状態のときに印加電圧が所定の第１の電圧を越えたとき、高抵抗状態に変化し、高抵抗状態のときに第１の電圧印加方向とは反対方向への印加電圧が所定の第２の電圧を越えたとき、低抵抗状態に変化する双方向性を有する。双方向ダイオード素子２は、印加電圧に対して非線形な電流特性を有し、かつ双方向に電流が流れる双方向性を有する。【００２１】
図１９に双方向ダイオード素子の電圧−電流特性の一例を示す。Ｉｔ（＞０）は閾値電圧を決定する所定の電流、Ｖ１は第１の閾値電圧、Ｖ２は第２の閾値電圧を表す。図１９に示すように、この特性は非線形であって、電圧ＶがＶ２＜Ｖ＜Ｖ１を満たす領域では、抵抗が大きく実質的に電流が流れない。このとき、−Ｉｔ＜Ｉ＜Ｉｔを満たしている。一方、電圧ＶがＶ≦Ｖ２またはＶ１≦Ｖを満たす領域では、急激に抵抗値が低下して大きな電流が流れるようになる。このとき、Ｖ１≦Ｖを満たす領域においてＩｔ≦Ｉとなり、Ｖ≦Ｖ２を満たす領域においてＩ≦−Ｉｔとなっている。【００２２】
ここで、閾値電圧は、所定の電流が流れるときの電圧を意味する。ここでの所定の電流とは、閾値電圧を決定するために任意に決めうる値であり、ダイオードが制御する素子の特性や、ダイオードの特性によって決まる。通常は、実質的に電流が流れない状態から大きな電流が流れる状態へ切り替わった時点の電流として、閾値電流を決定する。【００２３】
なお、図１９では、正電圧時の電流の大きさと負電圧時の電流の大きさが原点対称に記載されているが、これらは必ずしも対称である必要はない。例えば｜Ｖ１｜＜｜Ｖ２｜であったり、｜Ｖ２｜＜｜Ｖ１｜であってもよい。【００２４】
また、ビット線とワード線との間に設けられた双方向型メモリセルによって、１ビットの記憶素子が実現される。【００２５】
なお、本発明に係る構成は、図１（ｂ）に示すような単方向型メモリセルや、図１（ｃ）に示すような抵抗変化型素子のみで構成したダイオードレスメモリセルを採用することも可能である。【００２６】
図２はメモリセルを含む立体構造を示す概念図である。図２（ａ）はいわゆる単層クロスポイントメモリセルの立体構造であり、直交するように配置されたビット線とワード線との交点の位置に、ビット線とワード線とに挟まれて、メモリセルＭＣが構成されている。図２（ｂ）はいわゆる多層クロスポイントメモリセルの立体構造であり、図２（ａ）の単層クロスポイントメモリセルが積み重ねられた構造になっている。【００２７】
図３（ａ）は本実施形態におけるメモリセルの断面構造の一例である。図３（ａ）において、下部配線１１および上部配線１２は、一方がビット線であり、他方がワード線である。そして、下部配線１１と上部配線１２との間に、下部電極１３、ダイオード素子１４（双方向ダイオード素子２に相当）、内部電極１５、ＴａＯ膜１６（抵抗変化型素子１に相当）、および上部電極１７が、順に形成されている。なお、ＴａＯ膜１６に関しては、タンタル酸化物をＴａＯｘと表した場合に、０＜ｘ＜２．５であることが少なくとも必要である。特に、本実施形態におけるＴａＯｘ膜は、０．８≦ｘ≦１．９であることが望ましい。【００２８】
図３（ｂ）は本実施形態におけるメモリセルの断面構造の他の例であり、ＴａＯ膜が２層構造になったものである。すなわち、ＴａＯ膜１６に代えて、第１のＴａＯ酸化物層（ＴａＯｘ）１６ａと第２のＴａＯ酸化物層（ＴａＯｙ）１６ｂが形成されている。ここで、０＜ｘ＜２．５、およびｘ＜ｙを満足することが好ましい。より好適には、第２のＴａＯ酸化物層（ＴａＯｙ）１６ｂが上部電極１７に接しており、膜厚が１ｎｍ以上８ｎｍ以下であり、かつ、０．８≦ｘ≦１．９および２．１≦ｙ＜２．５を満足することが好ましい。【００２９】
図３（ｃ）および（ｄ）は本実施形態におけるメモリセルの断面構造の他の例である。図３（ｃ）では、内部電極１５が省かれており、図３（ｄ）では、さらに下部電極１３および上部電極１７が省かれ、下部配線１１、上部配線１２が各々下部電極、上部電極も兼用している。また、図３（ｅ）は図１（ｃ）のダイオードレスメモリセルの断面構造の一例である。なお、図３（ｃ），（ｄ）および（ｅ）においても、図３（ｂ）と同様に、ＴａＯ膜１６を２層構造にすることも可能である。なお、図３は、ダイオード素子の上に抵抗変化型素子を配置する構造で示しているが、抵抗変化型素子の上にダイオード素子を配置する構成にしてもよい。【００３０】
図４は本実施形態におけるメモリセルの電流−電圧の関係を示すグラフである。図４のグラフは図１（ａ）の回路図に対応する。図４において、横軸はビット線−ワード線間にかかる電圧、縦軸はメモリセルに流れる電流である。また、「ＬＲセル」はメモリセルが低抵抗状態である場合、「ＨＲセル」はメモリセルが高抵抗状態である場合を表す。図４に示すように、いまメモリセルが低抵抗状態である（ＬＲセル）ものとすると、電圧が上昇して「２Ｖ」程度を超えたとき、電流が大きく増加する。電圧がさらに上昇して「４Ｖ」に近くなったとき、メモリセルの抵抗値が変化して高抵抗状態になり（ＨＲセル）、電流が大きく減少する。一方、電圧が低下して「−４Ｖ」程度を下回ったとき、メモリセルの抵抗値が変化して低抵抗状態になり（ＬＲセル）、電流が大きく増加する。このように、抵抗変化が双方向において生じる。【００３１】
図５は本実施形態に係る抵抗変化型不揮発性記憶装置におけるメモリセルアレイの構成を示す回路図である。図５において、ビット線が延びる方向をＸ方向、ワード線が延びる方向をＹ方向、ビット線やワード線の層が重なる方向をＺ方向としている。【００３２】
図５において、ビット線ＢＬはＸ方向に延び、複数の層（図５では５層）に形成されており、ワード線ＷＬはＹ方向に延び、ビット線の間の各層（図５では４層）に形成されている。そして、メモリセルアレイ１００において、ビット線ＢＬとワード線ＷＬとの交点位置に、各メモリセルＭＣが当該ビット線ＢＬと当該ワード線ＷＬとに挟まれて形成されている。なお、図の簡略化のために、メモリセルＭＣの一部およびワード線の一部については図示を省略している。【００３３】
そして、Ｚ方向に揃った各層のビット線ＢＬ群毎に、ワード線ＷＬとの間に形成されたメモリセルＭＣによって、基本アレイ面０〜３がそれぞれ構成されている。各基本アレイ面０〜３において、ワード線ＷＬは共通である。図５の例では、各基本アレイ面０〜３において、メモリセルＭＣがＸ方向に３２個、Ｚ方向に８個、配置されている。またメモリセルアレイ１００は、Ｙ方向に並ぶ４個の基本アレイ面０〜３によって構成されている。ただし、基本アレイ面におけるメモリセルの個数や、Ｙ方向に並ぶ基本アレイ面の個数は、これに限定されるものではない。【００３４】
そして、各基本アレイ面０〜３において、偶数層のビット線ＢＬが共通に接続されており（ＢＬ＿ｅ０〜ＢＬ＿ｅ３）、また、奇数層のビット線ＢＬが共通に接続されている（ＢＬ＿ｏ０〜ＢＬ＿ｏ３）。【００３５】
さらに、グローバルビット線ＧＢＬ０００〜ＧＢＬ００３がＹ方向に延びて形成されている。また、各基本アレイ面０〜３毎に、第１の選択スイッチ素子１０１〜１０４および第２の選択スイッチ素子１１１〜１１４がそれぞれ設けられている。図５では、第１の選択スイッチ素子１０１〜１０４および第２の選択スイッチ素子１１１〜１１４は、ｎ型ＭＯＳトランジスタによって構成されているものとしている。【００３６】
第１の選択スイッチ素子１０１〜１０４は、当該基本アレイ面に係るグローバルビット線ＧＢＬ０００〜ＧＢＬ００３と、当該基本アレイ面において共通に接続された偶数層のビット線ＢＬ＿ｅ０〜ＢＬ＿ｅ３との電気的な接続／非接続を、偶数層選択信号ＢＬｓ＿ｅ０に従って切替制御する。第２の選択スイッチ素子１１１〜１１４は、当該基本アレイ面に係るグローバルビット線ＧＢＬ０００〜ＧＢＬ００３と、当該基本アレイ面において共通に接続された奇数層のビット線ＢＬ＿ｏ０〜ＢＬ＿ｏ３との電気的な接続／非接続を、奇数層選択信号ＢＬｓ＿ｏ０に従って切替制御する。【００３７】
この構成により、上述した多層クロスポイント構造が実現されている。加えて、ビット線ＢＬとグローバルビット線ＧＢＬを用いた階層ビット線方式が実現されている。さらに、各基本アレイ面０〜３において、偶数層のビット線ＢＬおよび奇数層のビット線ＢＬをそれぞれ共通に接続することによって、階層ビット線方式を実現するための選択スイッチ素子の数を２個に減らすことができる。これにより、アレイサイズの小さなメモリセルアレイを、レイアウト面積を増大させることなく、実現することができる。【００３８】
図６は１個の基本アレイ面を単層構造に展開した等価回路を示す図である。図６に示すように、メモリセルＭＣが３２個ずつ８層分並んだ基本アレイ面は、メモリセルＭＣが１２８個ずつ２層分並んだアレイと等価となり、偶数層のビット線ＢＬおよび奇数層のビット線ＢＬをそれぞれ共通接続してもよいことが理解できる。【００３９】
図７は図５のメモリセルアレイ１００とその周辺回路を示す回路図である。図７において、グローバルビット線デコーダ／ドライバー１２２はグローバルビット線ＧＢＬを駆動制御する。サブビット線選択回路１２３はアドレス信号Ａ０〜Ａｘに応じて、偶数層選択信号ＢＬｓ＿ｅ０および奇数層選択信号ＢＬｓ＿ｏ０を制御する。ワード線デコーダ／ドライバー１２１は各ワード線ＷＬを駆動制御する。【００４０】
図８は抵抗変化型不揮発性記憶装置の主要部を示す回路図である。図８に示すように、実際の装置では、図５に示すメモリセルアレイ１００が複数個配置されることによって、メモリアレイ２００が構成される。図８の例では、メモリセルアレイ１００が（ｎ＋１）×１６個、配置されている。ワード線デコーダ／ドライバー２０１は各ワード線ＷＬを駆動制御し、グローバルビット線デコーダ／ドライバー２０２は各グローバルビット線ＧＢＬを駆動制御する。サブビット線選択回路２０３はアドレス信号Ａ０〜Ａｘに応じて、各メモリセルアレイ１００に対する偶数層選択信号ＢＬｓ＿ｅ０〜ＢＬｓ＿ｅｎおよび奇数層選択信号ＢＬｓ＿ｏ０〜ＢＬｓ＿ｏｎを制御する。【００４１】
図９は抵抗変化型不揮発性記憶装置の全体構成を示す回路図である。図９において、主要部３００が図８に示す構成に相当している。【００４２】
図９において、アドレス入力回路２１１は、消去サイクル、書込みサイクルまたは読出しサイクルの間、外部からのアドレス信号を一時的にラッチし、ラッチしたアドレス信号をサブビット線選択回路２０３、グローバルビット線デコーダ／ドライバー２０２、およびワード線デコーダ／ドライバー２０１へ出力する。制御回路２１２は、複数の入力信号を受けて、消去サイクル、書込みサイクル、読出しサイクル、およびスタンバイ時の状態を表す信号を、サブビット線選択回路２０３、グローバルビット線デコーダ／ドライバー２０２、ワード線デコーダ／ドライバー２０１、書込み回路２１４、およびデータ入出力回路２１５へそれぞれに相応した信号として出力する。また制御回路２１２は、消去サイクル、書込みサイクル、および読出しサイクル時の消去、書込み、または読出しパルス発生トリガー信号を書込みパルス発生回路２１３へ出力する。書込みパルス発生回路２１３は、消去サイクル、書込みサイクル、および読出しサイクル内の各消去、書込み、または読出し時間パルスを任意の期間（ｔｐ＿Ｅ，ｔｐ＿Ｐ，ｔｐ＿Ｒ）発生し、グローバルビット線デコーダ／ドライバー２０２およびワード線デコーダ／ドライバー２０１へ出力する。【００４３】
図１０は図５等に示すメモリセルアレイの動作タイミング図である。メモリセルアレイの動作は、図１０に示すように、消去サイクル、書込みサイクル、読み出しサイクルおよびスタンバイの４つに大きく分けられる。【００４４】
まず書込みサイクルについて説明する。書込みサイクルでは、選択されたメモリセルの抵抗変化型素子が、高抵抗状態から低抵抗状態に、あるいは低抵抗状態から高抵抗状態に変化する。まず、選択されたグローバルビット線（図１０ではＧＢＬ０００）に、書込み電圧Ｖｗが印加される。これ以外の非選択グローバルビット線には書込み電圧Ｖｗは印加されない。また、ビット線選択信号（偶数層選択信号および奇数層選択信号）のうち、選択されたビット線選択信号（図１０ではＢＬｓ＿ｅ０）が、電圧Ｖｓｅｌに変化する。これ以外の非選択のビット線選択信号は変化しない。【００４５】
図５において、偶数層選択信号ＢＬｓ＿ｅ０が電圧Ｖｓｅｌに変化したことによって、ｎ型トランジスタである第１の選択スイッチ素子１０１〜１０４がオンする。そして、グローバルビット線ＧＢＬ０００に書込み電圧Ｖｗが印加されているので、基本アレイ面０における共通に接続された偶数層ビット線ＢＬ＿ｅ０に電圧Ｖｗが加わる。すなわち、ビット線ＢＬ＿ｅ０が選択ビット線となる。これ以外の非選択ビット線には電圧Ｖｗは加わらない。【００４６】
そして、選択ワード線（図１０ではＷＬ０００００）の電圧をＶ０から０Ｖに変化させる。これ以外の非選択ワード線は電圧Ｖ０のままとする。これにより、選択ビット線ＢＬ＿ｅ０と選択ワード線ＷＬ０００００との間に挟まれたメモリセルＭＣに電圧Ｖｗが加わり、これにより、このメモリセルＭＣの抵抗値が変化する。【００４７】
消去サイクルでは、基本的な動作は書込みサイクルと同様であるが、選択されたメモリセルＭＣに逆方向の電圧Ｖｅが加わる点が異なる。すなわち、選択グローバルビット線ＧＢＬ０００の電圧は０Ｖのままなので、ビット線選択信号ＢＬｓ＿ｅ０が電圧Ｖｓｅｌに変化したとき、選択ビット線ＢＬ＿ｅ０の電圧は０Ｖになる。一方、選択ワード線ＷＬ０００００の電圧はＶ０から消去電圧Ｖｅに変化する。この結果、選択ビット線ＢＬ＿ｅ０と選択ワード線ＷＬ０００００との間に挟まれたメモリセルＭＣに、書込みサイクルとは逆方向の電圧Ｖｅが加わり、これによって、このメモリセルＭＣの抵抗値が変化する。【００４８】
読出しサイクルでは、基本的な動作は書込みサイクルと同様であるが、選択されたメモリセルＭＣに、書込み電圧Ｖｗよりも小さい読み出し電圧（Ｖｒ−Ｖｒ０）が加わる点が異なる。すなわち、選択グローバルビット線ＧＢＬ０００の電圧は電圧Ｖｒに変化するので、ビット線選択信号ＢＬｓ＿ｅ０が電圧Ｖｓｅｌに変化したとき、選択ビット線ＢＬ＿ｅ０の電圧はＶｒになる。一方、選択ワード線ＷＬ０００００の電圧はＶ０からＶｒ０に変化する。この結果、選択ビット線ＢＬ＿ｅ０と選択ワード線ＷＬ０００００との間に挟まれたメモリセルＭＣに電圧（Ｖｒ−Ｖｒ０）が加わり、これによって、このメモリセルＭＣの抵抗変化型素子が高抵抗状態か低抵抗状態かの読み出しを行うことができる。【００４９】
＜メモリセルアレイの物理的構造＞
図１１は本実施形態に係るメモリセルアレイの物理的構造を示す図である。図１１（ａ）は平面図であり、図１１（ｂ）は断面図である。図１１（ａ）において、左右方向がビット線ＢＬの延びるＸ方向、上下方向がワード線ＷＬの延びるＹ方向であり、紙面に直交する方向がＺ方向である。図１１（ｂ）において、左右方向がビット線ＢＬの延びるＸ方向、上下方向がＺ方向、紙面に直交する方向がワード線ＷＬの延びるＹ方向である。【００５０】
図１１に示す物理的構造では、基板３の上に、複数のメモリセルＭＣが配置されたメモリセルアレイが形成されている。そして、グローバルビット線ＧＢＬ０〜ＧＢＬ３は、最下層のビット線ＢＬのさらに下層（第１配線層）において、Ｙ方向に延びて形成されている。また、第１および第２の選択スイッチ素子はＭＯＳＦＥＴによって構成されており、グローバルビット線ＧＢＬ０〜ＧＢＬ３のさらに下の、基板３に形成された拡散層１０５およびゲート１０６によって、構成されている。グローバルビット線ＧＢＬ０〜ＧＢＬ３と拡散層１０５とは、第１コンタクトを介して、接続されている。【００５１】
また、各基本アレイ面０〜３において、偶数層の各ビット線ＢＬは、ワード線層とビット線層との間にそれぞれ設けられたコンタクト１０７を介して、共通に接続されている（ＢＬ＿ｅ０〜ＢＬ＿ｅ３）。同様に、奇数層の各ビット線ＢＬは、ワード線層とビット線層との間にそれぞれ設けられたコンタクト１０８を介して、共通に接続されている（ＢＬ＿ｏ０〜ＢＬ＿ｏ３）。そして、共通に接続された偶数層のビット線ＢＬ＿ｅ０〜ＢＬ＿ｅ３は、それぞれ、第３コンタクト（コンタクト１３１）を介して第２配線に接続されており、共通に接続された奇数層のビット線ＢＬ＿ｏ０〜ＢＬ＿ｏ３は、それぞれ、第３コンタクト（コンタクト１３２）を介して第２配線に接続されている。【００５２】
第１および第２の選択スイッチ素子を構成する拡散層１０５は、第１コンタクト、第１配線および第２コンタクトを介して、第２配線に接続されている。そして第２配線によって、共通に接続された偶数層のビット線ＢＬ＿ｅ０〜ＢＬ＿ｅ３、および共通に接続された奇数層のビット線ＢＬ＿ｏ０〜ＢＬ＿ｏ３と、拡散層１０５とが電気的に接続されている。【００５３】
図１２および図１３は図１１に示す物理的構造を各層毎に分解した平面図である。図１２および図１３を用いて、本実施形態に係るメモリセルアレイの物理的構造をさらに詳細に説明する。【００５４】
図１２（ａ）は第１および第２の選択スイッチ素子を構成する拡散層およびゲートから第１コンタクトまでが形成された状態を示す図である。図１２（ａ）に示すように、図５に示した第１の選択スイッチ素子１０１〜１０４および第２の選択スイッチ素子１１１〜１１４が、拡散層１０５およびゲート１０６からなるＭＯＳＦＥＴによって構成されている。また、基本アレイ面０に係る第１および第２の選択スイッチ素子１０１，１１１を構成するＭＯＳＦＥＴは、ソースまたはドレインとなる拡散領域の一方を共有し、ＭＯＳＦＥＴペアを構成している。同様に、基本アレイ面１に係る第１および第２の選択スイッチ素子１０２，１１２、基本アレイ面２に係る第１および第２の選択スイッチ素子１０３，１１３、および基本アレイ面３に係る第１および第２の選択スイッチ素子１０４，１１４もそれぞれ、拡散領域を共有し、ＭＯＳＦＥＴペアを構成している。【００５５】
４個のＭＯＳＦＥＴペアは、ゲート長方向がＹ方向に一致するように配置されており、かつ、Ｘ方向に並べられている。なお、ＭＯＳＦＥＴペアの個数は基本アレイ面の数に相当しており、基本アレイ面がｎ（ｎは２以上の整数）個のとき、ＭＯＳＦＥＴペアはｎ個並べられることになる。【００５６】
また、４個のＭＯＳＦＥＴペアは、第１の選択スイッチ素子１０１〜１０４を構成するＭＯＳＦＥＴのゲートが互いに接続されているとともに、第２の選択スイッチ素子１１１〜１１４のゲートが互いに接続されており、偶数層選択ゲート１０６ａと奇数層選択ゲート１０６ｂとが形成されている。偶数層選択ゲート１０６ａには偶数層選択信号ＢＬｓ＿ｅ０が与えられ、奇数層選択ゲート１０６ｂには奇数層選択信号ＢＬｓ＿ｏ０が与えられる。【００５７】
また、各ＭＯＳＦＥＴペアにおいて共有された拡散領域には、グローバルビット線ＧＢＬ０〜ＧＢＬ３と接続するための第１コンタクト（コンタクト１４１等）がそれぞれ形成されている。また、第１の選択スイッチ素子１０１〜１０４の他方の拡散領域には、共通に接続された偶数層のビット線ＢＬ＿ｅ０〜ＢＬ＿ｅ３と接続するための第１コンタクト（コンタクト１４２等）がそれぞれ形成されており、第２の選択スイッチ素子１１１〜１１４の他方の拡散領域には、共通に接続された奇数層のビット線ＢＬ＿ｏ０〜ＢＬ＿ｏ３と接続するための第１コンタクト（コンタクト１４３等）がそれぞれ形成されている。【００５８】
図１２（ｂ）は図１２（ａ）の構造上に、グローバルビット線を含む第１配線と第２コンタクトが形成された状態を示す図である。図１２（ｂ）に示すように、グローバルビット線ＧＢＬ０〜ＧＢＬ３はそれぞれ、Ｙ方向に延びており、各ＭＯＳＦＥＴペアの共有化された拡散領域と第１コンタクト（コンタクト１４１等）によって接続されている。また、第１の選択スイッチ素子１０１〜１０４の他方の拡散領域と第１コンタクトを介して接続された配線（配線１４４等）が、設けられている。そしてこの配線に、共通に接続された偶数層のビット線ＢＬ＿ｅ０〜ＢＬ＿ｅ３と接続するための第２コンタクト（コンタクト１４５等）が形成されている。さらに、第２の選択スイッチ素子１１１〜１１４の他方の拡散領域と第１コンタクトを介して接続された配線（配線１４６等）が設けられている。そしてこの配線に、共通に接続された奇数層のビット線ＢＬ＿ｏ０〜ＢＬ＿ｏ３と接続するための第２コンタクト（コンタクト１４７等）が形成されている。【００５９】
図１２（ｃ）は図１２（ｂ）の構造上に、第２配線と第３コンタクトが形成された状態を示す図である。この第２配線は、グローバルビット線ＧＢＬとメモリセルアレイとの間に設けられた配線層に形成されている。図１２（ｃ）に示すように、４個のコンタクト１３１が左端にＹ方向に並んで配置されており、また、別の４個のコンタクト１３２が右端にＹ方向に並んで配置されている。すなわち、各基本アレイ面０〜３において共通に接続された偶数層のビット線ＢＬ＿ｅ０〜ＢＬ＿ｅ３のコンタクト領域がＹ方向に並んで配置されているとともに、各基本アレイ面０〜３において共通に接続された奇数層のビット線ＢＬ＿ｏ０〜ＢＬ＿ｏ３のコンタクト領域がＹ方向に並んで配置されている。また、図１１（ｂ）の断面図から分かるように、共通に接続されたビット線ＢＬのコンタクトビアは、この配線層におけるコンタクト領域から、基板３に対して垂直方向に延びている。【００６０】
そして、コンタクト１３１と、第１の選択スイッチ素子１０１〜１０４の他方の拡散領域に接続されている第２コンタクト（コンタクト１４５等）とを接続するように、配線（配線１４８等）が設けられている。また、コンタクト１３２と、第２の選択スイッチ素子１１１〜１１４の他方の拡散領域に接続されている第２コンタクト（コンタクト１４７等）とを接続するように、配線（配線１４９等）が設けられている。これにより、コンタクト１３１はそれぞれ、第１の選択スイッチ素子１０１〜１０４の共有されていない方の拡散領域に接続されたことになり、コンタクト１３２はそれぞれ、第２の選択スイッチ素子１１１〜１１４の共有されていない方の拡散領域に接続されたことになる。【００６１】
このように、グローバルビット線とメモリセルアレイとの間に配線層を設けて、共通接続されたビット線と選択スイッチ素子との電気的接続に、この配線層の配線を介在させることによって、選択スイッチ素子の配置がビット線コンタクト領域の配置に律束されることがなく、よって、自由度の高い配置やサイズ構成が可能になる。【００６２】
図１３（ａ）は図１２（ｃ）の構造上に形成された偶数層のビット線を示す図である。図１３（ａ）に示すように、偶数層のビット線ＢＬは、ワード線層とビット線層との間にそれぞれ設けられたコンタクト１０７を介して共通に接続されており（ＢＬ＿ｅ０〜ＢＬ＿ｅ３）、さらに図１２（ｃ）に示したコンタクト１３１に接続されている。なお、図１３（ａ）や他の平面図において、メモリセルＭＣは矩形で表されているが、実際の仕上がり寸法では円形状になる。【００６３】
図１３（ｂ）は図１２（ｃ）の構造上に形成されたワード線を示す図である。また、図１３（ｂ）では、メモリセルＭＣ１ビットのサイズ（ピッチ）を破線の矩形で示している。ここでは、Ｘ方向（ビット線方向）のピッチとＹ方向（ワード線方向）のピッチとが等しくなっている。【００６４】
図１３（ｃ）は図１２（ｃ）の構造上に形成された奇数層のビット線を示す図である。図１３（ｃ）に示すように、奇数層のビット線ＢＬは、ワード線層とビット線層との間にそれぞれ設けられたコンタクト１０８を介して共通に接続されており（ＢＬ＿ｏ０〜ＢＬ＿ｏ３）、さらに図１２（ｃ）に示したコンタクト１３２に接続されている。【００６５】
なお、上述した物理的構造を採用した場合、偶数層のビット線を接続するためのコンタクト１０７，１３１を設けるための領域、および、奇数層のビット線を接続するためのコンタクト１０８，１３２を設けるための領域の分だけ、レイアウト面積が増加する。いま、Ｘ方向におけるメモリセルピッチおよびビアピッチ（コンタクト領域の長さ）をともに０．４８μｍとする。この場合、例えばＸ方向におけるメモリセルの個数が３２であるとき、コンタクト領域が占める割合は、
（０．４８×２）／（０．４８×３２＋０．４８×２）＝５．９％
となる。すなわち、Ｘ方向におけるメモリセルの個数が十分多い場合、レイアウト面積はさほど増加しない。【００６６】
図１４はメモリセル周辺の物理的構造の変形例を示す図であり、図１３（ｂ）の平面図をベースにして変更を加えたものである。【００６７】
図１４（ａ）の変形例では、ワード線ＷＬの幅を図１３（ｂ）よりも広げており、ワード線ＷＬの幅がビット線ＢＬの幅よりも広くなっている。あるいは、ビット線ＷＬの幅を図１３（ｂ）よりも狭くしてもよい。ただし、ワード線ＷＬおよびビット線ＢＬのピッチは図１３（ｂ）から変わっておらず、よってメモリセルＭＣのサイズＸ，Ｙは変わっていない。【００６８】
ワード線の幅を広くする理由は、ワード線の方がビット線よりも長いので、書込みや読出し時における電位降下をなるべく回避できるように、ワード線の抵抗値を下げるためである。一方、ビット線はワード線に比べて短いので、電位降下は生じにくい。このため、ビット線を細くし、セパレーションをできるだけ拡げることによって、製造時におけるパーティクルなどによる短絡欠陥による歩留り低下を防止することができる。【００６９】
図１４（ａ）の構成を実現する手段としては、まず、ワード線とビット線のマスク寸法を異なる値に設定する方法がある。または、製造プロセスにおいて、ワード線形成工程とビット線形成工程とでリソグラフィ条件を各々最適化する方法がある。リソグラフィ条件の最適化としては例えば、露光時間の長短を調整する、ワード線形成工程ではより高感度の露光装置を適用する、といった方法が考えられる。【００７０】
図１４（ｂ）の変形例では、図１４（ａ）と同様に、ワード線ＷＬの幅をビット線ＢＬよりも広くしている。加えて、ワード線ＷＬのピッチを拡げている。このため、メモリセルＭＣのサイズが横長になっており、Ｘ方向のピッチがＹ方向のピッチよりも長くなっている。図１４（ｂ）の構成の目的および実現手段は、図１４（ａ）と同様である。【００７１】
図１４（ｃ）の変形例では、図１４（ｂ）に加えてさらに、メモリセルＭＣ自体の形状を横長にしている。すなわち、メモリセルＭＣの形状が、Ｘ方向のサイズがＹ方向のサイズよりも大きい長方形になっている。ただし、実際の仕上がり形状は長円形になる。このように、メモリセルの面積を大きくすることによって、読み出し電流（特に抵抗変化型素子が低抵抗状態のときの読み出し電流）を大きくすることができるので、読み出し動作マージンを大きくとることができる。【００７２】
図１５もメモリセル周辺の物理的構造の変形例を示す図であり、図１１（ｂ）の断面図に変更を加えたものである。図１５の変形例では、ビット線ＢＬの厚さがワード線ＷＬに比べて薄くなっている。図１５の変形例は、上述したように、ビット線の抵抗はワード線に比べて高くすることが可能である点を踏まえたものである。これにより、メモリセルアレイ全体の高さを低く抑えることが可能になる。特に、多層化した場合の平坦性を確保しやすくなり、リソグラフィ工程などの微細加工が容易になる。また、ビット線の寄生容量を低減することもできる。【００７３】
図１５の構成を実現する手段としては、ビット線層の膜厚をワード線層に比べ単純に薄く形成する手段以外に、例えば、ビット線の材料をワード線の材料と異なる物にすることが考えられる。例えば、ワード線はアルミ、銅などで形成し、ビット線はタングステン、ＴａやＴａＮなどの薄膜導電材料で形成すればよい。なお、図１４や図１５に示す変形例は、本実施形態の多層の階層ビット線を採用したクロスポイント構造のメモリセルに限らず、単層構造の階層ビット線や、通常のクロスポイント型メモリセルにも適用してもよく、同様の効果が期待できる。【００７４】
本実施形態におけるメモリセルアレイの物理的構造では、第１および第２の選択スイッチ素子となるＭＯＳＦＥＴが、ビット線およびワード線のさらに下層に形成されている。このとき、形成されたＭＯＳＦＥＴの領域は、Ｚ方向に見たとき（ＸＹ平面で見たとき）、ビット線とワード線とが交差しメモリセルが配置される領域からはみ出ていないことが好ましい。すなわち、階層ビット線方式を実現するための第１および第２の選択スイッチ素子が、メモリセルアレイの面積を律速しないようにする。しかも、このようなＭＯＳＦＥＴのレイアウトを、メモリセルのピッチ（配線ピッチ）を拡げることなく、実現することが好ましい。この方法について、図１６を用いて説明する。【００７５】
図１６（ａ）に示すように、まず、第１の選択スイッチ素子を構成する偶数層選択用トランジスタと第２の選択スイッチ素子を構成する奇数層選択用トランジスタとをペアにし、ソース・ドレインの一方を共有させることを前提にする（図１２（ａ）に示すＭＯＳＦＥＴペアに相当）。ペアになったトランジスタのＹ方向の寸法をＹｔｒとする。寸法Ｙｔｒは、デザインルールやトランジスタの耐圧仕様等に基づいて定まる。また、ビット線ＢＬの配線ピッチ（メモリセルのＹ方向ピッチ）をＹｍとする。Ｙｍ＝Ｌ（配線幅）＋Ｓ（配線間隔）である。また、ワード線ＷＬの配線ピッチをＸｋとする。【００７６】
ここで、Ｙｔｒ≦４×Ｙｍが成り立つとき、ビット線を４本配置するものとする。すなわち、基本アレイ面を４個設ける。このとき、奇数層選択用トランジスタと偶数層選択用トランジスタは、それぞれ４個ずつ必要になる。奇数層選択用トランジスタと偶数層選択用トランジスタのペアをＸ方向に４組並べたときの寸法をＸｔｒとする。寸法Ｘｔｒは、デザインルールやトランジスタの電流仕様等に基づいて定まる。そして、ワード線が占めるＸ方向の範囲をＸｍとすると、Ｘｍ＞Ｘｔｒとなるようにワード線の本数を定める。図１１の物理的構造では、ＸＹ平面で見たときのワード線ＷＬの本数は３２としている。【００７７】
また、図１６（ｂ）は、４×Ｙｍ＜Ｙｔｒ≦８×Ｙｍが成り立つ場合を示している。図１６（ｂ）の例では、ビット線を８本配置し、基本アレイ面を８個設けるものとしている。また、奇数層選択用トランジスタと偶数層選択用トランジスタのペアをＸ方向に８組並べて、このときの寸法ＸｔｒよりもＸｍが大きくなるように、ワード線の本数を定める。【００７８】
なお、図１６の場合以外でも、例えば、Ｙｔｒ≦６×Ｙｍが成り立つ場合には、ビット線を６本配置し、基本アレイ面を６個設けて、奇数層選択用トランジスタと偶数層選択用トランジスタのペアをＸ方向に６組配置すればよい。また、８×Ｙｍ＜Ｙｔｒ≦１６×Ｙｍが成り立つ場合には、上と同様の考え方で、ビット線を１６本配置し、基本アレイ面を１６個設けて、奇数層選択用トランジスタと偶数層選択用トランジスタのペアをＸ方向に１６組配置すればよい。【００７９】
一般的には、ＸＹ平面で見たとき、ビット線の本数（基本アレイ面の数に相当）をｎ、ワード線の本数をｋとすると、
Ｙｔｒ≦ｎ×Ｙｍ、Ｘｔｒ≦Ｘｍ＝ｋ×Ｘｋ
を満たすことが好ましい。この場合、第１および第２の選択スイッチ素子を構成するトランジスタの領域が、メモリセルが配置される領域からはみ出ることがない。したがって、階層ビット線方式を実現するための第１および第２の選択スイッチ素子を、メモリセルアレイのレイアウト面積を増大させることなく配置することができる。【００８０】
本願発明者らは、多層型の階層ビット線の構造を考えるに当たって、以下の点に注目した。【００８１】
第１点目として、ワード線またはビット線の上下層（Ｚ方向）の両側にメモリセルを配置する構成が、製造工程削減の観点から望ましいと考えた。つまり、交互に積み重ねられたワード線とビット線の全ての交差点にメモリセルを配した場合は、Ｚ方向のメモリセル数に対して、ワード線やビット線の本数を最小にできるというメリットがある。ただし、このような多層構造において各層全てのビット線を共通接続した場合、１本のワード線選択に対して、２個のメモリセルが選択されることになる。【００８２】
本発明では、１本のワード線選択に対して１個のメモリセルを選択できるように、ビット線を偶数層と奇数層とに分けて共通接続し、さらに、選択スイッチ素子をそれぞれに設けて、偶数層と奇数層の何れかが選択できるようにした。すなわち、図６の左側に示したような構成を基本アレイ面の構成としている。また、複数の基本アレイ面を束ねたレイアウトのＸＹ形状を、その下層に配置した選択スイッチ素子を含めて矩形としている。このようなレイアウトを単純に配列することにより、メモリを容易に構成することができる。【００８３】
第２点目として、偶数層と奇数層に対する選択スイッチ素子のレイアウト配置方法を検討した。すなわち、１つの基本アレイ面に対して２個の選択スイッチ素子が必要になるが、メモリセルアレイのレイアウトサイズは、選択スイッチ素子の配置サイズで定まるのではなく、基本アレイ面自体の配置サイズで決まるようにすることが望ましい。したがって、複数の基本アレイ面をＹ方向に配置し、これらの基本アレイ面に対応する複数の選択スイッチ素子を、その下の領域に全て収まる様に配置する、という方法が極めて有効である。【００８４】
第３点目として、さらに、複数の基本アレイ面の下の領域にこれらに対応する複数の選択スイッチ素子を全て配置する場合の、配置構成について検討した。【００８５】
図５に示す構成において、第１の選択スイッチ素子１０１〜１０４と第２の選択スイッチ素子１１１〜１１４を、関連する複数の基本アレイ面０〜３の下に配置し、なおかつ少ない配線層でビット線との接続を実現することを考える。図８から分かるように、複数の基本アレイ面（図５では４つ）をまとめたブロック１００に対して、Ｘ方向の偶/奇数層選択信号は、Ｘ方向に並んだブロック１００で共通接続されている。ここで、偶/奇数層選択信号は選択スイッチ素子のゲートに接続されるので、ゲートのポリシリコン配線をＸ方向に配線し、ブロック内外のトランジスタのゲートをポリシリコン配線のみで接続する構成が、配線層数を減らすのに効果的である。【００８６】
この考えに従い、図１２（ａ）に示すように、第１の選択スイッチ素子１０１〜１０４を構成するＭＯＳＦＥＴのゲート幅方向をＸ方向に揃え、ポリシリコンゲートの位置を合わせて互いに接続し、偶数層選択ゲート１０６ａを形成している。同様に、第２の選択スイッチ素子１１１〜１１４を構成するＭＯＳＦＥＴのゲート幅方向をＸ方向に揃え、ポリシリコンゲートの位置を合わせて互いに接続し、奇数層選択ゲート１０６ｂを形成している。そして、第１の選択スイッチ素子１０１〜１０４を構成するＭＯＳＦＥＴと第２の選択スイッチ素子１１１〜１１４を構成するＭＯＳＦＥＴとで、それぞれ、ゲート長方向がＹ方向であるＭＯＳＦＥＴペアを構成し、各ＭＯＳＦＥＴペアは拡散領域を共有するようにしている。【００８７】
また、このレイアウト構成の場合、選択スイッチ素子を構成するＭＯＳＦＥＴのゲート幅方向は、メモリセルアレイのビット線と同一方向である。このため、基本アレイ面の同一ビット線上のビット数を増やすことによって、各選択スイッチ素子のゲート幅をメモリセルアレイからはみ出すことなく拡大することができる。すなわち、選択スイッチ素子のゲート幅の自由度は高い。【００８８】
一方、図１６を用いて説明したように、ペアになった選択スイッチ素子のＹ方向（ゲート長方向）の寸法Ｙｔｒは、選択スイッチ素子を構成するＭＯＳＦＥＴのデザインルールや耐圧仕様等に基づいて定まる。すなわち、メモリセルアレイのＹ方向の寸法がＹｔｒ以上となるように基本アレイ面の数を調整することによって、選択スイッチ素子がＹ方向においてメモリセルアレイからはみ出さないようにすることが可能である。【００８９】
このように、メモリセルアレイ下の選択スイッチ素子のＸ方向（ゲート幅方向）のサイズは自由に設定することが可能であり、かつ、Ｙ方向（ゲート長方向）の自由度も持ち合わせている。これにより、選択スイッチ素子のトランジスタの種類やゲート幅サイズの変更にも対応可能であり、あらゆるプロセスへの柔軟な対応が可能になるとともに、選択スイッチ素子として必要なトランジスタ能力を確実に得ることができる。【００９０】
次に、本発明のメモリアレイ構成について、特にグローバルビット線の向きに注目して、その効果を説明する。【００９１】
本発明のメモリアレイの構成例は、図５および図８に示すように、グローバルビット線ＧＢＬの向きがビット線ＢＬの向きと直交（ワード線ＷＬの向きと同じ）することを特徴の１つとしている。この理由は、複数のメモリセルを同時に選択したときに、グローバルビット線ＧＢＬまたはワード線ＷＬに電流が集中しないように配慮したことによる。【００９２】
つまり、図８の構成において、１６ビットアクセス（各ブロック１ビット）を行う場合、１本のビット線選択信号（偶数／奇数区別も含めて）を選択したとき、このビット線選択信号と関係するブロック０〜ブロック１５の１６ブロックが選択される。各ブロックでは、選択された１本のワード線と１本のグローバルビット線とによって１つのメモリセルが選択される。したがって、ブロック毎に１ビット、計１６ビットが、独立したワード線とグローバルビット線とによってアクセスされる。【００９３】
本メモリセルは抵抗変化型素子にて構成されるため、アクセスされる間は電流が流れ続け、特に消去や書込み時はその性質上、多くの電流が流れる。本発明の構成では、グローバルビット線デコーダ／ドライバー２０２からワード線デコーダ／ドライバー２０１までの電流経路上で選択メモリセルは１つである。このため、選択線を駆動するドライバーの能力は１つのメモリセルを考慮して設計すれば良く、また、配線の電圧降下を最小限に抑えられるという効果がある。また、図８では１６ビット同時アクセスを想定してブロックをＹ方向に１６列配置したが、本発明の構成によると、例えば３２ビット同時アクセスの場合はブロックをＹ方向に３２列配置し、６４ビット同時アクセスの場合はブロックをＹ方向に６４列配置し、というように、ブロック列を増やすことによって、各ビットの特性を損ねること無く、同時アクセスビット数を容易に増やすことができる。【００９４】
一方、もし、グローバルビット線がビット線と同一方向であった場合、同時アクセスするビット数に比例して、選択した１本のビット線に流れる電流が増加する。このため、ビット線ドライバーの能力不足や、ビット線ドライバーに近いビットと遠いビットとでメモリセルに掛かる電圧が大きく異なることによりメモリセル特性が大きく異なる、といった弊害が起こる。特に、書き込み時の影響が大きい。【００９５】
したがって、本発明の構成は、多ビット同時アクセスを容易にし、各選択ドライバーは１ビットのメモリセルのみを担うので、常に安定的なメモリセル特性が得られる、という効果が得られる。【００９６】
さらに、選択スイッチ素子のレイアウト配置に関しても、グローバルビット線ＧＢＬの向きがビット線ＢＬの向きと直交することによって、接続が容易になる。すなわち、図１２（ｂ）に示すように、ビット線選択信号線をゲート配線としてＸ方向に形成され、各グローバルビット線ＧＢＬは各選択スイッチ素子の上層Ｙ方向に形成され、拡散層にコンタクト１４１によって接続することで、配線接続が容易に実現できる。【００９７】
図１７および図１８は本実施形態の効果を示すための図であり、本実施形態によってビット線の漏れ電流が低減されることを示すグラフである。図１７は本実施形態の構成を採用しない場合の大きなメモリアレイ（４ｋ×４ｋビット）における電流−電圧特性、図１８は本実施形態の構成を採用した場合の小さなメモリアレイ（３２×４ｋビット）における電流−電圧特性である。また図１７および図１８において、選択したメモリセルから流れる電流値を破線で示している。【００９８】
図１７に示すように、大きなメモリアレイの場合、非選択メモリセルからの漏れ電流が選択メモリセルの電流を上回ってしまう。これに対して図１８に示すように、本実施形態の構成によってアレイサイズを小さくした場合、非選択メモリセルからの漏れ電流が格段に小さくなる。これにより、選択メモリセルの電流を確実に検出することができる。
【産業上の利用可能性】
【００９９】
以上説明したように、本発明では、メモリセルアレイが多分割された抵抗変化型不揮発性記憶装置を、小さなレイアウト面積で実現することができるので、例えば、高集積かつ小面積のメモリを実現するのに有用である。
【図１】
2009001534.tif 000003
【図２】
2009001534.tif 000004
【図３】
2009001534.tif 000005
【図４】
2009001534.tif 000006
【図５】
2009001534.tif 000007
【図６】
2009001534.tif 000008
【図７】
2009001534.tif 000009
【図８】
2009001534.tif 000010
【図９】
2009001534.tif 000011
【図１０】
2009001534.tif 000012
【図１１】
2009001534.tif 000013
【図１２】
2009001534.tif 000014
【図１３】
2009001534.tif 000015
【図１４】
2009001534.tif 000016
【図１５】
2009001534.tif 000017
【図１６】
2009001534.tif 000018
【図１７】
2009001534.tif 000019
【図１８】
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【図１９】
2009001534.tif 000021
【手続補正書】
【提出日】平成20年12月3日(2008.12.3)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化型素子を有するメモリセルを備えた抵抗変化型不揮発性記憶装置であって、
基板と、
前記基板の上に形成されており、複数の前記メモリセルが配置されたメモリセルアレイとを備え、
前記メモリセルアレイにおいて、
前記各メモリセルは、Ｘ方向に延び、複数の層に形成されたビット線と、Ｙ方向に延び、ビット線間の各層に形成されたワード線との交点位置に、それぞれ、当該ビット線と当該ワード線とに挟まれて形成されており、
層が重なる方向であるＺ方向に揃ったビット線群毎に構成された、ワード線が共通の複数の基本アレイ面が、前記Ｙ方向に並んで配置されており、
前記各基本アレイ面において、偶数層のビット線が共通に接続されており、かつ、奇数層のビット線が共通に接続されており、
前記抵抗変化型不揮発性記憶装置は、さらに、
グローバルビット線と、
前記各基本アレイ面毎に設けられた第１および第２の選択スイッチ素子とを備え、
前記第１の選択スイッチ素子は、当該基本アレイ面に係るグローバルビット線と、当該基本アレイ面において共通に接続された偶数層のビット線との電気的な接続／非接続を、偶数層選択信号に従って切替制御するものであり、
前記第２の選択スイッチ素子は、当該基本アレイ面に係るグローバルビット線と、当該基本アレイ面において共通に接続された奇数層のビット線との電気的な接続／非接続を、奇数層選択信号に従って切替制御するものである
ことを特徴とする抵抗変化型不揮発性記憶装置。
【請求項２】
前記第１および第２の選択スイッチ素子は、前記基板に形成されたＭＯＳＦＥＴによって、構成されている
ことを特徴とする請求項１に記載の抵抗変化型不揮発性記憶装置。
【請求項３】
前記第１の選択スイッチ素子を構成するＭＯＳＦＥＴと、前記第２の選択スイッチ素子を構成するＭＯＳＦＥＴとは、ソースまたはドレインとなる拡散領域の一方を共有するＭＯＳＦＥＴペアを構成しており、この共有している拡散領域が前記グローバルビット線と接続されている
ことを特徴とする請求項２に記載の抵抗変化型不揮発性記憶装置。
【請求項４】
前記基本アレイ面の数をｎ（ｎは２以上の整数）としたとき、
前記ＭＯＳＦＥＴペアは、ゲート長方向がＹ方向に一致するように配置されており、かつ、Ｘ方向にｎ個、並べて配置されており、
前記第１の選択スイッチ素子を構成する各ＭＯＳＦＥＴのゲートは互いに接続されているとともに、前記第２の選択スイッチ素子を構成する各ＭＯＳＦＥＴのゲートは互いに接続されている
ことを特徴とする請求項３に記載の抵抗変化型不揮発性記憶装置。
【請求項５】
前記Ｘ方向と前記Ｙ方向から形成されるＸＹ平面で見たとき、前記ＭＯＳＦＥＴペアのゲート長方向のサイズをＹｔｒ、ｎ個並んだ前記ＭＯＳＦＥＴペア全体のＸ方向のサイズをＸｔｒ、ビット線の配線ピッチをＹｍ、ワード線の本数をｋ、ワード線の配線ピッチをＸｋとすると、
Ｙｔｒ≦ｎ×Ｙｍ、Ｘｔｒ≦ｋ×Ｘｋ
を満たす
ことを特徴とする請求項４に記載の抵抗変化型不揮発性記憶装置。
【請求項６】
前記ＭＯＳＦＥＴペアは、それぞれ、
前記第１の選択スイッチ素子を構成するＭＯＳＦＥＴが有する、共有されていない拡散領域が、当該基本アレイ面において共通に接続された偶数層のビット線と電気的に接続されており、
前記第２の選択スイッチ素子を構成するＭＯＳＦＥＴが有する、共有されていない拡散領域が、当該基本アレイ面において共通に接続された奇数層のビット線と電気的に接続されている
ことを特徴とする請求項４に記載の抵抗変化型不揮発性記憶装置。
【請求項７】
前記グローバルビット線と前記メモリセルアレイとの間に、配線層が設けられており、
前記配線層において、各基本アレイ面において共通に接続された偶数層のビット線のコンタクト領域がＹ方向に並んで配置されているとともに、各基本アレイ面において共通に接続された奇数層のビット線のコンタクト領域がＹ方向に並んで配置されており、
前記各ＭＯＳＦＥＴペアにおける前記第１の選択スイッチ素子を構成するＭＯＳＦＥＴが有する、共有されていない拡散領域と、当該基本アレイ面において共通に接続された偶数層のビット線のコンタクトとを接続する配線、および、前記各ＭＯＳＦＥＴペアにおける前記第２の選択スイッチ素子を構成するＭＯＳＦＥＴが有する、共有されていない拡散領域と、当該基本アレイ面において共通に接続された奇数層のビット線のコンタクトとを接続する配線が、前記配線層に形成されている
ことを特徴とする請求項６に記載の抵抗変化型不揮発性記憶装置。
【請求項８】
共通に接続されたビット線のコンタクトビアは、前記配線層におけるコンタクト領域から、基板に対して垂直方向に延びている
ことを特徴とする請求項７に記載の抵抗変化型不揮発性記憶装置。
【請求項９】
前記グローバルビット線は、前記メモリセルアレイの下層において、Ｙ方向に延びるように形成されている
ことを特徴とする請求項１〜８のいずれかに記載の抵抗変化型不揮発性記憶装置。
【請求項１０】
前記メモリセルが有する抵抗変化型素子は、低抵抗状態と高抵抗状態とになり得るものであり、低抵抗状態のときに印加電圧が第１の電圧を越えたときに高抵抗状態に変化し、高抵抗状態のときに前記第１の電圧印加方向とは反対方向への印加電圧が第２の電圧を越えたときに低抵抗状態に変化する双方向性を有するものである
ことを特徴とする請求項１〜９のいずれかに記載の抵抗変化型不揮発性記憶装置。
【請求項１１】
前記メモリセルは、前記抵抗変化型素子と直列に接続されたダイオード素子を有し、
前記ダイオード素子は、印加電圧に対して非線形な電流特性を有し、かつ、前記印加電圧の方向に応じ、双方向に電流が流れる双方向性を有するものであり、
前記ダイオード素子に印加される電圧をＶ、前記ダイオード素子を流れる電流をＩ、閾値電圧を決定する所定の電流をＩｔ、第１の閾値電圧をＶ１、第２の閾値電圧をＶ２と表すとき、
Ｖ２＜０＜Ｖ１、Ｉｔ＞０を満たし、
Ｖ１≦Ｖを満たす領域において、Ｉｔ≦Ｉとなり、
Ｖ≦Ｖ２を満たす領域において、Ｉ≦−Ｉｔとなり、
Ｖ２＜Ｖ＜Ｖ１を満たす領域において、−Ｉｔ＜Ｉ＜Ｉｔとなる
ことを特徴とする請求項１〜１０のいずれかに記載の抵抗変化型不揮発性記憶装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、いわゆる抵抗変化型素子を用いて構成されたメモリセルを有する不揮発性記憶装置に関するものである。
【背景技術】
【０００２】
近年、いわゆる抵抗変化型素子を用いて構成されたメモリセルを有する不揮発性記憶装置の研究開発が進んでいる。抵抗変化型素子とは、電気的信号に応じて抵抗値の変化が生じる性質を有し、この抵抗値の変化によって情報を記憶することが可能な素子のことをいう。
【０００３】
また、抵抗変化型素子を用いたメモリセルについて、その１つにいわゆるクロスポイント構造が用いられる。クロスポイント構造では、直交するように配置されたビット線とワード線との交点の位置に、ビット線とワード線とに挟まれて、各メモリセルが構成される。
【０００４】
特許文献１では、双方向性を有する可変抵抗体をメモリセルとして用いた不揮発性記憶装置が示されている。その中で、非選択セルに流れるいわゆる漏れ電流を低減することを目的として、メモリセルのダイオードに双方向非線形素子として例えばバリスタを用いることが開示されている。また、クロスポイント構造についても開示されている。
【０００５】
特許文献２では、多層構造を有する３次元クロスポイント型可変抵抗メモリアレイを備えた不揮発性記憶装置が示されている。
【０００６】
非特許文献１では、可変抵抗膜と単方向ダイオードとを組み合わせたメモリセル構造が開示されている。また、多層構造についても開示されている。
【０００７】
特許文献３では、多結晶シリコンダイオードを有し、単極性の書換え可能可変抵抗メモリ素子（ＲＲＡＭ）を備えるメモリセルを用いた、三次元構造を有する不揮発性メモリが開示されている。
【０００８】
特許文献４では、双極性書換え可能可変抵抗メモリ素子とツェナーダイオードとからなるメモリセルを用いた、多層メモリ構造が開示されている。
【０００９】
特許文献５では、記憶素子と単方向制御素子で構成されたメモリセルを用いた、多層メモリ構造が開示されている。
【特許文献１】特開２００６−２０３０９８号公報（図２，図５）
【特許文献２】特開２００５−３１１３２２号公報（図４）
【特許文献３】特開２００７−１６５８７３号公報
【特許文献４】特表２００６−５１４３９３号公報
【特許文献５】特開２００４−３１９４８号公報
【非特許文献１】I. G. Baek、外、「Multi-layer Cross-point Binary Oxide Resistive Memory(OxRRAM) for Post-NAND Storage Application」、IEDM2005(IEEE international ELECTRON DEVICES meeting 2005)、769-772、Session 31（Fig.7、Fig.11）、２００５年１２月５日
【発明の開示】
【発明が解決しようとする課題】
【００１０】
メモリセルアレイの設計に対して、相矛盾する２つの要求がある。アレイ単位はできるだけ大きくしたいという要求と、アレイ単位はできるだけ小さくしたいという要求である。すなわち、チップ面積を小さくするためには、アレイ単位をなるべく大きくして周辺回路の面積を小さくすることが望まれる。一方、非選択メモリセルの漏れ電流を低減するためには、アレイ単位はなるべく小さくすることが好ましい。また、アレイ単位を小さくすることによって、高速化、低消費電力化や冗長救済の効率化などが可能になる。
【００１１】
また、クロスポイント構造では、非選択メモリセルの漏れ電流を低減することが、読み出し動作や書き込み動作において重要課題となる。特に、例えば、正電圧印加による高抵抗状態化、負電圧印加による低抵抗状態化のような双方向電圧印加によって抵抗変化が生じる双方向型抵抗変化素子の場合、単方向型抵抗変化素子の場合に通常行われる逆バイアス印加による積極的な漏れ電流の低減方法を採ることができない。このため、特定の動作バイアス条件における双方向ダイオードのＯＮ／ＯＦＦ特性に依存して漏れ電流量が決まることになり、これに基づいて必然的にアレイサイズが定まることになる。現状予想されるダイオード特性から判断すると、アレイサイズは相当小さくする必要があり、したがって、メモリセルアレイを多分割することが必要となる。ところが、ただ単にメモリセルアレイを多分割すると、レイアウト面積が大幅に増大してしまうことになり、好ましくない。
【００１２】
前記の問題に鑑み、本発明は、抵抗変化型素子を用いた不揮発性記憶装置について、非選択メモリセルの漏れ電流を十分に低減できるよう、アレイサイズが小さく、かつ、レイアウト面積が増大しない構造を実現することを目的とする。
【課題を解決するための手段】
【００１３】
本発明では、抵抗変化型素子を用いた不揮発性記憶装置について、多層クロスポイント構造を用いるとともに、階層ビット線方式を採用し、かつ、階層ビット線方式を実現するための選択スイッチ素子に起因するレイアウト面積の増加を抑制する。
【００１４】
すなわち、本発明は、電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化型素子を有するメモリセルを備えた抵抗変化型不揮発性記憶装置として、基板と、前記基板の上に形成されており、複数の前記メモリセルが配置されたメモリセルアレイとを備え、前記メモリセルアレイにおいて、前記各メモリセルは、Ｘ方向に延び、複数の層に形成されたビット線と、Ｙ方向に延び、ビット線間の各層に形成されたワード線との交点位置に、それぞれ、当該ビット線と当該ワード線とに挟まれて形成されており、層が重なる方向であるＺ方向に揃ったビット線群毎に構成された、ワード線が共通の複数の基本アレイ面が、Ｙ方向に並んで配置されており、前記各基本アレイ面において、偶数層のビット線が共通に接続されており、かつ、奇数層のビット線が共通に接続されており、前記抵抗変化型不揮発性記憶装置は、さらに、グローバルビット線と、前記各基本アレイ面毎に設けられた第１および第２の選択スイッチ素子とを備え、前記第１の選択スイッチ素子は、当該基本アレイ面に係るグローバルビット線と、当該基本アレイ面において共通に接続された偶数層のビット線との電気的な接続／非接続を、偶数層選択信号に従って切替制御するものであり、前記第２の選択スイッチ素子は、当該基本アレイ面に係るグローバルビット線と、当該基本アレイ面において共通に接続された奇数層のビット線との電気的な接続／非接続を、奇数層選択信号に従って切替制御するものである。
【００１５】
本発明によると、メモリセルが、Ｘ方向に延び複数の層に形成されたビット線と、Ｙ方向に延びビット線間の各層に形成されたワード線との交点位置に、形成されている。そして、Ｚ方向に揃ったビット線群毎に、ワード線が共通の複数の基本アレイ面が、Ｙ方向に並んで配置されている。すなわち、いわゆる多層クロスポイント構造が実現されている。そして、各基本アレイ面において、偶数層のビット線および奇数層のビット線がそれぞれ共通に接続されており、共通に接続された偶数層のビット線は、第１の選択スイッチ素子によって、グローバルビット線との電気的な接続／非接続を切替制御される一方、共通に接続された奇数層のビット線は、第２の選択スイッチ素子によって、グローバルビット線との電気的な接続／非接続を切替制御される。すなわち、各基本アレイ面において、２個の選択スイッチ素子によって、階層ビット線方式を実現している。これにより、レイアウト面積の増大を極力招くことなく、アレイサイズを小さくすることができるので、非選択メモリセルの漏れ電流を十分に低減することができる。
【発明の効果】
【００１６】
本発明によると、メモリセルアレイが多分割された抵抗変化型不揮発性記憶装置を、小さなレイアウト面積で、実現することができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施形態について、図面を参照して詳細に説明する。
【００１８】
図１（ａ）は本実施形態におけるメモリセル（クロスポイントメモリセル）の回路図である。図１（ａ）に示すように、本実施形態では、双方向型メモリセルを前提とする。双方向型メモリセルは、抵抗変化が双方向において生じる抵抗変化型素子１と、この抵抗変化型素子１に直列に接続された双方向ダイオード素子２とによって構成されている。抵抗変化型素子１は、低抵抗状態と高抵抗状態とになり得るものであり、電気的信号に基づいて可逆的に抵抗値が変化することにより情報を記憶することができる。すなわち、低抵抗状態のときに印加電圧が所定の第１の電圧を越えたとき、高抵抗状態に変化し、高抵抗状態のときに第１の電圧印加方向とは反対方向への印加電圧が所定の第２の電圧を越えたとき、低抵抗状態に変化する双方向性を有する。双方向ダイオード素子２は、印加電圧に対して非線形な電流特性を有し、かつ双方向に電流が流れる双方向性を有する。
【００１９】
図１９に双方向ダイオード素子の電圧−電流特性の一例を示す。Ｉｔ（＞０）は閾値電圧を決定する所定の電流、Ｖ１は第１の閾値電圧、Ｖ２は第２の閾値電圧を表す。図１９に示すように、この特性は非線形であって、電圧ＶがＶ２＜Ｖ＜Ｖ１を満たす領域では、抵抗が大きく実質的に電流が流れない。このとき、−Ｉｔ＜Ｉ＜Ｉｔを満たしている。一方、電圧ＶがＶ≦Ｖ２またはＶ１≦Ｖを満たす領域では、急激に抵抗値が低下して大きな電流が流れるようになる。このとき、Ｖ１≦Ｖを満たす領域においてＩｔ≦Ｉとなり、Ｖ≦Ｖ２を満たす領域においてＩ≦−Ｉｔとなっている。
【００２０】
ここで、閾値電圧は、所定の電流が流れるときの電圧を意味する。ここでの所定の電流とは、閾値電圧を決定するために任意に決めうる値であり、ダイオードが制御する素子の特性や、ダイオードの特性によって決まる。通常は、実質的に電流が流れない状態から大きな電流が流れる状態へ切り替わった時点の電流として、閾値電流を決定する。
【００２１】
なお、図１９では、正電圧時の電流の大きさと負電圧時の電流の大きさが原点対称に記載されているが、これらは必ずしも対称である必要はない。例えば｜Ｖ１｜＜｜Ｖ２｜であったり、｜Ｖ２｜＜｜Ｖ１｜であってもよい。
【００２２】
また、ビット線とワード線との間に設けられた双方向型メモリセルによって、１ビットの記憶素子が実現される。
【００２３】
なお、本発明に係る構成は、図１（ｂ）に示すような単方向型メモリセルや、図１（ｃ）に示すような抵抗変化型素子のみで構成したダイオードレスメモリセルを採用することも可能である。
【００２４】
図２はメモリセルを含む立体構造を示す概念図である。図２（ａ）はいわゆる単層クロスポイントメモリセルの立体構造であり、直交するように配置されたビット線とワード線との交点の位置に、ビット線とワード線とに挟まれて、メモリセルＭＣが構成されている。図２（ｂ）はいわゆる多層クロスポイントメモリセルの立体構造であり、図２（ａ）の単層クロスポイントメモリセルが積み重ねられた構造になっている。
【００２５】
図３（ａ）は本実施形態におけるメモリセルの断面構造の一例である。図３（ａ）において、下部配線１１および上部配線１２は、一方がビット線であり、他方がワード線である。そして、下部配線１１と上部配線１２との間に、下部電極１３、ダイオード素子１４（双方向ダイオード素子２に相当）、内部電極１５、ＴａＯ膜１６（抵抗変化型素子１に相当）、および上部電極１７が、順に形成されている。なお、ＴａＯ膜１６に関しては、タンタル酸化物をＴａＯｘと表した場合に、０＜ｘ＜２．５であることが少なくとも必要である。特に、本実施形態におけるＴａＯｘ膜は、０．８≦ｘ≦１．９であることが望ましい。
【００２６】
図３（ｂ）は本実施形態におけるメモリセルの断面構造の他の例であり、ＴａＯ膜が２層構造になったものである。すなわち、ＴａＯ膜１６に代えて、第１のＴａＯ酸化物層（ＴａＯｘ）１６ａと第２のＴａＯ酸化物層（ＴａＯｙ）１６ｂが形成されている。ここで、０＜ｘ＜２．５、およびｘ＜ｙを満足することが好ましい。より好適には、第２のＴａＯ酸化物層（ＴａＯｙ）１６ｂが上部電極１７に接しており、膜厚が１ｎｍ以上８ｎｍ以下であり、かつ、０．８≦ｘ≦１．９および２．１≦ｙ＜２．５を満足することが好ましい。
【００２７】
図３（ｃ）および（ｄ）は本実施形態におけるメモリセルの断面構造の他の例である。図３（ｃ）では、内部電極１５が省かれており、図３（ｄ）では、さらに下部電極１３および上部電極１７が省かれ、下部配線１１、上部配線１２が各々下部電極、上部電極も兼用している。また、図３（ｅ）は図１（ｃ）のダイオードレスメモリセルの断面構造の一例である。なお、図３（ｃ），（ｄ）および（ｅ）においても、図３（ｂ）と同様に、ＴａＯ膜１６を２層構造にすることも可能である。なお、図３は、ダイオード素子の上に抵抗変化型素子を配置する構造で示しているが、抵抗変化型素子の上にダイオード素子を配置する構成にしてもよい。
【００２８】
図４は本実施形態におけるメモリセルの電流−電圧の関係を示すグラフである。図４のグラフは図１（ａ）の回路図に対応する。図４において、横軸はビット線−ワード線間にかかる電圧、縦軸はメモリセルに流れる電流である。また、「ＬＲセル」はメモリセルが低抵抗状態である場合、「ＨＲセル」はメモリセルが高抵抗状態である場合を表す。図４に示すように、いまメモリセルが低抵抗状態である（ＬＲセル）ものとすると、電圧が上昇して「２Ｖ」程度を超えたとき、電流が大きく増加する。電圧がさらに上昇して「４Ｖ」に近くなったとき、メモリセルの抵抗値が変化して高抵抗状態になり（ＨＲセル）、電流が大きく減少する。一方、電圧が低下して「−４Ｖ」程度を下回ったとき、メモリセルの抵抗値が変化して低抵抗状態になり（ＬＲセル）、電流が大きく増加する。このように、抵抗変化が双方向において生じる。
【００２９】
図５は本実施形態に係る抵抗変化型不揮発性記憶装置におけるメモリセルアレイの構成を示す回路図である。図５において、ビット線が延びる方向をＸ方向、ワード線が延びる方向をＹ方向、ビット線やワード線の層が重なる方向をＺ方向としている。
【００３０】
図５において、ビット線ＢＬはＸ方向に延び、複数の層（図５では５層）に形成されており、ワード線ＷＬはＹ方向に延び、ビット線の間の各層（図５では４層）に形成されている。そして、メモリセルアレイ１００において、ビット線ＢＬとワード線ＷＬとの交点位置に、各メモリセルＭＣが当該ビット線ＢＬと当該ワード線ＷＬとに挟まれて形成されている。なお、図の簡略化のために、メモリセルＭＣの一部およびワード線の一部については図示を省略している。
【００３１】
そして、Ｚ方向に揃った各層のビット線ＢＬ群毎に、ワード線ＷＬとの間に形成されたメモリセルＭＣによって、基本アレイ面０〜３がそれぞれ構成されている。各基本アレイ面０〜３において、ワード線ＷＬは共通である。図５の例では、各基本アレイ面０〜３において、メモリセルＭＣがＸ方向に３２個、Ｚ方向に８個、配置されている。またメモリセルアレイ１００は、Ｙ方向に並ぶ４個の基本アレイ面０〜３によって構成されている。ただし、基本アレイ面におけるメモリセルの個数や、Ｙ方向に並ぶ基本アレイ面の個数は、これに限定されるものではない。
【００３２】
そして、各基本アレイ面０〜３において、偶数層のビット線ＢＬが共通に接続されており（ＢＬ＿ｅ０〜ＢＬ＿ｅ３）、また、奇数層のビット線ＢＬが共通に接続されている（ＢＬ＿ｏ０〜ＢＬ＿ｏ３）。
【００３３】
さらに、グローバルビット線ＧＢＬ０００〜ＧＢＬ００３がＹ方向に延びて形成されている。また、各基本アレイ面０〜３毎に、第１の選択スイッチ素子１０１〜１０４および第２の選択スイッチ素子１１１〜１１４がそれぞれ設けられている。図５では、第１の選択スイッチ素子１０１〜１０４および第２の選択スイッチ素子１１１〜１１４は、ｎ型ＭＯＳトランジスタによって構成されているものとしている。
【００３４】
第１の選択スイッチ素子１０１〜１０４は、当該基本アレイ面に係るグローバルビット線ＧＢＬ０００〜ＧＢＬ００３と、当該基本アレイ面において共通に接続された偶数層のビット線ＢＬ＿ｅ０〜ＢＬ＿ｅ３との電気的な接続／非接続を、偶数層選択信号ＢＬｓ＿ｅ０に従って切替制御する。第２の選択スイッチ素子１１１〜１１４は、当該基本アレイ面に係るグローバルビット線ＧＢＬ０００〜ＧＢＬ００３と、当該基本アレイ面において共通に接続された奇数層のビット線ＢＬ＿ｏ０〜ＢＬ＿ｏ３との電気的な接続／非接続を、奇数層選択信号ＢＬｓ＿ｏ０に従って切替制御する。
【００３５】
この構成により、上述した多層クロスポイント構造が実現されている。加えて、ビット線ＢＬとグローバルビット線ＧＢＬを用いた階層ビット線方式が実現されている。さらに、各基本アレイ面０〜３において、偶数層のビット線ＢＬおよび奇数層のビット線ＢＬをそれぞれ共通に接続することによって、階層ビット線方式を実現するための選択スイッチ素子の数を２個に減らすことができる。これにより、アレイサイズの小さなメモリセルアレイを、レイアウト面積を増大させることなく、実現することができる。
【００３６】
図６は１個の基本アレイ面を単層構造に展開した等価回路を示す図である。図６に示すように、メモリセルＭＣが３２個ずつ８層分並んだ基本アレイ面は、メモリセルＭＣが１２８個ずつ２層分並んだアレイと等価となり、偶数層のビット線ＢＬおよび奇数層のビット線ＢＬをそれぞれ共通接続してもよいことが理解できる。
【００３７】
図７は図５のメモリセルアレイ１００とその周辺回路を示す回路図である。図７において、グローバルビット線デコーダ／ドライバー１２２はグローバルビット線ＧＢＬを駆動制御する。サブビット線選択回路１２３はアドレス信号Ａ０〜Ａｘに応じて、偶数層選択信号ＢＬｓ＿ｅ０および奇数層選択信号ＢＬｓ＿ｏ０を制御する。ワード線デコーダ／ドライバー１２１は各ワード線ＷＬを駆動制御する。
【００３８】
図８は抵抗変化型不揮発性記憶装置の主要部を示す回路図である。図８に示すように、実際の装置では、図５に示すメモリセルアレイ１００が複数個配置されることによって、メモリアレイ２００が構成される。図８の例では、メモリセルアレイ１００が（ｎ＋１）×１６個、配置されている。ワード線デコーダ／ドライバー２０１は各ワード線ＷＬを駆動制御し、グローバルビット線デコーダ／ドライバー２０２は各グローバルビット線ＧＢＬを駆動制御する。サブビット線選択回路２０３はアドレス信号Ａ０〜Ａｘに応じて、各メモリセルアレイ１００に対する偶数層選択信号ＢＬｓ＿ｅ０〜ＢＬｓ＿ｅｎおよび奇数層選択信号ＢＬｓ＿ｏ０〜ＢＬｓ＿ｏｎを制御する。
【００３９】
図９は抵抗変化型不揮発性記憶装置の全体構成を示す回路図である。図９において、主要部３００が図８に示す構成に相当している。
【００４０】
図９において、アドレス入力回路２１１は、消去サイクル、書込みサイクルまたは読出しサイクルの間、外部からのアドレス信号を一時的にラッチし、ラッチしたアドレス信号をサブビット線選択回路２０３、グローバルビット線デコーダ／ドライバー２０２、およびワード線デコーダ／ドライバー２０１へ出力する。制御回路２１２は、複数の入力信号を受けて、消去サイクル、書込みサイクル、読出しサイクル、およびスタンバイ時の状態を表す信号を、サブビット線選択回路２０３、グローバルビット線デコーダ／ドライバー２０２、ワード線デコーダ／ドライバー２０１、書込み回路２１４、およびデータ入出力回路２１５へそれぞれに相応した信号として出力する。また制御回路２１２は、消去サイクル、書込みサイクル、および読出しサイクル時の消去、書込み、または読出しパルス発生トリガー信号を書込みパルス発生回路２１３へ出力する。書込みパルス発生回路２１３は、消去サイクル、書込みサイクル、および読出しサイクル内の各消去、書込み、または読出し時間パルスを任意の期間（ｔｐ＿Ｅ，ｔｐ＿Ｐ，ｔｐ＿Ｒ）発生し、グローバルビット線デコーダ／ドライバー２０２およびワード線デコーダ／ドライバー２０１へ出力する。
【００４１】
図１０は図５等に示すメモリセルアレイの動作タイミング図である。メモリセルアレイの動作は、図１０に示すように、消去サイクル、書込みサイクル、読み出しサイクルおよびスタンバイの４つに大きく分けられる。
【００４２】
まず書込みサイクルについて説明する。書込みサイクルでは、選択されたメモリセルの抵抗変化型素子が、高抵抗状態から低抵抗状態に、あるいは低抵抗状態から高抵抗状態に変化する。まず、選択されたグローバルビット線（図１０ではＧＢＬ０００）に、書込み電圧Ｖｗが印加される。これ以外の非選択グローバルビット線には書込み電圧Ｖｗは印加されない。また、ビット線選択信号（偶数層選択信号および奇数層選択信号）のうち、選択されたビット線選択信号（図１０ではＢＬｓ＿ｅ０）が、電圧Ｖｓｅｌに変化する。これ以外の非選択のビット線選択信号は変化しない。
【００４３】
図５において、偶数層選択信号ＢＬｓ＿ｅ０が電圧Ｖｓｅｌに変化したことによって、ｎ型トランジスタである第１の選択スイッチ素子１０１〜１０４がオンする。そして、グローバルビット線ＧＢＬ０００に書込み電圧Ｖｗが印加されているので、基本アレイ面０における共通に接続された偶数層ビット線ＢＬ＿ｅ０に電圧Ｖｗが加わる。すなわち、ビット線ＢＬ＿ｅ０が選択ビット線となる。これ以外の非選択ビット線には電圧Ｖｗは加わらない。
【００４４】
そして、選択ワード線（図１０ではＷＬ０００００）の電圧をＶ０から０Ｖに変化させる。これ以外の非選択ワード線は電圧Ｖ０のままとする。これにより、選択ビット線ＢＬ＿ｅ０と選択ワード線ＷＬ０００００との間に挟まれたメモリセルＭＣに電圧Ｖｗが加わり、これにより、このメモリセルＭＣの抵抗値が変化する。
【００４５】
消去サイクルでは、基本的な動作は書込みサイクルと同様であるが、選択されたメモリセルＭＣに逆方向の電圧Ｖｅが加わる点が異なる。すなわち、選択グローバルビット線ＧＢＬ０００の電圧は０Ｖのままなので、ビット線選択信号ＢＬｓ＿ｅ０が電圧Ｖｓｅｌに変化したとき、選択ビット線ＢＬ＿ｅ０の電圧は０Ｖになる。一方、選択ワード線ＷＬ０００００の電圧はＶ０から消去電圧Ｖｅに変化する。この結果、選択ビット線ＢＬ＿ｅ０と選択ワード線ＷＬ０００００との間に挟まれたメモリセルＭＣに、書込みサイクルとは逆方向の電圧Ｖｅが加わり、これによって、このメモリセルＭＣの抵抗値が変化する。
【００４６】
読出しサイクルでは、基本的な動作は書込みサイクルと同様であるが、選択されたメモリセルＭＣに、書込み電圧Ｖｗよりも小さい読み出し電圧（Ｖｒ−Ｖｒ０）が加わる点が異なる。すなわち、選択グローバルビット線ＧＢＬ０００の電圧は電圧Ｖｒに変化するので、ビット線選択信号ＢＬｓ＿ｅ０が電圧Ｖｓｅｌに変化したとき、選択ビット線ＢＬ＿ｅ０の電圧はＶｒになる。一方、選択ワード線ＷＬ０００００の電圧はＶ０からＶｒ０に変化する。この結果、選択ビット線ＢＬ＿ｅ０と選択ワード線ＷＬ０００００との間に挟まれたメモリセルＭＣに電圧（Ｖｒ−Ｖｒ０）が加わり、これによって、このメモリセルＭＣの抵抗変化型素子が高抵抗状態か低抵抗状態かの読み出しを行うことができる。
【００４７】
＜メモリセルアレイの物理的構造＞
図１１は本実施形態に係るメモリセルアレイの物理的構造を示す図である。図１１（ａ）は平面図であり、図１１（ｂ）は断面図である。図１１（ａ）において、左右方向がビット線ＢＬの延びるＸ方向、上下方向がワード線ＷＬの延びるＹ方向であり、紙面に直交する方向がＺ方向である。図１１（ｂ）において、左右方向がビット線ＢＬの延びるＸ方向、上下方向がＺ方向、紙面に直交する方向がワード線ＷＬの延びるＹ方向である。
【００４８】
図１１に示す物理的構造では、基板３の上に、複数のメモリセルＭＣが配置されたメモリセルアレイが形成されている。そして、グローバルビット線ＧＢＬ０〜ＧＢＬ３は、最下層のビット線ＢＬのさらに下層（第１配線層）において、Ｙ方向に延びて形成されている。また、第１および第２の選択スイッチ素子はＭＯＳＦＥＴによって構成されており、グローバルビット線ＧＢＬ０〜ＧＢＬ３のさらに下の、基板３に形成された拡散層１０５およびゲート１０６によって、構成されている。グローバルビット線ＧＢＬ０〜ＧＢＬ３と拡散層１０５とは、第１コンタクトを介して、接続されている。
【００４９】
また、各基本アレイ面０〜３において、偶数層の各ビット線ＢＬは、ワード線層とビット線層との間にそれぞれ設けられたコンタクト１０７を介して、共通に接続されている（ＢＬ＿ｅ０〜ＢＬ＿ｅ３）。同様に、奇数層の各ビット線ＢＬは、ワード線層とビット線層との間にそれぞれ設けられたコンタクト１０８を介して、共通に接続されている（ＢＬ＿ｏ０〜ＢＬ＿ｏ３）。そして、共通に接続された偶数層のビット線ＢＬ＿ｅ０〜ＢＬ＿ｅ３は、それぞれ、第３コンタクト（コンタクト１３１）を介して第２配線に接続されており、共通に接続された奇数層のビット線ＢＬ＿ｏ０〜ＢＬ＿ｏ３は、それぞれ、第３コンタクト（コンタクト１３２）を介して第２配線に接続されている。
【００５０】
第１および第２の選択スイッチ素子を構成する拡散層１０５は、第１コンタクト、第１配線および第２コンタクトを介して、第２配線に接続されている。そして第２配線によって、共通に接続された偶数層のビット線ＢＬ＿ｅ０〜ＢＬ＿ｅ３、および共通に接続された奇数層のビット線ＢＬ＿ｏ０〜ＢＬ＿ｏ３と、拡散層１０５とが電気的に接続されている。
【００５１】
図１２および図１３は図１１に示す物理的構造を各層毎に分解した平面図である。図１２および図１３を用いて、本実施形態に係るメモリセルアレイの物理的構造をさらに詳細に説明する。
【００５２】
図１２（ａ）は第１および第２の選択スイッチ素子を構成する拡散層およびゲートから第１コンタクトまでが形成された状態を示す図である。図１２（ａ）に示すように、図５に示した第１の選択スイッチ素子１０１〜１０４および第２の選択スイッチ素子１１１〜１１４が、拡散層１０５およびゲート１０６からなるＭＯＳＦＥＴによって構成されている。また、基本アレイ面０に係る第１および第２の選択スイッチ素子１０１，１１１を構成するＭＯＳＦＥＴは、ソースまたはドレインとなる拡散領域の一方を共有し、ＭＯＳＦＥＴペアを構成している。同様に、基本アレイ面１に係る第１および第２の選択スイッチ素子１０２，１１２、基本アレイ面２に係る第１および第２の選択スイッチ素子１０３，１１３、および基本アレイ面３に係る第１および第２の選択スイッチ素子１０４，１１４もそれぞれ、拡散領域を共有し、ＭＯＳＦＥＴペアを構成している。
【００５３】
４個のＭＯＳＦＥＴペアは、ゲート長方向がＹ方向に一致するように配置されており、かつ、Ｘ方向に並べられている。なお、ＭＯＳＦＥＴペアの個数は基本アレイ面の数に相当しており、基本アレイ面がｎ（ｎは２以上の整数）個のとき、ＭＯＳＦＥＴペアはｎ個並べられることになる。
【００５４】
また、４個のＭＯＳＦＥＴペアは、第１の選択スイッチ素子１０１〜１０４を構成するＭＯＳＦＥＴのゲートが互いに接続されているとともに、第２の選択スイッチ素子１１１〜１１４のゲートが互いに接続されており、偶数層選択ゲート１０６ａと奇数層選択ゲート１０６ｂとが形成されている。偶数層選択ゲート１０６ａには偶数層選択信号ＢＬｓ＿ｅ０が与えられ、奇数層選択ゲート１０６ｂには奇数層選択信号ＢＬｓ＿ｏ０が与えられる。
【００５５】
また、各ＭＯＳＦＥＴペアにおいて共有された拡散領域には、グローバルビット線ＧＢＬ０〜ＧＢＬ３と接続するための第１コンタクト（コンタクト１４１等）がそれぞれ形成されている。また、第１の選択スイッチ素子１０１〜１０４の他方の拡散領域には、共通に接続された偶数層のビット線ＢＬ＿ｅ０〜ＢＬ＿ｅ３と接続するための第１コンタクト（コンタクト１４２等）がそれぞれ形成されており、第２の選択スイッチ素子１１１〜１１４の他方の拡散領域には、共通に接続された奇数層のビット線ＢＬ＿ｏ０〜ＢＬ＿ｏ３と接続するための第１コンタクト（コンタクト１４３等）がそれぞれ形成されている。
【００５６】
図１２（ｂ）は図１２（ａ）の構造上に、グローバルビット線を含む第１配線と第２コンタクトが形成された状態を示す図である。図１２（ｂ）に示すように、グローバルビット線ＧＢＬ０〜ＧＢＬ３はそれぞれ、Ｙ方向に延びており、各ＭＯＳＦＥＴペアの共有化された拡散領域と第１コンタクト（コンタクト１４１等）によって接続されている。また、第１の選択スイッチ素子１０１〜１０４の他方の拡散領域と第１コンタクトを介して接続された配線（配線１４４等）が、設けられている。そしてこの配線に、共通に接続された偶数層のビット線ＢＬ＿ｅ０〜ＢＬ＿ｅ３と接続するための第２コンタクト（コンタクト１４５等）が形成されている。さらに、第２の選択スイッチ素子１１１〜１１４の他方の拡散領域と第１コンタクトを介して接続された配線（配線１４６等）が設けられている。そしてこの配線に、共通に接続された奇数層のビット線ＢＬ＿ｏ０〜ＢＬ＿ｏ３と接続するための第２コンタクト（コンタクト１４７等）が形成されている。
【００５７】
図１２（ｃ）は図１２（ｂ）の構造上に、第２配線と第３コンタクトが形成された状態を示す図である。この第２配線は、グローバルビット線ＧＢＬとメモリセルアレイとの間に設けられた配線層に形成されている。図１２（ｃ）に示すように、４個のコンタクト１３１が左端にＹ方向に並んで配置されており、また、別の４個のコンタクト１３２が右端にＹ方向に並んで配置されている。すなわち、各基本アレイ面０〜３において共通に接続された偶数層のビット線ＢＬ＿ｅ０〜ＢＬ＿ｅ３のコンタクト領域がＹ方向に並んで配置されているとともに、各基本アレイ面０〜３において共通に接続された奇数層のビット線ＢＬ＿ｏ０〜ＢＬ＿ｏ３のコンタクト領域がＹ方向に並んで配置されている。また、図１１（ｂ）の断面図から分かるように、共通に接続されたビット線ＢＬのコンタクトビアは、この配線層におけるコンタクト領域から、基板３に対して垂直方向に延びている。
【００５８】
そして、コンタクト１３１と、第１の選択スイッチ素子１０１〜１０４の他方の拡散領域に接続されている第２コンタクト（コンタクト１４５等）とを接続するように、配線（配線１４８等）が設けられている。また、コンタクト１３２と、第２の選択スイッチ素子１１１〜１１４の他方の拡散領域に接続されている第２コンタクト（コンタクト１４７等）とを接続するように、配線（配線１４９等）が設けられている。これにより、コンタクト１３１はそれぞれ、第１の選択スイッチ素子１０１〜１０４の共有されていない方の拡散領域に接続されたことになり、コンタクト１３２はそれぞれ、第２の選択スイッチ素子１１１〜１１４の共有されていない方の拡散領域に接続されたことになる。
【００５９】
このように、グローバルビット線とメモリセルアレイとの間に配線層を設けて、共通接続されたビット線と選択スイッチ素子との電気的接続に、この配線層の配線を介在させることによって、選択スイッチ素子の配置がビット線コンタクト領域の配置に律束されることがなく、よって、自由度の高い配置やサイズ構成が可能になる。
【００６０】
図１３（ａ）は図１２（ｃ）の構造上に形成された偶数層のビット線を示す図である。図１３（ａ）に示すように、偶数層のビット線ＢＬは、ワード線層とビット線層との間にそれぞれ設けられたコンタクト１０７を介して共通に接続されており（ＢＬ＿ｅ０〜ＢＬ＿ｅ３）、さらに図１２（ｃ）に示したコンタクト１３１に接続されている。なお、図１３（ａ）や他の平面図において、メモリセルＭＣは矩形で表されているが、実際の仕上がり寸法では円形状になる。
【００６１】
図１３（ｂ）は図１２（ｃ）の構造上に形成されたワード線を示す図である。また、図１３（ｂ）では、メモリセルＭＣ１ビットのサイズ（ピッチ）を破線の矩形で示している。ここでは、Ｘ方向（ビット線方向）のピッチとＹ方向（ワード線方向）のピッチとが等しくなっている。
【００６２】
図１３（ｃ）は図１２（ｃ）の構造上に形成された奇数層のビット線を示す図である。図１３（ｃ）に示すように、奇数層のビット線ＢＬは、ワード線層とビット線層との間にそれぞれ設けられたコンタクト１０８を介して共通に接続されており（ＢＬ＿ｏ０〜ＢＬ＿ｏ３）、さらに図１２（ｃ）に示したコンタクト１３２に接続されている。
【００６３】
なお、上述した物理的構造を採用した場合、偶数層のビット線を接続するためのコンタクト１０７，１３１を設けるための領域、および、奇数層のビット線を接続するためのコンタクト１０８，１３２を設けるための領域の分だけ、レイアウト面積が増加する。いま、Ｘ方向におけるメモリセルピッチおよびビアピッチ（コンタクト領域の長さ）をともに０．４８μｍとする。この場合、例えばＸ方向におけるメモリセルの個数が３２であるとき、コンタクト領域が占める割合は、
（０．４８×２）／（０．４８×３２＋０．４８×２）＝５．９％
となる。すなわち、Ｘ方向におけるメモリセルの個数が十分多い場合、レイアウト面積はさほど増加しない。
【００６４】
図１４はメモリセル周辺の物理的構造の変形例を示す図であり、図１３（ｂ）の平面図をベースにして変更を加えたものである。
【００６５】
図１４（ａ）の変形例では、ワード線ＷＬの幅を図１３（ｂ）よりも広げており、ワード線ＷＬの幅がビット線ＢＬの幅よりも広くなっている。あるいは、ビット線ＷＬの幅を図１３（ｂ）よりも狭くしてもよい。ただし、ワード線ＷＬおよびビット線ＢＬのピッチは図１３（ｂ）から変わっておらず、よってメモリセルＭＣのサイズＸ，Ｙは変わっていない。
【００６６】
ワード線の幅を広くする理由は、ワード線の方がビット線よりも長いので、書込みや読出し時における電位降下をなるべく回避できるように、ワード線の抵抗値を下げるためである。一方、ビット線はワード線に比べて短いので、電位降下は生じにくい。このため、ビット線を細くし、セパレーションをできるだけ拡げることによって、製造時におけるパーティクルなどによる短絡欠陥による歩留り低下を防止することができる。
【００６７】
図１４（ａ）の構成を実現する手段としては、まず、ワード線とビット線のマスク寸法を異なる値に設定する方法がある。または、製造プロセスにおいて、ワード線形成工程とビット線形成工程とでリソグラフィ条件を各々最適化する方法がある。リソグラフィ条件の最適化としては例えば、露光時間の長短を調整する、ワード線形成工程ではより高感度の露光装置を適用する、といった方法が考えられる。
【００６８】
図１４（ｂ）の変形例では、図１４（ａ）と同様に、ワード線ＷＬの幅をビット線ＢＬよりも広くしている。加えて、ワード線ＷＬのピッチを拡げている。このため、メモリセルＭＣのサイズが横長になっており、Ｘ方向のピッチがＹ方向のピッチよりも長くなっている。図１４（ｂ）の構成の目的および実現手段は、図１４（ａ）と同様である。
【００６９】
図１４（ｃ）の変形例では、図１４（ｂ）に加えてさらに、メモリセルＭＣ自体の形状を横長にしている。すなわち、メモリセルＭＣの形状が、Ｘ方向のサイズがＹ方向のサイズよりも大きい長方形になっている。ただし、実際の仕上がり形状は長円形になる。このように、メモリセルの面積を大きくすることによって、読み出し電流（特に抵抗変化型素子が低抵抗状態のときの読み出し電流）を大きくすることができるので、読み出し動作マージンを大きくとることができる。
【００７０】
図１５もメモリセル周辺の物理的構造の変形例を示す図であり、図１１（ｂ）の断面図に変更を加えたものである。図１５の変形例では、ビット線ＢＬの厚さがワード線ＷＬに比べて薄くなっている。図１５の変形例は、上述したように、ビット線の抵抗はワード線に比べて高くすることが可能である点を踏まえたものである。これにより、メモリセルアレイ全体の高さを低く抑えることが可能になる。特に、多層化した場合の平坦性を確保しやすくなり、リソグラフィ工程などの微細加工が容易になる。また、ビット線の寄生容量を低減することもできる。
【００７１】
図１５の構成を実現する手段としては、ビット線層の膜厚をワード線層に比べ単純に薄く形成する手段以外に、例えば、ビット線の材料をワード線の材料と異なる物にすることが考えられる。例えば、ワード線はアルミ、銅などで形成し、ビット線はタングステン、ＴａやＴａＮなどの薄膜導電材料で形成すればよい。なお、図１４や図１５に示す変形例は、本実施形態の多層の階層ビット線を採用したクロスポイント構造のメモリセルに限らず、単層構造の階層ビット線や、通常のクロスポイント型メモリセルにも適用してもよく、同様の効果が期待できる。
【００７２】
本実施形態におけるメモリセルアレイの物理的構造では、第１および第２の選択スイッチ素子となるＭＯＳＦＥＴが、ビット線およびワード線のさらに下層に形成されている。このとき、形成されたＭＯＳＦＥＴの領域は、Ｚ方向に見たとき（ＸＹ平面で見たとき）、ビット線とワード線とが交差しメモリセルが配置される領域からはみ出ていないことが好ましい。すなわち、階層ビット線方式を実現するための第１および第２の選択スイッチ素子が、メモリセルアレイの面積を律速しないようにする。しかも、このようなＭＯＳＦＥＴのレイアウトを、メモリセルのピッチ（配線ピッチ）を拡げることなく、実現することが好ましい。この方法について、図１６を用いて説明する。
【００７３】
図１６（ａ）に示すように、まず、第１の選択スイッチ素子を構成する偶数層選択用トランジスタと第２の選択スイッチ素子を構成する奇数層選択用トランジスタとをペアにし、ソース・ドレインの一方を共有させることを前提にする（図１２（ａ）に示すＭＯＳＦＥＴペアに相当）。ペアになったトランジスタのＹ方向の寸法をＹｔｒとする。寸法Ｙｔｒは、デザインルールやトランジスタの耐圧仕様等に基づいて定まる。また、ビット線ＢＬの配線ピッチ（メモリセルのＹ方向ピッチ）をＹｍとする。Ｙｍ＝Ｌ（配線幅）＋Ｓ（配線間隔）である。また、ワード線ＷＬの配線ピッチをＸｋとする。
【００７４】
ここで、Ｙｔｒ≦４×Ｙｍが成り立つとき、ビット線を４本配置するものとする。すなわち、基本アレイ面を４個設ける。このとき、奇数層選択用トランジスタと偶数層選択用トランジスタは、それぞれ４個ずつ必要になる。奇数層選択用トランジスタと偶数層選択用トランジスタのペアをＸ方向に４組並べたときの寸法をＸｔｒとする。寸法Ｘｔｒは、デザインルールやトランジスタの電流仕様等に基づいて定まる。そして、ワード線が占めるＸ方向の範囲をＸｍとすると、Ｘｍ＞Ｘｔｒとなるようにワード線の本数を定める。図１１の物理的構造では、ＸＹ平面で見たときのワード線ＷＬの本数は３２としている。
【００７５】
また、図１６（ｂ）は、４×Ｙｍ＜Ｙｔｒ≦８×Ｙｍが成り立つ場合を示している。図１６（ｂ）の例では、ビット線を８本配置し、基本アレイ面を８個設けるものとしている。また、奇数層選択用トランジスタと偶数層選択用トランジスタのペアをＸ方向に８組並べて、このときの寸法ＸｔｒよりもＸｍが大きくなるように、ワード線の本数を定める。
【００７６】
なお、図１６の場合以外でも、例えば、Ｙｔｒ≦６×Ｙｍが成り立つ場合には、ビット線を６本配置し、基本アレイ面を６個設けて、奇数層選択用トランジスタと偶数層選択用トランジスタのペアをＸ方向に６組配置すればよい。また、８×Ｙｍ＜Ｙｔｒ≦１６×Ｙｍが成り立つ場合には、上と同様の考え方で、ビット線を１６本配置し、基本アレイ面を１６個設けて、奇数層選択用トランジスタと偶数層選択用トランジスタのペアをＸ方向に１６組配置すればよい。
【００７７】
一般的には、ＸＹ平面で見たとき、ビット線の本数（基本アレイ面の数に相当）をｎ、ワード線の本数をｋとすると、
Ｙｔｒ≦ｎ×Ｙｍ、Ｘｔｒ≦Ｘｍ＝ｋ×Ｘｋ
を満たすことが好ましい。この場合、第１および第２の選択スイッチ素子を構成するトランジスタの領域が、メモリセルが配置される領域からはみ出ることがない。したがって、階層ビット線方式を実現するための第１および第２の選択スイッチ素子を、メモリセルアレイのレイアウト面積を増大させることなく配置することができる。
【００７８】
本願発明者らは、多層型の階層ビット線の構造を考えるに当たって、以下の点に注目した。
【００７９】
第１点目として、ワード線またはビット線の上下層（Ｚ方向）の両側にメモリセルを配置する構成が、製造工程削減の観点から望ましいと考えた。つまり、交互に積み重ねられたワード線とビット線の全ての交差点にメモリセルを配した場合は、Ｚ方向のメモリセル数に対して、ワード線やビット線の本数を最小にできるというメリットがある。ただし、このような多層構造において各層全てのビット線を共通接続した場合、１本のワード線選択に対して、２個のメモリセルが選択されることになる。
【００８０】
本発明では、１本のワード線選択に対して１個のメモリセルを選択できるように、ビット線を偶数層と奇数層とに分けて共通接続し、さらに、選択スイッチ素子をそれぞれに設けて、偶数層と奇数層の何れかが選択できるようにした。すなわち、図６の左側に示したような構成を基本アレイ面の構成としている。また、複数の基本アレイ面を束ねたレイアウトのＸＹ形状を、その下層に配置した選択スイッチ素子を含めて矩形としている。このようなレイアウトを単純に配列することにより、メモリを容易に構成することができる。
【００８１】
第２点目として、偶数層と奇数層に対する選択スイッチ素子のレイアウト配置方法を検討した。すなわち、１つの基本アレイ面に対して２個の選択スイッチ素子が必要になるが、メモリセルアレイのレイアウトサイズは、選択スイッチ素子の配置サイズで定まるのではなく、基本アレイ面自体の配置サイズで決まるようにすることが望ましい。したがって、複数の基本アレイ面をＹ方向に配置し、これらの基本アレイ面に対応する複数の選択スイッチ素子を、その下の領域に全て収まる様に配置する、という方法が極めて有効である。
【００８２】
第３点目として、さらに、複数の基本アレイ面の下の領域にこれらに対応する複数の選択スイッチ素子を全て配置する場合の、配置構成について検討した。
【００８３】
図５に示す構成において、第１の選択スイッチ素子１０１〜１０４と第２の選択スイッチ素子１１１〜１１４を、関連する複数の基本アレイ面０〜３の下に配置し、なおかつ少ない配線層でビット線との接続を実現することを考える。図８から分かるように、複数の基本アレイ面（図５では４つ）をまとめたブロック１００に対して、Ｘ方向の偶/奇数層選択信号は、Ｘ方向に並んだブロック１００で共通接続されている。ここで、偶/奇数層選択信号は選択スイッチ素子のゲートに接続されるので、ゲートのポリシリコン配線をＸ方向に配線し、ブロック内外のトランジスタのゲートをポリシリコン配線のみで接続する構成が、配線層数を減らすのに効果的である。
【００８４】
この考えに従い、図１２（ａ）に示すように、第１の選択スイッチ素子１０１〜１０４を構成するＭＯＳＦＥＴのゲート幅方向をＸ方向に揃え、ポリシリコンゲートの位置を合わせて互いに接続し、偶数層選択ゲート１０６ａを形成している。同様に、第２の選択スイッチ素子１１１〜１１４を構成するＭＯＳＦＥＴのゲート幅方向をＸ方向に揃え、ポリシリコンゲートの位置を合わせて互いに接続し、奇数層選択ゲート１０６ｂを形成している。そして、第１の選択スイッチ素子１０１〜１０４を構成するＭＯＳＦＥＴと第２の選択スイッチ素子１１１〜１１４を構成するＭＯＳＦＥＴとで、それぞれ、ゲート長方向がＹ方向であるＭＯＳＦＥＴペアを構成し、各ＭＯＳＦＥＴペアは拡散領域を共有するようにしている。
【００８５】
また、このレイアウト構成の場合、選択スイッチ素子を構成するＭＯＳＦＥＴのゲート幅方向は、メモリセルアレイのビット線と同一方向である。このため、基本アレイ面の同一ビット線上のビット数を増やすことによって、各選択スイッチ素子のゲート幅をメモリセルアレイからはみ出すことなく拡大することができる。すなわち、選択スイッチ素子のゲート幅の自由度は高い。
【００８６】
一方、図１６を用いて説明したように、ペアになった選択スイッチ素子のＹ方向（ゲート長方向）の寸法Ｙｔｒは、選択スイッチ素子を構成するＭＯＳＦＥＴのデザインルールや耐圧仕様等に基づいて定まる。すなわち、メモリセルアレイのＹ方向の寸法がＹｔｒ以上となるように基本アレイ面の数を調整することによって、選択スイッチ素子がＹ方向においてメモリセルアレイからはみ出さないようにすることが可能である。
【００８７】
このように、メモリセルアレイ下の選択スイッチ素子のＸ方向（ゲート幅方向）のサイズは自由に設定することが可能であり、かつ、Ｙ方向（ゲート長方向）の自由度も持ち合わせている。これにより、選択スイッチ素子のトランジスタの種類やゲート幅サイズの変更にも対応可能であり、あらゆるプロセスへの柔軟な対応が可能になるとともに、選択スイッチ素子として必要なトランジスタ能力を確実に得ることができる。
【００８８】
次に、本発明のメモリアレイ構成について、特にグローバルビット線の向きに注目して、その効果を説明する。
【００８９】
本発明のメモリアレイの構成例は、図５および図８に示すように、グローバルビット線ＧＢＬの向きがビット線ＢＬの向きと直交（ワード線ＷＬの向きと同じ）することを特徴の１つとしている。この理由は、複数のメモリセルを同時に選択したときに、グローバルビット線ＧＢＬまたはワード線ＷＬに電流が集中しないように配慮したことによる。
【００９０】
つまり、図８の構成において、１６ビットアクセス（各ブロック１ビット）を行う場合、１本のビット線選択信号（偶数／奇数区別も含めて）を選択したとき、このビット線選択信号と関係するブロック０〜ブロック１５の１６ブロックが選択される。各ブロックでは、選択された１本のワード線と１本のグローバルビット線とによって１つのメモリセルが選択される。したがって、ブロック毎に１ビット、計１６ビットが、独立したワード線とグローバルビット線とによってアクセスされる。
【００９１】
本メモリセルは抵抗変化型素子にて構成されるため、アクセスされる間は電流が流れ続け、特に消去や書込み時はその性質上、多くの電流が流れる。本発明の構成では、グローバルビット線デコーダ／ドライバー２０２からワード線デコーダ／ドライバー２０１までの電流経路上で選択メモリセルは１つである。このため、選択線を駆動するドライバーの能力は１つのメモリセルを考慮して設計すれば良く、また、配線の電圧降下を最小限に抑えられるという効果がある。また、図８では１６ビット同時アクセスを想定してブロックをＹ方向に１６列配置したが、本発明の構成によると、例えば３２ビット同時アクセスの場合はブロックをＹ方向に３２列配置し、６４ビット同時アクセスの場合はブロックをＹ方向に６４列配置し、というように、ブロック列を増やすことによって、各ビットの特性を損ねること無く、同時アクセスビット数を容易に増やすことができる。
【００９２】
一方、もし、グローバルビット線がビット線と同一方向であった場合、同時アクセスするビット数に比例して、選択した１本のビット線に流れる電流が増加する。このため、ビット線ドライバーの能力不足や、ビット線ドライバーに近いビットと遠いビットとでメモリセルに掛かる電圧が大きく異なることによりメモリセル特性が大きく異なる、といった弊害が起こる。特に、書き込み時の影響が大きい。
【００９３】
したがって、本発明の構成は、多ビット同時アクセスを容易にし、各選択ドライバーは１ビットのメモリセルのみを担うので、常に安定的なメモリセル特性が得られる、という効果が得られる。
【００９４】
さらに、選択スイッチ素子のレイアウト配置に関しても、グローバルビット線ＧＢＬの向きがビット線ＢＬの向きと直交することによって、接続が容易になる。すなわち、図１２（ｂ）に示すように、ビット線選択信号線をゲート配線としてＸ方向に形成され、各グローバルビット線ＧＢＬは各選択スイッチ素子の上層Ｙ方向に形成され、拡散層にコンタクト１４１によって接続することで、配線接続が容易に実現できる。
【００９５】
図１７および図１８は本実施形態の効果を示すための図であり、本実施形態によってビット線の漏れ電流が低減されることを示すグラフである。図１７は本実施形態の構成を採用しない場合の大きなメモリアレイ（４ｋ×４ｋビット）における電流−電圧特性、図１８は本実施形態の構成を採用した場合の小さなメモリアレイ（３２×４ｋビット）における電流−電圧特性である。また図１７および図１８において、選択したメモリセルから流れる電流値を破線で示している。
【００９６】
図１７に示すように、大きなメモリアレイの場合、非選択メモリセルからの漏れ電流が選択メモリセルの電流を上回ってしまう。これに対して図１８に示すように、本実施形態の構成によってアレイサイズを小さくした場合、非選択メモリセルからの漏れ電流が格段に小さくなる。これにより、選択メモリセルの電流を確実に検出することができる。
【産業上の利用可能性】
【００９７】
以上説明したように、本発明では、メモリセルアレイが多分割された抵抗変化型不揮発性記憶装置を、小さなレイアウト面積で実現することができるので、例えば、高集積かつ小面積のメモリを実現するのに有用である。
【図面の簡単な説明】
【００９８】
【図１】（ａ）は本発明の実施形態におけるメモリセルの回路図、（ｂ）は単方向型メモリセルの回路図、（ｃ）はダイオードレスメモリセルの回路図である。
【図２】（ａ）は単層クロスポイント構造を示す図、（ｂ）は多層クロスポイント構造を示す図である。
【図３】（ａ）〜（ｄ）は本発明の実施形態におけるメモリセルの断面構造の例であり、（ｅ）は図１（ｃ）のダイオードレスメモリセルの断面構造の一例である。
【図４】本発明の実施形態におけるメモリセルの電流−電圧の関係を示すグラフである。
【図５】本発明の実施形態に係るメモリセルアレイの構成を示す回路図である。
【図６】図５における基本アレイを単層構造に展開した等価回路を示す図である。
【図７】図５のメモリセルアレイとその周辺回路を示す回路図である。
【図８】図５のメモリセルアレイを複数個用いた抵抗変化型不揮発性記憶装置の主要部を示す回路図である。
【図９】抵抗変化型不揮発性記憶装置の全体構成を示す回路図である。
【図１０】図５のメモリセルアレイの動作タイミング図である。
【図１１】本発明の実施形態に係るメモリセルアレイの物理的構造を示す図であり、（ａ）は平面図、（ｂ）は断面図である。
【図１２】メモリセルアレイの物理的構造を各層毎に分解した平面図である。
【図１３】メモリセルアレイの物理的構造を各層毎に分解した平面図である。
【図１４】メモリセル周辺の物理的構造の変形例を示す図である。
【図１５】メモリセル周辺の物理的構造の変形例を示す図である。
【図１６】選択スイッチ素子の配置方法を説明するための図である。
【図１７】大きなメモリアレイにおける電流−電圧特性を示すグラフである。
【図１８】本発明の実施形態の構成を採用した場合のメモリアレイにおける電流−電圧特性を示すグラフである。
【図１９】双方向ダイオード素子の電圧−電流特性の一例を示すグラフである。
【符号の説明】
【００９９】
ＭＣ  メモリセル
ＢＬ  ビット線
ＷＬ  ワード線
ＧＢＬ  グローバルビット線
ＢＬ＿ｅ０〜ＢＬ＿ｅ３  共通に接続された偶数層のビット線
ＢＬ＿ｏ０〜ＢＬ＿ｏ３  共通に接続された奇数層のビット線
ＢＬｓ＿ｅ０  偶数層選択信号
ＢＬｓ＿ｏ０  奇数層選択信号
１  抵抗変化型素子
２  ダイオード素子
３  基板
１００  メモリセルアレイ
１０１〜１０４  第１の選択スイッチ素子
１１１〜１１４  第２の選択スイッチ素子
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【国際調査報告】
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