(57)【要約】  試験効率を向上させることができる半導体試験装置を提供することを目的とする。被試験デバイスに向けて出力するドライバ信号を生成するドライバ１４と、ドライバ１４の前段に設けられた可変遅延回路１２と、ドライバ１４から出力されるドライバ信号の出力レベルを設定するレベル用レジスタ１６と、出力レベルが所定値のときを基準にしてこの所定値から出力レベルが変更された場合のドライバ信号の立ち上がりタイミングあるいは立ち下がりタイミングのずれに対応する補正データを出力する補正値メモリ２６と、補正値メモリ２６から出力される補正データを考慮して可変遅延回路１２による遅延量を設定する振幅補正値用レジスタ２８、加算回路３０等とが備わっている。
2008044464.tif 000002
【特許請求の範囲】
【請求項１】
被試験デバイスに向けて出力するドライバ信号を生成するドライバと、
前記ドライバの前段に設けられており、前記ドライバから出力されるドライバ信号の出力タイミングを変更可能に遅延させる遅延手段と、
前記ドライバから出力されるドライバ信号の出力レベルを設定するレベル設定手段と、
前記出力レベルが所定値のときを基準にしてこの所定値から前記出力レベルが変更された場合の前記ドライバ信号の立ち上がりタイミングあるいは立ち下がりタイミングのずれに対応する補正データを出力する補正データ出力手段と、
前記補正データ出力手段から出力される補正データを考慮して、前記遅延手段による遅延量を設定する遅延量設定手段と、
を備える半導体試験装置。
【請求項２】
請求項１において、
前記遅延量設定手段によって設定される遅延量には、前記補正データに対応する成分と、それ以外の要因に対応する成分が含まれており、
前記遅延量設定手段は、試験条件が変更されたときに、対応する前記遅延量の設定を行う半導体試験装置。
【請求項３】
請求項２において、
前記遅延量設定手段は、前記補正データを格納する第１のレジスタと、前記それ以外の要因に対応するデータを格納する第２のレジスタと、前記第１および第２のレジスタのそれぞれに格納されたデータを加算する加算回路とを有しており、
前記加算回路によって加算されたデータを用いて前記遅延手段による遅延量の設定が行われる半導体試験装置。
【請求項４】
請求項３において、
前記補正データ出力手段は、前記レベル設定手段によって設定された前記ドライバの出力レベルに対応する前記補正データを格納した補正値メモリであり、前記出力レベルが入力されたときにこれに対応する前記補正データを出力する半導体試験装置。
【請求項５】
請求項４において、
前記補正値メモリには、前記ドライバの出力レベルの設定値と前記補正データとの関係を示すテーブルが格納されており、
前記補正値メモリは、前記ドライバの出力レベルの設定値が入力されたときに、前記テーブルに基づいて、対応する前記補正データを出力する半導体試験装置。
【請求項６】
請求項３において、
前記補正データ出力手段は、前記レベル設定手段によって設定された前記ドライバの出力レベルに対応する前記補正データを演算する補正データ演算部である半導体試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ドライバの出力信号の振幅を変更可能な半導体試験装置に関する。
【背景技術】
【０００２】
半導体試験装置のピンエレクトロニクスには、被測定デバイスに信号を印加するドライバが含まれている。このドライバは、入力されるクロック信号に同期した信号の出力動作を行う。ところで、被測定デバイスの各入出力ピン毎の信号経路の時間長にばらつきがあるため、初期状態においては、各ドライバから信号を出力するタイミングが期待するタイミングからずれてしまう。このため、被測定デバイスに対して各種の試験を実施する前に、タイミング・キャリブレーションが行われる（例えば、特許文献１参照。）。【０００３】
図３は、ドライバの出力レベル（振幅）が変更可能な従来の半導体試験装置の構成を示す図である。図４は、図３に示す構成を用いて行われるタイミングキャリブレーションの動作手順を示す図である。最初に、ある任意の固定条件（この固定条件におけるクロック信号の立ち上がりタイミングを示す時間長データがクロックタイミング用レジスタ１１０に格納され、ドライバの出力レベルを指定するレベルデータがレベル用レジスタ１０２に格納される）でキャリブレーションが実施される（ステップ２００）。このキャリブレーションの具体的な方法については、従来から知られている各種の手法を用いることができる。例えば、スローブ信号の入力タイミングが既知の基準コンパレータを用いてドライバ１００から出力されるクロック信号の立ち上がりタイミングを調整する場合などが考えられる。これにより、ドライバ１００から出力されるクロック信号の出力レベルがある値を有するときの試験装置の出力端Ａまでのタイミングキャリブレーションが行われる。キャリブレーション結果としての時間長データはキャリブレーション用レジスタ１１２に格納される。【０００４】
次に、実際に実施されるデバイス試験条件が設定される（ステップ２０１）。この試験条件の設定では、被測定デバイスに入力されるクロック信号のレベルデータがレベル用レジスタ１０２に格納される。クロック信号のレベルデータが変更されると、その都度タイミングキャリブレーションが必要であり、次に、試験条件に基づいてキャリブレーションが実行される(ステップ２０２）。キャリブレーションによって新たに得られた時間長データは、キャリブレーション用レジスタ１１２に格納される。【０００５】
図５および図６は、レベル変更に伴うキャリブレーション動作の説明図である。図５に示すように、レベルが大小種類のクロック信号を考えたときに、レベル大のクロック信号の立ち上がりに要する時間をＴａ、レベル小のクロック信号の立ち上がりに要する時間をＴｂとする。クロック信号の振幅の５０％の電圧を閾値としてクロック信号のハイ／ロー検出が行われるものとすると、レベル大のクロック信号は立ち上がり開始後に時間Ｔｙ（＝Ｔａ／２）でローからハイに変化するが、レベル小のクロック信号は立ち上がり開始後に時間Ｔｘ（＝Ｔｂ／２）でローからハイに変化する。Ｔｙ＞Ｔｘであるから、クロック信号の振幅レベルを変化させただけでローからハイになるタイミングが変化してしまい、この変化分を調整するタイミングキャリブレーションが必要となる。具体的には、図６に示すように、レベル小のクロック信号の立ち上がり開始タイミングを遅らせて（あるいは、反対にレベル大のクロック信号の立ち上がり開始タイミングを早くしてもよい）、それぞれのクロック信号の振幅が５０％になるタイミングを一致させている。このようにして実際の試験条件に対応するキャリブレーションを行った後、被試験デバイスに対する機能試験等（デバイス測定）が実施される(ステップ２０３）。デバイス測定を試験条件を変えてＮ回行う場合には、上述したステップ２０１〜２０３の動作がＮ回繰り返される。
【特許文献１】特開２００４−２０４０８号公報（第２−４頁、図１７−２２）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、図４に示した動作手順にしたがってキャリブレーションを行う従来手法では、試験条件（特にクロック信号の振幅レベル）を変える毎にキャリブレーションが必要になるため、試験条件設定からデバイス測定終了までの時間が長くなり、試験全体のスループット（試験効率）が低下するという問題があった。なお、特許文献１に開示された従来手法では、ドライバから出力されるクロック信号の立ち上がり時間を振幅によらず一定に維持することにより、クロック信号の振幅変更時にキャリブレーションを不要とするものであるが、ドライバ毎にそのための周辺回路が必要になり、装置規模が増大する。【０００７】
本発明は、このような点に鑑みて創作されたものであり、その目的は、試験効率を向上させることができる半導体試験装置を提供することにある。
【課題を解決するための手段】
【０００８】
上述した課題を解決するために、本発明の半導体試験装置は、被試験デバイスに向けて出力するドライバ信号を生成するドライバと、ドライバの前段に設けられており、ドライバから出力されるドライバ信号の出力タイミングを変更可能に遅延させる遅延手段と、ドライバから出力されるドライバ信号の出力レベルを設定するレベル設定手段と、出力レベルが所定値のときを基準にしてこの所定値から出力レベルが変更された場合のドライバ信号の立ち上がりタイミングあるいは立ち下がりタイミングのずれに対応する補正データを出力する補正データ出力手段と、補正データ出力手段から出力される補正データを考慮して、遅延手段による遅延量を設定する遅延量設定手段とを備えている。ドライバの出力レベルに応じた補正データが出力されてドライバ信号の遅延量が設定されるため、ドライバの出力レベルが変更される毎にタイミングキャリブレーションを実施する必要がなく、試験条件を変えながら複数回の試験を実施する場合の試験効率（スループット）を向上させることができる。【０００９】
また、上述した遅延量設定手段によって設定される遅延量には、補正データに対応する成分と、それ以外の要因に対応する成分が含まれており、遅延量設定手段は、試験条件が変更されたときに、対応する遅延量の設定を行うことが望ましい。これにより、ドライバの出力レベルに応じて補正データの内容が変更されたときに、この変更内容を考慮した遅延量の設定を行うことができる。【００１０】
また、上述した遅延量設定手段は、補正データを格納する第１のレジスタと、それ以外の要因に対応するデータを格納する第２のレジスタと、第１および第２のレジスタのそれぞれに格納されたデータを加算する加算回路とを有しており、加算回路によって加算されたデータを用いて遅延手段による遅延量の設定が行われることが望ましい。これより、補正データの変更を確実に遅延量の設定内容に反映させることが可能となる。【００１１】
また、上述した補正データ出力手段は、レベル設定手段によって設定されたドライバの出力レベルに対応する補正データを格納した補正値メモリであり、出力レベルが入力されたときにこれに対応する補正データを出力することが望ましい。これにより、試験条件変更に伴って出力レベルが変更されたときに、複雑な処理を行うことなく、この出力レベルに対応する補正データを得ることができる。【００１２】
また、上述した補正値メモリには、ドライバの出力レベルの設定値と補正データとの関係を示すテーブルが格納されており、補正値メモリは、ドライバの出力レベルの設定値が入力されたときに、テーブルに基づいて、対応する補正データを出力することが望ましい。【００１３】
また、上述した補正データ出力手段は、レベル設定手段によって設定されたドライバの出力レベルに対応する補正データを演算する補正データ演算部であることが望ましい。
【図面の簡単な説明】
【００１４】
【図１】一実施形態において行われるタイミング・キャリブレーションの対象となる半導体試験装置の部分的な構成を示す図である。
【図２】本実施形態の半導体試験装置で行われるタイミングキャリブレーションの動作手順を示す図である。
【図３】ドライバの出力レベルが変更可能な従来の半導体試験装置の構成を示す図である。
【図４】図３に示す構成を用いて行われるタイミングキャリブレーションの動作手順を示す図である。
【図５】レベル変更に伴うキャリブレーション動作の説明図である。
【図６】レベル変更に伴うキャリブレーション動作の説明図である。
【符号の説明】
【００１５】
１０  タイミング発生器
１２  可変遅延回路
１４  ドライバ
１６  レベル用レジスタ
２０  クロックタイミング用レジスタ
２２  キャリブレーション用レジスタ
２４  パフォーマンスボード時間長用レジスタ
２８  振幅補正値用レジスタ
２６  補正値メモリ
３０  加算回路
【発明を実施するための最良の形態】
【００１６】
以下、本発明を適用した一実施形態の半導体試験装置について詳細に説明する。図１は、一実施形態において行われるタイミング・キャリブレーションの対象となる半導体試験装置の部分的な構成を示す図であり、パフォーマンスボードが接続された試験装置内部であって１つの出力端Ａに対応する構成が示されている。この半導体試験装置には、複数の出力端Ａのそれぞれに対応して図１に示した構成が備わっている。【００１７】
図１に示すように、本実施形態の半導体試験装置内部には、タイミング発生器１０、可変遅延回路１２、ドライバ１４、レベル用レジスタ１６、クロックタイミング用レジスタ２０、キャリブレーション用レジスタ２２、パフォーマンスボード時間長用レジスタ２４、補正値メモリ２６、振幅補正値用レジスタ２８、加算回路３０が備わっている。【００１８】
タイミング発生器１０は、設定された基本周期で立ち上がる（あるいは立ち下がる）信号を発生する。可変遅延回路１２は、タイミング発生器１０から出力される信号を所定の設定時間遅延させて出力する。設定される設定時間としては、加算回路３０の出力値が用いられる。ドライバ１４は、可変遅延回路１２から入力される信号に対して波形成形を行ってこの入力信号と同相で所定の出力レベル（振幅）を有するクロック信号を出力する。ドライバ１４から出力されるこのクロック信号をドライバ信号ともいう。【００１９】
レベル用レジスタ１６は、ドライバ１４の出力レベルの設定値を格納する。ドライバ１４では、レベル用レジスタ１６に格納されている設定値に対応する出力レベルのクロック信号が生成され、出力される。【００２０】
クロックタイミング用レジスタ２０は、基本周期内においてクロック信号が立ち上がる（あるいは立ち下がる）タイミングを指定する設定値を格納する。この設定値は、配線による時間長のずれ等を考慮しない設計値であり、基本周期の開始タイミングからの時間（あるいはこれと同等の値）で示される。【００２１】
キャリブレーション用レジスタ２２は、試験装置内部の出力端Ａまでの時間長のばらつきの補正値を格納する。この補正値は、タイミング・キャリブレーションによって得られるが、タイミング・キャリブレーションの具体的な手法については従来公知の各種の手法を用いることができる。【００２２】
パフォーマンスボード時間長用レジスタ２４は、パフォーマンスボード内の配線の時間長ＴPB、すなわち、半導体試験装置の出力端Ａからパフォーマンスボード端Ｂまでの配線の時間長ＴPBを格納する。例えば、使用するパフォーマンスボードについて既知（設計情報に基づいて計算した値を用いてもよいし、実際に用いられている配線の時間長を測定した値を用いてもよい）の時間長ＴPBが格納される。パフォーマンスボード端Ｂに、直接あるいはソケットボード等の他の部材を介して被試験デバイスの各ピンが接続される。【００２３】
補正値メモリ２６は、ドライバ１４から出力されるクロック信号の出力レベルの設定値と補正データとの関係を示すテーブルを格納する。例えば、図１に示すように、クロック信号の出力レベルの設定値（設定振幅）が０．８Ｖのときを基準にして（補正データが０ｐｓ）、０．２Ｖ、０．４Ｖ、０．６Ｖ、１．０Ｖ、１．２Ｖ、１．４Ｖのそれぞれの設定振幅に対応する補正データである＋１５０ｐｓ、＋１００ｐｓ、＋５０ｐｓ、−５０ｐｓ、−１００ｐｓ、−１５０ｐｓを示すテーブルが補正値メモリ２６に格納されている。補正値メモリ２６は、設定振幅の値を示すアドレスが入力されると、このアドレスに格納された対応する補正データを出力する。補正値メモリ２６から出力された補正データは、振幅補正値用レジスタ２８に格納される。【００２４】
加算回路３０は、クロックタイミング用レジスタ２０、キャリブレーション用レジスタ２２、パフォーマンスボード時間長用レジスタ２４、振幅補正値用レジスタ２８のそれぞれに格納されたデータ（各種の設定値や補正値等）を加算して出力する。上述したように、加算回路３０の出力値は、ドライバ１４の出力レベルに対応した値になる。【００２５】
上述した可変遅延回路１２が遅延手段に、レベル用レジスタ１６がレベル設定手段に、補正値メモリ２６が補正データ出力手段に、クロックタイミング用レジスタ２０、キャリブレーション用レジスタ２２、パフォーマンスボード時間長用レジスタ２４、振幅補正値用レジスタ２８、加算回路３０が遅延量設定手段にそれぞれ対応する。また、振幅補正値用レジスタ２８が補正データを格納する第１のレジスタに、クロックタイミング用レジスタ２０、キャリブレーション用レジスタ２２、パフォーマンスボード時間長用レジスタ２４がそれ以外の要因に対応するデータを格納する第２のレジスタにそれぞれ対応する。【００２６】
本実施形態の半導体試験装置はこのような構成を有しており、次に試験条件を変更する毎にタイミングキャリブレーションを実施する場合の動作について説明する。図２は、本実施形態の半導体試験装置で行われるタイミングキャリブレーションの動作手順を示す図である。試験動作に先立って、各設定振幅（クロック信号の出力レベルの設定値）に対応する補正データを取得して補正値メモリ２６に格納する動作が行われる（ステップ１００）。この格納動作は試験開始時に一度だけ行われ、それ以後の試験時には省略される。また、必ずしも試験開始時に実施する必要はなく、半導体試験装置の製造時、検査時、出荷時、搬入時等において実施するようにしてもよい。【００２７】
次に、ある任意の固定条件で半導体試験装置の出力端Ａまでのキャリブレーションが実施される（ステップ１０１）。この固定条件でのキャリブレーション時には、あらかじめ、クロックタイミング用レジスタ２０にはこの固定条件に対応する所定の設定値が格納されている。また、この固定条件での出力レベルの設定値がレベル用レジスタ１６に格納されると、この出力レベル（設定振幅）に対応する補正データが補正値メモリ２６から出力され、振幅補正値用レジスタ２８に格納される。なお、このキャリブレーションではパフォーマンスボードが取り外されており、パフォーマンスボード時間長用レジスタ２４に格納された配線の時間長ＴPBは０に設定されている。キャリブレーション終了後に、パフォーマンスボード時間長用レジスタ２４に実際の配線の時間長ＴPBが格納される（ステップ１０２）。【００２８】
次に、実際に実施される試験内容に対応するデバイス試験条件が設定される（ステップ１０３）。この試験条件の設定では、試験条件に対応する設定値がクロックタイミング用レジスタ２０に格納される。また、試験条件に含まれる出力レベル（設定振幅）に対応する補正データが補正値メモリ２６から出力され、振幅補正値用レジスタ２８に格納される。このようにしてクロックタイミング用レジスタ２０および振幅補正値用レジスタ２８のそれぞれの設定が終了した後、被試験デバイスに対する機能試験等（デバイス測定）が実施される(ステップ１０４）。デバイス測定を試験条件を変えてＮ回行う場合には、上述したステップ１０３、１０４の動作がＮ回繰り返される。【００２９】
このように、本実施形態の半導体試験装置では、ドライバ１４の出力レベルに応じた補正データが出力されてドライバ信号の遅延量が設定されるため、ドライバ１４の出力レベルが変更される毎にタイミングキャリブレーションを実施する必要がなく、試験条件を変えながら複数回の試験を実施する場合の試験効率（スループット）を向上させることができる。【００３０】
また、ドライバ１４の出力レベルに対応する補正データを格納した補正値メモリ２６を備えることにより、試験条件変更に伴って出力レベルが変更されたときに、複雑な処理を行うことなく、この出力レベルに対応する補正データを得ることができる。【００３１】
なお、本発明は上述した実施形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。上述した実施形態では、補正値メモリ２６に格納するテーブルを格納しておいて、レベル用レジスタ１６に設定された出力レベルの設定値（設定振幅）に対応する補正データを得るようにしたが、それ以外の方法で補正データを得るようにしてもよい。例えば、図１に示す例では、設定振幅と補正データの関係が１次式で表すことができるため、この１次式を特定する傾きと切片の値を設定し、これらの設定値を用いて、入力された設定振幅に対応する補正データを演算で求めるようにしてもよい。この場合には、補正値メモリ２６をこの演算動作を行う補正データ演算部に置き換えればよい。
【産業上の利用可能性】
【００３２】
本発明によれば、ドライバの出力レベルに応じた補正データが出力されてドライバ信号の遅延量が設定されるため、ドライバの出力レベルが変更される毎にタイミングキャリブレーションを実施する必要がなく、試験条件を変えながら複数回の試験を実施する場合の試験効率（スループット）を向上させることができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【国際調査報告】
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