(57)【要約】  本発明の不揮発性半導体装置は、(103)と、第２電極(105)と、第1電極(103)と第２電極(105)との間に介在し、両電極(103),(105)間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層(104)とを備え、この抵抗変化層(104)はタンタルと窒素とを含む酸化物を含む。
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【特許請求の範囲】
【請求項１】
第1電極と、第２電極と、前記第1電極と前記第２電極との間に介在し、前記第１電極と前記第２電極との間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層とを備え、
前記抵抗変化層は、タンタルと窒素とを含む酸化物を含んでいる、不揮発性記憶素子。
【請求項２】
前記不揮発性記憶素子の初期抵抗値が１３３Ω以上３．１×１０７Ω以下である、請求項１に記載の不揮発性記憶素子。
【請求項３】
前記抵抗変化層の窒素に対する酸素の含有比率が１．０８以上１．３５以下である、請求項１に記載の不揮発性記憶素子。
【請求項４】
第1電極と、第２電極と、前記第1電極と前記第２電極との間に介在し、前記第１電極と前記第２電極との間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層とを備える不揮発性記憶素子の製造方法において、
前記抵抗変化層はタンタルと窒素とを含む酸化物を含んでおり、且つ前記酸化物をスパッタ法により形成する、不揮発性記憶素子の製造方法。
【請求項５】
半導体基板と、前記半導体基板の上に互いに平行に形成された複数の第１の電極配線と、前記複数の第１の電極配線の上方に前記半導体基板の主面に平行な面内において互いに平行に且つ前記複数の第１の電極配線に立体交差するように形成された複数の第２の電極配線と、前記複数の第１の電極配線と前記複数の第２の電極配線との立体交差点に対応して設けられた不揮発性記憶素子とを具備するメモリアレイを備え、
前記不揮発性記憶素子のそれぞれは、前記第１の電極配線と前記第２電極配線との間に介在し、前記第１電極配線と前記第２電極配線との間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層とを備え、
前記抵抗変化層は、タンタルと窒素とを含む酸化物を含んでいる、不揮発性半導体装置。
【請求項６】
半導体基板と、前記半導体基板の上に互いに平行に形成された複数の第１の電極配線と、前記複数の第１の電極配線の上方に前記半導体基板の主面に平行な面内において互いに平行に且つ前記複数の第１の電極配線に立体交差するように形成された複数の第２の電極配線と、前記複数の第１の電極配線と前記複数の第２の電極配線との立体交差点に対応して設けられた不揮発性記憶素子とを具備するメモリアレイを備え、
前記不揮発性記憶素子のそれぞれは、前記第１の電極配線と接続される第1電極と、前記第２の電極配線と接続される第２電極と、前記第1電極と前記第２電極との間に介在し、前記第１電極と前記第２電極との間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層とを備え、
前記抵抗変化層は、タンタルと窒素とを含む酸化物を含んでいる、不揮発性半導体装置。
【請求項７】
前記不揮発性記憶素子のそれぞれは、
前記第１電極と前記第２電極との間に電流抑制素子を具備しており、
当該電流抑制素子は、前記抵抗変化層と電気的に接続されている、請求項５または請求項６に記載の不揮発性半導体装置。
【請求項８】
前記メモリアレイが複数積層されてなる多層化メモリアレイを備える、請求項５または６に記載の不揮発性半導体装置。
【請求項９】
半導体基板と、前記半導体基板上に形成された、互いに交差するように配列された複数のワード線および複数のビット線、前記複数のワード線および複数のビット線の交点に対応してそれぞれ設けられた複数のトランジスタ、並びに前記複数のトランジスタに一対一で対応して設けられた複数の不揮発性記憶素子とを備え、
前記不揮発性記憶素子のそれぞれは、第１電極と、第２電極と、前記第１電極と前記第２電極との間に介在し、対応して設けられている前記トランジスタを介して前記第１電極と前記第２電極との間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層とを備え、
前記抵抗変化層は、タンタルと窒素とを含む酸化物を含んでいる、不揮発性半導体装置。
【請求項１０】
半導体基板と、前記半導体基板上に形成された、所定の演算を実行する論理回路およびプログラム機能を有する不揮発性記憶素子とを備え、
前記不揮発性記憶素子は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に介在し、両電極間の電圧に基づいて可逆的に抵抗値が変化する抵抗変化層とを備え、
前記抵抗変化層は、タンタルと窒素とを含む酸化物を含んでいる、不揮発性半導体装置。
【請求項１１】
請求項１０に記載の不揮発性半導体装置と、
請求項５、６および９のいずれかに記載の不揮発性半導体装置と、を備える不揮発性半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性記憶素子に関し、特に、印加される電気的信号に応じて抵抗値が変化する抵抗変化型の不揮発性記憶素子およびその製造方法、並びにその不揮発性記憶素子を用いた不揮発性半導体装置に関する。
【背景技術】
【０００２】
近年、デジタル技術の進展に伴い、携帯型情報機器および情報家電などの電子機器が、より一層高機能化している。そのため、不揮発性記憶素子の大容量化、書き込み電力の低減、書き込み／読み出し時間の高速化、および長寿命化の要求が高まっている。【０００３】
こうした要求に対して、既存のフローティングゲートを用いたフラッシュメモリの微細化には限界があると言われている。他方、抵抗変化層を記憶部の材料として用いる不揮発性記憶素子（抵抗変化型メモリ）の場合、抵抗変化素子から成る単純な構造の記憶素子で構成することができるため、さらなる微細化、高速化、および低消費電力化が期待されている。【０００４】
抵抗変化層を記憶部の材料として用いる場合、例えば、電気的パルスの入力などによって、その抵抗値を高抵抗から低抵抗へ、または低抵抗から高抵抗へと変化させることになる。この場合、低抵抗および高抵抗の２値を明確に区別し、且つ低抵抗と高抵抗との間を高速に安定して変化させ、これら２値が不揮発的に保持されることが必要になる。このようなメモリ特性の安定および記憶素子の微細化を目的として、従来から、種々の提案がなされている。【０００５】
そのような提案の一つとして、２つの電極と、それらの電極に挟まれた記録層とを備え、その記録層の抵抗値を可逆的に変化するように構成された抵抗変化素子によりメモリセルが構成された記憶素子が、特許文献１に開示されている。図１７は、そのような従来の記憶素子の構成を示す断面図である。【０００６】
図１７に示すように、この記憶素子は、メモリセルを構成する複数の抵抗変化素子１０がアレイ状に配置されて構成されている。抵抗変化素子１０は、下部電極１と上部電極４との間に、高抵抗膜２とイオン源層３とが挟まれて構成されている。これら高抵抗膜２およびイオン源層３により記憶層が構成され、この記憶層によって、各メモリセルの抵抗変化素子１０に情報を記録することができる。【０００７】
なお、それぞれの抵抗変化素子１０は、半導体基板１１上に形成されたMOSトランジスタ１８の上方に配設されている。このMOSトランジスタ１８は、半導体基板１１内の素子分離層１２により分離された領域に形成されたソース／ドレイン領域１３と、ゲート電極１４とからなる。また、ゲート電極１４は、記憶素子の一方のアドレス配線であるワード線を兼ねている。【０００８】
MOSトランジスタ１８のソース／ドレイン領域１３の一方と、抵抗変化素子１０の下部電極１とが、プラグ層１５、金属配線層１６、およびプラグ層１７を介して電気的に接続されている。また、MOSトランジスタ１８のソース／ドレイン領域１３の他方は、プラグ層１５を介して金属配線層１６に接続されている。この金属配線層１６は、記憶素子の他方のアドレス配線であるビット線に接続される。【０００９】
上記のように構成された抵抗変化素子１０の下部電極１と上部電極４との間に極性の異なる電位を印加することにより、記録層を構成するイオン源層３のイオン源を高抵抗層２へ移動させる。または、そのイオン源を、高抵抗層２から上部電極４へ移動させる。これにより、抵抗変化素子１０の抵抗値が高抵抗状態から低抵抗状態へ、または、低抵抗状態から高抵抗状態へと遷移して情報を記録することができる。【００１０】
また、上部電極と下部電極とで挟まれた抵抗変化材料が、多結晶構造を有する第１の電気パルス変動抵抗層と、ナノ結晶またはアモルファス構造のいずれかを有する第２の電気パルス変動抵抗層とで構成された記憶素子（相変化型メモリ）も知られている。この抵抗変化材料を構成する抵抗層は、印加する電気パルスの電圧およびパルス幅に対応して抵抗値を変化させることによって調整された上で抵抗変化素子として動作することになる（例えば、特許文献２を参照。）。【００１１】
ところで、特許文献１および特許文献２において示された抵抗変化材料とは異なるものとして、２元系の遷移金属酸化物を用いた例が報告されている。例えば、特許文献３では、抵抗変化材料としてＮｉＯ、Ｖ２Ｏ５、ＺｎＯ、Ｎｂ２Ｏ５、ＴｉＯ２、ＷＯ３、ＣｏＯが開示されている。これらの材料は、２元系であるため、組成制御および成膜が比較的容易である。その上、半導体製造プロセスとの整合性も比較的良好であるといえる。【００１２】
また、特許文献４においては、各種金属元素により構成されたｐ型酸化物半導体材料が急激な金属−絶縁体転移を伴うことによって得られる様々な抵抗変化材料が記載され、特にＧａ、Ａｓ、ＶＯ２などが具体的な実施例として開示されている。さらに、特許文献５においては、抵抗状態が異なる絶縁体として酸化チタンおよび酸化タンタルとしてＴａ２Ｏ５を実施例とした抵抗変化材料が記載されている。
【特許文献１】特開２００６−４０９４６号公報
【特許文献２】特開２００４−３４９６８９号公報
【特許文献３】特開２００４−３６３６０４号公報
【特許文献４】特開２００６−３２８９８号公報
【特許文献５】特開平７−２６３６４７号公報
【非特許文献１】I.G.Beak Et Al., Tech. Digest IEDM 204,587頁
【非特許文献２】Japanese Journal of Applied Physics Vol45, NO11, 2006, pp.L310-L312,  図２
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、上述したような従来の抵抗変化材料に用いられる遷移金属酸化物は、以下のような問題がある。【００１４】
まず、ＮｉＯなどの遷移金属酸化物を用いた場合、抵抗変化材料を低抵抗状態から高抵抗状態へ変化させるためには、μｓオーダーの長パルスが必要になるため、高速化を図ることが困難であるという問題がある。【００１５】
また、ＴｉＯ２を遷移金属酸化物として用いた場合、ＴｉＮを４００℃酸素雰囲気で酸化処理して、ＴｉＯ２／ＴｉＮ膜構造にする必要があり、比較的高いプロセス温度を要するという問題がある。【００１６】
また、Ｔａ２Ｏ５を遷移金属酸化物として用いた場合では、高抵抗状態から低抵抗状態への１回動作のみに利用可能なアンチヒューズとして機能し、書き換えができないという問題がある。
さらに、Ｔａ２Ｏ５薄膜の場合、その薄膜内に酸素空孔状態の置換型Ｔａ原子が局所的に存在し、これらの置換型Ｔａ原子を完全に除去することは困難である。その結果、上記置換型Ｔａ原子が存在する部位においてリーク電流が発生する可能性がある。さらに、半導体プロセスにおいて、Ｈ２処理工程で還元されることが懸念される。【００１７】
本発明は、このような事情に鑑みてなされたものであり、その目的は、動作の高速化を図ることができ、可逆的に安定した書き換え特性と、良好な抵抗値のリテンション特性とを有する不揮発性記憶素子、及び半導体製造プロセスと親和性の高いその不揮発性記憶素子の製造方法、並びにその不揮発性記憶素子を用いた不揮発性半導体装置を提供することにある。
【課題を解決するための手段】
【００１８】
上記課題を解決するために、本発明の不揮発性記憶素子は、第1電極と、第２電極と、前記第1電極と前記第２電極との間に介在し、前記第１電極と前記第２電極との間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層とを備え、前記抵抗変化層は、タンタルと窒素とを含む酸化物を含んでいる。【００１９】
本発明の不揮発性記憶素子の製造方法は、第1電極と、第２電極と、前記第1電極と前記第２電極との間に介在し、前記第１電極と前記第２電極との間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層とを備える不揮発性記憶素子の製造方法において、前記抵抗変化層は、タンタルと窒素とを含む酸化物を含んでおり、且つ前記タンタル酸窒化物をスパッタ法により形成する。【００２０】
本発明の不揮発性半導体装置は、半導体基板と、前記半導体基板の上に互い平行に形成された複数の第１の電極配線と、前記複数の第１の電極配線の上方に前記半導体基板の主面に平行な面内において互いに平行に且つ前記複数の第１の電極配線に立体交差するように形成された複数の第２の電極配線と、前記複数の第１の電極配線と前記複数の第２の電極配線との立体交差点に対応して設けられた不揮発性記憶素子とを具備するメモリアレイを備え、前記不揮発性記憶素子のそれぞれは、前記第１の電極配線と前記第２電極配線との間に介在し、前記第１電極配線と前記第２電極配線との間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層とを備え、前記抵抗変化層は、タンタルと窒素とを含む酸化物を含んでいる。【００２１】
また、本発明の不揮発性半導体装置は、半導体基板と、前記半導体基板の上に互い平行に形成された複数の第１の電極配線と、前記複数の第１の電極配線の上方に前記半導体基板の主面に平行な面内において互いに平行に且つ前記複数の第１の電極配線に立体交差するように形成された複数の第２の電極配線と、前記複数の第１の電極配線と前記複数の第２の電極配線との立体交差点に対応して設けられた不揮発性記憶素子とを具備するメモリアレイを備え、前記不揮発性記憶素子のそれぞれは、前記第１の電極配線と接続される第1電極と、前記第２の電極配線と接続される第２電極と、前記第1電極と前記第２電極との間に介在し、前記第１電極と前記第２電極との間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層とを備え、前記抵抗変化層は、タンタルと窒素とを含む酸化物を含んでいる。【００２２】
上記発明に係る不揮発性半導体装置において、前記不揮発性記憶素子のそれぞれは、前記第１電極と前記第２電極との間に電流抑制素子を具備しており、当該電流抑制素子は、前記抵抗変化層と電気的に接続されていることが好ましい。【００２３】
また、本発明に係る不揮発性半導体装置は、上記発明に係る不揮発性半導体装置が備える前記メモリアレイが複数積層されてなる多層化メモリアレイを備えるような構成としてもよい。【００２４】
また、本発明に係る不揮発性半導体装置は、半導体基板と、前記半導体基板上に形成された、互いに交差するように配列された複数のワード線および複数のビット線、前記複数のワード線および複数のビット線の交点に対応してそれぞれ設けられた複数のトランジスタ、並びに前記複数のトランジスタに一対一で対応して設けられた複数の不揮発性記憶素子とを備え、前記不揮発性記憶素子のそれぞれは、第１電極と、第２電極と、前記第１電極と前記第２電極との間に介在し、対応して設けられている前記トランジスタを介して前記第１電極と前記第２電極との間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層とを備え、前記抵抗変化層は、タンタルと窒素とを含む酸化物を含んでいる。【００２５】
また、本発明の不揮発性半導体装置は、半導体基板と、前記半導体基板上に形成された、所定の演算を実行する論理回路およびプログラム機能を有する不揮発性記憶素子とを備え、前記不揮発性記憶素子は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に介在され、両電極間の電圧に基づいて可逆的に抵抗値が変化する抵抗変化層とを備え、前記抵抗変化層は、タンタルと窒素とを含む酸化物を含んでいる。【００２６】
また、本発明の不揮発性半導体装置は、このように構成された不揮発性半導体装置と、上記発明に係る不揮発性半導体装置とを備えるような構成であってもよい。
本発明の上記目的、他の目的、特徴、及び利点は、添付図面参照の下、以下の好適な実施態様の詳細な説明から明らかにされる。
【発明の効果】
【００２７】
本発明によれば、高速動作が可能で、しかも可逆的に安定した書き換え特性と、良好な抵抗値のリテンション特性とを有する不揮発性記憶素子、及び半導体製造プロセスと親和性の高いその不揮発性記憶素子の製造方法、並びにその不揮発性記憶素子を用いた不揮発性半導体装置が得られる。
【図面の簡単な説明】
【００２８】
【図１】本発明の第1の実施の形態に係る不揮発性記憶素子の一構成例を示した断面図。
【図２】情報を書き込む場合における本発明の第１の実施の形態にかかる不揮発性記憶素子の動作例を示す図である。
【図３】情報を読み出す場合における本発明の第１の実施の形態にかかる不揮発性記憶素子の動作例を示す図である。
【図４】本発明の第２の実施の形態に係る不揮発性半導体装置の構成を示すブロック図である。
【図５】図４におけるＡ部の構成（４ビット分の構成）を示す斜視図である。
【図６】本発明の第２の実施の形態に係る不揮発性半導体装置が備える不揮発性記憶素子の構成を示す断面図である。
【図７】本発明の第２の実施の形態に係る不揮発性半導体装置が備える不揮発性記憶素子の変形例の構成を示す断面図である。
【図８】本発明の多層化構造の不揮発性半導体装置が備えるメモリアレイの構成を示す斜視図である。
【図９】本発明の第２の実施の形態に係る不揮発性半導体装置の動作例を示すタイミングチャートである。
【図１０】本発明の第３の実施の形態に係る不揮発性半導体装置の構成を示すブロック図である。
【図１１】図１０におけるＣ部の構成（２ビット分の構成）を示す断面図である。
【図１２】本発明の第３の実施の形態に係る不揮発性半導体装置の動作例を示すタイミングチャートである。
【図１３】本発明の第４の実施の形態に係る不揮発性半導体装置の構成を示すブロック図である。
【図１４】本発明の第４の実施の形態に係る不揮発性半導体装置が備える救済アドレス格納レジスタの構成を示すブロック図である。
【図１５】本発明の第４の実施の形態に係る不揮発性半導体装置が備える救済アドレス格納レジスタの構成を示す断面図である。
【図１６】本発明の第４の実施の形態に係る不揮発性半導体装置の製造プロセスの主要な流れを示すフローチャートである。
【図１７】従来の記憶素子の構成を示す断面図である。
【図１８】本発明の第１の実施の形態にかかる不揮発性記憶素子を構成する抵抗変化層のＸＲＤチャート図である。
【図１９（ａ）】本発明の第１の実施の形態に係る不揮発性記憶素子が備える抵抗変化層の抵抗値とパルス印加回数との関係を示す図である。
【図１９（ｂ）】本発明の第１の実施の形態に係る不揮発性記憶素子が備える抵抗変化層の抵抗値とパルス印加回数との関係を示す図である。
【図１９（ｃ）】本発明の第１の実施の形態に係る不揮発性記憶素子が備える抵抗変化層の抵抗値とパルス印加回数との関係を示す図である。
【符号の説明】
【００２９】
１００  不揮発性記憶素子
１０１  基板
１０２  絶縁層（酸化物層）
１０３  第１電極層
１０４  抵抗変化層
１０５  第２電極層
２００  不揮発性半導体装置
２０１  メモリ本体部
２０２  メモリアレイ
２０３  行選択回路／ドライバ
２０４  列選択回路／ドライバ
２０５  書き込み回路
２０６  センスアンプ
２０７  データ入出力回路
２０８  アドレス入力回路
２０９  制御回路
２１０  不揮発性記憶素子（メモリセル）
２１１  上部配線
２１２  下部配線
２１３  上部電極
２１４  抵抗変化層
２１５  内部電極
２１６  電流抑制素子
２１７  下部電極
２１８  オーミック抵抗層
２１９  第２の抵抗変化層
３００  不揮発性半導体装置
３０１  メモリ本体部
３０２  メモリアレイ
３０３  行選択回路／ドライバ
３０４  列選択回路
３０５  書き込み回路
３０６  センスアンプ
３０７  データ入出力回路
３０８  セルプレート電源
３０９  アドレス入力回路
３１０  制御回路
３１３  不揮発性記憶素子（メモリセル）
３１４  上部電極
３１５  抵抗変化層
３１６  下部電極
３１７  プラグ層
３１８  金属配線層
３１９  ソース／ドレイン領域
４００  不揮発性半導体装置
４０１  半導体基板
４０２  ＣＰＵ
４０３  入出力回路
４０４  論理回路
４０５  アナログ回路
４０６  ＢＩＳＴ回路
４０７  ＳＲＡＭ
４０８  救済アドレス格納レジスタ
４０９  不揮発性記憶素子
４１０  書き込み回路
４１１  読み出し回路
４１２  ラッチ回路
４２１  抵抗変化層
４２２  上部電極
４２３  下部電極
４２４  プラグ層
４２５  金属配線層
４２６  ソース／ドレイン層
ＢＬ０，ＢＬ１，…  ビット線
Ｍ１１１，Ｍ１１２，…  メモリセル（不揮発性記憶素子２１０）
Ｍ２１１，Ｍ２１２，…  メモリセル（不揮発性記憶素子３１３）
Ｔ１１，Ｔ１２，…  トランジスタ
ＷＬ０，ＷＬ１，…  ワード線
【発明を実施するための最良の形態】
【００３０】
以下、本発明の実施の形態を、図面を参照して詳しく説明する。なお、以下では、全ての図を通じて同一または相当部分には同一の参照符号を付し、その説明を省略する場合がある。【００３１】
（第1の実施の形態） 
［不揮発性記憶素子の構成］
図１は、本発明の第1の実施の形態に係る不揮発性記憶素子の一構成例を示した断面図である。【００３２】
図１に示すように、不揮発性記憶素子１００は、基板１０１と、その基板１０１上に形成された絶縁層（酸化物層）１０２と、その絶縁層１０２上に形成された第１電極層１０３および第２電極層１０５と、第１電極層１０３と第２電極層１０５とに挟まれた抵抗変化層１０４と、を備えている。【００３３】
この不揮発性記憶素子１００を駆動する場合、外部の電源によって所定の条件を満たす電気信号（ここでは、例えば電圧パルス）を第１電極層１０３と第２電極層１０５との間に印加する。電圧印加の方向に従い、不揮発性記憶素子１００の抵抗変化層１０４の抵抗値が、増加または減少する。例えば、所定の閾値電圧よりも大きな電圧パルスが印加された場合、抵抗変化層１０４の抵抗値が増加または減少する一方で、その閾値電圧よりも小さな電圧パルスが印加された場合、抵抗変化層１０４の抵抗値は変化しない。【００３４】
第１電極層１０３および第２電極層１０５の材料としては、例えば、Ｐｔ（白金）、Ｉｒ（イリジウム）、Ｃｕ（銅）、Ａｕ（金）、Ａｇ（銀）、ＴａＮ（窒化タンタル）、ＴｉＮ（窒化チタン）、およびＴｉＡｌＮ（窒化チタンアルミニウム）などがある。【００３５】
抵抗変化層１０４は、タンタルと酸素と窒素とを主成分とするタンタル酸窒化物で構成されている。要するに、抵抗変化層１０４は抵抗変化材料としてタンタル酸窒化物を用いており、抵抗変化層１０４は純粋なタンタル酸窒化物で構成されていてもよく、添加元素を含むタンタル酸窒化物で構成されていてもよい。換言すれば、抵抗変化層１０４は、タンタルと酸素と窒素とを主成分とする化合物で構成されており、抵抗変化層１０４は、タンタルと酸素と窒素とのみから成る化合物で構成されていてもよく、タンタルと酸素と窒素と添加元素とからなる化合物で構成されていてもよい。【００３６】
なお、基板１０１としては、シリコン単結晶基板または半導体基板を用いることができるが、これらに限定されるわけではない。抵抗変化層１０４は比較的低い基板温度で形成することが可能であるため、樹脂材料などの上に抵抗変化層１０４を形成することができる。【００３７】
［不揮発性記憶素子の製造方法］
次に、本実施の形態の不揮発性記憶素子１００の製造方法について説明する。【００３８】
まず、単結晶シリコンである基板１０１上に、厚さ２００ｎｍの絶縁層１０２としてのＳｉＯ２層を熱酸化法により形成する。そして、第１電極層１０３としての厚さ１００ｎｍのＰｔ薄膜を、ＲＦマグネトロンスパッタ法により絶縁層１０２上に形成する。ここで、成膜の際の真空度は１．０Ｐａ、ＲＦパワーは２５０Ｗ、Ａｒ流量は１０ｓｃｃｍ、成膜時間は２０分とした。【００３９】
次に、第１電極層１０３上に、抵抗変化層１０４としてのタンタル酸窒化物膜を形成する。この成膜には、Ｔａターゲットを用いた反応性ＲＦスパッタ法を用いた。このときの成膜条件を表１に示す。【００４０】
【表１】
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【００４１】
最後に、抵抗変化層１０４上に、第２電極層１０５としての厚さ１５０ｎｍのＰｔ薄膜をＲＦスパッタ法により形成する。この場合の成膜条件は、第１電極層１０３を形成する場合と同様である。【００４２】
なお、抵抗変化層１０４の形成において、タンタル酸窒化物をターゲットとすることによって、Ｎ２およびＯ２などの反応性ガスを使用しないスパッタ法を用いるようにしてもよい。【００４３】
さらに、第1電極層あるいは第２電極層としてタンタル窒化物を用いた場合には、抵抗変化層および電極層を同一ターゲットにより連続して形成することが可能である。以下に、第２電極層がタンタル窒化物の場合の不揮発性記憶素子１００の製造方法について説明する。【００４４】
まず、単結晶シリコンである基板１０１上に、厚さ２００ｎｍの絶縁層１０２を熱酸化法により形成する。そして、第１電極層１０３としての厚さ１００ｎｍのＰｔ薄膜を、ＲＦマグネトロンスパッタ法により絶縁層１０２上に形成する。ここで、成膜の際の真空度は１．０Ｐａ、ＲＦパワーは２５０Ｗ、Ａｒ流量は１０ｓｃｃｍ、成膜時間は２０分とした。【００４５】
次に、第１電極層１０３上に、抵抗変化層１０４としてのタンタル酸窒化物膜を形成する。この成膜には、Ｔａターゲットを用いた反応性ＲＦスパッタ法を用いた。このときの成膜条件は、上記の場合と同様で、表１に示したとおりである。【００４６】
最後に、第２電極層をＴａターゲットを用いた反応性ＲＦスパッタ法により形成した。スパッタガスはＡｒ＋Ｎ２である。全ガス流量に対するＮ２ガスの流量比は２０％とした。【００４７】
このように第１電極層あるいは第２電極層としてタンタル窒化物を用いた場合では、製造プロセスを簡略化することが可能となる。
［タンタル酸窒化膜の分析］
上述の反応性ＲＦスパッタ法により抵抗変化層１０４として形成されたタンタル酸窒化物膜の抵抗値と組成とを測定した。その結果を以下に示す。
アルゴンと窒素流量とを、それぞれ、４４sccmおよび５sccmと一定にした場合、酸素の流量を６sccmとした場合にはタンタル酸窒化物膜の抵抗率は  ２．３mΩcmであった。酸素の流量を８sccmとした場合には、タンタル酸窒化物膜の抵抗率は１２．６mΩcmであった。従って、酸素および窒素の流量を調整することにより、タンタル酸窒化物膜の抵抗率を制御することが可能と判断される。
図１８はタンタル酸窒化物膜のＸＲＤ（Ｘ線回折）チャートである。図１８において、３本のカーブは、下から順に、アルゴンと窒素流量とを、それぞれ、４４sccmおよび５sccmと一定にした場合において、それぞれ、酸素の流量を６sccm、７sccm、および８sccmとした場合におけるタンタル酸窒化物膜のＸＲＤチャートである。このＸＲＤチャートによれば、２θが略３４〜３５degの範囲にブロードなピークが認められる。それ故、これらのタンタル酸窒化物はアモルファスであると推定される。また、ＸＲＤチャートにおけるピーク位置は酸素流量の増加とともに低角度側へシフトしている。
これらのタンタル酸窒化物膜の組成をラザフォード後方散乱法で分析した。酸素流量が６sccmの場合におけるタンタル酸窒化物膜では、タンタル／酸素／窒素が、それぞれ、３７．５／３２．５／３０ａｔｍ％であり、このタンタル酸窒化物膜の組成は、ＴａＯ０．８６Ｎ０．８と表される。また、酸素流量が８sccmの場合におけるタンタル酸窒化物膜では、タンタル／酸素／窒素が、それぞれ、３４．５／３７．６／２７．９ａｔｍ％であり、このタンタル酸窒化物膜の組成は、ＴａＯ１．１Ｎ０．８と表される。
［不揮発性記憶素子の動作例］
次に、本実施の形態の不揮発性記憶素子１００のメモリとしての動作例、すなわち情報の書き込み／読み出しをする場合の動作例を、図面を参照して説明する。【００４８】
図２は、情報を書き込む場合における本発明の第１の実施の形態に係る不揮発性記憶素子の動作例を示す図である。【００４９】
第１電極層１０３と第２電極層１０５との間(以下、電極間という場合がある)にパルス幅が１００ｎｓｅｃの極性が異なる２種類の電気的パルスを交互に印加すると、抵抗変化層１０４の抵抗値が図３に示すように変化する。すなわち、負電圧パルス（電圧Ｅ１、パルス幅１００ｎｓｅｃ）を電極間に印加した場合、抵抗変化層１０４の抵抗値が、高抵抗値Ｒｂから低抵抗値Ｒａへ減少する。他方、正電圧パルス（電圧Ｅ２、パルス幅１００ｎｓｅｃ）を電極間に印加した場合、抵抗変化層１０４の抵抗値が、低抵抗値Ｒａから高抵抗値Ｒｂへ増加する。なお、ここでは、電圧Ｅ１を−２．０Ｖとし、電圧Ｅ２を＋３．０Ｖとしている。【００５０】
この図２に示す例では、高抵抗値Ｒｂを情報「０」に、低抵抗値Ｒａを情報「１」にそれぞれ割り当てている。そのため、抵抗変化層１０４の抵抗値が高抵抗値Ｒｂになるように正電圧パルスを電極間に印加することによって情報「０」が書き込まれることになり、また、低抵抗値Ｒａになるように負電圧パルスを電極間に印加することによって情報「１」が書き込まれることになる。【００５１】
図３は、情報を読み出す場合における本発明の第１の実施の形態に係る不揮発性記憶素子の動作例を示す図である。【００５２】
情報の読み出しを行う場合、抵抗変化層１０４の抵抗値を変化させるときに印加する電気的パルスよりも振幅の小さい読み出し用電圧Ｅ３（｜Ｅ３｜＜｜Ｅ１｜、｜Ｅ３｜＜｜Ｅ２｜）を電極間に印加する。その結果、抵抗変化層１０４の抵抗値に対応した電流が出力され、その出力電流値を検出することにより、書き込まれている情報の読み出しが可能となる。【００５３】
図３に示す例では、出力電流値Ｉａが抵抗値Ｒａに、出力電流値Ｉｂが抵抗値Ｒｂにそれぞれ対応しているので、出力電流値ｌａが検出された場合は情報「１」が、出力電流値ｌｂが検出された場合は情報「０」がそれぞれ読み出されることになる。【００５４】
以上のように、第１電極層１０３と第２電極層１０５とに挟まれた領域において、抵抗変化層１０４が記憶部として機能することにより、不揮発性記憶素子１００がメモリとして動作することになる。【００５５】
［不揮発性記憶素子の抵抗変化特性］
次に、本実施の形態の不揮発性記憶素子１００に対して電気的パルスを印加した場合の抵抗変化特性について説明する。【００５６】
図１９（ａ）〜図１９（ｃ）は、本発明の第１の実施の形態に係る不揮発性記憶素子が備える抵抗変化層１０４の抵抗値とパルス印加回数との関係を示す図である。この図１９（ａ）〜図１０（ｃ）には、第１電極層１０３と第２電極層１０５との間にパルス幅が１００ｎｓｅｃの極性が異なる２種類の電気的パルス（ここではパルス電圧）を交互に印加した結果が示されている。また、図１９（ａ）は、アルゴンの流量と窒素の流量と酸素の流量とを、それぞれ、４４sccm、５sccm、および７sccmとした場合におけるタンタル酸窒化物膜の抵抗変化特性である。図１９（ｂ）は、アルゴンの流量と窒素の流量と酸素の流量とを、それぞれ、４４sccm、５sccm、および８sccmとした場合におけるタンタル酸窒化物膜の抵抗変化特性である。図１９（ｃ）は、アルゴンの流量と窒素の流量と酸素の流量とを、それぞれ、４４sccm、５sccm、および７sccmとし、さらに後処理としてプラズマ酸化処理を施した場合におけるタンタル酸窒化物膜の抵抗変化特性である。従って、この図１９（ｃ）の場合におけるタンタル酸窒化物膜の酸素含有率は、図１９（ａ）および図１９（ｂ）の場合におけるタンタル酸窒化物膜の酸素含有率より高いと推測される。【００５７】
上記のように２種類の電気的パルスを交互に電極間に印加した結果、図１９（ａ）に示すように、抵抗変化層１０４の抵抗値は可逆的に変化した。具体的には、負電圧パルス（電圧−２．０Ｖ、パルス幅１００ｎｓｅｃ）を電極間に印加した場合、抵抗変化層１０４の抵抗値が減少して平均すると約２００Ω（３００〜１７０Ω）（低抵抗値）となり、正電圧パルス（電圧＋３．０Ｖ、パルス幅１００ｎｓｅｃ）を電極間に印加した場合、抵抗変化層１０４の抵抗値が増加して平均すると約５５００Ω（１１０００〜４０００Ω）（高抵抗値）となった。なお、ここでは、負電圧の印加とは、第１電極（下部電極）１０３の電圧を基準としたときに、第２電極（上部電極）１０５に対して負の電圧を印加する場合であり、逆に、正電圧の印加とは、第１電極（下部電極）１０３の電圧を基準としたときに、第２電極（上部電極）１０５に対して正の電圧を印加する場合であると定義する。また、このような抵抗変化は、パルスを１５０回程度連続して印加しても安定して続いた。なお、素子の初期抵抗値は１３３Ωであった。【００５８】
以上のことから、抵抗変化層１０４を用いることによって、低電圧で安定した可逆的な書き換え特性を有した抵抗変化型の不揮発性記憶素子が実現可能であることを確認することができる。【００５９】
この図１９（ａ）に示す結果は、抵抗変化層１０４の膜厚が２５ｎｍで、直径２μｍの円形パターンのものである。以下の説明において、特に断りがない場合、抵抗変化層１０４のサイズはこのとおりである。【００６０】
なお、図１９（ｂ）には、素子の初期抵抗値が２８７０Ωの場合であって、電極間に電気的パルスを連続的に印加したときの抵抗変化層の抵抗値と電気的パルスの印加回数との関係が示されている。−２．５Ｖを印加することにより平均すると約３２０Ω（３７０〜２３０Ω）の低抵抗値を、＋３．０Ｖを印加することにより平均すると約９０００Ω（１８０００〜６０００Ω）の高抵抗値を取る。また、このような抵抗変化は、パルスを８０回連続して印加しても安定して続いた。この図１９（ｂ）に示す結果からも、本実施の形態に係る不揮発性記憶素子が１００ｎｓｅｃの電気的パルスで動作することがわかる。
さらに、図１９（ｃ）には、素子の初期抵抗値が３．１×１０７Ωの場合であって、電極間に電気的パルスを連続的に印加したときの抵抗変化層の抵抗値と電気的パルスの印加回数との関係が示されている。−２．０Ｖを印加することにより平均すると約５００Ω（６００〜３８０Ω）の低抵抗値を、＋３．０Ｖを印加することにより平均すると約１１０００Ω（１９０００〜８０００Ω）の高抵抗値を取る。また、このような抵抗変化は、パルスを５０回連続して印加しても安定して続いた。
この図１９（ｃ）に示す結果からも、本実施の形態に係る不揮発性記憶素子が１００ｎｓｅｃの電気的パルスで動作することがわかる。
これらの結果から、素子の初期抵抗値に対し抵抗変化領域を有していることがわかる。そのため、本実施の形態に係る不揮発性記憶素子における抵抗変化層を形成する場合、その膜厚の調整を行うことによって、他の回路領域などを形成する半導体プロセスとのマッチングを容易にとることができる。
［第１の実施の形態のまとめ］
第１の実施の形態に係る不揮発性記憶素子１００は、抵抗変化材料としてタンタル酸窒化物ＴａＯｘＮｙを用いている。このタンタル酸窒化物ＴａＯｘＮｙが電気パルスに対して抵抗変化特性を示すメカニズムは現時点では解明されていない。しかしながら、タンタル酸窒化物ＴａＯｘＮｙにおける酸素の含有率を変化させて抵抗変化特性を測定した結果（図１９（ａ）〜図１９（ｃ））を見ると、いずれも安定した抵抗変化特性を示している。従って、タンタル酸窒化物ＴａＯｘＮｙは、その酸素Ｏ及び窒素Ｎの含有率の如何に関わらず、抵抗変化特性を示すことが推認される。
また、図１９（ａ）〜図１９（ｃ）の抵抗変化特性の測定結果から、少なくとも、不揮発性記憶素子１００の初期抵抗値は、１３３Ω以上３．１×１０７Ω以下であることが好ましいと言える。
また、上述の組成分析結果によれば、アルゴンの流量と窒素の流量と酸素の流量とがそれぞれ４４sccm、５sccm、および６sccmの場合におけるタンタル酸窒化物膜では、タンタル／酸素／窒素がそれぞれ３７．５／３２．５／３０ａｔｍ％であり、この組成におけるタンタル酸窒化物膜の窒素に対する酸素の含有比率は１．０８である。そして、アルゴンの流量と窒素の流量と酸素の流量とがそれぞれ４４sc cm、５sccm、および８sccmの場合におけるタンタル酸窒化物膜では、タンタル／酸素／窒素が、それぞれ、３４．５／３７．６／２７．９ａｔｍ％であり、この組成におけるタンタル酸窒化物膜の窒素に対する酸素の含有比率は１．３５である。そして、アルゴンの流量と窒素の流量と酸素の流量とがそれぞれ４４sccm、５sccm、および８sccmの場合におけるタンタル酸窒化物膜は、図１９（ｂ）に示すような安定した抵抗変化特性を有することが確認されている。一方、アルゴンの流量と窒素の流量と酸素の流量とがそれぞれ４４sccm、５sccm、および６sccmの場合におけるタンタル酸窒化物膜は、その抵抗変化特性は確認されていない。しかし、その成膜条件における酸素流量が近い、アルゴンの流量と窒素の流量と酸素の流量とがそれぞれ４４sccm、５sccm、および７sccmの場合におけるタンタル酸窒化物膜では、図１９（ａ）に示すような安定した抵抗変化特性を有することが確認されているので、アルゴンの流量と窒素の流量と酸素の流量とがそれぞれ４４sccm、５sccm、および６sccmの場合におけるタンタル酸窒化物膜も、安定した抵抗変化特性を有することが推認される。よって、少なくとも、不揮発性記憶素子１００の抵抗変化層１０４の窒素に対する酸素の含有比率は、１．０８以上１．３５以下であることが好ましいと言える。
なお、抵抗変化材料であるタンタル酸窒化物にその特性向上等のために何らかの元素を添加することは当業者の常套手法であり、これを行ってもよいことはもちろんであり、また、これを行ったものも、抵抗変化特性を有する限り、本発明の範囲に含まれることは言うまでもない。また、抵抗変化層１０４が、タンタル酸窒化物以外に何らかの不純物を含むことは当然であり、そのようなものも、抵抗変化特性を有する限り、本発明の範囲に含まれることは言うまでもない。【００６１】
（第２の実施の形態）
上述した第１の実施の形態に係る不揮発性記憶素子は、種々の形態の不揮発性半導体装置へ適用することが可能である。第２の実施の形態に係る半導体装置は、第１の実施の形態に係る不揮発性記憶素子を備える不揮発性半導体装置であって、ワード線とビット線との交点（立体交差点）にアクティブ層を介在させた、いわゆるクロスポイント型のものである。【００６２】
［第２の実施の形態に係る半導体装置の構成］
図４は、本発明の第２の実施の形態に係る不揮発性半導体装置の構成を示すブロック図である。また、図３は、図４におけるＡ部の構成（４ビット分の構成）を示す斜視図である。【００６３】
図４に示すように、本実施の形態に係る不揮発性半導体装置２００は、半導体基板上に、メモリ本体部２０１を備えており、このメモリ本体部２０１は、メモリアレイ２０２と、行選択回路／ドライバ２０３と、列選択回路／ドライバ２０４と、情報の書き込みを行うための書き込み回路２０５と、選択ビット線に流れる電流量を検出し、データ「１」または「０」と判定するセンスアンプ２０６と、端子ＤＱを介して入出力データの入出力処理を行うデータ入出力回路２０７とを具備している。また、不揮発性半導体装置２００は、外部から入力されるアドレス信号を受け取るアドレス入力回路２０８と、外部から入力されるコントロール信号に基づいて、メモリ本体部２０１の動作を制御する制御回路２０９とをさらに備えている。【００６４】
メモリアレイ２０２は、図４および図５に示すように、半導体基板の上に互いに平行に形成された複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…と、これらの複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…の上方にその半導体基板の主面に平行な面内において互いに平行に、しかも複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…に立体交差するように形成された複数のビット線ＢＬ０，ＢＬ１，ＢＬ２，…とを備えている。【００６５】
また、これらの複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…と複数のビット線ＢＬ０，ＢＬ１，ＢＬ２，…との立体交差点に対応してマトリクス状に設けられた複数のメモリセルＭ１１１，Ｍ１１２，Ｍ１１３，Ｍ１２１，Ｍ１２２，Ｍ１２３，Ｍ１３１，Ｍ１３２，Ｍ１３３，…（以下、「メモリセルＭ１１１，Ｍ１１２，…」と表す）が設けられている。【００６６】
ここで、メモリセルＭ１１１，Ｍ１１２，…は、第１の実施の形態に係る不揮発性記憶素子に相当し、タンタル酸窒化物を含む抵抗変化層を有している。ただし、本実施の形態において、これらのメモリセルＭ１１１，Ｍ１１２，…は、後述するように、電流抑制素子を備えている。【００６７】
なお、図４におけるメモリセルＭ１１１，Ｍ１１２，…は、図５において符号２１０で示されている。【００６８】
アドレス入力回路２０８は、外部回路（図示せず）からアドレス信号を受け取り、このアドレス信号に基づいて行アドレス信号を行選択回路／ドライバ２０３へ出力するとともに、列アドレス信号を列選択回路／ドライバ２０４へ出力する。ここで、アドレス信号は、複数のメモリセルＭ１１１，Ｍ１１２，…のうちの選択される特定のメモリセルのアドレスを示す信号である。また、行アドレス信号は、アドレス信号に示されたアドレスのうちの行のアドレスを示す信号であり、列アドレス信号は、アドレス信号に示されたアドレスのうちの列のアドレスを示す信号である。【００６９】
制御回路２０９は、情報の書き込みサイクルにおいては、データ入出力回路２０７に入力された入力データＤｉｎに応じて、書き込み用電圧の印加を指示する書き込み信号を書き込み回路２０５へ出力する。他方、情報の読み出しサイクルにおいて、制御回路２０９は、読み出し用電圧の印加を指示する読み出し信号を列選択回路／ドライバ２０４へ出力する。【００７０】
行選択回路／ドライバ２０３は、アドレス入力回路２０８から出力された行アドレス信号を受け取り、この行アドレス信号に応じて、複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…のうちの何れかを選択し、その選択されたワード線に対して、所定の電圧を印加する。【００７１】
また、列選択回路／ドライバ２０４は、アドレス入力回路２０８から出力された列アドレス信号を受け取り、この列アドレス信号に応じて、複数のビット線ＢＬ０，ＢＬ１，ＢＬ２，…のうちの何れかを選択し、その選択されたビット線に対して、書き込み用電圧または読み出し用電圧を印加する。【００７２】
書き込み回路２０５は、制御回路２０９から出力された書き込み信号を受け取った場合、行選択回路／ドライバ２０３に対して選択されたワード線に対する電圧の印加を指示する信号を出力するとともに、列選択回路／ドライバ２０４に対して選択されたビット線に対して書き込み用電圧の印加を指示する信号を出力する。【００７３】
また、センスアンプ２０６は、情報の読み出しサイクルにおいて、読み出し対象となる選択ビット線に流れる電流量を検出し、データ「１」または「０」と判定する。その結果得られた出力データＤＯは、データ入出力回路２０７を介して、外部回路へ出力される。【００７４】
［第２の実施の形態に係る不揮発性半導体装置が備える不揮発性記憶素子の構成］
図６は、本発明の第２の実施の形態に係る不揮発性半導体装置が備える不揮発性記憶素子の構成を示す断面図である。なお、図６では、図５のＢ部における構成が示されている。【００７５】
図６に示すように、本実施の形態に係る不揮発性半導体装置が備える不揮発性記憶素子２１０は、銅配線である下部配線２１２（図５におけるワード線ＷＬ１に相当する）と同じく上部配線２１１（図５におけるビット線ＢＬ１に相当する）との間に介在しており、下部電極２１７と、電流抑制素子２１６と、内部電極２１５と、抵抗変化層２１４と、上部電極２１３とがこの順に積層されて構成されている。【００７６】
ここで、内部電極２１５、抵抗変化層２１４、および上部電極２１３は、図１に示した実施の形態１に係る不揮発性記憶素子１００における第１電極層１０３、抵抗変化層１０４、および第２電極層１０５にそれぞれ相当する。したがって、抵抗変化層２１４は、第１の実施の形態と同様にして形成される。【００７７】
電流抑制素子２１６は、ＴａＮである内部電極２１５を介して、抵抗変化層２１４と直列接続されている。この電流抑制素子２１６は、ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ；金属−絶縁体−金属の意味）ダイオード又はＭＳＭ（Ｍｅｔａｌ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｍｅｔａｌ；金属−半導体−金属の意味）ダイオードに代表される素子であり、電圧に対して非線形な電流特性を示すものである。また、この電流抑制素子２１６は、電圧に対して双方向性の電流特性を有しており、所定の閾値電圧Ｖｆ（一方の電極を基準にして例えば＋１Ｖ以上または−１Ｖ以下）で導通するように構成されている。【００７８】
なお、タンタルおよびその酸化物は、半導体プロセスに一般的に用いられている材料であり、非常に親和性が高いといえる。そのため、既存の半導体製造プロセスに容易に組み入れることが可能である。【００７９】
［第２の実施の形態に係る不揮発性半導体装置が備える不揮発性記憶素子の変形例の構成］
本実施の形態に係る不揮発性半導体装置が備える不揮発性記憶素子の構成は、図６に示したものに限られるわけではなく、以下に示すような構成であってもよい。【００８０】
図５（ａ）から（ｇ）は、本発明の第２の実施の形態に係る不揮発性半導体装置が備える不揮発性記憶素子の変形例の構成を示す断面図である。【００８１】
図７（ａ）には、図６に示す構成と異なり、内部電極を備えず、抵抗変化層２１４が電流抑制素子２１６の上に形成されている構成が示されている。【００８２】
図７（ｂ）は、図６に示す構成と異なり、下部電極、内部電極、および上部電極を備えず、抵抗変化層２１４が電流抑制素子２１６の上に形成されている構成が示されている。また、図７（ｃ）には、図６に示す構成と異なり、下部電極を備えていない構成が示されている。他方、図示はしないが、上部電極を備えていない構成も考えられる。【００８３】
図７（ｄ）には、図６に示す構成と異なり、内部電極および電流抑制素子を備えていない構成が示されており、図７（ｅ）には、さらに上部電極および下部電極を備えていない構成が示されている。【００８４】
また、図７（ｆ）には、図６に示す構成と異なり、内部電極を備えず、その代わりにオーミック抵抗層２１８を備える構成が示されており、図７（ｇ）には、内部電極の代わりに第２の抵抗変化層２１９を備える構成が示されている。【００８５】
なお、以上に示した変形例において、上部電極を備えていない場合は上部配線２１１が不揮発性記憶素子の上部電極として機能し、また、下部電極を備えていない場合は下部配線２１２が不揮発性記憶素子の下部電極として機能することになる。【００８６】
また、メモリセルの数が比較的少ない場合、選択されないメモリセルへの回り込み電流が少なくなる。このような場合、上述したような電流抑制素子を備えない構成とすることが考えられる。【００８７】
以上のように、本実施の形態に係る不揮発性半導体装置が備える不揮発性記憶素子については、種々の構成が考えられる。【００８８】
［多層化構造の不揮発性半導体装置の構成例］
図６および図７に示した本実施の形態に係る不揮発性半導体装置におけるメモリアレイを、３次元に積み重ねることによって、多層化構造の不揮発性半導体装置を実現することができる。
図８は、本発明の多層化構造の不揮発性半導体装置が備えるメモリアレイの構成を示す斜視図である。図８に示すように、この不揮発性半導体装置は、図示しない半導体基板の上に互いに平行に形成された複数の下部配線２１２と、これらの複数の下部配線２１２の上方にその半導体基板の主面に平行な面内において互いに平行に、しかも複数の下部配線２１２に立体交差するように形成された複数の上部配線２１１と、これらの複数の下部配線２１２と複数の上部配線２１１との立体交差点に対応してマトリクス状に設けられた複数のメモリセル２１０とを備えるメモリアレイが、複数積層されてなる多層化メモリアレイを備えている。
なお、図８に示す例では、配線層が５層であり、その立体交差点に配される不揮発性記憶素子が４層の構成となっているが、必要に応じてこれらの層数を増減してもよいことは勿論である。【００８９】
このように構成された多層化メモリアレイを設けることによって、超大容量不揮発性メモリを実現することが可能となる。【００９０】
なお、第１の実施の形態において説明したように、本発明における抵抗変化層は低温で成膜することが可能である。したがって、本実施の形態で示すような配線工程での積層化を行う場合であっても、下層工程で形成されたトランジスタおよびシリサイドなどの配線材料に影響を与えることがないため、多層化メモリアレイを容易に実現することができる。すなわち、本発明のタンタル酸窒化物を含む抵抗変化層を用いることによって、多層化構造の不揮発性半導体装置を容易に実現することが可能となる。【００９１】
［不揮発性半導体装置の動作例］
次に、情報を書き込む場合の書き込みサイクルおよび情報を読み出す場合の読み出しサイクルにおける第２の実施の形態に係る不揮発性半導体装置の動作例について、図９に示すタイミングチャートを参照しながら説明する。【００９２】
図９は、本発明の第２の実施の形態に係る不揮発性半導体装置の動作例を示すタイミングチャートである。なお、ここでは、抵抗変化層が高抵抗状態の場合を情報「１」に、低抵抗状態の場合を情報「０」にそれぞれ割り当てたときの動作例を示す。また、説明の便宜上、メモリセルＭ１１１およびＭ１２２について情報の書き込みおよび読み出しをする場合のみについて示す。【００９３】
図９におけるＶＰは、抵抗変化素子と電流抑制素子とで構成されたメモリセルの抵抗変化に必要なパルス電圧を示している。ここでは、ＶＰ／２＜閾値電圧Ｖｆの関係が成り立つことが望ましい。なぜなら、非選択のメモリセルに回り込んで流れる漏れ電流を抑えることができるからである。その結果、情報を書き込む必要のないメモリセルへ供給される余分な電流を抑制することができ、低消費電流化をより一層図ることができる。また、非選択のメモリセルへの意図しない浅い書き込み（一般にディスターブと称される）が抑制されるなどの利点もある。【００９４】
また、図９において、１回の書き込みサイクルに要する時間である書き込みサイクル時間をｔＷで、１回の読み出しサイクルに要する時間である読み出しサイクル時間をｔＲでそれぞれ示している。【００９５】
メモリセルＭ１１１に対する書き込みサイクルにおいて、ワード線ＷＬ０にはパルス幅ｔＰのパルス電圧ＶＰが印加され、そのタイミングに応じて、ビット線ＢＬ０には同じく０Ｖの電圧が印加される。これにより、メモリセルＭ１１１に情報「１」を書き込む場合の書き込み用電圧が印加され、その結果、メモリセルＭ１１１の抵抗変化層が高抵抗化する。すなわち、メモリセルＭ１１１に情報「１」が書き込まれたことになる。【００９６】
次に、メモリセルＭ１２２に対する書き込みサイクルにおいて、ワード線ＷＬ１にはパルス幅ｔＰの０Ｖの電圧が印加され、そのタイミングに応じて、ビット線ＢＬ１には同じくパルス電圧ＶＰが印加される。これにより、Ｍ１２２に情報「０」を書き込む場合の書き込み用電圧が印加され、その結果、メモリセルＭ１２２の抵抗変化層が低抵抗化する。すなわち、メモリセルＭ１２２に情報「０」が書き込まれたことになる。【００９７】
メモリセルＭ１１１に対する読み出しサイクルにおいては、書き込み時のパルスよりも振幅が小さいパルス電圧であって、０Ｖよりも大きくＶＰ／２よりも小さい値の電圧が、ワード線ＷＬ０に印加される。また、このタイミングに応じて、書き込み時のパルスよりも振幅が小さいパルス電圧であって、ＶＰ／２よりも大きくＶＰよりも小さい値の電圧が、ビット線ＢＬ０に印加される。これにより、高抵抗化されたメモリセルＭ１１１の抵抗変化層２１４の抵抗値に対応した電流が出力され、その出力電流値を検出することにより、情報「１」が読み出される。【００９８】
次に、メモリセルＭ１２２に対する読み出しサイクルにおいて、先のメモリセルＭ１１１に対する読み出しサイクルと同様の電圧がワード線ＷＬ１およびビット線ＢＬ１に印加される。これにより、低抵抗化されたメモリセルＭ１２２の抵抗変化層２１４の抵抗値に対応した電流が出力され、その出力電流値を検出することにより、情報「０」が読み出される。【００９９】
なお、本実施の形態においては示されていないが、一般にメモリ装置においては、不良メモリセルを救済するため、メモリセルと同一構成の冗長救済用メモリセルが設けられる。また、エラー訂正用のパリティビット用のメモリセルをメモリアレイの一部に用意したり、そのようなパリティビット用のメモリセルから構成されるメモリアレイを別途設けたりする。本実施の形態においても、そのようなメモリセルを別途設けるような構成としてもよく、その場合、そのようなメモリセルとして、本発明の不揮発性記憶素子を用いることができる。また、高抵抗化パルスおよび低抵抗化パルスの電圧値を同じとした場合の例で説明しているが、第１の実施の形態で説明したように、最適なパルス電圧値は高抵抗化パルス電圧値と低抵抗化パルス電圧値とで異なる場合がある。その場合は、各々に最適なパルス電圧値を設定してもよい。【０１００】
本実施の形態においては、半導体基板上に集積したクロスポイント構造のみについて説明している。しかしながら、このような半導体基板上ではなく、プラスチック基板などのより安価な基板上にクロスポイント構造を形成し、バンプ等の組み立て工法で積層化したメモリ装置に適用するようにしてもよい。【０１０１】
（第３の実施の形態）
第３の実施の形態に係る不揮発性半導体装置は、第１の実施の形態に係る不揮発性記憶素子を備える不揮発性半導体装置であって、１トランジスタ／１不揮発性記憶部のものである。【０１０２】
［第３の実施の形態に係る不揮発性半導体装置の構成］
図１０は、本発明の第３の実施の形態に係る不揮発性半導体装置の構成を示すブロック図である。また、図１１は、図１０におけるＣ部の構成（２ビット分の構成）を示す断面図である。【０１０３】
図１０に示すように、本実施の形態に係る不揮発性半導体装置３００は、半導体基板上に、メモリ本体部３０１を備えており、このメモリ本体部３０１は、メモリアレイ３０２と、行選択回路／ドライバ３０３と、列選択回路３０４と、情報の書き込みを行うための書き込み回路３０５と、選択ビット線に流れる電流量を検出し、データ「１」または「０」と判定するセンスアンプ３０６と、端子ＤＱを介して入出力データの入出力処理を行うデータ入出力回路３０７とを具備している。また、不揮発性半導体装置３００は、セルプレート電源（ＶＣＰ電源）３０８と、外部から入力されるアドレス信号を受け取るアドレス入力回路３０９と、外部から入力されるコントロール信号に基づいて、メモリ本体部３０１の動作を制御する制御回路３１０とをさらに備えている。【０１０４】
メモリアレイ３０２は、半導体基板の上に形成された、互いに交差するように配列された複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…およびビット線ＢＬ０，ＢＬ１，ＢＬ２，…と、これらのワード線ＷＬ０，ＷＬ１，ＷＬ２，…およびビット線ＢＬ０，ＢＬ１，ＢＬ２，…の交点に対応してそれぞれ設けられた複数のトランジスタＴ１１，Ｔ１２，Ｔ１３，Ｔ２１，Ｔ２２，Ｔ２３，Ｔ３１，Ｔ３２，Ｔ３３，…（以下、「トランジスタＴ１１，Ｔ１２，…」と表す）と、トランジスタＴ１１，Ｔ１２，…と１対１に設けられた複数のメモリセルＭ２１１，Ｍ２１２，Ｍ２１３，Ｍ２２１，Ｍ２２２，Ｍ２２３，Ｍ２３１，Ｍ２３２，Ｍ２３３（以下、「メモリセルＭ２１１，Ｍ２１２，…」と表す）とを備えている。【０１０５】
また、メモリアレイ３０２は、ワード線ＷＬ０，ＷＬ１，ＷＬ２，…に平行して配列されている複数のプレート線ＰＬ０，ＰＬ１，ＰＬ２，…を備えている。【０１０６】
図１１に示すように、ワード線ＷＬ０，ＷＬ１の上方にビット線ＢＬ０が配され、そのワード線ＷＬ０，ＷＬ１とビット線ＢＬ０との間に、プレート線ＰＬ０，ＰＬ１が配されている。【０１０７】
ここで、メモリセルＭ２１１，Ｍ２１２，…は、第１の実施の形態に係る不揮発性記憶素子に相当し、タンタル酸窒化物を含む抵抗変化層を有している。より具体的には、図１１における不揮発性記憶素子３１３が、図１０におけるメモリセルＭ２１１，Ｍ２１２，…に相当し、この不揮発性記憶素子３１３は、上部電極３１４、タンタル酸窒化物を含む抵抗変化層３１５、および下部電極３１６から構成されている。【０１０８】
なお、図１１における３１７はプラグ層を、３１８は金属配線層を、３１９はソース／ドレイン領域をそれぞれ示している。【０１０９】
図１０に示すように、トランジスタＴ１１，Ｔ１２，Ｔ１３，…のドレインはビット線ＢＬ０に、トランジスタＴ２１，Ｔ２２，Ｔ２３，…のドレインはビット線ＢＬ１に、トランジスタＴ３１，Ｔ３２，Ｔ３３，…のドレインはビット線ＢＬ２に、それぞれ接続されている。【０１１０】
また、トランジスタＴ１１，Ｔ２１，Ｔ３１，…のゲートはワード線ＷＬ０に、トランジスタＴ１２，Ｔ２２，Ｔ３２，…のゲートはワード線ＷＬ１に、トランジスタＴ１３，Ｔ２３，Ｔ３３，…のゲートはワード線ＷＬ２に、それぞれ接続されている。【０１１１】
さらに、トランジスタＴ１１，Ｔ１２，…のソースはそれぞれ、メモリセルＭ２１１，Ｍ２１２，…と接続されている。【０１１２】
また、メモリセルＭ２１１，Ｍ２２１，Ｍ２３１，…はプレート線ＰＬ０に、メモリセルＭ２１２，Ｍ２２２，Ｍ２３２，…はプレート線ＰＬ１に、メモリセルＭ２１３，Ｍ２２３，Ｍ２３３，…はプレート線ＰＬ２に、それぞれ接続されている。【０１１３】
アドレス入力回路３０９は、外部回路（図示せず）からアドレス信号を受け取り、このアドレス信号に基づいて行アドレス信号を行選択回路／ドライバ３０３へ出力するとともに、列アドレス信号を列選択回路３０４へ出力する。ここで、アドレス信号は、複数のメモリセルＭ２１１，Ｍ２１２，…のうちの選択される特定のメモリセルのアドレスを示す信号である。また、行アドレス信号は、アドレス信号に示されたアドレスのうちの行のアドレスを示す信号であり、列アドレス信号は、アドレス信号に示されたアドレスのうちの列のアドレスを示す信号である。【０１１４】
制御回路３１０は、情報の書き込みサイクルにおいては、データ入出力回路３０７に入力された入力データＤｉｎに応じて、書き込み用電圧の印加を指示する書き込み信号を書き込み回路３０５へ出力する。他方、情報の読み出しサイクルにおいて、制御回路３１０は、読み出し用電圧の印加を指示する読み出し信号を列選択回路３０４へ出力する。【０１１５】
行選択回路／ドライバ３０３は、アドレス入力回路３０９から出力された行アドレス信号を受け取り、この行アドレス信号に応じて、複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…のうちの何れかを選択し、その選択されたワード線に対して、所定の電圧を印加する。【０１１６】
また、列選択回路３０４は、アドレス入力回路３０９から出力された列アドレス信号を受け取り、この列アドレス信号に応じて、複数のビット線ＢＬ０，ＢＬ１，ＢＬ２，…のうちの何れかを選択し、その選択されたビット線に対して、書き込み用電圧または読み出し用電圧を印加する。【０１１７】
書き込み回路３０５は、制御回路３１０から出力された書き込み信号を受け取った場合、列選択回路３０４に対して選択されたビット線に対して書き込み用電圧の印加を指示する信号を出力する。【０１１８】
また、センスアンプ３０６は、情報の読み出しサイクルにおいて、読み出し対象となる選択ビット線に流れる電流量を検出し、データ「１」または「０」と判定する。その結果得られた出力データＤＯは、データ入出力回路３０７を介して、外部回路へ出力される。【０１１９】
なお、１トランジスタ／１不揮発性記憶部の構成である第３の実施の形態の場合、第２の実施の形態のクロスポイント型の構成と比べて記憶容量は小さくなる。しかしながら、ダイオードのような電流抑制素子が不要であるため、ＣＭＯＳプロセスに容易に組み合わせることができ、また、動作の制御も容易であるという利点がある。【０１２０】
また、第２の実施の形態の場合と同様に、本発明における抵抗変化層は低温で成膜することが可能であることから、本実施の形態で示すような配線工程での積層化を行う場合であっても、下層工程で形成されたトランジスタおよびシリサイドなどの配線材料に影響を与えることがないという利点がある。【０１２１】
さらに、第２の実施の形態の場合と同様に、タンタル酸窒化物の成膜は、既存の半導体製造プロセスに容易に組み入れることが可能であるため、本実施の形態に係る不揮発性半導体装置を容易に製造することができる。【０１２２】
［不揮発性半導体装置の動作例］
次に、情報を書き込む場合の書き込みサイクルおよび情報を読み出す場合の読み出しサイクルにおける第３の実施の形態に係る不揮発性半導体装置の動作例について、図１２に示すタイミングチャートを参照しながら説明する。【０１２３】
図１２は、本発明の第３の実施の形態に係る不揮発性半導体装置の動作例を示すタイミングチャートである。なお、ここでは、抵抗変化層が高抵抗状態の場合を情報「１」に、低抵抗状態の場合を情報「０」にそれぞれ割り当てたときの動作例を示す。また、説明の便宜上、メモリセルＭ２１１およびＭ２２２について情報の書き込みおよび読み出しをする場合のみについて示す。【０１２４】
図１２において、ＶＰは、抵抗変化素子の抵抗変化に必要なパルス電圧を示しており、ＶＴはトランジスタの閾値電圧を示している。また、プレート線には、常時電圧VPが印加され、ビット線も、非選択の場合は電圧VPにプリチャージされている。【０１２５】
メモリセルＭ２１１に対する書き込みサイクルにおいて、ワード線ＷＬ０にはパルス幅ｔＰのパルス電圧２ＶＰ＋トランジスタの閾値電圧ＶＴよりも大きい電圧が印加され、トランジスタＴ１１がＯＮ状態となる。そして、そのタイミングに応じて、ビット線ＢＬ０にはパルス電圧２ＶＰが印加される。これにより、メモリセルＭ２１１に情報「１」を書き込む場合の書き込み用電圧が印加され、その結果、メモリセルＭ２１１の抵抗変化層が高抵抗化する。すなわち、メモリセルＭ２１１に情報「１」が書き込まれたことになる。【０１２６】
次に、メモリセルＭ２２２に対する書き込みサイクルにおいて、ワード線ＷＬ１にはパルス幅ｔＰのパルス電圧２ＶＰ＋トランジスタの閾値電圧ＶＴよりも大きい電圧が印加され、トランジスタＴ２２がＯＮ状態となる。そのタイミングに応じて、ビット線ＢＬ１には０Ｖの電圧が印加される。これにより、メモリセルＭ２２２に情報「０」を書き込む場合の書き込み用電圧が印加され、その結果、メモリセルＭ２２２の抵抗変化層が低抵抗化する。すなわち、メモリセルＭ２２２に情報「０」が書き込まれたことになる。【０１２７】
メモリセルＭ２１１に対する読み出しサイクルにおいては、トランジスタＴ１１をＯＮ状態にするために所定の電圧がワード線ＷＬ０に印加され、そのタイミングに応じて、書き込みの際のパルス幅よりも振幅が小さいパルス電圧が、ビット線ＢＬ０に印加される。これにより、高抵抗化されたメモリセルＭ２１１の抵抗変化層の抵抗値に対応した電流が出力され、その出力電流値を検出することにより、情報「１」が読み出される。【０１２８】
次に、メモリセルＭ２２２に対する読み出しサイクルにおいて、先のメモリセルＭ２１１に対する読み出しサイクルと同様の電圧がワード線ＷＬ１およびビット線ＢＬ１に印加される。これにより、低抵抗化されたメモリセルＭ２２２の抵抗変化層の抵抗値に対応した電流が出力され、その出力電流値を検出することにより、情報「０」が読み出される。【０１２９】
第２の実施の形態の場合と同様、本実施の形態においても、高速パルスを用いて書き込み動作を行うことができる。【０１３０】
また、第２の実施の形態において説明したように、本発明におけるタンタル酸窒化物を含む抵抗変化層を用いた場合、インプリント性の低い不揮発性記憶素子を実現することができ、その結果、第３の実施の形態に係る不揮発性半導体装置においても、消去サイクルまたはリセットサイクルなどのステップが不要となる。したがって、書き込みの高速化を図ることができるとともに、書き込み動作を単純なステップで行うことが可能となる。【０１３１】
なお、第２の実施の形態において説明したように、本実施の形態においても、冗長救済用メモリセルおよびエラー訂正用のパリティビット用のメモリセルを別途設けるような構成としてもよく、その場合、それらのメモリセルとして、本発明の不揮発性記憶素子を用いることができる。【０１３２】
（第４の実施の形態）
第４の実施の形態に係る不揮発性半導体装置は、プログラム機能を有する第１の実施の形態に係る不揮発性記憶素子を備える不揮発性半導体装置であって、所定の演算を実行する論理回路を備えるものである。【０１３３】
［不揮発性半導体装置の構成］
図１３は、本発明の第４の実施の形態に係る不揮発性半導体装置の構成を示すブロック図である。【０１３４】
図１３に示すように、本実施の形態に係る不揮発性半導体装置４００は、半導体基板４０１上に、ＣＰＵ４０２と、外部回路との間でデータの入出力処理を行う入出力回路４０３と、所定の演算を実行する論理回路４０４と、アナログ信号を処理するアナログ回路４０５と、自己診断を行うためのＢＩＳＴ（Ｂｕｉｌｔ  Ｉｎ  Ｓｅｌｆ  Ｔｅｓｔ）回路４０６と、ＳＲＡＭ４０７と、これらＢＩＳＴ回路４０６およびＳＲＡＭ４０７と接続され、特定のアドレス情報を格納するための救済アドレス格納レジスタ４０８とを備えている。【０１３５】
図１４は、本発明の第４の実施の形態に係る不揮発性半導体装置が備える救済アドレス格納レジスタの構成を示すブロック図である。また、図１３は、同じく救済アドレス格納レジスタの構成を示す断面図である。【０１３６】
図１４および図１５に示すように、救済アドレス格納レジスタ４０８は、第１の実施の形態に係る不揮発性記憶素子に相当する不揮発性記憶素子４０９と、その不揮発性記憶素子４０９に対して特定のアドレス情報を書き込むための書き込み回路４１０と、不揮発性記憶素子４０９に書き込まれているアドレス情報を読み出すための読み出し回路４１１と、ラッチ回路４１２とを備えている。【０１３７】
不揮発性記憶素子４０９は、書込み回路側４１０への切替え部と読出し回路４１１側への切替え部に接続されており、抵抗変化層４２１を、上部電極４２２と下部電極４２３とで挟むようにして構成されている。ここで、この不揮発性記憶素子４０９は、第１の実施の形態に係る不揮発性記憶素子に相当する。【０１３８】
なお、図１５において、４２４はプラグ層を、４２５は金属配線層を、４２６はソース／ドレイン層をそれぞれ示している。【０１３９】
本実施の形態では、２層配線で、第１配線と第２配線との間に不揮発性記憶素子を設ける構成を示しているが、例えば、３層以上の多層配線とした上で、任意の配線間へ不揮発性記憶素子を配置したり、または、必要に応じて複数の配線間に配置したりするようにしてもよい。【０１４０】
［不揮発性半導体装置の動作例］
次に、上述したように構成される本実施の形態に係る不揮発性半導体装置の動作例について説明する。【０１４１】
以下、救済アドレス格納レジスタ４０８に対してアドレス情報の書き込みを行う場合について説明する。ＢＩＳＴ回路４０６は、診断指示信号ＴＳＴを受け取った場合、ＳＲＡＭ４０７のメモリブロックの検査を実行する。【０１４２】
なお、このメモリブロックの検査は、ＬＳＩの製造過程における検査の際、およびＬＳＩが実際のシステムに搭載された場合における各種の診断実行の際などに行われる。【０１４３】
メモリブロックの検査の結果、不良ビットが検出された場合、ＢＩＳＴ回路４０６は、書き込みデータ指示信号ＷＤを救済アドレス格納レジスタ４０８へ出力する。この書き込みデータ指示信号ＷＤを受け取った救済アドレス格納レジスタ４０８は、対応する不良ビットのアドレス情報を救済アドレス格納レジスタに格納する。【０１４４】
このアドレス情報の格納は、そのアドレス情報に応じて、該当するレジスタが備える抵抗変化層の抵抗状態を高抵抗化または低抵抗化することによって行われる。抵抗変化層の高抵抗化または低抵抗化は、第１の実施の形態の場合と同様にして実現される。【０１４５】
このようにして、救済アドレス格納レジスタ４０８に対するアドレス情報の書き込みが行われる。そして、ＳＲＡＭ４０７がアクセスされる場合、それと同時に救済アドレス格納レジスタ４０８に書き込まれているアドレス情報が読み出される。このアドレス情報の読み出しは、第１の実施の形態の場合と同様、抵抗変化層の抵抗状態に応じた出力電流値を検出することにより行われる。【０１４６】
このようにして救済アドレス格納レジスタ４０８から読み出されたアドレス情報と、アクセス先のアドレス情報とが一致する場合、ＳＲＡＭ４０７内に設けられている予備の冗長メモリセルにアクセスし、情報の読み取りまたは書き込みが行われる。【０１４７】
以上のようにして自己診断を行うことによって、製造工程の検査において外部の高価なＬＳＩテスタを用いる必要がなくなる。また、at Speedテストが可能になるという利点もある。さらには、検査をする際のみではなく、経時変化した場合にも不良ビットの救済が可能となるため、長期間に亘って高品質を保つことできるという利点もある。【０１４８】
本実施の形態に係る不揮発性半導体装置は、製造工程における１回のみの情報の書き込む場合と、製品出荷後に繰り返し情報を書き換える場合との何れにも対応することができる。【０１４９】
［不揮発性半導体装置の製造方法］
次に、上述したように構成される本実施の形態に係る不揮発性半導体装置の製造方法について説明する。【０１５０】
図１６は、本発明の第４の実施の形態に係る不揮発性半導体装置の製造プロセスの主要な流れを示すフローチャートである。【０１５１】
まず、半導体基板上にトランジスタを形成する（Ｓ１０１）。次に、第１ビアを形成し（Ｓ１０２）、その上に第１配線を形成する（Ｓ１０３）。【０１５２】
そして、Ｓ１０３で形成された第１配線の上に、抵抗変化層を形成する（Ｓ１０４）。この抵抗変化層の形成は、第１の実施の形態において説明したとおりに行われる。【０１５３】
次に、抵抗変化層の上に第２ビアを形成し（Ｓ１０５）、さらに、第２配線を形成する（Ｓ１０６）。【０１５４】
以上に示すように、本実施の形態の不揮発性半導体装置の製造方法は、ＣＯＭＳプロセスの製造工程に、電極および抵抗変化層を形成する工程が追加されたものである。したがって、既存のＣＭＯＳプロセスを利用して容易に製造することが可能となる。また、追加の工程も少なく、しかも抵抗変化層の膜厚は比較的薄いため、プロセスの短縮化を図ることができる。【０１５５】
また、第２の実施の形態の場合と同様に、本発明における抵抗変化層は低温で成膜することが可能であることから、本実施の形態で示すような配線工程での積層化を行う場合であっても、下層工程で形成されたトランジスタおよびシリサイドなどの配線材料に影響を与えることがないという利点がある。【０１５６】
なお、電極部は１μｍ角以下で形成することができ、且つその他の回路もＣＭＯＳプロセスで形成することが可能であるため、小型の不揮発性スイッチ回路を容易に実現することができる。【０１５７】
本実施の形態のように、第１の実施の形態におけるタンタル酸窒化物を含む抵抗変化層を備えた不揮発性記憶素子を用いるのではなく、公知のフラッシュメモリの不揮発性記憶素子を用いたり、または、公知のＦｅＲＡＭメモリの不揮発性記憶素子を用いたりすることによって、不揮発性半導体装置を実現することも考えられる。しかしながら、これらの場合、特別の専用プロセス工程および材料が必要となり、ＣＯＭＳプロセスとの親和性に劣るという欠点がある。そのため、コスト面で問題があり、しかも製造工数が著しく増加するなど、現実性に乏しいといえる。さらに、情報の書き込みおよび読み出しが複雑であり、プログラム素子として扱うのが困難であるという問題がある。【０１５８】
また、ＣＭＯＳプロセスと親和性が高い構成としては、ＣＭＯＳ不揮発性メモリセルと称される、ＣＯＭＳプロセスでゲート配線をフローティング化して等価的にフラッシュメモリセルと同様の動作を実現するものがある。しかし、この構成によると、素子部の面積が大きくなり、しかも動作の制御が複雑になるなどの問題が生じる。【０１５９】
また、シリサイド溶断型などの電気フューズ素子で構成する場合もＣＭＯＳプロセスと親和性が高いと言えるが、この場合、情報の書き換えが不可能である、また、素子部の面積が大きくなるなどの問題が生じる。【０１６０】
さらに、公知のレーザーで配線をトリミングすることも考えられるが、この場合では、製造工程のみに限定される、レーザートリマー装置の機械的精度に律速されることになるため、微細化することができない、または、最上層に配置しなければならないというレイアウトの制約があるなどの問題が生じる。【０１６１】
なお、本実施の形態では、第１の実施の形態における不揮発性記憶素子をＳＲＡＭの救済アドレス格納レジスタとして用いたが、それ以外にも、次のような適用例が考えられる。すなわち、例えば、ＤＲＡＭ、ＲＯＭ、または第２および第３の実施の形態に係る不揮発性半導体装置の不良ビットに対する救済アドレス格納レジスタとして、第１の実施の形態における不揮発性記憶素子を用いることが可能である。【０１６２】
また、不良ロジック回路若しくは予備ロジック回路の切り替え用不揮発性スイッチに適用することもできる。その他にも、アナログ回路の電圧調整およびタイミング調整用のレジスタとして、製品完成後のＲＯＭの修正用のレジスタとして、リコンフィギュアラブルロジックおよびFPGA用の不揮発性スイッチ素子として、さらには、不揮発性レジスタとして用いることも可能である。【０１６３】
（その他の実施の形態）
第４の実施の形態に係る不揮発性半導体装置が、第２の実施の形態に係る不揮発性半導体装置を備えるような構成、すなわち、第２の実施の形態に係るクロスポイント型の不揮発性半導体装置と第４の実施の形態に係るＣＰＵなどを有するＬＳＩとを一つの半導体基板上に集積するような構成を実現することができる。【０１６４】
この場合、第２の実施の形態に係るクロスポイント型の不揮発性半導体装置および第４の実施の形態に係るＣＰＵなどを有するＬＳＩをそれぞれ別の半導体基板上に形成しておき、その後に一つのパッケージ内にモールドするような構成であってもよい。【０１６５】
また、第４の実施の形態に係る不揮発性半導体装置が、第３の実施の形態に係る不揮発性半導体装置を備えるような構成、すなわち、第３の実施の形態に係る１トランジスタ／１不揮発性記憶部構成の不揮発性半導体装置と第４の実施の形態に係るＣＰＵなどを有するＬＳＩとを一つの半導体基板上に集積するような構成を実現することもできる。【０１６６】
この場合も、第３の実施の形態に係る１トランジスタ／１不揮発性記憶部構成の不揮発性半導体装置および第４の実施の形態に係るＣＰＵなどを有するＬＳＩをそれぞれ別の半導体基板上に形成しておき、その後に一つのパッケージ内にモールドするような構成であってもよい。
上記説明から、当業者にとっては、本発明の多くの改良や他の実施形態が明らかである。従って、上記説明は、例示としてのみ解釈されるべきであり、本発明を実行する最良の態様を当業者に教示する目的で提供されたものである。本発明の精神を逸脱することなく、その構造及び／又は機能の詳細を実質的に変更できる。
【産業上の利用可能性】
【０１６７】
本発明の不揮発性記憶素子および不揮発性半導体装置は、高速動作が可能で、しかも安定した書き換え特性を有しており、デジタル家電、メモリカード、携帯型電話機、およびパーソナルコンピュータなどの種々の電子機器に用いられる不揮発性記憶素子等として有用である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９（ａ）】
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【図１９（ｂ）】
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【図１９（ｃ）】
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【手続補正書】
【提出日】平成20年9月30日(2008.9.30)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第1電極と、第２電極と、前記第1電極と前記第２電極との間に介在し、前記第１電極と前記第２電極との間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層とを備え、
前記抵抗変化層は、タンタルと窒素とを含む酸化物を含んでいる、不揮発性記憶素子。
【請求項２】
前記不揮発性記憶素子の初期抵抗値が１３３Ω以上３．１×１０7Ω以下である、請求項１に記載の不揮発性記憶素子。
【請求項３】
前記抵抗変化層の窒素に対する酸素の含有比率が１．０８以上１．３５以下である、請求項１に記載の不揮発性記憶素子。
【請求項４】
第1電極と、第２電極と、前記第1電極と前記第２電極との間に介在し、前記第１電極と前記第２電極との間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層とを備える不揮発性記憶素子の製造方法において、
前記抵抗変化層はタンタルと窒素とを含む酸化物を含んでおり、且つ前記酸化物をスパッタ法により形成する、不揮発性記憶素子の製造方法。
【請求項５】
半導体基板と、前記半導体基板の上に互いに平行に形成された複数の第１の電極配線と、前記複数の第１の電極配線の上方に前記半導体基板の主面に平行な面内において互いに平行に且つ前記複数の第１の電極配線に立体交差するように形成された複数の第２の電極配線と、前記複数の第１の電極配線と前記複数の第２の電極配線との立体交差点に対応して設けられた不揮発性記憶素子とを具備するメモリアレイを備え、
前記不揮発性記憶素子のそれぞれは、前記第１の電極配線と前記第２電極配線との間に介在し、前記第１電極配線と前記第２電極配線との間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層とを備え、
前記抵抗変化層は、タンタルと窒素とを含む酸化物を含んでいる、不揮発性半導体装置。
【請求項６】
半導体基板と、前記半導体基板の上に互いに平行に形成された複数の第１の電極配線と、前記複数の第１の電極配線の上方に前記半導体基板の主面に平行な面内において互いに平行に且つ前記複数の第１の電極配線に立体交差するように形成された複数の第２の電極配線と、前記複数の第１の電極配線と前記複数の第２の電極配線との立体交差点に対応して設けられた不揮発性記憶素子とを具備するメモリアレイを備え、
前記不揮発性記憶素子のそれぞれは、前記第１の電極配線と接続される第1電極と、前記第２の電極配線と接続される第２電極と、前記第1電極と前記第２電極との間に介在し、前記第１電極と前記第２電極との間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層とを備え、
前記抵抗変化層は、タンタルと窒素とを含む酸化物を含んでいる、不揮発性半導体装置。
【請求項７】
前記不揮発性記憶素子のそれぞれは、
前記第１電極と前記第２電極との間に電流抑制素子を具備しており、
当該電流抑制素子は、前記抵抗変化層と電気的に接続されている、請求項５または請求項６に記載の不揮発性半導体装置。
【請求項８】
前記メモリアレイが複数積層されてなる多層化メモリアレイを備える、請求項５または６に記載の不揮発性半導体装置。
【請求項９】
半導体基板と、前記半導体基板上に形成された、互いに交差するように配列された複数のワード線および複数のビット線、前記複数のワード線および複数のビット線の交点に対応してそれぞれ設けられた複数のトランジスタ、並びに前記複数のトランジスタに一対一で対応して設けられた複数の不揮発性記憶素子とを備え、
前記不揮発性記憶素子のそれぞれは、第１電極と、第２電極と、前記第１電極と前記第２電極との間に介在し、対応して設けられている前記トランジスタを介して前記第１電極と前記第２電極との間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層とを備え、
前記抵抗変化層は、タンタルと窒素とを含む酸化物を含んでいる、不揮発性半導体装置。
【請求項１０】
半導体基板と、前記半導体基板上に形成された、所定の演算を実行する論理回路およびプログラム機能を有する不揮発性記憶素子とを備え、
前記不揮発性記憶素子は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に介在し、両電極間の電圧に基づいて可逆的に抵抗値が変化する抵抗変化層とを備え、
前記抵抗変化層は、タンタルと窒素とを含む酸化物を含んでいる、不揮発性半導体装置。
【請求項１１】
請求項１０に記載の不揮発性半導体装置と、
請求項５、６および９のいずれかに記載の不揮発性半導体装置と、を備える不揮発性半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性記憶素子に関し、特に、印加される電気的信号に応じて抵抗値が変化する抵抗変化型の不揮発性記憶素子およびその製造方法、並びにその不揮発性記憶素子を用いた不揮発性半導体装置に関する。
【背景技術】
【０００２】
近年、デジタル技術の進展に伴い、携帯型情報機器および情報家電などの電子機器が、より一層高機能化している。そのため、不揮発性記憶素子の大容量化、書き込み電力の低減、書き込み／読み出し時間の高速化、および長寿命化の要求が高まっている。
【０００３】
こうした要求に対して、既存のフローティングゲートを用いたフラッシュメモリの微細化には限界があると言われている。他方、抵抗変化層を記憶部の材料として用いる不揮発性記憶素子（抵抗変化型メモリ）の場合、抵抗変化素子から成る単純な構造の記憶素子で構成することができるため、さらなる微細化、高速化、および低消費電力化が期待されている。
【０００４】
抵抗変化層を記憶部の材料として用いる場合、例えば、電気的パルスの入力などによって、その抵抗値を高抵抗から低抵抗へ、または低抵抗から高抵抗へと変化させることになる。この場合、低抵抗および高抵抗の２値を明確に区別し、且つ低抵抗と高抵抗との間を高速に安定して変化させ、これら２値が不揮発的に保持されることが必要になる。このようなメモリ特性の安定および記憶素子の微細化を目的として、従来から、種々の提案がなされている。
【０００５】
そのような提案の一つとして、２つの電極と、それらの電極に挟まれた記録層とを備え、その記録層の抵抗値を可逆的に変化するように構成された抵抗変化素子によりメモリセルが構成された記憶素子が、特許文献１に開示されている。図１７は、そのような従来の記憶素子の構成を示す断面図である。
【０００６】
図１７に示すように、この記憶素子は、メモリセルを構成する複数の抵抗変化素子１０がアレイ状に配置されて構成されている。抵抗変化素子１０は、下部電極１と上部電極４との間に、高抵抗膜２とイオン源層３とが挟まれて構成されている。これら高抵抗膜２およびイオン源層３により記憶層が構成され、この記憶層によって、各メモリセルの抵抗変化素子１０に情報を記録することができる。
【０００７】
なお、それぞれの抵抗変化素子１０は、半導体基板１１上に形成されたMOSトランジスタ１８の上方に配設されている。このMOSトランジスタ１８は、半導体基板１１内の素子分離層１２により分離された領域に形成されたソース／ドレイン領域１３と、ゲート電極１４とからなる。また、ゲート電極１４は、記憶素子の一方のアドレス配線であるワード線を兼ねている。
【０００８】
MOSトランジスタ１８のソース／ドレイン領域１３の一方と、抵抗変化素子１０の下部電極１とが、プラグ層１５、金属配線層１６、およびプラグ層１７を介して電気的に接続されている。また、MOSトランジスタ１８のソース／ドレイン領域１３の他方は、プラグ層１５を介して金属配線層１６に接続されている。この金属配線層１６は、記憶素子の他方のアドレス配線であるビット線に接続される。
【０００９】
上記のように構成された抵抗変化素子１０の下部電極１と上部電極４との間に極性の異なる電位を印加することにより、記録層を構成するイオン源層３のイオン源を高抵抗層２へ移動させる。または、そのイオン源を、高抵抗層２から上部電極４へ移動させる。これにより、抵抗変化素子１０の抵抗値が高抵抗状態から低抵抗状態へ、または、低抵抗状態から高抵抗状態へと遷移して情報を記録することができる。
【００１０】
また、上部電極と下部電極とで挟まれた抵抗変化材料が、多結晶構造を有する第１の電気パルス変動抵抗層と、ナノ結晶またはアモルファス構造のいずれかを有する第２の電気パルス変動抵抗層とで構成された記憶素子（相変化型メモリ）も知られている。この抵抗変化材料を構成する抵抗層は、印加する電気パルスの電圧およびパルス幅に対応して抵抗値を変化させることによって調整された上で抵抗変化素子として動作することになる（例えば、特許文献２を参照。）。
【００１１】
ところで、特許文献１および特許文献２において示された抵抗変化材料とは異なるものとして、２元系の遷移金属酸化物を用いた例が報告されている。例えば、特許文献３では、抵抗変化材料としてＮｉＯ、Ｖ2Ｏ5、ＺｎＯ、Ｎｂ2Ｏ5、ＴｉＯ2、ＷＯ3、ＣｏＯが開示されている。これらの材料は、２元系であるため、組成制御および成膜が比較的容易である。その上、半導体製造プロセスとの整合性も比較的良好であるといえる。
【００１２】
また、特許文献４においては、各種金属元素により構成されたｐ型酸化物半導体材料が急激な金属−絶縁体転移を伴うことによって得られる様々な抵抗変化材料が記載され、特にＧａ、Ａｓ、ＶＯ2などが具体的な実施例として開示されている。さらに、特許文献５においては、抵抗状態が異なる絶縁体として酸化チタンおよび酸化タンタルとしてＴａ2Ｏ5を実施例とした抵抗変化材料が記載されている。
【特許文献１】特開２００６−４０９４６号公報
【特許文献２】特開２００４−３４９６８９号公報
【特許文献３】特開２００４−３６３６０４号公報
【特許文献４】特開２００６−３２８９８号公報
【特許文献５】特開平７−２６３６４７号公報
【非特許文献１】I.G.Beak Et Al., Tech. Digest IEDM 204,587頁
【非特許文献２】Japanese Journal of Applied Physics Vol45, NO11, 2006, pp.L310-L312,  図２
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、上述したような従来の抵抗変化材料に用いられる遷移金属酸化物は、以下のような問題がある。
【００１４】
まず、ＮｉＯなどの遷移金属酸化物を用いた場合、抵抗変化材料を低抵抗状態から高抵抗状態へ変化させるためには、μｓオーダーの長パルスが必要になるため、高速化を図ることが困難であるという問題がある。
【００１５】
また、ＴｉＯ2を遷移金属酸化物として用いた場合、ＴｉＮを４００℃酸素雰囲気で酸化処理して、ＴｉＯ2／ＴｉＮ膜構造にする必要があり、比較的高いプロセス温度を要するという問題がある。
【００１６】
また、Ｔａ2Ｏ5を遷移金属酸化物として用いた場合では、高抵抗状態から低抵抗状態への１回動作のみに利用可能なアンチヒューズとして機能し、書き換えができないという問題がある。
【００１７】
さらに、Ｔａ2Ｏ5薄膜の場合、その薄膜内に酸素空孔状態の置換型Ｔａ原子が局所的に存在し、これらの置換型Ｔａ原子を完全に除去することは困難である。その結果、上記置換型Ｔａ原子が存在する部位においてリーク電流が発生する可能性がある。さらに、半導体プロセスにおいて、Ｈ2処理工程で還元されることが懸念される。
【００１８】
本発明は、このような事情に鑑みてなされたものであり、その目的は、動作の高速化を図ることができ、可逆的に安定した書き換え特性と、良好な抵抗値のリテンション特性とを有する不揮発性記憶素子、及び半導体製造プロセスと親和性の高いその不揮発性記憶素子の製造方法、並びにその不揮発性記憶素子を用いた不揮発性半導体装置を提供することにある。
【課題を解決するための手段】
【００１９】
上記課題を解決するために、本発明の不揮発性記憶素子は、第1電極と、第２電極と、前記第1電極と前記第２電極との間に介在し、前記第１電極と前記第２電極との間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層とを備え、前記抵抗変化層は、タンタルと窒素とを含む酸化物を含んでいる。
【００２０】
本発明の不揮発性記憶素子の製造方法は、第1電極と、第２電極と、前記第1電極と前記第２電極との間に介在し、前記第１電極と前記第２電極との間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層とを備える不揮発性記憶素子の製造方法において、前記抵抗変化層は、タンタルと窒素とを含む酸化物を含んでおり、且つ前記タンタル酸窒化物をスパッタ法により形成する。
【００２１】
本発明の不揮発性半導体装置は、半導体基板と、前記半導体基板の上に互い平行に形成された複数の第１の電極配線と、前記複数の第１の電極配線の上方に前記半導体基板の主面に平行な面内において互いに平行に且つ前記複数の第１の電極配線に立体交差するように形成された複数の第２の電極配線と、前記複数の第１の電極配線と前記複数の第２の電極配線との立体交差点に対応して設けられた不揮発性記憶素子とを具備するメモリアレイを備え、前記不揮発性記憶素子のそれぞれは、前記第１の電極配線と前記第２電極配線との間に介在し、前記第１電極配線と前記第２電極配線との間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層とを備え、前記抵抗変化層は、タンタルと窒素とを含む酸化物を含んでいる。
【００２２】
また、本発明の不揮発性半導体装置は、半導体基板と、前記半導体基板の上に互い平行に形成された複数の第１の電極配線と、前記複数の第１の電極配線の上方に前記半導体基板の主面に平行な面内において互いに平行に且つ前記複数の第１の電極配線に立体交差するように形成された複数の第２の電極配線と、前記複数の第１の電極配線と前記複数の第２の電極配線との立体交差点に対応して設けられた不揮発性記憶素子とを具備するメモリアレイを備え、前記不揮発性記憶素子のそれぞれは、前記第１の電極配線と接続される第1電極と、前記第２の電極配線と接続される第２電極と、前記第1電極と前記第２電極との間に介在し、前記第１電極と前記第２電極との間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層とを備え、前記抵抗変化層は、タンタルと窒素とを含む酸化物を含んでいる。
【００２３】
上記発明に係る不揮発性半導体装置において、前記不揮発性記憶素子のそれぞれは、前記第１電極と前記第２電極との間に電流抑制素子を具備しており、当該電流抑制素子は、前記抵抗変化層と電気的に接続されていることが好ましい。
【００２４】
また、本発明に係る不揮発性半導体装置は、上記発明に係る不揮発性半導体装置が備える前記メモリアレイが複数積層されてなる多層化メモリアレイを備えるような構成としてもよい。
【００２５】
また、本発明に係る不揮発性半導体装置は、半導体基板と、前記半導体基板上に形成された、互いに交差するように配列された複数のワード線および複数のビット線、前記複数のワード線および複数のビット線の交点に対応してそれぞれ設けられた複数のトランジスタ、並びに前記複数のトランジスタに一対一で対応して設けられた複数の不揮発性記憶素子とを備え、前記不揮発性記憶素子のそれぞれは、第１電極と、第２電極と、前記第１電極と前記第２電極との間に介在し、対応して設けられている前記トランジスタを介して前記第１電極と前記第２電極との間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層とを備え、前記抵抗変化層は、タンタルと窒素とを含む酸化物を含んでいる。
【００２６】
また、本発明の不揮発性半導体装置は、半導体基板と、前記半導体基板上に形成された、所定の演算を実行する論理回路およびプログラム機能を有する不揮発性記憶素子とを備え、前記不揮発性記憶素子は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に介在され、両電極間の電圧に基づいて可逆的に抵抗値が変化する抵抗変化層とを備え、前記抵抗変化層は、タンタルと窒素とを含む酸化物を含んでいる。
【００２７】
また、本発明の不揮発性半導体装置は、このように構成された不揮発性半導体装置と、上記発明に係る不揮発性半導体装置とを備えるような構成であってもよい。
【００２８】
本発明の上記目的、他の目的、特徴、及び利点は、添付図面参照の下、以下の好適な実施態様の詳細な説明から明らかにされる。
【発明の効果】
【００２９】
本発明によれば、高速動作が可能で、しかも可逆的に安定した書き換え特性と、良好な抵抗値のリテンション特性とを有する不揮発性記憶素子、及び半導体製造プロセスと親和性の高いその不揮発性記憶素子の製造方法、並びにその不揮発性記憶素子を用いた不揮発性半導体装置が得られる。
【発明を実施するための最良の形態】
【００３０】
以下、本発明の実施の形態を、図面を参照して詳しく説明する。なお、以下では、全ての図を通じて同一または相当部分には同一の参照符号を付し、その説明を省略する場合がある。
【００３１】
（第1の実施の形態）
［不揮発性記憶素子の構成］
図１は、本発明の第1の実施の形態に係る不揮発性記憶素子の一構成例を示した断面図である。
【００３２】
図１に示すように、不揮発性記憶素子１００は、基板１０１と、その基板１０１上に形成された絶縁層（酸化物層）１０２と、その絶縁層１０２上に形成された第１電極層１０３および第２電極層１０５と、第１電極層１０３と第２電極層１０５とに挟まれた抵抗変化層１０４と、を備えている。
【００３３】
この不揮発性記憶素子１００を駆動する場合、外部の電源によって所定の条件を満たす電気信号（ここでは、例えば電圧パルス）を第１電極層１０３と第２電極層１０５との間に印加する。電圧印加の方向に従い、不揮発性記憶素子１００の抵抗変化層１０４の抵抗値が、増加または減少する。例えば、所定の閾値電圧よりも大きな電圧パルスが印加された場合、抵抗変化層１０４の抵抗値が増加または減少する一方で、その閾値電圧よりも小さな電圧パルスが印加された場合、抵抗変化層１０４の抵抗値は変化しない。
【００３４】
第１電極層１０３および第２電極層１０５の材料としては、例えば、Ｐｔ（白金）、Ｉｒ（イリジウム）、Ｃｕ（銅）、Ａｕ（金）、Ａｇ（銀）、ＴａＮ（窒化タンタル）、ＴｉＮ（窒化チタン）、およびＴｉＡｌＮ（窒化チタンアルミニウム）などがある。
【００３５】
抵抗変化層１０４は、タンタルと酸素と窒素とを主成分とするタンタル酸窒化物で構成されている。要するに、抵抗変化層１０４は抵抗変化材料としてタンタル酸窒化物を用いており、抵抗変化層１０４は純粋なタンタル酸窒化物で構成されていてもよく、添加元素を含むタンタル酸窒化物で構成されていてもよい。換言すれば、抵抗変化層１０４は、タンタルと酸素と窒素とを主成分とする化合物で構成されており、抵抗変化層１０４は、タンタルと酸素と窒素とのみから成る化合物で構成されていてもよく、タンタルと酸素と窒素と添加元素とからなる化合物で構成されていてもよい。
【００３６】
なお、基板１０１としては、シリコン単結晶基板または半導体基板を用いることができるが、これらに限定されるわけではない。抵抗変化層１０４は比較的低い基板温度で形成することが可能であるため、樹脂材料などの上に抵抗変化層１０４を形成することができる。
【００３７】
［不揮発性記憶素子の製造方法］
次に、本実施の形態の不揮発性記憶素子１００の製造方法について説明する。
【００３８】
まず、単結晶シリコンである基板１０１上に、厚さ２００ｎｍの絶縁層１０２としてのＳｉＯ2層を熱酸化法により形成する。そして、第１電極層１０３としての厚さ１００ｎｍのＰｔ薄膜を、ＲＦマグネトロンスパッタ法により絶縁層１０２上に形成する。ここで、成膜の際の真空度は１．０Ｐａ、ＲＦパワーは２５０Ｗ、Ａｒ流量は１０ｓｃｃｍ、成膜時間は２０分とした。
【００３９】
次に、第１電極層１０３上に、抵抗変化層１０４としてのタンタル酸窒化物膜を形成する。この成膜には、Ｔａターゲットを用いた反応性ＲＦスパッタ法を用いた。このときの成膜条件を表１に示す。
【００４０】
【表１】
2008146461.tif 000025
最後に、抵抗変化層１０４上に、第２電極層１０５としての厚さ１５０ｎｍのＰｔ薄膜をＲＦスパッタ法により形成する。この場合の成膜条件は、第１電極層１０３を形成する場合と同様である。
【００４１】
なお、抵抗変化層１０４の形成において、タンタル酸窒化物をターゲットとすることによって、Ｎ2およびＯ2などの反応性ガスを使用しないスパッタ法を用いるようにしてもよい。
【００４２】
さらに、第1電極層あるいは第２電極層としてタンタル窒化物を用いた場合には、抵抗変化層および電極層を同一ターゲットにより連続して形成することが可能である。以下に、第２電極層がタンタル窒化物の場合の不揮発性記憶素子１００の製造方法について説明する。
【００４３】
まず、単結晶シリコンである基板１０１上に、厚さ２００ｎｍの絶縁層１０２を熱酸化法により形成する。そして、第１電極層１０３としての厚さ１００ｎｍのＰｔ薄膜を、ＲＦマグネトロンスパッタ法により絶縁層１０２上に形成する。ここで、成膜の際の真空度は１．０Ｐａ、ＲＦパワーは２５０Ｗ、Ａｒ流量は１０ｓｃｃｍ、成膜時間は２０分とした。
【００４４】
次に、第１電極層１０３上に、抵抗変化層１０４としてのタンタル酸窒化物膜を形成する。この成膜には、Ｔａターゲットを用いた反応性ＲＦスパッタ法を用いた。このときの成膜条件は、上記の場合と同様で、表１に示したとおりである。
【００４５】
最後に、第２電極層をＴａターゲットを用いた反応性ＲＦスパッタ法により形成した。スパッタガスはＡｒ＋Ｎ2である。全ガス流量に対するＮ2ガスの流量比は２０％とした。
【００４６】
このように第１電極層あるいは第２電極層としてタンタル窒化物を用いた場合では、製造プロセスを簡略化することが可能となる。
【００４７】
［タンタル酸窒化膜の分析］
上述の反応性ＲＦスパッタ法により抵抗変化層１０４として形成されたタンタル酸窒化物膜の抵抗値と組成とを測定した。その結果を以下に示す。
【００４８】
アルゴンと窒素流量とを、それぞれ、４４sccmおよび５sccmと一定にした場合、酸素の流量を６sccmとした場合にはタンタル酸窒化物膜の抵抗率は  ２．３mΩcmであった。酸素の流量を８sccmとした場合には、タンタル酸窒化物膜の抵抗率は１２．６mΩcmであった。従って、酸素および窒素の流量を調整することにより、タンタル酸窒化物膜の抵抗率を制御することが可能と判断される。
【００４９】
図１８はタンタル酸窒化物膜のＸＲＤ（Ｘ線回折）チャートである。図１８において、３本のカーブは、下から順に、アルゴンと窒素流量とを、それぞれ、４４sccmおよび５sccmと一定にした場合において、それぞれ、酸素の流量を６sccm、７sccm、および８sccmとした場合におけるタンタル酸窒化物膜のＸＲＤチャートである。このＸＲＤチャートによれば、２θが略３４〜３５degの範囲にブロードなピークが認められる。それ故、これらのタンタル酸窒化物はアモルファスであると推定される。また、ＸＲＤチャートにおけるピーク位置は酸素流量の増加とともに低角度側へシフトしている。
【００５０】
これらのタンタル酸窒化物膜の組成をラザフォード後方散乱法で分析した。酸素流量が６sccmの場合におけるタンタル酸窒化物膜では、タンタル／酸素／窒素が、それぞれ、３７．５／３２．５／３０ａｔｍ％であり、このタンタル酸窒化物膜の組成は、ＴａＯ0.86Ｎ0.8と表される。また、酸素流量が８sccmの場合におけるタンタル酸窒化物膜では、タンタル／酸素／窒素が、それぞれ、３４．５／３７．６／２７．９ａｔｍ％であり、このタンタル酸窒化物膜の組成は、ＴａＯ1.1Ｎ0.8と表される。
【００５１】
［不揮発性記憶素子の動作例］
次に、本実施の形態の不揮発性記憶素子１００のメモリとしての動作例、すなわち情報の書き込み／読み出しをする場合の動作例を、図面を参照して説明する。
【００５２】
図２は、情報を書き込む場合における本発明の第１の実施の形態に係る不揮発性記憶素子の動作例を示す図である。
【００５３】
第１電極層１０３と第２電極層１０５との間(以下、電極間という場合がある)にパルス幅が１００ｎｓｅｃの極性が異なる２種類の電気的パルスを交互に印加すると、抵抗変化層１０４の抵抗値が図３に示すように変化する。すなわち、負電圧パルス（電圧Ｅ１、パルス幅１００ｎｓｅｃ）を電極間に印加した場合、抵抗変化層１０４の抵抗値が、高抵抗値Ｒｂから低抵抗値Ｒａへ減少する。他方、正電圧パルス（電圧Ｅ２、パルス幅１００ｎｓｅｃ）を電極間に印加した場合、抵抗変化層１０４の抵抗値が、低抵抗値Ｒａから高抵抗値Ｒｂへ増加する。なお、ここでは、電圧Ｅ１を−２．０Ｖとし、電圧Ｅ２を＋３．０Ｖとしている。
【００５４】
この図２に示す例では、高抵抗値Ｒｂを情報「０」に、低抵抗値Ｒａを情報「１」にそれぞれ割り当てている。そのため、抵抗変化層１０４の抵抗値が高抵抗値Ｒｂになるように正電圧パルスを電極間に印加することによって情報「０」が書き込まれることになり、また、低抵抗値Ｒａになるように負電圧パルスを電極間に印加することによって情報「１」が書き込まれることになる。
【００５５】
図３は、情報を読み出す場合における本発明の第１の実施の形態に係る不揮発性記憶素子の動作例を示す図である。
【００５６】
情報の読み出しを行う場合、抵抗変化層１０４の抵抗値を変化させるときに印加する電気的パルスよりも振幅の小さい読み出し用電圧Ｅ３（｜Ｅ３｜＜｜Ｅ１｜、｜Ｅ３｜＜｜Ｅ２｜）を電極間に印加する。その結果、抵抗変化層１０４の抵抗値に対応した電流が出力され、その出力電流値を検出することにより、書き込まれている情報の読み出しが可能となる。
【００５７】
図３に示す例では、出力電流値Ｉａが抵抗値Ｒａに、出力電流値Ｉｂが抵抗値Ｒｂにそれぞれ対応しているので、出力電流値ｌａが検出された場合は情報「１」が、出力電流値ｌｂが検出された場合は情報「０」がそれぞれ読み出されることになる。
【００５８】
以上のように、第１電極層１０３と第２電極層１０５とに挟まれた領域において、抵抗変化層１０４が記憶部として機能することにより、不揮発性記憶素子１００がメモリとして動作することになる。
【００５９】
［不揮発性記憶素子の抵抗変化特性］
次に、本実施の形態の不揮発性記憶素子１００に対して電気的パルスを印加した場合の抵抗変化特性について説明する。
【００６０】
図１９（ａ）〜図１９（ｃ）は、本発明の第１の実施の形態に係る不揮発性記憶素子が備える抵抗変化層１０４の抵抗値とパルス印加回数との関係を示す図である。この図１９（ａ）〜図１０（ｃ）には、第１電極層１０３と第２電極層１０５との間にパルス幅が１００ｎｓｅｃの極性が異なる２種類の電気的パルス（ここではパルス電圧）を交互に印加した結果が示されている。また、図１９（ａ）は、アルゴンの流量と窒素の流量と酸素の流量とを、それぞれ、４４sccm、５sccm、および７sccmとした場合におけるタンタル酸窒化物膜の抵抗変化特性である。図１９（ｂ）は、アルゴンの流量と窒素の流量と酸素の流量とを、それぞれ、４４sccm、５sccm、および８sccmとした場合におけるタンタル酸窒化物膜の抵抗変化特性である。図１９（ｃ）は、アルゴンの流量と窒素の流量と酸素の流量とを、それぞれ、４４sccm、５sccm、および７sccmとし、さらに後処理としてプラズマ酸化処理を施した場合におけるタンタル酸窒化物膜の抵抗変化特性である。従って、この図１９（ｃ）の場合におけるタンタル酸窒化物膜の酸素含有率は、図１９（ａ）および図１９（ｂ）の場合におけるタンタル酸窒化物膜の酸素含有率より高いと推測される。
【００６１】
上記のように２種類の電気的パルスを交互に電極間に印加した結果、図１９（ａ）に示すように、抵抗変化層１０４の抵抗値は可逆的に変化した。具体的には、負電圧パルス（電圧−２．０Ｖ、パルス幅１００ｎｓｅｃ）を電極間に印加した場合、抵抗変化層１０４の抵抗値が減少して平均すると約２００Ω（３００〜１７０Ω）（低抵抗値）となり、正電圧パルス（電圧＋３．０Ｖ、パルス幅１００ｎｓｅｃ）を電極間に印加した場合、抵抗変化層１０４の抵抗値が増加して平均すると約５５００Ω（１１０００〜４０００Ω）（高抵抗値）となった。なお、ここでは、負電圧の印加とは、第１電極（下部電極）１０３の電圧を基準としたときに、第２電極（上部電極）１０５に対して負の電圧を印加する場合であり、逆に、正電圧の印加とは、第１電極（下部電極）１０３の電圧を基準としたときに、第２電極（上部電極）１０５に対して正の電圧を印加する場合であると定義する。また、このような抵抗変化は、パルスを１５０回程度連続して印加しても安定して続いた。なお、素子の初期抵抗値は１３３Ωであった。
【００６２】
以上のことから、抵抗変化層１０４を用いることによって、低電圧で安定した可逆的な書き換え特性を有した抵抗変化型の不揮発性記憶素子が実現可能であることを確認することができる。
【００６３】
この図１９（ａ）に示す結果は、抵抗変化層１０４の膜厚が２５ｎｍで、直径２μｍの円形パターンのものである。以下の説明において、特に断りがない場合、抵抗変化層１０４のサイズはこのとおりである。
【００６４】
なお、図１９（ｂ）には、素子の初期抵抗値が２８７０Ωの場合であって、電極間に電気的パルスを連続的に印加したときの抵抗変化層の抵抗値と電気的パルスの印加回数との関係が示されている。−２．５Ｖを印加することにより平均すると約３２０Ω（３７０〜２３０Ω）の低抵抗値を、＋３．０Ｖを印加することにより平均すると約９０００Ω（１８０００〜６０００Ω）の高抵抗値を取る。また、このような抵抗変化は、パルスを８０回連続して印加しても安定して続いた。この図１９（ｂ）に示す結果からも、本実施の形態に係る不揮発性記憶素子が１００ｎｓｅｃの電気的パルスで動作することがわかる。
【００６５】
さらに、図１９（ｃ）には、素子の初期抵抗値が３．１×１０7Ωの場合であって、電極間に電気的パルスを連続的に印加したときの抵抗変化層の抵抗値と電気的パルスの印加回数との関係が示されている。−２．０Ｖを印加することにより平均すると約５００Ω（６００〜３８０Ω）の低抵抗値を、＋３．０Ｖを印加することにより平均すると約１１０００Ω（１９０００〜８０００Ω）の高抵抗値を取る。また、このような抵抗変化は、パルスを５０回連続して印加しても安定して続いた。
この図１９（ｃ）に示す結果からも、本実施の形態に係る不揮発性記憶素子が１００ｎｓｅｃの電気的パルスで動作することがわかる。
これらの結果から、素子の初期抵抗値に対し抵抗変化領域を有していることがわかる。そのため、本実施の形態に係る不揮発性記憶素子における抵抗変化層を形成する場合、その膜厚の調整を行うことによって、他の回路領域などを形成する半導体プロセスとのマッチングを容易にとることができる。
【００６６】
［第１の実施の形態のまとめ］
第１の実施の形態に係る不揮発性記憶素子１００は、抵抗変化材料としてタンタル酸窒化物ＴａＯxＮyを用いている。このタンタル酸窒化物ＴａＯxＮyが電気パルスに対して抵抗変化特性を示すメカニズムは現時点では解明されていない。しかしながら、タンタル酸窒化物ＴａＯxＮyにおける酸素の含有率を変化させて抵抗変化特性を測定した結果（図１９（ａ）〜図１９（ｃ））を見ると、いずれも安定した抵抗変化特性を示している。従って、タンタル酸窒化物ＴａＯxＮyは、その酸素Ｏ及び窒素Ｎの含有率の如何に関わらず、抵抗変化特性を示すことが推認される。
【００６７】
また、図１９（ａ）〜図１９（ｃ）の抵抗変化特性の測定結果から、少なくとも、不揮発性記憶素子１００の初期抵抗値は、１３３Ω以上３．１×１０7Ω以下であることが好ましいと言える。
【００６８】
また、上述の組成分析結果によれば、アルゴンの流量と窒素の流量と酸素の流量とがそれぞれ４４sccm、５sccm、および６sccmの場合におけるタンタル酸窒化物膜では、タンタル／酸素／窒素がそれぞれ３７．５／３２．５／３０ａｔｍ％であり、この組成におけるタンタル酸窒化物膜の窒素に対する酸素の含有比率は１．０８である。そして、アルゴンの流量と窒素の流量と酸素の流量とがそれぞれ４４sccm、５sccm、および８sccmの場合におけるタンタル酸窒化物膜では、タンタル／酸素／窒素が、それぞれ、３４．５／３７．６／２７．９ａｔｍ％であり、この組成におけるタンタル酸窒化物膜の窒素に対する酸素の含有比率は１．３５である。そして、アルゴンの流量と窒素の流量と酸素の流量とがそれぞれ４４sccm、５sccm、および８sccmの場合におけるタンタル酸窒化物膜は、図１９（ｂ）に示すような安定した抵抗変化特性を有することが確認されている。一方、アルゴンの流量と窒素の流量と酸素の流量とがそれぞれ４４sccm、５sccm、および６sccmの場合におけるタンタル酸窒化物膜は、その抵抗変化特性は確認されていない。しかし、その成膜条件における酸素流量が近い、アルゴンの流量と窒素の流量と酸素の流量とがそれぞれ４４sccm、５sccm、および７sccmの場合におけるタンタル酸窒化物膜では、図１９（ａ）に示すような安定した抵抗変化特性を有することが確認されているので、アルゴンの流量と窒素の流量と酸素の流量とがそれぞれ４４sccm、５sccm、および６sccmの場合におけるタンタル酸窒化物膜も、安定した抵抗変化特性を有することが推認される。よって、少なくとも、不揮発性記憶素子１００の抵抗変化層１０４の窒素に対する酸素の含有比率は、１．０８以上１．３５以下であることが好ましいと言える。
【００６９】
なお、抵抗変化材料であるタンタル酸窒化物にその特性向上等のために何らかの元素を添加することは当業者の常套手法であり、これを行ってもよいことはもちろんであり、また、これを行ったものも、抵抗変化特性を有する限り、本発明の範囲に含まれることは言うまでもない。また、抵抗変化層１０４が、タンタル酸窒化物以外に何らかの不純物を含むことは当然であり、そのようなものも、抵抗変化特性を有する限り、本発明の範囲に含まれることは言うまでもない。
【００７０】
（第２の実施の形態）
上述した第１の実施の形態に係る不揮発性記憶素子は、種々の形態の不揮発性半導体装置へ適用することが可能である。第２の実施の形態に係る半導体装置は、第１の実施の形態に係る不揮発性記憶素子を備える不揮発性半導体装置であって、ワード線とビット線との交点（立体交差点）にアクティブ層を介在させた、いわゆるクロスポイント型のものである。
【００７１】
［第２の実施の形態に係る半導体装置の構成］
図４は、本発明の第２の実施の形態に係る不揮発性半導体装置の構成を示すブロック図である。また、図３は、図４におけるＡ部の構成（４ビット分の構成）を示す斜視図である。
【００７２】
図４に示すように、本実施の形態に係る不揮発性半導体装置２００は、半導体基板上に、メモリ本体部２０１を備えており、このメモリ本体部２０１は、メモリアレイ２０２と、行選択回路／ドライバ２０３と、列選択回路／ドライバ２０４と、情報の書き込みを行うための書き込み回路２０５と、選択ビット線に流れる電流量を検出し、データ「１」または「０」と判定するセンスアンプ２０６と、端子ＤＱを介して入出力データの入出力処理を行うデータ入出力回路２０７とを具備している。また、不揮発性半導体装置２００は、外部から入力されるアドレス信号を受け取るアドレス入力回路２０８と、外部から入力されるコントロール信号に基づいて、メモリ本体部２０１の動作を制御する制御回路２０９とをさらに備えている。
【００７３】
メモリアレイ２０２は、図４および図５に示すように、半導体基板の上に互いに平行に形成された複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…と、これらの複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…の上方にその半導体基板の主面に平行な面内において互いに平行に、しかも複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…に立体交差するように形成された複数のビット線ＢＬ０，ＢＬ１，ＢＬ２，…とを備えている。
【００７４】
また、これらの複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…と複数のビット線ＢＬ０，ＢＬ１，ＢＬ２，…との立体交差点に対応してマトリクス状に設けられた複数のメモリセルＭ１１１，Ｍ１１２，Ｍ１１３，Ｍ１２１，Ｍ１２２，Ｍ１２３，Ｍ１３１，Ｍ１３２，Ｍ１３３，…（以下、「メモリセルＭ１１１，Ｍ１１２，…」と表す）が設けられている。
【００７５】
ここで、メモリセルＭ１１１，Ｍ１１２，…は、第１の実施の形態に係る不揮発性記憶素子に相当し、タンタル酸窒化物を含む抵抗変化層を有している。ただし、本実施の形態において、これらのメモリセルＭ１１１，Ｍ１１２，…は、後述するように、電流抑制素子を備えている。
【００７６】
なお、図４におけるメモリセルＭ１１１，Ｍ１１２，…は、図５において符号２１０で示されている。
【００７７】
アドレス入力回路２０８は、外部回路（図示せず）からアドレス信号を受け取り、このアドレス信号に基づいて行アドレス信号を行選択回路／ドライバ２０３へ出力するとともに、列アドレス信号を列選択回路／ドライバ２０４へ出力する。ここで、アドレス信号は、複数のメモリセルＭ１１１，Ｍ１１２，…のうちの選択される特定のメモリセルのアドレスを示す信号である。また、行アドレス信号は、アドレス信号に示されたアドレスのうちの行のアドレスを示す信号であり、列アドレス信号は、アドレス信号に示されたアドレスのうちの列のアドレスを示す信号である。
【００７８】
制御回路２０９は、情報の書き込みサイクルにおいては、データ入出力回路２０７に入力された入力データＤｉｎに応じて、書き込み用電圧の印加を指示する書き込み信号を書き込み回路２０５へ出力する。他方、情報の読み出しサイクルにおいて、制御回路２０９は、読み出し用電圧の印加を指示する読み出し信号を列選択回路／ドライバ２０４へ出力する。
【００７９】
行選択回路／ドライバ２０３は、アドレス入力回路２０８から出力された行アドレス信号を受け取り、この行アドレス信号に応じて、複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…のうちの何れかを選択し、その選択されたワード線に対して、所定の電圧を印加する。
【００８０】
また、列選択回路／ドライバ２０４は、アドレス入力回路２０８から出力された列アドレス信号を受け取り、この列アドレス信号に応じて、複数のビット線ＢＬ０，ＢＬ１，ＢＬ２，…のうちの何れかを選択し、その選択されたビット線に対して、書き込み用電圧または読み出し用電圧を印加する。
【００８１】
書き込み回路２０５は、制御回路２０９から出力された書き込み信号を受け取った場合、行選択回路／ドライバ２０３に対して選択されたワード線に対する電圧の印加を指示する信号を出力するとともに、列選択回路／ドライバ２０４に対して選択されたビット線に対して書き込み用電圧の印加を指示する信号を出力する。
【００８２】
また、センスアンプ２０６は、情報の読み出しサイクルにおいて、読み出し対象となる選択ビット線に流れる電流量を検出し、データ「１」または「０」と判定する。その結果得られた出力データＤＯは、データ入出力回路２０７を介して、外部回路へ出力される。
【００８３】
［第２の実施の形態に係る不揮発性半導体装置が備える不揮発性記憶素子の構成］
図６は、本発明の第２の実施の形態に係る不揮発性半導体装置が備える不揮発性記憶素子の構成を示す断面図である。なお、図６では、図５のＢ部における構成が示されている。
【００８４】
図６に示すように、本実施の形態に係る不揮発性半導体装置が備える不揮発性記憶素子２１０は、銅配線である下部配線２１２（図５におけるワード線ＷＬ１に相当する）と同じく上部配線２１１（図５におけるビット線ＢＬ１に相当する）との間に介在しており、下部電極２１７と、電流抑制素子２１６と、内部電極２１５と、抵抗変化層２１４と、上部電極２１３とがこの順に積層されて構成されている。
【００８５】
ここで、内部電極２１５、抵抗変化層２１４、および上部電極２１３は、図１に示した実施の形態１に係る不揮発性記憶素子１００における第１電極層１０３、抵抗変化層１０４、および第２電極層１０５にそれぞれ相当する。したがって、抵抗変化層２１４は、第１の実施の形態と同様にして形成される。
【００８６】
電流抑制素子２１６は、ＴａＮである内部電極２１５を介して、抵抗変化層２１４と直列接続されている。この電流抑制素子２１６は、ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ；金属−絶縁体−金属の意味）ダイオード又はＭＳＭ（Ｍｅｔａｌ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｍｅｔａｌ；金属−半導体−金属の意味）ダイオードに代表される素子であり、電圧に対して非線形な電流特性を示すものである。また、この電流抑制素子２１６は、電圧に対して双方向性の電流特性を有しており、所定の閾値電圧Ｖｆ（一方の電極を基準にして例えば＋１Ｖ以上または−１Ｖ以下）で導通するように構成されている。
【００８７】
なお、タンタルおよびその酸化物は、半導体プロセスに一般的に用いられている材料であり、非常に親和性が高いといえる。そのため、既存の半導体製造プロセスに容易に組み入れることが可能である。
【００８８】
［第２の実施の形態に係る不揮発性半導体装置が備える不揮発性記憶素子の変形例の構成］
本実施の形態に係る不揮発性半導体装置が備える不揮発性記憶素子の構成は、図６に示したものに限られるわけではなく、以下に示すような構成であってもよい。
【００８９】
図５（ａ）から（ｇ）は、本発明の第２の実施の形態に係る不揮発性半導体装置が備える不揮発性記憶素子の変形例の構成を示す断面図である。
【００９０】
図７（ａ）には、図６に示す構成と異なり、内部電極を備えず、抵抗変化層２１４が電流抑制素子２１６の上に形成されている構成が示されている。
【００９１】
図７（ｂ）は、図６に示す構成と異なり、下部電極、内部電極、および上部電極を備えず、抵抗変化層２１４が電流抑制素子２１６の上に形成されている構成が示されている。また、図７（ｃ）には、図６に示す構成と異なり、下部電極を備えていない構成が示されている。他方、図示はしないが、上部電極を備えていない構成も考えられる。
【００９２】
図７（ｄ）には、図６に示す構成と異なり、内部電極および電流抑制素子を備えていない構成が示されており、図７（ｅ）には、さらに上部電極および下部電極を備えていない構成が示されている。
【００９３】
また、図７（ｆ）には、図６に示す構成と異なり、内部電極を備えず、その代わりにオーミック抵抗層２１８を備える構成が示されており、図７（ｇ）には、内部電極の代わりに第２の抵抗変化層２１９を備える構成が示されている。
【００９４】
なお、以上に示した変形例において、上部電極を備えていない場合は上部配線２１１が不揮発性記憶素子の上部電極として機能し、また、下部電極を備えていない場合は下部配線２１２が不揮発性記憶素子の下部電極として機能することになる。
【００９５】
また、メモリセルの数が比較的少ない場合、選択されないメモリセルへの回り込み電流が少なくなる。このような場合、上述したような電流抑制素子を備えない構成とすることが考えられる。
【００９６】
以上のように、本実施の形態に係る不揮発性半導体装置が備える不揮発性記憶素子については、種々の構成が考えられる。
【００９７】
［多層化構造の不揮発性半導体装置の構成例］
図６および図７に示した本実施の形態に係る不揮発性半導体装置におけるメモリアレイを、３次元に積み重ねることによって、多層化構造の不揮発性半導体装置を実現することができる。
【００９８】
図８は、本発明の多層化構造の不揮発性半導体装置が備えるメモリアレイの構成を示す斜視図である。図８に示すように、この不揮発性半導体装置は、図示しない半導体基板の上に互いに平行に形成された複数の下部配線２１２と、これらの複数の下部配線２１２の上方にその半導体基板の主面に平行な面内において互いに平行に、しかも複数の下部配線２１２に立体交差するように形成された複数の上部配線２１１と、これらの複数の下部配線２１２と複数の上部配線２１１との立体交差点に対応してマトリクス状に設けられた複数のメモリセル２１０とを備えるメモリアレイが、複数積層されてなる多層化メモリアレイを備えている。
【００９９】
なお、図８に示す例では、配線層が５層であり、その立体交差点に配される不揮発性記憶素子が４層の構成となっているが、必要に応じてこれらの層数を増減してもよいことは勿論である。
【０１００】
このように構成された多層化メモリアレイを設けることによって、超大容量不揮発性メモリを実現することが可能となる。
【０１０１】
なお、第１の実施の形態において説明したように、本発明における抵抗変化層は低温で成膜することが可能である。したがって、本実施の形態で示すような配線工程での積層化を行う場合であっても、下層工程で形成されたトランジスタおよびシリサイドなどの配線材料に影響を与えることがないため、多層化メモリアレイを容易に実現することができる。すなわち、本発明のタンタル酸窒化物を含む抵抗変化層を用いることによって、多層化構造の不揮発性半導体装置を容易に実現することが可能となる。
【０１０２】
［不揮発性半導体装置の動作例］
次に、情報を書き込む場合の書き込みサイクルおよび情報を読み出す場合の読み出しサイクルにおける第２の実施の形態に係る不揮発性半導体装置の動作例について、図９に示すタイミングチャートを参照しながら説明する。
【０１０３】
図９は、本発明の第２の実施の形態に係る不揮発性半導体装置の動作例を示すタイミングチャートである。なお、ここでは、抵抗変化層が高抵抗状態の場合を情報「１」に、低抵抗状態の場合を情報「０」にそれぞれ割り当てたときの動作例を示す。また、説明の便宜上、メモリセルＭ１１１およびＭ１２２について情報の書き込みおよび読み出しをする場合のみについて示す。
【０１０４】
図９におけるＶＰは、抵抗変化素子と電流抑制素子とで構成されたメモリセルの抵抗変化に必要なパルス電圧を示している。ここでは、ＶＰ／２＜閾値電圧Ｖｆの関係が成り立つことが望ましい。なぜなら、非選択のメモリセルに回り込んで流れる漏れ電流を抑えることができるからである。その結果、情報を書き込む必要のないメモリセルへ供給される余分な電流を抑制することができ、低消費電流化をより一層図ることができる。また、非選択のメモリセルへの意図しない浅い書き込み（一般にディスターブと称される）が抑制されるなどの利点もある。
【０１０５】
また、図９において、１回の書き込みサイクルに要する時間である書き込みサイクル時間をｔＷで、１回の読み出しサイクルに要する時間である読み出しサイクル時間をｔＲでそれぞれ示している。
【０１０６】
メモリセルＭ１１１に対する書き込みサイクルにおいて、ワード線ＷＬ０にはパルス幅ｔＰのパルス電圧ＶＰが印加され、そのタイミングに応じて、ビット線ＢＬ０には同じく０Ｖの電圧が印加される。これにより、メモリセルＭ１１１に情報「１」を書き込む場合の書き込み用電圧が印加され、その結果、メモリセルＭ１１１の抵抗変化層が高抵抗化する。すなわち、メモリセルＭ１１１に情報「１」が書き込まれたことになる。
【０１０７】
次に、メモリセルＭ１２２に対する書き込みサイクルにおいて、ワード線ＷＬ１にはパルス幅ｔＰの０Ｖの電圧が印加され、そのタイミングに応じて、ビット線ＢＬ１には同じくパルス電圧ＶＰが印加される。これにより、Ｍ１２２に情報「０」を書き込む場合の書き込み用電圧が印加され、その結果、メモリセルＭ１２２の抵抗変化層が低抵抗化する。すなわち、メモリセルＭ１２２に情報「０」が書き込まれたことになる。
【０１０８】
メモリセルＭ１１１に対する読み出しサイクルにおいては、書き込み時のパルスよりも振幅が小さいパルス電圧であって、０Ｖよりも大きくＶＰ／２よりも小さい値の電圧が、ワード線ＷＬ０に印加される。また、このタイミングに応じて、書き込み時のパルスよりも振幅が小さいパルス電圧であって、ＶＰ／２よりも大きくＶＰよりも小さい値の電圧が、ビット線ＢＬ０に印加される。これにより、高抵抗化されたメモリセルＭ１１１の抵抗変化層２１４の抵抗値に対応した電流が出力され、その出力電流値を検出することにより、情報「１」が読み出される。
【０１０９】
次に、メモリセルＭ１２２に対する読み出しサイクルにおいて、先のメモリセルＭ１１１に対する読み出しサイクルと同様の電圧がワード線ＷＬ１およびビット線ＢＬ１に印加される。これにより、低抵抗化されたメモリセルＭ１２２の抵抗変化層２１４の抵抗値に対応した電流が出力され、その出力電流値を検出することにより、情報「０」が読み出される。
【０１１０】
なお、本実施の形態においては示されていないが、一般にメモリ装置においては、不良メモリセルを救済するため、メモリセルと同一構成の冗長救済用メモリセルが設けられる。また、エラー訂正用のパリティビット用のメモリセルをメモリアレイの一部に用意したり、そのようなパリティビット用のメモリセルから構成されるメモリアレイを別途設けたりする。本実施の形態においても、そのようなメモリセルを別途設けるような構成としてもよく、その場合、そのようなメモリセルとして、本発明の不揮発性記憶素子を用いることができる。また、高抵抗化パルスおよび低抵抗化パルスの電圧値を同じとした場合の例で説明しているが、第１の実施の形態で説明したように、最適なパルス電圧値は高抵抗化パルス電圧値と低抵抗化パルス電圧値とで異なる場合がある。その場合は、各々に最適なパルス電圧値を設定してもよい。
【０１１１】
本実施の形態においては、半導体基板上に集積したクロスポイント構造のみについて説明している。しかしながら、このような半導体基板上ではなく、プラスチック基板などのより安価な基板上にクロスポイント構造を形成し、バンプ等の組み立て工法で積層化したメモリ装置に適用するようにしてもよい。
【０１１２】
（第３の実施の形態）
第３の実施の形態に係る不揮発性半導体装置は、第１の実施の形態に係る不揮発性記憶素子を備える不揮発性半導体装置であって、１トランジスタ／１不揮発性記憶部のものである。
【０１１３】
［第３の実施の形態に係る不揮発性半導体装置の構成］
図１０は、本発明の第３の実施の形態に係る不揮発性半導体装置の構成を示すブロック図である。また、図１１は、図１０におけるＣ部の構成（２ビット分の構成）を示す断面図である。
【０１１４】
図１０に示すように、本実施の形態に係る不揮発性半導体装置３００は、半導体基板上に、メモリ本体部３０１を備えており、このメモリ本体部３０１は、メモリアレイ３０２と、行選択回路／ドライバ３０３と、列選択回路３０４と、情報の書き込みを行うための書き込み回路３０５と、選択ビット線に流れる電流量を検出し、データ「１」または「０」と判定するセンスアンプ３０６と、端子ＤＱを介して入出力データの入出力処理を行うデータ入出力回路３０７とを具備している。また、不揮発性半導体装置３００は、セルプレート電源（ＶＣＰ電源）３０８と、外部から入力されるアドレス信号を受け取るアドレス入力回路３０９と、外部から入力されるコントロール信号に基づいて、メモリ本体部３０１の動作を制御する制御回路３１０とをさらに備えている。
【０１１５】
メモリアレイ３０２は、半導体基板の上に形成された、互いに交差するように配列された複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…およびビット線ＢＬ０，ＢＬ１，ＢＬ２，…と、これらのワード線ＷＬ０，ＷＬ１，ＷＬ２，…およびビット線ＢＬ０，ＢＬ１，ＢＬ２，…の交点に対応してそれぞれ設けられた複数のトランジスタＴ１１，Ｔ１２，Ｔ１３，Ｔ２１，Ｔ２２，Ｔ２３，Ｔ３１，Ｔ３２，Ｔ３３，…（以下、「トランジスタＴ１１，Ｔ１２，…」と表す）と、トランジスタＴ１１，Ｔ１２，…と１対１に設けられた複数のメモリセルＭ２１１，Ｍ２１２，Ｍ２１３，Ｍ２２１，Ｍ２２２，Ｍ２２３，Ｍ２３１，Ｍ２３２，Ｍ２３３（以下、「メモリセルＭ２１１，Ｍ２１２，…」と表す）とを備えている。
【０１１６】
また、メモリアレイ３０２は、ワード線ＷＬ０，ＷＬ１，ＷＬ２，…に平行して配列されている複数のプレート線ＰＬ０，ＰＬ１，ＰＬ２，…を備えている。
【０１１７】
図１１に示すように、ワード線ＷＬ０，ＷＬ１の上方にビット線ＢＬ０が配され、そのワード線ＷＬ０，ＷＬ１とビット線ＢＬ０との間に、プレート線ＰＬ０，ＰＬ１が配されている。
【０１１８】
ここで、メモリセルＭ２１１，Ｍ２１２，…は、第１の実施の形態に係る不揮発性記憶素子に相当し、タンタル酸窒化物を含む抵抗変化層を有している。より具体的には、図１１における不揮発性記憶素子３１３が、図１０におけるメモリセルＭ２１１，Ｍ２１２，…に相当し、この不揮発性記憶素子３１３は、上部電極３１４、タンタル酸窒化物を含む抵抗変化層３１５、および下部電極３１６から構成されている。
【０１１９】
なお、図１１における３１７はプラグ層を、３１８は金属配線層を、３１９はソース／ドレイン領域をそれぞれ示している。
【０１２０】
図１０に示すように、トランジスタＴ１１，Ｔ１２，Ｔ１３，…のドレインはビット線ＢＬ０に、トランジスタＴ２１，Ｔ２２，Ｔ２３，…のドレインはビット線ＢＬ１に、トランジスタＴ３１，Ｔ３２，Ｔ３３，…のドレインはビット線ＢＬ２に、それぞれ接続されている。
【０１２１】
また、トランジスタＴ１１，Ｔ２１，Ｔ３１，…のゲートはワード線ＷＬ０に、トランジスタＴ１２，Ｔ２２，Ｔ３２，…のゲートはワード線ＷＬ１に、トランジスタＴ１３，Ｔ２３，Ｔ３３，…のゲートはワード線ＷＬ２に、それぞれ接続されている。
【０１２２】
さらに、トランジスタＴ１１，Ｔ１２，…のソースはそれぞれ、メモリセルＭ２１１，Ｍ２１２，…と接続されている。
【０１２３】
また、メモリセルＭ２１１，Ｍ２２１，Ｍ２３１，…はプレート線ＰＬ０に、メモリセルＭ２１２，Ｍ２２２，Ｍ２３２，…はプレート線ＰＬ１に、メモリセルＭ２１３，Ｍ２２３，Ｍ２３３，…はプレート線ＰＬ２に、それぞれ接続されている。
【０１２４】
アドレス入力回路３０９は、外部回路（図示せず）からアドレス信号を受け取り、このアドレス信号に基づいて行アドレス信号を行選択回路／ドライバ３０３へ出力するとともに、列アドレス信号を列選択回路３０４へ出力する。ここで、アドレス信号は、複数のメモリセルＭ２１１，Ｍ２１２，…のうちの選択される特定のメモリセルのアドレスを示す信号である。また、行アドレス信号は、アドレス信号に示されたアドレスのうちの行のアドレスを示す信号であり、列アドレス信号は、アドレス信号に示されたアドレスのうちの列のアドレスを示す信号である。
【０１２５】
制御回路３１０は、情報の書き込みサイクルにおいては、データ入出力回路３０７に入力された入力データＤｉｎに応じて、書き込み用電圧の印加を指示する書き込み信号を書き込み回路３０５へ出力する。他方、情報の読み出しサイクルにおいて、制御回路３１０は、読み出し用電圧の印加を指示する読み出し信号を列選択回路３０４へ出力する。
【０１２６】
行選択回路／ドライバ３０３は、アドレス入力回路３０９から出力された行アドレス信号を受け取り、この行アドレス信号に応じて、複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…のうちの何れかを選択し、その選択されたワード線に対して、所定の電圧を印加する。
【０１２７】
また、列選択回路３０４は、アドレス入力回路３０９から出力された列アドレス信号を受け取り、この列アドレス信号に応じて、複数のビット線ＢＬ０，ＢＬ１，ＢＬ２，…のうちの何れかを選択し、その選択されたビット線に対して、書き込み用電圧または読み出し用電圧を印加する。
【０１２８】
書き込み回路３０５は、制御回路３１０から出力された書き込み信号を受け取った場合、列選択回路３０４に対して選択されたビット線に対して書き込み用電圧の印加を指示する信号を出力する。
【０１２９】
また、センスアンプ３０６は、情報の読み出しサイクルにおいて、読み出し対象となる選択ビット線に流れる電流量を検出し、データ「１」または「０」と判定する。その結果得られた出力データＤＯは、データ入出力回路３０７を介して、外部回路へ出力される。
【０１３０】
なお、１トランジスタ／１不揮発性記憶部の構成である第３の実施の形態の場合、第２の実施の形態のクロスポイント型の構成と比べて記憶容量は小さくなる。しかしながら、ダイオードのような電流抑制素子が不要であるため、ＣＭＯＳプロセスに容易に組み合わせることができ、また、動作の制御も容易であるという利点がある。
【０１３１】
また、第２の実施の形態の場合と同様に、本発明における抵抗変化層は低温で成膜することが可能であることから、本実施の形態で示すような配線工程での積層化を行う場合であっても、下層工程で形成されたトランジスタおよびシリサイドなどの配線材料に影響を与えることがないという利点がある。
【０１３２】
さらに、第２の実施の形態の場合と同様に、タンタル酸窒化物の成膜は、既存の半導体製造プロセスに容易に組み入れることが可能であるため、本実施の形態に係る不揮発性半導体装置を容易に製造することができる。
【０１３３】
［不揮発性半導体装置の動作例］
次に、情報を書き込む場合の書き込みサイクルおよび情報を読み出す場合の読み出しサイクルにおける第３の実施の形態に係る不揮発性半導体装置の動作例について、図１２に示すタイミングチャートを参照しながら説明する。
【０１３４】
図１２は、本発明の第３の実施の形態に係る不揮発性半導体装置の動作例を示すタイミングチャートである。なお、ここでは、抵抗変化層が高抵抗状態の場合を情報「１」に、低抵抗状態の場合を情報「０」にそれぞれ割り当てたときの動作例を示す。また、説明の便宜上、メモリセルＭ２１１およびＭ２２２について情報の書き込みおよび読み出しをする場合のみについて示す。
【０１３５】
図１２において、ＶＰは、抵抗変化素子の抵抗変化に必要なパルス電圧を示しており、ＶＴはトランジスタの閾値電圧を示している。また、プレート線には、常時電圧VPが印加され、ビット線も、非選択の場合は電圧VPにプリチャージされている。
【０１３６】
メモリセルＭ２１１に対する書き込みサイクルにおいて、ワード線ＷＬ０にはパルス幅ｔＰのパルス電圧２ＶＰ＋トランジスタの閾値電圧ＶＴよりも大きい電圧が印加され、トランジスタＴ１１がＯＮ状態となる。そして、そのタイミングに応じて、ビット線ＢＬ０にはパルス電圧２ＶＰが印加される。これにより、メモリセルＭ２１１に情報「１」を書き込む場合の書き込み用電圧が印加され、その結果、メモリセルＭ２１１の抵抗変化層が高抵抗化する。すなわち、メモリセルＭ２１１に情報「１」が書き込まれたことになる。
【０１３７】
次に、メモリセルＭ２２２に対する書き込みサイクルにおいて、ワード線ＷＬ１にはパルス幅ｔＰのパルス電圧２ＶＰ＋トランジスタの閾値電圧ＶＴよりも大きい電圧が印加され、トランジスタＴ２２がＯＮ状態となる。そのタイミングに応じて、ビット線ＢＬ１には０Ｖの電圧が印加される。これにより、メモリセルＭ２２２に情報「０」を書き込む場合の書き込み用電圧が印加され、その結果、メモリセルＭ２２２の抵抗変化層が低抵抗化する。すなわち、メモリセルＭ２２２に情報「０」が書き込まれたことになる。
【０１３８】
メモリセルＭ２１１に対する読み出しサイクルにおいては、トランジスタＴ１１をＯＮ状態にするために所定の電圧がワード線ＷＬ０に印加され、そのタイミングに応じて、書き込みの際のパルス幅よりも振幅が小さいパルス電圧が、ビット線ＢＬ０に印加される。これにより、高抵抗化されたメモリセルＭ２１１の抵抗変化層の抵抗値に対応した電流が出力され、その出力電流値を検出することにより、情報「１」が読み出される。
【０１３９】
次に、メモリセルＭ２２２に対する読み出しサイクルにおいて、先のメモリセルＭ２１１に対する読み出しサイクルと同様の電圧がワード線ＷＬ１およびビット線ＢＬ１に印加される。これにより、低抵抗化されたメモリセルＭ２２２の抵抗変化層の抵抗値に対応した電流が出力され、その出力電流値を検出することにより、情報「０」が読み出される。
【０１４０】
第２の実施の形態の場合と同様、本実施の形態においても、高速パルスを用いて書き込み動作を行うことができる。
【０１４１】
また、第２の実施の形態において説明したように、本発明におけるタンタル酸窒化物を含む抵抗変化層を用いた場合、インプリント性の低い不揮発性記憶素子を実現することができ、その結果、第３の実施の形態に係る不揮発性半導体装置においても、消去サイクルまたはリセットサイクルなどのステップが不要となる。したがって、書き込みの高速化を図ることができるとともに、書き込み動作を単純なステップで行うことが可能となる。
【０１４２】
なお、第２の実施の形態において説明したように、本実施の形態においても、冗長救済用メモリセルおよびエラー訂正用のパリティビット用のメモリセルを別途設けるような構成としてもよく、その場合、それらのメモリセルとして、本発明の不揮発性記憶素子を用いることができる。
【０１４３】
（第４の実施の形態）
第４の実施の形態に係る不揮発性半導体装置は、プログラム機能を有する第１の実施の形態に係る不揮発性記憶素子を備える不揮発性半導体装置であって、所定の演算を実行する論理回路を備えるものである。
【０１４４】
［不揮発性半導体装置の構成］
図１３は、本発明の第４の実施の形態に係る不揮発性半導体装置の構成を示すブロック図である。
【０１４５】
図１３に示すように、本実施の形態に係る不揮発性半導体装置４００は、半導体基板４０１上に、ＣＰＵ４０２と、外部回路との間でデータの入出力処理を行う入出力回路４０３と、所定の演算を実行する論理回路４０４と、アナログ信号を処理するアナログ回路４０５と、自己診断を行うためのＢＩＳＴ（Ｂｕｉｌｔ  Ｉｎ  Ｓｅｌｆ  Ｔｅｓｔ）回路４０６と、ＳＲＡＭ４０７と、これらＢＩＳＴ回路４０６およびＳＲＡＭ４０７と接続され、特定のアドレス情報を格納するための救済アドレス格納レジスタ４０８とを備えている。
【０１４６】
図１４は、本発明の第４の実施の形態に係る不揮発性半導体装置が備える救済アドレス格納レジスタの構成を示すブロック図である。また、図１３は、同じく救済アドレス格納レジスタの構成を示す断面図である。
【０１４７】
図１４および図１５に示すように、救済アドレス格納レジスタ４０８は、第１の実施の形態に係る不揮発性記憶素子に相当する不揮発性記憶素子４０９と、その不揮発性記憶素子４０９に対して特定のアドレス情報を書き込むための書き込み回路４１０と、不揮発性記憶素子４０９に書き込まれているアドレス情報を読み出すための読み出し回路４１１と、ラッチ回路４１２とを備えている。
【０１４８】
不揮発性記憶素子４０９は、書込み回路側４１０への切替え部と読出し回路４１１側への切替え部に接続されており、抵抗変化層４２１を、上部電極４２２と下部電極４２３とで挟むようにして構成されている。ここで、この不揮発性記憶素子４０９は、第１の実施の形態に係る不揮発性記憶素子に相当する。
【０１４９】
なお、図１５において、４２４はプラグ層を、４２５は金属配線層を、４２６はソース／ドレイン層をそれぞれ示している。
【０１５０】
本実施の形態では、２層配線で、第１配線と第２配線との間に不揮発性記憶素子を設ける構成を示しているが、例えば、３層以上の多層配線とした上で、任意の配線間へ不揮発性記憶素子を配置したり、または、必要に応じて複数の配線間に配置したりするようにしてもよい。
【０１５１】
［不揮発性半導体装置の動作例］
次に、上述したように構成される本実施の形態に係る不揮発性半導体装置の動作例について説明する。
【０１５２】
以下、救済アドレス格納レジスタ４０８に対してアドレス情報の書き込みを行う場合について説明する。ＢＩＳＴ回路４０６は、診断指示信号ＴＳＴを受け取った場合、ＳＲＡＭ４０７のメモリブロックの検査を実行する。
【０１５３】
なお、このメモリブロックの検査は、ＬＳＩの製造過程における検査の際、およびＬＳＩが実際のシステムに搭載された場合における各種の診断実行の際などに行われる。
【０１５４】
メモリブロックの検査の結果、不良ビットが検出された場合、ＢＩＳＴ回路４０６は、書き込みデータ指示信号ＷＤを救済アドレス格納レジスタ４０８へ出力する。この書き込みデータ指示信号ＷＤを受け取った救済アドレス格納レジスタ４０８は、対応する不良ビットのアドレス情報を救済アドレス格納レジスタに格納する。
【０１５５】
このアドレス情報の格納は、そのアドレス情報に応じて、該当するレジスタが備える抵抗変化層の抵抗状態を高抵抗化または低抵抗化することによって行われる。抵抗変化層の高抵抗化または低抵抗化は、第１の実施の形態の場合と同様にして実現される。
【０１５６】
このようにして、救済アドレス格納レジスタ４０８に対するアドレス情報の書き込みが行われる。そして、ＳＲＡＭ４０７がアクセスされる場合、それと同時に救済アドレス格納レジスタ４０８に書き込まれているアドレス情報が読み出される。このアドレス情報の読み出しは、第１の実施の形態の場合と同様、抵抗変化層の抵抗状態に応じた出力電流値を検出することにより行われる。
【０１５７】
このようにして救済アドレス格納レジスタ４０８から読み出されたアドレス情報と、アクセス先のアドレス情報とが一致する場合、ＳＲＡＭ４０７内に設けられている予備の冗長メモリセルにアクセスし、情報の読み取りまたは書き込みが行われる。
【０１５８】
以上のようにして自己診断を行うことによって、製造工程の検査において外部の高価なＬＳＩテスタを用いる必要がなくなる。また、at Speedテストが可能になるという利点もある。さらには、検査をする際のみではなく、経時変化した場合にも不良ビットの救済が可能となるため、長期間に亘って高品質を保つことできるという利点もある。
【０１５９】
本実施の形態に係る不揮発性半導体装置は、製造工程における１回のみの情報の書き込む場合と、製品出荷後に繰り返し情報を書き換える場合との何れにも対応することができる。
【０１６０】
［不揮発性半導体装置の製造方法］
次に、上述したように構成される本実施の形態に係る不揮発性半導体装置の製造方法について説明する。
【０１６１】
図１６は、本発明の第４の実施の形態に係る不揮発性半導体装置の製造プロセスの主要な流れを示すフローチャートである。
【０１６２】
まず、半導体基板上にトランジスタを形成する（Ｓ１０１）。次に、第１ビアを形成し（Ｓ１０２）、その上に第１配線を形成する（Ｓ１０３）。
【０１６３】
そして、Ｓ１０３で形成された第１配線の上に、抵抗変化層を形成する（Ｓ１０４）。この抵抗変化層の形成は、第１の実施の形態において説明したとおりに行われる。
【０１６４】
次に、抵抗変化層の上に第２ビアを形成し（Ｓ１０５）、さらに、第２配線を形成する（Ｓ１０６）。
【０１６５】
以上に示すように、本実施の形態の不揮発性半導体装置の製造方法は、ＣＯＭＳプロセスの製造工程に、電極および抵抗変化層を形成する工程が追加されたものである。したがって、既存のＣＭＯＳプロセスを利用して容易に製造することが可能となる。また、追加の工程も少なく、しかも抵抗変化層の膜厚は比較的薄いため、プロセスの短縮化を図ることができる。
【０１６６】
また、第２の実施の形態の場合と同様に、本発明における抵抗変化層は低温で成膜することが可能であることから、本実施の形態で示すような配線工程での積層化を行う場合であっても、下層工程で形成されたトランジスタおよびシリサイドなどの配線材料に影響を与えることがないという利点がある。
【０１６７】
なお、電極部は１μｍ角以下で形成することができ、且つその他の回路もＣＭＯＳプロセスで形成することが可能であるため、小型の不揮発性スイッチ回路を容易に実現することができる。
【０１６８】
本実施の形態のように、第１の実施の形態におけるタンタル酸窒化物を含む抵抗変化層を備えた不揮発性記憶素子を用いるのではなく、公知のフラッシュメモリの不揮発性記憶素子を用いたり、または、公知のＦｅＲＡＭメモリの不揮発性記憶素子を用いたりすることによって、不揮発性半導体装置を実現することも考えられる。しかしながら、これらの場合、特別の専用プロセス工程および材料が必要となり、ＣＯＭＳプロセスとの親和性に劣るという欠点がある。そのため、コスト面で問題があり、しかも製造工数が著しく増加するなど、現実性に乏しいといえる。さらに、情報の書き込みおよび読み出しが複雑であり、プログラム素子として扱うのが困難であるという問題がある。
【０１６９】
また、ＣＭＯＳプロセスと親和性が高い構成としては、ＣＭＯＳ不揮発性メモリセルと称される、ＣＯＭＳプロセスでゲート配線をフローティング化して等価的にフラッシュメモリセルと同様の動作を実現するものがある。しかし、この構成によると、素子部の面積が大きくなり、しかも動作の制御が複雑になるなどの問題が生じる。
【０１７０】
また、シリサイド溶断型などの電気フューズ素子で構成する場合もＣＭＯＳプロセスと親和性が高いと言えるが、この場合、情報の書き換えが不可能である、また、素子部の面積が大きくなるなどの問題が生じる。
【０１７１】
さらに、公知のレーザーで配線をトリミングすることも考えられるが、この場合では、製造工程のみに限定される、レーザートリマー装置の機械的精度に律速されることになるため、微細化することができない、または、最上層に配置しなければならないというレイアウトの制約があるなどの問題が生じる。
【０１７２】
なお、本実施の形態では、第１の実施の形態における不揮発性記憶素子をＳＲＡＭの救済アドレス格納レジスタとして用いたが、それ以外にも、次のような適用例が考えられる。すなわち、例えば、ＤＲＡＭ、ＲＯＭ、または第２および第３の実施の形態に係る不揮発性半導体装置の不良ビットに対する救済アドレス格納レジスタとして、第１の実施の形態における不揮発性記憶素子を用いることが可能である。
【０１７３】
また、不良ロジック回路若しくは予備ロジック回路の切り替え用不揮発性スイッチに適用することもできる。その他にも、アナログ回路の電圧調整およびタイミング調整用のレジスタとして、製品完成後のＲＯＭの修正用のレジスタとして、リコンフィギュアラブルロジックおよびFPGA用の不揮発性スイッチ素子として、さらには、不揮発性レジスタとして用いることも可能である。
【０１７４】
（その他の実施の形態）
第４の実施の形態に係る不揮発性半導体装置が、第２の実施の形態に係る不揮発性半導体装置を備えるような構成、すなわち、第２の実施の形態に係るクロスポイント型の不揮発性半導体装置と第４の実施の形態に係るＣＰＵなどを有するＬＳＩとを一つの半導体基板上に集積するような構成を実現することができる。
【０１７５】
この場合、第２の実施の形態に係るクロスポイント型の不揮発性半導体装置および第４の実施の形態に係るＣＰＵなどを有するＬＳＩをそれぞれ別の半導体基板上に形成しておき、その後に一つのパッケージ内にモールドするような構成であってもよい。
【０１７６】
また、第４の実施の形態に係る不揮発性半導体装置が、第３の実施の形態に係る不揮発性半導体装置を備えるような構成、すなわち、第３の実施の形態に係る１トランジスタ／１不揮発性記憶部構成の不揮発性半導体装置と第４の実施の形態に係るＣＰＵなどを有するＬＳＩとを一つの半導体基板上に集積するような構成を実現することもできる。
【０１７７】
この場合も、第３の実施の形態に係る１トランジスタ／１不揮発性記憶部構成の不揮発性半導体装置および第４の実施の形態に係るＣＰＵなどを有するＬＳＩをそれぞれ別の半導体基板上に形成しておき、その後に一つのパッケージ内にモールドするような構成であってもよい。
【０１７８】
上記説明から、当業者にとっては、本発明の多くの改良や他の実施形態が明らかである。従って、上記説明は、例示としてのみ解釈されるべきであり、本発明を実行する最良の態様を当業者に教示する目的で提供されたものである。本発明の精神を逸脱することなく、その構造及び／又は機能の詳細を実質的に変更できる。
【産業上の利用可能性】
【０１７９】
本発明の不揮発性記憶素子および不揮発性半導体装置は、高速動作が可能で、しかも安定した書き換え特性を有しており、デジタル家電、メモリカード、携帯型電話機、およびパーソナルコンピュータなどの種々の電子機器に用いられる不揮発性記憶素子等として有用である。
【図面の簡単な説明】
【０１８０】
【図１】本発明の第1の実施の形態に係る不揮発性記憶素子の一構成例を示した断面図。
【図２】情報を書き込む場合における本発明の第１の実施の形態にかかる不揮発性記憶素子の動作例を示す図である。
【図３】情報を読み出す場合における本発明の第１の実施の形態にかかる不揮発性記憶素子の動作例を示す図である。
【図４】本発明の第２の実施の形態に係る不揮発性半導体装置の構成を示すブロック図である。
【図５】図４におけるＡ部の構成（４ビット分の構成）を示す斜視図である。
【図６】本発明の第２の実施の形態に係る不揮発性半導体装置が備える不揮発性記憶素子の構成を示す断面図である。
【図７】本発明の第２の実施の形態に係る不揮発性半導体装置が備える不揮発性記憶素子の変形例の構成を示す断面図である。
【図８】本発明の多層化構造の不揮発性半導体装置が備えるメモリアレイの構成を示す斜視図である。
【図９】本発明の第２の実施の形態に係る不揮発性半導体装置の動作例を示すタイミングチャートである。
【図１０】本発明の第３の実施の形態に係る不揮発性半導体装置の構成を示すブロック図である。
【図１１】図１０におけるＣ部の構成（２ビット分の構成）を示す断面図である。
【図１２】本発明の第３の実施の形態に係る不揮発性半導体装置の動作例を示すタイミングチャートである。
【図１３】本発明の第４の実施の形態に係る不揮発性半導体装置の構成を示すブロック図である。
【図１４】本発明の第４の実施の形態に係る不揮発性半導体装置が備える救済アドレス格納レジスタの構成を示すブロック図である。
【図１５】本発明の第４の実施の形態に係る不揮発性半導体装置が備える救済アドレス格納レジスタの構成を示す断面図である。
【図１６】本発明の第４の実施の形態に係る不揮発性半導体装置の製造プロセスの主要な流れを示すフローチャートである。
【図１７】従来の記憶素子の構成を示す断面図である。
【図１８】本発明の第１の実施の形態にかかる不揮発性記憶素子を構成する抵抗変化層のＸＲＤチャート図である。
【図１９（ａ）】本発明の第１の実施の形態に係る不揮発性記憶素子が備える抵抗変化層の抵抗値とパルス印加回数との関係を示す図である。
【図１９（ｂ）】本発明の第１の実施の形態に係る不揮発性記憶素子が備える抵抗変化層の抵抗値とパルス印加回数との関係を示す図である。
【図１９（ｃ）】本発明の第１の実施の形態に係る不揮発性記憶素子が備える抵抗変化層の抵抗値とパルス印加回数との関係を示す図である。
【符号の説明】
【０１８１】
１００  不揮発性記憶素子
１０１  基板
１０２  絶縁層（酸化物層）
１０３  第１電極層
１０４  抵抗変化層
１０５  第２電極層
２００  不揮発性半導体装置
２０１  メモリ本体部
２０２  メモリアレイ
２０３  行選択回路／ドライバ
２０４  列選択回路／ドライバ
２０５  書き込み回路
２０６  センスアンプ
２０７  データ入出力回路
２０８  アドレス入力回路
２０９  制御回路
２１０  不揮発性記憶素子（メモリセル）
２１１  上部配線
２１２  下部配線
２１３  上部電極
２１４  抵抗変化層
２１５  内部電極
２１６  電流抑制素子
２１７  下部電極
２１８  オーミック抵抗層
２１９  第２の抵抗変化層
３００  不揮発性半導体装置
３０１  メモリ本体部
３０２  メモリアレイ
３０３  行選択回路／ドライバ
３０４  列選択回路
３０５  書き込み回路
３０６  センスアンプ
３０７  データ入出力回路
３０８  セルプレート電源
３０９  アドレス入力回路
３１０  制御回路
３１３  不揮発性記憶素子（メモリセル）
３１４  上部電極
３１５  抵抗変化層
３１６  下部電極
３１７  プラグ層
３１８  金属配線層
３１９  ソース／ドレイン領域
４００  不揮発性半導体装置
４０１  半導体基板
４０２  ＣＰＵ
４０３  入出力回路
４０４  論理回路
４０５  アナログ回路
４０６  ＢＩＳＴ回路
４０７  ＳＲＡＭ
４０８  救済アドレス格納レジスタ
４０９  不揮発性記憶素子
４１０  書き込み回路
４１１  読み出し回路
４１２  ラッチ回路
４２１  抵抗変化層
４２２  上部電極
４２３  下部電極
４２４  プラグ層
４２５  金属配線層
４２６  ソース／ドレイン層
ＢＬ０，ＢＬ１，…  ビット線
Ｍ１１１，Ｍ１１２，…  メモリセル（不揮発性記憶素子２１０）
Ｍ２１１，Ｍ２１２，…  メモリセル（不揮発性記憶素子３１３）
Ｔ１１，Ｔ１２，…  トランジスタ
ＷＬ０，ＷＬ１，…  ワード線
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
2008146461.tif 000026
【図２】
2008146461.tif 000027
【図３】
2008146461.tif 000028
【図４】
2008146461.tif 000029
【図５】
2008146461.tif 000030
【図６】
2008146461.tif 000031
【図７】
2008146461.tif 000032
【図８】
2008146461.tif 000033
【図９】
2008146461.tif 000034
【図１０】
2008146461.tif 000035
【図１１】
2008146461.tif 000036
【図１２】
2008146461.tif 000037
【図１３】
2008146461.tif 000038
【図１４】
2008146461.tif 000039
【図１５】
2008146461.tif 000040
【図１６】
2008146461.tif 000041
【図１７】
2008146461.tif 000042
【図１８】
2008146461.tif 000043
【図１９（ａ）】
2008146461.tif 000044
【図１９（ｂ）】
2008146461.tif 000045
【図１９（ｃ）】
2008146461.tif 000046
【手続補正書】
【提出日】平成21年2月20日(2009.2.20)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第1電極と、第２電極と、前記第1電極と前記第２電極との間に介在し、前記第１電極と前記第２電極との間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層とを備え、
前記抵抗変化層は、タンタルと窒素とを含む酸化物を含み、前記不揮発性記憶素子の初期抵抗値が１３３Ω以上３．１×１０7Ω以下であり、かつ、前記酸化物の抵抗値が変化する、不揮発性記憶素子。
【請求項２】
前記抵抗変化層の窒素に対する酸素の含有比率が１．０８以上１．３５以下である、請求項１に記載の不揮発性記憶素子。
【請求項３】
第1電極と、第２電極と、前記第1電極と前記第２電極との間に介在し、前記第１電極と前記第２電極との間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層とを備える不揮発性記憶素子の製造方法において、
前記抵抗変化層は、タンタルと窒素とを含む酸化物を含み、前記不揮発性記憶素子の初期抵抗値が１３３Ω以上３．１×１０7Ω以下であり、前記酸化物の抵抗値が変化するものであり、且つ前記酸化物をスパッタ法により形成する、不揮発性記憶素子の製造方法。
【請求項４】
半導体基板と、前記半導体基板の上に互いに平行に形成された複数の第１の電極配線と、前記複数の第１の電極配線の上方に前記半導体基板の主面に平行な面内において互いに平行に且つ前記複数の第１の電極配線に立体交差するように形成された複数の第２の電極配線と、前記複数の第１の電極配線と前記複数の第２の電極配線との立体交差点に対応して設けられた不揮発性記憶素子とを具備するメモリアレイを備え、
前記不揮発性記憶素子のそれぞれは、前記第１の電極配線と前記第２電極配線との間に介在し、前記第１電極配線と前記第２電極配線との間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層とを備え、
前記抵抗変化層は、タンタルと窒素とを含む酸化物を含み、前記不揮発性記憶素子の初期抵抗値が１３３Ω以上３．１×１０7Ω以下であり、前記酸化物の抵抗値が変化する、不揮発性半導体装置。
【請求項５】
半導体基板と、前記半導体基板の上に互いに平行に形成された複数の第１の電極配線と、前記複数の第１の電極配線の上方に前記半導体基板の主面に平行な面内において互いに平行に且つ前記複数の第１の電極配線に立体交差するように形成された複数の第２の電極配線と、前記複数の第１の電極配線と前記複数の第２の電極配線との立体交差点に対応して設けられた不揮発性記憶素子とを具備するメモリアレイを備え、
前記不揮発性記憶素子のそれぞれは、前記第１の電極配線と接続される第1電極と、前記第２の電極配線と接続される第２電極と、前記第1電極と前記第２電極との間に介在し、前記第１電極と前記第２電極との間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層とを備え、
前記抵抗変化層は、タンタルと窒素とを含む酸化物を含み、前記不揮発性記憶素子の初期抵抗値が１３３Ω以上３．１×１０7Ω以下であり、前記酸化物の抵抗値が変化する、不揮発性半導体装置。
【請求項６】
前記不揮発性記憶素子のそれぞれは、
前記第１電極と前記第２電極との間に電流抑制素子を具備しており、
当該電流抑制素子は、前記抵抗変化層と電気的に接続されている、請求項４または請求項５に記載の不揮発性半導体装置。
【請求項７】
前記メモリアレイが複数積層されてなる多層化メモリアレイを備える、請求項４または５に記載の不揮発性半導体装置。
【請求項８】
半導体基板と、前記半導体基板上に形成された、互いに交差するように配列された複数のワード線および複数のビット線、前記複数のワード線および複数のビット線の交点に対応してそれぞれ設けられた複数のトランジスタ、並びに前記複数のトランジスタに一対一で対応して設けられた複数の不揮発性記憶素子とを備え、
前記不揮発性記憶素子のそれぞれは、第１電極と、第２電極と、前記第１電極と前記第２電極との間に介在し、対応して設けられている前記トランジスタを介して前記第１電極と前記第２電極との間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層とを備え、
前記抵抗変化層は、タンタルと窒素とを含む酸化物を含み、前記不揮発性記憶素子の初期抵抗値が１３３Ω以上３．１×１０7Ω以下であり、前記酸化物の抵抗値が変化する、不揮発性半導体装置。
【請求項９】
半導体基板と、前記半導体基板上に形成された、所定の演算を実行する論理回路およびプログラム機能を有する不揮発性記憶素子とを備え、
前記不揮発性記憶素子は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に介在し、両電極間の電圧に基づいて可逆的に抵抗値が変化する抵抗変化層とを備え、
前記抵抗変化層は、タンタルと窒素とを含む酸化物を含み、前記不揮発性記憶素子の初期抵抗値が１３３Ω以上３．１×１０7Ω以下であり、前記酸化物の抵抗値が変化する、不揮発性半導体装置。
【請求項１０】
請求項９に記載の不揮発性半導体装置と、
請求項４、５および８のいずれかに記載の不揮発性半導体装置と、を備える不揮発性半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正の内容】
【００１９】
上記課題を解決するために、本発明の不揮発性記憶素子は、第1電極と、第２電極と、前記第1電極と前記第２電極との間に介在し、前記第１電極と前記第２電極との間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層とを備え、前記抵抗変化層は、タンタルと窒素とを含む酸化物を含み、前記不揮発性記憶素子の初期抵抗値が１３３Ω以上３．１×１０7Ω以下であり、前記酸化物の抵抗値が変化する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正の内容】
【００２０】
本発明の不揮発性記憶素子の製造方法は、第1電極と、第２電極と、前記第1電極と前記第２電極との間に介在し、前記第１電極と前記第２電極との間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層とを備える不揮発性記憶素子の製造方法において、前記抵抗変化層はタンタルと窒素とを含む酸化物を含み、前記不揮発性記憶素子の初期抵抗値が１３３Ω以上３．１×１０7Ω以下であり、前記酸化物の抵抗値が変化するものであり、且つ前記酸化物をスパッタ法により形成する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正の内容】
【００２１】
本発明の不揮発性半導体装置は、半導体基板と、前記半導体基板の上に互いに平行に形成された複数の第１の電極配線と、前記複数の第１の電極配線の上方に前記半導体基板の主面に平行な面内において互いに平行に且つ前記複数の第１の電極配線に立体交差するように形成された複数の第２の電極配線と、前記複数の第１の電極配線と前記複数の第２の電極配線との立体交差点に対応して設けられた不揮発性記憶素子とを具備するメモリアレイを備え、前記不揮発性記憶素子のそれぞれは、前記第１の電極配線と前記第２電極配線との間に介在し、前記第１電極配線と前記第２電極配線との間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層とを備え、前記抵抗変化層は、タンタルと窒素とを含む酸化物を含み、前記不揮発性記憶素子の初期抵抗値が１３３Ω以上３．１×１０7Ω以下であり、前記酸化物の抵抗値が変化する。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正の内容】
【００２２】
また、本発明の不揮発性半導体装置は、半導体基板と、前記半導体基板の上に互いに平行に形成された複数の第１の電極配線と、前記複数の第１の電極配線の上方に前記半導体基板の主面に平行な面内において互いに平行に且つ前記複数の第１の電極配線に立体交差するように形成された複数の第２の電極配線と、前記複数の第１の電極配線と前記複数の第２の電極配線との立体交差点に対応して設けられた不揮発性記憶素子とを具備するメモリアレイを備え、前記不揮発性記憶素子のそれぞれは、前記第１の電極配線と接続される第1電極と、前記第２の電極配線と接続される第２電極と、前記第1電極と前記第２電極との間に介在し、前記第１電極と前記第２電極との間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層とを備え、前記抵抗変化層は、タンタルと窒素とを含む酸化物を含み、前記不揮発性記憶素子の初期抵抗値が１３３Ω以上３．１×１０7Ω以下であり、前記酸化物の抵抗値が変化する。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正の内容】
【００２５】
また、本発明の不揮発性半導体装置は、半導体基板と、前記半導体基板上に形成された、互いに交差するように配列された複数のワード線および複数のビット線、前記複数のワード線および複数のビット線の交点に対応してそれぞれ設けられた複数のトランジスタ、並びに前記複数のトランジスタに一対一で対応して設けられた複数の不揮発性記憶素子とを備え、前記不揮発性記憶素子のそれぞれは、第１電極と、第２電極と、前記第１電極と前記第２電極との間に介在し、対応して設けられている前記トランジスタを介して前記第１電極と前記第２電極との間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層とを備え、前記抵抗変化層は、タンタルと窒素とを含む酸化物を含み、前記不揮発性記憶素子の初期抵抗値が１３３Ω以上３．１×１０7Ω以下であり、前記酸化物の抵抗値が変化する。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正の内容】
【００２６】
また、本発明の不揮発性半導体装置は、半導体基板と、前記半導体基板上に形成された、所定の演算を実行する論理回路およびプログラム機能を有する不揮発性記憶素子とを備え、
前記不揮発性記憶素子は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に介在し、両電極間の電圧に基づいて可逆的に抵抗値が変化する抵抗変化層とを備え、
前記抵抗変化層は、タンタルと窒素とを含む酸化物を含み、前記不揮発性記憶素子の初期抵抗値が１３３Ω以上３．１×１０7Ω以下であり、前記酸化物の抵抗値が変化する。
【国際調査報告】
2008146461.tif 000047
2008146461.tif 000048