(57)【要約】  過渡電流の増大を確実に抑制し得る電源スイッチ回路（ＳＷＸ１）。電源スイッチ回路（ＳＷＸ１）は、制御信号（Ｅ）に応答して出力電圧（ＶDD）を生成する第１トランジスタ（Ｔ１）と、前記制御信号と前記第１トランジスタの出力電圧との論理処理により前記制御信号を遅延させる時間差発生回路（２０）とを備える。
2008114342.tif 000002
【特許請求の範囲】
【請求項１】
電源スイッチ回路であって、
制御信号に応答して出力電圧を生成する第１トランジスタと、
前記制御信号と前記第１トランジスタの出力電圧との論理処理により、前記制御信号を遅延させる時間差発生回路と、
を備えたことを特徴とする電源スイッチ回路。
【請求項２】
前記時間差発生回路は、
前記制御信号を伝達する伝達部と、
前記伝達部に接続され、前記第１トランジスタの出力電圧に応じて前記伝達部を活性する第２トランジスタと、
を含むことを特徴とする請求項１記載の電源スイッチ回路。
【請求項３】
前記伝達部は、前記制御信号が第１レベルのとき前記第１トランジスタの出力電圧に応じて前記第２トランジスタにより活性され、前記制御信号が第２レベルのとき前記第２トランジスタに依存せずに前記制御信号を伝達する、ことを特徴とする請求項２記載の電源スイッチ回路。
【請求項４】
前記第１トランジスタは、前記制御信号を入力する第１制御端子と、高電位電源に接続された第１端子と、前記出力電圧を出力する第２端子とを有し、
前記時間差発生回路は、
前記第１トランジスタの第２端子に接続された第２制御端子と、低電位電源に接続された第３端子と、第４端子とを有する第２トランジスタと、
前記高電位電源と前記低電位電源との間に接続され、前記第１トランジスタの第１制御端子に接続された第１入力端子と、第１出力端子とを有する第１インバータ回路と、
前記高電位電源と前記第２トランジスタの第４端子との間に接続され、前記第１インバータ回路の第１出力端子に接続された第２入力端子と、第２出力端子とを有する第２インバータ回路と、
を含むことを特徴とする請求項１記載の電源スイッチ回路。
【請求項５】
前記第１トランジスタは、前記制御信号を入力する第１制御端子と、高電位電源に接続された第１端子と、前記出力電圧を出力する第２端子とを有し、
前記時間差発生回路は、
前記第１トランジスタの第２端子に接続された第２制御端子と、低電位電源に接続された第３端子と、第４端子とを有する第２トランジスタと、
前記高電位電源と前記第２トランジスタの第４端子との間に接続され、前記第１トランジスタの第１制御端子に接続された第１入力端子と、第１出力端子とを有する第１インバータ回路と、
前記高電位電源と前記低電位電源との間に接続され、前記第１インバータ回路の第１出力端子に接続された第２入力端子と、第２出力端子とを有する第２インバータ回路と、
を含むことを特徴とする請求項１記載の電源スイッチ回路。
【請求項６】
前記第１トランジスタは、高電位電源の電圧に応じて前記出力電圧を上昇させ、
前記時間差発生回路は、前記第１トランジスタの出力電圧が前記高電位電源の電圧近傍に達したときに活性化される第２トランジスタを含むことを特徴とする請求項１記載の電源スイッチ回路。
【請求項７】
前記第１トランジスタは、高電位電源を用いて前記出力電圧を生成し、
前記時間差発生回路は、
偶数段のインバータ回路と、
前記偶数段のインバータ回路の１つと低電位電源との間に接続され、前記第１トランジスタの出力電圧に応答的な第２トランジスタと、
を含むことを特徴とする請求項１記載の電源スイッチ回路。
【請求項８】
複数の論理回路と、
前記複数の論理回路にそれぞれ接続され、制御信号に応答して順次導通する複数の電源スイッチ回路と、
を備えた半導体集積回路装置であって、
前記複数の電源スイッチ回路の各々は、
前記制御信号に応答して高電位電源の電圧に応じた出力電圧を生成し、該出力電圧を対応する前記論理回路に供給する第１トランジスタと、
前記制御信号と前記第１トランジスタの出力電圧との論理処理により、前記制御信号を遅延させる時間差発生回路と、
を含むことを特徴とする半導体集積回路装置。
【請求項９】
前記時間差発生回路は、
前記制御信号を伝達する伝達部と、
前記伝達部に接続され、前記第１トランジスタの出力電圧に応じて前記伝達部を活性する第２トランジスタと、
を含むことを特徴とする請求項８記載の半導体集積回路装置。
【請求項１０】
前記伝達部は、前記制御信号が第１レベルのとき前記第１トランジスタの出力電圧に応じて前記第２トランジスタにより活性され、前記制御信号が第２レベルのとき前記第２トランジスタに依存せずに前記制御信号を伝達する、ことを特徴とする請求項９記載の半導体集積回路装置。
【請求項１１】
前記第１トランジスタは、前記制御信号を入力する第１制御端子と、高電位電源に接続された第１端子と、前記出力電圧を出力する第２端子とを有し、
前記時間差発生回路は、
前記第１トランジスタの第２端子に接続された第２制御端子と、低電位電源に接続された第３端子と、第４端子とを有する第２トランジスタと、
前記高電位電源と前記低電位電源との間に接続され、前記第１トランジスタの第１制御端子に接続された第１入力端子と、第１出力端子とを有する第１インバータ回路と、
前記高電位電源と前記第２トランジスタの第４端子との間に接続され、前記第１インバータ回路の第１出力端子に接続された第２入力端子と、第２出力端子とを有する第２インバータ回路と、
を含むことを特徴とする請求項８記載の半導体集積回路装置。
【請求項１２】
前記第１トランジスタは、前記制御信号を入力する第１制御端子と、高電位電源に接続された第１端子と、前記出力電圧を出力する第２端子とを有し、
前記時間差発生回路は、
前記第１トランジスタの第２端子に接続された第２制御端子と、低電位電源に接続された第３端子と、第４端子とを有する第２トランジスタと、
前記高電位電源と前記第２トランジスタの第４端子との間に接続され、前記第１トランジスタの第１制御端子に接続された第１入力端子と、第１出力端子とを有する第１インバータ回路と、
前記高電位電源と前記低電位電源との間に接続され、前記第１インバータ回路の第１出力端子に接続された第２入力端子と、第２出力端子とを有する第２インバータ回路と、
を含むことを特徴とする請求項８記載の半導体集積回路装置。
【請求項１３】
前記第１トランジスタは、高電位電源の電圧に応じて前記出力電圧を上昇させ、
前記時間差発生回路は、前記第１トランジスタの出力電圧が前記高電位電源の電圧近傍に達したときに活性化される第２トランジスタを含むことを特徴とする請求項８記載の半導体集積回路装置。
【請求項１４】
前記時間差発生回路は、
偶数段のインバータ回路と、
前記偶数段のインバータ回路の１つと低電位電源との間に接続され、前記第１トランジスタの出力電圧に応答的な第２トランジスタと、
を含むことを特徴とする請求項８記載の半導体集積回路装置。
【請求項１５】
前記第１トランジスタは、前記高電位電源と前記論理回路との間に接続されるＰチャネルＭＯＳトランジスタで構成され、
前記第２トランジスタは、前記時間差発生回路の偶数段のインバータ回路のうち最終段のインバータ回路と前記低電位電源との間に接続されるＮチャネルＭＯＳトランジスタで構成されることを特徴とする請求項１４記載の半導体集積回路装置。
【請求項１６】
前記第１トランジスタは、前記高電位電源と前記論理回路との間に接続されるＮチャネルＭＯＳトランジスタで構成され、
前記時間差発生回路の偶数段のインバータ回路は、１つ以上の奇数段のインバータ回路を含み、
前記第２トランジスタは、前記１つ以上の奇数段のインバータ回路の１つと前記低電位電源との間に接続されるＮチャネルＭＯＳトランジスタで構成されることを特徴とする請求項１４記載の半導体集積回路装置。
【請求項１７】
前記複数の電源スイッチ回路のうち初段の電源スイッチ回路に入力される前記制御信号と、前記複数の電源スイッチ回路のうち最終段の電源スイッチ回路から出力される前記制御信号との排他的論理和を演算する論理演算回路を更に備えたことを特徴とする請求項８乃至１６のいずれか１項に記載の半導体集積回路装置。
【請求項１８】
前記複数の電源スイッチ回路と前記複数の論理回路との間にそれぞれ介在される複数のスイッチ素子をさらに備えたことを特徴とする請求項８乃至１７のいずれか１項に記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体集積回路装置の内部回路への電源の供給を制御する電源スイッチ回路に関するものである。
【背景技術】
【０００２】
半導体集積回路装置に搭載される複数の内部回路に電源を供給する際、各内部回路に電源を一斉に供給すると、過渡電流が増大して電源ノイズが発生する。そこで、半導体集積回路は、各内部回路と電源との間に複数の電源スイッチ回路を備え、各電源スイッチ回路を順次導通させることで過渡電流のピーク値を抑制する。このような電源スイッチ回路の動作を安定化させることが必要となっている。【０００３】
図５は、電源スイッチ回路ＳＷ１〜ＳＷｎを備えた従来の半導体集積回路装置の一例を示す。複数の論理回路１と高電位電源ＶDDとの間には複数の電源スイッチ回路ＳＷ１〜ＳＷｎが介在され、各論理回路１には電源ＶSSが供給されている。そして、各電源スイッチ回路ＳＷ１〜ＳＷｎが導通すると、各論理回路１に電源ＶDDが供給される。【０００４】
電源スイッチ回路ＳＷ１〜ＳＷｎは、電源制御回路から供給される制御信号Ｅに応答して順次導通する。すなわち、初段の電源スイッチ回路ＳＷ１の入力端子ＥＩに入力された制御信号Ｅは、あらかじめ設定された遅延時間が経過した後に、出力端子Ｅ０から次段の電源スイッチ回路ＳＷ２に供給される。【０００５】
同様に、電源スイッチ回路ＳＷ２は入力端子ＥＩに入力された制御信号Ｅに応答して導通し、あらかじめ設定された遅延時間が経過した後に、その制御信号Ｅを出力端子Ｅ０から次段の電源スイッチ回路ＳＷ３に供給される。【０００６】
電源スイッチ回路ＳＷ１〜ＳＷｎの構成を図６に示す。各電源スイッチ回路ＳＷ１〜ＳＷｎは同一構成であるので、電源スイッチ回路ＳＷ１について説明する。
制御信号Ｅは入力端子ＥＩに入力され、ＰチャネルＭＯＳトランジスタＴ１のゲートに供給される。従って、入力端子ＥＩにＬレベルの信号が入力されると、トランジスタＴ１が導通して、端子ＰＳに供給される電源ＶDDが端子ＰＤから論理回路１に供給される。【０００７】
また、入力端子ＥＩに入力された信号ＥＩは時間差発生回路２を介して出力端子ＥＯから出力される。時間差発生回路２は、図７に示すように、例えば直列に接続された偶数段のインバータ回路３を含む。【０００８】
このような構成により、各電源スイッチ回路ＳＷ１〜ＳＷｎは時間差発生回路２で設定された遅延時間が経過した後に制御信号Ｅを転送するので、その制御信号ＥによりトランジスタＴ１が順次導通して、論理回路１に電源ＶDDが順次供給される。【０００９】
上記のような電源スイッチ回路ＳＷ１〜ＳＷｎを備えた半導体集積回路装置では、電源スイッチ回路ＳＷ１〜ＳＷｎが順次導通して、複数の論理回路１に電源ＶDDが順次供給されるため、過渡電流を抑制することができる。【００１０】
しかし、各電源スイッチ回路ＳＷ１〜ＳＷｎが導通するタイミング差は、時間差発生回路２で固定されたものであるため、論理回路１の負荷変動により前段の電源スイッチ回路に過渡電流が流れているときに、次段の電源スイッチ回路が導通する可能性がある。【００１１】
従って、複数の電源スイッチ回路に並行して過渡電流が流れることがあるため、依然として過渡電流の増大を確実に抑制することができないという問題点がある。
【発明の開示】
【００１２】
この発明の目的は、過渡電流の増大を確実に抑制し得る電源スイッチ回路を提供することにある。
本発明の第１の態様において、電源スイッチ回路が提供される。電源スイッチ回路は、制御信号に応答して出力電圧を生成する第１トランジスタと、前記制御信号と前記第１トランジスタの出力電圧との論理処理により前記制御信号を遅延させる時間差発生回路と、を備える。
【００１３】
本発明の第２の態様において、半導体集積回路装置が提供される。半導体集積回路装置は、複数の論理回路と、前記複数の論理回路にそれぞれ接続され、制御信号に応答して順次導通する複数の電源スイッチ回路とを備える。前記複数の電源スイッチ回路の各々は、前記制御信号に応答して高電位電源の電圧に応じた出力電圧を生成し、該出力電圧を対応する前記論理回路に供給する第１トランジスタと、前記制御信号と前記第１トランジスタの出力電圧との論理処理により前記制御信号を遅延させる時間差発生回路と、を含む。
【００１４】
上記した本発明によれば、過渡電流の増大を確実に抑制し得る電源スイッチ回路を提供することができる。
【図面の簡単な説明】
【００１５】
【図１】複数の電源スイッチ回路を備えた第一の実施の形態の半導体集積回路を示すブロック図である。
【図２】図１の電源スイッチ回路を示す回路図である。
【図３】第二の実施の形態の電源スイッチ回路を示す回路図である。
【図４】複数の電源スイッチ回路を備えた第三の実施の形態の半導体集積回路を示すブロック図である。
【図５】複数の電源スイッチ回路を備えた従来の半導体集積回路を示すブロック図である。
【図６】図５の電源スイッチ回路を示す回路図である。
【図７】図５の電源スイッチ回路を示す回路図である。
【発明を実施するための最良の形態】
【００１６】
（第一の実施の形態）
以下、本発明の第一の実施の形態の半導体集積回路装置を図面に従って説明する。
図１は、複数の論理回路１にそれぞれ電源ＶDDを供給する複数の電源スイッチ回路ＳＷＸ１〜ＳＷＸｎを備えた半導体集積回路装置を示す。電源スイッチ回路ＳＷＸ１〜ＳＷＸｎは、電源制御回路１１から供給される制御信号Ｅに応答して順次導通し、複数の論理回路１に電源ＶDDを順次供給する。【００１７】
前記電源スイッチ回路ＳＷＸ１〜ＳＷＸｎは同一構成であるので、電源スイッチ回路ＳＷＸ１についてその具体的構成を図２に従って説明する。
制御信号Ｅを受け取る入力端子ＥＩは、スイッチ用トランジスタであるＰチャネルＭＯＳトランジスタＴ１のゲートに接続される。トランジスタＴ１のソースは、電源ＶDDを受け取る端子ＰＳに接続され、ドレインは前記論理回路１に電源ＶDDを供給する端子ＰＤに接続される。【００１８】
前記入力端子ＥＩは、直列に接続された２段のインバータ回路１３ａ，１３ｂの初段に接続され、次段のインバータ回路１３ｂの出力端子が電源スイッチ回路ＳＷＸ１の出力端子ＥＯに接続されている。第一の実施の形態ではインバータ回路１３ａ，１３ｂは伝達部を構成する。【００１９】
前記インバータ回路１３ａはＰチャネルＭＯＳトランジスタＴＰ１とＮチャネルＭＯＳトランジスタＴＮ１とから構成され、前記インバータ回路１３ｂはＰチャネルＭＯＳトランジスタＴＰ２とＮチャネルＭＯＳトランジスタＴＮ２とから構成されている。各トランジスタＴＰ１，ＴＰ２のソースは端子ＰＳに接続されている。インバータ回路１３ａのトランジスタＴＮ１のソースには、電源ＶSSが供給されている。【００２０】
また、インバータ回路１３ｂのトランジスタＴＮ２のソースと電源ＶSSとの間には、ＮチャネルＭＯＳトランジスタ（活性化トランジスタ）Ｔ２が介在され、そのトランジスタＴ２のゲートは前記端子ＰＤに接続されている。このトランジスタＴ２のしきい値は高く設定されることが望ましい。第一の実施の形態ではインバータ回路１３ａ，１３ｂ及びトランジスタＴ２は時間差発生回路２０を構成する。【００２１】
図１に示すように、最終段の電源スイッチ回路ＳＷＸｎの出力信号は論理演算回路としてのＥＯＲ（排他的論理和）回路１２に供給される。ＥＯＲ回路１２には更に前記制御信号Ｅが供給される。ＥＯＲ回路１２は、電源スイッチ回路ＳＷＸｎの出力信号と初段の電源スイッチ回路ＳＷＸ１に供給される制御信号Ｅとの排他的論理和を演算して、その演算結果を示す判定信号Ｆを生成する。【００２２】
次に、上記のように構成された電源スイッチ回路ＳＷＸ１〜ＳＷＸｎを備えた半導体集積回路装置の動作を説明する。
各電源スイッチ回路ＳＷＸ１〜ＳＷＸｎでは、入力端子ＥＩにＬレベルの制御信号Ｅが供給されると、トランジスタＴ１がオンされて端子ＰＤから論理回路１に電源ＶDDの供給が開始され、論理回路１に過渡電流が流れ始める。また、制御信号Ｅはインバータ回路１３ａ，１３ｂで転送される。【００２３】
論理回路１への過渡電流が収束して、端子ＰＤの電位が電源ＶDDレベル近傍まで上昇すると、トランジスタＴ２がオンされる。すると、インバータ回路１３ｂが活性化されて、制御信号Ｅと同相のＬレベルの出力信号が出力端子ＥＯから出力される。【００２４】
このような動作により、各電源スイッチ回路ＳＷＸ１〜ＳＷＸｎでは、Ｌレベルの制御信号Ｅの入力に基づいて、端子ＰＤから各論理回路１へ電流が供給され、その過渡電流が収束して端子ＰＤが電源ＶDDレベル近傍まで上昇した後に、出力端子ＥＯからＬレベルの出力信号が次段の電源スイッチ回路に供給される。従って、１つの電源スイッチ回路から論理回路１に過渡電流が流れている間に、次段の電源スイッチが導通することはない。【００２５】
また、電源制御回路１１からＨレベルの制御信号Ｅが出力された後に、各論理回路１に電源ＶDDを供給するためにその制御信号ＥがＬレベルに立ち下がると、ＥＯＲ回路１２はＨレベルの判定信号Ｆを初期値として生成する。【００２６】
そして、電源制御回路１１から供給されたＬレベルの制御信号Ｅに基づいて、最終段の電源スイッチ回路ＳＷＸｎの出力端子ＥＯからＬレベルの出力信号が出力されると、ＥＯＲ回路１２はＬレベルの判定信号Ｆを生成する。【００２７】
すると、Ｌレベルの判定信号Ｆを例えば図示しない外部の装置で検出することにより、各電源スイッチ回路ＳＷＸ１〜ＳＷＸｎのトランジスタＴ１が正常に動作して、論理回路１に電源ＶDDが供給されていることが確認される。【００２８】
すなわち、各電源スイッチ回路ＳＷＸ１〜ＳＷＸｎの出力信号がＬレベルに立ち下がるためには、トランジスタＴ１が正常に動作して端子ＰＤの電位を上昇させる必要があるからである。【００２９】
また、電源制御回路１１からＬレベルの制御信号Ｅが出力された後、判定信号ＦがＬレベルに立ち下がらず、Ｈレベルのままである場合には、電源スイッチ回路ＳＷＸ１〜ＳＷＸｎのいずれかにおいてトランジスタＴ１が正常に動作していないか、あるいは論理回路１のいずれかで異常電流が流れ続ける状態である可能性がある。従って、この半導体集積回路装置が不良であることが外部の装置で判定可能となる。【００３０】
一方、電源制御回路１１からＨレベルの制御信号Ｅが出力される状態すなわちスタンバイ時には、電源スイッチ回路ＳＷＸ１のトランジスタＴ１はオフされる。すると、電源スイッチ回路ＳＷＸ１から論理回路１への電源の供給が遮断され、電源ＶDDから論理回路１へのリーク電流も遮断される。【００３１】
また、Ｈレベルの制御信号Ｅによりインバータ回路１３ａはＬレベルの出力信号を生成し、インバータ回路１３ｂはＨレベルの出力信号ＥＯを生成する。従って、各電源スイッチ回路ＳＷＸ２〜ＳＷＸｎの入力端子ＥＩにはすべてＨレベルの信号が供給され、電源スイッチ回路ＳＷＸ１と同様に、各電源スイッチ回路ＳＷＸ２〜ＳＷＸｎから対応する論理回路１への電源の供給が遮断されるとともに、リーク電流も遮断される。【００３２】
一実施形態の電源スイッチ回路ＳＷＸ１〜ＳＷＸｎは、以下の利点を有する。
（１）各論理回路１の負荷変動に関わらず、２以上の電源スイッチ回路から並行して論理回路１に過渡電流が供給されることはない。従って、過渡電流の増大を抑制して、電源電圧の変動を抑制することができる。
（２）動作試験時に、判定信号Ｆにより、各電源スイッチ回路のスイッチ用トランジスタＴ１が正常に動作しているか否かを判定することができる。
（３）通常使用時に、判定信号Ｆにより、各電源スイッチ回路が論理回路１へ電源を供給して各論理回路１で異常電流が流れていないか否かを判定することができる。
（４）スタンバイ時に制御信号ＥをＨレベルに設定すれば、電源スイッチ回路ＳＷＸ１〜ＳＷＸｎから各論理回路１への電源ＶDDの供給が遮断され、電源ＶDDから各論理回路１へのリーク電流も遮断される。
（第二の実施の形態）
図３は、第二の実施の形態を示す。この第二の実施の形態は、別の電源スイッチ回路ＳＷＸ１〜ＳＷＸｎを示すものである。第二の実施の形態では、図２に示す各電源スイッチ回路ＳＷＸ１〜ＳＷＸｎのスイッチ用トランジスタＴ１がＮチャネルＭＯＳトランジスタＴ３に置き換えられている。第一の実施の形態の電源スイッチ回路ＳＷＸ１〜ＳＷＸｎと同一構成部分は同一符号を付して説明する。【００３３】
制御信号Ｅを受け取る入力端子ＥＩは、スイッチ用トランジスタであるＮチャネルＭＯＳトランジスタＴ３のゲートに接続される。トランジスタＴ３のドレインは、電源ＶDDを受け取る端子ＰＳに接続され、ソースは前記論理回路１に電源ＶDDを供給する端子ＰＤに接続される。【００３４】
前記入力端子ＥＩは、直列に接続された２段のインバータ回路１３ａ，１３ｂの初段に接続され、次段のインバータ回路１３ｂの出力端子が電源スイッチ回路の出力端子ＥＯに接続されている。【００３５】
前記インバータ回路１３ａ，１３ｂの各々のＰチャネルＭＯＳトランジスタＴＰ１，Ｔｐ２のソースは端子ＰＳに接続され、インバータ回路１３ａのＮチャネルＭＯＳトランジスタＴＮ１のソースと電源ＶSSとの間には、ＮチャネルＭＯＳトランジスタＴ４が介在され、そのトランジスタＴ４のゲートは前記端子ＰＤに接続されている。第二の実施の形態ではインバータ回路１３ａ，１３ｂ及びトランジスタＴ４は時間差発生回路３０を構成する。【００３６】
上記のような電源スイッチ回路ＳＷＸ１では、制御信号ＥがＨレベルに立ち上がると、トランジスタＴ３がオンされて、端子ＰＤから論理回路１に電源ＶDDが供給される。また、論理回路１に流れる過渡電流が収束して、端子ＰＤが電源ＶDDレベル近傍まで上昇すると、トランジスタＴ４がオンされてインバータ回路１３ａが活性化される。従って、インバータ回路１３ａはＬレベルの出力信号を生成する。【００３７】
すると、インバータ回路１３ｂの出力信号がＨレベルに立ち上がり、出力端子ＥＯからＨレベルの出力信号が次段の電源スイッチ回路に供給される。
また、制御信号ＥがＬレベルに立ち下がると、トランジスタＴ３がオフされ、論理回路１への電源ＶDDの供給が遮断され、論理回路１へのリーク電流も遮断される。そして、出力端子ＥＯからＬレベルの出力信号が次段の電源スイッチ回路に供給されて、各電源スイッチも同様に動作する。【００３８】
このような動作により、この第二の実施の形態では第一の実施の形態の電源スイッチ回路と同様な作用効果を得ることができる。
（第三の実施の形態）
図４は、第三の実施の形態を示す。この第三の実施の形態は、前記第一の実施の形態の電源スイッチ回路ＳＷＸ１〜ＳＷＸｎと論理回路１との間にそれぞれスイッチ用トランジスタＴｓ（図４ではＴ５，Ｔ６，Ｔ７，Ｔ８）を介在させ、各トランジスタＴｓのゲートに電源制御回路１３から供給される制御信号Ｅ１〜Ｅｎが供給される。【００３９】
前記トランジスタＴｓはＰチャネルＭＯＳトランジスタで構成され、制御信号Ｅ１〜ＥｎがＬレベルに立ち下がると、電源スイッチ回路ＳＷＸ１〜ＳＷＸｎと論理回路１とが接続され、制御信号Ｅ１〜ＥｎがＨレベルに立ち上がると、電源スイッチ回路ＳＷＸ１〜ＳＷＸｎと論理回路１とは遮断される。その他の構成は、前記第一の実施の形態と同様である。【００４０】
このような構成では、電源制御回路１３からＬレベルの制御信号Ｅが電源スイッチ回路ＳＷＸ１に供給されると、第一の実施の形態と同様に、その制御信号Ｅが後段の電源スイッチ回路に順次伝達される。【００４１】
そして、各電源スイッチ回路ＳＷＸ１〜ＳＷＸｎの端子ＰＤから電源ＶDDが供給されるとき、その電源ＶDDは制御信号Ｅ１〜ＥｎによりオンされるトランジスタＴｓを介して論理回路１に供給される。【００４２】
従って、電源スイッチ回路ＳＷＸ１〜ＳＷＸｎから電源ＶDDを供給する論理回路１を、制御信号Ｅ１〜Ｅｎで選択可能となる。
また、電源制御回路１３から供給される制御信号ＥがＨレベルに立ち上がると、各電源スイッチ回路ＳＷＸ１〜ＳＷＸｎのスイッチ用トランジスタがオフされて、端子ＰＤへの電源ＶDDの供給が遮断され、かつ論理回路１へのリーク電流が遮断される。【００４３】
従って、この第三の実施の形態では、第一の実施の形態で得られた作用効果に加えて、次に示す作用効果を得ることができる。
（５）各電源スイッチ回路ＳＷＸ１〜ＳＷＸｎから電源ＶDDを供給する論理回路１を、制御信号Ｅ１〜Ｅｎで選択することができる。
【図１】
2008114342.tif 000003
【図２】
2008114342.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
2008114342.tif 000008
【図７】
2008114342.tif 000009
【手続補正書】
【提出日】平成21年3月18日(2009.3.18)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
電源スイッチ回路であって、
制御信号に応答して出力電圧を生成する第１トランジスタと、
前記制御信号と前記第１トランジスタの出力電圧との論理処理により、前記制御信号を遅延させる時間差発生回路と、
を備えたことを特徴とする電源スイッチ回路。
【請求項２】
前記時間差発生回路は、
前記制御信号を伝達する伝達部と、
前記伝達部に接続され、前記第１トランジスタの出力電圧に応じて前記伝達部を活性する第２トランジスタと、
を含むことを特徴とする請求項１記載の電源スイッチ回路。
【請求項３】
前記伝達部は、前記制御信号が第１レベルのとき前記第１トランジスタの出力電圧に応じて前記第２トランジスタにより活性され、前記制御信号が第２レベルのとき前記第２トランジスタに依存せずに前記制御信号を伝達する、ことを特徴とする請求項２記載の電源スイッチ回路。
【請求項４】
前記第１トランジスタは、前記制御信号を入力する第１制御端子と、高電位電源に接続された第１端子と、前記出力電圧を出力する第２端子とを有し、
前記時間差発生回路は、
前記第１トランジスタの第２端子に接続された第２制御端子と、低電位電源に接続された第３端子と、第４端子とを有する第２トランジスタと、
前記高電位電源と前記低電位電源との間に接続され、前記第１トランジスタの第１制御端子に接続された第１入力端子と、第１出力端子とを有する第１インバータ回路と、
前記高電位電源と前記第２トランジスタの第４端子との間に接続され、前記第１インバータ回路の第１出力端子に接続された第２入力端子と、第２出力端子とを有する第２インバータ回路と、
を含むことを特徴とする請求項１記載の電源スイッチ回路。
【請求項５】
前記第１トランジスタは、前記制御信号を入力する第１制御端子と、高電位電源に接続された第１端子と、前記出力電圧を出力する第２端子とを有し、
前記時間差発生回路は、
前記第１トランジスタの第２端子に接続された第２制御端子と、低電位電源に接続された第３端子と、第４端子とを有する第２トランジスタと、
前記高電位電源と前記第２トランジスタの第４端子との間に接続され、前記第１トランジスタの第１制御端子に接続された第１入力端子と、第１出力端子とを有する第１インバータ回路と、
前記高電位電源と前記低電位電源との間に接続され、前記第１インバータ回路の第１出力端子に接続された第２入力端子と、第２出力端子とを有する第２インバータ回路と、
を含むことを特徴とする請求項１記載の電源スイッチ回路。
【請求項６】
前記第１トランジスタは、高電位電源の電圧に応じて前記出力電圧を上昇させ、
前記時間差発生回路は、前記第１トランジスタの出力電圧が前記高電位電源の電圧近傍に達したときに活性化される第２トランジスタを含むことを特徴とする請求項１記載の電源スイッチ回路。
【請求項７】
前記第１トランジスタは、高電位電源を用いて前記出力電圧を生成し、
前記時間差発生回路は、
偶数段のインバータ回路と、
前記偶数段のインバータ回路の１つと低電位電源との間に接続され、前記第１トランジスタの出力電圧に応答的な第２トランジスタと、
を含むことを特徴とする請求項１記載の電源スイッチ回路。
【請求項８】
複数の論理回路と、
前記複数の論理回路にそれぞれ接続され、制御信号に応答して順次導通する複数の電源スイッチ回路と、
を備えた半導体集積回路装置であって、
前記複数の電源スイッチ回路の各々は、
前記制御信号に応答して高電位電源の電圧に応じた出力電圧を生成し、該出力電圧を対応する前記論理回路に供給する第１トランジスタと、
前記制御信号と前記第１トランジスタの出力電圧との論理処理により、前記制御信号を遅延させる時間差発生回路と、
を含むことを特徴とする半導体集積回路装置。
【請求項９】
前記時間差発生回路は、
前記制御信号を伝達する伝達部と、
前記伝達部に接続され、前記第１トランジスタの出力電圧に応じて前記伝達部を活性する第２トランジスタと、
を含むことを特徴とする請求項８記載の半導体集積回路装置。
【請求項１０】
前記伝達部は、前記制御信号が第１レベルのとき前記第１トランジスタの出力電圧に応じて前記第２トランジスタにより活性され、前記制御信号が第２レベルのとき前記第２トランジスタに依存せずに前記制御信号を伝達する、ことを特徴とする請求項９記載の半導体集積回路装置。
【国際調査報告】
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