(57)【要約】  遅延素子１段で得られる遅延量を多くして、タイミング信号に付与される遅延量の精度を向上させる。  遅延設定データＤａｔａにもとづく電流Ｉｄを流すＤＡコンバータ５１と、電流Ｉｄの値にもとづく遅延量Ｔｐｄを所定の信号に与えて出力する遅延素子５３と、ＤＡコンバータ５１に流れる電流量と遅延素子５３で流れる電流量が同じとなるように接続されたバイアス回路５２とを備えた可変遅延回路５０であって、遅延設定データＤａｔａと電流Ｉｄとが双曲線（反比例）の関係となるＤＡコンバータ５１を備えた。これにより、遅延設定データＤａｔａと遅延量Ｔｐｄとの関係を直線（リニア）にすることができ、遅延素子１段で得られる遅延量を広くすることができる。
2008023624.tif 000002
【特許請求の範囲】
【請求項１】
遅延設定データにもとづく電流量の電流を流すＤＡコンバータと、前記電流量にもとづく遅延量を所定の信号に与えて出力する遅延素子と、この遅延素子で流れる電流量と前記ＤＡコンバータで流れる電流量とが同一となるように接続されたバイアス回路とを備えた可変遅延回路であって、
前記ＤＡコンバータは、前記遅延設定データに対して双曲線の関係を有する電流を流す
ことを特徴とする可変遅延回路。
【請求項２】
前記ＤＡコンバータは、
前記遅延素子の可変範囲に相等するバイアス電圧が印加されたトランジスタと、
このトランジスタから流れてきた電流を整数分の１に分流する分流回路とを備えた
ことを特徴とする請求項１記載の可変遅延回路。
【請求項３】
前記分流回路は、スイッチと電流源との対が複数段接続されており、
前記電流源は、各段ごとに、バイナリで増加する個数のＮｃｈトランジスタを接続して構成された
ことを特徴とする請求項２記載の可変遅延回路。
【請求項４】
前記バイアス電圧を生成するバイアス電圧生成用ＤＡコンバータを備えた
ことを特徴とする請求項２又は３記載の可変遅延回路。
【請求項５】
基準クロックのパルス数を計数して出力するカウンタと、
タイミング信号の出力タイミングを示すタイミングセット信号を受け取り、当該タイミングセット信号の上位ビットに応じた制御信号と、当該タイミングセット信号の下位ビットに応じた制御信号とを出力するタイミングメモリと、
前記カウンタから与えられた計数値が前記タイミングメモリから与えられた上位ビットの制御信号の値と一致した場合に、Ｈ論理の信号を出力する排他的論理和回路と、
この排他的論理和回路から与えられる信号と前記基準クロックとの論理積を出力する論理積回路と、
前記タイミングメモリからの下位ビットの制御信号にもとづいて遅延量信号を出力するリニアライズメモリと、
前記論理積回路が出力する信号を前記遅延量信号にもとづき遅延させ、タイミング信号として外部に出力する可変遅延回路と
を備えたタイミング発生器であって、
前記可変遅延回路が、前記請求項１〜請求項４のいずれかに記載の可変遅延回路からなる
ことを特徴とするタイミング発生器。
【請求項６】
試験パターン信号を出力するパターン発生器と、タイミング信号を出力するタイミング発生器と、前記試験パターン信号を整形した試験信号を前記タイミング信号のタイミングに応じて被試験デバイスに与える波形整形器と、前記被試験デバイスが前記試験信号に応じて出力した出力信号と前記パターン発生器からの試験パターン信号とにもとづき前記被試験デバイスの特性を判定する判定部とを備えた半導体試験装置であって、
前記タイミング発生器が、前記請求項５記載のタイミング発生器からなる
ことを特徴とする半導体試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、所定の信号に所定の遅延量を与えて出力する可変遅延回路、この可変遅延回路を備えたタイミング発生器、及び、このタイミング発生器を備えた半導体試験装置に関し、特に、遅延時間と遅延設定データとをリニアな関係にすることで、遅延素子１段で得られる遅延量を直線性を保ちながら広く取ることが可能な可変遅延回路、タイミング発生器及び半導体試験装置に関する。
【背景技術】
【０００２】
従来、半導体デバイス等の電子デバイス（ＤＵＴ）を試験する試験装置は、信号を所望のタイミングで電子デバイスに供給する。例えば、試験装置は、当該タイミングを規定するためのタイミング信号を生成するタイミング発生器を備えている。
このタイミング発生器の構成を図６に示す。同図に示すように、タイミング発生器１００は、カウンタ１１０と、タイミングメモリ１２０と、排他的論理和回路１３０と、論理積回路１４０と、リニアライズメモリ１５０と、可変遅延回路１６０とを有している（例えば、特許文献１参照。）。【０００３】
カウンタ１１０、排他的論理和回路１３０、及び論理積回路１４０は、与えられた基準クロックＲｅｆＣｌｋの周期の整数倍の遅延を生成する。すなわち、カウンタ１１０は、基準クロックＲｅｆＣｌｋを受け取り、この基準クロックのパルス数を計数した計数値を出力する。
タイミングメモリ１２０は、タイミング発生器１００が発生すべきタイミング信号のタイミングを示すタイミングセット信号ＴＳを受け取り、当該タイミングセット信号の上位ビットに応じた制御信号を排他的論理和回路１３０に出力する。
例えば、タイミングセット信号は、基準クロックを遅延させるべき遅延量を示すデータであって、タイミングメモリ１２０は、当該遅延量を基準クロックの周期で除算した商を、排他的論理和回路１３０に出力する。【０００４】
また、タイミングメモリ１２０は、タイミングセット信号の下位ビットに応じた制御信号をリニアライズメモリ１５０に出力する。
例えば、タイミングメモリ１２０は、タイミング信号で示される遅延量を基準クロックの周期で除算した余りに対応する遅延設定データを、リニアライズメモリ１５０に供給する。【０００５】
排他的論理和回路１３０は、カウンタ１１０から与えられる計数値が、タイミングメモリ１２０から与えられる値（上位ビットに応じた制御信号の値）と一致した場合に、Ｈ論理の信号を出力する。そして、論理積回路１４０は、排他的論理和回路１３０から与えられる信号と、基準クロックとの論理積を出力する。
リニアライズメモリ１５０は、微小可変遅延回路１６０における遅延設定データ線形化に対応した制御データを格納しており、与えられる遅延設定データ（下位ビットに応じた制御信号）にもとづいて遅延量信号を出力し、可変遅延回路１６０における遅延量を制御する。【０００６】
可変遅延回路１６０は、論理積回路１４０が出力する信号をリニアライズメモリ１５０が出力する遅延量信号にもとづき遅延させ、タイミング信号として外部に出力する。
この可変遅延回路１６０は、図７に示すように、バッファ１６１−１〜１６１−ｎ（以下、略して「バッファ１６１」という。）と、マルチプレクサ１６２と、微小遅延部１７０とを有している。
複数のバッファ１６１は、直列に接続され、論理積回路１４０が出力する信号を順次遅延させる。
マルチプレクサ１６２は、リニアライズメモリ１５０から与えられる制御データ（遅延量信号）にもとづいて、いずれかのバッファ１６１が出力する信号を選択し、微小遅延部１７０に出力する。これにより、バッファ１６１における遅延量の整数倍の遅延を生成する。【０００７】
微小遅延部１７０は、バッファ１６１における遅延よりも遅延ステップが小さい遅延であって、最大遅延がバッファ１６１の一段分の遅延とほぼ等しい遅延を生成する。すなわち、この微小遅延部１７０は、リニアライズメモリ１５０から与えられる遅延設定データＤａｔａ（遅延量信号）に比例した電流Ｉｄを生成し、当該電流Ｉｄに応じてバッファ１７４（後述）の電源電流Ｉｄを制御することにより、遅延量を制御する回路である。【０００８】
この微小遅延部１７０は、図８に示すように、ＤＡＣ（Ｌｉｎｅａｒ  ＤＡコンバータ）１７１と、ＢＩＡＳ（バイアス回路）１７２と、遅延素子１７３とを有している。そして、遅延素子１７３は、バッファ１７４と、電流源１７５，１７６とを有している。
ＤＡＣ１７１は、電流源１７５，１７６に与えられたＢＩＡＳ電圧に相等する電流Ｉｄのｋ倍から（ｋ＋２ｎ−１）倍の電流を生成可能としている。【０００９】
なお、このＤＡＣ１７１は、図９に示すような構成とすることができる。
すなわち、ＤＡＣ１７１は、スイッチＳと電流源とを対にして、バイアス電圧（ＢＩＡＳ分解能）が与えられる端子に対して並列に接続された複数の遅延時間変換電流生成回路１８０−１〜１８０−ｎ（以下、略して「遅延時間変換電流生成回路１８０」という。）を有している。これら複数の遅延時間変換電流生成回路１８０においては、電流源がそれぞれバイナリコードの個数分ずつ接続されており（＊ｋ、＊１、＊２、・・・、＊２ｎ−１）、基本電流をそれぞれ異なる倍率で増幅する。
そして、遅延設定データにもとづいて遅延時間設定スイッチＳがＯＮ／ＯＦＦされ、各電流源で増幅された電流のうち遅延設定データに応じた電流が選択されて、電圧変換回路１９０に流れるようになっている。【００１０】
ＢＩＡＳ１７２は、バッファ１７４（遅延素子内の電流源トランジスタ）に流れる電流Ｉｄが、ＤＡＣ１７１の電流Ｉｄと等しくなるようにカレントミラー接続されている。これにより、ＤＡＣ１７１で生成された電流Ｉｄが、カレントミラー接続で遅延素子１７３にミラーさせることができる。
バッファ１７４は、論理積回路１４０が出力する信号（同図「ＩＮ」）を遅延させ、タイミング信号（同図「ＯＵＴ」）として出力する。電流源１７５，１７６は、バッファ１７４の電源電流を規定する。【００１１】
この微小遅延部１７０においては、図１０（ａ）に示すように、遅延設定データＤａｔａと電流Ｉｄとが比例の関係となるように構成されている。
また、遅延素子１７３の電流源１７５，１７６の電流Ｉｄに対する遅延素子１７３の伝播遅延時間Ｔｐｄの関係は、同図（ｂ）に示すように、双曲線（反比例）の関係となっている。
そして、これらより遅延設定データＤａｔａに対する伝播遅延時間Ｔｐｄの関係は、同図（ｃ）に示すように、双曲線の関係となる。
【特許文献１】国際公開ＷＯ２００５／０６００９８公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、従来の微小遅延部（可変遅延回路）においては、可変量が遅延設定データＤａｔａに対して直線と見なせる範囲（エラーが無視できる範囲、図１０（ｃ）においてはＡ−Ｂ間）で使用していたため、遅延素子１段で得られる遅延量が少なかった。このため、タイミング信号に付与される遅延量の精度が低下していた。【００１３】
しかも、遅延素子１段で得られる遅延量が少ないため、遅延量を広げるためには、その分遅延素子を増設する必要があり、回路規模が増大していた。
そして、このように遅延素子が増設されることで、消費電力が増加していた。【００１４】
本発明は、上記の事情にかんがみなされたものであり、遅延素子１段で得られる遅延量を遅延設定データに対して広く得ることができ、タイミング信号に付与される遅延量の精度を向上可能にして、回路規模の増大を抑え、消費電力を低減可能とする可変遅延回路、タイミング発生器及び半導体試験装置の提供を目的とする。
【課題を解決するための手段】
【００１５】
この目的を達成するため、本発明の可変遅延回路は、遅延設定データにもとづく電流量の電流を流すＤＡコンバータと、電流量にもとづく遅延量を所定の信号に与えて出力する遅延素子と、この遅延素子で流れる電流量とＤＡコンバータで流れる電流量とが同一となるように接続されたバイアス回路とを備えた可変遅延回路であって、ＤＡコンバータは、遅延設定データに対して双曲線の関係を有する電流を流す構成としてある。【００１６】
可変遅延回路をこのような構成とすると、ＤＡＣにて遅延設定データと電流との関係を双曲線（反比例）とすることができる。そして、電流と遅延時間とは双曲線の関係であることから、遅延時間と遅延設定データとを直線的な関係（リニア）とすることができる。これにより、遅延素子１段で得られる遅延量を広くすることができ、ひいては、タイミング信号に付与される遅延量の精度を向上させることができる。そして、遅延素子１段で得られる遅延量が広くなることから、回路規模の増大を抑え、消費電力を低減できる。【００１７】
また、本発明の可変遅延回路は、ＤＡコンバータが、遅延素子の可変範囲に相等するバイアス電圧が印加されたトランジスタと、このトランジスタから流れてきた電流を整数分の１に分流する分流回路とを備えた構成とすることができる。
可変遅延回路をこのような構成とすれば、遅延設定データと電流との関係を双曲線（反比例）とすることができる。【００１８】
また、本発明の可変遅延回路は、分流回路が、スイッチと電流源との対が複数段接続されており、電流源は、各段ごとに、バイナリで増加する個数のＮｃｈトランジスタを接続して構成された構成とすることができる。
可変遅延回路をこのような構成とすると、基準電流をバイナリで整数分の１倍ごと（１／１倍、１／２倍、１／３倍・・・）に分流できる。これにより、遅延設定データと電流との関係を双曲線とすることができる。【００１９】
また、本発明の可変遅延回路は、バイアス電圧を生成するバイアス電圧生成用ＤＡコンバータを備えた構成とすることができる。
可変遅延回路をこのような構成とすれば、バイアス電圧生成用ＤＡコンバータによりバイアス電圧を供給できる。【００２０】
また、本発明のタイミング発生器は、基準クロックのパルス数を計数して出力するカウンタと、タイミング信号の出力タイミングを示すタイミングセット信号を受け取り、当該タイミングセット信号の上位ビットに応じた制御信号と、当該タイミングセット信号の下位ビットに応じた制御信号とを出力するタイミングメモリと、カウンタから与えられた計数値がタイミングメモリから与えられた上位ビットの制御信号の値と一致した場合に、Ｈ論理の信号を出力する排他的論理和回路と、この排他的論理和回路から与えられる信号と基準クロックとの論理積を出力する論理積回路と、タイミングメモリからの下位ビットの制御信号にもとづいて遅延量信号を出力するリニアライズメモリと、論理積回路が出力する信号を遅延量信号にもとづき遅延させ、タイミング信号として外部に出力する可変遅延回路とを備えたタイミング発生器であって、可変遅延回路が、特許請求の範囲の請求項１〜請求項４のいずれかに記載の可変遅延回路からなる構成とすることができる。【００２１】
タイミング発生器をこのような構成とすると、可変遅延回路の微小遅延部における遅延素子１段の遅延量を、従来よりも格段に広く取ることができる。したがって、タイミング信号に付与される遅延量の精度を向上できるとともに、回路規模を縮小でき、消費電力を低減できる。【００２２】
また、本発明の半導体試験装置は、試験パターン信号を出力するパターン発生器と、タイミング信号を出力するタイミング発生器と、試験パターン信号を整形した試験信号をタイミング信号のタイミングに応じて被試験デバイスに与える波形整形器と、被試験デバイスが試験信号に応じて出力した出力信号とパターン発生器からの試験パターン信号とにもとづき被試験デバイスの特性を判定する判定部とを備えた半導体試験装置であって、タイミング発生器が、特許請求の範囲の請求項５記載のタイミング発生器からなる構成とすることができる。【００２３】
半導体試験装置をこのような構成とすれば、タイミング発生器からは高精度な遅延量を有したタイミング信号を得ることができる。
【発明の効果】
【００２４】
以上のように、本発明によれば、可変遅延回路のＤＡＣにおいて遅延設定データと電流とを双曲線（反比例）の関係にしたことで、遅延設定データと遅延量との関係を直線（リニア）にすることができる。このため、遅延素子１段で得られる遅延量を広くすることができる。したがって、回路規模の増大を抑制でき、消費電力を低減できる。
【図面の簡単な説明】
【００２５】
【図１】本発明の半導体試験装置の構成を示すブロック図である。
【図２】本発明の可変遅延回路（微小遅延部）の構成を示す回路図である。
【図３】本発明の可変遅延回路（微小遅延部）の詳細な回路構成を示す回路図である。
【図４】可変遅延回路（微小遅延部）における各信号等の関係を示す波形図であって、（ａ）は遅延設定データＤａｔａと電流Ｉｄとの関係、（ｂ）は電流Ｉｄと遅延時間Ｔｐｄとの関係、（ｃ）は遅延設定データＤａｔａと遅延時間Ｔｐｄとの関係をそれぞれ示す。
【図５】本発明の可変遅延回路（微小遅延部）の他の詳細な構成を示す回路図である。
【図６】従来のタイミング発生器の構成を示す回路図である。
【図７】従来の可変遅延回路の構成を示す回路図である。
【図８】従来の微小遅延部の構成を示す回路図である。
【図９】従来の微小遅延部の詳細な回路構成を示す回路図である。
【図１０】従来の微小遅延部における各信号等の関係を示す波形図であって、（ａ）は遅延設定データＤａｔａと電流Ｉｄとの関係、（ｂ）は電流Ｉｄと遅延時間Ｔｐｄとの関係、（ｃ）は遅延設定データＤａｔａと遅延時間Ｔｐｄとの関係をそれぞれ示す。
【発明を実施するための最良の形態】
【００２６】
以下、本発明に係る可変遅延回路、タイミング発生器及び半導体試験装置の好ましい実施形態について、図面を参照して説明する。【００２７】
まず、本発明の可変遅延回路、タイミング発生器及び半導体試験装置の実施形態について、図１、図２を参照して説明する。
図１は、本実施形態の半導体試験装置の構成を示すブロック図、図２は、タイミング発生器の有する可変遅延回路の構成を示す回路図である。【００２８】
図１に示すように、半導体試験装置１は、パターン発生器１０と、波形整形器２０と、タイミング発生器３０と、判定部４０とを備えている。
パターン発生器１０は、電子デバイス（ＤＵＴ）２を試験するために試験パターンを生成し、波形整形器２０に供給（出力）する。
波形整形器２０は、受け取った試験パターンを整形した試験信号を、タイミング発生器３０から与えられるタイミング信号のタイミングに応じて電子デバイス（被試験デバイス）２に供給する。【００２９】
タイミング発生器３０は、例えば、遅延回路であって、与えられる基準クロックを所望の遅延量だけ遅延させ、タイミング信号として波形整形器２０に供給する。これにより、波形整形器２０が試験信号を供給するタイミングを制御する。
判定部４０は、電子デバイス２が試験信号に応じて出力する出力信号と、パターン発生器１０から与えられる期待値信号とを比較することにより、電子デバイス２の有する所定の特性の良否を判定する。【００３０】
タイミング発生器３０は、カウンタ３１と、タイミングメモリ３２と、排他的論理和回路３３と、論理積回路３４と、リニアライズメモリ３５と、可変遅延回路５０とを有している。
なお、これらのうちカウンタ３１、タイミングメモリ３２、排他的論理和回路３３、論理積回路３４、リニアライズメモリ３５については、図６に示す従来のタイミング発生器１００におけるカウンタ１１０、タイミングメモリ１２０、排他的論理和回路１３０、論理積回路１４０、リニアライズメモリ１５０と同様の機能を有しているため、ここでの説明は省略する。【００３１】
可変遅延回路５０は、図２に示すように、ＤＡＣ（ＨｙｐｅｒｂｏｌｉｃＤＡコンバータ）５１と、ＢＩＡＳ５２と、遅延素子５３とを有している。そして、遅延素子５３は、バッファ５４と、電流源５５，５６とを有している。
なお、可変遅延回路５０は、さらに、バッファ５７（図示せず）と、マルチプレクサ５８（図示せず）とを有しているが、これらバッファ５７とマルチプレクサ５８は、図７に示すバッファ１６１−１〜１６１−ｎやマルチプレクサ１６２と同様の機能を有しているため、ここでの説明は省略する。【００３２】
ＤＡＣ５１は、図３に示すように、Ｐｃｈトランジスタ５１ａと、分流回路５１ｂとを有している。
Ｐｃｈトランジスタ５１ａのゲートには、遅延素子５３の可変範囲に相等するバイアス電圧が印加される。【００３３】
分流回路５１ｂは、スイッチＳと電流源との対が縦積みに接続された（Ｐｃｈトランジスタに対してそれぞれが直列に接続された）ものであり、各対ごとに、バイナリコードの個数の電流源が接続されている（例えば、＊１、＊２、・・・、＊２ｎ−１）。また、各Ｎｃｈトランジスタは、基準となるＮｃｈトランジスタとカレントミラー接続されている。【００３４】
各対におけるスイッチＳ（Ｓ０〜Ｓｎ）の開閉によって、Ｎｃｈトランジスタ１個あたりは、Ｐｃｈトランジスタが流す基準の電流の１〜（１／２ｎ）倍の電流に分流される。
そして、カレントミラー接続により、Ｎｃｈトランジスタ１個あたりに流れる電流、すなわち、遅延設定データＤａｔａとの関係が双曲線（反比例）である電流Ｉｄを遅延素子５３にミラーすることができる。【００３５】
この本発明の可変遅延回路５０と従来の可変遅延回路１７０との相違点は、ＤＡＣのＤａｔａ−電流の特性を双曲線とする点にある（図４（ａ）、図１０（ａ））。そして、遅延素子の電流−伝播遅延時間の関係は双曲線であるため（図４（ｂ））、本発明では、Ｄａｔａ−伝播遅延時間の特性はリニアになる（図４（ｃ））。【００３６】
なお、従来のＤＡＣ１７１における遅延設定データＤａｔａと電流Ｉｄとの関係（式１）、従来の遅延素子１７３における遅延設定データＤａｔａと遅延時間Ｔｐｄとの関係（式２）、本発明のＤＡＣ５１における遅延設定データＤａｔａと電流Ｉｄとの関係（式３）、本発明の遅延素子５３における遅延設定データＤａｔａと遅延時間Ｔｐｄとの関係（式４）をそれぞれ式で示す。
（従来）
ＤＡＣ    Ｉｄ＝ａ×Ｄａｔａ                                  ・・・（式１）
遅延素子  Ｔｐｄ＝ｂ／Ｉｄ＝（ｂ／ａ）×（１／Ｄａｔａ）      ・・・（式２）
（本発明）
ＤＡＣ    Ｉｄ＝ｃ／Ｄａｔａ                                  ・・・（式３）
遅延素子  Ｔｐｄ＝（ｂ／Ｉｄ）＝（ｂ／ｃ）×Ｄａｔａ          ・・・（式４）【００３７】
次に、本発明の可変遅延回路の動作について、図２を参照して説明する。
可変遅延回路５０のＤＡＣ５１において、リニアライズメモリ１５０からの遅延設定データＤａｔａに応じた電流Ｉｄが流れる。
ＢＩＡＳ５２は、ＤＡＣ５１と遅延素子５３とをカレントミラー接続する。このため、ＤＡＣ５１に流れた電流Ｉｄの整数倍（同図においては１倍）の電流Ｉｄが遅延素子５３に流れる。
そして、遅延素子５３では、電流Ｉｄの値にもとづく遅延量Ｔｐｄがタイミング信号に与えられて出力される。【００３８】
ここで、ＤＡＣ５１における遅延設定データＤａｔａと電流Ｉｄとの関係は、図４（ａ）に示すように双曲線（反比例）となる。そして、電流Ｉｄと遅延量Ｔｐｄとの関係は、同図（ｂ）に示すように双曲線（反比例）である。このため、遅延設定データＤａｔａと遅延量Ｔｐｄとの関係は、同図（ｃ）に示すように直線となる。
このように、遅延設定データＤａｔａと遅延量Ｔｐｄとは直線の関係となるため、遅延素子１段で得られる遅延量を広くすることができる。【００３９】
なお、可変範囲に相当するＢＩＡＳ電圧（バイアス電圧）は、図５に示すように、基準ＢＩＡＳ生成ＤＡＣ（バイアス電圧生成用ＤＡコンバータ）６０を用いて生成され、可変範囲生成ＤＡＣ７０を介して、可変遅延回路５０のＤＡＣ５１のＰｃｈトランジスタに印加される。【００４０】
以上説明したように、本実施形態の可変遅延回路、タイミング発生器及び半導体試験装置によれば、遅延設定データと電流とが双曲線（反比例）の関係となるＤＡＣを備えたため、遅延設定データと遅延量との関係を直線（リニア）にすることができる。これにより、遅延素子１段で得られる遅延量を広くすることができる。したがって、回路規模の増大を抑制でき、消費電力を低減できる。【００４１】
以上、本発明の可変遅延回路、タイミング発生器及び半導体試験装置の好ましい実施形態について説明したが、本発明に係る可変遅延回路、タイミング発生器及び半導体試験装置は上述した実施形態にのみ限定されるものではなく、本発明の範囲で種々の変更実施が可能であることは言うまでもない。
例えば、上述した実施形態では、タイミング発生器に備えられた可変遅延回路について説明したが、可変遅延回路は、タイミング発生器に備えることに限るものではなく、従来から可変遅延回路が備えられた装置や機器（例えば、デジタルＤＬＬ（遅延ロックループ回路）やＰＬＬ（位相ロックループ回路）など）に利用できる。
【産業上の利用可能性】
【００４２】
本発明は、信号に所定量の遅延を与えて出力する遅延回路に利用可能である。
【図１】
2008023624.tif 000003
【図２】
2008023624.tif 000004
【図３】
2008023624.tif 000005
【図４】
2008023624.tif 000006
【図５】
2008023624.tif 000007
【図６】
2008023624.tif 000008
【図７】
2008023624.tif 000009
【図８】
2008023624.tif 000010
【図９】
2008023624.tif 000011
【図１０】
2008023624.tif 000012
【国際調査報告】
2008023624.tif 000013
2008023624.tif 000014
2008023624.tif 000015