(57)【要約】  入力信号に歪補償係数を用いて歪補償処理を施すプリディストーション部、歪補償前の入力信号を遅延する遅延部、遅延部から出力する歪補償前の入力信号と歪デバイスの出力側からフィードバックされるフィードバック信号とに基づいて歪補償係数を更新する歪補償係数更新部、歪デバイスとフィードバックループで生じる遅延時間を推定して遅延部に設定するDLL回路を備えた歪補償装置における遅延時間推定方法である。DLL回路は、隣接する２つの入力信号を前信号、後信号と定義するとき、前信号、後信号およびフィードバック信号の振幅をそれぞれ抽出し、前信号とフィードバック信号の振幅積、後信号とフィードバック信号の振幅積を演算し、振幅積の差を遅延時間推定値として出力する。
2008114346.tif 000002
【特許請求の範囲】
【請求項１】
入力信号に歪補償係数を用いて歪補償処理を施すプリディストーション部、歪補償前の入力信号を遅延する遅延部、前記遅延部から出力する歪補償前の入力信号と歪デバイスの出力側からフィードバックされるフィードバック信号とに基づいて歪補償係数を更新する歪補償係数更新部、更新された歪補償係数を入力信号に対応させて記憶する歪補償係数記憶部、及び前記歪デバイスとフィードバックループで生じる遅延時間を推定して前記遅延部に設定する設定回路を備えた歪補償装置において、
前記設定回路は、隣接する２つの入力信号を前信号、後信号と定義するとき、前信号、後信号および前記フィードバック信号の振幅をそれぞれ抽出する振幅抽出部と、
該前信号とフィードバック信号との第１振幅積と、該後信号とフィードバック信号との第２振幅積とを演算する演算部と、
前記振幅積の差をもとに推定された前記遅延時間を出力する遅延時間推定部と、
を備えることを特徴とする歪補償装置。
【請求項２】
前記振幅抽出部は、前記各信号のＩ軸およびＱ軸の振幅を該Ｉ軸成分およびＱ
軸成分の絶対値により算出する絶対値回路と、
を備えることを特徴とする請求項1記載の歪補償装置。
【請求項３】
前記振幅抽出部は、前記信号のＩ軸およびＱ軸の振幅を加算することにより該
信号の振幅を抽出する加算部、
を備えることを特徴とする請求項２記載の歪補償装置。
【請求項４】
前記演算部は、
信号毎に、前記信号振幅より一定値を減算する減算部、
前記減算部の減算結果の符号を抽出する符号抽出部、
前記前信号とフィードバック信号のそれぞれに対応する前記符号の論理積を前記第１振幅積として出力すると共に、前記後信号とフィードバック信号のそれぞれに対応する前記符号の論理積を前記第２振幅積として出力する論理回路、
を備えたことを特徴とする請求項１記載の歪補償装置。
【請求項５】
前記入力信号がOFDM変調信号の場合、前記一定値は該OFDM変調信号の１OFDMシンボルの平均値を演算する平均値演算部、
を有することを特徴とする請求項４記載の歪補償装置。
【請求項６】
前記遅延時間推定部は、前記第１振幅積に応じた論理積と、前記第２振幅積に応じた論理積との排他的論理和演算結果を前記遅延時間推定値として出力する排他的論理和演算回路、
を備えたことを特徴とする請求項４記載の歪補償装置。
【請求項７】
前記遅延時間推定部は、前記排他的論理和演算回路の出力が”１”であるか“０”であ
るかに基づいて遅延時間推定値を増減する増減回路、
を備えたことを特徴とする請求項６記載の歪補償装置。
【請求項８】
入力信号に歪補償係数を用いて歪補償処理を施すプリディストーション部、歪補償前の入力信号を遅延する遅延部、前記遅延部から出力する歪補償前の入力信号と歪デバイスの出力側からフィードバックされるフィードバック信号とに基づいて歪補償係数を更新する歪補償係数更新部、更新された歪補償係数を入力信号に対応させて記憶する歪補償係数記憶部、前記歪デバイスとフィードバックループで生じる遅延時間を推定して前記遅延部に設定するDLL(Delay Locked Loop)回路を備えた歪補償装置における遅延時間推定方法において、
隣接する２つの入力信号を前信号、後信号と定義するとき、前信号、後信号および前記フィードバック信号の振幅をそれぞれ抽出する第１ステップ、
前記前信号とフィードバック信号の振幅積(第１振幅積)、後信号とフィードバック信号の振幅積（第２振幅積)を演算する第２ステップ、
前記振幅積の差を前記遅延時間推定値として出力する第３ステップ、
を備えることを特徴とする遅延時間推定方法。
【請求項９】
前記第１ステップは、
前記各信号のＩ軸成分およびＱ軸成分の絶対値により該Ｉ軸およびＱ軸の振幅
を算出するステップ、
前記信号のＩ軸およびＱ軸の振幅を加算することにより該信号の振幅を抽出す
るステップ、
を備え、前記第２ステップは、
信号毎に、前記信号振幅より一定値を減算するステップ、
前記減算部の減算結果の符号を抽出するステップ、
前記前信号とフィードバック信号のそれぞれに対応する前記符号の論理積を前記第１振幅積として出力すると共に、前記後信号とフィードバック信号のそれぞれに対応する前記符号の論理積を前記第２振幅積として出力するステップ、
を備え、前記第３ステップは、
前記第１振幅積に応じた論理積と、前記第２振幅積に応じた論理積との排他的論理和演算結果を前記遅延時間推定値として出力するステップ、
を備えることを特徴とする請求項８記載の遅延時間推定方法。
【請求項１０】
前記排他的論理和演算の出力が”１”であるか“０”であるかに基づいて前記遅延時間推定値を増減して前記遅延部に設定する第４ステップ、
を有することを特徴とする請求項９記載の遅延時間推定方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、歪補償装置及びその遅延時間推定方法に係わり、特に、送信装置の送信用増幅器などの歪デバイスの歪を前もっと補償する歪補償装置（プリディストータ）およびその遅延時間推定方法に関する。
【背景技術】
【０００２】
近年、無線通信において、ディジタル化による高能率伝送が多く用いられるようになってきている。かかる無線通信において、送信側特にパワー増幅器の増幅特性を直線化して非線型歪を抑え、隣接チャネル漏洩電力を低減する技術が重要であり、また線型性に劣る増幅器を使用し電力効率の向上を図る場合はそれによる歪発生を補償する技術が必須である。
図９は従来の無線送信機における送信装置の一例を示すブロック図であり、送信信号発生装置１はシリアルのディジタルデータ列を送出し、シリアル／パラレル変換器(S／P変換器)２はディジタルデータ列を１ビットづつ交互に振り分けて同相成分信号（Ｉ信号：In-phase component)と直交成分信号(Ｑ信号：Quadrature component)の２系列に変換する。ＤＡ変換器３はＩ信号、Ｑ信号のそれぞれをアナログのベースバンド信号に変換して直交変調器４に入力する。直交変調器４は入力されたＩ信号、Ｑ信号（送信ベースバンド信号）にそれぞれ基準搬送波とこれを９００移相した信号を乗算し、乗算結果を加算することにより直交変調を行って出力する。周波数変換器５は直交変調信号と局部発振信号をミキシングして周波数をアップコンバートし、電力増幅器（HPA）６は周波数変換器５から出力された無線信号を電力増幅して空中線（アンテナ）７より空中に放射する。【０００３】
W-CDMA等の移動通信において、電力増幅器（HPA）６の入出力特性は次式
Pout=ｋ・Pin    (1)
であらわせるように線形であることが望ましい。ただし、Poutは出力電力、Pinは入力電力、kは比例定数である。しかし、送信装置の送信電力は10W〜数10Wと大きく、電力増幅器６の入出力特性は実際には次式
Pout=fNL・ｋ・Pin    (2)
で与えられ、図１０（ａ）の（2）で示すように非直線性になる。ただし、fNLは歪関数である。この非直線特性により非線形歪が発生し、送信周波数ｆ０周辺の周波数スペクトラムは図１０（ｂ)の実線に示すようにサイドローブが持ち上がり、隣接チャネルに漏洩し、ACLR(Adjacent Channel Leakage Ratio)が増大し、隣接妨害を生じる。すなわち、非線形歪により図１０（ｂ）に示すように送信波が隣接周波数チャネルに漏洩する電力が大きくなってしまう。この漏洩電力は、他チャネルに対して雑音となり、そのチャネルの通信品質を劣化させてしまう。よって、厳しく規定されている。
漏洩電力は、例えば電力増幅器の線型領域で小さく、非線形領域で大きくなる。そこで、高出力の電力増幅器とするためには、線形領域を広くする必要がある。しかし、このためには実際に必要な能力以上の増幅器が必要となり、コスト及び装置サイズにおいて不利となる問題がある。そこで、電力増幅器の非直線性に起因する歪を補償する歪補償機能つきの送信装置が採用されている。この歪補償は、前もって入力信号にfNL-1の歪補償係数を乗算することにより行う。【０００４】
図１１はDSP（Digital Signal Processor）を用いたディジタル非線形歪補償機能を備えた送信装置のブロック図であり、図９と同一部分には同一符号を付している。送信信号発生装置１から送出されるディジタルデータ群（送信信号）は、S／P変換器２においてＩ信号、Ｑ信号の２系列に変換されてDSPで構成される歪補償部８に入力される。歪補償部８は、送信信号ｘ(t)のパワーレベルpi (i=0〜1023)に応じた歪補償係数h(pi)を記憶する
歪補償係数記憶部８ａ、送信信号のパワーレベルに応じた歪補償係数h(pi)を用いて該送信信号に歪補償処理（プリディストーション）を施すプリディストーション部８ｂ、送信信号ｘ(t)と後述する直交検波器で復調された復調信号（フィードバック信号）ｙ(t)を比較し、その差が零となるように歪補償係数h(pi)を演算、更新する歪補償係数演算部８ｃを備えている。
歪補償部８でプリディストーション処理を施された送信信号はDA変換器３に入力する。DA変換器３は入力されたＩ信号とＱ信号をアナログのベースバンド信号に変換して直交変調器４に入力する。直交変調器４は入力されたＩ信号、Ｑ信号にそれぞれ基準搬送波とこれを９００移相した信号を乗算し、乗算結果を加算することにより直交変調を行って出力する。周波数変換器５は直交変調信号と局部発振信号をミキシングして周波数をアップコンバートし、電力増幅器（HPA）６は周波数変換器５から出力された無線信号を電力増幅して空中線（アンテナ）７より空中に放射する。【０００５】
送信信号の一部は方向性結合器９を介して周波数変換器１０に入力され、ここで周波数変換されて直交検波器１１に入力される。直交検波器１１は入力信号にそれぞれ基準搬送波とこれを９０°移相した信号を乗算して直交検波を行い、送信側におけるベースバンドのＩ、Ｑ信号を再現してＡＤ変換器１２に入力する。ＡＤ変換器１２は入力されたＩ，Ｑ信号をディジタルに変換して歪補償部８に入力する。歪補償部８はLMS（Least Mean Square)アルゴリズムを用いた適応信号処理により歪補償前の送信信号と直交検波器１１で復調されたフィードバック信号を比較し、その差が零となるように歪補償係数h(pi)を演算して更新する。以後、上記動作を繰り返すことにより、電力増幅器（HPA）６の非線形歪を抑えて隣接チャネル漏洩電力を低減する。【０００６】
図１２は適応LMSによる歪補償処理の説明図であり、変復調部、周波数変換部などの図示を省略している。１５ａは送信信号ｘ(t)に歪補償係数ｈn(p)を乗算する乗算器（図１１のプリディストーション部８ｂに対応）、１５ｂは歪補償された信号をアナログに変換するDA変換器、６は歪関数fNL(p)を有する電力増幅器（HPA）、１５ｄは電力増幅器からの出力信号ｙ(t)を帰還する帰還系、１５ｅはフィードバック信号をディジタルに変換するAD変換器、１５ｆは送信信号ｘ(t)(=I(t)+jQ(t))のパワーｐ（＝|ｘ(t)|2）を演算し、該パワーｐを歪補償係数記憶部の読み込みアドレスとして出力するパワー演算部、１５ｇは送信信号ｘ(t)の各パワーに応じた歪補償係数を記憶する歪補償係数記憶部（図１１の歪補償係数記憶部８ａに対応）であり、送信信号ｘ(t)のパワーｐに応じた歪補償係数hn(p)を出力すると共に、LMSアルゴリズムにより求まる歪補償係数ｈn+1(p)で古い歪補償係数hn(p)を更新する。
１５ｈはLMSアルゴリズムにより歪補償係数ｈn+1(p)を演算する歪補償係数演算部、１５ｉは歪補償係数ｈn+1(p)を歪補償係数記憶部１５ｇに書き込む書き込みアドレス発生用の遅延回路であり、パワー演算部１５ｆとでアドレス生成部１５ｊを構成する。１５ｋは送信信号x(t)の遅延時間を調整する遅延回路であり、送信信号ｘ(t)とフィードバック信号ｙ(t)が同時に歪補償係数演算部１５ｈに入力するよう送信信号ｘ(t)の遅延時間を制御する。１５ｍは送信信号ｘ(t)の遅延時間を設定するDLL(Delay Locked Loop)回路である。【０００７】
歪補償係数演算部１５ｈにおいて、２１は歪補償前の送信信号ｘ(t)とフィードバック信号ｙ(t)の差ｅ(t)を出力する減算器、２２は演算回路であり、誤差ｅ(t)とステップサイズパラメータμを乗算する乗算器２２ａ、共役複素信号ｙ＊(t)を出力する共役複素信号出力部２２ｂ、歪補償係数hn(p)を出力するタイミングを調整する遅延回路２２ｃ、ｈn(p)とｙ＊(t)の乗算を行う乗算器２２ｄ、μｅ(t)とｕ＊(t)の乗算を行う乗算器２２e、歪補償係数ｈn(p)とμｅ(t)ｕ＊(t)を加算する加算器２２ｆを有している。上記構成により、以下に示すLMS演算が行われる。
ｈｎ＋１(p)＝hn(p)＋μｅ(t)ｕ*(t)
ｅ(t)＝ｘ(t)−ｙ(t)
ｙ(t)＝hn(p)ｘ(t)ｆ(p)
ｕ(t)＝ｘ(t)ｆ(p)＝hn(p)ｙ*(t)
ｐ＝｜ｘ(t)｜2
ただし、ｘ，ｙ，ｆ，ｈ，ｕ，ｅは複素数、＊は共役複素数である。上記演算処理を行うことにより、送信信号ｘ(t)とフィードバック信号ｙ(t)の差信号ｅ(t)が最小となるように歪補償係数h(p)が更新され、最終的に最適の歪補償係数値に収束し、電力増幅器６の歪が補償される。【０００８】
上記の歪補償装置においては、送信信号x（t）の遅延時間が重要であり、該送信信号x（t）とフィードバック信号ｙ(t)が同時に歪補償係数演算部１５ｈに入力する必要があり、ACLRレベルを−50dB以下にするには、遅延時間の最大誤差を3〜5％に抑える必要がある。図１３は遅延時間の最大誤差をパラメータとしたときの送信増幅器HPAの無線信号パワースペクトラムであり、横軸は中心周波数f0からのオフセット周波数である。Aは歪のない送信増幅器の特性、Bは歪補償しない場合の特性、Cは遅延時間の最大誤差が0％の特性、Dは遅延時間の最大誤差が50％の特性、Eは遅延時間の最大誤差が10％の特性、Fは遅延時間の最大誤差が5％の特性、Gは遅延時間の最大誤差が３％の特性である。この図１３よりACLRレベルを−50dB以下にするには、遅延時間の最大誤差を3〜5％に抑える必要があることがわかる。【０００９】
遅延時間を精度良く設定するために、DLL回路１５ｍ（図１２）が使用される（特許文献１、および非特許文献１参照）。図１４は特許文献１で開示するDLL回路の構成図である。
DS-CDMA技術を用いた通信において、移動局は送信側拡散符号の位相を１チップ以内の精度で検出し(同期捕捉)、以後、該位相に同期して受信側における逆拡散のための拡散符号列を発生して逆拡散を行う。ところで、同期捕捉しても何もしなければ変調や雑音の影響で同期位置を見失ってしまう。このため、一度同期捕捉に成功した受信信号に対して受信側の拡散符号列が時間ずれを起こさないように制御する必要がある（同期追跡）。かかる同期追跡回路としDLL回路が知られている。図１４はこのDLL回路を使用して遅延時間の変動に対する制御を行う。なお、はじめに図１５、図１６を参照してDLLの原理を説明する。【００１０】
図１５において、３１ａはチップ周波数で変化するPN系列（参照拡散符号）Ａを発生するPN発生器であり、PN系列Ａは１周期Nチップで構成され、１シンボル期間（＝N・Tc）毎に循環的に発生するようになっている。３１ｂは１チップ周期Tc分だけPN系列（参照拡散符号）Ａを遅延してPN系列Ａ′を出力する遅延回路、３１ｃはPN発生器より出力するPN系列Ａと受信拡散データ列Ｂをチップ毎に乗算する乗算器、３１ｄは１チップ遅延したPN系列Ａ′と受信拡散データ列Ｂをチップ毎に乗算する乗算器、３１ｅは乗算器３１ｃの出力と乗算器３１ｄの出力の符号を反転したものを加算する加算器、３１ｆはローパスフィルタ、３１ｇは電圧制御発振器（VCO）で、ローパスフィルタ出力に基づいてクロック周波数（チップ周波数）を可変するものである。
乗算器３１ｃ及びローパスフィルタ３１ｆはPN系列Ａと受信拡散データ列Ｂの相関を演算する機能を備え、PN系列Ａと受信拡散データ列Ｂの位相が一致していれば最大になり図１６（A）に示すように１シンボル（＝Ｎチップ）毎に１チップ周期幅の相関値Ｒ(τ)＝１を出力し、位相が１チップ周期以上ずれると相関値R（τ）は1/Nになる。乗算器３１ｄ及びローパスフィルタ３１ｆは１チップ周期遅延したPN系列Ａ′と受信拡散データ列Ｂの相関を演算する機能を備え、PN系列Ａ′と受信拡散データ列Ｂの位相が一致していれば最大になり図１６（B）に示す相関値Ｒ(τ)を出力し、位相が１チップ周期以上ずれると相関値R（τ）は1/Nになる。加算器３１eは乗算器３１ｃの出力と乗算器３１ｄの出力の符号を反転したものを加算することにより、位相差τに対して図１６（C）に示すSカーブ特性を有する信号を、ローパスフィルタ３１fを介して出力する。
電圧制御発振器３１ｇは、ローパスフィルタ出力に基づいて位相差τが０となるようにクロック周波数を制御する。例えば、PN系列（参照拡散符号）Ａの位相が受信拡散符号Ｂに対して進めばクロック周波数を小さくして位相差が０となるように制御し、又、PN系列（参照拡散符号）Ａの位相が受信拡散符号Ｂに対して遅れればクロック周波数を高くして位相差が０となるように制御する。【００１１】
図１４のDLL回路１５mは、図１５の点線枠内の構成を用い、PN系列Aの代わりに送信信号x(t)を用い、受信信号Bの代わりにＡＤ変換器１５ｅから出力するフィードバック信号を用い、フィルタ出力Ｃを遅延部１５kに入力する。遅延部３１bは送信信号x(t)の信号間隔をTとすれば、時間T分、送信信号x(t)を遅延するものである。したがって、隣接する２つの入力信号を前信号A′、後信号Aと定義すれば、後信号Aが乗算器３１ｃに入力し、前信号A′が乗算器３１ｄに入力する。
予め遅延部１５kに遅延時間誤差が所定％になるように遅延時間を設定し、かかる状態においてDLL回路１５mを作動させる。DLL回路１５mは、DLLの原理でローパスフィルタ31fを介してA′×B−A×Bの差信号Cを出力し、該差信号Cを遅延時間推定値として遅延部１５ｋに設定する。DLL回路１５mは、A′×B−A×B＝０となるようにフィードバック制御を継続し、差信号Cが送信電力増幅器(HPA）６とフィードバック系で生じる遅延時間Δと一致すれば、A′×B−A×B＝０となる。【００１２】
ところで、DLL回路に入力する送信信号A及びフィードバック信号Bは共に複素数であり、位相を考慮する必要があるため乗算器３１ｃ，３１ｄ及びその他の構成が複雑になる問題がある。このため、ASIC (Application Specific Integrated Circuit，特定用途向け集積回路)やFPGA (Field Programable Gate Array）におけるゲート数が増大し、回路が高価となる問題がある。
以上から、本発明の目的は、DLL回路を構成するゲート数を減少することである。
本発明の別の目的は、DLL回路の構成を簡単化でき、しかも、DLL回路より乗算器を不要にすることである。
本発明の別の目的は、初期遅延誤差が広くても、該誤差を効率よく補正することである。
【特許文献１】特開2001−189685号公報
【非特許文献１】Baougo Yang at al. "Timing Recovery for OFDM Transmission," IEEE JOURNAL ON SELECTED AREAS IN COMMUNICATIONS, VOL 18, No 11, NOVEMBER 2000.
【発明の開示】
【００１３】
・歪補償装置
本発明の第１の態様は、入力信号に歪補償係数を用いて歪補償処理を施すプリディストーション部、歪補償前の入力信号を遅延する遅延部、前記遅延部から出力する歪補償前の入力信号と歪デバイスの出力側からフィードバックされるフィードバック信号とに基づいて歪補償係数を更新する歪補償係数更新部、更新された歪補償係数を入力信号に対応させて記憶する歪補償係数記憶部、前記歪デバイスとフィードバックループで生じる遅延時間を推定して前記遅延部に設定するDLL(Delay Locked Loop)回路を備えた歪補償装置である。
この歪補償装置において、DLL回路は、隣接する２つの入力信号を前信号、後信号と定義するとき、前信号、後信号および前記フィードバック信号の振幅をそれぞれ抽出する振幅抽出部、前記入力信号とフィードバック信号の振幅積(第１振幅積)、後信号とフィードバック信号の振幅積（第２振幅積)を演算する演算部、前記振幅積の差を前記遅延時間推定値として出力する遅延時間推定部を備えている。
前記振幅抽出部は、前記各信号のＩ軸およびＱ軸の振幅を該Ｉ軸成分およびＱ
軸成分の絶対値により算出する絶対値回路、前記信号のＩ軸およびＱ軸の振幅を
加算することにより該信号の振幅を抽出する加算部、を備えている。
前記演算部は、信号毎に、前記信号振幅より一定値を減算する減算部、前記減算部の減算結果の符号を抽出する符号抽出部、前記前信号とフィードバック信号のそれぞれに対応する前記符号の論理積を前記第１振幅積として出力すると共に、前記後信号とフィードバック信号のそれぞれに対応する前記符号の論理積を前記第２振幅積として出力する論理回路、を備えている。
前記遅延時間推定部は、前記第１振幅積に応じた論理積と、前記第２振幅積に応じた論理積との排他的論理和演算結果を前記遅延時間推定値として出力する排他的論理和演算回路を備えている。
【００１４】
・遅延時間推定方法
本発明の第２の態様は、前記歪補償装置の遅延時間推定方法であり、（1）隣接する２つの入力信号を前信号、後信号と定義するとき、前信号、後信号および前記フィードバック信号の振幅をそれぞれ抽出する第１ステップ、（2）前記入力信号とフィードバック信号の振幅積(第１振幅積)、後信号とフィードバック信号の振幅積（第２振幅積)を演算する第２ステップ、（3）前記振幅積の差を前記遅延時間推定値として出力する第３ステップを備えている。
前記第１ステップは、(1)前記各信号のＩ軸成分およびＱ軸成分の絶対値によ
り害Ｉ軸およびＱ軸の振幅を算出するステップ、（2）前記信号のＩ軸およびＱ
軸の振幅を加算することにより該信号の振幅を抽出するステップを備え、前記第２ステップは、（１）信号毎に、前記信号振幅より一定値を減算するステップ、（2）m前記減算部の減算結果の符号を抽出するステップ、（3）前記前信号とフィードバック信号のそれぞれに対応する前記符号の論理積を前記第１振幅積として出力すると共に、前記後信号とフィードバック信号のそれぞれに対応する前記符号の論理積を前記第２振幅積として出力するステップを備え、前記第３ステップは、（1）前記第1振幅積荷応じた論理積と、前記第２振幅積に応じた論理積との排他的論理和演算結果を前記遅延時間推定値として出力するステップ、を備えている。
【図面の簡単な説明】
【００１５】
【図１】本発明のDLL回路を適用する歪補償装置の全体の構成図である。
【図２】本発明の非コヒーレント（non-coherent）なDLL回路の構成図である。
【図３】第１のDLL回路における振幅抽出部である。
【図４】本発明の第２のDLL回路の構成図である。
【図５】第２のDLL回路における振幅抽出部である。
【図６】第２のDLL回路におけるバイポラー信号発生部である。
【図７】第２DLL回路を備えた歪補償装置の送信増幅器HPAの無線信号パワースペクトラムである。
【図８】初期遅延時間誤差の説明図である。
【図９】従来の無線送信機における送信装置の一例を示すブロック図である。
【図１０】電力増幅器の入出力特性説明図である。
【図１１】ディジタル非線形歪補償機能を備えた送信装置のブロック図である。
【図１２】適応LMSによる歪補償処理の説明図である。
【図１３】送信増幅器HPAの無線信号パワースペクトラムである。
【図１４】DLL回路の一般的構成図である。
【図１５】DLL回路説明図である。
【図１６】DLLの原理説明図である。
【発明を実施するための最良の形態】
【００１６】
（A）本発明のDLL回路を適用する歪補償装置
図１は本発明のDLL回路を適用する歪補償装置の全体の構成図である。
図示しない送信信号発生装置から送出される送信信号x(t)(=I(t)+jQ(t))は、歪補償部５１に入力される。歪補償部５１は、歪補償係数記憶部(LUT)51ａ、プリディストーション部51ｂ、歪補償係数演算部51ｃ、アドレス生成部51d、遅延回路51ｅ、DLL(Delay Locked Loop)回路51ｆを備えている。歪補償係数記憶部(LUT)51ａは、送信信号ｘ(t)のパワーレベルpi (i=0〜1023)に応じた歪補償係数h(pi)を記憶し、プリディストーション部51ｂは、送信信号のパワーレベルに応じた歪補償係数を用いて該送信信号に歪補償処理を施す。歪補償係数演算部51ｃは、送信信号ｘ(t)と後述する直交検波器で復調された復調信号（フィードバック信号）ｙ(t)（＝I′(t)+jQ′(t))を比較し、その差が零となるように歪補償係数h(pi)を演算し、歪補償係数記憶部(LUT)51ａに記憶されている歪補償係数を更新する。アドレス生成部51dは、送信信号ｘ(t)のパワーレベル（＝I*I+Q*Q）を計算し、該パワーを歪補償係数記憶部51aへの読み込み/書き込みアドレスとして発生する。遅延回路51ｅは送信信号x(t)の遅延時間を調整し、送信信号ｘ(t)とフィードバック信号ｙ(t)が同時に歪補償係数演算部51cに入力するよう送信信号ｘ(t)の遅延時間を制御し、DLL(Delay Locked Loop)回路51ｆは送信信号ｘ(t)の遅延時間を設定する。
歪補償係数記憶部(LUT)51ａは複素の入力信号のI成分、Q成分毎に歪補償係数を出力し、プリディストーション部51ｂは入力信号のI成分、Q成分に歪補償係数をそれぞれ乗算する乗算器MP1，MP2を備え、遅延回路51ｅも入力信号のI成分、Q成分をそれぞれ遅延する遅延部DL1,DL2を有している。歪補償係数演算部51ｃは、送信信号ｘ(t)とフィードバック信号ｙ(t)（＝I′(t)+jQ′(t))の実数部、虚数部の差ER1,ER2を演算する誤差演算部SB1,SB2と、それぞれの差が零となるように歪補償係数を演算、更新する歪補償係数更新部DCUを備えている。【００１７】
歪補償部５１はプリディストーション処理を施した送信信号は直交変調部５２に入力する。直交変調部５２は入力されたＩ信号、Ｑ信号にそれぞれに基準搬送波とこれを９００移相した信号を乗算し、乗算結果を加算することにより直交変調を行うと共に、周波数をベースバンド周波数から無線周波数にアップコンバートして電力増幅器（HPA）５３に入力する。電力増幅器（HPA）53は入力された無線信号を電力増幅して空中線（アンテナ）より空中に放射する。
送信信号の一部は直交復調部５４に入力され、直交復調部５４は入力信号を無線信号からベースバンド信号に周波数変換し、しかる後、基準搬送波とこれを９００移相した信号を乗算して直交検波を行い、送信側におけるベースバンドのＩ、Ｑ信号を再現して歪補償部５１に入力する。歪補償部５１は、LMS（Least Mean Square)アルゴリズムを用いた適応信号処理により歪補償前の送信信号と直交検波部５４で復調したフィードバック信号を比較し、その差が零となるように歪補償係数を演算して更新する。以後、上記動作を繰り返すことにより、電力増幅器（HPA）５３の非線形歪を抑えて隣接チャネル漏洩電力を低
減する。【００１８】
（B）第１のDLL回路
図２は本発明の非コヒーレント（non-coherent）なDLL回路の第１の構成図である。このDLL回路は時間領域のアーリ/レート技術（early-late technique）に基づいた位相ロックループであり、ゆっくりと変わる遅延変動に自動的に追跡するための良好な追跡能力を有している。なお、時間間隔Tの送信信号x(t)の隣接する２つの信号のうち、前の信号x1(t)を前信号（early signal）、後の信号x2(t)を後信号（late signal）と定義し、前信号x1(t)をx1(t)=I1(t)+jQ1(t)、後信号x2(t)をx2(t)=I2(t)+jQ2(t)、フィードバック信号y(t)をy(t)= I(t)+jQ(t)とする。【００１９】
非コヒーレント特性にするために、位相情報を入力信号から削除し、遅延時間を入力信号振幅のみから推定する。すなわち、初段において、第1〜第3の振幅抽出部６１〜６３はそれぞれ、信号x1(t)、フィードバック信号y(t)、後信号x2(t)の振幅を計算して出力する。各振幅抽出部６１〜６３は共に図３に示すように２つの乗算器MPL1,MP2と、１つの加算器ADDと、１つの平方根の演算を行うルート計算器RTCで構成されている。第1の振幅抽出部６１は次式
【数１】
2008114346.tif 000003
により、前信号x1(t)の振幅REARLYを計算して出力し、第３の振幅抽出部６３は次式
【数２】
2008114346.tif 000004
により、後信号x2(t)の振幅RLATEを計算して出力し、第２の振幅抽出部６２は次式
【数３】
2008114346.tif 000005
により、フィードバック信号y(t)の振幅Rを計算して出力する。【００２０】
ついで、第１の乗算器６４(図１４の乗算器31dに対応)は、フィードバック信号y(t)の振幅Rと前信号x1(t)の振幅REARLYを乗算して相関値を演算し、第２の乗算器６５(図１４の乗算器31cに対応)は、フィードバック信号y(t)の振幅Rと後信号x2(t)の振幅RLATEを乗算して相関値を演算し、それぞれ相関演算結果を出力する。
減算器６６((図１４の加算器３１eに対応)は次式
【数４】
2008114346.tif 000006
により、相関値の差を遅延時間Δとして計算して出力する。ローパスフィルタ(LPF)６７は減算器６６から出力される遅延時間Δを平滑化し、すなわち、遅延時間Δの平均値Δavrを計算して遅延回路51e(図１)に設定する。
第１のDLL回路によれば、振幅情報のみを考慮するだけでよく、位相情報を考慮しないでよいためDLL回路の構成を簡略化できる利点がある。【００２１】
(C)第２のDLL回路
図２のDLL回路はゆっくりと変わる遅延変動に自動的に追跡するための良好な追跡能力を有しているが、回路構成が十分に簡略化されていない問題がある。すなわち、図１のDLL回路は８個の乗算器と３つのルート計算器を必要とする。各乗算器は１２ビット以上のデータバスを有しているから乗算結果は少なくとも２５ビット以上となる。このように乗算器やルート計算器は多くのゲートを必要とし、FPGAにおけるゲート数が増大し、回路が高価となる。
そこで、乗算器やルート計算器を必要としないDLL回路を提案する。図４はかかる本発明の第２のDLL回路の構成図である。このDLL回路の第1の特徴は、振幅を図５に示す構成により近似的に計算する点である。すなわち、振幅抽出部を、2つの絶対値回路ABS1,ABS2と加算器ADDで構成している。絶対値回路ABS1,ABS2は複素入力信号のＩ軸成分およびＱ軸成分の絶対値により各軸の振幅を計算
し、加算器ADDはＩ軸およびＱ軸の振幅を加算することにより複素入力信号の振
幅を抽出する。すなわち、図５の振幅抽出部は次式
【数５】
2008114346.tif 000007
により振幅を計算する。
図４のDLL回路の第２の特徴は、図６に示すように図５で計算された振幅(positive value)から減算器SBTで一定値Constを減算し、符号抽出部SIGNで減算結果の符号(サインビット)を抽出し、一定振幅のバイポラー信号を出力する点である。これには以下の２つの目的がある。第１の目的は、振幅変調を除去する点にあり、第２の目的は、図２の第１のDLL回路における相関演算用の乗算器６４，６５をより簡単なブロック、たとえばAND回路で構成する点にある。なお、送信信号がOFDM変調した信号である場合には、OFDM信号平均部７０で１OFDMシンボルの平均値を計算し、該平均値を前記の一定値Constとする。【００２２】
図４において、初段の第1〜第３の振幅抽出部７１〜７３は図５に示す構成を備え、前信号x1(t)、フィードバック信号y(t)、後信号x2(t)の振幅を計算して出力する。第1の振幅抽出部７１は次式
【数６】
2008114346.tif 000008
により、前信号x1(t)の振幅REARLYを近似計算して出力し、第３の振幅抽出部７３は次式
【数７】
2008114346.tif 000009
により、後信号x2(t)の振幅RLATEを近似計算して出力し、第２の振幅抽出部７２は次式
【数８】
2008114346.tif 000010
により、フィードバック信号y(t)の振幅Rを近似計算して出力する。
バイポラー信号発生部７４〜７６はそれぞれ図６に示す構成を備え、振幅抽出部７１〜７３から出力される振幅信号を入力され、入力振幅より一定値Constを減算し、減算結果の符号を抽出することにより、一定振幅のバイポラー信号BEARLY、BLATE、Bをそれぞれ出力する。【００２３】
ついで、第１のAND回路７７は、フィードバック信号y(t)から生成した一定振幅のバイポラー信号Bと前信号x1(t)から生成した一定振幅のバイポラー信号BEARLYとの論理積を演算し、演算結果をフィードバック信号y(t)と前信号x1(t)の相関として出力する。同様に、第２のAND回路７８は、フィードバック信号y(t)から生成した一定振幅のバイポラー信号Bと後信号x2(t)から生成した一定振幅のバイポラー信号BLATEとの論理積を演算し、演算結果をフィードバック信号y(t)と後信号x2(t)の相関として出力する。
しかる後、排他的論理和回路７９は、第１、第２のAND回路７７、７８の出力信号の排他的論理和演算を行い、演算結果を出力する。増減部８０は排他的論理和演算回路７９の出力が”１”であるか“０”であるかに基づいて遅延時間推定値を１増加、あるいは１減少することにより、遅延時間を推定し、遅延回路51ｅに設定する。【００２４】
以上の第２のDLL回路によれば、以下の効果が発生する。
OFDM信号振幅はすべて正値（all-positive value）のランダム変数であり、平均値Constは非零である。OFDM変調送信の場合、図４の第１のDLL回路は、遅延時間推定値を得るために、入力信号振幅(all-positive value)と前信号/後信号振幅(all-positive value)を乗算しなければならなかった。しかし、乗算は複雑な計算を必要とし、このため乗算を複雑でない演算、たとえば論理AND演算で置き換えることが望ましい。論理AND演算はall-positive valueに対して演算不可能であるが、バイポラー信号であれば演算可能である。そこで、図４の第２のDLL回路のバイポラー信号発生部７４〜７６はall-positive valueからバイポラー信号を生成する。そのために、一定値ConstをOFDM信号の平均値とすることにより、OFDM信号のall-positive 振幅を零平均でないバイポラー信号に変換する。そして、次の符号抽出により一定振幅で、かつシャープな自己相関機能を備えたバイポラー擬似雑音(bipolar pseudo−noise)に変換する。このシャープな自己相関機能は良好な遅延時間追跡能力を有している。
すなわち、符号抽出処理は一定振幅のバイポラー信号を生成する。バイポラー信号は振幅が＋１または−１を有するMシーケンスの擬似雑音信号(pseudo-noise signal)に類似しているため、シャープな自己相関機能を有し、振幅情報が無くても良好な遅延時間追跡のパーフォーマンスが可能になる。補足的にいえば、入力信号より振幅変調を除去することは、サイドローブレベルを減少し、遅延時間推定の誤りが次第に減少してゆく。【００２５】
図７は第２のDLL回路を備えた歪補償装置の送信増幅器HPAの無線信号パワースペクトラムであり、横軸は中心周波数f0からのオフセット周波数である。Aは歪のない送信増幅器の特性、Bは歪補償しない場合の特性、Cは初期遅延時間を送信クロック周期の−４０％とした場合(図８参照)においてDLL回路をオフしたときの特性である。Dは初期遅延時間を１送信クロック周期の−４０％とした場合においてDLL回路をオンしたときの特性、Eは初期遅延時間を１送信クロック周期の＋３０％とした場合においてDLL回路をオフしたときの特性、Fは初期遅延時間を１送信クロック周期の＋３０％とした場合においてDLL回路をオンしたときの特性である。なお、図８においてCTRXは送信クロックである。
図７より、第２DLL回路によれば、初期遅延時間を１サンプルクロックの−４０％〜＋
３０％の場合であっても、DLL回路のフィードバック制御によりACLRレベルを−50dB以下に制御することができる。【００２６】
・発明の効果
以上本発明によれば、DLL回路を構成するゲート数を減少することができる。特に、第２のDLL回路より乗算器を不要にすることができ、ASICやFPGAにおけるゲート数を減少でき、回路を安価にすることができる。
また、本発明によれば、DLLのループゲインを大きくでき、初期遅延誤差が広くても、該遅延誤差を速やかに補正してACLRレベルを減少することができる。
【図１】
2008114346.tif 000011
【図２】
2008114346.tif 000012
【図３】
2008114346.tif 000013
【図４】
2008114346.tif 000014
【図５】
2008114346.tif 000015
【図６】
2008114346.tif 000016
【図７】
2008114346.tif 000017
【図８】
2008114346.tif 000018
【図９】
2008114346.tif 000019
【図１０】
2008114346.tif 000020
【図１１】
2008114346.tif 000021
【図１２】
2008114346.tif 000022
【図１３】
2008114346.tif 000023
【図１４】
2008114346.tif 000024
【図１５】
2008114346.tif 000025
【図１６】
2008114346.tif 000026
【国際調査報告】
2008114346.tif 000027
2008114346.tif 000028
2008114346.tif 000029
2008114346.tif 000030