(57)【要約】  大きさがランダムに変化するいくつかの基本となる曲面を組み合わせ、擬似的なランダム曲面を生成し、それをＬＳＩチップ内素子ばらつきのシステム成分とみなして遅延時間変動を評価する。基本となる曲面に、２次元平面に拡張したルジャンドル多項式の２次の項までを採用する場合、自由度６のランダム曲面が生成される。それにより、６個の変数で任意の位置のシステム成分の表現が可能となり、極めて計算効率が良く、定量性のある素子ばらつき考慮設計を実現することができる。
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【特許請求の範囲】
【請求項１】
半導体集積回路装置のタイミング設計におけるばらつき成分を考慮する設計をコンピュータシステムに実行させるプログラムであって、
大きさがランダムに変化するいくつかの基本となる曲面を組み合わせて、擬似的なランダム曲面を生成し、前記ランダム曲面を前記半導体集積回路装置に用いられる半導体チップの素子ばらつきのシステム成分とみなし、前記素子の遅延時間変動を評価することを特徴とするプログラム。
【請求項２】
請求項１記載のプログラムにおいて、
前記基本となる曲面に、２次元平面に拡張したルジャンドル多項式を使用することを特徴とするプログラム。
【請求項３】
請求項１記載のプログラムにおいて、
前記基本となる曲面に、正規分布の回転体を使用することを特徴とするプログラム。
【請求項４】
論理回路の動作タイミングを検証するステップを有した半導体集積回路装置の設計方法であって、
前記動作タイミングを検証するステップは、
大きさがランダムに変化するいくつかの基本となる曲面を組み合わせて、擬似的なランダム曲面を生成し、前記ランダム曲面を前記半導体集積回路装置に用いられる半導体チップの素子ばらつきのシステム成分とみなし、前記素子の遅延時間変動を評価するステップを有したことを特徴とする半導体集積回路装置の設計方法。
【請求項５】
請求項４記載の半導体集積回路装置の設計方法において、
前記基本となる曲面に、２次元平面に拡張したルジャンドル多項式を使用することを特徴とする半導体集積回路装置の設計方法。
【請求項６】
請求項４記載のプログラムにおいて、
前記基本となる曲面に、正規分布の回転体を使用することを特徴とする半導体集積回路装置の設計方法。
【請求項７】
請求項１〜３のいずれか１項に記載のプログラムを用いて論理回路が設計された半導体チップを有することを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置の素子のばらつきを考慮した設計技術に関し、特に、システム成分の定量的な算出に有効な技術に関する。
【背景技術】
【０００２】
９０ｎｍ世代以降の半導体集積回路装置において、素子のばらつきを考慮した設計は極めて重要である。ばらつきが増大する一方で、低消費電力化のための低電圧化要求があり、いっそう状況が厳しくなってきている。【０００３】
しかしそのような状況下でも、考慮すべき素子のばらつき範囲は最小限に留める必要があり、そのような要求に答えられる、適切なばらつき考慮設計手法の確立が望まれている。【０００４】
なお、素子のばらつきとは、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を例に取ればしきい値：Ｖｔｈ、ドレイン電流：Ｉｄｓなどに代表される素子の特性、若しくはゲート幅やゲート長といった素子の特性に関連する素子の寸法等のばらつきを示す。【０００５】
考慮すべき素子ばらつき幅を最小限に留めるためには、チップ内の素子ばらつきを、システム成分（素子の相互的な位置関係に依存する成分）とランダム成分（位置に依存しない成分）とに分けて考える必要がある。【０００６】
この中で、特にシステム成分の扱いについて、現段階では、扱いが簡単で計算効率のよい方法が見つかっていない。そのため、現在の設計システムの拡張の範囲での、代替的手段に頼らざる得ない状況にあり、定量性や客観性に問題のある状況が続いている。【０００７】
適切なばらつき考慮設計を行うためには、前述したように、チップ内の素子ばらつきを、システム成分とランダム成分に分けて考える必要がある。【０００８】
図２０は、これらのばらつき成分を簡単に説明するための図（チップ内ばらつきの一例）である。【０００９】
この図において、ｘｙ平面はチップ内の座標を意味し、ｚ軸は素子の特性や寸法などを意味する。システム成分は、チップ内で素子のばらつきが連続的に値が変化するのに対し、ランダム成分は位置に依存せずに、個々の素子ばらつきがランダムに変化する。チップ内の素子ばらつきは、これらの２成分の和として表現できる。【００１０】
ランダムばらつきに関しての扱いは容易である。個々の素子ばらつきが独立であるものと考えるため、通常の統計での、独立変数の扱いに準じればよい。一方、問題となるがシステム成分の扱いである。連続な曲面となっているため、曲面上の個々の点、たとえば
Ｐ1 ，Ｐ2 ，Ｐ3 の間には相互関係が発生し、独立ではなくなる。【００１１】
もし、システム成分がランダムに変化するなめらかな曲面であるとするならば、その曲面上の任意の２点間の相関係数は概ね図２１のような関係になる。即ち、２点間の相関係数は距離の関数となる。【００１２】
素子ばらつきにおいて、計算の方法の最も基本的なものとしては、対象となる遅延パスを構成する個々の論理回路の位置関係（距離）から、相関係数を求めて、遅延時間のばらつきを計算する方法である。【００１３】
たとえば、図２２（ａ）のように２段の遅延パスであれば、相関係数はρ12の１個のみを考慮すればよい。しかし、図２２（ｂ）、（ｃ）のように、論理段数が３段の場合はρ12〜ρ31の３つ、論理段数が４段の場合ではρ12〜ρ41の６つというように、考慮すべき相関係数の数は急激に増えて行く。【００１４】
その値は、段数をｎとした場合、ｎ（ｎ−１）／２で与えられる。一般的な半導体集積回路装置において、論理段数は数十段程度あり、よって考慮すべき相関係数の数は数百を超えることになる。これは単独の１つのパスに対してであり、２つのパスのタイミングを比較するためには、千を越える相関係数を扱う必要がでてくる。【００１５】
また、図２３のように遅延パスに分岐がある場合は、より複雑さが増す。ｉｎ−ｏｕｔ１間およびｉｎ−ｏｕｔ２間の遅延時間を評価しようとした場合に、途中の共通部分Ａまでの遅延時間を共通に利用できるわけではなく、個別に全経路の相関係数を考慮して計算し直さなくてはならない。【００１６】
よって、複数の入出力を持つような、数十段の遅延パス同士のタイミング比較をするような場合には、数万単位の相関係数を扱う必要がでてくる。【００１７】
このように、相関係数を直接的に考慮する基本的な計算方法は、論理段数の増加やパスの分岐に対して、極端に計算効率が悪化するという問題点があり、実用的ではない。【００１８】
先の基本的な計算方法の、効率面での問題を解決するためのアイデアとして、図２４に示すような手法が提案されている（たとえば、非特許文献１参照）。【００１９】
この方法は、チップを幾つかの区画に分け、区画毎に共通の変動量を持たせることにより、擬似的に距離依存を表現しようというアイデアである。【００２０】
たとえば、Ｌｅｖｅｌ＝０では、チップ内全面を１区画とし、全素子で共通の変動量を表現させる。Ｌｅｖｅｌ＝１ではチップ内を４区画に、Ｌｅｖｅｌ＝２ではチップ内を１６区画に分け、各々に独立の変動量を持たせる。【００２１】
よって、Ｌｅｖｅｌ＝１ではチップサイズのおおよそ２分の１、Ｌｅｖｅｌ＝２ではチップサイズのおおよそ４分の１の距離を相関長とする変動成分となる。このように、Ｌｅｖｅｌによって違う区画サイズを取るようにし、チップ上の任意の位置で、その位置を含む全てのＬｅｖｅｌの変動量を積算することにより、擬似的に距離依存を表現することが可能である。
【非特許文献１】Ａｓｅｅｍ  Ａｇａｒｗａｌ，Ｄａｖｉｄ  Ｂｌａａｕｗ，Ｖｌａｄｉｍｉｒ  Ｚｏｌｏｔｏｖ，Ｓａｖｉｔｈｒｉ  Ｓｕｎｄａｒｅｓｗａｒａｎ，Ｍｉｎ  Ｚｈａｏ，Ｋａｕｓｈｉｋ  Ｇａｌａ，Ｒａｊｅｎｄｒａｎ  Ｐａｎｄａ，”Ｓａｔｉｓｔｉｃａｌ  Ｄｅｌａｙ  Ｃｏｍｐｕｔａｔｉｏｎ  Ｃｏｎｓｉｄｅｒｉｎｇ  Ｓｐａｔｉａｌ  Ｃｏｒｒｅｌａｔｉｏｎｓ，”ｉｎ  Ｐｒｏｃ，ＡＳＰ−ＤＡＣ，２００３，ｐｐ．２７１−２７６
【発明の開示】
【発明が解決しようとする課題】
【００２２】
前述した方法は、必ずしも定量性が保障されないという問題がある。たとえば、同じ相対位置関係にある２点を考えた場合、図２４のＰ1 のように全てのＬｅｖｅｌで境界をまたぐ場合と、Ｐ2
のように全てのＬｅｖｅｌで同一区画に入る場合がある。【００２３】
前者の場合は過剰に厳しい見積もりとなり、後者の場合は緩過ぎる見積もりとなる。また、この手法は、先の基本的方法に比べれば、格段に計算方法が簡素化されているが、それでもなお、２１個の変数を必要とする。【００２４】
このように、従来の方法は、計算効率の点や定量性に問題があり、現在、９０ｎｍ世代のＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）設計で要求されている、“必要最小限のばらつき範囲を効率的に計算する”、という課題を満たす方法を見出せないでいる。【００２５】
本発明の目的は、半導体集積回路装置の素子ばらつきを考慮した設計において、システム成分を定量的に、効率よく算出する技術を提供することにある。【００２６】
本発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２７】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。【００２８】
本発明は、半導体集積回路装置のタイミング設計におけるばらつき成分を考慮する設計をコンピュータシステムに実行させるプログラムであって、 大きさがランダムに変化するいくつかの基本となる曲面を組み合わせて、擬似的なランダム曲面を生成し、該ランダム曲面を半導体集積回路装置に用いられる半導体チップの素子ばらつきのシステム成分（チップ内の曲面として表現できるばらつき成分）とみなし、素子の遅延時間変動を評価するものである。【００２９】
また、本発明は、前記基本となる曲面に、２次元平面に拡張したルジャンドル多項式を使用するものである。【００３０】
さらに、本発明は、前記基本となる曲面に、正規分布の回転体を使用するものである。【００３１】
また、本願のその他の発明の概要を簡単に示す。【００３２】
本発明は、論理回路の動作タイミングを検証するステップを有した半導体集積回路装置の設計方法であって、該動作タイミングを検証するステップは、大きさがランダムに変化するいくつかの基本となる曲面を組み合わせて、擬似的なランダム曲面を生成し、該ランダム曲面を半導体集積回路装置に用いられる半導体チップの素子ばらつきのシステム成分とみなし、素子の遅延時間変動を評価するステップを有したものである。【００３３】
また、本発明は、前記プログラムを用いて論理回路が設計された半導体チップを有するものである。
【発明の効果】
【００３４】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。【００３５】
（１）半導体集積回路装置の素子におけるばらつき量が距離に依存する相関係数を持つことによる処理の煩雑さを回避することができるので、定量性のある 素子ばらつきを考慮した設計を実現することができる。【００３６】
（２）また、少ない曲面数（少ない変数）で任意の曲面を表現することができるので、計算効率を大幅に向上させることができる。
【図面の簡単な説明】
【００３７】
【図１】本発明の実施の形態１による電子システムの構成例を示すブロック図である。
【図２】式６を２次平面に拡張した際の形状例を示す説明図である。
【図３】式７を２次平面に拡張した際の形状例を示す説明図である。
【図４】式８を２次平面に拡張した際の形状例を示す説明図である。
【図５】式９を２次平面に拡張した際の形状例を示す説明図である。
【図６】式１０を２次平面に拡張した際の形状例を示す説明図である。
【図７】式１１を２次平面に拡張した際の形状例を示す説明図である。
【図８】式１３に基づいて発生させたサンプル３０個をランダム曲面の例として示した説明図である。
【図９】論理回路の遅延時間のシステム成分の計算に用いられるｎ段の論理遅延パスの説明図である。
【図１０】図９の論理遅延パスにおける各ゲートの遅延時間の変動量を投射した説明図である。
【図１１】半導体集積回路装置のチップのタイミング設計における遅延時間の分布と不良の発生確率との関係を表した説明図である。
【図１２】本発明の実施の形態１による半導体集積回路装置の設計手順の一例を示すフローチャートである。
【図１３】本発明の実施の形態２による係数Ａ00〜Ａ0nにある大きさの正規分布乱数を与えて曲面モデル化する手順を解説する説明図である。
【図１４】図１３に続く説明図である。
【図１５】式３１を最小自乗法でフィッティングした結果を示す説明図である。
【図１６】式３２に基づいて発生させたサンプルのランダム曲面の例として示した説明図である。
【図１７】本発明の実施の形態３による式３３に示される正規分布の回転体例を示す説明図である。
【図１８】図１６の回転体の配置例を示す説明図である。
【図１９】式３４に基づいて発生させたサンプルのランダム曲面の例として示した説明図である。
【図２０】本発明者が検討したチップ内の素子ばらつき成分を簡単に説明する説明図である。
【図２１】図２０のシステム成分の任意の２点間の相関係数を示す説明図である。
【図２２】本発明者が検討した論理回路における遅延パスの構成例を示す説明図である。
【図２３】本発明者が検討した論理回路における遅延パスの構成の他の例を示す説明図である。
【図２４】従来例による論理回路の相関係数式の表現方法の説明図である。
【発明を実施するための最良の形態】
【００３８】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。【００３９】
（実施の形態１）
本実施の形態１において、半導体集積回路装置における素子ばらつきを考慮した設計方法は、大きさがランダムに変化するいくつかの基本となる曲面を組み合わせ、擬似的なランダム曲面を生成し、それを半導体チップ内の素子ばらつきのシステム成分とみなして遅延時間変動を評価するものであり、これらは、パーソナルコンピュータやワークステーションなどに例示されるコンピュータシステムからなる電子システム１によって処理される。【００４０】
電子システム１は、図１に示すように、入力部２、中央制御装置３、ならびに出力部４から構成されている。入力部２は、種々のデータを入力することができるキーボードなどであり、該入力部２には、中央制御装置３が接続されている。【００４１】
出力部４は、ディスプレイやプリンタなどからなり、入力部２から入力したデータや中央制御装置３が演算した結果などを表示したり、プリント出力などを行う。【００４２】
中央制御装置３には、制御部、格納部、プログラム格納部、および演算部などが備えられている。制御部は、中央制御装置３におけるすべての制御を司る。格納部は、ＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）などからなり、入力部２から入力されたデータ、および演算部による演算結果のデータなどを格納する。【００４３】
プログラム格納部は、ＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）、あるいはハードディスク装置などの記憶装置からなり、電子システムによって内部処理される素子のばらつき考慮設計を行うプログラムが格納されている。演算部は、プログラム格納部に格納されたプログラムに基づいて、格納部に格納された様々なデータを用いて、定量性のある素子ばらつき考慮の演算を行う。【００４４】
まず、ルジャンドル多項式を母関数とした場合の基本形式を以下に説明する。【００４５】
ルジャンドル多項式は区間（−１，１）における直交関数系として知られ、式１〜式５のように表せる（４次の式まで記述）。【００４６】
【数１】
2008068864.tif 000003
この関数を２次元平面に拡張したものは、式６〜式１１のように表すことができ（２次の式まで記述）、その形状は図２〜図７に示す通りである。【００４７】
【数２】
2008068864.tif 000004
これらの曲面を、係数Ａ00〜Ａ02で線形結合した式１２を考える。【００４８】
【数３】
2008068864.tif 000005
この時に、係数Ａ00〜Ａ02をランダムに変化されることにより、式１２をランダム曲面のモデル式として使用することが可能である。係数Ａ00〜Ａ02の与え方に特に制約はないが、一例を式１３に示す。ここで、Ｒ00〜Ｒ02は、σ＝１の互いに独立な正規分布乱数であるものとする。【００４９】
式１３では、偶然性による値の偏りで発生する曲面を、おおむね標準的に生成することができる（標準ランダム曲面モデルとして扱える）。【００５０】
【数４】
2008068864.tif 000006
図８に、式１３に基づいて発生させたサンプル３０個を、ランダム曲面の例として示す。【００５１】
これより、論理回路の遅延時間のシステム成分の計算方法について説明する。なお、中心値およびランダム成分の扱いについては、本発明の趣旨ではないので省略する。以下、遅延時間と記すものは全てシステム成分のみを表すものとする。【００５２】
まず、図９のように、ｎ段の論理遅延パスがあったとする。各ゲートの遅延時間を Ｔｐｄ1 ，Ｔｐｄ2 ，Ｔｐｄ3
，・・・Ｔｐｄn 、全体の遅延時間をＴｐｄttl とする。k番目のゲートの遅延時間をＴｐｄk
とし、式１４で表す。ここで、Ｔk はゲート固有の定数、ｘk ，ｙk は各ゲートの座標位置である。【００５３】
【数５】
2008068864.tif 000007
式１４を元に、全体の遅延時間のＴｐｄttl は式１５のように表される。【００５４】
【数６】
2008068864.tif 000008
ここで着目すべき点は、式１５において、変数はＲ00〜Ｒ02のみであり、Σで積算されている部分が定数（ｘk
，ｙk は各ゲートの固有定数とみなせる）になっていることである。よって、式１５は、独立な正規分布乱数６個の線形結合式である。【００５５】
また、図９における各段の遅延時間の単純加算になっており、従来の方法で問題となっているような、相関係数の考慮の必要性がない。考慮すべき変数の数は６個であり、従来の方法の第二例の２１個と比べても大幅に少ない（Ｒ00の項はチップ内で一様な変化なので、チップ内ばらつきとしては省略可能であり、その場合は考慮すべき変数の個数を５個まで減らせる）。【００５６】
続いて、式１５を用いてシステム成分を表す意味について説明する。式１５は、式１３で定義されるランダム曲面上に、図１０に示す要領で、各ゲートの遅延時間の変動量（△Ｔｐｄ／Ｔｐｄ）を投射したものに相当する。【００５７】
よって、式１５によって定義される遅延時間のばらつき分布は、システム成分が式１３に従うランダム曲面であることに相当する。式１５に従って遅延時間の分布を考慮することは、チップ内のシステム成分が式１３（図８）の標準ランダム曲面モデルに相当するばらつき分布を持っている場合を考慮することに等しくなる。【００５８】
次に、式１５に基づき、半導体集積回路装置のチップのタイミング設計をする基本的な方法について簡単に説明する。ここでは特開２００３−３１６８４９号公報に準じ、不良発生確率を評価指標とする方法について説明する。【００５９】
式１５は、式１６のように簡略化することができる。ここでＣ00〜Ｃ02は定数である。【００６０】
【数７】
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Ｒ00〜Ｒ02は、σ＝１の独立な正規分布乱数であるので、式１６はさらに式１７のように簡略化される。よって、遅延時間Ｔｐｄttl
は、一つの単純な正規分布乱数（σ＝Ｃｔ）として表現される。【００６１】
【数８】
2008068864.tif 000010
この遅延時間の分布と不良の発生確率の関係は、平均遅延時間を０とみなして（ここではシステム成分のみを議論している）、図１１のように表すことができる。図１１において、斜線となっている部分が不良の発生する領域で、この不良の発生確率が許容範囲であるかどうかで判定を行う。【００６２】
以上説明してきたように、本発明では、擬似的ランダム曲面モデルという概念を導入し、その曲面モデルに２次元平面に拡張したルジャンドル多項式を使用しているため、わずか６個の確率変数でチップ内ばらつきのシステム成分を表現することが可能であり、相関係数の考慮の煩雑さや計算効率の悪さを回避することができる。【００６３】
また、上述した本発明の適用は、たとえば、図１２に示すように、回路設計（ステップＳ１０１）、回路設計された素子を半導体チップ上にレイアウトするレイアウト設計（ステップＳ１０２）を行った後に行われるタイミング検証（ステップＳ１０３）において行われる。【００６４】
さらに、本発明の適用は、ステップＳ１０３のタイミング検証のステップ以外であってもよく、たとえば、ステップＳ１０１の回路設計において本発明を適用するようにしてもよい。その場合、素子位置の座標は仮の値を代用するものとする。【００６５】
それにより、本実施の形態１によれば、半導体集積回路装置におけるチップ内の素子ばらつき考慮設計において、計算量的に困難であったシステム成分の扱いが可能となり、中心値変動、ランダム成分、およびシステム成分のすべての要素を効率的に扱うことができる。【００６６】
また、本発明を適用して半導体集積回路装置を設計することにより、すべてのばらつき要素の考慮を適正に行うことができるので、必要最小限のばらつき範囲の考慮で、再設計リスク、市場不良リスクをコントロールすることができる。【００６７】
（実施の形態２）
実施の形態１では、標準ランダム曲面モデルに式１３を適用した。本実施の形態２においては２次元平面に拡張したルジャンドル多項式を用いた場合の、標準ランダム曲面モデルの一般化した例を説明する。【００６８】
ルジャンドル多項式は式１８〜式２３のように、任意の次数まで考えることができる。【００６９】
【数９】
2008068864.tif 000011
これを２次元平面上に、ｎ次の項まで拡張したものは式２４〜式３０のように表せる。【００７０】
【数１０】
2008068864.tif 000012
これを係数Ａ00〜Ａ0nで線形結合したものは式３１となる。【００７１】
【数１１】
2008068864.tif 000013
前記実施の形態１の式１２、式１３で示したのと同様に、係数Ａ00〜Ａ0nにある大きさの正規分布乱数を与えて曲面モデル化する方法について、具体的な手順を解説する。【００７２】
まず、図１３に示すように、ｘ，ｙ共に区間（−１，１）の正方エリアを、分割数ＤでＤ2 個の区画に分ける。個々の区画の中心にσ＝１の正規分布乱数の値を持たせる。値をｚとした場合のグラフの一例を図１４に示す。【００７３】
このグラフに対し、式３１を最小自乗法でフィッティングする（図１４と式３１の誤差の自乗和が最小になるよう係数Ａ00〜Ａ0nを調整する）。この場合のフィッティング結果を図１５に示す。図に見られるように、偶然性による値の偏りで曲面が発生している。【００７４】
図１５と同様な乱数の組を多数発生させてフィッティングを行い、係数Ａ00〜Ａ0nの分布を求める。この時、各係数の分布形状が正規分布になるので、式３１の曲面群は式３２のように表現できる。【００７５】
【数１２】
2008068864.tif 000014
ここで、Ｒ00〜Ｒ0nは、σ＝１の互いに独立な正規分布乱数で、σ00〜σ0nは係数Ａ00〜Ａ0nの分布のσ値をＤ／√Ｆ倍したものである。ここでＦは式３１の自由度で、係数の数に等しい。Ｄ／√Ｆ倍するのは、区間（−１，１）の正方エリアでの式３２のＲＭＳ値が１となるように正規化するためである。【００７６】
式３２の値（σ00〜σ0nの値）は分割数Ｄに依存するが、“Ｄ→大” において一定値に収束する。この時の式３２を
“２次元平面に拡張したルジャンドル多項式由来の標準ランダム曲面モデル” として扱うことができる。【００７７】
図１６に、式３２に基づいて発生させたサンプル３０個（ｎ＝４の場合）をランダム曲面の例として示す。この例では図８（ｎ＝２に相当）の場合に比べて、より複雑な曲面が表現される。【００７８】
よって、ｎ＝４の場合の式３２に従って遅延時間の分布を考慮することは、チップ内のシステム成分が複雑なばらつき分布曲面を持っている場合を考慮することに等しくなる。【００７９】
なお、以上の説明はあくまでも係数Ａ00〜Ａ0nの基本的な導出方法の一例であり、必ずしも図１４のような正規分布乱数の等間隔分布に対する、最小自乗法によるフィッティングから求める必要はない。式３２において、適宜σ00〜σ0nを与えたり、Ｒ00〜Ｒ0nに相関関係を定義したりしてもよい。【００８０】
（実施の形態３）
本実施の形態３では、曲面モデルに正規分布の回転体を用いる事例について説明する。図１７のような正規分布の回転体（式３３）を考える。この回転体を図１８の点で示す位置に配置し、各回転体の大きさを、個々に独立な正規分布乱数で変調させる。これは式３４のように表される。ここで、Ｒ00〜Ｒ33はσ＝１の互いに独立な正規分布乱数である。【００８１】
【数１３】
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式３４に基づいて発生させたサンプル３０個を図１９に示す。図１９は、図１８におけるチップに相当するエリアのみを図示している。このように、本方法でもランダム曲面モデルを構成することが可能である。【００８２】
この例では、図１８に示すように、正規分布の回転体を４×４の等間隔配置にしているが、これはあくまでも一例を示すためのものである。目的（表現したい曲面の性質）に応じて、適宜配置数、配置間隔等を変更することができる。さらには、必ずしも正規分布の回転体を基本曲面要素に使用する必要はなく、適宜任意の関数、たとえば式３５のような形式（ａ，ｂ
は定数）を使用してもよい。【００８３】
【数１４】
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以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００８４】
本発明は、半導体集積回路装置のタイミング設計における適切な素子ばらつき考慮の設計を行う際のシステム成分の計算技術に適している。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【国際調査報告】
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