(57)【特許請求の範囲】
【請求項１】
入力端子から入力された入力電圧を出力端子から出力するトランスミッションゲートであって、
前記入力電圧に所定電圧が加算された第一電圧を出力する第一レベルシフタと、
前記入力電圧から前記所定電圧が減算された第二電圧を出力する第二レベルシフタと、
前記第一電圧と前記第二電圧が入力され、前記第一電圧と前記第二電圧を切替えて相補的に出力する第一出力端子と第二出力端子を有するゲート電圧選択回路と、
前記第一出力端子がゲートに接続されたＰＭＯＳトランジスタと、
前記第二出力端子がゲートに接続されたＮＭＯＳトランジスタと、を備え、
前記ＰＭＯＳトランジスタと前記ＮＭＯＳトランジスタは、ゲート長とゲート幅とゲート酸化膜厚と閾値電圧の絶対値とが等しい、ことを特徴とするトランスミッションゲート。
【請求項２】
前記第一レベルシフタは、前記入力電圧がゲートに入力された第二のＰＭＯＳトランジスタを有し、
前記第二レベルシフタは、前記入力電圧がゲートに入力された第二のＮＭＯＳトランジスタを有し、
前記第二のＰＭＯＳトランジスタと前記第二のＮＭＯＳトランジスタは、閾値電圧の絶対値とオーバードライブ電圧が等しく、
前記所定電圧は、該閾値電圧の絶対値と該オーバードライブ電圧の和である、ことを特徴とする請求項１記載のトランスミッションゲート。
【請求項３】
請求項１または２に記載のトランスミッションゲートを備えた半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランスミッションゲート及び半導体装置に関する。
【背景技術】
【０００２】
従来のトランスミッションゲートについて説明する。図８は、従来のトランスミッションゲートを示す回路図である。
【０００３】
トランスミッションゲートは、ＰＭＯＳトランジスタ９１及びＮＭＯＳトランジスタ９２によって構成される。これらのトランジスタは、ゲートを相補的な信号で制御されることにより、同時にオン・オフする。ＰＭＯＳトランジスタ９１のゲートにローレベルが入力され、ＮＭＯＳトランジスタ９２のゲートにハイレベルが入力されることによって、トランスミッションゲートは導通になる。そして、トランスミッションゲートは入力電圧Ｖｉｎを出力電圧Ｖｏｕｔとして出力する。
【０００４】
ここで、ＰＭＯＳトランジスタ９１のゲート・ソース間容量をＣｇｓｐ、ＮＭＯＳトランジスタ９２のゲート・ソース間容量をＣｇｓｎ、出力端子寄生容量をＣｈ、ＰＭＯＳトランジスタ９１の閾値電圧を−Ｖｔｐ、ＮＭＯＳトランジスタ９２の閾値電圧をＶｔｎとする。また、ＰＭＯＳトランジスタ９１のゲートへ印加する電圧振幅をＶ５、ＮＭＯＳトランジスタ９２のゲートへ印加する電圧振幅をＶ４とする。トランスミッションゲートは、次式（１１）が成立するように設定したときに、クロックフィードスルーの影響が低減され、高Ｓ／Ｎ特性を実現することができる（例えば、特許文献１参照）。
（Ｖ５−Ｖｏｕｔ−Ｖｔｐ）・Ｃｇｓｐ／（Ｃｇｓｐ＋Ｃｈ）
＝（Ｖ４−Ｖｏｕｔ−Ｖｔｎ）・Ｃｇｓｎ／（Ｃｇｓｎ＋Ｃｈ）・・・（１１）
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平０７−１６９２９２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、従来の技術では、式１１を満足するための前提は、入力電圧Ｖｉｎが一定電圧（例えば、（ＶＤＤ＋ＶＳＳ）／２）であって、変化しないことである。すなわち、入力電圧Ｖｉｎが変化し出力電圧Ｖｏｕｔが変化すると、式（１１）が成立しなくなる。従って、クロックフィードスルーの影響でＳ／Ｎ特性が悪くなる。
【０００７】
本発明は、上記課題に鑑みてなされ、様々な入力電圧に対応して高Ｓ／Ｎ特性を実現できるトランスミッションゲートを提供する。
【課題を解決するための手段】
【０００８】
本発明は、上記課題を解決するため、トランスミッションゲートにおいて、入力電圧をドレインから入力され、前記入力電圧から所定電圧が減算された第一電圧をゲートに入力されると、オンし、前記入力電圧を出力電圧としてソースから出力するＰＭＯＳトランジスタと、前記ＰＭＯＳトランジスタと等しいゲート長とゲート幅とゲート酸化膜厚と閾値電圧の絶対値とを有し、前記入力電圧をドレインから入力され、前記入力電圧に前記所定電圧が加算された第二電圧をゲートに入力されると、オンし、前記入力電圧を前記出力電圧としてソースから出力するＮＭＯＳトランジスタと、を備えることを特徴とするトランスミッションゲートを提供する。
【発明の効果】
【０００９】
本発明のトランスミッションゲートは、トランスミッションゲートを構成するＭＯＳトランジスタのゲート電圧が入力電圧に基づいた電圧によって制御されるので、クロックフィードスルーの影響が低減でき、様々な入力電圧に対応して高Ｓ／Ｎ特性を実現できる。
【図面の簡単な説明】
【００１０】
【図１】本実施形態のトランスミッションゲートを示す回路図である。
【図２】第一レベルシフタを示す回路図である。
【図３】第二レベルシフタを示す回路図である。
【図４】ゲート電圧選択回路を示す回路図である。
【図５】ゲート電圧選択回路を示す回路図である。
【図６】ゲート電圧選択回路を示す回路図である。
【図７】レベルシフタの他の例を示す回路図である。
【図８】従来のトランスミッションゲートを示す回路図である。
【発明を実施するための形態】
【００１１】
以下、本発明の実施形態を、図面を参照して説明する。
【００１２】
まず、トランスミッションゲートの構成について説明する。図１は、本実施形態のトランスミッションゲートを示す回路図である。
【００１３】
トランスミッションゲート１０は、ＰＭＯＳトランジスタ１１、ＮＭＯＳトランジスタ１２、第一レベルシフタ１３、第二レベルシフタ１４、及び、ゲート電圧選択回路１５を備える。また、トランスミッションゲート１０は、入力端子ＩＮ、出力端子ＯＵＴ、及び、制御端子ＣＮＴを備える。
【００１４】
ゲート電圧制御回路１５の入力端子ＩＮ１は第一レベルシフタ１３の出力端子に接続され、第二入力端子ＩＮ２は第二レベルシフタ１４の出力端子に接続され、制御端子ＣＮＴはトランスミッションゲート１０の制御端子ＣＮＴに接続され、第一出力端子ＯＵＴ１はＰＭＯＳトランジスタ１１のゲートに接続され、第二出力端子ＯＵＴ２はＮＭＯＳトランジスタ１２のゲートに接続される。ＰＭＯＳトランジスタ１１及びＮＭＯＳトランジスタ１２のソースはトランスミッションゲート１０の出力端子にそれぞれ接続され、ドレインはトランスミッションゲート１０の入力端子にそれぞれ接続される。第一レベルシフタ１３及び第二レベルシフタ１４の入力端子はトランスミッションゲート１０の入力端子にそれぞれ接続される。
【００１５】
次に、第一レベルシフタ１３の構成について説明する。図２は、第一レベルシフタを示す回路図である。
【００１６】
第一レベルシフタ１３は、電流源２１、及び、ＰＭＯＳトランジスタ２２を備える。ＰＭＯＳトランジスタ２２のゲートは第一レベルシフタ１３の入力端子に接続され、ソースは第一レベルシフタ１３の出力端子に接続され、ドレインは接地端子に接続される。電流源２１は、電源端子と第一レベルシフタ１３の出力端子との間に設けられる。
【００１７】
次に、第二レベルシフタ１４の構成について説明する。図３は、第二レベルシフタを示す回路図である。
【００１８】
第二レベルシフタ１４は、電流源３１、及び、ＮＭＯＳトランジスタ３２を備える。ＮＭＯＳトランジスタ３２のゲートは第二レベルシフタ１４の入力端子に接続され、ソースは第二レベルシフタ１４の出力端子に接続され、ドレインは電源端子に接続される。電流源３１は、第二レベルシフタ１４の出力端子と接地端子との間に設けられる。
【００１９】
次に、ゲート電圧選択回路１５の構成について説明する。図４は、ゲート電圧選択回路を示す回路図である。
【００２０】
ゲート電圧選択回路１５は、スイッチ４１〜４４、及び、インバータ４５を備える。また、ゲート電圧選択回路１５は、第一入力端子ＩＮ１、第二入力端子ＩＮ２、制御端子ＣＮＴ、及び、第一出力端子ＯＵＴ１、第二出力端子ＯＵＴ２を備える。
【００２１】
スイッチ４１は、ゲート電圧選択回路１５の第一入力端子ＩＮ１と第一出力端子ＯＵＴ１との間に設けられ、電圧／Ｖｃによって制御される。スイッチ４２は、ゲート電圧選択回路１５の第二入力端子ＩＮ２と第一出力端子ＯＵＴ１との間に設けられ、電圧Ｖｃによって制御される。スイッチ４３は、ゲート電圧選択回路１５の第一入力端子ＩＮ１と第二出力端子ＯＵＴ２との間に設けられ、電圧Ｖｃによって制御される。スイッチ４４は、ゲート電圧選択回路１５の第二入力端子ＩＮ２と第二出力端子ＯＵＴ２との間に設けられ、電圧／Ｖｃによって制御される。インバータ４５の入力端子はゲート電圧選択回路１５の制御端子ＣＮＴに接続される。インバータ４５は、電圧Ｖｃを入力され、電圧／Ｖｃを出力する。スイッチ４１〜４４は、例えば図６のようにＭＯＳトランジスタ６１〜６４で構成される。
【００２２】
次に、トランスミッションゲート１０の動作について説明する。
入力端子ＩＮの入力電圧Ｖｉｎは、第一レベルシフタ１３の入力端子と第二レベルシフタ１４の入力端子に入力される。
【００２３】
第一レベルシフタ１３はソースフォロアであるので、ＰＭＯＳトランジスタ２２のソース電圧は電圧（Ｖｉｎ＋Ｖｓ１）になる。電圧Ｖｓ１は、ＰＭＯＳトランジスタ２２の閾値電圧（−Ｖｔｐ）の絶対値とオーバードライブ電圧Ｖｏ１との合計電圧である。第一レベルシフタ１３は、この電圧（Ｖｉｎ＋Ｖｓ１）を出力端子から出力する。
【００２４】
第二レベルシフタ１４はソースフォロアであるので、ＮＭＯＳトランジスタ３２のソース電圧は電圧（Ｖｉｎ−Ｖｓ２）になる。電圧Ｖｓ２は、ＮＭＯＳトランジスタ３２の閾値電圧Ｖｔｎとオーバードライブ電圧Ｖｏ２との合計電圧である。第二レベルシフタ１４は、この電圧（Ｖｉｎ−Ｖｓ２）を出力端子から出力する。
【００２５】
第一レベルシフタ１３及び第二レベルシフタ１４は、式（１）〜（３）が成立するようそれぞれ設計される。
Ｖｔｐ＝Ｖｔｎ・・・（１）
Ｖｏ１＝Ｖｏ２・・・（２）
Ｖｓ１＝Ｖｔｐ＋Ｖｏ１＝Ｖｓ２＝Ｖｔｎ＋Ｖｏ２・・・（３）
ここで、制御端子ＣＮＴにハイレベルの電圧Ｖｃが入力されているとすると、電圧／Ｖｃはローレベルになる。すると、スイッチ４２及び４３がオンし、スイッチ４１及びスイッチ４４がオフする。よって、ゲート電圧選択回路１５は、第二入力端子ＩＮ２の電圧（Ｖｉｎ−Ｖｓ２）つまり電圧（Ｖｉｎ−Ｖｓ１）を第一出力端子ＯＵＴ１から出力する。また、ゲート電圧選択回路１５は、第一入力端子ＩＮ１の電圧（Ｖｉｎ＋Ｖｓ１）を第二出力端子ＯＵＴ２から出力する。
【００２６】
従って、ＰＭＯＳトランジスタ１１はゲート電圧が電圧（Ｖｉｎ−Ｖｓ１）になり、ＰＭＯＳトランジスタ１１のゲート・ソース間電圧Ｖｇｓｐは次式（４）で表される。
Ｖｇｓｐ＝−Ｖｓ１＝−（Ｖｔｐ＋Ｖｏ１）・・・（４）
ＰＭＯＳトランジスタ１１のゲート・ソース間電圧Ｖｇｓｐは閾値電圧（−Ｖｔｐ）よりも低くなるので、ＰＭＯＳトランジスタ１１はオンする。
【００２７】
また、ＮＭＯＳトランジスタ１２はゲート電圧が電圧（Ｖｉｎ＋Ｖｓ１）になり、ＮＭＯＳトランジスタ１２のゲート・ソース間電圧Ｖｇｓｎは次式（５）で表される。
Ｖｇｓｎ＝Ｖｓ２＝Ｖｔｎ＋Ｖｏ２＝Ｖｓ１＝Ｖｔｐ＋Ｖｏ１・・・（５）
ＮＭＯＳトランジスタ１２のゲート・ソース間電圧Ｖｇｓｎは閾値電圧Ｖｔｎよりも高くなるので、ＮＭＯＳトランジスタ１２はオンする。
【００２８】
よって、トランスミッションゲート１０は導通状態になり、出力端子ＯＵＴに入力電圧Ｖｉｎを出力電圧Ｖｏｕｔとして出力する。
【００２９】
次に、制御端子ＣＮＴにローレベルの電圧Ｖｃが入力されているとすると、電圧／Ｖｃはハイレベルになる。すると、スイッチ４２〜４３がオフし、スイッチ４１及びスイッチ４４がオンする。よって、ゲート電圧選択回路１５は、第一入力端子ＩＮ１の電圧（Ｖｉｎ＋Ｖｓ１）を第一出力端子ＯＵＴ１から出力する。また、ゲート電圧選択回路１５は、第二入力端子ＩＮ２の電圧（Ｖｉｎ−Ｖｓ２）つまり電圧（Ｖｉｎ−Ｖｓ１）を第二出力端子ＯＵＴ２から出力する。
【００３０】
従って、ＰＭＯＳトランジスタ１１は、ゲート電圧が電圧（Ｖｉｎ＋Ｖｓ１）になり、ＰＭＯＳトランジスタ１１のゲート・ソース間電圧Ｖｇｓｐは次式（６）で表される。
Ｖｇｓｐ＝Ｖｓ１＝Ｖｔｐ＋Ｖｏ１・・・（６）
ＰＭＯＳトランジスタ１１のゲート・ソース間電圧Ｖｇｓｐは閾値電圧（−Ｖｔｐ）よりも高くなるので、ＰＭＯＳトランジスタ１１はオフする。
【００３１】
また、ＮＭＯＳトランジスタ１２はゲート電圧が電圧（Ｖｉｎ−Ｖｓ１）になり、ＮＭＯＳトランジスタ１２のゲート・ソース間電圧Ｖｇｓｎは次式（７）で表される。
Ｖｇｓｎ＝−Ｖｓ２＝−（Ｖｔｎ＋Ｖｏ２）＝−Ｖｓ１＝−（Ｖｔｐ＋Ｖｏ１）・・・（７）
ＮＭＯＳトランジスタ１２のゲート・ソース間電圧Ｖｇｓｎは閾値電圧Ｖｔｎよりも低くなるので、ＮＭＯＳトランジスタ１２はオフする。
【００３２】
よって、トランスミッションゲート１０は非導通になり、出力端子ＯＵＴに入力電圧Ｖｉｎを出力電圧Ｖｏｕｔとして出力しない。
【００３３】
ここで、トランスミッションゲート１０は、ＰＭＯＳトランジスタ１１とＮＭＯＳトランジスタ１２のゲート長とゲート幅とゲート酸化膜厚をそれぞれ等しくなるようにする。すると、ＰＭＯＳトランジスタ１１のゲート・ソース間容量ＣｇｓｐとＮＭＯＳトランジスタ１２のゲート・ソース間容量Ｃｇｓｎとは等しくなる。また、式（１）より、ＰＭＯＳトランジスタ１１の閾値電圧ＶｔｐとＮＭＯＳトランジスタ１２の閾値電圧Ｖｔｎとは等しい。また、電圧Ｖｃがハイレベルのときは、式（４）〜（５）よりＰＭＯＳトランジスタ１１のゲート・ソース間電圧Ｖｇｓｐの絶対値とＮＭＯＳトランジスタ１２のゲート・ソース間電圧Ｖｇｓｎとは等しい。
【００３４】
上述のように構成したトランスミッションゲート１０は、従来の技術で示した式（１１）に基づく式（８）が成立するので、クロックフィードスルーの影響が低減し、高Ｓ／Ｎ特性が実現される。
（｜Ｖｇｓｐ｜−｜Ｖｔｐ｜）・Ｃｇｓｐ／（Ｃｇｓｐ＋Ｃｈ）
＝（Ｖｇｓｎ−Ｖｔｎ）・Ｃｇｓｎ／（Ｃｇｓｎ＋Ｃｈ）・・・（８）
ＣｇｓｐはＰＭＯＳトランジスタ１１のゲート・ソース間容量、ＣｇｓｎはＮＭＯＳトランジスタ１２のゲート・ソース間容量、Ｃｈは出力端子寄生容量である。
【００３５】
また、式（２）と式（４）〜（５）と式（８）とより、次式（９）が成立する。
Ｃｇｓｐ／（Ｃｇｓｐ＋Ｃｈ）＝Ｃｇｓｎ／（Ｃｇｓｎ＋Ｃｈ）・・・（９）
この式（９）は入力電圧Ｖｉｎに依存しない。すなわち、トランスミッションゲート１０は、入力電圧Ｖｉｎの電圧値に関係なくクロックフィードスルーの影響が低減し、高Ｓ／Ｎ特性が実現される。
【００３６】
このようにすると、トランスミッションゲート１０を構成するＭＯＳトランジスタのゲート電圧は入力電圧Ｖｉｎに基づいた電圧になることにより、入力電圧Ｖｉｎが変動してもクロックフィードスルーの影響が低減でき、高Ｓ／Ｎ特性を実現できる。
【００３７】
なお、ゲート電圧選択回路１５は図４の回路に限定されるものではなく、例えば図５のように構成した回路であっても良い。
【００３８】
図５のゲート電圧選択回路は、ＰＭＯＳトランジスタ５１及び５２、ＮＭＯＳトランジスタ５３及び５４を備える。また、この回路は、第一入力端子ＩＮ１、第二入力端子ＩＮ２、制御端子ＣＮＴ、及び、第一出力端子ＯＵＴ１、第二出力端子ＯＵＴ２を備える。
【００３９】
ＰＭＯＳトランジスタ５１及びＮＭＯＳトランジスタ５３は、電圧（Ｖｉｎ＋Ｖｓ１）を電源電圧として電圧（Ｖｉｎ−Ｖｓ２）を接地電圧とした第一のインバータを構成する。ＰＭＯＳトランジスタ５２及びＮＭＯＳトランジスタ５４は、電圧（Ｖｉｎ＋Ｖｓ１）を電源電圧として電圧（Ｖｉｎ−Ｖｓ２）を接地電圧とした第二のインバータを構成し、第一のインバータの後段に設けられる。第一のインバータは、入力端子をゲート電圧選択回路１５の制御端子ＣＮＴに接続され、出力端子をゲート電圧選択回路１５の第一出力端子ＯＵＴ１に接続される。第二のインバータは、入力端子をゲート電圧選択回路１５の第一出力端子ＯＵＴ１に接続され、出力端子をゲート電圧選択回路１５の第二出力端子ＯＵＴ２に接続される。
【００４０】
また、第一レベルシフタ１３及び第二レベルシフタ１４は、電流源２１及び電流源３１を用いたが、図示しないが、抵抗を用いても良い。
【００４１】
また、第一レベルシフタ１３及び第二レベルシフタ１４は、一例として図２及び図３に示す回路としたが、入力電圧Ｖｉｎを入力してＶｉｎ±Ｖｓ１を出力する回路であればよい。例えば、図７に示すようにバッファアンプで構成しても良い。
【符号の説明】
【００４２】
１０  トランスミッションゲート
１１  ＰＭＯＳトランジスタ
１２  ＮＭＯＳトランジスタ
１３  第一レベルシフタ
１４  第二レベルシフタ
１５  ゲート電圧選択回路
７１  アンプ
【図１】
0005431992.tif 000002
【図２】
0005431992.tif 000003
【図３】
0005431992.tif 000004
【図４】
0005431992.tif 000005
【図５】
0005431992.tif 000006
【図６】
0005431992.tif 000007
【図７】
0005431992.tif 000008
【図８】
0005431992.tif 000009