【事件の表示】
　特願２０１４−　５６５９９「マルチ窪みのシャロートレンチアイソレーションを有する集積回路」拒絶査定不服審判事件〔平成２６年　６月１９日出願公開、特開２０１４−１１２７３８〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は，平成２２年１０月１５日（パリ条約による優先権主張２００９年１０月１６日　米国，２０１０年７月１６日　米国）に出願した特願２０１０−２３２６８９号の一部を平成２６年３月１９日に新たな外国語書面出願としたものであって，その手続の経緯は以下のとおりである。
　平成２６年　３月１９日　　上申書の提出
　平成２７年　３月３０日　　拒絶理由通知（起案日）
　平成２７年　７月　６日　　意見書及び手続補正書の提出
　平成２８年　２月　８日　　拒絶査定（起案日）
　平成２８年　６月１５日　　審判請求書及び手続補正書の提出
　平成２８年１２月１５日　　上申書の提出
　平成２９年　１月１０日　　上申書の提出
　平成２９年　２月２１日　　補正の却下の決定及び当審よりの拒絶理由
　　　　　　　　　　　　　　通知（起案日）
　平成２９年　８月２５日　　意見書及び手続補正書の提出
　
　
第２　本願発明
　本願の請求項１ないし２に係る発明は，平成２９年８月２５日に提出された手続補正書により補正された特許請求の範囲の記載からみて，その特許請求の範囲の請求項１ないし２に記載される事項により特定されるとおりのものであって，そのうち，請求項１に係る発明（以下「本願発明」という。）は次のとおりである。
　
「基板と，
前記基板に互いに空間を開けて形成される，第一深さに形成された一対の第一シャロートレンチアイソレーション（ＳＴＩ）構造，および前記第一深さとは異なる第二深さに形成された一対の第二ＳＴＩ構造と，
前記一対の第一ＳＴＩ構造および前記一対の第二ＳＴＩ構造を充填する酸化物充填物と，
前記一対の第一ＳＴＩ構造と前記一対の第二ＳＴＩ構造との間の前記基板に，前記一対の第一ＳＴＩ構造と前記一対の第二ＳＴＩ構造によって接合分離されて設けられる半導体素子と，
を具備する集積回路。」
　
第３　当審よりの拒絶理由通知の概要
　平成２９年２月２１日付けで当審より通知した拒絶理由通知（以下「当審拒絶理由通知」という。）の概要は，次のとおりである。
「第３　拒絶の理由
１　この出願は，特許請求の範囲の記載が下記の点で，特許法第３６条第６項第１号に規定する要件を満たしていない。
  
 　　　　　　　　　　　　　　　　　記
  
（１）請求項１について
　ア　請求項１には，「第一深さに形成された一対の第一シャロートレンチアイソレーション（ＳＴＩ）構造，および前記第一深さとは異なる第二深さに形成された一対の第二ＳＴＩ構造」，及び，「前記一対の第一ＳＴＩ構造と前記一対の第二ＳＴＩ構造との間の前記基板に設けられる半導体素子」と記載されている。
　イ　一方，本願明細書には，段落【００２０】に「例えば，半導体素子は，シャロートレンチの充填物上に形成されて，一対のシャロートレンチ間の基板１０２上に形成された半導体素子と接続する。」と記載されている。
　しかしながら，段落【００２０】の記載は，「基板１０２」上に，それぞれ，単一の深さＤを有する一対のシャロートレンチが形成されている図２を説明する記載であり，請求項１に記載される，「深さ」がそれぞれ異なる「一対の第一ＳＴＩ構造」と「一対の第二ＳＴＩ構造」との間の「基板」に「半導体素子」を設けることを開示する記載ではない。
　ウ　そして，本願明細書には，たとえば，段落【００２６】に「シャロートレンチ（一対のシャロートレンチの）の深さは，一対のシャロートレンチ間の基板上に形成される半導体素子の要求に基づいた深さに設定される。……シャロートレンチの深さは，一対のシャロートレンチ間の基板上に形成される半導体素子の電流要求に基づいて決定され，信号増幅器を用いた半導体素子は，一対のシャロートレンチ間の基板上に形成され，この時，シャロートレンチは，ロジックゲートに用いられる半導体素子のシャロートレンチよりも深い。」，段落【００２７】には「集積回路のアナログ回路部分で，相対して深い一対のシャロートレンチ間の基板上に，増幅器を形成し，フィルターは，相対して浅い一対のシャロートレンチ間の基板上に形成される。この他，異なるタイプの回路が，一対の異なる深さのシャロートレンチ間の基板上に形成される。例えば，ロジックコアは，一対の第一深さのシャロートレンチ間の基板上に形成され，アナログ回路は，一対の第二深さのシャロートレンチ間の基板上に形成される。」と記載されている。
　エ　すなわち，本願明細書には，基板に，深さがそれぞれ異なる「一対のシャロートレンチ」を設けて，半導体素子を，その特性・特徴に応じた深さを有する前記「一対のシャロートレンチ」の間の基板上に設けることが開示されているだけであって，請求項１のように，「深さ」がそれぞれ異なる「一対の第一ＳＴＩ構造」と「一対の第二ＳＴＩ構造」との間の「基板」に「半導体素子」を設けることは，記載も示唆もされていない。
　オ　したがって，請求項１に係る発明及び請求項１を直接・間接に引用する請求項２〜４に係る発明は，発明の詳細な説明に記載したものでない。
　……（中略）……
５．この出願の下記の請求項に係る発明は，その出願前に日本国内又は外国において，頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明であるから，特許法第２９条第１項第３号に該当し，特許を受けることができない。
６．また，この出願の下記の請求項に係る発明は，その出願前日本国内又は外国において頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて，その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。
　　　　　　　　　　　　　　　　　記
　　　　　　　　　　　引　用　文　献　等　一　覧
　　　　　　　　１．特開２００７−２９４９７３号公報
　　　　　　　　２．特開２００７−１８４５４９号公報
　　　　　　　　３．特開平７−２９７２７３号公報
　　　　　　　　４．特開２０００−２２３６６５号公報
　　　　　　　　５．特開２００２−１１０６９１号公報
　　　　　　　　６．特開２００５−１９１３３１号公報
　　　　　　　　７．特開２００６−８０３１０号公報
  ……（中略）……
（２）文献２に対して
・理由　　　：５
・請求項　　：１，４
・引用文献等：２
・備考 
　文献２の段落【００２７】及び図１には，半導体基板１には，ＳＯＩ形成領域Ｒ１１及びバルク領域Ｒ１２が設けられ，前記ＳＯＩ形成領域Ｒ１１内にはシリコン酸化膜からなる支持体１１が埋め込まれた一対の溝１３が形成され，前記ＳＯＩ形成領域Ｒ１１と前記バルク領域Ｒ１２との境界部と前記バルク領域Ｒ１２内には，埋め込み絶縁体１２が埋め込まれ，前記溝１３より深い一対の溝１４が形成されされること，
　文献２の段落【００２８】及び図１には，前記ＳＯＩ形成領域Ｒ１１の右側端部であって，前記一対の溝１３と前記一対の溝１４との間の半導体基板１上に，ゲート電極７ｂとソース層９ｂ及びドレイン層１０ｂを有するトランジスタが形成されること，
が記載されている。
　したがって，本願の請求項１及び請求項４に係る発明は，文献２に記載された発明である。
　……（以下，省略）」
第４　当審の判断
　１　当審拒絶理由通知の理由１（１）について
　（１）本願発明について
　本願発明は，「前記基板に互いに空間を開けて形成される，第一深さに形成された一対の第一シャロートレンチアイソレーション（ＳＴＩ）構造，および前記第一深さとは異なる第二深さに形成された一対の第二ＳＴＩ構造」と，「前記一対の第一ＳＴＩ構造と前記一対の第二ＳＴＩ構造との間の前記基板に，前記一対の第一ＳＴＩ構造と前記一対の第二ＳＴＩ構造によって接合分離されて設けられる半導体素子」という発明特定事項を有している。
　　したがって，本願発明の「半導体素子」は「第一深さに形成された一対の第一シャロートレンチアイソレーション（ＳＴＩ）構造」と「前記第一深さとは異なる第二深さに形成された一対の第二ＳＴＩ構造」との間の「前記基板」に「前記一対の第一ＳＴＩ構造と前記一対の第二ＳＴＩ構造によって接合分離されて設けられる」という特徴を有するものである。
　（２）本願明細書及び図面の記載
　他方，本願明細書の発明の詳細な説明及び図面には以下の記載がある（下線は，参考のため，当審において付したもの。）。
　　ア　発明が解決しようとする課題について
「【０００２】
　本発明は，集積回路に関するものであって，特に，集積回路の基板上に，マルチ窪みのシャロートレンチアイソレーション構造を形成する装置および方法に関するものである。
【背景技術】
【０００３】
　一般に，シャロートレンチアイソレーション（ＳＴＩ）は，近接する半導体素子間のリーク電流を防止するのを助ける。ＳＴＩでは，一つ，或いは，それ以上のトレンチ，つまり，シャロートレンチが基板表面にエッチングされて，その後，誘電材料，例えば，二酸化ケイ素（silicon dioxide）が充填される。これらのトレンチは，その後，トレンチ内に形成される半導体素子を絶縁するのに用いられる。誘電材料は，同じトレンチ内の，或いは，異なるトレンチを横切る近接する半導体素子間のリーク電流を減少させるのを助ける。
【０００４】
　トレンチ端の電界増強（electric field enhancement）により，低電圧下で，導通チャネルを形成するのが容易である。これは，集積回路内の半導体素子のスレッショルド電圧（ＶＴ）を効果的に減少させる。これにより，ＳＴＩは，相補型ＭＯＳ（ＣＭＯＳ）の集積回路パフォーマンスを改善するのに幅広く用いられる技術になっている。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
　集積回路の基板上に，
マルチ窪みのシャロートレンチアイソレーション構造を形成する素子および方法を具体化することにより，これらの問題および他の問題が解決され
　　イ　課題を解決するための手段について
「【課題を解決するための手段】
【０００６】
　本発明の具体例によると，集積回路が提供される。集積回路は，基板と，前記基板に互いに空間を開けて形成される，第一深さに形成された一対の第一シャロートレンチアイソレーション（ＳＴＩ）構造，および前記第一深さとは異なる第二深さに形成された一対の第二ＳＴＩ構造と，前記一対の第一ＳＴＩ構造および前記一対の第二ＳＴＩ構造を充填する酸化物充填物と，前記一対の第一ＳＴＩ構造と前記一対の第二ＳＴＩ構造との間の前記基板に，前記一対の第一ＳＴＩ構造と前記一対の第二ＳＴＩ構造によって接合分離されて設けられる半導体素子と，を具備している。」
　　ウ　発明の効果について
「【発明の効果】
【０００９】
　具体例の長所は，
異なる半導体素子に，異なるＳＴＩ構造深さを用いることができることである。異なるＳＴＩ構造深さの使用は，集積回路中の異なる半導体素子の接合の分離を最適化する
【００１０】
　具体例の別の長所は，異なるＳＴＩ構造深さは，ギャップ充填ウィンドウとＣＭＰプロセスウィンドウを狭くすることができることである。
【００１１】
　具体例の更に別の長所は，ＳＴＩ応力が緩和されることである。
【００１２】
　前述の点は，以下の実施形態の詳細な説明がよりよく理解されるように，本発明の特徴や技術的効果を広く表している。発明の主要事項を構成する実施形態の更なる特徴や効果が以下に記述される。開示された発明の概念や特別な実施形態が，本発明と同じ目的を達成するために，他の構造やプロセスに変更し，または設計変更するための基礎として利用し得ることは，通常の知識を有する者に理解される。さらに，通常の知識を有する者が，添付された特許請求の範囲の概念および精神からかけ離れることなく等価な構成にし得ることも理解される。」
　　エ　発明を実施するための形態について
　　（ア）「【００１９】
　図２は，集積回路１００の基板１０２の垂直断面図である。基板１０２の垂直断面図は，基板１０２中に形成されるシャロートレンチ２０５とシャロートレンチ２０６等の数個のシャロートレンチ示す。図示されていないが，シャロートレンチは，二酸化ケイ素等の誘電体が充填され，その後，半導体素子が，シャロートレンチ中の誘電体の上表面上に形成される。
【００２０】
　一般に，一対のシャロートレンチ間の基板１０２全体に回路が形成され，回路の一部は，一対のシャロートレンチ間の基板１０２上に形成され，且つ，回路の一部は，シャロートレンチ上に形成され，回路の一部は，第一の一対のシャロートレンチ間の基板１０２上に形成され，且つ，回路の一部は，第二の一対のシャロートレンチ間の基板１０２上に形成され，これらはシャロートレンチ上に形成された回路の一部を有するか，有しない。
大部分の半導体素子は，一対のシャロートレンチ間の基板１０２上に形成されるが，一部の半導体素子（或いは，構造）は，シャロートレンチの充填物上に形成してもよい
　……（中略）……
【００２３】
 シャロートレンチ（図２の間隔２１０で示される）の深さＤは，シャロートレンチの底部（破線２１５で示される）から基板１０２の上表面（破線２２０で示される）の距離として定義される。図２で示されるように，
シャロートレンチは，ほぼ一致した深さＤを有する
【００２４】
様々なシャロートレンチ中での単一深さの使用は，集積回路中の異なる半導体素子の接合分離設計を困難にする
　　（イ）「【００２５】
　図３ａは，集積回路３００の基板３０２の垂直断面図である。基板３０２は，上表面内に形成された複数のシャロートレンチ，例えば，シャロートレンチ３０５とシャロートレンチ３０６を含む。シャロートレンチ３０５の深さＤ1（間隔３１０で示される）は，シャロートレンチ３０５の底部（破線３１５で示される）から基板３０２の上表面（破線３２０で示される）までの距離として定義され，シャロートレンチ３０６の深さＤ2（間隔３２５で示される）は，シャロートレンチ３０６の底部（破線３３０で示される）から基板３０２の上表面（破線３２０で示される）までの距離として定義される。
【００２６】
　図３ａで示されるように，集積回路３００に形成されるシャロートレンチの深さは一致しない。
シャロートレンチ（一対のシャロートレンチの）の深さは，一対のシャロートレンチ間の基板上に形成される半導体素子の要求に基づいた深さに設定される
一対のシャロートレンチの一シャロートレンチの深さは，一対のシャロートレンチ間の基板上に形成される半導体素子の素子寸法に基づいて決定され
シャロートレンチの深さは，一対のシャロートレンチ間の基板上に形成される半導体素子の電流要求に基づいて決定され，信号増幅器を用いた半導体素子は，一対のシャロートレンチ間の基板上に形成され，この時，シャロートレンチは，ロジックゲートに用いられる半導体素子のシャロートレンチよりも深い
【００２７】
　
集積回路の単一タイプの回路，例えば，ロジックコア，埋め込みメモリ，アナログ回路等に，異なる深さのシャロートレンチが用いられる。
集積回路のアナログ回路部分で，相対して深い一対のシャロートレンチ間の基板上に，増幅器を形成し，フィルターは，相対して浅い一対のシャロートレンチ間の基板上に形成される。
例えば，ロジックコアは，一対の第一深さのシャロートレンチ間の基板上に形成され，アナログ回路は，一対の第二深さのシャロートレンチ間の基板上に形成される
【００２８】
　更に，
一対のシャロートレンチ間の基板上に形成される回路は，類似の素子特徴を共有する
一対のシャロートレンチ間の基板上に形成された半導体素子は，同様の（或いは，ほぼ等しい）素子寸法，駆動電流，スレショルド電圧，素子密度を有する。これにより，単一タイプの回路中，特定の限界を超えて異なる素子特性を有する半導体素子の群が存在する時，異なる群の半導体素子が，異なる対のシャロートレンチ間の基板上に形成され，異なる対のシャロートレンチは異なる深さを有する。
【００２９】
　或いは，
集積回路中の単一タイプの回路で，単一深さのシャロートレンチが用いられる
【００３０】
　この他，シャロートレンチは，単一タイプの回路に適用できる。例えば，
集積回路中の異なるタイプの回路が，ほぼ等しい深さの一対のシャロートレンチ間の基板上に形成される場合，ほぼ等しい深さを有する異なるシャロートレンチは，異なるタイプの回路に用いられる
【００３１】
　図３ｂは，集積回路３５０の基板３５２の垂直断面図である。集積回路３５０の基板３５２は，上表面に形成された複数のシャロートレンチ，例えば，シャロートレンチ３５５，シャロートレンチ３５６，シャロートレンチ３５７を有する。図３ｂで示されるように，集積回路３５０は，３種の異なる深さのシャロートレンチを有する。Ｄ１（基板３５２の上表面（線３７０）とシャロートレンチ３５５の底部（線３６５）の間隔３６０），Ｄ２（基板３５２の上表面（線３７０）とシャロートレンチ３５６の底部（線３８０）の間隔３７５），および，Ｄ３（基板３５２の上表面（線３７０）とシャロートレンチ３５７の底部（線３９０）の間隔３８５）である。
【００３２】
　異なる半導体素子に，異なるシャロートレンチを用いる能力は，接合分離ウィンドウの
拡大，ギャップ充填プロセスウィンドウの拡大，ＣＭＰプロセスウィンドウの拡大を可能にする。よって，ＳＴＩ応力ウィンドウが緩和される。
【００３３】
　二つ，或いは，三つの異なる深さを有するシャロートレンチを有する集積回路について討論したが，集積回路は，製造能力，所望のパフォーマンスゲイン，達成可能なパフォーマンスゲイン，製造コスト，製造歩留まり等の相関特性に基づいて，任意の数量の異なる深さのシャロートレンチを達成する。これにより，本具体例の精神に基づき，二つ，或いは，三つの異なる深さを有するシャロートレンチを有する集積回路の検討は，本発明の範囲や精神を制限することを考慮しなくてもよい。」
　　（ウ）「【００３４】
　図４は，
集積回路の基板上に，異なる深さのシャロートレンチを形成する手順
【００３５】
　手順４００は，一つ，或いは，それ以上のシャロートレンチを形成するのに用いられる第一パターンの形成で開始され，各シャロートレンチはほぼ同じ深さ，即ち，第一深さを有する（ブロック４０５）。パターンは，集積回路の基板上に，フォトレジスト層（負，或いは，正のフォトレジスト）を蒸着することにより形成され，その後，フォトレジストを露光させ，フォトレジストの特性を変化させる。マスク（用いられるフォトレジストのタイプによって負か正）が用いられて，フォトレジスト上にパターンを形成する。その後，洗浄が実行されて，フォトレジストの不要部分を除去し，シャロートレンチの形成に用いられるパターンを残す。
　……（中略）……
【００４３】
　もう一度，図４を参照すると，第二深さのシャロートレンチを形成後，第三深さ，第四深さの追加のシャロートレンチが，追加のフォトレジスト層を提供することにより形成され（例えば，ブロック４１５），フォトレジスト層をパターニングし（例えば，ブロック４１５），シャロートレンチを所望の深さにエッチングし（例えば，ブロック４２０），第三，第四深さ等の追加の深さを有するシャロートレンチを形成する。
【００４４】
　シャロートレンチ完成後，基板が平坦化される（ブロック４２５）。基板の平坦化は，化学機械研磨（ＣＭＰ）により実行される。基板平坦化後，手順４００は終了する。手順４００終了後，集積回路は，その他の製造工程を実行する。
【００４５】
　別の具体例中，全シャロートレンチが基板に形成された後に，単一ＣＭＰを実行するのではなく，第一深さのシャロートレンチ形成後に実行してよい。例えば，第一ＣＭＰ工程は，第一深さのシャロートレンチがエッチングされた後に実行され（ブロック４１０），第二ＣＭＰ工程は，第二深さのシャロートレンチがエッチングされた後に実行される（ブロック４２０）。
【００４６】
　図４で示される手順４００は，シャロートレンチ形成部分の手順を強調している。目的を明確にするため，幾つかの工程が省略されている。例えば，フォトレジストの剥離／洗浄，ライナー酸化，シャロートレンチ酸化物充填，ＣＭＰ後の洗浄等の工程は省略される。」
　　（エ）「【００４７】
　図６は，集積回路の基板上に，
異なる深さのシャロートレンチを形成する別の手順
【００４８】
　手順６００は，集積回路の製造におけるサブセット手順で，手順６００の前後に，その他の手順を実行することができる。
　……（中略）……
【００５８】
　シャロートレンチ完成後，基板は平坦化される（ブロック６２５）。基板の平坦化は，化学機械研磨（ＣＭＰ）により実行される。基板平坦化後，手順６００は終了する。手順６００終了後，集積回路は追加の製造工程が継続される。
【００５９】
　本発明では好ましい実施例を前述の通り開示したが，これらは決して本発明に限定するものではなく，当該技術を熟知する者なら誰でも，本発明の精神と領域を脱しない範囲内で各種の変動や潤色を加えることができ，従って本発明の保護範囲は，特許請求の範囲で指定した内容を基準とする。」
　（３）本願明細書及び図面に記載された事項
　　ア　発明が解決しようとする課題
　本願明細書には，本願に係る発明が解決しようとする課題は，「集積回路の基板上に，マルチ窪みのシャロートレンチアイソレーション構造を形成する素子および方法を具体化することにより，これらの問題および他の問題が解決され，または回避され，技術的利益が達成される」（段落【０００５】）ことであることが記載されている。
　ここで，本願明細書の段落【０００５】の前には背景技術が記載されているところ，第４の１（２）アで摘記したとおり，当該背景技術が問題点を有することは記載されておらず，前記「これらの問題」とは何であるか不明である。
　しかし，第４の１（２）エ（ア）で摘記したとおり，本願明細書の段落【００１９】〜【００２４】には，発明を実施するための形態についての記載であるが，「シャロートレンチは，ほぼ一致した深さＤを有する」（段落【００２３】）ことが記載されており，段落【００２４】には「様々なシャロートレンチ中での単一深さの使用は，集積回路中の異なる半導体素子の接合分離設計を困難にする。」と記載されている。
　そして，この「単一深さ」を使用するシャロートレンチアイソレーション構造は，段落【０００５】の「マルチ窪みのシャロートレンチアイソレーション構造」と対比をなすものであるから，段落【０００３】に背景技術として記載された「一般」の「シャロートレンチアイソレーション（ＳＴＩ）」であると認められる。
　一方，本願明細書の段落【０００９】には，「発明の効果」として，「具体例の長所は，異なる半導体素子に，異なるＳＴＩ構造深さを用いることができることである。異なるＳＴＩ構造深さの使用は，集積回路中の異なる半導体素子の接合の分離を最適化することができる。」と記載されている。
　そうすると，前記「マルチ窪みのシャロートレンチアイソレーション構造」とは，本願明細書の段落【００２３】に記載されるように「単一深さ」の複数のシャロートレンチアイソレーション構造を意味するのではなく，それぞれの深さが異なる複数のシャロートレンチアイソレーション構造を意味すると認められる。
　したがって，本願に係る発明が解決しようとする課題は，「集積回路の基板上に」それぞれ異なる深さを有する「マルチ窪みのシャロートレンチアイソレーション構造を形成する素子および方法を具体化することにより」，「集積回路中の異なる半導体素子の接合分離設計」を容易にすることであると認められる。
　　イ　課題を解決するための手段，発明の効果，及び，発明を実施するための形態における記載事項
　　（ア）第４の１（１）の検討から，「半導体素子」を「基板」のどの位置に設けるかについて，本願明細書にどのように記載されているかについて，以下，検討する。
　　（イ）本願明細書の段落【０００６】には，第４の１（２）イで摘記したとおり，本願の請求項１と同一の構成が「課題を解決するための手段」として記載されている。
　　（ウ）第４の１（２）ウの摘記事項には，「発明の効果」について「具体例の長所は，異なる半導体素子に，異なるＳＴＩ構造深さを用いることができることである。異なるＳＴＩ構造深さの使用は，集積回路中の異なる半導体素子の接合の分離を最適化する」ことであると記載されている。
　　（エ）第４の１（２）エ（ア）の摘記事項には，第４の１（３）アで指摘したように，本願に係る「マルチ窪みのシャロートレンチアイソレーション構造」と対比するための「単一深さ」を使用するシャロートレンチアイソレーション構造について記載されているにすぎない。
　なお，前記「単一深さ」を使用するシャロートレンチアイソレーション構造においてではあるが，「大部分の半導体素子」は「一対のシャロートレンチ間の基板１０２上に形成される」が，「一部の半導体素子」は「シャロートレンチの充填物上に形成してもよい」ことが，本願明細書の段落【００２０】に記載されている。
　　（オ）第４の１（２）エ（イ）で摘記した本願明細書の段落【００２５】〜【００２６】には，図３ａを説明して，特に，段落【００２６】に，
・「集積回路」に形成される「シャロートレンチ（一対のシャロートレンチの）の深さは，一対のシャロートレンチ間の基板上に形成される半導体素子の要求」に基づいた深さに設定される」こと，
・たとえば，「一対のシャロートレンチの一シャロートレンチの深さは，一対のシャロートレンチ間の基板上に形成される半導体素子の素子寸法に基づいて決定され」，または，「シャロートレンチの深さは，一対のシャロートレンチ間の基板上に形成される半導体素子の電流要求に基づいて決定され，信号増幅器を用いた半導体素子は，一対のシャロートレンチ間の基板上に形成され，この時，シャロートレンチは，ロジックゲートに用いられる半導体素子のシャロートレンチよりも深い」こと，
が記載されている。
　　（カ）第４の１（２）エ（イ）で摘記した本願明細書の段落【００２７】及び段落【００２９】には，
・「ロジックコア，埋め込みメモリ，アナログ回路等」の「集積回路の単一タイプの回路」では「異なる深さのシャロートレンチが用いられる」こと，
・たとえば，「集積回路のアナログ回路部分」では，「相対して深い一対のシャロートレンチ間の基板上に，増幅器を形成」し，「フィルターは，相対して浅い一対のシャロートレンチ間の基板上に形成される」こと，
・「ロジックコアは，一対の第一深さのシャロートレンチ間の基板上に形成され」，「アナログ回路は，一対の第二深さのシャロートレンチ間の基板上に形成される」こと，
が記載されている。
　　（キ）第４の１（２）エ（イ）で摘記した本願明細書の段落【００２８】には，
・「一対のシャロートレンチ間の基板上に形成される回路」は「素子寸法，駆動電流，スレショルド電圧，素子密度」等の「類似の素子特徴を共有」し，たとえば，「一対のシャロートレンチ間の基板上に形成された半導体素子は，同様の（或いは，ほぼ等しい）素子寸法，駆動電流，スレショルド電圧，素子密度を有する」こと，
・そして，「単一タイプの回路中」に「特定の限界を超えて異なる素子特性を有する半導体素子の群が存在する時」は，この「異なる群の半導体素子が，異なる対のシャロートレンチ間の基板上に形成され，異なる対のシャロートレンチは異なる深さを有する」こと，
が記載されている。
　　（ク）第４の１（２）エ（イ）で摘記した，本願明細書の段落【００３０】には，「集積回路中の異なるタイプの回路が，ほぼ等しい深さの一対のシャロートレンチ間の基板上に形成される場合，ほぼ等しい深さを有する異なるシャロートレンチは，異なるタイプの回路に用いられる」ことが記載されており，また，段落【００３１】〜【００３３】には，「半導体素子」または「回路」を「基板」のどの位置に設けるかについての記載はない。
　　（ケ）そして，第４の１（２）エ（ウ）及び同（エ）の摘記事項には，「集積回路の基板上に，異なる深さのシャロートレンチを形成する手順」が記載されているだけであって，「半導体素子」または「回路」を「基板」のどの位置に設けるかについての記載はない。
　　ウ　本願明細書の記載事項の検討
　　（ア）第４の１（３）イ（イ）で検討した本願明細書の段落【０００６】の「課題を解決するための手段」についての記載は，本願の請求項１の記載と同様に平成２９年８月２５日に提出された手続補正書により補正されたものであり，「課題を解決するための手段」として請求項１の構成を形式的に記載したものと認められる。
　したがって，前記段落【０００６】の記載は，単に，本願明細書の「課題を解決するための手段」の記載を本願発明に整合させたものにすぎないから，第４の１（１）で検討した，「半導体素子」は，少なくとも，「第一深さに形成された一対の第一シャロートレンチアイソレーション（ＳＴＩ）構造」と「前記第一深さとは異なる第二深さに形成された一対の第二ＳＴＩ構造」との間の「前記基板」に「設けられる」という本願発明の特徴を，本願明細書に実質的に開示した記載であるとは認められない。
　　（イ）また，第４の１（３）イ（エ）で検討したように，「単一深さ」を使用するシャロートレンチアイソレーション構造においては，「大部分の半導体素子」は「一対のシャロートレンチ間の基板１０２上に形成される」が，「一部の半導体素子」は「シャロートレンチの充填物上に形成してもよい」ことが記載されている。
　　（ウ）第４の１（３）イ（ウ）から，第４の１（３）アで検討した「集積回路中の異なる半導体素子の接合分離設計」を容易にするという本願に係る発明が解決しようとする課題は，「異なる半導体素子に，異なるＳＴＩ構造深さを用いる」ことにより「集積回路中の異なる半導体素子の接合の分離を最適化する」ことで解決できると認められる。
　そして，第４の１（３）イ（オ）〜（ク）で検討したように，本願明細書の「発明を実施するための形態」についての記載には，前記「集積回路の基板上に」それぞれ異なる深さを有する「マルチ窪みのシャロートレンチアイソレーション構造を形成する素子および方法を具体化することにより」，「集積回路中の異なる半導体素子の接合分離設計」を容易にするという本願に係る発明が解決しようとする課題の，具体的な課題解決手段として，
・集積回路の基板上に，一対のシャロートレンチからなるシャロートレンチアイソレーション構造を複数形成し，各一対のシャロートレンチ間の基板に形成される「半導体素子」または「回路」の要求ないしはタイプに応じて，前記シャロートレンチアイソレーション構造におけるシャロートレンチの深さを決定することと，
及び，
・「集積回路の基板上に，異なる深さのシャロートレンチを形成する手順」
が記載されているだけである。
　　（エ）したがって，第４の１（１）で指摘した，「半導体素子」は「第一深さに形成された一対の第一シャロートレンチアイソレーション（ＳＴＩ）構造」と「前記第一深さとは異なる第二深さに形成された一対の第二ＳＴＩ構造」との間の「前記基板」に「前記一対の第一ＳＴＩ構造と前記一対の第二ＳＴＩ構造によって接合分離されて設けられる」という本願発明の「集積回路」が特徴として有する構成は，本願明細書には記載も示唆もされていない。
　　（オ）すなわち，発明の詳細な説明には，一対のシャロートレンチからなる第一シャロートレンチアイソレーション構造の深さ(ａ)が，前記第一シャロートレンチアイソレーション構造間の基板に形成される半導体素子(Ａ)の要求に基づいて設定され，さらに，一対のシャロートレンチからなる第二シャロートレンチアイソレーション構造の深さ(ｂ)が，前記第二シャロートレンチアイソレーション構造間の基板に形成される半導体素子(Ｂ)の要求に基づいて設定されることで，集積回路中の異なる半導体素子の接合の分離を最適化することが記載されている。
　しかしながら，深さ(ａ)の第一シャロートレンチアイソレーション構造と深さ(ｂ)の第二シャロートレンチアイソレーション構造との間の基板に半導体素子(Ｃ)を形成することは記載されておらず，しかも，前記半導体素子(Ｃ)の駆動電流，素子形態，接合電圧，スレショルド電圧等に基づく要求と，前記第一シャロートレンチアイソレーション構造の深さ(ａ)及び前記第二シャロートレンチアイソレーション構造の深さ(ｂ)との関係については，発明の詳細な説明には何ら記載されていない。
　　（カ）したがって，本願発明の「半導体素子」が「第一深さに形成された一対の第一シャロートレンチアイソレーション（ＳＴＩ）構造」と「前記第一深さとは異なる第二深さに形成された一対の第二ＳＴＩ構造」との間の「前記基板」に「前記一対の第一ＳＴＩ構造と前記一対の第二ＳＴＩ構造によって接合分離されて設けられる」という構成は，第４の１（３）アで指摘した本願に係る発明が解決しようとする課題が解決できることを当業者が認識できるように本願明細書に記載された範囲を超えていると認められる。
　　（キ）以上から，本願発明は，発明の詳細な説明に記載したものでない。
　　エ　意見書における主張について
　　（ア）平成２９年８月２５日に提出した意見書において，審判請求人は「（２−１）理由（ｉ）に関して」の項で「要するに，請求項１に記載している本願発明の特徴は本願明細書の段落００２８に記載されているのであります。」と主張している。
　　（イ）しかし，第４の１（３）イ（キ）で指摘したように，本願明細書の段落【００２８】には，「半導体素子」の配置については，「単一タイプの回路中」に「特定の限界を超えて異なる素子特性を有する半導体素子の群が存在する時」は，この「異なる群の半導体素子が，異なる対のシャロートレンチ間の基板上に形成され，異なる対のシャロートレンチは異なる深さを有する」ことが記載されているだけであり，「半導体素子」は，少なくとも，「第一深さに形成された一対の第一シャロートレンチアイソレーション（ＳＴＩ）構造」と「前記第一深さとは異なる第二深さに形成された一対の第二ＳＴＩ構造」との間の「前記基板」に「前記一対の第一ＳＴＩ構造と前記一対の第二ＳＴＩ構造によって接合分離されて設けられる」という本願発明の特徴が記載されているとは認められない。
　　（ウ）したがって，審判請求人の主張は採用できない。
　２　当審拒絶理由通知の理由５（２）について
　（１）検討の前提
　本願発明が本願明細書の発明の詳細な説明に記載された発明であるとはいえないことは，第４の１で指摘したとおりである。
　しかしながら，審判請求人は平成２９年８月２５日に提出した意見書の「（２−３）理由（ｖ），（vi）に関して」で，「本願の請求項１に係る発明は…（中略）…すなわち，「一対の第一ＳＴＩ構造」，「一対の第二ＳＴＩ構造」とは，それぞれそのＳＴＩ構造の深さに適した素子がその一対のＳＴＩ構造の間に形成されていることは，本願明細書の趣旨からも明らかであります。その上で，請求項１に係る発明は，その一対の第一ＳＴＩと一対の第二ＳＴＩ構造との間に第三の素子が形成されていることを表しているのであります。これを図解すると，下図のようになります。」と主張している。
　　　平成２９年８月２５日に提出された意見書に記載された図面
　そこで，仮に，本願発明の「前記一対の第一ＳＴＩ構造と前記一対の第二ＳＴＩ構造との間の前記基板に，前記一対の第一ＳＴＩ構造と前記一対の第二ＳＴＩ構造によって接合分離されて設けられる半導体素子」という構成が，上記の主張のとおりに，「一対の第一ＳＴＩ構造」によって「接合分離されて設けられる」第１の半導体素子Ａが当該「一対の第一ＳＴＩ構造」の「間の前記基板」に形成され，「一対の第二ＳＴＩ構造」によって「接合分離されて設けられる」第２の半導体素子Ｂが当該「一対の第二ＳＴＩ構造」の「間の前記基板」に形成され，「前記一対の第一ＳＴＩ構造と前記一対の第二ＳＴＩ構造との間の前記基板」，すなわち，「前記一対の第一ＳＴＩ構造」の一方と「前記一対の第二ＳＴＩ構造」の一方との「間の前記基板」に第３の半導体素子Ｃが設けられるという構成を表しているとして，以下，本願発明の新規性について検討する。
　
　（２）引用例１の記載事項と引用発明１
　　ア　引用例１の記載事項
　本願の優先権主張の日前に日本国内において頒布され，当審拒絶理由通知において「文献２」として引用した刊行物である特開２００７−１８４５４９号公報（以下「引用例１」という。）には，「半導体装置および半導体装置の製造方法」（発明の名称）に関して，図１〜図１３とともに，以下の事項が記載されている。
　　（ア）「【技術分野】
【０００１】
  本発明は半導体装置および半導体装置の製造方法に関し，特に，バルク構造とＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）構造とが同一基板上に混載された半導体装置における素子分離構造に適用して好適なものである。」
　　（イ）「【発明を実施するための最良の形態】
【００２７】
　以下，本発明の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。
　図１は，
本発明の第１実施形態に係る半導体装置
　図１において，
半導体基板１
ＳＯＩ形成領域Ｒ１１およびバルク領域Ｒ１２が設けられ
バルク領域Ｒ１２には，Ｎウェル２およびＰウェル３が形成されている
ＳＯＩ形成領域Ｒ１１およびバルク領域Ｒ１２には，ＳＯＩ形成領域Ｒ１１およびバルク領域Ｒ１２内の素子をそれぞれ素子分離する溝１３が形成されている
ＳＯＩ形成領域Ｒ１１とバルク領域Ｒ１２との境界には，ＳＯＩ形成領域Ｒ１１とバルク領域Ｒ１２とを素子分離する溝１４が形成されるとともに，Ｎウェル２およびＰウェル３との境界には，Ｎウェル２とＰウェル３とを素子分離する溝１４が形成されている。ここで，溝１４の深さは溝１３よりも深くすることができる
【００２８】
　そして，ＳＯＩ形成領域Ｒ１１において，半導体基板１上には埋め込み絶縁層４が形成され，埋め込み絶縁層４上には，溝１３及び溝１４にて素子分離された第２半導体層５が積層されている。そして，第２半導体層５上には，ゲート絶縁膜６ａ，６ｂをそれぞれ介してゲート電極７ａ，７ｂが形成され，ゲート電極７ａ，７ｂの側壁にはサイドウォール８ａ，８ｂがそれぞれ形成されている。そして，第２半導体層５には，ゲート電極７ａを挟み込むように配置されたソース層９ａおよびドレイン層１０ａが形成されるとともに，ゲート電極７ｂを挟み込むように配置されたソース層９ｂおよびドレイン層１０ｂが形成されている。
【００２９】
　一方，バルク領域Ｒ１２において，Ｎウェル２上には，ゲート絶縁膜６ｃ，６ｄをそれぞれ介してゲート電極７ｃ，７ｄが形成され，ゲート電極７ｃ，７ｄの側壁にはサイドウォール８ｃ，８ｄがそれぞれ形成されている。そして，Ｎウェル２には，ゲート電極７ｃを挟み込むように配置されたソース層９ｃおよびドレイン層１０ｃが形成されるとともに，ゲート電極７ｄを挟み込むように配置されたソース層９ｄおよびドレイン層１０ｄが形成されている。また，バルク領域Ｒ１２において，Ｐウェル３上には，ゲート絶縁膜６ｅを介してゲート電極７ｅが形成され，ゲート電極７ｅの側壁にはサイドウォール８ｅが形成されている。そして，Ｐウェル３には，ゲート電極７ｅを挟み込むように配置されたソース層９ｅおよびドレイン層１０ｅが形成されている。
【００３０】
　これにより，第２半導体層５下に埋め込まれた埋め込み絶縁層４にて半導体基板１と第２半導体層５とを絶縁することが可能となるとともに，
ＳＯＩ形成領域Ｒ１１とバルク領域Ｒ１２には，異なる構造を有する第１素子分離構造と第２素子分離構造とを備えることができる。この時，溝１３と溝１４のいずれかひとつが，第１素子分離構造に対応し，残りが，第２素子分離構造に対応する。
　　（ウ）「【００３２】
　また，
ＳＯＩ形成領域Ｒ１１には低電圧・低電流駆動デバイスを形成し
バルク領域Ｒ１２には高耐圧・高電圧駆動デバイスを形成することができる
これにより，ＳＯＩ形成領域Ｒ１１内で低電圧・低電流駆動デバイスをゲート電極と平行方向に素子分離する溝１３の深さを浅く形成し
低電圧・低電流駆動デバイスを有するＳＯＩ形成領域Ｒ１１と高耐圧・高電圧駆動デバイスを有するＲ１２とを素子分離する溝１４やバルク領域のウエル間を分離する溝１４の深さを深くすることができる。このため，バルク構造とＳＯＩ構造とを同一半導体基板１上に混載した場合においても，高耐圧・高電圧駆動デバイス（バルク構造デバイス）と低電圧・低電流駆動デバイス（ＳＯＩ構造デバイス）との間のクロストークノイズを抑制することができる。また，高耐圧・高電圧駆動デバイスの耐圧の劣化を抑制しつつ，低電圧・低電流駆動デバイスへのストレスの集中を抑制することができ，低電圧・低電流駆動デバイスの低消費電力化および高速化に支障をきたすことなく，高耐圧・高電圧駆動デバイスを同一半導体基板１上に混載することができる。
　　（エ）「【００４２】
　次に，図８に示すように，第２半導体層２５の熱酸化により第２半導体層２５の表面に下地酸化膜４６を形成する。そして，ＣＶＤなどの方法により，下地酸化膜４６上の全面に酸化防止膜４７を形成する。なお，酸化防止膜４７としては，例えば，シリコン窒化膜を用いることができる。そして，フォトリソグラフィー技術およびエッチング技術を用いて，酸化防止膜４７，下地酸化膜４６，第２半導体層２５，第１半導体層４５および半導体基板２１をパターニングすることにより，半導体基板２１の一部を露出させる溝４８を形成する。なお，溝４８は，ＳＯＩ形成領域Ｒ２１とバルク領域Ｒ２２との境界およびＮウェル２２およびＰウェル２３との境界の素子分離領域に配置することができる。また，
溝４８の深さはＰウェル２３よりも深くなるように設定する
【００４３】
　続いて，ＣＶＤなどの方法により基板全面が覆われるようにして
溝４８内に埋め込まれた支持体３２を成膜する
支持体３２の材質としては，シリコン酸化膜，シリコン窒化膜あるいはシリコン酸窒化膜などの絶縁体を用いることができる
　　（オ）図１には，
・半導体基板１の領域Ｒ１１に間隔をあけて一対の溝１３が形成され，前記半導体基板１の領域Ｒ１２内に溝１４が形成され，前記領域Ｒ１１と前記領域Ｒ１２の境界にも溝１４が形成されていること，
・前記一対の溝１３の間の前記領域Ｒ１１の半導体基板１に，デバイスが形成されていること，
・前記領域Ｒ１２に形成された溝１４と前記境界に形成された溝１４の間の前記領域Ｒ１２内のＮウェル２に，２つのデバイスとその間の溝１３が形成されていること，
・前記一対の溝１３の一方と前記境界に形成された溝１４の間の前記領域Ｒ１１の半導体基板１に，デバイスが形成されていること，
が記載されている。
　　イ　引用発明
　　（ア）第４の２（２）ア（イ）で摘記したように，引用例１には，「半導体基板１には，ＳＯＩ形成領域Ｒ１１およびバルク領域Ｒ１２が設けられ，バルク領域Ｒ１２には，Ｎウェル２およびＰウェル３が形成されている。ここで，ＳＯＩ形成領域Ｒ１１およびバルク領域Ｒ１２には，ＳＯＩ形成領域Ｒ１１およびバルク領域Ｒ１２内の素子をそれぞれ素子分離する溝１３が形成されている。」（段落【００２７】），及び，「ＳＯＩ形成領域Ｒ１１とバルク領域Ｒ１２には，異なる構造を有する第１素子分離構造と第２素子分離構造とを備えることができる。この時，溝１３と溝１４のいずれかひとつが，第１素子分離構造に対応し，残りが，第２素子分離構造に対応する。」と記載されている。
　また，第４の２（２）ア（ウ）で摘記したように，引用例１には，「ＳＯＩ形成領域Ｒ１１には低電圧・低電流駆動デバイスを形成し……これにより，ＳＯＩ形成領域Ｒ１１内で低電圧・低電流駆動デバイスをゲート電極と平行方向に素子分離する溝１３の深さを浅く形成し」（段落【００３２】）と記載されている。
　上記の各記載と，第４の２（２）ア（オ）とから，引用例１には，半導体基板１と，前記半導体基板１のＳＯＩ形成領域Ｒ１１に互いに間隔をあけて設けられ，前記ＳＯＩ形成領域Ｒ１１内の低電圧・低電流駆動デバイスを素子分離する，深さが浅く形成された一対の溝１３からなる第１素子分離構造と，が記載されている。
　　（イ）第４の２（２）ア（イ）の摘記事項には，上記（ア）で指摘した記載に加え，「ＳＯＩ形成領域Ｒ１１とバルク領域Ｒ１２との境界には，ＳＯＩ形成領域Ｒ１１とバルク領域Ｒ１２とを素子分離する溝１４が形成されるとともに，Ｎウェル２およびＰウェル３との境界には，Ｎウェル２とＰウェル３とを素子分離する溝１４が形成されている。ここで，溝１４の深さは溝１３よりも深くすることができる。」（段落【００２７】）と記載されている。
　ここで，段落【００２７】には，上記（ア）で指摘したように「ＳＯＩ形成領域Ｒ１１およびバルク領域Ｒ１２には，ＳＯＩ形成領域Ｒ１１およびバルク領域Ｒ１２内の素子をそれぞれ素子分離する溝１３が形成されている。」と，前記「バルク領域Ｒ１２内」においても，浅い溝である「溝１３」が「素子分離」の役割を果たしている旨の記載がある。
　しかし，第４の２（２）ア（ウ）で摘記したように，引用例１には，「ＳＯＩ形成領域Ｒ１１には低電圧・低電流駆動デバイスを形成し，バルク領域Ｒ１２には高耐圧・高電圧駆動デバイスを形成することができる。……低電圧・低電流駆動デバイスを有するＳＯＩ形成領域Ｒ１１と高耐圧・高電圧駆動デバイスを有するＲ１２とを素子分離する溝１４やバルク領域のウエル間を分離する溝１４の深さを深くすることができる。このため，バルク構造とＳＯＩ構造とを同一半導体基板１上に混載した場合においても，高耐圧・高電圧駆動デバイス（バルク構造デバイス）と低電圧・低電流駆動デバイス（ＳＯＩ構造デバイス）との間のクロストークノイズを抑制することができる。また，高耐圧・高電圧駆動デバイスの耐圧の劣化を抑制しつつ，低電圧・低電流駆動デバイスへのストレスの集中を抑制することができ，低電圧・低電流駆動デバイスの低消費電力化および高速化に支障をきたすことなく，高耐圧・高電圧駆動デバイスを同一半導体基板１上に混載することができる。」（段落【００３２】）と記載されている。
　そうすると，バルク領域Ｒ１２に高耐圧・高電圧駆動デバイスを形成する場合は，前記バルク領域Ｒ１２内の前記高耐圧・高電圧駆動デバイスの「素子分離」の役割を果たすことができるのは，前記「深さを深く」した「溝１４」であることが，引用例１に記載されている。
　したがって，上記の各記載と，第４の２（２）ア（オ）とから，引用例１には，半導体基板１の前記ＳＯＩ形成領域Ｒ１１とバルク領域Ｒ１２との境界，及び，前記バルク領域Ｒ１２に形成されたＮウェル２及びＰウェル３との境界にそれぞれ設けられ，前記Ｎウェル２に形成された前記バルク領域Ｒ１２が有する高耐圧・高電圧駆動デバイスを前記低電圧・低電流駆動デバイスから素子分離するとともに，Ｎウェル２とＰウェル３とを素子分離する，深さが前記溝１３よりも深くされた２つの溝１４からなる第２素子分離構造，が記載されている。
　　（ウ）第４の２（２）ア（イ）で摘記したように，引用例１には，「そして，溝１３内には，第２半導体層５を半導体基板１上で支持する支持体１１が埋め込まれるとともに，溝１４内には埋め込み絶縁体１２が埋め込まれている。なお，溝１３，１４内にそれぞれ埋め込まれた支持体１１および埋め込み絶縁体１２の比誘電率は互いに異ならせることもでき，例えば，支持体１１としてはシリコン酸化膜，埋め込み絶縁体１２としてはシリコン窒化膜を用いることができる。」（段落【００２７】）と記載されている。
　ここで，深さは溝１３よりも深く形成される溝１４に埋め込む埋め込み絶縁体１２としては，前記溝１３に埋め込む支持体１１であるシリコン酸化膜とは比誘電率が異なるシリコン窒化膜を用いることが記載されている。しかしながら，前記「支持体１１および埋め込み絶縁体１２の比誘電率は互いに異ならせることもでき」という記載が示すように，「比誘電率は互いに異ならせること」は文献２において必須の構成ではなく選択的な構成であり，よって，前記「埋め込み絶縁体１２」が「支持体１１」であるシリコン酸化膜と比誘電率が同じ膜でもよいことが，引用例１には示唆されている。
　そして，第４の２（２）ア（エ）で摘記したように，引用例１には，「深さはＰウェル２３よりも深くなるように設定」された「溝４８」（段落【００４２】）に埋め込む膜の材質は「シリコン酸化膜，シリコン窒化膜あるいはシリコン酸窒化膜などの絶縁体を用いることができる」（段落【００４３】）と記載されている。
　したがって，引用例１には，「溝１３」と同様に「溝１４」に「シリコン酸化膜」を埋め込むことも記載されていると認められる。
　　（エ）第４の２（２）ア（オ）から，引用例１には，
・前記ＳＯＩ形成領域Ｒ１１内の低電圧・低電流駆動デバイスを，前記一対の溝１３の間に設けること，
・前記Ｎウェル２に形成された高耐圧・高電圧駆動デバイスを，ＳＯＩ形成領域Ｒ１１とバルク領域Ｒ１２との境界に設けられた溝１４と，前記バルク領域Ｒ１２に形成されたＮウェル２及びＰウェル３との境界に設けられた溝１４との間に設けること，
・前記ＳＯＩ形成領域Ｒ１１内の低電圧・低電流駆動デバイスを，前記一対の溝１３の一方と，半導体基板１のＳＯＩ形成領域Ｒ１１とバルク領域Ｒ１２との境界に設けられた溝１４の間にも形成すること，
がそれぞれ記載されている。
　　（オ）そうすると，以上の記載事項から，引用例１には，次の発明（以下「引用発明」という。）が記載されているといえる。
「半導体基板１と，
　前記半導体基板１のＳＯＩ形成領域Ｒ１１に互いに間隔をあけて設けられ，前記ＳＯＩ形成領域Ｒ１１内の低電圧・低電流駆動デバイスを素子分離する，深さが浅く形成された一対の溝１３からなる第１素子分離構造と，
　前記半導体基板１の前記ＳＯＩ形成領域Ｒ１１とバルク領域Ｒ１２との境界，及び，前記バルク領域Ｒ１２に形成されたＮウェル２及びＰウェル３との境界にそれぞれ設けられ，前記Ｎウェル２に形成された前記バルク領域Ｒ１２が有する高耐圧・高電圧駆動デバイスを前記低電圧・低電流駆動デバイスから素子分離するとともに，Ｎウェル２とＰウェル３とを素子分離する，深さが前記溝１３よりも深くされた２つの溝１４からなる第２素子分離構造と，
　前記溝１３，及び，前記溝１４に埋め込まれたシリコン酸化膜と，
　前記ＳＯＩ形成領域Ｒ１１内の前記一対の溝１３の間に設けられた低電圧・低電流駆動デバイスと，
　前記ＳＯＩ形成領域Ｒ１１と前記バルク領域Ｒ１２との境界に設けられた溝１４と，前記Ｎウェル２及び前記Ｐウェル３との境界に設けられた溝１４との間の前記Ｎウェル２に設けられた高耐圧・高電圧駆動デバイスと，
　前記一対の溝１３の一方と，半導体基板１の前記ＳＯＩ形成領域Ｒ１１とバルク領域Ｒ１２との境界に設けられた溝１４の間の前記ＳＯＩ形成領域Ｒ１１に設けられた，低電圧・低電流駆動デバイスと，
を有する半導体装置。」
　（３）　対比・判断
　　ア　本願発明と引用発明との対比
　本願発明と引用発明とを対比する。
　　（ア）引用発明の「半導体基板１」は，本願発明の「基板」に相当する。
　　（イ）引用発明の「前記半導体基板１のＳＯＩ形成領域Ｒ１１に互いに間隔をあけて設けられ，前記ＳＯＩ形成領域Ｒ１１内の低電圧・低電流駆動デバイスを素子分離する，深さを浅く形成された一対の溝１３からなる第１素子分離構造」は，本願発明の「前記基板に互いに空間を開けて形成される，第一深さに形成された一対の第一シャロートレンチアイソレーション（ＳＴＩ）構造」に相当する。
　　（ウ）引用発明の「前記半導体基板１の前記ＳＯＩ形成領域Ｒ１１とバルク領域Ｒ１２との境界，及び，前記バルク領域Ｒ１２に形成されたＮウェル２及びＰウェル３との境界にそれぞれ設けられ，前記Ｎウェル２に形成された前記バルク領域Ｒ１２が有する高耐圧・高電圧駆動デバイスを前記低電圧・低電流駆動デバイスから素子分離するとともに，Ｎウェル２とＰウェル３とを素子分離する，深さが前記溝１３よりも深くされた２つの溝１４からなる第２素子分離構造」において，「Ｎウェル２とＰウェル３とを素子分離する」とは，「Ｎウェル２及びＰウェル３との境界」に「設けられ」た「溝１４」により，「前記Ｎウェル２に形成された前記バルク領域Ｒ１２が有する高耐圧・高電圧駆動デバイス」を，前記「Ｎウェル２」に隣接する「Ｐウェル３」に形成されたデバイスと素子分離することを意味していると解される。
　したがって，引用発明の前記「２つの溝１４からなる第２素子分離構造」は，前記「２つの溝１４」が対をなすことで，「前記Ｎウェル２に形成された前記バルク領域Ｒ１２が有する高耐圧・高電圧駆動デバイス」を，周囲の「デバイス」から素子分離していると認められる。
　よって，引用発明の前記「２つの溝１４からなる第２素子分離構造」は，本願発明の「前記基板に互いに空間を開けて形成される」，「前記第一深さとは異なる第二深さに形成された一対の第二ＳＴＩ構造」に相当する。
　　（エ）引用発明の「前記溝１３，及び，前記溝１４に埋め込まれたシリコン酸化膜」は，本願発明の「前記一対の第一ＳＴＩ構造および前記一対の第二ＳＴＩ構造を充填する酸化物充填物」に相当する。
　　（オ）引用発明の「前記ＳＯＩ形成領域Ｒ１１内の前記一対の溝１３の間に設けられた低電圧・低電流駆動デバイス」は，前記「一対の溝１３からなる第１素子分離構造」によって「半導体装置」中の異なる半導体素子と接合分離されているものと認められる。
　同様に，引用発明の「前記ＳＯＩ形成領域Ｒ１１と前記バルク領域Ｒ１２との境界に設けられた溝１４と，前記Ｎウェル２及び前記Ｐウェル３との境界に設けられた溝１４との間の前記Ｎウェル２に設けられた高耐圧・高電圧駆動デバイス」は，「２つの溝１４からなる第２素子分離構造」によって「半導体装置」中の異なる半導体素子と接合分離されているものと認められる。
　　（カ）そして，引用発明において，「前記一対の溝１３の一方と，半導体基板１の前記ＳＯＩ形成領域Ｒ１１とバルク領域Ｒ１２との境界に設けられた溝１４の間の前記ＳＯＩ形成領域Ｒ１１に設けられた，低電圧・低電流駆動デバイス」は，前記「一対の溝１３からなる第１素子分離構造」の一方と，前記「２つの溝１４からなる第２素子分離構造」の一方の間の「前記半導体基板１のＳＯＩ形成領域Ｒ１１」に形成されているといい得るものである。
　そうすると，引用発明の「前記一対の溝１３の一方と，半導体基板１の前記ＳＯＩ形成領域Ｒ１１とバルク領域Ｒ１２との境界に設けられた溝１４の間の前記ＳＯＩ形成領域Ｒ１１に設けられた，低電圧・低電流駆動デバイス」は，「前記ＳＯＩ形成領域Ｒ１１内の前記一対の溝１３の間に設けられた低電圧・低電流駆動デバイス」とは前記「一対の溝１３からなる第１素子分離構造」によって接合分離され，同時に，「前記ＳＯＩ形成領域Ｒ１１と前記バルク領域Ｒ１２との境界に設けられた溝１４と，前記Ｎウェル２及び前記Ｐウェル３との境界に設けられた溝１４との間の前記Ｎウェル２に設けられた高耐圧・高電圧駆動デバイス」とは「２つの溝１４からなる第２素子分離構造」によって接合分離されているといえるから，本願発明の「前記一対の第一ＳＴＩ構造と前記一対の第二ＳＴＩ構造との間の前記基板に，前記一対の第一ＳＴＩ構造と前記一対の第二ＳＴＩ構造によって接合分離されて設けられる半導体素子」に相当する。
　　（キ）引用発明の「半導体装置」は，集積回路として形成されることは明らかであるから，本願発明の「集積回路」に相当する。
　　（キ）そうすると，本願発明と引用発明とは，以下の点で一致し，相違するところがない。
《一致点》
「基板と，
　前記基板に互いに空間を開けて形成される，第一深さに形成された一対の第一シャロートレンチアイソレーション（ＳＴＩ）構造，および前記第一深さとは異なる第二深さに形成された一対の第二ＳＴＩ構造と，
　前記一対の第一ＳＴＩ構造および前記一対の第二ＳＴＩ構造を充填する酸化物充填物と，
　前記一対の第一ＳＴＩ構造と前記一対の第二ＳＴＩ構造との間の前記基板に，前記一対の第一ＳＴＩ構造と前記一対の第二ＳＴＩ構造によって接合分離されて設けられる半導体素子と，
を具備する集積回路。」
　　イ　本願発明についての判断
　以上のとおりであるから，本願発明は引用例１に記載された発明である。
第５　結言
　以上のとおり，本願の請求項１に係る発明は，発明の詳細な説明に記載したものではないから，本願は，特許請求の範囲の記載が特許法第３６条第６項第１号に規定する要件を満たしていない。
　また，本願発明は，引用例１に記載された発明であるから，特許法第２９条第１項第３号に該当し，特許を受けることができない。
　したがって，本願は，他の請求項について検討するまでもなく，拒絶すべきものである。
　
　よって，結論のとおり審決する。