(57)【要約】  磁性体装置は、磁性体積層膜２０と機能体４とを具備する。磁性体積層膜２０は、一方向に長い導電体の配線５の一つの面に対面して、配線５に沿って設けられる。機能体４は、配線５に流れる電流で誘起される磁場との相互作用により機能を具現化する。磁性体積層膜２０は、複数の磁性体層２と複数の磁性体層の各々の間に設けられた少なくとも一つの非磁性導電体層３、１１とを備える。非磁性導電体層３、１１が両側の磁性体層２を強磁性結合又は反強磁性結合させる。非磁性導電体層３の少なくとも一つが両側の磁性体層２を反強磁性結合させる。複数の磁性体層２の磁化量の総和がほぼゼロである。複数の磁性体層２のうち、第１方向に向く磁性体層群の異方性磁界の大きさと逆の第２方向に向く磁性体層群の異方性磁界の大きさとが異なる。
2008108111.tif 000002
【特許請求の範囲】
【請求項１】
一方向に長い導電体の配線の少なくとも一つの面に対面して、前記配線に沿って設けられた磁性体積層膜と、
前記配線に流れる電流で誘起される磁場との相互作用により機能を具現化する機能体と
を具備し、
前記磁性体積層膜は、
複数の磁性体層と、
前記複数の磁性体層の各々の間に設けられた少なくとも一つの非磁性導電体層と
を備え、
前記非磁性導電体層が両側の磁性体層を強磁性結合又は反強磁性結合させ、
前記非磁性導電体層の少なくとも一つが両側の磁性体層を反強磁性結合させ、
前記複数の磁性体層の磁化量の総和がほぼゼロであり、
前記複数の磁性体層のうち、第１方向に向く磁性体層群の異方性磁界の大きさと前記第１方向と逆の第２方向に向く磁性体層群の異方性磁界の大きさとが異なる
磁性体装置。
【請求項２】
請求の範囲１に記載の磁性体装置において、
前記複数の磁性体層は、二層の磁性体層であり、
前記二層の磁性体層は、互いに異なる材料又は互いに異なる組成比の材料を用いている
磁性体装置。
【請求項３】
請求の範囲１に記載の磁性体装置において、
前記複数の磁性体層は、三層以上である
磁性体装置。
【請求項４】
請求の範囲１乃至３のいずれか一項に記載の磁性体装置において、
前記配線に電流を流したとき、前記配線における前記磁性体積層膜がない側の磁場が、前記磁性体積層膜が設けられなていない場合の前記側の磁場と比較して大きい
磁性体装置。
【請求項５】
請求の範囲１乃至４のいずれか一項に記載の磁性体装置において、
前記磁性体積層膜は、
前記機能体の位置に対応した前記配線上の領域において、前記配線の複数の面に対面して設けられ、
前記機能体の位置に対応した前記配線上の領域以外の領域において、前記配線の複数の面以下の面に対面して設けられる
磁性体装置。
【請求項６】
請求の範囲１乃至５のいずれか一項に記載の磁性体装置において、
前記機能体は、
磁化の向きが固定されたピン層と、
複数の磁性体層が非磁性層を介して積層された積層磁性層及び単層の磁性層のいずれかであるフリー層と、
前記ピン層と前記フリー層との間に設けられ絶縁層及び非磁性層のいずれかである中間層と、
を備え、
前記ピン層の磁化方向と前記フリー層の磁化方向との相対的な関係により、情報が記憶される
磁性体装置。
【請求項７】
第１方向に延在する複数の第１配線と、
第２方向に延在する複数の第２配線と、
前記複数の第１配線と前記複数の第２配線との交点の各々に対応して設けられ、対応する前記第１配線に一端を接続された複数の磁性体装置と
を具備し、
前記複数の磁性体装置の各々は、
前記第１配線の少なくとも一つの面に対面して、前記第１配線に沿って設けられた磁性体積層膜と、
前記第１配線に流れる電流で誘起される磁場との相互作用により情報を記憶する磁性体装置と
を具備し、
前記磁性体積層膜は、
複数の磁性体層と、
前記複数の磁性体層の各々の間に設けられた少なくとも一つの非磁性導電体層と
を備え、
前記非磁性導電体層が両側の磁性体層同士を強磁性結合又は反強磁性結合させ、
前記非磁性導電体層の少なくとも一つが両側の磁性体層を反強磁性結合させ、
前記複数の磁性体層の磁化量の総和がほぼゼロであり、
前記複数の磁性体層のうち、第１方向に向く磁性体層群の異方性磁界の大きさと前記第１方向と逆の第２方向に向く磁性体層群の異方性磁界の大きさとが異なる
磁気記憶装置。
【請求項８】
第１方向に延在する複数の第１配線と、
第２方向に延在する複数の第２配線と、
前記複数の第１配線と前記複数の第２配線との交点の各々に対応して設けられ、対応する前記第２配線に一端を接続された複数の磁性体装置と
を具備し、
前記複数の磁性体装置の各々は、
前記第１配線に接続された内部配線の少なくとも一つの面に対面して、前記内部配線に沿って設けられた磁性体積層膜と、
前記内部配線に流れる電流で誘起される磁場との相互作用により情報を記憶する磁性体装置と
を具備し、
前記磁性体積層膜は、
複数の磁性体層と、
前記複数の磁性体層の各々の間に設けられた少なくとも一つの非磁性導電体層と
を備え、
前記非磁性導電体層が両側の磁性体層同士を強磁性結合又は反強磁性結合させ、
前記非磁性導電体層の少なくとも一つが両側の磁性体層を反強磁性結合させ、
前記複数の磁性体層の磁化量の総和がほぼゼロであり、
前記複数の磁性体層のうち、第１方向に向く磁性体層群の異方性磁界の大きさと前記第１方向と逆の第２方向に向く磁性体層群の異方性磁界の大きさとが異なる
磁気記憶装置。
【請求項９】
請求の範囲７又は８に記載の磁性体装置において、
前記磁性体装置は、
磁化の向きが固定されたピン層と、
複数の磁性体層が非磁性層を介して積層された積層磁性層及び単層の磁性層のいずれかであるフリー層と、
前記ピン層と前記フリー層との間に設けられ絶縁層及び非磁性層のいずれかである中間層と、
を備え、
前記ピン層の磁化方向と前記フリー層の磁化方向との相対的な関係により、情報が記憶される
磁性体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は磁性体装置及び磁気記憶装置に関し、特に導電体に電流を流すことで発生する磁場を利用し、電流非印加時の端部からの漏れ磁場を抑制することが可能な磁性体装置及び磁気記憶装置に関する。この出願は、２００７年３月7日に出願された特許出願番号２００７−０５７８４０号の日本特許出願に基づいており、その出願による優先権の利益を主張し、その出願の開示は、引用することにより、そっくりそのままここに組み込まれている。
【背景技術】
【０００２】
磁性体装置として、例えば、磁気抵抗素子を記憶素子として用い、メモリを構成した磁気記憶装置が知られている。【０００３】
磁気抵抗素子の例として、トンネル絶縁膜を２つの磁性体間に挟んだＴＭＲ（Ｔｕｎｎｅｌｉｎｇ  Ｍａｇｎｅｔｒｏｒｅｇｉｓｔａｎｃｅ）構造について説明する。図１は、Ｒｏｙ  Ｓｃｈｅｕｅｒｌｅｉｎ，  ｅｔ  ａｌ．，“Ａ  １０ｎｓ  Ｒｅａｄ  ａｎｄ  Ｗｒｉｔｅ  Ｎｏｎ−Ｖｏｌａｔｉｌｅ  Ｍｅｍｏｒｙ  Ａｒｒａｙ  Ｕｓｉｎｇ  ａ  Ｍａｇｎｅｔｉｃ  Ｔｕｎｎｅｌ  Ｊｕｎｃｔｉｏｎ  ａｎｄ  ＦＥＴ  Ｓｗｉｔｃｈ  ｉｎ  ｅａｃｈ  Ｃｅｌｌ”，２０００  ＩＥＥＥ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ  Ｃｏｎｆｅｒｅｎｃｅ  ＤＩＧＥＳＴ  ＯＦ  ＴＥＣＨＮＩＣＡＬ  ＰＡＰＥＲＳ（ｐ．１２８）で報告されたＴＭＲ素子の例を示す断面図である。このＴＭＲ素子は、積層された反強磁性体層２０１、ピン層２０２、トンネル絶縁層２０３及び強磁性体フリー層２０４を備える。反強磁性体層２０１は、ＦｅＭｎ（１０ｎｍ）で形成されている。強磁性体のピン層２０２は、ＣｏＦｅ（２．４ｎｍ）で形成されている。トンネル絶縁層２０３は、Ａｌ２Ｏ３で形成されている。強磁性体のフリー層２０４は、ＮｉＦｅ（５ｎｍ）で形成されている。反強磁性体層２０１とフリー層２０４には電圧が印加できるよう、導体配線が接続されている。ピン層２０２の磁化方向は反強磁性体層２０１によりある方向に固定されている。フリー層２０４はある方向に磁化しやすいように形成されており、その磁化方向は外部から磁場を印加することにより変化させることができる。フリー層２０４の膜の水平方向のうち、磁化しやすい方向を容易軸、容易軸に垂直で磁化しにくい方向を困難軸と呼ぶ。フリー層２０４とピン層２０２との間に電圧を印加するとトンネル絶縁膜２０３を通して電流が流れるが、フリー層２０４とピン層２０２の磁化方向の関係により抵抗値が変化する。すなわち磁化方向が同じ場合は抵抗が低く、反対向きの場合は抵抗が高くなる。【０００４】
次に、ＴＭＲ素子を記憶素子に用いた不揮発性メモリ（磁気記憶装置）について説明する。図２は、Ｍ．Ｄｕｒｌａｍ，ｅｔ  ａｌ．，“Ｎｏｎｖｏｌａｔｉｌｅ  ＲＡＭ  ｂａｓｅｄ  ｏｎ  Ｍａｇｎｅｔｉｃ  Ｔｕｎｎｅｌ  Ｊｕｎｃｔｉｏｎ  Ｅｌｅｍｅｎｔｓ”，２０００  ＩＥＥＥ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ  Ｃｏｎｆｅｒｅｎｃｅ  ＤＩＧＥＳＴ  ＯＦ  ＴＥＣＨＮＩＣＡＬ  ＰＡＰＥＲＳ（ｐ．１３０）で報告された不揮発性メモリの例を示す斜視図である。この不揮発性メモリ２１０は、アレイ状に配置されたＴＭＲ素子２０５の上下に、交差する１対の配線が設置される。上部配線２０６はＴＭＲ素子２０５のフリー層と接続されている。ＴＭＲ素子２０５の反強磁性体層は第３の配線２０７を介して下層に形成されたトランジスタ２０８のドレインに接続されている。２つの配線Ｂ（Ｂ１〜Ｂ４のいずれか）、配線Ｄ（Ｄ１〜Ｄ４のいずれか）に電流を流すことで交点近傍に合成磁場を発生させ、電流の方向によりフリー層の磁化方向を設定する。これによりＴＭＲ素子２０５の抵抗値を変化させることができる。データの読み出しは、以下のようにして行う。まず、読み出すＴＭＲ素子２０５に接続されたトランジスタ２０８を配線Ｗによりオン状態にする。次に、配線ＢよりＴＭＲ２０５素子に電圧を印加する。それにより、ＴＭＲ素子２０５を介して電流が流れる。読み出しは、その流れる電流でＴＭＲ素子２０５の抵抗値を評価することで行う。【０００５】
これらの配線Ｂ、Ｄでは、ＴＭＲ素子２０５のある側の面以外の三つの面に、ＮｉＦｅなどの磁性体膜を成膜して、ＴＭＲ素子２０５の側に発生する磁場を強力にする手法が用いられる場合がある。このようにすると、配線Ｂ、Ｄに電流を流したときに発生する磁場が、透磁率が高い磁性体膜の中を集中して通る。そのため、ＴＭＲ素子２０５の側の端部から集中して磁場が発せられ、ＴＭＲ素子２０５に加わる磁場を強くすることができる。このように配線に形成する磁性体（膜）を以下ＹＯＫＥと呼ぶ。【０００６】
前述のＹＯＫＥ付き配線では、磁性体膜は配線の延在方向に長い形状である。そのため、形状異方性により延在方向に容易軸が形成される。その場合、成膜、加工時点ではＹＯＫＥは容易軸に平行ないずれかの向きに磁化する。このとき一つの配線において、そのＹＯＫＥ全体が同一の向きに磁化される可能性もある。しかし、ある領域は一方の向きに磁化され、それと隣接する領域では逆の向きに磁化されて、磁区が形成される可能性がある。この場合、それら磁区部分では磁化方向が逆向きとなっているため磁界が発生する。磁区近傍にＴＭＲ素子があると、その磁場はＴＭＲ素子の特性に影響を与える。そのため、ＴＭＲ素子間の特性にばらつきを発生させる原因となる。【０００７】
また、ＹＯＫＥ形成後に配線の延在方向に磁場成分を有する外部磁場を印加することで、ＹＯＫＥ全体を外部磁場方向に近い容易軸の方向に一様に磁化することは可能である。この場合、配線の途中には磁区がなくなるため途中では磁界が発生することはない。しかし、配線の両端では磁性体がとぎれるため磁界が発生してしまう。このため配線の端部近傍にあるＴＭＲ素子と端部から離れた部分にあるＴＭＲ素子の特性が異なってしまい、ＴＭＲ素子間の特性にばらつきを発生させるという問題があった。【０００８】
関連する技術として特開２００３−２０９２２６号公報（ＵＳ６７１７８４５）に磁気メモリが開示されている。この磁気メモリは、磁気記録層を有する磁気抵抗効果素子と、前記磁気抵抗効果素子の上または下において第１の方向に延在する第１の配線とを備える。前記第１の配線に電流を流すことにより形成される磁界によって前記磁気記録層に情報を記録する。前記第１の配線は、その両側面の少なくともいずれかに磁性体からなる被覆層を有する。前記被覆層は、前記第１の配線の長手方向に沿って磁化が容易となる一軸異方性を有する。【０００９】
特開２００４−１２８０１１号公報（ＵＳ６７６５８２１）に磁気メモリが開示されている。この磁気メモリは、第１の配線と、第２の配線と、磁気抵抗効果素子と、ヨークとを備えている。第２の配線は、この第１の配線に交差する。磁気抵抗効果素子は、前記第１および第２の配線の交差領域に設けられ前記第１および第２の配線に電流を流すことにより生じる電流磁界に応じて磁化の向きが変わる記憶層を有する。ヨークは、前記第１および第２の配線のうちの少なくとも一方の配線と磁気的に結合される、非磁性層を介して積層された少なくとも２層の軟磁性層を有する。【００１０】
特開２００５−６４２１１号公報に磁気記憶装置およびその製造方法が開示されている。この磁気記憶装置は、第１配線と、第２配線と、磁気抵抗型の記憶素子とを備える。第２配線は、前記第１配線と立体的に交差する。磁気抵抗型の記憶素子は、前記第１配線と前記第２配線との交差領域に前記第２配線と電気的に接続されている。更に、第１磁性体層と、第２磁性体層とを備える。第１磁性体層は、前記第１配線の両側面および前記記憶素子に対向する面とは反対側の面に形成された高透磁率層からなる。第２磁性体層は、前記第２配線の両側面および前記記憶素子に対向する面とは反対側の面に形成された高透磁率層からなる。前記第１磁性体層と前記第２磁性体層とは互いに異なる高透磁率材料からなる。
【発明の開示】
【００１１】
本発明の目的は、ＹＯＫＥを有する配線の途中及び配線の端部において磁界の発生が抑制された磁性体装置及び磁気記憶装置を提供することにある。
【００１２】
この発明のこれらの目的とそれ以外の目的と利益とは以下の説明と添付図面とによって容易に確認することができる。
【００１３】
本発明の磁性体装置は、一方向に長い導電体の配線の少なくとも一つの面に対面して、前記配線に沿って設けられた磁性体積層膜と、前記配線に流れる電流で誘起される磁場との相互作用により機能を具現化する機能体とを具備する。前記磁性体積層膜は、複数の磁性体層と、前記複数の磁性体層の各々の間に設けられた少なくとも一つの非磁性導電体層とを備える。前記非磁性導電体層が両側の磁性体層を強磁性結合又は反強磁性結合させる。前記非磁性導電体層の少なくとも一つが両側の磁性体層を反強磁性結合させる。前記複数の磁性体層の磁化量の総和がほぼゼロである。前記複数の磁性体層のうち、第１方向に向く磁性体層群の異方性磁界の大きさと前記第１方向と逆の第２方向に向く磁性体層群の異方性磁界の大きさとが異なる。
【００１４】
本発明の磁気記憶装置は、第１方向に延在する複数の第１配線と、第２方向に延在する複数の第２配線と、前記複数の第１配線と前記複数の第２配線との交点の各々に対応して設けられ、対応する前記第１配線に一端を接続された複数の磁性体装置とを具備する。前記複数の磁性体装置の各々は、前記第１配線の少なくとも一つの面に対面して、前記第１配線に沿って設けられた磁性体積層膜と、前記第１配線に流れる電流で誘起される磁場との相互作用により情報を記憶する磁性体装置とを具備する。前記磁性体積層膜は、複数の磁性体層と、前記複数の磁性体層の各々の間に設けられた少なくとも一つの非磁性導電体層とを備える。前記非磁性導電体層が両側の磁性体層同士を強磁性結合又は反強磁性結合させている。前記非磁性導電体層の少なくとも一つが両側の磁性体層を反強磁性結合させている。前記複数の磁性体層の磁化量の総和がほぼゼロである。前記複数の磁性体層のうち、第１方向に向く磁性体層群の異方性磁界の大きさと前記第１方向と逆の第２方向に向く磁性体層群の異方性磁界の大きさとが異なる。
【００１５】
本発明の磁気記憶装置は、第１方向に延在する複数の第１配線と、第２方向に延在する複数の第２配線と、前記複数の第１配線と前記複数の第２配線との交点の各々に対応して設けられ、対応する前記第２配線に一端を接続された複数の磁性体装置とを具備する。前記複数の磁性体装置の各々は、前記第１配線に接続された内部配線の少なくとも一つの面に対面して、前記内部配線に沿って設けられた磁性体積層膜と、前記内部配線に流れる電流で誘起される磁場との相互作用により情報を記憶する磁性体装置とを具備する。前記磁性体積層膜は、複数の磁性体層と、前記複数の磁性体層の各々の間に設けられた少なくとも一つの非磁性導電体層とを備える。前記非磁性導電体層が両側の磁性体層同士を強磁性結合又は反強磁性結合させている。前記非磁性導電体層の少なくとも一つが両側の磁性体層を反強磁性結合させている。前記複数の磁性体層の磁化量の総和がほぼゼロである。前記複数の磁性体層のうち、第１方向に向く磁性体層群の異方性磁界の大きさと前記第１方向と逆の第２方向に向く磁性体層群の異方性磁界の大きさとが異なる。
【図面の簡単な説明】
【００１６】
【図１】図１は、関連技術におけるＴＭＲ素子の例を示す断面図である。
【図２】図２は、関連技術における不揮発性メモリの例を示す斜視図である。
【図３】図３は、本発明の磁性体装置の実施の形態の構成を示す要部断面図である。
【図４】図４は、本発明の磁性体装置の実施の形態の構成を示す要部平面図である。
【図５】図５は、本発明の磁性体装置を適用した磁気記憶装置の第１、２の実施の形態の構成を示す概略回路ブロック図である。
【図６】図６は、本発明の磁性体装置としてのメモリセルの第１の実施の形態の構成を示す要部断面図である。
【図７】図７は、本発明の磁性体装置を適用した磁気記憶装置の第１、２の実施の形態のメモリアレイ主要部平面図である。
【図８】図８は、本発明の磁性体装置としてのメモリセルの第１の実施の形態の構成を示す要部断面図である。
【図９】図９は、本発明の磁性体装置を適用した磁気記憶装置の第３の実施の形態の構成を示す概略回路ブロック図である。
【図１０】図１０は、本発明の磁性体装置としてのメモリセルの第３の実施の形態の構成を示す要部断面図である。
【図１１】図１１は、本発明の磁性体装置を適用した磁気記憶装置の第３の実施の形態のメモリアレイ主要部平面図である。
【図１２】図１２は、本発明における配線及びＹＯＫＥの他の構成を示す要部上面図である。
【図１３】図１３は、図１２におけるＡＡ’断面図である。
【図１４】図１４は、図１２におけるＢＢ’断面図である。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の磁性体装置及び磁気記憶装置の実施の形態に関して、添付図面を参照して説明する。【００１８】
（第１の実施の形態）
本発明の磁性体装置及び磁気記憶装置の第１の実施の形態について、添付図面を参照して説明する。図３は、本発明の磁性体装置の第１の実施の形態の構成を示す要部断面図である。図４は、本発明の磁性体装置の第１の実施の形態の構成を示す要部平面図である。なお、図３における各層内の矢印は、その層における磁化の向きを示している。以下、磁性体装置の断面図において同様である。【００１９】
図３に示されるように、磁性体装置１は、機能体４と、磁性体積層膜２０と、導電体配線５とを具備する。【００２０】
導電体配線５は、導電性の金属で形成されている。内部に流される電流により、その周囲に磁場を形成する。この磁場を用いて所定の機能を具現化する。所定の機能は、磁性体積層膜２０の全部又は一部と共に発揮される。その機能としては、機能体４の内部の磁化方向を変更する機能に例示される。導電体配線５は、磁気記憶装置（磁気ランダムアクセスメモリ）における書き込み電流が流れるビット線やワード線に例示される。【００２１】
磁性体積層膜２０は、導電体配線５の少なくとも一つの面の少なくとも一部に直接、又は非磁性導電体若しくは非磁性絶縁体を挟んで設けられている。複数の磁性体２と、反強磁性結合非磁性導電体３とを具備し、複数の非磁性導電体１１を含んでいても良い。複数の磁性体２は、層状の複数の磁性体２−１〜２−ｎ（ｎ≧２、自然数）である。磁性体積層膜２０における導電体配線５に接する側に磁性体２−ｎが設けられている。【００２２】
複数の非磁性導電体１１は、層状の複数の非磁性導電体１１−１〜１１−（ｎ−１）である。ｊ番目（ｊ＝１〜（ｎ−１））の非磁性導電体１１−ｊは、ｊ番目の磁性体２−ｊと（ｊ＋１）番目の磁性体２−（ｊ＋１）番目の磁性体２−（ｊ＋１）との間に設けられている。非磁性導電体１１−ｊは、両側に接する磁性体２−ｊと磁性体２−（ｊ＋１）とを強磁性結合もしくは反強磁性結合させる。【００２３】
反強磁性結合非磁性導電体３は、磁性体２−１と磁性体２−ｎとの間において、ｉ番目（ｉ＝１〜（ｎ−１））の磁性体２−ｉと（ｉ＋１）番目の磁性体２−（ｉ＋１）との間に設けられている。ｉ番目の非磁性導電体１１−ｉの位置に、その代わりに設けられている。すなわち、非磁性導電体１１のうちの少なくとも一つは、反強磁性体結合非磁性導電体３である。この反強磁性体結合非磁性導電体３の位置は任意である。反強磁性体結合非磁性導電体３は、両側に接する磁性体２−ｉと磁性体２−（ｉ＋１）とを反強磁性体結合させる。【００２４】
ただし、ｎ＝２の場合、すなわち、磁性体２が２層（２−１、２−２）の場合、磁性体２−１と磁性体２−２との間には、反強磁性結合非磁性導電体３が優先して設けられる。また、ｎ＞２の場合、すなわち、磁性体層２が３層以上の場合、磁性層２同士の間が２つ以上あるので、一つの間には反強磁性結合非磁性導電体３が設けられ、他の間には非磁性導電体１１が設けられる。【００２５】
すなわち、磁性体装置１において、機能体４に接して磁性体２（−１）が形成され、さらに非磁性導電体１１と磁性体２とが交互に形成される。繰り返しの回数は１回以上（ｎ≧２）である。最後の磁性体２−ｎに接して、磁性体２共に所望の機能を具現する機能体５が形成されている。【００２６】
磁性体２−１〜２−ｎの磁化方向は磁性体装置の使用前に固定され、機能動作中の磁化方向の変化は９０度未満であり逆向きに反転することはない。磁性体２−１〜２−ｎの磁性体２同士は強磁性結合もしくは反強磁性結合しているため、磁性体２−１の磁化方向は磁性体２−ｎの磁化方向と逆向きもしくは同一方向に固定される。さらに、磁性体２−１〜２−ｎまでに含まれる磁性体２のうち、磁性体２−１と同じ方向に磁化する層の磁化量の総量は、磁性体２−１と逆方向に磁化する層の磁化量の総量とほぼ等しい。すなわち、磁性体２−１〜２−ｎの磁化量の総和はほぼゼロになる。ここで、「ほぼ」は、製造上の誤差を考慮すると完全に等しく、又はゼロに出来ないので、製造上の誤差を考慮して等しい、又はゼロということである。さらに、磁性体２−１〜２−ｎまでに含まれる磁性体２のうち、磁性体２−１と同じ方向に磁化する層全体の異方性磁界が、磁性体２−１と逆方向に磁化する層全体の異方性磁界と異なる。【００２７】
機能体４は、導電体配線５における磁性体２−１〜２−ｎを形成していない側の近傍に配置されている。機能体４は、導電体配線５に流れる電流で誘起される（発生する）磁場によりその機能を具現化する。磁性体積層膜２０は、その機能を補助する。機能体４は、磁気記憶装置（磁気ランダムアクセスメモリ）におけるメモリセルのＭＴＪ素子に例示される。その場合、ＭＴＪ素子は、導電体配線５に流れる書込み電流で誘起される磁場により、自身の磁化方向を回転させて情報を記憶するという機能を具現化する。【００２８】
図４に示されるように、磁性体積層膜２０は、導電体配線５の長手方向に添って設けられている。磁性体２をこのような形状にすることで、その磁性体２は、形状異方性により、磁化しやすい方向軸を示す（磁化）容易軸を有することになる。この場合、容易軸は、導電体配線５の長手方向に平行である。それにより、その磁性体２の磁化は、容易軸方向に向きやすくなる。従って、その磁性体２に対して積層され強磁性結合又は反強磁性結合された他の磁性体２の磁化は、その容易軸方向と平行な方向に向きやすくなる。その結果、磁性体積層膜２０全体の磁化を容易軸方向と平行な方向に固定しやすくすることができる。ここでいう磁性体２の数は多いほうが好ましい。より容易に磁化方向を固定しやすくできるからである。【００２９】
次に、本発明の磁性体装置の第１の実施の形態の動作（磁性体装置の動作方法）について説明する。
本磁性体装置１は、導電体配線５に沿って一方向に長い磁性体積層膜２０を有している。そのため、磁性体積層膜２０（磁性体２）には、形状異方性により、磁化しやすい方向軸を示す（磁化）容易軸が形成される。本磁性体装置１は、製造中又は使用前に磁性体２−１の容易軸方向の成分を有する磁場に曝される処理を受ける。その処理で印加される磁場により、磁性体２−１〜２−ｎの磁化方向が印加磁場方向に近づく。このとき、磁性体２−１〜２−ｎに含まれる磁性体２のうち、磁性体２−１と同じ方向に磁化する層全体の異方性磁界は、磁性体２−１と逆方向に磁化する層全体の異方性磁界と異なる。そのため、異方性磁界の大きい側の磁性体群の磁化方向は、容易軸方向のうち印加磁場方向に近い側に落ち着く。一方、異方性磁界の小さい側の磁性体群の磁化方向が、その落ち着いた方向とは逆の向きとなる。このようにして、磁性体２の磁化方向を所望の向きに設定することができる。【００３０】
導電体配線５に電流を流していないとき、磁性体２の磁化方向は容易軸方向のいずれかの向きである。このとき、各向きの磁化量の総和が等しいことから、導電体配線５の端部において、磁性体２の磁界は相殺され漏れ磁界は発生しない。また、磁化方向は各磁性体２で一様に向くため、導電体配線５の途中の位置において、磁性体２の磁区の形成はなく磁界は発生しない。ただし、導電体配線５の端部において、磁性体２が途切れるため、磁区が発生する可能性がある。しかし、ここでも磁界が相殺され漏れ磁界は発生しない。【００３１】
導電体配線５に電流を流したとき、すべての磁性体２の磁化方向は電流で誘起された磁界の方向に傾き、磁性体２の側面より磁界を発生させる。この磁界が機能体４に印加されることで所望の機能を具現化する。本磁性体装置１では、磁性体２−１〜２−ｎの膜を形成しなかった場合に比べ、形成した場合には機能体４に印加される磁場が増加する。【００３２】
本発明の実施の形態において、磁性体積層膜２０の最小構成は磁性体２−１と反強磁性結合導電体３と磁性体２−２である。また、用いる磁性体材料は、各磁性体２で互いに異なっていても良いし、各磁性体２が複数の磁性体材料の積層構造となっていても良い。図３では、導電体配線５における機能体４と反対側の面に、磁性体積層膜２０を形成した例をあげている。しかし、導電体配線５における機能体４と同じ側の面に、磁性体積層膜２０を形成してもよい。【００３３】
次に、本発明の磁性体装置及び磁気記憶装置の第１の実施の形態について具体的に説明する。
図５は、本発明の磁性体装置を適用した磁気記憶装置の第１の実施の形態の構成を示す概略回路ブロック図である。図６は、本発明の磁性体装置としてのメモリセルの第１の実施の形態の構成を示す要部断面図である。図７は、本発明の磁性体装置を適用した磁気記憶装置の第１の実施の形態のメモリアレイ主要部平面図である。【００３４】
まず、図５を参照して回路構成について説明する。磁気記憶装置３０は、磁気ランダムアクセスメモリである。磁気記憶装置３０は、複数のワード線５０、複数のビット線５１ａ、複数のビット線５１ｂ、複数のメモリセル５２、読み出し制御回路５４、ワード線制御回路５５、ワード線終端回路５６、ビット線制御回路５７、ビット線終端回路５８、センスアンプ５９を具備する。【００３５】
複数のワード線５０は、Ｘ方向（第１方向）に延在している。ワード線５０は、一端をワード線制御回路５５に、他端をワード線終端回路５６にそれぞれ接続されている。複数のビット線５１ａは、Ｙ方向（第１方向と直交する第２方向）に延在している。ビット線５１ａは、一端をビット線制御回路５７に、他端をビット線終端回路５８にそれぞれ接続されている。複数のビット線５１ｂは、Ｙ方向（第１方向と直交する第２方向）に延在している。ビット線５１ｂは、一端をメモリセル５２の選択トランジスタ６１のゲートに、他端を読み出し制御回路５４にそれぞれ接続されている。ビット線５１ｂは、その延在方向（Ｙ方向）に沿って並ぶメモリセル５２（選択トランジスタ６１）で共有される。【００３６】
複数のメモリセル５２は、複数のワード線５０と複数のビット線５１ａとの交点の各々に対応して設けられている。メモリセル５２は、磁気抵抗記憶素子６０と選択トランジスタ６１とを備える。磁気抵抗記憶素子６０は、ここでは、巨大磁気抵抗（ＧＭＲ：Ｇｉａｎｔ  Ｍａｇｎｅｔｏ  Ｒｅｓｉｓｔｉｖｅ）素子である。磁気抵抗記憶素子６０は二つの端子を有している。一方の端子はワード線５０に接続され、他方の端子は選択トランジスタ６１のソースに接続される。選択トランジスタ６１のドレインは接地され、ゲートは読み出し制御回路５４にビット線５１ｂを介して接続されている。【００３７】
読み出し制御回路５４は、読み出し動作時に、複数のビット線５１ｂから選択ビット線５１ｂを選択する。ワード線制御回路５５は、複数のワード線５０から選択ワード線５０を選択する。ワード線終端回路５６は、書き込み動作時に、複数のワード線５０を終端する。ビット線制御回路５７は、書き込み動作時に、複数のビット線５１ａから選択ビット線５１ａを選択する。ビット線終端回路５８は、書き込み動作時に、複数のビット線５１ａを終端する。センスアンプ５９は、ワード線制御回路５５に接続され、読み出し動作時に、ワード線制御回路５５を介して取得したワード線電位と参照電位Ｖｒｅｆとを比較してデータ判別を行う。【００３８】
次に、図６を参考にしてメモリセル５２の磁気抵抗記憶素子６０の構成について説明する。
磁気抵抗記憶素子６０は、ＧＭＲ素子であり、下部電極としてのＴａ膜７２、ピン層としてのＮｉＦｅ膜７３、ＰｔＭｎ膜７４、ＣｏＦｅ膜７５、Ｒｕ膜７６及びＣｏＦｅ膜７７、スペーサ層としてのＣｕ膜７８、フリー層としてのＮｉＦｅ膜７９、及び、上部電極としてのＴａ膜８０を備える。ここで、磁気抵抗記憶素子６０の下部構造（ＮｉＦｅ膜７３、ＰｔＭｎ膜７４、ＣｏＦｅ膜７５、Ｒｕ膜７６、ＣｏＦｅ膜７７、及び、Ｃｕ膜７８）をＢＡＳＥ８６ともいう。磁気抵抗記憶素子６０は、機能体４に相当する。【００３９】
下部電極であるＴａ膜７２は、選択トランジスタ６１を含むトランジスタや、複数のビット線５１ａ、５１ｂを含む配線が設けられた半導体基板（図示されず）と、Ｗビア７０を介して接続されている。上部電極であるＴａ膜８０は、ワード線５０としてのＡｌＣｕ配線８５と、Ｃｕビア８４を介して接続されている。【００４０】
ここで、ＡｌＣｕ配線８５が導電体配線５に相当する。ＡｌＣｕ配線８５の両側面には、ＡｌＣｕ配線８５に近い側から順にＴａ膜１１９、ＮｉＦｅ膜１２０、Ｒｕ膜１２１、ＮｉＦｅ膜１２２、Ｔａ膜１２３、ＮｉＦｅ膜１２４及びＴａ膜１２５が積層して設けられている。ここで、ＮｉＦｅ膜１２０は磁性体２に相当する。Ｒｕ膜１２１が反強磁性結合非磁性導電体３（非磁性導電体１１）に相当する。ＮｉＦｅ膜１２２が磁性体２に相当する。Ｔａ膜１２３が非磁性導電体１１に相当する。ＮｉＦｅ膜１２４が磁性体２に相当する。【００４１】
続いて、図６を参考にしてメモリセルの製造方法について説明する。
まず、選択トランジスタ６１を含むトランジスタや、複数のビット線５１ａ、５１ｂを含む配線を半導体基板（図示されず）上に形成する。その後、その半導体基板上に、層間絶縁膜としてのＳｉＯ２膜７１を３００ｎｍの膜厚で形成する。そのＳｉＯ２膜７１の所定の位置にＷビア７０を形成する。次に、膜厚２０ｎｍのＴａ膜７２、膜厚１ｎｍのＮｉＦｅ膜７３、膜厚１０ｎｍのＰｔＭｎ膜７４、膜厚２ｎｍのＣｏＦｅ膜７５、膜厚０．８ｎｍのＲｕ膜７６、膜厚２ｎｍのＣｏＦｅ膜７７、膜厚２．５ｎｍのＣｕ膜７８、膜厚４ｎｍのＮｉＦｅ膜７９、膜厚３０ｎｍのＴａ膜８０、及び、膜厚７０ｎｍのＳｉＯ２膜８１を、それぞれスパッタリング法により成膜する。ここで、Ｒｕ膜７６はＣｏＦｅ膜７５とＣｏＦｅ膜７７とが反強磁性結合となる膜厚とする。【００４２】
続いて、フォトリソグラフィ技術によりＧＭＲ（磁気抵抗記憶素子６０）の形状にレジストを形成し、レジスト以外の部分のＳｉＯ２膜８１を選択イオン加工技術（ＲＩＥ：Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）により加工し、レジストをアッシングにより除去する。次に、ＳｉＯ２膜８１パターンをマスクとしてＴａ膜８０、ＮｉＦｅ膜７９をミリングにより除去する。その後、全面に保護膜としてのＳｉＮ膜８２を形成した後、ＢＡＳＥ８６形状にレジストを形成し、ＳｉＮ膜８２、Ｃｕ膜７８、ＣｏＦｅ膜７７、Ｒｕ膜７６、ＣｏＦｅ膜７５、ＰｔＭｎ膜７４、ＮｉＦｅ膜７３、及び、Ｔａ膜７２を加工する。
以上の製造工程により、磁気抵抗記憶素子６０を形成することができる。【００４３】
図７に示されるように、スペーサ層としてのＣｕ膜７８、ピン層としてのＣｏＦｅ膜７７／Ｒｕ膜７６／ＣｏＦｅ膜７５／ＰｔＭｎ膜７４／ＮｉＦｅ膜７３、及び、下部電極としてのＴａ膜７２を含むＢＡＳＥ８６は、ワード線５０（ＡｌＣｕ配線８５）の延在方向（Ｘ方向）に長い長方形である。また、フリー層であるＮｉＦｅ膜７９は、ＢＡＳＥ８６上に形成され、ワード線５０の延在方向（Ｘ方向）に長い楕円形である。ただし、図７において、選択トランジスタ６１やビット線５１ｂは図示を省略している。【００４４】
この後、全面に層間絶縁膜としてのＳｉＯ２膜８３をプラズマＣＶＤ法により形成する。その後、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）技術により全面を平坦化する。続いて、フォトリソグラフィ技術とドライエッチング技術により、フリー層（ＮｉＦｅ膜７９）上のＳｉＯ２膜８３、ＳｉＮ膜８２、及び、ＳｉＯ２膜８１を貫通するビアホールを形成し、Ｃｕビア８４を形成する。その後、Ｔｉ膜（３０ｎｍ）、ＡｌＣｕ膜（５００ｎｍ）、及び、ＴｉＮ膜（３０ｎｍ）を積層し、フォトリソグラフィ技術とドライエッチング技術により加工して、ワード線５０としてのＡｌＣｕ配線８５を形成する。【００４５】
さらに、全面に膜厚１０ｎｍのＴａ膜１１９、膜厚１０ｎｍのＮｉＦｅ膜１２０、膜厚０．４ｎｍのＴａ膜１２１、膜厚１０ｎｍのＮｉＦｅ膜１２２、膜厚０．８ｎｍのＲｕ膜１２３、膜厚２０ｎｍのＮｉＦｅ膜１２４、膜厚１０ｎｍのＴａ膜１２５を、それぞれスパッタリング法により成膜する。その後、全面をミリングで処理することにより、ＡｌＣｕ配線８５の両側面にのみＹＯＫＥ２０ａが形成される。このとき、Ｔａ膜１２１は、ＮｉＦｅ膜１２０とＮｉＦｅ膜１２２とが強磁性結合となる膜厚とする。Ｒｕ膜１２３は、ＮｉＦｅ膜１２２とＮｉＦｅ膜１２４とが反強磁性結合となる膜厚とする。これにより、ＮｉＦｅ膜１２０とＮｉＦｅ膜１２２とが同じ向きに、ＮｉＦｅ膜１２２とＮｉＦｅ膜１２４とが逆向きにそれぞれ磁化される。【００４６】
次に、上部配線（ＡｌＣｕ配線８５）パターンの長辺方向に１０００〜１００００Ｏｅ程度の磁場を印加する。これにより、ＡｌＣｕ配線８５に接して設けられたＹＯＫＥ２０ａの三つのＮｉＦｅ膜１２０、１２２、１２４は磁場に沿った方向に向く。磁場をゼロに戻すと、ＮｉＦｅ膜１２０、１２２とＮｉＦｅ膜１２４とは反強磁性結合しているため磁化方向が逆向きになろうとする。ＡｌＣｕ配線８５は延在方向に長い長方形であるから、ＹＯＫＥ２０ａも長い長方形形状を有する。そのため、ＹＯＫＥ２０ａでは形状異方性により延在方向に容易軸が形成されている。また、ＮｉＦｅ膜１２０、１２２とＮｉＦｅ膜１２４とは磁化量が等しいが、ＮｉＦｅ膜１２０、１２２は二つに分断されているため異方性磁界が小さい。よって、ＮｉＦｅ膜１２４が印加磁場方向に近い長辺方向軸に向いて安定し、ＮｉＦｅ膜１２０、１２２は逆方向に向いて安定する。これによりＹＯＫＥ２０ａの磁化方向を所望の方向に設定することができる。
以上により、メモリセルを製造することができる。【００４７】
次に、図５を参照してメモリセルの動作方法について説明する。まず、書き込み方法を説明する。
ビット線制御回路５７が複数のビット線５１ａから選択ビット線５１ａを選択する。ワード線制御回路５５が複数のワード線５０から選択ワード線５０を選択する。選択ビット線５１ａと選択ワード線５０に電流を流すことで、両者が交差する位置のメモリセル５２（選択セル）の磁気抵抗記憶素子６０に合成磁場を印加することができる。磁気抵抗記憶素子６０の磁化反転電流は、ワード線５０磁場の大きさにより変化する。そのため、ワード線５０電流が流れていないセルでは反転が起こらず、ワード線５０電流が流れているセルでは反転するように更にビット線５１ａ電流を設定することで、一セルのみにデータを書き込むことが可能となる。磁化方向はビット線５１ａ電流の方向で設定できる。このときピン層２０にも磁場が印加されるため、書き込み磁場で反転することがないようピン層２０の材料、形状、磁気結合強度を設定する。【００４８】
次に、読み出し方法について説明する。
読み出し制御回路５４が複数のビット線５１ｂから選択ビット線５１ｂを選択する。それにより、読み出すメモリセル５２（選択セル）の選択トランジスタ６１がオン状態になる。ワード線制御回路５５が複数のワード線５０から選択ワード線５０を選択する。そのとき、ワード線終端回路５６は、オープン状態になる。ワード線制御回路５５により選択ワード線５０に電圧を印加すると、選択ワード線５０、磁気抵抗記憶素子６０、選択トランジスタ６１、及び接地の経路に読み出し電流が流れる。その読み出し電流の大きさは、読み出すメモリセル５２の磁気抵抗記憶素子６０の抵抗値（記憶されたデータの値）に依存して異なる。ワード線制御回路５５は、この読み出し電流の電流値を電圧に変換し、センス電圧Ｖｓとしてセンスアンプ５９に出力する。センスアンプ５９には、データの値（「０」及び「１」）により出力される電圧（Ｖ０及びＶ１）の中間値をＶｒｅｆとして与える。センスアンプ５９は、このＶｒｅｆとＶｓとの比較により、メモリセル５２に書き込まれていたデータ（「０」及び「１」のいずれか）を判別する。【００４９】
なお、上記実施の形態において、ビット線を下側（半導体基板側）、ワード線を上側として説明をしている。しかし、本発明はそれに限定されることは無く、ビット線とワード線との位置関係が逆であっても良い。【００５０】
本実施の形態によれば、所望の方向にＹＯＫＥの磁化方向を設定でき、かつ特性ばらつきの原因となるＹＯＫＥ端部からの漏れ磁場の抑制が可能である。これにより、ＹＯＫＥの磁気特性のばらつきが小さくなり歩留まりの良い磁性体記憶装置を得ることが可能となる。【００５１】
（第２の実施の形態）
本発明の磁性体装置及び磁気記憶装置の第２の実施の形態について、添付図面を参照して説明する。図３、図４に示す磁性体装置の第２の実施の形態の構成を示す要部断面図及び要部平面図は、第１の実施の形態と同様であるので、その説明を省略する。【００５２】
次に、本発明の磁性体装置及び磁気記憶装置の第２の実施の形態について具体的に説明する。
図５は、本発明の磁性体装置を適用した磁気記憶装置の第１の実施の形態の構成を示す概略回路ブロック図である。図８は、本発明の磁性体装置としてのメモリセルの第１の実施の形態の構成を示す要部断面図である。図７は、本発明の磁性体装置を適用した磁気記憶装置の第１の実施の形態のメモリアレイ主要部平面図である。図５及び図７については、メモリセル５２ａ（磁気抵抗記憶素子６０ａ、ＹＯＫＥ２０ｂ、ＢＡＳＥ８６ａ）以外は、第１の実施の形態と同様であるので、その説明を省略する。【００５３】
次に、図８を参考にしてメモリセル５２ａの磁気抵抗記憶素子６０ａの構成について説明する。
磁気抵抗記憶素子６０ａは、ＴＭＲ素子であり、下部電極としてのＴａ膜７２、Ｔａ膜（図示されず）、ピン層としてのＮｉＦｅ膜７３、ＰｔＭｎ膜７４、ＣｏＦｅ膜７５、Ｒｕ膜７６及びＣｏＦｅ膜７７、トンネルバリア層としてのＭｇＯ膜９５、フリー層としてのＮｉＦｅ膜７９、及び、上部電極としてのＴａ膜８０を備える。ここで、磁気抵抗記憶素子６４の下部構造（ＮｉＦｅ膜７３、ＰｔＭｎ膜７４、ＣｏＦｅ膜７５、Ｒｕ膜７６、ＣｏＦｅ膜７７、及び、ＭｇＯ膜９５）をＢＡＳＥ８６ａともいう。磁気抵抗記憶素子６４は、機能体４に相当する。【００５４】
下部電極であるＴａ膜７２は、選択トランジスタ６１を含むトランジスタや、複数のビット線５１ａ、５１ｂを含む配線が設けられた半導体基板（図示されず）と、Ｗビア７０を介して接続されている。上部電極であるＴａ膜８０は、ワード線５０としてのＡｌＣｕ配線８５と、Ｃｕビア８４を介して接続されている。【００５５】
ここで、ＡｌＣｕ配線８５が導電体配線５に相当する。ＡｌＣｕ配線８５の両側面及び上面（Ｃｕビア８４と接続された面を除く三つの面）には、ＡｌＣｕ配線８５に近い側から順にＴａ膜１１９、ＮｉＦｅ膜１２６、Ｒｕ膜１２７、ＣｏＦｅ膜１２８及びＴａ膜１２９が積層して設けられている。ここで、ＮｉＦｅ膜１２６は磁性体２に相当する。Ｒｕ膜１２７が反強磁性結合非磁性導電体３（非磁性導電体１１）に相当する。ＣｏＦｅ膜１２８が磁性体２に相当する。【００５６】
続いて、図６を参考にしてメモリセルの製造方法について説明する。
まず、選択トランジスタ６１を含むトランジスタや、複数のビット線５１ａ、５１ｂを含む配線を半導体基板（図示されず）上に形成する。その後、その半導体基板上に、層間絶縁膜としてのＳｉＯ２膜７１を３００ｎｍの膜厚で形成する。そのＳｉＯ２膜７１の所定の位置にＷビア７０を形成する。次に、膜厚２０ｎｍのＴａ膜７２、膜厚８ｎｍのＴａ膜、膜厚１ｎｍのＮｉＦｅ膜７３、膜厚１０ｎｍのＰｔＭｎ膜７４、膜厚２ｎｍのＣｏＦｅ膜７５、膜厚０．８ｎｍのＲｕ膜７６、膜厚２ｎｍのＣｏＦｅ膜７７、膜厚１．５ｎｍのＭｇＯ膜９５、膜厚４ｎｍのＮｉＦｅ膜７９、膜厚３０ｎｍのＴａ膜８０、及び、膜厚７０ｎｍのＳｉＯ２膜８１を、それぞれスパッタリング法により成膜する。ここで、Ｒｕ膜７６はＣｏＦｅ膜７５とＣｏＦｅ膜７７とが反強磁性結合となる膜厚とする。【００５７】
続いて、フォトリソグラフィ技術によりＴＭＲ（磁気抵抗記憶素子６４）の形状にレジストを形成し、レジスト以外の部分のＳｉＯ２膜８１を選択イオン加工技術（ＲＩＥ）により加工し、レジストをアッシングにより除去する。次に、ＳｉＯ２膜８１パターンをマスクとしてＴａ膜８０、ＮｉＦｅ膜７９をミリングにより除去する。その後、全面に保護膜としてのＳｉＮ膜８２を形成した後、ＢＡＳＥ８６ａ形状にレジストを形成し、ＳｉＮ膜８２、ＭｇＯ膜９５、ＣｏＦｅ膜７７、Ｒｕ膜７６、ＣｏＦｅ膜７５、ＰｔＭｎ膜７４、ＮｉＦｅ膜７３、及び、Ｔａ膜７２を加工する。
以上の製造工程により、磁気抵抗記憶素子６０ａを形成することができる。【００５８】
第１の実施の形態の場合と同様に、トンネルバリア層としてのＭｇＯ膜９５、ピン層としてのＣｏＦｅ膜７７／Ｒｕ膜７６／ＣｏＦｅ膜７５／ＰｔＭｎ膜７４／ＮｉＦｅ膜７３、及び、下部電極としてのＴａ膜７２を含むＢＡＳＥ８６ａは、ワード線５０（ＡｌＣｕ配線８５）の延在方向（Ｘ方向）に長い長方形である。また、フリー層であるＮｉＦｅ膜７９は、ＢＡＳＥ８６ａ上に形成され、ワード線５０の延在方向（Ｘ方向）に長い楕円形である。【００５９】
この後、全面に層間絶縁膜としてのＳｉＯ２膜８３をプラズマＣＶＤ法により形成する。その後、ＣＭＰ技術により全面を平坦化する。続いて、フォトリソグラフィ技術とドライエッチング技術により、フリー層（ＮｉＦｅ膜７９）上のＳｉＯ２膜８３、ＳｉＮ膜８２、及び、ＳｉＯ２膜８１を貫通するビアホールを形成し、Ｃｕビア８４を形成する。その後、Ｔｉ膜（３０ｎｍ）、ＡｌＣｕ膜（５００ｎｍ）、及び、ＴｉＮ膜（３０ｎｍ）を積層し、フォトリソグラフィ技術とドライエッチング技術により加工して、ワード線５０としてのＡｌＣｕ配線８５を形成する。【００６０】
さらに、全面に膜厚１０ｎｍのＴａ膜１１９、膜厚１８．５ｎｍのＮｉＦｅ膜１２６、膜厚０．８ｎｍのＲｕ膜１２７、膜厚１０ｎｍのＣｏＦｅ膜１２８、膜厚１０ｎｍのＴａ膜１２９を、それぞれスパッタリング法により成膜する。その後、次に、ＡｌＣｕ配線８５と同様のパターンで、より太い形状にレジストを形成し、ミリングにより加工する。これにより、ＡｌＣｕ配線８５の両側面及び上面を囲むようにＹＯＫＥ２０ｂが形成される。このときＲｕ膜１２７はＮｉＦｅ膜１２６とＣｏＦｅ膜１２８とが反強磁性結合となる膜厚とする。これにより、ＮｉＦｅ膜１２６とＣｏＦｅ１２８膜とが逆向きに磁化する。ここで用いた材料の磁化量はそれぞれＮｉＦｅ：８００ｅｍｕ／ｃｍ３、ＣｏＦｅ：１４８０ｅｍｕ／ｃｍ３である。これにより、ＮｉＦｅ膜１２６とＣｏＦｅ膜１２８が逆向きに磁化し、両者の磁化量が等しくなるため、外部への漏れ磁場がほとんどなくなる。【００６１】
次に、上部配線（ＡｌＣｕ配線８５）パターンの長辺方向に１０００〜１００００Ｏｅ程度の磁場を印加する。これにより、ＡｌＣｕ配線８５に接して設けられたＹＯＫＥ２０ｂのＮｉＦｅ膜１２６、ＣｏＦｅ膜１２８は磁場に沿った方向に向く。磁場をゼロに戻すと、ＮｉＦｅ膜１２６とＣｏＦｅ膜１２８とは反強磁性結合しているため磁化方向が逆向きになろうとする。ＡｌＣｕ配線８５は延在方向に長い長方形であるから、ＹＯＫＥ２０ｂも長い長方形形状を有する。そのため、ＹＯＫＥ２０ｂでは形状異方性により延在方向に容易軸が形成されている。また、ＮｉＦｅ膜１２６とＣｏＦｅ膜１２８とは磁化量が等しいが、ＮｉＦｅ膜１２６は材料の異方性磁界が小さい。よって、ＣｏＦｅ膜１２８が印加磁場方向に近い長辺方向軸に向いて安定し、ＮｉＦｅ膜１２６は逆方向に向いて安定する。これによりＹＯＫＥ２０ｂの磁化方向を所望の方向に設定することができる。
以上によりメモリセルを製造することができる。【００６２】
メモリセルの動作方法（書き込み方法及び読み出し方法）については、第１の実施の形態と同様であるのでその説明を省略する。【００６３】
なお、上記実施の形態において、ビット線を下側（半導体基板側）、ワード線を上側として説明をしている。しかし、本発明はそれに限定されることは無く、ビット線とワード線との位置関係が逆であっても良い。【００６４】
本実施の形態においても、第１の実施の形態と同様の効果を得ることができる。加えて、二層のＹＯＫＥで漏れ磁場がない構造を得られるため、プロセスが比較的容易である。【００６５】
なお、磁性体積層膜は配線の側面の全面ではなく、その一部に形成してもよい。たとえば第２の実施の形態において、プロセス終了後の配線の一部をレジストで覆い、ミリング加工することで配線上面の磁性体積層膜を除去し側面に残すことができる。図１２は、そのような配線及びＹＯＫＥ２０ｂの他の構成を示す要部上面図である。図１３は、図１２におけるＡＡ’断面図である。図１４は、図１２におけるＢＢ’断面図である。【００６６】
図１２において、領域２６は、レジストで覆ったため、ＹＯＫＥ２０ｂの上面が除去されていない領域である。その断面ＡＡ’は、図１３に示すように、図８と同様の形状である。一方、図１２において、領域２６は、レジストで覆っていなかったため、ＹＯＫＥ２０ｂの上面が除去された領域である。その断面ＢＢ’は、図１４に示すように、図８において、上部を削除した形状である。例えば、下方に磁気抵抗記憶素子６０のある領域について、領域２６のようにすることで、磁気抵抗記憶素子６０に効率的に磁場を印加することができる。【００６７】
（第３の実施の形態）
本発明の磁性体装置及び磁気記憶装置の第３の実施の形態について、添付図面を参照して説明する。図３、図４に示す磁性体装置の第３の実施の形態の構成を示す要部断面図及び要部平面図は、第１の実施の形態と同様であるので、その説明を省略する。【００６８】
次に、本発明の磁性体装置及び磁気記憶装置の第３の実施の形態について具体的に説明する。
図９は、本発明の磁性体装置を適用した磁気記憶装置の第３の実施の形態の構成を示す概略回路ブロック図である。図１０は、本発明の磁性体装置としてのメモリセルの第３の実施の形態の構成を示す要部断面図である。図１１は、本発明の磁性体装置を適用した磁気記憶装置の第３の実施の形態のメモリアレイ主要部平面図である。ただし、図１１において、選択トランジスタ６５、６６やワード線５０ａ、５０ｂ、５０ｃ、ビット線５１ｄは図示を省略している。【００６９】
まず、図９を参照して回路構成について説明する。磁気記憶装置３０ａは、磁気ランダムアクセスメモリである。磁気記憶装置３０ａは、複数のワード線５０ａ、複数のワード線５０ｂ、複数のワード線５０ｃ、複数のビット線５１ｃ、複数のビット線５１ｄ、複数のメモリセル９０、ワード制御回路１４４、書き込み制御回路１４１、書き込み終端回路１４３、ビット線制御回路５７、ビット制御回路１４５、センスアンプ５９を具備する。【００７０】
複数のワード線５０ａは、Ｘ方向（第１方向）に延在している。ワード線５０ａは、一端を書き込み制御回路１４１に、他端をメモリセル９０の選択トランジスタ６６のソース／ドレインにそれぞれ接続されている。ワード線５０ａは、その延在方向（Ｘ方向）に沿って並ぶメモリセル９０（選択トランジスタ６６）で共有される。複数のワード線５０ｂは、Ｘ方向に延在している。ワード線５０ｂは、一端をメモリセル９０の選択トランジスタ６５のゲートに、他端をワード制御回路１４４にそれぞれ接続されている。ワード線５０ｂは、その延在方向（Ｘ方向）に沿って並ぶメモリセル９０（選択トランジスタ６５）で共有される。複数のワード線５０ｃは、Ｘ方向に延在している。ワード線５０ｃは、一端をメモリセル９０の選択トランジスタ６５のソース／ドレインに、他端を書き込み終端回路１４３にそれぞれ接続されている。ワード線５０ｃは、その延在方向（Ｘ方向）に沿って並ぶメモリセル９０（選択トランジスタ６５）で共有される。【００７１】
複数のビット線５１ｃは、Ｙ方向（第１方向と直交する第２方向）に延在している。ビット線５１ｃは、一端をビット線制御回路５７に、他端をメモリセル９０の磁気抵抗記憶素子６４に接続されている。ビット線５１ｃは、その延在方向（Ｙ方向）に沿って並ぶメモリセル９０（磁気抵抗記憶素子６４）で共有される。複数のビット線５１ｄは、Ｙ方向に延在している。ビット線５１ｄは、一端をメモリセル９０の選択トランジスタ６６のゲートに、他端をビット制御回路１４５にそれぞれ接続されている。ビット線５１ｄは、その延在方向（Ｙ方向）に沿って並ぶメモリセル９０（選択トランジスタ６６）で共有される。【００７２】
複数のメモリセル９０は、複数のワード線５０ａと複数のビット線５１ｃとの交点の各々に対応して設けられている。メモリセル９０は、磁気抵抗記憶素子６４と選択トランジスタ６５、６６とを備える。磁気抵抗記憶素子６４は、ここでは、トンネル磁気抵抗（ＴＭＲ）素子である。磁気抵抗記憶素子６４のＢＡＳＥ８６ｂは、Ｘ方向に延在している。磁気抵抗記憶素子６４は二つの端子を有している。一方の端子はビット線５１ｃに接続され、他方の端子はＢＡＳＥ８６ｂに接続される。ＢＡＳＥ８６ｂの一端は選択トランジスタ６５のソース／ドレインに接続される。選択トランジスタ６５の他方のソース／ドレインはワード線５０ｃを介して書き込み終端回路１４３に、ゲートはワード線５０ｂを介してワード制御回路１４４に接続されている。ＢＡＳＥ８６ｂの他端は選択トランジスタ６６のソース／ドレインに接続される。選択トランジスタ６６の他方のソース／ドレインはワード線５０ａを介して書き込み制御回路１４１に、ゲートはビット線５１ｄを介してビット制御回路１４５に接続されている。【００７３】
ワード制御回路１４４は、複数のワード線５０ｂから選択ワード線５０ｂを選択する。書き込み制御回路１４１は、書き込み動作時に、複数のワード線５０ａから選択ワード線５０ａを選択する。書き込み終端回路１４３は、書き込み動作時に複数のワード線５０ｃを終端し、読み出し動作時複数のワード線５０ｃを接地する。ビット線制御回路５７は、読み出し動作時に、複数のビット線５１ｃから選択ビット線５１ｃを選択する。ビット制御回路１４５は、書き込み動作時に、複数のビット線５１ｄから選択ビット線５１ｄを選択する。センスアンプ５９は、ビット線制御回路５７に接続され、読み出し動作時に、ビット線制御回路５７を介して取得したビット線電位と参照電位Ｖｒｅｆとを比較してデータ判別を行う。【００７４】
次に、図１０を参考にしてメモリセル９０の磁気抵抗記憶素子６４の構成について説明する。
磁気抵抗記憶素子６４は、ＴＭＲ素子である。下部電極としてのＴａ膜７２、ピン層としてのＮｉＦｅ膜７３、ＰｔＭｎ膜７４、ＣｏＦｅ膜７５、Ｒｕ膜７６及びＣｏＦｅ膜７７、トンネルバリア層としてのＡｌＯ膜９８、フリー層としてのＮｉＦｅ膜１００、Ｒｕ膜１０１及びＮｉＦｅ膜１０２、上部電極としてのＴａ膜８０を備える。ここで、磁気抵抗記憶素子６４の下部構造（ＮｉＦｅ膜７３、ＰｔＭｎ膜７４、ＣｏＦｅ膜７５、Ｒｕ膜７６、ＣｏＦｅ膜７７、及び、Ｃｕ膜７８）をＢＡＳＥ８６ｂともいう。磁気抵抗記憶素子６４は、機能体４に相当する。【００７５】
下部電極であるＴａ膜７２は、その少なくとも一側面に磁性体積層膜としてのＹＯＫＥ２０ｃが設けられている。Ｔａ膜７２は、ＹＯＫＥ２０ｂ及びＷビア７０を介して選択トランジスタ６５、６６を含むトランジスタや、複数のワード線５０ａ、（５０ｂ、）５０ｃを含む配線が設けられた半導体基板（図示されず）と接続されている。上部電極であるＴａ膜８０は、ビット線５１ｃとしてのＡｌＣｕ配線８５と、Ｃｕビア８４を介して接続されている。【００７６】
ここで、Ｔａ膜７２が導電体配線５に相当する。Ｔａ膜７２には、その磁気抵抗記憶素子６４が設けられた面を除く三つの側面のうちの少なくとも一側面にＹＯＫＥ２０ｃが設けられている。ＹＯＫＥ２０ｃは、Ｔａ膜７２に近い側から順にＴａ膜１３５、ＮｉＦｅ膜１３０、Ｒｕ膜１３１、ＮｉＦｅ膜１３２、Ｒｕ膜１３３、ＮｉＦｅ膜１３４の積層膜を含む。ここで、ＮｉＦｅ膜１３０は磁性体２に相当する。Ｒｕ膜１３１が反強磁性結合非磁性導電体３（非磁性導電体１１）に相当する。ＮｉＦｅ膜１３２が磁性体２に相当する。Ｔａ膜１３３が非磁性導電体１１に相当する。ＮｉＦｅ膜１３４が磁性体２に相当する。【００７７】
続いて、図１０を参考にしてメモリセルの製造方法について説明する。
まず、選択トランジスタ６５、６６を含むトランジスタや、複数のワード線５０ａ、５０ｂ、５０ｃを含む配線を半導体基板（図示されず）上に形成する。その後、その半導体基板上に、層間絶縁膜としてのＳｉＯ２膜７１を３００ｎｍの膜厚で形成する。そのＳｉＯ２膜７１の所定の位置にＷビア７０を形成する。次に、ＹＯＫＥ２０ｂ用として、膜厚５ｎｍのＴａ膜１３５、膜厚１０ｎｍのＮｉＦｅ膜１３０、膜厚０．８ｎｍのＲｕ膜１３１、膜厚２０ｎｍのＮｉＦｅ膜１３２、膜厚０．８ｎｍのＲｕ膜１３３、膜厚１０ｎｍのＮｉＦｅ膜１３４を、それぞれスパッタリング法により成膜する。更に、膜厚１００ｎｍのＴａ膜７２、膜厚１ｎｍのＮｉＦｅ膜７３、膜厚１０ｎｍのＰｔＭｎ膜７４、膜厚２ｎｍのＣｏＦｅ膜７５、膜厚０．８ｎｍのＲｕ膜７６、膜厚２ｎｍのＣｏＦｅ膜７７、膜厚１．５ｎｍのＡｌＯ膜９８、膜厚３ｎｍのＮｉＦｅ膜１００、膜厚２．１ｎｍのＲｕ膜１０１、膜厚３．５ｎｍのＮｉＦｅ膜１０２、膜厚３０ｎｍのＴａ膜８０、及び、膜厚７０ｎｍのＳｉＯ２膜８１を、それぞれスパッタリング法により成膜する。ここで、Ｒｕ膜１３１、１３３はＮｉＦｅ膜１３０、１３２、１３４が互いに反強磁性結合となる厚さとする。これによりＮｉＦｅ膜１３０、１３４が一方向に、ＮｉＦｅ膜１３２がそれとは逆の方向にそれぞれ磁化する。ＮｉＦｅ膜１３０、１３４の合計磁化量とＮｉＦｅ膜１３２の磁化量が等しくなるように厚さを設定することで、外部への漏れ磁場をほとんどなくすことが可能となる。なお、Ｒｕ膜７６はＣｏＦｅ膜７５とＣｏＦｅ膜７７とが反強磁性結合となる膜厚とする。【００７８】
続いて、フォトリソグラフィ技術によりＴＭＲ（磁気抵抗記憶素子６４）の形状にレジストを形成し、レジスト以外の部分のＳｉＯ２膜８１を選択イオン加工技術により加工し、レジストをアッシングにより除去する。次に、ＳｉＯ２膜８１パターンをマスクとしてＴａ膜８０、ＮｉＦｅ膜７９をミリングにより除去する。その後、全面に保護膜としてのＳｉＮ膜８２を形成した後、ＢＡＳＥ８６ｂ形状にレジストを形成し、ＳｉＮ膜８２、ＡｌＯ膜９８、ＣｏＦｅ膜７７、Ｒｕ膜７６、ＣｏＦｅ膜７５、ＰｔＭｎ膜７４、ＮｉＦｅ膜７３、Ｔａ膜７２、ＮｉＦｅ膜１３４、Ｒｕ膜１３３、ＮｉＦｅ膜１３２、Ｒｕ膜１３１、ＮｉＦｅ膜１３０、Ｔａ膜１３５を加工する。
以上の製造工程により、磁気抵抗記憶素子６４を形成することができる。【００７９】
図１１に示されるように、トンネルバリア層としてのＡｌＯ膜９８、ピン層としてのＣｏＦｅ膜７７／Ｒｕ膜７６／ＣｏＦｅ膜７５／ＰｔＭｎ膜７４／ＮｉＦｅ膜７３、及び、下部電極としてのＴａ膜７２を含むＢＡＳＥ８６ｂは、ビット線５１ｃ（ＡｌＣｕ配線８５）の延在方向（Ｙ方向）に略垂直な方向（Ｘ方向）に長い長方形である。また、フリー層であるＮｉＦｅ膜１０２、Ｒｕ膜１０１及びＮｉＦｅ膜１００は、ＢＡＳＥ８６ｂ上に形成され、ビット線５１ｃの延在方向（Ｙ方向）にから４５゜傾いた方向に長い楕円形である。ＢＡＳＥ８６ｂの一端はＷビア７０を介して選択トランジスタ６５の拡散層６５ａに、他端は他のＷビアを介して選択トランジスタ６６の拡散層６６ａにそれぞれ接続されている。ただし、図１１において、選択トランジスタ６５、６６の他の部分、ビット線５１ｂ、ワード線５０ａ、５０ｂ、５０ｃ等は図示を省略している。【００８０】
この後、全面に層間絶縁膜としてのＳｉＯ２膜８３をプラズマＣＶＤ法により形成する。その後、ＣＭＰ技術により全面を平坦化する。続いて、フォトリソグラフィ技術とドライエッチング技術により、フリー層（ＮｉＦｅ膜１０２）上のＳｉＯ２膜８３、ＳｉＮ膜８２、及び、ＳｉＯ２膜８１を貫通するビアホールを形成し、Ｃｕビア８４を形成する。その後、Ｔｉ膜（３０ｎｍ）、ＡｌＣｕ膜（５００ｎｍ）、及び、ＴｉＮ膜（３０ｎｍ）を積層し、フォトリソグラフィ技術とドライエッチング技術により加工して、ビット線５１ｃとしてのＡｌＣｕ配線８５を形成する。【００８１】
次に、ＢＡＳＥ８６ｂのパターンの長辺方向に１０００〜１００００Ｏｅ程度の磁場を印加する。これにより、ＢＡＳＥ８６ｂ下に設けられたＹＯＫＥ２０ｃの三つのＮｉＦｅ膜１３０、１３２、１３４は磁場に沿った方向に向く。磁場をゼロに戻すと、ＮｉＦｅ膜１３０、１３４とＮｉＦｅ膜１３２とは反強磁性結合しているため磁化方向が逆向きになろうとする。ＢＡＳＥ８６ｂのパターン（下部配線Ｔａ膜７２）は延在方向に長い長方形であるから、ＹＯＫＥ２０ｃも長い長方形形状を有する。そのため、ＹＯＫＥ２０ｃでは形状異方性により延在方向に容易軸が形成されている。また、ＮｉＦｅ膜１３０、１３４とＮｉＦｅ膜１３２とは磁化量が等しいが、ＮｉＦｅ膜１３０、１３４は二つに分断されているため異方性磁界が小さい。よって、ＮｉＦｅ膜１３２が印加磁場方向に近い長辺方向軸に向いて安定し、ＮｉＦｅ膜１３０、１３４は逆方向に向いて安定する。これによりＹＯＫＥ２０ｃの磁化方向を所望の方向に設定することができる。
以上により、メモリセルを製造することができる。【００８２】
次に、図９を参照してメモリセルの動作方法について説明する。まず、書き込み方法を説明する。
ワード制御回路１４４が複数のワード線５０ｂから選択ワード線５０ｂを選択する。それにより、選択ワード線５０ｂ上の選択トランジスタ６５がオンになる。ビット制御回路１４５が複数のビット線５１ｄから選択ビット線５１ｄを選択する。それにより、選択ビット線５１ｄ上の選択トランジスタ６６がオンになる。その結果、選択ワード線５０ｂ及び選択ビット線５１ｄとが交差する位置のメモリセル９０（選択セル）においてのみ、選択トランジスタ６５、６６の両方がオンになる。書き込み制御回路１４１が複数のワード線５０ａから選択ワード線５０ａを選択する。書き込み終端回路１４３が複数のワード線５０Ｃから選択ワード線５０ｃを選択する。選択ワード線５０ａ及び選択ワード線５０ｃは、いずれも選択セルに接続されたものが選択されている。書き込み制御回路１４１と書き込み終端回路１４３との間に電位差を設けることで、選択セルのＢＡＳＥ８６ｂにのみ書込み電流を流すことができる。ＢＡＳＥ８６ｂに流れる書込み電流による磁界は、ＹＯＫＥ２０ｃに集められ、フリー層（ＮｉＦｅ膜１０２、Ｒｕ膜１０１及びＦｉＦｅ膜１００）に効率的に印加される。フリー層は、ＢＡＳＥ８６ｂを流れる書込み電流に対して傾いて配置されているため、その書込み電流のみで磁化反転が可能である。【００８３】
次に、読み出し方法について説明する。
ワード制御回路１４４が複数のワード線５０ｂから選択ワード線５０ｂを選択する。それにより、読み出すメモリセル５２（選択セル）の選択トランジスタ６５がオン状態になる。書き込み終端回路１４３が複数のワード線５０ｃから選択ワード線５０ｃを選択する。そのとき、書き込み終端回路１４３は、選択ワード線５０ｃを接地電位にする。ビット線制御回路５７は、複数のビット線５１ｃから選択ビット線１５ｃを選択する。ビット線制御回路５７により選択ビット線５０ｃに電圧を印加すると、選択ビット線５１ｃ、磁気抵抗記憶素子６４、選択トランジスタ６５、選択ビット線５０ｃ及び接地（書き込み終端回路１４３）の経路に読み出し電流が流れる。その読み出し電流の大きさは、読み出すメモリセル９０の磁気抵抗記憶素子６４の抵抗値（記憶されたデータの値）に依存して異なる。ビット線制御回路５７は、この読み出し電流の電流値を電圧に変換し、センス電圧Ｖｓとしてセンスアンプ５９に出力する。センスアンプ５９には、データの値（「０」及び「１」）により出力される電圧（Ｖ０及びＶ１）の中間値をＶｒｅｆとして与える。センスアンプ５９は、このＶｒｅｆとＶｓとの比較により、メモリセル９０に書き込まれていたデータ（「０」及び「１」のいずれか）を判別する。【００８４】
なお、上記実施の形態において、ワード線を下側（半導体基板側）、ビット線を上側として説明をしている。しかし、本発明はそれに限定されることは無く、ビット線とワード線との位置関係が逆であっても良い。【００８５】
本実施の形態によれば、ＢＡＳＥに設けられたＹＯＫＥにおいても、所望の方向にＹＯＫＥの磁化方向を設定でき、かつ特性ばらつきの原因となるＹＯＫＥ端部からの漏れ磁場の抑制が可能である。これにより、ＹＯＫＥの磁気特性のばらつきが小さくなり歩留まりの良い磁性体記憶装置を得ることが可能となる。【００８６】
以上の実施の形態では、ＹＯＫＥ内に三層までの磁性体層がある場合を示している。しかし、本発明はそれに限定されることは無く、四層以上で構成することも可能である。それぞれの磁性体層は磁性体層間に挿入された非磁性導電体層を介して反強磁性結合もしくは強磁性結合させ、どの層を反強磁性結合にするか、強磁性結合にするかは本発明の技術思想に反しない限り任意である。【００８７】
以上説明したように、本発明によれば、配線に形成したＹＯＫＥからの漏れ磁場を抑制することで特性ばらつきの小さい磁性体装置を得ることができ、これにより歩留まりの良い磁性体装置を提供することができる。【００８８】
なお、本発明は上記各実施の形態に限定されず、本発明の技術思想の範囲内において、各実施の形態は適宜変更され得ることは明らかである。また、上記各実施の形態において、技術的矛盾が発生しない限り、その技術の一部を他の実施の形態に利用することが可能である。【００８９】
本発明により、ＹＯＫＥを有する配線の途中及び配線の端部において磁界の発生が抑制された磁性体装置及び磁気記憶装置を提供できる。ＴＭＲ素子間の特性のばらつきを抑制して製造歩留まりを向上でき、製造コストを削減することが可能な磁性体装置及び磁気記憶装置を提供できる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【国際調査報告】
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