(57)【要約】  基準電圧の発生に寄与するＭＯＳＦＥＴの動作領域を一致させることにより、製造プロセスの変動に対して安定した基準電圧を生成すること。この基準電圧発生回路１は、電流出力端子ＰＣ１〜ＰＣ５に電流ＩＰを生成するカレントミラー部２と、電流出力端子ＰＣ２にドレイン端子が接続され、グランドにソース端子が接続され、基準電圧出力端子ＰＯＵＴにゲート端子が接続されたＭＯＳＦＥＴ６ｂと、電流出力端子ＰＣ３〜ＰＣ５からドレイン端子に電流が生成され、且つソース端子どうしが互いに接続され、温度係数が正の合成電圧を発生させる２組のＭＯＳＦＥＴペアを有する合成電圧発生部８と、カレントミラー部２からドレイン端子に電流が生成され、ゲート端子が合成電圧発生部８の入力に接続され、ソース端子がグランド側に接続され、温度係数が負の電圧を発生させるＭＯＳＦＥＴ９とを備える。
2009014042.tif 000002
【特許請求の範囲】
【請求項１】
電源電圧が供給されて第１〜第Ｎ（Ｎは４以上の整数）の電流出力端子に電流を生成するカレントミラー部と、
前記第２の電流出力端子にドレイン端子が接続され、グランドにソース端子が接続され、基準電圧出力端子にゲート端子が接続されて、線形抵抗として動作する第１の電界効果トランジスタと、
前記第３〜第Ｎの電流出力端子のいずれかからドレイン端子に電流が生成され、且つソース端子どうしが互いに接続され、互いのゲート端子間に温度係数が正の合成電圧を発生させる１以上の電界効果トランジスタペアを有し、前記電界効果トランジスタペアが入力端子と前記基準電圧出力端子との間で直列に接続された合成電圧発生部と、
前記第３の電流出力端子からドレイン端子に電流が生成され、ゲート端子が前記合成電圧発生部の前記入力端子に接続され、ソース端子がグランド側に接続され、ゲート端子とソース端子間に温度係数が負の電圧を発生させる第２の電界効果トランジスタと、
を備えることを特徴とする基準電圧発生回路。
【請求項２】
前記電界効果トランジスタペアを構成するトランジスタ、及び前記第２の電界効果トランジスタは、それぞれゲート端子が前記第３〜第Nの電流出力端子に接続されることにより、サブスレッショルド領域で動作する、
ことを特徴とする請求項１記載の基準電圧発生回路。
【請求項３】
前記第２の電界効果トランジスタのソース端子にドレイン端子が接続され、グランドにソース端子が接続され、前記基準電圧出力端子にゲート端子が接続されて、線形抵抗として動作する第３の電界効果トランジスタをさらに備える、
ことを特徴とする請求項１又は２記載の基準電圧発生回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一定基準電圧を供給する基準電圧発生回路に関するものである。
【背景技術】
【０００２】
従来から、ＡＤコンバータ、ＤＡコンバータ、オペアンプ、レギュレータ回路のリファレンス電圧を発生する回路として基準電圧発生回路が用いられている。この基準電圧発生回路としては、バイポーラトランジスタ素子やダイオード素子を抵抗と組み合わせることでシリコンのバンドギャップエネルギーを参照した電圧を出力するものが一般的に知られている。このような基準電圧発生回路では、半導体集積回路（ＬＳＩ:Large Scale Integrated circuits）上に構築する場合にＭＯＳＦＥＴ以外の素子が必要となる結果、製造プロセスの工程が増加したり、動作マッチングが困難になったりする傾向にある。また、消費電力が比較的大きくなる傾向にあり、低電流で動作させる場合にも高抵抗の確保のためにチップ面積が増大するという問題がある。【０００３】
これに対して、下記非特許文献１には、バイポーラ素子や抵抗素子を使用せず、ＭＯＳＦＥＴのみから構成される基準電圧発生回路が提案されている。この基準電圧発生回路は、ＭＯＳＦＥＴの絶対零度におけるしきい値電圧を参照して基準電圧を発生させる回路である。詳細には、この回路は、抵抗の代わりに強反転線形領域で動作するＭＯＳＦＥＴを含み、さらにそのＭＯＳＦＥＴのバイアス電圧を生成する強反転飽和領域で動作するＭＯＳＦＥＴをも含むものである。強反転線形領域で動作するＭＯＳＦＥＴがβ乗算型自己バイアス回路により熱電圧でスケーリングされるとともに、回路の各電流パスを流れる電流が等しくされることにより、出力電圧にしきい値電圧と熱電圧をスケーリングした電圧とを加算して出力する。このような構成の基準電圧発生回路によれば、ＬＳＩ上で温度に対して変動が小さい基準電圧が出力する回路が構築される。
【非特許文献１】T. MATSUDA, R. MINAMI, A. KANAMORI, H. IWATA, T. OHZONE, S. YAMAMOTO, T. IHARA, S. NAKAJIMA, “A Temperature and Supply Voltage Independent CMOS Voltage Reference Circuit”, IEICE TRANS. ELECTRON., Vol. E88-C, No.5, pp. 1087-1093, MAY 2005.
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上述した従来の基準電圧発生回路は、２つの異なる動作領域のＭＯＳＦＥＴを用いて基準電圧を発生するように動作しているため、しきい値電圧やキャリア移動度等の動作パラメータのミスマッチが生じる。また、回路設計パラメータに対して２つのＭＯＳＦＥＴ間で特性が大きく変化し、安定した基準電圧の生成が困難となる場合があった。また、発生する基準電圧がカレントミラー回路の複数の回路パスに生成される電流に応じて変動するため、電源電圧等の変動の影響により一定の基準電圧を維持することが困難になる。【０００５】
そこで、本発明は、かかる課題に鑑みて為されたものであり、基準電圧の発生に寄与するＭＯＳＦＥＴの動作領域を一致させることにより、製造プロセスの変動に対して安定した基準電圧を生成することが可能な基準電圧発生回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記課題を解決するため、本発明の基準電圧発生回路は、電源電圧が供給されて第１〜第Ｎ（Ｎは４以上の整数）の電流出力端子に電流を生成するカレントミラー部と、第２の電流出力端子にドレイン端子が接続され、グランドにソース端子が接続され、基準電圧出力端子にゲート端子が接続されて、線形抵抗として動作する第１の電界効果トランジスタと、第３〜第Ｎの電流出力端子のいずれかからドレイン端子に電流が生成され、且つソース端子どうしが互いに接続され、互いのゲート端子間に温度係数が正の合成電圧を発生させる１以上の電界効果トランジスタペアを有し、電界効果トランジスタペアが入力端子と基準電圧出力端子との間で直列に接続された合成電圧発生部と、第３の電流出力端子からドレイン端子に電流が生成され、ゲート端子が合成電圧発生部の入力端子に接続され、ソース端子がグランド側に接続され、ゲート端子とソース端子間に温度係数が負の電圧を発生させる第２の電界効果トランジスタと、を備える。【０００７】
このような基準電圧発生回路によれば、カレントミラー部のＮ個の電流出力端子のそれぞれにおいて、カレントミラー部の回路特性と基準電圧出力値と線形抵抗として動作する第１の電界効果トランジスタの特性とで決まる電流が設定され、第３〜第Ｎの電流出力端子から合成電圧発生部の電界効果トランジスタペアのドレイン端子にその電流が生成されることにより、合成電圧発生部の入力端子と基準電圧出力端子との間に、温度係数が正の合成電圧が出力される。また、第２の電界効果トランジスタのドレイン端子に第３の電流出力端子から電流が生成されることにより、第２の電界効果トランジスタのドレイン端子とソース端子との間に負の温度特性を有する電圧が出力される。これにより、それぞれの電界効果トランジスタのアスペクト比等の回路設計パラメータを調整することにより、基準電圧出力端子に温度に依存しない一定電圧を出力することができる。このとき、基準電圧の発生に寄与する電界効果トランジスタペアと第２の電界効果トランジスタとは同じ動作領域で動作するので、動作パラメータのミスマッチが生じにくく、設計パラメータに対して電界効果トランジスタ間で特性が大きく変動することもないため、温度変動に対して安定した基準電圧の生成が可能になる。さらには、電源電圧の変動等によりカレントミラー部の出力電流が変動しても安定した基準電圧の発生を可能にする。
【発明の効果】
【０００８】
本発明の基準電圧発生回路によれば、基準電圧の発生に寄与するＭＯＳＦＥＴの動作領域を一致させることにより、製造プロセスの変動に対して安定した基準電圧を生成することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の好適な一実施形態にかかる基準電圧発生回路を示す回路図である。
【図２】図１の基準電圧発生回路の生成する基準電圧の温度特性のシミュレーション結果を示すグラフである。
【図３】図１の基準電圧発生回路の生成する基準電圧の電源電圧依存性のシミュレーション結果を示すグラフである。
【図４】トランジスタのプロセス変動によるばらつきを考慮した場合の図１の基準電圧発生回路の生成する基準電圧の温度特性のシミュレーション結果を示すグラフである。
【図５】本発明の変形例にかかる基準電圧発生回路を示す回路図である。
【図６】本発明の別の変形例にかかる基準電圧発生回路を示す回路図である。
【図７】図６の基準電圧発生回路の生成する基準電圧の温度特性の測定結果を示すグラフである。
【図８】本発明の応用例にかかる３端子レギュレータ回路を示す回路図である。
【図９】基準電圧発生回路の従来例を示す回路図である。
【符号の説明】
【００１０】
１，１０１，２０１…基準電圧発生回路、２，１０２…カレントミラー部、８，１０８…合成電圧発生部、６ｂ…第１のＭＯＳＦＥＴ、９…第２のＭＯＳＦＥＴ、１０…第３のＭＯＳＦＥＴ、ＰＣ１，ＰＣ２，ＰＣ３，ＰＣ４，ＰＣ５…電流出力端子、ＰＩＮ…入力端子、ＰＯＵＴ…基準電圧出力端子、ＶＤＤ…電源電圧、ＶＲＥＦ…基準電圧。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照しつつ本発明に係る基準電圧発生回路の好適な実施形態について詳細に説明する。なお、図面の説明においては同一又は相当部分には同一符号を付し、重複する説明を省略する。【００１２】
図１は、本発明の好適な一実施形態にかかる基準電圧発生回路１を示す回路図である。基準電圧発生回路１は、ＬＳＩ上に形成されたＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ）からなる基準電圧を生成する電源回路である。【００１３】
同図に示すように、基準電圧発生回路１は、５つの電流出力端子ＰＣ１，ＰＣ２，ＰＣ３，ＰＣ４，ＰＣ５に電流を生成するカレントミラー部２を有している。カレントミラー部２は、５つの同一のサイズ（チャネル長、チャネル幅）を有するＰ型ＭＯＳＦＥＴ３ａ，３ｂ，３ｃ，３ｄ，３ｅから構成され、それぞれのＭＯＳＦＥＴ３ａ，３ｂ，３ｃ，３ｄ，３ｅのソース端子には電源電圧ＶＤＤが供給され、ゲート端子はＭＯＳＦＥＴ３ｂのドレイン端子に共通に接続されている。そして、各ＭＯＳＦＥＴ３ａ，３ｂ，３ｃ，３ｄ，３ｅのドレイン端子が、それぞれ、電流出力端子ＰＣ１，ＰＣ２，ＰＣ３，ＰＣ４，ＰＣ５に接続される。このような基準電圧発生回路１は、５つの電流出力端子ＰＣ１，ＰＣ２，ＰＣ３，ＰＣ４，ＰＣ５のそれぞれにほぼ等しい一定電流ＩＰを供給する。【００１４】
このカレントミラー部２の第１の電流出力端子ＰＣ１及び第２の電流出力端子ＰＣ２には、カレントミラー部２から電流を引き込む電流源回路部４が接続され、この電流源回路部４は、３つのＮ型ＭＯＳＦＥＴ５ａ，５ｂ，６ｂを含んでいる。ＭＯＳＦＥＴ５ａ，５ｂは、そのドレイン端子が、それぞれ、第１の出力端子ＰＣ１及び第２の電流出力端子ＰＣ２に接続され、それぞれのゲート端子は、ＭＯＳＦＥＴ５ａのドレイン端子に共通に接続されている。また、ＭＯＳＦＥＴ５ａのソース端子はグランドに接続されている。さらに、線形抵抗として動作するＭＯＳＦＥＴ６ｂは、そのドレイン端子がＭＯＳＦＥＴ５ｂのソース端子に接続されることによりＭＯＳＦＥＴ５ｂを介して第２の電流出力端子ＰＣ２に接続され、ソース端子がグランドに接続され、ゲート端子は基準電圧出力端子ＰＯＵＴに接続されている。この基準電圧出力端子ＰＯＵＴは、基準電圧発生回路１から最終的な基準電圧を得るための出力端子である。【００１５】
上記構成の電流源回路部４は、ＭＯＳＦＥＴ５ａ，５ｂが、ゲート−ソース間電圧がサブスレッショルド領域で、かつドレイン−ソース間電圧が飽和領域（以下、「サブスレショルト飽和領域」という）で動作するように電源電圧ＶＤＤ及び各ＦＥＴのサイズが設定されている。一方、ＭＯＳＦＥＴ６ｂは、ゲート−ソース間電圧が強反転領域で、かつドレイン−ソース間電圧が線形領域（以下、「強反転線形領域」という）で動作するように設定されている。電流源回路部４は、トランジスタ５ａ，５ｂ，６ｂの特性で決まる電流ＩＰをカレントミラー部２の第１の電流出力端子ＰＣ１及び第２の電流出力端子ＰＣ２から引き込むように動作する。【００１６】
ここで、強反転線形領域でのＭＯＳＦＥＴの電流電圧特性は下記式（１）；
【数１】
2009014042.tif 000003
により表わされる。ここで、ＩＤはドレイン電流、Ｋββは電流利得係数、Ｋβは、ＭＯＳＦＥＴのアスペクト比（＝Ｗ（チャネル幅）／Ｌ（チャネル長））、ＶＧＳはゲート−ソース間電圧、ＶＴＨはしきい値電圧、ＶＤＳはドレイン−ソース間電圧を示す。特に、ＶＤＳが十分に小さいときは、ＶＤＳの高次項は無視できて、式（１）は下記式（２）；
【数２】
2009014042.tif 000004
によって近似される。【００１７】
一方、サブスレッショルド領域のＭＯＳＦＥＴの電流電圧特性は、下記式（３）；
【数３】
2009014042.tif 000005
によって表わされる。ここで、ＫはＦＥＴのアスペクト比（＝Ｗ（チャネル幅）／Ｌ（チャネル長））、Ｉ０はサブスレッショルド電流の前置係数、ＶＴ（＝ｋＢＴ／ｑ）は熱電圧、ｋＢはボルツマン定数、Ｔは絶対温度、qは電気素量、ηはサブスレッショルドスロープ係数、μは移動度、ＣＯＸは酸化膜の単位面積容量である。このサブスレッショルド電流ＩＤは、ドレイン電圧が４×ＶＴ(~0.1 V)以上の飽和領域では、ドレイン−ソース間電圧VDSに依存しなくなり、下記式（４）；
【数４】
2009014042.tif 000006
で計算される。【００１８】
上述した計算式より、ＭＯＳＦＥＴ５ａ，５ｂのゲート−ソース間電圧の差分が強反転線形領域で動作するＭＯＳＦＥＴ６ｂのドレイン電圧ＶＲ１となることから、ＶＲ１は下記式（５）；
【数５】
2009014042.tif 000007
となる。従って、ＭＯＳＦＥＴ６ｂの特性より、カレントミラー部２によって生成される電流ＩＰは、下記式（６）；
【数６】
2009014042.tif 000008
により表わされる。Ｋ１、Ｋ２は、それぞれＭＯＳＦＥＴ５ａ，５ｂのアスペクト比、ＶＲＥＦは、基準電圧出力端子ＰＯＵＴから出力される基準電圧である。【００１９】
カレントミラー部２の第３〜第５の電流出力端子ＰＣ３，ＰＣ４，ＰＣ５には、カレントミラー部２から流れ込む電流ＩＰによって基準電圧ＶＲＥＦを生成する電圧源回路部７が接続されている。この電圧源回路部７は、２組のＮ型ＭＯＳＦＥＴペアによって構成された合成電圧発生部８と、２つＮ型ＭＯＳＦＥＴ９，１０とから構成されている。【００２０】
合成電圧発生部８は、２つのＭＯＳＦＥＴ８ａ，８ｂからなるＭＯＳＦＥＴペアと２つのＭＯＳＦＥＴ８ｃ，８ｄからなるＭＯＳＦＥＴペアとが、入力端子ＰＩＮと基準電圧ＶＲＥＦの出力端子ＰＯＵＴとの間で直列に接続されて構成される。詳細には、一方のＭＯＳＦＥＴペアを構成するＭＯＳＦＥＴ８ａ，８ｂのソース端子どうしが互いに接続され、ＭＯＳＦＥＴ８ａのゲート端子が入力端子ＰＩＮに、ＭＯＳＦＥＴ８ｂのゲート端子が他方のＭＯＳＦＥＴペアを介して出力端子ＰＯＵＴ側にそれぞれ接続されている。また、他方のＭＯＳＦＥＴペアを構成するＭＯＳＦＥＴ８ｃ，８ｄのソース端子どうしが互いに接続され、ＭＯＳＦＥＴ８ｃのゲート端子が一方のＭＯＳＦＥＴペアを介して入力端子ＰＩＮ側に、ＭＯＳＦＥＴ８ｄのゲート端子が出力端子ＰＯＵＴにそれぞれ接続されている。【００２１】
また、３つのＭＯＳＦＥＴ８ａ，８ｃ，８ｄには、それぞれのドレイン端子が電流出力端子ＰＣ３，ＰＣ４，ＰＣ５に接続されることによりドレイン電流ＩＰが生成され、ＭＯＳＦＥＴ８ｂには、ドレイン端子がＭＯＳＦＥＴ８ｃ，８ｄを経由して電流出力端子ＰＣ４，ＰＣ５に接続されることによりにドレイン電流２×ＩＰが生成される。さらに、ＭＯＳＦＥＴ８ａ，８ｂ，８ｃ，８ｄは、ゲート端子が電流出力端子ＰＣ３，ＰＣ４，ＰＣ４，ＰＣ５にそれぞれ接続され、かつ電源電圧ＶＤＤ及び各ＦＥＴのサイズが適切に設定されることにより、サブスレッショルド飽和領域で動作する。【００２２】
上記構成を有する合成電圧発生部８は、カレントミラー部２から供給される電流ＩＰに応じて、それぞれのＭＯＳＦＥＴペアの２つのゲート端子間に温度係数が正の合成電圧を発生させる。このとき、ＭＯＳＦＥＴペアが生成する合成電圧においては、各ＭＯＳＦＥＴのゲート−ソース間に現れるしきい値電圧が互いに相殺されている。【００２３】
ＭＯＳＦＥＴ９には、ドレイン端子が４つのＭＯＳＦＥＴ８ａ，８ｂ，８ｃ，８ｄを介して電流出力端子ＰＣ３，ＰＣ４，ＰＣ５側に接続されることにより、電流出力端子ＰＣ３，ＰＣ４，ＰＣ５からドレイン電流３×ＩＰが供給される。また、ＭＯＳＦＥＴ９のソース端子はＭＯＳＦＥＴ１０を介してグランド側に接続されている。さらに、ＭＯＳＦＥＴ９は、ゲート端子が入力端子ＰＩＮ及び電流出力端子ＰＣ３に接続され、電源電圧ＶＤＤ及び各ＦＥＴのサイズが適切に設定されることにより、サブスレッショルド飽和領域で動作する。このＭＯＳＦＥＴ９は、ゲート端子が接続された入力端子ＰＩＮとソース端子との間に温度係数が負の電圧を発生させる。【００２４】
ＭＯＳＦＥＴ１０は、ドレイン端子がＭＯＳＦＥＴ９のソース端子に接続され、ソース端子がグランドに接続され、ゲート端子が基準電圧出力端子ＰＯＵＴに接続されている。このＭＯＳＦＥＴ１０は、電流出力端子ＰＣ３，ＰＣ４，ＰＣ５からドレイン電流３×ＩＰが供給されて強反転線形領域で動作することにより、ドレイン−ソース間に正の温度係数を有する電圧を発生させる線形抵抗として動作する。【００２５】
ここで、基準電圧出力端子ＰＯＵＴに生成される基準電圧ＶＲＥＦは、ＭＯＳＦＥＴ１０のドレイン電圧ＶＲ２からサブスレッショルド飽和領域で動作するＭＯＳＦＥＴ８ａ，８ｂ，８ｃ，８ｄ，９のゲート−ソース間電圧を加減算したものであるから、下記式（７）；
【数７】
2009014042.tif 000009
で与えられる。なお、ＶＧＳ３，ＶＧＳ４，ＶＧＳ５，ＶＧＳ６，ＶＧＳ７は、それぞれ、ＭＯＳＦＥＴ８ａ、ＭＯＳＦＥＴ９、ＭＯＳＦＥＴ８ｃ、ＭＯＳＦＥＴ８ｂ，ＭＯＳＦＥＴ８ｄのゲート−ソース間電圧である。強反転線形領域のＭＯＳＦＥＴ１０に流れるドレイン電流が３×ＩＰとなることに注目すると、ＭＯＳＦＥＴ１０のドレイン電圧ＶＲ２は、下記式（８）；
【数８】
2009014042.tif 000010
で表わされる。従って、式（６），（８）を用いて、ドレイン電圧ＶＲ２は、下記式（９）；
【数９】
2009014042.tif 000011
により計算される。【００２６】
よって、式（４）及び式（９）を用いると、式（７）は以下のように置き換えられる。
【数１０】
2009014042.tif 000012
なお、Ｋ３〜Ｋ７は、ＭＯＳＦＥＴ８ａ，９，８ｃ，８ｂ，８ｄのアスペクト比である。これにより、基準電圧ＶＲＥＦは、ＭＯＳＦＥＴ９のゲート−ソース間電圧ＶＧＳ４と熱電圧ＶＴを、トランジスタサイズＫ１〜Ｋ７でスケーリングした値に依存する。上記式（１０）の第３項及び第４項は、合成電圧発生部８の２つのＭＯＳＦＥＴペアのゲート端子間電圧である。【００２７】
次に、基準電圧ＶＲＥＦの温度特性について考察する。一般に、しきい値電圧ＶＴＨ、及び移動度μの温度依存性は、下記式（１１）及び（１２）で表わされる。
【数１１】
2009014042.tif 000013
【数１２】
2009014042.tif 000014
ここで、ＶＴＨ０は絶対零度におけるしきい値電圧、κはしきい値電圧の温度係数、Ｔは絶対温度、μ０は温度Ｔ０における移動度、ｍは移動度の温度係数である。これより、基準電圧ＶＲＥＦの温度微係数は下記式（１３）；
【数１３】
2009014042.tif 000015
で示される。上記式（１３）を式（６）を用いて整理すると下記式（１４）；
【数１４】
2009014042.tif 000016
の関係が得られる。ηＶＴが、または基準電圧ＶＲＥＦと絶対零度におけるしきい値電圧ＶＴＨ０との差分が、κＴに比べて十分小さいとき、すなわち、ηＶＴ<<κＴ，ＶＲＥＦ−ＶＴＨ０<<κＴであるとすると、上記式（１４）から下記式（１５）が得られる。
【数１５】
2009014042.tif 000017
【００２８】
従って、回路設計パラメータである各アスペクト比Ｋを下記式（１６）の通りに設定することで、基準電圧ＶＲＥＦの温度係数をゼロにすることができる。
【数１６】
2009014042.tif 000018
このときの基準電圧ＶＲＥＦは、ηＶＴ<<κＴ，ＶＲＥＦ−ＶＴＨ０<<κＴの場合は、下記式（１７）；
【数１７】
2009014042.tif 000019
によって表わされる。これにより、基準電圧ＶＲＥＦは、絶対零度におけるしきい値電圧ＶＴＨ０とほぼ等しくなることがわかる。また、このときのカレントミラー部２の生成する電流ＩＰは、式（１６）より下記式（１８）及び（１９）；
【数１８】
2009014042.tif 000020
【数１９】
2009014042.tif 000021
により表わされ、サブスレッショルド電流の前置係数Ｉ０を参照した電流となる。【００２９】
以上の考察から、基準電圧発生回路１の生成する基準電圧ＶＲＥＦは、合成電圧発生部８の２つのＭＯＳＦＥＴペアの発生させる正の温度係数を有する電圧と、ＭＯＳＦＥＴ１０の発生させる正の温度係数を有する電圧と、ＭＯＳＦＥＴ９の発生させる負の温度係数を有する電圧とが合成されたものとなり、これらの温度係数が打ち消されることにより温度係数が０になるように設定可能とされる。【００３０】
以上説明した基準電圧発生回路１によれば、カレントミラー部２の５個の電流出力端子ＰＣ１，ＰＣ２，ＰＣ３，ＰＣ４，ＰＣ５のそれぞれにおいて、カレントミラー部２の回路特性と基準電圧出力値ＶＲＥＦと線形抵抗として動作するＭＯＳＦＥＴ６ｂの特性とで決まる電流ＩＰが設定され、第３〜第５の電流出力端子ＰＣ３，ＰＣ４，ＰＣ５から合成電圧発生部８のＭＯＳＦＥＴペアのドレイン端子に電流ＩＰ又は電流ＩＰが重畳された電流が生成されることにより、合成電圧発生部８の入力端子ＰＩＮと基準電圧出力端子ＰＯＵＴとの間に、温度係数が正の合成電圧ＶＧＳ６−ＶＧＳ３＋ＶＧＳ７−ＶＧＳ５が生成される。また、ＭＯＳＦＥＴ９のドレイン端子に第３〜第５の電流出力端子ＰＣ３，ＰＣ４，ＰＣ５から電流３×ＩＰが生成されることにより、ＭＯＳＦＥＴ９のドレイン端子とソース端子との間に負の温度特性を有する電圧ＶＧＳ４が出力される。これにより、それぞれのＭＯＳＦＥＴのアスペクト比等の回路設計パラメータを調整することにより、基準電圧出力端子ＰＯＵＴに温度に依存しない一定電圧を出力することができる。このとき、基準電圧ＶＲＥＦの発生に寄与するＭＯＳＦＥＴペアとＭＯＳＦＥＴ９とは同じ動作領域で動作するので、動作パラメータのミスマッチが生じにくく、設計パラメータに対してＭＯＳＦＥＴ間で特性が大きく変動することもないため、温度変動に対して安定した基準電圧ＶＲＥＦの生成が可能になる。【００３１】
さらには、電源電圧ＶＤＤの変動等によりカレントミラー部２の出力電流ＩＰが変動しても安定した基準電圧ＶＲＥＦの発生を可能にする。図９に示す従来の基準電圧発生回路９０１は、カレントミラー部の２つの電流出力パスに、強反転線形領域で動作するＭＯＳＦＥＴＭ１と、強反転飽和領域で動作するＭＯＳＦＥＴＭ２とが接続された構成を有している。この基準電圧発生回路９０１の生成する基準電圧ＶＲＥＦはカレントミラー部２の出力電流ＩＲＥＦの平方根に依存して変動してしまう。これに対して、本実施形態における基準電圧ＶＲＥＦは、式（１７）からわかるように、電流ＩＰに依存しない安定した電圧として生成される。【００３２】
また、線形抵抗として動作し、正の温度係数を有する電圧を発生させるＭＯＳＦＥＴ１０をさらに備えることで、合成電圧発生部８の温度係数が小さくても温度に対して一定の基準電圧ＶＲＥＦの出力が可能になり、全体の回路規模を小さくすることができる。【００３３】
さらに、ＭＯＳＦＥＴペアを構成するＭＯＳＦＥＴ８ａ，８ｂ，８ｃ，８ｄ及びＭＯＳＦＥＴ９は、ゲート端子が第３〜第５の電流出力端子ＰＣ３，ＰＣ４，ＰＣ５のいずれか接続されることにより、サブスレッショルド領域で動作するので、回路の消費電力を低減することができるとともに、それぞれのゲート端子をカレントミラー部２の出力に接続することで、それぞれのＭＯＳＦＥＴの動作領域を容易に一致させることができる。【００３４】
図２は、基準電圧発生回路１の生成する基準電圧ＶＲＥＦの温度特性のシミュレーション結果を示すグラフである。また、図３は、基準電圧ＶＲＥＦの電源電圧ＶＤＤ依存性のシミュレーション結果を示すグラフである。このとき、各ＦＥＴのサイズは、Ｋ１＝２０、Ｋ２＝３６、Ｋ３＝１１０、Ｋ４＝４、Ｋ５＝１１０、Ｋ６＝４、Ｋ７＝４と設定した。これらの結果より、温度が−２０°Ｃ〜１００°Ｃの広範囲で変動しても誤差０．４％以内で平均８３０ｍＶの基準電圧ＶＲＥＦが出力されており、温度に依存しない安定した基準電圧が生成されていることがわかる。また、電源電圧ＶＤＤが約１Ｖ以上であれば、電源電圧が変化しても安定した基準電圧が生成可能であることがわかる。【００３５】
また、図４にはトランジスタのプロセス変動によるばらつきを考慮した基準電圧ＶＲＥＦの温度特性のシミュレーション結果を示す。図４（ａ）は、基準電圧ＶＲＥＦの温度特性を示すグラフであり、図４（ｂ）は、基準電圧ＶＲＥＦの温度に対する変化率ΔＶＲＥＦ／ＶＲＥＦを示すグラフである。基準電圧発生回路１は、しきい値電圧参照型の基準電圧源であるため基準電圧ＶＲＥＦの絶対値自体はプロセス変動により変化するが、温度に対する変動は±０．４％以内で十分に小さく抑えられていることがわかる。【００３６】
なお、本発明は、前述した実施形態に限定されるものではない。例えば、本発明は図５に示すような変形態様を採ることができる。すなわち、図５に示す本発明の変形例である基準電圧発生回路１０１のように、ｎ個（ｎは４以上の整数）のＰ型ＭＯＳＦＥＴを有し、電流出力端子ＰＣ１〜ＰＣｎに電流を生成するカレントミラー部１０２と、電流出力端子ＰＣ３〜ＰＣｎに接続され、ｎ−３組のＭＯＳＦＥＴペアが直列に接続された合成電圧発生部１０８と、合成電圧発生部１０８を介して電流出力端子ＰＣ３〜ＰＣｎに接続されたＭＯＳＦＥＴ９とを備える。このカレントミラー部１０２の段数ｎは、電源電圧ＶＤＤの大きさ及び各ＦＥＴのサイズに応じて適宜設定される。このような基準電圧発生回路１０１によっても、合成電圧発生部１０８によって発生された正の温度係数を有する電圧とＭＯＳＦＥＴ９によって発生された負の温度係数を有する電圧とが合成されて、温度に対して安定した基準電圧ＶＲＥＦを生成することができる。特に、ＭＯＳＦＥＴ９のソース端子を直接グランドに接続することで、ＭＯＳＦＥＴ９における基板バイアス効果をキャンセルすることができるので、基準電圧ＶＲＥＦの変動をより低減することができる。【００３７】
なお、基準電圧発生回路１のＭＯＳＦＥＴ５ａ，５ｂ，６ｂ，８ａ，８ｂ，８ｃ，８ｄ，９，１０は、Ｎ型を使用していたが、Ｐ型を使用した回路構成でも実現可能である。【００３８】
また、本発明は図６に示すような変形態様を採ることができる。具体的には、同図に示す基準電圧発生回路２０１は、カレントミラー部２において安定した電流ＩＰを発生させるようにオペアンプ２０８を備えていてもよい。このオペアンプ２０８は、２つの入力端子がそれぞれＭＯＳＦＥＴ３ａ，３ｂのドレイン端子に接続され、出力端子がＭＯＳＦＥＴ３ａ〜３ｅのゲート端子に共通に接続されている。このような構成により、電源電圧ＶＤＤが変動した場合であってもＭＯＳＦＥＴ３ａ，３ｂのドレイン電圧が同一値で安定に維持されるので、電流ＩＰを安定化させることができ、また、回路の低電圧化を図ることができる。さらに、基準電圧発生回路２０１では、強反転線形領域で動作するＭＯＳＦＥＴ１０は削除されてもよい。すなわち、ＭＯＳＦＥＴ１０が存在する場合はＭＯＳＦＥＴ９のソース端子がグランド電圧よりも大きくなっており、ＭＯＳＦＥＴ９のしきい値電圧が基板バイアス効果により若干変化することになる。このような影響を少なくしたいときにはＭＯＳＦＥＴ９のソース端子をグランドに直接接続すればよい。【００３９】
図７は、電源電圧ＶＤＤを変化させた場合の基準電圧発生回路２０１の生成する基準電圧ＶＲＥＦの温度特性の測定結果を示すグラフである。この測定結果は、基準電圧発生回路２０１を実際のＬＳＩチップによって作成し、それを対象に測定した結果である。これらの結果より、電源電圧ＶＤＤを様々に変化させても温度に依存しない安定した基準電圧が生成されていることがわかる。【００４０】
最後に、基準電圧発生回路１の応用例について説明する。図８に示すように、基準電圧発生回路１は、プロセス変動によるトランジスタのしきい値電圧をモニタするための３端子レギュレータ回路として応用することができる。すなわち、基準電圧発生回路１の出力である基準電圧ＶＲＥＦはしきい値電圧ＶＴＨ０を表しているので、この基準電圧をモニタ電圧ＶＭＯＮによってモニタすることにより、プロセス変動を検出することができる。【００４１】
電界効果トランジスタペアを構成するトランジスタ、及び第２の電界効果トランジスタは、それぞれゲート端子が第３〜第Nの電流出力端子に接続されることにより、サブスレッショルド領域で動作することが好ましい。この場合、電界効果トランジスタペア及び第２の電界効果トランジスタがサブスレショルド領域で動作することで、回路の消費電力を低減することができるとともに、それぞれのゲート端子をカレントミラー部の出力に接続することで、それぞれのトランジスタの動作領域を容易に一致させることができる。【００４２】
また、第２の電界効果トランジスタのソース端子にドレイン端子が接続され、グランドにソース端子が接続され、基準電圧出力端子にゲート端子が接続されて、線形抵抗として動作する第３の電界効果トランジスタをさらに備えることも好ましい。こうすれば、第３の電界効果トランジスタのドレイン端子とソース端子との間に正の比較的大きな温度係数を持つ電圧がさらに生成されるので、合成電圧発生部の温度係数が小さくても一定の基準電圧の出力が可能になり、全体の回路規模を小さくすることができる。
【産業上の利用可能性】
【００４３】
本発明は、基準電圧発生回路を使用用途とし、基準電圧の発生に寄与するＭＯＳＦＥＴの動作領域を一致させることにより、製造プロセスの変動に対して安定した基準電圧を生成するものである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【国際調査報告】
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