【事件の表示】
　特願２０１６−５０１１０４「集積回路の異なる階層上の、読取／書込ポートおよびアクセスロジックを有する３Ｄメモリセル」拒絶査定不服審判事件〔平成２６年　９月２５日国際公開、ＷＯ２０１４／１５０３１７、平成２８年　５月１９日国内公表、特表２０１６−５１４３７５、請求項の数（１７）〕について、次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は、特許すべきものとする。
【理　由】
第１　手続の経緯
　本願は、平成２６年（２０１４年）３月１１日（パリ条約による優先権主張　外国庁受理　２０１３年３月１５日　米国（以下、左の日を「本願優先日」という。）、２０１３年７月１１日　米国）を国際出願日とする出願であって、平成２７年１２月８日付で審査請求がなされるとともに、同日付で手続補正がなされ、平成２８年２月２３日付で拒絶理由通知が通知され、同年６月１日付で意見書が提出されたが、同年７月２７日付で拒絶査定（以下、「原査定」という。）がなされたものである。
　これに対して、平成２８年１２月２日付で審判請求がなされ、当審において平成２９年７月３日付で拒絶理由（以下、「当審拒絶理由」という。）が通知され、同年１０月４日付で意見書（以下、「本意見書」という。）が提出されるとともに、同日付で手続補正（以下、「本手続補正」という。）がなされたものである。
第２　原査定の概要
１　原査定の理由の概要
　原査定の理由の概要は、次のとおりである。
「この出願については、平成２８年　２月２３日付け拒絶理由通知書に記載した理由１，２によって、拒絶をすべきものです。
　なお、意見書の内容を検討しましたが、拒絶理由を覆すに足りる根拠が見いだせません。
備考
●理由１（特許法第２９条第１項第３号），理由２（特許法第２９条第２項）に
ついて
・請求項１，１０，１２
・引用文献等　１
　出願人は、平成２８年　６月　１日付け意見書において『審査官殿は、引用文献１のトランジスタＱ５及びＱ６が読取トランジスタである、と指摘されました。出願人は、以下の理由により、審査官殿のご指摘に同意できません。引用文献１の段落００３４は、ＳＲＡＭを６Ｔ型ＳＲＡＭとして説明しています。縦型に配置されていますが、この６Ｔ型ＳＲＡＭは、本願の図１及び１ＢのＳＲＡＭに類似しています。注目すべきは、読取トランジスタ３８及び４０が、６Ｔ型ＳＲＡＭの６つのトランジスタとは異なる点です。従って、引用文献１のトランジスタＱ５及びＱ６は、正しくは、本願の図１ＡのＰＧトランジスタ１８及び２０に類似しており、読取トランジスタであると考えられるはずがありません。
　この文脈で引用文献１が理解されると、引用文献１の図１−３の素子に対してどこに読取トランジスタが位置しているのかについての明確な開示がないないことは明らかです。引用文献１が、読取トランジスタの位置を開示していないため、引用文献１は、請求項１，１０，又は１２を予期せず、請求項１，１０，及び１２は新規性を有しています。』旨、主張している。
　しかし、現在の請求項１，１０，１２では、読取アクセスポートと書込アクセスポートの両方のポートを個別に備えたデュアルポートメモリであることを限定しておらず、少なくとも１つの読取アクセスポートを備えることのみを限定している。
　一方、引用文献１に記載の発明は、トランジスタＱ５及びトランジスタＱ６からなる１つのアクセスポートのみを備えたシングルポートメモリであって、１つのアクセスポートを介して読み取りと書き込みの両方を行うものである。
　よって、引用文献１記載の発明におけるトランジスタＱ５及びトランジスタＱ６は、読み出し動作時には、読取アクセスポートとして機能するものであり、トランジスタＱ５及びトランジスタＱ６は、本願発明の第１の読取トランジスタ及び第２の読取トランジスタに相当する。
　したがって、出願人の主張は、採用できない。
　よって、請求項１，１０，１２に係る発明は、引用文献１に記載された発明であるか、引用文献１に記載された発明に基づいて、当業者であれば容易になし得たものであるから、依然として、特許法第２９条第１項第３号または特許法第２９条第２項の規定により特許を受けることができない。
●理由２（特許法第２９条第２項）について
・請求項２−９，１１，１３−１７
・引用文献等　１，２
　平成２８年　２月２３日付け拒絶理由通知書に記載した理由の通りである。
　よって、請求項２−９，１１，１３−１７に係る発明は、引用文献１，２に記載された発明に基づいて、当業者であれば容易になし得たものであるから、依然として、特許法第２９条第２項の規定により特許を受けることができない。
　　　　　　　　　　　　　　＜引用文献等一覧＞
１．特開２００３−２２４２１１号公報
２．特開平０９−００７３７３号公報」
２　原査定の拒絶理由通知の概要
　平成２８年２月２３日付拒絶理由通知書の概要は、次のとおりである。
「１．（新規性）この出願の下記の請求項に係る発明は、その出願前に日本国内又は外国において、頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明であるから、特許法第２９条第１項第３号に該当し、特許を受けることができない。
２．（進歩性）この出願の下記の請求項に係る発明は、その出願前に日本国内又は外国において、頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　　　　　記　　　（引用文献等については引用文献等一覧参照）
●理由１（新規性），理由２（進歩性）について
・請求項１，１０，１２
・引用文献等　１
・備考
　引用文献１の段落００３４−００３７及び図１−３に、第１の階層に配設される第１のインバータ（Ｑ１，Ｑ３）及び第２のインバータ（Ｑ２，Ｑ４）からなるＳＲＡＭメモリセルと、第２の階層に配設される第１の読取トランジスタ（Ｑ５）と第２の読取トランジスタ（Ｑ６）と、モノリシック階層間ビア（ＶＩＣ）とを備える３次元メモリブロックが記載されている。
　上記のように、ＳＲＡＭメモリセル（Ｑ１−４）が構成される層全体を第１の階層と解することができるが、また、ＳＲＡＭメモリセル（Ｑ１−４）を従来技術の構成のように平面的に構成して第１の階層とすることも当業者が適宜なし得る事項である。
●理由２（進歩性）について
・請求項２，４，１１，１３，１６
・引用文献等　１，２
・備考
　引用文献２の段落００２６−００２８及び図３，１２に、書込アクセスポート（ＷＢＬ）を第１の階層に、読取アクセスポート（ＲＢＬ）を第２の階層に設けることが記載されており、引用文献１記載の発明において該構成を採用することは当業者が容易に想到し得た事項である。
　また、それに応じて書込ロジック及び読取ロジックを同一階層に設けるようにすることは当業者が適宜なし得る事項である。
・請求項３，１５
・引用文献等　１，２
・備考
　引用文献１記載の発明において、書込アクセスポートを設ける際に、単に読取アクセスポートと同一階層に設けるようにすることは当業者が適宜なし得る事項である。
・請求項５，１７
・引用文献等　１，２
・備考
　引用文献１の図２，３に、第１の電圧レール（Ｖｃｃ）を第１の階層のメモリセルに近い階層に、第２の電圧レール（Ｖｓｓ）を第２の階層の読取トランジスタに近い階層に設けることが記載されている。
・請求項６−９，１４
・引用文献等　１，２
・備考
　引用文献１記載の発明において、半導体ダイに統合すること、各デバイスに統合すること、レジスタ、キャッシュメモリを備えるようにすることは、当業者が適宜なし得る事項である。
　　　　　　　　　　　　　＜引用文献等一覧＞
１．特開２００３−２２４２１１号公報
２．特開平０９−００７３７３号公報」
第３　当審拒絶理由の概要
１　当審拒絶理由通知の概要、次のとおりである。
「Ａ．この出願は、特許請求の範囲の記載が下記の点で、特許法第３６条第６項第１号に規定する要件を満たしていない。
　　　　　　　　　　　　　　　　　　記　
１．発明の詳細な説明に
「【０００７】
　[0007]　本明細書で開示される実施形態は、３次元（３Ｄ）集積回路（ＩＣ）（３ＤＩＣ）階層（tier）間での３Ｄメモリセル分離を含む。関連する３ＤＩＣ、３ＤＩＣプロセッサコア、及び方法も開示される。本明細書で開示される実施形態では、メモリブロックのメモリ読取アクセスポートは、３ＤＩＣの異なる階層においてメモリセルから分離される。３ＤＩＣは、より高いデバイス記録密度（device packing density）と、より低いインターコネクト遅延と、より低いコストとを達成する。このように、読取アクセスポートのための電源電圧を低くすることが可能となるように異なる電源電圧が読取アクセスポート及びメモリセルに供給され得る。メモリセル内の改善された静的ノイズマージン（ＳＮＭ）及び読取／書込（Ｒ／Ｗ）ノイズマージン（ＲＷＮＭ）が結果として提供され得る。エリアを増加させる、非分離メモリブロックの内部に複数の動力供給レールを設けることもまた回避され得る。」
と記載されているように、発明の詳細な説明に記載された発明は、３次元（３Ｄ）集積回路（ＩＣ）（３ＤＩＣ）において、異なる電源電圧が、異なる階層に構成された読取アクセスポート及びメモリセルに供給されることにより、読取アクセスポートのための電源電圧を低くし、また、メモリセル内の改善された静的ノイズマージン（ＳＮＭ）及び読取／書込（Ｒ／Ｗ）ノイズマージン（ＲＷＮＭ）が提供されるという課題を解決するものである。
　それに対して、特許請求の範囲の請求項１ないし４、および、６ないし１６に記載された発明には、異なる電源電圧が読取アクセスポート及びメモリセルに供給されるとの記載がなく、請求項１ないし４、および、６ないし１６に記載された発明は、発明の詳細な説明において「発明の課題が解決できることを当業者が認識できるように記載された範囲」を超えるものとなっている。
　また、特許請求の範囲の請求項１７に記載された発明は、２つの電圧レールについての記載はあるものの、この２つの電圧レールに供給される電圧がどのような電圧であるのかの限定がないために、請求項１７に記載された発明は、発明の詳細な説明において「発明の課題が解決できることを当業者が認識できるように記載された範囲」を超えるものとなっている。
　したがって、請求項１ないし４、および、６ないし１７に記載された発明は、発明の詳細な説明に記載されたものであるとは言えない。
２．請求項８および９に記載された発明の「３Ｄメモリブロック」は、「集積回路内のレジスタ」もしくは「集積回路内のキャッシュメモリ」を備える構成となっているが、発明の詳細な説明には対応する構成が記載されていない。（たとえば、レジスタについては、請求項１４に記載された構成は、発明の詳細な説明に記載されている。）
Ｂ．この出願の下記の請求項に係る発明は，その出願前に日本国内又は外国において，頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて，その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。
　　　　　　　　　　　　　　　　　　記　
＜引用文献等一覧＞　
引用例１：特開２００６−１９６１６７号公報
引用例２：特表２０１２−５３１０６１号公報
引用例３：特開２０１２−２４４１１０号公報
引用例４：特表２０１４−５０８８５９号公報
引用例５：特開２００５−１２２８７３号公報
引用例６：特開平９−７３７３号公報
請求項１
引用例１−５
備考
　引用例１【０００３】に記載されているように、ＳＲＡＭの６個のトランジスタを３次元的に配置することは公知の技術である。
　また、引用例２（【００２６】），引用例３（【０００２】），引用例４（【０００５】【０００６】）に記載されているように、ＳＲＡＭを３Ｄ集積回路（ＩＣ）（３ＤＩＣ）として実装することは、適宜行われている周知技術であるから、引用例１記載のＳＲＡＭを３Ｄ集積回路（ＩＣ）（３ＤＩＣ）として実装することは、当業者が容易に想到した事項である。
　また、その際に、ＳＲＡＭを構成するトランジスタを３Ｄ集積回路（ＩＣ）（３ＤＩＣ）のどの階層に配設するかは、当業者が設計時に適宜選択する事項であり、引用例１【図８】記載のＳＲＡＭセルのうち、Ｎ１およびＮ２を他のトランジスタ（Ｎ３，Ｎ４，Ｐ１，Ｐ２）と別の階層とし、請求項１に記載された発明と同様の構成とすることは、当業者が適宜為し得たものである。
　なお、ＳＲＡＭにおいて引用例１のＮ１，Ｎ２に相当する構成を、読み出しに用いることは、引用例５【０００４】に記載されているように通常行われている。
請求項２，３
引用例１−６
備考
　引用例６に記載されているように、読出／書込の為のポートを複数設けることは適宜行われているから、引用例１に記載された発明において、複数のポートを設ける様にすることは、当業者が容易に為し得たものである。また、その際に、複数のポートをどの階層に設けるかは、当業者が必要応じ適宜選択する事項である。
請求項４
引用例１−５
備考
　引用例２図２ａに、プロセッサとＳＲＡＭ備えた３Ｄ集積回路（ＩＣ）（３ＤＩＣ）が示されているように、３Ｄ集積回路（ＩＣ）（３ＤＩＣ）において、プロセッサとＳＲＡＭを備えたものは公知の構成である。
　そして、上記公知の構成を引用例１発明に適用した際に、プロセッサコアの書込ロジックとプロセッサの読込ロジックをどの階層に設けるかは、当業者が必要応じ適宜選択する事項である。
請求項６
引用例１−５
備考
　引用例１に記載された発明も、半導体ダイに統合されていると認められる。
請求項７
引用例１−５
備考
　引用例１に記載された発明を、どのデバイスに備えるようにするかは、当業者が適宜考慮する事項である。
請求項８，９
引用例１−５
備考
　ＳＲＡＭをレジスタやキャッシュメモリとして用いることは、通常行われていることであるから、引用例１に記載された発明のＳＲＡＭをレジスタやキャッシュメモリとして用いることは、当業者が容易に想到する事項である。
請求項１０，１２
引用例１−５
備考
　請求項１に係る備考を参照されたい。
請求項１１，１３
引用例１−６
備考
　請求項２に係る備考を参照されたい。
請求項１４
引用例１−５
備考
　請求項８に係る備考を参照されたい。
請求項１５
引用例１−５
備考　
　請求項３に係る備考を参照されたい。
請求項１６
引用例１−５
備考
　請求項４に係る備考を参照されたい。
請求項１７
引用例１−５
備考
　３Ｄ集積回路（ＩＣ）（３ＤＩＣ）において、各階層内の素子に電圧を供給するための電圧レールを各階層に備えることは当然行われていると認められるから、引用例１に記載された発明を３Ｄ集積回路（ＩＣ）（３ＤＩＣ）とした際に、引用例１に記載された発明も、請求項１７に記載された方法と同様の方法となると認められる。　
　請求項５に係る発明については、現時点では、拒絶の理由を発見しない。」
第４　本願発明
　本願請求項１−１７に係る発明（以下、それぞれ「本願発明１」−「本願発明１７」という。）は、本手続補正で補正された特許請求の範囲の請求項１−１７に記載された事項により特定される発明であり、本願発明１−１７は以下のとおりの発明である。
「【請求項１】
　３次元（３Ｄ）メモリブロックであって、
　静的ランダムアクセスメモリ（ＳＲＡＭ）を備えるメモリセルと、ここで、前記メモリセルは、３Ｄ集積回路（ＩＣ）（３ＤＩＣ）の第１の階層に配設される、
　前記３ＤＩＣの第２の階層に配設された少なくとも１つの読取アクセスポートと、ここで、前記少なくとも１つの読取アクセスポートは、前記メモリセルへの読取アクセスを提供するように構成され、前記少なくとも１つの読取アクセスポートの各読取アクセスポートは、前記ＳＲＡＭの第１のインバータに結合された第１の読取トランジスタと、前記ＳＲＡＭの第２のインバータに結合された第２の読取トランジスタとを備える、
　前記少なくとも１つの読取アクセスポートを前記メモリセルに結合する少なくとも１つのモノリシック階層間ビア（ＭＩＶ）と
　を備え、前記読取アクセスポート及び前記メモリセルは、前記読取アクセスポートのための電源電圧を低くすることを可能とするために第１の電源電圧及び第２の電源電圧をそれぞれ受けるように構成される、３Ｄメモリブロック。
　　【請求項２】
　前記３ＤＩＣの前記第１の階層に配設された少なくとも１つの書込アクセスポートを更に備え、前記少なくとも１つの書込アクセスポートは、前記メモリセルへの書込アクセスを提供するように構成される、請求項１に記載の３Ｄメモリブロック。
　　【請求項３】
　前記３ＤＩＣの前記第２の階層に配設された少なくとも１つの書込アクセスポートを更に備え、前記少なくとも１つの書込アクセスポートは、前記少なくとも１つのＭＩＶを通して前記メモリセルへの書込アクセスを提供するように構成される、請求項１に記載の３Ｄメモリブロック。
　　【請求項４】
　前記３ＤＩＣの前記第１の階層に配設されたプロセッサコア書込ロジックと、ここで、前記プロセッサコア書込ロジックは、前記メモリセルの少なくとも１つの書込ポートに書込要求を提供するように構成される、
　前記３ＤＩＣの前記第２の階層に配設されたプロセッサコア読取ロジックと、ここで、前記プロセッサコア読取ロジックは、前記メモリセルの前記少なくとも１つの読取アクセスポートへ読取アクセスを提供するように構成される、
　を更に備える、請求項１に記載の３Ｄメモリブロック。
　　【請求項５】
　前記３ＤＩＣの前記第１の階層に配設された、第１の電圧が供給される第１の電圧レールと、ここで、前記第１の電圧レールは、前記メモリセルに前記第１の電圧を供給するように構成される、
　前記第１の電圧レールに供給される前記第１の電圧よりも低い第２の電圧が供給される第２の電圧レールと、ここで、前記第２の電圧レールは、前記３ＤＩＣの前記第２の階層に配設され、前記少なくとも１つの読取アクセスポートに前記第２の電圧を供給するように構成される、
　を更に備える、請求項１に記載の３Ｄメモリブロック。
　　【請求項６】
　半導体ダイに統合される、請求項１に記載の３Ｄメモリブロック。
　　【請求項７】
　前記３Ｄメモリブロックが統合される、セットトップボックス、エンターテイメントユニット、ナビゲーションデバイス、通信デバイス、固定ロケーションデータユニット、モバイルロケーションデータユニット、モバイル電話、セルラ電話、コンピュータ、ポータブルコンピュータ、デスクトップコンピュータ、携帯情報端末（ＰＤＡ）、モニタ、コンピュータモニタ、テレビ、チューナ、無線機、衛星ラジオ、ミュージックプレーヤ、デジタルミュージックプレーヤ、ポータブルミュージックプレーヤ、デジタルビデオプレーヤ、ビデオプレーヤ、デジタルビデオディスク（ＤＶＤ）プレーヤ、及びポータブルデジタルビデオプレーヤからなるグループから選択されたデバイスを更に備える、請求項１に記載の３Ｄメモリブロック。
　　【請求項８】
　前記３Ｄメモリブロックは、集積回路内のレジスタを備える、請求項１に記載の３Ｄメモリブロック。
　　【請求項９】
　前記３Ｄメモリブロックは、集積回路内のキャッシュメモリを備える、請求項１に記載の３Ｄメモリブロック。
　　【請求項１０】
　３次元（３Ｄ）メモリブロックであって、
　静的ランダムアクセスメモリ（ＳＲＡＭ）を備えるメモリセルと、ここで、前記メモリセルは、３Ｄ集積回路（ＩＣ）（３ＤＩＣ）の第１の階層に配設される、
　前記３ＤＩＣの第２の階層に配設された少なくとも１つの読み取るための手段と、ここで、前記少なくとも１つの読み取るための手段は、前記メモリセルへの読取アクセスを提供するように構成され、前記少なくとも１つの読み取るための手段の各読み取るための手段は、前記ＳＲＡＭの第１のインバータに結合された第１の読取トランジスタと、前記ＳＲＡＭの第２のインバータに結合された第２の読取トランジスタとを備える、
　前記少なくとも１つの読み取るための手段を前記メモリセルに結合する少なくとも１つのモノリシック階層間ビア（ＭＩＶ）と
　を備え、前記少なくとも１つの読み取るための手段及び前記メモリセルは、前記少なくとも１つの読み取るための手段のための電源電圧を低くすることを可能とするために第１の電源電圧及び第２の電源電圧をそれぞれ受けるように構成される、３Ｄメモリブロック。
　　【請求項１１】
　前記３ＤＩＣの前記第１の階層に配設された、少なくとも１つの書き込むための手段を更に備え、前記少なくとも１つの書き込むための手段は、前記メモリセルへの書込アクセスを提供するように構成される、請求項１０に記載の３Ｄメモリブロック。
　　【請求項１２】
　３次元（３Ｄ）メモリブロックを形成する方法であって、
　３Ｄ集積回路（ＩＣ）（３ＤＩＣ）の第１の階層を形成することと、
　メモリセル内に静的ランダムアクセスメモリ（ＳＲＡＭ）を備える前記メモリセルを、前記３ＤＩＣの前記第１の階層内に形成することと、
　前記３ＤＩＣの第２の階層を形成することと、
　前記３ＤＩＣの第２の階層内に少なくとも１つの読取アクセスポートを形成することと、ここで、前記少なくとも１つの読取アクセスポートは、前記メモリセルへの読取アクセスを提供するように構成され、前記少なくとも１つの読取アクセスポートを形成することは、
　　前記ＳＲＡＭの第１のインバータに結合された第１の読取トランジスタを形成することと、
　　前記ＳＲＡＭの第２のインバータに結合された第２の読取トランジスタを形成することと
　を備える、
　前記少なくとも１つのモノリシック階層間ビア（ＭＩＶ）を用いて前記少なくとも１つの読取アクセスポートを前記メモリセルに結合することと
　を備え、前記読取アクセスポート及び前記メモリセルを形成することは、前記読取アクセスポートのための電源電圧を低くすることを可能とするために異なる電源電圧を受けるように前記読取アクセスポート及び前記メモリセルを構成することを含む、方法。
　　【請求項１３】
　前記３ＤＩＣの前記第１の階層内に少なくとも１つの書込アクセスポートを形成することを更に備え、前記少なくとも１つの書込アクセスポートは、前記メモリセルへの書込アクセスを提供するように構成される、請求項１２に記載の方法。
　　【請求項１４】
　レジスタとして動作するように前記メモリセルを構成すること
　更に備える、請求項１２に記載の方法。
　　【請求項１５】
　前記３ＤＩＣの前記第２の階層内に少なくとも１つの書込アクセスポートを形成すること更に備え、前記少なくとも１つの書込アクセスポートは、前記少なくとも１つのＭＩＶを通して前記メモリセルへの書込アクセスを提供するように構成される、請求項１２に記載の方法。
　　【請求項１６】
　前記３ＤＩＣの前記第１の階層内にプロセッサコア書込ロジックを形成することと、ここで、前記プロセッサコア書込ロジックは、前記メモリセルの少なくとも１つの書込ポートへの書込要求を提供するように構成される、
　前記３ＤＩＣの前記第２の階層内にプロセッサコア読取ロジックを形成することと、ここで、前記プロセッサコア読取ロジックは、前記メモリセルの前記少なくとも１つの読取アクセスポートへ読取アクセスを提供するように構成される、
　を更に備える、請求項１２に記載の方法。
　　【請求項１７】
　前記３ＤＩＣの前記第１の階層内に第１の電圧レールを形成することと、ここで、前記第１の電圧レールは、前記メモリセルに第１の電圧を供給するように構成される、
　前記３ＤＩＣの前記第２の階層内に第２の電圧レールを形成することと、ここで、前記第２の電圧レールは、前記少なくとも１つの読取アクセスポートに第２の電圧を供給するように構成される
　を更に備える、請求項１２に記載の方法。」
第５　引用例、引用発明等
１　引用例１について
　原査定の拒絶の理由に引用された特開２００３−２２４２１１号公報(以下、「引用例１」という。）には、図面とともに次の事項が記載されている。（なお、下線は、当審において付与した。以下、同じ。）
（１）「【００３４】第１の実施形態
図１の配線図に示すように、
本発明の第１の実施形態に従う６Ｔ縦型ＳＲＡＭは、２個の負荷ＴＭＯSトランジスタＱ１ならびにＱ２、及び２個の駆動ＮＭＯＳトランジスタＱ３ならびにＱ４を含んでおり、これらのトランジスタは、結晶シリコンウェハ基板内に作られた２個の伝達ＮＭＯＳトランジスタＱ５ならびにＱ６の上に形成されている。該負荷ＭＯS及び該駆動ＭＯSの位置は、伝達ＭＯSが最下部に（基板内に）置かれる限りは、入れ替えることもできる。ＮＯＤＥ（接合点）Ａは、負荷トランジスタＱ２、駆動トランジスタＱ４、及び伝達トランジスタＱ５のソース、ならびに負荷トランジスタＱ１及び駆動トランジスタＱ３のゲート電極に接続している。ＮＯＤＥ Ｂは、負荷トランジスタＱ１、駆動トランジスタＱ３、及び伝達トランジスタＱ６のソース、ならびに負荷トランジスタＱ２及び駆動トランジスタＱ４のゲート電極に接続している。第１の実施形態の図２に示すように、Ｑ１はソース８、ゲート電極２、及びドレイン７を含む。Ｑ２はソース８'、ゲート電極２'、及びドレイン７'を含む。Ｑ３はソース６、ゲート電極１、及びドレイン５を含む。Ｑ４はソース６'、ゲート電極１'、及びドレイン５'を含む。
【００３５】本明細書の図２中では、すべての構成要素は角材 (ビーム) 、円柱(コラム)、れんが、板、棒、帯等として単純化されているが、これらの形状は限定的なものではなく示唆的なものに過ぎないし、これら構成要素の形状は、半導体の製造プロセス中に不規則になる可能性がある。更に、これら構成要素の［縦・横・高さの］寸法が、他のＳＲＡＭの構成要素に接続されるため、もしくは他の設計上の目的のために延長される場合もあり得る。更にまた、構成要素の空間的な配置は一般に (１) 垂直か水平のいずれか、及び (２) 互いに平行もしくは簡単にするために４５度、６０度、又は９０度で交わるように整列して配置されるが、設計上の考慮もしくは製作上の制約によって、かかる配置から外れても良い。
【００３６】１対のビット線９ (tｒuｅ) と９' (ｂａｒ) 、１対のビット接点１０と１０'、及び１個のワード線１１が、横型トランジスタ上に形成される。伝達トランジスタＱ５及びＱ６のそれぞれは、１個の活性領域を含んでいる。駆動トランジスタＱ３及びＱ４の上方に、層間絶縁膜中に埋め込まれた２個の横型配線ビーム３及び３' がある。横型配線ビーム３はＱ２及びＱ４を縦型配線コラム４に連結し、横型配線ビーム３' はＱ１及びＱ３を縦型配線コラム４' に連結する。Ｑ１及びＱ３は、それぞれＶｃｃビーム１２及び１２' に接続され、Ｑ３及びＱ４は、それぞれＶｓｓビーム１３及び１３' に接続されている。図３は、図２の構造をワード線１１ (ＷＬ) の前端の面から見た側面図である。かくして、高度の集積と低い駆動電圧による作動が可能となる。
【００３７】本発明における６個のトランジスタは、バルクＭＯS、もしくはＴＦＴのいずれであっても良い。６個のトランジスタは、好ましくは４個のｎチャネルデバイスと２個のｐチャネルデバイスであるが、ＳＲＡＭのＮＭＯＳ技術又はＰＭＯＳ技術による製作を可能にするようなものならば、４個のｐチャネルデバイスと２個のｎチャネルデバイスであっても良い。あるいは、ＭＯS（金属酸化物半導体）トランジスタに代えて、ＭＩS（金属−絶縁膜半導体）トランジスタを用いても良い。基板中に形成されている２個の通常型（横型）のトランジスタは、伝達要素として機能することが好ましい。ドーパント濃度は、当該技術に精通する者に受入れられる設計上の考慮に従って定められる。縦型のＳＲＡＭ設計を実行する際の不利益は、在来型の６Ｔ ＳＲＡＭセルに比較して余計な横型ならびに縦型の配線要素が付加されるために、製作における複雑さが増すことである。」
（２）図１を参照すると、引用例１発明は、「２個の負荷ＴＭＯSトランジスタＱ１ならびにＱ２、及び２個の駆動ＮＭＯＳトランジスタＱ３ならびにＱ４」により、ＳＲＡＭのメモリセルを形成していることがわかる。
（３）したがって、上記引用例１には次の発明（以下、「引用例１発明」という。）が記載されていると認められる。
「２個の負荷トランジスタＱ１ならびにＱ２、及び２個の駆動トランジスタＱ３ならびにＱ４を含み、
　これらのトランジスタは、２個の伝達トランジスタＱ５ならびにＱ６の上に形成され、
　ＮＯＤＥ（接合点）Ａが、負荷トランジスタＱ２、駆動トランジスタＱ４、及び伝達トランジスタＱ５のソース、ならびに負荷トランジスタＱ１及び駆動トランジスタＱ３のゲート電極に接続し、
　ＮＯＤＥ Ｂが、負荷トランジスタＱ１、駆動トランジスタＱ３、及び伝達トランジスタＱ６のソース、ならびに負荷トランジスタＱ２及び駆動トランジスタＱ４のゲート電極に接続し、
　負荷トランジスタＱ１はソース８、ゲート電極２、及びドレイン７を含み、
　負荷トランジスタＱ２はソース８'、ゲート電極２'、及びドレイン７'を含み、
　駆動トランジスタＱ３はソース６、ゲート電極１、及びドレイン５を含み、
　駆動トランジスタＱ４はソース６'、ゲート電極１'、及びドレイン５'を含み、
　２個の負荷トランジスタＱ１ならびにＱ２、及び２個の駆動トランジスタＱ３ならびにＱ４により、ＳＲＡＭメモリセルを形成する、
　６Ｔ縦型ＳＲＡＭ。」
２　引用例２について
　原査定の拒絶の理由および当審拒絶理由の拒絶の理由に引用された特開平９−７３７３号公報(以下、「引用例２」という。）には、図面とともに次の事項が記載されている。
（１）「【発明が解決しようとする課題】しかしながら、
従来のマルチポートＳＲＡＭ等では、次のような課題があった。図２は、従来のマルチポートＳＲＡＭの構成例を示す回路図であり、図３は、図２中のメモリセルを示す回路図である。
【０００４】
各メモリセルＭＣ
1
 〜ＭＣ
N
 は同様の構成であり、図３には一つのメモリセルＭＣ
n
 （ｎは、１≦ｎ≦Ｎの任意の整数）が示されている。メモリセルＭＣ
n
 は、襷がけ接続された２個のインバータ１１，１２を備えている。それらインバータ１１，１２はデータを格納するフリップフロップを構成している。インバータ１１，１２間の２つ接続ノードのうちのノードＮ１とビット線ＷＢＬの間には、Ｎ型ＭＯＳトランジスタ（以下、ＮＭＯＳいう）１３が接続され、該ノードＮ１とビット線ＲＢＬとの間には、ＮＭＯＳ１４が接続されている。２つ接続ノードのうちのノードＮ２とビット線ＷＢＬ／の間には、ＮＭＯＳ１５が接続され、ノードＮ２とビット線ＲＢＬ／の間には、ＮＭＯＳ１６が接続されている。各ＮＭＯＳ１３，１５のゲートには、共通にワード線ＷＷＬ
n
 が接続されている。各ＮＭＯＳ１４，１６のゲートには、共通にワード線ＲＷＬ
n
 が接続されている。
【０００５】メモリセルＭＣ1 〜ＭＣN に対してアクセスする場合、書込みデコーダ１は、書き込みアドレスＷＡＲＤに基づき、選択的にワード線ＷＷＬ1 〜ＷＷＬN を活性化する。例えば、ワード線ＷＷＬN によって選択されたメモリセルＭＣN では、各ＮＭＯＳ１３，１５がそれぞれオンする。これによって、フリップフロップがビット線ＷＢＬ，ＷＢＬ／に接続される。読出しデコーダ２は、読出しアドレスＲＡＤＲに基づき、選択的にワード線ＲＷＬ1 〜ＲＷＬN を活性化する。例えば、ワード線ＲＷＬ1 によって選択されたメモリセルＭＣ1 では、各ＮＭＯＳ１４，１６がそれぞれオンする。これによって、フリップフロップがビット線対ＲＢＬ，ＲＢＬ／に接続される。その後、書込みメモリセルＭＣN では、ドライバ３の駆動により、例えばビット線ＷＢＬのレベルが引き下げられて、データがフリップフロップに書込まれる。一方、ビット線対ＲＢＬ，ＲＢＬ／に接続された読出しメモリセルＭＣ1 においては、フリップフロップに格納したデータが、ビット線対ＲＢＬ，ＲＢＬ／に読出され、それがセンスアンプ４で増幅されて出力データＤｏｕｔとして出力される。」
（２）したがって、上記引用例２には次の発明（以下、「引用例２発明」という。）が記載されていると認められる。
「データを格納するフリップフロップを構成する、襷がけ接続された２個のインバータ１１，１２を備え、
　インバータ１１，１２間の２つ接続ノードのうちのノードＮ１とビット線ＷＢＬの間に、Ｎ型ＭＯＳトランジスタ（以下、ＮＭＯＳいう）１３が接続され、
　ノードＮ１とビット線ＲＢＬとの間に、ＮＭＯＳ１４が接続され、
　２つ接続ノードのうちのノードＮ２とビット線ＷＢＬ／の間に、ＮＭＯＳ１５が接続され、
　ノードＮ２とビット線ＲＢＬ／の間に、ＮＭＯＳ１６が接続され、
　各ＮＭＯＳ１３，１５のゲートには、共通にワード線ＷＷＬn が接続され、
　各ＮＭＯＳ１４，１６のゲートには、共通にワード線ＲＷＬn が接続される、
　マルチポートＳＲＡＭ。」
３　引用例３について
　当審拒絶理由の拒絶の理由に引用された特開２００６−１９６１６７号公報(以下、「引用例３」という。）には、図面とともに次の事項が記載されている。
（１）「【０００１】
　本発明は、半導体メモリのビットライン電圧供給に係るもので、特にＳＲＡＭのような揮発性半導体メモリ装置におけるビットライン電圧供給回路とそれによるビットライン電圧印加方法に関する。
【背景技術】
【０００２】
　通常、個人用コンピューター及び電子通信機器などのような電子的システムの高性能化に応じて、メモリとして搭載されるＳＲＡＭなどのような揮発性半導体メモリ装置も日々に高速化及び高集積化されつつある。携帯電話及びノートブックコンピューターなどのようなバッテリオペレーティングシステムに搭載される半導体メモリ装置においては特に低電力消耗特性がクリティカルに要求されるので、半導体製造メーカはモバイル向きの低電力ソリューションを提供するために動作電流及びスタンバイ電流を減少させることができる努力と研究を持続的に行っている実情である。
【０００３】
　
通常のＳＲＡＭのメモリセル構成は図８に図示される。図８には、６個のフルＣＭＯＳトランジスタＰ１，Ｐ２，Ｎ１−Ｎ４からなるＳＲＡＭのセルが示されている。半導体メモリ装置の高集積化の趨勢に従い、ＳＲＡＭセルのセルピッチがフォトリソグラフィ工程の解像度限界近くまでに一層縮小される場合、前記６個のトランジスタは同一層に配置されずに互いに異なった層に３次元的に配置される場合もある。
アクセス（またはパス）トランジスタＮ１，Ｎ２のドレイン（またはソース）端子はビットラインフ対ＢＬ，ＢＬｂのうち１つのＢＬと残りの１つのＢＬｂにそれぞれ対応して連結される。
【０００４】
　
図８のセルを複数持つ従来のＳＲＡＭのセルコア回路は図９に示されている。
複数のメモリセルＭＣ１−ＭＣｎとプリチャージ及び等化部１００はビットライン対ＢＬ，ＢＬｂに連結され、コラムパスゲートＭＰ１，ＭＰ２，ＭＮ１，ＭＮ２はビットライン対ＢＬ，ＢＬｂとセクションデータラインＲＳＤＬ，ＲＳＤＬｂ、ＷＳＤＬ，ＷＳＤＬｂの間を動作的に連結するためにビットライアン対ＢＬ，ＢＬｂに接続される。ここで、ＰＭＯＳからなるコラムパスゲートＭＰ１，ＭＰ２は相補コラム選択信号Ｙｉｂに応じてビットライン対ＢＬ，ＢＬｂでディベロップされたセルデータをリードセクションデータライン対ＲＳＤＬ，ＲＳＤＬｂに伝達し、
（２）図８を参照すると、ＣＭＯＳトランジスタＰ１，Ｎ３によりインバータが形成され、ＣＯＭＳトランジスタＰ２，Ｎ４によりインバータが形成され、Ｐ１，Ｎ３からなるインバータの出力は、Ｐ２，Ｎ４からなるインバータの入力に接続され、Ｐ２，Ｎ４からなるインバータの出力は、Ｐ１，Ｎ３からなるインバータの入力に接続され、Ｐ１，Ｎ３からなるインバータの出力は、アクセストランジスタＮ１が接続され、Ｐ２，Ｎ４からなるインバータの出力はアクセストランジスタＮ２が接続され、ていると認められる。
（３）したがって、上記引用例３には次の発明（以下、「引用例３発明」という。）が記載されていると認められる。
「６個のフルＣＭＯＳトランジスタＰ１，Ｐ２，Ｎ１−Ｎ４からなるＳＲＡＭのメモリセルであって、
　前記６個のトランジスタは同一層に配置されずに互いに異なった層に３次元的に配置するものであって、
　　ＣＭＯＳトランジスタＰ１，Ｎ３によりインバータを形成し、
　　ＣＯＭＳトランジスタＰ２，Ｎ４によりインバータを形成し、
　　Ｐ１，Ｎ３からなるインバータの出力をＰ２，Ｎ４からなるインバータの入力に接続し、
　　Ｐ２，Ｎ４からなるインバータの出力をＰ１，Ｎ３からなるインバータの入力に接続し、
　　Ｐ１，Ｎ３からなるインバータの出力をアクセストランジスタＮ１と接続し、
　　Ｐ２，Ｎ４からなるインバータの出力をアクセストランジスタＮ２と接続し、
　　アクセストランジスタＮ１，Ｎ２のドレイン端子を、ビットライン対ＢＬ，ＢＬｂのうち１つのＢＬ，ＢＬｂにそれぞれ対応して連結した、
　ＳＲＡＭのメモリセルを複数持ち、
　コラムパスゲートＭＰ１，ＭＰ２を、ビットライン対ＢＬ，ＢＬｂとセクションデータラインＲＳＤＬ，ＲＳＤＬｂの間を動作的に連結するためにビットライン対ＢＬ，ＢＬｂに接続し、相補コラム選択信号Ｙｉｂに応じてビットライン対ＢＬ，ＢＬｂでディベロップされたセルデータをリードセクションデータライン対ＲＳＤＬ，ＲＳＤＬｂに伝達する、
　ＳＲＡＭのセルコア回路。」
４　引用例４について
　当審拒絶理由の拒絶の理由に引用された特表２０１２−５３１０６１号公報(以下、「引用例４」という。）には、図面とともに次の事項が記載されている。
（１）「【００２６】
　積層チップ装置２００が描かれている。積層チップ装置２００は底部チップ２５０及び頂部チップ２５８を含んでいる。一実施形態において、
底部チップ２５０はプロセッサであり、頂部チップ２５８は、シリコン貫通ビア（through-silicon  via；ＴＳＶ）技術によって結合されるメモリダイである。破線の円内に１つのＴＳＶ２７４が示されている。一実施形態において、頂部チップ２５８は、プロセッサ２５０用の例えばスタティック・ランダムアクセスメモリ（ＳＲＡＭ）などの２次（level-2；Ｌ２）メモリキャッシュである（Ｌ０及びＬ１はプロセッサ２５０内にある）。底部チップ２５０及び頂部チップ２５８は３Ｄチップスタックである。
（２）したがって、上記引用例４には次の発明（以下、「引用例４発明」という。）が記載されていると認められる。
「底部チップ２５０をプロセッサとし、
　頂部チップ２５８をシリコン貫通ビア（through-silicon  via；ＴＳＶ）技術によって結合されるプロセッサ２５０用のスタティック・ランダムアクセスメモリ（ＳＲＡＭ）などの２次（level-2；Ｌ２）メモリキャッシュである、
　３Ｄチップスタック。」
５　引用例５について
　当審拒絶理由の拒絶の理由に引用された特開２０１２−２４４１１０号公報(以下、「引用例５」という。）には、図面とともに次の事項が記載されている。
（１）「【０００２】
　近年、半導体素子の微細化が進み、LSIの性能が飛躍的に向上している。トランジスタのゲート長も0.1μｍ以下となり、回路駆動する為のクロック周波数もGHzのオーダーになっている。しかしながら、微細化が進む一方でLSI内の信号配線に関する問題、例えば線幅および配線領域の確保は解決されておらず、問題が顕在化してきている。
そんな中で、これまでと違ったLSI技術として三次元積層化における貫通電極（TSV：Through Silicon Via）を用いて配線に関する問題を解決する手法が研究され、三次元積層LSIが量産、製品化されてきている。更に、ロジックLSI、SRAMやイメージセンサといった異なる機能の半導体素子を三次元積層し、集積効率を向上させることも可能になってきている。
（２）したがって、上記引用例５には次の発明（以下、「引用例５発明」という。）が記載されていると認められる。
「三次元積層化における貫通電極（TSV：Through Silicon Via）を用い、
　ロジックLSI、SRAMやイメージセンサといった異なる機能の半導体素子を三次元積層する、
　三次元積層LSI。」
６　引用例６について
　当審拒絶理由の拒絶の理由に引用された特表２０１４−５０８８５９号公報(以下、「引用例６」という。）には、図面とともに次の事項が記載されている。
（１）「【０００５】
　別の形態では、ウエハは１または複数のごく深いビアを備えるように作製され得る。
このタイプのビア刻印は公知技術において“シリコン貫通ビア”（ＴＳＶ）として知られる。幾つかの機器では、シリコン貫通ビアは三次元ウエハ積重ねで互いに接着された２またはそれより多いウエハ間の電気相互接続を許容する。
【０００６】
　
シリコン貫通ビアは、三次元集積回路の臨界成分で、それらはＲＦ機器、ＭＥＭｓ、ＣＭＯＳイメージセンサ、フラッシュ、ＤＲＡＭ、ＳＲＡＭメモリ、アナログ機器、および論理機器に見い出される。
（２）したがって、上記引用例６には次の発明（以下、「引用例６発明」という。）が記載されていると認められる。
「互いに接着された２またはそれより多いウエハ間の電気相互接続を許容する、“シリコン貫通ビア”（ＴＳＶ）を有する、
　三次元集積回路。」
７　引用例７について
　当審拒絶理由の拒絶の理由に引用された特開２００５−１２２８７３号公報(以下、「引用例７」という。）には、図面とともに次の事項が記載されている。
（１）「【０００２】
　
一般に，ＳＲＡＭ（ｓｔａｔｉｃ　ｒａｎｄｏｍ　ａｃｃｅｓｓ　ｍｅｍｏｒｙ）は，図１に示すＣＭＯＳ型回路のように，２つのインバータが正帰還型として２段の増幅回路を構成する形態（インバータチェーン形態）のラッチ回路からなる。
【０００３】
　
両インバータの出力端（Ｎ１，Ｎ２）とビット線（ＢＩＴ）および反転ビット線（／ＢＩＴ：ここで「／」はその後に続く信号の反転信号であることを示す。）との間には，ゲートをワード線（ＷＯＲＤ）に接続したトランジスタ（Ｓ１，Ｓ２）が各々接続されている。
【０００４】
　このようなＳＲＡＭのセルの動作時に，ノード（Ｎ１）がハイレベルの電圧であれば，ノード（Ｎ２）はローレベルの電圧になり，トランジスタ（Ｍ１，Ｍ４）が導通する。したがって，電源（ＶＤＤ，ＶＳＳ）に接続されるノード（Ｎ１，Ｎ２）は，継続して各々ハイレベルおよびローレベルの電圧に維持される。また，
トランジスタとしてのスイッチ（Ｓ１，Ｓ２）をオンすることによって，ビット線（ＢＩＴ）のレベルを上記セルに書き込んだり，上記セルのレベルをビット線（ＢＩＴ）に読み込むことが可能になる。
【０００５】
　しかし，上記ビット線（ＢＩＴ）におけるレベル，例えばローレベルを上記セルに書き込もうとした場合，スイッチ（Ｓ１，Ｓ２）を導通したとしても，ノード（Ｎ１）は電源（ＶＤＤ）によって継続してハイレベルの電圧に維持されようとするため，ノード（Ｎ１）がローレベルの電圧になるのに時間を要したり，ノード（Ｎ１）がローレベルの電圧にならないといった問題が生じる。」
（２）したがって、上記引用例７には次の発明（以下、「引用例７発明」という。）が記載されていると認められる。
「２つのインバータが正帰還型として２段の増幅回路を構成する形態（インバータチェーン形態）のラッチ回路からなり、
　両インバータの出力端（Ｎ１，Ｎ２）とビット線（ＢＩＴ）および反転ビット線（／ＢＩＴ：ここで「／」はその後に続く信号の反転信号であることを示す。）との間には，ゲートをワード線（ＷＯＲＤ）に接続したトランジスタ（Ｓ１，Ｓ２）が各々接続され、
　トランジスタとしてのスイッチ（Ｓ１，Ｓ２）をオンすることによって，ビット線（ＢＩＴ）のレベルをセルに書き込んだり，上記セルのレベルをビット線（ＢＩＴ）に読み込むことが可能となる、
　ＳＲＡＭ（ｓｔａｔｉｃ　ｒａｎｄｏｍ　ａｃｃｅｓｓ　ｍｅｍｏｒｙ）。」
第６　対比・判断
１　本願発明１について
（１）対比
　本願発明１と引用例３発明とを対比すると、次のことがいえる。
ア　引用例３発明の「ＳＲＡＭのセルコア回路」は、３次元的に配置されるＳＲＡＭのメモリセルを備えるものであるから、本願発明１の「３次元（３Ｄ）メモリブロック」に相当する。
イ　引用例３発明の「ＳＲＡＭのメモリセル」は、本願発明１の「静的ランダムアクセスメモリ（ＳＲＡＭ）を備えるメモリセル」に相当する。
ウ　引用例３発明の「コラムパスゲートＭＰ１，ＭＰ２」は、「相補コラム選択信号Ｙｉｂに応じてビットライン対ＢＬ，ＢＬｂでディベロップされたセルデータをリードセクションデータライン対ＲＳＤＬ，ＲＳＤＬｂに伝達」しており、また、「Ｐ１，Ｎ３からなるインバータの出力をアクセストランジスタＮ１と接続し、Ｐ２，Ｎ４からなるインバータの出力をアクセストランジスタＮ２と接続し、アクセストランジスタＮ１，Ｎ２のドレイン端子を、ビットライン対ＢＬ，ＢＬｂのうち１つのＢＬ，ＢＬｂにそれぞれ対応して連結し」ており、「ＳＲＡＭのメモリセル」を構成する、「Ｐ１，Ｎ３からなるインバータの出力」および「Ｐ２，Ｎ４からなるインバータの出力」を、それぞれ「アクセストランジスタＮ１，Ｎ２」を介して、ビットライン対ＢＬ，ＢＬｂを通じ伝達しているから、「コラムパスゲートＭＰ１，ＭＰ２」は、「Ｐ１，Ｎ３からなるインバータ」および「Ｐ２，Ｎ４からなるインバータ」とそれぞれ連結していると認められる。
　そうすると、引用例３発明の「コラムパスゲートＭＰ１，ＭＰ２」は、本願発明１の「前記メモリセルへの読取アクセスを提供するように構成され、前記少なくとも１つの読取アクセスポートの各読取アクセスポートは、前記ＳＲＡＭの第１のインバータに結合された第１の読取トランジスタと、前記ＳＲＡＭの第２のインバータに結合された第２の読取トランジスタとを備える、」「第１の読取トランジスタ」および「第２の読取トランジスタ」に相当する。
　そうすると、引用例３発明は、本願発明１の「少なくとも１つの読取アクセスポート」と同様の構成を備えていると認められる。
エ　してみると、本願発明１と引用例３発明は以下の点で一致し、また、相違する。
［一致点］
「３次元（３Ｄ）メモリブロックであって、
　静的ランダムアクセスメモリ（ＳＲＡＭ）を備えるメモリセルと、
　少なくとも１つの読取アクセスポートと、ここで、前記少なくとも１つの読取アクセスポートは、前記メモリセルへの読取アクセスを提供するように構成され、前記少なくとも１つの読取アクセスポートの各読取アクセスポートは、前記ＳＲＡＭの第１のインバータに結合された第１の読取トランジスタと、前記ＳＲＡＭの第２のインバータに結合された第２の読取トランジスタとを備える、
　３Ｄメモリブロック。」
［相違点１］
　本願発明１は「前記メモリセルは、３Ｄ集積回路（ＩＣ）（３ＤＩＣ）の第１の階層に配設される」のに対して、引用例３発明はそのようになっていない点。
［相違点２］
　本願発明１は「少なくとも１つの読取アクセスポート」が、「前記３ＤＩＣの第２の階層に配設され」ているのに対して、引用例３発明はそのようになっていない点。
［相違点３］
　本願発明１は「前記少なくとも１つの読取アクセスポートを前記メモリセルに結合する少なくとも１つのモノリシック階層間ビア（ＭＩＶ）」を備えているのに対して、引用例３発明はそのようになっていない点。
［相違点４］
　本願発明１は「前記読取アクセスポート及び前記メモリセルは、前記読取アクセスポートのための電源電圧を低くすることを可能とするために第１の電源電圧及び第２の電源電圧をそれぞれ受けるように構成され」ているのに対して、引用例３発明はそのようになっていない点。
（２）相違点についての判断
　［相違点４］について以下に検討する。
　引用例３には、読取アクセスポートは読み取りアクセスポートのための電源電圧を低くすることを可能とするために第１の電源電圧を受け、メモリセルは第２の電源電圧を受けることに対応した構成は記載されておらず、また、メモリセル内の静的ノイズマージン（ＳＮＭ）及び読取／書込（Ｒ／Ｗ）ノイズマージン（ＲＷＮＭ）について考慮することも記載されていないので、引用例３発明において、［相違点４］に係る、「前記読取アクセスポート及び前記メモリセルは、前記読取アクセスポートのための電源電圧を低くすることを可能とするために第１の電源電圧及び第２の電源電圧をそれぞれ受けるように構成」することが、容易であるとは言えない。
　さらに、引用例１，２および４ないし７には、「前記読取アクセスポート及び前記メモリセルは、前記読取アクセスポートのための電源電圧を低くすることを可能とするために第１の電源電圧及び第２の電源電圧をそれぞれ受けるように構成」することは記載されていないから、引用例３発明に、引用例１，２および４ないし７の記載を適用し、［相違点４］に係る構成を想起することはできない。
　そして、本願発明１は、［相違点４］に係る構成を有することにより、
「【０００７】
　[0007]　本明細書で開示される実施形態は、３次元（３Ｄ）集積回路（ＩＣ）（３ＤＩＣ）階層（tier）間での３Ｄメモリセル分離を含む。関連する３ＤＩＣ、３ＤＩＣプロセッサコア、及び方法も開示される。本明細書で開示される実施形態では、メモリブロックのメモリ読取アクセスポートは、３ＤＩＣの異なる階層においてメモリセルから分離される。３ＤＩＣは、より高いデバイス記録密度（device packing density）と、より低いインターコネクト遅延と、より低いコストとを達成する。
このように、読取アクセスポートのための電源電圧を低くすることが可能となるように異なる電源電圧が読取アクセスポート及びメモリセルに供給され得る。メモリセル内の改善された静的ノイズマージン（ＳＮＭ）及び読取／書込（Ｒ／Ｗ）ノイズマージン（ＲＷＮＭ）が結果として提供され得る。
という格別の効果を有するものである。
　そうすると、［相違点４］に係る構成は、引用例１ないし７に記載された発明に基づいて当業者が容易に想到したものであるとは言えない。
２　本願発明１０について
（１）対比
　本願発明１０は、本願発明１の「読取アクセスポート」を「読み取るための手段」としたものであるから、上記１（１）で検討したように、以下の点で一致し、また相違する。
［一致点］
「３次元（３Ｄ）メモリブロックであって、
　静的ランダムアクセスメモリ（ＳＲＡＭ）を備えるメモリセルと、
　少なくとも１つの読み取るための手段と、ここで、前記少なくとも１つの読み取るための手段は、前記メモリセルへの読取アクセスを提供するように構成され、前記少なくとも１つの読み取るための手段の各読み取るための手段は、前記ＳＲＡＭの第１のインバータに結合された第１の読取トランジスタと、前記ＳＲＡＭの第２のインバータに結合された第２の読取トランジスタとを備える、
　３Ｄメモリブロック。」
［相違点５］
　本願発明１０は「前記メモリセルは、３Ｄ集積回路（ＩＣ）（３ＤＩＣ）の第１の階層に配設される」のに対して、引用例３発明はそのようになっていない点。
［相違点６］
　本願発明１０は「少なくとも１つの読み取るための手段」が、「前記３ＤＩＣの第２の階層に配設され」ているのに対して、引用例３発明はそのようになっていない点。
［相違点７］
　本願発明１０は「前記少なくとも１つの読み取るための手段を前記メモリセルに結合する少なくとも１つのモノリシック階層間ビア（ＭＩＶ）」を備えているのに対して、引用例３発明はそのようになっていない点。
［相違点８］
　本願発明１０は「前記読み取るための手段及び前記メモリセルは、前記読み取るための手段のための電源電圧を低くすることを可能とするために第１の電源電圧及び第２の電源電圧をそれぞれ受けるように構成され」ているのに対して、引用例３発明はそのようになっていない点。
（２）相違点についての判断
　［相違点８］について以下に検討する。
　引用例３には、読み取るための手段は読み取るための手段のための電源電圧を低くすることを可能とするために第１の電源電圧を受け、メモリセルは第２の電源電圧を受けることに対応する構成は記載されておらず、また、メモリセル内の静的ノイズマージン（ＳＮＭ）及び読取／書込（Ｒ／Ｗ）ノイズマージン（ＲＷＮＭ）について考慮することも記載されていないので、引用例３発明において、［相違点８］に係る、「前記読み取るための手段及び前記メモリセルは、前記読み取るための手段のための電源電圧を低くすることを可能とするために第１の電源電圧及び第２の電源電圧をそれぞれ受けるように構成」することが、容易であるとは言えない。
　さらに、引用例１，２および４ないし７には、「読み取るための手段及び前記メモリセルは、前記読み取るための手段のための電源電圧を低くすることを可能とするために第１の電源電圧及び第２の電源電圧をそれぞれ受けるように構成」することは記載されていないから、引用例３発明に、引用例１，２および４ないし７の記載を適用し、［相違点８］に係る構成を想起することはできない。
　そして、本願発明１０は、［相違点８］に係る構成を有することにより、
「【０００７】
　[0007]　本明細書で開示される実施形態は、３次元（３Ｄ）集積回路（ＩＣ）（３ＤＩＣ）階層（tier）間での３Ｄメモリセル分離を含む。関連する３ＤＩＣ、３ＤＩＣプロセッサコア、及び方法も開示される。本明細書で開示される実施形態では、メモリブロックのメモリ読取アクセスポートは、３ＤＩＣの異なる階層においてメモリセルから分離される。３ＤＩＣは、より高いデバイス記録密度（device packing density）と、より低いインターコネクト遅延と、より低いコストとを達成する。
このように、読取アクセスポートのための電源電圧を低くすることが可能となるように異なる電源電圧が読取アクセスポート及びメモリセルに供給され得る。メモリセル内の改善された静的ノイズマージン（ＳＮＭ）及び読取／書込（Ｒ／Ｗ）ノイズマージン（ＲＷＮＭ）が結果として提供され得る。
という格別の効果を有するものである。
　そうすると、［相違点８］に係る構成は、引用例１ないし７に記載された発明に基づいて当業者が容易に想到したものであるとは言えない。
３　本願発明１２について
（１）対比
ア　引用例３には、引用例３発明の「回路」を形成する方法の発明（以下、「引用方法発明」という。）が記載されていると認められる。
イ　引用方法発明の「ＳＲＡＭのセルコア回路」は、３次元的に配置されるＳＲＡＭのメモリセルを備えるものであるから、本願発明１２の「３次元（３Ｄ）メモリブロック」に相当し、本願発明１２の「３次元（３Ｄ）メモリブロックを形成する方法」を備えていると認められる。
ウ　引用方法発明の「ＳＲＡＭのメモリセル」は、本願発明１２の「静的ランダムアクセスメモリ（ＳＲＡＭ）を備える前記メモリセル」に相当し、本願発明１２の「メモリセル内に静的ランダムアクセスメモリ（ＳＲＡＭ）を備える前記メモリセルを、前記３ＤＩＣの前記第１の階層内に形成すること」のうち、「メモリセル内に静的ランダムアクセスメモリ（ＳＲＡＭ）を備える前記メモリセルを、」「形成すること」を備えていると認められる。
エ　引用方法発明の「コラムパスゲートＭＰ１，ＭＰ２」は、「相補コラム選択信号Ｙｉｂに応じてビットライン対ＢＬ，ＢＬｂでディベロップされたセルデータをリードセクションデータライン対ＲＳＤＬ，ＲＳＤＬｂに伝達」しており、また、「Ｐ１，Ｎ３からなるインバータの出力をアクセストランジスタＮ１と接続し、Ｐ２，Ｎ４からなるインバータの出力をアクセストランジスタＮ２と接続し、アクセストランジスタＮ１，Ｎ２のドレイン端子を、ビットライン対ＢＬ，ＢＬｂのうち１つのＢＬ，ＢＬｂにそれぞれ対応して連結し」ており、「ＳＲＡＭのメモリセル」を構成する、「Ｐ１，Ｎ３からなるインバータの出力」および「Ｐ２，Ｎ４からなるインバータの出力」を、それぞれ「アクセストランジスタＮ１，Ｎ２」を介して、ビットライン対ＢＬ，ＢＬｂを通じ伝達しているから、「コラムパスゲートＭＰ１，ＭＰ２」は、「Ｐ１，Ｎ３からなるインバータ」および「Ｐ２，Ｎ４からなるインバータ」とそれぞれ連結していると認められる。
　また、引用方法発明の「コラムパスゲートＭＰ１，ＭＰ２」は、本願発明１２の「少なくとも１つの読取アクセスポート」に相当し、また、引用方法発明の「Ｐ１，Ｎ３からなるインバータの出力」を「アクセストランジスタＮ１」を介して、ビットラインＢＬを通じ伝達する「コラムパスゲートＭＰ１」、および、「Ｐ２，Ｎ４からなるインバータの出力」を「アクセストランジスタＮ２」を介して、ビットラインＢＬｂを通じ伝達する「コラムパスゲートＭＰ２」は、本願発明１２の「前記ＳＲＡＭの第１のインバータに結合された第１の読取トランジスタ」、および、「前記ＳＲＡＭの第２のインバータに結合された第２の読取トランジスタ」に相当する。
　してみれば、引用方法発明は本願発明１２の
「前記３ＤＩＣの第２の階層内に少なくとも１つの読取アクセスポートを形成することと、ここで、前記少なくとも１つの読取アクセスポートは、前記メモリセルへの読取アクセスを提供するように構成され、前記少なくとも１つの読取アクセスポートを形成することは、
　　前記ＳＲＡＭの第１のインバータに結合された第１の読取トランジスタを形成することと、
　　前記ＳＲＡＭの第２のインバータに結合された第２の読取トランジスタを形成することと
　を備える、」
ことに対応する、
「少なくとも１つの読取アクセスポートを形成することと、ここで、前記少なくとも１つの読取アクセスポートは、前記メモリセルへの読取アクセスを提供するように構成され、前記少なくとも１つの読取アクセスポートを形成することは、
　　前記ＳＲＡＭの第１のインバータに結合された第１の読取トランジスタを形成することと、
　　前記ＳＲＡＭの第２のインバータに結合された第２の読取トランジスタを形成することと
　を備える、」ことを備えていると認められる。
オ　してみると、本願発明１２と引用方法発明は以下の点で一致し、また、相違する。
［一致点］
「３次元（３Ｄ）メモリブロックを形成する方法であって、
　メモリセル内に静的ランダムアクセスメモリ（ＳＲＡＭ）を備える前記メモリセルを形成することと、
　少なくとも１つの読取アクセスポートを形成することと、ここで、前記少なくとも１つの読取アクセスポートは、前記メモリセルへの読取アクセスを提供するように構成され、前記少なくとも１つの読取アクセスポートを形成することは、
　　前記ＳＲＡＭの第１のインバータに結合された第１の読取トランジスタを形成することと、
　　前記ＳＲＡＭの第２のインバータに結合された第２の読取トランジスタを形成することと
　を備える、方法。」
［相違点９］
　本願発明１２は「３Ｄ集積回路（ＩＣ）（３ＤＩＣ）の第１の階層を形成」し、「メモリセル内に静的ランダムアクセスメモリ（ＳＲＡＭ）を備える前記メモリセルを、前記３ＤＩＣの前記第１の階層内に形成」しているのに対して、引用方法発明はそのようになっていない点。
［相違点１０］
　本願発明１２は「前記３ＤＩＣの第２の階層を形成」し、「前記３ＤＩＣの第２の階層内に少なくとも１つの読取アクセスポートを形成」しているのに対して、引用方法発明はそのようになっていない点。
［相違点１１］
　本願発明１２は「前記少なくとも１つのモノリシック階層間ビア（ＭＩＶ）を用いて前記少なくとも１つの読取アクセスポートを前記メモリセルに結合すること」を備えているのに対して、引用方法発明はそのようになっていない点。
［相違点１２］
　本願発明１２は「前記読取アクセスポート及び前記メモリセルを形成することは、前記読取アクセスポートのための電源電圧を低くすることを可能とするために異なる電源電圧を受けるように前記読取アクセスポート及び前記メモリセルを構成することを含」んでいるのに対して、引用方法発明はそのようになっていない点。
（２）相違点についての判断
　［相違点１２］について以下に検討する。
　引用例３には、読み取りアクセスポートのための電源電圧を低くすることを可能とするために異なる電源電圧を受けることは記載されておらず、また、メモリセル内の静的ノイズマージン（ＳＮＭ）及び読取／書込（Ｒ／Ｗ）ノイズマージン（ＲＷＮＭ）について考慮することも記載されていないので、引用方法発明において、［相違点１２］に係る、「前記読取アクセスポート及び前記メモリセルを形成することは、前記読取アクセスポートのための電源電圧を低くすることを可能とするために異なる電源電圧を受けるように前記読取アクセスポート及び前記メモリセルを構成すること」が、容易であるとは言えない。
　さらに、引用例１，２および４ないし７には、「前記読取アクセスポート及び前記メモリセルを形成することは、前記読取アクセスポートのための電源電圧を低くすることを可能とするために異なる電源電圧を受けるように前記読取アクセスポート及び前記メモリセルを構成すること」は記載されていないから、引用方法発明に、引用例１，２および４ないし７の記載を適用し、［相違点１２］に係る構成を想起することはできない。
　そして、本願発明１２は、［相違点１２］に係る構成を有することにより、
「【０００７】
　[0007]　本明細書で開示される実施形態は、３次元（３Ｄ）集積回路（ＩＣ）（３ＤＩＣ）階層（tier）間での３Ｄメモリセル分離を含む。関連する３ＤＩＣ、３ＤＩＣプロセッサコア、及び方法も開示される。本明細書で開示される実施形態では、メモリブロックのメモリ読取アクセスポートは、３ＤＩＣの異なる階層においてメモリセルから分離される。３ＤＩＣは、より高いデバイス記録密度（device packing density）と、より低いインターコネクト遅延と、より低いコストとを達成する。
このように、読取アクセスポートのための電源電圧を低くすることが可能となるように異なる電源電圧が読取アクセスポート及びメモリセルに供給され得る。メモリセル内の改善された静的ノイズマージン（ＳＮＭ）及び読取／書込（Ｒ／Ｗ）ノイズマージン（ＲＷＮＭ）が結果として提供され得る。
という格別の効果を有するものである。
　そうすると、［相違点１２］に係る構成は、引用例１ないし７に記載された発明に基づいて当業者が容易に想到したものであるとは言えない。
４　請求項２ないし９、１１、および、１３ないし１７について
　請求項２ないし９は、本願発明１の発明特定事項を全て有する発明である。
　また、本願発明１１は、本願発明１０の発明特定事項を全て有する発明である。
　さらに、本願発明１３ないし１７は、本願発明１２の発明特定事項を全て有する発明である。
　してみれば、本願発明１、１０、１２が引用例１ないし７に記載された発明に基づいて当業者が容易に発明をすることができたものであるとはいえない以上、本願発明２ないし９、１１、および、１３ないし１７も、引用例１ないし７に記載された発明に基づいて当業者が容易に発明をすることができたものであるとはいえない。
第７　原査定についての判断
　本願発明１ないし９の「前記読取アクセスポート及び前記メモリセルは、前記読取アクセスポートのための電源電圧を低くすることを可能とするために第１の電源電圧及び第２の電源電圧をそれぞれ受けるように構成される」こと、本願発明１０および１１の「前記少なくとも１つの読み取るための手段及び前記メモリセルは、前記少なくとも１つの読み取るための手段のための電源電圧を低くすることを可能とするために第１の電源電圧及び第２の電源電圧をそれぞれ受けるように構成される」こと、および、本願発明１２ないし１７の「前記読取アクセスポートのための電源電圧を低くすることを可能とするために異なる電源電圧を受けるように前記読取アクセスポート及び前記メモリセルを構成すること」は、原査定における引用例１には記載されておらず、また、周知の技術であるとは認められないから、引用例１発明を、「前記読取アクセスポート及び前記メモリセルは、前記読取アクセスポートのための電源電圧を低くすることを可能とするために第１の電源電圧及び第２の電源電圧をそれぞれ受けるように構成される」こと、「前記少なくとも１つの読み取るための手段及び前記メモリセルは、前記少なくとも１つの読み取るための手段のための電源電圧を低くすることを可能とするために第１の電源電圧及び第２の電源電圧をそれぞれ受けるように構成される」こと、ないし、「前記読取アクセスポートのための電源電圧を低くすることを可能とするために異なる電源電圧を受けるように前記読取アクセスポート及び前記メモリセルを構成すること」が容易であるとは言えない。
　また、原査定における引用例２には、「前記読取アクセスポート及び前記メモリセルは、前記読取アクセスポートのための電源電圧を低くすることを可能とするために第１の電源電圧及び第２の電源電圧をそれぞれ受けるように構成される」こと、「前記少なくとも１つの読み取るための手段及び前記メモリセルは、前記少なくとも１つの読み取るための手段のための電源電圧を低くすることを可能とするために第１の電源電圧及び第２の電源電圧をそれぞれ受けるように構成される」こと、および、「前記読取アクセスポートのための電源電圧を低くすることを可能とするために異なる電源電圧を受けるように前記読取アクセスポート及び前記メモリセルを構成すること」は記載されていないから、引用例１発明に、引用例２の記載を適用し、「前記読取アクセスポート及び前記メモリセルは、前記読取アクセスポートのための電源電圧を低くすることを可能とするために第１の電源電圧及び第２の電源電圧をそれぞれ受けるように構成される」こと、「前記少なくとも１つの読み取るための手段及び前記メモリセルは、前記少なくとも１つの読み取るための手段のための電源電圧を低くすることを可能とするために第１の電源電圧及び第２の電源電圧をそれぞれ受けるように構成される」こと、ないし、「前記読取アクセスポートのための電源電圧を低くすることを可能とするために異なる電源電圧を受けるように前記読取アクセスポート及び前記メモリセルを構成すること」を想起することはできない。
　そうすると、本願発明１ないし１７の、「前記読取アクセスポート及び前記メモリセルは、前記読取アクセスポートのための電源電圧を低くすることを可能とするために第１の電源電圧及び第２の電源電圧をそれぞれ受けるように構成される」こと、「前記少なくとも１つの読み取るための手段及び前記メモリセルは、前記少なくとも１つの読み取るための手段のための電源電圧を低くすることを可能とするために第１の電源電圧及び第２の電源電圧をそれぞれ受けるように構成される」こと、および、「前記読取アクセスポートのための電源電圧を低くすることを可能とするために異なる電源電圧を受けるように前記読取アクセスポート及び前記メモリセルを構成すること」は、原査定における引用例１および２には記載されておらず、本願優先日前における周知技術でもないので、本願発明１ないし１７は、当業者であっても、原査定における引用例１および２に記載された発明に基づいて容易に発明できたものではない。
　したがって、原査定を維持することはできない。
第８　当審拒絶理由についての判断
１　特許法第３６条第６項第１号について
　特許請求の範囲に係る発明は、本補正書により補正されたから、特許請求の範囲の記載が、特許法第３６条６項第１号に規定する要件を満たさないとの、拒絶の理由は解消した。
２　特許法第２９条第２項について
　本願発明１ないし１７と引用例３発明または引用方法発明を対比すると、上記「第６」で検討したように、本願発明１ないし１７が、「前記読取アクセスポート及び前記メモリセルは、前記読取アクセスポートのための電源電圧を低くすることを可能とするために第１の電源電圧及び第２の電源電圧をそれぞれ受けるように構成される」こと、「前記少なくとも１つの読み取るための手段及び前記メモリセルは、前記少なくとも１つの読み取るための手段のための電源電圧を低くすることを可能とするために第１の電源電圧及び第２の電源電圧をそれぞれ受けるように構成される」こと、もしくは、「前記読取アクセスポートのための電源電圧を低くすることを可能とするために異なる電源電圧を受けるように前記読取アクセスポート及び前記メモリセルを構成すること」を発明特定事項としているのに対して、引用例３発明または引用方法発明は対応する構成を備えていない点で相違する。
　そして、本願発明１ないし１７の「前記読取アクセスポート及び前記メモリセルは、前記読取アクセスポートのための電源電圧を低くすることを可能とするために第１の電源電圧及び第２の電源電圧をそれぞれ受けるように構成される」こと、「前記少なくとも１つの読み取るための手段及び前記メモリセルは、前記少なくとも１つの読み取るための手段のための電源電圧を低くすることを可能とするために第１の電源電圧及び第２の電源電圧をそれぞれ受けるように構成される」こと、もしくは、「前記読取アクセスポートのための電源電圧を低くすることを可能とするために異なる電源電圧を受けるように前記読取アクセスポート及び前記メモリセルを構成すること」は、引用例２および４ないし７には記載されておらず、また、周知の技術であるとは認められないから、引用例３発明または引用方法発明において、「前記読取アクセスポート及び前記メモリセルは、前記読取アクセスポートのための電源電圧を低くすることを可能とするために第１の電源電圧及び第２の電源電圧をそれぞれ受けるように構成される」こと、「前記少なくとも１つの読み取るための手段及び前記メモリセルは、前記少なくとも１つの読み取るための手段のための電源電圧を低くすることを可能とするために第１の電源電圧及び第２の電源電圧をそれぞれ受けるように構成される」こと、もしくは、「前記読取アクセスポートのための電源電圧を低くすることを可能とするために異なる電源電圧を受けるように前記読取アクセスポート及び前記メモリセルを構成すること」が容易であるとは言えない。
　そうすると、本願発明１ないし１７の「前記読取アクセスポート及び前記メモリセルは、前記読取アクセスポートのための電源電圧を低くすることを可能とするために第１の電源電圧及び第２の電源電圧をそれぞれ受けるように構成される」こと、「前記少なくとも１つの読み取るための手段及び前記メモリセルは、前記少なくとも１つの読み取るための手段のための電源電圧を低くすることを可能とするために第１の電源電圧及び第２の電源電圧をそれぞれ受けるように構成される」こと、および、「前記読取アクセスポートのための電源電圧を低くすることを可能とするために異なる電源電圧を受けるように前記読取アクセスポート及び前記メモリセルを構成すること」は、当審拒絶理由における引用例２ないし７には記載されておらず、また、本願優先日前における周知技術でもないので、本願発明１ないし１７は、当業者であっても、当審拒絶理由における引用例２ないし７に記載された発明に基づいて容易に発明できたものではない。
３　当審拒絶理由のまとめ
　したがって、当審拒絶理由によって、本願を拒絶することはできない。
第９　むすび
　以上のとおり、原査定の理由によって、本願を拒絶することはできない。
　他に本願を拒絶すべき理由を発見しない。　
　よって、結論のとおり審決する。