(57)【要約】  解析処理時間を大幅に短縮することができる回路基板の解析方法及び解析装置を提供すること。  演算装置１１０と、演算装置１１０に接続された記憶装置１４０と、演算装置１１０に接続された入力装置１６０とを備え、演算装置１１０は、回路基板に形成される配線のデータを取得する配線データ取得部３１０と、配線をメッシュ分割して、セルと、互いに隣接するセル間を接続するブランチとを設定する基本回路図作成部３２０と、各セル及び各ブランチに設定された素子に対して、当該素子を無視する範囲を設定する干渉解析設定部３３０とを含むことを特徴とする、回路基板の解析装置である。
2008087849.tif 000002
【特許請求の範囲】
【請求項１】
回路装置を構成する要素間の結合状態を算出する演算装置と、
前記演算装置に接続された記憶装置と、
前記演算装置に接続された入力装置と、
を備え、
前記演算装置は、
前記回路装置のレイアウトデータから、前記回路装置を複数の領域に分割する分割部と、
前記分割部で分割された領域間での結合を無視する設定を実行する結合無視部とを含む回路装置の解析装置。
【請求項２】
請求項１に記載の回路装置の解析装置であって、
前記演算装置は、
前記回路装置のレイアウトにおける結合発生の場所を特定する結合特定部（ａ）と、
前記結合発生のうち当該結合を無視する設定を実行する結合無視部（ｂ）とを含む回路装置の解析装置。
【請求項３】
請求項１に記載の回路装置の解析装置であって、
前記分割部は、前記回路装置の配線領域をメッシュ分割して、各メッシュに行列式を付与し、行列式を生成するものであり、
前記結合無視部（ｂ）は、前記行列式の非対角要素の少なくとも一部に０を置換するものである回路装置の解析装置。
【請求項４】
請求項１乃至３のいずれかに記載の回路装置の解析装置であって、
前記結合無視部（ｂ）は、最低距離によって前記結合を無視する範囲を設定する機能を備えた回路装置の解析装置。
【請求項５】
請求項１乃至４のいずれかに記載の回路装置の解析装置であって、
前記結合特定部（ａ）は、レイアウトレベルでの回路定数としての相互インダクタンスおよびキャパシタンスを表示する機能を備えた回路装置の解析装置。
【請求項６】
請求項１乃至５のいずれかに記載の回路装置の解析装置であって、
前記記憶装置には、前記回路装置のレイアウトに基づくレイアウトデータが格納された回路装置の解析装置。
【請求項７】
請求項１乃至６のいずれかに記載の回路装置の解析装置であって、
前記結合特定部（ａ）は、前記回路装置のレイアウトに基づいて等価回路モデルを作成する機能を備えた回路装置の解析装置。
【請求項８】
請求項１に記載の回路装置の解析装置であって、
前記分割部は、
前記回路装置に形成される配線のデータを取得する配線データ取得部（ａ）と、
前記配線をメッシュ分割して、セルと、互いに隣接するセル間を接続するブランチとを設定する基本回路図作成部（ｂ）とを具備し、
前記結合無視部は、
各セルと各セル間及び各ブランチと各ブランチ間に設定された素子に対して、当該素子を無視する範囲を設定する干渉解析設定部（ｃ）とを含む回路装置の解析装置。
【請求項９】
請求項８に記載の回路装置の解析装置であって、
前記結合無視部は、
前記前記素子を無視する範囲の設定に基づいて素子の無視を実行する素子無視処理部（ｄ）と、
各セルと各セル間及び各ブランチと各ブランチ間に設定された前記素子の回路定数に相当する素子値を導出する回路定数導出部（ｅ）とを含む回路装置の解析装置。
【請求項１０】
請求項８または９に記載の回路装置の解析装置であって、
前記基本回路図作成部（ｂ）は、前記素子として、
各ブランチが直列の抵抗及びインダクタンスを持つように設定する機能と、
各ブランチ間が相互インダクタンスを持つように設定する機能と、
各セルがグラウンドに対してキャパシタンス及びコンダクタンスを持つように設定する機能と、
各セル間がキャパシタンス及びコンダクタンスを持つように設定する機能を有する回路装置の解析装置。
【請求項１１】
請求項８乃至１０のいずれかに記載の回路装置の解析装置であって、
前記干渉解析設定部（ｃ）は、各セル間の距離によって、各セル間及び各ブランチ間に設定された前記素子を無視する範囲を設定する回路装置の解析装置。
【請求項１２】
請求項８乃至１１のいずれかに記載の回路装置の解析装置であって、
前記干渉解析設定部（ｃ）は、各セル間及び各ブランチ間に設定された前記素子の回路定数に相当する素子値によって、前記素子を無視する範囲を設定する回路装置の解析装置。
【請求項１３】
請求項８乃至１２のいずれかに記載の回路装置の解析装置であって、
さらに、前記干渉解析設定部（ｃ）は、各セル及び各ブランチに設定された前記素子の回路定数に相当する素子値によって、前記素子を無視する範囲を設定する回路装置の解析装置。
【請求項１４】
請求項８乃至１３のいずれかに記載の回路装置の解析装置であって、
前記セルは、外部の信号を入出力するためのポートを含む回路装置の解析装置。
【請求項１５】
請求項８乃至１４のいずれかに記載の回路装置の解析装置であって、
前記干渉解析設定部（ｃ）による前記範囲の設定は、前記入力装置を入力して実行される回路装置の解析装置。
【請求項１６】
請求項１に記載の回路装置の解析装置であって、
前記干渉解析設定部（ｃ）は、前記回路装置の配線が含まれる領域の少なくとも一部を解析対象領域として選択することが可能なプローピング機能を有する回路装置の解析装置。
【請求項１７】
請求項９に記載の回路装置の解析装置であって、
さらに、前記回路定数導出部（ｄ）にて導出された前記素子値を用いて、回路行列を演算する回路解析部が設けられた回路装置の解析装置。
【請求項１８】
請求項１７に記載の回路装置の解析装置であって、
前記回路行列は、Ｓ行列である回路装置の解析装置。
【請求項１９】
回路装置のレイアウトデータから、前記回路装置を複数の領域に分割する分割部と、前記分割部で分割された領域間での結合を無視する設定を実行する結合無視部とを含み、回路装置を構成する要素間の結合状態を算出する演算装置と、
前記演算装置に接続された記憶装置と、
前記演算装置に接続された入力装置と、
を備えた解析装置を用い、回路装置のレイアウトを解析する回路装置の解析方法であって、
前記演算装置を用いて、回路装置のレイアウトにおける結合発生の場所を特定する結合特定ステップと、
前記結合発生の場所から当該結合を無視する設定を実行する結合無視ステップとを含む回路装置の解析方法。
【請求項２０】
請求項１９に記載の回路装置の解析方法であって、
前記演算装置は入力装置と接続されており、
前記結合無視ステップでは、前記入力装置の入力によって前記結合を無視する範囲を設定する回路装置の解析方法。
【請求項２１】
請求項１９に記載の回路装置の解析方法であって、
前記結合特定ステップは、
回路装置に形成される配線のデータを取得する配線データ取得ステップと、
前記配線をメッシュ分割して、セルと、互いに隣接するセル間を接続するブランチとを設定する基本回路図作成ステップとを具備し、
前記結合無視ステップは、
各セルと各セル間及び各ブランチと各ブランチ間に設定された素子に対して、当該素子を無視する範囲を設定する干渉解析設定ステップと、
前記素子を無視する範囲の設定に基づいて、素子の無視を実行する第１の素子無視処理ステップと、
各セル及び各ブランチに設定された前記素子の回路定数に相当する素子値を導出する回路定数導出ステップとを含む回路装置の解析方法。
【請求項２２】
請求項２１に記載の回路装置の解析方法であって、
前記配線データ取得ステップは、前記回路装置のレイアウトに基づくレイアウトデータが格納された記憶装置から前記レイアウトデータを取得するステップを含む回路装置の解析方法。
【請求項２３】
請求項２１または２２に記載の回路装置の解析方法であって、
前記干渉解析設定ステップは、前記回路装置の配線が含まれる領域の一部を解析対象領域として選択するステップを含む回路装置の解析方法。
【請求項２４】
請求項２１乃至２３のいずれかに記載の回路装置の解析方法であって、
前記素子を無視する範囲は、最低距離および素子値の少なくとも一方によって設定される回路装置の解析方法。
【請求項２５】
請求項２１乃至２４のいずれかに記載の回路装置の解析方法であって、
前記第１の素子無視処理ステップは、各セル間の距離が、前記素子を無視する範囲内か否かを判定するステップを含む回路基板の解析方法。
【請求項２６】
請求項２１乃至２５のいずれかに記載の回路装置の解析方法であって、
前記回路定数導出ステップの後、さらに、前記素子を無視する範囲の設定に基づいて素子の無視を実行する第２の素子無視処理ステップを含む回路基板の解析方法。
【請求項２７】
請求項２６に記載の回路装置の解析方法であって、
前記第２の素子無視処理ステップは、前記回路定数導出ステップにて導出された前記素子値が前記素子を無視する範囲内か否かを判定するステップを含む回路基板の解析方法。
【請求項２８】
請求項２７に記載の回路装置の解析方法であって、
さらに、前記回路定数導出ステップにて導出された前記素子値を記憶装置に格納するステップを含む回路基板の解析方法。
【請求項２９】
請求項２１乃至２８のいずれかに記載の回路装置の解析方法であって、
さらに、前記第２の素子無視処理ステップの後、前記素子値を用いて、回路行列を演算する回路解析ステップを含む回路基板の解析方法。
【請求項３０】
請求項１９乃至２９のいずれかに記載の回路装置の解析方法を実行するステップを含む回路装置の設計方法。
【請求項３１】
請求項１乃至６のいずれかに記載の回路装置の解析装置を用いて、
回路装置の配線レイアウトを解析する回路装置の解析プログラムであって、
回路装置のレイアウトにおける結合発生の場所を特定する結合特定機能と、
前記結合発生のうち当該結合を無視する設定を実行する結合無視機能と
を演算装置に実現させることを特徴とする、回路装置の解析プログラム。
【請求項３２】
請求項３１に記載の回路基板の解析プログラムであって、
記憶装置に記憶された、回路基板に形成される配線のデータを取得する配線データ取得機能と、
前記配線をメッシュ分割して、セルと、互いに隣接するセル間を接続するブランチとを設定する基本回路図作成機能と、
各セルと各セル間及び各ブランチと各ブランチ間に設定された素子に対して、当該素子を無視する範囲を設定する干渉解析設定機能と、
前記素子を無視する範囲の設定に基づいて、素子の無視を実行する素子無視処理機能と、
各セルと各セル間及び各ブランチと各ブランチ間に設定された前記素子の回路定数に相当する素子値を導出する回路定数導出機能と
を演算装置に実現させることを特徴とする、回路基板の解析プログラム。
【請求項３３】
請求項３１または３２記載の回路装置の解析プログラムが記憶された、記憶媒体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回路装置の解析装置、解析方法、解析プログラムおよび電子媒体に関し、特に、各種電子機器に用いられる回路装置の電磁界解析方法に関する。
【背景技術】
【０００２】
プリント基板（配線基板）の設計は、コンピュータを利用したプリント基板ＣＡＤ（Computer Aided Design）によって行われることが多い（例えば、特許文献１）。ＣＡＤ装置を用いたプリント基板の設計は、自動化されている部分も多いが、熟練した設計者でなければ、適切な設計を行うことができないことが多いこともまた事実である。【０００３】
高周波回路のプリント基板設計においては、配線間の干渉が伝送特性に大きな影響を与える場合がある。しかし、配線間の干渉量は、電磁界解析により複雑な計算によって、配線の特性を求めることが要求され、教科書的な単純な配線モデルを解析するのと異なり、実際に行われる複雑な配線設計においては配線間の干渉量を考慮することが困難であることが多い。そして、有限の作業時間内にその計算を実行することが事実上不可能な場合も数多く存在している。【０００４】
それゆえ、配線間の干渉量の考慮は、電磁界解析ではなく、熟練した設計者のいわば勘によって行われることが多く、または、配線間の干渉量を考慮せずにトライアンドエラーにより実行させることが多いのが実情である。
【特許文献１】特開平１０−２１４２８１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
配線間の干渉量を電磁界解析で求める場合、解析対象の配線が例えば図１７（ａ）に示すような配線パターン１０００（すなわち、現実に使用される複雑な配線パターン）のときでは、そのままでは電磁界解析は行うことができない。したがって、配線パターン１０００の全体は、図１７（ｂ）に示すようにメッシュ状（「２０００」）に分割され、分割後の各セルにおける解析モデルを電磁界解析し、そして、個々のセル同士の相互作用を計算して、全体の電磁界解析が完了する。この全体の電磁界解析の結果から、配線間の干渉量を求める。【０００６】
しかしながら、図１７（ａ）に示したような構造が複雑な配線パターン１０００（この例は、多層基板の内層の一枚の配線パターン）の場合、図１７（ｂ）に示したように分割数が増大し、その結果、計算時間が膨大になってしまう。したがって、現実的な作業時間内に電磁界解析が終了しないケースが多発するか、今日の最先端の配線基板の場合、全てのケースで終了しないことが起こり得る。【０００７】
本発明者の検討によると、解析を行おうとする配線基板が多層基板であり、その基板寸法が４０ｍｍ×４０ｍｍの８層基板で、ネット数（部品間を接続する配線数）が５５０で、層間を電気的に接続するビアの数が５０００の場合、次のような結果が予測された。すなわち、ＣＰＵに３ＧＨｚ動作のＰｅｎｔｉｕｍ（登録商標）４プロセッサと２Ｇバイトのメモリを用いてモーメント法による電磁界解析をおこなうと、周波数ポイントを２０ポイントについて行った場合では、解析を行いたい構造に対して必要となる物理メモリがコンピュータのメモリ量をオーバーするため、解析不可能であることが推論付けられた。仮に、そのメモリ量の制限をクリアできたとしても、解析を実行するためには、最低でも５００時間以上必要となることが予想された。 【０００８】
さらに、周波数ポイントが増えれば増えるほど当然、処理時間ないし処理データ量は増大する。加えて、電磁界解析は一度で終わるだけではなく、配線基板を改良するごとに実行するので、非常に単純な構造の配線基板はともかく、現実問題として、電磁界解析によって配線間の干渉量を求めることは極めて時間がかかり、場合によっては有限時間内に解析が完了しないこともあった。【０００９】
その一方で、周波数ポイントを減らしたりメッシュの分割サイズを大きくしたりすれば、解析時間を短くして無理やり電磁界解析を行うことはできるが、電磁界解析の結果から得られる配線間の干渉量の精度は悪化し、必要とされる精度が十分に得られない場合が生じ得る。【００１０】
このように、現実的に使用し得るレベルには高精度な電磁界解析を行おうとすると解析時間が全然足りず、その一方で解析スピードを上げるべく電磁界解析を荒く行おうとすると解析精度が犠牲となって必要な精度が得られない等、解析スピードと解析精度との両方のバランスをとるのが非常に難しかった。【００１１】
このことは、プリント配線基板の解析だけでなく、半導体集積回路（ＬＳＩ）の各素子のレイアウトや配線においても同様の問題があり、解析スピードと解析精度との両方を向上するのは極めて困難であった。【００１２】
本発明はかかる点に鑑みてなされたものであり、必要とされる解析精度は維持しつつ、解析処理の時間を大幅に短縮することができる回路装置の電磁界解析方法を提供することにある。
【課題を解決するための手段】
【００１３】
本発明の回路装置の解析装置は、回路装置を構成する要素間の結合状態を算出する演算装置と、前記演算装置に接続された記憶装置と、前記演算装置に接続された入力装置とを備え、前記演算装置は、前記回路装置のレイアウトデータから、前記回路装置を複数の領域に分割する分割部と、前記分割部で分割された領域間での結合を無視する設定を実行する結合無視部とを含むことを特徴とする。【００１４】
また本発明は、上記回路装置の解析装置において、前記演算装置は、前記回路装置のレイアウトにおける結合発生の場所を特定する結合特定部（ａ）と、前記結合発生のうち当該結合を無視する設定を実行する結合無視部（ｂ）と、を含む。【００１５】
また本発明は、上記回路装置の解析装置において、前記分割部は、前記回路装置の配線領域をメッシュ分割して、各メッシュに行列式を付与し、行列式を生成するものであり、前記結合無視部（ｂ）は、前記行列式の非対角要素の少なくとも一部に０を置換するものである。【００１６】
また本発明は、上記回路装置の解析装置において、前記結合無視部（ｂ）は、最低距離によって前記結合を無視する範囲を設定する機能を備えたものを含む。【００１７】
また本発明は、上記回路装置の解析装置において、前記結合特定部（ａ）は、レイアウトレベルでの回路定数としての相互インダクタンスおよびキャパシタンスを表示する機能を備えたものを含む。【００１８】
また本発明は、上記回路装置の解析装置において、前記記憶装置には、前記回路装置のレイアウトに基づくレイアウトデータが格納されたものを含む。【００１９】
また本発明は、上記回路装置の解析装置において、前記結合特定部（ａ）は、前記回路装置のレイアウトに基づいて等価回路モデルを作成する機能を備えたものを含む。【００２０】
また本発明は、上記回路装置の解析装置において、前記演算装置は、前記回路装置に形成される配線のデータを取得する配線データ取得部（ａ）と、前記配線をメッシュ分割して、セルと、互いに隣接するセル間を接続するブランチとを設定する基本回路図作成部（ｂ）と、各セルと各セル間及び各ブランチと各ブランチ間に設定された素子に対して、当該素子を無視する範囲を設定する干渉解析設定部（ｃ）とを含むことを特徴とする。【００２１】
また本発明は、上記回路装置の解析装置において、さらに、前記演算装置は、前記素子を無視する範囲の設定に基づいて素子の無視を実行する素子無視処理部（ｄ）と、各セルと各セル間及び各ブランチと各ブランチ間に設定された前記素子の回路定数に相当する素子値を導出する回路定数導出部（ｅ）とを含むことを特徴とする。【００２２】
また本発明は、上記回路装置の解析装置において、前記基本回路図作成部（ｂ）は、前記素子として、各ブランチが直列の抵抗及びインダクタンスを持つように設定し、各ブランチ間が相互インダクタンスを持つように設定し、各セルがグラウンドに対してキャパシタンス及びコンダクタンスを持つように設定し、そして、各セル間がキャパシタンス及びコンダクタンスを持つように設定する機能を有することを特徴とする。【００２３】
また本発明は、上記回路装置の解析装置において、前記干渉解析設定部（ｃ）は、各セル間の距離によって、前記素子を無視する範囲を設定することを特徴とする。【００２４】
また本発明は、上記回路装置の解析装置において、前記干渉解析設定部（ｃ）は、各セル間及び各ブランチ間に設定された前記素子値によって、前記素子を無視する範囲を設定することを特徴とする。【００２５】
また本発明は、上記回路装置の解析装置において、さらに、前記干渉解析設定部（ｃ）は、各セル及び各ブランチに設定された前記素子値によって、前記素子を無視する範囲を設定することを特徴とする。 【００２６】
また本発明は、上記回路装置の解析装置において、前記素子無視処理部（ｄ）は、行列式の一部の数値に０を置換することによって結合無視を実行することを特徴とする。【００２７】
また本発明は、上記回路装置の解析装置において、前記セルは、外部の信号を入出力するためのポートを含む。【００２８】
また本発明は、上記回路装置の解析装置において、前記干渉解析設定部（ｃ）による前記範囲の設定は、前記入力装置を入力して実行されることを特徴とする。【００２９】
また本発明は、上記回路装置の解析装置において、前記干渉解析設定部（ｃ）は、前記回路装置の配線が含まれる領域の少なくとも一部を解析対象領域として選択することが可能なプローピング機能を有することを特徴とする。【００３０】
また本発明は、上記回路装置の解析装置において、さらに、前記回路定数導出部（ｄ）にて導出された前記素子値を用いて、回路行列を演算する回路解析部が設けられている。【００３１】
また本発明は、上記回路装置の解析装置において、前記回路行列は、Ｓ行列である。【００３２】
本発明は、回路装置のレイアウトデータから、前記回路装置を複数の領域に分割する分割部と、前記分割部で分割された領域間での結合を無視する設定を実行する結合無視部とを含み、回路装置を構成する要素間の結合状態を算出する演算装置と、前記演算装置に接続された記憶装置と、前記演算装置に接続された入力装置と、を備えた解析装置を用い、回路装置のレイアウトを解析する回路装置の解析方法であって、前記演算装置を用いて、回路装置のレイアウトにおける結合発生の場所を特定する結合特定ステップと、前記結合発生の場所から当該結合を無視する設定を実行する結合無視ステップとを含むことを特徴とする。【００３３】
本発明は、上記回路装置の解析方法において、前記演算装置は入力装置と接続されており、前記結合無視ステップでは、前記入力装置の入力によって前記結合を無視する範囲を設定するものを含む。【００３４】
また、本発明の回路装置の解析方法は、回路装置の配線レイアウトを解析する回路装置の解析方法であって、回路装置に形成される配線のデータを取得する配線データ取得ステップと、前記配線をメッシュ分割して、セルと、互いに隣接するセル間を接続するブランチとを設定する基本回路図作成ステップと、各セルと各セル間及び各ブランチと各ブランチ間に設定された素子に対して、当該素子を無視する範囲を設定する干渉解析設定ステップと、前記素子を無視する範囲の設定に基づいて、素子の無視を実行する第１の素子無視処理ステップと、各セルと各セル間及び各ブランチと各ブランチ間に設定された前記素子の回路定数に相当する素子値を導出する回路定数導出ステップとを含む。【００３５】
また本発明は、上記回路装置の解析方法において、前記配線データ取得ステップは、前記回路装置のレイアウトに基づくレイアウトデータが格納された記憶装置から前記レイアウトデータを取得するステップを含む。【００３６】
また本発明は、上記回路装置の解析方法において、前記干渉解析設定ステップは、前記回路装置の配線が含まれる領域の一部を解析対象領域として選択するステップを含む。【００３７】
また本発明は、上記回路装置の解析方法において、前記素子を無視する範囲は、最低距離および結合素子値の少なくとも一方によって設定されることを特徴とする。【００３８】
また本発明は、上記回路装置の解析方法において、前記第１の素子無視処理ステップは、各セル間の距離が、前記素子を無視する範囲内か否かを判定するステップを含む。【００３９】
また本発明は、上記回路装置の解析方法において、前記回路定数導出ステップの後、さらに、前記素子を無視する範囲の設定に基づいて素子の無視を実行する第２の結合無視処理ステップを含む。【００４０】
また本発明は、上記回路装置の解析方法において、前記第２の素子無視処理ステップは、前記回路定数導出ステップにて導出された前記素子値が前記素子を無視する範囲内か否かを判定するステップを含む。【００４１】
また本発明は、上記回路装置の解析方法において、さらに、前記回路定数導出ステップにて導出された前記素子値を記憶装置に格納するステップを含む。 【００４２】
また本発明は、上記回路装置の解析装置において、さらに、前記第２の素子無視処理ステップの後、前記素子値を用いて、回路行列を演算する回路解析ステップを含む。【００４３】
本発明の回路装置の設計方法は、上記回路装置の解析方法を実行するステップを含む。【００４４】
また、本発明は、上記回路装置の解析装置を用いて、回路装置の配線レイアウトを解析する回路装置の解析プログラムであって、回路装置のレイアウトにおける結合発生の場所を特定する結合特定機能と、前記結合発生のうち当該結合を無視する設定を実行する結合無視機能とを演算装置に実現させることを特徴とする。【００４５】
本発明の回路装置の解析プログラムは、回路装置の配線レイアウトを解析する回路装置の解析プログラムであって、記憶装置に記憶された、回路装置に形成される配線のデータを取得する配線データ取得機能と、前記配線をメッシュ分割して、セルと、互いに隣接するセル間を接続するブランチとを設定する基本回路図作成機能と、各セルと各セル間及び各ブランチと各ブランチ間に設定された素子に対して、当該素子を無視する範囲を設定する干渉解析設定機能と、前記素子を無視する範囲の設定に基づいて、素子無視を実行する素子無視処理機能と、各セルと各セル間及び各ブランチと各ブランチ間に設定された前記素子の回路定数に相当する素子値を導出する回路定数導出機能とを演算装置に実現させることを特徴とする。【００４６】
本発明の記憶媒体は、前記回路装置の解析プログラムが格納された記憶媒体である。【００４７】
本発明において、回路装置とは、プリント配線基板などの回路基板だけでなく、半導体集積回路（ＬＳＩ）などの半導体集積回路装置も含むものとする。
【発明の効果】
【００４８】
本発明の基板回路の解析方法では、まず、回路装置に形成される配線のレイアウトを取得し、配線をメッシュ分割して、セルと、互いに隣接するセル間を接続するブランチとを設定し、その後、各セルと各セル間及び各ブランチと各ブランチ間に設定された素子に対して、当該素子を無視する範囲を設定し、解析処理を実行して各セルと各セル間及び各ブランチと各ブランチ間に設定された素子の回路定数に相当する素子値を導出している。つまり、設定した素子のうち配線間干渉に影響の少ない素子を予め無視した後に解析処理を実行する。これにより、干渉に影響の少ない素子を予め考慮せずに演算を行うことができ、それゆえに、ある程度の解析精度を維持しつつ高速な解析処理を実現することができる。その結果、典型的な電磁界解では対処できなかった複雑な配線パターンの解析や大規模解析を行うことが可能となる。また、処理時間を大幅に短縮することができるため、回路装置の設計へのフィードバックも容易になり、回路装置のレイアウトの最適化を図ることが可能となる。
【図面の簡単な説明】
【００４９】
【図１】（ａ）はメッシュ状に分割した配線パターン３０の平面図、（ｂ）は、セル及びブランチからなる等価回路モデルの一例を示す図、（ｃ）は回路基板上の配線パターンの斜視図
【図２】本発明の実施の形態における回路基板の解析装置を示す図
【図３】本発明の実施の形態における回路基板の解析方法を説明するためのフローチャート
【図４】（ａ）は本発明の実施の形態に係る取得した配線レイアウトの一例を示す図（ｂ）はメッシュ状に分割し、セルを設定した配線レイアウトの一例を示す図
【図５】図４（ｂ）に示した配線レイアウトを等価回路モデルで表現した図であり、（ａ）は素子Ｌの結合を説明するための図、（ｂ）は素子Ｃの結合を説明するための図
【図６】素子Ｌの群からなる行列式の一例を示す図
【図７】（ａ）〜（ｄ）は素子Ｃの群からなる行列式の一例を示す図であり、（ａ）はセル・ブランチの設定後の行列式を示す図、（ｂ）は距離による結合無視の実行後の行列式を示す図、（ｃ）は素子値の導出後の行列式を示す図、（ｄ）は素子値による結合無視の実行後の各状態における行列式を示す図
【図８】素子（ＣＧ）を導出する際の各セル間の距離による干渉範囲の設定について説明するための図
【図９】素子（ＲＬ）を導出する際の各セル間の距離による干渉範囲の設定について説明するための図
【図１０】本発明の実施の形態に係る回路基板の解析装置の構成を示すブロック図
【図１１】本発明の実施の形態に係る回路基板の解析方法の一例を説明するためのフローチャート
【図１２】本発明の別の実施の形態に係る回路基板の解析方法の一例を説明するためのフローチャート
【図１３】（ａ）はローパスフィルタの理想回路素子を示す回路図、（ｂ）は回路図を基に作成した配線レイアウトの一例を示す図
【図１４】図１３（ｂ）の配線レイアウトの解析結果を表すフィルタ特性を示す図
【図１５】アンテナスイッチモジュールの理想等価回路図
【図１６】多層基板５００を構成する各層を示す図
【図１７】（ａ）は、多層基板の内層の配線パターン１０００の平面図、（ｂ）は、それをメッシュ状に分割した配線パターン２０００の平面図
【符号の説明】
【００５０】
１２    配線
１４    セル
１６    ブランチ
３０    配線パターン 
３２    セル
３４    ブランチ
１００    コンピュータ
１１０    演算装置
１２０    ＲＯＭ
１３０    ＲＡＭ
１４０    ＨＤＤ
１５０    ディスプレイ（Ｄｉｓｐｌａｙ）
１６０    入力装置
１７０    干渉解析プログラム
２００    配線データ
２１０    基板データ
２２０    レイアウトデータ
２３０    部品データ
３００    干渉解析プログラム
３１０    配線データ取得部
３２０    基本回路図作成部
３３０    干渉解析設定部
３４０    結合無視処理部
３５０    回路定数導出部
３６０    回路定数出力部
４００    アンテナスイッチモジュールの理想等価回路
５００    多層基板
【発明を実施するための最良の形態】
【００５１】
以下、図面を参照しながら、本発明の実施の形態を説明する。以下の図面においては、説明の簡潔化のため、実質的に同一の機能を有する構成要素を同一の参照符号で示す。なお、本発明は以下の実施の形態に限定されない。【００５２】
本発明者は、電磁界解析を用いて複雑な配線パターンの配線干渉を検証した結果、膨大な処理時間がかかることに対して、電磁界解析を実行する前に予め個々のセル同士の相互作用（結合発生の場所）を特定できるのであれば、配線干渉に大きく寄与する結合素子（例えば寄生容量Ｃ）を選択的に考慮して計算することができ、それゆえ、解析精度を損なうことなく解析処理時間を大幅に短縮できるとの知見を得た。本発明はこの知見に基づいてなされたものである。以下、これについてさらに説明する。【００５３】
典型的な電磁界解析を経由する手法では、図１７（ｂ）に示したように配線をメッシュ状に分割し、分割された全ての個片（セル）に基づいて電磁界解析が実行され、膨大な処理時間が必要となる。【００５４】
一方、本発明の実施の形態では、図１（ａ）に示すように、配線３０をメッシュ状に分割してセル３２（例えば、３２ａ、３２ｂ、３２ｃ）を生成した後、図１（ｂ）に示すように、所定の素子（ＲＬＧＣ）が設定されたセル３２及びブランチ３４からなる等価回路モデルへと置換する。（ｃ）は配線パターンの斜視図の一例である。Ｌ１，Ｌ２はインダクタンス（Ｌ素子）、Ｃ１−Ｃ４はキャパシタンス（Ｃ素子）である。
次いで、その等価回路モデルに基づいて配線干渉への影響が少ない素子を無視した後、各素子の回路定数に相当する素子値を導出する解析処理が実行される。なお、この等価回路モデルの内容については後述する。 【００５５】
以下、図面を参照しながら、本発明の実施の形態を説明する。以下の図面においては、説明の簡潔化のため、実質的に同一の機能を有する構成要素を同一の参照符号で示す。なお、本発明は以下の実施形態に限定されない。【００５６】
図２を参照しながら、本発明の実施形態に係る回路基板の解析装置について説明する。図２は、本実施形態にかかる回路基板の解析装置１００の概略構成を示すブロック図である。回路基板の解析装置１００は、演算処理を行うＣＰＵ（演算装置）１１０と、ＣＰＵ１１０に接続する記憶装置と、ＣＰＵ１１０に接続する入力装置１６０とを備える。【００５７】
ＣＰＵ１１０に接続する記憶装置は、プログラム等を記憶したＲＯＭ１２０と、ＣＰＵの作業領域等となるＲＡＭ１３０と、各種設定データ等を記憶したＨＤＤ１４０とを含む。また、入力装置１６０は、操作者の入力を受けるデバイスであり、例えば、キーボード、マウスなどである。なお、プログラムは、ＲＯＭ１２０に限らず、ＨＤＤ１４０やＲＡＭ１３０に記憶されていてもよい。【００５８】
ＣＰＵ１１０は、ＲＡＭ１３０をワークエリアとしてＲＯＭ１２０，ＨＤＤ１４０に記録されたプログラムを実行可能である。本実施形態のＣＰＵ１１０は、例えばＲＯＭ１２０に格納されるプログラム４００により、図３に示した各ステップを実行することができる。すなわち、ＣＰＵ１１０と、ＲＯＭ１２０に格納したプログラム４００との協働動作によって、回路基板に形成される配線のデータを取得する配線データ取得部４１０と、回路基板のレイアウトにおける結合発生の場所を特定する結合特定部４２０と、結合発生のうち当該結合を無視する設定を実行する結合無視部４３０と、解析処理（例えば、Ｍｏｍｅｎｔ法による電磁界解析）を行う解析処理部４４０とが具現化される。【００５９】
次に、図３も加えて、本発明の実施形態に係る回路基板の解析方法について説明する。図３は、本実施形態における回路基板の解析方法を説明するためのフローチャートである。【００６０】
配線データ取得ステップ（Ｓ１００）では、解析対象となる回路基板に形成される配線のレイアウトデータを含む配線データを取得する。レイアウトデータは、例えば、配線パターンの形状データ（原点座標、パターン長、パターン幅等）である。多層基板の場合には、各層ごとの配線パターンの形状データを含む。この処理は、配線データ取得部４１０が実行する。具体的には、配線データ取得部４１０は、キーボードやマウス等の入力装置１６０における入力を受け付けて、その入力に応じて回路基板のレイアウトを示す画像データを生成し、その結果をディスプレイ（Ｄｉｓｐｌａｙ）１５０に表示させる。【００６１】
次に、結合特定ステップ（Ｓ２００）では、配線データ取得ステップで生成した配線のレイアウトに基づいて、回路基板のレイアウトにおける結合発生の場所を特定する。この処理は、結合特定部４２０が実行する。すなわち、結合特定部４２０は、配線のレイアウトに基づいて、レイアウトにおける結合発生の場所を特定する。結合発生の特定は、種々の方法により行うことが可能であるが、本実施形態では、配線のレイアウトから等価回路モデルを作成して特定している。より詳細には、配線のレイアウトをメッシュ分割し、各メッシュ間に生じ得る結合（例えば、寄生容量）を等価回路モデル化して特定する。なお、作成し得る等価回路モデルについては後で詳細に説明する。【００６２】
次に、結合無視ステップ（Ｓ３００）では、特定した結合発生のうち当該結合を無視する設定を実行する。結合を無視する設定は、例えば、行列式の非対角要素を０に置換することで実行される。この処理は、結合無視部４３０が実行する。つまり、結合無視部４３０は、特定した結合に対応する行列の非対角要素を０（ゼロ）に置換する。なお、ここでいう行列式は、電磁界解析に用いられる種々の行列式のことであり、例えば、Ｍｏｍｅｎｔ法におけるインピーダンス行列方程式Ｚであってもよいし、あるいはインピーダンス行列方程式Ｚから分割した各構成要素（ＬＧＣ）からなる行列式であってもよい。【００６３】
また、回路基板の設計者は、結合を無視する範囲（つまり、何処の結合に対応する非対角要素を０置換するか）を任意で設定することができる。すなわち、結合無視部４３０は、キーボードやマウス等の入力装置１６０における入力を受け付けて、結合を無視する範囲を設定し、次いで、結合を無視する範囲の設定に基づいて、特定した結合に対応する行列の非対角要素を０に置換する。なお、本実施形態における結合を無視する範囲は、各メッシュ間の最低距離によって設定される。【００６４】
次に、解析処理ステップ（Ｓ３００）では、解析処理（例えば、Ｍｏｍｅｎｔ法による電磁界解析）を行う。この処理は、解析処理部４４０が実行する。本実施形態の解析処理部４４０は、結合無視ステップ（Ｓ３００）にて０置換した行列式を用いて、この解析を行う。【００６５】
上記構成では、０要素が多く対角行列に近づいた行列式を用いて各種の電磁界解析を行うことができるので、非常に短い時間で演算を完了することができる。つまり、本実施形態の回路基板の解析方法によれば、まず、回路基板のレイアウトにおける結合発生の場所を特定し、その後、結合発生のうち当該結合を無視する設定を実行するので、レイアウトに発生し得る結合を選択的に無視して解析処理を実行することができる。【００６６】
典型的な電磁界解析では、配線干渉の結果としてのインピーダンスＺを導出することは可能であったが、解析前に寄生素子成分を分離することはできず、それゆえ全てのメッシュに対して解析を行う必要があった。その結果、解析処理に膨大な時間を費やし、配線パターンが複雑化すると解析が完了しないことさえ有り得た。これに対し、本実施形態では、結合発生の場所を予め特定することによって電磁界解析では事前に分離できなかった結合素子成分を分離することができ、それゆえ配線干渉にあまり寄与しない結合素子成分を選択的に無視して演算することができる。従って、解析処理の時間を大幅に短縮することができる。その結果、典型的な電磁界解では対処できなかった複雑な配線パターンの解析や大規模解析を行うことが可能となる。また、処理時間を大幅に短縮することができるため、回路基板の設計へのフィードバックも容易になり、回路基板のレイアウトの最適化を図ることが可能となる。【００６７】
次に、図３を参照しながら、本発明の実施の形態に係る回路基板の解析方法について説明する。図３は、本実施の形態における回路基板の解析方法を説明するためのフローチャートである。【００６８】
本実施の形態の回路基板の解析方法は、回路基板の配線レイアウトを解析する方法であり、回路基板に形成される配線のデータ（例えば、図１中の「３０」）を取得する配線データ取得ステップ（Ｓ１０）を実行し、その後、前記配線をメッシュ分割して、セル（図１中の「３２」）と、互いに隣接するセル間を接続するブランチ（図１中の「３４」）とを設定する基本回路図作成ステップ（Ｓ２０）を実行する。本実施の形態では、基本回路図作成ステップ（Ｓ２０）には、配線をメッシュ分割するステップ（Ｓ２２）と、セル及びブランチを設定するステップ（Ｓ２４）とが含まれている。なお、図１（ｂ）の等価回路モデルを用いて、セル及びブランチに設定する各素子（例えば、寄生容量Ｃなど）について簡単に説明すると、各ブランチ３４は、直列の抵抗（Ｒ）及び直列の自己インダクタンス（Ｌ）を持ち、各ブランチ３４間は、相互インダクタンス（Ｌ）を持つ。また、各セル３２は、グラウンドに対してキャパシタンス（Ｃ）及びコンダクタンス（Ｇ）を持ち、各セル３２間は、キャパシタンス（Ｃ）及びコンダクタンス（Ｇ）を持つ。【００６９】
次いで、各セルと各セル間及び各ブランチと各ブランチ間にそれぞれ設定された各素子に対して、当該素子を無視する範囲を設定する干渉解析設定ステップ（Ｓ３０）を行った後、素子を無視する範囲の設定に基づいて、素子の無視を実行する素子無視処理ステップ（Ｓ４０）を実行する。最後に、各セルと各セル間及び各ブランチと各ブランチ間に設定された素子の回路定数に相当する素子値を導出する回路定数導出ステップ（Ｓ５０）を実行する。【００７０】
以下、図３に加えて、図４〜図９を参照して、本発明の実施の形態に係る回路基板の解析方法をさらに詳しく説明する。【００７１】
まず、図３に示すように、回路基板に形成される配線データを取得する（ステップＳ１０）。ここで取得される配線データは、配線をメッシュ分割して、セルと、ブランチとを設定することができるように設定されたデータであればよく、具体的には、回路基板に形成する配線のレイアウトを示すデータを含んでいればよい。【００７２】
ステップＳ１０で得た配線レイアウトの一例を図４（ａ）に示す。ここでは、回路基板上に２本の配線（１２ａ及び１２ｂ）が平行に配置された例を示している。なお、各配線（１２ａ及び１２ｂ）の両端には、ポート（Ｐ１、Ｐ２、Ｐ３、Ｐ４）が設定されている。詳細には、配線１２ａの左端にポートＰ１が、配線１２ａの右端にポートＰ２が設定されている。また、配線１２ｂの左端にポートＰ３が、配線１２ｂの右端にポートＰ４が設定されている。ポート（Ｐ１〜Ｐ４）は、各配線（１２ａ及び１２ｂ）において外部からの信号を入出力する機能を有する。【００７３】
次に、ステップＳ２０では、ステップＳ１０で得た配線をメッシュ分割する。メッシュ分割とは、回路基板上の配線を複数のエリアに分割してメッシュ状にすることである。メッシュの形状は、配線を複数のエリアに分割し得る形状であればよく、四角形状であってもよいし、三角形状であってもよいし、あるいは多角形状とすることもできる。例えば、図４（ｂ）の例では、各配線（１２ａ及び１２ｂ）は四角形状にメッシュ化されている。【００７４】
次に、ステップＳ３０では、メッシュ分割された各個片をセルとして設定する。例えば、図４（ｂ）では、配線１２ａを２つにメッシュ分割して、それぞれセル１４ａ及びセル１４ｂを設定している。同様に、配線１２ｂも２分割し、セル１４ｃ及びセル１４ｄを設定している。さらに、セルの設定は、外部信号を入出力するポートに対しても実行される。すなわち、各ポートは、メッシュ分割に極小のセルとして扱われる。ポートに設定されるセルのサイズは、解析周波数によって適宜変更することができ、例えば、解析周波数の上限を６ＧＨｚとした場合、各ポートに一辺０．５ｍｍの正方形状のセルが設定される。具体的には、配線１２ａの各ポート（Ｐ１、Ｐ２）に対してセル１４ｅ及びセル１４ｆを設定し、配線１２ｂのポート（Ｐ３，Ｐ４）に対してセル１４ｇ及びセル１４ｈを設定している。【００７５】
続いて、このようにして設定された各セルの物理的な接続状態に基づいて、互いに隣接するセル間にブランチを持つように設定する。このブランチの設定は、物理的なレイアウトベースではなく電気的な等価回路モデル（基本回路図）を構築して行われる。具体的には、以下の（１）〜（４）の設定条件Ｊに基づいてセル及びブランチからなる等価回路モデルを構築する。【００７６】
＜セル・ブランチの設定条件Ｊ＞
（１）各ブランチは、自己素子として直列の抵抗（Ｒ）及び自己インダクタンス（Ｌ）を持つ。【００７７】
（２）各ブランチ間は、相互素子として相互インダクタンス（Ｌ）を持つ。【００７８】
（３）各セルは、自己素子としてグラウンドに対してキャパシタンス（Ｃ）及びコンダクタンス（Ｇ）を持つ。【００７９】
（４）各セル間は、相互素子としてキャパシタンス（Ｃ）及びコンダクタンス（Ｇ）を持つ。【００８０】
ここで、（２）及び（４）の設定による相互素子（ＬＣＧ）は、いわゆる寄生素子（又はカップリング素子）であり、レイアウトベースのセル間の接続状態から電気的特性に影響し得る相互作用（結合関係）を特定すべく設定したパラメータである。【００８１】
また、（１）及び（３）の設定による自己素子（ＲＬＧＣ）は、セルあるいはブランチそのものが保有する電気的特性である。【００８２】
より詳細には、本実施の形態では、解析手法としてモーメント法を使用しており、モーメント法では、隣り合うメッシュのセル間に対してｒｏｏｆｔｏｐ基底関数が定義される。このｒｏｏｆｔｏｐ基底関数に対して、電流Ｉ及び電圧Ｖを電磁界から求めるとインピーダンス行列方程式Ｚ（[Ｚ]・[Ｉ]＝[Ｖ]）が得られる。本実施の形態において設定する自己素子（ＲＬＧＣ）及び相互素子（ＬＣＧ）は、このインピーダンスＺを離散化して等価回路モデルとして解釈したものである。具体的には、自己素子に関しては、［Ｒｓ＋ｊωＬｓ＋１／（ｊωＣｓ）＋Ｇｓ］・［Ｉ］＝［Ｖ］の式を用いて分割され、相互素子に関しては、［ｊωＬｍ＋１／（ｊωＣｍ）＋Ｇｍ］・［Ｉ］＝［Ｖ］の式を用いて分割される。本実施の形態の解析方法では、設計したレイアウトを等価回路モデル化することによって、インピーダンスＺを各構成要素（ＲＬＧＣ）に分割し、その後、それぞれの構成要素を導出する。インピーダンスＺから分割した各構成要素（ＲＬＧＣ）を導出する方法は、例えば、分割したインピーダンス行列方程式を、各構成要素にｒｏｏｆｔｏｐ基底関数から求まる電流、電圧値に基づいてＲｓ等を導出する事により実現される。【００８３】
図４（ｂ）に示したレイアウトを等価回路モデル化したものを図５（ａ）及び図５（ｂ）に示す。等価回路モデルを分かりやすく説明するために、インダクタンスＬ（図５（ａ））とキャパシタンスＣ（図５（ｂ））とに分けて示している。【００８４】
図５（ａ）に示すように、ブランチ１６（１６ａ〜１６ｆ）は、隣接する２つのセル１４の間に設定される。各ブランチ１６は、セル１４同士を電気的に分岐するものであり、自己インダクタンス（以下、自己Ｌ素子と称する）を有する。この自己Ｌ素子は付随する電流基底関数による磁気的な自己結合を表す。図中のＬ１１、Ｌ２２、Ｌ３３、Ｌ４４、Ｌ５５、Ｌ６６が自己Ｌ素子に該当する。【００８５】
さらに、各ブランチ１６の間には、寄生素子成分である相互インダクタンス（以下、相互Ｌ素子と称する）が設定される。例えば、ブランチ１６ａは、他のブランチ（１６ｂ〜１６ｆ）との間に相互Ｌ素子（Ｌ１２、Ｌ１３，Ｌ１４、Ｌ１５、Ｌ１６）を持つ。なお、ここでは、図を簡略化するために、その他の各ブランチ間における相互Ｌ素子は省略しているが、これについても同様に、それぞれ相互Ｌ素子を持つことに変わりない。このモデルにおいて、各ブランチが持つ自己Ｌ素子と、各ブランチ間が持つ相互Ｌ素子とを行列式で表すと図６に示す通りである。Ｌ行列を構成する各要素は、各ブランチ及び各ブランチ間に設定した各Ｌ素子が対応し、自己Ｌ素子は対角要素となり、相互Ｌ素子は非対角要素となる。この例では、全部で６個のブランチが設定されるため６×６のＬ行列となる。【００８６】
また、図５（ｂ）に示すように、各セル１４は、グラウンドに対するキャパシタンス（以下、自己Ｃ素子と称する）を持ち、この自己Ｃ素子は付随する電流基底関数による電気的な自己結合を表す。図中のＣ１１、Ｃ２２、Ｃ３３、Ｃ４４、Ｃ５５、Ｃ６６、Ｃ７７，Ｃ８８が自己Ｃ素子に該当する。【００８７】
加えて、各セル１４の間にも、寄生容量成分であるキャパシタンス（以下、相互Ｃ素子と称する）が設定される。図中のＣ１２、Ｃ１３、Ｃ１４、Ｃ１５、Ｃ１６、Ｃ１７，Ｃ１８が相互Ｃ素子である。その他のセル間が持つ相互Ｃ素子は省略して示してあるが、勿論ここにも相互Ｃ素子は設定されている。このモデルにおいて、各セルが持つ自己Ｃ素子と、各セル間が持つ相互Ｃ素子とを行列式で表すと図７（ａ）の通りである。Ｃ行列を構成する各要素は、各セル及び各セル間に設定したＣ素子がそれぞれ対応し、自己Ｃ素子は対角要素となり、相互Ｃ素子は非対角要素となる。このモデルでは、全部で８個のセルが設定されるので、８×８のＣ行列が作成される。なお、実際の解析処理に用いるＣ行列は、インピーダンスＺから逆数（１／Ｃ’）の形で分離されており、図７（ａ）に示した行列式は、分離した逆数（１／Ｃ’）をさらに逆行列変換したものである。【００８８】
このようにして等価回路モデルを作成すると、図６のＬ行列式及び図７（ａ）のＣ行列式が表すように、寄生成分である相互Ｌ素子及び相互Ｃ素子を分離して表示することができる。つまり、配線干渉に寄与する相互素子を特定することができる。典型的な電磁界解析では、配線干渉の結果としてのインピーダンスＺを導出することは可能であったが、解析前に寄生素子成分を分離することはできず、それゆえ全てのメッシュに対して解析を行う必要があった。その結果、解析処理に膨大な時間を費やし、配線パターンが複雑化すると解析が完了しないことさえ有り得た。これに対し、本実施の形態では、等価回路モデル化することによって電磁界解析では事前に分離できなかった相互素子を分離することができ、それゆえ配線干渉にあまり寄与しない相互素子を選択的に無視して演算することができる。【００８９】
配線干渉に寄与しない相互素子を選択する方法については、次のステップで説明する。なお、以下には、各セル間に設定した相互Ｃ素子を選択的に無視する場合について説明するが、その他の寄生成分である相互素子（ＬＧ）についても同様に無視することができる。【００９０】
レイアウトから等価回路モデルを作成した後は、ステップＳ４０へと進み、各セル間に設定した相互Ｃ素子に対して、当該相互Ｃ素子を無視する範囲（言い換えると、相互Ｃ素子を考慮する干渉範囲）を設定する。つまり、このステップＳ４０において、配線干渉に寄与しない相互Ｃ素子の選択がなされる。この干渉範囲は、種々の情報（例えば、結合素子値の閾値等）に基づいて設定することが可能であるが、ここでは一例として、各セル間の物理的な距離に基づいて干渉範囲を設定する場合を説明する。【００９１】
各セル間の距離による干渉範囲の設定は、図８に示すように、各セルのレイアウト（配置）情報に基づいて実行される。図８は、セル１４ａに対して干渉範囲を設定する場合を説明する図である。【００９２】
干渉範囲を設定するための干渉範囲距離ｄ（例えば、ｄ＝１ｍｍ）を入力すると、セル１４ａの境界線を基準にセル１４ａの周りを囲むように幅ｄ（１ｍｍ）からなる干渉範囲領域Ａが設定される。この干渉範囲領域Ａは、セル１４ａと周囲のセルとの相互干渉（結合関係）をどの範囲まで考慮するかを規定する領域となる。つまり、干渉範囲領域Ａ外のセルは、セル１４ａとの結合関係が考慮されず、それゆえセル１４ａとの間に設定した相互Ｃ素子は無視される。図中のセル１４ｃ、１４ｇ、１４ｈが干渉範囲領域Ａ外のセルに該当する。一方、干渉範囲領域Ａ内のセルは、セル１４ａとの結合関係が考慮され、それゆえセル１４ａとの間に設定した相互Ｃ素子は無視されない。図中のセル１４ｂ、１４ｃ、１４ｄ、１４ｅ、１４ｇが干渉範囲領域Ａ内のセルに該当する。【００９３】
なお、本実施の形態では、干渉範囲領域Ａ内にセルの一部が含まれていても結合関係は考慮される（つまり無視されない）。また、ここでは、セル１４ａを中心にして干渉範囲を設定する例を示したが、その他のセル（１４ｂ〜１４ｈ）についても同様にして干渉範囲を設定する。【００９４】
なお、各セル間の距離による干渉範囲の設定は、上述した干渉範囲領域Ａを用いた方法だけに限らず、その他の方法を用いて設定してもよい。例えば、レイアウトベースの各セルの中心位置を測定し、該中心位置間の距離が干渉範囲距離ｄよりも小さい場合に結合関係を考慮するように設定することもできる。【００９５】
このようにして干渉範囲を設定した後、相互Ｃ素子を無視する範囲（干渉範囲）の設定に基づいて、相互Ｃ素子の無視を実行する（ステップＳ５０）。本実施の形態では、相互Ｃ素子の無視は、Ｃ行列式（図７（ａ）参照）の要素の一部を０（ゼロ）に置換することにより実行される。つまり、自己Ｃ素子と相互Ｃ素子とからなるＣ行列式において、結合関係が考慮されないセル間に設定した相互Ｃ素子を０要素にする。この処理により、各セル間に設定した寄生容量成分を除外することができる。図７（ｂ）は、図６に示したモデルにおいて、相互Ｃ素子の無視を実行した後のＣ行列式を示す。この設定条件では、例えば、セル１４ａ―セル１４ｃ間の結合関係は考慮しないので、セル１４ａ―セル１４ｃ間の相互Ｃ素子（Ｃ２４及びＣ４２）は０に置換される。【００９６】
このようにして相互Ｃ素子の無視を実行すると、Ｃ行列の０要素が増加する（図７（ｂ）では全要素６４個中３２個が０要素となる）。さらに、０置換される相互Ｃ素子は非対角要素であるので、相互Ｃ素子を無視する範囲が大きくなるほど、Ｃ行列式は対角行列に近づくこととなる。【００９７】
この対角行列に近づいたＣ行列式を用いて解析処理を実行すると（ステップＳ６０）、Ｃ行列を構成する各要素（すなわち自己Ｃ素子及び相互Ｃ素子）の値を具体的に導出することができる。このＣ素子値の導出は、０要素が多く対角行列に近い行列式を用いて実行することができるので、非常に短い時間で演算を完了することができる。このようにして、干渉範囲を設定することにより配線干渉に寄与しない相互Ｃ素子を選択的に無視して演算することができるので、解析処理に費やす時間を大幅に短縮することができる。なお、導出後のＣ行列の一例を図７（ｃ）に示している。ここでは、全セル数が８個で全要素数が６４個しかない簡易な例を示したが、実際に解析される配線パターンではセル数及び要素数が膨大なものとなり、それゆえ行列式を対角行列に近づけて演算できることのメリットは大きい。【００９８】
本実施の形態の回路基板解析方法によれば、配線をメッシュ分割して、セルとブランチとを設定（等価回路モデルを作成）することにより、配線間の干渉による影響・特性を相互素子（ＬＣＧ）として特定することができる。加えて、特定した相互素子のうち配線干渉に影響の少ない相互素子を無視した後に解析処理を実行するので（つまり干渉範囲を制限しているので）、配線干渉に影響の少ない相互素子を考慮せずに演算を行うことができる。従って、ある程度の解析精度を維持しつつ、高速な解析処理を実現することができる。その結果、典型的な電磁界解析では対処できなかった複雑な配線パターンの解析や大規模解析を行うことが可能となる。また、処理時間を大幅に短縮することができるため、回路基板の設計へのフィードバックも容易になり、回路基板のレイアウトの最適化を図ることが可能となる。【００９９】
なお、上述した例では、各セル間に設定した相互Ｃ素子を無視する例を示したが、無視可能な相互素子はこれに限らず、例えば、各セル間に設定したコンダクタンス（以下、相互Ｇ素子と称する）を無視することも勿論可能である。この場合であっても、各セル間の物理的な距離に基づいて相互Ｇ素子を無視する範囲を設定し、その後、結合関係を考慮しないセル間に設定した相互Ｇ素子を無視することにより、設定したＧ素子の回路定数に相当する素子値を短時間で導出することができる。【０１００】
同様にして、各ブランチ間に設定した相互Ｌ素子も無視することができる。この場合であっても、相互Ｌ素子を無視する範囲の設定に基づいて相互Ｌ素子を無視することにより、短時間でＬ素子の回路定数に相当する素子値を導出することができる。ただし、各ブランチはレイアウトベースでは表現できないため、各ブランチ間の距離は、ブランチが接続する２つのセルの配置を基準として算出される。例えば、図９に示すように、隣接するセル１４ａとセル１４ｂとを接続するブランチ１６ｂの干渉範囲領域Ａは、セル１４ａ及びセル１４ｂのレイアウトに基づいて設定される。【０１０１】
なお、ステップＳ６０で抽出した素子値（ＲＬＧＣ）を種々の分析ツールを用いて分析するステップを設けてもよい。これにより、設計した回路基板の電気的特性を評価する指標を得ることができる。例えば、導出した素子値を用いて、さらに回路行列（例えば、Ｓ行列）を演算するステップ（回路解析ステップ）を含むこともできる。回路行列は、当業界で良く用いられるＳ行列の他、例えば、Ｚ行列、Ｙ行列、Ｆ行列、Ｔ行列を用いることができる。なお、Ｚ，Ｙ，Ｆ，Ｔパラメータ（すなわち、Ｚ行列、Ｙ行列、Ｆ行列、Ｔ行列を構成するパラメータ）とＳパラメータ（すなわち、Ｓ行列を構成するパラメータ）とは相互に変換可能である。【０１０２】
この回路行列を演算する前に（すなわちステップ６０と回路解析ステップとの間で）、ステップＳ６０で導出した素子値に対して、更なる素子の無視を実行してもよい。すなわち、導出した素子値に対する閾値ａを設けて、この閾値aよりも小さな素子値を無視するように設定することもできる。例えば、図７（ｃ）において導出したＣの素子値に対し、閾値ａ＝０．２μＦよりも小さな素子値を持つ素子を無視する（すなわち０置換する）と、図７（ｄ）に示すようになる。この処理によってＣ行列式の０要素はますます増大する。これにより、回路行列の演算に用いるＣ行列の０要素をさらに増大させることができ、それゆえ回路行列の演算を高速に行うことができる。なお、素子値によって素子の無視を行う場合には、各セル間に設定した相互Ｃ素子だけでなく、各セルに設定した自己Ｃ素子も無視され得る。つまり、上記構成では、行列式の非対角要素に加えて対角要素も０置換することができ、それゆえ回路行列の演算に費やす時間は一層短縮される。【０１０３】
なお、導出した素子値は、回路行列（例えば、Ｓ行列）を演算するために用いるだけでなく、種々の分析に用いることもできる。例えば、導出した素子値からネットリストを作成してもよいし、あるいは、等価回路を作成してもよい。導出した素子値を用いて等価回路モデルを作成する場合には、集中定数回路として更に回路計算処理をすることもできる。【０１０４】
本実施の形態の回路解析方法は、例えば、図１０に示した回路解析装置によって実行することができる。図１０は、本実施の形態にかかる回路解析装置をコンピュータ１００によって実現した実施の形態の概略構成を示すブロック図である。図１０に示すように、コンピュータ１００は、ＣＰＵ（演算装置）１１０，ＲＯＭ１２０，ＲＡＭ１３０，ＨＤＤ（記憶装置）１４０を備えている。また、コンピュータ１００は図示しないインタフェースによってディスプレイ（Ｄｉｓｐｌａｙ）１５０、キーボードおよびマウス（入力装置）１６０と接続されており、ＣＰＵ１１０は当該インタフェースを介して各種の表示を行わせるためのデータをディスプレイ（Ｄｉｓｐｌａｙ）１５０に対して出力する。ディスプレイ（Ｄｉｓｐｌａｙ）１５０はこのデータを取得して各種の表示を行う。また、ＣＰＵ１１０は前記インタフェースを介してキーボードおよびマウス（入力機器１６０）からの信号を取得して当該入力機器１６０による操作内容に応じた処理を行う。【０１０５】
ＣＰＵ１１０は、ＲＡＭ１３０をワークエリアとしてＲＯＭ１２０，ＨＤＤ１４０に記録されたプログラムを実行可能である。本実施の形態においては、このプログラムの一つとして干渉解析プログラム３００を実行可能である。本実施の形態において、干渉解析プログラム３００は、種々の電気機器に内蔵する回路基板を解析する機能を備えており、ＨＤＤ１４に記録される配線データ２００を利用して回路基板に形成する配線パターン、基板に実装する各種部品等のレイアウトを決定する作業を支援する。【０１０６】
配線データ２００は、基板データ２１０とレイアウトデータ２２０と部品データ２３０とを含んでいる。基板データ２１０は回路装置の大きさや構造、材料を示すデータである。また、設計対象となっている回路装置が多層基板のときには、各層ごとの構成や各層の材料定数などを示すデータも含む。レイアウトデータ２２０は基板に形成する配線のレイアウトを示すデータであり、例えば、配線パターンの形状データ（原点座標、パターン長、パターン幅等）である。解析対象が多層基板の場合には、各層ごとの配線パターンの形状データを含む。部品データ２３０は、回路装置の回路を構成する各種部品の特性を示すデータである。【０１０７】
干渉解析プログラム３００は、予め作成されたこれらのデータあるいは回路設計の過程で生成したこれらのデータに基づいて所望の回路基板の干渉解析を行う。このため、干渉解析プログラム３００は、回路基板に形成される配線データ２００を取得する配線データ取得部３１０と、配線をメッシュ分割してセル及びブランチを設定する基本回路図作成部３２０と、各セル及び各ブランチに設定された素子に対して当該素子を無視する範囲を設定する干渉解析設定部３３０と、素子を無視する範囲の設定に基づいて結合無視を実行する結合無視処理部３４０と、各セル及び各ブランチに設定された素子値を導出する回路定数導出部３５０と、導出した各素子値を出力する回路定数出力部３６０を備えている。【０１０８】
なお、この干渉解析プログラム３００は、コンピュータ１００で読み出し可能な記録媒体（例えば、光記録媒体、磁気記録媒体、光磁気記録媒体、フラッシュメモリなど）に記録することができる。さらに、回路基板解析装置は、ＣＡＤ装置のコンピュータ構成を利用して構築することも可能である。そのようにすると、ＣＡＤ動作と回路基板の解析動作とを一つの装置で実行することが可能となる。また、回路基板解析装置は、回路配線のシミュレーションを実行しているので、その意味においては回路シミュレータと称することもできる。【０１０９】
次に、図１１も加えて、本実施の形態の回路基板の解析方法についてさらに説明する。図１１は、本実施の形態の解析方法の一例を説明するためのフローチャートである。なお、この回路基板の解析方法は、回路基板解析処理を含む配線基板の設計方法としても用いることが可能である。【０１１０】
まず、回路基板に形成される配線のレイアウトを作成し（ステップＳ４１０）、レイアウトの読み込みを行う（ステップＳ４１２）。このステップは、配線データ取得部３１０が行う。具体的には、配線データ取得部３１０は、基板のレイアウトを作成するための指示を受け付けて基板データ２１０とレイアウトデータ２２０と部品データ２３０とを生成する。すなわち、キーボードやマウス等の入力装置１６０における入力を受け付けて、その入力に応じて回路基板のレイアウトを示す画像データを生成し、その結果をディスプレイ（Ｄｉｓｐｌａｙ）１５０に表示させるとともにそのレイアウトを示すデータをレイアウトデータとしてＨＤＤ１４０に記録する。なお、本実施の形態では、最初の解析時には部品データ２３０を読み込まない。つまり、最初は基板データ２１０とレイアウトデータ２２０とに基づいて基板のレイアウトを作成して解析を行い、２周目以降の解析では、さらに部品データを加えて基板のレイアウトを作成する。【０１１１】
なお、配線データ取得部３１０は、予め作成されてＨＤＤ１４０に記録された基板データ２１０とレイアウトデータ２２０と部品データ２３０とを取得して、回路基板のレイアウトを示す図として表示させてもよい。すなわち、基板データ２１０とレイアウトデータ２２０と部品データ２３０とを取得してレイアウトを作成し、ディスプレイ（Ｄｉｓｐｌａｙ）１５０に出力する。この結果、ディスプレイ（Ｄｉｓｐｌａｙ）１５０上には基板のレイアウトが表示される。【０１１２】
次に、ステップＳ４１２で取得した配線をメッシュ分割する（ステップＳ４２０）。メッシュ分割は、メッシュ条件に基づいて行われる。メッシュ条件とは、例えば、解析周波数（または周波数ポイント）やメッシュ密度（またはメッシュ数）などである。設定し得るメッシュ密度は、好ましくは解析周波数の波長λに対して１／３０程度であればよい。なお、メッシュ条件は、解析対象となる回路基板の形状や種類等にあわせて適宜適当なものを設定することができる。【０１１３】
次に、セルとブランチとを設定する（ステップＳ４２２）。ステップＳ４２０及びステップＳ４２２は基本回路図作成部３２０が実行する。すなわち、基本回路図作成部３２０は、入力装置１６０におけるメッシュ条件の入力を受け付けて、回路基板の配線をメッシュ分割してレイアウトベースのセルを設定し、その結果をディスプレイ（Ｄｉｓｐｌａｙ）１５０に表示させるとともに、セル間の接続状態から結合関係を特定し、（すなわち、設定条件Ｊに基づいて自己素子及び相互素子を設定し）、等価回路モデル化した基本回路図を作成する。【０１１４】
なお、この例では、メッシュ分割（ステップＳ４２０）と等価回路モデルの構築（ステップＳ４３０）とを別々に実行しているが、これらのステップを同時に実行してもよい。すなわち、配線をメッシュ分割するのと同時に等価回路モデルも作成するような構成にすることも可能である。【０１１５】
次のステップＳ４３０では解析対象領域を指定する。解析対象領域とは、読み込んだ配線のレイアウトが含まれる領域のうち実際に解析する領域のことである。つまり、本実施の形態の回路解析装置では、取得した全ての配線レイアウトに対して解析を行うのではなく、配線の一部分を選択的に取り出して局所的な解析処理をすることもできる。解析対象領域は、回路基板の全ての配線を含む領域であってもよいし、回路基板の一部の配線を含む領域であってもよい。また、解析対象領域の指定は、セル単位で行ってもよく、例えば、複数のセルを選択してグループ化し解析対象領域とすることもできる。あるいは外部信号を入出力するポートを基準として解析対象領域を指定してもよい。これにより、回路基板の特定部分の等価回路を作成したり、特定の要素（セル）間の干渉を抽出したりすることもできる。解析対象領域の指定は、干渉解析設定部３３０が実行する。すなわち、干渉解析設定部３３０は、回路基板の配線が含まれる領域の少なくとも一部を解析対象領域として選択することが可能なプローピング機能を有する。【０１１６】
次に、干渉範囲の設定を行う（ステップＳ４３２）。干渉範囲とは、各セル間及び各ブランチ間に設定した相互素子（ＬＣＧ）を考慮する範囲のことである。換言すると、このステップでは、相互素子（ＬＣＧ）を無視する範囲が設定される。干渉範囲は、種々の情報に基づいて設定し得るが、本実施の形態では、各セル間の物理的な距離を基に設定している。すなわち、ここでは、相互素子を無視する基準となる干渉範囲距離ｄを設定する。例えば、回路基板の設計者は、対象セルとの距離が０．２ｍｍ未満の場合に相互素子を考慮して解析したいのであれば、干渉範囲距離ｄとして０．２ｍｍを入力すればよく、もっと広い範囲まで相互素子を考慮したいのであれば、例えば１ｍｍを入力してもよい。あるいは、干渉範囲距離ｄとして０ｍｍを入力することもできる。この場合には、各セル間及び各ブランチに設定した相互素子を全く考慮せずに解析処理を実行するので、演算時間を大幅に短縮できる。干渉範囲領域の設定は、入力装置における入力を受け付けて干渉解析設定部３３０が実行する。そして、干渉解析設定部３３０は、設定した干渉範囲距離ｄをＲＡＭ１３０に記憶する。【０１１７】
なお、干渉範囲を設定した後、さらに出力形式を指定するステップを設けてもよい（ステップＳ４３４）。このステップでは、導出した各素子値を最終的にどの形式で出力するのかを選択することができる。例えば、本実施の形態では、ネットリスト形式か、あるいはＳパラメータ形式かを選択することができる。【０１１８】
次に、干渉範囲の設定（干渉範囲距離ｄ）に基づいて素子の無視を実行する（第１の素子無視処理ステップ）。この素子無視の処理は、素子無視処理部３４０が行う。まず、素子無視処理部３４０は、各セル間の最短距離がステップＳ４３２で設定した干渉範囲内か否かを判定する（ステップＳ４５０）。具体的には、素子無視処理部３４０は、ＲＡＭ１３０に記録した干渉範囲距離ｄを読み出し、該干渉範囲距離ｄと各セル間の最短距離とを比較し、各セル間の最短距離が干渉範囲距離ｄよりも小さいか否かを判定する。続いて、素子無視処理部３４０は、各セル間の最短距離が干渉範囲距離ｄよりも小さくないと判断した各セル間の相互素子に対して、素子無視の処理を実行する（ステップＳ４４２）。素子無視処理の一例を挙げると、図７（ｂ）に示したように、各素子の群からなる行列式に対して、結合関係が考慮されないセル間に設定した相互素子を０に置換する処理である。【０１１９】
次に、各素子の群からなる行列式を用いて解析処理を実行し（ステップＳ４５０）、等価回路モデルを用いて設定した素子（ＲＬＧＣ）の値を導出する（ステップＳ４６２）。ここで、解析処理手法としては特に限定されず、Ｍｏｍｅｎｔ法、ＰＥＥＣ（Partial Element Equivalent Circuit）法など、種々の手法を採用可能である。あるいは、Ｇｒｅｅｎ関数の準静的な近似を用いることもできる。Ｇｒｅｅｎ関数の準静的な近似を用いた場合は、解析処理を著しく高速化することができる。この解析処理により、各素子（ＲＬＧＣ）の値を具体的に導出することができる。【０１２０】
次に、導出した素子値（回路定数）を出力する（ステップＳ４６０）。素子値の出力は、回路定数出力部３６０が行う。すなわち、回路定数出力部３６０は、導出した素子値に基づいてディスプレイ（Ｄｉｓｐｌａｙ）１５０上に素子値を表示する。このディスプレイ（Ｄｉｓｐｌａｙ）１５０上の表示は、ステップＳ４３４において指定した出力形式で実行される。例えば、ステップＳ４３４において回路基板の設計者がネットリスト形式の出力を選択した場合には、回路定数出力部３６０は、導出した素子値を用いてネットリストを作成し、該ネットリストをディスプレイ（Ｄｉｓｐｌａｙ）１５０に表示する。あるいは、Ｓパラメータ形式の出力を選択した場合には、回路定数出力部３６０は、Ｓパラメータ形式でディスプレイ（Ｄｉｓｐｌａｙ）１５０に表示することもできる。この場合、回路定数出力部３６０は、さらに回路行列（ここではＳ行列）を演算するステップを含む。すなわち、回路定数出力部３６０は、導出した各素子値を用いて回路行列（Ｓ行列）を演算し、演算で得たＳパラメータをディスプレイ（Ｄｉｓｐｌａｙ）１５０に表示する。表示されるＳパラメータの一例を挙げると、例えば、フィルタ回路素子が形成された回路基板を解析する場合には、フィルタ特性を評価するための指標として「Ｓ２１」パラメータを表示することができる。あるいは、導出した素子値を用いて等価回路を作成し、この等価回路をディスプレイ（Ｄｉｓｐｌａｙ）１５０に表示することもできる。むろん、解析過程で得られる値やその値から算出される他の値を表示しても良い。ディスプレイ（Ｄｉｓｐｌａｙ）１５０の画面には、解析対象となる回路基板の特性等に合わせて好適なものを表示させることができる。また、導出したＳパラメータに基づいて、レイアウト上に電流分布等も表示させることも可能である。【０１２１】
さらに、回路定数出力部３６０は、導出した素子値を回路定数データとして記憶装置（例えばＨＤＤ１４０やＲＡＭ１３０）に記憶する。記憶装置に記憶され回路定数データは、次回以降の回路基板の解析処理時に再利用することができる。すなわち、ステップＳ３５０において回路定数を導出する際に、回路定数導出部３５０は、記憶装置に記憶された回路定数データを読み出し、行列式を構成する未定の素子を既定の素子値に置換する。例えば、一度目の解析結果で０．２ｐＦが既定されたＣ素子には、２度目の解析時には０．２ｐＦの素子値が代入される。【０１２２】
このように、一度導出した素子値を記憶して再利用することにより、行列式における未知のパラメータ数を減らすことができ、それゆえ解析処理に費やす時間を一層短縮することが可能となる。この処理は、同一の配線レイアウトに対して干渉範囲を少しずつ広げながら解析をしたい場合や、同一の配線レイアウトに対して解析対象範囲を変更しながら解析を行いたい場合に有効となる。例えば、初回の解析時に干渉範囲距離ｄを０ｍｍとして結合を全く考慮せずに回路定数を求め、次回以降の解析時に干渉範囲距離ｄを０．２ｍｍ、０．４ｍｍ・・・と順次干渉範囲を広げながら解析する場合には、上記回路定数の再利用により解析処理時間を大幅に短縮することができる。【０１２３】
以上のように、本実施の形態によれば、干渉範囲を設定して配線間干渉に影響の少ない素子を無視した後に解析処理を行うことができる。従って、高速な解析処理を実現することができる。また、抽出した素子値を次回以降の解析に再利用することができるので、解析処理時間をさらに短縮することができる。また、全ての配線レイアウトに対して解析を行うのではなく、配線の一部分を選択的に取り出して解析処理をすることもできる。【０１２４】
なお、上述した例では、ステップＳ４３２における干渉範囲は、各セル間の物理的な距離を基に設定されるが、さらに、導出した素子値を基に干渉範囲を設定することもできる。【０１２５】
素子値により干渉範囲を設定する場合について、図１２を参照しながら説明する。図１２は、別の実施の形態における解析方法の一例を説明するためのフローチャートであり、図１１に示したフローチャートとは、各セル間の距離だけでなく素子値によっても干渉範囲の設定がなされる点において異なる。従って、図１１に示したフローチャートと同一のステップには同一の符号を付し、その重複した説明を省略する。【０１２６】
図１２に示したフローチャートでは、ステップＳ４３２で設定する干渉範囲は、各セル間の物理的な距離及び各素子値を基に設定される。すなわち、ステップＳ４３２では、素子を無視する基準となる干渉範囲距離ｄと、同じく素子を無視する基準となる素子値の閾値ａとを設定する。例えば、回路基板の設計者は、Ｃ素子の回路定数に相当する素子値が０．５ｐＦを超える場合に結合を考慮するように設定するのであれば、閾値ａとして０．５ｐＦを入力すればよい。この設定では、０．５ｐＦ以下の結合は全て無視される。このとき、干渉解析設定部３３０は、入力装置における入力を受け付けて、設定した干渉範囲距離ｄ及び閾値ａをＲＡＭ１３０に記憶する。【０１２７】
閾値ａによる素子の無視は、ステップＳ４５２にて素子値を導出した後に実行される（第２の素子無視処理ステップＳ４７０）。すなわち、素子無視処理部３４０は、ＲＡＭ１３０に記録した閾値ａを読み出し、閾値ａと導出した素子値とを比較し、導出した素子値が閾値ａよりも小さいか否かを判定する。そして、素子無視処理部３４０は、閾値ａよりも小さいと判断した素子値を持つ素子を無視する（すなわち０置換する）。例えば、図７（ｃ）に示したＣ行列において、閾値aを０．２ｐＦに設定すると、図７（ｄ）に示すように、０．２ｐＦ以下の素子値は０に置き換わる。この処理により、０．２ｐＦ以下であった１１個の素子値が０となる。【０１２８】
次に、導出した素子値を用いて行列回路演算を行い、Ｓパラメータを導出する（ステップＳ４６２）。このとき、導出した素子値の一部は０要素となっているので、演算に要する時間は短くてすむ。すなわち、素子値に閾値ａを設定すると、導出した素子値の群からなる行列式の一部を０置換することができ、それゆえ素子値を用いてＳパラメータを求める場合には、高速な行列回路演算処理を行うことができる。すなわち、上述した素子値の閾値ａによる干渉範囲の設定は、ディスプレイ（Ｄｉｓｐｌａｙ）１５０上に解析結果をＳパラメータ形式で出力する（ステップＳ４６４）場合において特に有効となる。【０１２９】
なお、本発明者は、本実施の形態に係る回路基板の解析方法（例えば、図１２のフローチャートによる解析方法）の効果を確認するために、図１３（ａ）に示すローパスフィルタの理想回路素子を用いて、図１３（ｂ）に示す配線レイアウト（配線寸法：１．６ｍｍ×５．６ｍｍ）を作成し、典型的な電磁界解析を行ったときの解析時間と、干渉範囲距離ｄを０．２ｍｍに設定して本実施の形態の解析処理を行ったときの解析時間と、干渉範囲距離ｄを０ｍｍに設定して本実施の形態の解析処理を行ったときの解析時間とを測定する実験を行った。【０１３０】
その結果、典型的な電磁界解析では解析時間が８分であるのに対し、本実施の形態の解析処理では解析時間がそれぞれ８秒（ｄ＝０ｍｍ）及び１０秒（ｄ＝０．２ｍｍ）となり、本実施の形態の解析方法により、解析処理時間を大幅に短縮できることが確認することができた。なお、ｄ＝０ｍｍの時の方がｄ＝０．２ｍｍの時よりも解析時間が短いのは、演算に使用した行列式において、ｄ＝０ｍｍの時の方が０要素が多くなるからである。具体的には、ｄ＝０．２ｍｍではＣ行列の０要素数が１５０００個、Ｌ行列の０要素数が６００００個であるのに対し、ｄ＝０ｍｍではＣ行列の０要素数が１８０００個、Ｌ行列の０要素数が７００００個となり、干渉範囲距離ｄを０に近づけるほど行列式は対角行列化し、それゆえ解析時間も短縮できることが確認できた。この際の解析条件としては解析上限周波数６ＧＨｚとしてメッシュサイズはλ／３０と設定した。【０１３１】
また、このようにして解析した結果を図１４に示す。ここでは、フィルタ特性を評価するための指標としてＳパラメータ形式（Ｓ２１）で出力した解析結果を示している。図中のラインＬ０は典型的な電磁界解析における解析結果を表し、ラインＬ１はｄ＝０ｍｍの時の解析結果を表し、ラインＬ２はｄ＝０．２ｍｍの時の解析結果を表す。典型的な電磁界解析で得たラインＬ０に対して、ｄ＝０ｍｍのラインＬ１は大きく外れているものの、ｄ＝０．２ｍｍのラインＬ２はラインＬ０とよく一致している。つまり、干渉範囲距離ｄを０．２ｍｍ以上に設定しておけば、典型的な電磁界解析とあまり遜色のない解析精度を実現できることが分かる。【０１３２】
なお、本実施の形態の解析方法では、図１３のような簡単な構成の回路基板よりも複雑な構成の回路基板を解析すると、さらに顕著な効果を得ることができる。例えば、図１５に示すようなアンテナスイッチモジュールの理想等価回路４００をＣＡＤでレイアウト設計すると、図１６に示す多層基板５００となる。このように１８層からなる複雑な多層基板５００が解析対象となる場合には、典型的な電磁界解析では配線パターンが複雑化しすぎて解析時間が膨大なものとなっていたが、本実施の形態の解析装置を用いれば、高速で（例えば、１２０min）、且つ、高い解析精度を維持した解析を行うことができる。あるいは各層の一部の領域（例えば、図中「５０１」）を選択的に解析することもできる。また、本実施の形態の解析方法では、半導体パッケージ（例えば、ＢＧＡパッケージ）等も解析することもできる。本発明者は、本実施の形態の解析方法を用いてＢＧＡパッケージ用のグランドプレーンの解析も行った。【０１３３】
なお、本実施の形態の回路基板の解析方法を行った後、引き続き回路基板の設計方法を実行し、さらに設計された回路基板を製造することも可能である。また、回路基板の設計方法の一工程として実行するだけでなく、本実施の形態の解析方法を単独で実行することもできる。なお、典型的な回路基板の設計方法では、まず、電子機器としての基本的な仕様（機能、性能等）を決定し、次に、この仕様を実現するための回路（論理回路図）を作成し、次いで、完成した論理回路図に対してシミュレーションを繰り返し行い、動作に問題がなければ、ＣＡＤを使用して実際の素子と配線パターンとなるレイアウト設計を行い、その後、マスクを作成する。本実施の形態の解析方法は、前記レイアウト設計における一ステップとして実行することができる。なお、本実施の形態の解析方法を含む設計方法により作成したマスクを用いて、さらに回路基板を製造することもできる。【０１３４】
以上、本発明を好適な実施の形態により説明してきたが、本発明においては、解析処理前に配線干渉に影響し得る素子（ＲＬＧＣ）を特定し、各素子の一部を無視して解析を行うことができればよく、こうした記述は限定事項ではなく種々の改変が可能である。例えば、上述の実施の形態においては、セル・ブランチの設定条件Ｊに基づいて等価回路モデルを構築し素子を特定しているが、配線干渉に影響し得る素子を特定できるのであれば、設定条件Ｊによる等価回路モデルだけに限らず、その他の設定条件を各セル及び各ブランチに課して別の等価回路モデルを構築しても良い。【０１３５】
また、上述の回路基板の解析フローにおいては、他の任意のステップを追加することが可能である。例えば、モジュールなどを解析する際には図１２のＳパラメータ出力後、他のＳパラメータ、あるいは任意の回路を接続し、特性を表示することを行ってもよい。【０１３６】
さらに、上述の実施の形態においては、解析対象となる回路基板はプリント基板であったが、プリント基板だけに限らず、例えば、部品内蔵基板、半導体集積回路基板等を含めた種々の回路基板に対して本発明による解析方法を適用することができる。【０１３７】
また、上述の実施の形態においては、コンピュータ１００にて配線データ２００を作成する構成を採用していたが、配線データ２００の一部または全てを他のコンピュータ等で作成し、このデータを使用して回路基板を解析する構成を採用しても良い。この構成においては、例えば、部品のメーカーが作成した各部品のデータベースを利用可能であり、また、回路基板の一部を設計変更する際に、作成済みのデータを流用して回路基板を解析することが可能であり、基板設計上の労力が低減される。【０１３８】
さらに、上述のコンピュータ１００においては、基板の設計者が利用するコンピュータ１００にて干渉解析プログラム３００を実行し、回路基板を解析する構成としていたが、異なるコンピュータの連携によって本発明を実現しても良い。例えば、第１のコンピュータからネットワークを通じて配線データ２００等を第２のコンピュータに送信し、回路基板の解析後に得られたデータ（例えば、抽出した素子値からなるネットリスト）を第２のコンピュータから第１のコンピュータに送信する。この構成によれば、第１のコンピュータにおいては、干渉解析プログラム３００の一部、例えば、データの入力や解析結果を表示するモジュールを備えるのみで本発明を利用することが可能になる。【０１３９】
なお前記実施の形態では、回路基板すなわち、プリント配線基板の解析について説明したが、回路基板に限定されることなく、半導体集積回路（ＬＳＩ）の各素子のレイアウトや配線においても適用可能であり、解析スピードと解析精度との両方を向上することが可能となる。ＬＳＩの場合にも、回路基板と同様に解析することが可能である。
【産業上の利用可能性】
【０１４０】
本発明によれば、解析処理時間を大幅に短縮することができる回路基板の解析方法及び解析装置を提供することができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【手続補正書】
【提出日】平成21年1月20日(2009.1.20)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回路装置の解析装置、解析方法、解析プログラムおよび電子媒体に関し、特に、各種電子機器に用いられる回路装置の電磁界解析方法に関する。
【背景技術】
【０００２】
プリント基板（配線基板）の設計は、コンピュータを利用したプリント基板ＣＡＤ（Computer Aided Design）によって行われることが多い（例えば、特許文献１）。ＣＡＤ装置を用いたプリント基板の設計は、自動化されている部分も多いが、熟練した設計者でなければ、適切な設計を行うことができないことが多いこともまた事実である。
【０００３】
高周波回路のプリント基板設計においては、配線間の干渉が伝送特性に大きな影響を与える場合がある。しかし、配線間の干渉量は、電磁界解析により複雑な計算によって、配線の特性を求めることが要求され、教科書的な単純な配線モデルを解析するのと異なり、実際に行われる複雑な配線設計においては配線間の干渉量を考慮することが困難であることが多い。そして、有限の作業時間内にその計算を実行することが事実上不可能な場合も数多く存在している。
【０００４】
それゆえ、配線間の干渉量の考慮は、電磁界解析ではなく、熟練した設計者のいわば勘によって行われることが多く、または、配線間の干渉量を考慮せずにトライアンドエラーにより実行させることが多いのが実情である。
【特許文献１】特開平１０−２１４２８１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
配線間の干渉量を電磁界解析で求める場合、解析対象の配線が例えば図１７（ａ）に示すような配線パターン１０００（すなわち、現実に使用される複雑な配線パターン）のときでは、そのままでは電磁界解析は行うことができない。したがって、配線パターン１０００の全体は、図１７（ｂ）に示すようにメッシュ状（「２０００」）に分割され、分割後の各セルにおける解析モデルを電磁界解析し、そして、個々のセル同士の相互作用を計算して、全体の電磁界解析が完了する。この全体の電磁界解析の結果から、配線間の干渉量を求める。
【０００６】
しかしながら、図１７（ａ）に示したような構造が複雑な配線パターン１０００（この例は、多層基板の内層の一枚の配線パターン）の場合、図１７（ｂ）に示したように分割数が増大し、その結果、計算時間が膨大になってしまう。したがって、現実的な作業時間内に電磁界解析が終了しないケースが多発するか、今日の最先端の配線基板の場合、全てのケースで終了しないことが起こり得る。
【０００７】
本発明者の検討によると、解析を行おうとする配線基板が多層基板であり、その基板寸法が４０ｍｍ×４０ｍｍの８層基板で、ネット数（部品間を接続する配線数）が５５０で、層間を電気的に接続するビアの数が５０００の場合、次のような結果が予測された。すなわち、ＣＰＵに３ＧＨｚ動作のＰｅｎｔｉｕｍ（登録商標）４プロセッサと２Ｇバイトのメモリを用いてモーメント法による電磁界解析をおこなうと、周波数ポイントを２０ポイントについて行った場合では、解析を行いたい構造に対して必要となる物理メモリがコンピュータのメモリ量をオーバーするため、解析不可能であることが推論付けられた。仮に、そのメモリ量の制限をクリアできたとしても、解析を実行するためには、最低でも５００時間以上必要となることが予想された。 
【０００８】
さらに、周波数ポイントが増えれば増えるほど当然、処理時間ないし処理データ量は増大する。加えて、電磁界解析は一度で終わるだけではなく、配線基板を改良するごとに実行するので、非常に単純な構造の配線基板はともかく、現実問題として、電磁界解析によって配線間の干渉量を求めることは極めて時間がかかり、場合によっては有限時間内に解析が完了しないこともあった。
【０００９】
その一方で、周波数ポイントを減らしたりメッシュの分割サイズを大きくしたりすれば、解析時間を短くして無理やり電磁界解析を行うことはできるが、電磁界解析の結果から得られる配線間の干渉量の精度は悪化し、必要とされる精度が十分に得られない場合が生じ得る。
【００１０】
このように、現実的に使用し得るレベルには高精度な電磁界解析を行おうとすると解析時間が全然足りず、その一方で解析スピードを上げるべく電磁界解析を荒く行おうとすると解析精度が犠牲となって必要な精度が得られない等、解析スピードと解析精度との両方のバランスをとるのが非常に難しかった。
【００１１】
このことは、プリント配線基板の解析だけでなく、半導体集積回路（ＬＳＩ）の各素子のレイアウトや配線においても同様の問題があり、解析スピードと解析精度との両方を向上するのは極めて困難であった。
【００１２】
本発明はかかる点に鑑みてなされたものであり、必要とされる解析精度は維持しつつ、解析処理の時間を大幅に短縮することができる回路装置の電磁界解析方法を提供することにある。
【課題を解決するための手段】
【００１３】
本発明の回路装置の解析装置は、回路装置を構成する要素間の結合状態を算出する演算装置と、前記演算装置に接続された記憶装置と、前記演算装置に接続された入力装置とを備え、前記演算装置は、前記回路装置のレイアウトデータから、前記回路装置を複数の領域に分割する分割部と、前記分割部で分割された領域間での結合を無視する設定を実行する結合無視部とを含むことを特徴とする。
【００１４】
また本発明は、上記回路装置の解析装置において、前記演算装置は、前記回路装置のレイアウトにおける結合発生の場所を特定する結合特定部（ａ）と、前記結合発生のうち当該結合を無視する設定を実行する結合無視部（ｂ）と、を含む。
【００１５】
また本発明は、上記回路装置の解析装置において、前記分割部は、前記回路装置の配線領域をメッシュ分割して、各メッシュに行列式を付与し、行列式を生成するものであり、前記結合無視部（ｂ）は、前記行列式の非対角要素の少なくとも一部に０を置換するものである。
【００１６】
また本発明は、上記回路装置の解析装置において、前記結合無視部（ｂ）は、最低距離によって前記結合を無視する範囲を設定する機能を備えたものを含む。
【００１７】
また本発明は、上記回路装置の解析装置において、前記結合特定部（ａ）は、レイアウトレベルでの回路定数としての相互インダクタンスおよびキャパシタンスを表示する機能を備えたものを含む。
【００１８】
また本発明は、上記回路装置の解析装置において、前記記憶装置には、前記回路装置のレイアウトに基づくレイアウトデータが格納されたものを含む。
【００１９】
また本発明は、上記回路装置の解析装置において、前記結合特定部（ａ）は、前記回路装置のレイアウトに基づいて等価回路モデルを作成する機能を備えたものを含む。
【００２０】
また本発明は、上記回路装置の解析装置において、前記演算装置は、前記回路装置に形成される配線のデータを取得する配線データ取得部（Ａ）と、前記配線をメッシュ分割して、セルと、互いに隣接するセル間を接続するブランチとを設定する基本回路図作成部（Ｂ）と、各セルと各セル間及び各ブランチと各ブランチ間に設定された素子に対して、当該素子を無視する範囲を設定する干渉解析設定部（Ｃ）とを含むことを特徴とする。
【００２１】
また本発明は、上記回路装置の解析装置において、さらに、前記演算装置は、前記素子を無視する範囲の設定に基づいて素子の無視を実行する素子無視処理部（Ｄ）と、各セルと各セル間及び各ブランチと各ブランチ間に設定された前記素子の回路定数に相当する素子値を導出する回路定数導出部（Ｅ）とを含むことを特徴とする。
【００２２】
また本発明は、上記回路装置の解析装置において、前記基本回路図作成部（Ｂ）は、前記素子として、各ブランチが直列の抵抗及びインダクタンスを持つように設定し、各ブランチ間が相互インダクタンスを持つように設定し、各セルがグラウンドに対してキャパシタンス及びコンダクタンスを持つように設定し、そして、各セル間がキャパシタンス及びコンダクタンスを持つように設定する機能を有することを特徴とする。
【００２３】
また本発明は、上記回路装置の解析装置において、前記干渉解析設定部（Ｃ）は、各セル間の距離によって、前記素子を無視する範囲を設定することを特徴とする。
【００２４】
また本発明は、上記回路装置の解析装置において、前記干渉解析設定部（Ｃ）は、各セル間及び各ブランチ間に設定された前記素子値によって、前記素子を無視する範囲を設定することを特徴とする。
【００２５】
また本発明は、上記回路装置の解析装置において、さらに、前記干渉解析設定部（Ｃ）は、各セル及び各ブランチに設定された前記素子値によって、前記素子を無視する範囲を設定することを特徴とする。 
【００２６】
また本発明は、上記回路装置の解析装置において、前記素子無視処理部（Ｄ）は、行列式の一部の数値に０を置換することによって結合無視を実行することを特徴とする。
【００２７】
また本発明は、上記回路装置の解析装置において、前記セルは、外部の信号を入出力するためのポートを含む。
【００２８】
また本発明は、上記回路装置の解析装置において、前記干渉解析設定部（Ｃ）による前記範囲の設定は、前記入力装置を入力して実行されることを特徴とする。
【００２９】
また本発明は、上記回路装置の解析装置において、前記干渉解析設定部（Ｃ）は、前記回路装置の配線が含まれる領域の少なくとも一部を解析対象領域として選択することが可能なプローピング機能を有することを特徴とする。
【００３０】
また本発明は、上記回路装置の解析装置において、さらに、前記回路定数導出部（Ｅ）にて導出された前記素子値を用いて、回路行列を演算する回路解析部が設けられている。
【００３１】
また本発明は、上記回路装置の解析装置において、前記回路行列は、Ｓ行列である。
【００３２】
本発明は、回路装置のレイアウトデータから、前記回路装置を複数の領域に分割する分割部と、前記分割部で分割された領域間での結合を無視する設定を実行する結合無視部とを含み、回路装置を構成する要素間の結合状態を算出する演算装置と、前記演算装置に接続された記憶装置と、前記演算装置に接続された入力装置と、を備えた解析装置を用い、回路装置のレイアウトを解析する回路装置の解析方法であって、前記演算装置を用いて、回路装置のレイアウトにおける結合発生の場所を特定する結合特定ステップと、前記結合発生の場所から当該結合を無視する設定を実行する結合無視ステップとを含むことを特徴とする。
【００３３】
本発明は、上記回路装置の解析方法において、前記演算装置は入力装置と接続されており、前記結合無視ステップでは、前記入力装置の入力によって前記結合を無視する範囲を設定するものを含む。
【００３４】
また、本発明の回路装置の解析方法は、回路装置の配線レイアウトを解析する回路装置の解析方法であって、回路装置に形成される配線のデータを取得する配線データ取得ステップと、前記配線をメッシュ分割して、セルと、互いに隣接するセル間を接続するブランチとを設定する基本回路図作成ステップと、各セルと各セル間及び各ブランチと各ブランチ間に設定された素子に対して、当該素子を無視する範囲を設定する干渉解析設定ステップと、前記素子を無視する範囲の設定に基づいて、素子の無視を実行する第１の素子無視処理ステップと、各セルと各セル間及び各ブランチと各ブランチ間に設定された前記素子の回路定数に相当する素子値を導出する回路定数導出ステップとを含む。
【００３５】
また本発明は、上記回路装置の解析方法において、前記配線データ取得ステップは、前記回路装置のレイアウトに基づくレイアウトデータが格納された記憶装置から前記レイアウトデータを取得するステップを含む。
【００３６】
また本発明は、上記回路装置の解析方法において、前記干渉解析設定ステップは、前記回路装置の配線が含まれる領域の一部を解析対象領域として選択するステップを含む。
【００３７】
また本発明は、上記回路装置の解析方法において、前記素子を無視する範囲は、最低距離および結合素子値の少なくとも一方によって設定されることを特徴とする。
【００３８】
また本発明は、上記回路装置の解析方法において、前記第１の素子無視処理ステップは、各セル間の距離が、前記素子を無視する範囲内か否かを判定するステップを含む。
【００３９】
また本発明は、上記回路装置の解析方法において、前記回路定数導出ステップの後、さらに、前記素子を無視する範囲の設定に基づいて素子の無視を実行する第２の結合無視処理ステップを含む。
【００４０】
また本発明は、上記回路装置の解析方法において、前記第２の素子無視処理ステップは、前記回路定数導出ステップにて導出された前記素子値が前記素子を無視する範囲内か否かを判定するステップを含む。
【００４１】
また本発明は、上記回路装置の解析方法において、さらに、前記回路定数導出ステップにて導出された前記素子値を記憶装置に格納するステップを含む。 
【００４２】
また本発明は、上記回路装置の解析装置において、さらに、前記第２の素子無視処理ステップの後、前記素子値を用いて、回路行列を演算する回路解析ステップを含む。
【００４３】
本発明の回路装置の設計方法は、上記回路装置の解析方法を実行するステップを含む。
【００４４】
また、本発明は、上記回路装置の解析装置を用いて、回路装置の配線レイアウトを解析する回路装置の解析プログラムであって、回路装置のレイアウトにおける結合発生の場所を特定する結合特定機能と、前記結合発生のうち当該結合を無視する設定を実行する結合無視機能とを演算装置に実現させることを特徴とする。
【００４５】
本発明の回路装置の解析プログラムは、回路装置の配線レイアウトを解析する回路装置の解析プログラムであって、記憶装置に記憶された、回路装置に形成される配線のデータを取得する配線データ取得機能と、前記配線をメッシュ分割して、セルと、互いに隣接するセル間を接続するブランチとを設定する基本回路図作成機能と、各セルと各セル間及び各ブランチと各ブランチ間に設定された素子に対して、当該素子を無視する範囲を設定する干渉解析設定機能と、前記素子を無視する範囲の設定に基づいて、素子無視を実行する素子無視処理機能と、各セルと各セル間及び各ブランチと各ブランチ間に設定された前記素子の回路定数に相当する素子値を導出する回路定数導出機能とを演算装置に実現させることを特徴とする。
【００４６】
本発明の記憶媒体は、前記回路装置の解析プログラムが格納された記憶媒体である。
【００４７】
本発明において、回路装置とは、プリント配線基板などの回路基板だけでなく、半導体集積回路（ＬＳＩ）などの半導体集積回路装置も含むものとする。
【発明の効果】
【００４８】
本発明の基板回路の解析方法では、まず、回路装置に形成される配線のレイアウトを取得し、配線をメッシュ分割して、セルと、互いに隣接するセル間を接続するブランチとを設定し、その後、各セルと各セル間及び各ブランチと各ブランチ間に設定された素子に対して、当該素子を無視する範囲を設定し、解析処理を実行して各セルと各セル間及び各ブランチと各ブランチ間に設定された素子の回路定数に相当する素子値を導出している。つまり、設定した素子のうち配線間干渉に影響の少ない素子を予め無視した後に解析処理を実行する。これにより、干渉に影響の少ない素子を予め考慮せずに演算を行うことができ、それゆえに、ある程度の解析精度を維持しつつ高速な解析処理を実現することができる。その結果、典型的な電磁界解では対処できなかった複雑な配線パターンの解析や大規模解析を行うことが可能となる。また、処理時間を大幅に短縮することができるため、回路装置の設計へのフィードバックも容易になり、回路装置のレイアウトの最適化を図ることが可能となる。
【図面の簡単な説明】
【００４９】
【図１】（ａ）はメッシュ状に分割した配線パターン３０の平面図、（ｂ）は、セル及びブランチからなる等価回路モデルの一例を示す図、（ｃ）は回路基板上の配線パターンの斜視図
【図２】本発明の実施の形態における回路基板の解析装置を示す図
【図３】本発明の実施の形態における回路基板の解析方法を説明するためのフローチャート
【図４】（ａ）は本発明の実施の形態に係る取得した配線レイアウトの一例を示す図（ｂ）はメッシュ状に分割し、セルを設定した配線レイアウトの一例を示す図
【図５】図４（ｂ）に示した配線レイアウトを等価回路モデルで表現した図であり、（ａ）は素子Ｌの結合を説明するための図、（ｂ）は素子Ｃの結合を説明するための図
【図６】素子Ｌの群からなる行列式の一例を示す図
【図７】（ａ）〜（ｄ）は素子Ｃの群からなる行列式の一例を示す図であり、（ａ）はセル・ブランチの設定後の行列式を示す図、（ｂ）は距離による結合無視の実行後の行列式を示す図、（ｃ）は素子値の導出後の行列式を示す図、（ｄ）は素子値による結合無視の実行後の各状態における行列式を示す図
【図８】素子（ＣＧ）を導出する際の各セル間の距離による干渉範囲の設定について説明するための図
【図９】素子（ＲＬ）を導出する際の各セル間の距離による干渉範囲の設定について説明するための図
【図１０】本発明の実施の形態に係る回路基板の解析装置の構成を示すブロック図
【図１１】本発明の実施の形態に係る回路基板の解析方法の一例を説明するためのフローチャート
【図１２】本発明の別の実施の形態に係る回路基板の解析方法の一例を説明するためのフローチャート
【図１３】（ａ）はローパスフィルタの理想回路素子を示す回路図、（ｂ）は回路図を基に作成した配線レイアウトの一例を示す図
【図１４】図１３（ｂ）の配線レイアウトの解析結果を表すフィルタ特性を示す図
【図１５】アンテナスイッチモジュールの理想等価回路図
【図１６】多層基板５００を構成する各層を示す図
【図１７】（ａ）は、多層基板の内層の配線パターン１０００の平面図、（ｂ）は、それをメッシュ状に分割した配線パターン２０００の平面図
【符号の説明】
【００５０】
１２    配線
１４    セル
１６    ブランチ
３０    配線パターン 
３２    セル
３４    ブランチ
１００    コンピュータ（解析装置）
１１０    演算装置（ＣＰＵ）
１２０    ＲＯＭ
１３０    ＲＡＭ
１４０    ＨＤＤ
１５０    ディスプレイ（Ｄｉｓｐｌａｙ）
１６０    入力装置
１７０    干渉解析プログラム
２００    配線データ
２１０    基板データ
２２０    レイアウトデータ
２３０    部品データ
３００    干渉解析プログラム
３１０    配線データ取得部
３２０    基本回路図作成部
３３０    干渉解析設定部
３４０    結合無視処理部
３５０    回路定数導出部
３６０    回路定数出力部
４００    プログラム
５００    多層基板
【発明を実施するための形態】
【００５１】
以下、図面を参照しながら、本発明の実施の形態を説明する。以下の図面においては、説明の簡潔化のため、実質的に同一の機能を有する構成要素を同一の参照符号で示す。なお、本発明は以下の実施の形態に限定されない。
【００５２】
本発明者は、電磁界解析を用いて複雑な配線パターンの配線干渉を検証した結果、膨大な処理時間がかかることに対して、電磁界解析を実行する前に予め個々のセル同士の相互作用（結合発生の場所）を特定できるのであれば、配線干渉に大きく寄与する結合素子（例えば寄生容量Ｃ）を選択的に考慮して計算することができ、それゆえ、解析精度を損なうことなく解析処理時間を大幅に短縮できるとの知見を得た。本発明はこの知見に基づいてなされたものである。以下、これについてさらに説明する。
【００５３】
典型的な電磁界解析を経由する手法では、図１７（ｂ）に示したように配線をメッシュ状に分割し、分割された全ての個片（セル）に基づいて電磁界解析が実行され、膨大な処理時間が必要となる。
【００５４】
一方、本発明の実施の形態では、図１（ａ）に示すように、配線パターン３０をメッシュ状に分割してセル３２（例えば、３２ａ、３２ｂ、３２ｃ）を生成した後、図１（ｂ）に示すように、所定の素子（ＲＬＧＣ）が設定されたセル３２及びブランチ３４からなる等価回路モデルへと置換する。（ｃ）は配線パターンの斜視図の一例である。Ｌ１，Ｌ２はインダクタンス（Ｌ素子）、Ｃ１−Ｃ４はキャパシタンス（Ｃ素子）である。
次いで、その等価回路モデルに基づいて配線干渉への影響が少ない素子を無視した後、各素子の回路定数に相当する素子値を導出する解析処理が実行される。なお、この等価回路モデルの内容については後述する。 
【００５５】
以下、図面を参照しながら、本発明の実施の形態を説明する。以下の図面においては、説明の簡潔化のため、実質的に同一の機能を有する構成要素を同一の参照符号で示す。なお、本発明は以下の実施形態に限定されない。
【００５６】
図２を参照しながら、本発明の実施形態に係る回路基板の解析装置について説明する。図２は、本実施形態にかかる回路基板の解析装置１００の概略構成を示すブロック図である。回路基板の解析装置１００は、演算処理を行うＣＰＵ（演算装置）１１０と、ＣＰＵ１１０に接続する記憶装置と、ＣＰＵ１１０に接続する入力装置１６０とを備える。
【００５７】
ＣＰＵ１１０に接続する記憶装置は、プログラム等を記憶したＲＯＭ１２０と、ＣＰＵの作業領域等となるＲＡＭ１３０と、各種設定データ等を記憶したＨＤＤ１４０とを含む。また、入力装置１６０は、操作者の入力を受けるデバイスであり、例えば、キーボード、マウスなどである。なお、プログラムは、ＲＯＭ１２０に限らず、ＨＤＤ１４０やＲＡＭ１３０に記憶されていてもよい。
【００５８】
ＣＰＵ１１０は、ＲＡＭ１３０をワークエリアとしてＲＯＭ１２０，ＨＤＤ１４０に記録されたプログラムを実行可能である。本実施形態のＣＰＵ１１０は、例えばＲＯＭ１２０に格納されるプログラム４００により、図３に示した各ステップを実行することができる。すなわち、ＣＰＵ１１０と、ＲＯＭ１２０に格納したプログラム４００との協働動作によって、回路基板に形成される配線のデータを取得する配線データ取得部４１０と、回路基板のレイアウトにおける結合発生の場所を特定する結合特定部４２０と、結合発生のうち当該結合を無視する設定を実行する結合無視部４３０と、解析処理（例えば、Ｍｏｍｅｎｔ法による電磁界解析）を行う解析処理部４４０とが具現化される。
【００５９】
次に、図３も加えて、本発明の実施形態に係る回路基板の解析方法について説明する。図３は、本実施形態における回路基板の解析方法を説明するためのフローチャートである。
【００６０】
配線データ取得ステップ（Ｓ１００）では、解析対象となる回路基板に形成される配線のレイアウトデータを含む配線データを取得する。レイアウトデータは、例えば、配線パターンの形状データ（原点座標、パターン長、パターン幅等）である。多層基板の場合には、各層ごとの配線パターンの形状データを含む。この処理は、配線データ取得部４１０が実行する。具体的には、配線データ取得部４１０は、キーボードやマウス等の入力装置１６０における入力を受け付けて、その入力に応じて回路基板のレイアウトを示す画像データを生成し、その結果をディスプレイ（Ｄｉｓｐｌａｙ）１５０に表示させる。
【００６１】
次に、結合特定ステップ（Ｓ２００）では、配線データ取得ステップで生成した配線のレイアウトに基づいて、回路基板のレイアウトにおける結合発生の場所を特定する。この処理は、結合特定部４２０が実行する。すなわち、結合特定部４２０は、配線のレイアウトに基づいて、レイアウトにおける結合発生の場所を特定する。結合発生の特定は、種々の方法により行うことが可能であるが、本実施形態では、配線のレイアウトから等価回路モデルを作成して特定している。より詳細には、配線のレイアウトをメッシュ分割し、各メッシュ間に生じ得る結合（例えば、寄生容量）を等価回路モデル化して特定する。なお、作成し得る等価回路モデルについては後で詳細に説明する。
【００６２】
次に、結合無視ステップ（Ｓ３００）では、特定した結合発生のうち当該結合を無視する設定を実行する。結合を無視する設定は、例えば、行列式の非対角要素を０に置換することで実行される。この処理は、結合無視部４３０が実行する。つまり、結合無視部４３０は、特定した結合に対応する行列の非対角要素を０（ゼロ）に置換する。なお、ここでいう行列式は、電磁界解析に用いられる種々の行列式のことであり、例えば、Ｍｏｍｅｎｔ法におけるインピーダンス行列方程式Ｚであってもよいし、あるいはインピーダンス行列方程式Ｚから分割した各構成要素（ＬＧＣ）からなる行列式であってもよい。
【００６３】
また、回路基板の設計者は、結合を無視する範囲（つまり、何処の結合に対応する非対角要素を０置換するか）を任意で設定することができる。すなわち、結合無視部４３０は、キーボードやマウス等の入力装置１６０における入力を受け付けて、結合を無視する範囲を設定し、次いで、結合を無視する範囲の設定に基づいて、特定した結合に対応する行列の非対角要素を０に置換する。なお、本実施形態における結合を無視する範囲は、各メッシュ間の最低距離によって設定される。
【００６４】
次に、解析処理ステップ（Ｓ３００）では、解析処理（例えば、Ｍｏｍｅｎｔ法による電磁界解析）を行う。この処理は、解析処理部４４０が実行する。本実施形態の解析処理部４４０は、結合無視ステップ（Ｓ３００）にて０置換した行列式を用いて、この解析を行う。
【００６５】
上記構成では、０要素が多く対角行列に近づいた行列式を用いて各種の電磁界解析を行うことができるので、非常に短い時間で演算を完了することができる。つまり、本実施形態の回路基板の解析方法によれば、まず、回路基板のレイアウトにおける結合発生の場所を特定し、その後、結合発生のうち当該結合を無視する設定を実行するので、レイアウトに発生し得る結合を選択的に無視して解析処理を実行することができる。
【００６６】
典型的な電磁界解析では、配線干渉の結果としてのインピーダンスＺを導出することは可能であったが、解析前に寄生素子成分を分離することはできず、それゆえ全てのメッシュに対して解析を行う必要があった。その結果、解析処理に膨大な時間を費やし、配線パターンが複雑化すると解析が完了しないことさえ有り得た。これに対し、本実施形態では、結合発生の場所を予め特定することによって電磁界解析では事前に分離できなかった結合素子成分を分離することができ、それゆえ配線干渉にあまり寄与しない結合素子成分を選択的に無視して演算することができる。従って、解析処理の時間を大幅に短縮することができる。その結果、典型的な電磁界解では対処できなかった複雑な配線パターンの解析や大規模解析を行うことが可能となる。また、処理時間を大幅に短縮することができるため、回路基板の設計へのフィードバックも容易になり、回路基板のレイアウトの最適化を図ることが可能となる。
【００６７】
次に、図３を参照しながら、本発明の実施の形態に係る回路基板の解析方法について説明する。図３は、本実施の形態における回路基板の解析方法を説明するためのフローチャートである。
【００６８】
本実施の形態の回路基板の解析方法は、回路基板の配線レイアウトを解析する方法であり、回路基板に形成される配線のデータ（例えば、図１中の「３０」）を取得する配線データ取得ステップ（Ｓ１０）を実行し、その後、前記配線をメッシュ分割して、セル（図１中の「３２」）と、互いに隣接するセル間を接続するブランチ（図１中の「３４」）とを設定する基本回路図作成ステップ（Ｓ２０）を実行する。本実施の形態では、基本回路図作成ステップ（Ｓ２０）には、配線をメッシュ分割するステップ（Ｓ２２）と、セル及びブランチを設定するステップ（Ｓ２４）とが含まれている。なお、図１（ｂ）の等価回路モデルを用いて、セル及びブランチに設定する各素子（例えば、寄生容量Ｃなど）について簡単に説明すると、各ブランチ３４は、直列の抵抗（Ｒ）及び直列の自己インダクタンス（Ｌ）を持ち、各ブランチ３４間は、相互インダクタンス（Ｌ）を持つ。また、各セル３２は、グラウンドに対してキャパシタンス（Ｃ）及びコンダクタンス（Ｇ）を持ち、各セル３２間は、キャパシタンス（Ｃ）及びコンダクタンス（Ｇ）を持つ。
【００６９】
次いで、各セルと各セル間及び各ブランチと各ブランチ間にそれぞれ設定された各素子に対して、当該素子を無視する範囲を設定する干渉解析設定ステップ（Ｓ３０）を行った後、素子を無視する範囲の設定に基づいて、素子の無視を実行する素子無視処理ステップ（Ｓ４０）を実行する。最後に、各セルと各セル間及び各ブランチと各ブランチ間に設定された素子の回路定数に相当する素子値を導出する回路定数導出ステップ（Ｓ５０）を実行する。
【００７０】
以下、図３に加えて、図４〜図９を参照して、本発明の実施の形態に係る回路基板の解析方法をさらに詳しく説明する。
【００７１】
まず、図３に示すように、回路基板に形成される配線データを取得する（ステップＳ１０）。ここで取得される配線データは、配線をメッシュ分割して、セルと、ブランチとを設定することができるように設定されたデータであればよく、具体的には、回路基板に形成する配線のレイアウトを示すデータを含んでいればよい。
【００７２】
ステップＳ１０で得た配線レイアウトの一例を図４（ａ）に示す。ここでは、回路基板上に２本の配線（１２ａ及び１２ｂ）が平行に配置された例を示している。なお、各配線（１２ａ及び１２ｂ）の両端には、ポート（Ｐ１、Ｐ２、Ｐ３、Ｐ４）が設定されている。詳細には、配線１２ａの左端にポートＰ１が、配線１２ａの右端にポートＰ２が設定されている。また、配線１２ｂの左端にポートＰ３が、配線１２ｂの右端にポートＰ４が設定されている。ポート（Ｐ１〜Ｐ４）は、各配線（１２ａ及び１２ｂ）において外部からの信号を入出力する機能を有する。
【００７３】
次に、ステップＳ２０では、ステップＳ１０で得た配線をメッシュ分割する。メッシュ分割とは、回路基板上の配線を複数のエリアに分割してメッシュ状にすることである。メッシュの形状は、配線を複数のエリアに分割し得る形状であればよく、四角形状であってもよいし、三角形状であってもよいし、あるいは多角形状とすることもできる。例えば、図４（ｂ）の例では、各配線（１２ａ及び１２ｂ）は四角形状にメッシュ化されている。
【００７４】
次に、ステップＳ３０では、メッシュ分割された各個片をセルとして設定する。例えば、図４（ｂ）では、配線１２ａを２つにメッシュ分割して、それぞれセル１４ａ及びセル１４ｂを設定している。同様に、配線１２ｂも２分割し、セル１４ｃ及びセル１４ｄを設定している。さらに、セルの設定は、外部信号を入出力するポートに対しても実行される。すなわち、各ポートは、メッシュ分割に極小のセルとして扱われる。ポートに設定されるセルのサイズは、解析周波数によって適宜変更することができ、例えば、解析周波数の上限を６ＧＨｚとした場合、各ポートに一辺０．５ｍｍの正方形状のセルが設定される。具体的には、配線１２ａの各ポート（Ｐ１、Ｐ２）に対してセル１４ｅ及びセル１４ｆを設定し、配線１２ｂのポート（Ｐ３，Ｐ４）に対してセル１４ｇ及びセル１４ｈを設定している。
【００７５】
続いて、このようにして設定された各セルの物理的な接続状態に基づいて、互いに隣接するセル間にブランチを持つように設定する。このブランチの設定は、物理的なレイアウトベースではなく電気的な等価回路モデル（基本回路図）を構築して行われる。具体的には、以下の（１）〜（４）の設定条件Ｊに基づいてセル及びブランチからなる等価回路モデルを構築する。
【００７６】
＜セル・ブランチの設定条件Ｊ＞
（１）各ブランチは、自己素子として直列の抵抗（Ｒ）及び自己インダクタンス（Ｌ）を持つ。
【００７７】
（２）各ブランチ間は、相互素子として相互インダクタンス（Ｌ）を持つ。
【００７８】
（３）各セルは、自己素子としてグラウンドに対してキャパシタンス（Ｃ）及びコンダクタンス（Ｇ）を持つ。
【００７９】
（４）各セル間は、相互素子としてキャパシタンス（Ｃ）及びコンダクタンス（Ｇ）を持つ。
【００８０】
ここで、（２）及び（４）の設定による相互素子（ＬＣＧ）は、いわゆる寄生素子（又はカップリング素子）であり、レイアウトベースのセル間の接続状態から電気的特性に影響し得る相互作用（結合関係）を特定すべく設定したパラメータである。
【００８１】
また、（１）及び（３）の設定による自己素子（ＲＬＧＣ）は、セルあるいはブランチそのものが保有する電気的特性である。
【００８２】
より詳細には、本実施の形態では、解析手法としてモーメント法を使用しており、モーメント法では、隣り合うメッシュのセル間に対してｒｏｏｆｔｏｐ基底関数が定義される。このｒｏｏｆｔｏｐ基底関数に対して、電流Ｉ及び電圧Ｖを電磁界から求めるとインピーダンス行列方程式Ｚ（[Ｚ]・[Ｉ]＝[Ｖ]）が得られる。本実施の形態において設定する自己素子（ＲＬＧＣ）及び相互素子（ＬＣＧ）は、このインピーダンスＺを離散化して等価回路モデルとして解釈したものである。具体的には、自己素子に関しては、［Ｒｓ＋ｊωＬｓ＋１／（ｊωＣｓ）＋Ｇｓ］・［Ｉ］＝［Ｖ］の式を用いて分割され、相互素子に関しては、［ｊωＬｍ＋１／（ｊωＣｍ）＋Ｇｍ］・［Ｉ］＝［Ｖ］の式を用いて分割される。本実施の形態の解析方法では、設計したレイアウトを等価回路モデル化することによって、インピーダンスＺを各構成要素（ＲＬＧＣ）に分割し、その後、それぞれの構成要素を導出する。インピーダンスＺから分割した各構成要素（ＲＬＧＣ）を導出する方法は、例えば、分割したインピーダンス行列方程式を、各構成要素にｒｏｏｆｔｏｐ基底関数から求まる電流、電圧値に基づいてＲｓ等を導出する事により実現される。
【００８３】
図４（ｂ）に示したレイアウトを等価回路モデル化したものを図５（ａ）及び図５（ｂ）に示す。等価回路モデルを分かりやすく説明するために、インダクタンスＬ（図５（ａ））とキャパシタンスＣ（図５（ｂ））とに分けて示している。
【００８４】
図５（ａ）に示すように、ブランチ１６（１６ａ〜１６ｆ）は、隣接する２つのセル１４の間に設定される。各ブランチ１６は、セル１４同士を電気的に分岐するものであり、自己インダクタンス（以下、自己Ｌ素子と称する）を有する。この自己Ｌ素子は付随する電流基底関数による磁気的な自己結合を表す。図中のＬ１１、Ｌ２２、Ｌ３３、Ｌ４４、Ｌ５５、Ｌ６６が自己Ｌ素子に該当する。
【００８５】
さらに、各ブランチ１６の間には、寄生素子成分である相互インダクタンス（以下、相互Ｌ素子と称する）が設定される。例えば、ブランチ１６ａは、他のブランチ（１６ｂ〜１６ｆ）との間に相互Ｌ素子（Ｌ１２、Ｌ１３，Ｌ１４、Ｌ１５、Ｌ１６）を持つ。なお、ここでは、図を簡略化するために、その他の各ブランチ間における相互Ｌ素子は省略しているが、これについても同様に、それぞれ相互Ｌ素子を持つことに変わりない。このモデルにおいて、各ブランチが持つ自己Ｌ素子と、各ブランチ間が持つ相互Ｌ素子とを行列式で表すと図６に示す通りである。Ｌ行列を構成する各要素は、各ブランチ及び各ブランチ間に設定した各Ｌ素子が対応し、自己Ｌ素子は対角要素となり、相互Ｌ素子は非対角要素となる。この例では、全部で６個のブランチが設定されるため６×６のＬ行列となる。
【００８６】
また、図５（ｂ）に示すように、各セル１４は、グラウンドに対するキャパシタンス（以下、自己Ｃ素子と称する）を持ち、この自己Ｃ素子は付随する電流基底関数による電気的な自己結合を表す。図中のＣ１１、Ｃ２２、Ｃ３３、Ｃ４４、Ｃ５５、Ｃ６６、Ｃ７７，Ｃ８８が自己Ｃ素子に該当する。
【００８７】
加えて、各セル１４の間にも、寄生容量成分であるキャパシタンス（以下、相互Ｃ素子と称する）が設定される。図中のＣ１２、Ｃ１３、Ｃ１４、Ｃ１５、Ｃ１６、Ｃ１７，Ｃ１８が相互Ｃ素子である。その他のセル間が持つ相互Ｃ素子は省略して示してあるが、勿論ここにも相互Ｃ素子は設定されている。このモデルにおいて、各セルが持つ自己Ｃ素子と、各セル間が持つ相互Ｃ素子とを行列式で表すと図７（ａ）の通りである。Ｃ行列を構成する各要素は、各セル及び各セル間に設定したＣ素子がそれぞれ対応し、自己Ｃ素子は対角要素となり、相互Ｃ素子は非対角要素となる。このモデルでは、全部で８個のセルが設定されるので、８×８のＣ行列が作成される。なお、実際の解析処理に用いるＣ行列は、インピーダンスＺから逆数（１／Ｃ’）の形で分離されており、図７（ａ）に示した行列式は、分離した逆数（１／Ｃ’）をさらに逆行列変換したものである。
【００８８】
このようにして等価回路モデルを作成すると、図６のＬ行列式及び図７（ａ）のＣ行列式が表すように、寄生成分である相互Ｌ素子及び相互Ｃ素子を分離して表示することができる。つまり、配線干渉に寄与する相互素子を特定することができる。典型的な電磁界解析では、配線干渉の結果としてのインピーダンスＺを導出することは可能であったが、解析前に寄生素子成分を分離することはできず、それゆえ全てのメッシュに対して解析を行う必要があった。その結果、解析処理に膨大な時間を費やし、配線パターンが複雑化すると解析が完了しないことさえ有り得た。これに対し、本実施の形態では、等価回路モデル化することによって電磁界解析では事前に分離できなかった相互素子を分離することができ、それゆえ配線干渉にあまり寄与しない相互素子を選択的に無視して演算することができる。
【００８９】
配線干渉に寄与しない相互素子を選択する方法については、次のステップで説明する。なお、以下には、各セル間に設定した相互Ｃ素子を選択的に無視する場合について説明するが、その他の寄生成分である相互素子（ＬＧ）についても同様に無視することができる。
【００９０】
レイアウトから等価回路モデルを作成した後は、ステップＳ４０へと進み、各セル間に設定した相互Ｃ素子に対して、当該相互Ｃ素子を無視する範囲（言い換えると、相互Ｃ素子を考慮する干渉範囲）を設定する。つまり、このステップＳ４０において、配線干渉に寄与しない相互Ｃ素子の選択がなされる。この干渉範囲は、種々の情報（例えば、結合素子値の閾値等）に基づいて設定することが可能であるが、ここでは一例として、各セル間の物理的な距離に基づいて干渉範囲を設定する場合を説明する。
【００９１】
各セル間の距離による干渉範囲の設定は、図８に示すように、各セルのレイアウト（配置）情報に基づいて実行される。図８は、セル１４ａに対して干渉範囲を設定する場合を説明する図である。
【００９２】
干渉範囲を設定するための干渉範囲距離ｄ（例えば、ｄ＝１ｍｍ）を入力すると、セル１４ａの境界線を基準にセル１４ａの周りを囲むように幅（ｄ＝１ｍｍ）からなる干渉範囲領域Ａが設定される。この干渉範囲領域Ａは、セル１４ａと周囲のセルとの相互干渉（結合関係）をどの範囲まで考慮するかを規定する領域となる。つまり、干渉範囲領域Ａ外のセルは、セル１４ａとの結合関係が考慮されず、それゆえセル１４ａとの間に設定した相互Ｃ素子は無視される。図中のセル１４ｃ、１４ｇ、１４ｈが干渉範囲領域Ａ外のセルに該当する。一方、干渉範囲領域Ａ内のセルは、セル１４ａとの結合関係が考慮され、それゆえセル１４ａとの間に設定した相互Ｃ素子は無視されない。図中のセル１４ｂ、１４ｃ、１４ｄ、１４ｅ、１４ｇが干渉範囲領域Ａ内のセルに該当する。
【００９３】
なお、本実施の形態では、干渉範囲領域Ａ内にセルの一部が含まれていても結合関係は考慮される（つまり無視されない）。また、ここでは、セル１４ａを中心にして干渉範囲を設定する例を示したが、その他のセル（１４ｂ〜１４ｈ）についても同様にして干渉範囲を設定する。
【００９４】
なお、各セル間の距離による干渉範囲の設定は、上述した干渉範囲領域Ａを用いた方法だけに限らず、その他の方法を用いて設定してもよい。例えば、レイアウトベースの各セルの中心位置を測定し、該中心位置間の距離が干渉範囲距離ｄよりも小さい場合に結合関係を考慮するように設定することもできる。
【００９５】
このようにして干渉範囲を設定した後、相互Ｃ素子を無視する範囲（干渉範囲）の設定に基づいて、相互Ｃ素子の無視を実行する（ステップＳ５０）。本実施の形態では、相互Ｃ素子の無視は、Ｃ行列式（図７（ａ）参照）の要素の一部を０（ゼロ）に置換することにより実行される。つまり、自己Ｃ素子と相互Ｃ素子とからなるＣ行列式において、結合関係が考慮されないセル間に設定した相互Ｃ素子を０要素にする。この処理により、各セル間に設定した寄生容量成分を除外することができる。図７（ｂ）は、図６に示したモデルにおいて、相互Ｃ素子の無視を実行した後のＣ行列式を示す。この設定条件では、例えば、セル１４ａ―セル１４ｃ間の結合関係は考慮しないので、セル１４ａ―セル１４ｃ間の相互Ｃ素子（Ｃ２４及びＣ４２）は０に置換される。
【００９６】
このようにして相互Ｃ素子の無視を実行すると、Ｃ行列の０要素が増加する（図７（ｂ）では全要素６４個中３２個が０要素となる）。さらに、０置換される相互Ｃ素子は非対角要素であるので、相互Ｃ素子を無視する範囲が大きくなるほど、Ｃ行列式は対角行列に近づくこととなる。
【００９７】
この対角行列に近づいたＣ行列式を用いて解析処理を実行すると（ステップＳ６０）、Ｃ行列を構成する各要素（すなわち自己Ｃ素子及び相互Ｃ素子）の値を具体的に導出することができる。このＣ素子値の導出は、０要素が多く対角行列に近い行列式を用いて実行することができるので、非常に短い時間で演算を完了することができる。このようにして、干渉範囲を設定することにより配線干渉に寄与しない相互Ｃ素子を選択的に無視して演算することができるので、解析処理に費やす時間を大幅に短縮することができる。なお、導出後のＣ行列の一例を図７（ｃ）に示している。ここでは、全セル数が８個で全要素数が６４個しかない簡易な例を示したが、実際に解析される配線パターンではセル数及び要素数が膨大なものとなり、それゆえ行列式を対角行列に近づけて演算できることのメリットは大きい。
【００９８】
本実施の形態の回路基板解析方法によれば、配線をメッシュ分割して、セルとブランチとを設定（等価回路モデルを作成）することにより、配線間の干渉による影響・特性を相互素子（ＬＣＧ）として特定することができる。加えて、特定した相互素子のうち配線干渉に影響の少ない相互素子を無視した後に解析処理を実行するので（つまり干渉範囲を制限しているので）、配線干渉に影響の少ない相互素子を考慮せずに演算を行うことができる。従って、ある程度の解析精度を維持しつつ、高速な解析処理を実現することができる。その結果、典型的な電磁界解析では対処できなかった複雑な配線パターンの解析や大規模解析を行うことが可能となる。また、処理時間を大幅に短縮することができるため、回路基板の設計へのフィードバックも容易になり、回路基板のレイアウトの最適化を図ることが可能となる。
【００９９】
なお、上述した例では、各セル間に設定した相互Ｃ素子を無視する例を示したが、無視可能な相互素子はこれに限らず、例えば、各セル間に設定したコンダクタンス（以下、相互Ｇ素子と称する）を無視することも勿論可能である。この場合であっても、各セル間の物理的な距離に基づいて相互Ｇ素子を無視する範囲を設定し、その後、結合関係を考慮しないセル間に設定した相互Ｇ素子を無視することにより、設定したＧ素子の回路定数に相当する素子値を短時間で導出することができる。
【０１００】
同様にして、各ブランチ間に設定した相互Ｌ素子も無視することができる。この場合であっても、相互Ｌ素子を無視する範囲の設定に基づいて相互Ｌ素子を無視することにより、短時間でＬ素子の回路定数に相当する素子値を導出することができる。ただし、各ブランチはレイアウトベースでは表現できないため、各ブランチ間の距離は、ブランチが接続する２つのセルの配置を基準として算出される。例えば、図９に示すように、隣接するセル１４ａとセル１４ｂとを接続するブランチ１６ｂの干渉範囲領域Ａは、セル１４ａ及びセル１４ｂのレイアウトに基づいて設定される。
【０１０１】
なお、ステップＳ６０で抽出した素子値（ＲＬＧＣ）を種々の分析ツールを用いて分析するステップを設けてもよい。これにより、設計した回路基板の電気的特性を評価する指標を得ることができる。例えば、導出した素子値を用いて、さらに回路行列（例えば、Ｓ行列）を演算するステップ（回路解析ステップ）を含むこともできる。回路行列は、当業界で良く用いられるＳ行列の他、例えば、Ｚ行列、Ｙ行列、Ｆ行列、Ｔ行列を用いることができる。なお、Ｚ，Ｙ，Ｆ，Ｔパラメータ（すなわち、Ｚ行列、Ｙ行列、Ｆ行列、Ｔ行列を構成するパラメータ）とＳパラメータ（すなわち、Ｓ行列を構成するパラメータ）とは相互に変換可能である。
【０１０２】
この回路行列を演算する前に（すなわちステップ６０と回路解析ステップとの間で）、ステップＳ６０で導出した素子値に対して、更なる素子の無視を実行してもよい。すなわち、導出した素子値に対する閾値ａを設けて、この閾値ａよりも小さな素子値を無視するように設定することもできる。例えば、図７（ｃ）において導出したＣの素子値に対し、閾値ａ＝０．２μＦよりも小さな素子値を持つ素子を無視する（すなわち０置換する）と、図７（ｄ）に示すようになる。この処理によってＣ行列式の０要素はますます増大する。これにより、回路行列の演算に用いるＣ行列の０要素をさらに増大させることができ、それゆえ回路行列の演算を高速に行うことができる。なお、素子値によって素子の無視を行う場合には、各セル間に設定した相互Ｃ素子だけでなく、各セルに設定した自己Ｃ素子も無視され得る。つまり、上記構成では、行列式の非対角要素に加えて対角要素も０置換することができ、それゆえ回路行列の演算に費やす時間は一層短縮される。
【０１０３】
なお、導出した素子値は、回路行列（例えば、Ｓ行列）を演算するために用いるだけでなく、種々の分析に用いることもできる。例えば、導出した素子値からネットリストを作成してもよいし、あるいは、等価回路を作成してもよい。導出した素子値を用いて等価回路モデルを作成する場合には、集中定数回路として更に回路計算処理をすることもできる。
【０１０４】
本実施の形態の回路解析方法は、例えば、図１０に示した回路解析装置によって実行することができる。図１０は、本実施の形態にかかる回路解析装置をコンピュータ１００によって実現した実施の形態の概略構成を示すブロック図である。図１０に示すように、コンピュータ１００は、ＣＰＵ（演算装置）１１０，ＲＯＭ１２０，ＲＡＭ１３０，ＨＤＤ（記憶装置）１４０を備えている。また、コンピュータ１００は図示しないインタフェースによってディスプレイ（Ｄｉｓｐｌａｙ）１５０、キーボードおよびマウス（入力装置）１６０と接続されており、ＣＰＵ１１０は当該インタフェースを介して各種の表示を行わせるためのデータをディスプレイ（Ｄｉｓｐｌａｙ）１５０に対して出力する。ディスプレイ（Ｄｉｓｐｌａｙ）１５０はこのデータを取得して各種の表示を行う。また、ＣＰＵ１１０は前記インタフェースを介してキーボードおよびマウス（入力機器１６０）からの信号を取得して当該入力機器１６０による操作内容に応じた処理を行う。
【０１０５】
ＣＰＵ１１０は、ＲＡＭ１３０をワークエリアとしてＲＯＭ１２０，ＨＤＤ１４０に記録されたプログラムを実行可能である。本実施の形態においては、このプログラムの一つとして干渉解析プログラム３００を実行可能である。本実施の形態において、干渉解析プログラム３００は、種々の電気機器に内蔵する回路基板を解析する機能を備えており、ＨＤＤ１４に記録される配線データ２００を利用して回路基板に形成する配線パターン、基板に実装する各種部品等のレイアウトを決定する作業を支援する。
【０１０６】
配線データ２００は、基板データ２１０とレイアウトデータ２２０と部品データ２３０とを含んでいる。基板データ２１０は回路装置の大きさや構造、材料を示すデータである。また、設計対象となっている回路装置が多層基板のときには、各層ごとの構成や各層の材料定数などを示すデータも含む。レイアウトデータ２２０は基板に形成する配線のレイアウトを示すデータであり、例えば、配線パターンの形状データ（原点座標、パターン長、パターン幅等）である。解析対象が多層基板の場合には、各層ごとの配線パターンの形状データを含む。部品データ２３０は、回路装置の回路を構成する各種部品の特性を示すデータである。
【０１０７】
干渉解析プログラム３００は、予め作成されたこれらのデータあるいは回路設計の過程で生成したこれらのデータに基づいて所望の回路基板の干渉解析を行う。このため、干渉解析プログラム３００は、回路基板に形成される配線データ２００を取得する配線データ取得部３１０と、配線をメッシュ分割してセル及びブランチを設定する基本回路図作成部３２０と、各セル及び各ブランチに設定された素子に対して当該素子を無視する範囲を設定する干渉解析設定部３３０と、素子を無視する範囲の設定に基づいて結合無視を実行する結合無視処理部３４０と、各セル及び各ブランチに設定された素子値を導出する回路定数導出部３５０と、導出した各素子値を出力する回路定数出力部３６０を備えている。
【０１０８】
なお、この干渉解析プログラム３００は、コンピュータ１００で読み出し可能な記録媒体（例えば、光記録媒体、磁気記録媒体、光磁気記録媒体、フラッシュメモリなど）に記録することができる。さらに、回路基板解析装置は、ＣＡＤ装置のコンピュータ構成を利用して構築することも可能である。そのようにすると、ＣＡＤ動作と回路基板の解析動作とを一つの装置で実行することが可能となる。また、回路基板解析装置は、回路配線のシミュレーションを実行しているので、その意味においては回路シミュレータと称することもできる。
【０１０９】
次に、図１１も加えて、本実施の形態の回路基板の解析方法についてさらに説明する。図１１は、本実施の形態の解析方法の一例を説明するためのフローチャートである。なお、この回路基板の解析方法は、回路基板解析処理を含む配線基板の設計方法としても用いることが可能である。
【０１１０】
まず、回路基板に形成される配線のレイアウトを作成し（ステップＳ４１０）、レイアウトの読み込みを行う（ステップＳ４１２）。このステップは、配線データ取得部３１０が行う。具体的には、配線データ取得部３１０は、基板のレイアウトを作成するための指示を受け付けて基板データ２１０とレイアウトデータ２２０と部品データ２３０とを生成する。すなわち、キーボードやマウス等の入力装置１６０における入力を受け付けて、その入力に応じて回路基板のレイアウトを示す画像データを生成し、その結果をディスプレイ（Ｄｉｓｐｌａｙ）１５０に表示させるとともにそのレイアウトを示すデータをレイアウトデータとしてＨＤＤ１４０に記録する。なお、本実施の形態では、最初の解析時には部品データ２３０を読み込まない。つまり、最初は基板データ２１０とレイアウトデータ２２０とに基づいて基板のレイアウトを作成して解析を行い、２周目以降の解析では、さらに部品データを加えて基板のレイアウトを作成する。
【０１１１】
なお、配線データ取得部３１０は、予め作成されてＨＤＤ１４０に記録された基板データ２１０とレイアウトデータ２２０と部品データ２３０とを取得して、回路基板のレイアウトを示す図として表示させてもよい。すなわち、基板データ２１０とレイアウトデータ２２０と部品データ２３０とを取得してレイアウトを作成し、ディスプレイ（Ｄｉｓｐｌａｙ）１５０に出力する。この結果、ディスプレイ（Ｄｉｓｐｌａｙ）１５０上には基板のレイアウトが表示される。
【０１１２】
次に、ステップＳ４１２で取得した配線をメッシュ分割する（ステップＳ４２０）。メッシュ分割は、メッシュ条件に基づいて行われる。メッシュ条件とは、例えば、解析周波数（または周波数ポイント）やメッシュ密度（またはメッシュ数）などである。設定し得るメッシュ密度は、好ましくは解析周波数の波長λに対して１／３０程度であればよい。なお、メッシュ条件は、解析対象となる回路基板の形状や種類等にあわせて適宜適当なものを設定することができる。
【０１１３】
次に、セルとブランチとを設定する（ステップＳ４２２）。ステップＳ４２０及びステップＳ４２２は基本回路図作成部３２０が実行する。すなわち、基本回路図作成部３２０は、入力装置１６０におけるメッシュ条件の入力を受け付けて、回路基板の配線をメッシュ分割してレイアウトベースのセルを設定し、その結果をディスプレイ（Ｄｉｓｐｌａｙ）１５０に表示させるとともに、セル間の接続状態から結合関係を特定し、（すなわち、設定条件Ｊに基づいて自己素子及び相互素子を設定し）、等価回路モデル化した基本回路図を作成する。
【０１１４】
なお、この例では、メッシュ分割（ステップＳ４２０）と等価回路モデルの構築（ステップＳ４３０）とを別々に実行しているが、これらのステップを同時に実行してもよい。すなわち、配線をメッシュ分割するのと同時に等価回路モデルも作成するような構成にすることも可能である。
【０１１５】
次のステップＳ４３０では解析対象領域を指定する。解析対象領域とは、読み込んだ配線のレイアウトが含まれる領域のうち実際に解析する領域のことである。つまり、本実施の形態の回路解析装置では、取得した全ての配線レイアウトに対して解析を行うのではなく、配線の一部分を選択的に取り出して局所的な解析処理をすることもできる。解析対象領域は、回路基板の全ての配線を含む領域であってもよいし、回路基板の一部の配線を含む領域であってもよい。また、解析対象領域の指定は、セル単位で行ってもよく、例えば、複数のセルを選択してグループ化し解析対象領域とすることもできる。あるいは外部信号を入出力するポートを基準として解析対象領域を指定してもよい。これにより、回路基板の特定部分の等価回路を作成したり、特定の要素（セル）間の干渉を抽出したりすることもできる。解析対象領域の指定は、干渉解析設定部３３０が実行する。すなわち、干渉解析設定部３３０は、回路基板の配線が含まれる領域の少なくとも一部を解析対象領域として選択することが可能なプローピング機能を有する。
【０１１６】
次に、干渉範囲の設定を行う（ステップＳ４３２）。干渉範囲とは、各セル間及び各ブランチ間に設定した相互素子（ＬＣＧ）を考慮する範囲のことである。換言すると、このステップでは、相互素子（ＬＣＧ）を無視する範囲が設定される。干渉範囲は、種々の情報に基づいて設定し得るが、本実施の形態では、各セル間の物理的な距離を基に設定している。すなわち、ここでは、相互素子を無視する基準となる干渉範囲距離ｄを設定する。例えば、回路基板の設計者は、対象セルとの距離が０．２ｍｍ未満の場合に相互素子を考慮して解析したいのであれば、干渉範囲距離ｄとして０．２ｍｍを入力すればよく、もっと広い範囲まで相互素子を考慮したいのであれば、例えば１ｍｍを入力してもよい。あるいは、干渉範囲距離ｄとして０ｍｍを入力することもできる。この場合には、各セル間及び各ブランチに設定した相互素子を全く考慮せずに解析処理を実行するので、演算時間を大幅に短縮できる。干渉範囲領域の設定は、入力装置における入力を受け付けて干渉解析設定部３３０が実行する。そして、干渉解析設定部３３０は、設定した干渉範囲距離ｄをＲＡＭ１３０に記憶する。
【０１１７】
なお、干渉範囲を設定した後、さらに出力形式を指定するステップを設けてもよい（ステップＳ４３４）。このステップでは、導出した各素子値を最終的にどの形式で出力するのかを選択することができる。例えば、本実施の形態では、ネットリスト形式か、あるいはＳパラメータ形式かを選択することができる。
【０１１８】
次に、干渉範囲の設定（干渉範囲距離ｄ）に基づいて素子の無視を実行する（第１の素子無視処理ステップ）。この素子無視の処理は、素子無視処理部３４０が行う。まず、素子無視処理部３４０は、各セル間の最短距離がステップＳ４３２で設定した干渉範囲内か否かを判定する（ステップＳ４５０）。具体的には、素子無視処理部３４０は、ＲＡＭ１３０に記録した干渉範囲距離ｄを読み出し、該干渉範囲距離ｄと各セル間の最短距離とを比較し、各セル間の最短距離が干渉範囲距離ｄよりも小さいか否かを判定する。続いて、素子無視処理部３４０は、各セル間の最短距離が干渉範囲距離ｄよりも小さくないと判断した各セル間の相互素子に対して、素子無視の処理を実行する（ステップＳ４４２）。素子無視処理の一例を挙げると、図７（ｂ）に示したように、各素子の群からなる行列式に対して、結合関係が考慮されないセル間に設定した相互素子を０に置換する処理である。
【０１１９】
次に、各素子の群からなる行列式を用いて解析処理を実行し（ステップＳ４５０）、等価回路モデルを用いて設定した素子（ＲＬＧＣ）の値を導出する（ステップＳ４６２）。ここで、解析処理手法としては特に限定されず、Ｍｏｍｅｎｔ法、ＰＥＥＣ（Partial Element Equivalent Circuit）法など、種々の手法を採用可能である。あるいは、Ｇｒｅｅｎ関数の準静的な近似を用いることもできる。Ｇｒｅｅｎ関数の準静的な近似を用いた場合は、解析処理を著しく高速化することができる。この解析処理により、各素子（ＲＬＧＣ）の値を具体的に導出することができる。
【０１２０】
次に、導出した素子値（回路定数）を出力する（ステップＳ４６０）。素子値の出力は、回路定数出力部３６０が行う。すなわち、回路定数出力部３６０は、導出した素子値に基づいてディスプレイ（Ｄｉｓｐｌａｙ）１５０上に素子値を表示する。このディスプレイ（Ｄｉｓｐｌａｙ）１５０上の表示は、ステップＳ４３４において指定した出力形式で実行される。例えば、ステップＳ４３４において回路基板の設計者がネットリスト形式の出力を選択した場合には、回路定数出力部３６０は、導出した素子値を用いてネットリストを作成し、該ネットリストをディスプレイ（Ｄｉｓｐｌａｙ）１５０に表示する。あるいは、Ｓパラメータ形式の出力を選択した場合には、回路定数出力部３６０は、Ｓパラメータ形式でディスプレイ（Ｄｉｓｐｌａｙ）１５０に表示することもできる。この場合、回路定数出力部３６０は、さらに回路行列（ここではＳ行列）を演算するステップを含む。すなわち、回路定数出力部３６０は、導出した各素子値を用いて回路行列（Ｓ行列）を演算し、演算で得たＳパラメータをディスプレイ（Ｄｉｓｐｌａｙ）１５０に表示する。表示されるＳパラメータの一例を挙げると、例えば、フィルタ回路素子が形成された回路基板を解析する場合には、フィルタ特性を評価するための指標として「Ｓ２１」パラメータを表示することができる。あるいは、導出した素子値を用いて等価回路を作成し、この等価回路をディスプレイ（Ｄｉｓｐｌａｙ）１５０に表示することもできる。むろん、解析過程で得られる値やその値から算出される他の値を表示しても良い。ディスプレイ（Ｄｉｓｐｌａｙ）１５０の画面には、解析対象となる回路基板の特性等に合わせて好適なものを表示させることができる。また、導出したＳパラメータに基づいて、レイアウト上に電流分布等も表示させることも可能である。
【０１２１】
さらに、回路定数出力部３６０は、導出した素子値を回路定数データとして記憶装置（例えばＨＤＤ１４０やＲＡＭ１３０）に記憶する。記憶装置に記憶され回路定数データは、次回以降の回路基板の解析処理時に再利用することができる。すなわち、ステップＳ３５０において回路定数を導出する際に、回路定数導出部３５０は、記憶装置に記憶された回路定数データを読み出し、行列式を構成する未定の素子を既定の素子値に置換する。例えば、一度目の解析結果で０．２ｐＦが既定されたＣ素子には、２度目の解析時には０．２ｐＦの素子値が代入される。
【０１２２】
このように、一度導出した素子値を記憶して再利用することにより、行列式における未知のパラメータ数を減らすことができ、それゆえ解析処理に費やす時間を一層短縮することが可能となる。この処理は、同一の配線レイアウトに対して干渉範囲を少しずつ広げながら解析をしたい場合や、同一の配線レイアウトに対して解析対象範囲を変更しながら解析を行いたい場合に有効となる。例えば、初回の解析時に干渉範囲距離ｄを０ｍｍとして結合を全く考慮せずに回路定数を求め、次回以降の解析時に干渉範囲距離ｄを０．２ｍｍ、０．４ｍｍ・・・と順次干渉範囲を広げながら解析する場合には、上記回路定数の再利用により解析処理時間を大幅に短縮することができる。
【０１２３】
以上のように、本実施の形態によれば、干渉範囲を設定して配線間干渉に影響の少ない素子を無視した後に解析処理を行うことができる。従って、高速な解析処理を実現することができる。また、抽出した素子値を次回以降の解析に再利用することができるので、解析処理時間をさらに短縮することができる。また、全ての配線レイアウトに対して解析を行うのではなく、配線の一部分を選択的に取り出して解析処理をすることもできる。
【０１２４】
なお、上述した例では、ステップＳ４３２における干渉範囲は、各セル間の物理的な距離を基に設定されるが、さらに、導出した素子値を基に干渉範囲を設定することもできる。
【０１２５】
素子値により干渉範囲を設定する場合について、図１２を参照しながら説明する。図１２は、別の実施の形態における解析方法の一例を説明するためのフローチャートであり、図１１に示したフローチャートとは、各セル間の距離だけでなく素子値によっても干渉範囲の設定がなされる点において異なる。従って、図１１に示したフローチャートと同一のステップには同一の符号を付し、その重複した説明を省略する。
【０１２６】
図１２に示したフローチャートでは、ステップＳ４３２で設定する干渉範囲は、各セル間の物理的な距離及び各素子値を基に設定される。すなわち、ステップＳ４３２では、素子を無視する基準となる干渉範囲距離ｄと、同じく素子を無視する基準となる素子値の閾値ａとを設定する。例えば、回路基板の設計者は、Ｃ素子の回路定数に相当する素子値が０．５ｐＦを超える場合に結合を考慮するように設定するのであれば、閾値ａとして０．５ｐＦを入力すればよい。この設定では、０．５ｐＦ以下の結合は全て無視される。このとき、干渉解析設定部３３０は、入力装置における入力を受け付けて、設定した干渉範囲距離ｄ及び閾値ａをＲＡＭ１３０に記憶する。
【０１２７】
閾値ａによる素子の無視は、ステップＳ４５２にて素子値を導出した後に実行される（第２の素子無視処理ステップＳ４７０）。すなわち、素子無視処理部３４０は、ＲＡＭ１３０に記録した閾値ａを読み出し、閾値ａと導出した素子値とを比較し、導出した素子値が閾値ａよりも小さいか否かを判定する。そして、素子無視処理部３４０は、閾値ａよりも小さいと判断した素子値を持つ素子を無視する（すなわち０置換する）。例えば、図７（ｃ）に示したＣ行列において、閾値aを０．２ｐＦに設定すると、図７（ｄ）に示すように、０．２ｐＦ以下の素子値は０に置き換わる。この処理により、０．２ｐＦ以下であった１１個の素子値が０となる。
【０１２８】
次に、導出した素子値を用いて行列回路演算を行い、Ｓパラメータを導出する（ステップＳ４６２）。このとき、導出した素子値の一部は０要素となっているので、演算に要する時間は短くてすむ。すなわち、素子値に閾値ａを設定すると、導出した素子値の群からなる行列式の一部を０置換することができ、それゆえ素子値を用いてＳパラメータを求める場合には、高速な行列回路演算処理を行うことができる。すなわち、上述した素子値の閾値ａによる干渉範囲の設定は、ディスプレイ（Ｄｉｓｐｌａｙ）１５０上に解析結果をＳパラメータ形式で出力する（ステップＳ４６４）場合において特に有効となる。
【０１２９】
なお、本発明者は、本実施の形態に係る回路基板の解析方法（例えば、図１２のフローチャートによる解析方法）の効果を確認するために、図１３（ａ）に示すローパスフィルタの理想回路素子を用いて、図１３（ｂ）に示す配線レイアウト（配線寸法：１．６ｍｍ×５．６ｍｍ）を作成し、典型的な電磁界解析を行ったときの解析時間と、干渉範囲距離ｄを０．２ｍｍに設定して本実施の形態の解析処理を行ったときの解析時間と、干渉範囲距離ｄを０ｍｍに設定して本実施の形態の解析処理を行ったときの解析時間とを測定する実験を行った。
【０１３０】
その結果、典型的な電磁界解析では解析時間が８分であるのに対し、本実施の形態の解析処理では解析時間がそれぞれ８秒（ｄ＝０ｍｍ）及び１０秒（ｄ＝０．２ｍｍ）となり、本実施の形態の解析方法により、解析処理時間を大幅に短縮できることが確認することができた。なお、ｄ＝０ｍｍの時の方がｄ＝０．２ｍｍの時よりも解析時間が短いのは、演算に使用した行列式において、ｄ＝０ｍｍの時の方が０要素が多くなるからである。具体的には、ｄ＝０．２ｍｍではＣ行列の０要素数が１５０００個、Ｌ行列の０要素数が６００００個であるのに対し、ｄ＝０ｍｍではＣ行列の０要素数が１８０００個、Ｌ行列の０要素数が７００００個となり、干渉範囲距離ｄを０に近づけるほど行列式は対角行列化し、それゆえ解析時間も短縮できることが確認できた。この際の解析条件としては解析上限周波数６ＧＨｚとしてメッシュサイズはλ／３０と設定した。
【０１３１】
また、このようにして解析した結果を図１４に示す。ここでは、フィルタ特性を評価するための指標としてＳパラメータ形式（Ｓ２１）で出力した解析結果を示している。図中のラインＬ０は典型的な電磁界解析における解析結果を表し、ラインＬ１はｄ＝０ｍｍの時の解析結果を表し、ラインＬ２はｄ＝０．２ｍｍの時の解析結果を表す。典型的な電磁界解析で得たラインＬ０に対して、ｄ＝０ｍｍのラインＬ１は大きく外れているものの、ｄ＝０．２ｍｍのラインＬ２はラインＬ０とよく一致している。つまり、干渉範囲距離ｄを０．２ｍｍ以上に設定しておけば、典型的な電磁界解析とあまり遜色のない解析精度を実現できることが分かる。
【０１３２】
なお、本実施の形態の解析方法では、図１３のような簡単な構成の回路基板よりも複雑な構成の回路基板を解析すると、さらに顕著な効果を得ることができる。例えば、図１５に示すようなアンテナスイッチモジュールの理想等価回路をＣＡＤでレイアウト設計すると、図１６に示す多層基板５００となる。このように１８層からなる複雑な多層基板５００が解析対象となる場合には、典型的な電磁界解析では配線パターンが複雑化しすぎて解析時間が膨大なものとなっていたが、本実施の形態の解析装置を用いれば、高速で（例えば、１２０min）、且つ、高い解析精度を維持した解析を行うことができる。あるいは各層の一部の領域（例えば、図中「５０１」）を選択的に解析することもできる。また、本実施の形態の解析方法では、半導体パッケージ（例えば、ＢＧＡパッケージ）等も解析することもできる。本発明者は、本実施の形態の解析方法を用いてＢＧＡパッケージ用のグランドプレーンの解析も行った。
【０１３３】
なお、本実施の形態の回路基板の解析方法を行った後、引き続き回路基板の設計方法を実行し、さらに設計された回路基板を製造することも可能である。また、回路基板の設計方法の一工程として実行するだけでなく、本実施の形態の解析方法を単独で実行することもできる。なお、典型的な回路基板の設計方法では、まず、電子機器としての基本的な仕様（機能、性能等）を決定し、次に、この仕様を実現するための回路（論理回路図）を作成し、次いで、完成した論理回路図に対してシミュレーションを繰り返し行い、動作に問題がなければ、ＣＡＤを使用して実際の素子と配線パターンとなるレイアウト設計を行い、その後、マスクを作成する。本実施の形態の解析方法は、前記レイアウト設計における一ステップとして実行することができる。なお、本実施の形態の解析方法を含む設計方法により作成したマスクを用いて、さらに回路基板を製造することもできる。
【０１３４】
以上、本発明を好適な実施の形態により説明してきたが、本発明においては、解析処理前に配線干渉に影響し得る素子（ＲＬＧＣ）を特定し、各素子の一部を無視して解析を行うことができればよく、こうした記述は限定事項ではなく種々の改変が可能である。例えば、上述の実施の形態においては、セル・ブランチの設定条件Ｊに基づいて等価回路モデルを構築し素子を特定しているが、配線干渉に影響し得る素子を特定できるのであれば、設定条件Ｊによる等価回路モデルだけに限らず、その他の設定条件を各セル及び各ブランチに課して別の等価回路モデルを構築しても良い。
【０１３５】
また、上述の回路基板の解析フローにおいては、他の任意のステップを追加することが可能である。例えば、モジュールなどを解析する際には図１２のＳパラメータ出力後、他のＳパラメータ、あるいは任意の回路を接続し、特性を表示することを行ってもよい。
【０１３６】
さらに、上述の実施の形態においては、解析対象となる回路基板はプリント基板であったが、プリント基板だけに限らず、例えば、部品内蔵基板、半導体集積回路基板等を含めた種々の回路基板に対して本発明による解析方法を適用することができる。
【０１３７】
また、上述の実施の形態においては、コンピュータ１００にて配線データ２００を作成する構成を採用していたが、配線データ２００の一部または全てを他のコンピュータ等で作成し、このデータを使用して回路基板を解析する構成を採用しても良い。この構成においては、例えば、部品のメーカーが作成した各部品のデータベースを利用可能であり、また、回路基板の一部を設計変更する際に、作成済みのデータを流用して回路基板を解析することが可能であり、基板設計上の労力が低減される。
【０１３８】
さらに、上述のコンピュータ１００においては、基板の設計者が利用するコンピュータ１００にて干渉解析プログラム３００を実行し、回路基板を解析する構成としていたが、異なるコンピュータの連携によって本発明を実現しても良い。例えば、第１のコンピュータからネットワークを通じて配線データ２００等を第２のコンピュータに送信し、回路基板の解析後に得られたデータ（例えば、抽出した素子値からなるネットリスト）を第２のコンピュータから第１のコンピュータに送信する。この構成によれば、第１のコンピュータにおいては、干渉解析プログラム３００の一部、例えば、データの入力や解析結果を表示するモジュールを備えるのみで本発明を利用することが可能になる。
【０１３９】
なお前記実施の形態では、回路基板すなわち、プリント配線基板の解析について説明したが、回路基板に限定されることなく、半導体集積回路（ＬＳＩ）の各素子のレイアウトや配線においても適用可能であり、解析スピードと解析精度との両方を向上することが可能となる。ＬＳＩの場合にも、回路基板と同様に解析することが可能である。
【産業上の利用可能性】
【０１４０】
本発明によれば、解析処理時間を大幅に短縮することができる回路基板の解析方法及び解析装置を提供することができる。
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
回路装置を構成する要素間の結合状態を算出する演算装置と、
前記演算装置に接続された記憶装置と、
前記演算装置に接続された入力装置と、
を備え、
前記演算装置は、
前記回路装置のレイアウトデータから、前記回路装置を複数の領域に分割する分割部と、
前記分割部で分割された領域間での結合を無視する設定を実行する結合無視部とを含む回路装置の解析装置。
【請求項２】
請求項１に記載の回路装置の解析装置であって、
前記演算装置は、
前記回路装置のレイアウトにおける結合発生の場所を特定する結合特定部（ａ）と、
前記結合発生のうち当該結合を無視する設定を実行する結合無視部（ｂ）とを含む回路装置の解析装置。
【請求項３】
請求項１に記載の回路装置の解析装置であって、
前記分割部は、前記回路装置の配線領域をメッシュ分割して、各メッシュに行列式を付与し、行列式を生成するものであり、
前記結合無視部（ｂ）は、前記行列式の非対角要素の少なくとも一部に０を置換するものである回路装置の解析装置。
【請求項４】
請求項１乃至３のいずれかに記載の回路装置の解析装置であって、
前記結合無視部（ｂ）は、最低距離によって前記結合を無視する範囲を設定する機能を備えた回路装置の解析装置。
【請求項５】
請求項１乃至４のいずれかに記載の回路装置の解析装置であって、
前記結合特定部（ａ）は、レイアウトレベルでの回路定数としての相互インダクタンスおよびキャパシタンスを表示する機能を備えた回路装置の解析装置。
【請求項６】
請求項１乃至５のいずれかに記載の回路装置の解析装置であって、
前記記憶装置には、前記回路装置のレイアウトに基づくレイアウトデータが格納された回路装置の解析装置。
【請求項７】
請求項１乃至６のいずれかに記載の回路装置の解析装置であって、
前記結合特定部（ａ）は、前記回路装置のレイアウトに基づいて等価回路モデルを作成する機能を備えた回路装置の解析装置。
【請求項８】
請求項１に記載の回路装置の解析装置であって、
前記分割部は、
前記回路装置に形成される配線のデータを取得する配線データ取得部（Ａ）と、
前記配線をメッシュ分割して、セルと、互いに隣接するセル間を接続するブランチとを設定する基本回路図作成部（Ｂ）とを具備し、
前記結合無視部は、
各セルと各セル間及び各ブランチと各ブランチ間に設定された素子に対して、当該素子を無視する範囲を設定する干渉解析設定部（Ｃ）とを含む回路装置の解析装置。
【請求項９】
請求項８に記載の回路装置の解析装置であって、
前記結合無視部は、
前記前記素子を無視する範囲の設定に基づいて素子の無視を実行する素子無視処理部（Ｄ）と、
各セルと各セル間及び各ブランチと各ブランチ間に設定された前記素子の回路定数に相当する素子値を導出する回路定数導出部（Ｅ）とを含む回路装置の解析装置。
【請求項１０】
請求項８または９に記載の回路装置の解析装置であって、
前記基本回路図作成部（Ｂ）は、前記素子として、
各ブランチが直列の抵抗及びインダクタンスを持つように設定する機能と、
各ブランチ間が相互インダクタンスを持つように設定する機能と、
各セルがグラウンドに対してキャパシタンス及びコンダクタンスを持つように設定する機能と、
各セル間がキャパシタンス及びコンダクタンスを持つように設定する機能を有する回路装置の解析装置。
【請求項１１】
請求項８乃至１０のいずれかに記載の回路装置の解析装置であって、
前記干渉解析設定部（Ｃ）は、各セル間の距離によって、各セル間及び各ブランチ間に設定された前記素子を無視する範囲を設定する回路装置の解析装置。
【請求項１２】
請求項８乃至１１のいずれかに記載の回路装置の解析装置であって、
前記干渉解析設定部（Ｃ）は、各セル間及び各ブランチ間に設定された前記素子の回路定数に相当する素子値によって、前記素子を無視する範囲を設定する回路装置の解析装置。
【請求項１３】
請求項８乃至１２のいずれかに記載の回路装置の解析装置であって、
さらに、前記干渉解析設定部（Ｃ）は、各セル及び各ブランチに設定された前記素子の回路定数に相当する素子値によって、前記素子を無視する範囲を設定する回路装置の解析装置。
【請求項１４】
請求項８乃至１３のいずれかに記載の回路装置の解析装置であって、
前記セルは、外部の信号を入出力するためのポートを含む回路装置の解析装置。
【請求項１５】
請求項８乃至１４のいずれかに記載の回路装置の解析装置であって、
前記干渉解析設定部（Ｃ）による前記範囲の設定は、前記入力装置を入力して実行される回路装置の解析装置。
【請求項１６】
請求項１に記載の回路装置の解析装置であって、
前記干渉解析設定部（Ｃ）は、前記回路装置の配線が含まれる領域の少なくとも一部を解析対象領域として選択することが可能なプローピング機能を有する回路装置の解析装置。
【請求項１７】
請求項９に記載の回路装置の解析装置であって、
さらに、前記回路定数導出部（Ｅ）にて導出された前記素子値を用いて、回路行列を演算する回路解析部が設けられた回路装置の解析装置。
【請求項１８】
請求項１７に記載の回路装置の解析装置であって、
前記回路行列は、Ｓ行列である回路装置の解析装置。
【請求項１９】
回路装置のレイアウトデータから、前記回路装置を複数の領域に分割する分割部と、前記分割部で分割された領域間での結合を無視する設定を実行する結合無視部とを含み、回路装置を構成する要素間の結合状態を算出する演算装置と、
前記演算装置に接続された記憶装置と、
前記演算装置に接続された入力装置と、
を備えた解析装置を用い、回路装置のレイアウトを解析する回路装置の解析方法であって、
前記演算装置を用いて、回路装置のレイアウトにおける結合発生の場所を特定する結合特定ステップと、
前記結合発生の場所から当該結合を無視する設定を実行する結合無視ステップとを含む回路装置の解析方法。
【請求項２０】
請求項１９に記載の回路装置の解析方法であって、
前記演算装置は入力装置と接続されており、
前記結合無視ステップでは、前記入力装置の入力によって前記結合を無視する範囲を設定する回路装置の解析方法。
【請求項２１】
請求項１９に記載の回路装置の解析方法であって、
前記結合特定ステップは、
回路装置に形成される配線のデータを取得する配線データ取得ステップと、
前記配線をメッシュ分割して、セルと、互いに隣接するセル間を接続するブランチとを設定する基本回路図作成ステップとを具備し、
前記結合無視ステップは、
各セルと各セル間及び各ブランチと各ブランチ間に設定された素子に対して、当該素子を無視する範囲を設定する干渉解析設定ステップと、
前記素子を無視する範囲の設定に基づいて、素子の無視を実行する第１の素子無視処理ステップと、
各セル及び各ブランチに設定された前記素子の回路定数に相当する素子値を導出する回路定数導出ステップとを含む回路装置の解析方法。
【請求項２２】
請求項２１に記載の回路装置の解析方法であって、
前記配線データ取得ステップは、前記回路装置のレイアウトに基づくレイアウトデータが格納された記憶装置から前記レイアウトデータを取得するステップを含む回路装置の解析方法。
【請求項２３】
請求項２１または２２に記載の回路装置の解析方法であって、
前記干渉解析設定ステップは、前記回路装置の配線が含まれる領域の一部を解析対象領域として選択するステップを含む回路装置の解析方法。
【請求項２４】
請求項２１乃至２３のいずれかに記載の回路装置の解析方法であって、
前記素子を無視する範囲は、最低距離および素子値の少なくとも一方によって設定される回路装置の解析方法。
【請求項２５】
請求項２１乃至２４のいずれかに記載の回路装置の解析方法であって、
前記第１の素子無視処理ステップは、各セル間の距離が、前記素子を無視する範囲内か否かを判定するステップを含む回路装置の解析方法。
【請求項２６】
請求項２１乃至２５のいずれかに記載の回路装置の解析方法であって、
前記回路定数導出ステップの後、さらに、前記素子を無視する範囲の設定に基づいて素子の無視を実行する第２の素子無視処理ステップを含む回路装置の解析方法。
【請求項２７】
請求項２６に記載の回路装置の解析方法であって、
前記第２の素子無視処理ステップは、前記回路定数導出ステップにて導出された前記素子値が前記素子を無視する範囲内か否かを判定するステップを含む回路装置の解析方法。
【請求項２８】
請求項２７に記載の回路装置の解析方法であって、
さらに、前記回路定数導出ステップにて導出された前記素子値を記憶装置に格納するステップを含む回路装置の解析方法。
【請求項２９】
請求項２１乃至２８のいずれかに記載の回路装置の解析方法であって、
さらに、前記第２の素子無視処理ステップの後、前記素子値を用いて、回路行列を演算する回路解析ステップを含む回路装置の解析方法。
【請求項３０】
請求項１９乃至２９のいずれかに記載の回路装置の解析方法を実行するステップを含む回路装置の設計方法。
【請求項３１】
請求項１乃至６のいずれかに記載の回路装置の解析装置を用いて、
回路装置の配線レイアウトを解析する回路装置の解析プログラムであって、
回路装置のレイアウトにおける結合発生の場所を特定する結合特定機能と、
前記結合発生のうち当該結合を無視する設定を実行する結合無視機能と
を演算装置に実現させることを特徴とする、回路装置の解析プログラム。
【請求項３２】
請求項３１に記載の回路装置の解析プログラムであって、
記憶装置に記憶された、回路装置に形成される配線のデータを取得する配線データ取得機能と、
前記配線をメッシュ分割して、セルと、互いに隣接するセル間を接続するブランチとを設定する基本回路図作成機能と、
各セルと各セル間及び各ブランチと各ブランチ間に設定された素子に対して、当該素子を無視する範囲を設定する干渉解析設定機能と、
前記素子を無視する範囲の設定に基づいて、素子の無視を実行する素子無視処理機能と、
各セルと各セル間及び各ブランチと各ブランチ間に設定された前記素子の回路定数に相当する素子値を導出する回路定数導出機能と
を演算装置に実現させることを特徴とする、回路装置の解析プログラム。
【請求項３３】
請求項３１または３２記載の回路装置の解析プログラムが記憶された、記憶媒体。
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2008087849.tif 000027
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
2008087849.tif 000033
【図１５】
2008087849.tif 000034
【図１６】
2008087849.tif 000035
【図１７】
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【国際調査報告】
2008087849.tif 000037
2008087849.tif 000038
2008087849.tif 000039
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