【事件の表示】
　特願２０１２−２８２７０３「リルート可能なダイ間通信を用いるマルチチップモジュール」拒絶査定不服審判事件〔平成２５年　７月２５日出願公開、特開２０１３−１４５５５４、請求項の数（１８）〕について、次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は、特許すべきものとする。
【理　由】
第１　手続の経緯
　本願は、平成２４年１２月２６日（パリ条約による優先権主張２０１１年１２月２８日、米国）の出願であって、 平成２８年１０月４日付けで拒絶理由通知がされ、平成２８年１２月２１日付けで意見書が提出されるとともに、同日付で手続補正がなされたが、平成２９年４月１０日付けで拒絶査定がされ、これに対し、平成２９年７月２５日に拒絶査定不服審判の請求がされると同時に手続補正がされたものである。
第２　原査定の概要
　原査定（平成２９年４月１０日付け拒絶査定）の概要は次のとおりである。
　本願請求項１−１８に係る発明は、以下の引用文献１、２に記載された発明及び引用文献３、４に記載された周知技術に基づいて、その発明の属する技術の分野における通常の知識を有する者（以下、「当業者」という。）が容易に発明できたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　引用文献等一覧
　１．特開２００４−２８８８５号公報
　２．特開２００２−９１５６号公報
　３．特開平１１−３３１３７４号公報（周知技術を示す文献）
　４．特開平９−２０４４１７号公報　（周知技術を示す文献）
第３　本願発明
　本願請求項１−１８に係る発明（以下、それぞれ「本願発明１」−「本願発明１８」という。）は、平成２９年７月２５日付けの手続補正で補正された特許請求の範囲の請求項１−１８に記載された事項により特定される発明であり、以下のとおりの発明である。
「　　【請求項１】
　方法であって、該方法は、
　基板に結合されたモジュールの２つのコア間の複数の入力／出力（Ｉ／Ｏ）接続を試験することであって、該複数のＩ／Ｏ接続は、正規Ｉ／Ｏ接続および冗長Ｉ／Ｏ接続を含む、ことと、
　不揮発性メモリに欠陥データを格納することであって、該欠陥データは、欠陥の所定の最大量まで該複数のＩ／Ｏ接続の欠陥位置を含む、ことと、
　該格納された欠陥データに従って、複数の信号を、該複数の信号に対する該正規Ｉ／Ｏ接続に欠陥があるという決定に基づいて、該正規Ｉ／Ｏ接続から該冗長Ｉ／Ｏ接続へリルートすることであって、該リルートすることは、該正規Ｉ／Ｏ接続と該冗長Ｉ／Ｏ接続との間のクロスバーを用いて実行される、ことと
　を含み、
　該２つのコアの各々は、試験信号を介して相互に通信する試験プロセッサを備え、該試験信号は、試験専用の少なくとも１つの接続を介して通信可能である、方法。
　　【請求項２】
　前記決定は、前記モジュールの作成中に実行される、請求項１に記載の方法。
　　【請求項３】
　前記決定は、前記モジュールをパワーオンするときに実行される、請求項１に記載の方法。
　　【請求項４】
　前記決定から生じたデータは、前記モジュールのコンポーネントである不揮発性メモリに格納される、請求項１に記載の方法。
　　【請求項５】
　前記決定から生じたデータは、外部の不揮発性メモリに格納される、請求項１に記載の方法。
　　【請求項６】
　前記モジュールは、回路網を制御して前記複数の信号をリルートするための論理を有する、請求項１に記載の方法。
　　【請求項７】
　論理をリルートするための制御ビットを前記モジュールのメモリに格納することをさらに含み、前記複数の信号をリルートすることは、該制御ビットに従う、請求項１に記載の方法。
　　【請求項８】
　前記クロスバーは、前記複数の信号が前記冗長Ｉ／Ｏ接続に対して駆動されるように該複数の信号を選択するマルチプレクサを備える、請求項１に記載の方法。
　　【請求項９】
　前記複数のＩ／Ｏ接続の欠陥の符号化された位置を前記モジュールのメモリに格納することと、
　該欠陥の格納された符号化された位置から、前記複数の信号をリルートするための制御信号を生成することと
　をさらに含む、請求項１に記載の方法。
　　【請求項１０】
　前記複数のＩ／Ｏ接続を試験することは、前記モジュールの前記コアの前記試験プロセッサが、試験信号を該複数のＩ／Ｏ接続に注入することを含む、請求項１に記載の方法。
　　【請求項１１】
　方法であって、該方法は、
　欠陥のあるＩ／Ｏ接続を特定するためにモジュールの２つのコア間の複数の入力／出力（Ｉ／Ｏ）接続を試験する動作であって、該モジュールは、冗長Ｉ／Ｏ接続を含み、かつ、該欠陥のあるＩ／Ｏ接続から複数の信号をリルートするための回路網をさらに含む、動作と、
　該試験から生じたデータを不揮発性メモリに格納する動作であって、該データは、該特定された欠陥のあるＩ／Ｏ接続を含む、動作と、
　該モジュールを動作モードに移行させる動作と、
　該試験から生じたデータに基づいて、クロスバーを用いて、該欠陥のあるＩ／Ｏ接続から該冗長Ｉ／Ｏ接続へ複数の信号をスイッチングする動作と
　を含み、
　該２つのコアの各々は、試験信号を介して相互に通信する試験プロセッサを備え、該試験信号は、試験専用の少なくとも１つの接続を介して通信可能である、方法。
　　【請求項１２】
　前記モジュールは、前記回路網を制御するためのソフト論理を有する、請求項１１に記載の方法。
　　【請求項１３】
　前記モジュールは、前記回路網を制御するための専用論理を有する、請求項１１に記載の方法。
　　【請求項１４】
　決定は、前記モジュールをパワーオンするときに実行される、請求項１１に記載の方法。
　　【請求項１５】
　前記データを格納することは、前記欠陥のあるＩ／Ｏ接続に関連する欠陥位置を格納することを含み、
　前記複数の信号をスイッチングすることは、前記データを読取ることと、前記２つのコアのうちの少なくとも１つにおいて、該スイッチングに関与するマルチプレクサを制御するためのデータを生成することとを含む、請求項１１に記載の方法。
　　【請求項１６】
　前記試験から生じたデータは、論理をスイッチングするための制御ビットを含む、請求項１１に記載の方法。
　　【請求項１７】
　前記複数のＩ／Ｏ接続を試験することは、前記モジュールの前記コアの前記試験プロセッサによって実行される、請求項１１に記載の方法。
　　【請求項１８】
　前記２つのコア間の複数の接続は、複数のグループに分割され、前記複数のＩ／Ｏ接続は、該２つのコア間の接続の１つの該グループを含む、請求項１１に記載の方法。」
第４　引用文献、引用発明等
１．引用文献１について
　原査定の拒絶の理由に引用された引用文献１には、図面とともに次の事項が記載されている。（なお、下線は重要箇所につき、当審にて付与した。以下、同様。）
（ａ）段落【０００３】−【０００４】
「【０００３】
【発明が解決しようとする課題】
ところで、従来より実施されてきたＭＣＰの試験では、それによる良品／不良品の選別がパッケージ単位で行われる。このため、試験により不良品となった場合に、ＭＣＰ内に搭載されるチップそのものが不良であるのか、或いは各チップ間の接続が不良であるのかを判別することができなかった。従って、例えば各チップ間の接続不良が生じている場合には、仮にチップ単体は良品であったとしても、そのＭＣＰは不良品として判定されていた。このように、従来では、ＭＣＰが不良品として判定された場合に、その原因を特定できないために、不良箇所の救済を行うことができず、ＭＣＰが破棄されてしまうこともあった。この結果、歩留まりを向上させることができないという問題を有していた。
【０００４】
本発明は上記問題点を解決するためになされたものであって、その目的はＭＣＰの試験精度を向上させることのできる半導体装置、
半導体パッケージ及び半導体装置の試験方法を提供すること
（ｂ）段落【００１３】−【００４６】
「【００１３】
【発明の実施の形態】
（第一実施形態）
以下、本発明を具体化した第一実施形態を図１〜図５に従って説明する。尚、本実施形態は、２以上の半導体チップが積層状に接続されてなる半導体装置が実装されたスタック型マルチチップパッケージ（以下、スタック型ＭＣＰ）に具体化したものである。
【００１４】
図１は、スタック型ＭＣＰの概略構造図である。
この
スタック型ＭＣＰ１１は、基板１２上に例えば２つのチップ１３，１４が上下に接続されて実装されている。チップ１３，１４は、パッケージ内部にて互いのチップと接続するための複数（図では２つずつ示す）の内部端子１３ａ，１４ａをそれぞれ有し、各端子１３ａ，１４ａはワイヤ１５を介して互いに接続されている。
【００１５】
図２は、
ＭＣＰ１１内における両チップ１３，１４間の接続不良を検出するための構成を示す
ここで、チップ１３は端子２１〜２５を含み、それらのうち端子２１，２２は外部端子（図１の外部端子１３ｂに含まれる）であり、端子２３〜２５は内部端子（図１の内部端子１３ａに含まれる）である。また、チップ１４は端子２６〜３０を含み、それらのうち端子２６，２７は外部端子（図１の外部端子１４ｂに含まれる）であり、端子２８〜３０は内部端子（図１の内部端子１４ａに含まれる）である。
【００１６】
両チップ１３，１４間において、チップ１３の内部端子２３，２４，２５は、チップ１４の内部端子３０，２９，２８とそれぞれワイヤ１５を介して接続されている。
【００１７】
チップ１３において、外部端子２２及び内部端子２３間、内部端子２４，２５間はスイッチ素子としてのＮチャネルＭＯＳトランジスタ３１，３２を介して接続され、それらトランジスタ３１，３２のゲートは外部端子２１と接続されている。同様に、チップ１４において、外部端子２７及び内部端子２８間、内部端子２９，３０間はＮチャネルＭＯＳトランジスタ３３，３４（スイッチ素子）を介して接続され、それらトランジスタ３３，３４のゲートは外部端子２６と接続されている。
【００１８】
即ち、チップ１３，１４の外部端子２２，２７間において、両チップ１３，１４間を接続する各ワイヤ１５（図２では３つ）が、トランジスタ３１〜３４を介して直列に接続されている。言い換えれば、チップ１３，１４の各内部端子２３〜２５，２８〜３０が、トランジスタ３１〜３４及び各ワイヤ１５を介して直列に接続されている。
【００１９】
この構成では、外部端子２１，２６から入力されるＨレベルの信号によりトランジスタ３１〜３４がオンすると、それらオンしたトランジスタ３１〜３４、内部端子２３〜２５，２８〜３０及びワイヤ１５を介して両チップ１３，１４の外部端子２２，２７間が導通状態になる。従って、このようなチップ１３，１４を搭載する
ＭＣＰ１１では、外部端子２１，２２，２６，２７を用いて導通試験を行うことにより、両チップ１３，１４間に接続不良がないか否か
を検出することができる。
【００２０】
次に、上記のような導通試験により接続不良が検出された端子（以下、不良端子）の冗長救済を行うための構成について詳述する。
図３は、その冗長救済のための回路構成を示す概略図である。
【００２１】
ここで、
チップ１３は端子４１〜４５を含み、それらのうち端子４１〜４４は内部端子
であり、端子４５は冗長端子である。また、チップ１４は端子４６〜５０を含み、それらのうち端子４６〜４９は内部端子
であり、端子５０は冗長端子である。冗長端子４５，５０は、不良端子の救済を目的として各チップ１３，１４に１又は複数
予め余分に設けられる端子である。
【００２２】
両チップ１３，１４間において、チップ１３の内部端子４１〜４４は、チップ１４の内部端子４６〜４９とそれぞれワイヤ１５を介して接続され、両チップ１３，１４の冗長端子４５，５０は、ワイヤ１５を介して互いに接続されている。
【００２３】
チップ１３において、内部端子４１〜４４及び冗長端子４５は、端子切替回路５１を介して内部回路（図示略）の入出力端子Ｉ１〜Ｉ４と接続されている。
【００２４】
以下、端子切替回路５１の具体的構成について詳述する。尚、本実施形態において、両チップ１３，１４の端子切替回路５１，５２はそれぞれ同様な構成を持つ。従って、ここでは、チップ１４の端子切替回路５２についての詳細な説明は省略する。
【００２５】
端子切替回路５１は、第１〜第４判定保持回路５３ａ〜５３ｄと、それら判定保持回路５３ａ〜５３ｄとそれぞれ対に接続される第１〜第４切替スイッチ５４ａ〜５４ｄとを備える。各判定保持回路５３ａ〜５３ｄは、チップ１３が有する各内部端子４１〜４４に対応して（４つ）設けられる。
【００２６】
第１切替スイッチ５４ａは、インバータ回路６１と、ＮチャネルＭＯＳトランジスタで構成される第１及び第２トランジスタ６２，６３とを備える。尚、第２〜第４切替スイッチ５４ｂ〜５４ｄは、第１切替スイッチ５４ａと同様に構成されているため、同様な構成部分には同一符号を付してそれらの詳細な説明を一部省略する。
【００２７】
第１トランジスタ６２は入出力端子Ｉ１と内部端子４１とに接続され、そのゲートには第１判定保持回路５３ａの出力信号が入力される。また、第２トランジスタ６３は入出力端子Ｉ１と内部端子４２とに接続され、そのゲートには第１判定保持回路５３ａの出力信号がインバータ回路６１を介して入力される。従って、第１切替スイッチ５４ａは、第１判定保持回路５３ａの出力信号に応じて、入出力端子Ｉ１と接続する端子を内部端子４１，４２のうち何れかに切り替える。
【００２８】
同様に、第２切替スイッチ５４ｂは、第２判定保持回路５３ｂの出力信号に応じて、入出力端子Ｉ２と接続する端子を内部端子４２，４３のうち何れかに切り替える。また、同様に、第３切替スイッチ５４ｃは、第３判定保持回路５３ｃの出力信号に応じて、入出力端子Ｉ３と接続する端子を内部端子４３，４４のうち何れかに切り替える。
【００２９】
また、第４切替スイッチ５４ｄにおいて、第１トランジスタ６２は入出力端子Ｉ４と内部端子４４とに接続され、そのゲートには第４判定保持回路５３ｄの出力信号が入力される。第２トランジスタ６３は入出力端子Ｉ４と冗長端子４５とに接続され、そのゲートには第４判定保持回路５３ｄの出力信号がインバータ回路６１を介して入力される。従って、第４切替スイッチ５４ｄは、第４判定保持回路５３ｄの出力信号に応じて、入出力端子Ｉ４と接続する端子を内部端子４４及び冗長端子４５のうち何れかに切り替える。
【００３０】
第１〜第４判定保持回路５３ａ〜５３ｄには、チップ１３が内蔵する組み込み自己試験回路（以下、ＢＩＳＴ（Ｂｕｉｌｄ　Ｉｎ　Ｓｅｌｆ　Ｔｅｓｔ）回路）６４からのテスト信号ＴＢ１〜ＴＢ４が入力される。このＢＩＳＴ回路６４は、両チップ１３，１４間の接続不良（チップ１３，１４の不良端子）を検出し、その検出結果に応じてテスト信号ＴＢ１〜ＴＢ４を生成する。
【００３１】
図４は、第１判定保持回路５３ａの回路図である。尚、第２〜第４判定保持回路５３ｂ〜５３ｄは、第１判定保持回路５３ａと同様に構成されているため、ここでは、それらの詳細な説明は省略する。
【００３２】
第１判定保持回路５３ａは、ＰチャネルＭＯＳトランジスタ７１，７２、ＮチャネルＭＯＳトランジスタ７３，７４、フリップフロップ回路７５、抵抗７６及びノア回路７７を備える。
【００３３】
トランジスタ７１のソースは電源ＶＣＣに接続され、ドレインは抵抗７６を介してグランドＧＮＤに接続されている。また、トランジスタ７１のゲートはトランジスタ７３を介して入力端子ＴＥ１と接続されている。トランジスタ７３のゲートは、フリップフロップ回路７５を介してトランジスタ７１及び抵抗７６の接続ノードに接続されると共に、トランジスタ７２，７４のゲートに接続されている。トランジスタ７２のソースは電源ＶＣＣに接続され、ドレインはトランジスタ７４のドレインと接続されている。そのトランジスタ７４のソースはグランドＧＮＤに接続されている。ノア回路７７は２入力のノア回路であって、一方の入力端子はトランジスタ７２，７４の接続ノードに接続され、他方の入力端子はグランドＧＮＤに接続されている。そして、このノア回路７７の出力信号が第１判定保持回路５３ａの出力信号として出力端子ＴＥ２から出力される。
【００３４】
このような第１判定保持回路５３ａでは、通常、入力端子ＴＥ１にＨレベルの信号が入力されており（即ち、ＢＩＳＴ回路６４からＨレベルの信号が出力されている）、トランジスタ７１はオフしている。これにより、フリップフロップ回路７５はＨレベルの信号を出力し、トランジスタ７４はオンしている。従って、ノア回路７７はＨレベルの信号を出力している。
【００３５】
この状態で、入力端子ＴＥ１にＬレベルの信号が入力される（即ち、ＢＩＳＴ回路６４からＬレベルの信号が出力される）と、そのＬレベルの信号がトランジスタ７３を介してトランジスタ７１のゲートに入力され、該トランジスタ７１がオンする。これにより、フリップフロップ回路７５はＬレベルの信号を出力し、トランジスタ７２がオンする。従って、ノア回路７７はＬレベルの信号を出力する。
【００３６】
ちなみに、この状態では、入力端子ＴＥ１にＨレベルの信号が再度入力されても、トランジスタ７３がオフしているため、トランジスタ７１はオン状態のままである。従って、フリップフロップ回路７５はＬレベルの信号を出力し、ノア回路７７はＬレベルの出力信号を保持する。
【００３７】
尚、上述した第１判定保持回路５３ａ（第１〜第４判定保持回路５３ａ〜５３ｄ）の構成を図５に示す構成に変更してもよい。即ち、同図に示す判定保持回路８０は、ＰチャネルＭＯＳトランジスタ８１，８２、ＮチャネルＭＯＳトランジスタ８３、抵抗８４、ヒューズ８５及びノア回路８６を備える。
【００３８】
詳述すると、トランジスタ８１のソースは電源ＶＣＣＨに接続され、ドレインはトランジスタ８３のソースに接続されるとともにヒューズ８５を介してグランドＧＮＤに接続されている。このトランジスタ８１のゲートは、トランジスタ８２，８３のゲートと接続され、それらの各ゲートは入力端子ＴＥ１と接続されている。トランジスタ８２のソースは電源ＶＣＣに接続され、ドレインはトランジスタ８３のドレインと接続されている。そのトランジスタ８３のドレインは抵抗８４を介して電源ＶＣＣに接続されている。ノア回路８６は２入力のノア回路であって、一方の入力端子はトランジスタ８２，８３の接続ノードに接続され、他方の入力端子はグランドＧＮＤに接続されている。そして、このノア回路８６の出力信号が判定保持回路８０の出力信号として出力端子ＴＥ２から出力される。
【００３９】
このような
判定保持回路８０では、入力端子ＴＥ１にＨレベルの信号が入力されるとき、トランジスタ８３がオンする。これにより、ノア回路８６はＨレベルの信号を出力する。逆に、入力端子ＴＥ１にＬレベルの信号が入力されるとき、トランジスタ８１，８２がオンする。これにより、ノア回路８６はＬレベルの信号を出力する。その際、オンしたトランジスタ８１を介して高電圧の電源ＶＣＣＨがヒューズ８５に印加され、ヒューズ８５が切断される。
【００４０】
即ち、
この状態では、入力端子ＴＥ１にＨレベルの信号が再度入力されても、ヒューズ８５が切断されているため、ノア回路８６はＨレベルの信号を出力しない。従って、判定保持回路８０は、上記判定保持回路５３ａと同様にして、ＢＩＳＴ回路６４から出力されるＨレベル／Ｌレベルの信号を保持して出力する。
【００４１】
次に、端子切替回路５１の作用を図３を参照しながら説明する。
まず、上述した導通試験により接続不良が検出されない（即ち、各端子間を接続するワイヤ１５が正常に接続されている）場合について説明する。
【００４２】
このとき、チップ１３において、ＢＩＳＴ回路６４は、第１〜第４判定保持回路５３ａ〜５３ｄにＨレベルの信号を出力し、各判定保持回路５３ａ〜５３ｄは、そのＨレベルの信号を保持して出力する。これにより、第１〜第４切替スイッチ５４ａ〜５４ｄの第１トランジスタ６２がオンし、入出力端子Ｉ１〜Ｉ４は、それぞれ内部端子４１〜４４と接続される。
【００４３】
その際、同様にチップ１４において、端子切替回路５２は、該チップ１４が有するＢＩＳＴ回路（図示略）からの出力信号に応答して端子の接続位置を切り替え、入出力端子Ｉ５〜Ｉ８は、それぞれ内部端子４６〜４９と接続される。即ち、接続不良が検出されない場合には、チップ１３，１４の冗長端子４５，５０は使用されない。
【００４４】
次いで、上述した
導通試験の結果、例えば内部端子４３，４８が不良端子である（即ち、内部端子４３，４８間を接続するワイヤ１５が接続不良である）場合
【００４５】
このとき、
チップ１３において、ＢＩＳＴ回路６４は、第１及び第２判定保持回路５３ａ，５３ｂにＨレベルの信号を出力し、第３及び第４判定保持回路５３ｃ，５３ｄにＬレベルの信号を出力する。これにより、第１及び第２切替スイッチ５４ａ，５４ｂの第１トランジスタ６２がオンし、第３及び第４切替スイッチ５４ｃ，５４ｄの第２トランジスタ６３がオンする。従って、入出力端子Ｉ１，Ｉ２は内部端子４１，４２と接続され、入出力端子Ｉ３は内部端子４４と接続され、入出力端子Ｉ４は冗長端子４５と接続される。
【００４６】
その際、
同様にチップ１４において、端子切替回路５２は、ＢＩＳＴ回路（図示略）からの出力信号に応答して端子の接続位置を切り替え、入出力端子Ｉ５〜Ｉ８がそれぞれ内部端子４６，４７，４９，冗長端子５０と接続される。
　したがって、上記引用文献１には次の発明（以下、「引用発明」という。）が記載されていると認められる。
「スタック型ＭＣＰ１１は、基板１２上に例えば２つのチップ１３，１４が上下に接続されて実装されており、
　チップ１３，１４は、パッケージ内部にて互いのチップと接続するための複数の内部端子１３ａ，１４ａをそれぞれ有し、各端子１３ａ，１４ａはワイヤ１５を介して互いに接続されており、
　ＭＣＰ１１内における両チップ１３，１４間の接続不良を検出するための構成を示すと、
　ＭＣＰ１１では、外部端子２１，２２，２６，２７を用いて導通試験を行うことにより、両チップ１３，１４間に接続不良がないか否かを検出することができ、
　チップ１３は端子４１〜４５を含み、それらのうち端子４１〜４４は内部端子であり、端子４５は冗長端子であり、
　チップ１４は端子４６〜５０を含み、それらのうち端子４６〜４９は内部端子であり、端子５０は冗長端子であり、
　冗長端子４５，５０は、不良端子の救済を目的として各チップ１３，１４に１又は複数予め余分に設けられる端子であり、
　チップ１３において、内部端子４１〜４４及び冗長端子４５は、端子切替回路５１を介して内部回路の入出力端子Ｉ１〜Ｉ４と接続されており、
　判定保持回路８０では、入力端子ＴＥ１にＨレベルの信号が入力されるとき、トランジスタ８３がオンし、これにより、ノア回路８６はＨレベルの信号を出力し、
　逆に、入力端子ＴＥ１にＬレベルの信号が入力されるとき、トランジスタ８１，８２がオンし、これにより、ノア回路８６はＬレベルの信号を出力し、
　その際、オンしたトランジスタ８１を介して高電圧の電源ＶＣＣＨがヒューズ８５に印加され、ヒューズ８５が切断され、この状態では、入力端子ＴＥ１にＨレベルの信号が再度入力されても、ヒューズ８５が切断されているため、ノア回路８６はＨレベルの信号を出力しないので、判定保持回路８０は、上記判定保持回路５３ａと同様にして、ＢＩＳＴ回路６４から出力されるＨレベル／Ｌレベルの信号を保持して出力し、
　導通試験の結果、例えば内部端子４３，４８が不良端子である場合、チップ１３において、ＢＩＳＴ回路６４は、第１及び第２判定保持回路５３ａ，５３ｂにＨレベルの信号を出力し、第３及び第４判定保持回路５３ｃ，５３ｄにＬレベルの信号を出力し、第１及び第２切替スイッチ５４ａ，５４ｂの第１トランジスタ６２がオンし、第３及び第４切替スイッチ５４ｃ，５４ｄの第２トランジスタ６３がオンし、
　入出力端子Ｉ１，Ｉ２は内部端子４１，４２と接続され、入出力端子Ｉ３は内部端子４４と接続され、入出力端子Ｉ４は冗長端子４５と接続され、
　同様にチップ１４において、端子切替回路５２は、ＢＩＳＴ回路からの出力信号に応答して端子の接続位置を切り替え、入出力端子Ｉ５〜Ｉ８がそれぞれ内部端子４６，４７，４９，冗長端子５０と接続される方法。」
２．引用文献２について
　原査定の拒絶の理由に引用された上記引用文献２の段落【００３２】−【００３５】には以下の記載がある。
「【００３２】図９のブロック図を用いて配線のテスト方法について説明を行う。
【００３３】テスト論理記憶回路４０１に書込んであるテスト論理データを論理回路１４，２４にダウンロードする配線にモード設定４０３をテストモードに設定し、論理モジュール１の電源を給電する（スッテプ４２０〜４２１）。テスト論理をテスト論理記憶回路４０１より論理回路１４，２４へダウンロードする（ステップ４２２〜４２３）。テスト論理が動作しテストを行い、その結果を欠陥データ記憶回路８へ書込む（ステップ４２４〜４２５）。
【００３４】次に図１０のブロック図にてユーザ論理と欠陥救済論のダウンロードの説明を行う。モード設定４０３をユーザ論理記憶回路４０２に書込んである論理データを論理回路１４，２４にダウンロードする配線に設定する（ステップ４２０）。ユーザ論理動作と欠陥救済制御回路１５，２５の論理データをユーザ論理記憶回路４０２より論理回路１４，２４へダウンロードし、論理を欠陥救済回路１５，２５に書換える（ステップ４２７〜４２８）。欠陥救済制御回路１５とユーザ論理のユーザ論理動作をさせ、ハードウェアエミュレーションを行う。(ステップ４２９）。
【００３５】このように２つの論理データを書換えてテストし、欠陥データを書込むことにより、外付け回路の低減が可能となった。」
　上記の記載によれば、引用文献２には以下の技術的事項が記載されていると認められる。
「モード設定をテストモードに設定し、論理モジュール１の電源を給電し、
　テスト論理をテスト論理記憶回路より論理回路へダウンロードし、
　テスト論理が動作しテストを行い、その結果を欠陥データ記憶回路へ書込み、
　モード設定をユーザ論理記憶回路に書込んである論理データを論理回路にダウンロードする配線に設定し、
　ユーザ論理動作と欠陥救済制御回路の論理データをユーザ論理記憶回路より論理回路へダウンロードし、
　論理を欠陥救済回路に書換え、欠陥救済制御回路とユーザ論理のユーザ論理動作をさせ、ハードウェアエミュレーションを行う方法」
３．引用文献３、引用文献４について
　原査定の拒絶の理由に引用された上記引用文献３の段落【００１７】には以下の記載がある。
「【００１７】次に、本発明の第二の実施形態に係るクロスバスイッチ装置について図面を参照して詳細に説明する。図４は本発明の第二の実施形態に係るクロスバスイッチ装置におけるポート部１及び２の構成を示すブロック図である。図４を参照して、本構成は図２に示した構成と比較して、ポート部１に接続される予備方路が１本増え、セレクタ６０、第二のバッファ部６２におけるバッファが追加されて、予備クロスバスイッチカード２８を２枚備えることができるようになっている。これは、複数枚のカードで構成されたクロスバスイッチ部２６のうち２枚のＮ×Ｎクロスバスイッチカード２４に異常が起きた場合、１枚の予備クロスバスイッチカード２８だけでは迂回するための予備方路が１本しかないため、迂回しきれず転送パケットデータ８２が転送不可能状態となることを回避する為である。本第二の実施形態では、予備クロスバスイッチカード２８を２枚備えて予備方路を２本にすることにより、２枚のＮ×Ｎクロスバスイッチカード２４とこれに接続される２本の現用方路の異常に対しても正常なデータ転送が可能であり、クロスバスイッチ装置の冗長度をより高めることができる。本第二の実施形態の更なる変形としては３枚、４枚と予備方路を設ける事もできるが、異常の発生確率との相関で最適枚数が設計的に決められる。」
　上記引用文献４の段落【００２６】には以下の記載がある。
「【００２６】図５は、本発明の一つの実施態様によるマトリックス乗算器１０６の詳細図を示している。ベクトル乗算器４０２と累算器４０４は、計算可能な構成に分割されて示されている。ベクトル乗算器４０２は、複数のレジスタ５０２、５０４と固定点乗算器５０６とを含んでいる。累算器４０４は、複数のレジスタ５０８、５１０、５１２、累算器５１４、加算器５１６、および減算器５１８を含んでいる。クロスバースイッチ５２０と５２２は、ベクトル乗算器４０２と累算器４０４との間をインターフェースしている。マルチプレクサ５２４と５２６は、累算器５１４と加算器５１４と減算器５１８の間をインターフェースしている。式（８）と（９）により、与えられた入力行の奇数値Ｆ１，３，５，７と偶数値０，２，４，６は、一対となって各クロックサイクル毎に、データ路へ入る。特別ＩＤＣＴ係数マトリックスの固有の対称性を利用するために、データ路は、奇数チャネル５２８と偶数チャネル５３０とに分割されている。固定点乗算器５０６は、クロスバースイッチ５２０と５２２への入力である一連の積を生成するために、表１のＩＤＣＴ係数マトリックスの１でない係数を入力サンプルに掛ける乗算を実行する。クロスバースイッチ５２０は、好適には、入力Ａ〜Ｄと出力Ｅ〜Ｈとを有する４：４クロスバースイッチであり、本質的に、４つの４：１マルチプレクサを含んでいる。クロスバースイッチ５２２は、好適には、入力Ｉ〜Ｊと出力Ｋ〜Ｎとを有する４：４クロスバースイッチであり、本質的に、４つの２：１マルチプレクサを含んでいる。クロスバースイッチ５２０と５２２は、いずれの入力をいずれの出力にも対応する能力を有する。」
　引用文献３、引用文献４のこれらの記載を参照すると、転送のための接続を予備の接続に切り替えるためにクロスバスイッチを用いること、また、そのようなクロスバスイッチがマルチプレクサを備えることは周知技術であると認められる。
第５　対比・判断
１．本願発明１について
（１）対比
　本願発明１と引用発明とを対比すると、次のことがいえる。
ａ）引用発明の「基板１２」と「チップ１３，１４」は、本願発明１の「基板」と「モジュール」にそれぞれ相当する。
　引用発明の「スタック型ＭＣＰ１１」は、「基板１２」上に２つの「チップ１３，１４」が上下に接続されて実装されているので、引用発明は基板１２にチップ１３，１４が結合されているといえる。
　引用発明の「チップ１３，１４」は、パッケージ内部にて互いのチップと接続するための複数の内部端子１３ａ，１４ａをそれぞれ有し、各端子１３ａ，１４ａはワイヤ１５を介して互いに接続されているので、２つのチップ１３，１４のコア間が複数の入力／出力接続がなされているといえる。
　そして、引用発明は、ＭＣＰ１１内における両チップ１３，１４間の接続不良を検出するためのものであり、ＭＣＰ１１では、外部端子２１，２２，２６，２７を用いて導通試験を行うことにより、両チップ１３，１４間に接続不良がないか否かを検出しているので、引用発明は、入力／出力接続の試験をしているといえる。
　そのため、引用発明は、本願発明１と「基板に結合されたモジュールの２つのコア間の複数の入力／出力（Ｉ／Ｏ）接続を試験する」点で共通する。
ｂ）引用発明は、「チップ１３は端子４１〜４５を含み、それらのうち端子４１〜４４は内部端子であり、端子４５は冗長端子であり、チップ１４は端子４６〜５０を含み、それらのうち端子４６〜４９は内部端子であり、端子５０は冗長端子であり、冗長端子４５，５０は、不良端子の救済を目的として各チップ１３，１４に１又は複数予め余分に設けられる端子であり、チップ１３において、内部端子４１〜４４及び冗長端子４５は、端子切替回路５１を介して内部回路の入出力端子Ｉ１〜Ｉ４と接続されて」いるので、引用発明の「端子４１〜４４」と「端子４６〜５０」の接続は、本願発明１の「正規Ｉ／Ｏ接続」に、引用発明の「端子４５」と「端子５０」の接続は、本願発明１の「冗長Ｉ／Ｏ接続」に、それぞれ相当する。
　そして、引用発明の端子の接続は複数あるので、引用発明と本願発明は、「複数のＩ／Ｏ接続は、正規Ｉ／Ｏ接続および冗長Ｉ／Ｏ接続を含む」点で一致する。
ｃ）引用発明の判定保持回路８０では、入力端子ＴＥ１にＨレベルの信号が入力されるとき、トランジスタ８３がオンし、これにより、ノア回路８６はＨレベルの信号を出力し、逆に、入力端子ＴＥ１にＬレベルの信号が入力されるとき、トランジスタ８１，８２がオンし、これにより、ノア回路８６はＬレベルの信号を出力し、その際、オンしたトランジスタ８１を介して高電圧の電源ＶＣＣＨがヒューズ８５に印加され、ヒューズ８５が切断され、この状態では、入力端子ＴＥ１にＨレベルの信号が再度入力されても、ヒューズ８５が切断されているため、ノア回路８６はＨレベルの信号を出力しないので、判定保持回路８０は、上記判定保持回路５３ａと同様にして、ＢＩＳＴ回路６４から出力されるＨレベル／Ｌレベルの信号を保持して出力している。
　また、導通試験の結果、例えば内部端子４３，４８が不良端子である場合、チップ１３において、ＢＩＳＴ回路６４は、第１及び第２判定保持回路５３ａ，５３ｂにＨレベルの信号を出力し、第３及び第４判定保持回路５３ｃ，５３ｄにＬレベルの信号を出力しているので、第１及び第２判定保持回路と第３及び第４判定保持回路は、対応する不良端子と通常の端子ごとにＨレベル／Ｌレベルの信号として、不良端子であることを示す欠陥データを格納保持しているといえる。
　そして、第１及び第２切替スイッチ５４ａ，５４ｂの第１トランジスタ６２がオンし、第３及び第４切替スイッチ５４ｃ，５４ｄの第２トランジスタ６３がオンし、入出力端子Ｉ１，Ｉ２は内部端子４１，４２と接続され、入出力端子Ｉ３は内部端子４４と接続され、入出力端子Ｉ４は冗長端子４５と接続され、同様にチップ１４において、端子切替回路５２は、ＢＩＳＴ回路からの出力信号に応答して端子の接続位置を切り替え、入出力端子Ｉ５〜Ｉ８がそれぞれ内部端子４６，４７，４９，冗長端子５０と接続されている。
　したがって、引用発明は「格納された欠陥データに従って、複数の信号を、該複数の信号に対する該正規Ｉ／Ｏ接続に欠陥があるという決定に基づいて、該正規Ｉ／Ｏ接続から該冗長Ｉ／Ｏ接続へリルート」しているといえ、この点は本願発明１と共通する。
ｄ）引用発明と本願発明１は共に方法の発明である点で共通する。
　したがって、本願発明１と引用発明との間には、次の一致点、相違点があるといえる。
〈一致点〉
「方法であって、該方法は、
　基板に結合されたモジュールの２つのコア間の複数の入力／出力（Ｉ／Ｏ）接続を試験することであって、該複数のＩ／Ｏ接続は、正規Ｉ／Ｏ接続および冗長Ｉ／Ｏ接続を含む、ことと、
　格納された欠陥データに従って、複数の信号を、該複数の信号に対する該正規Ｉ／Ｏ接続に欠陥があるという決定に基づいて、該正規Ｉ／Ｏ接続から該冗長Ｉ／Ｏ接続へリルートする、ことと
　を含む、方法。」
〈相違点１〉
　本願発明１は、「２つのコアの各々は、試験信号を介して相互に通信する試験プロセッサを備え、該試験信号は、試験専用の少なくとも１つの接続を介して通信可能である」のに対し、引用発明ではこのような構成についての特定がなされていない点。
〈相違点２〉
　本願発明１は、「不揮発性メモリに欠陥データを格納することであって、該欠陥データは、欠陥の所定の最大量まで該複数のＩ／Ｏ接続の欠陥位置を含む」ものであるのに対し、引用発明では欠陥データに相当するものを利用しているが、不揮発性メモリに欠陥データを格納するものではなく、また、欠陥の所定の最大量まで複数のＩ／Ｏ接続の欠陥位置を含むものであるかが明らかではない点。
〈相違点３〉
　本願発明１は、「リルートすることは、該正規Ｉ／Ｏ接続と該冗長Ｉ／Ｏ接続との間のクロスバーを用いて実行される」ものであるのに対し、引用発明ではリルートすることにクロスバーを用いて実行するものではない点。
（２）相違点についての判断
〈相違点１についての判断〉
　上述したように、引用発明は、「２つのコア間の複数の入力／出力（Ｉ／Ｏ）接続を試験する」点では、本願発明１と共通するものであるが、引用発明は、「２つのコアの各々は、試験信号を介して相互に通信する試験プロセッサを備え」ることは特定されていない。
　ここで、引用発明はＢＩＳＴ回路を有しており、該ＢＩＳＴ回路は切り替えのための各種信号を発生させる「試験プロセッサ」といえたとしても、試験信号を介して相互に通信する機能は有していない。
　したがって、たとえ引用発明において、試験信号を介して相互に通信する試験プロセッサを備えることが想定し得たとしても、そのことが前提となる該試験信号が試験専用の少なくとも１つの接続を介して通信可能とすることまで当業者が容易に想到し得るという証拠は原査定に引用された引用文献１〜４を見ても存在せず、周知技術であるともいえない。
　したがって、上記相違点２、３について判断するまでもなく、本願発明１は、当業者であっても引用発明、引用文献２に記載された技術的事項及び上記周知技術に基づいて容易に発明できたものであるとはいえない。
　
２．本願発明２−１０について
　本願発明２−１０も、本願発明１の「２つのコアの各々は、試験信号を介して相互に通信する試験プロセッサを備え、該試験信号は、試験専用の少なくとも１つの接続を介して通信可能である」と同一の構成を備えるものであるから、本願発明１と同じ理由により、当業者であっても、引用発明、引用文献２に記載された技術的事項及び上記周知技術に基づいて容易に発明できたものとはいえない。
３．本願発明１１−１８について
　本願発明１１は、本願発明１と同様の構成を有する方法の発明であり、かつ、本願発明１と同様に「２つのコアの各々は、試験信号を介して相互に通信する試験プロセッサを備え、該試験信号は、試験専用の少なくとも１つの接続を介して通信可能である」と同一の構成を備えるものであるから、本願発明１と同じ理由により、当業者であっても、引用発明、引用文献２に記載された技術的事項及び上記周知技術に基づいて容易に発明できたものとはいえない。
　また、本願発明１２−１８も、本願発明１の「２つのコアの各々は、試験信号を介して相互に通信する試験プロセッサを備え、該試験信号は、試験専用の少なくとも１つの接続を介して通信可能である」と同一の構成を備えるものであるから、本願発明１と同じ理由により、当業者であっても、引用発明、引用文献２に記載された技術的事項及び上記周知技術に基づいて容易に発明できたものとはいえない。
第６　原査定について
　審判請求時の補正により、本願発明１−１８は、「２つのコアの各々は、試験信号を介して相互に通信する試験プロセッサを備え、該試験信号は、試験専用の少なくとも１つの接続を介して通信可能である」という事項を有するものとなっており、当業者であっても、拒絶査定において引用された引用文献１−４に基づいて、容易に発明できたものとはいえない。したがって、原査定の理由を維持することはできない。
第７　むすび
　以上のとおり、原査定の理由によっては、本願を拒絶することはできない。
　また、他に本願を拒絶すべき理由を発見しない。
　よって、結論のとおり審決する。