【事件の表示】
　特願２０１２−　８７１６７「シフトレジスタとゲートライン駆動装置」拒絶査定不服審判事件〔平成２４年１１月１２日出願公開、特開２０１２−２２１５５１〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は，平成２４年（２０１２年）４月６日（パリ条約による優先権主張　外国庁受理２０１１年４月７日，中国）の出願であって，その手続の経緯は以下のとおりである。
平成２７年　３月１３日　審査請求
平成２８年　１月１２日　拒絶理由通知
平成２８年　４月１４日　意見書・手続補正
平成２８年　９月１４日　拒絶査定
平成２９年　１月１６日　審判請求・手続補正
　
第２　補正の却下の決定
［補正却下の決定の結論］
　審判請求と同時にされた手続補正（以下，「本件補正」という。）を却下する。
［理由］
１　補正の内容
　本件補正により，本件補正前の特許請求の範囲の請求項１は，本件補正後の請求項１へ補正された。
（１）本件補正前
　本件補正前の，特許請求の範囲の請求項１の記載は次のとおりである。
「【請求項１】
　シフトレジスタであって，
　ゲートとドレーンとが接続されて信号入力端に接続され，ソースがプルアップノードである第１ノードに接続される第１薄膜トランジスタと，
　ゲートがリセット信号端に接続されて，ドレーンが前記第１ノードに接続されて，ソースがローレベル信号端に接続される第２薄膜トランジスタと，
　ゲートが前記第１ノードに接続されて，ドレーンがクロック信号端に接続されて，ソースが信号出力端に接続される第３薄膜トランジスタと，
　ゲートがリセット信号端に接続されて，ドレーンが信号出力端に接続されて，ソースがローレベル信号端に接続される第４薄膜トランジスタと，
　前記第１ノードと信号出力端の間に接続される容量と，
　クロック信号端と第１ノードと信号出力端の間に接続されてローレベル信号端に接続され，前記シフトレジスタの非動作期間内に，前記第１ノードと信号出力端をローレベルに維持するためのプルダウンモジュールと，
　ゲートとドレーンとが接続され，クロック信号端に接続されて，ソースがプルダウンノードである第２ノードに接続される第５薄膜トランジスタと，
　ゲートが前記第１ノードに接続されて，ドレーンが前記第２ノードに接続されて，ソースがローレベル信号端に接続される第６薄膜トランジスタと，
　ゲートが前記第２ノードに接続されて，ドレーンが前記第１ノードに接続されて，ソースがローレベル信号端に接続される第７薄膜トランジスタと，
　ゲートが前記第２ノードに接続されて，ドレーンが信号出力端に接続されて，ソースがローレベル信号端に接続される第８薄膜トランジスタと，
ゲートが第３薄膜トランジスタのドレーンに接続され，ドレーンが前記第２ノードに接続され，ソースがローレベル信号端に接続される第９薄膜トランジスタと
　を備えるシフトレジスタ。」
（２）本件補正後
　本件補正後の，特許請求の範囲の請求項１の記載は，次のとおりである。（当審注。補正個所に下線を付した。下記（３）も同じ。）
「【請求項１】
　シフトレジスタであって，
　ゲートとドレーンとが接続されて信号入力端に接続され，ソースがプルアップノードである第１ノードに接続される第１薄膜トランジスタと，
　ゲートがリセット信号端に接続されて，ドレーンが前記第１ノードに接続されて，ソースがローレベル信号端に接続される第２薄膜トランジスタと，
　ゲートが前記第１ノードに接続されて，ドレーンが第１クロック信号端に接続されて，ソースが信号出力端に接続される第３薄膜トランジスタと，
　ゲートがリセット信号端に接続されて，ドレーンが信号出力端に接続されて，ソースがローレベル信号端に接続される第４薄膜トランジスタと，
　前記第１ノードと信号出力端の間に接続される容量と，
　
前記第１
前記
　ゲートとドレーンとが接続され，
第２
　ゲートが前記第１ノードに接続されて，ドレーンが前記第２ノードに接続されて，ソースがローレベル信号端に接続される第６薄膜トランジスタと，
　ゲートが前記第２ノードに接続されて，ドレーンが前記第１ノードに接続されて，ソースがローレベル信号端に接続される第７薄膜トランジスタと，
　ゲートが前記第２ノードに接続されて，ドレーンが信号出力端に接続されて，ソースがローレベル信号端に接続される第８薄膜トランジスタと，
ゲートが第３薄膜トランジスタのドレーンに接続され，ドレーンが前記第２ノードに接続され，ソースがローレベル信号端に接続される第９薄膜トランジスタとを備え
，
　
前記第１クロック信号端と前記第２クロック信号端とは信号レベルが互いに逆相である
ことを特徴とする
（３）本件補正事項
　本件補正は，請求項１に記載された「クロック信号端」について「第１クロック信号端」と「第２クロック信号端」に区別した上で，「
前記第１クロック信号端と前記第２クロック信号端とは信号レベルが互いに逆相である
２　補正の適否
　本件補正事項は，新規事項を追加するものではないから特許法１７条の２第３項の規定に適合し，特許請求の範囲の減縮を目的とするから，同条４項の規定に適合し，同条５項２号に掲げるものに該当する。
　そこで，本件補正後の請求項１に記載された発明（以下，「本願補正発明」という。）が特許出願の際独立して特許を受けることができるものであるか否か（特許法第１７条の２第６項で準用する同法第１２６条第７項）につき，更に検討する。
（１）本願補正発明
　本願補正発明は，本件補正後の請求項１に記載された，次のとおりのものと認める。（再掲）
「シフトレジスタであって，
　ゲートとドレーンとが接続されて信号入力端に接続され，ソースがプルアップノードである第１ノードに接続される第１薄膜トランジスタと，
　ゲートがリセット信号端に接続されて，ドレーンが前記第１ノードに接続されて，ソースがローレベル信号端に接続される第２薄膜トランジスタと，
　ゲートが前記第１ノードに接続されて，ドレーンが第１クロック信号端に接続されて，ソースが信号出力端に接続される第３薄膜トランジスタと，
　ゲートがリセット信号端に接続されて，ドレーンが信号出力端に接続されて，ソースがローレベル信号端に接続される第４薄膜トランジスタと，
　前記第１ノードと信号出力端の間に接続される容量と，
　前記第１クロック信号端と前記第１ノードと信号出力端の間に接続されてローレベル信号端に接続され，前記シフトレジスタの非動作期間内に，前記第１ノードと信号出力端をローレベルに維持するためのプルダウンモジュールと，
　ゲートとドレーンとが接続され，第２クロック信号端に接続されて，ソースがプルダウンノードである第２ノードに接続される第５薄膜トランジスタと，
　ゲートが前記第１ノードに接続されて，ドレーンが前記第２ノードに接続されて，ソースがローレベル信号端に接続される第６薄膜トランジスタと，
　ゲートが前記第２ノードに接続されて，ドレーンが前記第１ノードに接続されて，ソースがローレベル信号端に接続される第７薄膜トランジスタと，
　ゲートが前記第２ノードに接続されて，ドレーンが信号出力端に接続されて，ソースがローレベル信号端に接続される第８薄膜トランジスタと，
ゲートが第３薄膜トランジスタのドレーンに接続され，ドレーンが前記第２ノードに接続され，ソースがローレベル信号端に接続される第９薄膜トランジスタとを備え，
　前記第１クロック信号端と前記第２クロック信号端とは信号レベルが互いに逆相である
ことを特徴とするシフトレジスタ。」
（２）引用文献１の記載
　ア　引用文献１
　原査定の拒絶の理由に引用された，中国特許出願公開第１０１５４６６０７号明細書（以下，「引用文献１」という。）には，図面とともに，次の記載がある。（当審訳で示す。）（下線は，当審で付加した。以下同じ。）
（ア）「技術分野
　本発明は液晶表示分野に関し、特に
シフトレジスタおよび液晶表示装置のゲート駆動装置に関する。
背景技術
　現存のシフトレジスタ中，典型的構造はThomson社の４つのトランジスタと２つのコンデンサ構造であり，図１に示されるのはこのシフトレジスタ構造の見取り図であり，
図２に示されるのはシフトレジスタの入出力タイミングチャートである。
第１段階において，ＩＮＰＵＴの入力信号はハイレベルであり，
ＰＵノードにおいてトランジスタＴ１０３により充電されハイレベルになる。
第１段階中において，ＰＵノードはハイレベルにプルアップされており，
第１段階のＩＮＰＵＴにハイレベルを入力し，第２段階のＯＵＴＰＵＴがハイレベルとなり，１回のシフトが完成し，第３段階のＲＥＳＴＩＮにハイレベルを入力し，リセット操作が完成し，このため第１，２，３段階はシフトレジスタの動作時間として定義することができ，第４，５段階はＩＮＰＵＴ，ＲＥＳＥＴＩＮが均しくローレベルとされ，このため第４，５段階はシフトレジスタの非動作時間として定義することができる。
（イ）「見て取れるように，
非動作時間内に，ＩＮＰＵＴ，ＲＥＳＥＴＩＮ，ＯＵＴＰＵＴは均しくローレベルとなり，
ＯＵＴＰＵＴ電位が上昇し，そして非動作時間内はＴ１０３，Ｔ１０４，Ｔ１０２は均しくオフのため，ＯＵＴＰＵＴがＣＬＫＩＮの影響を受けて電位が上昇する時，プルダウントランジスタがＯＵＴＰＵＴの電圧を降下させることがなく，よってＯＵＴＰＵＴの出力信号は比較的大きなノイズを生じさせられる。
　この問題に対し，Thomson社は，６つのトランジスタ構造のシフトレジスタを提案し，・・・
シフトレジスタの非動作時間内においてＰＤノードはハイレベルを保持し，Ｔ２０２はオンを保持し，よってＴ２０２のソースがＶＳＳＩＮに接続され，このためＯＵＴＰＵＴをローレベルに保持することができ
非常に大部分の時間で非動作状態にあり，このようなトランジスタＴ２０２，Ｔ２０４はほぼ直流のオフセット作用を受け続けて，よってＴ２０２，Ｔ２０４は比較的大きな閾値電圧シフトを生じさせられることとなり，シフトレジスタの信頼性を低下させて，最終的にはシフトレジスタの寿命に影響することとなる。
発明の内容
　
本発明の目的は現存技術の欠陥に対処するところにあり，シフトレジスタの一例を提供し，シフトレジスタの出力ノイズを抑制することができ，あわせてシフトレジスタ中の各トランジスタが大きな閾値電圧シフトを生じないよう保証することができ，もってシフトレジスタ動作の信頼性を保証するものである。
（ウ）「図８に示されるものは本発明のシフトレジスタの実施例３の構造の見取り図であって，図９に示されるものは図８に示されるシフトレジスタの入出力タイムチャートであり，図８と図６に示されるシフトレジスタの区別は次の点にある。図８中のトランジスタＴ３０７のゲートと第２クロック信号ＣＬＫＢＩＮが接続し，
第２クロック信号ＣＬＫＢＩＮの入力信号は第１クロック信号ＣＬＫＩＮの入力信号の位相反転信号であり
（エ）「
図１５に示されるのは，本発明のシフトレジスタの実施例９の構造見取り図
薄膜トランジスタＴ３０５，Ｔ３０６，Ｔ３０７，Ｔ３０８，Ｔ３０９，Ｔ３１０によって，プルダウン薄膜トランジスタ駆動ユニットの機能を実現する。
（オ）図２は次のとおりである。
（カ）図１５は次のとおりである。
（キ）図１６には，
第１クロック信号ＣＬＫが第１シフトレジスタのＣＬＫＩＮ及び第２シフトレジスタのＣＬＫＢＩＮに入力され，第２クロック信号ＣＬＫＢが第１シフトレジスタのＣＬＫＢＩＮ及び第２シフトレジスタのＣＬＫＩＮに入力される
　イ　引用発明
　前記アより，引用文献１には，次の発明（以下，「引用発明」という。）が記載されていると認められる。
「シフトレジスタであって，
　ゲートとドレーンとが接続されてＩＮＰＵＴに接続され，ソースがノードＱに接続される薄膜トランジスタＴ３０３と，
　ゲートがＲＥＳＥＴＩＮに接続されて，ドレーンがノードＱに接続されて，ソースがＶＳＳＩＮに接続される薄膜トランジスタＴ３０４と，
　ゲートがノードＱに接続されて，ドレーンがＣＬＫＩＮに接続されて，ソースがＯＵＴＰＵＴに接続される薄膜トランジスタＴ３０１と，
　ゲートがＲＥＳＥＴＩＮに接続されて，ドレーンがＯＵＴＰＵＴに接続されて，ソースがＶＳＳＩＮに接続される薄膜トランジスタ３０２と，
　ノードＱとＯＵＴＰＵＴの間に接続される容量Ｃ３０１と，
　ＣＬＫＢＩＮとノードＱとＯＵＴＰＵＴの間に接続されてＶＳＳＩＮに接続され，前記シフトレジスタの非動作期間内に，ノードＱとＯＵＴＰＵＴをローレベルに維持するためのプルダウン薄膜トランジスタ駆動ユニットと，
　ゲートとドレーンとが接続され，ＣＬＫＩＮに接続されて，ソースがノードＬＮに接続される薄膜トランジスタ３０５と，
　ゲートがノードＱに接続されて，ドレーンがノードＬＮに接続されて，ソースがＶＳＳＩＮに接続される薄膜トランジスタ３０６と，
　ゲートがノードＬＮに接続されて，ドレーンがノードＱに接続されて，ソースがＶＳＳＩＮに接続される薄膜トランジスタＴ３０８と，
　ゲートがノードＬＮに接続されて，ドレーンがＯＵＴＰＵＴに接続されて，ソースがＶＳＳＩＮに接続される薄膜トランジスタＴ１１１と，
　ゲートがＣＬＫＢＩＮに接続され，ドレーンがノードＬＮに接続され，ソースがＶＳＳＩＮに接続される薄膜トランジスタＴ３０７とを備え，
　ＣＬＫＩＮとＣＬＫＢＩＮとは信号レベルが互いに逆相であることを特徴とするシフトレジスタ。」
（３）引用文献２の記載
　ア　引用文献２
　原査定の拒絶の理由に引用された，国際公開第２０１０／０５０２６２号（以下，「引用文献２」という。）には，図面とともに，次の記載がある。
（ア）「技術分野
［０００１］本発明は、
表示パネルにモノリシックに作り込まれるシフトレジスタ回路
（イ）「［００８８］図１に、本実施形態のシフトレジスタ回路の各段（シフトレジスタ段）ＳＲｋ（ｋは自然数）の構成を示す。
［００８９］本実施形態では、
ｋが奇数の段ＳＲｋにおいては、クロック信号ＣＫ１を第１のクロック信号、クロック信号ＣＫ２を第２のクロック信号とし、ｋが偶数の段ＳＲｋにおいては、クロック信号ＣＫ２を第１のクロック信号、クロック信号ＣＫ１を第２のクロック信号とする。
クロック入力端子ＣＫＡに入力されるクロック信号を第１のクロック信号とし、クロック入力端子ＣＫＢに入力されるクロック信号を第２のクロック信号とする。シフトレジスタ回路全体では、互いに位相の異なる第１のクロック信号と第２のクロック信号との２相のクロック信号を用いてシフト動作を行う。」
（ウ）「［００９５］次に、図２および図３を用いて、各段ＳＲｋの動作について説明する。
［００９６］入力ゲート（トランジスタＴ１）の入力端子である
セット端子ＳＥＴにシフトパルスが入力されるまでは、
トランジスタＴ２がクロック入力端子ＣＫＢから入力されるクロック信号がＨｉｇｈレベルになるたびにＯＮ状態となり、
充電ノードであるノードｎｅｔＡも
クロック入力端子ＣＫＢに入力されるクロック信号がアクティブ（Ｈｉｇｈ）である期間にＡＮＤゲート２の出力であるノードｎｅｔＢがＨｉｇｈとなることから、トランジスタＴ６がＯＮ状態となるので、ノードｎｅｔＡはＬｏｗ電源電圧ＶＳＳにＬｏｗ引きされる。
［００９７］セット端子ＳＥＴにシフトパルスである前段の出力信号ＧＯＵＴのゲートパルスが入力されると、段ＳＲｋは出力パルスを生成する期間となり、トランジスタＴ１がＯＮ状態となって容量Ｃ１を充電する。容量Ｃ１が充電されることにより、ゲートパルスのＨｉｇｈレベルをＶＧＨ、トランジスタＴ１の閾値電圧をＶｔｈとして、ノードｎｅｔＡの電位がＶＧＨ−Ｖｔｈまで上昇する。この結果、トランジスタＴ５がＯＮ状態になり、
クロック入力端子ＣＫＡから入力されたクロック信号がトランジスタＴ５のソースに現れるが、クロック入力端子ＣＫにクロックパルス（Ｈｉｇｈレベル）が入力された瞬間に容量Ｃ１のブートストラップ効果によってノードｎｅｔＡの電位が突き上げられるので、トランジスタＴ５は大きなオーバドライブ電圧を得ることとなる。これにより、入力されたクロックパルスのＶＧＨの電位レベルが段ＳＲｋの出力端子ＧＯＵＴに伝送されて出力され、ゲートパルスＧｋ（出力信号ＧＯＵＴのパルス）となる。
［００９８］ノードｎｅｔＡの電位がこのようにトランジスタＴ５のゲートに対してアクティブな電位レベルにあるときには、ＡＮＤ回路２の出力はＬｏｗとなるので、トランジスタＴ６はＯＦＦ状態にある。
［００９９］セット端子ＳＥＴへのゲートパルスの入力が終了すると、トランジスタＴ１がＯＦＦ状態となる。そして、ノードｎｅｔＡおよび段ＳＲｋの出力端子ＧＯＵＴがフローティングとなることによる電荷の保持を解除するために、リセット端子ＲＥＳＥＴに入力されるリセットパルスとしての次段ＳＲｋ＋１のゲートパルスＧｋ＋１によってトランジスタＴ３・Ｔ４をＯＮ状態とし、ノードｎｅｔＡおよび出力端子ＧＯＵＴをＬｏｗ電源入力端子ＶＳＳに接続する。これによりトランジスタＴ５がＯＦＦ状態となる。リセットパルスの入力が終了すると、段ＳＲｋが出力パルスを生成する期間は終了し、出力端子ＧＯＵＴは再びＬｏｗを保持する期間となる。
［０１００］
出力端子ＧＯＵＴがＬｏｗを保持する期間になると、再び、クロック入力端子ＣＫＢに入力されるクロック信号のアクティブな期間に、ＡＮＤ回路２の出力がＨｉｇｈレベルとなってトランジスタＴ６がＯＮ状態となって、ノードｎｅｔＡがＬｏｗ引きされる。
（エ）「［０１０６］
トランジスタＴ７はダイオード接続されているので、クロック入力端子ＣＫＢに入力されるクロック信号がアクティブ（Ｈｉｇｈ）になるときに、ノードｎｅｔＢをアクティブな電位レベル（Ｈｉｇｈ）にプルアップする
［０１０７］
トランジスタＴ７・Ｔ８により、クロック入力端子ＣＫＢがアクティブな電位レベル（Ｈｉｇｈ）になるときにノードｎｅｔＡをＬｏｗ引きすることができる
［０１０８］次に、図５に、制御部１の第１の変形例の構成を示す。
［０１０９］図５の制御部１では、図４の制御部１に、さらにトランジスタＴ９が追加されている。トランジスタＴ９は第３の制御素子を構成している。
トランジスタＴ９において、ゲートはクロック入力端子ＣＫＡに
［０１１０］これにより、
ノードｎｅｔＢを非アクティブな電位レベル（Ｌｏｗ、ＶＳＳ）に保持する期間に、クロック入力端子ＣＫＡに入力されるクロック信号がアクティブになる度にトランジスタＴ９がＯＮ状態となって、ノードｎｅｔＢをＬｏｗ引きする。
［０１１１］また、トランジスタがアモルファスシリコンで作製されている場合には、トランジスタのＯＮデューティが大きいほど、ゲートに印加される直流バイアスが大きくなるため、閾値電圧Ｖｔｈのシフト現象が発生しやすい。シフト現象によってトランジスタが動作しなくなる虞もある。しかし、
上記のようにノードｎｅｔＢをＬｏｗ引きするようにすれば、トランジスタＴ６のゲートに印加される直流バイアスを小さくすることができるので、回路全体の信頼性をより向上させることができる。
（オ）図５は次のとおりである。
　イ　引用技術事項
　前記アより，引用文献２には，次の技術的事項（以下，「引用技術事項」という。）が記載されていると認められる。
「シフトレジスタにおいて，互いに位相の異なるクロック信号ＣＫＡとＣＫＢを用いてシフト動作を行い，クロック信号ＣＫＡのタイミングで出力し，クロック信号ＣＫＢのタイミングで充電ノードであるノードｎｅｔＡをトランジスタＴ６でＬｏｗ引きするために，ノードｎｅｔＢをプルアップするトランジスタ（Ｔ７）のドレインとゲートをＣＬＫＢに接続し，ノードｎｅｔＢをＬｏｗ引きするトランジスタ（Ｔ９）のゲートをＣＫＡに接続すること。」
（４）本願補正発明と引用発明との対比
　ア　引用発明の「ＩＮＰＵＴ」，「ＲＥＳＴＩＮ」，「ＯＵＴＰＵＴ」「ＶＳＳＩＮ」，「ＣＬＫＩＮ」及び「ＣＬＫＢＩＮ」は，それぞれ本願補正発明の「信号入力端」，「リセット信号端」，「信号出力端」，「ローレベル信号端」，「第１クロック信号端」及び「第２クロック信号端」に相当する。
　イ　引用発明の「ノードＱ」は「ＩＮＰＵＴ」によって引き上げられるから，本願補正発明の「プルアップノードである第１ノード」に相当し，引用発明の「ノードＬＮ」は，「プルダウン薄膜トランジスタ駆動ユニット」において「薄膜トランジスタＴ３０８」のゲートに接続されて「ノードＱ」の「プルダウン」を実現するものであるから，本願補正発明の「プルダウンノードである第２ノード」に相当する。
　ウ　引用発明の「薄膜トランジスタＴ３０３」，「薄膜トランジスタＴ３０４」，「薄膜トランジスタＴ３０１」，「薄膜トランジスタ３０２」，「薄膜トランジスタ３０５」，「薄膜トランジスタ３０６」，「薄膜トランジスタＴ３０８」，「薄膜トランジスタＴ１１１」，「薄膜トランジスタＴ３０７」及び「プルダウン薄膜トランジスタ駆動ユニット」は，下記相違点を除いて，それぞれ本願補正発明の「第１薄膜トランジスタ」ないし「第９薄膜トランジスタ」及び「プルダウンモジュール」に相当する。
　エ　すると，本願補正発明と引用発明とは，下記オの点で一致し，下記カの点で相違すると認められる。
　オ　一致点
「シフトレジスタであって，
　ゲートとドレーンとが接続されて信号入力端に接続され，ソースがプルアップノードである第１ノードに接続される第１薄膜トランジスタと，
　ゲートがリセット信号端に接続されて，ドレーンが前記第１ノードに接続されて，ソースがローレベル信号端に接続される第２薄膜トランジスタと，
　ゲートが前記第１ノードに接続されて，ドレーンが第１クロック信号端に接続されて，ソースが信号出力端に接続される第３薄膜トランジスタと，
　ゲートがリセット信号端に接続されて，ドレーンが信号出力端に接続されて，ソースがローレベル信号端に接続される第４薄膜トランジスタと，
　前記第１ノードと信号出力端の間に接続される容量と，
　前記第１ノードと信号出力端の間に接続されてローレベル信号端に接続され，前記シフトレジスタの非動作期間内に，前記第１ノードと信号出力端をローレベルに維持するためのプルダウンモジュールと，
　ゲートとドレーンとが接続され，ソースがプルダウンノードである第２ノードに接続される第５薄膜トランジスタと，
　ゲートが前記第１ノードに接続されて，ドレーンが前記第２ノードに接続されて，ソースがローレベル信号端に接続される第６薄膜トランジスタと，
　ゲートが前記第２ノードに接続されて，ドレーンが前記第１ノードに接続されて，ソースがローレベル信号端に接続される第７薄膜トランジスタと，
　ゲートが前記第２ノードに接続されて，ドレーンが信号出力端に接続されて，ソースがローレベル信号端に接続される第８薄膜トランジスタと，
　ドレーンが前記第２ノードに接続され，ソースがローレベル信号端に接続される第９薄膜トランジスタとを備え，
　前記第１クロック信号端と前記第２クロック信号端とは信号レベルが互いに逆相であることを特徴とするシフトレジスタ。」
　カ　相違点
　本願補正発明においては，「プルダウンモジュール」が「第１クロック信号端」に接続され，「第５薄膜トランジスタ」のゲートとドレーンが「第２クロック信号端」に接続され，「第９薄膜トランジスタ」のゲートが「第３薄膜トランジスタ」のドレーン，すなわち「第１クロック信号端」に接続されるのに対し，引用発明においては，「プルダウン薄膜トランジスタ駆動ユニット」が「ＣＬＫＢＩＮ」に接続され，「薄膜トランジスタＴ３０５」のゲートとドレーンが「ＣＬＫＩＮ」に接続され，「薄膜トランジスタＴ３０７」のゲートが「ＣＬＫＢＩＮ」に接続される点。
（５）相違点についての検討
　引用発明において薄膜トランジスタＴ３０８及び薄膜トランジスタＴ１１１（以下，「プルダウントランジスタ」という。）がオンしてプルダウンが行われるのは，非動作期間中でＣＬＫＩＮがハイレベルの期間，すなわち第４段階である（前記（２）ア（ア）及び同（オ））が，非動作期間中のプルダウントランジスタにほぼ直流のオフセットがかかり続けて閾値電圧シフトが生じることに対処するという引用発明の目的（前記（２）ア（イ））のためには，同じく非動作期間中の第５段階においてプルダウントランジスタをオンしても，変わらないことは当業者が容易に予測できることである。つまり，プルダウントランジスタを非動作期間の一周期においてその前半にオンして後半に「休ませる」か後半にオンして前半に「休ませる」かの相違だけなので，両者は前記目的から見て機能的に等価である。そして，第５段階においてＣＬＫＢＩＮがハイレベルになるところ，このタイミングで「ノードＱ」のプルダウンすなわち充電ノードであるノードｎｅｔＡのＬｏｗ引きをしても問題なく動作することは，引用技術事項から当業者が理解できることである。
　また，引用発明において，ＣＬＫＩＮとＣＬＫＢＩＮとは信号レベルが互いに逆相で周期が等しいから，タイミング信号として両者を入れ替えるだけで，半周期分のタイミングをずらすことが可能であることは当業者に自明であり，このことは引用文献１に記載されている（前記（２）ア（キ））し，また，引用文献２にも示されている（前記（３）ア（イ））。
　してみると，引用発明において，引用技術事項のとおり各トランジスタと各クロック信号を接続し，すなわち，「プルダウン薄膜トランジスタ起動ユニット」及びその「薄膜トランジスタＴ３０５」，「薄膜トランジスタＴ３０７」の接続先の「ＣＬＫＩＮ」と「ＣＬＫＢＩＮ」を入れ替えて，第５段階においてプルダウンを行うように設計変更することは，当業者が容易になし得ることである。
（６）本願補正発明の効果について
　前記（５）のとおり，本願補正発明は，引用発明と機能的に等価であるから，その効果は，引用発明から，当業者が予測できる程度のものである。
（７）まとめ
　本願補正発明は，引用文献１及び２に記載された発明に基づいて，当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により，特許出願の際独立して特許を受けることができないものである。
３　むすび 
　したがって，本件補正は，特許法第１７条の２第６項において準用する同法第１２６条第７項の規定に違反するので，同法第１５９条第１項の規定において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３　本願発明の特許性の有無について
１　本願発明について 
　本願の請求項１に係る発明（以下，「本願発明」という。）は，平成２８年４月１４日にされた手続補正により補正された特許請求の範囲の請求項１に記載された，次のとおりのものと認める。
「シフトレジスタであって，
　ゲートとドレーンとが接続されて信号入力端に接続され，ソースがプルアップノードである第１ノードに接続される第１薄膜トランジスタと，
　ゲートがリセット信号端に接続されて，ドレーンが前記第１ノードに接続されて，ソースがローレベル信号端に接続される第２薄膜トランジスタと，
　ゲートが前記第１ノードに接続されて，ドレーンがクロック信号端に接続されて，ソースが信号出力端に接続される第３薄膜トランジスタと，
　ゲートがリセット信号端に接続されて，ドレーンが信号出力端に接続されて，ソースがローレベル信号端に接続される第４薄膜トランジスタと，
　前記第１ノードと信号出力端の間に接続される容量と，
　クロック信号端と第１ノードと信号出力端の間に接続されてローレベル信号端に接続され，前記シフトレジスタの非動作期間内に，前記第１ノードと信号出力端をローレベルに維持するためのプルダウンモジュールと，
　ゲートとドレーンとが接続され，クロック信号端に接続されて，ソースがプルダウンノードである第２ノードに接続される第５薄膜トランジスタと，
　ゲートが前記第１ノードに接続されて，ドレーンが前記第２ノードに接続されて，ソースがローレベル信号端に接続される第６薄膜トランジスタと，
　ゲートが前記第２ノードに接続されて，ドレーンが前記第１ノードに接続されて，ソースがローレベル信号端に接続される第７薄膜トランジスタと，
　ゲートが前記第２ノードに接続されて，ドレーンが信号出力端に接続されて，ソースがローレベル信号端に接続される第８薄膜トランジスタと，
ゲートが第３薄膜トランジスタのドレーンに接続され，ドレーンが前記第２ノードに接続され，ソースがローレベル信号端に接続される第９薄膜トランジスタと
　を備えるシフトレジスタ。」
２　引用発明及び引用技術事項
　引用発明及び引用技術事項は，それぞれ，前記第２の２（２）及び（３）のとおりである。
３　判断
　本願発明は，前記第２の１（３）のとおり，本願補正発明の「第１クロック端」及び「第２クロック端」についての区別と限定を取り除いたものである。
　そうすると，本願発明を下位概念化しさらに限定を付加したものに相当する本願補正発明が，前記第２の２のとおり，引用文献１及び２に記載された発明に基づいて当業者が容易に発明をすることができたものであるから，本願発明も同様に，引用文献１及び２に記載された発明に基づいて当業者が容易に発明をすることができたものである。
４　まとめ
　以上のとおり，本願発明は，引用文献１及び２に記載された発明に基づいて当業者が容易に発明することができたものであるから，特許法第２９条第２項の規定により，特許を受けることができない。
　
第４　結言 
　したがって，本願の請求項１に係る発明は，特許法第２９条第２項の規定により，特許を受けることができないから，その余の請求項について検討するまでもなく，本願は拒絶されるべきものである。 
　
　よって，結論のとおり審決する。