(57)【要約】  本発明に係る試験装置は、被試験デバイスの試験を正確に実施することができる。  この試験装置は、被試験デバイスを試験する試験装置であって、被試験デバイスに印加する試験信号を生成する試験信号生成部と、被試験デバイスの端子に電気的に接続され、試験信号を被試験デバイスの端子に与える第１ドライバと、試験信号が被試験デバイスの端子に到達するまでの間に生じる試験信号の減衰を補正する補正信号を生成する補正信号生成部と、被試験デバイスの端子に電気的に接続され、補正信号を被試験デバイスの端子に与える第２ドライバとを備える。
2008023615.tif 000002
【特許請求の範囲】
【請求項１】
被試験デバイスを試験する試験装置であって、
前記被試験デバイスに印加する試験信号を生成する試験信号生成部と、
前記被試験デバイスの端子に電気的に接続され、前記試験信号を前記被試験デバイスの端子に与える第１ドライバと、
前記試験信号が前記被試験デバイスの端子に到達するまでの間に生じる前記試験信号の減衰を補正する補正信号を生成する補正信号生成部と、
前記被試験デバイスの端子に電気的に接続され、前記補正信号を前記被試験デバイスの端子に与える第２ドライバと
を備える試験装置。
【請求項２】
前記被試験デバイスを試験する試験パターンを発生するパターン発生器をさらに備え、
前記試験信号生成部は、前記試験パターンに基づいて前記試験信号を生成し、
前記補正信号生成部は、前記試験パターンから生成される補正パターンに基づいて、前記補正信号を生成する請求項１に記載の試験装置。
【請求項３】
前記補正信号生成部は、前記試験パターンを１ビット分だけ遅延させ、反転した前記補正パターンに基づいて、前記補正信号を生成し、
前記第２ドライバは、振幅が前記試験信号よりも小さい前記補正信号を出力する請求項２に記載の試験装置。
【請求項４】
前記補正信号生成部は、前記試験信号を微分した前記補正信号を生成する請求項２に記載の試験装置。
【請求項５】
当該試験装置は、
前記試験信号生成部、前記補正信号生成部、前記第１ドライバ、および前記第２ドライバを有するテストヘッドと、
前記第１ドライバおよび前記第２ドライバと前記被試験デバイスの端子との間を信号線により接続するデバイスインターフェイス部と
をさらに備える請求項１に記載の試験装置。
【請求項６】
前記信号線における前記第１ドライバおよび前記第２ドライバ側の端部に設けられたケーブル側直列抵抗と、
前記ケーブル側直列抵抗における前記第１ドライバおよび前記第２ドライバ側の端部と前記第１ドライバとの間に設けられた第１ドライバ側直列抵抗と、
前記ケーブル側直列抵抗における前記第１ドライバおよび前記第２ドライバ側の端部と前記第２ドライバとの間に設けられた第２ドライバ側直列抵抗と、
を有する請求項５に記載の試験装置。
【請求項７】
被試験デバイスを試験する試験装置であって、
前記被試験デバイスの端子に電気的に接続され、前記被試験デバイスからの応答信号の論理値を検出するコンパレータと、
前記応答信号が前記被試験デバイスの端子から前記コンパレータに到達するまでの間に生じる前記応答信号の減衰を補正する補正信号を生成する補正信号生成部と、
生成された前記補正信号を前記コンパレータに与えるドライバと
を備える試験装置。
【請求項８】
前記被試験デバイスを試験する試験パターンに対応する期待値パターンを発生する期待値パターン発生器と、
前記コンパレータが検出した前記応答信号の論理値が前記期待値パターンの期待値と一致したか否かを判定する判定部と、
をさらに備え、
前記補正信号生成部は、前記期待値パターンに基づいて、前記補正信号を生成する請求項７に記載の試験装置。
【請求項９】
前記補正信号生成部は、前記被試験デバイスが出力する前記応答信号の論理値が前記期待値パターンの期待値と異なる場合において、前記コンパレータが前記期待値パターンの期待値と一致する論理値を有する前記応答信号を受け取ったと誤検出しない範囲に振幅が制限された前記補正信号を生成する請求項８に記載の試験装置。
【請求項１０】
当該試験装置は、
前記補正信号生成部、前記ドライバ、および前記コンパレータを有するテストヘッドと、
前記ドライバおよび前記コンパレータと前記被試験デバイスの端子との間を信号線により接続するデバイスインターフェイス部と
を備える請求項７に記載の試験装置。
【請求項１１】
前記信号線における前記ドライバおよび前記コンパレータ側の端部に設けられたケーブル側直列抵抗と、
前記ケーブル側直列抵抗における前記ドライバおよび前記コンパレータ側の端部と、前記ドライバとの間に設けられたドライバ側直列抵抗と、
前記ケーブル側直列抵抗における前記ドライバおよび前記コンパレータ側の端部と、前記コンパレータとの間に設けられたコンパレータ側直列抵抗と、
を有する請求項５に記載の試験装置。
【請求項１２】
デバイスを製造する製造方法であって、
デバイスを製造する製造段階と、
請求項１に記載の試験装置により試験して選別する選別段階と
を備える製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、試験装置に関する。特に本発明は、被試験デバイスに印加する試験信号の損失を補償する補正信号を生成する補正信号生成部を備えた試験装置および当該試験装置を用いたデバイスの製造方法に関する。文献の参照による組み込みが認められる指定国については、下記の米国出願に記載された内容を参照により本出願に組み込み、本出願の記載の一部とする。
出願番号  １１／５０９，３０７      出願日  ２００６年８月２４日
【背景技術】
【０００２】
従来、半導体回路等の被試験デバイスを試験する場合、被試験デバイスに所定の試験信号を印加し、被試験デバイスからの応答信号を測定することにより、被試験デバイスの良否を判定する方法が知られている。例えば、所定の論理パターンの試験信号を被試験デバイスに印加したときの被試験デバイスからの応答信号の論理パターンが、期待値パターンと一致するか否かを判定することにより、被試験デバイスの動作が正常か否かを試験することができる。【０００３】
このような試験を行う場合、試験装置から被試験デバイスに所定の信号を印加している。しかし、試験装置から被試験デバイスまで当該信号を伝送する経路において当該信号が減衰した場合、被試験デバイスに印加すべき試験信号の論理パターンと、実際に被試験デバイスに印加される試験信号の論理パターンとが異なる場合がある。【０００４】
このような問題を解消するべく、伝送経路における試験信号の減衰に応じて、当該試験信号の波形を予め補正する機能を有する試験装置が知られている。例えば、下記特許文献１に記載の試験装置は、試験信号のエッジのタイミングを基準として、パルス幅の異なる複数のパルス信号を生成し、試験信号の波形にこれらのパルス信号の波形を加算することにより、エッジ部分を強調した試験信号を生成することができる。
【特許文献１】特開２００２−４０１１２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記特許文献１に記載の試験装置は、試験信号の波形を予め補正する補正信号のパルス幅および振幅などを記憶するレジスタ、または、被試験デバイスに印加される試験信号が伝送線路端で反射され戻ってくる波形のデジタルデータに基づいて当該試験信号の波形を補正する補正信号のパルス幅および振幅などを求める演算装置などを備える。したがって、回路構成が複雑であるだけでなく、異なる波形の試験信号を被試験デバイスに印加する場合に、上記レジスタや演算装置の設定を変更する必要があった。【０００６】
そこで本発明は、上記の課題を解決することのできる試験装置および当該試験装置を用いたデバイスの製造方法を提供することを目的とする。この目的は請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【課題を解決するための手段】
【０００７】
本発明の第１の形態によると、被試験デバイスを試験する試験装置であって、被試験デバイスに印加する試験信号を生成する試験信号生成部と、被試験デバイスの端子に電気的に接続され、試験信号を被試験デバイスの端子に与える第１ドライバと、試験信号が被試験デバイスの端子に到達するまでの間に生じる試験信号の減衰を補正する補正信号を生成する補正信号生成部と、被試験デバイスの端子に電気的に接続され、補正信号を被試験デバイスの端子に与える第２ドライバとを備える試験装置が提供される。【０００８】
また、本発明の第２の形態によると、被試験デバイスを試験する試験装置であって、被試験デバイスの端子に電気的に接続され、被試験デバイスからの応答信号の論理値を検出するコンパレータと、応答信号が被試験デバイスの端子からコンパレータに到達するまでの間に生じる応答信号の減衰を補正する補正信号を生成する補正信号生成部と、生成された補正信号をコンパレータに与えるドライバとを備える試験装置が提供される。【０００９】
また、本発明の第３の形態によると、デバイスを製造する製造段階と、製造されたデバイスを試験装置により試験して選別する選別段階とを有する、デバイスの製造方法であって、試験装置は、デバイスに与える試験信号を生成する試験信号生成部と、デバイスの端子に電気的に接続され、生成された試験信号をデバイスの端子に与える第１ドライバと、試験信号がデバイスの端子に到達するまでの間に生じる試験信号の減衰を補正する補正信号を生成する補正信号生成部と、デバイスの端子に電気的に接続され、生成された補正信号をデバイスの端子に与える第２ドライバとを備える製造方法が提供される。【００１０】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施形態に係る試験装置１０１０の構成の一例を示す図である。
【図２】試験装置１０１０の動作の一例を示すタイミングチャートである。
【図３】本実施形態の変形例である試験装置１０１１の構成の一例を示す図である。
【図４】本実施形態のさらに他の変形例である試験装置１０１２の構成の一例を示す図である。
【図５】試験装置１０１２の動作の一例を示すタイミングチャートである。
【図６】本実施形態のさらに他の変形例である試験装置１０１３の構成の一例を示す図である。
【図７】試験装置１０１３の動作の一例を示すタイミングチャートである。
【図８】本実施形態のさらに他の変形例である試験装置１０１４の構成の一例を示す図である。
【図９】本実施形態のさらに他の変形例である試験装置２００の構成の一例を示す図である。
【図１０】信号生成装置１００の動作の一例を示すタイミングチャートである。
【図１１】複数の周期信号のエッジタイミングの他の例を示す図である。
【図１２】信号生成装置１００の構成の他の例を示す図である。
【図１３】信号生成装置１００の他の構成例を示す図である。
【図１４】アナログ回路５００が出力するアナログ波形の一例を示す図である。
【図１５】信号生成装置１００の他の構成例を示す図である。
【図１６】信号生成装置１００の他の構成例を示す図である。
【図１７】図１６において説明した信号生成装置１００の動作例を示す図である。
【図１８】アナログ回路５００の構成の一例を示す図である。
【図１９】試験装置２００の構成の他の例を示す図である。
【図２０】キャリブレーション部１８０の動作の一例を示す図である。
【図２１】本発明の他の実施形態に係る回路デバイス４００の構成の一例を示す。
【符号の説明】
【００１２】
１０  タイミング発生部
１２  タイミング発生器
２０  シフトレジスタ部
２２  フリップフロップ
２４  レジスタ
３０  タップ制御部
４０  レジスタ部
４２  レジスタ
５０  第１の演算部
５２、６２  符号制御回路
５４、６４  演算回路
６０  第２の演算部
７０  出力部
８０  セットリセットラッチ部
８２  セットリセットラッチ
１００  信号生成装置
１１０  パターン発生部
１２０  判定部
１３０  増幅器
１４０  伝送経路
１５０  基準発生部
１６０  制御部
１７０  基準測定部
１８０  キャリブレーション部
２００  試験装置
３００  被試験デバイス
４００  回路デバイス
４１０  基板
５００  アナログ回路
５０２、５１２、５２２、５３２  抵抗
５１４、５２４、５３４  コンデンサ
５２６、５２８  スイッチ
１０１０、１０１１、１０１２、１０１３、１０１４  試験装置
１０２０、１０２３  タイミング発生器
１０３０  パターン発生器
１０３３  期待値パターン発生器
１０４０、１０４３  パターン遅延制御回路
１０５０、１０５１、１０５２、１０５３、１０５４  テストヘッド
１０６０、１０６１、１０６２、１０６３、１０６４  デバイスインターフェイス部
１０７３  判定部
１１００  試験信号生成部
１１２０、１２２０、１２２３  波形成形器
１１４０、１２４０、１２４３、１４４３  可変遅延回路
１２００、１２１２、１２１３  補正信号生成部
１２６０  微分回路
１３０１  第１ドライバ
１３０２  第２ドライバ
１３１２  第３ドライバ
１３１３  ドライバ
１３２３  コンパレータ
１４０１、１４１１  第１ドライバ側直列抵抗
１４０２、１４１２  第２ドライバ側直列抵抗
１４０３、１４１３  ケーブル側直列抵抗
１４５３  ラッチ回路
１５０１、１５０２、１５１１、１５１２、１５１３、１５１４、１５２３  同軸ケーブル
１６００  被試験デバイス
【発明を実施するための最良の形態】
【００１３】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。【００１４】
図１は、本発明の実施形態に係る試験装置１０１０の構成の一例を示す図である。また、図２は、試験装置１０１０の動作の一例を示すタイミングチャートである。試験装置１０１０は、ＩＣまたはＬＳＩ等の被試験デバイス１６００を試験する装置であり、図１に示すように、テストヘッド１０５０と、デバイスインターフェイス部１０６０とを備える。テストヘッド１０５０は、タイミング発生器１０２０、パターン発生器１０３０、パターン遅延制御回路１０４０、試験信号生成部１１００、補正信号生成部１２００、第１ドライバ１３０１、および第２ドライバ１３０２を有する。デバイスインターフェイス部１０６０は、第１ドライバ１３０１と被試験デバイス１６００の端子との間を同軸ケーブル１５０１を含む信号線により電気的に接続するともに、第２ドライバ１３０２と被試験デバイス１６００の当該端子との間を同軸ケーブル１５０２を含む信号線により電気的に接続する。なお、デバイスインターフェイス部１０６０は、第１ドライバ１３０１と被試験デバイス１６００の端子との間、および第２ドライバ１３０２と被試験デバイス１６００の当該端子との間を、同軸ケーブル１５０１、１５０２を含まないマイクロストリップラインなどの信号線により電気的に接続してもよい。【００１５】
試験装置１０１０は、例えば、所定の試験パターン７０２Ｄに基づいて生成される試験信号７０４Ｓと、試験パターン７０２Ｄから生成される補正パターン７０３Ｄに基づいて生成される補正信号７０５Ｓとを合波した試験信号７０６Ｓを被試験デバイス１６００に印加し、当該被試験デバイス１６００からの応答信号の論理パターンと、上記試験パターン７０２Ｄに対応する期待値パターンとを比較することにより、被試験デバイス１６００の良否を判定する。なお、図１に示す試験装置１０１０において、被試験デバイス１６００からの応答信号に基づいて被試験デバイス１６００の良否を判定する部分に関する構成は省略する。【００１６】
タイミング発生器１０２０は、試験パターン７０２Ｄを生成するための周期信号７０１Ｓを発生する回路である。周期信号７０１Ｓは、図２に示すように、特定の繰返し周期を有する。パターン発生器１０３０は、タイミング発生器１０２０で発生した周期信号７０１Ｓが与えられると、当該周期信号７０１Ｓに基づいて、試験パターン７０２Ｄを生成してパターン遅延制御回路１０４０に送る。この試験パターン７０２Ｄは、論理Ｈまたは論理Ｌが所定に配列した論理パターンであり、被試験デバイス１６００を試験するために当該被試験デバイス１６００に与える試験信号７０４Ｓが有するべきパターンデータを含む。パターン遅延制御回路１０４０は、パターン発生器１０３０から送られる試験パターン７０２Ｄをそのまま後述する試験信号生成部１１００の波形成形器１１２０に送るとともに、当該試験パターン７０２Ｄを１ビット分だけ遅延させ、反転させた論理パターンである補正パターン７０３Ｄを生成して後述する補正信号生成部１２００の波形成形器１２２０に送る。【００１７】
試験信号生成部１１００は、波形成形器１１２０および可変遅延回路１１４０を有し、被試験デバイス１６００に印加する試験信号７０４Ｓを生成する。波形成形器１１２０は、パターン遅延制御回路１０４０から送られる試験パターン７０２Ｄに基づいて試験信号７０４Ｓを生成する。また、可変遅延回路１１４０は、波形成形器１１２０が生成した試験信号７０４Ｓに対して、試験パターン７０２Ｄに応じて予め設定した大きさの遅延を与える。試験信号生成部１１００は、生成した試験信号７０４Ｓを第１ドライバ１３０１に送る。第１ドライバ１３０１は、試験信号生成部１１００から送られる試験信号７０４Ｓを、デバイスインターフェイス部１０６０の同軸ケーブル１５０１を含む信号線を介して被試験デバイス１６００の端子に与える。ここで、試験信号７０４Ｓは、試験パターン７０２Ｄのビット毎の論理値に応じた電圧レベルを有するパルス信号である。試験信号７０４Ｓは、例えば、図２に示すように、一定の期間（単位周期）毎に、大きさＶ０の基準電圧を中心に試験パターン７０２Ｄの論理Ｈおよび論理Ｌの各々に応じた大きさの電圧値を取る。【００１８】
補正信号生成部１２００は、波形成形器１２２０および可変遅延回路１２４０を有し、試験信号７０４Ｓが被試験デバイス１６００の端子に到達するまでの間に生じる試験信号７０４Ｓの減衰を補正する補正信号７０５Ｓを生成する。波形成形器１２２０は、パターン遅延制御回路１０４０から送られる補正パターン７０３Ｄに基づいて補正信号７０５Ｓを生成する。また、可変遅延回路１２４０は、波形成形器１２２０が生成した補正信号７０５Ｓに対して、補正パターン７０３Ｄに応じて予め設定した大きさの遅延を与える。補正信号生成部１２００は、生成した補正信号７０５Ｓを第２ドライバ１３０２に送る。第２ドライバ１３０２は、補正信号生成部１２００から送られる補正信号７０５Ｓを、デバイスインターフェイス部１０６０の同軸ケーブル１５０２を含む信号線を介して、被試験デバイス１６００における上記第１ドライバ１３０１が試験信号７０４Ｓを与える端子と同じ端子に与える。なお、本実施形態の試験装置１０１０において、補正信号７０５Ｓは、試験信号７０４Ｓとともにテストヘッド１０５０で生成されて被試験デバイス１６００の端子に与えられる代わりに、試験パターン７０２Ｄに基づいて予め生成されて被試験デバイス１６００の端子に直接与えられてもよい。【００１９】
補正信号７０５Ｓは、上記のようにパターン遅延制御回路１０４０において試験パターン７０２Ｄから生成される上記補正パターン７０３Ｄに基づいて生成されるパルス信号であり、当該補正パターン７０３Ｄのビット毎の論理値に応じた電圧レベルを有する。例えば、補正信号７０５Ｓは、図２に示すように、上記試験信号７０４Ｓと同じ単位周期毎に、大きさＶ０の基準電圧を中心に試験パターン７０３Ｄの論理Ｈおよび論理Ｌの各々に応じた大きさの電圧値を取る。ここで、補正信号７０５Ｓにおける基準電圧からの振幅の大きさは、試験信号７０４Ｓにおける基準電圧からの振幅の大きさよりも小さい。以上から、補正信号７０５Ｓは、試験信号７０４Ｓを１周期分遅延させて反転したパルス信号となり、その振幅、すなわち基準電圧を中心とする電圧レベルは、試験信号７０４Ｓと比較して小さい。【００２０】
試験信号７０４Ｓおよび補正信号７０５Ｓは、被試験デバイス１６００の端子において合波され、試験信号７０６Ｓとして被試験デバイス１６００の端子から当該被試験デバイス１６００に与えられる。この試験信号７０６Ｓは、図２に示すように、試験信号７０４Ｓと比べて各パルスの立ち上がりおよび立ち下がりが補正信号７０５Ｓによって強調された波形を有する。【００２１】
このように、本実施形態の試験装置１０１０では、試験信号７０４Ｓが第１ドライバ１３０１から被試験デバイス１６００の端子に到達するまでの間に、当該試験信号７０４Ｓにおける各パルスの電圧レベルが特にパルスの立ち上がりおよび立ち下がりの部分で減衰することにより当該各パルス間の電圧レベルの変化量が小さくなった場合でも、これらパルスの立ち下がりおよび立ち上がりを補正信号７０５Ｓによって強調することができる。したがって、被試験デバイス１６００側でビットエラーが生じにくくなり、被試験デバイス１６００の試験を正確に実施することができる。【００２２】
また、上記のように、補正信号７０５Ｓの各パルスの振幅が試験信号７０４Ｓと比べて小さいので、試験信号７０４Ｓが補正信号７０５Ｓと合波されたときに、試験信号７０４Ｓの論理Ｌに対応する部分に補正信号７０５Ｓの論理Ｈに対応する部分が重畳されたり、試験信号７０４Ｓの論理Ｈに対応する部分に補正信号７０５Ｓの論理Ｌに対応する部分が重畳された場合でも、被試験デバイス１６００側でビットエラーが生じるのを防ぐことができる。【００２３】
図３は、本実施形態の変形例である試験装置１０１１の構成の一例を示す図である。図３に示す試験装置１０１１の各構成において、試験装置１０１０と同じ構成要素については同じ参照番号を付して説明を省略する。試験装置１０１１は、テストヘッド１０５１およびデバイスインターフェイス部１０６１を備える。試験装置１０１１において、第１ドライバ１３０１の出力側および第２ドライバ１３０２の出力側の伝送線路は、テストヘッド１０５１上においてデバイスインターフェイス部１０６１から延びる１本の信号線に接続される。デバイスインターフェイス部１０６１は、同軸ケーブル１５１１を含む上記信号線を有し、当該信号線により第１ドライバ１３０１および第２ドライバ１３０２と被試験デバイス１６００の端子との間を電気的に接続する。なお、デバイスインターフェイス部１０６１は、第１ドライバ１３０１および第２ドライバ１３０２と被試験デバイス１６００の端子との間を、同軸ケーブル１５１１を含まないマイクロストリップラインなどの信号線により電気的に接続してもよい。【００２４】
また、同軸ケーブル１５１１における第１ドライバ１３０１および第２ドライバ１３０２側の端部には、同軸ケーブル１５１１と直列に設けられたケーブル側直列抵抗１４０３が設けられる。また、ケーブル側直列抵抗１４０３における第１ドライバ１３０１および第２ドライバ１３０２側の端部と第１ドライバ１３０１との間には、第１ドライバ側直列抵抗１４０１が設けられ、ケーブル側直列抵抗１４０３における第１ドライバ１３０１および第２ドライバ１３０２側の端部と第２ドライバ１３０２との間には、第２ドライバ側直列抵抗１４０２が設けられる。ここで、第１ドライバ側直列抵抗１４０１、第２ドライバ側直列抵抗１４０２、およびケーブル側直列抵抗１４０３のそれぞれの抵抗値は、被試験デバイス１６００側から見たときの、同軸ケーブル１５１１のインピーダンスの大きさと、第１ドライバ側直列抵抗１４０１、第２ドライバ側直列抵抗１４０２、およびケーブル側直列抵抗１４０３の合成インピーダンスの大きさとが等しくなるように設定されることが好ましい。また、第１ドライバ１３０１および第２ドライバ１３０２と被試験デバイス１６００の端子との間を、同軸ケーブル１５１１を含まない信号線により接続する場合は、ケーブル側直列抵抗１４０３と被試験デバイス１６００の端子との間の当該信号線のインピーダンスが、第１ドライバ側直列抵抗１４０１、第２ドライバ側直列抵抗１４０２、およびケーブル側直列抵抗１４０３の合成インピーダンスの大きさと等しくなるように設定されることが好ましい。【００２５】
ここで、補正信号７０５Ｓは、上記のように基準電圧からの振幅の大きさが試験信号７０４Ｓよりも小さいので、試験装置１０１０では、同軸ケーブル１５０２を伝送される間に例えば線路ノイズと同レベルまで減衰する場合がある。このような場合、補正信号７０５Ｓのパルスの検出が困難となり、試験信号７０４Ｓに合波することが難しくなる。これに対し、試験装置１０１１では、第２ドライバ１３０２から出力される補正信号７０５Ｓは、同軸ケーブル１５１１を伝送される前に試験信号７０４Ｓと合波される。したがって、試験装置１０１１は、試験信号７０４Ｓの減衰を補正信号７０５Ｓにより補正して当該試験信号７０４Ｓのパルスの立ち下がりおよび立ち上がりを強調した試験信号７０６Ｓをより適切に生成することができる。【００２６】
図４は、本実施形態のさらに他の変形例である試験装置１０１２の構成の一例を示す図である。図５は、試験装置１０１２の動作の一例を示すタイミングチャートである。図４および図５に示す試験装置１０１２の各構成およびタイミングチャートにおいて、試験装置１０１０と同じ構成要素については同じ参照番号を付して説明を省略する。試験装置１０１２は、テストヘッド１０５２およびデバイスインターフェイス部１０６２を備える。テストヘッド１０５２は、上記テストヘッド１０５０が有する構成に加えて、補正信号生成部１２１２および第３ドライバ１３１２をさらに有する。デバイスインターフェイス部１０６２は、上記試験装置１０１０のデバイスインターフェイス部１０６０が有する構成に加えて、同軸ケーブル１５１２を含む信号線をさらに有し、当該信号線により第３ドライバ１３１２と被試験デバイス１６００の端子との間を電気的に接続する。なお、デバイスインターフェイス部１０６２は、第３ドライバ１３１２と被試験デバイス１６００の端子との間を、同軸ケーブル１５１２を含まないマイクロストリップラインなどの信号線により電気的に接続してもよい。【００２７】
補正信号生成部１２１２は、与えられる信号のパルス波形を微分した信号を生成する微分回路１２６０を有する。この微分回路１２６０は、波形成形器１１２０から出力される試験信号７０４Ｓを微分した補正信号７０７Ｓを生成するとともに、生成した補正信号７０７Ｓを第３ドライバ１３１２に送る。第３ドライバ１３１２は、微分回路１２６０から送られる補正信号７０７Ｓを、デバイスインターフェイス部１０６２の同軸ケーブル１５１２を含む上記信号線を介して、被試験デバイス１６００における第１ドライバ１３０１および第２ドライバ１３０２に接続される端子と同じ端子に与える。【００２８】
したがって、補正信号生成部１２１２の微分回路１２６０で生成された補正信号７０７Ｓは、補正信号７０５Ｓとともに被試験デバイス１６００の端子において試験信号７０４Ｓと合波される。これにより、試験信号７０４Ｓは、補正信号７０５Ｓおよび補正信号７０７Ｓと合波されることにより、パルスの立ち下がりおよび立ち上がりの部分がより強調された試験信号７０８Ｓとして被試験デバイス１６００に印加される。【００２９】
このように、試験装置１０１２では、試験信号７０４Ｓが第１ドライバ１３０１から被試験デバイス１６００の端子に到達するまでの間に、当該試験信号７０４Ｓの各パルスの電圧レベルが特にパルスの立ち上がりおよび立ち下がりの部分で減衰することにより当該各パルス間の電圧レベルの変化量が小さくなった場合でも、これらパルスの立ち下がりおよび立ち上がりを補正信号７０５Ｓおよび補正信号７０７Ｓによって強調することができる。したがって、被試験デバイス１６００側でビットエラーが生じにくくなり、被試験デバイス１６００の試験を正確に実施することができる。【００３０】
また、上記のように、補正信号７０７Ｓの各パルスが基準電圧に対して高い電圧レベルのパルスであるか、または基準電圧に対して低い電圧レベルのパルスであるかは、試験信号７０４Ｓにおける同周期のパルスが立ち上がりを有するか、または立下りを有するかに対応する。したがって、試験信号７０４Ｓが補正信号７０７Ｓと合波されたときに、試験信号７０４Ｓにおける基準電圧より低い電圧レベルの部分に補正信号７０７Ｓの基準電圧より高い電圧レベルの部分が重畳されて試験信号７０４Ｓにおける当該部分の電圧レベルが基準電圧よりも高くなったり、あるいは、試験信号７０４Ｓにおける基準電圧より高い電圧レベルの部分に補正信号７０７Ｓの基準電圧より低い電圧レベルの部分が重畳されて試験信号７０４Ｓにおける当該部分の電圧レベルが基準電圧よりも低くなるのを防ぐことができる。【００３１】
図６は、本実施形態のさらに他の変形例である試験装置１０１３の構成の一例を示す図である。図７は、試験装置１０１３の動作の一例を示すタイミングチャートである。試験装置１０１３は、図６に示すように、テストヘッド１０５３と、デバイスインターフェイス部１０６３と、判定部１０７３とを備える。テストヘッド１０５３は、タイミング発生器１０２３、期待値パターン発生器１０３３、パターン遅延制御回路１０４３、補正信号生成部１２１３、ドライバ１３１３、コンパレータ１３２３、可変遅延回路１４４３、およびラッチ回路１４５３を有する。デバイスインターフェイス部１０６３は、ドライバ１３１３と被試験デバイス１６００の端子との間を同軸ケーブル１５１３を含む信号線により電気的に接続するともに、コンパレータ１３２３と被試験デバイス１６００の当該端子との間を同軸ケーブル１５２３を含む信号線により電気的に接続する。なお、デバイスインターフェイス部１０６３は、ドライバ１３１３と被試験デバイス１６００の端子との間、およびコンパレータ１３２３と被試験デバイス１６００の当該端子との間を、同軸ケーブル１５１３、１５２３を含まないマイクロストリップラインなどの信号線により電気的に接続してもよい。【００３２】
試験装置１０１３は、例えば、所定の試験パターンに基づいて生成される試験信号を被試験デバイス１６００に印加する。また、試験装置１０１３は、試験信号が印加された被試験デバイス１６００からの応答信号７５６Ｓと、試験パターンに対応する期待値パターン７５２Ｄから生成される補正パターン７５３Ｄに基づいて生成される補正信号７５５Ｓとを合波した応答信号７５７Ｓを生成し、当該応答信号７５７Ｓの論理パターンと、上記期待値パターン７５２Ｄとを比較することにより、被試験デバイス１６００の良否を判定する。なお、図６に示す試験装置１０１３において、試験信号を被試験デバイス１６００に印加する部分に関する構成は省略する。【００３３】
タイミング発生器１０２３は、期待値パターン７５２Ｄを生成するための周期信号７５１Ｓを発生する回路である。周期信号７５１Ｓは、図７に示すように、特定の繰返し周期を有する。期待値パターン発生器１０３３は、タイミング発生器１０２３で発生した周期信号７５１Ｓが与えられると、当該周期信号７５１Ｓ基づいて、期待値パターン７５２Ｄを生成してパターン遅延制御回路１０４３に送る。この期待値パターン７５２Ｄは、上記試験パターンに対応しており、論理Ｈまたは論理Ｌが当該試験パターンと同一に配列した論理パターンである。パターン遅延制御回路１０４３は、期待値パターン発生器１０３３から送られる期待値パターン７５２Ｄをそのまま判定部１０７３に送るとともに、当該期待値パターン７５２Ｄを1ビット分だけ遅延させ、反転させた論理パターンである補正パターン７５３Ｄを生成して後述する補正信号生成部１２１３の波形成形器１２２３に送る。【００３４】
補正信号生成部１２１３は、波形成形器１２２３および可変遅延回路１２４３を有し、応答信号７５６Ｓが被試験デバイス１６００の端子からコンパレータ１３２３に到達するまでの間に、当該応答信号７５６Ｓに生じる波形の減衰を補正する補正信号７５５Ｓを生成する。波形成形器１２２３は、パターン遅延制御回路１０４３から送られる補正パターン７５３Ｄに基づいて補正信号７５５Ｓを生成する。また、可変遅延回路１２４３は、波形成形器１２２３が生成した補正信号７５５Ｓに対して、補正パターン７５３Ｄに応じて予め設定した大きさの遅延を与える。補正信号生成部１２１３は、生成した補正信号７５５Ｓをドライバ１３１３に送る。ドライバ１３１３は、補正信号生成部１２１３から送られる補正信号７５５Ｓを、デバイスインターフェイス部１０６３における同軸ケーブル１５１３を含む上記信号線を介して、被試験デバイス１６００における応答信号７５６Ｓが出力する端子とコンパレータ１３２３との間の伝送線路に与える。例えばドライバ１３１３は、補正信号７５５Ｓを、被試験デバイス１６００における応答信号７５６Ｓが出力する端子とコンパレータ１３２３との間を接続する同軸ケーブル１５２３を含む上記信号線の当該端子側の端部に与える。なお、ドライバ１３１３は、補正信号７５５Ｓを、同軸ケーブル１５２３を含む上記信号線のコンパレータ１３２３側の端部に与えてもよい。【００３５】
補正信号７５５Ｓは、上記のようにパターン遅延制御回路１０４３において期待値パターン７５２Ｄから生成される上記補正パターン７５３Ｄに基づいて生成されるパルス信号であり、当該補正パターン７５３Ｄのビット毎の論理値に応じた電圧レベルを有する。例えば、補正信号７５５Ｓは、図７に示すように、大きさＶ０の基準電圧を中心に、補正パターン７５３Ｄの論理Ｈに対応して一定の幅だけ大きい電圧値を取り、補正パターン７５３Ｄの論理Ｌに対応して上記一定の幅と同じ幅だけ小さい電圧値を取る。また、補正信号７５５Ｓにおける基準電圧からの振幅の大きさは、応答信号７５６Ｓにおける基準電圧からの振幅の大きさよりも小さい。以上から、補正信号７５５Ｓは、応答信号７５６Ｓを１周期分遅延させて反転したパルス信号となり、その振幅、すなわち基準電圧を中心とする電圧レベルは、応答信号７５６Ｓと比較して小さい。【００３６】
応答信号７５６Ｓおよび補正信号７５５Ｓは、例えば被試験デバイス１６００の端子近傍において合波され、図２に示す波形を有する応答信号７５７Ｓとなる。この応答信号７５７Ｓは、デバイスインターフェイス部１０６３の同軸ケーブル１５２３を含む上記信号線を介してコンパレータ１３２３に与えられる。コンパレータ１３２３は、応答信号７５７Ｓを受けると、当該応答信号７５７Ｓの論理値を検出する。ラッチ回路１４５３は、コンパレータ１３２３が検出した応答信号７５７Ｓの論理値を、与えられる周期信号７５１Ｓのエッジタイミングで取り込み、取り込んだ論理値を応答パターン７５８Ｄとして判定部１０７３に送る。ここで、ラッチ回路１４５３に与えられる周期信号７５１Ｓには、可変遅延回路１４４３によって予め設定した大きさの遅延が与えられる。判定部１０７３は、期待値パターン発生器１０３３から送られる期待値パターン７５２Ｄとラッチ回路１４５３から送られる応答パターン７５８Ｄとに基づいて、応答信号７５７Ｓの論理値が期待値パターン７５２Ｄの期待値と一致したか否かを判定する。【００３７】
上記試験装置１０１３において、応答信号７５６Ｓおよび補正信号７５５Ｓは、被試験デバイス１６００の端子近傍において合波され、図７に示す波形を有する応答信号７５７Ｓがコンパレータ１３２３に与えられる。したがって、応答信号７５６Ｓが被試験デバイス１６００の端子からコンパレータ１３２３に到達するまでの間に生じた当該応答信号７５６Ｓの電圧レベルの減衰が、補正信号７５５Ｓによって補正される。このように、本実施形態の試験装置１０１３では、応答信号７５６Ｓが被試験デバイス１６００の端子からコンパレータ１３２３に到達するまでの間に、各パルスの電圧レベルの変化量が小さくなった場合でも、これらパルスの立ち下がりおよび立ち上がりを補正信号７５５Ｓによって強調することができる。したがって、試験装置１０１３では、コンパレータ１３２３による応答信号７５７Ｓの論理値の検出を正確に実施することができる。【００３８】
また、上記のように、補正信号７５５Ｓの各パルスの振幅が応答信号７５６Ｓと比べて小さいので、応答信号７５６Ｓが補正信号７５５Ｓと合波されたときに、応答信号７５６Ｓの論理Ｌに対応する部分に補正信号７５５Ｓの論理Ｈに対応する部分が重畳されたり、応答信号７５６Ｓの論理Ｈに対応する部分に補正信号７５５Ｓの論理Ｌに対応する部分が重畳された場合でも、コンパレータ１３２３が応答信号７５６Ｓに対応する応答信号７５７Ｓの論理値を誤検出することがない。【００３９】
なお、試験装置１０１３は、上記試験装置１０１２と同様に、テストヘッド１０５３に微分回路１２６０を有する補正信号生成部１２１２、および第３ドライバ１３１２を有し、さらにデバイスインターフェイス部１０６３に同軸ケーブル１５１２を含む信号線を有してもよい。この場合、微分回路１２６０は、波形成形器１２２３から出力される補正信号７５５Ｓを微分した補正信号を生成し、当該補正信号を第３ドライバ１３１２に送るとともに、第３ドライバ１３１２は、微分回路１２６０から送られる補正信号を、デバイスインターフェイス部１０６３の同軸ケーブル１５１２を含む上記信号線を介して、被試験デバイス１６００における応答信号７５６Ｓが出力する端子に与える。【００４０】
したがって、補正信号生成部１２１２の微分回路１２６０で生成された補正信号は、補正信号７５５Ｓとともに被試験デバイス１６００の端子近傍において応答信号７５６Ｓと合波される。これにより、被試験デバイス１６００からの応答信号７５６Ｓは、補正信号７５５Ｓに加えて上記の補正信号７５５Ｓを微分した補正信号と合波されてパルスの立ち下がりおよび立ち上がりがより強調された波形を有する信号となる。ゆえに、コンパレータ１３２３における応答信号７５７Ｓの検出精度がより向上する。【００４１】
図８は、本実施形態のさらに他の変形例である試験装置１０１４の構成の一例を示す図である。図８に示す試験装置１０１４の各構成において、試験装置１０１３と同じ構成要素については同じ参照番号を付して説明を省略する。試験装置１０１４は、テストヘッド１０５４およびデバイスインターフェイス部１０６４を備える。試験装置１０１４において、ドライバ１３１３の出力側およびコンパレータ１３２３の入力側は、テストヘッド１０５４において１本の信号線に接続されており、デバイスインターフェイス部１０６４は、当該信号線により被試験デバイス１６００の端子との間を同軸ケーブル１５１４を含む信号線により電気的に接続する。なお、デバイスインターフェイス部１０６４は、ドライバ１３１３およびコンパレータ１３２３と被試験デバイス１６００の上記端子との間を、同軸ケーブル１５１４を含まないマイクロストリップラインなどの信号線により電気的に接続してもよい。【００４２】
また、同軸ケーブル１５１４におけるドライバ１３１３およびコンパレータ１３２３側の端部には、同軸ケーブル１５１４と直列に設けられたケーブル側直列抵抗１４１３が設けられる。ケーブル側直列抵抗１４０３におけるドライバ１３１３およびコンパレータ１３２３側の端部とドライバ１３１３との間には、第１ドライバ側直列抵抗１４１１が設けられ、ケーブル側直列抵抗１４０３におけるドライバ１３１３およびコンパレータ１３２３側の端部とコンパレータ１３２３との間には、第２ドライバ側直列抵抗１４１２が設けられる。ここで、第１ドライバ側直列抵抗１４１１、第２ドライバ側直列抵抗１４１２、およびケーブル側直列抵抗１４０３のそれぞれの抵抗値は、被試験デバイス１６００側から見たときの、同軸ケーブル１５１４のインピーダンスの大きさと、第１ドライバ側直列抵抗１４１１、第２ドライバ側直列抵抗１４１２、およびケーブル側直列抵抗１４１３の合成インピーダンスの大きさとが同じとなるように設定されることが好ましい。また、ドライバ１３１３およびコンパレータ１３２３と被試験デバイス１６００の端子との間を、同軸ケーブル１５１４を含まない信号線により接続する場合は、ケーブル側直列抵抗１４１３と被試験デバイス１６００の端子との間の当該信号線のインピーダンスが、第１ドライバ側直列抵抗１４１１、第２ドライバ側直列抵抗１４１２、およびケーブル側直列抵抗１４１３の合成インピーダンスの大きさと等しくなるように設定されることが好ましい。【００４３】
ここで、補正信号７５５Ｓは、上記のように基準電圧からの振幅の大きさが応答信号７５６Ｓよりも小さいので、試験装置１０１３では、同軸ケーブル１５１４を含む上記信号線を伝送される間に例えば線路ノイズと同レベルまで減衰する場合がある。このような場合、補正信号７５５Ｓのパルスの検出が困難となり、試験信号７０４Ｓに合波することが難しくなる。これに対し、試験装置１０１４では、ドライバ１３１３から出力される補正信号７５５Ｓは、同軸ケーブルを含む信号線を伝送されることなくテストヘッド１０５４において応答信号７５６Ｓと合波される。したがって、試験装置１０１４は、応答信号７５６Ｓの減衰を補正信号７５５Ｓにより補正して当該応答信号７５６Ｓのパルスの立ち下がりおよび立ち上がりを強調した応答信号７５７Ｓをより適切に生成することができる。【００４４】
なお、試験装置１０１４は、上記試験装置１０１２と同様に、テストヘッド１０５４に微分回路１２６０を有する補正信号生成部１２１２、および第３ドライバ１３１２を有してもよい。この場合、微分回路１２６０は、波形成形器１２２３から出力される補正信号７５５Ｓを微分した補正信号を生成するとともに、生成した補正信号を第３ドライバ１３１２に送る。第３ドライバ１３１２は、微分回路１２６０から送られる補正信号を、テストヘッド１０５４において補正信号７５５Ｓとともに応答信号７５６Ｓと合波する。試験装置１０１４は、このように、補正信号生成部１２１２および第３ドライバ１３１２を有することにより、被試験デバイス１６００からの応答信号７５６Ｓを、補正信号７５５Ｓに加えて上記の補正信号７５５Ｓを微分した補正信号と合波することができる。これにより、コンパレータ１３２３は、パルスの立ち下がりおよび立ち上がりの部分がより強調された応答信号７５７Ｓを検出することができるので、当該検出精度が向上する。【００４５】
図９は、本実施形態のさらに他の変形例である試験装置２００の構成の一例を示す図である。試験装置２００は、半導体回路等の被試験デバイス３００を試験する。例えば試験装置２００は、被試験デバイス３００に所定の論理パターンの信号を入力し、被試験デバイス３００が出力する信号の論理パターンと、期待値パターンとを比較することにより、被試験デバイス３００の良否を判定する。本例における試験装置２００は、信号生成装置１００、パターン発生部１１０、判定部１２０、及び伝送経路１４０を備える。【００４６】
パターン発生部１１０は、被試験デバイス３００を試験する試験パターンを生成する。例えばパターン発生部１１０は、被試験デバイス３００に入力する試験信号が有するべき論理パターン（パターンデータ）を含む試験パターンを生成する。【００４７】
信号生成装置１００は、パターン発生部１１０が生成した試験パターンに基づいて、被試験デバイス３００に入力する試験信号を生成する。例えば信号生成装置１００は、試験パターンに含まれるパターンデータに応じたレベルを示す試験信号を生成する。また、信号生成装置１００は、試験信号の波形を予め補正する。信号生成装置１００の構成及び動作の詳細は後述する。【００４８】
伝送経路１４０は、増幅器１３０が出力する試験信号を、被試験デバイス３００の入力端に伝送する。伝送経路１４０は、例えばケーブル等の配線であってよい。伝送経路１４０は、試験信号に対して所定の減衰を生じさせてよく、所定の反射波を生じさせてよい。【００４９】
判定部１２０は、被試験デバイス３００が出力する出力信号に基づいて、被試験デバイス３００の良否を判定する。例えば判定部１２０は、出力信号の論理パターンと、パターン発生部１１０から与えられる期待値パターンとを比較し、被試験デバイス３００の良否を判定してよい。パターン発生部１１０は、生成した試験パターンに基づいた期待値パターンを生成する。【００５０】
信号生成装置１００は、タイミング発生部１０、シフトレジスタ部２０、レジスタ部４０、及び波形生成部を有する。本例において波形生成部は、第１の演算部５０、第２の演算部６０、出力部７０、及び増幅器１３０を有する。【００５１】
タイミング発生部１０は、与えられる基準クロックに基づいて、基準クロックに対する位相がそれぞれ異なる複数の周期信号を生成する複数のタイミング発生器（１２−１〜１２−ｎ、以下１２と総称する）を有する。つまり、複数のタイミング発生器１２は、それぞれ略同一の周期を有し、それぞれ位相の異なる複数の周期信号を生成する。それぞれのタイミング発生器１２は、ＰＬＬ回路であってよい。また、基準となるひとつのタイミング発生器１２がＰＬＬ回路であり、他のタイミング発生器１２は、遅延回路であってもよい。この場合、基準となるタイミング発生器１２が第１の周期信号を生成し、他のタイミング発生器１２は、当該第１の周期信号をそれぞれ分岐して受け取り、当該第１の周期信号をそれぞれ異なる遅延量で遅延させる。【００５２】
シフトレジスタ部２０は、縦続接続された複数のフリップフロップ（２２−１〜２２−ｍ、以下２２と総称する）を有し、パターン発生部１１０が出力するパターンデータの各データを順次伝播する。それぞれのフリップフロップ２２は、第１のタイミング発生器１２−１が出力する第１の周期信号を動作クロックとして受け取り、当該第１の周期信号に応じて、当該パターンデータの各データを、後段のフリップフロップ２２に順次伝播する。【００５３】
第２の演算部６０は、複数のフリップフロップ２２に一対一に対応して設けられた複数の符号制御回路（６２−１〜６２−ｍ、以下６２と総称する）及び複数の演算回路（６４−１〜６４−ｍ、以下６４と総称する）を有する。それぞれの符号制御回路６２は、対応するフリップフロップ２２が出力するデータ値の符号を決定する。つまり、それぞれの符号制御回路６２は、対応するフリップフロップ２２が出力するデータ値を、正又は負のいずれかの符号を選択して出力する。符号制御回路６２が選択する符号は、使用者によって予め設定されてよい。また、信号生成装置１００の動作中において、符号制御回路６２が選択する符号は固定されてよく、また信号生成装置１００の動作中に選択する符号は変更可能であってもよい。【００５４】
それぞれの演算回路６４は、対応するフリップフロップ２２が出力するデータ値を、対応する符号制御回路６２を介して受け取る。それぞれの演算回路６４は、受け取ったデータ値に、それぞれ予め設定される係数を乗算した乗算結果に応じたレベルの信号を出力する。それぞれの演算回路６４は、当該係数に応じた増幅率を有する増幅回路であってよい。また、信号生成装置１００の動作中において、演算回路６４の当該係数は固定されてよく、また信号生成装置１００の動作中に当該係数は変更可能であってもよい。【００５５】
出力部７０は、それぞれの演算回路６４が出力する信号の波形を加算して出力する。増幅器１３０は、出力部７０が生成した試験信号を所定の増幅率で増幅して出力する。また増幅器１３０は、予め定められた信号レベルを基準レベルとして、試験信号を出力してよい。例えば増幅器１３０は、予め定められた増幅率で試験信号を増幅し、予め定められたオフセット電圧を試験信号に加算して出力してよい。このような構成により、出力信号の波形に対し、パターンデータに基づいて、第１の周期信号のエッジを基準とした補正を行うことができる。【００５６】
レジスタ部４０は、第１のタイミング発生器１２−１以外のタイミング発生器（１２−１〜１２−ｎ）に対応して設けられた複数のレジスタ（４２−２〜４２−ｎ、以下４２と総称する）を有する。それぞれのレジスタ４２は、縦続接続されて設けられる。つまり、それぞれのレジスタ４２の出力データが、次段のレジスタ４２に入力される。それぞれのレジスタ４２は、入力されるデータを、対応するタイミング発生器１２が出力する周期信号に応じて取り込んで出力する。本例において、初段のレジスタ４２には、予め選択された一つのフリップフロップが出力するデータが入力され、対応するタイミング発生器１２が出力する周期信号に応じて順次伝播する。【００５７】
第１の演算部５０は、複数のレジスタ４２に一対一に対応して設けられた複数の符号制御回路（５２−１〜５２−ｍ、以下５２と総称する）及び複数の演算回路（５４−１〜５４−ｍ、以下５４と総称する）を有する。それぞれの符号制御回路５２は、対応するレジスタ４２が出力するデータ値の符号を決定する。つまり、それぞれの符号制御回路５２は、対応するレジスタ４２が出力するデータ値を、正又は負のいずれかの符号を選択して出力する。符号制御回路５２が選択する符号は、使用者によって予め設定されてよい。また、信号生成装置１００の動作中において、符号制御回路５２が選択する符号は固定されてよく、また信号生成装置１００の動作中に選択する符号は変更可能であってもよい。【００５８】
それぞれの演算回路５４は、対応するレジスタ４２が出力するデータ値を、対応する符号制御回路５２を介して受け取る。それぞれの演算回路５４は、受け取ったデータ値に、それぞれ予め設定される係数を乗算した乗算結果に応じたレベルの信号を出力する。それぞれの演算回路５４は、当該係数に応じた増幅率を有する増幅回路であってよい。また、信号生成装置１００の動作中において、演算回路５４の当該係数は固定されてよく、また信号生成装置１００の動作中に当該係数は変更可能であってもよい。【００５９】
出力部７０は、それぞれの演算回路５４が出力する信号の波形を加算して出力する。つまり、出力部７０は、複数の演算回路５４及び複数の演算回路６４が出力する信号の波形を加算した信号を出力する。このような構成により、出力信号の波形に対し、第１の周期信号とは異なるタイミングを基準とした補正を行うことができる。【００６０】
第１の周期信号に対する、それぞれのタイミング発生器１２が出力する周期信号の位相は、使用者により任意に設定されてよい。これにより、出力信号の波形に対し、任意のタイミングを基準とした補正を行うことができる。例えば、出力信号の信号エッジ（第１の周期信号のエッジタイミング）に対し、時間的に離れた位相（他の周期信号のエッジタイミング）において、当該信号エッジに応じた波形を生成することができる。このため、例えば伝送経路１４０において反射波が生じる場合であっても、当該反射波と相殺される波形を、出力信号に予め生成することができる。これにより、被試験デバイス３００に所望の信号を精度よく入力することができる。【００６１】
また、タップ制御部３０は、複数のフリップフロップ２２のうち、いずれかのフリップフロップ２２が出力するデータ値を選択し、初段のレジスタ４２に入力する。これにより、いずれのフリップフロップ２２が出力するデータ値を基準として波形の補正を行うかを選択することができる。タップ制御部３０が、いずれのフリップフロップ２２を選択するかは、使用者により予め設定されてよい。【００６２】
また、タップ制御部３０は、複数のフリップフロップ２２が出力するデータ値を、対応する符号制御回路６２に入力する。いずれのフリップフロップ２２を、いずれの符号制御回路６２に対応付けるかは、使用者により予め設定されてよい。タップ制御部３０の設定は、信号生成装置１００の動作中は固定されていてよい。【００６３】
図１０は、信号生成装置１００の動作の一例を示すタイミングチャートである。図１０においては、第１の演算部５０による波形の補正を主に説明する。本例においては、５個のタイミング発生器を有する場合について説明する。また、本例においてタップ制御部３０は、フリップフロップ２２−１が出力するデータを選択し、初段のレジスタ４２−２に入力する。【００６４】
フリップフロップ２２−１は、パターン発生部１１０が出力するデータ値を、第１の周期信号に応じて順次伝播する。図１０に示すように、フリップフロップ２２−１がデータ値１を出力する場合、レジスタ４２−２は、対応するタイミング発生器１２−２が出力する第２の周期信号に応じてデータ値１を取り込み、出力する。後段のレジスタ４２も同様に、前段のレジスタ４２が出力するデータを、対応するタイミング発生器１２が出力する周期信号に応じて取り込み、出力する。【００６５】
それぞれの演算回路５４は、図１０に示すように、対応するレジスタ４２が出力するデータ値に応じた信号を出力する。上述したように、演算回路５４は、対応するレジスタ４２が出力するデータ値に予め設定された係数を乗算したレベルの信号を出力する。また、それぞれの符号制御回路５２は、対応する演算回路５４が出力する信号の符号を決定する。【００６６】
出力部７０は、それぞれの演算回路５４が出力する信号の波形を加算し、出力信号の波形を補正する。このとき、第２の演算部６０が生成するＵＩ（ユニットインターバル）単位の波形が更に加算される。ＵＩ単位の波形の生成は、従来技術を用いることができるので、その説明を省略する。ユニットインターバルとは、試験信号における１ビットの持続時間であってよい。【００６７】
図１０において、第１の演算部５０及び第２の演算部６０により補正された領域を斜線で示す。図１０に示すように、位相が異なる複数の周期信号に基づいて出力信号の波形を補正することができるので、自由度の高い補正を行うことができる。【００６８】
以上説明したように、本例における信号生成装置１００によれば、出力信号のパターンデータに基づいて、出力信号の１ＵＩ単位を基準とした波形補正を行うことができ、更に出力信号に対して任意のタイミングを基準とした波形補正を行うことができる。これにより、出力信号の波形を精度よく補正することができ、被試験デバイス３００を精度よく試験することができる。【００６９】
図１１は、複数の周期信号のエッジタイミングの他の例を示す図である。タイミング発生部１０は、図１１（ａ）に示すように、第１のタイミング発生器１２−１以外の複数のタイミング発生器１２が出力する周期信号のエッジタイミングの分布が、第１のタイミング発生器１２−１が出力する第１の周期信号のエッジタイミングに近いほど密となるように、それぞれの周期信号を出力してよい。この場合、出力信号の信号エッジの近傍について、より精細な補正を行うことができる。【００７０】
また、タイミング発生部１０は、図１１（ｂ）に示すように、いずれかのタイミング発生器１２が出力する周期信号と、第１の周期信号との位相差を、１ＵＩ（第１の周期信号のユニットインターバル）より大きくしてもよい。この場合、例えば出力信号のパルスに対して、１ＵＩ以上時間的に離れた位相に生じる反射波を相殺する波形を、予め生成することができる。また、各周期信号の周期は、試験信号の周期（１ＵＩ）と略等しくてよい。【００７１】
図１２は、信号生成装置１００の構成の他の例を示す図である。本例における信号生成装置１００は、図９に関連して説明した信号生成装置１００の構成に対し、レジスタ部４０に代えて、セットリセットラッチ部８０を備える点が異なる。他の構成要素は、図９において同一の符号を付して説明した構成要素と同一又は同様の機能及び構成を有する。【００７２】
セットリセットラッチ部８０は、第１のタイミング発生器１２−１及び最終段のタイミング発生器１２−ｎ以外のタイミング発生器（１２−１〜１２−（ｎ−１））に対応して設けられた複数のセットリセットラッチ（８２−２〜８２−（ｎ−１）、以下８２と総称する）を有する。それぞれのセットリセットラッチ８２は、対応するタイミング発生器１２と、当該タイミング発生器１２の次段のタイミング発生器１２とから、それぞれ周期信号を受け取る。ここで、次段のタイミング発生器１２とは、当該タイミング発生器１２が出力する周期信号より位相が遅れた周期信号を出力し、且つ当該タイミング発生器１２が出力する周期信号の位相に最も近い位相を有する周期信号を出力するタイミング発生器１２であってよい。【００７３】
それぞれのセットリセットラッチ８２は、対応するタイミング発生器１２から受け取る周期信号のエッジと、次段のタイミング発生器１２から受け取る周期信号のエッジとにより規定される期間、論理値１を示す信号を出力する。また、タップ制御部３０は、選択したフリップフロップ２２が出力するデータ値を、それぞれの符号制御回路５２に入力する。それぞれの符号制御回路５２は、対応するセットリセットラッチ８２が論理値１を出力する場合に、受け取ったデータ値の符号を決定して出力する。【００７４】
本例における信号生成装置１００によれば、それぞれの周期信号のエッジに応じた任意のタイミングで出力信号の波形を補正し、且つそれぞれの周期信号の位相差に応じた任意のパルス幅で出力信号の波形を補正することができる。例えば、いずれか２つのタイミング発生器１２が出力する周期信号の位相差を小さくすることにより、非常に精細な波形の補正を行うことができる。【００７５】
図１３は、信号生成装置１００の他の構成例を示す図である。本例における信号生成装置１００は、図１０に示したような、矩形波を合成した離散的な波形に対して、所定の周波数成分を強調することにより、連続的な波形を生成する。例えば図１０に示したＵＩ単位の波形を強調してよく、出力信号の所定の周波数成分を強調してもよい。後者の場合、例えば図９又は図１２に示した信号生成装置１００の構成に対して、増幅器１３０の後段に、増幅器１３０の出力波形における所定の周波数成分を強調するアナログ回路５００を更に設けてよい。アナログ回路５００は、例えば所定の高周波成分を強調するアナログピーキング回路であってよい。アナログ回路５００は、例えば入力波形の微分波形等を、当該入力波形に重畳することにより、高周波成分を強調する回路であってよい。また、入力波形を平滑化する回路であってもよい。このような構成により、図１０に示した離散的な出力信号の波形を、所定の周波数成分を強調した連続な波形にすることができる。【００７６】
図１３では、図１０に示したＵＩ単位の波形を強調する場合の信号生成装置１００の構成例を説明する。本例の信号生成装置１００は、図９に関連して説明した信号生成装置１００の構成に対して、レジスタ部４０及び第１の演算部５０を有さず、アナログ回路５００を更に有する点で相違する。また、本例のタイミング発生部１０は、一つのタイミング発生器１２−１を有する点で相違する。その他の構成は、図９において同一の符号を付した構成要素と同一であってよい。【００７７】
シフトレジスタ部２０は、タイミング発生器１２−１が生成した周期信号に応じて、パターンデータの各データを、複数のフリップフロップ２２に順次伝播する。例えばタイミング発生器１２−１は、生成すべき試験信号の周期（１ＵＩ）と略同一の周期の周期信号を生成してよい。タップ制御部３０は、図９から図１２において説明したタップ制御部３０と同一の機能及び構成を有してよい。【００７８】
本例における波形生成部は、第２の演算部６０、出力部７０、及び増幅器１３０を有する。当該波形生成部は、シフトレジスタ部２０における複数のフリップフロップ２２が出力するデータ値に基づいて、タイミング発生器１２−１が生成する周期信号の周期で値が変化する出力信号を生成する。本例では、レジスタ部４０及び第１の演算部５０を有さないので、増幅器１３０が出力する出力信号の波形は、例えば図１０に示したＵＩ単位の波形に相当する。【００７９】
アナログ回路５００は、波形生成部の増幅器１３０が生成した出力信号の波形における所定の周波数成分を強調して、伝送経路１４０を介して被試験デバイス３００に入力する。例えばアナログ回路５００は、当該出力信号のエッジ部分を強調すべく、予め定められた高周波成分を強調するアナログピーキング回路であってよい。例えばアナログ回路５００は、図１８において後述するように、ＲＣハイパスフィルタを伝送線路と並列に設けて、ＲＣハイパスフィルタ及び伝送線路の信号を合成することにより、予め定められた高周波成分を強調した波形を生成してよい。アナログ回路５００の時定数は、伝送経路１４０の時定数を予め測定して、当該時定数に応じて定めてよい。【００８０】
図１４は、アナログ回路５００が出力するアナログ波形の一例を示す図である。上述したように、アナログ回路５００には、ＵＩ単位での離散的な波形が与えられ、当該波形の高周波成分を強調したアナログ波形を生成する。本例における信号生成装置１００は、図１３に示すように簡易な構成で、図１４に示すように１ＵＩより小さい単位で値が変動する試験信号を生成することができる。【００８１】
図１５は、信号生成装置１００の他の構成例を示す図である。本例における信号生成装置１００は、図９に示した信号生成装置１００の構成に対して、アナログ回路５００を更に備える。また、タイミング発生部１０は第１のタイミング発生器１２−１及び第２のタイミング発生器１２−２を有しており、レジスタ部４０は一つのレジスタ４２−２を有しており、第１の演算部５０は一つの符号制御回路５２−２及び一つの演算回路５４−２を有する。他の構成要素は、図９において同一の符号を付した構成要素と同一の機能及び構成を有してよい。【００８２】
第２のタイミング発生器１２−２は、第１のタイミング発生器１２−１が生成する第１の周期信号とは位相の異なる第２の周期信号を生成してよい。また、第２の周期信号は、第１の周期信号と略同一の周期を有してよい。レジスタ４２−２は、タップ制御部３０により予め選択された一つのフリップフロップ２２が出力するデータを、第２のタイミング発生器１２−２から与えられる第２の周期信号に応じて順次取り込んで出力する。【００８３】
本例の波形生成部は、第１の演算部５０、第２の演算部６０、出力部７０、及び増幅器１３０を有する。また、波形生成部は、複数のフリップフロップ２２及びレジスタ２４が出力するデータ値に基づいて、第１の周期信号の位相、及び第２の周期信号の位相で値が変化する出力信号を生成する。【００８４】
具体的には、第１の演算部５０における符号制御回路５２−２及び演算回路５４−２が、レジスタ２４が出力するデータ値に基づいて、第２の周期信号の位相で値が変化する波形を生成する。また、第２の演算部６０が、複数のフリップフロップ２２が出力するデータ値に基づいて、第１の周期信号の位相で値が変化する波形を生成する。そして、出力部７０により、第１の演算部５０及び第２の演算部６０が出力する波形を合成して、第１の周期信号及び第２の周期信号の位相で値が変化する出力信号を生成する。【００８５】
増幅器１３０及びアナログ回路５００は、図１３において説明した増幅器１３０及びアナログ回路５００と同一の機能及び構成を有してよい。このような構成により、試験信号の波形をより精度よく補償することができる。例えば、第１の周期信号のエッジとは異なる任意のタイミングで生じる反射波等を補償した波形を生成することができる。【００８６】
この場合、タップ制御部３０は、あるユニットインターバルでの矩形波の反射が、いずれのユニットインターバルで生じるかに応じて、レジスタ４２−２に接続するフリップフロップ２２を選択してよい。タップ制御部３０がいずれのフリップフロップ２２を選択するかにより、反射波を補償する波形を生成するユニットインターバルを選択することができる。また、選択したユニットインターバル内において、いずれの位相で反射波を補償する波形を生成するかは、第２のタイミング発生器１２−２が生成する第２の周期信号の位相により、調整することができる。第２のタイミング発生器１２−２は、第１の周期信号に対して、反射波を補償する波形を生成すべき位相に応じた位相差を有する第２の周期信号を生成してよい。【００８７】
図１６は、信号生成装置１００の他の構成例を示す図である。本例における信号生成装置１００は、図１５に示した信号生成装置１００の構成に対して、レジスタ部４０に代えて、セットリセットラッチ部８０を備える。セットリセットラッチ部８０は、図１２において説明したセットリセットラッチ８２を一つ有する。また、タイミング発生部１０は、第３のタイミング発生器１２−３を更に有する。他の構成要素は、図１５において同一の符号を付した構成要素と同一の機能及び構成を有してよい。【００８８】
第３のタイミング発生器１２−３は、第３の周期信号を生成する。第３の周期信号は、第２の周期信号とは異なる位相を有してよい。セットリセットラッチ８２は、第２の周期信号及び第３の周期信号を受け取り、図１２において説明したように、第２の周期信号及び第３の周期信号の位相差に応じたパルス幅のパルスを出力する。【００８９】
符号制御回路５２−２は、図１２において説明したように、タップ制御部３０から与えられる論理値の符号を決定して、セットリセットラッチ８２から受け取る信号がＨ論理を示す間、出力する。演算回路５４以降の処理は、図１５において説明した信号生成装置１００と同一であってよい。【００９０】
このような構成により、各周期信号の周期とは異なるパルス幅で、反射波等を補償した波形を生成することができる。つまり、第２の周期信号及び第３の周期信号の位相差を調整することにより、任意のパルス幅の反射波等を補償する波形を生成することができる。【００９１】
図１７は、図１６において説明した信号生成装置１００の動作例を示す図である。図１７において、Ｔ１は例えば第１の周期信号の位相であり、Ｔ２は例えば第２の周期信号の位相である。上述したように、第１の周期信号及び第２の周期信号の位相を調整することにより、任意のパルス幅のパルスを任意の位置に設けた波形を生成することができる。このため、任意の位置に生じる任意のパルス幅の反射波等を補償することができる。【００９２】
図１８は、アナログ回路５００の構成の一例を示す図である。本例のアナログ回路５００は、複数の抵抗５０２、５１２、５２２、５３２、複数のコンデンサ５１４、５２４、５３４、及び複数のスイッチ５２６、５２８を有する。各抵抗５０２、５１２、５２２、５３２は、並列に設けられる。また、複数のコンデンサ５１４、５２４、５３４は、伝送路の抵抗５０２以外の抵抗５１２、５２２、５３２と一対一に対応して設けられ、対応する抵抗５１２、５２２、５３２と直列に接続される。また、スイッチ５２６は、２段目以降の抵抗及びコンデンサを、伝送路の抵抗５０２と並列に接続するかを切り替える。【００９３】
例えば、スイッチ５２６をオフ状態とした場合、アナログ回路５００は、１次のＣＲハイパスＦＩＲフィルタを通過させた信号を、元の信号に重畳した波形を生成する。また、全てのスイッチをオン状態とした場合、アナログ回路５００は、３次のＣＲハイパスＦＩＲフィルタを通過させた信号を、元の信号に重畳した波形を生成する。また、各抵抗及び各コンデンサの定数は、設定されるべき時定数に応じて調整可能であってよい。このような構成により、入力される信号の所定の高周波成分を強調した波形を生成することができる。但し、アナログ回路５００の構成は、図１８に示した構成に限定されない。アナログ回路５００として、公知の高周波成分強調回路を用いることができる。【００９４】
図１９は、試験装置２００の構成の他の例を示す図である。本例における試験装置２００は、図９から図１８に関連して説明した試験装置２００の構成に加え、キャリブレーション部１８０を更に備える。他の構成要素は、図９から図１８において同一の符号を付して説明した構成要素と同一又は同様の機能及び構成を有してよい。【００９５】
キャリブレーション部１８０は、被試験デバイス３００の試験前に、信号生成装置１００のキャリブレーションを行う。キャリブレーション部１８０は、基準発生部１５０、基準測定部１７０、及び制御部１６０を有する。【００９６】
基準発生部１５０は、信号生成装置１００に、所定の波形の基準信号を出力させる。本例において基準発生部１５０は、パターン発生部１１０に、所定のパターンデータを出力させる。【００９７】
基準測定部１７０は、被試験デバイス３００の入力端に伝送される基準信号の波形を測定する。制御部１６０は、基準測定部１７０が測定した基準信号の波形に基づいて、第１の演算部５０及び第２の演算部６０の設定を行う。例えば制御部１６０は、それぞれの符号制御回路５２及び符号制御回路６２における符号を設定し、それぞれの演算回路５４及び演算回路６４における重み付け係数を設定する。また、制御部１６０は、それぞれのタイミング発生器１２が出力する周期信号の位相を設定してよい。【００９８】
図２０は、キャリブレーション部１８０の動作の一例を示す図である。上述したように、基準発生部１５０は、信号生成装置１００に所定の基準信号を出力させる。基準測定部１７０は、被試験デバイス３００の入力端に伝送される信号の波形を測定する。
制御部１６０は、基準測定部１７０が測定した測定波形を、図２０に示すように離散化する。また、制御部１６０は、離散化された測定波形に基づいて、伝送経路１４０における基準信号の減衰等を検出し、検出結果に基づいて信号生成装置１００をキャリブレーションする。【００９９】
例えば、制御部１６０は、当該測定波形を、複数のパルスを用いて近似する。そして、制御部１６０は、それぞれのパルスの位相及びパルス幅に基づいて、それぞれのタイミング発生器１２が出力する周期信号の位相を制御してよい。また、制御部１６０は、それぞれの矩形波のレベルに基づいて、それぞれの演算回路５４及び演算回路６４における重み付け係数を制御してよい。また、制御部１６０は、基準信号の波形と、離散化された測定波形とを比較し、測定波形のそれぞれの矩形波の成分を、予め基準信号に重畳するか、又は予め基準信号から減じるかを判定してよい。制御部１６０は、当該判定結果に基づいて、それぞれの符号制御回路５２及び符号制御回路６２における符号を制御してよい。【０１００】
また、図９から図２０においては、伝送経路１４０における減衰、反射等を予め補償すべく、出力信号の波形を補正しているが、信号生成装置１００の機能は、上述した減衰等の補償に限られない。例えば、信号生成装置１００は、出力信号の波形を予め劣化させ、被試験デバイス３００に入力してよい。これにより、どの程度信号波形が劣化した場合に、被試験デバイス３００が正常に動作しなくなるかを試験することができる。【０１０１】
図２１は、本発明の他の実施形態に係る回路デバイス４００の構成の一例を示す図である。回路デバイス４００は、例えば半導体回路を有するデバイスである。回路デバイス４００は、基板４１０、パターン発生部１１０、信号生成装置１００、及び制御部１６０を備える。基板４１０は、例えば半導体基板である。パターン発生部１１０、信号生成装置１００、及び制御部１６０は、基板４１０に形成される回路であってよい。【０１０２】
パターン発生部１１０、信号生成装置１００、及び制御部１６０は、図９から図２０において同一の符号を付して説明した構成要素と同一又は同様の機能及び構成を有する。本例において制御部１６０は、信号生成装置１００に設定すべき符号、重み付け係数、周期信号の位相に関する情報が予め与えられてよい。また、制御部１６０は、外部から与えられる設定データに基づいて、信号生成装置１００を設定してよい。このような構成により、回路デバイス４００は、任意の波形の信号を出力することができる。【０１０３】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【国際調査報告】
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