【事件の表示】
　特願２０１６−５１６７９６「フロップトレイエリアおよび電力最適化のための回路およびレイアウト技法」拒絶査定不服審判事件〔平成２６年１２月　４日国際公開、ＷＯ２０１４／１９３９９８、平成２８年１０月　６日国内公表、特表２０１６−５３１２７５、請求項の数（１５）〕について、次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は、特許すべきものとする。
【理　由】
第１　手続の経緯
特許出願：　平成２６年５月２８日
（パリ条約による優先権主張（外国庁受理２０１３年５月２９日、米国）を伴う国際出願）
拒絶査定：　平成２９年１１月２０日（送達日：同年１２月５日）
拒絶査定不服審判の請求：　平成３０年１月２２日 
手続補正：　平成３０年１月２２日
第２　原査定の概要
　原査定（平成２９年１１月２０日付け拒絶査定）の概要は次のとおりである。
１．本願請求項１−１５に係る発明は、以下の引用文献１−２に基づいて、その発明の属する技術の分野における通常の知識を有する者（以下、「当業者」という。）が容易に発明できたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
引用文献等一覧
１．特開２００９−０９７８７９号公報
２．特開２００４−０６９４９２号公報
第３　本願発明
　本願請求項１−１５に係る発明（以下、それぞれ「本願発明１」−「本願発明１５」という。）は、平成３０年１月２２日付けの手続補正で補正された特許請求の範囲の請求項１−１５に記載された事項により特定される発明であり、以下のとおりの発明である。
「　　【請求項１】
　フロップトレイのための走査回路であって、
　通常モードで入力データ信号を反転させ、前記反転したデータ信号をフリップフロップの入力に出力することと、走査モードで前記フロップトレイの前記フリップフロップの前記入力から前記データ信号を遮断することとを行うように構成されたトライステート回路と、ここにおいて、前記トライステート回路は、第１のｐ形トランジスタと、第２のｐ形トランジスタと、第１のｎ形トランジスタと、第２のｎ形トランジスタとを備え、ここにおいて、前記第１のｐ形トランジスタのソースは電源に結合され、前記第２のｐ形トランジスタのソースは前記第１のｐ形トランジスタのドレインに結合され、前記第２のｎ形トランジスタのドレインは前記第２のｐ形トランジスタのドレインに結合され、前記第１のｎ形トランジスタのドレインは前記第２のｎ形トランジスタのソースに結合され、前記第１のｎ形トランジスタのソースは接地に結合され、前記走査モードで前記第１のｐ形トランジスタと前記第１のｎ形トランジスタは両方ともオフにされ、前記データ信号が遮断される、
　前記走査モードで走査信号を前記フリップフロップの前記入力にパスすることと、前記通常モードで前記フリップフロップの前記入力から前記走査信号を遮断することとを行うように構成されたパスゲートとを備える、走査回路。
　　【請求項２】
　前記パスゲートは、
　ｎ形トランジスタと、
　前記ｎ形トランジスタと並列に結合されたｐ形トランジスタと、ここにおいて、前記ｐ形トランジスタおよび前記ｎ形トランジスタが、前記走査モードでオンになり、前記通常モードでオフになるように構成された、を備える、請求項１に記載の走査回路。
　　【請求項３】
　前記フロップトレイの走査入力と前記パスゲートとの間に結合されたインバータをさらに備える、請求項１に記載の走査回路。
　　【請求項４】
　前記パスゲートが前記フロップトレイの他のフリップフロップの出力と前記フリップフロップの前記入力との間に結合された、請求項１に記載の走査回路。
　　【請求項５】
　前記他のフリップフロップの前記出力と前記パスゲートとの間にインバータがない、請求項４に記載の走査回路。
　　【請求項６】
　前記通常モードで第２のデータ信号を反転させ、前記反転した第２のデータ信号を前記フロップトレイの第２のフリップフロップの入力に出力することと、前記走査モードで前記第２のフリップフロップの前記入力から前記第２のデータ信号を遮断することとを行うように構成された第２のトライステート回路と、
　前記走査モードで前記フリップフロップの出力からの前記走査信号を前記第２のフリップフロップの前記入力にパスすることと、および前記通常モードで前記第２のフリップフロップの前記入力から前記フリップフロップの前記出力からの前記走査信号を遮断することとを行うように構成された第２のパスゲートとを更に備える、請求項１に記載の走査回路。
　　【請求項７】
　前記フリップフロップの前記出力と前記第２のパスゲートとの間にインバータがない、請求項６に記載の走査回路。
　　【請求項８】
　前記フロップトレイの走査入力と前記パスゲートとの間に結合されたインバータをさらに備える、請求項６に記載の走査回路。
　　【請求項９】
　前記フリップフロップの前記出力と前記第２のパスゲートとの間にインバータがない、請求項８に記載の走査回路。
　　【請求項１０】
　前記第２のパスゲートは、
　ｎ形トランジスタと、
　前記ｎ形トランジスタと並列に結合されたｐ形トランジスタと、ここにおいて、前記ｐ形トランジスタおよび前記ｎ形トランジスタが、前記走査モードでオンになり、前記通常モードでオフになるように構成された、を備える、請求項９に記載の走査回路。
　　【請求項１１】
　フロップトレイを走査するための方法であって、
　トライステート回路を使用して通常モードで入力データ信号を反転させ、前記反転したデータ信号を前記フロップトレイのフリップフロップの入力に出力することと、
　前記トライステート回路を使用して走査モードで前記フリップフロップの前記入力から前記データ信号を遮断することと、ここにおいて、前記トライステート回路は、第１のｐ形トランジスタと、第２のｐ形トランジスタと、第１のｎ形トランジスタと、第２のｎ形トランジスタとを備え、ここにおいて、前記第１のｐ形トランジスタのソースは電源に結合され、前記第２のｐ形トランジスタのソースは前記第１のｐ形トランジスタのドレインに結合され、前記第２のｎ形トランジスタのドレインは前記第２のｐ形トランジスタのドレインに結合され、前記第１のｎ形トランジスタのドレインは前記第２のｎ形トランジスタのソースに結合され、前記第１のｎ形トランジスタのソースは接地に結合され、前記走査モードで前記第１のｐ形トランジスタと前記第１のｎ形トランジスタは両方ともオフにされ、前記データ信号が遮断される、
　パスゲートを使用して前記走査モードで前記フリップフロップの前記入力に走査信号をパスすることと、
　前記パスゲートを使用して前記通常モードで前記フリップフロップの前記入力から前記走査信号を遮断することとを備える、方法。
　　【請求項１２】
　他のパスゲートを使用して前記走査モードで前記フリップフロップから出力された前記走査信号を前記フロップトレイの他のフリップフロップの入力にパスすることをさらに備える、請求項１１に記載の方法。
　　【請求項１３】
　前記フリップフロップから出力された前記走査信号が、前記フリップフロップから出力された前記走査信号を反転させることなしに前記他のフリップフロップの前記入力にパスされる、請求項１２に記載の方法。
　　【請求項１４】
　前記パスゲートを使用して前記フリップフロップの前記入力に前記走査信号をパスすることより前に、前記走査信号を反転させることをさらに備える、請求項１１に記載の方法。
　　【請求項１５】
　他のパスゲートを使用して前記走査モードで前記フリップフロップから出力された前記走査信号を前記フロップトレイの他のフリップフロップの入力にパスすることをさらに備え、ここにおいて、前記フリップフロップから出力された前記走査信号が、前記フリップフロップから出力された前記走査信号を反転させることなしに前記他のフリップフロップの前記入力にパスされる、請求項１４に記載の方法。」
第４　引用文献、引用発明等
１．引用文献１について
　原査定の拒絶の理由に引用された引用文献１には、次の事項が記載されている。（下線は当審による。以下同様。）
「【０００１】
  本発明は、テストを容易化するためのスキャンテスト機能を備えた半導体集積回路に関する。」
「【００１０】
  以下、本発明の実施形態による半導体集積回路について、図面を参照しながら説明する。図１は、
半導体集積回路
６個の第１のフリップフロップＦＦ１〜第６のフリップフロップＦＦ６が設けられ、個々のフリップフロップに対応して、第１のセレクタＳＥＬ１〜第６のセレクタＳＥＬ６が設けられている。
【００１１】
  第１のフリップフロップＦＦ１〜第６のフリップフロップＦＦ６は、Ｄ型フリップフロップ（遅延フリップフロップ回路）であり、クロック入力端子ＣＬＫＩＮから入力されるクロックＣＬＫが、各フリップフロップのクロック端子に共通に入力される。これにより、第１のフリップフロップＦＦ１〜第６のフリップフロップＦＦ６は、クロックＣＬＫの立ち上がりに応じてデータを取り込み、次のクロックＣＬＫの立ち上がりに応じて、取り込んだデータを出力するように構成されている。実際の半導体集積回路においては、さらに多数のフリップフロップが設けられており、例えばトランジスタ数が２万個〜３万個の半導体集積回路においては、フリップフロップの数は３００個〜５００個である。
【００１２】
  
第１のセレクタＳＥＬ１
は、入力端子０と入力端子１を備え、
スキャンイネーブル信号が「１」の時は、入力端子１を選択し、スキャンイネーブル信号が「０」の時は、入力端子０を選択するように構成され
【００１３】
  また、組合せ論理回路１４は、スキャンテストの対象となる回路であって、ＡＮＤ回路、ＮＡＮＤ回路、インバータ回路等を含んで構成されている。
【００１４】
  以下、各フリップフロップ、各セレクタ、組合せ論理回路１４の接続関係について説明する。
第１のセレクタＳＥＬ１の入力端子０には第１の入力端子ＩＮ１が接続され、入力端子１にはスキャンテスト信号が入力される入力端子ＳＣＡＮＩＮが接続されている。そして、第１のセレクタＳＥＬ１の出力信号は、第１のフリップフロップＦＦ１に入力され
「【００２３】
  次に、上述した半導体集積回路の動作について図２を参照して説明する。図２は、第１のＡＮＤ回路１１の出力信号（図１のＡ点に現れる信号）を示している。いま、一例として、デジタル回路１０の許容動作周波数は１０ＭＨｚ以上とし、第１〜第３のアナログ回路２１〜２３の許容動作周波数は１００ＫＨｚとする。
【００２４】
  
通常動作時においては、スキャンテストモード信号は「０」、スキャンイネーブル信号は「０」に設定されて
第１の入力端子ＩＮ１に入力された入力信号は、第１のセレクタＳＥＬ１を通して、第１のフリップフロップＦＦ１に取り込まれる。
　・・・
「【００２６】
  次に、
スキャンテスト時には、スキャンテストモード信号は「１」、スキャンイネーブル信号は「１」に設定され
第１
のセレクタＳＥＬ１
は入力端子１を選択する
　【図１】
　上記記載から、引用文献１には次の発明（以下、「引用発明」という。）が記載されていると認められる。
「６個の第１のフリップフロップＦＦ１〜第６のフリップフロップＦＦ６が設けられ、個々のフリップフロップに対応して、第１のセレクタＳＥＬ１〜第６のセレクタＳＥＬ６が設けられている半導体集積回路の第１のセレクタＳＥＬ１であって、（【００１０】参照。）
　第１のセレクタＳＥＬ１は、入力端子０と入力端子１を備え、スキャンイネーブル信号が「１」の時は、入力端子１を選択し、スキャンイネーブル信号が「０」の時は、入力端子０を選択するように構成され（【００１２】参照。）、第１のセレクタＳＥＬ１の入力端子０には第１の入力端子ＩＮ１が接続され、入力端子１にはスキャンテスト信号が入力される入力端子ＳＣＡＮＩＮが接続されている。そして、第１のセレクタＳＥＬ１の出力信号は、第１のフリップフロップＦＦ１に入力され（【００１４】参照。）、
通常動作時においては、スキャンテストモード信号は「０」、スキャンイネーブル信号は「０」に設定されて、第１の入力端子ＩＮ１に入力された入力信号は、第１のセレクタＳＥＬ１を通して、第１のフリップフロップＦＦ１に取り込まれ（【００２４】参照。）、スキャンテスト時には、スキャンテストモード信号は「１」、スキャンイネーブル信号は「１」に設定され、第１のセレクタＳＥＬ１は入力端子１を選択する（【００２６】参照。）、セレクタＳＥＬ１。」
２．引用文献２について
　また、原査定の拒絶の理由に引用された引用文献２には、次の事項が記載されている。
「【０００２】
【従来の技術】
図６は従来のスキャンテスト時に接続されたスキャンフリップフロップ回路を示す回路図であり、図において、１，２はスキャンフリップフロップ回路、３は論理回路、４は遅延回路である。
図７は従来のスキャンフリップフロップ回路を示す回路図であり、図において、１１は２入力セレクタ部であり、Ｄはデータ入力端子、ＳＩはスキャンデータ入力端子、ＳＭはスキャンモード入力端子である。１２はＤフリップフロップ部であり、Ｔはクロック入力端子、Ｑはデータ出力端子、ＱＣは反転データ出力端子である。」
「【０００５】
図７はそれら従来のスキャンフリップフロップ回路１，２の詳細を示したものであり、
以下、そのスキャンフリップフロップ回路の動作を説明する。
このスキャンフリップフロップ回路は、２入力セレクタ部１１と、Ｄフリップフロップ部１２とを合わせた回路構成となっており、
２入力セレクタ部１１においては、スキャンモード入力端子ＳＭからのスキャンモード入力により、データ入力端子Ｄからのデータ入力か、またはスキャンデータ入力端子ＳＩからのスキャンデータ入力が選択される。
このデータ出力は、図６に示したように、論理回路３を有する通常動作経路と遅延回路４を有するスキャンテスト経路とに分岐しており、常に両方の経路にデータが伝搬している。すなわち、通常動作時においてもスキャンテスト経路上における遅延回路４にデータが伝搬し、この遅延回路４により消費電力が大きくなってしまう。」
「【００１２】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１はこの発明の実施の形態１によるスキャンフリップフロップ回路を示す回路図であり、図において、２１はセレクタ部であり、Ｄはデータ入力端子、ＳＩはスキャンデータ入力端子、ＳＭはスキャンモード入力端子、ＩＮＶ１〜ＩＮＶ３はインバータ、
ＴＧ４はトランスミッションゲートである。
２２はスキャンデータ出力部であり、Ｙはスキャンデータ出力端子、ＮＯＲ１はノアゲートである。
２３は遅延スキャンデータ入力部であり、Ａは遅延スキャンデータ入力端子、
ＴＧ３はトランスミッションゲート（第３のトランスミッションゲート）である。
１２はＤフリップフロップ部であり、Ｄはデータ入力端子、Ｔはクロック入力端子、Ｑはデータ出力端子、ＱＣは反転データ出力端子である。
図２および図３はシンボル化したスキャンフリップフロップ回路を示す回路図である。」
　【図７】
第５　対比・判断
１．本願発明１について
（１）対比
　本願発明１と引用発明とを対比する。 
　まず、引用発明における「半導体集積回路」は、「６個の第１のフリップフロップＦＦ１〜第６のフリップフロップＦＦ６が設けられ、個々のフリップフロップに対応して、第１のセレクタＳＥＬ１〜第６のセレクタＳＥＬ６が設けられている」ものであるから、本願発明１の「フロップトレイ」に相当する。また、引用発明の「第１のセレクタＳＥＬ１」は、本願発明１の「走査回路」に相当する。そうすると、引用発明の「６個の第１のフリップフロップＦＦ１〜第６のフリップフロップＦＦ６が設けられ、個々のフリップフロップに対応して、第１のセレクタＳＥＬ１〜第６のセレクタＳＥＬ６が設けられている半導体集積回路の第１のセレクタＳＥＬ１」は、本願発明１の「フロップトレイのための走査回路」に相当するといえる。
　また、引用発明の「通常動作時」、「スキャンテスト時」、「第１の入力端子ＩＮ１に入力された入力信号」及び「スキャンテスト信号」は、それぞれ本願発明１の「通常モード」、「走査モード」、「入力データ信号」及び「走査信号」に相当する。
　そして、引用発明は、「通常動作時においては、」「第１の入力端子ＩＮ１に入力された入力信号は、第１のセレクタＳＥＬ１を通して、第１のフリップフロップＦＦ１に取り込まれ」、また「スキャンテスト時には、」「第１のセレクタＳＥＬ１は入力端子１を選択する」ものであって、「入力端子１にはスキャンテスト信号が入力される入力端子ＳＣＡＮＩＮが接続され」ており、このことは、本願発明において「通常モードで入力データ信号を反転させ、前記反転したデータ信号をフリップフロップの入力に出力することと、走査モードで前記フロップトレイの前記フリップフロップの前記入力から前記データ信号を遮断することとを行うように構成されされたトライステート回路」を備えることと、「通常モードでデータ信号をフリップフロップの入力に出力することと、走査モードで前記フロップトレイの前記フリップフロップの前記入力から前記データ信号を遮断することとを行うように構成され」ている点で共通し、また本願発明において「前記走査モードで走査信号を前記フリップフロップの前記入力にパスすることと、前記通常モードで前記フリップフロップの前記入力から前記走査信号を遮断することとを行うように構成されたパスゲートとを備える」ことと、「前記走査モードで走査信号を前記フリップフロップの前記入力にパスすることと、前記通常モードで前記フリップフロップの前記入力から前記走査信号を遮断することとを行うように構成され」ている点で共通するといえる。
　してみると、両者の一致点及び相違点は、以下のとおりである。
　                        
（一致点）
「フロップトレイのための走査回路であって、
　通常モードでデータ信号をフリップフロップの入力に出力することと、走査モードで前記フロップトレイの前記フリップフロップの前記入力から前記データ信号を遮断することとを行うように構成され、
　前記走査モードで走査信号を前記フリップフロップの前記入力にパスすることと、前記通常モードで前記フリップフロップの前記入力から前記走査信号を遮断することとを行うように構成されたパスゲートとを備える、走査回路。」
　（相違点）　
相違点１：本願発明１においては、「入力データ信号を反転させ、前記反転したデータ信号をフリップフロップの入力に出力する」のに対し、引用発明においては入力信号の反転は行われていない点。
　　
相違点２：本願発明１の走査回路は、「トライステート回路」と「パスゲート」を備えるのに対し、引用発明においては「第１のセレクタＳＥＬ１」の具体的な内部構成は不明である点。
　なお、本願請求項１において、「トライステート回路」と「パスゲート」の両者は異なる表記がなされており、また発明の詳細な説明においても、
「【００２４】
　[0029]走査マルチプレクサ３１０では、図２に示された走査マルチプレクサ１１０ａ中の第２のトライステート回路２２０はパスゲート３２０によって置き換えられる。パスゲート３２０は、第２のトライステート回路２２０のための４つのトランジスタと比較して２つのトランジスタを備え、走査マルチプレクサ３１０中の２つのトランジスタの低減を生じる。」
　と記載されていることを見ても、「トライステート回路」と「パスゲート」とが異なる構成を指すことは明らかといえる。
相違点３：本願発明１においては「前記トライステート回路は、第１のｐ形トランジスタと、第２のｐ形トランジスタと、第１のｎ形トランジスタと、第２のｎ形トランジスタとを備え、ここにおいて、前記第１のｐ形トランジスタのソースは電源に結合され、前記第２のｐ形トランジスタのソースは前記第１のｐ形トランジスタのドレインに結合され、前記第２のｎ形トランジスタのドレインは前記第２のｐ形トランジスタのドレインに結合され、前記第１のｎ形トランジスタのドレインは前記第２のｎ形トランジスタのソースに結合され、前記第１のｎ形トランジスタのソースは接地に結合され、前記走査モードで前記第１のｐ形トランジスタと前記第１のｎ形トランジスタは両方ともオフにされ、前記データ信号が遮断される」とされているのに対し、引用発明がそのような回路を備えるか否かは不明である点。
（２）相違点についての判断
　本願発明１の内容に鑑み、上記相違点２，３を併せて検討する。
　上記引用文献２の図７には、「２入力セレクタ部１１」として、２つのトランスミッションゲート（パスゲート）を備えたものが開示されている。しかしながら、「トライステート回路」と「パスゲート」とを組み合わせた構成や、「第１のｐ形トランジスタと、第２のｐ形トランジスタと、第１のｎ形トランジスタと、第２のｎ形トランジスタとを備え、ここにおいて、前記第１のｐ形トランジスタのソースは電源に結合され、前記第２のｐ形トランジスタのソースは前記第１のｐ形トランジスタのドレインに結合され、前記第２のｎ形トランジスタのドレインは前記第２のｐ形トランジスタのドレインに結合され、前記第１のｎ形トランジスタのドレインは前記第２のｎ形トランジスタのソースに結合され、前記第１のｎ形トランジスタのソースは接地に結合され」る構成（以下、「４つのトランジスタからなる構成」という。）のトライステート回路を利用した構成については、記載も示唆もされていない。
　また、「４つのトランジスタからなる構成」のトライステート回路自体、及びトライステート回路により構成されたセレクタが本願優先日前において周知技術であったとしても、トライステート回路とパスゲートとを組み合わせてセレクタを構成しようとする動機を見いだすことはできない。
　したがって、上記相違点１について判断するまでもなく、本願発明１は、当業者であっても、引用文献１ないし２に基づいて容易に発明できたものとはいえない。
２．本願発明２−１０について
　本願発明２−１０は、本願発明１を減縮したものであって、本願発明１の「トライステート回路」と「パスゲート」を備え、上記「４つのトランジスタからなる構成」と同一の構成を備えるものであるから、本願発明１と同じ理由により、当業者であっても、引用文献１ないし２に基づいて容易に発明できたものとはいえない。
３．本願発明１１−１５について
　本願発明１１は、本願発明１に対応する方法の発明であり、本願発明１の「トライステート回路」と「パスゲート」を備える構成、及び上記「４つのトランジスタからなる構成」に対応する構成を備えるものであるから、本願発明１と同様の理由により、当業者であっても、引用文献１ないし２に基づいて容易に発明できたものとはいえない。また、本願発明１２−１５は、本願発明１１を減縮したものであって、本願発明１の上記構成に対応する構成を備えるものであるから、本願発明１と同じ理由により、当業者であっても、引用文献１ないし２に基づいて容易に発明できたものとはいえない。
第６　原査定について
　審判請求時の補正により、本願発明１−１５は「トライステート回路」と「パスゲート」を備え、また上記「４つのトランジスタからなる構成」を備えるという事項、もしくはそれに対応する事項を有するものとなっており、当業者であっても、拒絶査定において引用された引用文献１−２に基づいて、容易に発明できたものとはいえない。したがって、原査定の理由を維持することはできない。
第７　むすび
　以上のとおり、原査定の理由によっては、本願を拒絶することはできない。
　また、他に本願を拒絶すべき理由を発見しない。
　よって、結論のとおり審決する。