(57)【要約】本発明の課題は、誘電率の低下や上下電極間リークが少ないキャパシタを持つ半導体装置とその製造方法を提供することにある。本発明は、配線上、あるいはコンタクトプラグ上に、下部電極、容量絶縁膜、上部電極と順次積層して構成された容量構造において、下部電極、容量絶縁膜界面に絶縁性を有し、高誘電率を示す酸化処理された金属薄膜を有する薄膜キャパシタ構造としたものである。
2008114609.tif 000002
【特許請求の範囲】
【請求項１】
配線上、あるいはコンタクトプラグ上に、下部電極、容量絶縁膜、上部電極と順次積層して構成された容量構造において、下部電極、容量絶縁膜界面に絶縁性を有し、高誘電率を示す酸化処理された金属薄膜を有する薄膜キャパシタ構造を持つことを特徴とする半導体装置。
【請求項２】
前記薄膜キャパシタの金属薄膜の酸化処理として熱酸化またはプラズマ酸化を用いることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記薄膜キャパシタの金属薄膜の酸化処理は、金属薄膜全体または金属薄膜表面のいずれかを酸化することを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記薄膜キャパシタの下部電極、絶縁膜界面に挿入する金属薄膜が単層膜あるいは２層以上の積層膜の構造を持つことを特徴とする請求項１から３に記載の半導体装置。
【請求項５】
前記薄膜キャパシタの下部電極において、下部電極の厚さが金属薄膜よりも厚いことを特徴とする請求項１から４に記載の半導体装置。
【請求項６】
前記薄膜キャパシタの金属薄膜において、該金属の酸化膜の誘電率が、該容量絶縁膜の誘電率と同等以上であることを特徴とする請求項１から５に記載の半導体装置
【請求項７】
前記薄膜キャパシタの下部電極が上部電極よりも大きい構造であって、上部電極を覆うハードマスク膜を備えた構造を特徴とする請求項１から６に記載の半導体装置。
【請求項８】
前記薄膜キャパシタの金属薄膜がタンタル膜であることを特徴とする請求項１から７に記載の半導体装置。
【請求項９】
前記薄膜キャパシタの金属薄膜が窒素含有タンタル膜あるいはタンタル窒化膜であることを特徴とする請求項１から７に記載の半導体装置。
【請求項１０】
前記薄膜キャパシタの下部電極がチタン窒化膜であることを特徴とする請求項１から９に記載の半導体装置。
【請求項１１】
前記薄膜キャパシタの上部電極がチタン窒化膜、タンタル膜、タンタル窒化膜のいずれか、もしくはこれらのうちの任意の組み合わせを有する積層膜であることを特徴とする請求項１から１０に記載の半導体装置。
【請求項１２】
容量絶縁膜がタンタル、ジルコニア、ハフニウム、アルミニウム、ニオビウム、シリコンのうち何れか一種の酸化物または何れかの酸化物を主成分とする請求項１から１１に記載した薄膜キャパシタを有する半導体装置。
【請求項１３】
容量絶縁膜がタンタル、ジルコニア、ハフニウム、アルミニウム、ニオビウム、シリコンのうち何れか一種の金属薄膜または何れかを主成分とする金属薄膜をプラズマ酸化して生成された酸化物である請求項１から１２に記載した薄膜キャパシタを有する半導体装置。
【請求項１４】
多層配線の形成された半導体装置であって、該多層配線のうち電源線とグランド線との間に請求項１乃至１３に記載した薄膜キャパシタが形成されていることを特徴とする半導体装置。
【請求項１５】
多層配線を有する半導体装置において、上下に隣接する任意の配線層間に請求項１乃至１２に記載の薄膜キャパシタを配していることを特徴とする半導体装置。
【請求項１６】
最上層にアルミニウムを主成分とする配線が形成され、その下層には多層からなる銅配線が形成されていることを特徴とする請求項１５記載の半導体装置。
【請求項１７】
多層配線を有しており、少なくとも一層を構成している層間絶縁膜が誘電率３．０以下の絶縁材料を含んでいることを特徴とする請求項１４乃至１６に記載の半導体装置。
【請求項１８】
配線上に絶縁膜を形成する工程と、前記絶縁膜に開口部を設ける工程と、下部電極、金属薄膜を成膜した後、金属薄膜のみを酸化し、酸化膜上に容量膜と上部電極を形成する工程と、上部電極に相当するフォトレジストのパターンをマスクとして、前記上部電極から下部電極をエッチングし、本構造上に上層ビアと上層配線を形成する工程を含むことを特徴とする半導体装置の製造方法。
【請求項１９】
配線上に絶縁膜を形成する工程と、前記絶縁膜上に下部電極、金属薄膜を成膜した後、金属薄膜のみを酸化し、酸化膜上に容量膜と上部電極を形成する工程と、上部電極に相当するフォトレジストのパターンをマスクとして、前記上部電極を加工した後、下部電極に相当するフォトレジストのパターンをマスクとして下部電極を加工した後、本構造上に上層ビアと上層配線を形成する工程を含むことを特徴とする半導体装置の製造方法。
【請求項２０】
配線上に絶縁膜を形成する工程と、前記絶縁膜上に下部電極、金属薄膜を成膜した後、金属薄膜のみを酸化し、酸化膜上に容量膜と上部電極を形成する工程と、上部電極を形成したあとに無機物の第一のハードマスク膜を形成する工程と、上部電極に相当するフォトレジストのパターンを前記第一のハードマスク膜に転写する工程と、第一のハードマスク膜をマスクとして上部電極を加工した後、ウエハ前面に無機物の第二のハードマスク膜を形成する工程と、下部電極に相当するフォトレジストのパターンを前記第二のハードマスク膜に転写したあと、第二のハードマスク膜をマスクとして下部電極を加工した後、本構造上に上層ビアと上層配線を形成する工程を含むことを特徴とする半導体装置の製造方法。
【請求項２１】
配線上に絶縁膜を形成する工程と、前記絶縁膜に開口部を設ける工程と、導電性材料の成膜と研磨により該開口部に埋設された導電性プラグを形成する工程と、該導電性プラグ上に多結晶膜または徴結晶膜を放映する工程と、該多結晶膜または徴結晶膜上に金属薄膜を成膜した後、金属薄膜を酸化するエ程と、金属酸化膜上に容量絶縁膜、上部電極を形成する工程と、上部電極に相当するフォトレジストのパターンをマスクとして、前記上部電極から下部電極をエッチングし、本構造上に上層ビアと上層配線を形成する工程を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【背景技術】
【０００１】
本発明は多層配線構造上あるいは多層配線中に薄膜キャパシタ構造を持つ半導体装置とその製造方法に関する。
従来、高周波デバイス用のキャパシタや、デカップリング用のキャパシタには、上部・下部電極の双方にポリシリコンを用い、容量絶縁膜としてＯＮＯ（シリコン酸化膜−シリコン窒化膜−シリコン酸化膜）を用いたＰＩＰ（ポリシリコン−絶縁膜−ポリシリコン）構造や、ＭＯＳ（ポリシリコン電極−ゲートシリコン酸化膜−シリコン基板）キャパシタが採用されている。しかし、ポリシリコンを用いた電極では、抵抗が大きい、空乏化が起こるといった問題がある。このため、電極に金属や金属酸化膜、例えばチタン窒化や酸化ルテニウム、を用いたＭＩＭ（金属／容量絶縁膜／金属）構造が採用されつつある。
また、薄膜キャパシタの大容量化や、小面積化の要求により、従来のＯＮＯ構造やゲート酸化膜を用いた絶縁膜構造に変わり、高誘電体材料（Ｈｉｇｈ−ｋ材）を絶縁膜としたＭＩＭ構造が検討されている。代表的なＨｉｇｈ−ｋ材として、タンタルオキサイドやニオブオキサイドといった材料が挙げられる。近年、ＭＩＭ構造の容量密度を１０ｆＦ／ｍｍ２以上と高くするため、Ｈｉｇｈ−ｋ絶縁膜を用いた場合でも、その膜厚を２０ｎｍ以下にまで薄膜化する必要がでてきている。
これらメタルオキサイドの成膜は酸素雰囲気下において行なわれる。一般的に、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）、スパッタリング法、化学蒸着法といった成膜方法で成膜され、成膜時には高温の酸素雰回気を必要とする。このように、Ｈｉｇｈ−ｋ材を成膜するために、酸素雰囲気下で基板温度を上げると、下部電極の金属膜表面も酸化される。高容量化のために誘電膜の薄膜化が促進され２０ｎｍ以下の領域で使用される場合、数ｎｍの金属表面酸化膜が誘電絶縁膜の数十％を占めることとなる。現在までＭＩＭ構造の電極にはチタン窒化膜が広く検討されている。電気抵抗が低く、エッチングが容易であるためである。しかしチタン窒化膜の表面にもやはり自然酸化膜が存在し、メタルオキサイド成膜中に酸化が起こる。
以上のように、容量絶縁膜を薄膜化して単位面積当たりの容量を大きくする場合、相対的に下部電極表面の酸化膜の影響が大きくなる。酸化反応を抑止するため、バリア膜の開発が多く行なわれている。
（第１の従来例）
特開２００４−２６６０１０号公報（特許文献１）では、Ｈｉｇｈ−ｋ材の酸素の拡散を防ぐためにＳｉＯ２膜をバリア膜とし、電極の酸化を防ぐためにＳｉＮ膜をバリア膜として使用する方法が開示されている。上部電極との界面、下部電極との界面それぞれにＳｉＮ／ＳｉＯ２、ＳｉＯ２／ＳｉＮを成膜することによって、Ｈｉｇｈ−ｋ材からの酸素の拡散を防止することができる。バリア膜を用いることで、膜中から電極との界面まで容量絶縁膜の特性を劣化させること無く一様な膜として成膜することが可能となる。
（第２の従来例）
特開２００１−１６８３０１号公報（特許文献２）では、成膜中に形成されるチタン窒化膜表面のチタン酸化膜を利用する方法が開示されている。Ｈｉｇｈ−ｋ材の成膜条件を変化させ、電極表面に０．２〜１ｎｍのチタン酸化層を形成する。薄膜状に形成することで、図２に示すような不安定なチタン酸化膜の誘電率の影響を最小限にすることが可能となる。また、薄膜チタン酸化膜を電極表面に形成する事でリーク電流も低減する事が出来る。
（第３の従来例）
特開２００３−１７４０９２号公報（特許文献３）では、電極の酸化を防ぐために容量絶縁膜をＴａＮ電極で挾み、さらにＴａＮ／ＴａＯ／ＴａＮをＴａで挟んだＴａ／ＴａＮ／ＴａＯ／ＴａＮ／Ｔａという積層電極構造が提案されている。酸化耐性のあるＴａＮを電極に用いる事で、ＴａＯ成膜時における電極表面の酸化を防止し、容量の低下を防止する事が可能である。また、ＴａＮ／Ｔａと積層構造にすることで電極の電気抵抗を低減する事ができる。
【発明の開示】
【０００２】
しかしながら、第１乃至第３の従来例には以下に述べる課題がある。
第１の従来例では、バリア膜としてＳｉＯ２膜、ＳｉＮ膜が容量膜を挟む形で成膜されている。バリア膜としては非常に有効であるが、ＳｉＯ２、ＳｉＮどちらの膜も比誘電率がＨｉｇｈ−ｋ材料の１／２以下である。そのためバリア膜使用により容量が大幅に低下する。
第２の従来例では成膜中での下部電極表面の酸化を利用している。薄い表面酸化膜をバリア膜として用いる事で第１の従来例に対し、低容量化を防ぐ事ができている。しかし第１の従来例で防止していた、Ｈｉｇｈ−ｋ材の酸素拡散のバリアとならない。金属膜表面の酸化反応によってＨｉｇｈ−ｋ材料界面の酸素が電極側に拡散し、電極界面でリーク電流が律速される。第２の従来例では、下部電極表面が酸化しており、酸素拡散の問題を解決できていない。
第３の従来例では、電極に酸化耐性のあるＴａＮ膜を用い、ＴａＯからの酸素の拡散防止を試みている。図４にスパッタリング法におけるＴａＮ上へＴａＯの成膜実験の結果を示す。図４より成膜レートを計算すると、初期酸化膜が４ｎｍ存在する。初期酸化膜はＨｉｇｈ−ｋ材のＴａＯであるため誘電率の大幅な低下は起こらないが、酸素の拡散は防止できていない。ＴａＯ  ＭＩＭにおいて電極界面で酸素が拡散すると、界面でのバリアハイトが低下しリーク電流が増大する。
本発明は、上記の問題を解決するために提案されたもので、高容量で、電極間リーク電流も低いキャパシタを含む半導体装置と、その製造方法を提供するものである。
配線上、あるいはコンタクトプラグ上に形成された薄膜キャパシタ構造であって、上記キャパシタは下部電極、金属薄膜、容量絶縁膜、上部電極の順に順次積層された構造であって、下部電極と容量絶縁膜に挟まれた金属薄膜の表面にはプラズマ酸化により形成された高誘電絶縁膜を有することを特徴とする半導体装置を提供する。以上の工程を図３に示す。
（発明の作用）
本願発明により、薄膜キャパシタ構造において、誘電率の低下や上下電極間リークが少ないキャパシタを持つ半導体装置とその製造方法が実現される。
Ｈｉｇｈ−ｋ材であるメタルオキサイドを容量絶縁膜に用いる場合には、まず下部電極上に金属薄膜を積層する。金属薄膜にはタンタル窒化膜あるいは窒素含有タンタル膜を使用する。タンタル窒化膜をタンタル膜上に積層しても良い。あるいはプラズマ酸化が容易な金属膜、金属窒化膜であれば他の材料を用いてもかまわない。下部電極上に前記の金属薄膜を積層し、その後プラズマ酸化により金属薄膜最上層のタンタル窒化膜あるいは窒素含有タンタル膜の表面のみを酸化してタンタル酸窒化膜を形成する。このときタンタル窒化膜あるいは窒素含有タンタル膜の酸化処理は膜全体または表面のみのどちらでもよい。下部電極表面に十分に飽和させた酸化層を形成することで、電極界面から膜中まで均質な誘電膜を実現できる。また、下部電極表面に直接酸化層を形成することで、容量絶縁膜成膜中に意図しない下部電極の酸化を防ぎ、容量絶縁膜からの酸素の拡散を防止することが可能である。従来例の酸素バリア膜と比較してもタンタル酸窒化膜は高誘電材料である（ｋ〜２５）ため、低誘電率バリア膜による容量値の低下を抑止できる。
本発明によれば、上下電極間リークが少ない薄膜キャパシタを持つ半導体装置の製造が可能となる。
【図面の簡単な説明】
【０００３】
図１は、本発明の実施形態に係わるＭＩＭキャパシタの基本構造を示す断面図である。
図２は、酸化チタン膜の熱処理温度（横軸）と誘電率（縦軸）との関係を示す図である。
図３は、本発明の実施形態に係わるＭＩＭキャパシタの作製フローを示す図である。
図４は、酸化タンタル膜のスパッタリング成膜時に形成される酸化層の膜厚を示す図である。
図５は、タンタル膜およびタンタル窒化膜のプラズマ酸化の選択性を示す図である。
図６は、本発明の第１の実施例に記載の薄膜キャパシタの製造方法を示す図である。
図７は、本発明の第２の実施例に記載の薄膜キャパシタの製造方法を示す図である。
図８は、本発明の第３の実施例に記載の薄膜キャパシタの製造方法を示す図である。
図９は、本発明の第４の実施例に記載の薄膜キャパシタの製造方法を示す図である。
図１０は、本発明の第５の実施例に記載の薄膜キャパシタを組み込んだ配線構造を示す図である。
図１１は、本発明の第６の実施例に記載の薄膜キャパシタを組み込んだ配線構造を示す図である。
図１２は、本発明の第７の実施例に記載の薄膜キャパシタを組み込んだ配線構造を示す図である。
【発明を実施するための最良の形態】
【０００４】
以下、本発明を実施するための最良の形態を、図面に基づき説明する。
図１に本願実施の形態を実現するための容量素子部分の断面図を示す。下部電極膜１にチタン窒化膜を用い、下部電極上に積層する金属薄膜にタンタル膜２、タンタル窒化膜３を用いる。そしてタンタル窒化膜からプラズマ酸化によりタンタル酸窒化膜４を形成する。容量膜厚が不十分であれば容量絶縁膜５に酸化タンタル膜を成膜し、その後上部電極膜６としてチタン窒化膜を順次積層する。
タンタル膜とタンタル窒化膜とのプラズマ酸化結果を比較すると、図５に示すようにタンタル窒化膜の方がプラズマ酸化され易い。図５ではタンタル窒化膜では５００Ｗ条件で既に酸化が飽和しており、酸化の選択比が非常に大きい。熱酸化ではタンタル膜の方がタンタル窒化膜より酸化され易いが、プラズマ酸化と比べ選択比が小さい。タンタル窒化膜／タンタル膜の積層構造をとることで、プラズマ酸化の選択比を利用し、タンタル膜の導電性を維持したまま、タンタル窒化膜の酸化だけを飽和させることが可能となる。そのためタンタル窒化膜全体を酸化したタンタル酸窒化膜／タンタル膜界面でバリアハイトが確立され、低リークＭＩＭが実現できる。または、極めて強い酸化条件にて、短時間でタンタル窒化膜の表面部分のみを十分に飽和するまで酸化する手法も有効である。この手法では、積層膜構造の酸化選択比を意識することなく、良好な界面を形成することが可能となり、形成されたタンタル酸窒化膜／タンタル窒化膜界面では、より高いエネルギーバリアが確立し、リーク電流をさらに低減することが可能となる。このときのプラズマ条件としては、主なガスに酸素または亜酸化窒素を使用し、プラズマ中での解離を促すため低ガス圧・高ガス流量とすることが望ましい。
【実施例】
【０００５】
以下具体的に本発明の実施例について図面を参照しながら詳細に説明する。
（第１の実施例）
＜ＵＬＳＩ配線に組み込まれたＭＩＭ構造１＞
第１の実施例は、図６に示すように実際のＵＬＳＩ配線構造へ組み込まれたＭＩＭ構造を示すものである。
まず下層配線１０１に２００ｎｍ厚のシリコン酸化膜１０２をプラズマＣＶＤにより形成し、下部電極として１４０ｎｍ厚の多結晶チタン窒化膜１０３を、金属薄膜として５〜１０ｎｍ厚のタンタル膜１０４、５ｎｍのタンタル窒化膜１０５を成膜した後、タンタル窒化膜のプラズマ酸化を行ない、タンタル酸窒化膜１０６を作製する。ここで、タンタル膜１０４単層を亜酸化窒素（Ｎ２Ｏ）プラズマにより酸化し、タンタル酸窒化膜としてもよい。上部電極膜として１００ｎｍ厚のチタン窒化膜１０７を形成する（図６（ａ））。チタン窒化膜１０３とタンタル膜１０４、タンタル窒化膜１０５、チタン窒化膜１０７は例えばスパッタリング法もしくはＣＶＤ法で堆積させることで形成できる。
次に図６（ｂ）に示すように所望する上部電極の大きさに加工するためにフォトレジスト１０８をパターニングする。さらに図６（ｃ）に示すようにフォトレジスト１０８を用いてチタン窒化膜１０７をエッチングする。引き続き、図６（ｄ）に示すようにエッチング後のフォトレジスト１０８を剥離する。次に図６（ｅ）に示すように所望するサイズの下部電極を形成するためにフォトレジスト１０９をパターニングする。このとき、フォトレジスト１０９は上部電極６を覆うようにパターニングする。次に図６（ｆ）に示すようにフォトレジスト１０９を用いてタンタル酸化膜１０６、タンタル膜１０４、窒化チタン膜１０３をエッチングする。
引き続き、図６（ｇ）に示すようにエッチング後のフォトレジスト１０９を剥離する。次にＭＩＭ構造を覆うように前面にビア層間膜となる１４００ｎｍ厚のシリコン酸化膜１１０をプラズマＣＶＤで成膜し、段差解消のためのＣＭＰを行う（図６（ｈ））。トレンチストッパーとして１２０ｎｍ厚のシリコン炭窒化膜１１１をプラズマＣＶＤで成膜した後、トレンチ層間膜として１２００ｎｍ厚のシリコン酸化膜１１２をプラズマＣＶＤで成膜する（図６（ｉ））。引き続き図６（ｊ）に示すようにフォトレジスト１１３を塗布して所望する上層配線の幅でフォトレジスト１１３をパターニングする。フロロカーボンガスを用いたプラズマでシリコン酸化膜１１２をエッチングし、フォトレジスト１１３を剥離する（図６（ｋ））。上層配線のパターンを覆うようにフォトレジスト１１４を塗布して、所望する上層ビアでフォトレジスト１１４をパターニングする。（図６（ｌ））フロロカーボンガスを用いたプラズマでシリコン炭窒化膜１１１、シリコン酸化膜１１０をエッチングした後、フォトレジスト１１４を剥離する（図６（ｍ））。
この後、バリア膜と銅膜１１５をトレンチおよびビアに埋め込み、ＣＭＰで研磨を行うと上下配線のコンタクトが形成されると共に、上層配線でコンタクトが取れるＭＩＭ構造が形成できる（図６（ｎ））。さらには、上記実施例において、図６（ｏ）に示すように、チタン窒化膜１０７をエッチングする際と同時にタンタル酸窒化膜１０６をエッチングしたＭＩＭ構造に製造しても差し支えない。
（第２の実施例）
＜ＵＬＳＩ配線に組み込まれたＭＩＭ構造２＞
本発明のＭＩＭ構造を実現する製造方法として、ハードマスク膜を用いる方法がある。その方法を図７を使って説明する。
まず図６（ａ）同様、下層配線２０１に２００ｎｍ厚のシリコン酸化膜２０２をプラズマＣＶＤにより形成し、多結晶膜として１４０ｎｍ厚のチタン窒化膜２０３を、金属薄膜として１０ｎｍ厚のタンタル膜２０４、５ｎｍ厚のタンタル窒化膜２０５を形成した後、タンタル窒化膜２０５のプラズマ酸化を行ない、タンタル酸窒化膜２０６を形成する。上部電極膜として１００ｎｍ厚のチタン窒化膜２０７を形成する。さらにハードマスク膜として１００ｎｍ厚のシリコン窒化膜２０８をプラズマＣＶＤで成膜する（図７（ａ））。ハードマスク膜２０８と上部電極膜２０７の関係はハードマスク膜２０８がエッチングされているときには上部電極膜２０７がエッチングされにくい材料で、逆に上部電極膜２０７がエッチングされているときにはハードマスク膜２０８がエッチングされにくい材料の組み合わせであればよい。
次に図７（ｂ）に示すように所望する上部電極の大きさにするためにフォトレジスト２０９をパターニングする。次に図７（ｃ）に示すようにフォトレジスト２０９を用いてシリコン窒化膜２０８をエッチングする。引き続き、図７（ｄ）に示すようにエッチング後のフォトレジスト２０９を剥離する。次に図７（ｅ）に示すようにシリコン窒化膜２０８をマスクとしてチタン窒化膜２０７をエッチングする。ハードマスク膜で加工することにより、チタン窒化膜２０７エッチング中にタンタル酸窒化膜２０６のみならずタンタル膜２０５までエッチングが進行してしまい、エッチング生成物が側壁に付着してもいわゆるフェンスと呼ばれる異常形状が発生し得ない。また、ハードマスク膜のシリコン窒化膜２０８は、後工程のビアエッチング時のストッパーにもなりうる。
次に図７（ｆ）で示すように全面にハードマスク膜としてシリコン窒化膜２１０を形成する。ハードマスク膜２１０と下部電極膜２０３および２０４の関係はハードマスク膜２１０がエッチングされているときには下部電極膜２０３および２０４がエッチングされにくい材料で、逆に下部電極膜２０３および２０４がエッチングされているときにはハードマスク膜２１０がエッチングされにくい材料の組み合わせであればよい。次に図７（ｇ）に示すように所望する下部電極の形状にするためにフォトレジスト２１１をパターニングする。このとき、フォトレジスト２１１は上部電極構造を覆うようにしてパターニングする。次に図７（ｈ）に示すようにフォトレジスト２１１を用いてシリコン窒化膜２１０をエッチングする。
引き続き、図７（ｉ）に示すようにエッチング後のフォトレジスト２１１を剥離する。次に図７（ｊ）に示すようにシリコン窒化膜２１０をマスクとして、タンタル酸化膜２０６、タンタル膜２０４、チタン窒化膜２０３を順次エッチングする。ハードマスク膜で加工することにより、タンタル膜２０４エッチング中に仮にエッチング生成物が側壁に付着してもいわゆるフェンスと呼ばれる異常形状が発生し得ない。また、ハードマスク膜のシリコン窒化膜２１０は、後工程のビアエッチング時のストッパーにもなりうる。次にＭＩＭ構造を覆うように全面にビア層間膜となる１４００ｎｍ厚のシリコン酸化膜２１２をプラズマＣＶＤで成膜し、段差解消のためのＣＭＰを行う。さらにトレンチストッパーとして１２０ｎｍ厚のシリコン炭窒化膜２１３をプラズマＣＶＤで成膜した後、トレンチ層間膜として１２００ｎｍ厚のシリコン酸化膜２１４をプラズマＣＶＤで成膜する（図７（ｋ））。
引き続き図７（ｌ）に示すようにフォトレジスト２１５を塗布して所望する上層配線の幅でフォトレジスト２１５をパターニングする。フロロカーボンガスを用いたプラズマでシリコン酸化膜２１４をエッチングし、フォトレジスト２１５を剥離する（図７（ｍ）。上層配線のパターンを覆うようにフォトレジスト２１６を塗布して、所望する上層ビアでフォトレジスト２１６をパターニングする（図７（ｎ））。フロロカーボンガスを用いたプラズマでシリコン炭窒化膜２１３、シリコン酸化膜２１２をエッチングした後、フォトレジスト２１６を剥離する（図７（ｏ））。
この後、バリア膜と銅膜２１７をトレンチおよびビアに埋め込み、ＣＭＰで研磨を行うと上下配線のコンタクトが形成されると共に、上層配線でコンタクトが取れるＭＩＭ構造が形成できる（図７（ｐ））。
上記実施例において、図７（ｑ）に示すように、上部電極膜２０７をエッチングすると同時にタンタル酸化膜２０６をエッチングしたＭＩＭ構造に製造しても差し支えない。また図７（ｒ）に示すように、ハードマスク膜２１０をエッチングする際と同時にタンタル酸化膜２０６をエッチングしたＭＩＭ構造に製造しても差し支えない。また、タンタル膜１０４単層を亜酸化窒素（Ｎ２Ｏ）プラズマにより酸化し、タンタル酸窒化膜としても差し支えない。
（第３の実施例）
＜下部電極裏打ち構造＞
本実施例の半導体装置は、上部電極、容量絶縁膜、下部電極が上からこの順番に積層された容量素子を配線上に搭載する半導体装置において、該容量素子の下部電極が、その下層に位置する配線上と直接接触していることを特徴とする。図８に、本発明の実施形態を実現するための工程断面図を示す。まず、図８（ａ）に示すように、埋設Ｃｕ配線３０１を形成し、Ｃｕの酸化防止およびＣｕの拡散防止を目的とした配線キャップ絶縁膜３０２としてシリコン窒化膜もしくはシリコン炭窒化膜を１００ｎｍ、およびハードマスク３０３としてＳｉＯ２もしくはＳｉＯＣＨを１５０ｎｍ成膜する。次に、フォトレジスト３０４を塗布し、フォトリソグラフィにより下部電極コンタクト形成パターン３０４ａを形成する。（図８（ｂ））
続いて、下部電極コンタクト用パターン３０４ａを形成したフォトレジストをマスクとしてシリコン酸化膜３０３をフロロカーボンプラズマなどでエッチングする。エッチングの際、ドライエッチングの選択特性を利用して、配線キャップ膜３０２上でエッチングを停止することが重要である。ハードマスクに下部電極コンタクトパターンを形成した後に、アッシングによってフォトレジストを除去し、図８（ｃ）の形状を得る。アッシングの際、下層のＣｕ表面が露出していないため、酸素プラズマによるＣｕの酸化を抑制することができる。次に、ハードマスク３０３の開口パターンをマスクとし、配線キャップ膜３０２をエッチングし、図８（ｄ）に示すように、下層のＣｕ表面に達する開口パターンを形成する。
続いて、図８（ｅ）に示すように、スパッタリング法により３０ｎｍ厚のチタン窒化膜３０５、５〜１０ｎｍ厚のタンタル膜３０６を成膜し下部電極とする。下部電極は１０〜３０ｎｍのタンタル膜３０６の単層でもよい。下部電極上に５ｎｍのタンタル窒化膜をプラズマ酸化したタンタル酸窒化膜３０７を形成する。その後上部電極となるチタン窒化膜３０８を成膜する。チタン窒化膜３０８上にフォトレジスト３０９を塗布し、下部電極コンタクト領域を内包するように上部電極パターン３０９ａをフォトリソグラフィにより形成する（図８（ｆ））。上部電極パターン３０９ａをマスクとして、チタン窒化膜３０８、タンタル酸窒化膜３０７、タンタル膜３０６、チタン窒化膜３０５をこの順でドライエッチングする（図８（ｇ））。チタン窒化膜３０５と３０８のエッチングには塩素／ＢＣｌ３ガス系を、タンタル酸窒化膜３０７とタンタル膜３０６のエッチングにはフロロカーボンガスプラズマを用いてエッチングするのが好ましい。さらには、タンタル系膜３０７、３０６エッチングでの側壁堆積物の付着を抑制するために、基板温度を好ましくは５０度以上にする。ドライエッチング後、レジスト３０９を剥離し、絶縁膜３１０を堆積後、上層ビア３１１ａ、上層配線３１１ｂを形成して薄膜キャパシタとのコンタクトを取る（図８（ｈ））。
本実施例によれば、下部電極上のタンタル窒化膜６を直接タンタル酸窒化膜７として形成するため、トレンチ構造の影響を受けることなく低リークの薄膜キャパシタが形成できる。
本実施例では上部・下部電極をチタン窒化膜としたが、同様の効果があれば材料の種類を問わない。例えばタンタル窒化膜やタンタル膜、タングステンでも良いし、アルミニウムやこれらの合金などでもよい。さらに下部電極上に積層する最上層の金属膜をタンタル窒化膜としたが、同様の効果があれば材料の種類を問わない。例えば、ニオビウム膜や、ジルコニア膜、ハフニウム膜でも良い。
（第４の実施例）
本実施例の半導体装置は、上部電極、容量絶縁膜、下部電極が上からこの順番に積層された容量素子を配線上に搭載する半導体装置において、該容量素子の下部電極が、その下層に位置する配線上に形成されている絶縁膜を該下層配線に達するまで開口した溝に埋設
され、該下部電極と該下層配線が直接接触していることを特徴とする。
図９に、本実施例を実現するための工程断面図を示す。
まず、図９（ａ）に示すように、Ｃｕを主成分とする下層配線４０１上に配線の酸化防止および配線を構成する材料の拡散防止を目的とした配線キャップ絶縁膜４０２としてＳｉＮもしくはＳｉＣＮ膜を１２０ｎｍ、およびハードマスク４０３としてＳｉＯ２もしくはＳｉＯＣＨを２００ｎｍ成膜する。フォトリソグラフィおよびエッチング工程を経て、図９（ｂ）に示すように、ハードマスクに開口パターンを形成する。このとき、ドライエッチングの選択特性を利用して、配線キャップ膜４０２上でエッチングを停止することが重要である。ハードマスクの開口パターンを形成した後に、アッシングによってフォトレジストを除去するが、このときには下層の配線表面が露出していないため、酸素プラズマによる配線の酸化を抑制することができる。ハードマスクの開口パターンをマスクとし、配線キャップ膜をエッチングし、図９（ｃ）に示すように、下層の配線表面に達する開口パターンを形成する。
続いて、図９（ｄ）に示すように、埋設プラグ下部電極４０４ａとしてスパッタリング法にてＴａＮを６００ｎｍ成膜し、上記開口部が完全に埋設されるようにした後、ＣＭＰ法によって開口部以外のＴａＮを除去することで図９（ｅ）に示すような埋設下部電極４０４ｂを形成する。ここで、埋設電極を形成する材料はＴａＮに限定されるものではなく、Ｔａ、Ｔｉ、Ｗ、Ａｌ、Ｃｕ、Ｓｉあるいはこれらの合金や窒化物など、金属性あるいは半導体性の導電性を示すものであればよい。このとき、ハードマスク残膜が完全になくなり、配線キャップ膜が露出してもかまわない。ここで、ハードマスクの残膜と配線キャップをあわせた厚さが下部電極の厚さとなる。図９（ｅ）は、配線キャップ膜が露出するまで削り込んだ例を示している。
以上のようにして、埋設下部電極が下層の下層配線と直接接触する形で形成できる。配線材料としてＣｕを用いる場合、材質がやわらかいために、ＣＭＰ時にディッシングがおこりやすく、大面積パターンでは中央部で陥没したような形状になる。このため、大面積パターンのＣｕ配線は形成が困難であるが、ＴａＮは材質が硬く、このようなディッシングが起こりにくいため、比較的大面積のパターンでも平坦な表面形状が得られることが特徴である。
次に、図９（ｆ）に示すように、本願発明の主旨である多結晶からなり金属性の導電性を示す主たる下部電極層４０５としてＴｉＮを１００ｎｍ、該下部電極上に金属薄膜４０６、４０７としてＴａＮ膜／Ｔａ膜の積層膜を５ｎｍ／〜１０ｎｍの膜厚でそれぞれ反応性スパッタリング法にて成膜する。ここで、主たる下部電極４０５としては、多結晶構造でかつ金属性もしくは半導体性の導電性を有する材料であればよい。また、金属薄膜４０６、４０７としてはタンタル膜４０６単層であってもよいし、酸化物が高誘電率を示し金属性あるいは半導体性の導電性を示しかつプラズマ酸化において選択性を示すものであればよい。続いて、金属薄膜ををプラズマ酸化しタンタル酸窒化膜４０８を形成する。その上に上部電極４０９としてＴｉＮを反応性スパッタリング法により成膜し、上部電極上に容量キャップ絶縁膜４１０として、配線上に形成した絶縁膜と同様のＳｉＮもしくはＳｉＣＮを成膜し、図９（ｇ）に示すような容量積層膜の成膜を完了する。
続いて、図９（ｈ）に示すように、下部電極を内包する形状に容量キャップ膜４１０、上部電極４０９、タンタル酸窒化膜４０８、下部電極膜４０５、４０６のパターニングを行う。容量のパターニングは、フォトレジストをマスクとして容量キャップ膜４１０をエッチングし、アッシング後に容量キャップ膜４１０をマスクとして残りの多層膜をエッチングしてよい。ドライエッチング後、絶縁膜を堆積後、上部電極コンタクト４１２ａ、上層ビア４１２ｂ、上層配線４１２ｃを形成して薄膜キャパシタとのコンタクトを取る（図９（ｉ））。
（第５の実施例）
図１０に高性能・高速処理用半導体装置にデカップリングを目的として容量素子を搭載する場合の構造例を示す。高性能かつ高速処理を行う半導体装置では、多層配線の積層数が１０層以上に及ぶ場合がある。このような多層の配線構造は、狭ピッチでかつ一本辺りの平均的配線距離が短く、トランジスタ層６０１の直上の―層目あるいはこれを含んで複数の層から構成される最下層の配線層領域６０２、前記最下層の配線層領域６０２の配線よりもピッチが広くかつ一本辺りの平均的な配線距離が長い、前記最下層の配線層領域６０２よりも上層に形成される一層あるいは複数の層から構成される中層の配線層領域６０３、前記中層の配線層領域６０３の配線よりもピッチが広くかつ一本辺りの平均的な配線距離が長い、前記中層の配線層領域６０３よりも上層に形成される一層あるいは複数の層から構成される上層の配線層領域６０４より構成される。
さらに、最上層の配線層上には、外部回路と接続するために用いられるパッドが設けられる。一般に、最下層の一層あるいは複数の配線層領域は、局所的なトランジスタ間を接続することが多く、ローカル配線と呼ばれ、中層の配線層領域は一定の機能を有する回路ブロック間を接続することが多く、セミグローバル配線と呼ばれ、最上層の配線層領域は電源供給やクロック分配に用いられることが多く、グローバル配線と呼ばれる。ローカル配線層領域６０２は、上述のように配線間ピッチが小さいことから配線間容量が大きくなり、これが信号伝播を遅らせる要因になることから、配線層間を絶縁する絶縁膜として多孔質膜や有機膜などの低誘電率を示す材料を用いる。ここで言う低誘電率を示す材料とは比誘電率が３．０以下の材料のことを示す。最近の半導体装置では微細化が進んでいるため、セミグローバル配線でも低誘電率材料を用いた配線構造を採用する。グローバル配線は、大容量の電流が供給できるように配線ピッチが広く設計されるため、配線間の容量が信号伝播に与える影響は小さくなる。むしろ、配線構造の強度を支えたり、高い信頼性を得たりすることを目的としてシリコン酸化膜などの硬い材料を用いる。また、多層構造を構成する配線材料としては、信号伝播の遅延を抑制するため抵抗の低い銅を主成分とする金属が用いられる。また、外部回路と接続するためのパッドには、アルミニウムを主成分とする金属が用いられるが、これを付加的な配線層として用いることも可能である。
したがって、この場合には、銅を主成分とする多層構造の配線領域上に一層分のアルミニウムを主成分とする配線層が存在することになる。デカップリングを目的とした容量素子は、電源供給配線の電源電圧ラインとグランドラインの間に挿入されるため、図１０に示す容量素子６０５のようにグローバル配線層領域に挿入される。ここで、容量素子６０５は、例えば下部電極パターン形成用のハードマスク６０５ａ、上部電極パターン形成用のハードマスク６０５ｂ、上部電極６０５ｃ、プラズマ酸化膜６０５ｄ、金属薄膜６０５ｅ、下部電極６０５ｆから構成される。容量素子構造は、本構造に限定されるものではなく、下部電極上に、酸化物が高誘電率を示すものであれば任意の構造で適用可能である。
図１０における６０４ａが電源電圧を供給する配線である場合は、６０４ｂはグランド配線となり、６０４ａがグランド配線の場合には６０４ｂが電源電圧供給配線となる。本例では、ローカル、セミグローバル、グローバルの各配線領域をそれぞれ二層ずつで示したが、各領域は二層に限定されるものではなく、一層であってもよいし、三層以上あってもよい。また、セミグローバル配線自体が複数の階層構造になっており、全体として四階層以上の配線層構造を有していてもよい。
（第６の実施例）
図１１に、低コストかつ低消費電力を目的とした半導体装置にデカップリング容量を組み込む例を示す。低コストを実現するためには、配線層数を低減すること重要である。したがって、実施例５で示したような三段階からなる配線層構造の代わりに、トランジスタ形成領域７０１の直上に配される単層もしくは複数の配線層を有するローカル配線層領域７０２と、ローカル配線層領域の上層に形成されるグローバル配線層領域７０３の二段階の配線層構造を採用する。また、低消費電力で動作するため、グローバル配線層の配線ピッチは比較的狭くてもよく、単層でも構成可能である。したがって、デカップリング容量７０５は、複数層からなるローカル配線層領域７０２の最上層に配される配線層と単層のグローバル配線層７０３の間に挿入される。ここで、デカップリング容量７０５は、上部電極７０５ａ、プラズマ酸窒化膜７０５ｂ、金属薄膜７０５ｃ、多結晶からなる下部電極７０５ｄから構成され、下部電極７０５ｄはローカル配線７０２ｂと開ロ部を介して物理的に接触している。ただし、ここで挿入されるデカップリング容量の構造は、本構造に限定されるものではなく、多結晶質の下部電極上に、非晶質もしくは微結晶の薄膜を有するものであれば任意の構造で適用可能である。
図１１では三層のローカル配線を示しているが、ローカル配線層は単層や二層でも良いし四層以上あってもかまわない。また、グローバル配線も単層で示してあるが、二層以上で構成しても良い。本構造例では、低コスト化を達成するためにローカル配線とグローバル配線の二階層構造の例を示したが、必要であればこれらの配線層領域の間にセミグローバル配線層領域を設けても問題なく、容量素子は、グローバル配線層の最下層とセミグローバル配線層の最上層の間に挿入することも可能である。
（第７の実施例）
アナログ／ＲＦ等の信号処理を行う半導体装置を構成する場合には、容量素子の配置が極めて重要である。これらの信号処理を行う場合は、容量素子の容量性の機能のみならず、電極、配線やビア等による寄生抵抗や寄生インダクタンスが回路機能に大きな影響を及ぼす。したがって、これらの寄生成分を抑制するため、素子間を接続する配線の距離やビアの数を極力小さく抑える必要がある。このため、容量素子の配置はトランジスタに近い、下層領域に配置することが望まれる。
実施例３に示した構造の容量素子は、低抵抗の配線材料を実効的な下部電極として活用できるため、電極の寄生抵抗を小さく抑えることが可能である。
図１２に、本実施例を示す断面構造図を示す。本実施例では、容量素子としての回路機能を十分に発揮するため、トランジスタ形成層８０１の直上領域に形成される複数の層から構成されるローカル配線層８０２の内部に容量素子８０５を形成している。ここで、デカップリング容量８０５は、上部電極８０５ａ、プラズマ酸窒化膜８０５ｂ、金属薄膜８０５ｃ、下部電極８０５ｄ、および下層配線上に形成された絶縁膜中に形成される導電性プラグ８０５ｅから構成され、下部電極８０５ｄはローカル配線８０２ｂと導電性プラグを介して物理的に接触している。ただし、ここで挿入されるデカップリング容量の構造は、本構造に限定されるものではなく、多結晶質の下部電極上に、酸化物が高誘電率を示すのであれば任意の構造で適用可能である。
上述のように、下部電極８０５ｄは下層の低抵抗配線上に形成される絶縁膜中に埋設された導電性プラグ８０５ｅを解して下層の低抵抗配線に物理的に接触していることから、電極の実効抵抗を極めて小さくでき、またこのため電極膜厚を極力薄くすることが可能である。下部電極８０５ｄ上に挿入する電極表面平坦化目的の膜８０５ｅと合わせた膜厚を１０〜５０ｎｍ程度まで薄膜化することが可能となる。このように容量素子を薄膜化することは、異なる配線層間距離が１００〜２００ｎｍと小さくなるローカル配線層内に容量素子を挿入する際に極めて有利な構造となる。
本構造例では、三層からなるローカル配線層領域８０２と単層のグローバル配線層領域８０３から構成される例を示しているが、配線層構造はこれらに限定されるものではなく、ローカル配線層が単層や二層構造であってもよいし、四層以上あってもよい。
グローバル配線層についても、二層以上有していても良いし、さらには単層もしくは複数の層から構成されるセミグローバル配線層領域をローカル配線層領域とグローバル配線層領域の間に有していても良い。また、容量素子の配置も、ローカル配線層内部に限定されるものではなく、ローカル配線層領域とセミグローバル配線層領域の間や、セミグローバル配線層領域内に形成されても良い。
（第８の実施例）
上述した実施例１〜７のＭＩＭにおいて以下の構造を適用しても良い。下部電極として１０〜１００ｎｍのタンタル膜を、金属薄膜として３〜３０ｎｍのタンタル窒化膜を積層した後、タンタル窒化膜のプラズマ酸化を行ない、タンタル酸窒化膜を形成する。ここでタンタル窒化膜の酸化は膜全体であっても膜表面のみであってもよい。プラズマ酸化後、上部電極膜として１００ｎｍ厚のチタン窒化膜、タンタル膜、タンタル窒化膜のいずれか、もしくはこれらのうちの任意の組み合わせを有する積層膜を形成しＭＩＭ構造とする。
なお、本出願は、２００７年３月１９日に出願された、日本国特許出願第２００７−０７１２７３号からの優先権を基礎として、その利益を主張するものであり、その開示はここに全体として参考文献として取り込む。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【国際調査報告】
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