(57)【特許請求の範囲】
【請求項１】
撮影レンズの異なる射出瞳領域を通過した被写体からの一対の光束の位相差に基づいて前記撮影レンズの焦点状態を検出する焦点検出装置であって、
前記被写体からの一対の光束を光電変換して、電気信号を出力する光電変換手段と、
複数の測距点のいずれかを選択する選択手段と、
前記光電変換手段から電気信号を読み出す際に、複数の異なるパターンで、前記複数の測距点にそれぞれ対応する複数のブロック対に分けて読み出すと共に、前記ブロック対毎に、該ブロック対の電気信号のレベルが焦点検出に適したレベルになると、前記光電変換手段から電気信号を読み出すように制御する制御手段と、
前記ブロック対毎に読み出された電気信号を記憶する、前記複数のパターンにそれぞれ対応した複数のフレームメモリと、
前記複数のフレームメモリに記憶された電気信号の内、前記選択手段により選択された測距点に対応するブロック対の電気信号の位相差に基づいて、前記撮影レンズの焦点状態を検出する焦点検出手段とを有し、
前記制御手段は、各ブロック対の電気信号の最大信号と最小信号との差が予め設定された値よりも大きくなった場合、及び、前記最小信号が予め設定された値よりも大きくなった場合に、前記ブロック対の電気信号のレベルが焦点検出に適したレベルになったと判断することを特徴とする焦点検出装置。
【請求項２】
撮影レンズの異なる射出瞳領域を通過した被写体からの一対の光束の位相差に基づいて前記撮影レンズの焦点状態を検出する焦点検出装置であって、
前記被写体からの一対の光束を光電変換して、電気信号を出力する光電変換手段と、
複数の測距点のいずれかを選択する選択手段と、
前記光電変換手段から電気信号を読み出す際に、複数の異なるパターンで、前記複数の測距点のいずれかに対応する複数のブロック対に分けて読み出すと共に、前記ブロック対毎に、該ブロック対の電気信号のレベルが焦点検出に適したレベルになると、前記光電変換手段から電気信号を読み出すように制御する制御手段と、
前記ブロック対毎に読み出された電気信号を記憶する、前記複数のパターンにそれぞれ対応した複数のフレームメモリと、
前記複数のフレームメモリに記憶された電気信号の内、前記複数のパターンで前記ブロック対毎に読み出した電気信号から、前記複数のブロック対が対応していない、前記複数の測距点以外の測距点に対応する電気信号の範囲を設定する生成手段と、
前記選択手段により選択された測距点に対応するブロック対または範囲の電気信号の位相差に基づいて、前記撮影レンズの焦点状態を検出する焦点検出手段と
を有することを特徴とする焦点検出装置。
【請求項３】
前記制御手段は、各ブロック対の電気信号の最大信号と最小信号との差が予め設定された値よりも大きくなった場合、及び、前記最小信号が予め設定された値よりも大きくなった場合に、前記ブロック対の電気信号のレベルが焦点検出に適したレベルになったと判断することを特徴とする請求項２に記載の焦点検出装置。
【請求項４】
前記複数の異なるパターンは、前記複数のパターンの間で境界が互いに異なることを特徴とする請求項２に記載の焦点検出装置。
【請求項５】
前記生成手段は、前記境界を異ならせたことにより一部重複したブロックの領域から出力された電気信号のレベルが同一レベルとなるようにレベル調整を行ってから、１ラインセンサ分の電気信号を生成することを特徴とする請求項４に記載の焦点検出装置。
【請求項６】
撮影レンズの異なる射出瞳領域を通過した被写体からの一対の光束の位相差に基づいて前記撮影レンズの焦点状態を検出する焦点検出方法であって、
撮像手段により、前記被写体からの一対の光束を光電変換して、電気信号を出力する光電変換工程と、
選択手段により、複数の測距点のいずれかを選択する選択工程と、
制御手段により、前記光電変換手段から電気信号を読み出す際に、複数の異なるパターンで、前記複数の測距点にそれぞれ対応する複数のブロック対に分けて読み出すと共に、前記ブロック対毎に、該ブロック対の電気信号のレベルが焦点検出に適したレベルになると、前記光電変換手段から電気信号を読み出すように制御する制御工程と、
前記ブロック対毎に読み出された電気信号を、前記複数のパターンにそれぞれ対応した複数のフレームメモリに記憶する記憶工程と、
焦点検出手段により、前記複数のフレームメモリに記憶された電気信号の内、前記選択工程で選択された測距点に対応するブロック対の電気信号の位相差に基づいて、前記撮影レンズの焦点状態を検出する焦点検出工程とを有し、
前記制御工程では、各ブロック対の電気信号の最大信号と最小信号との差が予め設定された値よりも大きくなった場合、及び、前記最小信号が予め設定された値よりも大きくなった場合に、前記ブロック対の電気信号のレベルが焦点検出に適したレベルになったと判断することを特徴とする焦点検出方法。
【請求項７】
撮影レンズの異なる射出瞳領域を通過した被写体からの一対の光束の位相差に基づいて前記撮影レンズの焦点状態を検出する焦点検出方法であって、
撮像手段により、前記被写体からの一対の光束をそれぞれ光電変換して、電気信号を出力する光電変換工程と、
選択手段により、複数の測距点のいずれかを選択する選択工程と、
制御手段により、前記光電変換手段から電気信号を読み出す際に、複数の異なるパターンで、前記複数の測距点のいずれかに対応する複数のブロック対に分けて読み出すと共に、前記ブロック対毎に、該ブロック対の電気信号のレベルが焦点検出に適したレベルになると、前記光電変換工程において電気信号を読み出すように制御する制御工程と、
前記ブロック対毎に読み出された電気信号を、前記複数のパターンにそれぞれ対応した複数のフレームメモリに記憶する記憶工程と、
生成手段により、前記複数のフレームメモリに記憶された電気信号の内、前記複数のパターンで前記ブロック対毎に読み出した電気信号から、前記複数のブロック対が対応していない、前記複数の測距点以外の測距点に対応する電気信号の範囲を設定する生成工程と、
焦点検出手段により、前記選択工程で選択された測距点に対応するブロック対または範囲の電気信号の位相差に基づいて、前記撮影レンズの焦点状態を検出する焦点検出工程と
を有することを特徴とする焦点検出方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、カメラ等の撮像装置において用いられる焦点検出装置及び方法に関する。
【背景技術】
【０００２】
従来、カメラの自動焦点検出装置において用いられる焦点検出方法として、位相差検出方式が良く知られている。位相差検出方式は、撮影レンズの異なる射出瞳領域を通過した被写体からの光束を、一対のラインセンサ上に結像させ、光電変換して得られた被写体像の一対の電気信号の位相差を求めることで、撮影レンズのデフォーカス量を検出する方式である。
【０００３】
また、ラインセンサを複数のブロックに分割して、ブロック毎に信号蓄積制御を行い、各ブロックの位置に対応した複数の被写体像から、デフォーカス量の検出を行う多点焦点検出装置についての技術も開示されている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００３−２１５４４２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１に記載された焦点検出装置では、各ブロックの視野長が短い。視野長が短くなると、被写体のコントラストが十分に補足できない場合があるため、合焦精度が低下してしまうという問題があった。また、検出可能なデフォーカス範囲が狭くなるため、大きくデフォーカスしている被写体については合焦制御不能になってしまうという問題が生じる。
【０００６】
本発明は上記問題点を鑑みてなされたものであり、ラインセンサを複数のブロックに分割してブロック毎に蓄積制御する機能を有する焦点検出装置において、焦点検出精度の低下を回避できるようにすることを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、撮影レンズの異なる射出瞳領域を通過した被写体からの一対の光束の位相差に基づいて前記撮影レンズの焦点状態を検出する本発明の焦点検出装置は、前記被写体からの一対の光束を光電変換して、電気信号を出力する光電変換手段と、複数の測距点のいずれかを選択する選択手段と、前記光電変換手段から電気信号を読み出す際に、複数の異なるパターンで、前記複数の測距点にそれぞれ対応する複数のブロック対に分けて読み出すと共に、前記ブロック対毎に、該ブロック対の電気信号のレベルが焦点検出に適したレベルになると、前記光電変換手段から電気信号を読み出すように制御する制御手段と、前記ブロック対毎に読み出された電気信号を記憶する、前記複数のパターンにそれぞれ対応した複数のフレームメモリと、前記複数のフレームメモリに記憶された電気信号の内、前記選択手段により選択された測距点に対応するブロック対の電気信号の位相差に基づいて、前記撮影レンズの焦点状態を検出する焦点検出手段とを有し、前記制御手段は、各ブロック対の電気信号の最大信号と最小信号との差が予め設定された値よりも大きくなった場合、及び、前記最小信号が予め設定された値よりも大きくなった場合に、前記ブロック対の電気信号のレベルが焦点検出に適したレベルになったと判断する。
【発明の効果】
【０００８】
本発明によれば、ラインセンサを複数のブロックに分割してブロック毎に蓄積制御する機能を有する焦点検出装置において、焦点検出精度の低下を回避することができる。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態におけるカメラ本体の構成を示すブロック図。
【図２】第１の実施形態のＡＦセンサにおけるラインセンサの配置図。
【図３】第１の実施形態における測距点の配置図。
【図４】第１の実施形態における測距点と、ラインセンサを分割したブロックとの位置関係を示す図。
【図５】第１の実施形態におけるＡＦセンサの構成を示すブロック図。
【図６】第１の実施形態における焦点検出手順を示すフローチャート。
【図７】第２の実施形態におけるラインセンサの分割パターンを示す図。
【図８】第２の実施形態におけるＡＦセンサの構成を示すブロック図。
【図９】第２の実施形態における焦点検出手順を示すフローチャート。
【図１０】第２の実施形態における連続信号の生成処理を説明するための図。
【発明を実施するための形態】
【００１０】
以下、添付図面を参照して本発明を実施するための最良の形態を詳細に説明する。
【００１１】
＜第１の実施形態＞
図１は、本発明の第１の実施形態に係るカメラ本体の構成を示すブロック図であり、本第１の実施形態では、着脱可能な撮像レンズ（不図示）を装着して用いられるものとする。勿論、本発明はこれに限るものではなく、撮像レンズと一体型のカメラであってもよいことは言うまでもない。
【００１２】
図１において、１００はカメラ用マイクロコンピュータ（以下、「ＣＰＵ」と呼ぶ。）である。ＣＰＵ１００には、カメラ動作を制御するためのプログラムを格納したＲＯＭ、変数を記憶するためのＲＡＭ、各種パラメータを記憶するためのＥＥＰＲＯＭ（電気的消去、書き込み可能メモリ）などの記憶回路２０９が内蔵されている。
【００１３】
ＣＰＵ１００には、信号入力回路２０４、レンズ通信回路２０５、撮像センサ２０６、ＡＥセンサ２０７、シャッタ制御回路２０８、ＡＦセンサ１０１が接続されている。２１４は操作スイッチ群であり、カメラ本体の動作はこのスイッチ群２１４の操作により設定される。信号入力回路２０４は操作スイッチ群２１４からの信号を検知して、検知した信号をＣＰＵ１００に送る。シャッタ制御回路２０８は、シャッタマグネット２１８ａ及び２１８ｂを制御する。また、不図示の撮影レンズとはレンズ通信回路２０５を介して信号２１５の伝送がなされ、焦点位置や絞りの制御を行う。
【００１４】
ＣＰＵ１００はＡＥセンサ２０７を制御して被写体の輝度を検出し、不図示の撮影レンズの絞り値やシャッタスピードを決定する。そして、レンズ通信回路２０５を介して絞り制御を行うと共に、シャッタ制御回路２０８を介してマグネット２１８ａ及び２１８ｂの通電時間を制御することによりシャッタスピードを制御する。ＣＰＵ１００は、更に、撮像センサ２０６を制御することで撮影動作を行う。
【００１５】
ＡＦセンサ１０１は１対のラインセンサ群を備えており、ＣＰＵ１００によりＡＦセンサ１０１を制御することで、１対のラインセンサ群から得られた被写体の電気信号のコントラスト分布に基づいて、デフォーカス量を検出する。そして、検出したデフォーカス量に基づいて、不図示の撮影レンズの焦点位置を制御する。なお、本第１の実施形態における焦点検出方式としては周知の位相差検出方式を用いるものとし、後述するように撮影画面内の異なる複数の測距点の焦点状態を検出することが可能である。
【００１６】
次に、図２から図４を参照して、ＡＦセンサ１０１内のラインセンサ群と、撮影画面における測距点との関係について説明する。
【００１７】
図２はＡＦセンサ１０１のラインセンサ群の配置図である。ラインセンサ群１０２ａは、複数の画素がライン状に並べられたラインセンサを、ライン方向と直行する方向に５ライン分、配置されている。また、ラインセンサ群１０２ｂも同様に複数のラインセンサが配置されている。ラインセンサ群１０２ａ及び１０２ｂは、撮影レンズの異なる射出瞳領域を通過した被写体からの光束をそれぞれ受光する。
【００１８】
図３は、撮影画面における測距点の配置を示す図であり、本第１の実施形態では、５行×５列の計２５点の測距点が配置されている。図４は、図３に示す測距点を配置する為の、ラインセンサ群１０２ａ及び１０２ｂのブロック分割について説明する図である。
【００１９】
図４（ａ）は、ラインセンサ群１０２ａ及び１０２ｂのライン１からライン５をそれぞれ３ブロックに分割した場合の、各ブロックと測距点の位置関係を示す図である。ラインセンサ群１０２ａ及び１０２ｂは、それぞれブロックＢＬＫ１〜１５の１５ブロックに分割され、各ブロック対の信号から焦点状態を検出することで、図３に示す２５点の測距点のうち、１５点に対応することができる。この状態を第１分割パターンとする。なお、破線で示した測距点は、ブロックの境界上にあるため、第１分割パターンでは焦点状態を検出することができない。
【００２０】
そこで、本第１の実施形態では、図４（ａ）の破線上にある測距点に対応するように、ラインセンサ群１０２ａ及び１０２ｂを第１分割パターンと異なるブロック分割を行う。図４（ｂ）は、ラインセンサ群１０２ａ及び１０２ｂのライン１からライン５をそれぞれ４ブロックに分割した場合の、各ブロックと測距点の位置関係を示す図である。外側の２つのブロックについてはブロックの長さが短いため、焦点状態の検出には使用せず、中央付近の２つのブロックのみを用いる。したがって、ラインセンサ群１０２ａ及び１０２ｂは、それぞれブロックＢＬＫ１６〜２５の１０ブロックに分割され、各ブロック対の信号から焦点状態を検出することで、図３に示す２５点の測距点のうち、１０点に対応することができる。この状態を第２分割パターンとする。
【００２１】
図４（ａ）の第１分割パターンと、図４（ｂ）の第２分割パターンを合わせることで、図３に示す２５点すべての測距点について焦点状態の検出が可能となる。
【００２２】
図５は、ＡＦセンサ１０１の詳細な構成を示すブロック図である。以下、ＡＦセンサ１０１の各構成の動作について説明する。
【００２３】
ラインセンサ群１０２ａ及び１０２ｂは、撮影レンズの異なる射出瞳領域を通過した被写体からの光束をそれぞれ受光し、光電変換により電圧に変換した信号を蓄積する。ライン−ブロック選択回路１０３は、ラインセンサ群１０２ａ及び１０２ｂの複数のラインのうち１ラインを選択し、その選択したラインをそれぞれ複数のブロックに分割する。分割パターンは、図４（ａ）に示す第１分割パターン、もしくは、図４（ｂ）に示す第２分割パターンである。そして、各ブロック対に対応した画素群に蓄積された画素信号（電気信号）を、ボトム信号検出回路１０４、ピーク信号検出回路１０５、第１フレームメモリ１０７ａ及び１０７ｂ、第２フレームメモリ１０８ａ及び１０８ｂへと送信する。
【００２４】
ボトム信号検出回路１０４は、ライン−ブロック選択回路１０３で選択されたブロック対の画素信号のうち、最小信号（ボトム信号）を検出する。ピーク信号検出回路１０５は、ライン−ブロック選択回路１０３で選択されたブロック対の画素信号のうち、最大信号（ピーク信号）を検出する。蓄積停止判定回路１０６は、検出されたピーク信号とボトム信号に基づいて、そのブロック対の画素信号のレベルが焦点検出に適したレベルにあるかを判断することで蓄積停止タイミングを判定して、ライン−ブロック選択回路１０３に判定結果を送る。ここでは、例えば、ピーク信号とボトム信号の差が予め設定された値よりも大きい場合や、ボトム信号が共に予め設定された値を超えた場合に、蓄積停止と判断する。
【００２５】
ライン−ブロック選択回路１０３は送られてきた判定結果に基づいて、該当するブロックの蓄積停止する。なお、ここでいう「蓄積停止」は、実際に該当するブロック内の画素における電荷の蓄積を止めるのではなく、第１フレームメモリ１０７ａ及び１０７ｂまたは第２フレームメモリ１０８ａ及び１０８ｂに、該当するブロックの画素信号を記憶する動作のことを指す。
【００２６】
第１フレームメモリ１０７ａ及び１０７ｂは、それぞれ、ラインセンサ群１０２ａ及び１０２ｂの信号を記憶する回路であり、第１分割パターンにおけるブロックＢＬＫ１〜ＢＬＫ１５に対応した信号を記憶する。
【００２７】
第２フレームメモリ１０８ａ及び１０８ｂは、それぞれ、ラインセンサ群１０２ａ及び１０２ｂの信号を記憶する回路であり、第２分割パターンにおけるブロックＢＬＫ１６〜ＢＬＫ２５に対応した信号を記憶する。
【００２８】
第１フレームメモリ１０７ａ及び１０７ｂ、第２フレームメモリ１０８ａ及び１０８ｂに記憶された画素信号は、ＣＰＵ１００がシフトレジスタ回路１０９を駆動することで、１画素毎に出力回路１１０を介して出力される。出力回路１１０は、画素信号を増幅するなどの処理を行い、ＣＰＵ１００のＡ／Ｄ変換器（不図示）へ出力する。
【００２９】
以上のように構成された焦点検出装置を有するカメラにおける焦点検出の手順を、図６のフローチャートに基づいて詳細に説明する。
【００３０】
ＣＰＵ１００は、スイッチ群２１４の操作により焦点検出の開始信号を受信すると、ＡＦセンサ１０１を制御することでラインセンサ群１０２ａ及び１０２ｂにおける信号蓄積動作を開始する（Ｓ１０１）。
【００３１】
Ｓ１０２において、ＡＦセンサ１０１は、ライン−ブロック選択回路１０３による選択ブロックを第１分割パターンに設定する。続くＳ１０３では、ＡＦセンサ１０１は、ライン−ブロック選択回路１０３により選択するブロック番号を「１」に設定する。
【００３２】
そして、ライン−ブロック選択回路１０３は、設定されたブロック番号のブロック対から得られる画素信号をボトム信号検出回路１０４とピーク信号検出回路１０５へ送信する。このボトム信号検出回路１０４とピーク信号検出回路１０５から得られるピーク信号とボトム信号から、蓄積停止判定回路１０６はブロック対毎にその信号レベルが焦点検出に適したレベルにあるかどうかを判断して、蓄積停止判定を行う（Ｓ１０４）。蓄積停止判定回路１０６により蓄積停止と判定されると、Ｓ１０５へ移行する。一方、蓄積停止と判定されない場合、或いはすでに蓄積停止しているブロック対の場合は、Ｓ１０６へ移行する。
【００３３】
Ｓ１０５では、ライン−ブロック選択回路１０３により、Ｓ１０４で蓄積停止と判定されたブロック内の画素信号を第１フレームメモリへ転送する。なお、上述したように、第１フレームメモリ１０７ａ及び１０７ｂは第１分割パターンにおけるブロック対ＢＬＫ１〜ＢＬＫ１５のためのメモリである。
【００３４】
Ｓ１０６では、ＡＦセンサ１０１は、現在選択されているブロック番号を１つ進めて再設定する。Ｓ１０７では、ＡＦセンサ１０１は、設定されているブロック番号が「１６」か否かを判定する。ブロック番号が「１６」の場合は、第１分割パターンによる蓄積停止判定が、ブロック対ＢＬＫ１からブロック対ＢＬＫ１５まで一巡しているので、Ｓ１０８の動作へ移行する。
【００３５】
一方、ブロック番号が「１６」以外、つまり「２」〜「１５」の場合は、第1分割パターンによる蓄積停止判定が一巡してないのでＳ１０４動作へ戻って、残りのブロック対について蓄積停止の判定動作を行う。
【００３６】
Ｓ１０８では、ＡＦセンサ１０１は、ライン−ブロック選択回路１０３による選択ブロックを第２分割パターンに設定する。ライン−ブロック選択回路１０３は、設定されたブロック番号のブロック対から得られる画素信号をボトム信号検出回路１０４とピーク信号検出回路１０５へ送信する。このボトム信号検出回路１０４とピーク信号検出回路１０５から得られるピーク信号とボトム信号から、蓄積停止判定回路１０６はブロック対毎にその信号レベルが焦点検出に適したレベルにあるかどうかを判断して、蓄積停止判定を行う（Ｓ１１０）。蓄積停止判定回路１０６により蓄積停止と判定されると、Ｓ１１１へ移行する。一方、蓄積停止と判定されない場合、或いはすでに蓄積停止しているブロック対の場合は、Ｓ１１２動作へ移行する。
【００３７】
Ｓ１１１では、ライン−ブロック選択回路１０３により、Ｓ１１４で蓄積停止と判定されたブロック対から得られた画素信号を第２フレームメモリ１０８ａ及び１０８ｂへ転送する。なお、上述したように、第２フレームメモリ１０８ａ及び１０８ｂは第２分割パターンにおけるブロック対ＢＬＫ１６〜ＢＬＫ２５のためのメモリである。
【００３８】
Ｓ１１２では、ＡＦセンサ１０１は、現在選択されているブロック番号を１つ進めて再設定する。Ｓ１１３では、ＡＦセンサ１０１は、設定されているブロック番号が「２６」か、否かを判定する。ブロック番号が「２６」の場合は、第２分割パターンによる蓄積停止判定が、ブロック対ＢＬＫ１６からブロック対ＢＬＫ２５まで一巡しているので、Ｓ１１４の動作へ移行する。
【００３９】
一方、ブロック番号が「２６」以外の場合は、第２分割パターンによる蓄積停止判定が一巡してないのでＳ１１０動作へ戻って、残りのブロック対について蓄積停止の判定動作を行う。
【００４０】
Ｓ１１４では、ＡＦセンサ１０１は、全てのブロック（ＢＬＫ１〜ＢＬＫ２５）について蓄積停止動作が行われているかを判定する。つまり、ここでは、第１フレームメモリ１０７ａ及び１０７ｂと第２フレームメモリ１０８ａ及び１０８ｂへの信号転送が完了しているか否かの判定を行う。
【００４１】
全ブロック対の蓄積停止動作が完了している場合は、ＣＰＵ１００に対して完了信号を送信する。一方、未だ蓄積停止していないブロックがある場合は、Ｓ１０２へ戻り、Ｓ１１４までの動作を繰り返す。このようにして、Ｓ１０１からＳ１１４の間に、ＡＦセンサ１０１内の制御回路によって、信号蓄積動作、蓄積停止判定、信号記憶動作が行われる。
【００４２】
Ｓ１１５では、ＡＦセンサ１０１から完了信号を受信したＣＰＵ１００は、各ブロックの画素信号の読み出し動作を行う。ここでは、ＣＰＵ１００はＡＦセンサ１０１を制御して、第１フレームメモリ１０７ａ及び１０７ｂと第２フレームメモリ１０８ａ及び１０８ｂに記憶されている画素信号を順次出力させ、ＣＰＵ１００内の不図示のＡ／Ｄ変換器で画素信号をＡ／Ｄ変換していく。Ａ／Ｄ変換された画素信号は、記憶回路２０９に記憶する。
【００４３】
Ｓ１１６では、ＣＰＵ１００は、記憶回路２０９に記憶した各ブロック対の画素信号に基づいて、位相差検出を行って、それぞれのブロック対に位置する被写体についてデフォーカス量を算出する。
【００４４】
Ｓ１１７では、ＣＰＵ１００は、Ｓ１１６で算出したデフォーカス量に基づいて、レンズ通信回路２０５を介して不図示の撮影レンズのフォーカスレンズの駆動制御を行い、一連の焦点検出動作を終了する。
【００４５】
上記の通り本第１の実施形態によれば、第１分割パターンと第２分割パターンでラインセンサ群１０２ａ及び１０２ｂをブロック分割することで、各測距点に対応したラインセンサのブロックを長くとりながら、測距点を多くすることができる。さらに、第１分割パターンと第２分割パターンのそれぞれに対応したフレームメモリを備えることで、一度の信号蓄積動作で両方の分割パターンの信号を得ることができるため、焦点検出に係る時間が長くなるのを防ぐことができる。
【００４６】
＜第２の実施形態＞
次に、本発明の第２の実施形態について説明する。上述した第１の実施形態におけるＡＦセンサ１０１は、ラインセンサ群１０２ａ及び１０２ｂの分割制御をする際、図４（ａ）に示す第１分割パターンと図４（ｂ）に示す第２分割パターンにより分割していた。本第２の実施形態では、第１及び第２の分割パターンとは別の分割パターンの例について説明する。
【００４７】
図７は、本第２の実施形態における分割パターンを示す。図７（ａ）は第３分割パターンを示しており、各ラインセンサを３分割し、両端の２つのブロックからの画素信号のみを焦点検出処理に用いる。また、図７（ｂ）は第４分割パターンを示しており、各ラインセンサを３分割し、中央１つのブロックからの画素信号のみを焦点検出処理に用いる。なお、図７に示すように、第３分割パターンと第４分割パターンは、ブロックの境界が互いに異なっており、矢印で示す一部の画素が重複している。
【００４８】
図８は、第２の実施の形態におけるＡＦセンサ１０１の詳細な構成を示すブロック図である。図５と異なる部分は、ライン−ブロック選択回路１１３と、第１フレームメモリ１１４ａ及び１１４ｂ、第２フレームメモリ１１５ａ及び１１５ｂである。本第２の実施形態では、第３分割パターンで２ブロック分、第４分割パターンで１ブロック分の画素信号を、それぞれ第１フレームメモリ１１４ａ及び１１４ｂ、第２フレームメモリ１１５ａ及び１１５ｂに記憶させる点である。それ以外の構成は図５と同様であるので同じ参照番号を付し、説明を省略する。
【００４９】
図９は、本第２の実施形態における焦点検出の手順を示すフローチャートである。なお、図６と同様の処理は適宜説明を省略し、第１の実施形態と異なる処理を詳細に説明する。ステップＳ２１５までの処理では、図６のＳ１０２で第１分割パターンを設定する代わりに、Ｓ２０２で第３分割パターンを設定し、図６のＳ１０８で第２分割パターンを設定する代わりに、Ｓ２０８で第４分割パターンを設定するところが異なる。また、Ｓ２０７ではＢＬＫが１１（＝２ブロック×５ライン＋１）であるかを判定し、Ｓ２１３では、ＢＬＫが１６（＝１１＋１ブロック×５ライン）であるかを判定する。上記以外の手順は、図６を参照して説明したものと同様である。
【００５０】
そして、Ｓ２１５で記憶回路２０９に記憶された全ブロック対の画素信号から、Ｓ２１６において、１ラインセンサ分の連続信号の生成を行う。図１０は連続信号の生成方法を説明するための図である。
【００５１】
図１０（ａ）は、図８のライン１（Ａ）を第３分割パターンで分割して得られた、第１フレームメモリ１１４ａに記憶されたブロックＢＬＫ１、ＢＬＫ３の信号である。また、図１０（ｂ）は同ラインにおける第４分割パターンで分割して得られた、第２フレームメモリ１１５ａに記憶されたブロックＢＬＫ２の信号ある。各ブロックの信号は、蓄積時間が異なるため不連続となっている。しかし、ブロックＢＬＫ２の画素信号と、ブロックＢＬＫ１、ＢＬＫ３の画素信号は一部重複しているので、重複している画素信号が同一レベルの信号になるような係数を算出する。そして、重複していない画素信号にも同様の係数を適用することでレベル調整を行って、図１０（ｃ）のような１ラインセンサ分の連続信号を生成することができる。
【００５２】
そして、ブロックＢＬＫ１とＢＬＫ２の境界を中心とした範囲の信号をＢＬＫ１６、ＢＬＫ２とＢＬＫ３の境界を中心とした範囲の信号をＢＬＫ１７として、記憶回路２０９に記憶する。同様の処理を全てのラインについて行うことで、図４と同じ測距点に対応することができる。
【００５３】
Ｓ２１７では、ＣＰＵ１００は、上述したようにして記憶回路２０９に記憶した各ブロック対の画素信号に基づいて、位相差検出を行って、それぞれのブロック対に位置する被写体についてデフォーカス量を算出する。
【００５４】
Ｓ２１８では、ＣＰＵ１００は、Ｓ２１７で算出したデフォーカス量に基づいて、レンズ通信回路２０５を介して不図示の撮影レンズのフォーカスレンズの駆動制御を行い、一連の焦点検出動作を終了する。
【００５５】
上記の通り本第２の実施形態によると、第１の実施形態と同様に、各測拠点に対応したラインセンサのブロックを長くとりながら、測距点を多くすることができる。さらに、第１の実施形態と比較して、各ブロック対の画素信号を記憶しておくためのフレームメモリを、容量の少ないフレームメモリで構成できる。したがって、ＡＦセンサのチップ面積が小さくできるので、コストを低減することができる。
【００５６】
なお、上述した第１の及び第２の実施形態では、測距点の数が２５点、一対のラインセンサ群が、それぞれ５ラインのラインセンサにより構成されている場合を例に挙げて説明した。しかしながら、本発明は測距点やラインセンサの数により限定されるものではなく、ラインセンサの数や、ブロックへの分割の仕方によって、様々な測距点の配置に対応することができる。
【００５７】
また、ブロックへの分割パターンも、２種類である場合について説明したが、３種類以上にしてもよい。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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