【事件の表示】
　特願２０１４−５１３７００「非線形素子を有するスイッチングデバイス」拒絶査定不服審判事件〔平成２４年１２月　６日国際公開、ＷＯ２０１２／１６６９３５、平成２６年　９月１１日国内公表、特表２０１４−５２３６３７〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は、平成２４年５月３１日（パリ条約による優先権主張　外国庁受理２０１１年５月３１日、米国）を国際出願日とする外国語特許出願であって、その手続の経緯は以下のとおりである。
　平成２６年　１月２２日　特許法第１８４条の４第１項の規定による翻訳文提出
　平成２７年　４月２１日　審査請求
　平成２８年　１月　５日　拒絶理由通知
　平成２８年　４月１２日　意見書・手続補正書
　平成２８年　７月２９日　拒絶査定
　平成２８年１２月　８日　審判請求・手続補正書
第２　補正の却下の決定
［補正却下の決定の結論］
　平成２８年１２月８日にされた手続補正（以下「本件補正」という。）を却下する。
［理由］
１　本件補正の内容
　本件補正は、本願の特許請求の範囲を補正するものであって、具体的には、請求項１、３及び７を補正するものである。
　そして、本件補正前の特許請求の範囲の請求項１については、本件補正の前後で以下のとおりである。
　・補正前
　「【請求項１】
　基板と、
　前記基板上に形成される第一電極と、
　前記第一電極上に形成される第二電極と、
　前記第一と第二電極との間に配置されるスイッチング媒体と、
　前記第一と第二電極との間に配置され且つ前記第一電極と前記スイッチング媒体に電気的に直列接続した非線形素子とを備え、
　前記非線形素子は、第一閾値電圧より大きい電圧の印加時に、第一抵抗状態から第二抵抗状態へと変化するように構成され、
　前記非線形素子は、第二閾値電圧より小さい電圧の印加時に、前記第一抵抗状態から第三抵抗状態へと変化するように構成される、スイッチングデバイス。」
　・補正後
　「【請求項１】
　基板と、
　前記基板上に形成される第一電極と、
　前記第一電極上に形成される第二電極と、
　前記第一と第二電極との間に配置されるスイッチング媒体と、
　前記第一と第二電極との間に配置され且つ前記第一電極と前記スイッチング媒体に電気的に直列接続し且つ前記スイッチング媒体と接している非線形素子とを備え、
　前記非線形素子は、第一閾値電圧より大きい電圧の印加時に、第一抵抗状態から第二抵抗状態へと変化するように構成され、
　前記非線形素子は、第二閾値電圧より小さい電圧の印加時に、前記第一抵抗状態から第三抵抗状態へと変化するように構成される、スイッチングデバイス。」
２　請求項１についての補正事項１
　本件補正による、本件補正前の特許請求の範囲の請求項１についての補正（以下「補正事項１」という。）は、次のとおりである。（当審注．下線は補正箇所を示し、当審において付加したものである。）
　・補正事項１
　本件補正前の請求項１の
「前記第一と第二電極との間に配置され且つ前記第一電極と前記スイッチング媒体に電気的に直列接続した非線形素子とを備え、」
を、
「前記第一と第二電極との間に配置され且つ前記第一電極と前記スイッチング媒体に電気的に直列接続し
且つ前記スイッチング媒体と接している
に補正すること。
３　補正の適否について
（１）特許法第１７条の２第３項について
　特許法第１８４条の４第１項の規定による翻訳文（以下「翻訳文」という。）の段落【００４５】の記載、及び国際出願日における国際特許出願の図面（ＦＩＧ．５）の記載から、補正事項１が翻訳文及び国際出願日における国際特許出願の図面（図面の中の説明を除く。）に記載された事項の範囲内においてされたものであることは明らかである。
　したがって、補正事項１は、特許法第１８４条の１２第２項の規定により読み替えて適用される同法第１７条の２第３項の規定に適合する。
（２）特許法第１７条の２第４項について
　平成２８年１月５日付け拒絶理由通知において特許をすることができないものか否かについての判断が示された発明と、本件補正後の請求項１に係る発明とが、特許法第３７条の発明の単一性の要件を満たす一群の発明に該当するものであることは明らかである。
　したがって、補正事項１は、特許法第１７条の２第４項の規定に適合する。
（３）特許法第１７条の２第５項について
　補正事項１は、本件補正前の請求項１における「非線形素子」について、「スイッチング媒体と接している」ものに限定するものであり、本件補正前の請求項１に記載された発明特定事項を限定的に減縮するものであるから、特許法第１７条の２第５項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　したがって、補正事項１は、特許法第１７条の２第５項柱書の規定に適合する。
（４）特許法第１７条の２第６項について
　上記（３）のとおり、本件補正のうち、請求項１についての補正事項１は、特許法第１７条の２第５項第２号に掲げる事項を目的とするものであるから、本件補正が同条第６項において準用する同法第１２６条第７項の規定に適合するか否か、すなわち、本件補正後の請求項１に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否かについて、更に検討する。
　ア　本件補正発明
　本件補正後の請求項１に係る発明（以下「本件補正発明」という。）は、次のとおりのものと認める。（再掲）
　「【請求項１】
　基板と、
　前記基板上に形成される第一電極と、
　前記第一電極上に形成される第二電極と、
　前記第一と第二電極との間に配置されるスイッチング媒体と、
　前記第一と第二電極との間に配置され且つ前記第一電極と前記スイッチング媒体に電気的に直列接続し且つ前記スイッチング媒体と接している非線形素子とを備え、
　前記非線形素子は、第一閾値電圧より大きい電圧の印加時に、第一抵抗状態から第二抵抗状態へと変化するように構成され、
　前記非線形素子は、第二閾値電圧より小さい電圧の印加時に、前記第一抵抗状態から第三抵抗状態へと変化するように構成される、スイッチングデバイス。」
　イ　引用文献及び引用発明
（ア）引用文献１の記載事項と引用発明１
　ａ　引用文献１の記載事項
　原査定の理由において引用され、本願の優先権の主張の基礎とされた出願の日（以下「本願の優先日」という。）の前に日本国内又は外国において頒布され又は電気通信回線を通じて公衆に利用可能となった文献である国際公開第２０１１／００８６５４号（以下「引用文献１」という。）には、図面とともに、次の事項が記載されている（当審注．下線は参考のために当審において付したものである。以下において同じ。また、訳は特表２０１２−５３３１９５号公報によるものである。）。
（ａ）「
Turning to the drawings, FIG.1 provides a functional block representation of a data storage device 100 constructed and operated in accordance with various embodiments of the present invention. The device 100 includes a top level controller 102, an interface(I/F) circuit 104 and a data storage array 106.
 In some embodiments, 
the device is characterized as a solid-state drive(SSD), the controller 102 is a programmable microcontroller, and the array 106 comprises an array of nonvolatile memory cells 108.
 
FIG.2 displays a cross-point array of memory cells 120 capable of providing access to one or more memory cells. The cross-point array 120 can be constructed with a number of memory cells 122 arranged in rows and columns defined by row control lines 124 and column control lines 126.
（訳．
図面を見ると、図１は本発明のさまざまな実施例に従い構成および動作されるデータ記憶装置１００の機能的ブロック図を示す。装置１００はトップレベルコントローラ１０２、インターフェイス（Ｉ／Ｆ）回路１０４、およびデータ記憶アレイ１０６を含む。
　一部の実施例において、
装置は固体ドライブ（ＳＳＤ）として特徴付けられる。コントローラ１０２はプログラム可能なマイクロコントローラであり、アレイ１０６は不揮発性メモリセル１０８のアレイを含む。
　
図２は１つ以上のメモリセルへのアクセスを提供することができるクロスポイントアレイのメモリセル１２０を示す。クロスポイントアレイ１２０は、ロウ制御線１２４およびカラム制御線１２６によって規定される行および列に配置される複数のメモリセル１２２で構成される。
（ｂ）「
FIG.3 displays an exemplary memory cell 140 constructed in accordance with various embodiments of the present invention. A resistive sense element(RSE) 142 is coupled to a barrier layer 144 on one side and a first electrode 146 on the opposing side. The memory cell also has a selection layer 148 that is positioned between the barrier layer 144 as well as a second electrode 150.
（訳．
図３は本発明のさまざまな実施例に従い構成される例示的メモリセル１４０を示す。抵抗検知素子（ＲＳＥ）１４２は一方側がバリア層１４４に結合され、反対側が第１の電極１４６に結合される。メモリセルはさらにバリア層１４４および第２の電極１５０間に位置付けられる選択層１４８を有する。
（ｃ）「In some embodiments, 
the RSE 142 is bipolar in that it can be programmed to first resistive state by passing a write current through the RSE in a first direction and programmed to a second resistive state by passing a write current through the RSE in a second direction.
・・・
 
FIG.4 generally graphs exemplary power characteristics 160 of a resistive sense element capable of being constructed in the memory cell 140 of FIG.3. In various embodiments of the present invention, a bipolar RSE is used that is programmed to different resistive states with current that flows through the RSE in opposing directions.
 Conversely, a negative polarity current, shown by line 164, functions, in an exemplary operation, to provide a negative current and voltage to the RSE to program a resistive state and then transition to a zero current without any recognizable loss in voltage. Similarly to the programming of the RSE with the positive polarity current, the negative polarity current 184 returns to a zero current and voltage state and the programmed resistive state remains present in the RSE.
 
It can be appreciated that the bipolar characteristics of an RSE can be exhibited by multiple different resistive sense technologies such as, but not limited to, resistive filament formation, magnetic switching, spin-polarized magnetic switching, and ionic filament formation.
（訳．一部の実施例において、
ＲＳＥ１４２は、書込電流が第１の方向に通過することにより第１の抵抗状態にプログラムされ、書込電流が第２の方向に通過することにより第２の抵抗状態にプログラムされることができるので、バイポーラである。
・・・
　
図４は図３のメモリセル１４０に形成することができる抵抗検知素子の例示的電力特性１６０を示すグラフである。本発明のさまざまな実施例において、バイポーラＲＳＥを用いて反対方向にＲＳＥを流れる電流でもって異なる抵抗状態にプログラムする。正極性を有する例示的電流が線１６２によって示され、ＲＳＥはある抵抗状態にプログラムされる。
　反対に、線１６４によって示される負極性電流は例示的動作において、ＲＳＥに負の電流および電圧を与えて、ある抵抗状態にプログラムし、次に認識できる電圧損失がなくてゼロ電流に遷移するよう機能する。正極性電流でのＲＳＥのプログラミングと同様に、負極性電流１８４はゼロの電流および電圧状態に戻り、プログラムされた抵抗状態はＲＳＥに残ったままである。
　
ＲＳＥのバイポーラ特性は、複数の異なる抵抗検知技術によって示されることは理解できる。たとえば、抵抗フィラメント形成、磁気切換、スピン分極磁気切換、イオンフィラメント形成などを挙げることができるが、これらに限定されない。
（ｄ）「
A graph of exemplary power characteristics 170 of a selection layer capable of being constructed in the memory cell 140 of FlG.3 is generally presented in FIG.5. The power line 172 exhibits that until a transition threshold is reached, either with a positive or negative polarity current, an appreciable amount of current will not flow through the selection layer. Thus, while a current may be present in the electrodes or control lines of a memory cell, until the transition threshold is reached and the selection layer transitions from a high resistive state to a low resistive state, no current will flow through the RSE.
 As a result, the operational characteristics of the selection layer effectively prevent the inadvertent programming of an RSE. Hence, any unwanted current generated in a cross-point array of memory cells will be prevented from manipulating the existing programmed resistive states of unselected memory cells.」（６ページ２６行ないし７ページ６行）
（訳．
図３のメモリセル１４０で形成することができる選択層の例示的電力特性１７０のグラフは図５に示される。電力線１７２は遷移しきい値に到達するまで、正または負の極性電流のどちらであれ、ある程度の電流が選択層に流れないことが示される。したがって、メモリセルの電力または制御線に電流があったとしても、遷移しきい値に達して選択層が高抵抗状態から低抵抗状態に遷移するまで、電流はＲＳＥに流れない。
　その結果、選択層の動作特性は、ＲＳＥが誤ってプログラムされることを有効に防ぐ。したがって、クロスポイントアレイのメモリセルで発生する不要な電流は、非選択メモリセルの既存のプログラムされた抵抗状態を変えることを防止する。）
（ｅ）「
FIG.8 further shows an exemplary resistive sense element 210 as constructed and operated in accordance with various embodiments of the present invention.
a resistive random access memory(RRAM) configuration can be constructed so that a conductive filament 212 is selectively formed in an oxide layer 214 to transition the RSE 210 from a high resistive state to a low resistive state.
 
Application of a suitable programming voltage across the RSE 210 induces metal migration from one or both of the electrodes 216, 218, resulting in the formation of one or more conductive filaments 212 that extend across the oxide layer 214. The filament(s) significantly reduce the resistance of the RSE 210 to a second, low resistive state. Subsequently, the filament(s) can be retracted by the application of a second programming voltage opposite the first voltage, thereby returning the RSE to its initial, high resistance state.
（訳．
さらに、図８は本発明の各実施形態において構成され作動される抵抗検知素子２１０の一例を示す。
酸化物層２１４に導電性フィラメント２１２が選択的に形成され、ＲＳＥ２１０が高抵抗状態から低抵抗状態に遷移するように、抵抗型ランダムアクセスメモリ（ＲＲＡＭ（当審注．登録商標））の構造を構成することができる。
　
ＲＳＥ２１０に適切なプログラミング電圧を印可することにより、電極２１６及び２１８の一方又は両方から金属が移動し、酸化物層２１４を貫通する一以上の導電性フィラメント２１２が形成される。このフィラメントはＲＳＥ２１０の抵抗を著しく低減させ、第２の状態である低抵抗状態とする。その後、最初の電圧とは反対方向の第２のプログラミング電圧を印可することによってフィラメントを取り除くことができ、それにより、ＲＳＥは最初の高抵抗状態に戻る。
（ｆ）「Similarly, 
the construction of the barrier layer 144 is not limited to a particular material and can be various materials such as pure Tantalum, TiN, TaN, and TiW.
（訳．同様に、
バリア層１４４の構造は特定の材料に限定されず、たとえば純タンタル、ＴｉＮ、ＴａＮ、およびＴｉＷの材料であり得る。
　ｂ　引用発明１
（ａ）上記ａ（ｂ）の引用文献１の記載、引用文献１のＦＩＧ．３の記載、及び当該技術分野における技術常識より、引用文献１には、「第１の電極１４６」、「前記第１の電極１４６上に形成される第２の電極１５０」、「前記第１の電極１４６と前記第２の電極１５０の間に配置されるＲＳＥ１４２」及び「前記第１の電極１４６と前記第２の電極１５０の間に配置され、かつ前記第１の電極１４６と前記ＲＳＥ１４２に電気的に直列接続し、かつバリア層を介して前記ＲＳＥ１４２と接している選択層１４８」を備えた「メモリセル」が記載されているといえる。
　また、上記ａ（ａ）の引用文献１の記載、引用文献１のＦＩＧ．１及びＦＩＧ．２の記載、並びに当該技術分野における技術常識より、引用文献１には、上記「メモリセル」を有する「データ記憶装置」が記載されているといえる。
（ｂ）上記ａ（ｄ）の引用文献１の記載、引用文献１のＦＩＧ．５の記載、及び当該技術分野における技術常識より、引用文献１には、「前記選択層１４８は、正の遷移しきい値より大きい電圧の印加時に、高抵抗状態から低抵抗状態へと変化するように構成され」ること、及び「前記選択層１４８は、負の遷移しきい値より小さい電圧の印加時に、高抵抗状態から低抵抗状態へと変化するように構成され」ることが記載されているといえる。
（ｃ）上記ａの引用文献１の記載、引用文献１のＦＩＧ．１ないしＦＩＧ．５及びＦＩＧ．８の記載、上記（ａ）及び（ｂ）、並びに当該技術分野における技術常識より、引用文献１には下記の発明（以下「引用発明１」という。）が記載されていると認められる。
「第１の電極１４６と、
　前記第１の電極１４６上に形成される第２の電極１５０と、
　前記第１の電極１４６と前記第２の電極１５０の間に配置されるＲＳＥ１４２と、
　前記第１の電極１４６と前記第２の電極１５０の間に配置され、かつ前記第１の電極１４６と前記ＲＳＥ１４２に電気的に直列接続し、かつバリア層を介して前記ＲＳＥ１４２と接している選択層１４８を備え、
　前記選択層１４８は、正の遷移しきい値より大きい電圧の印加時に、高抵抗状態から低抵抗状態へと変化するように構成され、
　前記選択層１４８は、負の遷移しきい値より小さい電圧の印加時に、高抵抗状態から低抵抗状態へと変化するように構成される、
　メモリセル、
　を有するデータ記憶装置。」
（イ）引用文献２の記載事項と引用発明２
　ａ　引用文献２の記載事項
　原査定の理由において引用され、本願の優先日の前に日本国内又は外国において頒布され又は電気通信回線を通じて公衆に利用可能となった文献である特表２００８−５０３０８５号公報（以下「引用文献２」という。）には、図面とともに、次の事項が記載されている。
（ａ）「【００２０】
　本発明による電気デバイスを製造する方法は、第１の導電型と反対の第２の導電型の半導体材料からなる第２の層と第３の層との間に配置された、第１の導電型の半導体材料からなる第１の層を備える積層体を設けるステップと、プログラマブルな抵抗率を有する材料の層であって、半導体材料の第２および第３の層のうちの１つと電気的に接触している、プログラマブルな抵抗率を有する材料の層を設けるステップとを含む。
【００２１】
　積層体は、パンチスルーダイオードを構成する層を含む。積層体はパターニングすることができ、それにより、比較的コンパクトな電気デバイスが得られるパンチスルーダイオードが形成される。あるいは、パンチスルーダイオードは、設けられた層によって構成されてもよい。
積層体は水平な積層体、すなわちその層が、それらが設けられる基板の主表面とほぼ平行である積層体とすることができる。
（ｂ）「【００３８】
　
図６は、本発明による集積回路中の対称型メモリ素子の実施例を示している。図示のメモリ素子は、プログラマブル抵抗ＰＲとパンチスルーダイオードＳの直列接続を含む。
【００３９】
　この実施形態では、
プログラマブル抵抗ＰＲは、（溶解できる）ナノフィラメントを有する電気化学的セルである。プログラマブル抵抗素子ＰＲは、銀上部電極ＰＲ１、Ａｇ
０．３３
Ｇｅ
０．２０
Ｓｅ
０．４７
の固体電解質ＰＲ２、および金属下部電極ＰＲ３を含む、ＰＭＣセルである。
後者の電極は、ＴｉＷ、ＴｉＮ、Ｔａ（Ｎ）、Ｗ、ＷＳｉ
２
のようなバリア金属を含んでもよい。銀電極ＰＲ１に正電位を印加することによって、銀イオンが還元され、上部電極に銀線が形成される。銀線が下部電極ＰＲ３に接触すると、低抵抗経路（「１」）が生成される。逆バイアスに対しては、銀線は酸化され、銀イオンが形成され、それによって高抵抗状態（「０」）が得られる。
【００４０】
　
この実施形態でのパンチスルーダイオードＳは対称型であり、第２の導電型の半導体材料からなる第２の領域Ｓ１と第２の導電型の半導体材料からなる第３の領域Ｓ３との間の、第１の導電型の半導体材料からなる第１の領域Ｓ２を含む。」
　ｂ　引用発明２
　上記ａの引用文献２の記載、引用文献２の【図６】の記載、及び当該技術分野における技術常識より、引用文献２には下記の発明（以下「引用発明２」という。）が記載されていると認められる。
「プログラマブル抵抗ＰＲとパンチスルーダイオードＳの直列接続を含むメモリ素子であって、
　上記プログラマブル抵抗ＰＲは、
　銀上部電極ＰＲ１と、
　固体電解質ＰＲ２と、
　バリア金属を含む金属下部電極ＰＲ３を含み、
　上記パンチスルーダイオードＳは、
　第２の導電型の半導体材料からなる第２の領域Ｓ１と第２の導電型の半導体材料からなる第３の領域Ｓ３との間の、第１の導電型の半導体材料からなる第１の領域Ｓ２を含む、
　メモリ素子。」
　ウ　本件補正発明と引用発明１との対比
（ア）引用発明１における「第１の電極１４６」は、本件補正発明における「第一電極」に相当するといえる。
　また、当該技術分野における技術常識（上記イ（イ）ａ（ａ）参照。）より、引用発明１における「データ記憶装置」が「基板」を備えること、及び「第１の電極１４６」が当該「基板」上に形成されることは、明らかであるといえる。
　そうすると、本件補正発明と引用発明１とは、「基板」及び「前記基板上に形成される第一電極」を備える点において共通するといえる。
（イ）引用発明１における「前記第１の電極１４６上に形成される第２の電極１５０」は、本件補正発明における「前記第一電極上に形成される第二電極」に相当するといえる。
（ウ）本願明細書の段落【００３０】及び【００３４】ないし【００３７】の記載より、本件補正後の請求項１に記載された「スイッチング媒体」との語は、「抵抗性を選択的に様々な値にセットし、かつリセットすることができる抵抗性を示す媒体」を意味し、かつ、「高抵抗状態と低抵抗状態の２つの状態をとるもの」を包含するものと認められる。
　他方、上記イ（ア）ａ（ｃ）及び（ｅ）の引用文献１の記載、並びに引用文献１のＦＩＧ．４の記載より、引用発明１における「ＲＳＥ１４２」は、高抵抗状態又は低抵抗状態にプログラムすることが可能なものであると認められ、「抵抗性を選択的に様々な値にセットし、かつリセットすることができる抵抗性を示す媒体」であって「高抵抗状態と低抵抗状態の２つの状態をとるもの」であるといえるから、「スイッチング媒体」であるといえる。
　そうすると、引用発明１における「前記第１の電極１４６と前記第２の電極１５０の間に配置されるＲＳＥ１４２」は、本件補正発明における「前記第一と第二電極との間に配置されるスイッチング媒体」に相当するといえる。
（エ）本願明細書の段落【００４３】の記載より、本件補正後の請求項１に記載された「非線形素子」との語は、電圧に対して非線形に応答する素子を意味するものと認められる。
　他方、上記イ（ア）ａ（ｄ）の引用文献１の記載及び引用文献１のＦＩＧ．５の記載より、引用発明１における「選択層１４８」は、「電圧に対して非線形に応答する素子」であると認められるから、「非線形素子」であるといえる。
　そうすると、引用発明１における「選択層１４８」は、後述する相違点を除き、本件補正発明における「非線形素子」に相当し、本件補正発明と引用発明１とは、「前記第一と第二電極との間に配置され且つ前記第一電極と前記スイッチング媒体に電気的に直列接続した非線形素子」を備える点において共通し、後述する相違点において相違するといえる。
（オ）引用発明１における「高抵抗状態」は、本件補正発明の「第一抵抗状態」に相当するといえる。
　また、本件補正発明では、「第二抵抗状態」における非線形素子の抵抗値と、「第三抵抗状態」における非線形素子の抵抗値とが異なる値であるとは特定しておらず、さらに、本願明細書の段落【００４７】の「
図6Aでは、正と負のバイアス操作間の対称的I-V挙動を伴う一実施形態を示している
低抵抗状態
低抵抗状態
　さらに、引用発明１における「正の遷移しきい値」及び「負の遷移しきい値」は、それぞれ、本件補正発明の「第一閾値電圧」及び「第二閾値電圧」に相当するといえる。
　そうすると、引用発明１における「前記選択層１４８は、正の遷移しきい値より大きい電圧の印加時に、高抵抗状態から低抵抗状態へと変化するように構成され、前記選択層１４８は、負の遷移しきい値より小さい電圧の印加時に、高抵抗状態から低抵抗状態へと変化するように構成される」という発明特定事項は、本件補正発明における「前記非線形素子は、第一閾値電圧より大きい電圧の印加時に、第一抵抗状態から第二抵抗状態へと変化するように構成され、前記非線形素子は、第二閾値電圧より小さい電圧の印加時に、前記第一抵抗状態から第三抵抗状態へと変化するように構成される」という発明特定事項に相当するといえる。
（カ）引用発明１における「データ記憶装置」は、スイッチング媒体であるＲＳＥ１４２を備えたメモリセルを有する装置であるから、「スイッチングデバイス」であるといえる。
　そうすると、本件補正発明と引用発明１とは、「スイッチングデバイス」である点において共通するといえる。
（キ）以上から、本件補正発明と引用発明１とは、下記ａの点で一致し、下記ｂの点で相違すると認める。
　ａ　一致点
　「基板と、
　前記基板上に形成される第一電極と、
　前記第一電極上に形成される第二電極と、
　前記第一と第二電極との間に配置されるスイッチング媒体と、
　前記第一と第二電極との間に配置され且つ前記第一電極と前記スイッチング媒体に電気的に直列接続した非線形素子とを備え、
　前記非線形素子は、第一閾値電圧より大きい電圧の印加時に、第一抵抗状態から第二抵抗状態へと変化するように構成され、
　前記非線形素子は、第二閾値電圧より小さい電圧の印加時に、前記第一抵抗状態から第三抵抗状態へと変化するように構成される、スイッチングデバイス。」
　ｂ　相違点
　本件補正発明における「非線形素子」は「スイッチング媒体と接している」のに対し、引用発明１における「非線形素子」（選択層１４８）は、「バリア層」を介して「スイッチング媒体」（ＲＳＥ１４２）と接しており、「非線形素子」（選択層１４８）と「スイッチング媒体」（ＲＳＥ１４２）がじかに接していない点。
　エ　相違点についての検討
（ア）上記イ（ア）ａ（ｃ）のとおり、引用文献１（６ページ２２行ないし２５行）には、「It can be appreciated that the bipolar characteristics of an RSE can be exhibited by multiple different resistive sense technologies such as, but not limited to, resistive filament formation, magnetic switching, spin-polarized magnetic switching, and ionic filament formation.（訳．ＲＳＥのバイポーラ特性は、複数の異なる抵抗検知技術によって示されることは理解できる。たとえば、抵抗フィラメント形成、磁気切換、スピン分極磁気切換、イオンフィラメント形成などを挙げることができるが、これらに限定されない。）」と記載されているから、引用発明１の実施に際し、「ＲＳＥ１４２」を具体化するために、フィラメント形成技術を用いた公知のスイッチング媒体を採用することは、当業者であれば普通になし得たことであるといえる。
（イ）他方、上記イ（イ）ｂのとおり、
「プログラマブル抵抗ＰＲとパンチスルーダイオードＳの直列接続を含むメモリ素子であって、
　上記プログラマブル抵抗ＰＲは、
　銀上部電極ＰＲ１と、
　固体電解質ＰＲ２と、
　バリア金属を含む金属下部電極ＰＲ３を含み、
　上記パンチスルーダイオードＳは、
　第２の導電型の半導体材料からなる第２の領域Ｓ１と第２の導電型の半導体材料からなる第３の領域Ｓ３との間の、第１の導電型の半導体材料からなる第１の領域Ｓ２を含む、
　メモリ素子。」（引用発明２）
　は、本願の優先日前に公知であった。
　そして、上記イ（イ）ａの引用文献２の記載（段落【００３９】）より、引用発明２における「プログラマブル抵抗ＰＲ」は、電圧を印加することによって銀イオンによるフィラメントを形成又は消滅し、低抵抗状態又は高抵抗状態とすることができるものと認められるから、フィラメント形成技術を用いたスイッチング媒体といえるものである。
（ウ）そうすると、引用発明１における「ＲＳＥ１４２」を、引用発明２における「プログラマブル抵抗ＰＲ」に置き換えることは、当業者が容易に想到し得たことであるといえる。
（エ）ところで、上記イ（ア）ａ（ｂ）及び（ｆ）の引用文献１の記載、並びに引用文献１のＦＩＧ．３の記載より、引用発明１における「バリア層１４４」は「純タンタル、ＴｉＮ、ＴａＮ、およびＴｉＷの材料」からなるものであり、「ＲＳＥ１４２」と「選択層１４８」との間に配置されているものと認められるところ、当該「バリア層１４４」が、「ＲＳＥ１４２」と「選択層１４８」との間の金属イオンの移動（エレクトロマイグレーション）を抑止するために設けられるものであることは、当該技術分野における技術常識より明らかであるといえる。
　また、上記イ（イ）ａの引用文献２の記載（段落【００３９】）及び引用文献２の【図６】の記載より、引用発明２における「金属下部電極ＰＲ３」に含まれる「バリア金属」は「ＴｉＷ、ＴｉＮ、Ｔａ（Ｎ）、Ｗ、ＷＳｉ２」のような金属であり、「固体電解質ＰＲ２」と「第２の領域Ｓ１」との間に配置されているものと認められるところ、当該「バリア金属」が、「固体電解質ＰＲ２」と「第２の領域Ｓ１」との間の金属イオンの移動（エレクトロマイグレーション）を抑止するために設けられるものであることも、当該技術分野における技術常識より明らかであるといえる。
　以上のとおり、引用発明１における「バリア層１４４」と、引用発明２における「金属下部電極ＰＲ３」に含まれる「バリア金属」は、いずれも金属イオンの移動（エレクトロマイグレーション）を抑止するために設けられるものであって、その材質についても、Ｔａ、ＴｉＮ、ＴａＮ、ＴｉＷが例示されている点において共通する。
　そうすると、引用発明１に対して引用発明２を適用する際に、「バリア金属」を含む「金属下部電極ＰＲ３」を、金属イオンの移動（エレクトロマイグレーション）を抑止する必要のある位置、すなわち「選択層１４８」の側（上側）に配置し、「銀上部電極ＰＲ１」を下側に配置すべきであることは、引用文献１及び２の記載に接した当業者であれば直ちに理解しうるところである。
　また、「ＲＳＥ１４２」と「選択層１４８」との間に「バリア金属」を含む「金属下部電極ＰＲ３」を配置した場合には、当該「バリア金属」によって「ＲＳＥ１４２」と「選択層１４８」との間の金属イオンの移動（エレクトロマイグレーション）を抑止することが可能であるから、同様の機能を有する「バリア層１４４」を省略してもかまわないことは、当業者には明らかであるといえる。
　したがって、引用発明１における「ＲＳＥ１４２」を引用発明２における「プログラマブル抵抗ＰＲ」に置き換える際に、「バリア金属」を含む「金属下部電極ＰＲ３」を「選択層１４８」の側（上側）に配置し、当該「バリア金属」と同じ機能を有する「バリア層１４４」を省略することは、当業者であれば適宜なし得たことであるといえる。
（オ）以上より、引用発明１における「ＲＳＥ１４２」を引用発明２における「プログラマブル抵抗ＰＲ」に置き換え、「バリア層１４４」を省略することによって、上記相違点に係る構成とすることは、当業者であれば容易に想到し得たことである。
　オ　本件補正発明の作用効果について
　本件補正発明の奏する作用効果は、引用発明１及び２の奏する作用効果から予測される範囲内のものにすぎず、格別顕著なものということはできない。
　カ　請求人の主張について
　請求人は審判請求書において、
　「しかしながら、以下の通り、引用文献１の発明においてはbarrier layer 144が、selection layer 148とRSE142との間に存在しており、selection layer 148は、RSE142と接触しておりません。
・・・ 
　この点において、新請求項１に係る発明は、引用文献１には開示されていないといえます。
　また、引用文献1が開示するmemory cellにおいてbarrier layer 144を取り除く、引用文献１の発明思想を没却させるような動機は当業者にはないといえます。」
　との主張をしている。
　しかしながら、上述のとおり、引用発明１における「ＲＳＥ１４２」を引用発明２における「プログラマブル抵抗ＰＲ」に置き換える際に、「バリア金属」を含む「金属下部電極ＰＲ３」を「選択層１４８」の側（上側）に配置し、同じ機能を有する「バリア層１４４」を省略することは、当業者であれば容易になし得たことであり、これによって引用発明１の発明思想が没却されるとはいえないから、上記請求人の主張を採用することはできない。
　キ　特許法第１７条の２第６項についてのまとめ
　以上から、本件補正発明は、引用発明１及び２に基づいて、当業者が容易に発明をすることができたものである。
　よって、本件補正発明は、特許法第２９条２項の規定により、特許出願の際独立して特許を受けることができないものであるから、本件補正は、同法第１７条の２第６項において準用する同法第１２６条第７項の規定に違反するものである。
４　補正の却下の決定についてのむすび
　以上検討したとおり、本件補正は、特許法第１７条の２第６項において準用する同法第１２６条第７項の規定に違反するので、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
第３　本願発明について
１　本願発明
　平成２８年１２月８日付けの手続補正は上記のとおり却下されたので、本願の請求項１ないし１０に係る発明は、平成２８年４月１２日に提出された手続補正書により補正された特許請求の範囲の請求項１ないし１０に記載された事項により特定されるものであり、その内の請求項１に係る発明（以下「本願発明」という。）は、次のとおりのものと認める。（再掲）
　「【請求項１】
　基板と、
　前記基板上に形成される第一電極と、
　前記第一電極上に形成される第二電極と、
　前記第一と第二電極との間に配置されるスイッチング媒体と、
　前記第一と第二電極との間に配置され且つ前記第一電極と前記スイッチング媒体に電気的に直列接続した非線形素子とを備え、
　前記非線形素子は、第一閾値電圧より大きい電圧の印加時に、第一抵抗状態から第二抵抗状態へと変化するように構成され、
　前記非線形素子は、第二閾値電圧より小さい電圧の印加時に、前記第一抵抗状態から第三抵抗状態へと変化するように構成される、スイッチングデバイス。」
２　引用文献の記載事項及び引用発明
　引用文献１の記載事項は上記第２の３（４）イ（ア）ａで摘記したとおりであり、引用発明１は上記第２の３（４）イ（ア）ｂで認定したとおりのものである。
３　本願発明と引用発明１との対比
（ア）引用発明１における「第１の電極１４６」は、本願発明における「第一電極」に相当するといえる。
　また、当該技術分野における技術常識より、引用発明１における「データ記憶装置」が「基板」を備えること、及び「第１の電極１４６」が当該「基板」上に形成されることは、明らかであるといえる。
　そうすると、本願発明と引用発明１とは、「基板」及び「前記基板上に形成される第一電極」を備える点において共通するといえる。
（イ）引用発明１における「前記第１の電極１４６上に形成される第２の電極１５０」は、本願発明における「前記第一電極上に形成される第二電極」に相当するといえる。
（ウ）本願明細書の段落【００３０】及び【００３４】ないし【００３７】の記載より、本願の請求項１に記載された「スイッチング媒体」との語は、「抵抗性を選択的に様々な値にセットし、かつリセットすることができる抵抗性を示す媒体」を意味し、かつ、「高抵抗状態と低抵抗状態の２つの状態をとるもの」を包含するものと認められる。
　他方、上記第２の３（４）イ（ア）ａ（ｃ）及び（ｅ）の引用文献１の記載、並びに引用文献１のＦＩＧ．４の記載より、引用発明１における「ＲＳＥ１４２」は、高抵抗状態又は低抵抗状態にプログラムすることが可能なものであると認められ、「抵抗性を選択的に様々な値にセットし、かつリセットすることができる抵抗性を示す媒体」であって「高抵抗状態と低抵抗状態の２つの状態をとるもの」であるといえるから、「スイッチング媒体」であるといえる。
　そうすると、引用発明１における「前記第１の電極１４６と前記第２の電極１５０の間に配置されるＲＳＥ１４２」は、本願発明における「前記第一と第二電極との間に配置されるスイッチング媒体」に相当するといえる。
（エ）本願明細書の段落【００４３】の記載より、本願の請求項１に記載された「非線形素子」との語は、電圧に対して非線形に応答する素子を意味するものと認められる。
　他方、上記第２の３（４）イ（ア）ａ（ｄ）の引用文献１の記載及び引用文献１のＦＩＧ．５の記載より、引用発明１における「選択層１４８」は、「電圧に対して非線形に応答する素子」であると認められるから、「非線形素子」であるといえる。
　そうすると、引用発明１における「選択層１４８」は、本願発明における「非線形素子」に相当し、本願発明と引用発明１とは、「前記第一と第二電極との間に配置され且つ前記第一電極と前記スイッチング媒体に電気的に直列接続した非線形素子」を備える点において共通するといえる。
（オ）引用発明１における「高抵抗状態」は、本願発明の「第一抵抗状態」に相当するといえる。
　また、本願発明では、「第二抵抗状態」における非線形素子の抵抗値と、「第三抵抗状態」における非線形素子の抵抗値とが異なる値であるとは特定しておらず、さらに、本願明細書の段落【００４７】の「
図6Aでは、正と負のバイアス操作間の対称的I-V挙動を伴う一実施形態を示している
低抵抗状態
低抵抗状態
　さらに、引用発明１における「正の遷移しきい値」及び「負の遷移しきい値」は、それぞれ、本願発明の「第一閾値電圧」及び「第二閾値電圧」に相当するといえる。
　そうすると、引用発明１における「前記選択層１４８は、正の遷移しきい値より大きい電圧の印加時に、高抵抗状態から低抵抗状態へと変化するように構成され、前記選択層１４８は、負の遷移しきい値より小さい電圧の印加時に、高抵抗状態から低抵抗状態へと変化するように構成される」という発明特定事項は、本願発明における「前記非線形素子は、第一閾値電圧より大きい電圧の印加時に、第一抵抗状態から第二抵抗状態へと変化するように構成され、前記非線形素子は、第二閾値電圧より小さい電圧の印加時に、前記第一抵抗状態から第三抵抗状態へと変化するように構成される」という発明特定事項に相当するといえる。
（カ）引用発明１における「データ記憶装置」は、スイッチング媒体であるＲＳＥ１４２を備えたメモリセルを有する装置であるから、「スイッチングデバイス」であるといえる。
　そうすると、本願発明と引用発明１とは、「スイッチングデバイス」である点において共通するといえる。
（キ）以上から、本願発明と引用発明１とは、下記の点で一致すると認める。
　「基板と、
　前記基板上に形成される第一電極と、
　前記第一電極上に形成される第二電極と、
　前記第一と第二電極との間に配置されるスイッチング媒体と、
　前記第一と第二電極との間に配置され且つ前記第一電極と前記スイッチング媒体に電気的に直列接続した非線形素子とを備え、
　前記非線形素子は、第一閾値電圧より大きい電圧の印加時に、第一抵抗状態から第二抵抗状態へと変化するように構成され、
　前記非線形素子は、第二閾値電圧より小さい電圧の印加時に、前記第一抵抗状態から第三抵抗状態へと変化するように構成される、スイッチングデバイス。」
（ク）よって、本願発明は、引用文献１に記載された発明である。
４　まとめ
　以上のとおり、本願発明は、引用文献１に記載された発明であるから、特許法第２９条第１項第３号に該当し、特許を受けることができない。
第４　結言
　したがって、本願の請求項１に係る発明（本願発明）は、特許法第２９条第１項第３号に該当し、特許を受けることができないから、その余の請求項について検討するまでもなく、本願は拒絶されるべきものである。
　よって、結論のとおり審決する。