(57)【要約】  チャネル領域に大きな応力（歪み）が加わるようにゲート電極周辺の膜の応力と配置を最適化する。これによりＭＯＳＦＥＴのキャリア移動度を向上させる。  （１）ゲート電極上のみに圧縮応力膜を有する、（２）ゲートサイドウォール、ソース／ドレイン領域上にのみ引張応力膜を有する、又は（３）ゲート電極上に圧縮応力膜と、ゲートサイドウォールとソース／ドレイン領域上に引張応力膜とを有する、のように構成されたｎチャネル型ＭＯＳＦＥＴ。（Ａ）ゲート電極上のみに引張応力膜を有する、（Ｂ）ゲートサイドウォール、ソース／ドレイン領域上にのみ圧縮応力膜を有する、又は（Ｃ）ゲート電極上に引張応力膜と、ゲートサイドウォール・ソース／ドレイン領域上に圧縮応力膜とを有する、のように構成されたｐチャネル型ＭＯＳＦＥＴ。
2008096587.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に設けられ、金属シリサイドから構成されるゲート電極と、
前記半導体基板とゲート電極間に設けられたゲート絶縁膜と、
前記ゲート電極の互いに対向する両側面に設けられたゲートサイドウォールと、
前記半導体基板内の、前記ゲート電極を挟んだ両側に設けられたソース／ドレイン領域と、
を有し、
下記（１）、（２）又は（３）のように構成されたｎチャネル型ＭＯＳＦＥＴを備えたことを特徴とする半導体装置。
（１）前記ゲート電極上のみに圧縮応力膜を有する。
（２）前記ゲートサイドウォール及びソース／ドレイン領域のうち少なくとも一方の上にのみ引張応力膜を有する。
（３）前記ゲート電極上に圧縮応力膜と、前記ゲートサイドウォール及びソース／ドレイン領域のうち少なくとも一方の上に引張応力膜とを有する。
【請求項２】
前記ｎチャネル型ＭＯＳＦＥＴは、前記（１）又は（３）のように構成され、
前記ゲート電極と圧縮応力膜との境界面が、前記ゲートサイドウォールの最上部よりも低いことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体基板は、面方位が（１００）のシリコン半導体基板であり、
前記ｎチャネル型ＭＯＳＦＥＴは、ゲート長方向が＜１００＞となるように構成されていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
半導体基板と、
前記半導体基板上に設けられ、金属シリサイドから構成されるゲート電極と、
前記半導体基板とゲート電極間に設けられたゲート絶縁膜と、
前記ゲート電極の互いに対向する両側面に設けられたゲートサイドウォールと、
前記半導体基板内の、前記ゲート電極を挟んだ両側に設けられたソース／ドレイン領域と、
を有し、
下記（Ａ）、（Ｂ）又は（Ｃ）のように構成されたｐチャネル型ＭＯＳＦＥＴを備えたことを特徴とする半導体装置。
（Ａ）前記ゲート電極上のみに引張応力膜を有する。
（Ｂ）前記ゲートサイドウォール及びソース／ドレイン領域のうち少なくとも一方の上にのみ圧縮応力膜を有する。
（Ｃ）前記ゲート電極上に引張応力膜と、前記ゲートサイドウォール及びソース／ドレイン領域のうち少なくとも一方の上に圧縮応力膜とを有する。
【請求項５】
前記ｐチャネル型ＭＯＳＦＥＴは、前記（Ａ）又は（Ｃ）のように構成され、
前記ゲート電極と引張応力膜との境界面が、前記ゲートサイドウォールの最上部よりも低いことを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記半導体基板は、面方位が（１００）のシリコン半導体基板であり、
前記ｐチャネル型ＭＯＳＦＥＴは、ゲート長方向が＜１１０＞となるように構成されていることを特徴とする請求項４又は５に記載の半導体装置。
【請求項７】
請求項１〜３の何れか１項に記載の半導体装置と、
請求項４〜６の何れか１項に記載の半導体装置と、
を有することを特徴とする半導体装置。
【請求項８】
前記半導体基板は、ゲルマニウムを含有するシリコン半導体基板、又はカーボンを含有するシリコン半導体基板であることを特徴とする請求項１〜７の何れか１項に記載の半導体装置。
【請求項９】
前記圧縮応力膜及び引張応力膜のうち少なくとも一方の膜は、
炭素珪化物、酸素珪化物、窒素珪化物、これらの珪化物の水素添加物、アルミニウム酸化物、ハフニウム酸化物、タンタル酸化物、ジルコニウム酸化物、珪素酸化物及びこれらの酸化物の窒素添加物からなる群から選択された少なくとも一種の物質を含むことを特徴とする請求項１〜８の何れか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関する。特に、ゲート電極が金属シリサイド膜からなり、チャネル領域に歪みが加えられたｎチャネル型ＭＯＳＦＥＴ、又はｐチャネル型ＭＯＳＦＥＴを有する半導体装置に関する。
【背景技術】
【０００２】
トランジスタの微細化が進む先端ＣＭＯＳＦＥＴ（相補型ＭＯＳＦＥＴ）デバイスの開発では、ポリシリコン（ｐｏｌｙ−Ｓｉ）ゲート電極の空乏化による駆動電流の劣化が問題となっている。そこで、金属又は金属化合物から構成されたゲート電極である、いわゆるメタルゲート電極の適用により電極の空乏化を回避することで駆動電流の劣化を防ぐ技術が検討されている。【０００３】
メタルゲート電極に用いる材料として、純金属、金属窒化物、シリサイド材料等が検討されているが、何れの場合においても、ｎチャネル型ＭＯＳＦＥＴ、ｐチャネル型ＭＯＳＦＥＴのしきい値電圧（Ｖｔｈ）を適切な値に設定可能でなければならない。【０００４】
そこで、最近、メタルゲート電極として、ｐｏｌｙ−ＳｉをＮｉ、Ｈｆ、Ｗなどで完全にシリサイド化したフルシリサイド電極に関する技術が注目されている。例えば、米国特許第５００６４６３６号明細書には、ゲート絶縁膜にＳｉＯ２を用い、ゲート電極として、ＰやＢなどの不純物を注入したｐｏｌｙ−Ｓｉ電極をＮｉで完全にシリサイド化したＮｉシリサイド電極が提案されている。このゲート電極を備えたＭＯＳＦＥＴは、（１）製造プロセスが、従来ＣＭＯＳＦＥＴの製造プロセスと整合性が高い、（２）シリサイド化前のポリシリコンへの不純物添加によりしきい値電圧制御が行える、ことが開示されている。これらのことからＮｉフルシリサイド電極は有望なメタルゲート電極材料と考えられている。上述のメタルゲート電極技術では、ゲート電極の空乏化を抑制し、実質的なゲート絶縁膜厚を薄膜化することによってトランジスタの高速化を実現している。【０００５】
一方、近年、この微細化技術以外の新しい高性能化技術が提案されている。このような技術として、応力を加えることによりチャネル領域を歪ませて移動度を向上させる方法（ピエゾ抵抗効果）が提案されている。一般的に、チャネル領域と平行な方向に引張（圧縮）応力を加えてこの領域を歪ませた場合、電子の移動度は向上（劣化）し、正孔の移動度は劣化（向上）することが知られている。ピエゾ抵抗効果とはこの現象を利用するものである。【０００６】
そこで、従来から、この現象を利用してＭＯＳＦＥＴの高性能化を図る技術がいくつか提案されている（特開２００２−１９８３６８号公報、特開２００３−８６７０８号公報参照）。特開２００２−１９８３６８号公報には、コンタクトホール開口の際のストッパー膜として窒化珪素膜を用い、この窒化珪素膜に強い引張応力を持たせることでチャネル領域を歪ませ、電子の移動度を向上させたｎチャネル型ＭＯＳＦＥＴ（以下、「ｎＭＯＳＦＥＴ」と記載する）が提案されている。【０００７】
また、特開２００３−８６７０８号公報には、ｎＭＯＳＦＥＴを引張応力を有する窒化珪素膜で覆い、ｐチャネル型ＭＯＳＦＥＴ（以下、「ｐＭＯＳＦＥＴ」と記載する）を圧縮応力を有する窒化珪素膜で覆った半導体装置が開示されている。この半導体装置では、両キャリアの移動度を向上させてｎＭＯＳＦＥＴとｐＭＯＳＦＥＴの両方のＭＯＳＦＥＴの性能を向上させることができるとしている。【０００８】
以上のように、次世代ＣＭＯＳデバイスの高性能化には、メタルゲート電極技術と応力制御による移動度向上技術を組み合わせることが有効な方法となりうる。
【発明の開示】
【０００９】
しかしながら、上記特開２００２−１９８３６８号公報及び特開２００３−８６７０８号公報に見られるように、窒化珪素膜をそのままメタルゲート電極と組み合わせただけでは、チャネル領域に強い応力（歪み）を加えることは困難であった。
【００１０】
以下、その理由について説明する。図３３（ａ）は、従来技術のＭＯＳＦＥＴ（ｎＭＯＳＦＥＴ）を表したものである。このＭＯＳＦＥＴでは、素子分離領域１０２により区画されたシリコン基板１０１の表面上にゲート絶縁膜１０６を介して、ゲート電極１０７が形成されている。また、このゲート電極１０７の両側面にゲートサイドウォール１０８が形成され、シリコン基板１０１の表面領域内にソース／ドレイン領域となる不純物拡散層１０３、この不純物拡散層１０３上にシリサイド層１０５が形成されている。そして、このゲート電極１０７、ゲートサイドウォール１０８及び不純物拡散層１０３を被覆するように窒化珪素膜１０９が形成されている。なお、図３３（ａ）のトランジスタのゲート長は３０ｎｍであり、その他の部分の寸法は４５ｎｍ世代のトランジスタに典型的なものとなっている。
【００１１】
図３３（ｂ）は、図３３（ａ）のＭＯＳＦＥＴにおいて、窒化珪素膜の各部位〔ゲート電極上の窒化珪素膜（イ）、ゲートサイドウォール上の窒化珪素膜（ロ）、ソース／ドレイン領域上の窒化珪素膜（ハ）〕がチャネル領域に与える応力を示した計算結果である。この応力計算には有限要素法を用いた構造解析ツール（ソフト名：ＡＮＳＹＳ）を使用した。ここでは、窒化珪素膜として引張応力を有するものを用いた。
【００１２】
図３３（ｂ）の縦軸は引張応力が正、圧縮応力が負となるように示してある。同図より明らかなように、チャネル領域にかかる応力は主にソース／ドレイン領域上に存在する窒化珪素膜（ハ）に起因するものであり、ゲート電極上部の窒化珪素膜（イ）はそれを打ち消す方向に圧縮応力を負荷している。このため、全体としては窒化珪素膜（ハ）の引張り応力と、窒化珪素膜（イ）の圧縮応力の打ち消し合いが生じ、正味のチャネル領域に負荷される応力が小さくなってしまうといった問題が起こっていた。
【００１３】
なお、上記図３３（ｂ）では主にゲート電極上部で圧縮応力が生じ、（ハ）ソース／ドレイン領域上で引張り応力が生じる窒化珪素膜を設けた場合を示した。しかし、図３３（ｂ）とは逆に、ゲート電極上部で引張り応力が生じ、ソース／ドレイン領域上で圧縮応力が生じる窒化珪素膜を設けた場合であっても、同様な現象が起こっていた。また、特にこのような引張応力と圧縮応力の打ち消しあいは、ゲート電極の空乏化抑制のため、ゲート電極として従来の多結晶シリコン膜（ポリシリコン膜）よりも弾性係数（ヤング率）が大きな金属や金属シリサイド膜を用いた場合により顕著となっていた。
【００１４】
本発明は上記のような課題を解決するためになされたものである。本発明の目的は、ゲート空乏化抑制のためゲート電極として金属シリサイド膜を用いた場合であっても、チャネル領域に大きな応力（歪み）が加わるようにゲート電極周辺の膜の応力と配置を最適化することを目的とする。また、これによりキャリア移動度（電子移動度、ホール移動度）を向上させて、ｎＭＯＳＦＥＴ、ｐＭＯＳＦＥＴの性能を向上させることを目的とする。
【００１５】
本発明の一実施形態は、
半導体基板と、
前記半導体基板上に設けられ、金属シリサイドから構成されるゲート電極と、
前記半導体基板とゲート電極間に設けられたゲート絶縁膜と、
前記ゲート電極の互いに対向する両側面に設けられたゲートサイドウォールと、
前記半導体基板内の、前記ゲート電極を挟んだ両側に設けられたソース／ドレイン領域と、
を有し、
下記（１）、（２）又は（３）のように構成されたｎチャネル型ＭＯＳＦＥＴを備えたことを特徴とする半導体装置に関する。
（１）前記ゲート電極上のみに圧縮応力膜を有する、
（２）前記ゲートサイドウォール及びソース／ドレイン領域のうち少なくとも一方の上にのみ引張応力膜を有する、
（３）前記ゲート電極上に圧縮応力膜と、前記ゲートサイドウォール及びソース／ドレイン領域のうち少なくとも一方の上に引張応力膜とを有する。
【００１６】
本発明の他の一実施形態は、
半導体基板と、
前記半導体基板上に設けられ、金属シリサイドから構成されるゲート電極と、
前記半導体基板とゲート電極間に設けられたゲート絶縁膜と、
前記ゲート電極の互いに対向する両側面に設けられたゲートサイドウォールと、
前記半導体基板内の、前記ゲート電極を挟んだ両側に設けられたソース／ドレイン領域と、
を有し、
下記（Ａ）、（Ｂ）又は（Ｃ）のように構成されたｐチャネル型ＭＯＳＦＥＴを備えたことを特徴とする半導体装置に関する。
（Ａ）前記ゲート電極上のみに引張応力膜を有する、
（Ｂ）前記ゲートサイドウォール及びソース／ドレイン領域のうち少なくとも一方の上にのみ圧縮応力膜を有する、
（Ｃ）前記ゲート電極上に引張応力膜と、前記ゲートサイドウォール及びソース／ドレイン領域のうち少なくとも一方の上に圧縮応力膜とを有する。
【００１７】
ｎＭＯＳＦＥＴにおいて、ゲート電極上に圧縮応力膜、ゲートサイドウォール及びソース／ドレイン領域の少なくとも一方の上に引張応力膜を設けることによって、効果的にチャネル領域に応力を負荷することができる。
【００１８】
また、ｐＭＯＳＦＥＴにおいて、ゲート電極上に引張応力膜、ゲートサイドウォール及びソース／ドレイン領域の少なくとも一方の上に圧縮応力膜を設けることによって、効果的にチャネル領域に応力を負荷することができる。
【００１９】
そして、ｎＭＯＳＦＥＴ、ｐＭＯＳＦＥＴのチャネル領域に強い歪みを加えることが可能となる。この結果、キャリアの高移動度化が可能となり、ｎＭＯＳＦＥＴ、ｐＭＯＳＦＥＴの性能を向上させることができる。
【図面の簡単な説明】
【００２０】
【図１】第１４実施例を示す断面図である。
【図２】第１実施例を示す断面図である。
【図３】第１実施例と従来技術の半導体装置のチャネル領域に加わる応力を表した図である。
【図４】第１実施例の製造方法を示す図である。
【図５】第２実施例を示す断面図である。
【図６】第３実施例の製造方法を示す図である。
【図７】第３実施例を示す断面図である。
【図８】第３実施例の製造方法を示す図である。
【図９】第４実施例を示す断面図である。
【図１０】第４実施例の製造方法を示す図である。
【図１１】第５実施例を示す断面図である。
【図１２】第５実施例製造方法を示す図である。
【図１３】第６実施例を示す断面図である。
【図１４】第７実施例を示す断面図である。
【図１５】第８実施例を示す断面図である。
【図１６】第９実施例を示す断面図である。
【図１７】第１０実施例を示す断面図である。
【図１８】第１１実施例を示す断面図である。
【図１９】第１１実施例の製造方法を示す図である。
【図２０】第１１実施例の製造方法を示す図である。
【図２１】第１１実施例の製造方法を示す図である。
【図２２】第１１実施例の製造方法を示す図である。
【図２３】第１２実施例を示す断面図である。
【図２４】第１２実施例の製造方法を示す図である。
【図２５】第１２実施例の製造方法を示す図である。
【図２６】第１２実施例の製造方法を示す図である。
【図２７】第１３実施例を示す断面図である。
【図２８】第１３実施例の製造方法を示す図である。
【図２９】第１３実施例の製造方法を示す図である。
【図３０】第１４実施例の製造方法を示す図である。
【図３１】第１５実施例を示す断面図である。
【図３２】第１５実施例の製造方法を示す図である。
【図３３】図３３（ａ）は従来技術のＭＯＳＦＥＴを示す断面図である。図３３（ｂ）は、従来のＭＯＳＦＥＴの各部位上に設けられた窒化珪素膜がチャネル領域に与える応力を示す図である。
【符号の説明】
【００２１】
１、１０１  シリコン基板
２、１０２  素子分離領域
３、１０６  ゲート絶縁膜
４、６  ｐｏｌｙ−Ｓｉ膜
５、７  シリコン酸化膜
８  エクステンション拡散層
９、１０８  ゲートサイドウォール
１０  ｎ型不純物層
１１  金属膜
１２、１０５  シリサイド層
１３  層間絶縁膜
１４  フルシリサイドゲート電極
１５、１９  圧縮応力を有する応力具有膜
１６、１８  引張応力を有する応力具有膜
１５ａ、１８ａ  応力緩和部
１５ｂ、１８ｂ  応力非緩和部
１７  ｐ型不純物層
２０  ｎチャネル型電界効果トランジスタ
３０  ｐチャネル型電界効果トランジスタ
３１  層間絶縁膜
４１、４３、４４  レジスト膜
５１  ゲート電極と膜の境界部分
５２  ゲートサイドウォールの最上部
１０７  ゲート電極
１０３  不純物拡散層
１０９  窒化珪素膜
【発明を実施するための最良の形態】
【００２２】
本発明の半導体装置は、ｎＭＯＳＦＥＴ、ｐＭＯＳＦＥＴ又はｎＭＯＳＦＥＴとｐＭＯＳＦＥＴの両方を備える。以下、各ＭＯＳＦＥＴについて詳細に説明する。【００２３】
（ｎＭＯＳＦＥＴ）
本発明のｎＭＯＳＦＥＴ（ｎチャネル型ＭＯＳＦＥＴ）は、半導体基板と、半導体基板上に設けられ金属シリサイドから構成されるゲート電極と、半導体基板とゲート電極間に設けられたゲート絶縁膜とを有する。また、このゲート電極及びゲート絶縁膜の両側面にゲートサイドウォールと、半導体基板内のゲート電極を挟んだ両側に設けられたソース／ドレイン領域とを有する。【００２４】
このｎＭＯＳＦＥＴは、下記（１）、（２）又は（３）のように構成されている。
（１）ゲート電極上のみに圧縮応力膜を有し、ゲートサイドウォール及びソース／ドレイン領域上には圧縮応力膜が形成されていない。
（２）ゲートサイドウォール及びソース／ドレイン領域のうち少なくとも一方の上にのみ引張応力膜を有し、ゲート電極上には引張応力膜が形成されていない。
（３）ゲート電極上に圧縮応力膜と、ゲートサイドウォール及びソース／ドレイン領域のうち少なくとも一方の上に引張応力膜とを有する。【００２５】
すなわち、本発明のｎＭＯＳＦＥＴとしては、上記（１）の構成をとる場合、上記（２）の構成をとる場合、上記（３）の構成をとる場合の３つの態様があり、本発明のｎＭＯＳＦＥＴは上記（１）〜（３）の構成の中の何れか一つの構成を有する。【００２６】
本発明のｎＭＯＳＦＥＴが上記（１）の構成をとる場合においては、ゲートサイドウォール及びソース／ドレイン領域上に圧縮応力膜が存在しないため、ゲート電極上の圧縮応力膜によりチャネル領域に負荷される応力が、ゲートサイドウォール及びソース／ドレイン領域上の圧縮応力膜によって減殺されるといったことがない。このため、ゲート電極、ゲートサイドウォール及びソース／ドレイン領域上に圧縮応力膜を備えた従来のｎＭＯＳＦＥＴに比べて、チャネル領域に大きな応力を負荷することができる。【００２７】
本発明のｎＭＯＳＦＥＴが上記（２）の構成をとる場合においては、ゲート電極上に引張応力膜が存在しないため、ゲートサイドウォール、ソース／ドレイン領域上に存在する引張応力膜によりチャネル領域に負荷される応力が、ゲート電極上の引張応力膜によって減殺されるといったことがない。このため、ゲート電極、ゲートサイドウォール及びソース／ドレイン領域上に引張応力膜を備えた従来のｎＭＯＳＦＥＴに比べて、チャネル領域に大きな応力を負荷することができる。【００２８】
本発明のｎＭＯＳＦＥＴが上記（３）の構成をとる場合においては、ゲート電極上に存在する圧縮応力膜と、ゲートサイドウォール及びソース／ドレイン領域のうち少なくとも一方の上に存在する引張応力膜との相乗作用により、チャネル領域により大きな応力を負荷することができる。なお、上記（３）の場合においては、ゲートサイドウォール及びソース／ドレイン領域のうち少なくとも一方の上方に、引張応力膜に加えて圧縮応力膜が積層されていても良い。【００２９】
上記（１）又は（３）の場合においては、ｎＭＯＳＦＥＴのチャネル領域は引っ張られて伸びている。本発明の圧縮応力膜の材料としては、炭素珪化物、酸素珪化物、窒素珪化物、これらの珪化物（炭素珪化物、酸素珪化物、窒素珪化物）の水素添加物、アルミニウム酸化物、ハフニウム酸化物、タンタル酸化物、ジルコニウム酸化物、珪素酸化物、これらの酸化物（アルミニウム酸化物、ハフニウム酸化物、タンタル酸化物、ジルコニウム酸化物、珪素酸化物）の窒素添加物などが挙げられる。【００３０】
上記（２）の場合においては、ｎＭＯＳＦＥＴのチャネル領域は引っ張られて伸びている。本発明の引張応力膜の材料としては、炭素珪化物、酸素珪化物、窒素珪化物、これらの珪化物（炭素珪化物、酸素珪化物、窒素珪化物）の水素添加物、アルミニウム酸化物、ハフニウム酸化物、タンタル酸化物、ジルコニウム酸化物、珪素酸化物、これらの酸化物（アルミニウム酸化物、ハフニウム酸化物、タンタル酸化物、ジルコニウム酸化物、珪素酸化物）の窒素添加物などが挙げられる。【００３１】
なお、本発明では引張応力膜となるか、又は圧縮応力膜となるかは、成膜方法、成膜条件（例えば、温度、圧力、プラズマパワーなど）や材料組成（例えば、主成分、不純物成分など）等の総合的な条件によって決まる。従って、同一の元素を含有していても、上記条件により引張応力膜としたり、圧縮応力膜とすることができる。【００３２】
（ｐＭＯＳＦＥＴ）
本発明のｐＭＯＳＦＥＴ（ｐチャネル型ＭＯＳＦＥＴ）は、半導体基板と、半導体基板上に設けられ金属シリサイドから構成されるゲート電極と、半導体基板とゲート電極間に設けられたゲート絶縁膜とを有する。また、このゲート電極及びゲート絶縁膜の両側面にゲートサイドウォールと、半導体基板内のゲート電極を挟んだ両側に設けられたソース／ドレイン領域とを有する。【００３３】
このｐＭＯＳＦＥＴは、下記（Ａ）、（Ｂ）又は（Ｃ）のように構成されている。
（Ａ）ゲート電極上のみに引張応力膜を有し、ゲートサイドウォール及びソース／ドレイン領域上には引張応力膜が形成されていない。
（Ｂ）ゲートサイドウォール及びソース／ドレイン領域のうち少なくとも一方の上にのみ圧縮応力膜を有し、ゲート電極上には圧縮応力膜が形成されていない。
（Ｃ）ゲート電極上に引張応力膜と、ゲートサイドウォール及びソース／ドレイン領域のうち少なくとも一方の上に圧縮応力膜とを有する。【００３４】
すなわち、本発明のｐＭＯＳＦＥＴとしては、上記（Ａ）の構成をとる場合、上記（Ｂ）の構成をとる場合、上記（Ｃ）の構成をとる場合の３つの実施態様があり、本発明のｐＭＯＳＦＥＴは上記（Ａ）〜（Ｃ）の構成の中の何れか一つの構成を有する。【００３５】
本発明のｐＭＯＳＦＥＴが上記（Ａ）の構成をとる場合においては、ゲートサイドウォール及びソース／ドレイン領域上に引張応力膜が存在しないため、ゲート電極上の引張応力膜によりチャネル領域に負荷される応力が、ゲートサイドウォール及びソース／ドレイン領域上の引張応力膜によって減殺されるといったことがない。このため、ゲート電極、ゲートサイドウォール及びソース／ドレイン領域上に引張応力膜を備えた従来のｐＭＯＳＦＥＴに比べて、チャネル領域に大きな応力を負荷することができる。【００３６】
本発明のｐＭＯＳＦＥＴが上記（Ｂ）の構成をとる場合においては、ゲート電極上に圧縮応力膜が存在しないため、ゲートサイドウォール、ソース／ドレイン領域上に存在する圧縮応力膜によりチャネル領域に負荷される応力が、ゲート電極上の圧縮応力膜によって減殺されるといったことがない。このため、ゲート電極、ゲートサイドウォール及びソース／ドレイン領域上に圧縮応力膜を備えた従来のｐＭＯＳＦＥＴに比べて、チャネル領域に大きな応力を負荷することができる。【００３７】
本発明のｐＭＯＳＦＥＴが上記（Ｃ）の構成をとる場合においては、ゲート電極上に存在する引張応力膜と、ゲートサイドウォール及びソース／ドレイン領域のうち少なくとも一方の上に存在する圧縮応力膜との相乗作用により、チャネル領域により大きな応力を負荷することができる。なお、上記（Ｃ）の場合においては、ゲートサイドウォール及びソース／ドレイン領域の少なくとも一方の上方に、圧縮応力膜に加えて引張応力膜が積層されていても良い。【００３８】
上記（Ａ）又は（Ｃ）の場合においては、ｐＭＯＳＦＥＴのチャネル領域は圧縮されて縮んでいる。本発明の引張応力膜の材料としては、炭素珪化物、酸素珪化物、窒素珪化物、これらの珪化物（炭素珪化物、酸素珪化物、窒素珪化物）の水素添加物、アルミニウム酸化物、ハフニウム酸化物、タンタル酸化物、ジルコニウム酸化物、珪素酸化物、これらの酸化物（アルミニウム酸化物、ハフニウム酸化物、タンタル酸化物、ジルコニウム酸化物、珪素酸化物）の窒素添加物などが挙げられる。【００３９】
上記（Ｂ）の場合においては、ｐＭＯＳＦＥＴのチャネル領域は圧縮されて縮んでいる。本発明の圧縮応力膜の材料としては、炭素珪化物、酸素珪化物、窒素珪化物、これらの珪化物（炭素珪化物、酸素珪化物、窒素珪化物）の水素添加物、アルミニウム酸化物、ハフニウム酸化物、タンタル酸化物、ジルコニウム酸化物、珪素酸化物、これらの酸化物（アルミニウム酸化物、ハフニウム酸化物、タンタル酸化物、ジルコニウム酸化物、珪素酸化物）の窒素添加物などが挙げられる。【００４０】
なお、本発明では引張応力膜となるか、又は圧縮応力膜となるかは、成膜方法、成膜条件（例えば、温度、圧力、プラズマパワーなど）や材料組成（例えば、主成分、不純物成分など）等の総合的な条件によって決まる。従って、同一の元素を含有していても、上記条件により引張応力膜としたり、圧縮応力膜とすることができる。【００４１】
また、本発明の半導体装置は、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴを備えていても良い。この場合、ｎＭＯＳＦＥＴは上記（１）〜（３）の何れの構成であっても良く、ｐＭＯＳＦＥＴは上記（Ａ）〜（Ｃ）の何れの構成であっても良い。この半導体装置において、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴは別々に作動しても、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴからＣＭＯＳＦＥＴが構成されていても良い。【００４２】
本発明のｎＭＯＳＦＥＴ、ｐＭＯＳＦＥＴのゲート電極を構成するシリサイドとしては、Ｎｉ，Ｃｒ，Ｃｕ，Ｉｒ，Ｒｈ，Ｔｉ，Ｚｒ，Ｈｆ，Ｖ，Ｔａ，Ｎｂ，Ｍｏ及びＷからなる群から選択された少なくとも一種の元素のシリサイドを用いることができる。具体的なシリサイドとしては例えば、ＮｉＳｉ，Ｎｉ２Ｓｉ，Ｎｉ３Ｓｉ，ＮｉＳｉ２，ＷＳｉ２，ＴｉＳｉ２，ＶＳｉ２，ＣｒＳｉ２，ＺｒＳｉ２，ＮｂＳｉ２，ＭｏＳｉ２，ＴａＳｉ２，ＣｏＳｉ，ＣｏＳｉ２，ＰｔＳｉ，Ｐｔ２Ｓｉ，Ｐｄ２Ｓｉなどを挙げることができる。また、このシリサイド中には、不純物などの微量成分を含んでいても良い。【００４３】
本発明のｎＭＯＳＦＥＴ、ｐＭＯＳＦＥＴのゲート絶縁膜としては例えば、シリコン酸化膜、シリコン窒化膜、金属酸化物、金属シリケート、金属酸化物もしくは金属シリケートに窒素が導入された高誘電率絶縁膜などを用いることができる。なお、「高誘電率絶縁膜」とは半導体装置においてゲート絶縁膜として広く利用されているＳｉＯ２よりも比誘電率（ＳｉＯ２の場合は約３．６）が大きな絶縁膜のことを表す。典型的には、高誘電率絶縁膜の比誘電率としては数十〜数千のものを挙げることができる。高誘電率絶縁膜としては例えば、ＨｆＳｉＯ，ＨｆＳｉＯＮ，ＨｆＺｒＳｉＯ，ＨｆＺｒＳｉＯＮ，ＺｒＳｉＯ，ＺｒＳｉＯＮ，ＨｆＡｌＯ，ＨｆＡｌＯＮ，ＨｆＺｒＡｌＯ，ＨｆＺｒＡｌＯＮ，ＺｒＡｌＯ，ＺｒＡｌＯＮなどを用いることができる。【００４４】
次に、本発明の実施例について図面を参照して詳細に説明する。なお、第１〜第５実施例はｎＭＯＳＦＥＴを有する半導体装置、第６〜第１０実施例はｐＭＯＳＦＥＴを有する半導体装置、第１１〜第１５実施例はｎＭＯＳＦＥＴとｐＭＯＳＦＥＴを備えたＣＭＯＳＦＥＴを有する半導体装置について説明するものである。【００４５】
（第１実施例）
図２は、第１実施例のｎＭＯＳＦＥＴを備えた半導体装置を示す断面図である。このｎＭＯＳＦＥＴは、シリコン基板１の素子分離領域２により分離された領域上に、ゲート絶縁膜３を介して形成されたゲート電極１４を有し、このゲート電極１４は金属シリサイド層から構成されている。また、ゲート電極１４の両サイドにはゲートサイドウォール９が形成されており、基板１のゲート電極１４を挟んだ両側の表面領域内にはソース・ドレイン領域を構成するｎ型不純物層１０が形成されている。このｎ型不純物層１０上にはシリサイド層１２が形成されており、これらの構成要素からｎチャネル型電界効果トランジスタが構成されている。更に、本実施例では、ゲートサイドウォール９とゲート電極１４上部からなる凹部に圧縮応力を有する圧縮応力膜１５が形成されている。この構成は、上記「ｎＭＯＳＦＥＴ」に記載の（１）の構成に相当する。また、シリコン基板１上は全面的に層間絶縁膜１３、３１により被覆されている。【００４６】
次に、本実施例における効果について説明する。図３は、図２のゲート電極上部の膜１５が圧縮応力を有する場合（本実施例）と引張応力を有する場合（従来技術）で、チャネル領域に加わる応力を比較した計算結果である。なお、この計算に用いた図２のトランジスタのゲート長は３０ｎｍであり、その他の部分の寸法は４５ｎｍ世代のトランジスタに典型的なものとした。また、応力計算には有限要素法を用いた構造解析ツール（ソフト名：ＡＮＳＹＳ）を用いた。【００４７】
なお、図３において、縦軸のチャネル応力はチャネル領域に負荷される応力を表しており、無応力の場合をゼロ、引張応力の場合を正、圧縮応力の場合を負で表してある。図３より、本実施例ではゲート電極上に圧縮応力膜を有することによりチャネル領域が引っ張られ、従来技術よりも本実施例の方がチャネル領域に強い引張応力がかかっていることが分かる。これにより、チャネル領域が引張方向に大きく歪み、ｎＭＯＳＦＥＴのチャネル領域における電子移動度を大きく向上させることができる。【００４８】
なお、本実施例における実試料での効果は、例えば、特開２０００−９６６４号公報に記載されているように、収束電子回折法を用いて確認することが可能である。この方法は、収束した電子をゲート絶縁膜直下のＳｉ基板に照射し得られた回折図形からＳｉ結晶格子の歪み量と応力を求めるもので、約１０ｎｍの空間分解能で特定部位の歪みを測定することができる。本実施例における試料と、そのゲート電極上部の圧縮応力膜１５を除去した試料の、収束電子回折法により測定したＳｉ結晶格子の歪み量を比較することで、本実施例における実試料での効果を確認することができる。【００４９】
また、図４（ａ）〜（ｋ）は、第１実施例のｎＭＯＳＦＥＴの製造工程を示した断面図である。まず、シリコン基板１の表面領域にＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）技術を用いて素子分離領域２を形成した。続いて、素子分離されたシリコン基板の表面上にゲート絶縁膜３を形成した。このゲート絶縁膜３としては、例えば、窒素、ハフニウム、アルミニウム、チタン、ジルコニウム、タンタルなどを含有する高誘電率絶縁膜、酸化珪素膜、又はこれらの積層構造とすることができる。【００５０】
次に、図４（ａ）に示すようにゲート絶縁膜上に厚さ８０ｎｍのｐｏｌｙ−Ｓｉ膜４を形成した。このｐｏｌｙ−Ｓｉ膜４には必要に応じｎ型不純物元素をイオン注入してもよい。この後、図４（ｂ）に示すように厚さ１０ｎｍのシリコン酸化膜５、厚さ１００ｎｍのｐｏｌｙ−Ｓｉ膜６及び厚さ５０ｎｍのシリコン酸化膜７からなる積層膜を形成した。【００５１】
この積層膜を、図４（ｃ）に示すように、リソグラフィー技術およびＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）技術を用いてゲート電極及びゲート絶縁膜等の形状に加工した。引き続いてイオン注入を行い、ゲート電極をマスクとしてエクステンション拡散層領域８を自己整合的に形成した。【００５２】
さらに、図４（ｄ）に示すように、全面にシリコン窒化膜とシリコン酸化膜を順次堆積した。この後、エッチバックすることによってゲート電極の互いに対向する両側面にゲートサイドウォール９を形成した。この状態で再度、イオン注入を行い、活性化アニールを経てｎ型不純物拡散層（ソース／ドレイン領域）１０を形成した。【００５３】
次に、図４（ｅ）に示すように、スパッタにより金属膜１１を全面に堆積し、サリサイド技術によりゲート電極、ゲート側壁膜、及びＳＴＩをマスクとして、ソース／ドレイン領域上のみに厚さ約４０ｎｍのシリサイド層１２を形成した（図４（ｆ））。本実施例では、このシリサイド層１２はコンタクト抵抗を最も低くすることができるＮｉモノシリサイド（ＮｉＳｉ）とした。なお、シリサイド層には、Ｎｉシリサイドの代わりにＣｏシリサイドやＴｉシリサイドを用いても良い。【００５４】
さらに、図４（ｇ）に示すように、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法によって全面にシリコン酸化膜の層間絶縁膜１３を形成した。次に、図４（ｈ）に示すように、この層間絶縁膜１３をＣＭＰ技術によって平坦化し、さらに、層間絶縁膜のエッチバックを行うことでゲート電極材料となるｐｏｌｙ−Ｓｉ４を露出させた。【００５５】
次に、図４（ｉ）に示すように、ｐｏｌｙ−Ｓｉ４をシリサイド化させるため、全面にＮｉ膜（図示していない）を堆積した。この後、熱処理を行うことによりｐｏｌｙ−ＳｉとＮｉを十分に反応させてシリサイド化させた。次に、熱処理においてシリサイド化反応をしなかった余剰のＮｉ膜をウェットエッチング除去することによって、Ｎｉフルシリサイド電極１４を形成した。【００５６】
次に、図４（ｊ）に示すように、圧縮応力膜１５をゲートサイドウォール９とＮｉフルシリサイド電極１４とで形成される凹部および層間絶縁膜１３上に堆積させた。なお、本実施例では、圧縮応力膜１５は圧縮応力を有する絶縁膜で、主として、プラズマ化学気相成長法によって成膜された窒化珪素膜である。この圧縮応力膜１５の材料としては、炭素珪化物、酸素珪化物、窒素珪化物、これらの珪化物（炭素珪化物、酸素珪化物、窒素珪化物）の水素添加物、アルミニウム酸化物、ハフニウム酸化物、タンタル酸化物、ジルコニウム酸化物、珪素酸化物、これらの酸化物（アルミニウム酸化物、ハフニウム酸化物、タンタル酸化物、ジルコニウム酸化物、珪素酸化物）の窒素添加物などが挙げられる。これらの材料を用いることにより、圧縮応力膜はより大きな圧縮応力を有することができる。【００５７】
次に、図４（ｋ）に示すように、層間絶縁膜１３上の圧縮応力膜１５をＣＭＰ技術によって除去する。このようにゲート電極１４上部以外の圧縮応力膜１５を除去可能な理由は、ゲート電極１４と圧縮応力膜１５との境界面５１がゲートサイドウォール９の最上部（半導体基板を基準にして最も高い部分）５２よりも低いためである。最後に、全面に層間絶縁膜３１を積層することによって図２に示す構造を得ることができる。この後、コンタクト孔を開口し、コンタクトプラグを形成した後、その上に必要な配線を形成した。【００５８】
（第２実施例）
図５は、第２実施例によるｎＭＯＳＦＥＴを備えた半導体装置の構成を示す断面図である。この実施例においては、第１実施例とは異なり、ソース／ドレイン領域上に形成されたシリサイド層１２上やサイドウォール９上に、チャネル領域に引張歪みを与えるための、引っ張り応力を有する引張応力膜１６が存在し、ゲート電極１４上には引張応力膜１６が存在しない。すなわち、本実施例の半導体装置の構成は、上記「ｎＭＯＳＦＥＴ」に記載の（２）の構成に相当する。第２実施例のｎＭＯＳＦＥＴでは、ゲート電極１４上に引張応力膜１６が存在する場合に比べてチャネル領域に圧縮歪みが印加されない。従って、チャネル領域を大きく歪ませることが可能で、ｎＭＯＳＦＥＴのチャネル領域における電子移動度を向上させることができる。【００５９】
図６（ａ）〜（ｄ）は第２実施例のｎＭＯＳＦＥＴの製造工程を示した断面図である。なお、ソース／ドレイン拡散層の形成工程までは第１実施例と同様の工程（図４（ａ）〜（ｆ））であるので説明を省略し、次工程（図６（ａ））から説明する。【００６０】
図６（ａ）に示すように、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法によって全面に引張応力を有する引張応力膜１６を形成した。この引張応力膜１６は主として、プラズマ化学気相成長法によって成膜された窒化珪素膜である。【００６１】
さらに、この後、図６（ｂ）に示すように、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法によってシリコン酸化膜の層間絶縁膜１３を形成した。この層間絶縁膜１３をＣＭＰ技術によって図６（ｃ）に示すように平坦化し、さらに、層間絶縁膜のエッチバックを行うことでゲート電極となるｐｏｌｙ−Ｓｉ４を露出させた。【００６２】
次に、図６（ｄ）に示すように、全面にＮｉ膜（図示していない）を堆積させた。この後、熱処理によりｐｏｌｙ−ＳｉとＮｉを十分に反応させてシリサイド化を行った。この後、熱処理においてシリサイド化反応を行わなかった余剰のＮｉ膜をウェットエッチング除去することによって、Ｎｉフルシリサイド電極１４を形成した。最後に、層間絶縁膜３１を積層することによって、図５に示す構造を得ることができた。この後、コンタクト孔を開口し、コンタクトプラグを形成した後、その上に必要な配線を形成した。【００６３】
（第３実施例）
図７は、第３実施例を示す断面図である。本実施例は、第２実施例の１変更例となっており、第２実施例ではゲート電極１４上部及び層間絶縁膜１３上に存在しなかった圧縮応力を有する圧縮応力膜１５がこれらの部位上に追加されている点が第２実施例と異なる。すなわち、本実施例の半導体装置の構成は、上記「ｎＭＯＳＦＥＴ」に記載の（３）の構成に相当する。本実施例では、ゲート電極１４上に圧縮応力を有する圧縮応力膜１５が存在する。また、ゲート電極１４と圧縮応力膜１５との境界面５１がゲートサイドウォール９の最上部５２よりも低いため、圧縮応力膜１５により最終的にチャネル領域に印加される応力の向きは基板を引き伸ばす引張方向となる。従って、第２実施例に比べて更にチャネル領域を大きく歪ませることが可能となり、ｎＭＯＳＦＥＴのチャネル領域における電子移動度を更に向上させることができる。【００６４】
図８は、第３実施例のｎＭＯＳＦＥＴの製造工程を示した断面図である。フルシリサイドゲート電極１４の形成工程までは第２実施例と同様の工程（図４（ａ）〜（ｆ）、図６（ａ）〜（ｄ））であるので説明を省略し、次工程（図８）から説明する。【００６５】
図８に示すように、ゲートサイドウォール９とフルシリサイド電極１４とで形成される凹部及び層間絶縁膜１３上に、圧縮応力膜１５を堆積した。圧縮応力膜１５は圧縮応力を有する絶縁膜で、主として、プラズマ化学気相成長法によって成膜された窒化珪素膜である。最後に、層間絶縁膜３１を積層することにより図７に示す構造を得ることができた。この後、コンタクト孔を開口し、コンタクトプラグを形成した後、その上に必要な配線を形成した。【００６６】
（第４実施例）
図９は、第４実施例を示す断面図である。本実施例は、第３実施例の１変更例となっている。すなわち、本実施例の半導体装置の構成は、上記「ｎＭＯＳＦＥＴ」に記載の（３）の構成に相当する。本実施例と第３実施例の相違点は、圧縮応力膜１５のゲート電極１４直上以外の部分が除去されている点である。第３実施例では、ゲート電極１４直上以外の部分に存在する圧縮応力膜１５はチャネル領域に圧縮歪みを与え、場合によっては引張応力膜１６の効果を減殺する可能性がある。これに対して、本実施例ではゲート電極１４直上以外の圧縮応力膜１５は除去されているため、チャネル領域に圧縮歪みが加わらない。したがって、第３実施例に比べて本実施例のほうがチャネル領域を大きく歪ませることが可能となり、ｎＭＯＳＦＥＴのチャネル領域における電子移動度をより向上させることができる。【００６７】
図１０は、第４実施例のｎＭＯＳＦＥＴの製造工程を示した断面図である。圧縮応力膜１５の形成工程までは第３実施例と同様の工程（図４（ａ）〜（ｆ）、図６（ａ）〜（ｄ）、図８）であるので説明を省略し、次工程（図１０）から説明する。【００６８】
図１０に示すように、層間絶縁膜１３上の圧縮応力膜１５をＣＭＰ技術によって除去した。このようにゲート電極１４上部以外の圧縮応力膜１５を除去可能な理由は、ゲート電極１４と圧縮応力膜１５との境界面５１がゲートサイドウォール９の最上部５２よりも低いためである。最後に、全面に層間絶縁膜３１を積層することにより図９に示す構造を得ることができた。この後、コンタクト孔を開口し、コンタクトプラグを形成した後、その上に必要な配線を形成した。【００６９】
（第５実施例）
図１１は、第５実施例を示す断面図である。本実施例は、第３実施例の１変更例となっている。本実施例と第３実施例との相違点は、層間絶縁膜１３上に存在する膜が応力緩和膜１５ａとされており、応力を有していない点である。すなわち、本実施例の半導体装置の構成は、上記「ｎＭＯＳＦＥＴ」に記載の（３）の構成に相当する。なお、この応力緩和膜１５ａは内部に応力を有さない点で、層間絶縁膜など他の応力を有さない膜と同等のものである。この応力緩和膜１５ａの存在は、後述するように特開２０００−９６６４号公報に記載の方法によって確認することができる。【００７０】
第３実施例では、ゲート電極１４の直上以外の部分に存在する圧縮応力を有する（層間絶縁膜１３上に存在する）圧縮応力膜１５はチャネル領域に圧縮歪みを与えることとなる。これに対して、本実施例ではゲート電極１４直上以外の部分（ゲートサイドウォール及びソース／ドレイン領域上の部分）には、引張応力膜１６と応力緩和膜１５ａしか存在しないためチャネル領域に圧縮歪みが加わらない。したがって、第３実施例に比べて本実施例のほうがチャネル領域を大きく歪ませることが可能となり、ｎＭＯＳＦＥＴのチャネル領域における電子移動度をより向上させることができる。【００７１】
図１２は、第５実施例のｎＭＯＳＦＥＴの製造工程を示した断面図である。圧縮応力膜１５の形成工程までは第３実施例と同様の工程（図４（ａ）〜（ｆ）、図６（ａ）〜（ｄ）、図８）であるので説明を省略し、次工程（図１２）から説明する。【００７２】
図１２に示すように、圧縮応力膜を形成した後、シリコン、ゲルマニウム、アルゴン又はキセノンなどのイオンを用いて圧縮応力膜にイオン注入Ｉｉｍを行った。ここで、イオン注入の注入エネルギーを、イオンの到達深さが層間絶縁膜１３上の圧縮応力膜１５の厚み程度となるように（ゲートサイドウォールで挟まれた部分にまでイオンが到達しないように）調節した。また、イオン注入量を圧縮応力膜１５の応力が十分に緩和する程度までとなるように調節した。【００７３】
このようにイオン注入条件を調節することによって、ゲートサイドウォールで挟まれた部分に圧縮応力膜１５ｂ、また、この圧縮応力膜の上に応力緩和膜１５ａを形成することができる。なお、ゲート電極１４上の圧縮応力膜１５ｂは、ゲートサイドウォール９とフルシリサイド電極１４とで形成される凹部に形成されているため、層間絶縁膜１３上に比べて膜厚が厚くなっている。従って、本実施例のようにイオン注入条件を設定すれば、ゲート電極１４上のゲートサイドウォール９で挟まれた部分の圧縮応力膜１５ｂの圧縮応力を緩和させずに、層間絶縁膜１３上に存在する膜１５ａのみ応力緩和を行うことが可能である。【００７４】
なお、本実施例における応力緩和膜１５ａの存在及びその効果は例えば、特開２０００−９６６４号公報に記載の収束電子回折法を用いることにより確認することが可能である。すなわち、本実施例の試料と、膜１５ａに相当する部分の応力緩和を行なっていない試料とを、収束電子回折法により測定する。そして、Ｓｉ結晶格子の歪み量を比較することで、本実施例における実試料での効果を確認することができる。【００７５】
最後に、全面に層間絶縁膜３１を積層することによって、図１１に示す構造を得ることができた。この後、コンタクト孔を開口し、コンタクトプラグを形成した後、その上に必要な配線を形成した。【００７６】
（第６実施例）
図１３は、第６実施例によるｐＭＯＳＦＥＴの構成を示す断面図である。このｐＭＯＳＦＥＴでは、シリコン基板１の素子分離領域２により分離された領域上には、ゲート絶縁膜３を介して形成されたゲート電極１４を有し、このゲート電極１４は金属シリサイド層から構成されている。また、ゲート電極１４の両サイドにはゲートサイドウォール９が形成されており、基板１のゲート電極１４を挟んだ両側の表面領域内にはソース・ドレイン領域を構成するｐ型不純物層１７が形成されている。このｐ型不純物層１７上にはシリサイド層１２が形成されており、これらの構成要素からｐチャネル型電界効果トランジスタが構成されている。更に、本実施例では、ゲート電極１４上部に引張応力を有する引張応力膜１８が形成されている。すなわち、本実施例の半導体装置の構成は、上記「ｐＭＯＳＦＥＴ」に記載の（Ａ）の構成に相当する。また、シリコン基板１上は全面的に層間絶縁膜１３、３１により被覆されている。【００７７】
この引張応力膜１８の材料としては、炭素珪化物、酸素珪化物、窒素珪化物、これらの珪化物（炭素珪化物、酸素珪化物、窒素珪化物）の水素添加物、アルミニウム酸化物、ハフニウム酸化物、タンタル酸化物、ジルコニウム酸化物、珪素酸化物、これらの酸化物（アルミニウム酸化物、ハフニウム酸化物、タンタル酸化物、ジルコニウム酸化物、珪素酸化物）の窒素添加物などが挙げられる。これらの材料を用いることにより、引張応力膜は大きな引張応力を有することができる。【００７８】
次に、本実施例における効果について、以下に説明する。第６実施例は、第１実施例と引張応力膜１８の応力の向きが逆なだけであり、効果の大きさ・程度は第１実施例と同じとなっている。すなわち、引張応力を有する引張応力膜１８がチャネル領域に圧縮歪みを与えるため、ｐＭＯＳＦＥＴのチャネル領域におけるホール移動度が大きく向上する。なお、本実施例における実試料での効果は、第１実施例と同様に、例えば、特開２０００−９６６４号公報に記載の方法によって確認することができる。【００７９】
次に、第６実施例のｐＭＯＳＦＥＴを備えた半導体装置の製造方法について説明する。本実施例の製造方法は、第１実施例とＭＯＳＦＥＴの極性が異なるだけであるため、詳細な製造手順は省略する。なお、引張応力膜１８は引張応力を有する絶縁膜で、主として、熱化学気相成長法または原子層堆積法によって成膜された窒化珪素膜である。この引張応力膜１８の材料としては、第２実施例において、引張応力膜１６を形成するのに採用可能であるとして挙げられたものを適宜、用いることができる。【００８０】
（第７実施例）
図１４は、第７実施例によるｐＭＯＳＦＥＴの構成を示す断面図である。この実施例においては第６実施例とは異なり、ソース／ドレイン領域上に形成されたシリサイド層１２上やゲートサイドウォール９上に、チャネル領域に圧縮歪みを与えるための圧縮応力膜１９が存在し、ゲート電極１４上には圧縮応力膜１９が存在しない。すなわち、本実施例の半導体装置の構成は、上記「ｐＭＯＳＦＥＴ」に記載の（Ｂ）の構成に相当する。【００８１】
本実施例では、ゲート電極１４上に圧縮応力膜１９が存在する場合に比べて、チャネル領域に引張歪みが印加されない。従って、チャネル領域を大きく歪ませることが可能となり、ｐＭＯＳＦＥＴのチャネル領域における正孔移動度を向上させることができる。【００８２】
次に、第７実施例のｐＭＯＳＦＥＴを備えた半導体装置の製造方法について説明する。本実施例は、第２実施例とＭＯＳＦＥＴの極性が異なるだけであるため、詳細な製造手順は省略する。第７実施例では、圧縮応力膜１９は圧縮応力を有する絶縁膜で、主として、熱化学気相成長法または原子層堆積法によって成膜された窒化珪素膜である。圧縮応力膜１９の材料としては、第１実施例において、圧縮応力膜１５を形成するのに採用可能であるとして挙げられたものを適宜、用いることができる。【００８３】
（第８実施例）
図１５は、第８実施例を示す断面図である。本実施例は、第７実施例の１変更例となっている。本実施例では、ゲート電極１４上及び層間絶縁膜１３上に、第７実施例では存在しなかった引張応力を有する引張応力膜１８が追加されている。すなわち、本実施例の半導体装置の構成は、上記「ｐＭＯＳＦＥＴ」に記載の（Ｃ）の構成に相当する。【００８４】
本実施例では、ゲート電極１４上に引張応力を有する引張応力膜１８が存在するため、第７実施例に比べてチャネル領域を大きく歪ませることが可能となる。この結果、ｐＭＯＳＦＥＴのチャネル領域における正孔移動度をより向上させることができる。【００８５】
次に、第８実施例のｐＭＯＳＦＥＴを備えた半導体装置の製造方法について説明する。本実施例は、第３実施例とＭＯＳＦＥＴの極性が異なるだけであるため、詳細な製造手順は省略する。なお、引張応力膜１８は引張応力を有する絶縁膜で、主として、熱化学気相成長法または原子層堆積法によって成膜された窒化珪素膜である。引張応力膜１８の材料としては、第２実施例において、引張応力膜１６を形成するのに採用可能であるとして挙げられたものを適宜、用いることができる。【００８６】
（第９実施例）
図１６は、第９実施例を示す断面図である。本実施例は、第８実施例の１変更例となっている。すなわち、本実施例の半導体装置の構成は、上記「ｐＭＯＳＦＥＴ」に記載の（Ｃ）の構成に相当する。本実施例と第８実施例との相違点は、引張応力膜１８のゲート電極１４直上以外の部分が除去されている点である。実施例８では、ゲート電極１４直上以外の部分に存在する引張応力を有する引張応力膜１８はチャネル領域に引張歪みを与え、場合によっては圧縮応力膜１９の効果を減殺する可能性がある。これに対して本実施例ではゲート電極１４直上以外の引張応力膜１８は除去されているため、チャネル領域に引張歪みが加わらない。したがって、第８実施例に比べて本実施例のほうがチャネル領域を大きく歪ませることが可能となり、ｐＭＯＳＦＥＴのチャネル領域における正孔移動度を更に向上させることができる。【００８７】
次に、第９実施例のｐＭＯＳＦＥＴを備えた半導体装置の製造方法について説明する。本実施例は、第４実施例とＭＯＳＦＥＴの極性が異なるだけなので、詳細な製造手順は省略する。引張応力膜１８は引張応力を有する絶縁膜で、主として、熱化学気相成長法または原子層堆積法によって成膜された窒化珪素膜である。引張応力膜１８の材料としては、第２実施例において、引張応力膜１６を形成するのに採用可能であるとして挙げられたものを適宜、用いることができる。【００８８】
（第１０実施例）
図１７は、第１０実施例を示す断面図である。本実施例は、第８実施例の１変更例となっている。本実施例と第８実施例との相違点は、層間絶縁膜１３上に存在する膜が応力緩和膜１８ａとされており、応力を有していない点である。すなわち、本実施例の半導体装置の構成は、上記「ｐＭＯＳＦＥＴ」に記載の（Ｃ）の構成に相当する。【００８９】
第８実施例では、ゲート電極１４の直上以外の部分に存在する引張応力を有する引張応力膜１８はチャネル領域に引張歪みを与えることとなっている。これに対して、本実施例ではゲート電極１４直上以外の部分（ゲートサイドウォール及びソース／ドレイン領域上の部分）には、圧縮応力膜１９と応力緩和膜１８ａしか存在しない。このため、チャネル領域に引張歪みが加わらない。したがって、第８実施例に比べて本実施例のほうがチャネル領域を大きく歪ませることが可能となり、ｐＭＯＳＦＥＴのチャネル領域におけるホール移動度をより向上させることができる。【００９０】
次に、第１０実施例のｐＭＯＳＦＥＴを備えた半導体装置の製造方法について説明する。本実施例は第５実施例とＭＯＳＦＥＴの極性が異なるだけであるため、詳細な製造手順は省略する。なお、引張応力膜１８ｂは引張応力を有する絶縁膜で、主として、熱化学気相成長法または原子層堆積法によって成膜された窒化珪素膜である。【００９１】
（第１１実施例）
図１８は、第１１実施例による、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴを備えたＣＭＯＳＦＥＴの構成を示す断面図である。図１８に示すように、このｎＭＯＳＦＥＴは、シリコン基板１の素子分離領域２により分離された領域上に、ゲート絶縁膜３を介して形成されたゲート電極１４を有し、このゲート電極１４は金属シリサイド層から構成されている。また、ゲート電極１４の両サイドにはゲートサイドウォール９が形成されており、基板１のゲート電極１４を挟んだ両側の表面領域内にはソース・ドレイン領域を構成するｎ型不純物層１０が形成されている。このｎ型不純物層１０上にはシリサイド層１２が形成されており、これらの構成要素からｎチャネル型電界効果トランジスタ２０が構成されている。【００９２】
同様にして、ｐＭＯＳＦＥＴでは、シリコン基板１の素子分離領域２により分離された領域上に、ゲート絶縁膜３を介して形成されたゲート電極１４を有し、このゲート電極１４は金属シリサイド層から構成されている。また、ゲート電極１４の両サイドにはゲートサイドウォール９が形成されており、基板１のゲート電極１４を挟んだ両側の表面領域内にはソース・ドレイン領域を構成するｐ型不純物層１７が形成されている。このｐ型不純物層１７上にはシリサイド層１２が形成されており、これらの構成要素からｐチャネル型電界効果トランジスタ３０が構成されている。【００９３】
また、本実施例では、ｎＭＯＳＦＥＴのゲート電極１４上部に圧縮応力を有する圧縮応力膜１５が形成され、ｐＭＯＳＦＥＴのゲート電極１４上部に引張応力を有する引張応力膜１８が形成されている。すなわち、本実施例の半導体装置の構成は、上記「ｎＭＯＳＦＥＴ」に記載の（１）と、上記「ｐＭＯＳＦＥＴ」に記載の（Ａ）の構成に相当する。また、シリコン基板１上は全面的に層間絶縁膜１３、３１により被覆されている。【００９４】
次に、本実施例における効果について説明する。ｎＭＯＳＦＥＴでは、第１実施例と同様、ゲート電極上部の圧縮応力を有する圧縮応力膜１５がチャネル領域に引張応力を与えるため、チャネル領域が引張方向に歪み、電子移動度を向上させることができる。また、ｐＭＯＳＦＥＴでは、第６実施例と同様、ゲート電極上部の引張応力を有する引張応力膜１８がチャネル領域に圧縮応力を与えるため、チャネル領域が圧縮方向に歪み、ホール移動度を向上させることができる。本実施例では、これらの相乗効果によってＣＭＯＳＦＥＴ全体として優れた移動特性を有することができる。【００９５】
次に、第１１実施例のＣＭＯＳＦＥＴを備えた半導体装置の製造方法について説明する。図１９〜２２は、第１１実施例のＣＭＯＳＦＥＴを備えた半導体装置の製造工程を示した断面図である。【００９６】
まず、シリコン基板１の表面領域にＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）技術を用いて素子分離領域２を形成した。続いて、素子分離されたシリコン基板の表面にゲート絶縁膜３を形成した。このゲート絶縁膜３としては例えば、窒素、ハフニウム、アルミニウム、チタン、ジルコニウム若しくはタンタルなどを含有する高誘電率絶縁膜、酸化珪素膜又はこれらの積層構造とすることができる。【００９７】
次に、図１９（ａ）に示すように、ゲート絶縁膜３上に厚さ８０ｎｍのｐｏｌｙ−Ｓｉ膜４を形成した。なお、このｐｏｌｙ−Ｓｉ膜４には必要に応じて不純物元素をイオン注入しても良い。その後、図１９（ｂ）に示すように、厚さ１０ｎｍのシリコン酸化膜５、厚さ１００ｎｍのｐｏｌｙ−Ｓｉ膜６及び厚さ５０ｎｍのシリコン酸化膜７からなる積層膜を形成した。この後、図１９（ｃ）に示すように、この積層膜をリソグラフィー技術及びＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）技術を用いてゲート電極の形状に加工した。【００９８】
次に、引き続いてゲート電極をマスクとして各ゲート電極の両側にそれぞれｎ型不純物、ｐ型不純物のイオン注入を行い、エクステンション拡散層領域８を自己整合的に形成した。更に、図１９（ｄ）に示すように、シリコン窒化膜とシリコン酸化膜を順次堆積し、その後、エッチバックすることによって、各ゲート電極の両側面にゲートサイドウォール９を形成した。この状態で再度、各ゲート電極及びゲートサイドウォールの両側にそれぞれｎ型不純物、ｐ型不純物のイオン注入を行い、活性化アニールを経てｎ型不純物拡散層１０、ｐ型不純物拡散層１７を形成した。【００９９】
次に、図２０（ａ）に示すように、スパッタにより金属膜１１を全面に堆積し、ゲート電極、ゲートサイドウォール及びＳＴＩをマスクとしてサリサイド技術によりソース・ドレイン拡散層上のみに厚さ約４０ｎｍのシリサイド層１２を形成した（図２０（ｂ））。このシリサイド層１２としては、コンタクト抵抗を最も低くすることができるＮｉモノシリサイド（ＮｉＳｉ）とした。なお、シリサイド層１２としては、Ｎｉシリサイドの代わりにＣｏシリサイドやＴｉシリサイドを用いても良い。【０１００】
さらに、図２０（ｃ）に示すように、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法によってシリコン酸化膜の層間絶縁膜１３を形成した。次に、図２０（ｄ）に示すように、この層間絶縁膜１３をＣＭＰ技術によって平坦化した。この後、層間絶縁膜のエッチバックを行うことでｐｏｌｙ−Ｓｉ４を露出させた。【０１０１】
次に、図２１（ａ）に示すように、Ｎｉ膜（図示していない）を堆積させた。この後、熱処理を行うことによりｐｏｌｙ−ＳｉとＮｉを十分に反応させてシリサイド化を行った。この後、熱処理によりシリサイド化反応を行わなかった余剰のＮｉ膜をウェットエッチング除去することによって、Ｎｉフルシリサイド電極１４を形成した。【０１０２】
次に、図２１（ｂ）に示すように、ゲートサイドウォール９とＮｉフルシリサイド電極１４とで形成される凹部及び層間絶縁膜１３上に、圧縮応力膜１５を堆積させた。この圧縮応力膜１５は圧縮応力を有する絶縁膜で、主としてプラズマ化学気相成長法によって成膜された窒化珪素膜である。圧縮応力膜１５の材料としては、炭素珪化物、酸素珪化物、窒素珪化物、これらの珪化物（炭素珪化物、酸素珪化物、窒素珪化物）の水素添加物、アルミニウム酸化物、ハフニウム酸化物、タンタル酸化物、ジルコニウム酸化物、珪素酸化物、これらの酸化物（アルミニウム酸化物、ハフニウム酸化物、タンタル酸化物、ジルコニウム酸化物、珪素酸化物）の窒素添加物などを挙げることができる。【０１０３】
次に、図２１（ｃ）に示すように、公知のフォトリソグラフィ技術を用いて圧縮応力膜１５のエッチングマスクとなるレジスト膜４１を形成した。次に、ドライエッチングにより、ｐチャネル型電界効果トランジスタ３０上に堆積された圧縮応力膜１５を除去し、図２２（ａ）に示す構造を得た。【０１０４】
次に、レジスト膜４１を除去し、図２２（ｂ）に示すように、引張応力を有する引張応力膜１８を成膜した。ここで、引張応力膜１８は引張応力を有する絶縁膜で、主として熱化学気相成長法又は原子層堆積法によって成膜された窒化珪素膜である。引張応力膜１８の材料としては、第６実施例において引張応力膜１８を形成するのに採用可能であるとして挙げられたものを適宜、用いることができる。【０１０５】
次に、図２２（ｃ）に示すように、ＣＭＰ技術によって層間絶縁膜１３上の圧縮応力膜１５及び引張応力膜１８を除去した。最後に、層間絶縁膜３１を積層することによって図１８に示す構造を得ることができた。この後、コンタクト孔を開口し、コンタクトプラグを形成した後、その上に必要な配線を形成した。【０１０６】
なお、本実施例の上記製造方法の説明では、圧縮応力膜１５を堆積させた後、引張応力膜１８を堆積させることとしたが、これらの膜の成膜順序を入れ替えて、引張応力膜１８を堆積させた後、圧縮応力膜１５を堆積させるといった変更が可能であることは自明である。【０１０７】
（第１２実施例）
図２３は、第１２実施例によるＣＭＯＳＦＥＴを備えた半導体装置の構成を示す断面図である。この実施例では、第１１実施例とは逆に、ｎチャネル型電界効果トランジスタ２０のシリサイド層１２及びサイドウォール９上に引張応力を有する引張応力膜１６、ｐチャネル型電界効果トランジスタ３０のシリサイド層１２及びゲートサイドウォール９上に圧縮応力を有する圧縮応力膜１９が存在する。また、両電界効果トランジスタ２０及び３０のゲート電極１４上には膜１６及び１９が存在しない。すなわち、本実施例の半導体装置の構成は、上記「ｎＭＯＳＦＥＴ」に記載の（２）と、上記「ｐＭＯＳＦＥＴ」に記載の（Ｂ）の構成に相当する。【０１０８】
この第１２実施例では、ｎチャネル型電界効果トランジスタ２０のゲート電極１４上に引張応力膜１６が存在する場合に比べてチャネル領域に圧縮歪みが印加されない。従って、チャネル領域を大きく歪ませることが可能となり、ｎＭＯＳＦＥＴのチャネル領域における電子移動度をより向上させることができる。【０１０９】
また、ｐチャネル型電界効果トランジスタのゲート電極１４上に圧縮応力膜１９が存在する場合に比べてチャネル領域に引張歪みが印加されない。従って、チャネル領域を大きく歪ませることが可能で、ｐＭＯＳＦＥＴのチャネル領域における正孔移動度をより向上させることができる。【０１１０】
図２４〜２６は、第１２実施例のＣＭＯＳＦＥＴを備えた半導体装置の製造工程を示した断面図である。ソース／ドレイン拡散層の製造工程までは第１１実施例と同様の工程（図１９（ａ）〜（ｄ）、図２０（ａ）〜（ｄ））であるので説明を省略し、次工程（図２４）から説明する。【０１１１】
まず、図２４（ａ）に示すように、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法によって全面に引張応力を有する引張応力膜１６を形成した。この引張応力膜１６は主として、プラズマ化学気相成長法によって成膜された窒化珪素膜である。【０１１２】
次に、図２４（ｂ）に示すように、公知のフォトリソグラフィ技術を用いて引張応力膜１６のエッチングマスクとなるレジスト膜４３を形成した。次に、ドライエッチングにより、ｐチャネル型電界効果トランジスタ３０上に存在する引張応力膜１６を除去した。【０１１３】
次に、レジスト膜４３を除去し（図２４（ｃ））、圧縮応力を有する圧縮応力膜１９を成膜した（図２５（ａ））。ここで、この圧縮応力膜１９は、圧縮応力を有する絶縁膜で、主として、熱化学気相成長法または原子層堆積法によって成膜された窒化珪素膜である。圧縮応力膜１９の材料としては、第１実施例において圧縮応力膜１５を形成するのに採用可能であるとして挙げられたものを適宜、用いることができる。【０１１４】
次に、公知のフォトリソグラフィ技術を用いて、ｐチャネル型電界効果トランジスタ３０上を覆うように圧縮応力膜１９のエッチングマスクとなるレジスト膜４４を形成した（図２５（ｂ））。そして、次にドライエッチングによりｎチャネル型電界効果トランジスタ２０上に存在する圧縮応力膜１９を除去した。引き続いて、レジスト膜４４を除去することで図２５（ｃ）に示す構造を得ることができた。【０１１５】
さらに、図２６（ａ）に示すように、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法によって、シリコン酸化膜の層間絶縁膜１３を形成した。次に、図２６（ｂ）に示すように、ＣＭＰ技術によってこの層間絶縁膜１３を平坦化し、更に層間絶縁膜のエッチバックを行うことでゲート電極のｐｏｌｙ−Ｓｉ４を露出させた。【０１１６】
次に、図２６（ｃ）に示すように、全面にＮｉ膜（図示していない）を堆積させた。この後、熱処理を行うことによりｐｏｌｙ−ＳｉとＮｉを十分に反応させてシリサイド化を行った。この熱処理においてシリサイド化反応を行わなかった余剰のＮｉ膜をウェットエッチング除去することによって、Ｎｉフルシリサイド電極１４を形成した。最後に、層間絶縁膜３１を積層させて図２３に示す構造を得た。この後、コンタクト孔を開口し、コンタクトプラグを形成した後、その上に必要な配線を形成した。【０１１７】
（第１３実施例）
図２７は、第１３実施例を示す断面図である。本実施例は、第１２実施例の１変更例となっている。本実施例では、ｎＭＯＳＦＥＴ領域２０のゲート電極１４上及び層間絶縁膜１３上に第１２実施例では存在しなかった圧縮応力を有する圧縮応力膜１５が存在している。すなわち、本実施例の半導体装置の構成は、上記「ｎＭＯＳＦＥＴ」に記載の（３）と、上記「ｐＭＯＳＦＥＴ」に記載の（Ｃ）の構成に相当する。このため、本実施例では、第１２実施例と比べてチャネル領域を大きく歪ませることが可能となり、ｎＭＯＳＦＥＴのチャネル領域における電子移動度をより向上させることができる。【０１１８】
また、ｐＭＯＳＦＥＴ領域３０のゲート電極１４上及び層間絶縁膜１３上に第１２実施例では存在しなかった引張応力を有する引張応力膜１８が存在している。このため、本実施例では、第１２実施例と比べてチャネル領域を大きく歪ませることが可能となり、ｐＭＯＳＦＥＴのチャネル領域における正孔移動度をより向上させることができる。【０１１９】
図２８、図２９は、第１３実施例のＣＭＯＳＦＥＴを備えた半導体装置の製造工程を示した断面図である。フルシリサイドゲート電極１４の形成工程までは第１２実施例と同様の工程（図１９（ａ）〜（ｄ）、図２０（ａ）〜（ｄ）、図２４（ａ）〜（ｃ）、図２５（ａ）〜（ｃ）、図２６（ａ）〜（ｃ））であるので説明を省略し、次工程（図２８）から説明する。【０１２０】
図２８（ａ）に示すように、全面に圧縮応力膜１５を堆積した。この圧縮応力膜１５は圧縮応力を有する絶縁膜で、主として、プラズマ化学気相成長法によって成膜された窒化珪素膜である。次に、図２８（ｂ）に示すように、公知のフォトリソグラフィ技術を用いて圧縮応力膜１５のエッチングマスクとなるレジスト膜４３を形成した。【０１２１】
次に、ドライエッチングによりｐチャネル型電界効果トランジスタ３０上に存在する圧縮応力膜１５を除去し、図２８（ｃ）に示す構造を得た。次に、図２９（ａ）に示すように、レジスト膜４３を除去し、引張応力膜１８を成膜した。ここで、引張応力膜１８は、引張応力を有する絶縁膜で、主として、熱化学気相成長法または原子層堆積法によって成膜された窒化珪素膜である。引張応力膜１８の材料としては、第６実施例において、引張応力膜１８を形成するのに採用可能であるとして挙げられたものを適宜、用いることができる。【０１２２】
次に、公知のフォトリソグラフィ技術を用いて引張応力膜１８のエッチングマスクとなるレジスト膜４４を、ｐチャネル型電界効果トランジスタ３０上を覆うように形成した（図２９（ｂ））。次に、ドライエッチングによりｎチャネル型電界効果トランジスタ２０上に存在する引張応力膜１８を除去した。引き続いてレジスト膜４４を除去することで図２９（ｃ）に示す構造を得た。最後に、層間絶縁膜３１を積層することによって、図２７に示す構造を得ることができた。この後、コンタクト孔を開口し、コンタクトプラグを形成した後、その上に必要な配線を形成した。【０１２３】
（第１４実施例）
図１は、第１４実施例を示す断面図である。本実施例は、第１３実施例の１変更例となっている。本実施例と第１３実施例との相違点は、圧縮応力膜１５及び引張応力膜１８のゲート電極１４の直上以外の部分が除去されている点である。すなわち、本実施例の半導体装置の構成は、上記「ｎＭＯＳＦＥＴ」に記載の（３）と、上記「ｐＭＯＳＦＥＴ」に記載の（Ｃ）の構成に相当する。【０１２４】
第１３実施例では、ｎチャネル型電界効果トランジスタ２０のゲート電極１４直上以外の部分に存在する圧縮応力膜１５はチャネル領域に圧縮歪みを与え、場合によっては引張応力膜１６の効果を減殺する可能性がある。これに対して、本実施例ではゲート電極１４の直上以外の部分では圧縮応力膜１５が除去されているため、チャネル領域に圧縮歪みが加わらないようになっている。したがって、第１３実施例に比べて本実施例ではチャネル領域を大きく歪ませることが可能となり、ｎＭＯＳＦＥＴのチャネル領域における電子移動度をより向上させることができる。【０１２５】
また、第１３実施例では、ｐチャネル型電界効果トランジスタ３０のゲート電極１４直上以外の部分に存在する引張応力膜１８はチャネル領域に引張歪みを与え、場合によっては圧縮応力膜１９の効果を減殺する可能性がある。これに対して、本実施例ではゲート電極１４の直上以外の部分の引張応力膜１８が除去されているため、チャネル領域に引張歪みが加わらないようになっている。したがって、第１３実施例に比べて本実施例のほうがチャネル領域を大きく歪ませることが可能となり、ｐＭＯＳＦＥＴのチャネル領域における正孔移動度をより向上させることができる。【０１２６】
図３０は、第１４実施例のＣＭＯＳＦＥＴを備えた半導体装置の製造工程を示した断面図である。引張応力膜１８の形成工程までは第３実施例と同様の工程（図１９（ａ）〜（ｄ）、図２０（ａ）〜（ｄ）、図２４（ａ）〜（ｃ）、図２５（ａ）〜（ｃ）、図２６（ａ）〜（ｃ）、図２８（ａ）〜（ｃ）、図２９（ａ）〜（ｃ））であるので説明を省略し、次工程（図３０）から説明する。【０１２７】
図３０に示すように、ＣＭＰ技術によって、層間絶縁膜１３上の圧縮応力膜１５及び引張応力膜１８を除去した。最後に、層間絶縁膜３１を積層し、図１に示す構造を得た。この後、コンタクト孔を開口し、コンタクトプラグを形成した後、その上に必要な配線を形成した。【０１２８】
（第１５実施例）
図３１は、第１５実施例を示す断面図である。本実施例は、第１３実施例の１変更例となっている。本実施例と第１３実施例との相違点は、層間絶縁膜１３上に存在する膜がそれぞれ応力緩和膜１８ａ、応力緩和膜１５ａとされており、応力緩和膜１５ａ及び１８ａが応力を有していない点である。すなわち、本実施例の半導体装置の構成は、上記「ｎＭＯＳＦＥＴ」に記載の（３）と、上記「ｐＭＯＳＦＥＴ」に記載の（Ｃ）の構成に相当する。【０１２９】
第１３実施例では、ｎチャネル型電界効果トランジスタ２０上のゲート電極１４直上以外の部分に存在する圧縮応力を有する圧縮応力膜１５はチャネル領域に圧縮歪みを与えることとなり、場合によっては引張応力膜１６の効果を減殺する可能性がある。これに対して、この変更例によれば応力緩和膜１５ａの応力は緩和されているためチャネル領域に圧縮歪みが加わらない。【０１３０】
また、第１３実施例では、ｐチャネル型電界効果トランジスタ３０のゲート電極１４直上以外の部分に存在する引張応力を有する引張応力膜１８はチャネル領域に引張歪みを与えることとなり、場合によっては圧縮応力膜１９の効果を減殺する可能性がある。これに対して、この変更例ではゲート電極１４の直上以外の部分に存在する応力緩和膜１８ａの応力が緩和されているため、チャネル領域に引張歪みが加わらない。【０１３１】
したがって、第１３実施例に比べて本実施例のほうが、ｎＭＯＳＦＥＴ２０及びｐＭＯＳＦＥＴ３０のチャネル領域を大きく歪ませることが可能となる。この結果、ｎＭＯＳＦＥＴのチャネル領域における電子移動度及びｐＭＯＳＦＥＴのチャネル領域におけるホール移動度をより向上させることができる。【０１３２】
図３２は、本発明の第１５実施例のＣＭＯＳＦＥＴを備えた半導体装置の製造工程を示した断面図である。圧縮応力膜１５及び引張応力膜１８の形成工程までは第１３実施例と同様の工程（図１９（ａ）〜（ｄ）、図２０（ａ）〜（ｄ）、図２４（ａ）〜（ｃ）、図２５（ａ）〜（ｃ）、図２６（ａ）〜（ｃ）、図２８（ａ）〜（ｃ）、図２９（ａ）〜（ｃ））であるので説明を省略し、次工程（図３２）から説明する。【０１３３】
上記工程の後、図３２に示すように、シリコン、ゲルマニウム、アルゴン又はキセノンなどのイオンを用いて圧縮応力膜１５及び引張応力膜１８にイオン注入を行った。ここで、このイオン注入のエネルギーは、イオンの到達深さが層間絶縁膜１３上の圧縮応力膜１５及び引張応力膜１８の厚み程度となるようにした。また、イオン注入量は圧縮応力膜１５及び引張応力膜１８の応力が十分に緩和する程度までとした。【０１３４】
ここで、ゲート電極１４上部の圧縮応力膜１５及び引張応力膜１８は、ゲートサイドウォール９とＮｉフルシリサイド電極１４とで形成される凹部に形成されている。このため、層間絶縁膜１３上に比べて膜厚が厚くなっている。従って、本実施例のようにイオン注入条件を設定することによって、ゲート電極１４の直上に存在する圧縮応力膜１５及び引張応力膜１８の応力は緩和させずに、層間絶縁膜１３上の圧縮応力膜１５及び引張応力膜１８のみ応力緩和を行うことが可能となる。最後に、全面に層間絶縁膜３１を積層することによって、図３２に示す構造を得ることができた。この後、コンタクト孔を開口し、コンタクトプラグを形成した後、その上に必要な配線を形成した。【０１３５】
なお、第１１〜１５実施例では、ｎＭＯＳＦＥＴが（１）の構成、ｐＭＯＳＦＥＴが（Ａ）の構成をとる半導体装置、ｎＭＯＳＦＥＴが（２）の構成、ｐＭＯＳＦＥＴが（Ｂ）の構成をとる半導体装置、又はｎＭＯＳＦＥＴが（３）の構成、ｐＭＯＳＦＥＴが（Ｃ）の構成をとる半導体装置を説明した。しかし、本発明の半導体装置はこれに限定されるわけではない。すなわち、本発明の半導体装置がｎＭＯＳＦＥＴとｐＭＯＳＦＥＴを有する場合、ｎＭＯＳＦＥＴは（１）〜（３）の何れの構成をとっても良く、ｐＭＯＳＦＥＴは（Ａ）〜（Ｃ）の何れの構成をとっても良い。【０１３６】
以上、本発明の実施例を説明したが、ｎチャネル型ＭＯＳＦＥＴを作製する場合、半導体基板として面方位が（１００）のシリコン半導体基板を用い、かつゲート長方向が＜１００＞となるようにすることが好ましい。このような構成をとることによって単位応力に対する電子移動度の向上率が向上するため、同じ大きさの応力印加膜を用いた場合であっても、より高い駆動電流を実現できる。【０１３７】
また、ｐチャネル型ＭＯＳＦＥＴを作製する場合、半導体基板として面方位が（１００）のシリコン半導体基板を用い、かつゲート長方向が＜１１０＞となるように構成することが好ましい。このような構成をとることによって単位応力に対するホール移動度の向上率が向上するため、同じ大きさの応力印加膜を用いた場合であっても、より高いトランジスタ性能の向上を実現できる。【０１３８】
以上、実施例を参照して本発明を説明したが、本発明は上記実施例に限定されるものではない。本発明の構成や詳細には、本発明の技術的範囲内で当業者が理解し得る様々な変更をすることができる。【０１３９】
この出願は、２００７年２月７日に出願された日本出願の特願２００７−０２７８８２を基礎とする優先権を主張し、その開示範囲の全てをここに取り込む。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【国際調査報告】
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