(57)【特許請求の範囲】
【請求項１】
回路であって、
入力ドレイン、ソースおよびゲートノードと、
ソース、ドレインおよびゲートを有するＩＩＩ属窒素化合物デプレッションモードＦＥＴであって、前記デプレッションモードＦＥＴの前記ゲートが、前記デプレッションモードＦＥＴをそのオン状態に維持する電位に連結される、ＦＥＴと、
ソース、ドレインおよびゲートを有するエンハンスメントモードＦＥＴであって、前記デプレッションモードＦＥＴの前記ソースが、前記エンハンスメントモードＦＥＴの前記ドレインに直列に連結されるＦＥＴと、を備え、そして、
前記デプレッションモードＦＥＴの前記ドレインが前記入力ドレインノードとして機能し、前記エンハンスメントモードＦＥＴの前記ソースが前記入力ソースノードとして機能し、および、前記エンハンスメントモードＦＥＴの前記ゲートが前記入力ゲートノードとして機能し、
前記ＩＩＩ属窒素化合物デプレッションモードＦＥＴが、
基板と、
前記基板の上に配設される第１の活性層と、
前記第１の活性層上に配設される第２の活性層であって、二次元の電子ガス層が前記第１の活性層と前記第２の活性層との間に生じるように、前記第１の活性層より大きいバンドギャップを有する第２の活性層と、
前記第２の活性層上に配設されるフラッシュ層と、
前記フラッシュ層上に配設されるソース、ゲートおよびドレインコンタクトと、を備え  前記デプレッションモードＦＥＴが、約１００Ｖより大きい電圧定格を有する高電圧ＦＥＴであり、
前記エンハンスメントモードＦＥＴはシリコンベース又はＧａＡｓベースのデバイスであって、広バンドギャップの半導体デバイスではない、
ことを特徴とする回路。
【請求項２】
請求項１の回路であって、前記ＩＩＩ属窒素化合物が、ＧａＮを含む、ことを特徴とする回路。
【請求項３】
請求項１の回路であって、前記第１の活性層がＧａＮを備え、および、前記第２の活性層がＩＩＩ属窒素化合物半導体材料を備える、ことを特徴とする回路。
【請求項４】
請求項３に記載の回路であって、前記第２の活性層が、ＡｌxＧａ1-xＮを備え、０＜Ｘ＜１である、ことを特徴とする回路。
【請求項５】
請求項３に記載の回路であって、前記第２の活性層が、ＡｌＧａＮ、ＡｌＩｎＮおよびＡｌＩｎＧａＮからなる群から選ばれる、ことを特徴とする回路。
【請求項６】
請求項１に記載の回路であって、さらに、前記基板と前記第１の活性層との間に配設される核形成層を備える回路。
【請求項７】
請求項１に記載の回路であって、前記フラッシュ層が金属Ａｌを備える、ことを特徴とする回路。
【請求項８】
請求項１に記載の回路であって、前記フラッシュ層が金属Ｇａを備える、ことを特徴とする回路。
【請求項９】
請求項１に記載の回路であって、前記フラッシュ層が、自然酸化物層を形成するアニールされたフラッシュ層である、ことを特徴とする回路。
【請求項１０】
請求項１に記載の回路であって、前記第２の活性層および前記フラッシュ層が、その中に形成される第１および第２の凹部を含み、および、前記ソースおよびドレインコンタクトがそれぞれ、前記第１および第２の凹部内に配設される、ことを特徴とする回路。
【請求項１１】
請求項１に記載の回路であって、前記ＩＩＩ属窒素化合物デプレッションモードＦＥＴが、前記第２の活性層上に形成されるＡｌＮ層を備えることを特徴とする回路。
【請求項１２】
請求項１の回路であって、
前記第２の活性層がその中に形成される第１および第２の凹部を含み、
前記ソースおよびドレインコンタクトが、前記第１および第２の凹部内にそれぞれ配設されている、
ことを特徴とする回路。
【請求項１３】
回路であって、
入力ドレイン、ソースおよびゲートノードと、
ＩＩＩ属窒素化合物デプレッションモードＦＥＴと、
前記デプレッションモードＦＥＴと直列に配置されるエンハンスメントモードＦＥＴと、を備え、そして、
前記デプレッションモードＦＥＴの第１の端子が前記入力ドレインノードとして機能し、および、前記エンハンスメントモードＦＥＴの第２のおよび第３の端子がそれぞれ、前記ソースおよびゲートノードとして機能し、
前記ＩＩＩ属窒素化合物デプレッションモードＦＥＴが、
基板と、
前記基板の上に配設される第１の活性層と、
前記第１の活性層上に配設される第２の活性層であって、二次元の電子ガス層が前記第１の活性層と前記第２の活性層との間に生じるように、前記第１の活性層より大きいバンドギャップを有する第２の活性層と、
前記第２の活性層上に配設されるフラッシュ層と、
前記フラッシュ層上に配設されるソース、ゲートおよびドレインコンタクトと、を備え  前記デプレッションモードＦＥＴが、約１００Ｖより大きい電圧定格を有する高電圧ＦＥＴであり、
前記エンハンスメントモードＦＥＴはシリコンベース又はＧａＡｓベースのデバイスであって、広バンドギャップの半導体デバイスではない、
ことを特徴とする回路。
【請求項１４】
請求項１３の回路であって、前記ＩＩＩ属窒素化合物デプレッションモードＦＥＴが、前記第２の活性層上に形成されるＡｌＮ層を備える、ことを特徴とする回路。
【請求項１５】
請求項１３の回路であって、
前記第２の活性層がその中に形成される第１および第２の凹部を含み、
前記ソースおよびドレインコンタクトが前記第１および第２の凹部内にそれぞれ配設されている、
ことを特徴とする回路。
【請求項１６】
請求項１３の回路であって、前記第１の活性層がＧａＮを備え、および、前記第２の活性層がＩＩＩ属窒素化合物半導体材料を備える、ことを特徴とする回路。
【請求項１７】
請求項１３に記載の回路であって、前記フラッシュ層が金属Ａｌを備える、ことを特徴とする回路。
【発明の詳細な説明】
【技術分野】
【０００１】
（関連出願）  
本出願は、これと共に同じ日付に出願されて、本願明細書にその全体を引用したものとする、同時継続中の(特許文献１)に関連する。
【０００２】
本出願は、また、これと共に同じ日付に出願されて、本願明細書にその全体を引用したものとする、同時継続中の（特許文献２）に関連する。
【０００３】
本発明は、一般にＧａＮベースＦＥＴのようなＩＩＩ属窒化物化合物半導体ＦＥＴに、および、特にデプレッションモードＧａＮベースＦＥＴを使用し、かつエンハンスメントモードＦＥＴとして機能する回路に関する。
【背景技術】
【０００４】
ＧａＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＡｌＧａＮ、ＡｌＩｎＧａＮなどのような広バンドギャップ半導体を使用したＧａＮベースＦＥＴは、それらがオン抵抗がＳｉまたはＧａＡｓを使用したＦＥＴより１桁以上低く、したがって、より大きな電流でより高い温度で使用可能であり、高電圧の用途に耐えることができるので、高出力用途のパワーデバイスとして多くの注目を浴びてきた。
【０００５】
従来のＧａＮベースＦＥＴの一例が、図１内に示されている。示すように、ヘテロ接合構造がサファイヤ基板のような半絶縁基板９１上に形成される。このヘテロ接合構造は、例えばＧａＮの緩衝層９２、ドープされていないＧａＮ層９３、および、一般にドープされていないＧａＮ層９３より非常に薄い、ドープされていないＡｌＧａＮ層９４を含む。ドープされていないＧａＮ層９３は、チャンネル層として機能する。任意選択で、２つのｎ−ＡｌＧａＮコンタクト層９５がドープされていないＡｌＧａＮ層９４上に配設される。ソース電極Ｓおよびドレイン電極Ｄが、それらのそれぞれのコンタクト層９５上に配置されている。ゲート電極Ｇが、ドープされていないＡｌＧａＮ層９４上へ形成されて、ソース電極Ｓとドレイン電極Ｄとの間に位置している。ソースＳおよびドレインＤ電極と下位半導体層との間に申し分ないオーミックコンタクトが確立されることができる場合、コンタクト層９５は不必要かもしれない。
【０００６】
ＧａＮベースのＦＥＴデバイスは、大きいバンドギャップを有するＡｌＧａＮ層とより狭いバンドギャップを有するＧａＮ層との間のヘテロ接合界面に量子ウェルを形成することによって電子移動度を最大化することが可能である。結果として、電子が量子ウェル内に捕捉される。捕獲電子は、ドープされていないＧａＮ層内の二次元の電子ガス９６によって表される。電流の量は、電子がソース電極とドレイン電極との間のチャンネルに沿って流れるように、半導体とのショットキ接触にあるゲート電極に電圧を印加することによって制御される。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】米国特許出願第１１／７２５，８２３号、名称「高電圧ＧａＮベースヘテロ接合トランジスタのための終端およびコンタクト構造」
【特許文献２】米国特許出願第１１／７２５，８２０号、名称「高電圧ＧａＮベースヘテロ接合トランジスタ構造およびそれを形成する方法」
【非特許文献】
【０００８】
【非特許文献１】Ｍ．Ａｓｉｆ  Ｋｈａｎ他、「ＡｌＧａｌｎＮ／ＧａＮヘテロ構造電界効果トランジスタにおける歪エネルギー帯工学」ＧＡＡＳ９９
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ゲート電圧がゼロであるときでも、基板からデバイス表面に向かって延出する圧電界が形成されるので、電子がチャンネル内に存在する。従って、ＧａＮベースＦＥＴはデプレッションモード（すなわちノーマリオン）デバイスとして働く。種々の理由のために、エンハンスメントモード（すなわちノーマリオフ）ＧａＮベースＦＥＴを提供することが、望ましいであろう。例えばデプレッションモードＦＥＴが電源用のスイッチングデバイスとして使用されるときに、スイッチをオフ状態に保つために、少なくともゲート閾値に等しいバイアス電圧をゲート電極に連続的に印加する必要がある。この種の配置は、過剰な量のパワーを消費する可能性がある。他方、エンハンスメントモードＦＥＴが使用される場合、スイッチは電圧印加なしでさえオフ状態に維持されることができ、それによって消費するパワーがより少ない。残念なことに、ＧａＮベースのエンハンストモードＦＥＴを製造するための試みが実行されたとはいえ、それらは概ね貧弱なオン状態導電率および貧弱な降伏電圧のような課題のために満足でなかった。
【課題を解決するための手段】
【００１０】
本発明に従い、回路が入力ドレイン、ソースおよびゲートノードを含む。この回路はさらに、ソース、ドレインおよびゲートを有するＩＩＩ属窒化物デプレッションモードＦＥＴを含み、このデプレッションモードＦＥＴのゲートが、デプレッションモードＦＥＴをそのオン状態に維持する電位に連結されている。加えて、この回路はソース、ドレインおよびゲートを有するエンハンスメントモードＦＥＴを更に含む。デプレッションモードＦＥＴのソースは、エンハンスメントモードＦＥＴのドレインに直列に連結されている。デプレッションモードＦＥＴのドレインは入力ドレインノードとして機能し、エンハンスメントモードＦＥＴのソースは入力ソースノードとして機能し、および、エンハンスメントモードＦＥＴのゲートは入力ゲートノードとして機能する。
【００１１】
本発明の一態様に従って、このＩＩＩ属窒化物はＧａＮを含むことができる。
【００１２】
本発明の別の態様に従って、このデプレッションモードＦＥＴは約１００Ｖを超える電圧定格を有する高電圧ＦＥＴであることができる。
【００１３】
本発明の別の態様に従って、このＩＩＩ属窒化物デプレッションモードＦＥＴは基板、基板の上に配設される第１の活性層および第１の活性層上に配設される第２の活性層を含むことができる。第１の活性層と第２の活性層との間に二次元の電子ガス層が生じるように、第２の活性層は第１の活性層よりより大きなバンドギャップを有する。フラッシュ層が第２の活性層上に配設され、および、ソース、ゲートおよびドレインコンタクトがこのフラッシュ層上に配設されている。
【００１４】
本発明の別の態様に従って、第１の活性層はＧａＮを備えることができ、および、第２の活性層はＩＩＩ属窒化物半導体材料を備えることができる。
【００１５】
本発明の一態様に従って、第２の活性層がＡｌｘＧａ１−ｘＮを備えることができ、ここで０＜Ｘ＜１である。
【００１６】
本発明の別の態様に従って、第２の活性層はＡｌＧａＮ、ＡｌＩｎＮおよびＡｌＩｎＧａＮからなる群から選ばれることができる。
【００１７】
本発明の別の態様に従って、核形成層が基板と第１の活性層との間に配設されることができる。
【００１８】
本発明の別の態様に従って、フラッシュ層が金属Ａｌを備えることができる。
【００１９】
本発明の別の態様に従って、フラッシュ層が金属Ｇａを備えることができる。
【００２０】
本発明の別の態様に従って、フラッシュ層が自然酸化物層を形成するアニールされたフラッシュ層であることができる。
【００２１】
本発明の別の態様に従って、第２の活性層およびフラッシュ層が、その中に形成される第１および第２の凹部を含むことができ、および、ソースおよびドレインコンタクトがそれぞれ、この第１および第２の凹部内に配設されることができる。
【図面の簡単な説明】
【００２２】
【図１】従来のＧａＮベースのＦＥＴの一例を示す。
【図２】本発明に従って構成される回路の一例を示す。
【図３】図２内に示される回路の電流−電圧特性曲線を示す。
【図４】図２内に示される回路の電流−電圧特性曲線を示す。
【図５】図２内に示される回路の電流対ゲート−ソース電圧を示す。
【図６】図２内に示される回路内に使用されることができる窒化ガリウムベースＦＥＴの一例を示す。
【図７】図２内に示される回路内に使用されることができる窒化ガリウム（ＧａＮ）ＦＥＴの代替例を示す。
【図８】図２内に示される回路内に使用されることができる窒化ガリウム（ＧａＮ）ＦＥＴの代替例を示す。
【発明を実施するための形態】
【００２３】
本発明の発明者は、半導体ＧａＮベースのエンハンスメントモードＦＥＴ半導体構造を製造する代わりに、この種の構造の所望の動作特性が、類似した動作特性を有するＧａＮベースのデプレッションモード構造を使用して、容易に達成されることができることを認識した。すなわち、下で詳述されるように、本発明は得られるデバイスがエンハンスメントモードＦＥＴとして働くように、一つ以上の他の構成要素とＧａＮ−ベースのデプレッションモードＦＥＴを組み合わせる。たとえば、本発明の１つの特定の実施態様において、ＧａＮベースのデプレッションモードＦＥＴが、エンハンスメントモードＦＥＴと直列に配置され、他の点でＧａＮベースのデプレッションモードＦＥＴの特性を有するエンハンスメントモードデバイスを提供する。
【００２４】
個々のＦＥＴデバイスは、さまざまな周知の方法、例えば、特定の目的に適するよう要求される、異なる特性の動作を与える、共通ソース、共通ゲート、共通ドレイン、ソースフォロワ、などで接続されることができる。２個のこの種のデバイスが、また、ただ１個のデバイスでは得られない種々の可能な入力および出力特性を提供するために共に接続されることができる。これの一例は共通して使う「カスコード」構成であり、そこにおいて第１段デバイスが、共通ゲート構成で接続される第２のデバイスの入力に入るその出力と、共通ソース構成で接続される。得られる構造は、高入力インピーダンス、低ノイズおよび高ゲインを有するデバイスである。
【００２５】
図２は、本発明に従って構成される回路１００の一例を示す。ＧａＮベースのデプレッションモードＦＥＴ  １１０のソースが、エンハンスメントモードＦＥＴ  １２０のドレインに接続される。エンハンスメントモードＦＥＴ  １２０は例えば、一般に入手可能なシリコンまたはＧａＡｓベースのデバイスであることができる。ＦＥＴ  １１０が常にオンであるように、デプレッションモードＦＥＴ  １１０のゲートが接地される。図２の例ではＦＥＴ  １２０のオン状態は、ＦＥＴ  １１０のゲートを接地に接続することによって維持される。エンハンスメントモードＦＥＴ  １２０のソースは、接地される。デプレッションモードＦＥＴ  １１０のドレインは、回路１００のドレインＤとして機能する。エンハンスメントモードＦＥＴ  １２０のソースは、回路１００のソースＳとして機能する。同様に、エンハンスメントモードＦＥＴ  １２０のゲートは回路１００のゲートＧとして機能する。
【００２６】
回路１００の動作は、図３および４内に示される電流−電圧特性曲線を参照して説明されることができる。説明だけのためにかつ本発明の限定ではなく、両方のＦＥＴ  １１０および１２０はｎ型であるが、しかし、代わりとしてｐ型デバイスが同様に使われることができる。図３は、エンハンスメントモードＦＥＴ  １２０の電流対ゲート−ソース電圧を示す。この例では、ＦＥＴ  １２０のピンチオフ電圧が５Ｖであることを示す。図４は、デプレッションモードＦＥＴ  １１０の電流対ゲート−ソース電圧を示す。この例ではデプレッションモードＦＥＴ  １１０のピンチオフ電圧が、−６Ｖであることを示す。
【００２７】
図４は、ゲート−ソース間電圧ＶＧＳが０Ｖ以上の場合、デプレッションモードＦＥＴ  １１０がオン状態のままであることを示す。示された例においてＦＥＴ  １１０のゲートが接地されているので、デプレッションモードＦＥＴは常にオンである。図３は、５Ｖ以上のゲート−ソース間電圧ＶＧＳが印加される場合、エンハンスメントモードＦＥＴ  １２０が常にオンであることを示す。電流がデプレッションモードＦＥＴ  １１０のドレインＤからエンハンスメントモードＦＥＴ  １２０のソースＳへの経路に沿って流れる必要があるので、回路がゲート電圧Ｇを５Ｖ以上の値に変えることによってそのオン状態になり、それによってエンハンスメントモードＦＥＴのように働く。このようにしてエンハンスメントモードＦＥＴ  １２０のゲートＧは、回路１００中の電流をエンハンスメントモードＦＥＴのように調節し、一方デプレッションモードＦＥＴ  １１０のブロッキング電圧が回路１００全体のブロッキング能力を与える。回路１００は、したがって、６００ＶのＧａＮベースエンハンスメントモードＦＥＴのように働く。図５は、回路１００の電流対ゲート−ソース電圧を示す。
【００２８】
上に提示された例において、ＧａＮベースのデプレッションモードＦＥＴ  １１０は６００Ｖの電圧定格を有し、および、ＦＥＴ  １２０の電圧定格は２０Ｖである。さらに一般的にいえば、本発明のいくつかの実施態様において、デプレッションモードＦＥＴは任意の適切な高電圧（例えば約１００  Ｖより大きいＶ）ＦＥＴである。回路１００の出力電圧は、デプレッションモードＦＥＴ  １１０とエンハンスメントモードＦＥＴ  １２０との間の電圧定格の差に概ね等しい。したがって、回路１００の電圧定格を最大化するために、エンハンスメントモードＦＥＴ  １２０の電圧定格は好ましくはできるだけ低く選ばれる。例えば、その電流定格およびオン状態でのそのドレイン−ソース抵抗のような回路１００の残りの特性は、デプレッションモードＦＥＴ  １１０のそれらと類似している。
【００２９】
図６−８は、回路１００内に使用されることができるデプレッションモードＦＥＴ  １１０のいくつかの特定の例を示す。もちろん、本発明はこれらの構造に限られず、それは説明の目的のみに示されている。図６において、デプレッションモードＦＥＴ１０は基板１２、核形成（遷移）層１８、ＧａＮ緩衝層２２、アルミニウム窒化ガリウム（ＡｌｘＧａ１−ｘＮ；０＜Ｘ＜１）ショットキ層２４およびキャップまたは終端層１６を含む。更に、ＦＥＴ１０はソースコンタクト２７、ゲートコンタクト２８およびドレインコンタクト３０を含む。
【００３０】
ＦＥＴ１０は、一般的にエピタキシャル成長プロセスを使用して、製造される。たとえば、ガリウム、アルミニウムおよび／またはインジウムのような、半導体の金属成分が、ターゲットおよび基板の双方が、窒素および一つ以上のドーパントを含むガスの雰囲気内にある間、基板に極めて近傍に配設された金属ターゲットから叩き出されるところで反応性スパッタリングプロセスが、使われることができる。代わりとして、金属有機化学蒸着（ＭＯＣＶＤ）が使用されることができ、基板が高い温度、一般的に約７００−１１００℃に維持される間、基板が、金属の有機化合物を含む雰囲気に、同じくアンモニアのような反応性窒素含有ガスおよびドーパント含有ガスに曝露される。ガス状の化合物が、分解して、基板３０２の表面の上に結晶材料のフィルムの形のドープされた半導体を形成する。基板および成長されたフィルムは、次いで冷却される。更なる変形例として、分子線エピタキシ（ＭＢＥ）または原子層エピタキシのような他のエピタキシャル成長方法が使われることができる。使用されることができるさらに追加的な技術としては、流量変調有機金属化合物気相成長（ＦＭ−ＯＭＶＰＥ）、有機金属化合物気相成長（ＯＭＶＰＥ）、水素化物気相成長（ＨＶＰＥ）および物理蒸着法（ＰＶＤ）が挙げられるが、これに限定されるものではない。
【００３１】
構造の成長を開始するために、核形成層１８が基板１２上に付着される。基板１２は、サファイヤまたは炭化珪素（ＳｉＣ）を含むがこれに限らずさまざまな材料から形成されることができる。核形成層１８は例えば、ＡｌｘＧａ１−ｘＮのようなアルミニウムに富む層であることができ、ここでＸは０から１までの範囲内にある。核形成層１８はＧａＮ緩衝層２２と基板１２との間の格子不整合を補正するように働く。一般に、１つの層の原子間の間隔が隣接層の原子間の間隔に整合しないときに、格子不整合が作り出される。格子不整合の結果として、隣接層の原子間の結合は弱く、および、隣接層に亀裂が入るか、分かれるかまたは多数の結晶欠陥を有する可能性がある。したがって、核形成層１８は基板１２の結晶構造とＧａＮ緩衝層２２の結晶構造との間に界面を作り出すことによってＧａＮ緩衝層２２と基板１２との間の格子不整合を補正するように働く。
【００３２】
核形成層１８を付着したあと、ＧａＮ緩衝層２２が核形成層１８上に付着され、および、ＡｌｘＧａ１−ｘＮショットキ層２４がＧａＮ緩衝層２２上に付着される。薄い、高移動度チャンネルである二次元伝導チャンネル２６が、キャリヤをＧａＮ緩衝層２２とＡｌｘＧａ１−ｘＮショットキ層２４との間の界面領域に限定する。キャップまたは終端層１６が、ＡｌｘＧａ１−ｘＮショットキ層２４上に付着されて、ＦＥＴ１０の製造および動作中に、ＡｌｘＧａ１−ｘＮショットキ層２４を酸化のような表面反応から保護するように働く。ショットキ層２４がアルミニウムを含むので、ＡｌｘＧａ１−ｘＮショットキ層２４が大気に曝露されて、別な方法で保護されていない場合、酸化が生じる。
【００３３】
基板１２上のエピタキシャル層１８、２２および２４ならびに終端層１６の成長の後、ＦＥＴ１０は、終端層１６上に、それぞれソース、ゲートおよびドレインコンタクト２７、２８および３０を付着することによって完成される。コンタクト２７、２８および３０の各々は、金属コンタクトである。好ましくは、ゲートコンタクト２８はニッケル、金のような、しかしこれに限られない金属材料であり、ならびにソースおよびドレインコンタクト２７および３０は、各々、チタン、金またはアルミニウムのような、しかしこれらに限られない金属材料である。    
【００３４】
本発明の一実施態様において、終端層１６はＡｌｘＧａ１−ｘＮショットキ層２４上に形成されるＩｎＧａＮ層である。ＩｎＧａＮ層１６は、２つの目的を果たし、その第１は、酸化が減少されるように、Ａｌを含まない上層を提供することである。さらに、ＩｎＧａＡｌＮのようなＡｌ含有化合物が、適切な均一性および平滑性を提供するために一般により高い成長温度が必要なので、Ａｌを含む材料の代わりにＩｎＧａＮ材料を用いて、成長プロセスが単純化されることができる。加えて、ＩｎＧａＮ層２４は表面でポテンシャルバリアをわずかに低下させ、それが表面電荷の蓄積を減少させることができて、この構造の表面上のリーク電流を減少させることができる。
【００３５】
本発明の別の実施態様において、終端層１６はＡｌ金属を備えたフラッシュ層である。フラッシュ層は、材料のきわめて短いバーストで形成されている。これは、構造の表面の上にきわめて薄い（例えば１−２単分子層の材料）、しかし、平坦なカバレージを形成する。フラッシュ層は、一般にその場で施される。金属Ａｌが形成され、かつＡｌＮが形成されないことを確実にするために、ＡｌＮを形成するときにさもなければ存在するであろう反応性窒素含有ガス（例えばアンモニア）が、不在である。Ａｌフラッシュ層は、高いかまたは低い温度で形成されることができる。その形成の後、Ａｌはその後アニールされて薄い酸化物層を形成することができる。Ａｌフラッシュ層がきわめて薄いので、それはその全体に酸化されることができ、したがって、材料の上に初期「自然」酸化膜を作り出し、それは、次いでショットキ層２４をプロセスでしばしば見られるタイプの劣化を受けることから保護する。これは、また、その両方がＨＥＭＴ性能にとって重要な、リーク電流の減少および降伏電圧増大のための追加的なバリア材料として働くことができる。Ａｌの代わりに、フラッシュ層はガリウムまたはさらにインジウムのような他の金属を備えることができる。ＧａまたはＩｎフラッシュ層は、また、構造上に均一な「自然」酸化膜を形成するために酸化されることができる。
【００３６】
本発明のさらに他の実施態様において、キャップまたは終端層１６が高度にＦｅドープされたＧａＮ、ＳｉドープされたＧａＮ、ＦｅＮまたはＳｉＮのようなその他の材料から形成されることができる。エピタキシャル、非エピタキシャルまたはアモルファスでさえあることができるこれらの層は、初期不活性化層として、または、リーク電流を減少させ、かつ降伏電圧を増大する追加的なバリア材料として、機能することができる。たとえば、ＦｅのＧａＮへの追加は、材料がより絶縁性となり、電子移動度を減少させるので、リーク電流を減少させることができる材料になる。
【００３７】
本発明の他の実施態様において、薄いＡｌＮ層がＡｌｘＧａ１−ｘＮショットキ層２４上に形成されることができる。この層は、より効率的に電荷を調節するのを助けるために追加的なショットキバリア層を提供し、したがって、デバイスのリーク電流を減少させて、降伏電圧を増大する。ＡｌＮはオーミックコンタクトを付着するために容易にウエットエッチングすることができるので、ＡｌＮ層はまた構造の初期不活性化層として働くことができる。代わりとして、不活性化層を形成するためにＡｌＮ層が酸化されることができる。
【００３８】
いくつかの実施態様において、終端層１６はおよそ１ないし５ナノメートルの厚さである。したがって、電子は終端層１６中を容易にトンネルすることができる。結果として、終端層１６はゲートコンタクト２８とＡｌｘＧａ１−ｘＮショットキ層２４との間のショットキバリア高さを増加させず、ここでショットキバリア高さはゲートコンタクト２８とＡｌｘＧａ１−ｘＮショットキ層２４との界面における電子によって直面されるポテンシャルエネルギーバリアを規定する。更に、終端層１６はソースおよびドレインコンタクト２７および３０の形成に影響を及ぼさない。
【００３９】
図７は、ＦＥＴ１０のさらに別の実施態様を示し、そこにおいてオーミックコンタクト２７および２８が、ＡｌｘＧａ１−ｘＮショットキ層２４から形成される凹部内に位置する。この凹部は、従来の技術に従ってＡｌｘＧａ１−ｘＮショットキ層２４をエッチングすることによって形成される。凹部は、ＡｌｘＧａ１−ｘＮショットキ層２４を通して部分的にまたは完全に延伸することができる。たとえば、場合によっては、凹部は深さ約５ないし１５ｎｍの深さまで延伸することができ、それによってＡｌｘＧａ１−ｘＮショットキ層２４の充分な厚さがチャンネル層２６を作り出すままとすることを可能にする。このようにコンタクトをへこませることによってコンタクト比抵抗および表面の平滑性が、オーミックコンタクトを形成するために付着される金属の浸透を増加させるように減少される。増大された表面粗さは、半導体内へのより良い金属のマイグレーションに結びつく）。低オン抵抗を必要とするデバイスに対して、この配置は最も低い可能なオン抵抗を達成する点で有意であることができる。図示されてはいないが、本発明の本実施態様はまた、上で論じられたもののようなキャップまたは終端層を使用することができる。この場合、コンタクト２７および２８が位置する凹部はまた、終端層を通して延伸する。
【００４０】
図８は、バリア層２４がＡｌｘＧａ１−ｘＮの代わりにＡｌＩｎＧａＮから形成されるＦＥＴ１０の別の実施態様を示す。たとえば、（非特許文献１）内に論じられているように、ｘが０．１から０．２まで、およびｙが０．００から０．０２まで変化する合金組成を有する５０ｎｍ未満のバリア厚さを有するＡｌｘＩｎｙＧａ（１−ｘ−ｙ）Ｎ接合が、使用される。さらに、Ｋｈａｎ他は、格子定数の直線補間に基づいて、Ａｌ／Ｉｎ比率５がほぼＧａＮと格子整合するべきであると述べている。ＡｌＩｎＧａＮを用いて、歪がバンドギャップから独立に制御されることができ、それによって、材料のバンドギャップが臨界厚に関しより自由に変更されることができる。パワーデバイスに対してこれは、不必要に材料に応力を加えて、材料が時間とともに弛緩するにつれてさもなければ生じるであろう、デバイス寿命を減少させることなく、チャンネル内にほとんどの電荷を得るために決定的となることができる。
【００４１】
さまざまな実施態様が詳細に例示されて、本願明細書において記載されているとはいえ、理解されるであろうことは、本発明の修正および変更が、上記の教示によって包含され、かつ本発明の趣旨および意図された目的から逸脱することなく、添付の特許請求の範囲の範囲内にある、ということである。例えば、デプレッションモードＦＥＴがＧａＮベースのデバイスとして記述されたとはいえ、本発明は、さらに一般的にいえばＩＩＩ属元素がガリウム（Ｇａ）、アルミニウム（Ａｌ）、硼素（Ｂ）またはインジウム（Ｉｎ）であることができる任意のＩＩＩ属窒化物化合物半導体から形成されるデプレッションモードＦＥＴを包含する。
【符号の説明】
【００４２】
１０  デプレッションモードＦＥＴ
１２  基板
１６  終端層
１８  核形成層
２２  緩衝層
２４  ショットキ層
２６  チャンネル層
２７  ソースコンタクト
２８  ゲートコンタクト
３０  ドレインコンタクト
９１  半絶縁基板
９２  緩衝層
９３  ドープされていないＧａＮ層
９４  ドープされていないＡｌＧａＮ層
９５  コンタクト層
９６  電子ガス
１００  回路
１１０  デプレッションモードＦＥＴ
１２０  エンハンスメントモードＦＥＴ
３０２  基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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