(57)【要約】  チャネルに有効に応力を印加でき、製造工程が安定な半導体装置の製造方法を提供する。  半導体装置の製造方法は、（ａ）シリコン基板上にゲート絶縁膜を介してゲート電極を形成する工程と、（ｂ）ゲート電極およびゲート絶縁膜の側壁上に、エッチング特性の異なる絶縁膜と犠牲膜とを含む積層を形成し、異方性エッチングを行なってサイドウォールスペーサを形成する工程と、（ｃ）サイドウォールスペーサの両側のシリコン基板に不純物を注入する工程と、（ｄ）シリコン基板をエッチングすると共に、犠牲膜をエッチングし、シリコン基板にリセスを形成すると共に、サイドウォールスペーサの断面を略Ｌ字状に加工する工程と、（ｅ）リセスにＳｉ−Ｇｅを含む結晶をエピタキシャルに成長する工程と、（ｆ）サイドウォールスペーサを覆って応力を内蔵した絶縁膜を堆積する工程と、を含む。
2008139509.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）シリコン基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
（ｂ）前記ゲート電極およびゲート絶縁膜の側壁上に、エッチング特性の異なる絶縁膜と犠牲膜とを含む積層を形成し、異方性エッチングを行なってサイドウォールスペーサを形成する工程と、
（ｃ）前記サイドウォールスペーサの両側のシリコン基板に不純物を注入する工程と、
（ｄ）前記シリコン基板をエッチングすると共に、前記サイドウォールスペーサの積層の一部をエッチングし、前記シリコン基板にリセスを形成すると共に、前記サイドウォールスペーサの断面を略Ｌ字状に加工する工程と、
（ｅ）前記リセスにＳｉ−Ｇｅを含む結晶をエピタキシャルに成長する工程と、
（ｆ）前記サイドウォールスペーサを覆って応力を内蔵した絶縁膜を堆積する工程と、
を含む半導体装置の製造方法。
【請求項２】
前記工程（ｄ）が、前記犠牲膜をエッチングする請求項１記載の半導体装置の製造方法。
【請求項３】
前記絶縁膜が、ＳｉＮ膜を含む請求項１または２記載の半導体装置の製造方法。
【請求項４】
前記絶縁膜が、ＳｉＮ膜とその上に形成した酸化シリコン膜とを含む請求項３記載の半導体装置の製造方法。
【請求項５】
（ｇ）工程（ｄ）と（ｅ）の間に、ＨＦを用いたウェット処理により、前記リセス表面の酸化膜を除去するが、前記サイドウォールスペーサの酸化シリコン膜は残す工程、
を含む請求項４記載の半導体装置の製造方法。
【請求項６】
前記犠牲膜がアモルファスＳｉ膜である請求項１〜５のいずれか１項記載の半導体装置の製造方法。
【請求項７】
工程（ｂ）が、５００℃以下の温度で前記アモルファスＳｉ膜をＣＶＤで成膜する工程を含む、請求項６記載の半導体装置の製造方法。
【請求項８】
前記犠牲膜が、ＳｉＮ膜である請求項１〜５のいずれか１項記載の半導体装置の製造方法。
【請求項９】
工程（ｂ）が、５００℃以下の温度で前記ＳｉＮ膜をプラズマＣＶＤで成膜する工程を含む、請求項８記載の半導体装置の製造方法。
【請求項１０】
工程（ｆ）は、圧縮応力を有するＳｉＮ膜をプラズマＣＶＤで成膜する請求項１〜９のいずれか１項記載の半導体装置の製造方法。
【請求項１１】
工程（ｄ）が、ＣＦ４とＯ２を含む混合ガスを用いたドライエッチングを行なう請求項１〜１０のいずれか１項記載の半導体装置の製造方法。
【請求項１２】
（ａ）シリコン基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
（ｂ）前記ゲート電極およびゲート絶縁膜の側壁上に、ＳｉＮ膜と該ＳｉＮ膜を覆う酸化シリコン膜を含む絶縁膜とアモルファスＳｉまたはＳｉＮの犠牲膜とを含む積層を形成し、異方性エッチングを行なってサイドウォールスペーサを形成する工程と、
（ｃ）前記サイドウォールスペーサの両側のシリコン基板に不純物を注入する工程と、
（ｄ）前記シリコン基板をエッチングすると共に、前記サイドウォールスペーサの犠牲膜をエッチングし、酸化シリコン膜でエッチングを停止し、前記シリコン基板にリセスを形成すると共に、前記サイドウォールスペーサの断面を略Ｌ字状に加工する工程と、
（ｅ）前記リセスにＳｉ−Ｇｅを含む結晶をエピタキシャルに成長する工程と、
（ｆ）前記サイドウォールスペーサを覆って応力を内蔵したＳｉＮ膜をプラズマＣＶＤで堆積する工程と、
を含む半導体装置の製造方法。
【請求項１３】
工程（ｂ）が、下から酸化シリコン膜、窒化シリコン膜、酸化シリコン膜を積層して前記絶縁膜を形成する請求項１２記載の半導体装置の製造方法。
【請求項１４】
工程（ｄ）が、ＣＦ４とＯ２を含む混合ガスを用いたドライエッチングを行なう請求項１２または１３記載の半導体装置の製造方法。
【請求項１５】
（ａ）シリコン基板のＰＭＯＳ領域、ＮＭＯＳ領域にゲート絶縁膜を介してゲート電極を形成する工程と、
（ｂ）ゲート電極を覆って、基板上に窒化シリコン膜、その上の酸化シリコン膜を含む絶縁層を形成し、さらに絶縁層の上に犠牲膜を形成する工程と、
（ｃ）犠牲膜を異方性エッチングし、ゲート電極側壁上にのみサイドウォールスペーサ状に残す工程と、
（ｄ）ＮＭＯＳ領域をマスクで覆い、ＰＭＯＳ領域で犠牲膜をエッチングマスクとしてさらに異方性エッチングを行い、絶縁層をパターニングする工程と、
（ｅ）ＮＭＯＳ領域を覆うマスクを除去し、ＰＭＯＳ領域のシリコン面が露出した領域をエッチングしてリセスを形成すると共に、犠牲膜を除去し、犠牲膜に覆われていた酸化シリコン膜は残す工程と、
（ｆ）リセス内に、シリコンより格子定数の大きいＳｉ−Ｇｅを含む結晶をエピタキシャル成長する工程と、
（ｇ）ＮＭＯＳ領域において、酸化シリコン膜に覆われていない窒化シリコン膜を異方性エッチングする工程と、
（ｈ）ＮＭＯＳ領域上に引張応力を有する窒化シリコン膜を形成する工程と、
（ｉ）ＰＭＯＳ領域上に圧縮応力を有する窒化シリコン膜を形成する工程と、
を含む相補型半導体装置の製造方法。
【請求項１６】
前記犠牲膜がシリコン膜であり、前記工程（ｂ）がＣＶＤである請求項１５記載の相補型半導体装置の製造方法。
【請求項１７】
前記工程（ｂ）が、
（ｂ−１）ＣＶＤで前記絶縁層を堆積する工程と、
（ｂ−２）プラズマＣＶＤで窒化シリコン膜を前記絶縁層の上に堆積する工程と、
を含む請求項１５記載の相補型半導体装置の製造方法。
【請求項１８】
前記工程（ｅ）がＣＦ４／Ｏ２をエッチングガスとしたケミカルドライエッチングで行なわれる請求項１５記載の相補型半導体装置の製造方法。
【請求項１９】
前記工程（ｅ）が、異方性ドライエッチングとウエットエッチングで行なわれる請求項１５記載の相補型半導体装置の製造方法。
【請求項２０】
前記工程（ｆ）でエピタキシャル成長する層の厚さは、前記リセスの深さより大きく、シリコン基板表面から隆起する請求項１５記載の相補型半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に応力印加機構を備えた半導体装置の製造方法に関する。
【背景技術】
【０００２】
MOSトランジスタは比例縮小則に基づいて、「微細化することにより、高速化が達成できる」を基本原理としてきた。しかし過度の微細化が進行した結果、微細化に伴う閾値電圧の急激な低下を抑制するためにチャネル部に導入される不純物量の増加が必須で、そのために「不純物」散乱によるソースからドレインまでのキャリア（電子、正孔）の移動度が大きく低下する。これを抑制するために、チャネルを構成するシリコン原子群に強制的に「歪み」を印加する手法がいろいろと取られてきた。【０００３】
ｎチャネル（Ｎ）ＭＯＳトランジスタはチャネルに引っ張り応力を印加することにより電子の移動度が向上する。ｐチャネル（Ｐ）ＭＯＳトランジスタは、チャネルに圧縮応力を印加することによりホールの移動度が向上する。【０００４】
特開２００３−８６７０８号は、Ｓｉ（００１）面上，〈１１０〉方向にゲート長方向を配置した場合，ＮＭＯＳはゲート長方向の引張歪みに対してオン電流が増大し、ゲート幅方向の引張歪みに対してオン電流が増大し、ＰＭＯＳはゲート長方向の引張歪みに対してオン電流は減少し（ゲート長方向の圧縮歪みに対してオン電流は増大し），ゲート幅方向の引張歪みに対してオン電流は増大することを開示している。さらにＮＭＯＳ領域上方には引張応力膜でコンタクトエッチストッパ膜を形成し、ＰＭＯＳ領域上方には圧縮応力膜でコンタクトエッチストッパ膜を形成し、ＣＭＯＳ全体の特性を向上させること、コンタクトエッチストッパ膜の面積によって応力を調整することを開示する。【０００５】
特開２００３−２７３２４０号は、ゲート電極と素子分離領域との間の半導体表面をコンタクトエッチストッパとして機能する絶縁膜で覆った状態で、ＮＭＯＳ領域上方に引張応力膜を形成し、ＰＭＯＳ領域上方に圧縮応力膜を形成することを開示する。【０００６】
特開２００６−１３３２２号は、各方向の応力とシリコン基板に形成したＮＭＯＳ，ＰＭＯＳの性能とを総合的に分析し、ＰＭＯＳ上に形成した圧縮応力膜の応力を素子分離領域上で解放することを提案する。【０００７】
【特許文献１】特開２００３−８６７０８号公報
【特許文献２】特開２００３−２７３２４０号公報
【特許文献３】特開２００６−１３３２２号公報  エッチストッパ以外を用いて、チャネルに対して応力を印加することもできる。
【０００８】
ＮＭＯＳトランジスタの場合、ソース／ドレイン領域をＳｉ基板より格子定数の小さいシリコン−カーボン（Ｓｉ−Ｃ）混晶（Ｃを添加したＳｉ）で形成すると、チャネルのＳｉ結晶に引っ張り応力が印加され、電子の移動度が大きくなる。【０００９】
K. Ang et al:IEDM Tech.
Dig., 2004, p.1069
ＰＭＯＳトランジスタの場合、ソース／ドレイン領域をＳｉ基板より格子定数の大きいシリコン−ゲルマニウム（Ｓｉ−Ｇｅ）混晶で形成すると、チャネルのＳｉ結晶に圧縮応力が印加され、ホールの移動度が大きくなる。
T. Ghani et al: IEDM Tech. Dig., 2003, p.978
Y. S. Kim et al: Proceedings of ESSDERC 2005, p.305
ＭＯＳトランジスタのチャネルに応力を印加することにより、キャリアの移動度を増大し、ＭＯＳトランジスタの性能を向上させることができる。ＮＭＯＳトランジスタは引っ張り応力で電子の移動度が増大し、ＰＭＯＳトランジスタは圧縮応力でホールの移動度が増大する。【００１０】
ＰＭＯＳトランジスタのソース／ドレイン領域をエッチングで掘り下げて、Ｓｉ−Ｇｅ結晶を成長し、ＮＭＯＳトランジスタのソース／ドレイン領域をエッチングで掘り下げて、Ｓｉ−Ｃ結晶を成長すれば、ＰＭＯＳ，ＮＭＯＳそれぞれにおいて望ましい応力を印加できるが、製造プロセスは複雑化する。より簡便な製造プロセスが望まれる。【００１１】
そこで、ＰＭＯＳトランジスタのソース／ドレイン領域をエッチングで掘り下げて、Ｓｉ−Ｇｅ（ないしＳｉ−Ｇｅ−Ｃ）結晶を成長して圧縮応力を印加し、シリサイド層を形成した後、ＮＭＯＳトランジスタ上にはコンタクトエッチストッパとして引張応力を有する窒化膜を堆積し、ＮＭＯＳトランジスタのチャネルに引張応力を印加する構造が研究されている。【００１２】
ＰＭＯＳのソース／ドレインには、格子定数の大きい結晶を埋め込み、ＰＭＯＳ，ＮＭＯＳそれぞれの上に圧縮応力膜、引張応力膜を形成する相補型半導体装置の性能を向上し、製造工程を安定化することが望まれている。
【発明の開示】
【００１３】
本発明の目的は、チャネルに有効に応力を印加でき、製造工程が安定な半導体装置の製造方法を提供することである。
【００１４】
本発明の他の目的は、製造工程を著しく複雑化することなく、ＰＭＯＳ，ＮＭＯＳ共有効にチャネルに応力を印加できる相補型半導体装置の製造方法を提供することである。
【００１５】
本発明の１観点によれば、
（ａ）シリコン基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
（ｂ）前記ゲート電極およびゲート絶縁膜の側壁上に、エッチング特性の異なる絶縁膜と犠牲膜とを含む積層を形成し、異方性エッチングを行なってサイドウォールスペーサを形成する工程と、
（ｃ）前記サイドウォールスペーサの両側のシリコン基板に不純物を注入する工程と、
（ｄ）前記シリコン基板をエッチングすると共に、前記サイドウォールスペーサの積層の一部をエッチングし、前記シリコン基板にリセスを形成すると共に、前記サイドウォールスペーサの断面を略Ｌ字状に加工する工程と、
（ｅ）前記リセスにＳｉ−Ｇｅを含む結晶をエピタキシャルに成長する工程と、
（ｆ）前記サイドウォールスペーサを覆って応力を内蔵した絶縁膜を堆積する工程と、
を含む半導体装置の製造方法
が提供される。
【００１６】
本発明の他の観点によれば、
（ａ）シリコン基板のＰＭＯＳ領域、ＮＭＯＳ領域にゲート絶縁膜を介してゲート電極を形成する工程と、
（ｂ）ゲート電極を覆って、基板上に窒化シリコン膜、その上の酸化シリコン膜を含む絶縁層を形成し、さらに絶縁層の上に犠牲膜を形成する工程と、
（ｃ）犠牲膜を異方性エッチングし、ゲート電極側壁上にのみサイドウォールスペーサ状に残す工程と、
（ｄ）ＮＭＯＳ領域をマスクで覆い、ＰＭＯＳ領域で犠牲膜をエッチングマスクとしてさらに異方性エッチングを行い、絶縁層をパターニングする工程と、
（ｅ）ＮＭＯＳ領域を覆うマスクを除去し、ＰＭＯＳ領域のシリコン面が露出した領域をエッチングしてリセスを形成すると共に、犠牲膜を除去し、犠牲膜に覆われていた酸化シリコン膜は残す工程と、
（ｆ）リセス内に、シリコンより格子定数の大きいＳｉ−Ｇｅを含む結晶をエピタキシャル成長する工程と、
（ｇ）ＮＭＯＳ領域において、酸化シリコン膜に覆われていない窒化シリコン膜を異方性エッチングする工程と、
（ｈ）シリコン表面、結晶表面にシリサイド層を形成する工程と、
（ｉ）ＮＭＯＳ領域上に引張応力を有する窒化シリコン膜を形成する工程と、
（ｊ）ＰＭＯＳ領域上に圧縮応力を有する窒化シリコン膜を形成する工程と、
を含む相補型半導体装置の製造方法
が提供される。
【００１７】
リセス形成と同時に犠牲膜除去を行なうので工程が簡潔になり、安定して歪印加構造を得ることができる。
【図面の簡単な説明】
【００１８】
【図１−１】図１Ａ−１Ｅは、第１の実施例による相補型半導体装置の製造方法の主要工程を示す半導体基板の断面図である。
【図１−２】図１Ｆ−１Ｊは、第１の実施例による相補型半導体装置の製造方法の主要工程を示す半導体基板の断面図である。
【図１−３】図１Ｋ−１Ｎは、第１の実施例による相補型半導体装置の製造方法の主要工程を示す半導体基板の断面図である。
【図１−４】図１Ｏは、第１の実施例による相補型半導体装置の製造方法の主要工程を示す半導体基板の断面図である。
【図２】図２Ａ−２Ｄは、第２の実施例による相補型半導体装置の製造方法の主要工程を示す半導体基板の断面図である。
【発明を実施するための最良の形態】
【００１９】
以下、図面を参照して、本発明の実施例を説明する。【００２０】
図１Ａ〜１Ｏを参照して、第１の実施例による半導体装置の製造方法の主要工程を説明する。【００２１】
まず、シリコン基板に複数の活性領域を画定するための素子分離領域を形成する。【００２２】
図１Ａに示すように、例えば９００℃のドライ熱酸化により厚さ１０nm程度の酸化シリコン（ＳｉＯと略記することあり）膜２aを形成し、次に例えばＳｉＨ２Ｃｌ２／ＮＨ３をベースにした化学気相堆積（ＣＶＤ）により７５０℃において厚さ１１０ｎｍ程度の窒化シリコン（ＳｉＮと略記することあり）膜２ｂを堆積する。ホトリソグラフィにより素子分離領域に対応する部分に開口を有するホトレジストパターンを形成し、開口部の窒化シリコン膜をエッチングし、パターン化した窒化シリコン膜をハードマスクとして、シリコン基板に深さ３００ｎｍ程度の溝Ｔを形成する。エッチングガスは、例えば、ＳｉＮに対してはＣＦ４、ＳｉＯに対してはＣＦ４／Ｎ２混合ガス、Ｓｉに対してはＣＦ４／Ｏ２／Ｎ２混合ガス等を用いる。基板上に絶縁物、例えば、高密度（ＨＤ）プラズマ（ＰＥ−）ＣＶＤによる酸化シリコン膜を堆積し、溝Ｔを充填する。化学機械研磨（ＣＭＰ）により窒化シリコン膜２ｂ上の不要酸化シリコン膜を研磨し、埋め込み構造を作る。シャロートレンチアイソレーション（ＳＴＩ）による素子分離領域３（図１Ｂ）が形成される。素子分離領域に画定された活性領域上の窒化シリコン膜２ｂをウェット処理、例えば１５０℃に過熱した燐酸により除去する。露出する酸化膜２aをさらにフッ化水素酸により除去する。【００２３】
図１Ｂに示すように、レジストマスクを用いて、ｐ型不純物例えばＢ、ｎ型不純物例えばＰ，を選択的にイオン注入し、ｐ型ウェルＰＷとｎ型ウェルＮＷとを形成する。ｐ型ウェルＰＷがＮＭＯＳトランジスタを形成するＮＭＯＳ領域を構成し、ｎ型ウェルＮＷがＰＭＯＳトランジスタを形成するＰＭＯＳ領域を構成する。両者を合わせて活性領域と呼ぶことがある。【００２４】
図１Ｃに示すように、例えばドライ酸化により厚さ１．５ｎｍ程度の熱酸化膜４を形成する。その後、多結晶シリコン層５を例えば厚さ１００ｎｍ程度温度６００℃程度のＣＶＤにより堆積する。多結晶シリコン層をドープするため、レジストマスクを用いて、ＮＭＯＳ領域にはリンＰを例えば８×１０１５ｃｍ−２、ＰＭＯＳ領域にはボロンＢを、例えば６×１０１５ｃｍ−２イオン注入する。イオン注入した不純物を、例えば１０００℃、１０秒程度の急速熱アニール（ＲＴＡ）により活性化する。活性化後、多結晶シリコン層２ｂ上にゲート電極形状のホトレジストパターンＰＲ１を形成し、エッチングにより多結晶シリコン層をパターニングし、ゲート電極５とする。その後ホトレジストパターンＰＲ１は除去する。なお、ゲート長の短いゲート電極をパターニングする時は、ハードマスクを用いるのが好ましい。【００２５】
図１ＣＸに示すように、多結晶シリコン層５に、不純物をイオン注入し、活性化した後、低温ＣＶＤによる酸化シリコン膜等のハードマスク層ＨＭを多結晶シリコン層５の上に堆積する。ハードマスク層ＨＭの上にホトレジストパターンＰＲ１を形成し、レジストパターンＰＲ１をマスクとしてハードマスク層ＨＭをエッチングする。その後、ホトレジストパターンＰＲ１は除去する。必要に応じてハードマスク層ＨＭのパターンをトリミングし、ハードマスク層ＨＭのパターンをマスクとして、多結晶シリコン層５のエッチングを行なう。ハードマスク層を用いると、より細いゲート電極を安定にパターニングできる。ハードマスク層ＨＭは、そのまま残してよい。【００２６】
図１Ｃに戻り、レジストマスクを用いてＮＭＯＳ領域、ＰＭＯＳ領域を選択し、ＮＭＯＳ領域、ＰＭＯＳ領域に、ソース／ドレインのエクステンション、およびポケット形成のために不純物イオン注入を行なう。ＮＭＯＳ領域には例えば、Ａｓを加速エネルギ３ｋｅＶ，ドーズ量１×１０１５ｃｍ−２（１Ｅ１５のように標記する）でイオン注入してｎ型エクステンションＥｘｎを形成し、例えばＢを、基板法線から傾いた対称的な４方向から、加速エネルギ１０ｋｅＶ〜１５ｋｅＶ、ドーズ量２×１０１３ｃｍ−２（２Ｅ１３）〜４××１０１３ｃｍ−２（４Ｅ１３）でイオン注入してｐ型ポケット領域Ｐｋｐを形成する。ＰＭＯＳ領域には例えば、Ｂを加速エネルギ０．５ｋｅＶ，ドーズ量１×１０１５ｃｍ−２（１Ｅ１５）でイオン注入してｐ型エクステンションＥＸｐを形成し、例えばＡｓを、基板法線から傾いた対称的な４方向から、加速エネルギ３０ｋｅＶ〜６０ｋｅＶ、ドーズ量１Ｅ１３〜３Ｅ１３でイオン注入してｎ型ポケット領域Ｐｋｎを形成する。ポケット領域はウェルと同一導電型であるので、以後図示を省略する。【００２７】
図１Ｄ，１Ｅに示すように、ゲート電極を覆って、サイドウォールスペーサ形成用の積層を堆積する。図１Ｅは、図１Ｄの一部拡大図である。ゲートピッチを狭くするには、サイドウォールスペーサの厚さを薄くすることが好ましい。短チャネル効果を抑制するには、深い拡散領域（ソース／ドレイン領域）は一定距離ゲート電極から離すことが好ましい。また、リセスにＳｉより格子定数の大きいエピタキシャル結晶を埋め込むとき、エピタキシャル層のヘテロ界面がｐｎ接合を形成するのは、リーク電流の原因となり好ましくない。エピタキシャル層を包む拡散層を形成することが好ましい。これらの要求を満たす構造として、Ｌ字型断面のサイドウォールスペーサを用いる構造がある。【００２８】
シリコン基板上に、まず、５００℃〜６００℃程度のＣＶＤで、酸化シリコン膜６を例えば厚さ３ｎｍ程度、つづいて窒化シリコン膜７を厚さ１０ｎｍ〜１５ｎｍ程度、酸化シリコン膜８を厚さ６ｎｍ程度、堆積する。このようにして、３層構造の絶縁積層がＣＶＤで形成される。ソースガスとしては、酸化シリコン膜用にはＳｉＨ２Ｃｌ２とＮ２Ｏ，窒化シリコン膜用にはＳｉＨ２Ｃｌ２とＮＨ３等を用いることができる。酸化シリコン膜６の厚さは、バッファ層の機能を果たせればよく、３ｎｍ以下が好ましい。酸化シリコン膜６を省略することも可能である。窒化シリコン膜７は、エッチストッパとして十分機能し、引張応力を有することが好ましい。窒化シリコン膜７の厚さは、好ましくは１０ｎｍ以上である。酸化シリコン膜８は、上に形成する犠牲膜のエッチングの際、エッチストッパとして機能すればよく、厚さ２ｎｍ以下としてもよい。【００２９】
酸化シリコン膜／窒化シリコン膜／酸化シリコン膜の３層の絶縁積層の上に、犠牲膜として、好ましくは５００℃以下の基板温度で、ＳｉＨ４／Ｈ２ガスを用いた熱分解ＣＶＤにより、厚さ１０ｎｍ〜１５ｎｍ程度のアモルファスシリコン（ａーＳｉ）膜９を堆積する。なお,５５０℃以上のＣＶＤにより多結晶シリコン（ポリＳｉ）膜を堆積してもよいが、不純物分布の再拡散を抑制するためには、堆積温度は低温ほど望ましい。絶縁積層と犠牲膜の合計厚さは、深い拡散層を形成するときのサイドウォールスペーサを形成するのに適した厚さとする。【００３０】
図１Ｆに示すように、ＨＢｒを用いた異方性ドライエッチングにより、酸化シリコン膜８をエッチストッパとして、アモルファスシリコン膜９をエッチングし、ゲート電極構造側壁にのみサイドウォールスペーサ状に残す。【００３１】
図１Ｇに示すように、アモルファスシリコン膜９はサイドウォールスペーサ状に加工し、酸化シリコン膜８、窒化シリコン膜７、酸化シリコン膜６は未だエッチしない状態で、ＮＭＯＳ領域をホトレジストパターンＰＲ２で覆う。ＰＭＯＳ領域で、アモルファスシリコン膜９をエッチングマスクとして、酸化シリコン膜８、窒化シリコン膜７、酸化シリコン膜６を異方性ドライエッチングする。エッチングガスとしては、ＳｉＯに対してはＣＦ４／Ｎ２混合ガス、ＳｉＮに対してはＣＦ４等を用いることができる。ＰＭＯＳ領域において、アモルファスシリコン膜９に覆われていない領域の酸化シリコン膜８、窒化シリコン膜７、酸化シリコン膜６がエッチングされ、サイドウォールスペーサが残る。ＰＭＯＳ領域のサイドウォールスペーサ外側のシリコン基板表面が露出する。ハードマスク層ＨＭを残した場合は、ゲート電極５はハードマスク層ＨＭに覆われているが、ハードマスク層ＨＭを用いない場合はゲート電極５も露出する。【００３２】
この状態で、ＰＭＯＳ領域に、Ｂイオンを例えば加速エネルギ４０ｋｅＶ、ドーズ量１Ｅ１３でイオン注入し、ｐ型エンベロープ領域Ｅｖｐを形成する。その後、ホトレジストパターンＰＲ２は除去する。このｐ型エンベロープ領域Ｅｖｐ内に、後の工程でリセスが形成され、エピタキシャル成長を行なう。従って、エピタキシャル領域はｐ型エンベロープ領域Ｅｖｐに包まれ、ヘテロ界面はｐｎ接合面より内側に形成される。エピタキシャル領域とエンベロープ領域とを併せて、ソース／ドレイン領域と呼ぶこともある。【００３３】
図１Ｈ、１Ｉに示すように、シリコン基板に対し、ケミカルドライエッチングを行なう。図１Ｉは、図１Ｈの一部拡大図である。ＮＭＯＳ領域のシリコン基板は絶縁積層で覆われている。ＰＭＯＳ領域ではサイドウォールスペーサ外側領域でシリコン基板表面が露出している。Ｓｉ基板表面に対し、ＣＦ４／Ｏ２をエッチャントガスとしたケミカルドライエッチングを行なう。例えば、圧力は５０Ｐａ，アプリケータパワーは１００Ｗとする。【００３４】
ケミカルドライエッチングにより、ＰＭＯＳ領域に露出したシリコン表面を、深さ５０ｎｍ程度掘り下げ、Ｓｉ−Ｇｅ混晶をエピタキシャル成長するためのリセス１０を形成する。このケミカルドライエッチングは、基板のシリコンをエッチングするのみでなく、ゲート電極側壁上のアモルファスシリコン膜９を同時にエッチングする。また、ＮＭＯＳ領域のアモルファスシリコン膜９に覆われていない領域の酸化シリコン膜８もエッチングする。但し、窒化シリコン膜７はエッチングしない。酸素によるエンドポイントモニタにより、アモルファスシリコン膜９の下の酸化シリコン膜８は残す。側壁部のアモルファスシリコン膜９は完全に除去された状態となる。【００３５】
アモルファスシリコン膜９のサイドウォールスペーサが除去され、ゲート電極側壁上のサイドウォールスペーサが薄くなる。アモルファスシリコン膜９の厚さ分、３層積層構造の底辺部分が横方向に張り出す。張り出しの長さは、略７ｎｍ以上である。ゲート電極側壁は、酸化シリコン膜８、窒化シリコン膜７、酸化シリコン膜６の絶縁積層によって、絶縁状態を保つ。【００３６】
その後、エピタキシャル成長の予備工程として、軽くＨＦ処理を行い、シリコン表面の薄い（自然）酸化膜を除去する。酸化シリコン膜８は残すように、ＨＦによるウェットエッチング量を制御する。【００３７】
図１Ｊに示すように、例えば、基板温度は６００℃程度で、ＨＣｌ／Ｂ２Ｈ６／ＳｉＨ４／ＧｅＨ４／Ｈ２のガスシステムを用い、BドープＳｉ−Ｇｅ層１１の選択的エピタキシャル成長を行なう。成長膜厚さは６０ｎｍ程度である。ＨＣｌが絶縁膜上に形成される微細核を除去し、絶縁膜表面にはエピタキシャル成長は生じない。シリコンより大きい格子定数を有するｐ型のＳｉ−Ｇｅ混晶１１がリセス１０に埋め込まれて、エピタキシャル成長する。深さ５０ｎｍ程度のリセスにエピタキシャル成長したＳｉ−Ｇｅ結晶１１表面は、シリコン基板表面より上方に隆起し、ゲート電極５下方のチャネル領域に有効に圧縮応力を印加する。Ｓｉ−Ｇｅ混晶のＧｅ組成は、好ましくは２０ａｔ％以下である。Ｓｉ−Ｇｅの代わりにＣを添加したＳｉ−Ｇｅ−Ｃをエピタキシャル成長してもよい。格子不整は小さくなるが、安定性を改善できる。Ｃを添加する場合は、Ｇｅ組成は２５％〜３０％とするのが、好ましい。Ｓｉ−Ｇｅ結晶，Ｓｉ−Ｇｅ−Ｃ結晶をまとめて、Ｓｉ−Ｇｅを含む結晶と呼ぶことがある。【００３８】
図１Ｋに示すように、ＰＭＯＳ領域をホトレジストパターンＰＲ３で覆い、ＮＭＯＳ領域上のＳｉＮ膜をＣＦ４をエッチングガスとして、異方性ドライエッチングする。図１Ｈ，１Ｉのエッチングで、サイドウォール状のシリコン膜に覆われていない酸化シリコン膜８は除去されており、露出されている窒化シリコン膜７がエッチングされる。酸化シリコン膜８で覆われた窒化シリコン膜７はエッチングされず、酸化シリコン膜８と共に、Ｌ字型に残る。【００３９】
次に、ＮＭＯＳ領域に対し、エクステンションＥｘｎより深く、ソース／ドレイン形成不純物を高濃度でイオン注入し、ソース／ドレイン領域Ｓ／Ｄｎを形成する。例えば、Ｐを加速エネルギ１０ｋｅＶ、ドーズ量６ｘ１０１５ｃｍ−２（６Ｅ１５）
でイオン注入する。その後、ホトレジストパターンＰＲ３は除去する。例えば１０００℃、２秒以下の急速熱アニール（ＲＴＡ）を行い、短時間にてイオン注入した不純物の活性化処理を行なう。【００４０】
図１Ｌに示すように、基板全面にＮｉ層を厚さ１５ｎｍ程度スパッタリングで堆積し、３５０℃以下程度の温度にてシリサイド化反応を生じさせ、例えばＨＮＯ３で未反応Ｎｉ層を除去し、ゲート電極、ＮＭＯＳ領域ではシリコンのソース／ドレイン領域上、ＰＭＯＳ領域ではＳｉ−Ｇｅエピタキシャル領域１１上にシリサイド層１２を残す。シリサイド層１２の厚さは、２０ｎｍ程度となる。高抵抗で、結晶化しやすいニッケルダイシリサイドを形成しないようにする。【００４１】
図１Ｍに示すように、基板上に引張真性応力を有する窒化シリコン膜１４を、例えば以下の条件のプラズマＣＶＤにより厚さ１００ｎｍ堆積する。ソースガスとしてＳｉＨ４，ＮＨ３，Ｎ２を用い，成長温度２５０℃〜４５０℃で、成長時の雰囲気圧力は２Ｔｏｒｒ〜５Ｔｏｒｒとする。【００４２】
ＮＭＯＳ領域を覆うホトレジストパターンを形成し、ＰＭＯＳ領域の引張真性応力を有する窒化シリコン膜１４を、エッチングガスとしてＣＦ４を用いたドライエッチングで除去する。その後、ＮＭＯＳ領域を覆うホトレジストパターンを除去する。【００４３】
図１Ｎに示すように、基板上に圧縮真性応力を有する窒化シリコン膜１５を、例えば以下の条件のプラズマＣＶＤにより厚さ１００ｎｍ堆積する。ソースガスとして有機シラン（オルガノシラン），ＮＨ３，Ｎ２を用い，成長温度２５０℃〜４５０℃で、成長時の雰囲気圧力は２Ｔｏｒｒ〜５Ｔｏｒｒとする。【００４４】
ＰＭＯＳ領域を覆うホトレジストパターンを形成し、ＮＭＯＳ領域の圧縮真性応力を有する窒化シリコン膜１５を、エッチングガスとしてＣＦ４を用いたドライエッチングで除去する。その後、ＰＭＯＳ領域を覆うホトレジストパターンを除去する。【００４５】
このようにして、ＮＭＯＳ領域は引張応力を有するエッチストッパで覆い、ＰＭＯＳ領域のソース／ドレイン領域にはシリコンより格子定数の大きいＳｉ−Ｇｅを含むエピタキシャル結晶をリセスに埋め込み、ＰＭＯＳ領域表面は圧縮応力を有するエッチストッパで覆うことができる。【００４６】
図１Ｏに示すように、基板上にプラズマＣＶＤにより酸化シリコン膜１７を堆積し、化学機械研磨（ＣＭＰ）により、表面を平坦化する。コンタクト孔に対応する開口を有するホトレジストパターンを形成し、ＣＦ４／Ｎ２混合ガスを用いたドライエッチングにより、酸化シリコン膜１７を貫通し、エッチストッパの窒化シリコン膜１４,１５に達するコンタクトホールを形成する。エッチングガスをＣＦ４に代えて窒化シリコン膜１４,１５をエッチングし、コンタクトホールを完成する。Ｔｉ／ＴｉＮ等のバリア層をスパッタリングし、ＷＦ６／Ｈ２を用いたＣＶＤによりコンタクトホールに導電性プラグ１８を埋め込む。酸化シリコン膜１７上の不要金属をＣＭＰで除去する。【００４７】
導電性プラグ１８を覆って、酸化シリコン等の絶縁層１９をＣＶＤで堆積し、配線溝をエッチングする。ＴａＮ等のバリア層、銅シード層をスパッタリングで堆積し、銅層をメッキして、銅配線２０を形成し、絶縁層上の不要金属をＣＭＰで除去する。さらにダマシン銅配線Ｗ１，Ｗ２を埋め込む層間絶縁膜ＩＬ１、ＩＬ２を形成する。層間絶縁膜は、最下層にＳｉＣ，ＳｉＮ，ＳｉＣＮなどの銅拡散防止膜を含む。層間絶縁膜中にＳｉＬＫ（登録商標）等の有機絶縁樹脂、ポラスシリカ膜等を用いることもできる。【００４８】
第１の実施例内においては、絶縁膜と犠牲膜の積層を形成してゲート電極側壁上にサイドウォールスペーサを形成し、ＰＭＯＳ領域においてはリセスを形成すると共に犠牲膜をエッチングして除去する。リセスを形成すると共に、サイドウォールスペーサを薄くすることができる。エピタキシャル成長後に、サイドウォールスペーサを薄くするためのドライエッチングを行なうと、エピタキシャル層にダメージを導入してしまうが、このようなデメリットも生じない。窒化膜上に酸化膜を形成することにより、ＮＭＯＳ領域においてもＬ字型のサイドウォールスペーサを形成し、ソース／ドレイン領域Ｓ／Ｄｎをゲート電極から離すことができる。ＰＭＯＳトランジスタのみを作成する場合は、窒化シリコン膜７上の酸化シリコン膜８を省略することもできる。絶縁膜と犠牲膜の積層を形成し、まず犠牲膜を異方性エッチングしてサイドウォールスペーサ状に加工し、エンベロープ領域形成のイオン注入を行い、リセスエッチングと共に犠牲膜をエッチングする。【００４９】
犠牲膜のエッチングとリセスエッチングを等方性のケミカルエッチングで行ったが、これに限らない。図１Ｈに示す、Ｓｉ基板へのリセス形成工程のシリコンエッチングにおいて、異方性エッチングと等方性エッチングを組み合わせてもよい。例えば、最初にＣＦ４／Ｏ２をエッチングガスとし、圧力２０Ｐａ、アプリケータパワー２００Ｗの通常の異方性ドライエッチングを行い、その後に１０％希釈のＴＭＡＨ（トリメチルアンモニウムハイドライド）による等方性ウェットエッチングを行なってもよい。等方性ケミカルエッチングを行なうことも可能である。異方性ドライエッチング時にはゲート側壁に残渣が残るが、続いて等方性エッチングを行なうことで残渣の完全除去が可能となる。【００５０】
図２Ａ〜２Ｄは、第２の実施例による半導体装置の製造方法の主要工程を示す半導体基板の断面図である。【００５１】
まず、第１の実施例の図１Ａ〜１Ｃに示す、素子分離、ウェル形成、ゲート電極形成、エクステンション形成の工程を行う。【００５２】
図２Ａに示すように、ゲート電極を覆って、シリコン基板上にサイドウォールスペーサ形成用の積層構造を堆積する。５００℃〜６００℃程度の温度で、ＣＶＤにより、厚さ３ｎｍ程度の酸化シリコン膜６／厚さ１０ｎｍ〜１５ｎｍ程度の窒化シリコン膜７／厚さ６ｎｍ程度の酸化シリコン膜８を堆積する。この工程までは、第１の実施例同様である。次に、ＳｉＨ４／ＮＨ３をソースガスとしたプラズマＣＶＤ（ＰＥ−ＣＶＤ）により、パワー１００Ｗ〜３００Ｗ，基板温度４００℃〜５００℃で、厚さ１０ｎｍ〜１５ｎｍ程度の窒化シリコン膜２９を堆積する。【００５３】
図２Ｂに示すように、ＣＦ４をエッチングガスとしてＰＥ−ＣＶＤ窒化シリコン膜２９を異方性ドライエッチングし、ゲート電極側壁にのみサイドウォールスペーサ状に残す。【００５４】
図２Ｃに示すように、酸化シリコン膜８、窒化シリコン膜７、酸化シリコン膜６を未だエッチしない状態で、ＮＭＯＳ領域をホトレジストパターンＰＲ２で覆う。ＰＭＯＳ領域において、窒化シリコン膜９のサイドウォールスペーサをエッチングマスクとして、酸化シリコン膜８、窒化シリコン膜７、酸化シリコン膜６を異方性ドライエッチングし、ゲート電極側壁上にサイドウｘ−ルスペーサを残す。ゲート電極上の絶縁積層も除去される。エッチングガスは、酸化シリコンに対してはＣＦ４／Ｎ２，窒化シリコンに対してはＣＦ４を用いることができる。ＰＭＯＳ領域において、サイドウォ−ルスペーサより外側のシリコン基板表面が露出する。ＰＭＯＳ領域にＢのイオン注入を行ない、深いｐ型エンベロープ領域Ｅｖｐを形成する。ｐ型エンベロープ領域Ｅｖｐは、後に形成されるヘテロ界面を包む領域である。その後、ホトレジストパターンＰＲ２は除去する。【００５５】
図２Ｄに示すように、ＰＭＯＳ領域でソース／ドレイン領域が露出したシリコン基板に対し、ＣＦ４／Ｏ２をエッチャントガスとしたケミカルドライエッチングを行なう。例えば、圧力は５０Ｐａ，アプリケータパワーは１００Ｗとする。【００５６】
ケミカルドライエッチングにより、ＰＭＯＳ領域に露出したシリコン表面を、深さ５０ｎｍ程度掘り下げ、Ｓｉ−Ｇｅ混晶をエピタキシャル成長するためのリセス１０を形成する。ＰＥ−ＣＶＤによる窒化シリコン膜２９は、熱ＣＶＤによる窒化シリコン膜と比べて、対Ｓｉのエッチング選択性が著しく低下する。ケミカルドライエッチングは、シリコンをエッチするのみでなく、ゲート電極側壁上のＰＥ−ＣＶＤ窒化シリコン膜２９も同時にエッチングする。露出している酸化シリコン膜８もエッチングされる。但し、窒化シリコン膜２９の下の酸化シリコン膜８は残す。ＰＭＯＳ領域においては、酸化シリコン膜８とその下の窒化シリコン膜７がＬ字型に残る。側壁部のＰＥ−ＣＶＤ窒化シリコン膜２９は完全に除去される。ＮＭＯＳ領域においては、側壁部のＰＥ−ＣＶＤ窒化シリコン膜２９と露出部の酸化シリコン膜８が除去される。【００５７】
ＰＥ−ＣＶＤ窒化シリコン膜２９のサイドウォールスペーサが除去され、ゲート電極側壁上のサイドウォールスペーサが薄くなる。ＰＥ−ＣＶＤ窒化シリコン膜２９の厚さ分、３層積層構造の底辺部分が横方向に張り出す。張り出しの長さは、略７ｎｍ以上である。ゲート電極側壁は、酸化シリコン膜８、窒化シリコン膜７、酸化シリコン膜６の絶縁積層によって、絶縁状態を保つ。【００５８】
その後、エピタキシャル成長の予備工程として、軽くＨＦ処理を行い、シリコン表面の薄い（自然）酸化膜を除去する。酸化シリコン膜８は残す。その後、第１の実施例の図１Ｊ〜１Ｏに対応する工程を行って、半導体装置を完成する。ＮＭＯＳ領域においては、酸化シリコン膜８に覆われた窒化シリコン膜７がＬ字状に残って、薄くされたサイドウォールスペーサを構成する。【００５９】
以上実施例に沿って、本発明を説明したが、本発明はこれらに限られるものではない。例えば、種々の置換、変更、改良、組み合わせ等が可能なことは、当業者に自明であろう。
【図１−１】
2008139509.tif 000003
【図１−２】
2008139509.tif 000004
【図１−３】
2008139509.tif 000005
【図１−４】
2008139509.tif 000006
【図２】
2008139509.tif 000007
【手続補正書】
【提出日】平成22年1月14日(2010.1.14)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【書類名】                明細書
【発明の名称】  半導体装置の製造方法
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に応力印加機構を備えた半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＭＯＳトランジスタは比例縮小則に基づいて、「微細化することにより、高速化が達成で
きる」を基本原理としてきた。しかし過度の微細化が進行した結果、微細化に伴う閾値電圧の急激な低下を抑制するためにチャネル部に導入される不純物量の増加が必須で、そのために「不純物」散乱により、ソースからドレインまでのキャリア（電子、正孔）の移動度が大きく低下する。これを抑制するために、チャネルを構成するシリコン原子群に強制的に「歪み」を印加する手法がいろいろと取られてきた。
【０００３】
ｎチャネル（Ｎ）ＭＯＳトランジスタはチャネルに引っ張り応力を印加することにより電子の移動度が向上する。ｐチャネル（Ｐ）ＭＯＳトランジスタは、チャネルに圧縮応力を印加することによりホールの移動度が向上する。
【０００４】
特開２００３−８６７０８号およびそのファミリＵＳ ２００４／００７５１４８は、Ｓｉ（００１）面上，〈１１０〉方向にゲート長方向を配置した場合，ＮＭＯＳはゲート長方向の引張歪みに対してオン電流が増大し、ゲート幅方向の引張歪みに対してオン電流が増大し、ＰＭＯＳはゲート長方向の引張歪みに対してオン電流は減少し（ゲート長方向の圧縮歪みに対してオン電流は増大し），ゲート幅方向の引張歪みに対してオン電流は増大することを開示している。さらにＮＭＯＳ領域上方には引張応力膜でコンタクトエッチストッパ膜を形成し、ＰＭＯＳ領域上方には圧縮応力膜でコンタクトエッチストッパ膜を形成し、ＣＭＯＳ全体の特性を向上させること、コンタクトエッチストッパ膜の面積によって応力を調整することを開示する。
【０００５】
特開２００３−２７３２４０号およびそのファミリＵＳ ２００３／０１８１００５は、ゲート電極と素子分離領域との間の半導体表面をコンタクトエッチストッパとして機能する絶縁膜で覆った状態で、ＮＭＯＳ領域上方に引張応力膜を形成し、ＰＭＯＳ領域上方に圧縮応力膜を形成することを開示する。
【０００６】
特開２００６−１３３２２号およびそのファミリＵＳ ２００５／０２８５１３７は、各方向の応力とシリコン基板に形成したＮＭＯＳ，ＰＭＯＳの性能とを総合的に分析し、ＰＭＯＳ上に形成した圧縮応力膜の応力を素子分離領域上で解放することを提案する。
【０００７】
エッチストッパ以外を用いて、チャネルに対して応力を印加することもできる。
ＮＭＯＳトランジスタの場合、ソース／ドレイン領域をＳｉ基板より格子定数の小さいシリコン−カーボン（Ｓｉ−Ｃ）混晶（Ｃを添加したＳｉ）で形成すると、チャネルのＳｉ結晶に引っ張り応力が印加され、電子の移動度が大きくなる。K. Ang et al:IEDM Tech. Dig., 2004, p.1069参照。
【０００８】
ＰＭＯＳトランジスタの場合、ソース／ドレイン領域をＳｉ基板より格子定数の大きいシリコン−ゲルマニウム（Ｓｉ−Ｇｅ）混晶で形成すると、チャネルのＳｉ結晶に圧縮応力が印加され、ホールの移動度が大きくなる。T. Ghani et al: IEDM Tech. Dig., 2003, p.978および Y. S. Kim et al: Proceedings of ESSDERC 2005, p.305参照。
【０００９】
ＭＯＳトランジスタのチャネルに応力を印加することにより、キャリアの移動度を増大し、ＭＯＳトランジスタの性能を向上させることができる。ＮＭＯＳトランジスタは引っ張り応力で電子の移動度が増大し、ＰＭＯＳトランジスタは圧縮応力でホールの移動度が増大する。
【００１０】
ＰＭＯＳトランジスタのソース／ドレイン領域をエッチングで掘り下げて、Ｓｉ−Ｇｅ結晶を成長し、ＮＭＯＳトランジスタのソース／ドレイン領域をエッチングで掘り下げて、Ｓｉ−Ｃ結晶を成長すれば、ＰＭＯＳ，ＮＭＯＳそれぞれにおいて望ましい応力を印加できるが、製造プロセスは複雑化する。より簡便な製造プロセスが望まれる。
【００１１】
そこで、ＰＭＯＳトランジスタのソース／ドレイン領域をエッチングで掘り下げて、Ｓｉ−Ｇｅ（ないしＳｉ−Ｇｅ−Ｃ）結晶を成長して圧縮応力を印加し、シリサイド層を形成した後、ＮＭＯＳトランジスタ上にはコンタクトエッチストッパとして引張応力を有する窒化膜を堆積し、ＮＭＯＳトランジスタのチャネルに引張応力を印加する構造が研究されている。
【００１２】
ＰＭＯＳのソース／ドレインには、格子定数の大きい結晶を埋め込み、ＰＭＯＳ，ＮＭＯＳそれぞれの上に圧縮応力膜、引張応力膜を形成する相補型半導体装置の性能を向上し、製造工程を安定化することが望まれている。
【先行技術文献】
【特許文献】
【特許文献１】
特開２００３−８６７０８号公報
【特許文献２】
ＵＳ ２００４／００７５１４８公報
【特許文献３】
特開２００３−２７３２４０号公報
【特許文献４】
ＵＳ ２００３／０１８１００５公報
【特許文献５】
特開２００６−１３３２２号公報
【特許文献６】
ＵＳ ２００５／０２８５１３７公報
【非特許文献】
【非特許文献１】
K. Ang et al:IEDM Tech. Dig., 2004, p.1069
【非特許文献２】
T. Ghani et al: IEDM Tech. Dig., 2003, p.978 
【非特許文献３】
Y. S. Kim et al: Proceedings of ESSDERC 2005, p.305
【発明の概要】
【発明が解決しようとする課題】
【００１３】
本発明の目的は、チャネルに有効に応力を印加でき、製造工程が安定な半導体装置の製造方法を提供することである。
本発明の他の目的は、製造工程を著しく複雑化することなく、ＰＭＯＳ，ＮＭＯＳ共有効にチャネルに応力を印加できる相補型半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００１４】
本発明の１観点によれば、
（ａ）シリコン基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
（ｂ）前記ゲート電極を覆って前記シリコン基板上に、エッチング特性の異なる絶縁膜と犠牲膜とを含む積層を形成し、異方性エッチングを行なって前記ゲート電極およびゲート絶縁膜の側壁上にサイドウォールスペーサを形成する工程と、
（ｃ）前記サイドウォールスペーサの両側のシリコン基板に不純物を注入する工程と、
（ｄ）前記シリコン基板をエッチングすると共に、前記サイドウォールスペーサの積層の一部をエッチングし、前記シリコン基板にリセスを形成すると共に、前記サイドウォールスペーサの断面を略Ｌ字状に加工する工程と、
（ｅ）前記リセスにＳｉ−Ｇｅを含む結晶をエピタキシャルに成長する工程と、
（ｆ）前記サイドウォールスペーサを覆って応力を内蔵した絶縁膜を堆積する工程と、を含む半導体装置の製造方法
が提供される。
【００１５】
本発明の他の観点によれば、
（ａ）シリコン基板のＰＭＯＳ領域、ＮＭＯＳ領域にゲート絶縁膜を介してゲート電極を形成する工程と、
（ｂ）前記ゲート電極を覆って、前記シリコン基板上に窒化シリコン膜、その上の酸化シリコン膜を含む絶縁層を形成し、さらに絶縁層の上に犠牲膜を形成する工程と、
（ｃ）犠牲膜を異方性エッチングし、ゲート電極側壁上にのみサイドウォールスペーサ状に残す工程と、
（ｄ）ＮＭＯＳ領域をマスクで覆い、ＰＭＯＳ領域で犠牲膜をエッチングマスクとしてさらに異方性エッチングを行い、絶縁層をパターニングする工程と、
（ｅ）ＮＭＯＳ領域を覆うマスクを除去し、ＰＭＯＳ領域のシリコン面が露出した領域をエッチングしてリセスを形成すると共に、犠牲膜を除去し、犠牲膜に覆われていた酸化シリコン膜は残す工程と、
（ｆ）リセス内に、シリコンより格子定数の大きいＳｉ−Ｇｅを含む結晶をエピタキシャル成長する工程と、
（ｇ）ＮＭＯＳ領域において、酸化シリコン膜に覆われていない窒化シリコン膜を異方性エッチングする工程と、
（ｈ）ＰＭＯＳ領域上に圧縮応力を有する窒化シリコン膜を形成する工程と、
を含む相補型の半導体装置の製造方法
が提供される。
【発明の効果】
【００１６】
チャネルに応力乃至歪を印加するための絶縁膜は、チャネルになるべく近い位置まで形成することが望まれる。リセス形成と同時に犠牲膜除去を行なうので工程が簡潔になり、安定して歪印加構造を得ることができる。
【図面の簡単な説明】
【００１７】
【図１−１】と、
【図１−２】と、
【図１−３】と、
【図１−４】  図１Ａ−図１Ｏは、第１の実施例による相補型半導体装置の製造方法の主要工程を示す半導体基板の断面図である。
【図２】  図２Ａ−２Ｄは、第２の実施例による相補型半導体装置の製造方法の主要工程を示す半導体基板の断面図である。
【発明を実施するための形態】
【００１８】
以下、図面を参照して、本発明の実施例を説明する。
図１Ａ〜１Ｏを参照して、第１の実施例による半導体装置の製造方法の主要工程を説明する。
まず、シリコン基板に複数の活性領域を画定するための素子分離領域を形成する。
【００１９】
図１Ａに示すように、例えば９００℃のドライ熱酸化により厚さ１０nm程度の酸化シリコン（ＳｉＯと略記することあり）膜２aを形成し、次に例えばＳｉＨ２Ｃｌ２／ＮＨ３
をベースにした化学気相堆積（ＣＶＤ）により７５０℃において厚さ１１０ｎｍ程度の窒化シリコン（ＳｉＮと略記することあり）膜２ｂを堆積する。
【００２０】
ホトリソグラフィにより素子分離領域に対応する部分に開口を有するホトレジストパターンを形成し、開口部の窒化シリコン膜をエッチングし、パターン化した窒化シリコン膜をハードマスクとして、シリコン基板に深さ３００ｎｍ程度の溝Ｔを形成する。エッチングガスは、例えば、ＳｉＮに対してはＣＦ４、ＳｉＯに対してはＣＦ４／Ｎ２混合ガス、Ｓｉに対してはＣＦ４／Ｏ２／Ｎ２混合ガス等を用いる。
【００２１】
基板上に絶縁物、例えば、高密度（ＨＤ）プラズマ（ＰＥ−）ＣＶＤによる酸化シリコン膜を堆積し、溝Ｔを充填する。化学機械研磨（ＣＭＰ）により窒化シリコン膜２ｂ上の不要酸化シリコン膜を研磨し、埋め込み構造を作る。シャロートレンチアイソレーション（ＳＴＩ）による素子分離領域３（図１Ｂ）が形成される。素子分離領域に画定された活性領域上の窒化シリコン膜２ｂをウェット処理、例えば１５０℃に過熱した燐酸により除去する。露出する酸化膜２aをさらにフッ化水素酸により除去する。
【００２２】
図１Ｂに示すように、レジストマスクを用いて、ｐ型不純物例えばＢ、ｎ型不純物例えばＰ，を選択的にイオン注入し、ｐ型ウェルＰＷとｎ型ウェルＮＷとを形成する。ｐ型ウェルＰＷがＮＭＯＳトランジスタを形成するＮＭＯＳ領域を構成し、ｎ型ウェルＮＷがＰＭＯＳトランジスタを形成するＰＭＯＳ領域を構成する。両者を合わせて活性領域と呼ぶことがある。
【００２３】
図１Ｃに示すように、例えばドライ酸化により厚さ１．５ｎｍ程度の熱酸化膜４を形成する。その後、多結晶シリコン層５を例えば厚さ１００ｎｍ程度温度６００℃程度のＣＶＤにより堆積する。多結晶シリコン層をドープするため、レジストマスクを用いて、ＮＭＯＳ領域にはリンＰを例えば８×１０１５ｃｍ−２、ＰＭＯＳ領域にはボロンＢを、例えば６×１０１５ｃｍ−２イオン注入する。イオン注入した不純物を、例えば１０００℃、１０秒程度の急速熱アニール（ＲＴＡ）により活性化する。
活性化後、多結晶シリコン層２ｂ上にゲート電極形状のホトレジストパターンＰＲ１を形成し、エッチングにより多結晶シリコン層をパターニングし、ゲート電極５とする。その後ホトレジストパターンＰＲ１は除去する。なお、ゲート長の短いゲート電極をパターニングする時は、ハードマスクを用いるのが好ましい。
【００２４】
図１ＣＸに示すように、多結晶シリコン層５に、不純物をイオン注入し、活性化した後、低温ＣＶＤによる酸化シリコン膜等のハードマスク層ＨＭを多結晶シリコン層５の上に堆積する。ハードマスク層ＨＭの上にホトレジストパターンＰＲ１を形成し、レジストパターンＰＲ１をマスクとしてハードマスク層ＨＭをエッチングする。その後、ホトレジストパターンＰＲ１は除去する。必要に応じてハードマスク層ＨＭのパターンをトリミングし、ハードマスク層ＨＭのパターンをマスクとして、多結晶シリコン層５のエッチングを行なう。ハードマスク層を用いると、より細いゲート電極を安定にパターニングできる。ハードマスク層ＨＭは、そのまま残してよい。
【００２５】
図１Ｃに戻り、レジストマスクを用いてＮＭＯＳ領域、ＰＭＯＳ領域を選択し、ＮＭＯＳ領域、ＰＭＯＳ領域に、ソース／ドレインのエクステンション、およびポケット形成のために不純物イオン注入を行なう。ＮＭＯＳ領域には例えば、Ａｓを加速エネルギ３ｋｅＶ，ドーズ量１×１０１５ｃｍ−２（１Ｅ１５のように標記する）でイオン注入してｎ型エクステンションＥｘｎを形成し、例えばＢを、基板法線から傾いた対称的な４方向から、加速エネルギ１０ｋｅＶ〜１５ｋｅＶ、ドーズ量２×１０１３ｃｍ−２（２Ｅ１３）〜４××１０１３ｃｍ−２（４Ｅ１３）でイオン注入してｐ型ポケット領域Ｐｋｐを形成する。
【００２６】
ＰＭＯＳ領域には例えば、Ｂを加速エネルギ０．５ｋｅＶ，ドーズ量１×１０１５ｃｍ−２（１Ｅ１５）でイオン注入してｐ型エクステンションＥＸｐを形成し、例えばＡｓを、基板法線から傾いた対称的な４方向から、加速エネルギ３０ｋｅＶ〜６０ｋｅＶ、ドーズ量１Ｅ１３〜３Ｅ１３でイオン注入してｎ型ポケット領域Ｐｋｎを形成する。ポケット領域はウェルと同一導電型であるので、以後図示を省略する。
【００２７】
図１Ｄ，１Ｅに示すように、ゲート電極を覆って、サイドウォールスペーサ形成用の積層を堆積する。図１Ｅは、図１Ｄの一部拡大図である。ゲートピッチを狭くするには、サイドウォールスペーサの厚さを薄くすることが好ましい。短チャネル効果を抑制するには、深い拡散領域（ソース／ドレイン領域）は一定距離ゲート電極から離すことが好ましい。また、リセスにＳｉより格子定数の大きいエピタキシャル結晶を埋め込むとき、エピタキシャル層のヘテロ界面がｐｎ接合を形成するのは、リーク電流の原因となり好ましくない。エピタキシャル層を包む拡散層を形成することが好ましい。これらの要求を満たす構造として、Ｌ字型断面のサイドウォールスペーサを用いる構造がある。
【００２８】
シリコン基板上に、まず、５００℃〜６００℃程度のＣＶＤで、酸化シリコン膜６を例えば厚さ３ｎｍ程度、つづいて窒化シリコン膜７を厚さ１０ｎｍ〜１５ｎｍ程度、酸化シリコン膜８を厚さ６ｎｍ程度、堆積する。このようにして、３層構造の絶縁積層がＣＶＤで形成される。ソースガスとしては、酸化シリコン膜用にはＳｉＨ２Ｃｌ２とＮ２Ｏ，窒化シリコン膜用にはＳｉＨ２Ｃｌ２とＮＨ３等を用いることができる。
酸化シリコン膜６の厚さは、バッファ層の機能を果たせればよく、３ｎｍ以下が好ましい。酸化シリコン膜６を省略することも可能である。窒化シリコン膜７は、エッチストッパとして十分機能し、引張応力を有することが好ましい。窒化シリコン膜７の厚さは、好ましくは１０ｎｍ以上である。酸化シリコン膜８は、上に形成する犠牲膜のエッチングの際、エッチストッパとして機能すればよく、厚さ２ｎｍ以下としてもよい。
【００２９】
酸化シリコン膜／窒化シリコン膜／酸化シリコン膜の３層の絶縁積層の上に、犠牲膜として、好ましくは５００℃以下の基板温度で、ＳｉＨ４／Ｈ２ガスを用いた熱分解ＣＶＤにより、厚さ１０ｎｍ〜１５ｎｍ程度のアモルファスシリコン（ａーＳｉ）膜９を堆積する。なお,５５０℃以上のＣＶＤにより多結晶シリコン（ポリＳｉ）膜を堆積してもよいが、不純物分布の再拡散を抑制するためには、堆積温度は低温ほど望ましい。絶縁積層と犠牲膜の合計厚さは、深い拡散層を形成するときのサイドウォールスペーサを形成するのに適した厚さとする。
【００３０】
図１Ｆに示すように、ＨＢｒを用いた異方性ドライエッチングにより、酸化シリコン膜８をエッチストッパとして、アモルファスシリコン膜９をエッチングし、ゲート電極構造側壁にのみサイドウォールスペーサ状に残す。
【００３１】
図１Ｇに示すように、アモルファスシリコン膜９はサイドウォールスペーサ状に加工し、酸化シリコン膜８、窒化シリコン膜７、酸化シリコン膜６は未だエッチしない状態で、ＮＭＯＳ領域をホトレジストパターンＰＲ２で覆う。ＰＭＯＳ領域で、アモルファスシリコン膜９をエッチングマスクとして、酸化シリコン膜８、窒化シリコン膜７、酸化シリコン膜６を異方性ドライエッチングする。エッチングガスとしては、ＳｉＯに対してはＣＦ４／Ｎ２混合ガス、ＳｉＮに対してはＣＦ４等を用いることができる。
ＰＭＯＳ領域において、アモルファスシリコン膜９に覆われていない領域の酸化シリコン膜８、窒化シリコン膜７、酸化シリコン膜６がエッチングされ、サイドウォールスペーサが残る。ＰＭＯＳ領域のサイドウォールスペーサ外側のシリコン基板表面が露出する。図１ＣＸに示したハードマスク層ＨＭを残した場合は、ゲート電極５はハードマスク層ＨＭに覆われているが、ハードマスク層ＨＭを用いない場合はゲート電極５も露出する。
【００３２】
この状態で、ＰＭＯＳ領域に、Ｂイオンを例えば加速エネルギ４０ｋｅＶ、ドーズ量１Ｅ１３でイオン注入し、ｐ型エンベロープ領域Ｅｖｐを形成する。ｐ型エンベロープ領域Ｅｖｐは、ゲート電極５側壁上に絶縁積層６，７，８と犠牲膜９とが積層されたサイドウォールスペーサの外側領域にイオン注入され、イオン注入による拡がり分ゲート電極側にも分布する。その後、ホトレジストパターンＰＲ２は除去する。
このｐ型エンベロープ領域Ｅｖｐ内に、後の工程でリセスが形成され、エピタキシャル成長を行なう。従って、エピタキシャル領域はｐ型エンベロープ領域Ｅｖｐに包まれ、ヘテロ界面はｐｎ接合面より内側に形成される。エピタキシャル領域とエンベロープ領域とを併せて、ソース／ドレイン領域と呼ぶこともある。
【００３３】
図１Ｈ、１Ｉに示すように、シリコン基板に対し、ケミカルドライエッチングを行なう。図１Ｉは、図１Ｈの一部拡大図である。ＮＭＯＳ領域のシリコン基板は絶縁積層６，７，８で覆われている。ＰＭＯＳ領域では、サイドウォールスペーサの外側領域でシリコン基板表面が露出している。Ｓｉ基板表面に対し、ＣＦ４／Ｏ２をエッチャントガスとしたケミカルドライエッチングを行なう。例えば、圧力は５０Ｐａ，アプリケータパワーは１００Ｗとする。
【００３４】
ケミカルドライエッチングにより、ＰＭＯＳ領域に露出したシリコン表面を、深さ５０ｎｍ程度掘り下げ、Ｓｉ−Ｇｅ混晶をエピタキシャル成長するためのリセス１０を形成する。このケミカルドライエッチングは、基板のシリコンをエッチングするのみでなく、ゲート電極側壁上のアモルファスシリコン膜９を同時にエッチングする。また、ＮＭＯＳ領域のアモルファスシリコン膜９に覆われていない領域の酸化シリコン膜８もエッチングする。但し、窒化シリコン膜７はエッチングしない。酸素によるエンドポイントモニタにより、アモルファスシリコン膜９の下の酸化シリコン膜８は残す。側壁部のアモルファスシリコン膜９は完全に除去された状態となる。
【００３５】
サイドウォールスペーサのアモルファスシリコン膜９が除去され、ゲート電極側壁上のサイドウォールスペーサが薄くなる。アモルファスシリコン膜９の厚さ分、３層積層構造の底辺部分が横方向に張り出す。張り出しの長さは、略７ｎｍ以上である。ゲート電極側壁は、酸化シリコン膜８、窒化シリコン膜７、酸化シリコン膜６の絶縁積層によって、絶縁状態を保つ。
【００３６】
その後、エピタキシャル成長の予備工程として、軽くＨＦ処理を行い、シリコン表面の薄い（自然）酸化膜を除去する。酸化シリコン膜８は残すように、ＨＦによるウェットエッチング量を制御する。
【００３７】
図１Ｊに示すように、例えば、基板温度は６００℃程度で、ＨＣｌ／Ｂ２Ｈ６／ＳｉＨ４／ＧｅＨ４／Ｈ２のガスシステムを用い、ＢドープＳｉ−Ｇｅ層１１の選択的エピタキシャル成長を行なう。成長膜厚さは６０ｎｍ程度である。ＨＣｌが絶縁膜上に形成される微細核を除去し、絶縁膜表面には結晶成長は生じない。シリコンより大きい格子定数を有するｐ型のＳｉ−Ｇｅ混晶１１がリセス１０に埋め込まれて、エピタキシャル成長する。深さ５０ｎｍ程度のリセスにエピタキシャル成長したＳｉ−Ｇｅ結晶１１表面は、シリコン基板表面より上方に隆起し、ゲート電極５下方のチャネル領域に有効に圧縮応力を印加する。Ｓｉ−Ｇｅ混晶のＧｅ組成は、好ましくは２０ａｔ％以下である。Ｓｉ−Ｇｅの代わりにＣを添加したＳｉ−Ｇｅ−Ｃをエピタキシャル成長してもよい。格子不整は小さくなるが、安定性を改善できる。Ｃを添加する場合は、Ｇｅ組成は２５％〜３０％とするのが、好ましい。Ｓｉ−Ｇｅ結晶，Ｓｉ−Ｇｅ−Ｃ結晶をまとめて、Ｓｉ−Ｇｅを含む結晶と呼ぶことがある。
【００３８】
図１Ｋに示すように、ＰＭＯＳ領域をホトレジストパターンＰＲ３で覆い、ＮＭＯＳ領域上のＳｉＮ膜７をＣＦ４をエッチングガスとして、異方性ドライエッチングする。図１Ｈ，１Ｉのエッチングで、サイドウォール状のシリコン膜に覆われていない酸化シリコン膜８は除去されており、露出されている窒化シリコン膜７がエッチングされる。酸化シリコン膜８で覆われた窒化シリコン膜７はエッチングされず、酸化シリコン膜８と共に、Ｌ字型に残る。
【００３９】
次に、ＮＭＯＳ領域に対し、絶縁積層をマスクとして、エクステンションＥｘｎより深く、ソース／ドレイン形成不純物を高濃度でイオン注入し、ソース／ドレイン領域Ｓ／Ｄｎを形成する。例えば、Ｐを加速エネルギ１０ｋｅＶ、ドーズ量６ｘ１０１５ｃｍ−２（６Ｅ１５） でイオン注入する。その後、ホトレジストパターンＰＲ３は除去する。例えば１０００℃、２秒以下の急速熱アニール（ＲＴＡ）を行い、短時間にてイオン注入した不純物の活性化処理を行なう。
【００４０】
図１Ｌに示すように、基板全面にＮｉ層を厚さ１５ｎｍ程度スパッタリングで堆積し、３５０℃以下程度の温度にてシリサイド化反応を生じさせ、例えばＨＮＯ３で未反応Ｎｉ層を除去する。ゲート電極上、およびＮＭＯＳ領域ではシリコンのソース／ドレイン領域上、ＰＭＯＳ領域ではＳｉ−Ｇｅエピタキシャル領域１１上にシリサイド層１２が残る。シリサイド層１２の厚さは、２０ｎｍ程度となる。高抵抗で、結晶化しやすいニッケルダイシリサイドを形成しないようにする。
【００４１】
図１Ｍに示すように、基板上に引張真性応力を有する窒化シリコン膜１４を、例えば以下の条件のプラズマＣＶＤにより厚さ１００ｎｍ堆積する。ソースガスとしてＳｉＨ４，ＮＨ３，Ｎ２を用い，成長温度２５０℃〜４５０℃で、成長時の雰囲気圧力は２Ｔｏｒｒ〜５Ｔｏｒｒとする。窒化シリコン膜１４は、犠牲膜を除去し、Ｌ型断面となったサイドウォールスペーサ上に形成されるので、チャネルまでの距離が小さくなり有効に応力を印加できると考えられる。
ＮＭＯＳ領域を覆うホトレジストパターンを形成し、エッチングガスとしてＣＦ４を用いたドライエッチングで、ＰＭＯＳ領域の引張真性応力を有する窒化シリコン膜１４を除去する。その後、ＮＭＯＳ領域を覆うホトレジストパターンを除去する。
【００４２】
図１Ｎに示すように、基板上に圧縮真性応力を有する窒化シリコン膜１５を、例えば以下の条件のプラズマＣＶＤにより厚さ１００ｎｍ堆積する。ソースガスとして有機シラン（オルガノシラン），ＮＨ３，Ｎ２を用い，成長温度２５０℃〜４５０℃で、成長時の雰囲気圧力は２Ｔｏｒｒ〜５Ｔｏｒｒとする。窒化シリコン膜１５は、犠牲膜を除去し、Ｌ型断面となったサイドウォールスペーサ上に形成されるので、チャネルまでの距離が小さくなり有効に応力を印加できると考えられる。
【００４３】
ＰＭＯＳ領域を覆うホトレジストパターンを形成し、エッチングガスとしてＣＦ４を用いたドライエッチングで、ＮＭＯＳ領域の圧縮真性応力を有する窒化シリコン膜１５を除去する。その後、ＰＭＯＳ領域を覆うホトレジストパターンを除去する。
【００４４】
このようにして、ＮＭＯＳ領域は引張応力を有するエッチストッパで覆い、ＰＭＯＳ領域のソース／ドレイン領域にはシリコンより格子定数の大きいＳｉ−Ｇｅを含むエピタキシャル結晶をリセスに埋め込み、ＰＭＯＳ領域表面は圧縮応力を有するエッチストッパで覆うことができる。
【００４５】
図１Ｏに示すように、基板上にプラズマＣＶＤにより酸化シリコン膜１７を堆積し、化学機械研磨（ＣＭＰ）により、表面を平坦化する。酸化シリコン膜１７上に、コンタクト孔に対応する開口を有するホトレジストパターンを形成する。ＣＦ４／Ｎ２混合ガスを用いたドライエッチングにより、酸化シリコン膜１７を貫通し、エッチストッパの窒化シリコン膜１４,１５に達するコンタクトホールを形成する。エッチングガスをＣＦ４に変えて窒化シリコン膜１４,１５をエッチングし、コンタクトホールを完成する。Ｔｉ／ＴｉＮ等をスパッタリングしてバリア層を形成し、ＷＦ６／Ｈ２を用いたＣＶＤによりＷ層を形成して、コンタクトホールに導電性プラグ１８を埋め込む。酸化シリコン膜１７上の不要金属をＣＭＰで除去する。
【００４６】
導電性プラグ１８を覆って、酸化シリコン等の絶縁層１９をＣＶＤで堆積する。絶縁層１９に配線溝をエッチングする。配線溝を形成した基板上に、ＴａＮ等のバリア層、銅シード層をスパッタリングで堆積し、銅層をメッキして、銅配線２０を形成し、絶縁層上の不要金属をＣＭＰで除去する。さらにダマシン銅配線Ｗ１，Ｗ２を埋め込む層間絶縁膜ＩＬ１、ＩＬ２を形成する。ダマシン配線は、上述の工程同様に形成する。層間絶縁膜は、最下層にＳｉＣ，ＳｉＮ，ＳｉＣＮなどの銅拡散防止膜を含む。層間絶縁膜中にＳｉＬＫ（登録商標）等の有機絶縁樹脂、ポラスシリカ膜等を用いることもできる。
【００４７】
第１の実施例内においては、絶縁膜と犠牲膜の積層を形成してゲート電極側壁上にサイドウォールスペーサを形成し、ＰＭＯＳ領域においてはリセスを形成すると共に犠牲膜をエッチングして除去する。リセスを形成すると共に、サイドウォールスペーサを薄くすることができる。エピタキシャル成長後に、サイドウォールスペーサを薄くするためのドライエッチングを行なうと、エピタキシャル層にダメージを導入してしまうが、このようなデメリットも生じない。
【００４８】
窒化膜上に酸化膜を形成することにより、ＮＭＯＳ領域においてもＬ字型のサイドウォールスペーサを形成し、ソース／ドレイン領域Ｓ／Ｄｎをゲート電極から離すことができる。ＰＭＯＳトランジスタのみを作成する場合は、窒化シリコン膜７上の酸化シリコン膜８を省略することもできる。絶縁膜と犠牲膜の積層を形成し、まず犠牲膜を異方性エッチングしてサイドウォールスペーサ状に加工し、エンベロープ領域形成のイオン注入を行い、リセスエッチングと共に犠牲膜をエッチングする。
【００４９】
犠牲膜のエッチングとリセスエッチングを等方性のケミカルエッチングで行ったが、これに限らない。図１Ｈに示す、Ｓｉ基板へのリセス形成工程のシリコンエッチングにおいて、異方性エッチングと等方性エッチングを組み合わせてもよい。例えば、最初にＣＦ４／Ｏ２をエッチングガスとし、圧力２０Ｐａ、アプリケータパワー２００Ｗの通常の異方性ドライエッチングを行い、その後に１０％希釈のＴＭＡＨ（トリメチルアンモニウムハイドライド）による等方性ウェットエッチングを行なってもよい。等方性ケミカルエッチングを行なうことも可能である。異方性ドライエッチング時にはゲート側壁に残渣が残るが、続いて等方性エッチングを行なうことで残渣の完全除去が可能となる。
【００５０】
図２Ａ〜２Ｄは、第２の実施例による半導体装置の製造方法の主要工程を示す半導体基板の断面図である。まず、第１の実施例の図１Ａ〜１Ｃに示す、素子分離、ウェル形成、ゲート電極形成、エクステンション形成の工程を行う。
【００５１】
図２Ａに示すように、ゲート電極を覆って、シリコン基板上にサイドウォールスペーサ形成用の積層構造を堆積する。５００℃〜６００℃程度の温度で、ＣＶＤにより、厚さ３ｎｍ程度の酸化シリコン膜６／厚さ１０ｎｍ〜１５ｎｍ程度の窒化シリコン膜７／厚さ６ｎｍ程度の酸化シリコン膜８を堆積する。この工程までは、第１の実施例同様である。次に、ＳｉＨ４／ＮＨ３をソースガスとしたプラズマＣＶＤ（ＰＥ−ＣＶＤ）により、パワー１００Ｗ〜３００Ｗ，基板温度４００℃〜５００℃で、厚さ１０ｎｍ〜１５ｎｍ程度の窒化シリコン膜２９を堆積する。
【００５２】
図２Ｂに示すように、ＣＦ４をエッチングガスとしてＰＥ−ＣＶＤ窒化シリコン膜２９を異方性ドライエッチングし、ゲート電極側壁にのみサイドウォールスペーサ状に残す。
【００５３】
図２Ｃに示すように、酸化シリコン膜８、窒化シリコン膜７、酸化シリコン膜６を未だエッチしない状態で、ＮＭＯＳ領域をホトレジストパターンＰＲ２で覆う。ＰＭＯＳ領域において、窒化シリコン膜のサイドウォールスペーサ２９をエッチングマスクとして、酸化シリコン膜８、窒化シリコン膜７、酸化シリコン膜６を異方性ドライエッチングし、ゲート電極側壁上にサイドウｘ−ルスペーサを残す。ゲート電極上の絶縁積層も除去される。エッチングガスは、酸化シリコンに対してはＣＦ４／Ｎ２，窒化シリコンに対してはＣＦ４を用いることができる。ＰＭＯＳ領域において、サイドウォ−ルスペーサより外側のシリコン基板表面が露出する。
【００５４】
ＰＭＯＳ領域にＢのイオン注入を行ない、深いｐ型エンベロープ領域Ｅｖｐを形成する。ｐ型エンベロープ領域Ｅｖｐは、後に形成されるヘテロ界面を包む領域である。その後、ホトレジストパターンＰＲ２は除去する。
【００５５】
図２Ｄに示すように、ＰＭＯＳ領域でソース／ドレイン領域が露出したシリコン基板に対し、ＣＦ４／Ｏ２をエッチャントガスとしたケミカルドライエッチングを行なう。例えば、圧力は５０Ｐａ，アプリケータパワーは１００Ｗとする。ケミカルドライエッチングにより、ＰＭＯＳ領域に露出したシリコン表面を、深さ５０ｎｍ程度掘り下げ、Ｓｉ−Ｇｅ混晶をエピタキシャル成長するためのリセス１０を形成する。
【００５６】
ＰＥ−ＣＶＤによる窒化シリコン膜２９は、熱ＣＶＤによる窒化シリコン膜と比べて、対Ｓｉのエッチング選択性が著しく低下する。ケミカルドライエッチングは、シリコンをエッチするのみでなく、ゲート電極側壁上のＰＥ−ＣＶＤ窒化シリコン膜２９も同時にエッチングする。露出している酸化シリコン膜８もエッチングされる。但し、窒化シリコン膜２９の下の酸化シリコン膜８は残す。ＰＭＯＳ領域においては、酸化シリコン膜８とその下の窒化シリコン膜７がＬ字型に残る。側壁部のＰＥ−ＣＶＤ窒化シリコン膜２９は完全に除去される。ＮＭＯＳ領域においては、側壁部のＰＥ−ＣＶＤ窒化シリコン膜２９と露出部の酸化シリコン膜８が除去される。
【００５７】
ＰＥ−ＣＶＤ窒化シリコン膜２９のサイドウォールスペーサが除去され、ゲート電極側壁上のサイドウォールスペーサが薄くなる。ＰＥ−ＣＶＤ窒化シリコン膜２９の厚さ分、３層積層構造の底辺部分が横方向に張り出す。張り出しの長さは、略７ｎｍ以上である。ゲート電極側壁は、酸化シリコン膜８、窒化シリコン膜７、酸化シリコン膜６の絶縁積層によって、絶縁状態を保つ。
【００５８】
その後、エピタキシャル成長の予備工程として、軽くＨＦ処理を行い、シリコン表面の薄い（自然）酸化膜を除去する。酸化シリコン膜８は残す。その後、第１の実施例の図１Ｊ〜１Ｏに対応する工程を行って、半導体装置を完成する。ＮＭＯＳ領域においては、酸化シリコン膜８に覆われた窒化シリコン膜７がＬ字状に残って、薄くされたサイドウォールスペーサを構成する。薄くされたサイドウォールスペーサを覆って、応力を内蔵するエッチストッパが形成される。
【００５９】
以上実施例に沿って、本発明を説明したが、本発明はこれらに限られるものではない。例えば、種々の置換、変更、改良、組み合わせ等が可能なことは、当業者に自明であろう。
以下、本発明の特徴を付記する。
（付記１）
（ａ）シリコン基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
（ｂ）前記ゲート電極を覆って前記シリコン基板上に、エッチング特性の異なる絶縁膜と犠牲膜とを含む積層を形成し、異方性エッチングを行なって前記ゲート電極およびゲート絶縁膜の側壁上にサイドウォールスペーサを形成する工程と、
（ｃ）前記サイドウォールスペーサの両側のシリコン基板に不純物を注入する工程と、
（ｄ）前記シリコン基板をエッチングすると共に、前記サイドウォールスペーサの積層の一部をエッチングし、前記シリコン基板にリセスを形成すると共に、前記サイドウォールスペーサの断面を略Ｌ字状に加工する工程と、
（ｅ）前記リセスにＳｉ−Ｇｅを含む結晶をエピタキシャルに成長する工程と、
（ｆ）前記サイドウォールスペーサを覆って応力を内蔵した絶縁膜を堆積する工程と、を含む半導体装置の製造方法。
（付記２）
前記工程（ｄ）が、前記犠牲膜をエッチングする付記１記載の半導体装置の製造方法。
（付記３）
前記絶縁膜が、ＳｉＮ膜を含む付記１記載の半導体装置の製造方法。
（付記４）
前記絶縁膜が、ＳｉＮ膜とその上に形成した酸化シリコン膜とを含む付記３記載の半導体装置の製造方法。
（付記５）
（ｇ）工程（ｄ）と（ｅ）の間に、ＨＦを用いたウェット処理により、前記リセス表面の酸化膜を除去するが、前記サイドウォールスペーサの酸化シリコン膜は残す工程、
を含む付記４記載の半導体装置の製造方法。
（付記６）
前記犠牲膜がアモルファスＳｉ膜である付記１記載の半導体装置の製造方法。
（付記７）
工程（ｂ）が、５００℃以下の温度で前記アモルファスＳｉ膜をＣＶＤで成膜する工程を含む、付記６記載の半導体装置の製造方法。
（付記８）
前記犠牲膜が、ＳｉＮ膜である付記１記載の半導体装置の製造方法。
（付記９）
工程（ｂ）が、５００℃以下の温度で前記ＳｉＮ膜をプラズマＣＶＤで成膜する工程を含む、付記８記載の半導体装置の製造方法。
（付記１０）
工程（ｆ）は、圧縮応力を有するＳｉＮ膜をプラズマＣＶＤで成膜する付記１記載の半導体装置の製造方法。
（付記１１）
工程（ｄ）が、ＣＦ４とＯ２を含む混合ガスを用いたドライエッチングを行なう付記１記載の半導体装置の製造方法。
（付記１２）
（ａ）シリコン基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
（ｂ）前記ゲート電極を覆って前記シリコン基板上に、ＳｉＮ膜と該ＳｉＮ膜を覆う酸化シリコン膜を含む絶縁膜とアモルファスＳｉまたはＳｉＮの犠牲膜とを含む積層を形成し、異方性エッチングを行なって、前記ゲート電極およびゲート絶縁膜の側壁上にサイドウォールスペーサを形成する工程と、
（ｃ）前記サイドウォールスペーサの両側のシリコン基板に不純物を注入する工程と、
（ｄ）前記シリコン基板をエッチングすると共に、前記サイドウォールスペーサの犠牲膜をエッチングし、酸化シリコン膜でエッチングを停止し、前記シリコン基板にリセスを形成すると共に、前記サイドウォールスペーサの断面を略Ｌ字状に加工する工程と、
（ｅ）前記リセスにＳｉ−Ｇｅを含む結晶をエピタキシャルに成長する工程と、
（ｆ）前記サイドウォールスペーサを覆って応力を内蔵したＳｉＮ膜をプラズマＣＶＤで堆積する工程と、
を含む半導体装置の製造方法。
（付記１３）
工程（ｂ）が、下から酸化シリコン膜、窒化シリコン膜、酸化シリコン膜を積層して前記絶縁膜を形成する付記１２記載の半導体装置の製造方法。
（付記１４）
工程（ｄ）が、ＣＦ４とＯ２を含む混合ガスを用いたドライエッチングを行なう付記１２または１３記載の半導体装置の製造方法。
（付記１５）
（ａ）シリコン基板のＰＭＯＳ領域、ＮＭＯＳ領域にゲート絶縁膜を介してゲート電極を形成する工程と、
（ｂ）前記ゲート電極を覆って、前記シリコン基板上に窒化シリコン膜、その上の酸化シリコン膜を含む絶縁層を形成し、さらに絶縁層の上に犠牲膜を形成する工程と、
（ｃ）犠牲膜を異方性エッチングし、ゲート電極側壁上にのみサイドウォールスペーサ状に残す工程と、
（ｄ）ＮＭＯＳ領域をマスクで覆い、ＰＭＯＳ領域で犠牲膜をエッチングマスクとしてさらに異方性エッチングを行い、絶縁層をパターニングする工程と、
（ｅ）ＮＭＯＳ領域を覆うマスクを除去し、ＰＭＯＳ領域のシリコン面が露出した領域をエッチングしてリセスを形成すると共に、犠牲膜を除去し、犠牲膜に覆われていた酸化シリコン膜は残す工程と、
（ｆ）リセス内に、シリコンより格子定数の大きいＳｉ−Ｇｅを含む結晶をエピタキシャル成長する工程と、
（ｇ）ＮＭＯＳ領域において、酸化シリコン膜に覆われていない窒化シリコン膜を異方性エッチングする工程と、
（ｈ）ＰＭＯＳ領域上に圧縮応力を有する窒化シリコン膜を形成する工程と、
を含む相補型の半導体装置の製造方法。
（付記１６）
前記犠牲膜がシリコン膜であり、前記工程（ｂ）がＣＶＤである付記１５記載の相補型の半導体装置の製造方法。
（付記１７）
前記工程（ｂ）が、
（ｂ−１）ＣＶＤで前記絶縁層を堆積する工程と、
（ｂ−２）プラズマＣＶＤで窒化シリコン膜を前記絶縁層の上に堆積する工程と、
を含む付記１５記載の相補型の半導体装置の製造方法。
（付記１８）
前記工程（ｅ）がＣＦ４／Ｏ２をエッチングガスとしたケミカルドライエッチングで行なわれる付記１５記載の相補型の半導体装置の製造方法。
（付記１９）
前記工程（ｅ）が、異方性ドライエッチングとウエットエッチングで行なわれる付記１５記載の相補型の半導体装置の製造方法。
（付記２０）
前記工程（ｆ）でエピタキシャル成長する層の厚さは、前記リセスの深さより大きく、シリコン基板表面から隆起する付記１５記載の相補型の半導体装置の製造方法。
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
（ａ）シリコン基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
（ｂ）前記ゲート電極を覆って前記シリコン基板上に、エッチング特性の異なる絶縁膜と犠牲膜とを含む積層を形成し、異方性エッチングを行なって前記ゲート電極およびゲート絶縁膜の側壁上にサイドウォールスペーサを形成する工程と、
（ｃ）前記サイドウォールスペーサの両側のシリコン基板に不純物を注入する工程と、
（ｄ）前記シリコン基板をエッチングすると共に、前記サイドウォールスペーサの積層の一部をエッチングし、前記シリコン基板にリセスを形成すると共に、前記サイドウォールスペーサの断面を略Ｌ字状に加工する工程と、
（ｅ）前記リセスにＳｉ−Ｇｅを含む結晶をエピタキシャルに成長する工程と、
（ｆ）前記サイドウォールスペーサを覆って応力を内蔵した絶縁膜を堆積する工程と、を含む半導体装置の製造方法。
【請求項２】
前記工程（ｄ）が、前記犠牲膜をエッチングする請求項１記載の半導体装置の製造方法。
【請求項３】
前記絶縁膜が、ＳｉＮ膜を含む請求項１記載の半導体装置の製造方法。
【請求項４】
前記絶縁膜が、ＳｉＮ膜とその上に形成した酸化シリコン膜とを含む請求項３記載の半導体装置の製造方法。
【請求項５】
前記犠牲膜がアモルファスＳｉ膜である請求項１記載の半導体装置の製造方法。
【請求項６】
前記犠牲膜が、ＳｉＮ膜である請求項１記載の半導体装置の製造方法。
【請求項７】
工程（ｄ）が、ＣＦ４とＯ２を含む混合ガスを用いたドライエッチングを行なう請求項１記載の半導体装置の製造方法。
【請求項８】
（ａ）シリコン基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
（ｂ）前記ゲート電極を覆って前記シリコン基板上に、ＳｉＮ膜と該ＳｉＮ膜を覆う酸化シリコン膜を含む絶縁膜とアモルファスＳｉまたはＳｉＮの犠牲膜とを含む積層を形成し、異方性エッチングを行なって、前記ゲート電極およびゲート絶縁膜の側壁上にサイドウォールスペーサを形成する工程と、
（ｃ）前記サイドウォールスペーサの両側のシリコン基板に不純物を注入する工程と、
（ｄ）前記シリコン基板をエッチングすると共に、前記サイドウォールスペーサの犠牲膜をエッチングし、酸化シリコン膜でエッチングを停止し、前記シリコン基板にリセスを形成すると共に、前記サイドウォールスペーサの断面を略Ｌ字状に加工する工程と、
（ｅ）前記リセスにＳｉ−Ｇｅを含む結晶をエピタキシャルに成長する工程と、
（ｆ）前記サイドウォールスペーサを覆って応力を内蔵したＳｉＮ膜をプラズマＣＶＤで堆積する工程と、
を含む半導体装置の製造方法。
【請求項９】
工程（ｂ）が、下から酸化シリコン膜、窒化シリコン膜、酸化シリコン膜を積層して前記絶縁膜を形成する請求項８記載の半導体装置の製造方法。
【請求項１０】
（ａ）シリコン基板のＰＭＯＳ領域、ＮＭＯＳ領域にゲート絶縁膜を介してゲート電極を形成する工程と、
（ｂ）前記ゲート電極を覆って、前記シリコン基板上に窒化シリコン膜、その上の酸化シリコン膜を含む絶縁層を形成し、さらに絶縁層の上に犠牲膜を形成する工程と、
（ｃ）犠牲膜を異方性エッチングし、ゲート電極側壁上にのみサイドウォールスペーサ状に残す工程と、
（ｄ）ＮＭＯＳ領域をマスクで覆い、ＰＭＯＳ領域で犠牲膜をエッチングマスクとしてさらに異方性エッチングを行い、絶縁層をパターニングする工程と、
（ｅ）ＮＭＯＳ領域を覆うマスクを除去し、ＰＭＯＳ領域のシリコン面が露出した領域をエッチングしてリセスを形成すると共に、犠牲膜を除去し、犠牲膜に覆われていた酸化シリコン膜は残す工程と、
（ｆ）リセス内に、シリコンより格子定数の大きいＳｉ−Ｇｅを含む結晶をエピタキシャル成長する工程と、
（ｇ）ＮＭＯＳ領域において、酸化シリコン膜に覆われていない窒化シリコン膜を異方性エッチングする工程と、
（ｈ）ＰＭＯＳ領域上に圧縮応力を有する窒化シリコン膜を形成する工程と、
を含む相補型の半導体装置の製造方法。
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１−１】
2008139509.tif 000008
【図１−２】
2008139509.tif 000009
【図１−３】
2008139509.tif 000010
【図１−４】
2008139509.tif 000011
【図２】
2008139509.tif 000012
【国際調査報告】
2008139509.tif 000013
2008139509.tif 000014
2008139509.tif 000015
2008139509.tif 000016