(57)【要約】  ΔΣ型変調器（１３）の少なくともいずれか１箇所の積分器の出力と所定の値とを比較しオーバーフロー検出信号を出力するオーバーフロー検出回路（５）と、前記オーバーフロー検出信号に基づき、前記積分器の出力が正常範囲外となる頻度であるオーバーフロー頻度値を算出し、該オーバーフロー頻度値を出力するオーバーフロー頻度算出回路（６）と、前記オーバーフロー頻度値に基づき、前記ΔΣ型変調器（１３）が発振状態であるかを判定する発振判定回路（７）と、前記発振判定回路（７）により前記ΔΣ型変調器が発振状態であると判定された場合、前記ΔΣ型変調器（１３）の発振を収める発振停止回路（８）とを備え、積分器の出力が正常範囲外にある頻度を求めることにより、積分器の出力がノイズなどにより一時的に正常範囲外になっているのか、または発振して正常範囲外になっているのか特定し、発振している場合のみΔΣ型変調器（１３）の発振を収める。
2008044725.tif 000002
【特許請求の範囲】
【請求項１】
積分器の出力信号を量子化する量子化器を有するΔΣ型変調器と、
ΔΣ型変調器の少なくともいずれか１箇所の積分器の出力と所定の値とを比較しオーバーフロー検出信号を出力するオーバーフロー検出回路と、
前記オーバーフロー検出信号に基づき、前記積分器の出力が正常範囲外となる頻度であるオーバーフロー頻度値を算出し、該オーバーフロー頻度値を出力するオーバーフロー頻度算出回路と、
前記オーバーフロー頻度値に基づき、前記ΔΣ型変調器が発振状態であるかを判定する発振判定回路と、
前記発振判定回路により前記ΔΣ型変調器が発振状態であると判定された場合、前記ΔΣ型変調器の発振を収める発振停止回路と、を備えた、
ことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記オーバーフロー検出回路は、前記ΔΣ型変調器の出力信号がマルチビットの際、前記ΔΣ型変調器の量子化器の出力信号を所定の値と比較し、オーバーフロー検出信号を出力する、
ことを特徴とする半導体装置。
【請求項３】
請求項１または２のいずれかに記載の半導体装置において、
前記オーバーフロー検出回路の所定の値は、可変である、
ことを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記オーバーフロー頻度算出回路は、オーバーフロー検出信号を積分し、オーバーフロー頻度値を出力する、
ことを特徴とする半導体装置。
【請求項５】
請求項１または４のいずれかに記載の半導体装置において、
前記オーバーフロー頻度算出回路は、一定期間内のオーバーフロー検出信号を検出する回数をカウントし、カウント値をオーバーフロー頻度値として出力する、
ことを特徴とする半導体装置。
【請求項６】
請求項１または４のいずれかに記載の半導体装置において、
前記発振判定回路は、前記オーバーフロー頻度値と閾値を比較して、オーバーフロー頻度値が閾値以上になる場合が連続する回数が規定回数以上になった場合に、前記ΔΣ型変調器が発振状態であると判定する、
ことを特徴とする半導体装置。
【請求項７】
請求項１または４のいずれかに記載の半導体装置において、
オーバーフロー頻度値を算出する期間、及び前記発振判定回路の閾値は、可変である、
ことを特徴とする半導体装置。
【請求項８】
請求項１記載の半導体装置において、
前記オーバーフロー頻度算出回路は、ローパスフィルタである、
ことを特徴とする半導体装置。
【請求項９】
請求項１記載の半導体装置において、
前記発振判定回路は、前記オーバーフロー頻度値とあらかじめ決められた値と比較するコンパレータである、
ことを特徴とする半導体装置。
【請求項１０】
請求項１記載の半導体装置において、
前記発振停止回路は、ソフトウェアである、
ことを特徴とする半導体装置。
【請求項１１】
請求項１記載の半導体装置において、
前記発振停止回路は、ハードウェアである、
ことを特徴とする半導体装置。
【請求項１２】
請求項１記載の半導体装置において、
前記発振停止回路は、ソフトウェア／ハードウェアの切り換えが出来る、
ことを特徴とする半導体装置。
【請求項１３】
請求項１記載の半導体装置において、
前記発振停止回路は、ΔΣ型変調器の積分器を初期化する、
ことを特徴とする半導体装置。
【請求項１４】
請求項１記載の半導体装置において、
前記発振停止回路は、ΔΣ型変調器の積分器の乗数を変更する、
ことを特徴とする半導体装置。
【請求項１５】
請求項１記載の半導体装置において、
前記発振を停止回路は、ΔΣ型変調器の積分器の出力範囲を狭くする、
ことを特徴とする半導体装置。
【請求項１６】
請求項４記載の半導体装置において、
前記発振判定回路は、前記オーバーフロー頻度値とあらかじめ決められた値と比較するコンパレータであり、前記発振停止回路は、ΔΣ型変調器の積分器を初期化する、
ことを特徴とする半導体装置。
【請求項１７】
請求項１ないし１６のいずれかに記載の半導体装置において、
前記ΔΣ型変調器は、Ｄ／Ａである、
ことを特徴とする半導体装置。
【請求項１８】
請求項１ないし１６のいずれかに記載の半導体装置において、
前記ΔΣ型変調器は、Ａ／Ｄである、
ことを特徴とする半導体装置。
【請求項１９】
請求項１７または１８のいずれかに記載の半導体装置において、
前記オーバーフロー検出回路は、起動直後または発振を収めた後、ΔΣ型変調器が安定になるまで、オーバーフロー検出信号を出力しない、
ことを特徴とする半導体装置。
【請求項２０】
請求項１７または１８のいずれかに記載の半導体装置において、
前記オーバーフロー頻度算出回路は、起動直後または発振を収めた後、ΔΣ型変調器が安定になるまで、オーバーフロー頻度値を出力しない、
ことを特徴とする半導体装置。
【請求項２１】
請求項１７または１８のいずれかに記載の半導体装置において、
前記発振判定回路は、起動直後または発振を収めた後、ΔΣ型変調器が安定になるまで、ΔΣ型変調器が発振状態であると判定しない、
ことを特徴とする半導体装置。
【請求項２２】
請求項１７または１８のいずれかに記載の半導体装置において、
前記発振停止回路は、起動直後または発振を収めた後、ΔΣ型変調器が安定になるまで、発振を収めない、
ことを特徴とする半導体装置。
【請求項２３】
請求項１９〜２２のいずれかに記載の半導体装置を有する半導体システムにおいて、
前記半導体装置から出力されるデータを処理する信号処理回路をさらに備え、
前記信号処理回路は、前記発振判定回路によりΔΣ型変調器が発振状態であると判定された場合、前記ΔΣ型変調器の出力を調整し、該出力をフェードアウトまたはオフする、
ことを特徴とする半導体システム。
【請求項２４】
請求項１９〜２２のいずれかに記載の半導体装置を有する半導体システムにおいて、
前記半導体装置内のΔΣ型変調器に、入力振幅を調整してデータを出力する入力振幅制限回路をさらに備え、
前記入力振幅制限回路は、前記発振判定回路によりΔΣ型変調器が発振状態であると判定された場合、前記ΔΣ型変調器の入力振幅を調整する、
ことを特徴とする半導体システム。
【請求項２５】
請求項２３または２４のいずれかに記載の半導体システムにおいて、
オーバーフロー頻度値に基づき、ΔΣ型変調器が発振間際の状態であるかを判定する発振間際判定回路を備え、
前記オーバーフロー検出回路の所定の値を、発振が検出されないときの基準値の範囲内の値に変更し、前記オーバーフロー検出回路によりΔΣ型変調器の積分器の出力と前記変更した所定の値とを比較し出力されたオーバーフロー検出信号に基づき、前記オーバーフロー頻度算出回路によりオーバーフロー頻度値を算出し、前記発振間際判定回路によりΔΣ型変調器の発振間際の状態を検出する、
ことを特徴とする半導体システム。
【請求項２６】
請求項２３または２４のいずれかに記載の半導体システムにおいて、
オーバーフロー頻度値に基づき、ΔΣ型変調器が発振間際の状態であるかを判定する発振間際判定回路を備え、
前記発振間際判定回路の判定基準値を、発振が検出されないときの基準値の範囲内の値に変更し、前記発振間際判定回路により、オーバーフロー頻度値と前記変更した判定基準値を比較し、ΔΣ型変調器の発振間際の状態を検出する、
ことを特徴とする半導体システム。
【請求項２７】
オーバーフロー検出信号を出力するΔΣ型Ａ／Ｄ変換器と、
前記オーバーフロー検出信号を積分することにより前記ΔΣ型Ａ／Ｄ変換器の発振状態を検出する発振検出回路とを備え、
前記発振検出回路は、
一定期間内に前記オーバーフロー検出信号を検出する回数をカウントし、カウント値を出力するカウント回路と、
前記カウント値と閾値を比較して、一定期間内のオーバーフロー検出回数が閾値以上の場合に前記ΔΣ型Ａ／Ｄ変換器が発振状態であると判断し、発振検出信号を有効にして出力する比較回路と、
前記発振検出信号が入力され、前記ΔΣ型Ａ／Ｄ変換器をリセットするハードリセット信号を生成するリセット生成回路とを有し、
前記発振検出回路が前記ΔΣ型Ａ／Ｄ変換器が発振状態であることを検出した場合に、前記発振検出回路が前記ΔΣ型Ａ／Ｄ変換器をリセットする、
ことを特徴とする半導体装置。
【請求項２８】
オーバーフロー検出信号を出力するΔΣ型Ａ／Ｄ変換器と、
前記オーバーフロー検出信号を積分することにより前記ΔΣ型Ａ／Ｄ変換器の発振状態を検出する発振検出回路と、
前記発振検出回路から出力される発振検出モニタ信号に基づいて前記ΔΣ型Ａ／Ｄ変換器をリセットするコマンドを送信するマイクロコンピュータとを備え、
前記発振検出回路は、
一定期間内に前記オーバーフロー検出信号を検出する回数をカウントし、カウント値を出力するカウント回路と、
前記カウント値と閾値を比較して、一定期間内のオーバーフロー検出回数が閾値以上の場合に前記ΔΣ型Ａ／Ｄ変換器が発振状態であると判断し、発振検出情報を保持する発振検出モニタ信号を前記マイクロコンピュータに出力する比較回路とを有し、
前記発振検出回路が前記ΔΣ型Ａ／Ｄ変換器が発振状態であることを検出した場合に、前記マイクロコンピュータが前記ΔΣ型Ａ／Ｄ変換器をリセットする、
ことを特徴とする半導体装置。
【請求項２９】
オーバーフロー検出信号を出力するΔΣ型Ａ／Ｄ変換器と、
前記オーバーフロー検出信号を積分することにより前記ΔΣ型Ａ／Ｄ変換器の発振状態を検出する発振検出回路と、
前記発振検出回路から出力される発振検出モニタ信号に基づいて前記ΔΣ型Ａ／Ｄ変換器をリセットするコマンドを送信するマイクロコンピュータと、
前記発振検出回路、または前記マイクロコンピュータのいずれにより、前記ΔΣ型Ａ／Ｄ変換器をリセットするかを選択するリセット選択回路とを備え、
前記発振検出回路は、
一定期間内に前記オーバーフロー検出信号を検出する回数をカウントし、カウント値を出力するカウント回路と、
前記カウント値と閾値を比較して、一定期間内のオーバーフロー検出回数が閾値以上の場合に前記ΔΣ型Ａ／Ｄ変換器が発振状態であると判断し、発振検出信号を有効にして出力、及び発振検出情報を保持する発振検出モニタ信号を前記マイクロコンピュータに出力する比較回路と、
前記発振検出信号が入力され、前記ΔΣ型Ａ／Ｄ変換器をリセットするハードリセット信号を出力するリセット生成回路とを有し、
前記発振検出回路が前記ΔΣ型Ａ／Ｄ変換器が発振状態であることを検出した場合に、前記リセット選択回路により、前記マイクロコンピュータから設定されるΔΣ型Ａ／Ｄ変換器用ハードリセット有効設定に基づいて、前記発振検出回路が前記ΔΣ型Ａ／Ｄ変換器をリセットするか、または前記マイクロコンピュータが前記ΔΣ型Ａ／Ｄ変換器をリセットするかを選択する、
ことを特徴とする半導体装置。
【請求項３０】
オーバーフロー検出信号を出力するΔΣ型Ａ／Ｄ変換器と、
前記オーバーフロー検出信号を積分することにより前記ΔΣ型Ａ／Ｄ変換器の発振状態を検出する発振検出回路とを備え、
前記発振検出回路は、
前記ΔΣ型Ａ／Ｄ変換器が安定するまで待った後の一定期間内に前記オーバーフロー検出信号を検出する回数をカウントし、カウント値を出力するカウント回路と、
前記カウント値と閾値を比較して、前記ΔΣ型Ａ／Ｄ変換器が安定するまで待った後の一定期間内のオーバーフロー検出回数が閾値以上の場合に前記ΔΣ型Ａ／Ｄ変換器が発振状態であると判断し、発振検出信号を有効にして出力する比較回路と、
前記発振検出信号が入力され、前記ΔΣ型Ａ／Ｄ変換器をリセットするハードリセット信号を生成するリセット生成回路とを有し、
前記発振検出回路が前記ΔΣ型Ａ／Ｄ変換器が発振状態であることを検出した場合に、前記発振検出回路が前記ΔΣ型Ａ／Ｄ変換器をリセットする、
ことを特徴とする半導体装置。
【請求項３１】
オーバーフロー検出信号を出力するΔΣ型Ａ／Ｄ変換器と、
前記オーバーフロー検出信号を積分することにより前記ΔΣ型Ａ／Ｄ変換器の発振状態を検出する発振検出回路と、
前記発振検出回路から出力される発振検出モニタ信号に基づいて前記ΔΣ型Ａ／Ｄ変換器をリセットするコマンドを送信するマイクロコンピュータとを備え、
前記発振検出回路は、
前記ΔΣ型Ａ／Ｄ変換器が安定するまで待った後の一定期間内に前記オーバーフロー検出信号を検出する回数をカウントし、カウント値を出力するカウント回路と、
前記カウント値と閾値を比較して、前記ΔΣ型Ａ／Ｄ変換器が安定するまで待った後の一定期間内のオーバーフロー検出回数が閾値以上の場合に前記ΔΣ型Ａ／Ｄ変換器が発振状態であると判断し、発振検出情報を保持する発振検出モニタ信号を前記マイクロコンピュータに出力する比較回路とを有し、
前記発振検出回路が前記ΔΣ型Ａ／Ｄ変換器が発振状態であることを検出した場合に、前記マイクロコンピュータが前記ΔΣ型Ａ／Ｄ変換器をリセットする、
ことを特徴とする半導体装置。
【請求項３２】
オーバーフロー検出信号を出力するΔΣ型Ａ／Ｄ変換器と、
前記オーバーフロー検出信号を積分することにより前記ΔΣ型Ａ／Ｄ変換器の発振状態を検出する発振検出回路と、
前記発振検出回路から出力される発振検出モニタ信号に基づいて前記ΔΣ型Ａ／Ｄ変換器をリセットするコマンドを送信するマイクロコンピュータと、
前記発振検出回路、または前記マイクロコンピュータのいずれにより、前記ΔΣ型Ａ／Ｄ変換器をリセットするかを選択するリセット選択回路とを備え、
前記発振検出回路は、
前記ΔΣ型Ａ／Ｄ変換器が安定するまで待った後の一定期間内に前記オーバーフロー検出信号を検出する回数をカウントし、カウント値を出力するカウント回路と、
前記カウント値と閾値を比較して、前記ΔΣ型Ａ／Ｄ変換器が安定するまで待った後の一定期間内のオーバーフロー検出回数が閾値以上の場合に前記ΔΣ型Ａ／Ｄ変換器が発振状態であると判断し、発振検出信号を有効にして出力、及び発振検出情報を保持する発振検出モニタ信号を前記マイクロコンピュータに出力する比較回路と、
前記発振検出信号が入力され、前記ΔΣ型Ａ／Ｄ変換器をリセットするハードリセット信号を出力するリセット生成回路とを有し、
前記発振検出回路が前記ΔΣ型Ａ／Ｄ変換器が発振状態であることを検出した場合に、前記リセット選択回路により、前記マイクロコンピュータから設定されるΔΣ型Ａ／Ｄ変換器用ハードリセット有効設定に基づいて、前記発振検出回路が前記ΔΣ型Ａ／Ｄ変換器をリセットするか、または前記マイクロコンピュータが前記ΔΣ型Ａ／Ｄ変換器をリセットするかを選択する、
ことを特徴とする半導体装置。
【請求項３３】
オーバーフロー検出信号を出力するΔΣ型Ａ／Ｄ変換器と、
前記オーバーフロー検出信号を積分することにより前記ΔΣ型Ａ／Ｄ変換器の発振状態を検出する発振検出回路とを備え、
前記発振検出回路は、
一定期間内に前記オーバーフロー検出信号を検出する回数をカウントし、カウント値を出力するカウント回路と、
前記カウント値と閾値を比較して、一定期間内のオーバーフロー検出回数が閾値以上になる場合が連続する回数が規定回数以上になった場合に前記ΔΣ型Ａ／Ｄ変換器が発振状態であると判断し、発振検出信号を有効にして出力する比較回路と、
前記発振検出信号が入力され、前記ΔΣ型Ａ／Ｄ変換器をリセットするハードリセット信号を生成するリセット生成回路とを有し、
前記発振検出回路が前記ΔΣ型Ａ／Ｄ変換器が発振状態であることを検出した場合に前記発振検出回路が前記ΔΣ型Ａ／Ｄ変換器をリセットする、
ことを特徴とする半導体装置。
【請求項３４】
オーバーフロー検出信号を出力するΔΣ型Ａ／Ｄ変換器と、
前記オーバーフロー検出信号を積分することにより前記ΔΣ型Ａ／Ｄ変換器の発振状態を検出する発振検出回路と、
前記発振検出回路から出力される発振検出モニタ信号に基づいて前記ΔΣ型Ａ／Ｄ変換器をリセットするコマンドを送信するマイクロコンピュータとを備え、
前記発振検出回路は、
一定期間内に前記オーバーフロー検出信号を検出する回数をカウントし、カウント値を出力するカウント回路と、
前記カウント値と閾値を比較して、一定期間内のオーバーフロー検出回数が閾値以上になる場合が連続する回数が規定回数以上になった場合に前記ΔΣ型Ａ／Ｄ変換器が発振状態であると判断し、発振検出情報を保持する発振検出モニタ信号を前記マイクロコンピュータに出力する比較回路とを有し、
前記発振検出回路が前記ΔΣ型Ａ／Ｄ変換器が発振状態であることを検出した場合に、前記マイクロコンピュータが前記ΔΣ型Ａ／Ｄ変換器をリセットする、
ことを特徴とする半導体装置。
【請求項３５】
オーバーフロー検出信号を出力するΔΣ型Ａ／Ｄ変換器と、
前記オーバーフロー検出信号を積分することにより前記ΔΣ型Ａ／Ｄ変換器の発振状態を検出する発振検出回路と、
前記発振検出回路から出力される発振検出モニタ信号に基づいて前記ΔΣ型Ａ／Ｄ変換器をリセットするコマンドを送信するマイクロコンピュータと、
前記発振検出回路、または前記マイクロコンピュータのいずれかにより、前記ΔΣ型Ａ／Ｄ変換器をリセットするかを選択するリセット選択回路とを備え、
前記発振検出回路は、
一定期間内に前記オーバーフロー検出信号を検出する回数をカウントし、カウント値を出力するカウント回路と、
前記カウント値と閾値を比較して、一定期間内のオーバーフロー検出回数が閾値以上になる場合が連続する回数が規定回数以上になった場合に前記ΔΣ型Ａ／Ｄ変換器が発振状態であると判断し、発振検出信号を有効にして出力、及び発振検出情報を保持する発振検出モニタ信号を前記マイクロコンピュータに出力する比較回路と、
前記発振検出信号が入力され、前記ΔΣ型Ａ／Ｄ変換器をリセットするハードリセット信号を出力するリセット生成回路とを有し、
前記発振検出回路が前記ΔΣ型Ａ／Ｄ変換器が発振状態であることを検出した場合に、前記リセット選択回路により、前記マイクロコンピュータから設定されるΔΣ型Ａ／Ｄ変換器用ハードリセット有効設定に基づいて、前記発振検出回路が前記ΔΣ型Ａ／Ｄ変換器をリセットするか、または前記マイクロコンピュータが前記ΔΣ型Ａ／Ｄ変換器をリセットするかを選択する、
ことを特徴とする半導体装置。
【請求項３６】
オーバーフロー検出信号を出力するΔΣ型Ａ／Ｄ変換器と、
前記オーバーフロー検出信号を積分することにより前記ΔΣ型Ａ／Ｄ変換器の発振状態を検出する発振検出回路とを備え、
前記発振検出回路は、
前記ΔΣ型Ａ／Ｄ変換器が安定するまで待った後の一定期間内に前記オーバーフロー検出信号を検出する回数をカウントし、カウント値を出力するカウント回路と、
前記カウント値と閾値を比較して、前記ΔΣ型Ａ／Ｄ変換器が安定するまで待った後の一定期間内のオーバーフロー検出回数が閾値以上になる場合が連続する回数が規定回数以上になった場合に前記ΔΣ型Ａ／Ｄ変換器が発振状態であると判断し、発振検出信号を有効にして出力する比較回路と、
前記発振検出信号が入力され、前記ΔΣ型Ａ／Ｄ変換器をリセットするハードリセット信号を生成するリセット生成回路とを有し、
前記発振検出回路が前記ΔΣ型Ａ／Ｄ変換器が発振状態であることを検出した場合に前記発振検出回路が前記ΔΣ型Ａ／Ｄ変換器をリセットする、
ことを特徴とする半導体装置。
【請求項３７】
オーバーフロー検出信号を出力するΔΣ型Ａ／Ｄ変換器と、
前記オーバーフロー検出信号を積分することにより前記ΔΣ型Ａ／Ｄ変換器の発振状態を検出する発振検出回路と、
前記発振検出回路から出力される前記発振検出モニタ信号に基づいて前記ΔΣ型Ａ／Ｄ変換器をリセットするコマンドを送信するマイクロコンピュータとを備え、
前記発振検出回路は、
前記ΔΣ型Ａ／Ｄ変換器が安定するまで待った後の一定期間内に前記オーバーフロー検出信号を検出する回数をカウントし、カウント値を出力するカウント回路と、
前記カウント値と閾値を比較して、前記ΔΣ型Ａ／Ｄ変換器が安定するまで待った後の一定期間内のオーバーフロー検出回数が閾値以上になる場合が連続する回数が規定回数以上になった場合に前記ΔΣ型Ａ／Ｄ変換器が発振状態であると判断し、発振検出情報を保持する発振検出モニタ信号を前記マイクロコンピュータに出力する比較回路とを有し、
前記発振検出回路が前記ΔΣ型Ａ／Ｄ変換器が発振状態であることを検出した場合に、前記マイクロコンピュータが前記ΔΣ型Ａ／Ｄ変換器をリセットする、
ことを特徴とする半導体装置。
【請求項３８】
オーバーフロー検出信号を出力するΔΣ型Ａ／Ｄ変換器と、
前記オーバーフロー検出信号を積分することにより前記ΔΣ型Ａ／Ｄ変換器の発振状態を検出する発振検出回路と、
前記発振検出回路から出力される発振検出モニタ信号に基づいて前記ΔΣ型Ａ／Ｄ変換器をリセットするコマンドを送信するマイクロコンピュータと、
前記発振検出回路、または前記マイクロコンピュータのいずれにより、前記ΔΣ型Ａ／Ｄ変換器をリセットするかを選択するリセット選択回路とを備え、
前記発振検出回路は、
前記ΔΣ型Ａ／Ｄ変換器が安定するまで待った後の一定期間内に前記オーバーフロー検出信号を検出する回数をカウントし、カウント値を出力するカウント回路と、
前記カウント値と閾値を比較して、前記ΔΣ型Ａ／Ｄ変換器が安定するまで待った後の一定期間内のオーバーフロー検出回数が閾値以上になる場合が連続する回数が規定回数以上になった場合に前記ΔΣ型Ａ／Ｄ変換器が発振状態であると判断し、発振検出信号を有効にして出力、及び発振検出情報を保持する発振検出モニタ信号を前記マイクロコンピュータに出力する比較回路と、
前記発振検出信号が入力され、前記ΔΣ型Ａ／Ｄ変換器をリセットするハードリセット信号を出力するリセット生成回路とを有し、
前記発振検出回路が前記ΔΣ型Ａ／Ｄ変換器が発振状態であることを検出した場合に、前記リセット選択回路により、前記マイクロコンピュータから設定されるΔΣ型Ａ／Ｄ変換器用ハードリセット有効設定に基づいて、前記発振検出回路が前記ΔΣ型Ａ／Ｄ変換器をリセットするか、または前記マイクロコンピュータが前記ΔΣ型Ａ／Ｄ変換器をリセットするかを選択する、
ことを特徴とする半導体装置。
【請求項３９】
請求項２７ないし２９のいずれかに記載の半導体装置において、
前記発振検出回路に発振検出条件設定コマンドを送信するマイクロコンピュータを備え、
前記発振検出回路は、前記マイクロコンピュータから出力される発振検出周期設定に基づいて一定期間内の前記オーバーフロー検出信号の検出回数をカウントした結果を、前記マイクロコンピュータから出力される発振検出閾値設定と比較することにより、前記ΔΣ型Ａ／Ｄ変換器が発振状態であるか否かを判断する、
ことを特徴とする半導体装置。
【請求項４０】
請求項３０ないし３２のいずれかに記載の半導体装置において、
前記発振検出回路に発振検出条件設定コマンドを送信するマイクロコンピュータを備え、
前記発振検出回路は、前記マイクロコンピュータから出力されるΔΣ型Ａ／Ｄ変換器安定待ち設定に基づいてΔΣ型Ａ／Ｄ変換器が安定するまで待った後、前記マイクロコンピュータから出力される発振検出周期設定に基づいて一定期間内の前記オーバーフロー検出信号の検出回数をカウントした結果を、前記マイクロコンピュータから出力される発振検出閾値設定と比較することにより、前記ΔΣ型Ａ／Ｄ変換器が発振状態であるか否かを判断する、
ことを特徴とする半導体装置。
【請求項４１】
請求項３３ないし３５のいずれかに記載の半導体装置において、
前記発振検出回路に発振検出条件設定コマンドを送信するマイクロコンピュータを備え、
前記発振検出回路は、前記マイクロコンピュータから出力される発振検出周期設定に基づいて一定期間内の前記オーバーフロー検出信号の検出回数をカウントした結果が、前記マイクロコンピュータから出力される発振検出閾値設定より大きい場合が、前記マイクロコンピュータから出力される発振検出連続回数設定以上連続した場合に、ΔΣ型Ａ／Ｄ変換器が発振状態であると判断する、
ことを特徴とする半導体装置。
【請求項４２】
請求項３６ないし３８のいずれかに記載の半導体装置において、
前記発振検出回路に発振検出条件設定コマンドを送信するマイクロコンピュータを備え、
前記発振検出回路は、前記マイクロコンピュータから出力されるΔΣ型Ａ／Ｄ変換器安定待ち設定に基づいてΔΣ型Ａ／Ｄ変換器が安定するまで待った後、前記マイクロコンピュータから出力される発振検出周期設定に基づいて一定期間内の前記オーバーフロー検出信号の検出回数をカウントした結果が、前記マイクロコンピュータから出力される発振検出閾値設定より大きい場合が、前記マイクロコンピュータから出力される発振検出連続回数設定以上連続した場合に、ΔΣ型Ａ／Ｄ変換器が発振状態であると判断する、
ことを特徴とする半導体装置。
【請求項４３】
請求項２７ないし４２のいずれかに記載の半導体装置を有する半導体システムであって、
前記半導体装置から出力されるデータを処理する信号処理回路をさらに備え、
前記信号処理回路は、前記半導体装置からΔΣ型Ａ／Ｄ変換器のリセット信号が入力され、前記ΔΣ型Ａ／Ｄ変換器がリセットされる場合に前記データのフェードアウト処理を行う、
ことを特徴とする半導体システム。
【請求項４４】
請求項２８、２９、３１、３２、３４、３５、３７、３８、３９ないし４２のいずれかに記載の半導体装置を有する半導体システムであって、
前記半導体装置内のΔΣ型Ａ／Ｄ変換器に、入力振幅を調整してデータを出力する入力振幅制限回路をさらに備え、
前記半導体装置内のマイクロコンピュータは、発振検出モニタ信号を確認し、前記ΔΣ型Ａ／Ｄ変換器が発振状態である場合に、前記入力振幅制限回路にΔΣ型Ａ／Ｄ変換器の発振確認コマンドを送信し、
前記入力振幅制限回路は、前記ΔΣ型Ａ／Ｄ変換器が発振状態である場合は前記データの入力振幅を小さくしてデータを出力する、
ことを特徴とする半導体システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はΔΣ型変調器の発振状態を適切に検出する半導体装置及び半導体システムに関する。
【背景技術】
【０００２】
従来のΔΣ型変調器を搭載する半導体装置及び半導体システムは、ΔΣ型変調器が出力するオーバーフロー検出信号をマイクロコンピュータ（以降、マイコンと呼ぶ）等が確認してΔΣ型変調器の内部状態をリセットすることにより、ΔΣ型変調器を発振状態から復帰させている（例えば、特許文献１参照）。【０００３】
以下、従来のΔΣ型変調器を搭載する半導体装置について説明する。【０００４】
図１９は、従来のΔΣ型Ａ／Ｄ変換器を搭載する半導体装置の構成を示すブロック図である。【０００５】
従来のΔΣ型Ａ／Ｄ変換器を搭載する半導体装置は、入力アナログデータＡをデジタルデータＢに変換するΔΣ型Ａ／Ｄ変換器１００と、ΔΣ型Ａ／Ｄ変換器１００が出力するオーバーフロー検出信号Ｃを確認してΔΣ型Ａ／Ｄ変換器１００をリセットするΔΣ型Ａ／Ｄ変換器ソフトリセット設定Ｄのコマンドを発行するマイコン１０１とを有している。【０００６】
ΔΣ型Ａ／Ｄ変換器１００は、積分器を縦続接続して２次以上のΔΣ変換する場合、大入力信号に対して、あるいはステップ状に急峻に変化する入力信号に対して回路の内部状態が発振する場合がある。このような場合、ΔΣ型Ａ／Ｄ変換器１００においては、ひとたび発振が発生するとその振幅が次第に大きくなり、限られた電源電圧によって駆動されているオペアンプ等の回路素子が線形な正常動作ができなくなり、動作精度が失われ、正常なＡ／Ｄ変換ができなくなる。また、発振開始後入力信号が正常値に戻っても、ΔΣ型Ａ／Ｄ変換器１００は発振を継続してしまうこともあり、この場合、発振を検出して内部状態をリセットする必要がある。そのため、ΔΣ型Ａ／Ｄ変換器１００は積分器の出力と設定されたコンパレータ閾値とを比較しオーバーフロー検出信号Ｃをマイコン１０１へ出力して、ΔΣ型Ａ／Ｄ変換器１００においてオーバーフローが起きていることを知らせることができるようにしている。マイコン１０１はオーバーフロー検出信号Ｃを確認して、ΔΣ型Ａ／Ｄ変換器１００においてオーバーフローが起きている場合にΔΣ型Ａ／Ｄ変換器ソフトリセット設定Ｄを送信することにより、ΔΣ型Ａ／Ｄ変換器１００の内部状態をリセットし、発振状態から復帰させている。
【特許文献１】特許第３１９２２５６号
【特許文献２】米国特許第５０１２２４４号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００７】
以上説明したように、従来のΔΣ型変調器を搭載する半導体装置はΔΣ型変調器が発振した場合にΔΣ型変調器を発振状態から復帰させることができるが、ノイズの影響などにより一時的にオーバーフローを起こすこともあり、必要以上にリセットをかける問題が発生するため、適切にΔΣ型変調器の発振状態を検出する必要がある。【０００８】
本発明は上記のような問題点を解決するためになされたものであり、一時的にオーバーフローした場合はΔΣ型変調器の内部状態をリセットせず、発振状態が継続されている場合のみΔΣ型変調器の内部状態をリセットして、ノイズなどの影響により一時的にオーバーフローを起こした場合などに必要以上にリセットをかけることなく、発振状態から正常動作が可能な状態に復帰することができる半導体装置及び半導体システムを提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するため、本発明の請求項１に係る半導体装置は、積分器の出力信号を量子化する量子化器を有するΔΣ型変調器と、ΔΣ型変調器の少なくともいずれか１箇所の積分器の出力と所定の値とを比較しオーバーフロー検出信号を出力するオーバーフロー検出回路と、前記オーバーフロー検出信号に基づき、前記積分器の出力が正常範囲外となる頻度であるオーバーフロー頻度値を算出し、該オーバーフロー頻度値を出力するオーバーフロー頻度算出回路と、前記オーバーフロー頻度値に基づき、前記ΔΣ型変調器が発振状態であるかを判定する発振判定回路と、前記発振判定回路により前記ΔΣ型変調器が発振状態であると判定された場合、前記ΔΣ型変調器の発振を収める発振停止回路と、を備えたことを特徴とする。【００１０】
本発明の請求項２に係る半導体装置は、請求項１記載の半導体装置において、前記オーバーフロー検出回路は、前記ΔΣ型変調器の出力信号がマルチビットの際、前記ΔΣ型変調器の量子化器の出力信号を所定の値と比較し、オーバーフロー検出信号を出力することを特徴とする。【００１１】
本発明の請求項３に係る半導体装置は、請求項１または２のいずれかに記載の半導体装置において、前記オーバーフロー検出回路の所定の値は、可変であることを特徴とする。【００１２】
本発明の請求項４に係る半導体装置は、請求項１記載の半導体装置において、前記オーバーフロー頻度算出回路は、オーバーフロー検出信号を積分し、オーバーフロー頻度値を出力することを特徴とする。【００１３】
本発明の請求項５に係る半導体装置は、請求項１または４のいずれかに記載の半導体装置において、前記オーバーフロー頻度算出回路は、一定期間内のオーバーフロー検出信号を検出する回数をカウントし、カウント値をオーバーフロー頻度値として出力することを特徴とする。【００１４】
本発明の請求項６に係る半導体装置は、請求項１または４のいずれかに記載の半導体装置において、前記発振判定回路は、前記オーバーフロー頻度値と閾値を比較して、オーバーフロー頻度値が閾値以上になる場合が連続する回数が規定回数以上になった場合に、前記ΔΣ型変調器が発振状態であると判定することを特徴とする。【００１５】
本発明の請求項７に係る半導体装置は、請求項１または４のいずれかに記載の半導体装置において、オーバーフロー頻度値を算出する期間、及び前記発振判定回路の閾値は、可変であることを特徴とする。【００１６】
本発明の請求項８に係る半導体装置は、請求項１記載の半導体装置において、前記オーバーフロー頻度算出回路は、ローパスフィルタであることを特徴とする。【００１７】
本発明の請求項９に係る半導体装置は、請求項１記載の半導体装置において、前記発振判定回路は、前記オーバーフロー頻度値とあらかじめ決められた値と比較するコンパレータであることを特徴とする。【００１８】
本発明の請求項１０に係る半導体装置は、請求項１記載の半導体装置において、前記発振停止回路は、ソフトウェアであることを特徴とする。【００１９】
本発明の請求項１１に係る半導体装置は、請求項１記載の半導体装置において、前記発振停止回路は、ハードウェアであることを特徴とする。【００２０】
本発明の請求項１２に係る半導体装置は、請求項１記載の半導体装置において、前記発振停止回路は、ソフトウェア／ハードウェアの切り換えが出来ることを特徴とする。【００２１】
本発明の請求項１３に係る半導体装置は、請求項１記載の半導体装置において、前記発振停止回路は、ΔΣ型変調器の積分器を初期化することを特徴とする。【００２２】
本発明の請求項１４に係る半導体装置は、請求項１記載の半導体装置において、前記発振停止回路は、ΔΣ型変調器の積分器の乗数を変更することを特徴とする。【００２３】
本発明の請求項１５に係る半導体装置は、請求項１記載の半導体装置において、前記発振を停止回路は、ΔΣ型変調器の積分器の出力範囲を狭くすることを特徴とする。【００２４】
本発明の請求項１６に係る半導体装置は、請求項４記載の半導体装置において、前記発振判定回路は、前記オーバーフロー頻度値とあらかじめ決められた値と比較するコンパレータであり、前記発振停止回路は、ΔΣ型変調器の積分器を初期化することを特徴とする。【００２５】
本発明の請求項１７に係る半導体装置は、請求項１ないし１６のいずれかに記載の半導体装置において、前記ΔΣ型変調器は、Ｄ／Ａであることを特徴とする。【００２６】
本発明の請求項１８に係る半導体装置は、請求項１ないし１６のいずれかに記載の半導体装置において、前記ΔΣ型変調器は、Ａ／Ｄであることを特徴とする。【００２７】
本発明の請求項１９に係る半導体装置において、請求項１７または１８のいずれかに記載の半導体装置において、前記オーバーフロー検出回路は、起動直後または発振を収めた後、ΔΣ型変調器が安定になるまで、オーバーフロー検出信号を出力しないことを特徴とする。【００２８】
本発明の請求項２０に係る半導体装置において、請求項１７または１８のいずれかに記載の半導体装置において、前記オーバーフロー頻度算出回路は、起動直後または発振を収めた後、ΔΣ型変調器が安定になるまで、オーバーフロー頻度値を出力しないことを特徴とする。【００２９】
本発明の請求項２１に係る半導体装置において、請求項１７または１８のいずれかに記載の半導体装置において、前記発振判定回路は、起動直後または発振を収めた後、ΔΣ型変調器が安定になるまで、ΔΣ型変調器が発振状態であると判定しないことを特徴とする。【００３０】
本発明の請求項２２に係る半導体装置において、請求項１７または１８のいずれかに記載の半導体装置において、前記発振停止回路は、起動直後または発振を収めた後、ΔΣ型変調器が安定になるまで、発振を収めないことを特徴とする。【００３１】
本発明の請求項２３に係る半導体システムは、請求項１９〜２２のいずれかに記載の半導体装置を有する半導体システムにおいて、前記半導体装置から出力されるデータを処理する信号処理回路をさらに備え、前記信号処理回路は、前記発振判定回路によりΔΣ型変調器が発振状態であると判定された場合、前記ΔΣ型変調器の出力を調整し、該出力をフェードアウトまたはオフすることを特徴とする。【００３２】
本発明の請求項２４に係る半導体システムは、請求項１９〜２２のいずれかに記載の半導体装置を有する半導体システムにおいて、前記半導体装置内のΔΣ型変調器に、入力振幅を調整してデータを出力する入力振幅制限回路をさらに備え、前記入力振幅制限回路は、前記発振判定回路によりΔΣ型変調器が発振状態であると判定された場合、前記ΔΣ型変調器の入力振幅を調整することを特徴とする。【００３３】
本発明の請求項２５に係る半導体システムは、請求項２３または２４のいずれかに記載の半導体システムにおいて、オーバーフロー頻度値に基づき、ΔΣ型変調器が発振間際の状態であるかを判定する発振間際判定回路を備え、前記オーバーフロー検出回路の所定の値を、発振が検出されないときの基準値の範囲内の値に変更し、前記オーバーフロー検出回路によりΔΣ型変調器の積分器の出力と前記変更した所定の値とを比較し出力されたオーバーフロー検出信号に基づき、前記オーバーフロー頻度算出回路によりオーバーフロー頻度値を算出し、前記発振間際判定回路によりΔΣ型変調器の発振間際の状態を検出することを特徴とする。【００３４】
本発明の請求項２６に係る半導体システムは、請求項２３または２４のいずれかに記載の半導体システムにおいて、オーバーフロー頻度値に基づき、ΔΣ型変調器が発振間際の状態であるかを判定する発振間際判定回路を備え、前記発振間際判定回路の判定基準値を、発振が検出されないときの基準値の範囲内の値に変更し、前記発振間際判定回路により、オーバーフロー頻度値と前記変更した判定基準値を比較し、ΔΣ型変調器の発振間際の状態を検出することを特徴とする。【００３５】
本発明の請求項２７に係る半導体装置は、オーバーフロー検出信号を出力するΔΣ型Ａ／Ｄ変換器と、前記オーバーフロー検出信号を積分することにより前記ΔΣ型Ａ／Ｄ変換器の発振状態を検出する発振検出回路とを備え、前記発振検出回路は、一定期間内に前記オーバーフロー検出信号を検出する回数をカウントし、カウント値を出力するカウント回路と、前記カウント値と閾値を比較して、一定期間内のオーバーフロー検出回数が閾値以上の場合に前記ΔΣ型Ａ／Ｄ変換器が発振状態であると判断し、発振検出信号を有効にして出力する比較回路と、前記発振検出信号が入力され、前記ΔΣ型Ａ／Ｄ変換器をリセットするハードリセット信号を生成するリセット生成回路とを有し、前記発振検出回路が前記ΔΣ型Ａ／Ｄ変換器が発振状態であることを検出した場合に、前記発振検出回路が前記ΔΣ型Ａ／Ｄ変換器をリセットすることを特徴とする。【００３６】
本発明の請求項２８に係る半導体装置は、オーバーフロー検出信号を出力するΔΣ型Ａ／Ｄ変換器と、前記オーバーフロー検出信号を積分することにより前記ΔΣ型Ａ／Ｄ変換器の発振状態を検出する発振検出回路と、前記発振検出回路から出力される発振検出モニタ信号に基づいて前記ΔΣ型Ａ／Ｄ変換器をリセットするコマンドを送信するマイクロコンピュータとを備え、前記発振検出回路は、一定期間内に前記オーバーフロー検出信号を検出する回数をカウントし、カウント値を出力するカウント回路と、前記カウント値と閾値を比較して、一定期間内のオーバーフロー検出回数が閾値以上の場合に前記ΔΣ型Ａ／Ｄ変換器が発振状態であると判断し、発振検出情報を保持する発振検出モニタ信号を前記マイクロコンピュータに出力する比較回路とを有し、前記発振検出回路が前記ΔΣ型Ａ／Ｄ変換器が発振状態であることを検出した場合に、前記マイクロコンピュータが前記ΔΣ型Ａ／Ｄ変換器をリセットすることを特徴とする。【００３７】
本発明の請求項２９に係る半導体装置は、オーバーフロー検出信号を出力するΔΣ型Ａ／Ｄ変換器と、前記オーバーフロー検出信号を積分することにより前記ΔΣ型Ａ／Ｄ変換器の発振状態を検出する発振検出回路と、前記発振検出回路から出力される発振検出モニタ信号に基づいて前記ΔΣ型Ａ／Ｄ変換器をリセットするコマンドを送信するマイクロコンピュータと、前記発振検出回路、または前記マイクロコンピュータのいずれにより、前記ΔΣ型Ａ／Ｄ変換器をリセットするかを選択するリセット選択回路とを備え、前記発振検出回路は、一定期間内に前記オーバーフロー検出信号を検出する回数をカウントし、カウント値を出力するカウント回路と、前記カウント値と閾値を比較して、一定期間内のオーバーフロー検出回数が閾値以上の場合に前記ΔΣ型Ａ／Ｄ変換器が発振状態であると判断し、発振検出信号を有効にして出力、及び発振検出情報を保持する発振検出モニタ信号を前記マイクロコンピュータに出力する比較回路と、前記発振検出信号が入力され、前記ΔΣ型Ａ／Ｄ変換器をリセットするハードリセット信号を出力するリセット生成回路とを有し、前記発振検出回路が前記ΔΣ型Ａ／Ｄ変換器が発振状態であることを検出した場合に、前記リセット選択回路により、前記マイクロコンピュータから設定されるΔΣ型Ａ／Ｄ変換器用ハードリセット有効設定に基づいて、前記発振検出回路が前記ΔΣ型Ａ／Ｄ変換器をリセットするか、または前記マイクロコンピュータが前記ΔΣ型Ａ／Ｄ変換器をリセットするかを選択することを特徴とする。【００３８】
本発明の請求項３０に係る半導体装置は、オーバーフロー検出信号を出力するΔΣ型Ａ／Ｄ変換器と、前記オーバーフロー検出信号を積分することにより前記ΔΣ型Ａ／Ｄ変換器の発振状態を検出する発振検出回路とを備え、前記発振検出回路は、前記ΔΣ型Ａ／Ｄ変換器が安定するまで待った後の一定期間内に前記オーバーフロー検出信号を検出する回数をカウントし、カウント値を出力するカウント回路と、前記カウント値と閾値を比較して、前記ΔΣ型Ａ／Ｄ変換器が安定するまで待った後の一定期間内のオーバーフロー検出回数が閾値以上の場合に前記ΔΣ型Ａ／Ｄ変換器が発振状態であると判断し、発振検出信号を有効にして出力する比較回路と、前記発振検出信号が入力され、前記ΔΣ型Ａ／Ｄ変換器をリセットするハードリセット信号を生成するリセット生成回路とを有し、前記発振検出回路が前記ΔΣ型Ａ／Ｄ変換器が発振状態であることを検出した場合に、前記発振検出回路が前記ΔΣ型Ａ／Ｄ変換器をリセットすることを特徴とする。【００３９】
本発明の請求項３１に係る半導体装置は、オーバーフロー検出信号を出力するΔΣ型Ａ／Ｄ変換器と、前記オーバーフロー検出信号を積分することにより前記ΔΣ型Ａ／Ｄ変換器の発振状態を検出する発振検出回路と、前記発振検出回路から出力される発振検出モニタ信号に基づいて前記ΔΣ型Ａ／Ｄ変換器をリセットするコマンドを送信するマイクロコンピュータとを備え、前記発振検出回路は、前記ΔΣ型Ａ／Ｄ変換器が安定するまで待った後の一定期間内に前記オーバーフロー検出信号を検出する回数をカウントし、カウント値を出力するカウント回路と、前記カウント値と閾値を比較して、前記ΔΣ型Ａ／Ｄ変換器が安定するまで待った後の一定期間内のオーバーフロー検出回数が閾値以上の場合に前記ΔΣ型Ａ／Ｄ変換器が発振状態であると判断し、発振検出情報を保持する発振検出モニタ信号を前記マイクロコンピュータに出力する比較回路とを有し、前記発振検出回路が前記ΔΣ型Ａ／Ｄ変換器が発振状態であることを検出した場合に、前記マイクロコンピュータが前記ΔΣ型Ａ／Ｄ変換器をリセットすることを特徴とする。【００４０】
本発明の請求項３２に係る半導体装置は、オーバーフロー検出信号を出力するΔΣ型Ａ／Ｄ変換器と、前記オーバーフロー検出信号を積分することにより前記ΔΣ型Ａ／Ｄ変換器の発振状態を検出する発振検出回路と、前記発振検出回路から出力される発振検出モニタ信号に基づいて前記ΔΣ型Ａ／Ｄ変換器をリセットするコマンドを送信するマイクロコンピュータと、前記発振検出回路、または前記マイクロコンピュータのいずれにより、前記ΔΣ型Ａ／Ｄ変換器をリセットするかを選択するリセット選択回路とを備え、前記発振検出回路は、前記ΔΣ型Ａ／Ｄ変換器が安定するまで待った後の一定期間内に前記オーバーフロー検出信号を検出する回数をカウントし、カウント値を出力するカウント回路と、前記カウント値と閾値を比較して、前記ΔΣ型Ａ／Ｄ変換器が安定するまで待った後の一定期間内のオーバーフロー検出回数が閾値以上の場合に前記ΔΣ型Ａ／Ｄ変換器が発振状態であると判断し、発振検出信号を有効にして出力、及び発振検出情報を保持する発振検出モニタ信号を前記マイクロコンピュータに出力する比較回路と、前記発振検出信号が入力され、前記ΔΣ型Ａ／Ｄ変換器をリセットするハードリセット信号を出力するリセット生成回路とを有し、前記発振検出回路が前記ΔΣ型Ａ／Ｄ変換器が発振状態であることを検出した場合に、前記リセット選択回路により、前記マイクロコンピュータから設定されるΔΣ型Ａ／Ｄ変換器用ハードリセット有効設定に基づいて、前記発振検出回路が前記ΔΣ型Ａ／Ｄ変換器をリセットするか、または前記マイクロコンピュータが前記ΔΣ型Ａ／Ｄ変換器をリセットするかを選択することを特徴とする。【００４１】
本発明の請求項３３に係る半導体装置は、オーバーフロー検出信号を出力するΔΣ型Ａ／Ｄ変換器と、前記オーバーフロー検出信号を積分することにより前記ΔΣ型Ａ／Ｄ変換器の発振状態を検出する発振検出回路とを備え、前記発振検出回路は、一定期間内に前記オーバーフロー検出信号を検出する回数をカウントし、カウント値を出力するカウント回路と、前記カウント値と閾値を比較して、一定期間内のオーバーフロー検出回数が閾値以上になる場合が連続する回数が規定回数以上になった場合に前記ΔΣ型Ａ／Ｄ変換器が発振状態であると判断し、発振検出信号を有効にして出力する比較回路と、前記発振検出信号が入力され、前記ΔΣ型Ａ／Ｄ変換器をリセットするハードリセット信号を生成するリセット生成回路とを有し、前記発振検出回路が前記ΔΣ型Ａ／Ｄ変換器が発振状態であることを検出した場合に前記発振検出回路が前記ΔΣ型Ａ／Ｄ変換器をリセットすることを特徴とする。【００４２】
本発明の請求項３４に係る半導体装置は、オーバーフロー検出信号を出力するΔΣ型Ａ／Ｄ変換器と、前記オーバーフロー検出信号を積分することにより前記ΔΣ型Ａ／Ｄ変換器の発振状態を検出する発振検出回路と、前記発振検出回路から出力される発振検出モニタ信号に基づいて前記ΔΣ型Ａ／Ｄ変換器をリセットするコマンドを送信するマイクロコンピュータとを備え、前記発振検出回路は、一定期間内に前記オーバーフロー検出信号を検出する回数をカウントし、カウント値を出力するカウント回路と、前記カウント値と閾値を比較して、一定期間内のオーバーフロー検出回数が閾値以上になる場合が連続する回数が規定回数以上になった場合に前記ΔΣ型Ａ／Ｄ変換器が発振状態であると判断し、発振検出情報を保持する発振検出モニタ信号を前記マイクロコンピュータに出力する比較回路とを有し、前記発振検出回路が前記ΔΣ型Ａ／Ｄ変換器が発振状態であることを検出した場合に、前記マイクロコンピュータが前記ΔΣ型Ａ／Ｄ変換器をリセットすることを特徴とする。【００４３】
本発明の請求項３５に係る半導体装置は、オーバーフロー検出信号を出力するΔΣ型Ａ／Ｄ変換器と、前記オーバーフロー検出信号を積分することにより前記ΔΣ型Ａ／Ｄ変換器の発振状態を検出する発振検出回路と、前記発振検出回路から出力される発振検出モニタ信号に基づいて前記ΔΣ型Ａ／Ｄ変換器をリセットするコマンドを送信するマイクロコンピュータと、前記発振検出回路、または前記マイクロコンピュータのいずれかにより、前記ΔΣ型Ａ／Ｄ変換器をリセットするかを選択するリセット選択回路とを備え、前記発振検出回路は、一定期間内に前記オーバーフロー検出信号を検出する回数をカウントし、カウント値を出力するカウント回路と、前記カウント値と閾値を比較して、一定期間内のオーバーフロー検出回数が閾値以上になる場合が連続する回数が規定回数以上になった場合に前記ΔΣ型Ａ／Ｄ変換器が発振状態であると判断し、発振検出信号を有効にして出力、及び発振検出情報を保持する発振検出モニタ信号を前記マイクロコンピュータに出力する比較回路と、前記発振検出信号が入力され、前記ΔΣ型Ａ／Ｄ変換器をリセットするハードリセット信号を出力するリセット生成回路とを有し、前記発振検出回路が前記ΔΣ型Ａ／Ｄ変換器が発振状態であることを検出した場合に、前記リセット選択回路により、前記マイクロコンピュータから設定されるΔΣ型Ａ／Ｄ変換器用ハードリセット有効設定に基づいて、前記発振検出回路が前記ΔΣ型Ａ／Ｄ変換器をリセットするか、または前記マイクロコンピュータが前記ΔΣ型Ａ／Ｄ変換器をリセットするかを選択することを特徴とする。【００４４】
本発明の請求項３６に係る半導体装置は、オーバーフロー検出信号を出力するΔΣ型Ａ／Ｄ変換器と、前記オーバーフロー検出信号を積分することにより前記ΔΣ型Ａ／Ｄ変換器の発振状態を検出する発振検出回路とを備え、前記発振検出回路は、前記ΔΣ型Ａ／Ｄ変換器が安定するまで待った後の一定期間内に前記オーバーフロー検出信号を検出する回数をカウントし、カウント値を出力するカウント回路と、前記カウント値と閾値を比較して、前記ΔΣ型Ａ／Ｄ変換器が安定するまで待った後の一定期間内のオーバーフロー検出回数が閾値以上になる場合が連続する回数が規定回数以上になった場合に前記ΔΣ型Ａ／Ｄ変換器が発振状態であると判断し、発振検出信号を有効にして出力する比較回路と、前記発振検出信号が入力され、前記ΔΣ型Ａ／Ｄ変換器をリセットするハードリセット信号を生成するリセット生成回路とを有し、前記発振検出回路が前記ΔΣ型Ａ／Ｄ変換器が発振状態であることを検出した場合に前記発振検出回路が前記ΔΣ型Ａ／Ｄ変換器をリセットすることを特徴とする。【００４５】
本発明の請求項３７に係る半導体装置は、オーバーフロー検出信号を出力するΔΣ型Ａ／Ｄ変換器と、前記オーバーフロー検出信号を積分することにより前記ΔΣ型Ａ／Ｄ変換器の発振状態を検出する発振検出回路と、前記発振検出回路から出力される前記発振検出モニタ信号に基づいて前記ΔΣ型Ａ／Ｄ変換器をリセットするコマンドを送信するマイクロコンピュータとを備え、前記発振検出回路は、前記ΔΣ型Ａ／Ｄ変換器が安定するまで待った後の一定期間内に前記オーバーフロー検出信号を検出する回数をカウントし、カウント値を出力するカウント回路と、前記カウント値と閾値を比較して、前記ΔΣ型Ａ／Ｄ変換器が安定するまで待った後の一定期間内のオーバーフロー検出回数が閾値以上になる場合が連続する回数が規定回数以上になった場合に前記ΔΣ型Ａ／Ｄ変換器が発振状態であると判断し、発振検出情報を保持する発振検出モニタ信号を前記マイクロコンピュータに出力する比較回路とを有し、前記発振検出回路が前記ΔΣ型Ａ／Ｄ変換器が発振状態であることを検出した場合に、前記マイクロコンピュータが前記ΔΣ型Ａ／Ｄ変換器をリセットすることを特徴とする。【００４６】
本発明の請求項３８に係る半導体装置は、オーバーフロー検出信号を出力するΔΣ型Ａ／Ｄ変換器と、前記オーバーフロー検出信号を積分することにより前記ΔΣ型Ａ／Ｄ変換器の発振状態を検出する発振検出回路と、前記発振検出回路から出力される発振検出モニタ信号に基づいて前記ΔΣ型Ａ／Ｄ変換器をリセットするコマンドを送信するマイクロコンピュータと、前記発振検出回路、または前記マイクロコンピュータのいずれにより、前記ΔΣ型Ａ／Ｄ変換器をリセットするかを選択するリセット選択回路とを備え、前記発振検出回路は、前記ΔΣ型Ａ／Ｄ変換器が安定するまで待った後の一定期間内に前記オーバーフロー検出信号を検出する回数をカウントし、カウント値を出力するカウント回路と、前記カウント値と閾値を比較して、前記ΔΣ型Ａ／Ｄ変換器が安定するまで待った後の一定期間内のオーバーフロー検出回数が閾値以上になる場合が連続する回数が規定回数以上になった場合に前記ΔΣ型Ａ／Ｄ変換器が発振状態であると判断し、発振検出信号を有効にして出力、及び発振検出情報を保持する発振検出モニタ信号を前記マイクロコンピュータに出力する比較回路と、前記発振検出信号が入力され、前記ΔΣ型Ａ／Ｄ変換器をリセットするハードリセット信号を出力するリセット生成回路とを有し、前記発振検出回路が前記ΔΣ型Ａ／Ｄ変換器が発振状態であることを検出した場合に、前記リセット選択回路により、前記マイクロコンピュータから設定されるΔΣ型Ａ／Ｄ変換器用ハードリセット有効設定に基づいて、前記発振検出回路が前記ΔΣ型Ａ／Ｄ変換器をリセットするか、または前記マイクロコンピュータが前記ΔΣ型Ａ／Ｄ変換器をリセットするかを選択することを特徴とする。【００４７】
本発明の請求項３９に係る半導体装置は、請求項２７ないし２９のいずれかに記載の半導体装置において、前記発振検出回路に発振検出条件設定コマンドを送信するマイクロコンピュータを備え、前記発振検出回路は、前記マイクロコンピュータから出力される発振検出周期設定に基づいて一定期間内の前記オーバーフロー検出信号の検出回数をカウントした結果を、前記マイクロコンピュータから出力される発振検出閾値設定と比較することにより、前記ΔΣ型Ａ／Ｄ変換器が発振状態であるか否かを判断することを特徴とする。【００４８】
本発明の請求項４０に係る半導体装置は、請求項３０ないし３２のいずれかに記載の半導体装置において、前記発振検出回路に発振検出条件設定コマンドを送信するマイクロコンピュータを備え、前記発振検出回路は、前記マイクロコンピュータから出力されるΔΣ型Ａ／Ｄ変換器安定待ち設定に基づいてΔΣ型Ａ／Ｄ変換器が安定するまで待った後、前記マイクロコンピュータから出力される発振検出周期設定に基づいて一定期間内の前記オーバーフロー検出信号の検出回数をカウントした結果を、前記マイクロコンピュータから出力される発振検出閾値設定と比較することにより、前記ΔΣ型Ａ／Ｄ変換器が発振状態であるか否かを判断することを特徴とする。【００４９】
本発明の請求項４１に係る半導体装置は、請求項３３ないし３５のいずれかに記載の半導体装置において、前記発振検出回路に発振検出条件設定コマンドを送信するマイクロコンピュータを備え、前記発振検出回路は、前記マイクロコンピュータから出力される発振検出周期設定に基づいて一定期間内の前記オーバーフロー検出信号の検出回数をカウントした結果が、前記マイクロコンピュータから出力される発振検出閾値設定より大きい場合が、前記マイクロコンピュータから出力される発振検出連続回数設定以上連続した場合に、ΔΣ型Ａ／Ｄ変換器が発振状態であると判断することを特徴とする。【００５０】
本発明の請求項４２に係る半導体装置は、請求項３６ないし３８のいずれかに記載の半導体装置において、前記発振検出回路に発振検出条件設定コマンドを送信するマイクロコンピュータを備え、前記発振検出回路は、前記マイクロコンピュータから出力されるΔΣ型Ａ／Ｄ変換器安定待ち設定に基づいてΔΣ型Ａ／Ｄ変換器が安定するまで待った後、前記マイクロコンピュータから出力される発振検出周期設定に基づいて一定期間内の前記オーバーフロー検出信号の検出回数をカウントした結果が、前記マイクロコンピュータから出力される発振検出閾値設定より大きい場合が、前記マイクロコンピュータから出力される発振検出連続回数設定以上連続した場合に、ΔΣ型Ａ／Ｄ変換器が発振状態であると判断することを特徴とする。【００５１】
本発明の請求項４３に係る半導体システムは、請求項２７ないし４２のいずれかに記載の半導体装置を有する半導体システムであって、前記半導体装置から出力されるデータを処理する信号処理回路をさらに備え、前記信号処理回路は、前記半導体装置からΔΣ型Ａ／Ｄ変換器のリセット信号が入力され、前記ΔΣ型Ａ／Ｄ変換器がリセットされる場合に前記データのフェードアウト処理を行うことを特徴とする。【００５２】
本発明の請求項４４に係る半導体システムは、請求項２８、２９、３１、３２、３４、３５、３７、３８、３９ないし４２のいずれかに記載の半導体装置を有する半導体システムであって、前記半導体装置内のΔΣ型Ａ／Ｄ変換器に、入力振幅を調整してデータを出力する入力振幅制限回路をさらに備え、前記半導体装置内のマイクロコンピュータは、発振検出モニタ信号を確認し、前記ΔΣ型Ａ／Ｄ変換器が発振状態である場合に、前記入力振幅制限回路にΔΣ型Ａ／Ｄ変換器の発振確認コマンドを送信し、前記入力振幅制限回路は、前記ΔΣ型Ａ／Ｄ変換器が発振状態である場合は前記データの入力振幅を小さくしてデータを出力することを特徴とする。
【発明の効果】
【００５３】
本発明に係る半導体装置及び半導体システムは、ΔΣ型Ａ／Ｄ変換器が出力するオーバーフロー検出信号がオーバーフロー状態を示してもすぐに発振状態とは判断せず、ΔΣ型Ａ／Ｄ変換器が出力するオーバーフロー検出信号を発振検出条件に合わせてカウントし、カウント数が閾値より大きい場合にのみΔΣ型Ａ／Ｄ変換器が発振していると判断することで、ΔΣ型Ａ／Ｄ変換器の発振状態を適切に検出し、一時的にオーバーフローした場合はΔΣ型Ａ／Ｄ変換器の内部状態をリセットせず、発振状態が継続されている場合のみΔΣ型Ａ／Ｄ変換器の内部状態をリセットして、必要以上にリセットをかけることなく発振状態から正常動作が可能な状態に復帰することができる。【００５４】
また、ΔΣ型変調器が発振すると、ΔΣ型変調器の複数段の積分器の出力振幅が正常値を超えるため、前記複数段の積分器のいずれかまたは複数の出力をモニタし、前記出力振幅を前記所定の値と比較することにより、所定の値を正常範囲外側に超えた場合オーバーフロー検出信号を出力し、前記オーバーフロー検出信号から前記オーバーフロー頻度算出回路により前記積分器の出力が正常範囲外にある頻度を求める。この頻度を求めることにより、前記積分器の出力がノイズなどにより一時的に正常範囲外になっているのか、または発振して正常範囲外になっているのか特定することができ、発振している場合のみΔΣ型変調器の発振を収めることができる。
【図面の簡単な説明】
【００５５】
【図１】図１は、本発明の実施の形態１に係る半導体装置のブロック図である。
【図２】図２は、本発明の実施の形態１に係る半導体装置の一例のブロック図である。
【図３】図３は、図２に示した本発明の実施の形態１に係る半導体装置のタイミングチャートである。
【図４】図４は、本発明の実施の形態２に係る半導体装置の一例のブロック図である。
【図５】図５は、図４に示した本発明の実施の形態２に係る半導体装置のタイミングチャートである。
【図６】図６は、本発明の実施の形態３に係る半導体装置の一例のブロック図である。
【図７】図７は、図６に示した本発明の実施の形態３に係る半導体装置のタイミングチャートである。
【図８】図８は、本発明の実施の形態４に係る半導体装置の一例のブロック図である。
【図９】図９は、図８に示した本発明の実施の形態４に係る半導体装置のタイミングチャートである。
【図１０】図１０は、本発明の実施の形態５に係る半導体装置の一例のブロック図である。
【図１１】図１１は、本発明の実施の形態５に係る半導体装置のブロック図である。
【図１２】図１２は、本発明の実施の形態６に係る半導体システムの一例のブロック図である。
【図１３】図１３は、図１２に示した本発明の実施の形態６に係る半導体システムのタイミングチャートである。
【図１４】図１４は、本発明の実施の形態７に係る半導体システムのブロック図である。
【図１５】図１５は、本発明の実施の形態７に係る半導体システムの一例のブロック図である。
【図１６】図１６は、本発明の実施の形態８に係る半導体システムのブロック図である。
【図１７】図１７は、本発明の実施の形態９に係る半導体システムのブロック図である。
【図１８】図１８は、本発明の実施の形態１０に係る半導体装置のブロック図である。
【図１９】図１９は、従来の半導体装置のブロック図である。
【符号の説明】
【００５６】
１  入力端子
２，３，４  積分器
５  オーバーフロー検出回路
６  オーバーフロー頻度検出回路
７  発振判定回路
８  発振停止回路
９  量子化回路
１０，１１，１２  演算器
１３  ΔΣ型変調器
１４  出力端子
１６  信号処理回路
１７  入力振幅制限回路
１８  発振間際判定回路
１００  ΔΣ型Ａ／Ｄ変換器
１０１  マイコン
１１２，１１１２，２１１２，３１１２，４１１２  発振検出回路
１１３  リセット選択回路
１１４  信号処理回路
１１５  入力振幅制限回路
２０１，１２０１，３２０１，４２０１  カウント回路
２０２，２２０２，３２０２，４２０２  比較回路
２０３  リセット生成回路
２０１ａ，１２０１ａ，４２０１ａ  検出タイミング生成回路
２０１ｂ，１２０１ｂ，４２０１ｂ  オーバーフローカウント回路
４２０２ａ  発振検出信号生成回路
４２０２ｂ  発振検出モニタ信号生成回路
Ａ  入力アナログデータ信号
Ｂ  デジタルデータ信号
Ｃ  オーバーフロー検出信号
Ｄ  ΔΣ型Ａ／Ｄ変換器ソフトリセット設定
Ｅ  発振検出周期設定
Ｆ  発振閾値設定
Ｇ  発振検出モニタ信号
Ｈ  発振検出回路リセット信号
Ｉ  オーバーフローカウンタ
Ｊ  発振検出信号
Ｋ  ΔΣ型Ａ／Ｄ変換器ハードリセット信号
Ｌ  ΔΣ型Ａ／Ｄ変換器安定待ち設定
Ｍ  発振検出連続回数設定
Ｎ  ΔΣ型Ａ／Ｄ変換器ハードリセット有効設定
Ｏ  ΔΣ型Ａ／Ｄ変換器リセット信号
Ｐ  ΔΣ型Ａ／Ｄ変換器発振確認コマンド
Ｑ  信号処理部出力
Ｒ  発振検出連続回数
Ｓ  検出タイミング信号
Ｔ  発振検出モニタ信号用クリア信号
【発明を実施するための最良の形態】
【００５７】
（実施の形態１）
図１は、本発明を、スイッチトキャパシタ回路を持つ３次ΔΣ型変調器の発振検出に適用した実施の形態１に係る半導体装置の構成を示すブロック図である。【００５８】
図１において、１は入力端子、５はオーバーフロー検出回路、６はオーバーフロー頻度算出回路、７は発振判定回路、８は発振停止回路、１４は出力端子、１３はΔΣ型変調器である。なお、ΔΣ型変調器１３は、演算器１０,１１,１２と、積分器２,３,４と、量子化回路９と、により構成されている。積分器２〜４は積分回路を構成する３個のカスケード接続された第１〜第３の積分器であり、本実施の形態１の積分回路は３個の積分器が直列に接続されている。積分回路としては、積分器を１個以上用いることができ、直列接続の他、並列接続やその組合せでもよい。なお、ΔΣ型変調器１３は、Ａ／Ｄ変換器でもＤ／Ａ変換器でも良い。【００５９】
また、９は積分器の出力信号を所定のしきい値で１または０に量子化する量子化回路であり、ΔΣ型変調器１３の出力信号を出力する。１２は入力端子１の出力信号と量子化回路９の出力を演算する演算器である。１０,１１は本実施の形態１の積分器１,２の出力と量子化回路９の出力を演算する演算器である。【００６０】
さらに、５は前記複数段の積分器のいずれかまたは複数の出力をモニタし、出力振幅を所定の値と比較することにより、前記積分器の少なくとも１つの出力振幅が前記所定の値を正常範囲外に超えた場合オーバーフロー検出信号としてオーバーフロー状態を示した状態を出力するオーバーフロー検出回路である。なお、前記オーバーフロー検出回路５の所定の値は可変でも良い。【００６１】
６は、オーバーフロー検出信号をローパスフィルタに通し一時的な信号振幅の異常をカットし、オーバーフロー頻度値を出力するオーバーフロー頻度算出回路である。ここで、オーバーフロー頻度算出回路６は、オーバーフロー検出信号をフィルターに通し、その結果により発振判定を行うため、発振誤判定をなくすことができる。なお、オーバーフロー頻度算出回路６は、オーバーフロー検出信号を積分し、オーバーフロー頻度値を出力するようにしてもよい。７は、前記オーバーフロー頻度値を所定の値と比較し、所定の値より大きい場合は発振状態と判定する発振判定回路である。なお、前記発振判定回路７の所定の値は、可変でも良い。【００６２】
８は、発振判定回路７によりΔΣ型変調器１３が発振状態であると判定された時、各積分器２,３,４をリセットして発振を収める発振停止回路である。なお、発振停止回路８は、積分器２,３,４の乗数を変更し積分器２,３,４の出力を小さくすることにより動作を安定に戻しても良い。また、発振停止回路８は、積分器２,３,４の出力範囲を狭くすることにより動作を安定に戻しても良い。また、発振停止回路８は、ソフトウェア、ハードウェア、またはソフトウェアとハードウェアのどちらを選択するかの切り換えができる、のうちいずれの構成でも良い。【００６３】
以下に、構成及び動作について詳細に説明する。【００６４】
ここで、実施の形態１の半導体装置の一例として、図１の、オーバーフロー頻度算出回路５としてカウント回路、発振判定回路７として比較回路、発振停止回路８としてリセット生成回路、ΔΣ型変調器１３としてΔΣ型Ａ／Ｄ変換器を用いる場合について説明する。【００６５】
なお、上記のように、図１の半導体装置のオーバーフロー頻度算出回路６はオーバーフロー検出信号をローパスフィルタに通す構成である場合について説明したが、オーバーフロー頻度算出回路６としてカウント回路を用いた場合、オーバーフロー頻度算出回路６は一定期間内オーバーフロー検出信号がオーバーフロー状態を示した回数をカウントし、その回数であるカウント値をオーバーフロー頻度算出回路６からオーバーフロー頻度値として出力しても良い。この場合そのカウント値は前記一定期間毎にリセットされる。なお、前記一定期間は可変でもよい。【００６６】
図２は、本発明の実施の形態１に係る半導体装置の一例の構成を示すブロック図である。【００６７】
この実施の形態１の半導体装置は、入力アナログデータ信号Ａをデジタルデータ信号Ｂに変換するΔΣ型Ａ／Ｄ変換器１００と、ΔΣ型Ａ／Ｄ変換器１００が出力するオーバーフロー検出信号Ｃを積分することによりΔΣ型Ａ／Ｄ変換器１００の発振状態を検出してΔΣ型Ａ／Ｄ変換器ハードリセット信号Ｋを生成する発振検出回路１１２と、発振検出条件を設定するマイコン１０１とを有している。発振検出回路１１２は、一定期間内にΔΣ型Ａ／Ｄ変換器１００が出力するオーバーフロー検出信号Ｃを検出する回数をカウントするカウント回路２０１と、カウント回路２０１が出力するカウント値Ｉと発振閾値設定Ｆとを比較する比較回路２０２と、比較回路２０２が出力する発振検出信号ＪからΔΣ型Ａ／Ｄ変換器ハードリセット信号Ｋを生成するリセット生成回路２０３とを有している。ここで、カウント回路２０１は、発振検出周期設定Ｅに基づいてオーバーフロー検出のタイミングを示す検出タイミング信号Ｓを生成する検出タイミング生成回路２０１ａ、及び一定期間内にオーバーフロー検出信号Ｃを検出する回数をカウントするオーバーフローカウント回路２０１ｂを有している。マイコン１０１から検出タイミング生成回路２０１ａに発振検出周期設定Ｅが入力され、検出タイミング生成回路２０１ａからオーバーフローカウント回路２０１ｂ及び比較回路２０２に検出タイミング信号Ｓが出力される。オーバーフローカウント回路２０１ｂはΔΣ型Ａ／Ｄ変換器１００からオーバーフロー検出信号Ｃが入力され、検出タイミング信号Ｓに基づき発振検出周期設定Ｅの期間内にオーバーフロー検出信号Ｃを検出する回数をカウントし、カウント値Ｉがオーバーフローカウント回路２０１ｂから比較回路２０２に出力される。【００６８】
なお、ΔΣ型Ａ／Ｄ変換器１００とマイコン１０１は、従来の半導体装置におけるものと同一のものである。【００６９】
図３は、図２に示した本発明の実施の形態１に係る半導体装置におけるΔΣ型Ａ／Ｄ変換器の発振検出のタイミングチャートである。図３を参照しながら、ΔΣ型Ａ／Ｄ変換器の発振状態を検出する動作を説明する。【００７０】
マイコン１０１から発振検出回路１１２内のカウント回路２０１に発振検出周期設定Ｅが設定され、発振検出回路１１２内の比較回路２０２に発振閾値設定Ｆが設定される。カウント回路２０１において、発振検出回路リセットＨを解除してから（タイミングＴ１０１）、発振検出周期設定Ｅの期間毎にΔΣ型Ａ／Ｄ変換器１００が出力するオーバーフロー検出信号Ｃがオーバーフロー状態を示した回数を数え、その回数であるカウント値Ｉを比較回路２０２に出力する。カウント値Ｉは検出タイミング信号Ｓに基づき発振検出周期設定Ｅの期間毎にリセットされる（タイミングＴ１０２，Ｔ１０４〜Ｔ１０７，Ｔ１０９，Ｔ１１０，Ｔ１１２，Ｔ１１３）。【００７１】
比較回路２０２では、検出タイミング信号Ｓに基づき発振検出周期設定Ｅの期間毎（タイミングＴ１０２，Ｔ１０４〜Ｔ１０７，Ｔ１０９，Ｔ１１０，Ｔ１１２，Ｔ１１３）にカウント値Ｉと発振閾値設定Ｆを比較し、カウント値Ｉが発振閾値設定Ｆより大きい場合（タイミングＴ１０２，Ｔ１０７）、発振検出信号Ｊを“Ｈ”にしてリセット生成回路２０３に出力する。リセット生成回路２０３では、発振検出信号Ｊが“Ｈ”になったら、ΔΣ型Ａ／Ｄ変換器１００の内部状態をリセットするようにΔΣ型Ａ／Ｄ変換器ハードリセット信号Ｋを生成し、ΔΣ型Ａ／Ｄ変換器１００に出力する。また、ハードリセット信号Ｋはリセット生成回路２０３から比較回路２０２に入力され、発振検出信号Ｊはハードリセット信号Ｋにより“Ｌ”に戻り、次の発振検出を待つ。また、ハードリセット信号Ｋがリセット生成回路２０３からカウント回路２０１に入力され、ハードリセット信号Ｋが解除されると、次の発振検出周期が開始する（タイミングＴ１０３，Ｔ１０８）。【００７２】
なお、発振検出回路１１２がΔΣ型Ａ／Ｄ変換器１００の内部状態をリセットしたことをマイコン１０１から確認できるように発振検出モニタ信号Ｇをマイコン１０１へ出力しておくことが望ましい。発振検出信号Ｊが“Ｈ”になったら（タイミングＴ１０２）、発振検出モニタ信号Ｇを“Ｈ”に設定し、マイコン１０１により発振検出モニタ信号Ｇを読み出しΔΣ型Ａ／Ｄ変換器１００の発振状態を確認したら（タイミングＴ１１１）、マイコン１０１から比較回路２０２に発振検出モニタ信号用クリア信号Ｔを出力し、発振検出モニタ信号Ｇを“Ｌ”に設定することで、発振検出回路１１２がΔΣ型Ａ／Ｄ変換器１００をリセットしたことをマイコン１０１が確実に確認できるようにしておく。【００７３】
以上のように実施の形態１に係る半導体装置は、発振検出周期設定Ｅの期間内のオーバーフロー検出信号Ｃを検出する回数をカウントし、カウント値Ｉを出力するカウント回路２０１と、前記カウント値Ｉと発振閾値設定Ｆを比較して、発振検出周期設定Ｅの期間内のオーバーフロー検出回数が閾値以上の場合にΔΣ型Ａ／Ｄ変換器１００が発振状態であると判断し、発振検出信号Ｊを有効にして出力する比較回路２０２と、前記発振検出信号Ｊが入力され、前記ΔΣ型Ａ／Ｄ変換器１００をリセットするハードリセット信号Ｋを生成するリセット生成回路２０３とを有する発振検出回路１１２を備えるようにしたので、ノイズなどの影響により一時的にオーバーフローを起こした場合などに必要以上にリセットをかけることなく、発振状態が継続されている場合のみΔΣ型Ａ／Ｄ変換器の内部状態をリセットして発振状態から適切に正常動作が可能な状態に復帰することができる。また、発振検出回路が発振状態を検出すると該発振検出回路が自動的にΔΣ型Ａ／Ｄ変換器の内部状態をリセットすることにより、マイコンが頻繁にΔΣ型Ａ／Ｄ変換器の発振状態を確認してΔΣ型Ａ／Ｄ変換器の内部状態をリセットしなくても良く、マイコンの負担を軽減できるという効果がある。【００７４】
また、この実施の形態１では発振検出条件を自由に変更できるように発振検出条件である発振検出周期設定Ｅ、発振閾値設定Ｆをマイコン１０１から設定するものとして説明したが、該両設定Ｅ、Ｆは予め定数として設定してもよく、該両設定Ｅ、Ｆをマイコン１０１から設定した場合と同様の動作、効果が得られ、マイコンから自由に設定できる場合と比べて回路規模を縮小できる効果も得られる。【００７５】
（実施の形態２）
図４は、本発明の実施の形態２に係る半導体装置の一例の構成を示すブロック図である。【００７６】
この実施の形態２の半導体装置は、入力アナログデータ信号Ａをデジタルデータ信号Ｂに変換するΔΣ型Ａ／Ｄ変換器１００と、ΔΣ型Ａ／Ｄ変換器安定待ち設定Ｌだけ待った後にΔΣ型Ａ／Ｄ変換器１００が出力するオーバーフロー検出信号Ｃを積分することによりΔΣ型Ａ／Ｄ変換器１００の発振状態を検出してΔΣ型Ａ／Ｄ変換器ハードリセット信号Ｋを生成する発振検出回路１１１２と、発振検出条件を設定するマイコン１０１とを有している。発振検出回路１１１２は、ΔΣ型Ａ／Ｄ変換器安定待ち設定Ｌだけ待った後の一定期間内にΔΣ型Ａ／Ｄ変換器１００が出力するオーバーフロー検出信号Ｃを検出する回数をカウントするカウント回路１２０１と、カウント回路１２０１が出力するカウント値Ｉと発振閾値設定Ｆとを比較する比較回路２０２と、比較回路２０２が出力する発振検出信号ＪからΔΣ型Ａ／Ｄ変換器ハードリセット信号Ｋを生成するリセット生成回路２０３とを有している。ここで、カウント回路１２０１は、ΔΣ型Ａ／Ｄ変換器安定待ち設定Ｌと発振検出周期設定Ｅに基づいてオーバーフロー検出のタイミングを示す検出タイミング信号Ｓを生成する検出タイミング生成回路１２０１ａ、及び一定期間内にオーバーフロー検出信号Ｃを検出する回数をカウントするオーバーフローカウント回路１２０１ｂを有している。マイコン１０１から、検出タイミング生成回路１２０１ａに発振検出周期設定Ｅ及びΔΣ型Ａ／Ｄ変換器安定待ち設定Ｌが入力され、検出タイミング生成回路１２０１ａからオーバーフローカウント回路１２０１ｂ及び比較回路２０２に検出タイミング信号Ｓが出力される。オーバーフローカウント回路１２０１ｂは、ΔΣ型Ａ／Ｄ変換器１００からオーバーフロー検出信号Ｃが入力され、検出タイミング信号Ｓに基づきΔΣ型Ａ／Ｄ変換器安定待ち設定Ｌだけ待った後の発振検出周期設定Ｅの期間内にオーバーフロー検出信号Ｃを検出する回数をカウントし、カウント値Ｉがオーバーフローカウント回路１２０１ｂから比較回路２０２に出力される。また、ΔΣ型Ａ／Ｄ変換器安定待ち設定Ｌは、あらかじめ取得されたΔΣ型Ａ／Ｄ変換器１００の安定するまでの時間に基づき決定され、発振検出回路リセットＨが解除されたとき、またはハードリセット信号Ｋが生成後解除されたときにΔΣ型Ａ／Ｄ変換器の安定待ちが開始される。【００７７】
なお、ΔΣ型Ａ／Ｄ変換器１００とマイコン１０１は、従来の半導体装置におけるものと同一のものである。また、発振検出回路１１１２内の比較回路２０２とリセット生成回路２０３は実施の形態１のものと同一のものである。【００７８】
図５は、図４に示した本発明の実施の形態２に係る半導体装置におけるΔΣ型Ａ／Ｄ変換器の発振検出のタイミングチャートである。図５を参照しながら、ΔΣ型Ａ／Ｄ変換器の発振状態を検出する動作を説明する。【００７９】
マイコン１０１から発振検出回路１１１２内のカウント回路１２０１に発振検出周期設定ＥとΔΣ型Ａ／Ｄ変換器安定待ち設定Ｌが設定され、発振検出回路１１１２内の比較回路２０２に発振閾値設定Ｆが設定される。カウント回路１２０１において、発振検出回路リセットＨを解除してから（タイミングＴ２０１）、ΔΣ型Ａ／Ｄ変換器１００が安定するまでΔΣ型Ａ／Ｄ変換器安定待ち設定Ｌだけ待った後（タイミングＴ２０２）、発振検出周期設定Ｅの期間毎にΔΣ型Ａ／Ｄ変換器１００が出力するオーバーフロー検出信号Ｃがオーバーフロー状態を示した回数を数え、その回数であるカウント値Ｉを比較回路２０２に出力する。カウント値Ｉは検出タイミング信号Ｓに基づきΔΣ型Ａ／Ｄ変換器安定待ち設定Ｌだけ待った後発振検出周期設定Ｅの期間毎にリセットされる（タイミングＴ２０３〜Ｔ２０５，Ｔ２０９）。比較回路２０２では、検出タイミング信号Ｓに基づきΔΣ型Ａ／Ｄ変換器安定待ち設定Ｌだけ待った後発振検出周期設定Ｅの期間毎（タイミングＴ２０３〜Ｔ２０５，Ｔ２０９）にカウント値Ｉと発振閾値設定Ｆを比較し、カウント値Ｉが発振閾値設定Ｆより大きい場合（タイミングＴ２０５）、発振検出信号Ｊを“Ｈ”にしてリセット生成回路２０３に出力する。リセット生成回路２０３では、発振検出信号Ｊが“Ｈ”になったら、ΔΣ型Ａ／Ｄ変換器１００の内部状態をリセットするようにΔΣ型Ａ／Ｄ変換器ハードリセット信号Ｋを生成し、ΔΣ型Ａ／Ｄ変換器１００に出力する。また、ハードリセット信号Ｋはリセット生成回路２０３から比較回路２０２に入力され、発振検出信号Ｊはハードリセット信号Ｋにより“Ｌ”に戻り、次の発振検出を待つ。また、ハードリセット信号Ｋがリセット生成回路２０３からカウント回路１２０１に入力され、ハードリセット信号Ｋが解除されると、再度ΔΣ型Ａ／Ｄ変換器安定待ちが開始し（タイミングＴ２０６）、ΔΣ型Ａ／Ｄ変換器安定待ち設定Ｌの期間の経過後、次の発振検出周期が開始する（タイミングＴ２０８）。【００８０】
なお、発振検出回路１１１２がΔΣ型Ａ／Ｄ変換器１００の内部状態をリセットしたことをマイコン１０１から確認できるように発振検出モニタ信号Ｇをマイコン１０１へ出力しておくことが望ましい。発振検出信号Ｊが“Ｈ”になったら（タイミングＴ２０５）、発振検出モニタ信号Ｇを“Ｈ”に設定し、マイコン１０１により発振検出モニタ信号Ｇを読み出しΔΣ型Ａ／Ｄ変換器１００の発振状態を確認したら（タイミングＴ２０７）マイコン１０１から比較回路２０２に発振検出モニタ信号用クリア信号Ｔを出力し発振検出モニタ信号Ｇを“Ｌ”に設定することで、発振検出回路１１１２がΔΣ型Ａ／Ｄ変換器１００をリセットしたことをマイコン１０１が確実に確認できるようにしておく。【００８１】
また、本実施の形態２では、図４の半導体装置において、オーバーフロー検出信号Ｃを出力し、ΔΣ型Ａ／Ｄ変換器安定待ち設定Ｌの期間待った後の発振検出周期設定Ｅの期間内のオーバーフロー検出回数が閾値以上のときにΔΣ型Ａ／Ｄ変換器１００が発振状態であると判断する場合について説明したが、図１に示した半導体装置において、ΔΣ型変調器１３が安定になるまで、オーバーフロー検出回路５、オーバーフロー頻度算出回路６、発振判定回路７、発振停止回路８の動作を待機するようにしてもよい。【００８２】
詳しく説明すると、図１に示した半導体装置において、起動直後や、発振停止回路８により動作を安定状態に戻そうとした後、安定状態への遷移期間中に積分器２,３,４の出力振幅が大きい状態が続きΔΣ型変調器１３が発振状態であると判定され、発振停止回路８により再び動作を安定状態に戻そうとされることがある。これが続くと常に安定状態に戻そうとされているので、ΔΣ型変調が正常に行われなくなるおそれがある。そこで、起動直後や、発振停止回路８により動作を安定状態に戻そうとした後、オーバーフロー検出回路５はΔΣ型変調器１３が安定になるまでオーバーフロー検出信号を出力しない。または、起動直後や、発振停止回路８により動作を安定状態に戻そうとした後、オーバーフロー頻度算出回路６は、ΔΣ型変調器１３が安定になるまで、オーバーフロー頻度値を出力しない。または、起動直後や、発振停止回路８により動作を安定状態に戻そうとした後、発振判定回路７は、ΔΣ型変調器１３が安定になるまで、発振と判定しない。または、起動直後や、発振停止回路８により動作を安定状態に戻そうとした後、発振停止回路８は、ΔΣ型変調器１３が安定になるまで、動作を安定状態に戻そうとしない。上記のオーバーフロー検出回路５、オーバーフロー頻度算出回路６、発振判定回路７、発振停止回路８による少なくともいずれか１つの動作の段階で、起動直後や、発振停止回路８により動作を安定状態に戻そうとした後、ΔΣ型変調器１３が安定になるまで待機する。【００８３】
以上のように実施の形態２に係る半導体装置は、ΔΣ型Ａ／Ｄ変換器安定待ち設定Ｌの期間待った後の発振検出周期設定Ｅの期間内にオーバーフロー検出信号Ｃを検出する回数をカウントし、カウント値Ｉを出力するカウント回路１２０１と、前記カウント値Ｉと発振閾値設定Ｆを比較して、ΔΣ型Ａ／Ｄ変換器安定待ち設定Ｌの期間待った後の発振検出周期設定Ｅの期間内のオーバーフロー検出回数が閾値以上の場合にΔΣ型Ａ／Ｄ変換器１００が発振状態であると判断し、発振検出信号Ｊを有効にして出力する比較回路２０２と、前記発振検出信号Ｊが入力され、前記ΔΣ型Ａ／Ｄ変換器１００をリセットするハードリセット信号Ｋを生成するリセット生成回路２０３とを有する発信検出回路１１１２を備えるようにしたので、実施の形態１と同様に、発振状態が継続されている場合のみΔΣ型Ａ／Ｄ変換器の内部状態をリセットして、発振状態から適切に復帰することができ、また、マイコンが頻繁にΔΣ型Ａ／Ｄ変換器の発振状態を確認してΔΣ型Ａ／Ｄ変換器の発振状態をリセットしなくても良く、マイコンの負担を軽減できるという効果がある。【００８４】
また、本実施の形態２によれば、発振検出回路１１１２内のカウント回路１２０１にΔΣ型Ａ／Ｄ変換器安定待ち設定Ｌを設定してΔΣ型Ａ／Ｄ変換器が安定するまでオーバーフロー検出回数のカウントを待つことにより、ΔΣ型Ａ／Ｄ変換器が不安定な間にΔΣ型Ａ／Ｄ変換器がリセットされることを防止するという効果がある。【００８５】
また、この実施の形態２では発振検出条件を自由に変更できるように発振検出条件である発振検出周期設定Ｅ、発振閾値設定Ｆ、ΔΣ型Ａ／Ｄ変換器安定待ち設定Ｌを、マイコン１０１から設定するものとして説明したが、該設定Ｅ、Ｆ、Ｌは予め定数として設定してもよく、該設定Ｅ、Ｆ、Ｌをマイコン１０１から設定した場合と同様の動作、効果が得られ、マイコンから自由に設定できる場合と比べて回路規模を縮小できる効果も得られる。【００８６】
（実施の形態３）
図６は、本発明の実施の形態３に係る半導体装置の一例の構成を示すブロック図である。【００８７】
この実施の形態３の半導体装置は、入力アナログデータ信号Ａをデジタルデータ信号Ｂに変換するΔΣ型Ａ／Ｄ変換器１００と、ΔΣ型Ａ／Ｄ変換器１００が出力するオーバーフロー検出信号Ｃを積分することによりΔΣ型Ａ／Ｄ変換器１００の発振状態を検出してΔΣ型Ａ／Ｄ変換器ハードリセット信号Ｋを生成する発振検出回路２１１２と、発振検出条件を設定するマイコン１０１とを有している。発振検出回路２１１２は、一定期間内にΔΣ型Ａ／Ｄ変換器１００が出力するオーバーフロー検出信号Ｃを検出する回数をカウントするカウント回路２０１と、カウント回路２０１が出力するカウント値Ｉと発振閾値設定Ｆとを比較した結果をカウントして発振検出連続回数設定Ｍと比較する比較回路２２０２と、比較回路２２０２が出力する発振検出信号Ｊに基づきΔΣ型Ａ／Ｄ変換器ハードリセット信号Ｋを生成するリセット生成回路２０３とを有している。【００８８】
ここで、ΔΣ型Ａ／Ｄ変換器１００とマイコン１０１は、従来の半導体装置におけるものと同一のものである。また、発振検出回路２１１２内のカウント回路２０１及びリセット生成回路２０３は実施の形態１のものと同一のものである。【００８９】
図７は、図６に示した本発明の実施の形態３に係る半導体装置における発振検出連続回数設定Ｍ＝２の場合のΔΣ型Ａ／Ｄ変換器の発振検出のタイミングチャートである。図７を参照しながら、ΔΣ型Ａ／Ｄ変換器の発振状態を検出する動作を説明する。【００９０】
マイコン１０１から発振検出回路２１１２内のカウント回路２０１に発振検出周期設定Ｅが設定され、発振検出回路２１１２内の比較回路２２０２に発振閾値設定Ｆ及び発振検出連続回数設定Ｍが設定される。カウント回路２０１において、発振検出回路リセットＨを解除してから（タイミングＴ３０１）、発振検出周期設定Ｅの期間毎にΔΣ型Ａ／Ｄ変換器１００が出力するオーバーフロー検出信号Ｃがオーバーフロー状態を示した回数を数え、その回数であるカウント値Ｉを比較回路２２０２に出力する。カウント値Ｉは検出タイミング信号Ｓに基づき発振検出周期設定Ｅの期間毎にリセットされる（タイミングＴ３０２〜Ｔ３０７，Ｔ３０９，Ｔ３１１）。【００９１】
比較回路２２０２では、検出タイミング信号Ｓに基づき発振検出周期設定Ｅの期間毎に（タイミングＴ３０２〜Ｔ３０７，Ｔ３０９，Ｔ３１１）カウント値Ｉと発振閾値設定Ｆを比較し、カウント値Ｉが発振閾値設定Ｆより大きい場合（タイミングＴ３０２，Ｔ３０６，Ｔ３０７）は発振検出連続回数Ｒをインクリメントし、カウント値Ｉが発振閾値設定Ｆより小さい場合（タイミングＴ３０３，Ｔ３０４，Ｔ３０５，Ｔ３０９，Ｔ３１１）は発振検出連続回数Ｒをリセットする。例えば、タイミングＴ３０２ではカウント値Ｉが発振閾値設定Ｆより大きいため、発振検出連続回数Ｒは「０」から「１」となるが、次のタイミングＴ３０３では、カウント値Ｉが発振閾値設定Ｆより小さく、カウント値Ｉが発振閾値設定Ｆより大きい場合が連続していないので、発振検出連続回数Ｒは「１」から「０」にリセットされる。そして、発振検出連続回数Ｒが発振検出連続回数設定Ｍ＝２以上になった場合（タイミングＴ３０７）発振検出信号Ｊを“Ｈ”にしてリセット生成回路２０３へ出力する。【００９２】
リセット生成回路２０３では、発振検出信号Ｊが“Ｈ”になったら、ΔΣ型Ａ／Ｄ変換器１００の内部状態をリセットするようにΔΣ型Ａ／Ｄ変換器ハードリセット信号Ｋを生成し、ΔΣ型Ａ／Ｄ変換器１００に出力する。また、ハードリセット信号Ｋはリセット生成回路２０３から比較回路２２０２に入力され、発振検出連続回数Ｒはハードリセット信号Ｋにより「２」から「０」にリセットされ、発振検出信号Ｊもハードリセット信号Ｋにより“Ｌ”に戻り、次の発振検出を待つ。また、ハードリセット信号Ｋがリセット生成回路２０３からカウント回路２０１に入力され、ハードリセット信号Ｋが解除されると、次の発振検出周期が開始する（タイミングＴ３０８）。【００９３】
なお、発振検出回路２１１２がΔΣ型Ａ／Ｄ変換器１００の内部状態をリセットしたことをマイコン１０１から確認できるように発振検出モニタ信号Ｇをマイコン１０１へ出力しておくことが望ましい。発振検出信号Ｊが“Ｈ”になったら（タイミングＴ３０７）、発振検出モニタ信号Ｇを“Ｈ”に設定し、マイコン１０１により発振検出モニタ信号Ｇを読み出しΔΣ型Ａ／Ｄ変換器１００の発振状態を確認したら（タイミングＴ３１０）、マイコン１０１から比較回路２２０２に発振検出モニタ信号用クリア信号Ｔを出力し発振検出モニタ信号Ｇを“Ｌ”に設定することで、発振検出回路２１１２がΔΣ型Ａ／Ｄ変換器１００をリセットしたことを確実に確認できるようにしておく。【００９４】
また、本実施の形態３では、図６の半導体装置において、オーバーフロー検出回数が閾値以上になる場合が連続したときのみΔΣ型Ａ／Ｄ変換器が発振状態であると判断する場合について説明したが、図１に示した半導体装置においても、発振判定回路７がオーバーフロー頻度値と閾値を比較して、オーバーフロー頻度値が閾値以上になる場合が連続したときのみΔΣ型変調器が発振状態であると判断するようにしてもよい。その場合、図１の半導体装置のオーバーフロー頻度算出回路６は、オーバーフロー検出信号が連続してオーバーフロー状態を示した回数を数え、その回数であるカウント値をオーバーフロー頻度値として出力し、カウント値はオーバーフロー検出信号がオーバーフロー状態を示していない場合にリセットされる。【００９５】
以上のように実施の形態３に係る半導体装置は、発振検出周期設定Ｅの期間内のオーバーフロー検出信号Ｃを検出する回数をカウントし、カウント値Ｉを出力するカウント回路２０１と、前記カウント値Ｉと発振閾値設定Ｆを比較して、発振検出周期設定Ｅの期間内のオーバーフロー検出回数が閾値以上になる場合が連続する回数が発振検出連続回数設定Ｍ以上になった場合にΔΣ型Ａ／Ｄ変換器１００が発振状態であると判断し、発振検出信号Ｊを有効にして出力する比較回路２２０２と、前記発振検出信号Ｊが入力され、前記ΔΣ型Ａ／Ｄ変換器１００をリセットするハードリセット信号Ｋを生成するリセット生成回路２０３とを有する発振検出回路２１１２を備えるようにしたので、オーバーフロー検出回数が閾値以上になる場合が連続した場合にのみΔΣ型Ａ／Ｄ変換器が発振状態であると判断することにより、ΔΣ型Ａ／Ｄ変換器が不用意にリセットされることを防止するという効果がある。【００９６】
また、この実施の形態３では発振検出条件を自由に変更できるように発振検出条件である発振検出周期設定Ｅ、発振閾値設定Ｆ、発振検出連続回数設定Ｍを、マイコン１０１から設定するものとして説明したが、該設定Ｅ、Ｆ、Ｍは予め定数として設定してもよく、該設定Ｅ、Ｆ、Ｍをマイコン１０１から設定した場合と同様の動作、効果が得られ、マイコンから自由に設定できる場合と比べて回路規模を縮小できる効果も得られる。【００９７】
なお、本実施の形態３は、実施の形態２と同様に、発振検出回路内のカウント回路にΔΣ型Ａ／Ｄ変換器安定待ち設定Ｌを設定して、ΔΣ型Ａ／Ｄ変換器が安定するまで待った後の一定期間内のオーバーフロー検出回数を数えるようにすれば、ΔΣ型Ａ／Ｄ変換器が不安定な間にΔΣ型Ａ／Ｄ変換器がリセットされることを防止するという効果も得られる。【００９８】
（実施の形態４）
図８は、本発明の実施の形態４に係る半導体装置の一例の構成を示すブロック図である。【００９９】
この実施の形態４の半導体装置は、入力アナログデータ信号Ａをデジタルデータ信号Ｂに変換するΔΣ型Ａ／Ｄ変換器１００と、ΔΣ型Ａ／Ｄ変換器１００が出力するオーバーフロー検出信号Ｃを積分することによりΔΣ型Ａ／Ｄ変換器１００の発振状態を検出する発振検出回路４１１２と、発振検出回路４１１２から出力される発振検出モニタ信号Ｇを確認してΔΣ型Ａ／Ｄ変換器１００へΔΣ型Ａ／Ｄ変換器ソフトリセット設定Ｄを発行するマイコン１０１とを有している。発振検出回路４１１２は、一定期間内にΔΣ型Ａ／Ｄ変換器１００が出力するオーバーフロー検出信号Ｃを検出する回数をカウントするカウント回路４２０１と、カウント回路４２０１が出力するカウント値Ｉと発振閾値設定Ｆとを比較する比較回路４２０２とを有している。ここで、カウント回路４２０１は、発振検出周期設定Ｅに基づいてオーバーフロー検出のタイミングを示す検出タイミング信号Ｓを生成する検出タイミング生成回路４２０１ａ、及びオーバーフロー検出信号Ｃの検出回数をカウントするオーバーフローカウント回路４２０１ｂを有している。マイコン１０１から検出タイミング生成回路４２０１ａに発振検出周期設定Ｅが入力され、検出タイミング生成回路４２０１ａからオーバーフローカウント回路４２０１ｂ及び比較回路４２０２に検出タイミング信号Ｓが出力される。オーバーフローカウント回路４２０１ｂはΔΣ型Ａ／Ｄ変換器１００からオーバーフロー検出信号Ｃが入力され、検出タイミング信号Ｓに基づき発振検出周期設定Ｅの期間内にオーバーフロー検出信号Ｃを検出する回数をカウントし、カウント値Ｉがオーバーフローカウント回路４２０１ｂから比較回路４２０２に出力される。また、比較回路４２０２は、発振検出信号Ｊを生成する発振検出信号生成回路４２０２ａと、発振検出モニタ信号Ｇを生成する発振検出モニタ信号生成回路４２０２ｂを有している。発振検出信号生成回路４２０２ａから発振検出モニタ信号生成回路４２０２ｂに発振検出信号Ｊが入力され、発振検出モニタ信号生成回路４２０２ｂからマイコン１０１に発振検出モニタ信号Ｇが出力される。【０１００】
なお、ΔΣ型Ａ／Ｄ変換器１００とマイコン１０１は、従来の半導体装置におけるものと同一のものである。【０１０１】
図９は、図８に示した本発明の実施の形態４に係る半導体装置におけるΔΣ型Ａ／Ｄ変換器の発振検出のタイミングチャートである。図９を参照しながら、ΔΣ型Ａ／Ｄ変換器の発振状態を検出する動作を説明する。【０１０２】
マイコン１０１から発振検出回路４１１２内のカウント回路４２０１に発振検出周期設定Ｅが設定され、発振検出回路４１１２内の比較回路４２０２に発振閾値設定Ｆが設定される。カウント回路４２０１において、発振検出回路リセットＨを解除してから（タイミングＴ５０１）、発振検出周期設定Ｅの期間毎にΔΣ型Ａ／Ｄ変換器１００が出力するオーバーフロー検出信号Ｃがオーバーフロー状態を示した回数を数え、その回数であるカウント値Ｉを比較回路４２０２に出力する。カウント値Ｉは検出タイミング信号Ｓに基づき発振検出周期設定Ｅの期間毎にリセットされる（タイミングＴ５０２，Ｔ５０６，Ｔ５０７，Ｔ５０９〜Ｔ５１１，Ｔ５１５）。また、マイコン１０１からカウント回路４２０１へソフトリセット設定Ｄが入力され、ソフトリセット設定Ｄが解除されると、次の発振検出周期を開始する（タイミングＴ５０５、Ｔ５１４）。【０１０３】
比較回路４２０２内の発振検出信号生成回路４２０２ａでは、検出タイミング信号Ｓに基づき発振検出周期設定Ｅの期間毎（タイミングＴ５０２，Ｔ５０６，Ｔ５０７，Ｔ５０９〜Ｔ５１１，Ｔ５１５）にカウント値Ｉと発振閾値設定Ｆを比較し、カウント値Ｉが発振閾値設定Ｆより大きい場合（タイミングＴ５０２，Ｔ５１０）、次の発振検出周期の間発振検出信号Ｊを“Ｈ”に設定する。比較回路４２０２内の発振検出モニタ信号生成回路４２０２ｂでは、発振検出信号Ｊが“Ｈ”になったら発振検出モニタ信号Ｇを“Ｈ”に設定してマイコン１０１へ出力する。また、マイコン１０１から比較回路４２０２へソフトリセット設定Ｄが入力され、発振検出信号Ｊ及び発振検出モニタ信号Ｇはソフトリセット設定Ｄにより“Ｌ”に戻り、次の発振検出を待つ。【０１０４】
マイコン１０１は発振検出回路４１１２から出力される発振検出モニタ信号Ｇを定期的にモニタし（タイミングＴ５０３，Ｔ５０８，Ｔ５１２）、発振検出モニタ信号ＧがΔΣ型Ａ／Ｄ変換器１００の発振状態を示した場合（タイミングＴ５０３，Ｔ５１２）ΔΣ型Ａ／Ｄ変換器１００の内部状態をリセットするようにΔΣ型Ａ／Ｄ変換器ソフトリセット設定Ｄを発行する（タイミングＴ５０４，Ｔ５１３）。【０１０５】
ここで、タイミングＴ５０２からの発振検出の間に、発振検出周期設定Ｅの長さの期間が終了する前に、タイミングＴ５０３でマイコン１０１が発振検出モニタ信号ＧによりΔΣ型Ａ／Ｄ変換器１００の発振状態を示したことを確認したとき、ΔΣ型Ａ／Ｄ変換器ソフトリセット設定Ｄがマイコン１０１から比較回路２０２に入力され、その時点で発振検出信号Ｊ及び発振検出モニタ信号Ｇは“Ｌ”に戻る（タイミングＴ５０４）。また上述のように、タイミングＴ５１０からの発振検出周期の間、発振検出信号Ｊは“Ｈ”に設定され、タイミングＴ５１１で発振検出信号Ｊは“Ｌ”に戻る。タイミングＴ５１１からの発振検出の間、発振検出モニタ信号Ｇはマイコン１０１により検出されるまで“Ｈ”であり、マイコン１０１により検出された後（タイミングＴ５１２）、ΔΣ型Ａ／Ｄ変換器ソフトリセット設定Ｄにより“Ｌ”に設定される（タイミングＴ５１３）。【０１０６】
なお、本実施の形態４では、図８の半導体装置において、発振検出モニタ信号に基づいてΔΣ型Ａ／Ｄ変換器をリセットするソフトリセット設定をマイコンからΔΣ型Ａ／Ｄ変換器に送信する場合について説明したが、図１に示した半導体装置においても、図８の半導体装置と同様に、さらにマイコンを備え、発振検出モニタ信号に基づいてΔΣ型変調器をリセットするソフトリセット設定をマイコンからΔΣ型変調器に送信するようにしてもよい。【０１０７】
以上のように実施の形態４に係る半導体装置は、発振検出周期設定Ｅの期間内のオーバーフロー検出信号Ｃを検出する回数をカウントし、カウント値Ｉを出力するカウント回路４２０１と、前記カウント値Ｉと発振閾値設定Ｆを比較して、発振検出周期設定Ｅの期間内のオーバーフロー検出回数が閾値以上の場合にΔΣ型Ａ／Ｄ変換器１００が発振状態であると判断し、ΔΣ型Ａ／Ｄ変換器１００が発振状態であることを示す発振検出モニタ信号Ｇをマイコン１０１に出力する比較回路４２０２とを有する発振検出回路４１１２を備え、前記発振検出モニタ信号Ｇに基づいて前記ΔΣ型Ａ／Ｄ変換器１００をリセットするソフトリセット設定Ｄをマイコン１０１からΔΣ型Ａ／Ｄ変換器１００に送信するようにしたので、実施の形態１の効果と同様に、発振状態が継続されている場合のみΔΣ型Ａ／Ｄ変換器の内部状態をリセットして、発振状態から正常動作が可能な状態に復帰することができる。【０１０８】
また、この実施の形態４では発振検出条件を自由に変更できるように発振検出条件である発振検出周期設定Ｅ、発振閾値設定Ｆをマイコン１０１から設定するものとして説明したが、該両設定Ｅ、Ｆは予め定数として設定してもよく、該両設定Ｅ、Ｆをマイコン１０１から設定した場合と同様の動作、効果が得られ、マイコンから自由に設定できる場合と比べて回路規模を縮小できる効果も得られる。【０１０９】
また、この実施の形態４では、発振検出方法として、実施の形態１と同様に一定期間内のオーバーフロー検出回数が閾値以上の場合にΔΣ型Ａ／Ｄ変換器が発振状態であると判断する方法を用いたが、実施の形態４と同様に、連続オーバーフロー検出回数が閾値以上であると検出される場合は、ΔΣ型Ａ／Ｄ変換器が発振状態であると判断する方法を用いてもよく、同様の効果が得られる。【０１１０】
更に、実施の形態２と同様に、発振検出回路内のカウント回路にΔΣ型Ａ／Ｄ変換器安定待ち設定Ｌを設定して、ΔΣ型Ａ／Ｄ変換器が安定するまで待つことにより、ΔΣ型Ａ／Ｄ変換器が不安定な間にΔΣ型Ａ／Ｄ変換器がリセットされることを防止するという効果も得られる。【０１１１】
また、実施の形態３と同様にオーバーフロー検出回数が閾値以上になる場合が連続した場合にのみΔΣ型Ａ／Ｄ変換器が発振状態であると判断することにより、ΔΣ型Ａ／Ｄ変換器が不用意にリセットされることを防止するという効果も得られる。【０１１２】
（実施の形態５）
図１０は、本発明の実施の形態５に係る半導体装置の一例の構成を示すブロック図である。【０１１３】
この実施の形態５の半導体装置は、入力アナログデータ信号Ａをデジタルデータ信号Ｂに変換するΔΣ型Ａ／Ｄ変換器１００と、ΔΣ型Ａ／Ｄ変換器１００が出力するオーバーフロー検出信号Ｃを検出する回数をカウントすることによりΔΣ型Ａ／Ｄ変換器１００の発振状態を検出してΔΣ型Ａ／Ｄ変換器ハードリセット信号Ｋを生成する発振検出回路１１２と、発振検出回路１１２から出力される発振検出モニタ信号Ｇを確認してΔΣ型Ａ／Ｄ変換器１００へΔΣ型Ａ／Ｄ変換器ソフトリセット設定Ｄを発行するマイコン１０１と、マイコン１０１が発行するΔΣ型Ａ／Ｄ変換器用ハードリセット有効設定Ｎに基づいてΔΣ型Ａ／Ｄ変換器ハードリセット信号ＫとΔΣ型Ａ／Ｄ変換器ソフトリセット設定Ｄを切り替えるリセット選択回路１１３とを有している。発振検出回路１１２は、ΔΣ型Ａ／Ｄ変換器１００が出力するオーバーフロー検出信号Ｃを検出する回数をカウントするカウント回路２０１と、カウント回路２０１が出力する検出タイミング信号Ｓに基づき、カウント回路２０１が出力するカウント値Ｉと発振閾値設定Ｆとを比較する比較回路２０２と、比較回路２０２が出力する発振検出信号ＪからΔΣ型Ａ／Ｄ変換器ハードリセット信号Ｋを生成するリセット生成回路２０３とを有している。【０１１４】
ここで、ΔΣ型Ａ／Ｄ変換器１００とマイコン１０１は、従来の半導体装置におけるものと同一のものである。また、本実施の形態５の発振検出回路１１２は実施の形態１のものと同一のものとする。なお、本実施の形態５では、発振検出回路は実施の形態１のものと同一のものとしたが、実施の形態２または３と同一のものを用いるようにしてもよい。【０１１５】
次に動作について説明する。なお、実施の形態１と同様の動作についてはその説明を省略する。【０１１６】
まず、マイコン１０１からのハードリセット有効設定Ｎによって、あらかじめハードリセット信号Ｋ、またはソフトリセット設定Ｄのいずれを用いるかを決定する。【０１１７】
リセット選択回路１１３は、マイコン１０１が発行するΔΣ型Ａ／Ｄ変換器用ハードリセット有効設定Ｎに基づいて、実施の形態１ないし３のようにハードリセット信号Ｋを用いて発振検出回路１１２がΔΣ型Ａ／Ｄ変換器１００をリセットするか、または実施の形態４のようにソフトリセット設定Ｄを用いてマイコン１０１がΔΣ型Ａ／Ｄ変換器１００をリセットするかを切り替え、ΔΣ型Ａ／Ｄ変換器１００へΔΣ型Ａ／Ｄ変換器リセット信号Ｏを出力する。【０１１８】
また、ΔΣ型Ａ／Ｄ変換器リセット信号Ｏはリセット選択回路１１３から比較回路２０２に入力され、発振検出信号ＪはΔΣ型Ａ／Ｄ変換器リセット信号Ｏにより“Ｌ”に戻る。また、ΔΣ型Ａ／Ｄ変換器リセット信号Ｏがリセット選択回路１１３からカウント回路２０１に入力され、ΔΣ型Ａ／Ｄ変換器リセット信号Ｏが解除されると、次の発振検出周期が開始する。【０１１９】
発振検出回路１１２がΔΣ型Ａ／Ｄ変換器１００をリセットする場合、発振状態を検出すると自動的にΔΣ型Ａ／Ｄ変換器１００の内部状態をリセットするため、マイコン１０１が頻繁にΔΣ型Ａ／Ｄ変換器１００の発振状態を確認しなくても良いという効果があるが、発振検出回路１１２がΔΣ型Ａ／Ｄ変換器１００をリセットしたことが外部から確認できる構造になっていない場合は、頻繁にΔΣ型Ａ／Ｄ変換器１００が発振状態を起こしていて、本来は発振検出条件やΔΣ型Ａ／Ｄ変換器１００の前段の入力などを考慮する必要があっても、ΔΣ型Ａ／Ｄ変換器１００をリセットし続けることで動作を続けてしまう場合があるという問題がある。一方マイコン１０１がΔΣ型Ａ／Ｄ変換器１００をリセットする場合は、必ずマイコン１０１において発振検出モニタ信号Ｇを確認しているため、上記のような問題は起こらないが、頻繁にマイコン１０１が発振検出モニタ信号Ｇを確認する必要があるため、マイコン１０１の処理に負担がかかる。このように、発振検出回路１１２がΔΣ型Ａ／Ｄ変換器１００をリセットする場合と、マイコン１０１がΔΣ型Ａ／Ｄ変換器１００をリセットする場合とで、両者で異なる効果があることを考慮して、半導体装置の使用条件により、ΔΣ型Ａ／Ｄ変換器ハードリセット信号ＫとΔΣ型Ａ／Ｄ変換器ソフトリセット設定Ｄを切り替える。【０１２０】
なお、本実施の形態５では、図１０の半導体装置において、リセット選択回路により、ΔΣ型Ａ／Ｄ変換器ハードリセット信号ＫとΔΣ型Ａ／Ｄ変換器ソフトリセット設定Ｄを切り替えることができる場合について説明したが、図１の半導体装置においても、さらにマイコンとリセット選択回路を備え、図１０の半導体装置と同様に、リセット選択回路により、ΔΣ型Ａ／Ｄ変換器ハードリセット信号ＫとΔΣ型Ａ／Ｄ変換器ソフトリセット設定Ｄを切り替えることができるようにしてもよい。【０１２１】
以上説明したように、実施の形態５に係る半導体装置は、リセット選択回路１１３により、ΔΣ型Ａ／Ｄ変換器ハードリセット信号ＫとΔΣ型Ａ／Ｄ変換器ソフトリセット設定Ｄを切り替えることができるようにすることで、発振検出回路１１２がΔΣ型Ａ／Ｄ変換器１００をリセットする場合と、マイコン１０１がΔΣ型Ａ／Ｄ変換器１００をリセットする場合を半導体装置の使用条件により選択して、ΔΣ型Ａ／Ｄ変換器１００の内部状態をリセットすることにより、適切にΔΣ型Ａ／Ｄ変換器１００の発振状態を復帰させることができるという効果がある。【０１２２】
また、本実施の形態５によれば、発振検出回路１１２内のリセット生成回路２０３またはマイコンからのΔΣ型Ａ／Ｄ変換器ソフトリセットコマンドのどちらかが正常に動作しない場合に正常に動作するリセットを選択できるというフェイルセーフの効果もある。【０１２３】
なお、この実施の形態５では、ΔΣ型Ａ／Ｄ変換器１００の発振状態を検出する発振検出回路として、実施の形態１と同一の発振検出回路１１２を用いる場合について説明したが、実施の形態２と同様にΔΣ型Ａ／Ｄ変換器が安定するまで待った後にオーバーフロー検出回数が閾値以上である場合に発振状態であると判断する発振検出回路１１１２を用いる場合、または実施の形態３と同様に発振検出連続回数が発振検出連続設定回数以上である場合に発振状態であると判断する発振検出回路２１１２を用いる場合でも同様の効果が得られる。【０１２４】
（実施の形態６）
図１１は、本発明の実施の形態６に係る半導体システムの構成を示すブロック図である。図１１中の１〜１４は、図１中の１〜１４と同じであるので説明を省略する。実施の形態６に係る半導体システムは、図１に示した実施の形態１に係る半導体装置に、信号処理回路１６をさらに備えたものである。【０１２５】
図１１において、１６は、ΔΣ型変調器１３が出力するデータ信号を信号処理する信号処理回路である。発振判定回路７によりΔΣ型変調器１３が発振状態であると判定されると、前記信号処理回路１６でフェードアウト処理を行うことでΔΣ型変調器１３がリセットされることによるデータの不連続が後段の信号処理に与える影響を小さくする。また、発振が収まった後、信号処理回路１６はフェードイン処理を行うことで、ΔΣ型変調器１３がリセットされることによるデータの不連続が後段の信号処理に与える影響を小さくする。【０１２６】
なお、発振判定回路７によりΔΣ型変調器１３が発振と判定されたとき、前記信号処理回路１６で、外部へのデータの出力をオフにする処理を行うようにしてもよく、ΔΣ型変調器１３がリセットされることによるデータの不連続が後段の信号処理に与える影響を小さくする。【０１２７】
以下、構成及び動作を詳細に説明する。【０１２８】
ここで、本実施の形態６の半導体システムの一例として、図１の、オーバーフロー頻度算出回路５としてカウント回路、発振判定回路７として比較回路、発振停止回路８としてリセット生成回路、ΔΣ型変調器１３としてΔΣ型Ａ／Ｄ変換器を用いる場合について説明する。【０１２９】
図１２は、本発明の実施の形態６に係る半導体システムの一例の構成を示すブロック図である。【０１３０】
この実施の形態６の半導体システムは、入力アナログデータ信号Ａをデジタルデータ信号Ｂに変換するΔΣ型Ａ／Ｄ変換器１００と、ΔΣ型Ａ／Ｄ変換器１００が出力するオーバーフロー検出信号Ｃを検出する回数をカウントすることによりΔΣ型Ａ／Ｄ変換器１００の発振状態を検出する発振検出回路１１２と、発振検出回路１１２から出力される発振検出モニタ信号Ｇを確認するマイコン１０１とよりなる半導体装置と、ΔΣ型Ａ／Ｄ変換器１００が出力するデジタルデータ信号Ｂを信号処理する信号処理回路１１４とからなる。【０１３１】
この実施の形態６のΔΣ型Ａ／Ｄ変換器１００とマイコン１０１は、従来の半導体装置におけるものと同一のものである。また、本実施の形態６の発振検出回路１１２は、実施の形態１のものと同一のものとする。実施の形態１と異なるのは、発振検出回路１１２が出力するΔΣ型Ａ／Ｄ変換器ハードリセット信号ＫをΔΣ型Ａ／Ｄ変換器１００の他に信号処理回路１１４にも入力していることである。なお、本実施の形態６は、発振検出回路は実施の形態１のものと同一のものとしたが、実施の形態２ないし５と同一のものを用いるようにしてもよい。【０１３２】
次に動作について説明する。なお、実施の形態１と同様の動作についてはその説明を省略する。【０１３３】
図１３は、図１２に示した本発明の実施の形態６に係る半導体システムにおけるΔΣ型Ａ／Ｄ変換器の発振状態と信号処理のタイミングチャートである。【０１３４】
本発明の実施の形態６に係る半導体システムは、実施の形態１に示されるように、発振検出回路１１２により、発振検出周期設定Ｅの期間内のオーバーフロー検出回数が発振閾値設定Ｆ以上の場合に、ΔΣ型Ａ／Ｄ変換器１００が発振状態であると判断して、ΔΣ型Ａ／Ｄ変換器１００の発振状態を検出し、ΔΣ型Ａ／Ｄ変換器ハードリセット信号ＫをΔΣ型Ａ／Ｄ変換器１００と信号処理回路１１４に入力する。【０１３５】
ΔΣ型Ａ／Ｄ変換器ハードリセット信号Ｋにより、ΔΣ型Ａ／Ｄ変換器１００がリセットされたとき、図１３に示すように、ΔΣ型Ａ／Ｄ変換器１００から出力されるデジタルデータ信号Ｂにデータの不連続が発生する。ここで、ΔΣ型Ａ／Ｄ変換器１００から信号処理回路１１４にデジタルデータ信号Ｂが入力され、デジタルデータ信号Ｂが処理されるときに、通常、信号処理回路１１４内で信号処理遅延が生じる。【０１３６】
信号処理回路１１４がフェードアウト処理をしない場合、ΔΣ型Ａ／Ｄ変換器１００が発振状態になると（タイミングＴ７０１）、信号処理回路１１４での信号処理遅延分だけ遅れたタイミングＴ７０２において、信号処理回路１１４の出力ＱにΔΣ型Ａ／Ｄ変換器がリセットされることによるデータの不連続が発生する。このデータの不連続を防ぐため、信号処理回路１１４においてΔΣ型Ａ／Ｄ変換器ハードリセット信号Ｋを確認して、ΔΣ型Ａ／Ｄ変換器１００がリセットされることを確認したら（タイミングＴ７０１）、信号処理回路１１４はフェードアウト処理を行い、データの不連続が発生するタイミングＴ７０２までに徐々にデータをミュートする。【０１３７】
このとき、図１３のタイミングＴ７０１からＴ７０２の間の信号処理遅延の期間を利用して、信号処理回路１１４においてデジタルデータ信号Ｂのデータをフェードアウト処理して出力Ｑ'を行うことにより、ΔΣ型Ａ／Ｄ変換器１００のリセットによるデータの不連続の外部への影響を小さくし、データの不連続による違和感を小さくすることができる。【０１３８】
以上のように実施の形態６に係る半導体システムは、半導体装置内の発振検出回路１１２から入力されるΔΣ型Ａ／Ｄ変換器ハードリセット信号Ｋを確認して、ΔΣ型Ａ／Ｄ変換器１００がリセットされることを確認したらデータのフェードアウト処理を行う信号処理回路１１４を備えるようにしたので、実施の形態１と同様に、発振状態が継続されている場合のみΔΣ型Ａ／Ｄ変換器の内部状態をリセットするようにし、発振状態から適切に正常動作が可能な状態に復帰することができ、また、マイコンが頻繁にΔΣ型Ａ／Ｄ変換器の発振状態を確認してΔΣ型Ａ／Ｄ変換器の内部状態をリセットしなくても良く、マイコンの負担を軽減できるという効果がある。【０１３９】
また、本実施の形態６によれば、半導体装置内の発振検出回路から信号処理回路にハードリセット信号が入力されるようにしたので、ΔΣ型Ａ／Ｄ変換器がリセットされることにより生じるデータの不連続を想定し、ΔΣ型Ａ／Ｄ変換器１００の後段の信号処理回路において、外部に不連続なデータを出力する前にフェードアウト処理を行うことで、外部への影響を小さくできる、という効果がある。【０１４０】
なお、この実施の形態６では、実施の形態１のように一定期間内のオーバーフロー検出回数が閾値以上である場合に発振状態であると判断する発振検出方法を用いる場合について記載したが、実施の形態２のようにΔΣ型Ａ／Ｄ変換器が安定するまで待った後のオーバーフロー検出回数が閾値以上である場合に発振状態であると判断する発振検出方法、実施の形態３のように発振検出連続回数が発振検出連続設定回数以上である場合に発振状態であると判断する発振検出方法を用いる場合も、ΔΣ型Ａ／Ｄ変換器がリセットされることにより生じるデータの不連続を想定し、ΔΣ型Ａ／Ｄ変換器の後段の信号処理回路において、外部に不連続なデータを出力する前にフェードアウト処理を行うことで、外部への影響を小さくできる、という効果がある。【０１４１】
また、実施の形態４のように、ΔΣ型Ａ／Ｄ変換器の発振状態を検出し、マイコンからのΔΣ型Ａ／Ｄ変換器ソフトリセット設定により、ΔΣ型Ａ／Ｄ変換器をリセットする発振検出方法、及び実施の形態５のように、ΔΣ型Ａ／Ｄ変換器の発振状態を検出し、発振検出回路からのハードリセット信号と、マイコンからのΔΣ型Ａ／Ｄ変換器ソフトリセット設定を切り替えて出力されるΔΣ型Ａ／Ｄ変換器リセット信号により、ΔΣ型Ａ／Ｄ変換器をリセットする発振検出方法を用いる場合も、ΔΣ型Ａ／Ｄ変換器がリセットされることにより生じるデータの不連続を想定し、ΔΣ型Ａ／Ｄ変換器の後段の信号処理回路において、外部に不連続なデータを出力する前にフェードアウト処理を行うことで、外部への影響を小さくできる、という効果がある。【０１４２】
また、本実施の形態６によれば、発振が収まった後、信号処理回路１６によりΔΣ型変調器の出力信号に対しフェードイン処理を行うことによって、ΔΣ型変調器１３がリセットされることによるデータの不連続が後段の信号処理に与える影響を小さくするという効果がある。【０１４３】
（実施の形態７）
図１４は、本発明の実施の形態７に係る半導体システムの構成を示すブロック図である。図１４中の１〜１４は、図１中の１〜１４と同じであるので説明を省略する。実施の形態７に係る半導体システムは、図１に示した実施の形態１に係る半導体装置に、入力振幅制限回路１７をさらに備えたものである。【０１４４】
図１４において、１７は、ΔΣ型変調器１３が発振しないように入力振幅を調整して入力データ信号をΔΣ型変調器１３へ出力する入力振幅制限回路である。発振判定回路７によりΔΣ型変調器１３が発振状態であると判定されると、前記入力振幅制限回路１７は入力振幅を小さくしてデータを出力する。ΔΣ型変調器１３が発振したということは、入力信号が大きく発振しやすい状態になっている場合があるので、入力振幅を小さくすることにより、発振が収まった後、ΔΣ型変調器１３が再びすぐ発振することを防ぐ。【０１４５】
以下、構成及び動作を詳細に説明する。【０１４６】
ここで、本実施の形態７の半導体システムの一例として、図１の、オーバーフロー頻度算出回路５としてカウント回路、発振判定回路７として比較回路、発振停止回路８としてリセット生成回路、ΔΣ型変換器１３としてΔΣ型Ａ／Ｄ変換器を用いる場合について説明する。【０１４７】
図１５は、本発明の実施の形態７に係る半導体システムの一例の構成を示すブロック図である。【０１４８】
この実施の形態７の半導体システムは、入力アナログデータ信号Ａをデジタルデータ信号Ｂに変換するΔΣ型Ａ／Ｄ変換器１００と、ΔΣ型Ａ／Ｄ変換器１００が出力するオーバーフロー検出信号Ｃを検出する回数をカウントすることによりΔΣ型Ａ／Ｄ変換器１００の発振状態を検出する発振検出回路１１２と、発振検出回路１１２から出力される発振検出モニタ信号Ｇを確認して入力振幅制限回路１１５にΔΣ型Ａ／Ｄ変換器発振確認コマンドＰを発行するマイコン１０１とよりなる半導体装置と、ΔΣ型Ａ／Ｄ変換器１００が発振しないように入力振幅を調整して入力アナログデータ信号ＡをΔΣ型Ａ／Ｄ変換器１００へ出力する入力振幅制限回路１１５とからなる。【０１４９】
この実施の形態７のΔΣ型Ａ／Ｄ変換器１００とマイコン１０１は、従来の半導体装置におけるものと同一のものである。また、発振検出回路１１２は、実施の形態１のものと同一のものである。実施の形態１と異なるのは、マイコン１０１から入力振幅制限回路１１５にΣ型Ａ／Ｄ変換器の発振確認コマンドＰを送信し、入力振幅制限回路１１５により入力振幅を調整して入力アナログデータＡをΔΣ型Ａ／Ｄ変換器１００に入力していることである。なお、本実施の形態７では、発振検出回路は実施の形態１のものと同一のものとしたが、実施の形態２ないし５と同一のものを用いるようにしてもよい。【０１５０】
次に動作について説明する。なお、実施の形態１と同様の動作についてはその説明を省略する。【０１５１】
本発明の実施の形態７に係る半導体装置は、実施の形態１に示されるように、発振検出回路１１２により、発振検出周期設定Ｅの期間内のオーバーフロー検出回数が発振閾値設定Ｆ以上の場合に、ΔΣ型Ａ／Ｄ変換器１００が発振状態であると判断して、ΔΣ型Ａ／Ｄ変換器１００の発振状態を検出する。マイコン１０１は、発振検出回路１１２内の比較回路２０２からの発振検出モニタ信号Ｇを確認してΔΣ型Ａ／Ｄ変換器１００が発振状態である場合は、入力振幅制限回路１１５にΔΣ型Ａ／Ｄ変換器の発振確認コマンドＰを送信して、ΔΣ型Ａ／Ｄ変換器１００の発振状態を知らせる。入力振幅制限回路１１５は、ΔΣ型Ａ／Ｄ変換器１００が発振している場合は、入力アナログデータＡがΔΣ型Ａ／Ｄ発振器１００の許容範囲を超えていると判断し、ゲインを小さくして入力アナログデータＡをΔΣ型Ａ／Ｄ変換器１００に出力することで、ΔΣ型Ａ／Ｄ変換器１００の許容範囲内にして、ΔΣ型Ａ／Ｄ変換器１００が発振しにくくする。【０１５２】
以上のように実施の形態７に係る半導体システムは、半導体装置内のマイコン１０１が発振検出モニタ信号Ｇを確認して、ΔΣ型Ａ／Ｄ変換器１００が発振状態であることを示した場合に、マイコン１０１から入力振幅制限回路１１５にΔΣ型Ａ／Ｄ変換器の発振確認コマンドＰを送信し、前記入力振幅制限回路１１５は、前記ΔΣ型Ａ／Ｄ変換器１００が発振状態である場合はデータの入力振幅を小さくしてデータを出力するようにしたので、実施の形態１と同様に、発振状態が継続されている場合のみΔΣ型Ａ／Ｄ変換器の内部状態をリセットするようにし、発振状態から適切に正常動作が可能な状態に復帰することができ、また、マイコンが頻繁にΔΣ型Ａ／Ｄ変換器の発振状態を確認してΔΣ型Ａ／Ｄ変換器の内部状態をリセットしなくても良く、マイコンの負担を軽減できるという効果がある。【０１５３】
また、本実施の形態７によれば、ΔΣ型Ａ／Ｄ変換器の発振が検出された場合にΔΣ型Ａ／Ｄ変換器の入力ゲインを小さくすることでΔΣ型Ａ／Ｄ変換器が発振しにくいシステムを実現できる。【０１５４】
なお、この実施の形態７では、実施の形態１のように一定期間内のオーバーフロー検出回数が閾値以上である場合に発振状態であると判断する発振検出方法を用いる場合について記載したが、実施の形態２のようにΔΣ型Ａ／Ｄ変換器が安定するまで待った後のオーバーフロー検出回数が閾値以上である場合に発振状態であると判断する発振検出方法、実施の形態３のように発振検出連続回数が発振検出連続設定回数以上である場合に発振状態であると判断する発振検出方法を用いてΔΣ型Ａ／Ｄ変換器の発振が検出された場合にも、入力振幅制限回路によりΔΣ型Ａ／Ｄ変換器の入力ゲインを小さくすることでΔΣ型Ａ／Ｄ変換器が発振しにくいシステムを実現できる。【０１５５】
また、実施の形態４のように、ΔΣ型Ａ／Ｄ変換器の発振状態を検出し、マイコンからのΔΣ型Ａ／Ｄ変換器ソフトリセット設定により、ΔΣ型Ａ／Ｄ変換器をリセットする発振検出方法、及び実施の形態５のように、ΔΣ型Ａ／Ｄ変換器の発振状態を検出し、発振検出回路からのハードリセット信号と、マイコンからのΔΣ型Ａ／Ｄ変換器ソフトリセット設定を切り替えて出力されるΔΣ型Ａ／Ｄ変換器リセット信号により、ΔΣ型Ａ／Ｄ変換器をリセットする発振検出方法を用いてΔΣ型Ａ／Ｄ変換器の発振が検出された場合に入力振幅制限回路によりΔΣ型Ａ／Ｄ変換器の入力ゲインを小さくすることでΔΣ型Ａ／Ｄ変換器が発振しにくいシステムを実現できる。【０１５６】
（実施の形態８）
図１６は、本発明の実施の形態８に係る半導体システムの構成を示すブロック図である。ここで、図１６中の１〜６,９〜１４は図１中の１〜６,９〜１４と同じ、図１６中の１７は図１４中の１７と同じであるので説明を省略する。実施の形態８に係る半導体システムは、図１に示した実施の形態１に係る半導体装置に、入力振幅制限回路１７をさらに備え、また、図１の発振判定回路７及び発振停止回路８の代わりに発振間際判定回路１８を備えたものである。【０１５７】
図１６において、１８は、オーバーフロー頻度値と基準値を比較し、ΔΣ型変調器１３が発振間際の状態であるかを判定する発振間際判定回路である。【０１５８】
ここで、オーバーフロー検出回路５において、入力信号と基準値を比較する際に、オーバーフロー検出回路５内の基準値を、通常の発振検出時の基準値と比較して、発振が検出されない時の基準値の範囲内になるよう変更する。これにより、オーバーフロー検出回路５は、ΔΣ型変調器１３が発振する前であっても、発振しそうになるとオーバーフロー検出信号をオーバーフロー頻度算出回路６に出力し、発振間際判定回路１８によりオーバーフロー頻度値と基準値を比較し、発振間際と判断される。発振間際判定回路１８により発振間際と判断されると、発振間際判定信号が発振間際判定回路１８から入力振幅制限回路１７に出力され、入力振幅制限回路１７によりアナログ入力信号の入力振幅を小さくし、ΔΣ型変調器１３の発振を回避することが出来る。【０１５９】
発振間際を検出するには、上記のようにオーバーフロー検出回路５において、アナログ入力信号と比較する基準値を変更しても良いが、オーバーフロー検出回路５内の基準値を変更せずに、発振間際判定回路１８において発振を判定する基準値を下げて発振間際を検出することも出来る。ΔΣ型変調器１３が発振し始めた時は、オーバーフロー頻度算出回路６からのオーバーフロー頻度値の出力が少なく、徐々にオーバーフロー頻度値の出力が多くなるが、例えば、発振間際判定回路１８の基準値を５０回から３０回に変更することにより、ΔΣ型変換器１３が発振する前であっても発振しそうになると、発振間際判定回路１８により、発振間際であると判定することができる。【０１６０】
なお、例えば、さらにマイコンを備え、マイコンからの指示により、発振間際判定回路１８の基準値、及びオーバーフロー検出回路５の基準値を変更するようにしてもよい。【０１６１】
以上のように実施の形態８に係る半導体システムは、オーバーフロー頻度値に基づき、ΔΣ型変調器１３が発振間際の状態であるかを判定する発振間際判定回路１８を備え、前記オーバーフロー検出回路５の所定の値を、発振が検出されないときの基準値の範囲内の値に変更し、前記オーバーフロー検出回路５によりΔΣ型変調器１３の積分器の出力と前記変更した所定の値とを比較し出力されたオーバーフロー検出信号に基づき、前記オーバーフロー頻度算出回路６によりオーバーフロー頻度値を算出し、前記発振間際判定回路１８によりΔΣ型変調器１３の発振間際の状態を検出するようにしたので、ΔΣ型変調器が発振した後に入力制限した場合はリセットは必要であるのに対し、ΔΣ型変調器が発振間際の状態であることを判定したときにΔΣ型変調器の入力制限して発振を回避することによりリセットする必要がないという効果がある。また、ΔΣ型変調器が発振間際の状態であることを検出し、ΔΣ型変調器の発振を回避することで、発振状態の不快感、例えば、ラジオの場合の雑音を回避することができる。【０１６２】
（実施の形態９）
図１７は、本発明の実施の形態９に係る半導体システムの構成を示すブロック図である。ここで、図１７中の１〜６、９〜１４は図１中の１〜６、９〜１４と同じ、図１７中の１６は図１１中の１６と同じ、図１７中の１８は図１６中の１８と同じであるので説明を省略する。実施の形態９に係る半導体システムは、図１に示した実施の形態１に係る半導体装置に、信号処理回路１６をさらに備え、また、図１の発振判定回路７及び発振停止回路８の代わりに発振間際判定回路１８を備えたものである。【０１６３】
図１７において、発振間際判定回路１８により発振間際であることが判定されると、発振間際判定信号が、信号処理回路１６、及び入力振幅制限回路１８に出力される。【０１６４】
オーバーフロー検出回路５において、アナログ入力信号と基準値を比較する際に、オーバーフロー検出回路５内の基準値を、通常の発振検出時の基準値と比較して、発振が検出されない時の基準値の範囲内になるよう変更する。これにより、オーバーフロー検出回路５は、ΔΣ型変調器１３が発振する前であっても、発振しそうになるとオーバーフロー検出信号をオーバーフロー頻度算出回路６に出力し、発振間際判定回路１８によりオーバーフロー頻度値と基準値を比較し、発振間際と判定される。発振間際判定回路１８により発振間際と判断されると、発振間際判定信号が発振間際判定回路１８から信号処理回路１６に出力され、信号処理回路１６によりΔΣ型変調器１３の出力信号に対しフェードアウト処理を行うことで、ΔΣ型変調器１３が発振することによるデータの不連続が後段の信号処理に与える影響を小さくする。【０１６５】
発振間際を検出するには、上記のようにオーバーフロー検出回路５において、入力信号と比較する基準値を変更しても良いが、オーバーフロー検出回路５内の基準値を変更せずに、発振間際判定回路１８において発振を判定する基準値を下げて発振間際を検出することも出来る。【０１６６】
なお、図１７の半導体システムにおいて、発振停止回路８をさらに備え、発振間際判定回路１８からの発振間際判定信号が発振停止回路８に出力されたとき、ΔΣ型変調器１３の発振間際の状態を抑えるようにしてもよい。【０１６７】
また、例えば、図１７の半導体システムにさらにマイコンを備え、マイコンからの指示により、発振間際判定回路１８の基準値、及びオーバーフロー検出回路５の基準値を変更するようにしてもよい。【０１６８】
以上のように実施の形態９に係る半導体システムは、オーバーフロー頻度値に基づき、ΔΣ型変調器１３が発振間際の状態であるかを判定する発振間際判定手段を備え、前記オーバーフロー検出回路５の所定の値を、発振が検出されないときの基準値の範囲内の値に変更し、前記オーバーフロー検出回路５によりΔΣ型変調器１３の積分器の出力と前記変更した所定の値とを比較し出力されたオーバーフロー検出信号に基づき、前記オーバーフロー頻度算出回路６によりオーバーフロー頻度値を算出し、前記発振間際判定回路１８によりΔΣ型変調器１３の発振間際の状態を検出し、発振間際の状態であると判定された場合、信号処理回路１６によりΔΣ型変調器１３の出力をフェードアウト処理するようにしたので、実施の形態６の効果と同様に、後段の信号処理に対する発振の影響を小さくすることができるという効果がある。また、この実施の形態９ではΔΣ型変調器１３の発振間際の状態を検出しているため、発振を検出してからフェードアウト処理する場合と比較して、信号処理回路１６内の信号処理遅延が小さい場合でも後段の信号処理に対する発振の影響を小さくすることができるという効果がある。【０１６９】
（実施の形態１０）
図１８は、本発明の実施の形態１０に係る半導体装置の構成を示すブロック図である。ここで、図１８中の１〜４,６〜１４は図１中の１〜４,６〜１４と同じであるので説明を省略する。実施の形態１０に係る半導体装置は、図１に示した実施の形態１に係る半導体装置の量子化回路９の出力が、オーバーフロー検出回路５に入力するようにしたものである。【０１７０】
図１８において、オーバーフロー検出回路５は、量子化回路９がマルチビットの際、量子化回路９の出力を所定の値と比較することにより、量子化回路９の出力が所定の値を超えた場合オーバーフロー検出信号としてオーバーフロー状態を示した状態を出力する。例えば、量子化回路９が３ビットの比較器から構成される場合、量子化回路９のデジタル出力は０〜７であり、オーバーフロー検出回路５は、オーバーフロー検出回路５内の基準値を６としたときに、量子化回路９のデジタル出力が６以上のときをオーバーフローとして検出することができる。【０１７１】
実施の形態１の図１に示した半導体装置では、オーバーフロー検出回路５は、ΔΣ型変調器１３の積分器２〜４の出力のアナログ信号の電圧を基準値と比較することにより、オーバーフロー検出を行っていたが、実施の形態１０の図１８に示した半導体装置では、量子化回路９の出力のデジタル信号を基準値と比較しており、実施の形態１０では、量子化回路９の出力でオーバーフロー状態を判断することにより、オーバーフロー検出回路５の構成を簡単にすることが出来る。【０１７２】
以上のように実施の形態１０に係る半導体装置は、オーバーフロー検出回路５が、ΔΣ型変調器１３の出力信号がマルチビットの際、前記ΔΣ型変調器１３の量子化回路９の出力信号を所定の値と比較し、オーバーフロー検出信号を出力するようにしたので、オーバーフロー検出回路５の面積や消費電力を削減することができ、また、オーバーフロー検出回路５の設計の際の手間を省くことができるという効果がある。
【産業上の利用可能性】
【０１７３】
本発明に係る半導体装置及び半導体システムは、ラジオ受信をデジタル処理する無線受信装置などに適用できるものである。
【図１】
2008044725.tif 000003
【図２】
2008044725.tif 000004
【図３】
2008044725.tif 000005
【図４】
2008044725.tif 000006
【図５】
2008044725.tif 000007
【図６】
2008044725.tif 000008
【図７】
2008044725.tif 000009
【図８】
2008044725.tif 000010
【図９】
2008044725.tif 000011
【図１０】
2008044725.tif 000012
【図１１】
2008044725.tif 000013
【図１２】
2008044725.tif 000014
【図１３】
2008044725.tif 000015
【図１４】
2008044725.tif 000016
【図１５】
2008044725.tif 000017
【図１６】
2008044725.tif 000018
【図１７】
2008044725.tif 000019
【図１８】
2008044725.tif 000020
【図１９】
2008044725.tif 000021
【手続補正書】
【提出日】平成20年1月31日(2008.1.31)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
積分器の出力信号を量子化する量子化器を有するΔΣ型変調器と、
ΔΣ型変調器の少なくともいずれか１箇所の積分器の出力と所定の値とを比較しオーバーフロー検出信号を出力するオーバーフロー検出回路と、
前記オーバーフロー検出信号に基づき、前記積分器の出力が正常範囲外となる頻度であるオーバーフロー頻度値を算出し、該オーバーフロー頻度値を出力するオーバーフロー頻度算出回路と、
前記オーバーフロー頻度値に基づき、前記ΔΣ型変調器が発振状態であるかを判定する発振判定回路と、
前記発振判定回路により前記ΔΣ型変調器が発振状態であると判定された場合、前記ΔΣ型変調器の発振を収める発振停止回路と、を備えた、
ことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記オーバーフロー検出回路は、前記ΔΣ型変調器の出力信号がマルチビットの際、前記ΔΣ型変調器の量子化器の出力信号を所定の値と比較し、オーバーフロー検出信号を出力する、
ことを特徴とする半導体装置。
【請求項３】
請求項１または２のいずれかに記載の半導体装置において、
前記オーバーフロー検出回路の所定の値は、可変である、
ことを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記オーバーフロー頻度算出回路は、オーバーフロー検出信号を積分し、オーバーフロー頻度値を出力する、
ことを特徴とする半導体装置。
【請求項５】
請求項１または４のいずれかに記載の半導体装置において、
前記オーバーフロー頻度算出回路は、一定期間内のオーバーフロー検出信号を検出する回数をカウントし、カウント値をオーバーフロー頻度値として出力する、
ことを特徴とする半導体装置。
【請求項６】
請求項１または４のいずれかに記載の半導体装置において、
前記発振判定回路は、前記オーバーフロー頻度値と閾値を比較して、オーバーフロー頻度値が閾値以上になる場合が連続する回数が規定回数以上になった場合に、前記ΔΣ型変調器が発振状態であると判定する、
ことを特徴とする半導体装置。
【請求項７】
請求項１または４のいずれかに記載の半導体装置において、
オーバーフロー頻度値を算出する期間、及び前記発振判定回路の閾値は、可変である、
ことを特徴とする半導体装置。
【請求項８】
請求項１記載の半導体装置において、
前記オーバーフロー頻度算出回路は、ローパスフィルタである、
ことを特徴とする半導体装置。
【請求項９】
請求項１記載の半導体装置において、
前記発振判定回路は、前記オーバーフロー頻度値とあらかじめ決められた値と比較するコンパレータである、
ことを特徴とする半導体装置。
【請求項１０】
請求項１記載の半導体装置において、
前記発振停止回路は、ソフトウェアである、
ことを特徴とする半導体装置。
【請求項１１】
請求項１記載の半導体装置において、
前記発振停止回路は、ハードウェアである、
ことを特徴とする半導体装置。
【請求項１２】
請求項１記載の半導体装置において、
前記発振停止回路は、ソフトウェア／ハードウェアの切り換えが出来る、
ことを特徴とする半導体装置。
【請求項１３】
請求項１記載の半導体装置において、
前記発振停止回路は、ΔΣ型変調器の積分器を初期化する、
ことを特徴とする半導体装置。
【請求項１４】
請求項１記載の半導体装置において、
前記発振停止回路は、ΔΣ型変調器の積分器の乗数を変更する、
ことを特徴とする半導体装置。
【請求項１５】
請求項１記載の半導体装置において、
前記発振を停止回路は、ΔΣ型変調器の積分器の出力範囲を狭くする、
ことを特徴とする半導体装置。
【請求項１６】
請求項４記載の半導体装置において、
前記発振判定回路は、前記オーバーフロー頻度値とあらかじめ決められた値と比較するコンパレータであり、前記発振停止回路は、ΔΣ型変調器の積分器を初期化する、
ことを特徴とする半導体装置。
【請求項１７】
請求項１ないし１６のいずれかに記載の半導体装置において、
前記ΔΣ型変調器は、Ｄ／Ａである、
ことを特徴とする半導体装置。
【請求項１８】
請求項１ないし１６のいずれかに記載の半導体装置において、
前記ΔΣ型変調器は、Ａ／Ｄである、
ことを特徴とする半導体装置。
【請求項１９】
請求項１７または１８のいずれかに記載の半導体装置において、
前記オーバーフロー検出回路は、起動直後または発振を収めた後、ΔΣ型変調器が安定になるまで、オーバーフロー検出信号を出力しない、
ことを特徴とする半導体装置。
【請求項２０】
請求項１７または１８のいずれかに記載の半導体装置において、
前記オーバーフロー頻度算出回路は、起動直後または発振を収めた後、ΔΣ型変調器が安定になるまで、オーバーフロー頻度値を出力しない、
ことを特徴とする半導体装置。
【請求項２１】
請求項１７または１８のいずれかに記載の半導体装置において、
前記発振判定回路は、起動直後または発振を収めた後、ΔΣ型変調器が安定になるまで、ΔΣ型変調器が発振状態であると判定しない、
ことを特徴とする半導体装置。
【請求項２２】
請求項１７または１８のいずれかに記載の半導体装置において、
前記発振停止回路は、起動直後または発振を収めた後、ΔΣ型変調器が安定になるまで、発振を収めない、
ことを特徴とする半導体装置。
【請求項２３】
請求項１９〜２２のいずれかに記載の半導体装置を有する半導体システムにおいて、
前記半導体装置から出力されるデータを処理する信号処理回路をさらに備え、
前記信号処理回路は、前記発振判定回路によりΔΣ型変調器が発振状態であると判定された場合、前記ΔΣ型変調器の出力を調整し、該出力をフェードアウトまたはオフする、
ことを特徴とする半導体システム。
【請求項２４】
請求項１９〜２２のいずれかに記載の半導体装置を有する半導体システムにおいて、
前記半導体装置内のΔΣ型変調器に、入力振幅を調整してデータを出力する入力振幅制限回路をさらに備え、
前記入力振幅制限回路は、前記発振判定回路によりΔΣ型変調器が発振状態であると判定された場合、前記ΔΣ型変調器の入力振幅を調整する、
ことを特徴とする半導体システム。
【請求項２５】
請求項２３または２４のいずれかに記載の半導体システムにおいて、
オーバーフロー頻度値に基づき、ΔΣ型変調器が発振間際の状態であるかを判定する発振間際判定回路を備え、
前記オーバーフロー検出回路の所定の値を、発振が検出されないときの基準値の範囲内の値に変更し、前記オーバーフロー検出回路によりΔΣ型変調器の積分器の出力と前記変更した所定の値とを比較し出力されたオーバーフロー検出信号に基づき、前記オーバーフロー頻度算出回路によりオーバーフロー頻度値を算出し、前記発振間際判定回路によりΔΣ型変調器の発振間際の状態を検出する、
ことを特徴とする半導体システム。
【請求項２６】
請求項２３または２４のいずれかに記載の半導体システムにおいて、
オーバーフロー頻度値に基づき、ΔΣ型変調器が発振間際の状態であるかを判定する発振間際判定回路を備え、
前記発振間際判定回路の判定基準値を、発振が検出されないときの基準値の範囲内の値に変更し、前記発振間際判定回路により、オーバーフロー頻度値と前記変更した判定基準値を比較し、ΔΣ型変調器の発振間際の状態を検出する、
ことを特徴とする半導体システム。
【請求項２７】
オーバーフロー検出信号を出力するΔΣ型Ａ／Ｄ変換器と、
前記オーバーフロー検出信号を積分することにより前記ΔΣ型Ａ／Ｄ変換器の発振状態を検出する発振検出回路とを備え、
前記発振検出回路は、
一定期間内に前記オーバーフロー検出信号を検出する回数をカウントし、カウント値を出力するカウント回路と、
前記カウント値と閾値を比較して、一定期間内のオーバーフロー検出回数が閾値以上の場合に前記ΔΣ型Ａ／Ｄ変換器が発振状態であると判断し、発振検出信号を有効にして出力する比較回路と、
前記発振検出信号が入力され、前記ΔΣ型Ａ／Ｄ変換器をリセットするハードリセット信号を生成するリセット生成回路とを有し、
前記発振検出回路が前記ΔΣ型Ａ／Ｄ変換器が発振状態であることを検出した場合に、前記発振検出回路が前記ΔΣ型Ａ／Ｄ変換器をリセットする、
ことを特徴とする半導体装置。
【請求項２８】
オーバーフロー検出信号を出力するΔΣ型Ａ／Ｄ変換器と、
前記オーバーフロー検出信号を積分することにより前記ΔΣ型Ａ／Ｄ変換器の発振状態を検出する発振検出回路と、
前記発振検出回路から出力される発振検出モニタ信号に基づいて前記ΔΣ型Ａ／Ｄ変換器をリセットするコマンドを送信するマイクロコンピュータとを備え、
前記発振検出回路は、
一定期間内に前記オーバーフロー検出信号を検出する回数をカウントし、カウント値を出力するカウント回路と、
前記カウント値と閾値を比較して、一定期間内のオーバーフロー検出回数が閾値以上の場合に前記ΔΣ型Ａ／Ｄ変換器が発振状態であると判断し、発振検出情報を保持する発振検出モニタ信号を前記マイクロコンピュータに出力する比較回路とを有し、
前記発振検出回路が前記ΔΣ型Ａ／Ｄ変換器が発振状態であることを検出した場合に、前記マイクロコンピュータが前記ΔΣ型Ａ／Ｄ変換器をリセットする、
ことを特徴とする半導体装置。
【請求項２９】
オーバーフロー検出信号を出力するΔΣ型Ａ／Ｄ変換器と、
前記オーバーフロー検出信号を積分することにより前記ΔΣ型Ａ／Ｄ変換器の発振状態を検出する発振検出回路と、
前記発振検出回路から出力される発振検出モニタ信号に基づいて前記ΔΣ型Ａ／Ｄ変換器をリセットするコマンドを送信するマイクロコンピュータと、
前記発振検出回路、または前記マイクロコンピュータのいずれにより、前記ΔΣ型Ａ／Ｄ変換器をリセットするかを選択するリセット選択回路とを備え、
前記発振検出回路は、
一定期間内に前記オーバーフロー検出信号を検出する回数をカウントし、カウント値を出力するカウント回路と、
前記カウント値と閾値を比較して、一定期間内のオーバーフロー検出回数が閾値以上の場合に前記ΔΣ型Ａ／Ｄ変換器が発振状態であると判断し、発振検出信号を有効にして出力、及び発振検出情報を保持する発振検出モニタ信号を前記マイクロコンピュータに出力する比較回路と、
前記発振検出信号が入力され、前記ΔΣ型Ａ／Ｄ変換器をリセットするハードリセット信号を出力するリセット生成回路とを有し、
前記発振検出回路が前記ΔΣ型Ａ／Ｄ変換器が発振状態であることを検出した場合に、前記リセット選択回路により、前記マイクロコンピュータから設定されるΔΣ型Ａ／Ｄ変換器用ハードリセット有効設定に基づいて、前記発振検出回路が前記ΔΣ型Ａ／Ｄ変換器をリセットするか、または前記マイクロコンピュータが前記ΔΣ型Ａ／Ｄ変換器をリセットするかを選択する、
ことを特徴とする半導体装置。
【請求項３０】
オーバーフロー検出信号を出力するΔΣ型Ａ／Ｄ変換器と、
前記オーバーフロー検出信号を積分することにより前記ΔΣ型Ａ／Ｄ変換器の発振状態を検出する発振検出回路とを備え、
前記発振検出回路は、
前記ΔΣ型Ａ／Ｄ変換器が安定するまで待った後の一定期間内に前記オーバーフロー検出信号を検出する回数をカウントし、カウント値を出力するカウント回路と、
前記カウント値と閾値を比較して、前記ΔΣ型Ａ／Ｄ変換器が安定するまで待った後の一定期間内のオーバーフロー検出回数が閾値以上の場合に前記ΔΣ型Ａ／Ｄ変換器が発振状態であると判断し、発振検出信号を有効にして出力する比較回路と、
前記発振検出信号が入力され、前記ΔΣ型Ａ／Ｄ変換器をリセットするハードリセット信号を生成するリセット生成回路とを有し、
前記発振検出回路が前記ΔΣ型Ａ／Ｄ変換器が発振状態であることを検出した場合に、前記発振検出回路が前記ΔΣ型Ａ／Ｄ変換器をリセットする、
ことを特徴とする半導体装置。
【請求項３１】
オーバーフロー検出信号を出力するΔΣ型Ａ／Ｄ変換器と、
前記オーバーフロー検出信号を積分することにより前記ΔΣ型Ａ／Ｄ変換器の発振状態を検出する発振検出回路と、
前記発振検出回路から出力される発振検出モニタ信号に基づいて前記ΔΣ型Ａ／Ｄ変換器をリセットするコマンドを送信するマイクロコンピュータとを備え、
前記発振検出回路は、
前記ΔΣ型Ａ／Ｄ変換器が安定するまで待った後の一定期間内に前記オーバーフロー検出信号を検出する回数をカウントし、カウント値を出力するカウント回路と、
前記カウント値と閾値を比較して、前記ΔΣ型Ａ／Ｄ変換器が安定するまで待った後の一定期間内のオーバーフロー検出回数が閾値以上の場合に前記ΔΣ型Ａ／Ｄ変換器が発振状態であると判断し、発振検出情報を保持する発振検出モニタ信号を前記マイクロコンピュータに出力する比較回路とを有し、
前記発振検出回路が前記ΔΣ型Ａ／Ｄ変換器が発振状態であることを検出した場合に、前記マイクロコンピュータが前記ΔΣ型Ａ／Ｄ変換器をリセットする、
ことを特徴とする半導体装置。
【請求項３２】
オーバーフロー検出信号を出力するΔΣ型Ａ／Ｄ変換器と、
前記オーバーフロー検出信号を積分することにより前記ΔΣ型Ａ／Ｄ変換器の発振状態を検出する発振検出回路と、
前記発振検出回路から出力される発振検出モニタ信号に基づいて前記ΔΣ型Ａ／Ｄ変換器をリセットするコマンドを送信するマイクロコンピュータと、
前記発振検出回路、または前記マイクロコンピュータのいずれにより、前記ΔΣ型Ａ／Ｄ変換器をリセットするかを選択するリセット選択回路とを備え、
前記発振検出回路は、
前記ΔΣ型Ａ／Ｄ変換器が安定するまで待った後の一定期間内に前記オーバーフロー検出信号を検出する回数をカウントし、カウント値を出力するカウント回路と、
前記カウント値と閾値を比較して、前記ΔΣ型Ａ／Ｄ変換器が安定するまで待った後の一定期間内のオーバーフロー検出回数が閾値以上の場合に前記ΔΣ型Ａ／Ｄ変換器が発振状態であると判断し、発振検出信号を有効にして出力、及び発振検出情報を保持する発振検出モニタ信号を前記マイクロコンピュータに出力する比較回路と、
前記発振検出信号が入力され、前記ΔΣ型Ａ／Ｄ変換器をリセットするハードリセット信号を出力するリセット生成回路とを有し、
前記発振検出回路が前記ΔΣ型Ａ／Ｄ変換器が発振状態であることを検出した場合に、前記リセット選択回路により、前記マイクロコンピュータから設定されるΔΣ型Ａ／Ｄ変換器用ハードリセット有効設定に基づいて、前記発振検出回路が前記ΔΣ型Ａ／Ｄ変換器をリセットするか、または前記マイクロコンピュータが前記ΔΣ型Ａ／Ｄ変換器をリセットするかを選択する、
ことを特徴とする半導体装置。
【請求項３３】
オーバーフロー検出信号を出力するΔΣ型Ａ／Ｄ変換器と、
前記オーバーフロー検出信号を積分することにより前記ΔΣ型Ａ／Ｄ変換器の発振状態を検出する発振検出回路とを備え、
前記発振検出回路は、
一定期間内に前記オーバーフロー検出信号を検出する回数をカウントし、カウント値を出力するカウント回路と、
前記カウント値と閾値を比較して、一定期間内のオーバーフロー検出回数が閾値以上になる場合が連続する回数が規定回数以上になった場合に前記ΔΣ型Ａ／Ｄ変換器が発振状態であると判断し、発振検出信号を有効にして出力する比較回路と、
前記発振検出信号が入力され、前記ΔΣ型Ａ／Ｄ変換器をリセットするハードリセット信号を生成するリセット生成回路とを有し、
前記発振検出回路が前記ΔΣ型Ａ／Ｄ変換器が発振状態であることを検出した場合に前記発振検出回路が前記ΔΣ型Ａ／Ｄ変換器をリセットする、
ことを特徴とする半導体装置。
【請求項３４】
オーバーフロー検出信号を出力するΔΣ型Ａ／Ｄ変換器と、
前記オーバーフロー検出信号を積分することにより前記ΔΣ型Ａ／Ｄ変換器の発振状態を検出する発振検出回路と、
前記発振検出回路から出力される発振検出モニタ信号に基づいて前記ΔΣ型Ａ／Ｄ変換器をリセットするコマンドを送信するマイクロコンピュータとを備え、
前記発振検出回路は、
一定期間内に前記オーバーフロー検出信号を検出する回数をカウントし、カウント値を出力するカウント回路と、
前記カウント値と閾値を比較して、一定期間内のオーバーフロー検出回数が閾値以上になる場合が連続する回数が規定回数以上になった場合に前記ΔΣ型Ａ／Ｄ変換器が発振状態であると判断し、発振検出情報を保持する発振検出モニタ信号を前記マイクロコンピュータに出力する比較回路とを有し、
前記発振検出回路が前記ΔΣ型Ａ／Ｄ変換器が発振状態であることを検出した場合に、前記マイクロコンピュータが前記ΔΣ型Ａ／Ｄ変換器をリセットする、
ことを特徴とする半導体装置。
【請求項３５】
オーバーフロー検出信号を出力するΔΣ型Ａ／Ｄ変換器と、
前記オーバーフロー検出信号を積分することにより前記ΔΣ型Ａ／Ｄ変換器の発振状態を検出する発振検出回路と、
前記発振検出回路から出力される発振検出モニタ信号に基づいて前記ΔΣ型Ａ／Ｄ変換器をリセットするコマンドを送信するマイクロコンピュータと、
前記発振検出回路、または前記マイクロコンピュータのいずれかにより、前記ΔΣ型Ａ／Ｄ変換器をリセットするかを選択するリセット選択回路とを備え、
前記発振検出回路は、
一定期間内に前記オーバーフロー検出信号を検出する回数をカウントし、カウント値を出力するカウント回路と、
前記カウント値と閾値を比較して、一定期間内のオーバーフロー検出回数が閾値以上になる場合が連続する回数が規定回数以上になった場合に前記ΔΣ型Ａ／Ｄ変換器が発振状態であると判断し、発振検出信号を有効にして出力、及び発振検出情報を保持する発振検出モニタ信号を前記マイクロコンピュータに出力する比較回路と、
前記発振検出信号が入力され、前記ΔΣ型Ａ／Ｄ変換器をリセットするハードリセット信号を出力するリセット生成回路とを有し、
前記発振検出回路が前記ΔΣ型Ａ／Ｄ変換器が発振状態であることを検出した場合に、前記リセット選択回路により、前記マイクロコンピュータから設定されるΔΣ型Ａ／Ｄ変換器用ハードリセット有効設定に基づいて、前記発振検出回路が前記ΔΣ型Ａ／Ｄ変換器をリセットするか、または前記マイクロコンピュータが前記ΔΣ型Ａ／Ｄ変換器をリセットするかを選択する、
ことを特徴とする半導体装置。
【請求項３６】
オーバーフロー検出信号を出力するΔΣ型Ａ／Ｄ変換器と、
前記オーバーフロー検出信号を積分することにより前記ΔΣ型Ａ／Ｄ変換器の発振状態を検出する発振検出回路とを備え、
前記発振検出回路は、
前記ΔΣ型Ａ／Ｄ変換器が安定するまで待った後の一定期間内に前記オーバーフロー検出信号を検出する回数をカウントし、カウント値を出力するカウント回路と、
前記カウント値と閾値を比較して、前記ΔΣ型Ａ／Ｄ変換器が安定するまで待った後の一定期間内のオーバーフロー検出回数が閾値以上になる場合が連続する回数が規定回数以上になった場合に前記ΔΣ型Ａ／Ｄ変換器が発振状態であると判断し、発振検出信号を有効にして出力する比較回路と、
前記発振検出信号が入力され、前記ΔΣ型Ａ／Ｄ変換器をリセットするハードリセット信号を生成するリセット生成回路とを有し、
前記発振検出回路が前記ΔΣ型Ａ／Ｄ変換器が発振状態であることを検出した場合に前記発振検出回路が前記ΔΣ型Ａ／Ｄ変換器をリセットする、
ことを特徴とする半導体装置。
【請求項３７】
オーバーフロー検出信号を出力するΔΣ型Ａ／Ｄ変換器と、
前記オーバーフロー検出信号を積分することにより前記ΔΣ型Ａ／Ｄ変換器の発振状態を検出する発振検出回路と、
前記発振検出回路から出力される前記発振検出モニタ信号に基づいて前記ΔΣ型Ａ／Ｄ変換器をリセットするコマンドを送信するマイクロコンピュータとを備え、
前記発振検出回路は、
前記ΔΣ型Ａ／Ｄ変換器が安定するまで待った後の一定期間内に前記オーバーフロー検出信号を検出する回数をカウントし、カウント値を出力するカウント回路と、
前記カウント値と閾値を比較して、前記ΔΣ型Ａ／Ｄ変換器が安定するまで待った後の一定期間内のオーバーフロー検出回数が閾値以上になる場合が連続する回数が規定回数以上になった場合に前記ΔΣ型Ａ／Ｄ変換器が発振状態であると判断し、発振検出情報を保持する発振検出モニタ信号を前記マイクロコンピュータに出力する比較回路とを有し、
前記発振検出回路が前記ΔΣ型Ａ／Ｄ変換器が発振状態であることを検出した場合に、前記マイクロコンピュータが前記ΔΣ型Ａ／Ｄ変換器をリセットする、
ことを特徴とする半導体装置。
【請求項３８】
オーバーフロー検出信号を出力するΔΣ型Ａ／Ｄ変換器と、
前記オーバーフロー検出信号を積分することにより前記ΔΣ型Ａ／Ｄ変換器の発振状態を検出する発振検出回路と、
前記発振検出回路から出力される発振検出モニタ信号に基づいて前記ΔΣ型Ａ／Ｄ変換器をリセットするコマンドを送信するマイクロコンピュータと、
前記発振検出回路、または前記マイクロコンピュータのいずれにより、前記ΔΣ型Ａ／Ｄ変換器をリセットするかを選択するリセット選択回路とを備え、
前記発振検出回路は、
前記ΔΣ型Ａ／Ｄ変換器が安定するまで待った後の一定期間内に前記オーバーフロー検出信号を検出する回数をカウントし、カウント値を出力するカウント回路と、
前記カウント値と閾値を比較して、前記ΔΣ型Ａ／Ｄ変換器が安定するまで待った後の一定期間内のオーバーフロー検出回数が閾値以上になる場合が連続する回数が規定回数以上になった場合に前記ΔΣ型Ａ／Ｄ変換器が発振状態であると判断し、発振検出信号を有効にして出力、及び発振検出情報を保持する発振検出モニタ信号を前記マイクロコンピュータに出力する比較回路と、
前記発振検出信号が入力され、前記ΔΣ型Ａ／Ｄ変換器をリセットするハードリセット信号を出力するリセット生成回路とを有し、
前記発振検出回路が前記ΔΣ型Ａ／Ｄ変換器が発振状態であることを検出した場合に、前記リセット選択回路により、前記マイクロコンピュータから設定されるΔΣ型Ａ／Ｄ変換器用ハードリセット有効設定に基づいて、前記発振検出回路が前記ΔΣ型Ａ／Ｄ変換器をリセットするか、または前記マイクロコンピュータが前記ΔΣ型Ａ／Ｄ変換器をリセットするかを選択する、
ことを特徴とする半導体装置。
【請求項３９】
請求項２７ないし２９のいずれかに記載の半導体装置において、
前記発振検出回路に発振検出条件設定コマンドを送信するマイクロコンピュータを備え、
前記発振検出回路は、前記マイクロコンピュータから出力される発振検出周期設定に基づいて一定期間内の前記オーバーフロー検出信号の検出回数をカウントした結果を、前記マイクロコンピュータから出力される発振検出閾値設定と比較することにより、前記ΔΣ型Ａ／Ｄ変換器が発振状態であるか否かを判断する、
ことを特徴とする半導体装置。
【請求項４０】
請求項３０ないし３２のいずれかに記載の半導体装置において、
前記発振検出回路に発振検出条件設定コマンドを送信するマイクロコンピュータを備え、
前記発振検出回路は、前記マイクロコンピュータから出力されるΔΣ型Ａ／Ｄ変換器安定待ち設定に基づいてΔΣ型Ａ／Ｄ変換器が安定するまで待った後、前記マイクロコンピュータから出力される発振検出周期設定に基づいて一定期間内の前記オーバーフロー検出信号の検出回数をカウントした結果を、前記マイクロコンピュータから出力される発振検出閾値設定と比較することにより、前記ΔΣ型Ａ／Ｄ変換器が発振状態であるか否かを判断する、
ことを特徴とする半導体装置。
【請求項４１】
請求項３３ないし３５のいずれかに記載の半導体装置において、
前記発振検出回路に発振検出条件設定コマンドを送信するマイクロコンピュータを備え、
前記発振検出回路は、前記マイクロコンピュータから出力される発振検出周期設定に基づいて一定期間内の前記オーバーフロー検出信号の検出回数をカウントした結果が、前記マイクロコンピュータから出力される発振検出閾値設定より大きい場合が、前記マイクロコンピュータから出力される発振検出連続回数設定以上連続した場合に、ΔΣ型Ａ／Ｄ変換器が発振状態であると判断する、
ことを特徴とする半導体装置。
【請求項４２】
請求項３６ないし３８のいずれかに記載の半導体装置において、
前記発振検出回路に発振検出条件設定コマンドを送信するマイクロコンピュータを備え、
前記発振検出回路は、前記マイクロコンピュータから出力されるΔΣ型Ａ／Ｄ変換器安定待ち設定に基づいてΔΣ型Ａ／Ｄ変換器が安定するまで待った後、前記マイクロコンピュータから出力される発振検出周期設定に基づいて一定期間内の前記オーバーフロー検出信号の検出回数をカウントした結果が、前記マイクロコンピュータから出力される発振検出閾値設定より大きい場合が、前記マイクロコンピュータから出力される発振検出連続回数設定以上連続した場合に、ΔΣ型Ａ／Ｄ変換器が発振状態であると判断する、
ことを特徴とする半導体装置。
【請求項４３】
請求項２７ないし４２のいずれかに記載の半導体装置を有する半導体システムであって、
前記半導体装置から出力されるデータを処理する信号処理回路をさらに備え、
前記信号処理回路は、前記半導体装置からΔΣ型Ａ／Ｄ変換器のリセット信号が入力され、前記ΔΣ型Ａ／Ｄ変換器がリセットされる場合に前記データのフェードアウト処理を行う、
ことを特徴とする半導体システム。
【請求項４４】
請求項２８、２９、３１、３２、３４、３５、３７、３８、３９ないし４２のいずれかに記載の半導体装置を有する半導体システムであって、
前記半導体装置内のΔΣ型Ａ／Ｄ変換器に、入力振幅を調整してデータを出力する入力振幅制限回路をさらに備え、
前記半導体装置内のマイクロコンピュータは、発振検出モニタ信号を確認し、前記ΔΣ型Ａ／Ｄ変換器が発振状態である場合に、前記入力振幅制限回路にΔΣ型Ａ／Ｄ変換器の発振確認コマンドを送信し、
前記入力振幅制限回路は、前記ΔΣ型Ａ／Ｄ変換器が発振状態である場合は前記データの入力振幅を小さくしてデータを出力する、
ことを特徴とする半導体システム。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はΔΣ型変調器の発振状態を適切に検出する半導体装置及び半導体システムに関する。
【背景技術】
【０００２】
従来のΔΣ型変調器を搭載する半導体装置及び半導体システムは、ΔΣ型変調器が出力するオーバーフロー検出信号をマイクロコンピュータ（以降、マイコンと呼ぶ）等が確認してΔΣ型変調器の内部状態をリセットすることにより、ΔΣ型変調器を発振状態から復帰させている（例えば、特許文献１参照）。
【０００３】
以下、従来のΔΣ型変調器を搭載する半導体装置について説明する。
【０００４】
図１９は、従来のΔΣ型Ａ／Ｄ変換器を搭載する半導体装置の構成を示すブロック図である。
【０００５】
従来のΔΣ型Ａ／Ｄ変換器を搭載する半導体装置は、入力アナログデータＡをデジタルデータＢに変換するΔΣ型Ａ／Ｄ変換器１００と、ΔΣ型Ａ／Ｄ変換器１００が出力するオーバーフロー検出信号Ｃを確認してΔΣ型Ａ／Ｄ変換器１００をリセットするΔΣ型Ａ／Ｄ変換器ソフトリセット設定Ｄのコマンドを発行するマイコン１０１とを有している。
【０００６】
ΔΣ型Ａ／Ｄ変換器１００は、積分器を縦続接続して２次以上のΔΣ変換する場合、大入力信号に対して、あるいはステップ状に急峻に変化する入力信号に対して回路の内部状態が発振する場合がある。このような場合、ΔΣ型Ａ／Ｄ変換器１００においては、ひとたび発振が発生するとその振幅が次第に大きくなり、限られた電源電圧によって駆動されているオペアンプ等の回路素子が線形な正常動作ができなくなり、動作精度が失われ、正常なＡ／Ｄ変換ができなくなる。また、発振開始後入力信号が正常値に戻っても、ΔΣ型Ａ／Ｄ変換器１００は発振を継続してしまうこともあり、この場合、発振を検出して内部状態をリセットする必要がある。そのため、ΔΣ型Ａ／Ｄ変換器１００は積分器の出力と設定されたコンパレータ閾値とを比較しオーバーフロー検出信号Ｃをマイコン１０１へ出力して、ΔΣ型Ａ／Ｄ変換器１００においてオーバーフローが起きていることを知らせることができるようにしている。マイコン１０１はオーバーフロー検出信号Ｃを確認して、ΔΣ型Ａ／Ｄ変換器１００においてオーバーフローが起きている場合にΔΣ型Ａ／Ｄ変換器ソフトリセット設定Ｄを送信することにより、ΔΣ型Ａ／Ｄ変換器１００の内部状態をリセットし、発振状態から復帰させている。
【特許文献１】特許第３１９２２５６号
【特許文献２】米国特許第５０１２２４４号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００７】
以上説明したように、従来のΔΣ型変調器を搭載する半導体装置はΔΣ型変調器が発振した場合にΔΣ型変調器を発振状態から復帰させることができるが、ノイズの影響などにより一時的にオーバーフローを起こすこともあり、必要以上にリセットをかける問題が発生するため、適切にΔΣ型変調器の発振状態を検出する必要がある。
【０００８】
本発明は上記のような問題点を解決するためになされたものであり、一時的にオーバーフローした場合はΔΣ型変調器の内部状態をリセットせず、発振状態が継続されている場合のみΔΣ型変調器の内部状態をリセットして、ノイズなどの影響により一時的にオーバーフローを起こした場合などに必要以上にリセットをかけることなく、発振状態から正常動作が可能な状態に復帰することができる半導体装置及び半導体システムを提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するため、本発明の請求項１に係る半導体装置は、積分器の出力信号を量子化する量子化器を有するΔΣ型変調器と、ΔΣ型変調器の少なくともいずれか１箇所の積分器の出力と所定の値とを比較しオーバーフロー検出信号を出力するオーバーフロー検出回路と、前記オーバーフロー検出信号に基づき、前記積分器の出力が正常範囲外となる頻度であるオーバーフロー頻度値を算出し、該オーバーフロー頻度値を出力するオーバーフロー頻度算出回路と、前記オーバーフロー頻度値に基づき、前記ΔΣ型変調器が発振状態であるかを判定する発振判定回路と、前記発振判定回路により前記ΔΣ型変調器が発振状態であると判定された場合、前記ΔΣ型変調器の発振を収める発振停止回路と、を備えたことを特徴とする。
【００１０】
本発明の請求項２に係る半導体装置は、請求項１記載の半導体装置において、前記オーバーフロー検出回路は、前記ΔΣ型変調器の出力信号がマルチビットの際、前記ΔΣ型変調器の量子化器の出力信号を所定の値と比較し、オーバーフロー検出信号を出力することを特徴とする。
【００１１】
本発明の請求項３に係る半導体装置は、請求項１または２のいずれかに記載の半導体装置において、前記オーバーフロー検出回路の所定の値は、可変であることを特徴とする。
【００１２】
本発明の請求項４に係る半導体装置は、請求項１記載の半導体装置において、前記オーバーフロー頻度算出回路は、オーバーフロー検出信号を積分し、オーバーフロー頻度値を出力することを特徴とする。
【００１３】
本発明の請求項５に係る半導体装置は、請求項１または４のいずれかに記載の半導体装置において、前記オーバーフロー頻度算出回路は、一定期間内のオーバーフロー検出信号を検出する回数をカウントし、カウント値をオーバーフロー頻度値として出力することを特徴とする。
【００１４】
本発明の請求項６に係る半導体装置は、請求項１または４のいずれかに記載の半導体装置において、前記発振判定回路は、前記オーバーフロー頻度値と閾値を比較して、オーバーフロー頻度値が閾値以上になる場合が連続する回数が規定回数以上になった場合に、前記ΔΣ型変調器が発振状態であると判定することを特徴とする。
【００１５】
本発明の請求項７に係る半導体装置は、請求項１または４のいずれかに記載の半導体装置において、オーバーフロー頻度値を算出する期間、及び前記発振判定回路の閾値は、可変であることを特徴とする。
【００１６】
本発明の請求項８に係る半導体装置は、請求項１記載の半導体装置において、前記オーバーフロー頻度算出回路は、ローパスフィルタであることを特徴とする。
【００１７】
本発明の請求項９に係る半導体装置は、請求項１記載の半導体装置において、前記発振判定回路は、前記オーバーフロー頻度値とあらかじめ決められた値と比較するコンパレータであることを特徴とする。
【００１８】
本発明の請求項１０に係る半導体装置は、請求項１記載の半導体装置において、前記発振停止回路は、ソフトウェアであることを特徴とする。
【００１９】
本発明の請求項１１に係る半導体装置は、請求項１記載の半導体装置において、前記発振停止回路は、ハードウェアであることを特徴とする。
【００２０】
本発明の請求項１２に係る半導体装置は、請求項１記載の半導体装置において、前記発振停止回路は、ソフトウェア／ハードウェアの切り換えが出来ることを特徴とする。
【００２１】
本発明の請求項１３に係る半導体装置は、請求項１記載の半導体装置において、前記発振停止回路は、ΔΣ型変調器の積分器を初期化することを特徴とする。
【００２２】
本発明の請求項１４に係る半導体装置は、請求項１記載の半導体装置において、前記発振停止回路は、ΔΣ型変調器の積分器の乗数を変更することを特徴とする。
【００２３】
本発明の請求項１５に係る半導体装置は、請求項１記載の半導体装置において、前記発振を停止回路は、ΔΣ型変調器の積分器の出力範囲を狭くすることを特徴とする。
【００２４】
本発明の請求項１６に係る半導体装置は、請求項４記載の半導体装置において、前記発振判定回路は、前記オーバーフロー頻度値とあらかじめ決められた値と比較するコンパレータであり、前記発振停止回路は、ΔΣ型変調器の積分器を初期化することを特徴とする。
【００２５】
本発明の請求項１７に係る半導体装置は、請求項１ないし１６のいずれかに記載の半導体装置において、前記ΔΣ型変調器は、Ｄ／Ａであることを特徴とする。
【００２６】
本発明の請求項１８に係る半導体装置は、請求項１ないし１６のいずれかに記載の半導体装置において、前記ΔΣ型変調器は、Ａ／Ｄであることを特徴とする。
【００２７】
本発明の請求項１９に係る半導体装置において、請求項１７または１８のいずれかに記載の半導体装置において、前記オーバーフロー検出回路は、起動直後または発振を収めた後、ΔΣ型変調器が安定になるまで、オーバーフロー検出信号を出力しないことを特徴とする。
【００２８】
本発明の請求項２０に係る半導体装置において、請求項１７または１８のいずれかに記載の半導体装置において、前記オーバーフロー頻度算出回路は、起動直後または発振を収めた後、ΔΣ型変調器が安定になるまで、オーバーフロー頻度値を出力しないことを特徴とする。
【００２９】
本発明の請求項２１に係る半導体装置において、請求項１７または１８のいずれかに記載の半導体装置において、前記発振判定回路は、起動直後または発振を収めた後、ΔΣ型変調器が安定になるまで、ΔΣ型変調器が発振状態であると判定しないことを特徴とする。
【００３０】
本発明の請求項２２に係る半導体装置において、請求項１７または１８のいずれかに記載の半導体装置において、前記発振停止回路は、起動直後または発振を収めた後、ΔΣ型変調器が安定になるまで、発振を収めないことを特徴とする。
【００３１】
本発明の請求項２３に係る半導体システムは、請求項１９〜２２のいずれかに記載の半導体装置を有する半導体システムにおいて、前記半導体装置から出力されるデータを処理する信号処理回路をさらに備え、前記信号処理回路は、前記発振判定回路によりΔΣ型変調器が発振状態であると判定された場合、前記ΔΣ型変調器の出力を調整し、該出力をフェードアウトまたはオフすることを特徴とする。
【００３２】
本発明の請求項２４に係る半導体システムは、請求項１９〜２２のいずれかに記載の半導体装置を有する半導体システムにおいて、前記半導体装置内のΔΣ型変調器に、入力振幅を調整してデータを出力する入力振幅制限回路をさらに備え、前記入力振幅制限回路は、前記発振判定回路によりΔΣ型変調器が発振状態であると判定された場合、前記ΔΣ型変調器の入力振幅を調整することを特徴とする。
【００３３】
本発明の請求項２５に係る半導体システムは、請求項２３または２４のいずれかに記載の半導体システムにおいて、オーバーフロー頻度値に基づき、ΔΣ型変調器が発振間際の状態であるかを判定する発振間際判定回路を備え、前記オーバーフロー検出回路の所定の値を、発振が検出されないときの基準値の範囲内の値に変更し、前記オーバーフロー検出回路によりΔΣ型変調器の積分器の出力と前記変更した所定の値とを比較し出力されたオーバーフロー検出信号に基づき、前記オーバーフロー頻度算出回路によりオーバーフロー頻度値を算出し、前記発振間際判定回路によりΔΣ型変調器の発振間際の状態を検出することを特徴とする。
【００３４】
本発明の請求項２６に係る半導体システムは、請求項２３または２４のいずれかに記載の半導体システムにおいて、オーバーフロー頻度値に基づき、ΔΣ型変調器が発振間際の状態であるかを判定する発振間際判定回路を備え、前記発振間際判定回路の判定基準値を、発振が検出されないときの基準値の範囲内の値に変更し、前記発振間際判定回路により、オーバーフロー頻度値と前記変更した判定基準値を比較し、ΔΣ型変調器の発振間際の状態を検出することを特徴とする。
【００３５】
本発明の請求項２７に係る半導体装置は、オーバーフロー検出信号を出力するΔΣ型Ａ／Ｄ変換器と、前記オーバーフロー検出信号を積分することにより前記ΔΣ型Ａ／Ｄ変換器の発振状態を検出する発振検出回路とを備え、前記発振検出回路は、一定期間内に前記オーバーフロー検出信号を検出する回数をカウントし、カウント値を出力するカウント回路と、前記カウント値と閾値を比較して、一定期間内のオーバーフロー検出回数が閾値以上の場合に前記ΔΣ型Ａ／Ｄ変換器が発振状態であると判断し、発振検出信号を有効にして出力する比較回路と、前記発振検出信号が入力され、前記ΔΣ型Ａ／Ｄ変換器をリセットするハードリセット信号を生成するリセット生成回路とを有し、前記発振検出回路が前記ΔΣ型Ａ／Ｄ変換器が発振状態であることを検出した場合に、前記発振検出回路が前記ΔΣ型Ａ／Ｄ変換器をリセットすることを特徴とする。
【００３６】
本発明の請求項２８に係る半導体装置は、オーバーフロー検出信号を出力するΔΣ型Ａ／Ｄ変換器と、前記オーバーフロー検出信号を積分することにより前記ΔΣ型Ａ／Ｄ変換器の発振状態を検出する発振検出回路と、前記発振検出回路から出力される発振検出モニタ信号に基づいて前記ΔΣ型Ａ／Ｄ変換器をリセットするコマンドを送信するマイクロコンピュータとを備え、前記発振検出回路は、一定期間内に前記オーバーフロー検出信号を検出する回数をカウントし、カウント値を出力するカウント回路と、前記カウント値と閾値を比較して、一定期間内のオーバーフロー検出回数が閾値以上の場合に前記ΔΣ型Ａ／Ｄ変換器が発振状態であると判断し、発振検出情報を保持する発振検出モニタ信号を前記マイクロコンピュータに出力する比較回路とを有し、前記発振検出回路が前記ΔΣ型Ａ／Ｄ変換器が発振状態であることを検出した場合に、前記マイクロコンピュータが前記ΔΣ型Ａ／Ｄ変換器をリセットすることを特徴とする。
【００３７】
本発明の請求項２９に係る半導体装置は、オーバーフロー検出信号を出力するΔΣ型Ａ／Ｄ変換器と、前記オーバーフロー検出信号を積分することにより前記ΔΣ型Ａ／Ｄ変換器の発振状態を検出する発振検出回路と、前記発振検出回路から出力される発振検出モニタ信号に基づいて前記ΔΣ型Ａ／Ｄ変換器をリセットするコマンドを送信するマイクロコンピュータと、前記発振検出回路、または前記マイクロコンピュータのいずれにより、前記ΔΣ型Ａ／Ｄ変換器をリセットするかを選択するリセット選択回路とを備え、前記発振検出回路は、一定期間内に前記オーバーフロー検出信号を検出する回数をカウントし、カウント値を出力するカウント回路と、前記カウント値と閾値を比較して、一定期間内のオーバーフロー検出回数が閾値以上の場合に前記ΔΣ型Ａ／Ｄ変換器が発振状態であると判断し、発振検出信号を有効にして出力、及び発振検出情報を保持する発振検出モニタ信号を前記マイクロコンピュータに出力する比較回路と、前記発振検出信号が入力され、前記ΔΣ型Ａ／Ｄ変換器をリセットするハードリセット信号を出力するリセット生成回路とを有し、前記発振検出回路が前記ΔΣ型Ａ／Ｄ変換器が発振状態であることを検出した場合に、前記リセット選択回路により、前記マイクロコンピュータから設定されるΔΣ型Ａ／Ｄ変換器用ハードリセット有効設定に基づいて、前記発振検出回路が前記ΔΣ型Ａ／Ｄ変換器をリセットするか、または前記マイクロコンピュータが前記ΔΣ型Ａ／Ｄ変換器をリセットするかを選択することを特徴とする。
【００３８】
本発明の請求項３０に係る半導体装置は、オーバーフロー検出信号を出力するΔΣ型Ａ／Ｄ変換器と、前記オーバーフロー検出信号を積分することにより前記ΔΣ型Ａ／Ｄ変換器の発振状態を検出する発振検出回路とを備え、前記発振検出回路は、前記ΔΣ型Ａ／Ｄ変換器が安定するまで待った後の一定期間内に前記オーバーフロー検出信号を検出する回数をカウントし、カウント値を出力するカウント回路と、前記カウント値と閾値を比較して、前記ΔΣ型Ａ／Ｄ変換器が安定するまで待った後の一定期間内のオーバーフロー検出回数が閾値以上の場合に前記ΔΣ型Ａ／Ｄ変換器が発振状態であると判断し、発振検出信号を有効にして出力する比較回路と、前記発振検出信号が入力され、前記ΔΣ型Ａ／Ｄ変換器をリセットするハードリセット信号を生成するリセット生成回路とを有し、前記発振検出回路が前記ΔΣ型Ａ／Ｄ変換器が発振状態であることを検出した場合に、前記発振検出回路が前記ΔΣ型Ａ／Ｄ変換器をリセットすることを特徴とする。
【００３９】
本発明の請求項３１に係る半導体装置は、オーバーフロー検出信号を出力するΔΣ型Ａ／Ｄ変換器と、前記オーバーフロー検出信号を積分することにより前記ΔΣ型Ａ／Ｄ変換器の発振状態を検出する発振検出回路と、前記発振検出回路から出力される発振検出モニタ信号に基づいて前記ΔΣ型Ａ／Ｄ変換器をリセットするコマンドを送信するマイクロコンピュータとを備え、前記発振検出回路は、前記ΔΣ型Ａ／Ｄ変換器が安定するまで待った後の一定期間内に前記オーバーフロー検出信号を検出する回数をカウントし、カウント値を出力するカウント回路と、前記カウント値と閾値を比較して、前記ΔΣ型Ａ／Ｄ変換器が安定するまで待った後の一定期間内のオーバーフロー検出回数が閾値以上の場合に前記ΔΣ型Ａ／Ｄ変換器が発振状態であると判断し、発振検出情報を保持する発振検出モニタ信号を前記マイクロコンピュータに出力する比較回路とを有し、前記発振検出回路が前記ΔΣ型Ａ／Ｄ変換器が発振状態であることを検出した場合に、前記マイクロコンピュータが前記ΔΣ型Ａ／Ｄ変換器をリセットすることを特徴とする。
【００４０】
本発明の請求項３２に係る半導体装置は、オーバーフロー検出信号を出力するΔΣ型Ａ／Ｄ変換器と、前記オーバーフロー検出信号を積分することにより前記ΔΣ型Ａ／Ｄ変換器の発振状態を検出する発振検出回路と、前記発振検出回路から出力される発振検出モニタ信号に基づいて前記ΔΣ型Ａ／Ｄ変換器をリセットするコマンドを送信するマイクロコンピュータと、前記発振検出回路、または前記マイクロコンピュータのいずれにより、前記ΔΣ型Ａ／Ｄ変換器をリセットするかを選択するリセット選択回路とを備え、前記発振検出回路は、前記ΔΣ型Ａ／Ｄ変換器が安定するまで待った後の一定期間内に前記オーバーフロー検出信号を検出する回数をカウントし、カウント値を出力するカウント回路と、前記カウント値と閾値を比較して、前記ΔΣ型Ａ／Ｄ変換器が安定するまで待った後の一定期間内のオーバーフロー検出回数が閾値以上の場合に前記ΔΣ型Ａ／Ｄ変換器が発振状態であると判断し、発振検出信号を有効にして出力、及び発振検出情報を保持する発振検出モニタ信号を前記マイクロコンピュータに出力する比較回路と、前記発振検出信号が入力され、前記ΔΣ型Ａ／Ｄ変換器をリセットするハードリセット信号を出力するリセット生成回路とを有し、前記発振検出回路が前記ΔΣ型Ａ／Ｄ変換器が発振状態であることを検出した場合に、前記リセット選択回路により、前記マイクロコンピュータから設定されるΔΣ型Ａ／Ｄ変換器用ハードリセット有効設定に基づいて、前記発振検出回路が前記ΔΣ型Ａ／Ｄ変換器をリセットするか、または前記マイクロコンピュータが前記ΔΣ型Ａ／Ｄ変換器をリセットするかを選択することを特徴とする。
【００４１】
本発明の請求項３３に係る半導体装置は、オーバーフロー検出信号を出力するΔΣ型Ａ／Ｄ変換器と、前記オーバーフロー検出信号を積分することにより前記ΔΣ型Ａ／Ｄ変換器の発振状態を検出する発振検出回路とを備え、前記発振検出回路は、一定期間内に前記オーバーフロー検出信号を検出する回数をカウントし、カウント値を出力するカウント回路と、前記カウント値と閾値を比較して、一定期間内のオーバーフロー検出回数が閾値以上になる場合が連続する回数が規定回数以上になった場合に前記ΔΣ型Ａ／Ｄ変換器が発振状態であると判断し、発振検出信号を有効にして出力する比較回路と、前記発振検出信号が入力され、前記ΔΣ型Ａ／Ｄ変換器をリセットするハードリセット信号を生成するリセット生成回路とを有し、前記発振検出回路が前記ΔΣ型Ａ／Ｄ変換器が発振状態であることを検出した場合に前記発振検出回路が前記ΔΣ型Ａ／Ｄ変換器をリセットすることを特徴とする。
【００４２】
本発明の請求項３４に係る半導体装置は、オーバーフロー検出信号を出力するΔΣ型Ａ／Ｄ変換器と、前記オーバーフロー検出信号を積分することにより前記ΔΣ型Ａ／Ｄ変換器の発振状態を検出する発振検出回路と、前記発振検出回路から出力される発振検出モニタ信号に基づいて前記ΔΣ型Ａ／Ｄ変換器をリセットするコマンドを送信するマイクロコンピュータとを備え、前記発振検出回路は、一定期間内に前記オーバーフロー検出信号を検出する回数をカウントし、カウント値を出力するカウント回路と、前記カウント値と閾値を比較して、一定期間内のオーバーフロー検出回数が閾値以上になる場合が連続する回数が規定回数以上になった場合に前記ΔΣ型Ａ／Ｄ変換器が発振状態であると判断し、発振検出情報を保持する発振検出モニタ信号を前記マイクロコンピュータに出力する比較回路とを有し、前記発振検出回路が前記ΔΣ型Ａ／Ｄ変換器が発振状態であることを検出した場合に、前記マイクロコンピュータが前記ΔΣ型Ａ／Ｄ変換器をリセットすることを特徴とする。
【００４３】
本発明の請求項３５に係る半導体装置は、オーバーフロー検出信号を出力するΔΣ型Ａ／Ｄ変換器と、前記オーバーフロー検出信号を積分することにより前記ΔΣ型Ａ／Ｄ変換器の発振状態を検出する発振検出回路と、前記発振検出回路から出力される発振検出モニタ信号に基づいて前記ΔΣ型Ａ／Ｄ変換器をリセットするコマンドを送信するマイクロコンピュータと、前記発振検出回路、または前記マイクロコンピュータのいずれかにより、前記ΔΣ型Ａ／Ｄ変換器をリセットするかを選択するリセット選択回路とを備え、前記発振検出回路は、一定期間内に前記オーバーフロー検出信号を検出する回数をカウントし、カウント値を出力するカウント回路と、前記カウント値と閾値を比較して、一定期間内のオーバーフロー検出回数が閾値以上になる場合が連続する回数が規定回数以上になった場合に前記ΔΣ型Ａ／Ｄ変換器が発振状態であると判断し、発振検出信号を有効にして出力、及び発振検出情報を保持する発振検出モニタ信号を前記マイクロコンピュータに出力する比較回路と、前記発振検出信号が入力され、前記ΔΣ型Ａ／Ｄ変換器をリセットするハードリセット信号を出力するリセット生成回路とを有し、前記発振検出回路が前記ΔΣ型Ａ／Ｄ変換器が発振状態であることを検出した場合に、前記リセット選択回路により、前記マイクロコンピュータから設定されるΔΣ型Ａ／Ｄ変換器用ハードリセット有効設定に基づいて、前記発振検出回路が前記ΔΣ型Ａ／Ｄ変換器をリセットするか、または前記マイクロコンピュータが前記ΔΣ型Ａ／Ｄ変換器をリセットするかを選択することを特徴とする。
【００４４】
本発明の請求項３６に係る半導体装置は、オーバーフロー検出信号を出力するΔΣ型Ａ／Ｄ変換器と、前記オーバーフロー検出信号を積分することにより前記ΔΣ型Ａ／Ｄ変換器の発振状態を検出する発振検出回路とを備え、前記発振検出回路は、前記ΔΣ型Ａ／Ｄ変換器が安定するまで待った後の一定期間内に前記オーバーフロー検出信号を検出する回数をカウントし、カウント値を出力するカウント回路と、前記カウント値と閾値を比較して、前記ΔΣ型Ａ／Ｄ変換器が安定するまで待った後の一定期間内のオーバーフロー検出回数が閾値以上になる場合が連続する回数が規定回数以上になった場合に前記ΔΣ型Ａ／Ｄ変換器が発振状態であると判断し、発振検出信号を有効にして出力する比較回路と、前記発振検出信号が入力され、前記ΔΣ型Ａ／Ｄ変換器をリセットするハードリセット信号を生成するリセット生成回路とを有し、前記発振検出回路が前記ΔΣ型Ａ／Ｄ変換器が発振状態であることを検出した場合に前記発振検出回路が前記ΔΣ型Ａ／Ｄ変換器をリセットすることを特徴とする。
【００４５】
本発明の請求項３７に係る半導体装置は、オーバーフロー検出信号を出力するΔΣ型Ａ／Ｄ変換器と、前記オーバーフロー検出信号を積分することにより前記ΔΣ型Ａ／Ｄ変換器の発振状態を検出する発振検出回路と、前記発振検出回路から出力される前記発振検出モニタ信号に基づいて前記ΔΣ型Ａ／Ｄ変換器をリセットするコマンドを送信するマイクロコンピュータとを備え、前記発振検出回路は、前記ΔΣ型Ａ／Ｄ変換器が安定するまで待った後の一定期間内に前記オーバーフロー検出信号を検出する回数をカウントし、カウント値を出力するカウント回路と、前記カウント値と閾値を比較して、前記ΔΣ型Ａ／Ｄ変換器が安定するまで待った後の一定期間内のオーバーフロー検出回数が閾値以上になる場合が連続する回数が規定回数以上になった場合に前記ΔΣ型Ａ／Ｄ変換器が発振状態であると判断し、発振検出情報を保持する発振検出モニタ信号を前記マイクロコンピュータに出力する比較回路とを有し、前記発振検出回路が前記ΔΣ型Ａ／Ｄ変換器が発振状態であることを検出した場合に、前記マイクロコンピュータが前記ΔΣ型Ａ／Ｄ変換器をリセットすることを特徴とする。
【００４６】
本発明の請求項３８に係る半導体装置は、オーバーフロー検出信号を出力するΔΣ型Ａ／Ｄ変換器と、前記オーバーフロー検出信号を積分することにより前記ΔΣ型Ａ／Ｄ変換器の発振状態を検出する発振検出回路と、前記発振検出回路から出力される発振検出モニタ信号に基づいて前記ΔΣ型Ａ／Ｄ変換器をリセットするコマンドを送信するマイクロコンピュータと、前記発振検出回路、または前記マイクロコンピュータのいずれにより、前記ΔΣ型Ａ／Ｄ変換器をリセットするかを選択するリセット選択回路とを備え、前記発振検出回路は、前記ΔΣ型Ａ／Ｄ変換器が安定するまで待った後の一定期間内に前記オーバーフロー検出信号を検出する回数をカウントし、カウント値を出力するカウント回路と、前記カウント値と閾値を比較して、前記ΔΣ型Ａ／Ｄ変換器が安定するまで待った後の一定期間内のオーバーフロー検出回数が閾値以上になる場合が連続する回数が規定回数以上になった場合に前記ΔΣ型Ａ／Ｄ変換器が発振状態であると判断し、発振検出信号を有効にして出力、及び発振検出情報を保持する発振検出モニタ信号を前記マイクロコンピュータに出力する比較回路と、前記発振検出信号が入力され、前記ΔΣ型Ａ／Ｄ変換器をリセットするハードリセット信号を出力するリセット生成回路とを有し、前記発振検出回路が前記ΔΣ型Ａ／Ｄ変換器が発振状態であることを検出した場合に、前記リセット選択回路により、前記マイクロコンピュータから設定されるΔΣ型Ａ／Ｄ変換器用ハードリセット有効設定に基づいて、前記発振検出回路が前記ΔΣ型Ａ／Ｄ変換器をリセットするか、または前記マイクロコンピュータが前記ΔΣ型Ａ／Ｄ変換器をリセットするかを選択することを特徴とする。
【００４７】
本発明の請求項３９に係る半導体装置は、請求項２７ないし２９のいずれかに記載の半導体装置において、前記発振検出回路に発振検出条件設定コマンドを送信するマイクロコンピュータを備え、前記発振検出回路は、前記マイクロコンピュータから出力される発振検出周期設定に基づいて一定期間内の前記オーバーフロー検出信号の検出回数をカウントした結果を、前記マイクロコンピュータから出力される発振検出閾値設定と比較することにより、前記ΔΣ型Ａ／Ｄ変換器が発振状態であるか否かを判断することを特徴とする。
【００４８】
本発明の請求項４０に係る半導体装置は、請求項３０ないし３２のいずれかに記載の半導体装置において、前記発振検出回路に発振検出条件設定コマンドを送信するマイクロコンピュータを備え、前記発振検出回路は、前記マイクロコンピュータから出力されるΔΣ型Ａ／Ｄ変換器安定待ち設定に基づいてΔΣ型Ａ／Ｄ変換器が安定するまで待った後、前記マイクロコンピュータから出力される発振検出周期設定に基づいて一定期間内の前記オーバーフロー検出信号の検出回数をカウントした結果を、前記マイクロコンピュータから出力される発振検出閾値設定と比較することにより、前記ΔΣ型Ａ／Ｄ変換器が発振状態であるか否かを判断することを特徴とする。
【００４９】
本発明の請求項４１に係る半導体装置は、請求項３３ないし３５のいずれかに記載の半導体装置において、前記発振検出回路に発振検出条件設定コマンドを送信するマイクロコンピュータを備え、前記発振検出回路は、前記マイクロコンピュータから出力される発振検出周期設定に基づいて一定期間内の前記オーバーフロー検出信号の検出回数をカウントした結果が、前記マイクロコンピュータから出力される発振検出閾値設定より大きい場合が、前記マイクロコンピュータから出力される発振検出連続回数設定以上連続した場合に、ΔΣ型Ａ／Ｄ変換器が発振状態であると判断することを特徴とする。
【００５０】
本発明の請求項４２に係る半導体装置は、請求項３６ないし３８のいずれかに記載の半導体装置において、前記発振検出回路に発振検出条件設定コマンドを送信するマイクロコンピュータを備え、前記発振検出回路は、前記マイクロコンピュータから出力されるΔΣ型Ａ／Ｄ変換器安定待ち設定に基づいてΔΣ型Ａ／Ｄ変換器が安定するまで待った後、前記マイクロコンピュータから出力される発振検出周期設定に基づいて一定期間内の前記オーバーフロー検出信号の検出回数をカウントした結果が、前記マイクロコンピュータから出力される発振検出閾値設定より大きい場合が、前記マイクロコンピュータから出力される発振検出連続回数設定以上連続した場合に、ΔΣ型Ａ／Ｄ変換器が発振状態であると判断することを特徴とする。
【００５１】
本発明の請求項４３に係る半導体システムは、請求項２７ないし４２のいずれかに記載の半導体装置を有する半導体システムであって、前記半導体装置から出力されるデータを処理する信号処理回路をさらに備え、前記信号処理回路は、前記半導体装置からΔΣ型Ａ／Ｄ変換器のリセット信号が入力され、前記ΔΣ型Ａ／Ｄ変換器がリセットされる場合に前記データのフェードアウト処理を行うことを特徴とする。
【００５２】
本発明の請求項４４に係る半導体システムは、請求項２８、２９、３１、３２、３４、３５、３７、３８、３９ないし４２のいずれかに記載の半導体装置を有する半導体システムであって、前記半導体装置内のΔΣ型Ａ／Ｄ変換器に、入力振幅を調整してデータを出力する入力振幅制限回路をさらに備え、前記半導体装置内のマイクロコンピュータは、発振検出モニタ信号を確認し、前記ΔΣ型Ａ／Ｄ変換器が発振状態である場合に、前記入力振幅制限回路にΔΣ型Ａ／Ｄ変換器の発振確認コマンドを送信し、前記入力振幅制限回路は、前記ΔΣ型Ａ／Ｄ変換器が発振状態である場合は前記データの入力振幅を小さくしてデータを出力することを特徴とする。
【発明の効果】
【００５３】
本発明に係る半導体装置及び半導体システムは、ΔΣ型Ａ／Ｄ変換器が出力するオーバーフロー検出信号がオーバーフロー状態を示してもすぐに発振状態とは判断せず、ΔΣ型Ａ／Ｄ変換器が出力するオーバーフロー検出信号を発振検出条件に合わせてカウントし、カウント数が閾値より大きい場合にのみΔΣ型Ａ／Ｄ変換器が発振していると判断することで、ΔΣ型Ａ／Ｄ変換器の発振状態を適切に検出し、一時的にオーバーフローした場合はΔΣ型Ａ／Ｄ変換器の内部状態をリセットせず、発振状態が継続されている場合のみΔΣ型Ａ／Ｄ変換器の内部状態をリセットして、必要以上にリセットをかけることなく発振状態から正常動作が可能な状態に復帰することができる。
【００５４】
また、ΔΣ型変調器が発振すると、ΔΣ型変調器の複数段の積分器の出力振幅が正常値を超えるため、前記複数段の積分器のいずれかまたは複数の出力をモニタし、前記出力振幅を前記所定の値と比較することにより、所定の値を正常範囲外側に超えた場合オーバーフロー検出信号を出力し、前記オーバーフロー検出信号から前記オーバーフロー頻度算出回路により前記積分器の出力が正常範囲外にある頻度を求める。この頻度を求めることにより、前記積分器の出力がノイズなどにより一時的に正常範囲外になっているのか、または発振して正常範囲外になっているのか特定することができ、発振している場合のみΔΣ型変調器の発振を収めることができる。
【発明を実施するための最良の形態】
【００５５】
（実施の形態１）
図１は、本発明を、スイッチトキャパシタ回路を持つ３次ΔΣ型変調器の発振検出に適用した実施の形態１に係る半導体装置の構成を示すブロック図である。
【００５６】
図１において、１は入力端子、５はオーバーフロー検出回路、６はオーバーフロー頻度算出回路、７は発振判定回路、８は発振停止回路、１４は出力端子、１３はΔΣ型変調器である。なお、ΔΣ型変調器１３は、演算器１０,１１,１２と、積分器２,３,４と、量子化回路９と、により構成されている。積分器２〜４は積分回路を構成する３個のカスケード接続された第１〜第３の積分器であり、本実施の形態１の積分回路は３個の積分器が直列に接続されている。積分回路としては、積分器を１個以上用いることができ、直列接続の他、並列接続やその組合せでもよい。なお、ΔΣ型変調器１３は、Ａ／Ｄ変換器でもＤ／Ａ変換器でも良い。
【００５７】
また、９は積分器の出力信号を所定のしきい値で１または０に量子化する量子化回路であり、ΔΣ型変調器１３の出力信号を出力する。１２は入力端子１の出力信号と量子化回路９の出力を演算する演算器である。１０,１１は本実施の形態１の積分器１,２の出力と量子化回路９の出力を演算する演算器である。
【００５８】
さらに、５は前記複数段の積分器のいずれかまたは複数の出力をモニタし、出力振幅を所定の値と比較することにより、前記積分器の少なくとも１つの出力振幅が前記所定の値を正常範囲外に超えた場合オーバーフロー検出信号としてオーバーフロー状態を示した状態を出力するオーバーフロー検出回路である。なお、前記オーバーフロー検出回路５の所定の値は可変でも良い。
【００５９】
６は、オーバーフロー検出信号をローパスフィルタに通し一時的な信号振幅の異常をカットし、オーバーフロー頻度値を出力するオーバーフロー頻度算出回路である。ここで、オーバーフロー頻度算出回路６は、オーバーフロー検出信号をフィルターに通し、その結果により発振判定を行うため、発振誤判定をなくすことができる。なお、オーバーフロー頻度算出回路６は、オーバーフロー検出信号を積分し、オーバーフロー頻度値を出力するようにしてもよい。７は、前記オーバーフロー頻度値を所定の値と比較し、所定の値より大きい場合は発振状態と判定する発振判定回路である。なお、前記発振判定回路７の所定の値は、可変でも良い。
【００６０】
８は、発振判定回路７によりΔΣ型変調器１３が発振状態であると判定された時、各積分器２,３,４をリセットして発振を収める発振停止回路である。なお、発振停止回路８は、積分器２,３,４の乗数を変更し積分器２,３,４の出力を小さくすることにより動作を安定に戻しても良い。また、発振停止回路８は、積分器２,３,４の出力範囲を狭くすることにより動作を安定に戻しても良い。また、発振停止回路８は、ソフトウェア、ハードウェア、またはソフトウェアとハードウェアのどちらを選択するかの切り換えができる、のうちいずれの構成でも良い。
【００６１】
以下に、構成及び動作について詳細に説明する。
【００６２】
ここで、実施の形態１の半導体装置の一例として、図１の、オーバーフロー頻度算出回路５としてカウント回路、発振判定回路７として比較回路、発振停止回路８としてリセット生成回路、ΔΣ型変調器１３としてΔΣ型Ａ／Ｄ変換器を用いる場合について説明する。
【００６３】
なお、上記のように、図１の半導体装置のオーバーフロー頻度算出回路６はオーバーフロー検出信号をローパスフィルタに通す構成である場合について説明したが、オーバーフロー頻度算出回路６としてカウント回路を用いた場合、オーバーフロー頻度算出回路６は一定期間内オーバーフロー検出信号がオーバーフロー状態を示した回数をカウントし、その回数であるカウント値をオーバーフロー頻度算出回路６からオーバーフロー頻度値として出力しても良い。この場合そのカウント値は前記一定期間毎にリセットされる。なお、前記一定期間は可変でもよい。
【００６４】
図２は、本発明の実施の形態１に係る半導体装置の一例の構成を示すブロック図である。
【００６５】
この実施の形態１の半導体装置は、入力アナログデータ信号Ａをデジタルデータ信号Ｂに変換するΔΣ型Ａ／Ｄ変換器１００と、ΔΣ型Ａ／Ｄ変換器１００が出力するオーバーフロー検出信号Ｃを積分することによりΔΣ型Ａ／Ｄ変換器１００の発振状態を検出してΔΣ型Ａ／Ｄ変換器ハードリセット信号Ｋを生成する発振検出回路１１２と、発振検出条件を設定するマイコン１０１とを有している。発振検出回路１１２は、一定期間内にΔΣ型Ａ／Ｄ変換器１００が出力するオーバーフロー検出信号Ｃを検出する回数をカウントするカウント回路２０１と、カウント回路２０１が出力するカウント値Ｉと発振閾値設定Ｆとを比較する比較回路２０２と、比較回路２０２が出力する発振検出信号ＪからΔΣ型Ａ／Ｄ変換器ハードリセット信号Ｋを生成するリセット生成回路２０３とを有している。ここで、カウント回路２０１は、発振検出周期設定Ｅに基づいてオーバーフロー検出のタイミングを示す検出タイミング信号Ｓを生成する検出タイミング生成回路２０１ａ、及び一定期間内にオーバーフロー検出信号Ｃを検出する回数をカウントするオーバーフローカウント回路２０１ｂを有している。マイコン１０１から検出タイミング生成回路２０１ａに発振検出周期設定Ｅが入力され、検出タイミング生成回路２０１ａからオーバーフローカウント回路２０１ｂ及び比較回路２０２に検出タイミング信号Ｓが出力される。オーバーフローカウント回路２０１ｂはΔΣ型Ａ／Ｄ変換器１００からオーバーフロー検出信号Ｃが入力され、検出タイミング信号Ｓに基づき発振検出周期設定Ｅの期間内にオーバーフロー検出信号Ｃを検出する回数をカウントし、カウント値Ｉがオーバーフローカウント回路２０１ｂから比較回路２０２に出力される。
【００６６】
なお、ΔΣ型Ａ／Ｄ変換器１００とマイコン１０１は、従来の半導体装置におけるものと同一のものである。
【００６７】
図３は、図２に示した本発明の実施の形態１に係る半導体装置におけるΔΣ型Ａ／Ｄ変換器の発振検出のタイミングチャートである。図３を参照しながら、ΔΣ型Ａ／Ｄ変換器の発振状態を検出する動作を説明する。
【００６８】
マイコン１０１から発振検出回路１１２内のカウント回路２０１に発振検出周期設定Ｅが設定され、発振検出回路１１２内の比較回路２０２に発振閾値設定Ｆが設定される。カウント回路２０１において、発振検出回路リセットＨを解除してから（タイミングＴ１０１）、発振検出周期設定Ｅの期間毎にΔΣ型Ａ／Ｄ変換器１００が出力するオーバーフロー検出信号Ｃがオーバーフロー状態を示した回数を数え、その回数であるカウント値Ｉを比較回路２０２に出力する。カウント値Ｉは検出タイミング信号Ｓに基づき発振検出周期設定Ｅの期間毎にリセットされる（タイミングＴ１０２，Ｔ１０４〜Ｔ１０７，Ｔ１０９，Ｔ１１０，Ｔ１１２，Ｔ１１３）。
【００６９】
比較回路２０２では、検出タイミング信号Ｓに基づき発振検出周期設定Ｅの期間毎（タイミングＴ１０２，Ｔ１０４〜Ｔ１０７，Ｔ１０９，Ｔ１１０，Ｔ１１２，Ｔ１１３）にカウント値Ｉと発振閾値設定Ｆを比較し、カウント値Ｉが発振閾値設定Ｆより大きい場合（タイミングＴ１０２，Ｔ１０７）、発振検出信号Ｊを“Ｈ”にしてリセット生成回路２０３に出力する。リセット生成回路２０３では、発振検出信号Ｊが“Ｈ”になったら、ΔΣ型Ａ／Ｄ変換器１００の内部状態をリセットするようにΔΣ型Ａ／Ｄ変換器ハードリセット信号Ｋを生成し、ΔΣ型Ａ／Ｄ変換器１００に出力する。また、ハードリセット信号Ｋはリセット生成回路２０３から比較回路２０２に入力され、発振検出信号Ｊはハードリセット信号Ｋにより“Ｌ”に戻り、次の発振検出を待つ。また、ハードリセット信号Ｋがリセット生成回路２０３からカウント回路２０１に入力され、ハードリセット信号Ｋが解除されると、次の発振検出周期が開始する（タイミングＴ１０３，Ｔ１０８）。
【００７０】
なお、発振検出回路１１２がΔΣ型Ａ／Ｄ変換器１００の内部状態をリセットしたことをマイコン１０１から確認できるように発振検出モニタ信号Ｇをマイコン１０１へ出力しておくことが望ましい。発振検出信号Ｊが“Ｈ”になったら（タイミングＴ１０２）、発振検出モニタ信号Ｇを“Ｈ”に設定し、マイコン１０１により発振検出モニタ信号Ｇを読み出しΔΣ型Ａ／Ｄ変換器１００の発振状態を確認したら（タイミングＴ１１１）、マイコン１０１から比較回路２０２に発振検出モニタ信号用クリア信号Ｔを出力し、発振検出モニタ信号Ｇを“Ｌ”に設定することで、発振検出回路１１２がΔΣ型Ａ／Ｄ変換器１００をリセットしたことをマイコン１０１が確実に確認できるようにしておく。
【００７１】
以上のように実施の形態１に係る半導体装置は、発振検出周期設定Ｅの期間内のオーバーフロー検出信号Ｃを検出する回数をカウントし、カウント値Ｉを出力するカウント回路２０１と、前記カウント値Ｉと発振閾値設定Ｆを比較して、発振検出周期設定Ｅの期間内のオーバーフロー検出回数が閾値以上の場合にΔΣ型Ａ／Ｄ変換器１００が発振状態であると判断し、発振検出信号Ｊを有効にして出力する比較回路２０２と、前記発振検出信号Ｊが入力され、前記ΔΣ型Ａ／Ｄ変換器１００をリセットするハードリセット信号Ｋを生成するリセット生成回路２０３とを有する発振検出回路１１２を備えるようにしたので、ノイズなどの影響により一時的にオーバーフローを起こした場合などに必要以上にリセットをかけることなく、発振状態が継続されている場合のみΔΣ型Ａ／Ｄ変換器の内部状態をリセットして発振状態から適切に正常動作が可能な状態に復帰することができる。また、発振検出回路が発振状態を検出すると該発振検出回路が自動的にΔΣ型Ａ／Ｄ変換器の内部状態をリセットすることにより、マイコンが頻繁にΔΣ型Ａ／Ｄ変換器の発振状態を確認してΔΣ型Ａ／Ｄ変換器の内部状態をリセットしなくても良く、マイコンの負担を軽減できるという効果がある。
【００７２】
また、この実施の形態１では発振検出条件を自由に変更できるように発振検出条件である発振検出周期設定Ｅ、発振閾値設定Ｆをマイコン１０１から設定するものとして説明したが、該両設定Ｅ、Ｆは予め定数として設定してもよく、該両設定Ｅ、Ｆをマイコン１０１から設定した場合と同様の動作、効果が得られ、マイコンから自由に設定できる場合と比べて回路規模を縮小できる効果も得られる。
【００７３】
（実施の形態２）
図４は、本発明の実施の形態２に係る半導体装置の一例の構成を示すブロック図である。
【００７４】
この実施の形態２の半導体装置は、入力アナログデータ信号Ａをデジタルデータ信号Ｂに変換するΔΣ型Ａ／Ｄ変換器１００と、ΔΣ型Ａ／Ｄ変換器安定待ち設定Ｌだけ待った後にΔΣ型Ａ／Ｄ変換器１００が出力するオーバーフロー検出信号Ｃを積分することによりΔΣ型Ａ／Ｄ変換器１００の発振状態を検出してΔΣ型Ａ／Ｄ変換器ハードリセット信号Ｋを生成する発振検出回路１１１２と、発振検出条件を設定するマイコン１０１とを有している。発振検出回路１１１２は、ΔΣ型Ａ／Ｄ変換器安定待ち設定Ｌだけ待った後の一定期間内にΔΣ型Ａ／Ｄ変換器１００が出力するオーバーフロー検出信号Ｃを検出する回数をカウントするカウント回路１２０１と、カウント回路１２０１が出力するカウント値Ｉと発振閾値設定Ｆとを比較する比較回路２０２と、比較回路２０２が出力する発振検出信号ＪからΔΣ型Ａ／Ｄ変換器ハードリセット信号Ｋを生成するリセット生成回路２０３とを有している。ここで、カウント回路１２０１は、ΔΣ型Ａ／Ｄ変換器安定待ち設定Ｌと発振検出周期設定Ｅに基づいてオーバーフロー検出のタイミングを示す検出タイミング信号Ｓを生成する検出タイミング生成回路１２０１ａ、及び一定期間内にオーバーフロー検出信号Ｃを検出する回数をカウントするオーバーフローカウント回路１２０１ｂを有している。マイコン１０１から、検出タイミング生成回路１２０１ａに発振検出周期設定Ｅ及びΔΣ型Ａ／Ｄ変換器安定待ち設定Ｌが入力され、検出タイミング生成回路１２０１ａからオーバーフローカウント回路１２０１ｂ及び比較回路２０２に検出タイミング信号Ｓが出力される。オーバーフローカウント回路１２０１ｂは、ΔΣ型Ａ／Ｄ変換器１００からオーバーフロー検出信号Ｃが入力され、検出タイミング信号Ｓに基づきΔΣ型Ａ／Ｄ変換器安定待ち設定Ｌだけ待った後の発振検出周期設定Ｅの期間内にオーバーフロー検出信号Ｃを検出する回数をカウントし、カウント値Ｉがオーバーフローカウント回路１２０１ｂから比較回路２０２に出力される。また、ΔΣ型Ａ／Ｄ変換器安定待ち設定Ｌは、あらかじめ取得されたΔΣ型Ａ／Ｄ変換器１００の安定するまでの時間に基づき決定され、発振検出回路リセットＨが解除されたとき、またはハードリセット信号Ｋが生成後解除されたときにΔΣ型Ａ／Ｄ変換器の安定待ちが開始される。
【００７５】
なお、ΔΣ型Ａ／Ｄ変換器１００とマイコン１０１は、従来の半導体装置におけるものと同一のものである。また、発振検出回路１１１２内の比較回路２０２とリセット生成回路２０３は実施の形態１のものと同一のものである。
【００７６】
図５は、図４に示した本発明の実施の形態２に係る半導体装置におけるΔΣ型Ａ／Ｄ変換器の発振検出のタイミングチャートである。図５を参照しながら、ΔΣ型Ａ／Ｄ変換器の発振状態を検出する動作を説明する。
【００７７】
マイコン１０１から発振検出回路１１１２内のカウント回路１２０１に発振検出周期設定ＥとΔΣ型Ａ／Ｄ変換器安定待ち設定Ｌが設定され、発振検出回路１１１２内の比較回路２０２に発振閾値設定Ｆが設定される。カウント回路１２０１において、発振検出回路リセットＨを解除してから（タイミングＴ２０１）、ΔΣ型Ａ／Ｄ変換器１００が安定するまでΔΣ型Ａ／Ｄ変換器安定待ち設定Ｌだけ待った後（タイミングＴ２０２）、発振検出周期設定Ｅの期間毎にΔΣ型Ａ／Ｄ変換器１００が出力するオーバーフロー検出信号Ｃがオーバーフロー状態を示した回数を数え、その回数であるカウント値Ｉを比較回路２０２に出力する。カウント値Ｉは検出タイミング信号Ｓに基づきΔΣ型Ａ／Ｄ変換器安定待ち設定Ｌだけ待った後発振検出周期設定Ｅの期間毎にリセットされる（タイミングＴ２０３〜Ｔ２０５，Ｔ２０９）。比較回路２０２では、検出タイミング信号Ｓに基づきΔΣ型Ａ／Ｄ変換器安定待ち設定Ｌだけ待った後発振検出周期設定Ｅの期間毎（タイミングＴ２０３〜Ｔ２０５，Ｔ２０９）にカウント値Ｉと発振閾値設定Ｆを比較し、カウント値Ｉが発振閾値設定Ｆより大きい場合（タイミングＴ２０５）、発振検出信号Ｊを“Ｈ”にしてリセット生成回路２０３に出力する。リセット生成回路２０３では、発振検出信号Ｊが“Ｈ”になったら、ΔΣ型Ａ／Ｄ変換器１００の内部状態をリセットするようにΔΣ型Ａ／Ｄ変換器ハードリセット信号Ｋを生成し、ΔΣ型Ａ／Ｄ変換器１００に出力する。また、ハードリセット信号Ｋはリセット生成回路２０３から比較回路２０２に入力され、発振検出信号Ｊはハードリセット信号Ｋにより“Ｌ”に戻り、次の発振検出を待つ。また、ハードリセット信号Ｋがリセット生成回路２０３からカウント回路１２０１に入力され、ハードリセット信号Ｋが解除されると、再度ΔΣ型Ａ／Ｄ変換器安定待ちが開始し（タイミングＴ２０６）、ΔΣ型Ａ／Ｄ変換器安定待ち設定Ｌの期間の経過後、次の発振検出周期が開始する（タイミングＴ２０８）。
【００７８】
なお、発振検出回路１１１２がΔΣ型Ａ／Ｄ変換器１００の内部状態をリセットしたことをマイコン１０１から確認できるように発振検出モニタ信号Ｇをマイコン１０１へ出力しておくことが望ましい。発振検出信号Ｊが“Ｈ”になったら（タイミングＴ２０５）、発振検出モニタ信号Ｇを“Ｈ”に設定し、マイコン１０１により発振検出モニタ信号Ｇを読み出しΔΣ型Ａ／Ｄ変換器１００の発振状態を確認したら（タイミングＴ２０７）マイコン１０１から比較回路２０２に発振検出モニタ信号用クリア信号Ｔを出力し発振検出モニタ信号Ｇを“Ｌ”に設定することで、発振検出回路１１１２がΔΣ型Ａ／Ｄ変換器１００をリセットしたことをマイコン１０１が確実に確認できるようにしておく。
【００７９】
また、本実施の形態２では、図４の半導体装置において、オーバーフロー検出信号Ｃを出力し、ΔΣ型Ａ／Ｄ変換器安定待ち設定Ｌの期間待った後の発振検出周期設定Ｅの期間内のオーバーフロー検出回数が閾値以上のときにΔΣ型Ａ／Ｄ変換器１００が発振状態であると判断する場合について説明したが、図１に示した半導体装置において、ΔΣ型変調器１３が安定になるまで、オーバーフロー検出回路５、オーバーフロー頻度算出回路６、発振判定回路７、発振停止回路８の動作を待機するようにしてもよい。
【００８０】
詳しく説明すると、図１に示した半導体装置において、起動直後や、発振停止回路８により動作を安定状態に戻そうとした後、安定状態への遷移期間中に積分器２,３,４の出力振幅が大きい状態が続きΔΣ型変調器１３が発振状態であると判定され、発振停止回路８により再び動作を安定状態に戻そうとされることがある。これが続くと常に安定状態に戻そうとされているので、ΔΣ型変調が正常に行われなくなるおそれがある。そこで、起動直後や、発振停止回路８により動作を安定状態に戻そうとした後、オーバーフロー検出回路５はΔΣ型変調器１３が安定になるまでオーバーフロー検出信号を出力しない。または、起動直後や、発振停止回路８により動作を安定状態に戻そうとした後、オーバーフロー頻度算出回路６は、ΔΣ型変調器１３が安定になるまで、オーバーフロー頻度値を出力しない。または、起動直後や、発振停止回路８により動作を安定状態に戻そうとした後、発振判定回路７は、ΔΣ型変調器１３が安定になるまで、発振と判定しない。または、起動直後や、発振停止回路８により動作を安定状態に戻そうとした後、発振停止回路８は、ΔΣ型変調器１３が安定になるまで、動作を安定状態に戻そうとしない。上記のオーバーフロー検出回路５、オーバーフロー頻度算出回路６、発振判定回路７、発振停止回路８による少なくともいずれか１つの動作の段階で、起動直後や、発振停止回路８により動作を安定状態に戻そうとした後、ΔΣ型変調器１３が安定になるまで待機する。
【００８１】
以上のように実施の形態２に係る半導体装置は、ΔΣ型Ａ／Ｄ変換器安定待ち設定Ｌの期間待った後の発振検出周期設定Ｅの期間内にオーバーフロー検出信号Ｃを検出する回数をカウントし、カウント値Ｉを出力するカウント回路１２０１と、前記カウント値Ｉと発振閾値設定Ｆを比較して、ΔΣ型Ａ／Ｄ変換器安定待ち設定Ｌの期間待った後の発振検出周期設定Ｅの期間内のオーバーフロー検出回数が閾値以上の場合にΔΣ型Ａ／Ｄ変換器１００が発振状態であると判断し、発振検出信号Ｊを有効にして出力する比較回路２０２と、前記発振検出信号Ｊが入力され、前記ΔΣ型Ａ／Ｄ変換器１００をリセットするハードリセット信号Ｋを生成するリセット生成回路２０３とを有する発信検出回路１１１２を備えるようにしたので、実施の形態１と同様に、発振状態が継続されている場合のみΔΣ型Ａ／Ｄ変換器の内部状態をリセットして、発振状態から適切に復帰することができ、また、マイコンが頻繁にΔΣ型Ａ／Ｄ変換器の発振状態を確認してΔΣ型Ａ／Ｄ変換器の発振状態をリセットしなくても良く、マイコンの負担を軽減できるという効果がある。
【００８２】
また、本実施の形態２によれば、発振検出回路１１１２内のカウント回路１２０１にΔΣ型Ａ／Ｄ変換器安定待ち設定Ｌを設定してΔΣ型Ａ／Ｄ変換器が安定するまでオーバーフロー検出回数のカウントを待つことにより、ΔΣ型Ａ／Ｄ変換器が不安定な間にΔΣ型Ａ／Ｄ変換器がリセットされることを防止するという効果がある。
【００８３】
また、この実施の形態２では発振検出条件を自由に変更できるように発振検出条件である発振検出周期設定Ｅ、発振閾値設定Ｆ、ΔΣ型Ａ／Ｄ変換器安定待ち設定Ｌを、マイコン１０１から設定するものとして説明したが、該設定Ｅ、Ｆ、Ｌは予め定数として設定してもよく、該設定Ｅ、Ｆ、Ｌをマイコン１０１から設定した場合と同様の動作、効果が得られ、マイコンから自由に設定できる場合と比べて回路規模を縮小できる効果も得られる。
【００８４】
（実施の形態３）
図６は、本発明の実施の形態３に係る半導体装置の一例の構成を示すブロック図である。
【００８５】
この実施の形態３の半導体装置は、入力アナログデータ信号Ａをデジタルデータ信号Ｂに変換するΔΣ型Ａ／Ｄ変換器１００と、ΔΣ型Ａ／Ｄ変換器１００が出力するオーバーフロー検出信号Ｃを積分することによりΔΣ型Ａ／Ｄ変換器１００の発振状態を検出してΔΣ型Ａ／Ｄ変換器ハードリセット信号Ｋを生成する発振検出回路２１１２と、発振検出条件を設定するマイコン１０１とを有している。発振検出回路２１１２は、一定期間内にΔΣ型Ａ／Ｄ変換器１００が出力するオーバーフロー検出信号Ｃを検出する回数をカウントするカウント回路２０１と、カウント回路２０１が出力するカウント値Ｉと発振閾値設定Ｆとを比較した結果をカウントして発振検出連続回数設定Ｍと比較する比較回路２２０２と、比較回路２２０２が出力する発振検出信号Ｊに基づきΔΣ型Ａ／Ｄ変換器ハードリセット信号Ｋを生成するリセット生成回路２０３とを有している。
【００８６】
ここで、ΔΣ型Ａ／Ｄ変換器１００とマイコン１０１は、従来の半導体装置におけるものと同一のものである。また、発振検出回路２１１２内のカウント回路２０１及びリセット生成回路２０３は実施の形態１のものと同一のものである。
【００８７】
図７は、図６に示した本発明の実施の形態３に係る半導体装置における発振検出連続回数設定Ｍ＝２の場合のΔΣ型Ａ／Ｄ変換器の発振検出のタイミングチャートである。図７を参照しながら、ΔΣ型Ａ／Ｄ変換器の発振状態を検出する動作を説明する。
【００８８】
マイコン１０１から発振検出回路２１１２内のカウント回路２０１に発振検出周期設定Ｅが設定され、発振検出回路２１１２内の比較回路２２０２に発振閾値設定Ｆ及び発振検出連続回数設定Ｍが設定される。カウント回路２０１において、発振検出回路リセットＨを解除してから（タイミングＴ３０１）、発振検出周期設定Ｅの期間毎にΔΣ型Ａ／Ｄ変換器１００が出力するオーバーフロー検出信号Ｃがオーバーフロー状態を示した回数を数え、その回数であるカウント値Ｉを比較回路２２０２に出力する。カウント値Ｉは検出タイミング信号Ｓに基づき発振検出周期設定Ｅの期間毎にリセットされる（タイミングＴ３０２〜Ｔ３０７，Ｔ３０９，Ｔ３１１）。
【００８９】
比較回路２２０２では、検出タイミング信号Ｓに基づき発振検出周期設定Ｅの期間毎に（タイミングＴ３０２〜Ｔ３０７，Ｔ３０９，Ｔ３１１）カウント値Ｉと発振閾値設定Ｆを比較し、カウント値Ｉが発振閾値設定Ｆより大きい場合（タイミングＴ３０２，Ｔ３０６，Ｔ３０７）は発振検出連続回数Ｒをインクリメントし、カウント値Ｉが発振閾値設定Ｆより小さい場合（タイミングＴ３０３，Ｔ３０４，Ｔ３０５，Ｔ３０９，Ｔ３１１）は発振検出連続回数Ｒをリセットする。例えば、タイミングＴ３０２ではカウント値Ｉが発振閾値設定Ｆより大きいため、発振検出連続回数Ｒは「０」から「１」となるが、次のタイミングＴ３０３では、カウント値Ｉが発振閾値設定Ｆより小さく、カウント値Ｉが発振閾値設定Ｆより大きい場合が連続していないので、発振検出連続回数Ｒは「１」から「０」にリセットされる。そして、発振検出連続回数Ｒが発振検出連続回数設定Ｍ＝２以上になった場合（タイミングＴ３０７）発振検出信号Ｊを“Ｈ”にしてリセット生成回路２０３へ出力する。
【００９０】
リセット生成回路２０３では、発振検出信号Ｊが“Ｈ”になったら、ΔΣ型Ａ／Ｄ変換器１００の内部状態をリセットするようにΔΣ型Ａ／Ｄ変換器ハードリセット信号Ｋを生成し、ΔΣ型Ａ／Ｄ変換器１００に出力する。また、ハードリセット信号Ｋはリセット生成回路２０３から比較回路２２０２に入力され、発振検出連続回数Ｒはハードリセット信号Ｋにより「２」から「０」にリセットされ、発振検出信号Ｊもハードリセット信号Ｋにより“Ｌ”に戻り、次の発振検出を待つ。また、ハードリセット信号Ｋがリセット生成回路２０３からカウント回路２０１に入力され、ハードリセット信号Ｋが解除されると、次の発振検出周期が開始する（タイミングＴ３０８）。
【００９１】
なお、発振検出回路２１１２がΔΣ型Ａ／Ｄ変換器１００の内部状態をリセットしたことをマイコン１０１から確認できるように発振検出モニタ信号Ｇをマイコン１０１へ出力しておくことが望ましい。発振検出信号Ｊが“Ｈ”になったら（タイミングＴ３０７）、発振検出モニタ信号Ｇを“Ｈ”に設定し、マイコン１０１により発振検出モニタ信号Ｇを読み出しΔΣ型Ａ／Ｄ変換器１００の発振状態を確認したら（タイミングＴ３１０）、マイコン１０１から比較回路２２０２に発振検出モニタ信号用クリア信号Ｔを出力し発振検出モニタ信号Ｇを“Ｌ”に設定することで、発振検出回路２１１２がΔΣ型Ａ／Ｄ変換器１００をリセットしたことを確実に確認できるようにしておく。
【００９２】
また、本実施の形態３では、図６の半導体装置において、オーバーフロー検出回数が閾値以上になる場合が連続したときのみΔΣ型Ａ／Ｄ変換器が発振状態であると判断する場合について説明したが、図１に示した半導体装置においても、発振判定回路７がオーバーフロー頻度値と閾値を比較して、オーバーフロー頻度値が閾値以上になる場合が連続したときのみΔΣ型変調器が発振状態であると判断するようにしてもよい。その場合、図１の半導体装置のオーバーフロー頻度算出回路６は、オーバーフロー検出信号が連続してオーバーフロー状態を示した回数を数え、その回数であるカウント値をオーバーフロー頻度値として出力し、カウント値はオーバーフロー検出信号がオーバーフロー状態を示していない場合にリセットされる。
【００９３】
以上のように実施の形態３に係る半導体装置は、発振検出周期設定Ｅの期間内のオーバーフロー検出信号Ｃを検出する回数をカウントし、カウント値Ｉを出力するカウント回路２０１と、前記カウント値Ｉと発振閾値設定Ｆを比較して、発振検出周期設定Ｅの期間内のオーバーフロー検出回数が閾値以上になる場合が連続する回数が発振検出連続回数設定Ｍ以上になった場合にΔΣ型Ａ／Ｄ変換器１００が発振状態であると判断し、発振検出信号Ｊを有効にして出力する比較回路２２０２と、前記発振検出信号Ｊが入力され、前記ΔΣ型Ａ／Ｄ変換器１００をリセットするハードリセット信号Ｋを生成するリセット生成回路２０３とを有する発振検出回路２１１２を備えるようにしたので、オーバーフロー検出回数が閾値以上になる場合が連続した場合にのみΔΣ型Ａ／Ｄ変換器が発振状態であると判断することにより、ΔΣ型Ａ／Ｄ変換器が不用意にリセットされることを防止するという効果がある。
【００９４】
また、この実施の形態３では発振検出条件を自由に変更できるように発振検出条件である発振検出周期設定Ｅ、発振閾値設定Ｆ、発振検出連続回数設定Ｍを、マイコン１０１から設定するものとして説明したが、該設定Ｅ、Ｆ、Ｍは予め定数として設定してもよく、該設定Ｅ、Ｆ、Ｍをマイコン１０１から設定した場合と同様の動作、効果が得られ、マイコンから自由に設定できる場合と比べて回路規模を縮小できる効果も得られる。
【００９５】
なお、本実施の形態３は、実施の形態２と同様に、発振検出回路内のカウント回路にΔΣ型Ａ／Ｄ変換器安定待ち設定Ｌを設定して、ΔΣ型Ａ／Ｄ変換器が安定するまで待った後の一定期間内のオーバーフロー検出回数を数えるようにすれば、ΔΣ型Ａ／Ｄ変換器が不安定な間にΔΣ型Ａ／Ｄ変換器がリセットされることを防止するという効果も得られる。
【００９６】
（実施の形態４）
図８は、本発明の実施の形態４に係る半導体装置の一例の構成を示すブロック図である。
【００９７】
この実施の形態４の半導体装置は、入力アナログデータ信号Ａをデジタルデータ信号Ｂに変換するΔΣ型Ａ／Ｄ変換器１００と、ΔΣ型Ａ／Ｄ変換器１００が出力するオーバーフロー検出信号Ｃを積分することによりΔΣ型Ａ／Ｄ変換器１００の発振状態を検出する発振検出回路４１１２と、発振検出回路４１１２から出力される発振検出モニタ信号Ｇを確認してΔΣ型Ａ／Ｄ変換器１００へΔΣ型Ａ／Ｄ変換器ソフトリセット設定Ｄを発行するマイコン１０１とを有している。発振検出回路４１１２は、一定期間内にΔΣ型Ａ／Ｄ変換器１００が出力するオーバーフロー検出信号Ｃを検出する回数をカウントするカウント回路４２０１と、カウント回路４２０１が出力するカウント値Ｉと発振閾値設定Ｆとを比較する比較回路４２０２とを有している。ここで、カウント回路４２０１は、発振検出周期設定Ｅに基づいてオーバーフロー検出のタイミングを示す検出タイミング信号Ｓを生成する検出タイミング生成回路４２０１ａ、及びオーバーフロー検出信号Ｃの検出回数をカウントするオーバーフローカウント回路４２０１ｂを有している。マイコン１０１から検出タイミング生成回路４２０１ａに発振検出周期設定Ｅが入力され、検出タイミング生成回路４２０１ａからオーバーフローカウント回路４２０１ｂ及び比較回路４２０２に検出タイミング信号Ｓが出力される。オーバーフローカウント回路４２０１ｂはΔΣ型Ａ／Ｄ変換器１００からオーバーフロー検出信号Ｃが入力され、検出タイミング信号Ｓに基づき発振検出周期設定Ｅの期間内にオーバーフロー検出信号Ｃを検出する回数をカウントし、カウント値Ｉがオーバーフローカウント回路４２０１ｂから比較回路４２０２に出力される。また、比較回路４２０２は、発振検出信号Ｊを生成する発振検出信号生成回路４２０２ａと、発振検出モニタ信号Ｇを生成する発振検出モニタ信号生成回路４２０２ｂを有している。発振検出信号生成回路４２０２ａから発振検出モニタ信号生成回路４２０２ｂに発振検出信号Ｊが入力され、発振検出モニタ信号生成回路４２０２ｂからマイコン１０１に発振検出モニタ信号Ｇが出力される。
【００９８】
なお、ΔΣ型Ａ／Ｄ変換器１００とマイコン１０１は、従来の半導体装置におけるものと同一のものである。
【００９９】
図９は、図８に示した本発明の実施の形態４に係る半導体装置におけるΔΣ型Ａ／Ｄ変換器の発振検出のタイミングチャートである。図９を参照しながら、ΔΣ型Ａ／Ｄ変換器の発振状態を検出する動作を説明する。
【０１００】
マイコン１０１から発振検出回路４１１２内のカウント回路４２０１に発振検出周期設定Ｅが設定され、発振検出回路４１１２内の比較回路４２０２に発振閾値設定Ｆが設定される。カウント回路４２０１において、発振検出回路リセットＨを解除してから（タイミングＴ５０１）、発振検出周期設定Ｅの期間毎にΔΣ型Ａ／Ｄ変換器１００が出力するオーバーフロー検出信号Ｃがオーバーフロー状態を示した回数を数え、その回数であるカウント値Ｉを比較回路４２０２に出力する。カウント値Ｉは検出タイミング信号Ｓに基づき発振検出周期設定Ｅの期間毎にリセットされる（タイミングＴ５０２，Ｔ５０６，Ｔ５０７，Ｔ５０９〜Ｔ５１１，Ｔ５１５）。また、マイコン１０１からカウント回路４２０１へソフトリセット設定Ｄが入力され、ソフトリセット設定Ｄが解除されると、次の発振検出周期を開始する（タイミングＴ５０５、Ｔ５１４）。
【０１０１】
比較回路４２０２内の発振検出信号生成回路４２０２ａでは、検出タイミング信号Ｓに基づき発振検出周期設定Ｅの期間毎（タイミングＴ５０２，Ｔ５０６，Ｔ５０７，Ｔ５０９〜Ｔ５１１，Ｔ５１５）にカウント値Ｉと発振閾値設定Ｆを比較し、カウント値Ｉが発振閾値設定Ｆより大きい場合（タイミングＴ５０２，Ｔ５１０）、次の発振検出周期の間発振検出信号Ｊを“Ｈ”に設定する。比較回路４２０２内の発振検出モニタ信号生成回路４２０２ｂでは、発振検出信号Ｊが“Ｈ”になったら発振検出モニタ信号Ｇを“Ｈ”に設定してマイコン１０１へ出力する。また、マイコン１０１から比較回路４２０２へソフトリセット設定Ｄが入力され、発振検出信号Ｊ及び発振検出モニタ信号Ｇはソフトリセット設定Ｄにより“Ｌ”に戻り、次の発振検出を待つ。
【０１０２】
マイコン１０１は発振検出回路４１１２から出力される発振検出モニタ信号Ｇを定期的にモニタし（タイミングＴ５０３，Ｔ５０８，Ｔ５１２）、発振検出モニタ信号ＧがΔΣ型Ａ／Ｄ変換器１００の発振状態を示した場合（タイミングＴ５０３，Ｔ５１２）ΔΣ型Ａ／Ｄ変換器１００の内部状態をリセットするようにΔΣ型Ａ／Ｄ変換器ソフトリセット設定Ｄを発行する（タイミングＴ５０４，Ｔ５１３）。
【０１０３】
ここで、タイミングＴ５０２からの発振検出の間に、発振検出周期設定Ｅの長さの期間が終了する前に、タイミングＴ５０３でマイコン１０１が発振検出モニタ信号ＧによりΔΣ型Ａ／Ｄ変換器１００の発振状態を示したことを確認したとき、ΔΣ型Ａ／Ｄ変換器ソフトリセット設定Ｄがマイコン１０１から比較回路２０２に入力され、その時点で発振検出信号Ｊ及び発振検出モニタ信号Ｇは“Ｌ”に戻る（タイミングＴ５０４）。また上述のように、タイミングＴ５１０からの発振検出周期の間、発振検出信号Ｊは“Ｈ”に設定され、タイミングＴ５１１で発振検出信号Ｊは“Ｌ”に戻る。タイミングＴ５１１からの発振検出の間、発振検出モニタ信号Ｇはマイコン１０１により検出されるまで“Ｈ”であり、マイコン１０１により検出された後（タイミングＴ５１２）、ΔΣ型Ａ／Ｄ変換器ソフトリセット設定Ｄにより“Ｌ”に設定される（タイミングＴ５１３）。
【０１０４】
なお、本実施の形態４では、図８の半導体装置において、発振検出モニタ信号に基づいてΔΣ型Ａ／Ｄ変換器をリセットするソフトリセット設定をマイコンからΔΣ型Ａ／Ｄ変換器に送信する場合について説明したが、図１に示した半導体装置においても、図８の半導体装置と同様に、さらにマイコンを備え、発振検出モニタ信号に基づいてΔΣ型変調器をリセットするソフトリセット設定をマイコンからΔΣ型変調器に送信するようにしてもよい。
【０１０５】
以上のように実施の形態４に係る半導体装置は、発振検出周期設定Ｅの期間内のオーバーフロー検出信号Ｃを検出する回数をカウントし、カウント値Ｉを出力するカウント回路４２０１と、前記カウント値Ｉと発振閾値設定Ｆを比較して、発振検出周期設定Ｅの期間内のオーバーフロー検出回数が閾値以上の場合にΔΣ型Ａ／Ｄ変換器１００が発振状態であると判断し、ΔΣ型Ａ／Ｄ変換器１００が発振状態であることを示す発振検出モニタ信号Ｇをマイコン１０１に出力する比較回路４２０２とを有する発振検出回路４１１２を備え、前記発振検出モニタ信号Ｇに基づいて前記ΔΣ型Ａ／Ｄ変換器１００をリセットするソフトリセット設定Ｄをマイコン１０１からΔΣ型Ａ／Ｄ変換器１００に送信するようにしたので、実施の形態１の効果と同様に、発振状態が継続されている場合のみΔΣ型Ａ／Ｄ変換器の内部状態をリセットして、発振状態から正常動作が可能な状態に復帰することができる。
【０１０６】
また、この実施の形態４では発振検出条件を自由に変更できるように発振検出条件である発振検出周期設定Ｅ、発振閾値設定Ｆをマイコン１０１から設定するものとして説明したが、該両設定Ｅ、Ｆは予め定数として設定してもよく、該両設定Ｅ、Ｆをマイコン１０１から設定した場合と同様の動作、効果が得られ、マイコンから自由に設定できる場合と比べて回路規模を縮小できる効果も得られる。
【０１０７】
また、この実施の形態４では、発振検出方法として、実施の形態１と同様に一定期間内のオーバーフロー検出回数が閾値以上の場合にΔΣ型Ａ／Ｄ変換器が発振状態であると判断する方法を用いたが、実施の形態４と同様に、連続オーバーフロー検出回数が閾値以上であると検出される場合は、ΔΣ型Ａ／Ｄ変換器が発振状態であると判断する方法を用いてもよく、同様の効果が得られる。
【０１０８】
更に、実施の形態２と同様に、発振検出回路内のカウント回路にΔΣ型Ａ／Ｄ変換器安定待ち設定Ｌを設定して、ΔΣ型Ａ／Ｄ変換器が安定するまで待つことにより、ΔΣ型Ａ／Ｄ変換器が不安定な間にΔΣ型Ａ／Ｄ変換器がリセットされることを防止するという効果も得られる。
【０１０９】
また、実施の形態３と同様にオーバーフロー検出回数が閾値以上になる場合が連続した場合にのみΔΣ型Ａ／Ｄ変換器が発振状態であると判断することにより、ΔΣ型Ａ／Ｄ変換器が不用意にリセットされることを防止するという効果も得られる。
【０１１０】
（実施の形態５）
図１０は、本発明の実施の形態５に係る半導体装置の一例の構成を示すブロック図である。
【０１１１】
この実施の形態５の半導体装置は、入力アナログデータ信号Ａをデジタルデータ信号Ｂに変換するΔΣ型Ａ／Ｄ変換器１００と、ΔΣ型Ａ／Ｄ変換器１００が出力するオーバーフロー検出信号Ｃを検出する回数をカウントすることによりΔΣ型Ａ／Ｄ変換器１００の発振状態を検出してΔΣ型Ａ／Ｄ変換器ハードリセット信号Ｋを生成する発振検出回路１１２と、発振検出回路１１２から出力される発振検出モニタ信号Ｇを確認してΔΣ型Ａ／Ｄ変換器１００へΔΣ型Ａ／Ｄ変換器ソフトリセット設定Ｄを発行するマイコン１０１と、マイコン１０１が発行するΔΣ型Ａ／Ｄ変換器用ハードリセット有効設定Ｎに基づいてΔΣ型Ａ／Ｄ変換器ハードリセット信号ＫとΔΣ型Ａ／Ｄ変換器ソフトリセット設定Ｄを切り替えるリセット選択回路１１３とを有している。発振検出回路１１２は、ΔΣ型Ａ／Ｄ変換器１００が出力するオーバーフロー検出信号Ｃを検出する回数をカウントするカウント回路２０１と、カウント回路２０１が出力する検出タイミング信号Ｓに基づき、カウント回路２０１が出力するカウント値Ｉと発振閾値設定Ｆとを比較する比較回路２０２と、比較回路２０２が出力する発振検出信号ＪからΔΣ型Ａ／Ｄ変換器ハードリセット信号Ｋを生成するリセット生成回路２０３とを有している。
【０１１２】
ここで、ΔΣ型Ａ／Ｄ変換器１００とマイコン１０１は、従来の半導体装置におけるものと同一のものである。また、本実施の形態５の発振検出回路１１２は実施の形態１のものと同一のものとする。なお、本実施の形態５では、発振検出回路は実施の形態１のものと同一のものとしたが、実施の形態２または３と同一のものを用いるようにしてもよい。
【０１１３】
次に動作について説明する。なお、実施の形態１と同様の動作についてはその説明を省略する。
【０１１４】
まず、マイコン１０１からのハードリセット有効設定Ｎによって、あらかじめハードリセット信号Ｋ、またはソフトリセット設定Ｄのいずれを用いるかを決定する。
【０１１５】
リセット選択回路１１３は、マイコン１０１が発行するΔΣ型Ａ／Ｄ変換器用ハードリセット有効設定Ｎに基づいて、実施の形態１ないし３のようにハードリセット信号Ｋを用いて発振検出回路１１２がΔΣ型Ａ／Ｄ変換器１００をリセットするか、または実施の形態４のようにソフトリセット設定Ｄを用いてマイコン１０１がΔΣ型Ａ／Ｄ変換器１００をリセットするかを切り替え、ΔΣ型Ａ／Ｄ変換器１００へΔΣ型Ａ／Ｄ変換器リセット信号Ｏを出力する。
【０１１６】
また、ΔΣ型Ａ／Ｄ変換器リセット信号Ｏはリセット選択回路１１３から比較回路２０２に入力され、発振検出信号ＪはΔΣ型Ａ／Ｄ変換器リセット信号Ｏにより“Ｌ”に戻る。また、ΔΣ型Ａ／Ｄ変換器リセット信号Ｏがリセット選択回路１１３からカウント回路２０１に入力され、ΔΣ型Ａ／Ｄ変換器リセット信号Ｏが解除されると、次の発振検出周期が開始する。
【０１１７】
発振検出回路１１２がΔΣ型Ａ／Ｄ変換器１００をリセットする場合、発振状態を検出すると自動的にΔΣ型Ａ／Ｄ変換器１００の内部状態をリセットするため、マイコン１０１が頻繁にΔΣ型Ａ／Ｄ変換器１００の発振状態を確認しなくても良いという効果があるが、発振検出回路１１２がΔΣ型Ａ／Ｄ変換器１００をリセットしたことが外部から確認できる構造になっていない場合は、頻繁にΔΣ型Ａ／Ｄ変換器１００が発振状態を起こしていて、本来は発振検出条件やΔΣ型Ａ／Ｄ変換器１００の前段の入力などを考慮する必要があっても、ΔΣ型Ａ／Ｄ変換器１００をリセットし続けることで動作を続けてしまう場合があるという問題がある。一方マイコン１０１がΔΣ型Ａ／Ｄ変換器１００をリセットする場合は、必ずマイコン１０１において発振検出モニタ信号Ｇを確認しているため、上記のような問題は起こらないが、頻繁にマイコン１０１が発振検出モニタ信号Ｇを確認する必要があるため、マイコン１０１の処理に負担がかかる。このように、発振検出回路１１２がΔΣ型Ａ／Ｄ変換器１００をリセットする場合と、マイコン１０１がΔΣ型Ａ／Ｄ変換器１００をリセットする場合とで、両者で異なる効果があることを考慮して、半導体装置の使用条件により、ΔΣ型Ａ／Ｄ変換器ハードリセット信号ＫとΔΣ型Ａ／Ｄ変換器ソフトリセット設定Ｄを切り替える。
【０１１８】
なお、本実施の形態５では、図１０の半導体装置において、リセット選択回路により、ΔΣ型Ａ／Ｄ変換器ハードリセット信号ＫとΔΣ型Ａ／Ｄ変換器ソフトリセット設定Ｄを切り替えることができる場合について説明したが、図１の半導体装置においても、さらにマイコンとリセット選択回路を備え、図１０の半導体装置と同様に、リセット選択回路により、ΔΣ型Ａ／Ｄ変換器ハードリセット信号ＫとΔΣ型Ａ／Ｄ変換器ソフトリセット設定Ｄを切り替えることができるようにしてもよい。
【０１１９】
以上説明したように、実施の形態５に係る半導体装置は、リセット選択回路１１３により、ΔΣ型Ａ／Ｄ変換器ハードリセット信号ＫとΔΣ型Ａ／Ｄ変換器ソフトリセット設定Ｄを切り替えることができるようにすることで、発振検出回路１１２がΔΣ型Ａ／Ｄ変換器１００をリセットする場合と、マイコン１０１がΔΣ型Ａ／Ｄ変換器１００をリセットする場合を半導体装置の使用条件により選択して、ΔΣ型Ａ／Ｄ変換器１００の内部状態をリセットすることにより、適切にΔΣ型Ａ／Ｄ変換器１００の発振状態を復帰させることができるという効果がある。
【０１２０】
また、本実施の形態５によれば、発振検出回路１１２内のリセット生成回路２０３またはマイコンからのΔΣ型Ａ／Ｄ変換器ソフトリセットコマンドのどちらかが正常に動作しない場合に正常に動作するリセットを選択できるというフェイルセーフの効果もある。
【０１２１】
なお、この実施の形態５では、ΔΣ型Ａ／Ｄ変換器１００の発振状態を検出する発振検出回路として、実施の形態１と同一の発振検出回路１１２を用いる場合について説明したが、実施の形態２と同様にΔΣ型Ａ／Ｄ変換器が安定するまで待った後にオーバーフロー検出回数が閾値以上である場合に発振状態であると判断する発振検出回路１１１２を用いる場合、または実施の形態３と同様に発振検出連続回数が発振検出連続設定回数以上である場合に発振状態であると判断する発振検出回路２１１２を用いる場合でも同様の効果が得られる。
【０１２２】
（実施の形態６）
図１１は、本発明の実施の形態６に係る半導体システムの構成を示すブロック図である。図１１中の１〜１４は、図１中の１〜１４と同じであるので説明を省略する。実施の形態６に係る半導体システムは、図１に示した実施の形態１に係る半導体装置に、信号処理回路１６をさらに備えたものである。
【０１２３】
図１１において、１６は、ΔΣ型変調器１３が出力するデータ信号を信号処理する信号処理回路である。発振判定回路７によりΔΣ型変調器１３が発振状態であると判定されると、前記信号処理回路１６でフェードアウト処理を行うことでΔΣ型変調器１３がリセットされることによるデータの不連続が後段の信号処理に与える影響を小さくする。また、発振が収まった後、信号処理回路１６はフェードイン処理を行うことで、ΔΣ型変調器１３がリセットされることによるデータの不連続が後段の信号処理に与える影響を小さくする。
【０１２４】
なお、発振判定回路７によりΔΣ型変調器１３が発振と判定されたとき、前記信号処理回路１６で、外部へのデータの出力をオフにする処理を行うようにしてもよく、ΔΣ型変調器１３がリセットされることによるデータの不連続が後段の信号処理に与える影響を小さくする。
【０１２５】
以下、構成及び動作を詳細に説明する。
【０１２６】
ここで、本実施の形態６の半導体システムの一例として、図１の、オーバーフロー頻度算出回路５としてカウント回路、発振判定回路７として比較回路、発振停止回路８としてリセット生成回路、ΔΣ型変調器１３としてΔΣ型Ａ／Ｄ変換器を用いる場合について説明する。
【０１２７】
図１２は、本発明の実施の形態６に係る半導体システムの一例の構成を示すブロック図である。
【０１２８】
この実施の形態６の半導体システムは、入力アナログデータ信号Ａをデジタルデータ信号Ｂに変換するΔΣ型Ａ／Ｄ変換器１００と、ΔΣ型Ａ／Ｄ変換器１００が出力するオーバーフロー検出信号Ｃを検出する回数をカウントすることによりΔΣ型Ａ／Ｄ変換器１００の発振状態を検出する発振検出回路１１２と、発振検出回路１１２から出力される発振検出モニタ信号Ｇを確認するマイコン１０１とよりなる半導体装置と、ΔΣ型Ａ／Ｄ変換器１００が出力するデジタルデータ信号Ｂを信号処理する信号処理回路１１４とからなる。
【０１２９】
この実施の形態６のΔΣ型Ａ／Ｄ変換器１００とマイコン１０１は、従来の半導体装置におけるものと同一のものである。また、本実施の形態６の発振検出回路１１２は、実施の形態１のものと同一のものとする。実施の形態１と異なるのは、発振検出回路１１２が出力するΔΣ型Ａ／Ｄ変換器ハードリセット信号ＫをΔΣ型Ａ／Ｄ変換器１００の他に信号処理回路１１４にも入力していることである。なお、本実施の形態６は、発振検出回路は実施の形態１のものと同一のものとしたが、実施の形態２ないし５と同一のものを用いるようにしてもよい。
【０１３０】
次に動作について説明する。なお、実施の形態１と同様の動作についてはその説明を省略する。
【０１３１】
図１３は、図１２に示した本発明の実施の形態６に係る半導体システムにおけるΔΣ型Ａ／Ｄ変換器の発振状態と信号処理のタイミングチャートである。
【０１３２】
本発明の実施の形態６に係る半導体システムは、実施の形態１に示されるように、発振検出回路１１２により、発振検出周期設定Ｅの期間内のオーバーフロー検出回数が発振閾値設定Ｆ以上の場合に、ΔΣ型Ａ／Ｄ変換器１００が発振状態であると判断して、ΔΣ型Ａ／Ｄ変換器１００の発振状態を検出し、ΔΣ型Ａ／Ｄ変換器ハードリセット信号ＫをΔΣ型Ａ／Ｄ変換器１００と信号処理回路１１４に入力する。
【０１３３】
ΔΣ型Ａ／Ｄ変換器ハードリセット信号Ｋにより、ΔΣ型Ａ／Ｄ変換器１００がリセットされたとき、図１３に示すように、ΔΣ型Ａ／Ｄ変換器１００から出力されるデジタルデータ信号Ｂにデータの不連続が発生する。ここで、ΔΣ型Ａ／Ｄ変換器１００から信号処理回路１１４にデジタルデータ信号Ｂが入力され、デジタルデータ信号Ｂが処理されるときに、通常、信号処理回路１１４内で信号処理遅延が生じる。
【０１３４】
信号処理回路１１４がフェードアウト処理をしない場合、ΔΣ型Ａ／Ｄ変換器１００が発振状態になると（タイミングＴ７０１）、信号処理回路１１４での信号処理遅延分だけ遅れたタイミングＴ７０２において、信号処理回路１１４の出力ＱにΔΣ型Ａ／Ｄ変換器がリセットされることによるデータの不連続が発生する。このデータの不連続を防ぐため、信号処理回路１１４においてΔΣ型Ａ／Ｄ変換器ハードリセット信号Ｋを確認して、ΔΣ型Ａ／Ｄ変換器１００がリセットされることを確認したら（タイミングＴ７０１）、信号処理回路１１４はフェードアウト処理を行い、データの不連続が発生するタイミングＴ７０２までに徐々にデータをミュートする。
【０１３５】
このとき、図１３のタイミングＴ７０１からＴ７０２の間の信号処理遅延の期間を利用して、信号処理回路１１４においてデジタルデータ信号Ｂのデータをフェードアウト処理して出力Ｑ'を行うことにより、ΔΣ型Ａ／Ｄ変換器１００のリセットによるデータの不連続の外部への影響を小さくし、データの不連続による違和感を小さくすることができる。
【０１３６】
以上のように実施の形態６に係る半導体システムは、半導体装置内の発振検出回路１１２から入力されるΔΣ型Ａ／Ｄ変換器ハードリセット信号Ｋを確認して、ΔΣ型Ａ／Ｄ変換器１００がリセットされることを確認したらデータのフェードアウト処理を行う信号処理回路１１４を備えるようにしたので、実施の形態１と同様に、発振状態が継続されている場合のみΔΣ型Ａ／Ｄ変換器の内部状態をリセットするようにし、発振状態から適切に正常動作が可能な状態に復帰することができ、また、マイコンが頻繁にΔΣ型Ａ／Ｄ変換器の発振状態を確認してΔΣ型Ａ／Ｄ変換器の内部状態をリセットしなくても良く、マイコンの負担を軽減できるという効果がある。
【０１３７】
また、本実施の形態６によれば、半導体装置内の発振検出回路から信号処理回路にハードリセット信号が入力されるようにしたので、ΔΣ型Ａ／Ｄ変換器がリセットされることにより生じるデータの不連続を想定し、ΔΣ型Ａ／Ｄ変換器１００の後段の信号処理回路において、外部に不連続なデータを出力する前にフェードアウト処理を行うことで、外部への影響を小さくできる、という効果がある。
【０１３８】
なお、この実施の形態６では、実施の形態１のように一定期間内のオーバーフロー検出回数が閾値以上である場合に発振状態であると判断する発振検出方法を用いる場合について記載したが、実施の形態２のようにΔΣ型Ａ／Ｄ変換器が安定するまで待った後のオーバーフロー検出回数が閾値以上である場合に発振状態であると判断する発振検出方法、実施の形態３のように発振検出連続回数が発振検出連続設定回数以上である場合に発振状態であると判断する発振検出方法を用いる場合も、ΔΣ型Ａ／Ｄ変換器がリセットされることにより生じるデータの不連続を想定し、ΔΣ型Ａ／Ｄ変換器の後段の信号処理回路において、外部に不連続なデータを出力する前にフェードアウト処理を行うことで、外部への影響を小さくできる、という効果がある。
【０１３９】
また、実施の形態４のように、ΔΣ型Ａ／Ｄ変換器の発振状態を検出し、マイコンからのΔΣ型Ａ／Ｄ変換器ソフトリセット設定により、ΔΣ型Ａ／Ｄ変換器をリセットする発振検出方法、及び実施の形態５のように、ΔΣ型Ａ／Ｄ変換器の発振状態を検出し、発振検出回路からのハードリセット信号と、マイコンからのΔΣ型Ａ／Ｄ変換器ソフトリセット設定を切り替えて出力されるΔΣ型Ａ／Ｄ変換器リセット信号により、ΔΣ型Ａ／Ｄ変換器をリセットする発振検出方法を用いる場合も、ΔΣ型Ａ／Ｄ変換器がリセットされることにより生じるデータの不連続を想定し、ΔΣ型Ａ／Ｄ変換器の後段の信号処理回路において、外部に不連続なデータを出力する前にフェードアウト処理を行うことで、外部への影響を小さくできる、という効果がある。
【０１４０】
また、本実施の形態６によれば、発振が収まった後、信号処理回路１６によりΔΣ型変調器の出力信号に対しフェードイン処理を行うことによって、ΔΣ型変調器１３がリセットされることによるデータの不連続が後段の信号処理に与える影響を小さくするという効果がある。
【０１４１】
（実施の形態７）
図１４は、本発明の実施の形態７に係る半導体システムの構成を示すブロック図である。図１４中の１〜１４は、図１中の１〜１４と同じであるので説明を省略する。実施の形態７に係る半導体システムは、図１に示した実施の形態１に係る半導体装置に、入力振幅制限回路１７をさらに備えたものである。
【０１４２】
図１４において、１７は、ΔΣ型変調器１３が発振しないように入力振幅を調整して入力データ信号をΔΣ型変調器１３へ出力する入力振幅制限回路である。発振判定回路７によりΔΣ型変調器１３が発振状態であると判定されると、前記入力振幅制限回路１７は入力振幅を小さくしてデータを出力する。ΔΣ型変調器１３が発振したということは、入力信号が大きく発振しやすい状態になっている場合があるので、入力振幅を小さくすることにより、発振が収まった後、ΔΣ型変調器１３が再びすぐ発振することを防ぐ。
【０１４３】
以下、構成及び動作を詳細に説明する。
【０１４４】
ここで、本実施の形態７の半導体システムの一例として、図１の、オーバーフロー頻度算出回路５としてカウント回路、発振判定回路７として比較回路、発振停止回路８としてリセット生成回路、ΔΣ型変換器１３としてΔΣ型Ａ／Ｄ変換器を用いる場合について説明する。
【０１４５】
図１５は、本発明の実施の形態７に係る半導体システムの一例の構成を示すブロック図である。
【０１４６】
この実施の形態７の半導体システムは、入力アナログデータ信号Ａをデジタルデータ信号Ｂに変換するΔΣ型Ａ／Ｄ変換器１００と、ΔΣ型Ａ／Ｄ変換器１００が出力するオーバーフロー検出信号Ｃを検出する回数をカウントすることによりΔΣ型Ａ／Ｄ変換器１００の発振状態を検出する発振検出回路１１２と、発振検出回路１１２から出力される発振検出モニタ信号Ｇを確認して入力振幅制限回路１１５にΔΣ型Ａ／Ｄ変換器発振確認コマンドＰを発行するマイコン１０１とよりなる半導体装置と、ΔΣ型Ａ／Ｄ変換器１００が発振しないように入力振幅を調整して入力アナログデータ信号ＡをΔΣ型Ａ／Ｄ変換器１００へ出力する入力振幅制限回路１１５とからなる。
【０１４７】
この実施の形態７のΔΣ型Ａ／Ｄ変換器１００とマイコン１０１は、従来の半導体装置におけるものと同一のものである。また、発振検出回路１１２は、実施の形態１のものと同一のものである。実施の形態１と異なるのは、マイコン１０１から入力振幅制限回路１１５にΣ型Ａ／Ｄ変換器の発振確認コマンドＰを送信し、入力振幅制限回路１１５により入力振幅を調整して入力アナログデータＡをΔΣ型Ａ／Ｄ変換器１００に入力していることである。なお、本実施の形態７では、発振検出回路は実施の形態１のものと同一のものとしたが、実施の形態２ないし５と同一のものを用いるようにしてもよい。
【０１４８】
次に動作について説明する。なお、実施の形態１と同様の動作についてはその説明を省略する。
【０１４９】
本発明の実施の形態７に係る半導体装置は、実施の形態１に示されるように、発振検出回路１１２により、発振検出周期設定Ｅの期間内のオーバーフロー検出回数が発振閾値設定Ｆ以上の場合に、ΔΣ型Ａ／Ｄ変換器１００が発振状態であると判断して、ΔΣ型Ａ／Ｄ変換器１００の発振状態を検出する。マイコン１０１は、発振検出回路１１２内の比較回路２０２からの発振検出モニタ信号Ｇを確認してΔΣ型Ａ／Ｄ変換器１００が発振状態である場合は、入力振幅制限回路１１５にΔΣ型Ａ／Ｄ変換器の発振確認コマンドＰを送信して、ΔΣ型Ａ／Ｄ変換器１００の発振状態を知らせる。入力振幅制限回路１１５は、ΔΣ型Ａ／Ｄ変換器１００が発振している場合は、入力アナログデータＡがΔΣ型Ａ／Ｄ発振器１００の許容範囲を超えていると判断し、ゲインを小さくして入力アナログデータＡをΔΣ型Ａ／Ｄ変換器１００に出力することで、ΔΣ型Ａ／Ｄ変換器１００の許容範囲内にして、ΔΣ型Ａ／Ｄ変換器１００が発振しにくくする。
【０１５０】
以上のように実施の形態７に係る半導体システムは、半導体装置内のマイコン１０１が発振検出モニタ信号Ｇを確認して、ΔΣ型Ａ／Ｄ変換器１００が発振状態であることを示した場合に、マイコン１０１から入力振幅制限回路１１５にΔΣ型Ａ／Ｄ変換器の発振確認コマンドＰを送信し、前記入力振幅制限回路１１５は、前記ΔΣ型Ａ／Ｄ変換器１００が発振状態である場合はデータの入力振幅を小さくしてデータを出力するようにしたので、実施の形態１と同様に、発振状態が継続されている場合のみΔΣ型Ａ／Ｄ変換器の内部状態をリセットするようにし、発振状態から適切に正常動作が可能な状態に復帰することができ、また、マイコンが頻繁にΔΣ型Ａ／Ｄ変換器の発振状態を確認してΔΣ型Ａ／Ｄ変換器の内部状態をリセットしなくても良く、マイコンの負担を軽減できるという効果がある。
【０１５１】
また、本実施の形態７によれば、ΔΣ型Ａ／Ｄ変換器の発振が検出された場合にΔΣ型Ａ／Ｄ変換器の入力ゲインを小さくすることでΔΣ型Ａ／Ｄ変換器が発振しにくいシステムを実現できる。
【０１５２】
なお、この実施の形態７では、実施の形態１のように一定期間内のオーバーフロー検出回数が閾値以上である場合に発振状態であると判断する発振検出方法を用いる場合について記載したが、実施の形態２のようにΔΣ型Ａ／Ｄ変換器が安定するまで待った後のオーバーフロー検出回数が閾値以上である場合に発振状態であると判断する発振検出方法、実施の形態３のように発振検出連続回数が発振検出連続設定回数以上である場合に発振状態であると判断する発振検出方法を用いてΔΣ型Ａ／Ｄ変換器の発振が検出された場合にも、入力振幅制限回路によりΔΣ型Ａ／Ｄ変換器の入力ゲインを小さくすることでΔΣ型Ａ／Ｄ変換器が発振しにくいシステムを実現できる。
【０１５３】
また、実施の形態４のように、ΔΣ型Ａ／Ｄ変換器の発振状態を検出し、マイコンからのΔΣ型Ａ／Ｄ変換器ソフトリセット設定により、ΔΣ型Ａ／Ｄ変換器をリセットする発振検出方法、及び実施の形態５のように、ΔΣ型Ａ／Ｄ変換器の発振状態を検出し、発振検出回路からのハードリセット信号と、マイコンからのΔΣ型Ａ／Ｄ変換器ソフトリセット設定を切り替えて出力されるΔΣ型Ａ／Ｄ変換器リセット信号により、ΔΣ型Ａ／Ｄ変換器をリセットする発振検出方法を用いてΔΣ型Ａ／Ｄ変換器の発振が検出された場合に入力振幅制限回路によりΔΣ型Ａ／Ｄ変換器の入力ゲインを小さくすることでΔΣ型Ａ／Ｄ変換器が発振しにくいシステムを実現できる。
【０１５４】
（実施の形態８）
図１６は、本発明の実施の形態８に係る半導体システムの構成を示すブロック図である。ここで、図１６中の１〜６,９〜１４は図１中の１〜６,９〜１４と同じ、図１６中の１７は図１４中の１７と同じであるので説明を省略する。実施の形態８に係る半導体システムは、図１に示した実施の形態１に係る半導体装置に、入力振幅制限回路１７をさらに備え、また、図１の発振判定回路７及び発振停止回路８の代わりに発振間際判定回路１８を備えたものである。
【０１５５】
図１６において、１８は、オーバーフロー頻度値と基準値を比較し、ΔΣ型変調器１３が発振間際の状態であるかを判定する発振間際判定回路である。
【０１５６】
ここで、オーバーフロー検出回路５において、入力信号と基準値を比較する際に、オーバーフロー検出回路５内の基準値を、通常の発振検出時の基準値と比較して、発振が検出されない時の基準値の範囲内になるよう変更する。これにより、オーバーフロー検出回路５は、ΔΣ型変調器１３が発振する前であっても、発振しそうになるとオーバーフロー検出信号をオーバーフロー頻度算出回路６に出力し、発振間際判定回路１８によりオーバーフロー頻度値と基準値を比較し、発振間際と判断される。発振間際判定回路１８により発振間際と判断されると、発振間際判定信号が発振間際判定回路１８から入力振幅制限回路１７に出力され、入力振幅制限回路１７によりアナログ入力信号の入力振幅を小さくし、ΔΣ型変調器１３の発振を回避することが出来る。
【０１５７】
発振間際を検出するには、上記のようにオーバーフロー検出回路５において、アナログ入力信号と比較する基準値を変更しても良いが、オーバーフロー検出回路５内の基準値を変更せずに、発振間際判定回路１８において発振を判定する基準値を下げて発振間際を検出することも出来る。ΔΣ型変調器１３が発振し始めた時は、オーバーフロー頻度算出回路６からのオーバーフロー頻度値の出力が少なく、徐々にオーバーフロー頻度値の出力が多くなるが、例えば、発振間際判定回路１８の基準値を５０回から３０回に変更することにより、ΔΣ型変換器１３が発振する前であっても発振しそうになると、発振間際判定回路１８により、発振間際であると判定することができる。
【０１５８】
なお、例えば、さらにマイコンを備え、マイコンからの指示により、発振間際判定回路１８の基準値、及びオーバーフロー検出回路５の基準値を変更するようにしてもよい。
【０１５９】
以上のように実施の形態８に係る半導体システムは、オーバーフロー頻度値に基づき、ΔΣ型変調器１３が発振間際の状態であるかを判定する発振間際判定回路１８を備え、前記オーバーフロー検出回路５の所定の値を、発振が検出されないときの基準値の範囲内の値に変更し、前記オーバーフロー検出回路５によりΔΣ型変調器１３の積分器の出力と前記変更した所定の値とを比較し出力されたオーバーフロー検出信号に基づき、前記オーバーフロー頻度算出回路６によりオーバーフロー頻度値を算出し、前記発振間際判定回路１８によりΔΣ型変調器１３の発振間際の状態を検出するようにしたので、ΔΣ型変調器が発振した後に入力制限した場合はリセットは必要であるのに対し、ΔΣ型変調器が発振間際の状態であることを判定したときにΔΣ型変調器の入力制限して発振を回避することによりリセットする必要がないという効果がある。また、ΔΣ型変調器が発振間際の状態であることを検出し、ΔΣ型変調器の発振を回避することで、発振状態の不快感、例えば、ラジオの場合の雑音を回避することができる。
【０１６０】
（実施の形態９）
図１７は、本発明の実施の形態９に係る半導体システムの構成を示すブロック図である。ここで、図１７中の１〜６、９〜１４は図１中の１〜６、９〜１４と同じ、図１７中の１６は図１１中の１６と同じ、図１７中の１８は図１６中の１８と同じであるので説明を省略する。実施の形態９に係る半導体システムは、図１に示した実施の形態１に係る半導体装置に、信号処理回路１６をさらに備え、また、図１の発振判定回路７及び発振停止回路８の代わりに発振間際判定回路１８を備えたものである。
【０１６１】
図１７において、発振間際判定回路１８により発振間際であることが判定されると、発振間際判定信号が、信号処理回路１６に出力される。
【０１６２】
オーバーフロー検出回路５において、アナログ入力信号と基準値を比較する際に、オーバーフロー検出回路５内の基準値を、通常の発振検出時の基準値と比較して、発振が検出されない時の基準値の範囲内になるよう変更する。これにより、オーバーフロー検出回路５は、ΔΣ型変調器１３が発振する前であっても、発振しそうになるとオーバーフロー検出信号をオーバーフロー頻度算出回路６に出力し、発振間際判定回路１８によりオーバーフロー頻度値と基準値を比較し、発振間際と判定される。発振間際判定回路１８により発振間際と判断されると、発振間際判定信号が発振間際判定回路１８から信号処理回路１６に出力され、信号処理回路１６によりΔΣ型変調器１３の出力信号に対しフェードアウト処理を行うことで、ΔΣ型変調器１３が発振することによるデータの不連続が後段の信号処理に与える影響を小さくする。
【０１６３】
発振間際を検出するには、上記のようにオーバーフロー検出回路５において、入力信号と比較する基準値を変更しても良いが、オーバーフロー検出回路５内の基準値を変更せずに、発振間際判定回路１８において発振を判定する基準値を下げて発振間際を検出することも出来る。
【０１６４】
なお、図１７の半導体システムにおいて、発振停止回路８をさらに備え、発振間際判定回路１８からの発振間際判定信号が発振停止回路８に出力されたとき、ΔΣ型変調器１３の発振間際の状態を抑えるようにしてもよい。
【０１６５】
また、例えば、図１７の半導体システムにさらにマイコンを備え、マイコンからの指示により、発振間際判定回路１８の基準値、及びオーバーフロー検出回路５の基準値を変更するようにしてもよい。
【０１６６】
以上のように実施の形態９に係る半導体システムは、オーバーフロー頻度値に基づき、ΔΣ型変調器１３が発振間際の状態であるかを判定する発振間際判定手段を備え、前記オーバーフロー検出回路５の所定の値を、発振が検出されないときの基準値の範囲内の値に変更し、前記オーバーフロー検出回路５によりΔΣ型変調器１３の積分器の出力と前記変更した所定の値とを比較し出力されたオーバーフロー検出信号に基づき、前記オーバーフロー頻度算出回路６によりオーバーフロー頻度値を算出し、前記発振間際判定回路１８によりΔΣ型変調器１３の発振間際の状態を検出し、発振間際の状態であると判定された場合、信号処理回路１６によりΔΣ型変調器１３の出力をフェードアウト処理するようにしたので、実施の形態６の効果と同様に、後段の信号処理に対する発振の影響を小さくすることができるという効果がある。また、この実施の形態９ではΔΣ型変調器１３の発振間際の状態を検出しているため、発振を検出してからフェードアウト処理する場合と比較して、信号処理回路１６内の信号処理遅延が小さい場合でも後段の信号処理に対する発振の影響を小さくすることができるという効果がある。
【０１６７】
（実施の形態１０）
図１８は、本発明の実施の形態１０に係る半導体装置の構成を示すブロック図である。ここで、図１８中の１〜４,６〜１４は図１中の１〜４,６〜１４と同じであるので説明を省略する。実施の形態１０に係る半導体装置は、図１に示した実施の形態１に係る半導体装置の量子化回路９の出力が、オーバーフロー検出回路５に入力するようにしたものである。
【０１６８】
図１８において、オーバーフロー検出回路５は、量子化回路９がマルチビットの際、量子化回路９の出力を所定の値と比較することにより、量子化回路９の出力が所定の値を超えた場合オーバーフロー検出信号としてオーバーフロー状態を示した状態を出力する。例えば、量子化回路９が３ビットの比較器から構成される場合、量子化回路９のデジタル出力は０〜７であり、オーバーフロー検出回路５は、オーバーフロー検出回路５内の基準値を６としたときに、量子化回路９のデジタル出力が６以上のときをオーバーフローとして検出することができる。
【０１６９】
実施の形態１の図１に示した半導体装置では、オーバーフロー検出回路５は、ΔΣ型変調器１３の積分器２〜４の出力のアナログ信号の電圧を基準値と比較することにより、オーバーフロー検出を行っていたが、実施の形態１０の図１８に示した半導体装置では、量子化回路９の出力のデジタル信号を基準値と比較しており、実施の形態１０では、量子化回路９の出力でオーバーフロー状態を判断することにより、オーバーフロー検出回路５の構成を簡単にすることが出来る。
【０１７０】
以上のように実施の形態１０に係る半導体装置は、オーバーフロー検出回路５が、ΔΣ型変調器１３の出力信号がマルチビットの際、前記ΔΣ型変調器１３の量子化回路９の出力信号を所定の値と比較し、オーバーフロー検出信号を出力するようにしたので、オーバーフロー検出回路５の面積や消費電力を削減することができ、また、オーバーフロー検出回路５の設計の際の手間を省くことができるという効果がある。
【産業上の利用可能性】
【０１７１】
本発明に係る半導体装置及び半導体システムは、ラジオ受信をデジタル処理する無線受信装置などに適用できるものである。
【図面の簡単な説明】
【０１７２】
【図１】図１は、本発明の実施の形態１に係る半導体装置のブロック図である。
【図２】図２は、本発明の実施の形態１に係る半導体装置の一例のブロック図である。
【図３】図３は、図２に示した本発明の実施の形態１に係る半導体装置のタイミングチャートである。
【図４】図４は、本発明の実施の形態２に係る半導体装置の一例のブロック図である。
【図５】図５は、図４に示した本発明の実施の形態２に係る半導体装置のタイミングチャートである。
【図６】図６は、本発明の実施の形態３に係る半導体装置の一例のブロック図である。
【図７】図７は、図６に示した本発明の実施の形態３に係る半導体装置のタイミングチャートである。
【図８】図８は、本発明の実施の形態４に係る半導体装置の一例のブロック図である。
【図９】図９は、図８に示した本発明の実施の形態４に係る半導体装置のタイミングチャートである。
【図１０】図１０は、本発明の実施の形態５に係る半導体装置の一例のブロック図である。
【図１１】図１１は、本発明の実施の形態５に係る半導体装置のブロック図である。
【図１２】図１２は、本発明の実施の形態６に係る半導体システムの一例のブロック図である。
【図１３】図１３は、図１２に示した本発明の実施の形態６に係る半導体システムのタイミングチャートである。
【図１４】図１４は、本発明の実施の形態７に係る半導体システムのブロック図である。
【図１５】図１５は、本発明の実施の形態７に係る半導体システムの一例のブロック図である。
【図１６】図１６は、本発明の実施の形態８に係る半導体システムのブロック図である。
【図１７】図１７は、本発明の実施の形態９に係る半導体システムのブロック図である。
【図１８】図１８は、本発明の実施の形態１０に係る半導体装置のブロック図である。
【図１９】図１９は、従来の半導体装置のブロック図である。
【符号の説明】
【０１７３】
１  入力端子
２，３，４  積分器
５  オーバーフロー検出回路
６  オーバーフロー頻度検出回路
７  発振判定回路
８  発振停止回路
９  量子化回路
１０，１１，１２  演算器
１３  ΔΣ型変調器
１４  出力端子
１６  信号処理回路
１７  入力振幅制限回路
１８  発振間際判定回路
１００  ΔΣ型Ａ／Ｄ変換器
１０１  マイコン
１１２，１１１２，２１１２，３１１２，４１１２  発振検出回路
１１３  リセット選択回路
１１４  信号処理回路
１１５  入力振幅制限回路
２０１，１２０１，３２０１，４２０１  カウント回路
２０２，２２０２，３２０２，４２０２  比較回路
２０３  リセット生成回路
２０１ａ，１２０１ａ，４２０１ａ  検出タイミング生成回路
２０１ｂ，１２０１ｂ，４２０１ｂ  オーバーフローカウント回路
４２０２ａ  発振検出信号生成回路
４２０２ｂ  発振検出モニタ信号生成回路
Ａ  入力アナログデータ信号
Ｂ  デジタルデータ信号
Ｃ  オーバーフロー検出信号
Ｄ  ΔΣ型Ａ／Ｄ変換器ソフトリセット設定
Ｅ  発振検出周期設定
Ｆ  発振閾値設定
Ｇ  発振検出モニタ信号
Ｈ  発振検出回路リセット信号
Ｉ  オーバーフローカウンタ
Ｊ  発振検出信号
Ｋ  ΔΣ型Ａ／Ｄ変換器ハードリセット信号
Ｌ  ΔΣ型Ａ／Ｄ変換器安定待ち設定
Ｍ  発振検出連続回数設定
Ｎ  ΔΣ型Ａ／Ｄ変換器ハードリセット有効設定
Ｏ  ΔΣ型Ａ／Ｄ変換器リセット信号
Ｐ  ΔΣ型Ａ／Ｄ変換器発振確認コマンド
Ｑ  信号処理部出力
Ｒ  発振検出連続回数
Ｓ  検出タイミング信号
Ｔ  発振検出モニタ信号用クリア信号
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
2008044725.tif 000022
【図２】
2008044725.tif 000023
【図３】
2008044725.tif 000024
【図４】
2008044725.tif 000025
【図５】
2008044725.tif 000026
【図６】
2008044725.tif 000027
【図７】
2008044725.tif 000028
【図８】
2008044725.tif 000029
【図９】
2008044725.tif 000030
【図１０】
2008044725.tif 000031
【図１１】
2008044725.tif 000032
【図１２】
2008044725.tif 000033
【図１３】
2008044725.tif 000034
【図１４】
2008044725.tif 000035
【図１５】
2008044725.tif 000036
【図１６】
2008044725.tif 000037
【図１７】
2008044725.tif 000038
【図１８】
2008044725.tif 000039
【図１９】
2008044725.tif 000040
【国際調査報告】
2008044725.tif 000041
2008044725.tif 000042
2008044725.tif 000043
2008044725.tif 000044