(57)【特許請求の範囲】
【請求項１】
第１のメモリセルは、
第１のトランジスタと、
第２のトランジスタと、
第１の容量素子と、を有し、
第２のメモリセルは、
第３のトランジスタと、
第４のトランジスタと、
第２の容量素子と、を有し、
前記第１のトランジスタは、
第１のチャネル形成領域を有する半導体層と、
前記第１のチャネル形成領域と重なる領域を有する、第１のゲートと、
前記半導体層と、前記第１のゲートとの間の、第１のゲート絶縁膜と、
前記半導体層と電気的に接続された、第１のソースと、
前記半導体層と電気的に接続された、第１のドレインと、を有し、
前記第２のトランジスタは、
第２のチャネル形成領域を有する酸化物半導体層と、
前記第２のチャネル形成領域と重なる領域を有する、第２のゲートと、
前記酸化物半導体層と、前記第２のゲートとの間の、第２のゲート絶縁膜と、
前記酸化物半導体層と電気的に接続された、第２のソースと、
前記酸化物半導体層と電気的に接続された、第２のドレインと、を有し、
前記第３のトランジスタは、
第３のチャネル形成領域を有する半導体層と、
前記第３のチャネル形成領域と重なる領域を有する、第３のゲートと、
前記半導体層と、前記第３のゲートとの間の、第３のゲート絶縁膜と、
前記半導体層と電気的に接続された、第３のソースと、
前記半導体層と電気的に接続された、第３のドレインと、を有し、
前記第４のトランジスタは、
第４のチャネル形成領域を有する酸化物半導体層と、
前記第４のチャネル形成領域と重なる領域を有する、第４のゲートと、
前記酸化物半導体層と、前記第４のゲートとの間の、第４のゲート絶縁膜と、
前記酸化物半導体層と電気的に接続された、第４のソースと、
前記酸化物半導体層と電気的に接続された、第４のドレインと、を有し、
前記第１のソース又は前記第１のドレインの一方は、第１の配線と電気的に接続することができ、
前記第１のソース又は前記第１のドレインの他方は、前記第３のソース又は前記第３のドレインの一方と電気的に接続することができ、
前記第１のゲートは、前記第２のソース又は前記第２のドレインの一方と電気的に接続することができ、
前記第２のソース又は前記第２のドレインの他方は、前記第１の配線と電気的に接続することができ、
前記第２のゲートは、第３の配線と電気的に接続することができ、
前記第１のゲートは、前記第１の容量素子の一方の電極と電気的に接続することができ、
前記第１の容量素子の他方の電極は、第４の配線と電気的に接続することができ、
前記第３のソース又は前記第３のドレインの他方は、第２の配線と電気的に接続することができ、
前記第３のゲートは、前記第４のソース又は前記第４のドレインの一方と電気的に接続することができ、
前記第４のソース又は前記第４のドレインの他方は、前記第２のソース又は前記第２のドレインの一方と電気的に接続することができ、
前記第４のゲートは、第５の配線と電気的に接続することができ、
前記第３のゲートは、前記第２の容量素子の一方の電極と電気的に接続することができ、
前記第２の容量素子の他方の電極は、第６の配線と電気的に接続することができることを特徴とする半導体装置。
【請求項２】
第１のメモリセルは、
第１のトランジスタと、
第２のトランジスタと、を有し、
第２のメモリセルは、
第３のトランジスタと、
第４のトランジスタと、を有し、
前記第１のトランジスタは、
第１のチャネル形成領域を有する半導体層と、
前記第１のチャネル形成領域と重なる領域を有する、第１のゲートと、
前記半導体層と、前記第１のゲートとの間の、第１のゲート絶縁膜と、
前記半導体層と電気的に接続された、第１のソースと、
前記半導体層と電気的に接続された、第１のドレインと、を有し、
前記第２のトランジスタは、
第２のチャネル形成領域を有する酸化物半導体層と、
前記第２のチャネル形成領域と重なる領域を有する、第２のゲートと、
前記酸化物半導体層と、前記第２のゲートとの間の、第２のゲート絶縁膜と、
前記酸化物半導体層と電気的に接続された、第２のソースと、
前記酸化物半導体層と電気的に接続された、第２のドレインと、を有し、
前記第３のトランジスタは、
第３のチャネル形成領域を有する半導体層と、
前記第３のチャネル形成領域と重なる領域を有する、第３のゲートと、
前記半導体層と、前記第３のゲートとの間の、第３のゲート絶縁膜と、
前記半導体層と電気的に接続された、第３のソースと、
前記半導体層と電気的に接続された、第３のドレインと、を有し、
前記第４のトランジスタは、
第４のチャネル形成領域を有する酸化物半導体層と、
前記第４のチャネル形成領域と重なる領域を有する、第４のゲートと、
前記酸化物半導体層と、前記第４のゲートとの間の、第４のゲート絶縁膜と、
前記酸化物半導体層と電気的に接続された、第４のソースと、
前記酸化物半導体層と電気的に接続された、第４のドレインと、を有し、
前記第１のソース又は前記第１のドレインの一方は、第１の配線と電気的に接続することができ、
前記第１のソース又は前記第１のドレインの他方は、前記第３のソース又は前記第３のドレインの一方と電気的に接続することができ、
前記第１のゲートは、前記第２のソース又は前記第２のドレインの一方と電気的に接続することができ、
前記第２のソース又は前記第２のドレインの他方は、前記第１の配線と電気的に接続することができ、
前記第２のゲートは、第３の配線と電気的に接続することができ、
前記第３のソース又は前記第３のドレインの他方は、第２の配線と電気的に接続することができ、
前記第３のゲートは、前記第４のソース又は前記第４のドレインの一方と電気的に接続することができ、
前記第４のソース又は前記第４のドレインの他方は、前記第２のソース又は前記第２のドレインの一方と電気的に接続することができ、
前記第４のゲートは、第５の配線と電気的に接続することができることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
開示する発明は、半導体素子を利用した半導体装置およびその駆動方法に関するものであ
る。
【背景技術】
【０００２】
半導体素子を利用した記憶装置は、電力の供給がなくなると記憶内容が失われる揮発性の
ものと、電力の供給がなくなっても記憶内容は保持される不揮発性のものとに大別される
。
【０００３】
揮発性記憶装置の代表的な例としては、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃ
ｃｅｓｓ  Ｍｅｍｏｒｙ）がある。ＤＲＡＭは、記憶素子を構成するトランジスタを選択
してキャパシタに電荷を蓄積することで、情報を記憶する。
【０００４】
上述の原理から、ＤＲＡＭでは、情報を読み出すとキャパシタの電荷は失われるため、情
報の読み出しの度に、再度の書き込み動作が必要となる。また、記憶素子を構成するトラ
ンジスタにおいてはオフ状態でのソースとドレイン間のリーク電流（オフ電流）等によっ
て、トランジスタが選択されていない状況でも電荷が流出、または流入するため、データ
の保持期間が短い。このため、所定の周期で再度の書き込み動作（リフレッシュ動作）が
必要であり、消費電力を十分に低減することは困難である。また、電力の供給がなくなる
と記憶内容が失われるため、長期間の記憶の保持には、磁性材料や光学材料を利用した別
の記憶装置が必要となる。
【０００５】
揮発性記憶装置の別の例としてはＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ
Ｍｅｍｏｒｙ）がある。ＳＲＡＭは、フリップフロップなどの回路を用いて記憶内容を
保持するため、リフレッシュ動作が不要であり、この点においてはＤＲＡＭより有利であ
る。しかし、フリップフロップなどの回路を用いているため、記憶容量あたりの単価が高
くなるという問題がある。また、電力の供給がなくなると記憶内容が失われるという点に
ついては、ＤＲＡＭと変わるところはない。
【０００６】
不揮発性記憶装置の代表例としては、フラッシュメモリがある。フラッシュメモリは、ト
ランジスタのゲート電極とチャネル形成領域との間にフローティングゲートを有し、当該
フローティングゲートに電荷を保持させることで記憶を行うため、データの保持期間は極
めて長く（半永久的）、揮発性記憶装置で必要なリフレッシュ動作が不要であるという利
点を有している（例えば、特許文献１参照）。
【０００７】
しかし、書き込みの際に生じるトンネル電流によって記憶素子を構成するゲート絶縁層が
劣化するため、所定回数の書き込みによって記憶素子が機能しなくなるという問題が生じ
る。この問題の影響を緩和するために、例えば、各記憶素子の書き込み回数を均一化する
手法が採られるが、これを実現するためには、複雑な周辺回路が必要になってしまう。そ
して、このような手法を採用しても、根本的な寿命の問題が解消するわけではない。つま
り、フラッシュメモリは、情報の書き換え頻度が高い用途には不向きである。
【０００８】
また、フローティングゲートに電荷を保持させるため、または、その電荷を除去するため
には、高い電圧が必要であり、また、そのための回路も必要である。さらに、電荷の保持
、または除去のためには比較的長い時間を要し、書き込み、消去の高速化が容易ではない
という問題もある。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開昭５７−１０５８８９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
上述の問題に鑑み、開示する発明の一態様では、電力が供給されない状況でも記憶内容の
保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供する
ことを目的の一とする。また、新たな構造の半導体装置の高集積化を図り、単位面積あた
りの記憶容量を増加させることを目的の一つとする。
【課題を解決するための手段】
【００１１】
開示する発明の一態様では、トランジスタのオフ電流を十分に小さくすることができる材
料、例えば、ワイドギャップ半導体である酸化物半導体材料を用いて半導体装置を構成す
る。トランジスタのオフ電流を十分に小さくすることができる半導体材料を用いることで
、長期間にわたって情報を保持することが可能である。
【００１２】
また、開示する発明の一態様では、半導体装置の各メモリセルを構成する、酸化物半導体
を用いたトランジスタを直列に接続する構成とすることにより、隣り合うメモリセルにお
いて、酸化物半導体を用いたトランジスタのソース電極またはドレイン電極をお互いに接
続させることができる。それに対して、各メモリセルの酸化物半導体を用いたトランジス
タを並列に接続する構成とすると、各メモリセルにおいて、酸化物半導体を用いたトラン
ジスタのソース電極またはドレイン電極の一方を、開口部を設けて、配線に別途接続する
必要がある。よって、半導体装置の各メモリセルを構成する、酸化物半導体を用いたトラ
ンジスタを直列に接続する構成とすることで、酸化物半導体を用いたトランジスタを並列
に接続する構成より、メモリセルの占有面積を低減することができる。
【００１３】
開示する発明の一態様は、ソース線と、ビット線と、ｍ本（ｍは２以上の整数）の信号線
と、ｍ本のワード線と、選択線と、ソース線とビット線との間に、直列に接続された第１
乃至第ｍのメモリセルと、ゲート端子が選択線と電気的に接続された選択トランジスタと
、を有し、第１乃至第ｍのメモリセルはそれぞれ、第１のゲート端子、第１のソース端子
、および第１のドレイン端子を有する第１のトランジスタと、第２のゲート端子、第２の
ソース端子、および第２のドレイン端子を有する第２のトランジスタと、容量素子と、を
有し、第１のトランジスタは半導体材料を含む基板に設けられ、第２のトランジスタは酸
化物半導体層を含んで構成され、ソース線は、選択トランジスタを介して、第ｍのメモリ
セルの第１のソース端子と電気的に接続され、ビット線は、第１のメモリセルの第２のド
レイン端子と電気的に接続され、且つ第１のメモリセルの第１のドレイン端子と電気的に
接続され、第ｋ（ｋは１以上ｍ以下の自然数）の信号線は、第ｋのメモリセルの第２のゲ
ート端子と電気的に接続され、第ｋのワード線は、第ｋのメモリセルの容量素子の端子の
一方と電気的に接続され、第ｌ（ｌは２以上ｍ以下の自然数）のメモリセルの第２のドレ
イン端子は、第（ｌ−１）のメモリセルの第１のゲート端子と、第（ｌ−１）のメモリセ
ルの第２のソース端子と、第（ｌ−１）のメモリセルの容量素子の端子の他方と電気的に
接続され、第ｍのメモリセルの第１のゲート端子と、第ｍのメモリセルの第２のソース端
子と、第ｍのメモリセルの容量素子の端子の他方とは電気的に接続され、第ｌのメモリセ
ルの第１のドレイン端子は、第（ｌ−１）のメモリセルの第１のソース端子と電気的に接
続された半導体装置である。
【００１４】
開示する発明の他の一態様は、ソース線と、ビット線と、ｍ本（ｍは２以上の整数）の信
号線と、ｍ本のワード線と、第１の選択線と、第２の選択線と、ソース線とビット線との
間に、直列に接続された第１乃至第ｍのメモリセルと、ゲート端子が第１の選択線と電気
的に接続された第１の選択トランジスタと、ゲート端子が第２の選択線と電気的に接続さ
れた第２の選択トランジスタと、を有し、第１乃至第ｍのメモリセルはそれぞれ、第１の
ゲート端子、第１のソース端子、および第１のドレイン端子を有する第１のトランジスタ
と、第２のゲート端子、第２のソース端子、および第２のドレイン端子を有する第２のト
ランジスタと、容量素子と、を有し、第１のトランジスタは半導体材料を含む基板に設け
られ、第２のトランジスタは酸化物半導体層を含んで構成され、ソース線は、第２の選択
トランジスタを介して、第ｍのメモリセルの第１のソース端子と電気的に接続され、ビッ
ト線は、第１のメモリセルの第２のドレイン端子と電気的に接続され、且つ第１の選択ト
ランジスタを介して、第１のメモリセルの第１のドレイン端子と電気的に接続され、第ｋ
（ｋは１以上ｍ以下の自然数）の信号線は、第ｋのメモリセルの第２のゲート端子と電気
的に接続され、第ｋのワード線は、第ｋのメモリセルの容量素子の端子の一方と電気的に
接続され、第ｌ（ｌは２以上ｍ以下の自然数）のメモリセルの第２のドレイン端子は、第
（ｌ−１）のメモリセルの第１のゲート端子と、第（ｌ−１）のメモリセルの第２のソー
ス端子と、第（ｌ−１）のメモリセルの容量素子の端子の他方と電気的に接続され、第ｍ
のメモリセルの第１のゲート端子と、第ｍのメモリセルの第２のソース端子と、第ｍのメ
モリセルの容量素子の端子の他方とは電気的に接続され、第ｌのメモリセルの第１のドレ
イン端子は、第（ｌ−１）のメモリセルの第１のソース端子と電気的に接続された半導体
装置である。
【００１５】
なお、第１のトランジスタは、半導体材料を含む基板に設けられたチャネル形成領域と、
チャネル形成領域を挟むように設けられた不純物領域と、チャネル形成領域上の第１のゲ
ート絶縁層と、チャネル形成領域と重畳して、第１のゲート絶縁層上に設けられた第１の
ゲート電極と、を有する。また、第２のトランジスタは、酸化物半導体層と電気的に接続
される第２のソース電極および第２のドレイン電極と、酸化物半導体層と重畳して設けら
れた第２のゲート電極と、酸化物半導体層と、第２のゲート電極との間に設けられた第２
のゲート絶縁層と、を有する。
【００１６】
なお、第ｌのメモリセルの第２のドレイン電極と、第（ｌ−１）のメモリセルの第２のソ
ース電極とは、同一の導電層で形成される。また、第ｌのメモリセルの第２のドレイン電
極と、第（ｌ−１）のメモリセルの第２のソース電極と、第（ｌ―１）のメモリセルの第
１のゲート電極とは、同一の導電層で形成される。
【００１７】
なお、半導体材料を含む基板は、単結晶半導体基板またはＳＯＩ基板とすることが好まし
い。また、半導体材料を含む基板の半導体材料はシリコンであることが好ましい。また、
酸化物半導体層は、Ｉｎ、ＧａおよびＺｎを含んでなる酸化物半導体材料を有することが
好ましい。
【００１８】
なお、上記において、酸化物半導体を用いてトランジスタを構成することがあるが、開示
する発明はこれに限定されない。酸化物半導体と同等のオフ電流特性が実現できる材料、
例えば、炭化シリコンをはじめとするワイドギャップ材料（より具体的には、例えば、エ
ネルギーギャップＥｇが３ｅＶより大きい半導体材料）などを適用しても良い。
【００１９】
なお、本明細書等において「上」や「下」の用語は、構成要素の位置関係が「直上」また
は「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極
」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外し
ない。
【００２０】
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限
定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、
その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配
線」が一体となって形成されている場合なども含む。
【００２１】
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や
、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため
、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることがで
きるものとする。
【００２２】
なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの
」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの
」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。
例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタ
などのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有す
る素子などが含まれる。
【発明の効果】
【００２３】
酸化物半導体を用いたトランジスタはオフ電流が極めて小さいため、これを用いることに
より極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動
作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となる
ため、消費電力を十分に低減することができる。また、電力の供給がない場合（ただし、
電位は固定されていることが望ましい）であっても、長期にわたって記憶内容を保持する
ことが可能である。
【００２４】
また、開示する発明に係る半導体装置では、情報の書き込みに高い電圧を必要とせず、素
子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲート
への電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、
電子の引き抜きによるゲート絶縁層の劣化といった問題が全く生じない。すなわち、開示
する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能
回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ
状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。
【００２５】
また、酸化物半導体以外の材料を用いたトランジスタは、十分な高速動作が可能であるた
め、これを、酸化物半導体を用いたトランジスタと組み合わせて用いることにより、半導
体装置の動作（例えば、情報の読み出し動作）の高速性を十分に確保することができる。
また、酸化物半導体以外の材料を用いたトランジスタにより、高速動作が要求される各種
回路（論理回路、駆動回路など）を好適に実現することが可能である。
【００２６】
このように、酸化物半導体以外の材料を用いたトランジスタ（より広義には、十分な高速
動作が可能なトランジスタ）と、酸化物半導体を用いたトランジスタ（より広義には、十
分にオフ電流が小さいトランジスタ）とを一体に備えることで、これまでにない特徴を有
する半導体装置を実現することができる。
【００２７】
また、開示する発明に係る半導体装置では、半導体装置の各メモリセルを構成する、酸化
物半導体を用いたトランジスタを直列に接続することにより、隣り合うメモリセルにおい
て、酸化物半導体を用いたトランジスタのソース電極またはドレイン電極をお互いに接続
させることができる。つまり、各メモリセルにおいて、酸化物半導体を用いたトランジス
タのソース電極またはドレイン電極の一方を、開口部を設けて、配線に別途接続する必要
がない。よって、メモリセルの占有面積を低減することができるので、半導体装置の高集
積化を図り、単位面積あたりの記憶容量を増加させることができる。
【図面の簡単な説明】
【００２８】
【図１】半導体装置の回路図
【図２】半導体装置の回路図
【図３】半導体装置の回路図
【図４】タイミングチャート図
【図５】タイミングチャート図
【図６】半導体装置の断面図および平面図
【図７】半導体装置の断面図および平面図
【図８】半導体装置の断面図
【図９】半導体装置の作製工程に係る断面図
【図１０】半導体装置の作製工程に係る断面図
【図１１】半導体装置の作製工程に係る断面図
【図１２】半導体装置の作製工程に係る断面図
【図１３】半導体装置を用いた電子機器を説明するための図
【発明を実施するための形態】
【００２９】
開示する発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明
は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態
および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明
は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００３０】
なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実
際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必
ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
【００３１】
なお、本明細書等における「第１」、「第２」、「第３」などの序数詞は、構成要素の混
同を避けるために付すものであり、数的に限定するものではないことを付記する。
【００３２】
（実施の形態１）
本実施の形態では、開示する発明の一態様に係る半導体装置の回路構成および動作につい
て、図１乃至図５を参照して説明する。なお、回路図においては、酸化物半導体を用いた
トランジスタであることを示すために、ＯＳの符号を併せて付す場合がある。
【００３３】
〈基本回路〉
はじめに、基本的な回路構成およびその動作について、図１を参照して説明する。図１（
Ａ）に示す半導体装置において、第１の配線（１ｓｔ  Ｌｉｎｅ）とトランジスタ１６０
のソース電極（またはドレイン電極）とは、電気的に接続され、第２の配線（２ｎｄ  Ｌ
ｉｎｅ）とトランジスタ１６０のドレイン電極（またはソース電極）とは、電気的に接続
されている。また、第３の配線（３ｒｄ  Ｌｉｎｅ）とトランジスタ１６２のソース電極
（またはドレイン電極）とは、電気的に接続され、第４の配線（４ｔｈ  Ｌｉｎｅ）と、
トランジスタ１６２のゲート電極とは、電気的に接続されている。そして、トランジスタ
１６０のゲート電極と、トランジスタ１６２のドレイン電極（またはソース電極）は、容
量素子１６４の電極の一方と電気的に接続され、第５の配線（５ｔｈ  Ｌｉｎｅ）と、容
量素子１６４の電極の他方は電気的に接続されている。
【００３４】
ここで、トランジスタ１６２には、例えば、酸化物半導体を用いたトランジスタが適用さ
れる。酸化物半導体を用いたトランジスタは、オフ電流が極めて小さいという特徴を有し
ている。このため、トランジスタ１６２をオフ状態とすることで、トランジスタ１６０の
ゲート電極の電位を極めて長時間にわたって保持することが可能である。そして、容量素
子１６４を有することにより、トランジスタ１６０のゲート電極に与えられた電荷の保持
が容易になり、また、保持された情報の読み出しが容易になる。
【００３５】
なお、トランジスタ１６０については特に限定されない。情報の読み出し速度を向上させ
るという観点からは、例えば、単結晶シリコンを用いたトランジスタなど、スイッチング
速度の高いトランジスタを適用するのが好適である。
【００３６】
また、図１（Ｂ）に示すように、容量素子１６４を設けない構成とすることも可能である
。
【００３７】
図１（Ａ）に示す半導体装置では、トランジスタ１６０のゲート電極の電位が保持可能と
いう特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
【００３８】
はじめに、情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、ト
ランジスタ１６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする。
これにより、第３の配線の電位が、トランジスタ１６０のゲート電極、および容量素子１
６４に与えられる。すなわち、トランジスタ１６０のゲート電極には、所定の電荷が与え
られる（書き込み）。ここでは、異なる二つの電位を与える電荷（以下、低電位を与える
電荷を電荷ＱＬ、高電位を与える電荷を電荷ＱＨという）のいずれかが与えられるものと
する。なお、異なる三つまたはそれ以上の電位を与える電荷を適用して、記憶容量を向上
させても良い。その後、第４の配線の電位を、トランジスタ１６２がオフ状態となる電位
にして、トランジスタ１６２をオフ状態とすることにより、トランジスタ１６０のゲート
電極に与えられた電荷が保持される（保持）。
【００３９】
トランジスタ１６２のオフ電流は極めて小さいから、トランジスタ１６０のゲート電極の
電荷は長時間にわたって保持される。
【００４０】
次に、情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状
態で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ１６０のゲー
ト電極に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジ
スタ１６０をｎチャネル型とすると、トランジスタ１６０のゲート電極にＱＨが与えられ
ている場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ１６０のゲート電極にＱＬが
与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見
かけのしきい値とは、トランジスタ１６０を「オン状態」とするために必要な第５の配線
の電位をいうものとする。したがって、第５の配線の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの中
間の電位Ｖ０とすることにより、トランジスタ１６０のゲート電極に与えられた電荷を判
別できる。例えば、書き込みにおいてＱＨが与えられた場合には、第５の配線の電位がＶ
０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ１６０は「オン状態」となる。ＱＬが与えら
れた場合には、第５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ１６
０は「オフ状態」のままである。このため、第２の配線の電位を見ることで、保持されて
いる情報を読み出すことができる。
【００４１】
なお、メモリセルをアレイ状に配置して用いる場合には、所望のメモリセルの情報のみを
読み出せることが必要になる。このように、所定のメモリセルの情報を読み出し、それ以
外のメモリセルの情報を読み出さないようにするには、各メモリセル間でトランジスタ１
６０がそれぞれ並列に接続されている場合には、読み出しの対象ではないメモリセルの第
５の配線に対して、ゲート電極の状態にかかわらずトランジスタ１６０が「オフ状態」と
なるような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を与えればよい。また、各メモリセ
ル間でトランジスタ１６０がそれぞれ直列に接続されている場合には、読み出しの対象で
はないメモリセルの第５の配線に対して、ゲート電極の状態にかかわらずトランジスタ１
６０が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を与えればよ
い。
【００４２】
次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込みおよび
保持と同様に行われる。つまり、第４の配線の電位を、トランジスタ１６２がオン状態と
なる電位にして、トランジスタ１６２をオン状態とする。これにより、第３の配線の電位
（新たな情報に係る電位）が、トランジスタ１６０のゲート電極および容量素子１６４に
与えられる。その後、第４の配線の電位を、トランジスタ１６２がオフ状態となる電位に
して、トランジスタ１６２をオフ状態とすることにより、トランジスタ１６０のゲート電
極は、新たな情報に係る電荷が与えられた状態となる。
【００４３】
このように、開示する発明に係る半導体装置は、再度の情報の書き込みによって直接的に
情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされ
る高電圧を用いてのフローティングゲートからの電荷の引き抜きが不要であり、消去動作
に起因する動作速度の低下を抑制することができる。つまり、半導体装置の高速動作が実
現される。
【００４４】
なお、トランジスタ１６２のドレイン電極（またはソース電極）は、トランジスタ１６０
のゲート電極と電気的に接続されることにより、不揮発性メモリ素子として用いられるフ
ローティングゲート型トランジスタのフローティングゲートと同等の作用を奏する。以下
において、トランジスタ１６２のドレイン電極（またはソース電極）とトランジスタ１６
０のゲート電極が電気的に接続される部位をノードＦＧと呼ぶ場合がある。トランジスタ
１６２がオフの場合、当該ノードＦＧは絶縁体中に埋設されたと見ることができ、ノード
ＦＧには電荷が保持される。酸化物半導体を用いたトランジスタ１６２のオフ電流は、シ
リコン半導体で形成されるトランジスタの１０万分の１以下であるため、トランジスタ１
６２のリークによる、ノードＦＧに蓄積された電荷の消失を無視することが可能である。
つまり、酸化物半導体を用いたトランジスタ１６２により、電力の供給が無くても情報の
保持が可能な不揮発性の記憶装置を実現することが可能である。
【００４５】
例えば、トランジスタ１６２の室温（２５℃）でのオフ電流が１０ｚＡ（１ｚＡ（ゼプト
アンペア）は１×１０−２１Ａ）以下であり、容量素子１６４の容量値が１０ｆＦ程度で
ある場合には、少なくとも１０４秒以上のデータ保持が可能である。なお、当該保持時間
が、トランジスタ特性や容量値によって変動することはいうまでもない。
【００４６】
また、開示する発明の半導体装置においては、従来のフローティングゲート型トランジス
タにおいて指摘されているゲート絶縁膜（トンネル絶縁膜）の劣化という問題が存在しな
い。つまり、従来問題とされていた、電子をフローティングゲートに注入する際のゲート
絶縁膜の劣化という問題を解消することができる。これは、原理的な書き込み回数の制限
が存在しないことを意味するものである。また、従来のフローティングゲート型トランジ
スタにおいて書き込みや消去の際に必要であった高電圧も不要である。
【００４７】
図１（Ａ）に示す半導体装置は、当該半導体装置を構成するトランジスタなどの要素が抵
抗および容量を含むものとして、図１（Ｃ）のように考えることが可能である。つまり、
図１（Ｃ）では、トランジスタ１６０および容量素子１６４が、それぞれ、抵抗および容
量を含んで構成されると考えていることになる。Ｒ１およびＣ１は、それぞれ、容量素子
１６４の抵抗値および容量値であり、抵抗値Ｒ１は、容量素子１６４を構成する絶縁層に
よる抵抗値に相当する。また、Ｒ２およびＣ２は、それぞれ、トランジスタ１６０の抵抗
値および容量値であり、抵抗値Ｒ２はトランジスタ１６０がオン状態の時のゲート絶縁層
による抵抗値に相当し、容量値Ｃ２はいわゆるゲート容量（ゲート電極と、ソース電極ま
たはドレイン電極との間に形成される容量、及び、ゲート電極とチャネル形成領域との間
に形成される容量）の容量値に相当する。
【００４８】
トランジスタ１６２がオフ状態にある場合のソース電極とドレイン電極の間の抵抗値（実
効抵抗とも呼ぶ）をＲＯＳとすると、トランジスタ１６２のゲートリーク電流が十分に小
さい条件において、Ｒ１およびＲ２が、Ｒ１がＲＯＳ以上、且つＲ２がＲＯＳ以上となる
場合には、電荷の保持期間（情報の保持期間ということもできる）は、主としてトランジ
スタ１６２のオフ電流によって決定されることになる。
【００４９】
逆に、当該条件を満たさない場合には、トランジスタ１６２のオフ電流が十分に小さくと
も、保持期間を十分に確保することが困難になる。トランジスタ１６２のオフ電流以外の
リーク電流（例えば、トランジスタ１６０におけるソース電極とゲート電極の間において
生じるリーク電流等）が大きいためである。このことから、本実施の形態において開示す
る半導体装置は、Ｒ１がＲＯＳ以上、且つＲ２がＲＯＳ以上となるものであることが望ま
しいといえる。
【００５０】
一方で、Ｃ１とＣ２は、Ｃ１がＣ２以上となることが望ましい。Ｃ１を大きくすることで
、第５の配線によってノードＦＧの電位を制御する際に、第５の配線の電位を効率よくノ
ードＦＧに与えることができるようになり、第５の配線に与える電位間（例えば、読み出
しの電位と、非読み出しの電位）の電位差を低く抑えることができるためである。
【００５１】
このように、上述の関係を満たすことで、より好適な半導体装置を実現することが可能で
ある。なお、Ｒ１およびＲ２は、トランジスタ１６０のゲート絶縁層や容量素子１６４の
絶縁層によって制御される。Ｃ１およびＣ２についても同様である。よって、ゲート絶縁
層の材料や厚さなどを適宜設定し、上述の関係を満たすようにすることが望ましい。
【００５２】
本実施の形態で示す半導体装置においては、ノードＦＧが、フラッシュメモリ等のフロー
ティングゲート型トランジスタのフローティングゲートと同等の作用をするが、本実施の
形態のノードＦＧは、フラッシュメモリ等のフローティングゲートと本質的に異なる特徴
を有している。
【００５３】
フラッシュメモリでは、コントロールゲートに印加される電位が高いため、その電位が、
隣接するセルのフローティングゲートに影響を与えないように、セルとセルとの間隔をあ
る程度保つ必要が生じる。このことは、半導体装置の高集積化を阻害する要因の一つであ
る。そして、当該要因は、高電界をかけてトンネル電流を発生させるというフラッシュメ
モリの根本的な原理に起因するものである。
【００５４】
一方、本実施の形態に係る半導体装置は、酸化物半導体を用いたトランジスタのスイッチ
ングによって動作し、上述のようなトンネル電流による電荷注入の原理を用いない。すな
わち、フラッシュメモリのような、電荷を注入するための高電界が不要である。これによ
り、隣接セルに対する、コントロールゲートによる高電界の影響を考慮する必要がないた
め、高集積化が容易になる。
【００５５】
また、高電界が不要であり、大型の周辺回路（昇圧回路など）が不要である点も、フラッ
シュメモリに対するアドバンテージである。例えば、本実施の形態に係るメモリセルに印
加される電圧（メモリセルの各端子に同時に印加される電位の最大のものと最小のものの
差）の最大値は、２段階（１ビット）の情報を書き込む場合、一つのメモリセルにおいて
、５Ｖ以下、好ましくは３Ｖ以下とすることができる。
【００５６】
さらに、容量素子１６４を構成する絶縁層の比誘電率εｒ１と、トランジスタ１６０を構
成する絶縁層の比誘電率εｒ２とを異ならせる場合には、容量素子１６４を構成する絶縁
層の面積Ｓ１と、トランジスタ１６０においてゲート容量を構成する絶縁層の面積Ｓ２と
が、２・Ｓ２≧Ｓ１（望ましくはＳ２≧Ｓ１）を満たしつつ、Ｃ１≧Ｃ２を実現すること
が容易である。すなわち、容量素子１６４を構成する絶縁層の面積を小さくしつつ、Ｃ１
≧Ｃ２を実現することが容易である。具体的には、例えば、容量素子１６４を構成する絶
縁層においては、酸化ハフニウムなどのｈｉｇｈ−ｋ材料でなる膜、または酸化ハフニウ
ムなどのｈｉｇｈ−ｋ材料でなる膜と酸化物半導体でなる膜との積層構造を採用してεｒ
１を１０以上、好ましくは１５以上とし、ゲート容量を構成する絶縁層においては、酸化
シリコンを採用して、εｒ２＝３〜４とすることができる。
【００５７】
このような構成を併せて用いることで、開示する発明に係る半導体装置の、より一層の高
集積化が可能である。
【００５８】
なお、半導体装置の記憶容量を大きくするためには、高集積化以外に、多値化の手法を採
ることもできる。例えば、メモリセルの一に３段階以上の情報を書き込む構成とすること
で、２段階（１ビット）の情報を書き込む場合と比較して記憶容量を増大させることがで
きる。例えば、上述のような、低電位を与える電荷ＱＬ、高電位を与える電荷ＱＨに加え
、他の電位を与える電荷Ｑを第１のトランジスタのゲート電極に与えることで、多値化を
実現することができる。
【００５９】
〈応用例〉
次に、図１に示す回路を応用したより具体的な回路構成および動作について、図２乃至図
５を参照して説明する。
【００６０】
図２は、縦ｍ個（行）×横ｎ個（列）のメモリセル１９０を有する半導体装置の回路図の
一例である。図２中のメモリセル１９０の構成は、図１（Ａ）と同様である。すなわち、
図１（Ａ）における第１の配線及び第３の配線が共通して図２におけるビット線ＢＬに相
当し、図１（Ａ）における第２の配線が図２におけるソース線ＳＬに相当し、図１（Ａ）
における第４の配線が図２における信号線Ｓに相当し、図１（Ａ）における第５の配線が
図２におけるワード線ＷＬに相当する。ただし、図２では、メモリセル１９０がトランジ
スタ１６２とトランジスタ１６０において列方向に直列に接続されるので、第１行目のメ
モリセル１９０のみが他のメモリセル１９０を介することなくビット線ＢＬと接続され、
第ｍ行目のメモリセル１９０のみが他のメモリセル１９０を介することなくソース線ＳＬ
と接続される。他の行のメモリセル１９０は、同じ列の他のメモリセル１９０を介してビ
ット線ＢＬおよびソース線ＳＬと電気的に接続される。
【００６１】
図２に示す半導体装置は、ｍ本（ｍは２以上の整数）のワード線ＷＬと、ｍ本の信号線Ｓ
と、ｎ本（ｎは２以上の整数）のビット線ＢＬと、メモリセル１９０が縦ｍ個（行）×横
ｎ個（列）のマトリクス状に配置されたメモリセルアレイと、ソース線ＳＬと、選択線Ｇ
＿１および選択線Ｇ＿２と、選択線Ｇ＿１に沿ってビット線ＢＬと第１行目のメモリセル
１９０との間に配置され、選択線Ｇ＿１とゲート電極において電気的に接続されたｎ個の
選択トランジスタ１８０と、選択線Ｇ＿２に沿って第ｍ行目のメモリセル１９０とソース
線ＳＬとの間に配置され、選択線Ｇ＿２とゲート電極において電気的に接続されたｎ個の
選択トランジスタ１８２と、を有する。
【００６２】
つまり、ビット線ＢＬは、第１行目のメモリセル１９０のトランジスタ１６２のドレイン
電極と電気的に接続され、且つ選択トランジスタ１８０を介して、第１行目のメモリセル
１９０のトランジスタ１６０のドレイン電極と電気的に接続される。また、ソース線ＳＬ
は、選択トランジスタ１８２を介して、第ｍ行目のメモリセル１９０のトランジスタ１６
０のソース電極と電気的に接続される。また、第ｋ行目（ｋは１以上ｍ以下の自然数）の
信号線Ｓは、第ｋ行目のメモリセル１９０のトランジスタ１６２のゲート電極と電気的に
接続され、第ｋ行目のワード線ＷＬは、第ｋ行目のメモリセル１９０の容量素子１６４の
電極の一方と電気的に接続される。
【００６３】
また、第ｌ行目（ｌは２以上ｍ以下の自然数）のメモリセル１９０のトランジスタ１６０
のドレイン電極は、第（ｌ−１）行目のメモリセル１９０のトランジスタ１６０のソース
電極と電気的に接続される。
【００６４】
また、第ｌ行目のメモリセル１９０のトランジスタ１６２のドレイン電極は、第（ｌ−１
）行目のメモリセル１９０の、トランジスタ１６０のゲート電極と、トランジスタ１６２
のソース電極と、容量素子１６４の電極の他方と電気的に接続される。また、第ｍ行目の
メモリセル１９０の、トランジスタ１６０のゲート電極と、トランジスタ１６２のソース
電極と、容量素子１６４の電極の他方は電気的に接続される。つまり、図２に示す半導体
装置の第（ｌ−１）行目のメモリセル１９０のノードＦＧには、図１（Ａ）に示す構成に
加えて、第ｌ行目のメモリセル１９０のトランジスタ１６２のドレイン電極が電気的に接
続されることになる。ここで、第ｌ行目においても、第（ｌ−１）行目においても、酸化
物半導体を用いたトランジスタ１６２は、オフ電流が極めて小さいので、図２に示す半導
体装置のメモリセル１９０においても、図１（Ａ）に示す半導体装置と同様に、トランジ
スタ１６２をオフ状態にすることで、ノードＦＧの電位を極めて長時間にわたって保持す
ることが可能である。
【００６５】
このように、メモリセル１９０のトランジスタ１６２を直列に接続することによって、各
メモリセル１９０間でトランジスタ１６２のソース電極およびドレイン電極をお互いに接
続させることができる。これにより、メモリセル１９０一つあたり、トランジスタ１６２
のソース電極またはドレイン電極の一方のみが含まれることになる。
【００６６】
それに対して、メモリセル１９０のトランジスタ１６２を並列に接続し、各メモリセル１
９０においてトランジスタ１６２のソース電極およびドレイン電極を個別に設ける場合は
、トランジスタ１６２のソース電極またはドレイン電極の一方を、開口部を設けて、ビッ
ト線ＢＬなどの配線に別途接続する必要がある。つまり、メモリセル１９０一つあたり、
トランジスタ１６２のソース電極及びドレイン電極の両方と、配線と接続するための開口
部とが含まれることになる。
【００６７】
よって、図２に示すように、メモリセル１９０のトランジスタ１６２を直列に接続するこ
とによって、メモリセル１９０の占有面積を低減することができる。例えば、最小加工寸
法をＦとして、メモリセル１９０の占有面積を４Ｆ２〜１２Ｆ２とすることが可能である
。以上より、半導体装置の高集積化を図り、単位面積あたりの記憶容量を増加させること
ができる。
【００６８】
なお、選択線Ｇ＿１、選択線Ｇ＿２、選択トランジスタ１８０、および選択トランジスタ
１８２は必ずしも設けなくとも良く、選択線Ｇ＿１および選択トランジスタ１８０、また
は、選択線Ｇ＿２および選択トランジスタ１８２の一組を省略することが可能である。例
えば、図３に示すように、上記選択線Ｇ＿２に相当する選択線Ｇと、選択トランジスタ１
８２だけを設ける構成とすることもできる。
【００６９】
データの書き込み、保持、および読み出しは、基本的に図１の場合と同様である。ただし
、データの書き込みは少なくとも行単位で、かつ、行ごとに順を追って行われる。ここで
、データの書き込みはビット線ＢＬから最も遠い行のメモリセル１９０から順番に行われ
ることが好ましい。あるメモリセル１９０のノードＦＧは、トランジスタ１６２を介して
、隣接するメモリセル１９０のノードＦＧと接続されており、メモリセル１９０ごとの書
き込み動作が難しくなっているためである。つまり、具体的な書き込みの動作は以下のよ
うになる。なお、ここでは一例として、ノードＦＧに電位Ｖ２（電源電位ＶＤＤより低い
電位）または基準電位ＧＮＤ（０Ｖと表す場合がある）のいずれかを与える場合について
説明するが、ノードＦＧに与える電位の関係はこれに限られない。また、ノードＦＧに電
位Ｖ２を与えた場合に保持されるデータをデータ”１”、ノードＦＧに基準電位ＧＮＤを
与えた場合に保持されるデータをデータ”０”とする。
【００７０】
まず、選択線Ｇ＿１の電位をＧＮＤ（０Ｖ）とし、選択線Ｇ＿２の電位をＶ１（例えば、
ＶＤＤ）とし、書き込み対象のメモリセル１９０に接続される信号線Ｓの電位をＶ３（Ｖ
２より高い電位、例えばＶＤＤ）としてメモリセル１９０を選択する。なお、書き込み対
象のメモリセル１９０とビット線ＢＬとの間に他のメモリセル１９０が存在する場合には
、当該他のメモリセル１９０に接続される信号線Ｓの電位をＶ３として、ビット線ＢＬの
電位を、書き込み対象のメモリセル１９０に与えられる状態にする。
【００７１】
メモリセル１９０にデータ”０”を書き込む場合には、ビット線ＢＬにはＧＮＤを与え、
メモリセル１９０にデータ”１”を書き込む場合には、ビット線ＢＬにはＶ２を与える。
ここでは信号線Ｓの電位をＶ３としているため、ノードＦＧにＶ２を与えることが可能で
ある。
【００７２】
データの保持は、保持対象のメモリセル１９０に接続される信号線Ｓの電位をＧＮＤとす
ることにより行われる。信号線Ｓの電位をＧＮＤに固定すると、ノードＦＧの電位は書き
込み時の電位に固定される。つまり、ノードＦＧにデータ”１”であるＶ２が与えられて
いる場合、ノードＦＧの電位はＶ２となり、ノードＦＧにデータ”０”であるＧＮＤが与
えられていれば、ノードＦＧの電位はＧＮＤとなる。
【００７３】
また、信号線ＳにはＧＮＤが与えられているため、データ”１”とデータ”０”のいずれ
が書き込まれた場合でも、トランジスタ１６２はオフ状態となる。トランジスタ１６２の
オフ電流は極めて小さいから、トランジスタ１６０のゲート電極の電荷は長時間にわたっ
て保持される。なお、当該保持に係る動作の後に、隣接するメモリセル１９０（ビット線
ＢＬにより近いメモリセル１９０）への情報の書き込みが行われる。詳細は上述の通りで
ある。
【００７４】
データの読み出しは、読み出し対象のメモリセル１９０に接続されるワード線ＷＬの電位
をＧＮＤとし、また、読み出し対象ではないメモリセル１９０に接続されるワード線ＷＬ
の電位をＶ５（例えば、ＶＤＤ）とし、かつ、選択線Ｇ＿１及び選択線Ｇ＿２の電位をＶ
１とすることにより行われる。
【００７５】
読み出し対象のメモリセル１９０に接続されるワード線ＷＬの電位をＧＮＤとすると、読
み出し対象のメモリセル１９０のノードＦＧにデータ”１”であるＶ２が与えられている
場合、トランジスタ１６０はオン状態となる。一方で、ノードＦＧにデータ”０”である
ＧＮＤが与えられていれば、トランジスタ１６０はオフ状態となる。
【００７６】
また、読み出し対象ではないメモリセル１９０に接続されるワード線ＷＬの電位をＶ５と
すると、読み出し対象ではないメモリセル１９０にデータ”１”が書き込まれている場合
、および、データ”０”が書き込まれている場合のいずれにおいても、トランジスタ１６
０はオン状態となる。
【００７７】
なお、図２に係る構成では、各メモリセル１９０を構成するトランジスタ１６２を直列に
接続するため、任意の行のデータのみを書き換えることは困難である。そのため、駆動方
法として、複数行の一括消去動作を設けることが好ましい。例えば、トランジスタ１６２
がビット線ＢＬとソース線ＳＬの間で直列に接続される行全体をブロックとして、ブロッ
ク毎の消去を行うことが好ましい。所定のブロックのデータを書き換える場合には、まず
当該ブロックのデータを消去して、ビット線ＢＬから最も遠い行のメモリセル１９０から
順番にデータを書き込むとよい。なお、直前に書き込んだ行のデータを書き換える場合に
は、消去動作は不要である。
【００７８】
図４には、図２に係る半導体装置のより詳細な動作に係るタイミングチャートの例を示す
。タイミングチャート中のＳ、ＢＬ等の名称は、タイミングチャートに示す電位が与えら
れる配線を示しており、同様の機能を有する配線が複数ある場合には、配線の名称の末尾
に＿１、＿２等を付すことで区別している。
【００７９】
図４に示されるタイミングチャートは、第１行乃至第ｍ行のメモリセルに書き込まれたデ
ータを消去する（複数行の一括消去）場合と、第ｋ行第１列のメモリセルにデータ”１”
を書き込むと共に、第ｋ行の他の列（第２列乃至第ｎ列）のメモリセルにデータ”０”を
書き込む（ｋ行目書込み）場合と、ｋ行目に書き込まれたデータを読み出す（ｋ行目読み
出し）場合の各配線の電位の関係を示すものである。読み出しでは、第ｋ行第１列のメモ
リセルにデータ”１”が、第ｋ行の他の列（第２列乃至第ｎ列）のメモリセルにデータ”
０”が格納されているとした。
【００８０】
複数行の一括消去においては、信号線Ｓ＿１乃至信号線Ｓ＿ｍに電位Ｖ３を与えて、第１
行乃至第ｍ行のトランジスタ１６２をオン状態とすると共に、ビット線ＢＬ＿１乃至ビッ
ト線ＢＬ＿ｎをＧＮＤとして第１行乃至第ｍ行のノードＦＧの電位をＧＮＤにする。
【００８１】
なお、選択線Ｇ＿１はＧＮＤとして、選択トランジスタ１８０をオフ状態とし、選択線Ｇ
＿２に電位Ｖ１を与えて、選択トランジスタ１８２をオン状態としておく。また、選択線
Ｇ＿１には電位Ｖ１を与えても良い。
【００８２】
ｋ行目書込みにおいては、信号線Ｓ＿１乃至信号線Ｓ＿ｋに電位Ｖ３を与えて、第１行乃
至第ｋ行のトランジスタ１６２をオン状態とし、信号線Ｓ＿（ｋ＋１）乃至信号線Ｓ＿ｍ
をＧＮＤとして、第（ｋ＋１）行乃至第ｍ行のトランジスタ１６２をオフ状態とする。ま
た、ビット線ＢＬ＿１に電位Ｖ２を与え、ビット線ＢＬ＿２乃至ビット線ＢＬ＿ｎをＧＮ
Ｄとする。
【００８３】
なお、選択線Ｇ＿１はＧＮＤとして、選択トランジスタ１８０をオフ状態とし、選択線Ｇ
＿２に電位Ｖ１を与えて、選択トランジスタ１８２をオン状態とする。ワード線ＷＬ＿１
乃至ワード線ＷＬ＿ｍはＧＮＤとすればよい。また、ワード線ＷＬ＿（ｋ＋１）乃至ワー
ド線ＷＬ＿ｍには電位Ｖ５を与えてもよい。
【００８４】
その結果、第ｋ行第１列のメモリセルのノードＦＧには電位Ｖ２が与えられ、すなわちデ
ータ”１”が書き込まれたこととなる。また、第ｋ行第２列乃至第ｎ列のノードＦＧには
０Ｖが与えられ、すなわちデータ”０”が書き込まれたこととなる。
【００８５】
このように、本実施の形態に示す半導体装置において、第ｋ行目（ｋは１以上ｍ以下の自
然数）のメモリセル１９０に書込みを行う場合、第１行乃至第ｋ行のトランジスタ１６２
をオン状態とする必要があるため、メモリセルアレイへの書込みは、第ｍ行目から順に行
うのが好ましい。
【００８６】
ｋ行目読み出しにおいては、信号線Ｓ＿１乃至信号線Ｓ＿ｍをＧＮＤとして全てのトラン
ジスタ１６２をオフ状態とすると共に、選択線Ｇ＿１及び選択線Ｇ＿２に電位Ｖ１を与え
て選択トランジスタ１８０及び選択トランジスタ１８２をオン状態とする。また、読み出
し対象の第ｋ行目のメモリセル１９０に接続されるワード線ＷＬ＿ｋをＧＮＤとし、読み
出し対象でないメモリセル１９０に接続されるワード線ＷＬ＿１乃至ワード線ＷＬ＿（ｋ
−１）、およびワード線ＷＬ＿（ｋ＋１）乃至ワード線ＷＬ＿ｍに電位Ｖ５を与える。
【００８７】
また、選択線Ｇ＿１および選択トランジスタ１８０、または、選択線Ｇ＿２および選択ト
ランジスタ１８２の一組を省略し、図３に示すように、上記選択線Ｇ＿２に相当する選択
線Ｇと、選択トランジスタ１８２と、だけを設ける構成とする場合も、データの書き込み
、保持、読み出し、及び複数行の一括消去は、基本的に上述の動作と同様に行うことがで
きる。
【００８８】
ただし、選択線Ｇについては、図２に係る半導体装置と若干動作が異なる。ここで、図３
に係る半導体装置の詳細な動作に係るタイミングチャートである、図５を用いて、各動作
における選択線Ｇの電位について説明する。図５に示されるタイミングチャートは、図４
に示されるタイミングチャートと同様に、第１行乃至第ｍ行のメモリセルに書き込まれた
データを消去する（複数行の一括消去）場合と、第ｋ行第１列のメモリセルにデータ”１
”を書き込むと共に、第ｋ行の他の列（第２列乃至第ｎ列）のメモリセルにデータ”０”
を書き込む（ｋ行目書込み）場合と、ｋ行目に書き込まれたデータを読み出す（ｋ行目読
み出し）場合の各配線の電位の関係を示すものである。よって、図５に示されるタイミン
グチャートと、図４に示されるタイミングチャートとの相違点は、選択線Ｇの電位のみな
ので、当該相違点について以下で説明する。
【００８９】
複数行の一括消去においては、選択線Ｇに電位Ｖ１を与えて、選択トランジスタ１８２を
オン状態としておく。ｋ行目書込みにおいては、選択線Ｇの電位はＧＮＤとして、選択ト
ランジスタ１８２をオフ状態とする。ｋ行目読み出しにおいては、選択線Ｇに電位Ｖ１を
与えて選択トランジスタ１８２をオン状態とする。図３に係る半導体装置の各動作におい
て、このように選択線Ｇに電位を与えることにより、上述の図４に示されるタイミングチ
ャートの動作と同様の動作を行うことができる。
【００９０】
本実施の形態に示す半導体装置では、酸化物半導体を用いたトランジスタはオフ電流が極
めて小さいため、これを用いることにより極めて長期にわたり記憶内容を保持することが
可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻
度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。ま
た、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっても
、長期にわたって記憶内容を保持することが可能である。
【００９１】
また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素
子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲート
への電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、
電子の引き抜きによるゲート絶縁層の劣化といった問題が全く生じない。すなわち、開示
する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能
回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ
状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。
【００９２】
また、酸化物半導体以外の材料を用いたトランジスタは、十分な高速動作が可能であるた
め、これを、酸化物半導体を用いたトランジスタと組み合わせて用いることにより、半導
体装置の動作（例えば、情報の読み出し動作）の高速性を十分に確保することができる。
また、酸化物半導体以外の材料を用いたトランジスタにより、高速動作が要求される各種
回路（論理回路、駆動回路など）を好適に実現することが可能である。
【００９３】
このように、酸化物半導体以外の材料を用いたトランジスタ（より広義には、十分な高速
動作が可能なトランジスタ）と、酸化物半導体を用いたトランジスタ（より広義には、十
分にオフ電流が小さいトランジスタ）とを一体に備えることで、これまでにない特徴を有
する半導体装置を実現することができる。
【００９４】
また、本実施の形態に示す半導体装置では、半導体装置の各メモリセルを構成する、酸化
物半導体を用いたトランジスタを直列に接続することにより、隣り合うメモリセルにおい
て、酸化物半導体を用いたトランジスタのソース電極またはドレイン電極をお互いに接続
させることができる。つまり、各メモリセルにおいて、酸化物半導体を用いたトランジス
タのソース電極またはドレイン電極の一方を、開口部を設けて、配線に別途接続する必要
がない。よって、メモリセルの占有面積を低減することができるので、半導体装置の高集
積化を図り、単位面積あたりの記憶容量を増加させることができる。
【００９５】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
【００９６】
（実施の形態２）
本実施の形態では、開示する発明の一態様に係る半導体装置の構成およびその作製方法に
ついて、図６乃至図１２を参照して説明する。
【００９７】
〈半導体装置の断面構成および平面構成〉
図６は、図２の回路図で示した半導体装置の、メモリセル１９０および選択トランジスタ
１８０の構成の一例である。図６（Ａ）には、半導体装置の断面を、図６（Ｂ）には、半
導体装置の平面を、それぞれ示す。ここで、図６（Ａ）は、図６（Ｂ）のＡ１−Ａ２にお
ける断面に相当する。また、図６（Ｂ）において、Ａ１−Ａ２に平行な方向が図２の回路
図における列方向であり、Ａ１−Ａ２に垂直な方向が図２の回路図における行方向である
。図６（Ａ）および図６（Ｂ）に示される半導体装置は、下部に第１の半導体材料を用い
たトランジスタ１６０、選択トランジスタ１８０を有し、上部に第２の半導体材料を用い
たトランジスタ１６２を有するものである。なお、図６では、第１行目のトランジスタ１
６０およびトランジスタ１６２を表示しているが、図２の回路図に示すように、第１行目
から第ｍ行目までトランジスタ１６０とトランジスタ１６２は、ソース電極（ソース領域
）とドレイン電極（ドレイン領域）が直列に接続されている。
【００９８】
ここで、第１の半導体材料と第２の半導体材料とは異なる材料とすることが望ましい。例
えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコンなど）とし、第２の
半導体材料を酸化物半導体とすることができる。単結晶シリコンなどの酸化物半導体以外
の材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いた
トランジスタは、その特性により長時間の電荷保持を可能とする。
【００９９】
なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明す
るが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、開示
する発明の技術的な本質は、情報を保持するために酸化物半導体のようなオフ電流を十分
に低減することが可能な半導体材料をトランジスタ１６２に用いる点にあるから、半導体
装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示す
ものに限定する必要はない。
【０１００】
図６におけるトランジスタ１６０は、半導体材料（例えば、シリコンなど）を含む基板１
００に設けられたチャネル形成領域１１６ａと、チャネル形成領域１１６ａを挟むように
設けられた不純物領域１２０ａおよび不純物領域１２０ｂと、不純物領域１２０ａおよび
不純物領域１２０ｂに接する金属化合物領域１２４ａおよび金属化合物領域１２４ｂと、
チャネル形成領域１１６ａ上に設けられたゲート絶縁層１０８ａと、ゲート絶縁層１０８
ａ上に設けられたゲート電極１１０ａと、を有する。なお、図において、明示的にはソー
ス電極やドレイン電極を有しない場合があるが、便宜上、このような状態を含めてトラン
ジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、
ソース領域やドレイン領域を含めてソース電極やドレイン電極と表現することがある。つ
まり、本明細書において、ソース電極との記載にはソース領域が、ドレイン電極との記載
にはドレイン領域が、含まれうる。
【０１０１】
なお、本明細書中において、不純物領域１２０ａ、不純物領域１２０ｂおよび後述する不
純物領域１２０ｃをまとめて、不純物領域１２０と記載する場合がある。また、本明細書
中において、金属化合物領域１２４ａ、金属化合物領域１２４ｂ、および後述する金属化
合物領域１２４ｃをまとめて、金属化合物領域１２４と記載する場合がある。
【０１０２】
ここで、トランジスタ１６０は、ソース領域またはドレイン領域として機能する不純物領
域１２０および金属化合物領域１２４を共有して、第１行目から第ｍ行目まで直列に接続
される。つまり、第ｌ−１行目（ｌは２以上ｍ以下の自然数）のトランジスタ１６０のソ
ース領域として機能する不純物領域１２０および金属化合物領域１２４は、第ｌ行目のト
ランジスタ１６０のドレイン領域として機能することになる。このように、メモリセル１
９０のトランジスタ１６０を直列に接続することによって、各メモリセル１９０間でトラ
ンジスタ１６０のソース領域およびドレイン領域を共有することができる。つまり、各メ
モリセル１９０において、トランジスタ１６０のソース領域またはドレイン領域の一方を
、開口部を設けて、配線１５８に別途接続する必要がない。よって、トランジスタ１６０
の平面レイアウトにおいて、配線１５８と接続するための開口部を設ける必要がないので
、後述するトランジスタ１６２の平面レイアウトに容易に重ねることができ、メモリセル
１９０の占有面積の低減を図ることができる。
【０１０３】
また、第１行目のトランジスタ１６０は、選択トランジスタ１８０を介してビット線と電
気的に接続されるので、第１行目のトランジスタ１６０のドレイン領域として機能する、
不純物領域１２０ｂおよび金属化合物領域１２４ｂは、選択トランジスタ１８０のソース
領域として機能する。ここで、選択トランジスタ１８０は、上述のトランジスタ１６０と
同様の構成とすることができる。つまり、選択トランジスタ１８０は、半導体材料（例え
ば、シリコンなど）を含む基板１００に設けられたチャネル形成領域１１６ｂと、チャネ
ル形成領域１１６ｂを挟むように設けられた不純物領域１２０ｂおよび不純物領域１２０
ｃと、不純物領域１２０ｂおよび不純物領域１２０ｃに接する金属化合物領域１２４ｂお
よび金属化合物領域１２４ｃと、チャネル形成領域１１６ｂ上に設けられたゲート絶縁層
１０８ｂと、ゲート絶縁層１０８ｂ上に設けられたゲート電極１１０ｂと、を有する。な
お、選択トランジスタ１８０のゲート電極１１０ｂは、図２に示す回路図における、選択
線Ｇとして機能する。
【０１０４】
なお、本明細書中において、チャネル形成領域１１６ａおよびチャネル形成領域１１６ｂ
をまとめて、チャネル形成領域１１６と記載する場合がある。また、本明細書中において
、ゲート絶縁層１０８ａおよびゲート絶縁層１０８ｂをまとめて、ゲート絶縁層１０８と
記載する場合がある。また、本明細書中において、ゲート電極１１０ａおよびゲート電極
１１０ｂをまとめて、ゲート電極１１０と記載する場合がある。
【０１０５】
また、基板１００上にはトランジスタ１６０および選択トランジスタ１８０を囲むように
素子分離絶縁層１０６が設けられており、トランジスタ１６０および選択トランジスタ１
８０上に、ゲート電極１１０の上面を露出させるように絶縁層１２８が設けられている。
なお、高集積化を実現するためには、図６に示すようにトランジスタ１６０がサイドウォ
ール絶縁層を有しない構成とすることが望ましい。一方で、トランジスタ１６０の特性を
重視する場合には、ゲート電極１１０の側面にサイドウォール絶縁層を設け、不純物濃度
が異なる領域を含む不純物領域１２０を設けても良い。
【０１０６】
ここで、絶縁層１２８は、平坦性の良好な表面を有しているのが好ましく、例えば、絶縁
層１２８の表面は、二乗平均平方根（ＲＭＳ）粗さを１ｎｍ以下とすることが好ましい。
【０１０７】
図６におけるトランジスタ１６２は、絶縁層１２８上に形成された絶縁層１４０に埋め込
まれたソース電極１４２ａおよびドレイン電極１４２ｂと、絶縁層１４０、ソース電極１
４２ａおよびドレイン電極１４２ｂの一部と接する酸化物半導体層１４４と、酸化物半導
体層１４４を覆うゲート絶縁層１４６と、ゲート絶縁層１４６上に酸化物半導体層１４４
と重畳するように設けられたゲート電極１４８と、を有する。なお、ゲート電極１４８は
、図２に示す回路図における、信号線Ｓとして機能する。
【０１０８】
ここで、酸化物半導体層１４４は水素などの不純物が十分に除去されることにより、また
は、十分な酸素が供給されることにより、高純度化されたものであることが望ましい。具
体的には、例えば、酸化物半導体層１４４の水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３
以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａ
ｔｏｍｓ／ｃｍ３以下とする。なお、上述の酸化物半導体層１４４中の水素濃度は、二次
イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏ
ｍｅｔｒｙ）で測定されるものである。このように、水素濃度が十分に低減されて高純度
化され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が
低減された酸化物半導体層１４４では、水素等のドナーに起因するキャリア密度が１×１
０１２／ｃｍ３未満、望ましくは、１×１０１１／ｃｍ３未満、より望ましくは１．４５
×１０１０／ｃｍ３未満となる。また、例えば、室温（２５℃）でのオフ電流（ここでは
、単位チャネル幅（１μｍ）あたりの値）は１００ｚＡ（１ｚＡ（ゼプトアンペア）は１
×１０−２１Ａ）以下、望ましくは１０ｚＡ以下となる。このように、ｉ型化（真性化）
または実質的にｉ型化された酸化物半導体を用いることで、極めて優れたオフ電流特性の
トランジスタ１６２を得ることができる。
【０１０９】
また、絶縁層１４０の表面であって酸化物半導体層１４４と接する領域は、その二乗平均
平方根（ＲＭＳ）粗さを１ｎｍ以下とすることが好ましい。このように、二乗平均平方根
（ＲＭＳ）粗さが１ｎｍ以下という極めて平坦な領域にトランジスタ１６２のチャネル形
成領域を設けることにより、トランジスタ１６２が微細化される状況においても、短チャ
ネル効果などの不具合を防止し、良好な特性を有するトランジスタ１６２を提供すること
が可能である。
【０１１０】
また、トランジスタ１６２は、ソース電極１４２ａおよびドレイン電極１４２ｂをお互い
に共有して、第１行目から第ｍ行目まで直列に接続される。つまり、第ｌ−１行目（ｌは
２以上ｍ以下の自然数）のトランジスタ１６２のソース電極１４２ａと、第ｌ行目のトラ
ンジスタ１６２のドレイン電極１４２ｂとは、同一の導電層で形成されることになる。
【０１１１】
このように、メモリセル１９０のトランジスタ１６２を直列に接続することによって、各
メモリセル１９０間でトランジスタ１６２のソース電極１４２ａおよびドレイン電極１４
２ｂをお互いに接続させることができる。これにより、メモリセル１９０の平面レイアウ
トには、トランジスタ１６２のソース電極１４２ａまたはドレイン電極１４２ｂの一方の
みが含まれることになる。つまり、メモリセル１９０の平面レイアウトの列方向の長さを
、ゲート電極１４８の最小限の配線幅と配線間隔の長さ程度まで小さくすることができる
。
【０１１２】
それに対して、メモリセル１９０のトランジスタ１６２を並列に接続し、各メモリセル１
９０においてトランジスタ１６２のソース電極１４２ａおよびドレイン電極１４２ｂを個
別に設ける場合は、各メモリセル１９０において、トランジスタ１６２のソース電極１４
２ａまたはドレイン電極１４２ｂの一方を、開口部を設けて、配線１５８などの配線に別
途接続する必要がある。よって、メモリセル１９０の平面レイアウトには、トランジスタ
１６２のソース電極１４２ａ及びドレイン電極１４２ｂの両方と、配線と接続するための
開口部とが含まれることになる。
【０１１３】
よって、メモリセル１９０の平面レイアウトを図６に示すような構成にすることにより、
メモリセル１９０の占有面積を低減することができる。例えば、最小加工寸法をＦとして
、メモリセル１９０の占有面積を４Ｆ２〜１２Ｆ２とすることが可能である。以上より、
半導体装置の高集積化を図り、単位面積あたりの記憶容量を増加させることができる。
【０１１４】
図６における容量素子１６４は、ソース電極１４２ａ、酸化物半導体層１４４、ゲート絶
縁層１４６、ゲート絶縁層１４６上の絶縁層１５０および電極１５２、で構成される。す
なわち、ソース電極１４２ａは、容量素子１６４の一方の電極として機能し、電極１５２
は、容量素子１６４の他方の電極として機能することになる。なお、容量素子１６４は、
ゲート絶縁層１４６を含まない構成としてもよい。このような構成とすることにより、容
量素子１６４の誘電体層は、酸化物半導体層１４４と絶縁層１５０で構成されることにな
るので、誘電体層の膜厚が低減され、容量素子１６４の静電容量を増加させることができ
る。
【０１１５】
ここで、第ｌ−１行目（ｌは２以上ｍ以下の自然数）の容量素子１６４の一方の電極は、
第ｌ−１行目のトランジスタ１６２のソース電極１４２ａなので、容量素子１６４の平面
レイアウトは、トランジスタ１６２の平面レイアウトに容易に重ねることができ、メモリ
セル１９０の占有面積の低減を図ることができる。また、電極１５２を絶縁層１５０上に
形成することで、隣り合うメモリセル１９０のゲート電極１４８を最小限の配線間隔で形
成し、且つ隣り合うメモリセル１９０のゲート電極１４８の間に電極１５２を形成するこ
とができる。これにより、メモリセル１９０の占有面積の低減を図ることができる。なお
、電極１５２は、図２に示す回路図における、ワード線ＷＬとして機能する。
【０１１６】
トランジスタ１６２の上には、絶縁層１５０が設けられており、絶縁層１５０および容量
素子１６４の電極１５２上には絶縁層１５４が設けられている。そして、ゲート絶縁層１
４６、絶縁層１５０、絶縁層１５４などに形成された開口には、電極１５６ａが設けられ
、絶縁層１５４上には電極１５６ａと接続する配線１５８が形成される。また、ゲート絶
縁層１４６、絶縁層１５０、絶縁層１５４などに形成された開口に設けられた電極１５６
ｂと、絶縁層１４０に埋め込まれた電極１４２ｃと、絶縁層１２８に埋め込まれた電極１
２６と、を介して配線１５８と選択トランジスタ１８０のドレイン領域として機能する金
属化合物領域１２４ｃとが電気的に接続される。ここで、配線１５８は、図２に示す回路
における、ビット線ＢＬとして機能する。
【０１１７】
以上のような構成とすることにより、トランジスタ１６０、トランジスタ１６２および容
量素子１６４からなる、メモリセル１９０の平面レイアウトの大きさを低減することがで
きる。メモリセル１９０の平面レイアウトは、行方向の長さを、ビット線ＢＬとして機能
する配線１５８の最小限の配線幅と配線間隔の長さ程度まで小さくすることができ、列方
向の長さは、ゲート電極１４８の最小限の配線幅と配線間隔の長さ程度まで小さくするこ
とができる。このような平面レイアウトを採用することにより、図２に示す回路の高集積
化を図ることができ、例えば、最小加工寸法をＦとして、メモリセルの占有面積を４Ｆ２
〜１２Ｆ２とすることが可能である。よって、半導体装置の単位面積あたりの記憶容量を
増加させることができる。
【０１１８】
なお、開示する発明に係る半導体装置の構成は、図６に示されるものに限定されない。開
示する発明の一態様の技術的思想は、酸化物半導体と、酸化物半導体以外の材料と、を用
いた積層構造を形成する点にあるから、電極の接続関係等の詳細については、適宜変更す
ることができる。
【０１１９】
例えば、図３に示すように、選択線Ｇ＿１および選択トランジスタ１８０、または、選択
線Ｇ＿２および選択トランジスタ１８２の一組を省略し、上記選択線Ｇ＿２に相当する選
択線Ｇと、選択トランジスタ１８２と、だけを設ける構成とする場合、ビット線ＢＬと第
１行目のメモリセル１９０の接続部分の構成の一例を、図７に示す。図７（Ａ）には、半
導体装置の断面を、図７（Ｂ）には、半導体装置の平面を、それぞれ示す。ここで、図７
（Ａ）は、図７（Ｂ）のＢ１−Ｂ２における断面に相当する。
【０１２０】
図７に示す半導体装置と図６に示す半導体装置との相違点の一は、選択トランジスタ１８
０が設けられているか否かである。よって、図７に示す半導体装置の詳細については、図
６に示す半導体装置を参酌することができる。なお、図７に示す半導体装置の、図６に示
す半導体装置と共通する部分については、同一の符号を用いている。
【０１２１】
ただし、図６に示す半導体装置とは異なり、配線１５８とトランジスタ１６０のドレイン
領域として機能する金属化合物領域１２４ｂとは、ゲート絶縁層１４６、絶縁層１５０、
絶縁層１５４に形成された開口に設けられた電極１５６ａと、絶縁層１４０に埋め込まれ
たドレイン電極１４２ｂと、絶縁層１２８に埋め込まれた電極１２６と、を介して電気的
に接続される。
【０１２２】
また、図６に示す半導体装置は、絶縁層１４０および、絶縁層１４０中に埋め込まれたソ
ース電極１４２ａ、ドレイン電極１４２ｂ上に酸化物半導体層１４４を設ける構成の半導
体装置としたが、図８（Ａ）に示すように、絶縁層１４０および、絶縁層１４０中に埋め
込まれたソース電極１４２ａ、ドレイン電極１４２ｂを設けず、ゲート電極１１０ａおよ
び絶縁層１２８上に直接酸化物半導体層１４４を設けるような構成としても良い。ここで
、図８（Ａ）には、半導体装置の断面図を示す。図８（Ａ）に示す半導体装置と図６に示
す半導体装置の主な相違点は、上述の絶縁層１４０、ソース電極１４２ａおよびドレイン
電極１４２ｂの有無である。なお、図８（Ａ）に示す半導体装置の、図６に示す半導体装
置と共通する部分については、同一の符号を用いている。
【０１２３】
ここで、図８（Ａ）に示す半導体装置においては、ゲート電極１１０ａがトランジスタ１
６２のソース電極またはドレイン電極として機能するということもできる。つまり、第ｌ
−１行目（ｌは２以上ｍ以下の自然数）のトランジスタ１６０のゲート電極１１０ａと、
第ｌ−１行目のトランジスタ１６２のソース電極と、第ｌ行目のトランジスタ１６２のド
レイン電極とは、同一の導電層で形成されることになる。図６に示す半導体装置において
、コンタクトの都合上、ソース電極１４２ａよりゲート電極１１０ａの方が列方向の長さ
が小さくなるので、ソース電極１４２ａを設けない構造の図８（Ａ）に示す半導体装置は
、さらにメモリセル１９０の占有面積の縮小を図ることができる。
【０１２４】
また、図８（Ａ）に示す半導体装置においては、電極１５６ａと酸化物半導体層１４４と
の間に電極１５９ａを設けて、配線１５８と酸化物半導体層１４４とを電気的に接続する
のが好ましい。このようにすることで、配線１５８と酸化物半導体層１４４とのコンタク
トを容易且つ確実にとることができる。また、同様に、電極１５６ｂと電極１２６との間
に電極１５９ｂを設けて、配線１５８と選択トランジスタ１８０の金属化合物領域１２４
ｃとを電気的に接続してもよい。なお、電極１５９ａおよび電極１５９ｂは、電極１５２
と同時に形成することができる。
【０１２５】
また、図８（Ｂ）に示すように、ＳＯＩ基板上にトランジスタ１６０および選択トランジ
スタ１８０を形成するような構成としても良い。ここで、図８（Ｂ）には、半導体装置の
断面図を示す。図８（Ｂ）に示す半導体装置と図６に示す半導体装置の相違点の一は、ト
ランジスタ１６０および選択トランジスタ１８０のチャネル形成領域１１６および不純物
領域１２０がＳＯＩ基板に設けられた半導体層で構成されている点である。なお、図８（
Ｂ）に示す半導体装置の、図６に示す半導体装置と共通する部分については、同一の符号
を用いている。また、一般に「ＳＯＩ基板」は、絶縁表面上にシリコン半導体層が設けら
れた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の材料から
なる半導体層が設けられた構成の基板も含む概念として用いる。つまり、「ＳＯＩ基板」
が有する半導体層は、シリコン半導体層に限定されない。また、ＳＯＩ基板には、ガラス
基板などの絶縁基板上に絶縁層を介して半導体層が設けられた構成のものが含まれるもの
とする。
【０１２６】
図８（Ｂ）に示すＳＯＩ基板は、ベース基板１７０と、ベース基板１７０上に形成された
窒素含有層１７２と、窒素含有層１７２上に形成された酸化膜１７４と、酸化膜１７４上
に形成された半導体層からなる。該半導体層は、トランジスタ１６０および選択トランジ
スタ１８０のチャネル形成領域１１６および不純物領域１２０を構成する。
【０１２７】
ここで、ベース基板１７０としては、絶縁体でなる基板を用いることができる。具体的に
は、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラス
のような電子工業用に使われる各種ガラス基板、石英基板、セラミック基板、サファイア
基板が挙げられる。また、窒化シリコンと酸化アルミニウムを主成分とした熱膨張係数が
シリコンに近いセラミック基板を用いてもよい。
【０１２８】
また、窒素含有層１７２としては、窒化シリコン膜（ＳｉＮｘ）や窒化酸化シリコン膜（
ＳｉＮｘＯｙ）（ｘ＞ｙ）等の窒素を含有する絶縁膜を含む層を用いることができる。ま
た、酸化膜１７４は、酸化シリコン膜、酸化窒化シリコン膜等を単層で、または積層させ
て形成することができる。
【０１２９】
また、チャネル形成領域１１６および不純物領域１２０を構成する半導体層としては、単
結晶シリコン基板、単結晶ゲルマニウム基板、単結晶シリコンゲルマニウム基板など、第
１４族元素でなる単結晶半導体基板を用いて形成された、膜厚が１０ｎｍ以上５００ｎｍ
以下、好ましくは５０ｎｍ以上２００ｎｍ以下の半導体層とすればよい。
【０１３０】
また、図６に示す半導体装置は、ソース電極１４２ａおよびドレイン電極１４２ｂを絶縁
層１４０中に埋め込む構成としたが、図８（Ｂ）に示すように、ソース電極１４２ａおよ
びドレイン電極１４２ｂを絶縁層中に埋め込むことなく、ゲート電極１１０および絶縁層
１２８上に設ける構成としても良い。ここで、ソース電極１４２ａおよびドレイン電極１
４２ｂの端部は、テーパー形状であることが好ましい。ソース電極１４２ａ、ドレイン電
極１４２ｂの端部をテーパー形状とすることにより、酸化物半導体層１４４の被覆性を向
上し、段切れを防止することができるためである。ここで、テーパー角は、例えば、３０
°以上６０°以下とする。なお、テーパー角とは、テーパー形状を有する層（例えば、ソ
ース電極１４２ａ）を、その断面（基板の表面と直交する面）に垂直な方向から観察した
際に、当該層の側面と底面がなす傾斜角を示す。
【０１３１】
また、図８（Ｃ）に示すように、容量素子１６４の他方の電極として、ゲート電極１４８
と同一の導電層からなる電極１５３を形成するような構成としても良い。ここで、図８（
Ｃ）には、半導体装置の断面図を示す。図８（Ｃ）に示す半導体装置と図８（Ｂ）に示す
半導体装置の相違点の一は、容量素子１６４の他方の電極がゲート電極１４８と同一の導
電層からなる電極１５３を用いて構成されている点である。なお、図８（Ｃ）に示す半導
体装置の、図８（Ｂ）に示す半導体装置と共通する部分については、同一の符号を用いて
いる。
【０１３２】
電極１５３はゲート電極１４８と同時に形成することができるので、図６、図８（Ａ）お
よび図８（Ｂ）に示すようにゲート電極１４８とは異なる導電膜を用いて電極１５２を形
成した場合と比較して、半導体装置の作製工程の簡略化を図り、半導体装置の製造コスト
低減を図ることができる。
【０１３３】
またこのような構成としても、隣り合うメモリセルにおいて、酸化物半導体を用いたトラ
ンジスタのソース電極またはドレイン電極をお互いに接続させることができる。つまり、
各メモリセルにおいて、酸化物半導体を用いたトランジスタのソース電極またはドレイン
電極の一方を、開口部を設けて、配線に別途接続する必要がない。よって、メモリセルの
占有面積を低減することができるので、半導体装置の高集積化を図り、単位面積あたりの
記憶容量を増加させることができる。
【０１３４】
また、図８（Ｂ）に示す半導体装置は、酸化物半導体層１４４がソース電極１４２ａおよ
びドレイン電極１４２ｂの側面および上面の一部と接するような構成としたが、開示する
発明はこれに限られるものではない。例えば、図８（Ｃ）に示すように、ソース電極１４
２ａおよびドレイン電極１４２ｂが酸化物半導体層１４４の側面および上面の一部と接す
るような構成としてもよい。
【０１３５】
〈半導体装置の作製方法〉
次に、上記半導体装置の作製方法の一例について説明する。以下では、はじめに下部のト
ランジスタ１６０および選択トランジスタ１８０の作製方法について図９および図１０を
参照して説明し、その後、上部のトランジスタ１６２および容量素子１６４の作製方法に
ついて図１１および図１２を参照して説明する。
【０１３６】
〈下部のトランジスタの作製方法〉
まず、半導体材料を含む基板１００を用意する（図９（Ａ）参照）。半導体材料を含む基
板１００としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板
、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することができ
る。ここでは、半導体材料を含む基板１００として、単結晶シリコン基板を用いる場合の
一例について示すものとする。
【０１３７】
半導体材料を含む基板１００として、特に、シリコンなどの単結晶半導体基板を用いる場
合には、半導体装置の読み出し動作を高速化することができるため好適である。
【０１３８】
なお、トランジスタのしきい値電圧を制御するために、後にトランジスタ１６０のチャネ
ル形成領域１１６ａおよび選択トランジスタ１８０のチャネル形成領域１１６ｂとなる領
域に、不純物元素を添加しても良い。ここでは、トランジスタ１６０および選択トランジ
スタ１８０のしきい値電圧が正となるように導電性を付与する不純物元素を添加する。半
導体材料がシリコンの場合、該導電性を付与する不純物には、例えば、硼素、アルミニウ
ム、ガリウムなどがある。なお、不純物元素の添加後には、加熱処理を行い、不純物元素
の活性化や不純物元素の添加時に生じる欠陥の改善等を図るのが望ましい。
【０１３９】
基板１００上には、素子分離絶縁層を形成するためのマスクとなる保護層１０２を形成す
る（図９（Ａ）参照）。保護層１０２としては、例えば、酸化シリコンや窒化シリコン、
酸窒化シリコンなどを材料とする絶縁層を用いることができる。
【０１４０】
次に、上記の保護層１０２をマスクとしてエッチングを行い、保護層１０２に覆われてい
ない領域（露出している領域）の、基板１００の一部を除去する。これにより他の半導体
領域と分離された半導体領域１０４が形成される（図９（Ｂ）参照）。当該エッチングに
は、ドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。
エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することが
できる。
【０１４１】
次に、基板１００を覆うように絶縁層を形成し、半導体領域１０４に重畳する領域の絶縁
層を選択的に除去することで、素子分離絶縁層１０６を形成する（図９（Ｃ）参照）。当
該絶縁層は、酸化シリコンや窒化シリコン、酸窒化シリコンなどを用いて形成される。絶
縁層の除去方法としては、ＣＭＰ（化学的機械的研磨）処理などの研磨処理やエッチング
処理などがあるが、そのいずれを用いても良い。なお、半導体領域１０４の形成後、また
は、素子分離絶縁層１０６の形成後には、上記保護層１０２を除去する。
【０１４２】
次に、半導体領域１０４の表面に絶縁層を形成し、当該絶縁層上に導電材料を含む層を形
成する。
【０１４３】
絶縁層は後のゲート絶縁層となるものであり、例えば、半導体領域１０４表面の熱処理（
熱酸化処理や熱窒化処理など）によって形成することができる。熱処理に代えて、高密度
プラズマ処理を適用しても良い。高密度プラズマ処理は、例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘ
ｅなどの希ガス、酸素、酸化窒素、アンモニア、窒素、水素などの混合ガスを用いて行う
ことができる。もちろん、ＣＶＤ法やスパッタリング法等を用いて絶縁層を形成しても良
い。当該絶縁層は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸
化アルミニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘ
Ｏｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（
ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞
０、ｙ＞０））等を含む単層構造または積層構造とすることが望ましい。また、絶縁層の
厚さは、例えば、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とす
ることができる。
【０１４４】
導電材料を含む層は、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料
を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導電
材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、ＣＶＤ法、スパッ
タリング法、スピンコート法などの各種成膜方法を用いることができる。なお、本実施の
形態では、導電材料を含む層を、金属材料を用いて形成する場合の一例について示すもの
とする。
【０１４５】
その後、絶縁層および導電材料を含む層を選択的にエッチングして、ゲート絶縁層１０８
（ゲート絶縁層１０８ａ、ゲート絶縁層１０８ｂ）およびゲート電極１１０（ゲート電極
１１０ａ、ゲート電極１１０ｂ）を形成する（図９（Ｃ）参照）。
【０１４６】
次に、半導体領域１０４にリン（Ｐ）やヒ素（Ａｓ）などを添加して、チャネル形成領域
１１６（チャネル形成領域１１６ａ、チャネル形成領域１１６ｂ）および不純物領域１２
０（不純物領域１２０ａ、不純物領域１２０ｂ、不純物領域１２０ｃ）を形成する（図９
（Ｄ）参照）。なお、ここではｎ型トランジスタを形成するためにリンやヒ素を添加して
いるが、ｐ型トランジスタを形成する場合には、硼素（Ｂ）やアルミニウム（Ａｌ）など
の不純物元素を添加すればよい。ここで、添加する不純物の濃度は適宜設定することがで
きるが、半導体素子が高度に微細化される場合には、その濃度を高くすることが望ましい
。
【０１４７】
なお、ゲート電極１１０の周囲にサイドウォール絶縁層を形成して、不純物元素が異なる
濃度で添加された不純物領域を形成しても良い。
【０１４８】
次に、ゲート電極１１０、不純物領域１２０等を覆うように金属層１２２を形成する（図
１０（Ａ）参照）。当該金属層１２２は、真空蒸着法やスパッタリング法、スピンコート
法などの各種成膜方法を用いて形成することができる。金属層１２２は、半導体領域１０
４を構成する半導体材料と反応することによって低抵抗な金属化合物となる金属材料を用
いて形成することが望ましい。このような金属材料としては、例えば、チタン、タンタル
、タングステン、ニッケル、コバルト、白金等がある。
【０１４９】
次に、熱処理を施して、上記金属層１２２と半導体材料とを反応させる。これにより、不
純物領域１２０（不純物領域１２０ａ、不純物領域１２０ｂ、不純物領域１２０ｃ）に接
する金属化合物領域１２４（金属化合物領域１２４ａ、金属化合物領域１２４ｂ、金属化
合物領域１２４ｃ）が形成される（図１０（Ａ）参照）。なお、ゲート電極１１０として
多結晶シリコンなどを用いる場合には、ゲート電極１１０の金属層１２２と接触する部分
にも、金属化合物領域が形成されることになる。
【０１５０】
上記熱処理としては、例えば、フラッシュランプの照射による熱処理を用いることができ
る。もちろん、その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反応
の制御性を向上させるためには、ごく短時間の熱処理を実現できる方法を用いることが望
ましい。なお、上記の金属化合物領域は、金属材料と半導体材料との反応により形成され
るものであり、十分に導電性が高められた領域である。当該金属化合物領域を形成するこ
とで、電気抵抗を十分に低減し、素子特性を向上させることができる。なお、金属化合物
領域１２４を形成した後には、金属層１２２は除去する。
【０１５１】
次に、選択トランジスタ１８０の金属化合物領域１２４ｃ上に接するように電極１２６を
形成する（図１０（Ｂ）参照）。電極１２６は、スパッタ法をはじめとするＰＶＤ法や、
プラズマＣＶＤ法などのＣＶＤ法を用いて導電層を形成した後、当該導電層をパターニン
グすることによって形成される。また、導電層の材料としては、アルミニウム、クロム、
銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を
成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリ
リウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用
いてもよい。詳細は、後述するソース電極１４２ａ、ドレイン電極１４２ｂなどと同様で
ある。
【０１５２】
以上により、半導体材料を含む基板１００を用いたトランジスタ１６０および選択トラン
ジスタ１８０が形成される（図１０（Ｂ）参照）。このようなトランジスタ１６０は、高
速動作が可能であるという特徴を有する。このため、当該トランジスタを読み出し用のト
ランジスタとして用いることで、情報の読み出しを高速に行うことができる。
【０１５３】
次に、上述の工程により形成された各構成を覆うように、絶縁層１２８を形成する（図１
０（Ｃ）参照）。絶縁層１２８は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化
アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。特に、絶縁層
１２８に誘電率の低い（ｌｏｗ−ｋ）材料を用いることで、各種電極や配線の重なりに起
因する容量を十分に低減することが可能になるため好ましい。なお、絶縁層１２８には、
これらの材料を用いた多孔質の絶縁層を適用しても良い。多孔質の絶縁層では、密度の高
い絶縁層と比較して誘電率が低下するため、電極や配線に起因する容量をさらに低減する
ことが可能である。また、絶縁層１２８は、ポリイミド、アクリル等の有機絶縁材料を用
いて形成することも可能である。なお、ここでは、絶縁層１２８を単層構造としているが
、開示する発明の一態様はこれに限定されない。絶縁層１２８を２層以上の積層構造とし
ても良い。
【０１５４】
その後、トランジスタ１６２および容量素子１６４の形成前の処理として、絶縁層１２８
にＣＭＰ処理を施して、ゲート電極１１０ａ、ゲート電極１１０ｂおよび電極１２６の上
面を露出させる（図１０（Ｄ）参照）。ゲート電極１１０の上面を露出させる処理として
は、ＣＭＰ処理の他にエッチング処理などを適用することも可能であるが、トランジスタ
１６２の特性を向上させるために、絶縁層１２８の表面は可能な限り平坦にしておくこと
が望ましく、例えば、絶縁層１２８の表面は、二乗平均平方根（ＲＭＳ）粗さを１ｎｍ以
下とすることが好ましい。
【０１５５】
なお、上記の各工程の前後には、さらに電極や配線、半導体層、絶縁層などを形成する工
程を含んでいても良い。例えば、配線の構造として、絶縁層および導電層の積層構造でな
る多層配線構造を採用して、高度に集積化した半導体装置を実現することも可能である。
【０１５６】
〈上部のトランジスタの作製方法〉
次に、ゲート電極１１０、電極１２６、絶縁層１２８などの上に導電層を形成し、該導電
層を選択的にエッチングして、ソース電極１４２ａ、ドレイン電極１４２ｂ、電極１４２
ｃを形成する（図１１（Ａ）参照）。
【０１５７】
導電層は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用
いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、
タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分
とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウ
ム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いて
もよい。
【０１５８】
導電層は、単層構造であっても良いし、２層以上の積層構造としてもよい。例えば、チタ
ン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウ
ム膜上にチタン膜が積層された２層構造、窒化チタン膜上にチタン膜が積層された２層構
造、チタン膜とアルミニウム膜とチタン膜とが積層された３層構造などが挙げられる。な
お、導電層を、チタン膜や窒化チタン膜の単層構造とする場合には、テーパー形状を有す
るソース電極１４２ａ、ドレイン電極１４２ｂおよび電極１４２ｃへの加工が容易である
というメリットがある。
【０１５９】
また、導電層は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物とし
ては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化
インジウム酸化スズ合金（Ｉｎ２Ｏ３−ＳｎＯ２、ＩＴＯと略記する場合がある）、酸化
インジウム酸化亜鉛合金（Ｉｎ２Ｏ３−ＺｎＯ）、または、これらの金属酸化物材料にシ
リコン若しくは酸化シリコンを含有させたものを用いることができる。
【０１６０】
なお、導電層のエッチングは、ドライエッチング、ウェットエッチングのいずれを用いて
行っても良いが、微細化のためには、制御性の良いドライエッチングを用いるのが好適で
ある。また、形成されるソース電極１４２ａ、およびドレイン電極１４２ｂがテーパー形
状となるように行っても良い。テーパー角は、例えば、３０°以上６０°以下とすること
ができる。
【０１６１】
上部のトランジスタ１６２のチャネル長（Ｌ）は、ソース電極１４２ａ、およびドレイン
電極１４２ｂの上端部の間隔によって決定される。なお、チャネル長（Ｌ）が２５ｎｍ未
満のトランジスタを形成する場合に用いるマスク形成の露光を行う際には、数ｎｍ〜数１
０ｎｍと波長の短い超紫外線（Ｅｘｔｒｅｍｅ  Ｕｌｔｒａｖｉｏｌｅｔ）を用いるのが
望ましい。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成さ
れるトランジスタのチャネル長（Ｌ）を、２μｍ未満、好ましくは１０ｎｍ以上３５０ｎ
ｍ（０．３５μｍ）以下とすることも可能であり、回路の動作速度を高めることが可能で
ある。
【０１６２】
なお、絶縁層１２８の上には、下地として機能する絶縁層を設けても良い。当該絶縁層は
、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。
【０１６３】
次に、ソース電極１４２ａ、ドレイン電極１４２ｂおよび電極１４２ｃを覆うように絶縁
層１４０を形成した後、ソース電極１４２ａ、ドレイン電極１４２ｂおよび電極１４２ｃ
が露出されるように、ＣＭＰ（化学的機械的研磨）処理によって絶縁層１４０を平坦化す
る（図１１（Ａ）参照）。
【０１６４】
絶縁層１４０は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化アルミニウム等の
無機絶縁材料を含む材料を用いて形成することができる。絶縁層１４０には、後に酸化物
半導体層１４４が接することになるので、特に、酸化シリコンを用いたものにするのが好
適である。絶縁層１４０の形成方法に特に限定はないが、酸化物半導体層１４４と接する
ことを考慮すれば、水素が十分に低減された方法によって形成するのが望ましい。このよ
うな方法としては、例えば、スパッタ法がある。もちろん、プラズマＣＶＤ法をはじめと
する他の成膜法を用いても良い。
【０１６５】
またＣＭＰ（化学的機械的研磨）処理は、ソース電極１４２ａ、ドレイン電極１４２ｂお
よび電極１４２ｃの表面の少なくとも一部が露出する条件で行う。また、当該ＣＭＰ処理
は、絶縁層１４０表面の二乗平均平方根（ＲＭＳ）粗さが１ｎｍ以下（好ましくは０．５
ｎｍ以下）となる条件で行うのが好ましい。このような条件でＣＭＰ処理を行うことによ
り、後に酸化物半導体層１４４が形成される表面の平坦性を向上させ、トランジスタ１６
２の特性を向上させることができる。
【０１６６】
なお、ＣＭＰ処理は、１回のみ行ってもよいし、複数回行ってもよい。複数回に分けてＣ
ＭＰ処理を行う場合は、高い研磨レートの一次研磨を行った後、低い研磨レートの仕上げ
研磨を行うのが好ましい。このように研磨レートの異なる研磨を組み合わせることによっ
て、絶縁層１４０の表面の平坦性をさらに向上させることができる。
【０１６７】
次に、ソース電極１４２ａの上面、ドレイン電極１４２ｂの上面、および絶縁層１４０の
上面、の一部に接するように酸化物半導体層を形成した後、当該酸化物半導体層を選択的
にエッチングして酸化物半導体層１４４を形成する（図１１（Ｂ）参照）。
【０１６８】
酸化物半導体層１４４は、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系や、三
元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−
Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ
系や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系、Ｉｎ−Ｇａ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系
、Ａｌ−Ｚｎ−Ｏ系、Ｚｎ−Ｍｇ−Ｏ系、Ｓｎ−Ｍｇ−Ｏ系、Ｉｎ−Ｍｇ−Ｏ系や、単元
系金属酸化物であるＩｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系などを用いて形成することがで
きる。また、上記酸化物半導体にＩｎとＧａとＳｎとＺｎ以外の元素、例えばＳｉＯ２を
含ませてもよい。
【０１６９】
中でも、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料は、無電界時の抵抗が十分に高くオ
フ電流を十分に小さくすることが可能であり、また、電界効果移動度も高いため、半導体
装置に用いる半導体材料としては好適である。
【０１７０】
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料の代表例としては、ＩｎＧａＯ３（ＺｎＯ）
ｍ（ｍ＞０）で表記されるものがある。また、Ｇａに代えてＭの表記を用い、ＩｎＭＯ３
（ＺｎＯ）ｍ（ｍ＞０）のように表記される酸化物半導体材料がある。ここで、Ｍは、ガ
リウム（Ｇａ）、アルミニウム（Ａｌ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、マンガン（Ｍ
ｎ）、コバルト（Ｃｏ）などから選ばれた一の金属元素または複数の金属元素を示す。例
えば、Ｍとしては、Ｇａ、ＧａおよびＡｌ、ＧａおよびＦｅ、ＧａおよびＮｉ、Ｇａおよ
びＭｎ、ＧａおよびＣｏなどを適用することができる。なお、上述の組成は結晶構造から
導き出されるものであり、あくまでも一例に過ぎないことを付記する。
【０１７１】
酸化物半導体層１４４をスパッタ法で作製するためのターゲットとしては、Ｉｎ：Ｇａ：
Ｚｎ＝１：ｘ：ｙ（ｘは０以上、ｙは０．５以上５以下）の組成比で表されるものを用い
るのが好適である。例えば、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比
］（ｘ＝１、ｙ＝１）の組成比を有するターゲットなどを用いることができる。また、Ｉ
ｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］（ｘ＝１、ｙ＝０．５）の組
成比を有するターゲットや、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：４［ｍｏｌ数比
］（ｘ＝１、ｙ＝２）の組成比を有するターゲットや、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ
＝１：０：２［ｍｏｌ数比］（ｘ＝０、ｙ＝１）の組成比を有するターゲットを用いるこ
ともできる。
【０１７２】
また、酸化物半導体としてＩｎ−Ｚｎ−Ｏ系の材料を用いる場合、用いるターゲットの組
成比は、原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル数比に換算するとＩｎ２Ｏ３
：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル数比に
換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：Ｚｎ＝１
５：１〜１．５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１５：２〜３：４）と
する。例えば、Ｉｎ−Ｚｎ−Ｏ系酸化物半導体の形成に用いるターゲットは、原子数比が
Ｉｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。
【０１７３】
本実施の形態では、非晶質構造の酸化物半導体層１４４を、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の金
属酸化物ターゲットを用いるスパッタ法により形成することとする。また、その膜厚は、
１ｎｍ以上５０ｎｍ以下、好ましくは２ｎｍ以上２０ｎｍ以下、より好ましくは３ｎｍ以
上１５ｎｍ以下とする。
【０１７４】
金属酸化物ターゲット中の金属酸化物の相対密度は８０％以上、好ましくは９５％以上、
さらに好ましくは９９．９％以上である。相対密度の高い金属酸化物ターゲットを用いる
ことにより、緻密な構造の酸化物半導体層を形成することが可能である。
【０１７５】
酸化物半導体層１４４の形成雰囲気は、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲
気、または、希ガス（代表的にはアルゴン）と酸素との混合雰囲気とするのが好適である
。具体的には、例えば、水素、水、水酸基、水素化物などの不純物が、濃度１ｐｐｍ以下
（望ましくは濃度１０ｐｐｂ以下）にまで除去された高純度ガス雰囲気を用いるのが好適
である。
【０１７６】
酸化物半導体層１４４の形成の際には、例えば、減圧状態に保たれた処理室内に被処理物
を保持し、被処理物の温度が１００℃以上５５０℃未満、好ましくは２００℃以上４００
℃以下となるように被処理物を熱する。または、酸化物半導体層１４４の形成の際の被処
理物の温度は、室温（２５℃±１０℃）としてもよい。そして、処理室内の水分を除去し
つつ、水素や水などが除去されたスパッタガスを導入し、上記ターゲットを用いて酸化物
半導体層１４４を形成する。被処理物を熱しながら酸化物半導体層１４４を形成すること
により、酸化物半導体層１４４に含まれる不純物を低減することができる。また、スパッ
タによる損傷を軽減することができる。処理室内の水分を除去するためには、吸着型の真
空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブ
リメーションポンプなどを用いることができる。また、ターボポンプにコールドトラップ
を加えたものを用いてもよい。クライオポンプなどを用いて排気することで、処理室から
水素や水などを除去することができるため、酸化物半導体層中の不純物濃度を低減できる
。
【０１７７】
酸化物半導体層１４４の形成条件としては、例えば、被処理物とターゲットの間との距離
が１７０ｍｍ、圧力が０．４Ｐａ、直流（ＤＣ）電力が０．５ｋＷ、雰囲気が酸素（酸素
１００％）雰囲気、またはアルゴン（アルゴン１００％）雰囲気、または酸素とアルゴン
の混合雰囲気、といった条件を適用することができる。なお、パルス直流（ＤＣ）電源を
用いると、ごみ（成膜時に形成される粉状の物質など）を低減でき、膜厚分布も均一とな
るため好ましい。酸化物半導体層１４４の厚さは、１ｎｍ以上５０ｎｍ以下、好ましくは
２ｎｍ以上２０ｎｍ以下、より好ましくは３ｎｍ以上１５ｎｍ以下とする。開示する発明
に係る構成を採用することで、このような厚さの酸化物半導体層１４４を用いる場合であ
っても、微細化に伴う短チャネル効果を抑制することが可能である。ただし、適用する酸
化物半導体材料や、半導体装置の用途などにより適切な厚さは異なるから、その厚さは、
用いる材料や用途などに応じて選択することもできる。なお、上記のように絶縁層１４０
を形成することにより、酸化物半導体層１４４のチャネル形成領域に相当する部分の形成
表面を十分に平坦化することができるので、厚みの小さい酸化物半導体層であっても、好
適に形成することが可能である。また、図１１（Ｂ）に示すように、酸化物半導体層１４
４のチャネル形成領域に相当する部分の断面形状を、平坦な形状とすることが好ましい。
酸化物半導体層１４４のチャネル形成領域に相当する部分の断面形状を平坦な形状とする
ことにより、酸化物半導体層１４４の断面形状が平坦でない場合と比較して、リーク電流
を低減することができる。
【０１７８】
なお、酸化物半導体層１４４をスパッタ法により形成する前には、アルゴンガスを導入し
てプラズマを発生させる逆スパッタを行い、形成表面（例えば絶縁層１４０の表面）の付
着物を除去しても良い。ここで、逆スパッタとは、通常のスパッタにおいては、スパッタ
ターゲットにイオンを衝突させるところを、逆に、処理表面にイオンを衝突させることに
よってその表面を改質する方法のことをいう。処理表面にイオンを衝突させる方法として
は、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、被処理物付近にプラズマを
生成する方法などがある。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などによ
る雰囲気を適用してもよい。
【０１７９】
酸化物半導体層１４４の形成後には、酸化物半導体層１４４に対して熱処理（第１の熱処
理）を行うことが望ましい。この第１の熱処理によって酸化物半導体層１４４中の、過剰
な水素（水や水酸基を含む）を除去し、酸化物半導体層１４４の構造を整え、エネルギー
ギャップ中の欠陥準位を低減することができる。第１の熱処理の温度は、例えば、３００
℃以上５５０℃未満、好ましくは４００℃以上５００℃以下とする。
【０１８０】
熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下、
４５０℃、１時間の条件で行うことができる。この間、酸化物半導体層は大気に触れさせ
ず、水や水素の混入が生じないようにする。
【０１８１】
熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または熱輻射
によって、被処理物を加熱する装置を用いても良い。例えば、ＧＲＴＡ（Ｇａｓ  Ｒａｐ
ｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ  Ｒａｐｉｄ  Ｔｈｅ
ｒｍａｌ  Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ
）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ
、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ラン
プなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。
ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。ガスとしては、アルゴン
などの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が
用いられる。
【０１８２】
例えば、第１の熱処理として、熱せられた不活性ガス雰囲気中に被処理物を投入し、数分
間熱した後、当該不活性ガス雰囲気から被処理物を取り出すＧＲＴＡ処理を行ってもよい
。ＧＲＴＡ処理を用いると短時間での高温熱処理が可能となる。また、被処理物の耐熱温
度を超える温度条件であっても適用が可能となる。なお、処理中に、不活性ガスを、酸素
を含むガスに切り替えても良い。酸素を含む雰囲気において第１の熱処理を行うことで、
酸素欠損に起因するエネルギーギャップ中の欠陥準位を低減することができるためである
。
【０１８３】
なお、不活性ガス雰囲気としては、窒素、または希ガス（ヘリウム、ネオン、アルゴン等
）を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ま
しい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの
純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（
すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。
【０１８４】
いずれにしても、第１の熱処理によって不純物を低減し、ｉ型（真性半導体）またはｉ型
に限りなく近い酸化物半導体層を形成することで、極めて優れた特性のトランジスタを実
現することができる。
【０１８５】
ところで、上述の熱処理（第１の熱処理）には水素や水などを除去する効果があるから、
当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。当該脱水化処理や
、脱水素化処理は、酸化物半導体層１４４の形成後や後に形成するゲート絶縁層１４６の
形成後、ゲート電極の形成後、などのタイミングにおいて行うことも可能である。また、
このような脱水化処理、脱水素化処理は、一回に限らず複数回行っても良い。
【０１８６】
酸化物半導体層１４４のエッチングは、上記熱処理の前、または上記熱処理の後のいずれ
において行っても良い。また、素子の微細化という観点からはドライエッチングを用いる
のが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液
については被エッチング材料に応じて適宜選択することができる。なお、素子におけるリ
ークなどが問題とならない場合には、酸化物半導体層を島状に加工しないで用いても良い
。
【０１８７】
次に、酸化物半導体層１４４を覆うようにゲート絶縁層１４６を形成する（図１１（Ｃ）
参照）。
【０１８８】
ゲート絶縁層１４６は、ＣＶＤ法やスパッタ法等を用いて形成することができる。また、
ゲート絶縁層１４６は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウ
ム、酸化タンタル、酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳ
ｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯ
ｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（
ｘ＞０、ｙ＞０））、などを含むように形成するのが好適である。ゲート絶縁層１４６は
、単層構造としても良いし、積層構造としても良い。また、その厚さは特に限定されない
が、半導体装置を微細化する場合には、トランジスタの動作を確保するために薄くするの
が望ましい。例えば、酸化シリコンを用いる場合には、１ｎｍ以上１００ｎｍ以下、好ま
しくは１０ｎｍ以上５０ｎｍ以下とすることができる。
【０１８９】
上述のように、ゲート絶縁層を薄くすると、トンネル効果などに起因するゲートリークが
問題となる。ゲートリークの問題を解消するには、ゲート絶縁層１４６に、酸化ハフニウ
ム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０
、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞
０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０）
）、などの高誘電率（ｈｉｇｈ−ｋ）材料を用いると良い。ｈｉｇｈ−ｋ材料をゲート絶
縁層１４６に用いることで、電気的特性を確保しつつ、ゲートリークを抑制するために膜
厚を大きくすることが可能になる。例えば、酸化ハフニウムは比誘電率が１５程度であり
、酸化シリコンの比誘電率の３〜４と比較して非常に大きな値を有している。このような
材料を用いることにより、酸化シリコン換算で１５ｎｍ未満、好ましくは２ｎｍ以上１０
ｎｍ以下のゲート絶縁層を実現することも容易になる。なお、ｈｉｇｈ−ｋ材料を含む膜
と、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニ
ウムなどのいずれかを含む膜との積層構造としてもよい。
【０１９０】
ゲート絶縁層１４６の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第２の熱
処理を行うのが望ましい。熱処理の温度は、２００℃以上４５０℃以下、望ましくは２５
０℃以上３５０℃以下である。例えば、窒素雰囲気下で２５０℃、１時間の熱処理を行え
ばよい。第２の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減
することができる。また、ゲート絶縁層１４６が酸素を含む場合、酸化物半導体層１４４
に酸素を供給し、該酸化物半導体層１４４の酸素欠損を補填して、ｉ型（真性半導体）ま
たはｉ型に限りなく近い酸化物半導体層を形成することもできる。
【０１９１】
なお、本実施の形態では、ゲート絶縁層１４６の形成後に第２の熱処理を行っているが、
第２の熱処理のタイミングはこれに限定されない。例えば、ゲート電極の形成後に第２の
熱処理を行っても良い。また、第１の熱処理に続けて第２の熱処理を行っても良いし、第
１の熱処理に第２の熱処理を兼ねさせても良いし、第２の熱処理に第１の熱処理を兼ねさ
せても良い。
【０１９２】
上述のように、第１の熱処理と第２の熱処理の少なくとも一方を適用することで、酸化物
半導体層１４４を、その主成分以外の不純物が極力含まれないように高純度化することが
できる。
【０１９３】
次に、ゲート絶縁層１４６上にゲート電極１４８を形成する（図１１（Ｄ）参照）。
【０１９４】
ゲート電極１４８は、ゲート絶縁層１４６上に導電層を形成した後に、当該導電層を選択
的にエッチングすることによって形成することができる。ゲート電極１４８となる導電層
は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて形
成することができる。詳細は、ソース電極１４２ａまたはドレイン電極１４２ｂなどの場
合と同様であり、これらの記載を参酌できる。なお、図８（Ｃ）に示す半導体装置を作製
する場合には、ゲート電極１４８と同時に電極１５３を形成すればよい。
【０１９５】
以上により、高純度化された酸化物半導体層１４４を用いたトランジスタ１６２が完成す
る（図１１（Ｄ）参照）。このようなトランジスタ１６２は、オフ電流が十分低減されて
いるという特徴を有する。このため、当該トランジスタを書き込み用のトランジスタとし
て用いることで、長時間の電荷保持を行うことができる。
【０１９６】
次に、ゲート絶縁層１４６およびゲート電極１４８上に、絶縁層１５０を形成する（図１
２（Ａ）参照）。絶縁層１５０は、ＰＶＤ法やＣＶＤ法などを用いて形成することができ
る。また、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミ
ニウム等の無機絶縁材料を含む材料を用いて、単層または積層で形成することができる。
【０１９７】
なお、絶縁層１５０には、誘電率の低い材料や、誘電率の低い構造（多孔質の構造など）
を用いることが望ましい。絶縁層１５０の誘電率を低くすることにより、配線や電極など
の間に生じる容量を低減し、動作の高速化を図ることができるためである。
【０１９８】
なお、容量素子１６４に、ゲート絶縁層１４６を含まない構成とする場合は、絶縁層１５
０を成膜する前に、ソース電極１４２ａ上の、容量素子１６４を形成する領域のゲート絶
縁層１４６を除去すればよい。
【０１９９】
次に、ソース電極１４２ａと重畳するように、絶縁層１５０上に電極１５２を形成する（
図１２（Ｂ）参照）。電極１５２は、ゲート電極１４８と同様の方法および材料で形成す
ることができるので、詳細は上記ゲート電極１４８の記載を参酌することができる。以上
により、容量素子１６４が完成する。
【０２００】
次に、絶縁層１５０および電極１５２上に、絶縁層１５４を形成する（図１２（Ｃ）参照
）。絶縁層１５４は、絶縁層１５０と同様に、ＰＶＤ法やＣＶＤ法などを用いて形成する
ことができる。また、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、
酸化アルミニウム等の無機絶縁材料を含む材料を用いて、単層または積層で形成すること
ができる。
【０２０１】
なお、絶縁層１５４には、誘電率の低い材料や、誘電率の低い構造（多孔質の構造など）
を用いることが望ましい。絶縁層１５４の誘電率を低くすることにより、配線や電極など
の間に生じる容量を低減し、動作の高速化を図ることができるためである。
【０２０２】
なお、上記絶縁層１５４は、その表面が平坦になるように形成することが望ましい。表面
が平坦になるように絶縁層１５４を形成することで、半導体装置を微細化した場合などに
おいても、絶縁層１５４上に、電極や配線などを好適に形成することができるためである
。なお、絶縁層１５４の平坦化は、ＣＭＰ（化学的機械的研磨）などの方法を用いて行う
ことができる。
【０２０３】
次に、ゲート絶縁層１４６、絶縁層１５０、絶縁層１５４に、ドレイン電極１４２ｂにま
で達する開口と、電極１４２ｃにまで達する開口とを形成した後、開口に電極１５６ａお
よび電極１５６ｂを形成し、絶縁層１５４上に、電極１５６ａおよび電極１５６ｂに接す
る配線１５８を形成する（図１２（Ｄ）参照）。当該開口の形成は、マスクなどを用いた
選択的なエッチングにより行われる。
【０２０４】
電極１５６ａおよび電極１５６ｂは、例えば、開口を含む領域にＰＶＤ法やＣＶＤ法など
を用いて導電層を形成した後、エッチング処理やＣＭＰといった方法を用いて、上記導電
層の一部を除去することにより形成することができる。
【０２０５】
より具体的には、例えば、開口を含む領域にＰＶＤ法によりチタン膜を薄く形成し、ＣＶ
Ｄ法により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形
成する方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、被
形成面の酸化膜（自然酸化膜など）を還元し、下部電極など（ここではドレイン電極１４
２ｂ）との接触抵抗を低減させる機能を有する。また、その後に形成される窒化チタン膜
は、導電性材料の拡散を抑制するバリア機能を備える。また、チタンや窒化チタンなどに
よるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。
【０２０６】
配線１５８は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法
を用いて導電層を形成した後、当該導電層をパターニングすることによって形成される。
また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデ
ン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることが
できる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウム
のいずれか、またはこれらを複数組み合わせた材料を用いてもよい。詳細は、ソース電極
１４２ａなどと同様である。
【０２０７】
なお、上記工程の後に、各種配線や電極などを形成しても良い。配線や電極は、いわゆる
ダマシン法や、デュアルダマシン法などの方法を用いて形成することができる。
【０２０８】
以上の工程より、図６に示すような構成の半導体装置を作製することができる。
【０２０９】
本実施の形態において示すトランジスタ１６２では、酸化物半導体層１４４が高純度化さ
れているため、その水素濃度は、５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×
１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下
である。また、酸化物半導体層１４４のキャリア密度は、一般的なシリコンウェハにおけ
るキャリア密度（１×１０１４／ｃｍ３程度）と比較して、十分に小さい値（例えば、１
×１０１２／ｃｍ３未満、より好ましくは、１．４５×１０１０／ｃｍ３未満）をとる。
そして、トランジスタ１６２のオフ電流も十分に小さくなる。例えば、トランジスタ１６
２の室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は
１００ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、望ましくは１０ｚＡ
以下となる。
【０２１０】
このように高純度化され、真性化された酸化物半導体層１４４を用いることで、トランジ
スタ１６２のオフ電流を十分に低減することが容易になる。そして、このようなトランジ
スタ１６２を用いることで、極めて長期にわたり記憶内容を保持することが可能な半導体
装置が得られる。
【０２１１】
また、本実施の形態に示す半導体装置では、半導体装置の各メモリセルを構成する、酸化
物半導体を用いたトランジスタを直列に接続することにより、隣り合うメモリセルにおい
て、酸化物半導体を用いたトランジスタのソース電極またはドレイン電極をお互いに接続
させることができる。つまり、各メモリセルにおいて、酸化物半導体を用いたトランジス
タのソース電極またはドレイン電極の一方を、開口部を設けて、配線に別途接続する必要
がない。よって、メモリセルの占有面積を低減することができるので、半導体装置の高集
積化を図り、単位面積あたりの記憶容量を増加させることができる。
【０２１２】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
【０２１３】
（実施の形態３）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合に
ついて、図１３を用いて説明する。本実施の形態では、コンピュータ、携帯電話機（携帯
電話、携帯電話装置ともいう）、携帯情報端末（携帯型ゲーム機、音響再生装置なども含
む）、デジタルカメラ、デジタルビデオカメラ、電子ペーパー、テレビジョン装置（テレ
ビ、またはテレビジョン受信機ともいう）などの電子機器に、上述の半導体装置を適用す
る場合について説明する。
【０２１４】
図１３（Ａ）は、ノート型のパーソナルコンピュータであり、筐体７０１、筐体７０２、
表示部７０３、キーボード７０４などによって構成されている。筐体７０１と筐体７０２
の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情
報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分
に低減されたノート型のパーソナルコンピュータが実現される。
【０２１５】
図１３（Ｂ）は、携帯情報端末（ＰＤＡ）であり、本体７１１には、表示部７１３と、外
部インターフェイス７１５と、操作ボタン７１４等が設けられている。また、携帯情報端
末を操作するスタイラス７１２などを備えている。本体７１１内には、先の実施の形態に
示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、
長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯情報端末が実現される
。
【０２１６】
図１３（Ｃ）は、電子ペーパーを実装した電子書籍であり、電子書籍７２０は筐体７２１
と筐体７２３の２つの筐体で構成されている。筐体７２１および筐体７２３には、それぞ
れ表示部７２５および表示部７２７が設けられている。筐体７２１と筐体７２３は、軸部
７３７により接続されており、該軸部７３７を軸として開閉動作を行うことができる。ま
た、筐体７２１は、電源７３１、操作キー７３３、スピーカー７３５などを備えている。
筐体７２１、筐体７２３の少なくとも一には、先の実施の形態に示す半導体装置が設けら
れている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能
で、且つ消費電力が十分に低減された電子書籍が実現される。
【０２１７】
図１３（Ｄ）は、携帯電話機であり、筐体７４０と筐体７４１の２つの筐体で構成されて
いる。さらに、筐体７４０と筐体７４１は、スライドし、図１３（Ｄ）のように展開して
いる状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。ま
た、筐体７４１は、表示パネル７４２、スピーカー７４３、マイクロフォン７４４、操作
キー７４５、ポインティングデバイス７４６、カメラ用レンズ７４７、外部接続端子７４
８などを備えている。また、筐体７４０は、携帯電話機の充電を行う太陽電池セル７４９
、外部メモリスロット７５０などを備えている。また、表示パネル７４２はタッチパネル
機能を備えており、図１３（Ｄ）には映像表示されている複数の操作キー７４５を点線で
示している。また、アンテナは、筐体７４１に内蔵されている。筐体７４０と筐体７４１
の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情
報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分
に低減された携帯電話機が実現される。
【０２１８】
図１３（Ｅ）は、デジタルカメラであり、本体７６１、表示部７６７、接眼部７６３、操
作スイッチ７６４、表示部７６５、バッテリー７６６などによって構成されている。本体
７６１内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書
き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減
されたデジタルカメラが実現される。
【０２１９】
図１３（Ｆ）は、テレビジョン装置であり、テレビジョン装置７７０は筐体７７１、表示
部７７３、スタンド７７５などで構成されている。テレビジョン装置７７０の操作は、筐
体７７１が備えるスイッチや、リモコン操作機７８０により行うことができる。筐体７７
１およびリモコン操作機７８０には、先の実施の形態に示す半導体装置が搭載されている
。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ
消費電力が十分に低減されたテレビジョン装置が実現される。
【０２２０】
以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が搭
載されている。このため、消費電力を低減した電子機器が実現される。
【符号の説明】
【０２２１】
１００    基板
１０２    保護層
１０４    半導体領域
１０６    素子分離絶縁層
１０８    ゲート絶縁層
１０８ａ    ゲート絶縁層
１０８ｂ    ゲート絶縁層
１１０    ゲート電極
１１０ａ    ゲート電極
１１０ｂ    ゲート電極
１１６    チャネル形成領域
１１６ａ    チャネル形成領域
１１６ｂ    チャネル形成領域
１２０    不純物領域
１２０ａ    不純物領域
１２０ｂ    不純物領域
１２０ｃ    不純物領域
１２２    金属層
１２４    金属化合物領域
１２４ａ    金属化合物領域
１２４ｂ    金属化合物領域
１２４ｃ    金属化合物領域
１２６    電極
１２８    絶縁層
１４２ａ    ソース電極
１４２ｂ    ドレイン電極
１４２ｃ    電極
１４０    絶縁層
１４４    酸化物半導体層
１４６    ゲート絶縁層
１４８    ゲート電極
１５０    絶縁層
１５２    電極
１５３    電極
１５４    絶縁層
１５６ａ    電極
１５６ｂ    電極
１５８    配線
１５９ａ    電極
１５９ｂ    電極
１６０    トランジスタ
１６２    トランジスタ
１６４    容量素子
１７０    ベース基板
１７２    窒素含有層
１７４    酸化膜
１８０    選択トランジスタ
１８２    選択トランジスタ
１９０    メモリセル
７０１    筐体
７０２    筐体
７０３    表示部
７０４    キーボード
７１１    本体
７１２    スタイラス
７１３    表示部
７１４    操作ボタン
７１５    外部インターフェイス
７２０    電子書籍
７２１    筐体
７２３    筐体
７２５    表示部
７２７    表示部
７３１    電源
７３３    操作キー
７３５    スピーカー
７３７    軸部
７４０    筐体
７４１    筐体
７４２    表示パネル
７４３    スピーカー
７４４    マイクロフォン
７４５    操作キー
７４６    ポインティングデバイス
７４７    カメラ用レンズ
７４８    外部接続端子
７４９    太陽電池セル
７５０    外部メモリスロット
７６１    本体
７６３    接眼部
７６４    操作スイッチ
７６５    表示部
７６６    バッテリー
７６７    表示部
７７０    テレビジョン装置
７７１    筐体
７７３    表示部
７７５    スタンド
７８０    リモコン操作機
【図１】
0005608770.tif 000002
【図２】
0005608770.tif 000003
【図３】
0005608770.tif 000004
【図４】
0005608770.tif 000005
【図５】
0005608770.tif 000006
【図６】
0005608770.tif 000007
【図７】
0005608770.tif 000008
【図８】
0005608770.tif 000009
【図９】
0005608770.tif 000010
【図１０】
0005608770.tif 000011
【図１１】
0005608770.tif 000012
【図１２】
0005608770.tif 000013
【図１３】
0005608770.tif 000014