(57)【要約】  半導体装置の製造方法は、半導体基板上にゲート電極材料膜を成膜し、前記ゲート電極材料膜を線状にパタニングし、前記線状のゲート電極材料膜パタンの長辺に沿ってサイドウォールを形成し、その後に、前記直線を所定の箇所で切断して、複数のゲート電極に分断する工程を含む。
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【特許請求の範囲】
【請求項１】
半導体基板上に配置される複数のゲート電極パタンと、
前記各ゲート電極の側壁に設けられるサイドウォールスペーサと、
を有し、前記サイドウォールスペーサの厚さは、前記ゲート電極の長辺に沿った側壁において、前記ゲート電極の短辺に沿った側壁よりも厚く構成される
ことを特徴とする半導体装置。
【請求項２】
前記サイドウォールは、前記複数のゲート電極の長辺に沿って、分離することなく連続して位置する、ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記サイドウォールは、前記複数のゲート電極の長辺にのみ形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記ゲート電極の短辺に沿った側壁には、第１の膜厚のサイドウォールが設けられ、
前記ゲート電極の長辺に沿った側壁には、前記第１の膜厚よりも厚い第２の膜厚を有するサイドウォールが設けられる、
ことを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記第１のサイドウォールの膜厚は、５ｎｍ〜２０ｎｍであることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第２のサイドウォールの膜厚は、３０ｎｍ〜８０ｎｍであることを特徴とする請求項４に記載の半導体装置。
【請求項７】
半導体基板上に、ゲート電極材料膜を成膜し、
前記ゲート電極材料膜を、線状にパタニングし、
前記線状パタンの長辺に沿ってサイドウォールを形成し、
その後に、前記線状のゲート電極材料膜パタンを所定の箇所で切断して、複数のゲート電極に分断する、
工程を含むことを特徴とする半導体装置の製造方法。
【請求項８】
前記サイドウォールを形成した後であって、前記複数のゲート電極に分断する前に、前記半導体基板に不純物を注入してソース・ドレイン領域を形成する工程、
をさらに含むことを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記ゲート電極の分断工程は、前記線状のゲート電極材料膜パタンと、前記サイドウォールの双方を分断することを特徴とする請求項７又は８に記載の半導体装置の製造方法。
【請求項１０】
前記ゲート電極の分断工程は、前記線状のゲート電極材料膜パタンを分断し、前記サイドウォールは連続した状態で残すことを特徴とする請求項７又は８に記載の半導体装置の製造方法。
【請求項１１】
前記サイドウォール形成前に、前記半導体基板の前記線状のゲート電極材料膜パタンの長辺に沿った領域にポケット領域および／またはエクステンション領域を形成する工程、
をさらに含むことを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項１２】
前記ゲート電極の分断後に、前記サイドウォールの厚さよりも薄い第２のサイドウォールを、分断したゲート電極の短辺および長辺に沿って形成する工程、
をさらに含むことを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項１３】
前記第２のサイドウォールの膜厚は、５ｎｍ〜２０ｎｍであることを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記第２のサイドウォール形成後に、シリサイド処理を行って、前記分断されたゲート電極上と、前記ソース・ドレイン上に金属シリサイドを形成する工程、
をさらに含むことを特徴とする請求項１２又は１３に記載の半導体装置の製造方法。
【請求項１５】
前記半導体装置は、ＳＲＡＭであることを特徴とする請求項７に記載の半導体装置。
【請求項１６】
前記サイドウォールの膜厚は、３０ｎｍ〜８０ｎｍであることを特徴とする請求項７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置とその製造方法に関し、特に、ＭＯＳ型半導体装置の微細化を実現するゲート構造とその製造方法に関する。
【背景技術】
【０００２】
ＳＲＡＭは、図１に示すように、活性領域１８に対して垂直に延びるように、破線状に並んだゲートパタン１５を有することを特徴とする。図１の例では、点対称型のセル構造を有し、セル１００内に２つの転送トランジスタと、２組のＣＭＯＳインバータが点対称に配置されている。【０００３】
ＳＲＡＭを微細化するにあたって、破線の枠Ａで示すように、活性領域１８からのゲート突き出し量Ｂをどこまで詰められるか、というのが大きな鍵となる。ここで、図１のＳＲＡＭの中の、例えばドライバトランジスタに注目して、現状の課題を説明する。【０００４】
図２は、図１の領域Ａの拡大図であり、ゲートエッチングによるゲート先端部の後退を説明するための図である。一般にゲート２５の先端部は、実際のゲートエッチング工程により、レジストパタン（ゲートパタン）１５から後退する。そのため、レジストパタン形成時のゲート突き出し量Ｂは、あらかじめゲートエッチングの後退量を見越して充分に確保する必要がある。そうすると、活性領域１８間の間隔"ｄ"も、ゲートエッチングによる後退量を見越した数値を確保する必要があり、ＳＲＡＭ素子の微細化の妨げになる。【０００５】
図３は、ゲートエッチング後のゲート先端部の後退と、デバイス不良について説明する図である。ゲート突き出し量Ｂ（図１参照）が充分に確保されている場合は、図３（ａ）に示すように、ソース・ドレインがゲートによって分離されて、良品のトランジスタとなる。ゲート突き出し量が不十分であると、パタニングの際のポリシリコンの露光、エッチングによりゲート先端が後退し、図３（ｂ）あるいは、図３（ｃ）のように、ゲート先端部が活性領域（ソース・ドレイン）と充分に重ならなくなる。特に、図３（ｃ）の場合は、ソース・ドレインがゲートで分離されておらず、ショートしており、デバイスは完全に不良品となる。図３（ｂ）の場合は、ソース・ドレインがゲートおよびサイドウォールで分離されてはいるが、ゲート長が良品の場合（図３（ａ））と異なるため、デバイス特性が異なり、やはり不良と判断される。【０００６】
ここでは、セル境界近傍のドライバトランジスタを例にとって説明したが、図１のセル内のトランスファゲートの突き出し量についても、同様の問題が起こり得る。【０００７】
ゲートエッチングの先端部の後退を抑え、図２の活性領域１８間の間隔"ｄ"を詰めてＳＲＡＭのセルサイズを低減する手法として、ゲートのダブルパタニングという手法が、最近注目されている（たとえば、非特許文献１参照）。この方法は、図４で示すように、最初に隣り合うゲート同士を繋げた１本の長いゲートパタンを作成し、次にゲート分離用の開口２１を有するマスク２０を用いてエッチングを行い、ゲートを分離する手法である。この方法ではゲート先端部の後退が起こらないので、図２の活性領域１８間の間隔"ｄ"を詰めることができる。
【特許文献１】M. Kanda, et al, "Highly Stable 65 nm Node (CMOS5) 0.56 μm2 SRAM Cell Design for Very Low Operation Voltage", 2003 Symposium on VLSI Technology Digest of Technical Papers, at 13-14
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところが、図４のゲートのダブルパタニングでも問題が発生することを、発明者らは見出した。それは図５（ａ）に示すように、ゲート分離用マスク２０の露光時の位置ずれに起因して、活性領域（ソース・ドレイン領域）のぎりぎりの位置でゲート２５が切断された場合、その後に通常のプロセスに従ってデバイスを作成すると、ゲート先端部での電流特性が変わってくるという問題である。【０００９】
例えば図５（ｂ）に示すように、ポケット２６を形成するための４方向の斜め注入を行い、図５（ｃ）に示すように、エクステンション注入を行ってサイドウォール（ＳＷ）２７を形成し、ソース・ドレイン１７を形成すると、ゲート先端部に沿ったエッジ近傍と、それ以外の領域とでは、イオン注入特性が変わってしまう。そのため、ゲートのエッジに沿った部分での電流特性（矢印ｂで示す）と、内側での電流特性（矢印ａで示す）とに、ばらつきが生じる。【００１０】
こうして出来上がったデバイスは特性変動を引き起こし、不良要因となる。これを避けるためには、ゲートのダブルパタニングを行う場合でも、ゲート分離用のマスクの露光位置ずれマージンや、注入マージンを考慮して、図２の活性領域１８間の間隔"ｄ"を十分に確保する必要がでてくる。【００１１】
そこで、本発明は、ＭＯＳ型素子を含むセル構造において、デバイスの動作特性の安定性を維持しつつ微細化を実現することのできるゲート構造と、その製造方法を提供することを課題とする。
【課題を解決するための手段】
【００１２】
上記の課題を解決するために、本発明の第１の側面では、半導体装置は、
（ａ）半導体基板上に配置される複数のゲート電極パタンと、
（ｂ）前記各ゲート電極の側壁に設けられるサイドウォールスペーサと、
を有し、前記サイドウォールスペーサの厚さは、前記ゲート電極の長辺に沿った側壁において、前記ゲート電極の短辺に沿った側壁よりも厚く構成される、ことを特徴とする。【００１３】
ひとつの構成例として、サイドウォールは、前記複数のゲート電極の長辺に沿って、分離することなく連続して位置する。あるいは、前記複数のゲート電極の長辺にのみ形成される構成であってもよい。【００１４】
別の構成例では、複数のゲート電極の短辺に沿った側壁には、第１の膜厚のサイドウォールが設けられ、長辺に沿った側壁には、前記第１の膜厚よりも厚い第２の膜厚を有するサイドウォールが設けられる構造としてもよい。【００１５】
本発明の第２の側面では、半導体装置の製造方法を提供する。この製造方法は、
（ａ）半導体基板上に、ゲート電極材料膜を成膜し、
（ｂ）前記ゲート電極材料膜を、線状にパタニングし、
（ｃ）前記線状のゲート電極材料膜パタンの長辺に沿ってサイドウォールを形成し、
（ｄ）その後に、前記線状のゲート電極材料膜パタンを所定の箇所で切断して、複数のゲート電極に分断する
工程を含む。【００１６】
好ましくは、前記サイドウォールを形成した後であって、前記複数のゲート電極に分断する前に、前記半導体基板に不純物を注入してソース・ドレイン領域を形成する工程、をさらに含む。【００１７】
良好な製造例では、ゲート電極の分断工程は、前記線状のゲート電極材料膜パタンと、前記サイドウォールの双方を分断する。あるいは、前記線状のゲート電極材料膜パタンを分断し、前記サイドウォールは、連続した状態で残すこととしてもよい。【００１８】
好ましくは、前記ゲート電極の分断後に、前記サイドウォールの厚さよりも薄い第２のサイドウォールを、分断したゲート電極の短辺および長辺に沿って形成する工程、をさらに含む。
【発明の効果】
【００１９】
上述した構成および方法により、ゲート先端直下の基板領域での不純物特性のばらつきを防止するとともに、活性領域間の距離を短縮することができる。【００２０】
その結果、半導体装置のセル構造の微細化が実現するとともに、動作の安定化も達成できる。
【図面の簡単な説明】
【００２１】
【図１】一般的なＳＲＡＭのゲート電極と活性領域のマスク配置図である。
【図２】エッチングによるゲート先端部の後退を説明するための図である。
【図３】ゲートエッチング後のゲート先端部の後退とデバイス不良について説明するための図である。
【図４】公知のゲート電極ダブルパタニングの手法を示す図である。
【図５】従来のゲート電極ダブルパタニングの問題点を説明するための図である。
【図６】本発明の基本概念を示す図である。
【図７Ａ】本発明の一実施形態の半導体装置の製造工程図である。
【図７Ｂ】本発明の一実施形態の半導体装置の製造工程図である。
【図７Ｃ】本発明の一実施形態の半導体装置の製造工程図である。
【図７Ｄ】本発明の一実施形態の半導体装置の製造工程図である。
【図７Ｅ】本発明の一実施形態の半導体装置の製造工程図である。
【図７Ｆ】本発明の一実施形態の半導体装置の製造工程図である。
【図８】本発明の半導体装置の変形例を示す図である。
【図９】本発明の半導体装置の別の変形例を示す図である。
【図１０】本発明の効果を説明するための図である。
【符号の説明】
【００２２】
１５  ゲートパタン（レジストパタン）
１８  活性領域
２０  マスク
２１  開口
２５  ゲート電極
２６  ポケット
２７  サイドウォールスペーサ
２８  ソース・ドレイン
２９  薄いサイドウォール
３１  シリサイド
【発明を実施するための最良の形態】
【００２３】
以下、図面を参照して、本発明の良好な実施の形態について説明する。図６は、本発明の基本概念を説明する図である。ここでは、図１の領域Ａにおけるドライバトランジスタを例にとって説明する。【００２４】
本発明では、従来のダブルパタニングよりさらに微細化を実現する方法として、まず、図６（ａ）に示すように、従来と異なり、ゲートパタンが一直線に繋がったパタンに基づいてゲート電極２５のエッチングを行い、図６（ｂ）に示すように、ゲート電極２５がつながったままの状態でポケット注入を行い、ポケット領域２６を形成する。さらに、図６（ｃ）に示すように、ゲート電極２５がつながったままの状態で、エクステンションの注入を行い、サイドウォールスペーサ（以下、単に「サイドウォール」あるいは「ＳＷ」と称する）２７を形成し、ソース・ドレイン注入を行ってソース・ドレイン領域（以下、単に「ソース・ドレイン」と称する）２８を形成する。最後に、図６（ｄ）に示すように、不純物注入を終えた状態でゲート全体を切断して、ゲート電極を設計された形状に分離する。【００２５】
この方法では、最後にゲート電極２５とサイドウォール２７を切断、分離するので、ゲートパタンが除去された部分の基板領域にはもともと不純物の注入はない。したがって、ゲート電極先端部直下での不純物特性が非対称になることはない。その結果、動作特性が安定する。【００２６】
また、最後にゲートを切断、分離するので、従来と異なり、サイドウォール２７はゲートの長手方向（ゲート幅方向）にのみついており、対向する２つのドライバトランジスタ間（ゲート長方向）には存在しない（図６（ｄ））。したがって、図２に示す活性領域１８間の距離"ｄ"を縮めることが可能になり、微細化に貢献することができる。【００２７】
これらの構成上、作製上の特徴は、図１のセル内のトランスファゲートとロードゲートを形成する際の構成、手法にも当てはまる。【００２８】
図７Ａ〜図７Ｆは、本発明の一実施形態に係る半導体装置の製造工程図である。ここでも、図１の領域Ａのように、ＳＲＡＭMのセル境界近傍で隣り合うドライバトランジスタを例にとって説明する。【００２９】
まず、図７Ａに示すように、シリコン基板上にＳＴＩ等の素子分離領（不図示）を形成してＳＲＡＭの活性領域を区画し、ウェル注入、チャネル注入、活性化アニール、ゲート酸化膜堆積、ポリシリコン膜を堆積するところまでは、従来どおりの方法で作成する。図１のようなＳＲＡＭセルの場合は、１つのセル内に、Ｐウェル、Ｎウェル、Ｐウェルが並ぶようにウェル形成を行う。【００３０】
その後、従来なら、図１のようにＳＲＡＭのゲートパタンに合わせて点線状に分離されたマスクでゲートのパタニングを行うが、本発明では図７Ａのように直線上に繋がったゲート電極２５のパタンを作成する。なお、図７Ａの例では、上側のゲート電極２５は、後工程で切断されてトランスファゲートとなり、下側のゲート電極２５は、後工程で切断されてドライバゲートとなる。【００３１】
次に、図７Ｂに示すように、従来と同じようにポケット注入、エクステンション注入を行い、例えばＣＶＤ酸化膜で幅が３０ｎｍ〜８０ｎｍのサイドウォール２７を形成し、ソース・ドレイン注入を行って、ソース・ドレイン領域２８を形成する。【００３２】
次に、図７Ｃに示すように、全面にレジスト（不図示）を塗布し、所定の開口２１を有するマスク２０を用いて、ゲート切断部のみを露光し、エッチングを行う。エッチングは例えば、ＨＢｒと酸素を含む混合ガスを用いて、圧力１〜１００Ｐａ、周波数１３．５６ＭＨｚでＲＩＥを行う。また、レジストを塗布する前に、エッチングのハードマスクとして、例えばＣＶＤ窒化膜を１０ｎｍ〜４０ｎｍの膜厚で堆積してもよい。【００３３】
次に、図７Ｄに示すように、レジストを除去して、所定の形状に切断、分離されたゲート構造を得る。図７Ｃの工程でハードマスクを用いた場合は、レジスト除去後に、リン酸によりＣＶＤ窒化膜を除去する。ここまでで、本発明の基本構造が出来上がる。ただ、引き続いて行うシリサイド工程の条件によっては、切断したゲート端２５ａからシリサイドが横方向（ゲート幅方向）に侵食することが予想される。その場合は以下に続く工程を行うことによって、ゲート端２５ａからのシリサイド侵食を押さえることができる。【００３４】
すなわち、図７Ｅに示すように、ゲート電極２５の分離後に、ＣＶＤ酸化膜で幅が５ｎｍ〜２０ｎｍ程度の薄いサイドウォール２９を形成する。この薄いサイドウォール２９で、切断、分離により露出していたゲート電極２５のゲート端２５ａが覆われる。【００３５】
最後に、図７Ｆに示すように、シリサイド処理を行う。ＮｉまたはＣｏなどのシリサイド金属を膜厚２〜３０ｎｍにスパッタし、２００℃〜６００℃の温度で一次アニールを行い、未反応の金属を酸溶液処理により除去し、次に３００℃〜９００℃度の二次アニールを行い、ＮｉＳｉまたはＣｏＳｉのシリサイドをゲート電極２５とソース・ドレイン２８上に形成する。【００３６】
図８および図９は、本発明のゲート構造の変形例を示す図である。図８では、ゲート電極２５のみを切断部３３で切断して、サイドウォール２７は切断せずに連続したままの状態で残す。このような構成は、図７Ｃの工程で、ゲート切断部のエッチング条件や、サイドウォール２７の膜質を制御することによって、実現できる。隣り合うゲート電極２５が切断部３３で電気的に絶縁されていればトランジスタは適正に動作をするので、このような形態の素子も考えられる。【００３７】
さらに、図９に示すように、ゲートの横方向にシリサイド拡散を押さえるために、図８の構造の作成後に、薄いサイドウォール２９を形成してゲート端面を覆ってから、シリサイド化する。【００３８】
いずれの構成においても、ゲート電極２５の側壁に設けられるサイドウォール構成に関して、ゲートの長辺に沿った（ゲート幅方向の）側壁において、ゲートの短辺（ゲート長方向）に沿った側壁よりも厚いサイドウォールを有することになる。【００３９】
図１０は、本発明の微細化の効果を説明するための図である。ゲート電極をマスクとするポケット注入、エクステンション注入の入り込み量を約１０ｎｍと見積もると、図４、５に示す通常のダブパタニングの方法でも、安定したデバイスを作成するには、ゲートエッチング後の突き出し量は、（露光の位置ずれマージン量）＋１０ｎｍの余裕が必要となる。ところが、本発明によると、ゲート端２５ａからのポケット注入、エクステンション注入の入り込み量が無いために、同じ性能のデバイスを作成するのにゲートエッチング後の突き出し量を１０ｎｍ削減できる。【００４０】
本発明の構成を４５ｎｍノードのＳＲＡＭに応用した場合の効果を見積もる。例えば、ゲートのダブルパタニング法を用いて、セルのＸ方向７６０ｎｍ、Ｙ方向３４０ｎｍのセル（面積は０．２５８４μｍ2）を作成したとする。ここで、本発明の構成を用いると、図１０のａ、ｂ、ｃ、ｄがそれぞれ１０ｎｍ短縮できることになり、Ｘ方向７２０ｎｍ、Ｙ方向３４０ｎｍ、面積は０．２４４８μｍ2となり、約５％の面積縮小が可能である。【００４１】
この構成を３２ｎｍノードのＳＲＡＭに応用した場合は、リファレンスＸ方向５３０ｎｍ、Ｙ方向２４０ｎｍ、面積０．１２７２μｍ2の従来構造に対して、Ｘ方向４９０ｎｍ、Ｙ方向２４０ｎｍ、面積０．１１７６μｍ2となり、約８％の面積縮小が可能となる。【００４２】
以上本発明を良好な実施形態に基づいて説明したが、本発明はこれに限定されず、当業者にとって、クレームの範囲内で多様な変形、変更が可能である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
2008114341.tif 000010
【図７Ｃ】
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【図７Ｄ】
2008114341.tif 000012
【図７Ｅ】
2008114341.tif 000013
【図７Ｆ】
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【図８】
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【図９】
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【図１０】
2008114341.tif 000017
【手続補正書】
【提出日】平成21年9月9日(2009.9.9)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板上に配置される複数のゲート電極パタンと、
前記各ゲート電極の側壁に設けられるサイドウォールスペーサと、
を有し、前記サイドウォールスペーサの厚さは、前記ゲート電極の長辺に沿った側壁において、前記ゲート電極の短辺に沿った側壁よりも厚く構成される
ことを特徴とする半導体装置。
【請求項２】
前記サイドウォールは、前記複数のゲート電極の長辺に沿って、分離することなく連続して位置する、ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記サイドウォールは、前記複数のゲート電極の長辺にのみ形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記ゲート電極の短辺に沿った側壁には、第１の膜厚のサイドウォールが設けられ、
前記ゲート電極の長辺に沿った側壁には、前記第１の膜厚よりも厚い第２の膜厚を有するサイドウォールが設けられる、
ことを特徴とする請求項１に記載の半導体装置。
【請求項５】
半導体基板上に、ゲート電極材料膜を成膜し、
前記ゲート電極材料膜を、線状にパタニングし、
前記線状パタンの長辺に沿ってサイドウォールを形成し、
その後に、前記線状のゲート電極材料膜パタンを所定の箇所で切断して、複数のゲート電極に分断する、
工程を含むことを特徴とする半導体装置の製造方法。
【請求項６】
前記サイドウォールを形成した後であって、前記複数のゲート電極に分断する前に、前記半導体基板に不純物を注入してソース・ドレイン領域を形成する工程、
をさらに含むことを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記ゲート電極の分断工程は、前記線状のゲート電極材料膜パタンと、前記サイドウォールの双方を分断することを特徴とする請求項５又は６に記載の半導体装置の製造方法。
【請求項８】
前記ゲート電極の分断工程は、前記線状のゲート電極材料膜パタンを分断し、前記サイドウォールは連続した状態で残すことを特徴とする請求項５又は６に記載の半導体装置の製造方法。
【請求項９】
前記サイドウォール形成前に、前記半導体基板の前記線状のゲート電極材料膜パタンの長辺に沿った領域にポケット領域および／またはエクステンション領域を形成する工程、
をさらに含むことを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項１０】
前記ゲート電極の分断後に、前記サイドウォールの厚さよりも薄い第２のサイドウォールを、分断したゲート電極の短辺および長辺に沿って形成する工程、
をさらに含むことを特徴とする請求項５に記載の半導体装置の製造方法。
【国際調査報告】
2008114341.tif 000018
2008114341.tif 000019
2008114341.tif 000020
2008114341.tif 000021