(57)【要約】  本発明の一実施形態に係る容量セルは、セル枠２における電源配線位置および接地配線位置まで、静電容量を蓄積するためのゲートポリ６を拡大する。なお、セル枠２における電源配線位置および接地配線位置までゲートポリ６を拡大する場合に限られるものではなく、電源配線位置または接地配線位置のどちらか一方にゲートポリ６を拡大するようにしてもよい。このように、容量セルにおいて静電容量の蓄積量に主に関係する拡散層３とゲートポリ６との重複部分の面積（Ｘ×Ｙ）が拡大される。
2008120387.tif 000002
【特許請求の範囲】
【請求項１】
電源配線と接地配線との間に挟まれ、当該電源配線および当該接地配線の配線方向に展開されたチップ上の領域である一または複数のサイト上に、処理機能ごとに生成された複数のセルを配置して構成される集積回路において、当該複数のセルが配置された後の当該サイト上における残領域にそれぞれ配置される容量セルであって、
前記サイト上にセルを配置するために設定される平面四角形状のセル枠における電源配線位置および／または接地配線位置まで、静電容量を蓄積するためのゲートポリを拡大することを特徴とする容量セル。
【請求項２】
前記電源配線位置および／または接地配線位置まで拡大されたゲートポリを上下方向に複数連結することを特徴とする請求項１に記載の容量セル。
【請求項３】
前記容量セルはさらに、半導体基板内に前記ゲートポリを挟むように形成された半導体領域である拡散領域を有し、
前記ゲートポリを拡大する場合に、前記セル枠の接地配線位置の外側にまで当該ゲートポリを拡大させることにより、容量セルを一つのみ配置した場合においても、前記拡散層に対する前記ゲートポリの突出量として所定量を確保するためのマージンを設けることを特徴とする請求項１または２に記載の容量セル。
【請求項４】
電源配線と接地配線との間に挟まれ、当該電源配線および当該接地配線の配線方向に展開されたチップ上の領域である一または複数のサイト上に、処理機能ごとに生成された複数のセルを配置した後の当該サイト上における残領域に、容量セルをそれぞれ配置して構成される集積回路であって、
前記サイト上にセルを配置するために設定される平面矩形上のセル枠における電源配線位置および／または接地配線位置まで、静電容量を蓄積するためのゲートポリを拡大した容量セルを配置することを特徴とする集積回路。
【請求項５】
電源配線と接地配線との間に挟まれ、当該電源配線および当該接地配線の配線方向に展開されたチップ上の領域である一または複数のサイト上に、処理機能ごとに生成された複数のセルを配置した後の当該サイト上における残領域に、容量セルをそれぞれ配置して構成される集積回路の集積回路製造方法であって、
前記サイト上にセルを配置するために設定される平面矩形上のセル枠における電源配線位置および／または接地配線位置まで、静電容量を蓄積するためのゲートポリを拡大した容量セルを配置する容量セル配置工程を含んだことを特徴とする集積回路製造方法。
【請求項６】
電源配線と接地配線との間に挟まれ、当該電源配線および当該接地配線の配線方向に展開されたチップ上の領域である一または複数のサイト上に、処理機能ごとに生成された複数のセルを配置した後の当該サイト上における残領域に、容量セルをそれぞれ配置して構成される集積回路の集積回路設計方法であって、
前記サイト上にセルを配置するために設定される平面矩形上のセル枠における電源配線位置および／または接地配線位置まで、静電容量を蓄積するためのゲートポリを拡大した容量セルを配置するように設計する工程を含んだことを特徴とする集積回路設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、電源配線と接地配線との間に挟まれ、当該電源配線および当該接地配線の配線方向に展開されたチップ上の領域である一または複数のサイト上に、処理機能ごとに生成された複数のセルを配置して構成される集積回路において、当該複数のセルと同時に配置される容量セル、当該容量セルを配置して構成される集積回路、当該集積回路の集積回路設計方法および集積回路製造方法に関する。
【背景技術】
【０００２】
従来より、処理機能ごとに生成された複数のセルを配置して構成される集積回路の設計方法が様々開示されている（例えば、特許文献１参照）。また、集積回路の設計が行われる際には、集積回路の動作を安定させることを目的として、デカップリング・キャパシタとして作成された容量セルがトランジスタによって構成された集積回路の間に配置されるのが一般的である。【０００３】
ところで、近年、半導体の微細化による集積回路のセルサイズ縮小に伴い、容量セルの単位面積当たりの容量が小さくなってしまうことから、容量セルによりデカップリング容量を確保することが困難となってきている。このような現状に対して、容量セルによりデカップリング容量を確保するための種々の対応策がとられている。【０００４】
【特許文献１】特開２００４−３３５９０２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記した種々の対応策は、チップサイズを拡大する必要がある、大きな別サイトを用意する必要がある、リーク電流の多いトランジスタを使用する必要があるという問題点があった。【０００６】
すなわち、デカップリング容量の確保に必要分な容量セルを配置するためのスペースを確保するために、チップサイズを拡大する必要があるという問題点があった。【０００７】
また、デカップリング容量の確保に必要分な容量セルを配置するために、集積回路を構成する機能部品（集積回路内の回路ブロックやメモリなどの機能部品）が配置される通常のサイトよりも大きな別サイトを用意する必要があるという問題点があった。【０００８】
また、集積回路内における消費電力増大等の原因となるにもかかわらず、デカップリング容量の確保のために、リーク電流の多いトランジスタを使用して容量セルを構成する必要があるという問題点があった。【０００９】
そこで、この発明は、上述した従来技術の課題を解決するためになされたものであり、チップサイズの拡大、大きな別サイトの用意、リーク電流の多いトランジスタの使用を必要とすることなく、容量セルの単位面積当たりの容量を大きくすることでき、大きなデカップリング容量を確保することが可能な容量セル、集積回路、集積回路設計方法および集積回路製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上述した課題を解決し、目的を達成するため、請求項１に係る発明は、電源配線と接地配線との間に挟まれ、当該電源配線および当該接地配線の配線方向に展開されたチップ上の領域である一または複数のサイト上に、処理機能ごとに生成された複数のセルを配置して構成される集積回路において、当該複数のセルとともにそれぞれ配置される容量セルであって、前記サイト上にセルを配置するために設定される平面四角形状のセル枠における電源配線位置および／または接地配線位置まで、静電容量を蓄積するためのゲートポリおよび拡散層を拡大することを特徴とする。【００１１】
また、請求項２に係る発明は、上記の発明において、前記ゲートポリおよび拡散層を上下方向に複数連結することを特徴とする。【００１２】
また、請求項３に係る発明は、上記の発明において、前記容量セルはさらに、半導体基板内に前記ゲートポリを挟むように形成された半導体領域である拡散領域を有し、前記ゲートポリを拡大する場合に、前記セル枠の接地配線位置の外側にまで当該ゲートポリを拡大させることにより、容量セルを一つのみ配置した場合においても、前記拡散層に対する前記ゲートポリの突出量として所定量を確保するためのマージンを設けることを特徴とする。【００１３】
また、請求項４に係る発明は、電源配線と接地配線との間に挟まれ、当該電源配線および当該接地配線の配線方向に展開されたチップ上の領域である一または複数のサイト上に、処理機能ごとに生成された複数のセルを配置した後の当該サイト上における残領域に、容量セルをそれぞれ配置して構成される集積回路であって、前記サイト上にセルを配置するために設定される平面矩形上のセル枠における電源配線位置および／または接地配線位置まで、静電容量を蓄積するためのゲートポリおよび拡散層を拡大した容量セルを配置することを特徴とする。【００１４】
また、請求項５に係る発明は、電源配線と接地配線との間に挟まれ、当該電源配線および当該接地配線の配線方向に展開されたチップ上の領域である一または複数のサイト上に、処理機能ごとに生成された複数のセルを配置した後の当該サイト上における残領域に、容量セルをそれぞれ配置して構成される集積回路の集積回路製造方法であって、前記サイト上にセルを配置するために設定される平面矩形上のセル枠における電源配線位置および／または接地配線位置まで、静電容量を蓄積するためのゲートポリを拡大した容量セルを配置する容量セル配置工程を含んだことを特徴とする。【００１５】
また、請求項６に係る発明は、電源配線と接地配線との間に挟まれ、当該電源配線および当該接地配線の配線方向に展開されたチップ上の領域である一または複数のサイト上に、処理機能ごとに生成された複数のセルを配置した後の当該サイト上における残領域に、容量セルをそれぞれ配置して構成される集積回路の集積回路設計方法であって、前記サイト上にセルを配置するために設定される平面矩形上のセル枠における電源配線位置および／または接地配線位置まで、静電容量を蓄積するためのゲートポリを拡大した容量セルを配置するように設計する工程を含んだことを特徴とする。
【発明の効果】
【００１６】
本発明によれば、電源配線と接地配線との間に挟まれ、電源配線および接地配線の配線方向に展開されたチップ上の領域である一または複数のサイト上に、セルを配置するために設定される平面四角形状のセル枠における電源配線位置および接地配線位置まで、あるいは、電源配線位置または接地配線位置まで、静電容量を蓄積するためのゲートポリを拡大するので、チップサイズの拡大、大きな別サイトの用意、リーク電流の多いトランジスタの使用を必要とすることなく、容量セルの単位面積当たりの容量を大きくすることでき、大きなデカップリング容量を確保することが可能である。【００１７】
また、本発明によれば、ゲートポリを上下方向に複数連結するので、複数のサイトに跨る空きスペースを有効に活用して、容量セルの単位面積当たりの容量を大きくすることが可能である。【００１８】
また、本発明によれば、容量セルはさらに、半導体基板内にゲートポリを挟むように形成された半導体領域である拡散領域を有し、ゲートポリを拡大する場合に、セル枠の接地配線位置の外側にまで（セル枠に接した拡散層の外側にまで）ゲートポリを拡大させることにより、容量セルを一つのみ配置した場合においても、拡散層に対するゲートポリの突出量として所定量を確保するためのマージンを設けるので、ゲートポリ６の製造時の誤差を吸収するための製造ルールを満足することが可能である。【００１９】
また、本発明によれば、電源配線と接地配線との間に挟まれ、当該電源配線および当該接地配線の配線方向に展開されたチップ上の領域である一または複数のサイト上に、処理機能ごとに生成された複数のセルを配置した後の当該サイト上における残領域に、容量セルをそれぞれ配置して構成される集積回路において、セルを配置するために複数のサイト上に設定される平面四角形状のセル枠における電源配線位置および接地配線位置まで、あるいは、電源配線位置または接地配線位置まで、静電容量を蓄積するためのゲートポリを拡大した容量セルを配置するので、チップサイズの拡大、大きな別サイトの用意、リーク電流の多いトランジスタの使用を必要とすることなく、容量セルの単位面積当たりの容量を大きくするとともに、大きなデカップリング容量を確保した集積回路を得ることが可能である。【００２０】
また、本発明によれば、電源配線と接地配線との間に挟まれ、当該電源配線および当該接地配線の配線方向に展開されたチップ上の領域である一または複数のサイト上に、処理機能ごとに生成された複数のセルを配置した後の当該サイト上における残領域に、容量セルをそれぞれ配置して構成される集積回路の集積回路製造方法において、セルを配置するために複数のサイト上に設定される平面矩形上のセル枠における電源配線位置および接地配線位置まで、あるいは、電源配線位置または接地配線位置まで、静電容量を蓄積するためのゲートポリを拡大した容量セルを配置する工程を含むようにするので、チップサイズの拡大、大きな別サイトの用意、リーク電流の多いトランジスタの使用を必要とすることなく、容量セルの単位面積当たりの容量を大きくするとともに、大きなデカップリング容量を確保した集積回路の製造方法を得ることが可能である。【００２１】
また、本発明によれば、電源配線と接地配線との間に挟まれ、当該電源配線および当該接地配線の配線方向に展開されたチップ上の領域である一または複数のサイト上に、処理機能ごとに生成された複数のセルを配置した後の当該サイト上における残領域に、容量セルをそれぞれ配置して構成される集積回路の集積回路設計方法において、セルを配置するために複数のサイト上に設定される平面矩形上のセル枠における電源配線位置および接地配線位置まで、あるいは、電源配線位置または接地配線位置まで、静電容量を蓄積するためのゲートポリを拡大した容量セルを配置するように設計するので、集積回路内に配置される各容量セルにおいて、チップサイズの拡大、大きな別サイトの用意、リーク電流の多いトランジスタの使用を必要とすることなく、容量セルの単位面積当たりの容量を大きくするとともに、大きなデカップリング容量を確保した集積回路を設計することが可能である。
【図面の簡単な説明】
【００２２】
【図１】図１は、本発明の一実施形態に係る容量セルと従来の容量セルの比較図である。
【図２】図２は、本発明の一実施形態に係る容量セルと従来の容量セルの比較図の拡大図である。
【図３】図３は、本発明の一実施形態に係る容量セルの断面図である。
【図４】図４は、従来の容量セルに蓄積される静電容量と本発明の一実施形態に係る容量セルの静電容量との容量比の一例を示す図である。
【図５】図５は、本発明の一実施形態に係る容量セルを複数縦に接続した場合の接続例を示す図である。
【符号の説明】
【００２３】
１  インバータ
２  セル枠
３  拡散層
４  コンタクト
５  メタル配線
６  ゲートポリ
７  マージン
８  絶縁体
【発明を実施するための最良の形態】
【００２４】
以下に添付図面を参照して、本実施形態の一例（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：金属酸化物半導体）に係る容量セル、集積回路、集積回路設計方法および集積回路製造方法の実施例を詳細に説明する。なお、以下では、主に、本実施形態の一例に係る容量セルについて説明する。
【実施例】
【００２５】
図１〜図５を用いて、本実施形態の一例に係る容量セルについて説明する。図１は、本実施形態の一例に係る容量セルと従来の容量セルの比較図である。図２は、本実施形態の一例に係る容量セルと従来の容量セルの比較図の拡大図である。図３は、本実施形態の一例に係る容量セルの断面図である。図４は、従来の容量セルに蓄積される静電容量と本実施形態の一例に係る容量セルの静電容量との容量比の一例を示す図である。図５は、本実施形態の一例に係る容量セルを複数縦に接続した場合の接続例を示す図である。【００２６】
本実施形態の一例に係る容量セルは、電源配線（ＶＤＤ）と接地配線（ＶＳＳ）との間に挟まれ、電源配線および接地配線の配線方向に展開されたチップ上の領域である一または複数のサイト上に、処理機能ごとに生成された複数のセル（例えば、回路ブロックやメモリなどの機能部品）を配置して構成される集積回路において、複数のセルが配置された後の当該サイト上における残領域にそれぞれ配置されるものであるが、チップサイズの拡大、大きな別サイトの用意、リーク電流の多いトランジスタの使用を必要とすることなく、容量セルの単位面積当たりの容量を大きくすることでき、大きなデカップリング容量を確保することが可能である点に特徴がある。【００２７】
この特徴について以下に具体的に説明する。まず、図１に示すように、本実施形態の一例に係る容量セルは、電源配線（ＶＤＤ）と接地配線（ＶＳＳ）との間に挟まれ、電源配線および接地配線の配線方向に展開されたチップ上の領域であるサイト上に設定された平面四角形状のセル枠２内に各種機能部品を配置して構成される。具体的には、図２に示すように、本実施形態の一例に係る容量セルは、セル枠２内に、拡散層３と、コンタクト４と、メタル配線５と、ゲートポリ６とを配置して構成される。【００２８】
このうち、拡散層３は、ＭＯＳトランジスタ内において電荷が流れる部分であり、ソースおよびドレインをそれぞれ構成する。すなわち、ＭＯＳとは、ソース拡散層とドレイン拡散層の間の電気伝導が変化する一種のスイッチ素子であって、この電気伝導（オンかオフか）がゲート電極の電圧によって制御される。拡散層は、ｐ型ＭＯＳであればｎ型半導体基板内にゲート電極を挟むように作られたｐ型半導体領域であり、ｎ型ＭＯＳであればｐ型半導体基板内にゲート電極を挟むように作られたｎ型半導体領域が拡散層となる。【００２９】
コンタクト４は各種機能部品を接続するものであり、例えば、図２に示すように、電源配線（ＶＤＤ）側で拡散層３とゲートポリ６とを接続する一方で、図３に示すように、接地配線（ＶＳＳ）側で拡散層３とメタル配線５とを接続する。メタル配線５とは、アルミニウムなどの金属を用いて製造された配線である。ゲートポリ６とは、ポリシリコン等を用いて製造された配線からなる電極である。ここで、図２において拡散層３に対するゲートポリ６の突出量が設計ルール及び製造ルールとして規定されている。つまり、設計時及び製造時において、拡散層３に対するゲートポリ６の突出量として、設計ルール及び製造ルールで規定される所定量が確保される必要がある。【００３０】
そして、本実施形態の一例に係る容量セルは、図３に示すように、絶縁体８に挟まれた拡散層３の上にコンタクト４を設置して、このコンタクト４を介して拡散層３とメタル配線５と接続するとともに、拡散層３上に設けられた絶縁膜９上にゲートポリ６を配置することにより製造される。なお、静電容量は絶縁膜９で発生する。【００３１】
また、従来の容量セルも同様にして製造されるが、セルの接触やショートを回避することを目的として、以下に説明するような設計上のルールを満足する必要がある。すなわち、図２に示すように、拡散層３とメタル配線５とを接続するコンタクト４を配置するためのセル枠２からゲートポリ６までの横方向（Ｘ方向）の距離Ａと、セル枠２からゲートポリ６までの縦方向（Ｙ方向）の距離Ｂと、電源配線（ＶＤＤ）側で拡散層３とゲートポリ６とを接続するコンタクト４を配置するための縦方向（Ｙ方向）の距離Ｃとを満足する必要があった。【００３２】
これに対して、本実施形態の一例に係る容量セルは、図２に示すように、セル枠２における電源配線位置および接地配線位置まで、静電容量を蓄積するためのゲートポリ６を拡大する。なお、セル枠２における電源配線位置および接地配線位置までゲートポリ６を拡大する場合に限られるものではなく、電源配線位置または接地配線位置のどちらか一方にゲートポリ６を拡大するようにしてもよい。このように、容量セルにおいて静電容量の蓄積量に主に主に関係する拡散層３とゲートポリ６との重複部分の面積（Ｘ×Ｙ）が拡大される。【００３３】
例えば、従来の容量セルに蓄積される静電容量と本実施形態の一例に係る容量セルの静電容量との容量比の一例を図４に示すが、従来の容量セルに蓄積される静電容量と本実施形態の一例に係る容量セルの静電容量との容量比は、電源配線側および接地配線側までゲートポリ６を拡大した場合には、“１４２％”、電源配線側にゲートポリ６を拡大した場合には“１１９％”、接地配線側にゲートポリ６を拡大した場合には“１２７％”となり、従来の容量セルに蓄積される静電容量に比べて、本実施形態の一例に係る容量セルの静電容量は大きくなる。【００３４】
また、本実施形態の一例にかかる容量セルは、ゲートポリ６を拡大する場合に、セル枠２の接地配線位置の外側にまでゲートポリ６を拡大させてマージン７を設ける。このマージン７は、拡散層３に対するゲートポリ６の突出量であり、製造上の誤差を吸収するための「製造ルール」に基づいて設けられる。また、このマージン７をセル枠２の外側に設けることで、例えば、図５に示すように、拡散層３をセル枠２に重ね、上下方向（Ｙ方向）に複数接続した時に拡散層３とゲートポリ６とが接続されるようにする。【００３５】
このようなことから、本実施形態の一例に係る容量セルは、電源配線と接地配線との間に挟まれ、電源配線および接地配線の配線方向に展開されたチップ上の領域である一または複数のサイト上に、セルを配置するために設定される平面四角形状のセル枠２における電源配線位置および接地配線位置まで、あるいは、電源配線位置または接地配線位置まで、静電容量を蓄積するためのゲートポリ６を拡大するので、チップサイズの拡大、大きな別サイトの用意、リーク電流の多いトランジスタの使用を必要とすることなく、容量セルの単位面積当たりの容量を大きくすることができ、大きなデカップリング容量を確保することが可能である。【００３６】
また、本実施形態の一例に係る容量セルは、さらに、半導体基板内にゲートポリ６を挟むように形成された半導体領域である拡散領域を有し、ゲートポリ６を拡大する場合に、セル枠２の接地配線位置の外側にまで（セル枠２に接した拡散層３の外側にまで）ゲートポリ６を拡大させることにより、容量セルを一つのみ配置した場合においても、拡散層３に対するゲートポリ６の突出量である所定量のマージン７を確保するので、ゲートポリ６の製造時の誤差を吸収するための製造ルールを満足することが可能である。【００３７】
また、本実施形態の一例に係る容量セルは、ゲートポリ６を上下方向に複数連結するので、複数のサイトに跨る空きスペースを有効に活用して、容量セルの単位面積当たりの容量を大きくすることが可能である。【００３８】
また、本実施形態の一例に係る容量セルを適用した集積回路を製造するようにしてもよい。すなわち、複数のサイトを含んで構成される集積回路に、本実施形態の一例に係る容量セルを適用することによって、チップサイズの拡大、大きな別サイトの用意、リーク電流の多いトランジスタの使用を必要とすることなく、容量セルの単位面積当たりの容量を大きくするとともに、大きなデカップリング容量を確保した集積回路を得ることが可能である。【００３９】
また、本実施形態の一例に係る容量セルを適用するように、集積回路の製造工程を組み立てるようにしてもよい。すなわち、複数のサイトを含んで構成される集積回路の製造方法において、セルを配置するために複数のサイト上に設定される平面矩形上のセル枠における電源配線位置および接地配線位置まで、あるいは、電源配線位置または接地配線位置まで、静電容量を蓄積するためのゲートポリを拡大した容量セルを配置する工程を含むようにするので、チップサイズの拡大、大きな別サイトの用意、リーク電流の多いトランジスタの使用を必要とすることなく、容量セルの単位面積当たりの静電容量を大きくするとともに、大きなデカップリング容量を確保した集積回路の製造方法を得ることが可能である。【００４０】
本実施形態の一例に係る容量セルを適用するように、集積回路の設計工程を組み立てるようにしてもよい。すなわち、セルを配置するために複数のサイト上に設定される平面矩形上のセル枠における電源配線位置および接地配線位置まで、あるいは、電源配線位置または接地配線位置まで、静電容量を蓄積するためのゲートポリを拡大した容量セルを配置するように設計するので、集積回路内に配置される各容量セルにおいて、チップサイズの拡大、大きな別サイトの用意、リーク電流の多いトランジスタの使用を必要とすることなく、容量セルの単位面積当たりの容量を大きくするとともに、大きなデカップリング容量を確保した集積回路を設計することが可能である。【００４１】
また、上記では、本実施形態の一例に係る容量セルを複数のセルを配置したサイト上の残領域に配置する場合を説明したが、本発明はこれに限定されるものではなく、容量セルを配置するための専用の領域をサイト上に設けて、その専用の領域に容量セルを配置するようにしてもよい。また、他のセルと必要容量のバランスとを見ながら容量セルを配置するように、設計時に配置を考慮して容量セルを配置してもよい。【００４２】
また、本実施形態の一例に係る容量セルをリーク電流の大きなトランジスタで構成するようにしてもよい。このようにすれば、より大きな容量を得ることが可能である。【００４３】
また、本実施形態の一例に係る容量セルを電源配線（ＶＤＤ）と接地配線（ＶＳＳ）とを入れ換えた構成するようにしてもよい。すなわち、ゲートポリ６を接地配線（ＶＳＳ）に接続し、拡散層３を電源配線（ＶＤＤ）に接続するようにしてもよい。
【産業上の利用可能性】
【００４４】
以上のように、本発明に係る容量セル、集積回路、集積回路設計方法および集積回路製造方法は、電源配線と接地配線との間に挟まれ、当該電源配線および当該接地配線の配線方向に展開されたチップ上の領域である一または複数のサイト上に、処理機能ごとに生成された複数のセルを配置して構成される集積回路において、当該複数のセルが配置された後の当該サイト上における残領域にそれぞれ配置される容量セル等に有用であり、特に、チップサイズの拡大、大きな別サイトの用意、リーク電流の多いトランジスタの使用を必要とすることなく、容量セルの単位面積当たりの容量を大きくすることができ、大きなデカップリング容量を確保すること等に適する。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【国際調査報告】
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2008120387.tif 000009
2008120387.tif 000010
2008120387.tif 000011
2008120387.tif 000012
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