(57)【要約】  複数の半導体チップを積層した半導体装置において、ワイヤを介して、ノイズを発生する回路からノイズを受けやすい回路へのノイズ混入を回避する。複数の半導体チップを積層する半導体装置において、半導体チップ４を、半導体チップ３上のうち半導体チップ３内にあるノイズを発生する回路（ＤＣ／ＤＣコンバータ回路３ａ）の配置されていない領域に積層し、半導体チップ４内のノイズを受けやすい回路（ＰＬＬ回路４ａ）のワイヤを、ノイズを発生する回路の上をまたがないように配置する。
2008084841.tif 000002
【特許請求の範囲】
【請求項１】
複数の半導体チップを積層した半導体装置において、
第１半導体チップを、第２半導体チップ上のうち前記第２半導体チップ内にあるノイズを発生する回路の配置されていない領域に積層し、
前記第１半導体チップ内のノイズを受けやすい回路のワイヤを、前記ノイズを発生する回路の上をまたがないように配置したことを特徴とする半導体装置。
【請求項２】
複数の半導体チップを積層した半導体装置において、
第１半導体チップを、第２半導体チップ上のうち前記第２半導体チップ内にあるノイズを発生する回路の配置されていない領域に積層し、
前記第１半導体チップ内のノイズを受けやすい回路のワイヤを、前記ノイズを発生する回路のワイヤとは対角方向に配置したことを特徴とする半導体装置。
【請求項３】
複数の半導体チップを積層した半導体装置において、
第１半導体チップを、第２半導体チップ上のうち前記第２半導体チップ内にあるノイズを発生する回路の配置されていない領域に積層し、
前記第１半導体チップ内のノイズを受けやすい回路を、前記ノイズを発生する回路と対角位置に配置し、
前記ノイズを受けやすい回路のワイヤを、前記ノイズを発生する回路のワイヤとは対角方向に配置したことを特徴とする半導体装置。
【請求項４】
複数の半導体チップを積層した半導体装置において、
第１半導体チップを、第２半導体チップ上のうち前記第２半導体チップ内にあるノイズを発生する回路の配置されていない領域に積層し、
前記第１半導体チップ内のノイズを受けやすい回路を、前記ノイズを発生する回路から離れるように配置し、
前記ノイズを受けやすい回路のワイヤを、前記ノイズを発生する回路のワイヤとは並走させないように配置したことを特徴とする半導体装置。
【請求項５】
複数の半導体チップを積層した半導体装置において、
第１半導体チップを、第２半導体チップ上のうち前記第２半導体チップ内にあるノイズを受けやすい回路の配置されていない領域に積層し、
前記第１半導体チップ内のノイズを発生する回路のワイヤを、前記ノイズを受けやすい回路の上をまたがないように配置したことを特徴とする半導体装置。
【請求項６】
複数の半導体チップを積層した半導体装置において、
第１半導体チップを、第２半導体チップ上のうち前記第２半導体チップ内にあるノイズを受けやすい回路の配置されていない領域に積層し、
前記第１半導体チップ内のノイズを発生する回路のワイヤを、前記ノイズを受けやすい回路のワイヤとは対角方向に配置したことを特徴とする半導体装置。
【請求項７】
複数の半導体チップを積層した半導体装置において、
第１半導体チップを、第２半導体チップ上のうち前記第２半導体チップ内にあるノイズを受けやすい回路の配置されていない領域に積層し、
前記第１半導体チップ内のノイズを発生する回路を、前記ノイズを受けやすい回路と対角位置に配置し、
前記ノイズを発生する回路のワイヤを、前記ノイズを受けやすい回路のワイヤとは対角方向に配置したことを特徴とする半導体装置。
【請求項８】
複数の半導体チップを積層した半導体装置において、
第１半導体チップを、第２半導体チップ上のうち前記第２半導体チップ内にあるノイズを受けやすい回路の配置されていない領域に積層し、
前記半導体チップ内のノイズを発生する回路を、前記ノイズを受けやすい回路から離れるように配置し、
前記ノイズを発生する回路のワイヤを、前記ノイズを受けやすい回路のワイヤとは並走させないように配置したことを特徴とする半導体装置。
【請求項９】
複数の半導体チップを積層した半導体装置において、
第１半導体チップを、第２半導体チップ上のうち前記第２半導体チップ内にあるノイズを発生する回路の配置されていない領域に積層し、
前記第１半導体チップ内のノイズを受けやすい回路のワイヤを、前記ノイズを発生する回路の上に配設された導電体層をまたぐようにして配置したことを特徴とする半導体装置。
【請求項１０】
複数の半導体チップを積層した半導体装置において、
第１半導体チップを、第２半導体チップ上のうち前記第２半導体チップ内にあるノイズを受けやすい回路の配置されていない領域に積層し、
前記第１半導体チップ内のノイズを発生する回路のワイヤを、前記ノイズを受けやすい回路の上に配設された導電体層をまたぐように配置したことを特徴とする半導体装置。
【請求項１１】
前記ノイズを発生する回路は、スイッチング回路であることを特徴とする請求項１乃至１０のいずれか一に記載の半導体装置。
【請求項１２】
前記ノイズを発生する回路のワイヤは、前記スイッチング回路の出力端子、電源端子、及びグランド端子のいずれかと接続されるワイヤであることを特徴とする請求項１１記載の半導体装置。
【請求項１３】
前記ノイズを受けやすい回路は、アナログ回路であることを特徴とする請求項１乃至１２のいずれか一に記載の半導体装置。
【請求項１４】
前記ノイズを受けやすい回路のワイヤは、前記アナログ回路の入力端子、電源端子、及びグランド端子のいずれかと接続されるワイヤであることを特徴とする請求項１３記載の半導体装置。
【請求項１５】
前記導電体層は、当該導電体層の下に配された回路の周囲に形成されたガードリングと接続されることを特徴とする請求項９又は１０記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
［関連出願の記載］
本発明は、日本国特許出願：特願２００７−００３４５２号（２００７年１月１１日出願）の優先権主張に基づくものであり、同出願の全記載内容は引用をもって本書に組み込み記載されているものとする。
本発明は、複数の半導体チップを積層した半導体装置に関し、特に、ノイズを発生させやすい回路を搭載した半導体チップとノイズを受けやすい回路を搭載した半導体チップを積層した半導体装置に関する。
【背景技術】
【０００２】
近年の技術の発展に伴い、一つのパッケージの中に複数の半導体チップを積層した半導体装置が実用化され、携帯電話機やデジタルカメラ等に搭載され始めている。その多くは、マイクロコントローラなどの情報処理用ＬＳＩと情報処理データを格納するためのメモリＬＳＩを積層したものである。このように一つのパッケージの中に複数の半導体チップを積層した半導体装置のことを、マルチチップパッケージ（ＭＣＰ）もしくはシステムインパッケージ（ＳｉＰ）と呼んでおり、今後は、情報処理用ＬＳＩとメモリＬＳＩ以外の半導体チップの組合せにも、この小型／薄型に適したパッケージ構造が利用されることが予想されている。【０００３】
上記半導体チップの組合せ以外としては、今後、アナログチップ、デジタルチップ、ＲＦ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ）チップ、電源チップなど、異種チップの組合せが予想されている。この背景には、製造プロセスの異なる回路を１つの半導体チップ内に作り込むよりも、別々のプロセスで各半導体チップを製造し、それらを１つのパッケージ内に収めた方が、製品コストが安くなると予想されているためである。【０００４】
しかし、このような半導体チップの組合せでは、従来の組合せとは異なり、半導体チップ内にあるノイズを発生しやすい回路から他の半導体チップ内にあるノイズを受けやすい回路へのノイズ干渉を回避しなければならないケースが生まれてくる。そのような背景から、この問題を解決することを目的とした半導体装置がいくつか開示されている。【０００５】
例えば、特許文献１では、複数の半導体チップ１１０、１２０を重なるように積層した状態で、一方の半導体チップ１１０にあるノイズを発生する回路（電源部１１１、出力アンプ部１１２）と他方の半導体チップ１２０にあるノイズを受けやすい回路（アナログ回路部１２１）とがお互いに重ならないように配置した積層形半導体装置が開示されている（従来例１；図１４参照）。【０００６】
また、特許文献２では、ノイズを発生する半導体チップとそのノイズを受けやすい半導体チップを積層した半導体装置において、２つの重なる半導体チップ間で伝播するノイズを回避するために、半導体チップＡ、Ｂ間に半導体チップＢ側から順に等方性導電フィルム２１１ｆ、銅箔Ｍ、絶縁フィルム２１３ｆを挟み込み、銅箔Ｍを電源電位またはグランド電位に接続した半導体装置が開示されている（従来例２；図１５参照）。【０００７】
また、特許文献３では、半導体チップ３０３、３０４間に伝熱導電板３０５が介挿されており、かつ、この伝熱導電板３０５がボンディングワイヤ３０９を介して基板３０２のグランド配線に接続した半導体装置が開示されている（従来例３；図１６参照）。【０００８】
【特許文献１】特開２００４−１６５２６９号公報
【特許文献２】特開２００４−３１６４９号公報
【特許文献３】特許２００４−１１１６５６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
以上の特許文献１〜３の開示事項は、本書に引用をもって繰り込み記載されているものとする。以下に本発明による関連技術の分析を与える。
しかしながら、この特許文献１に開示された半導体装置（図１４参照）には重大な問題点がある。その問題点は、半導体チップの重なる領域におけるノイズを発生する箇所とノイズを受ける箇所との間のノイズ干渉しか想定しておらず、ワイヤが考慮されていないということである。つまり、半導体装置の中で大きな面積を占め、ノイズを発生する主要箇所にもなり、逆に、ノイズを受ける主要箇所にもなりうるワイヤが考慮されていないということである。【００１０】
例えば、図１７、図１８は、ノイズを発生する半導体チップ４０３の上にノイズを受けやすい半導体チップ４０４を積層した半導体装置の一例である。特許文献１のように、ノイズを発生するＤＣ／ＤＣコンバータ回路４０３ａとノイズを受けやすいＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路４０４ａとが重なっていないが、ＤＣ／ＤＣコンバータ回路４０３ａの上にＰＬＬ回路４０４ａのワイヤ４０８ｂが重なっているため、ＤＣ／ＤＣコンバータ回路４０３ａが発生するノイズがワイヤ４０８ｂを介してＰＬＬ回路４０４ａに混入するという問題が発生してしまう。また、ＰＬＬ回路４０４ａのワイヤ４０８ｂとＤＣ／ＤＣコンバータ回路４０３ａのワイヤ４０７も並走しているため、ワイヤ間を介してノイズが混入する問題が発生してしまう。更に、図１７、図１８の構成で、ＰＬＬ回路４０４ａとＤＣ／ＤＣコンバータ回路４０３ａを逆にしたケースも想定される。その場合には、ＤＣ／ＤＣコンバータ回路のノイズがワイヤから発生し、それがそのワイヤ直下にあるＰＬＬ回路やＰＬＬ回路のワイヤに混入してしまう。【００１１】
従来のようなメモリとロジックの組合せでは、図１７、図１８の参考例のように回路ブロックとワイヤ間や、ワイヤ同士でのノイズ干渉は問題とならなかったが、アナログチップ、デジタルチップ、ＲＦチップ、電源チップなどの異種チップを組合せるようになると、これらの半導体チップのあらゆる組合せにおいて、このことを考慮しないとノイズ干渉による特性劣化を抑えた半導体装置が実現できないようになってきた。【００１２】
また、複数の半導体チップを積層した半導体装置のトレンドとして、その薄型化が強く要求されているため、内部に積層する各半導体チップの厚みを２００μｍ、１５０μｍ、１００μｍ、５０μｍ、２５μｍと徐々に薄くする傾向にある。このように半導体チップをより薄くしてゆくと、図１７、図１８で示したような半導体装置では、ワイヤと回路面が益々接近し、ワイヤと回路面とのノイズ干渉がより顕著になり、ノイズ干渉による半導体装置の特性が劣化しやすくなってゆく。【００１３】
また、特許文献２、３に開示された半導体装置にも同じ問題点があった。その問題点とは、ノイズを発生する箇所とノイズを受けやすい箇所が特許文献１と同様に半導体チップ自身もしくは半導体チップ内の回路であり、ワイヤがノイズを発生させる、もしくはノイズを受けることを想定していないことである。【００１４】
特許文献２（図１５参照）では、半導体チップＡの裏面に等方性導電フィルム２１１ｆを貼り付ける構造のため、半導体チップＢにおいて半導体チップＡ、Ｂ同士が重ならない部分にノイズを発生する回路やノイズを受ける回路があった場合、ワイヤ２０６を介して発生するノイズや混入するノイズを抑えることができなかった。【００１５】
特許文献３（図１６参照）では、積層する半導体チップ３０３、３０４間に伝熱導電板３０５を挿入することで下層半導体チップ３０３と上層半導体チップ３０４との間のノイズの伝播が遮断できると記載されているが、ワイヤがノイズを発生すること、ノイズを受けることには一切触れられていない。【００１６】
また、特許文献２、３に開示された半導体装置には他にも問題点があった。その問題点は、異方性導電フィルムや伝熱導電板が半導体チップの回路面全体に近接して配置されている点にある。【００１７】
最近の半導体チップの多くは、そのチップ内にもノイズを発生しやすい回路とノイズを受けやすい回路が配置されており、それをチップ内で高インピーダンスの壁を作って分離する設計がなされている。しかし、インピーダンスの低い伝熱導電板や異方性導電フィルムを回路面全体にわたり、回路面と近接して配置してしまうと、この伝熱導電板や異方性導電フィルムを介して、ノイズがある回路から他方の回路に伝播してしまうリスクを負う。そのため、回路面全体にわたって低インピーダンスの伝熱導電板や異方性導電フィルムを配置することは、半導体チップ間のノイズ干渉抑制には効果があっても、半導体チップ内のノイズ干渉抑制には逆効果になる可能性があった。【００１８】
本発明の主な課題は、複数の半導体チップを積層した半導体装置において、半導体チップの回路間のノイズ干渉を回避することに加え、ワイヤを介して、ノイズを発生する回路からノイズを受けやすい回路へのノイズ干渉も回避することのできる半導体装置を提供することである。
【課題を解決するための手段】
【００１９】
本発明の第１の視点においては、複数の半導体チップを積層した半導体装置において、第１半導体チップを、第２半導体チップ上のうち前記第２半導体チップ内にあるノイズを発生する回路の配置されていない領域に積層し、前記第１半導体チップ内のノイズを受けやすい回路のワイヤを、前記ノイズを発生する回路の上をまたがないように配置したことを特徴とする。【００２０】
本発明の第２の視点においては、複数の半導体チップを積層した半導体装置において、第１半導体チップを、第２半導体チップ上のうち前記第２半導体チップ内にあるノイズを発生する回路の配置されていない領域に積層し、前記第１半導体チップ内のノイズを受けやすい回路のワイヤを、前記ノイズを発生する回路のワイヤとは対角方向に配置したことを特徴とする。【００２１】
本発明の第３の視点においては、複数の半導体チップを積層した半導体装置において、第１半導体チップを、第２半導体チップ上のうち前記第２半導体チップ内にあるノイズを発生する回路の配置されていない領域に積層し、前記第１半導体チップ内のノイズを受けやすい回路を、前記ノイズを発生する回路と対角位置に配置し、前記ノイズを受けやすい回路のワイヤを、前記ノイズを発生する回路のワイヤとは対角方向に配置したことを特徴とする。【００２２】
本発明の第４の視点においては、複数の半導体チップを積層した半導体装置において、第１半導体チップを、第２半導体チップ上のうち前記第２半導体チップ内にあるノイズを発生する回路の配置されていない領域に積層し、前記第１半導体チップ内のノイズを受けやすい回路を、前記ノイズを発生する回路から離れるように配置し、前記ノイズを受けやすい回路のワイヤを、前記ノイズを発生する回路のワイヤとは並走させないように配置したことを特徴とする。【００２３】
本発明の第５の視点においては、複数の半導体チップを積層した半導体装置において、上に積層する第１半導体チップを、下の第２半導体チップ内にあるノイズを受けやすい回路の配置されていない箇所に積層し、前記第１半導体チップ内のノイズを発生する回路のワイヤを、前記ノイズを受けやすい回路の上をまたがないように配置したことを特徴とする。【００２４】
本発明の第６の視点においては、複数の半導体チップを積層した半導体装置において、第１半導体チップを、第２半導体チップ上のうち前記第２半導体チップ内にあるノイズを受けやすい回路の配置されていない領域に積層し、前記第１半導体チップ内のノイズを発生する回路のワイヤを、前記ノイズを受けやすい回路のワイヤとは対角方向に配置したことを特徴とする。【００２５】
本発明の第７の視点においては、複数の半導体チップを積層した半導体装置において、第１半導体チップを、第２半導体チップ上のうち前記第２半導体チップ内にあるノイズを受けやすい回路の配置されていない領域に積層し、前記第１半導体チップ内のノイズを発生する回路を、前記ノイズを受けやすい回路と対角位置に配置し、前記ノイズを発生する回路のワイヤを、前記ノイズを受けやすい回路のワイヤとは対角方向に配置したことを特徴とする。【００２６】
本発明の第８の視点においては、複数の半導体チップを積層した半導体装置において、第１半導体チップを、第２半導体チップ上のうち前記第２半導体チップ内にあるノイズを受けやすい回路の配置されていない領域に積層し、前記半導体チップ内のノイズを発生する回路を、前記ノイズを受けやすい回路から離れるように配置し、前記ノイズを発生する回路のワイヤを、前記ノイズを受けやすい回路のワイヤとは並走させないように配置したことを特徴とする。【００２７】
本発明の第９の視点においては、複数の半導体チップを積層した半導体装置において、第１半導体チップを、第２半導体チップ上のうち前記第２半導体チップ内にあるノイズを発生する回路の配置されていない領域に積層し、前記第１半導体チップ内のノイズを受けやすい回路のワイヤを、前記ノイズを発生する回路の上に配設された導電体層をまたぐようにして配置したことを特徴とする。【００２８】
本発明の第１０の視点においては、複数の半導体チップを積層した半導体装置において、第１半導体チップを、第２半導体チップ上のうち前記第２半導体チップ内にあるノイズを受けやすい回路の配置されていない領域に積層し、
前記第１半導体チップ内のノイズを発生する回路のワイヤを、前記ノイズを受けやすい回路の上に配設された導電体層をまたぐように配置したことを特徴とする。【００２９】
本発明の前記半導体装置において、前記ノイズを発生する回路は、ＤＣ／ＤＣコンバータ回路等のスイッチング回路であることが好ましい。【００３０】
本発明の前記半導体装置において、前記ノイズを発生する回路のワイヤは、前記スイッチング回路の出力端子、電源端子、及びグランド端子のいずれかと接続されるワイヤであることが好ましい。【００３１】
本発明の前記半導体装置において、前記ノイズを受けやすい回路は、ＰＬＬ回路、ＡＤＣ（Ａｎａｌｏｇ  Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ）、ＤＡＣ（Ｄｉｇｉｔａｌ  Ａｎａｌｏｇ  Ｃｏｎｖｅｒｔｅｒ）等のアナログ回路であることが好ましい。【００３２】
本発明の前記半導体装置において、前記ノイズを受けやすい回路のワイヤは、前記アナログ回路の入力端子、電源端子、及びグランド端子のいずれかと接続されるワイヤであることが好ましい。【００３３】
本発明の前記半導体装置において、前記導電体層は、当該導電体層の下に配された回路の周囲に形成されたガードリングと接続されることが好ましい。
【発明の効果】
【００３４】
本発明（請求項１−８）によれば、積層する半導体チップの重なる箇所で、ノイズを発生する回路とノイズを受けやすい回路が重ならず、さらに、各回路につながるワイヤもノイズが発生する回路やノイズを受けやすい回路と接することがないため、ノイズ混入による半導体装置の特性劣化が少ない。【００３５】
本発明（請求項９、１０）によれば、各回路につながるワイヤがノイズを発生する回路やノイズを受けやすい回路の上に配置されていても、それらの回路の上に導電体層が形成されているため、ノイズ混入による特性劣化が少ない。同時に、導電体層が特定する回路だけを覆っているため、この導電体層によって特定の回路から同じ半導体チップ内にある他の回路へのノイズ干渉や、他の回路から同じ半導体チップ内にある特定の回路へのノイズ干渉がない。
【図面の簡単な説明】
【００３６】
【図１】本発明の実施形態１に係る半導体装置の構成を模式的に示した平面図である。
【図２】本発明の実施形態１に係る半導体装置の構成を模式的に示した図１のＸ−Ｘ´間の断面図である。
【図３】本発明の実施形態１に係る半導体装置の設計手順を模式的に示したフローチャートである。
【図４】本発明の実施形態２に係る半導体装置の構成を模式的に示した平面図である。
【図５】本発明の実施形態２に係る半導体装置の構成を模式的に示した図４のＸ−Ｘ´間の断面図である。
【図６】本発明の実施形態２に係る半導体装置の設計手順を模式的に示したフローチャートである。
【図７】本発明の実施形態３に係る半導体装置の構成を模式的に示した平面図である。
【図８】本発明の実施形態３に係る半導体装置の構成を模式的に示した図７のＸ−Ｘ´間の断面図である。
【図９】本発明の実施形態４に係る半導体装置の構成を模式的に示した平面図である。
【図１０】本発明の実施形態４に係る半導体装置の構成を模式的に示した図９のＸ−Ｘ´間の断面図である。
【図１１】本発明の実施形態４に係る半導体装置の構成を模式的に示した図９のＹ−Ｙ´間の拡大部分断面図である。
【図１２】本発明の実施形態５に係る半導体装置の構成を模式的に示した平面図である。
【図１３】本発明の実施形態５に係る半導体装置の構成を模式的に示した図１２のＸ−Ｘ´間の断面図である。
【図１４】従来例１に係る半導体装置の構成を模式的に示した図であり、（ａ）は１層目の半導体チップの平面図、（ｂ）は２層目の半導体チップの平面図、（ｃ）はチップ積層型半導体装置の斜視図である。
【図１５】従来例２に係る半導体装置の構成を模式的に示した断面図である。
【図１６】従来例３に係る半導体装置の構成を模式的に示した断面図である。
【図１７】参考例に係る半導体装置の構成を模式的に示した平面図である。
【図１８】参考例に係る半導体装置の構成を模式的に示した図１７のＸ−Ｘ´間の断面図である。
【符号の説明】
【００３７】
１ａ、１ｂ、１ｃ、１ｄ、１ｅ  半導体装置
２  基板
３  半導体チップ
３ａ、３ｂ、３ｃ  ＤＣ／ＤＣコンバータ回路（ノイズを発生する回路）
４  半導体チップ
４ａ  ＰＬＬ回路（ノイズを受けやすい回路）
７  ワイヤ
７ａ、７ｂ、７ｃ、７ｄ、７ｅ、７ｆ  ワイヤ（ノイズを発生する回路用）
８  ワイヤ
８ａ、８ｂ  ワイヤ（ノイズを受けやすい回路用）
９  モールド樹脂
１０  ＢＧＡパッド
２０  導電体層
２１  接続ビア
２２  絶縁層
１１０  半導体チップ
１１１  電源部
１１２  出力アンプ部
１２０  半導体チップ
１２１  アナログ回路部
２０１  配線基板
２０１ｃ  配線層
２０２ａ、２０２ｂ  回路面
２０３  スルーホール
２０５  外部端子
２０６、２０６´  ボンディングワイヤ
２０９  封止樹脂
２１１ｆ  等方性導電フィルム
２１２ｆ  異方性導電フィルム
２１３ｆ  絶縁フィルム
ＣＳ１  半導体装置
３０１  半導体装置
３０２  基板
３０２ａ  バンプ
３０３  下層半導体チップ
３０４  上層半導体チップ
３０５  伝熱導電板
３０６  モールド樹脂
３０７、３０８、３０９  ボンディングワイヤ
４０１  半導体装置
４０２  基板
４０３  半導体チップ
４０３ａ  ＤＣ／ＤＣコンバータ回路
４０４  半導体チップ
４０４ａ  ＰＬＬ回路
４０７、４０８ａ、４０８ｂ  ワイヤ
４０９  モールド樹脂
４１０  ＢＧＡパッド
【発明を実施するための最良の形態】
【００３８】
（実施形態１）
本発明の実施形態１に係る半導体装置について図面を用いて説明する。図１は、本発明の実施形態１に係る半導体装置の構成を模式的に示した平面図である。図２は、本発明の実施形態１に係る半導体装置の構成を模式的に示した図１のＸ−Ｘ´間の断面図である。【００３９】
半導体装置１ａは、基板２の上に半導体チップ３が積層され、半導体チップ３の上に半導体チップ４が積層された構造になっている。半導体チップ３と基板２の間には、電気接続用のワイヤ（例えば、７ａ、７ｂ）が接続されている。半導体チップ４と基板２の間にも、電気接続用のワイヤ（例えば、８ａ、８ｂ）が接続されている。半導体チップ３と半導体チップ４の間にも、電気接続用のワイヤが接続されている。【００４０】
半導体チップ３は、ノイズを発生する回路（例えば、スイッチ回路）としてＤＣ／ＤＣコンバータ回路３ａを有する。半導体チップ４は、ノイズを受けやすい回路（例えば、アナログ回路）としてＰＬＬ回路４ａを有する。ＤＣ／ＤＣコンバータ回路３ａは、半導体チップ４とは重ならない領域に配置されており、ＰＬＬ回路４ａと離れるようにＰＬＬ回路４ａとは対角位置に配置されている。【００４１】
ＰＬＬ回路４ａと基板２を接続するワイヤ８ａ、８ｂは、図１の左上に配置されており、ＤＣ／ＤＣコンバータ回路３ａの上をまたがないように配置されている。ＤＣ／ＤＣコンバータ回路３ａと基板２を接続するワイヤ７ａ、７ｂは、ＰＬＬ回路４ａに係るワイヤ８ａ、８ｂの対角位置に相当する図１の右下に配置されている。【００４２】
以上のような構成により、ＤＣ／ＤＣコンバータ回路３ａ、及び、当該ＤＣ／ＤＣコンバータ回路３ａにつながるワイヤ７ａ、７ｂが、ＰＬＬ回路４ａ、及び、当該ＰＬＬ回路４ａにつながるワイヤ８ａ、８ｂと近接しないため、両回路間のノイズ干渉を回避し、特性を確保した半導体装置が実現できる。【００４３】
次に、本発明の実施形態１に係る半導体装置の設計手順について図面を用いて説明する。図３は、本発明の実施形態１に係る半導体装置の設計手順を模式的に示したフローチャートである。【００４４】
まず、半導体装置全体を示す機能ブロック図から、半導体プロセス、各機能の回路面積、半導体チップ面積などを考慮した上で、機能ブロックを複数の半導体チップに振り分ける（ステップＡ１）。【００４５】
次に、ノイズを受けやすい回路とノイズを発生する回路とが、互いに離れるように、各機能ブロックに係る回路を各半導体チップ内に配置する（ステップＡ２）。例えば、ノイズを受けやすい回路（例えば、ＰＬＬ回路、ＡＤＣ（Ａｎａｌｏｇ  Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ）、ＤＡＣ（Ｄｉｇｉｔａｌ  Ａｎａｌｏｇ  Ｃｏｎｖｅｒｔｅｒ）等のアナログ回路）とノイズを発生する回路（例えば、ＤＣ／ＤＣコンバータ回路等のスイッチング回路）とが、図１、図２のように対角もしくは対辺にくるように配置する。【００４６】
次に、ノイズを受けやすい回路のワイヤとノイズを発生する回路のワイヤとが近接しないように、半導体チップ間を接続するワイヤと、各半導体チップと基板間のワイヤと、に分けてチップパッド（半導体チップ上のワイヤをボンディングする金属パッド）、回路およびステッチ（基板上のワイヤをボンディングする金属パターン）を配置する（ステップＡ３）。【００４７】
最後に、基板上のステッチから基板裏面に設けたＢＧＡパッド（半導体装置を他のプリント回路基板と接続する端子で、一般に、はんだボールなどが搭載されている金属パッド）までのパターンを設計する（ステップＡ４）。【００４８】
このような設計手順にしたがって半導体装置を設計することで、ノイズ干渉による特性劣化を抑えた半導体装置が設計できる。【００４９】
次に、本発明の実施形態１に係る半導体装置の製造方法について説明する。【００５０】
まず、基板２の個片を多数並べたシート状の基板を用意し、半導体チップ３を搭載する予定位置に銀ペーストもしくは樹脂系のダイボンディング材を塗布し、そこに半導体チップ３を順次搭載してゆく。もしくは、あらかじめ半導体チップ３の基板搭載側にダイボンディングシートを接着しておき、それを順次、基板２上に搭載してゆく。【００５１】
次に、半導体チップ３と基板２の間にワイヤ（７ａ、７ｂを含む）をボンディングする。【００５２】
次に、半導体チップ４の搭載予定位置に樹脂系のダイボンディング材を塗布し、このチップ４を半導体チップ３上の所定の位置に搭載する。もしくは半導体チップ４の裏面にあらかじめダイボンディングシートを接着しておき、それを半導体チップ３上の所定の位置に搭載する。【００５３】
次に、上下の半導体チップ４、３間、もしくは、半導体チップ４と基板２の間にワイヤ（８ａ、８ｂを含む）をボンディングする。【００５４】
次に、これらの組立体をモールド樹脂９で封止し、基板裏面にハンダボールよりなるＢＧＡパッド１０を実装し、最後には個片の半導体装置に切断する。【００５５】
実施形態１によれば、ＤＣ／ＤＣコンバータ回路３ａ、及び、当該ＤＣ／ＤＣコンバータ回路３ａにつながるワイヤ７ａ、７ｂが、ＰＬＬ回路４ａ、及び、ＰＬＬ回路４ａにつながるワイヤ８ａ、８ｂと近接しないため、両回路間のノイズ干渉を回避し、特性を確保した半導体装置が実現できる。【００５６】
（実施形態２）
本発明の実施形態２に係る半導体装置について図面を用いて説明する。図４は、本発明の実施形態２に係る半導体装置の構成を模式的に示した平面図である。図５は、本発明の実施形態２に係る半導体装置の構成を模式的に示した図４のＸ−Ｘ´間の断面図である。【００５７】
実施形態２に係る半導体装置１ｂは、上層の半導体チップ４を下層の半導体チップ３のほぼ中央に積層し、半導体チップ４のワイヤを図４の上下左右に略並行に引き出し、ノイズを発生するＤＣ／ＤＣコンバータ回路３ａ、３ｂ、３ｃを下層の半導体チップ３内のコーナーに配置した点が実施形態１と異なる。この構造により、ＤＣ／ＤＣコンバータ回路３ａ、３ｂ、３ｃが半導体チップ４のＰＬＬ回路４ａにつながるワイヤ８ａ、８ｂと重ならない位置に配置される。また、ＰＬＬ回路４ａは、ＤＣ／ＤＣコンバータ回路３ａ、３ｂ、３ｃが配置されていない半導体チップ４のコーナーに配置され、ＰＬＬ回路４ａにつながるワイヤ８ａ、８ｂをＤＣ／ＤＣコンバータ回路３ａ、３ｂ、３ｃにつながるワイヤ７ａ〜７ｆと極力離すように配置されている。【００５８】
次に、本発明の実施形態２に係る半導体装置の設計手順について図面を用いて説明する。図６は、本発明の実施形態２に係る半導体装置の設計手順を模式的に示したフローチャートである。【００５９】
まず、半導体装置全体を示す機能ブロック図から、半導体プロセス、各機能の回路面積、半導体チップ面積などを考慮した上で、機能ブロックを複数の半導体チップに振り分ける（ステップＢ１）。【００６０】
次に、ノイズを受けやすい回路とノイズを発生する回路とが、互いに離れるように、各機能ブロックに係る回路を各半導体チップ内に配置する（ステップＢ２）。例えば、図４、図５のように、ノイズを発生する回路（例えば、ＤＣ／ＤＣコンバータ回路等のスイッチング回路）を半導体チップのコーナーに配置し、ノイズを受けやすい回路（例えば、ＰＬＬ回路、ＡＤＣ（Ａｎａｌｏｇ  Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ）、ＤＡＣ（Ｄｉｇｉｔａｌ  Ａｎａｌｏｇ  Ｃｏｎｖｅｒｔｅｒ）等のアナログ回路）を、ノイズを発生する回路と平均して離れた箇所に配置する。【００６１】
次に、ステップＢ２の配置が可能であるか否かを確認する（ステップＢ３）。配置が可能である場合（ステップＢ３のＹＥＳ）、ノイズを受けやすい回路のワイヤとノイズを発生する回路のワイヤとが極力近接しないように、チップパッドや、基板上のステッチを配置する（ステップＢ４）。【００６２】
最後に、基板上のステッチから基板裏面に設けたＢＧＡパッドまでのパターンを設計する（ステップＢ５）。【００６３】
なお、配置が可能でない場合（ステップＢ３のＮＯ）については、実施形態４で説明する。【００６４】
このような設計手順にしたがって半導体装置を設計することで、ノイズ干渉による特性劣化を抑えた半導体装置が設計できる。【００６５】
実施形態２に係る半導体装置１ｂの製造方法について、実施形態１に係る半導体装置１ａとほぼ同じ方法で製造できる。違いは、半導体チップ同士をつなぐワイヤをボンディングしないことだけである。【００６６】
（実施形態３）
本発明の実施形態３に係る半導体装置ついて図面を用いて説明する。図７は、本発明の実施形態３に係る半導体装置の構成を模式的に示した平面図である。図８は、本発明の実施形態３に係る半導体装置の構成を模式的に示した図７のＸ−Ｘ´間の断面図である。【００６７】
実施形態１、２では、上層の半導体チップ４が下層の半導体チップ３に比べ小さい例を示したが、実施形態３では、半導体チップ４が下層の半導体チップ３よりも大きい例である。このように下層の半導体チップ３内のノイズを発生する回路（ここではＤＣ／ＤＣコンバータ回路）を外した箇所に、上層の半導体チップ４を積層し、この半導体チップ４内のノイズを受けやすい回路（ここではＰＬＬ回路）を、ノイズを発生する回路と斜め対向方向に離れた場所に配置している。その他の構成は実施形態１、２と同様である。実施形態３によれば、実施形態１、２と同様な効果を奏する。【００６８】
（実施形態４）
本発明の実施形態４に係る半導体装置ついて図面を用いて説明する。図９は、本発明の実施形態４に係る半導体装置の構成を模式的に示した平面図である。図１０は、本発明の実施形態４に係る半導体装置の構成を模式的に示した図９のＸ−Ｘ´間の断面図である。図１１は、本発明の実施形態４に係る半導体装置の構成を模式的に示した図９のＹ−Ｙ´間の拡大部分断面図である。【００６９】
実施形態４では、ノイズを受けやすいＰＬＬ回路４ａを搭載した半導体チップ４を、ノイズを発生するＤＣ／ＤＣコンバータ回路３ａと重ならない領域の半導体チップ３上に配置し、ＰＬＬ回路４ａとつながるワイヤ８ｂがＤＣ／ＤＣコンバータ回路３ａの上をまたぎ、ＤＣ／ＤＣコンバータ回路３ａとワイヤ８ｂの間に、ＤＣ／ＤＣコンバータ回路３ａを覆うような導電体層２０を設け、ＤＣ／ＤＣコンバータ回路３ａからＰＬＬ回路４ａのワイヤ８ｂへのノイズ干渉をできるだけ防ぐ構造にした点が実施形態１、２と異なる。その他の点は実施形態１、２と同様である。【００７０】
導電体層２０は、半導体チップ３上に絶縁層２２を介して配されており、絶縁層２２を貫通する接続ビア２１を介して、半導体チップ３のＤＣ／ＤＣコンバータ回路３ａのグランドと電気的に接続されている。実施形態４では、導電体層２０のコーナー４箇所にこの接続ビア２１を設けている。少なくとも４箇所にこの接続ビア２１を設けることにより、ＤＣ／ＤＣコンバータ回路３ａから発生するノイズを導電体層２０の下に閉じ込めることができる。【００７１】
次に、本発明の実施形態４に係る半導体装置の設計手順について図面を用いて説明する。ここでは、実施形態２の図６を用いる。【００７２】
まず、半導体装置全体を示す機能ブロック図から、半導体プロセス、各機能の回路面積、半導体チップ面積などを考慮した上で、機能ブロックを複数の半導体チップに振り分ける（ステップＢ１）。【００７３】
次に、ノイズを受けやすい回路とノイズを発生する回路とが、互いに離れるように、各機能ブロックに係る回路を各半導体チップ内に配置する（ステップＢ２）。例えば、図９、図１０のように、ノイズを発生する回路（例えば、ＤＣ／ＤＣコンバータ回路等のスイッチング回路）を半導体チップのコーナーに配置し、ノイズを受けやすい回路（例えば、ＰＬＬ回路、ＡＤＣ（Ａｎａｌｏｇ  Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ）、ＤＡＣ（Ｄｉｇｉｔａｌ  Ａｎａｌｏｇ  Ｃｏｎｖｅｒｔｅｒ）等のアナログ回路）を、ノイズを発生する回路と離れた箇所に配置する。【００７４】
次に、ステップＢ２の配置が可能であるか否かを確認する（ステップＢ３）。配置が可能でない場合（ステップＢ３のＮＯ）、ノイズを発生する回路の回路面に導電体層を配置する（ステップＢ６）。なお、図９、図１０の例では、ノイズを発生する回路とノイズを受けやすい回路を離れた箇所に配置できなかったため、ステップＢ３の確認ではＮＯとなる。【００７５】
次に、ノイズを受けやすい回路のワイヤとノイズを発生する回路のワイヤとが極力近接しないように、チップパッドや、基板上のステッチを配置する（ステップＢ４）。【００７６】
最後に、基板上のステッチから基板裏面に設けたＢＧＡパッドまでのパターンを設計する（ステップＢ５）。【００７７】
このような設計手順にしたがって半導体装置を設計することで、ノイズ干渉による特性劣化を極力抑えた半導体装置が設計できる。【００７８】
なお、配置が可能である場合（ステップＢ３のＹＥＳ）については、実施形態２を参照されたい。【００７９】
次に、本発明の実施形態４に係る半導体装置の製造方法について説明する。【００８０】
実施形態４に係る半導体装置の製造方法では、実施形態１、２とは異なり、実施形態１に係る半導体装置の製造方法で説明した半導体装置の組立ての前に、半導体チップ３のウエハ状態において、回路面上に導電体層２０や接続ビア２１を形成する必要がある。通常、半導体ウエハの最終製造工程では、半導体ウエハの回路面に回路保護用のパッシベーション膜を設け、ワイヤをボンディングするパッド部分やテスト用のバッド部分のアルミパッドを開口させる。実施形態４では、これらのパッシベーション膜を形成する前に、半導体ウエハの配線層形成過程において、まず、銅もしくはアルミにて接続ビア２１や導電体層２０を形成する（ステップＣ１）。その後、下層から順に無機絶縁体と有機絶縁体（例えば、ポリイミド）が積層したパッシベーション膜を形成する（ステップＣ２）。次に、有機絶縁体よりなるパッシベーション膜に所望の開口を設ける（ステップＣ３）。その際、有機絶縁体よりなるパッシベーション膜が感光性ならば、そのもののパターンニングで開口を設け、非感光性ならば、感光性レジストをパターンニングしてそれをマスクにウェットエッチングやドライエッチングなどにより開口を設ける。最後に、有機絶縁体よりなるパッシベーション膜をマスクとして、開口部の無機絶縁体よりなるパッシベーション膜をドライエッチングにて除去し、アルミパッドを露出させる（ステップＣ４）。もし、この配線層形成過程において、図９のような幅の広いベタパターン（導電体層２０）が形成できない場合には、その形成過程で実現できる幅の広いパターンをメッシュ状に形成する。【００８１】
半導体ウエハの配線層形成について、その他の方法もある。パッシベーション膜やアルミパッドを既に形成した半導体ウエハにおいて、まず、めっき用の給電層となる銅（Ｃｕ）、パラジウム（Ｐｄ）、金（Ａｕ）、白金（Ｐｔ）、アルミ（Ａｌ）等やこれらの合金から選択された材料からなるスパッタ層を、チタン（Ｔｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、バナジウム（Ｖ）、クロム（Ｃｒ）、ニッケル（Ｎｉ）等やこれらの合金から選択された材料からなる下地スパッタ膜を設けた上で半導体ウエハ上に形成する（ステップＤ１）。コストや性能面で、給電層は銅、下地スパッタ膜にはＴｉが好適である。次に、めっき用のレジストを成膜し、導電体層２０や接続ビア２１、ワイヤボンディング用のパッドなどに相当する部分が開口したパターンを形成する（ステップＤ２）。次に、めっき用レジストの開口部に電解めっきにて銅、金、ニッケルやこれらの合金から選択された材料などを析出させる（ステップＤ３）。作業性やコストの面から銅が好適である。次に、新たなめっき用レジストを成膜し、接続端子としての所望のパターンを形成する（ステップＤ４）。次に、めっき用レジストの開口部に電解ニッケル、金めっきの連続めっきを行い、表面に金となる接続端子を形成する（ステップＤ５）。最後に、めっき用のレジストを除去し、スパッタ膜をウェットエッチングやドライエッチングすることで導電体層およびアルミパッドが形成される（ステップＤ６）。【００８２】
半導体ウエハの配線層形成について、その他の方法もある。パッシベーション膜のない半導体ウエハを用いる場合には、まず、アルミ配線や銅配線上に絶縁層を成膜する（ステップＥ１）。次に、絶縁層に接続ビアを形成する（ステップＥ２）。絶縁層が感光性樹脂の場合には、フォトリソグラフィー法にて接続ビアを形成する。絶縁層が非感光性樹脂の場合には、レーザ法や別のマスクを用いたドライエッチング法、ウェットエッチング法、ブラスト法などにより接続ビアを形成する。または、アルミ配線や銅配線上の接続ビアとなる位置に金属のポストを設けておき、絶縁膜を成膜後、それを研磨することで金属のポストを露出させる方法のどちらかを選択する。これ以降は、ステップＤ１〜ステップＤ６によって、半導体ウエハの状態で、接続ビアや導電体層を形成することができる。【００８３】
以上のように導電体層や接続ビアを設けた後は、個片の半導体チップに切断し、その後は、実施形態１、２と同じ方法で製造する。【００８４】
実施形態４によれば、各回路につながるワイヤがノイズを発生する回路やノイズを受けやすい回路の上に配置されていても、それらの回路の上に導電体層２０が形成されているため、ノイズ混入による特性劣化が少ない。同時に、導電体層２０が特定する回路だけを覆っているため、この導電体層２０によって特定の回路から同じ半導体チップ内にある他の回路へのノイズ干渉や、他の回路から同じ半導体チップ内にある特定の回路へのノイズ干渉がない。【００８５】
（実施形態５）
本発明の実施形態５に係る半導体装置ついて図面を用いて説明する。図１２は、本発明の実施形態５に係る半導体装置の構成を模式的に示した平面図である。図１３は、本発明の実施形態５に係る半導体装置の構成を模式的に示した図１２のＸ−Ｘ´間の断面図である。【００８６】
実施形態４では、上層の半導体チップ４が下層の半導体チップ３よりも小さい例であったが、実施形態５では、上層の半導体チップ４の方が大きい例である。このようなケースでも、ノイズを受けやすい回路（ここではＰＬＬ回路）のワイヤがノイズを発生する回路（ここではＤＣ／ＤＣコンバータ回路）の上をまたぐ場合には、ノイズを発生する回路の上面に導電体層２０を形成する。その他の構成は実施形態４と同様である。実施形態５によれば、実施形態４と同様な効果を奏する。【００８７】
なお、実施形態１−５では、ノイズを発生する回路としてＤＣ／ＤＣコンバータ回路を例に挙げたが、本発明はこれに限定されるものではない。ＤＣ／ＤＣコンバータ回路がノイズを発生する回路として想定される理由は、所望のＤＣ電圧を発生するために約数十ｋＨｚから約数十ＭＨｚの周波数でスイッチング動作するためであり、このスイッチングに伴う大きな電圧変動や電流変動がノイズになるためである。そのため、大きな電圧変動や電流変動をともなってスイッチング動作する回路はすべて対象となる。また、最近のデジタル回路は電源電圧が１Ｖ程度と低くなる傾向にあるが、逆に電流は増える傾向にある。特に、回路動作に必要な電流の供給経路である電源やグランドには大きな電流が流れるため、スイッチング動作するデジタル回路の電源／グランドにつながるワイヤはここで想定するノイズ発生源となりうる。また、高速デジタル回路では、Ｉ／Ｏ回路が内部回路とは異なり大きな電流を流すスイッチング回路である。これらが特に支配的なノイズ発生源となる。【００８８】
また、実施形態１−５では、ノイズを受けやすい回路としてＰＬＬ回路を例に挙げたが、やはりこれに限定されるものではない。ＰＬＬ回路がノイズを受けやすい回路として想定される理由は、ＰＬＬ回路の入力端子、電源端子、グランド端子にノイズが混入した場合、そのノイズによってＰＬＬ回路の出力が変動するためである。特に、ノイズに含まれる周波数成分がここで想定される回路の周波数と一致する場合や、想定される回路の特性上、最も重要な周波数帯域に含まれている場合に問題となる。例えば、ＰＬＬ回路では発生する信号の周波数が数十ＭＨｚの場合、それと同じ周波数帯域の大きなノイズが混入すると、本来発生すべき基準信号が変わってしまう。また、音声帯域のＤＡＣ回路の場合には、数Ｈｚから数十ｋＨｚの帯域のＳ／Ｎ（Ｓｉｇｎａｌ  ｔｏ  Ｎｏｉｓｅ  Ｒａｔｉｏ）が問題となるため、この周波数成分のノイズが混入するとＳ／Ｎが劣化してしまう。また、ＡＤＣ回路でも同じことがいえる。また、コイルやキャパシタを半導体チップ上にパターンで形成したＲＦ回路、例えば、Ｌｏｗ  Ｎｏｉｓｅ  Ａｍｐｌｉｆｉｅｒ（ＬＮＡ）でも同じことがいえる。【００８９】
また、実施形態１−５では、ノイズを発生する回路の上にノイズを受けやすい回路のワイヤがまたぐケースで説明してきたが、ノイズを発生する回路とノイズを受けやすい回路を逆転させてもかまわない。その理由は、どちらのケースもワイヤがノイズ伝播経路として働くからである。例えば、コイルやキャパシタを半導体チップ上にパターンで形成するＬＮＡ回路では、当該ＬＮＡ回路の上にワイヤがまたぐと、ワイヤからコイルやキャパシタにノイズが直接混入し、ＬＮＡ回路の出力信号のＳ／Ｎを低下させてしまう。【００９０】
また、実施形態１−５では、各半導体チップ上にノイズを受けやすい回路、又はノイズを発生する回路が形成されている例を示したが、一つの半導体チップ内にノイズを受けやすい回路とノイズを発生する回路を共存させてもよい。特に、実施形態４、５では、上記回路が共存している場合に効果を発揮する。上記段落［００１６］〜［００１７］で指摘したように、この場合には、半導体チップ全面に導体領域を設けず、実施形態４、５のように特定回路上に導電体層を形成することで、同一半導体チップ内でのノイズ干渉を回避できる。【００９１】
また、実施形態４、５では、導電体層２０を、その覆う回路（実施形態４、５では、ＤＣ／ＤＣコンバータ回路３ａ）のグランドと接続する例を述べたが、この導電体層２０を、その覆う回路の周囲に形成したガードリングと接続してもよい。ここで、ガードリングとは、同一半導体チップ内にあるノイズを受けやすい回路とノイズを発生する回路をシリコン基板内で分離する壁のことである（参考文献：小坂ほか、「ＣＯＭＳミックストシグナル／ＲＦ回路における基板結合対策」、信学技報、SDM2005-136、2005年8月、pp.49-53）。ノイズの少ないガードリングに導電体層２０を接続することで、ノイズが分離できる。
【産業上の利用可能性】
【００９２】
本発明によれば、アナログチップ、デジタルチップ、ＲＦチップ、電源チップなど、異種チップを組合せた半導体装置の中で、特にノイズを発生させやすい半導体チップとノイズを受けやすい半導体チップとを積層することで特性維持が難しい半導体装置においても、特性劣化の少ない半導体装置が実現できる。例えば、音源系のデジタルチップとオーディオ系のアナログチップを積層した半導体装置、電源系の高電圧アナログチップとマイコンなどの低電圧デジタルチップを積層した半導体装置、ＲＦの高感度アナログチップと制御用のデジタルチップを積層した半導体装置などの用途に適用可能である。
本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【国際調査報告】
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