(57)【要約】  プログラム配布部（１８）は、半導体集積回路（１０）のデータ入力端子（１１０）に入力される複数の信号処理ブロック（１１，１２，１４，１５）のプログラムを、複数の信号処理ブロックにおけるマイクロコントローラ（１０１）の命令メモリ（１０２）にそれぞれ転送する。
2009016791.tif 000002
【特許請求の範囲】
【請求項１】
マイクロコントローラを有し、当該マイクロコントローラの命令メモリにロードされたプログラムに従って信号処理を行う複数の信号処理ブロックと、ＣＰＵとを備え、入力されたデジタルテレビジョン放送のストリームデータを処理する半導体集積回路であって、
当該半導体集積回路のデータ入力端子に入力される前記複数の信号処理ブロックのプログラムを、前記複数の信号処理ブロックにおける前記命令メモリにそれぞれ転送するプログラム配布部を備えた
ことを特徴とする半導体集積回路。
【請求項２】
請求項１に記載の半導体集積回路において、
前記データ入力端子は、前記ストリームデータの入力端子である
ことを特徴とする半導体集積回路。
【請求項３】
請求項２に記載の半導体集積回路において、
前記プログラムは、前記ストリームデータのフォーマットに準じて前記データ入力端子に入力されるものであり、
前記プログラム配布部は、前記データ入力端子に入力されるストリームデータを解析して当該ストリームデータにプログラムが含まれているか否か及び当該プログラムは前記複数の信号処理ブロックのいずれのものであるかを判定し、当該入力されたプログラムを当該判定した信号処理ブロックにおける前記命令メモリに転送する
ことを特徴とする半導体集積回路。
【請求項４】
請求項１に記載の半導体集積回路において、
前記プログラム配布部は、前記複数の信号処理ブロック間のデータ線及び制御線の少なくとも一方を通じて前記プログラムを転送する
ことを特徴とする半導体集積回路。
【請求項５】
請求項１に記載の半導体集積回路において、
前記複数の信号処理ブロックのマイクロコントローラは、それぞれ、制御レジスタを有するものであり、
前記プログラム配布部は、前記データ入力端子に入力される前記複数の信号処理ブロックの初期値を、前記複数の信号処理ブロックにおける前記制御レジスタにそれぞれ設定する
ことを特徴とする半導体集積回路。
【請求項６】
請求項５に記載の半導体集積回路において、
前記プログラム配布部は、前記データ入力端子に入力される前記複数の信号処理ブロックの起動命令に従って前記複数の信号処理ブロックをそれぞれ起動させる
ことを特徴とする半導体集積回路。
【請求項７】
請求項６に記載の半導体集積回路において、
前記プログラム配布部は、前記複数の信号処理ブロックのうち、映像信号を出力する映像出力部及び復号された音声信号を出力する音声出力部を優先的に起動させる
ことを特徴とする半導体集積回路。
【請求項８】
複数の信号処理ブロックと、ＣＰＵとを備え、入力されたデジタルテレビジョン放送のストリームデータを処理する半導体集積回路であって、
当該半導体集積回路への電源供給が停止する休止状態において、前記複数の信号処理ブロックの一部に電源を供給する電源供給回路を備えた
ことを特徴とする半導体集積回路。
【請求項９】
請求項８に記載の半導体集積回路において、
前記複数の信号処理ブロックの一部は、前記ストリームデータを処理して映像及び音声のＴＳパケットを出力するＴＳデコーダを含む
ことを特徴とする半導体集積回路。
【請求項１０】
請求項９に記載の半導体集積回路において、
前記複数の信号処理ブロックの一部は、前記映像及び音声のＴＳパケットを処理して映像ストリーム及び音声ストリームを出力するパーシング処理部を含む
ことを特徴とする半導体集積回路。
【請求項１１】
請求項１０に記載の半導体集積回路において、
前記電源供給回路は、前記半導体集積回路の休止状態において、前記複数の信号処理ブロックのいずれかにおける内部メモリに電源を供給するものであり、
当該半導体集積回路は、
前記半導体集積回路の休止状態において、前記パーシング処理部の出力端子と前記内部メモリとを導通状態にするスイッチを備えた
ことを特徴とする半導体集積回路。
【請求項１２】
請求項１１に記載の半導体集積回路において、
前記電源供給回路は、前記半導体集積回路の休止状態において、前記映像ストリームをデコードする映像デコーダ、前記音声ストリームをデコードする音声デコーダ、映像信号を出力する映像出力部及び音声信号を出力する音声出力部の少なくとも一つにおける内部メモリに電源を供給する
ことを特徴とする半導体集積回路。
【請求項１３】
マイクロコントローラを有し、当該マイクロコントローラの命令メモリにロードされたプログラムに従って信号処理を行う複数の信号処理ブロックと、ＣＰＵとを備え、入力されたデジタルテレビジョン放送のストリームデータを処理する半導体集積回路であって、
当該半導体集積回路への電源供給が停止する休止状態において、前記複数の信号処理ブロックにおける命令メモリに電源を供給する電源供給回路を備えた
ことを特徴とする半導体集積回路。
【請求項１４】
デジタルテレビジョン放送の映像及び音声信号を処理する装置であって、
請求項１に記載の半導体集積回路と、
前記半導体集積回路のデータ入力端子に、当該データ入力端子に入力すべき通常のデータ及び前記半導体集積回路における信号処理ブロックのプログラムのいずれか一方を選択的に入力するセレクタと、
前記セレクタに対して、当該装置の起動時に前記プログラムを選択させ、その後、前記通常のデータを選択させる制御をする制御部とを備えた
ことを特徴とする映像音声処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタルテレビジョン放送用のシステムＬＳＩに関し、特に、システムＬＳＩに搭載された各信号処理ブロックのプログラムのロード及びシステムＬＳＩの起動の高速化に関する。
【背景技術】
【０００２】
近年、デジタル家電機器用のシステムＬＳＩの分野において、デジタル家電機器に必要な機能を一つのＬＳＩに統合するＳｏＣ（System on Chip）化が盛んになっている。例えば、デジタルテレビジョン放送受信用のシステムＬＳＩでは、全体の制御に必要なＣＰＵ、ＴＳデコーダ、ＡＶデコーダ、映像出力部、音声出力部、周辺インタフェース、外部メモリコントローラなどが一つのＬＳＩに統合されることが多くなってきている。これにより、複数の集積回路を使用するのと比べて生産コストが抑えられ、より競争力のある製品の製造が可能となる。【０００３】
上記回路群のうち、ＴＳデコーダ、ＡＶデコーダ、映像出力部、音声出力部などの信号処理ブロックは、世界各国の放送形式や映像及び音声の符号化方式などに応じた信号処理をする必要がある。この多様性を実現するために一つのＣＰＵですべての信号処理ブロックを制御するのでは、ＣＰＵに非常に高い性能が要求されるため現実的ではない。そこで、各信号処理ブロックに制御用のコントローラ（マイクロコントローラともいう）を持たせる手法がとられることが多い。このマイクロコントローラ方式によると、ＣＰＵは各マイクロコントローラの制御用レジスタへの値の設定を通じて各マイクロコントローラに指示を与え、各マイクロコントローラは与えられた指示に従って各信号処理ブロックを制御する。これにより、各信号処理ブロックで所望の信号処理が実行される。【０００４】
マイクロコントローラ方式を採用した従来のデジタルテレビジョン放送受信用のシステムＬＳＩでは、まず、フラッシュメモリなどの補助記憶装置からマイクロプロセッサのプログラムがロードされ、マイクロプロセッサが起動する。起動したマイクロプロセッサは、フラッシュメモリなどの外部メモリから各信号処理ブロックのマイクロコントローラにおける命令メモリへのプログラム（以下、マイクロプロセッサのプログラムと区別するために「マイクロコード」と称することがある。）のロードを制御し、その後、各マイクロコントローラを起動させる。そして、起動した各マイクロコントローラは、命令メモリにロードされたマイクロコードに従って所定の信号処理を開始する。こうして、システムＬＳＩはようやく通常動作状態となる（例えば、特許文献１参照）。
【特許文献１】特開平１０−３４１４２２号公報（２７頁、第４図）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記のマイクロコントローラ方式のシステムＬＳＩでは、起動時にマイクロプロセッサ及び各信号処理ブロックにプログラムをロードする必要がある。しかし、各種プログラムが格納されているフラッシュメモリなどの補助記憶装置はＤＲＡＭなどの主記憶装置と比べてそのアクセス速度が遅い。このため、マイクロコントローラ方式のシステムＬＳＩでは、プログラムのロードに比較的多くの時間がかかってしまい、これが素早い起動を困難なものとしている。【０００６】
上記問題に鑑み、本発明は、デジタルテレビジョン放送受信用のシステムＬＳＩについて素早い起動を実現することを課題とする。
【課題を解決するための手段】
【０００７】
上記課題を解決するために本発明が講じた手段は、マイクロコントローラを有し、当該マイクロコントローラの命令メモリにロードされたプログラムに従って信号処理を行う複数の信号処理ブロックと、ＣＰＵとを備え、入力されたデジタルテレビジョン放送のストリームデータを処理する半導体集積回路として、当該半導体集積回路のデータ入力端子に入力される複数の信号処理ブロックのプログラムを、複数の信号処理ブロックにおける命令メモリにそれぞれ転送するプログラム配布部を備えたものとする。これによると、半導体集積回路全体を制御するＣＰＵの起動用プログラムのロードと同時並行的に、各信号処理ブロックにおけるマイクロコントローラの命令メモリにプログラムがロードされるため、半導体集積回路を素早く起動させることができる。【０００８】
具体的には、データ入力端子は、ストリームデータの入力端子である。そして、好ましくは、プログラムは、ストリームデータのフォーマットに準じてデータ入力端子に入力されるものとし、プログラム配布部は、データ入力端子に入力されるストリームデータを解析して当該ストリームデータにプログラムが含まれているか否か及び当該プログラムは複数の信号処理ブロックのいずれのものであるかを判定し、当該入力されたプログラムを当該判定した信号処理ブロックにおける前記命令メモリに転送するものとする。これによると、半導体集積回路の起動時だけではなく通常動作中においてもデータ入力端子を介して各信号処理ブロックにプログラムを配布して、各信号処理ブロックの信号処理方式を変更することができる。【０００９】
好ましくは、プログラム配布部は、複数の信号処理ブロック間のデータ線及び制御線の少なくとも一方を通じて前記プログラムを転送するものとする。これによると、半導体集積回路の回路規模の増大を抑制することができる。【００１０】
また、好ましくは、複数の信号処理ブロックのマイクロコントローラは、それぞれ、制御レジスタを有し、プログラム配布部は、データ入力端子に入力される複数の信号処理ブロックの初期値を、複数の信号処理ブロックにおける制御レジスタにそれぞれ設定するものとする。より好ましくは、プログラム配布部は、データ入力端子に入力される複数の信号処理ブロックの起動命令に従って複数の信号処理ブロックをそれぞれ起動させるものとする。これによると、ＣＰＵの起動を待たずに各信号処理ブロックに初期値を設定して起動させることができるため、半導体集積回路をより素早く起動させることができる。【００１１】
また、好ましくは、プログラム配布部は、複数の信号処理ブロックのうち、映像信号を出力する映像出力部及び復号された音声信号を出力する音声出力部を優先的に起動させるものとする。これによると、半導体集積回路の全体が起動してストリームデータの処理が開始されるまでに何らかの映像及び音声を出力することができる。【００１２】
また、複数の信号処理ブロックと、ＣＰＵとを備え、入力されたデジタルテレビジョン放送のストリームデータを処理する半導体集積回路として、当該半導体集積回路への電源供給が停止する休止状態において、複数の信号処理ブロックの一部に電源を供給する電源供給回路を備えたものとする。ここで、複数の信号処理ブロックの一部は、ストリームデータを処理して映像及び音声のＴＳパケットを出力するＴＳデコーダを含む。さらに、複数の信号処理ブロックの一部は、映像及び音声のＴＳパケットを処理して映像ストリーム及び音声ストリームを出力するパーシング処理部を含んでいてもよい。これによると、半導体集積回路の休止状態における消費電力を抑制しつつ、半導体集積回路を素早く起動させることができる。【００１３】
好ましくは、電源供給回路は、半導体集積回路の休止状態において、複数の信号処理ブロックのいずれかにおける内部メモリに電源を供給するものであり、当該半導体集積回路は、その休止状態において、パーシング処理部の出力端子と内部メモリとを導通状態にするスイッチを備えたものとする。具体的には、電源供給回路は、半導体集積回路の休止状態において、映像ストリームをデコードする映像デコーダ、音声ストリームをデコードする音声デコーダ、映像信号を出力する映像出力部及び音声信号を出力する音声出力部の少なくとも一つにおける内部メモリに電源を供給する。これによると、半導体集積回路の休止状態において、パーシング処理部の出力が廃棄されずにいずれかの信号処理ブロックの内部メモリに記憶される。このため、半導体集積回路の起動時に、当該内部メモリに記憶させたパーシング処理部の出力の一部を使用して映像デコード処理が実行されるため、半導体集積回路のより素早い起動が可能となる。【００１４】
また、マイクロコントローラを有し、当該マイクロコントローラの命令メモリにロードされたプログラムに従って信号処理を行う複数の信号処理ブロックと、ＣＰＵとを備え、入力されたデジタルテレビジョン放送のストリームデータを処理する半導体集積回路として、当該半導体集積回路への電源供給が停止する休止状態において、複数の信号処理ブロックにおける命令メモリに電源を供給する電源供給回路を備えたものとする。これによると、半導体集積回路の再起動時に各信号処理ブロックにおける命令メモリへのプログラムのロードが不要になるため、半導体集積回路を素早く起動させることができる。
【発明の効果】
【００１５】
本発明によると、デジタルテレビジョン放送受信用のシステムＬＳＩについて素早い起動が可能となる。
【図面の簡単な説明】
【００１６】
【図１】図１は、第１の実施形態に係る映像音声処理装置の構成図である。
【図２】図２は、第２の実施形態に係る映像音声処理装置の構成図である。
【図３】図３は、第３の実施形態に係る映像音声処理装置の構成図である。
【図４】図４は、第４の実施形態に係る映像音声処理装置の構成図である。
【図５】図５は、第５の実施形態に係る映像音声処理装置の構成図である。
【図６】図６は、第６の実施形態に係る映像音声処理装置の構成図である。
【図７】図７は、第７の実施形態に係る映像音声処理装置の構成図である。
【符号の説明】
【００１７】
１０    システムＬＳＩ（半導体集積回路）
１１    ＴＳデコーダ（信号処理ブロック）
１２    ＡＶデコーダ（信号処理ブロック）
１２１  パーシング処理部１２１（信号処理ブロック）
１２２  映像デコーダ（信号処理ブロック）
１２３  音声デコーダ（信号処理ブロック）
１４    映像出力部（信号処理ブロック）
１５    音声出力部（信号処理ブロック）
１６    ＣＰＵ
１８    プログラム配布部
１９    電源供給回路
１０１  マイクロコントローラ
１０２  命令メモリ
１０６  制御レジスタ
１１０  データ入力端子
１９１  内部メモリ
１９２  スイッチ
２０    セレクタ
３０    制御部
【発明を実施するための最良の形態】
【００１８】
以下、本発明を実施するための最良の形態について、図面を参照しながら説明する。【００１９】
（第１の実施形態）
図１は、第１の実施形態に係る映像音声処理装置の構成を示す。図中の太線は映像及び音声のデータ及び信号の流れを表している。ＴＳデコーダ１１は、入力されたＭＰＥＧ−ＴＳをパケット情報などに基づいて適宜分配し、ストリーム内で必要な映像及び音声のＴＳパケットをＡＶデコーダ１２に出力する。【００２０】
ＡＶデコーダ１２において、パーシング処理部１２１は、入力されたＴＳパケットを映像ストリームと音声ストリームとに分離する（パーシング処理）。パーシング処理された映像ストリームと音声ストリームは、メモリコントローラ１３を経由して、ＳＤＲＡＭなどで構成された主記憶部２００に転送される。映像デコーダ１２２は、主記憶部２００から映像ストリームを取り込み、可変長復号処理、逆量子化処理、逆コサイン変換処理、動き補償処理などを施して映像フレームを復号する。復号された映像フレームは主記憶部２００に転送される。音声デコーダ１２３は、主記憶部２００から音声ストリームを取り込み、可変長復号処理などを施して音声データを復号する。復号された音声データは主記憶部２００に転送される。【００２１】
映像出力部１４は、主記憶部２００から映像フレームを読み込んで、必要に応じて伸縮処理などを行ってからＯＳＤ（On Screen Display）画像を合成し、一般的なフォーマットの映像信号を出力する。音声出力部１５は、主記憶部２００から音声データを読み込んで、一般的なフォーマットの音声信号を出力する。【００２２】
ＴＳデコーダ１１、パーシング処理部１２１、映像デコーダ１２２、音声デコーダ１２３、映像出力部１４及び音声出力部１５は、それぞれ、専用のマイクロコントローラ１０１を有する信号処理ブロックである。これら信号処理ブロックは、マイクロコントローラ１０１の命令メモリ１０２にロードされたプログラム（マイクロコード）に従って、所望の信号処理を実行することができるようになっている。なお、すべての信号処理ブロックが専用のマイクロコントローラ１０１を有する必要はなく、複数の信号処理ブロックで一のマイクロコントローラ１０１を共用するような構成であってもよい。【００２３】
ＣＰＵ１６は、上記各回路要素を含むシステムＬＳＩ１０全体の制御を司る。ＣＰＵ１６の制御プログラムは、ペリフェラル１７を経由して、フラッシュメモリなどで構成された補助記憶部３００からロードされる。【００２４】
プログラム配布部１８は、システムＬＳＩ１０のデータ入力端子１１０に入力されたデータがＭＰＥＧ−ＴＳであるか、あるいは各信号処理ブロックのプログラムであるかを判定する。当該判定は、プログラムを含むデータに特定のパターンを定義しておき、そのパターンを検出することで行うことができる。パターンとして、時間的に連続する特定のデータ列、特定ビットに決められたビット列が含まれるデータ列などが使用可能である。【００２５】
プログラム配布部１８は、入力されたデータがＭＰＥＧ−ＴＳであると判定した場合には、データ入力端子１１０に入力されたデータをそのままＴＳデコーダ１１に入力する。一方、プログラム配布部１８は、入力されたデータにプログラムが含まれていると判定した場合には、さらに、そのプログラムがどの信号処理ブロックのものであるかを判定する。当該判定もまた、特定のパターンを検出することで行うことができる。そして、プログラムを転送すべき信号処理ブロックが特定できたならば、プログラム配布部１８は、プログラム転送先の信号処理ブロックのスイッチ１０３を導通状態に制御し、プログラム配布用の配線１０４を通じてマイクロコントローラ１０１の命令メモリ１０２にプログラムを書き込む。すべての信号処理ブロックへのプログラムの配布が完了すると、プログラム配布部１８は、プログラム配布処理を停止し、以後入力されるデータの誤判定を防止する。【００２６】
一方、システムＬＳＩ１０の外部において、放送波受信用フロントエンドＬＳＩ（ＦＥ−ＬＳＩ）１００は、受信したデジタルテレビジョン放送波を処理してＭＥＰＧ−ＴＳを出力する。スタンバイマイコン４００は、システムＬＳＩ１０の起動時に、ペリフェラル４０１を経由して、補助記憶部３００からシステムＬＳＩ１０における各信号処理ブロックのプログラムを読み出して出力する。スタンバイマイコン４００以外の手段によって、補助記憶部３００からシステムＬＳＩ１０における各信号処理ブロックのプログラムを読み出して出力してもよい。【００２７】
セレクタ２０は、フロントエンドＬＳＩ１００及びスタンバイマイコン４００の出力のいずれか一方を選択的にシステムＬＳＩ１０のデータ入力端子１１０に入力する。制御部３０は、セレクタ２０の選択動作を制御する。具体的には、制御部３０は、スタンバイマイコン４００から、システムＬＳＩ１０が起動するとの通知を受けたとき、セレクタ２０にスタンバイマイコン４００から出力されるプログラムを選択させ、データ入力端子１１０にプログラムが入力されるようにする。その後、制御部３０は、ＣＰＵ１６から、システムＬＳＩ１０のすべての信号処理ブロックへのプログラムの配布が完了したとの通知を受けたとき、セレクタ２０にフロントエンドＬＳＩ１００から出力されるＭＥＰＧ−ＴＳを選択させ、データ入力端子１１０にＭＰＥＧ−ＴＳが入力されるようにする。すなわち、データ入力端子１１０には、システムＬＳＩ１０の通常動作時には通常のデータであるＭＰＥＧ−ＴＳが入力され、起動時には各信号処理ブロックのプログラムが入力される。【００２８】
以上、本実施形態によると、システムＬＳＩ１０の起動時に、ＣＰＵ１６にその制御用のプログラムがロードされるのと同時並行的に、各信号処理ブロックのマイクロコントローラ１０１の命令メモリ１０２にプログラムがロードされる。すなわち、ＣＰＵ１６へのプログラムのロード完了を待つことなく、各信号処理ブロックにプログラムを配布することができるため、システムＬＳＩ１０の素早い起動が可能となる。例えば、入出力端子の初期設定やメモリコントローラの起動などに１００ミリ秒、ＣＰＵのプログラムのロードに５００ミリ秒、すべての信号処理ブロックのプログラムのロードに４００ミリ秒かかるとすると、従来のシステムＬＳＩでは起動に１０００ミリ秒かかる。これに対して、本実施形態に係るシステムＬＳＩ１０では、ＣＰＵのプログラムのロードとすべての信号処理ブロックのプログラムのロードが同時並行的に行われるため、起動に要する時間は６００ミリ秒で済む。したがって、約４０％の起動時間短縮効果がある。【００２９】
（第２の実施形態）
図２は、第２の実施形態に係る映像音声処理装置の構成を示す。本実施形態に係る映像音声処理装置では、ＴＳデコーダ１１に上述のプログラム配布部１８が組み込まれている。すなわち、ＴＳデコーダ１１がプログラム配布部として機能する。以下、第１の実施形態と異なる点についてのみ説明する。【００３０】
本実施形態では、システムＬＳＩ１０における各信号処理ブロックのプログラムは、ＭＰＥＧ−ＴＳのフォーマットに準じてデータ入力端子１１０に入力される。例えば、通常の放送コンテンツとは異なるＴＳパケットヘッダを定義したり、ＴＳパケットのペイロードにプログラムを埋め込んだりしてＭＰＥＧ−ＴＳのフォーマットを拡張する。プログラムは、この拡張したフォーマットのストリームデータとして各信号処理ブロックのプログラムがシステムＬＳＩ１０に入力される。【００３１】
ＴＳデコーダ１１は、入力されたストリームデータがＭＥＰＧ−ＴＳであるか、あるいはプログラムを含むものであるかを判定する。ＭＰＥＧ−ＴＳと判定した場合には、ＭＰＥＧ−ＴＳをパケット情報などに基づいて適宜分配し、ストリーム内で必要な映像及び音声のＴＳパケットをＡＶデコーダ１２に出力する。一方、プログラムを含むストリームデータであると判定した場合には、ＴＳデコーダ１１は、そのプログラムがどの信号処理ブロックのものであるかを判定し、当該判定した信号処理ブロックにプログラムを配布する。当該判定は、入力されたストリームデータにおけるパケットのヘッダ又はペイロードに埋め込まれたデータのヘッダを解析することで行うことができる。【００３２】
以上、本実施形態によると、システムＬＳＩ１０の通常動作中にデータ入力端子１１０に信号処理ブロックのプログラムが入力されても、ＴＳデコーダ１１は、入力されたストリームデータをＭＰＥＧ−ＴＳとして誤って処理することなく、信号処理ブロックのプログラムであると判定してプログラム配布処理を行うことができる。換言すると、システムＬＳＩ１０の起動時だけではなく通常動作中にも信号処理ブロックのプログラムの入力が可能となる。すなわち、システムＬＳＩ１０の動作中に映像及び音声の符号化方式を切り替えることができる。【００３３】
（第３の実施形態）
図３は、第３の実施形態に係る映像音声処理装置の構成を示す。本実施形態に係る映像処理装置は、第２の実施形態に係る映像処理装置におけるシステムＬＳＩ１０の一部を改変して、ＴＳデコーダ１１からＡＶデコーダ１２にＴＳパケットを伝送するためのデータ線１１１、及びＡＶデコーダ１２から映像出力部１４及び音声出力部１５のそれぞれへの制御用パラメータの受け渡しに使用される制御線１１２及び１１３を通じて信号処理ブロックのプログラムを配布するようにしたものである。以下、第２の実施形態と異なる点についてのみ説明する。【００３４】
ＴＳデコーダ１１は、データ入力端子１１０に入力されたデータに自分向けのプログラムが含まれていると判定したとき、自身のスイッチ１０３を導通状態に制御し、そのプログラムを自身のマイクロコントローラ１０１の命令メモリ１０２に取り込む。一方、ＴＳデコーダ１１は、データ入力端子１１０に入力されたデータに自分以外の信号処理ブロックのプログラムが含まれていると判定したとき、そのプログラムをデータ線１１１に流す。【００３５】
プログラム転送先がパーシング処理部１２１、映像デコーダ１２２及び音声デコーダ１２３のいずれかであれば、ＴＳデコーダ１１は、その信号処理ブロックのスイッチ１０３を導通状態に制御し、ＡＶデコーダ１２におけるプログラム配布用の配線１２４を通じてマイクロコントローラ１０１の命令メモリ１０２にプログラムを書き込む。プログラム転送先が映像出力部１４であれば、ＴＳデコーダ１１は、ＡＶデコーダ１２におけるスイッチ１２５及び映像出力部１４におけるスイッチ１０３を導通状態に制御し、配線１２４、制御線１１２及び映像出力部１４におけるプログラム配布用の配線１４１を通じてマイクロコントローラ１０１の命令メモリ１０２にプログラムを書き込む。プログラム転送先が音声出力部１５であれば、ＴＳデコーダ１１は、ＡＶデコーダ１２におけるスイッチ１２５及び音声出力部１５におけるスイッチ１０３を導通状態に制御し、配線１２４、制御線１１３及び音声出力部１５におけるプログラム配布用の配線１５１を通じてマイクロコントローラ１０１の命令メモリ１０２にプログラムを書き込む。【００３６】
以上、本実施形態によると、システムＬＳＩ１０に既存のデータ線１１１及び制御線１１２、１１３を信号処理ブロックのプログラムの配布に使用される。これにより、システムＬＳＩ１０においてプログラム配布のために設けるべき新たな配線が少なくなり、回路規模を小さくすることができる。データ線１１１及び制御線１１２、１１３のいずれか一方をプログラム配布に使用するようにしても同様の効果が奏される。【００３７】
（第４の実施形態）
図４は、第４の実施形態に係る映像音声処理装置の構成を示す。本実施形態に係る映像処理装置は、第１の実施形態を発展させ、システムＬＳＩ１０における各信号処理ブロックにプログラムだけではなく初期値をも転送し、さらにＣＰＵ１６の指示に依らずに各信号処理ブロックを起動させるような構成となっている。以下、第１の実施形態と異なる点についてのみ説明する。【００３８】
プログラム配布部１８は、システムＬＳＩ１０のデータ入力端子１１０に入力されたデータがＭＰＥＧ−ＴＳであるか、あるいは各信号処理ブロックのプログラム、初期値及び起動命令のいずれであるかを判定する。【００３９】
プログラム配布部１８は、入力されたデータに信号処理ブロックの初期値が含まれていると判定した場合には、さらに、その初期値がどの信号処理ブロックのものであるかを判定する。そして、初期値を設定すべき信号処理ブロックが特定できたならば、プログラム配布部１８は、対象となる信号処理ブロックのスイッチ１０５を導通状態に制御し、初期値設定用の配線１０７を通じてマイクロコントローラ１０１の制御レジスタ１０６に初期値を設定する。また、プログラム配布部１８は、入力されたデータに信号処理ブロックの起動命令が含まれていると判定した場合には、起動制御用の配線１０８を通じて各信号処理ブロックのマイクロコントローラ１０１に起動命令を送る。【００４０】
好ましくは、映像出力部１４及び音声出力部１５を優先的に起動させるようにする。これにより、システムＬＳＩ１０の全体が起動してストリームデータの処理が開始されるまでに何らかの映像及び音声を出力することができる。【００４１】
以上、本実施形態によると、システムＬＳＩ１０においてＣＰＵ１６の起動を待たずに各信号処理ブロックを起動させることができる。これにより、システムＬＳＩ１０がストリームデータの処理を開始してから映像信号及び音声信号が出力されるまでに要する時間が短縮される。【００４２】
なお、一部の信号処理ブロックに対して初期値を設定して起動命令を出すようにしても同様の効果が奏される。また、プログラム配布部１８は、各信号処理ブロックのプログラム配布及び初期値設定のみを行い、各信号処理ブロックの起動はＣＰＵ１６が行うようにしてもよい。このようにしても、ＣＰＵ１６の起動を待たずに各信号処理ブロックに初期値を設定することができるため、システムＬＳＩ１０をより高速に起動させることができる。【００４３】
また、第２又は第３の実施形態と同様にＴＳデコーダ１１にプログラム配布機能を持たせ、さらに初期値設定機能及び起動命令機能を持たせるようにしてもよい。この場合、各信号処理ブロックの初期値及び起動命令を、ＭＰＥＧ−ＴＳのフォーマットに準じたストリームデータとしてデータ入力端子１１０に入力する。【００４４】
（第５の実施形態）
図５は、第５の実施形態に係る映像音声処理装置の構成を示す。本実施形態に係る映像音声処理装置は、第１の実施形態に係る映像音声処理装置から信号処理ブロックのプログラム配布用の回路を省略し、システムＬＳＩ１０に電源供給回路１９を追加した構成となっている。以下、第１の実施形態と異なる点についてのみ説明する。【００４５】
電源供給回路１９は、システムＬＳＩ１０への電源供給とは独立にＴＳデコーダ１１及びパーシング処理部１２１への電源供給を制御する。すなわち、システムＬＳＩ１０への電源供給が停止してもＴＳデコーダ１１及びパーシング処理部１２１には電源が供給され、これら信号処理ブロックは動作し続ける。これにより、システムＬＳＩ１０が休止状態となってもストリーム処理の一部を継続することができる。システムＬＳＩ１０が動作を再開する場合には、ＣＰＵ１６の制御により、ＴＳデコーダ１１及びパーシング処理部１２１以外の映像デコーダ１２２、音声デコーダ１２３、映像出力部１４及び音声出力部１５にプログラムがロードされ、これら信号処理ブロックが起動される。【００４６】
以上、本実施形態によると、システムＬＳＩ１０が休止状態となってもＴＳデコーダ１１及びパーシング処理部１２１は動作し続ける。これにより、システムＬＳＩ１０の素早い起動が可能となる。例えば、ストリーム入力処理に１００ミリ秒、ストリームパーシング処理に２００ミリ秒、映像デコード処理に６００ミリ秒、及び映像出力処理に４００ミリ秒かかるとすると、従来のシステムＬＳＩでは起動に１３００ミリ秒かかる。これに対して、本実施形態では、ストリーム入力処理及びストリームパーシング処理はすでに動作しているため、システムＬＳＩ１０の起動に要する時間は１０００ミリ秒で済む。したがって、約２５％の起動時簡短縮効果がある。【００４７】
なお、電源供給回路１９による電源供給制御は任意の信号処理ブロックに対して可能であるが、システムＬＳＩ１０の休止中に映像デコーダ１２２などの電力消費量の多い信号処理ブロックを動作させておくことは消費電力増大の点で好ましくない。したがって、常に動作させておくのは消費電力の少ないＴＳデコーダ１１及びパーシング処理部１２１などの信号処理ブロックに留めておく。もちろん、ＴＳデコーダ１１のみを動作させるようにしても上記の効果が得られる。【００４８】
（第６の実施形態）
図６は、第６の実施形態に係る映像音声処理装置の構成を示す。本実施形態に係る映像音声処理装置は、パーシング処理部１２１の出力データを主記憶部２００を経由せずに映像デコーダ１２２の内部メモリ１２２に直接書き込むことができる構成となっている。以下、第５の実施形態と異なる点についてのみ説明する。【００４９】
一般的に、映像デコーダ１２２は、デコード処理用の内部バッファとして、ＳＲＡＭなどで構成された高速かつ大容量の内部メモリ１９１を備えている。電源供給回路１９は、ＴＳデコーダ１１及びパーシング処理部１２１に加えて映像デコーダ１２２の内部メモリ１９１に対して、システムＬＳＩ１０への電源供給とは独立に電源供給を制御する。すなわち、システムＬＳＩ１０への電源供給が停止してもＴＳデコーダ１１、パーシング処理部１２１及び映像デコーダ１２２の内部メモリ１９１には電源が供給される。【００５０】
電源供給回路１９は、システムＬＳＩ１０の休止状態において、映像デコーダ１２２におけるスイッチ１９２を導通状態にして、配線１９３を通じて映像デコーダ１２２の内部メモリ１９１にパーシング処理部１２１から出力された映像ストリームを書き込む。これにより、システムＬＳＩ１０が休止状態となり、主記憶部２００へのデータの書き出しができなくなっていても、ストリーム処理の一部を継続し、さらに得られた映像ストリームを映像デコーダ１２２の内部メモリ１９１に一時的に記憶させることができる。【００５１】
システムＬＳＩ１０が動作を再開する場合には、ＣＰＵ１６の制御により、ＴＳデコーダ１１及びパーシング処理部１２１以外の映像デコーダ１２２、音声デコーダ１２３、映像出力部１４及び音声出力部１５にプログラムがロードされ、これら信号処理ブロックが起動される。起動した映像デコーダ１２２は、内部メモリ１９１に記憶している映像ストリームをメモリコントローラ１３を介して主記憶部２００に転送する。これにより、パーシング処理部１２１から出力された映像ストリームが主記憶部２００に転送された状態からシステムＬＳＩ１０が動作を再開することができる。【００５２】
以上、本実施形態によると、システムＬＳＩ１０が休止状態となってもＴＳデコーダ１１、パーシング処理部１２１及び映像デコーダ１２２の内部メモリ１９１は動作し続け、さらに、パーシング処理部１２１から出力された映像ストリームは映像デコーダ１２２の内部メモリに一時的に記憶される。これにより、システムＬＳＩ１０のより素早い起動が可能となる。例えば、第５の実施形態ではシステムＬＳＩ１０の起動に１０００ミリ秒かかるのに対して、本実施形態では、システムＬＳＩ１０の起動時に、映像デコード処理に必要なデータの一部がすでに主記憶部２００に存在するため、映像デコード処理にかかる時間が若干短くなり、およそ９００ミリ秒でシステムＬＳＩ１０が起動可能である。したがって、従来比で約３０％の起動時簡短縮効果がある。【００５３】
なお、映像出力部１４その他の信号処理ブロックもまた比較的大きな内部メモリを有する。したがって、その内部メモリを映像デコーダ１２２の内部メモリ１９１に代用又は併用して使用するようにしてもよい。【００５４】
（第７の実施形態）
図７は、第７の実施形態に係る映像音声処理装置の構成を示す。本実施形態に係る映像音声処理装置は、各信号処理ブロックにおけるマイクロコントローラ１０１の命令メモリ１０２に対して個別の電源供給制御が行われる構成となっている。以下、第５の実施形態と異なる点についてのみ説明する。【００５５】
電源供給回路１９は、システムＬＳＩ１０への電源供給とは独立に各信号処理ブロックにおけるマイクロコントローラ１０１の命令メモリ１０２への電源供給を制御する。すなわち、システムＬＳＩ１０への電源供給が停止しても各信号処理ブロックにおける命令メモリ１０２には電源が供給され、命令メモリ１０２は各信号処理ブロックのプログラムを保持し続ける。これにより、システムＬＳＩ１０が動作を再開するとき、各信号処理ブロックのプログラムをロードしなくて済み、システムＬＳＩ１０の素早い起動が可能となる。なお、各信号処理ブロックにおける命令メモリ１０２の消費電力は僅かであるため、消費電力増大が問題となることはない。【００５６】
上記の各実施形態は、システムＬＳＩ１０にはＭＰＥＧ−ＴＳが入力されるデジタルテレビジョン放送の受信システムを想定しているが、本発明はＭＰＥＧ−ＴＳに限定されるものではない。例えば、デジタルビデオレコーダの場合にはシステムＬＳＩには映像及び音声データを含むストリームデータが入力される。この場合、データ入力端子として、ＩＥＥＥ１３９４端子、ＵＳＢ端子、ハードディスクインタフェース端子などが利用可能である。【００５７】
今後、システムＬＳＩ１０に新たな機能を実現する信号処理ブロックが搭載されたとしても、上記のように信号処理ブロックへのプログラム配布及び／又は個別の電源制御を行うことで、システムＬＳＩ１０の素早い起動を実現することができる。
【産業上の利用可能性】
【００５８】
本発明に係るデジタルテレビジョン放送受信用の半導体集積回路は、素早い起動が可能であるため、デジタルテレビジョン放送の受信システムに有用である。
【図１】
2009016791.tif 000003
【図２】
2009016791.tif 000004
【図３】
2009016791.tif 000005
【図４】
2009016791.tif 000006
【図５】
2009016791.tif 000007
【図６】
2009016791.tif 000008
【図７】
2009016791.tif 000009
【手続補正書】
【提出日】平成21年11月5日(2009.11.5)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタルテレビジョン放送用のシステムＬＳＩに関し、特に、システムＬＳＩに搭載された各信号処理ブロックのプログラムのロード及びシステムＬＳＩの起動の高速化に関する。
【背景技術】
【０００２】
近年、デジタル家電機器用のシステムＬＳＩの分野において、デジタル家電機器に必要な機能を一つのＬＳＩに統合するＳｏＣ（System on Chip）化が盛んになっている。例えば、デジタルテレビジョン放送受信用のシステムＬＳＩでは、全体の制御に必要なＣＰＵ、ＴＳデコーダ、ＡＶデコーダ、映像出力部、音声出力部、周辺インタフェース、外部メモリコントローラなどが一つのＬＳＩに統合されることが多くなってきている。これにより、複数の集積回路を使用するのと比べて生産コストが抑えられ、より競争力のある製品の製造が可能となる。
【０００３】
上記回路群のうち、ＴＳデコーダ、ＡＶデコーダ、映像出力部、音声出力部などの信号処理ブロックは、世界各国の放送形式や映像及び音声の符号化方式などに応じた信号処理をする必要がある。この多様性を実現するために一つのＣＰＵですべての信号処理ブロックを制御するのでは、ＣＰＵに非常に高い性能が要求されるため現実的ではない。そこで、各信号処理ブロックに制御用のコントローラ（マイクロコントローラともいう）を持たせる手法がとられることが多い。このマイクロコントローラ方式によると、ＣＰＵは各マイクロコントローラの制御用レジスタへの値の設定を通じて各マイクロコントローラに指示を与え、各マイクロコントローラは与えられた指示に従って各信号処理ブロックを制御する。これにより、各信号処理ブロックで所望の信号処理が実行される。
【０００４】
マイクロコントローラ方式を採用した従来のデジタルテレビジョン放送受信用のシステムＬＳＩでは、まず、フラッシュメモリなどの補助記憶装置からマイクロプロセッサのプログラムがロードされ、マイクロプロセッサが起動する。起動したマイクロプロセッサは、フラッシュメモリなどの外部メモリから各信号処理ブロックのマイクロコントローラにおける命令メモリへのプログラム（以下、マイクロプロセッサのプログラムと区別するために「マイクロコード」と称することがある。）のロードを制御し、その後、各マイクロコントローラを起動させる。そして、起動した各マイクロコントローラは、命令メモリにロードされたマイクロコードに従って所定の信号処理を開始する。こうして、システムＬＳＩはようやく通常動作状態となる（例えば、特許文献１参照）。
【特許文献１】特開平１０−３４１４２２号公報（２７頁、第４図）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記のマイクロコントローラ方式のシステムＬＳＩでは、起動時にマイクロプロセッサ及び各信号処理ブロックにプログラムをロードする必要がある。しかし、各種プログラムが格納されているフラッシュメモリなどの補助記憶装置はＤＲＡＭなどの主記憶装置と比べてそのアクセス速度が遅い。このため、マイクロコントローラ方式のシステムＬＳＩでは、プログラムのロードに比較的多くの時間がかかってしまい、これが素早い起動を困難なものとしている。
【０００６】
上記問題に鑑み、本発明は、デジタルテレビジョン放送受信用のシステムＬＳＩについて素早い起動を実現することを課題とする。
【課題を解決するための手段】
【０００７】
上記課題を解決するために本発明が講じた手段は、マイクロコントローラを有し、当該マイクロコントローラの命令メモリにロードされたプログラムに従って信号処理を行う複数の信号処理ブロックと、ＣＰＵとを備え、入力されたデジタルテレビジョン放送のストリームデータを処理する半導体集積回路として、当該半導体集積回路のデータ入力端子に入力される複数の信号処理ブロックのプログラムを、複数の信号処理ブロックにおける命令メモリにそれぞれ転送するプログラム配布部を備えたものとする。これによると、半導体集積回路全体を制御するＣＰＵの起動用プログラムのロードと同時並行的に、各信号処理ブロックにおけるマイクロコントローラの命令メモリにプログラムがロードされるため、半導体集積回路を素早く起動させることができる。
【０００８】
具体的には、データ入力端子は、ストリームデータの入力端子である。そして、好ましくは、プログラムは、ストリームデータのフォーマットに準じてデータ入力端子に入力されるものとし、プログラム配布部は、データ入力端子に入力されるストリームデータを解析して当該ストリームデータにプログラムが含まれているか否か及び当該プログラムは複数の信号処理ブロックのいずれのものであるかを判定し、当該入力されたプログラムを当該判定した信号処理ブロックにおける前記命令メモリに転送するものとする。これによると、半導体集積回路の起動時だけではなく通常動作中においてもデータ入力端子を介して各信号処理ブロックにプログラムを配布して、各信号処理ブロックの信号処理方式を変更することができる。
【０００９】
好ましくは、プログラム配布部は、複数の信号処理ブロック間のデータ線及び制御線の少なくとも一方を通じて前記プログラムを転送するものとする。これによると、半導体集積回路の回路規模の増大を抑制することができる。
【００１０】
また、好ましくは、複数の信号処理ブロックのマイクロコントローラは、それぞれ、制御レジスタを有し、プログラム配布部は、データ入力端子に入力される複数の信号処理ブロックの初期値を、複数の信号処理ブロックにおける制御レジスタにそれぞれ設定するものとする。より好ましくは、プログラム配布部は、データ入力端子に入力される複数の信号処理ブロックの起動命令に従って複数の信号処理ブロックをそれぞれ起動させるものとする。これによると、ＣＰＵの起動を待たずに各信号処理ブロックに初期値を設定して起動させることができるため、半導体集積回路をより素早く起動させることができる。
【００１１】
また、好ましくは、プログラム配布部は、複数の信号処理ブロックのうち、映像信号を出力する映像出力部及び復号された音声信号を出力する音声出力部を優先的に起動させるものとする。これによると、半導体集積回路の全体が起動してストリームデータの処理が開始されるまでに何らかの映像及び音声を出力することができる。
【００１２】
また、複数の信号処理ブロックと、ＣＰＵとを備え、入力されたデジタルテレビジョン放送のストリームデータを処理する半導体集積回路として、当該半導体集積回路への電源供給が停止する休止状態において、複数の信号処理ブロックの一部に電源を供給する電源供給回路を備えたものとする。ここで、複数の信号処理ブロックの一部は、ストリームデータを処理して映像及び音声のＴＳパケットを出力するＴＳデコーダを含む。さらに、複数の信号処理ブロックの一部は、映像及び音声のＴＳパケットを処理して映像ストリーム及び音声ストリームを出力するパーシング処理部を含んでいてもよい。これによると、半導体集積回路の休止状態における消費電力を抑制しつつ、半導体集積回路を素早く起動させることができる。
【００１３】
好ましくは、電源供給回路は、半導体集積回路の休止状態において、複数の信号処理ブロックのいずれかにおける内部メモリに電源を供給するものであり、当該半導体集積回路は、その休止状態において、パーシング処理部の出力端子と内部メモリとを導通状態にするスイッチを備えたものとする。具体的には、電源供給回路は、半導体集積回路の休止状態において、映像ストリームをデコードする映像デコーダ、音声ストリームをデコードする音声デコーダ、映像信号を出力する映像出力部及び音声信号を出力する音声出力部の少なくとも一つにおける内部メモリに電源を供給する。これによると、半導体集積回路の休止状態において、パーシング処理部の出力が廃棄されずにいずれかの信号処理ブロックの内部メモリに記憶される。このため、半導体集積回路の起動時に、当該内部メモリに記憶させたパーシング処理部の出力の一部を使用して映像デコード処理が実行されるため、半導体集積回路のより素早い起動が可能となる。
【００１４】
また、マイクロコントローラを有し、当該マイクロコントローラの命令メモリにロードされたプログラムに従って信号処理を行う複数の信号処理ブロックと、ＣＰＵとを備え、入力されたデジタルテレビジョン放送のストリームデータを処理する半導体集積回路として、当該半導体集積回路への電源供給が停止する休止状態において、複数の信号処理ブロックにおける命令メモリに電源を供給する電源供給回路を備えたものとする。これによると、半導体集積回路の再起動時に各信号処理ブロックにおける命令メモリへのプログラムのロードが不要になるため、半導体集積回路を素早く起動させることができる。
【発明の効果】
【００１５】
本発明によると、デジタルテレビジョン放送受信用のシステムＬＳＩについて素早い起動が可能となる。
【図面の簡単な説明】
【００１６】
【図１】図１は、第１の実施形態に係る映像音声処理装置の構成図である。
【図２】図２は、第２の実施形態に係る映像音声処理装置の構成図である。
【図３】図３は、第３の実施形態に係る映像音声処理装置の構成図である。
【図４】図４は、第４の実施形態に係る映像音声処理装置の構成図である。
【図５】図５は、第５の実施形態に係る映像音声処理装置の構成図である。
【図６】図６は、第６の実施形態に係る映像音声処理装置の構成図である。
【図７】図７は、第７の実施形態に係る映像音声処理装置の構成図である。
【符号の説明】
【００１７】
１０    システムＬＳＩ（半導体集積回路）
１１    ＴＳデコーダ（信号処理ブロック）
１２    ＡＶデコーダ（信号処理ブロック）
１２１  パーシング処理部１２１（信号処理ブロック）
１２２  映像デコーダ（信号処理ブロック）
１２３  音声デコーダ（信号処理ブロック）
１４    映像出力部（信号処理ブロック）
１５    音声出力部（信号処理ブロック）
１６    ＣＰＵ
１８    プログラム配布部
１９    電源供給回路
１０１  マイクロコントローラ
１０２  命令メモリ
１０６  制御レジスタ
１１０  データ入力端子
１９１  内部メモリ
１９２  スイッチ
２０    セレクタ
３０    制御部
【発明を実施するための最良の形態】
【００１８】
以下、本発明を実施するための最良の形態について、図面を参照しながら説明する。
【００１９】
（第１の実施形態）
図１は、第１の実施形態に係る映像音声処理装置の構成を示す。図中の太線は映像及び音声のデータ及び信号の流れを表している。ＴＳデコーダ１１は、入力されたＭＰＥＧ−ＴＳをパケット情報などに基づいて適宜分配し、ストリーム内で必要な映像及び音声のＴＳパケットをＡＶデコーダ１２に出力する。
【００２０】
ＡＶデコーダ１２において、パーシング処理部１２１は、入力されたＴＳパケットを映像ストリームと音声ストリームとに分離する（パーシング処理）。パーシング処理された映像ストリームと音声ストリームは、メモリコントローラ１３を経由して、ＳＤＲＡＭなどで構成された主記憶部２００に転送される。映像デコーダ１２２は、主記憶部２００から映像ストリームを取り込み、可変長復号処理、逆量子化処理、逆コサイン変換処理、動き補償処理などを施して映像フレームを復号する。復号された映像フレームは主記憶部２００に転送される。音声デコーダ１２３は、主記憶部２００から音声ストリームを取り込み、可変長復号処理などを施して音声データを復号する。復号された音声データは主記憶部２００に転送される。
【００２１】
映像出力部１４は、主記憶部２００から映像フレームを読み込んで、必要に応じて伸縮処理などを行ってからＯＳＤ（On Screen Display）画像を合成し、一般的なフォーマットの映像信号を出力する。音声出力部１５は、主記憶部２００から音声データを読み込んで、一般的なフォーマットの音声信号を出力する。
【００２２】
ＴＳデコーダ１１、パーシング処理部１２１、映像デコーダ１２２、音声デコーダ１２３、映像出力部１４及び音声出力部１５は、それぞれ、専用のマイクロコントローラ１０１を有する信号処理ブロックである。これら信号処理ブロックは、マイクロコントローラ１０１の命令メモリ１０２にロードされたプログラム（マイクロコード）に従って、所望の信号処理を実行することができるようになっている。なお、すべての信号処理ブロックが専用のマイクロコントローラ１０１を有する必要はなく、複数の信号処理ブロックで一のマイクロコントローラ１０１を共用するような構成であってもよい。
【００２３】
ＣＰＵ１６は、上記各回路要素を含むシステムＬＳＩ１０全体の制御を司る。ＣＰＵ１６の制御プログラムは、ペリフェラル１７を経由して、フラッシュメモリなどで構成された補助記憶部３００からロードされる。
【００２４】
プログラム配布部１８は、システムＬＳＩ１０のデータ入力端子１１０に入力されたデータがＭＰＥＧ−ＴＳであるか、あるいは各信号処理ブロックのプログラムであるかを判定する。当該判定は、プログラムを含むデータに特定のパターンを定義しておき、そのパターンを検出することで行うことができる。パターンとして、時間的に連続する特定のデータ列、特定ビットに決められたビット列が含まれるデータ列などが使用可能である。
【００２５】
プログラム配布部１８は、入力されたデータがＭＰＥＧ−ＴＳであると判定した場合には、データ入力端子１１０に入力されたデータをそのままＴＳデコーダ１１に入力する。一方、プログラム配布部１８は、入力されたデータにプログラムが含まれていると判定した場合には、さらに、そのプログラムがどの信号処理ブロックのものであるかを判定する。当該判定もまた、特定のパターンを検出することで行うことができる。そして、プログラムを転送すべき信号処理ブロックが特定できたならば、プログラム配布部１８は、プログラム転送先の信号処理ブロックのスイッチ１０３を導通状態に制御し、プログラム配布用の配線１０４を通じてマイクロコントローラ１０１の命令メモリ１０２にプログラムを書き込む。すべての信号処理ブロックへのプログラムの配布が完了すると、プログラム配布部１８は、プログラム配布処理を停止し、以後入力されるデータの誤判定を防止する。
【００２６】
一方、システムＬＳＩ１０の外部において、放送波受信用フロントエンドＬＳＩ（ＦＥ−ＬＳＩ）１００は、受信したデジタルテレビジョン放送波を処理してＭＥＰＧ−ＴＳを出力する。スタンバイマイコン４００は、システムＬＳＩ１０の起動時に、ペリフェラル４０１を経由して、補助記憶部３００からシステムＬＳＩ１０における各信号処理ブロックのプログラムを読み出して出力する。スタンバイマイコン４００以外の手段によって、補助記憶部３００からシステムＬＳＩ１０における各信号処理ブロックのプログラムを読み出して出力してもよい。
【００２７】
セレクタ２０は、フロントエンドＬＳＩ１００及びスタンバイマイコン４００の出力のいずれか一方を選択的にシステムＬＳＩ１０のデータ入力端子１１０に入力する。制御部３０は、セレクタ２０の選択動作を制御する。具体的には、制御部３０は、スタンバイマイコン４００から、システムＬＳＩ１０が起動するとの通知を受けたとき、セレクタ２０にスタンバイマイコン４００から出力されるプログラムを選択させ、データ入力端子１１０にプログラムが入力されるようにする。その後、制御部３０は、ＣＰＵ１６から、システムＬＳＩ１０のすべての信号処理ブロックへのプログラムの配布が完了したとの通知を受けたとき、セレクタ２０にフロントエンドＬＳＩ１００から出力されるＭＥＰＧ−ＴＳを選択させ、データ入力端子１１０にＭＰＥＧ−ＴＳが入力されるようにする。すなわち、データ入力端子１１０には、システムＬＳＩ１０の通常動作時には通常のデータであるＭＰＥＧ−ＴＳが入力され、起動時には各信号処理ブロックのプログラムが入力される。
【００２８】
以上、本実施形態によると、システムＬＳＩ１０の起動時に、ＣＰＵ１６にその制御用のプログラムがロードされるのと同時並行的に、各信号処理ブロックのマイクロコントローラ１０１の命令メモリ１０２にプログラムがロードされる。すなわち、ＣＰＵ１６へのプログラムのロード完了を待つことなく、各信号処理ブロックにプログラムを配布することができるため、システムＬＳＩ１０の素早い起動が可能となる。例えば、入出力端子の初期設定やメモリコントローラの起動などに１００ミリ秒、ＣＰＵのプログラムのロードに５００ミリ秒、すべての信号処理ブロックのプログラムのロードに４００ミリ秒かかるとすると、従来のシステムＬＳＩでは起動に１０００ミリ秒かかる。これに対して、本実施形態に係るシステムＬＳＩ１０では、ＣＰＵのプログラムのロードとすべての信号処理ブロックのプログラムのロードが同時並行的に行われるため、起動に要する時間は６００ミリ秒で済む。したがって、約４０％の起動時間短縮効果がある。
【００２９】
（第２の実施形態）
図２は、第２の実施形態に係る映像音声処理装置の構成を示す。本実施形態に係る映像音声処理装置では、ＴＳデコーダ１１に上述のプログラム配布部１８が組み込まれている。すなわち、ＴＳデコーダ１１がプログラム配布部として機能する。以下、第１の実施形態と異なる点についてのみ説明する。
【００３０】
本実施形態では、システムＬＳＩ１０における各信号処理ブロックのプログラムは、ＭＰＥＧ−ＴＳのフォーマットに準じてデータ入力端子１１０に入力される。例えば、通常の放送コンテンツとは異なるＴＳパケットヘッダを定義したり、ＴＳパケットのペイロードにプログラムを埋め込んだりしてＭＰＥＧ−ＴＳのフォーマットを拡張する。プログラムは、この拡張したフォーマットのストリームデータとして各信号処理ブロックのプログラムがシステムＬＳＩ１０に入力される。
【００３１】
ＴＳデコーダ１１は、入力されたストリームデータがＭＥＰＧ−ＴＳであるか、あるいはプログラムを含むものであるかを判定する。ＭＰＥＧ−ＴＳと判定した場合には、ＭＰＥＧ−ＴＳをパケット情報などに基づいて適宜分配し、ストリーム内で必要な映像及び音声のＴＳパケットをＡＶデコーダ１２に出力する。一方、プログラムを含むストリームデータであると判定した場合には、ＴＳデコーダ１１は、そのプログラムがどの信号処理ブロックのものであるかを判定し、当該判定した信号処理ブロックにプログラムを配布する。当該判定は、入力されたストリームデータにおけるパケットのヘッダ又はペイロードに埋め込まれたデータのヘッダを解析することで行うことができる。
【００３２】
以上、本実施形態によると、システムＬＳＩ１０の通常動作中にデータ入力端子１１０に信号処理ブロックのプログラムが入力されても、ＴＳデコーダ１１は、入力されたストリームデータをＭＰＥＧ−ＴＳとして誤って処理することなく、信号処理ブロックのプログラムであると判定してプログラム配布処理を行うことができる。換言すると、システムＬＳＩ１０の起動時だけではなく通常動作中にも信号処理ブロックのプログラムの入力が可能となる。すなわち、システムＬＳＩ１０の動作中に映像及び音声の符号化方式を切り替えることができる。
【００３３】
（第３の実施形態）
図３は、第３の実施形態に係る映像音声処理装置の構成を示す。本実施形態に係る映像処理装置は、第２の実施形態に係る映像処理装置におけるシステムＬＳＩ１０の一部を改変して、ＴＳデコーダ１１からＡＶデコーダ１２にＴＳパケットを伝送するためのデータ線１１１、及びＡＶデコーダ１２から映像出力部１４及び音声出力部１５のそれぞれへの制御用パラメータの受け渡しに使用される制御線１１２及び１１３を通じて信号処理ブロックのプログラムを配布するようにしたものである。以下、第２の実施形態と異なる点についてのみ説明する。
【００３４】
ＴＳデコーダ１１は、データ入力端子１１０に入力されたデータに自分向けのプログラムが含まれていると判定したとき、自身のスイッチ１０３を導通状態に制御し、そのプログラムを自身のマイクロコントローラ１０１の命令メモリ１０２に取り込む。一方、ＴＳデコーダ１１は、データ入力端子１１０に入力されたデータに自分以外の信号処理ブロックのプログラムが含まれていると判定したとき、そのプログラムをデータ線１１１に流す。
【００３５】
プログラム転送先がパーシング処理部１２１、映像デコーダ１２２及び音声デコーダ１２３のいずれかであれば、ＴＳデコーダ１１は、その信号処理ブロックのスイッチ１０３を導通状態に制御し、ＡＶデコーダ１２におけるプログラム配布用の配線１２４を通じてマイクロコントローラ１０１の命令メモリ１０２にプログラムを書き込む。プログラム転送先が映像出力部１４であれば、ＴＳデコーダ１１は、ＡＶデコーダ１２におけるスイッチ１２５及び映像出力部１４におけるスイッチ１０３を導通状態に制御し、配線１２４、制御線１１２及び映像出力部１４におけるプログラム配布用の配線１４１を通じてマイクロコントローラ１０１の命令メモリ１０２にプログラムを書き込む。プログラム転送先が音声出力部１５であれば、ＴＳデコーダ１１は、ＡＶデコーダ１２におけるスイッチ１２５及び音声出力部１５におけるスイッチ１０３を導通状態に制御し、配線１２４、制御線１１３及び音声出力部１５におけるプログラム配布用の配線１５１を通じてマイクロコントローラ１０１の命令メモリ１０２にプログラムを書き込む。
【００３６】
以上、本実施形態によると、システムＬＳＩ１０に既存のデータ線１１１及び制御線１１２、１１３を信号処理ブロックのプログラムの配布に使用される。これにより、システムＬＳＩ１０においてプログラム配布のために設けるべき新たな配線が少なくなり、回路規模を小さくすることができる。データ線１１１及び制御線１１２、１１３のいずれか一方をプログラム配布に使用するようにしても同様の効果が奏される。
【００３７】
（第４の実施形態）
図４は、第４の実施形態に係る映像音声処理装置の構成を示す。本実施形態に係る映像処理装置は、第１の実施形態を発展させ、システムＬＳＩ１０における各信号処理ブロックにプログラムだけではなく初期値をも転送し、さらにＣＰＵ１６の指示に依らずに各信号処理ブロックを起動させるような構成となっている。以下、第１の実施形態と異なる点についてのみ説明する。
【００３８】
プログラム配布部１８は、システムＬＳＩ１０のデータ入力端子１１０に入力されたデータがＭＰＥＧ−ＴＳであるか、あるいは各信号処理ブロックのプログラム、初期値及び起動命令のいずれであるかを判定する。
【００３９】
プログラム配布部１８は、入力されたデータに信号処理ブロックの初期値が含まれていると判定した場合には、さらに、その初期値がどの信号処理ブロックのものであるかを判定する。そして、初期値を設定すべき信号処理ブロックが特定できたならば、プログラム配布部１８は、対象となる信号処理ブロックのスイッチ１０５を導通状態に制御し、初期値設定用の配線１０７を通じてマイクロコントローラ１０１の制御レジスタ１０６に初期値を設定する。また、プログラム配布部１８は、入力されたデータに信号処理ブロックの起動命令が含まれていると判定した場合には、起動制御用の配線１０８を通じて各信号処理ブロックのマイクロコントローラ１０１に起動命令を送る。
【００４０】
好ましくは、映像出力部１４及び音声出力部１５を優先的に起動させるようにする。これにより、システムＬＳＩ１０の全体が起動してストリームデータの処理が開始されるまでに何らかの映像及び音声を出力することができる。
【００４１】
以上、本実施形態によると、システムＬＳＩ１０においてＣＰＵ１６の起動を待たずに各信号処理ブロックを起動させることができる。これにより、システムＬＳＩ１０がストリームデータの処理を開始してから映像信号及び音声信号が出力されるまでに要する時間が短縮される。
【００４２】
なお、一部の信号処理ブロックに対して初期値を設定して起動命令を出すようにしても同様の効果が奏される。また、プログラム配布部１８は、各信号処理ブロックのプログラム配布及び初期値設定のみを行い、各信号処理ブロックの起動はＣＰＵ１６が行うようにしてもよい。このようにしても、ＣＰＵ１６の起動を待たずに各信号処理ブロックに初期値を設定することができるため、システムＬＳＩ１０をより高速に起動させることができる。
【００４３】
また、第２又は第３の実施形態と同様にＴＳデコーダ１１にプログラム配布機能を持たせ、さらに初期値設定機能及び起動命令機能を持たせるようにしてもよい。この場合、各信号処理ブロックの初期値及び起動命令を、ＭＰＥＧ−ＴＳのフォーマットに準じたストリームデータとしてデータ入力端子１１０に入力する。
【００４４】
（第５の実施形態）
図５は、第５の実施形態に係る映像音声処理装置の構成を示す。本実施形態に係る映像音声処理装置は、第１の実施形態に係る映像音声処理装置から信号処理ブロックのプログラム配布用の回路を省略し、システムＬＳＩ１０に電源供給回路１９を追加した構成となっている。以下、第１の実施形態と異なる点についてのみ説明する。
【００４５】
電源供給回路１９は、システムＬＳＩ１０への電源供給とは独立にＴＳデコーダ１１及びパーシング処理部１２１への電源供給を制御する。すなわち、システムＬＳＩ１０への電源供給が停止してもＴＳデコーダ１１及びパーシング処理部１２１には電源が供給され、これら信号処理ブロックは動作し続ける。これにより、システムＬＳＩ１０が休止状態となってもストリーム処理の一部を継続することができる。システムＬＳＩ１０が動作を再開する場合には、ＣＰＵ１６の制御により、ＴＳデコーダ１１及びパーシング処理部１２１以外の映像デコーダ１２２、音声デコーダ１２３、映像出力部１４及び音声出力部１５にプログラムがロードされ、これら信号処理ブロックが起動される。
【００４６】
以上、本実施形態によると、システムＬＳＩ１０が休止状態となってもＴＳデコーダ１１及びパーシング処理部１２１は動作し続ける。これにより、システムＬＳＩ１０の素早い起動が可能となる。例えば、ストリーム入力処理に１００ミリ秒、ストリームパーシング処理に２００ミリ秒、映像デコード処理に６００ミリ秒、及び映像出力処理に４００ミリ秒かかるとすると、従来のシステムＬＳＩでは起動に１３００ミリ秒かかる。これに対して、本実施形態では、ストリーム入力処理及びストリームパーシング処理はすでに動作しているため、システムＬＳＩ１０の起動に要する時間は１０００ミリ秒で済む。したがって、約２５％の起動時簡短縮効果がある。
【００４７】
なお、電源供給回路１９による電源供給制御は任意の信号処理ブロックに対して可能であるが、システムＬＳＩ１０の休止中に映像デコーダ１２２などの電力消費量の多い信号処理ブロックを動作させておくことは消費電力増大の点で好ましくない。したがって、常に動作させておくのは消費電力の少ないＴＳデコーダ１１及びパーシング処理部１２１などの信号処理ブロックに留めておく。もちろん、ＴＳデコーダ１１のみを動作させるようにしても上記の効果が得られる。
【００４８】
（第６の実施形態）
図６は、第６の実施形態に係る映像音声処理装置の構成を示す。本実施形態に係る映像音声処理装置は、パーシング処理部１２１の出力データを主記憶部２００を経由せずに映像デコーダ１２２の内部メモリ１２２に直接書き込むことができる構成となっている。以下、第５の実施形態と異なる点についてのみ説明する。
【００４９】
一般的に、映像デコーダ１２２は、デコード処理用の内部バッファとして、ＳＲＡＭなどで構成された高速かつ大容量の内部メモリ１９１を備えている。電源供給回路１９は、ＴＳデコーダ１１及びパーシング処理部１２１に加えて映像デコーダ１２２の内部メモリ１９１に対して、システムＬＳＩ１０への電源供給とは独立に電源供給を制御する。すなわち、システムＬＳＩ１０への電源供給が停止してもＴＳデコーダ１１、パーシング処理部１２１及び映像デコーダ１２２の内部メモリ１９１には電源が供給される。
【００５０】
電源供給回路１９は、システムＬＳＩ１０の休止状態において、映像デコーダ１２２におけるスイッチ１９２を導通状態にして、配線１９３を通じて映像デコーダ１２２の内部メモリ１９１にパーシング処理部１２１から出力された映像ストリームを書き込む。これにより、システムＬＳＩ１０が休止状態となり、主記憶部２００へのデータの書き出しができなくなっていても、ストリーム処理の一部を継続し、さらに得られた映像ストリームを映像デコーダ１２２の内部メモリ１９１に一時的に記憶させることができる。
【００５１】
システムＬＳＩ１０が動作を再開する場合には、ＣＰＵ１６の制御により、ＴＳデコーダ１１及びパーシング処理部１２１以外の映像デコーダ１２２、音声デコーダ１２３、映像出力部１４及び音声出力部１５にプログラムがロードされ、これら信号処理ブロックが起動される。起動した映像デコーダ１２２は、内部メモリ１９１に記憶している映像ストリームをメモリコントローラ１３を介して主記憶部２００に転送する。これにより、パーシング処理部１２１から出力された映像ストリームが主記憶部２００に転送された状態からシステムＬＳＩ１０が動作を再開することができる。
【００５２】
以上、本実施形態によると、システムＬＳＩ１０が休止状態となってもＴＳデコーダ１１、パーシング処理部１２１及び映像デコーダ１２２の内部メモリ１９１は動作し続け、さらに、パーシング処理部１２１から出力された映像ストリームは映像デコーダ１２２の内部メモリに一時的に記憶される。これにより、システムＬＳＩ１０のより素早い起動が可能となる。例えば、第５の実施形態ではシステムＬＳＩ１０の起動に１０００ミリ秒かかるのに対して、本実施形態では、システムＬＳＩ１０の起動時に、映像デコード処理に必要なデータの一部がすでに主記憶部２００に存在するため、映像デコード処理にかかる時間が若干短くなり、およそ９００ミリ秒でシステムＬＳＩ１０が起動可能である。したがって、従来比で約３０％の起動時簡短縮効果がある。
【００５３】
なお、映像出力部１４その他の信号処理ブロックもまた比較的大きな内部メモリを有する。したがって、その内部メモリを映像デコーダ１２２の内部メモリ１９１に代用又は併用して使用するようにしてもよい。
【００５４】
（第７の実施形態）
図７は、第７の実施形態に係る映像音声処理装置の構成を示す。本実施形態に係る映像音声処理装置は、各信号処理ブロックにおけるマイクロコントローラ１０１の命令メモリ１０２に対して個別の電源供給制御が行われる構成となっている。以下、第５の実施形態と異なる点についてのみ説明する。
【００５５】
電源供給回路１９は、システムＬＳＩ１０への電源供給とは独立に各信号処理ブロックにおけるマイクロコントローラ１０１の命令メモリ１０２への電源供給を制御する。すなわち、システムＬＳＩ１０への電源供給が停止しても各信号処理ブロックにおける命令メモリ１０２には電源が供給され、命令メモリ１０２は各信号処理ブロックのプログラムを保持し続ける。これにより、システムＬＳＩ１０が動作を再開するとき、各信号処理ブロックのプログラムをロードしなくて済み、システムＬＳＩ１０の素早い起動が可能となる。なお、各信号処理ブロックにおける命令メモリ１０２の消費電力は僅かであるため、消費電力増大が問題となることはない。
【００５６】
上記の各実施形態は、システムＬＳＩ１０にはＭＰＥＧ−ＴＳが入力されるデジタルテレビジョン放送の受信システムを想定しているが、本発明はＭＰＥＧ−ＴＳに限定されるものではない。例えば、デジタルビデオレコーダの場合にはシステムＬＳＩには映像及び音声データを含むストリームデータが入力される。この場合、データ入力端子として、ＩＥＥＥ１３９４端子、ＵＳＢ端子、ハードディスクインタフェース端子などが利用可能である。
【００５７】
今後、システムＬＳＩ１０に新たな機能を実現する信号処理ブロックが搭載されたとしても、上記のように信号処理ブロックへのプログラム配布及び／又は個別の電源制御を行うことで、システムＬＳＩ１０の素早い起動を実現することができる。
【産業上の利用可能性】
【００５８】
本発明に係るデジタルテレビジョン放送受信用の半導体集積回路は、素早い起動が可能であるため、デジタルテレビジョン放送の受信システムに有用である。
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
マイクロコントローラを有し、当該マイクロコントローラの命令メモリにロードされたプログラムに従って信号処理を行う複数の信号処理ブロックと、ＣＰＵとを備え、入力されたデジタルテレビジョン放送のストリームデータを処理する半導体集積回路であって、
当該半導体集積回路のデータ入力端子に入力される前記複数の信号処理ブロックのプログラムを、前記複数の信号処理ブロックにおける前記命令メモリにそれぞれ転送するプログラム配布部を備えた
ことを特徴とする半導体集積回路。
【請求項２】
請求項１に記載の半導体集積回路において、
前記データ入力端子は、前記ストリームデータの入力端子である
ことを特徴とする半導体集積回路。
【請求項３】
請求項２に記載の半導体集積回路において、
前記プログラムは、前記ストリームデータのフォーマットに準じて前記データ入力端子に入力されるものであり、
前記プログラム配布部は、前記データ入力端子に入力されるストリームデータを解析して当該ストリームデータにプログラムが含まれているか否か及び当該プログラムは前記複数の信号処理ブロックのいずれのものであるかを判定し、当該入力されたプログラムを当該判定した信号処理ブロックにおける前記命令メモリに転送する
ことを特徴とする半導体集積回路。
【請求項４】
請求項１に記載の半導体集積回路において、
前記プログラム配布部は、前記複数の信号処理ブロック間のデータ線及び制御線の少なくとも一方を通じて前記プログラムを転送する
ことを特徴とする半導体集積回路。
【請求項５】
請求項１に記載の半導体集積回路において、
前記複数の信号処理ブロックのマイクロコントローラは、それぞれ、制御レジスタを有するものであり、
前記プログラム配布部は、前記データ入力端子に入力される前記複数の信号処理ブロックの初期値を、前記複数の信号処理ブロックにおける前記制御レジスタにそれぞれ設定する
ことを特徴とする半導体集積回路。
【請求項６】
請求項５に記載の半導体集積回路において、
前記プログラム配布部は、前記データ入力端子に入力される前記複数の信号処理ブロックの起動命令に従って前記複数の信号処理ブロックをそれぞれ起動させる
ことを特徴とする半導体集積回路。
【請求項７】
請求項６に記載の半導体集積回路において、
前記プログラム配布部は、前記複数の信号処理ブロックのうち、映像信号を出力する映像出力部及び復号された音声信号を出力する音声出力部を優先的に起動させる
ことを特徴とする半導体集積回路。
【請求項８】
複数の信号処理ブロックと、ＣＰＵとを備え、入力されたデジタルテレビジョン放送のストリームデータを処理する半導体集積回路であって、
当該半導体集積回路への電源供給が停止する休止状態において、前記複数の信号処理ブロックの一部に電源を供給する電源供給回路を備えた
ことを特徴とする半導体集積回路。
【請求項９】
請求項８に記載の半導体集積回路において、
前記複数の信号処理ブロックの一部は、前記ストリームデータを処理して映像及び音声のＴＳパケットを出力するＴＳデコーダを含む
ことを特徴とする半導体集積回路。
【請求項１０】
請求項９に記載の半導体集積回路において、
前記複数の信号処理ブロックの一部は、前記映像及び音声のＴＳパケットを処理して映像ストリーム及び音声ストリームを出力するパーシング処理部を含む
ことを特徴とする半導体集積回路。
【請求項１１】
請求項１０に記載の半導体集積回路において、
前記電源供給回路は、前記半導体集積回路の休止状態において、前記複数の信号処理ブロックのいずれかにおける内部メモリに電源を供給するものであり、
当該半導体集積回路は、
前記半導体集積回路の休止状態において、前記パーシング処理部の出力端子と前記内部メモリとを導通状態にするスイッチを備えた
ことを特徴とする半導体集積回路。
【請求項１２】
請求項１１に記載の半導体集積回路において、
前記電源供給回路は、前記半導体集積回路の休止状態において、前記映像ストリームをデコードする映像デコーダ、前記音声ストリームをデコードする音声デコーダ、映像信号を出力する映像出力部及び音声信号を出力する音声出力部の少なくとも一つにおける内部メモリに電源を供給する
ことを特徴とする半導体集積回路。
【請求項１３】
マイクロコントローラを有し、当該マイクロコントローラの命令メモリにロードされたプログラムに従って信号処理を行う複数の信号処理ブロックと、ＣＰＵとを備え、入力されたデジタルテレビジョン放送のストリームデータを処理する半導体集積回路であって、
当該半導体集積回路への電源供給が停止する休止状態において、前記複数の信号処理ブロックにおける命令メモリに電源を供給する電源供給回路を備えた
ことを特徴とする半導体集積回路。
【請求項１４】
デジタルテレビジョン放送の映像及び音声信号を処理する装置であって、
請求項１に記載の半導体集積回路と、
前記半導体集積回路のデータ入力端子に、当該データ入力端子に入力すべき通常のデータ及び前記半導体集積回路における信号処理ブロックのプログラムのいずれか一方を選択的に入力するセレクタと、
前記セレクタに対して、当該装置の起動時に前記プログラムを選択させ、その後、前記通常のデータを選択させる制御をする制御部とを備えた
ことを特徴とする映像音声処理装置。
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【国際調査報告】
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2009016791.tif 000018
2009016791.tif 000019
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