(57)【要約】  駆動電流の増大を図りつつ、リーク電流を抑制すること。この課題を解決するために、Ｐ型ＭＯＳ（１０１）は、バックゲート端子がダイオード（１０３）のアノード側に接続されている。Ｎ型ＭＯＳ（１０２）は、バックゲート端子がダイオード（１０４）のカソード側に接続されている。ダイオード（１０３）は、Ｐ型ＭＯＳ（１０１）が動作状態の時にオン状態となり、アノード側の電圧を入力電圧より高い電圧にする。ダイオード（１０３）は、Ｐ型ＭＯＳ（１０１）が動作状態の時にオン状態となり、アノード側の電圧を入力電圧より高い電圧にする。ダイオード（１０３）およびダイオード（１０４）によってＰ型ＭＯＳ（１０１）およびＮ型ＭＯＳ（１０２）のバックゲート電圧を入力電圧に応じてシフトさせるため、ソース端子とバックゲート端子間の電流を生じさせることなく、Ｐ型ＭＯＳ（１０１）およびＮ型ＭＯＳ（１０２）の駆動電流を増大させることができる。
2008114379.tif 000002
【特許請求の範囲】
【請求項１】
入力に接続されたゲート端子と、第１の電源電位に接続されたソース端子と、出力に接続されたドレイン端子とを備えた第１のトランジスタと、
前記入力に接続されたゲート端子と、前記出力に接続されたドレイン端子と、第２の電源電位に接続されたソース端子とを備えた第１のトランジスタとは異なる極性の第２のトランジスタと、
前記第１又は第２のトランジスタのいずれかのバックゲート端子と前記入力間に接続されたダイオードとを有することを特徴とするインバータ回路。
【請求項２】
入力に接続されたゲート端子と、第１の電源電位に接続されたソース端子と、出力に接続されたドレイン端子とを備えた第１のトランジスタと、
前記入力に接続されたゲート端子と、前記出力に接続されたドレイン端子と、第２の電源電位に接続されたソース端子とを備えた前記第１のトランジスタとは異なる極性の第２のトランジスタと、
前記第１のトランジスタのバックゲート端子と前記入力間に接続された第１のダイオードと、
前記第２のトランジスタのバックゲート端子と前記入力間に接続された第２のダイオードとを有することを特徴とするインバータ回路。
【請求項３】
前記第１のトランジスタは、Ｐ型ＭＯＳトランジスタであり、前記第２のトランジスタは、Ｎ型ＭＯＳトランジスタであることを特徴とする請求項１記載のインバータ回路。
【請求項４】
入力に接続されたゲート端子と、第１の電源電位に接続されたソース端子と、出力に接続されたドレイン端子とを備えた第１のトランジスタと、
前記入力に接続されたゲート端子と、前記出力に接続されたドレイン端子と、第２の電源電位に接続されたソース端子とを備えた前記第１のトランジスタとは異なる極性の第２のトランジスタと、
前記第１のトランジスタのバックゲート端子と前記入力間に接続された第１のダイオードと、
前記第２のトランジスタのバックゲート端子と前記入力間に接続された第２のダイオードと、
前記入力に接続されたゲート端子と、前記第１の電源電位に接続されたドレイン端子と、前記第１のトランジスタのバックゲート端子に接続されたソース端子と、前記第２の電源電位に接続されたバックゲート端子とを有する第３のトランジスタと、
前記入力に接続されたゲート端子と、前記第２のトランジスタのバックゲート端子に接続されたソース端子と、前記第２の電源電位に接続されたドレイン端子と、前記第１の電源電位に接続されたバックゲート端子とを有する第４のトランジスタとを有することを特徴とするインバータ回路。
【請求項５】
前記第１のトランジスタは、Ｐ型ＭＯＳトランジスタであり、
前記第２のトランジスタは、Ｎ型ＭＯＳトランジスタであり、
前記第３のトランジスタは、Ｎ型ＭＯＳトランジスタであり、
前記第４のトランジスタは、Ｐ型ＭＯＳトランジスタであることを特徴とする請求項４記載のインバータ回路。
【請求項６】
前記第１のダイオードは、前記Ｐ型ＭＯＳトランジスタのバックゲート端子に接続されたアノード端子と、前記入力に接続されたカソード端子とを有し、
前記第２のダイオードは、前記入力に接続されたアノード端子と、前記Ｐ型ＭＯＳトランジスタのバックゲート端子に接続されたカソード端子とを有することを特徴とする請求項３又は５記載のインバータ回路。
【請求項７】
入力に接続されたゲート端子と、第１の電源電位に接続されたソース端子と、出力に接続されたドレイン端子とを備えた第１のＰ型ＭＯＳトランジスタと、
前記入力に接続されたゲート端子と、前記出力に接続されたドレイン端子と、第２の電源電位に接続されたソース端子とを備えた第１のＮ型ＭＯＳトランジスタと、
前記入力に接続された入力端子と、前記第１のＮ型ＭＯＳトランジスタのバックゲート端子に接続された出力端子とを備えたバッファ動作をする第１のスイッチ回路と、
前記第１の電源電位と前記第１のスイッチ回路における第１の電源端子間に接続された第１のダイオードと、
前記入力に接続された入力端子と、前記第１のＰ型ＭＯＳトランジスタのバックゲート端子に接続された出力端子とを備えたバッファ動作をする第２のスイッチ回路と、
前記第２の電源電位と前記第２のスイッチ回路における第２の電源端子間に接続された第２のダイオードとを有することを特徴とするインバータ回路。
【請求項８】
前記第２のスイッチ回路における第１の電源端子は、前記第１の電源電位よりも高い電圧である第４の電源電位に接続され、
前記第１のスイッチ回路における第２の電源端子は、前記第２の電源電位よりも低い電圧である第３の電源電位に接続されることを特徴とする請求項７記載のインバータ回路。
【請求項９】
入力に接続されたゲート端子と、第１の電源電位に接続されたソース端子と、出力に接続されたドレイン端子とを備えた第１のＰ型ＭＯＳトランジスタと、
前記入力に接続されたゲート端子と、前記出力に接続されたドレイン端子と、第２の電源電位に接続されたソース端子とを備えた第１のＮ型ＭＯＳトランジスタと、
反転入力に接続された入力端子と、前記第１のＮ型ＭＯＳトランジスタのバックゲート端子に接続された出力端子とを備えた第１のインバータ回路と、
前記第１の電源電位と前記第１のインバータ回路における第１の電源端子間に接続された第１のダイオードと、
前記反転入力に接続された入力端子と、前記第１のＰ型ＭＯＳトランジスタのバックゲート端子に接続された出力端子とを備えた第２のインバータ回路と、
前記第２の電源電位と前記第２のインバータ回路における第２の電源端子間に接続された第２のダイオードとを有することを特徴とする平衡入力型インバータ回路。
【請求項１０】
前記第２のインバータ回路における第１の電源端子は、前記第１の電源電位よりも高い電圧である第４の電源電位に接続され、
前記第１のインバータ回路における第２の電源端子は、前記第２の電源電位よりも低い電圧である第３の電源電位に接続されることを特徴とする請求項９記載の平衡入力型インバータ回路。
【請求項１１】
前記第１のダイオードは、エミッタ端子をアノード端子とし、ベース端子をカソード端子とし、コレクタ端子を前記第２の電源電位に接続したＰＮＰ型トランジスタにより構成され、
前記第２のダイオードは、ベース端子をアノード端子とし、コレクタ端子をカソード端子とし、エミッタ端子を前記第１の電源電位に接続したＮＰＮ型トランジスタにより構成されることを特徴とする請求項７乃至１０のいずれかに記載のインバータ回路。
【請求項１２】
前記第１のダイオードは、ゲート端子とドレイン端子とを接続してアノード端子とし、ソース端子をカソード端子とし、バックゲート端子を前記第２の電源電位に接続したＮ型ＭＯＳトランジスタにより構成され、
前記第２のダイオードは、ソース端子をアノード端子とし、ゲート端子とドレイン端子とを接続してカソード端子とし、バックゲート端子を前記第１の電源電位に接続したＰ型ＭＯＳトランジスタにより構成されることを特徴とする請求項７乃至１０のいずれかに記載のインバータ回路。
【請求項１３】
前記第１のダイオードは、バックゲート端子をアノード端子とし、ソース端子をカソード端子とするＮ型ＭＯＳ接合トランジスタにより構成され、
前記第２のダイオードは、バックゲート端子をアノード端子とし、ドレイン端子をカソード端子とするＰ型ＭＯＳ接合トランジスタにより構成されることを特徴とする請求項７乃至１０のいずれかに記載のインバータ回路。
【請求項１４】
入力に接続されたゲート端子と、第１の電源電位に接続されたソース端子と、出力に接続されたドレイン端子とを備えた第１のトランジスタと、
前記入力に接続されたゲート端子と、前記出力に接続されたドレイン端子と、第２の電源電位に接続されたソース端子とを備えた前記第１のトランジスタとは異なる極性の第２のトランジスタと、
前記第１のトランジスタのバックゲート端子と前記第２のトランジスタのバックゲート端子間に接続された第１のダイオードと、
前記入力に接続されたゲート端子と、前記第１の電源電位に接続されたソース端子と、前記第１のトランジスタのバックゲート端子に接続されたドレイン端子と、前記第１の電源電位に接続されたバックゲート端子とを有する第３のトランジスタと、
前記入力に接続されたゲート端子と、前記第２のトランジスタのバックゲート端子に接続されたドレイン端子と、前記第２の電源電位に接続されたソース端子と、前記第１の電源電位に接続されたバックゲート端子とを有する第４のトランジスタとを有することを特徴とするインバータ回路。
【請求項１５】
入力に接続されたゲート端子と、第１の電源電位に接続されたソース端子と、出力に接続されたドレイン端子とを備えた第１のトランジスタと、
前記入力に接続されたゲート端子と、前記出力に接続されたドレイン端子と、第２の電源電位に接続されたソース端子とを備えた前記第１のトランジスタとは異なる極性の第２のトランジスタと、
前記第１のトランジスタのバックゲート端子と前記第２のトランジスタのバックゲート端子間に接続された第１のダイオードと、
前記入力に接続されたゲート端子と、前記第１の電源電位より高電位な第３の電源電位に接続されたソース端子と、前記第１のトランジスタのバックゲート端子に接続されたドレイン端子と、前記第３の電源電位に接続されたバックゲート端子とを有する第３のトランジスタと、
前記入力に接続されたゲート端子と、前記第２のトランジスタのバックゲート端子に接続されたドレイン端子と、前記第２の電源電位より低電位な第４の電源電位に接続されたソース端子と、前記第１の電源電位に接続されたバックゲート端子とを有する第４のトランジスタとを有することを特徴とするインバータ回路。
【請求項１６】
入力に接続されたゲート端子と、第１の電源電位に接続されたソース端子と、出力に接続されたドレイン端子とを備えた第１のトランジスタと、
前記入力に接続されたゲート端子と、前記出力に接続されたドレイン端子と、第２の電源電位に接続されたソース端子とを備えた前記第１のトランジスタとは異なる極性の第２のトランジスタと、
反転入力に接続されたゲート端子と、第１の電源電位に接続されたソース端子と、前記第１のトランジスタのバックゲート端子に接続された第１のダイオードのアノード端子に接続されたドレイン端子と、前記第１の電源電位に接続されたバックゲート端子とを有する第３のトランジスタと、
反転入力に接続されたゲート端子と、第２の電源電位に接続されたソース端子と、前記第２のトランジスタのバックゲート端子に接続された第２のダイオードのカソード端子に接続されたドレイン端子と、前記第２の電源電位に接続されたバックゲート端子とを有する第４のトランジスタと、
前記反転入力に接続されたゲート端子と、前記第２の電源電位に接続されたソース端子と、前記第１のトランジスタのバックゲート端子に接続されたドレイン端子と、前記第２の電源電位より高電位な第３の電源電位に接続されたバックゲート端子とを有する第５のトランジスタと、
前記反転入力に接続されたゲート端子と、前記第２のトランジスタのバックゲート端子に接続されたドレイン端子と、前記第２の電源電位より低電位に接続されたソース端子と、前記第４の電源電位に接続されたバックゲート端子とを有する第６のトランジスタとを有することを特徴とするインバータ回路。
【請求項１７】
入力に接続されたゲート端子と、第１の電源電位に接続されたソース端子と、出力に接続されたドレイン端子とを備えた第１のトランジスタと、前記入力に接続されたゲート端子と、前記出力に接続されたドレイン端子と、第２の電源電位に接続されたソース端子とを備えた第１のトランジスタとは異なる極性の第２のトランジスタとを有するインバータ回路におけるバックゲート電圧印加方法において、
前記入力に入力電圧を印加するステップと、
前記入力電圧に応じて、前記第１の電源電位に接続されたソース端子又は前記第２の電源電位に接続されたソース端子と前記バックゲート間に順方向電圧がかからないように前記バックゲート電圧を変化させながら印加するステップとを有することを特徴とするインバータ回路のバックゲート電圧印加方法。
【請求項１８】
入力に接続されたゲート端子と、第１の電源電位に接続されたソース端子と、出力に接続されたドレイン端子とを備えた第１のトランジスタと、
前記入力に接続されたゲート端子と、前記出力に接続されたドレイン端子と、第２の電源電位に接続されたソース端子とを備えた第１のトランジスタとは異なる極性の第２のトランジスタと、
前記第１又は第２のトランジスタのいずれかのバックゲート端子と前記入力間に接続されたダイオードとを有するインバータ回路により入力を反転することを特徴とする基本論理回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、インバータ回路および平衡入力型インバータ回路に関し、特に、駆動電流の増大を図りつつ、リーク電流を抑制することができるインバータ回路および平衡入力型インバータ回路に関する。
【背景技術】
【０００２】
近年、例えばＭＯＳ（Metal  Oxide  Semiconductor）トランジスタなどを用いた半導体製品には、高速化と低消費電力化の双方が求められている。高速化を実現するためには、トランジスタの駆動電流を増大させることが望ましいが、駆動電流を増大させるために電源電圧を大きくすると、消費電力も増大することになり、低消費電力化に逆行することになる。また、駆動電流を増大させるためにトランジスタの占有面積を大きくすると、回路全体の面積が増加してしまい、半導体製品の微細化が困難となる。【０００３】
一方、ＭＯＳトランジスタの駆動電流を増大させるには、ゲート端子とソース端子間の閾値電圧を下げれば良いことが知られている。このためには、ＭＯＳトランジスタの基板の電圧であるバックゲート電圧を調整し、基板バイアス効果によって閾値電圧を小さくすることが有効である。そこで、例えば特許文献１においては、電源からシフトした電圧をＭＯＳトランジスタのバックゲート電圧として印加し、ＭＯＳトランジスタが動作状態にある際の閾値電圧を下げることが記載されている。【０００４】
特許文献１に記載の回路では、図２１に示すように、電源電位とＭＯＳトランジスタ１０、２０のバックゲート端子との間にそれぞれダイオード３０、４０を設けている。これにより、ＭＯＳトランジスタ１０の動作状態では、ダイオード３０に順方向電流が流れ、ＭＯＳトランジスタ１０のバックゲート電圧が電源電圧（正電源Ｖｄｄ）からシフトされ、ＭＯＳトランジスタ１０の閾値電圧が小さくなり、駆動電流が増大する。また、ＭＯＳトランジスタ２０の動作状態では、ダイオード４０に順方向電流が流れ、ＭＯＳトランジスタ２０のバックゲート電圧が電源電圧（負電源Ｖｓｓ）からシフトされ、ＭＯＳトランジスタ２０の閾値電圧が小さくなり、駆動電流が増大する。【０００５】
【特許文献１】特許第３０３９３３６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記のように駆動電流を増大させる場合には、駆動電流の増大に伴ってリーク電流も増大するという問題がある。すなわち、トランジスタの占有面積を大きくすると、素子のサイズが大きくなることがリーク電流増大の要因となることがある。【０００７】
また、バックゲート電圧をシフトして閾値電圧を小さくする場合にも、リーク電流は増加してしまう。具体的には、例えば図２２に示したゲート電圧ＶＧとドレイン端子およびソース端子間の電流ＩＤＳとの関係を参照すると、図中実線で示したバックゲート電圧が低い場合には、駆動電流は小さいがリーク電流も小さい。そして、図中破線で示したバックゲート電圧が中程度の場合には、駆動電流もリーク電流も中程度である。さらに、図中一点鎖線で示したバックゲート電圧が高い場合には、駆動電流が大きくなるがリーク電流も大きくなる。特に、図２２においては、電流ＩＤＳが対数目盛りで示されているため、バックゲート電圧の上昇に伴うリーク電流の増大は非常に大きいことがわかる。【０００８】
このように、バックゲート電圧を固定的にシフトさせると、駆動電流のみならずリーク電流も増大することから、閾値電圧の低下による駆動能力の向上には一定の限界がある。さらに、バックゲート電圧を動的に制御するため、ＭＯＳトランジスタのゲート入力電圧に等しい電圧をバックゲート端子に印加する回路構成も考えられるが、この場合には、ソース端子とバックゲート端子間が順方向電圧となって電流が生じてしまい、ゲート入力電圧をバックゲート端子に印加することは現実的ではない。【０００９】
本発明はかかる点に鑑みてなされたものであり、駆動電流の増大を図りつつ、リーク電流を抑制することができるインバータ回路および平衡入力型インバータ回路を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するために、本発明は、入力に接続されたゲート端子と、第１の電源電位に接続されたソース端子と、出力に接続されたドレイン端子とを備えた第１のトランジスタと、前記入力に接続されたゲート端子と、前記出力に接続されたドレイン端子と、第２の電源電位に接続されたソース端子とを備えた第１のトランジスタとは異なる極性の第２のトランジスタと、前記第１又は第２のトランジスタのいずれかのバックゲート端子と前記入力間に接続されたダイオードとを有することを特徴とする。【００１１】
この構成によれば、ダイオードによって第１のトランジスタまたは第２のトランジスタのバックゲート電圧を入力電圧に応じてシフトさせることができ、ソース端子とバックゲート端子間の電流を抑制し、駆動電流の増大を図りつつ、リーク電流を抑制することができる。【００１２】
また、本発明は、入力に接続されたゲート端子と、第１の電源電位に接続されたソース端子と、出力に接続されたドレイン端子とを備えた第１のトランジスタと、前記入力に接続されたゲート端子と、前記出力に接続されたドレイン端子と、第２の電源電位に接続されたソース端子とを備えた前記第１のトランジスタとは異なる極性の第２のトランジスタと、前記第１のトランジスタのバックゲート端子と前記入力間に接続された第１のダイオードと、前記第２のトランジスタのバックゲート端子と前記入力間に接続された第２のダイオードとを有することを特徴とする。【００１３】
この構成によれば、それぞれ対応するダイオードによって第１のトランジスタおよび第２のトランジスタのバックゲート電圧を入力電圧に応じてシフトさせることができ、回路全体の駆動電流をさらに増大させることができる。【００１４】
また、本発明は、上記発明において、前記第１のトランジスタは、Ｐ型ＭＯＳトランジスタであり、前記第２のトランジスタは、Ｎ型ＭＯＳトランジスタであることを特徴とする。【００１５】
この構成によれば、集積化が容易なＭＯＳトランジスタを用いて上記と同様の効果を実現することができる。【００１６】
また、本発明は、入力に接続されたゲート端子と、第１の電源電位に接続されたソース端子と、出力に接続されたドレイン端子とを備えた第１のトランジスタと、前記入力に接続されたゲート端子と、前記出力に接続されたドレイン端子と、第２の電源電位に接続されたソース端子とを備えた前記第１のトランジスタとは異なる極性の第２のトランジスタと、前記第１のトランジスタのバックゲート端子と前記入力間に接続された第１のダイオードと、前記第２のトランジスタのバックゲート端子と前記入力間に接続された第２のダイオードと、前記入力に接続されたゲート端子と、前記第１の電源電位に接続されたドレイン端子と、前記第１のトランジスタのバックゲート端子に接続されたソース端子と、前記第２の電源電位に接続されたバックゲート端子とを有する第３のトランジスタと、前記入力に接続されたゲート端子と、前記第２のトランジスタのバックゲート端子に接続されたソース端子と、前記第２の電源電位に接続されたドレイン端子と、前記第１の電源電位に接続されたバックゲート端子とを有する第４のトランジスタとを有することを特徴とする。【００１７】
この構成によれば、第１のトランジスタまたは第２のトランジスタが非動作状態の際に、それぞれのトランジスタのソース電圧とバックゲート電圧を等しくすることができ、回路の動作を安定させることができる。【００１８】
また、本発明は、上記発明において、前記第１のトランジスタは、Ｐ型ＭＯＳトランジスタであり、前記第２のトランジスタは、Ｎ型ＭＯＳトランジスタであり、前記第３のトランジスタは、Ｎ型ＭＯＳトランジスタであり、前記第４のトランジスタは、Ｐ型ＭＯＳトランジスタであることを特徴とする。【００１９】
この構成によれば、集積化が容易なＭＯＳトランジスタを用いて上記と同様の効果を実現することができる。【００２０】
また、本発明は、上記発明において、前記第１のダイオードは、前記Ｐ型ＭＯＳトランジスタのバックゲート端子に接続されたアノード端子と、前記入力に接続されたカソード端子とを有し、前記第２のダイオードは、前記入力に接続されたアノード端子と、前記Ｐ型ＭＯＳトランジスタのバックゲート端子に接続されたカソード端子とを有することを特徴とする。【００２１】
この構成によれば、Ｐ型ＭＯＳトランジスタのバックゲート電圧を入力電圧より大きくすることができるとともに、Ｎ型ＭＯＳトランジスタのバックゲート電圧を入力電圧より小さくすることができ、ソース端子とバックゲート端子間の電流を確実に抑制することができる。【００２２】
また、本発明は、入力に接続されたゲート端子と、第１の電源電位に接続されたソース端子と、出力に接続されたドレイン端子とを備えた第１のＰ型ＭＯＳトランジスタと、前記入力に接続されたゲート端子と、前記出力に接続されたドレイン端子と、第２の電源電位に接続されたソース端子とを備えた第１のＮ型ＭＯＳトランジスタと、前記入力に接続された入力端子と、前記第１のＮ型ＭＯＳトランジスタのバックゲート端子に接続された出力端子とを備えたバッファ動作をする第１のスイッチ回路と、前記第１の電源電位と前記第１のスイッチ回路における第１の電源端子間に接続された第１のダイオードと、前記入力に接続された入力端子と、前記第１のＰ型ＭＯＳトランジスタのバックゲート端子に接続された出力端子とを備えたバッファ動作をする第２のスイッチ回路と、前記第２の電源電位と前記第２のスイッチ回路における第２の電源端子間に接続された第２のダイオードとを有することを特徴とする。【００２３】
この構成によれば、第１のダイオードおよび第２のダイオードによって第１のＰ型ＭＯＳトランジスタおよび第１のＮ型ＭＯＳトランジスタのバックゲート電圧を調整することができるとともに、第１のダイオードおよび第２のダイオードを流れる電流が入力に流れ込まない回路構成となって駆動電流の無駄がなく、高速化を図ることができる。【００２４】
また、本発明は、上記発明において、前記第２のスイッチ回路における第１の電源端子は、前記第１の電源電位よりも高い電圧である第４の電源電位に接続され、前記第１のスイッチ回路における第２の電源端子は、前記第２の電源電位よりも低い電圧である第３の電源電位に接続されることを特徴とする。【００２５】
この構成によれば、第１のＰ型ＭＯＳトランジスタおよび第１のＮ型ＭＯＳトランジスタが非動作状態の時の閾値電圧がより大きくなり、リーク電流をより確実に抑制することができる。【００２６】
また、本発明は、入力に接続されたゲート端子と、第１の電源電位に接続されたソース端子と、出力に接続されたドレイン端子とを備えた第１のＰ型ＭＯＳトランジスタと、前記入力に接続されたゲート端子と、前記出力に接続されたドレイン端子と、第２の電源電位に接続されたソース端子とを備えた第１のＮ型ＭＯＳトランジスタと、反転入力に接続された入力端子と、前記第１のＮ型ＭＯＳトランジスタのバックゲート端子に接続された出力端子とを備えた第１のインバータ回路と、前記第１の電源電位と前記第１のインバータ回路における第１の電源端子間に接続された第１のダイオードと、前記反転入力に接続された入力端子と、前記第１のＰ型ＭＯＳトランジスタのバックゲート端子に接続された出力端子とを備えた第２のインバータ回路と、前記第２の電源電位と前記第２のインバータ回路における第２の電源端子間に接続された第２のダイオードとを有することを特徴とする。【００２７】
この構成によれば、第１のダイオードおよび第２のダイオードとしてＭＯＳトランジスタを用いる場合に、Ｎ型ＭＯＳトランジスタを負電源電位Ｖｓｓ側に配置し、Ｐ型ＭＯＳトランジスタを正電源電位Ｖｄｄ側に配置し、Ｐ型ＭＯＳトランジスタおよびＮ型ＭＯＳトランジスタを同極性のものごとにまとめて配置することができる。したがって、これらのＭＯＳトランジスタを電源電圧を基準に動作させることができ、回路の使い勝手を向上することができる。【００２８】
また、本発明は、上記発明において、前記第２のインバータ回路における第１の電源端子は、前記第１の電源電位よりも高い電圧である第４の電源電位に接続され、前記第１のインバータ回路における第２の電源端子は、前記第２の電源電位よりも低い電圧である第３の電源電位に接続されることを特徴とする。【００２９】
この構成によれば、第１のＰ型ＭＯＳトランジスタおよび第１のＮ型ＭＯＳトランジスタが非動作状態の時の閾値電圧がより大きくなり、リーク電流をより確実に抑制することができる。【００３０】
また、本発明は、上記発明において、前記第１のダイオードは、エミッタ端子をアノード端子とし、ベース端子をカソード端子とし、コレクタ端子を前記第２の電源電位に接続したＰＮＰ型トランジスタにより構成され、前記第２のダイオードは、ベース端子をアノード端子とし、コレクタ端子をカソード端子とし、エミッタ端子を前記第１の電源電位に接続したＮＰＮ型トランジスタにより構成されることを特徴とする。【００３１】
また、本発明は、上記発明において、前記第１のダイオードは、ゲート端子とドレイン端子とを接続してアノード端子とし、ソース端子をカソード端子とし、バックゲート端子を前記第２の電源電位に接続したＮ型ＭＯＳトランジスタにより構成され、前記第２のダイオードは、ソース端子をアノード端子とし、ゲート端子とドレイン端子とを接続してカソード端子とし、バックゲート端子を前記第１の電源電位に接続したＰ型ＭＯＳトランジスタにより構成されることを特徴とする。【００３２】
また、本発明は、上記発明において、前記第１のダイオードは、バックゲート端子をアノード端子とし、ソース端子をカソード端子とするＮ型ＭＯＳ接合トランジスタにより構成され、前記第２のダイオードは、バックゲート端子をアノード端子とし、ドレイン端子をカソード端子とするＰ型ＭＯＳ接合トランジスタにより構成されることを特徴とする。【００３３】
これらの構成によれば、第１のダイオードおよび第２のダイオードとして様々なトランジスタを用いることができ、柔軟な回路構成で上記と同様の効果を実現することができる。また、閾値電圧が異なるトランジスタを臨機応変に用いることで、バックゲート電圧の調整をより細かくおこなうことができる。【００３４】
また、本発明は、入力に接続されたゲート端子と、第１の電源電位に接続されたソース端子と、出力に接続されたドレイン端子とを備えた第１のトランジスタと、前記入力に接続されたゲート端子と、前記出力に接続されたドレイン端子と、第２の電源電位に接続されたソース端子とを備えた前記第１のトランジスタとは異なる極性の第２のトランジスタと、前記第１のトランジスタのバックゲート端子と前記第２のトランジスタのバックゲート端子間に接続された第１のダイオードと、前記入力に接続されたゲート端子と、前記第１の電源電位に接続されたソース端子と、前記第１のトランジスタのバックゲート端子に接続されたドレイン端子と、前記第１の電源電位に接続されたバックゲート端子とを有する第３のトランジスタと、前記入力に接続されたゲート端子と、前記第２のトランジスタのバックゲート端子に接続されたドレイン端子と、前記第２の電源電位に接続されたソース端子と、前記第１の電源電位に接続されたバックゲート端子とを有する第４のトランジスタとを有することを特徴とする。【００３５】
この構成によれば、ダイオードを１つのみ用いる簡易な構成で第１のトランジスタまたは第２のトランジスタのバックゲート電圧を入力電圧に応じてシフトさせることができ、ソース端子とバックゲート端子間の電流を抑制し、駆動電流の増大を図りつつ、リーク電流を抑制することができる。【００３６】
また、本発明は、入力に接続されたゲート端子と、第１の電源電位に接続されたソース端子と、出力に接続されたドレイン端子とを備えた第１のトランジスタと、前記入力に接続されたゲート端子と、前記出力に接続されたドレイン端子と、第２の電源電位に接続されたソース端子とを備えた前記第１のトランジスタとは異なる極性の第２のトランジスタと、前記第１のトランジスタのバックゲート端子と前記第２のトランジスタのバックゲート端子間に接続された第１のダイオードと、前記入力に接続されたゲート端子と、前記第１の電源電位より高電位な第３の電源電位に接続されたソース端子と、前記第１のトランジスタのバックゲート端子に接続されたドレイン端子と、前記第３の電源電位に接続されたバックゲート端子とを有する第３のトランジスタと、前記入力に接続されたゲート端子と、前記第２のトランジスタのバックゲート端子に接続されたドレイン端子と、前記第２の電源電位より低電位な第４の電源電位に接続されたソース端子と、前記第１の電源電位に接続されたバックゲート端子とを有する第４のトランジスタとを有することを特徴とする。【００３７】
この構成によれば、駆動電流の増大を図るとともに、第１のＰ型ＭＯＳトランジスタおよび第１のＮ型ＭＯＳトランジスタが非動作状態の時の閾値電圧がより大きくなり、リーク電流をより確実に抑制することができる。【００３８】
また、本発明は、入力に接続されたゲート端子と、第１の電源電位に接続されたソース端子と、出力に接続されたドレイン端子とを備えた第１のトランジスタと、前記入力に接続されたゲート端子と、前記出力に接続されたドレイン端子と、第２の電源電位に接続されたソース端子とを備えた前記第１のトランジスタとは異なる極性の第２のトランジスタと、反転入力に接続されたゲート端子と、第１の電源電位に接続されたソース端子と、前記第１のトランジスタのバックゲート端子に接続された第１のダイオードのアノード端子に接続されたドレイン端子と、前記第１の電源電位に接続されたバックゲート端子とを有する第３のトランジスタと、反転入力に接続されたゲート端子と、第２の電源電位に接続されたソース端子と、前記第２のトランジスタのバックゲート端子に接続された第２のダイオードのカソード端子に接続されたドレイン端子と、前記第２の電源電位に接続されたバックゲート端子とを有する第４のトランジスタと、前記反転入力に接続されたゲート端子と、前記第２の電源電位に接続されたソース端子と、前記第１のトランジスタのバックゲート端子に接続されたドレイン端子と、前記第２の電源電位より高電位な第３の電源電位に接続されたバックゲート端子とを有する第５のトランジスタと、前記反転入力に接続されたゲート端子と、前記第２のトランジスタのバックゲート端子に接続されたドレイン端子と、前記第２の電源電位より低電位に接続されたソース端子と、前記第４の電源電位に接続されたバックゲート端子とを有する第６のトランジスタとを有することを特徴とする。【００３９】
この構成によれば、第１のダイオードおよび第２のダイオードによって第１のトランジスタおよび第２のトランジスタのバックゲート電圧を調整することができるとともに、第１のダイオードおよび第２のダイオードを流れる電流が入力に流れ込まない回路構成となって駆動電流の無駄がなく、高速化を図ることができる。【００４０】
また、本発明は、入力に接続されたゲート端子と、第１の電源電位に接続されたソース端子と、出力に接続されたドレイン端子とを備えた第１のトランジスタと、前記入力に接続されたゲート端子と、前記出力に接続されたドレイン端子と、第２の電源電位に接続されたソース端子とを備えた第１のトランジスタとは異なる極性の第２のトランジスタとを有するインバータ回路におけるバックゲート電圧印加方法において、前記入力に入力電圧を印加するステップと、前記入力電圧に応じて、前記第１の電源電位に接続されたソース端子又は前記第２の電源電位に接続されたソース端子と前記バックゲート間に順方向電圧がかからないように前記バックゲート電圧を変化させながら印加するステップとを有することを特徴とする。【００４１】
この方法によれば、例えばダイオードによって第１のトランジスタまたは第２のトランジスタのバックゲート電圧を入力電圧に応じてシフトさせることにより、ソース端子とバックゲート端子間の電流を抑制し、駆動電流の増大を図りつつ、リーク電流を抑制することができる。【００４２】
また、本発明は、入力に接続されたゲート端子と、第１の電源電位に接続されたソース端子と、出力に接続されたドレイン端子とを備えた第１のトランジスタと、前記入力に接続されたゲート端子と、前記出力に接続されたドレイン端子と、第２の電源電位に接続されたソース端子とを備えた第１のトランジスタとは異なる極性の第２のトランジスタと、前記第１又は第２のトランジスタのいずれかのバックゲート端子と前記入力間に接続されたダイオードとを有するインバータ回路により入力を反転することを特徴とする。【００４３】
この構成によれば、駆動電流の増大を図りつつ、リーク電流を抑制することが可能な論理回路を形成することができる。
【発明の効果】
【００４４】
本発明によれば、駆動電流の増大を図りつつ、リーク電流を抑制することができる。
【図面の簡単な説明】
【００４５】
【図１】図１は、実施の形態１に係るインバータ回路の構成を示す回路図である。
【図２】図２は、実施の形態１に係るインバータ回路の断面構造を示す模式図である。
【図３】図３は、実施の形態１に係るインバータ回路の動作を説明する図である。
【図４】図４は、実施の形態２に係るインバータ回路の構成を示す回路図である。
【図５】図５は、入力電圧と出力電流との関係を示す図である。
【図６】図６は、実施の形態２に係る他のインバータ回路の構成を示す回路図である。
【図７】図７は、実施の形態２に係るさらに他のインバータ回路の構成を示す回路図である。
【図８】図８は、実施の形態２に係るさらに他のインバータ回路の構成を示す回路図である。
【図９】図９は、Ｐ型ＭＯＳにおける入力電圧とバックゲート電圧との特性を示す図である。
【図１０】図１０は、実施の形態３に係るインバータ回路の構成を示す回路図である。
【図１１】図１１は、実施の形態３に係る他のインバータ回路の構成を示す回路図である。
【図１２】図１２は、実施の形態３に係るさらに他のインバータ回路の構成を示す回路図である。
【図１３】図１３は、ダイオードの具体的構成例を示す図である。
【図１４】図１４は、ダイオードの他の具体的構成例を示す図である。
【図１５】図１５は、ダイオードのさらに他の具体的構成例を示す図である。
【図１６】図１６は、ダイオードのさらに他の具体的構成例を示す図である。
【図１７】図１７は、ダイオードのさらに他の具体的構成例を示す図である。
【図１８】図１８は、実施の形態４に係るインバータ回路の構成を示す回路図である。
【図１９】図１９は、実施の形態４に係る他のインバータ回路の構成を示す回路図である。
【図２０】図２０は、実施の形態５に係るインバータ回路の構成を示す回路図である。
【図２１】図２１は、従来のインバータ回路の一例を示す回路図である。
【図２２】図２２は、ゲート電圧とドレイン端子およびソース端子間の電流との関係を示す図である。
【符号の説明】
【００４６】
１０１、２０２、３０３、３０４  Ｐ型ＭＯＳトランジスタ
１０２、２０１、３０１、３０２  Ｎ型ＭＯＳトランジスタ
１０３、１０４、４０１  ダイオード
【発明を実施するための最良の形態】
【００４７】
以下、実施の形態の例について、図面を参照して詳細に説明する。【００４８】
（実施の形態１）
図１は、実施の形態１に係るインバータ回路の構成を示す回路図である。図１に示すインバータ回路は、Ｐ型ＭＯＳトランジスタ（以下「Ｐ型ＭＯＳ」と略記する）１０１、Ｎ型ＭＯＳトランジスタ（以下「Ｎ型ＭＯＳ」と略記する）１０２、ダイオード１０３、およびダイオード１０４を有している。また、図２は、図１に示すインバータ回路の断面構造を示す模式図である。【００４９】
Ｐ型ＭＯＳ１０１は、ゲート端子（図２においては「Ｇ」で示す）が入力端子に接続されており、ソース端子（図２においては「Ｓ」で示す）が正電源電位Ｖｄｄに接続されており、ドレイン端子（図２においては「Ｄ」で示す）が出力端子およびＮ型ＭＯＳ１０２のドレイン端子に接続されており、バックゲート端子（図２においては「Ｐ−ＢＧ」で示す）がダイオード１０３のアノード側（図２においては「Ａ」で示す）に接続されている。Ｐ型ＭＯＳ１０１は、ゲート端子に印加される入力電圧ＶｉｎがＬ（ロー）の時に動作状態となり、ソース端子からドレイン端子へ電流を流して出力端子からの出力電圧ＶｏｕｔをＨ（ハイ）にする。【００５０】
Ｎ型ＭＯＳ１０２は、ゲート端子が入力端子に接続されており、ソース端子が負電源電位Ｖｓｓに接続されており、ドレイン端子が出力端子およびＰ型ＭＯＳ１０１のドレイン端子に接続されており、バックゲート端子がダイオード１０４のカソード側（図２においては「Ｋ」で示す）に接続されている。Ｎ型ＭＯＳ１０２は、ゲート端子に印加される入力電圧ＶｉｎがＨ（ハイ）の時に動作状態となり、ドレイン端子からソース端子へ電流を流して出力端子からの出力電圧ＶｏｕｔをＬ（ロー）にする。【００５１】
ダイオード１０３は、Ｐ型ＭＯＳ１０１が動作状態の時にオン状態となり、アノード側の電圧を入力電圧Ｖｉｎより高い電圧にする。したがって、ダイオード１０３により、Ｐ型ＭＯＳ１０１のバックゲート電圧がソース電圧より低くなって、閾値電圧の絶対値が小さくなる。この結果、Ｐ型ＭＯＳ１０１の動作状態においては、駆動電流を増大させることができる。また、ダイオード１０３は、Ｐ型ＭＯＳ１０１が非動作状態の時はオフ状態となる。このため、Ｐ型ＭＯＳ１０１が非動作状態の時は閾値電圧の絶対値が小さくなることがなく、リーク電流を抑制することができる。【００５２】
ダイオード１０４は、Ｎ型ＭＯＳ１０２が動作状態の時にオン状態となり、カソード側の電圧を入力電圧Ｖｉｎより低い電圧にする。したがって、ダイオード１０４により、Ｎ型ＭＯＳ１０２のバックゲート電圧がソース電圧より高くなって、閾値電圧の絶対値が小さくなる。この結果、Ｎ型ＭＯＳ１０２の動作状態においては、駆動電流を増大させることができる。また、ダイオード１０４は、Ｎ型ＭＯＳ１０２が非動作状態の時はオフ状態となる。このため、Ｎ型ＭＯＳ１０２が非動作状態の時は閾値電圧の絶対値が小さくなることがなく、リーク電流を抑制することができる。【００５３】
図３は、本実施の形態に係るインバータ回路の動作を説明する図である。同図においては、Ｐ型ＭＯＳ１０１が動作状態である場合を示している。【００５４】
Ｐ型ＭＯＳ１０１が動作状態である場合、すなわち入力電圧ＶｉｎがＬ（ロー）である場合は、ダイオード１０３がオン状態になり、Ｐ型ＭＯＳ１０１のバックゲート電圧が入力電圧Ｖｉｎにダイオード１０３の閾値電圧Ｖｔｈ（Ｄｐ）を加えた電圧になる。そして、以下の式（１）が満たされる場合には、ソース端子からバックゲート端子への電流が流れることがなく、Ｐ型ＭＯＳ１０１の閾値電圧の絶対値が小さくなって駆動電流が増大する。
Ｖｉｎ＋Ｖｔｈ（Ｄｐ）＞Ｖｄｄ−Ｖｔｈ（Ｓ−ＢＧ）  ・・・（１）【００５５】
なお、式（１）において、Ｖｔｈ（Ｓ−ＢＧ）は、図３に示すように、ソース端子とバックゲート端子間の電圧を示している。【００５６】
同様に、Ｎ型ＭＯＳ１０２が動作状態である場合、すなわち入力電圧ＶｉｎがＨ（ハイ）である場合は、ダイオード１０４がオン状態になり、Ｎ型ＭＯＳ１０２のバックゲート電圧が入力電圧Ｖｉｎからダイオード１０４の閾値電圧Ｖｔｈ（Ｄｎ）を減じた電圧以下になる。そして、以下の式（２）が満たされる場合には、バックゲート端子からソース端子への電流が流れることがなく、Ｎ型ＭＯＳ１０２の閾値電圧の絶対値が小さくなって駆動電流が増大する。
Ｖｉｎ−Ｖｔｈ（Ｄｎ）＜Ｖｔｈ（Ｓ−ＢＧ）＋Ｖｓｓ  ・・・（２）【００５７】
以上のように、本実施の形態によれば、ダイオード１０３およびダイオード１０４によって、Ｐ型ＭＯＳ１０１およびＮ型ＭＯＳ１０２のバックゲート電圧を入力電圧Ｖｉｎに応じてシフトさせるため、ソース端子とバックゲート端子間の電流を生じさせることなく、Ｐ型ＭＯＳ１０１およびＮ型ＭＯＳ１０２の駆動電流を増大させることができる。【００５８】
（実施の形態２）
実施の形態２の特徴は、ダイオードにＭＯＳトランジスタを接続することにより、非動作状態のＭＯＳトランジスタのバックゲート電圧を制御し、動作を安定させる点である。【００５９】
図４は、本実施の形態に係るインバータ回路の構成を示す回路図である。同図において、図１と同じ部分には同じ符号を付し、その説明を省略する。図４に示すインバータ回路は、Ｐ型ＭＯＳ１０１、Ｎ型ＭＯＳ１０２、ダイオード１０３、ダイオード１０４、Ｎ型ＭＯＳ２０１、およびＰ型ＭＯＳ２０２を有している。【００６０】
Ｎ型ＭＯＳ２０１は、ゲート端子が入力端子に接続されており、ソース端子がＰ型ＭＯＳ１０１のバックゲート端子に接続されており、ドレイン端子が正電源電位Ｖｄｄに接続されており、バックゲート端子が負電源電位Ｖｓｓに接続されている。Ｎ型ＭＯＳ２０１は、ゲート端子に印加される入力電圧ＶｉｎがＨ（ハイ）の時に動作状態となり、ドレイン端子からソース端子へ電流を流して、Ｐ型ＭＯＳ１０１のバックゲート電圧をＶｄｄに等しくする。すなわち、Ｎ型ＭＯＳ２０１は、Ｐ型ＭＯＳ１０１が非動作状態の時に、Ｐ型ＭＯＳ１０１のソース電圧とバックゲート電圧を等しくする。【００６１】
Ｐ型ＭＯＳ２０２は、ゲート端子が入力端子に接続されており、ソース端子がＮ型ＭＯＳ１０２のバックゲート端子に接続されており、ドレイン端子が負電源電位Ｖｓｓに接続されており、バックゲート端子が正電源電位Ｖｄｄに接続されている。Ｐ型ＭＯＳ２０２は、ゲート端子に印加される入力電圧ＶｉｎがＬ（ロー）の時に動作状態となり、ソース端子からドレイン端子へ電流を流して、Ｎ型ＭＯＳ１０２のバックゲート電圧をＶｓｓに等しくする。すなわち、Ｐ型ＭＯＳ２０２は、Ｎ型ＭＯＳ１０２が非動作状態の時に、Ｎ型ＭＯＳ１０２のソース電圧とバックゲート電圧を等しくする。【００６２】
本実施の形態においては、実施の形態１の回路にＮ型ＭＯＳ２０１およびＰ型ＭＯＳ２０２を追加している。実施の形態１の回路（図１）においては、ダイオード１０３およびダイオード１０４を設けたことにより、対応するＰ型ＭＯＳ１０１およびＮ型ＭＯＳ１０２が動作状態である場合には、駆動電流を増大させることができた。しかし、実施の形態１では、Ｐ型ＭＯＳ１０１およびＮ型ＭＯＳ１０２が非動作状態である場合には、それぞれのＭＯＳトランジスタのバックゲート端子が電源供給されないフローティング状態となり、動作が不安定となる。【００６３】
そこで、本実施の形態においては、ダイオード１０３およびダイオード１０４にそれぞれＮ型ＭＯＳ２０１およびＰ型ＭＯＳ２０２を接続し、ダイオード１０３がオフ状態の場合には、Ｎ型ＭＯＳ２０１によってＰ型ＭＯＳ１０１のバックゲート端子に正電源が供給されるようにし、ダイオード１０４がオフ状態の場合には、Ｐ型ＭＯＳ２０２によってＮ型ＭＯＳ１０２のバックゲート端子に負電源が供給されるようにする。【００６４】
これにより、Ｐ型ＭＯＳ１０１およびＮ型ＭＯＳ１０２の非動作状態においては、バックゲート電圧がソース電圧に等しくなり、回路の動作が安定する。また、Ｐ型ＭＯＳ１０１およびＮ型ＭＯＳ１０２の非動作状態における閾値電圧が大きくなり、リーク電流をドライブ能力を向上する以前の状態まで削減することができる。【００６５】
図５は、本実施の形態に係るインバータ回路（実線）と従来のインバータ回路（破線）について、入力電圧Ｖｉｎと出力端子から出力される出力電流Ｉｏｕｔとの関係を示す図である。同図に示すように、入力電圧Ｖｉｎが０から１へ増大するにつれ、出力電流Ｉｏｕｔは減少する。そして、図中実線で示す本実施の形態に係るインバータ回路については、図中破線で示す従来のインバータ回路よりも出力電流Ｉｏｕｔの絶対値が大きい。すなわち、例えば入力電圧Ｖｉｎが０の時には、出力電流Ｉｏｕｔは正の値であり、実線で示す本実施の形態に係るインバータ回路の方が大きくなっている。また、入力電圧Ｖｉｎが１の時には、出力電流Ｉｏｕｔは負の値であり、実線で示す本実施の形態に係るインバータ回路の方が小さくなっている。これは、本実施の形態に係るインバータ回路によれば、従来のインバータ回路よりも大きな駆動電流が得られることを示している。【００６６】
また、本実施の形態に係るインバータ回路には、様々なバリエーションが考えられる。すなわち、まず、図６に示すように、Ｎ型ＭＯＳ２０１およびＰ型ＭＯＳ２０２のゲート端子に入力電圧Ｖｉｎの代わりに差動入力電圧Ｖｉｎバーを入力するようにしても良い。図６においては、入力電圧Ｖｉｎが反転された差動入力電圧ＶｉｎバーをＮ型ＭＯＳ２０１およびＰ型ＭＯＳ２０２のゲート端子に印加するため、図４の回路構成と比較して、Ｎ型ＭＯＳ２０１およびＰ型ＭＯＳ２０２の位置関係を逆転することができる。結果として、図６の回路構成においては、紙面向かって上方にＰ型ＭＯＳトランジスタ（Ｐ型ＭＯＳ１０１およびＰ型ＭＯＳ２０２）を配置し、紙面向かって下方にＮ型ＭＯＳトランジスタ（Ｎ型ＭＯＳ１０２およびＮ型ＭＯＳ２０１）を配置することができ、回路の使い勝手を向上することができる。【００６７】
次に、図７に示すように、Ｎ型ＭＯＳ２０１およびＰ型ＭＯＳ２０２のドレイン端子に接続される正電源電位および負電源電位を正電源電位Ｖｄｄおよび負電源電位Ｖｓｓより深くするようにしても良い。すなわち、Ｎ型ＭＯＳ２０１のドレイン端子に接続される正電源電位を正電源電位Ｖｄｄより大きい電位にし、Ｐ型ＭＯＳ２０２のドレイン端子に接続される負電源電位を負電源電位Ｖｓｓより小さい電位にしても良い。こうすることにより、Ｐ型ＭＯＳ１０１およびＮ型ＭＯＳ１０２が非動作状態の時の閾値電圧がより大きくなり、リーク電流をより確実に抑制することができる。【００６８】
さらに、図８に示すように、Ｎ型ＭＯＳ２０１およびＰ型ＭＯＳ２０２のバックゲート電圧をそれぞれＰ型ＭＯＳ１０１およびＮ型ＭＯＳ１０２のバックゲート電圧から取得するようにしても良い。こうすることにより、Ｎ型ＭＯＳ２０１およびＰ型ＭＯＳ２０２が動作状態となるタイミングを変更することができ、Ｐ型ＭＯＳ１０１およびＮ型ＭＯＳ１０２のソース電圧とバックゲート電圧を一致させるタイミングを制御することができる。【００６９】
図９は、実施の形態１に係るインバータ回路（図１）および本実施の形態に係るインバータ回路（図４、図６、図７、および図８）のＰ型ＭＯＳ１０１における入力電圧Ｖｉｎとバックゲート電圧Ｖｂｇとの特性を示す図である。また、図９においては、入力電圧Ｖｉｎをバックゲート端子に印加する場合を破線で示している。同図を見れば明らかなように、図１、図４、図６、図７、および図８のすべてのインバータ回路において、入力電圧Ｖｉｎが低い状態では、バックゲート電圧Ｖｂｇが入力電圧Ｖｉｎよりも大きくなっている。つまり、Ｐ型ＭＯＳ１０１において、入力電圧ＶｉｎがＬ（ロー）の状態では、閾値電圧が高くなり駆動電流が増大することがわかる。【００７０】
また、入力電圧Ｖｉｎが小さい状態では、すべてのインバータ回路に関する特性が、バックゲート端子へのリーク電流が大きいバックゲートリーク領域に属することがなく、駆動電流が大きくバックゲート端子へのリーク電流も多少見られる中間領域か、または駆動電流が大きい出力電流増加領域に属している。そして、入力電圧Ｖｉｎが大きくなると、すべてのインバータ回路に関する特性において、バックゲート電圧が一定値（１Ｖ）に近づき、従来のインバータ回路と同様のリーク電流となることがわかる。ただし、図７の回路においては、Ｎ型ＭＯＳ２０１のドレイン端子に接続される正電源電位を大きくしたため、Ｐ型ＭＯＳ１０１のバックゲート電圧が大きくなり、通常よりもリーク電流がさらに小さくなる。【００７１】
以上のように、本実施の形態によれば、Ｐ型ＭＯＳ１０１およびＮ型ＭＯＳ１０２のバックゲート端子と正電源および負電源との間にそれぞれＭＯＳトランジスタを設けたため、Ｐ型ＭＯＳ１０１およびＮ型ＭＯＳ１０２がそれぞれ非動作状態の際には、ソース電圧とバックゲート電圧が一致し、インバータ回路の動作を安定させることができる。【００７２】
（実施の形態３）
実施の形態３の特徴は、ダイオードを流れる電流を正電源または負電源へ誘導し、ダイオードを流れる電流が入力端子へ流れ込まないようにする点である。【００７３】
上記実施の形態１および実施の形態２のインバータ回路においては、ダイオード１０３のカソード側が入力端子に接続されており、ダイオード１０３がオン状態となると入力端子へ電流が流れ込んでしまう。このため、インバータ回路の前段の回路に負担をかけてしまう恐れがある。そこで、本実施の形態においては、トランジスタをダイオードとして機能させ、このダイオードを流れる電流がＭＯＳトランジスタによるスイッチングにより、入力端子へ誘導されないようにする。【００７４】
図１０は、本実施の形態に係るインバータ回路の構成を示す回路図である。同図において、図１および図４と同じ部分には同じ符号を付し、その説明を省略する。図１０に示すインバータ回路は、Ｐ型ＭＯＳ１０１、Ｎ型ＭＯＳ１０２、Ｎ型ＭＯＳ２０１、Ｐ型ＭＯＳ２０２、ダイオード３０１、Ｎ型ＭＯＳ３０２、Ｐ型ＭＯＳ３０３、およびダイオード３０４を有している。【００７５】
ダイオード３０１は、Ｎ型ＭＯＳによって構成され、ゲート端子が正電源電位Ｖｄｄに接続されており、ソース端子がＮ型ＭＯＳ３０２のドレイン端子に接続されており、ドレイン端子が正電源電位Ｖｄｄに接続されており、バックゲート端子が負電源電位Ｖｓｓに接続されている。ダイオード３０１は、Ｎ型ＭＯＳ３０２のドレイン端子における電圧を正電源電位Ｖｄｄより低い電圧にする役割を担っている。すなわち、ダイオード３０１は、実施の形態１および実施の形態２におけるダイオード１０４と同等の機能を有している。【００７６】
Ｎ型ＭＯＳ３０２は、ゲート端子が入力端子に接続されており、ソース端子がＮ型ＭＯＳ１０２のバックゲート端子に接続されており、ドレイン端子がダイオード３０１のソース端子に接続されており、バックゲート端子が負電源電位Ｖｓｓに接続されている。したがって、回路構成上、Ｎ型ＭＯＳ３０２およびＰ型ＭＯＳ２０２は、入力電圧Ｖｉｎをそのまま通過させるバッファ回路と同様の構成になっている。【００７７】
Ｎ型ＭＯＳ３０２は、入力電圧ＶｉｎがＨ（ハイ）の時に動作状態になり、ダイオード３０１とＮ型ＭＯＳ１０２のバックゲート端子とを接続するスイッチとして機能する。一方、Ｎ型ＭＯＳ３０２は、入力電圧ＶｉｎがＬ（ロー）の時には非動作状態であり、ダイオード３０１によって正電源電位Ｖｄｄから低下した電圧がＮ型ＭＯＳ１０２のバックゲート端子に印加されることがない。【００７８】
Ｐ型ＭＯＳ３０３は、ゲート端子が入力端子に接続されており、ソース端子がＰ型ＭＯＳ１０１のバックゲート端子に接続されており、ドレイン端子がダイオード３０４のソース端子に接続されており、バックゲート端子が正電源電位Ｖｄｄに接続されている。したがって、回路構成上、Ｐ型ＭＯＳ３０３およびＮ型ＭＯＳ２０１は、入力電圧Ｖｉｎをそのまま通過させるバッファ回路と同様の構成になっている。【００７９】
Ｐ型ＭＯＳ３０３は、入力電圧ＶｉｎがＬ（ロー）の時に動作状態になり、ダイオード３０４とＰ型ＭＯＳ１０１のバックゲート端子とを接続するスイッチとして機能する。一方、Ｐ型ＭＯＳ３０３は、入力電圧ＶｉｎがＨ（ハイ）の時には非動作状態であり、ダイオード３０４によって負電源電位Ｖｓｓから上昇した電圧がＰ型ＭＯＳ１０１のバックゲート端子に印加されることがない。【００８０】
ダイオード３０４は、Ｐ型ＭＯＳによって構成され、ゲート端子が負電源電位Ｖｓｓに接続されており、ソース端子がＰ型ＭＯＳ３０３のドレイン端子に接続されており、ドレイン端子が負電源電位Ｖｓｓに接続されており、バックゲート端子が正電源電位Ｖｄｄに接続されている。ダイオード３０４は、Ｐ型ＭＯＳ３０３のドレイン端子における電圧を負電源電位Ｖｓｓより高い電圧にする役割を担っている。すなわち、ダイオード３０４は、実施の形態１および実施の形態２におけるダイオード１０３と同等の機能を有している。【００８１】
なお、本実施の形態においては、Ｎ型ＭＯＳ３０２およびＰ型ＭＯＳ３０３を用いたスイッチングによって、ダイオード３０１およびダイオード３０４からの電圧をＮ型ＭＯＳ１０２およびＰ型ＭＯＳ１０１のバックゲート端子へ印加するかしないかを切り替えるものとしたが、Ｎ型ＭＯＳ３０２およびＰ型ＭＯＳ３０３と同様に動作するアナログスイッチなどを用いることも当然可能である。同様にＮ型ＭＯＳ２０１およびＰ型ＭＯＳ２０１をスイッチングを行う回路に置換することも可能である。【００８２】
また、Ｐ型ＭＯＳ１０１のバックゲート端子をＮ型ＭＯＳ２０１側およびＰ型ＭＯＳ３０３側のいずれかに切り替えて接続するトグルスイッチなどを用いることも可能である。同じく、Ｎ型ＭＯＳ１０２のバックゲート端子をＰ型ＭＯＳ２０２側およびＮ型ＭＯＳ３０２側のいずれかに切り替えて接続するトグルスイッチなどを用いることも可能である。【００８３】
本実施の形態において、入力電圧ＶｉｎがＬ（ロー）の時には、Ｐ型ＭＯＳ１０１、Ｐ型ＭＯＳ２０２、Ｐ型ＭＯＳ３０３、およびダイオード３０４が動作状態となる。そして、ダイオード３０４およびＰ型ＭＯＳ３０３が動作状態となることから、Ｐ型ＭＯＳ１０１のバックゲート電圧が負電源電位Ｖｓｓよりダイオード３０４の閾値電圧分だけ大きい電圧となり、Ｐ型ＭＯＳ１０１のソース端子からバックゲート端子へのリーク電流を抑制し、駆動電流を増大させることができる。また、Ｐ型ＭＯＳ２０２が動作状態となることから、実施の形態２と同様に、Ｎ型ＭＯＳ１０２のソース電圧とバックゲート電圧が共に負電源電位Ｖｓｓに一致し、動作が安定する。【００８４】
逆に、入力電圧ＶｉｎがＨ（ハイ）の時には、Ｎ型ＭＯＳ１０２、Ｎ型ＭＯＳ２０１、ダイオード３０１、およびＮ型ＭＯＳ３０２が動作状態となる。そして、ダイオード３０１およびＮ型ＭＯＳ３０２が動作状態となることから、Ｎ型ＭＯＳ１０２のバックゲート電圧が正電源電位Ｖｄｄよりダイオード３０１の閾値電圧分だけ小さい電圧となり、Ｎ型ＭＯＳ１０２のソース端子からバックゲート端子へのリーク電流を抑制し、駆動電流を増大させることができる。また、Ｎ型ＭＯＳ２０１が動作状態となることから、実施の形態２と同様に、Ｐ型ＭＯＳ１０１のソース電圧とバックゲート電圧が共に正電源電位Ｖｄｄに一致し、動作が安定する。【００８５】
そして、本実施の形態に係るインバータ回路においては、入力端子がＭＯＳトランジスタのゲート端子に接続されているのみであり、ダイオードなどから入力端子へ電流が流れ込むことがない。したがって、駆動電流が無駄に消費されることがなく、高速化を図ることができる。【００８６】
また、本実施の形態に係るインバータ回路には、実施の形態２と同様に様々なバリエーションが考えられる。すなわち、まず、図１１に示すように、Ｎ型ＭＯＳ２０１およびＰ型ＭＯＳ２０２のゲート端子に入力電圧Ｖｉｎの代わりに差動入力電圧Ｖｉｎバーを入力するようにしても良い。図１１においては、入力電圧Ｖｉｎが反転された差動入力電圧ＶｉｎバーをＮ型ＭＯＳ２０１およびＰ型ＭＯＳ２０２のゲート端子に印加するため、図１０の回路構成と比較して、Ｎ型ＭＯＳ２０１およびＰ型ＭＯＳ２０２の位置関係を逆転することができる。また、これに伴って、ダイオード３０１およびＮ型ＭＯＳ３０２とＰ型ＭＯＳ３０３およびダイオード３０４との位置関係を逆転することができる。結果として、図１１の回路構成においては、紙面向かって上方にＰ型ＭＯＳトランジスタ（Ｐ型ＭＯＳ１０１、Ｐ型ＭＯＳ２０２、Ｐ型ＭＯＳ３０３、およびダイオード３０４）を配置し、紙面向かって下方にＮ型ＭＯＳトランジスタ（Ｎ型ＭＯＳ１０２、Ｎ型ＭＯＳ２０１、ダイオード３０１、およびＮ型ＭＯＳ３０２）を配置することができ、回路の使い勝手を向上することができる。【００８７】
次に、図１２に示すように、Ｎ型ＭＯＳ２０１およびＰ型ＭＯＳ２０２のドレイン端子に接続される正電源電位および負電源電位を正電源電位Ｖｄｄおよび負電源電位Ｖｓｓより深くするようにしても良い。すなわち、Ｎ型ＭＯＳ２０１のドレイン端子に接続される正電源電位を正電源電位Ｖｄｄより大きい電位にし、Ｐ型ＭＯＳ２０２のドレイン端子に接続される負電源電位を負電源電位Ｖｓｓより小さい電位にしても良い。こうすることにより、Ｐ型ＭＯＳ１０１およびＮ型ＭＯＳ１０２が非動作状態の時の閾値電圧がより大きくなり、リーク電流をより確実に抑制することができる。【００８８】
以上のように、本実施の形態によれば、Ｐ型ＭＯＳトランジスタおよびＮ型ＭＯＳトランジスタを用いてＰ型ＭＯＳ１０１およびＮ型ＭＯＳ１０２のバックゲート電圧を調整するための電流が入力端子へ流れ込まない回路構成としたため、駆動電流が無駄に消費されることがなく、高速化を図ることができる。【００８９】
なお、本実施の形態に係るダイオード３０１およびダイオード３０４については、図１３から図１７に示す構成のトランジスタを用いることも可能である。これらの図１３から図１７においては、ダイオードのアノード側を「Ａ」で示し、カソード側を「Ｋ」で示している。図１３は、ＰＮＰ型のトランジスタであり、ダイオード３０１として用いられる場合は、エミッタ端子がアノード側となり、ベース端子がカソード側となる。そして、コレクタ端子は、負電源電位Ｖｓｓに接続される。また、図示を省略したが、ＮＰＮ型のトランジスタがダイオード３０４として用いられる場合は、ベース端子がアノード側となり、コレクタ端子がカソード側となる。そして、コレクタ端子は、正電源電位Ｖｄｄに接続される。【００９０】
図１４は、Ｐ型ＭＯＳトランジスタであり、ダイオード３０４として用いられる。このとき、ソース端子がアノード側となり、ゲート端子とドレイン端子とが接続されてカソード側となるとともに、バックゲート端子が正電源電位Ｖｄｄに接続されることになる。【００９１】
図１５は、Ｎ型ＭＯＳトランジスタであり、ダイオード３０１として用いられる。このとき、ゲート端子とドレイン端子とが接続されてアノード側となり、ソース端子がカソード側となるとともに、バックゲート端子が負電源電位Ｖｓｓに接続されることになる。【００９２】
図１６は、Ｐ型ＭＯＳ接合トランジスタであり、ダイオード３０４として用いられる。このとき、バックゲート端子がアノード側となり、ドレイン端子がカソード側となる。同様に図１７は、Ｎ型ＭＯＳ接合トランジスタであり、ダイオード３０１として用いられる。このとき、バックゲート端子がアノード側となり、ソース端子がカソード側となる。【００９３】
（実施の形態４）
実施の形態４の特徴は、実施の形態３の回路におけるバッファ回路およびダイオードとして機能するＭＯＳトランジスタの配置を交換して回路全体の動作マージンを大きくすることである。【００９４】
図１８は、本実施の形態に係るインバータ回路の構成を示す回路図である。同図においては、図１、図４、および図１０と同じ部分には同じ符号を付し、その説明を省略する。図１８に示す回路においては、実施の形態３に係る図１１と比較すると、Ｐ型ＭＯＳ３０３およびダイオード３０４の位置が交換され、ダイオード３０１およびＮ型ＭＯＳ３０２の位置が交換されている。その他の点は実施の形態３と同様であるが、本実施の形態のように回路を構成することにより動作マージンが大きくなる。【００９５】
また、図１８においては、Ｎ型ＭＯＳ２０１およびＰ型ＭＯＳ２０２のゲート端子に差動入力電圧Ｖｉｎバーを入力するものとしたが、実施の形態２および実施の形態３と同様に考えて、Ｎ型ＭＯＳとＰ型ＭＯＳの位置関係を逆転し、入力電圧Ｖｉｎを用いることも可能である。ただし、差動入力電圧Ｖｉｎバーを用いる場合には、実施の形態３と同様に、Ｎ型ＭＯＳトランジスタを負電源電位Ｖｓｓ側に配置し、Ｐ型ＭＯＳトランジスタを正電源電位Ｖｄｄ側に配置することができ、回路の使い勝手を向上することができる。【００９６】
さらに、図１９に示すように、Ｎ型ＭＯＳ２０１のソース端子に接続される負電源電位を負電源電位Ｖｓｓより小さい電位にし、Ｐ型ＭＯＳ２０２のソース端子に接続される正電源電位を正電源電位Ｖｄｄより大きい電位にしても良い。こうすることにより、Ｐ型ＭＯＳ１０１およびＮ型ＭＯＳ１０２が非動作状態の時の閾値電圧がより大きくなり、リーク電流をより確実に抑制することができる。なお、図１９においては、ダイオード３０１およびダイオード３０４を、ＭＯＳトランジスタではなくダイオードの回路記号で示している。【００９７】
なお、図示は省略したが、図１９において、さらにＮ型ＭＯＳ３０２のソース端子に接続される負電源電位を負電源電位Ｖｓｓより小さい電位にしたり、Ｐ型ＭＯＳ３０３のドレイン端子に接続される正電源電位を正電源電位Ｖｄｄより大きい電位にしたりすることも可能である。この場合、Ｎ型ＭＯＳ２０１およびＮ型ＭＯＳ３０２のソース端子に同じ負電源電位を接続し、Ｐ型ＭＯＳ２０２およびＰ型ＭＯＳ３０３のドレイン端子に同じ正電源電位を接続することにより、回路構成を簡易にすることができる。【００９８】
（実施の形態５）
実施の形態５の特徴は、実施の形態２におけるダイオードを１つにし、回路構成を簡易にする点である。【００９９】
図２０は、本実施の形態に係るインバータ回路の構成を示す回路図である。同図において、図１および図４と同じ部分には同じ符号を付し、その説明を省略する。図２０に示すインバータ回路は、Ｐ型ＭＯＳ１０１、Ｎ型ＭＯＳ１０２、ダイオード４０１、Ｎ型ＭＯＳ２０１、およびＰ型ＭＯＳ２０２を有している。【０１００】
ダイオード４０１は、Ｐ型ＭＯＳ１０１およびＮ型ＭＯＳ２０２が動作状態のときには、Ｐ型ＭＯＳ１０１のバックゲート電圧をソース電圧より低くし、閾値電圧の絶対値を小さくする。また、ダイオード４０１は、Ｎ型ＭＯＳ１０２およびＰ型ＭＯＳ２０１が動作状態のときには、Ｎ型ＭＯＳ１０２のバックゲート電圧をソース電圧より高くし、閾値電圧の絶対値を小さくする。この結果、Ｐ型ＭＯＳ１０１およびＮ型ＭＯＳ１０２のいずれの動作状態においても、駆動電流を増大させることができる。【０１０１】
また、本実施の形態においても、Ｐ型ＭＯＳ２０１およびＮ型ＭＯＳ２０２が接続する正電源電位および負電源電位をそれぞれＶｄｄやＶｓｓより深い電位とすることにより、リーク電流をより確実に抑制することができる。さらに、差動入力電圧Ｖｉｎバーの代わりに入力電圧ＶｉｎをそのままＰ型ＭＯＳ２０１およびＮ型ＭＯＳ２０２のゲート端子に印加するようにしても良い。【０１０２】
上記各実施の形態においては、Ｐ型ＭＯＳ１０１およびＮ型ＭＯＳ１０２の双方の駆動電流を増大させるものとしたが、いずれか一方のＭＯＳトランジスタのみのバックゲート電圧を調整することも可能である。特に、Ｐ型ＭＯＳトランジスタのみのバックゲート電圧を調整した場合には、効果的に回路全体の駆動電流を増大させることができる。また、上記と同様のバックゲート電圧の調整は、インバータ回路のみではなく、ＭＯＳトランジスタを用いた種々の出力ドライバ回路に用いることができる。
【産業上の利用可能性】
【０１０３】
本発明は、駆動電流の増大を図りつつ、リーク電流を抑制する場合に適用することができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【手続補正書】
【提出日】平成21年5月15日(2009.5.15)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
入力に接続されたゲート端子と、第１の電源電位に接続されたソース端子と、出力に接続されたドレイン端子とを備えた第１のトランジスタと、
前記入力に接続されたゲート端子と、前記出力に接続されたドレイン端子と、第２の電源電位に接続されたソース端子とを備えた第１のトランジスタとは異なる極性の第２のトランジスタと、
前記第１又は第２のトランジスタのいずれかのバックゲート端子と前記入力間に接続されたダイオードとを有することを特徴とするインバータ回路。
【請求項２】
入力に接続されたゲート端子と、第１の電源電位に接続されたソース端子と、出力に接続されたドレイン端子とを備えた第１のトランジスタと、
前記入力に接続されたゲート端子と、前記出力に接続されたドレイン端子と、第２の電源電位に接続されたソース端子とを備えた前記第１のトランジスタとは異なる極性の第２のトランジスタと、
前記第１のトランジスタのバックゲート端子と前記入力間に接続された第１のダイオードと、
前記第２のトランジスタのバックゲート端子と前記入力間に接続された第２のダイオードとを有することを特徴とするインバータ回路。
【請求項３】
前記第１のトランジスタは、Ｐ型ＭＯＳトランジスタであり、前記第２のトランジスタは、Ｎ型ＭＯＳトランジスタであることを特徴とする請求項１記載のインバータ回路。
【請求項４】
入力に接続されたゲート端子と、第１の電源電位に接続されたソース端子と、出力に接続されたドレイン端子とを備えた第１のトランジスタと、
前記入力に接続されたゲート端子と、前記出力に接続されたドレイン端子と、第２の電源電位に接続されたソース端子とを備えた前記第１のトランジスタとは異なる極性の第２のトランジスタと、
前記第１のトランジスタのバックゲート端子と前記入力間に接続された第１のダイオードと、
前記第２のトランジスタのバックゲート端子と前記入力間に接続された第２のダイオードと、
前記入力に接続されたゲート端子と、前記第１の電源電位に接続されたドレイン端子と、前記第１のトランジスタのバックゲート端子に接続されたソース端子と、前記第２の電源電位に接続されたバックゲート端子とを有する第３のトランジスタと、
前記入力に接続されたゲート端子と、前記第２のトランジスタのバックゲート端子に接続されたソース端子と、前記第２の電源電位に接続されたドレイン端子と、前記第１の電源電位に接続されたバックゲート端子とを有する第４のトランジスタとを有することを特徴とするインバータ回路。
【請求項５】
前記第１のトランジスタは、Ｐ型ＭＯＳトランジスタであり、
前記第２のトランジスタは、Ｎ型ＭＯＳトランジスタであり、
前記第３のトランジスタは、Ｎ型ＭＯＳトランジスタであり、
前記第４のトランジスタは、Ｐ型ＭＯＳトランジスタであることを特徴とする請求項４記載のインバータ回路。
【請求項６】
前記第１のダイオードは、前記Ｐ型ＭＯＳトランジスタのバックゲート端子に接続されたアノード端子と、前記入力に接続されたカソード端子とを有し、
前記第２のダイオードは、前記入力に接続されたアノード端子と、前記Ｐ型ＭＯＳトランジスタのバックゲート端子に接続されたカソード端子とを有することを特徴とする請求項３又は５記載のインバータ回路。
【請求項７】
入力に接続されたゲート端子と、第１の電源電位に接続されたソース端子と、出力に接続されたドレイン端子とを備えた第１のＰ型ＭＯＳトランジスタと、
前記入力に接続されたゲート端子と、前記出力に接続されたドレイン端子と、第２の電源電位に接続されたソース端子とを備えた第１のＮ型ＭＯＳトランジスタと、
前記入力に接続された入力端子と、前記第１のＮ型ＭＯＳトランジスタのバックゲート端子に接続された出力端子とを備えたバッファ動作をする第１のスイッチ回路と、
前記第１の電源電位と前記第１のスイッチ回路における第１の電源端子間に接続された第１のダイオードと、
前記入力に接続された入力端子と、前記第１のＰ型ＭＯＳトランジスタのバックゲート端子に接続された出力端子とを備えたバッファ動作をする第２のスイッチ回路と、
前記第２の電源電位と前記第２のスイッチ回路における第２の電源端子間に接続された第２のダイオードとを有することを特徴とするインバータ回路。
【請求項８】
前記第２のスイッチ回路における第１の電源端子は、前記第１の電源電位よりも高い電圧である第４の電源電位に接続され、
前記第１のスイッチ回路における第２の電源端子は、前記第２の電源電位よりも低い電圧である第３の電源電位に接続されることを特徴とする請求項７記載のインバータ回路。
【請求項９】
入力に接続されたゲート端子と、第１の電源電位に接続されたソース端子と、出力に接続されたドレイン端子とを備えた第１のＰ型ＭＯＳトランジスタと、
前記入力に接続されたゲート端子と、前記出力に接続されたドレイン端子と、第２の電源電位に接続されたソース端子とを備えた第１のＮ型ＭＯＳトランジスタと、
反転入力に接続された入力端子と、前記第１のＮ型ＭＯＳトランジスタのバックゲート端子に接続された出力端子とを備えた第１のインバータ回路と、
前記第１の電源電位と前記第１のインバータ回路における第１の電源端子間に接続された第１のダイオードと、
前記反転入力に接続された入力端子と、前記第１のＰ型ＭＯＳトランジスタのバックゲート端子に接続された出力端子とを備えた第２のインバータ回路と、
前記第２の電源電位と前記第２のインバータ回路における第２の電源端子間に接続された第２のダイオードとを有することを特徴とする平衡入力型インバータ回路。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、インバータ回路および平衡入力型インバータ回路に関し、特に、駆動電流の増大を図りつつ、リーク電流を抑制することができるインバータ回路および平衡入力型インバータ回路に関する。
【背景技術】
【０００２】
近年、例えばＭＯＳ（Metal  Oxide  Semiconductor）トランジスタなどを用いた半導体製品には、高速化と低消費電力化の双方が求められている。高速化を実現するためには、トランジスタの駆動電流を増大させることが望ましいが、駆動電流を増大させるために電源電圧を大きくすると、消費電力も増大することになり、低消費電力化に逆行することになる。また、駆動電流を増大させるためにトランジスタの占有面積を大きくすると、回路全体の面積が増加してしまい、半導体製品の微細化が困難となる。
【０００３】
一方、ＭＯＳトランジスタの駆動電流を増大させるには、ゲート端子とソース端子間の閾値電圧を下げれば良いことが知られている。このためには、ＭＯＳトランジスタの基板の電圧であるバックゲート電圧を調整し、基板バイアス効果によって閾値電圧を小さくすることが有効である。そこで、例えば特許文献１においては、電源からシフトした電圧をＭＯＳトランジスタのバックゲート電圧として印加し、ＭＯＳトランジスタが動作状態にある際の閾値電圧を下げることが記載されている。
【０００４】
特許文献１に記載の回路では、図２１に示すように、電源電位とＭＯＳトランジスタ１０、２０のバックゲート端子との間にそれぞれダイオード３０、４０を設けている。これにより、ＭＯＳトランジスタ１０の動作状態では、ダイオード３０に順方向電流が流れ、ＭＯＳトランジスタ１０のバックゲート電圧が電源電圧（正電源Ｖｄｄ）からシフトされ、ＭＯＳトランジスタ１０の閾値電圧が小さくなり、駆動電流が増大する。また、ＭＯＳトランジスタ２０の動作状態では、ダイオード４０に順方向電流が流れ、ＭＯＳトランジスタ２０のバックゲート電圧が電源電圧（負電源Ｖｓｓ）からシフトされ、ＭＯＳトランジスタ２０の閾値電圧が小さくなり、駆動電流が増大する。
【０００５】
【特許文献１】特許第３０３９３３６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記のように駆動電流を増大させる場合には、駆動電流の増大に伴ってリーク電流も増大するという問題がある。すなわち、トランジスタの占有面積を大きくすると、素子のサイズが大きくなることがリーク電流増大の要因となることがある。
【０００７】
また、バックゲート電圧をシフトして閾値電圧を小さくする場合にも、リーク電流は増加してしまう。具体的には、例えば図２２に示したゲート電圧ＶＧとドレイン端子およびソース端子間の電流ＩＤＳとの関係を参照すると、図中実線で示したバックゲート電圧が低い場合には、駆動電流は小さいがリーク電流も小さい。そして、図中破線で示したバックゲート電圧が中程度の場合には、駆動電流もリーク電流も中程度である。さらに、図中一点鎖線で示したバックゲート電圧が高い場合には、駆動電流が大きくなるがリーク電流も大きくなる。特に、図２２においては、電流ＩＤＳが対数目盛りで示されているため、バックゲート電圧の上昇に伴うリーク電流の増大は非常に大きいことがわかる。
【０００８】
このように、バックゲート電圧を固定的にシフトさせると、駆動電流のみならずリーク電流も増大することから、閾値電圧の低下による駆動能力の向上には一定の限界がある。さらに、バックゲート電圧を動的に制御するため、ＭＯＳトランジスタのゲート入力電圧に等しい電圧をバックゲート端子に印加する回路構成も考えられるが、この場合には、ソース端子とバックゲート端子間が順方向電圧となって電流が生じてしまい、ゲート入力電圧をバックゲート端子に印加することは現実的ではない。
【０００９】
本発明はかかる点に鑑みてなされたものであり、駆動電流の増大を図りつつ、リーク電流を抑制することができるインバータ回路および平衡入力型インバータ回路を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するために、本発明は、入力に接続されたゲート端子と、第１の電源電位に接続されたソース端子と、出力に接続されたドレイン端子とを備えた第１のトランジスタと、前記入力に接続されたゲート端子と、前記出力に接続されたドレイン端子と、第２の電源電位に接続されたソース端子とを備えた第１のトランジスタとは異なる極性の第２のトランジスタと、前記第１又は第２のトランジスタのいずれかのバックゲート端子と前記入力間に接続されたダイオードとを有することを特徴とする。
【００１１】
この構成によれば、ダイオードによって第１のトランジスタまたは第２のトランジスタのバックゲート電圧を入力電圧に応じてシフトさせることができ、ソース端子とバックゲート端子間の電流を抑制し、駆動電流の増大を図りつつ、リーク電流を抑制することができる。
【００１２】
また、本発明は、入力に接続されたゲート端子と、第１の電源電位に接続されたソース端子と、出力に接続されたドレイン端子とを備えた第１のトランジスタと、前記入力に接続されたゲート端子と、前記出力に接続されたドレイン端子と、第２の電源電位に接続されたソース端子とを備えた前記第１のトランジスタとは異なる極性の第２のトランジスタと、前記第１のトランジスタのバックゲート端子と前記入力間に接続された第１のダイオードと、前記第２のトランジスタのバックゲート端子と前記入力間に接続された第２のダイオードとを有することを特徴とする。
【００１３】
この構成によれば、それぞれ対応するダイオードによって第１のトランジスタおよび第２のトランジスタのバックゲート電圧を入力電圧に応じてシフトさせることができ、回路全体の駆動電流をさらに増大させることができる。
【００１４】
また、本発明は、上記発明において、前記第１のトランジスタは、Ｐ型ＭＯＳトランジスタであり、前記第２のトランジスタは、Ｎ型ＭＯＳトランジスタであることを特徴とする。
【００１５】
この構成によれば、集積化が容易なＭＯＳトランジスタを用いて上記と同様の効果を実現することができる。
【００１６】
また、本発明は、入力に接続されたゲート端子と、第１の電源電位に接続されたソース端子と、出力に接続されたドレイン端子とを備えた第１のトランジスタと、前記入力に接続されたゲート端子と、前記出力に接続されたドレイン端子と、第２の電源電位に接続されたソース端子とを備えた前記第１のトランジスタとは異なる極性の第２のトランジスタと、前記第１のトランジスタのバックゲート端子と前記入力間に接続された第１のダイオードと、前記第２のトランジスタのバックゲート端子と前記入力間に接続された第２のダイオードと、前記入力に接続されたゲート端子と、前記第１の電源電位に接続されたドレイン端子と、前記第１のトランジスタのバックゲート端子に接続されたソース端子と、前記第２の電源電位に接続されたバックゲート端子とを有する第３のトランジスタと、前記入力に接続されたゲート端子と、前記第２のトランジスタのバックゲート端子に接続されたソース端子と、前記第２の電源電位に接続されたドレイン端子と、前記第１の電源電位に接続されたバックゲート端子とを有する第４のトランジスタとを有することを特徴とする。
【００１７】
この構成によれば、第１のトランジスタまたは第２のトランジスタが非動作状態の際に、それぞれのトランジスタのソース電圧とバックゲート電圧を等しくすることができ、回路の動作を安定させることができる。
【００１８】
また、本発明は、上記発明において、前記第１のトランジスタは、Ｐ型ＭＯＳトランジスタであり、前記第２のトランジスタは、Ｎ型ＭＯＳトランジスタであり、前記第３のトランジスタは、Ｎ型ＭＯＳトランジスタであり、前記第４のトランジスタは、Ｐ型ＭＯＳトランジスタであることを特徴とする。
【００１９】
この構成によれば、集積化が容易なＭＯＳトランジスタを用いて上記と同様の効果を実現することができる。
【００２０】
また、本発明は、上記発明において、前記第１のダイオードは、前記Ｐ型ＭＯＳトランジスタのバックゲート端子に接続されたアノード端子と、前記入力に接続されたカソード端子とを有し、前記第２のダイオードは、前記入力に接続されたアノード端子と、前記Ｐ型ＭＯＳトランジスタのバックゲート端子に接続されたカソード端子とを有することを特徴とする。
【００２１】
この構成によれば、Ｐ型ＭＯＳトランジスタのバックゲート電圧を入力電圧より大きくすることができるとともに、Ｎ型ＭＯＳトランジスタのバックゲート電圧を入力電圧より小さくすることができ、ソース端子とバックゲート端子間の電流を確実に抑制することができる。
【００２２】
また、本発明は、入力に接続されたゲート端子と、第１の電源電位に接続されたソース端子と、出力に接続されたドレイン端子とを備えた第１のＰ型ＭＯＳトランジスタと、前記入力に接続されたゲート端子と、前記出力に接続されたドレイン端子と、第２の電源電位に接続されたソース端子とを備えた第１のＮ型ＭＯＳトランジスタと、前記入力に接続された入力端子と、前記第１のＮ型ＭＯＳトランジスタのバックゲート端子に接続された出力端子とを備えたバッファ動作をする第１のスイッチ回路と、前記第１の電源電位と前記第１のスイッチ回路における第１の電源端子間に接続された第１のダイオードと、前記入力に接続された入力端子と、前記第１のＰ型ＭＯＳトランジスタのバックゲート端子に接続された出力端子とを備えたバッファ動作をする第２のスイッチ回路と、前記第２の電源電位と前記第２のスイッチ回路における第２の電源端子間に接続された第２のダイオードとを有することを特徴とする。
【００２３】
この構成によれば、第１のダイオードおよび第２のダイオードによって第１のＰ型ＭＯＳトランジスタおよび第１のＮ型ＭＯＳトランジスタのバックゲート電圧を調整することができるとともに、第１のダイオードおよび第２のダイオードを流れる電流が入力に流れ込まない回路構成となって駆動電流の無駄がなく、高速化を図ることができる。
【００２４】
また、本発明は、上記発明において、前記第２のスイッチ回路における第１の電源端子は、前記第１の電源電位よりも高い電圧である第４の電源電位に接続され、前記第１のスイッチ回路における第２の電源端子は、前記第２の電源電位よりも低い電圧である第３の電源電位に接続されることを特徴とする。
【００２５】
この構成によれば、第１のＰ型ＭＯＳトランジスタおよび第１のＮ型ＭＯＳトランジスタが非動作状態の時の閾値電圧がより大きくなり、リーク電流をより確実に抑制することができる。
【００２６】
また、本発明は、入力に接続されたゲート端子と、第１の電源電位に接続されたソース端子と、出力に接続されたドレイン端子とを備えた第１のＰ型ＭＯＳトランジスタと、前記入力に接続されたゲート端子と、前記出力に接続されたドレイン端子と、第２の電源電位に接続されたソース端子とを備えた第１のＮ型ＭＯＳトランジスタと、反転入力に接続された入力端子と、前記第１のＮ型ＭＯＳトランジスタのバックゲート端子に接続された出力端子とを備えた第１のインバータ回路と、前記第１の電源電位と前記第１のインバータ回路における第１の電源端子間に接続された第１のダイオードと、前記反転入力に接続された入力端子と、前記第１のＰ型ＭＯＳトランジスタのバックゲート端子に接続された出力端子とを備えた第２のインバータ回路と、前記第２の電源電位と前記第２のインバータ回路における第２の電源端子間に接続された第２のダイオードとを有することを特徴とする。
【００２７】
この構成によれば、第１のダイオードおよび第２のダイオードとしてＭＯＳトランジスタを用いる場合に、Ｎ型ＭＯＳトランジスタを負電源電位Ｖｓｓ側に配置し、Ｐ型ＭＯＳトランジスタを正電源電位Ｖｄｄ側に配置し、Ｐ型ＭＯＳトランジスタおよびＮ型ＭＯＳトランジスタを同極性のものごとにまとめて配置することができる。したがって、これらのＭＯＳトランジスタを電源電圧を基準に動作させることができ、回路の使い勝手を向上することができる。
【００２８】
また、本発明は、上記発明において、前記第２のインバータ回路における第１の電源端子は、前記第１の電源電位よりも高い電圧である第４の電源電位に接続され、前記第１のインバータ回路における第２の電源端子は、前記第２の電源電位よりも低い電圧である第３の電源電位に接続されることを特徴とする。
【００２９】
この構成によれば、第１のＰ型ＭＯＳトランジスタおよび第１のＮ型ＭＯＳトランジスタが非動作状態の時の閾値電圧がより大きくなり、リーク電流をより確実に抑制することができる。
【００３０】
また、本発明は、上記発明において、前記第１のダイオードは、エミッタ端子をアノード端子とし、ベース端子をカソード端子とし、コレクタ端子を前記第２の電源電位に接続したＰＮＰ型トランジスタにより構成され、前記第２のダイオードは、ベース端子をアノード端子とし、コレクタ端子をカソード端子とし、エミッタ端子を前記第１の電源電位に接続したＮＰＮ型トランジスタにより構成されることを特徴とする。
【００３１】
また、本発明は、上記発明において、前記第１のダイオードは、ゲート端子とドレイン端子とを接続してアノード端子とし、ソース端子をカソード端子とし、バックゲート端子を前記第２の電源電位に接続したＮ型ＭＯＳトランジスタにより構成され、前記第２のダイオードは、ソース端子をアノード端子とし、ゲート端子とドレイン端子とを接続してカソード端子とし、バックゲート端子を前記第１の電源電位に接続したＰ型ＭＯＳトランジスタにより構成されることを特徴とする。
【００３２】
また、本発明は、上記発明において、前記第１のダイオードは、バックゲート端子をアノード端子とし、ソース端子をカソード端子とするＮ型ＭＯＳ接合トランジスタにより構成され、前記第２のダイオードは、バックゲート端子をアノード端子とし、ドレイン端子をカソード端子とするＰ型ＭＯＳ接合トランジスタにより構成されることを特徴とする。
【００３３】
これらの構成によれば、第１のダイオードおよび第２のダイオードとして様々なトランジスタを用いることができ、柔軟な回路構成で上記と同様の効果を実現することができる。また、閾値電圧が異なるトランジスタを臨機応変に用いることで、バックゲート電圧の調整をより細かくおこなうことができる。
【００３４】
また、本発明は、入力に接続されたゲート端子と、第１の電源電位に接続されたソース端子と、出力に接続されたドレイン端子とを備えた第１のトランジスタと、前記入力に接続されたゲート端子と、前記出力に接続されたドレイン端子と、第２の電源電位に接続されたソース端子とを備えた前記第１のトランジスタとは異なる極性の第２のトランジスタと、前記第１のトランジスタのバックゲート端子と前記第２のトランジスタのバックゲート端子間に接続された第１のダイオードと、前記入力に接続されたゲート端子と、前記第１の電源電位に接続されたソース端子と、前記第１のトランジスタのバックゲート端子に接続されたドレイン端子と、前記第１の電源電位に接続されたバックゲート端子とを有する第３のトランジスタと、前記入力に接続されたゲート端子と、前記第２のトランジスタのバックゲート端子に接続されたドレイン端子と、前記第２の電源電位に接続されたソース端子と、前記第１の電源電位に接続されたバックゲート端子とを有する第４のトランジスタとを有することを特徴とする。
【００３５】
この構成によれば、ダイオードを１つのみ用いる簡易な構成で第１のトランジスタまたは第２のトランジスタのバックゲート電圧を入力電圧に応じてシフトさせることができ、ソース端子とバックゲート端子間の電流を抑制し、駆動電流の増大を図りつつ、リーク電流を抑制することができる。
【００３６】
また、本発明は、入力に接続されたゲート端子と、第１の電源電位に接続されたソース端子と、出力に接続されたドレイン端子とを備えた第１のトランジスタと、前記入力に接続されたゲート端子と、前記出力に接続されたドレイン端子と、第２の電源電位に接続されたソース端子とを備えた前記第１のトランジスタとは異なる極性の第２のトランジスタと、前記第１のトランジスタのバックゲート端子と前記第２のトランジスタのバックゲート端子間に接続された第１のダイオードと、前記入力に接続されたゲート端子と、前記第１の電源電位より高電位な第３の電源電位に接続されたソース端子と、前記第１のトランジスタのバックゲート端子に接続されたドレイン端子と、前記第３の電源電位に接続されたバックゲート端子とを有する第３のトランジスタと、前記入力に接続されたゲート端子と、前記第２のトランジスタのバックゲート端子に接続されたドレイン端子と、前記第２の電源電位より低電位な第４の電源電位に接続されたソース端子と、前記第１の電源電位に接続されたバックゲート端子とを有する第４のトランジスタとを有することを特徴とする。
【００３７】
この構成によれば、駆動電流の増大を図るとともに、第１のＰ型ＭＯＳトランジスタおよび第１のＮ型ＭＯＳトランジスタが非動作状態の時の閾値電圧がより大きくなり、リーク電流をより確実に抑制することができる。
【００３８】
また、本発明は、入力に接続されたゲート端子と、第１の電源電位に接続されたソース端子と、出力に接続されたドレイン端子とを備えた第１のトランジスタと、前記入力に接続されたゲート端子と、前記出力に接続されたドレイン端子と、第２の電源電位に接続されたソース端子とを備えた前記第１のトランジスタとは異なる極性の第２のトランジスタと、反転入力に接続されたゲート端子と、第１の電源電位に接続されたソース端子と、前記第１のトランジスタのバックゲート端子に接続された第１のダイオードのアノード端子に接続されたドレイン端子と、前記第１の電源電位に接続されたバックゲート端子とを有する第３のトランジスタと、反転入力に接続されたゲート端子と、第２の電源電位に接続されたソース端子と、前記第２のトランジスタのバックゲート端子に接続された第２のダイオードのカソード端子に接続されたドレイン端子と、前記第２の電源電位に接続されたバックゲート端子とを有する第４のトランジスタと、前記反転入力に接続されたゲート端子と、前記第２の電源電位に接続されたソース端子と、前記第１のトランジスタのバックゲート端子に接続されたドレイン端子と、前記第２の電源電位より高電位な第３の電源電位に接続されたバックゲート端子とを有する第５のトランジスタと、前記反転入力に接続されたゲート端子と、前記第２のトランジスタのバックゲート端子に接続されたドレイン端子と、前記第２の電源電位より低電位に接続されたソース端子と、前記第４の電源電位に接続されたバックゲート端子とを有する第６のトランジスタとを有することを特徴とする。
【００３９】
この構成によれば、第１のダイオードおよび第２のダイオードによって第１のトランジスタおよび第２のトランジスタのバックゲート電圧を調整することができるとともに、第１のダイオードおよび第２のダイオードを流れる電流が入力に流れ込まない回路構成となって駆動電流の無駄がなく、高速化を図ることができる。
【００４０】
また、本発明は、入力に接続されたゲート端子と、第１の電源電位に接続されたソース端子と、出力に接続されたドレイン端子とを備えた第１のトランジスタと、前記入力に接続されたゲート端子と、前記出力に接続されたドレイン端子と、第２の電源電位に接続されたソース端子とを備えた第１のトランジスタとは異なる極性の第２のトランジスタとを有するインバータ回路におけるバックゲート電圧印加方法において、前記入力に入力電圧を印加するステップと、前記入力電圧に応じて、前記第１の電源電位に接続されたソース端子又は前記第２の電源電位に接続されたソース端子と前記バックゲート間に順方向電圧がかからないように前記バックゲート電圧を変化させながら印加するステップとを有することを特徴とする。
【００４１】
この方法によれば、例えばダイオードによって第１のトランジスタまたは第２のトランジスタのバックゲート電圧を入力電圧に応じてシフトさせることにより、ソース端子とバックゲート端子間の電流を抑制し、駆動電流の増大を図りつつ、リーク電流を抑制することができる。
【００４２】
また、本発明は、入力に接続されたゲート端子と、第１の電源電位に接続されたソース端子と、出力に接続されたドレイン端子とを備えた第１のトランジスタと、前記入力に接続されたゲート端子と、前記出力に接続されたドレイン端子と、第２の電源電位に接続されたソース端子とを備えた第１のトランジスタとは異なる極性の第２のトランジスタと、前記第１又は第２のトランジスタのいずれかのバックゲート端子と前記入力間に接続されたダイオードとを有するインバータ回路により入力を反転することを特徴とする。
【００４３】
この構成によれば、駆動電流の増大を図りつつ、リーク電流を抑制することが可能な論理回路を形成することができる。
【発明の効果】
【００４４】
本発明によれば、駆動電流の増大を図りつつ、リーク電流を抑制することができる。
【発明を実施するための最良の形態】
【００４５】
以下、実施の形態の例について、図面を参照して詳細に説明する。
【００４６】
（実施の形態１）
図１は、実施の形態１に係るインバータ回路の構成を示す回路図である。図１に示すインバータ回路は、Ｐ型ＭＯＳトランジスタ（以下「Ｐ型ＭＯＳ」と略記する）１０１、Ｎ型ＭＯＳトランジスタ（以下「Ｎ型ＭＯＳ」と略記する）１０２、ダイオード１０３、およびダイオード１０４を有している。また、図２は、図１に示すインバータ回路の断面構造を示す模式図である。
【００４７】
Ｐ型ＭＯＳ１０１は、ゲート端子（図２においては「Ｇ」で示す）が入力端子に接続されており、ソース端子（図２においては「Ｓ」で示す）が正電源電位Ｖｄｄに接続されており、ドレイン端子（図２においては「Ｄ」で示す）が出力端子およびＮ型ＭＯＳ１０２のドレイン端子に接続されており、バックゲート端子（図２においては「Ｐ−ＢＧ」で示す）がダイオード１０３のアノード側（図２においては「Ａ」で示す）に接続されている。Ｐ型ＭＯＳ１０１は、ゲート端子に印加される入力電圧ＶｉｎがＬ（ロー）の時に動作状態となり、ソース端子からドレイン端子へ電流を流して出力端子からの出力電圧ＶｏｕｔをＨ（ハイ）にする。
【００４８】
Ｎ型ＭＯＳ１０２は、ゲート端子が入力端子に接続されており、ソース端子が負電源電位Ｖｓｓに接続されており、ドレイン端子が出力端子およびＰ型ＭＯＳ１０１のドレイン端子に接続されており、バックゲート端子がダイオード１０４のカソード側（図２においては「Ｋ」で示す）に接続されている。Ｎ型ＭＯＳ１０２は、ゲート端子に印加される入力電圧ＶｉｎがＨ（ハイ）の時に動作状態となり、ドレイン端子からソース端子へ電流を流して出力端子からの出力電圧ＶｏｕｔをＬ（ロー）にする。
【００４９】
ダイオード１０３は、Ｐ型ＭＯＳ１０１が動作状態の時にオン状態となり、アノード側の電圧を入力電圧Ｖｉｎより高い電圧にする。したがって、ダイオード１０３により、Ｐ型ＭＯＳ１０１のバックゲート電圧がソース電圧より低くなって、閾値電圧の絶対値が小さくなる。この結果、Ｐ型ＭＯＳ１０１の動作状態においては、駆動電流を増大させることができる。また、ダイオード１０３は、Ｐ型ＭＯＳ１０１が非動作状態の時はオフ状態となる。このため、Ｐ型ＭＯＳ１０１が非動作状態の時は閾値電圧の絶対値が小さくなることがなく、リーク電流を抑制することができる。
【００５０】
ダイオード１０４は、Ｎ型ＭＯＳ１０２が動作状態の時にオン状態となり、カソード側の電圧を入力電圧Ｖｉｎより低い電圧にする。したがって、ダイオード１０４により、Ｎ型ＭＯＳ１０２のバックゲート電圧がソース電圧より高くなって、閾値電圧の絶対値が小さくなる。この結果、Ｎ型ＭＯＳ１０２の動作状態においては、駆動電流を増大させることができる。また、ダイオード１０４は、Ｎ型ＭＯＳ１０２が非動作状態の時はオフ状態となる。このため、Ｎ型ＭＯＳ１０２が非動作状態の時は閾値電圧の絶対値が小さくなることがなく、リーク電流を抑制することができる。
【００５１】
図３は、本実施の形態に係るインバータ回路の動作を説明する図である。同図においては、Ｐ型ＭＯＳ１０１が動作状態である場合を示している。
【００５２】
Ｐ型ＭＯＳ１０１が動作状態である場合、すなわち入力電圧ＶｉｎがＬ（ロー）である場合は、ダイオード１０３がオン状態になり、Ｐ型ＭＯＳ１０１のバックゲート電圧が入力電圧Ｖｉｎにダイオード１０３の閾値電圧Ｖｔｈ（Ｄｐ）を加えた電圧になる。そして、以下の式（１）が満たされる場合には、ソース端子からバックゲート端子への電流が流れることがなく、Ｐ型ＭＯＳ１０１の閾値電圧の絶対値が小さくなって駆動電流が増大する。
Ｖｉｎ＋Ｖｔｈ（Ｄｐ）＞Ｖｄｄ−Ｖｔｈ（Ｓ−ＢＧ）  ・・・（１）
【００５３】
なお、式（１）において、Ｖｔｈ（Ｓ−ＢＧ）は、図３に示すように、ソース端子とバックゲート端子間の電圧を示している。
【００５４】
同様に、Ｎ型ＭＯＳ１０２が動作状態である場合、すなわち入力電圧ＶｉｎがＨ（ハイ）である場合は、ダイオード１０４がオン状態になり、Ｎ型ＭＯＳ１０２のバックゲート電圧が入力電圧Ｖｉｎからダイオード１０４の閾値電圧Ｖｔｈ（Ｄｎ）を減じた電圧以下になる。そして、以下の式（２）が満たされる場合には、バックゲート端子からソース端子への電流が流れることがなく、Ｎ型ＭＯＳ１０２の閾値電圧の絶対値が小さくなって駆動電流が増大する。
Ｖｉｎ−Ｖｔｈ（Ｄｎ）＜Ｖｔｈ（Ｓ−ＢＧ）＋Ｖｓｓ  ・・・（２）
【００５５】
以上のように、本実施の形態によれば、ダイオード１０３およびダイオード１０４によって、Ｐ型ＭＯＳ１０１およびＮ型ＭＯＳ１０２のバックゲート電圧を入力電圧Ｖｉｎに応じてシフトさせるため、ソース端子とバックゲート端子間の電流を生じさせることなく、Ｐ型ＭＯＳ１０１およびＮ型ＭＯＳ１０２の駆動電流を増大させることができる。
【００５６】
（実施の形態２）
実施の形態２の特徴は、ダイオードにＭＯＳトランジスタを接続することにより、非動作状態のＭＯＳトランジスタのバックゲート電圧を制御し、動作を安定させる点である。
【００５７】
図４は、本実施の形態に係るインバータ回路の構成を示す回路図である。同図において、図１と同じ部分には同じ符号を付し、その説明を省略する。図４に示すインバータ回路は、Ｐ型ＭＯＳ１０１、Ｎ型ＭＯＳ１０２、ダイオード１０３、ダイオード１０４、Ｎ型ＭＯＳ２０１、およびＰ型ＭＯＳ２０２を有している。
【００５８】
Ｎ型ＭＯＳ２０１は、ゲート端子が入力端子に接続されており、ソース端子がＰ型ＭＯＳ１０１のバックゲート端子に接続されており、ドレイン端子が正電源電位Ｖｄｄに接続されており、バックゲート端子が負電源電位Ｖｓｓに接続されている。Ｎ型ＭＯＳ２０１は、ゲート端子に印加される入力電圧ＶｉｎがＨ（ハイ）の時に動作状態となり、ドレイン端子からソース端子へ電流を流して、Ｐ型ＭＯＳ１０１のバックゲート電圧をＶｄｄに等しくする。すなわち、Ｎ型ＭＯＳ２０１は、Ｐ型ＭＯＳ１０１が非動作状態の時に、Ｐ型ＭＯＳ１０１のソース電圧とバックゲート電圧を等しくする。
【００５９】
Ｐ型ＭＯＳ２０２は、ゲート端子が入力端子に接続されており、ソース端子がＮ型ＭＯＳ１０２のバックゲート端子に接続されており、ドレイン端子が負電源電位Ｖｓｓに接続されており、バックゲート端子が正電源電位Ｖｄｄに接続されている。Ｐ型ＭＯＳ２０２は、ゲート端子に印加される入力電圧ＶｉｎがＬ（ロー）の時に動作状態となり、ソース端子からドレイン端子へ電流を流して、Ｎ型ＭＯＳ１０２のバックゲート電圧をＶｓｓに等しくする。すなわち、Ｐ型ＭＯＳ２０２は、Ｎ型ＭＯＳ１０２が非動作状態の時に、Ｎ型ＭＯＳ１０２のソース電圧とバックゲート電圧を等しくする。
【００６０】
本実施の形態においては、実施の形態１の回路にＮ型ＭＯＳ２０１およびＰ型ＭＯＳ２０２を追加している。実施の形態１の回路（図１）においては、ダイオード１０３およびダイオード１０４を設けたことにより、対応するＰ型ＭＯＳ１０１およびＮ型ＭＯＳ１０２が動作状態である場合には、駆動電流を増大させることができた。しかし、実施の形態１では、Ｐ型ＭＯＳ１０１およびＮ型ＭＯＳ１０２が非動作状態である場合には、それぞれのＭＯＳトランジスタのバックゲート端子が電源供給されないフローティング状態となり、動作が不安定となる。
【００６１】
そこで、本実施の形態においては、ダイオード１０３およびダイオード１０４にそれぞれＮ型ＭＯＳ２０１およびＰ型ＭＯＳ２０２を接続し、ダイオード１０３がオフ状態の場合には、Ｎ型ＭＯＳ２０１によってＰ型ＭＯＳ１０１のバックゲート端子に正電源が供給されるようにし、ダイオード１０４がオフ状態の場合には、Ｐ型ＭＯＳ２０２によってＮ型ＭＯＳ１０２のバックゲート端子に負電源が供給されるようにする。
【００６２】
これにより、Ｐ型ＭＯＳ１０１およびＮ型ＭＯＳ１０２の非動作状態においては、バックゲート電圧がソース電圧に等しくなり、回路の動作が安定する。また、Ｐ型ＭＯＳ１０１およびＮ型ＭＯＳ１０２の非動作状態における閾値電圧が大きくなり、リーク電流をドライブ能力を向上する以前の状態まで削減することができる。
【００６３】
図５は、本実施の形態に係るインバータ回路（実線）と従来のインバータ回路（破線）について、入力電圧Ｖｉｎと出力端子から出力される出力電流Ｉｏｕｔとの関係を示す図である。同図に示すように、入力電圧Ｖｉｎが０から１へ増大するにつれ、出力電流Ｉｏｕｔは減少する。そして、図中実線で示す本実施の形態に係るインバータ回路については、図中破線で示す従来のインバータ回路よりも出力電流Ｉｏｕｔの絶対値が大きい。すなわち、例えば入力電圧Ｖｉｎが０の時には、出力電流Ｉｏｕｔは正の値であり、実線で示す本実施の形態に係るインバータ回路の方が大きくなっている。また、入力電圧Ｖｉｎが１の時には、出力電流Ｉｏｕｔは負の値であり、実線で示す本実施の形態に係るインバータ回路の方が小さくなっている。これは、本実施の形態に係るインバータ回路によれば、従来のインバータ回路よりも大きな駆動電流が得られることを示している。
【００６４】
また、本実施の形態に係るインバータ回路には、様々なバリエーションが考えられる。すなわち、まず、図６に示すように、Ｎ型ＭＯＳ２０１およびＰ型ＭＯＳ２０２のゲート端子に入力電圧Ｖｉｎの代わりに差動入力電圧Ｖｉｎバーを入力するようにしても良い。図６においては、入力電圧Ｖｉｎが反転された差動入力電圧ＶｉｎバーをＮ型ＭＯＳ２０１およびＰ型ＭＯＳ２０２のゲート端子に印加するため、図４の回路構成と比較して、Ｎ型ＭＯＳ２０１およびＰ型ＭＯＳ２０２の位置関係を逆転することができる。結果として、図６の回路構成においては、紙面向かって上方にＰ型ＭＯＳトランジスタ（Ｐ型ＭＯＳ１０１およびＰ型ＭＯＳ２０２）を配置し、紙面向かって下方にＮ型ＭＯＳトランジスタ（Ｎ型ＭＯＳ１０２およびＮ型ＭＯＳ２０１）を配置することができ、回路の使い勝手を向上することができる。
【００６５】
次に、図７に示すように、Ｎ型ＭＯＳ２０１およびＰ型ＭＯＳ２０２のドレイン端子に接続される正電源電位および負電源電位を正電源電位Ｖｄｄおよび負電源電位Ｖｓｓより深くするようにしても良い。すなわち、Ｎ型ＭＯＳ２０１のドレイン端子に接続される正電源電位を正電源電位Ｖｄｄより大きい電位にし、Ｐ型ＭＯＳ２０２のドレイン端子に接続される負電源電位を負電源電位Ｖｓｓより小さい電位にしても良い。こうすることにより、Ｐ型ＭＯＳ１０１およびＮ型ＭＯＳ１０２が非動作状態の時の閾値電圧がより大きくなり、リーク電流をより確実に抑制することができる。
【００６６】
さらに、図８に示すように、Ｎ型ＭＯＳ２０１およびＰ型ＭＯＳ２０２のバックゲート電圧をそれぞれＰ型ＭＯＳ１０１およびＮ型ＭＯＳ１０２のバックゲート電圧から取得するようにしても良い。こうすることにより、Ｎ型ＭＯＳ２０１およびＰ型ＭＯＳ２０２が動作状態となるタイミングを変更することができ、Ｐ型ＭＯＳ１０１およびＮ型ＭＯＳ１０２のソース電圧とバックゲート電圧を一致させるタイミングを制御することができる。
【００６７】
図９は、実施の形態１に係るインバータ回路（図１）および本実施の形態に係るインバータ回路（図４、図６、図７、および図８）のＰ型ＭＯＳ１０１における入力電圧Ｖｉｎとバックゲート電圧Ｖｂｇとの特性を示す図である。また、図９においては、入力電圧Ｖｉｎをバックゲート端子に印加する場合を破線で示している。同図を見れば明らかなように、図１、図４、図６、図７、および図８のすべてのインバータ回路において、入力電圧Ｖｉｎが低い状態では、バックゲート電圧Ｖｂｇが入力電圧Ｖｉｎよりも大きくなっている。つまり、Ｐ型ＭＯＳ１０１において、入力電圧ＶｉｎがＬ（ロー）の状態では、閾値電圧が高くなり駆動電流が増大することがわかる。
【００６８】
また、入力電圧Ｖｉｎが小さい状態では、すべてのインバータ回路に関する特性が、バックゲート端子へのリーク電流が大きいバックゲートリーク領域に属することがなく、駆動電流が大きくバックゲート端子へのリーク電流も多少見られる中間領域か、または駆動電流が大きい出力電流増加領域に属している。そして、入力電圧Ｖｉｎが大きくなると、すべてのインバータ回路に関する特性において、バックゲート電圧が一定値（１Ｖ）に近づき、従来のインバータ回路と同様のリーク電流となることがわかる。ただし、図７の回路においては、Ｎ型ＭＯＳ２０１のドレイン端子に接続される正電源電位を大きくしたため、Ｐ型ＭＯＳ１０１のバックゲート電圧が大きくなり、通常よりもリーク電流がさらに小さくなる。
【００６９】
以上のように、本実施の形態によれば、Ｐ型ＭＯＳ１０１およびＮ型ＭＯＳ１０２のバックゲート端子と正電源および負電源との間にそれぞれＭＯＳトランジスタを設けたため、Ｐ型ＭＯＳ１０１およびＮ型ＭＯＳ１０２がそれぞれ非動作状態の際には、ソース電圧とバックゲート電圧が一致し、インバータ回路の動作を安定させることができる。
【００７０】
（実施の形態３）
実施の形態３の特徴は、ダイオードを流れる電流を正電源または負電源へ誘導し、ダイオードを流れる電流が入力端子へ流れ込まないようにする点である。
【００７１】
上記実施の形態１および実施の形態２のインバータ回路においては、ダイオード１０３のカソード側が入力端子に接続されており、ダイオード１０３がオン状態となると入力端子へ電流が流れ込んでしまう。このため、インバータ回路の前段の回路に負担をかけてしまう恐れがある。そこで、本実施の形態においては、トランジスタをダイオードとして機能させ、このダイオードを流れる電流がＭＯＳトランジスタによるスイッチングにより、入力端子へ誘導されないようにする。
【００７２】
図１０は、本実施の形態に係るインバータ回路の構成を示す回路図である。同図において、図１および図４と同じ部分には同じ符号を付し、その説明を省略する。図１０に示すインバータ回路は、Ｐ型ＭＯＳ１０１、Ｎ型ＭＯＳ１０２、Ｎ型ＭＯＳ２０１、Ｐ型ＭＯＳ２０２、ダイオード３０１、Ｎ型ＭＯＳ３０２、Ｐ型ＭＯＳ３０３、およびダイオード３０４を有している。
【００７３】
ダイオード３０１は、Ｎ型ＭＯＳによって構成され、ゲート端子が正電源電位Ｖｄｄに接続されており、ソース端子がＮ型ＭＯＳ３０２のドレイン端子に接続されており、ドレイン端子が正電源電位Ｖｄｄに接続されており、バックゲート端子が負電源電位Ｖｓｓに接続されている。ダイオード３０１は、Ｎ型ＭＯＳ３０２のドレイン端子における電圧を正電源電位Ｖｄｄより低い電圧にする役割を担っている。すなわち、ダイオード３０１は、実施の形態１および実施の形態２におけるダイオード１０４と同等の機能を有している。
【００７４】
Ｎ型ＭＯＳ３０２は、ゲート端子が入力端子に接続されており、ソース端子がＮ型ＭＯＳ１０２のバックゲート端子に接続されており、ドレイン端子がダイオード３０１のソース端子に接続されており、バックゲート端子が負電源電位Ｖｓｓに接続されている。したがって、回路構成上、Ｎ型ＭＯＳ３０２およびＰ型ＭＯＳ２０２は、入力電圧Ｖｉｎをそのまま通過させるバッファ回路と同様の構成になっている。
【００７５】
Ｎ型ＭＯＳ３０２は、入力電圧ＶｉｎがＨ（ハイ）の時に動作状態になり、ダイオード３０１とＮ型ＭＯＳ１０２のバックゲート端子とを接続するスイッチとして機能する。一方、Ｎ型ＭＯＳ３０２は、入力電圧ＶｉｎがＬ（ロー）の時には非動作状態であり、ダイオード３０１によって正電源電位Ｖｄｄから低下した電圧がＮ型ＭＯＳ１０２のバックゲート端子に印加されることがない。
【００７６】
Ｐ型ＭＯＳ３０３は、ゲート端子が入力端子に接続されており、ソース端子がＰ型ＭＯＳ１０１のバックゲート端子に接続されており、ドレイン端子がダイオード３０４のソース端子に接続されており、バックゲート端子が正電源電位Ｖｄｄに接続されている。したがって、回路構成上、Ｐ型ＭＯＳ３０３およびＮ型ＭＯＳ２０１は、入力電圧Ｖｉｎをそのまま通過させるバッファ回路と同様の構成になっている。
【００７７】
Ｐ型ＭＯＳ３０３は、入力電圧ＶｉｎがＬ（ロー）の時に動作状態になり、ダイオード３０４とＰ型ＭＯＳ１０１のバックゲート端子とを接続するスイッチとして機能する。一方、Ｐ型ＭＯＳ３０３は、入力電圧ＶｉｎがＨ（ハイ）の時には非動作状態であり、ダイオード３０４によって負電源電位Ｖｓｓから上昇した電圧がＰ型ＭＯＳ１０１のバックゲート端子に印加されることがない。
【００７８】
ダイオード３０４は、Ｐ型ＭＯＳによって構成され、ゲート端子が負電源電位Ｖｓｓに接続されており、ソース端子がＰ型ＭＯＳ３０３のドレイン端子に接続されており、ドレイン端子が負電源電位Ｖｓｓに接続されており、バックゲート端子が正電源電位Ｖｄｄに接続されている。ダイオード３０４は、Ｐ型ＭＯＳ３０３のドレイン端子における電圧を負電源電位Ｖｓｓより高い電圧にする役割を担っている。すなわち、ダイオード３０４は、実施の形態１および実施の形態２におけるダイオード１０３と同等の機能を有している。
【００７９】
なお、本実施の形態においては、Ｎ型ＭＯＳ３０２およびＰ型ＭＯＳ３０３を用いたスイッチングによって、ダイオード３０１およびダイオード３０４からの電圧をＮ型ＭＯＳ１０２およびＰ型ＭＯＳ１０１のバックゲート端子へ印加するかしないかを切り替えるものとしたが、Ｎ型ＭＯＳ３０２およびＰ型ＭＯＳ３０３と同様に動作するアナログスイッチなどを用いることも当然可能である。同様にＮ型ＭＯＳ２０１およびＰ型ＭＯＳ２０１をスイッチングを行う回路に置換することも可能である。
【００８０】
また、Ｐ型ＭＯＳ１０１のバックゲート端子をＮ型ＭＯＳ２０１側およびＰ型ＭＯＳ３０３側のいずれかに切り替えて接続するトグルスイッチなどを用いることも可能である。同じく、Ｎ型ＭＯＳ１０２のバックゲート端子をＰ型ＭＯＳ２０２側およびＮ型ＭＯＳ３０２側のいずれかに切り替えて接続するトグルスイッチなどを用いることも可能である。
【００８１】
本実施の形態において、入力電圧ＶｉｎがＬ（ロー）の時には、Ｐ型ＭＯＳ１０１、Ｐ型ＭＯＳ２０２、Ｐ型ＭＯＳ３０３、およびダイオード３０４が動作状態となる。そして、ダイオード３０４およびＰ型ＭＯＳ３０３が動作状態となることから、Ｐ型ＭＯＳ１０１のバックゲート電圧が負電源電位Ｖｓｓよりダイオード３０４の閾値電圧分だけ大きい電圧となり、Ｐ型ＭＯＳ１０１のソース端子からバックゲート端子へのリーク電流を抑制し、駆動電流を増大させることができる。また、Ｐ型ＭＯＳ２０２が動作状態となることから、実施の形態２と同様に、Ｎ型ＭＯＳ１０２のソース電圧とバックゲート電圧が共に負電源電位Ｖｓｓに一致し、動作が安定する。
【００８２】
逆に、入力電圧ＶｉｎがＨ（ハイ）の時には、Ｎ型ＭＯＳ１０２、Ｎ型ＭＯＳ２０１、ダイオード３０１、およびＮ型ＭＯＳ３０２が動作状態となる。そして、ダイオード３０１およびＮ型ＭＯＳ３０２が動作状態となることから、Ｎ型ＭＯＳ１０２のバックゲート電圧が正電源電位Ｖｄｄよりダイオード３０１の閾値電圧分だけ小さい電圧となり、Ｎ型ＭＯＳ１０２のソース端子からバックゲート端子へのリーク電流を抑制し、駆動電流を増大させることができる。また、Ｎ型ＭＯＳ２０１が動作状態となることから、実施の形態２と同様に、Ｐ型ＭＯＳ１０１のソース電圧とバックゲート電圧が共に正電源電位Ｖｄｄに一致し、動作が安定する。
【００８３】
そして、本実施の形態に係るインバータ回路においては、入力端子がＭＯＳトランジスタのゲート端子に接続されているのみであり、ダイオードなどから入力端子へ電流が流れ込むことがない。したがって、駆動電流が無駄に消費されることがなく、高速化を図ることができる。
【００８４】
また、本実施の形態に係るインバータ回路には、実施の形態２と同様に様々なバリエーションが考えられる。すなわち、まず、図１１に示すように、Ｎ型ＭＯＳ２０１およびＰ型ＭＯＳ２０２のゲート端子に入力電圧Ｖｉｎの代わりに差動入力電圧Ｖｉｎバーを入力するようにしても良い。図１１においては、入力電圧Ｖｉｎが反転された差動入力電圧ＶｉｎバーをＮ型ＭＯＳ２０１およびＰ型ＭＯＳ２０２のゲート端子に印加するため、図１０の回路構成と比較して、Ｎ型ＭＯＳ２０１およびＰ型ＭＯＳ２０２の位置関係を逆転することができる。また、これに伴って、ダイオード３０１およびＮ型ＭＯＳ３０２とＰ型ＭＯＳ３０３およびダイオード３０４との位置関係を逆転することができる。結果として、図１１の回路構成においては、紙面向かって上方にＰ型ＭＯＳトランジスタ（Ｐ型ＭＯＳ１０１、Ｐ型ＭＯＳ２０２、Ｐ型ＭＯＳ３０３、およびダイオード３０４）を配置し、紙面向かって下方にＮ型ＭＯＳトランジスタ（Ｎ型ＭＯＳ１０２、Ｎ型ＭＯＳ２０１、ダイオード３０１、およびＮ型ＭＯＳ３０２）を配置することができ、回路の使い勝手を向上することができる。
【００８５】
次に、図１２に示すように、Ｎ型ＭＯＳ２０１およびＰ型ＭＯＳ２０２のドレイン端子に接続される正電源電位および負電源電位を正電源電位Ｖｄｄおよび負電源電位Ｖｓｓより深くするようにしても良い。すなわち、Ｎ型ＭＯＳ２０１のドレイン端子に接続される正電源電位を正電源電位Ｖｄｄより大きい電位にし、Ｐ型ＭＯＳ２０２のドレイン端子に接続される負電源電位を負電源電位Ｖｓｓより小さい電位にしても良い。こうすることにより、Ｐ型ＭＯＳ１０１およびＮ型ＭＯＳ１０２が非動作状態の時の閾値電圧がより大きくなり、リーク電流をより確実に抑制することができる。
【００８６】
以上のように、本実施の形態によれば、Ｐ型ＭＯＳトランジスタおよびＮ型ＭＯＳトランジスタを用いてＰ型ＭＯＳ１０１およびＮ型ＭＯＳ１０２のバックゲート電圧を調整するための電流が入力端子へ流れ込まない回路構成としたため、駆動電流が無駄に消費されることがなく、高速化を図ることができる。
【００８７】
なお、本実施の形態に係るダイオード３０１およびダイオード３０４については、図１３から図１７に示す構成のトランジスタを用いることも可能である。これらの図１３から図１７においては、ダイオードのアノード側を「Ａ」で示し、カソード側を「Ｋ」で示している。図１３は、ＰＮＰ型のトランジスタであり、ダイオード３０１として用いられる場合は、エミッタ端子がアノード側となり、ベース端子がカソード側となる。そして、コレクタ端子は、負電源電位Ｖｓｓに接続される。また、図示を省略したが、ＮＰＮ型のトランジスタがダイオード３０４として用いられる場合は、ベース端子がアノード側となり、コレクタ端子がカソード側となる。そして、コレクタ端子は、正電源電位Ｖｄｄに接続される。
【００８８】
図１４は、Ｐ型ＭＯＳトランジスタであり、ダイオード３０４として用いられる。このとき、ソース端子がアノード側となり、ゲート端子とドレイン端子とが接続されてカソード側となるとともに、バックゲート端子が正電源電位Ｖｄｄに接続されることになる。
【００８９】
図１５は、Ｎ型ＭＯＳトランジスタであり、ダイオード３０１として用いられる。このとき、ゲート端子とドレイン端子とが接続されてアノード側となり、ソース端子がカソード側となるとともに、バックゲート端子が負電源電位Ｖｓｓに接続されることになる。
【００９０】
図１６は、Ｐ型ＭＯＳ接合トランジスタであり、ダイオード３０４として用いられる。このとき、バックゲート端子がアノード側となり、ドレイン端子がカソード側となる。同様に図１７は、Ｎ型ＭＯＳ接合トランジスタであり、ダイオード３０１として用いられる。このとき、バックゲート端子がアノード側となり、ソース端子がカソード側となる。
【００９１】
（実施の形態４）
実施の形態４の特徴は、実施の形態３の回路におけるバッファ回路およびダイオードとして機能するＭＯＳトランジスタの配置を交換して回路全体の動作マージンを大きくすることである。
【００９２】
図１８は、本実施の形態に係るインバータ回路の構成を示す回路図である。同図においては、図１、図４、および図１０と同じ部分には同じ符号を付し、その説明を省略する。図１８に示す回路においては、実施の形態３に係る図１１と比較すると、Ｐ型ＭＯＳ３０３およびダイオード３０４の位置が交換され、ダイオード３０１およびＮ型ＭＯＳ３０２の位置が交換されている。その他の点は実施の形態３と同様であるが、本実施の形態のように回路を構成することにより動作マージンが大きくなる。
【００９３】
また、図１８においては、Ｎ型ＭＯＳ２０１およびＰ型ＭＯＳ２０２のゲート端子に差動入力電圧Ｖｉｎバーを入力するものとしたが、実施の形態２および実施の形態３と同様に考えて、Ｎ型ＭＯＳとＰ型ＭＯＳの位置関係を逆転し、入力電圧Ｖｉｎを用いることも可能である。ただし、差動入力電圧Ｖｉｎバーを用いる場合には、実施の形態３と同様に、Ｎ型ＭＯＳトランジスタを負電源電位Ｖｓｓ側に配置し、Ｐ型ＭＯＳトランジスタを正電源電位Ｖｄｄ側に配置することができ、回路の使い勝手を向上することができる。
【００９４】
さらに、図１９に示すように、Ｎ型ＭＯＳ２０１のソース端子に接続される負電源電位を負電源電位Ｖｓｓより小さい電位にし、Ｐ型ＭＯＳ２０２のソース端子に接続される正電源電位を正電源電位Ｖｄｄより大きい電位にしても良い。こうすることにより、Ｐ型ＭＯＳ１０１およびＮ型ＭＯＳ１０２が非動作状態の時の閾値電圧がより大きくなり、リーク電流をより確実に抑制することができる。なお、図１９においては、ダイオード３０１およびダイオード３０４を、ＭＯＳトランジスタではなくダイオードの回路記号で示している。
【００９５】
なお、図示は省略したが、図１９において、さらにＮ型ＭＯＳ３０２のソース端子に接続される負電源電位を負電源電位Ｖｓｓより小さい電位にしたり、Ｐ型ＭＯＳ３０３のドレイン端子に接続される正電源電位を正電源電位Ｖｄｄより大きい電位にしたりすることも可能である。この場合、Ｎ型ＭＯＳ２０１およびＮ型ＭＯＳ３０２のソース端子に同じ負電源電位を接続し、Ｐ型ＭＯＳ２０２およびＰ型ＭＯＳ３０３のドレイン端子に同じ正電源電位を接続することにより、回路構成を簡易にすることができる。
【００９６】
（実施の形態５）
実施の形態５の特徴は、実施の形態２におけるダイオードを１つにし、回路構成を簡易にする点である。
【００９７】
図２０は、本実施の形態に係るインバータ回路の構成を示す回路図である。同図において、図１および図４と同じ部分には同じ符号を付し、その説明を省略する。図２０に示すインバータ回路は、Ｐ型ＭＯＳ１０１、Ｎ型ＭＯＳ１０２、ダイオード４０１、Ｎ型ＭＯＳ２０１、およびＰ型ＭＯＳ２０２を有している。
【００９８】
ダイオード４０１は、Ｐ型ＭＯＳ１０１およびＮ型ＭＯＳ２０２が動作状態のときには、Ｐ型ＭＯＳ１０１のバックゲート電圧をソース電圧より低くし、閾値電圧の絶対値を小さくする。また、ダイオード４０１は、Ｎ型ＭＯＳ１０２およびＰ型ＭＯＳ２０１が動作状態のときには、Ｎ型ＭＯＳ１０２のバックゲート電圧をソース電圧より高くし、閾値電圧の絶対値を小さくする。この結果、Ｐ型ＭＯＳ１０１およびＮ型ＭＯＳ１０２のいずれの動作状態においても、駆動電流を増大させることができる。
【００９９】
また、本実施の形態においても、Ｐ型ＭＯＳ２０１およびＮ型ＭＯＳ２０２が接続する正電源電位および負電源電位をそれぞれＶｄｄやＶｓｓより深い電位とすることにより、リーク電流をより確実に抑制することができる。さらに、差動入力電圧Ｖｉｎバーの代わりに入力電圧ＶｉｎをそのままＰ型ＭＯＳ２０１およびＮ型ＭＯＳ２０２のゲート端子に印加するようにしても良い。
【０１００】
上記各実施の形態においては、Ｐ型ＭＯＳ１０１およびＮ型ＭＯＳ１０２の双方の駆動電流を増大させるものとしたが、いずれか一方のＭＯＳトランジスタのみのバックゲート電圧を調整することも可能である。特に、Ｐ型ＭＯＳトランジスタのみのバックゲート電圧を調整した場合には、効果的に回路全体の駆動電流を増大させることができる。また、上記と同様のバックゲート電圧の調整は、インバータ回路のみではなく、ＭＯＳトランジスタを用いた種々の出力ドライバ回路に用いることができる。
【産業上の利用可能性】
【０１０１】
本発明は、駆動電流の増大を図りつつ、リーク電流を抑制する場合に適用することができる。
【図面の簡単な説明】
【０１０２】
【図１】図１は、実施の形態１に係るインバータ回路の構成を示す回路図である。
【図２】図２は、実施の形態１に係るインバータ回路の断面構造を示す模式図である。
【図３】図３は、実施の形態１に係るインバータ回路の動作を説明する図である。
【図４】図４は、実施の形態２に係るインバータ回路の構成を示す回路図である。
【図５】図５は、入力電圧と出力電流との関係を示す図である。
【図６】図６は、実施の形態２に係る他のインバータ回路の構成を示す回路図である。
【図７】図７は、実施の形態２に係るさらに他のインバータ回路の構成を示す回路図である。
【図８】図８は、実施の形態２に係るさらに他のインバータ回路の構成を示す回路図である。
【図９】図９は、Ｐ型ＭＯＳにおける入力電圧とバックゲート電圧との特性を示す図である。
【図１０】図１０は、実施の形態３に係るインバータ回路の構成を示す回路図である。
【図１１】図１１は、実施の形態３に係る他のインバータ回路の構成を示す回路図である。
【図１２】図１２は、実施の形態３に係るさらに他のインバータ回路の構成を示す回路図である。
【図１３】図１３は、ダイオードの具体的構成例を示す図である。
【図１４】図１４は、ダイオードの他の具体的構成例を示す図である。
【図１５】図１５は、ダイオードのさらに他の具体的構成例を示す図である。
【図１６】図１６は、ダイオードのさらに他の具体的構成例を示す図である。
【図１７】図１７は、ダイオードのさらに他の具体的構成例を示す図である。
【図１８】図１８は、実施の形態４に係るインバータ回路の構成を示す回路図である。
【図１９】図１９は、実施の形態４に係る他のインバータ回路の構成を示す回路図である。
【図２０】図２０は、実施の形態５に係るインバータ回路の構成を示す回路図である。
【図２１】図２１は、従来のインバータ回路の一例を示す回路図である。
【図２２】図２２は、ゲート電圧とドレイン端子およびソース端子間の電流との関係を示す図である。
【符号の説明】
【０１０３】
１０１、２０２、３０３、３０４  Ｐ型ＭＯＳトランジスタ
１０２、２０１、３０１、３０２  Ｎ型ＭＯＳトランジスタ
１０３、１０４、４０１  ダイオード
【手続補正書】
【提出日】平成21年9月15日(2009.9.15)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００３０
【補正方法】変更
【補正の内容】
【００３０】
また、本発明は、上記発明において、前記第１のダイオードは、エミッタ端子をアノード端子とし、ベース端子をカソード端子とし、コレクタ端子を前記第２の電源電位に接続したＰＮＰ型トランジスタにより構成され、前記第２のダイオードは、ベース端子をアノード端子とし、エミッタ端子をカソード端子とし、コレクタ端子を前記第１の電源電位に接続したＮＰＮ型トランジスタにより構成されることを特徴とする。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００３４
【補正方法】変更
【補正の内容】
【００３４】
また、本発明は、入力に接続されたゲート端子と、第１の電源電位に接続されたソース端子と、出力に接続されたドレイン端子とを備えた第１のトランジスタと、前記入力に接続されたゲート端子と、前記出力に接続されたドレイン端子と、第２の電源電位に接続されたソース端子とを備えた前記第１のトランジスタとは異なる極性の第２のトランジスタと、前記第１のトランジスタのバックゲート端子と前記第２のトランジスタのバックゲート端子間に接続された第１のダイオードと、反転入力に接続されたゲート端子と、前記第１の電源電位に接続されたソース端子と、前記第１のトランジスタのバックゲート端子に接続されたドレイン端子と、前記第１の電源電位に接続されたバックゲート端子とを有する第３のトランジスタと、前記反転入力に接続されたゲート端子と、前記第２のトランジスタのバックゲート端子に接続されたドレイン端子と、前記第２の電源電位に接続されたソース端子と、前記第２の電源電位に接続されたバックゲート端子とを有する第４のトランジスタとを有することを特徴とする。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００８７
【補正方法】変更
【補正の内容】
【００８７】
なお、本実施の形態に係るダイオード３０１およびダイオード３０４については、図１３から図１７に示す構成のトランジスタを用いることも可能である。これらの図１３から図１７においては、ダイオードのアノード側を「Ａ」で示し、カソード側を「Ｋ」で示している。図１３は、ＰＮＰ型のトランジスタであり、ダイオード３０１として用いられる場合は、エミッタ端子がアノード側となり、ベース端子がカソード側となる。そして、コレクタ端子は、負電源電位Ｖｓｓに接続される。また、図示を省略したが、ＮＰＮ型のトランジスタがダイオード３０４として用いられる場合は、ベース端子がアノード側となり、エミッタ端子がカソード側となる。そして、コレクタ端子は、正電源電位Ｖｄｄに接続される。
【国際調査報告】
2008114379.tif 000025
2008114379.tif 000026
2008114379.tif 000027
2008114379.tif 000028