(57)【特許請求の範囲】
【請求項１】
一対のＮ型トランジスタを入力差動対として有し、外部から入力される第１及び第２入力信号を該一対のＮ型トランジスタのゲートに受ける第１差動増幅部と、
一対のＰ型トランジスタを入力差動対として有し、前記第１及び第２入力信号を該一対のＰ型トランジスタのゲートに受ける第２差動増幅部と、
前記第１及び第２入力信号の電圧レベルを所定の基準電位と比較し、該電圧レベルが該基準電位よりも高いか否かを判定する入力判定部と、
該入力判定部の判定結果に応じて前記第１及び第２差動増幅部のいずれか一方の出力を選択する出力選択部とを備え、
前記出力選択部は、前記第１及び第２入力信号の電圧レベルの双方が前記基準電位よりも高い場合、並びに、該第１及び第２入力信号の一方の電圧レベルが該基準電位よりも高く、他方の電圧レベルが該基準電位よりも低い場合に、前記第１差動増幅部の出力を選択し、前記第１及び第２入力信号の電圧レベルの双方が前記基準電位よりも低い場合に、前記第２差動増幅部の出力を選択することを特徴とするレベル変換回路。
【請求項２】
前記基準電位を電源電位と接地電位の中間電位又はその付近の電位とする請求項１に記載のレベル変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、低振幅の入力信号をレベル変換して出力するレベル変換回路に関し、特に、回路間の入力バッファや出力バッファとして用いられる回路に関する。
【背景技術】
【０００２】
従来、この種のレベル変換回路として図５に示すものが知られており（例えば、特許文献１参照）、このレベル変換回路１００は、大別して、差動増幅部１０１と、インバータ１０２とで構成される。
【０００３】
差動増幅部１０１は、第１入力信号ＩＮ１と第２入力信号ＩＮ２との電位差を差動増幅して出力するものであり、入力差動対としてのＮ型トランジスタ１０３、１０４と、負荷としてのＰ型トランジスタ１０５、１０６と、それらのトランジスタ１０３〜１０６と接地電位ＧＮＤの間に接続された定電流源１０７とを備える。
【０００４】
Ｎ型トランジスタ１０３のゲートには、第１入力信号ＩＮ１が入力され、Ｎ型トランジスタ１０４のゲートには、第２入力信号ＩＮ２が入力される。また、Ｎ型トランジスタ１０３とＰ型トランジスタ１０５の間のノード１０８は、次段のインバータ１０２に接続され、ノード１０８の電位が差動増幅部１０１の出力（増幅信号ＡＳ）として取り出される。
【０００５】
インバータ１０２は、差動増幅部１０１からの増幅信号ＡＳを入力し、最大レベルが電源電位ＶＤＤとなり、最小レベルが接地電位ＧＮＤとなる出力信号ＯＵＴを生成する。このインバータ１０２は、電源電位ＶＤＤと接地電位ＧＮＤの間にＮ型及びＰ型トランジスタを接続した一般的なＣＭＯＳインバータ回路によって構成される。
【０００６】
次に、上記従来のレベル変換回路１００の動作について、図５、図６を参照しながら説明する。ここでは、第１及び第２入力信号ＩＮ１、ＩＮ２として、図６に示すように、互いに逆相となる一対の差動信号を用い、それらが低振幅を有する場合を例にとって説明する。
【０００７】
差動増幅部１０１では、第１及び第２入力信号ＩＮ１、ＩＮ２の電圧レベルの差（Ｎ型トランジスタ１０３のゲート電位とＮ型トランジスタ１０４のゲート電位との差）に応じて、Ｎ型トランジスタ１０３に流れる電流ｉ１と、Ｎ型トランジスタ１０４に流れる電流ｉ２とが変化し、これに伴ってノード１０８の電位が変化する。
【０００８】
例えば、第１入力信号ＩＮ１の電圧レベルが第２入力信号ＩＮ２の電圧レベルよりも高い場合には、Ｎ型トランジスタ１０３に流れる電流ｉ１が増加する一方、その分、Ｎ型トランジスタ１０４に流れる電流ｉ２が減少する。その結果、ノード１０８の電位が低下し、増幅信号ＡＳの電圧レベルが低くなる（Ｌｏｗレベル出力）。
【０００９】
逆に、第１入力信号ＩＮ１の電圧レベルが第２入力信号ＩＮ２の電圧レベルよりも低い場合には、Ｎ型トランジスタ１０３の電流ｉ１が減少し、Ｎ型トランジスタ１０４の電流ｉ２が増加する。その結果、ノード１０８の電位が上昇し、増幅信号ＡＳの電圧レベルが高くなる（Ｈｉレベル出力）。
【００１０】
尚、第１及び第２入力信号ＩＮ１、ＩＮ２の電圧レベルが等しい場合には、Ｎ型トランジスタ１０３の電流ｉ１とＮ型トランジスタ１０４の電流ｉ２とが等しくなり、各々、定電流源１０７を流れる電流ｉ０の１／２となる。このため、ノード１０８の電位（増幅信号ＡＳの電圧レベル）は、ＨｉレベルとＬｏｗレベルの中間値となる。
【００１１】
このような動作により、差動増幅部１０１からは、図６に示すように、第１及び第２入力信号ＩＮ１、ＩＮ２の位相反転に合わせてＨｉレベル、Ｌｏｗレベルが切り替わる増幅信号ＡＳが出力される。
【００１２】
そして、インバータ１０２では、差動増幅部１０１の増幅信号ＡＳを、自身のＮ型トランジスタ及びＰ型トランジスタ（不図示）のゲートに受け、増幅信号ＡＳがＨｉレベルのときに接地電位ＧＮＤの信号を出力し、増幅信号ＡＳがＬｏｗレベルのときに電源電位ＶＤＤの信号を出力する。これにより、図６に示すように、増幅信号ＡＳとレベルが反転した状態で、電源電位ＶＤＤと接地電位ＧＮＤの間で振幅する（以下、適宜「フル振幅」という）出力信号ＯＵＴが出力される。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２００２−３３６５３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
しかし、上記従来のレベル変換回路１００においては、第１及び第２入力信号ＩＮ１、ＩＮ２のレベル変化の範囲が、電源電位ＶＤＤから接地電位ＧＮＤまでの間の特定の領域に属する状態になると、適切なレベルの出力信号ＯＵＴを出力し得なくなるという問題があった。
【００１５】
すなわち、図７に示すように、第１及び第２入力信号ＩＮ１、ＩＮ２が電源電位ＶＤＤの近傍で振幅する場合であれば、フル振幅した状態の出力信号ＯＵＴが出力され、また、第１及び第２入力信号ＩＮ１、ＩＮ２がＶＤＤ／２を中心として振幅する場合にも、図８に示すように、出力信号ＯＵＴはフル振幅した状態となる。
【００１６】
これらに対し、図９に示すように、第１及び第２入力信号ＩＮ１、ＩＮ２が接地電位ＧＮＤの近傍で振幅する場合には、接地電位ＧＮＤに固定された状態の出力信号ＯＵＴが出力され、出力信号ＯＵＴをフル振幅させることができない。
【００１７】
その理由は、第１及び第２入力信号ＩＮ１、ＩＮ２の電圧レベルが接地電位ＧＮＤの近傍になると、Ｎ型トランジスタ１０３、１０４でのゲート−ソース間の電位差がしきい値電圧Ｖｔｎを下回るようになるためであり、こうした場合、Ｎ型トランジスタ１０３、１０４のスイッチング動作が適切に行われなくなる。その結果、ノード１０８の電位が不定（増幅信号ＡＳが不定出力）となり、インバータ１０２側でのスイッチング動作も適切に行われなくなる。
【００１８】
そこで、本発明は、上記従来の技術における問題点に鑑みてなされたものであって、第１及び第２入力信号の電圧レベルが変化する範囲に拘わらず、常時、適切なレベルで振幅する出力信号を出力することが可能なレベル変換回路を提供することを目的とする。
【課題を解決するための手段】
【００１９】
上記目的を達成するため、本発明は、レベル変換回路であって、一対のＮ型トランジスタを入力差動対として有し、外部から入力される第１及び第２入力信号を該一対のＮ型トランジスタのゲートに受ける第１差動増幅部と、一対のＰ型トランジスタを入力差動対として有し、前記第１及び第２入力信号を該一対のＰ型トランジスタのゲートに受ける第２差動増幅部と、前記第１及び第２入力信号の電圧レベルを所定の基準電位と比較し、該電圧レベルが該基準電位よりも高いか否かを判定する入力判定部と、該入力判定部の判定結果に応じて前記第１及び第２差動増幅部のいずれか一方の出力を選択する出力選択部とを備え、前記出力選択部は、前記第１及び第２入力信号の電圧レベルの双方が前記基準電位よりも高い場合、並びに、該第１及び第２入力信号の一方の電圧レベルが該基準電位よりも高く、他方の電圧レベルが該基準電位よりも低い場合に、前記第１差動増幅部の出力を選択し、前記第１及び第２入力信号の電圧レベルの双方が前記基準電位よりも低い場合に、前記第２差動増幅部の出力を選択することを特徴とする。
【００２０】
そして、本発明によれば、タイプの異なる第１及び第２差動増幅部を別個に設けるとともに、それら第１及び第２差動増幅部の出力を第１及び第２入力信号の電圧レベルに応じて選択的に取り出すため、第１及び第２入力信号の電圧レベルが変化する範囲に拘わらず、常時、適切なレベルで振幅する出力信号を出力することが可能になる。
【００２２】
上記レベル変換回路において、前記基準電位を電源電位と接地電位の中間電位又はその付近の電位とすることができる。
【発明の効果】
【００２３】
以上のように、本発明によれば、第１及び第２入力信号の電圧レベルが変化する範囲に拘わらず、常時、適切なレベルで振幅する出力信号を出力することが可能になる。
【図面の簡単な説明】
【００２４】
【図１】本発明にかかるレベル変換回路の一実施の形態を示す構成図である。
【図２】図１のレベル変換回路において、第１及び第２入力信号が電源電位の近傍で振幅する場合の電位変化を示す波形図である。
【図３】図１のレベル変換回路において、第１及び第２入力信号が接地電位の近傍で振幅する場合の電位変化を示す波形図である。
【図４】図１のレベル変換回路において、第１及び第２入力信号が電源電位と接地電位の中間レベル付近で振幅する場合の電位変化を示す波形図である。
【図５】従来のレベル変換回路の一例を示す構成図である。
【図６】図５の差動増幅部の動作を示す波形図である。
【図７】図５のレベル変換回路において、第１及び第２入力信号が電源電位の近傍で振幅する場合の電位変化を示す波形図である。
【図８】図５のレベル変換回路において、第１及び第２入力信号が電源電位と接地電位の中間レベル付近で振幅する場合の電位変化を示す波形図である。
【図９】図５のレベル変換回路において、第１及び第２入力信号が接地電位の近傍で振幅する場合の電位変化を示す波形図である。
【発明を実施するための形態】
【００２５】
次に、発明を実施するための形態について、図面を参照しながら詳細に説明する。
【００２６】
図１は、本発明にかかるレベル変換回路の一実施の形態を示し、このレベル変換回路１は、大別して、第１及び第２差動増幅部２、３と、入力判定部４と、出力選択部５と、インバータ６とから構成される。
【００２７】
第１差動増幅部２は、一対のＮ型トランジスタを入力差動対とする差動増幅回路であり、入力差動対としてのＮ型トランジスタ２１、２２と、負荷としてのＰ型トランジスタ２３、２４と、それらのトランジスタ２１〜２４と接地電位ＧＮＤの間に接続された定電流源２５とを備える。
【００２８】
Ｎ型トランジスタ２１、２２は、Ｐ型トランジスタ２３、２４と定電流源２５の間に接続され、それらのゲートには、各々、第１入力信号ＩＮ１、第２入力信号ＩＮ２が入力される。また、Ｐ型トランジスタ２３、２４は、電源電位ＶＤＤとＮ型トランジスタ２１、２２の間に接続され、それらのゲートは、相互に接続されるとともに、Ｎ型トランジスタ２２とＰ型トランジスタ２４の間のノード２６に接続される。そして、Ｎ型トランジスタ２１とＰ型トランジスタ２３の間のノード２７が次段の出力選択部５に接続され、ノード２７の電位が第１増幅信号ＡＳ１として取り出される。
【００２９】
第２差動増幅部３は、一対のＰ型トランジスタを入力差動対とする差動増幅回路であり、入力差動対としてのＰ型トランジスタ３１、３２と、負荷としてのＮ型トランジスタ３３、３４と、それらのトランジスタ３１〜３４と電源電位ＶＤＤの間に接続された定電流源３５とを備える。
【００３０】
Ｐ型トランジスタ３１、３２は、定電流源３５とＮ型トランジスタ３３、３４の間に接続され、それらのゲートには、各々、第１入力信号ＩＮ１、第２入力信号ＩＮ２が入力される。また、Ｎ型トランジスタ３３、３４は、Ｐ型トランジスタ３１、３２と接地電位ＧＮＤの間に接続され、それらのゲートは、相互に接続されるとともに、Ｐ型トランジスタ３１とＮ型トランジスタ３３の間のノード３６に接続される。そして、Ｐ型トランジスタ３２とＮ型トランジスタ３４の間のノード３７が次段の出力選択部５に接続され、ノード３７の電位が第２増幅信号ＡＳ２として取り出される。
【００３１】
入力判定部４は、第１入力信号ＩＮ１及び第２入力信号ＩＮ２を、外部から供給される基準電位ＶＲＥＦと比較し、第１及び第２入力信号ＩＮ１、ＩＮ２の各電圧レベルにつき、基準電位ＶＲＥＦよりも高いか否かを判別する。尚、基準電位ＶＲＥＦは、電源電位ＶＤＤの１／２又はその付近の電位となるように設定される。
【００３２】
この入力判定部４は、第１入力信号ＩＮ１を非反転入力（＋）に受けるとともに、基準電位ＶＲＥＦを反転入力（−）に受ける第１コンパレータ４１と、第２入力信号ＩＮ２を非反転入力（＋）に受けるとともに、基準電位ＶＲＥＦを反転入力（−）に受ける第２コンパレータ４２と、第１及び第２コンパレータ４１、４２の出力を論理合成するＮＯＲ回路４３とを備える。
【００３３】
出力選択部５は、入力判定部４の判定結果に応じて、第１及び第２差動増幅部２、３の出力のいずれか一方を選択し、選択出力ＳＯとしてインバータ６に出力する。
【００３４】
出力選択部５は、第１差動増幅部２とインバータ６の間に接続された第１トランスファゲート５１と、第２差動増幅部３とインバータ６の間に接続された第２トランスファゲート５２と、入力判定部４の出力（判定信号ＤＳ）を反転させるインバータ５３とを備える。第１トランスファゲート５１のＰ型トランジスタ５１ｐ及び第２トランスファゲート５２のＮ型トランジスタ５２ｎのゲートには、入力判定部４からの判定信号ＤＳが入力され、第１トランスファゲート５１のＮ型トランジスタ５１ｎ及び第２トランスファゲート５２のＰ型トランジスタ５２ｐのゲートには、インバータ５３からの反転信号ＤＳ’が入力される。
【００３５】
インバータ６は、出力選択部５の選択出力ＳＯを入力し、第１増幅信号ＡＳ１又は第２増幅信号ＡＳ２のレベル変化に対応してフル振幅（電源電位ＶＤＤ及び接地電位ＧＮＤの間で振幅）する出力信号ＯＵＴを生成する。このインバータ６は、電源電位ＶＤＤと接地電位ＧＮＤの間にＮ型及びＰ型トランジスタを接続した一般的なＣＭＯＳインバータ回路によって構成される。
【００３６】
次に、上記構成を有するレベル変換回路１の動作について、図１〜図４を参照しながら説明する。ここで、図２〜図４は、各種の電圧波形のシミュレーション結果を示すものであり、シミュレーション時の条件は、表１に示す通りである。
【００３７】
【表１】
0005483424.tif 000002
【００３８】
また、以下においては、（１）第１及び第２入力信号ＩＮ１、ＩＮ２が電源電位ＶＤＤの近傍で振幅する場合、（２）接地電位ＧＮＤの近傍で振幅する場合、（３）電源電位ＶＤＤと接地電位ＧＮＤの中間レベル付近で振幅する場合の各々につき、分説しながら動作説明を行う。
【００３９】
（１）第１及び第２入力信号ＩＮ１、ＩＮ２が電源電位ＶＤＤの近傍で振幅する場合
この場合、第１及び第２入力信号ＩＮ１、ＩＮ２の電圧レベルが高くなるため、第１差動増幅部２においては、Ｎ型トランジスタ２１、２２の双方で、ゲート−ソース間の電位差がＮ型トランジスタ固有のしきい値電圧Ｖｔｎを上回る。その結果、両トランジスタ２１、２２が適切にスイッチングし、図２及び表２に示すように動作する。
【００４０】
【表２】
0005483424.tif 000003
【００４１】
すなわち、第１入力信号ＩＮ１の電圧レベルが第２入力信号ＩＮ２よりも高いときには、第１入力信号ＩＮ１をゲートに受けるＮ型トランジスタ２１に電流ｉ１が流れ、第２入力信号ＩＮ２をゲートに受けるＮ型トランジスタ２２には電流ｉ２が流れない。このため、ノード２７（Ｎ型トランジスタ２１のドレイン）の電位が低下し、Ｌｏｗレベルの第１増幅信号ＡＳ１が出力される。
【００４２】
これに対し、第１入力信号ＩＮ１の電圧レベルが第２入力信号ＩＮ２よりも低いときには、Ｎ型トランジスタ２１には電流ｉ１が流れず、Ｎ型トランジスタ２２に電流ｉ２が流れる。このため、ノード２７の電位が上昇し、Ｈｉレベルの第１増幅信号ＡＳ１が出力される。
【００４３】
一方、第２差動増幅部３においては、第１及び第２入力信号ＩＮ１、ＩＮ２と電源電位ＶＤＤとの電位差が小さくなることから、Ｐ型トランジスタ３１、３２の双方で、ゲート−ソース間の電位差がＰ型トランジスタ固有のしきい値電圧Ｖｔｐを下回る。このため、両トランジスタ３１、３２が適切にスイッチングせず、ノード３７（Ｐ型トランジスタ３２のドレイン）の電位が不定となる。
【００４４】
上記の動作と並行して、入力判定部４では、第１及び第２入力信号ＩＮ１、ＩＮ２の双方が基準電位ＶＲＥＦよりも高くなるため、第１及び第２コンパレータ４１、４２の出力が論理値「１」（電源電位ＶＤＤ）となり、それらを受けるＮＯＲ回路４３の出力が論理値「０」（接地電位ＧＮＤ）となる。
【００４５】
その結果、出力選択部５において、第１トランスファゲート５１が導通する一方、第２トランスファゲート５２が非導通となり、第１差動増幅器２の第１増幅信号ＡＳ１がインバータ６に出力される。そして、インバータ６からは、図２に示すように、第１増幅信号ＡＳ１のレベル変化に対応してフル振幅する出力信号ＯＵＴが出力される。
【００４６】
（２）第１及び第２入力信号ＩＮ１、ＩＮ２が接地電位ＧＮＤの近傍で振幅する場合
この場合、第１差動増幅部２においては、Ｎ型トランジスタ２１、２２の双方で、ゲート−ソース間の電位差がＮ型トランジスタ固有のしきい値電圧Ｖｔｎを下回り、両トランジスタ２１、２２が適切にスイッチングしない。このため、ノード２７の電位が不定となり、第１増幅信号ＡＳ１が不定出力となる。
【００４７】
これに対し、第２差動増幅部３においては、第１及び第２入力信号ＩＮ１、ＩＮ２と電源電位ＶＤＤとの電位差が大きくなることから、Ｐ型トランジスタ３１、３２の双方で、ゲート−ソース間の電位差がＰ型トランジスタ固有のしきい値電圧Ｖｔｐを上回り、両トランジスタ３１、３２が適切にスイッチングする。その結果、図３及び表３に示すように、第１及び第２入力信号ＩＮ１、ＩＮ２の大小関係に応じてＰ型トランジスタ３１、３２に流れる電流ｉ１’、ｉ２’が増減し、ノード３７の電位（第２増幅信号ＡＳ２の電圧レベル）が昇降する。
【００４８】
【表３】
0005483424.tif 000004
【００４９】
一方、入力判定部４では、第１及び第２入力信号ＩＮ１、ＩＮ２の双方が基準電位ＶＲＥＦよりも低くなるため、第１及び第２コンパレータ４１、４２の出力が論理値「０」（接地電位ＧＮＤ）となり、それらを受けるＮＯＲ回路４３の出力が論理値「１」（電源電位ＶＤＤ）となる。
【００５０】
その結果、出力選択部５において、第１トランスファゲート５１が非導通となる一方、第２トランスファゲート５２が導通し、第２差動増幅器３の第２増幅信号ＡＳ２がインバータ６に出力される。そして、インバータ６からは、図３に示すように、第２増幅信号ＡＳ２のレベル変化に対応してフル振幅する出力信号ＯＵＴが出力される。
【００５１】
（３）第１及び第２入力信号ＩＮ１、ＩＮ２が電源電位ＶＤＤと接地電位ＧＮＤの中間レベル付近で振幅する場合
この場合、第１差動増幅器２は、表２に示すように動作し、先の「（１）第１及び第２入力信号ＩＮ１、ＩＮ２が電源電位ＶＤＤの近傍で振幅する場合」と略々同様に動作する。但し、（１）の場合と比べると、Ｎ型トランジスタ２１でのゲート−ソース間の最大電位差が小さくなるため、ノード２７の電位低下が緩やかとなり、第１増幅信号ＡＳ１のＬｏｗレベルの電位が高くなる。
【００５２】
また、第２差動増幅器３においても、表３に示すように動作し、先の「（２）第１及び第２入力信号ＩＮ１、ＩＮ２が設置電位ＧＮＤの近傍で振幅する場合」と略々同様に動作する。但し、（２）の場合と比べると、Ｐ型トランジスタ３２でのゲート−ソース間の最大電位差が小さくなるため、ノード３７の電位上昇が緩やかとなり、第２増幅信号ＡＳ２のＨｉレベルの電位が低くなる。
【００５３】
一方、入力判定部４では、第１及び第２入力信号ＩＮ１、ＩＮ２の一方が基準電位ＶＲＥＦよりも高く、他方が基準電位ＶＲＥＦよりも低くなるため、第１及び第２コンパレータ４１、４２の出力は、一方が論理値「１」となり、他方が論理値「０」となる。
【００５４】
その結果、ＮＯＲ回路４３の出力が論理値「０」となり、（１）の場合と同様、出力選択部５において、第１差動増幅器２の第１増幅信号ＡＳ１が選択される。そして、インバータ６からは、図４に示すように、第１増幅信号ＡＳ１のレベル変化に対応してフル振幅する出力信号ＯＵＴが出力される。
【００５５】
以上のように、本実施の形態では、Ｎ型トランジスタ２１、２２を入力差動対とする第１差動増幅部２と、Ｐ型トランジスタ３１、３２を入力差動対とする第２差動増幅部３とを別個に設けるとともに、それら第１及び第２差動増幅部２、３の出力を第１及び第２入力信号ＩＮ１、ＩＮ２の電圧レベルに応じて選択的に取り出すように構成する。これにより、不定状態の増幅信号がインバータ６に出力されるのを防止することができ、第１及び第２入力信号ＩＮ１、ＩＮ２が如何なる範囲でレベル変化しても、常時、適切なレベルで振幅する出力信号ＯＵＴを生成することが可能になる。
【００５６】
尚、上記実施の形態においては、第１及び第２入力信号ＩＮ１、ＩＮ２が電源電位ＶＤＤと接地電位ＧＮＤの中間レベル付近で振幅する場合に、第１差動増幅部２の出力を選択するように構成するが、第２差動増幅部３の出力も不定状態ではないため、第２差動増幅部３の出力を選択するようにしてもよい。こうした構成は、入力判定部４のＮＯＲ回路４３をＮＡＮＤ回路に変更することで実現できるが、第２差動増幅部３はＰ型トランジスタを入力差動対に用いるものであるため、動作速度が低下する。
【符号の説明】
【００５７】
１  レベル変換回路
２  第１差動増幅部
３  第２差動増幅部
４  入力判定部
５  出力選択部
６  インバータ
２１  Ｎ型トランジスタ
２２  Ｎ型トランジスタ
２３  Ｐ型トランジスタ
２４  Ｐ型トランジスタ
２５  定電流源
２６、２７  ノード
３１  Ｐ型トランジスタ
３２  Ｐ型トランジスタ
３３  Ｎ型トランジスタ
３４  Ｎ型トランジスタ
３５  定電流源
３６、３７  ノード
４１  第１コンパレータ
４２  第２コンパレータ
４３  ＮＯＲ回路
５１  第１トランスファゲート
５１ｐ  Ｐ型トランジスタ
５１ｎ  Ｎ型トランジスタ
５２  第２トランスファゲート
５２ｐ  Ｐ型トランジスタ
５２ｎ  Ｎ型トランジスタ
５３  インバータ
【図１】
0005483424.tif 000005
【図２】
0005483424.tif 000006
【図３】
0005483424.tif 000007
【図４】
0005483424.tif 000008
【図５】
0005483424.tif 000009
【図６】
0005483424.tif 000010
【図７】
0005483424.tif 000011
【図８】
0005483424.tif 000012
【図９】
0005483424.tif 000013