(57)【特許請求の範囲】
【請求項１】
対向する画素駆動電極と共通電極との間に液晶層が挟持された液晶素子と、
正極性映像信号をサンプリングして一定期間保持する第１のサンプリング及び保持手段と、
負極性映像信号をサンプリングして前記一定期間保持する第２のサンプリング及び保持手段と、
前記第１のサンプリング及び保持手段により保持された正極性映像信号電圧と、前記第２のサンプリング及び保持手段により保持された負極性映像信号電圧とを、スイッチング制御信号に基づいて、垂直走査期間より短い所定の周期で切り替えて前記画素駆動電極に交互に印加するスイッチング手段と
をそれぞれ備えており、２本のデ−タ線を一組とする複数組のデ−タ線と複数本のゲ−ト線とがそれぞれ交差する交差部に設けられた複数の画素と、
前記複数組のデ−タ線に対してそれぞれ設けられており、一組の前記２本のデ−タ線の一方に前記正極性映像信号を供給し、かつ、他方のデ−タ線に前記負極性映像信号を供給することを、水平走査期間内で前記複数組のデ−タ線に対して組単位で行う水平方向駆動手段と、
複数本の前記ゲ−ト線を水平走査期間毎に選択する垂直方向駆動手段と、
前記複数の画素からなる画素部全体を、Ｍ行（Ｍは２以上の自然数）の各画素を１グル−プとする複数のグル−プに分割したとき、各分割グループ内の前記Ｍ行の各画素内の前記スイッチング手段を、前記スイッチング制御信号により各分割グループ単位で前記所定の周期で時分割的に制御する毎に、前記１グループを構成する前記Ｍ行の組み合わせを変えて新たな複数のグループに分割し、新たな各分割グループ内の前記Ｍ行の各画素内の前記スイッチング手段を、前記スイッチング制御信号により各分割グループ単位で時分割的に制御することを繰り返すスイッチング制御手段と
を有することを特徴とする液晶表示装置。
【請求項２】
前記スイッチング制御手段は、
前記垂直方向駆動手段により複数本の前記ゲート線を駆動する水平走査周期の行選択信号に同期した水平走査周期の第１のクロックパルスをカウントする切替回数カウント手段と、
水平走査周期より短い周期の第２のクロックパルスに基づいて、前記第１のクロックパルスの入力直後に入力される水平走査周期のシフトパルスをシフトして、各出力部から前記切替回数カウンタのカウント値の変化に同期してシフト信号を出力するシフト手段と、
前記シフト手段の前記グループ数と同じ前記複数の出力部の各々からそれぞれ出力された複数のシフト信号のうち、各出力部から出力されるシフト信号を、前記所定周期と同じ周期の基準タイミング信号に基づき、前記スイッチング制御信号として生成して前記Ｍ行の各画素ずつに供給すると共に、前記シフト信号を出力する前記出力部と前記Ｍ行の各画素との前記Ｍ行の組み合わせを前記切替回数カウント手段からのカウント値に応じて切り替えるスイッチング制御信号供給手段と
を有することを特徴とする請求項１記載の液晶表示装置。
【請求項３】
前記スイッチング制御手段は、前記１グループを構成する前記Ｍ行の組み合わせは、前記スイッチング制御信号による各分割グループ単位のＭ回の時分割的制御で一巡し、Ｍ＋１回目の時分割的制御では元の組み合わせに戻るように制御することを特徴とする請求項１又は２記載の液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は液晶表示装置に係り、特にアナログ電圧で液晶素子を高速に反転駆動する液晶表示装置に関する。
【背景技術】
【０００２】
近年、プロジェクタ装置やプロジェクションテレビには画像を投影するための中心部品としてＬＣＯＳ（Liquid Crystal on Silicon）型の液晶表示装置が多く用いられている。このＬＣＯＳ型の液晶表示装置は、透明の共通電極、液晶層、マトリクス状に配置された反射電極（画素駆動電極）からなる液晶素子、及びシリコン基板上に形成された液晶駆動回路などが重なった構造を有している。
【０００３】
従来の液晶表示装置は、複数本のデータ線（列信号線）と複数本のゲート線（行走査線）との各交差部にそれぞれ画素がマトリクス状に配置されている。各画素は、一つの画素選択トランジスタ、一つの信号保持容量、及び反射電極（画素駆動電極）を備えている。画素選択トランジスタは、ゲートがゲート線（行走査線）に接続され、ドレインがデータ線（列信号線）に接続されている。また、液晶素子は、対向する反射電極（画素駆動電極）と対向電極（共通電極）との間に表示体（液晶層）が挟持された構成とされている。
【０００４】
液晶素子は、共通電極に固定電圧Ｖcomが印加され、反射電極（画素駆動電極）に映像信号に応じた様々なアナログ電圧が供給されることで、液晶層の光変調率を制御し、映像として表示する。普通、液晶素子は交流駆動した方が信頼性の長期安定化が図れることから、共通電極の固定電圧Ｖcomに対して、反射電極（画素駆動電極）には映像信号に応じて光の変調率が同じになるような正側と負側のアナログ電圧を交互に与えて交流駆動を行っている。
【０００５】
場合によっては、映像信号のダイナミックレンジ縮小などの目的で、正側と負側の電圧で駆動するタイミングに合わせて、共通電極の電圧を切り替えたりする応用例もあるが、基本的な考え方は同じである。
【０００６】
従来の液晶素子においては、通常、各画素への映像信号の書き込みは１フレ−ムに１回行われ、１フレ−ム毎に交互に、共通電極に対して正側と負側の映像信号を信号保持容量に書き込んで、液晶を交流駆動することになる。なお、この場合の書き込み周波数の２倍の周波数で液晶を交流駆動する倍速駆動の例もあるが、周波数としては、６０Ｈｚが１２０Ｈｚになる程度であり、いずれにしても高い周波数ではない。
【０００７】
これは、信号保持容量に対する映像信号の書き込みが、ビデオスイッチのオン抵抗とデ−タ線の寄生容量、あるいは画素選択トランジスタのオン抵抗と信号保持容量の関係での充放電によって行われるために、書き込み周波数をこれ以上高くすることは素子コストなどの観点から簡単ではないという事情もある。
【０００８】
一方、液晶素子に対しては、より高い周波数で交流駆動することで、反射電極（画素駆動電極）と共通電極との間の直流分をゼロにできれば、焼き付き防止など信頼性の向上につながり、画像の表示品質も高まる。
【０００９】
これまで、画素選択トランジスタの寄生容量に起因するフィ−ドスル−への対策（例えば、特許文献１参照）や保持容量のリ−ク対策（例えば、特許文献２参照）など、書き込まれた信号分の劣化を防止する方法が開示されている。しかしながら、液晶素子をより高い周波数で交流駆動する取り組みはあまり検討されてこなかったようである。
【００１０】
なお、同一の走査線に接続された複数個の画素毎に、各画素の保持容量をその走査線に対応する保持容量線と隣接する走査線に対応する別の保持容量線とに交互に接続し、画素駆動電極と対向電極の間の直流分を補償するための補償電圧を、保持容量線毎に反転させて与えることにより、共通電極線や共通電極の電位変動等に起因する画質劣化の発生を防止するようにした液晶表示装置は従来知られている（例えば、特許文献３参照）。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００６−１０８９７号公報
【特許文献２】特開２００２−２５０９３８号公報
【特許文献３】特開２００４−３５４７４２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
前述したように、液晶素子の焼き付き防止などの信頼性を高める手段として、高い周波数で液晶素子を交流駆動することが望ましいが、画素への書き込み時間などの制約から対向電極電圧に対して正側と負側の映像信号を交互に高速に書き込むことは難しく、従来は交流駆動の周波数はフレ−ムレ−トあるいはその２倍ぐらいの周波数でしか行われていない。
【００１３】
また、特許文献３記載の液晶表示装置では、補償電圧はフレ−ム毎にしか極性反転ができず、また、画像信号電圧は共通電極の電圧に対して正側と負側の２種類の電圧が必要である。
【００１４】
本発明は以上の点に鑑みなされたもので、液晶素子を従来よりも高速に交流駆動すると共に、液晶素子を高速に反転駆動するための信号切り替えを複数ライン単位で行っても、その境界部で発生し易い不要な横線を視覚上見えなくし、高品質な画像を表示し得る液晶表示装置を提供することを目的とする。
【課題を解決するための手段】
【００１５】
上記目的を達成するため、第１の発明の液晶表示装置は、対向する画素駆動電極と共通電極との間に液晶層が挟持された液晶素子と、正極性映像信号をサンプリングして一定期間保持する第１のサンプリング及び保持手段と、負極性映像信号をサンプリングして一定期間保持する第２のサンプリング及び保持手段と、第１のサンプリング及び保持手段により保持された正極性映像信号電圧と、第２のサンプリング及び保持手段により保持された負極性映像信号電圧とを、スイッチング制御信号に基づいて、垂直走査期間より短い所定の周期で切り替えて画素駆動電極に交互に印加するスイッチング手段とをそれぞれ備えており、２本のデ−タ線を一組とする複数組のデ−タ線と複数本のゲ−ト線とがそれぞれ交差する交差部に設けられた複数の画素と、
複数組のデ−タ線に対してそれぞれ設けられており、一組の２本のデ−タ線の一方に正極性映像信号を供給し、かつ、他方のデ−タ線に負極性映像信号を供給することを、水平走査期間内で複数組のデ−タ線に対して組単位で行う水平方向駆動手段と、複数本のゲ−ト線を水平走査期間毎に選択する垂直方向駆動手段と、複数の画素からなる画素部全体を、Ｍ行（Ｍは２以上の自然数）の各画素を１グル−プとする複数のグル−プに分割したとき、各分割グループ内のＭ行の各画素内のスイッチング手段を、スイッチング制御信号により所定の周期で各分割グループ単位で時分割的に制御する毎に、１グループを構成するＭ行の組み合わせを変えて新たな複数のグループに分割し、新たな各分割グループ内のＭ行の各画素内のスイッチング手段を、スイッチング制御信号により各分割グループ単位で時分割的に制御することを繰り返すスイッチング制御手段とを有することを特徴とする。
【００１６】
また、上記の目的を達成するため、本発明の液晶表示装置は、上記のスイッチング制御手段が、垂直方向駆動手段により複数本のゲート線を駆動する水平走査周期の行選択信号に同期した水平走査周期の第１のクロックパルスをカウントする切替回数カウント手段と、水平走査周期より短い周期の第２のクロックパルスに基づいて、第１のクロックパルスの入力直後に入力される水平走査周期のシフトパルスをシフトして、各出力部から切替回数カウンタのカウント値の変化に同期してシフト信号を出力するシフト手段と、シフト手段のグループ数と同じ複数の出力部の各々からそれぞれ出力された複数のシフト信号のうち、各出力部から出力されるシフト信号を、所定周期と同じ周期の基準タイミング信号に基づき、スイッチング制御信号として生成してＭ行の各画素ずつに供給すると共に、シフト信号を出力する出力部とＭ行の各画素とのＭ行の組み合わせを切替回数カウント手段からのカウント値に応じて切り替えるスイッチング制御信号供給手段とを有することを特徴とする。
【００１７】
更に、上記の目的を達成するため、本発明の液晶表示装置は、スイッチング制御手段は、１グループを構成するＭ行の組み合わせは、スイッチング制御信号による各分割グループ単位のＭ回の時分割的制御で一巡し、Ｍ＋１回目の時分割的制御では元の組み合わせに戻るように制御することを特徴とする。
【発明の効果】
【００１８】
本発明によれば、液晶素子を従来よりも高速に交流駆動すると共に、液晶素子を高速に反転駆動するための信号切り替えを複数ライン単位で行っても、その境界部で発生し易い不要な横線を視覚上見えなくすることができるため、高品位な画像を表示できると同時に焼付きの極めて少ない高品質な液晶表示装置を提供できる。
【図面の簡単な説明】
【００１９】
【図１】本発明の液晶表示装置の一実施の形態の要部の構成図である。
【図２】図１中の画素の等価回路の一例を示す回路図である。
【図３】正極性映像信号と負極性映像信号との関係の一例を示す図である。
【図４】画素部をグループ分けして駆動する場合の一例の構成図である。
【図５】図４の動作説明用タイミングチャートである。
【図６】図４の構成の場合の課題説明図である。
【図７】図１の動作説明用タイミングチャートである。
【図８】図７の要部のテーブルに基づく各ライン番号を駆動するシフト出力を選択する例を示す図である。
【発明を実施するための形態】
【００２０】
次に、本発明の実施の形態について図面を参照して説明する。
【００２１】
図１は、本発明になる液晶表示装置の一実施の形態の要部の構成図を示す。本実施の形態のアクティブマトリクス方式の液晶表示装置１００は、ゲート線ドライバ１０１と、シフトレジスタの出力部（以下、シフトと略す）１０２0〜１０２5と、セレクタ＆ゲート１０３1〜１０３6と、画素１０４11〜１０４63等と、切替回数カウンタ１０５とからなる。図１は、図示の便宜上、液晶表示装置１００の画素部の１行目（１ライン目）から６行目（６ライン目）までと、１列目から３列目までの画素１０４11〜１０４63のみ図示してあり、残りの画素群とそれら対応したシフト及びセレクタ＆ゲートは図示を省略してある。また、図１には、水平方向駆動回路などの図示も省略してある。
【００２２】
ゲート線ドライバ１０１は、シフトレジスタで構成されており、ゲート線Ｇ1、Ｇ2、・・・、Ｇ6、・・・に接続されている。シフト１０２0〜１０２5は、一つのシフトレジスタの０段目〜５段目の出力部で、後述するようにクロックパルスＫckを時分割的に出力する。また、セレクタ＆ゲート１０３1〜１０３6は、シフト１０２0〜１０２5から供給されるパルスを、予め保持しているテーブルに従い後述の図８に示すように選択し、２本のスイッチング制御線Ｓj+及びＳj-のうち指定されたスイッチング制御線へそのまま出力する。２本のスイッチング制御線Ｓj+及びＳj-のどちらに信号を出力するかの指定は、信号ｔｓ1及びｔｓ2による。
【００２３】
画素１０４j1〜１０４j3等のｊ行目（ｊ＝1〜ｙ：ｙは画素部の全行数）の画素は、セレクタ＆ゲート１０３1から２本一組のスイッチング制御線Ｓj+及びＳj-をそれぞれ介して正極性用と負極性用のスイッチング制御信号が供給されると共に、ゲート線Ｇjに接続されて行選択信号（ゲート信号）が供給される。また、画素１０４0k〜１０４5k等のk列目（k＝１〜ｘ：ｘは画素部の全列数）の画素は、２本一組のデータ線（ソース線）Ｄk+及びＤk-をそれぞれ介して正極性映像信号と負極性映像信号が供給される。画素１０４11〜１０４63は、それぞれ同一構成である。
【００２４】
このように、本実施の形態の液晶表示装置の複数の画素は、２本一組のデータ線Ｄk+及びＤk-とゲート線Ｇjとの交差部にそれぞれ配置されている。また、各行のｘ個の画素は、ゲート線Ｇjを介してゲート線ドライバ１０１からの信号により１水平走査期間毎に上から下方向に１フレーム期間内で順次選択される。また、各列のｙ個の画素は、１水平走査期間内でデータ線（ソース線）Ｄk+及びＤk-をそれぞれ介して正極性映像信号と負極性映像信号が供給される。
【００２５】
また、図１に示すように、データ線Ｄk+及びＤk-は、アナログスイッチ１０７のうちそれぞれ１対１に対応して設けられたｋ組目の２つのアナログスイッチを別々に介して水平方向駆動回路（いずれも図示せず）に接続されている。全部でｘ組ある２つ一組の上記のアナログスイッチ１０７は、水平方向駆動回路１０６により各水平走査期間の始めで同時にオンにスイッチング制御され、ｘ組のアナログスイッチ１０７を通して後述する図３に示すような１水平走査周期の傾斜波形の前記正極性映像信号及び負極性映像信号をｘ組のデータ線へ出力する。
【００２６】
そして、水平方向駆動回路１０６は、外部から入力される表示するデジタル映像信号の１ラインの各画素の値と、内部で生成した水平走査期間内で最小階調値から最大階調値まで値が単調変化するカウンタ値とを画素単位で比較し、両者が一致した時点で、その画素に接続された一組のアナログスイッチをオフに制御する。アナログスイッチ１０７は、オフ時点の正極性映像信号と負極性映像信号のアナログ値を、接続されている一組のデータ線の容量及びそのデータ線に接続された画素の２つの保持容量Ｃ１及びＣ２にそれぞれサンプリング保持させる。ｘ組あるアナログスイッチ１０７のオフのタイミングは、対応する画素の値（階調）に応じて異なる（絵柄に応じて異なる。）。水平方向駆動回路１０６は、上記の動作を各ライン単位で行う。
【００２７】
図２は、図１に示す一つの画素の一例の等化回路図を示す。図２に示すように、画素１０４jkは、ゲ−ト線Ｇjにゲ−トがそれぞれ接続された画素選択トランジスタＱ１及びＱ２と、画素選択トランジスタＱ１、Ｑ２の各ソ−スに一端がそれぞれ接続され、他端が共通電極線に共通に接続された保持容量（キャパシタ）Ｃ１及びＣ２と、画素選択トランジスタＱ１と保持容量Ｃ１との接続点、及び画素選択トランジスタＱ２と保持容量Ｃ２との接続点に入力端がそれぞれ接続されたバッファアンプＡ１及びＡ２と、バッファアンプＡ１及びＡ２の各出力端に一端が接続された切り替えスイッチＳ１及びＳ２と、切り替えスイッチＳ１及びＳ２の各他端の共通接続点と共通電極線との間に接続された液晶駆動用の保持容量Ｃ３と、液晶素子ＬＣとで構成されている。画素選択トランジスタＱ１及びＱ２の各ドレインは、デ−タ線Ｄk+及びＤk-に別々に接続されている。
【００２８】
また、各画素の液晶素子ＬＣは、従来と同様の周知の構造の液晶素子で、反射電極である画素駆動電極ＰＥと、画素駆動電極ＰＥに対向する共通電極ＣＥとの間に液晶表示体（液晶層）ＬＣＭが挟持された構造である。また、切り替えスイッチＳ１は、スイッチング制御線Ｓj+を介して入力される正極性用スイッチング制御信号によりスイッチングされる。同様に、切り替えスイッチＳ２は、スイッチング制御線Ｓj-を介して入力される負極性用スイッチング制御信号によりスイッチングされる。
【００２９】
図３は、画素にデータ線Ｄk+を介して書き込まれる正極性映像信号Iと、データ線Ｄk-を介して書き込まれる負極性映像信号IIの黒レベルから白レベルまでの関係を示す。正極性映像信号Iは、レベルが最小のとき黒レベル、最大のとき白レベルであるのに対し、負極性映像信号IIは、レベルが最小のとき白レベル、最大のとき黒レベルである。正極性映像信号Iと負極性映像信号IIの反転中心は、IIIで示される。これらの正極性映像信号Iと負極性映像信号IIは、ＤＡ変換の際に用いられる１Ｈ周期の基準信号である。
【００３０】
図３では、正極性映像信号Iは、レベルが最小のとき黒レベル、最大のとき白レベルで、負極性映像信号IIは、レベルが最小のとき白レベル、最大のとき黒レベルの場合を示しているが、本発明の液晶表示装置の画素回路では、正極性映像信号Iは、レベルが最小のとき白レベル、最大のとき黒レベルで、負極性映像信号IIは、レベルが最小のとき黒レベル、最大のとき白レベルであってもよい。
【００３１】
次に、図２に示した画素１０４JKの動作の概略について説明する。
【００３２】
ゲート線Ｇjを介してハイレベルの行選択信号が入力されると、トランジスタＱ１及びＱ２が同時にオンとされ、図３に示した正極性映像信号が保持容量Ｃ１にサンプリング保持される。また、これと同時に図３に示した負極性映像信号が保持容量Ｃ２にサンプリング保持される。
【００３３】
その後、スイッチング制御線Ｓj+を介して入力される正極性用スイッチング制御信号がハイレベルとなり、そのハイレベル期間、切り替えスイッチＳ１がオンとなる。この切り替えスイッチＳ１がオンの期間に、保持容量Ｃ１に保持されているアナログ電圧である正極性映像信号電圧が、バッファアンプＡ１及び切り替えスイッチＳ１を介して液晶素子ＬＣの画素駆動電極ＰＥに印加される。
【００３４】
続いて、切り替えスイッチＳ１をオフとした後、スイッチング制御線Ｓj-を介して入力される負極性用スイッチング制御信号がハイレベルとなり、そのハイレベル期間、切り替えスイッチＳ２がオンとなる。この切り替えスイッチＳ２がオンの期間に、保持容量Ｃ２に保持されているアナログ電圧である負極性映像信号電圧が、バッファアンプＡ２及び切り替えスイッチＳ２を介して液晶素子ＬＣの画素駆動電極ＰＥに印加される。以下、上記の切り替えスイッチＳ１及びＳ２は交互にオンとされる。
【００３５】
このように保持容量Ｃ１、Ｃ２にそれぞれ保持された正側と負側の映像信号は、それぞれ高入力抵抗のインピ−ダンス変換回路であるバッファアンプＡ１、Ａ２を介して読み出され、切り替えスイッチＳ１、Ｓ２で交互に選択されて、画素駆動電極ＰＥの電圧を変化させることで液晶素子を交流駆動する。
【００３６】
この画素構成によれば、１フレ−ムに１度、正極性映像信号と負極性映像信号とを保持容量Ｃ１、Ｃ２に書き込んでしまえば、次のフレ−ムの映像信号が書き込まれるまでの１フレ−ム期間、何回でも切り替えスイッチＳ１及びＳ２を交互に切り替えて液晶素子ＬＣを交流駆動できる。
【００３７】
つまり、図２の画素回路によれば、映像信号の書き込み周期とは独立に液晶素子を、例えばフレ−ム周波数の数十倍の高周波数で交流駆動することが可能になる。これにより、焼き付き防止、信頼性向上、シミ・ムラなどが見えない表示品位の向上、などの効果が得られる。また、図２に示す画素回路では、極性反転に合わせて、液晶素子の共通電極ＣＥの電圧を振る（変える）ことが可能になり、信号電圧を従来の半分以下にすることも可能になる。
【００３８】
なお、焼付きは、液晶中のイオンが画素駆動電極付近に集まることでＤＣ（直流電圧）のオフセットを持ってしまうことに起因すると考えられている。できるだけ高速に反転駆動すると、このイオンが画素駆動電極付近に集まり難くなって焼付きの要因を取り除ける。どこまで高速駆動できるかは、液晶素子の応答速度との兼ね合いから決まるが、少なくとも２０倍速程度で切り替えてやると効果は顕著になる。
【００３９】
ここで、図２に示したように、本実施の形態の液晶表示装置１００の各画素１０４JKは、正極性用と負極性用の２個の選択トランジスタＱ１及びＱ２と、２個の保持容量Ｃ１及びＣ２と、更に多数回切り替えても保持容量Ｃ１及びＣ２の電荷が変化しないようにするためのバッファアンプＡ１及びＡ２と、切り替えスイッチＳ１及びＳ２で構成されている。そして、極性切り替えの時にはバッファアンプＡ１及びＡ２にはＤＣ電流を流す必要がある。
【００４０】
極性切り替えを行う時に、全画素同時に切り替えられれば良いが、フルハイビジョンなど画素数の多い液晶表示装置では、この極性切り替えに伴って発生する各画素のバッファアンプＡ１、Ａ２の電流の総和が大きくなりすぎることから現実的ではない。また、1０８０本のラインを１ラインずつ切り替えるのは時間がかかりすぎてこれも現実的でない。そこで、画素部を数ライン毎にグループ化し、各グループ単位で順次切り替えて、上記の大電流の課題と極性切り替えに要する時間の課題とを解決できれば都合が良い。
【００４１】
図４は、このグループ化した場合の要部の構成図を示す。同図において、各々図２の構成の全ての画素からなる画素部２００は、垂直方向にｈ分割（ｈは２以上の自然数）された分割画素部２００1〜２００hからなる。つまり、図１におけるｙ行×ｘ列の画素の行方向をｈ分割しているので、各グループの垂直（行）方向の画素はｙ／ｈとなる。なお、図４には、水平方向駆動回路等の図示は省略してある。
【００４２】
分割画素部２００1〜２００hのそれぞれは、画素部の複数行を１グル−プとするグル−プ＃１、＃２、・・・及び＃ｈの分割画素部である。シフトレジスタ２０１ａは、分割画素部２００1〜２００hの各入力端子S+(1)、S+(2)、・・・及びS+(h)にスイッチング制御線Ｓj+への正極性用スイッチング制御信号を１段目、２段目、・・・ｈ段目の出力端子から供給する。また、シフトレジスタ２０１ｂは、分割画素部２００1〜２００hの各入力端子S-(1)、S-(2)、・・・及びS-(h)にスイッチング制御線Ｓj-への負極性用スイッチング制御信号を１段目、２段目、・・・ｈ段目の出力端子から供給する。
【００４３】
図５は、図４の各部の信号のタイミングチャ−トを示す。図５（Ａ）はシフトレジスタ２０１ａ及び２０１ｂに供給されるシフトクロックＳＣＫを示す。このシフトクロックＳＣＫに同期してシフトレジスタ２０１ａは、図５（Ｂ）に示す極性切り替え用ゲ−ト制御信号をシフトして１段目、２段目、ｈ段目の出力端子から図５（Ｃ）、（Ｄ）、（Ｅ）に示すすいチング制御信号を出力し、分割画素部２００1、２００2、２００hの各入力端子S+(1)、S+(2)、S+(h)に供給する。
【００４４】
同様に、シフトレジスタ２０１ｂは、図５（Ｆ）に示す極性切り替え用ゲ−ト制御信号をシフトして１段目、２段目、ｈ段目の出力端子から図５（Ｇ）、（Ｈ）、（Ｉ）に示すスイッチング制御信号を出力し、分割画素部２００1、２００2、２００hの各入力端子S-(1)、S-(2)、S-(h)に供給する。なお、シフトレジスタ２０１ａに供給される極性切り替え用ゲ−ト制御信号と、シフトレジスタ２０１ｂに供給される極性切り替え用ゲ−ト制御信号とによる画素回路切り替え周期は、各分割画素部２００1〜２００hそれぞれの画素行（ライン数）に対応している。
【００４５】
この構成によれば、画面の垂直方向の分割グル−プについて、時間差を持たせた極性反転が可能となり、電流値が時間的に分散、平均化するため、瞬時過大電流による誤動作や故障などを回避できる。
【００４６】
しかしながら、図５に示したタイミングチャ−トに従って順次に駆動制御すると、モニタ画面上では、図６に示すように、分割画素部２００1〜２００hに対応した画像表示部２０３−１〜２０３−ｈの、隣接する画像表示位置２０４−１〜２０４−(h-1)において、表示画像上の不良（階調の変動）が発生することがある。この隣接する画像表示位置２０４−１〜２０４−(h-1)は、配線Ｓj+、Ｓj-のスイッチング制御信号の極性切り替え行である。
【００４７】
例えば、フルハイビジョン対応の液晶表示装置において、前述した各分割画素部をそれぞれ８行（ライン）の画素群からなる構成とした場合、図４の構成では１０８０本あるラインを８本ずつ順に切り替えるとすると、１３５（＝１０８０／８）ビットのシフトレジスタ２０１ａ、２０１ｂを用意しておいて、各出力には８ライン分ずつの画素を接続してシフト順に切り替える。そして、１ビット目の出力には１〜８ライン、２ビット目の出力には９〜１６ライン、３ビット目は１７〜２４ライン、・・・・といった具合に接続される。
【００４８】
このとき、８ラインと９ラインは隣り合った画素になるが、８ライン目は１ビット目の出力で、９ライン目は２ビット目の出力で駆動されるため、８ライン目の画素は時間的に後から駆動される９ライン目の切り替え信号などによって、特別なクロストークを受け易くなる。これは８ライン目と同じタイミングで駆動されている７ライン目や６ライン目とは異なるクロストークになり、横線として見え易い。以下、１６ライン目、２４ライン目、・・・に対しても同様なことが起き易い。  
図１に示した本実施の形態の液晶表示装置１００は、このようにグループ化して切り替えた場合でも、表示画像として横線が見えるのを防止するようにしたものである。
【００４９】
次に、図１に示した本実施の形態の液晶表示装置１００の動作について、図７のタイミングチャートと、図８のテーブルに基づく各ライン番号を駆動するシフト出力を選択する例を示す図とを参照して説明する。
【００５０】
図１において、ゲート線ドライバ１０１は、１フレームに１回の割合で入力される、図７（Ａ）に示す同期信号Ｖstが入力されると、それを図７（Ｂ）に示す１水平走査期間（１Ｈ）周期のクロックパルスＶckに同期して順次、図中下から上方向にシフトする。これにより、ゲート線ドライバ１０１は、同期信号Ｖst入力後、最初のクロックパルスＶck入力に同期してその初段から図７（Ｃ）に示すように行選択信号をゲート線Ｇ1へ出力する。続いて、ゲート線ドライバ１０１は、同期信号Ｖst入力後、２番目のクロックＶck入力に同期してその２段目から図７（Ｄ）に示すように行選択信号をゲート線Ｇ2へ出力する。以下、同様にして、ゲート線ドライバ１０１は、各段から順次クロックＶck入力に同期して行選択信号を１Ｈ毎にゲート線へ出力する。ゲート線Ｇjに出力された行選択信号により、ｊ行目の全ての画素１０４j1〜１０４j3等が選択される。
【００５１】
一方、切替回数カウンタ１０５は、図７（Ｅ）に模式的に示すように、上記のクロックＶckをカウントし、そのカウント値をセレクタ＆ゲート１０３1〜１０３6等全てのセレクタ＆ゲートに同時に供給する。
【００５２】
また、シフト１０２0〜１０２5は、一つのシフトレジスタの０段目〜５段目の出力部で、行選択信号出力直後に図７（Ｆ）に示す１Ｈ周期のパルスＫstが入力されると、その入力パルスＫstを、図７（Ｇ）に示すクロックパルスＫckが１〜６回目の各入力時点で出力する。例えば、シフト１０２0は、パルスＫst入力後、最初のクロックパルスＫck入力に同期して図７（Ｈ）に示すパルスを１０３1〜１０３6等へ出力する。続いて、シフト１０２1は、パルスＫst入力後、２番目のクロックパルスＫck入力に同期して図７（Ｉ）に示すパルスを１０３1〜１０３6等へ出力する。続いて、シフト１０２2は、パルスＫst入力後、３番目のクロックパルスＫck入力に同期して図７（Ｊ）に示すパルスをセレクタ＆ゲート１０３1〜１０３6等へ出力する。
【００５３】
セレクト＆ゲート１０３1〜１０３6等は、内部の出力テーブルを切替回数カウンタ１０５からのカウント値で参照し、シフト１０２0〜１０２5等から入力されたパルスを図８に示すように選択する。例えば、セレクト＆ゲート１０３1〜１０３6は、シフト１０２0又は１０２1からのパルスを選択する。
【００５４】
また、セレクト＆ゲート１０３1〜１０３6は、図７（Ｋ）に示す基準タイミング信号ｔｓ1と、同図（Ｌ）に示す基準タイミング信号ｔｓ2とにより、接続されている２本一組のスイッチング制御線Ｓ1+〜Ｓ6+及びＳ1-〜Ｓ6-のうちどちらか一方に信号を出力する。ここでは、セレクト＆ゲート１０３1〜１０３6は、基準タイミング信号ｔｓ1がハイレベルのときは、スイッチング制御線Ｓ1+〜Ｓ6+へ正極性用スイッチング信号を出力し、基準タイミング信号ｔｓ2がハイレベルのときは、スイッチング制御線Ｓ1-〜Ｓ6-へ負極性用スイッチング制御信号を出力する。図示しない他のセレクト＆ゲートも同様である。
【００５５】
なお、図７では基準タイミング信号ｔｓ1がハイレベルで、基準タイミング信号ｔｓ2はローレベルであるが、これらの信号ｔｓ1及びｔｓ2は、１フレームに数十回、ハイレベルとローレベルとが交互に切り替わる信号である。
【００５６】
また、図１及び図２では図示を省略したが、画素内のバッファアンプＡ１及びＡ２にＤＣ電流を流し続けると、画素数が多いと消費電流増大の観点から好ましくない。そのため、正極性用及び負極性用スイッチング制御信号と同期して間欠的に電流を流すことなどで省電力化する必要もある。この場合のバッファアンプＡ１及びＡ２の電流オン・オフを制御する信号も正極性用及び負極性用スイッチング制御信号に準じて容易に作れる。
【００５７】
図８は、縦軸がライン番号、横軸が切替回数を示し、単独で書かれた「０」、「１」、「２」、「３」、・・・などの数字は、セレクト＆ゲート１０３1〜１０３6等によりスイッチング制御信号として選択された信号を出力するシフト１０２0、１０２1、１０２3、・・・を示す（ここでは、１０２の添字が上記の数字に対応する。）。また、セレクト＆ゲート１０３jは、図８に示すライン＃ｊにスイッチング制御信号を出力する。図８では、８ライン単位でグループ化して切り替えていく場合の例を示している。
【００５８】
すなわち、セレクト＆ゲート１０３jは、切替回数カウンタ１０５から入力されるカウンタ値が１回目の切り替えを示しているときは、セレクト＆ゲート１０３1〜１０３8が、それぞれ対応して設けられたスイッチング制御線Ｓ1+〜Ｓ8+へシフト１０２1からの信号を出力して、ライン＃１〜＃８の各画素に供給する。
【００５９】
図７（Ｍ）、（Ｓ）、（Ｕ）は、このうちセレクタ＆ゲート１０３1、１０３2、１０３3が、同図（Ｉ）に示したシフト１０２1からの信号を選択してスイッチング制御線Ｓ1+、Ｓ2+、Ｓ3+へ出力する正極性用スイッチング制御信号を示す。なお、基準タイミング信号ts2はローレベルであるので、この期間は、図７（Ｎ）、（Ｔ）、（Ｗ）に示すように、セレクタ＆ゲート１０３1、１０３2、１０３3は、スイッチング制御線Ｓ1-、Ｓ2-、Ｓ3-へは負極性用スイッチング制御信号は出力しない。
【００６０】
また、この１回目の切り替えでは、図８に示すように、図１では図示を省略した８つのセレクト＆ゲート１０３9〜１０３16がシフト１０２2からの信号を選択して、ライン＃９〜＃１６のスイッチング制御線Ｓ9+〜Ｓ16+へ出力し、次の８つのセレクト＆ゲート１０３17〜１０３24がシフト１０２3からの信号を選択して、ライン＃１７〜＃２４のスイッチング制御線Ｓ17+〜Ｓ24+へ出力する（いずれも図示せず）。
【００６１】
続く２回目の切り替え時は組合せをずらして、図８に示すように、ライン＃１のスイッチング制御線にはシフト１０２0からの信号、次の８本のライン＃２〜＃９のスイッチング制御線にはシフト１０２1からの信号に切り替わる。すなわち、この２回目の切り替え時には、図７（Ｍ）に示すように、セレクタ＆ゲート１０３1が、同図（Ｈ）に示したシフト１０２0からの信号を選択してライン＃１のスイッチング制御線Ｓ1+へ正極性用スイッチング制御信号を出力する。これに対し、同じ２回目の切り替え時でも、図７（Ｓ）、（Ｕ）に示すように、セレクタ＆ゲート１０３2、１０３3は、同図（Ｉ）に示したシフト１０２1からの信号を選択してライン＃２、＃３のスイッチング制御線Ｓ2+、Ｓ3+へ正極性用スイッチング制御信号を出力する。
【００６２】
続く３回目の切り替え時は組合せをずらして、図８に示すように、ライン＃１及び＃２のスイッチング制御線にはシフト１０２0からの信号、次の８本のライン＃３〜＃１０のスイッチング制御線にはシフト１０２1からの信号に切り替わる。  
以下、同様にして、図８に示すように、全ラインを隣接する８ラインを１つのグループとしてグループ分けし、同じグループには同じシフタからの信号を選択してスイッチング制御信号として出力し、かつ、異なるグループには別のシフタからの信号を選択してスイッチング制御信号として出力する。更に、本実施の形態では、上記のグループを構成する８ラインを１ラインずつ切り替えていくようにしているため、９回目の切り替えでは１回目と同じ組合せに戻る。
【００６３】
このように、本実施の形態によれば、シフトレジスタ（シフト１０２0〜１０２5）の出力と画素部のラインの接続関係を固定せずに、スイッチング制御信号による極性切り替えの度にその接続関係を変えて、切り替えの境界部を散らしてしまうものである。高速に反転駆動するために、１フレーム期間中に数十回の正極性と負極性の極性切り替えを行うが、この切り替えの度に接続関係を変えるようにする。すなわち、本実施の形態では、各フレーム内で何回目の切り替えなのかを切替回数カウンタ１０５によりカウントできるようにしておいて、画素部の各ラインはこのカウンタ１０５の出力カウント値に従ってシフトレジスタ（シフト１０２0〜１０２5）の異なる出力に接続されてそのタイミングで駆動される。
【００６４】
こうすることで、本実施の形態によれば、どのラインも８回の切り替えの中で１回だけ、次のシフト出力からのクロストークの影響を受けることになり、全画素が同じ条件で駆動されることになる。よって、８ラインの境界で不要な横線は見えなくなる。なお、８ラインずつ切り替える場合、切替回数はその整数倍に設定すると均一性を保ち易い。
【００６５】
また、図８から分るように、ライン＃１から＃８のセレクト＆ゲート１０３1〜１０３8はシフト１０２0又はシフト１０２1の出力信号を選択すればよく、ライン＃９〜＃１６のセレクト＆ゲート１０３9〜１０３16はシフト１０２1又はシフト１０２2の出力信号を選択すればよいことを示している。他の８つ毎のセレクト＆ゲートも上記と同様に、２つのシフタからの出力信号を選択すればよい。従って、セレクト＆ゲート１０３1〜１０３6を含むすべてのセレクト＆ゲートは、簡単な構成により必要なグループ分けができるので、設計上の負担も少なくて済む。
【００６６】
また、ゲート線ドライバ１０１での各画素への映像信号の書き込みと、この反転駆動のための切り替えは画像を表示しながら同時に行うことができるので、駆動するときのシステム的な負担も少なくて済む。
【００６７】
なお、本発明は上記の実施の形態に限定されるものではなく、例えば画素回路は図２の構成に限定されるものではなく、少なくとも２つの保持容量により正極性と負極性のアナログ映像信号を交互にサンプリング保持させ、それら２つの保持容量に保持された電圧を１フレーム内で複数回交互に切り替えて画素駆動電極に印加する構成であればよい。また、１つのグループのライン数は８ラインに限定されるものではないことは勿論である。
【符号の説明】
【００６８】
１００  液晶表示装置
１０１  ゲート線ドライバ
１０２0〜１０２5  シフト
１０３1〜１０３6  セレクタ＆ゲート
１０４11〜１０４63  画素
１０５  切替回数カウンタ
１０６  水平方向駆動回路
１０７  アナログスイッチ
Ｑ１、Ｑ２  画素選択トランジスタ
Ｃ１、Ｃ２  保持容量
Ｃ３  液晶駆動用の保持容量
Ａ１、Ａ２  バッファアンプ
Ｓ１、Ｓ２  切り替えスイッチ
ＬＣ  液晶素子
ＰＥ  画素駆動電極（反射電極）
ＬＣＭ  液晶表示体（液晶層）
ＣＥ  共通電極
Ｄk+、Ｄk-  データ線
Ｇj  ゲート線
Ｓj+、Ｓj-  スイッチング制御線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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