【事件の表示】
　特願２０１５−５１１７３３「可変的なチップ間隔を有する傾斜スタックチップパッケージ」拒絶査定不服審判事件〔平成２５年１１月１４日国際公開、ＷＯ２０１３／１７０１２２、平成２７年　６月　４日国内公表、特表２０１５−５１６１１７〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯 
　本願は、平成２５年５月１０日（パリ条約に基づく優先権主張外国庁受理　平成２４年５月１０日　米国）を国際出願日とする特許出願であって、平成２７年２月１０日付けで手続補正がなされ、平成２８年１月２６日付け拒絶理由通知に対する応答時、同年４月２６日付けで手続補正がなされたが、同年９月６日付けで拒絶査定がなされ、これに対して、平成２９年１月１２日付けで拒絶査定不服審判の請求及び手続補正がなされたものである。
 　 
第２　平成２９年１月１２日付けの手続補正についての補正却下の決定 
［補正却下の決定の結論］ 
　平成２９年１月１２日付けの手続補正を却下する。 
［理　由］ 
１．補正後の本願発明 
　平成２９年１月１２日付けの手続補正（以下、「本件補正」という。）により、特許請求の範囲の請求項１については、 
「【請求項１】
　チップパッケージであって、
　スタック内において垂直方向に配置された半導体ダイを備え、前記垂直方向は、前記スタック内における第１の半導体ダイの面に対して実質的に垂直であり、前記第１の半導体ダイに続く各半導体ダイは、前記スタック内における直前の半導体ダイからオフセット値分だけ前記面において水平方向にオフセットしており、これによってスタックの一方側に階段状テラスが規定され、前記階段状テラスにおける前記半導体ダイの各々の表面は、前記半導体ダイの縁部に対して略平行な２列の第１のパッドを含み、チップパッケージはさらに、
　前記２列の前記第１のパッドに対して電気的かつ機械的に結合されるコネクタと、
　スタックの一方側に位置決めされる傾斜部品とを備え、前記傾斜部品は、前記水平方向と前記垂直方向の間の前記階段状テラスに沿った方向に対して略平行であり、
　前記傾斜部品は、第２のパッドを含む表面を有し、前記第２のパッドは、前記半導体ダイの各々について少なくとも２列の第２のパッドとして配置され、
　前記コネクタは、前記２列の前記第２のパッドに対して電気的かつ機械的に結合される、チップパッケージ。」 
とあったものが、
「【請求項１】
　チップパッケージであって、
　スタック内において垂直方向に配置された半導体ダイを備え、前記垂直方向は、前記スタック内における第１の半導体ダイの面に対して実質的に垂直であり、前記第１の半導体ダイに続く各半導体ダイは、前記スタック内における直前の半導体ダイからオフセット値分だけ前記面において水平方向にオフセットしており、これによってスタックの一方側に階段状テラスが規定され、前記階段状テラスにおける前記半導体ダイの各々の表面は、前記半導体ダイの縁部に対して略平行な２列の第１のパッドを含み、チップパッケージはさらに、
　前記２列の前記第１のパッドに対して電気的かつ機械的に結合されるコネクタと、
　スタックの一方側に位置決めされる傾斜部品とを備え、前記傾斜部品は、前記水平方向と前記垂直方向の間の前記階段状テラスに沿った方向に対して略平行であり、
　前記傾斜部品は、第２のパッドを含む表面を有し、前記第２のパッドは、前記半導体ダイの各々について少なくとも２列の第２のパッドとして配置され、
　
前記チップパッケージは、前記コネクタが２列において異なる大きさを有するか、前記コネクタが２列において異なる高さを有するか、前記傾斜部品が、表面上に取り付けられるとともに列で配置されるピット状または柱状のサブコンポーネントを有するか、のいずれか１つの構成を含み、
前記各半導体ダイと前記傾斜部品との間の非平行な表面間に配置され、
と補正された。 
　上記補正は、請求項１に記載された発明を特定するために必要な事項である、チップパッケージにおける「コネクタ」あるいは「傾斜部品」について、「前記コネクタが２列において異なる大きさを有するか、前記コネクタが２列において異なる高さを有するか、前記傾斜部品が、表面上に取り付けられるとともに列で配置されるピット状または柱状のサブコンポーネントを有するか、のいずれか１つの構成を含」む旨の限定を付加し、さらに、「コネクタ」については、「前記各半導体ダイと前記傾斜部品との間の非平行な表面間に配置」される旨の限定を付加するものである。 
　よって、本件補正は、特許法第１７条の２第５項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。 
　
２．独立特許要件について
　そこで、本件補正後の上記請求項１に記載された発明（以下、「本願補正発明」という。）が特許出願の際独立して特許を受けることができるものであるか（特許法第１７条の２第６項において準用する同法第１２６条第７項に規定する要件を満たすか）否かについて以下に検討する。 
 　 
２−１．特許法第２９条第２項
（１）引用例
（１−１）引用例１
　原査定の拒絶の理由に引用された米国特許出願公開第２０１２／００５６３２７号明細書（以下、「引用例１」という。）には、「RAMP-STACK CHIP PACKAGRE WITH STATIC BENDS」について、図面とともに以下の各記載がある（なお、引用例１は、パテントファミリーである特表２０１３−５３６９９９号公報と基本的に同じであるから、当該公報の記載を翻訳文として付記する。また、下線は当審で付与した。）。 
　ア．「1 . A chip package, comprising:
a set of semiconductor dies arranged in a vertical stack in a vertical direction, which is substantially perpendicular to a first semiconductor die in the vertical stack, wherein each semiconductor die, after the first semiconductor die, is offset in a horizontal direction by an offset value from an immediately preceding semiconductor die in the vertical stack, thereby defining a stepped terrace at one side of the vertical stack; and
a ramp component, electrically and rigidly mechanically coupled to the semiconductor dies, wherein the ramp component is positioned on the one side of the vertical stack, 
wherein the ramp component is approximately parallel to a direction along the stepped terrace,which is between the horizontal direction and the vertical direction, and
wherein each of the semiconductor dies includes a static bend so that an end segment of each of the semiconductor dies is parallel to the direction along the stepped terrace and is mecha　nically coupled to the ramp component.」
（１． 
チップパッケージであって
　
垂直スタックにおいて垂直方向に配列され、前記垂直スタック内の第１の半導体ダイに対して略垂直な一組の半導体ダイを備え
　
前記第１の半導体ダイの後の各半導体ダイは、前記垂直スタックにおける直前の半導体ダイからあるオフセット値だけ水平方向にオフセットされ、それによって、前記垂直スタックの一方の側面に階段状テラスを規定し
　
前記チップパッケージは
　
前記半導体ダイに電気的に、かつ堅固に機械的に結合された傾斜部品をさらに備え
　
前記傾斜部品は、前記垂直スタックの前記一方の側面に位置付けられ
　
前記傾斜部品は、水平方向と垂直方向との間である前記階段状テラスに沿った方向に対して略平行であり
　
前記半導体ダイの各々は、静的屈曲部を含み、それによって、前記半導体ダイの各々の終端部が前記階段状テラスに沿った方向に平行に、前記傾斜部品に機械的に結合される、チップパッケージ
　 
　イ．「4 . The chip package of  claim 1, wherein the ramp component is soldered to each of the semiconductor dies.」
（４． 
前記傾斜部品は、前記半導体ダイの各々にはんだ付けされる
　 
　ウ．「［0023］ Embodiments of a chip package, an electronic device that includes the chip package, and a method for communicating signals in the chip package are described. This chip package includes a vertical stack of semiconductor dies or chips that are offset from each other in a horizontal direction, thereby defining a terrace with exposed pads. A high-bandwidth ramp component, which is positioned approximately parallel to the terrace, is electrically and mechanically coupled to the exposed pads. For example, the ramp component may be coupled to the semiconductor dies using: solder, microsprings and/or an anisotropic conducting film. Furthermore, each of the semiconductor dies includes a static bend so that an end segment of each of the semiconductor dies is parallel to the direction and is mechanically coupled to the ramp component. These end segments may facilitate high-bandwidth communication of signals between the semiconductor dies and the ramp component, for example, via proximity communication.
［0024］ By removing the need for costly and area-consuming through-silicon vias (TSVs) in the semiconductor dies, the chip package may provide high bandwidth and low cost. For example, the cost may be reduced by avoiding the processing operations and the wasted area associated with TSVs in the semiconductor dies. Thus, the chips in the stack may be fabricated using standard processing. Furthermore, the solder, microsprings and/or an anisotropic film may have a lower cost and/or may offer improved reliability than wire bonding. In addition, the ramp component can offer higher inter-component communication bandwidth and reduced latency than wire bonding, and can have comparable communication bandwidth and latency to those offered by semiconductor dies that include TSVs.」
（［0023］ チップパッケージ、チップパッケージを含む電子機器、およびチップパッケージにおいて信号を通信するための方法の実施が説明される。この
チップパッケージは、水平方向に互いにオフセットされた半導体ダイまたはチップの垂直スタックを含み、それによって、露出したパッドを有するテラスを規定する。高帯域幅の傾斜部品が、テラスに略平行に位置付けられ、露出したパッドに電気的かつ機械的に結合される。たとえば、傾斜部品は、はんだ
を用いて、半導体ダイと結合され得る。さらに、各半導体ダイは静的屈曲部を含み、それによって各半導体ダイの終端部がその方向に平行でかつ傾斜部品に機械的に結合される
［0024］ 
半導体ダイにおいてコストがかかり領域を消費するシリコン貫通ビア（ＴＳＶ）の必要性を取り除くことによって、チップパッケージは、高帯域幅でかつ低コストを提供することができる。たとえば、コストは、半導体ダイにおける処理動作およびＴＳＶに関連する無駄な領域を避けることによって低減され得る。したがって、スタック内のチップは、標準的な処理技術を用いて製造することができる。さらに、はんだ
は、ワイヤボンディングよりも、低いコストを有し、および／または、改善された信頼性を提供し得る
　 
　エ．「［0025］ We now describe embodiments of the chip package.  FIG. 1 presents a block diagram illustrating a side view of a chip package 100. In this chip package (which is sometimes referred to as a ramp-stack chip package), a set of semiconductor dies 110 is arranged in a stack 112 in vertical direction 114. Note that vertical direction 114 is substantially perpendicular to semiconductor die 110-1 in stack 112 (and, thus, is substantially perpendicular to horizontal direction 116 in a plane of semiconductor die 110-1). Additionally, each semiconductor die, after semiconductor die 110-1, may be offset in horizontal direction 116 by an associated one of offset values 118 from an immediately preceding semiconductor die in stack 112, thereby defining a stepped terrace 120 at one side of stack 112. These offset values may have approximately a constant value for the set of semiconductor dies 110 or may vary over the set of semiconductor dies 110 (i.e., the offset values for different steps in stepped terrace 120 may be different).
［0026］ Moreover, a high-bandwidth ramp component 122 is rigidly mechanically and electrically coupled to semiconductor dies 110, thereby facilitating communication between semiconductor dies 110 and/or supplying power to semiconductor dies 110. This ramp component 122 is positioned on the one side of stack 112, and is approximately parallel to a direction 124 (at angle 126) along stepped terrace 120, which is between horizontal direction 116 and vertical direction 114. In addition, the rigid mechanical and/or electrical coupling between semiconductor dies 110 and ramp component 122 may occur at end segments (such as end segment 128) of semiconductor dies 110, where semiconductor dies 110 include static bends (such as static bend 130) so that an end segment of each of semiconductor dies 110 is parallel to direction 124. For example, rigid mechanical and electrical coupling to the end segments may occur via solder balls, such as solder ball 138. As described further below, these end segments may provide a large coplanar area that facilitates communication of signals (such as an optical signal or an electrical signal) between ramp component 122 and semiconductor dies 110.」
（［0025］ チップパッケージの実施形態を説明する。
図１は、チップパッケージ１００の側面図を示すブロック図を表わしている。（「傾斜スタックチップパッケージ」とも称される）このチップパッケージにおいては、一組の半導体ダイ１１０が、スタック１１２において垂直方向１１４に配列される。垂直方向１１４は、スタック１１２における半導体ダイ１１０−１に実質的に垂直である（したがって、半導体ダイ１１０−１の平面における水平方向１１６と実質的に垂直である）ことに注意すべきである。さらに、半導体ダイ１１０−１の後の各半導体ダイは、スタック１１２における直前の半導体ダイからオフセット値１１８のうちの関連したものだけ水平方向１１６にオフセットされ、それによって、スタック１１２の一方の側面に階段状テラス１２０を規定する
［0026］ さらに、
高帯域幅傾斜部品１２２は、半導体ダイ１１０に堅固に機械的にかつ電気的に結合され、それによって、半導体ダイ１１０間における通信を容易にし、および／または半導体ダイ１１０への電力を供給する。この傾斜部品１２２は、スタック１１２の一方の側面に位置付けられ、階段状テラス１２０に沿った方向１２４（角度１２６）に略平行であり、その方向は水平方向１１６と垂直方向１１４との間である。さらに、半導体ダイ１１０と傾斜部品１２２との間の堅固で機械的なおよび／または電気的な結合は、半導体ダイ１１０の（終端部１２８のような）終端部において生じ、半導体ダイ１１０は、終端部において、各半導体ダイ１１０の終端部が方向１２４に平行であるような（静的屈曲部１３０のような）静的屈曲部を含む。たとえば、終端部への堅固で機械的なおよび／または電気的な結合は、はんだボール１３８のようなはんだボールを介して生じ得る
　 
　オ．「［0032］ Note that, in order to accommodate mechanical alignment errors in vertical direction 114, the height and pitch of the solder bumps or pads (such as solder pad 144-1 and/or solder pad 144-2) and/or solder ball 138 may vary between at least some of semiconductor dies 110 along vertical direction 114. For example, distance 142 (i.e., the position of solder pad 144-1 relative to a center of a saw lane for semiconductor die 110-1) may be 60 μm and solder pads 144 may each have an 80 μm width. Furthermore, the solder balls (such as solder ball 138) may have a diameter of 120μm prior to reflowing or melting, and an approximate thickness between 40 and 60 μm after melting. In some embodiments, two or more rows of solder balls may rigidly couple ramp component 122 to a given semiconductor die.」
（［0032］ 
垂直方向１１４における機械的アライメント誤差を調整するために、（はんだパッド１４４−１および／またははんだパッド１４４−２のような）はんだバンプやパッド、および／または、はんだボール１３８の高さおよびピッチは、垂直方向１１４に沿った少なくともいくつか半導体ダイ１１０間において変化してもよいことに注意すべきである
いくつかの実施形態においては、はんだボールの２つ以上の列が、所与の半導体ダイに傾斜部品１２２を堅固に結合してもよい
　 
　・上記引用例１に記載の「RAMP-STACK CHIP PACKAGRE WITH STATIC BENDS」は、「ウ．」の段落［0024］の記載事項によれば、高帯域幅でかつ低コストを提供することができるチップパッケージに関し、
　より具体的には、上記「ア．」、「ウ．」の段落［0023］、「エ．」の記載事項、及びＦＩＧ．１によれば、チップパッケージ100であって、垂直スタック112において垂直方向に配列され、垂直スタック112内の第１の半導体ダイ110-1に対して略垂直な一組の半導体ダイ110-2〜110-Nを備え、第１の半導体ダイ110-1の後の各半導体ダイ110-2〜110-Nは、垂直スタック112における直前の半導体ダイからあるオフセット値118だけ水平方向にオフセットされ、それによって、垂直スタック112の一方の側面に階段状テラス120を規定し、チップパッケージ100は、半導体ダイ110-1〜110-Nに電気的に、かつ堅固に機械的に結合された傾斜部品122をさらに備え、傾斜部品122は、垂直スタック112の前記一方の側面に位置付けられ、傾斜部品122は、水平方向と垂直方向との間である階段状テラス120に沿った方向に対して略平行であり、半導体ダイ110-1〜110-Nの各々は、静的屈曲部130を含み、それによって、半導体ダイ110-1〜110-Nの各々の終端部128が階段状テラス120に沿った方向に平行に、傾斜部品122に機械的に結合される、チップパッケージ100である。
　・上記「イ．」、「ウ．」の段落［0023］、「オ．」の記載事項、及びＦＩＧ．１によれば、半導体ダイ110-1〜110-Nの各々は、階段状テラス120においてその表面に露出したはんだパッド144-1を有し、傾斜部品122は、その表面に半導体ダイ110-1〜110-Nの各々のはんだパッド144-1に対応付けられるはんだパッド144-2を有し、それぞれ対応するはんだパッド144-1とはんだパッド144-2とは、はんだボール138によって電気的かつ機械的に結合されてなるものである。
　そして、技術常識からして、また、ＦＩＧ．２からも明らかなように、各半導体ダイ110-1〜110-Nにおけるはんだパッド144-1やそれに対応する傾斜部品122のはんだパッド144-2は、各半導体ダイの縁部に対して略平行な列をなすものである。
　また、ＦＩＧ．１から明らかなように、はんだボール138は、各半導体ダイ110-1〜110-Nと傾斜部品122との間の非平行な表面間に配置されてなるものである。
　
　したがって、特にＦＩＧ．１に示される実施形態に係るものに着目し、上記記載事項及び図面を総合勘案すると、引用例１には、次の発明（以下、「引用発明」という。）が記載されている。 
「チップパッケージであって、
　垂直スタックにおいて垂直方向に配列され、前記垂直スタック内の第１の半導体ダイに対して略垂直な一組の半導体ダイを備え、
　前記第１の半導体ダイの後の各半導体ダイは、前記垂直スタックにおける直前の半導体ダイからあるオフセット値だけ水平方向にオフセットされ、それによって、前記垂直スタックの一方の側面に階段状テラスを規定し、
　前記チップパッケージは、前記半導体ダイに電気的に、かつ堅固に機械的に結合された傾斜部品をさらに備え、
　前記傾斜部品は、前記垂直スタックの前記一方の側面に位置付けられ、
　前記傾斜部品は、水平方向と垂直方向との間である前記階段状テラスに沿った方向に対して略平行であり、
　前記半導体ダイの各々は、前記階段状テラスにおいてその表面に露出し、前記半導体ダイの縁部に対して略平行な列をなすはんだパッド144-1を有し、
　前記傾斜部品は、その表面に前記半導体ダイの各々のはんだパッド144-1に対応付けられて列をなすはんだパッド144-2を有し、
　それぞれ対応する前記はんだパッド144-1と前記はんだパッド144-2とは、はんだボールによって電気的かつ機械的に結合されてなり、当該はんだボールは、前記半導体ダイの各々と前記傾斜部品との間の非平行な表面間に配置され、
　さらに前記半導体ダイの各々は、静的屈曲部を含み、それによって、前記半導体ダイの各々の終端部が前記階段状テラスに沿った方向に平行に、前記傾斜部品に機械的に結合される、チップパッケージ。」
（１−２）引用例２
　同じく原査定の拒絶の理由に引用された独国特許出願公開第１００３４０８１号明細書（以下、「引用例２」という。）には、「Halbleiterbauelement mit mehreren Halbleiterchips」について、図面とともに以下の各記載がある（なお、当審による翻訳文を付記する。また、下線は当審で付与した。）。
　ア．「
　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　 」 
（［0001］ 
本発明は、複数の半導体チップ
を有する半導体装置に関する
　 
　イ．「
　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　」
（［0008］・・・・・（中略）・・・・・本発明によれば、
半導体チップは、キャリア基板の主面に対して斜めに配置されるので、各半導体チップの片側の端部のみがキャリア基板に直接接触する
　 
　ウ．「
　　　　　　　　　　　　　　　　　　　　　　　 　　　　　　　」
（［0016］ 好適には、
各半導体チップの接触点は、他の半導体チップと重ならない半導体チップ領域
に配置される。接触点は、半導体チップのコンタクトパッドとすることができる
　エ．「
　　　　　　　　　　　　　　　　　　　　　　　　　　 　　　　」
（［0023］ 図１を参照して、本発明の原理を認識することができる。
キャリア基板１には、本実施形態では２つの半導体チップ２，３が配置されている。半導体チップ２，３は、一部の領域で上下に重なっている
　オ．「                            
　　　　　　　　　　　　　　　　　　　　　　　　　　　 　　　」
（［0027］ また、
図３及び図４は、接続要素の代替の実施形態を示す。図３では、軟質はんだバンプが示され、図では、（硬い）はんだバンプによって、半導体チップ２の接触点９，１０とキャリア基板の接触点１１，１２との間の電気的接続が行われる
［0028］ 
接触点９，１０は、半導体チップ２のコンタクトパッドを直接的に表す
　 
　・上記「引用例２」に記載の「Halbleiterbauelement mit mehreren Halbleiterchips」は、上記「ア．」の記載事項によれば、複数の半導体チップを有する半導体装置に関し、
　より具体的には、上記「イ．」、「エ．」の記載事項、及びＦＩＧ．１によれば、互いに一部の領域で上下に重なる複数の半導体チップ２，３が、キャリア基板１の主面に対してそれぞれ斜めに配置され、各半導体チップ２，３の片側の端部のみがキャリア基板１に直接接触するようにした半導体装置である。
　・上記「ウ．」、「オ．」の記載事項、及びＦＩＧ．３、ＦＩＧ．４によれば、各半導体チップ２，３における、他の半導体チップと重ならない領域であって、キャリア基板に面する側の表面には、コンタクトパッドからなる接触点９，１０が形成され、キャリア基板の主面には、接触点９，１０にそれぞれ対応付けられる接触点１１，１２が形成され、接触点９，１０と接触点１１，１２とは、各半導体チップとキャリア基板との間の非平行な表面間に配置されたはんだバンプでそれぞれ電気的に接続されてなるものである。
　なお、接触点９，１０、接触点１１，１２、及びはんだバンプは、ＦＩＧ．１等の図に垂直な方向（紙面に垂直な方向）に列をなしていることは当業者において自明なことであり、したがって、接触点９，１０、接触点１１，１２、及びはんだバンプは、各半導体チップの縁部に対して略平行に２列形成されているといえる。そして、はんだバンプは、その２列において異なる大きさ（あるいいは異なる高さ）を有するものである。
　したがって、特にＦＩＧ．３やＦＩＧ．４に示される実施形態に係るものに着目し、上記記載事項及び図面を総合勘案すると、引用例２には、次の技術事項が記載されている。 
「互いに一部の領域で上下に重なる複数の半導体チップが、キャリア基板の主面に対してそれぞれ斜めに配置され、各半導体チップの片側の端部のみが前記キャリア基板に直接接触するようにした半導体装置において、
　前記各半導体チップにおける、他の半導体チップと重ならない領域であって前記キャリア基板に面する側の表面には、前記各半導体チップの縁部に対して略平行に２列のコンタクトパッドからなる接触点９，１０を形成し、
　前記キャリア基板の主面には、前記接触点９，１０にそれぞれ対応付けられる２列の接触点１１，１２を形成し、
　前記接触点９，１０と前記接触点１１，１２とを、前記各半導体チップと前記キャリア基板との間の非平行な表面間に配置した、２列において異なる大きさ（あるいいは異なる高さ）を有するはんだバンプでそれぞれ電気的に接続するようにしたこと。」
　 
（２）対比 
　そこで、本願補正発明と引用発明とを対比すると、 
　ア．引用発明における「チップパッケージであって、垂直スタックにおいて垂直方向に配列され、前記垂直スタック内の第１の半導体ダイに対して略垂直な一組の半導体ダイを備え」によれば、
　引用発明における「チップパッケージ」、「（第１の）半導体ダイ」は、それぞれ本願補正発明でいう「チップパッケージ」、「（第１の）半導体ダイ」に相当し、
　引用発明においても、「垂直方向」は、当然、第１の半導体ダイの面に対して実質的に垂直である（引用例１のＦＩＧ．１も参照）から、
　本願補正発明と引用発明とは、「チップパッケージであって、スタック内において垂直方向に配置された半導体ダイを備え、前記垂直方向は、前記スタック内における第１の半導体ダイの面に対して実質的に垂直で」ある点で一致する。
　
　イ．引用発明における「前記第１の半導体ダイの後の各半導体ダイは、前記垂直スタックにおける直前の半導体ダイからあるオフセット値だけ水平方向にオフセットされ、それによって、前記垂直スタックの一方の側面に階段状テラスを規定し」によれば、
　引用発明における「階段状テラス」は、本願補正発明でいう「階段状テラス」に相当し、
　本願補正発明と引用発明とは、「前記第１の半導体ダイに続く各半導体ダイは、前記スタック内における直前の半導体ダイからオフセット値分だけ前記面において水平方向にオフセットしており、これによってスタックの一方側に階段状テラスが規定され」てなるものである点で一致する。
　
　ウ．引用発明における「前記チップパッケージは、前記半導体ダイに電気的に、かつ堅固に機械的に結合された傾斜部品をさらに備え、
　前記傾斜部品は、前記垂直スタックの前記一方の側面に位置付けられ、
　前記傾斜部品は、水平方向と垂直方向との間である前記階段状テラスに沿った方向に対して略平行であり」によれば、
　引用発明における「傾斜部品」は、本願補正発明でいう「傾斜部品」に相当し、
　本願補正発明と引用発明とは、「スタックの一方側に位置決めされる傾斜部品とを備え、前記傾斜部品は、前記水平方向と前記垂直方向の間の前記階段状テラスに沿った方向に対して略平行で」ある点で一致する。
　
　エ．引用発明における「前記半導体ダイの各々は、前記階段状テラスにおいてその表面に露出し、前記半導体ダイの縁部に対して略平行な列をなすはんだパッド144-1を有し」によれば、
　引用発明における、半導体ダイの各々の表面に有する「はんだパッド144-1」は、本願補正発明でいう「第１のパッド」に相当し、
　本願補正発明と引用発明とは、「前記階段状テラスにおける前記半導体ダイの各々の表面は、前記半導体ダイの縁部に対して略平行な列の第１のパッドを含」むものである点で共通する。
　ただし、第１のパッドの列について、本願補正発明では、「２列」である旨特定するのに対し、引用発明では、そのような明確な特定がない点で相違している。
　
　オ．引用発明における「前記傾斜部品は、その表面に前記半導体ダイの各々のはんだパッド144-1に対応付けられて列をなすはんだパッド144-2を有し」によれば、
　引用発明における、傾斜部品の表面に有する「はんだパッド144-2」は、本願補正発明でいう「第２のパッド」に相当し、
　本願補正発明と引用発明とは、「前記傾斜部品は、第２のパッドを含む表面を有し、前記第２のパッドは、前記半導体ダイの各々について列の第２のパッドとして配置され」てなるものである点で共通する。
　ただし、第２のパッドの列について、本願補正発明では、「少なくとも２列」である旨特定するのに対し、引用発明では、そのような明確な特定がない点で相違している。
　
　カ．引用発明における「それぞれ対応する前記はんだパッド144-1と前記はんだパッド144-2とは、はんだボールによって電気的かつ機械的に結合されてなり、当該はんだボールは、前記半導体ダイの各々と前記傾斜部品との間の非平行な表面間に配置され」によれば、
　引用発明における「はんだボール」は、本願補正発明でいう「コネクタ」に相当し、
　引用発明における「はんだボール」にあっても、半導体ダイの各々と傾斜部品との間の非平行な表面間に配置され、列のはんだパッド144-1と列のはんだパッド144-2とに対して電気的かつ機械的に結合されるものであるから、
　本願補正発明と引用発明とは、「前記列の前記第１のパッドに対して電気的かつ機械的に結合されるコネクタ」を備える点、及び「前記コネクタは、前記各半導体ダイと前記傾斜部品との間の非平行な表面間に配置され、前記列の前記第２のパッドに対して電気的かつ機械的に結合され」る点で共通するといえる。
　ただし、上記「エ．」及び「オ．」で述べた相違点に加えて、本願補正発明では、「前記コネクタが２列において異なる大きさを有するか、前記コネクタが２列において異なる高さを有するか、前記傾斜部品が、表面上に取り付けられるとともに列で配置されるピット状または柱状のサブコンポーネントを有するか、のいずれか１つの構成を含」む旨特定するのに対し、引用発明では、そのような特定を有していない点で相違している。
　
　よって、本願補正発明と引用発明とは、 
「チップパッケージであって、
　スタック内において垂直方向に配置された半導体ダイを備え、前記垂直方向は、前記スタック内における第１の半導体ダイの面に対して実質的に垂直であり、前記第１の半導体ダイに続く各半導体ダイは、前記スタック内における直前の半導体ダイからオフセット値分だけ前記面において水平方向にオフセットしており、これによってスタックの一方側に階段状テラスが規定され、前記階段状テラスにおける前記半導体ダイの各々の表面は、前記半導体ダイの縁部に対して略平行な列の第１のパッドを含み、チップパッケージはさらに、
　前記列の前記第１のパッドに対して電気的かつ機械的に結合されるコネクタと、
　スタックの一方側に位置決めされる傾斜部品とを備え、前記傾斜部品は、前記水平方向と前記垂直方向の間の前記階段状テラスに沿った方向に対して略平行であり、
　前記傾斜部品は、第２のパッドを含む表面を有し、前記第２のパッドは、前記半導体ダイの各々について列の第２のパッドとして配置され、
　前記コネクタは、前記各半導体ダイと前記傾斜部品との間の非平行な表面間に配置され、前記列の前記第２のパッドに対して電気的かつ機械的に結合される、チップパッケージ。」 
である点で一致し、以下の点で相違する。 
［相違点］　 
　本願補正発明では、第１のパッドの列が「２列」、第２のパッドの列が「少なくとも２列」であり、「前記コネクタが２列において異なる大きさを有するか、前記コネクタが２列において異なる高さを有するか、前記傾斜部品が、表面上に取り付けられるとともに列で配置されるピット状または柱状のサブコンポーネントを有するか、のいずれか１つの構成を含」む旨特定するのに対し、引用発明では、そのような特定を有していない点。
　
（３）判断 
　上記［相違点］について検討する。
　引用例１には、段落［0032］に「はんだボールの２つ以上の列が、所与の半導体ダイに傾斜部品１２２を堅固に結合してもよい」と記載（上記「（１−１）オ．」を参照）されているところ、
　引用例２には、互いに一部の領域で上下に重なる複数の半導体チップが、キャリア基板の主面に対してそれぞれ斜めに配置され、各半導体チップの片側の端部のみが前記キャリア基板に直接接触するようにした半導体装置において、前記各半導体チップにおける、他の半導体チップと重ならない領域であって前記キャリア基板に面する側の表面には、前記各半導体チップの縁部に対して略平行に２列のコンタクトパッドからなる接触点９，１０を形成し、前記キャリア基板の主面には、前記接触点９，１０にそれぞれ対応付けられる２列の接触点１１，１２を形成し、前記接触点９，１０と前記接触点１１，１２とを、前記各半導体チップと前記キャリア基板との間の非平行な表面間に配置した、２列において異なる大きさ（あるいいは異なる高さ）を有するはんだバンプでそれぞれ電気的に接続するようにした技術事項が記載されている（なお、キャリア基板側の接触点１１，１２についても、はんだバンプで接続するような場合にあっては、半導体チップ側の接触点９，１０と同様、コンタクトパッドからなるものとすることはごく普通の技術事項である。）。ここで、各半導体チップを基準に（水平にして）みると、「キャリア基板」は、引用発明でいう「階段状テラス」に沿った方向に対して略平行であり、引用発明の「傾斜部品」に対応するものであるといえ、引用発明においても、かかる技術事項を採用し、半導体ダイの各々と傾斜部品との間の非平行な表面間において、はんだパッド144-1、はんだパッド144-2及びはんだボールをそれぞれ「２列」とするとともに、はんだボールが２列において異なる大きさ（あるいは異なる高さ）を有するものとすること、すなわち相違点に係る構成とすることは当業者であれば容易になし得ることである。
　
　そして、本願補正発明が奏する効果についてみても、引用発明及び引用例２に記載の技術事項から当業者が十分に予測できたものであって、格別顕著なものがあるとはいえない。 
　なお、請求人は審判請求書において、『仮に、本願発明の技術的思想に係る「前記コネクタは、前記各半導体ダイと前記傾斜部品との間の非平行な表面間に配置され」との構成が周知であったとしても、引用文献１の発明を特徴付ける必須の構成である静的屈曲部に加えて、当業者は、当該構成を採用する動機付けがない。』などと主張している。
　しかしながら、引用発明における、各半導体ダイにおける静的屈曲部より先の終端部は、傾斜部品と機械的に結合するだけでもよいものであるといえ、追加のはんだボールの列を設ける場合に、これを当該終端部に設けなければならない必然性もないから、引用発明において、引用例２に記載の技術事項を採用することに阻害要因があるとは認められない。
　よって、請求人の上記主張は採用することはできない。
　 
（４）むすび
　以上のとおり、本願補正発明は、引用発明及び引用例２に記載の技術事項に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができないものである。 
２−２．特許法第３６条第６項第２号違反
（１）請求項１において、「・・傾斜部品が、表面上に取り付けられるとともに列で配置されるピット状または柱状のサブコンポーネントを有するか・・」とあるが、
　かかる記載のみでは、「ピット状または柱状のサブコンポーネント」と、特に「第２のパッド」との関係（配置構成）が不明なため、これらサブコンポーネントなるものが何のために設けられるのかも明らかでなく、この点において請求項１に係る発明は明確なものでない。
　よって、本件出願は、特許請求の範囲の記載が特許法第３６条第６項第２号に規定する要件を満たしていないから、本件補正発明は、特許出願の際独立して特許を受けることができないものである。 
　
３．本件補正についてのむすび 
　したがって、本件補正は、特許法第１７条の２第６項において準用する同法第１２６条第７項の規定に違反するものであるから、同法第１５９条第１項で読み替えて準用する同法第５３条第１項の規定により却下すべきものである。 
　
第３　本願発明について 
　平成２９年１月１２日付けの手続補正は上記のとおり却下されたので、本願の請求項１に係る発明（以下、「本願発明」という。）は、平成２８年４月２６日付け手続補正書の特許請求の範囲の請求項１に記載された、次のとおりのものである。 
「【請求項１】
　チップパッケージであって、
　スタック内において垂直方向に配置された半導体ダイを備え、前記垂直方向は、前記スタック内における第１の半導体ダイの面に対して実質的に垂直であり、前記第１の半導体ダイに続く各半導体ダイは、前記スタック内における直前の半導体ダイからオフセット値分だけ前記面において水平方向にオフセットしており、これによってスタックの一方側に階段状テラスが規定され、前記階段状テラスにおける前記半導体ダイの各々の表面は、前記半導体ダイの縁部に対して略平行な２列の第１のパッドを含み、チップパッケージはさらに、
　前記２列の前記第１のパッドに対して電気的かつ機械的に結合されるコネクタと、
　スタックの一方側に位置決めされる傾斜部品とを備え、前記傾斜部品は、前記水平方向と前記垂直方向の間の前記階段状テラスに沿った方向に対して略平行であり、
　前記傾斜部品は、第２のパッドを含む表面を有し、前記第２のパッドは、前記半導体ダイの各々について少なくとも２列の第２のパッドとして配置され、
　前記コネクタは、前記２列の前記第２のパッドに対して電気的かつ機械的に結合される、チップパッケージ。」
 　 
１．引用例 
　原査定の拒絶の理由で引用された引用例及びその記載事項は、前記「第２　２−１．（１）」に記載したとおりである。 
 　 
２．対比・判断 
　本願発明は、前記「第２　２−１．」で検討した本願補正発明の発明特定事項である、チップパッケージにおける「コネクタ」あるいは「傾斜部品」について、「前記コネクタが２列において異なる大きさを有するか、前記コネクタが２列において異なる高さを有するか、前記傾斜部品が、表面上に取り付けられるとともに列で配置されるピット状または柱状のサブコンポーネントを有するか、のいずれか１つの構成を含」む旨の限定を省き、さらに、「コネクタ」については、「前記各半導体ダイと前記傾斜部品との間の非平行な表面間に配置」される旨の限定を省いたものに相当する。 
　そうすると、本願発明の発明特定事項を全て含み、更に他の限定事項を付加したものに相当する本願補正発明が前記「第２　２−１．（３）」に記載したとおり、引用発明及び引用例２に記載の技術事項に基づいて当業者が容易に発明をすることができたものであるから、本願発明も、同様の理由により、引用発明及び引用例２に記載の技術事項に基づいて当業者が容易に発明をすることができたものである。 
 　 
３．むすび 
　以上のとおり、本願の請求項１に係る発明は、特許法第２９条第２項の規定により特許を受けることができないものであるから、その余の請求項について論及するまでもなく、本願は拒絶すべきものである。 
　よって、結論のとおり審決する。