【事件の表示】
　特願２０１５−１２５２１８「半導体装置」拒絶査定不服審判事件〔平成２７年　９月１７日出願公開、特開２０１５−１６５６０１〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は、平成１２年９月１２日（国内優先権主張　平成１１年１０月１３日、特願平１１−２９１０６６号）を出願日とする特願２０００−２７５９１２号の一部を、平成２４年３月２１日に新たな特許出願（特願２０１２−０６３６３８号）とし、当該新たな特許出願の一部を、平成２７年４月１５日に新たな特許出願（特願２０１５−０８３４８７号）としたうえで、さらに、当該新たな特許出願の一部を、同年６月２３日に新たな特許出願としたものであって、その手続の経緯は以下のとおりである。
　平成２７年　７月２３日　審査請求・上申書・手続補正書
　平成２７年１２月２１日　拒絶理由通知
　平成２８年　３月　４日　意見書・手続補正書
　平成２８年　７月１５日　拒絶理由通知（最後）
　平成２８年　９月１６日　意見書・手続補正書
　平成２８年１１月　２日　補正の却下の決定・拒絶査定
　平成２９年　２月　８日　審判請求・手続補正書
　平成２９年　９月　７日　拒絶理由通知（当審）
　平成２９年１１月　７日　意見書・手続補正書
第２　本願発明
　本願の請求項１に係る発明（以下、「本願発明」という。）は，平成２９年１１月７日付け手続補正により補正された特許請求の範囲の請求項１に記載された、次のとおりのものと認める。
　「【請求項１】
　ＤＲＡＭメモリセルと周辺ＭＯＳトランジスタを有する半導体装置において、
　シリコン基板のＤＲＡＭメモリセル形成領域に形成されたワード・トランジスタと、
　前記シリコン基板の周辺ＭＯＳトランジスタ形成領域に形成され、ポリシリコン層とその上に積層されたタングステン含有層の積層構造を含むゲートを有する前記周辺ＭＯＳトランジスタと、
　前記シリコン基板の前記周辺ＭＯＳトランジスタのシリサイド層が形成されている第１不純物拡散層と、
　前記シリコン基板の前記ワード・トランジスタの前記シリサイド層が形成されていない少なくとも２つの第２不純物拡散層と、
　前記ＤＲＡＭメモリセル形成領域に形成されたワード線と、
　前記ＤＲＡＭメモリセル形成領域の上層に形成されたキャパシタ部と、
　前記キャパシタ部と前記ワード・トランジスタとの間に形成されたタングステン及びＴｉＮの積層構造を有するビット線と、
　前記キャパシタ部の下部電極の下端に上端を接続された第１電極と、前記第２不純物拡散層の１つに下端を接続され上端を前記第１電極の下端に接合されたシリコン層からなる第２電極と、により構成される２段コンタクトと、
を備え、
　前記ビット線と前記第２不純物拡散層の他の１つは、シリコン層で接続されており、
　前記周辺ＭＯＳトランジスタのゲートは、前記タングステン含有層の上にシリコン窒化膜のオフセット膜を有し、
　前記キャパシタ部の下層であって前記ビット線よりも上層に形成されたシリコン窒化膜の絶縁膜を有し、
　前記２段コンタクトの前記第１電極と前記第２電極の接合部において前記第１電極は前記第２電極よりも狭幅であり前記第１電極が前記第２電極にめり込むように形成され、
　前記第１電極は前記シリコン窒化膜の絶縁膜に配置されたサイドウォール・エッチング・マスク層の開口部を介して形成されたコンタクトホールに配置されることを特徴とする半導体装置。」
第３　引用文献・引用発明
　１　引用文献１
（１）引用文献１の記載事項
　平成２９年９月７日付け拒絶理由通知（以下、「当審拒絶理由通知」という。）で引用された特開平１１−１８６５２２号公報（以下、「引用文献１」という。）には、図面とともに次の記載がある。（下線は当審において付加した。以下同じ。）
　ア「【０００１】
【発明の属する技術分野】
本発明は、
ＤＲＡＭ（DynamicRandom Access Memory）を有する半導体集積回路装置の製造方法に適用して有効な技術に関するものである。
　イ「【００３７】
（実施の形態１）図１は、本実施の形態のＤＲＡＭを形成した半導体チップの全体平面図である。図示のように、単結晶シリコンからなる半導体チップ１Ａの主面には、Ｘ方向（半導体チップ１Ａの長辺方向）およびＹ方向（半導体チップ１Ａの短辺方向）に沿って多数のメモリアレイＭＡＲＹがマトリクス状に配置されている。
【００３８】
図２は、上記ＤＲＡＭの等価回路図である。図示のように、このＤＲＡＭのメモリアレイ（ＭＡＲＹ）は、マトリクス状に配置された複数のワード線ＷＬ（ＷＬn-1、ＷＬn、ＷＬn+1…）と複数のビット線ＢＬおよびそれらの交点に配置された複数のメモリセル（ＭＣ）によって構成されている。１ビットの情報を記憶する１個のメモリセルは、１個の情報蓄積用容量素子Ｃとこれに直列に接続された１個のメモリセル選択用ＭＩＳＦＥＴＱｓとで構成されている。メモリセル選択用ＭＩＳＦＥＴＱｓのソース、ドレインの一方は、情報蓄積用容量素子Ｃと電気的に接続され、他方はビット線ＢＬと電気的に接続されている。
【００３９】次に、本実施の形態のＤＲＡＭの製造方法を図３〜図２１を用いて工程順に説明する。なお、
図１２を除く各図において、左側はメモリセル約２ビット分の断面図、右側は周辺回路のｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴの断面図をそれぞれ示している。
【００４０】まず、図３に示すように、ｐ型で比抵抗が１０Ωcm程度の
単結晶シリコンからなる半導体基板１
【００４１】次に、
図４に示すように、メモリセルを形成する領域（メモリアレイ）の半導体基板１にｎ型不純物、例えばＰ（リン）をイオン打ち込みしてｎ型半導体領域３を形成した後、メモリアレイと周辺回路の一部（ｎチャネル型ＭＩＳＦＥＴＱｎを形成する領域）とにｐ型不純物、例えばＢ（ホウ素）をイオン打ち込みしてｐ型ウエル２を形成し、周辺回路の他の一部（ｐチャネル型ＭＩＳＦＥＴＱｐを形成する領域）にｎ型不純物、例えばＰ（リン）をイオン打ち込みしてｎ型ウエル４を形成する。
【００４２】続いて、ＭＩＳＦＥＴのしきい値電圧を調整するための不純物、例えばＢＦ２（フッ化ホウ素））をｐ型ウエル２およびｎ型ウエル４にイオン打ち込みし、次いでｐ型ウエル２およびｎ型ウエル４のそれぞれの表面をＨＦ（フッ酸）系の洗浄液で洗浄した後、半導体基板１をウェット酸化してｐ型ウエル２およびｎ型ウエル４のそれぞれの表面に膜厚７nm程度の清浄なゲート酸化膜７を形成する。
【００４３】次に、
図５に示すように、ゲート酸化膜７の上部にゲート電極８Ａ（ワード線ＷＬ）およびゲート電極８Ｂ、８Ｃを形成する。ゲート電極８Ａ（ワード線ＷＬ）およびゲート電極８Ｂ、８Ｃは、例えばＰ（リン）などのｎ型不純物をドープした膜厚７０nm程度の多結晶シリコン膜を半導体基板１上にＣＶＤ法で堆積し、次いでその上部に膜厚５０nm程度のＷＮ（タングステンナイトライド）膜と膜厚１００nm程度のＷ膜とをスパッタリング法で堆積し、さらにその上部に膜厚２００nm程度の窒化シリコン膜１２をＣＶＤ法で堆積した後、フォトレジスト膜をマスクにしてこれらの膜をパターニングすることにより形成する。
【００４４】次に、
図６に示すように、
ｐ型ウエル２にｎ型不純物、例えばＰ（リン）をイオン打ち込みしてゲート電極８Ａの両側のｐ型ウエル２にｎ
−
型半導体領域９ａを形成
する。ここまでの工程により、ｎチャネル型で構成されたメモリセル選択用ＭＩＳＦＥＴＱｓが略完成する。
【００４５】次に、図７に示すように、半導体基板１上にＣＶＤ法で膜厚５０nm程度の窒化シリコン膜１３を堆積した後、メモリアレイの窒化シリコン膜１３をフォトレジスト膜で覆い、周辺回路の窒化シリコン膜１３を異方性エッチングすることにより、周辺回路のゲート電極８Ｂ、８Ｃの側壁にサイドウォールスペーサ１３ｓを形成する。このエッチングは、素子分離溝６に埋め込まれた酸化シリコン膜５およびゲート酸化膜７の削れ量を最少とするために、窒化シリコン膜１３を高い選択比でエッチングするガスを使用して行う。また、ゲート電極８Ｂ、８Ｃ上の窒化シリコン膜１２の削れ量を最少とするために、オーバーエッチング量を必要最小限に留めるようにする。
【００４６】次に、
図８に示すように、周辺回路のｎ型ウエル４にｐ型不純物、例えばＢ（ホウ素）をイオン打ち込みしてｐチャネル型ＭＩＳＦＥＴＱｐのｐ
＋
型半導体領域１１（ソース、ドレイン）を形成し、周辺回路のｐ型ウエル２にｎ型不純物、例えばＡｓ（ヒ素）をイオン打ち込みしてｎチャネル型ＭＩＳＦＥＴＱｎのｎ
＋
型半導体領域１０（ソース、ドレイン）を形成する。ここまでの工程により、ＬＤＤ(Lightly Doped Drain)構造を有するｐチャネル型ＭＩＳＦＥＴＱｐおよびｎチャネル型ＭＩＳＦＥＴＱｎが略完成する。
【００４７】次に、図９に示すように、半導体基板１上に膜厚３００nm程度のＳＯＧ膜１６をスピン塗布し、水蒸気を含む４００℃程度の酸素雰囲気中でベーク処理を行った後、さらに８００℃、１分程度の熱処理を行ってこのＳＯＧ膜１６をデンシファイ（緻密化）する。ＳＯＧ膜１６には、例えばポリシラザン系の無機ＳＯＧを使用する。
【００４８】ＳＯＧ膜１６は、ＢＰＳＧ膜などのグラスフロー膜に比べてリフロー性が高く、微細なスペースのギャップフィル性に優れているので、フォトリソグラフィの解像限界程度まで微細化されたゲート電極８Ａ（ワード線ＷＬ）のスペースに埋め込んでもボイドが生じることがない。また、ＳＯＧ膜１６は、ＢＰＳＧ膜などで必要とされる高温、長時間の熱処理を行わなくとも高いリフロー性が得られるので、メモリセル選択用ＭＩＳＦＥＴＱｓのソース、ドレインや周辺回路のＭＩＳＦＥＴ（ｎチャネル型ＭＩＳＦＥＴＱｎ、ｐチャネル型ＭＩＳＦＥＴＱｐ）のソース、ドレインに打ち込まれた不純物の熱拡散を抑制して浅接合化を図ることができ、さらに熱処理時にゲート電極８Ａ（ワード線ＷＬ）およびゲート電極８Ｂ、８Ｃを構成するメタル（Ｗ膜）が酸化するのを抑制できるので、メモリセル選択用ＭＩＳＦＥＴＱｓおよび周辺回路のＭＩＳＦＥＴの高性能化を実現することができる。
【００５０】次に、
図１１に示すように、フォトレジスト膜２７をマスクにしたドライエッチングでメモリセル選択用ＭＩＳＦＥＴＱｓのｎ
−
型半導体領域９ａ（ソース、ドレイン）の上部の酸化シリコン膜１８、１７を除去し、次いで窒化シリコン膜１３とその下層の薄いゲート酸化膜７を除去することにより、ｎ
−
型半導体領域９ａの一方の上部にコンタクトホール１９を形成し、他方の上部にコンタクトホール２０を形成する。コンタクトホール１９は、メモリセル選択用ＭＩＳＦＥＴＱｓとビット線とを接続するための導体膜（多結晶シリコン膜）を埋め込むために形成し、コンタクトホール２０は、メモリセル選択用ＭＩＳＦＥＴＱｓと情報蓄積用容量素子の一方の電極とを接続するための導体膜（多結晶シリコン膜）を埋め込むために形成する。
【００５１】酸化シリコン膜１８、１７のエッチングは、下層の窒化シリコン膜１３が除去されるのを防ぐために、酸化シリコン膜１７を高い選択比でエッチングするガスを使用して行う。また、窒化シリコン膜１３のエッチングは、半導体基板１や素子分離溝６の削れ量を最小とするために、窒化シリコン膜１３を高い選択比でエッチングするガスを使用して行う。さらに、
このエッチングは、窒化シリコン膜１３を異方的にエッチングするような条件で行い、ゲート電極８Ａ（ワード線ＷＬ）の側壁に窒化シリコン膜１３を残すようにする。これにより、底部の径がフォトリソグラフィの解像限界以下の微細なコンタクトホール１９、２０がゲート電極８Ａ（ワード線ＷＬ）のスペースに対して自己整合で形成される。
【００５２】図１２に示すように、コンタクトホール２０は、Ｘ方向（ビット線ＢＬが延在する方向）の径とＹ方向（ワード線ＷＬが延在する方向）の径がほぼ等しく（０．２４μｍ程度）なるように形成する。一方、コンタクトホール１９（２個のメモリセル選択用ＭＩＳＦＥＴＱｓによって共有されたｎ−型半導体領域９ａ上のコンタクトホール）は、Ｙ方向の径がＸ方向の径よりも大きい略長方形の平面パターンで構成し、Ｙ方向に隣接する活性領域（Ｌ）の間の素子分離領域でビット線ＢＬと接続する。また、コンタクトホール１９の素子分離溝６上に延在した領域には、後の工程でこの領域に形成されるスルーホール２２（ビット線ＢＬとコンタクトホール１９とを接続するスルーホール）とのマスク合わせ余裕を確保するために、ドグボーンを設けることによってＸおよびＹ方向の径をコンタクトホール２０のそれよりも大きくする（０．３μｍ程度）。さらに、ビット線ＢＬとワード線ＷＬとの間の寄生容量を低減するために、コンタクトホールのＸ方向の大きさは、活性領域上で素子分離領域上よりも小さくする。なお、リソグラフィの解像能力から、ドグボーンを形成することが困難な場合には、ドライエッチングおよびその後のウェット洗浄での削れによる寸法シフトを利用して径を大きくする。
【００５３】次に、フォトレジスト膜２７を除去した後、フッ酸系のエッチング液（例えばフッ酸＋フッ化アンモニウム混液）を使って、コンタクトホール１９、２０の底部に露出した半導体基板１の表面を洗浄し、ドライエッチング残渣やフォトレジスト残渣などを除去する。このときコンタクトホール１９、２０の側壁に露出したＳＯＧ膜１６もエッチング液に曝されるが、８００℃程度の高温でデンシファイ（緻密化）したＳＯＧ膜１６は、この処理を行わないＳＯＧ膜に比べてフッ酸系のエッチング液に対する耐性が高いので、このウェットエッチング処理によってコンタクトホール１９、２０の側壁が大きくアンダーカットされることはない。これにより、次の工程でコンタクトホール１９、２０の内部に埋め込まれるプラグ２１同士のショートを確実に防止することができる。
【００５４】また、上記コンタクトホール１９、２０を形成した後、このコンタクトホール１９、２０を通じてｐ型ウエル２にｎ型不純物（例えばリン）をイオン打ち込みすることによって、メモリセル選択用ＭＩＳＦＥＴＱｓのソース、ドレインよりも深い領域のｐ型ウエル２にｎ型半導体層を形成してもよい。このｎ型半導体層は、ソース、ドレインの端部に集中する電界を緩和する効果があるので、ソース、ドレインの端部のリーク電流を低減してメモリセルのリフレッシュ特性を向上させることができる。
【００５５】次に、
図１３に示すように、コンタクトホール１９、２０の内部にプラグ２１を形成する。プラグ２１は、コンタクトホール１９、２０の内部を含む酸化シリコン膜１８の上部にｎ型不純物（例えばＡｓ（ヒ素））をドープした膜厚３００nm程度の多結晶シリコン膜をＣＶＤ法で堆積した後、この多結晶シリコン膜をＣＭＰ法で研磨（またはエッチバック）してコンタクトホール１９、２０の内部に残すことにより形成する。
【００５６】続いて、
図１４に示すように、
低抵抗のｎ型半導体領域（ソース、ドレイン）９が形成される。
【００５７】次に、図１５に示すように、フォトレジスト膜２９をマスクにしたドライエッチングでコンタクトホール１９の上部の酸化シリコン膜２８を除去し、ビット線が接続されるプラグ（導体層）２１の一部を露出させることによって、直径０．２４μｍ程度のスルーホール２２を形成する。また、このとき同時に周辺回路の酸化シリコン膜２８、１８、１７、ＳＯＧ膜１６およびゲート酸化膜７を除去することによって、ｎチャネル型ＭＩＳＦＥＴＱｎのｎ＋型半導体領域１０（ソース、ドレイン）の上部にコンタクトホール３０、３１を形成し、ｐチャネル型ＭＩＳＦＥＴＱｐのｐ＋型半導体領域１１（ソース、ドレイン）の上部にコンタクトホール３２、３３を形成する。さらに、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極８Ｃの上部にコンタクトホール３４を形成し、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極８Ｂの上部に図示しないコンタクトホールを形成する。
【００５８】前記のように、コンタクトホール１９には、その上部に形成されるスルーホール２２を形成するためのフォトマスクの合わせ余裕を確保するために、ドグボーンを設けてその径を大きくしてある。つまり、スルーホール２２は、ビット線を接続するためのプラグ２１上からずれないので、コンタクトホール１９の周囲の絶縁膜が削られることはない。これにより、アスペクト比が大きい（すなわち深い）周辺回路のコンタクトホール３０〜３４と、コンタクトホール１９の上部のアスペクト比が小さい（すなわち浅い）スルーホール２２とを同時に開孔することが可能となるので、スルーホール２２とコンタクトホール３０〜３４とを別工程で形成する場合に比べてフォトマスクを１枚減らすことができる。
【００５９】次に、図１６に示すように、コンタクトホール３０〜３４の内部とスルーホール２２の内部とを含む酸化シリコン膜２８の上部に膜厚４０nm程度のＴｉ膜３６を堆積する。Ｔｉ膜３６は、アスペクト比が大きいコンタクトホール３０〜３４の底部でも１０nm程度以上の膜厚を確保できるよう、コリメーションスパッタなどの高指向性スパッタリング法を用いて堆積する。
【００６０】続いて、Ｔｉ膜３６を大気に晒すことなく、Ａｒ（アルゴン）ガス雰囲気中で６５０℃、３０秒程度の熱処理を行い、さらに窒素ガス雰囲気中で７５０℃、１分程度の熱処理を行う。この熱処理によって
図１７に示すように、コンタクトホール３０〜３３の底部のＳｉ基板とＴｉ膜３６とが反応し、ｎチャネル型ＭＩＳＦＥＴＱｎのｎ
＋
型半導体領域１０（ソース、ドレイン）の表面とｐチャネル型ＭＩＳＦＥＴＱｐのｐ
＋
型半導体領域１１（ソース、ドレイン）の表面とに膜厚１０nm程度のＴｉＳｉ
２
（チタンシリサイド）層３７が形成される。
【００６１】なおこのとき、酸化シリコン膜２８の上部のＴｉ膜３６の表面も窒化されるが、表面以外の部分は窒化されずに未反応のまま残る。また、スルーホール２２の底部のプラグ２１の表面には、プラグ２１を構成する多結晶シリコン膜とＴｉ膜３６との反応によってＴｉＳｉ２層３７が形成される。
【００６２】コンタクトホール３０〜３３の底部にＴｉＳｉ２層３７を形成することにより、次の工程でコンタクトホール３０〜３３の内部に形成されるプラグ３５と、周辺回路のＭＩＳＦＥＴのソース、ドレイン（ｎ＋型半導体領域１０、ｐ＋型半導体領域１１）とが接触する部分のコンタクト抵抗を１ｋΩ以下まで低減することができるので、センスアンプＳＡやワードドライバＷＤなどの周辺回路の高速動作が可能となる。コンタクトホール３０〜３３の底部のシリサイド層は、ＴｉＳｉ２以外の高融点金属シリサイド、例えばＣｏＳｉ２（コバルトシリサイド）、ＴａＳｉ２（タンタルシリサイド）、ＭｏＳｉ２（モリブデンシリサイド）などで構成することもできる。
【００６３】次に、図１８に示すように、Ｔｉ膜３６の上部に膜厚３０nm程度のＴｉＮ膜４０をＣＶＤ法で堆積する。ＣＶＤ法は、スパッタリング法に比べてステップカバレージがよいので、アスペクト比が大きいコンタクトホール３０〜３４の底部に平坦部と同程度の膜厚のＴｉＮ膜４０を堆積することができる。続いて、六フッ化タングステン（ＷＦ６）、水素およびモノシラン（ＳｉＨ４）をソースガスに用いたＣＶＤ法でＴｉＮ膜４０の上部に膜厚３００nm程度の厚いＷ膜４１を堆積し、コンタクトホール３０〜３４およびスルーホール２２のそれぞれの内部をＷ膜４１で完全に埋め込む。
【００６４】次に、図１９に示すように、ＣＭＰ法を用いて酸化シリコン膜２８の上部のＷ膜４１、ＴｉＮ膜４０およびＴｉ膜３６を除去（ポリッシュバック）することにより、コンタクトホール３０〜３４およびスルーホール２２のそれぞれの内部に上記Ｗ膜４１、ＴｉＮ膜４０およびＴｉ膜３６で構成されたプラグ３５を形成する。このプラグ３５は、酸化シリコン膜２８の上部のＷ膜４１、ＴｉＮ膜４０およびＴｉ膜３６をドライエッチングで除去（エッチバック）することによって形成してもよい。
【００６５】上記プラグ３５は、高融点金属であるＷ膜４１を主体として構成されているために抵抗が低いと共に耐熱性が高い。また、Ｗ膜４１の下層に形成されたＴｉＮ膜４０は、Ｗ膜４１をＣＶＤ法で堆積する際に六フッ化タングステンとＳｉとが反応して欠陥(エンクローチメントやワームホール)が発生するのを防止するバリア層として機能すると共に、後の高温熱処理工程でＷ膜４１とＳｉ基板とが反応（シリサイド化反応）するのを防止するバリア層として機能する。このバリア層には、ＴｉＮ以外の高融点金属窒化物（例えばＷＮ膜）などを使用することもできる。
【００６６】プラグ３５は、Ｗ膜４１を使用せずにＴｉＮ膜４０を主体として構成してもよい。すなわち、コンタクトホール３０〜３４およびスルーホール２２のそれぞれの内部に厚い膜厚のＴｉＮ膜４０を埋め込んでプラグ３５を形成してもよい。この場合は、Ｗ膜４１を主体として構成した場合に比べてプラグ３５の抵抗が幾分高くなるが、次の工程で酸化シリコン膜２８の上部に堆積するＷ膜４２をドライエッチングしてビット線ＢＬと周辺回路の第１層目の配線２３〜２６とを形成する際にＴｉＮ膜４０がエッチングストッパとなるので、配線２３〜２６とコンタクトホール３０〜３４の合わせずれマージンが格段に向上し、配線２３〜２６のレイアウトの自由度が大幅に向上する。
【００６７】次に、図２０に示すように、酸化シリコン膜２８の上部に膜厚１００nm程度のＷ膜４２をスパッタリング法で堆積した後、
図２１に示すように、
ビット線ＢＬ
を形成する。ビット線ＢＬ
は、
Ｗ膜とＴｉＮ膜との積層膜を使って形成してもよい。
【００６８】
ビット線ＢＬは、スルーホール２２およびその下部のコンタクトホール１９の内部のプラグ３５、２１を通じてメモリセル選択用ＭＩＳＦＥＴＱｓのソース、ドレインの一方（２個のメモリセル選択用ＭＩＳＦＥＴＱｓによって共有されたｎ型半導体領域９）と電気的に接続される。
【００６９】Ｗ膜４２をドライエッチングしてビット線ＢＬを形成するときは、フォトレジスト膜４３のビット線パターン４３ａの幅をフォトリソグラフィの解像限界で決まる最小加工寸法またはそれよりも微細な寸法で形成する。ビット線ＢＬの幅を微細な寸法で構成することにより、ビット線の寄生容量を低減することができるので、動作速度の向上したＤＲＡＭを実現することができる。また、ビット線ＢＬの幅を細くすることにより、その分、ビット線ＢＬのスペースを広くすることができるので、後の工程でビット線ＢＬのスペース領域に形成されるスルーホール（情報蓄積用容量素子Ｃとコンタクトホール２０とを接続するスルーホール）とビット線ＢＬとのマスク合わせ余裕を十分に確保することができる。さらに、ビット線ＢＬを金属（Ｗ）で構成することにより、そのシート抵抗を２Ω／□程度にまで低減できるので、情報の読み出し、書き込みを高速で行うことができる。また、ビット線ＢＬと後述する周辺回路の配線２３〜２６とを同一の工程で同時に形成することができるので、ＤＲＡＭの製造工程を簡略化することができる。また、ビット線ＢＬを耐熱性およびエレクトロマイグレーション耐性の高い金属（Ｗ）で構成することにより、ビット線ＢＬの幅をフォトリソグラフィの解像限界以下まで微細化した場合でも、断線を確実に防止することができる。」
　ウ「【００８０】
（実施の形態３）本実施の形態では、ビット線ＢＬおよび周辺回路の第１層目の配線２３〜２６を形成した以降の製造プロセスを説明する。ビット線ＢＬおよび配線２３〜２６を形成するまでのプロセスは、前記実施の形態１
と同じでもよく
【００８１】まず、図２９に示すように、ビット線ＢＬと第１層目の配線２３〜２６のそれぞれの上部に膜厚１００nm程度の酸化シリコン膜３８を堆積し、続いて酸化シリコン膜３８の上部に膜厚２５０nm程度のＳＯＧ膜３９をスピン塗布した後、水蒸気を含む４００℃程度の酸素雰囲気中でベーク処理を行い、さらに８００℃、１分程度の熱処理を行ってデンシファイ（緻密化）することにより、ＳＯＧ膜３９の表面を平坦化する。
【００８２】なお、ここでは、酸化シリコン膜３８とＳＯＧ膜３９でビット線上を平坦化したが、ビット線ＢＬと第１層目の配線２３〜２６による段差が小さい場合には、ＳＯＧ膜３９を使用せずに酸化シリコン膜３８を厚く堆積するだけで平坦化を図ることもできる。他方、ビット線ＢＬと配線２３〜２６の密度差が大きく、ＳＯＧ膜３９だけでは十分な平坦性が得られないような場合には、ＳＯＧ膜３９の表面をＣＭＰ法で研磨し、さらにその上部にＳＯＧ膜３９の表面の微細な研磨傷を補修するための酸化シリコン膜を堆積してもよい。また、ＳＯＧ膜３９をデンシファイする温度をあまり高くできないような場合には、その耐湿性の低下を補うために、その上部にさらに酸化シリコン膜を堆積してもよい。
【００８３】次に、
図３０に示すように、ＳＯＧ膜３９の上部に膜厚２００nm程度の多結晶シリコン膜７０をＣＶＤ法で堆積した後、フォトレジスト膜（図示せず）をマスクにしてこの多結晶シリコン膜７０をドライエッチングすることにより、コンタクトホール２０の上方にスルーホール７１を形成する。
【００８４】次に、
図３１に示すように、スルーホール７１の側壁に多結晶シリコン膜で構成されたサイドウォールスペーサ７２を形成する。
このサイドウォールスペーサ７２を形成することにより、スルーホール７１の内径が最小加工寸法よりも微細（例えば０．１４μｍ）になる。
【００８５】次に、
図３２に示すように、多結晶シリコン膜７０とサイドウォールスペーサ７２とをマスクにして下層の絶縁膜（ＳＯＧ膜３９、酸化シリコン膜３８、２８）をドライエッチングすることにより、ビット線ＢＬとこれに隣接するビット線ＢＬとのスペース領域を通ってコンタクトホール２０に達するスルーホール５２を形成する。
【００８６】
スルーホール５２は、最小加工寸法よりも微細な径を有するスルーホール７１をマスクにして形成されるので、その径は最小加工寸法よりも微細になる。これにより、ビット線ＢＬのスペース領域とスルーホール５２との合わせマージンを十分に確保することができるので、次の工程でスルーホール５２の内部に埋め込まれるプラグがビット線ＢＬまたはその下部のプラグ３５とショートすることはない。
【００８７】次に、スルーホール５２の内部を含む多結晶シリコン膜７０の上部にｎ型不純物（例えばＰ（リン））をドープした膜厚２００nm程度の多結晶シリコン膜（図示せず）をＣＶＤ法で堆積した後、この多結晶シリコン膜を多結晶シリコン膜７０およびサイドウォールスペーサ７２と共にエッチバックすることにより、
図３３に示すように、スルーホール５２の内部にｎ型の多結晶シリコン膜で構成されたプラグ５３を形成する。
【００８８】次に、
図３４に示すように、ＳＯＧ膜３９の上部に膜厚２００nm程度の窒化シリコン膜５４をＣＶＤ法で堆積する。メモリアレイの窒化シリコン膜５４は、後述する情報蓄積用容量素子の下部電極を形成する工程で酸化シリコン膜をエッチングする際のエッチングストッパとして使用される
【００８９】次に、図３５に示すように、窒化シリコン膜５４の上部にＣＶＤ法で酸化シリコン膜５５を堆積した後、フォトレジスト膜（図示せず）をマスクにして酸化シリコン膜５５およびその下部の窒化シリコン膜５４をドライエッチングすることにより、スルーホール５２の上部に凹溝７３を形成する。情報蓄積用容量素子の下部電極は、この凹溝７３の内壁に沿って形成されるので、下部電極の表面積を大きくして蓄積電荷量を増やすためには、酸化シリコン膜５５を厚い膜厚（例えば１．３μｍ程度）で堆積する必要がある。メモリアレイの端部に形成される凹溝７３Ａは、図３６に示すように、メモリアレイの周囲を囲むように配置され、メモリアレイとその外側の厚い酸化シリコン膜５５とを分離するために形成される。
【００９０】前記のように、本実施の形態では、周辺回路に窒化シリコン膜５４を残しておくので、窒化シリコン膜５４の上部に堆積した酸化シリコン膜５５の下地に段差が生じない。これにより、酸化シリコン膜５５の表面の平坦性が向上するので、フォトレジスト膜をマスクにしたドライエッチングでスルーホール５２の上部に凹溝７３を形成する工程でリソグラフィの解像マージンが向上する。
【００９１】次に、
図３７に示すように、
多結晶シリコン膜５６ＡをＣＶＤ法で堆積する。この多結晶シリコン膜５６Ａは、情報蓄積用容量素子の下部電極材料として使用される。
【００９２】次に、図３８に示すように、凹溝７３の内部を含む多結晶シリコン膜５６Ａの上部に膜厚３００nm程度のＳＯＧ膜７４をスピン塗布し、次いで４００℃程度の熱処理を行ってＳＯＧ膜７４をベークした後、凹溝７３の外部のＳＯＧ膜７４をエッチバックして除去する。本実施の形態では、周辺回路に窒化シリコン膜５４を残しておくことにより、その上部に堆積した酸化シリコン膜５５および多結晶シリコン膜５６Ａが半導体基板１の全面でほぼ平坦となるので、多結晶シリコン膜５６Ａの上部に堆積したＳＯＧ膜７４をエッチバックするときの制御性が向上する。
【００９３】次に、
図３９に示すように、
下部電極５６が形成される。
【００９４】次に、
図４０に示すように、
筒型の下部電極５６が完成する。
【００９５】周辺回路に窒化シリコン膜５４を残すことにより、後の工程で情報蓄積用容量素子の上層に形成される層間絶縁膜の表面がメモリアレイと周辺回路とでほぼ同じ高さになる。これにより、層間絶縁膜の上部に形成される第２層目の配線、さらにその上部に形成される第３層目の配線、および第２層目と第３層目の配線間を接続するスルーホールの形成が容易になる。
【００９６】次に、アンモニア雰囲気中で８００℃、３分程度の熱処理を行って下部電極５６の表面に薄い窒化膜（図示せず）を形成した後、図４１に示すように、下部電極５６の上部に膜厚１４nm程度の薄いＴａ２Ｏ５(酸化タンタル)膜５７を堆積する。下部電極５６の表面の窒化膜は、下部電極５６を構成する多結晶シリコン膜（５６Ａ）が次に行う熱処理によって酸化されるのを防ぐために形成する。また、Ｔａ２Ｏ５膜５７は、例えばペンタエトキシタンタル（Ｔａ（ＯＣ２Ｈ５）５）をソースガスに用いたＣＶＤ法で堆積する。ＣＶＤ法で堆積したＴａ２Ｏ５膜５７はステップカバレージがよいので、立体的な筒型形状を有する下部電極５６の表面全体にほぼ均一な膜厚で堆積される。
【００９７】続いて、８００℃の酸化性雰囲気中でＴａ２Ｏ５膜５７を３分程度熱処理する。この高温熱処理を行うことによって、膜中の結晶欠陥が修復され、良質な高誘電体膜となる。これにより、情報蓄積用容量素子Ｃのリーク電流を低減することができるので、リフレッシュ特性の向上したＤＲＡＭを製造することができる。
【００９８】また、情報蓄積用容量素子Ｃの下部電極５６を立体的な筒型形状にしてその表面積を大きくし、かつ容量絶縁膜を誘電率が２０〜２５程度のＴａ２Ｏ５膜５７で構成することにより、メモリセルを微細化しても情報の保持に十分な蓄積電荷量を確保することが可能となる。
【００９９】また、Ｔａ２Ｏ５膜５７の堆積に先だって形成される下層のビット線ＢＬおよび第１層目の配線２３〜２６を、酸化シリコン系の絶縁膜との密着性が良好なＷ膜で構成したことにより、Ｔａ２Ｏ５膜５７の高温熱処理に起因してビット線ＢＬや配線２３〜２６が膜剥がれを引き起こす不良を確実に防止することができる。
【０１００】また、ビット線を耐熱性の高いＷ膜で構成したことにより、最小加工寸法以下の微細な幅で形成されたビット線ＢＬがＴａ２Ｏ５膜５７の高温熱処理に起因して劣化したり断線したりする不良を確実に防止することができる。さらに、周辺回路のＭＩＳＦＥＴと第１層目の配線２３〜２６とを接続するコンタクトホール３０〜３５の内部のプラグ３５を耐熱性の高い導電材料（Ｗ膜／ＴｉＮ膜／Ｔｉ膜）で構成したことにより、Ｔａ２Ｏ５膜５７の高温熱処理に起因してソース、ドレインのリーク電流が増大したり、コンタクト抵抗が増大したりする不具合を防止することができる。
【０１０１】情報蓄積用容量素子Ｃの容量絶縁膜は、例えばＢＳＴ、ＳＴＯ、ＢａＴｉＯ３（チタン酸バリウム）、ＰｂＴｉＯ３（チタン酸鉛）、ＰＺＴ（ＰｂＺｒＸＴｉ１−ＸＯ３）、ＰＬＴ（ＰｂＬａＸＴｉ１−ＸＯ３）、ＰＬＺＴなどの金属酸化物からなる高（強）誘電体膜で構成することもできる。
【０１０２】次に、
図４２に示すように、
ＴｉＮ膜からなる上部電極５８と、Ｔａ
２
Ｏ
５
膜５７からなる容量絶縁膜と、多結晶シリコン膜（５６Ａ）からなる下部電極５６とで構成された情報蓄積用容量素子Ｃを形成する。また、ここまでの工程により、メモリセル選択用ＭＩＳＦＥＴＱｓとこれに直列に接続された情報蓄積用容量素子Ｃとで構成されたメモリセルが完成する。
【０１０３】本実施の形態によれば、エッチングストッパ用の窒化シリコン膜５４を周辺回路に残し、フォトレジスト膜をマスクにしたドライエッチングで周辺回路の窒化シリコン膜５４を除去する工程を不要とすることにより、フォトマスクを１枚減らすことができる。」
（２）引用発明１
　前記（１）より、引用文献１には次の発明（以下、「引用発明１」という。）が記載されていると認められる。（なお、括弧内に、対応する引用文献１の記載箇所を示した。）
　「ＤＲＡＭメモリセルと周辺回路を有する半導体装置において、（段落［００３８］、［００３９］及び［図３］）
　単結晶シリコンからなる半導体基板１のＤＲＡＭメモリセル形成領域に形成されたメモリセル選択用ＭＩＳＦＥＴＱｓと、（段落［００４４］及び［図６］）
　前記半導体基板１の周辺回路領域に形成され、多結晶シリコン膜とその上に積層されたＷＮ膜の積層構造を含むゲートを有するＭＩＳＦＥＴＱｐ及びＭＩＳＦＥＴＱｎと、（段落［００４３］、［００４６］及び［図８］）
　前記半導体基板１の前記ＭＩＳＦＥＴＱｐのシリサイド層３７が形成されているｐ＋型半導体領域１１及び前記半導体基板１の前記ＭＩＳＦＥＴＱｎのシリサイド層３７が形成されているｎ＋型半導体領域１０と、（段落［００６０］及び［図１７］）
　前記半導体基板１の前記メモリセル選択用ＭＩＳＦＥＴＱｓの前記シリサイド層３７が形成されていない少なくとも２つのｎ型半導体領域９と、（段落［００５６］、［００６０］及び［図１７］）
　前記ＤＲＡＭメモリセル形成領域に形成されたワード線ＷＬと、（段落［００４３］及び［図５］）
　前記ＤＲＡＭメモリセル形成領域の上層に形成された情報蓄積用容量素子Ｃと、（段落［０１０２］及び［図４２］）
　前記情報蓄積用容量素子Ｃと前記メモリセル選択用ＭＩＳＦＥＴＱｓとの間に形成されたＷ膜とＴｉＮ膜との積層膜を使って形成したビット線ＢＬと、（段落［００６７］及び［図４２］）
　前記情報蓄積用容量素子Ｃの下部電極５６の下端に上端を接続されたプラグ５３と、前記ｎ型半導体領域９の１つに下端を接続され上端を前記プラグ５３の下端に接合された多結晶シリコンからなるプラグ２１と、により構成されるコンタクトと、（段落［００５５］、［００８７］、［０１０２］及び［図４２］）
を備え、
　前記ビット線ＢＬと前記ｎ型半導体領域９の他の１つは、多結晶シリコンからなるプラグ２１で接続されており、（段落［００５５］、［００６７］、［００６８］及び［図４２］）
　前記ＭＩＳＦＥＴＱｐ及び前記ＭＩＳＦＥＴＱｎのゲートは、前記ＷＮ膜の上に窒化シリコン膜１２を有し、（段落［００４３］、［００４６］、［図５］及び［図８］）
　前記ビット線ＢＬよりも上層に形成された窒化シリコン膜５４を有し、（段落［００８８］、［図３４］及び［図４２］）
　前記コンタクトの前記プラグ５３と前記プラグ２１との接合部において前記プラグ５３は前記プラグ２１よりも狭幅である（段落［００８６］、［００８７］及び［図４２］）
　ことを特徴とする半導体装置。」
　２　引用文献２
（１）引用文献２の記載事項
　当審拒絶理由通知で引用された特開平１１−１８６５２１号公報（以下、「引用文献２」という。）には、図面とともに次の記載がある。
　ア「【００３１】
図５〜図１１は、第３の実施形態にかかる半導体装置の製造方法を示す工程図である。ＤＲＡＭは一般にＣＭＯＳ回路を基本とする素子であり、ｎチャンネルＭＯＳＦＥＴ(ｎＭＯＳ)とｐチャンネルＭＯＳＦＥＴ(ｐＭＯＳ)とを配線で接続して構成されている。
【００３２】トランスファゲート20は、図５(Ａ)に示されるように、シリコン基板10側から順に、ゲート酸化膜21とゲートポリシリコン膜22、そしてオフセットシリコン酸化膜23とを積層して構成されている。これら３層をシリコン基板10の全面に堆積した後、通常のフォトリソグラフィ工程によりトランスファゲート20の形成部分にレジスト膜を残し、ゲートポリシリコン膜22をストッパーとしてオフセットシリコン酸化膜23をドライエッチングする。レジストを灰化した後、オフセットシリコン酸化膜23をマスクとしてゲートポリシリコン膜22とゲートシリコン酸化膜21とを同時にドライエッチングしてトランスファゲート20を形成する。
【００３３】トランスファゲート20を形成した後、周辺回路領域Ｒpとメモリセル領域Ｒmとのｎウェル11をレジストによりマスクし、ｐウェル12の部分にｎ形不純物を図中に矢印で示したようにイオン注入法(イオンインプランテーション)によりドーピングしてｎＭＯＳのソース・ドレインとなるｎ−拡散層15を形成する。なお、イオン注入時のレジストパターンは図示していない。
【００３４】図５(Ｂ)に示されるように、シリコン基板の全面に保護膜として第４のシリコン酸化膜35をＣＶＤ法により堆積した後、マスク層としてポリシリコン膜36をＣＶＤ法により堆積する。続いて、ポリシリコン膜36を異方的にエッチングすることにより、図５(Ｃ)に示されるように、トランスファゲート20の側面にサイドウォール36aを形成する。ここでのエッチング条件は、例えば、放電周波数2.45GHzのＥＣＲプラズマエッチング装置を用い、圧力5mTorrでCl2ガスを流量100cc/minで供給し、マイクロ波パワーを300W、RFパワー密度を0.113W/cm2、電極温度を20℃に設定する。このとき、第４のシリコン酸化膜35の膜厚とサイドウォール36aの厚さとの合計が、周辺回路領域ＲpのＭＯＳのソース・ドレインとなる拡散層を形成する際のマスクとして必要な幅となるようにエッチング時間を調整する。また、第４のシリコン酸化膜35の膜厚は、サイドウォール36aが除去された後にも第４のシリコン酸化膜35が残存するような厚さに定められる。
【００３５】次に、通常のフォトリソグラフィプロセスにより他の領域をマスクして周辺回路領域Ｒpのｐウェルにｎ形の不純物、ｎウェルにｐ形の不純物を図５(Ｃ)に矢印で示すように順にイオン注入法によりドーピングし、ｐ＋拡散層16、ｎ＋拡散層17を周辺回路領域ＲpのＭＯＳのソース・ドレインとして形成する。サイドウォール36aはイオン注入の位置、すなわち各拡散層16,17とトランスファゲート20との位置関係を制御しており、これによりＭＯＳＦＥＴの特性が決定される。なお、図１(Ｃ)においても、イオン注入時のレジストパターンは図示していない。
【００３６】第４のシリコン酸化膜35に対して十分な選択比を確保できる条件でポリシリコン膜36で構成されるサイドウォール36aを等方的にエッチングして除去する。このときのエッチング条件は、例えば、放電周波数2.45GHzのマイクロ波ダウンフローエッチング装置を用い、圧力40PaでCF4, O2, Cl2の各ガスをそれぞれ流量175cc/min、125cc/min、40cc/minで供給し、マイクロ波パワーを500W、電極温度を25℃に設定する。
【００３７】図５(Ｄ)に示される段階では、メモリセル領域Ｒmのトランスファゲート20間の間隙を塞がず、かつ、後工程のコンタクトホール形成時のエッチングのストッパーとして機能するのに十分な膜厚のシリコン窒化膜31をＣＶＤ法により全面に形成する。シリコン窒化膜31の形成後、図５(Ｅ)に示されるように、メモリセル領域Ｒmをカバーするマスクパターン47を通常のフォトリソグラフィプロセスにより形成し、第４のシリコン酸化膜35に対して十分な選択比を確保できる条件で周辺回路領域Ｒpのシリコン窒化膜31を等方的にエッチングして全体的に除去する。このときのエッチング条件は、例えば、放電周波数2.45GHzのマイクロ波ダウンフローエッチング装置を用い、圧力80PaでCF4, O2, N2, Cl2の各ガスをそれぞれ流量270cc/min、270cc/min、80cc/min、160cc/minで供給し、マイクロ波パワーを600W、電極温度を25℃に設定する。
【００３８】マスクパターン47のレジストを灰化した後、シリコン基板10の全面にトランスファゲート20を覆う膜厚の第５のシリコン酸化膜32を堆積し、その表面をＣＭＰにより研磨して、図５(Ｆ)に示すように平坦化する。
【００３９】図６(Ａ)に示す段階では、メモリセル領域Ｒmでシリコン基板10に達するコンタクトホールを形成するため、通常のフォトリソグラフィプロセスによりレジスト膜によるマスクパターン40を形成し、これをマスクとしてシリコン窒化膜31をストッパーとする条件で第５のシリコン酸化膜32をエッチングし、続いてシリコン窒化膜31をエッチングする条件でシリコン基板10に達するパッドコンタクトホール41を開口する。第５のシリコン酸化膜32のエッチングには、例えばマグネトロンエッチング装置を用い、圧力40mTorrでC4F8, Ar, COの各ガスをそれぞれ流量16sccm、400sccm、300sccmで供給し、RFパワーを1300W、電極間隔を27mm、冷却He背圧を3/70Torr(センター/エッジ)、電極温度を20℃に設定する。また、シリコン窒化膜31のエッチングには、続けて、圧力50mTorrでCHF3, Ar, O2の各ガスをそれぞれ流量20sccm、100sccm、20sccmで供給し、RFパワーを300W、電極間隔を32mm、冷却He背圧を3/70Torr(センター/エッジ)、電極温度を20℃に設定する。
【００４０】マスクパターン40のレジストを灰化した後、
不純物をドープしたポリシリコン膜でパッドコンタクトホール41を埋めてエッチバックすることにより、図６(Ｂ)に示すようにパッド50を形成する。
【００４１】上記のマスクパターン42を用いてシリコン窒化膜31をストッパーとする条件でシリコン酸化膜60,32をエッチングし、続けてシリコン窒化膜31をエッチングすることにより、図７(Ｂ)に示すようにシリコン基板10に達するビット線コンタクトホール43とトランスファゲート20のゲートポリシリコン膜22に達するビット線コンタクトホール45とを一括して開口する。シリコン酸化膜60,32のエッチングには、例えばマグネトロンエッチング装置を用い、圧力40mTorrでC4F8, Ar, COの各ガスをそれぞれ流量16sccm、400sccm、300sccmで供給し、RFパワーを1300W、電極間隔を27mm、冷却He背圧を3/70Torr(センター/エッジ)、電極温度を20℃に設定する。また、シリコン窒化膜31のエッチングには、続けて、圧力40mTorrでCHF3, Ar, O2の各ガスをそれぞれ流量20sccm、100sccm、20sccmで供給し、RFパワーを300W、電極間隔を32mm、冷却He背圧を3/70Torr(センター/エッジ)、電極温度を20℃に設定する。
【００４２】マスクパターン42を灰化した後に、図７(Ｃ)に示されるように、ビット線コンタクトホール43,45を埋めてビット線膜34とシリコン窒化膜37とを堆積し、ビット線として必要部分を残すためのマスクパターン(図示せず)を通常のフォトリソグラフィプロセスにより形成し、これをマスクにしてシリコン窒化膜37をエッチングする。このときのエッチング条件は、例えば、平行平板型反応性イオンエッチング装置を用い、圧力1500mTorrでAr, CHF3, CF4の各ガスをそれぞれ流量1000cc/min、30cc/min、35cc/minで供給し、ＲＦパワーを800W、電極温度を0℃に設定する。
【００４３】続いて、レジストを灰化し、シリコン窒化膜37をマスクに第１のシリコン酸化膜60をストッパーとしてエッチングすることによりビット線34をパターンニングする。このときは、例えばＥＣＲエッチング装置を用い、圧力5mTorrでCl2, O2の各ガスを流量90cc/min, 10cc/minで供給し、マイクロ波パワーを400W、RFパワーを60W、電極温度を20℃に設定して第１ステップのエッチングをしてから、RFパワーを30Wに下げて第２ステップのエッチングをする。
【００４４】さらにシリコン窒化膜を堆積し、異方的にエッチバックすることにより、図８(Ａ)に示すようにシリコン窒化膜37とビット線34との周囲にサイドウォール37aを形成する。このときのエッチング条件は、例えば、平行平板型反応性イオンエッチング装置を用い、圧力1500mTorrでAr, CHF3, CF4の各ガスをそれぞれ流量1000cc/min、30cc/min、35cc/minで供給し、ＲＦパワーを800W、電極温度を0℃に設定する。
【００４５】その後、
第２のシリコン酸化膜61を堆積し、平坦化してからシリコン窒化膜62を堆積し、その上にパッド50上に開口するレジストパターン48を通常のフォトリソグラフィプロセスにより形成する。このレジストパターン48をマスクとしてシリコン窒化膜62、シリコン酸化膜61,60をエッチングすることにより、図８(Ｂ)に示すようなパッド50に達するセルコンタクトホール84を形成する。
【００４６】レジストパターン48を灰化した後、
図９(Ａ)に示すようにセルコンタクトホール84を埋めてシリコン窒化膜62上の全面に第１のポリシリコン膜65と第３のシリコン酸化膜66と第２のポリシリコン膜68とを順に堆積し、キャパシタ電極を形成するためのレジストパターン67を通常のフォトリソグラフィプロセスにより第２のポリシリコン膜68の上に形成する。
【００４７】レジストパターン67を灰化した後、ポリシリコンをさらに堆積し、第３のシリコン酸化膜66をストッパーとしてサイドウォール状にエッチングすることにより、図９(Ｂ)に示されるように第２のポリシリコン膜68のパターンをフォトリソグラフィにより形成されるパターンより拡大してマスクパターン68aを形成する。このときのエッチング条件は、例えば、ＥＣＲプラズマエッチング装置を用い、圧力5mTorrでCl2ガスを流量100cc/minで供給し、マイクロ波パワーを400W、RFパワーを50W、電極温度を-20℃に設定する。
【００４８】次に、拡大されたマスクパターン68aをマスクとして、第１のポリシリコン膜65をストッパーとして第３のシリコン酸化膜66を異方的にエッチングする。このときのエッチング条件は、例えば、マグネトロンエッチング装置を用い、圧力40mTorrでCHF3, COの各ガスを流量30cc/min, 120cc/minで供給し、RFパワーを1500W、冷却He背圧を3/70Torr(センター/エッジ)、電極温度を20℃に設定する。
【００４９】
第３のシリコン酸化膜66が図１０(Ａ)に示すようにエッチングされた後、第３のポリシリコン膜69を堆積し、第１、第３のポリシリコン膜65,69のうちシリコン窒化膜62上に堆積した部分と、第３のポリシリコン膜69のうち第３のシリコン酸化膜66上に堆積した部分、およびマスクパターン68aをシリコン窒化膜62をストッパーとして異方的にエッチングする。
このエッチングの結果、図１０(Ｂ)に示すように第３のポリシリコン膜のうち第３のシリコン酸化膜66の側面に堆積した部分がキャパシタ電極69aとして残る。
【００５０】第３のシリコン酸化膜66をフッ化水素水溶液を用いてエッチングにより除去し、図１１に示されるようにキャパシタ電極69aの周囲にキャパシタ絶縁膜91を形成し、セルプレート電極を形成するためのポリシリコン膜を堆積し、通常のフォトリソグラフィプロセスを用いてエッチングすることによりセルプレート電極92を形成する。」
　イ　引用文献２の図１１には、シリコン窒化膜62がキャパシタ部の下層に形成されることが記載されている。
（２）引用発明２
　前記（１）より、引用文献２には次の発明（以下、「引用発明２」という。）が記載されていると認められる。
　「ＤＲＡＭの製造において、キャパシタ部の下層に形成されることとなるシリコン窒化膜62の開口部を介してセルコンタクトホール84を形成すること。」
第４　対比・判断
（１）本願発明と引用発明１との対比
　ア　引用発明１の「ＭＩＳＦＥＴＱｐ」及び「ＭＩＳＦＥＴＱｎ」は、本願発明の「周辺ＭＯＳトランジスタ」に相当するといえる。
　そうすると、本願発明と引用発明１は、「ＤＲＡＭメモリセルと周辺ＭＯＳトランジスタを有する半導体装置」である点において共通するといえる。
　イ　引用発明１の「単結晶シリコンからなる半導体基板１」及び「メモリセル選択用ＭＩＳＦＥＴＱｓ」は、それぞれ、本願発明の「シリコン基板」及び「ワード・トランジスタ」に相当するといえる。
　そうすると、本願発明と引用発明１は、「シリコン基板のＤＲＡＭメモリセル形成領域に形成されたワード・トランジスタ」を備える点において共通するといえる。
　ウ　引用発明１の「周辺回路領域」、「多結晶シリコン膜」及び「ＷＮ膜」は、それぞれ、本願発明の「周辺ＭＯＳトランジスタ形成領域」、「ポリシリコン層」、及び「タングステン含有層」に相当するといえる。
　そうすると、本願発明と引用発明１は、「前記シリコン基板の周辺ＭＯＳトランジスタ形成領域に形成され、ポリシリコン層とその上に積層されたタングステン含有層の積層構造を含むゲートを有する前記周辺ＭＯＳトランジスタ」を備える点において共通するといえる。
　エ　引用発明１の「ｐ＋型半導体領域１１」及び「ｎ＋型半導体領域１０」は、本願発明の「第１不純物拡散層」に相当するといえる。
　また、引用発明１の「シリサイド層３７」は、本願発明の「シリサイド層」に相当するといえる。
　そうすると、本願発明と引用発明１は、「前記シリコン基板の前記周辺ＭＯＳトランジスタのシリサイド層が形成されている第１不純物拡散層」を備える点において共通するといえる。
　オ　引用発明１の「ｎ型半導体領域９」は、本願発明の「第２不純物拡散層」に相当するといえる。
　そうすると、本願発明と引用発明１は、「前記シリコン基板の前記ワード・トランジスタの前記シリサイド層が形成されていない少なくとも２つの第２不純物拡散層」を備える点において共通するといえる。
　カ　引用発明１の「ワード線ＷＬ」は、本願発明の「ワード線」に相当するといえる。
　そうすると、本願発明と引用発明１は、「前記ＤＲＡＭメモリセル形成領域に形成されたワード線」を備える点において共通するといえる。
　キ　引用発明１の「情報蓄積用容量素子Ｃ」は、本願発明の「キャパシタ部」に相当するといえる。
　そうすると、本願発明と引用発明１は、「前記ＤＲＡＭメモリセル形成領域の上層に形成されたキャパシタ部」を備える点において共通するといえる。
　ク　引用発明１の「ビット線ＢＬ」及び「Ｗ膜とＴｉＮ膜との積層膜」は、それぞれ、本願発明の「ビット線」及び「タングステン及びＴｉＮの積層構造」に相当するといえる。
　そうすると、本願発明と引用発明１は、「前記キャパシタ部と前記ワード・トランジスタとの間に形成されたタングステン及びＴｉＮの積層構造を有するビット線」を備える点において共通するといえる。
　ケ　引用発明１の「プラグ５３」は、本願発明の「第１電極」に相当するといえる。
　また、引用発明１の「多結晶シリコンからなるプラグ２１」のうち、「プラグ５３」に接続されるものは、本願発明の「シリコン層からなる第２電極」に相当するといえる。
　そして、引用発明１の「コンタクト」は、２つのプラグ（「プラグ５３」及び「プラグ２１」）が接続されることによって「情報蓄積用容量素子Ｃ」と「ｎ型半導体領域９」とを接続するコンタクトとして機能するものであるから、「２段コンタクト」であるといえる。
　そうすると、本願発明と引用発明１は、「前記キャパシタ部の下部電極の下端に上端を接続された第１電極と、前記第２不純物拡散層の１つに下端を接続され上端を前記第１電極の下端に接合されたシリコン層からなる第２電極と、により構成される２段コンタクト」を備える点において共通するといえる。
　コ　引用発明１の「多結晶シリコンからなるプラグ２１」のうち、「ビット線ＢＬ」に接続されるものは、本願発明の「シリコン層」に相当するといえる。
　そうすると、本願発明と引用発明１は、「前記ビット線と前記第２不純物拡散層の他の１つは、シリコン層で接続されており」との点において共通するといえる。
　サ　本願明細書の段落［００６４］の記載より、本願発明の「オフセット膜」は、ＤＲＡＭメモリセルの自己整合的コンタクトを形成する際のオフセット膜を意味するものと認められる。
　そして、引用文献１の段落［００５０］、［００５１］、［００５５］、［図１１］、［図１３］、［図２３］及び［図２４］の記載より、引用発明１の「窒化シリコン膜１２」は、「コンタクトホール２０」及び「プラグ２１」を自己整合的に形成する際のオフセット膜として機能するものといえるから、本願発明の「シリコン窒化膜のオフセット膜」に相当するといえる。
　そうすると、本願発明と引用発明１は、「前記周辺ＭＯＳトランジスタのゲートは、前記タングステン含有層の上にシリコン窒化膜のオフセット膜を有し」との点において共通するといえる。
　シ　引用発明１の「窒化シリコン膜５４」は、本願発明の「シリコン窒化膜の絶縁膜」に相当するといえる。
　そうすると、本願発明と引用発明１は、「前記ビット線よりも上層に形成されたシリコン窒化膜の絶縁膜を有し」との点において共通し、後述する相違点１において相違するといえる。
　ス　上記のとおり、引用発明１の「プラグ５３」、「プラグ２１」及び「コンタクト」は、それぞれ、本願発明の「第１電極」、「第２電極」及び「２段コンタクト」に相当するといえる。
　そうすると、本願発明と引用発明１は、「前記２段コンタクトの前記第１電極と前記第２電極の接合部において前記第１電極は前記第２電極よりも狭幅であり」との点において共通し、後述する相違点２において相違するといえる。
　セ　以上より、本願発明と引用発明１は、下記ａにおいて一致し、下記ｂにおいて相違すると認める。
　ａ　一致点
　「ＤＲＡＭメモリセルと周辺ＭＯＳトランジスタを有する半導体装置において、
　シリコン基板のＤＲＡＭメモリセル形成領域に形成されたワード・トランジスタと、
　前記シリコン基板の周辺ＭＯＳトランジスタ形成領域に形成され、ポリシリコン層とその上に積層されたタングステン含有層の積層構造を含むゲートを有する前記周辺ＭＯＳトランジスタと、
　前記シリコン基板の前記周辺ＭＯＳトランジスタのシリサイド層が形成されている第１不純物拡散層と、
　前記シリコン基板の前記ワード・トランジスタの前記シリサイド層が形成されていない少なくとも２つの第２不純物拡散層と、
　前記ＤＲＡＭメモリセル形成領域に形成されたワード線と、
　前記ＤＲＡＭメモリセル形成領域の上層に形成されたキャパシタ部と、
　前記キャパシタ部と前記ワード・トランジスタとの間に形成されたタングステン及びＴｉＮの積層構造を有するビット線と、
　前記キャパシタ部の下部電極の下端に上端を接続された第１電極と、前記第２不純物拡散層の１つに下端を接続され上端を前記第１電極の下端に接合されたシリコン層からなる第２電極と、により構成される２段コンタクトと、
を備え、
　前記ビット線と前記第２不純物拡散層の他の１つは、シリコン層で接続されており、
　前記周辺ＭＯＳトランジスタのゲートは、前記タングステン含有層の上にシリコン窒化膜のオフセット膜を有し、
　前記ビット線よりも上層に形成されたシリコン窒化膜の絶縁膜を有し、
　前記２段コンタクトの前記第１電極と前記第２電極の接合部において前記第１電極は前記第２電極よりも狭幅であることを特徴とする半導体装置。」
　ｂ　相違点
　・相違点１
　本願発明では、「シリコン窒化膜の絶縁膜」が「キャパシタ部」の下層に形成されているのに対し、引用発明１では、「キャパシタ部」（情報蓄積用容量素子Ｃ）の下端が「シリコン窒化膜の絶縁膜」（窒化シリコン膜５４）の下端よりも下に突出して形成されており（引用文献１の［図４２］）、「シリコン窒化膜の絶縁膜」（窒化シリコン膜５４）が「キャパシタ部」（情報蓄積用容量素子Ｃ）の下層に形成されているといいえるのか不明である点。
　・相違点２
　本願発明では、「第１電極」が「第２電極」にめり込むように形成されているのに対し、引用発明１は、「第１電極」（プラグ５３）が「第２電極」（プラグ２１）にめり込むように形成されているとは特定しない点。
　・相違点３
　本願発明では、「前記第１電極は前記シリコン窒化膜の絶縁膜に配置されたサイドウォール・エッチング・マスク層の開口部を介して形成されたコンタクトホールに配置される」のに対して、引用発明１では、そうではない点。
（２）相違点についての検討
　ア　相違点１及び３について
（ア）上記第３の２（２）のとおり、引用文献２には、「ＤＲＡＭの製造において、キャパシタ部の下層に形成されることとなるシリコン窒化膜62の開口部を介してセルコンタクトホール84を形成すること。」（引用発明２）が記載されている。
　そして、引用発明１及び２は、いずれもＤＲＡＭに係るものであるから（引用文献１の段落［０００１］、引用文献２の段落［００３１］）、技術分野が共通する。
（イ）次に、引用文献１に記載された、引用発明１に係る半導体装置の製造工程を検討すると、引用文献１に記載された「スルーホール５２」と引用発明２の「セルコンタクトホール８４」は、キャパシタの下部電極とワードトランジスタの拡散領域の１つとを接続する二段コンタクトのうち、上段のコンタクトを形成するためのものである点において共通し（引用文献１の［図４２］、引用文献２の［図８Ｂ］及び［図１１］）、引用文献１に記載された「多結晶シリコン膜７０」と引用発明２の「シリコン窒化膜６２」は、その開口部を介して「スルーホール５２」（セルコンタクトホール８４）を形成する点において共通し（引用文献１の段落［００８５］及び［図３２］、引用文献２の段落［００４５］及び［図８Ｂ］）、引用発明１の「窒化シリコン膜５４」と引用発明２の「シリコン窒化膜６２」は、キャパシタの下部電極を形成する際のエッチングストッパとして機能する点において共通する（引用文献１の段落［００８８］、引用文献２の段落［００４９］）。
　すなわち、引用発明２の「シリコン窒化膜６２」は、引用文献１に記載された半導体装置の製造工程における、「多結晶シリコン膜７０」の機能（その開口部を介してスルーホール５２を形成する機能）と、「窒化シリコン膜５４」の機能（キャパシタの下部電極を形成する際のエッチングストッパとしての機能）を兼ね備えたものであるといえる。
　そうすると、引用発明１に対して引用発明２を適用することによって、「多結晶シリコン膜７０」が不要となり、製造工程を簡略化できることは当業者には明らかであり、「製造工程の簡略化」が当該技術分野において当然に考慮すべき事項であることに鑑みれば、引用発明１に対して引用発明２を適用し、「窒化シリコン膜５４」の開口部を介して「スルーホール５２」を形成することによって、「多結晶シリコン膜７０」を省略することは、当業者であれば容易に想到し得たことである。
　そして、引用発明１に対して引用発明２を適用する際に、引用文献１に記載された製造工程においては「多結晶シリコン膜７０」に配置される「サイドウォールスペーサ７２」を、「多結晶シリコン膜７０」の代わりとして用いられることとなる「シリコン窒化膜（窒化シリコン膜５４）」に配置することによって、相違点３に係る構成とすることは、当業者であれば当然になし得たことである。
（ウ）また、引用発明１に対して引用発明２を適用した場合には、「シリコン窒化膜の絶縁膜」（窒化シリコン膜５４）が「キャパシタ部」（情報蓄積用容量素子Ｃ）の下層に形成されることとなるから、相違点１に係る構成を備えることとなる。
　イ　相違点２について
　引用文献１の段落［００８０］ないし［００８７］及び［図２９］ないし［図３３］の記載より、引用発明１に係る半導体装置の製造工程においては、ＳＯＧ膜３９及び酸化シリコン膜３８、２８をドライエッチングすることにより「第２電極」（プラグ２１）に達する「スルーホール５２」を形成し、該「スルーホール５２」に多結晶シリコンを堆積することによって、「第１電極」（プラグ５３）を形成するものと認められる。
　また、引用文献１の段落［００５５］の記載より、引用発明１における「第２電極」（プラグ２１）は「多結晶シリコン」からなるものであると認められ、引用文献１の段落［００８４］ないし［００８６］及び［図３２］等の記載より、上記「スルーホール５２」の径は「第２電極」（プラグ２１）の径よりも小さいものと認められる。
　そして、当該技術分野における技術常識より、引用発明１に係る半導体装置の製造工程において「スルーホール５２」を形成する際には、「スルーホール５２」の底部に露出する、多結晶シリコンからなる「第２電極」（プラグ２１）の上面の一部がわずかに除去されて凹部が形成されることは明らかであるといえ、また、当該「スルーホール５２」に多結晶シリコンを堆積することによって「第１電極」（プラグ５３）を形成する際には、上記凹部内に多結晶シリコンが形成されることによって、「第１電極」（プラグ５３）が「第２電極」（プラグ２１）にめり込むように形成される、すなわち、相違点２に係る構成を備えたものとなることは明らかであるといえる。
　以上より、引用発明１が上記相違点２に係る構成を備えることは明らかであるといえるから、相違点２は実質的な相違点ではない。
　また、仮に「相違点２は実質的な相違点ではない」とはいえないとしても、引用発明１の実施に際し、「第１電極」（プラグ５３）と「第２電極」（プラグ２１）との間で接触不良が生じることのないよう、「スルーホール５２」のエッチングに際して若干のオーバーエッチングを施すことは当業者であれば普通になし得たことであり、その場合に相違点２に係る構成を有するものとなることは明らかである。
（３）本願発明の作用効果について
　本願発明の作用効果は、引用発明１及び２の構成から当業者が予測できるものであり、格別のものではない。
（４）請求人の主張について
　請求人は、平成２９年１１月７日提出の意見書において、「本願発明は、エッチングストッパ層としても使用可能なシリコン窒化膜の絶縁膜の開口部にサイドウォール・エッチング・マスク層を形成し、当該サイドウォール・エッチング・マスク層の開口部を介して形成されたコンタクトホールに第１電極が配置されます。既存のシリコン窒化膜の絶縁膜を使用してコンタクトホールを形成することにより、製造工程を簡略化することが可能となります。また、サイドウォール・エッチング・マスク層を使用することにより、フォトリソグラフィーの解像限界以下のサイズの第１電極を形成することができ、位置ずれ等による第１電極および第２電極の接続不良の発生を軽減することもできます。このような本願発明の特徴は上述の引例１乃至４には一切記載されておらず、しかもそれを示唆する記載すら見当たりません。」との主張をしている。しかしながら、「既存のシリコン窒化膜の絶縁膜を使用してコンタクトホールを形成することにより、製造工程を簡略化することが可能となる」との効果は、引用発明２の構成から予測できるものであり、また、「サイドウォール・エッチング・マスク層を使用することにより、フォトリソグラフィーの解像限界以下のサイズの第１電極を形成することができ、位置ずれ等による第１電極および第２電極の接続不良の発生を軽減することができる」との効果は、引用発明１の構成及び引用文献１の段落［００８６］の記載から予測できるものであるから、上記請求人の主張を採用することはできない。
（５）まとめ
　以上より、本願発明は、引用発明１及び２に基づいて、当業者が容易に発明をすることができたものである。
第５　結言
　以上のとおり、本願の請求項１に係る発明は、引用発明１及び２に基づいて、当業者が容易に発明をすることができたものであり、特許法第２９条第２項の規定により、特許を受けることができないから、他の請求項について検討するまでもなく、本願は拒絶されるべきものである。
　よって、結論のとおり審決する。