(57)【要約】半導体グラフェンをチャネル層とし、金属グラフェンを配線兼用のソース、ドレイン、ゲートの各電極層とし、酸化物をゲート絶縁層とし、チャネル層と電極層を同一平面に配置する。
2008108383.tif 000002
【特許請求の範囲】
【請求項１】
半導体グラフェンからなるチャネル層と、
金属グラフェンからなる配線を兼ねたソース、ドレイン並びにゲートの各電極層と、
チャネル層とゲート電極層を絶縁するゲート絶縁層とを有し、
チャネル層と各電極層が同一平面にあることを特徴とする電界効果を利用する半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記チャネルは幅が２０ｎｍ以下のアームチェア端を持つグラフェンであり、前記電極は幅が２０ｎｍより大きく任意の端構造を持つグラフェン、または、幅が２０ｎｍ以下でジグザグ端を持つグラフェンであることを特徴とする半導体装置。
【請求項３】
請求項１乃至２の内のいずれか一つに記載の半導体装置において、
前記チャネルはドーピングされることでｐ型またはｎ型伝導を呈するグラフェンであることを特徴とする半導体装置。
【請求項４】
請求項１乃至２の内のいずれか一つに記載の半導体装置において、
前記チャネルは構成炭素の一部をホウ素、アルミニウム、ガリウム、インジウムのいずれか一つまたはそれらの組み合わせの元素で置換されることによりｐ型伝導を呈するグラフェンであるか、または、構成炭素の一部を窒素、リン、ヒ素、アンチモンのいずれか一つまたはそれらの組み合わせの元素で置換されることによりｎ型伝導を呈するグラフェンであることを特徴とする半導体装置。
【請求項５】
請求項１乃至２の内のいずれか一つに記載の半導体装置において、
前記チャネルは、その表面にアクセプターを配置することによりｐ型伝導を呈するグラフェンであるか、または、ドナーを配置することによりｎ型伝導を呈するグラフェンであることを特徴とする半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記アクセプターは前記半導体グラフェンの真性仕事関数より大きな電子親和力を持ち、前記ドナーは前記半導体グラフェンの真性仕事関数より小さなイオン化エネルギーを持つことを特徴とする半導体装置。
【請求項７】
請求項５に記載の半導体装置において、
前記アクセプターは２．３ｅＶより大きな電子親和力を持ち、前記ドナーは６．４ｅＶより小さなイオン化エネルギーを持つことを特徴とする半導体装置。
【請求項８】
請求項１乃至７の内のいずれか一つに記載の半導体装置が、ｐ型とｎ型チャネルを相補的に組み合わせたインバーターであることを特徴とする半導体装置。
【請求項９】
請求項１乃至７の内のいずれか一つに記載の半導体装置において、
ｐ型とｎ型チャネルを相補的に組み合わせたインバーターを基本回路とする記憶素子または論理回路であることを特徴とする半導体装置。
【請求項１０】
基板上にグラフェンを作製する工程と、
グラフェンをリソグラフィーとエッチングで所望の素子構造に加工する工程と、
グラフェンの端構造を酸化反応または還元反応によりジグザグ端またはアームチェア端に加工する工程と、
半導体グラフェンをドーピングする工程と、
絶縁膜を成膜する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１０に記載の半導体装置の製造方法において、
前記基板上にグラフェンを作製する工程が、ＳｉＣ基板上での熱分解によるグラフェン形成法であることを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１０に記載の半導体装置の製造方法において、
前記基板上にグラフェンを作製する工程が、高配向熱分解黒鉛のグラファイト表面を加工し基板上に分散させるグラフェン形成法であることを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１０乃至１２の内いずれか一つに記載の半導体装置の製造方法において、
前記半導体グラフェンをドーピングする工程が、前記半導体グラフェンの構成炭素の一部をホウ素、アルミニウム、ガリウム、インジウムのいずれか一つまたはそれらの組み合わせの元素で置換するｐ型格子置換型ドーピング、または、構成炭素の一部を窒素、リン、ヒ素、アンチモンのいずれか一つまたはそれらの組み合わせの元素で置換するｎ型格子置換型ドーピングであることを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１０乃至１２の内のいずれか一つに記載の半導体装置の製造方法において、
前記半導体グラフェンをドーピングする工程が、前記半導体グラフェン表面にアクセプターを配置することでｐ型を得る電荷移動ドーピングであるか、または、ドナーを配置することでｎ型を得る電荷移動ドーピングであることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、チャネル、ゲート、ソース、ドレインの各電極、配線などの素子要素がすべてグラフェンで構成され、低消費電力で超高速動作が可能なｐ型またはｎ型チャネルを有する電界効果トランジスタ、並びに、それらを組み合わせた論理回路や記憶素子回路などの半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
現在の情報化社会を支えるのはシリコンをベースとしたＣＭＯＳ（相補型金属酸化物半導体）に代表される半導体素子である。これまで、シリコン半導体産業は、リソグラフィー技術、エッチング技術、成膜技術などの微細加工技術の適用範囲をマイクロメートルから数十ナノメートルまで継続的に引き下げることで微細化を果たし、高集積化と高性能化を同時に実現してきた。しかしながら、近い将来、素子寸法は原子・分子レベルに達することは必至であり、シリコンなどの半導体材料や既存の素子構造の物理的限界が指摘されている。
現在、このような閉塞状況を打破する新規半導体材料や新概念に基づく素子構造が求められ、近年注目を浴びるグラフェンはこの要請に応える大きな潜在性を秘めている。
グラフェンは、ｓｐ２混成の炭素のみで構成される層状物質であるグラファイトを一層だけ取り出したものであり、安定な単原子層平面物質である。
通常、グラフェンはグラファイト１層を指すが、層数が２層以上のものを含む場合もある。グラフェンの構造は、炭素原子を頂点とする正６角形の六炭素環を隙間なく敷き詰めた蜂の巣（ハニカム、ｈｏｎｅｙｃｏｍｂ）状の擬２次元シートで、炭素−炭素間距離は約１．４２Å（オングストローム）（＝０．１４２ｎｍ）、層の厚さは、下地がグラファイトならば、３．３〜３．４Å（オングストローム）（＝０．３３〜０．３４ｎｍ）、その他の基板上では１０Å（オングストローム）（＝１．０ｎｍ）程度である。グラフェン平面の大きさは、一片の長さがナノメートルオーダーの分子サイズから理論上は無限大まで、様々なサイズを想定することが出来る。また、グラフェンは、このハニカム構造に由来して、平面内に３回対称軸を持つことから、ある点を中心に平面内で１２０度回転すると元の構造に重なる。
グラフェンには特徴的な端の構造が２つあり、１つはアームチェア（ａｒｍｃｈａｉｒ）端、もう１つはジグザグ（ｚｉｇｚａｇ）端である。グラフェン平面は３回対称なので、アームチェア方向とジグザグ方向は、それぞれ、平面内１２０回転毎に現われ、両者は互いに直交している。
これまでの研究から、グラフェンを外力で引き裂いた場合、これら２つの端構造が現われる現象が観察されている。この現象の原因はアームチェア方向とジグザグ方向にグラフェンがせん断され易いためである。例えば、グラファイトを剥離した時にグラファイト表面に残る規則正しい幾何学的構造を持つグラフェンについては、ネイチャー誌、３６７巻、１４８−１５１頁、１９９４年（Ｎａｔｕｒｅ、Ｖｏｌ．３６７，１４８−１５１、１９９４）（非特許文献１）やアドバンストマテリアルズ誌、７（６）巻、５８２−５８６頁、１９９５年（Ａｄｖａｎｃｅｄ  Ｍａｔｅｒｉａｌｓ、Ｖｏｌ．７（６）、５８２−５８６、１９９５）（非特許文献２）に示されている。これらサブマイクロメートルオーダーの大きさを持つグラフェンを原子間力顕微鏡（ＡＦＭ）で製造する方法は、特許第２５４１０９１号公報（第６−８頁、図３−１０）（特許文献１）ＵＳＰ  Ｎｏ．５，９２５，４６５（Ｊｕｌｙ  ２０，１９９９），Ｓｈｅｅｔ  ２  ｔｏ  ８，Ｆｉｇ．３  ｔｏ  ８に述べられている。また、グラフェンをグラファイト表面上で加熱した場合にも、アームチェア端とジグザグ端の２つの特徴的な端構造が出現する現象が走査トンネル顕微鏡（ＳＴＭ）により観測されている。この現象はラッフニング転移（ｒｏｕｇｈｅｎｉｎｇ  ｔｒａｎｓｉｔｉｏｎ）が関係しており、アームチェア端とジグザグ端が他の端構造より熱力学的に安定であることが原因と考えられている。
グラフェンの加熱による特徴的な端構造を持つサブマイクロメートルの幾何学的形状の穴については、例えば、ジャーナル  オブ  マテリアルズ  リサーチ誌、１６（５）巻、１２８７−１２９２頁、２００１年（Ｊｏｕｒｎａｌ  ｏｆ  Ｍａｔｅｒｉａｌｓ  Ｒｅｓｅａｒｃｈ、１６（５）、１２８７−１２９２、２００１）（非特許文献３）に詳しく述べられている。このような穴を規則正しく配置することで、幾何学的形状を持つグラフェン片を得る方法については、特許第３４４７４９２号公報（カラム７、４３行〜カラム１０、３０行、図３−１１）（特許文献２）ＵＳＰ  Ｎｏ．６，５４０，９７２  Ｂ１（Ａｐｒｉｌ  １，２００３），Ｌｉｎｅ  １６  ｉｎ  Ｃｏｌｕｍｎ  ５  ｔｏ  Ｌｉｎｅ  １９  ｉｎ  Ｃｏｌｕｍｎ  ９，Ｆｉｇ．３  ｔｏ  １１．に開示されている。
後述するように、グラフェンはナノメートルオーダーのサイズになると量子サイズ効果が顕わとなり、前述のアームチェア端やジグザグ端などの端構造がグラフェンの電子物性を規定するようになる。
近年の研究においては、サイエンス誌、３０６巻、６６６−６６９頁、２００４年（Ｓｃｉｅｎｃｅ、３０６、６６６−６６９、２００４）（非特許文献４）に半金属グラフェンにおける電界効果が報告されている。非特許文献４に示される金属グラフェンを利用する素子は、チャネルとして働く金属グラフェン片を酸化シリコンを介して高ドープのシリコン基板上に配置し、金属グラフェン片の両端に２つの金電極に接続することでソース・ドレイン電極を設け、高ドープシリコンをバックゲート電極とする電界効果トランジスタを構成している。半金属グラフェン片は標準的なリソグラフィーとエッチングを用いることで、高配向熱分解黒鉛（ＨＯＰＧ）表面からグラフェンを切り出すことで得られる。この素子のグラフェンチャネルは幅が最小でも８０ナノメートルと大きく、マクロなバルク状態と同じ金属で、端構造に由来する量子サイズ効果は現われない。半導体ではなく、金属のグラフェンで電界効果が生じるのは、使用する金属グラフェンが１層から数層と厚さ方向に極めて薄く、ゲート電極による電界がグラフェンチャネル内のキャリアによる遮蔽を凌駕することが可能なためである。グラフェンチャネルは意図的にドーピングされていないため、ゲート電圧がゼロで電界が無い時、キャリアとして伝導電子と正孔が同数存在する。ゲート電圧をマイナス方向に振ると、電子が空乏化し、正孔が蓄積し伝導を担うのに対し、ゲート電圧をプラス方向に印加すると、正孔が空乏化し、電子が蓄積して伝導を担う。すなわち、この素子は、所謂、両極性伝導を呈するが、電子と正孔を同時に空乏化することできないため、完全にはオフしない。従って、標準的な電界効果トランジスタの性能指標の観点からはすると、このグラフェン素子は性能が低いことになるが、金属グラフェンは理想的かつ独特の２次元ガスとして振舞うので、純物理学には非常に興味深い系として注目されている。非特許文献４とほぼ同じ構成の金属グラフェン素子を用いた報告としては、ネイチャー誌、４２８巻、１９７−２００頁、２００５年（Ｎａｔｕｒｅ、４２８、１９７−２００、２００５）（非特許文献５）やネイチャー誌、４２８巻、２０１−２０４頁、２００５年（Ｎａｔｕｒｅ、４２８、２０１−２０４、２００５）（非特許文献６）が挙げられる。非特許文献５及び６では、質量の無い電子（ｍａｓｓｌｅｓｓ  ｅｌｅｃｔｒｏｎ）、通常の金属では見られない異常整数量子ホール効果など、今まで実測されたことのない相対論的量子力学的効果が報告され、人類の英知の深化と科学の発展に大きく寄与している。
さらに、最近のサイエンス誌、３１２巻、１１９１−１１９６頁、２００６年（Ｓｃｉｅｎｃｅ、３１２、１１９１−１１９６、２００６）（非特許文献７）において、グラフェンをシリコンカーバイド（ＳｉＣ）基板上に作製する技術が報告され、また、ソース・ドレイン電極やゲート電極がすべてグラフェンからなるグフラフェン素子の原型が示されている。但し、同文献で示されるグラフェン素子のグラフェンチャネルの端構造は制御されておらず、そもそもグラフェンチャネル幅は１００ｎｍ程度と量子サイズ効果が現われるには大き過ぎる。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、上記非特許文献４、５、６、及び７に開示された、グラフェンを利用する電界効果トランジスタにはいくつかの問題点がある。
まず、上記電界効果型のトランジスタのオン／オフ比特性が１０〜１０２程度と劣悪で、事実上、オフしないため、消費電力が多大であるこという不具合がある。この原因は、チャネルとして利用されるグラフェンが金属であることに起因する。その理由は、金属ではゲート電極からの電界でチャネル内のキャリア密度をある程度増減することが出来るが、完全にキャリア密度をゼロにすることが出来ないためである。
次に、上記電界効果型のトランジスタが両極性伝導であり、ｐ型とｎ型伝導型のチャネルを別々に作製できないという問題がある。このため、ｐ型とｎ型トランジスタを相補的に組み合わせた低消費型のインバーターなどを構成することが出来ない。この原因は、ゲート電圧がマイナスの場合、チャネル内に伝導電子を誘起し、プラスの場合、正孔を誘起することに起因する。その理由は、そもそもグラフェンは両極性物質であり、無電界状態でグラフェン内に正孔と電子が同数存在するためである。
また、上記非特許文献４、５、及び６のトランジスタにおいて、グラフェンがチャネルにしか利用されておらず、チャネルと電極間の接触抵抗が大きいという欠点がある。この原因は、ソース・ドレイン電極やゲート電極には金などの金属が使用されていることに起因する。その理由は、半導体グラフェンと金属グラフェンのそれぞれの特徴を活かしたデバイスを構築するという観点が抜け落ちているためである。
また、非特許文献７において、チャネルのほか、ソース・ドレイン電極やゲート電極にもグラフェンを使用する電界効果型のトランジスタに関して、その構造図が掲載されるのみで、実デバイスとして動作しない点が問題である。この原因は、チャネルのグラフェン幅が１００ｎｍ程度と大きいことに起因する。その理由は、用いられたグラフェンは、量子サイズ効果が顕著に現われるほど小さくないためと、グラフェンの電子物性を規定する端構造が制御されていないことためである。
さらに、上記電界効果型のトランジスタは製造コストが高いという問題がある。この原因は、チャネルのグラフェン以外に、電極材料や配線に他材料を用いていることに起因する。その理由は、電極や配線にグラフェンが利用することで、材料の種類を一元化し、製造工程数を低減する手法が採用されていないためである。
以上の問題点を鑑み、本発明の第１の目的は、量子サイズ効果が顕著となる２０ｎｍ以下の幅を持ち、端構造が制御されたグラフェンを利用することで、２次元平面内にコンパクトにまとめられ、高速化と低消費電力化が図られた半導体装置及びその製造方法を提供することにある。
また、本発明の第２の目的は、チャネル、電極、配線など半導体装置の構成要素を全てグラフェンで統一することで材料費を低下させ、並びに、グラフェン以外の材料を極力使用せず、製造工程を簡便化することで製造コストを低減させた半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００４】
本発明によれば、半導体グラフェンからなるチャネル層と、金属グラフェンからなる配線を兼ねたソース、ドレイン、並びにゲートの各電極層と、チャネル層とゲート電極層を絶縁するゲート絶縁層とを有し、チャネル層と各電極層が同一平面にあることを特徴とする電界効果を利用する半導体装置が得られる。
また、本発明によれば、基板上にグラフェンを作製する工程と、グラフェンをリソグラフィーとエッチングで所望の素子構造に加工する工程と、グラフェンの端構造を酸化反応または還元反応によりジグザグ端またはアームチェア端に加工するする工程と、半導体グラフェンをドーピングする工程と、絶縁膜を成膜する工程とを有することを特徴とする半導体装置の製造方法が得られる。
【発明の効果】
【０００５】
本発明によれば、量子サイズ効果が顕著となる２０ｎｍ以下の幅を持つと同時に、端構造が制御されたグラフェンを利用することで、２次元平面内にコンパクトにまとめられ、高速化と低消費電力化が実現した半導体装置及びその製造方法を提供することができる。
また、本発明によれば、チャネル、電極、配線など半導体装置の構成要素を全てグラフェンで統一することにより、材料費の低減を実現し、並びに、グラフェン以外の材料を極力使用せず製造工程を簡便化することにより、製造コストの低減を実現した半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【０００６】
図１は、本発明の全グラフェン基本素子の一例を示す図である。
図２Ａは、本発明の全グラフェン基本素子の輸送特性を示す図であり、バルクサイズでグラフェン層が数層の多層グラフェンをチャネルとして有する電界効果トランジスタの場合である。
図２Ｂは、本発明の全グラフェン基本素子の輸送特性を示す図であり、幅が１００ｎｍ以上のバルクサイズの単層グラフェンをチャネルとして有する電界効果トランジスタの場合である。
図２Ｃは、本発明の全グラフェン基本素子の輸送特性を示す図であり、幅が２０〜１００ｍｍで量子サイズ効果が現われ始める単層グラフェンをチャネルとして有する電界効果トランジスタの場合である。
図２Ｄは、本発明の全グラフェン基本素子の輸送特性を示す図であり、幅が２０ｎｍ以下の量子サイズで端構造がアームチェア端に制御された単層グラフェンをチャネルとして有する電界効果トランジスタの場合である。
図２Ｅは、本発明の全グラフェン基本素子の輸送特性を示す図であり、図２Ｄの場合にｐ型ドープした単層グラフェンをチャネルとして有する電界効果トランジスタの場合である。
図２Ｆは、本発明の全グラフェン基本素子の輸送特性を示す図であり、図２Ｄの場合にｎ型ドープした単層グラフェンをチャネルとして有する電界効果トランジスタの場合である。
図３Ａ〜図３Ｈは、本発明の実施の形態の全グラフェン素子の製法において、ＨＯＰＧ表面の加工法を示す工程図である。
図４Ａ〜図４Ｆは、本発明の実施の形態の全グラフェン素子の製法において、グラフェン片の製法を示す工程図である。
図５Ａ〜図５Ｄは、本発明の実施の形態の全グラフェン素子の製法を示す工程図である。
図６は、本発明の実施例１によるダブルゲート型全グラフェン素子を示す図である。
図７Ａは、本発明の実施例２による全グラフェン相補型インバーターを示す図であり、ｐ型とｎ型チャネルを独立した２つのゲート電極で制御するタイプを示す。
図７Ｂは、本発明の実施例２による全グラフェン相補型インバーターを示す図であり、ｐ型とｎ型チャネルが同一直線状にあり、双方のチャネルを１つのゲート電極で制御するタイプをしめす。
図７Ｃは、本発明の実施例２による全グラフェン相補型インバーターを示す図であり、ｐ型とｎ型チャネルが平行で、双方のチャネルを１つのゲート電極で制御するタイプをしめす。
図８Ａ〜図８Ｃは、本発明の実施例３による全グラフェンＮＯＲゲート示す図である。
図９Ａ〜図９Ｃは、本発明の実施例４による全グラフェンＮＡＮＤゲートを示す図である。
図１０Ａ〜図１０Ｂは、本発明の実施例５によるリング発振回路を示す図である。
図１１は、本発明の実施例６によるフリップフロップ回路を有する全グラフェンＮＡＮＤゲートを示す図である。
図１２は、グラフェンの構造を示す図である。
【発明を実施するための最良の形態】
【０００７】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
グラフェンは１層〜数層の単層グラファイトから構成される擬２次元物質である。グラフェンは理想的な２次元ガス系である。単層グラフェンの場合、その移動度は温度に殆ど依存せず、約１０４ｃｍ２・Ｖ−１・ｓ−１であり、数層の多層グラフェンの場合、その移動度は、３００Ｋ（ケルビン）で１．５×１０４ｃｍ２・Ｖ−１・ｓ−１程度、４Ｋでは６×１０４ｃｍ２・Ｖ−１・ｓ−１程度と、シリコンの移動度と比較して数倍から十倍以上の非常に大きな値を持つ。
グラフェン平面の大きさは、一片の長さがナノメートルオーダーの分子サイズから理論上は無限大まで、様々なサイズを想定することが出来るが、サイズがナノメートルオーダーになると、マクロなバルク状態とは全く異なった電子物性を発現する。これは所謂、量子サイズ効果と呼ばれるもので、グラフェンは、マクロな大きさの時、通常のグラファイト類似の金属であるが、ナノメートルサイズになると、端構造に依存して、金属としての性質、もしくは、バンドギャップのある半導体としての性質を呈する。
図１２に示すように、特徴的な端構造には２種類あり、１つはジグザグ（ｚｉｇｚａｇ）端２７、もう１つはアームチェア（ａｒｍｃｈａｉｒ）端２６である。例えば、短辺が２０ｎｍ以下の長さで、長辺が短辺に比べて十分長い帯状のグラフェン（グラフェンリボン）を考えると、長辺の端構造がジグザグ型の場合、グラフェンリボンは長辺方向に金属であり、長辺の端構造がアームチェア型の場合、半導体である。アームチェア型グラフェンリボンのバンドギャップは短辺の長さに依存し、短辺の長さが短い程、ギャップは大きくなる傾向がある。このようなグラフェンで見られる構造依存の電子物性は、カーボンナノチューブのそれを想起させる。構造的には、グラフェンリボンを長辺に沿って巻いて２つの長辺を繋げたものがカーボンナノチューブであり、逆に、カーボンナノチューブを長軸に沿って切り開いて平面にしたものがグラフェンリボンであることを考えると、グラフェンリボンとカーボンナノチューブの電子物性の類似性を直感的に理解することが可能である。
以上をまとめると、グラフェンは、幅が２０ｎｍより大きいバルクサイズの場合、端構造に依存せず、常に金属であり、幅が２０ｎｍ程度以下の量子サイズの場合、端構造がジグザグ端のものは金属である。これらの金属グラフェンは電極や配線材料として利用できる。また、グラフェンは、幅が２０ｎｍ以下の量子サイズの場合、アームチェア端のものは半導体であり、この半導体グラフェンはチャネル材料として利用できる。
次に、グラフェンの電気伝導特性について述べる。グラフェンはドーピングなどの特別な操作を施さない限り、両極性伝導を呈する。両極性とは、電界の極性に依らず、キャリアが誘起される伝導型を指し、正電界で正孔が、負電界で伝導電子が伝導の担い手となる。これはグラフェンには無電界状態で正孔と伝導電子が同数存在することに起因する。金属グラフェンでは電界作用では正孔もしくは伝導電子を完全に空乏化できない。そのため、金属グラフェンチャネルでトランジスタを構成したとき、完全にオフすることが出来ず、消費電力が大きくなってしまう。この問題を回避する方法は、半導体グラフェンを利用することである。グラフェンは幅が２０ｎｍ以下でアームチェア端のグラフェンの場合、有限のバンドギャップを持つ半導体となるため、オフすることが可能で、低消費電力化は一部達成される。しかしながら、両極性であるために、低消費電力である相補型インバーターを構成できない。そのため、論理回路や記憶素子を構成した場合、充分には低消費電力化を図ることが出来ない。この問題を回避するには、半導体グラフェンにドーピングを行うことが必要となる。ドーピングには格子置換ドーピングや電荷移動ドーピングなどを用いることが出来る。格子置換ドーピングの場合、グラフェンを構成する第ＩＶ族の炭素を、ホウ素、アルミニウム、ガリウム、インジウムなどの第ＩＩＩ族に属する不純物元素又は窒素、リン、ヒ素、アンチモンなどの第ＶＩ族に属する不純物元素で置換する。すると、前者でｐ型、後者ではｎ型グラフェン半導体が得られる。電荷移動ドーピングの場合は、半導体グラフェン表面に適当なイオン化エネルギーを持つドナーや適当な電子親和力を持つアクセプターを配置する。ドナーのイオン化エネルギーが半導体グラフェンの実効的な仕事関数より小さければ、ドナーから半導体グラフェンに電子が移動し、半導体グラフェン内に伝導電子が静電的に誘起される。また、アクセプターの電子親和力が半導体グラフェンの実効的な仕事関数より大きければ、アクセプターが半導体グラフェンから電子を引き抜き、半導体グラフェン内に正孔が静電的に誘起される。ドナーのイオン化エネルギーは６．４ｅＶ以下、アクセプターの電子親和力は２．３ｅＶ以上が望ましい。以上の適当な方法でグラフェンをドーピングすると、グラフェン内のキャリアを正孔のみ、もしくは伝導電子のみとすることが可能である。以上をまとめると、幅２０ｎｍ以下でアームチェア端の半導体グラフェンにドーピングすることで、ｐ型半導体、ｎ型半導体として作用するグラフェンを得ることが可能である。また、ドーパントの種類や濃度を制御することで、所望のキャリア密度とゲート電圧の閾値を規定出来る。
次に、本発明のグラフェンからなる半導体装置の構造について説明する。
図１は最も基本となる構造で、全グラフェン電界効果トランジスタの概略平面図である。図１に示すように、本発明の全グラフェン電界効果トランジスタの基本素子２０は素子要素がグラフェンのみで構成されている。すなわち、ソース電極２１とドレイン電極２２の間にゲート電極２４が形成され、また、ソース電極２１とドレイン電極２２と対向かする一端同士をチャネル２３で接続されている。接続するチャネル２３の長軸の端構造は、アームチェア端２６で半導体グラフェンである。一方、ソース電極２１、ドレイン電極２２、及びゲート電極２４は配線が一体化して形成され、これらの長軸の端構造は、ジグザグ端２７で金属グラフェンである。
ソース電極２１、ドレイン電極２２、及びゲート電極２４のそれぞれの電極と配線の一体化は全グラフェン素子の第２の特徴であり、素子構成が非常に単純化される長所がある。
また、本発明の基本素子は、電極、配線、チャネルが同一平面内に配置されていることで、各素子要素は一枚のグラフェンシートから一繋がりに切りだされる。従って、電極−チャネル間、電極−配線間は、それぞれ、ショットキー障壁フリー、コンタクト抵抗フリーである。すなわち、抵抗による熱発生が極限的に抑制されている。また、グラフェンの移動度は最低でも１０４ｃｍ２・Ｖ−１・ｓ−１程度であるため極めて高速に動作する。さらに前述の通り、ドーピングすることで、ｐ型とｎ型伝導のチャネルを別個に得ることが出来る。従って、本発明で示される全グラフェン素子はｐ型とｎ型チャネルが揃った究極の理想トランジスタであることを意味する。
図２Ａ〜図２Ｆは本発明の全グラフェン電界効果トランジスタの輸送特性（ドレイン電流−ゲート電圧特性）を示した図で、図２Ａはバルクサイズでグラフェン層が数層の多層グラフェン、図２Ｂは幅が１００ｎｍ以上のバルクサイズの単層グラフェン、図２Ｃは幅が２０〜１００ｎｍで量子サイズ効果が現われ始める単層グラフェン、図２Ｄは幅が２０ｎｍ以下の量子サイズで端構造がアームチェア端に制御された単層グラフェン、図２Ｅは図２Ｄの場合にｐ型ドープした単層グラフェン、図２Ｆは図２Ｄの場合にｎ型ドープした単層グラフェンをチャネルとして有する電界効果トランジスタのドレイン電流−ゲート電圧特性を夫々示している。
図２Ａでは、グラフェンチャネルが多層であるのでキャリア密度が高く、ゲート電圧印加の効果が遮蔽されている。このため、ドレイン電流はゲート電圧による変調を殆ど受けない。
図２Ｂでは、変調幅が大きくなるが、ドレイン電流は完全にはオフしない。
図２Ａと図２Ｂの場合は、金属グラフェンチャネルであり、トランジスタとして低性能である。しかしながら、グラフェン幅のサイズ制御を施すと、図２Ｃ以下のようにオフするようになる。図２Ｃの場合はまだサイズが大きく不完全であるが、図２Ｄでは、サイズが充分小さく、端構造が制御されているため、チャネルは完全な半導体グラフェンとして振舞う。ただ、図２Ｃと図２Ｄの場合は両極性伝導チャネルであるため、実用上の用途が限られる。しかし、図２Ｅと図２Ｆのように半導体グラフェンチャネルのｐｎ伝導制御を施すと、それぞれ、ｐ型とｎ型グラフェンチャネルとして、理想的なトランジスタ動作が実現する。以上をまとめると、半導体グラフェンチャネルを得るには、グラフェンの幅を量子サイズ効果が顕著となる２０ｎｍ以下に制御すると同時に、端構造をアームチェア端に制御することが必要で、さらに、ｐ型とｎ型半導体グラフェンチャネルを得るには、ｐｎ伝導制御が必要である。
後述の実施例１〜６で説明するように、金属グラフェンを電極や配線として、ドープした半導体グラフェンをチャネルとして利用した電界効果トランジスタを組み合わせることで、相補型インバーター、ＮＯＲゲート、ＮＡＮＤゲート、リング発振回路などの基本論理回路、フリップフロップ回路を有するＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）などの記憶素子を構成することが示される。この他、高集積度の論理回路や記憶素子も構成できる。
次に、図３〜図７を参照して実施の形態の製造方法を説明する。
まず、微細加工の対象となるマクロな大きさのグラフェンを製造する方法を説明する。グラフェンを得る方法は２つあり、１つは６Ｈ−ＳｉＣ基板上のＳｉ面を１２００〜１７００℃で熱分解する方法、もう１つは高配向熱分解黒鉛（ＨＯＰＧ）を適当な方法で剥離する方法である。前者のＳｉＣ基板の熱分解法では表面のＳｉが取り去られ、Ｃが凝縮して表面にグラフェン層が形成される。この方法では通常のリソグラフィーとエッチングによる微細加工法が直接適用できるグラフェン基板が得られる点で優れているが、グラフェンの層数を制御し難く、均一なグラフェンを得難い問題点がある。一方、後者のＨＯＰＧ剥離法では、均一で大きなグラフェンを用意できる利点があるが、剥離したグラフェンを適当な基板に転写する工程が必要となる。以下では、後者のＨＯＰＧ剥離法を詳しく説明する。
まず、図３Ａ〜図３Ｈに示される各工程によるＨＯＰＧ表面の加工について述べる。
図３Ａに示すように、ＨＯＰＧ１表面を粘着テープなどで剥離し、清浄面を出す。
図３Ｂに示すように、その清浄面にシリコン（Ｓｉ）膜２をスパッタ法で蒸着する。なお、Ｓｉ以外にＳｉＯ２などであっても良く、また、蒸着はスパッタ法の代わりにＣＶＤ法であっても良い。
図３Ｃに示すように、シリコン（Ｓｉ）膜２表面にレジスト３をスピンコートする。
図３Ｄに示すように、メッシュ状のマスク４でレジスト３を露光する。次いで、適当な現像液で露光したレジスト３を現像する。
図３Ｅに示すように、メッシュ状のレジストマスク３ａが得られる。次いで、メッシュ状のレジストマスク３ａをもって、Ｓｉ膜２を六フッ化イオウ（ＳｉＦ６）などでドライエッチングする。なお、ＳｉＯ２膜の場合はフッ酸（ＨＦ）などでウェットエッチングする。
図３Ｆに示すように、メッシュ状のＳｉ膜マスク２ａが転写される。次いで、メッシュ状のＳｉ膜マスク２ａをもって、ＨＯＰＧ表面をＯ２などでドライエッチングする。ここで、メッシュ状のマスクが転写されたＳｉＯ２膜マスク２ａの場合も同様に、ＨＯＰＧ表面をＯ２などでドライエッチングする。
図３Ｇに示すように、表面にメッシュ状のＳｉ膜マスク２ａが被さってはいるが、メッシュ状パターンの切れ込み１ａが入ったＨＯＰＧが得られる。次いで、ＳｉＦ６などによるドライエッチングで、Ｓｉ膜マスク２ａをＨＯＰＧ表面から取り去る。ＳｉＯ２膜マスクの場合は、ＨＦなどによるウェットエッチングでＨＯＰＧ表面から取り去る。
図３Ｈに示すように、最終的に、表面にメッシュ状パターンの切れ込み１ａが入ったＨＯＰＧが得られる。
次いで、図４Ａ〜図４Ｆを用いてグラフェン片の基板への分散工程について述べる。
図４Ａを参照すると、図３に示す方法で、メッシュ状パターンで表面に切れ込み１ａが入ったＨＯＰＧ１を用意し、最上面を極薄く剥がし、清浄表面を出す。
図４Ｂに示すように、ガラスなどの適当な基板９をレジスト６などでコートし、その表面に対してメッシュパターンの入ったＨＯＰＧ１の表面を矢印８に示すように、押し付ける。
図４Ｃに示すように、同じ操作を繰り返すと、細かく区分された分厚いグラファイト片５が基板全体に転写される。
図４Ｄに示すように、この分厚いグラファイト片５を粘着テープで充分に剥離してゆくと、最後に１層から数層のグラフェン片７がレジスト塗布基板９上に残る。
図４Ｅに示すように、図４Ｄで作製された、１層から数層のグラフェン片７が残ったレジスト塗布基板９を、矢印１１ａで示すように、アセトンやメタノールなどの適当な溶媒１３に浸すことで、レジスト６を溶解し、同時に１層から数層のグラフェン片７を溶媒に分散し、１層から数層のグラフェン片７の懸濁液を得る。この懸濁液にＳｉＯ２／Ｓｉ基板などの基板１２を矢印１１ｂで示すように浸すことで、同基板１２上に１層から数層のグラフェン片７を展開する。
図４Ｆに示すように、充分乾燥させると、最終的に細かく区分された、１層から数層のグラフェン片７が塗布された基板１０が得られる。
次に、図５Ａ〜図５Ｄの工程図を用いて、１層から数層のグラフェン片７から全グラフェン素子を製造する方法を述べる。
図５Ａに示すように、図４Ｆで述べたグラフェン基板１０上、もしくはグラフェン片塗布基板１０上で、適当なグラフェンを選択する。走査プローブ顕微鏡でグラフェンの結晶軸を見つけ、ジグザグ端方向（金属方向）１４とアームチェア端方向（半導体方向）１５を規定する。
図５Ｂに示すように、金属方向１４と半導体方向１５とを基軸として、所望のレイアウトの素子をリソグラフィーとエッチングで微細加工する。
基板１０上にレジストをスピンコートし、所望のレイアウトのマスクをもって露光し、現像する。レジストパターンをマスクとして、Ｏ２によるドライエッチングを行い、量子サイズの全グラフェン素子を切り出し、レジストを剥離する。
しかしながら、図５Ｂに示すように、ドライエッチングのみでは、各構成要素のグラフェンの端構造１６は乱れている。ここで、符号１７は、リソグラフィーとエッチングで得られた全グラフェン素子である。そこで、端構造を精密に製造する工程が必要となる。
具体的にはＯ２雰囲気中加熱下の酸化反応を用いる。反応温度は５００〜７００℃で、反応時間は１０秒〜１０分程度である。また、Ｈ２雰囲気中加熱下の還元反応を用いても良い。すると、グラフェンは端から酸化反応または還元反応が進行し、構造の乱れが取り除かれ、図５Ｃに示すように、原子レベルで平滑なジグザグ端とアームチェア端が得られる。次いで、ｐ型もしくはｎ型のドーピングを行い、端構造が制御された全グラフェン素子１８を得る。
図５Ｄに示すように、最後に、ＳｉＯ２、Ａｌ２Ｏ３、ＨｆＯ２、ＺｒＯ２などの適当な酸化膜１９を全グラファイト素子上に成膜し、ゲート絶縁層として使用する。
以下、本発明の実施例について説明するが、本発明はこれらの実施例に限定されるものではないことは勿論である。
【実施例１】
【０００８】
図６は図５Ａ〜図５Ｄの製法を用いて作製したダブルゲート型全グラフェン電界効果トランジスタを示す図である。
図６を参照すると、ダブルゲート型全グラフェン電界効果トランジスタ２０は配線が一体化した金属グラフェンからなるソース電極２１と、同様に配線が一体化した金属グラフェンからなるドレイン電極２２とを連結して形成されたチャネル２３を挟んで、２つのゲート電極２４と２５を対向させて形成した構造を有している。この構造の利点は次の２つである。
１つは、２つのゲート電極２４と２５による電界がチャネルに対して対称的に印加できるので、ゲート制御性に優れ、オフし易いという点である。
もう１つは、２つのゲート電極２４と２５の大きさを非対称にすることで、大きい方をオン／オフ用の通常のゲート電極、小さい方をゲート電圧の閾値をシフトさせる電極として利用できる点である。このダブルゲート方式により、ゲート電圧の閾値を精密に制御することが可能となる。
【実施例２】
【０００９】
図７Ａ〜図７Ｃは図５に示す方法と同様な製法を用いて作製した全グラフェン素子からなる相補型インバーター３０ａ，３０ｂ，３０ｃを夫々示す図で、図７Ａは、ｐ型とｎ型チャネルを独立した２つのゲート電極で制御するタイプ、図７Ｂはｐ型とｎ型チャネルが同一直線状にあり、双方のチャネルを１つのゲート電極で制御するタイプ、図７Ｃはｐ型とｎ型チャネルが平行で、双方のチャネルを１つのゲート電極で制御するタイプを夫々示している。
図７Ａを参照すると、相補型インバーター３０ａでは、ｐ型チャネル３１とｎ型チャネル３２は半導体グラフェン、配線を兼ねたゲート電極３３等の電極類は金属グラフェンである。なお、符号３４は出力電圧Ｖｏｕｔ、３５は入力電圧Ｖｉｎ、３７は電源電圧ＶＤＤ、３６はグランド電位ＶＧＮＤをそれぞれ示している。ここで肝要な点は、金属であるジグザグ端方向と半導体であるアームチェア端は直交していることである。
図７Ｂを参照すると、相補型インバーター３０ｂは、ｐ型チャネル３１とｎ型チャネル３２は半導体グラフェン、配線を兼ねたゲート電極３３等の電極類は金属グラフェンである。なお、符号３４は出力電圧Ｖｏｕｔ、３５は入力電圧Ｖｉｎ、３７は電源電圧ＶＤＤ、３６はグランド電位ＶＧＮＤをそれぞれ示している。ここで肝要な点は、図７Ａの相補型インバーター３０ａと同様に、金属であるジグザグ端方向と半導体であるアームチェア端は直交していることである。
図７Ｃを参照すると、相補型インバーター３０ｃは、ｐ型チャネル３１とｎ型チャネル３２は半導体グラフェン、配線を兼ねたゲート電極３３等の電極類は金属グラフェンである。なお、符号３４は出力電圧Ｖｏｕｔ、３５は入力電圧Ｖｉｎ、３７は電源電圧ＶＤＤ、３６はグランド電位ＶＧＮＤをそれぞれ示している。ここで肝要な点は、図７Ａの相補型インバーター３０ａおよび図７（Ｂ）の相補型インバーター３０ｂと同様に、金属であるジグザグ端方向と半導体であるアームチェア端は直交していることである。
図７では紙面の上下方向（金属方向１４）にジグザグ端が現われ、電極や配線などを使用する一方、左右方向（半導体方向１５）にアームチェア端が現われ、チャネルに使用する。
なお、図７Ｂの相補型インバーター３０ｂと図７Ｃの相補型インバーター３０ｃのゲート電極３３は、その長軸方向にアームチェア端が現れるが、幅が充分大きいので金属として働く。
図７Ａ〜図７Ｃの相補型インバーター３０ａ，３０ｂ，３０ｃの夫々の構造を比較すると、図７Ａの相補型インバーター３０ａはゲート電極が２つ、図７Ｂの相補型インバーター３０ｂと図７Ｃの相補型インバーター３０ｃは１つであるので、図７Ａの相補型インバーター３０ａよりも図７Ｂの相補型インバーター３０ｂと図７Ｃの相補型インバーター３０ｃの方が素子構成要素を少なく出来る利点がある。
一方、図７Ａの相補型インバーター３０ａの場合、ゲート電極３３において、長軸の端構造がジグザグ端なので、他より幅を狭く取れる利点がある。
また、図７Ｂの相補型インバーター３０ｂと図７Ｃの相補型インバーター３０ｃを比較すると、レイアウトの観点からは、対象的な図７Ｂの相補型インバーター３０ｂの方が図７Ｃの相補型インバーター３０ｃより簡潔である長所がある。
一方、図７Ｂの相補型インバーター３０ｂは図７Ｃの相補型インバーター３０ｃよりゲート電極が大きくなってしまう短所がある。このように、それぞれの素子構造には一長一短がある。しかしながら、別の観点から見ると、グラフェン素子はレイアウト設計の自由度が高いと言える。すなわち、用途や目的に応じて、自由な回路設計が可能なことが本発明の特長の１つである。
【実施例３】
【００１０】
図８Ａ〜図８Ｃは、図５の製法を用いて作製した相補型インバーターからなるＮＯＲゲート４０ａ，４０ｂ，４０ｃを夫々示す図である。
図８Ａ〜図８Ｃにおいて、それぞれ、ゲート電極の数が、図８ＡのＮＯＲゲート４０ａでは、２つ、図８ＢのＮＯＲゲート４０ｂでは４つ、図８ＣのＮＯＲゲート４０ｃでは３つである。符号４１は、半導体グラフェンの３つの等価方向、符号４２は金属グラフェンの３つの等価方向をそれぞれ示し、図８Ａ，図８Ｂ，図８Ｃにおいて共通である。
図８Ａに示すＮＯＲゲート４０ａは、ゲート電極の数が最も少ないが、面外にビア３８を介して出力（Ｖｏｕｔ）３４を引き出す必要がある。符号３１ａ、３１ｂは半導体グラフェンからなる第１と第２のｐ型チャネルを示し、符号３２ａ，３２ｂは半導体グラフェンからなる第１と第２のｎ型チャネルを示している。符号３３ａ、３３ｂは、金属グラフェンからなる第１と第２のゲート電極を示している。符号３４は出力電圧Ｖｏｕｔ、符号３５ａ，３５ｂは入力電圧ａ，ｂ（Ｖｉｎａ，Ｖｉｎｂ）をそれぞれ示し、符号３６はグランド電位ＶＧＮＤ、符号３７は電源電圧ＶＤＤをそれぞれ示している。
図８Ｂに示すＮＯＲゲート４０ｂは、半導体グラフェンからなる第１と第２のｐ型チャネル３１ａ，３１ｂと、半導体グラフェンからなる第１と第２のｎ型チャネル３２ａ，３２ｂとを有している。第２のｐ型チャネル３１ｂ側のソース電極は、第１と第２のｎ型チャネル３２ａ，３２ｂの間に接続されている。夫々のｐ型及びｎ型チャネルに隣接して金属グラフェンからなる第１と第２のゲート電極３３ａ，３３ｂが夫々設けられている。なお、符号３４は出力電圧Ｖｏｕｔ、符号３５ａ，３５ｂは入力電圧ａ，ｂ（Ｖｉｎａ，Ｖｉｎｂ）をそれぞれ示し、符号３６はグランド電位ＶＧＮＤ、符号３７は電源電圧ＶＤＤをそれぞれ示している。
図８Ｃに示すＮＯＲゲート４０ｃは、半導体グラフェンからなる第１と第２のｐ型チャネル３１ａ，３１ｂと、半導体グラフェンからなる第１と第２のｎ型チャネル３２ａ，３２ｂとを有している。第２のｐ型チャネル３１ｂ側のソース電極は、第１と第２のｎ型チャネル３２ａ，３２ｂの間に接続されている。夫々のｐ型及びｎ型チャネルに隣接して金属グラフェンからなる２つの第１のゲート電極３３ａと、一つの第２のゲート電極３３ｂが夫々設けられている。なお、符号３４は出力電圧Ｖｏｕｔ、符号３５ａ，３５ｂは入力電圧ａ，ｂ（Ｖｉｎａ，Ｖｉｎｂ）をそれぞれ示し、符号３６はグランド電位ＶＧＮＤ、符号３７は電源電圧ＶＤＤをそれぞれ示している。
一方、図８ＢのＮＯＲゲート４０ｂと図８ＣのＮＯＲゲート４０ｃでは配線を含め、面内に構想要素を納めることが可能である。また、図８ＣのＮＯＲゲート４０ｃでは、第２のゲート電極３３ｂと入力３５ａの間にある配線に１２０度回転を一箇所導入することで、ゲート電極が１つ減らされている。このように、１２０度回転導入でレイアウトを簡便にすることが可能である。
【実施例４】
【００１１】
図９Ａ〜図９Ｃは、図５の製法を用いて作製した相補型インバーターからなるＮＡＮＤゲート５０ａ，５０ｂ，５０ｃの概略構成を夫々示す図である。図９Ａ〜図９Ｃにおいて、ゲート電極の数が、図９ＡのＮＡＮＤゲート５０ａでは２つ、図９ＢのＮＡＮＤゲート５０ｂでは４つ、図９ＣのＮＡＮＤゲート５０ｃでは３つである。なお、符号４１は、半導体グラフェンの３つの等価方向、符号４２は金属グラフェンの３つの等価方向をそれぞれ示し、図９Ａ〜図９Ｃにおいて共通である。配線の引き回しとゲート電極の数の関係は図８のＮＯＲゲートと同様である。
即ち、図９Ａに示すＮＡＮＤゲート５０ａは、ゲート電極が３３ａ，３３ｂの２つで最も少ないが、面外にビア３８を介して出力（Ｖｏｕｔ）３４を引き出す必要がある。符号３１ａ、３１ｂは半導体グラフェンからなる第１と第２のｐ型チャネルを示し、符号３２ａ，３２ｂは半導体グラフェンからなる第１と第２のｎ型チャネルを示している。符号３３ａ、３３ｂは、金属グラフェンからなる第１と第２のゲート電極を示している。符号３４は出力電圧Ｖｏｕｔ、符号３５ａ，３５ｂは入力電圧ａ，ｂ（Ｖｉｎａ，Ｖｉｎｂ）をそれぞれ示し、符号３６はグランド電位ＶＧＮＤ、符号３７は電源電圧ＶＤＤをそれぞれ示している。
図９Ｂに示すＮＡＮＤゲート５０ｂは、半導体グラフェンからなる第１と第２のｐ型チャネル３１ａ，３１ｂと、半導体グラフェンからなる第１と第２のｎ型チャネル３２ａ，３２ｂとを有している。夫々のｐ型及びｎ型チャネルに隣接して金属グラフェンからなる第１と第２のゲート電極３３ａ，３３ｂが夫々設けられている。
このＮＡＮＤゲート５０ｂは、図８Ｂに示すＮＯＲゲート４０ｂとは、第２のｎ型チャンネル３２ｂ側のドレイン電極が、第１と第２のｐ型チャネル３１ａ，３１ｂの間に接続されている点で異なる。なお、符号３４は出力電圧Ｖｏｕｔ、符号３５ａ，３５ｂは入力電圧ａ，ｂ（Ｖｉｎａ，Ｖｉｎｂ）をそれぞれ示し、符号３６はグランド電位ＶＧＮＤ、符号３７は電源電圧ＶＤＤをそれぞれ示している。
図９Ｃに示すＮＡＮＤゲート５０ｃは、半導体グラフェンからなる第１と第２のｐ型チャネル３１ａ，３１ｂと、半導体グラフェンからなる第１と第２のｎ型チャネル３２ａ，３２ｂとを有している。夫々のｐ型及びｎ型チャネルに隣接して金属グラフェンからなる２つの第１のゲート電極３３ａと、一つの第２のゲート電極３３ｂが夫々設けられている。
このＮＡＮＤゲート５０ｃは、図８Ｃに示すＮＯＲゲート４０ｃとは、第２のｎ型チャンネル３２ｂ側のドレイン電極は、第１と第２のｐ型チャネル３１ａ，３１ｂの間に接続されている点で異なる。なお、符号３４は出力電圧Ｖｏｕｔ、符号３５ａ，３５ｂは入力電圧ａ，ｂ（Ｖｉｎａ，Ｖｉｎｂ）をそれぞれ示し、符号３６はグランド電位ＶＧＮＤ、符号３７は電源電圧ＶＤＤをそれぞれ示している。
一方、図９ＢのＮＡＮＤゲート５０ａと図９ＣのＮＡＮＤゲート５０ｃでは構成要素の面内配置が可能である。
また、図９ＣのＮＡＮＤゲート５０ｃにおいて、第１のゲート電極３３ａと入力３５ａの間にある配線に１２０度回転を導入することで、ゲート電極を１つ減らされている事情も図８のＮＯＲゲートと同様である
【実施例５】
【００１２】
図１０は図５の製法を用いて作製した全グラフェン相補型インバーターを奇数個組み合わせたリング発振回路を表す図で、図１０Ａは直列型のリング発振回路６０ａ、図１０Ｂは回列型のリング発振回路６０ｂを夫々示している。符号４１は、半導体グラフェンの３つの等価方向、符号４２は金属グラフェンの３つの等価方向を示し、図１０Ａ，図１０Ｂにおいて共通である。
図１０Ａに示すように、リング発振回路６０ａは、ｐ型チャネル３１とｎ型チャネル３２とを一端を合わせて直列に接続したチャネルものを複数並列に並べて形成し、更に、ｐ型チャネル３１とｎ型チャネル３２の夫々の他端部を、ソース電極２１とドレイン電極２２と夫々接続してはしご形状としている。これらのソース電極２１とドレイン電極２２とチャネルとで囲まれる領域内にゲート電極３３が形成されている。最下部のゲート電極を除いて、ｐ型チャネルとｎ型チャンネルの接続部に上部のゲート電極が夫々接続されている。最下部のゲート電極と最上部のチャネルのｐ型チャネルとｎ型チャネルの接続部は夫々ビアを介してビア配線によって接続されている。
図１０Ｂに示すように、リング発振回路６０ｂは、ｐ型チャネル３１とｎ型チャネル３２とを一端を合わせて直列に接続したチャネルを複数周方向に並べて形成し、更に、ｐ型チャネル３１とｎ型チャネル３２の夫々の他端部を、外側にある六角形状に形成されたソース電極２１と、内側にある六角形に形成されたドレイン電極２２と夫々接続して、略六角形状としている。これらのソース電極２１とドレイン電極２２とチャネルとで囲まれる領域内にゲート電極３３が形成されている。ゲート電極３３は、ｐ型チャネル３１とｎ型チャンネル３２の接続部に夫々接続されている。
図９に示す素子同様、各構成要素が直交しているが、図１０Ｂのリング発振回路６０ｂでは、各構成要素が９０度もしくは１２０度で交わっている。１２０度の交差が許されるのは、グラフェンが３回対称軸を持つことに由来する。すなわち、ジグザグ端、アームチェア端は、それぞれ、１２０度回転毎に現われるためである。この１２０度方向等価性を利用すると、素子や回路構成をさらに自由に選択することが出来る。
【実施例６】
【００１３】
図１１は上記の製法を用いて作製したフリップフロップ回路を有する全グラフェンＳＲＡＭ７０である。図１１を参照すると、このＳＲＡＭ７０は記憶素子として働く。実施例５と同様、互いに１２０をなして接合したｐ型及びｎ型のチャネル３１，３２には半導体グラフェンを用いている。ｐ型及びｎ型のチャネル３１，３２の接合部には、ゲート電極３３等の電極類には金属グラフェンを使用している。ワード線４３やビット線４４には金属グラフェンを用いている。１２０度回転導入で構成要素を平面内に収められている。
以上のように、本発明によれば、半導体グラフェンからなるチャネル層と、金属グラフェンからなる配線を兼ねたソース、ドレイン、並びにゲートの各電極層と、チャネル層とゲート電極層を絶縁するゲート絶縁層とを有し、チャネル層と各電極層が同一平面にあることを特徴とする電界効果を利用する半導体装置が得られる。
また、本発明によれば、前記半導体装置において、前記チャネルは幅が２０ｎｍ以下のアームチェア端を持つグラフェンであり、前記電極は幅が２０ｎｍより大きく任意の端構造を持つグラフェン、または、幅が２０ｎｍ以下でジグザグ端を持つグラフェンであることを特徴とする半導体装置が得られる。
また、本発明によれば、前記いずれか一つの半導体装置において、前記チャネルはドーピングされることでｐ型またはｎ型伝導を呈するグラフェンであることを特徴とする半導体装置が得られる。
また、本発明によれば、前記いずれか一つの半導体装置において、前記チャネルは構成炭素の一部をホウ素、アルミニウム、ガリウム、インジウムのいずれか一つ、またはそれらの組み合わせの元素で置換されることにより、ｐ型伝導を呈するグラフェンであるか、または、構成炭素の一部を窒素、リン、ヒ素、アンチモンのいずれか一つ、または、それらの組み合わせの元素で置換されることにより、ｎ型伝導を呈するグラフェンであることを特徴とする半導体装置が得られる。
また、本発明によれば、前記いずれか一つの半導体装置において、前記チャネルは、その表面にアクセプターを配置することにより、ｐ型伝導を呈するグラフェンであるか、または、ドナーを配置することにより、ｎ型伝導を呈するグラフェンであることを特徴とする半導体装置が得られる。
また、本発明によれば、前記半導体装置において、アクセプターは半導体グラフェンの真性仕事関数より大きな電子親和力を持ち、ドナーは半導体グラフェンの真性仕事関数より小さなイオン化エネルギーを持つことを特徴とする半導体装置が得られる。
また、本発明によれば、前記半導体装置において、アクセプターは２．３ｅＶより大きな電子親和力を持ち、ドナーは６．４ｅＶより小さなイオン化エネルギーを持つことを特徴とする半導体装置が得られる。
また、本発明によれば、前記いずれか一つの半導体装置が、ｐ型とｎ型チャネルを相補的に組み合わせたインバーターであることを特徴とする半導体装置が得られる。
また、本発明によれば、前記いずれか一つの半導体装置において、ｐ型とｎ型チャネルを相補的に組み合わせたインバーターを基本回路とする記憶素子または論理回路であることを特徴とする半導体装置が得られる。
また、本発明によれば、基板上にグラフェンを作製する工程と、グラフェンをリソグラフィーとエッチングで所望の素子構造に加工する工程と、グラフェンの端構造を酸化反応または還元反応によりジグザグ端またはアームチェア端に加工するする工程と、半導体グラフェンをドーピングする工程と、絶縁膜を成膜する工程とを有することを特徴とする半導体装置の製造方法が得られる。
また、本発明によれば、前記半導体装置の製造方法において、適当な基板上にグラフェンを作製する工程が、ＳｉＣ基板上での熱分解によるグラフェン形成法であることを特徴とする半導体装置の製造方法が得られる。
また、本発明によれば、前記半導体装置の製造方法において、適当な基板上にグラフェンを作製する工程が、高配向熱分解黒鉛（ＨＯＰＧ）などのグラファイト表面を加工し、基板上に分散させるグラフェン形成法であることを特徴とする半導体装置の製造方法が得られる。
また、本発明によれば、前記いずれか一つの半導体装置の製造方法において、半導体グラフェンをドーピングする工程が、半導体グラフェンの構成炭素の一部をホウ素、アルミニウム、ガリウム、インジウムのいずれか一つ、またはそれらの組み合わせの元素で置換するｐ型格子置換型ドーピング、または、構成炭素の一部を窒素、リン、ヒ素、アンチモンのいずれか一つ、または、それらの組み合わせの元素で置換するｎ型格子置換型ドーピングであることを特徴とする半導体装置の製造方法が得られる。
また、本発明によれば、前記いずれか一つの半導体装置の製造方法において、半導体グラフェンをドーピングする工程が、半導体グラフェン表面にアクセプターを配置することでｐ型を得る電荷移動ドーピングであるか、または、ドナーを配置することでｎ型を得る電荷移動ドーピングであることを特徴とする半導体装置の製造方法が得られる。
以上、実施形態に基づき本発明を具体的に説明したが、本発明は上述の実施形態に制限されるものではなく、その要旨を逸脱しない範囲で種々の変更を施すことができ、これらの変更例も本願に含まれることはいうまでもない。
例えば、高集積度の論理回路や記憶素子も上記の製法を用いて作製すること可能である。
【産業上の利用可能性】
【００１４】
本発明の活用例として、低消費電力で超高速動作が特徴である電界効果トランジスタ、論理回路、並びに記憶素子回路などの半導体装置が挙げられる。
本願は、２００７年３月２日出願の日本国特許出願２００７−５２８８７を基礎とするものであり、同特許出願の開示内容は全て本願に組み込まれる。
【図１】
2008108383.tif 000003
【図２Ａ】
2008108383.tif 000004
【図２Ｂ】
2008108383.tif 000005
【図２Ｃ】
2008108383.tif 000006
【図２Ｄ】
2008108383.tif 000007
【図２Ｅ】
2008108383.tif 000008
【図２Ｆ】
2008108383.tif 000009
【図３Ａ】
2008108383.tif 000010
【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図３Ｆ】
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【図３Ｇ】
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【図３Ｈ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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【図４Ｆ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１】
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【図１２】
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【国際調査報告】
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