(57)【要約】関連技術による印加方法では、電子回路へ立ち上がりの早い矩形波を充分な電圧で印加することができず、また、静電気放電試験は充分な電圧で印加できたが、振動波形しか印加できなかった。  矩形波発生装置にＴＬＰ発生装置を用い、矩形波を評価対象に伝送する伝送線路の特性インピーダンスに整合するように印加抵抗＋整合抵抗を設定し、印加された矩形波のリターン線とキャパシタで接続することにより、安定した印加が可能となる。電子回路の誤動作監視機能が矩形波の波高値を徐々に高めて初めて誤動作する印加電圧をイミュニティとする。
2008108503.tif 000002
【特許請求の範囲】
【請求項１】
評価対象の電子回路と、そこから導出する第１の配線と、第１の配線上に直列に挿入された印加プローブ部を構成する印加抵抗と、印加抵抗に矩形波を印加する矩形波発生装置とを有し、
矩形波発生装置から発生される矩形波の波高値、パルス幅及び立ち上がり時間を可変し、設定された矩形波を電子回路に印加した際の誤動作の有無を評価することを特徴とするインパルスイミュニティ評価装置。
【請求項２】
評価対象の電子回路と、そこから導出する第１の配線と、第１の配線上に直列に挿入された印加プローブ部を構成する印加抵抗と、矩形波を発生する矩形波発生装置と、矩形波発生装置から発生する矩形波を伝送する伝送線路と、伝送線路と印加抵抗とを接続する整合抵抗とを有し、
印加抵抗が矩形波発生装置の出力インピーダンスよりも十分に低く、
伝送線路の特性インピーダンスが矩形波発生装置の出力インピーダンスに実質的に等しく、且つ、印加プローブ部の印加抵抗値＋整合抵抗値が伝送線路の特性インピーダンスに実質的に等しいことを特徴とするインパルスイミュニティ評価装置。
【請求項３】
請求項１又は２記載のインパルスイミュニティ評価装置であって、
評価対象の電子回路から、第１の配線に加え、第２の配線が導出し、
その印加プローブ部が、第１の配線に直列に入る印加抵抗と、第１の配線と第２の配線の間をＰ１端子及びＰ３端子間で接続するキャパシタで構成され、第１の配線へのキャパシタの接続位置が、印加抵抗の電子回路から遠い側のＰ１端子に接続されているか、
または、印加プローブ部が、第１の配線に直列に入る印加抵抗と、
第１の配線と第２の配線の間をＰ１端子及びＰ３端子間で接続し、その一端が印加抵抗の電子回路から遠い側のＰ１端子に接続されているキャパシタと、
矩形波発生装置と印加抵抗、または、伝送線路と印加抵抗との間にＰ４端子及びＰ２端子間で接続される整合抵抗で構成されていることを特徴とするインパルスイミュニティ評価装置。
【請求項４】
請求項２又は３記載のインパルスイミュニティ評価装置であって、
伝送線路が同軸線路であり、その同軸線路の中心導体の端に整合抵抗のみが接続されており、且つ、整合抵抗の他端のＰ２端子と外導体の端のＰ１端子が、それぞれ、評価対象の電子回路の印加抵抗の両端のＰ２’端子及びＰ１’端子に、コネクタ接続になっていることを特徴とするインパルスイミュニティ評価装置。
【請求項５】
請求項２又は３記載のインパルスイミュニティ評価装置であって、
伝送線路が同軸線路であり、
その同軸線路の中心導体の端に整合抵抗の一端が接続され、且つ
整合抵抗の他端が印加抵抗の一端のＰ２端子と接続され、
印加抵抗の他端のＰ１端子が同軸線路の外導体に接続されており、
印加される電子回路の第１の配線を切断しその両端をＰ１’端子及びＰ２’端子とし、
印加抵抗の両端のＰ１端子及びＰ２端子と対向する第１の配線のＰ１’端子及びＰ２’端子がコネクタ接続になっている
ことを特徴とするインパルスイミュニティ評価装置。
【請求項６】
請求項２又は３記載のインパルスイミュニティ評価装置であって、
伝送線路が同軸線路であり、
その同軸線路の中心導体の端に整合抵抗の一端が接続され、且つ
整合抵抗の他端のＰ２端子が印加抵抗の一端と接続され、
印加抵抗の他端のＰ１端子は同軸線路の外導体と接続され、且つ
キャパシタの一端をＰ１端子に接続し、他端をＰ３端子とし、
一方、印加される電子回路のから出る第１の配線を切断し、
その両端のうち、電子回路に近い側をＰ２’端子、他方をＰ１’端子とし、
電子回路から出る配線の途中にＰ３’端子を設け、
そして、同軸線路側のＰ１端子，Ｐ２端子，Ｐ３端子と対向する第１の配線及び第２の配線の端子Ｐ１’端子、Ｐ２’端子、Ｐ３’端子がコネクタ接続になっている
ことを特徴とするインパルスイミュニティ評価装置。
【請求項７】
請求項１乃至６のいずれかに記載のインパルスイミュニティ評価装置であって、
第１の配線および第２の配線の間であって、かつ印加抵抗或いはキャパシタもしくはＰ２’端子及びＰ３’端子と電子回路の間に、
印加波形をモニタするモニタ機能を有し、
かつ、電子回路の誤動作を監視する誤動作監視機能を有する
ことを特徴とするインパルスイミュニティ評価装置。
【請求項８】
請求項７記載のインパルスイミュニティ評価装置であって、
誤動作監視機能が印加電圧設定および印加のタイミング、印加時のモニタ機能、および電子回路の誤動作を監視する機能を有する
ことを特徴とするインパルスイミュニティ評価装置。
【請求項９】
請求項１乃至８のいずれかに記載のインパルスイミュニティ評価装置であって、
矩形波発生装置が同軸線路に溜めた電荷を印加するＴＬＰ（Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｌｉｎｅ  Ｐｕｌｓｅ）発生装置であることを特徴とするインパルスイミュニティ評価装置。
【請求項１０】
請求項９記載のインパルスイミュニティ評価装置であって、
ＴＬＰ発生装置に接続される同軸線路上に立ち上がり時間を補正するフィルタが挿入されていることを特徴とするインパルスイミュニティ評価装置。
【請求項１１】
請求項５記載のインパルスイミュニティ評価装置であって、
印加抵抗が環状のディスク抵抗であり、
整合抵抗がチップ抵抗または柱状の抵抗であり、
コネクタが同軸コネクタであり、
同軸線路の内導体の先端に整合抵抗の一端子が接続され、
整合抵抗の他端子のＰ２端子が、ディスク抵抗の中心側の端子に接続されており、
ディスク抵抗の外周側Ｐ１端子が同軸線路の外導体に接続されており、
印加抵抗の中心側Ｐ２端子が同軸コネクタの中心導体、
印加抵抗の外周側Ｐ１端子が、同軸コネクタの外導体側
に接続されていることを特徴とするインパルスイミュニティ評価装置。
【請求項１２】
請求項５記載のインパルスイミュニティ評価装置であって、
印加抵抗が環状のディスク抵抗であり、
整合抵抗がチップ抵抗または柱状の抵抗であり、
コネクタが同軸コネクタであり、
同軸線路の内導体の先端に整合抵抗の一端子が接続され、
整合抵抗の他端子のＰ２端子が、同軸コネクタの内導体に接続され、
同軸線路の外導体が同軸コネクタの外導体に接続され、
また、
第１の配線上に直列にディスク抵抗が配されており、
ディスク抵抗の中心側のＰ２’端子が、受け側の同軸コネクタの中心導体に接続され、
ディスク抵抗の外周側Ｐ１’端子が同軸コネクタの外導体に接続されていることを特徴とするインパルスイミュニティ評価装置。
【請求項１３】
請求項１乃至６及び請求項１１及び１２のいずれかに記載のインパルスイミュニティ評価装置であって、
印加抵抗が環状のディスク抵抗の代わりに、
チップ抵抗をその一端子を内側になるよう複数個放射状にならべ、
内側同士、外側同士を円状に接続されていることを特徴とするインパルスイミュニティ評価装置。
【請求項１４】
請求項１乃至６及び請求項１１乃至１３のいずれかに記載のインパルスイミュニティ評価装置であって、
印加プローブ部に第２の同軸コネクタを有し、
印加抵抗のＰ２端子と第２の同軸コネクタの内導体、
印加端子のＰ１端子と同軸コネクタ２の外導体
が接続されていることを特徴とするインパルスイミュニティ評価装置。
【請求項１５】
請求項１乃至６及び請求項１１、１２、１４のいずれかに記載のインパルスイミュニティ評価装置であって、
印加抵抗のＰ２端子に第２のキャパシタを接続し、
第２のキャパシタの他端は第２の同軸コネクタの内導体に接続し、
かつ、印加抵抗のＰ１端子に複数の第３のキャパシタを円筒状に等間隔に接続し、
それぞれ第３のキャパシタの他端を第２の同軸コネクタの外導体に接続したことを特徴とするインパルスイミュニティ評価装置。
【請求項１６】
請求項７又は８記載のインパルスイミュニティ評価装置であって、
第１及び第２の配線のＰ４端子及びＰ５端子とモニタ機能を接続する同軸線路であって、
その同軸線路の途中の構造が、
内導体同士を第２のキャパシタで最短接続し、且つ、
外導体同士を円筒状に等間隔に配された複数の第３のキャパシタで最短接続した
ことを特徴とするインパルスイミュニティ評価装置。
【請求項１７】
請求項２又は３記載のインパルスイミュニティ評価装置であって、
伝送線路が同軸線路であり、同軸コネクタによって、評価対象の電子回路の搭載された基板に接続され、
印加抵抗及び整合抵抗の少なくとも一方が、環状のディスク抵抗、または、それと等価の抵抗をもつ、放射状に配された
複数のチップ抵抗の内側の端子と外側の端子をそれぞれ配線で接続したものであり、
評価対象の電子回路の配線に印加抵抗が直列に接続され、
その一端が整合抵抗の一端子に接続され、整合抵抗の他の端子と
印加抵抗の他の端子が基板側の同軸コネクタの端子に接続されている
ことを特徴とするインパルスイミュニティ評価装置。
【請求項１８】
請求項１記載のインパルスイミュニティ評価装置であって、
伝送線路が同軸線路であり、同軸コネクタによって、評価対象の電子回路の搭載された基板に接続され、
印加抵抗が、環状のディスク抵抗、または、それと等価の抵抗をもつ、放射状に配された
複数のチップ抵抗の内側の端子と外側の端子をそれぞれ配線で接続したものであり、
評価対象の電子回路の配線に印加抵抗が直列に接続され、
その両端が同軸コネクタの各端子に接続されている
ことを特徴とするインパルスイミュニティ評価装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電子回路の矩形波をノイズとしたときのイミュニティ（ノイズ耐性）を評価する評価装置に関するものである。
【背景技術】
【０００２】
軽薄短小化の進展に伴い、電子回路の集積化がすすみ、ＬＳＩの製造プロセスが微細化されるにつれ、電源電圧が減少し、相対的に電子回路はノイズに弱くなってきている。装置のイミュニティ（ノイズ耐性）を十分に把握して市場投入前にさまざまな対策を講じておく必要がある。
インパルスに対するイミュニティ試験としては非特許文献１（ＩＥＣ６１０００−４−２（（静電気放電の国際スタンダード））に記載された静電気放電試験が一般的である。
特許文献１（特許第３６１３２６９号（イミュニティ評価の既知特許））には、イミュニティ評価の既知の技術が開示されている。
一般に、関連技術による印加方法では、電子回路に印加される波形は、振動波形になっている場合が多く、実際に電子回路に印加される電圧が規定できないため、便宜的に印加の際の電圧源の設定電圧で規定している場合が多い。つまり、たとえば静電気試験で電源に対して＋４ｋＶに耐えた機器であるとしても、実際の電子回路に＋４ｋＶ印加されたわけではなく、高々電源電圧の数倍程度の電圧しか加わっておらず、且つ、電源電圧に対して正方向にも負方向にも振れる波形が印加されている（図１）。
インパルス発生源としては、前述のキャパシタにチャージしておいて電子回路に印加する方式のほか、矩形波が発生できる装置としてノイズシミュレータや任意波形発生器等も知られている。また、半導体の保護素子の評価に用いるＴＬＰ（Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｌｉｎｅ  Ｐｕｌｓｅ）の発生装置も知られている（特許文献２（特開２００６−０３８５４２号公報（ＴＬＰ発生装置を用いた保護素子試験の例））参照）。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
実際に電子回路にどの程度の電圧がかかったのかは、上述した関連技術による印加方法では明確に規定できないという問題がある。特にインパルスが電子回路に印加される場合、図１に示すように一般には振動波形で印加されるため、電子回路にどの程度の波高値のノイズが入力されたのかがはっきりしないという問題がある他、正方向のノイズで誤動作したのか、負方向のノイズで誤動作したのかの識別が出来ないという問題があった。
本発明は、電子回路のイミュニティを、電源線、グランド線、信号線など、どの線でも区別無く、正負それぞれの方向の矩形波を印加し電子回路のイミュニティを評価できるインパルスイミュニティ評価装置を提供するものである。
【課題を解決するための手段】
【０００４】
本発明によれば、評価対象の電子回路と、そこから導出する第１の配線と、第１の配線上に直列に挿入された印加プローブ部を構成する印加抵抗と、印加抵抗に矩形波を印加する矩形波発生装置とを有し、
矩形波発生装置から発生される矩形波の波高値、パルス幅及び立ち上がり時間を可変し、設定された矩形波を電子回路に印加した際の誤動作の有無を評価することを特徴とするインパルスイミュニティ評価装置が得られる。
更に本発明によれば、評価対象の電子回路と、そこから導出する第１の配線と、第１の配線上に直列に挿入された印加プローブ部を構成する印加抵抗と、矩形波を発生する矩形波発生装置と、矩形波発生装置から発生する矩形波を伝送する伝送線路と、伝送線路と印加抵抗とを接続する整合抵抗とを有し、
印加抵抗が矩形波発生装置の出力インピーダンスよりも十分に低く、
伝送線路の特性インピーダンスが矩形波発生装置の出力インピーダンスに実質的に等しく、且つ、印加プローブ部の印加抵抗値＋整合抵抗値が伝送線路の特性インピーダンスに実質的に等しいことを特徴とするインパルスイミュニティ評価装置が得られる。
【発明の効果】
【０００５】
本発明によれば、電子回路のイミュニティを、電源線、グランド線、信号線など、どの線でも区別無く、正負それぞれの方向の矩形波を印加し電子回路のイミュニティを評価できるインパルスイミュニティ評価装置が得られる。
【図面の簡単な説明】
【０００６】
図１は関連技術による印加方法の問題点を説明する図である。
図２は本発明の実施の形態（構成１）を説明する図である。
図３は本発明の実施の形態（構成２）を説明する図である。
図４は本発明の実施の形態（構成３）を説明する図である。
図５は本発明の実施の形態（構成４）を説明する図である。
図６は本発明の実施の形態（構成５）を説明する図である。
図７は本発明の実施の形態（構成６）を説明する図である。
図８は本発明の実施の形態（構成７）を説明する図である。
図９は本発明の実施の形態（構成８）を説明する図である。
図１０は本発明の実施の形態（構成８）を説明する図である。
図１１は本発明の実施の形態（構成９）を説明する図である。
図１２は本発明の実施の形態（構成１０）を説明する図である。
図１３は本発明の実施の形態（構成１１）を説明する図である。
図１４は本発明の実施の形態（構成１２）を説明する図である。
図１５は本発明の実施の形態（構成１３）を説明する図である。
図１６は本発明の実施の形態（構成１４）を説明する図である。
図１７は本発明の実施の形態（構成１５）を説明する図である。
図１８は本発明の実施の形態（構成１６）を説明する図である。
図１９は本発明の一実施例を示す図である。
図２０は本発明による矩形波印加の波形の一例を示す図である。
図２１は本発明の実施の形態を説明する図である。
図２２は本発明の実施の形態を説明する図である。
図２３は本発明の実施の形態を説明する図である。
図２４は本発明の実施の形態を説明する図である。
図２５は本発明の実施の形態を説明する図である。
図２６は本発明の実施の形態を説明する図である。
図２７は本発明の実施の形態を説明する図である。
【符号の説明】
【０００７】
１    矩形波発生装置
２    電子回路
３    印加抵抗
４    整合抵抗
５    伝送線路
６    キャパシタ
７    同軸線路
８    ＴＬＰ発生装置
９    モニタ機能
１０    誤動作監視機能
１１    コネクタ接続
１２    コネクタ接続２
１３    キャパシタ２
【発明を実施するための最良の形態】
【０００８】
次に本発明の実施の形態について図面を参照して説明する。
［発明の特徴］
本発明の実施の形態の特徴は、矩形波を電子回路に印加できることにある。ノイズシミュレータや任意波形発生装置で矩形波が生成できる。矩形波は同軸線路等の伝送線路を用いることで、波形の乱れを最小限に抑えてターゲットの電子回路に印加できる。また、電源線、グランド線、信号線などの区別無く、いずれの配線へも矩形波の印加が可能な点にある。
［構成］
即ち、本発明の実施の形態によるインパルスイミュニティ評価装置の構成１〜構成１６は以下のとおりである。
（構成１）  評価対象の電子回路２と、そこから導出する配線１（１００）と、配線１（１００）上に直列に挿入された印加プローブ部（３００）を構成する印加抵抗３と、印加抵抗３に矩形波を印加する矩形波発生装置１とを有し、
矩形波発生装置１から発生される矩形波の波高値、パルス幅及び立ち上がり時間を可変し、設定された矩形波を電子回路２に印加した際の誤動作の有無を評価することを特徴とする、図２に示されたインパルスイミュニティ評価装置。
（構成２）  評価対象の電子回路２と、そこから導出する配線１（１００）と、配線１（１００）上に直列に挿入された印加プローブ部（３００）を構成する印加抵抗３と、矩形波を発生する矩形波発生装置１と、矩形波発生装置１から発生する矩形波を伝送する伝送線路５と、伝送線路５と印加抵抗３とを接続する整合抵抗４とを有し、
印加抵抗３が矩形波発生装置１の出力インピーダンスよりも十分に低く、
伝送線路５の特性インピーダンスが矩形波発生装置１の出力インピーダンスに実質的に等しく、且つ、印加プローブ部（３００）の印加抵抗値＋整合抵抗値が伝送線路５の特性インピーダンスに実質的に等しいことを特徴とする、図３に示されたインパルスイミュニティ評価装置。
（構成３）  上記構成１又は上記構成２記載のインパルスイミュニティ評価装置であって、
評価対象の電子回路２から、配線１（１００）に加え、配線２（２００）が導出し、
その印加プローブ部（３００）が、配線１（１００）に直列に入る印加抵抗３と、配線１（１００）と配線２（２００）の間を端子Ｐ１−Ｐ３間で接続するキャパシタ６で構成され、配線１（１００）へのキャパシタ６の接続位置が、印加抵抗３の電子回路２から遠い側の端子Ｐ１に接続されているか、
または、印加プローブ部（３００）が、配線１（１００）に直列に入る印加抵抗３と、
配線１（１００）と配線２（２００）の間を端子Ｐ１−Ｐ３間で接続し、その一端が印加抵抗３の電子回路から遠い側の端子Ｐ１に接続されているキャパシタ６と、
矩形波発生装置１と印加抵抗３、または、伝送線路５と印加抵抗３との間に端子Ｐ４−Ｐ２間で接続される整合抵抗４で構成され、
且つ、同軸線路の内導体及び外導体が抵抗の両端に接続されていることを特徴とする、図４に示されたインパルスイミュニティ評価装置。
（構成４）  上記構成２又は上記構成３記載のインパルスイミュニティ評価装置であって、
伝送線路５が同軸線路７であり、その同軸線路７の中心導体の端に整合抵抗４のみが接続されており、且つ、整合抵抗４の他端Ｐ２と外導体の端Ｐ１が、それぞれ、評価対象の電子回路２の印加抵抗３の両端Ｐ１’、Ｐ２’に、コネクタ接続（対向する端子Ｐ１及びＰ１’を接続、Ｐ２及びＰ２’を接続）になっていることを特徴とする、図５に示されたインパルスイミュニティ評価装置。
（構成５）  上記構成２又は上記構成３記載のインパルスイミュニティ評価装置であって、
伝送線路５が同軸線路７であり、
その同軸線路７の中心導体の端に整合抵抗４の一端が接続され、且つ
整合抵抗４の他端が印加抵抗３の一端Ｐ２と接続され、
印加抵抗３の他端Ｐ１が同軸線路７の外導体に接続されており、
印加される電子回路２の配線１（１００）を切断しその両端をＰ１’，Ｐ２’とし、
印加抵抗３の両端Ｐ１，Ｐ２と対向する配線１（１００）の２ピンの端子Ｐ１’、Ｐ２’がコネクタ接続（対向する端子Ｐ１及びＰ１’が接続、Ｐ２及びＰ２’が接続）になっている
ことを特徴とする、図６に示されたインパルスイミュニティ評価装置。
（構成６）  上記構成２又は上記構成３記載のインパルスイミュニティ評価装置であって、
伝送線路５が同軸線路７であり、
その同軸線路７の中心導体の端に整合抵抗４の一端が接続され、且つ
整合抵抗４の他端Ｐ２が印加抵抗３の一端と接続され、
印加抵抗３の他端Ｐ１は同軸線路７の外導体と接続され、且つ
キャパシタ６の一端をＰ１に接続し、他端をＰ３とし、
一方、印加される電子回路２から出る配線１（１００）を切断し、
その両端のうち、電子回路２に近い側をＰ２’、他方をＰ１’とし、
電子回路２から出る配線の途中に端子Ｐ３’を設け、
そして、同軸線路７側の端子Ｐ１，Ｐ２，Ｐ３と対向する配線１（１００）及び配線２（２００）の端子Ｐ１’、Ｐ２’、Ｐ３’がコネクタ接続（対向する端子Ｐ１及びＰ１’が接続、Ｐ２及びＰ２’が接続、Ｐ３及びＰ３’が接続）になっている
ことを特徴とする、図７に示されたインパルスイミュニティ評価装置。
（構成７）  上記構成１〜上記構成６のいずれかに記載のインパルスイミュニティ評価装置であって、
配線１（１００）および配線２（２００）の間であって、かつ印加抵抗３やキャパシタ６もしくはＰ２’、Ｐ３’と電子回路２の間に、
印加波形をモニタするモニタ機能９を有し、
かつ、電子回路２の誤動作を監視する誤動作監視機能１０を有する
ことを特徴とする、図８に示されたインパルスイミュニティ評価装置。
（構成８）  上記構成７記載のインパルスイミュニティ評価装置であって、
誤動作監視機能１０が印加電圧設定および印加のタイミング、印加時のモニタ機能９、および電子回路２の誤動作を監視する機能（図１０）を有する
ことを特徴とする、図９に示されたインパルスイミュニティ評価装置。
（構成９）  上記構成１〜構成８のいずれかに記載のインパルスイミュニティ評価装置であって、
矩形波発生装置１が同軸線路７に溜めた電荷を印加するＴＬＰ（Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｌｉｎｅ  Ｐｕｌｓｅ）発生装置８であることを特徴とする、図１１に示されたインパルスイミュニティ評価装置。
（構成１０）  上記構成９記載のインパルスイミュニティ評価装置であって、
ＴＬＰ発生装置８に接続される同軸線路７上に立ち上がり時間を補正するフィルタが挿入されていることを特徴とする、図１２に示されたインパルスイミュニティ評価装置。
（構成１１）  上記構成５記載のインパルスイミュニティ評価装置であって、
印加抵抗３が環状のディスク抵抗であり、
整合抵抗４がチップ抵抗または柱状の抵抗であり、
コネクタが同軸コネクタ１１であり、
同軸線路７の内導体の先端に整合抵抗４の一端子が接続され、
整合抵抗４の他の端子Ｐ２が、ディスク抵抗３の中心側の端子に接続されており、
ディスク抵抗３の外周側Ｐ１が同軸線路７の外導体に接続されており、
印加抵抗３の中心側Ｐ２が同軸コネクタ１１の中心導体、
印加抵抗３の外周側Ｐ１が、同軸コネクタ１１の外導体側
に接続されていることを特徴とする、図１３に示されたインパルスイミュニティ評価装置。
（構成１２）  上記構成５記載のインパルスイミュニティ評価装置であって、
印加抵抗３が環状のディスク抵抗であり、
整合抵抗４がチップ抵抗または柱状の抵抗であり、
コネクタ１１が同軸コネクタ１１であり、
同軸線路の内導体の先端に整合抵抗４の一端子が接続され、
整合抵抗４の他の端子Ｐ２が、同軸コネクタ１１の内導体に接続され、
同軸線路の外導体が同軸コネクタ１１の外導体に接続され、
また、
配線１（１００）上に直列にディスク抵抗３が配されており、
ディスク抵抗３の中心側の端子Ｐ２’が、受け側の同軸コネクタ１１の中心導体に接続され、
ディスク抵抗３の外周側Ｐ１’が同軸コネクタ１１の外導体に接続されていることを特徴とする、図１４に示されたインパルスイミュニティ評価装置。
（構成１３）  上記構成１〜上記構成６及び上記構成１１及び上記構成１２のいずれかに記載のインパルスイミュニティ評価装置であって、
印加抵抗３が環状のディスク抵抗の代わりに、
チップ抵抗をその一端子を内側になるよう複数個放射状にならべ、
内側同士、外側同士を円状に接続されていることを特徴とする、図１５に示されたインパルスイミュニティ評価装置。
（構成１４）  上記構成１〜上記構成６及び上記構成１１〜構成１３のいずれかに記載のインパルスイミュニティ評価装置であって、
印加プローブ部（３００）に第２の同軸コネクタ２（１２）を有し、
印加抵抗３の端子Ｐ２と同軸コネクタ２（１２）の内導体、
印加端子３の端子Ｐ１と同軸コネクタ２（１２）の外導体
が接続されていることを特徴とする、図１６に示されたインパルスイミュニティ評価装置。
（構成１５）  上記構成１〜上記構成６及び上記構成１１、上記構成１２、上記構成１４のいずれかに記載のインパルスイミュニティ評価装置であって、
印加抵抗３の端子Ｐ２にキャパシタ２（１３）を接続し、
キャパシタ２（１３）の他端は同軸コネクタ２（１２）の内導体に接続、
かつ、印加抵抗３の端子Ｐ１に複数のキャパシタ３（１４）を円筒状に等間隔に接続し、
それぞれキャパシタ３（１４）の他端を同軸コネクタ２（１２）の外導体に接続したことを特徴とする、図１７に示されたインパルスイミュニティ評価装置。
（構成１６）  上記構成７又は上記構成８記載のインパルスイミュニティ評価装置であって、
配線１（１００）及び配線２（２００）間のＰ４、Ｐ５とモニタ機能を接続する同軸線路７であって、
その同軸線路７の途中の構造が、
内導体同士をキャパシタ２（１３）で最短接続し、且つ、
外導体同士を円筒状に等間隔に配された複数のキャパシタ３（１４）で最短接続した
ことを特徴とする、図１８に示されたインパルスイミュニティ評価装置。
［原理］
即ち、本発明の実施の形態は、上述の特徴を実現する為に、電子回路の印加する配線１（１００）に直列に、回路の動作を乱さない程度の抵抗（０．０５〜５０Ω程度）を挿入し、その印加抵抗の両端に矩形波発生装置の出力を接続する（図２）。ここで言う矩形波は、現実的には台形波のことで（立ち上がり時間が０秒は現実的にはあり得ないので）、台形の上底が０となった場合は三角波になるものとする。台形波は一般には波高値の他、パルス幅や立ち上がり時間（立ち下がり時間）等のパラメータを使って表される。パルス幅はパルスの半値幅をとる場合もあるが、本発明の説明の中では図２に示すように立ち上がり時間と、台形の上底に相当するフラットな領域を合わせた時間とする。
印加抵抗の極近傍で矩形波発生装置により生成される矩形波を印加する場合、矩形波発生装置の出力インピーダンスが理想的にゼロΩの場合は、図２のような評価系により矩形波の印加が可能である。
しかしながら、実際に矩形波発生装置の出力インピーダンスがゼロΩではなく、例えば５０Ω等の場合、できるだけ波形を乱さないで矩形波を印加するためには、同じ特性インピーダンスを備えた同軸線路等の伝送線路を用いて矩形波発生装置と印加抵抗を接続する必要があり、印加抵抗も特性インピーダンスと同じ値を持つ必要がある。
ところが、印加抵抗は例えば５０Ωだと、最大１０ｍＡ程度の電子回路の場合、最大で０．５Ｖ程度の電圧降下が発生するため低電圧の電源電圧で動作する電子回路の場合の評価には向かない。そこで、電子回路の動作に影響が少ない低抵抗（０．１〜１Ω程度）の印加抵抗を用いる必要がある。この条件で、伝送線路の特性インピーダンスと整合させる為に、本インパルスイミュニティ評価装置では、印加抵抗＋整合抵抗＝伝送線路の特性インピーダンスとなるような値を用いる（図３）。
ここまで、特定の配線１本に対して、矩形波を印加する場合について示した。
次に、印加する配線１（１００）に対して、印加した矩形波のリターンとなる配線２（２００）を仮定した場合（図４）について考える。配線１（１００）と配線２（２００）は印加抵抗からみて電子回路の反対側で接続されていれば、電子回路→配線１→印加抵抗→配線１→配線２→電子回路という閉じた回路が形成でき、閉じた回路内に矩形波を印加できる。しかしながら、配線１（１００）と配線２（２００）を直接接続すると電子回路が正常に動作しない場合がある。特に、配線１（１００）、配線２（２００）を電源、グランドとした場合、両者を直流的に直接接続することはできない。そこで、矩形波が十分に伝播し、且つ直流をカットする為に、キャパシタ６を挿入する（図４）。
ノイズを対象とする電子回路に印加する手法について示した。
整合抵抗及び印加抵抗を評価対象の電子回路が搭載された評価基板上に設ける（図４及び図５）場合、ＴＬＰ等の高電圧発生装置で発生した高電圧パルスをコネクタを介して基板に印加する為、コネクタも内部で放電しにくい高電圧対応のコネクタが必要とされる。また、評価基板側の整合抵抗や印加抵抗のパターンにも考慮が必要である。即ち、放射状に広がる向きにチップ抵抗を並列に並べる、もしくは、環状、円盤型のディスク抵抗を用いることによって、高周波特性を改善する必要がある。
実際の評価の場面では、ノイズを印加して評価すべき配線が複数の場合がある。それに対して、それぞれ、矩形波発生装置を複数準備するのは効率的でない、そこで、１つの矩形波発生装置で複数の配線に印加できるようにコネクタ構造を用いる。ただし、その構成は安定性と安全性を考慮して次のような構成をとる。
伝送線路即ち同軸線路の先端部に、プローブ部を設け、印加抵抗をプローブ側に備える（図５）。もしくは印加抵抗と他線からのリターン用であるキャパシタを共にプローブ側に備える（図６）。配線１（１００）とプローブ部の接続はコネクタ構造とし、配線１（１００）に印加しない場合は、短絡させるためのコネクタを接続しておく。本構造を用いるメリットは、印加抵抗がプローブ側に備えられていることで、矩形波発生装置に高電圧源を内蔵するＴＬＰ発生装置（後で示す）、を用いた場合などでも、プローブの未接続時に不要な電荷がケーブルにたまってしまい、ケーブルに触れた瞬間に感電するといった心配が少ない。また、万が一、ＴＬＰ発生装置のスイッチを誤ってＯＮにしてしまった場合などでも同様の事故の心配が少ない。また、第二の理由としては、どの配線へも同じ印加抵抗、もしくは、整合するための整合抵抗との組み合わせも同じものを用いることができるので、配線側に作りこんでおく場合に比べばらつきが少なく安定した印加が可能になる。尚、図５、図６では、キャパシタは必須ではない。
次に、イミュニティ評価の構成要素と、評価アルゴリズムを示す。
図７に、発生装置と印加部を上記のものを用い評価を行う際に必要な構成要素として、評価対象の電子回路に印加された電圧をモニタするモニタ機能、また、電子回路が誤動作したかどうかを監視する誤動作監視機能を備えたものを示す。
さらに、図８に誤動作監視機能のブロックに、イミュニティ評価全体を監視する役目を持たしたものを示す。図９においては、誤動作監視機能が、矩形波発生装置の印加電圧設定と印加のタイミングを制御する。これと同時に、モニタ機能で、配線間に印加された電圧をモニタし、矩形波を印加した結果、電子回路に誤動作が発生したかどうかをチェックする。この際に用いるイミュニティ評価のアルゴリズムは、図１０に示すように、印加電圧をＶ０から徐々にΔＶずつ高くし、初めて誤動作が観測されたときの印加抵抗の両端電圧、もしくは、電圧モニタで得られる配線１−配線２間の電圧を、この条件におけるイミュニティとする。
本発明によるイミュニティ評価を行う場合、矩形波発生装置としては、任意波形発生装置では、誤動作を起こさせるに十分なノイズが印加できない場合がある。例えば、一般の任意波形発生装置は、半導体回路で構成されている場合が多く、立ち上がり時間が１ｎｓ程度のものでは、電圧振幅が高々±１０数Ｖ程度のものが一般的である。先に示したように、この印加系で矩形波を印加するためには、たとえば、出力インピーダンス５０Ωで、５０Ωの伝送線路を使って１Ωの印加抵抗と４９Ωの整合抵抗を用いた場合、印加電圧は、電圧源の１／（５０＋５０）になる。したがって、矩形波発生装置で生成された１０Ｖの波高値の矩形波が、電子回路の配線に印加される際は０．１Ｖの波高値の矩形波となって印加される。実際の電子回路で１．５Ｖから３Ｖの電源電圧で動作している場合は、０．１Ｖの波高値の矩形波では、誤動作を与えるのに十分でない場合が多い。実際に印加される電圧を電子回路の動作電圧の２倍程度必要と仮定すると、たとえば、３．３Ｖの電源電圧で動作する電子回路に７Ｖ弱の電圧を印加する場合、７００Ｖ近くの高電圧源が必要であり、このような高電圧源で、且つ、立ち上がりが１ｎｓ程度を実現するために、ＴＬＰ（Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｌｉｎｅ  Ｐｕｌｓｅ）方式の矩形波発生装置を用いる。これは、図１１に示すように、同軸線路に高電圧の電荷を貯めておき、同じ特性インピーダンスの同軸線路で整合終端となる抵抗に印加する方式で、容易に波高値が数ｋＶ、立ち上がり時間が１ｎｓ以下、の矩形波を実現できる。パルス幅は、スイッチＳＷより高圧電源側にある同軸線路の電気長でコントロールされる。
さらに、図１２に示すように立ち上がり特性をコントロールする為のフィルタを同軸線路内に装荷することで、立ち上がりを鈍らせる方向の制御が可能となる。
印加プローブ部（３００）の具体的な形状としては、先ず、図２１〜図２５に示すように電子回路との搭載されている評価基板上の配線１（１００）に整合抵抗及び印加抵抗を設置する際（図２〜図５）は、印加プローブ部は、単なるコネクタでよい。評価基板側では、パルス波形の印加用の同軸線路を評価基板に接続するコネクタ部にできるだけ近い位置に、チップ抵抗ならば、放射状に広がる向きに複数のチップ抵抗を並列に接続する、もしくは、整合抵抗、及び印加抵抗を環状もしくは円盤型のディスク抵抗で構成する。
図６〜図７のように印加抵抗が評価基板にコネクタ接続するプローブ部の内部に納められる場合は、同軸線路の先端にこの構造、即ち整合抵抗と印加抵抗を作り込まなければ成らない。そこで、図１３に示すように、同軸線路の内導体７ｉｎに円筒形、もしくはチップ抵抗を接続し、さらにその先に環状のディスク抵抗の中心側の端子Ｐ２に接続、また、同軸線路の外導体７ｏｕｔをディスク抵抗の外周側の端子Ｐ１に接続する。ディスク抵抗の直径と同軸線路の外導体７ｏｕｔの直径がほぼ等しく、整合抵抗＋印加抵抗＝ケーブルの特性インピーダンスとなった場合に、印加プローブ部（３００）での反射を最小限に抑え、ノイズ成分の少ない矩形波を印加することができる。
一方、図１４に示すように評価基板ＳＢ側にディスク抵抗を配置する場合、先に述べたチップ抵抗を配線１（１００）に配置する代わりに、印加プローブ部（３００）の同軸コネクタの、評価基板ＳＢ側の受け側の直下にディスク抵抗を配置することもできる。
ディスク抵抗ＤＲの代わりに図１５のように、放射状にチップ抵抗ＣＲを並べ、内側同士、外側同士をはんだ付けＳＤにより電気的に接続することもできる。
本方式では印加のための印加プローブ部（３００）から、印加電圧をモニタする為の同軸コネクタを接続することができる。図１６に示すように、ディスク抵抗、もしくは放射状に配した抵抗の内側の端子を同軸コネクタ２の内導体側、外周側を同軸コネクタ２の外導体に接続し、同軸コネクタ２をモニタ用のコネクタとする。この同軸コネクタ２からオシロスコープなどに接続して、印加抵抗に印加される矩形波をモニタすることができる。
図１７は図１６と同様ディスク抵抗もしくは放射状に配した抵抗の内側端子をキャパシタ２を通して、モニタ用同軸線路の内導体側に接続する。また、外導体もキャパシタ３を通してモニタ用同軸線路の外導体側に接続する。内導体側、外導体側共にキャパシタを介して接続される為、測定器とＴＬＰ発生装置、また、評価基板ＳＢのグランドを分離することができ、またＤＣ成分の漏れに対するオシロスコープの入力保護になる。
同様に図１８に、図８、図１０及び図１１に記載されている配線１及び２間のＰ４、Ｐ５とモニタ機能を接続する同軸線路についても、グランド分離とＤＣカットの目的で、同軸の途中に内導体とグランド側にキャパシタ２及びキャパシタ３を挿入する。特にグランド側は１つのチップキャパシタで構成するのではなく、図１８に示すように同軸全体に複数のキャパシタを均一に並べた形で配する。
［効果］
本発明の実施の形態によるインパルスイミュニティ装置を用いることで、ＬＳＩに減衰振動波形ではなく矩形波（台形波）の印加が可能になる。また、本発明による矩形波印加は、電源、信号線だけでなく、グランド線にも行うことが可能になる。
また、ＴＬＰ発生装置を矩形波発生装置に用いることにより、通常の数Ｖの電源電圧で動作している電子回路に対して、十分に誤動作させられる程度の振幅をもつ矩形波の印加が可能になる。ＬＳＩに矩形波を印加することで、従来のような振動波形の印加では分からなかった実質的な回路のイミュニティを評価できるだけでなく、誤動作要因の分析が可能になり、イミュニティ改善に役立てることができる。
【実施例】
【０００９】
本発明の一実施例を、以下に図１９を用いて説明する。矩形波発生装置としては、ＴＬＰ発生装置を用い、同軸線路に溜めた電荷を同じ特性インピーダンスの同軸線路で伝送し、印加プローブ部（３００）に印加する。
ＴＬＰ発生装置で生成される矩形波の立ち上がり時間としては、一般的に１ｎｓ以下が容易に実現されるので、逆に、立ち上がり時間を伸ばす方向の調整が必要な場合があり、フィルタＦＬを用いて、２ｎｓ〜１００ｎｓ場合によってはそれ以上の立ち上がり時間を実現する。
印加プローブ部（３００）は、整合抵抗４９Ω＋印加抵抗１Ωで実現しており、ＴＬＰ発生装置及び同軸線路の特性インピーダンス５０Ωと合わせている。一般的に５０Ωの特性インピーダンスをもつ同軸線路が用いられているため、
整合抵抗値＝特性インピーダンス値−印加抵抗値
で整合抵抗の値を決めているが、５０Ωよりも小さな特性インピーダンス、例えば、印加抵抗と同じ１Ωの特性インピーダンスの同軸線路でＴＬＰ発生装置及び同軸線路を構成すれば、整合抵抗は要らない。
印加プローブ部（３００）は、評価基板上に整合抵抗と印加抵抗を構成する場合は、ＴＬＰ発生装置から出力されるパルスを同軸ケーブルと同軸用コネクタを通して評価基板上に導く。評価基板のコネクタの近傍に図２１〜図２５に示すように、チップ抵抗ならば、放射状に広がる向きに複数のチップ抵抗を並列に接続する、もしくは、整合抵抗、及び印加抵抗を環状もしくは円盤型のディスク抵抗で構成する。
図２１では、大きさの違う、環状のディスク抵抗で内側に整合抵抗の例えば４９Ωを表面に、外側に印加抵抗の例えば１Ωを裏面に配したものである。裏面には、ディスク抵抗の内側端子がＶＩＡで表面の整合抵抗の外側端子に接続されている。一方裏面ディスクの外側は、元来、配線１（１００）の延長上の配線であり、例えば、ＬＳＩの電源ピンやグランドピンに接続される配線の場合は、それぞれ、電源、グランドに接続される。評価基板ＳＢに電源層、グランド層があれば、それぞれの層に印加抵抗のディスク抵抗を設置するのが好ましい。
図２２では外側のディスク抵抗（印加抵抗）に切り欠きを設けて、整合抵抗の端子を直接ＬＳＩから引き出された配線１（１００）に接続している。このような構成の場合は、図２１のような２層に跨らず、表面だけでパターンが引けるので、ＶＩＡ等による付加的なインダクタンスの増加を抑えることができ、より印加波形の品質が向上する。図２１〜図２２では、コネクタを評価基板ＳＢの表面に取り付ける図を示しているが、ディスク抵抗の厚みが大きい場合は、コネクタを裏面から通してもよい。
図２３も図２１と同じディスク抵抗を２枚用いて印加抵抗と整合抵抗を形成したものであるが、ディスク抵抗が同サイズである場合に図２３のように、第３層目に評価対象の電子回路のＬＳＩを設置している。多層基板の層構成をうまく利用して、ＬＳＩからの配線１（１００）が、できるだけ層またぎを起さないように注意する必要がある。
図２４はディスク抵抗の代わりにチップ抵抗を放射状に設置したものである。特性向上の為になるべく蜜に敷設することが望ましい。またトータルで例えば整合抵抗が４９Ω，印加抵抗が１Ωになるように並列接続の合成抵抗を合わせておく必要があるが、特性向上の為には、抵抗値の等しいものを等分して配置することが望ましい。
図２５は図２４の変形として、中央付近の整合抵抗が実質的に１つでまかなう場合の構成図であるが、図２４の例に比べれば、若干、特性が劣化する可能性がある。
図２６は上記、印加抵抗と同じ特性インピーダンスの同軸線路でＴＬＰ発生装置及び同軸線路を構成した場合の図で、整合抵抗が要らないため、印加抵抗のみを放射状に配して内側の電極を一部引き出して配線１（１００）に接続している。電極の引き出しを避ける為には図２７のように層を分ければよい。図２７では表面に同軸線路の芯線側が引き出されて配線１（１００）に接続している。裏面はここではチップ抵抗を放射状に配して合成抵抗が１Ωになるようにしているが、図示しないが環状のディスク抵抗で置き換えてもよいのは言うまでもない。図２６で表面で薄い一部切り欠きのある環状の抵抗を構成すれば、コネクタを表層に装着でき、特性のよい印加ができる。
尚、図２１〜図２７では、それぞれ、構成の特徴を示す為に便宜上コネクタの足を長く描いているが、できるだけ短いほうがよいのは言うまでもない。
同軸コネクタの内部に整合抵抗、または、印加抵抗を設置する場合、次のようにする。即ち、整合抵抗は小型のチップ抵抗を同軸線路の内導体、即ち、内導体の延長上に装荷し、その先のディスク抵抗の内側電極と接続する。同軸線路の外導体側即ちシールド側は、同軸コネクタの外導体側に接続する。できるだけ、整合抵抗側での反射が起きないように、おのおのの素子を最短で接続し、且つ、外導体側を均一に接続する必要がある。ディスク抵抗が使えない値の場合は、チップ抵抗を図１５のように放射状に均一に並べることにより、印加抵抗での反射特性に偏りの無いようにしている。ここでは印加抵抗は１Ωであり、ディスク抵抗を用いた。印加抵抗０．２Ωの場合は１Ωのチップ抵抗を５つ放射状に接続して用いた。
評価対象に複数の電子回路がある場合、整合抵抗と印加抵抗が印加プローブ側にあることにより、どの測定箇所へも同じ電圧を印加することができる。印加抵抗が評価基板上にある構成を用いる場合には、印加抵抗ごとの抵抗値のバラつきに注意する必要がある。ＴＬＰ発生装置側での電圧が同じであっても、整合抵抗と印加抵抗の比によって印加される電圧が異なる場合があるので、抵抗比を予め揃えておく等の工夫が必要である。
図１９では、整合抵抗と印加抵抗を印加プローブ部（３００）に納めており、配線１（１００）と配線２（２００）の間に挿入されるキャパシタ（ここでは０．１μＦ）は評価基板上に配置した。
電子回路は、具体的にはＬＳＩ等であり、例えばここでは電源電圧３．３Ｖのｌｏｇｉｃ系のＬＳＩを用い配線１（１００）、配線２（２００）はそれぞれ電源（Ｖ）、グランド（ＧＮＤ）に相当する。ＬＳＩは常に、出力ポートにＨｉｇｈとＬｏｗを１秒おきに繰り返すような設定になっており、誤動作監視機能により、出力ポートの異常動作を監視している。印加する地点はＬＳＩの電源、グランドピンの近傍が好ましく、また、前述の電源―グランド間のキャパシタは印加する地点の直近の電源側（ＬＳＩと反対方向）に接続される。
誤動作監視機能は、出力ポートの異常動作の監視の他、ＴＬＰ発生装置の電圧設定、及び印加のタイミングを自動で設定する。ＴＬＰ発生装置の電源の初期電圧Ｖ０＝０．１ｋＶから電圧増分ΔＶ＝０．０１ｋＶずつ増加させ、そのときの異常動作の有無を確認する。このように徐々に印加電圧を増加させ、誤動作が観測された時点の印加電圧をイミュニティ電圧七する。一般的に、印加側のＴＬＰの電源電圧をイミュニティ電圧として扱う場合が多いが、実際にＬＳＩの電源―グランド間に印加されている電圧をモニタ機能により測定し、誤動作したときの、モニタ機能（オシロスコープの波高値出力機能）による出力される矩形波の波高値をイミュニティとすることもできる。ここでは、後者をイミュニティとする。
モニタ機能は、電源（Ｖ）―グランド（ＧＮＤ）間の電圧の他、印加抵抗の両端電圧（実際に配線１（１００）に印加される電圧）等、２つの測定系をモニタすることができる。この場合、モニタ機能であるオシロ側で、２つの測定系を直流的に分離する為、容量による結合を行う。その際、図１７、図１８で示される構成を用いることで、特性インピーダンスの乱れを最小限にとどめることができる。
以上、本発明のイミュニティ評価装置を用いることで、ＬＳＩ等の電子回路に矩形波を印加することができる。一例を図２０に示す。ＴＬＰ発生装置の電源電圧は１ｋＶ，パルス幅は１５ｎｓ。上段が、印加抵抗の両端の電圧、下段が評価対象のＬＳＩの電源―ＧＮＤ間（Ｖ−Ｇ間）電圧の波形である。Ｖ−Ｇ間電圧としては、印加電圧より、多少立ち上がり時間が多くなっているが、振動波形にならず、矩形波（台形波）が印加できていることが分かる。印加電圧を負方向に印加すれば、負方向矩形波が印加できる。
また、ＴＬＰ発生装置を矩形波発生装置に用いることにより、通常の数Ｖの電源電圧で動作している電子回路に対して、十分に誤動作させられる程度の振幅をもつ矩形波の印加が可能になった。
このように、これまでの印加法による振動波形の印加で、正方向で誤動作したのか、負方向で誤動作したのか、判別できなかった場合でも、本発明によって、正方向、負方向のみの矩形波を印加できることにより、誤動作のレベルを正確に知ることができ、誤動作解析、そして、回路対策の方針を立てる上で重要な知見が得られる。
以上、実施形態及び実施例を参照して本願発明を説明したが、本願発明は上記実施形態及び実施例に限定されるものではない。本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
この出願は、２００７年３月６日に出願された、日本出願特願２００７−０５５１５３を基礎とする優先権を主張し、その開示の全てをここに取り込む。
【図１】
2008108503.tif 000003
【図２】
2008108503.tif 000004
【図３】
2008108503.tif 000005
【図４】
2008108503.tif 000006
【図５】
2008108503.tif 000007
【図６】
2008108503.tif 000008
【図７】
2008108503.tif 000009
【図８】
2008108503.tif 000010
【図９】
2008108503.tif 000011
【図１０】
2008108503.tif 000012
【図１１】
2008108503.tif 000013
【図１２】
2008108503.tif 000014
【図１３】
2008108503.tif 000015
【図１４】
2008108503.tif 000016
【図１５】
2008108503.tif 000017
【図１６】
2008108503.tif 000018
【図１７】
2008108503.tif 000019
【図１８】
2008108503.tif 000020
【図１９】
2008108503.tif 000021
【図２０】
2008108503.tif 000022
【図２１】
2008108503.tif 000023
【図２２】
2008108503.tif 000024
【図２３】
2008108503.tif 000025
【図２４】
2008108503.tif 000026
【図２５】
2008108503.tif 000027
【図２６】
2008108503.tif 000028
【図２７】
2008108503.tif 000029
【国際調査報告】
2008108503.tif 000030
2008108503.tif 000031