(57)【要約】低入力インダクタンスを有する半導体装置を提供する。主基板１上において所定方向に配列されたソースフィンガー電極３と、ソースフィンガー電極３のそれぞれに所定間隔をおいて配列されたドレインフィンガー電極４と、ソースフィンガー電極３およびドレインフィンガー電極４間にそれぞれ配列されたゲートフィンガー電極２と、フィンガー電極配列の一方の側に所定の間隔をおいて配列されたソースパッド６と、ソースパッド６の間に配列されたドレインパッド７と、フィンガー電極配列の他方の側に所定の間隔をおいて配列されたゲートパッド５と、ソースパッド６に、ソースフィンガー電極３を接続するソース電極配線（ＬＳ，ＮＳ，Ｍ）と、ドレインパッド７に、ドレインフィンガー電極４を接続するドレイン電極配線（ＬＤ，ＮＤ，Ｐ）と、ゲートパッド５に、ゲートフィンガー電極２を接続するゲート電極配線とを備える。
2008053748.tif 000002
【特許請求の範囲】
【請求項１】
主基板と、
前記主基板上において所定方向に配列された複数本のソースフィンガー電極と、
前記複数本のソースフィンガー電極に、それぞれ所定間隔をおいて配列された複数本のドレインフィンガー電極と、
前記複数本のソースフィンガー電極および前記複数本のドレインフィンガー電極の間に配列された複数本のゲートフィンガー電極と、
前記複数本のフィンガー電極配列の一方の側に所定の間隔をおいて配列された複数個のソースパッドと、
前記複数個のソースパッドの間に配列された複数個のドレインパッドと、
前記複数本のフィンガー電極配列の他方の側に所定の間隔をおいて配列された複数個のゲートパッドと、
前記複数個のソースパッドに、所定本数の前記ソースフィンガー電極を接続するソース電極配線と、
前記複数個のドレインパッドに、所定本数の前記ドレインフィンガー電極を接続するドレイン電極配線と、
前記複数個のゲートパッドに、所定本数の前記ゲートフィンガー電極を接続するゲート電極配線と
を備えたことを特徴とする半導体装置。
【請求項２】
前記ソース電極配線と前記ドレイン電極配線とは、一方が他方を跨ぐオーバーレイもしくはエアブリッジ配線部分を有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記主基板上に配置された前記複数個のゲートパッド配列側に隣接配置された入力側整合回路基板と、
前記入力側整合回路基板上の出力端子と前記ゲートパッドとを接続する第１ワイヤと、
前記主基板上に配置された前記複数個のソースパッドおよび前記複数個のドレインパッド配列側に所定の間隔をおいて配置された出力側整合回路基板と、
前記出力側整合回路基板上の入力端子と前記ドレインパッドとを接続する第２ワイヤと、
前記主基板、前記入力側整合回路基板および前記出力側整合回路基板の裏面に共通に配置され、一部が前記主基板および前記出力側整合回路基板間を介して前記主基板表面に露出する露出部を有するグランドプレートと、
前記露出部に前記ソースパッドを接続する第３ワイヤと
を備えたことを特徴とする請求項１記載の半導体装置。
【請求項４】
前記主基板上に配置された前記複数個のゲートパッド配列側に隣接配置された入力側整合回路基板と、
前記入力側整合回路基板上の出力端子と前記ゲートパッドとを接続する第１ワイヤと、
前記主基板上に配置された前記複数個のソースパッドおよび前記複数個のドレインパッド配列側に隣接配置された出力側整合回路基板と、
前記出力側整合回路基板上の入力端子と前記ドレインパッドとを接続する第２ワイヤと、
前記主基板を貫通し、前記複数個のソースパッドとそれぞれ接続される複数個のビアホールと、
前記主基板、前記入力側整合回路基板および前記出力側整合回路基板の裏面に共通に配置され、前記複数個のビアホールを介して前記複数個のソースパッドと接続されるグランドプレートと
を備えたことを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記主基板は、ＳｉＣ基板、ＧａＮ／ＳｉＣ基板、ＡｌＧａＮ／ＧａＮ／ＳｉＣ基板、ダイヤモンド基板、サファイア基板より選択された基板であることを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、複数の電極の配置に特徴を有する半導体装置に関する。
【背景技術】
【０００２】
ソース電極、ゲート電極及びドレイン電極がそれぞれ複数のフィンガーにより形成されるマルチフィンガー型電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）を備えた半導体装置としては、特許文献１に記載のものが知られている。【０００３】
特許文献１：特開平１１−８７３６７号公報
図５は、特許文献１の半導体装置の電極構造を説明するための図である。【０００４】
すなわち、この半導体装置は、図５（ａ）に示すように、その長方形の基板５３上のほぼ中央部に、ゲートフィンガー電極２、ソースフィンガー電極３およびドレインフィンガー電極４が相互に歯合するように配列される。すなわち、ソースフィンガー電極３とドレインフィンガー電極４との間にゲートフィンガー電極２が配置されるような関係が繰り返されるように配列される。ゲートフィンガー電極２が接続されるゲートパッド５０とソースフィンガー電極３が接続されるソースパッド５１とが基板５３の１辺（図の下辺）に沿って交互に配列される。そしてドレインフィンガー電極４が接続されるドレインパッド５２が基板５３の対向する辺（図の上辺）に沿って配列される。【０００５】
基板５３は、図５（ｂ）に示すように、その裏面にグランドとしての金属製のグランドプレート５４が形成されている。基板５３の入力側及び出力側には、表面上に入力側整合回路および出力側整合回路（図示省略）がそれぞれ形成された入力側基板５５及び出力側基板５６が設けられる。グランドプレート５４は、その一部が、入力側基板５５及び基板５３の間において基板表面に露出するように形成される。【０００６】
ソースパッド５１は、ワイヤ５７によりグランドプレート５４の露出部５８にボンディングされ、これにより、ソース電極が接地される。また、ゲートパッド５０は、入力側基板５５上の入力用の整合回路にワイヤ５９を介して接続され、ドレインパッド５２は、ワイヤ６０、６１により出力側基板５６上の出力用の整合回路に接続される。【０００７】
また、従来、このようなマルチフィンガー型ＦＥＴにおいて、ソースパッドがビアホール（ＶＩＡ）を介して接地される構造の半導体装置としては、特許文献２に記載のものが知られている。【０００８】
特許文献２：特開平１１−２８３９９６号公報
上述した図５に示した従来の半導体装置においては、入力側基板５５上の入力用の整合回路とゲートパッド５０とを接続するワイヤ５９は、グランドプレートの露出部５８を跨いで接続されるため、露出部５８の幅に相当する分だけ長いワイヤ長を要することになる。この結果、ゲート電極の入力インダクタンスが大きくなり、共振周波数を低下させる欠点がある。このため、高い周波数での動作に対して整合回路が構成できなくなる。【０００９】
さらに、ゲート電極のフィンガー部と、ソース電極のフィンガー部とが重なる部分、すなわち、オーバーレイ６２による寄生容量は、ＦＥＴの利得に大きな影響を与える。【００１０】
図６は、特許文献２の半導体装置の電極構造を説明するための図である。この半導体装置は、図６に示すように、ゲートパッド５０とソースパッド５１の配置と構造が図５に示す半導体装置と異なっている。すなわち、図６に示す半導体装置においては、ゲートパッド５０とソースパッド５１は基板５３の下辺に沿って、２列に配列されている。ソースパッド５１は基板５３の裏面に設けられた金属製のグランドプレート(図示省略)にビアホール６３を介して接続されている。ゲートパッド５０は、ソースパッド５１に対し、それらの間の位置に配置されるように、基板５３の下辺に沿ってずらせて配置されている。ゲートパッド５０は、それぞれ、隣接するソースパッド５１の間を通過するゲート配線６５により、各ゲートフィンガー電極２に接続されている。なお、図６においては、図５に示す半導体装置の構成部分に対応する部分には同一の番号が付されている。【００１１】
図６に示す従来装置においては、ゲートパッド５０及びゲート電極２間がゲート配線６５により接続されているため、やはり、ゲートの配線長が長くなり、入力インダクタンスが大きくなる。【００１２】
そこで本発明は、上記の課題に鑑み、小さな入力インダクタンスを有するＦＥＴを提供することを目的とする。
【発明の開示】
【００１３】
上記目的を達成するための本発明の一態様によれば、主基板と、主基板上において所定方向に配列された複数本のソースフィンガー電極と、複数本のソースフィンガー電極に、それぞれ所定間隔をおいて配列された複数本のドレインフィンガー電極と、複数本のソースフィンガー電極および複数本のドレインフィンガー電極の間に配列された複数本のゲートフィンガー電極と、複数本のフィンガー電極配列の一方の側に所定の間隔をおいて配列された複数個のソースパッドと、複数個のソースパッドの間に配列された複数個のドレインパッドと、複数本のフィンガー電極配列の他方の側に所定の間隔をおいて配列された複数個のゲートパッドと、複数個のソースパッドに、所定本数のソースフィンガー電極を接続するソース電極配線と、複数個のドレインパッドに、所定本数のドレインフィンガー電極を接続するドレイン電極配線と、複数個のゲートパッドに、所定本数の前記ゲートフィンガー電極を接続するゲート電極配線とを備える半導体装置が提供される。
【図面の簡単な説明】
【００１４】
【図１】本発明の第１の実施の形態に係る半導体装置の電極構造を示す平面図である。
【図２】本発明の第１の実施の形態に係る半導体装置の一部の構成を説明するための斜視図である。
【図３】本発明の第２の実施の形態に係る半導体装置の電極構造を示す平面図である。
【図４】本発明の第２の実施の形態に係る半導体装置の一部の構成を説明するための斜視図である。
【図５】従来の半導体装置の電極構造を説明するための図である。
【図６】従来の他の半導体装置の電極構造を説明するための図である。
【発明を実施するための最良の形態】
【００１５】
次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一または類似の部分には同一または類似の符号を付している。ただし、図面は模式的なものであり、現実のものとは異なることに留意すべきである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。【００１６】
また、以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、各構成部品の配置などを下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。【００１７】
以下の説明において、半導体素子は、ＳｉＣ基板、ＧａＮ／ＳｉＣ基板、ＡｌＧａＮ／ＧａＮ／ＳｉＣ基板、ダイヤモンド基板、サファイア基板より選択された基板上に形成される。【００１８】
特に、例えば、ＡｌＧａＮ／ＧａＮ／ＳｉＣ基板を使用する場合には、半導体素子は、ヘテロ接合界面に誘起される２次元ガス（２ＤＥＧ：Two Dimensional Electron Gas）中の高電子移動度を利用する高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）として構成される。また、例えば、ＧａＮ／ＳｉＣ基板を使用する場合には、半導体素子は、ショットキーゲート（Schottky Gate）を利用する金属―半導体（ＭＥＳ：Metal semiconductor）ＦＥＴとして構成可能である。【００１９】
[第１の実施の形態]
図１は、本発明の第１の実施の形態に係る半導体装置の電極構造の平面図を示す。また、図２は、本発明の第１の実施の形態に係る半導体装置の一部の構成を説明するための斜視図を示す。【００２０】
本発明の第１の実施の形態に係る半導体装置は、図１および図２に示すように、主基板１と、主基板１上において所定方向に配列された複数本のソースフィンガー電極３と、複数本のソースフィンガー電極３に、それぞれ所定間隔をおいて配列された複数本のドレインフィンガー電極４と、複数本のソースフィンガー電極３および複数本のドレインフィンガー電極４の間に配列された複数本のゲートフィンガー電極２と、複数本のフィンガー電極配列の一方の側に所定の間隔をおいて配列された複数個のソースパッド６と、複数個のソースパッド６の間に配列された複数個のドレインパッド７と、複数本のフィンガー電極配列の他方の側に所定の間隔をおいて配列された複数個のゲートパッド５と、複数個のソースパッド６に、所定本数のソースフィンガー電極３を接続するソース電極配線（ＬＳ，ＮＳ，Ｍ）と、複数個のドレインパッド７に、所定本数のドレインフィンガー電極４を接続するドレイン電極配線（ＬＤ，ＮＤ，Ｐ）と、複数個のゲートパッド５に、所定本数のゲートフィンガー電極２を接続するゲート電極配線ＬＧとを備える。【００２１】
また、図１に示すように、ソース電極配線（ＬＳ，ＮＳ，Ｍ）とドレイン電極配線（ＬＤ，ＮＤ，Ｐ）とは、一方が他方を跨ぐオーバーレイもしくはエアブリッジ配線部１５を有する。【００２２】
また、図１および図２に示すように、主基板１上に配置された複数個のゲートパッド５の配列側に隣接配置された入力側整合回路基板８と、入力側整合回路基板８上の出力端子８−１とゲートパッド５とを接続するワイヤ９と、主基板１上に配置された複数個のソースパッド６および複数個のドレインパッド７の配列側に所定の間隔をおいて配置された出力側整合回路基板１０と、出力側整合回路基板１０上の入力端子１０−１とドレインパッド７とを接続するワイヤ１１と、主基板１、入力側整合回路基板８および出力側整合回路基板１０の裏面に共通に配置され、一部が主基板１および出力側整合回路基板１０間を介して主基板１表面に露出する露出部１４を有するグランドプレート１２と、露出部１４にソースパッド６を接続するワイヤ１３とを備える。【００２３】
本発明の第１の実施の形態に係る半導体装置はマルチフィンガー型ＦＥＴであり、図１に示すように、主基板１上に複数のソースフィンガー電極３と複数のドレインフィンガー電極４とが交互に配列されている。そして任意の隣接する一対のソースフィンガー電極３とドレインフィンガー電極４との間に１本のゲートフィンガー電極２が配置されている。【００２４】
これらの各フィンガー電極配列の一方の側、例えば図１の上辺側には、矩形のソースパッド６およびドレインパッド７がフィンガー電極配列に沿って交互に配列されている。他方、フィンガー電極配列の他方の側、例えば図１の下辺側には、矩形のゲートパッド５が配列されている。【００２５】
これらの各ゲートパッド５、ソースパッド６、ドレインパッド７と各ゲートフィンガー電極２、ソースフィンガー電極３、ドレインフィンガー電極４との配置関係は次のとおりである。【００２６】
すなわち、ソースパッド６の下部にはソースフィンガー電極３の他にドレインフィンガー電極４も配置される。同様に、ドレインパッド７の下部にはドレインフィンガー電極４の他にソースフィンガー電極３も配置される。【００２７】
ソースパッド６とソースフィンガー電極３との接続は次のように行われる。すなわち、ドレインパッド７の下側で、フィンガー電極配列方向におけるパッド幅の範囲内に配列された、例えば、４本のソースフィンガー電極３は、バスラインソース電極配線ＬＳによりそれらの上端部が共通接続され、このバスラインソース電極配線ＬＳの左右両端部において、ドレインパッド７の両側のソースパッド６に主基板１の表面に形成されたソース電極配線Ｍにより接続される。【００２８】
また、ソースパッド６の下側で、フィンガー電極配列方向におけるパッド幅の範囲内に配列された例えば２本のソースフィンガー電極３は、それぞれオーバーレイソース電極配線ＮＳによりソースパッド６に接続される。【００２９】
次に、ドレインパッド７とドレインフィンガー電極４との接続は次のように行われる。すなわち、ソースパッド６の下側で、フィンガー電極配列方向におけるパッド幅の範囲内に配列された例えば３本のドレインフィンガー電極４は、フィンガー電極配列方向に延長形成されたバスラインドレイン電極配線ＬＤによりそれらの上端部が共通接続され、このバスラインドレイン電極配線ＬＤの左右両端部において、ソースパッド６の両側のドレインパッド７にオーバーレイドレイン電極配線Ｐにより接続される。【００３０】
また、ドレインパッド７の下側で、フィンガー電極配列方向におけるパッド幅の範囲内に配列された例えば３本のドレインフィンガー電極４は、それぞれオーバーレイドレイン電極配線ＮＤによりドレインパッド７に接続される。【００３１】
さらに、ゲートパッド５とゲートフィンガー電極２との接続は次のように行われる。すなわち、連続する６本のゲートフィンガー電極２は、フィンガー電極配列方向に延長形成されたバスラインゲート電極配線ＬＧによりそれらの下端部が共通接続され、バスラインゲート電極配線ＬＧの中央部が近傍に配置されたゲートパッド５に接続される。【００３２】
次に、図２を参照して、各ゲートパッド５、ソースパッド６、ドレインパッド７と入力側基板８および出力側基板１０との接続について述べる。【００３３】
入力側基板８および出力側基板１０は、図２に示すように、基板１とともに、それらの裏面には金属製のグランドプレート１２が形成されている。そしてグランドプレート１２には、基板１と出力側基板１０との間においては、それらの表面に露出する凸状の露出部１４が形成されている。このグランドプレート１２は、主基板１、入力側基板８および出力側基板１０上に形成される回路に対して共通の接地電位として機能する。【００３４】
ゲートパッド５は、図２に示すように、主基板１の入力側に設けられ，入力側基板８上に形成された入力整合回路（出力端子８−１）にワイヤ９を介して接続される。【００３５】
ソースパッド６は、グランドプレート１２の露出部１４にワイヤ１３を介して接続される。そしてドレインパッド７は、出力側基板１０上に形成された出力整合回路（入力端子１０−１）にそれぞれワイヤ１１を介して接続される。【００３６】
このように、本発明の第１の実施の形態に係る半導体装置においては、ソースパッド６を基板１においてドレインパッド７と同じ側に配置することにより、グランドプレート１２の露出部１４をＦＥＴの入力側ではなく出力側に設け、この結果、ゲートパッド５と入力側基板８上の回路とを接続するワイヤ９の長さを短くすることができる。【００３７】
なお、この結果、ドレインパッド７と出力側基板１０上に形成された出力整合回路（入力端子１０−１）とを接続するワイヤ１１は、グランドプレート１２の露出部１４を跨いで配線されるため、その長さは長くなり、ＦＥＴの出力インダクタンスが大きくなる。【００３８】
しかし一般に、ＦＥＴの出力インピーダンスは入力インピーダンスに比べて数倍以上の値を有するため、出力インダクタンスの増分によるＦＥＴの特性への影響は、入力インダクタンスに比べて深刻ではない。【００３９】
また、第１の実施の形態に係る半導体装置では、ドレインパッド７とドレインフィンガー電極４とを接続するドレイン電極配線（ＬＤ，ＮＤ，Ｐ）としての配線部材と、ソースパッド６とソースフィンガー電極３とを接続するソース電極配線（ＬＳ，ＮＳ，Ｍ）としての配線部材とが交叉する部分、すなわち、オーバーレイもしくはエアブリッジ配線部１５が、ソースパッド６及びドレインパッド７の近傍に配置される。【００４０】
一方、ゲート電極配線ＬＧとドレイン電極配線（ＬＤ，ＮＤ，Ｐ）との間のオーバーレイ、又はゲート電極配線ＬＧとソース電極配線（ＬＳ，ＮＳ，Ｍ）との間のオーバーレイは生じない。【００４１】
従って、第１の実施の形態に係る半導体装置では、ゲート電極配線ＬＧとドレイン電極配線（ＬＤ，ＮＤ，Ｐ）との間の重なりに起因する浮遊容量、あるいはゲート電極配線ＬＧとソース電極配線（ＬＳ，ＮＳ，Ｍ）との間の重なりに起因する浮遊容量は発生しない。【００４２】
本発明の第１の実施の形態に係る半導体装置によれば、ＧａＮ（窒化ガリウム）やＳｉＣ（炭化ケイ素）など、ビアホールの形成が困難な半導体素子においても、接地電極を形成することができるようになる。【００４３】
本発明の第１の実施の形態によれば、ゲートパッド５と入力用の整合回路とを接続するワイヤ長が短くて済むため、低入力インダクタンスの半導体装置を提供することができる。【００４４】
[第２の実施の形態]
図３は、本発明の第２の実施の形態に係る半導体装置の電極構造を示す平面図を示す。また、図４は、本発明の第２の実施の形態に係る半導体装置の一部の構成を説明するための斜視図を示す。【００４５】
本発明の第２の実施の形態に係る半導体装置は、図３および図４に示すように、主基板１７と、主基板１７上において所定方向に配列された複数本のソースフィンガー電極３と、複数本のソースフィンガー電極３に、それぞれ所定間隔をおいて配列された複数本のドレインフィンガー電極４と、複数本のソースフィンガー電極３および複数本のドレインフィンガー電極４の間に配列された複数本のゲートフィンガー電極２と、複数本のフィンガー電極配列の一方の側に所定の間隔をおいて配列された複数個のソースパッド６と、複数個のソースパッド６の間に配列された複数個のドレインパッド７と、複数本のフィンガー電極配列の他方の側に所定の間隔をおいて配列された複数個のゲートパッド５と、複数個のソースパッド６に、所定本数のソースフィンガー電極３を接続するソース電極配線（ＬＳ，ＮＳ，Ｍ）と、複数個のドレインパッド７に、所定本数のドレインフィンガー電極４を接続するドレイン電極配線（ＬＤ，ＮＤ，Ｐ）と、複数個のゲートパッド５に、所定本数のゲートフィンガー電極２を接続するゲート電極配線ＬＧとを備える。【００４６】
また、図３に示すように、ソース電極配線（ＬＳ，ＮＳ，Ｍ）とドレイン電極配線（ＬＤ，ＮＤ，Ｐ）とは、一方が他方を跨ぐオーバーレイもしくはエアブリッジ配線部１５を有する。【００４７】
また、図３および図４に示すように、主基板１７上に配置された複数個のゲートパッド５の配列側に隣接配置された入力側整合回路基板８と、入力側整合回路基板８上の出力端子８−１とゲートパッド５とを接続するワイヤ９と、主基板１７上に配置された複数個のソースパッド６および複数個のドレインパッド７の配列側に隣接配置された出力側整合回路基板１０と、出力側整合回路基板１０上の入力端子１０−１とドレインパッド７とを接続するワイヤ１１と、主基板１を貫通し、複数個のソースパッド６とそれぞれ接続される複数個のビアホール１６と、主基板１７、入力側整合回路基板８および出力側整合回路基板１０の裏面に共通に配置され、複数個のビアホール１６を介して複数個のソースパッド６と接続されるグランドプレート１２とを備える。【００４８】
上記の第１の実施の形態に係る半導体装置では、ソースパッド６はボンディング用のワイヤ１３を介してグランドプレート１２の露出部１４に接地されていた。本発明の第２の実施の形態に係る半導体装置においては、図３、図４に示すように、ソースパッド６は、ソースパッド６の下の主基板１７内に形成されたビアホール１６を介してグランドプレート１２に接続されて、接地されている。その他の構成は図１および図２と同様である。【００４９】
本発明の第２の実施の形態に係る半導体装置は、ソースパッド６の位置が、図５、図６に示す従来装置におけるドレインパッド５２の位置に置き換えられており、かつソースパッド６にビアホール１６が形成されるため、ゲートパッド５とゲートフィンガー電極２との間の配線長を短くすることができる。【００５０】
また、ゲート電極２には、他のソース電極３，ドレイン電極４とのオーバーレイが生じないため、ゲートフィンガー電極２の浮遊容量も小さくできるため、ＦＥＴの周波数特性に対する影響を小さくできる。【００５１】
本発明の第２の実施の形態によれば、ゲートパッドと入力用の整合回路とを接続するワイヤ長が短くて済むため、低入力インダクタンスの半導体装置を提供することができる。【００５２】
[その他の実施の形態]
上記のように、本発明は第１乃至第２の実施の形態によって記載したが、この開示の一部をなす論述および図面はこの発明を限定するものではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。【００５３】
尚、本発明は上記の実施の形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。上記の実施形態では、基板上において、ソースパッド６及びドレインパッド７の順序は入れ替えられて配置されてもよく、この場合には、ソースフィンガー３及びドレインフィンガー４の順序も入れ替えられて配置される。上記の説明における主基板１、１７の辺の長さや、各フィンガーの長さ及び配置の間隔や、各パッドの辺の長さ及び配置の間隔や、オーバーレイもしくはエアブリッジ配線部１５における配線部材の重なりの構造や、ビアホール１６の直径などの値は種々変更可能である。【００５４】
また、上記の実施の形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。【００５５】
第１乃至第２の実施の形態において、半導体素子に用いられる主基板１，１７として、ＳｉＣ基板を挙げているが、これに限定されるものではなく、ＧａＮ／ＳｉＣ基板、ＡｌＧａＮ／ＧａＮ／ＳｉＣ基板、ダイヤモンド基板などの放熱性の良好な基板を用いる場合においても、ヴィアホール１６の形成により接地することが可能となる。【００５６】
シリコンやＧａＡｓ基板の場合には、ヴィアホールの形成のための加工が容易であるが、ＳｉＣ基板やサファイア基板などのヴィアホールの形成のための加工が困難な基板を用いる場合にも適用することも有効である。【００５７】
このように、本発明はここでは記載していない様々な実施の形態などを含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【図１】
2008053748.tif 000003
【図２】
2008053748.tif 000004
【図３】
2008053748.tif 000005
【図４】
2008053748.tif 000006
【図５】
2008053748.tif 000007
【図６】
2008053748.tif 000008
【国際調査報告】
2008053748.tif 000009
2008053748.tif 000010
2008053748.tif 000011
2008053748.tif 000012