(57)【特許請求の範囲】
【請求項１】
基板上に形成されたゲート電極と、
前記ゲート電極を覆うようにして前記基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された半導体膜と、
少なくとも各々の一部が前記半導体膜上に形成され、ソース電極及びドレイン電極として機能する一対の電極と、
を具備する薄膜トランジスタであって、
前記半導体膜は、ＧｅあるいはＳｉ及びＧｅを含有し、
前記一対の電極の各々と前記半導体膜との間に、ボロンあるいはＶ族元素が存在し、かつジャーマノシリサイドあるいは金属−Ｇｅ間化合物が形成されていることを特徴とする薄膜トランジスタ。
【請求項２】
基板上に形成されたゲート電極と、
前記ゲート電極を覆うようにして前記基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された第１の半導体膜と、
前記第１の半導体膜上に形成され、ボロンあるいはＶ族元素及びＧｅあるいはＳｉ及びＧｅを含有する第２の半導体膜と、
少なくとも各々の一部が前記第２の半導体膜上に形成され、ソース電極及びドレイン電極として機能する一対の電極と、
を具備する薄膜トランジスタであって、
前記一対の電極の各々と前記第２の半導体膜との間に、ジャーマノシリサイドあるいは金属−Ｇｅ間化合物が形成されていることを特徴とする薄膜トランジスタ。
【請求項３】
請求項１に記載のトランジスタにおいて、
前記半導体膜が前記ゲート電極を跨ぐように配置されていることを特徴とする薄膜トランジスタ。
【請求項４】
請求項１に記載のトランジスタにおいて、
前記半導体膜が平面的に見て前記ゲート電極上からはみださないように配置されていることを特徴とする薄膜トランジスタ。
【請求項５】
請求項１に記載の薄膜トランジスタにおいて、
前記半導体膜の厚さが３０ｎｍ以上２００ｎｍ以下であることを特徴とする薄膜トランジスタ。
【請求項６】
請求項２に記載の薄膜トランジスタにおいて、
前記第１の半導体膜の厚さが３０ｎｍ以上２００ｎｍ以下であることを特徴とする薄膜トランジスタ。
【請求項７】
請求項２に記載の薄膜トランジスタにおいて、
前記第２半導体膜の厚さが３ｎｍ以上３０ｎｍ以下であることを特徴とする薄膜トランジスタ。
【請求項８】
請求項１および請求項２のうち何れか１項に記載の薄膜トランジスタにおいて、
前記一対の電極の各々は、ＡｌあるいはＮｉを含有することを特徴とする薄膜トランジスタ。
【請求項９】
（ａ）基板上にゲート電極を形成する工程と、
（ｂ）前記ゲート電極を覆うようにして前記基板上にゲート絶縁膜を形成する工程と、
（ｃ）前記ゲート絶縁膜上に、ＧｅあるいはＳｉ及びＧｅを含有する半導体膜を形成する工程と、
（ｄ）ソース電極及びドレイン電極として機能する一対の電極であって、ボロンあるいはＶ族の元素を含有する金属を用いて、少なくとも各々の一部が前記半導体膜上に位置する一対の電極を形成する工程と、
（ｅ）前記（ｄ）工程の後、熱処理により、前記一対の電極の各々と前記半導体膜との間にジャーマノシリサイドあるいは金属−Ｇｅ間化合物を形成する工程と、
を有することを特徴とする薄膜トランジスタの製造方法。
【請求項１０】
（ａ）基板上にゲート電極を形成する工程と、
（ｂ）前記ゲート電極を覆うようにして前記基板上にゲート絶縁膜を形成する工程と、
（ｃ）前記ゲート絶縁膜上に、ＧｅあるいはＳｉ及びＧｅを含有する半導体膜を形成する工程と、
（ｄ）前記半導体膜の表面にボロンあるいはＶ族の元素を付着する工程と、
（ｅ）ソース電極及びドレイン電極として機能する一対の電極であって、すくなくとも各々の一部が前記半導体膜の前記ボロンあるいはＶ族の元素が付着した領域上に位置する一対の電極を形成する工程と、
（ｄ）前記（ｃ）工程の後、熱処理により、前記一対の電極の各々と前記半導体膜との間に、ジャーマノシリサイドあるいは金属−Ｇｅ間化合物を形成する工程と、
を有することを特徴とする薄膜トランジスタの製造方法。
【請求項１１】
（ａ）基板上にゲート電極を形成する工程と、
（ｂ）前記ゲート電極を覆うようにして前記基板上にゲート絶縁膜を形成する工程と、
（ｃ）前記ゲート絶縁膜上に第１の半導体膜を形成する工程と、
（ｄ）前記第１の半導体膜上に、ボロンあるいはＶ族の元素を含有し、ＧｅあるいはＳｉ及びＧｅを含有する第２の半導体膜を形成する工程と、
（ｅ）ソース電極及びドレイン電極として機能する一対の電極であって、少なくとも各々の一部が前記第２の半導体膜上に位置する一対の電極を形成する工程と、
（ｆ）前記（ｅ）工程の後、熱処理により、前記一対の電極の各々と前記第２の半導体膜との間に、ジャーマノシリサイドあるいは金属−Ｇｅ間化合物を形成する工程と、
を有することを特徴とする薄膜トランジスタの製造方法。
【請求項１２】
請求項１および請求項２のうち何れか１項に記載の薄膜トランジスタを具備することを特徴とする液晶表示装置。
【請求項１３】
請求項１および請求項２のうち何れか１項に記載の薄膜トランジスタを具備することを特徴とする有機ＥＬ表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ及びその製造方法、並びにそれを用いた表示装置に関する。
【背景技術】
【０００２】
薄膜トランジスタは、スイッチング素子として多くの機器に適用されている。例えば、マトリクス状に並んだ各画素を駆動する液晶表示装置や有機ＥＬ表示装置などに組み込まれている。近年、このような表示装置は低消費電力、高コントラスト比、低コストの実現のため、薄膜トランジスタ素子の高性能化や微細化、製造プロセスの簡略化などの開発が求められている。
【０００３】
薄膜トランジスタ素子の性能を向上させるためには、素子の電流経路中にある寄生抵抗を減らす必要がある。その寄生抵抗は大きく二つに分離することができる。一つは半導体膜とソース電極及びドレイン電極の界面に存在する抵抗（接触抵抗）であり、もう一つはソース電極及びドレイン電極とチャネルとの間に存在する半導体膜自体の抵抗（横断抵抗）である。ここで上記のチャネルとは、半導体膜中に電界効果によって形成される導電層のことであり、以下チャネルとは上記の意味を指すものとする。
【０００４】
上記接触抵抗を減らし、印加電圧を効率的に利用するために、薄膜トランジスタの一般的な製法には、ソース電極及びドレイン電極と半導体膜との間に導電性のオーミック接触膜を形成する工程が含まれている。これは、ソース電極及びドレイン電極の金属と半導体膜がダイレクトに接触する際に形成されるショットキー障壁を低減させるためである。オーミック接触膜はいくつか種類があるが、例えば、ホスフィン（ＰＨ３）ガスを利用して半導体膜にＰ（リン）をドープしたn+膜は汎用されているオーミック接触膜の一つである(非特許文献１参照)。この場合、チャネル部（チャネル形成領域：ゲート電極と対向する領域）ではn+膜を除去する必要がある。
【０００５】
なお、本発明に関連する先行技術文献としては、以下のものがある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平７−５８３３４号公報
【特許文献２】特開２００４−３２７７７７号公報
【非特許文献】
【０００７】
【非特許文献１】鵜飼育弘著  薄膜トランジスタのすべて  ３４項  工業調査発行（2007）
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、従来技術として上記したn+膜を適用する場合、特にチャネルエッチ型の薄膜トランジスタでは、オーミック接触膜を除去するエッチング工程のマージンを確保するため、半導体膜を厚く成膜する必要がある。このため、半導体膜の成膜時間が長くなるなどの問題がある。また、半導体膜を厚く成膜する工程はスループットが悪くなるばかりでなく、横断抵抗の増加、光リーク電流増加などによりＴＦＴ特性が劣化する。
【０００９】
n+膜の適用以外に、シリサイド膜を適用する技術が開示されている。特許文献１（特開平７−５８３３４号公報）では、ニッケルシリサイドを適用する構成が提案されている。しかし、ニッケルシリサイドはリンなどの不純物が存在する場合、シリコンと金属の反応を阻害するという問題がある。このため、特許文献１では、リンなどの不純物をイオン打ち込みによりシリコン層に注入する構成を開示している。
【００１０】
しかし、イオン打ち込みによる不純物注入では、ソース・ドレイン領域に注入を限定するためのホトリソグラフィ工程が必要となる。また、イオン注入装置を製造ラインに導入する必要がある。
【００１１】
また、シリサイドの低温形成法として特許文献２（特開２００４−３２７７７７号公報）では金属のジャーマノシリサイドを適用する構成を開示している。しかし、この構成ではオーミックな接合が得られず、ショットキー接合となる。そのため、特にドレイン電圧が低い領域でのＴＦＴ特性が劣化する。このため、表示装置に適用した場合、選択時間内に所定の電圧を書き込むことができないという問題が発生し、良好な画質を得ることができなくなる。
【００１２】
本発明の目的は、これらの問題を克服し、工程やプロセスの増加を抑制し、良好な特性を示すＴＦＴを提供するとともに、表示特性の優れた表示装置を提供することにある。
【課題を解決するための手段】
【００１３】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
（１）基板上に形成されたゲート電極と、前記ゲート電極を覆うようにして前記基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された半導体膜と、少なくとも各々の一部が前記半導体膜上に形成され、ソース電極及びドレイン電極として機能する一対の電極と、を具備する薄膜トランジスタであって、
前記半導体膜は、ＧｅあるいはＳｉ及びＧｅを含有し、前記一対の電極の各々は、ボロンあるいはＶ族元素を含有する金属膜で形成され、前記一対の電極の各々と前記半導体膜との間に、ジャーマノシリサイドあるいは金属−Ｇｅ間化合物が形成されていることを特徴とする。
（２）基板上に形成されたゲート電極と、前記ゲート電極を覆うようにして前記基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された半導体膜と、少なくとも各々の一部が前記半導体膜上に形成され、ソース電極及びドレイン電極として機能する一対の電極と、を具備する薄膜トランジスタであって、
前記半導体膜は、ＧｅあるいはＳｉ及びＧｅを含有し、前記一対の電極の各々と前記半導体膜との間に、ボロンあるいはＶ族元素が存在し、かつジャーマノシリサイドあるいは金属−Ｇｅ間化合物が形成されていることを特徴とする。
（３）基板上に形成されたゲート電極と、前記ゲート電極を覆うようにして前記基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された第１の半導体膜と、前記第１の半導体膜上に形成され、ボロンあるいはＶ族元素及びＧｅあるいはＳｉ及びＧｅを含有する第２の半導体膜と、少なくとも各々の一部が前記第２の半導体膜上に形成され、ソース電極及びドレイン電極として機能する一対の電極と、を具備する薄膜トランジスタであって、
前記一対の電極の各々と前記第２の半導体膜との間に、ジャーマノシリサイドあるいは金属−Ｇｅ間化合物が形成されていることを特徴とする。
（４）薄膜トランジスタの製造方法であって、
（ａ）基板上にゲート電極を形成する工程と、
（ｂ）前記ゲート電極を覆うようにして前記基板上にゲート絶縁膜を形成する工程と、
（ｃ）前記ゲート絶縁膜上に、ＧｅあるいはＳｉ及びＧｅを含有する半導体膜を形成する工程と、
（ｄ）ソース電極及びドレイン電極として機能する一対の電極であって、ボロンあるいはＶ族の元素を含有する金属を用いて、少なくとも各々の一部が前記半導体膜上に位置する一対の電極を形成する工程と、
（ｅ）前記（ｄ）工程の後、熱処理により、前記一対の電極の各々と前記半導体膜との間にジャーマノシリサイドあるいは金属−Ｇｅ間化合物を形成する工程と、
を有することを特徴とする。
（５）薄膜トランジスタの製造方法であって、
（ａ）基板上にゲート電極を形成する工程と、
（ｂ）前記ゲート電極を覆うようにして前記基板上にゲート絶縁膜を形成する工程と、
（ｃ）前記ゲート絶縁膜上に、ＧｅあるいはＳｉ及びＧｅを含有する半導体膜を形成する工程と、
（ｄ）前記半導体膜の表面にボロンあるいはＶ族の元素を付着する工程と、
（ｅ）ソース電極及びドレイン電極として機能する一対の電極であって、すくなくとも各々の一部が前記半導体膜の前記ボロンあるいはＶ族の元素が付着した領域上に位置する一対の電極を形成する工程と、
（ｆ）前記（ｅ）工程の後、熱処理により、前記一対の電極の各々と前記半導体膜との間に、ジャーマノシリサイドあるいは金属−Ｇｅ間化合物を形成する工程と、
を有することを特徴とする。
（６）薄膜トランジスタの製造方法において、
（ａ）基板上にゲート電極を形成する工程と、
（ｂ）前記ゲート電極を覆うようにして前記基板上にゲート絶縁膜を形成する工程と、
（ｃ）前記ゲート絶縁膜上に第１の半導体膜を形成する工程と、
（ｄ）前記第１の半導体膜上に、ボロンあるいはＶ族の元素を含有し、ＧｅあるいはＳｉ及びＧｅを含有する第２の半導体膜を形成する工程と、
（ｅ）ソース電極及びドレイン電極として機能する一対の電極であって、少なくとも各々の一部が前記第２の半導体膜上に位置する一対の電極を形成する工程と、
（ｆ）前記（ｅ）工程の後、熱処理により、前記一対の電極の各々と前記第２の半導体膜との間に、ジャーマノシリサイドあるいは金属−Ｇｅ間化合物を形成する工程と、
を有することを特徴とする。
（７）表示装置は、前記（１）乃至（３）の何れかに記載の薄膜トランジスタを具備することを特徴とする。
【００１４】
本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかになる。
【発明の効果】
【００１５】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
【００１６】
本発明により、コンタクト特性の良好な薄膜トランジスタ（ＴＦＴ）を作製することが可能である。また、製造工程を簡略化でき、低コストでＴＦＴを作製することができる。
【００１７】
本発明のＴＦＴを表示装置に適用することで高画質の表示装置を提供することが可能となる。
【図面の簡単な説明】
【００１８】
【図１】本発明の実施例１である薄膜トランジスタの断面図。
【図２】本発明の実施例１である薄膜トランジスタの製造工程を示す断面図。
【図３】本発明の実施例２である薄膜トランジスタの断面図。
【図４】本発明の実施例３である薄膜トランジスタの製造工程を示す断面図。
【図５】本発明の実施例４である薄膜トランジスタの製造工程を示す断面図。
【図６】本発明の実施例５である薄膜トランジスタの断面図。
【図７】本発明の実施例５である薄膜トランジスタの製造工程を示す断面図。
【図８】本発明の実施例６である液晶表示装置の断面図。
【図９】本発明の実施例７である有機ＥＬ表示装置の断面図。
【発明を実施するための形態】
【００１９】
以下、図面を参照して本発明の実施例を詳細に説明する。
【００２０】
〔実施例１〕
本実施例の薄膜トランジスタの構成と製造方法について、図１及び図２を用いて説明する。図１は、本発明の実施例１である薄膜トランジスタの主要構成部位を示す断面図、図２は本発明の実施例１である薄膜トランジスタの製造工程を示す断面図である。
【００２１】
図１に示すように、本実施例１の薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）Ｑは、基板として例えば透明性の絶縁性基板１上に形成されている。薄膜トランジスタＱは、主に、絶縁性基板１上に形成されたゲート電極２と、ゲート電極２を覆うようにして絶縁性基板１上に形成されたゲート絶縁膜３と、ゲート電極２を跨ぐようにして前記ゲート絶縁膜３上に形成された半導体膜４と、少なくとも各々の一部が半導体膜４上に形成、換言すれば、少なくとも各々の一部が半導体膜４と平面的に重なって形成され、ソース電極及びドレイン電極として機能する一対の電極（ソース電極６，ドレイン電極７）と、ソース電極６及びドレイン電極７の各々と半導体膜４との間に形成され、オーミック接触膜として働くジャーマノシリサイド層５ａ或いは金属−Ｇｅ間化合物層５ｂの何れかと、を有する構成になっている。
【００２２】
半導体膜４は、Ｇｅ或いはＳｉ及びＧｅを含有する半導体膜である。ソース電極６及びドレイン電極７の各々は、ボロン（Ｂ）あるいはＶ族元素を含有する金属膜で形成されている。
【００２３】
なお、本実施例において、ジャーマノシリサイド層５ａ或いは金属−Ｇｅ間化合物層５ｂの何れかは、半導体膜４の側面から上面に亘って形成されている。
【００２４】
次に、上記構成の薄膜トランジスタＱの製造について図２を用いて説明する。
【００２５】
まず、絶縁性基板１上に金属膜をスパッタリング法などにより成膜する。その後、ホトリソグラフィを適用して前記金属膜をパターンニングすることにより、絶縁性基板１上にゲート電極２を形成する。
【００２６】
次に、プラズマＣＶＤなどの成膜手法を用いてゲート絶縁膜３、半導体膜４を連続成膜する。ゲート絶縁膜３としては、ＳｉＮ膜、ＳｉＯ２膜などが挙げられる。ＳｉＮ膜の成膜には、ＰＥＣＶＤ法などを適用し、原料ガスとしてＳｉＨ４、ＮＨ３、Ｎ２などを用いる。ＳｉＯ２膜の成膜には、ＳｉＨ４、Ｎ２Ｏ、ＴＥＯＳ(Tetra Ethyl Ortho Silicate)などを原料ガスとして用いる。また、これらの膜を積層することも可能である。
【００２７】
半導体膜４としてはＧｅあるいはＳｉ及びＧｅを含有する膜を成膜する。ＰＥＣＶＤ法で成膜する際には、原料ガスとしては、ＳｉＨ４、ＧｅＨ４、Ｈ２などを用いる。また、この半導体膜の成膜には熱ＣＶＤなどを適用しても良い。この場合、原料ガスとしてＳｉ２Ｈ６、ＧｅＨ４などを用い、希釈ガスとしてＨｅやＡｒなどの希ガス、Ｈ２ガスあるいはＮ２ガスを用いる。また、反応性熱ＣＶＤ法を用いることもできる。この場合、原料ガスとしてＳｉ２Ｈ６、ＧｅＦ４、ＧｅＨ４などを用い、希釈ガスとしてＨｅやＡｒなどの希ガス、Ｈ２ガスあるいはＮ２ガスを用いる。
【００２８】
次に、ホトリソグラフィ工程を適用して半導体膜４を島状に加工する。
【００２９】
次に、スパッタなどにより、ソース電極及びドレイン電極として機能する一対の電極（ソース電極６，ドレイン電極７）の構成部位となる金属膜Ｍ１を成膜する。金属膜Ｍ１の中にはジャーマノシリサイド（５ａ）或いは金属−Ｇｅ間化合物（５ｂ）を形成するための元素が含まれている。また、ボロン或いはＶ族の元素が含まれている。この膜の例としてＮｉＰ、ＮｉＢ、ＣｒＳｂ、ＣｒＢ、ＦｅＰ、ＦｅＢ、ＣｕＰ、ＣｕＢなどを挙げることができる。ここまでの工程を図２（ａ）に示す。
【００３０】
その後、ホトリソグラフィ工程を適用し、図２（ｂ）に示すように、金属膜Ｍ１をパターンニングしてソース電極６及びドレイン電極７を形成する。この後、ライトエッチングあるいはプラズマ酸化などによりバックチャネル部を処理しても良い。
【００３１】
次に、ソース電極６及びドレイン電極を覆うようにして絶縁性基板１上に保護性絶縁膜８をプラズマＣＶＤなどで成膜する。保護性絶縁膜８としては、ＳｉＮやＳｉＯ２などを適用することができる。これらの膜は前述のようにＰＥＣＶＤ法などにより形成する。
【００３２】
その後、ホトリソグラフィ工程を適用し、ソース電極６と外部の装置との電気的接触を可能にするコンタクトホール９等を形成する。さらに、金属膜あるいは酸化物導電膜を成膜した後、ホトリソグラフィ工程を適用し、画素電極１０に加工する。画素電極１０は、コンタクトホール９を通してソース電極６と電気的に接続される。ここまでの工程を図２（ｃ）に示す。
【００３３】
その後、窒素雰囲気中または真空中で熱処理を行う。これにより、図１に示すように、ソース電極６及びドレイン電極７として機能する一対の電極の各々と半導体膜４との界面にジャーマノシリサイド層５ａあるいは金属−Ｇｅ間化合物層５ｂを形成することができる。この時、熱処理を加える温度は２００度以上、好ましくは２３０度以上で１０分以上加熱することが望ましい。
【００３４】
また、この熱処理工程は、前述の絶縁性保護膜形成工程や、さらに後の工程の加熱を適用したプロセスでも代用できる。
【００３５】
本実施例により作製した薄膜トランジスタＱでは、ジャーマノシリサイド層５ａあるいは金属−Ｇｅ間化合物層５ｂを、半導体膜４と、ソース電極及びドレイン電極として機能する一対の電極（６，７）との間に形成することができる。また、ボロンあるいはＶ族の元素の半導体膜４への拡散は、シリサイド層より効率良く進行できるため、オーミックコンタクト特性の良好な薄膜トランジスタＱを形成できる。
【００３６】
〔実施例２〕
ここで示す実施例の薄膜トランジスタは、基本的に前述の実施例１の場合と同様の製造工程を経て形成されるもので、その構造が一部変化したものである。
【００３７】
本実施例の薄膜トランジスタの構成と製造方法について、図３を用いて説明する。図３は、本発明の実施例２である薄膜トランジスタの主要構成部位を示す断面図である。
【００３８】
本実施例のトランジスタは、前述の実施例１とは違い、半導体膜４は平面的に見てゲート電極２からはみださないように形成されている。
【００３９】
製造工程は実施例１と基本的に同様であるが、半導体膜４をゲート電極２からはみださないようにホトリソグラフィを適用し島状に加工する。
【００４０】
なお、本実施例において、ジャーマノシリサイド層５ａあるいは金属−Ｇｅ間化合物層５ｂの何れかは、前述の実施例１と同様に、主に半導体膜４の上面及び側面に形成されている。本実施例の構成では、半導体膜４の側面がＴＦＴチャネルに直接接合しており、この部分からもキャリアが注入されるためオン電流を増加することが可能である。また、ゲート電極により、基板側から入射する光を遮光できるため、光電流によるオフ電流の増加を抑制できる。さらに、ＢあるいはＶ族元素の存在により、逆極性のキャリア注入も抑制できオフ電流を抑制できる。
【００４１】
〔実施例３〕
ここで示す実施例の薄膜トランジスタは、基本的に前述の実施例１の場合と同様の製造工程を経て形成されるもので、その構造が一部変化したものである。
【００４２】
本実施例の薄膜トランジスタの構成と製造方法について、図４を用いて説明する。図４は、本発明の実施例２である薄膜トランジスタの製造工程を示す断面図である
実施例１と同様の方法で、絶縁性基板１上にゲート電極配線２、ゲート絶縁膜３、半導体膜４を形成する。半導体膜４としてはＧｅあるいはＳｉ及びＧｅを含有する膜を成膜する。ついで、ホトリソグラフィ工程を適用して半導体膜４を島状に加工する。さらに、図４（ａ）に示すように、プラズマプロセスなどを適用してボロンあるいはＶ族の元素を半導体膜４上に付着する。ボロンあるいはＶ族の原料としては、Ｂ２Ｈ６あるいはＰＨ３などが挙げられる。
【００４３】
次に、スパッタなどにより、図４（ｂ）に示すように、ソース電極及びドレイン電極として機能する一対の電極（ソース電極６，ドレイン電極７）の構成部位となる金属膜Ｍ２を成膜する。金属膜Ｍ２の中にはジャーマノシリサイドあるいは金属-Ｇｅ間化合物を形成するための元素が含まれている。その後、ホトリソグラフィ工程を適用し、図４（ｃ）に示すように、金属膜Ｍ２をパターンニングしてソース電極６及びドレイン電極７を形成する。
【００４４】
次に、図４（ｄ）に示すように、保護性絶縁膜８、コンタクトホール（スルーホール）９、画素電極１０を実施例１と同様の方法で形成する。
【００４５】
ついで、実施例１と同様の方法で熱処理を実施する。また、この熱処理工程は、前述の保護膜形成工程や、さらに後の工程の加熱を適用したプロセスでも代用できる。これにより、図１に示すように、ソース電極６及びドレイン電極７として機能する一対の電極の各々と半導体膜４との界面にジャーマノシリサイド層５ａあるいは金属−Ｇｅ間化合物層５ｂを形成することができる。
【００４６】
本実施例により作製した薄膜トランジスタＱでは、ジャーマノシリサイド層５ａあるいは金属−Ｇｅ間化合物層５ｂを、半導体膜４とソース電極及びドレイン電極として機能する一対の電極（６，７）との間に形成することができる。また、ボロンあるいはＶ族の元素の半導体膜４への拡散は、シリサイド層より効率良く進行できるため、オーミックコンタクト特性の良好な薄膜トランジスタＱを形成できる。
【００４７】
なお、本実施例において、ジャーマノシリサイド層５ａあるいは金属−Ｇｅ間化合物層５ｂの何れかは、前述の実施例１と同様に、主に半導体膜４の上面及び側面に形成されている。
【００４８】
〔実施例４〕
ここで示す実施例の薄膜トランジスタは、基本的に前述の実施例３の場合と同様の製造工程を経て形成されるもので、その構造が一部変化したものである。
【００４９】
本実施例の薄膜トランジスタの構成と製造方法について、図５を用いて説明する。図５は、本発明の実施例４である薄膜トランジスタの製造工程を示す断面図である。
【００５０】
本実施例のトランジスタは、前述の実施例３とは違い、半導体膜４は平面的に見てゲート電極２からはみださないように形成されている。
【００５１】
製造工程は実施例３と基本的に同様であるが、図５（ａ）に示すように、半導体膜４を平面的に見てゲート電極２からはみださないようにホトリソグラフィを適用し島状に加工する。
【００５２】
以下、図５（ｂ）から図５（ｄ）に示すように、ソース電極６及びドレイン電極７、保護性絶縁膜８、コンタクトホール９、画素電極１０を実施例１と同様の方法で形成する。
【００５３】
なお、本実施例において、ジャーマノシリサイド層５ａあるいは金属−Ｇｅ間化合物層５ｂの何れかは、前述の実施例３と同様に、主に半導体膜４の上面及び側面に形成されている。本実施例の構成では、半導体膜４の側面がＴＦＴチャネルに直接接合しており、この部分からもキャリアが注入されるためオン電流を増加することが可能である。また、ゲート電極により基板側から入射する光を遮光できるため、光電流によるオフ電流の増加を抑制できる。さらに、ＢあるいはＶ族元素の存在により、逆極性のキャリア注入も抑制できオフ電流を抑制できる。
【００５４】
〔実施例５〕
ここで示す実施例の薄膜トランジスタは、基本的に前述の実施例１の場合とほぼ同様の製造工程を経て形成されるもので、その構造が一部変化したものである。図６は、本発明の実施例５である薄膜トランジスタの主要構成部位を示す断面図、図７は、本発明の実施例５である薄膜トランジスタの製造工程を示す断面図である。
【００５５】
本実施例の薄膜トランジスタの構成と製造方法について、図６及び図７を用いて説明する。
【００５６】
図６に示すように、本実施例５の薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）Ｑは、基板として例えば透明性の絶縁性基板１上に形成されている。薄膜トランジスタＱは、主に、絶縁性基板１上に形成されたゲート電極２と、ゲート電極２を覆うようにして絶縁性基板１上に形成されたゲート絶縁膜３と、ゲート電極２を跨ぐようにして前記ゲート絶縁膜３上に形成された半導体膜４と、少なくとも各々の一部が半導体膜４上に形成、換言すれば、少なくとも各々の一部が半導体膜４と平面的に重なって形成され、ソース電極及びドレイン電極として機能する一対の電極（ソース電極６，ドレイン電極７）と、ソース電極６及びドレイン電極７の各々と半導体膜４との間に形成され、オーミック接触膜として働くジャーマノシリサイド層５ａ或いは金属−Ｇｅ間化合物層５ｂの何れかと、半導体膜４とジャーマノシリサイド層５ａ或いは金属−Ｇｅ間化合物層５ｂの何れかとの間に形成され、ボロン或いはＶ族を含有する半導体膜１１と、を有する構成になっている。
【００５７】
ここで、ジャーマノシリサイド層５ａあるいは金属−Ｇｅ間化合物層５ｂは半導体膜４の表面から少なくとも５ｎｍ以上、絶縁性基板側に向かって進行している。また、上記半導体膜の厚さは３０ｎｍ以上２００ｎｍ程度以下が望ましい。
【００５８】
次に、上記構成の薄膜トランジスタＱの製造方法について、図７を用いて説明する。
【００５９】
まず、絶縁性基板１上にゲート電極２となる金属膜をスパッタリング法などにより成膜する。その後、ホトリソグラフィ工程を適用して前記金属膜をパターンニングすることにより、絶縁性基板１上にゲート電極２を形成する。
【００６０】
次に、図７（ａ）に示すように、プラズマＣＶＤなどの成膜手法を用いてゲート絶縁膜３、半導体膜４、ボロンあるいはＶ族を含有する半導体膜１１を連続成膜する。ゲート絶縁膜３としては、ＳｉＮ、ＳｉＯ２やこれらの膜の積層などが挙げられる。また、半導体膜としては、ＧｅあるいはＳｉ及びＧｅを含有する膜を成膜する。ＰＥＣＶＤ法で成膜する場合、原料ガスとしては、ＳｉＨ４、ＧｅＨ４、Ｈ２などを用いる。この半導体膜の成膜には熱ＣＶＤなどを適用しても良い。この場合、原料ガスとしてＳｉ２Ｈ６、ＧｅＦ４、ＧｅＨ４などを用い、希釈ガスとしてＨｅやＡｒなどの希ガス、Ｈ２ガスあるいはＮ２ガスを用いる。ボロンあるいはＶ族を含有する半導体膜１１の成膜では、前述の半導体膜４の成膜条件にＢ２Ｈ６あるいはＰＨ３などを添加する。
【００６１】
ついで、図７（ｂ）に示すように、半導体膜４とボロンあるいはＶ族を含有する半導体膜１１をホトリソグラフィ工程を適用して島状に加工する。
【００６２】
次に、スパッタなどにより、図７（ｃ）に示すように、ソース電極及びドレイン電極として機能する一対の電極（ソース電極６，ドレイン電極７）の構成部位となる金属膜Ｍ２を成膜する。金属膜Ｍ２の中にはジャーマノシリサイドあるいは金属-Ｇｅ間化合物を形成するための元素が含まれている。その後、ホトリソグラフィ工程を適用し、金属膜Ｍ２をパターンニングしてソース電極６及びドレイン電極７を形成する（図７（ｄ）参照）。この工程において、半導体膜１１もソース電極及びドレイン電極と同様の形状にパターンニングされる。
【００６３】
次に、保護性絶縁膜８をプラズマＣＶＤなどで成膜する。保護性絶縁膜８としてＳｉＮやＳｉＯ２などを適用することができる。これらの膜は前述のようにＰＥＣＶＤ法などにより形成する。
【００６４】
その後、ホトリソグラフィ工程を適用し、保護性絶縁膜８を選択的に除去してソース電極６と外部の装置との電気的接触を可能にするコンタクトホール９等を形成する。その後、前述の実施例１と同様の方法で画素電極１０を形成する。画素電極１０は、コンタクトホール９を通してソース電極６と電気的に接続される。ここまでの工程を図７（ｄ）に示す。
【００６５】
ついで、窒素雰囲気中または真空中で熱処理を行う。これにより、図６に示すように、ソース電極６及びドレイン電極７として機能する一対の電極の各々と半導体膜４及び半導体膜１１からなる活性半導体膜との界面にジャーマノシリサイド層５ａあるいは金属−Ｇｅ間化合物層５ｂを形成することができる。この時、熱処理を加える温度は２００度以上、好ましくは２３０度以上で１０分以上加熱することが望ましい。
【００６６】
また、この熱処理工程は、前述の保護膜形成工程や、さらに後の工程の加熱を適用したプロセスでも代用できる。
【００６７】
本実施例により作製した薄膜トランジスタＱでは、ジャーマノシリサイド層５ａあるいは金属−Ｇｅ間化合物層５ｂを、半導体膜４とソース電極及びドレイン電極として機能する一対の電極（６，７）との間に形成することができる。また、ボロンあるいはＶ族の元素の半導体膜への拡散は、シリサイド層より効率良く進行できるため、オーミックコンタクト特性の良好な薄膜トランジスタＱを形成できる。
【００６８】
なお、本実施例において、半導体膜４がＧｅを含有しない場合、ジャーマノシリサイド層５ａあるいは金属−Ｇｅ間化合物層５ｂの何れかは、前述の実施例１と異なり、主に半導体膜４の上面に形成されている。
〔実施例６〕
ここで示す実施例の薄膜トランジスタは、基本的に前述の実施例３と同様の製造工程を経て作製されるもので、その構造の一部が変化したものである。
【００６９】
まず、前述の実施例１に記載の方法と同様に、絶縁性基板１上にゲート電極２を形成し、ゲート絶縁膜３とＧｅあるいはＳｉ及びＧｅを含有する半導体膜４を順に成膜する。このとき半導体膜４の厚さは、特性に悪影響を及ぼさない範囲で十分に薄いことが望ましい。例えば、３０ｎｍ以上２００ｎｍ程度以下が良い。さらに、プラズマプロセスなどを適用してボロンあるいはＶ族の元素を半導体膜４上に付着する。ボロンあるいはＶ族の原料としては、Ｂ２Ｈ６あるいはＰＨ３などが挙げられる。
【００７０】
次に、スパッタリング法などにより、ソース電極及びドレイン電極として機能する一対の電極（ソース電極６，ドレイン電極７）の構成部位となる金属膜Ｍ２を成膜する。この金属膜Ｍ２としては、半導体膜４との界面にジャーマノシリサイドあるいは金属−Ｇｅ間化合物を形成できる材料を適用する。
【００７１】
次に、ハーフ露光などを適用したホトリソグラフィ工程を適用して、前記金属膜をエッチングし、その後、アッシングなどによりチャネル部のレジストを除去し、その後、前記チャネル部における前記金属膜をエッチングして、ソース電極６及びドレイン電極７を形成する。さらに、バックチャネル部をプラズマ酸化による高抵抗化したり、ライトエッチングにより除去する。
【００７２】
次に、保護性絶縁膜８をプラズマＣＶＤなどで成膜する。保護性絶縁膜８としてＳｉＮやＳｉＯ２やそれらの積層などを適用することができる。これらの膜は前述のようにＰＥＣＶＤ法などにより形成する。その後、ホトリソグラフィ工程を適用し、ソース電極６と外部の装置との電気的接触を可能にするコンタクトホール９等を形成する。
【００７３】
ついで、窒素雰囲気中または真空中で熱処理を行う。これにより、ソース電極６及びドレイン電極７として機能する一対の電極の各々と半導体膜４との界面に、ジャーマノシリサイド層５ａあるいは金属−Ｇｅ化合物層５ｂを形成することができる。この時、熱処理を加える温度は２００度以上、好ましくは２３０度以上で１０分以上加熱することが望ましい。
【００７４】
また、この熱処理工程は、前述の保護性絶縁膜形成工程や、さらに後の工程の加熱を適用したプロセスでも代用できる。
【００７５】
本実施例により作製した薄膜トランジスタＱでは、ジャーマノシリサイド層５ａあるいは金属−Ｇｅ間化合物層５ｂを、半導体膜４とソース電極６及びドレイン電極７として機能する一対の電極（６，７）との間に形成することができる。また、ボロンあるいはＶ族の元素の半導体膜４への拡散は、シリサイド層より効率良く進行できるため、オーミックコンタクト特性の良好な薄膜トランジスタＱを形成できる。
【００７６】
〔実施例７〕
ここで示す実施例の液晶表示装置は、前述の実施例１〜６で作製した薄膜トランジスタに、さらにスペーサを形成した後、対向基板を張り合わせ液晶を封入し完成する。本実施例の液晶表示装置の概略構成を図８に示す。なお、図８では、薄膜トランジスタの一例として図１の薄膜トランジスタＱを示している。
【００７７】
本実施例の液晶表示装置の製造方法について以下に述べる。前述の実施例１〜６に記載の方法で画素電極まで形成した後、スペーサ１２を形成する。この形成方法としては、感光性樹脂を所定の厚さに塗布した後露光現像し形成する方法がある。ついで配向膜１３を形成する。ついで対向基板１４を張り合わせ、液晶１５を封入し液晶表示装置を完成する。
【００７８】
本実施例の液晶表示装置において、画素電極１０と共に画素領域を構成し、画素電極１０に電気的に接続される薄膜トランジスタとして前述の実施例１〜４の薄膜トランジスタＱを使用することにより、薄膜トランジスタＱの電圧書込み特性が良好なため、色再現性などに優れた画像を表示することが可能となる。また、本実施例１〜６の薄膜トランジスタＱを液晶表示装置の周辺回路に適用することにより、高精細の表示装置を製造することが可能になる。
【００７９】
〔実施例８〕
ここで示す実施例の有機ＥＬ表示装置は前述の実施例１〜６で作製した薄膜トランジスタＱに、電荷輸送層、発光層、電荷輸送層を積層することにより形成する。本実施例の有機ＥＬ表示装置の概略構成を図９に示す。なお、図９では、薄膜トランジスタの一例として図１の薄膜トランジスタＱを示している。
【００８０】
本実施例の有機ＥＬ表示装置の製造方法について以下に述べる。
【００８１】
前述の実施例１〜６に記載の方法で保護性絶縁膜８まで形成した後、平坦化層１６を形成する。平坦化層１６は、感光性樹脂を塗布した後、露光現像によりコンタクトホール９を開けて形成する。ついで画素電極１０を前述の実施例１〜４と同様な方法で形成する。その後、この上に、有機ＥＬ発光素子の電荷輸送層１７、発光層１８、電荷輸送層１９を蒸着法により形成し、さらに上部電極２０（対向電極）として透明導電膜を蒸着及びスパッタリングで形成し、封止層２１としてＳｉＮ膜をＣａｔ−ＣＶＤを用いて形成し、有機ＥＬ表示装置を作製した。
【００８２】
本実施例の有機ＥＬ表示装置においては、有機ＥＬ発光素子及び画素電極１０と共に表示領域を構成し、画素電極１０に電気的接続される薄膜トランジスタとして前述の実施例１〜４の薄膜トランジスタＱを使用することにより、高輝度で薄膜トランジスタＱの安定性が良好なため長寿命の特性を示した。
【００８３】
ここで、本発明について更に説明する。
【００８４】
本発明は、上記の目的を実現するために以下の構成有する。
【００８５】
薄膜トランジスタＱの非単結晶の半導体膜４に、ＧｅあるいはＳｉ及びＧｅを含有する膜を適用する。また、一対の電極（ソース電極６，ドレイン電極７）としてジャーマノシリサイド層５ａあるいは金属−Ｇｅ間化合物層５ｂを形成しやすい金属膜を適用する。この金属膜の候補としては、Ａｌ、Ａｇ、Ａｕ、Ｃｕ、Ｃｒ、Ｆｅ、Ｍｇ、Ｍｎ、Ｎｂ、Ｎｉやそれらの合金などを挙げることができる。また、ジャーマノシリサイドあるいは金属−Ｇｅ間化合物を形成しやすい金属元素を少なくとも１種類以上含有する合金を適用することも可能である。
【００８６】
本発明ではさらに、オーミックコンタクトを形成するためにボロンあるいはＶ族元素を導入する。この導入法として、前記一対の電極（ソース電極６，ドレイン電極７）にボロンあるいはＶ族の元素を添加する構成（前述の実施例１参照）や、半導体膜上にボロンあるいはＶ族の元素を付着してから前記ソース・ドレイン電極の金属膜を成膜する構成（前述の実施例３参照）、又は、ボロンあるいはＶ族を含有するＧｅあるいはＳｉ及びＧｅを含む非単結晶の半導体膜を成膜した後、ソース・ドレイン電極の金属膜を成膜する構成（前述の実施例５参照）などである。
【００８７】
上記のような構成でＧｅあるいはＳｉ及びＧｅを含む半導体膜にボロンあるいはＶ族の元素を導入し、ジャーマノシリサイド層５ａあるいは金属−Ｇｅ間化合物層５ｂを形成しやすい金属膜を形成した後に熱処理する。この工程でジャーマノシリサイド層５ａあるいは金属−Ｇｅ間化合物層５ｂを形成する。半導体膜４がＳｉのみの場合、前述の特許文献１に記載されているようにIII族あるいはＶ族元素の導入によりシリサイド化が抑制されていたが、本発明の構成のように半導体膜４としてＧｅあるいはＳｉ及びＧｅを含有する半導体膜を適用することにより、ボロンあるいはＶ族の元素を導入しても、ジャーマノシリサイド化や金属−Ｇｅ間化合物化を進行させることが可能である。また、このとき、ボロンあるいはＶ族元素を拡散することができ、オーミックなコンタクトが確保できる。
【００８８】
上述のように、半導体膜４としてＧｅあるいはＳｉ及びＧｅを含有する膜を適用し、ジャーマノシリサイド層５ａあるいは金属−Ｇｅ間化合物層５ｂを形成しやすい金属膜を一対の電極（ソース電極６，ドレイン電極７）に適用し、かつボロンあるいはＶ族の元素を導入することにより、コンタクト特性の良好なＴＦＴ（薄膜トランジスタ）を作製することが可能となる。
【００８９】
さらに、ボロンあるいはＶ族を導入する際、一対の電極（ソース電極６，ドレイン電極７）の金属膜に含有する構成やボロンあるいはＶ族の元素を半導体膜上に付着する構成では、III族及びＶ族を含有する半導体膜を成膜した構成と比べて以下に述べる利点がある。
【００９０】
工程が簡略なチャネルエッチ型の逆スタガＴＦＴに提供する際、III族及びＶ族を含有する半導体膜を成膜した場合、この膜をソース・ドレイン電極形成後にＴＦＴのチャネル部からエッチング除去する必要がある。このため、この部分のドライエッチ工程が必要となる。一方、本実施例１のように、一対の電極（ソース電極６，ドレイン電極７）の金属膜にボロンあるいはＶ族の元素を導入した場合、一対の電極（ソース電極６，ドレイン電極７）を形成した後にチャネル部をドライエッチしないでもボロンあるいはＶ族の元素が除去されている。したがって、このドライエッチ工程が不要になる。または、一対の電極（ソース電極６，ドレイン電極７）の形成工程までにボロンあるいはＶ族の元素が半導体膜４中に拡散したとしても拡散深さが小さいため、プラズマ酸化などによりこのバックチャネル部を高抵抗化したり、あるいは除去する場合にもドライエッチ時間を短縮できる。また、ボロンあるいはＶ族の元素を半導体膜上に付着する場合でも、同様に、一対の電極（ソース電極６，ドレイン電極７）形成時のウエットエッチングあるいはレジスト除去工程でチャネル部から除去することが可能である。また、ボロンあるいはＶ族元素が半導体膜中に拡散したとしても前述のようにプラズマ酸化による高抵抗化あるいはライトエッチングにより除去することが可能である。
【００９１】
また、この構成では、半導体膜４も薄くすることが可能となる。すなわち、チャネルエッチ構造のＴＦＴにIII族あるいはＶ族元素を含有する半導体膜を適用する場合、半導体膜とこの層のエッチングレートがほぼ同じであるため、この層のエッチング除去する際のマージンを確保するため半導体膜を厚くする必要がある。これに対し、本実施例のように、ボロンあるいはＶ族元素を一対の電極（ソース電極６，ドレイン電極７）の金属膜中に含有する構成や半導体膜４上に付着する構成では一対の電極（ソース電極６，ドレイン電極７）の形成後のチャネルエッチが不要あるいはプラズマ酸化又はライトエッチで済ますことが可能となる。このため、マージン量を減少することが可能となり、半導体膜４を薄くすることができる。
【００９２】
この構成により、半導体膜４の成膜の生産性を向上するのみでなく、逆スタガ構造におけるオン電流経路の半導体膜４横断抵抗を減少することができ、ＴＦＴ特性が向上する。また、光電流が減少しＴＦＴのオフ電流を低減できる。本発明における、半導体膜の膜厚は３０ｎｍ以上２００ｎｍ以下、好ましくは４０ｎｍ以上１００ｎｍ以下にすると良い。
【００９３】
本発明の別の形態として、ボロンあるいはＶ族元素及びＧｅあるいはＳｉ及びＧｅを含有する非単結晶の半導体膜４を適用する構成もある。この場合、背景技術で従来例として示したn+膜と比較し、ジャーマノシリサイドあるいは金属−Ｇｅ間化合物化を進行できるため、コンタクト特性が良好になるとともに、この膜厚を薄くすることが可能になる。この膜厚としては３ｎｍ以上３０ｎｍ以下、好ましくは５ｎｍ以上１５ｎｍ以下に設定する。これにより、この層のエッチング時間が短くなる。このため半導体膜４を含めたエッチングのマージンが拡大する。このため、上述のように半導体膜４の膜厚を薄くすることが可能になる。また、この層の膜厚が薄くなることによりプラズマ酸化を適用する際の処理時間を短縮することも可能になり、半導体膜４の膜厚も薄くできる。
【００９４】
Ｇｅを含有する半導体膜４の形成法としては、ＧｅＨ４などを原料ガスとしたＰＥＣＶＤ法や熱ＣＶＤ法、ＧｅＨ４とＦ２などを原料ガスとした反応性熱ＣＶＤ法、Ｇｅをターゲットとしたスパッタリング法などを挙げることができる。これらの原料ガスに水素や希ガスなどを加えることもできる。また、形成した膜をレーザアニールあるいは熱アニールにより結晶化しても良い。これらの方法によりＧｅを含有する非晶質、微結晶あるいは多結晶の半導体膜４を形成できる。
【００９５】
Ｓｉ及びＧｅを含有する半導体膜４の形成法としては、ＳｉＨ４とＧｅＨ４などを原料ガスとしたＰＥＣＶＤ法やＳｉｎＨ２ｎ＋２とＧｅＨ４などを原料ガスとした熱ＣＶＤ法、ＳｉｎＨ２ｎ＋２とＧｅＦ４などを原料ガスとした反応性熱ＣＶＤ法、Ｓｉ及びＧｅをターゲットとしたスパッタリング法などを挙げることができる。これらの原料ガスに水素や希ガスなどを加えることもできる。また、形成した膜をレーザアニールあるいは熱アニールにより結晶化しても良い。これらの方法によりＳｉ及びＧｅを含有する非晶質、微結晶あるいは多結晶の半導体膜４を形成できる。この場合、Ｓｉを添加することによりギャップが大きくなり、ＴＦＴのオフ電流を低減することが可能である。
【００９６】
ボロンを含有する半導体膜４の形成法の例としては、上記成膜時にＢ２Ｈ６などを添加する方法がある。スパッタリング法の場合、ターゲットに予めＢあるいはＡｓなどを添加する方法もある。一方、Ｖ族を含有する半導体膜４を形成する場合、上記成膜時にＰＨ３などを添加する方法がある。スパッタリング法の場合、ターゲットに予めＰあるいはＳｂなどを添加する方法もある。
【００９７】
また、一対の電極（ソース電極６，ドレイン電極７）の金属膜の形成法としてはスパッタリング法などを挙げることができる。この金属にボロン元素を添加する場合、ターゲットに予めＢ元素を添加する方法などがある。一方、Ｖ族元素を添加する場合、ターゲットに予めＰあるいはＳｂなどのＶ族元素を添加する方法がある。
【００９８】
本発明のＴＦＴ（薄膜トランジスタＱ）を液晶表示装置に適用することにより、液晶に印加する電圧の制御が良好になり高画質を得ることができる。また、本発明のＴＦＴでは移動度特性も良好であるため周辺回路に適用することも可能である。このため、高精細な液晶表示装置を提供することが可能になる（実施例７参照）。また、移動度特性が良好なことから有機ＥＬ表示装置に適用することも可能である（実施例８参照）。
【００９９】
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【符号の説明】
【０１００】
１…絶縁性基板
２…ゲート電極
３…ゲート絶縁膜
４…半導体膜
５ａ…ジャーマノシリサイド層
５ｂ…金属-Ｇｅ間化合物層
６…ソース電極
７…ドレイン電極
８…保護性絶縁膜
９…コンタクトホール
１０…画素電極
１１…半導体膜
１２…スペーサ
１３…配向膜
１４…対向基板
１５…液晶
１６…平坦化層
１７…電荷輸送層
１８…発光層
１９…電荷輸送層
２０…上部電極
２１…封止層
Ｍ１，Ｍ２…金属膜
Ｑ…薄膜トランジスタ
【図１】
0005580624.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0005580624.tif 000008
【図８】
0005580624.tif 000009
【図９】
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