(57)【要約】  ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）およびテルル（Ｔｅ）からなるＧｅＳｂＴｅを母材とし、インジウム（Ｉｎ）が添加されたＩｎＧｅＳｂＴｅ膜を形成する工程において、母材のＧｅＳｂＴｅのその場結晶化温度と、ＩｎＧｅＳｂＴｅのその場結晶化温度との間に半導体基板の温度を保った状態で、その半導体基板上にＩｎＧｅＳｂＴｅ膜をスパッタリングによって形成する。その結果、その後の製造工程中にＩｎＧｅＳｂＴｅ膜中に相分離が発生する不具合を抑制することができる。
2008090621.tif 000002
【特許請求の範囲】
【請求項１】
相変化に伴う電気抵抗値の差によって情報を記憶する記憶層を半導体基板上に形成する工程を備えた半導体記憶装置の製造方法であって、
前記記憶層は、ゲルマニウム、アンチモンおよびテルルを母材とし、３族から１３族の元素の群の中から選ばれた少なくとも１種類以上の元素が添加されたカルコゲナイド膜から構成され、
前記母材がその場結晶化する第１温度と、前記カルコゲナイド膜がその場結晶化する第２温度との間に前記半導体基板の温度を保った状態で、非晶質の前記カルコゲナイド膜を形成することを特徴とする半導体記憶装置の製造方法。
【請求項２】
前記カルコゲナイド膜は、前記母材に、９族から１３族の元素の群の中から選ばれた少なくとも１種類以上の元素が添加されてなることを特徴とする請求項１記載の半導体記憶装置の製造方法。
【請求項３】
前記カルコゲナイド膜は、前記母材に、インジウム、亜鉛、コバルトおよび銀の群の中から選ばれた少なくとも１種類以上の元素が添加されてなることを特徴とする請求項１記載の半導体記憶装置の製造方法。
【請求項４】
相変化に伴う電気抵抗値の差によって情報を記憶する記憶層を半導体基板上に形成する工程を備えた半導体記憶装置の製造方法であって、
前記記憶層は、ゲルマニウム、アンチモンおよびテルルを母材とし、インジウムが添加されたカルコゲナイド膜から構成され、
前記母材がその場結晶化する第１温度と、前記カルコゲナイド膜がその場結晶化する第２温度との間に前記半導体基板の温度を保った状態で、非晶質の前記カルコゲナイド膜を形成することを特徴とする半導体記憶装置の製造方法。
【請求項５】
前記カルコゲナイド膜を構成する前記インジウムの濃度は１０原子％以上であることを特徴とする請求項４記載の半導体記憶装置の製造方法。
【請求項６】
前記カルコゲナイド膜は、スパッタリング法を用いて形成することを特徴とする請求項４記載の半導体記憶装置の製造方法。
【請求項７】
前記第１温度を１００℃、前記第２温度を２４０℃とすることを特徴とする請求項４記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置の製造技術に関し、特に、カルコゲナイド膜を記憶層に用いる相変化メモリの製造に適用して有効な技術に関する。
【背景技術】
【０００２】
情報機器、家電機器、車載機器などには、プログラムやデータを格納するためのフラッシュメモリを混載した組込み機器向けマイコン（メモリ混載マイコン）が搭載されている。近年は、これらの機器の機能向上に伴って、メモリ混載マイコンの高性能化の要求が高まっており、混載するフラッシュメモリに対しても、書換え耐性の向上や集積度のさらなる向上が要求されている。【０００３】
また、汎用メモリであるＤＲＡＭにおいても、さらなる高集積化の要求に応えるためにメモリセルの微細化が進められている。しかし、キャパシタに蓄えられる電荷の量で情報を記憶するＤＲＡＭは、キャパシタの面積を小さくすると、蓄積容量が減ってしまうという問題がある。また、キャパシタの誘電体材料を一定値以下に薄膜化すると、リーク電流の増加してしまうという問題もある。これまでは、キャパシタを深いトレンチ内に形成するなどして面積の低下を防いできたが、さらなる微細化を推進しようとすると、トレンチのアスペクト比が加工の限界に達し、最先端の加工技術を駆使しても歩留りよくデバイスを作ることができなくなる。【０００４】
このような状況に鑑み、最近は、カルコゲナイド材料の相変化を利用した相変化メモリ（Phase change RAM；ＰＲＡＭ）、磁性体のスピンを利用したＭＲＡＭ（Magnetic RAM)、有機分子の酸化・還元を利用した分子メモリ、強相関電子系と呼ばれる物質を用いるＲＲＡＭ(Resistance RAM)など、様々な新しい半導体記憶素子の開発が進められている。なかでも、相変化メモリは、書込み・読出しが高速で行なえ、高い書換え耐性や集積化に有利であるという特徴から、次世代のメモリ混載マイコン用フラッシュメモリやＤＲＡＭの代替メモリとして注目されている。【０００５】
相変化メモリは、記憶層を構成するカルコゲナイド膜が熱によって電気抵抗の異なる非晶質状態（高抵抗）から結晶状態（低抵抗）に可逆変化することを利用し、膜を流れる電流量の違いを“１”と“０”の情報として記憶と読み出しを行うメモリである。記憶層材料である多元系カルコゲナイドは、すでにＣＤ−ＲＷやＤＶＤ−ＲＡＭのような光ディスクの記録層材料として使用されている実績があることから、上記した他の半導体記憶素子で使用する材料に比べて扱いが容易であるという特徴がある。【０００６】
光ディスクや半導体ウエハの表面にカルコゲナイド膜を形成するには、スパッタリング法が用いられている。例えば下記の特許文献１及至６は、スパッタリング法によって、基板温度を制御しながらカルコゲナイド膜を成膜する技術を開示している。【０００７】
特開２００６−１５６８８６号公報（特許文献１）は、カルコゲナイド膜形成時の基板温度を室温から１５０℃の範囲で制御する技術を開示している。【０００８】
特開２００６−１４０３９５号公報（特許文献２）は、カルコゲナイド膜形成時の基板温度を１００℃付近の狭い範囲で制御する技術を開示している。【０００９】
特開２００６−２０２８２３号公報（特許文献３）は、カルコゲナイド膜形成時の基板温度を５０℃以上１００℃以下の範囲で制御する技術を開示している。【００１０】
特開２００６−４５６７５号公報（特許文献４）は、カルコゲナイド膜形成時の基板温度を１００℃から３５０℃の範囲で制御する技術を開示している。【００１１】
特開２００６−２２５３９０号公報（特許文献５）は、カルコゲナイド膜形成時の基板温度を２００℃から３５０℃の範囲で制御する技術を開示している。【００１２】
特表２０００−５０９２０４号公報（特許文献６）は、カルコゲナイド膜形成時の基板温度を周囲温度から３００℃の範囲で制御する技術を開示している。
【特許文献１】特開２００６−１５６８８６号公報
【特許文献２】特開２００６−１４０３９５号公報
【特許文献３】特開２００６−２０２８２３号公報
【特許文献４】特開２００６−４５６７５号公報
【特許文献５】特開２００６−２２５３９０号公報
【特許文献６】特表２０００−５０９２０４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
半導体チップは、配線基板などに実装される際、例えば半田付け工程で２５０℃、数分、圧着工程で１８０℃、数時間というように、その動作温度よりも高い温度環境に晒される。例えばメモリ混載マイコンの場合は、メモリ部分にプログラムを記憶させた後に実装を行うのが一般的であるため、実装工程での熱負荷によってデータが消去されてしまうことがないよう、動作温度よりある程度高い温度環境下でもデータ保持特性を保証する必要がある。【００１４】
ところが、相変化メモリの記憶層材料であるカルコゲナイドは、高抵抗の非晶質状態は準安定相であるため、高温環境では結晶化（低抵抗化）が急速に進行してしまうという問題がある。例えば、本発明者らは、相変化メモリの記憶層材料として、Ｇｅ（ゲルマニウム）、Ｓｂ（アンチモン）およびＴｅ（テルル）からなる３元系カルコゲナイド（ＧｅＳｂＴｅ）の使用を検討して来たが、例えばＧｅ２Ｓｂ２Ｔｅ５膜を２５０℃の高温環境に晒すと、数秒で非晶質状態から結晶状態に変化してデータが失われてしまうので、実用に適さないことを見出している。【００１５】
そこで、本発明者らは、高温環境下においても優れたデータ保持特性を発揮する相変化メモリを実現するために、上記したＧｅＳｂＴｅ膜よりも耐熱性の高い記憶層材料として、ＧｅＳｂＴｅ膜にＩｎ（インジウム）を添加したＩｎＧｅＳｂＴｅ膜の使用を検討している。例えば、Ｉｎ２０Ｇｅ１５Ｓｂ１０Ｔｅ５５膜は、２５０℃の高温環境に晒しても数分間は非晶質状態を保つため、半田付け工程や圧着工程でデータが失われることはない。【００１６】
しかし、記憶層にＩｎＧｅＳｂＴｅを用いると、相変化メモリの製造工程中に、材料組成に起因した新たな課題が生じる。相変化メモリの製造工程では、記憶層形成後の配線工程で少なくとも３００℃以上の熱処理が必要である。Ｉｎが添加されたＧｅＳｂＴｅは安定組成ではないため、配線工程中の熱によってＩｎ２Ｔｅ３の相分離が起こりやすい。相分離が発生すると、電気的特性のばらつきや書換え回数の低下の原因となる。このため、ＩｎＧｅＳｂＴｅの相分離を発生させずに相変化メモリを製造する手段が求められる。なお、上記の説明では添加元素としてＩｎを挙げたが、ＧｅＳｂＴｅとの間で安定組成にならない添加元素と組成であれば同様の課題が生じる。【００１７】
本発明の目的は、カルコゲナイド膜、特に、Ｉｎを添加したＧｅＳｂＴｅの製造工程中の相分離を抑制できる技術を提供することにある。【００１８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１９】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。【００２０】
本願の一発明は、Ｇｅ、ＳｂおよびＴｅからなるＧｅＳｂＴｅを母材とし、Ｉｎが添加されたＩｎＧｅＳｂＴｅ膜を形成する工程において、母材のＧｅＳｂＴｅのその場結晶化温度と、ＩｎＧｅＳｂＴｅのその場結晶化温度との間に半導体基板の温度を保った状態で、その半導体基板上にＩｎＧｅＳｂＴｅ膜をスパッタリングによって形成するものである。
【発明の効果】
【００２１】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。【００２２】
記憶層を構成するＩｎＧｅＳｂＴｅ膜をスパッタリング法で堆積する際、高品質な非晶質のＩｎＧｅＳｂＴｅ膜を形成することができるので、相変化メモリの製造工程中にＩｎＧｅＳｂＴｅ膜中に相分離が発生する不具合を抑制することができる。これにより、高温環境下においても優れたデータ保持特性を発揮する相変化メモリを歩留まり良く製造することができる。
【図面の簡単な説明】
【００２３】
【図１】本発明の一実施の形態である半導体記憶装置の製造方法を示す断面図である。
【図２】図１に続く半導体記憶装置の製造方法を示す断面図である。
【図３】図２に続く半導体記憶装置の製造方法を示す断面図である。
【図４】図３に続く半導体記憶装置の製造方法を示す断面図である。
【図５】図４に続く半導体記憶装置の製造方法を示す断面図である。
【図６】図５に続く半導体記憶装置の製造方法を示す断面図である。
【図７】図６に続く半導体記憶装置の製造方法を示す断面図である。
【図８】図７に続く半導体記憶装置の製造方法を示す要部断面図である。
【図９】図８に続く半導体記憶装置の製造方法を示す要部断面図である。
【図１０】図９に続く半導体記憶装置の製造方法を示す要部断面図である。
【図１１】図１０に続く半導体記憶装置の製造方法を示す要部断面図である。
【図１２】図１１に続く半導体記憶装置の製造方法を示す要部断面図である。
【図１３】図１２に続く半導体記憶装置の製造方法を示す要部断面図である。
【図１４】図１３に続く半導体記憶装置の製造方法を示す要部断面図である。
【図１５】図１４に続く半導体記憶装置の製造方法を示す断面図である。
【図１６】リテンション時間のＩｎ添加量依存性を示す説明図である。
【図１７】基板温度を変えて堆積したＩｎ２０Ｇｅ１５Ｓｂ１０Ｔｅ５５膜を３００℃で後熱処理し、シート抵抗の標準偏差を比較したグラフである。
【図１８】ＩｎＧｅＳｂＴｅのその場結晶化温度のＩｎ添加量依存性を示すグラフである。
【図１９】（ａ）５０℃、（ｂ）１８０℃、（ｃ）２４０℃と基板温度を変えて堆積したＩｎ２０Ｇｅ１５Ｓｂ１０Ｔｅ５５膜を用いて相変化メモリを形成し、それぞれのリセット電圧の分布を比較したグラフである。
【図２０】非晶質状態から昇温したＺｎＧｅＳｂＴｅ膜の電気伝導率の温度依存性を示すグラフである。
【発明を実施するための最良の形態】
【００２４】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、本願におけるＧｅ、ＳｂおよびＴｅからなる３元系カルコゲナイドの組成式はＧｅｘＳｂｙＴｅｚであり、その組成比ｘ、ｙ、ｚが任意の場合は省略してＧｅＳｂＴｅと示す場合がある。また、４元系およびそれ以上の系のカルコゲナイドについても同様とし、例えば、Ｇｅ、Ｓｂ、ＴｅおよびＩｎからなる４元系カルコゲナイドの組成式はＩｎｗＧｅｘＳｂｙＴｅｚであり、その組成比ｘ、ｙ、ｚ、ｗが任意の場合は省略してＩｎＧｅＳｂＴｅと示す場合がある。【００２５】
図１〜図１５を用いて、本実施の形態による相変化メモリの製造方法を工程順に説明する。まず、図１に示すように、面方位（１００）の単結晶シリコンからなるｐ型の半導体基板（以下、基板という）１を用意する。基板１としては、単結晶シリコン基板の他、例えばＳＯＩ(Silicon On Insulator)基板、単結晶Ｇｅ基板、ＧＯＩ(Ge On Insulator)基板、結晶に歪み応力を加えた歪みシリコン基板などを用いても差し支えない。【００２６】
次に、窒化シリコン膜をマスクとして用いたドライエッチングによって基板１に開口を形成した後、この開口内に酸化シリコン膜を埋め込む。続いて、ＣＭＰ(Chemical Mechanical Polishing)法によって基板１の表面を平坦化し、素子分離溝２を形成することにより、トランジスタが形成される活性領域を画定する。【００２７】
次に、基板濃度調整用のイオン注入と引き延ばし熱処理、およびしきい値電圧調整用のイオン注入と活性化熱処理を行う。続いて、基板１の表面を希釈フッ酸水溶液によって洗浄した後、熱酸化処理を行うことにより、基板１の表面に膜厚３ｎｍ程度の酸化シリコン膜からなるゲート絶縁膜３を形成する。ゲート絶縁膜３としては、酸化シリコン膜以外の絶縁膜、例えば表面付近を窒化処理した酸窒化シリコン膜（ＳｉＯＮ膜）や種々の金属を酸化または窒化処理したｈｉｇｈ−ｋ膜、あるいはこれらの積層膜などを用いても差し支えない。【００２８】
次に、図２に示すように、ゲート絶縁膜３上にＣＶＤ（Chemical Vapor Deposition）法で多結晶シリコン膜４ｎを堆積した後、多結晶シリコン膜４ｎ上にＣＶＤ法で酸化シリコン膜からなるキャップ絶縁膜５を堆積する。多結晶シリコン膜４ｎには、その導電型をｎ型にするために、成膜中にリンまたはヒ素を導入する。多結晶シリコン膜４ｎは、ゲート電極材料となるものであるが、多結晶シリコン膜４ｎ以外のゲート電極材料、例えばシリサイド膜や金属膜などを用いても差し支えない。【００２９】
次に、図３に示すように、フォトレジスト膜をマスクに用いたドライエッチングでキャップ絶縁膜５と多結晶シリコン膜４ｎとをパターニングしてゲート電極４を形成し、続いて、基板１にリンまたはヒ素をイオン注入してｎ−型拡散層６を形成する。【００３０】
次に、図４に示すように、基板１上にＣＶＤ法で堆積した窒化シリコン膜を異方性エッチングしてゲート電極４の側壁にサイドウォールスペーサ７を形成し、続いて、基板１にヒ素をイオン注入した後、活性化熱処理を行うことにより、ソース、ドレインを構成するｎ＋拡散層８を形成する。ここまでの工程により、ｎチャネル型のメモリセル選択用ＭＩＳＦＥＴが完成する。【００３１】
なお、上記ゲート電極４は、ダミーゲートプロセスによって形成することもできる。ダミーゲートプロセスでは、まずゲート絶縁膜上に堆積したダミーゲート用の導電膜（多結晶シリコン膜など）を加工してダミーゲート電極を形成し、続いてソースおよびドレインを形成した後、ゲート絶縁膜およびダミーゲート電極を除去する。次に、ゲート絶縁膜を再度形成し、続いてその上部にゲート用の導電膜（金属膜など）を堆積した後、この導電膜を加工してゲート電極を形成する。ダミーゲートプロセスを用いた場合は、結晶化温度の低いｈｉｇｈ−ｋ材料を用いてゲート絶縁膜を形成することもできる。【００３２】
次に、図５に示すように、基板１上にＣＶＤ法で酸化シリコン膜からなる層間絶縁膜１０を堆積し、続いてその表面をＣＭＰ法で平坦化した後、ｎ＋拡散層８（ソース、ドレイン）の上部の層間絶縁膜１０にコンタクトホール１１を形成し、コンタクトホール１１の内部にプラグ１２を形成する。プラグ１２は、次の工程で層間絶縁膜１０上に形成する記憶層と下層のメモリセル選択用ＭＩＳＦＥＴとを電気的に接続する役割をするもので、例えばＴｉＮ（窒化チタン）膜とＷ（タングステン）膜との積層膜で構成する。【００３３】
次に、図６に示すように、層間絶縁膜１０の上部に、第１層目の配線１３を形成する。配線１３は、例えば層間絶縁膜１０の上部にスパッタリング法でＷ膜を堆積した後、フォトレジスト膜をマスクにしたドライエッチングでこのＷ膜をパターニングすることによって形成する。配線１３は、コンタクトホール１１の内部のプラグ１２を介してｎ＋拡散層８と電気的に接続される。【００３４】
次に、図７に示すように、基板１上にＣＶＤ法で酸化シリコン膜からなる層間絶縁膜１４を堆積し、続いてその表面をＣＭＰ法で平坦化した後、前記コンタクトホール１１およびプラグ１２を形成した方法と同様の方法により、配線１３の上部の層間絶縁膜１４にスルーホール１５およびプラグ１６を形成する。【００３５】
次に、Ｔａ金属ターゲットを用いてアルゴン雰囲気中でスパッタリングすることによって、基板１（ウエハ）の表面にＴａ（タンタル）膜１８ａを形成する（図８）。次に、Ｔａ膜１８ａをラジカル酸化することによって、酸化タンタル（Ｔａ２Ｏ５）膜からなる界面層１８を形成する（図９）。界面層１８は、層間絶縁膜１４とその上部に形成する記憶層材料（カルコゲナイド膜１９ａ）との剥離を防止する接着層としての役割と、情報の書き換え時にジュール熱が記憶層からプラグ１６に逃げるのを抑制する熱抵抗層としての役割を兼ねている。界面層１８の材料は、酸化タンタルに限らず、酸化チタン、酸化ジルコニウム、酸化ハフニウム、酸化ニオブ、酸化クロム、酸化コバルト、酸化ニッケル、などを用いてもよい。なお、図８〜図１４では、図面を見易くするために、配線１３よりも下層の部分の図示を省略している。【００３６】
次に、ＩｎＧｅＳｂＴｅを記憶層に用いる場合、母材のＧｅＳｂＴｅのその場結晶化温度と、ＩｎＧｅＳｂＴｅのその場結晶化温度との間に基板１の温度を保った状態で、例えばＩｎを２０原子％添加したＧｅＳｂＴｅターゲットを用いてアルゴン雰囲気中でスパッタリングすることによって、界面層１８上に膜厚が５０ｎｍ程度のカルコゲナイド膜１９ａを形成する（図１０）。スパッタリング条件にも依存するが、母材をＧｅ２Ｔｅ２Ｓｂ５とした場合のその場結晶化温度は１００℃程度であり、ＩｎＧｅＳｂＴｅをＩｎ２０Ｇｅ１５Ｓｂ１０Ｔｅ５５とした場合のその結晶化温度は２４０℃程度であるので、基板１の温度を例えば１８０℃としてカルコゲナイド１９ａを形成する。なお、その場結晶化とは、膜形成中に結晶化することをいう。【００３７】
Ｉｎを２０原子％添加したＧｅＳｂＴｅターゲットを用いたスパッタリングの場合、カルコゲナイド膜１９ａはＩｎの濃度が２０原子％のＩｎＧｅＳｂＴｅ（Ｉｎ２０Ｇｅ１５Ｓｂ１０Ｔｅ５５）となる。なお、カルコゲナイド膜１９ａからなる記憶層の相変化温度を調整するために、例えば、アルゴンと共に酸素（Ｏ）や窒素（Ｎ）などの雰囲気でスパッタリングすることが考えられる。また、種々のターゲットを用いた同時スパッタリングによってカルコゲナイド膜１９ａを形成しても良い。【００３８】
また、本実施の形態では、カルコゲナイド膜１９ａ中のＩｎの濃度が２０原子％とするが、１０原子％以上であれば良い。この点について図１６を参照して以下に説明する。図１６はリテンション時間のＩｎ添加量の依存性を示す説明図である。なお、リテンション時間とは、非晶質状態のカルコゲナイド材料を一定温度に保持し、抵抗が半減するまでの時間である。また、図中のＧＳＴはＧｅ２Ｓｂ２Ｔｅ５を示す。【００３９】
図１６に示すように、Ｉｎ添加量を増やせばリテンション時間が長くなることがわかる。１８０℃で１時間の熱負荷でもデータが消去されないようにするためには、Ｉｎを１０％以上添加しなければならない。このことからカルコゲナイド膜１９ａは、Ｉｎの濃度が１０原子％以上であればよい。Ｉｎの濃度が１０原子％のカルコゲナイド膜１９ａを形成する場合、例えば、Ｉｎを１０原子％添加したＧｅＳｂＴｅターゲットを用いてアルゴン雰囲気中でスパッタリングすることによって形成することができる。【００４０】
また、本実施の形態では、カルコゲナイド膜１９ａの成膜方法としてスパッタリング法を用いている。カルコゲナイド膜１９ａを形成する他の方法として、ＣＶＤ法、ゾル・ゲル法を用いることができる。ＣＶＤ法の場合は、原料が十分に分解されるように基板の温度を高くしなければならないので、本発明のように、基板温度を、母材となるカルコゲナイド膜の結晶化温度より高く、添加元素を含むカルコゲナイド膜の結晶化温度より低い温度に制御することは困難であると考えられる。また、ゾル・ゲル法は形成する膜厚の制御が困難であると考えられる。一方、スパッタリング法の場合は、基板温度を任意に選択することが可能であるため、本発明の実施にはスパッタリング法を用いるのが望ましい。【００４１】
続いて、Ｗターゲットを用いてアルゴン雰囲気中でスパッタリングすることによって、カルコゲナイド膜１９ａ上にＷ膜２０ａを堆積する（図１１）。【００４２】
次に、図１２に示すように、Ｗ膜２０ａの上にＣＶＤ法で酸化シリコン膜を堆積した後、フォトレジスト膜をマスクにしたドライエッチングでこの酸化シリコン膜をパターニングすることにより、ハードマスク２１を形成する。続いて、図１３に示すように、ハードマスク２１をマスクにしたドライエッチングでＷ膜２０ａをパターニングすることにより、上部電極２０を形成する。【００４３】
次に、ハードマスク２１を除去した後、図１４に示すように、上部電極２０をマスクにしたドライエッチングでカルコゲナイド膜１９ａをパターニングし、続いてカルコゲナイド膜１９ａの下層の界面層１８をパターニングする。ここまでの工程により、層間絶縁膜１４の上部にカルコゲナイド膜１９ａからなる記憶層１９が形成される。この記憶層１９は、相変化に伴う電気抵抗値の差によって情報を記憶するものである。【００４４】
次に、図１５に示すように、上部電極２０の上部にＣＶＤ法で酸化シリコン膜からなる層間絶縁膜２２を堆積し、続いてその表面をＣＭＰ法で平坦化した後、前記スルーホール１５およびプラグ１６を形成した方法と同様の方法により、上部電極２０の上部の層間絶縁膜２２にスルーホール２３およびプラグ２４を形成する。次に、前記第１層目の配線１３を形成した方法と同様の方法により、層間絶縁膜２２の上に第２層目の配線２５を形成する。配線２５は、スルーホール２３の内部のプラグ２４を介して上部電極２０と電気的に接続される。【００４５】
以上の工程により、相変化メモリ（半導体記憶装置）が略完成する。その製造工程中の層間絶縁膜２２、プラグ２４および配線２５を形成する工程では、３００℃以上の熱処理が必要となる。しかしながら、カルコゲナイド膜１９ａを形成する工程において、母材のＧｅＳｂＴｅのその場結晶化温度と、ＩｎＧｅＳｂＴｅのその場結晶化温度との間に基板１の温度を保った状態で、カルコゲナイド膜１９ａを形成することによって、相変化メモリの製造工程中にＩｎＧｅＳｂＴｅ膜が相分離する不具合を抑制できるため、電気的特性の均一性の高い相変化メモリが得られる。この点について以下に詳説する。【００４６】
まず、本実施の形態のカルコゲナイド膜１９ａの成膜工程において、望ましい基板温度について説明する。基板温度を変化させてＩｎ２０Ｇｅ１５Ｓｂ１０Ｔｅ５５膜を堆積し、３００℃の後熱処理を行った。シート抵抗の標準偏差を比較したグラフを図１７に示す。基板温度が１００℃以下及び２４０℃以上では標準偏差が大きい、すなわち、ばらつきが大きいことがわかる。【００４７】
基板温度が１００℃以下で、ばらつきが大きくなる原因は以下のように説明できる。ＧｅＳｂＴｅにＩｎが添加されてなるＩｎ２０Ｇｅ１５Ｓｂ１０Ｔｅ５５膜は、その母材であるＧｅ２Ｓｂ２Ｔｅ５膜の結晶化温度が約１００℃であるため、Ｉｎ２０Ｇｅ１５Ｓｂ１０Ｔｅ５５膜を１００℃より高い基板温度で形成すれば膜中に結晶核が生成する。その結果、Ｉｎ２０Ｇｅ１５Ｓｂ１０Ｔｅ５５膜は高品質な非晶質となり、抵抗のばらつきが小さくなる。一方、Ｉｎ２０Ｇｅ１５Ｓｂ１０Ｔｅ５５膜を１００℃以下の基板温度で形成すると膜中の欠陥が多くなり、抵抗のばらつきが大きくなる。【００４８】
ここで、母材となるＧｅＳｂＴｅの結晶化温度はその組成によって変化する。例えば、非特許文献（Journal of Applied Physics, Vol.69, pp.2849〜2856 (1991年).）によると、ＧｅＳｂ４Ｔｅ７の結晶化温度は１１７℃、ＧｅＳｂ２Ｔｅ４は１３５℃、Ｇｅ２Ｓｂ２Ｔｅ５は１４３℃である。ただし、結晶化温度は圧力や時間に依存するため、構造や雰囲気によって多少変化する。また、上記の結晶化温度は、後熱処理によって非晶質状態から結晶状態に変化する温度であり、本発明の結晶化温度とは、成膜中にその場結晶化する温度を指す。通常、その場結晶化温度は、後熱処理による結晶化温度よりも４０〜５０℃程度低いことから、例えば、ＧｅＳｂ４Ｔｅ７の結晶化温度は７０℃程度、ＧｅＳｂ２Ｔｅ４は９０℃程度、Ｇｅ２Ｓｂ２Ｔｅ５は１００℃程度と考えてよい。【００４９】
基板温度が２４０℃以上で、ばらつきが大きくなる原因は以下のように説明できる。Ｉｎ２０Ｇｅ１５Ｓｂ１０Ｔｅ５５膜の結晶化温度は約２４０℃であるため、Ｉｎ２０Ｇｅ１５Ｓｂ１０Ｔｅ５５膜を２４０℃より高い基板温度で形成すればその場結晶化する。この場合、Ｉｎ２０Ｇｅ１５Ｓｂ１０Ｔｅ５５膜は安定組成ではないため、結晶化に伴って原子はエネルギー的により安定な構造を取ろうと表面を移動する結果、膜中に局所的な組成のばらつきが生じる。本発明者らは、後熱処理後にＩｎ２Ｔｅ３が相分離していることを確認した。相分離が発生すると、抵抗のばらつきが大きくなる。【００５０】
ここで、相分離は以下の方法で確認した。シリコン基板上に膜厚が１００ｎｍ程度の酸化シリコン膜を形成し、スパッタリング法を用いてＩｎ２０Ｇｅ１５Ｓｂ１０Ｔｅ５５膜を２４０℃の基板温度で堆積した。窒素雰囲気中３００℃で３０分間の後熱処理を施し、Ｘ線回折法を用いて結晶構造を分析したところ、FCC（Face Centered Cubic）構造に結晶化したＩｎＧｅＳｂＴｅに起因する回折線に加えて、Ｉｎ２Ｔｅ３に起因する回折線が出現していることを確認した。これは、Ｉｎ２０Ｇｅ１５Ｓｂ１０Ｔｅ５５膜が熱処理によって相分離したことを示す。一方、基板温度が１８０℃で堆積したＩｎ２０Ｇｅ１５Ｓｂ１０Ｔｅ５５膜の場合は、３００℃熱処理後にＦＣＣ構造のＩｎＧｅＳｂＴｅに起因する回折線は確認できるが、Ｉｎ２Ｔｅ３に起因する回折線は観察されなかった。これは、堆積時の基板温度を制御することによって相分離を抑制できたことを示す。【００５１】
まとめると、本実施の形態では、母材のＧｅＳｂＴｅにＩｎが添加されてなるＩｎＧｅＳｂＴｅを形成する時の基板温度を、母材のＧｅＳｂＴｅの結晶化温度より高く、ＩｎＧｅＳｂＴｅの結晶化温度より低い温度に制御している。図１８は、その場結晶化温度のＩｎ添加量依存性を示す。図１８に示すように、Ｉｎ添加量を増やすと結晶化温度は高くなることがわかる。成膜時の基板温度を、母材となるＧｅＳｂＴｅ膜の結晶化温度より高く、Ｉｎが添加されたＧｅＳｂＴｅ膜の結晶化温度より低い温度に制御するということは、すなわち、図１８の矢印で示した範囲内に制御することである。例えば、Ｉｎの添加量が２０原子％であれば、基板温度を１００℃から２４０℃の範囲内で制御すればよい。【００５２】
図１９は基板温度を変化させて堆積したＩｎ２０Ｇｅ１５Ｓｂ１０Ｔｅ５５膜を用いた相変化メモリのリセット電圧の分布を比較した結果であり、（ａ）〜（ｃ）はそれぞれ５０℃、１８０℃、および２４０℃の基板温度で堆積したＩｎ２０Ｇｅ１５Ｓｂ１０Ｔｅ５５膜を用いた相変化メモリのリセット電圧の分布図である。リセット電圧とは、Ｉｎ２０Ｇｅ１５Ｓｂ１０Ｔｅ５５膜を非晶質化（高抵抗化）させるのに必要な電圧である。図１９のグラフは確率分布になっており、傾きが小さいほどばらつきが大きいことを示す。基板温度が１８０℃では、５０℃と２４０℃の場合に比べてリセット電圧のばらつきが小さいことがわかる。この理由は、Ｉｎ２０Ｇｅ１５Ｓｂ１０Ｔｅ５５膜を１８０℃で形成すると、図１７で示したように、結晶状態の抵抗のばらつきが小さいため、リセットに必要な電圧のばらつきが小さくなる結果と考えられる。【００５３】
このように、本実施の形態では、カルコゲナイド膜１９ａをスパッタリング法で堆積する際に、基板温度を適切に制御することによって高品質な非晶質ＩｎＧｅＳｂＴｅ膜が形成されるので、堆積後の相変化メモリの製造工程中にＩｎＧｅＳｂＴｅ膜の相分離を抑制することができ、電気的特性の均一性の高い相変化メモリが得られる。【００５４】
これにより、耐熱性の高いカルコゲナイド膜１９ａからなる記憶層１９を備え、高温環境下においても優れたデータ保持特性を発揮する相変化メモリを歩留まり良く製造することができる。【００５５】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。【００５６】
前記実施の形態では、１種類の添加元素（Ｉｎ）を用いたが、複数の添加元素を用いた場合でも、ＧｅＳｂＴｅとの間で安定組成ではない組成であれば同様の課題が生じるため、本発明の技術を適用することができる。例えば、３族から１３族の元素の群（望ましくは９族から１３族の元素の群）の中から選ばれた２種類以上の元素を添加したカルコゲナイド膜に対して適用してもよいし、３族から１３族の元素の群（望ましくは９族から１３族の元素の群）の中から選ばれた１種類以上の元素に加えて酸素や窒素を添加したカルコゲナイド膜に対して適用してもよい。【００５７】
例えば、３族から１３族の元素の群の中から選ばれた少なくとも１種類以上の元素を用いた場合において、ＭＧｅＳｂＴｅ（Ｍは添加元素）は安定組成ではないため、配線工程中の熱によって添加元素（Ｍ）を含む結晶が相分離する場合がある。このため、記憶層にＭＧｅＳｂＴｅを適用する場合、ＧｅＳｂＴｅがその場結晶化する温度と、ＭＧｅＳｂＴｅがその場結晶化する温度との間に半導体基板の温度を保った状態で、ＭＧｅＳｂＴｅ膜を形成する本発明の技術を適用することによって、前記実施の形態で説明した同様の効果を得ることができる。【００５８】
また、９族から１３族の元素の群の中から選ばれた少なくとも１種類以上の添加元素、例えばＩｎ（インジウム）、Ｚｎ（亜鉛）、Ｃｏ（コバルト）およびＡｇ（銀）は、母材となるＧｅＳｂＴｅのＧｅ、Ｓｂ、Ｔｅとイオン半径が近いため、ＧｅＳｂＴｅと混ざりやすい。このため、９族から１３族の元素の群の中から選ばれた少なくとも１種類以上の元素が添加されたカルコゲナイド膜は記憶層に適用し易い。【００５９】
例えば、母材のＧｅＳｂＴｅにＺｎを添加した場合も、Ｉｎを添加した前記実施の形態と同様の効果を得ることができる。図２０は、非晶質状態から昇温したＺｎＧｅＳｂＴｅ膜の電気伝導率の温度依存性をＧｅＳｂＴｅと比較して示す。図２０に示すように、ＧｅＳｂＴｅ膜にＺｎを添加すると、結晶化温度(電気伝導率が急激に増大する温度)は約１００℃向上することがわかる。すなわち、記憶層を構成するＺｎＧｅＳｂＴｅ膜を形成する際に、その母材のＧｅＳｂＴｅのその場結晶化温度と、ＺｎＧｅＳｂＴｅのその場結晶化温度との間に半導体基板温度が保たれた状態であれば、抵抗のばらつきを抑制することができる。【００６０】
また、前記実施の形態では、母材のＧｅＳｂＴｅがその場結晶化する１００℃と、ＩｎＧｅＳｂＴｅがその場結晶化する２４０℃との間に半導体基板の温度を保った状態でＩｎＧｅＳｂＴｅ膜を形成したが、基板温度の範囲は、これに限ったものではない。すなわち、ＭＧｅＳｂＴｅ膜（Ｍは添加元素）を用いる際に、その母材となるＧｅＳｂＴｅのその場結晶化温度（Ｇｅ、Ｓｂ、Ｔｅの組成によって異なる）より高く、ＭＧｅＳｂＴｅのその場結晶化温度（添加元素や組成によって異なる）より低い温度であればよい。
【産業上の利用可能性】
【００６１】
本発明は、記憶層としてカルコゲナイド膜を用いる相変化メモリの製造に適用することができる。
【図１】
2008090621.tif 000003
【図２】
2008090621.tif 000004
【図３】
2008090621.tif 000005
【図４】
2008090621.tif 000006
【図５】
2008090621.tif 000007
【図６】
2008090621.tif 000008
【図７】
2008090621.tif 000009
【図８】
2008090621.tif 000010
【図９】
2008090621.tif 000011
【図１０】
2008090621.tif 000012
【図１１】
2008090621.tif 000013
【図１２】
2008090621.tif 000014
【図１３】
2008090621.tif 000015
【図１４】
2008090621.tif 000016
【図１５】
2008090621.tif 000017
【図１６】
2008090621.tif 000018
【図１７】
2008090621.tif 000019
【図１８】
2008090621.tif 000020
【図１９】
2008090621.tif 000021
【図２０】
2008090621.tif 000022
【国際調査報告】
2008090621.tif 000023
2008090621.tif 000024