(57)【要約】【課題】製造コストの上昇を抑えつつ、半導体装置の歩留まりを向上させることが可能な半導体装置とその製造方法を提供すること。【解決手段】複数の導電パターン１３ａを形成する工程と、素子分離絶縁膜６と導電パターン１３ａのそれぞれの上に中間絶縁膜１６を形成する工程と、中間絶縁膜１６の上に第２導電膜１７を形成する工程と、第２導電膜１７、中間絶縁膜１６、及び複数の導電パターン１３ａのそれぞれをパターニングすることにより、導電パターン１３ａをフローティングゲート１３ｃにし、第２導電膜１７を帯状の複数のコントロールゲート１７ａにする工程とを有し、行方向に隣り合うコントロールゲート１７ａの間の領域において、導電パターン１３ａと素子分離絶縁膜６の少なくとも一方の平面レイアウトの縁を屈曲させた半導体装置の製造方法による。【選択図】図２８
2008114412.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に形成された素子分離絶縁膜と、
前記素子分離絶縁膜の間の前記半導体基板上に形成されたトンネル絶縁膜と、
前記トンネル絶縁膜の上に行列状に複数形成されたフローティングゲートと、
前記フローティングゲートの上に形成された中間絶縁膜と、
前記中間絶縁膜の上に形成され、一つの列における複数の前記フローティングゲートを共通に覆う帯状の複数のコントロールゲートとを有し、
行方向に隣り合う前記コントロールゲートの間の領域における前記素子分離絶縁膜上又は前記トンネル絶縁膜上に、前記中間絶縁膜の残渣が線状に延在し、且つ、該残渣の一部が、前記素子分離絶縁膜の斜面から外れて形成されたことを特徴とする半導体装置。
【請求項２】
前記残渣の前記一部が前記素子分離絶縁膜の頂面に形成されたことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記残渣が、平面視で前記素子分離絶縁膜の内部に向かって屈曲するように延在することを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記残渣の前記一部が前記領域における前記トンネル絶縁膜上に形成されたことを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記残渣が、平面視で前記素子分離絶縁膜の外部に向かって屈曲するように延在することを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記素子分離絶縁膜が、前記領域において平面視で該素子分離絶縁膜の内部に向かって凹んだ凹部を有し、
前記残渣の前記一部が、前記凹部の横の前記トンネル絶縁膜上、又は前記素子分離絶縁膜の頂面に形成されたことを特徴とする請求項１に記載の半導体装置。
【請求項７】
前記素子分離絶縁膜が、前記領域において平面視で該素子分離絶縁膜の外部に膨らんだ凸部を有し、
前記残渣の前記一部が、前記素子分離絶縁膜の頂面に形成されたことを特徴とする請求項１に記載の半導体装置。
【請求項８】
前記残渣が直線状に形成されたことを特徴とする請求項６又は請求項７に記載の半導体装置。
【請求項９】
前記残渣が、行方向に隣り合う二つの前記フローティングゲートの一方から他方に延在することを特徴とする請求項１に記載の半導体装置。
【請求項１０】
前記中間絶縁膜の前記残渣の前記一部の横に、前記フローティングゲートと同じ材料のストリンガーが存在しないことを特徴とする請求項１に記載の半導体装置。
【請求項１１】
前記中間絶縁膜は、酸化シリコン膜、ONO膜、及びONONO膜のいずれかであることを特徴とする請求項１に記載の半導体装置。
【請求項１２】
前記素子分離絶縁膜はフィールド酸化膜よりなることを特徴とする請求項１に記載の半導体装置。
【請求項１３】
半導体基板に素子分離絶縁膜を形成する工程と、
前記素子分離絶縁膜の間の前記半導体基板の上にトンネル絶縁膜を形成する工程と、
前記素子分離絶縁膜と前記トンネル絶縁膜の上に第１導電膜を形成する工程と、
前記第１導電膜をパターニングすることにより、該第１導電膜を前記素子分離絶縁膜の上で互いに分離された複数の導電パターンとする工程と、
前記素子分離絶縁膜と前記導電パターンのそれぞれの上に中間絶縁膜を形成する工程と、
前記中間絶縁膜の上に第２導電膜を形成する工程と、
前記第２導電膜、前記中間絶縁膜、及び前記複数の導電パターンのそれぞれをパターニングすることにより、前記複数の導電パターンを行列状の複数のフローティングゲートにし、前記第２導電膜を一つの列における複数の前記フローティングゲートを共通に覆う帯状の複数のコントロールゲートにする工程とを有し、
行方向に隣り合う前記コントロールゲートの間の領域において、前記導電パターンと前記素子分離絶縁膜の少なくとも一方の平面レイアウトの縁を屈曲させたことを特徴とする半導体装置の製造方法。
【請求項１４】
前記導電パターンを形成する工程において、前記領域における該導電パターンの前記平面レイアウトの前記縁に、前記素子分離絶縁膜の内部に向かって膨らんだ凸部を設けることを特徴とする請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記導電パターンを形成する工程において、前記領域における該導電パターンの前記平面レイアウトの前記縁に、前記素子分離絶縁膜から離れる方向に凹んだ凹部を設けることを特徴とする請求項１３に記載の半導体装置の製造方法。
【請求項１６】
前記素子分離絶縁膜を形成する工程において、前記領域における該素子分離絶縁膜の前記平面レイアウトの前記縁に、該素子分離絶縁膜の内部に向かって凹んだ凹部を設けることを特徴とする請求項１３に記載の半導体装置の製造方法。
【請求項１７】
前記素子分離絶縁膜を形成する工程において、前記領域における該素子分離絶縁膜の前記平面レイアウトの前記縁に、該素子分離絶縁膜の外部に膨らんだ凸部を設けることを特徴とする請求項１３に記載の半導体装置の製造方法。
【請求項１８】
前記導電パターンを形成する工程において、該導電パターンの側面の少なくとも一部が平面視で前記素子分離絶縁膜に重なるようにすることを特徴とする請求項１３に記載の半導体装置の製造方法。
【請求項１９】
前記導電パターンを形成する工程において、平面視で行方向に延在する帯状に前記導電パターンを形成することを特徴とする請求項１３に記載の半導体装置の製造方法。
【請求項２０】
前記素子分離絶縁膜を形成する工程において、該素子分離絶縁膜としてフィールド酸化膜を形成することを特徴とする請求項１２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置とその製造方法に関する。
【背景技術】
【０００２】
半導体基板に形成される不揮発性メモリには様々なタイプのものがあるが、なかでもフローティングゲートに電子を蓄積して情報を記憶するフラッシュメモリは、高集積化に有利である等の利点により、一般に広く普及している。【０００３】
そのフラッシュメモリは、フローティングゲートの上にONO膜とコントロールゲートとを形成してなる。このうち、セル間で不要な部分のONO膜は、エッチングにより除去するのが好ましいが、実際には下地の段差等によりエッチングされないONO膜がセル間に発生し、ONO膜のエッチング残渣が残ることになる。【０００４】
例えば、下記の特許文献１では、ONO膜の残渣に起因して隣り合うフローティングゲート同士が電気的にショートして歩留まりが低下するという問題を解決すべく、フローティングゲートの側面に絶縁性サイドウォールを形成した後にONO膜を形成することで、ONO膜のエッチング残渣が残り難くなるようにしている。【０００５】
しかしながら、このように絶縁性サイドウォールを新たに形成したのでは、その分だけ製造工程が多くなり、半導体装置の製造コストが上昇してしまう。
【特許文献１】特開平５−２６７６８３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、製造コストの上昇を抑えつつ、半導体装置の歩留まりを向上させることが可能な半導体装置とその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の一観点によれば、半導体基板と、前記半導体基板に形成された素子分離絶縁膜と、前記素子分離絶縁膜の間の前記半導体基板上に形成されたトンネル絶縁膜と、前記トンネル絶縁膜の上に行列状に複数形成されたフローティングゲートと、前記フローティングゲートの上に形成された中間絶縁膜と、前記中間絶縁膜の上に形成され、一つの列における複数の前記フローティングゲートを共通に覆う帯状の複数のコントロールゲートとを有し、行方向に隣り合う前記コントロールゲートの間の領域における前記素子分離絶縁膜上又は前記トンネル絶縁膜上に、前記中間絶縁膜の残渣が線状に延在し、且つ、該残渣の一部が、前記素子分離絶縁膜の斜面から外れて形成された半導体装置が提供される。【０００８】
また、本発明の別の観点によれば、半導体基板に素子分離絶縁膜を形成する工程と、前記素子分離絶縁膜の間の前記半導体基板の上にトンネル絶縁膜を形成する工程と、前記素子分離絶縁膜と前記トンネル絶縁膜の上に第１導電膜を形成する工程と、前記第１導電膜をパターニングすることにより、該第１導電膜を前記素子分離絶縁膜の上で互いに分離された複数の導電パターンとする工程と、前記素子分離絶縁膜と前記導電パターンのそれぞれの上に中間絶縁膜を形成する工程と、前記中間絶縁膜の上に第２導電膜を形成する工程と、前記第２導電膜、前記中間絶縁膜、及び前記複数の導電パターンのそれぞれをパターニングすることにより、前記複数の導電パターンを行列状の複数のフローティングゲートにし、前記第２導電膜を一つの列における複数の前記フローティングゲートを共通に覆う帯状の複数のコントロールゲートにする工程とを有し、行方向に隣り合う前記コントロールゲートの間の領域において、前記導電パターンと前記素子分離絶縁膜の少なくとも一方の平面レイアウトの縁を屈曲させた半導体装置の製造方法が提供される。【０００９】
次に、本発明の作用について説明する。【００１０】
本発明では、導電パターンと素子分離絶縁膜の少なくとも一方の平面レイアウトの縁を屈曲させるので、これらの間に位置ずれが発生しても、中間絶縁膜をパターニングする際に発生する中間絶縁膜のエッチング残渣の一部が素子分離絶縁膜の斜面から外れて形成されるようになる。【００１１】
そのため、上記の斜面上におけるエッチング残渣の横で発生する導電パターンのストリンガーが途中で途切れるようになるので、導電性のストリンガーによって隣り合うフローティングゲート同士が電気的に短絡するのが防止され、半導体装置の歩留まりが向上する。【００１２】
しかも、本発明では、導電パターンと素子分離絶縁膜の少なくとも一方の平面レイアウトを変更するだけでよいので、新たな工程を追加する必要が無く、半導体装置の製造コストの上昇を抑えることができる。
【図面の簡単な説明】
【００１３】
【図１】図１は、本発明の予備的事項に係る半導体装置の製造途中の断面図（その１）である。
【図２】図２は、本発明の予備的事項に係る半導体装置の製造途中の断面図（その２）である。
【図３】図３は、本発明の予備的事項に係る半導体装置の製造途中の断面図（その３）である。
【図４】図４は、本発明の予備的事項に係る半導体装置の製造途中の断面図（その４）である。
【図５】図５は、本発明の予備的事項に係る半導体装置の製造途中の断面図（その５）である。
【図６】図６は、本発明の予備的事項に係る半導体装置の製造途中の断面図（その６）である。
【図７】図７は、本発明の予備的事項に係る半導体装置の製造途中の断面図（その７）である。
【図８】図８は、本発明の予備的事項に係る半導体装置の製造途中の断面図（その８）である。
【図９】図９は、本発明の予備的事項に係る半導体装置の製造途中の断面図（その９）である。
【図１０】図１０は、本発明の予備的事項に係る半導体装置の製造途中の断面図（その１０）である。
【図１１】図１１は、本発明の予備的事項に係る半導体装置の製造途中の断面図（その１１）である。
【図１２】図１２は、本発明の予備的事項に係る半導体装置の製造途中の断面図（その１２）である。
【図１３】図１３は、本発明の予備的事項に係る半導体装置の製造途中の断面図（その１）である。
【図１４】図１４は、本発明の予備的事項に係る半導体装置の製造途中の断面図（その１４）である。
【図１５】図１５は、本発明の予備的事項に係る半導体装置の製造途中の断面図（その１５）である。
【図１６】図１６は、本発明の予備的事項に係る半導体装置の製造途中の断面図（その１６）である。
【図１７】図１７は、本発明の予備的事項に係る半導体装置の製造途中の平面図（その１）である。
【図１８】図１８は、本発明の予備的事項に係る半導体装置の製造途中の平面図（その２）である。
【図１９】図１９は、本発明の予備的事項に係る半導体装置の製造途中の平面図（その３）である。
【図２０】図２０は、本発明の予備的事項に係る半導体装置の製造途中の平面図（その４）である。
【図２１】図２１は、本発明の予備的事項に係る半導体装置の製造途中の平面図（その５）である。
【図２２】図２２は、本発明の予備的事項に係る半導体装置の製造途中の平面図（その６）である。
【図２３】図２３は、本発明の予備的事項に係る半導体装置の製造途中の平面図（その７）である。
【図２４】図２４は、本発明の予備的事項に係る半導体装置のSEM像を元にして描いた図である。
【図２５】図２５は、本発明の第１実施形態に係る半導体装置の製造途中の平面図（その１）である。
【図２６】図２６は、本発明の第１実施形態に係る半導体装置の製造途中の平面図（その２）である。
【図２７】図２７は、本発明の第１実施形態に係る半導体装置の製造途中の平面図（その３）である。
【図２８】図２８は、本発明の第１実施形態に係る半導体装置の製造途中の平面図（その４）である。
【図２９】図２９は、本発明の第１実施形態に係る半導体装置の製造途中の要部拡大断面図（その１）である。
【図３０】図３０は、本発明の第１実施形態に係る半導体装置の製造途中の要部拡大断面図（その２）である。
【図３１】図３１は、本発明の第１実施形態に係る半導体装置の製造途中の要部拡大断面図（その３）である。
【図３２】図３２は、本発明の第１実施形態に係る半導体装置の製造途中の要部拡大断面図（その４）である。
【図３３】図３３は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その１）である。
【図３４】図３４は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その２）である。
【図３５】図３５は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その３）である。
【図３６】図３６は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その４）である。
【図３７】図３７は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その５）である。
【図３８】図３８は、本発明の第２実施形態に係る半導体装置の製造途中の平面図（その１）である。
【図３９】図３９は、本発明の第２実施形態に係る半導体装置の製造途中の平面図（その２）である。
【図４０】図４０は、本発明の第２実施形態に係る半導体装置の製造途中の要部拡大断面（その１）である。
【図４１】図４１は、本発明の第２実施形態に係る半導体装置の製造途中の要部拡大断面（その２）である。
【図４２】図４２は、本発明の第３実施形態に係る半導体装置の製造途中の平面図（その１）である。
【図４３】図４３は、本発明の第３実施形態に係る半導体装置の製造途中の平面図（その２）である。
【図４４】図４４は、本発明の第３実施形態に係る半導体装置の製造途中の平面図（その３）である。
【図４５】図４５は、本発明の第３実施形態に係る半導体装置の製造途中の平面図（その４）である。
【図４６】図４６は、本発明の第３実施形態に係る半導体装置の製造途中の平面図（その５）である。
【図４７】図４７は、本発明の第３実施形態に係る半導体装置の製造途中の平面図（その６）である。
【図４８】図４８は、本発明の第３実施形態に係る半導体装置の製造途中の要部拡大断面図（その１）である。
【図４９】図４９は、本発明の第３実施形態に係る半導体装置の製造途中の要部拡大断面図（その２）である。
【図５０】図５０は、本発明の第３実施形態に係る半導体装置の製造途中の要部拡大断面図（その３）である。
【図５１】図５１は、本発明の第３実施形態に係る半導体装置の製造途中の要部拡大断面図（その４）である。
【図５２】図５２は、本発明の第３実施形態に係る半導体装置の製造途中の要部拡大断面図（その５）である。
【図５３】図５３は、本発明の第３実施形態に係る半導体装置の製造途中の要部拡大断面図（その６）である。
【図５４】図５４は、本発明の第３実施形態に係る半導体装置の製造途中の断面図（その１）である。
【図５５】図５５は、本発明の第３実施形態に係る半導体装置の製造途中の断面図（その２）である。
【図５６】図５６は、本発明の第３実施形態に係る半導体装置の製造途中の断面図（その３）である。
【図５７】図５７は、本発明の第３実施形態に係る半導体装置の製造途中の断面図（その４）である。
【図５８】図５８は、本発明の第３実施形態に係る半導体装置の製造途中の断面図（その５）である。
【図５９】図５９は、本発明の第３実施形態に係る半導体装置の製造途中の断面図（その６）である。
【図６０】図６０は、本発明の第３実施形態に係る半導体装置の製造途中の断面図（その７）である。
【図６１】図６１は、本発明の第４実施形態に係る半導体装置の製造途中の平面図（その１）である。
【図６２】図６２は、本発明の第４実施形態に係る半導体装置の製造途中の平面図（その２）である。
【図６３】図６３は、本発明の第４実施形態に係る半導体装置の製造途中の要部拡大断面図（その１）である。
【図６４】図６４は、本発明の第４実施形態に係る半導体装置の製造途中の要部拡大断面図（その２）である。
【図６５】図６５は、素子分離絶縁膜と導電パターンとの間に位置ずれ量と、半導体装置の不良率との関係を調査して得られた図である。
【発明を実施するための最良の形態】
【００１４】
（１）予備的事項の説明
図１〜図１６は本発明の予備的事項に係る半導体装置の製造途中の断面図であり、図１７〜図２３はその平面図である。なお、図１〜図１６の各断面図は、図１７〜図２３におけるX1−X1線、X2−X2線、及びY1−Y1線に沿う断面図に相当する。【００１５】
この半導体装置はフラッシュメモリであり、以下のようにして作製される。【００１６】
最初に、図１に示す断面構造を得るまでの工程について説明する。【００１７】
まず、p型シリコン基板１の表面に熱酸化膜２を形成した後、その熱酸化膜２の上にCVD(Chemical Vapor Deposition)法で窒化シリコン膜３を形成する。そして、この窒化シリコン膜３の上にフォトレジストを塗布し、それを露光、現像することにより、窓４ａを備えた第１レジストパターン４を形成する。【００１８】
図１７は、この工程を終了した後の平面図である。これに示されるように、第１レジストパターン４の窓４ａは、行方向に延在する帯状の平面形状を有する。【００１９】
続いて、図２に示すように、上記の窓４ａを通じて窒化シリコン膜３をドライエッチングすることにより、窓４ａに対応した形状の開口を窒化シリコン膜３に形成する。更に、その開口から露出する熱酸化膜２をドライエッチングして除去することにより、図示のような開口２ａを熱酸化膜２に形成する。【００２０】
この後に、第１レジストパターン２は除去される。【００２１】
図１８は、この工程を終了した後の平面図である。同図のように、開口２ａの平面形状は、行方向に延在する帯状である。【００２２】
次に、図３に示すように、上記の開口２ａから露出するシリコン基板１の表面を熱酸化することにより、フィールド酸化膜よりなる素子分離絶縁膜６を形成する。このような素子分離構造はLOCOS(Local Oxidation of Silicon)とも呼ばれる。【００２３】
この工程を終了した後の平面図は図１９のようになる。図１９に示されるように、素子分離絶縁膜６は、行方向に延在する帯状の平面形状を有する。【００２４】
その後、図４に示すように窒化シリコン膜３をウエットエッチングにより除去した後、熱酸化膜２をスルー膜として用いながらシリコン基板１の所定の深さにp型不純物をイオン注入し、pウェル１０を形成する。【００２５】
更に、熱酸化膜２をウエットエッチングすることで、図５に示すように、隣り合う素子分離絶縁膜６の間のシリコン基板１の清浄面を露出させる。【００２６】
図２０は、ここまでの工程を終了した後の平面図である。【００２７】
続いて、図６に示すように、隣り合う素子分離絶縁膜６の間に露出するシリコン基板１の清浄面を熱酸化することにより厚さが約９nmの熱酸化膜を形成し、その熱酸化膜をトンネル絶縁膜１１とする。【００２８】
次に、図７に示すように、シラン(SiH4)とホスフィン(PH3)との混合ガスを用いるCVD法により、成膜の時点でリンがドープされn型にされたポリシリコン膜を第１導電膜１３としてトンネル絶縁膜１１の上に約９０nmの厚さに形成する。【００２９】
なお、このようなポリシリコン膜に代えて、n型不純物がドープされたアモルファスシリコン膜を第１導電膜６として形成してもよい。【００３０】
そして、図８に示すように、第１導電膜１３の上側全面にフォトレジストを塗布し、それを露光、現像することにより、素子分離絶縁膜６の上に窓１５ａを備えた第２レジストパターン１５を形成する。【００３１】
図２１は、このようにして第２レジストパターン１５を形成した後の平面図である。【００３２】
その後に、図９に示すように、第２レジストパターン１５をマスクにして第１導電膜１３をドライエッチングすることにより、第１導電膜１３を素子分離絶縁膜６の上で互いに分離された複数の導電パターン１３ａとする。【００３３】
そのドライエッチングはRIE(Reactive Ion Etching)によりより行われ、例えばCl2とO2との混合ガスがエッチングガスとして使用される。【００３４】
ここで、理想的には、導電パターン１３ａの側面は素子分離絶縁膜６の頂面６ａ上に位置するのが好ましい。しかし、実際には、導電パターン１３ａと素子分離絶縁膜６との位置ずれにより、図９の点線円内に示すように、導電パターン１３ａの側面１３ｘが素子分離絶縁膜６の斜面６ｂに位置することがある。【００３５】
そして、このように側面１３ｘが斜面６ｂに位置すると、斜面６ｂに接する部分の側面１３ｘが裾を引いたようになる。【００３６】
このエッチングを終了した後に、第２レジストパターン１５は除去される。【００３７】
図２２は、この工程を終了した後の平面図である。【００３８】
同図に示されるように、導電パターン１３ａは、行方向に延在する帯状の平面形状を有し、その側面が素子分離絶縁膜６に重なるように形成される。【００３９】
次に、図１０に示すように、素子分離絶縁膜６と導電パターン１３ａのそれぞれの上に中間絶縁膜１６としてONO膜を形成する。【００４０】
その中間絶縁膜１６は、第１熱酸化膜１６ｘ、窒化シリコン膜１６ｙ、及び第２熱酸化膜１６ｚをこの順に形成してなる。【００４１】
そのうち、第１熱酸化膜１６ｘは、導電パターン１３ａの上面を熱酸化して形成され、その厚さは約８nm程度である。また、窒化シリコン膜１６ｙは、第１熱酸化膜１６ｘの上にCVD法により厚さ約１０nm程度に形成される。そして、第２熱酸化膜１６ｚは、その下の窒化シリコン膜１６ｙを熱酸化して形成され、その厚さは約４nm程度である。【００４２】
なお、このようなONO膜に代えて、ONO膜上に更に窒化シリコン膜と酸化シリコン膜とを順に形成してなるONONO膜や、単層の酸化シリコン膜を中間絶縁膜１６として形成してもよい。これについては、後述の第１〜第４実施形態でも同様である。【００４３】
次いで、図１１に示すように、CVD法を用いて、厚さ約１２０nmのポリシリコン膜と厚さ約１５０nmのタングステンシリサイド(WSi)膜とをこの順に中間絶縁膜１６の上に形成し、これらの膜を第２導電膜１７とする。【００４４】
その後、図１２に示すように、第２導電膜１７の上にフォトレジストを塗布し、それを露光、現像して第３レジストパターン２０を形成する。その第３レジストパターン２０は、後述のコントロールゲートに対応した帯状の平面形状を有する。なお、第３レジストパターン２０の形成前に、反射防止膜として窒化シリコン膜を第２導電膜１７の上に形成してもよい。【００４５】
続いて、図１３に示すように、第３レジストパターン２０をマスクにしながら、エッチングガスとしてCl2とO2とHBrとの混合ガスを使用するRIEにより第２導電膜１７をドライエッチングし、エッチングされずに残存する第２導電膜１７をコントロールゲート１７ａとする。【００４６】
更に、図１４に示すように、上記のRIEで用いたエッチングチャンバ内においてエッチングガスを切り替えることにより、コントロールゲート１７ａで覆われていない部分の中間絶縁膜１２をエッチングして除去する。そのエッチングでは、例えば、CF4とArとの混合ガスがエッチングガスとして使用される。【００４７】
ここで、このエッチングは、シリコン基板１の上面に垂直な方向でエッチングレートが最大となる異方性エッチングであるため、導電パターン１３ａの上面に形成された中間絶縁膜１６はエッチングにより完全に除去することが可能であるが、導電パターン１３ａの側面１３ｘに形成された中間絶縁膜１６は、シリコン基板１の垂直方向の膜厚が他の部分よりも厚いため完全に除去することはできない。【００４８】
その結果、同図の点線円内に示されるように、導電パターン１３ａの側面１３ｘに中間絶縁膜１６の残渣１６ａが残ることになる。【００４９】
次いで、図１５に示すように、上記のエッチングチャンバを引き続いて用いながら、エッチングガスをCl2とO2とHBrとの混合ガスに切り替えることにより、第３レジストパターン２０で覆われていない部分の導電パターン１３ａをRIEにより除去し、エッチングされずに残存する導電パターン１３ａをフローティングゲート１３ｃとする。【００５０】
既述のように素子分離絶縁膜６の上には中間絶縁膜１６の残渣１６ａが残っており、且つ、図９を参照して説明したように、導電パターン１３ａの側面１３ｘが裾を引いたように素子分離絶縁膜６の斜面６ｂに形成されていた。そのため、このエッチングを終了した時点では、図１５の点線円内に示されるように、裾を引いた部分の残渣１６ａに隠れた導電パターン１３ａがエッチングされず、残渣１６ａの横に導電パターン１３ａのストリンガー（線状の残渣）１３ｂが残ることになる。【００５１】
この後に、第３レジストパターン１５は除去される。【００５２】
図２３は、この工程を終了した後の平面図である。【００５３】
これに示されるように、フローティングゲート１３ｃは行列状に複数形成される。そして、コントロールゲート１７ａは、一つの列における複数のフローティングゲート１３ｃを共通に覆う帯状の平面形状を有する。【００５４】
また、残渣１６ａは、行方向に隣り合う二つのフローティングゲート１３ｃの一方から他方に延在する。従って、上記のように残渣１６ａの横に導電パターン１３ａのストリンガー１３ｂが形成されていると、そのストリンガー１３ｂによって隣接するフローティングゲート１３ｃ同士が電気的に短絡することになる。【００５５】
次に、図１６に示す断面構造を得るまでの工程について説明する。【００５６】
まず、コントロールゲート１７ａをマスクにしてシリコン基板１にn型不純物をイオン注入することにより、フローティングゲート１３ｃの横のシリコン基板１にn型のソース／ドレインエクステンション２１を形成する。【００５７】
次いで、シリコン基板１の上側全面に絶縁膜を形成し、その絶縁膜をエッチバックして各コントロールゲート１７ａの横に絶縁性サイドウォール２６として残す。その絶縁膜は、例えば、CVD法で形成された酸化シリコン膜である。【００５８】
続いて、絶縁性サイドウォール２６とコントロールゲート１７ａとをマスクにしてシリコン基板１にn型不純物をイオン注入する。これにより、フローティングゲート１３ｃの横のシリコン基板１に、ソースライン２４とドレイン領域２３が図示のように形成される。【００５９】
なお、ソースライン２４はコントロールゲート１７ａと同じ方向に帯状に延在するように形成され、そのソースライン２４と交わる部分の素子分離絶縁膜６は、ソースライン２４の形成前に予め除去される。【００６０】
更に、シリコン基板１とコントロールゲート１７ａのそれぞれの上面にスパッタ法によりチタン膜等の高融点金属膜を形成する。そして、この高融点金属膜をアニールしてシリコンと反応させて金属シリサイド層２５を形成する。その後、絶縁性サイドウォール２６等の上で未反応となっている高融点金属膜をウエットエッチングして除去する。【００６１】
ここまでの工程により、シリコン基板１には、フローティングゲート１３ｃ、中間絶縁膜１６、コントロールゲート１７ａ、ソースライン２４、及びドレイン領域２３等によって構成されるフラッシュメモリセルFLが形成されたことになる。【００６２】
以上により、この半導体装置の基本構造が完成した。【００６３】
この半導体装置では、図１５を参照して説明したように、素子分離絶縁膜６の斜面６ｂにおいて導電パターン１３ａの側面が裾を引いたように形成されることで、中間絶縁膜１６ａの横に導電パターン１３ａのストリンガー１３ｂが残ってしまう。【００６４】
図２４は、この半導体装置のSEM(Scanning Electron Microscope)像を元にして描いた図であり、同図のA部において導電パターン１３ａの裾引きが発生している。【００６５】
このような裾引きによってストリンガー１３ｂが形成されると、行方向に隣接するフラッシュメモリセルFLのフローティングゲート１３ｃ同士が電気的に短絡するので、フローティングゲート１３ｃに蓄積されている電子がストリンガー１３ｃを通じて他のフローティングゲート１３ｃに移動してメモリーデータの反転等が引き起こされ、フラッシュメモリのリテンション特性が低下してしまう。【００６６】
特に、このような問題は、素子分離絶縁膜６と導電パターン１３ａとの間に位置ずれが発生し、素子分離絶縁膜６の斜面６ｂに導電パターン１３ａの側面が位置する場合に顕著となる。【００６７】
図６５は、素子分離絶縁膜６と導電パターン１３ａとの間に位置ずれ量と、半導体装置の不良率との関係を調査して得られた図である。【００６８】
なお、図６５では、素子分離絶縁膜６と導電パターン１３ａとが設計通りに位置している場合を位置ずれ量が０であるとし、素子分離絶縁膜６が左右のどちらか一方、例えば右側にずれている場合をプラスの位置ずれ量としてある。【００６９】
これに示されるように、位置ずれ量の絶対値が０．０４μm以下の場合には不良率は低い水準に抑えられているが、０．０４μmを超えると不良率の増加が目立つようになる。【００７０】
このように、フラッシュメモリセルを備えた半導体装置では、素子分離絶縁膜６と導電パターン１３ａとが位置ずれをした場合であっても、不良率が増加しないような構造が求められる。【００７１】
本願発明者は、この点に鑑み、以下に説明するような本発明の実施の形態に想到した。なお、以下の各実施形態で参照する図面において、予備的事項で説明したのと同一の要素には予備的事項と同じ符号を付し、その説明は省略する。【００７２】
（２）第１実施形態
図２５〜図２８は、本発明の第１実施形態に係る半導体装置の製造途中の平面図である。また、図２９〜図３２は、図２５〜図２８のX3−X3線に沿う要部拡大断面図である。更に、図３３〜図３７は、図２５〜図２８におけるX1−X1線、X2−X2線、及びY1−Y1線に沿う断面図である。【００７３】
本実施形態では、予備的事項と同じ工程を行いつつ、第２レジストパターン１５の平面レイアウトを以下のように変更することで、フラッシュメモリのリテンション特性を向上させることが可能な半導体装置を製造する。【００７４】
その半導体装置を製造するには、まず、図２５、図２９、図３３に示すように、予備的事項で説明した図１〜図８の工程を行うことにより第２レジストパターン１５を形成する。【００７５】
図２５の平面図に示されるように、本実施形態では、コントロールゲート１７ａが後で形成される部分の間の領域Bにおいて、第２レジストパターン１５の縁に、素子分離絶縁膜６の内部に向かって膨らんだ凸部１５ｘを設ける。【００７６】
次いで、図２６、図３０、図３４に示すように、この第２レジストパターン１５をマスクにし、予備的事項で説明した方法で第１導電膜１３をエッチングすることにより、素子分離絶縁膜６の上で互いに分離された複数の導電パターン１３ａを形成する。【００７７】
なお、図２６の平面図では、導電パターン１３ａの平面レイアウトを見易くするために、第２レジストパターン１５を省略している。【００７８】
図２６に示されるように、導電パターン１３ａは、行方向に延在する概略帯状の平面形状を有する。更に、その導電パターン１３ａの縁には、上記の第２レジストパターン１５の凸部１５ｘに対応して、平面視で素子分離絶縁膜６の内部に向かって膨らんだ凸部１３ｘが形成される。【００７９】
この後に、第２レジストパターン１５は除去される。【００８０】
次に、予備的事項で説明した図１０〜図１４の工程を行うことにより、図２７、図３１、図３５に示す構造を得る。【００８１】
図２７に示されるように、上記のように導電パターン１３ａの縁に凸部１３ｘを設けたことで、コントロールゲート１７ａの間の領域Bにおける残渣１６ａの平面形状は、凸部１３ｘに沿って素子分離絶縁膜６の内部に向かって屈曲した線状となる。【００８２】
続いて、図２８、図３２、図３６に示すように、予備的事項の図１５の工程に従って導電パターン１３ａをエッチングすることにより、コントロールゲート１７ａで覆われていない部分の導電パターン１３ａを除去し、複数のフローティングゲート１３ｃを行列状に形成する。【００８３】
ここで、上記した残渣１６ａは、行方向に隣り合う二つのフローティングゲート１３ｃの一方から他方に延在する。【００８４】
この後は、予備的事項で説明した図１６の工程を行うことにより、図３７に示されるような本実施形態に係る半導体装置の基本構造を完成させる。【００８５】
以上説明した本実施形態によれば、図２８に示されるように、行方向に隣接するコントロールゲート１７ａの間の領域Bにおいて、中間絶縁膜１６の残渣１６ａが素子分離絶縁膜６の内部に向かって屈曲して形成される。【００８６】
そのため、素子分離絶縁膜６と導電パターン１３ａとの間に位置ずれが発生しても、図２８の点線円内に示されるように、残渣１６ａの一部１６ｄが素子分離絶縁膜６の斜面６ｂから外れて頂面６ａに位置するようになる。【００８７】
図３０に示されるように、頂面６ａでは、導電パターン１３ａの側面に裾引きが発生しないので、残渣１６ａの横に導電パターン１３ａのストリンガー１３ｂ（図２８参照）が形成されない。従って、図２８の点線円内に示されるように、斜面６ｂに形成されたストリンガー１３ｂが頂面６ａにおいて分断されるようになり、行方向に隣接するフローティングゲート１３ｃ同士がストリンガー１３ｂによって電気的に短絡するのが防止される。これにより、フラッシュメモリセルを備えた半導体装置のリテンション特性が向上すると共に、その半導体装置の歩留まりが向上する。【００８８】
しかも、本実施形態では、予備的事項と比較して導電パターン１３ａの平面レイアウトを変更するだけでよいので、新たな工程を追加する必要が無く、半導体装置の製造コストの上昇も抑えることができる。【００８９】
（３）第２実施形態
図３８及び図３９は、本発明の第２実施形態に係る半導体装置の製造途中の平面図であり、図４０及び図４１は、これらの平面図のX3−X3線に沿う要部拡大断面図である。【００９０】
この半導体装置を製造するには、予備的事項で説明した図１〜図９の工程を行うことにより、図３８及び図４０に示されるような導電パターン１３ａを形成する。【００９１】
但し、本実施形態では、図３８に示すように、行方向に概略帯状に延在する導電パターン１３ａの縁に、素子分離絶縁膜６から離れる方向に凹んだ凹部１３ｙを設ける。【００９２】
そして、その後、予備的事項の図１０〜図１５の工程を行うことにより、図３９及び図４１に示される構造を得る。【００９３】
図３９に示されるように、導電パターン１３ａの縁に凹部１３ｙを設けたことで、コントロールゲート１７ａの間の領域Bにおける残渣１６ａの平面形状は、素子分離絶縁膜６の外部に向かって屈曲するように延在する。【００９４】
これにより、素子分離絶縁膜６と導電パターン１３ａとが位置ずれしている場合には、中間絶縁膜１６の残渣１６ａの一部１６ｃがトンネル絶縁膜１１上に形成されることになる。トンネル絶縁膜１１の上面は平坦であるため予備的事項で説明したような導電パターン１３ａの裾引きが発生しない。従って、残渣１６ａの一部１６ｃの横には導電パターン１３ａのストリンガー１３ｂが残らず、行方向に隣り合うフローティングゲート１３ｃ同士がストリンガー１３ｂによって電気的に短絡するのを防止できる。【００９５】
（４）第３実施形態
図４２〜図４７は、本発明の第３実施形態に係る半導体装置の製造途中の平面図である。また、図４８〜図５３は、図４２〜図４７のX3−X3線に沿う要部拡大断面図である。更に、図５４〜図６０は、図４２〜図４７におけるX1−X1線、X2−X2線、及びY1−Y1線に沿う断面図である。【００９６】
上記した第１、第２実施形態では、導電パターン１３ａに凸部１３ｘや凹部１３ｙを設けることで、行方向に隣接するフローティングゲート１３ｃの間でストリンガー１３ｂが分断されるようにした。【００９７】
これに対し、本実施形態では、予備的事項と同じ工程を行いつつ、素子分離絶縁膜６の平面レイアウトを以下のように変更することで、ストリンガー１３ｂを分断する。【００９８】
本実施形態に係る半導体装置を製造するには、まず、図４２、図４８、図５４に示すように、予備的事項で説明した図１の工程を行うことにより第１レジストパターン４を形成する。【００９９】
図４２の平面図に示されるように、本実施形態では第１レジストパターン４の窓４ａ内に凸部４ｘを設ける。【０１００】
次いで、図４３、図４９、図５５に示すように、予備的事項の図２と同様に第１レジストパターン４をマスクにして熱酸化膜２と窒化シリコン膜３とをドライエッチングし、これらの膜に開口２ａを形成した後、第１レジストパターン４を除去する。【０１０１】
図４３に示されるように、そのように形成された開口２ａには、第１レジストパターン４の凸部４ｘを反映した凸部２ｘが形成される。【０１０２】
続いて、図４４、図５０、図５６に示すように、予備的事項で説明した図３の工程に従って、上記の開口２ａから露出するシリコン基板１の表面を熱酸化することにより、熱酸化膜よりなる素子分離絶縁膜６を形成する。【０１０３】
図４４の平面図に示されるように、開口２ａの凸部２ｘを反映して、素子分離絶縁膜６の縁には、該素子分離絶縁膜６の内側に向かって凹んだ凹部６ｘが形成される。【０１０４】
その後に、熱酸化膜２と窒化シリコン膜３をウエットエッチングして除去することにより、図４５、図５１、図５７に示される構造を得る。【０１０５】
次に、予備的事項で説明した図６〜図９の工程を行うことにより、図４６、図５２、図５８に示すように、行方向に帯状に延在する導電パターン１３ａを形成する。【０１０６】
ここで、その導電パターン１３ａと素子分離絶縁膜６とが位置ずれした場合、図５２に示すように、導電パターン１３ａの側面１３ｘは、斜面６ｂから外れてシリコン１の平坦面上に形成されたトンネル絶縁膜１１上に位置することになる。【０１０７】
更に、予備的事項の図１０〜図１５の工程を行うことにより、導電パターン１３ａ、中間絶縁膜１６、及び第２導電膜１７のそれぞれをパターニングして、図４７、図５３、図５９に示すようなフローティングゲート１３ｃとコントロールゲート１７ａとを形成する。【０１０８】
このうち、フローティングゲート１３ｃの形成前には図１４で説明したような中間絶縁膜１６のエッチング工程が行われ、この工程において中間絶縁膜１６の残渣１６ａが導電パターン１３ａの縁に沿って線状に形成される。【０１０９】
なお、本実施形態では、第１、第２実施形態のような凸部１３ｘや凹部１３ｙを第１導電膜１３ａに設けず、予備的事項と同様に第１導電膜１３ａの縁を直線状とするので、残渣１６ａの平面形状も直線状となる。【０１１０】
そして、図４７の点線円内に示されるように、素子分離絶縁膜６に凹部６ｘを設けたので、導電パターン１３ａと素子分離絶縁膜６とが位置ずれした場合には、残渣１６ａの一部１６ｅは、素子分離絶縁膜６の斜面６ｂから外れるようになり、凹部６ｘの横のトンネル絶縁膜１１上に形成される。【０１１１】
また、他の一部６ｆは、斜面６ｂから外れて頂面６ａ上に位置する。【０１１２】
更に、コントロールゲート１７ａの形成工程では、予備的事項で説明したような導電パターン１３ａの裾引きに起因して、斜面６ｂに形成された残渣１６ａの横に導電パターン１３ａのストリンガー１３ｂが形成される。但し、トンネル絶縁膜１１や頂面６ａは平坦面となっているのでこれらの上ではそのような裾引きは発生せず、上記した残渣１６ａの各部１６ｅ、１６ｆの横にはストリンガー１３ｂは形成されない。【０１１３】
この後は、予備的事項で説明した図１６の工程を行うことにより、図６０に示されるような本実施形態に係る半導体装置の基本構造を完成させる。【０１１４】
以上説明した本実施形態では、素子分離絶縁膜６を形成する工程（図４２〜図４５）にいおて、行方向に隣り合うコントロールゲート１７ａの間の領域Bにおける素子分離絶縁膜６の平面レイアウトの縁に、該素子分離絶縁膜６の内部に向かって凹んだ凹部６ｘを設けるようにした。【０１１５】
これにより、図４７の点線円内に示されるように、中間絶縁膜１６の残渣１６ａの一部６ｅ、６ｆが素子分離絶縁膜６の斜面６ｂから外れて形成されるようになる。そのため、各部６ｅ、６ｆの横には第１導電膜１３ａのストリンガー１３ｂが形成されず、領域Bにおけるストリンガー１３ｂが分断され、行方向に隣り合うフローティングゲート１３ｃ同士が導電性のストリンガー１３ｂによって電気的に短絡するのが防止される。【０１１６】
（５）第４実施形態
図６１及び図６２は、本発明の第４実施形態に係る半導体装置の製造途中の平面図であり、図６３及び図６４は、これらの平面図のX3−X3線に沿う要部断面図である。【０１１７】
この半導体装置を製造するには、予備的事項で説明した図１〜図５の工程を行うことにより、図６１及び図６３に示されるような素子分離絶縁膜６を形成する。【０１１８】
但し、本実施形態では、図６１に示すように、これらの工程において、素子分離絶縁膜６の平面レイアウトの縁に、平面視で該素子分離絶縁膜６の外部に膨らんだ凸部６ｙを設ける。【０１１９】
その後、予備的事項の図６〜図１５の工程を行うことにより、図６２及び図６４に示される構造を得る。【０１２０】
なお、本実施形態でも、第３実施形態と同様の理由により、中間絶縁膜１６の残渣１６ａは直線状に形成される。【０１２１】
図６２及び図６４に示されるように、素子分離絶縁膜６に凸部６ｙを設けたことにより、導電パターン１３ａと素子分離絶縁膜６とが位置ずれした場合に、中間絶縁膜１６の残渣１６ａの一部１６ｃが、素子分離絶縁膜６の頂面６ａに形成される。頂面６ａは平坦なので、予備的事項で説明したような導電パターン１３ａの裾引きが発生しない。そのため、残渣１６ａの一部１６ｃの横には導電パターン１３ａのストリンガー１３ｂが残らず、行方向に隣り合うフローティングゲート１３ｃ同士がストリンガー１３ｂによって電気的に短絡するのを防止できる。【０１２２】
以上、本発明の実施形態について詳細に説明したが、本発明は上記各実施形態に限定されない。【０１２３】
例えば、第１、第２実施形態では導電パターン１３ａに凸部１３ｘや凹部１３ｙを設けたが、導電パターン１３ａの縁が屈曲しさえしていれば、導電パターン１３ａに付与する形状はこれらに限定されない。同様に、第３、第４実施形態でも、素子分離絶縁膜６の縁が屈曲するのであれば、その縁の形状は凹部６ｘや凸部６ｙに限定されない。【０１２４】
更に、導電パターン１３ａと素子分離絶縁膜６の少なくとも一方の平面レイアウトの縁が屈曲しさえすれば、第１〜第４実施形態を任意に組み合わせてもよい。
【図１】
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【図２】
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【図３】
2008114412.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2008114412.tif 000009
【図８】
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【図９】
2008114412.tif 000011
【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【手続補正書】
【提出日】平成21年4月15日(2009.4.15)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に形成された素子分離絶縁膜と、
前記素子分離絶縁膜の間の前記半導体基板上に形成されたトンネル絶縁膜と、
前記トンネル絶縁膜の上に行列状に複数形成されたフローティングゲートと、
前記フローティングゲートの上に形成された中間絶縁膜と、
前記中間絶縁膜の上に形成され、一つの列における複数の前記フローティングゲートを共通に覆う帯状の複数のコントロールゲートとを有し、
行方向に隣り合う前記コントロールゲートの間の領域における前記素子分離絶縁膜上又は前記トンネル絶縁膜上に、前記中間絶縁膜の残渣が線状に延在し、且つ、該残渣の一部が、前記素子分離絶縁膜の斜面から外れて形成されたことを特徴とする半導体装置。
【請求項２】
前記残渣の前記一部が前記素子分離絶縁膜の頂面に形成されたことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記残渣の前記一部が前記領域における前記トンネル絶縁膜上に形成されたことを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記素子分離絶縁膜が、前記領域において平面視で該素子分離絶縁膜の内部に向かって凹んだ凹部を有し、
前記残渣の前記一部が、前記凹部の横の前記トンネル絶縁膜上、又は前記素子分離絶縁膜の頂面に形成されたことを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記素子分離絶縁膜が、前記領域において平面視で該素子分離絶縁膜の外部に膨らんだ凸部を有し、
前記残渣の前記一部が、前記素子分離絶縁膜の頂面に形成されたことを特徴とする請求項１に記載の半導体装置。
【請求項６】
半導体基板に素子分離絶縁膜を形成する工程と、
前記素子分離絶縁膜の間の前記半導体基板の上にトンネル絶縁膜を形成する工程と、
前記素子分離絶縁膜と前記トンネル絶縁膜の上に第１導電膜を形成する工程と、
前記第１導電膜をパターニングすることにより、該第１導電膜を前記素子分離絶縁膜の上で互いに分離された複数の導電パターンとする工程と、
前記素子分離絶縁膜と前記導電パターンのそれぞれの上に中間絶縁膜を形成する工程と、
前記中間絶縁膜の上に第２導電膜を形成する工程と、
前記第２導電膜、前記中間絶縁膜、及び前記複数の導電パターンのそれぞれをパターニングすることにより、前記複数の導電パターンを行列状の複数のフローティングゲートにし、前記第２導電膜を一つの列における複数の前記フローティングゲートを共通に覆う帯状の複数のコントロールゲートにする工程とを有し、
行方向に隣り合う前記コントロールゲートの間の領域において、前記導電パターンと前記素子分離絶縁膜の少なくとも一方の平面レイアウトの縁を屈曲させたことを特徴とする半導体装置の製造方法。
【請求項７】
前記導電パターンを形成する工程において、前記領域における該導電パターンの前記平面レイアウトの前記縁に、前記素子分離絶縁膜の内部に向かって膨らんだ凸部を設けることを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記導電パターンを形成する工程において、前記領域における該導電パターンの前記平面レイアウトの前記縁に、前記素子分離絶縁膜から離れる方向に凹んだ凹部を設けることを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項９】
前記素子分離絶縁膜を形成する工程において、前記領域における該素子分離絶縁膜の前記平面レイアウトの前記縁に、該素子分離絶縁膜の内部に向かって凹んだ凹部を設けることを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項１０】
前記素子分離絶縁膜を形成する工程において、前記領域における該素子分離絶縁膜の前記平面レイアウトの前記縁に、該素子分離絶縁膜の外部に膨らんだ凸部を設けることを特徴とする請求項６に記載の半導体装置の製造方法。
【国際調査報告】
2008114412.tif 000068
2008114412.tif 000069
2008114412.tif 000070
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