(57)【特許請求の範囲】
【請求項１】
第１絶縁体と、ソース・ドレイン電極と、酸化物半導体膜と、第２絶縁体と、ゲート金属膜と、第３絶縁体とをこの順に有する積層構造を備え、前記酸化物半導体膜により活性層が構成された薄膜デバイスにおいて、
前記酸化物半導体膜において、
前記第１絶縁体との界面に位置する部分である第１界面層と、前記第２絶縁体との界面に位置する部分である第２界面層の酸素空孔密度が、前記酸化物半導体膜において前記第１界面層および第２界面層以外の部分であるバルク層の酸素空孔密度よりも小さいことを特徴とする薄膜デバイス。
【請求項２】
第４絶縁体と、酸化物半導体膜と、第５絶縁体と、ゲート金属膜と、第６絶縁体と、ソース・ドレイン電極と、第７絶縁体と、をこの順に有する積層構造を備え、前記酸化物半導体膜により活性層が構成された薄膜デバイスにおいて、
前記酸化物半導体膜において、
前記第４絶縁体との界面に位置する部分である第４界面層と、前記第５絶縁体との界面に位置する部分である第５界面層の酸素空孔密度が、前記酸化物半導体膜において前記第４界面層および第５界面層以外の部分であるバルク層の酸素空孔密度よりも小さいことを特徴とする薄膜デバイス。
【請求項３】
ゲート金属膜と、第８絶縁体と、ソース・ドレイン電極と、酸化物半導体膜と、第９絶縁体と、をこの順に有する積層構造を備え、前記酸化物半導体膜により活性層が構成された薄膜デバイスにおいて、
前記酸化物半導体膜において、
前記第８絶縁体との界面に位置する部分である第８界面層と、前記第９絶縁体との界面に位置する部分である第９界面層の酸素空孔密度が、前記酸化物半導体膜において前記第８界面層および第９界面層以外の部分であるバルク層の酸素空孔密度よりも小さいことを特徴とする薄膜デバイス。
【請求項４】
前記ソース・ドレイン電極と、前記酸化物半導体膜とが接する構造を有することを特徴とする請求項１から３の何れか一項に記載の薄膜デバイス。
【請求項５】
前記酸化物半導体膜は、少なくともＺｎ、Ｇａ、Ｉｎのうちの何れか一元素を含む非晶質酸化物であることを特徴とする請求項１から４の何れか一項に記載の薄膜デバイス。
【請求項６】
前記酸化物半導体膜は、少なくともＺｎ、Ｇａ、Ｉｎのうちの何れか一元素を含む結晶酸化物であることを特徴とする請求項１から４の何れか一項に記載の薄膜デバイス。
【請求項７】
前記酸化物半導体膜は、非晶質酸化物をレーザの照射により結晶化させて形成したものであることを特徴とする請求項６に記載の薄膜デバイス。
【請求項８】
前記酸化物半導体膜は、粒子状の酸化物半導体を溶媒に溶かしその酸化物半導体溶液を塗布又は印刷しその後加熱処理で溶媒を蒸発させることにより成膜されたものであることを特徴とする請求項１から４の何れか一項に記載の薄膜デバイス。
【請求項９】
前記積層構造は、絶縁性基板上に形成されていることを特徴とする請求項１から８の何れか一項に記載の薄膜デバイス。
【請求項１０】
前記絶縁性基板は、ガラス基板又は樹脂基板であることを特徴とする請求項９に記載の薄膜デバイス。
【請求項１１】
前記薄膜デバイスの前記積層構造は、前記第１絶縁体としての下地絶縁膜と、ソース・ドレイン金属膜と、前記酸化物半導体膜と、前記第２絶縁体としてのゲート絶縁膜と、ゲート金属膜と、前記第３絶縁体としての保護絶縁膜と、をこの順に成膜することにより形成し、
前記酸化物半導体膜の成膜後に、酸化性処理と、前記ゲート絶縁膜の成膜と、を大気に曝すことなく、この順で連続して行うことを特徴とする請求項１に記載の薄膜デバイスの製造方法。
【請求項１２】
前記薄膜デバイスの前記積層構造は、前記第１絶縁体としての下地絶縁膜と、ソース・ドレイン金属膜と、前記酸化物半導体膜と、前記第２絶縁体としてのゲート絶縁膜と、ゲート金属膜と、前記第３絶縁体としての保護絶縁膜と、をこの順に成膜することにより形成し、
前記ソース・ドレイン金属膜を所望の形状にパターン形成した後で、酸化性処理と、前記酸化物半導体膜の成膜と、を大気に曝すことなく、この順で連続して行うことを特徴とする請求項１に記載の薄膜デバイスの製造方法。
【請求項１３】
前記薄膜デバイスの前記積層構造は、前記第４絶縁体としての下地絶縁膜と、前記酸化物半導体膜と、前記第５絶縁体としてのゲート絶縁膜と、ゲート金属膜と、前記第６絶縁体としての層間絶縁膜と、ソース・ドレイン金属膜と、前記第７絶縁体としての保護絶縁膜と、をこの順に成膜することにより形成し、
前記下地絶縁膜の成膜後に、酸化性処理と、前記酸化物半導体膜の成膜と、を大気に曝すことなく、この順で連続して行うことを特徴とする請求項２に記載の薄膜デバイスの製造方法。
【請求項１４】
前記薄膜デバイスの前記積層構造は、前記第４絶縁体としての下地絶縁膜と、前記酸化物半導体膜と、前記第５絶縁体としてのゲート絶縁膜と、ゲート金属膜と、前記第６絶縁体としての層間絶縁膜と、ソース・ドレイン金属膜と、前記第７絶縁体としての保護絶縁膜と、をこの順に成膜することにより形成し、
前記酸化物半導体膜の成膜後に、酸化性処理と、前記ゲート絶縁膜の成膜と、を大気に曝すことなく、この順で連続して行うことを特徴とする請求項２に記載の薄膜デバイスの製造方法。
【請求項１５】
前記薄膜デバイスの前記積層構造は、ゲート金属膜と、前記第８絶縁体としてのゲート絶縁膜と、ソース・ドレイン金属膜と、前記酸化物半導体膜と、前記第９絶縁体としての保護絶縁膜と、をこの順に成膜することにより形成し、
前記ソース・ドレイン金属膜を所望の形状にパターン形成後に、酸化性処理と、前記酸化物半導体膜の成膜と、を大気に曝すことなく、この順で連続して行うことを特徴とする請求項３に記載の薄膜デバイスの製造方法。
【請求項１６】
前記薄膜デバイスの前記積層構造は、ゲート金属膜と、前記第８絶縁体としてのゲート絶縁膜と、ソース・ドレイン金属膜と、前記酸化物半導体膜と、前記第９絶縁体としての保護絶縁膜と、をこの順に成膜することにより形成し、
前記酸化物半導体膜を所望の形状にパターン形成後に、酸化性処理と、前記保護絶縁膜の成膜と、を大気に曝すことなく、この順で連続して行うことを特徴とする請求項３に記載の薄膜デバイスの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜デバイス及びその製造方法に関する。
【背景技術】
【０００２】
インジウム、スズ及び酸素の化合物であるＩＴＯ膜をはじめとする酸化物透明導電膜は、数百ｎｍ程度の薄膜において数Ω／□のシート抵抗が得られることと、可視光に対する透過率が高いことから、各種フラットパネルディスプレイ、光電変換素子などに広く用いられている。
【０００３】
更に近年、Ｉｎ−Ｇａ−Ｚｎ−Ｏなどの酸化物透明半導体膜をチャネル層に用いた薄膜トランジスタの研究が始められた。このような酸化物半導体はイオン性の高い結合で構成されており、結晶、非晶質間での電子移動度の差が小さいことが特徴である。従って、非晶質状態でも比較的高い電子移動度が得られている。スパッタリング法などを用いることにより室温にて非晶質膜を成膜できるので、ＰＥＴなどの樹脂基板上への酸化物半導体薄膜トランジスタ形成の研究も始められている。
【０００４】
酸化物半導体を備える薄膜トランジスタに関する先行技術文献としては、例えば、特許文献１−５がある。
【０００５】
特許文献１−５では、半導体膜や絶縁膜の材料組成について詳しく言及されており、良好なトランジスタ電気特性を実現するための材料組成を規定している。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００５−０３３１７２号公報（段落番号００４１）
【特許文献２】特開２００３−１７９２３３号公報（段落番号００１４〜００１６）
【特許文献３】特開２００３−８６８０８号公報（段落番号００５３）
【特許文献４】特開２００３−６０１７０号公報（段落番号００３７）
【特許文献５】特表２００６−５０２５９７号公報（段落番号００２１〜００２３）
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、酸化物半導体を用いた薄膜トランジスタにおいては、半導体膜、とりわけ半導体膜と絶縁膜との界面層の酸素空孔に起因するドナー欠陥がその電気特性に大きな影響を与えるため、特許文献１−５の技術では、この界面層の酸素空孔の制御が不十分であった。特に特許文献５では、酸化物半導体を３００℃以上の温度で酸化雰囲気中にてアニーリングすることにより酸素空孔を低減できるとしている。このようなアニーリング処理は、酸化物半導体膜の上表面の酸素空孔低減には有効かもしれないが、酸化物半導体の下表面（即ち、下地絶縁体とその上に形成される酸化物半導体との界面近傍の酸化物半導体領域）の酸素空孔の低減には有効ではない。これは、このような熱酸化処理は膜の内部に浸透しにくいためである。もちろん温度を６００℃程度以上に高くすることにより酸化の浸透効果を高め、酸化物半導体膜の下表面まで酸化できるかもしれないが、この場合、安価なガラス基板を絶縁性基板として用いることができない、酸化物半導体より下の層に金属膜が存在している場合、この高温処理により金属の半導体膜への拡散などのコンタミが生じる、などの課題が依然として存在する。
【０００８】
従って、ディスプレイの駆動素子に活用できるような良好な特性を有する酸化物半導体薄膜トランジスタを安価なガラス基板上に再現性・歩留まり良く製造することができなかった。
【０００９】
本発明は、上記のような問題点を解決するためになされたもので、界面層の酸素空孔の生成を制御することを可能し、良好な特性を有する薄膜トランジスタ或いはその他の薄膜デバイスを再現性・歩留まり良く製造することができる薄膜デバイス及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するため、本発明の薄膜デバイスは、第１絶縁体と酸化物半導体膜と第２絶縁体とをこの順に有する積層構造を備え、前記酸化物半導体膜により活性層が構成された薄膜デバイスにおいて、前記酸化物半導体膜において、前記第１絶縁体との界面に位置する部分である第１界面層と、前記第２絶縁体との界面に位置する部分である第２界面層と、のうちの少なくとも何れか一方の酸素空孔密度が、前記酸化物半導体膜において前記第１及び第２界面層以外の部分であるバルク層の酸素空孔密度よりも小さいことを特徴としている。
【００１１】
本発明の薄膜デバイスにおいては、前記第１界面層及び前記第２界面層の酸素空孔密度が前記バルク層の酸素空孔密度よりも小さいことが好ましい。
【００１２】
本発明の薄膜デバイスにおいては、前記酸化物半導体膜は、少なくともＺｎ、Ｇａ、Ｉｎのうちの何れか一元素を含む非晶質酸化物であること
が好ましい。
【００１３】
或いは、本発明の薄膜デバイスにおいては、前記酸化物半導体膜は、少なくともＺｎ、Ｇａ、Ｉｎのうちの何れか一元素を含む結晶酸化物であることも好ましい。
【００１４】
本発明の薄膜デバイスにおいては、前記酸化物半導体膜は、非晶質酸化物をレーザの照射により結晶化させて形成したものであることが好ましい。
【００１５】
或いは、本発明の薄膜デバイスにおいては、前記酸化物半導体膜は、粒子状の酸化物半導体を溶媒に溶かしその酸化物半導体溶液を塗布又は印刷しその後加熱処理で溶媒を蒸発させることにより成膜されたものであることも好ましい。
【００１６】
本発明の薄膜デバイスにおいては、前記積層構造は、絶縁性基板上に形成されていることが好ましい。
【００１７】
本発明の薄膜デバイスにおいては、前記絶縁性基板は、ガラス基板又は樹脂基板であることが好ましい。
【００１８】
本発明の薄膜デバイスは、例えば、薄膜トランジスタ又は薄膜ダイオードであることが好ましい。
【００１９】
また、本発明の薄膜デバイスの製造方法は、第１絶縁体上に酸化物半導体膜を形成する工程と前記酸化物半導体膜上に第２絶縁体を形成する工程とを行うことにより、前記第１絶縁体、前記酸化物半導体膜及び前記第２絶縁体を含む積層構造を備え、前記酸化物半導体膜により活性層が構成された薄膜デバイスを製造する方法において、前記第１絶縁体、前記第２絶縁体及び前記酸化物半導体膜の成膜工程とは別に、酸化性処理を行うことにより、前記酸化物半導体膜において、前記第１絶縁体との界面に位置する部分である第１界面層と、前記第２絶縁体との界面に位置する部分である第２界面層と、のうちの少なくとも何れか一方の酸素空孔密度を、前記酸化物半導体膜において前記第１及び第２界面層以外の部分であるバルク層の酸素空孔密度よりも小さくすることを特徴としている。
【００２０】
また、本発明の薄膜デバイスの製造方法は、第１絶縁体上に酸化物半導体膜を形成する工程と前記酸化物半導体膜上に第２絶縁体を形成する工程とを行うことにより、前記第１絶縁体、前記酸化物半導体膜及び前記第２絶縁体を含む積層構造を備え、前記酸化物半導体膜により活性層が構成された薄膜デバイスを製造する方法において、前記酸化物半導体膜は、酸化物半導体薄層の成膜と、酸化性処理と、を交互に複数回繰り返すことにより形成し、前記酸化物半導体膜において、前記第１絶縁体との界面に位置する部分である第１界面層と、前記第２絶縁体との界面に位置する部分である第２界面層と、のうちの少なくとも何れか一方の酸素空孔密度を、前記酸化物半導体膜において前記第１及び第２界面層以外の部分であるバルク層の酸素空孔密度よりも小さくすることを特徴としている。
【００２１】
また、本発明の薄膜デバイスの製造方法は、第１絶縁体上に酸化物半導体膜を形成する工程と前記酸化物半導体膜上に第２絶縁体を形成する工程とを行うことにより、前記第１絶縁体、前記酸化物半導体膜及び前記第２絶縁体を含む積層構造を備え、前記酸化物半導体膜により活性層が構成された薄膜デバイスを製造する方法において、前記酸化物半導体膜は、酸化物半導体薄層の成膜と、酸化性処理と、を交互に複数回繰り返すことにより形成し、前記第１絶縁体、前記第２絶縁体及び前記酸化物半導体膜の成膜工程とは別に、酸化性処理を行うことにより、前記酸化物半導体膜において、前記第１絶縁体との界面に位置する部分である第１界面層と、前記第２絶縁体との界面に位置する部分である第２界面層と、のうちの少なくとも何れか一方の酸素空孔密度を、前記酸化物半導体膜において前記第１及び第２界面層以外の部分であるバルク層の酸素空孔密度よりも小さくすることを特徴としている。
【００２２】
本発明の薄膜デバイスの製造方法においては、前記酸化性処理が、酸素プラズマとオゾンプラズマとのうちの少なくとも何れか一方を用いるプラズマ処理であることが好ましい。
【００２３】
本発明の薄膜デバイスの製造方法においては、前記薄膜デバイスの前記積層構造は、ゲート金属膜と、前記第１絶縁体としてのゲート絶縁膜と、前記酸化物半導体膜と、ソース・ドレイン金属膜と、前記第２絶縁体としての保護絶縁膜と、をこの順に成膜することにより形成し、前記ゲート絶縁膜の成膜後に、前記酸化性処理と、前記酸化物半導体膜の成膜と、を大気に曝すことなく、この順で連続して行うことが好ましい。
【００２４】
本発明の薄膜デバイスの製造方法においては、前記薄膜デバイスの前記積層構造は、ゲート金属膜と、前記第１絶縁体としてのゲート絶縁膜と、前記酸化物半導体膜と、ソース・ドレイン金属膜と、前記第２絶縁体としての保護絶縁膜と、をこの順に成膜することにより形成し、前記酸化物半導体膜を所望の形状にパターン形成した後で、還元性処理と、前記ソース・ドレイン金属膜の成膜と、を大気に曝すことなく、この順で連続して行うことが好ましい。
【００２５】
前記還元性処理は、希ガスプラズマ、水素ガスプラズマ、窒素ガスプラズマ及びこれらの混合ガスプラズマのうちの少なくとも何れか１つを用いるプラズマ処理であることが好ましい。
【００２６】
本発明の薄膜デバイスの製造方法においては、前記薄膜デバイスの前記積層構造は、ゲート金属膜と、前記第１絶縁体としてのゲート絶縁膜と、前記酸化物半導体膜と、ソース・ドレイン金属膜と、前記第２絶縁体としての保護絶縁膜と、をこの順に成膜することにより形成し、前記ソース・ドレイン金属膜を所望の形状にパターン形成した後で、前記酸化性処理と、前記保護絶縁膜の成膜と、を大気に曝すことなく、この順で連続して行うことが好ましい。
【００２７】
本発明の薄膜デバイスの製造方法においては、前記薄膜デバイスの前記積層構造は、前記第１絶縁体としての下地絶縁膜と、ソース・ドレイン金属膜と、前記酸化物半導体膜と、前記第２絶縁体としてのゲート絶縁膜と、ゲート金属膜と、保護絶縁膜と、をこの順に成膜することにより形成し、前記酸化物半導体膜の成膜後に、前記酸化性処理と、前記ゲート絶縁膜の成膜と、を大気に曝すことなく、この順で連続して行うことが好ましい。
【００２８】
本発明の薄膜デバイスの製造方法においては、前記薄膜デバイスの前記積層構造は、前記第１絶縁体としての下地絶縁膜と、ソース・ドレイン金属膜と、前記酸化物半導体膜と、前記第２絶縁体としてのゲート絶縁膜と、ゲート金属膜と、保護絶縁膜と、をこの順に成膜することにより形成し、前記ソース・ドレイン金属膜を所望の形状にパターン形成した後で、前記酸化性処理と、前記酸化物半導体膜の成膜と、を大気に曝すことなく、この順で連続して行うことが好ましい。
【００２９】
本発明の薄膜デバイスの製造方法においては、前記薄膜デバイスの前記積層構造は、前記第１絶縁体としての下地絶縁膜と、前記酸化物半導体膜と、前記第２絶縁体としてのゲート絶縁膜と、ゲート金属膜と、層間絶縁膜と、ソース・ドレイン金属膜と、保護絶縁膜と、をこの順に成膜することにより形成し、前記下地絶縁膜の成膜後に、前記酸化性処理と、前記酸化物半導体膜の成膜と、を大気に曝すことなく、この順で連続して行うことが好ましい。
【００３０】
本発明の薄膜デバイスの製造方法においては、前記薄膜デバイスの前記積層構造は、前記第１絶縁体としての下地絶縁膜と、前記酸化物半導体膜と、前記第２絶縁体としてのゲート絶縁膜と、ゲート金属膜と、層間絶縁膜と、ソース・ドレイン金属膜と、保護絶縁膜と、をこの順に成膜することにより形成し、前記酸化物半導体膜の成膜後に、前記酸化性処理と、前記ゲート絶縁膜の成膜と、を大気に曝すことなく、この順に連続して行うことが好ましい。
【００３１】
本発明の薄膜デバイスの製造方法においては、前記薄膜デバイスの前記積層構造は、ゲート金属膜と、前記第１絶縁体としてのゲート絶縁膜と、ソース・ドレイン金属膜と、前記酸化物半導体膜と、前記第２絶縁体としての保護絶縁膜と、をこの順に成膜することにより形成し、前記ソース・ドレイン金属膜を所望の形状にパターン形成後に、前記酸化性処理と、前記酸化物半導体膜の成膜と、を大気に曝すことなく、この順に連続して行うことが好ましい。
【００３２】
本発明の薄膜デバイスの製造方法においては、前記薄膜デバイスの前記積層構造は、ゲート金属膜と、前記第１絶縁体としてのゲート絶縁膜と、ソース・ドレイン金属膜と、前記酸化物半導体膜と、前記第２絶縁体としての保護絶縁膜と、をこの順に成膜することにより形成し、前記酸化物半導体膜を所望の形状にパターン形成後に、前記酸化性処理と、前記保護絶縁膜の成膜と、を大気に曝すことなく、この順に連続して行うことが好ましい。
【発明の効果】
【００３３】
本発明によれば、酸化物半導体膜と絶縁膜との界面における酸素空孔起因の欠陥（過剰電子ドナーを生成する欠陥）を制御できる。即ち、不要な箇所では抑制できる。よって、良好な特性を有する薄膜デバイスを再現性・歩留まり良く製造することができる。
【図面の簡単な説明】
【００３４】
【図１】第１の実施形態に係る薄膜トランジスタの製造方法を示す一連の工程図の一部である。
【図２】第１の実施形態に係る薄膜トランジスタの製造方法を示す一連の工程図の一部である。
【図３】第１の実施形態に係る薄膜トランジスタの製造方法を示す一連の工程図の一部である。
【図４】第１の実施形態に係る薄膜トランジスタの製造方法を示す一連の工程図の一部である。
【図５】第１の実施形態に係る薄膜トランジスタの製造方法を示す一連の工程図の一部である。
【図６】第１の実施形態に係る薄膜トランジスタの製造方法を示す一連の工程図の一部である。
【図７】第１の実施形態に係る薄膜トランジスタの製造方法を示す一連の工程図の一部である。
【図８】第１の実施形態に係る薄膜トランジスタの製造方法を示す一連の工程図の一部である。
【図９】第２の実施形態に係る薄膜トランジスタの製造方法を示す一連の工程図の一部である。
【図１０】第２の実施形態に係る薄膜トランジスタの製造方法を示す一連の工程図の一部である。
【図１１】第２の実施形態に係る薄膜トランジスタの製造方法を示す一連の工程図の一部である。
【図１２】第２の実施形態に係る薄膜トランジスタの製造方法を示す一連の工程図の一部である。
【図１３】第２の実施形態に係る薄膜トランジスタの製造方法を示す一連の工程図の一部である。
【図１４】第２の実施形態に係る薄膜トランジスタの製造方法を示す一連の工程図の一部である。
【図１５】第３の実施形態に係る薄膜トランジスタの製造方法を示す一連の工程図の一部である。
【図１６】第３の実施形態に係る薄膜トランジスタの製造方法を示す一連の工程図の一部である。
【図１７】第３の実施形態に係る薄膜トランジスタの製造方法を示す一連の工程図の一部である。
【図１８】第３の実施形態に係る薄膜トランジスタの製造方法を示す一連の工程図の一部である。
【図１９】第３の実施形態に係る薄膜トランジスタの製造方法を示す一連の工程図の一部である。
【図２０】第４の実施形態に係る薄膜トランジスタの製造方法を示す一連の工程図の一部である。
【図２１】第４の実施形態に係る薄膜トランジスタの製造方法を示す一連の工程図の一部である。
【図２２】第４の実施形態に係る薄膜トランジスタの製造方法を示す一連の工程図の一部である。
【図２３】第４の実施形態に係る薄膜トランジスタの製造方法を示す一連の工程図の一部である。
【図２４】第４の実施形態に係る薄膜トランジスタの製造方法を示す一連の工程図の一部である。
【図２５】第５の実施形態に係る酸化物半導体膜の成膜方法を示す一連の工程図の一部である。
【図２６】第５の実施形態に係る酸化物半導体膜の成膜方法を示す一連の工程図の一部である。
【図２７】第５の実施形態に係る酸化物半導体膜の成膜方法を示す一連の工程図の一部である。
【図２８】第５の実施形態に係る酸化物半導体膜の成膜方法を示す一連の工程図の一部である。
【図２９】第５の実施形態に係る酸化物半導体膜の成膜方法を示す一連の工程図の一部である。
【発明を実施するための形態】
【００３５】
以下、図面を参照して、本発明に係る実施形態について説明する。
【００３６】
〔第１の実施形態〕
図１乃至図８は、第１の実施形態に係る薄膜トランジスタ（薄膜デバイス）１００（図８）の製造方法を示す一連の工程図である。
【００３７】
本実施形態に係る薄膜トランジスタ１００は、ボトムゲートスタガ型の薄膜トランジスタである。
【００３８】
以下、製造方法について説明する。
【００３９】
先ず、図１に示すように、絶縁性基板１０上にゲート金属膜を成膜し、該ゲート金属膜をパターニングすることによりゲート電極１１を形成した後で、ゲート電極１１を覆うゲート絶縁膜（第１絶縁体）１２を絶縁性基板１０上に成膜する。
【００４０】
次に、大気に曝すことなく、図２に示すように、ゲート絶縁膜１２に酸素プラズマ処理或いはその他の第１酸化性処理（酸化性処理）１３１を施す。
【００４１】
この第１酸化性処理１３１により、ゲート絶縁膜１２の表面に酸素を付着させた状態にすることができるとともに、例えばゲート絶縁膜１２の表層部において酸素欠損が生じていた場合に、その酸素欠損を解消することができる。
【００４２】
第１酸化性処理１３１に引き続き、大気に曝すことなく、図３に示すようにゲート絶縁膜１２上に酸化物半導体膜１４を成膜する。
【００４３】
これにより、酸化物半導体膜１４において、ゲート絶縁膜１２との界面に位置する部分である第１界面層１４Ａは、予めゲート絶縁膜１２の表面上に付着されていた酸素により酸化される。
【００４４】
よって、酸化物半導体膜１４の第１界面層１４Ａの酸素空孔欠陥が低減化される。
【００４５】
すなわち、酸化物半導体膜１４の第１界面層１４Ａの酸素空孔密度が、酸化物半導体膜１４のバルク層１４Ｂよりも小さくなる。
【００４６】
次に、図４に示すように、酸化物半導体膜１４を所望の形状にパターニングする。
【００４７】
次に、図５に示すように、酸化物半導体膜１４に還元性プラズマ処理或いはその他の還元性処理１５を施す。
【００４８】
これにより、酸化物半導体膜１４の表層部１４Ｃには酸素空孔欠陥が積極的に形成される。
【００４９】
すなわち、酸化物半導体膜１４の表層部１４Ｃの酸素空孔密度が、酸化物半導体膜１４のバルク層１４Ｂよりも大きくなる。
【００５０】
次に、図６に示すように、ゲート絶縁膜１２及び酸化物半導体膜１４上に亘ってソース・ドレイン金属膜を成膜し、該ソース・ドレイン金属膜をパターニングすることにより、ソース・ドレイン電極１６（一方がソース電極で他方がドレイン電極）を形成する。
【００５１】
ここで、図５の還元性処理１５とその後のソース・ドレイン金属膜の成膜も、引き続き、大気に曝すことなく連続して行うことが望ましい。
【００５２】
次に、図７に示すように、ソース・ドレイン電極１６の間隔１６Ａを介して、酸化物半導体膜１４に、酸素プラズマ処理或いはその他の第２酸化性処理（酸化性処理）１３２を施す。
【００５３】
これにより、酸化物半導体膜１４の表層部１４Ｃ（図６参照）において、間隔１６Ａに位置する部分である第２界面層１４Ｅは酸化されるため、該第２界面層１４Ｅの酸素空孔欠陥が低減化される。
【００５４】
すなわち、酸化物半導体膜１４の第２界面層１４Ｅの酸素空孔密度が、酸化物半導体膜１４のバルク層１４Ｂよりも小さくなる。
【００５５】
なお、酸化物半導体膜１４の表層部１４Ｃ（図６参照）において、酸化物半導体膜１４の第２界面層１４Ｅ以外の部分、すなわち、ソース・ドレイン電極１６との界面に位置する部分は、第３界面層１４Ｄを構成する。
【００５６】
次に、図８に示すように、ソース・ドレイン電極１６上を覆うとともに、ソース・ドレイン電極１６の間隔１６Ａにおいては酸化物半導体膜１４上を覆うように、保護絶縁膜（第２絶縁体）１８を成膜する。
【００５７】
これにより、薄膜トランジスタ１００が製造される。
【００５８】
なお、図７の第２酸化性処理１３２とその後の保護絶縁膜１８の成膜も、引き続き、大気に曝すことなく連続して行うことが望ましい。
【００５９】
ここで、酸化物半導体膜１４において、ゲート絶縁膜１２との界面に位置する部分である第１界面層１４Ａの酸素空孔密度は、例えば、１×１０12〜１×１０18ｃｍ-3である。
【００６０】
また、酸化物半導体膜１４のバルク層１４Ｂの酸素空孔密度は、例えば、１×１０16〜１×１０20ｃｍ-3である。
【００６１】
第１界面層１４Ａ及びバルク層１４Ｂの酸素空孔密度は、成膜条件を制御することにより実現できる。すなわち、成膜中における雰囲気中の酸素濃度を高めると、酸素空孔密度を小さくすることができる一方で、成膜中における雰囲気中の酸素濃度を低くすると酸素空孔密度を大きくすることができる。
【００６２】
図２の酸化性処理１３を行うので、第１界面層１４Ａの電子密度を適度に低減することができ、薄膜トランジスタ１００をドレイン電流のオン・オフ比が５桁以上（１×１０4以上）の良好なスイッチング特性のものとすることができる。
【００６３】
また、酸化物半導体膜１４において、ソース・ドレイン電極１６との界面に位置する部分である第３界面層１４Ｄの酸素空孔密度は、例えば、１×１０19〜１×１０22ｃｍ-3である。
【００６４】
また、酸化物半導体膜１４において、保護絶縁膜１８との界面に位置する部分である第２界面層１４Ｅの酸素空孔密度は、例えば、１×１０16〜１×１０20ｃｍ-3である。
【００６５】
第３界面層１４Ｄ及び第２界面層１４Ｅの酸素空孔密度も、成膜条件を制御することにより実現できる。すなわち、成膜中における雰囲気中の酸素濃度を高めると、酸素空孔密度を小さくすることができる一方で、成膜中における雰囲気中の酸素濃度を低くすると酸素空孔密度を大きくすることができる。
【００６６】
図５の還元性処理１５を行うので、第３界面層１４Ｄの電子密度を適度に増加させることができ、該第３界面層１４Ｄにオーミックコンタクト層としての機能を持たせることができる。
【００６７】
また、図７の酸化性処理１３を行うので、第２界面層１４Ｅの電子密度を適度に低減することができ、バックチャネル電子電流に起因するオフ電流を効率よく低減化する機能を持たせることができる。
【００６８】
以上のような第１の実施形態によれば、ゲート電極１１と、ゲート絶縁膜（第１絶縁体）１２と、酸化物半導体膜１４と、ソース・ドレイン金属１６と、保護絶縁膜（第２絶縁体）１８と、がこの順に成膜されてなる積層構造を備える薄膜トランジスタ１００の酸化物半導体膜１４と絶縁膜１２、１８との界面における酸素空孔起因の欠陥（過剰電子ドナーを生成する欠陥）を制御できる。
【００６９】
即ち、欠陥が必要な箇所には積極的に生成でき、不要な箇所では抑制できる。
【００７０】
具体的には、図２に示す第１酸化性処理１３１を行った後で図３に示すように酸化物半導体膜１４を成膜することにより、該酸化物半導体膜１４においてゲート絶縁膜１２との界面に位置する界面層１４Ａの酸素空孔欠陥を低減化できる。すなわち、界面層１４Ａの酸素空孔密度をバルク層１４Ｂよりも小さくすることができる。
【００７１】
また、図５に示す還元性処理１５を行うことにより、酸化物半導体膜１４の表層部１４Ｃ（具体的には、表層部１４Ｃにおいて、ソース・ドレイン電極１６との界面に位置することになる第３界面層１４Ｄ（図７、図８））に酸素空孔欠陥を積極的に形成し、この欠陥を電子ドナーとして作用させることによって、ソース・ドレイン電極１６との界面に位置する第３界面層１４Ｄをよりｎ型化し、オーミックコンタクト接合を形成しやすくすることができる。
【００７２】
また、図７に示す第２酸化性処理１３２を行うことにより、酸化物半導体膜１４の表層部１４Ｃにおいて、ソース・ドレイン領域以外（開口１６Ａ内）の部分である第２界面層１４Ｅの酸素空孔欠陥を低減化し、薄膜トランジスタ１００のオフ電流の低減化を実現することができる。
【００７３】
〔第２の実施形態〕
図９乃至図１４は、第１の実施形態に係る薄膜トランジスタ（薄膜デバイス）２００（図１４）の製造方法を示す一連の工程図である。
【００７４】
本実施形態に係る薄膜トランジスタ２００は、トップゲートスタガ型の薄膜トランジスタである。
【００７５】
以下、製造方法について説明する。
【００７６】
先ず、図９に示すように、絶縁性基板１０上に下地絶縁膜（第１絶縁体）２１を成膜した後で、該下地絶縁膜２１上にソース・ドレイン金属膜を成膜し、該ソース・ドレイン金属膜をパターニングすることによりソース・ドレイン電極１６（一方がソース電極で他方がドレイン電極）を形成する。
【００７７】
次に、図１０に示すように、酸素プラズマ処理或いはその他の第１酸化性処理１３１を施す。
【００７８】
この第１酸化性処理１３１により、下地絶縁膜２１の表面に酸素を付着させた状態にすることができるとともに、例えば下地絶縁膜２１の表層部において酸素欠損が生じていた場合に、その酸素欠損を解消することができる。
【００７９】
次に、下地絶縁膜２１上及びソース・ドレイン電極１６上に酸化物半導体膜１４を成膜した後で、該酸化物半導体膜１４を、図１１に示すように所望の形状にパターニングする。
【００８０】
ここで、酸化物半導体膜１４において、下地絶縁膜２１との界面に位置する部分である第１界面層１４Ａは、予め下地絶縁膜２１の表面上に付着されていた酸素により酸化される。
【００８１】
よって、酸化物半導体膜１４の第１界面層１４Ａの酸素空孔欠陥が低減化される。
【００８２】
すなわち、第１界面層１４Ａの酸素空孔密度が、酸化物半導体膜１４のバルク層１４Ｂよりも小さくなる。
【００８３】
なお、図１０の酸化性処理１３と、酸化物半導体膜１４の成膜とは、大気に曝すことなく、連続して行うことが好ましい。
【００８４】
次に、図１２に示すように、酸化物半導体膜１４に酸素プラズマ処理或いはその他の第２酸化性処理１３２を施す。
【００８５】
これにより、酸化物半導体膜１４の第２界面層１４Ｅは酸化されるため、該第２界面層１４Ｅの酸素空孔欠陥が低減化される。
【００８６】
すなわち、第２界面層１４Ｅの酸素空孔密度が、酸化物半導体膜１４のバルク層１４Ｂよりも小さくなる。
【００８７】
次に、大気に曝すことなく引き続いて、図１３に示すように、酸化物半導体膜１４を覆うゲート絶縁膜（第２絶縁体）１２をソース・ドレイン電極１６上に成膜する。
【００８８】
次に、図１４に示すように、ゲート絶縁膜１２上にゲート電極１１を形成した後で、該ゲート電極１１を覆う保護絶縁膜１８をゲート絶縁膜１２上に形成する。
【００８９】
これにより、薄膜トランジスタ２００が製造される。
【００９０】
以上のような第２の実施形態によれば、下地絶縁膜（第１絶縁体）２１と、ソース・ドレイン電極１６と、酸化物半導体膜１４と、ゲート絶縁膜（第２絶縁体）１２と、ゲート電極１１と、保護絶縁膜１８と、がこの順に成膜されてなる積層構造を備える薄膜トランジスタ２００の酸化物半導体膜１４と絶縁膜２１，１２との界面における酸素空孔起因の欠陥を制御できる。
【００９１】
具体的には、図１０に示す第１酸化性処理１３１を行った後で図１１に示すように酸化物半導体膜１４を成膜することにより、該酸化物半導体膜１４において下地絶縁膜２１との界面に位置する界面層１４Ａの酸素空孔欠陥を低減化できる。すなわち、界面層１４Ａの酸素空孔密度をバルク層１４Ｂよりも小さくすることができる。
【００９２】
また、図１２に示す第２酸化性処理１３１を行うことにより、酸化物半導体膜１４において、ゲート絶縁膜１２との界面に位置することになる第２界面層１４Ｅの酸素空孔欠陥を低減化することにより該第２界面層１４Ｅの電子密度を適度に低減し、バックチャネル電子電流に起因する薄膜トランジスタ２００のオフ電流を効率よく低減化することができる。
【００９３】
〔第３の実施形態〕
図１５乃至図１９は、第３の実施形態に係る薄膜トランジスタ（薄膜デバイス）３００（図１９）の製造方法を示す一連の工程図である。
【００９４】
本実施形態に係る薄膜トランジスタ３００は、トップゲートプレーナ型の薄膜トランジスタである。
【００９５】
以下、製造方法について説明する。
【００９６】
先ず、図１５に示すように、絶縁性基板１０上に下地絶縁膜（第１絶縁体）２１を成膜した後で、該下地絶縁膜２１に対して酸素プラズマ処理或いはその他の第１酸化性処理１３１を施す。
【００９７】
その後、大気に曝すことなく、下地絶縁膜２１上に酸化物半導体膜１４を成膜する（図１６参照）。
【００９８】
ここで、酸化物半導体膜１４において、下地絶縁膜２１との界面に位置する部分である第１界面層１４Ａは、予め下地絶縁膜２１の表面上に付着されていた酸素により酸化される。
【００９９】
よって、酸化物半導体膜１４の第１界面層１４Ａの酸素空孔欠陥が低減化される。
【０１００】
すなわち、第１界面層１４Ａの酸素空孔密度が、酸化物半導体膜１４のバルク層１４Ｂよりも小さくなる。
【０１０１】
更に、図１６に示すように、酸化物半導体膜１４を所望の形状にパターニングする。
【０１０２】
更に、図１６に示すように、酸化物半導体膜１４に酸素プラズマ処理或いはその他の第２酸化性処理１３２を施す。
【０１０３】
これにより、酸化物半導体膜１４の第２界面層１４Ｅは酸化されるため、該第２界面層１４Ｅの酸素空孔欠陥が低減化される。
【０１０４】
すなわち、第２界面層１４Ｅの酸素空孔密度が、酸化物半導体膜１４のバルク層１４Ｂよりも小さくなる。
【０１０５】
次に、大気に曝すことなく、図１７に示すように、酸化物半導体膜１４を覆うゲート絶縁膜（第２絶縁体）１２を下地絶縁膜２１上に成膜し、更に、ゲート絶縁膜１２上にゲート電極１１を形成する。
【０１０６】
次に、図１８に示すように、ゲート電極１１を覆う層間絶縁膜２３をゲート絶縁膜１２上に成膜した後で、ソース・ドレイン領域へのコンタクトホール１９を層間絶縁膜２３及びゲート絶縁膜１２に亘って形成する。
【０１０７】
次に、図１９に示すように、コンタクトホール１９内からゲート絶縁膜１２上に亘るソース・ドレイン電極１６（一方がソース電極で他方がドレイン電極）を形成した後で、該ソース・ドレイン電極１６を覆う保護絶縁膜１８を層間絶縁膜２３上に成膜する。
【０１０８】
これにより、薄膜トランジスタ３００が製造される。
【０１０９】
以上のような第３の実施形態によれば、下地絶縁膜（第１絶縁体）２１と、酸化物半導体膜１４と、ゲート絶縁膜（第２絶縁体）１２と、ゲート電極１１と、層間絶縁膜２３と、ソース・ドレイン金属膜１６と、保護絶縁膜１８と、がこの順に成膜されてなる積層構造を備える薄膜トランジスタ３００の酸化物半導体膜１４と絶縁膜２１，１２との界面における酸素空孔起因の欠陥（過剰電子ドナーを生成する欠陥）を制御できる。
【０１１０】
具体的には、図１５に示す第１酸化性処理１３１を行った後で図１６に示すように酸化物半導体膜１４を成膜することにより、該酸化物半導体膜１４において下地絶縁膜２１との界面に位置する界面層１４Ａの酸素空孔欠陥を低減化できる。すなわち、界面層１４Ａの酸素空孔密度をバルク層１４Ｂよりも小さくすることができる。
【０１１１】
また、図１６に示す第２酸化性処理１３２を行うことにより、酸化物半導体膜１４において、ゲート絶縁膜１２との界面に位置することになる第２界面層１４Ｅの酸素空孔欠陥を低減化することにより該第２界面層１４Ｅの電子密度を適度に低減し、バックチャネル電子電流に起因する薄膜トランジスタ３００のオフ電流を効率よく低減化することができる。
【０１１２】
〔第４の実施形態〕
図２０乃至図２４は、第４の実施形態に係る薄膜トランジスタ（薄膜デバイス）４００の製造方法を示す一連の工程図である。
【０１１３】
本実施形態に係る薄膜トランジスタ４００は、ボトムゲートプレーナ型の薄膜トランジスタである。
【０１１４】
以下、製造方法について説明する。
【０１１５】
先ず、図２０に示すように、絶縁性基板１０上にゲート金属膜を成膜し、該ゲート金属膜をパターニングすることによりゲート電極１１を形成し、このゲート電極１１を覆うゲート絶縁膜（第１絶縁体）１２を絶縁性基板１０上に成膜する。
【０１１６】
次に、図２１に示すように、ゲート絶縁膜１２上にソース・ドレイン金属膜を成膜し、該ソース・ドレイン金属膜をパターニングすることにより、ソース・ドレイン電極１６（一方がソース電極で他方がドレイン電極）を形成し、ソース・ドレイン電極１６の間隔１６Ａを介して、ゲート絶縁膜１２に酸素プラズマ処理或いはその他の第１酸化性処理１３１を施す。
【０１１７】
この第１酸化性処理１３１により、ゲート絶縁膜１２の表面に酸素を付着させた状態にすることができるとともに、例えばゲート絶縁膜１２の表層部において酸素欠損が生じていた場合に、その酸素欠損を解消することができる。
【０１１８】
第１酸化性処理１３１に引き続き、大気に曝すことなく、図２２に示すようにゲート絶縁膜１２上に酸化物半導体膜１４を成膜し、所望の形状にパターニングする。
【０１１９】
これにより、酸化物半導体膜１４において、ゲート絶縁膜１２との界面に位置する部分である第１界面層１４Ａは、予めゲート絶縁膜１２の表面上に付着されていた酸素により酸化される。
【０１２０】
よって、酸化物半導体膜１４の第１界面層１４Ａの酸素空孔欠陥が低減化される。
【０１２１】
すなわち、酸化物半導体膜１４の第１界面層１４Ａの酸素空孔密度が、酸化物半導体膜１４のバルク層１４Ｂよりも小さくなる。
【０１２２】
次に、図２３に示すように、酸化物半導体膜１４に酸素プラズマ処理或いはその他の第２酸化性処理１３２を施す。
【０１２３】
引き続いて、大気に曝すことなく、図２４に示すように、酸化物半導体膜１４を覆う保護絶縁膜（第２絶縁体）１８をソース・ドレイン電極１６上に成膜する。
【０１２４】
これにより、薄膜トランジスタ４００が製造される。
【０１２５】
以上のような第４の実施形態によれば、ゲート電極１１と、ゲート絶縁膜（第１絶縁体）１２と、ソース・ドレイン電極１６と、酸化物半導体膜１４と、保護絶縁膜（第２絶縁体）１８と、がこの順に成膜されてなる積層構造を備える薄膜トランジスタ４００の酸化物半導体膜１４と絶縁膜１２，１８との界面における酸素空孔起因の欠陥（過剰電子ドナーを生成する欠陥）を制御できる。
【０１２６】
具体的には、図２１に示す第１酸化性処理１３１を行った後で図２２に示すように酸化物半導体膜１４を成膜することにより、該酸化物半導体膜１４においてゲート絶縁膜１２との界面に位置する界面層１４Ａの酸素空孔欠陥を低減化できる。すなわち、界面層１４Ａの酸素空孔密度をバルク層１４Ｂの酸素空孔密度よりも小さくすることができる。
【０１２７】
また、図２３に示す第２酸化性処理１３１を行うことにより、酸化物半導体膜１４において、保護絶縁膜１８との界面に位置することになる第２界面層１４Ｅの酸素空孔欠陥を低減化することにより該第２界面層１４Ｅの電子密度を適度に低減し、バックチャネル電子電流に起因する薄膜トランジスタ４００のオフ電流を効率よく低減化することができる。
【０１２８】
〔第５の実施形態〕
上記の第１乃至第４の実施形態では、薄膜トランジスタ１００、２００、３００、４００の酸化物半導体膜１４を一度に成膜する例を説明したが、第５の実施形態では、酸化物半導体膜１４を複数層に分けて成膜する例を説明する。
【０１２９】
以下、本実施形態の場合の酸化物半導体膜１４の成膜方法について説明する。
【０１３０】
先ず、図２５に示すように、第１絶縁体５０上に非常に薄い酸化物半導体膜５１を成膜する。ここで、第１絶縁体５０は、例えば、第１の実施形態（図８）及び第４の実施形態（図２４）ではゲート絶縁膜１２に相当し、第２の実施形態（図１４）及び第３の実施形態（図１９）では下地絶縁膜２１に相当する。
【０１３１】
次に、図２６に示すように、酸化物半導体膜５１に酸素プラズマ処理或いはその他の酸化性処理５２を施す。
【０１３２】
これにより、酸化物半導体膜５１の表層部が酸化される。
【０１３３】
次に、図２７に示すように、酸化物半導体膜５１上に、非常に薄い酸化物半導体膜５１を成膜する。
【０１３４】
次に、図２８に示すように、酸化物半導体膜５１に酸化性処理５２を施す。
【０１３５】
次に、図２９に示すように、酸化物半導体膜５１上に、非常に薄い酸化物半導体膜５１を成膜する。
【０１３６】
更に、必要に応じた回数だけ、図２６及び図２７の処理を繰り返し行うことにより、酸化物半導体膜１４を形成する。
【０１３７】
以上のような第５の実施形態によれば、酸化物半導体膜（酸化物半導体薄層）５１の成膜と、酸化性処理５２と、を交互に複数回繰り返すことにより、酸化物半導体膜１４を形成するので、各酸化物半導体薄層５１を充分に酸化でき、所望の膜質の酸化物半導体膜１４を精度良く得ることができる。
【０１３８】
なお、上記の第１乃至第５の実施形態において、酸化物半導体膜１４としては、例えば、少なくともＺｎ、Ｇａ、Ｉｎのいずれか一元素を含む非晶質酸化物又は結晶酸化物を用いることができる。このような酸化物半導体膜１４は、例えば、スパッタ、蒸着、ＣＶＤなどにより形成可能である。特に、結晶酸化物膜の酸化物半導体膜１４は、非晶質膜にＸｅＣｌエキシマレーザ或いはその他のレーザを照射することにより形成することができる。これらの酸化物半導体膜１４は、例えば、可視光に対してはほぼ透明であるが、波長３０８ｎｍのＸｅＣｌエキシマレーザに対しては不透明であり吸収するからである。もちろん、その他の可視光よりも短波長なレーザや光を照射することによっても結晶化できる。また、これらの酸化物半導体膜１４は、粒子状の酸化物半導体を溶媒に溶かしその酸化物半導体溶液を塗布又は印刷しその後加熱処理で溶媒を蒸発させることによっても形成することができる。
【０１３９】
また第１乃至第５の実施形態における酸化性処理又は還元性処理に関しては、酸化性プラズマ処理又は還元性プラズマ処理が適用できる。酸化性プラズマ処理としては、少なくとも酸素プラズマ又はオゾンプラズマを含むプラズマ処理が可能である。また還元性プラズマ処理としては、ＡｒやＨｅなどの希ガスプラズマ、水素プラズマ、窒素ガスプラズマ或いはこれらのうちの任意の組み合わせの混合ガスプラズマを用いるプラズマ処理が可能である。
【０１４０】
なお、上記の各実施形態では、第１絶縁体（上記の各実施形態ではゲート絶縁膜１２又は下地絶縁膜２１）と第２絶縁体（上記の各実施形態では保護絶縁膜１８又はゲート絶縁膜１２）に挟まれた酸化物半導体膜１４において、第１絶縁体との界面に位置する部分である第１界面層１４Ａと、第２絶縁体との界面に位置する部分である第２界面層１４Ｅと、の双方が、バルク層１４Ｂの酸素空孔密度よりも小さい例を説明したが、所望の薄膜トランジスタの構成に応じては、第１界面層１４Ａと第２界面層１４Ｅのうちの何れか一方のみの酸素空孔密度が、バルク層１４Ｂの酸素空孔密度よりも小さいようにしても良い。
【０１４１】
更に、上記の各実施形態では、第１絶縁体としてのゲート絶縁膜１２又は下地絶縁膜２１を絶縁性基板１０上に成膜する例を説明したが、本発明はこの例に限らず、絶縁性基板１０を第１絶縁体として利用する場合もある。但し、歩留まりや特性安定性を考慮すると、絶縁性基板１０上に第１絶縁体（例えば、ゲート絶縁膜１２或いは下地絶縁膜２１）を成膜することが好ましい。
【０１４２】
また、上記の各実施形態では、薄膜デバイスとして薄膜トランジスタ１００，２００，３００，４００を例示したが、本発明はこの例に限らず、薄膜ダイオードにも適用可能である。
【実施例】
【０１４３】
図１乃至図８を参照して実施例１を説明する。
【０１４４】
先ず、図１に示すように、絶縁性基板１０としてのガラス基板上に、ゲート金属膜としてのＣｒ金属膜をスパッタ法により成膜した後で、通常のフォトリソ工程を用いてＣｒ金属膜を所望のゲート電極１１の形状にパターニングした。
【０１４５】
その後、ゲート絶縁膜１２としての窒化シリコン膜を３００ｎｍの膜厚にスパッタ法により成膜した。
【０１４６】
その後、大気に曝すことなく、図２に示すようにゲート絶縁膜１２を酸素プラズマに曝して第１酸化性処理１３１を行うことにより窒化シリコン膜の表面を酸化した。
【０１４７】
更に引き続いて大気に曝すことなくスパッタ法によりＩｎＧａＺｎＯ４からなる酸化物半導体膜１４を１００ｎｍ成膜した（図３）。
【０１４８】
スパッタのターゲットとしては、ＩｎＧａＺｎＯ4の焼結体を用いたが、Ｉｎ、Ｇａ、Ｚｎそれぞれの金属の酸化物を個別にターゲットとしてスパッタを行い基板上で反応させることによりＩｎＧａＺｎＯ4化合物を形成しても良い。
【０１４９】
以上のゲート窒化シリコン膜成膜、酸素プラズマ処理、ＩｎＧａＺｎＯ4酸化物半導体膜１４の成膜を、例えば、真空状態（減圧状態）の同一のスパッタ装置で行うことにより、大気に曝すことなくこれらの工程を連続して行うことができる。
【０１５０】
その後、酸化物半導体膜１４を通常のフォトリソ工程を用いて所望のアイランド形状にパターニングした（図４）。
【０１５１】
引き続いて、還元性処理１５として酸化物半導体膜１４をＡｒプラズマに曝した（図５）。
【０１５２】
このようにＡｒプラズマに曝すことにより酸化物半導体膜１４の表層部１４Ｃに酸素空孔が形成され、酸化物半導体膜１４の表面層１４Ｃの抵抗率値が処理前の値の１／１０００００程度まで低下し、ソース・ドレイン領域として適切な値となった。
【０１５３】
このＡｒプラズマ処理の後、大気に曝すことなく連続してソース・ドレイン用金属としてＣｒ膜を成膜し、所望の形状にパターニングすることによりソース・ドレイン電極１６を形成した（図６）。
【０１５４】
更に、ソース・ドレイン電極１６の間隔１６Ａを介して、酸化物半導体膜１４の表面層１４Ｃを酸素プラズマに曝して第２酸化性処理１３２を行った（図７）。
【０１５５】
この酸素プラズマ処理は、ソース・ドレイン電極１６間の酸化物半導体膜１４の表層部（第２界面層１４Ｅ）を酸化し酸素空孔に起因する過剰ドナー電子を低減化させる目的で行う。このように酸素空孔を減らすことにより、薄膜トランジスタ１００のオフ電流値を２桁程度低減化させることができた。
【０１５６】
その後、大気に曝すことなく連続して、保護絶縁膜１８として窒化シリコン膜を３００ｎｍスパッタ法により成膜した。
【０１５７】
以上のプロセスにより薄膜トランジスタ１００が得られた（図８）。
【０１５８】
次に、図９乃至１４を参照して実施例２を説明する。
【０１５９】
絶縁性基板１０としての樹脂基板上に、スパッタ法により下地絶縁膜２１としての窒化シリコン膜を３００ｎｍ成膜した後、Ｍｏ金属膜を成膜し、その後通常のフォトリソ工程を用いて、該Ｍｏ金属膜を所望の形状にパターニングすることにより、ソース・ドレイン電極１６を形成した（図９）。
【０１６０】
引き続き、第１酸化性処理１３１として、ソース・ドレイン電極１６の間隔１６Ａを介して下地絶縁膜２１を酸素プラズマに曝す処理を行った（図１０）。
【０１６１】
引き続き、大気に曝すことなく連続してＩｎＧａＺｎＯ4からなる酸化物半導体成膜１４をスパッタ法により室温で６０ｎｍの膜厚に成膜し、該酸化物半導体膜１４を所望のアイランド形状にパターニングした（図１１）。
【０１６２】
その後、酸化物半導体膜１４の表層部（第２界面層１４Ｅ）を第２酸化性処理１３２として酸素プラズマに曝し、該表層部を酸化させ該表層部の酸素空孔を低減化させた（図１２）。
【０１６３】
その後、大気に曝すことなく連続してゲート絶縁膜１２としての窒化シリコン膜をスパッタ法により４００ｎｍ成膜した（図１３）。
【０１６４】
その後、ゲート電極１１をＡｌで形成し、保護絶縁膜１８としての窒化シリコン膜をスパッタ法により３００ｎｍ成膜することにより、薄膜トランジスタ２００が得られた（図１４）。
【０１６５】
上記のような酸素プラズマ処理を行うことにより薄膜トランジスタのチャネル領域の電子密度の制御が良好となり、ドレイン電流のオン・オフ比が５桁以上の良好なスイッチング特性が実現できた。
【０１６６】
より良好な特性を得るためには、酸化物半導体膜１４を６０ｎｍの膜厚に成膜した後、連続して酸素プラズマ処理を行い、更に連続して、窒化シリコンからなるゲート絶縁膜１２の一部（膜厚５０ｎｍ：第１ゲート絶縁膜）を成膜する。
【０１６７】
その後、この第１ゲート絶縁膜と酸化物半導体膜１４の積層膜を所望のアイランド形状にパターニングし、更に窒化シリコンからなるゲート絶縁膜１２の残りの一部（膜厚３５０ｎｍ：第２ゲート絶縁膜）を成膜する。
【０１６８】
このような方法により形成される薄膜トランジスタ２００のゲート絶縁膜厚は４００ｎｍとなり上記の場合と同じであるが、重要な相違点は酸化物半導体膜１４とゲート絶縁膜１２との界面が大気に一度も曝されないという点である（上述の場合には、酸化物半導体膜１４のパターニングの際にこの酸化物半導体膜１４の上面が大気やフォトリソプロセスに曝されることになる）。
【０１６９】
このように酸化物半導体膜１４と絶縁膜（例えば、ゲート絶縁膜１２）との界面を大気に曝されないようにすると、酸素空孔欠陥やその他の不純物欠陥の生成を抑制することができ、非常に良好なスイッチング特性が実現できる。
【０１７０】
次に、図１５乃至図１９を参照して実施例３を説明する。
【０１７１】
絶縁性基板１０としてのガラス基板上にスパッタ法により下地絶縁膜２１としての窒化シリコン膜を３００ｎｍ成膜し、該下地膜絶縁膜２１の表面に酸素プラズマに曝して第１酸化性処理１３１を行うことにより窒化シリコン膜の表面を酸化した（図１５）。
【０１７２】
その後、ＩｎＧａＺｎＯ4からなる酸化物半導体成膜１４をスパッタ法により室温で６０ｎｍの膜厚に成膜した。この室温成膜の非晶質の酸化物半導体膜１４にＸｅＣｌエキシマレーザを照射して溶融・固化させることにより結晶化させた。その後、この多結晶の酸化物半導体膜１４を所望のアイランド形状にパターニングした。引き続き、酸素プラズマ処理（第２酸化性処理１３２）により多結晶の酸化物半導体膜１４の表層部（第２界面層１４Ｅ）を酸化させ酸素空孔欠陥を低減化させた（図１６）。
【０１７３】
ＩｎＧａＺｎＯ4からなる酸化物半導体成膜１４をレーザ照射により結晶化させる場合、非常に高温な溶融状態において酸素が抜けてしまうので、この酸素プラズマ処理は非常に重要である。
【０１７４】
酸素プラズマ処理の後、大気に曝すことなく連続してゲート絶縁膜１２としての窒化シリコン膜をスパッタ法により１００ｎｍ成膜した。更にＡｌを用いてゲート電極１１を形成した（図１７）。
【０１７５】
引き続き、層間絶縁膜２３としての酸化シリコン膜を４００ｎｍ成膜し、ソース・ドレイン電極用のコンタクトホール１９を形成した（図１８）。
【０１７６】
次に、Ａｌを用いてソース・ドレイン電極１６を形成した後、保護絶縁膜１８としての窒化シリコン膜を３００ｎｍ成膜して薄膜トランジスタ３００が得られた。
【０１７７】
実施例３では、実施例１，２の場合と比べて、酸化物半導体膜１４を結晶化させたので、５〜１０倍程度高い電子移動度が得られた。
【産業上の利用可能性】
【０１７８】
本発明の産業上の利用可能性としては、液晶ディスプレイや有機ＥＬディスプレイなどのフラットパネルディスプレイの画素駆動素子が挙げられる。特に酸化物半導体は透明であるので、液晶ディスプレイの画素駆動素子に応用した場合、従来のシリコン半導体を用いた場合よりもバックライトからの透過光量が多くなり、より明るい高性能ディスプレイの実現が可能となる。このような駆動素子としては、３端子である薄膜トランジスタに限らず、２端子の薄膜ダイオードでも良い。
【０１７９】
また、酸化物半導体膜は、室温成膜した場合でも、従来の典型的な３００℃成膜の非晶質シリコンよりも１桁程度電子移動度が高いので、室温成膜でも良好な特性を有する薄膜トランジスタアレイの形成が可能である。特に本発明の酸化性又は還元性プラズマ処理を用いることにより、薄膜トランジスタの電気特性を支配する酸化物半導体界面領域の酸素空孔密度を低温プロセスで制御可能である。従って、耐熱性の低い樹脂基板上でも良好な特性が得られるので、フレキシブル樹脂基板ディスプレイへの応用も可能である。
【符号の説明】
【０１８０】
１０    絶縁性基板
１１    ゲート電極
１２    ゲート絶縁膜
１３１  第１酸化性処理
１３２  第２酸化性処理
１４    酸化物半導体
１４Ａ  第１界面層
１４Ｅ  第２界面層
１４Ｂ  バルク層
１５    還元性処理
１６    ソース・ドレイン電極
１８    保護絶縁膜
１９    コンタクトホール
２１    下地絶縁膜
２３    層間絶縁膜
５０    絶縁膜
１００  薄膜トランジスタ（薄膜デバイス）
２００  薄膜トランジスタ（薄膜デバイス）
３００  薄膜トランジスタ（薄膜デバイス）
４００  薄膜トランジスタ（薄膜デバイス）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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