(57)【要約】  記憶素子（１）は、長さと第１表面と第１表面に囲まれた断面とを有する第１の半導体領域（１００）と、第１表面上に設けられた記憶手段（３００）と、記憶手段（３００）上に設けられたゲート（４００）と、から少なくとも構成され、第１の半導体領域（１００）の断面の等価断面半径を、記憶手段（３００）の等価酸化シリコン膜厚以下とすることにより低プログラム電圧を実現する。断面の等価断面半径ｒを１０ｎｍ以下、ゲート長を２０ｎｍ以下とすることにより、ゲート電圧換算の多値レベル間隔を室温で認識できる固有値とする。
2008146760.tif 000002
【特許請求の範囲】
【請求項１】
長さと第１表面と該第１表面に囲まれた断面とを有する第１の半導体領域と、
上記第１表面上に設けられた記憶手段と、
上記記憶手段上に設けられたゲートと、から少なくとも構成され、
上記第１の半導体領域の断面の等価断面半径が、上記記憶手段の等価酸化シリコン膜厚以下であることを特徴とする、記憶素子。
【請求項２】
前記ゲートの両側面に該ゲートにより離間された状態で、前記第１の半導体領域に接して第１領域と第２領域とを設けたことを特徴とする、請求の範囲１に記載の記憶素子。
【請求項３】
ゲート電圧換算の多値レベル間隔が、ｋＴ／ｑ（ここで、ｋはボルツマン定数、Ｔは前記記憶素子使用環境の絶対温度、ｑは電子電荷量である。）以上の値で多値記憶をすることを特徴とする、請求の範囲１に記載の記憶素子。
【請求項４】
前記断面の等価断面半径が１０ｎｍ以下であり、ゲート長が２０ｎｍ以下であり、ゲート電圧換算の多値レベル間隔の値が０．０２６Ｖ以上であることを特徴とする、請求の範囲1に記載の記憶素子。
【請求項５】
前記第１の半導体領域の断面と前記第１表面との交線のうち、ゲートに覆われない交線長さは前記記憶手段の厚さ以下であることを特徴とする、請求の範囲１に記載の記憶素子。
【請求項６】
前記記憶手段の等価酸化膜厚は２０ｎｍ以下であることを特徴とする、請求の範囲１に記載の記憶素子。
【請求項７】
前記記憶手段は多層絶縁膜であることを特徴とする、請求の範囲１に記載の記憶素子。
【請求項８】
前記記憶手段は電荷捕獲原子層を含む絶縁膜であることを特徴とする、請求の範囲１に記載の記憶素子。
【請求項９】
前記記憶手段は強誘電体からなることを特徴とする、請求の範囲１に記載の記憶素子。
【請求項１０】
前記第１の半導体領域はシリコンからなり、
前記記憶手段において、前記第１表面で前記第１の半導体領域と接触する層は膜厚の面指数依存の少ない熱酸化膜であることを特徴とする、請求の範囲１に記載の記憶素子。
【請求項１１】
前記第１の半導体領域はカーボンナノチューブまたは化合物半導体からなり、
前記記憶手段において、前記第１表面で前記第１の半導体領域と接触する層は窒化シリコンからなることを特徴とする、請求の範囲１に記載の記憶素子。
【請求項１２】
前記多層絶縁膜は、ゲート側から前記第１の半導体領域表面方向に沿って、上部絶縁膜とキャリア捕獲絶縁膜と下部絶縁膜とからなる３層で構成されることを特徴とする、請求の範囲７に記載の記憶素子。
【請求項１３】
前記電荷捕獲原子層は、絶縁膜に１個又は１０個以下の数原子の集合体で互いに離間するチタン原子が組み込まれたことを特徴とする、請求の範囲８に記載の記憶素子。
【請求項１４】
前記電荷捕獲原子層は、絶縁膜に１個又は１０個以下の数原子の集合体で互いに離間するシリコン原子が組み込まれたことを特徴とする、請求の範囲８に記載の記憶素子。
【請求項１５】
前記上部絶縁膜は、酸化シリコン膜であることを特徴とする、請求の範囲１２に記載の記憶素子。
【請求項１６】
前記上部絶縁膜は、酸化アルミニウム膜であることを特徴とする、請求の範囲１２に記載の記憶素子。
【請求項１７】
前記キャリア捕獲絶縁膜は、窒化シリコン膜であることを特徴とする、請求の範囲１２に記載の記憶素子。
【請求項１８】
前記下部絶縁膜は、酸化シリコン膜であることを特徴とする、請求の範囲１２に記載の記憶素子。
【請求項１９】
前記下部絶縁膜は、酸化シリコン膜と窒化シリコン膜との多層膜であることを特徴とする、請求の範囲１２に記載の記憶素子。
【請求項２０】
前記記憶手段において、前記第１表面で前記第１の半導体領域と接触する層は窒化シリコンからなり、該窒化シリコンからなる層の上に酸化シリコン又は酸化アルミニウムからなる層が設けられていることを特徴とする、請求の範囲１に記載の記憶素子。
【請求項２１】
前記ゲートへランプ電圧パルスを印加し、前記第１領域と前記第２領域間に得られる電流パルスの数を数えることにより前記記憶手段へ捕獲されたキャリアの数を検知することを特徴とする、請求の範囲１〜４の何れかに記載の記憶素子の読み出し方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は記憶素子及びその読み出し方法に関する。さらに詳しくは、半導体などを用いた記憶素子及びその読み出し方法に関する。
【背景技術】
【０００２】
ＭＯＳＬＳＩの加工寸法が縮小されて、ゲート長が短くなると、ＭＯＳトランジスタが扱える電圧もそれにしたがって小さくなる。この１〜２年で量産が立ち上がるとされている６５ｎｍ加工世代のＭＯＳＬＳＩの電源電圧は１Ｖ前後まで減少している。さらに、ＬＳＩの動作速度は世代毎に増加している。しかし、浮遊ゲート形ないしは多層絶縁膜形半導体不揮発性メモリはゲート長が減少しただけではその書き込みや消去電圧を減少させることは困難であり、書き込み速度を改善することも困難である。【０００３】
浮遊ゲートを有する半導体不揮発性メモリの場合、浮遊ゲートとチャネル表面の間に設けた絶縁膜の厚さは、記憶の保持を保証するために現状よりも減少させることが難しいからであり、多層絶縁膜形の半導体不揮発性メモリの場合も、電荷を蓄積する記憶サイトとチャネル表面の間のトンネル絶縁膜を薄くできないからである。【０００４】
このため、ＮＡＮＤ形のフラッシュメモリは、相変わらず書き込み電圧が１７Ｖ前後であり、ＭＯＳロジックの電源電圧１Ｖ前後と較べれば異常に高い（非特許文献１のＦｉｇ．８，９参照）。【０００５】
不揮発性メモリの記憶密度を改善するために、一つのメモリセルに“１”、“０”の２値より多い多値を記憶させる技術、所謂、多値記憶が開発されているが、書き込み時間、電圧に従って連続的に変化する浮遊ゲート電位、多層絶縁膜に蓄積される電荷、ゲート閾値電圧などの電気パラメータの値を多値に書き分けて制御しているため、多値間に大きな間隔を設けなければ多値間を明確に書き分け、かつその状態を保つことは難しかった。【０００６】
【特許文献１】特開昭５８−２３４８３号公報
【非特許文献１】Y．Shin et al., “A Novel NAND-type MONOS Memory using 63nm Process Technology for Multi-Gigabit Flash EEPROMs”, session 13-6, 2005 IEDM Technical Digest, pp.337-340, December, 2005
【発明の開示】
【発明が解決しようとする課題】
【０００７】
従来の不揮発性メモリでは、ゲート長が減少しただけではその書き込みや消去電圧を減少させることや書き込み速度を改善することも困難であり、書き込み電圧が非常に高いという課題がある。【０００８】
さらに、従来の不揮発性メモリの記憶密度を改善するための多値記憶の制御においても、多値間に大きな間隔を設けなければ多値間を明確に書き分け、かつその状態を保つことは難しいという課題がある。【０００９】
上記課題に鑑み、本発明の第１の目的は、上記絶縁膜厚の絶対値を変更しなくても、不揮発性メモリの書き込み電圧あるいは消去電圧（これらをプログラム電圧と総称する）を減少させることができる記憶素子と、上記絶縁膜厚の絶対値を縮小しても記憶保持特性を良好に保持できる記憶素子と、多値間隔が安定している多値記憶ができる記憶素子を提供することにある。
本発明の第２の目的は、上記記憶素子に記憶された情報の読み出し方法を提供することにある。
【課題を解決するための手段】
【００１０】
上記第１の目的を達成するため、本発明の記憶素子は、長さと第１表面と第１表面に囲まれた断面とを有する第１の半導体領域と、第１表面上に設けられた記憶手段と、記憶手段上に設けられたゲートと、から少なくとも構成され、第１の半導体領域の断面の等価断面半径が、記憶手段の等価酸化シリコン膜厚以下であることを特徴とする。
ここで、等価断面半径ｒは、後述する図２の断面図に示すように、断面が真円でなく多角形の場合は同じ断面積を有する円の曲率半径である。ただし、多角形の場合は一辺が、記憶手段のＳｉＯ２換算等価膜厚（以後、等価酸化膜厚と呼ぶ）ｔｍ以下であることが好ましい。
なお、等価酸化膜厚は、記憶手段の膜厚を記憶手段の誘電率で割った値に、酸化シリコンの誘電率を掛けた値である。記憶手段が多層膜の場合は、各層の膜厚を各層の誘電率で割った値に酸化シリコンの誘電率を掛けた値を、それぞれ加えて合計した値である。【００１１】
上記構成によれば、等価断面半径ｒを記憶手段の等価酸化膜厚ｔｍ以下にすることにより、書き込み電圧、消去電圧が従来のプレーナ形素子の場合の約７０％以下に減少する記憶素子を実現できる。等価断面半径を小さくするほど書き込み電圧、消去電圧の減少率は大きくなる。なお、ここで、プレーナ（ｐｌａｎａｒ）素子とは半導体表面が記憶手段下で記憶手段の等価酸化膜厚より長い距離に亘って平坦な素子を指す。【００１２】
上記構成において、好ましくは、ゲートの両側面に該ゲートにより離間された状態で、第１の半導体領域に接して第１領域と第２領域とが設けられる。【００１３】
上記構成によれば、ゲート長を縮小したとき、記憶手段の等価酸化膜厚ｔｍはそのままでも等価断面半径ｒを小さくすれば、実効的な膜厚は縮小され、従来のＭＯＳの設計理論に従って実際の記憶手段の等価酸化膜厚ｔｍを縮小する必要はなくなった。【００１４】
等価断面半径ｒ、ないしはゲート長Ｌｇを規定することによりゲート電圧換算の多値レベル間隔が、好ましくは、ｋＴ／ｑ（ここで、ｋはボルツマン定数、Ｔは記憶素子使用環境の絶対温度、ｑは電子電荷素量である。）以上の値で多値記憶をすることができる。【００１５】
上記構成によれば、書き込み条件によらず、メモリ構造で決まる素子構造固有のゲート電圧換算の多値レベルが実現される。そのゲート電圧換算の多値レベル間隔が動作温度で雑音に抗して判別できる値であるｋＴ／ｑ以上の固有値に設定できる。【００１６】
好ましくは、断面の等価断面半径が１０ｎｍ以下であり、ゲート長が２０ｎｍ以下であることで、ゲート電圧換算の多値レベル間隔の値を０．０２６Ｖ以上に実現する。【００１７】
好ましくは、第１の半導体領域の断面と第１表面との交線のうち、ゲートに覆われない交線長さは記憶手段の厚さ以下である。【００１８】
記憶手段の等価酸化膜厚は、好ましくは、２０ｎｍ以下である。【００１９】
記憶手段は、多層絶縁膜か、電荷捕獲原子層を含む絶縁膜の何れかであってよい。この電荷捕獲原子は、１個ないしは１０個以内の数原子の集合体で、互いに離間している。記憶手段は、強誘電体から構成することもできる。【００２０】
好ましくは、第１の半導体領域はシリコンからなり、記憶手段において、第１表面で第１の半導体領域と接触する層は膜厚の面指数依存の少ない熱酸化膜である。【００２１】
好ましくは、第１の半導体領域はカーボンナノチューブまたは化合物半導体からなり、記憶手段において第１表面で第１の半導体領域と接触する層は窒化シリコンである。
ここで、カーボンナノチューブのように中空な断面形状を有する半導体では、外側の表面と裏側の表面とがあり、その外側の面を第１表面とし、裏側の表面を第２表面としたとき、第１表面で囲まれ中空部分を含む断面を本発明では総称して「断面」と呼ぶ。【００２２】
多層絶縁膜は、好ましくは、ゲート側から第１の半導体領域表面方向に沿って、上部絶縁膜とキャリア捕獲絶縁膜と下部絶縁膜とからなる３層で構成される。
電荷捕獲原子層は、好ましくは、絶縁膜に１個又は１０個以下の数原子の集合体で互いに離間するチタン原子又はシリコン原子が組み込まれている。つまり、単原子層レベルの平均密度で、チタン原子又はシリコン原子が組み込まれていることが好ましい。
上部絶縁膜は、好ましくは、酸化シリコン膜又は酸化アルミニウム膜である。
キャリア捕獲絶縁膜は、好ましくは、窒化シリコン膜である。窒化シリコン膜のように膜内または界面にキャリア捕獲準位を有する場合にはキャリア捕獲原子層は必ずしも必要ではない。
下部絶縁膜は、好ましくは、酸化シリコン膜、又は酸化シリコン膜と窒化シリコン膜との多層膜である。
簡単な多層絶縁膜としては上部絶縁膜と下部絶縁膜とからなる２層構造の膜でも可能で、キャリア捕獲及びキャリアの蓄積、つまり、記憶は２つの絶縁膜の界面付近で行われる。例えば、下部絶縁膜が窒化シリコン膜である場合は、その上の上部絶縁膜として酸化シリコン膜又は酸化アルミニウム膜が使用可能であるが、キャリア捕獲及び記憶は上記界面近傍の該窒化シリコン膜に形成されるキャリア捕獲準位でなされる。【００２３】
本発明の多値記憶が発現する場合の記憶素子の読み出し方法は、ゲートへランプ電圧パルスを印加し、第１領域と第２領域間に得られる電流パルスの数をカウントすることにより記憶手段へ捕獲されたキャリアの数を検知することもできる。【００２４】
上記記憶素子の読み出し方法によれば、記憶素子の記憶手段に蓄積された多値情報を読み出すことができる。
【発明の効果】
【００２５】
本発明の記憶素子によれば、例えば、等価断面半径ｒを記憶手段の等価酸化膜厚ｔｍ以下にすることにより、書き込み電圧、消去電圧が従来のプレーナ形素子の場合の約７０％以下に減少する。等価断面半径を小さくするほど書き込み電圧、消去電圧の減少率は大きくなり、記憶の保持特性も改善される。
ここで、プレーナ（ｐｌａｎａｒ）素子とは半導体表面が記憶手段下で記憶手段の等価膜厚より長い距離に亘って平坦な素子を指す。【００２６】
本発明の記憶素子によれば、ゲート長を縮小したとき、記憶手段の等価酸化膜厚ｔｍはそのままでも等価断面半径ｒを小さくすれば、実効的な膜厚は縮小され、従来のＭＯＳデバイスの設計理論に従って実際の記憶手段の等価酸化膜厚ｔｍを縮小する必要はなくなる。【００２７】
本発明の記憶素子及びその読み出し方法によれば、書き込み条件によらず、メモリ構造で決まる素子構造固有のゲート電圧換算の多値レベルが実現される。そのゲート電圧換算の多値レベル間隔を、動作温度で雑音に抗して判別できる値ｋＴ／ｑ以上の固有値に設定できる。ここで、ｋはボルツマン定数（Boltzmann’s constant）、Ｔは絶対温度、ｑは電子電荷素量である。
【図面の簡単な説明】
【００２８】
【図１】本発明に係る記憶素子の第１実施形態の構成を示す模式的な斜視透視図である。
【図２】図１のＹ−Ｙ線に沿う断面図である。
【図３】本発明の記憶素子の第２実施形態の構造を示す模式的な断面図である。
【図４】本発明の記憶素子の第３の実施形態の構造を示す模式的な断面図である。
【図５】本発明の記憶素子の第３の実施形態の変形例を示す模式的な断面図である。
【図６】本発明の記憶素子の第３の実施形態のさらに別の変形例を示す模式的な断面図である。
【図７】本発明の記憶素子における第１の半導体領域の等価断面半径に対するプログラム電圧、トラップ電界及びゲート電圧ステップとの関係を示す図である。
【図８】本発明の記憶素子の第１及び第２領域間の電圧が大きい場合の電流電圧特性を示す図である。
【図９】本発明の記憶素子の第１領域及び第２領域間電圧が小さい場合の電流電圧特性を示す図である。
【符号の説明】
【００２９】
１，２，３，４，５：記憶素子
１０：基板
１２，２０：基板上に設けられた絶縁膜
３０：空隙
１００：微細な断面を有する第１の半導体領域
１００Ａ：第１表面
１０１，１０２：触媒層
２１０：第１領域
２１１：第１領域の一部
２１２：第１領域の一部
２１３：第１領域の一部及び電極
２２０：第２領域
２２１：第２領域の一部
２２２：第２領域の一部
２２３：第２領域の一部及び電極
３００：記憶手段
３１０：下部絶縁膜
３１１：下部絶縁膜の第１の半導体領域に接する層
３１２：下部絶縁膜の一部
３１３：下部絶縁膜第１の半導体領域に接する層３１１と同時製膜される膜
３１４：下部絶縁膜の一部である膜３１２と同時製膜される膜
３２０：キャリア捕獲絶縁膜
３２０Ａ：キャリア捕獲原子層
３２３：キャリア捕獲原子層３２０と同時製膜される膜
３３０：上部絶縁膜
３３３：上部絶縁膜３３０と同時製膜される膜
４００：ゲート
５００：表面保護膜
【発明を実施するための最良の形態】
【００３０】
以下、図面を参照してこの発明の実施の形態を詳細に説明する。各図において同一又は対応する部材には同一符号を用いて、本発明を各要素に分けて、実施するための具体的な形態について述べる。
図１は、本発明の記憶素子の構成例を示す模式的な斜視透視図であり、図２は、図１のＹ−Ｙ線に沿う断面図である。
本発明の記憶素子１は、微細な断面を有する第１の半導体領域１００と、第１の半導体領域１００上に形成されている記憶手段３００と、記憶手段３００の外周部に配置されているゲート４００と、を含み構成されている。ゲート４００を挟んで、第１の半導体領域１００の両端に接した第１領域２１０及び第２領域２２０を設けることができる。第１の半導体領域１００に流れる電流は、第１領域２１０及び第２領域２２０により取り出すことができる。なお、図１において、Ｌｇはゲート長を示す。【００３１】
図２に示すように、第１の半導体領域１００は、第１表面１００Ａとこの第１表面１００Ａに囲まれた断面とを有している。第１の半導体領域１００は、記憶手段３００と接する第１表面１００Ａと、第１の半導体領域１００の紙面垂直方向に所定の寸法（以下、第１の長さと呼ぶ）と、を有している。第１の半導体領域１００の紙面に平行な方向は、第１表面１００Ａに囲まれた微細な断面となっている。つまり、第１半導体領域１００は、第１表面１００Ａと第１の長さとこの第１表面１００Ａに囲まれた断面とを有する。【００３２】
記憶手段３００は、第１の半導体領域１００の第１表面１００Ａに設けられている。図示の場合には、ゲート４００は、微細な断面を有する第１の半導体領域１００の周囲を完全に包んでいる場合を示している。
なお、ゲート４００は、微細な断面を有する第１の半導体領域１００の周囲を完全に包んでいる必要はなく、記憶手段３００の等価酸化膜厚程度は開口部があってもよい。つまり、第１の半導体領域１００の断面と第１表面１００Ａとの交線のうち、ゲート４００に覆われない交線長さは記憶手段３００の厚さである等価酸化膜厚以下であればよい。【００３３】
図２に示すように、第１の半導体領域１００の微細な断面は、等価断面半径（ｒ）を有している。等価断面半径ｒは、図示するように、断面が真円でなく多角形でも同じ断面積を有する円の曲率半径である。ただし、多角形の場合は、一辺が記憶手段３００を構成する材料のＳｉＯ２換算等価膜厚（以下、等価酸化膜厚と呼ぶ）ｔｍ以下であることが好ましい。
ここで、等価酸化膜厚は、記憶手段３００の膜厚を記憶手段３００の誘電率で割った値に、酸化シリコンの誘電率を掛けた値である。記憶手段３００が多層膜の場合は、各層の膜厚を各層の誘電率で割った値に、酸化シリコンの誘電率を掛けた値をそれぞれ加えて合計した値である。【００３４】
微細な断面を有する第１の半導体領域１００は、Ｓｉ，Ｇｅ，ＧａＡｓ，ＧａＮ，カーボンナノチューブ（ＣＮＴ）などで構成することができる。
ここで、カーボンナノチューブのように中空の断面形状を有する半導体では、外側の表面と裏側の表面とがあり、その外側の面を第１表面１００Ａとし、裏側の表面を第２表面としたとき、第１表面で囲まれ中空部分を含む断面を本発明では総称して「断面」と呼ぶことにする。【００３５】
記憶手段３００は例えば多層絶縁膜でなる。多層絶縁膜は、後述する図３に示すように、下部絶縁膜３１０とキャリア捕獲絶縁膜３２０と上部絶縁膜３３０とからなる多層膜Ａや、下部絶縁膜３１０とキャリア捕獲原子層３２０Ａと上部絶縁膜３３０からなる多層膜Ｂが好ましい。多層膜Ｂは、多層膜Ａのキャリア捕獲絶縁膜３２０に代えて、キャリア捕獲原子層３２０Ａとした構造を有している。以下、各膜の間に「／」を入れることで多層膜の構成を、上部側から下部側に沿って、上部絶縁膜３３０／キャリア捕獲絶縁膜３２０／下部部絶縁膜３１０のように表記する。多層膜Ａの具体的構成例として、酸化シリコン膜（上部絶縁膜３３０）／窒化シリコン膜（キャリア捕獲絶縁膜３２０）／酸化シリコン膜（下部絶縁膜３１０）からなるＭＯＮＯＳ構造が挙げられる。ＭＯＮＯＳ構造は既に実用化されている（特許文献１参照）。
ここで、下部絶縁膜３１０は第１の半導体領域１００の表面側に配置される絶縁膜であり、上部絶縁膜３３０はゲート４００側に配置される絶縁膜である。【００３６】
他の多層絶縁膜の例として、
（アルミナ、酸化ハフニウム、酸化ハフニウムシリコン等の何れかである高誘電率絶縁膜）／高誘電率絶縁膜または窒化シリコン膜／酸化シリコン膜からなる多層絶縁膜、
（アルミナまたは酸化シリコン膜）／キャリア捕獲原子層／酸化シリコン膜からなる多層絶縁膜、
（アルミナまたは酸化シリコン膜）／（窒化シリコン膜またはキャリア捕獲原子層）／酸化シリコン膜／窒化シリコン膜からなる多層絶縁膜、
などからなる構成が望ましい。
ここで、上記の括弧内の膜は必ずしも使用しなくてもよい膜である。最も少ない層数の多層絶縁膜として、酸化シリコン膜／窒化シリコン膜、アルミナ／窒化シリコン膜など２層膜でも記憶保持をすることができる。ここで、アルミナは、酸化アルミニウム（Ａｌ２Ｏ３）が挙げられる。【００３７】
上記記憶手段３００の構造が多層膜Ａである場合、電子または正孔の電荷が捕獲される場所は２箇所ある。一つはキャリア捕獲絶縁膜３２０の内部のキャリア捕獲サイトで、もう一つは、キャリア捕獲絶縁膜３２０と上部または下部絶縁膜３３０，３１０との界面に形成されたキャリア捕獲サイトである。【００３８】
上記記憶手段３００の構造がキャリア捕獲原子層を有する多層膜Ｂの場合、キャリア捕獲原子層３２０Ａは、上部絶縁膜３３０と下部絶縁膜３１０との間、または、どちらかの界面近くで、電子や正孔からなるキャリアを捕獲する動作を行う原子（以下、キャリア捕獲原子と呼ぶ）が、取り込まれている層である。具体的には、キャリア捕獲原子層３２０Ａは、Ｔｉ（チタン）等の酸化シリコン膜中での熱拡散の小さい原子、Ｓｉ等からなる酸化シリコン膜や窒化膜の構成原子等のキャリア捕獲原子が離散して埋め込まれている絶縁層である。キャリア捕獲原子は、１個から数個の１０個以下の集合体で上部及び下部絶縁膜の界面近傍に埋め込まれているものであって、従来のような１０ｎｍ径レベルのナノクリスタル、ナノドットとは寸法レベルが異なる。上記集合体を平面に展開した集合体を形成する原子の平均面密度は約１原子層レベルとなる。【００３９】
酸素がその表面で反応すると電子欠陥または原子欠陥が生ずるカーボンナノチューブや化合物半導体等で、第１の半導体領域１００を構成する場合には、第１の半導体領域１００の表面に接する下部絶縁膜３１０は、窒化シリコン膜３１１と酸化シリコン膜３１２とからなる２層構造であることが望ましい。第１の半導体領域１００の表面に接する窒化シリコン膜３１１が１〜４ｎｍの厚さを有し、且つ、酸化シリコン膜３１２が２〜３ｎｍの厚さを有することで、書き込み消去時の高電界下では電子または正孔をトンネル導電させ、記憶保持状態では書き込まれた電子、正孔が移動することを阻止することができる。【００４０】
記憶手段３００は強誘電体膜で構成することもできる。ＰＺＴ等の強誘電体を、直接第１の半導体領域１００の表面に形成すると表面の原子結合が乱れ、キャリアの表面移動度が著しく劣化する半導体が多い。これは、数ｎｍの窒化シリコン膜等を介して第１の半導体領域１００の表面へ強誘電体を設けることで回避することができる。第１の半導体領域１００がカーボンナノチューブからなる場合には、カーボンナノチューブ１００が、もともとダングリングボンドが表面に現れていないので、強誘電体膜を直接表面に形成しても、その上に形成したゲート４００からその表面を電気制御することができる。この場合、非酸化物系や有機系の材料からなる強誘電体膜ならば問題はない。酸化物強誘電体膜を、直接カーボンナノチューブの表面へ接触させると欠陥ができる。この場合には、数ｎｍレベルの厚さの窒化膜をカーボンナノチューブの表面に介在させてから酸化物強誘電体膜を形成すればよい。【００４１】
ゲート４００は、記憶手段３００より導電性に富んだ材料を用いることが必要である。ゲート４００は、記憶手段３００との化学反応性が小さく、接着性に優れた材料で構成される。この条件を満たさない場合は、ゲート４００と記憶手段３００との間に、反応バリア層や接着層を設けることで解決を図ることができる。【００４２】
ゲート４００は、従来のシリコンゲートを用いることもできる。微細な断面を有する第１の半導体領域１００には不純物をドープすると却ってトランジスタ特性のバラツキが多くなるので、不純物をドープしない微細な断面を有する第１の半導体領域１００が使われるようになる。このとき、ゲート４００は、第１の半導体領域１００のミッドギャップに近い仕事関数を有する材料を用いてもよい。例えば、シリコンでなる第１の半導体領域１００では、ゲート４００の材料は、ＴａＮやＴｉＮを用いることが望ましい。【００４３】
記憶素子１の第１領域２１０及び第２領域２２０は、第１の半導体領域１００から取り出したいキャリアの導電形を有する半導体、金属、または金属シリサイドにより形成されている。第１及び第２領域２１０，２２０は、ゲート４００の両側にゲート４００下から延在する微細な断面を有する第１の半導体領域１００の部分へ不純物を導入することにより形成することができる。第１及び第２領域２１０，２２０は、不純物を含む半導体領域を第１の半導体領域１００の両端部分へ接触または堆積することにより形成することができる。さらに別の方法として、金属を第１の半導体領域１００の両端部分へ堆積し、必要に応じて熱処理することにより形成することができる。また、第１及び第２領域２１０，２２０は、上記各方法を組み合わせて形成してもよい。【００４４】
第１及び第２領域２１０，２２０は、電極を設けるために微細な断面を有する第１の半導体領域１００よりも大きい断面積または大きい平面寸法で形成されることがある。この場合には、ゲート４００と第１領域２１０ないしは第２領域２２０の間に、微細な断面を有する第１の半導体領域１００のゲート４００下から延在する部分に外部電界によってキャリアを誘起した領域を設け、それらを誘起第１領域及び誘起第２領域として使用してもよい。【００４５】
微細な断面を有する第１の半導体領域１００に複数の記憶手段３００とゲート４００の組を設けた場合には、ゲート４００間にある、微細な断面を有する第１の半導体領域１００に、外部電界によってキャリアを誘起した誘起第１領域及び誘起第２領域を使用してもよい。【００４６】
金属からなる第１及び第２領域２１０，２２０とゲート４００との間の、微細な断面を有する第1の半導体領域１００のゲート４００下から延在する部分に、外部電解によってキャリアを誘起した領域をも設け、それらを誘起第１領域及び誘起第２領域として使用してもよい。【００４７】
第１及び第２領域２１０，２２０は、上記した何れの構成であっても、記憶手段３００の下部に配置されている微細な断面を有する第１の半導体領域１００からの電流を引き出すのに充分な大きさの導電度を有する。【００４８】
次に、本発明の記憶素子の第２の実施形態について説明する。
図３は、本発明の第２実施形態である記憶素子２の構造を示す模式的な断面である。図３に示すように、本発明の記憶素子２は、基板１０上に設けられた第１及び第２領域２１０，２２０と、微細な断面を有する第１の半導体領域１００と、第１の半導体領域１００に形成される記憶手段３００と、記憶手段３００に形成されるゲート４００と、から構成されている。第１領域２１０の左側及び第２領域２２０の右側は、基板上に設けられた分離層となる絶縁膜２０である。第１の半導体領域１００は、その両端が第１領域の一部２１１と第２領域の一部２２１とにより第１領域の相対的に大きい断面を有する部分２１２と第２領域の相対的に大きい断面を有する部分２２２にそれぞれ接続されている。【００４９】
記憶手段３００は、微細な断面を有する第１の半導体領域１００の上下側面を含む第１表面１００Ａに配置されている。記憶手段３００の下部と、第１及び第２領域２１０，２２０とで囲まれる領域３０は空隙である。つまり、微細な断面を有する第１の半導体領域１００は空隙３０で基板１０と分離されている。製造法によっては、ゲート４００は上記のように空隙３０の一部にある記憶手段３００の下には形成されない。なお、この空隙３０は絶縁物で充填することができる。【００５０】
ゲート４００の両側に位置する第１及び第２領域２１０，２２０は、微細な断面を有する半導体領域１００とほぼ同じ断面を有しその延在部分である領域２１１，２２１と、相対的に大きい断面を有する部分である領域２１２，２２２とから構成されている。相対的に大きい断面を有する部分である領域２１２，２２２は配線、他素子との接続のための接続部分や支持部材として用いられる。【００５１】
記憶手段３００は、第１の半導体領域１００の表面から順に、下部絶縁膜３１０とキャリア捕獲絶縁膜３２０と上部絶縁膜３３０とが積層されている。【００５２】
第１の半導体領域１００がシリコンからなる場合の記憶手段３００などの材料について説明する。記憶手段３００における下部及び上部絶縁膜３１０，３３０を酸化シリコン膜とし、キャリア捕獲絶縁膜３２０を窒化シリコン膜とすることができる。【００５３】
下部絶縁膜３１０となる酸化シリコン膜は、シリコンの面指数依存酸化速度を緩和した酸化方法で形成することができる。減圧下で水素と酸素をウエファー近傍で燃焼させる（以後減圧パイロジェニックと呼ぶ）酸化方法を用いることができる（例えば、１０ｔｏｒｒ、７００℃）。【００５４】
窒化シリコン膜３２０は、原子層堆積法（以下ＡＬＤ法とも呼ぶ：ａｔｏｍｉｃ  ｌａｙｅｒ  ｄｅｐｏｓｉｔｉｏｎ）を用いることが望ましい。従来のＣＶＤによる窒化シリコン膜の堆積では、４ｎｍ程度の膜厚では均一な製膜は難しく、島状に堆積されるが、下部絶縁膜である酸化シリコン膜３１０の表面をプラズマ窒化法等で窒化しておけばジクロルシラン（ｄｉ−ｃｈｌｏｒｏ−ｓｉｌａｎｅ）とアンモニアとの熱ＣＶＤでも島が連続した面状の製膜が可能である。【００５５】
上部絶縁膜となる酸化シリコン膜３３０は表面、裏面、側面で膜厚の大きな差が生じない、等方性の成長が可能なシランと亜酸化窒素とを原料とした高温ＣＶＤ法で堆積することができる。または、酸化シリコン膜３１０の上に窒化シリコン膜を堆積し、その後で減圧パイロジェニック酸化（例えば、１０ｔｏｒｒ、８５０℃）により窒化シリコン膜を所定の厚さだけ酸化して、上部絶縁膜となる酸化シリコン膜３３０を得ることができる。【００５６】
長期の記憶に寄与するキャリア捕獲準位は、窒化シリコン膜３２０内だけでなく、窒化シリコン膜３２０と上部絶縁膜である酸化シリコン膜３３０との界面にも形成される。【００５７】
ゲート４００は、ＴｉＮ、ＴａＮ等で形成することができる。【００５８】
微細な断面を有するシリコン１００には、ことさらドナーやアクセプタ等の荷電子制御不純物を導入しなくてもよい。【００５９】
第１及び第２領域２１０，２２０には、記憶素子がＰチャネルの場合は硼素、ｎチャネルの場合は砒素をイオン注入法等の公知の技術により導入する。第１及び第２領域２１０，２２０において、微細な断面を有するシリコン１００と接続する部分となる領域２１１，２２１の不純物濃度は、１×１０１９原子／ｃｍ３程度である。第１及び第２領域２１０，２２０の相対的に大きい断面を有する部分である領域２１２，２２２では、さらに１桁以上高濃度として、直列抵抗やコンタクト抵抗を下げることができる。【００６０】
イオン注入後の熱処理は、イオン注入で生じた欠陥がほぼ回復できる範囲で低温、短時間で行なうことが望ましい。熱処理時のゲート４００下の微細な断面を有する第１の半導体領域（シリコン）１００への不純物拡散は微細な断面の等価断面半径が小さいので、従来知られている侵入深さより浅くなる。ゲート４００の外側及びこの不純物侵入部分までが、領域２１１，２２１となる。【００６１】
図４は、本発明の記憶素子の第３の実施形態の構造を示す模式的な断面である。
図４に示すように、本発明の記憶素子３は、微細な断面を有する第１の半導体領域１００がカーボンナノチューブ（ＣＮＴ）で構成されている。図において、基板１０はシリコン基板であり、最初にシリコン基板１０上に酸化シリコン膜からなる絶縁膜１２が設けられ、さらに、酸化シリコン膜１２中には、空隙３０が設けられている。この空隙３０は絶縁膜１２上に後述するカーボンナノチューブが成長した後に選択エッチング等で形成し、後述するゲート４００の形成後、絶縁物で埋め戻すことができる。【００６２】
カーボンナノチューブ１００は、絶縁膜１２に形成された触媒層１０１，１０２を成長起点として形成することができる。この触媒層１０１，１０２には、鉄、ニッケル、コバルトまたはこれらの化合物等からなる触媒を用いることができる。カーボンナノチューブ１００は、単層（ｓｉｎｇｌｅ  ｗａｌｌ）のカーボンナノチューブを用いることができる。【００６３】
上記触媒層１０１，１０２は、それぞれ、第１及び第２領域となる。さらに、第１及び第２領域となる触媒層１０１，１０２とカーボンナノチューブとには、電極層２１３，２２３を設けてもよい。電極層２１３，２２３は金などの金属材料からなり、第１及び第２領域の一部となる。【００６４】
記憶手段３００は、微細な断面を有する第１の半導体領域１００側から順に、半導体領域１００に接する第１の下部絶縁膜３１１と、第２の下部絶縁膜３１２からなる下部絶縁膜３１０と、キャリア捕獲絶縁膜３２０と、上部絶縁膜３３０と、から構成されている。【００６５】
半導体領域１００がカーボンナノチューブであるので、第１の下部絶縁膜３１１を窒化シリコン膜とし、アンモニアラジカル（光、熱フィラメント等で活性化したアンモニアガス）またはアンモニアのリモートプラズマ（ｒｅｍｏｔｅ  ｐｌａｓｍａ）とシランとを原料としたＣＶＤ等の等方性低温薄膜成長技術によって製膜されることが望ましい。【００６６】
第２の下部絶縁膜３１２は酸化シリコン膜とすることができる。この酸化シリコン膜３１２は、第１の下部絶縁膜３１１として成長させた窒化シリコン膜の表面を酸素のリモートプラズマによりプラズマ酸化することで形成することができる。【００６７】
キャリア捕獲絶縁膜３２０には、窒化シリコン膜を用いることができる。窒化シリコン膜３２０は、図３で説明した等方性の製膜技術で製膜することができる。【００６８】
上部絶縁膜３３０には、酸化シリコン膜またはアルミナ膜を用いることができる。酸化シリコン膜は、図３で説明した等方性の製膜技術で製膜することができる。アルミナは、原子層堆積法（ＡＬＤ）を用いて製膜することができる。【００６９】
ゲート４００は、ＴｉＮ、ＴａＮ膜などを用いることができる。【００７０】
図５は、本発明の記憶素子の第３の実施形態の変形例を示す模式的な断面図である。
図５に示す記憶素子４が、図４に示した記憶素子３と異なるのは、図４の記憶素子３の空隙３０及び記憶素子３の表面に、さらに、窒化シリコン膜等からなる表面保護膜（パッシベーション膜）５００を設けた点にある。表面保護膜５００は、触媒ＣＶＤ（ｃａｔＣＶＤ）、プラズマＣＶＤ法で堆積することができる。他の構成は、図４に示した記憶素子３と同じであるので、説明を省略する。【００７１】
図６は、本発明の記憶素子の第３の実施形態のさらに別の変形例を示す模式的な断面図である。図６に示すように、記憶素子５の蓄積手段である４層膜の製膜時にゲート４００となる部分以外のＣＮＴに成長した同一構成の膜３１３（下部絶縁膜の第１の半導体領域に接する層３１１と同時製膜）、膜３１４（下部絶縁膜の一部３１２と同時製膜）、膜３２３（キャリア捕獲絶縁膜３２０と同時製膜）、膜３３３（上部絶縁膜３３０と同時製膜）を、除去せずそのまま表面保護膜５００として残置活用している。【００７２】
記憶素子３，４，５の場合、シリコン基板１０へ正の３〜５Ｖの電圧を金属層２１３ないしは２２３に対して印加すればゲート４００と金属電極との間のＣＮＴ（２１１ないし２２１）表面には電子が誘起され、負の電圧を印加すれば正孔が誘起されるので、この部分を外部電界によってキャリアを誘起した誘起第１領域・第２領域とすることができる。この素子をそれぞれ、ｎチャネル素子、ｐチャネル素子として用いることができる。【００７３】
本発明の記憶素子１〜５の動作について説明する。以下、特に断らない限りは記憶素子１について説明するが、他の記憶素子２〜５も同様にして動作する。
図７は、本発明の記憶素子１における第１の半導体領域１００の等価断面半径に対するプログラム電圧、トラップ電界及びゲート電圧ステップとの関係を示す図である。図７において、横軸は等価断面半径（ｎｍ）である。【００７４】
図７の曲線１は、本発明の記憶素子１による書き込み電圧あるいは消去電圧（プログラム電圧（ｐｒｏｇｒａｍ  ｖｏｌｔａｇｅ））が、従来のプレーナ形素子と較べてどのように減少するかを示している。図７の左縦軸はプレーナ素子の値で正規化している。書き込み、消去電圧を、従来のプレーナ素子の７０％以下とするためには、曲線１から紙面下方に向かう点線で示すように、等価断面半径を、記憶手段３００の厚さの等価酸化膜厚ｔｍ（この場合は１０ｎｍ）以下にする必要があることがわかる。【００７５】
図７は、ｔｍが１０ｎｍの場合を示しているが、横軸の等価断面半径ｒを記憶手段に用いる等価酸化膜厚ｔｍで正規化した場合には、上記プログラム電圧の減少率は記憶手段３００の膜厚によらずほぼ同じ曲線となる。したがって、本発明の記憶素子１では、第１の半導体領域１００の等価断面半径を、記憶手段３００の等価酸化膜厚以下と設定する。【００７６】
等価酸化膜厚であるｔｍが６ｎｍから２０ｎｍまで変化してもｒ／ｔｍが１以下では、プログラム電圧は７０％以下になる。さらに、等価断面半径を減少して、ｔｍの０．４倍としたとき、プログラム電圧は５０％（曲線１に点線丸印で示す）、ｔｍの０．１５倍のとき、書き込み電圧あるいは消去電圧は３０％となる。【００７７】
このプログラム電圧の効果は、記憶手段３００に高電界を印加することによって書き込みと消去がなされる原理を使う記憶素子に共通である。この例としては、絶縁膜を通るキャリアトンネル、ファウラー・ノルドハイム・トンネル、ホットキャリア注入、強誘電体の分極（ｐｏｌａｒｉｚａｔｉｏｎ）変化等がある。【００７８】
本発明の記憶素子１を絶縁ゲートトランジスタとして動作させたとき、その等価ゲート絶縁膜厚も、図７に示したプログラム電圧と同様に、等価断面半径ｒが減少するにしたがって減少する。【００７９】
さらに、図７の曲線２は、記憶手段３００の中で電荷が捕獲される位置の電界（以下、トラップ電界と呼ぶ）の減少率を示している。記憶手段３００の中において、電荷の捕獲される位置は、微細な断面を有する第１の半導体領域１００の表面から記憶手段３００の等価酸化膜厚のほぼ１／２にある場合である。捕獲された電荷が失われる確率は、この電界の指数関数依存性があるので、数割の電界減少でも、記憶の保持特性は桁違いに改善される。【００８０】
本発明の記憶素子１において、等価断面半径ｒ、ないしはゲート長Ｌｇを規定することにより、多値記憶を有意に実現することができる場合について説明する。
捕獲された電子または正孔一個に対して、強誘電体の場合は双極子１つが反転すると、本発明の記憶素子１において、ゲート電圧に対する第１及び第２領域間の電流特性（以下、ゲート電圧−第１及び第２領域間の電流特性と呼ぶ）はステップ状に変化する。【００８１】
図７の右縦軸は、上記ゲート電圧−第１及び第２領域間の電流特性において、ゲート電圧軸に生ずる電圧ステップ（Ｖ）を示している。図７の曲線３，４，５は、第１の半導体領域１００の等価断面半径に対するゲート電圧軸に生ずる電圧ステップ（以下、ゲート電圧ステップと呼ぶ）を示している。【００８２】
このゲート電圧ステップは、書き込み条件に依存する従来のアナログ的な多値レベル間隔でなく、素子構造、材料等に固有なゲート電圧換算の多値レベル間隔として多値記憶に活用できる。【００８３】
ゲート電圧ステップを、動作温度Ｔで多値記憶に利用するためにはｋＴ／ｑ以上の電圧ステップが必要である。動作温度を室温とした場合は、０．０２６Ｖ以上のゲート電圧ステップが必要である。【００８４】
本発明の記憶素子では、ゲート電圧換算でメモリ素子固有の離散した多値レベルを動作温度で識別できる電圧間隔で実現するために、微細な断面を有する第１の半導体領域１００の等価断面半径ｒないしはゲート長Ｌｇ（図１のＬｇ参照）を規定することができる。図７の曲線３は、ゲート長Ｌｇを２ｒ（等価直径）としたときの等価断面半径とゲート電圧ステップを示しており、０．０２６Ｖ以上のゲート電圧ステップを得るには等価断面半径を１０ｎｍ以下にすればよいことが分かる。同様に、曲線４に点線で表す丸印で示すように、ゲート長Ｌｇを２０ｎｍに固定した場合も、等価断面半径ｒを１０ｎｍ以下にする必要があることが分かる。等価断面半径ｒを１０ｎｍとした場合は、ゲート長Ｌｇを２０ｎｍ以下とすればよいことがわかる。【００８５】
ゲート電圧ステップは、ｔｍが６〜２０ｎｍの範囲ではｔｍに大きく依存しない。このゲート電圧ステップはゲート長Ｌｇに反比例する成分を有するので、ゲート長をさらに小さくすることで電圧ステップに余裕を持たせることができる。【００８６】
本発明の記憶素子１では、このゲート電圧ステップを利用する多値記憶のために等価断面半径ｒを１０ｎｍ以下に設定する。なお、参考までに、ゲート長Ｌｇを１０ｎｍとした場合のゲート電圧ステップを図７の曲線５で示している。【００８７】
次に、本発明の記憶素子の電流電圧特性及び多値記憶と読出し方法について説明する。
図８は、本発明の記憶素子の第１及び第２領域間の電圧が大きい場合の電流電圧特性を示す図である。図８は、所謂ゲート電圧−第１及び第２領域間の電流特性（以下、単にＩＶ特性とも呼ぶ）であり、キャリア捕獲数に従って電圧軸方向でＩＶ特性が移動する例を示している。図８は第１領域−第２領域間の電圧がゲート（閾値）電圧ステップより大きい電圧、例えば０．５Ｖの時の第２領域間の電流Ｉ１２−ゲート電圧ＶＧＳ特性である。【００８８】
キャリア１個が記憶手段３００に捕獲される毎に、ＩＶ特性は固有値１単位ΔＶ（実施例２の場合は約０．１Ｖ）ずつゲート電圧軸でシフトしてゆくので、記憶手段３００へキャリア捕獲がないときのゲート閾値電圧をＶｔｈ０とすれば、読出し時ゲート電圧ＶＧＳｊをＶｔｈ０＋ｊΔＶからＶｔｈ０＋（ｊ+１）ΔＶの間に設定した時の第１領域−第２領域間に流れる電流I１２がＩｔｈより大きいか小さいかで、捕獲されたキャリアの数ｎがｊ以下かそれより大きいかを知ることができる。
ただし、ＩｔｈはＶＧＳ＝Ｖｔｈ０のときに、第１領域−第２領域間に流れる電流である。読出しのゲート電圧をｎ＝０から必要な数ｊ＋１まで変化させ、第１領域−第２領域間に流れる電流Ｉ１２がＩｔｈ以下からＩｔｈ以上と変化したときのゲート電圧を与えるｊの値で捕獲されたキャリアの数ｎを知ることができる。【００８９】
図９は、本発明の記憶素子の第１領域及び第２領域間電圧が小さい場合の電流電圧特性を示す図である。図９は、ゲート電圧−第１及び第２領域間の電流特性であり、キャリア捕獲数０の時とｊ個のとき（点線）のＩＶ特性の変化例を示す。第１領域−第２領域間の電圧がゲート（閾値）電圧ステップより小さい電圧、例えば０．０５Ｖの時は図９に示すように第１領域−第２領域間に流れる電流Ｉ１２はゲート電圧が増加してゆくに従って、上記ゲート電圧ステップに近い電圧間隔で周期的に増減する。
ただし、ゲート４００下の第1の半導体領域表面１００Ａと第１又は第２領域間の電気容量がゲート４００と第1の半導体領域表面１００Ａとの間の電気容量に較べて無視できないときは、この電流の増減が発現する温度は図９の特性が得られる温度より低く、ΔＶの値も小さい。【００９０】
このＩＶ特性は、上記記憶手段３００へキャリアが１個捕獲される毎に、ゲート閾値電圧ステップでゲート電圧軸に沿ってずれてゆくので、ゲート電圧ＶＧＳをＶｔｈ０以下から規定の電圧Ｖｒｄｌまでスイープして読み出すと、第１領域−第２領域間に流れる電流量が時間軸で増減して電流パルス数が変化する。【００９１】
Ｖｒｄｌ=Ｖｔｈ０＋ｊΔＶのとき、キャリアの捕獲数がゼロ（厳密に言えば書き込まない初期値から増加なし）のときは電流パルス数はｊ個、キャリアの捕獲数が１個のときはｊ−１個、キャリアの捕獲数がｊ個のときは０個となる。【００９２】
したがって、本発明の記憶素子１において、等価断面半径ｒ、ないしはゲート長Ｌｇを規定することにより、多値記憶を有意に実現することができる場合、つまり、等価断面半径を１０ｎｍ以下とし、ゲート長を２０ｎｍ以下とした場合には、ゲートへＶｔｈ０以下からＶｒｄｌまで変化するランプ電圧パルスを印加し、第１領域−第２領域間に得られる電流パルスの数を数えることにより記憶手段３００へ捕獲されたキャリアの数を知ることができる。このようにして記憶手段３００に蓄積された多値情報を読み出すことができる。【００９３】
本発明の記憶素子１において、下部絶縁膜３１０の厚さを酸化シリコン等価膜厚で２ｎｍ以下とすると、記憶の保持時間は小さくなるが、プログラム電圧はさらに小さくなり、プログラム時間は１００ｎｓを切ることができる。このような電気特性の記憶素子１では、応用範囲は限られるものの書き換え時間の長い一種のＤＲＡＭとして利用することも可能である。
【実施例１】
【００９４】
以下、本発明を具体的実施例によりさらに説明する。
実施例１として、図３に示した記憶素子２を以下のようにして製作した。
シリコン基板１０上にＳｉ１−ｘＧｅｘをヘテロエピタキシャル成長し、Ｓｉ１−ｘＧｅｘ上に微細な断面を有する第１の半導体領域１００となるシリコンの極薄層をヘテロエピタキシャル成長した。
側壁形成技術を用いて微細線幅のエッチングマスクを形成し、それをマスクとして用いて上記シリコンの極薄層のエッチングを行い、図３の紙面に垂直方向に微細な幅のシリコン極薄層を残した。
次に、Ｓｉ１−ｘＧｅｘの選択エッチング液（選択エッチャント）により除去することで空隙３０を形成した。【００９５】
微細な断面を有するシリコン１００は、空隙３０で基板１０と分離されている。その断面は矩形に近いが、水素中の熱処理により表面欠陥がアニールされていると同時に、図２に示される断面のように各頂点は丸くなっている。断面の表面線の曲面でない平らな部分の長さは１０ｎｍ以下、断面の等価断面半径は８ｎｍであった。【００９６】
記憶手段３００として、シリコン１００の表面から順に、酸化シリコン膜３１０を３ｎｍ、キャリア捕獲絶縁膜となる窒化シリコン膜３２０を４ｎｍ、酸化シリコン膜３３０を５ｎｍ堆積した。この記憶手段３００の等価酸化膜厚は１０.８ｎｍである。【００９７】
酸化シリコン膜３１０の堆積には、減圧パイロジェニック酸化方法を用いた。圧力は、１０ｔｏｒｒ、酸化温度は７００℃であった。窒化シリコン膜３２０は、原子層堆積法で約７ｎｍ堆積し、その後減圧パイロジェニック酸化（１０ｔｏｒｒ、８５０℃）により窒化シリコン膜を約３ｎｍ分だけ酸化して、５ｎｍの上部絶縁膜３３０となる酸化シリコン膜を形成した。【００９８】
長期の記憶に寄与するキャリア捕獲準位は、窒化シリコン膜３２０内及び窒化シリコン膜３２０の上部絶縁膜である酸化シリコン膜３３０との界面に形成される。【００９９】
ゲート４００はＴｉＮから構成し、ゲート長Ｌｇは４０ｎｍ、第１領域２１２，第２領域の２２２間の長さは１２０ｎｍとして、実施例１の記憶素子２を製作した。【０１００】
この実施例１の記憶素子２の書き込み電圧は９Ｖであり、従来のプレーナ素子の場合の１４Ｖよりも低下した。実施例１の記憶素子２の消去電圧は−８Ｖであり、従来のプレーナ素子の場合には−１２Ｖの消去電圧を必要としたのに対して、−８Ｖと下げることができた。さらに、ゲート４００からのキャリア注入が減少したために、特に消去時の電圧の絶対値を大きく設定することができ、ミリ秒レベルの消去をサブミリ秒まで改善できた。
【実施例２】
【０１０１】
実施例２として、図５に示した記憶素子４を製作した。微細な断面を有する第１の半導体領域１００は、長さ約１００ｎｍ、半径ｒが約０．６ｎｍの単層カーボンナノチューブを用いた。【０１０２】
記憶手段３００を、第１の下部絶縁膜３１１となる３ｎｍ厚の窒化シリコン膜と、第２の下部絶縁膜３１２となる２ｎｍ厚の酸化シリコン膜と、キャリア捕獲絶縁膜３２０となる６ｎｍ厚の窒化シリコン膜と、上部絶縁膜３３０となる５ｎｍ厚の酸化シリコン膜または１２ｎｍ厚のアルミナ膜と、で構成した。ゲート４００は、５０ｎｍ厚のＴｉＮ膜で形成した。表面保護膜５００には窒化シリコン膜を用いた。【０１０３】
第１の下部絶縁膜３１１はアンモニアラジカル（ｒａｄｉｃａｌ）またはアンモニアのリモートプラズマ（ｒｅｍｏｔｅ  ｐｌａｓｍａ）とシランとを原料としたＣＶＤ等の等方性低温薄膜成長技術によって製膜した。第２の下部絶縁膜３１２は酸素のリモートプラズマによる第１の下部絶縁膜用に成長させた窒化シリコンのプラズマ酸化で形成した。キャリア捕獲絶縁膜３２０としての窒化シリコン膜は上記等方性製膜技術で製膜した。上部絶縁膜３３０としてアルミナを用いる場合は、ＡＬＤ法を用いることができる。【０１０４】
パッシベーション膜５００は通常のプラズマＣＶＤ技術でも堆積可能であるが、図６に示すように、上記蓄積手段である４層膜製膜時にゲートとなる部分以外のＣＮＴに成長した同一構成の膜３１３（下部絶縁膜の第１の半導体領域に接する層３１１と同時製膜）、膜３１４（下部絶縁膜の一部３１２と同時製膜）、膜３２３（キャリア捕獲絶縁膜３２０と同時製膜）、膜３３３（上部絶縁膜３３０と同時製膜）を除去せずそのまま表面保護膜５００として残置活用した。【０１０５】
実施例２の記憶素子４の場合、プログラム電圧は約３Ｖとなった。これに対して記憶素子４のカーボンナノチューブ１００を使用した場合に相当するプレーナ形素子は存在しない。そこで、プレーナ形素子として、グラフェン（ｇｒａｐｈｅｎ）等の平坦な材料を用いると仮定した場合には、そのプログラム電圧は約１６Ｖであると推定される。したがって、上記実施例２のプログラム電圧は非常に小さいことが分かる。【０１０６】
この実施例２で記憶素子４のゲート長が２０ｎｍの場合は、捕獲キャリア１個に対して変化するゲート閾値電圧ステップは約０．１Ｖとなり、室温で充分多値記憶に活用できる値である。【０１０７】
本発明は、上記実施の形態や実施例に限定されるものではなく、特許請求の範囲に記載した発明の範囲内で種々の変形が可能である。例えば、第１の半導体領域１００、記憶手段３００、ゲート４００の構造や寸法等は記憶素子１の使用目的に応じて設定することができ、それらも本発明の範囲内に含まれることはいうまでもない。
【産業上の利用可能性】
【０１０８】
本発明の記憶素子１は、ナノＣＭＯＳの進展に立ちはだかるフラッシュメモリの限界を破る技術として、先端ナノＣＭＯＳ時代のテラビットに向けたフラッシュメモリとして、先端ナノＣＭＯＳ混載メモリとして利用することができる。さらに、ＣＮＴ電子素子のジャンルにＦＥＴ等のトランジスタだけでなくメモリの機能を加えることによりこの素子群の利用を一層促進することが期待される。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【手続補正書】
【提出日】平成21年5月15日(2009.5.15)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
長さと第１表面と該第１表面に囲まれた断面とを有する第１の半導体領域と、
上記第１表面上に設けられた記憶手段と、
上記記憶手段上に設けられたゲートと、から少なくとも構成される記憶素子において、
上記記憶手段が、電荷捕獲原子層を含む絶縁膜か、多層絶縁膜か、強誘電体かの何れかであり、
上記第１の半導体領域の断面の等価断面半径を、上記記憶手段の等価酸化シリコン膜厚以下とすることによりプログラム電圧をプレーナ形素子の０．７倍以下に低減したことを特徴とする、記憶素子。
【請求項２】
長さと第１表面と該第１表面に囲まれた断面とを有する第１の半導体領域と、
上記第１表面上に設けられた記憶手段と、
上記記憶手段上に設けられたゲートと、から少なくとも構成され、
上記断面は非中空断面であり、
上記記憶手段が、電荷捕獲原子層を含む絶縁膜か、多層絶縁膜か、強誘電体かの何れかであり、
上記第１の半導体領域の断面の等価断面半径が、上記記憶手段の等価酸化シリコン膜厚以下であることで、プログラム電圧をプレーナ形素子の０．７倍以下としたことを特徴とする、記憶素子。
【請求項３】
長さと第１表面と該第１表面に囲まれた断面とを有する第１の半導体領域と、
上記第１表面上に設けられた記憶手段と、
上記記憶手段上に設けられたゲートと、から少なくとも構成され、
上記半導体領域はカーボンナノチューブまたは化合物半導体であり、
上記記憶手段が、電荷捕獲原子層を含む絶縁膜か、多層絶縁膜か、強誘電体かの何れかであり、
上記記憶手段のうち上記第１の半導体領域と接触する層は窒化シリコンからなり、
上記第１の半導体領域の断面の等価断面半径が、上記記憶手段の等価酸化シリコン膜厚以下であることで、プログラム電圧をプレーナ形素子の０．７倍以下としたことを特徴とする、記憶素子。
【請求項４】
前記ゲートの両側面に該ゲートにより離間された状態で、前記第１の半導体領域に接して第１領域と第２領域とを設けたことを特徴とする、請求の範囲１〜３の何れかに記載の記憶素子。
【請求項５】
ゲート電圧換算の多値レベル間隔が、構造又は材料に固有なｋＴ／ｑ（ここで、ｋはボルツマン定数、Ｔは前記記憶素子使用環境の絶対温度、ｑは電子電荷量である。）以上の離散した値で多値記憶をすることを特徴とする、請求の範囲１〜３の何れかに記載の記憶素子。
【請求項６】
前記断面の等価断面半径が１０ｎｍ以下であり、ゲート長が２０ｎｍ以下であり、ゲート電圧換算の多値レベル間隔の値が０．０２６Ｖ以上であることを特徴とする、請求の範囲５に記載の記憶素子。
【請求項７】
前記第１の半導体領域の断面と前記第１表面との交線のうち、ゲートに覆われない交線長さは前記記憶手段の厚さ以下であることを特徴とする、請求の範囲１〜３の何れかに記載の記憶素子。
【請求項８】
前記記憶手段の等価酸化膜厚は２０ｎｍ以下であることを特徴とする、請求の範囲１〜３の何れかに記載の記憶素子。
【請求項９】
前記第１の半導体領域はシリコンからなり、
前記記憶手段において、前記第１表面で前記第１の半導体領域と接触する層は膜厚の面指数依存の少ない熱酸化膜であることを特徴とする、請求の範囲１または２に記載の記憶素子。
【請求項１０】
前記多層絶縁膜は、ゲート側から前記第１の半導体領域表面方向に沿って、上部絶縁膜とキャリア捕獲絶縁膜と下部絶縁膜とからなる３層で構成されることを特徴とする、請求の範囲２に記載の記憶素子。
【請求項１１】
前記多層絶縁膜は、ゲート側から前記第１の半導体領域表面方向に沿って、上部絶縁膜とキャリア捕獲絶縁膜と下部絶縁膜とからなる３層で構成されることを特徴とする、請求の範囲１または３に記載の記憶素子。
【請求項１２】
前記電荷捕獲原子層は、絶縁膜に１個又は１０個以下の数原子の集合体で互いに離間するチタン原子が組み込まれたことを特徴とする、請求の範囲１〜３の何れかに記載の記憶素子。
【請求項１３】
前記電荷捕獲原子層は、絶縁膜に１個又は１０個以下の数原子の集合体で互いに離間するシリコン原子が組み込まれたことを特徴とする、請求の範囲１〜３の何れかに記載の記憶素子。
【請求項１４】
前記上部絶縁膜は、酸化シリコン膜であることを特徴とする、請求の範囲１０または１１に記載の記憶素子。
【請求項１５】
前記上部絶縁膜は、酸化アルミニウム膜であることを特徴とする、請求の範囲１０または１１に記載の記憶素子。
【請求項１６】
前記キャリア捕獲絶縁膜は、窒化シリコン膜であることを特徴とする、請求の範囲１０または１１に記載の記憶素子。
【請求項１７】
前記下部絶縁膜は、酸化シリコン膜であることを特徴とする、請求の範囲１０に記載の記憶素子。
【請求項１８】
前記下部絶縁膜は、酸化シリコン膜と窒化シリコン膜との多層膜であることを特徴とする、請求の範囲１０または１１に記載の記憶素子。
【請求項１９】
前記記憶手段において、前記第１表面で前記第１の半導体領域と接触する層は窒化シリコンからなり、該窒化シリコンからなる層の上に酸化シリコン又は酸化アルミニウムからなる層が設けられていることを特徴とする、請求の範囲１〜３の何れかに記載の記憶素子。
【請求項２０】
長さと第１表面と該第１表面に囲まれた断面とを有する第１の半導体領域と、
上記第１表面上に設けられた記憶手段と、
上記記憶手段上に設けられたゲートと、から少なくとも構成される記憶素子において、
上記記憶手段が、電荷捕獲原子層を含む絶縁膜か、多層絶縁膜か、強誘電体かの何れかであり、
上記第１の半導体領域の断面の等価断面半径を、上記記憶手段の等価酸化シリコン膜厚以下とすることによりプログラム電圧をプレーナ形素子の０．７倍以下に低減したことを特徴とする、プログラム電圧の低減方法。
【請求項２１】
請求項４に記載の記憶素子の読み出し方法であって、
前記ゲートへランプ電圧パルスを印加し、前記第１領域と前記第２領域間に得られる電流パルスの数を数えることにより前記記憶手段へ捕獲されたキャリアの数を検知することを特徴とする、記憶素子の読み出し方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正の内容】
【００１９】
領域間の電圧がゲート（閾値）電圧ステップより小さい電圧、例えば０．０５Ｖの時は図９に示すように第１領域−第２領域間に流れる電流Ｉ１２はゲート電圧が増加してゆくに従って、上記ゲート電圧ステップに近い電圧間隔で周期的に増減する。
ただし、ゲート４００下の第１の半導体領域表面１００Ａと第１又は第２領域間の電気容量がゲート４００と第１の半導体領域表面１００Ａとの間の電気容量に較べて無視できないときは、この電流の増減が発現する温度は図８の特性が得られる温度より低く、ΔＶの値も小さい。
［００９０］
このＩＶ特性は、上記記憶手段３００へキャリアが１個捕獲される毎に、ゲート閾値電圧ステップでゲート電圧軸に沿ってずれてゆくので、ゲート電圧ＶＧＳをＶｔｈ０以下から規定の電圧Ｖｒｄｌまでスイープして読み出すと、第１領域−第２領域間に流れる電流量が時間軸で増減して電流パルス数が変化する。
［００９１］
Ｖｒｄｌ＝Ｖｔｈ０＋ｊΔＶのとき、キャリアの捕獲数がゼロ（厳密に言えば書き込まない初期値から増加なし）のときは電流パルス数はｊ個、キャリアの捕獲数が１個のときはｊ−１個、キャリアの捕獲数がｊ個のときは０個となる。
［００９２］
したがって、本発明の記憶素子１において、等価断面半径ｒ、ないしはゲート長Ｌｇを規定することにより、多値記憶を有意に実現することができる場合、つまり、等価断面半径を１０ｎｍ以下とし、ゲート長を２０ｎｍ以下とした場合には、ゲートへＶｔｈ０以下からＶｒｄｌまで変化するランプ電圧パルスを印加し、第１領域−第２領域間に得られる電流パルスの数を数えることにより記憶手段３００へ捕獲されたキャリアの数を知ることができる。このようにして記憶手段３００に蓄積された多値情報を読み出すことができる。
［００９３］
本発明の記憶素子１において、下部絶縁膜３１０の厚さを酸化シリコン等価膜厚で２ｎｍ以下とすると、記憶の保持時間は小さくなるが、プログラム電圧はさらに小さくなり、プログラム時間は１００ｎｓを切ることができる。このような電気特性の記憶素子１では、応用範囲は限られるものの書き換え時間の長い一種のＤＲＡＭとして利用することも可能である。
実施例１
［００９４］
以下、本発明を具体的実施例によりさらに説明する。
【国際調査報告】
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2008146760.tif 000014
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