(57)【特許請求の範囲】
【請求項１】
基板、埋め込み酸化物（ＢＯＸ）層並びに該ＢＯＸ層により底部及び側部が囲まれ且つ上面が短辺及び長辺を有する矩形状のシリコン・オン・インシュレータ（ＳＯＩ）層を有するウェハと、
前記ウェハの前記ＳＯＩ層の上に配置され、前記ＳＯＩ層からの成長酸化物であるゲート酸化物層と、
前記ゲート酸化物層の上面から前記ＳＯＩ層の前記長辺を超えて前記ＢＯＸ層の上面まで延び且つ前記長辺よりも短い幅の平坦な第１の浮動ゲート部と、前記平坦な第１の浮動ゲート部の上に、前記ＳＯＩ層の前記短辺に平行な方向に沿って互いに隔離して設けられ、前記平坦な第１の浮動ゲート部の幅と同じ幅を有し、断面が矩形の複数の第２の浮動ゲート部であって、前記矩形の複数の第２の浮動ゲート部のうち最も外側の矩形の第２の浮動ゲート部は前記ＳＯＩ層及び前記ＢＯＸ層の上方に設けられている、前記断面が矩形の複数の第２の浮動ゲート部とを有する浮動ゲートと、
前記浮動ゲートの上に配置された高誘電性材料層と、
前記高誘電性材料層の上に配置された制御ゲートと、
前記制御ゲート、前記高誘電性材料層、前記断面が矩形の複数の第２の浮動ゲート部及び前記平坦な第１の浮動ゲート部の側壁に設けられ、下端の一部が前記ＢＯＸ層の上面に接する窒化物スペーサと、
を含み、前記高誘電性材料層が前記浮動ゲートを前記制御ゲートに結合するジグザグ・パターンを形成する、フラッシュ・メモリ・デバイス。
【請求項２】
前記基板が、ゲルマニウム、シリコン、またはシリコン−ゲルマニウムである、請求項１に記載のフラッシュ・メモリ・デバイス。
【請求項３】
前記矩形の複数の第２の浮動ゲート部の材料が、ポリシリコンゲルマニウム（ポリＳｉＧｅ）、タングステンおよびモリブデンの導電性金属、窒化チタン、窒化タンタル、および窒化タングステンの導電性金属窒化物、または前記の材料の少なくとも１つを含むように組み合わせた材料料であり、前記平坦な第１の浮動ゲート部がポリシリコン（ポリＳｉ）である、請求項１に記載のフラッシュ・メモリ・デバイス。
【請求項４】
前記高誘電性材料層が酸化ハフニウムである、請求項１に記載のフラッシュ・メモリ・デバイス。
【請求項５】
前記制御ゲートがポリシリコンである、請求項１に記載のフラッシュ・メモリ・デバイス。
【請求項６】
基板、埋め込み酸化物（ＢＯＸ）層並びに該ＢＯＸ層により底部及び側部が囲まれ且つ上面が短辺及び長辺を有する矩形状のシリコン・オン・インシュレータ（ＳＯＩ）層を有するウェハの前記ＳＯＩ層上に該ＳＯＩ層から酸化物を成長させることによりゲート酸化物層を形成するステップと、
前記ゲート酸化物層及び前記ＢＯＸ層の上に第１の浮動ゲート層を形成するステップと、
前記第１の浮動ゲート層の上に第２の浮動ゲート層を形成するステップと、
前記第２の浮動ゲート層の上に複数の平行ストライプにパターニングされたレジスト・マスクを、前記平行ストライプが前記ＳＯＩ層の前記長辺に平行に形成するステップであって、前記複数の平行ストライプのうち最も外側のストライプを前記ＳＯＩ層及び前記ＢＯＸ層の上方に形成する前記ステップと、
前記第２の浮動ゲート層のうち、前記レジスト・マスクにより保護されている部分を残しそして保護されていない部分を除去して前記第１の浮動ゲート層を露出するステップであって、前記第２の浮動ゲート層の前記残された部分は、断面が矩形の互いに離隔した複数の浮動ゲート部を構成し、前記矩形の複数の浮動ゲート部のうち最も外側の矩形の浮動ゲート部を前記ＳＯＩ層及び前記ＢＯＸ層の上方に残す、前記ステップと、
前記レジスト・マスクを除去した後、前記残された第２の浮動ゲート層及び前記露出された第１浮動ゲート層の上に高誘電性材料層を形成するステップと、
前記高誘電性材料層の上に制御ゲート層を形成するステップと、
前記制御ゲート層、前記高誘電性材料層、前記第２の浮動ゲート層及び前記第１の浮動ゲート層をパターニングすることにより、前記ゲート酸化物層の上面から前記ＳＯＩ層の前記長辺を超えて前記ＢＯＸ層の上面まで延び且つ前記長辺よりも短い幅の浮動ゲートを形成するステップと、
前記制御ゲート、前記高誘電性材料層、前記第２の浮動ゲート層及び前記第１の浮動ゲート層の側壁に、下端の一部が前記ＢＯＸ層の上面に接する窒化物スペーサを形成するステップと、
を含み、
前記高誘電性材料層が前記第２の浮動ゲート層および前記第１の浮動ゲート層を前記制御ゲート層に結合するジグザグ・パターンを形成する、フラッシュ・メモリ・デバイスを製造する方法。
【請求項７】
ハロおよび拡張部注入並びにドーパントを活性化させるためのＳＤ注入およびＳＤアニーリングを行うことを更に含む、請求項６に記載の方法。
【請求項８】
前記第１の浮動ゲート層がポリシリコン（ポリＳｉ）であり、前記第２の浮動ゲート層が、ポリシリコンゲルマニウム（ポリＳｉＧｅ）、タングステンおよびモリブデンの導電性金属、窒化チタン、窒化タンタル、および窒化タングステンの導電性金属窒化物、または前記の材料の少なくとも１つを含むように組み合わせた材料である、請求項６に記載の方法。
【請求項９】
前記高誘電性材料層が酸化ハフニウムである、請求項６に記載の方法。
【請求項１０】
前記制御ゲートがポリシリコンである、請求項６に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、半導体デバイスに関し、更に具体的には、フラッシュ・メモリ・デバイスおよびこれを製造するための方法に関する。
【背景技術】
【０００２】
メモリ・デバイスは、典型的には、コンピュータにおける内部記憶領域として設けられる。メモリという言葉は、集積回路チップの形態を取るデータ記憶装置を識別するものである。最新の電子機器において用いられるメモリにはいくつかの異なるタイプがあり、１つの一般的なタイプはＲＡＭ（ランダム・アクセス・メモリ）である。ＲＡＭは、特徴的に、コンピュータ環境において主メモリとして用いられる。ＲＡＭは読み出しおよび書き込みメモリとして機能する。すなわち、ＲＡＭにデータを書き込むことができると共に、ＲＡＭからデータを読み出すことができる。これは、読み出し専用メモリ（ＲＯＭ）がデータの読み出ししかできないのとは対照的である。ほとんどのＲＡＭは揮発性である。これは、その内容を維持するために絶え間ない電力源を必要とするということを意味する。電力がオフになるとすぐに、ＲＡＭ内のいかなるデータも失われる。
【０００３】
コンピュータは、ほとんど常に、このコンピュータを起動するための命令を保持する少量のＲＯＭを含む。ＲＡＭとは異なり、ＲＯＭは書き込むことができない。ＥＥＰＲＯＭ（電気的消去可能プログラマブルＲＯＭ）は、特別なタイプの不揮発性ＲＯＭであり、電荷に露呈することによって消去することができる。ＥＥＰＲＯＭはメモリ・アレイを含み、これは電気的に絶縁されたゲートを有する多数のメモリ・セルを含む。データは、浮動ゲートまたはゲートに関連付けられた浮動ノード上の電荷の形態でメモリ・セルに記憶される。ＥＥＰＲＯＭメモリ・アレイ内のセルは各々、浮動ノードを充電することによってランダム・ベースで電気的にプログラムすることができる。また、この電荷は、消去動作によって浮動ノードからランダムに除去することができる。電荷は、特殊化されたプログラミング動作および消去動作のそれぞれによって、個々の浮動ノードに移送され、または個々の浮動ノードから除去される。
【０００４】
フラッシュ・メモリは、更に別のタイプの不揮発性メモリである。フラッシュ・メモリは、ＥＥＰＲＯＭの１つのタイプであり、典型的に、一度に単一ビットまたは１バイト（８または９ビット）の代わりにブロック単位で消去および再プログラムされる。典型的なフラッシュ・メモリはメモリ・アレイを含み、これは多数のメモリ・セルを含む。メモリ・セルは各々、電荷を保持することができる浮動ゲート電界効果トランジスタ（ＦＥＴ）を含む。セル内のデータは、浮動ゲート／電荷トラッピング層における電荷の有無によって決定される。セルは通常、「消去ブロック」と呼ばれるセクションにグループ化される。１つの消去ブロック内のセルは各々、浮動ゲートを充電することによってランダム・ベースで電気的にプログラムすることができる。この電荷は、ブロック消去動作によって浮動ゲートから除去することができ、消去ブロックにおける全ての浮動ゲート・メモリ・セルは単一の動作で消去される。
【０００５】
ＥＥＰＲＯＭメモリ・アレイおよびフラッシュ・メモリ・アレイの双方のメモリ・セルは、典型的に、「ＮＯＲ」アーキテクチャ（各セルがビット・ラインに直接結合される）、または、「ＮＡＮＤ」アーキテクチャ（セルがセルの「ストリング」に結合されて、各セルがビット・ラインに間接的に結合されアクセスのためにはストリングの他のセルを活性化させなければならないようになっている）のいずれかに構成される。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
フラッシュ・メモリ・セル・アレイにおける１つの問題は、電圧スケーラビリティが最小セル・サイズに影響を及ぼし、このため結果として得られるアレイの全体的なメモリ密度に影響を及ぼすことである。集積回路（ＩＣ）処理技法が向上するにつれて、製造業者は生成するデバイスのフィーチャ・サイズを縮小しようとし、このため集積回路およびメモリ・アレイの密度を高くする。最新の集積回路およびメモリ・セルにおいては、ＳＯＮＯＳ（シリコン−酸化物−窒化物−酸化物−シリコン）トランジスタおよび浮動ゲート・メモリ・セルをいっそう小さいフィーチャ・サイズにスケーリングするにつれて、構成要素トランジスタおよび浮動ゲート・メモリ・セルのデバイス特性は変化し、結果として得られるＩＣまたはメモリ・デバイスが機能しないままとなる。これらの問題には、限定ではないが、短チャネル効果、信号クロストーク、デバイス・プログラミングおよび動作電圧、論理ウィンドウの縮小、酸化物パンチスルー、および電荷漏れおよび保持が含まれる。
【０００７】
市販のフラッシュ・メモリは、一般的に、平面制御ゲート、平面浮動ゲート、および２つの介在する誘電層を含む。平面制御ゲート、浮動ゲート、および２つの誘電層は、半導体基板上に配置される。
【０００８】
従来のフラッシュ・メモリにおいては誘電材料の２つの層があるので、フラッシュ・メモリのゲート長を縮小することは難しい。デバイスのスケーリングのためには、双方のゲート誘電層を含むゲート誘電体を縮小する必要がある。ゲート誘電体厚さを積極的にスケーリングすると、浮動ゲートから大きい漏れ電流が生じる恐れがある。これはデバイスのメモリ寿命を短くしてしまう。
【課題を解決するための手段】
【０００９】
本明細書に開示するのはフラッシュ・メモリ・デバイスであり、これは、ウェハと、このウェハの上に配置されたゲート酸化物層と、このゲート酸化物層、ウェハ、またはそれらの組み合わせの上に配置された浮動ゲートであって、平坦な浮動ゲート部およびこの平坦な浮動ゲート部の選択された領域の上に配置された概ね矩形の浮動ゲート部を含む浮動ゲートと、浮動ゲートの上に配置された高Ｋ誘電材料と、高Ｋ誘電材料の上に配置された制御ゲートと、を含み、高Ｋ誘電材料が浮動ゲートを制御ゲートに結合するジグザグ・パターンを形成する。
【００１０】
また、本明細書に開示するのは、フラッシュ・メモリ・デバイスを製造する方法である。この方法は、ウェハ上にゲート酸化物を形成することと、このウェハ上に第１の浮動ゲート層を配置することと、第１の浮動ゲート層上に第２の浮動ゲート層を配置することと、第２の浮動ゲート層の上にレジスト・マスクをパターニングすることと、エッチングを行って、第２の浮動ゲート層の保護されていない部分の少なくとも一部を除去し、第１の浮動ゲート層が実質的に損傷されないままである、ことと、エッチングが、第１の浮動ゲート層上に配置された複数の概ね矩形の形状を有する第２の浮動ゲート層を画定し、第１の浮動ゲート層が実質的に平坦であり、更に、レジスト・マスクを除去することと、第２の浮動ゲート層および第１の浮動ゲート層の上に高Ｋ誘電材料を配置することと、高Ｋ誘電材料の上に制御ゲート層を配置することと、を含み、高Ｋ誘電材料が第２の浮動ゲート層および第１の浮動ゲート層を制御ゲート層に結合するジグザグ・パターンを形成する。
【図面の簡単な説明】
【００１１】
【図１】制御ゲートと浮動ゲートとの間にジグザグ容量を有するフラッシュ・メモリ・デバイスの断面図である。
【図２】図１に示した図に直交する、制御ゲートと浮動ゲートとの間にジグザグ容量を有するフラッシュ・メモリの別の断面図である。
【図３】図１および図２に示した構造を形成する例示的な方法を示す上面図である。
【図４】図１および図２に示した構造を形成する例示的な方法を示す断面図である。
【図５】図１および図２に示した構造を形成する例示的な方法を示す断面図である。
【図６】図１および図２に示した構造を形成する例示的な方法を示す上面図である。
【図７】図１および図２に示した構造を形成する例示的な方法を示す断面図である。
【図８】図１および図２に示した構造を形成する例示的な方法を示す断面図である。
【図９】図１および図２に示した構造を形成する例示的な方法を示す断面図である。
【図１０】図１および図２に示した構造を形成する例示的な方法を示す断面図である。
【図１１】図１および図２に示した構造を形成する例示的な方法を示す断面図である。
【図１２】図１および図２に示した構造を形成する例示的な方法を示す断面図である。
【図１３】図１および図２に示した構造を形成する例示的な方法を示す断面図である。
【図１４】図１および図２に示した構造を形成する例示的な方法を示す断面図である。
【図１５】図１および図２に示した構造を形成する例示的な方法を示す断面図である。
【図１６】図１および図２に示した構造を形成する例示的な方法を示す断面図である。
【発明を実施するための形態】
【００１２】
本明細書に開示するように、制御ゲートと浮動ゲートとの間に「ジグザグの（zigzag）」容量を含むフラッシュ・メモリ・デバイスは、平面の制御ゲートと浮動ゲートとの間に従来の平坦な容量を含むデバイスに比べて容量が大きい。ジグザグ容量によって、浮動ゲートに対する、そしてチャネルに対する制御ゲートの結合（制御）を増大する。これによって短チャネル効果が改善し、スケーリングの向上が可能となる。
【００１３】
本明細書に開示されるのはフラッシュ・メモリ・デバイスであり、これは、ウェハと、このウェハの上に配置されたゲート酸化物層と、このゲート酸化物層、ウェハ、またはそれらの組み合わせの上に配置された浮動ゲートであって、平坦な浮動ゲート部およびこの平坦な浮動ゲート部の選択された領域の上に配置された概ね矩形の浮動ゲート部を含む浮動ゲートと、浮動ゲートの上に配置された高Ｋ誘電材料と、高Ｋ誘電材料の上に配置された制御ゲートと、を含み、高Ｋ誘電材料が浮動ゲートを制御ゲートに結合するジグザグ・パターンを形成する。
【００１４】
また、本明細書に開示するのは、フラッシュ・メモリ・デバイスを製造する方法である。この方法は、ウェハ上にゲート酸化物を形成することと、このウェハ上に第１の浮動ゲート層を配置することと、第１の浮動ゲート層上に第２の浮動ゲート層を配置することと、第２の浮動ゲート層の上にレジスト・マスクをパターニングすることと、エッチングを行って、第２の浮動ゲート層の保護されていない部分の少なくとも一部を除去し、第１の浮動ゲート層が実質的に損傷されないままである、ことと、エッチングが、第１の浮動ゲート層上に配置された複数の概ね矩形の形状を有する第２の浮動ゲート層を画定し、第１の浮動ゲート層が実質的に平坦であり、更に、レジスト・マスクを除去することと、第２の浮動ゲート層および第１の浮動ゲート層の上に高Ｋ誘電材料を配置することと、高Ｋ誘電材料の上に制御ゲート層を配置することと、を含み、高Ｋ誘電材料が第２の浮動ゲート層および第１の浮動ゲート層を制御ゲート層に結合するジグザグ・パターンを形成する。
【００１５】
要素または層が別の要素または層の「上にある」、「介在している」、「配置されている」、または「間にある」と言及する場合、これは、他の要素または層の直接上にあるか、介在しているか、配置されているか、または間にある可能性があり、または、それらの間に要素または層が存在する場合もあることは理解されよう。
【００１６】
本明細書において、第１、第２、第３等の言葉を用いて様々な要素、構成要素、領域、層、またはセクションあるいはそれら全てを記載することがあるが、これらの要素、構成要素、領域、層、またはセクションあるいはそれら全ては、これらの言葉によって限定されないことは理解されよう。これらの言葉は、１つの要素、構成要素、領域、層、またはセクションを、別の要素、構成要素、領域、層、またはセクションから区別するために用いるだけである。このため、以下に述べる第１の要素、構成要素、領域、層、またはセクションは、本発明の教示から逸脱することなく、第２の要素、構成要素、領域、層、またはセクションと呼ぶことも可能である。
【００１７】
本明細書において用いる場合、単数形「１つの（ａ）、（ａｎ）、（ｔｈｅ）」は、文脈によって明らかに他の場合が示されない限り、複数形も含むことが意図されている。また、「含む」または「含んでいる」という言葉あるいはその両方は、本明細書において用いられる場合、述べた特徴、整数、ステップ、動作、要素、または構成要素あるいはそれら全ての存在を指定するが、１つ以上の他の特徴、整数、ステップ、動作、要素、構成要素、またはそれらのグループあるいはそれら全ての存在または追加を除外するものではないことは、理解されよう。フラッシュ・メモリ設計において、制御ゲートと浮動ゲートとの間の容量を最大にしながら、同時に誘電層を介した漏れ電流を最小限に抑えることが望ましい。本発明者等は、本明細書に開示する非平面プロセスが、平面の浮動ゲートおよび制御ゲートを用いる従来のフラッシュ・メモリに比べて、制御ゲートと浮動ゲートとの間の結合を著しく改善することを予期せずに発見した。非平面プロセスが有利である理由は、誘電体の面積を大きくすることによって大容量化を図り、これによってチャネルに対する制御ゲートの制御性を向上させることができるからである。これが、ゲート長を更に縮小することを可能とする。
【００１８】
本明細書において用いる場合、ウェハおよび基板という言葉は、いずれかのベース半導体構造を含み、限定ではないが、バルク・シリコン基板構造、シリコン・オン・サファイヤ（ＳＯＳ）構造、シリコン・オン・インシュレータ（ＳＯＩ）構造、シリコン・オン・ナッシング（ＳＯＮ）構造、薄膜トランジスタ（ＴＦＴ）構造、ドーピングもしくは非ドーピング半導体、またはベース半導体によって支持されたシリコンのエピタキシャル層を含む構造、ならびに当業者に周知の他の半導体構造を含む。更に、以下の記載においてウェハまたは基板に言及した場合、事前のプロセス・ステップを用いてベース半導体構造に領域／接合部が形成されている場合がある。基板１９０は、例えばバルク・シリコンまたはシリコン・オン・インシュレータ（ＳＯＩ）構造を含むことができるが、ゲルマニウム、シリコン・ゲルマニウム、シリコン・ゲルマニウム・オン・インシュレータ、炭化ケイ素、アンチモン化インジウム、ヒ化インジウム、リン化インジウム、ガリウムヒ素等も想定される。例示的な半導体構造はシリコン・オン・インシュレータ（ＳＯＩ）構造である。
【００１９】
図１から図１６を参照すると、一実施形態に従った、フラッシュ・メモリ・デバイスのためのゲート構造を形成する方法を例示する上面図および断面図のシーケンスが示されている。文章および全ての図面において、各構造を「デバイス」と称して番号「１００」で示すが、このデバイスは、本明細書に記載する最後の製造段階まではフラッシュ・メモリ・デバイス１００でないことに留意すべきである。これは、主として読者の便宜のために行う。
【００２０】
図１および図２に開示する実施形態において、フラッシュ・メモリ・デバイスは、ゲート誘電層１２０上に配置された制御ゲート１１０を含む。ゲート誘電層１２０は浮動ゲート１３０上に配置されている。浮動ゲート１３０はゲート酸化物１４０上に配置されている。図１および図２に示すように、これらの構成要素は垂直構成に積層されている。制御ゲート１１０はゲート誘電層１２０の上にあり、ゲート誘電層１２０は浮動ゲート１３０の上にあり、浮動ゲート１３０はゲート酸化物１４０の上にある。図１および図２に示すように、垂直に構成された制御ゲート１１０、ゲート誘電層１２０、浮動ゲート１３０、およびゲート酸化物１４０の側面に、窒化物スペーサ１５０が配置されている。図１および図２に示すように、ゲート酸化物１４０はウェハ１９０の上に配置されている。
【００２１】
一実施形態において、ウェハ１９０は、埋め込み酸化物（ＢＯＸ）層１７０および隣接する基板１８０を有する半導体オン・インシュレータ（ＳＯＩ）構造１６０を含む。例示的な実施形態では、ゲート酸化物１４０はウェハ１９０のＳＯＩ構造１６０上に配置されている。基板１８０は、ゲルマニウム、シリコン、またはシリコン−ゲルマニウム等のゲルマニウムおよびシリコンの組み合わせを含むことができる。例示的な実施形態では、半導体基板１８０はシリコンを含む。基板１８０の上にＢＯＸ層１７０が配置されている。一実施形態では、ＢＯＸ層１７０は、シリコン基板１８０にドーパントとして酸素をドーピングすることによって生成された二酸化シリコンを含むことができる。イオン・ビーム注入プロセスを用いた後に高温アニーリングを行って、ＢＯＸ層１７０を形成することができる。別の実施形態では、ＳＯＩウェハはウェハ・ボンディングによって製造することができ、この場合、ＢＯＸ層１７０およびＳＯＩ層１６０は基板１８０に別個に接着することができる。
【００２２】
シリコン・オン・インシュレータ（ＳＯＩ）層１６０は、ＢＯＸ層１７０の上に配置され、一般に約５０から約２１０ナノメートルの厚さを有する。一実施形態では、ＳＯＩ層に、ホウ素等のＰ＋ドーパントまたはヒ素、リン、およびガリウム等のＮ＋ドーパントを注入し、アニーリングしてドーパントを活性化する。別の実施形態では、ＳＯＩ層のソース／ドレインおよび拡張領域に、Ｐ＋ドーパントまたはＮ＋ドーパントを注入し、アニーリングしてドーパントを活性化する。ドーパントは通常、約１０１９から約１０２１原子／ｃｍ３の濃度で追加される。
【００２３】
別の実施形態によれば、ゲート誘電層１２０は、例えば高Ｋ誘電材料等の堆積された誘電材料であり、これは例えば、酸化ハフニウム、ハフニウム・シリコン酸化物、酸化ランタン、酸化ジルコニウム、ジルコニウム・シリコン酸化物、酸化タンタル、酸化チタン、バリウム・ストロンチウム・チタン酸化物、バリウム・チタン酸化物、ストロンチウム・チタン酸化物、酸化イットリウム、酸化アルミニウム、鉛スカンジウム・タンタル酸化物、ニオブ酸鉛亜鉛、または前述の高Ｋ誘電材料の少なくとも１つの組み合わせを含む。例示的な誘電材料は酸化ハフニウム（ＨＦＯ２）である。図面には具体的に示さないが、ゲート・スタックは、ゲート誘電層１２０上に形成された別の高Ｋ誘電層を含む場合がある。ゲート誘電層１２０は、例えば化学気相堆積（ＣＶＤ）、低圧ＣＶＤ、プラズマ・エンハンスＣＶＤ（ＰＥＣＶＤ）、原子層ＣＶＤ、物理気相堆積（ＰＶＤ）、または前述の堆積方法の少なくとも１つの組み合わせのような堆積方法を用いて、基板１００およびＳＴＩ領域上に形成することができる。
【００２４】
図２は、図１に示した図に対して直交する、制御ゲートと浮動ゲートとの間にジグザグ容量を有するフラッシュ・メモリ設計の別の断面図である。この図において、ゲート誘電層１２０は浮動ゲート１３０上に配置され、浮動ゲート１３０は、概ね矩形の浮動ゲート部２１０および実質的に平坦な基部浮動ゲート部２００を含むことがわかる。本明細書において用いる場合、「概ね矩形」とは、実質的に方形または矩形の幾何学的形状を指す。
【００２５】
一実施形態において、浮動ゲート１３０は、ポリシリコン、ポリシリコンゲルマニウム、タングステンおよびモリブデン等の導電性金属、窒化チタン、窒化タンタル、および窒化タングステン等の導電性金属窒化物、または前述の材料の少なくとも１つを含む組み合わせ等の材料を含む。一実施形態では、概ね矩形の浮動ゲート部２１０は、ポリシリコンゲルマニウム、タングステンおよびモリブデン等の導電性金属、窒化チタン、窒化タンタル、および窒化タングステン等の導電性金属窒化物、または前述の材料の少なくとも１つを含む組み合わせを含む。一実施形態において、平坦な基部浮動ゲート部２００はポリシリコンを含む。別の実施形態では、概ね矩形の浮動ゲート部２１０はポリシリコンゲルマニウムを含み、平坦な基部浮動ゲート部２００はポリシリコンを含む。
【００２６】
一実施形態において、制御ゲート１１０は、ポリシリコン、ポリシリコンゲルマニウム、タングステンおよびモリブデン等の導電性金属、窒化チタン、窒化タンタル、および窒化タングステン等の導電性金属窒化物、または前述の材料の少なくとも１つを含む組み合わせ等の材料を含む。一実施形態では、制御ゲート１１０はポリシリコンを含む。
【００２７】
図２に示すように、ゲート誘電層１２０は、概ね矩形の浮動ゲート部２１０および平坦な基部浮動部２００の双方の上に配置されている。概ね矩形の浮動ゲート部２１０は平坦な基部浮動ゲート部２００上に配置されており、ゲート部２００はゲート酸化物１４０の上に配置されている。ここで図１および図２の双方を参照すると、制御ゲート１１０は、溝形（tongue-in-groove）または挿入くし形（intercalating comb-like）構造で、矩形の浮動ゲート部２１０を実質的に覆う。このため、介在するゲート誘電体１２０は、制御ゲート１１０および浮動ゲート１３０に結合してジグザグ・パターンを形成する。基部浮動ゲート部２００は、制御ゲート１１０によって覆われず、このため図１に示した断面図で見ることができる。
【００２８】
図３から図１６は、図１および図２に示した構造を形成する例示的な方法を示す様々な上面図および断面図である。
【００２９】
図３は、ウェハに形成されたシリコン・トレンチ分離（ＳＴＩ）の上面図である。ＢＯＸ層１７０のＳＴＩ酸化物が、ＳＯＩ層１６０のアクティブ領域を囲む。図４は、Ａ−Ａに沿って切断したウェハ１９０の断面を示し、ＳＯＩ層１６０、ＢＯＸ層１７０、および基板１８０を示す。
【００３０】
図５は、ウェハ１９０上で熱酸化によってゲート酸化物１４０を形成した後の、Ａ−Ａに沿って切断したデバイス１００の断面図である。一実施形態において、ゲート酸化物１４０は、ドライ／ウェット酸化プロセスによって成長させた二酸化シリコン誘電膜を含むことができる。一実施形態では、酸化シリコンを約５および約１５オングストローム間の厚さに成長させることができる。ウェハ１９０およびゲート酸化物１４０の上に第１の浮動ゲート層２００が配置されている。第１の浮動ゲート層２００の上に第２の浮動ゲート層２１０が配置されている。
【００３１】
図６は、ＢＯＸ層１７０のＳＴＩ酸化物およびＳＯＩ層１６０のアクティブ領域の上にパターニングされたレジスト・マスク２２０を有するデバイス１００の上面図である。一実施形態において、レジスト・マスクは、Ａ−Ａに対して実質的に平行な平行ストライプにパターニングされている。
【００３２】
図７および図８に示すように、パターニングの後、レジスト・マスク２２０は第２の浮動ゲート層２１０の上に配置されている。図７は、Ａ−Ａに沿って切断した断面を示し、レジスト・マスクは存在しない。このため、この断面を見ると、図７では、ウェハ１９０およびゲート酸化物１４０の上に配置された第１の浮動ゲート層２００および第１の浮動ゲート層２００の上に配置された第２の浮動ゲート層２１０が示されている。図８は、Ｂ−Ｂに沿って切断した断面を示し、レジスト・マスクが存在する。この断面を見ると、図８では、第２の浮動ゲート層２１０の上に配置されたレジストが示されている。
【００３３】
レジスト２２０のパターニングの後、反応性イオン・エッチング（ＲＩＥ）を実行して、保護されていない第２の浮動ゲート層２１０を選択的に除去し、第１の浮動ゲート層２００を残す。別の実施形態では、ＲＩＥにより第２の浮動ゲート層２１０を部分的に除去して、第１の浮動ゲート層２００の上に配置されたポリシリコンゲルマニウムの層（図示せず）を残す。図９および図１０に示すように、ＲＩＥの後、保護されていないポリシリコンゲルマニウム層が除去されている（２１０）。図９はＡ−Ａに沿って切断した断面図であり、エッチングの後レジスト・マスク２２０は存在しない。図９は、ウェハ１９０およびゲート酸化物１４０の上に配置された第１の浮動ゲート層２００を示す。図１０はＢ−Ｂに沿って切断した断面図であり、エッチングの後レジスト・マスク２２０が存在する。この断面を見ると、図１０は、保護された第２の浮動ゲート層２１０がＲＩＥ後のこの時点で概ね矩形の形状に形成されていることを示す。
【００３４】
第２の浮動ゲート層２１０のＲＩＥの後、レジスト２２０を除去する。レジストを除去した後、デバイス１００全体の上に高誘電性材料１２０を約３から約５ナノメートルの深さに配置する。続いて、高誘電性材料１２０の上に、その場（in-situ）ドーピングしたポリシリコンの別の層１１０を配置する。図１１および図１２に示すように、この時点でデバイス１００は、高誘電性材料層１２０の上に配置された制御ゲート層１１０を含み、この層１２０は、概ね矩形の形状に形成された第２の浮動ゲート層２１０および平坦な基部の第１の浮動ゲート層２００の上に配置されている。図１１はＡ−Ａに沿って切断した断面図である。この図において、図１１は、高誘電性材料層１２０の上に配置された制御ゲート層１１０を示し、この層１２０は平坦な基部の第１の浮動ゲート層２００の上に配置されている。
【００３５】
図１２はＢ−Ｂに沿って切断した断面図である。この断面を見ると、図１２では、制御ゲート層１１０が高誘電性材料層１２０の上に配置され、この層１２０は概ね矩形の形状に形成された第２の浮動ゲート層２１０および平坦な基部の浮動ゲート層２００の上に配置されている。このため、介在する高Ｋ誘電材料１２０は、制御ゲート層１１０および矩形の第２の浮動ゲート層２１０および平坦な第１の浮動ゲート層２００に結合してジグザグ・パターンを形成する。矩形の第２の浮動ゲート層２１０は実質的に制御ゲート層１１０によって覆われており、このため図１１に示す断面図では隠れている。
【００３６】
ジグザグ・パターンを形成した後、デバイスは更に、一連のレジスト、堆積、パターニング、およびエッチングによってパターニングされて、制御ゲート層１１０、高誘電性材料層１２０、ならびに第２の浮動ゲート層２１０および第１の浮動ゲート層２００をパターニングして、ゲート導体を形成する。図１３および図１４。エッチングは全てＲＩＥによって達成することができる。一実施形態においては、単一のＲＩＥを行って全ての層を除去することができる。別の実施形態では、異なるＲＩＥを行って異なる層を除去することができる。例えば、第１のＲＩＥを行って制御ゲート層１１０を除去することができる。第２のＲＩＥを行って高誘電性材料層１２０を除去することができ、第３および第４のＲＩＥを行って第２の浮動ゲート層２１０および第１の浮動ゲート層２００をそれぞれ除去することができる。ＲＩＥは、ＣＨＦ３、Ｃｌ２、ＣＦ４、ＳＦ６等のハロゲン化化合物または前述のハロゲン化化合物の少なくとも１つを含む組み合わせを用いて実行することができる。
【００３７】
一実施形態においては、デバイス１００の構築を完成するために他のプロセスを実行する場合がある。これらのプロセスには、例えば、ハロおよび拡張部注入、スペーサ形成、およびドーパントを活性化させるためのＳＤ注入およびＳＤアニーリングが含まれる。図１５および図１６は、デバイス１００の完成した実施形態の断面図を示す。
【００３８】
図３から図１６において開示した実施形態では、浮動ゲート１３０は、ポリシリコン、ポリシリコンゲルマニウム、タングステンおよびモリブデン等の導電性金属、窒化チタン、窒化タンタル、および窒化タングステン等の導電性金属窒化物、または前述の材料の少なくとも１つを含む組み合わせ等の材料を含む。一実施形態では、第１の浮動ゲート部２００はポリシリコンを含む。一実施形態では、第２の浮動ゲート部２１０は、ポリシリコンゲルマニウム、タングステンおよびモリブデン等の導電性金属、窒化チタン、窒化タンタル、および窒化タングステン等の導電性金属窒化物、または前述の材料の少なくとも１つを含む組み合わせを含む。別の実施形態では、第１の浮動ゲート部２００はポリシリコンを含み、第２の浮動ゲート部２１０はポリシリコンゲルマニウムを含む。
【００３９】
一実施形態において、制御ゲート１１０は、ポリシリコン、ポリシリコンゲルマニウム、タングステンおよびモリブデン等の導電性金属、窒化チタン、窒化タンタル、および窒化タングステン等の導電性金属窒化物、または前述の材料の少なくとも１つを含む組み合わせ等の材料を含む。一実施形態では、制御ゲート１１０はポリシリコンを含む。
【００４０】
このデバイスが有利な点は、ジグザグの制御ゲートおよび浮動ゲート間の容量が平坦なゲート構造のものよりも大きく、これによって浮動ゲートに対する、そしてチャネルに対する制御ゲートの結合が増すことである。これは短チャネル効果を改善し、スケーリングの向上を可能として、フラッシュ・メモリ・デバイスのサイズを縮小する。
【００４１】
従って、フィーチャおよび電圧のスケーリングを可能とし、保持、速度、耐久性を向上させながら読み出し劣化を防ぎ、デバイスの完全性を高める不揮発性メモリ・セルのための方法および装置を記載した。
【００４２】
本発明について例示的な実施形態を参照して記載したが、本発明の範囲から逸脱することなく、その要素について様々な変更を実行可能であり、均等物によって置換可能であることは、当業者には理解されよう。更に、本発明の本質的な範囲から逸脱することなく、多くの変形を行って、本発明の教示に対して特定の状況または材料を適合させることができる。従って、本発明は、本発明を実行するために想定される最良の形態として開示した特定の実施形態に限定されないことが意図される。
【図１】
0005576400.tif 000002
【図２】
0005576400.tif 000003
【図３】
0005576400.tif 000004
【図４】
0005576400.tif 000005
【図５】
0005576400.tif 000006
【図６】
0005576400.tif 000007
【図７】
0005576400.tif 000008
【図８】
0005576400.tif 000009
【図９】
0005576400.tif 000010
【図１０】
0005576400.tif 000011
【図１１】
0005576400.tif 000012
【図１２】
0005576400.tif 000013
【図１３】
0005576400.tif 000014
【図１４】
0005576400.tif 000015
【図１５】
0005576400.tif 000016
【図１６】
0005576400.tif 000017