(57)【特許請求の範囲】
【請求項１】
シリコン半導体基板の一方の主面が（１１１）面又は（１００）面であり、該一方の主面上に、結晶構造変換および、または結晶品質改善のために設けられるバッファ層を介して積層されるエピタキシャル窒化ガリウム半導体層を備え、前記シリコン半導体基板の他方の主面側には、該他方の主面から前記バッファ層を貫通して前記窒化ガリウム半導体層に到達する深さが幅より大きい複数のトレンチと、該トレンチの前記シリコン半導体基板、前記バッファ層および前記窒化ガリウム半導体層からなる内表面と前記他方の主面全体とを被覆する金属膜を備え、前記バッファ層は前記シリコン半導体基板と前記エピタキシャル窒化ガリウム半導体層との間に金属硫化物層、窒化アルミニウム層及び窒化ガリウム層をこの順に有することを特徴とする窒化ガリウム半導体装置。
【請求項２】
前記窒化ガリウム半導体装置がショットキーバリアダイオードであることを特徴とする請求項１記載の窒化ガリウム半導体装置。
【請求項３】
前記窒化ガリウム半導体装置がＭＯＳＦＥＴであることを特徴とする請求項１記載の窒化ガリウム半導体装置。
【請求項４】
前記エピタキシャル窒化ガリウム半導体層がバッファ層側の高濃度一導電型窒化ガリウム半導体層と上層の低濃度一導電型窒化ガリウム半導体層とを有していることを特徴とする請求項１記載の窒化ガリウム半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、窒化ガリウム半導体を用いた縦型半導体装置に関する。
【背景技術】
【０００２】
高耐圧、大電流を制御するパワー半導体装置の材料としては、従来、シリコン単結晶が用いられている。生産されているパワー半導体装置には多くの種類があるが、それぞれ長所と短所を有しており、用途に合わせて使い分けられているのが現状である。たとえば、バイポーラトランジスタやＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）は、電流密度は多く取れるものの高速スイッチングに限界がある。その使用限界はバイポーラトランジスタが数ｋＨｚ、ＩＧＢＴでは２０ｋＨｚ〜３０ｋＨｚ程度の周波数といわれている。一方、パワーＭＯＳＦＥＴやショットキーバリアダイオードは、大電流は取れないものの、より高速に、数ＭＨｚの高周波数域まで使用できる。しかしながら、市場では大電流と高速性を兼ね備えたパワーデバイスへの要求が強い。そのため、ＩＧＢＴやパワーＭＯＳＦＥＴなどでは特にスイッチング速度の改良に力が注がれた。その結果、現在ではほぼ、前述の、材料限界に近いスイッチング速度にまで到達したといわれているが、なお、要求レベルに十分達しているとは言えない。
一方、窒化ガリウム（ＧａＮ）半導体は、そのエネルギーギャップが３ｅＶ以上と高く、従来は主に、青色ＬＥＤ（発光ダイオード）やＬＤ（レーザーダイオード）などの光デバイスの開発が行われていた。しかしながら、ここ数年、窒化ガリウム（ＧａＮ）半導体は、その破壊電界が高く、最大電界強度もシリコンより１桁以上大きいという特長を有することから、低オン抵抗と高速スイッチングに用いられるパワーデバイスとすることが可能であるため、そのようなパワーデバイスへの適用にかかる研究開発が盛んに行われるようになってきた。今まで、窒化ガリウム（ＧａＮ）材料を使ったスイッチングデバイスとしてはサファイヤ基板上にＧａＮを成長させたＨＥＭＴ（Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ）素子が一般に知られている。このＨＥＭＴ素子は高移動度特性を有しているため、オン抵抗が極めて小さくなるという特徴を備えているが、絶縁体であるサファイヤ基板を用いているので、電流取り出し電極をすべてＧａＮ層の表面側に設置する必要がある。従って、このＨＥＭＴ素子は必然的に横型デバイス構造となる（特許文献１）。
【０００３】
このように、ＨＥＭＴ素子は横型デバイス構造のため、高耐圧化については可能であるものの、電流容量については、電流が素子表面近傍のみに流れて不均一な電流分布になり易いこと、および表面電極の配線抵抗分が大きくなり易いこと、などの理由から大電流容量化は困難である。従って、電流が素子内を縦（厚さ）方向に均一に流れ易いように、電流取り出し電極が表面と裏面に設置される構成を有する縦型パワーデバイスとしては、前述のサイファイヤ基板上に窒化ガリウム（ＧａＮ）層を成長させる半導体デバイスは不向きな構造であると言わざるを得ない。しかし、たとえば、ＧａＮ基板上にＧａＮ層をエピタキシャル成長させ、そこにＨＥＭＴ構造を作り込むというサファイヤ基板を用いない縦型ＨＥＭＴ素子の検討もされている（非特許文献１）。
ところが、前述の非特許文献１記載の縦型ＨＥＭＴ素子に用いられるＧａＮ基板は極めて高価であって、かつ、そのウエハの大口径化に難点があるため、素子価格を低減させるために必要な大口径ウエハを用いた量産化には極めて不向きであるという欠点がある。そこで、安価な上、大口径化の実績もあるシリコン基板上にＧａＮ層をエピタキシャル成長させた基板を用いて半導体素子を開発するという試みが多数なされている。この開発がうまくいけば、現状シリコンパワー半導体と同様の量産性を有する高性能半導体が可能となる。しかし、今のところ、シリコン結晶とＧａＮ結晶では結晶格子定数が異なるため、そのままシリコン基板上にＧａＮ層を成長させると、ＧａＮ結晶内に結晶欠陥が発生しその界面からＧａＮ結晶に転位が入り、その転位が原因で素子のオフ状態において、極めて大きな漏れ電流が発生するなど、電子デバイスとしては致命的な問題を有している。この問題に対しては、ＡｌＮ層などのバッファ層をシリコンとＧａＮ層の間に設けることでＧａＮ層の結晶性を向上させ、前記大きな漏れ電流の問題を回避させる方法が知られている（特許文献２、３）。
【０００４】
さらに、シリコン半導体基板の表面にトレンチをあらかじめ形成した後、ｎ-型ＧａＮ層を成長させる点に特徴を有する製造方法について公開されている。この文献の記載によると、ＧａＮ層は、結晶成長時、トレンチ上を横方向選択成長法により作成されるので、格子定数の違いに起因する転位発生を減少させることができると記述されている（特許文献４）。
またさらに、シリコン半導体基板を裏面から溝状に選択的に除去して露出させた溝の底面に電極を形成する構成のＧａＮ半導体を用いた半導体装置についても公知となっている（特許文献５）。またさらに、シリコン基板とＧａＮ半導体層の間にバッファ層として金属硫化物薄膜を用いるとバッファ層とシリコン界面にアモルファスな層を形成せずに硫化物層をエピタキシャル成長できるということが知られている（特許文献６）。
【特許文献１】特開２００４−３１８９６号公報
【特許文献２】特開２００３−６０２１２号公報
【特許文献３】特開平５−３４３７４１号公報
【特許文献４】特開２００６−１６５１９１号公報
【特許文献５】特許第３６３４６２７号公報
【特許文献６】特開２００２−３２９７号公報
【非特許文献１】「絶縁ゲートＡｌＧａＮ／ＧａＮ−ＨＦＥＴの縦型動作」  電気学会研究会  ＥＤＤ−０６−１０４  ２００６．
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、ＡｌＮ層をバッファ層として用いる構成にすると、ＡｌＮ層のバンドギャップが極めて高いが故に（６．２ｅＶ）、そのＡｌＮ層の抵抗が高くなり、その結果、縦方向に電流を流すと、ＡｌＮ層での抵抗で半導体装置全体の抵抗が決まってしまう。すなわち、オン電圧が極めて大きくなってしまうという新たな問題が発生する。
さらに、前記特許文献４に記載の製造方法では、図６の要部断面図に示すように、シリコン半導体基板１の表面にＧａＮ層５をエピタキシャル成長させる前に、既にシリコン半導体基板の表面にトレンチ６を設けておくという製造方法としているため、ＧａＮ層５はシリコン半導体基板１の表面だけでなくトレンチ６の内表面にも形成される。ところが、シリコン基板１は、格子定数の整合性から（１１１）面を主面とするウエハが用いられているにもかかわらず、トレンチ６内の側壁のシリコン面は（１１１）ではなくなるため、側壁に形成されたＧａＮ層５−１には結晶欠陥が多く、転位が発生し易い。しかも、このトレンチ６の側壁のＧａＮ層５−１が最後まで半導体装置内に残る可能性が高く、このトレンチ６の側壁のＧａＮ層５−１に発生する転位欠陥が漏れ電流の発生源になる可能性がある。さらに横方向選択成長法で形成したＧａＮ結晶では、図６の要部断面図に示すように、隣接する横方向成長層同士が基板表面上でぶつかる面に、いわゆるグレインバウンダリ（Ｇｒａｉｎ  Ｂｏｕｎｄａｒｙ）１１が発生し易い。その結果、その後の工程で、トレンチ内に金属７を埋め込んだとき、前記グレインバウンダリ１１を介して金属７がｎ-型ＧａＮ層５の表面にまで達し、電極間の短絡不良となる懸念がある。
【０００６】
本発明は、以上述べた点に鑑みてなされたものであり、本発明の目的は、窒化ガリウム成長層およびバッファ層の抵抗の大きさに関係なく、基板の厚さ方向に電流が流れる縦型半導体装置を容易に作成可能な窒化ガリウム半導体装置を提供することにある。
【課題を解決するための手段】
【０００７】
特許請求の範囲の請求項１記載の発明によれば、シリコン半導体基板の一方の主面が（１１１）面又は（１００）面であり、該一方の主面上に、結晶構造変換および、または結晶品質改善のために設けられるバッファ層を介して積層されるエピタキシャル窒化ガリウム半導体層を備え、前記シリコン半導体基板の他方の主面側には、該他方の主面から前記バッファ層を貫通して前記窒化ガリウム半導体層に到達する深さが幅より大きい複数のトレンチと、該トレンチの前記シリコン半導体基板、前記バッファ層および前記窒化ガリウム半導体層からなる内表面と前記他方の主面全体とを被覆する金属膜を備え、前記バッファ層は前記シリコン半導体基板と前記エピタキシャル窒化ガリウム半導体層との間に金属硫化物層、窒化アルミニウム層及び窒化ガリウム層をこの順に有する窒化ガリウム半導体装置とする。
特許請求の範囲の請求項２記載の発明によれば、前記窒化ガリウム半導体装置がショットキーバリアダイオードであることを特徴とする請求項１記載の窒化ガリウム半導体装置とする。
特許請求の範囲の請求項３記載の発明によれば、前記窒化ガリウム半導体装置がＭＯＳＦＥＴであることを特徴とする請求項１記載の窒化ガリウム半導体装置とする。
特許請求の範囲の請求項４記載の発明によれば、前記エピタキシャル窒化ガリウム半導体層がバッファ層側の高濃度一導電型窒化ガリウム半導体層と上層の低濃度一導電型窒化ガリウム半導体層とを有している請求項１記載の窒化ガリウム半導体装置とする。
【０００８】
要するに、前記本発明の目的を達成するために、本発明の窒化ガリウム半導体装置は、シリコン基板１と前記シリコン基板の表面上に形成された金属硫化物層２２とバッファ層２、３とその上に窒化ガリウム半導体層４、５とを形成し、前記シリコン基板１の裏面から前記シリコン基板１ならびに前記バッファ層２、３を貫通して前記窒化ガリウム半導体層４に達する深さが幅より大きい複数のトレンチ１２を形成し、このトレンチ１２の前記シリコン基板１、前記バッファ層２、３および前記窒化ガリウム半導体層４からなる内表面および前記シリコン基板１の裏面全体に導電膜を被覆する工程を有する。本発明は、このようにして形成された窒化ガリウム半導体基板に、たとえば、ショットキーバリア電極を形成してショットキーバリアダイオードを形成するものである。または、本発明は、前記窒化ガリウム半導体層の表面にＭＯＳゲート構造を形成してＭＯＳＦＥＴを構成するものである。その結果、本発明によれば、高抵抗層の膜を含むバッファ層を有していてもオン電圧の増大を抑制し、かつ容易に製造できる窒化ガリウム半導体装置が得られる。
【発明の効果】
【０００９】
本発明によれば、窒化ガリウム成長層およびバッファ層の抵抗に関係なく、基板の厚さ方向に電流が流れる縦型半導体装置が容易に作成可能な窒化ガリウム半導体装置を提供することが可能となる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明にかかる窒化ガリウム半導体装置およびその製造方法について、図面を参照して詳細に説明する。本発明はその要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。
図１は本発明の実施例１にかかるＧａＮ−ＭＯＳＦＥＴの断面図である。図２〜図５は本発明の実施例１にかかるＧａＮ−ＭＯＳＦＥＴの製造方法を説明するための、ＧａＮ−ＭＯＳＦＥＴの要部断面図である。図７は本発明の実施例１にかかるＧａＮ−ＭＯＳＦＥＴのオフ時の耐圧特性図である。図８は本発明の実施例１にかかるＧａＮ−ＭＯＳＦＥＴのオン時のＩ−Ｖ特性図である。図９は本発明の実施例２にかかるＧａＮ−ＭＯＳＦＥＴの要部断面図である。図１０は本発明の実施例３にかかるＧａＮショットキーバリアダイオードの要部断面図である。図１１は本発明の実施例３にかかるＧａＮショットキーバリアダイオードの耐圧特性図である。図１２は本発明の実施例３にかかるＧａＮショットキーバリアダイオードの順方向Ｉ−Ｖ特性図である。
【実施例１】
【００１１】
以下、本発明の実施例１について、図１〜図８を参照して説明する。なお、実施例１では、縦型半導体装置として耐圧６００ＶのＭＯＳＦＥＴを用いた。図１は、実施例１で説明する窒化ガリウムＭＯＳＦＥＴの主要部の断面図である。この図に示すように、実施例１の窒化ガリウムＭＯＳＦＥＴは、シリコン基板１とその表面に形成される薄い窒化アルミニウム（ＡｌＮ）バッファ層２とノンドープＧａＮバッファ層３を有し、その上に高濃度のｎ+型ＧａＮ層４、低濃度ｎ-型ＧａＮ層５がこの順に積層されている。さらにシリコン基板１には裏面から前記ｎ+型ＧａＮ層４に達するトレンチ１２が掘られ、そのトレンチ１２の底面、側壁ならびにシリコン基板１の裏面をドレイン電極８となる金属膜が覆っている。
次に、図２、図３を用いて前記窒化ガリウムＭＯＳＦＥＴの製造方法を説明する。まず、シリコン基板１として主面が（１１１）面である基板を準備し、この上に、周知の技術である有機金属化学的気相成長法（ＭＯＣＶＤ）を用いてＡｌＮ層２とノンドープＧａＮ層３を形成する。シリコン（１１１）面を選択した理由は、シリコン面（１１１）の格子定数は０．３８４０ｎｍで、ＧａＮ面のそれは０．３８１９ｎｍであって比較的近い値であるからである。シリコン基板１には、直径２００ｍｍ、厚さ５００μｍの基板を用いた。その上に形成するＡｌＮ層２とノンドープＧａＮ層３の厚さは、それぞれ１５ｎｍ、２００ｎｍとした。また、ＡｌＮ層２は結晶構造の変換のために、またノンドープＧａＮ層３は結晶の品質改善のための層として形成している。さらにその上に高濃度のｎ+型ＧａＮ層４を厚さ３μｍ、低濃度のｎ-型ＧａＮ層５を６μｍ、それぞれエピタキシャル成長させる。それらの層４、５の不純物濃度はそれぞれ５×１０19ｃｍ-3ならびに２×１０16ｃｍ-3である。これらの層のエピタキシャル成長時、ガリウムの材料としてトリメチルガリウムを、また窒素の材料としてアンモニアガスを用いた。またｎ型化するために、ドーパント材料としてモノシランを用いた。
【００１２】
さらに、前記ｎ-型ＧａＮ層５の上に低濃度のｐ-型ＧａＮ層１３を２μｍの厚さにエピタキシャル成長させる。不純物濃度は２×１０17ｃｍ-3とし、ドーパント材としてマグネシウムを用いた。ここまでの工程で、図２の断面図に示すように、半導体基板の基本的な層構成は完成する。
次に、図３の断面図に示すように、ｐ-型ＧａＮ層１３の表面にシリコン酸化膜（ＳｉＯ2）１０を形成し、パターニンング後、高濃度のｐ+層１４を形成する。この高濃度ｐ+層は、マグネシウムを加速電圧４５ｋｅＶでイオン注入し、不純物濃度３×１０18ｃｍ-3となるように形成した。その後、図４の断面図に示すように前記シリコン酸化膜（ＳｉＯ2）１０を除去し、再度ＳｉＯ2膜２１を選択的に形成して高濃度ｎ+ソース層１５を形成する。前記ｎ+ソース層１５は、イオン注入によってシリコンならびにアルミニウムを不純物として形成した。その時の不純物濃度は３×１０18ｃｍ-3である。
その後、図５に示すように、前記ｎ+ソース層１５の表面から深さ３μｍのトレンチ１６を形成後、ゲート酸化膜１７を厚さ１００ｎｍにて形成する。その後、前記トレンチ１６に高濃度ドープした低抵抗ポリシリコンを埋め込んでゲート電極１８を形成する。またソース電極１９としてチタン／アルミニウム膜を前記ｎ+ソース層１５の表面および高濃度ｐ+層１４の表面に共通にオーミック接触するように被覆形成する。
【００１３】
次に厚さ５００μｍのシリコン基板１を裏面からバックグラインドしトータル厚さ８０μｍにする。この実施例１で用いたシリコン基板１は５００μｍ程度と厚いので、前述のようにバックグラインドを行ってその後のトレンチエッチングの負担を軽減したが、ウエハ割れなどの惧れを解消できて、最初から薄いシリコン基板１を用いることができるならば、バックグラインド工程を省くこともできる。その後、シリコン基板１の裏面に厚さ１．６μｍの酸化膜を成長させ、フォトリソグラフおよびエッチングにより６μｍピッチで６μｍ幅の酸化膜マスクを形成した後、ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）エッチング等によりシリコン基板１、ＡｌＮ層２／ＧａＮ層３のバッファ層を貫通してｎ+ＧａＮ層４に達するトレンチ１２を形成する。その結果、トレンチ１２の底部に高濃度ｎ+型ＧａＮ層４が露出する。次に、トレンチ１２の底面、側壁ならびにシリコン基板１の裏面全体を覆うようにドレイン電極８としてＴｉ／Ｎｉ／Ａｕ金属膜を積層して形成する。こうすることで、前記図１の断面図に示す、実施例１にかかる縦型のＧａＮ−ＭＯＳＦＥＴが完成する。トレンチ１２の開口部形状としては、ストライプ状、格子状、多角形状および円形状などのいずれであってもよい。なお、実施例１では真空蒸着法により前記Ｔｉ／Ｎｉ／Ａｕ金属膜８を形成したが、スパッタ法やメッキ法にて形成しても差し支えない。
【００１４】
前記実施例１で説明した窒化ガリウムＭＯＳＦＥＴによれば、前述の解決すべき課題の項で、特許文献４に関して述べたようなグレインバウンダリの形成に起因する電気的短絡という問題が生じる懸念はまったくない。また、本発明の実施例１にかかる窒化ガリウムＭＯＳＦＥＴの電気特性を測定したところ、図７の、ＭＯＳＦＥＴのオフ時の耐圧特性図に示すように、耐圧が６７０Ｖであるので、６００Ｖ耐圧の半導体装置として十分な阻止特性およびオン電圧特性を示していることがわかる。今回の測定に用いた半導体装置のチップサイズは５ｍｍ×５ｍｍ、定格電流を５０Ａ（活性面積＝０．２ｃｍ2、電流密度は２５０．０Ａ／ｃｍ2）とした。また比較のために、通常の６００Ｖ／５０Ａ  シリコンＩＧＢＴならびにシリコンＭＯＳＦＥＴのオン時のＩ−Ｖ波形も示す（活性面積＝０．２ｃｍ2、電流密度は２５０．０Ａ／ｃｍ2）。本発明の実施例１にかかる窒化ガリウムＭＯＳＦＥＴは、オン電圧０．４５ＶとシリコンＩＧＢＴやシリコンＭＯＳＦＥＴよりも十分低オン電圧が得られている。また、この図８のオン時のＩ−Ｖ波形から、定格電流の２倍以上（１００Ａ）の電流が流れても抵抗が大きく増加することもないことがわかり、このことからシリコン製の縦型ＩＧＢＴならびにシリコン製のＭＯＳＦＥＴ以上の特性を示し、縦型デバイスとして十分機能していることが分かる。さらにターンオフ特性を測定すると、実施例１にかかる窒化ガリウムＭＯＳＦＥＴは、表１に示すように、シリコンＩＧＢＴに比べ、約６分の１のターンオフ時間となり、低損失・高速化が図られていることが分かる。
【００１５】
【表１】
0005431667.tif 000002
【実施例２】
【００１６】
本発明にかかる実施例２は、前記実施例１で説明した図１の窒化ガリウムＭＯＳＦＥＴのＡｌＮ層２／ＧａＮ層３のバッファ層とシリコン基板１の間に、図９に示すように、さらにバッファ層として金属硫化物層２２を設ける構成としたものである。前記特許文献６によると、バッファ層として金属硫化物薄膜を用いるとバッファ層とシリコン界面にアモルファスな層を形成せずに硫化物層をエピタキシャル成長できると開示されている。前記実施例１ではシリコン基板上にＡｌＮ層２／ＧａＮ層３をバッファ層として直接形成したが、さらに金属硫化物層２２をシリコン基板とＡｌＮ層／ＧａＮ層の間に形成すればより高品質のＡｌＮ層／ＧａＮ層が得られる。その結果、ＡｌＮ層／ＧａＮ層からなるバッファ層上に形成されるＧａＮ層もさらに高品質になる。そこで、金属硫化物層２２としてシリコン基板１上に厚さ２０ｎｍのＭｎＳ薄膜を形成し、その後の工程は前記実施例１と同様の構成を有する実施例２にかかる窒化ガリウムＭＯＳＦＥＴについて、その電気特性を測定し、従来のシリコン製ＩＧＢＴとシリコン製ＭＯＳＦＥＴの電気特性と比較した。
その結果、実施例２にかかる窒化ガリウムＭＯＳＦＥＴのＩ−Ｖ特性、ターンオフ時間、ならびに耐圧特性は、表２に示すように、もれ電流以外は実施例１とまったく同様の結果が得られた。しかし、実施例２にかかる窒化ガリウムＭＯＳＦＥＴの、高電圧印加時のもれ電流については実施例１の半分、従来シリコンＩＧＢＴ，ＭＯＳＦＥＴの３分の１程度まで大きく減少しており、優れた効果を有することがわかった。
【００１７】
【表２】
0005431667.tif 000003
【００１８】
これは、バッファ層の構造をＭｎＳ層２２／ＡｌＮ層２／ＧａＮ層３の３層としたことで、その上に形成されたｎ+型ＧａＮ層４ならびにｎ-型ＧａＮ層５の結晶品質が改善されたためと考えられる。また金属硫化物としてＭｎＳ以外に、ＺｎＳ、ＣｄＳ、ＭｇＳに換えて同様の実験を行ったところ（厚さは２０ｎｍ）、同一耐圧、同一定格電流シリコン半導体装置にくらべ約３分の１のもれ電流の低減効果を確認することができた。
さらにこの実施例２では、ＧａＮ層との格子定数が近いとの理由で、シリコン基板については、シリコン（１１１）面を選択したが、シリコン（１００）基板を用いて、同様にＭｎ，Ｃｄ，Ｍｇ，Ｚｎの各硫化物層をシリコン基板とＡｌＮ層２／ＧａＮ層３の間に形成して同様の実験を行ったところ、例えばＭｎＳの場合、シリコン基板（１１１）の場合とほとんど変わらないもれ電流である７０ｎＡを計測した。他の金属硫化物薄膜の場合でもほとんど同じ７０ｎＡ程度のもれ電流を確認しており、シリコン基板の面方位に依存しないで良好な縦型ＭＯＳＦＥＴとしての電気特性が得られることがわかった。
【実施例３】
【００１９】
本発明の実施例３では、縦型半導体装置として、耐圧６００Ｖのショットキーバリアダイオードを作製する場合について説明する。図１０は、実施例３にかかる窒化ガリウムショットキーバリアダイオードの主要部の断面図である。この図に示すように、実施例３の窒化ガリウムショットキーバリアダイオードは、シリコン基板１とその上に形成されたＭｎＳ層２２／ＡｌＮ層２／ＧａＮ層３からなるバッファ層を有し、その上に高濃度のｎ+型ＧａＮ層４、低濃度ｎ-型ＧａＮ層５がエピタキシャル成長により積層されている。さらにシリコン基板１には裏面から前記ｎ+型ＧａＮ層４に達するトレンチ１２が掘られ、このトレンチ１２の底面、側壁ならびにシリコン基板１の裏面全体を覆うように金属膜を被覆してカソード電極２０が被覆形成される。また、ｎ-型ＧａＮ層５の表面にはアノード電極となるショットキーバリア電極膜９が形成される。
まず、シリコン基板１として主面が（１１１）面である基板を準備し、厚さ２０ｎｍのＭｎＳ薄膜を形成した後、周知の技術である有機金属化学的気相成長法（ＭＯＣＶＤ）を用いて実施例１、２と同様に、ＡｌＮ層２とノンドープＧａＮ層３をそれぞれ形成する。前述の実施例１、２と同様にシリコン基板１としてシリコン面（１１１）を選択したが、実施例２同様、シリコン（１００）面の基板を用いても差し支えない。続いて実施例１と同様に、シリコン基板１は直径２００ｍｍ厚さ５００μｍであり、その上にＭｎＳ層２２として厚さ２０ｎｍを形成した後、ＡｌＮ層２は１５ｎｍ、ノンドープＧａＮ層は２００ｎｍの厚さをそれぞれ形成する。また、このノンドープＡｌＮ層３は結晶構造の変換のために、またノンドープＧａＮ層３は結晶の品質改善のための層である。さらにその上にｎ+型ＧａＮ層４を厚さ３μｍ、ｎ-型ＧａＮ層５を厚さ６μｍにエピタキシャル成長させる。不純物濃度はそれぞれ５×１０19ｃｍ-3ならびに２×１０16ｃｍ-3とした。
【００２０】
次にｎ-型ＧａＮ層５の表面にショットキーバリア電極膜９を形成する。電極膜９は周知の真空蒸着法によりＮｉ膜とＡｌ膜を積層して形成した。この際、ショットキーバリア電極膜９を真空蒸着する前に、ＣＶＤにてシリコン酸化膜１０を形成し、パターニング後に前記電極膜９を形成することが好ましい。これにより、シリコン酸化膜１０上の電極膜９がフィールドプレートの役目を果たすため、安定した耐圧特性が得られる。次に、実施例１と同様に、厚さ５００μｍあるシリコン基板１を裏面からバックグラインドしトータル厚さ８０μｍにする。その後、シリコン基板１の裏面に厚さ１．６μｍの酸化膜を成長させ、フォトリソグラフィにより酸化膜マスクを形成した後、エッチングによりシリコン基板１、ＭｎＳ層２２／ＡｌＮ層２／ＧａＮ層３からなるバッファ層を貫通するトレンチ１２を形成する。その結果、露出したトレンチ底面、側壁ならびにシリコン基板１の裏面全体を覆うようにＴｉ／Ｎｉ／Ａｕ金属膜２０を積層して形成する。こうすることで、図１０の断面図に示す実施例３にかかる縦型のＧａＮショットキーバリアダイオードが完成する。
この実施例３にかかるＧａＮショットキーバリアダイオードの逆耐圧特性図を図１１に、順方向Ｉ−Ｖ特性図を図１２にそれぞれ示す。図１１によれば、シリコンｐｉｎダイオードと比べて遜色のない７１０Ｖの高耐圧が得られ、図１２によれば、シリコンｐｉｎダイオードと同等のオン電圧（順方向電圧降下）が得られることが分かる。
【００２１】
さらに、この実施例３にかかるＧａＮショットキーバリアダイオードと従来のシリコン製ｐｉｎダイオードのその他の電気特性を測定し、表３に示す。この表３によれば、実施例３にかかるＧａＮショットキーバリアダイオードは、シリコン製ｐｉｎダイオードに比べ、もれ電流が約６分の１に減少しており、さらに、逆回復損失は１０分の１以下に減少しており、低損失・高速化が図られていることが分かる。
【００２２】
【表３】
0005431667.tif 000004
【００２３】
以上、説明したような実施例１、２、３によれば、既存シリコン製の縦型半導体デバイス以上の大電流特性、低オン抵抗特性を有し、かつ高速性に優れた高耐圧の縦型窒化ガリウム半導体装置が容易に得られる。また、前述の実施例１、２、３はｎ型ＭＯＳＦＥＴであるが、各層の導電型を入れ替えてｐ型ＭＯＳＦＥＴとした場合でも、同様に良好な特性が得られることを確認した。
【図面の簡単な説明】
【００２４】
【図１】本発明の実施例１にかかるＧａＮ−ＭＯＳＦＥＴの要部断面図である。
【図２】本発明の実施例１にかかるＧａＮ−ＭＯＳＦＥＴの製造方法を示す要部断面図（その１）である。
【図３】本発明の実施例１にかかるＧａＮ−ＭＯＳＦＥＴの製造方法を示す要部断面図（その２）である。
【図４】本発明の実施例１にかかるＧａＮ−ＭＯＳＦＥＴの製造方法を示す要部断面図（その３）である。
【図５】本発明の実施例１にかかるＧａＮ−ＭＯＳＦＥＴの製造方法を示す要部断面図（その４）である。
【図６】従来の特許文献４に記載の窒化ガリウム半導体基板の要部断面図である。
【図７】本発明の実施例１にかかるＧａＮ−ＭＯＳＦＥＴのオフ時の耐圧特性図である。
【図８】本発明の実施例１にかかるＧａＮ−ＭＯＳＦＥＴのオン時のＩ−Ｖ特性図である。
【図９】本発明の実施例２にかかるＧａＮ−ＭＯＳＦＥＴの要部断面図である。
【図１０】本発明の実施例３にかかるＧａＮショットキーバリアダイオードの要部断面図である。
【図１１】本発明の実施例３にかかるＧａＮショットキーバリアダイオードの耐圧特性図である。
【図１２】本発明の実施例３にかかるＧａＮショットキーバリアダイオードの順方向Ｉ−Ｖ特性図である。
【符号の説明】
【００２５】
１      シリコン半導体基板
２      ＡｌＮ層、バッファ層
３      ノンドープＧａＮ層、バッファ層
４      高濃度ｎ+型ＧａＮ層
５      低濃度ｎ-型ＧａＮ層
６      トレンチ
７      金属
８      ドレイン電極
９      アノード電極、ショットキーバリア電極
１０    シリコン酸化膜
１２    トレンチ
１３    ｐ-型ＧａＮ層
１４    高濃度ｐ+層
１５    ｎ+ソース層
１６    トレンチ
１７    ゲート酸化膜
１８    低抵抗ポリシリコン、ゲート電極
１９    ソース電極
２０    カソード電極
２２    金属硫化物層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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