(57)【特許請求の範囲】
【請求項１】
第１の電位が印加される第１の端子にソースが接続され、出力信号を出力する出力端子にドレインが接続され、且つソースとバックゲートとが接続された出力ｐＭＯＳトランジスタと、
前記第１の電位よりも低い第２の電位が印加される第２の端子にソースが接続され、前記出力端子にドレインが接続され、且つソースとバックゲートとが接続された出力ｎＭＯＳトランジスタと、
前記出力ｐＭＯＳトランジスタのゲートに出力部が接続され、第１のパルス信号が入力部に入力され、この第１のパルス信号を反転した第１のゲート信号を出力部から出力する第１のプリドライバ回路と、
前記出力ｎＭＯＳトランジスタのゲートに出力部が接続され、第２のパルス信号が入力部に入力され、この第２のパルス信号を反転した第２のゲート信号を出力部から出力する第２のプリドライバ回路と、
第１の電位線にソースが接続され、前記出力ｐＭＯＳトランジスタのゲートにドレインが接続された補助ｐＭＯＳトランジスタと、
前記第１の電位線よりも電位が低い第２の電位線にソースが接続され、前記出力ｎＭＯＳトランジスタのゲートにドレインが接続された補助ｎＭＯＳトランジスタと、
前記第１のパルス信号の立ち上がりに同期して立ち上がり且つ前記第１のパルス信号の立ち下がりから遅延して立ち下がる第１の制御信号を前記補助ｐＭＯＳトランジスタのゲートに出力する第１の制御回路と、
前記第２のパルス信号の立ち上がりから遅延して立ち上がり且つ前記第２のパルス信号の立ち下がりに同期して立ち下がる第２の制御信号を前記補助ｎＭＯＳトランジスタのゲートに出力する第２の制御回路と、を備える
ことを特徴とするドライバ回路。
【請求項２】
前記第１のパルス信号は、前記第２のパルス信号が立ち上がってからデッドタイム経過後立ち上がり、
前記第２のパルス信号は、前記第１のパルス信号が立ち下がってから前記デッドタイム経過後立ち下がる
ことを特徴とする請求項１に記載のドライバ回路。
【請求項３】
第１の電位が印加される第１の端子にソースが接続され、出力信号を出力する出力端子にドレインが接続され、且つソースとバックゲートとが接続された出力ｐＭＯＳトランジスタと、
前記第１の電位よりも低い第２の電位が印加される第２の端子にソースが接続され、前記出力端子にドレインが接続され、且つソースとバックゲートとが接続された出力ｎＭＯＳトランジスタと、
前記出力ｐＭＯＳトランジスタのゲートに出力部が接続され、第１のパルス信号が入力部に入力され、この第１のパルス信号を反転した第１のゲート信号を出力部から出力する第１のプリドライバ回路と、
前記出力ｎＭＯＳトランジスタのゲートに出力部が接続され、第２のパルス信号が入力部に入力され、この第２のパルス信号を反転した第２のゲート信号を出力部から出力する第２のプリドライバ回路と、
第１の電位線にソースが接続され、前記出力ｐＭＯＳトランジスタのゲートにドレインが接続された補助ｐＭＯＳトランジスタと、
前記第１の電位線よりも電位が低い第２の電位線にソースが接続され、前記出力ｎＭＯＳトランジスタのゲートにドレインが接続された補助ｎＭＯＳトランジスタと、
入力信号の立ち下がりから遅延して立ち上がり且つ前記入力信号の立ち上がりに同期して立ち下がる第１のパルス信号を前記第１のプリドライバ回路の入力部に出力するとともに、前記入力信号の立ち下がりから遅延して立ち上がり且つ前記入力信号の立ち上がりから遅延して立ち下がる第１の制御信号を前記補助ｐＭＯＳトランジスタのゲートに出力する第１の制御回路と、
前記入力信号の立ち下がりに同期して立ち上がり且つ前記入力信号の立ち上がりから遅延して立ち下がる第２のパルス信号を前記第２のプリドライバ回路の入力部に出力するとともに、前記入力信号の立ち下がりから遅延して立ち上がり且つ前記入力信号の立ち上がりから遅延して立ち下がる第２の制御信号を前記補助ｎＭＯＳトランジスタのゲートに出力する第２の制御回路と、を備えることを特徴とするドライバ回路。
【請求項４】
前記第１のプリドライバ回路は、
前記第１の電位線にソースが接続され、前記第１のプリドライバ回路の前記入力部にゲートが接続された第１のｐＭＯＳトランジスタと、
前記第１のｐＭＯＳトランジスタのドレインと前記第１のプリドライバ回路の前記出力部との間に接続された第１の抵抗と、
前記第１の電位線よりも電位が低い第３の電位線にソースが接続され、前記第１のプリドライバ回路の前記入力部にゲートが接続された第１のｎＭＯＳトランジスタと、
前記第１のｎＭＯＳトランジスタのドレインと前記第１のプリドライバ回路の前記出力部との間に接続された第２の抵抗と、を有し、
前記第２のプリドライバ回路は、
前記第２の電位線よりも電位が高い第４の電位線にソースが接続され、前記第２のプリドライバ回路の前記入力部にゲートが接続された第２のｐＭＯＳトランジスタと、
前記第２のｐＭＯＳトランジスタのドレインと前記第２のプリドライバ回路の前記出力部との間に接続された第３の抵抗と、
前記第２の電位線にソースが接続され、前記第２のプリドライバ回路の前記入力部にゲートが接続された第２のｎＭＯＳトランジスタと、
前記第２のｎＭＯＳトランジスタのドレインと前記第２のプリドライバ回路の前記出力部との間に接続された第４の抵抗と、を有する
ことを特徴とする請求項１ないし３のいずれか一項に記載のドライバ回路。
【請求項５】
前記第１の制御回路は、
前記第１のパルス信号が入力され、入力された前記第１のパルス信号を第１の遅延時間だけ遅延させた第１の遅延信号を出力する第１の遅延回路と、
前記第１のパルス信号および前記第１の遅延信号が入力され、前記第１のパルス信号と前記第１の遅延信号を演算して得られた信号を前記第１の制御信号として出力するＯＲ回路と、を有し、
前記第２の制御回路は、
前記第２のパルス信号が入力され、入力された前記第２のパルス信号を第２の遅延時間だけ遅延させた第２の遅延信号を出力する第２の遅延回路と、
前記第２のパルス信号および前記第２の遅延信号が入力され、前記第２のパルス信号と前記第２の遅延信号を演算して得られた信号を前記第２の制御信号として出力するＡＮＤ回路と、を有する
ことを特徴とする請求項１に記載のドライバ回路。
【請求項６】
前記第１の制御回路は、
前記入力信号が入力され、入力された前記入力信号を第１の遅延時間だけ遅延させた第１の遅延信号を出力する第１の遅延回路と、
前記入力信号および前記第１の遅延信号が入力され、前記入力信号と前記第１の遅延信号を演算して得られた信号を前記第１のパルス信号として出力するＮＯＲ回路と、
前記第１の遅延信号が入力され、入力された前記第１の遅延信号を反転した信号を前記第１の制御信号として出力する第１のインバータと、を有し、
前記第２の制御回路は、
前記入力信号が入力され、入力された前記入力信号を第２の遅延時間だけ遅延させた第２の遅延信号を出力する第２の遅延回路と、
前記入力信号および前記第２の遅延信号が入力され、前記入力信号と前記第２の遅延信号を演算して得られた信号を前記第２のパルス信号として出力するＮＡＮＤ回路と、
前記第２の遅延信号が入力され、入力された前記第２の遅延信号を反転した信号を前記第２の制御信号として出力する第２のインバータと、を有する
ことを特徴とする請求項３に記載のドライバ回路。
【請求項７】
前記第１の制御回路は、
前記第１の遅延信号を、第３の遅延時間だけ遅延させて前記ＮＯＲ回路に出力する第３の遅延回路をさらに有し、
前記第２の制御回路は、
前記第２の遅延信号を、第４の遅延時間だけ遅延させて前記ＮＡＮＤ回路に出力する第４の遅延回路、をさらに有する
ことを特徴とする請求項６に記載のドライバ回路。
【請求項８】
前記第１の制御回路は、
前記入力信号が入力され、入力された前記入力信号を第１の遅延時間だけ遅延させた第１の遅延信号を出力する第１の遅延回路と、
前記第１の遅延信号が入力され、入力された前記第１の遅延信号を第２の遅延時間だけ遅延させた第２の遅延信号を出力する第２の遅延回路と、
前記入力信号および前記第２の遅延信号が入力され、前記入力信号と前記第２の遅延信号を演算して得られた信号を前記第１のパルス信号として出力する第１のＮＯＲ回路と、
前記第１の遅延信号および前記第２の遅延信号が入力され、前記第１の遅延信号と前記第２の遅延信号とを演算した信号を前記第１の制御信号として出力する第２のＮＯＲ回路と、を有し、
前記第２の制御回路は、
前記入力信号が入力され、入力された前記入力信号を第３の遅延時間だけ遅延させた第３の遅延信号を出力する第３の遅延回路と、
前記第３の遅延信号が入力され、入力された前記第３の遅延信号を第４の遅延時間だけ遅延させた第４の遅延信号を出力する第４の遅延回路と、
前記入力信号および前記第４の遅延信号が入力され、前記入力信号と前記第４の遅延信号を演算して得られた信号を前記第２のパルス信号として出力する第１のＮＡＮＤ回路と、
前記第３の遅延信号および前記第４の遅延信号が入力され、前記第３の遅延信号と前記第４の遅延信号とを演算した信号を前記第２の制御信号として出力する第２のＮＡＮＤ回路と、を有する
ことを特徴とする請求項３に記載のドライバ回路。
【請求項９】
前記補助ｐＭＯＳトランジスタは、ソースとバックゲートとが接続され、
前記補助ｎＭＯＳトランジスタは、ソースとバックゲートとが接続されていることを特徴とする請求項１ないし８のいずれか一項に記載のドライバ回路。
【請求項１０】
前記第１の遅延時間および前記第２の遅延時間の長さは、前記デッドタイムの長さ以下のであることを特徴とする請求項１または２に記載のドライバ回路。
【請求項１１】
前記第１の遅延時間の長さは、前記第２の遅延時間の長さと等しいことを特徴とする請求項５に記載のドライバ回路。
【請求項１２】
前記第３の電位線は、前記第２の電位線に接続され、
前記第４の電位線は、前記第１の電位線に接続されていることを特徴とする請求項４に記載のドライバ回路。
【請求項１３】
前記第１の電位線は、前記第１の端子に接続され、
前記第２の電位線は、前記第２の端子に接続されていることを特徴とする請求項１ないし１２のいずれか一項に記載のドライバ回路。
【請求項１４】
前記第１のｐＭＯＳトランジスタ、第１のｎＭＯＳトランジスタ、第２のｐＭＯＳトランジスタ、および、第２のｎＭＯＳトランジスタは、ソースとバックゲートとが接続されている
ことを特徴とする請求項１ないし１３のいずれか一項に記載のドライバ回路。
【請求項１５】
前記第１の電位は、電源電位であり、
前記第２の電位は、接地電位であることを特徴とする請求項４に記載のドライバ回路。
【請求項１６】
第１の入力信号が入力され、前記第１の入力信号を反転して得られた信号を前記第１のパルス信号として出力する第１のインバータと、
第２の入力信号が入力され、前記第２の入力信号を反転して得られた信号を前記第２のパルス信号として出力する第２のインバータと、をさらに備える
ことを特徴とする請求項１または２に記載のドライバ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
ドライバ回路に関する。
【背景技術】
【０００２】
従来のドライバ回路は、スルーレートを調整するためにゲートのインピーダンスを高くすると、ドライバ回路のスイッチングが出力ＭＯＳトランジスタの寄生容量の影響を受けて、貫通電流が発生し得る。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００５−８６３８０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
貫通電流を抑制することが可能なドライバ回路を提供する。
【課題を解決するための手段】
【０００５】
実施形態に従ったドライバ回路は、第１の電位が印加される第１の端子にソースが接続され、出力信号を出力する出力端子にドレインが接続され、且つソースとバックゲートとが接続された出力ｐＭＯＳトランジスタを備える。ドライバ回路は、前記第１の電位よりも低い第２の電位が印加される第２の端子にソースが接続され、前記出力端子にドレインが接続され、且つソースとバックゲートとが接続された出力ｎＭＯＳトランジスタを備える。ドライバ回路は、前記出力ｐＭＯＳトランジスタのゲートに出力部が接続され、第１のパルス信号が入力部に入力され、この第１のパルス信号を反転した第１のゲート信号を出力部から出力する第１のプリドライバ回路を備える。ドライバ回路は、前記出力ｎＭＯＳトランジスタのゲートに出力部が接続され、第２のパルス信号が入力部に入力され、この第２のパルス信号を反転した第２のゲート信号を出力部から出力する第２のプリドライバ回路を備える。ドライバ回路は、第１の電位線にソースが接続され、前記出力ｐＭＯＳトランジスタのゲートにドレインが接続された補助ｐＭＯＳトランジスタを備える。ドライバ回路は、前記第１の電位線よりも電位が低い第２の電位線にソースが接続され、前記出力ｎＭＯＳトランジスタのゲートにドレインが接続された補助ｎＭＯＳトランジスタを備える。ドライバ回路は、前記第１のパルス信号が入力され、前記第１のパルス信号の立ち上がりに同期して立ち上がり且つ前記第１のパルス信号の立ち下がりから遅延して立ち下がる第１の制御信号を前記補助ｐＭＯＳトランジスタのゲートに出力する第１の制御回路を備える。ドライバ回路は、前記第２のパルス信号が入力され、前記第２のパルス信号の立ち上がりから遅延して立ち上がり且つ前記第２のパルス信号の立ち下がりに同期して立ち下がる第２の制御信号を前記補助ｎＭＯＳトランジスタのゲートに出力する第２の制御回路を備える。
【図面の簡単な説明】
【０００６】
【図１】図１は、第１の実施形態に係るドライバ回路１００の構成の一例を示す回路図である。
【図２】図２は、図１に示すドライバ回路１００の各信号の波形の一例を示す波形図である。
【図３】図３は、第２の実施形態に係るドライバ回路２００の構成の一例を示す回路図である。
【図４】図４は、図３に示すドライバ回路２００の各信号の波形の一例を示す波形図である。
【図５】図５は、第３の実施形態に係るドライバ回路３００の構成の一例を示す回路図である。
【図６】図６は、図５に示すドライバ回路３００の各信号の波形の一例を示す波形図である。
【図７】図７は、第４の実施形態に係るドライバ回路４００の構成の一例を示す回路図である。
【図８】図８は、図７に示すドライバ回路４００の各信号の波形の一例を示す波形図である。
【発明を実施するための形態】
【０００７】
以下、実施形態について図面に基づいて説明する。
【第１の実施形態】
【０００８】
図１は、第１の実施形態に係るドライバ回路１００の構成の一例を示す回路図である。
【０００９】
図１に示すように、ドライバ回路１００は、第１の端子Ｔ１と、第２の端子Ｔ２と、出力端子ＴＯＵＴと、第１ないし第４の電位線Ｌ１〜Ｌ４と、出力ｐＭＯＳトランジスタＭｐ０と、出力ｎＭＯＳトランジスタＭｎ０と、補助ｐＭＯＳトランジスタＳＷ１と、補助ｎＭＯＳトランジスタＳＷ２と、第１のプリドライバ回路ＰＤ１と、第２のプリドライバ回路ＰＤ２と、第１の制御回路１０１ａと、第２の制御回路１０１ｂと、第１のインバータＩ１と、第２のインバータＩ２と、を備える。
【００１０】
第１の端子Ｔ１は、第１の電位（例えば、電源電位）が印加されるようになっている。
【００１１】
第２の端子Ｔ２は、第１の電位よりも低い第２の電位（例えば、接地電位）が印加されるようになっている。
【００１２】
第１の電位線Ｌ１は、例えば、第１の端子Ｔ１に接続されている。この場合、第１の電位線Ｌ１の電位は、電源電位である。
【００１３】
第２の電位線Ｌ２は、第１の電位線Ｌ１よりも電位が低く設定されている。この第２の電位線Ｌ２は、例えば、第２の端子Ｔ２に接続されている。この場合、第２の電位線Ｌ２の電位は、接地電位である。
【００１４】
第３の電位線Ｌ３は、第１の電位線Ｌ１よりも電位が低く設定されている。この第３の電位線Ｌ３は、例えば、第２の電位線Ｌ２に接続されている。この場合、第３の電位線Ｌ３の電位は、接地電位である。
【００１５】
第４の電位線Ｌ４は、第２の電位線Ｌ２よりも電位が高く設定されている。この第４の電位線Ｌ４は、例えば、第１の電位線Ｌ１に接続されている。この場合、第４の電位線Ｌ４の電位は、電源電位である。
【００１６】
出力端子ＴＯＵＴは、出力信号ＳＯＵＴを出力するようになっている。この出力端子ＴＯＵＴと接地との間には、寄生容量Ｃｐ０が存在する。
【００１７】
第１のインバータＩ１は、第１の入力信号ＳＩＮＨが入力され、この第１の入力信号ＳＩＮＨを反転して得られた信号を第１のパルス信号ＰＧ１Ａとして出力するようになっている。
【００１８】
第２のインバータＩ２は、第２の入力信号ＳＩＮＬが入力され、この第２の入力信号ＳＩＮＬを反転して得られた信号を第２のパルス信号ＮＧ１Ａとして出力するようになっている。
【００１９】
出力ｐＭＯＳトランジスタＭｐ０は、第１の端子Ｔ１にソースが接続され、出力端子ＴＯＵＴにドレインが接続され、且つソースとバックゲートとが接続されている。
【００２０】
この出力ｐＭＯＳトランジスタＭｐ０のゲートとドレインとの間には、寄生容量Ｃｐ１が存在する。
【００２１】
出力ｎＭＯＳトランジスタＭｎ０は、第２の端子Ｔ２にソースが接続され、出力端子ＴＯＵＴにドレインが接続され、且つソースとバックゲートとが接続されている。
【００２２】
この出力ｎＭＯＳトランジスタＭｎ０のゲートとドレインとの間には、寄生容量Ｃｐ２が存在する。
【００２３】
第１のプリドライバ回路ＰＤ１は、出力ｐＭＯＳトランジスタＭｐ０のゲートに出力部ＰＤ１ｂが接続されている。この第１のプリドライバ回路ＰＤ１は、第１のパルス信号ＰＧ１Ａが入力部ＰＤ１ａに入力され、この第１のパルス信号ＰＧ１Ａを反転した第１のゲート信号ＰＧを出力部ＰＤ１ｂから出力するようになっている。
【００２４】
この第１のプリドライバ回路ＰＤ１は、図１に示すように、例えば、第１のｐＭＯＳトランジスタＭｐ１と、第１のｎＭＯＳトランジスタＭｎ１と、第１の抵抗Ｒ１と、第２の抵抗Ｒ２と、を有する。
【００２５】
第１のｐＭＯＳトランジスタＭｐ１は、第１の電位線Ｌ１にソースが接続され、第１のプリドライバ回路ＰＤ１の入力部ＰＤ１ａにゲートが接続されている。
【００２６】
第１の抵抗Ｒ１は、第１のｐＭＯＳトランジスタＭｐ１のドレインと第１のプリドライバ回路ＰＤ１の出力部ＰＤ１ｂとの間に接続されている。
【００２７】
第１のｎＭＯＳトランジスタＭｎ１は、第１の電位線Ｌ１よりも電位が低い第３の電位線Ｌ３にソースが接続され、第１のプリドライバ回路ＰＤ１の入力部ＰＤ１ａにゲートが接続されている。
【００２８】
第２の抵抗Ｒ２は、第１のｎＭＯＳトランジスタＭｎ１のドレインと第１のプリドライバ回路ＰＤ１の出力部ＰＤ１ｂとの間に接続されている。
【００２９】
また、第２のプリドライバ回路ＰＤ２は、出力ｎＭＯＳトランジスタＭｎ０のゲートに出力部ＰＤ２ｂが接続されている。この第２のプリドライバ回路ＰＤ２は、第２のパルス信号ＮＧ１Ａが入力部ＰＤ２ａに入力され、この第２のパルス信号ＮＧ１Ａを反転した第２のゲート信号ＮＧを出力部ＰＤ２ｂから出力するようになっている。
【００３０】
この第２のプリドライバ回路ＰＤ２は、図１に示すように、例えば、第２のｐＭＯＳトランジスタＭｐ２と、第２のｎＭＯＳトランジスタＭｎ２と、第３の抵抗Ｒ３と、第４の抵抗Ｒ４と、を有する。
【００３１】
第２のｐＭＯＳトランジスタＭｐ２は、第２の電位線Ｌ２よりも電位が高い第４の電位線Ｌ４にソースが接続され、第２のプリドライバ回路ＰＤ２の入力部ＰＤ２ａにゲートが接続されている。
【００３２】
第３の抵抗Ｒ３は、第２のｐＭＯＳトランジスタＭｐ２のドレインと第２のプリドライバ回路ＰＤ２の出力部ＰＤ２ｂとの間に接続されている。
【００３３】
第２のｎＭＯＳトランジスタＭｎ２は、第２の電位線Ｌ２にソースが接続され、第２のプリドライバ回路ＰＤ２の入力部ＰＤ２ａにゲートが接続されている。
【００３４】
第４の抵抗Ｒ４は、第２のｎＭＯＳトランジスタＭｎ２のドレインと第２のプリドライバ回路ＰＤ２の出力部ＰＤ２ｂとの間に接続されている。
【００３５】
なお、上述の第１のｐＭＯＳトランジスタＭｐ１、第１のｎＭＯＳトランジスタＭｎ１、第２のｐＭＯＳトランジスタＭｐ２、および、第２のｎＭＯＳトランジスタＭｎ２は、ソースとバックゲートとが接続されている。
【００３６】
また、第１のプリドライバ回路ＰＤ１、第２のプリドライバ回路ＰＤ２は、ドレイン側でなくソース側に抵抗を挿入する場合や、また、電流源で実現する場合もある。
【００３７】
また、図１に示すように、補助ｐＭＯＳトランジスタＳＷ１は、第１の電位線Ｌ１にソースが接続され、出力ｐＭＯＳトランジスタＭｐ０のゲート（言い換えれば、出力部ＰＤ１ｂ）にドレインが接続されている。この補助ｐＭＯＳトランジスタＳＷ１は、ソースとバックゲートとが接続されている。
【００３８】
補助ｎＭＯＳトランジスタＳＷ２は、第２の電位線Ｌ２にソースが接続され、出力ｎＭＯＳトランジスタＭｎ０のゲート（言い換えれば、出力部ＰＤ２ｂ）にドレインが接続されている。この補助ｎＭＯＳトランジスタＳＷ２は、ソースとバックゲートとが接続されている。
【００３９】
第１の制御回路１０１ａは、第１のパルス信号ＰＧ１Ａが入力されるようになっている。この第１の制御回路１０１ａは、第１のパルス信号ＰＧ１Ａの立ち上がりに同期して立ち上がり且つ第１のパルス信号ＰＧ１Ａの立ち下がりから遅延して立ち下がる第１の制御信号ＰＧ１Ｂを、補助ｐＭＯＳトランジスタＳＷ１のゲートに出力するようになっている。
【００４０】
この第１の制御回路１０１ａは、図１に示すように、例えば、ＯＲ回路１０１ａ１と、第１の遅延回路１０１ａ２と、を有する。
【００４１】
第１の遅延回路１０１ａ２は、第１のパルス信号ＰＧ１Ａが入力されるようになっている。この第１の遅延回路１０１ａ２は、入力された第１のパルス信号ＰＧ１Ａを第１の遅延時間ｔｄ１だけ遅延させた第１の遅延信号ｓｄ１を出力するようになっている。
【００４２】
ＯＲ回路１０１ａ１は、第１のパルス信号ＰＧ１Ａおよび第１の遅延信号ｓｄ１が入力されるようになっている。このＯＲ回路１０１ａ１は、第１のパルス信号ＰＧ１Ａと第１の遅延信号ｓｄ１を演算して得られた信号を第１の制御信号ＰＧ１Ｂとして出力するようになっている。
【００４３】
また、第２の制御回路１０１ｂは、第２のパルス信号ＮＧ１Ａが入力され、第２のパルス信号ＮＧ１Ａの立ち上がりから遅延して立ち上がり且つ第２のパルス信号ＮＧ１Ａの立ち下がりに同期して立ち下がる第２の制御信号ＮＧ１Ｂを、補助ｎＭＯＳトランジスタＳＷ２のゲートに出力するようになっている。
【００４４】
この第２の制御回路１０１ｂは、図１に示すように、例えば、ＡＮＤ回路１０１ｂ１と、第２の遅延回路１０１ｂ２と、を有する。
【００４５】
第２の遅延回路１０１ｂ２は、第２のパルス信号ＮＧ１Ａが入力されるようになっている。この第２の遅延回路１０１ｂ２は、入力された第２のパルス信号ＮＧ１Ａを第２の遅延時間ｔｄ２だけ遅延させた第２の遅延信号ｓｄ２を出力するようになっている。
【００４６】
ＡＮＤ回路１０１ｂ１は、第２のパルス信号ＮＧ１Ａおよび第２の遅延信号ｓｄ２が入力されるようになっている。このＡＮＤ回路１０１ｂ１は、第２のパルス信号ＮＧ１Ａと第２の遅延信号ｓｄ２を演算して得られた信号を第２の制御信号ＮＧ１Ｂとして出力するようになっている。
【００４７】
ここで、以上のような構成を有する本実施形態に係るドライバ回路の特性について説明する。
【００４８】
図２は、図１に示すドライバ回路１００の各信号の波形の一例を示す波形図である。
【００４９】
図２に示すように、第１の入力信号ＳＩＮＨは、第２の入力信号ＳＩＮＬが立ち下がってからデッドタイムＸの経過後立ち下がるようになっている。また、第２の入力信号ＳＩＮＬは、第１の入力信号ＳＩＮＨが立ち上がってからデッドタイムＸの経過後立ち上がるようになっている。
【００５０】
したがって、第１のパルス信号ＰＧ１Ａは、第２のパルス信号ＮＧ１Ａが立ち上がってからデッドタイムＸの経過後立ち上がるようになっている。また、第２のパルス信号ＮＧ１Ａは、第１のパルス信号ＰＧ１Ａが立ち下がってからデッドタイムＸの経過後立ち下がるようになっている。
【００５１】
例えば、時間ａにおいて、第２のパルス信号ＮＧ１Ａの立ち上がりに応じて、第２のプリドライバ回路ＰＤ２が第２のゲート信号ＮＧの電位を下げ始める。
【００５２】
そして、第２の遅延時間ｔｄ２の経過後、第２の制御回路１０１ｂが第２の制御信号ＮＧ１Ｂを立ち上げる（第４の電位線Ｌ４の電位、すなわち電源電位にする）。これにより、補助ｎＭＯＳトランジスタＳＷ２がオンして、第２のゲート信号ＮＧが十分に立ち下がる（接地電位になる）。
【００５３】
一方、デッドタイムＸが経過した時間ｂにおいて、第１のパルス信号ＰＧ１Ａの立ち上がりに応じて、第１のプリドライバ回路ＰＤ１が第１のゲート信号ＰＧの電位を下げ始める。これにより、出力ｐＭＯＳトランジスタＭｐ０がオンして、信号ＳＯＵＴの電位が上昇する。
【００５４】
ここで、時間ｂにおいて、すでに補助ｎＭＯＳトランジスタＳＷ２がオンしているため、既述のように寄生容量Ｃｐ２が存在しても、第２のゲート信号ＮＧの電位は上昇することなく接地電位に固定され、出力ｎＭＯＳトランジスタＭｎ０はオフ状態を継続できる。すなわち、出力ｐＭＯＳトランジスタＭｐ０と出力ｎＭＯＳトランジスタＭｎ０との間に貫通電流が流れない。
【００５５】
同様に、時間ｃにおいて、第１のパルス信号ＰＧ１Ａの立ち下がりに応じて、第１のプリドライバ回路ＰＤ１が第１のゲート信号ＰＧの電位を上げ始める。
【００５６】
そして、第１の遅延時間ｔｄ１の経過後、第１の制御回路１０１ａが第１の制御信号ＰＧ１Ｂを立ち下げる（第３の電位線Ｌ３の電位、すなわち、接地電位にする）。これにより、補助ｐＭＯＳトランジスタＳＷ１がオンして、第１のゲート信号ＰＧが十分に立ち上がる（電源電位になる）。
【００５７】
一方、デッドタイムＸが経過した時間ｄにおいて、第２のパルス信号ＮＧ１Ａの立ち下がりに応じて、第２のプリドライバ回路ＰＤ２が第２のゲート信号ＮＧの電位を上げ始める。これにより、出力ｎＭＯＳトランジスタＭｎ０がオンして、信号ＳＯＵＴの電位が降下する。
【００５８】
ここで、時間ｄにおいて、すでに補助ｐＭＯＳトランジスタＳＷ１がオンしているため、既述のように寄生容量Ｃｐ１が存在しても、第１のゲート信号ＰＧの電位は降下することなく電源電位に固定され、出力ｐＭＯＳトランジスタＭｐ０はオフ状態を継続できる。すなわち、出力ｐＭＯＳトランジスタＭｐ０と出力ｎＭＯＳトランジスタＭｎ０との間に貫通電流が流れない。
【００５９】
なお、上述のように、第１の遅延時間ｔｄ１および第２の遅延時間ｔｄ２の長さは、デッドタイムＸの長さ以下である。また、例えば、第１の遅延時間ｔｄ１の長さは、第２の遅延時間ｔｄ２の長さと等しく設定される。
【００６０】
以上のように、本実施形態に係るドライバ回路によれば、寄生容量の影響を低減して貫通電流を抑制することができる。
【００６１】
なお、ハイサイドの補助ｐＭＯＳトランジスタＳＷ１とローサイドの補助ｎＭＯＳトランジスタＳＷ２の駆動電圧が異なる場合は、適宜レベルシフタを追加するようにしてもよい。
【第２の実施形態】
【００６２】
既述の第１の実施形態では、デッドタイムの生成後の信号から補助ＭＯＳトランジスタを制御する制御信号を生成する構成の一例について説明した。
【００６３】
この第２の実施形態では、デッドタイムを含む信号の生成とともに補助ＭＯＳトランジスタを制御する制御信号を生成する構成の一例について説明する。
【００６４】
図３は、第２の実施形態に係るドライバ回路２００の構成の一例を示す回路図である。なお、図３において、図１の符号と同じ符号は、第１の実施形態と同様の構成を示す。
【００６５】
図３に示すように、ドライバ回路２００は、第１の端子Ｔ１と、第２の端子Ｔ２と、出力端子ＴＯＵＴと、第１ないし第４の電位線Ｌ１〜Ｌ４と、出力ｐＭＯＳトランジスタＭｐ０と、出力ｎＭＯＳトランジスタＭｎ０と、補助ｐＭＯＳトランジスタＳＷ１と、補助ｎＭＯＳトランジスタＳＷ２と、第１のプリドライバ回路ＰＤ１と、第２のプリドライバ回路ＰＤ２と、第１の制御回路２０１ａと、第２の制御回路２０１ｂと、を備える。
【００６６】
このドライバ回路２００は、第１の実施形態と比較して、第１の制御回路２０１ａおよび第２の制御回路２０１ｂがデッドタイムを生成する点が異なる。
【００６７】
第１の制御回路２０１ａは、入力信号ＳＩＮが入力されるようになっている。
【００６８】
この第１の制御回路２０１ａは、入力信号ＳＩＮの立ち下がりから遅延して立ち上がり且つ入力信号ＳＩＮの立ち上がりに同期して立ち下がる第１のパルス信号ＰＧ１Ａを、第１のプリドライバ回路ＰＤ１の入力部ＰＤ１ａに出力するようになっている。
【００６９】
さらに、第１の制御回路２０１ａは、入力信号ＳＩＮの立ち下がりから遅延して立ち上がり且つ入力信号ＳＩＮの立ち上がりから遅延して立ち下がる第１の制御信号ＰＧ１Ｂを、補助ｐＭＯＳトランジスタＳＷ１のゲートに出力するようになっている。
【００７０】
この第１の制御回路２０１ａは、例えば、図３に示すように、ＮＯＲ回路２０１ａ１と、第１のインバータ２０１ａ２と、第１の遅延回路２０１ａ３と、を有する。
【００７１】
第１の遅延回路２０１ａ３は、入力信号ＳＩＮが入力され、入力された入力信号ＳＩＮを第１の遅延時間ｔｄ１だけ遅延させた第１の遅延信号ｓｄ１を出力するようになっている。
【００７２】
ＮＯＲ回路２０１ａ１は、入力信号ＳＩＮおよび第１の遅延信号ｓｄ１が入力され、入力信号ＳＩＮと第１の遅延信号ｓｄ１を演算して得られた信号を第１のパルス信号ＰＧ１Ａとして出力するようになっている。
【００７３】
第１のインバータ２０１ａ２は、第１の遅延信号ｓｄ１が入力され、入力された第１の遅延信号ｓｄ１を反転した信号を第１の制御信号ＰＧ１Ｂとして出力するようになっている。
【００７４】
第２の制御回路２０１ｂは、入力信号ＳＩＮが入力されるようになっている。
【００７５】
この第２の第２の制御回路２０１ｂは、入力信号ＳＩＮの立ち下がりに同期して立ち上がり且つ入力信号ＳＩＮの立ち上がりから遅延して立ち下がる第２のパルス信号ＮＧ１Ａを第２のプリドライバ回路ＰＤ２の入力部ＰＤ２ａに出力するようになっている。
【００７６】
さらに、第２の制御回路２０１ｂは、入力信号ＳＩＮの立ち下がりから遅延して立ち上がり且つ入力信号ＳＩＮの立ち上がりから遅延して立ち下がる第２の制御信号ＮＧ１Ｂを、補助ｎＭＯＳトランジスタＳＷ２のゲートに出力するようになっている。
【００７７】
第２の制御回路２０１ｂは、ＮＡＮＤ回路２０１ｂ１と、第２のインバータ２０１ｂ２と、第２の遅延回路２０１ｂ３と、を有する。
【００７８】
第２の遅延回路２０１ｂ３は、入力信号ＳＩＮが入力され、入力された入力信号ＳＩＮを第２の遅延時間ｔｄ２だけ遅延させた第２の遅延信号ｓｄ２を出力するようになっている。
【００７９】
ＮＡＮＤ回路２０１ｂ１は、入力信号ＳＩＮおよび第２の遅延信号ｓｄ２が入力され、入力信号ＳＩＮと第２の遅延信号ｓｄ２を演算して得られた信号を第２のパルス信号ＮＧ１Ａとして出力するようになっている。
【００８０】
第２のインバータ２０１ｂ２は、第２の遅延信号ｓｄ２が入力され、入力された第２の遅延信号ｓｄ２を反転した信号を第２の制御信号ＮＧ１Ｂとして出力するようになっている。
【００８１】
なお、ドライバ回路２００のその他の構成は、第１の実施形態のドライバ回路１００と同様である。
【００８２】
ここで、以上のような構成を有する本実施形態に係るドライバ回路の特性について説明する。
【００８３】
図４は、図３に示すドライバ回路２００の各信号の波形の一例を示す波形図である。
【００８４】
例えば、時間ａにおいて、第２のパルス信号ＮＧ１Ａの立ち上がりに応じて、第２のプリドライバ回路ＰＤ２が第２のゲート信号ＮＧの電位を下げ始める。
【００８５】
そして、第２の遅延時間ｔｄ２の経過後、第２の制御回路２０１ｂが第２の制御信号ＮＧ１Ｂを立ち上げる（第４の電位線Ｌ４の電位、すなわち、電源電位にする）。これにより、補助ｎＭＯＳトランジスタＳＷ２がオンして、第２のゲート信号ＮＧが十分に立ち下がる（接地電位になる）。
【００８６】
一方、デッドタイムＸが経過した時間ｂにおいて、第１のパルス信号ＰＧ１Ａの立ち上がりに応じて、第１のプリドライバ回路ＰＤ１が第１のゲート信号ＰＧの電位を下げ始める。これにより、出力ｐＭＯＳトランジスタＭｐ０がオンして、信号ＳＯＵＴの電位が上昇する。
【００８７】
ここで、時間ｂにおいて、すでに補助ｎＭＯＳトランジスタＳＷ２がオンしているため、既述のように寄生容量Ｃｐ２が存在しても、第２のゲート信号ＮＧの電位は上昇することなく接地電位に固定され、出力ｎＭＯＳトランジスタＭｎ０はオフ状態を継続できる。すなわち、出力ｐＭＯＳトランジスタＭｐ０と出力ｎＭＯＳトランジスタＭｎ０との間に貫通電流が流れない。
【００８８】
同様に、時間ｃにおいて、第１のパルス信号ＰＧ１Ａの立ち下がりに応じて、第１のプリドライバ回路ＰＤ１が第１のゲート信号ＰＧの電位を上げ始める。
【００８９】
そして、第１の遅延時間ｔｄ１の経過後、第１の制御回路２０１ａが第１の制御信号ＰＧ１Ｂを立ち下げる（第３の電位線Ｌ３の電位、すなわち、接地電位にする）。これにより、補助ｐＭＯＳトランジスタＳＷ１がオンして、第１のゲート信号ＰＧが十分に立ち上がる（電源電位になる）。
【００９０】
一方、デッドタイムＸが経過した時間ｄにおいて、第２のパルス信号ＮＧ１Ａの立ち下がりに応じて、第２のプリドライバ回路ＰＤ２が第２のゲート信号ＮＧの電位を上げ始める。これにより、出力ｎＭＯＳトランジスタＭｎ０がオンして、信号ＳＯＵＴの電位が降下する。
【００９１】
ここで、時間ｄにおいて、すでに補助ｐＭＯＳトランジスタＳＷ１がオンしているため、既述のように寄生容量Ｃｐ１が存在しても、第１のゲート信号ＰＧの電位は降下することなく電源電位に固定され、出力ｐＭＯＳトランジスタＭｐ０はオフ状態を継続できる。すなわち、出力ｐＭＯＳトランジスタＭｐ０と出力ｎＭＯＳトランジスタＭｎ０との間に貫通電流が流れない。
【００９２】
以上のように、本実施形態に係るドライバ回路によれば、寄生容量の影響を低減して貫通電流を抑制することができる。
【００９３】
なお、ハイサイドの補助ｐＭＯＳトランジスタＳＷ１とローサイドの補助ｎＭＯＳトランジスタＳＷ２の駆動電圧が異なる場合は、適宜レベルシフタを追加するようにしてもよい。
【第３の実施形態】
【００９４】
この第３の実施形態では、デッドタイムを含む信号の生成とともに補助ＭＯＳトランジスタを制御する制御信号を生成する構成の他の例について説明する。
【００９５】
図５は、第３の実施形態に係るドライバ回路３００の構成の一例を示す回路図である。なお、図５において、図３の符号と同じ符号は、第２の実施形態と同様の構成を示す。
【００９６】
図５に示すように、ドライバ回路３００は、第１の端子Ｔ１と、第２の端子Ｔ２と、出力端子ＴＯＵＴと、第１ないし第４の電位線Ｌ１〜Ｌ４と、出力ｐＭＯＳトランジスタＭｐ０と、出力ｎＭＯＳトランジスタＭｎ０と、補助ｐＭＯＳトランジスタＳＷ１と、補助ｎＭＯＳトランジスタＳＷ２と、第１のプリドライバ回路ＰＤ１と、第２のプリドライバ回路ＰＤ２と、第１の制御回路３０１ａと、第２の制御回路３０１ｂと、を備える。
【００９７】
ここで、第１の制御回路３０１ａは、第２の実施形態の第１の制御回路２０１ａと比較して、第３の遅延回路２０１ａ４をさらに有する。
【００９８】
この第３の遅延回路２０１ａ４は、第１の遅延信号ｓｄ１を、第３の遅延時間ｔｄ３だけ遅延させてＮＯＲ回路２０１ａ１に出力（すなわち、第３の遅延信号ｓｄ３を出力）するようになっている。
【００９９】
また、第２の制御回路３０１ｂは、第２の実施形態の第２の制御回路２０１ｂと比較して、第４の遅延回路２０１ｂ４をさらに有する。
【０１００】
この第４の遅延回路２０１ｂ４は、第２の遅延信号ｓｄ２を、第４の遅延時間ｔｄ４だけ遅延させてＮＡＮＤ回路２０１ｂ１に出力（すなわち、第４の遅延信号ｓｄ４を出力）するようになっている。
【０１０１】
なお、ドライバ回路３００のその他の構成は、第２の実施形態のドライバ回路２００と同様である。
【０１０２】
ここで、以上のような構成を有する本実施形態に係るドライバ回路の特性について説明する。
【０１０３】
図６は、図５に示すドライバ回路３００の各信号の波形の一例を示す波形図である。
【０１０４】
例えば、時間ａにおいて、第２のパルス信号ＮＧ１Ａの立ち上がりに応じて、第２のプリドライバ回路ＰＤ２が第２のゲート信号ＮＧの電位を下げ始める。
【０１０５】
そして、第２の遅延時間ｔｄ２の経過後、第２の制御回路３０１ｂが第２の制御信号ＮＧ１Ｂを立ち上げる（第４の電位線Ｌ４の電位、すなわち、電源電位にする）。これにより、補助ｎＭＯＳトランジスタＳＷ２がオンして、第２のゲート信号ＮＧが十分に立ち下がる（接地電位になる）。
【０１０６】
一方、デッドタイムＸ（第１の遅延時間ｔｄ１＋第３の遅延時間ｔｄ３）が経過した時間ｂにおいて、第１のパルス信号ＰＧ１Ａの立ち上がりに応じて、第１のプリドライバ回路ＰＤ１が第１のゲート信号ＰＧの電位を下げ始める。これにより、出力ｐＭＯＳトランジスタＭｐ０がオンして、信号ＳＯＵＴの電位が上昇する。
【０１０７】
ここで、時間ｂにおいて、すでに補助ｎＭＯＳトランジスタＳＷ２がオンしているため、既述のように寄生容量Ｃｐ２が存在しても、第２のゲート信号ＮＧの電位は上昇することなく接地電位に固定され、出力ｎＭＯＳトランジスタＭｎ０はオフ状態を継続できる。すなわち、出力ｐＭＯＳトランジスタＭｐ０と出力ｎＭＯＳトランジスタＭｎ０との間に貫通電流が流れない。
【０１０８】
同様に、時間ｃにおいて、第１のパルス信号ＰＧ１Ａの立ち下がりに応じて、第１のプリドライバ回路ＰＤ１が第１のゲート信号ＰＧの電位を上げ始める。
【０１０９】
そして、第１の遅延時間ｔｄ１の経過後、第１の制御回路３０１ａが第１の制御信号ＰＧ１Ｂを立ち下げる（第３の電位線Ｌ３の電位、すなわち、接地電位にする）。これにより、補助ｐＭＯＳトランジスタＳＷ１がオンして、第１のゲート信号ＰＧが十分に立ち上がる（電源電位になる）。
【０１１０】
一方、デッドタイムＸ（第２の遅延時間ｔｄ２＋第４の遅延時間ｔｄ４）が経過した時間ｄにおいて、第２のパルス信号ＮＧ１Ａの立ち下がりに応じて、第２のプリドライバ回路ＰＤ２が第２のゲート信号ＮＧの電位を上げ始める。これにより、出力ｎＭＯＳトランジスタＭｎ０がオンして、信号ＳＯＵＴの電位が降下する。
【０１１１】
ここで、時間ｄにおいて、すでに補助ｐＭＯＳトランジスタＳＷ１がオンしているため、既述のように寄生容量Ｃｐ１が存在しても、第１のゲート信号ＰＧの電位は降下することなく電源電位に固定され、出力ｐＭＯＳトランジスタＭｐ０はオフ状態を継続できる。すなわち、出力ｐＭＯＳトランジスタＭｐ０と出力ｎＭＯＳトランジスタＭｎ０との間に貫通電流が流れない。
【０１１２】
既述の第２の実施形態の場合、第１、第２の制御回路の遅延時間差により補助ＭＯＳトランジスタの動作タイミングが所望通りとならないことがある。
【０１１３】
そこで、この第３の実施形態では、第３、第４の遅延回路を追加することにより、補助ＭＯＳトランジスタをオンさせるタイミングを出力ＭＯＳトランジスタがオンするタイミングよりも確実に速くなるようにしている。
【０１１４】
なお、補助ＭＯＳトランジスタがオフするタイミングについては、第１、第４のＭＯＳトランジスタがオフするタイミングより早くてもよい。
【０１１５】
以上のように、本実施形態に係るドライバ回路によれば、寄生容量の影響を低減して貫通電流を抑制することができる。
【０１１６】
なお、ハイサイドの補助ｐＭＯＳトランジスタＳＷ１とローサイドの補助ｎＭＯＳトランジスタＳＷ２の駆動電圧が異なる場合は、適宜レベルシフタを追加するようにしてもよい。
【第４の実施形態】
【０１１７】
この第４の実施形態では、デッドタイムを含む信号の生成とともに補助ＭＯＳトランジスタを制御する制御信号を生成する構成のさらに他の例について説明する。
【０１１８】
図７は、第４の実施形態に係るドライバ回路４００の構成の一例を示す回路図である。なお、図７において、図５の符号と同じ符号は、第３の実施形態と同様の構成を示す。
【０１１９】
図７に示すように、ドライバ回路４００は、第１の端子Ｔ１と、第２の端子Ｔ２と、出力端子ＴＯＵＴと、第１ないし第４の電位線Ｌ１〜Ｌ４と、出力ｐＭＯＳトランジスタＭｐ０と、出力ｎＭＯＳトランジスタＭｎ０と、補助ｐＭＯＳトランジスタＳＷ１と、補助ｎＭＯＳトランジスタＳＷ２と、第１のプリドライバ回路ＰＤ１と、第２のプリドライバ回路ＰＤ２と、第１の制御回路４０１ａと、第２の制御回路４０１ｂと、を備える。
【０１２０】
ここで、第１の制御回路４０１ａは、第１の遅延回路２０１ａ３と、第３の遅延回路２０１ａ４と、第１のＮＯＲ回路２０１ａ１と、第２のＮＯＲ回路４０１ａ２と、を有する。
【０１２１】
第１の遅延回路２０１ａ３は、入力信号ＳＩＮが入力され、入力された入力信号ＳＩＮを第１の遅延時間ｔｄ１だけ遅延させた第１の遅延信号ｓｄ１を出力するようになっている。
【０１２２】
第３の遅延回路２０１ａ４は、第１の遅延信号ｓｄ１が入力され、入力された第１の遅延信号ｓｄ１を第３の遅延時間ｔｄ３だけ遅延させた第３の遅延信号ｓｄ３を出力するようになっている。
【０１２３】
第１のＮＯＲ回路２０１ａ１は、入力信号ＳＩＮおよび第３の遅延信号ｓｄ３が入力され、入力信号ＳＩＮと第３の遅延信号ｓｄ３を演算して得られた信号を第１のパルス信号ＰＧ１Ａとして出力するようになっている。
【０１２４】
第２のＮＯＲ回路４０１ａ２は、第１の遅延信号ｓｄ１および第３の遅延信号ｓｄ３が入力され、第１の遅延信号ｓｄ１と第３の遅延信号ｓｄ３とを演算した信号を第１の制御信号ＰＧ１Ｂとして出力するようになっている。
【０１２５】
また、第２の制御回路４０１ｂは、第２の遅延回路２０１ｂ３と、第４の遅延回路２０１ｂ４と、第１のＮＡＮＤ回路２０１ｂ１と、第２のＮＡＮＤ回路４０１ｂ２と、を有する。
【０１２６】
第２の遅延回路２０１ｂ３は、入力信号ＳＩＮが入力され、入力された入力信号ＳＩＮを第２の遅延時間ｔｄ２だけ遅延させた第２の遅延信号ｓｄ２を出力するようになっている。
【０１２７】
第４の遅延回路２０１ｂ４は、第２の遅延信号ｓｄ２が入力され、入力された第２の遅延信号ｓｄ２を第４の遅延時間ｔｄ４だけ遅延させた第４の遅延信号ｓｄ４を出力するようになっている。
【０１２８】
第１のＮＡＮＤ回路２０１ｂ１は、入力信号ＳＩＮおよび第４の遅延信号ｓｄ４が入力され、入力信号ＳＩＮと第４の遅延信号ｓｄ４を演算して得られた信号を第２のパルス信号ＮＧ１Ａとして出力するようになっている。
【０１２９】
第２のＮＡＮＤ回路４０１ｂ２は、第２の遅延信号ｓｄ２および第４の遅延信号ｓｄ４が入力され、第２の遅延信号ｓｄ２と第４の遅延信号ｓｄ４とを演算した信号を第２の制御信号ＮＧ１Ｂとして出力するようになっている。
【０１３０】
なお、ドライバ回路４００のその他の構成は、第３の実施形態のドライバ回路３００と同様である。
【０１３１】
ここで、以上のような構成を有する本実施形態に係るドライバ回路の特性について説明する。
【０１３２】
図８は、図７に示すドライバ回路４００の各信号の波形の一例を示す波形図である。
【０１３３】
例えば、時間ａにおいて、第２のパルス信号ＮＧ１Ａの立ち上がりに応じて、第２のプリドライバ回路ＰＤ２が第２のゲート信号ＮＧの電位を下げ始める。
【０１３４】
そして、第２の遅延時間ｔｄ２の経過後、第２の制御回路４０１ｂが第２の制御信号ＮＧ１Ｂを立ち上げる（第４の電位線Ｌ４の電位、すなわち、電源電位にする）。これにより、補助ｎＭＯＳトランジスタＳＷ２がオンして、第２のゲート信号ＮＧが十分に立ち下がる（接地電位になる）。
【０１３５】
一方、デッドタイムＸ（第１の遅延時間ｔｄ１＋第３の遅延時間ｔｄ３）が経過した時間ｂにおいて、第１のパルス信号ＰＧ１Ａの立ち上がりに応じて、第１のプリドライバ回路ＰＤ１が第１のゲート信号ＰＧの電位を下げ始める。これにより、出力ｐＭＯＳトランジスタＭｐ０がオンして、信号ＳＯＵＴの電位が上昇する。
【０１３６】
ここで、時間ｂにおいて、すでに補助ｎＭＯＳトランジスタＳＷ２がオンしているため、既述のように寄生容量Ｃｐ２が存在しても、第２のゲート信号ＮＧの電位は上昇することなく接地電位に固定され、出力ｎＭＯＳトランジスタＭｎ０はオフ状態を継続できる。すなわち、出力ｐＭＯＳトランジスタＭｐ０と出力ｎＭＯＳトランジスタＭｎ０との間に貫通電流が流れない。
【０１３７】
同様に、時間ｃにおいて、第１のパルス信号ＰＧ１Ａの立ち下がりに応じて、第１のプリドライバ回路ＰＤ１が第１のゲート信号ＰＧの電位を上げ始める。
【０１３８】
そして、第１の遅延時間ｔｄ１の経過後、第１の制御回路４０１ａが第１の制御信号ＰＧ１Ｂを立ち下げる（第３の電位線Ｌ３の電位、すなわち、接地電位にする）。これにより、補助ｐＭＯＳトランジスタＳＷ１がオンして、第１のゲート信号ＰＧが十分に立ち上がる（電源電位になる）。
【０１３９】
一方、デッドタイムＸ（第２の遅延時間ｔｄ２＋第４の遅延時間ｔｄ４）が経過した時間ｄにおいて、第２のパルス信号ＮＧ１Ａの立ち下がりに応じて、第２のプリドライバ回路ＰＤ２が第２のゲート信号ＮＧの電位を上げ始める。これにより、出力ｎＭＯＳトランジスタＭｎ０がオンして、信号ＳＯＵＴの電位が降下する。
【０１４０】
ここで、時間ｄにおいて、すでに補助ｐＭＯＳトランジスタＳＷ１がオンしているため、既述のように寄生容量Ｃｐ１が存在しても、第１のゲート信号ＰＧの電位は降下することなく電源電位に固定され、出力ｐＭＯＳトランジスタＭｐ０はオフ状態を継続できる。すなわち、出力ｐＭＯＳトランジスタＭｐ０と出力ｎＭＯＳトランジスタＭｎ０との間に貫通電流が流れない。
【０１４１】
なお、この図８に示す第１、第２のパルス信号ＰＧ１Ａ、ＮＧ１Ａ、および第１、第２の制御信号ＰＧ１Ｂ、ＮＧ１Ｂの信号波形は、図２に示す信号波形と同様である。
【０１４２】
以上のように、本実施形態に係るドライバ回路によれば、寄生容量の影響を低減して貫通電流を抑制することができる。
【０１４３】
なお、ハイサイドの補助ｐＭＯＳトランジスタＳＷ１とローサイドの補助ｎＭＯＳトランジスタＳＷ２の駆動電圧が異なる場合は、適宜レベルシフタを追加するようにしてもよい。
【０１４４】
なお、実施形態は例示であり、発明の範囲はそれらに限定されない。
【符号の説明】
【０１４５】
１００、２００、３００、４００  ドライバ回路
Ｔ１  第１の端子
Ｔ２  第２の端子
ＴＯＵＴ  出力端子
Ｌ１〜Ｌ４  第１ないし第４の電位線
Ｍｐ０  出力ｐＭＯＳトランジスタ
Ｍｎ０  出力ｎＭＯＳトランジスタ
ＳＷ１  補助ｐＭＯＳトランジスタ
ＳＷ２  補助ｎＭＯＳトランジスタ
ＰＤ１  第１のプリドライバ回路
ＰＤ２  第２のプリドライバ回路
１０１ａ〜４０１ａ  第１の制御回路
１０１ｂ〜４０１ｂ  第２の制御回路
【図１】
0005580350.tif 000002
【図２】
0005580350.tif 000003
【図３】
0005580350.tif 000004
【図４】
0005580350.tif 000005
【図５】
0005580350.tif 000006
【図６】
0005580350.tif 000007
【図７】
0005580350.tif 000008
【図８】
0005580350.tif 000009