(57)【要約】  複数の被試験メモリを試験する試験装置であって，前記複数の被試験メモリに試験データを並列に供給するデータ供給部と，前記複数の被試験メモリに対して前記試験データを並列に書き込むべく制御する書込制御部と，前記複数の被試験メモリのそれぞれから前記試験データを逐次読み出す読出制御部と，を備え，前記書込制御部は，複数の不良ブロック記憶部のそれぞれから書込アドレスに応じたメモリブロックの良否情報を読み出し，書込アドレスに応じたメモリブロックが不良である旨の良否情報が前記不良ブロック記憶部から読み出された場合に，対応する前記被試験メモリに対するライトイネーブル信号（ＷＥ）をマスクして当該被試験メモリに対する書き込みを禁止することを特徴とする試験装置。
2008020555.tif 000002
【特許請求の範囲】
【請求項１】
複数の被試験デバイスを試験する試験装置であって、
前記複数の被試験デバイスに試験データを並列に供給するデータ供給部と、
前記複数の被試験デバイスに対して前記試験データを並列に書き込むべく制御する書込制御部と、
前記複数の被試験デバイスのそれぞれから前記試験データを逐次読み出す読出制御部と、
を備える試験装置。
【請求項２】
前記複数の被試験デバイスのそれぞれのデータ入出力端子に接続され、それぞれの前記データ入出力端子との間でデータを授受するデータ入出力部を更に備え、
前記データ供給部は前記データ入出力部を介して前記複数の被試験デバイスに試験データを並列に供給する請求項１に記載の試験装置。
【請求項３】
前記書込制御部は、前記試験データの供給と同期して前記複数の被試験デバイスにライトイネーブル信号を並列に供給し、前記複数の被試験デバイスに対して前記試験データを並列に書き込み、
前記読出制御部は、前記複数の被試験デバイスのそれぞれに対して排他的にリードイネーブル信号を供給し、前記データ入出力部を介して前記複数の被試験デバイスのそれぞれから前記試験データを逐次読み出す
請求項２に記載の試験装置。
【請求項４】
前記複数の被試験デバイスに対して並列に、前記複数の被試験デバイスのそれぞれに書き込んだ前記試験データの読み出しを指示する読出コマンドを供給するコマンド供給部を更に備える、請求項３に記載の試験装置。
【請求項５】
前記複数の被試験デバイスは、複数の被試験メモリである請求項１に記載の試験装置。
【請求項６】
前記複数の被試験デバイスは、複数の被試験メモリであり、
それぞれの前記被試験メモリから逐次読み出された前記試験データを期待値と比較する比較部と、
前記複数の被試験メモリのそれぞれに対応して設けられ、前記比較部が出力する比較結果を格納する複数の記憶部と、
前記複数の記憶部のうち、前記読出制御部が前記リードイネーブル信号を供給した前記被試験メモリに対応する前記記憶部を前記リードイネーブル信号に基づいて選択し、選択した前記記憶部に前記比較部が出力する比較結果を書き込む選択部と
を更に備える請求項４に記載の試験装置。
【請求項７】
前記データ入出力部は、前記複数の被試験メモリのデータ入出力端子にバス接続される、請求項６に記載の試験装置。
【請求項８】
前記複数の被試験メモリのそれぞれは、一の前記読出コマンドに対して１メモリブロック分の複数の前記試験データを出力するものであり、
前記読出制御部は、前記複数の被試験メモリに対して読出コマンドを並列に供給し、それぞれの前記被試験メモリに対して順に前記リードイネーブル信号を供給していき、前記複数の被試験メモリから１メモリブロック分の前記試験データを並行して読み出す
請求項７に記載の試験装置。
【請求項９】
前記複数の記憶部のそれぞれは、対応する前記被試験メモリが有する複数のメモリブロックのそれぞれの良否情報を記憶する不良ブロック記憶部を有し、
前記複数の被試験メモリに対して前記試験データを並列に書き込む場合において、前記書込制御部は、
複数の前記不良ブロック記憶部のそれぞれから書込アドレスに応じたメモリブロックの良否情報を読み出し、
書込アドレスに応じたメモリブロックが不良である旨の良否情報が前記不良ブロック記憶部から読み出された場合に、対応する前記被試験メモリに対する前記ライトイネーブル信号をマスクして当該被試験メモリに対する書き込みを禁止する
請求項８に記載の試験装置。
【請求項１０】
前記複数の不良ブロック記憶部のそれぞれは、メモリアドレスの入力を受けて当該メモリアドレスに対して前記良否情報の読み書きを行う不良ブロックメモリ内の、互いに異なるアドレスに対応するデータ領域として設けられ、
前記選択部は、前記読出制御部がいずれの前記被試験メモリに対して前記リードイネーブル信号を供給したかに基づいて前記不良ブロックメモリに供給するメモリアドレスを変更して、当該被試験メモリに対応する前記データ領域に前記比較結果を書き込む
請求項９に記載の試験装置。
【請求項１１】
前記複数の被試験メモリに対して前記試験データを並列に書き込む場合において、前記書込制御部は、前記複数の被試験メモリのそれぞれについて、前記良否情報を記憶したメモリアドレスを順次前記不良ブロックメモリに供給して当該良否情報を順次読み出す請求項１０に記載の試験装置。
【請求項１２】
前記データ入出力部は、それぞれの前記被試験メモリに対応して、前記データ入出力部が有する複数の試験装置側入出力端子のうちいずれの前記試験装置側入出力端子が当該被試験メモリに接続されているかを設定するための設定レジスタを有し、
前記比較部は、前記複数の被試験メモリのそれぞれについて、当該被試験メモリが接続されていると設定されたいずれかの前記試験装置側入出力端子を介して読み出された前記試験データが期待値と一致しない場合に、当該被試験メモリが不良であることを示す前記良否情報を出力する
請求項９に記載の試験装置。
【請求項１３】
複数の被試験メモリを試験する試験装置であって、
前記複数の被試験メモリのそれぞれは、一の読出コマンドまたは書込コマンドに対して１メモリブロック分のデータを読み出しまたは書き込みするものであり、
前記複数の被試験メモリのそれぞれについて、当該被試験メモリが有する複数のメモリブロックのそれぞれの良否情報を記憶する不良ブロック記憶部と、
前記複数の被試験メモリのそれぞれのデータ入出力端子にバス接続され、それぞれの前記データ入出力端子との間でデータを授受するデータ入出力部と、
前記データ入出力部を介して前記複数の被試験メモリに試験データを並列に供給するデータ供給部と、
前記試験データの供給と同期して前記複数の被試験メモリにライトイネーブル信号を並列に供給することにより、前記複数の被試験メモリに対し前記試験データを並列に書き込む書込制御部と
を備え、
前記複数の被試験メモリに対して前記試験データを並列に書き込む場合において、前記書込制御部は、
複数の前記不良ブロック記憶部のそれぞれから書込アドレスに応じたメモリブロックの良否情報を読み出し、
前記書込アドレスに応じたメモリブロックが不良である旨の良否情報が前記不良ブロック記憶部から読み出された場合に、対応する前記被試験メモリに対する前記ライトイネーブル信号をマスクして当該被試験メモリに対する書き込みを禁止する
試験装置。
【請求項１４】
複数の被試験デバイスを試験する方法であって、
前記複数の被試験デバイスのそれぞれのデータ入出力端子に、試験データを並列に供給し、
前記複数の被試験デバイスに対して前記試験データを並列に書き込み、
前記複数の被試験デバイスのそれぞれから前記試験データを逐次読み出す、
試験方法。
【請求項１５】
一の読出コマンドまたは書込コマンドに対して１メモリブロック分のデータを読み出しまたは書き込みする複数の被試験メモリを試験する試験方法であって、
前記複数の被試験メモリのそれぞれについて、当該被試験メモリが有する複数のメモリブロックのそれぞれの良否情報を記憶し、
書込アドレスに応じたメモリブロックの良否情報を読み出し、
前記書込アドレスに応じたメモリブロックが不良である旨の良否情報が読み出された場合に、対応する前記被試験メモリに対する書き込みを禁止し、
前記複数の被試験メモリに試験データを並列に供給して、前記複数の被試験メモリのうち書込みが禁止されていない前記被試験メモリに対し前記試験データを並列に書き込む、
試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリの試験装置および試験方法に関する。特に本発明は、複数の被試験メモリを並行に試験する試験装置および試験方法に関する。本出願は、下記の日本出願に関連する。文献の参照による組み込みが認められる指定国については、下記の出願に記載された内容を参照により本出願に組み込み、本出願の一部とする。
１．  特願２００６−２２１１８６    出願日  ２００６年８月１４日
【背景技術】
【０００２】
従来、試験の効率を高めることを目的として、半導体メモリ試験装置は、複数の被試験メモリを並行に試験することが出来るように設計されている。具体的には、半導体メモリ試験装置は、複数の被試験メモリのそれぞれに対して試験データを書き込み、書き込んだその試験データを複数の被試験メモリのそれぞれから出力させる。そして、出力させた試験データのそれぞれが期待値データと一致するか否かを判断することによって、それぞれの被試験メモリの良否を判定する。【０００３】
ここで、被試験メモリがフラッシュメモリである場合においては、読み書きのエラー発生によって、これら複数の被試験メモリの試験に要する時間は同一とはならない。このため、試験のフェイルが確定した被試験メモリについては、以降の試験を行わないように制御して他の被試験メモリの試験を妨害しないようにするなど、様々な機能が設けられ、試験の効率化が図られている。【０００４】
なお、現時点で先行技術文献の存在を認識していないので、先行技術文献に関する記載を省略する。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
従来の試験装置は、複数の被試験メモリのそれぞれに対応付けて、当該被試験メモリに対する試験データの入出力を制御する回路（以下、入出力回路）を有している場合がある。この場合、複数の被試験メモリのそれぞれから試験データを並列に読み出して、被試験メモリ毎に良否を判定できる。しかしながら、このような構成においては、同時に試験できる被試験メモリの数は、入出力回路の数によって制限される。同時に試験できる被試験メモリの数を増加させようとすれば、入出力回路も多く必要となり、試験装置の設備規模が増大してしまう場合がある。【０００６】
一方で、試験の種類によっては、複数の被試験メモリのそれぞれに対して同一の試験データを同時に書込めばよい場合も多い。このような場合には、１つの入出力回路から出力される試験データを、単にバス接続された複数の被試験メモリに供給すれば充分である。この場合、必要な入出力回路の数は被試験メモリの数によらず一定であり、試験装置の設備規模の増大を防止できる。しかしながら、このような構成においては、読み出された試験データが何れの被試験メモリから出力されたものであるのかを判別する必要がある。このため、従来は、試験終了後に全てのデータを収集し解析することによって、何れの試験データが何れの被試験メモリから読み出されたものであるのかを判断している。この処理には時間がかかる場合があり、試験の効率を低下させる恐れがあった。【０００７】
そこで本発明は、上記の課題を解決することのできる試験装置を提供することを目的とする。この目的は請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、本発明の第１形態においては、複数の被試験デバイスを試験する試験装置であって、前記複数の被試験デバイスに試験データを並列に供給するデータ供給部と、前記複数の被試験デバイスに対して前記試験データを並列に書き込むべく制御する書込制御部と、前記複数の被試験デバイスのそれぞれから前記試験データを逐次読み出す読出制御部と、を備える試験装置を提供する。【０００９】
試験装置は、前記複数の被試験デバイスのそれぞれのデータ入出力端子に接続され、それぞれの前記データ入出力端子との間でデータを授受するデータ入出力部を更に備え、前記データ供給部は前記データ入出力部を介して前記複数の被試験デバイスに試験データを並列に供給してもよい。【００１０】
前記書込制御部は、前記試験データの供給と同期して前記複数の被試験デバイスにライトイネーブル信号を並列に供給し、前記複数の被試験デバイスに対して前記試験データを並列に書き込み、前記読出制御部は、前記複数の被試験デバイスのそれぞれに対して排他的にリードイネーブル信号を供給し、前記データ入出力部を介して前記複数の被試験デバイスのそれぞれから前記試験データを逐次読み出してよい。【００１１】
試験装置は、前記複数の被試験デバイスに対して並列に、前記複数の被試験デバイスのそれぞれに書き込んだ前記試験データの読み出しを指示する読出コマンドを供給するコマンド供給部を更に備えてよい。【００１２】
前記複数の被試験デバイスは、複数の被試験メモリであってよい。また、試験装置は、それぞれの前記被試験メモリから逐次読み出された前記試験データを期待値と比較する比較部と、前記複数の被試験メモリのそれぞれに対応して設けられ、前記比較部が出力する比較結果を格納する複数の記憶部と、前記複数の記憶部のうち、前記読出制御部が前記リードイネーブル信号を供給した前記被試験メモリに対応する前記記憶部を前記リードイネーブル信号に基づいて選択し、選択した前記記憶部に前記比較部が出力する比較結果を書き込む選択部とを更に備えてよい。【００１３】
前記データ入出力部は、前記複数の被試験メモリのデータ入出力端子にバス接続されてよい。【００１４】
前記複数の被試験メモリのそれぞれは、一の前記読出コマンドに対して１メモリブロック分の複数の前記試験データを出力するものであり、前記読出制御部は、前記複数の被試験メモリに対して読出コマンドを並列に供給し、それぞれの前記被試験メモリに対して順に前記リードイネーブル信号を供給していき、前記複数の被試験メモリから１メモリブロック分の前記試験データを並行して読み出してよい。【００１５】
前記複数の記憶部のそれぞれは、対応する前記被試験メモリが有する複数のメモリブロックのそれぞれの良否情報を記憶する不良ブロック記憶部を有し、前記複数の被試験メモリに対して前記試験データを並列に書き込む場合において、前記書込制御部は、複数の前記不良ブロック記憶部のそれぞれから書込アドレスに応じたメモリブロックの良否情報を読み出し、書込アドレスに応じたメモリブロックが不良である旨の良否情報が前記不良ブロック記憶部から読み出された場合に、対応する前記被試験メモリに対する前記ライトイネーブル信号をマスクして当該被試験メモリに対する書き込みを禁止してよい。【００１６】
前記複数の不良ブロック記憶部のそれぞれは、メモリアドレスの入力を受けて当該メモリアドレスに対して前記良否情報の読み書きを行う不良ブロックメモリ内の、互いに異なるアドレスに対応するデータ領域として設けられ、前記選択部は、前記読出制御部がいずれの前記被試験メモリに対して前記リードイネーブル信号を供給したかに基づいて前記不良ブロックメモリに供給するメモリアドレスを変更して、当該被試験メモリに対応する前記データ領域に前記比較結果を書き込んでよい。【００１７】
前記複数の被試験メモリに対して前記試験データを並列に書き込む場合において、前記書込制御部は、前記複数の被試験メモリのそれぞれについて、前記良否情報を記憶したメモリアドレスを順次前記不良ブロックメモリに供給して当該良否情報を順次読み出してよい。【００１８】
前記データ入出力部は、それぞれの前記被試験メモリに対応して、前記データ入出力部が有する複数の試験装置側入出力端子のうちいずれの前記試験装置側入出力端子が当該被試験メモリに接続されているかを設定するための設定レジスタを有し、前記比較部は、前記複数の被試験メモリのそれぞれについて、当該被試験メモリが接続されていると設定されたいずれかの前記試験装置側入出力端子を介して読み出された前記試験データが期待値と一致しない場合に、当該被試験メモリが不良であることを示す前記良否情報を出力してよい。【００１９】
本発明の第２形態においては、複数の被試験メモリを試験する試験装置であって、前記複数の被試験メモリのそれぞれは、一の読出コマンドまたは書込コマンドに対して１メモリブロック分のデータを読み出しまたは書き込みするものであり、前記複数の被試験メモリのそれぞれについて、当該被試験メモリが有する複数のメモリブロックのそれぞれの良否情報を記憶する不良ブロック記憶部と、前記複数の被試験メモリのそれぞれのデータ入出力端子にバス接続され、それぞれの前記データ入出力端子との間でデータを授受するデータ入出力部と、前記データ入出力部を介して前記複数の被試験メモリに試験データを並列に供給するデータ供給部と、前記試験データの供給と同期して前記複数の被試験メモリにライトイネーブル信号を並列に供給することにより、前記複数の被試験メモリに対し前記試験データを並列に書き込む書込制御部とを備え、前記複数の被試験メモリに対して前記試験データを並列に書き込む場合において、前記書込制御部は、複数の前記不良ブロック記憶部のそれぞれから書込アドレスに応じたメモリブロックの良否情報を読み出し、
前記書込アドレスに応じたメモリブロックが不良である旨の良否情報が前記不良ブロック記憶部から読み出された場合に、対応する前記被試験メモリに対する前記ライトイネーブル信号をマスクして当該被試験メモリに対する書き込みを禁止する試験装置を提供する。【００２０】
本発明の第３形態においては、複数の被試験デバイスを試験する方法であって、前記複数の被試験デバイスのそれぞれのデータ入出力端子に、試験データを並列に供給し、前記複数の被試験デバイスに対して前記試験データを並列に書き込み、前記複数の被試験デバイスのそれぞれから前記試験データを逐次読み出す、試験方法を提供する。【００２１】
本発明の第４形態においては、一の読出コマンドまたは書込コマンドに対して１メモリブロック分のデータを読み出しまたは書き込みする複数の被試験メモリを試験する試験方法であって、前記複数の被試験メモリのそれぞれについて、当該被試験メモリが有する複数のメモリブロックのそれぞれの良否情報を記憶し、書込アドレスに応じたメモリブロックの良否情報を読み出し、前記書込アドレスに応じたメモリブロックが不良である旨の良否情報が読み出された場合に、対応する前記被試験メモリに対する書き込みを禁止し、前記複数の被試験メモリに試験データを並列に供給して、前記複数の被試験メモリのうち書込みが禁止されていない前記被試験メモリに対し前記試験データを並列に書き込む、試験方法を提供する。
【発明の効果】
【００２２】
本発明によれば、複数の被試験メモリを並行して効率的に試験できる。
【図面の簡単な説明】
【００２３】
【図１】被試験メモリ１００−１〜２の周辺の接続回路の図である。
【図２】本実施形態に係る比較部２４、第１調整部３２および第２調整部３４の構成の一例を示す。
【図３】センスコントローラ１４０およびフェイル記憶部１５０の機能構成の一例である。
【図４】被試験メモリ１００−１〜２に試験データを書込む処理のタイミングチャートである。
【図５】被試験メモリ１００−１〜２から試験データを読出す処理のタイミングチャートである。
【図６】不良の検出されたブロックに対し書込みが禁止された場合の信号波形を示す。
【図７】本実施の形態の変形例における、被試験メモリ１００−１〜２の周辺回路の図である。
【符号の説明】
【００２４】
１０・・・試験装置、１００・・・被試験メモリ、１１０・・・タイミング発生器、１２０・・・パターン発生器、１３０・・・波形成形器、１３２・・・データ供給部、１３５・・・書込制御部、１３６・・・コマンド供給部、１３８・・・読出制御部、１４０・・・センスコントローラ、１５０・・・フェイル記憶部、１５５・・・記憶部、１６０・・・データ入出力部、１７０・・・ドライバ、３００・・・比較部、３１０・・・選択部、３２０・・・アンドゲート、３３０・・・アンドゲート、３４０・・・不良セル記憶部、３５０・・・不良ブロックメモリ、３５５・・・不良ブロック記憶部、７００・・・接続用セレクタ、７１０・・・設定レジスタ
【発明を実施するための最良の形態】
【００２５】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。【００２６】
図１は、本実施の形態に係る試験装置１０の全体構成を示す。この試験装置１０は、１つのデータ入出力部１６０と被試験メモリ１００−１〜２とをバス接続して試験データを供給することで、被試験メモリ１００−１〜２を並行して試験する。被試験メモリ１００−１〜２のそれぞれは、例えば半導体メモリ又はメモリ機能を付加したＳｏＣ（システム・オン・チップ）等であり、一例としてはフラッシュメモリである。フラッシュメモリのあるブロックにエラーが生じると、そのブロックに対する書込みには通常よりも多くの時間を要し、正常終了しない場合がある。【００２７】
従って、あるブロックに不良が生じたと判断するためには、データを一旦書き込んだ上で、正常な書込みにおいては継続しえない長期間に渡り書込状態が継続することを確認する必要がある。このため、エラーの生じた被試験メモリの試験には、正常な被試験メモリの試験よりも長時間を要し、被試験メモリ毎に試験時間が異なってくる。本実施形態のように、複数の被試験メモリに対しバス接続して試験データを並行して供給する場合には、例え一方の正常な被試験メモリの試験が終了した場合であっても、他方のエラーの生じた被試験メモリの試験終了を待機しなければならず、効率が悪い場合がある。【００２８】
また、データ入出力部１６０と被試験メモリ１００−１〜２とはバス接続されているので、データ入出力部１６０に入力される試験データが何れのメモリから出力されたものであるかを区別する必要がある。本実施の形態に係る試験装置１０は、このように並行試験によって生じる課題を解決して、複数の被試験メモリを効率的に試験することを目的とする。【００２９】
試験装置１０は、タイミング発生器１１０と、パターン発生器１２０と、波形成形器１３０と、センスコントローラ１４０と、フェイル記憶部１５０と、データ入出力部１６０とを備える。タイミング発生器１１０は、パターン発生器１２０から出力されるテストレート信号に基づいて、試験の１サイクルを示す周期クロックを生成して波形成形器１３０に供給する。また、タイミング発生器１１０は、ストローブ信号をセンスコントローラ１４０に対して出力する。このストローブ信号は、被試験メモリ１００−１〜２から出力される出力パターンを期待値パターンと比較するタイミングを制御する信号である。パターン発生器１２０は、被試験メモリ１００−１〜２に供給する試験パターンを生成して波形成形器１３０に供給する。また、パターン発生器１２０は、被試験メモリ１００−１〜２に試験データを書き込むためのコマンド、および、被試験メモリ１００−１〜２から試験データを読み出すためのコマンドを、センスコントローラ１４０に対し出力する。【００３０】
波形成形器１３０は、供給を受けた周期クロックおよび試験パターンに基づいて、試験パターンの波形を成形してデータ入出力部１６０およびドライバ１７０−１〜２に出力する。センスコントローラ１４０は、データ入出力部１６０から取得した試験データを、パターン発生器１２０から取得した期待値パターンと比較する。そして、センスコントローラ１４０は、一の試験データが期待値と一致しないことを条件として、当該試験データを出力した被試験メモリに対する書込不良を検出し、その検出結果をフェイル記憶部１５０に書き込む。フェイル記憶部１５０は、被試験メモリ１００−１〜２を構成する複数のブロックのそれぞれについて、そのブロックが所定の数以上のデータエラーを包含する不良ブロックか否かを記憶する。【００３１】
データ入出力部１６０は、被試験メモリ１００−１〜２のデータ入出力端子にバス接続され、そのデータ入出力端子との間でデータを授受する。ドライバ１７０−１〜２のそれぞれは、被試験メモリ１００−１〜２のそれぞれに対応して設けられる。そして、ドライバ１７０−１〜２のそれぞれは、対応する被試験メモリに対してライトイネーブル信号またはリードイネーブル信号を出力することにより、被試験メモリ１００−１〜２を読み書きする。【００３２】
波形成形器１３０から出力された入力信号は、データ入出力部１６０内のドライバによって基準電圧（ＶＩ）に基づいて増幅され、被試験メモリ１００−１〜２に入力される。また、被試験メモリ１００−１〜２からの出力は、データ入出力部１６０内のコンパレータによって基準電圧（ＶＯ）と比較され、パターン発生器１２０から出力された期待値パターンとセンスコントローラ１４０において比較される。比較の結果、被試験メモリに不良が検出された場合には、その旨を示す良否情報がフェイル記憶部１５０に記録される。【００３３】
フェイル記憶部１５０は、被試験メモリ１００−１〜２のそれぞれに対応して設けられ、読み出された試験データと期待値データとの比較結果を記憶する記憶部１５５−１〜２を有する。なお、記憶部１５５−１〜２のそれぞれは、単一のフェイル記録部１５０内で互いに異なるアドレスに対応するデータ領域として設けられてもよい。記憶部１５５−１〜２のそれぞれは、対応する被試験メモリの良否情報を記憶する。例えば、記憶部１５５−１〜２のそれぞれは、対応する被試験メモリの各記憶セル毎に良否情報を記憶してもよいし、対応する被試験メモリが有する複数のメモリブロックのそれぞれの良否情報を記憶してもよい。また、センスコントローラ１４０は、フェイル記憶部１５０に記憶された良否情報に基づき、一方の被試験メモリのあるブロックに不良を検出すると、当該一方の被試験メモリの試験をマスクして他の被試験メモリの試験のみを行わせる。【００３４】
図２は、被試験メモリ１００−１〜２の周辺の接続回路の図である。波形成形器１３０は、データ供給部１３２と、書込制御部１３５−１〜２と、コマンド供給部１３６と、読出制御部１３８−１〜２とを有する。データ供給部１３２は、データ入出力部１６０を介して被試験メモリ１００−１〜２に試験データを並列に供給する。即ち、データ供給部１３２は、被試験メモリ１００−１〜２に対して一組の試験データのみを供給し、データ入出力部１６０は、供給を受けた試験データを、被試験メモリ１００−１〜２の何れにもバス接続された信号線に対して出力する。【００３５】
書込制御部１３５−１〜２は、協働して、本発明に係る書込制御部として機能する。即ち、書込制御部１３５−１は、被試験メモリ１００−１に対応して設けられ、試験データの供給と同期して被試験メモリ１００−１にライトイネーブル信号を供給し、被試験メモリ１００−１に対し試験データを書込む。また、書込制御部１３５−２は、被試験メモリ１００−２に対応して設けられ、書込制御部１３５−１と並列に、試験データの供給と同期して被試験メモリ１００−２にライトイネーブル信号を供給する。この結果、書込制御部１３５−１〜２は、被試験メモリ１００−１〜２に対し試験データを並列に書込むことができる。【００３６】
この場合において、書込制御部１３５−１〜２のそれぞれは、記憶部１５５−１〜２のそれぞれから書込みアドレスに応じたメモリブロックの良否情報を読み出す。そして、書込制御部１３５−１〜２のそれぞれは、その書込みアドレスに応じたメモリブロックが不良である旨の良否情報が書込制御部１３５−１〜２から読み出された場合に、対応する被試験メモリに対するライトイネーブル信号をマスクしてその被試験メモリに対する書き込みを禁止する。これにより、一旦不良が検出されたメモリブロックについてはその後の書き込みを停止して試験の所要時間を短縮できる。また、コマンド供給部１３６は、被試験メモリ１００−１〜２に対して並列に、被試験メモリ１００−１〜２のそれぞれに書込んだ試験データの読出を指示する読出コマンドを供給する。読出コマンドは、例えば、ＣＬＥ端子へのパルス入力と、データ入出力部１６０を介した入出力端子に対するデータ入力とによって実現される。【００３７】
読出制御部１３８−１〜２は、協働して、本発明に係る読出制御部として機能する。即ち、読出制御部１３８−１は、被試験メモリ１００−１に対応して設けられ、被試験メモリ１００−１に対して逐次リードイネーブル信号を供給し、データ入出力部１６０を介して被試験メモリ１００−１〜２のそれぞれから試験データを逐次読み出す。また、読出制御部１３８−２は、被試験メモリ１００−２に対応して設けられ、被試験メモリ１００−２に対して逐次リードイネーブル信号を供給することにより、データ入出力部１６０を介して被試験メモリ１００−２から試験データを逐次読み出す。例えば、読出制御部１３８−１による読出と読出制御部１３８−２による読出とはメモリセルやデータ単位毎に交互に行われる。被試験メモリ１００−１〜２のそれぞれが、一の読出コマンドに対して１メモリブロック分の複数の試験データを出力するものである場合、試験データの読出はメモリブロック単位で行われる。例えば、読出制御部１３８−１〜２は、被試験メモリ１００−１〜２のそれぞれに対して読出コマンドを並列に供給し、それぞれの被試験メモリに対して順にリードイネーブル信号を供給していき、被試験メモリ１００−１〜２から１メモリブロック分の試験データを並行して読み出す。【００３８】
データ入出力部１６０は、被試験メモリ１００−１および被試験メモリ１００−２のデータ入出力端子にバス接続される。そして、データ入出力部１６０は、データ供給部１３２から供給を受けた試験データ、又は、コマンド供給部１３６から受けたデータを、これらのデータ入出力端子に対して出力する。また、データ入出力部１６０は、被試験メモリ１００−１〜２から出力される試験データを、センスコントローラ１４０に対して出力する。【００３９】
ドライバ１７０−１〜２のそれぞれは、被試験メモリ１００−１〜２のそれぞれに対応して設けられる。ドライバ１７０−１は、書込制御部１３５−１から出力されたライトイネーブル信号を、入力信号の基準電圧（ＶＩ）に基づいて所定の電圧レベルに調整し、被試験メモリ１００−１のライトイネーブル信号入力用の端子（ＷＥ）に印加する。また、ドライバ１７０−１は、読出制御部１３８−１から出力されたリードイネーブル信号を、基準電圧（ＶＩ）に基づいて所定の電圧レベルに調整し、被試験メモリ１００−１のリードイネーブル信号入力用の端子（ＲＥ）に印加する。また、ドライバ１７０−１は、コマンド供給部１３６から出力されたコマンドの信号を、基準電圧（ＶＩ）に基づいて所定の電圧レベルに調整し、被試験メモリ１００−１のＣＬＥ端子に印加する。【００４０】
同様に、ドライバ１７０−２は、書込制御部１３５−２から出力されたライトイネーブル信号を、基準電圧（ＶＩ）に基づいて所定の電圧レベルに調整し、被試験メモリ１００−１の端子（ＷＥ）に印加する。また、ドライバ１７０−２は、読出制御部１３８−２から出力されたリードイネーブル信号を、基準電圧（ＶＩ）に基づいて所定の電圧レベルに調整し、被試験メモリ１００−２の端子（ＲＥ）に印加する。また、ドライバ１７０−２は、コマンド供給部１３６から出力されたコマンドの信号を、基準電圧（ＶＩ）に基づいて所定の電圧レベルに調整し、被試験メモリ１００−２のＣＬＥ端子に印加する。【００４１】
図３は、センスコントローラ１４０およびフェイル記憶部１５０の機能構成の一例である。センスコントローラ１４０は、比較部３００と、選択部３１０とを有する。比較部３００は、被試験メモリ１００−１〜２のそれぞれからデータ入出力端子ＩＯ１〜ＩＯｎを介して逐次読み出された試験データを取得する。また、比較部３００は、それらの試験データに対応する期待値データをパターン発生器１２０から取得する。比較部３００は、取得した試験データを期待値データと比較して、比較結果を選択部３１０に対し出力する。【００４２】
選択部３１０は、記憶部１５５−１〜２のうち、読出制御部１３８−１〜２がリードイネーブル信号を供給した被試験メモリに対応する記憶部をリードイネーブル信号に基づいて選択し、選択した記憶部に対し、比較部３００が出力する比較結果を書き込む。また、選択部３１０は、不良の発生したブロックについて比較部３００から出力された比較結果は無視してフェイル記憶部１５０に書込まない。具体的には、選択部３１０は、被試験メモリ１００−１について、それぞれの入出力端子に対応して設けられたアンドゲート３２０−１およびアンドゲート３３０−１を有する。アンドゲート３２０−１は、書き込み対象のブロックについて、リードイネーブル信号（イネーブル時に論理値０を採る）の否定と、そのブロックの良否情報（不良時に論理値１を採る）の否定との論理積を出力する。即ち、リードイネーブル信号が出力され、かつそのブロックが不良でない場合には論理値１が出力される。そして、アンドゲート３３０−１は、アンドゲート３２０−１から出力された信号と、比較部３００から取得した比較結果との論理積を記憶部１５５−１に対し出力する。【００４３】
同様に、選択部３１０は、被試験メモリ１００−２について、それぞれの入出力端子に対応して設けられたアンドゲート３２０−２およびアンドゲート３３０−２を有する。アンドゲート３２０−２は、書き込み対象のブロックについて、リードイネーブル信号（イネーブル時に論理値０を採る）の否定と、そのブロックの良否情報（不良時に論理値１を採る）の否定との論理積を出力する。即ち、リードイネーブル信号が出力され、かつそのブロックが不良でない場合には論理値１が出力される。そして、アンドゲート３３０−２は、アンドゲート３２０−２から出力された信号と、比較部３００から取得した比較結果との論理積を記憶部１５５−２に対し出力する。【００４４】
記憶部１５５−１は、不良セル記憶部３４０−１と、オアゲート３４５−１と、不良ブロック記憶部３５５−１とを有する。不良セル記憶部３４０−１は、被試験メモリ１００−１に生じた不良をビット毎に格納する。オアゲート３４５−１は、不良セル記憶部３４０−１に格納された良否情報の論理和を算出することにより、被試験メモリ１００−１が有する複数のメモリブロックのそれぞれの良否情報を生成して、不良ブロック記憶部３５５−１および選択部３１０に出力する。不良ブロック記憶部３５５−１は、被試験メモリ１００−１が有する複数のメモリブロックのそれぞれの良否情報を記憶する。【００４５】
同様に、記憶部１５５−２は、不良セル記憶部３４０−２と、オアゲート３４５−２と、不良ブロック記憶部３５５−２とを有する。不良セル記憶部３４０−２は、被試験メモリ１００−２に生じた不良をビット毎に格納する。オアゲート３４５−２は、不良セル記憶部３４０−２に格納された良否情報の論理和を算出することにより、被試験メモリ１００−２が有する複数のメモリブロックのそれぞれの良否情報を生成して、不良ブロック記憶部３５５−２および選択部３１０に出力する。不良ブロック記憶部３５５−２は、被試験メモリ１００−２が有する複数のメモリブロックのそれぞれの良否情報を記憶する。【００４６】
図示のように、不良ブロック記憶部３５５−１〜２のそれぞれは、単一の不良ブロックメモリ３５０内の互いに異なるアドレスに対応するデータ領域として設けられてもよい。この不良ブロックメモリ３５０は、メモリアドレスの入力を受けて当該メモリアドレスに対して良否情報の読み書きを行うものである。例えば、良否情報の書込み時において、このメモリアドレスは、データ供給部１３２によって出力される被試験メモリ１００−１内のアドレスと、リードイネーブル信号とに基づいて定められる。即ち、選択部３１０は、読出制御部１３８−１〜２が何れの被試験メモリに対してリードイネーブル信号を供給したかに基づいて、データ供給部１３２から供給されるアドレスを変更して被試験メモリ１００−１に供給することで、その被試験メモリに対応するデータ領域に比較結果を書き込む。【００４７】
また、良否情報の読出時において、このメモリアドレスは、データ供給部１３２によって出力される被試験メモリ１００−１内のアドレスと、ライトイネーブル信号とに基づいて定められる。即ち、書込制御部１３５−１〜２は、被試験メモリ１００−１〜２のそれぞれについて、これらに対するライトイネーブル信号を供給することにより、良否情報を記憶した適切なデータ領域のメモリアドレスを順次不良ブロックメモリ３５０に供給してその良否情報を順次読み出す。【００４８】
なお、好ましくは、不良ブロック記憶部３５５−１は被試験メモリ１００−１の全てのブロックについてその良否情報を記憶可能であり、不良ブロック記憶部３５５−２は被試験メモリ１００−２の全てのブロックについてその不良情報を記憶可能である。これにより、被試験メモリ１００のアドレス空間全体に対し離散的に試験を行う場合であっても、不良の検出されたブロックは除外して効率的な試験が実現できる。これに代えて、不良ブロック記憶部３５５−１は、被試験メモリ１００−１の一部のブロック（例えば半分のブロック）のみについてその良否情報を記憶可能であってもよい。この場合、書込制御部１３５−１は、不良ブロック記憶部３５５−１〜２に出力するアドレスを変更して、被試験メモリ１００−１の先頭側アドレスのブロックについての不良情報を記憶するのか、又は、後尾側アドレスのブロックについての不良情報を記憶するのかを切り替えてもよい。このような構成とすることで、不良ブロック記憶部３５５−１〜２の必要容量を削減して試験装置１０の設備規模を縮小させることができる。【００４９】
図４は、被試験メモリ１００−１〜２に試験データを書込む処理のタイミングチャートである。第０サイクルにおいてコマンド供給部１３６は被試験メモリ１００−１〜２に対し試験データを書き込むために、書込コマンドを被試験メモリ１００−１〜２に対し供給する。第１および第２サイクルにおいて、データ供給部１３２は、データを書込むアドレスを被試験メモリ１００−１〜２のデータ入出力端子に対し供給し、第３から第５サイクルにおいて、書込み対象となるデータを被試験メモリ１００−１〜２のデータ入出力端子に対し供給する。これと並行して、書込制御部１３５−１〜２は、各サイクルにおいてライトイネーブル信号を被試験メモリ１００−１〜２に対し供給する。以上の処理が完了すると、第６サイクルにおいて、ＲＢピンの信号が論理値０に変化する。論理値が再度１に変化するまでは被試験メモリが書込み処理の継続中である。なお、ブロックに不良が生じるとこの信号は論理値０のまま１に戻らない場合があり、これが、被試験メモリ毎に試験時間が異なる要因となっている。【００５０】
図５は、被試験メモリ１００−１〜２から試験データを読出す処理のタイミングチャートである。第０サイクルにおいて、コマンド供給部１３６は被試験メモリ１００−１〜２から試験データを読み出すために、読出コマンドを被試験メモリ１００−１〜２に対し供給する。第３サイクルにおいて、読出制御部１３８−１は、リードイネーブル信号を被試験メモリ１００−１に対し供給する。これに応じて出力される試験データは、データ供給部１３２によって被試験メモリ１００−１から取り込まれる。第４サイクルにおいて、読出制御部１３８−２は、リードイネーブル信号を被試験メモリ１００−２に対し供給する。これに応じて出力される試験データは、データ供給部１３２によって被試験メモリ１００−２から取り込まれる。同様に、第５サイクルにおいては被試験メモリ１００−１から試験データが取り込まれ、第６サイクルにおいては被試験メモリ１００−２から試験データが取り込まれる。以降、被試験メモリ１００−１および被試験メモリ１００−２から試験データが交互に取り込まれる。取り込まれた試験データは、上述のように、選択部３１０によって適切に選択された記憶部に記憶され、いずれの被試験デバイスから出力されたものであるのかが区別される。【００５１】
図６は、不良の検出されたブロックに対し書込みが禁止された場合の信号波形を示す。被試験メモリ１００−１のあるブロックについて不良が検出されると、そのブロックについて不良ブロック記憶部３５５から読み出された良否情報は論理値１となる。この場合、対応する書込制御部１３５は、ライトイネーブル信号を出力しない。データ供給部１３２は、通常時と同様に、第０サイクルにおいてコマンドを、第１および第２サイクルにおいてアドレスを、第３から第５サイクルにおいてデータを入出力端子に対し供給する。しかしながら、ライトイネーブル信号が供給されないので、対応する被試験デバイス１００−１は何らデータを記憶しない。このため、ＲＢピンの信号も待機状態（論理値１）のまま維持される。一方で、ブロック内に不良の検出されていない被試験メモリ１００−２について、そのブロックについて不良ブロック記憶部３５５から読み出される良否情報は論理値０となる。この場合、対応する書込制御部１３５は、ライトイネーブル信号を出力する。データ供給部１３２からは通常通り、コマンドとアドレスおよびデータとが順次入出力端子に対し供給される。したがって、被試験メモリ１００−２は、ライトイネーブル信号に応じ、データ供給部１３２から供給されるデータを記憶する。
このように、書込制御部１３５−１〜２は、不良ブロック記憶部３５５から読み出した良否情報に基づき書込みをすべきか判断するので、不良の生じたブロックについては不良が判明した時点でその後の書込みを行わないようにすることができる。【００５２】
以上、図１から図６を参照して説明したように、本実施の形態に係る試験装置１０によれば、複数の被試験メモリから共通の信号線を介して取り込まれた試験データを、何れの被試験メモリから読み出されたものであるかを区別して記憶することができる。これにより、試験終了後にデータを解析する作業を不要とし、試験を効率化できる。また、本実施の形態に係る試験装置１０は、不良が一旦検出されたブロックに対してはその後の書き込みを禁止することで、試験時間の増大を防止する。この結果、並行して試験する複数の被試験メモリの一部のみが試験に長時間を要して試験全体の効率を低下させることを防止できる。【００５３】
図７は、本実施の形態の変形例における、被試験メモリ１００−１〜２の周辺回路の図である。本変形例は、被試験メモリから出力される信号と、センスコントローラ１４０に入力される信号との対応付けを柔軟に変更可能とすることで、入出力信号ピンの数やピン配列の異なる様々な種類の被試験メモリを試験可能とすることを目的とする。【００５４】
本変形例に係るデータ入出力部１６０は、図２に図示するデータ入出力部１６０とは異なり、接続用セレクタ７００と、設定レジスタ７１０とを有する。設定レジスタ７１０は、管理者等の設定に応じ、それぞれの被試験メモリに対応して、データ入出力部１６０が有する複数の試験装置側入出力端子（ここではｍ個）のうちいずれの試験装置側入出力端子が被試験メモリ１００−１または被試験メモリ１００−２に接続されているのかを設定する。接続用セレクタ７００は、読出制御部１３８−１〜２から受けたリードイネーブル信号に応じ、読出の対象となっている被試験メモリに接続された試験装置側入出力端子を選択し、選択したそれら試験装置側入出力端子から入力した信号をセンスコントローラ１４０に対し供給する。これを受けて、センスコントローラ１４０は、被試験メモリ１００−１〜２のそれぞれについて、当該被試験メモリが接続されていると設定された試験装置側入出力端子を介して読み出された試験データを期待値データと比較する。これにより、何れかの試験データが期待値データと一致しない場合に、その被試験メモリが不良であることを示す良否情報をフェイル記憶部１５０に対し出力できる。
以上、本変形例によれば、様々なピン配列の被試験メモリに対して効率的な試験を可能とすることで、試験装置の汎用性を高めることができる。【００５５】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。【００５６】
上記説明から明らかなように、本発明によれば、複数の被試験メモリを並行して効率的に試験できる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【国際調査報告】
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