(57)【要約】  第２の方向において、平面視で、ｎチャネルＭＯＳトランジスタと膨張膜（１１）とが隣り合っている。このため、ｎチャネルＭＯＳトランジスタは膨張膜（１１）からチャネル長が広げられる方向への正の応力を受ける。この結果、ｎチャネルＭＯＳトランジスタのチャネルには、電子の移動方向への正の引張歪が生じる。一方、第２の方向において、平面視で、ｐチャネルＭＯＳトランジスタと膨張膜（１１）とは互いからずれている。このため、ｐチャネルＭＯＳトランジスタは膨張膜（１１）からチャネル長が狭められる方向への正の応力を受ける。この結果、ｐチャネルＭＯＳトランジスタのチャネルには、正孔の移動方向への正の圧縮歪が生じる。従って、ｎチャネルＭＯＳトランジスタ及びｐチャネルＭＯＳトランジスタの双方のオン電流を向上することができる。
2008120378.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成されたｎチャネルＭＯＳトランジスタと、
前記半導体基板上に形成されたｐチャネルＭＯＳトランジスタと、
前記ｎチャネルＭＯＳトランジスタのチャネルに、電子の移動方向への正の引張歪を生じさせ、前記ｐチャネルＭＯＳトランジスタのチャネルに、正孔の移動方向への正の圧縮歪を生じさせる応力印加膜と、
を有することを特徴とする半導体装置。
【請求項２】
前記電子の移動方向と前記正孔の移動方向とが互いに平行であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記応力印加膜として、外側に向けて正の応力を及ぼす膨張膜が形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記ｎチャネルＭＯＳトランジスタは、前記電子の移動方向に対して直交する方向に関し、平面視で、前記膨張膜と並んで形成されていることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記ｐチャネルＭＯＳトランジスタは、前記正孔の移動方向に対して直交する方向に関し、平面視で、前記膨張膜からずれて形成されていることを特徴とする請求項３に記載の半導体装置。
【請求項６】
前記ｎチャネルＭＯＳトランジスタは、前記電子の移動方向に対して直交する方向に関し、平面視で、前記膨張膜と並んで形成され、
前記ｐチャネルＭＯＳトランジスタは、前記正孔の移動方向に対して直交する方向に関し、平面視で、前記膨張膜からずれて形成されていることを特徴とする請求項３に記載の半導体装置。
【請求項７】
前記応力印加膜として、内側に向けて正の応力を及ぼす収縮膜が形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項８】
前記ｎチャネルＭＯＳトランジスタは、前記電子の移動方向に対して直交する方向に関し、平面視で、前記収縮膜からずれて形成されていることを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記ｐチャネルＭＯＳトランジスタは、前記正孔の移動方向に対して直交する方向に関し、平面視で、前記収縮膜と並んで形成されていることを特徴とする請求項７に記載の半導体装置。
【請求項１０】
前記ｎチャネルＭＯＳトランジスタは、前記電子の移動方向に対して直交する方向に関し、平面視で、前記収縮膜からずれて形成され、
前記ｐチャネルＭＯＳトランジスタは、前記正孔の移動方向に対して直交する方向に関し、平面視で、前記収縮膜と並んで形成されていることを特徴とする請求項７に記載の半導体装置。
【請求項１１】
半導体基板上に、ｎチャネルＭＯＳトランジスタ及びｐチャネルＭＯＳトランジスタを形成する工程と、
前記ｎチャネルＭＯＳトランジスタのチャネルに、電子の移動方向への正の引張歪を生じさせ、前記ｐチャネルＭＯＳトランジスタのチャネルに、正孔の移動方向への正の圧縮歪を生じさせる応力印加膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項１２】
前記応力印加膜を形成する工程は、
全面に前記応力印加膜を形成する工程と、
前記応力印加膜に選択的にイオン注入を行うことにより、前記正の引張歪及び前記正の圧縮歪を生じさせる部分のみに応力を残存させる工程と、
を有することを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記応力印加膜を形成する工程は、
全面に前記応力印加膜を形成する工程と、
前記応力印加膜を選択的にエッチングすることにより、前記正の引張歪及び前記正の圧縮歪を生じさせる部分を残存させる工程と、
を有することを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１４】
前記応力印加膜を素子分離絶縁膜の一部として、前記ｎチャネルＭＯＳトランジスタ及びｐチャネルＭＯＳトランジスタを形成する前に形成しておくことを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１５】
前記応力印加膜として、外側に向けて正の応力を及ぼす膨張膜を形成することを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１６】
前記膨張膜として、熱ＣＶＤ法によりシリコン窒化膜を形成することを特徴とする請求項１５に記載の半導体装置の製造方法。
【請求項１７】
前記ｎチャネルＭＯＳトランジスタの位置を、前記電子の移動方向に対して直交する方向に関し、平面視で、前記膨張膜と並ぶ位置とし、
前記ｐチャネルＭＯＳトランジスタの位置を、前記正孔の移動方向に対して直交する方向に関し、平面視で、前記膨張膜からずれた位置とすることを特徴とする請求項１５に記載の半導体装置の製造方法。
【請求項１８】
前記応力印加膜として、内側に向けて正の応力を及ぼす収縮膜を形成することを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１９】
前記膨張膜として、プラズマＣＶＤ法によりシリコン窒化膜を形成することを特徴とする請求項１８に記載の半導体装置の製造方法。
【請求項２０】
前記ｎチャネルＭＯＳトランジスタの位置を、前記電子の移動方向に対して直交する方向に関し、平面視で、前記収縮膜からずれた位置とし、
前記ｐチャネルＭＯＳトランジスタの位置を、前記正孔の移動方向に対して直交する方向に関し、平面視で、前記収縮膜と並ぶ位置とすることを特徴とする請求項１８に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＭＯＳトランジスタにおけるオン電流の向上を図った半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来、ＭＯＳトランジスタにおけるオン電流を向上させるためにチャネルに歪を生じさせた構造が実用化されている。例えば、引張応力を生じさせる膜により覆われたｎチャネルＭＯＳトランジスタが実用化されている。また、ソース及びドレインにＳｉＧｅ層が形成されたｐチャネルＭＯＳトランジスタも実用化されている。【０００３】
このように、ｎチャネルＭＯＳトランジスタでは、チャネルに引張方向の歪（引張歪）を生じさせることが好ましく、ｐチャネルＭＯＳトランジスタでは、チャネルに圧縮方向の歪（圧縮歪）を生じさせることが好ましい。このため、ＣＭＯＳトランジスタ等のｎチャネルＭＯＳトランジスタ及びｐチャネルＭＯＳトランジスタの双方を有する半導体装置を製造する際に、両トランジスタに好ましい歪を生じさせるためには、個別に処理を行う必要がある。この場合、時間及びコストが著しく上昇してしまう。【０００４】
例えば、ＳＲＡＭ（static random access memory）セルには、図１７に示すように、ソースが電源Ｖｄｄに接続されたｐチャネルＭＯＳトランジスタＰ１及びＰ２が設けられ、ソースが接地されたｎチャネルＭＯＳトランジスタＮ１及びＮ２が設けられている。そして、トランジスタＰ１及びＮ１の各ドレインが互いに接続され、トランジスタＰ２及びＮ２の各ドレインが互いに接続されている。つまり、ＳＲＡＭセルには、２個のＣＭＯＳトランジスタが含まれている。更に、ゲートがワード線Ｗに接続されたｎチャネルＭＯＳトランジスタＮ１が、トランジスタＰ１及びＮ１からなるＣＭＯＳトランジスタとビット線／Ｂとの間に接続され、ゲートがワード線Ｗに接続されたｎチャネルＭＯＳトランジスタＮ２が、トランジスタＰ２及びＮ２からなるＣＭＯＳトランジスタとビット線Ｂとの間に接続されている。このように、ＳＲＡＭセルには、ＣＭＯＳトランジスタが含まれている。【０００５】
そして、従来のＳＲＡＭセルでは、図１８又は図１９に示すようなレイアウトが採用されている。いずれにおいても、トランジスタＰ１及びＰ２にゲート１０５及びｐ型不純物拡散層１０７ｐが設けられ、トランジスタＮ１〜Ｎ４にゲート１０５及びｎ型不純物拡散層１０７ｎが設けられている。そして、トランジスタＰ１とトランジスタＮ１とが互いに平行に配置され、トランジスタＰ２とトランジスタＮ２とが互いに平行に配置されている。これは、ＣＭＯＳトランジスタを構成する２個のトランジスタ間でゲートを共有させるためである。【０００６】
このため、トランジスタＰ１及びＰ２に圧縮歪を生じさせようとすると、トランジスタＮ１及びＮ２にも圧縮歪が生じてしまい、トランジスタＮ１及びＮ２に引張歪を生じさせようとすると、トランジスタＰ１及びＰ２にも引張歪が生じてしまう。【０００７】
従って、従来の技術では、ＣＭＯＳトランジスタを構成する２個のトランジスタの双方のオン電流を向上させることができない。このことは、非特許文献１等の記載からも明らかである。【０００８】
【特許文献１】特開２００４−３３５７４１号公報
【特許文献２】特開２００６−８０１６１号公報
【非特許文献２】SSDM, pp.14-15, 2002
【発明の開示】
【０００９】
本発明は、簡易な構成でｎチャネルＭＯＳトランジスタ及びｐチャネルＭＯＳトランジスタのオン電流を向上させることができる半導体装置及びその製造方法を提供することを目的とする。
【００１０】
本願発明者は、前記課題を解決すべく鋭意検討を重ねた結果、以下に示す発明の諸態様に想到した。
【００１１】
本発明に係る半導体装置には、半導体基板と、前記半導体基板上に形成されたｎチャネルＭＯＳトランジスタと、前記半導体基板上に形成されたｐチャネルＭＯＳトランジスタと、が設けられている。更に、前記ｎチャネルＭＯＳトランジスタのチャネルに、電子の移動方向への正の引張歪を生じさせ、前記ｐチャネルＭＯＳトランジスタのチャネルに、正孔の移動方向への正の圧縮歪を生じさせる応力印加膜が設けられている。
【００１２】
本発明に係る半導体装置の製造方法では、半導体基板上に、ｎチャネルＭＯＳトランジスタ及びｐチャネルＭＯＳトランジスタを形成し、前記ｎチャネルＭＯＳトランジスタのチャネルに、電子の移動方向への正の引張歪を生じさせ、前記ｐチャネルＭＯＳトランジスタのチャネルに、正孔の移動方向への正の圧縮歪を生じさせる応力印加膜を形成する。
【図面の簡単な説明】
【００１３】
【図１Ａ】図１Ａは、本発明の第１の実施形態に係る半導体装置の製造方法を示す平面図である。
【図１Ｂ】図１Ｂは、図１Ａに引き続き、半導体装置の製造方法を示す平面図である。
【図２Ａ】図２Ａは、本発明の第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図２Ｂ】図２Ｂは、図２Ａに引き続き、半導体装置の製造方法を示す断面図である。
【図２Ｃ】図２Ｃは、図２Ｂに引き続き、半導体装置の製造方法を示す断面図である。
【図２Ｄ】図２Ｄは、図２Ｃに引き続き、半導体装置の製造方法を示す断面図である。
【図２Ｅ】図２Ｅは、図２Ｄに引き続き、半導体装置の製造方法を示す断面図である。
【図３Ａ】図３Ａは、本発明の第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図３Ｂ】図３Ｂは、図３Ａに引き続き、半導体装置の製造方法を示す断面図である。
【図３Ｃ】図３Ｃは、図３Ｂに引き続き、半導体装置の製造方法を示す断面図である。
【図３Ｄ】図３Ｄは、図３Ｃに引き続き、半導体装置の製造方法を示す断面図である。
【図３Ｅ】図３Ｅは、図３Ｄに引き続き、半導体装置の製造方法を示す断面図である。
【図４Ａ】図４Ａは、本発明の第２の実施形態に係る半導体装置の製造方法を示す平面図である。
【図４Ｂ】図４Ｂは、図４Ａに引き続き、半導体装置の製造方法を示す平面図である。
【図５Ａ】図５Ａは、本発明の第２の実施形態に係る半導体装置の製造方法を示す断面図である。
【図５Ｂ】図５Ｂは、図５Ａに引き続き、半導体装置の製造方法を示す断面図である。
【図５Ｃ】図５Ｃは、図５Ｂに引き続き、半導体装置の製造方法を示す断面図である。
【図５Ｄ】図５Ｄは、図５Ｃに引き続き、半導体装置の製造方法を示す断面図である。
【図５Ｅ】図５Ｅは、図５Ｄに引き続き、半導体装置の製造方法を示す断面図である。
【図６Ａ】図６Ａは、本発明の第２の実施形態に係る半導体装置の製造方法を示す断面図である。
【図６Ｂ】図６Ｂは、図６Ａに引き続き、半導体装置の製造方法を示す断面図である。
【図６Ｃ】図６Ｃは、図６Ｂに引き続き、半導体装置の製造方法を示す断面図である。
【図６Ｄ】図６Ｄは、図６Ｃに引き続き、半導体装置の製造方法を示す断面図である。
【図６Ｅ】図６Ｅは、図６Ｄに引き続き、半導体装置の製造方法を示す断面図である。
【図７Ａ】図７Ａは、本発明の第３の実施形態に係る半導体装置の製造方法を示す平面図である。
【図７Ｂ】図７Ｂは、図７Ａに引き続き、半導体装置の製造方法を示す平面図である。
【図８Ａ】図８Ａは、本発明の第３の実施形態に係る半導体装置の製造方法を示す平面図である。
【図８Ｂ】図８Ｂは、図７Ａに引き続き、半導体装置の製造方法を示す平面図である。
【図９Ａ】図９Ａは、本発明の第４の実施形態に係る半導体装置の製造方法を示す平面図である。
【図９Ｂ】図９Ｂは、図９Ａに引き続き、半導体装置の製造方法を示す平面図である。
【図１０Ａ】図１０Ａは、本発明の第４の実施形態に係る半導体装置の製造方法を示す平面図である。
【図１０Ｂ】図１０Ｂは、図１０Ａに引き続き、半導体装置の製造方法を示す平面図である。
【図１１】図１１は、第３の実施形態を適用したＳＲＡＭセルのレイアウトを示す模式図である。
【図１２】図１２は、第４の実施形態を適用したＳＲＡＭセルのレイアウトを示す模式図である。
【図１３】図１３は、第１のシミュレーションの結果を示すグラフである。
【図１４】図１４は、第２のシミュレーションの結果を示すグラフである。
【図１５】図１５は、第３のシミュレーションの結果を示すグラフである。
【図１６】図１６は、第４のシミュレーションの結果を示すグラフである。
【図１７】図１７は、ＳＲＡＭセルの構成を示す回路図である。
【図１８】図１８は、従来のＳＲＡＭセルのレイアウトを示す模式図である。
【図１９】図１９は、従来のＳＲＡＭセルの他のレイアウトを示す模式図である。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施形態について、添付の図面を参照して具体的に説明する。【００１５】
（第１の実施形態）
先ず、本発明の第１の実施形態について説明する。第１の実施形態では、互いにチャネルの向きが平行なｎチャネルＭＯＳトランジスタ及びｐチャネルＭＯＳトランジスタを半導体基板上に形成する。また、半導体基板の表面に平行な面内において、これらのトランジスタのソース及びドレインを結ぶ直線が延びる方向（チャネル長の方向）を第１の方向といい、これに直交する方向（チャネル幅の方向）を第２の方向ということとする。つまり、ｎチャネルＭＯＳトランジスタでは、チャネルにおける電子の移動方向が第１の方向に相当し、ｐチャネルＭＯＳトランジスタでは、チャネルにおける正孔の移動方向が第１の方向に相当する。また、ｎチャネルＭＯＳトランジスタを形成する予定の領域をｎＭＯＳ領域といい、ｐチャネルＭＯＳトランジスタを形成する予定の領域をｐＭＯＳ領域ということとする。図１Ａ乃至図１Ｂは、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す平面図である。また、図２Ａ乃至図２Ｅは、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図であり、図３Ａ乃至図３Ｅも、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。なお、図２Ａ乃至図２Ｅは、図１Ａ乃至図１Ｂ中のＩ−Ｉ線に沿った断面を示し、図３Ａ乃至図３Ｅは、図１Ａ乃至図１Ｂ中のＩＩ−ＩＩ線に沿った断面を示している。【００１６】
第１の実施形態では、先ず、図１Ａ、図２Ａ及び図３Ａに示すように、シリコン基板等の半導体基板１の表面に素子分離絶縁膜２を、例えばＳＴＩ（shallow trench isolation）法により形成する。このとき、複数のｎＭＯＳ領域を列状に第１の方向に並べ、複数のｐＭＯＳ領域をｎＭＯＳ領域の列から離間させながら列状に第１の方向に並べる。また、第２の方向に関しても、ｐＭＯＳ領域をｎＭＯＳ領域からずらす。次に、不純物の導入により、ｎＭＯＳ領域内にｐウェル３ｐを形成し、ｐＭＯＳ領域内にｎウェル３ｎを形成する。【００１７】
次いで、図２Ｂ及び図３Ｂに示すように、ｎＭＯＳ領域及びｐＭＯＳ領域内にゲート絶縁膜４、ゲート電極５、サイドウォール絶縁膜６及び不純物拡散層を形成する。ｎＭＯＳ領域では、図２Ｂに示すように、不純物拡散層としてｎ型不純物拡散層７ｎを形成し、ｐＭＯＳ領域では、図３Ｂに示すように、不純物拡散層としてｐ型不純物拡散層７ｐを形成する。【００１８】
その後、図２Ｃ及び図３Ｃに示すように、外側に向く正の応力を周囲に及ぼす絶縁性の膨張膜１１を応力印加膜として全面に形成する。膨張膜１１としては、例えば熱ＣＶＤ（chemical vapor deposition）法により形成されたシリコン窒化膜が挙げられる。【００１９】
続いて、図２Ｄ及び図３Ｄに示すように、ｐＭＯＳ領域の間の領域のみを覆うレジストパターン１２を膨張膜１１上に形成する。そして、レジストパターン１２をマスクとして、Ｇｅイオンを膨張膜１１に注入する。この結果、膨張膜１１のうちで、Ｇｅイオンが注入された部分からの外側に向く応力が緩和される。従って、この部分は膨張膜１１として機能できなくなり、図１Ｂにも示すように、絶縁膜１３となる。【００２０】
次に、図２Ｅ及び図３Ｅに示すように、レジストパターン１２を除去し、膨張膜１１及び絶縁膜１３上に層間絶縁膜８を形成する。【００２１】
その後、コンタクトプラグ及び多層配線等を形成し、半導体装置を完成させる。【００２２】
このようにして製造された半導体装置では、図１Ｂに示すように、第２の方向において、平面視で、ｎチャネルＭＯＳトランジスタと膨張膜１１とが隣り合っている。このため、図１Ｂ中の太矢印が示すように、ｎチャネルＭＯＳトランジスタは膨張膜１１からチャネル長が広げられる方向への正の応力を受ける。この結果、ｎチャネルＭＯＳトランジスタのチャネルには、電子の移動方向への正の引張歪が生じる。一方、第２の方向において、平面視で、ｐチャネルＭＯＳトランジスタと膨張膜１１とは互いからずれている。このため、図１Ｂ中の太矢印が示すように、ｐチャネルＭＯＳトランジスタは膨張膜１１からチャネル長が狭められる方向への正の応力を受ける。この結果、ｐチャネルＭＯＳトランジスタのチャネルには、正孔の移動方向への正の圧縮歪が生じる。従って、本実施形態によれば、ｎチャネルＭＯＳトランジスタ及びｐチャネルＭＯＳトランジスタの双方のオン電流を向上することができる。そして、このような効果は、微細化が進むほど顕著となる。【００２３】
（第２の実施形態）
次に、本発明の第２の実施形態について説明する。第２の実施形態でも、互いにチャネルの向きが平行なｎチャネルＭＯＳトランジスタ及びｐチャネルＭＯＳトランジスタを半導体基板上に形成する。また、半導体基板の表面に平行な面内において、これらのトランジスタのソース及びドレインを結ぶ直線が延びる方向（チャネル長の方向）を第１の方向といい、これに直交する方向（チャネル幅の方向）を第２の方向ということとする。つまり、ｎチャネルＭＯＳトランジスタでは、チャネルにおける電子の移動方向が第１の方向に相当し、ｐチャネルＭＯＳトランジスタでは、チャネルにおける正孔の移動方向が第１の方向に相当する。また、ｎチャネルＭＯＳトランジスタを形成する予定の領域をｎＭＯＳ領域といい、ｐチャネルＭＯＳトランジスタを形成する予定の領域をｐＭＯＳ領域ということとする。図４Ａ乃至図４Ｂは、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す平面図である。また、図５Ａ乃至図５Ｅは、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図であり、図６Ａ乃至図６Ｅも、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。なお、図５Ａ乃至図５Ｅは、図４Ａ乃至図４Ｂ中のＩ−Ｉ線に沿った断面を示し、図６Ａ乃至図６Ｅは、図４Ａ乃至図４Ｂ中のＩＩ−ＩＩ線に沿った断面を示している。【００２４】
第２の実施形態では、先ず、図４Ａ、図５Ａ及び図６Ａに示すように、シリコン基板等の半導体基板１の表面に素子分離絶縁膜２を、例えばＳＴＩ（shallow trench isolation）法により形成する。このとき、複数のｎＭＯＳ領域を列状に第１の方向に並べ、複数のｐＭＯＳ領域をｎＭＯＳ領域の列から離間させながら列状に第１の方向に並べる。また、第２の方向に関しても、ｐＭＯＳ領域をｎＭＯＳ領域からずらす。次に、不純物の導入により、ｎＭＯＳ領域内にｐウェル３ｐを形成し、ｐＭＯＳ領域内にｎウェル３ｎを形成する。【００２５】
次いで、図５Ｂ及び図６Ｂに示すように、ｎＭＯＳ領域及びｐＭＯＳ領域内にゲート絶縁膜４、ゲート電極５、サイドウォール絶縁膜６及び不純物拡散層を形成する。ｎＭＯＳ領域では、図５Ｂに示すように、不純物拡散層としてｎ型不純物拡散層７ｎを形成し、ｐＭＯＳ領域では、図６Ｂに示すように、不純物拡散層としてｐ型不純物拡散層７ｐを形成する。【００２６】
その後、図５Ｃ及び図６Ｃに示すように、内側に向く正の応力を周囲に及ぼす絶縁性の収縮膜２１を応力印加膜として全面に形成する。収縮膜２１としては、例えばプラズマＣＶＤ（chemical vapor deposition）法により形成されたシリコン窒化膜が挙げられる。【００２７】
続いて、図５Ｄ及び図６Ｄに示すように、ｎＭＯＳ領域の間の領域のみを覆うレジストパターン２２を収縮膜２１上に形成する。そして、レジストパターン２２をマスクとして、Ｇｅイオンを収縮膜２１に注入する。この結果、収縮膜２１のうちで、Ｇｅイオンが注入された部分からの内側に向く応力が緩和される。従って、この部分は収縮膜２１として機能できなくなり、図４Ｂにも示すように、絶縁膜２３となる。【００２８】
次に、図５Ｅ及び図６Ｅに示すように、レジストパターン２２を除去し、収縮２１及び絶縁膜２３上に層間絶縁膜８を形成する。【００２９】
その後、コンタクトプラグ及び多層配線等を形成し、半導体装置を完成させる。【００３０】
このようにして製造された半導体装置では、図４Ｂに示すように、第２の方向において、平面視で、ｐチャネルＭＯＳトランジスタと収縮膜２１とが隣り合っている。このため、図１Ｂ中の太矢印が示すように、ｐチャネルＭＯＳトランジスタは収縮膜２１からチャネル長が狭められる方向への正の応力を受ける。この結果、ｐチャネルＭＯＳトランジスタのチャネルには、正孔の移動方向への正の圧縮歪が生じる。一方、第２の方向において、平面視で、ｎチャネルＭＯＳトランジスタと収縮２１とは互いからずれている。このため、図１Ｂ中の太矢印が示すように、ｎチャネルＭＯＳトランジスタは収縮膜２１からチャネル長が広げられる方向への正の応力を受ける。この結果、ｎチャネルＭＯＳトランジスタのチャネルには、電子の移動方向への正の引張歪が生じる。従って、本実施形態によっても、ｎチャネルＭＯＳトランジスタ及びｐチャネルＭＯＳトランジスタの双方のオン電流を向上することができる。そして、このような効果は、微細化が進むほど顕著となる。【００３１】
なお、第１及び第２の実施形態では、応力印加膜にＧｅのイオン注入を行うことにより、選択的に応力を緩和させているが、電子線の照射を行うことにより、選択的に応力を緩和させてもよい。【００３２】
（第３の実施形態）
次に、本発明の第３の実施形態について説明するが、ここでは、主に第１の実施形態と相違する点について説明する。図７Ａ乃至図７Ｂは、本発明の第３の実施形態に係る半導体装置の製造方法を工程順に示す断面図であり、図８Ａ乃至図８Ｂも、本発明の第３の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。なお、図７Ａ乃至図７Ｂは、図１Ａ中のＩ−Ｉ線に沿った断面を示し、図８Ａ乃至図８Ｂは、図１Ａ中のＩＩ−ＩＩ線に沿った断面を示している。【００３３】
第３の実施形態では、先ず、第１の実施形態と同様に、膨張膜１１の形成までの処理を行う（図２Ｃ及び図３Ｃ参照）。次に、図７Ａ及び図８Ａに示すように、ｐＭＯＳ領域の間の領域のみを覆うレジストパターン１２を膨張膜１１上に形成する。そして、レジストパターン１２をマスクとして、膨張膜１１のエッチングを行う。この結果、膨張膜１１のうちで、レジストパターン１２から露出していた部分が消滅する。【００３４】
次に、図７Ｂ及び図８Ｂに示すように、レジストパターン１２を除去し、全面に層間絶縁膜８を形成する。【００３５】
その後、コンタクトプラグ及び多層配線等を形成し、半導体装置を完成させる。【００３６】
このようにして製造された半導体装置では、第１の実施形態では存在する絶縁膜１３が存在しない。その他の構造は第１の実施形態と同様である。つまり、膨張膜１１の作用は第１の実施形態と同様である。従って、第３の実施形態によっても、第１の実施形態と同様の効果を得ることができる。【００３７】
（第４の実施形態）
次に、本発明の第４の実施形態について説明するが、ここでは、主に第２の実施形態と相違する点について説明する。図９Ａ乃至図９Ｂは、本発明の第４の実施形態に係る半導体装置の製造方法を工程順に示す断面図であり、図１０Ａ乃至図１０Ｂも、本発明の第４の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。なお、図９Ａ乃至図９Ｂは、図４Ａ中のＩ−Ｉ線に沿った断面を示し、図１０Ａ乃至図１０Ｂは、図４Ａ中のＩＩ−ＩＩ線に沿った断面を示している。【００３８】
第４の実施形態では、先ず、第２の実施形態と同様に、収縮膜２１の形成までの処理を行う（図５Ｃ及び図６Ｃ参照）。次に、図９Ａ及び図１０Ａに示すように、ｎＭＯＳ領域の間の領域のみを覆うレジストパターン２２を収縮膜２１上に形成する。そして、レジストパターン２２をマスクとして、収縮膜２１のエッチングを行う。この結果、収縮膜２１のうちで、レジストパターン２２から露出していた部分が消滅する。【００３９】
次に、図９Ｂ及び図１０Ｂに示すように、レジストパターン２２を除去し、全面に層間絶縁膜８を形成する。【００４０】
その後、コンタクトプラグ及び多層配線等を形成し、半導体装置を完成させる。【００４１】
このようにして製造された半導体装置では、第２の実施形態では存在する絶縁膜２３が存在しない。その他の構造は第２の実施形態と同様である。つまり、収縮膜２１の作用は第２の実施形態と同様である。従って、第４の実施形態によっても、第２の実施形態と同様の効果を得ることができる。【００４２】
なお、図１１に示すレイアウトを採用することにより、第３の実施形態をＳＲＡＭセルに適用することができる。つまり、第２の方向に関し、ＣＭＯＳトランジスタを構成するｎチャネルＭＯＳトランジスタの位置とｐチャネルＭＯＳトランジスタの位置とを互いにずらし、ｐチャネルＭＯＳトランジスタ間に膨張膜１１を位置させることにより、ＣＭＯＳトランジスタのオン電流を向上させることができる。更に、このレイアウトでは、図１８に示すレイアウトと比較しても面積の増加はほとんど生じない。なお、第１、第２又は第４の実施形態を同様のレイアウトに適用することも可能である。【００４３】
また、図１２に示すレイアウトを採用することにより、第４の実施形態をＳＲＡＭセルに適用することができる。つまり、第２の方向に関し、ＣＭＯＳトランジスタを構成するｎチャネルＭＯＳトランジスタの位置とｐチャネルＭＯＳトランジスタの位置とを互いにずらし、ｐチャネルＭＯＳトランジスタ間に収縮膜２１を位置させることにより、ＣＭＯＳトランジスタのオン電流を向上させることができる。なお、第１乃至第３の実施形態を同様のレイアウトに適用することも可能である。【００４４】
ここで、本願発明者が行った種々のシミュレーションについて説明する。【００４５】
第１のシミュレーションでは、第３の実施形態に関し、膨張膜１１の厚さとオン電流の増加率との関係を計算した。この結果を図１３に示す。なお、オン電流の増加率は、膨張膜１１を設けなかった場合のオン電流を基準とした値である。図１３から、膨張膜１１が厚い半導体装置ほど、オン電流の増加率が高くなるといえる。【００４６】
第２のシミュレーションでは、第４の実施形態に関し、収縮膜２１の厚さとオン電流の増加率との関係を計算した。この結果を図１４に示す。なお、オン電流の増加率は、収縮膜２１を設けなかった場合のオン電流を基準とした値である。図１４から、収縮膜２１が厚い半導体装置ほど、オン電流の増加率が高くなるといえる。【００４７】
第３のシミュレーションでは、第３の実施形態に関し、膨張膜１１のヤング率とｎチャネルＭＯＳトランジスタのオン電流の増加率との関係を計算した。この結果を図１５に示す。なお、オン電流の増加率は、膨張膜１１を設けなかった場合のオン電流を基準とした値である。図１５から、膨張膜１１のヤング率が高い半導体装置ほど、オン電流の増加率が高くなるといえる。【００４８】
第４のシミュレーションでは、第４の実施形態に関し、収縮膜２１のヤング率とｐチャネルＭＯＳトランジスタのオン電流の増加率との関係を計算した。この結果を図１６に示す。なお、オン電流の増加率は、収縮膜２１を設けなかった場合のオン電流を基準とした値である。図１６から、収縮膜２１のヤング率が高い半導体装置ほど、オン電流の増加率が高くなるといえる。【００４９】
なお、膨張膜及び収縮膜の厚さ方向における位置は特に限定されず、例えば素子分離絶縁膜内にあってもよい。この場合、例えば、ｎチャネルＭＯＳトランジスタ及びｐチャネルＭＯＳトランジスタを形成する前に、素子分離絶縁膜の一部を除去し、そこに膨張膜又は収縮膜を埋め込めばよい。【００５０】
また、膨張膜及び収縮膜を併用してもよい。更に、ＳｉＣ層をｎチャネルＭＯＳトランジスタのソース及びドレインに、例えばエピタキシャル成長法で形成することにより、ｎチャネルＭＯＳトランジスタのチャネルに引張応力を生じさせてもよい。また、ＳｉＧｅ層をｐチャネルＭＯＳトランジスタのソース及びドレインに、例えばエピタキシャル成長法で形成することにより、ｐチャネルＭＯＳトランジスタのチャネルに圧縮応力を生じさせてもよい。
【産業上の利用可能性】
【００５１】
本発明によれば、ｎチャネルＭＯＳトランジスタ及びｐチャネルＭＯＳトランジスタの双方のオン電流を応力印加膜のみで向上させることができる。従って、構成が簡易であり、容易に製造することができる。
【図１Ａ】
2008120378.tif 000003
【図１Ｂ】
2008120378.tif 000004
【図２Ａ】
2008120378.tif 000005
【図２Ｂ】
2008120378.tif 000006
【図２Ｃ】
2008120378.tif 000007
【図２Ｄ】
2008120378.tif 000008
【図２Ｅ】
2008120378.tif 000009
【図３Ａ】
2008120378.tif 000010
【図３Ｂ】
2008120378.tif 000011
【図３Ｃ】
2008120378.tif 000012
【図３Ｄ】
2008120378.tif 000013
【図３Ｅ】
2008120378.tif 000014
【図４Ａ】
2008120378.tif 000015
【図４Ｂ】
2008120378.tif 000016
【図５Ａ】
2008120378.tif 000017
【図５Ｂ】
2008120378.tif 000018
【図５Ｃ】
2008120378.tif 000019
【図５Ｄ】
2008120378.tif 000020
【図５Ｅ】
2008120378.tif 000021
【図６Ａ】
2008120378.tif 000022
【図６Ｂ】
2008120378.tif 000023
【図６Ｃ】
2008120378.tif 000024
【図６Ｄ】
2008120378.tif 000025
【図６Ｅ】
2008120378.tif 000026
【図７Ａ】
2008120378.tif 000027
【図７Ｂ】
2008120378.tif 000028
【図８Ａ】
2008120378.tif 000029
【図８Ｂ】
2008120378.tif 000030
【図９Ａ】
2008120378.tif 000031
【図９Ｂ】
2008120378.tif 000032
【図１０Ａ】
2008120378.tif 000033
【図１０Ｂ】
2008120378.tif 000034
【図１１】
2008120378.tif 000035
【図１２】
2008120378.tif 000036
【図１３】
2008120378.tif 000037
【図１４】
2008120378.tif 000038
【図１５】
2008120378.tif 000039
【図１６】
2008120378.tif 000040
【図１７】
2008120378.tif 000041
【図１８】
2008120378.tif 000042
【図１９】
2008120378.tif 000043
【手続補正書】
【提出日】平成21年8月4日(2009.8.4)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成されたｎチャネルＭＯＳトランジスタと、
前記半導体基板上に形成されたｐチャネルＭＯＳトランジスタと、
前記ｎチャネルＭＯＳトランジスタのチャネルに、電子の移動方向への正の引張歪を生じさせ、前記ｐチャネルＭＯＳトランジスタのチャネルに、正孔の移動方向への正の圧縮歪を生じさせる応力印加膜と、
を有し、
前記応力印加膜として、外側に向けて正の応力を及ぼす膨張膜が形成されていることを特徴とする半導体装置。
【請求項２】
前記ｎチャネルＭＯＳトランジスタは、前記電子の移動方向に対して直交する方向に関し、平面視で、前記膨張膜と並んで形成され、
前記ｐチャネルＭＯＳトランジスタは、前記正孔の移動方向に対して直交する方向に関し、平面視で、前記膨張膜からずれて形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
半導体基板と、
前記半導体基板上に形成されたｎチャネルＭＯＳトランジスタと、
前記半導体基板上に形成されたｐチャネルＭＯＳトランジスタと、
前記ｎチャネルＭＯＳトランジスタのチャネルに、電子の移動方向への正の引張歪を生じさせ、前記ｐチャネルＭＯＳトランジスタのチャネルに、正孔の移動方向への正の圧縮歪を生じさせる応力印加膜と、
を有し、
前記応力印加膜として、内側に向けて正の応力を及ぼす収縮膜が形成されていることを特徴とする半導体装置。
【請求項４】
前記ｎチャネルＭＯＳトランジスタは、前記電子の移動方向に対して直交する方向に関し、平面視で、前記収縮膜からずれて形成され、
前記ｐチャネルＭＯＳトランジスタは、前記正孔の移動方向に対して直交する方向に関し、平面視で、前記収縮膜と並んで形成されていることを特徴とする請求項３に記載の半導体装置。
【請求項５】
半導体基板上に、ｎチャネルＭＯＳトランジスタ及びｐチャネルＭＯＳトランジスタを形成する工程と、
前記ｎチャネルＭＯＳトランジスタのチャネルに、電子の移動方向への正の引張歪を生じさせ、前記ｐチャネルＭＯＳトランジスタのチャネルに、正孔の移動方向への正の圧縮歪を生じさせる応力印加膜を形成する工程と、
を有し、
前記応力印加膜を形成する工程は、
全面に前記応力印加膜を形成する工程と、
前記応力印加膜に選択的にイオン注入を行うことにより、前記正の引張歪及び前記正の圧縮歪を生じさせる部分のみに応力を残存させる工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項６】
半導体基板上に、ｎチャネルＭＯＳトランジスタ及びｐチャネルＭＯＳトランジスタを形成する工程と、
前記ｎチャネルＭＯＳトランジスタのチャネルに、電子の移動方向への正の引張歪を生じさせ、前記ｐチャネルＭＯＳトランジスタのチャネルに、正孔の移動方向への正の圧縮歪を生じさせる応力印加膜を形成する工程と、
を有し、
前記応力印加膜を形成する工程は、
全面に前記応力印加膜を形成する工程と、
前記応力印加膜を選択的にエッチングすることにより、前記正の引張歪及び前記正の圧縮歪を生じさせる部分を残存させる工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項７】
前記応力印加膜として、外側に向けて正の応力を及ぼす膨張膜を形成することを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項８】
前記膨張膜として、熱ＣＶＤ法によりシリコン窒化膜を形成することを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記応力印加膜として、内側に向けて正の応力を及ぼす収縮膜を形成することを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項１０】
前記膨張膜として、プラズマＣＶＤ法によりシリコン窒化膜を形成することを特徴とする請求項９に記載の半導体装置の製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正の内容】
【００１１】
本発明に係る半導体装置には、半導体基板と、前記半導体基板上に形成されたｎチャネルＭＯＳトランジスタと、前記半導体基板上に形成されたｐチャネルＭＯＳトランジスタと、が設けられている。更に、前記ｎチャネルＭＯＳトランジスタのチャネルに、電子の移動方向への正の引張歪を生じさせ、前記ｐチャネルＭＯＳトランジスタのチャネルに、正孔の移動方向への正の圧縮歪を生じさせる応力印加膜が設けられている。前記応力印加膜として、外側に向けて正の応力を及ぼす膨張膜、又は内側に向けて正の応力を及ぼす収縮膜が形成されている。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正の内容】
【００１２】
本発明に係る半導体装置の製造方法では、半導体基板上に、ｎチャネルＭＯＳトランジスタ及びｐチャネルＭＯＳトランジスタを形成し、前記ｎチャネルＭＯＳトランジスタのチャネルに、電子の移動方向への正の引張歪を生じさせ、前記ｐチャネルＭＯＳトランジスタのチャネルに、正孔の移動方向への正の圧縮歪を生じさせる応力印加膜を形成する。前記応力印加膜を形成する際に、全面に前記応力印加膜を形成し、前記応力印加膜に選択的にイオン注入を行うことにより、前記正の引張歪及び前記正の圧縮歪を生じさせる部分のみに応力を残存させる。
【国際調査報告】
2008120378.tif 000044
2008120378.tif 000045
2008120378.tif 000046
2008120378.tif 000047
2008120378.tif 000048
2008120378.tif 000049