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　特願２０１５−１１７６２２「金属ゲートとストレッサーを有するゲルマニウムフィンＦＥＴ」拒絶査定不服審判事件〔平成２７年　９月　３日出願公開、特開２０１５−１５９３３９〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は，平成２２年（２０１０年）９月２２日の出願（パリ条約による優先権主張　２００９年９月２４日（以下，左の日を「本願優先日」という。），米国，２０１０年７月７日，米国）である特願２０１０−２１１６３５号の一部を平成２５年７月１０日に新たな出願である特願２０１３−１４４４２６号とし，さらにその一部を平成２７年６月１０日に新たな出願としたものであって，その手続の経緯は以下のとおりである。
平成２７年　６月１０日　審査請求
平成２８年　５月１９日　拒絶理由通知
平成２８年　８月２４日　意見書・手続補正
平成２９年　１月３１日　拒絶査定
平成２９年　６月　７日　審判請求・手続補正
　
第２　補正の却下の決定
［補正却下の決定の結論］
　審判請求と同時にされた手続補正（以下，「本件補正」という。）を却下する。
［理由］
１　補正の内容
　本件補正により，本件補正前の特許請求の範囲の請求項１は，本件補正後の請求項１へ補正された。
（１）本件補正前
　本件補正前の，特許請求の範囲の請求項１の記載は次のとおりである。
「【請求項１】
　半導体基板の直上の複数のゲルマニウムフィンであって，これらのゲルマニウムフィンは互いに物理的に分離することと，
　前記複数のゲルマニウムフィンの上面と側壁上に配置されたゲートスタックと，
　前記ゲートスタックの両側にそれぞれ隣接する第一一体化ソース／ドレイン領域及び第二一体化ソース／ドレイン領域と，を備えたフィン電界効果トランジスタ（FinFET）において，
　前記第一一体化ソース／ドレイン領域は，前記複数のゲルマニウムフィンと接触すると共に，前記複数の第二一体化ソース／ドレイン領域は，前記複数のゲルマニウムフィンと接触することを特徴とするフィン電界効果トランジスタ。」
（２）本件補正後
　本件補正後の，特許請求の範囲の請求項１の記載は，次のとおりである。（当審注。補正個所に下線を付した。下記（３）も同じ。）
「【請求項１】
　半導体基板の直上の複数のゲルマニウムフィンであって，これらのゲルマニウムフィンは互いに物理的に分離し，
純ゲルマニウムで形成される
　前記複数のゲルマニウムフィンの上面と側壁上に配置されたゲートスタックと，
　前記ゲートスタックの両側にそれぞれ隣接する第一一体化ソース／ドレイン領域及び第二一体化ソース／ドレイン領域と
　を備えたフィン電界効果トランジスタ（FinFET）において，
　前記第一一体化ソース／ドレイン領域は，前記複数のゲルマニウムフィンと接触すると共に，前記第二一体化ソース／ドレイン領域は，前記複数のゲルマニウムフィンと接触すすることを特徴とするフィン電界効果トランジスタ。」
（３）本件補正事項
　本件補正は，請求項１に記載された「ゲルマニウムフィン」について「
純ゲルマニウムで形成される
２　補正の適否
　本件補正事項は，新規事項を追加するものではないから特許法１７条の２第３項の規定に適合し，特許請求の範囲の減縮を目的とするから，同条４項の規定に適合し，同条５項２号に掲げるものに該当する。
　そこで，本件補正後の請求項１に記載された発明（以下，「本願補正発明」という。）が特許出願の際独立して特許を受けることができるものであるか否か（特許法第１７条の２第６項で準用する同法第１２６条第７項）につき，さらに検討する。
（１）本願補正発明
　本願補正発明は，本件補正後の請求項１に記載された，次のとおりのものと認める。ただし，「接触すすること」は「接触すること」の誤記と認める。
「【請求項１】
　半導体基板の直上の複数のゲルマニウムフィンであって，これらのゲルマニウムフィンは互いに物理的に分離し，純ゲルマニウムで形成されることと，
　前記複数のゲルマニウムフィンの上面と側壁上に配置されたゲートスタックと，
　前記ゲートスタックの両側にそれぞれ隣接する第一一体化ソース／ドレイン領域及び第二一体化ソース／ドレイン領域と
　を備えたフィン電界効果トランジスタ（FinFET）において，
　前記第一一体化ソース／ドレイン領域は，前記複数のゲルマニウムフィンと接触すると共に，前記第二一体化ソース／ドレイン領域は，前記複数のゲルマニウムフィンと接触することを特徴とするフィン電界効果トランジスタ。」
（２）引用文献１の記載
　ア　引用文献１
　原査定の拒絶の理由に引用された，特表２００９−５１７８６７号公報（以下，「引用文献１」という。）には，図面とともに，次の記載がある。（下線は，当審で付加した。以下同じ。）
（ア）「【背景技術】
【０００１】
　基板上の回路デバイス（例えば，
半導体基板上の集積回路（ＩＣ）トランジスタ
Ｎ−型ＭＯＳデバイス（ＮＭＯＳ）チャネル中の負電荷の電子の移動度が増し，Ｐ−型ＭＯＳデバイス（ＰＭＯＳ）チャネル中の正電荷の正孔の運動が増すことがしばしば望ましい。
（イ）「【００１８】
　
応力を加えられたチャネルを持つ非平面マルチゲート（トライゲートなど）のトランジスタ
トランジスタは半導体本体のリセス内に応力材料を含み，チャネル領域に応力を与えてキャリア移動度を向上させてよい。さらにキャリア移動度が高まるとトランジスタドライブ電流が増加する。
【００１９】
　図１ａは本発明の一実施形態の半導体デバイス１００を示す断面側面図である。図１ａの断面側面図はＺ−Ｙ平面が画定する平面で切断されている。他の図面はＺ―Ｙ平面に垂直なＺ−Ｘ平面における断面側面図であってよい。またその他の図面はＸ，Ｙ，Ｚ全ての三次元を示す斜視図であってよい。ここでは，デバイス１００の「長さ」はＹ方向で測定され，「幅」はＸ方向で測定され，「高さ」はＺ方向で測定される。
【００２０】
　幾らかの実施形態において
デバイス１００は，基板１０２上に形成されるマルチゲートトランジスタであってよい。
基板１０２は，シリコンを含む基板１０２であってよい。
基板１０２は格子構造および格子間隔を持つ結晶格子を持つ半導体材料を含んでよい。
【００２１】
　
デバイス１００は本体１１８（幾らかの実施形態においては「フィン」と称されることもある）を含んでよい。本体１１８は，図１の実施形態に示されるように，基板１０２の領域であってよい。他の実施形態においては，本体１１８は基板１０２とは異なる層であってよい。一実施形態においては，本体１１８は上面と複数の側壁とを持ち，デバイス１００の幾らかの他の部分上に突出してフィンの形をしていてよい。
本体１１８は単に基板１０２の一領域であってよいので，本体１１８は本体１０２と同じ格子構造および格子間隔を持つ同じ結晶構造を持ってよい。本体１１８はフィンの形をしていてよく，長さ１５０を持ってよい。
【００２２】
　
本体１０８上にはゲート誘電体層１０４があってよい。
【００２３】
　
ゲート電極１０６およびゲート誘電体層１０４があってよい。
ゲート電極１０６の下には，本体１１８のチャネル領域１１４があってよい。
【００２４】
　ゲート電極１０６上にはハードマスク層１０８があってよい。ハードマスク層１０８は，ゲート電極１０８のパターニングに適した任意の材料を含んでよい。
【００２５】
　スペーサ１１０が，ゲート誘電体層１０４，ゲート電極１０６，およびハードマスク層１０８に隣接していてよい。スペーサ１１０は，窒化ケイ素，窒化アルミニウム，あるいは別の材料などの任意の適切な材料を含んでよい。幾らかの実施形態においては，スペーサ１１０の上面はハードマスク層１０８の上面ほど高くなくてよい。
【００２６】
　
本体１１８のゲート電極１０６の両側面のリセスには，ソースおよびドレイン材料１１２があってよい。ソースおよびドレイン材料１１２は，
本体の格子間隔とは異なる格子間隔を持ってよい。ソースおよびドレイン材料１１２はこうしてチャネル領域１１４内にストレインを生じ，デバイス１００の性能を向上させてよい。例えば，ソースおよびドレイン材料１１２は本体１１８の材料より大きい格子間隔を持ってよく，これによりチャネル領域１１４には圧縮応力が生じる。この圧縮応力はＰ−型ＭＯＳデバイス（ＰＭＯＳ）チャネルの正電荷の正孔の運動を増加させることで性能を向上させてよい。別の実施形態においては，ソースおよびドレイン材料１１２は本体１１８の材料よりも格子間隔が小さくてよく，こうするとチャネル領域１１４に引張応力を生じる。この引張応力は，Ｎ−型ＭＯＳデバイス（ＮＭＯＳ）チャネルの負電荷の電子の運動を増加させることで性能を向上させてよい。
（ウ）「【００５５】
　一実施形態においては，応力材料１１２はエピタキシャル形成されてよいが，他の工程を利用することもできる。図１２に示すように，
エピタキシャル形成されるソースおよびドレイン材料１１２はフィン１１８を含んでいたボリュームを越えてよい。
　イ　引用発明１
　前記アより，引用文献１には，次の発明（以下，「引用発明１」という。）が記載されていると認められる。
「基板上に形成されるマルチゲートトランジスタであって，本体を含み，本体は基板の領域であり，本体は上面と複数の側壁とを持ち突出してフィンの形をしており，ゲート電極およびゲート誘電体層があり，ゲート電極の下には本体のチャネル領域があり，本体のゲート電極の両側面のリセスには，ソースおよびドレイン材料があること。」
（３）引用文献２の記載
　ア　引用文献２
　原査定の拒絶の理由に引用された，特表２００７−５２４２４０号公報（以下，「引用文献２」という。）には，図面とともに，次の記載がある。
（ア）「【技術分野】
【０００１】
　本発明は
集積回路素子
均一な臨界寸法を有する
向上した性能を示す
マルチゲートトランジスタに関する。
（イ）「【００２０】
　図５は本発明の一実施形態によるマルチゲートトランジスタの製造方法のフローチャートである。図６は本発明の一実施形態によるマルチゲートトランジスタの製造方法に適用されるレイアウトであって，
図７ないし図１７は本発明の一実施形態によるマルチゲートトランジスタの製造工程中間段階構造の概略的な斜視図である。
（中略）
【００２３】
　図６のアクティブパターン（ＡＰ）イメージが転写されたフォトレジストパターン１１０を半導体層１０２上に形成する。
図７及び図８を参照すると，
チャネル領域が形成される複数のアクティブパターン１０２ａを形成する
（中略）
【００２９】
　
図１２及び図１３を参照すると，
アクティブパターン１０２ａから延長されたエピタキシ構造１２１を成長させる
【００３０】
　本発明の一実施形態で，
エピタキシ構造１２１の厚さは２個の隣接したアクティブパターン１０２ａが相互に接触できるようにする厚さに調節される。したがって，エピタキシ構造１２１の厚さはアクティブパターン１０２ａのピッチによって決定される。望ましくは。隣接したアクティブパターン１０２ａ間のスペースの半分以上の厚さでエピタキシ構造１２１を形成する。
（中略）
【００４２】
　
図１６に例示されているように，エピタキシ構造１２１にソース及びドレインを形成する（図５のＳ６段階）。例えば，ゲート電極１２２ａの一端に沿って相互に接触するエピタキシ構造１２１の第１セットはトライゲートトランジスタのソースを形成するのに使われる。この場合，ゲート電極１２２ａの他端に沿って相互に接触するエピタキシ構造１２１の第２セットはトライゲートトランジスタのドレインを形成するのに使われる。
【００４３】
　
トライゲートトランジスタはアクティブ構造（ＡＳ）で構成されたソース，ドレイン及びチャネル領域を含む。
【００４４】
　本発明の一実施形態によれば，
チャネル領域を具備するアクティブパターン１０２ａの中央部が均一な臨界寸法を有するのでトライゲートトランジスタの性能を向上させることができる。
　イ　引用発明２
　前記アより，引用文献２には，次の発明（以下，「引用発明２」という。）が記載されていると認められる。
「集積回路素子としてのマルチゲートトランジスタにおいて，チャネル領域が形成される複数のアクティブパターンが形成され，アクティブパターンから延長されたエピタキシ構造を成長させ，隣接したアクティブパターン間のスペースの半分以上の厚さでエピタキシ構造が形成され，ゲート電極の一端に沿って相互に接触するエピタキシ構造の第１セットはトライゲートトランジスタのソースを形成し，ゲート電極の他端に沿って相互に接触するエピタキシ構造の第２セットはトライゲートトランジスタのドレインを形成すること。」
（４）引用文献３の記載
　ア　引用文献３
　原査定の拒絶の理由に引用された，国際公開第２００８／１４４２０６号（以下，「引用文献３」という。）には，図面とともに，次の記載がある。（訳は対応する特表２０１０−５２７１５３号公報による。）
（ア）「FIELD OF THE INVENTION
　The invention is in the field of Semiconductor Devices.
DESCRIPTION OF RELATED ART
　For the past several years, 
the performance of semiconductor devices, such as Metal Oxide Semiconductor Field-Effect Transistors (MOS-FETs), has been greatly enhanced by the incorporation of strained channel regions
The presence of such strained channel regions may greatly enhance the rate at which charge migrates in a channel when a semiconductor device is in an ON state.
（訳：技術分野
　本発明は
半導体デバイスの分野に属する。
背景技術
　過去数年の間に，例えばＰ型金属酸化物半導体電界効果トランジスタ（ＰＭＯＳ−ＦＥＴ）において正孔移動度を高めるために圧縮歪みシリコンチャネル領域を用いるといった，半導体基板のアクティブ部への
歪みチャネル領域の組み込みにより，例えば金属酸化物半導体電界効果トランジスタ（ＭＯＳ−ＦＥＴ）等の半導体デバイスの性能が急激に向上されてきた。このような歪みチャネル領域の存在は，半導体デバイスがオン（ＯＮ）状態にあるときに電荷がチャネル内で移動する速度を大いに高め得る。
（イ）「
Semiconductor device 200 may be any semiconductor device incorporating a gate, a channel region and a pair of source/drain regions.
　
Substrate 202 and, hence, channel region 204 may be comprised of any semiconductor material that can withstand a manufacturing process and in which charge can migrate
substrate 202 is comprised of
germanium layer
（中略）
　The strain-inducing epitaxial source/drain regions 208 may be comprised of a low defect density mono-crystalline film having a lattice constant different than the lattice constant of substrate 202. The lattice constants are based on the atomic spacings and the unit cell orientations within each of the channel region 204 and the strain-inducing epitaxial source/drain regions 208. Thus, 
a pair of semiconductor regions formed within a crystalline substrate and having a lattice constant different than that of the crystalline substrate may impart a uniaxial strain to the portion of the crystalline substrate in between the pair of semiconductor regions.
this uniaxial compressive strain invoked on channel region 204 increases hole mobility in channel region 204.
 this uniaxial tensile strain invoked on channel region 204 increases electron mobility in channel region 204.
　
Strain-inducing epitaxial source/drain regions 208 may be comprised of any material having a lattice constant different than the lattice constant of channel region 204
channel region 204 is comprised of Si
x
Ge
1-x
 
where 0 ≦ x, y ≦ 1
（訳：
半導体デバイス２００は，ゲート，チャネル領域及び一対のソース／ドレイン領域を組み込んだ如何なる半導体デバイスであってもよい。
　
基板２０２，故に，チャネル領域２０４は，製造プロセスに耐えることが可能で且つ電荷が移動可能な如何なる半導体材料を有していてもよい。
基板２０２は，
ゲルマニウムの層を有する。
（中略）
　歪み誘起エピタキシャルソース／ドレイン領域２０８は，基板２０２の格子定数と異なる格子定数を有する低欠陥密度の単結晶膜を有する。格子定数は，チャネル領域２０４及び歪み誘起エピタキシャルソース／ドレイン領域２０８の各々内の原子間隔と単位格子方位とに基づく。故に，
結晶基板内に形成され且つ該結晶基板の格子定数と異なる格子定数を有する一対の半導体領域は，該一対の半導体領域の間の結晶基板部分に一軸性歪みを与え得る。
チャネル領域２０４に引き起こされたこの一軸性圧縮歪みは，チャネル領域２０４内の正孔移動度を増大させる。
チャネル領域２０４に引き起こされたこの一軸性引っ張り歪みは，チャネル領域２０４内の電子移動度を増大させる。
　
歪み誘起エピタキシャルソース／ドレイン領域２０８は，チャネル領域２０４の格子定数と異なる格子定数を有し
如何なる材料を有していてもよい。
チャネル領域２０４はＳｉ
ｘ
Ｇｅ
１−ｘ
を有し，
ただし，０≦ｘ，ｙ≦１
　イ　引用発明３
　前記アより，引用文献３には，次の発明（以下，「引用発明３」という。）が記載されていると認められる。
「半導体デバイスにおいて，基板，すなわちチャネル領域はゲルマニウムの層を有し，歪み誘起エピタキシャルソース／ドレイン領域は，チャネル領域の格子定数と異なる格子定数を有し，チャネル領域に引き起こされた一軸性圧縮歪みはチャネル領域内の正孔移動度を増大させ，チャネル領域に引き起こされた一軸性引っ張り歪みはチャネル領域内の電子移動度を増大させること。」
（５）本願補正発明と引用発明１との対比
　ア　引用発明１の「本体」は，「フィンの形をしており」「基板上に形成されるマルチゲートトランジスタ」を構成するから，本願補正発明の「半導体基板の直上の複数のゲルマニウムフィン」と，「半導体基板の直上のフィン」である点で共通する。
　イ　引用発明１の「ゲート電極およびゲート誘電体層」は「ゲート電極の下には本体のチャネル領域があり」とあるからチャネル領域を形成するためのものであり，かつ「本体は上面と複数の側壁とを持ち」「マルチゲートトランジスタ」を構成するものであるから，同「ゲート電極およびゲート誘電体層」は本願補正発明の「前記フィンの上面と側壁上に配置されたゲートスタック」を満たす。
　ウ　引用発明１の「ソースおよびドレイン材料」は，「本体のゲート電極の両側面のリセスに」あるから，下記相違点１を除いて，本願補正発明の「前記ゲートスタックの両側にそれぞれ隣接する第一ソース／ドレイン領域及び第二ソース／ドレイン領域」を満たす。
　エ　引用発明１の「マルチゲートトランジスタ」は，下記相違点１及び２を除いて，本願補正発明の「フィン電界効果トランジスタ」に相当する。
　オ　すると，本願補正発明と引用発明１とは，下記カの点で一致し，下記キの点で相違する。
　カ　一致点
「半導体基板の直上のフィンと，
　前記フィンの上面と側壁上に配置されたゲートスタックと，
　前記ゲートスタックの両側にそれぞれ隣接する第一ソース／ドレイン領域及び第二ソース／ドレイン領域と
　を備えたフィン電界効果トランジスタ（FinFET）。」
　キ　相違点
（ア）相違点１
　本願補正発明では，「フィン」は「複数」あり「互いに物理的に分離し」ており，さらに「第一ソース／ドレイン領域及び第二ソース／ドレイン領域」はそれぞれ「一体化」しており，「前記第一一体化ソース／ドレイン領域は，前記複数のゲルマニウムフィンと接触すると共に，前記第二一体化ソース／ドレイン領域は，前記複数のゲルマニウムフィンと接触する」のに対し，引用発明１では「本体」は一つで「ソースおよびドレイン材料」は一体化していない点。
（イ）相違点２
　本願補正発明では「フィン」は「ゲルマニウムフィン」であり「純ゲルマニウムで形成される」のに対し，引用発明１ではそうではない点。
（６）相違点についての検討
　ア　相違点１について
　引用発明１は集積回路に用いることが前提とされており（前記（２）ア（ア）），集積度を高めることは当業者が通常目指すべきことである。そして，引用発明２は「集積回路素子としてのマルチゲートトランジスタ」に関して「均一な臨界寸法を有し向上した性能を示す」（前記（３）ア（ア））ために「チャネル領域が形成される複数のアクティブパターンが形成され，アクティブパターンから延長されたエピタキシ構造を成長させ，隣接したアクティブパターン間のスペースの半分以上の厚さでエピタキシ構造が形成され，ゲート電極の一端に沿って相互に接触するエピタキシ構造の第１セットはトライゲートトランジスタのソースを形成し，ゲート電極の他端に沿って相互に接触するエピタキシ構造の第２セットはトライゲートトランジスタのドレインを形成する」ものであり，ここで「アクティブパターン間のスペースの半分以上の厚さでエピタキシ構造が形成され」れば「エピタキシ構造」は当然「一体化」するというものである。してみると，引用発明１の「マルチゲートトランジスタ」を集積化するために引用発明２を採用して，相違点１に係る構成を得ることは，当業者が容易になし得ることである。
　イ　相違点２について
　引用発明１においては「本体の格子間隔と異なる格子間隔を持つソースおよびドレイン材料によりチャネル領域内にストレインを生じデバイスの性能を向上させる」という作用機序を利用するものであるから，本体を形成するための「基板は格子構造および格子間隔を持つ結晶格子を持つ半導体材料」（前記（２）ア（イ）【００２０】）である必要があり，具体的にはシリコン基板があげられている（同）。ここで，シリコン基板と同じダイヤモンド型の格子構造を有し一定の格子間隔を持つ半導体材料としてゲルマニウム基板を選択することは当業者が容易に思いつくことであり，引用発明３ではゲルマニウム基板で半導体デバイスを構成する際に前記作用機序を利用することが開示されているから，引用発明１においてゲルマニウム基板を選択すると，前記作用機序により，より改善されたキャリア移動度が得られることは，当業者が予測できることである。
　ウ　効果について
　前記イのとおり，ゲルマニウムを選択したことによる効果は当業者が予測できる程度のものであり，またＦｉｎＦＥＴの接合面積の減少により，電流漏れも減少することができるという効果（本願明細書【００２６】）は，引用発明１もフィン形状のマルチゲートトランジスタであるから，当業者が予測できる程度のものである。
（７）まとめ
　前記のとおりであるから，本願補正発明は，引用文献１ないし３に記載された発明に基づいて，当業者が容易に発明をすることができたものであり，特許法第２９条第２項の規定により，特許出願の際独立して特許を受けることができないものである。
３　むすび 
　したがって，本件補正は，特許法第１７条の２第６項において準用する同法第１２６条第７項の規定に違反するので，同法第１５９条第１項の規定において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３　本願発明について
１　本願発明 
　本願の請求項１に係る発明（以下，「本願発明」という。）は，平成２８年８月２４日にされた手続補正により補正された特許請求の範囲の請求項１に記載された，次のとおりのものと認める。
「半導体基板の直上の複数のゲルマニウムフィンであって，これらのゲルマニウムフィンは互いに物理的に分離することと，
　前記複数のゲルマニウムフィンの上面と側壁上に配置されたゲートスタックと，
　前記ゲートスタックの両側にそれぞれ隣接する第一一体化ソース／ドレイン領域及び第二一体化ソース／ドレイン領域と，を備えたフィン電界効果トランジスタ（FinFET）において，
　前記第一一体化ソース／ドレイン領域は，前記複数のゲルマニウムフィンと接触すると共に，前記複数の第二一体化ソース／ドレイン領域は，前記複数のゲルマニウムフィンと接触することを特徴とするフィン電界効果トランジスタ。」
２　原査定の拒絶の理由
　原査定の拒絶の理由は，本願発明は，本願優先日前に頒布された又は電気通信回線を通じて公衆に利用可能となった下記の引用文献１ないし３に記載された発明に基づいて，その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから，特許法２９条２項の規定により特許を受けることができない，というものである。
　　　　　　　　　　　　　　　記
引用文献１：特表２００９−５１７８６７号公報
引用文献２：特表２００７−５２４２４０号公報
引用文献３：国際公開第２００８／１４４２０６号
３　引用文献
　原査定の拒絶の理由で引用された引用文献１ないし３及びその記載事項は，前記第２の２（２）ないし（４）のとおりである。
４　判断
　本願発明は，前記第２の１（３）のとおり，本願補正発明の「純ゲルマニウムで形成される」という限定を取り除いたものである。
　そうすると，本願発明に限定を付加したものに相当する本願補正発明が，前記第２の２のとおり，引用文献１ないし３に記載された発明に基づいて当業者が容易に発明をすることができたものであるから，本願発明も同様に，引用文献１ないし３に記載された発明に基づいて当業者が容易に発明をすることができたものである。
　
第４　結言 
　したがって，本願の請求項１に係る発明は，特許法第２９条第２項の規定により，特許を受けることができないから，その余の請求項について検討するまでもなく，本願は拒絶されるべきものである。 
　
　よって，結論のとおり審決する。