(57)【要約】  本発明に係るＭＲＡＭは、メモリセルアレイと、第１方向に配置されたメモリセル群に接続された第１ワード線及び第２ワード線と、マトリックス状に配置された複数のブロックと、第１方向に配置されたブロック群に接続された共通ワード線と、第２方向に配置されたブロック群に接続されたビット線対とを備える。各ブロックは複数のメモリセルを備え、各メモリセルは第１トランジスタと磁気抵抗素子とを有する。各ブロックは更に、上記複数のメモリセルが並列に接続された第２トランジスタを備える。第２トランジスタのゲートは共通ワード線に接続され、第１トランジスタのゲートは第１ワード線に接続される。第１トランジスタのソース／ドレインの一方は、第１ビット線に接続され、その他方は、磁気抵抗素子の一端に接続され、また、第２トランジスタを介して第２ビット線に接続される。磁気抵抗素子の他端は第２ワード線に接続される。
2008146553.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルアレイと、
前記メモリセルアレイのうち第１方向に配置されたメモリセル群に共通に接続された第１ワード線及び第２ワード線と、
マトリックス状に配置された複数のブロックと、
前記複数のブロックのうち前記第１方向に配置されたブロック群に共通に接続された共通ワード線と、
前記複数のブロックのうち前記第１方向と交差する第２方向に配置されたブロック群に共通に接続されたビット線対と、
を備え、
前記ビット線対は、第１ビット線と第２ビット線を含み、
前記複数のブロックの各々は、
前記メモリセルアレイ中の複数のメモリセルであって、各々が第１トランジスタと磁気抵抗素子とを有する複数のメモリセルと、
前記複数のメモリセルが並列に接続された第２トランジスタと
を備え、
前記第２トランジスタのゲートは、前記共通ワード線に接続され、
前記第１トランジスタのゲートは、前記第１ワード線に接続され、
前記第１トランジスタのソース／ドレインの一方は、前記第１ビット線に接続され、
前記第１トランジスタのソース／ドレインの他方は、前記磁気抵抗素子の一端に接続され、また、前記第２トランジスタを介して前記第２ビット線に接続され、
前記磁気抵抗素子の他端は、前記第２ワード線に接続された
磁気ランダムアクセスメモリ。
【請求項２】
請求の範囲１に記載の磁気ランダムアクセスメモリであって、
前記複数のブロックは、
マトリックス状に配置された複数のメモリブロックと、
前記第１方向に配置された１行の参照ブロックと
を含み、
前記１行の参照ブロックの各々が有する前記複数のメモリセルは、データが固定された複数の参照セルである
磁気ランダムアクセスメモリ。
【請求項３】
請求の範囲２に記載の磁気ランダムアクセスメモリであって、
更に、
前記共通ワード線、前記第１ワード線及び前記第２ワード線に接続されたセレクタと、
前記ビット線対に接続された読み出し回路と
を備え、
前記複数のメモリブロックのうち選択メモリセルを含むメモリブロックは、選択メモリブロックであり、
前記選択メモリブロックにつながる前記第２ビット線は、選択第２ビット線であり、
前記１行の参照ブロックのうち前記選択第２ビット線につながる参照ブロックは、選択参照ブロックであり、
第１読み出しモード時、
前記セレクタは、前記選択参照ブロックにつながる前記共通ワード線と共に、前記選択メモリブロックにつながる前記共通ワード線を選択し、
前記読み出し回路は、前記選択第２ビット線に第１読み出し電圧を印加し、前記選択第２ビット線と異なる前記第２ビット線に第２読み出し電圧を印加し、
第２読み出しモード時、
前記セレクタは、前記選択メモリブロックにつながる前記共通ワード線を選択し、
前記読み出し回路は、前記選択第２ビット線に第３読み出し電圧を印加し、前記選択第２ビット線と異なる前記第２ビット線に第４読み出し電圧を印加する
磁気ランダムアクセスメモリ。
【請求項４】
請求の範囲３に記載の磁気ランダムアクセスメモリであって、
データ読み出し時、前記選択参照ブロックに含まれる前記複数の参照セルのうち所定数の参照セルが用いられ、
前記第１読み出しモード時、
前記セレクタは、前記所定数の参照セルの各々につながる前記第２ワード線に、前記第１読み出し電圧と所定の電圧差を有する読み出しワード電圧を印加し、また、その他の前記第２ワード線をフローティング状態に設定し、
前記選択第２ビット線には、第１ビット線電流が流れ、
前記第２読み出しモード時、
前記セレクタは、前記選択メモリセルにつながる前記第２ワード線に、前記第３読み出し電圧と所定の電圧差を有する読み出しワード電圧を印加し、また、その他の前記第２ワード線をフローティング状態に設定し、
前記選択第２ビット線には、第２ビット線電流が流れ、
前記読み出し回路は、前記第１ビット線電流と前記第２ビット線電流に基づいて、前記選択メモリセルに記録されたデータを判別する
磁気ランダムアクセスメモリ。
【請求項５】
請求の範囲４に記載の磁気ランダムアクセスメモリであって、
前記第１読み出しモード時、前記読み出し回路は、前記第１ビット線電流から参照電圧を生成し、
前記第２読み出しモード時、前記読み出し回路は、前記第２ビット線電流から検知電圧を生成し、
前記参照電圧は、前記選択メモリセルに記録されたデータが０の場合の前記検知電圧と、前記選択メモリセルに記録されたデータが１の場合の前記検知電圧との間であり、
前記読み出し回路は、前記参照電圧と前記検知電圧を比較することによって、前記選択メモリセルに記録されたデータを判別する
磁気ランダムアクセスメモリ。
【請求項６】
請求の範囲５に記載の磁気ランダムアクセスメモリであって、
前記所定数の参照セルは、
データ０が記録された第１参照セルと、
データ１が記録された第２参照セルと
を含み、
前記読み出し回路は、前記第１ビット線電流から前記参照電圧を生成する際の電流電圧変換係数を、前記第２ビット線電流から前記検知電圧を生成する際の電流電圧変換係数より小さく設定する
磁気ランダムアクセスメモリ。
【請求項７】
請求の範囲５に記載の磁気ランダムアクセスメモリであって、
前記所定数の参照セルは、
データ０が記録された第１参照セルと、
データ１が記録された第２参照セルと
を含み、
同じデータが記録されている場合、前記選択参照ブロック中の前記磁気抵抗素子の抵抗値は、前記選択メモリブロック中の前記磁気抵抗素子の抵抗値より大きい
磁気ランダムアクセスメモリ。
【請求項８】
請求の範囲３乃至７のいずれかに記載の磁気ランダムアクセスメモリであって、
前記読み出し回路は、
第１電圧を生成し、前記第１電圧を前記第１読み出し電圧及び前記第３読み出し電圧として前記選択第２ビット線に印加する第１電圧生成回路と、
第２電圧を生成し、前記第２電圧を前記第２読み出し電圧及び前記第４読み出し電圧として前記選択第２ビット線と異なる前記第２ビット線に印加する第２電圧生成回路と
を含み、
前記第１電圧と前記第２電圧は、実質的に等しい
磁気ランダムアクセスメモリ。
【請求項９】
請求の範囲１乃至８のいずれかに記載の磁気ランダムアクセスメモリであって、
更に、
前記共通ワード線、前記第１ワード線及び前記第２ワード線に接続されたセレクタと、
前記ビット線対に接続された書き込み回路と
を備え、
前記複数のブロックのうち選択メモリセルを含むメモリブロックは、選択ブロックであり、
前記選択ブロックにつながる前記第１ビット線及び前記第２ビット線は、それぞれ選択第１ビット線及び選択第２ビット線であり、
データ書き込み時、
前記セレクタは、前記選択ブロックにつながる前記共通ワード線を選択し、前記選択メモリセルにつながる前記第１ワード線を選択し、
前記書き込み回路は、前記選択第１ビット線及び前記選択第２ビット線のそれぞれに、互いに異なる第１書き込み電圧及び第２書き込み電圧を印加する
磁気ランダムアクセスメモリ。
【請求項１０】
請求の範囲９に記載の磁気ランダムアクセスメモリであって、
前記書き込み回路は、前記第１書き込み電圧及び前記第２書き込み電圧の印加後、前記選択第１ビット線及び前記選択第２ビット線の電圧を等しくし、
前記選択第１ビット線及び前記選択第２ビット線の電圧が等しくなった後、前記セレクタは、前記共通ワード線及び前記第１ワード線の選択を解除する
磁気ランダムアクセスメモリ。
【請求項１１】
請求の範囲９又は１０に記載の磁気ランダムアクセスメモリであって、
前記データ書き込み時、前記書き込み回路は、前記選択第１ビット線と異なる前記第１ビット線と前記選択第２ビット線と異なる前記第２ビット線に、第３書き込み電圧を印加する
磁気ランダムアクセスメモリ。
【請求項１２】
請求の範囲８に記載の磁気ランダムアクセスメモリであって、
更に、前記ビット線対に接続された書き込み回路を備え、
前記選択メモリブロックにつながる前記第１ビット線は、選択第１ビット線であり、
データ書き込み時、
前記セレクタは、前記選択メモリブロックにつながる前記共通ワード線を選択し、前記選択メモリセルにつながる前記第１ワード線を選択し、
前記書き込み回路は、前記選択第１ビット線及び前記選択第２ビット線のそれぞれに、互いに異なる第１書き込み電圧及び第２書き込み電圧を印加し、
前記第２電圧生成回路は、前記選択第１ビット線と異なる前記第１ビット線と前記選択第２ビット線と異なる前記第２ビット線に、前記第２電圧を印加する
磁気ランダムアクセスメモリ。
【請求項１３】
請求の範囲１に記載の磁気ランダムアクセスメモリであって、
更に、
第３ビット線と、
第３トランジスタと
を備え、
前記第３トランジスタのゲートは、前記第１ワード線に接続され、
前記第３トランジスタのソース／ドレインの一方は、前記第３ビット線に接続され、その他方は前記第２ワード線に接続された
磁気ランダムアクセスメモリ。
【請求項１４】
請求の範囲１３に記載の磁気ランダムアクセスメモリであって、
前記第３トランジスタは、前記複数のブロックのうち前記第１方向において隣接する２つのブロック間に、共通に設けられた
磁気ランダムアクセスメモリ。
【請求項１５】
請求の範囲１３又は１４に記載の磁気ランダムアクセスメモリであって、
前記複数のブロックは、
マトリックス状に配置された複数のメモリブロックと、
前記第１方向に配置された１行の参照ブロックと
を含み、
前記１行の参照ブロックの各々が有する前記複数のメモリセルは、データが固定された複数の参照セルである
磁気ランダムアクセスメモリ。
【請求項１６】
請求の範囲１５に記載の磁気ランダムアクセスメモリであって、
更に、
前記共通ワード線及び前記第１ワード線に接続されたセレクタと、
前記ビット線対及び前記第３ビット線に接続された読み出し回路と
を備え、
前記複数のメモリブロックのうち選択メモリセルを含むメモリブロックは、選択メモリブロックであり、
前記選択メモリブロックにつながる前記ビット線対は、選択ビット線対であり、
前記１行の参照ブロックのうち前記選択ビット線対につながる参照ブロックは、選択参照ブロックであり、
データ読み出し時、前記選択参照ブロックに含まれる前記複数の参照セルのうち所定数の参照セルが用いられ、
第１読み出しモード時、
前記セレクタは、前記選択参照ブロックにつながる前記共通ワード線、前記選択メモリブロックにつながる前記共通ワード線、及び前記所定数の参照セルの各々につながる前記第１ワード線を選択し、
前記読み出し回路は、前記選択ビット線対に第１読み出し電圧を印加し、前記選択ビット線対と異なる前記ビット線対に第２読み出し電圧を印加し、前記第３ビット線に前記第１読み出し電圧と所定の電圧差を有する読み出しビット電圧を印加し、
前記選択ビット線対には、第１ビット線電流が流れ、
第２読み出しモード時、
前記セレクタは、前記選択メモリブロックにつながる前記共通ワード線、及び前記選択メモリセルにつながる前記第１ワード線を選択し、
前記読み出し回路は、前記選択ビット線対に第３読み出し電圧を印加し、前記選択ビット線対と異なる前記ビット線対に第４読み出し電圧を印加し、前記第３ビット線に前記第３読み出し電圧と所定の電圧差を有する読み出しビット電圧を印加し、
前記選択ビット線対には、第２ビット線電流が流れ、
前記読み出し回路は、前記第１ビット線電流と前記第２ビット線電流に基づいて、前記選択メモリセルに記録されたデータを判別する
磁気ランダムアクセスメモリ。
【請求項１７】
請求の範囲１に記載の磁気ランダムアクセスメモリであって、
更に、
第３ビット線と、
第４ビット線と、
第３トランジスタと
を備え、
前記第３トランジスタのゲートは、前記第１ワード線に接続され、
前記第３トランジスタのソース／ドレインの一方は、前記第３ビット線あるいは前記第４ビット線に接続され、その他方は前記第２ワード線に接続された
磁気ランダムアクセスメモリ。
【請求項１８】
磁気ランダムアクセスメモリのデータ読み出し方法であって、
前記磁気ランダムアクセスメモリは、
メモリセルアレイと、
前記メモリセルアレイのうち第１方向に配置されたメモリセル群に共通に接続されたワード線と、
マトリックス状に配置された複数のブロックと、
前記複数のブロックのうち前記第１方向に配置されたブロック群に共通に接続された共通ワード線と、
前記複数のブロックのうち前記第１方向と交差する第２方向に配置されたブロック群に共通に接続されたビット線と、
を備え、
前記複数のブロックの各々は、各々が磁気抵抗素子を有する前記メモリセルアレイ中の複数のメモリセルと、前記複数のメモリセルが並列に接続されたトランジスタとを備え、
前記トランジスタのゲートは、前記共通ワード線に接続され、
前記磁気抵抗素子の一端は、前記トランジスタを介して前記ビット線に接続され、
前記磁気抵抗素子の他端は、前記ワード線に接続され、
前記複数のブロックは、
マトリックス状に配置された複数のメモリブロックと、
前記第１方向に配置された１行の参照ブロックと
を含み、
前記１行の参照ブロックの各々が有する前記複数のメモリセルのデータは固定され、
前記複数のメモリブロックのうち選択メモリセルを含むメモリブロックは、選択メモリブロックであり、
前記選択メモリブロックにつながる前記ビット線は、選択ビット線であり、
前記１行の参照ブロックのうち前記選択ビット線につながる参照ブロックは、選択参照ブロックであり、
前記データ読み出し方法は、
（Ａ）第１読み出しステップと、
（Ｂ）第２読み出しステップと、
（Ｃ）データ判定ステップと
を含み、
前記（Ａ）ステップは、
（Ａ１）前記選択参照ブロックにつながる前記共通ワード線と共に、前記選択メモリブロックにつながる前記共通ワード線を選択するステップと、
（Ａ２）前記選択ビット線に第１読み出し電圧を印加するステップと、
（Ａ３）前記選択参照ブロックにつながる前記ワード線に、前記第１読み出し電圧と所定の電圧差を有する読み出しワード電圧を印加し、また、その他の前記ワード線をフローティング状態に設定するステップと
を含み、
前記（Ｂ）ステップは、
（Ｂ１）前記選択メモリブロックにつながる前記共通ワード線を選択するステップと、
（Ｂ２）前記選択ビット線に第２読み出し電圧を印加するステップと、
（Ｂ３）前記選択メモリセルにつながる前記ワード線に、前記第２読み出し電圧と所定の電圧差を有する読み出しワード電圧を印加し、また、その他の前記ワード線をフローティング状態に設定するステップと
を含み、
前記（Ｃ）ステップは、前記（Ａ）ステップにおいて前記選択ビット線を流れる第１ビット線電流と、前記（Ｂ）ステップにおいて前記選択ビット線を流れる第２ビット線電流とに基づいて、前記選択メモリセルに記録されたデータを判別するステップを含む
磁気ランダムアクセスメモリのデータ読み出し方法。
【請求項１９】
磁気ランダムアクセスメモリのデータ書き込み方法であって、
前記磁気ランダムアクセスメモリは、
メモリセルアレイと、
前記メモリセルアレイのうち第１方向に配置されたメモリセル群に共通に接続されたワード線と、
マトリックス状に配置された複数のブロックと、
前記複数のブロックのうち前記第１方向に配置されたブロック群に共通に接続された共通ワード線と、
前記複数のブロックのうち前記第１方向と交差する第２方向に配置されたブロック群に共通に接続されたビット線対と、
を備え、
前記ビット線対は、第１ビット線と第２ビット線を含み、
前記複数のブロックの各々は、
前記メモリセルアレイ中の複数のメモリセルであって、各々が第１トランジスタと磁気抵抗素子とを有する複数のメモリセルと、
前記複数のメモリセルが並列に接続された第２トランジスタと
を備え、
前記第２トランジスタのゲートは、前記共通ワード線に接続され、
前記第１トランジスタのゲートは、前記ワード線に接続され、
前記第１トランジスタのソース／ドレインの一方は、前記第１ビット線に接続され、その他方は、前記第２トランジスタを介して前記第２ビット線に接続され、
前記複数のブロックのうち選択メモリセルを含むメモリブロックは、選択ブロックであり、
前記選択ブロックにつながる前記第１ビット線及び前記第２ビット線は、それぞれ選択第１ビット線及び選択第２ビット線であり、
前記データ書き込み方法は、
（ａ）前記選択ブロックにつながる前記共通ワード線を選択し、また、前記選択メモリセルにつながる前記ワード線を選択するステップと、
（ｂ）前記選択第１ビット線及び前記選択第２ビット線のそれぞれに、互いに異なる第１書き込み電圧及び第２書き込み電圧を印加するステップと
を含む
磁気ランダムアクセスメモリのデータ書き込み方法。
【請求項２０】
請求の範囲１９に記載の磁気ランダムアクセスメモリのデータ書き込み方法であって、
更に、
（ｃ）前記（ｂ）ステップの後、前記選択第１ビット線及び前記選択第２ビット線の電圧を等しくするステップと、
（ｄ）前記（ｃ）ステップの後、前記共通ワード線及び前記ワード線の選択を解除するステップと
を含む
磁気ランダムアクセスメモリのデータ書き込み方法。
【請求項２１】
請求の範囲１に記載の磁気ランダムアクセスメモリであって、
前記複数のブロックの各々は、更に、データ読み出し時の参照レベルを生成するための少なくとも１つの参照磁気抵抗素子を備える
磁気ランダムアクセスメモリ。
【請求項２２】
請求の範囲１に記載の磁気ランダムアクセスメモリであって、
前記複数のブロックの各々は、
第１参照磁気抵抗素子と、
第２参照磁気抵抗素子と
を更に備え、
前記第１参照磁気抵抗素子と前記第２参照磁気抵抗素子は、前記第２トランジスタと参照ワード線との間に並列に接続されており、
前記第１参照磁気抵抗素子と前記第２参照磁気抵抗素子は、相補データのそれぞれを記憶する
磁気ランダムアクセスメモリ。
【請求項２３】
請求の範囲２２に記載の磁気ランダムアクセスメモリであって、
前記複数のメモリセルのうち選択メモリセルに対してデータ書き込みが行われるとき、書き込み電流が流れ、
前記第１参照磁気抵抗素子の近傍の配線に流れる前記書き込み電流の方向は、前記第２参照磁気抵抗素子の近傍の配線に流れる前記書き込み電流の方向と逆である
磁気ランダムアクセスメモリ。
【請求項２４】
請求の範囲２２又は２３に記載の磁気ランダムアクセスメモリであって、
更に、
前記共通ワード線、前記第１ワード線、前記第２ワード線、及び前記参照ワード線に接続されたセレクタと、
前記ビット線対に接続された読み出し回路と
を備え、
前記複数のメモリブロックのうち選択メモリセルを含むメモリブロックは、選択メモリブロックであり、
前記選択メモリブロックにつながる前記第１ビット線は、選択第１ビット線であり、
前記選択メモリブロックにつながる前記第２ビット線は、選択第２ビット線であり、
第１読み出しモード時、
前記セレクタは、前記選択メモリブロックにつながる前記共通ワード線と前記参照ワード線を選択し、
前記読み出し回路は、前記選択第２ビット線に第１読み出し電圧を印加し、前記選択第２ビット線と異なる前記第２ビット線に第２読み出し電圧を印加し、
第２読み出しモード時、
前記セレクタは、前記選択メモリセルにつながる前記第１ワード線及び前記第２ワード線を選択し、
前記読み出し回路は、前記選択第１ビット線に第３読み出し電圧を印加し、前記選択第１ビット線と異なる前記第１ビット線に第４読み出し電圧を印加する
磁気ランダムアクセスメモリ。
【請求項２５】
請求の範囲２４に記載の磁気ランダムアクセスメモリであって、
前記第１読み出しモード時、
前記セレクタは、前記参照ワード線に、前記第１読み出し電圧と所定の電圧差を有する読み出しワード電圧を印加し、また、前記第２ワード線をフローティング状態に設定し、
前記選択第２ビット線には、第１ビット線電流が流れ、
前記第２読み出しモード時、
前記セレクタは、前記選択メモリセルにつながる前記第２ワード線に、前記第３読み出し電圧と所定の電圧差を有する読み出しワード電圧を印加し、また、その他の前記第２ワード線及び前記参照ワード線をフローティング状態に設定し、
前記選択第１ビット線には、第２ビット線電流が流れ、
前記読み出し回路は、前記第１ビット線電流と前記第２ビット線電流に基づいて、前記選択メモリセルに記録されたデータを判別する
磁気ランダムアクセスメモリ。
【請求項２６】
請求の範囲２２又は２３に記載の磁気ランダムアクセスメモリであって、
更に、
第３ビット線と、
前記第３ビット線と前記第２ワード線との間に介在し、ゲートが前記第１ワード線に接続された第３トランジスタと、
前記第３ビット線と前記参照ワード線との間に介在し、ゲートが前記共通ワード線に接続された第４トランジスタと
を備える
磁気ランダムアクセスメモリ。
【請求項２７】
請求の範囲１乃至１７、２１乃至２６のいずれかに記載の磁気ランダムアクセスメモリと、前記磁気ランダムアクセスメモリと異なる他の磁気ランダムアクセスメモリとが混載されたことを特徴とするシステムＬＳＩ。
【請求項２８】
請求の範囲２７に記載のシステムＬＳＩであって、
前記磁気ランダムアクセスメモリは、プログラムコード保存用のインストラクションメモリであり、前記他の磁気ランダムアクセスメモリは、データ格納用のデータメモリであることを特徴とするシステムＬＳＩ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、磁気ランダムアクセスメモリ（ＭＲＡＭ：Magnetic Random Access Memory）に関する。
本出願は、２００７年５月２９日に出願された日本国特許出願２００７−１４１４１６及び２００７年１１月９日に出願された日本国特許出願２００７−２９１９０１を基礎とする優先権を主張し、その開示の全てをここに取り込む。
【背景技術】
【０００２】
ＭＲＡＭは、高集積・高速動作の観点から有望な不揮発性メモリである。ＭＲＡＭでは、ＴＭＲ（Tunnel MagnetoResistance）効果などの磁気抵抗効果を示す「磁気抵抗素子」が、記憶素子として利用される。磁気抵抗素子は、非磁性層とその非磁性層を挟む２層の強磁性体層とを含む。その２層の強磁性体層の一方は、磁化の向きが固定された磁化固定層（ピン層）であり、他方は、磁化の向きが反転可能な磁化自由層（フリー層）である。【０００３】
磁化固定層と磁化自由層の磁化の向きが“反平行”である場合の磁気抵抗素子の抵抗値（Ｒ＋ΔＲ）は、磁気抵抗効果により、それらが“平行”である場合の抵抗値（Ｒ）よりも大きくなる。ＭＲＡＭのメモリセルは、その抵抗値の変化を利用することによってデータを不揮発的に記憶する。例えば、高抵抗状態はデータ「１」に対応づけられ、低抵抗状態はデータ「０」に対応づけられる。メモリセルのデータは、磁気抵抗素子の抵抗値を検知することによって判別可能である。一方、メモリセルのデータは、磁化自由層の磁化の向きを反転させることによって書き換え可能である。【０００４】
図１は、特開２００４−３４８９３４号公報に記載されているＭＲＡＭの回路構成の一部を示している。複数の書き込みワード線１０３Ｗ及び複数の読み出しワード線１０３Ｒが、Ｘ方向に延びており、Ｘセレクタ１０８に接続されている。また、複数の第１ビット線１０４と複数の第２ビット線１０５が、Ｙ方向に延びており、Ｙセレクタ１１１に接続されている。【０００５】
メモリセルアレイ１１０は、アレイ状に配置された複数のメモリセル１２０を有している。各メモリセル１２０は、トランジスタ１０６と磁気抵抗素子１０７を有している。トランジスタ１０６のゲートは、書き込みワード線１０３Ｗに接続されている。トランジスタ１０６のソース／ドレインの一方は、第１ビット線１０４に接続され、他方は第２ビット線１０５に接続されている。磁気抵抗素子１０７の一端は読み出しワード線１０３Ｒに接続され、その他端は第２ビット線１０５に接続されている。【０００６】
一部のメモリセル１２０は、参照メモリセル１２０ｒである。参照メモリセル１２０ｒに接続される第１ビット線１０４及び第２ビット線１０５は、それぞれ第１参照ビット線１０４ｒ及び第２参照ビット線１０５ｒである。電流センスアンプ１１５は、Ｙセレクタ１１１と第２参照ビット線１０５ｒに接続されている。【０００７】
あるメモリセル１２０（選択メモリセル１２０ｓ）のデータ読み出しは、次の通りである。Ｘセレクタ１０８は、選択メモリセル１２０ｓにつながる１本の読み出しワード線１０３Ｒを選択し、その読み出しワード線１０３Ｒに読み出し電圧を印加する。Ｙセレクタ１１１は、選択メモリセル１２０ｓにつながる１本の第２ビット線１０５を選択する。電流センスアンプ１１５の電圧と読み出しワード線１０３Ｒの電圧の差により、選択された第２ビット線１０５には検知電流Ｉｓが流れる。その検知電流Ｉｓの大きさは、選択メモリセル１２０ｓの磁気抵抗素子１０７の抵抗状態に依存する。また、参照セル１２０ｒにつながる第２参照ビット線１０５ｒには、参照電流Ｉｒが流れる。【０００８】
電流センスアンプ１１５は、検知電流Ｉｓと参照電流Ｉｒに基づいて、選択メモリセル１２０ｓに記録されたデータの判別を行う。例えば、参照セル１２０ｒのデータは「０」に固定されているとする。その場合、検知電流Ｉｓと参照電流Ｉｒがほぼ同じであれば、電流センスアンプ１１５は、選択メモリセル１２０ｓのデータを「０」と判定する。一方、検知電流Ｉｓが参照電流Ｉｒより小さければ、電流センスアンプ１１５は、選択メモリセル１２０ｓのデータを「１」と判定する。【０００９】
ここで、注意すべきことは、選択メモリセル１２０ｓを通過せずに流れる電流の存在である。図１で示されたＭＲＡＭは、メモリセル１２０同士が多数の並列な経路によって結ばれたクロスポイントアレイ構成を有している。選択メモリセル１２０ｓのデータ読み出し時、その並列な経路上に、選択メモリセル１２０ｓを通過しない電流が流れる。その電流は、以下「回り込み電流」と参照される。この回り込み電流は、選択された第２ビット線１０５を流れる検知電流Ｉｓに影響を及ぼす。すなわち、回り込み電流は、選択メモリセル１２０ｓに関するデータ判定の信頼性を低下させる。読み出しデータの信頼性を高めるためには、回り込み電流の影響を抑制することが重要である。【００１０】
特開２００２−８３６９号公報にも、クロスポイントセルアレイが記載されている。当該技術によれば、読み出しデータの信頼性を高めるために、データ読み出し時、選択ビット線に印加される電圧Ｖｓと非選択ビット線に印加される電圧Ｖｎｓが等しく設定される。但し、電圧Ｖｓと電圧Ｖｎｓを完全に一致させることは、現実的には困難である。
【発明の開示】
【００１１】
本発明の１つの目的は、新たなＭＲＡＭの構成を提供することにある。
【００１２】
本発明の他の１つの目的は、ＭＲＡＭのデータ読み出し時に、読み出しデータの信頼性を向上させることができる技術を提供することにある。
【００１３】
本発明の他の１つの目的は、ＭＲＡＭのデータ書き込み時に、メモリセルの選択性を向上させることができる技術を提供することにある。
【００１４】
本発明の一実施の形態において、ＭＲＡＭが提供される。そのＭＲＡＭは、メモリセルアレイと、メモリセルアレイのうち第１方向に配置されたメモリセル群に共通に接続された第１ワード線及び第２ワード線と、マトリックス状に配置された複数のブロックと、複数のブロックのうち第１方向に配置されたブロック群に共通に接続された共通ワード線と、複数のブロックのうち第１方向と交差する第２方向に配置されたブロック群に共通に接続されたビット線対と、を備える。ビット線対は、第１ビット線と第２ビット線を含む。
【００１５】
複数のブロックの各々は、メモリセルアレイ中の複数のメモリセルを備える。各メモリセルは、第１トランジスタと磁気抵抗素子とを有する。また、複数のブロックの各々は、上記複数のメモリセルが並列に接続された第２トランジスタを備える。第２トランジスタのゲートは、共通ワード線に接続される。第１トランジスタのゲートは、第１ワード線に接続される。第１トランジスタのソース／ドレインの一方は、第１ビット線に接続される。第１トランジスタのソース／ドレインの他方は、磁気抵抗素子の一端に接続され、また、第２トランジスタを介して第２ビット線に接続される。磁気抵抗素子の他端は、第２ワード線に接続される。
【００１６】
本発明の一実施の形態において、ＭＲＡＭのデータ読み出し方法が提供される。複数のブロックは、マトリックス状に配置された複数のメモリブロックと、第１方向に配置された１行の参照ブロックと、を含む。１行の参照ブロックの各々が有する複数のメモリセルのデータは固定される。データ読み出し時、複数のメモリブロックのうち選択メモリセルを含むメモリブロックは、選択メモリブロックである。選択メモリブロックにつながる第２ビット線は、選択ビット線である。１行の参照ブロックのうち選択ビット線につながる参照ブロックは、選択参照ブロックである。この時、データ読み出し方法は、（Ａ）第１読み出しステップと、（Ｂ）第２読み出しステップと、（Ｃ）データ判定ステップと、を含む。
【００１７】
上記（Ａ）ステップは、（Ａ１）選択参照ブロックにつながる共通ワード線と共に、選択メモリブロックにつながる共通ワード線を選択するステップと、（Ａ２）選択ビット線に第１読み出し電圧を印加するステップと、（Ａ３）選択参照ブロックにつながる第２ワード線に、第１読み出し電圧と所定の電圧差を有する読み出しワード電圧を印加し、また、その他の第２ワード線をフローティング状態に設定するステップと、を含む。
【００１８】
上記（Ｂ）ステップは、（Ｂ１）選択メモリブロックにつながる共通ワード線を選択するステップと、（Ｂ２）選択ビット線に第２読み出し電圧を印加するステップと、（Ｂ３）選択メモリセルにつながる第２ワード線に、読み出しワード電圧を印加し、また、その他の第２ワード線をフローティング状態に設定するステップと、を含む。
【００１９】
上記（Ｃ）ステップは、上記（Ａ）ステップにおいて選択ビット線を流れる第１ビット線電流と、（Ｂ）ステップにおいて選択ビット線を流れる第２ビット線電流とに基づいて、選択メモリセルに記録されたデータを判別するステップ、を含む。
【００２０】
本発明の一実施の形態において、ＭＲＡＭのデータ書き込み方法が提供される。データ書き込み時、複数のブロックのうち選択メモリセルを含むメモリブロックは、選択ブロックである。選択ブロックにつながる第１ビット線及び第２ビット線は、それぞれ選択第１ビット線及び選択第２ビット線である。この時、データ書き込み方法は、（ａ）選択ブロックにつながる共通ワード線を選択し、また、選択メモリセルにつながるワード線を選択するステップと、（ｂ）選択第１ビット線及び選択第２ビット線のそれぞれに、互いに異なる第１書き込み電圧及び第２書き込み電圧を印加するステップと、を含む。
【００２１】
本発明の１つの効果は、新たなＭＲＡＭの構成が提供されることである。
【００２２】
本発明の他の１つの効果は、ＭＲＡＭのデータ読み出し時に、読み出しデータの信頼性が向上することである。
【００２３】
本発明の他の１つの効果は、ＭＲＡＭのデータ書き込み時に、メモリセルの選択性が向上することである。
【図面の簡単な説明】
【００２４】
【図１】図１は、関連するＭＲＡＭの構成を示す回路図である。
【図２】図２は、本発明の第１の実施の形態におけるＭＲＡＭの構成を概略的に示すブロック図である。
【図３】図３は、第１の実施の形態における１つのメモリブロックの構成を示す回路図である。
【図４】図４は、第１の実施の形態における１つの参照ブロックの構成を示す回路図である。
【図５】図５は、第１の実施の形態における読み出し回路の構成を示すブロック図である。
【図６】図６は、第１の実施の形態における読み出し回路の構成を示す回路図である。
【図７】図７は、第１の実施の形態におけるＭＲＡＭの構成を概略的に示す回路図である。
【図８】図８は、ＭＲＡＭの読み出し方法を示すフローチャートである。
【図９】図９は、第１の実施の形態における読み出し動作を説明するための回路図である。
【図１０】図１０は、第１の実施の形態における読み出し動作を説明するための回路図である。
【図１１】図１１は、読み出し信号の大きさを示すグラフである。
【図１２】図１２は、ＭＲＡＭの書き込み方法を示すフローチャートである。
【図１３】図１３は、第１の実施の形態における書き込み動作を説明するための回路図である。
【図１４】図１４は、第１の実施の形態における書き込み動作を説明するための回路図である。
【図１５】図１５は、第１の実施の形態における書き込み方法の効果を説明するための回路図である。
【図１６】図１６は、第１の実施の形態におけるＭＲＡＭの構造を示す断面図である。
【図１７】図１７は、第１の実施の形態におけるＭＲＡＭの構造を示す平面図である。
【図１８】図１８は、本発明の第２の実施の形態における１つの参照ブロックの構成を示す回路図である。
【図１９】図１９は、第２の実施の形態における読み出し動作を説明するための回路図である。
【図２０】図２０は、本発明の第３の実施の形態における読み出し回路の構成を示す回路図である。
【図２１】図２１は、本発明の第４の実施の形態におけるＭＲＡＭの構成を示す回路図である。
【図２２】図２２は、第４の実施の形態における書き込み動作を説明するための回路図である。
【図２３】図２３は、本発明の第５の実施の形態におけるＭＲＡＭの構成を示す回路図である。
【図２４】図２４は、第５の実施の形態における読み出し動作を説明するための回路図である。
【図２５】図２５は、第５の実施の形態における読み出し動作を説明するための回路図である。
【図２６】図２６は、第５の実施の形態における書き込み動作を説明するための回路図である。
【図２７】図２７は、第５の実施の形態におけるＭＲＡＭの構造を示す平面図である。
【図２８】図２８は、本発明の第６の実施の形態におけるＭＲＡＭの構成を示す回路図である。
【図２９】図２９は、本発明の第７の実施の形態におけるＭＲＡＭの構成を概略的に示すブロック図である。
【図３０】図３０は、第７の実施の形態における１つのメモリブロックの構成を概略的に示す回路ブロック図である。
【図３１】図３１は、第７の実施の形態における１つのメモリブロックの回路構成例を示す回路図である。
【図３２】図３２は、第７の実施の形態における読み出し動作を説明するための回路図である。
【図３３】図３３は、第７の実施の形態における読み出し動作を説明するための回路図である。
【図３４】図３４は、第７の実施の形態の変形例におけるＭＲＡＭの構成を概略的に示す回路ブロック図である。
【図３５】図３５は、第７の実施の形態の他の変形例における１つのメモリブロックの回路構成例を示す回路図である。
【図３６】図３６は、ＭＲＡＭのマクロを利用したシステムＬＳＩの構成例を示すブロック図である。
【図３７】図３７は、図３６で示されたシステムＬＳＩの動作の一例を示すタイミングチャートである。
【図３８】図３８は、別のＭＲＡＭのセルアレイ構成を概略的に示す回路図である。
【図３９】図３９は、システムＬＳＩで用いられるＭＲＡＭの磁気抵抗素子の構造を示す概念図である。
【発明を実施するための最良の形態】
【００２５】
１．第１の実施の形態
１−１．回路構成
図２は、本発明の第１の実施の形態におけるＭＲＡＭの構成を概略的に示すブロック図である。ＭＲＡＭ１は、複数のメモリセルがマトリックス状に配置されたメモリセルアレイ２を備えている。メモリセルアレイ２は、複数のブロック（３，４）に区分けされる。その複数のブロックは、マトリックス状に配置される。より詳細には、複数のブロックは、マトリックス状に配置された複数のメモリブロック３と、Ｘ方向に配置された１行の参照ブロック４とを含む。メモリブロック３は、データを記憶するためのブロックである。一方、参照ブロック４は、データ読み出し時に参照されるブロックである。【００２６】
ＭＲＡＭ１は更に、複数の書き込みワード線（第１ワード線）ＷＷＬ、複数の読み出しワード線（第２ワード線）ＲＷＬ、及び複数の共通ワード線ＣＷＬを備えている。書き込みワード線ＷＷＬ、読み出しワード線ＲＷＬ、及び共通ワード線ＣＷＬは、Ｘ方向に延設されている。共通ワード線ＣＷＬは、Ｘ方向に配置された１行のブロック群に共通に接続されている。一方、書き込みワード線ＷＷＬ及び読み出しワード線ＲＷＬは、Ｘ方向に配置された１行のメモリセル群に共通に接続される（後述される）。【００２７】
ＭＲＡＭ１は更に、複数のビット線対（ＢＬ１，ＢＬ２）を備えている。各ビット線対は、第１ビット線ＢＬ１と第２ビット線ＢＬ２とを含む。各ビット線対は、Ｙ方向に延設されており、Ｙ方向に配置された１列のブロック群に共通に接続されている。尚、Ｙ方向は、Ｘ方向に直交する方向である。【００２８】
ＭＲＡＭ１は更に、Ｘセレクタ５とＸ終端回路６を備えている。Ｘセレクタ５は、複数の書き込みワード線ＷＷＬ、複数の読み出しワード線ＲＷＬ、及び複数の共通ワード線ＣＷＬに接続されている。データ読み出し時あるいはデータ書き込み時、Ｘセレクタ５は、必要なワード線を選択することができる。Ｘ終端回路６は、Ｘセレクタ５に接続されている。【００２９】
ＭＲＡＭ１は更に、Ｙセレクタ７、読み出し回路１０、及び書き込み回路２０を備えている。Ｙセレクタ７は、複数の第１ビット線ＢＬ１及び複数の第２ビット線ＢＬ２に接続されている。データ読み出し時あるいはデータ書き込み時、Ｙセレクタ７は、必要なビット線を選択することができる。読み出し回路１０は、Ｙセレクタ７を介して、第１ビット線ＢＬ１及び第２ビット線ＢＬ２に接続される。読み出し回路１０は、ビット線に読み出し電圧を印加する機能と、読み出しデータを判定する機能を有している。書き込み回路２０は、Ｙセレクタ７を介して、第１ビット線ＢＬ１及び第２ビット線ＢＬ２に接続される。書き込み回路２０は、書き込みデータに応じて、ビット線に書き込み電圧を印加する機能を有している。【００３０】
図３は、１つのメモリブロック３の構成例を示している。１つのメモリブロック３は、メモリセルアレイ２中の複数のメモリセル３０を備えている。その複数のメモリセル３０は、Ｙ方向に配置されている。各メモリセル３０は、セルトランジスタ（第１トランジスタ）３１と磁気抵抗素子３３を有している。尚、１つのメモリブロック３に含まれるメモリセル３０の数は任意である。【００３１】
更に、１つのメモリブロック３は、複数のメモリセル３０が並列に接続されたブロックトランジスタ（第２トランジスタ）３２を備えている。つまり、１つのブロックトランジスタ３２が、複数のメモリセル３０に対して共通に設けられている。複数のメモリセル３０は、ブロックトランジスタ３２を介して、第２ビット線ＢＬ２に接続されている。【００３２】
セルトランジスタ３１のゲートは、書き込みワード線ＷＷＬに接続されている。セルトランジスタ３１のソース／ドレインの一方は、第１ビット線ＢＬ１に接続されている。セルトランジスタ３１のソース／ドレインの他方は、磁気抵抗素子３３の一端と配線３４に接続されている。磁気抵抗素子３３の他端は、読み出しワード線ＲＷＬに接続されている。ブロックトランジスタ３２のゲートは、共通ワード線ＣＷＬに接続されている。ブロックトランジスタ３２のソース／ドレインの一方は、第２ビット線ＢＬ２に接続されている。ブロックトランジスタ３２のソース／ドレインの他方は、それぞれのメモリセル３０の配線３４に接続されている。このように、第２ビット線ＢＬ２は、１つのブロックトランジスタ３２を介して、それぞれのメモリセル３０の磁気抵抗素子３３に接続されている。一方、第１ビット線ＢＬ１は、それぞれのメモリセル３０のセルトランジスタ３１を介して、それぞれの磁気抵抗素子３３に接続されている。【００３３】
図４は、１つの参照ブロック４の構成例を示している。参照ブロック４は、メモリブロック３と同様の構成を有している。具体的には、参照ブロック４は、メモリセルアレイ２中の複数のメモリセル４０と、１つのブロックトランジスタ４２を備えている。各メモリセル４０は、セルトランジスタ４１と磁気抵抗素子４３を有している。それぞれの素子や配線の接続関係は、図３と同じである。【００３４】
本実施の形態において、参照ブロック４中のメモリセル４０は、メモリブロック３中のメモリセル３０と同一の物理構造を有している。但し、参照ブロック４中のメモリセル４０のデータは固定されている。その固定データは、メモリブロック３中のメモリセル３０のデータを読み出す際に参照される。その意味で、参照ブロック４中のメモリセル４０は、以下「参照セル」と呼ばれる。【００３５】
１つの参照ブロック４に含まれる参照セル４０の数は任意である。本実施の形態において、１つの参照ブロック４は、２つの参照セル４０を有している。一方の参照セル４０は、固定データ「０」が記録された参照セル４０−０であり、他方の参照セル４０は、固定データ「１」が記録された参照セル４０−１である。【００３６】
図５は、本実施の形態における読み出し回路１０の構成を示すブロック図である。読み出し回路１０は、第１電圧生成回路１１、第２電圧生成回路１２、Ｉ−Ｖ変換回路１３、第１電圧保持回路１４、第２電圧保持回路１５、及び比較回路１６を備えている。【００３７】
第１電圧生成回路１１は、第１電圧Ｖ１を生成し、生成された第１電圧Ｖ１をビット線に印加する機能を有する。一方、第２電圧生成回路１２は、第２電圧Ｖ２を生成し、生成された第２電圧Ｖ２をビット線に印加する機能を有する。第１電圧Ｖ１と第２電圧Ｖ２は、実質的に等しい。【００３８】
Ｉ−Ｖ変換回路１３は、第１電圧生成回路１１に接続された電流電圧増幅器である。具体的には、Ｉ−Ｖ変換回路１３は、第１電圧生成回路１１につながるビット線を流れるビット線電流ＩＢＬを、そのビット線電流ＩＢＬに応じた電圧に変換する。【００３９】
第１電圧保持回路１４及び第２電圧保持回路１５の各々は、Ｉ−Ｖ変換回路１３によって生成された電圧を保持し、保持している電圧を出力する機能を有する。例えば、各電圧保持回路は、十分な大きさの容量素子を含んでおり、その容量素子を用いて電圧を保持する。尚、各電圧保持回路とＩ−Ｖ変換回路１３との電気的接続は、必要に応じてＯＮ／ＯＦＦされる。【００４０】
比較回路１６は、第１電圧保持回路１４及び第２電圧保持回路１５のそれぞれから出力される電圧同士を比較する。後述されるように、比較回路１６は、その比較を通してセルデータの判別を行う。比較回路１６は、セルデータに対応した読み出しデータＳＡＯＵＴを出力する。【００４１】
図６は、本実施の形態における第１電圧生成回路１１とＩ−Ｖ変換回路１３の回路構成の一例を示している。図６に示される回路構成は、ＰＭＯＳトランジスタＭＰ１〜ＭＰ２、ＮＭＯＳトランジスタＭＮ１〜ＭＮ４、負荷抵抗ＲＡ、ＲＢ、及び反転回路ＩＮＶを備えている。【００４２】
ＰＭＯＳトランジスタＭＰ１、ＭＰ２のゲート同士は接続されている。ＰＭＯＳトランジスタＭＰ２は、ノードＮ２とノードＮ３との間に接続されている。ＮＭＯＳトランジスタＭＮ１、ＭＮ２のゲート同士は接続されている。ＮＭＯＳトランジスタＭＮ１は、ノードＮ２とノードＮ３との間に接続されている。ノードＮ２は、ＮＭＯＳトランジスタＭＮ３のゲートに接続されている。ノードＮ３は、ＮＭＯＳトランジスタＭＮ４のゲートに接続されている。【００４３】
ノードＮ１は、ビット線に接続されるノードである。ノードＮ１は、ＮＭＯＳトランジスタＭＮ３を介して、ノードＮ５に接続されている。また、ノードＮ１は、ＮＭＯＳトランジスタＭＮ２、ＭＮ４を介して、ノードＮ４に接続されている。更に、ノードＮ１は、反転回路ＩＮＶの入力に接続されている。反転回路ＩＮＶの出力は、ＮＭＯＳトランジスタＭＮ３のゲートとノードＮ２に接続されている。【００４４】
ノードＮ５と電源との間には、負荷抵抗ＲＡが接続されている。ノードＮ４と電源との間には、負荷抵抗ＲＢが接続されている。負荷抵抗ＲＡと負荷抵抗ＲＢの抵抗値は実質的に等しい。ＰＭＯＳトランジスタＭＰ１は、ノードＮ４とノードＮ５との間に接続されている。ノードＮ４は、第１電圧保持回路１４に接続される。ノードＮ５は、第２電圧保持回路１５に接続される。【００４５】
ＮＭＯＳトランジスタＭＮ１、ＭＮ２のゲートには、切り離し信号ＱＡが入力される。ＰＭＯＳトランジスタＭＰ１、ＭＰ２のゲートには、切り離し信号ＱＢが入力される。切り離し信号ＱＡ、ＱＢは、相補信号である。【００４６】
「第１モード」において、切り離し信号ＱＡはＨレベルに設定され、切り離し信号ＱＢはＬレベルに設定される。その結果、ＰＭＯＳトランジスタＭＰ１、ＭＰ２、ＮＭＯＳトランジスタＭＮ１、ＭＮ２は全てＯＮする。この時、ビット線は、負荷抵抗ＲＡ、ＲＢのそれぞれを介して電源に接続される。【００４７】
また、反転回路ＩＮＶの出力は、ＮＭＯＳトランジスタＭＮ３のゲートに接続され、ノードＮ２、Ｎ３を通してＮＭＯＳトランジスタＭＮ４のゲートに接続される。ＮＭＯＳトランジスタＭＮ３、ＭＮ４のソースは、反転回路ＩＮＶの入力に接続される。従って、ＮＭＯＳトランジスタＭＮ３、ＭＮ４のソース電圧は、負帰還により、反転回路ＩＮＶの反転閾値電圧に固定される。反転閾値電圧は、反転回路ＩＮＶの出力が「１」から「０」に切り替わる入力電圧である。反転閾値電圧は、トランジスタサイズ等の設計により調整可能である。このようにして、ＮＭＯＳトランジスタＭＮ３、ＭＮ４のソース電圧、すなわち、ノードＮ１の電圧は固定される。第１電圧生成回路１１は、このノードＮ１の電圧を上述の第１電圧Ｖ１として、ビット線に出力する。【００４８】
Ｉ−Ｖ変換回路１３は、ビット線を流れるビット線電流ＩＢＬを、電圧ＶＢＬ１に変換する。具体的には、ビット線電流ＩＢＬは、負荷抵抗ＲＡ側の経路と負荷抵抗ＲＢ側の経路に分割される。従って、例えば負荷抵抗ＲＡと負荷抵抗ＲＢが同じ場合、ノードＮ４及びノードＮ５の電圧ＶＢＬ１は、次の式（１）で与えられる：
ＶＢＬ１＝Ｖｄｄ−Ｇ／２×ＩＢＬ          （１）
パラメータ“Ｇ／２”は、第１モードにおけるＩ−Ｖ変換回路１３の電流電圧変換係数である。【００４９】
第１モードにおいて、ノードＮ４と第１電圧保持回路１４とが電気的に接続され、ノードＮ５と第２電圧保持回路１５との電気的接続が遮断されるとする。その結果、上記式（１）で表される電圧ＶＢＬ１が、第１電圧保持回路１４によって保持される。その後、ノードＮ４と第１電圧保持回路１４との電気的接続も遮断される。【００５０】
一方、「第２モード」において、切り離し信号ＱＡはＬレベルに設定され、切り離し信号ＱＢはＨレベルに設定される。その結果、ＰＭＯＳトランジスタＭＰ１、ＭＰ２、ＮＭＯＳトランジスタＭＮ１、ＭＮ２は全てＯＦＦする。この時、ビット線は、負荷抵抗ＲＡだけを介して電源に接続される。またこの時、ＮＭＯＳトランジスタＭＮ３のソース電圧、すなわち、ノードＮ１の電圧は、反転回路ＩＮＶの反転閾値電圧に固定される。従って、第１電圧生成回路１１は、第１モードと同じ第１電圧Ｖ１をビット線に出力する。【００５１】
Ｉ−Ｖ変換回路１３は、ビット線を流れるビット線電流ＩＢＬを、電圧ＶＢＬ２に変換する。具体的には、ビット線電流ＩＢＬは、負荷抵抗ＲＡ側の経路だけを流れる。従って、ノードＮ５の電圧ＶＢＬ２は、次の式（２）で与えられる：
ＶＢＬ２＝Ｖｄｄ−Ｇ×ＩＢＬ          （２）
パラメータ“Ｇ”は、第２モードにおけるＩ−Ｖ変換回路１３の電流電圧変換係数である。このように、第１モードにおける電流電圧変換係数は、第２モードにおける電流電圧変換係数より小さくなる。【００５２】
第２モードにおいて、ノードＮ５と第２電圧保持回路１５が電気的に接続される。その結果、上記式（２）で表される電圧ＶＢＬ２が、第２電圧保持回路１５によって保持される。その後、ノードＮ５と第２電圧保持回路１５との電気的接続も遮断される。【００５３】
以上に説明されたように、本実施の形態における読み出し回路１０は、モードに応じて電流電圧変換係数を変更することが可能である。【００５４】
１−２．読み出し動作
次に、本実施の形態におけるデータ読み出し動作を説明する。図７は、本実施の形態におけるＭＲＡＭ１の回路構成を要約的に示している。【００５５】
共通ワード線ＣＷＬは、Ｘ方向に配置された１行のメモリブロック３（あるいは参照ブロック４）に共通に接続されている。Ｘセレクタ５によって選択される共通ワード線ＣＷＬは、以下「選択共通ワード線ＳＣＷＬ」と参照される。選択共通ワード線ＳＣＷＬにつながるブロックトランジスタ３２（あるいは４２）は全てＯＮする。つまり、選択共通ワード線ＳＣＷＬにつながるブロックは全て選択される。【００５６】
書き込みワード線ＷＷＬは、Ｘ方向に配置された１行のメモリセル３０（あるいは参照セル４０）に共通に接続されている。Ｘセレクタ５によって選択される書き込みワード線ＷＷＬは、以下「選択書き込みワード線ＳＷＷＬ」と参照される。選択書き込みワード線ＳＷＷＬにつながるセルトランジスタ３１（あるいは４１）は全てＯＮする。また、読み出しワード線ＲＷＬは、Ｘ方向に配置された１行のメモリセル３０（あるいは参照セル４０）に共通に接続されている。Ｘセレクタ５によって選択される読み出しワード線ＲＷＬは、以下「選択読み出しワード線ＳＲＷＬ」と参照される。【００５７】
アクセス対象のメモリセル３０は、以下「選択メモリセル３０Ｓ」と参照される。複数のメモリブロック３のうち、選択メモリセル３０Ｓを含むメモリブロック３は、以下「選択メモリブロック３Ｓ」と参照される。選択メモリブロック３Ｓにつながる第１ビット線ＢＬ１及び第２ビット線ＢＬ２は、以下「選択第１ビット線ＳＢＬ１」及び「選択第２ビット線ＳＢＬ２」とそれぞれ参照される。選択第１ビット線ＳＢＬ１と選択第２ビット線ＳＢＬ２をまとめて「選択ビット線対」と参照する場合もある。選択第１ビット線ＳＢＬ１あるいは選択第２ビット線ＳＢＬ２につながる参照ブロック４は、以下「選択参照ブロック４Ｓ」と参照される。つまり、選択参照ブロック４Ｓは、選択メモリブロック３Ｓと同じカラムに配置された参照ブロック４である。【００５８】
図８は、データ読み出し方法を示すフローチャートである。図８に示されるように、データ読み出し方法は、ステップＳ１１〜Ｓ１３を含んでいる。【００５９】
（ステップＳ１１）
ステップＳ１１（第１読み出しモード）では、選択参照ブロック４Ｓを用いることにより「参照電圧Ｖｒｅｆ」が生成される。図９は、本実施の形態におけるステップＳ１１を説明するための図である。【００６０】
Ｘセレクタ５は、選択参照ブロック４Ｓにつながる共通ワード線ＣＷＬを選択し、その選択共通ワード線ＳＣＷＬに選択電圧ＶＨを印加する。同時に、Ｘセレクタ５は、選択メモリブロック３Ｓにつながる共通ワード線ＣＷＬを選択し、その選択共通ワード線ＳＣＷＬに選択電圧ＶＨを印加する。つまり、選択参照ブロック４Ｓと共に選択メモリブロック３Ｓが選択される。選択共通ワード線ＳＣＷＬにつながるブロックトランジスタ３２、４２はＯＮする。一方、Ｘセレクタ５は、選択共通ワード線ＳＣＷＬ以外の共通ワード線ＣＷＬ（非選択共通ワード線）及び書き込みワード線ＷＷＬに、グランド電圧ＧＮＤを印加する。その結果、全てのセルトランジスタ３１、４１はＯＦＦする。【００６１】
また、Ｘセレクタ５は、選択参照ブロック４Ｓに含まれる参照セル４０−０、４０−１の各々につながる読み出しワード線ＲＷＬを選択し、選択読み出しワード線ＳＲＷＬにグランド電圧ＧＮＤ（読み出しワード電圧）を印加する。一方、Ｘセレクタ５は、選択読み出しワード線ＳＲＷＬ以外の読み出しワード線ＲＷＬ（非選択読み出しワード線）を、フローティング（ハイインピーダンス）状態に設定する。【００６２】
Ｙセレクタ７は、選択参照ブロック４Ｓ及び選択メモリブロック３Ｓにつながる選択第２ビット線ＳＢＬ２を、読み出し回路１０の第１電圧生成回路１１に接続する。第１電圧生成回路１１は、上述の第１電圧Ｖ１（図６参照）を「第１読み出し電圧ＶＲ１」として選択第２ビット線ＳＢＬ２に印加する。第１読み出し電圧ＶＲ１は、選択読み出しワード線ＳＲＷＬのグランド電圧ＧＮＤと所定の電圧差を有する。【００６３】
更に、Ｙセレクタ７は、選択第２ビット線ＳＢＬ２と異なる少なくとも１本の第２ビット線ＢＬ２を、読み出し回路１０の第２電圧生成回路１２に接続する。第２電圧生成回路１２は、上述の第２電圧Ｖ２を「第２読み出し電圧ＶＲ２」としてその第２ビット線ＢＬ２に印加する。第１電圧Ｖ１と第２電圧Ｖ２が実質的に等しいため、第１読み出し電圧ＶＲ１と第２読み出し電圧ＶＲ２も実質的に等しい。後述されるように、選択第２ビット線ＳＢＬ２と異なる第２ビット線ＢＬ２に第２読み出し電圧ＶＲ２が印加されるのは、回り込み電流を抑制するためである。【００６４】
Ｙセレクタ７は、それ以外の第２ビット線ＢＬ２及び第１ビット線ＢＬ１をフローティング状態に設定する。【００６５】
このように電圧が印加された時、図９に示されるように、２種類の電流が選択第２ビット線ＳＢＬ２に流れる。一方は、選択参照ブロック４Ｓに流れ込む「参照電流Ｉｒｅｆ」である。他方は、選択メモリブロック３Ｓに流れ込む「第１回り込み電流Ｉｐａｒａ１」である。【００６６】
参照電流Ｉｒｅｆは、参照セル４０−０の磁気抵抗素子４３を貫通して流れる電流Ｉ（０）と、参照セル４０−１の磁気抵抗素子４３を貫通して流れる電流Ｉ（１）との和である。参照セル４０−０のデータは「０」であり、その磁気抵抗素子４３（低抵抗状態）の抵抗値はＲ０である。一方、参照セル４０−１のデータは「１」であり、その磁気抵抗素子４３（高抵抗状態）の抵抗値はＲ１（＞Ｒ０）である。この場合、参照電流Ｉｒｅｆは、次の式（３）で与えられる：
Ｉｒｅｆ＝Ｉ（０）＋Ｉ（１）＝ＶＲ１／Ｒ０＋ＶＲ１／Ｒ１        （３）【００６７】
一方、選択メモリブロック３Ｓに流れ込む第１回り込み電流Ｉｐａｒａ１は、近似的に次の式（４）で与えられる：
Ｉｐａｒａ１〜（ＶＲ１−ＶＲ２）×（Σ（１／Ｒｉ））          （４）
パラメータＲｉは、選択メモリブロック３Ｓ中のメモリセル３０のそれぞれの磁気抵抗素子３３の抵抗値である。式（４）中の第２項は、選択メモリブロック３Ｓ中の全メモリセル３０に関するパラメータ（１／Ｒｉ）の和を表している。図９で示されるように、第１回り込み電流Ｉｐａｒａ１が流れる範囲は、選択メモリブロック３Ｓと同じロウに制限されている。【００６８】
また、第１読み出し電圧ＶＲ１と第２読み出し電圧ＶＲ２が同じであれば、第１回り込み電流Ｉｐａｒａ１は実質的に０である。すなわち、第２読み出し電圧ＶＲ２の印加により、第１回り込み電流Ｉｐａｒａ１が抑制される。第２読み出し電圧ＶＲ２は、回り込み電流が流れる経路を能動的に充電するために印加されているとも言える。【００６９】
ステップＳ１１において、選択第２ビット線ＳＢＬ２を流れるビット線電流ＩＢＬ（第１ビット線電流）は、参照電流Ｉｒｅｆと第１回り込み電流Ｉｐａｒａ１の合計である（ＩＢＬ＝Ｉｒｅｆ＋Ｉｐａｒａ１）。読み出し回路１０のＩ−Ｖ変換回路１３は、そのビット線電流ＩＢＬを変換して、参照電圧Ｖｒｅｆを生成する。ステップＳ１１では、読み出し回路１０は上述の第１モードに設定される。すなわち、Ｉ−Ｖ変換回路１３の電流電圧変換係数はＧ／２である。従って、上述の式（１）、（３）及び（４）を組み合わせることにより、参照電圧Ｖｒｅｆを表す次の式（５）が得られる。【００７０】
式（５）：
Ｖｒｅｆ＝Ｖｄｄ−Ｇ／２×（Ｉｒｅｆ＋Ｉｐａｒａ１）
＝Ｖｄｄ−Ｇ×｛（Ｉ（０）＋Ｉ（１））／２＋Ｉｐａｒａ１／２）【００７１】
第１電圧保持回路１４は、生成された参照電圧Ｖｒｅｆを保持する。その後、第１電圧保持回路１４は、Ｉ−Ｖ変換回路１３から切り離される。式（５）で着目すべきことは、参照電圧Ｖｒｅｆが第１回り込み電流Ｉｐａｒａ１をパラメータとして有していることである。これは、参照電圧Ｖｒｅｆの生成時に、選択参照ブロック４Ｓだけでなく、選択メモリセル３０Ｓを含む選択メモリブロック３Ｓも選択されたことに起因する。これによる効果は後述される。【００７２】
（ステップＳ１２）
ステップＳ１２（第２読み出しモード）では、選択メモリセル３０Ｓのデータに応じた「検知電圧Ｖｓ」が生成される。図１０は、本実施の形態におけるステップＳ１２を説明するための図である。【００７３】
Ｘセレクタ５は、選択メモリセル３０Ｓを含む選択メモリブロック３Ｓにつながる共通ワード線ＣＷＬを選択し、その選択共通ワード線ＳＣＷＬに選択電圧ＶＨを印加する。その結果、選択共通ワード線ＳＣＷＬにつながるブロックトランジスタ３２はＯＮする。一方、Ｘセレクタ５は、選択共通ワード線ＳＣＷＬ以外の共通ワード線ＣＷＬ及び書き込みワード線ＷＷＬに、グランド電圧ＧＮＤを印加する。【００７４】
また、Ｘセレクタ５は、選択メモリセル３０Ｓにつながる読み出しワード線ＲＷＬを選択し、選択読み出しワード線ＳＲＷＬにグランド電圧ＧＮＤ（読み出しワード電圧）を印加する。一方、Ｘセレクタ５は、選択読み出しワード線ＳＲＷＬ以外の読み出しワード線ＲＷＬを、フローティング状態に設定する。【００７５】
Ｙセレクタ７は、選択メモリブロック３Ｓにつながる選択第２ビット線ＳＢＬ２を、読み出し回路１０の第１電圧生成回路１１に接続する。第１電圧生成回路１１は、上述の第１電圧Ｖ１（図６参照）を「第３読み出し電圧ＶＲ３」として選択第２ビット線ＳＢＬ２に印加する。つまり、第３読み出し電圧ＶＲ３は、ステップＳ１１における第１読み出し電圧ＶＲ１と実質的に等しい。【００７６】
更に、Ｙセレクタ７は、選択第２ビット線ＳＢＬ２と異なる少なくとも１本の第２ビット線ＢＬ２を、読み出し回路１０の第２電圧生成回路１２に接続する。第２電圧生成回路１２は、上述の第２電圧Ｖ２を「第４読み出し電圧ＶＲ４」としてその第２ビット線ＢＬ２に印加する。つまり、第４読み出し電圧ＶＲ４は、ステップＳ１１における第２読み出し電圧ＶＲ２と実質的に等しい。更に、第１電圧Ｖ１と第２電圧Ｖ２が実質的に等しいため、第３読み出し電圧ＶＲ３と第４読み出し電圧ＶＲ４も実質的に等しい。後述されるように、選択第２ビット線ＳＢＬ２と異なる第２ビット線ＢＬ２に第４読み出し電圧ＶＲ４が印加されるのは、回り込み電流を抑制するためである。【００７７】
Ｙセレクタ７は、それ以外の第２ビット線ＢＬ２及び第１ビット線ＢＬ１をフローティング状態に設定する。【００７８】
このように電圧が印加された時、図１０に示されるように、２種類の電流が選択第２ビット線ＳＢＬ２に流れる。一方は、選択メモリセル３０Ｓを流れる「検知電流Ｉｓ」である。他方は、選択メモリブロック３Ｓ中の選択メモリセル３０Ｓ以外のメモリセル３０（非選択メモリセル）を流れる「第２回り込み電流Ｉｐａｒａ２」である。【００７９】
検知電流Ｉｓは、選択メモリセル３０Ｓの磁気抵抗素子３３を貫通して流れる電流である。検知電流Ｉｓの大きさは、その磁気抵抗素子３３の抵抗値、すなわち、選択メモリセル３０Ｓのデータに応じて変化する。選択メモリセル３０Ｓの磁気抵抗素子３３の抵抗値がＲｓの場合、検知電流Ｉｓは、次の式（６）で与えられる：
Ｉｓ＝ＶＲ３／Ｒｓ        （６）【００８０】
一方、選択メモリブロック３Ｓ中の非選択メモリセル３０を流れる第２回り込み電流Ｉｐａｒａ２は、近似的に次の式（７）で与えられる：
Ｉｐａｒａ２〜（ＶＲ３−ＶＲ４）×（Σ（１／Ｒｉ））          （７）
パラメータＲｉは、選択メモリブロック３Ｓ中の非選択メモリセル３０のそれぞれの磁気抵抗素子３３の抵抗値である。式（７）中の第２項は、それら非選択メモリセル３０に関するパラメータ（１／Ｒｉ）の和を表している。図１０で示されるように、第２回り込み電流Ｉｐａｒａ２が流れる範囲は、選択メモリブロック３Ｓと同じロウに制限されている。【００８１】
また、第３読み出し電圧ＶＲ３と第４読み出し電圧ＶＲ４が同じであれば、第２回り込み電流Ｉｐａｒａ２は実質的に０である。すなわち、第４読み出し電圧ＶＲ４の印加により、第２回り込み電流Ｉｐａｒａ２が抑制される。第４読み出し電圧ＶＲ４は、回り込み電流が流れる経路を能動的に充電するために印加されているとも言える。【００８２】
ステップＳ１２において、選択第２ビット線ＳＢＬ２を流れるビット線電流ＩＢＬ（第２ビット線電流）は、検知電流Ｉｓと第２回り込み電流Ｉｐａｒａ２の合計である（ＩＢＬ＝Ｉｓ＋Ｉｐａｒａ２）。読み出し回路１０のＩ−Ｖ変換回路１３は、そのビット線電流ＩＢＬを変換して、検知電圧Ｖｓを生成する。ステップＳ１２では、読み出し回路１０は上述の第２モードに設定される。すなわち、Ｉ−Ｖ変換回路１３の電流電圧変換係数はＧである。従って、上述の式（２）、（６）及び（７）を組み合わせることにより、検知電圧Ｖｓを表す次の式（８）が得られる：
Ｖｓ＝Ｖｄｄ−Ｇ×（Ｉｓ＋Ｉｐａｒａ２）          （８）【００８３】
検知電圧Ｖｓの大きさは、選択メモリセル３０Ｓのデータに依存する。本実施の形態では、メモリセル３０の磁気抵抗素子３３と参照セル４０の磁気抵抗素子４３の物理構造は同じである。また、第１読み出し電圧ＶＲ１と第３読み出し電圧ＶＲ３は等しい。従って、選択メモリセル３０Ｓのデータが「０」及び「１」の場合の検知電圧Ｖｓ（０）、Ｖｓ（１）は、それぞれ次の式（８−０）、（８−１）で与えられる。【００８４】
Ｖｓ（０）＝Ｖｄｄ−Ｇ×（Ｉ（０）＋Ｉｐａｒａ２）          （８−０）
Ｖｓ（１）＝Ｖｄｄ−Ｇ×（Ｉ（１）＋Ｉｐａｒａ２）          （８−１）【００８５】
データ「１」（高抵抗状態）に対応する電流Ｉ（１）は、データ「０」（低抵抗状態）に対応する電流Ｉ（０）より小さい。従って、検知電圧Ｖｓ（１）は、検知電圧Ｖｓ（０）よりも大きくなる。第２電圧保持回路１５は、生成された検知電圧Ｖｓを保持する。その後、第２電圧保持回路１５は、Ｉ−Ｖ変換回路１３から切り離される。【００８６】
（ステップＳ１３）
ステップＳ１３において、読み出し回路１０は、選択メモリセル３０Ｓに記録されたデータの判別を行う。具体的には、読み出し回路１０の比較回路１６が、第１電圧保持回路１４で保持されている参照電圧Ｖｒｅｆ（式（５）参照）と、第２電圧保持回路１５で保持されている検知電圧Ｖｓ（式（８−０）、（８−１）参照）とを比較する。【００８７】
まず、回り込み電流Ｉｐａｒａ１、Ｉｐａｒａ２の影響を無視した場合を考える。選択メモリセル３０Ｓのデータが「０」の場合、検知電圧Ｖｓ（０）と参照電圧Ｖｒｅｆとの電圧差ΔＶ（０）を、ΔＶ（０）＝Ｖｒｅｆ−Ｖｓ（０）として定義する。既出の式（５）と式（８−０）を参照して、その電圧差ΔＶ（０）は、次の式（９−０）で与えられる：
ΔＶ（０）＝Ｇ×｛（Ｉ（０）−Ｉ（１））／２｝          （９−０）
データ「０」に対応する電流Ｉ（０）はデータ「１」に対応する電流Ｉ（１）より大きいため、電圧差ΔＶ（０）は正となる。すなわち、データ「０」の場合の検知電圧Ｖｓ（０）は、参照電圧Ｖｒｅｆより小さくなる。【００８８】
一方、選択メモリセル３０Ｓのデータが「１」の場合、検知電圧Ｖｓ（１）と参照電圧Ｖｒｅｆとの電圧差ΔＶ（１）を、ΔＶ（１）＝Ｖｓ（１）−Ｖｒｅｆとして定義する。既出の式（５）と式（８−１）を参照して、その電圧差ΔＶ（１）は、次の式（９−１）で与えられる：
ΔＶ（１）＝Ｇ×｛（Ｉ（０）−Ｉ（１））／２｝          （９−１）
同様に、電圧差ΔＶ（１）は正となる。すなわち、データ「１」の場合の検知電圧Ｖｓ（１）は、参照電圧Ｖｒｅｆより大きくなる。【００８９】
このように、選択メモリセル３０Ｓのデータに応じて、検知電圧Ｖｓは、参照電圧Ｖｒｅｆより小さくなる、あるいは、大きくなる。言い換えれば、ステップＳ１１において、参照電圧Ｖｒｅｆは、検知電圧Ｖｓ（０）と検知電圧Ｖｓ（１）との間になるように生成される。これは、ステップＳ１１において、参照セル４０−０及び４０−１が用いられ、且つ、電流電圧変換係数（Ｇ／２）がステップＳ１２における電流電圧変換係数（Ｇ）より小さいことに起因する。従って、比較回路１６は、参照電圧Ｖｒｅｆと検知電圧Ｖｓを比較することによって、選択メモリセル３０Ｓのデータを判別することができる。読み出し回路１０は、判別されたデータに対応した読み出しデータＳＡＯＵＴを出力する。【００９０】
次に、回り込み電流Ｉｐａｒａ１、Ｉｐａｒａ２の影響を考慮に入れる。回り込み電流が発生するため、実際の電圧差ΔＶ（０）及び電圧差ΔＶ（１）は、それぞれ次の式（１０−０）及び式（１０−１）で表される。【００９１】
式（１０−０）：
ΔＶ（０）＝Ｇ×｛（Ｉ（０）−Ｉ（１））／２＋（Ｉｐａｒａ２−Ｉｐａｒａ１／２）｝
＝Ｇ×｛（Ｉ（０）−Ｉ（１））／２｝＋Ｇ×ΔＩｐａｒａ【００９２】
式（１０−１）：
ΔＶ（１）＝Ｇ×｛（Ｉ（０）−Ｉ（１））／２−（Ｉｐａｒａ２−Ｉｐａｒａ１／２）｝
＝Ｇ×｛（Ｉ（０）−Ｉ（１））／２｝−Ｇ×ΔＩｐａｒａ【００９３】
式（１０−０）、（１０−１）において、第１項は、回り込み電流の影響が無い理想的な電圧差を示している。一方、第２項は、回り込み電流の影響を示している。パラメータΔＩｐａｒａの正負によって、電圧差ΔＶ（０）あるいは電圧差ΔＶ（１）が小さくなる。このことは、比較回路１６による電圧比較が難しくなることを意味する。最悪の場合、電圧差ΔＶ（０）あるいは電圧差ΔＶ（１）が、正ではなく負となる。その場合、データの誤判定が発生し、不正確な読み出しデータＳＡＯＵＴが出力される。従って、パラメータΔＩｐａｒａの絶対値は小さいことが望ましい。【００９４】
本実施の形態では、パラメータΔＩｐａｒａは、「Ｉｐａｒａ２−Ｉｐａｒａ１／２」で与えられる。それは、参照電圧Ｖｒｅｆが第１回り込み電流Ｉｐａｒａ１をパラメータとして有しているからである（式（５）参照）。更に言えば、参照電圧Ｖｒｅｆの生成時に、選択参照ブロック４Ｓだけでなく選択メモリブロック３Ｓも選択されたからである。従って、第２回り込み電流Ｉｐａｒａ２の影響が、第１回り込み電流Ｉｐａｒａ１の影響によって一部相殺される。結果として、パラメータΔＩｐａｒａの絶対値は小さくなる。【００９５】
比較例として、参照電圧Ｖｒｅｆの生成時（ステップＳ１１）に選択参照ブロック４Ｓだけが選択される場合を考える。選択メモリブロック３Ｓが選択されないため、生成される参照電圧Ｖｒｅｆは、第１回り込み電流Ｉｐａｒａ１をパラメータとして含まない。その場合、パラメータΔＩｐａｒａは、第２回り込み電流Ｉｐａｒａ２となる。回り込み電流の相殺が発生しないため、パラメータΔＩｐａｒａの絶対値が大きくなる。【００９６】
図１１は、の実施の形態と比較例との間の電圧差ΔＶ（読み出し信号量）の比較結果を示している。電圧差ΔＶは、選択メモリセル３０Ｓのデータと非選択メモリセル３０のデータに依存する。選択メモリセル３０ＳのデータＤｓ（０又は１）と非選択メモリセル３０のデータＤｎｓ（０又は１）の組み合わせにより、４パターンの電圧差ΔＶが計算された。尚、電圧差ΔＶは、回り込み電流が０である理想状態の電圧差で規格化されている。【００９７】
また、計算では、８×８のメモリセルアレイが用いられた。第１電圧Ｖ１（第１読み出し電圧ＶＲ１及び第３読み出し電圧ＶＲ３）は４００ｍＶに設定された。一方、第２電圧Ｖ２（第２読み出し電圧ＶＲ２及び第４読み出し電圧ＶＲ４）は３７０ｍＶに設定された。回り込み電流の抑制の観点から、第１電圧Ｖ１と第２電圧Ｖ２の差は０であることが理想的であるが、現実の製造ばらつき等を考慮して、第１電圧Ｖ１と第２電圧Ｖ２の差を３０ｍＶとした。【００９８】
図１１に示されるように、比較例の場合、選択メモリセル３０ＳのデータＤｓが「１」の時、電圧差ΔＶが極端に小さくなる。特に、（Ｄｓ，Ｄｎｓ）＝（１，０）のパターンの場合、電圧差ΔＶが負値となる。これは、データの誤判定が起こり、不正確な読み出しデータＳＡＯＵＴが出力されることを意味する。一方、第１の実施の形態の場合、全てのパターンにおいて電圧差ΔＶが正となる。ワースト条件である（Ｄｓ，Ｄｎｓ）＝（１，０）の場合でも、電圧差ΔＶは正である。従って、正確な読み出しデータＳＡＯＵＴが出力される。正常なメモリとしては、如何なるパターンにおいても、読み出しデータＳＡＯＵＴが正確であることが必要である。その意味で、比較例よりも第１の実施の形態の方が、読み出しデータＳＡＯＵＴの信頼性が高い。【００９９】
比較例においてデータの誤判定が発生した原因は、検知電圧Ｖｓの生成時の第２回り込み電流Ｉｐａｒａ２である。参照電圧Ｖｒｅｆと検知電圧Ｖｓとの比較に、その第２回り込み電流Ｉｐａｒａ２がそのまま反映されるため、データの誤判定が起こる。一方、第１の実施の形態によれば、参照電圧Ｖｒｅｆに第１回り込み電流Ｉｐａｒａ１の影響が含まれる。そして、参照電圧Ｖｒｅｆと検知電圧Ｖｓとの比較時、第２回り込み電流Ｉｐａｒａ２の影響が、第１回り込み電流Ｉｐａｒａ１の影響によって一部相殺される。つまり、回り込み電流の影響が全体として小さくなる。結果として、読み出しデータＳＡＯＵＴの信頼性が向上する。【０１００】
以上に説明された第１の実施の形態における読み出し動作の主要な特徴をまとめると、次の通りである。【０１０１】
第１の特徴は、参照電圧Ｖｒｅｆの生成時（ステップＳ１１）に、選択参照ブロック４Ｓだけでなく選択メモリブロック３Ｓも選択されることである。これにより、参照電圧Ｖｒｅｆに、選択メモリブロック３Ｓに流れる第１回り込み電流Ｉｐａｒａ１の影響を含ませることができる。そして、ステップＳ１３において、第２回り込み電流Ｉｐａｒａ２の影響が、第１回り込み電流Ｉｐａｒａ１の影響によってキャンセルされる。従って、パラメータΔＩｐａｒａの絶対値が小さくなる。その結果、読み出しデータＳＡＯＵＴの信頼性が向上する。【０１０２】
第２の特徴は、ステップＳ１１において、選択第２ビット線ＳＢＬ２と異なる第２ビット線ＢＬ２に、第１読み出し電圧ＶＲ１と実質的に等しい第２読み出し電圧ＶＲ２が印加されることである。これにより、第１回り込み電流Ｉｐａｒａ１の絶対値自体が小さくなる（式（４）参照）。また、ステップＳ１２において、選択第２ビット線ＳＢＬ２と異なる第２ビット線ＢＬ２に、第３読み出し電圧ＶＲ３と実質的に等しい第４読み出し電圧ＶＲ４が印加される。これにより、第２回り込み電流Ｉｐａｒａ２の絶対値自体が小さくなる（式（７）参照）。第１回り込み電流Ｉｐａｒａ１と第２回り込み電流Ｉｐａｒａ２が小さいことも、読み出しデータＳＡＯＵＴの信頼性向上に寄与する。【０１０３】
第３の特徴は、ステップＳ１１における第１読み出し電圧ＶＲ１の生成と、ステップＳ１２における第３読み出し電圧ＶＲ３の生成とで、同じ反転回路ＩＮＶ（図６参照）が利用されることである。第１読み出し電圧ＶＲ１と第３読み出し電圧ＶＲ３は、同じ反転回路ＩＮＶの反転閾値電圧（第１電圧Ｖ１）に固定される。異なる反転回路間の反転閾値電圧のばらつきの影響は無い。従って、製造ばらつきに影響されることなく、第１読み出し電圧ＶＲ１と第３読み出し電圧ＶＲ３との差を小さくすることができる。第１読み出し電圧ＶＲ１と第３読み出し電圧ＶＲ３との差が小さいため、第１回り込み電流Ｉｐａｒａ１と第２回り込み電流Ｉｐａｒａ２を同程度にすることができる（式（４）、式（７）参照）。結果として、回り込み電流の影響が相殺されやすくなる。このことも、読み出しデータＳＡＯＵＴの信頼性向上に寄与する。【０１０４】
第４の特徴は、メモリセルアレイ２中で回り込み電流（Ｉｐａｒａ１，Ｉｐａｒａ２）が流れる範囲が制限されることである。これは、ブロックトランジスタ３２によりメモリセルアレイ２が複数のメモリブロック３に区分けされることに起因する。図９及び図１０で示されたように、回り込み電流が流れる範囲は、選択メモリブロック３Ｓと同じロウに制限される。従って、選択メモリセル３０Ｓにつながる並列経路が制限され、回り込み電流が小さくなる。既出の式（４）、（７）から明らかなように、メモリブロック３内のメモリセル３０の数を少なくすることで、回り込み電流をより小さくすることができる。たとえ、選択第２ビット線ＳＢＬ２の電圧と他の第２ビット線ＢＬ２の電圧とが異なっていても、回り込み電流はある程度抑制される。このように、本実施の形態に係るＭＲＡＭ構成により、回り込み電流が抑制される。このことも、読み出しデータＳＡＯＵＴの信頼性向上に寄与する。【０１０５】
以上に説明されたように、本実施の形態によれば、有用なＭＲＡＭ構成が提供される。また、データ読み出し時に読み出しデータＳＡＯＵＴの信頼性を向上させることが可能となる。【０１０６】
１−３．書き込み動作
次に、本実施の形態におけるデータ書き込み動作を説明する。図１２は、データ書き込み方法を示すフローチャートである。図１２に示されるように、データ書き込み方法は、ステップＳ２１〜Ｓ２３を含んでいる。【０１０７】
（ステップＳ２１）
図１３は、本実施の形態におけるステップＳ２１を説明するための図である。Ｘセレクタ５は、選択メモリセル３０Ｓを含む選択メモリブロック３Ｓにつながる共通ワード線ＣＷＬを選択し、その選択共通ワード線ＳＣＷＬに選択電圧ＶＨを印加する。選択共通ワード線ＳＣＷＬにつながるブロックトランジスタ３２はＯＮする。また、Ｘセレクタ５は、選択メモリセル３０Ｓにつながる書き込みワード線ＷＷＬを選択し、その選択書き込みワード線ＳＷＷＬに選択電圧ＶＨを印加する。選択書き込みワード線ＳＷＷＬにつながるセルトランジスタ３１はＯＮする。【０１０８】
また、Ｘセレクタ５は、選択共通ワード線ＳＣＷＬ以外の共通ワード線ＣＷＬ及び選択書き込みワード線ＳＷＷＬ以外の書き込みワード線ＷＷＬに、グランド電圧ＧＮＤを印加する。更に、Ｘセレクタ５は、全ての読み出しワード線ＲＷＬをフローティング状態に設定する。【０１０９】
Ｙセレクタ７は、選択メモリブロック３Ｓにつながる選択ビット線対（選択第１ビット線ＳＢＬ１、選択第２ビット線ＳＢＬ２）を、書き込み回路２０に接続する。また、Ｙセレクタ７は、選択ビット線対以外のビット線対をフローティング状態に設定する。【０１１０】
書き込み回路２０は、選択第１ビット線ＳＢＬ１に第１書き込み電圧ＶＷ１を印加し、選択第２ビット線ＳＢＬ２に第２書き込み電圧ＶＷ２を印加する。第１書き込み電圧ＶＷ１と第２書き込み電圧ＶＷ２は、互いに異なる電圧である。書き込み回路２０は、第１書き込み電圧ＶＷ１と第２書き込み電圧ＶＷ２を、書き込みデータに応じて設定する。例えば、書き込みデータが「０」の場合、第１書き込み電圧ＶＷ１は電源電圧に設定され、第２書き込み電圧ＶＷ２はグランド電圧に設定される。一方、書き込みデータが「１」の場合、第１書き込み電圧ＶＷ１はグランド電圧に設定され、第２書き込み電圧ＶＷ２は電源電圧に設定される。【０１１１】
その結果、図１３に示されるように、書き込み電流ＩＷが選択メモリセル３０Ｓを流れる。より詳細には、書き込み電流ＩＷは、選択メモリセル３０Ｓ内の磁気抵抗素子３３近傍のセル内配線３４（書き込み配線）を経由して、選択第１ビット線ＳＢＬ１と選択第２ビット線ＳＢＬ２との間を流れる。その書き込み配線３４を流れる書き込み電流ＩＷにより発生する書き込み磁場が、選択メモリセル３０Ｓの磁気抵抗素子３３に印加される。印加される書き込み磁場の大きさが所定の閾値を超えると、磁気抵抗素子３３の磁化自由層の磁化方向が、その書き込み磁場に応じた向きに変わる。つまり、選択メモリセル３０Ｓのデータが書き換えられる。書き込み磁場の方向、すなわち、書き込み電流ＩＷの方向は、選択ビット線対に印加される第１書き込み電圧ＶＷ１と第２書き込み電圧ＶＷ２の設定により反転可能である。【０１１２】
尚、選択メモリブロック３Ｓ中の非選択メモリセル３０には、読み出し動作時と同様に、回り込み電流Ｉｗｐａｒａが流れる。しかしながら、磁気抵抗素子３３の抵抗は書き込み配線３４の抵抗よりも十分大きいため、回り込み電流Ｉｗｐａｒａは、書き込み電流ＩＷに比べてはるかに小さい。従って、回り込み電流Ｉｗｐａｒａにより発生する磁場が、非選択メモリセル３０のデータを書き換えることはない。【０１１３】
（ステップＳ２２）
ステップＳ２１の後、Ｙセレクタ７は、選択メモリブロック３Ｓにつながる選択ビット線対（選択第１ビット線ＳＢＬ１、選択第２ビット線ＳＢＬ２）を、書き込み回路２０から電気的に切り離す。つまり、図１４に示されるように、選択ビット線対はフローティング状態に設定される。従って、選択第１ビット線ＳＢＬ１と選択第２ビット線ＳＢＬ２との間には、選択メモリセル３０Ｓのセルトランジスタ３１及びブロックトランジスタ３２を介して「充放電電流ＩＣＤ」が流れる。その結果、選択第１ビット線ＳＢＬ１と選択第２ビット線ＳＢＬ２の電圧は互いに等しくなる。充放電電流ＩＣＤは、ステップＳ２１における書き込み電流ＩＷと同じ方向に流れる。従って、この充放電電流ＩＣＤが、選択メモリセル３０Ｓの記憶データを破壊することはない。【０１１４】
（ステップＳ２３）
ステップＳ２２の後、Ｘセレクタ５は、選択共通ワード線ＳＣＷＬ及び選択書き込みワード線ＳＷＷＬの選択を解除する。つまり、全ての共通ワード線ＳＣＷＬ及び書き込みワード線ＷＷＬにグランド電圧が印加される。その結果、選択メモリブロック３Ｓのブロックトランジスタ３２がＯＦＦし、また、選択メモリセル３０Ｓのセルトランジスタ３１がＯＦＦする。これにより、選択メモリセル３０Ｓに対するデータ書き込みが完了する。【０１１５】
以上に説明されたように、本実施の形態によれば、ビット線対ＢＬ１、ＢＬ２、セルトランジスタ３１、ブロックトランジスタ３２を利用することにより、選択メモリセル３０Ｓ中の書き込み配線３４だけに、書き込み電流ＩＷを選択的に流すことが可能である。選択メモリセル３０以外のメモリセル３０の書き込み配線３４に、書き込み電流ＩＷは流れない。従って、一般的なクロスポイントセルアレイ構成と比較して、メモリセルの選択性は高まり、書き込みマージンは拡がる。本実施の形態に係るＭＲＡＭ構成により、データ書き込み時のメモリセルの選択性が向上する。【０１１６】
また、書き込み電流ＩＷを選択メモリセル３０Ｓだけに選択的に流すために、ブロックトランジスタ３２をメモリセル３０毎に設ける必要はない。本実施の形態に係るＭＲＡＭ構成のように、ブロックトランジスタ３２を１ブロックに１つだけ設ければ十分である。これにより、回路面積が縮小される。【０１１７】
更に、本実施の形態によれば、ステップＳ２２とステップＳ２３は同時に実施されず、ステップＳ２３のタイミングはステップＳ２２よりも遅らされる。つまり、充放電電流ＩＣＤが流れ、選択ビット線対（ＳＢＬ１、ＳＢＬ２）の電圧が等しくなった後に、選択共通ワード線ＳＣＷＬ及び選択書き込みワード線ＳＷＷＬの選択が解除される。これによる効果を、図１５を参照して説明する。【０１１８】
図１５において、メモリセル３０−１はメモリブロック３−１に含まれている。メモリセル３０−２は、メモリブロック３−１に隣接するメモリブロック３−２に含まれている。メモリブロック３−１、３−２は、同じ共通ワード線ＣＷＬに接続されており、メモリセル３０−１、３０−２は、同じ書き込みワード線ＷＷＬに接続されている。また、本実施の形態との比較のため、ステップＳ２２とステップＳ２３が同時に実施されるとする。【０１１９】
まず、メモリセル３０−１と同じカラムに配置されたメモリセル３０に対してデータ書き込みが実行されるとする。ステップＳ２１の後、ステップＳ２２とステップＳ２３が同時に実行される。その場合、第１ビット線ＢＬ１と第２ビット線ＢＬ２との間に電圧差（ＶＷ１−ＶＷ２）が存在した状態で、セルトランジスタ３１とブロックトランジスタ３２がＯＦＦされる。【０１２０】
続いて、メモリセル３０−２（選択メモリセル）に対してデータ書き込みが実行されるとする。ステップＳ２１において、図１５に示されるように、選択第１ビット線ＳＢＬ１に第１書き込み電圧ＶＷ１が印加され、選択第２ビット線ＳＢＬ２に第２書き込み電圧ＶＷ２が印加される。メモリブロック３−１につながるビット線対ＢＬ１、ＢＬ２はフローティング状態に設定されている。また、メモリブロック３−２につながる共通ワード線ＣＷＬが選択され、メモリセル３０−２につながる書き込みワード線ＷＷＬが選択される。これにより、メモリブロック３−２のブロックトランジスタ３２とメモリセル３０−２のセルトランジスタ３１がＯＮし、メモリセル３０−２に書き込み電流ＩＷが流れる。【０１２１】
しかしながら、同時に、メモリブロック３−１のブロックトランジスタ３２とメモリセル３０−１のセルトランジスタ３１もＯＮする。メモリブロック３−１につながる第１ビット線ＢＬ１と第２ビット線ＢＬ２との間に電圧差が存在しているため、図１５に示されるように、メモリセル３０−１（非選択メモリセル）に充放電電流ＩＣＤが流れる。この充放電電流ＩＣＤにより発生する磁場は、メモリセル３０−１（非選択メモリセル）のデータを破壊する恐れがある。【０１２２】
従って、本実施の形態のように、ステップＳ２２の後にステップＳ２３が実施されることが好適である。つまり、選択第１ビット線ＳＢＬ１と選択第２ビット線ＳＢＬ２の電圧を等しくした後に、選択メモリセル３０Ｓに対する書き込み動作を終了させることが好適である。選択メモリセル３０Ｓに対する書き込み動作中に、充放電を完了させておくことが重要である。これにより、非選択メモリセル３０に充放電電流ＩＣＤが流れることを防ぎ、非選択メモリセル３０のデータ破壊を回避することができる。【０１２３】
ステップＳ２２において、選択第１ビット線ＳＢＬ１と選択第２ビット線ＳＢＬ２の電圧を等しくする方法は、上述のものに限られない。例えば、ステップＳ２１の後、書き込み回路２０は、選択第１ビット線ＳＢＬ１と選択第２ビット線ＳＢＬ２の電圧を、グランド電圧ＧＮＤに設定する。その後、Ｙセレクタ７は、選択第１ビット線ＳＢＬ１と選択第２ビット線ＳＢＬ２を、書き込み回路２０から電気的に切り離す。この方法によっても、同じ効果が得られる。【０１２４】
以上に説明されたように、本実施の形態によれば、データ書き込み時に、選択メモリセルの選択性が向上し、書き込みマージンが拡がる。また、データ書き込み時に、非選択メモリセルのデータ破壊を防止することができる。【０１２５】
１−４．構造及びレイアウト
図１６は、本実施の形態におけるＭＲＡＭ１の断面構造の一例を示している。また、図１７は、図１６中で指示されているレイヤＬＡ〜ＬＤのそれぞれにおける平面構造の一例を示している。【０１２６】
半導体基板５０上にセルトランジスタ３１及びブロックトランジスタ３２が形成されている。また、半導体基板５０の表面に、セルトランジスタ３１の拡散層５１、５３、及びブロックトランジスタ３２の拡散層５２、５４が形成されている。セルトランジスタ３１のゲートは、書き込みワード線ＷＷＬである。ブロックトランジスタ３２のゲートは、共通ワード線ＣＷＬである。書き込みワード線ＷＷＬ及び共通ワード線ＣＷＬは、Ｘ方向に沿って形成されている。【０１２７】
セルトランジスタ３１の拡散層５１は、第１コンタクト６１を介して第１ビット線ＢＬ１に接続されている。隣接するセルトランジスタ３１間で、拡散層５１は共通である。ブロックトランジスタ３２の拡散層５２は、第２コンタクト６２を介して第２ビット線ＢＬ２に接続されている。隣接するメモリブロック３のブロックトランジスタ３２間で、拡散層５２は共通である。第１ビット線ＢＬ１及び第２ビット線ＢＬ２は、Ｙ方向に沿って形成されている。【０１２８】
セルトランジスタ３１の拡散層５３は、第３コンタクト６３を介して、レイヤＬＢに形成されたブロック内配線７０に接続されている。ブロックトランジスタ３２の拡散層５４は、第４コンタクト６４を介してブロック内配線７０に接続されている。ブロック内配線７０は、第５コンタクト６５を介して、レイヤＬＣに形成されたセル内配線３４（書き込み配線）に接続されている。【０１２９】
書き込み配線３４上に、磁気抵抗素子３３が形成されている。磁気抵抗素子３３は、磁化固定層８１、非磁性層８２、及び磁化自由層８３を含んでいる。非磁性層８２は磁化固定層８１上に形成され、磁化自由層８３は非磁性層８２上に形成されている。非磁性層８２は、例えば、ＡｌＯ等の薄いトンネル絶縁膜である。磁化固定層８１及び磁化自由層８３は、強磁性体であり、自発磁化を有している。磁化固定層８１の磁化の向きは、例えば＋Ｙ方向に固定されている。一方、磁化自由層８３の磁化の向きは、反転可能であり、＋Ｙ方向あるいは−Ｙ方向を向く。書き込み配線３４を流れる書き込み電流はＸ方向に沿って流れるため、その書き込み電流が発生させる書き込み磁場により、磁化自由層８３の磁化の向きは反転可能である。セルデータは、磁化自由層８３の磁化方向に対応する。【０１３０】
磁気抵抗素子３３の磁化自由層８３は、第６コンタクト６６を介して、レイヤＬＤに形成された読み出しワード線ＲＷＬに接続されている。読み出しワード線ＲＷＬは、Ｘ方向に沿って形成されている。【０１３１】
１−５．効果
以上に説明されたように、本発明の第１の実施の形態によれば、有用なＭＲＡＭ構成が提供される。また、データ読み出し時に、読み出しデータＳＡＯＵＴの信頼性が向上する。更に、データ書き込み時に、メモリセルの選択性が向上する。また、データ書き込み時に、非選択メモリセルのデータ破壊を防止することができる。【０１３２】
２．第２の実施の形態
次に、本発明の第２の実施の形態を説明する。第２の実施の形態では、１つの参照ブロック４に含まれる参照セル４０の数が、第１の実施の形態と異なる。第１の実施の形態における構成と同じ構成には同一の符号が付され、重複する説明は適宜省略される。【０１３３】
図１８は、第２の実施の形態における１つの参照ブロック４の構成を示している。１つの参照ブロック４は、ｍ個（ｍは３以上）の参照セル４０とブロックトランジスタ４２を有している。各参照セル４０のデータは固定されている。より詳細には、ｍが偶数の場合、ｍ／２個の参照セル４０は、固定データ「０」が記録された参照セル４０−０であり、残りのｍ／２個の参照セル４０は、固定データ「１」が記録された参照セル４０−１である。また、ｍが奇数の場合、（ｍ−１）／２個の参照セル４０は、固定データ「０」が記録された参照セル４０−０であり、残りの（ｍ＋１）／２個の参照セル４０は、固定データ「１」が記録された参照セル４０−１である。【０１３４】
第２の実施の形態におけるデータ書き込み動作は、第１の実施の形態と同じであり、その説明は省略される。【０１３５】
データ読み出し動作は、第１の実施の形態と同様に、ステップＳ１１〜Ｓ１３を含んでいる。第１の実施の形態と重複する説明は、適宜省略される。ステップＳ１１（参照電圧Ｖｒｅｆの生成）において、選択参照ブロック４Ｓ中の参照セル４０の選択方法が、第１の実施の形態と異なる。本実施の形態では、選択参照ブロック４Ｓに含まれるｍ個の参照セル４０のうち、所定数の参照セル４０だけが用いられる。【０１３６】
図１９は、本実施の形態におけるステップＳ１１を説明するための図である。Ｘセレクタ５は、選択参照ブロック４Ｓにつながる共通ワード線ＣＷＬを選択し、その選択共通ワード線ＳＣＷＬに選択電圧ＶＨを印加する。同時に、Ｘセレクタ５は、選択メモリブロック３Ｓにつながる共通ワード線ＣＷＬを選択し、その選択共通ワード線ＳＣＷＬに選択電圧ＶＨを印加する。【０１３７】
また、Ｘセレクタ５は、選択参照ブロック４Ｓに含まれるｍ個の参照セル４０のうち、２個の参照セル４０だけにグランド電圧（読み出しワード電圧）を印加する。より詳細には、Ｘセレクタ５は、１個の参照セル４０−０と１個の参照セル４０−１につながる読み出しワード線ＲＷＬだけを選択し、その選択読み出しワード線ＳＲＷＬにグランド電圧ＧＮＤを印加する。選択読み出しワード線ＳＲＷＬ以外の読み出しワード線ＲＷＬは、フローティング状態に設定される。【０１３８】
その結果、図１９に示されるように、参照電流Ｉｒｅｆと第１回りこみ電流Ｉｐａｒａ１が流れる。参照電流Ｉｒｅｆの大きさは、第１の実施の形態と同じである。第１の実施の形態と異なる点は、選択メモリブロック３Ｓだけでなく選択参照ブロック４Ｓにも、第１回りこみ電流Ｉｐａｒａ１に寄与する電流が流れることである。選択メモリブロック３Ｓに流れ込む第１回り込み電流Ｉｐａｒａ１は、第１の実施の形態と同じである（式（４）参照）。従って、全体としては、第１回りこみ電流Ｉｐａｒａ１が、第１の実施の形態よりも大きくなる。【０１３９】
ステップＳ１１において、選択第２ビット線ＳＢＬ２を流れるビット線電流ＩＢＬ（第１ビット線電流）は、参照電流Ｉｒｅｆと第１回り込み電流Ｉｐａｒａ１の合計である（ＩＢＬ＝Ｉｒｅｆ＋Ｉｐａｒａ１）。読み出し回路１０は、そのビット線電流ＩＢＬから参照電圧Ｖｒｅｆを生成する。ステップＳ１２は、第１の実施の形態と同じであり、読み出し回路１０は検知電圧Ｖｓを生成する。ステップＳ１３において、参照電圧Ｖｒｅｆと検知電圧Ｖｓとの比較が行われる。【０１４０】
第１の実施の形態で説明されたように、読み出しデータＳＡＯＵＴの信頼性を向上させるためには、パラメータΔＩｐａｒａの絶対値は小さいことが望ましい（式（１０−０）、（１０−１）参照）。そのパラメータΔＩｐａｒａは、「Ｉｐａｒａ２−Ｉｐａｒａ１／２」で与えられる。本実施の形態によれば、第１回りこみ電流Ｉｐａｒａ１が、第１の実施の形態よりも大きい。つまり、第２回り込み電流Ｉｐａｒａ２の影響がキャンセルされる効果が、より大きくなる。結果として、パラメータΔＩｐａｒａの絶対値は、第１の実施の形態よりも小さくなる。【０１４１】
既出の図１１には、第２の実施の形態における電圧差ΔＶ（読み出し信号量）も示されている。図１１に示されるように、ワースト条件である（Ｄｓ，Ｄｎｓ）＝（１，０）の場合の電圧差ΔＶは、第１の実施の形態よりも更に大きくなっている。すなわち、読み出しデータＳＡＯＵＴの信頼性が更に向上していることがわかる。【０１４２】
本発明の第２の実施の形態によれば、第１の実施の形態と同様の効果が得られる。また、データ読み出し時の読み出しデータＳＡＯＵＴの信頼性が、更に向上する。【０１４３】
３．第３の実施の形態
次に、本発明の第３の実施の形態を説明する。第３の実施の形態では、読み出し回路１０の構成と参照セル４０の抵抗値が、第１の実施の形態と異なる。第１の実施の形態における構成と同じ構成には同一の符号が付され、重複する説明は適宜省略される。【０１４４】
図２０は、第３の実施の形態における第１電圧生成回路１１とＩ−Ｖ変換回路１３の回路構成の一例を示している。図２０に示される回路構成は、ＮＭＯＳトランジスタＭＮ３、負荷抵抗ＲＡ及び反転回路ＩＮＶを有している。図６で示された構成と比較して、ＰＭＯＳトランジスタＭＰ１〜ＭＰ２、ＮＭＯＳトランジスタＭＮ１、ＭＮ２、ＭＮ４、及び負荷抵抗ＲＢが省略されている。従って、ビット線電流ＩＢＬは分断されず、モードにかかわらずＩ−Ｖ変換回路１３の電流電圧変換係数は同じ（Ｇ）である。【０１４５】
また、同じ抵抗状態（記録データ）で比較された場合、参照セル４０中の磁気抵抗素子４３の抵抗値は、メモリセル３０中の磁気抵抗素子３３の抵抗値よりも大きい。例えば、同じ抵抗状態の場合、参照セル４０中の磁気抵抗素子４３の抵抗値は、メモリセル３０中の磁気抵抗素子３３の抵抗値の２倍になる。そのために、磁気抵抗素子４３の磁化自由層がその非磁性に接触する面積は、磁気抵抗素子３３の磁化自由層３３がその非磁性層に接触する面積の１／２に設計される。【０１４６】
第３の実施の形態におけるデータ書き込み動作は、第１の実施の形態と同じであり、その説明は省略される。データ読み出し動作は、第１の実施の形態と同様に、ステップＳ１１〜Ｓ１３を含んでいる。第１の実施の形態と重複する説明は、適宜省略される。【０１４７】
ステップＳ１１における各ワード線や各ビット線の電圧状態は、図９で示された第１の実施の形態における電圧状態と同じである。従って、第１の実施の形態と同様に、参照電流Ｉｒｅｆ’と第１回りこみ電流Ｉｐａｒａ１の２種類の電流が、選択第２ビット線ＳＢＬ２に流れる。第１回りこみ電流Ｉｐａｒａ１は、第１の実施の形態と同じである（式（４）参照）。一方、参照セル４０中の磁気抵抗素子４３の抵抗値が２倍に設計されているため、参照電流Ｉｒｅｆ’は、第１の実施の形態における参照電流Ｉｒｅｆ（式（３）参照）の１／２となる。つまり、本実施の形態における参照電流Ｉｒｅｆ’は、次の式（１１）で与えられる：
Ｉｒｅｆ’＝（Ｉ（０）＋Ｉ（１））／２            （１１）【０１４８】
ステップＳ１１において、選択第２ビット線ＳＢＬ２を流れるビット線電流ＩＢＬ（第１ビット線電流）は、参照電流Ｉｒｅｆ’と第１回り込み電流Ｉｐａｒａ１の合計である（ＩＢＬ＝Ｉｒｅｆ’＋Ｉｐａｒａ１）。読み出し回路１０のＩ−Ｖ変換回路１３は、そのビット線電流ＩＢＬを変換して、参照電圧Ｖｒｅｆ’を生成する。ここで、本実施の形態では、モードに依らず電流電圧変換係数は“Ｇ”であることに留意されたい。従って、参照電圧Ｖｒｅｆ’は、既出の式（５）の代わりに次の式（１２）で表される。【０１４９】
式（１２）：
Ｖｒｅｆ’＝Ｖｄｄ−Ｇ×（Ｉｒｅｆ’＋Ｉｐａｒａ１）
＝Ｖｄｄ−Ｇ×｛（Ｉ（０）＋Ｉ（１））／２＋Ｉｐａｒａ１）【０１５０】
ステップＳ１２は、第１の実施の形態と同じであり、読み出し回路１０は検知電圧Ｖｓを生成する。ステップＳ１３において、読み出し回路１０は、参照電圧Ｖｒｅｆ’（式（１２）参照）と検知電圧Ｖｓ（式（８−０）、（８−１）参照）とを比較する。選択メモリセル３０Ｓのデータが「０」の場合の電圧差ΔＶ（０）は、上記式（１０−０）の代わりに、次の式（１３−０）で与えられる。一方、選択メモリセル３０Ｓのデータが「１」の場合の電圧差ΔＶ（１）は、上記式（１０−１）の代わりに、次の式（１３−１）で与えられる。【０１５１】
式（１３−０）：
ΔＶ（０）＝Ｇ×｛（Ｉ（０）−Ｉ（１））／２＋（Ｉｐａｒａ２−Ｉｐａｒａ１）｝
＝Ｇ×｛（Ｉ（０）−Ｉ（１））／２｝＋Ｇ×ΔＩｐａｒａ’【０１５２】
式（１３−１）：
ΔＶ（１）＝Ｇ×｛（Ｉ（０）−Ｉ（１））／２−（Ｉｐａｒａ２−Ｉｐａｒａ１）｝
＝Ｇ×｛（Ｉ（０）−Ｉ（１））／２｝−Ｇ×ΔＩｐａｒａ’【０１５３】
本実施の形態によれば、回り込み電流の影響を示すパラメータΔＩｐａｒａ’は、「Ｉｐａｒａ２−Ｉｐａｒａ１」で与えられる。第１回りこみ電流Ｉｐａｒａ１は第２回りこみ電流Ｉｐａｒａ２と同程度であるため、本実施の形態におけるパラメータΔＩｐａｒａ’は、第１の実施の形態におけるパラメータΔＩｐａｒａ（＝Ｉｐａｒａ２−Ｉｐａｒａ１／２）よりも小さくなる。つまり、第２回り込み電流Ｉｐａｒａ２の影響がキャンセルされる効果が、第１の実施の形態より大きくなる。【０１５４】
既出の図１１には、第３の実施の形態における電圧差ΔＶ（読み出し信号量）も示されている。図１１に示されるように、第３の実施の形態でのワースト条件は、（Ｄｓ，Ｄｎｓ）＝（０，０）あるいは（０，１）のパターンである。そのワースト条件での電圧差ΔＶは、第１の実施の形態におけるワースト条件（（Ｄｓ，Ｄｎｓ）＝（１，０））での電圧差ΔＶより大きい。すなわち、読み出しデータＳＡＯＵＴの信頼性がより向上している。第３の実施の形態では、どのパターン（Ｄｓ，Ｄｎｓ）に対してもほぼ理想的な電圧差ΔＶが得られることがわかる。【０１５５】
本発明の第３の実施の形態によれば、第１の実施の形態と同様の効果が得られる。また、データ読み出し時の読み出しデータＳＡＯＵＴの信頼性が、更に向上する。【０１５６】
４．第４の実施の形態
図２１は、本発明の第４の実施の形態におけるＭＲＡＭ１の構成を示している。第１の実施の形態における構成と同じ構成には同一の符号が付され、重複する説明は適宜省略される。第４の実施の形態によれば、書き込み回路２０が、第３電圧生成回路２１を更に有している。第３電圧生成回路２１は、第３書き込み電圧ＶＷ３を生成し、その第３書き込み電圧ＶＷ３をビット線に印加する機能を有する。【０１５７】
第４の実施の形態におけるデータ読み出し動作は、第１の実施の形態と同じであり、その説明は省略される。データ書き込み動作は、第１の実施の形態と同様に、ステップＳ２１〜Ｓ２３を含んでいる。第１の実施の形態と重複する説明は、適宜省略される。【０１５８】
図２２は、本実施の形態におけるステップＳ２１を説明するための図である。Ｙセレクタ７は、選択メモリブロック３Ｓにつながる選択ビット線対（選択第１ビット線ＳＢＬ１、選択第２ビット線ＳＢＬ２）を、書き込み回路２０に接続する。書き込み回路２０は、選択第１ビット線ＳＢＬ１に第１書き込み電圧ＶＷ１を印加し、選択第２ビット線ＳＢＬ２に第２書き込み電圧ＶＷ２を印加する。その結果、書き込み電流ＩＷが選択メモリセル３０Ｓを流れる。【０１５９】
同時に、Ｙセレクタ７は、選択ビット線対以外のビット線対（非選択ビット線対ＢＬ１，ＢＬ２）も、書き込み回路２０に接続する。そして、図２２に示されるように、書き込み回路２０の第３電圧生成回路２１は、その非選択ビット線対ＢＬ１、ＢＬ２に第３書き込み電圧ＶＷ３を印加する。これにより、書き込み電流ＩＷのばらつきを抑制することができる。その理由を以下に説明する。【０１６０】
既出の第１の実施の形態では、選択メモリブロック３Ｓと同一ロウ上の非選択メモリブロック３は、選択メモリセル３０Ｓの磁気抵抗素子３３、読み出しワード線ＲＷＬ、及び非選択メモリセル３０の磁気抵抗素子３３を介して充電される。そのため、その非選択メモリブロック３の充電に要する期間が長くなる。非選択メモリブロック３が充電される期間、回り込み電流Ｉｗｐａｒａは大きく流れ、書き込み電流ＩＷが減少する。また、書き込み開始時の非選択メモリセル３０の充電状態によって、充電期間の回り込み電流Ｉｗｐａｒａの大きさは変化するため、書き込み電流ＩＷのばらつきが大きい。【０１６１】
一方、本実施の形態では、選択メモリブロック３Ｓと同一ロウ上の非選択メモリブロック３は、主に非選択ビット線対ＢＬ１、ＢＬ２を介して、第３書き込み電圧ＶＷ３に充電される。従って、非選択メモリブロック３の充電に要する期間が短くなる。特に、第３書き込み電圧ＶＷ３が非選択メモリセル３０の平衡電圧に設定された場合、その非選択メモリセル３０の充電に要する時間は短く、回り込み電流Ｉｗｐａｒａは小さくなる。従って、第１の実施の形態と比較して、書き込み電流ＩＷのばらつきが抑制される。【０１６２】
尚、第３電圧生成回路２１の代わりに、読み出し回路１０の第２電圧生成回路１２を利用することも可能である。つまり、第２電圧生成回路１２が生成する「第２電圧Ｖ２」が、第３書き込み電圧ＶＷ３として用いられてもよい。書き込み動作時、読み出し回路１０の第２電圧生成回路１２が、非選択ビット線対に第２電圧Ｖ２を印加する。これにより、第３電圧生成回路２１の面積を削減することができる。また、書き込み動作時と読み出し動作時とで、非選択ブロックの充電電圧が等しくなる。従って、書き込み動作と読み出し動作の切り替えの際の充電に要する消費電力が削減され、また、その充電に要する時間が削減される。【０１６３】
本発明の第４の実施の形態によれば、第１の実施の形態と同じ効果が得られる。更に、データ書き込み時の書き込み電流ＩＷのばらつきが抑制される。尚、本実施の形態と既出の第２の実施の形態あるいは第３の実施の形態とを組み合わせることも可能である。【０１６４】
５．第５の実施の形態
５−１．回路構成
図２３は、本発明の第５の実施の形態におけるＭＲＡＭ１の構成を示している。第１の実施の形態における構成と同じ構成には同一の符号が付され、重複する説明は適宜省略される。【０１６５】
図２３に示されるように、本実施の形態に係るＭＲＡＭ１は、第１の実施の形態の構成に加えて、第３ビット線ＢＬ３と複数の終端トランジスタ８を備えている。第３ビット線ＢＬ３は、Ｙ方向に延設されており、Ｙセレクタ７に接続されている。複数の終端トランジスタ８は、Ｙ方向に配置されており、各ロウに１つの終端トランジスタ８が設けられている。終端トランジスタ８のゲートは、書き込みワード線ＷＷＬに接続されている。終端トランジスタ８のソース／ドレインの一方は第３ビット線ＢＬ３に接続されており、その他方は読み出しワード線ＲＷＬに接続されている。尚、終端トランジスタ８は、Ｘ方向において隣接する２つのブロック間に共通に設けられている。【０１６６】
本実施の形態において、読み出しワード線ＲＷＬは、Ｘセレクタ５に接続されていない。Ｘセレクタ５は、共通ワード線ＣＷＬと書き込みワード線ＷＷＬに接続されている。一方、Ｙセレクタ７は、ビット線対ＢＬ１、ＢＬ２、及び第３ビット線ＢＬ３に接続されている。読み出しワード線ＲＷＬは、終端トランジスタ８と第３ビット線ＢＬ３を介して、Ｙセレクタ７に接続される。【０１６７】
５−２．読み出し動作
次に、本実施の形態におけるデータ読み出し動作を説明する。データ読み出し動作は、第１の実施の形態と同様に、ステップＳ１１〜Ｓ１３を含んでいる。第１の実施の形態と重複する説明は、適宜省略される。第５の実施の形態では、電圧の印加状態が、第１の実施の形態と異なる。【０１６８】
（ステップＳ１１）
図２４は、本実施の形態におけるステップＳ１１（第１読み出しモード）を説明するための図である。Ｘセレクタ５は、選択参照ブロック４Ｓにつながる共通ワード線ＣＷＬを選択し、その選択共通ワード線ＳＣＷＬに選択電圧ＶＨを印加する。同時に、Ｘセレクタ５は、選択メモリブロック３Ｓにつながる共通ワード線ＣＷＬを選択し、その選択共通ワード線ＳＣＷＬに選択電圧ＶＨを印加する。Ｘセレクタ５は、選択共通ワード線ＳＣＷＬ以外の共通ワード線ＣＷＬに、グランド電圧ＧＮＤを印加する。【０１６９】
更に、Ｘセレクタ５は、選択参照ブロック４Ｓ中の参照セル４０−０及び参照セル４０−１につながる書き込みワード線ＷＷＬを選択し、その選択書き込みワード線ＳＷＷＬに選択電圧ＶＨを印加する。その結果、参照セル４０−０及び参照セル４０−１のセルトランジスタ４１はＯＮする。更に、参照セル４０−０及び参照セル４０−１と同じロウに配置された終端トランジスタ８もＯＮする。Ｘセレクタ５は、選択書き込みワード線ＳＷＷＬ以外の書き込みワード線ＷＷＬに、グランド電圧ＧＮＤを印加する。従って、選択書き込みワード線ＳＷＷＬ以外の書き込みワード線ＷＷＬにつながる終端トランジスタ８は、全てＯＦＦする。【０１７０】
Ｙセレクタ７は、選択参照ブロック４Ｓ及び選択メモリブロック３Ｓにつながる選択ビット線対ＳＢＬ１、ＳＢＬ２を、読み出し回路１０の第１電圧生成回路１１に接続する。第１電圧生成回路１１は、上述の第１電圧Ｖ１（図６参照）を「第１読み出し電圧ＶＲ１」として選択ビット線対ＳＢＬ１、ＳＢＬ２に印加する。また、Ｙセレクタ７は、選択ビット線対ＳＢＬ１、ＳＢＬ２と異なるビット線対ＢＬ１、ＢＬ２を、読み出し回路１０の第２電圧生成回路１２に接続する。第２電圧生成回路１２は、上述の第２電圧Ｖ２を「第２読み出し電圧ＶＲ２」としてそのビット線対ＢＬ１、ＢＬ２に印加する。【０１７１】
更に、Ｙセレクタ７は、所望の第３ビット線ＢＬ３を選択第３ビット線ＳＢＬ３として選択し、その選択第３ビット線ＳＢＬ３を読み出し回路１０に接続する。読み出し回路１０は、選択第３ビット線ＳＢＬ３にグランド電圧ＧＮＤ（読み出しビット電圧）を印加する。その結果、参照セル４０−０及び参照セル４０−１につながる選択読み出しワード線ＳＲＷＬには、グランド電圧ＧＮＤが印加されることになる。第１読み出し電圧ＶＲ１は、その選択読み出しワード線ＳＲＷＬのグランド電圧ＧＮＤと所定の電圧差を有する。それ以外の読み出しワード線ＲＷＬは、フローティング状態となる。【０１７２】
Ｙセレクタ７は、それ以外の第１ビット線ＢＬ１、第２ビット線ＢＬ２、及び第３ビット線ＢＬ３をフローティング状態に設定する。【０１７３】
このように電圧が印加されると、図２４に示されるように、参照電流Ｉｒｅｆと第１回りこみ電流Ｉｐａｒａ１が流れる。参照電流Ｉｒｅｆと第１回りこみ電流Ｉｐａｒａ１の大きさは、第１の実施の形態と同じである。選択ビット線対を流れるビット線電流ＩＢＬ（第１ビット線電流）は、参照電流Ｉｒｅｆと第１回り込み電流Ｉｐａｒａ１の合計である（ＩＢＬ＝Ｉｒｅｆ＋Ｉｐａｒａ１）。読み出し回路１０は、そのビット線電流ＩＢＬを変換して、参照電圧Ｖｒｅｆ（式（５）参照）を生成する。【０１７４】
（ステップＳ１２）
図２５は、本実施の形態におけるステップＳ１２（第２読み出しモード）を説明するための図である。Ｘセレクタ５は、選択メモリブロック３Ｓにつながる共通ワード線ＣＷＬを選択し、その選択共通ワード線ＳＣＷＬに選択電圧ＶＨを印加する。Ｘセレクタ５は、選択共通ワード線ＳＣＷＬ以外の共通ワード線ＣＷＬに、グランド電圧ＧＮＤを印加する。【０１７５】
更に、Ｘセレクタ５は、選択メモリセル３０Ｓにつながる書き込みワード線ＷＷＬを選択し、その選択書き込みワード線ＳＷＷＬに選択電圧ＶＨを印加する。その結果、選択メモリセル３０Ｓのセルトランジスタ３１はＯＮする。更に、選択メモリセル３０Ｓと同じロウに配置された終端トランジスタ８もＯＮする。Ｘセレクタ５は、選択書き込みワード線ＳＷＷＬ以外の書き込みワード線ＷＷＬに、グランド電圧ＧＮＤを印加する。従って、選択書き込みワード線ＳＷＷＬ以外の書き込みワード線ＷＷＬにつながる終端トランジスタ８は、全てＯＦＦする。【０１７６】
Ｙセレクタ７は、選択メモリブロック３Ｓにつながる選択ビット線対ＳＢＬ１、ＳＢＬ２を、読み出し回路１０の第１電圧生成回路１１に接続する。第１電圧生成回路１１は、上述の第１電圧Ｖ１（図６参照）を「第３読み出し電圧ＶＲ３」として選択ビット線対ＳＢＬ１、ＳＢＬ２に印加する。また、Ｙセレクタ７は、選択ビット線対ＳＢＬ１、ＳＢＬ２と異なるビット線対ＢＬ１、ＢＬ２を、読み出し回路１０の第２電圧生成回路１２に接続する。第２電圧生成回路１２は、上述の第２電圧Ｖ２を「第４読み出し電圧ＶＲ４」としてそのビット線対ＢＬ１、ＢＬ２に印加する。【０１７７】
更に、Ｙセレクタ７は、所望の第３ビット線ＢＬ３を選択第３ビット線ＳＢＬ３として選択し、その選択第３ビット線ＳＢＬ３を読み出し回路１０に接続する。読み出し回路１０は、選択第３ビット線ＳＢＬ３にグランド電圧ＧＮＤ（読み出しビット電圧）を印加する。その結果、選択メモリセル３０Ｓにつながる選択読み出しワード線ＳＲＷＬには、グランド電圧ＧＮＤが印加されることになる。それ以外の読み出しワード線ＲＷＬは、フローティング状態となる。【０１７８】
Ｙセレクタ７は、それ以外の第１ビット線ＢＬ１、第２ビット線ＢＬ２、及び第３ビット線ＢＬ３をフローティング状態に設定する。【０１７９】
このように電圧が印加されると、図２５に示されるように、検知電流Ｉｓと第２回りこみ電流Ｉｐａｒａ２が流れる。検知電流Ｉｓと第２回りこみ電流Ｉｐａｒａ２の大きさは、第１の実施の形態と同じである。選択ビット線対を流れるビット線電流ＩＢＬ（第２ビット線電流）は、検知電流Ｉｓと第２回り込み電流Ｉｐａｒａ２の合計である（ＩＢＬ＝Ｉｓ＋Ｉｐａｒａ２）。読み出し回路１０は、そのビット線電流ＩＢＬを変換して、検知電圧Ｖｓ（式（８）、（８−０）、（８−１）参照）を生成する。【０１８０】
（ステップＳ１３）
ステップＳ１３は、第１の実施の形態と同じである。読み出し回路１０は、参照電圧Ｖｒｅｆと検知電圧Ｖｓとを比較することによって、選択メモリセル３０Ｓに記録されたデータの判別を行う。第１の実施の形態と同様に、本実施の形態によれば、読み出しデータＳＡＯＵＴの信頼性が向上する。また、第２の実施の形態あるいは第３の実施の形態を組み合わせることにより、読み出しデータＳＡＯＵＴの信頼性を更に高めることもできる。【０１８１】
また、本実施の形態では、終端回路（終端トランジスタ８）がメモリセルアレイ２内に配置されている。これにより、読み出しワード線ＲＷＬは、所定数のブロック（３，４）だけに接続されるローカル配線となる。従って、読み出しワード線ＲＷＬに接続されるメモリセル数は制限される。【０１８２】
ステップＳ１２において、回りこみ電流の影響を低減するため、非選択ビット線対（ＢＬ１、ＢＬ２）には第４読み出し電圧ＶＲ４が印加される。この時、選択メモリセル３０Ｓと同一ロウ上の非選択メモリセル３０を介して、選択読み出しワード線ＳＲＷＬに電流Ｉｐａｒａ３が流れ込む。第５の実施の形態では、読み出しワード線ＲＷＬにつながるメモリセル数が制限されているため、上記電流Ｉｐａｒａ３は第１の実施の形態と比較して抑制される。このことは、読み出しワード線ＲＷＬを流れる電流Ｉｐａｒａ３により発生する磁界が記憶データを破壊する危険性を低下させる。加えて、消費電力も削減される。【０１８３】
更に、本実施の形態では、終端トランジスタ８は、ローカルな読み出しワード線ＲＷＬの中央に配置されている。これにより、上記電流Ｉｐａｒａ３の半分が、終端トランジスタ８の左右の読み出しワード線ＲＷＬのそれぞれに流れる。従って、電流Ｉｐａｒａ３により発生する磁界が記憶データを破壊する危険性は、終端トランジスタ８が読み出し配線ＲＷＬの端部に配置された場合と比べて、より低くなる。【０１８４】
５−３．書き込み動作
次に、本実施の形態におけるデータ書き込み動作を説明する。データ書き込み動作は、第１の実施の形態と同様に、ステップＳ２１〜Ｓ２３を含んでいる。第１の実施の形態と重複する説明は、適宜省略される。第５の実施の形態では、ステップＳ２１における電圧の印加状態が、第１の実施の形態と異なる。【０１８５】
図２６は、本実施の形態におけるステップＳ２１を説明するための図である。Ｘセレクタ５は、選択メモリセル３０Ｓを含む選択メモリブロック３Ｓにつながる共通ワード線ＣＷＬを選択し、その選択共通ワード線ＳＣＷＬに選択電圧ＶＨを印加する。また、Ｘセレクタ５は、選択メモリセル３０Ｓにつながる書き込みワード線ＷＷＬを選択し、その選択書き込みワード線ＳＷＷＬに選択電圧ＶＨを印加する。これにより、選択書き込みワード線ＳＷＷＬにつながるセルトランジスタ３１及び終端トランジスタ８はＯＮする。Ｘセレクタ５は、選択共通ワード線ＳＣＷＬ以外の共通ワード線ＣＷＬ及び選択書き込みワード線ＳＷＷＬ以外の書き込みワード線ＷＷＬに、グランド電圧ＧＮＤを印加する。【０１８６】
Ｙセレクタ７は、選択メモリブロック３Ｓにつながる選択ビット線対ＳＢＬ１、ＳＢＬ２を、書き込み回路２０に接続する。書き込み回路２０は、選択第１ビット線ＳＢＬ１に第１書き込み電圧ＶＷ１を印加し、選択第２ビット線ＳＢＬ２に第２書き込み電圧ＶＷ２を印加する。また、Ｙセレクタ７は、選択ビット線対ＳＢＬ１、ＳＢＬ２以外のビット線対をフローティング状態に設定する。また、Ｙセレクタ７は、第３ビット線ＢＬ３をフローティング状態に設定する。【０１８７】
その結果、図２６に示されるように、書き込み電流ＩＷが選択メモリセル３０Ｓを流れる。第１の実施の形態と同様に、データ書き込み時のメモリセルの選択性が向上する。【０１８８】
ステップＳ２２及びステップＳ２３は、第１の実施の形態と同じである。これにより、データ書き込み時に、非選択メモリセルのデータ破壊を防止することができる。【０１８９】
以上に説明されたように、本実施の形態によっても、選択メモリセルの選択性が向上し、書き込みマージンが拡がる。また、非選択メモリセルのデータ破壊を防止することができる。更に、本実施の形態に既出の第４の実施の形態の工夫を適用することもできる。その場合、書き込み電流ＩＷのばらつきが抑制される。【０１９０】
５−４．レイアウト
図２７は、本実施の形態に係るＭＲＡＭ１の、レイヤＬＡにおける平面構造の一例を示している。終端トランジスタ８のゲートは、書き込みワード線ＷＷＬであり、セルトランジスタ３１のゲートと共通である。これにより、回路面積が削減される。終端トランジスタ８の拡散層５１は、第１コンタクト６１を介して第３ビット線ＢＬ３に接続されている。第３ビット線ＢＬ３は、Ｙ方向に沿って形成されている。終端トランジスタ８の拡散層５３は、コンタクトを介して読み出しワード線ＲＷＬに接続される。【０１９１】
６．第６の実施の形態
図２８は、本発明の第６の実施の形態におけるＭＲＡＭ１の構成を示している。第５の実施の形態における構成と同じ構成には同一の符号が付され、重複する説明は適宜省略される。【０１９２】
図２３に示されるように、本実施の形態に係るＭＲＡＭ１は、第５の実施の形態の構成に加えて、更に第４ビット線ＢＬ４を備えている。第４ビット線ＢＬ４は、Ｙ方向に延設されており、Ｙセレクタ７に接続されている。終端トランジスタ８のゲートは、書き込みワード線ＷＷＬに接続されている。終端トランジスタ８のソース／ドレインの一方は、読み出しワード線ＲＷＬに接続されており、その他方（以下、「ビット端子」と参照される）は、第３ビット線ＢＬ３あるいは第４ビット線ＢＬ４に接続されている。【０１９３】
終端トランジスタ８のビット端子の電圧は、配線抵抗とビット線電流ＩＢＬの積の分だけ、グランド電圧ＧＮＤから持ち上がる。第１の実施の形態では、ステップＳ１１におけるビット線電流ＩＢＬの大きさは、ステップＳ１２におけるビット線電流ＩＢＬの２倍程度である。従って、ステップＳ１１とステップＳ１２との間のビット端子の電圧差を小さくするには、ステップＳ１１における配線抵抗をステップＳ１２における配線抵抗の半分にすればよい。【０１９４】
そのために、第３ビット線ＢＬ３と第４ビット線ＢＬ４の両方が用いられている。ビット線電流ＩＢＬは、終端トランジスタ８を通して、第３ビット線ＢＬ３と第４ビット線ＢＬ４に分散される。従って、ステップＳ１１とステップＳ１２との間のビット端子の電圧差が小さくなる。結果として、ステップＳ１１とステップＳ１２とで、磁気抵抗素子に印加される電圧の差が小さくなり、データ読み出しの信頼性が向上する。【０１９５】
あるいは、第５の実施の形態において、ステップＳ１１では選択第１ビット線ＳＢＬ１と選択第２ビット線ＳＢＬ２の両方が選択され、ステップＳ１２では、選択第１ビット線ＢＬ１だけが選択されてもよい。これにより、同様の効果が期待できる。【０１９６】
７．第７の実施の形態
上述の実施の形態では、参照電流Ｉｒｅｆの生成に利用される参照ブロック４が設けられていた。しかしながら、参照電流Ｉｒｅｆを生成するための手段は、参照ブロック４に限られない。本発明の第７の実施の形態では、参照電流Ｉｒｅｆを生成するための手段が、メモリブロック内部に組み込まれる。尚、既出の実施の形態と重複する説明は適宜省略される。【０１９７】
７−１．回路構成
図２９は、第７の実施の形態におけるＭＲＡＭ１の構成を概略的に示すブロック図である。第７の実施の形態によれば、上述の参照ブロック４は設けられていない。その一方で、上述のメモリブロック３の代わりに、メモリブロック３’が設けられている。すなわち、メモリセルアレイ２は、複数のメモリブロック３’に区分けされている。それら複数のメモリブロック３’は、マトリックス状に配置されている。【０１９８】
図３０は、本実施の形態における１つのメモリブロック３’の構成を概略的に示している。既出の図３で示されたメモリブロック３と比較して、メモリブロック３’には参照セル３５が追加されている。この参照セル３５は、参照電流Ｉｒｅｆの生成時に利用されるセルであり、メモリセル３０とは異なっている。参照セル３５は、メモリセル３０と同様に、ブロックトランジスタ３２を介して第２ビット線ＢＬ２に接続されている。言い換えれば、ブロックトランジスタ３２が、複数のメモリセル３０及び参照セル３５に対して共通に設けられている。また、参照セル３５は、参照読み出しワード線ＲＲＷＬに接続されている。この参照読み出しワード線ＲＲＷＬは、Ｘセレクタ５に接続されている。その他の構成は、第１の実施の形態と同じである。【０１９９】
図３１は、１つのメモリブロック３’の回路構成の一例を示している。図３１に示されるように、参照セル３５は、例えば２つの参照磁気抵抗素子３６−０、３６−１を含んでいる。参照磁気抵抗素子３６−０及び３６−１は、ブロックトランジスタ３２と参照読み出しワード線ＲＲＷＬとの間に並列に設けられている。具体的には、参照磁気抵抗素子３６−０の一端は参照読み出しワード線ＲＲＷＬに接続されており、その他端はブロックトランジスタ３２を介して第２ビット線ＢＬ２に接続されている。同様に、参照磁気抵抗素子３６−１の一端は参照読み出しワード線ＲＲＷＬに接続されており、その他端はブロックトランジスタ３２を介して第２ビット線ＢＬ２に接続されている。【０２００】
また、参照磁気抵抗素子３６−０及び３６−１は、それぞれ相補のデータを記憶する。すなわち、参照磁気抵抗素子３６−０、３６−１のうち、一方がデータ「０」を記憶し、他方がデータ「１」を記憶する。上述の通り、参照磁気抵抗素子３６−０、３６−１は、ブロックトランジスタ３２と参照読み出しワード線ＲＲＷＬとの間に並列に設けられている。読み出し動作においては、参照磁気抵抗素子３６−０と３６−１との並列抵抗値が利用される。【０２０１】
尚、図３１において、ブロックトランジスタ３２から参照磁気抵抗素子３６−０、３６−１への配線は、ブロックトランジスタ３２からメモリセル３０への配線と共通である。従って、書き込み動作時、選択メモリセル３０Ｓと同じメモリブロック３’に含まれる参照磁気抵抗素子３６−０、３６−１の記憶データは、近傍を流れる書き込み電流ＩＷによって発生する磁界によって変化し得る。そのため、図３１に示されるように、参照磁気抵抗素子３６−０、３６−１のそれぞれの近傍における書き込み電流ＩＷの方向が逆になるように、配線構造が形成される。これにより、書き込み動作時に参照磁気抵抗素子３６−０、３６−１の一方の記憶データが反転すれば、他方の記憶データも反転する。すなわち、参照磁気抵抗素子３６−０、３６−１がそれぞれ相補のデータを記憶する状態が、常に維持される。相補データが記憶される限り、参照磁気抵抗素子３６−０、３６−１の記憶データを固定する必要は必ずしもない。【０２０２】
７−２．読み出し動作
次に、本実施の形態におけるデータ読み出し動作を説明する。データ読み出し動作は、第１の実施の形態と同様に、ステップＳ１１〜Ｓ１３を含んでいる（図８参照）。第１の実施の形態と重複する説明は、適宜省略される。【０２０３】
（ステップＳ１１）
図３２は、本実施の形態におけるステップＳ１１を説明するための図である。読み出し対象の選択メモリセル３０Ｓは、選択メモリブロック３Ｓ’に含まれている。ステップＳ１１（第１読み出しモード）では、選択メモリブロック３Ｓ’に含まれる参照セル３５を利用することにより、参照電圧Ｖｒｅｆが生成される。【０２０４】
Ｘセレクタ５は、選択メモリブロック３Ｓ’につながる共通ワード線ＣＷＬを選択し、その選択共通ワード線ＳＣＷＬに選択電圧ＶＨを印加する。その結果、選択共通ワード線ＳＣＷＬにつながるブロックトランジスタ３２はＯＮする。一方、Ｘセレクタ５は、それ以外の共通ワード線ＣＷＬ及び書き込みワード線ＷＷＬに、グランド電圧ＧＮＤを印加する。その結果、全てのセルトランジスタ３１はＯＦＦする。【０２０５】
また、Ｘセレクタ５は、選択メモリブロック３Ｓ’につながる参照読み出しワード線ＲＲＷＬを選択し、その参照読み出しワード線ＲＲＷＬにグランド電圧ＧＮＤ（読み出しワード電圧）を印加する。一方、Ｘセレクタ５は、それ以外の参照読み出しワード線ＲＲＷＬ及び読み出しワード線ＲＷＬを、フローティング（ハイインピーダンス）状態に設定する。【０２０６】
Ｙセレクタ７は、選択メモリブロック３Ｓ’につながる選択ビット線対ＳＢＬ１、ＳＢＬ２を、読み出し回路１０の第１電圧生成回路１１に接続する。第１電圧生成回路１１は、上述の第１電圧Ｖ１を第１読み出し電圧ＶＲ１として選択ビット線対ＳＢＬ１、ＳＢＬ２に印加する。更に、Ｙセレクタ７は、選択ビット線対ＳＢＬ１、ＳＢＬ２と異なる少なくとも１対のビット線対ＢＬ１、ＢＬ２を、読み出し回路１０の第２電圧生成回路１２に接続する。第２電圧生成回路１２は、上述の第２電圧Ｖ２を第２読み出し電圧ＶＲ２としてそのビット線対ＢＬ１、ＢＬ２に印加する。第１読み出し電圧ＶＲ１と第２読み出し電圧ＶＲ２は実質的に等しい。【０２０７】
このように電圧が印加された時、図３２に示されるように、２種類の電流が流れる。一方は、参照セル３５（参照磁気抵抗素子３６−０、３６−１）を流れる参照電流Ｉｒｅｆであり、他方は第１回り込み電流Ｉｐａｒａ１である。参照電流Ｉｒｅｆは、相補データを記憶している参照磁気抵抗素子３６−０、３６−１のそれぞれを貫通して流れる電流の和であり、第１の実施の形態と同じ式（３）で与えられる。また、第１回り込み電流Ｉｐａｒａ１も、第１の実施の形態と同じ式（４）で与えられる。読み出し回路１０は、ビット線電流ＩＢＬ（＝Ｉｒｅｆ＋Ｉｐａｒａ１）に基づいて参照電圧Ｖｒｅｆを生成する。この参照電圧Ｖｒｅｆも、第１の実施の形態と同じ式（５）で与えられる。【０２０８】
（ステップＳ１２）
図３３は、本実施の形態におけるステップＳ１２を説明するための図である。ステップＳ１２（第２読み出しモード）では、選択メモリセル３０Ｓのデータに応じた検知電圧Ｖｓが生成される。【０２０９】
Ｘセレクタ５は、選択メモリセル３０Ｓにつながる読み出しワード線ＲＷＬを選択し、選択読み出しワード線ＳＲＷＬにグランド電圧ＧＮＤ（読み出しワード電圧）を印加する。一方、Ｘセレクタ５は、それ以外の読み出しワード線ＲＷＬ及び参照読み出しワード線ＲＲＷＬを、フローティング状態に設定する。【０２１０】
また、Ｘセレクタ５は、選択メモリセル３０Ｓにつながる書き込みワード線ＷＷＬを選択し、その選択書き込みワード線ＳＷＷＬに選択電圧ＶＨを印加する。その結果、選択メモリセル３０Ｓにつながるセルトランジスタ３１はＯＮする。一方、Ｘセレクタ５は、それ以外の書き込みワード線ＷＷＬ及び共通ワード線ＣＷＬに、グランド電圧ＧＮＤを印加する。【０２１１】
Ｙセレクタ７は、選択メモリブロック３Ｓ’につながる選択ビット線対ＳＢＬ１、ＳＢＬ２を、読み出し回路１０の第１電圧生成回路１１に接続する。第１電圧生成回路１１は、上述の第１電圧Ｖ１を第３読み出し電圧ＶＲ３として選択ビット線対ＳＢＬ１、ＳＢＬ２に印加する。更に、Ｙセレクタ７は、選択ビット線対ＳＢＬ１、ＳＢＬ２と異なる少なくとも１対のビット線対ＢＬ１、ＢＬ２を、読み出し回路１０の第２電圧生成回路１２に接続する。第２電圧生成回路１２は、上述の第２電圧Ｖ２を第４読み出し電圧ＶＲ４としてそのビット線対ＢＬ１、ＢＬ２に印加する。第３読み出し電圧ＶＲ３と第２読み出し電圧ＶＲ４は実質的に等しい。【０２１２】
このように電圧が印加された時、図３３に示されるように、２種類の電流が流れる。一方は、選択メモリセル３０Ｓを流れる検知電流Ｉｓであり、他方は第２回り込み電流Ｉｐａｒａ２である。検知電流Ｉｓは、第１の実施の形態と同じ式（６）で与えられる。また、第２回り込み電流Ｉｐａｒａ２も、第１の実施の形態と同じ式（７）で与えられる。読み出し回路１０は、ビット線電流ＩＢＬ（＝Ｉｓ＋Ｉｐａｒａ２）に基づいて検知電圧Ｖｓを生成する。この検知電圧Ｖｓも、第１の実施の形態と同じ式（８）で与えられる。【０２１３】
（ステップＳ１３）
読み出し回路１０は、第１の実施の形態と同様に参照電圧Ｖｒｅｆと検知電圧Ｖｓを比較することによって、選択メモリセル３０Ｓのデータを判別する。読み出し回路１０は、判別されたデータに対応した読み出しデータＳＡＯＵＴを出力する。【０２１４】
本実施の形態によれば、第１の実施の形態と比較して、更に読み出しデータＳＡＯＵＴの信頼性を向上させることができる。第１の実施の形態では、ステップＳ１１において第１読み出し電圧ＶＲ１が与えられたとき（図９参照）、選択メモリブロック３Ｓ内の磁気抵抗素子３３に印加される電圧と、選択参照ブロック４Ｓ内の磁気抵抗素子４３に印加される電圧は、必ずしも等しくない。それら２つの電圧を十分に制御できないと、読み出しデータＳＡＯＵＴの信頼性は低下する。２つの電圧が異なる要因の１つとして、配線抵抗、セルトランジスタ（３１、４１）、ブロックトランジスタ（３２、４２）による電圧降下のばらつきが挙げられる（図９参照）。本実施の形態によれば、メモリブロック３Ｓの内部に参照セル３５が設けられるため、選択メモリブロック３Ｓ’内の磁気抵抗素子３３と参照磁気抵抗素子３６のそれぞれに印加される電圧はほぼ等しくなる。すなわち、電圧降下の影響が可能な限り軽減されている。従って、読み出しデータＳＡＯＵＴの信頼性が更に向上する。【０２１５】
尚、本実施の形態では、参照セル３５の追加によりセル面積が若干増加するという懸念が生じる。しかしながら、磁気抵抗素子とトランジスタは上下に配置されており、Ｎ＋１個分のトランジスタの面積と、Ｎ＋２個分の磁気抵抗素子部の面積は、多くの場合、同等のサイズに設計可能である。ここで、Ｎはメモリブロック３’が記憶できるデータ数である。従って、参照セル３５の追加による面積の増加を抑えることができる。【０２１６】
７−３．書き込み動作
本実施の形態におけるデータ書き込み動作は、第１の実施の形態と同様である。但し、書き込み動作時、参照セル３５につながる参照読み出しワード線ＲＲＷＬは、フローティング状態に設定される。また、上述の通り、書き込み電流ＩＷが流れても、参照磁気抵抗素子３６−０、３６−１がそれぞれ相補のデータを記憶する状態は維持される。それは、参照磁気抵抗素子３６−０、３６−１のそれぞれの近傍における書き込み電流ＩＷの方向が逆になるように、配線構造が形成されているからである。【０２１７】
７−４．変形例（１）
図３４は、第７の実施の形態の変形例を示している。上述の第５、第６の実施の形態と同様に、本実施の形態に係るＭＲＡＭ１は更に終端トランジスタ８を有していてもよい。重複する説明は適宜省略される。【０２１８】
例えば図３４に示されるように、本変形例におけるＭＲＡＭ１は、更に複数の終端トランジスタ８、第３ビット線ＢＬ３、第４ビット線ＢＬ４を備えている。メモリセル３０につながる終端トランジスタ８に関して、ゲートは書き込みワード線ＷＷＬに接続され、ソース／ドレインの一方は第３ビット線ＢＬ３に接続され、その他方は読み出しワード線ＲＷＬに接続されている。一方、参照セル３５につながる終端トランジスタ８に関して、ゲートは共通ワード線ＣＷＬに接続され、ソース／ドレインの一方は第４ビット線ＢＬ４に接続され、その他方は参照読み出しワード線ＲＲＷＬに接続されている。第４ビット線ＢＬ４は、第３ビット線ＢＬ３と同じであってもよい。このような構成によっても同じ効果が得られる。【０２１９】
７−５．変形例（２）
図３５は、第７の実施の形態の他の変形例におけるメモリブロック３’の構成を示している。図３５に示されるように、本変形例では、参照セル３５は１つの参照磁気抵抗素子３６だけを含んでいる。この参照磁気抵抗素子３６の抵抗値は、所定の値に固定されている。参照磁気抵抗素子３６の記憶データを固定するために、参照磁気抵抗素子３６の近傍には初期化ワード線ＩＷＬが形成されている。この初期化ワード線ＩＷＬに所定の電流を流すことにより、参照磁気抵抗素子３６の抵抗値が所定の値に固定される。一方、本変形例において、参照磁気抵抗素子３６は、書き込み電流ＩＷが流れる配線の近傍から遠ざけられている。従って、書き込み動作時、書き込み電流ＩＷによって参照磁気抵抗素子３６の抵抗値が変わることはない。このような構成によっても同じ効果が得られる。【０２２０】
８．システムＬＳＩ
本発明に係るＭＲＡＭ１は、システムＬＳＩに搭載される１つのメモリマクロとして利用することが可能である。【０２２１】
図３６は、ＭＲＡＭ１のマクロを利用したシステムＬＳＩ２００の構成例を示している。このシステムＬＳＩ２００は、例えばマイクロコンピュータであり、インストラクションメモリ２１０（Ｉ−ＲＡＭ）、データメモリ２２０（Ｄ−ＲＡＭ）、インターフェース回路２３０、２４０、及び演算器２５０を備えている。演算器２５０は、インターフェース回路２３０、２４０を介して、インストラクションメモリ２１０及びデータメモリ２２０のそれぞれに接続されている。【０２２２】
インストラクションメモリ２１０は、プログラムコード保存用のメモリである。マイクロコンピュータは電子装置の制御に用いられ、プログラムコードは、初期化時とバグ修正や機能改善の時にのみ書き換えられる。従来、プログラムコード用メモリには、ｆｌａｓｈメモリマクロが用いられてきた。しかし、ｆｌａｓｈメモリマクロの場合、書き込み前にいったん消去が必要であること、絶縁膜を介して電荷を注入すること等の理由により、データ書き込みに時間がかかる。実使用時にプログラムコードの書き換えを行うことはないので、ユーザーはあまり不便を感じてはいなかった。しかしながら、出荷前の書き込みテストに時間がかかるため、製造コストが増大するという問題があった。一方、ＭＲＡＭセルは、高速書き込みが可能であり、且つ、不揮発性であるため、テスト時間の短縮に非常に有効である。従って、システムＬＳＩのインストラクションメモリ２１０に本発明のＭＲＡＭ１を適用することは好適である。【０２２３】
尚、本発明のＭＲＡＭ１によれば、読み出しデータ（プログラムコード）の信頼性は向上する一方で、データ読み出しに時間がかかることが懸念される。しかしながら、プログラムコードは、プログラムに分岐がない限りは順番に使用されるものであり、アクセスアドレスの連続性が高い。従って、図３６に示されるようにインストラクションメモリ２１０を２バンクに分割し、メモリインターリーブを実施することによって、データの実効転送レートを向上させることが可能である。図３７は、その動作タイミングチャートの一例を示している。１ビット目の読み出しは遅いが、その後はバンクを交互に読み出すことにより、転送レートを向上させることが出来ている。【０２２４】
一方、データ格納用のデータメモリ２２０に関しては、アクセスアドレスの連続性が高くない場合が多く、メモリインターリーブの効果があまり得られない。従って、システムＬＳＩのデータメモリ２２０には既存のＭＲＡＭマクロを適用することが好適である。【０２２５】
図３８は、既存のＭＲＡＭマクロのセルアレイ構成の一例を概略的に示している。図３８において、ＭＲＡＭセル３００は、いわゆる２Ｔ１ＭＴＪタイプのセルである。具体的には、１つのＭＲＡＭセル３００は、２個のトランジスタＴＲ１、ＴＲ２と磁気抵抗素子３１０から構成されている。トランジスタＴＲ１、ＴＲ２のゲートはワード線ＷＬに接続されている。また、トランジスタＴＲ１のソース／ドレインの一方は、ビット線ＷＢＬＴに接続されており、トランジスタＴＲ２のソース／ドレインの一方は、ビット線ＷＢＬＮに接続されている。磁気抵抗素子３１０の一端はビット線ＲＢＬに接続されている。【０２２６】
このような２Ｔ１ＭＴＪタイプのＭＲＡＭセル３００の場合、回り込み電流が発生しないため、通常通り高速読み出しが可能である。尚、多くの製品においてＤ−ＲＡＭとＩ−ＲＡＭの容量比は１：８程度である。従って、Ｄ−ＲＡＭにセルサイズが大きい２Ｔ１ＭＴＪセルを用いることによる弊害は小さく、高速読み出し可能というメリットの方が大きい。【０２２７】
このように、本発明のＭＲＡＭ１と別のＭＲＡＭとをシステムＬＳＩ２００に混載することができる。具体的には、インストラクションメモリ２１０に本発明のＭＲＡＭ１を適用し、データメモリ２２０に既存のＭＲＡＭを適用することができる。この場合、双方のＭＲＡＭの磁気抵抗素子を同じ製造プロセスで同時に形成することができる。製造工程のオーバーヘッドが発生せず、好適である。【０２２８】
但し、データメモリ２２０をより高速化したいときには、２Ｔ１ＭＴＪセルの磁気抵抗素子のトンネル絶縁膜の抵抗値を低減する必要がある。図３９は、この場合のインストラクションメモリ２１０とデータメモリ２２０の双方の磁気抵抗素子の構造を概略的に示している。データメモリ２２０に用いられる磁気抵抗素子は、磁化固定層４０１、非磁性層（トンネル絶縁膜）４０２、及び磁化自由層４０３から構成されている。一方、インストラクションメモリ２１０に用いられる磁気抵抗素子は、磁化固定層５０１、非磁性層（トンネル絶縁膜）５０２、及び磁化自由層５０３から構成されている。データメモリ２２０をより高速化するため、トンネル絶縁膜４０２はトンネル絶縁膜５０２よりも薄く形成されている。【０２２９】
以上、本発明の実施の形態が添付の図面を参照することにより説明された。但し、本発明は、上述の実施の形態に限定されず、要旨を逸脱しない範囲で当業者により適宜変更され得る。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【国際調査報告】
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