(57)【要約】  電圧信号で容量値を変化させることにより発振周波数を調整する電圧制御発振器において、微調整用の可変容量素子、粗調整用の容量集合体、容量切替手段および制御電圧発生手段を備える。可変容量素子の容量値は、連続的に電位が変化する微調整信号により変化する。容量集合体は、１または２以上の容量素子からなる。容量切替手段は、容量集合体の容量素子を制御するための切替信号を出力する。制御電圧発生手段は、容量切替手段から入力する切替信号の電位変化の時定数を調整して、切替信号の波形を鈍らせる。この波形の鈍った切替信号で容量集合体の容量素子を制御する。容量集合体の容量素子は、１つ以上の可変容量素子であってもよい。この場合、可変容量素子の容量値を、波形の鈍った切替信号の時定数でもって変化させる。
2008114383.tif 000002
【特許請求の範囲】
【請求項１】
電圧信号で容量値を変化させることにより発振周波数を調整する電圧制御発振器において、
連続的に電位が変化する調整信号により容量値が変化する可変容量素子と、
切替信号と、
前記切替信号を出力し、その切替信号により容量素子を制御する容量切替手段と、
前記容量切替手段から入力する前記切替信号の電位変化の時定数を調整する制御電圧発生手段と、
を備えることを特徴とする電圧制御発振器。
【請求項２】
前記容量素子は、１つ以上の可変容量素子を含み、該可変容量素子は、前記切替信号の、前記制御電圧発生手段によって調整される時定数でもって容量値を変化させることを特徴とする請求項１に記載の電圧制御発振器。
【請求項３】
前記制御電圧発生手段は、電流量を制御する電流源と、前記電流源により流れる電流量および所望の時定数により決まる容量値を有し、かつ、前記容量切替手段から入力する前記切替信号が、相対的に電位の高いハイレベルおよび相対的に電位の低いローレベルのうちのいずれか一方のレベルであるときに、前記電流源により流れる電流を充電し、他方のレベルであるときに放電する時定数調整用の容量素子と、を備え、
前記時定数調整用の容量素子の充放電によって、前記容量切替手段から入力する前記切替信号の波形を鈍らせることを特徴とする請求項２に記載の電圧制御発振器。
【請求項４】
前記制御電圧発生手段は、前記容量切替手段から入力する前記切替信号を入力信号とするインバータ回路を有し、該インバータ回路の出力端子に前記時定数調整用の容量素子が並列に接続されていることを特徴とする請求項３に記載の電圧制御発振器。
【請求項５】
前記制御電圧発生手段は、入力信号に応じて３値以上の電位を出力するデジタルアナログ変換手段と、外部から入力する所望の時定数に応じた周波数のクロック信号のクロックごとに、前記デジタルアナログ変換手段の出力電位と前記容量切替手段から入力する前記切替信号の電位を比較して前記デジタルアナログ変換手段への前記入力信号を段階的に変化させる比較・加減算手段と、を備え、
前記デジタルアナログ変換手段の出力電位のフィードバック制御によって、該出力電位を、前記切替信号からの入力電位に一致するまで、段階的に変化させることを特徴とする請求項２に記載の電圧制御発振器。
【請求項６】
前記制御電圧発生手段は、外部から入力する所望の時定数に応じた周波数のクロック信号に同期してインクリメント動作またはデクリメント動作を行い、かつ前記容量切替手段から入力する前記切替信号と自身の状態に基づいてインクリメント動作とデクリメント動作の切り替え行うカウンタ手段と、外部から入力する所望の時定数に応じた周波数のクロック信号のクロックごとに、前記カウンタ手段のカウント値を取得して保持し、該カウント値に応じた電位を出力するデジタルアナログ変換手段と、を備え、
前記カウンタ手段のインクリメント動作またはデクリメント動作によるカウント値の変化によって、前記デジタルアナログ変換手段の出力電位を段階的に変化させることを特徴とする請求項２に記載の電圧制御発振器。
【請求項７】
前記カウンタ手段は、カウント値が所定の値に達すると、前記クロック信号が入力しても前記所定の値を保持し続けることを特徴とする請求項６に記載の電圧制御発振器。
【請求項８】
前記容量集合体は、１つ以上の固定容量値を有する容量素子と、前記容量切替手段から入力する前記切替信号に基づいて前記容量素子の、共振回路への接続および切断を制御するスイッチと、を含み、
前記制御電圧発生手段は、前記容量切替手段から入力する前記切替信号の信号ラインに接続されるＲＣフィルタを備え、該ＲＣフィルタによって、前記容量切替手段から入力する前記切替信号の波形を鈍らせることを特徴とする請求項１に記載の電圧制御発振器。
【請求項９】
前記ＲＣフィルタは、前記容量切替手段から入力する前記切替信号の信号ラインに並列に接続または切断が可能な複数の容量素子を備えることを特徴とする請求項８に記載の電圧制御発振器。
【請求項１０】
前記ＲＣフィルタは、前記容量切替手段から入力する前記切替信号の信号ラインに並列に接続または切断が可能な複数の抵抗素子を備えることを特徴とする請求項８に記載の電圧制御発振器。
【請求項１１】
前記ＲＣフィルタは、前記容量切替手段から入力する前記切替信号の信号ラインに並列に接続または切断が可能な複数の容量素子と、前記信号ラインに並列に接続または切断が可能な複数の抵抗素子を備えることを特徴とする請求項８に記載の電圧制御発振器。
【請求項１２】
電圧信号で容量値を変化させることにより発振周波数を調整する電圧制御発振器と、該電圧制御発振器の出力信号を分周する分周回路と、該分周回路の出力信号の位相と外部から入力する基準クロック信号の位相を比較して、その位相差に応じた電圧信号を出力する位相比較回路と、該位相比較回路の出力信号を平滑化するフィルタと、を備え、該フィルタにより平滑化された電圧信号を前記電圧制御発振器の容量値を変化させる電圧信号として前記電圧制御発振器に供給するシンセサイザ回路において、
前記電圧制御発振器は、連続的に電位が変化する微調整信号により容量値が変化する微調整用の可変容量素子と、１または２以上の切替信号により制御される粗調整用の１または２以上の容量素子からなる容量集合体と、前記切替信号を出力する容量切替手段と、前記容量切替手段から入力する前記切替信号の電位変化の時定数を調整する制御電圧発生手段と、を備え、周波数変化の時定数がＰＬＬのループ時定数と同じかそれよりも大きい値に設定されることを特徴とするシンセサイザ回路。
【請求項１３】
前記容量集合体は、１つ以上の可変容量素子を含み、該可変容量素子は、前記切替信号の、前記制御電圧発生手段によって調整される時定数でもって容量値を変化させることを特徴とする請求項１２に記載のシンセサイザ回路。
【請求項１４】
前記制御電圧発生手段は、電流量を制御する電流源と、前記電流源により流れる電流量および所望の時定数により決まる容量値を有し、かつ、前記容量切替手段から入力する前記切替信号が、相対的に電位の高いハイレベルおよび相対的に電位の低いローレベルのうちのいずれか一方のレベルであるときに、前記電流源により流れる電流を充電し、他方のレベルであるときに放電する時定数調整用の容量素子と、を備え、
前記時定数調整用の容量素子の充放電によって、前記容量切替手段から入力する前記切替信号の波形を鈍らせることを特徴とする請求項１３に記載のシンセサイザ回路。
【請求項１５】
前記制御電圧発生手段は、前記容量切替手段から入力する前記切替信号を入力信号とするインバータ回路を有し、該インバータ回路の出力端子に前記時定数調整用の容量素子が並列に接続されていることを特徴とする請求項１４に記載のシンセサイザ回路。
【請求項１６】
前記制御電圧発生手段は、入力信号に応じて３値以上の電位を出力するデジタルアナログ変換手段と、外部から入力する所望の時定数に応じた周波数のクロック信号のクロックごとに、前記デジタルアナログ変換手段の出力電位と前記容量切替手段から入力する前記切替信号の電位を比較して前記デジタルアナログ変換手段への前記入力信号を段階的に変化させる比較・加減算手段と、を備え、
前記デジタルアナログ変換手段の出力電位のフィードバック制御によって、該出力電位を、前記切替信号からの入力電位に一致するまで、段階的に変化させることを特徴とする請求項１３に記載のシンセサイザ回路。
【請求項１７】
前記制御電圧発生手段は、外部から入力する所望の時定数に応じた周波数のクロック信号に同期してインクリメント動作またはデクリメント動作を行い、かつ前記容量切替手段から入力する前記切替信号と自身の状態に基づいてインクリメント動作とデクリメント動作の切り替え行うカウンタ手段と、外部から入力する所望の時定数に応じた周波数のクロック信号のクロックごとに、前記カウンタ手段のカウント値を取得して保持し、該カウント値に応じた電位を出力するデジタルアナログ変換手段と、を備え、
前記カウンタ手段のインクリメント動作またはデクリメント動作によるカウント値の変化によって、前記デジタルアナログ変換手段の出力電位を段階的に変化させることを特徴とする請求項１３に記載のシンセサイザ回路。
【請求項１８】
前記カウンタ手段は、カウント値が所定の値に達すると、前記クロック信号が入力しても前記所定の値を保持し続けることを特徴とする請求項１７に記載のシンセサイザ回路。
【請求項１９】
前記容量集合体は、１つ以上の固定容量値を有する容量素子と、前記容量切替手段から入力する前記切替信号に基づいて前記容量素子の、共振回路への接続および切断を制御するスイッチと、を含み、
前記制御電圧発生手段は、前記容量切替手段から入力する前記切替信号の信号ラインに接続されるＲＣフィルタを備え、該ＲＣフィルタによって、前記容量切替手段から入力する前記切替信号の波形を鈍らせることを特徴とする請求項１２に記載のシンセサイザ回路。
【請求項２０】
前記ＲＣフィルタは、前記容量切替手段から入力する前記切替信号の信号ラインに並列に接続または切断が可能な複数の容量素子を備えることを特徴とする請求項１９に記載のシンセサイザ回路。
【請求項２１】
前記ＲＣフィルタは、前記容量切替手段から入力する前記切替信号の信号ラインに並列に接続または切断が可能な複数の抵抗素子を備えることを特徴とする請求項１９に記載のシンセサイザ回路。
【請求項２２】
前記ＲＣフィルタは、前記容量切替手段から入力する前記切替信号の信号ラインに並列に接続または切断が可能な複数の容量素子と、前記信号ラインに並列に接続または切断が可能な複数の抵抗素子を備えることを特徴とする請求項１９に記載のシンセサイザ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧制御発振器およびシンセサイザ回路に関するものである。
【背景技術】
【０００２】
近時、無線データ通信端末において、信号の送受信に必要なローカルクロックを発生させるシンセサイザ回路、およびその主要な構成回路の一つである電圧制御発振器には、低雑音特性と広帯域特性が求められる。電圧制御発振器の低雑音特性を実現するには、制御電圧の単位電圧あたりの周波数変化を小さくする必要がある。一方、電圧制御発振器の広帯域特性を実現するには、周波数の可変範囲を広くする必要がある。そこで、低雑音と広帯域の両特性が求められる用途では、固定容量値の複数のキャパシタからなる容量集合体と、可変容量素子を組み合わせた構成が用いられる。容量集合体は周波数の粗調整用であり、可変容量素子は周波数の微調整用である。【０００３】
図１８は、従来の広帯域対応の電圧制御発振器の構成を示す図である。図１８に示すように、従来の広帯域対応の電圧制御発振器（以下、単に電圧制御発振器とする）１は、固定容量値の複数のキャパシタ２，３，４，５、複数のスイッチ６，７，８，９、バラクタ１０、インダクタ１１、アンプ１２および容量切替部１３を備えている。キャパシタ２，３，４，５およびバラクタ１０は、インダクタ１１に並列に接続されており、インダクタ１１とともにＬＣ共振回路を構成する。【０００４】
スイッチ６，７，８，９は、それぞれ、キャパシタ２，３，４，５に直列に接続されており、各キャパシタ２，３，４，５の、ＬＣ共振回路への接続および切断を制御する。容量切替部１３は、切替信号ＣＴ０，ＣＴ１，ＣＴ２，ＣＴ３によって、それらスイッチ６，７，８，９の開閉を制御する。バラクタ１０の容量は、外部から入力する微調整信号Ｖｃｎｔｒｌによって変化する。微調整信号Ｖｃｎｔｒｌは、バラクタ１０の容量値を調整する電圧信号として連続的に変化する。キャパシタ２，３，４，５は、例えばそのサイズがこの順に２倍になることによって、重み付けされている。【０００５】
図１９は、図１８に示す電圧制御発振器における容量値の変化を示す図である。図１９に示すように、切替信号ＣＴ０，ＣＴ１，ＣＴ２，ＣＴ３は、それぞれのタイミングでグランド電位（ローレベル）と電源電位（ハイレベル）の間で切り替わる２値信号である。切替信号ＣＴ０，ＣＴ１，ＣＴ２，ＣＴ３がローレベルのときに、対応するスイッチが開状態となり、そのスイッチに接続されたキャパシタがＬＣ共振回路から切り離される。一方、切替信号ＣＴ０，ＣＴ１，ＣＴ２，ＣＴ３がハイレベルのときに、対応するスイッチが閉状態となり、そのスイッチに接続されたキャパシタがＬＣ共振回路に接続される。【０００６】
なお、図１９の切替信号ＣＴ０，ＣＴ１，ＣＴ２，ＣＴ３による容量を示す各波形において、段差の高さは容量値を表しており、段差が高いほど容量値が大きいことを表す。切替信号ＣＴ０，ＣＴ１，ＣＴ２，ＣＴ３による容量を示す各波形を足したものが、全容量を示す波形となる。このように、図１８に示す構成の電圧制御発振器１は、微調整信号Ｖｃｎｔｒｌによる周波数の微調整とは別に、容量切替部１３によって離散的に切り替わる複数の電圧−周波数特性カーブを有する。図２０に、電圧−周波数特性カーブを示す。このように、位相雑音（カーブの傾き）と広帯域（カーブの存在する周波数範囲）の両方が同時に達成される。このような構成の電圧制御発振器を用いたシンセサイザ回路が特許文献１に開示されている。【０００７】
【特許文献１】特開２００５−３１８５０９号公報（図１）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上述した従来の電圧制御発振器には、次のような問題点がある。図２１は、図１９に示す容量値の波形において、時刻Ｔにおける容量値の変化を拡大して示す図である。図２１に示すように、実際には、切替信号ＣＴ０，ＣＴ１，ＣＴ２，ＣＴ３の相互の時間的なずれや、各切替信号ＣＴ０，ＣＴ１，ＣＴ２，ＣＴ３のレベル遷移時のキャパシタの接続または切断のタイミングが異なることや、各スイッチの切り替わりレベル（閾値）が異なるため、粗調整用の各キャパシタの接続または切断のタイミングにずれが生じ、全容量が瞬間的に設計値よりも大きく変化することがある。【０００９】
図２０において、粗調整用の容量の切り替えによって、ある電圧−周波数特性カーブ１６から別の電圧−周波数特性カーブ１７へ移行する際に、その前後で電圧制御発振器が同じ周波数で発振するためには、矢印１８で示すように、微調整信号Ｖｃｎｔｒｌの電位をＶ２からＶ１に一瞬で変化させる必要がある。図２１に示すように全容量が過大に変化すると、電圧−周波数特性カーブの移行時の微調整信号Ｖｃｎｔｒｌの変化が大きくなる。微調整信号Ｖｃｎｔｒｌが、シンセサイザ回路のＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）の時定数よりも速く変化すると、ＰＬＬが追従できなくなるため、シンセサイザ回路の位相同期が外れてしまう。それによって、サービスが停止してしまう。【００１０】
このような不都合を回避する手段として、固定容量値の複数のキャパシタの切り替えによる複数の電圧−周波数特性カーブを利用せずに、単一のバラクタで広範囲に周波数を調整する構成が公知である。しかし、この場合には、微調整信号Ｖｃｎｔｒｌに現れる雑音信号により、出力周波数がより大きく変化してしまうため、雑音特性が悪くなり、要求される特性を満たすことができないという問題点がある。【００１１】
本発明は、上記に鑑みてなされたものであって、複数の電圧−周波数特性カーブを有し、電圧−周波数特性カーブ間の移行時に緩やかに容量が変化する電圧制御発振器を提供することを目的とする。また、本発明は、複数の電圧−周波数特性カーブを有する電圧制御発振器の電圧−周波数特性カーブ間の移行時に位相同期が外れないシンセサイザ回路を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上述した課題を解決し、目的を達成するために、本発明は、電圧信号で容量値を変化させることにより発振周波数を調整する電圧制御発振器において、微調整用の可変容量素子、粗調整用の容量集合体、容量切替手段および制御電圧発生手段を備える。可変容量素子の容量値は、連続的に電位が変化する微調整信号により変化する。容量集合体は、１または２以上の容量素子からなる。容量切替手段は、容量集合体の容量素子を制御するための切替信号を出力する。制御電圧発生手段は、容量切替手段から入力する切替信号の電位変化の時定数を調整して、切替信号の波形を鈍らせる。この波形の鈍った切替信号で容量集合体の容量素子を制御する。【００１３】
容量集合体の容量素子は、１つ以上の可変容量素子であってもよい。この場合、可変容量素子の容量値を、波形の鈍った切替信号の時定数でもって変化させる。また、容量集合体の容量素子は、１つ以上の固定容量値を有する容量素子と、この容量素子の、共振回路への接続および切断を制御するスイッチで構成されていてもよい。この場合、切替信号の信号ラインにＲＣフィルタを接続し、このＲＣフィルタで切替信号の波形を鈍らせることによって、スイッチの開閉の時定数を調整する。【００１４】
この発明によれば、切替信号の波形が鈍ることによって、粗調整用の容量素子が切り替わる際に、共振回路の容量値が緩やかに変化する。特に、粗調整用の容量素子が可変容量素子である場合、この可変容量素子の容量値が、波形の鈍った切替信号の時定数でもって緩やかに変化する。また、粗調整用の容量素子が固定容量値を有する容量素子である場合、波形の鈍った切替信号により、この容量素子の、共振回路への接続および切断を制御することによって、共振回路の容量値が緩やかに変化する。
【発明の効果】
【００１５】
本発明にかかる電圧制御発振器は、複数の電圧−周波数特性カーブを有し、電圧−周波数特性カーブ間の移行時に緩やかに容量が変化するという効果を奏する。また、本発明にかかるシンセサイザ回路は、複数の電圧−周波数特性カーブを有する電圧制御発振器の電圧−周波数特性カーブ間の移行時に位相同期が外れないという効果を奏する。
【図面の簡単な説明】
【００１６】
【図１】図１は、本発明の実施例１にかかる電圧制御発振器の構成を示す図である。
【図２】図２は、図１に示す電圧制御発振器の制御電圧発生部の構成を示す図である。
【図３】図３は、図２に示す制御電圧発生部の出力電圧の変化を示す図である。
【図４】図４は、図１に示す電圧制御発振器の容量値の変化を示す図である。
【図５】図５は、本発明の実施例２にかかる電圧制御発振器の制御電圧発生部の構成を示す図である。
【図６】図６は、図５に示す制御電圧発生部の出力電圧の変化を示す図である。
【図７】図７は、図５に示す制御電圧発生部の比較・加減算回路の構成を示す図である。
【図８】図８は、図７に示す比較・加減算回路のカウンタの動作を示す図である。
【図９】図９は、図７に示す比較・加減算回路の比較器の構成を示す図である。
【図１０】図１０は、図９に示す比較器の動作を示す図である。
【図１１】図１１は、図７に示す比較・加減算回路の動作タイミングを示す図である。
【図１２】図１２は、本発明の実施例３にかかる電圧制御発振器の制御電圧発生部の構成を示す図である。
【図１３】図１３は、図１２に示す制御電圧発生部のカウンタの動作を示す図である。
【図１４】図１４は、本発明の実施例４にかかる電圧制御発振器の構成を示す図である。
【図１５】図１５は、図１４に示す電圧制御発振器の制御電圧発生部の構成を示す図である。
【図１６】図１６は、図１４に示す電圧制御発振器の制御電圧発生部の他の構成を示す図である。
【図１７】図１７は、本発明の実施例５にかかるシンセサイザ回路の構成を示す図である。
【図１８】図１８は、従来の電圧制御発振器の構成を示す図である。
【図１９】図１９は、図１８に示す電圧制御発振器における容量値の変化を示す図である。
【図２０】図２０は、電圧制御発振器の電圧−周波数特性カーブを示す図である。
【図２１】図２１は、図１９の時刻Ｔにおける容量値の変化を拡大して示す図である。
【符号の説明】
【００１７】
２１，８１  電圧制御発振器
２２，２３，２４，２５  粗調整用バラクタ
３０  微調整用バラクタ
３３  容量切替部
３４  制御電圧発生部
４１  インバータ回路
４２，４３  電流源
４４  時定数調整用キャパシタ
５１  デジタルアナログ変換回路
５２  比較・加減算回路
５６  自状態判定カウンタ
５７  ＣＬＫトリガ付デジタルアナログ変換回路
８２，８３，８４，８５  粗調整用キャパシタ
８６，８７，８８，８９  スイッチ
９１，９２，９３，９７  ＲＣフィルタ
１０１  シンセサイザ回路
１０２  分周回路
１０３  位相比較回路
１０５  フィルタ
【発明を実施するための最良の形態】
【００１８】
以下に、本発明にかかる電圧制御発振器およびシンセサイザ回路の実施例を図面に基づいて詳細に説明する。なお、この実施例によりこの発明が限定されるものではない。一般に、電圧制御発振器は、一対の同じ構成の回路からなる差動構成となっている。ここでは、その一方の側の構成ついて説明するが、もう一方の側の構成も同様である。
【実施例１】
【００１９】
図１は、本発明の実施例１にかかる電圧制御発振器の構成を示す図である。図１に示すように、電圧制御発振器２１は、複数、特に限定しないが、例えば４個のバラクタ（可変容量素子、バリキャップ）２２，２３，２４，２５からなる周波数粗調整用の容量集合体、周波数微調整用のバラクタ３０、インダクタ３１、アンプ３２、容量切替部３３および制御電圧発生部３４を備えている。【００２０】
粗調整用バラクタ２２，２３，２４，２５および微調整用バラクタ３０は、インダクタ３１に並列に接続されており、インダクタ３１とともにＬＣ共振回路を構成する。容量切替部３３は、粗調整用バラクタ２２，２３，２４，２５を制御するための切替信号ＣＴ０，ＣＴ１，ＣＴ２，ＣＴ３を出力する。各切替信号ＣＴ０，ＣＴ１，ＣＴ２，ＣＴ３は、ハイレベルとローレベルの２値の電位をとる信号である。制御電圧発生部３４は、粗調整用バラクタ２２，２３，２４，２５ごとに設けられている。【００２１】
各制御電圧発生部３４は、容量切替部１３から入力する各切替信号ＣＴ０，ＣＴ１，ＣＴ２，ＣＴ３の電位変化の時定数を調整し、各切替信号ＣＴ０，ＣＴ１，ＣＴ２，ＣＴ３の波形を鈍らせる。この波形の鈍った切替信号ＣＴ０’，ＣＴ１’，ＣＴ２’，ＣＴ３’の時定数でもって、粗調整用の各バラクタ２２，２３，２４，２５の容量が変化する。微調整用バラクタ３０の容量は、外部から入力する微調整信号Ｖｃｎｔｒｌによって変化する。微調整信号Ｖｃｎｔｒｌは、微調整用バラクタ３０の容量値を調整する電圧信号として連続的に変化する。粗調整用バラクタ２２，２３，２４，２５は、例えばそのサイズがこの順に２倍になることによって、重み付けされている。【００２２】
図２は、図１に示す電圧制御発振器の制御電圧発生部の構成を示す図である。図２に示すように、制御電圧発生部３４は、インバータ回路４１、このインバータ回路４１のＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタとする）に接続された電流源（ＰＭＯＳトランジスタ）４２、インバータ回路４１のＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタとする）に接続された電流源（ＮＭＯＳトランジスタ）４３、および時定数調整用のキャパシタ４４を備えている。この時定数調整用キャパシタ４４は、インバータ回路４１の出力端子（ＯＵＴ）と接地点の間に接続されている。【００２３】
インバータ回路４１の入力端子（ＩＮ）には、容量切替部３３から切替信号（ＣＴ０，ＣＴ１，ＣＴ２，ＣＴ３）が入力する。切替信号（ＣＴ０，ＣＴ１，ＣＴ２，ＣＴ３）がハイレベルからローレベルに切り替わると、インバータ回路４１のＮＭＯＳトランジスタおよびＰＭＯＳトランジスタがそれぞれがオフ状態およびオン状態に切り替わる。それによって、電流源４２から流れる電流Ｉｂによって時定数調整用キャパシタ４４が充電される。従って、インバータ回路４１の出力端子（ＯＵＴ）からは、その充電によって徐々に電圧が上昇する、波形の鈍った切替信号（ＣＴ０’，ＣＴ１’，ＣＴ２’，ＣＴ３’）が出力される。【００２４】
一方、切替信号（ＣＴ０，ＣＴ１，ＣＴ２，ＣＴ３）がローレベルからハイレベルに切り替わると、インバータ回路４１のＰＭＯＳトランジスタおよびＮＭＯＳトランジスタがそれぞれがオフ状態およびオン状態に切り替わる。それによって、時定数調整用キャパシタ４４に充電されている電荷が電流Ｉｂとなって電流源４３を流れて放電される。従って、インバータ回路４１の出力端子（ＯＵＴ）からは、その放電によって徐々に電圧が下降する、波形の鈍った切替信号（ＣＴ０’，ＣＴ１’，ＣＴ２’，ＣＴ３’）が出力される。【００２５】
図３は、図２に示す制御電圧発生部の出力電圧の変化を示す図である。図３には、制御電圧発生部３４の出力信号がハイレベルからローレベルに遷移するときの様子が示されている。図３に示すように、制御電圧発生部３４から出力される切替信号（ＣＴ０’，ＣＴ１’，ＣＴ２’，ＣＴ３’）の立ち下がり時間Ｔｆが長くなり、緩やかに電圧が下降する。ローレベルからハイレベルに遷移するときの様子は、図３の中央部分が右下がりとなっている折れ線の左右を反転させた線、すなわち中央部分が右上がりの折れ線となる。【００２６】
このときの立ち上がり時間Ｔｒは、電流源４２，４３により流れる電流Ｉｂが同じであれば、立ち下がり時間Ｔｆと同じになる。立ち上がり時間Ｔｒ（立ち下がり時間Ｔｆ）は、次の式で与えられる。
Ｔｒ（＝Ｔｆ）＝Ｃ０×ＶＤＤ／Ｉｂ【００２７】
所望の立ち上がり時間Ｔｒ（立ち下がり時間Ｔｆ）が得られるように、時定数調整用キャパシタ４４の容量値Ｃ０、電源電位ＶＤＤ、および電流源４２，４３により流れる電流量Ｉｂが選択される。電流源４２，４３により流れる電流量Ｉｂは、バイアス電圧により制御される。【００２８】
図４は、図１に示す電圧制御発振器の容量値の変化を示す図である。図４に示すように、粗調整用バラクタ２２，２３，２４，２５の容量値を制御する切替信号ＣＴ０’，ＣＴ１’，ＣＴ２’，ＣＴ３’の立ち上がりおよび立ち下がりが緩やかになる。従って、切替信号ＣＴ０’，ＣＴ１’，ＣＴ２’，ＣＴ３’に時間的なずれがあっても、粗調整用バラクタ２２，２３，２４，２５の容量値を足した全容量は、急峻な変化を起こさずに、滑らかに変化する。
【実施例２】
【００２９】
図５は、本発明の実施例２にかかる電圧制御発振器の制御電圧発生部の構成を示す図である。実施例２では、電圧制御発振器の全体の構成は実施例１と同じであるが、制御電圧発生部の構成が実施例１と異なる。図５に示すように、実施例２の制御電圧発生部３４は、デジタルアナログ変換回路５１と比較・加減算回路５２を備えている。【００３０】
比較・加減算回路５２の一方の入力端子（ＩＮ）には、容量切替部３３から切替信号（ＣＴ０，ＣＴ１，ＣＴ２，ＣＴ３）が入力する。また、比較・加減算回路５２の他方の入力端子には、デジタルアナログ変換回路５１の出力信号が入力する。比較・加減算回路５２は、両入力信号を比較し、その差分の符号に応じたデジタルコードをデジタルアナログ変換回路５１に渡す。この比較およびデジタルコードの出力を行うタイミングは、比較・加減算回路５２に外部から入力するクロック信号ＣＬＫのクロックごとの立ち上がりエッジに同期したタイミングである。このクロック信号ＣＬＫの周波数は、所望の時定数に応じた周波数である。【００３１】
デジタルアナログ変換回路５１は、比較・加減算回路５２から渡されるデジタルコードに応じて、その出力端子（ＯＵＴ）から３値以上の電位を出力する。この出力電位は、波形の鈍った切替信号（ＣＴ０’，ＣＴ１’，ＣＴ２’，ＣＴ３’）として粗調整用バラクタ２２，２３，２４，２５へ出力されるとともに、比較・加減算回路５２にフィードバックされる。それによって、比較・加減算回路５２は、デジタルアナログ変換回路５１の出力電位が、容量切替部３３から入力する切替信号（ＣＴ０，ＣＴ１，ＣＴ２，ＣＴ３）の電位に徐々に近づくように、デジタルコードを出力する。【００３２】
図６は、図５に示す制御電圧発生部の出力電圧の変化を示す図である。図６に示すように、容量切替部３３から比較・加減算回路５２に入力する切替信号（ＣＴ０，ＣＴ１，ＣＴ２，ＣＴ３）が、ある時刻にハイレベルからローレベルに遷移すると、デジタルアナログ変換回路５１の出力端子（ＯＵＴ）には、１クロック周期ごとに、デジタルアナログ変換回路５１の多値数で決まる出力ステップでハイレベルからローレベルへ徐々に変化する信号が現れる。この信号が、波形の鈍った切替信号（ＣＴ０’，ＣＴ１’，ＣＴ２’，ＣＴ３’）である。【００３３】
比較・加減算回路５２は、容量切替部３３から入力する切替信号（ＣＴ０，ＣＴ１，ＣＴ２，ＣＴ３）と、デジタルアナログ変換回路５１から出力される切替信号（ＣＴ０’，ＣＴ１’，ＣＴ２’，ＣＴ３’）が釣り合うと、クロック信号ＣＬＫの入力があっても、デジタルコードを変化させない。従って、デジタルアナログ変換回路５１の出力電位は、ハイレベルまたはローレベルに固定される。【００３４】
図７は、比較・加減算回路の構成を示す図である。図７に示すように、比較・加減算回路５２は、２個の比較器６１，６２、アップ／ダウンの切り替えが可能なカウンタ６３、２個のオペアンプ６４，６５、２個のインバータ６６，６７、２個のナンドゲート６８，６９、２個のアンドゲート７０，７１、および電源電圧（電源電位ＶＤＤ−接地電位ＧＮＤ）を抵抗分割する例えば７個の抵抗素子の直列接続体（以下、抵抗直列接続体とする）７２を備えている。【００３５】
第１のオペアンプ６４において、その非反転入力端子には、容量切替部３３から入力する切替信号（ＣＴ０，ＣＴ１，ＣＴ２，ＣＴ３）が入力し、その反転入力端子には、デジタルアナログ変換回路５１の出力信号が入力する。第２のオペアンプ６５においては、入力信号が第１のオペアンプ６４と逆になる。第１の比較器６１は、デジタルアナログ変換回路５１の出力電位を、電源電位ＶＤＤおよびその６／７の電位と比較する。第１のナンドゲート６８は、第１の比較器６１の出力信号ＢＵと、容量切替部３３から入力する切替信号（ＣＴ０，ＣＴ１，ＣＴ２，ＣＴ３）の否定論理積演算を行う。【００３６】
第１のアンドゲート７０は、第１のオペアンプ６４の出力信号ＡＵと、容量切替部３３から入力する切替信号（ＣＴ０，ＣＴ１，ＣＴ２，ＣＴ３）と、第１のナンドゲート６８の出力信号ＣＵの論理積演算を行い、カウンタ６３へカウントアップ動作を行わせる信号（以下、カウントアップ信号とする）ＵＰを出力する。一方、第２の比較器６２は、デジタルアナログ変換回路５１の出力電位を、電源電位ＶＤＤの１／７の電位および接地電位ＧＮＤと比較する。第２のナンドゲート６９は、第２の比較器６２の出力信号ＢＤと、容量切替部３３から入力する切替信号（ＣＴ０，ＣＴ１，ＣＴ２，ＣＴ３）を第２のインバータ６７により反転した信号の否定論理積演算を行う。【００３７】
第２のアンドゲート７１は、第２のオペアンプ６５の出力信号ＡＤと、容量切替部３３から入力する切替信号（ＣＴ０，ＣＴ１，ＣＴ２，ＣＴ３）を第１のインバータ６６により反転した信号と、第２のナンドゲート６９の出力信号ＣＤの論理積演算を行い、カウンタ６３へカウントダウン動作を行わせる信号（以下、カウントダウン信号とする）ＤＯＷＮを出力する。カウンタ６３は、カウントアップ信号ＵＰまたはカウントダウン信号ＤＯＷＮの入力に応じて、ＣＬＫ入力毎にインクリメントまたはデクリメントする。カウンタ６３は、例えば３ビットのデジタルコードＱＤを出力する。【００３８】
図８は、図７に示す比較・加減算回路のカウンタの動作を示す図である。図８に示すように、カウントアップ信号ＵＰがハイレベルのときに、デジタルコードＱＤの値がインクリメントされ、カウントダウン信号ＤＯＷＮがハイレベルのときに、デジタルコードＱＤの値がデクリメントされる。カウントアップ信号ＵＰおよびカウントダウン信号ＤＯＷＮがともにローレベルのときには、ＣＬＫ入力があってもデジタルコードＱＤの値は変化しない。【００３９】
図９は、図７に示す比較・加減算回路の比較器の構成を示す図である。第１の比較器６１と第２の比較器６２は、同じ構成であるので、ここでは、第１の比較器６１の構成を説明する。図９に示すように、第１の比較器６１は、２個のオペアンプ７６，７７とアンドゲート７８を備えている。第３のオペアンプ７６において、その非反転入力端子には、電源電位ＶＤＤが印加され、その反転入力端子には、デジタルアナログ変換回路５１の出力信号が入力する。第４のオペアンプ７７において、その反転入力端子には、電源電位ＶＤＤの６／７の電位が印加され、その非反転入力端子には、デジタルアナログ変換回路５１の出力信号が入力する。【００４０】
第３のアンドゲート７８は、第３のオペアンプ７６の出力信号ＸＨと第４のオペアンプ７７の出力信号ＸＬの論理積演算を行う。第３のアンドゲート７８の出力信号ＷＣは、上述した第１の比較器６１の出力信号ＢＵとなる。図９に示す比較器が第２の比較器６２である場合には、第３のオペアンプ７６の非反転入力端子に電源電位ＶＤＤの１／７の電位が印加され、第４のオペアンプ７７の反転入力端子に接地電位ＧＮＤが印加され、その出力信号ＷＣが、第２の比較器６２の出力信号ＢＤとなる。【００４１】
図１０は、図９に示す比較器の動作を示す図である。図１０に示すように、デジタルアナログ変換回路５１の出力電位（表のＩＮ）が第３のオペアンプ７６の非反転入力端子の電位（表のＲＨ）よりも高い場合、第４のオペアンプ７７の出力信号ＸＬの電位および第３のオペアンプ７６の出力信号ＸＨの電位がそれぞれハイレベル（Ｈ）およびローレベル（Ｌ）となり、出力信号ＷＣの電位がローレベルとなる。また、デジタルアナログ変換回路５１の出力電位（表のＩＮ）が第４のオペアンプ７７の反転入力端子の電位（表のＲＬ）よりも低い場合には、出力信号ＸＬの電位および出力信号ＸＨの電位がそれぞれローレベルおよびハイレベルとなり、出力信号ＷＣの電位がローレベルとなる。それに対して、デジタルアナログ変換回路５１の出力電位（表のＩＮ）が第４のオペアンプ７７の反転入力端子の電位（表のＲＬ）と第３のオペアンプ７６の非反転入力端子の電位（表のＲＨ）の間にある場合には、出力信号ＸＬの電位および出力信号ＸＨの電位がともにハイレベルとなり、出力信号ＷＣの電位がハイレベルとなる。【００４２】
図１１は、図７に示す比較・加減算回路の動作タイミングを示す図である。図１１において、ｔ１で示す期間は、デジタルアナログ変換回路５１の出力電位が接地電位ＧＮＤと電源電位ＶＤＤの１／７の電位の間にあり、かつ容量切替部３３から入力する切替信号（ＣＴ０，ＣＴ１，ＣＴ２，ＣＴ３）がローレベルのときである。その状態から、切替信号（ＣＴ０，ＣＴ１，ＣＴ２，ＣＴ３）がハイレベルに切り替わった直後の状態が、ｔ２で示す期間である。この切替信号（ＣＴ０，ＣＴ１，ＣＴ２，ＣＴ３）の切り替わりの直後のクロック信号ＣＬＫの立ち上がりエッジに同期して、デジタルコードＱＤの値のインクリメントが始まる。【００４３】
続くｔ３で示す期間は、後続のクロック信号ＣＬＫの立ち上がりエッジに同期して、デジタルコードＱＤの値のインクリメントが継続され、デジタルアナログ変換回路５１の出力電位が徐々に上昇している段階である。ｔ４で示す期間は、デジタルアナログ変換回路５１の出力電位が電源電位ＶＤＤの６／７の電位と電源電位ＶＤＤの間まで上昇し、切替信号（ＣＴ０，ＣＴ１，ＣＴ２，ＣＴ３）のハイレベルと一致して安定した状態である。その状態から、切替信号（ＣＴ０，ＣＴ１，ＣＴ２，ＣＴ３）がローレベルに切り替わった直後の状態が、ｔ５で示す期間である。【００４４】
この切替信号（ＣＴ０，ＣＴ１，ＣＴ２，ＣＴ３）の切り替わりの直後のクロック信号ＣＬＫの立ち上がりエッジに同期して、デジタルコードＱＤの値のデクリメントが始まる。続くｔ６で示す期間は、後続のクロック信号ＣＬＫの立ち上がりエッジに同期して、デジタルコードＱＤの値のデクリメントが継続され、デジタルアナログ変換回路５１の出力電位が徐々に下降している段階である。そして、デジタルアナログ変換回路５１の出力電位が接地電位ＧＮＤと電源電位ＶＤＤの１／７の電位の間まで落ちると、切替信号（ＣＴ０，ＣＴ１，ＣＴ２，ＣＴ３）のローレベルと一致して安定した状態（期間：ｔ１）となる。
【実施例３】
【００４５】
図１２は、本発明の実施例３にかかる電圧制御発振器の制御電圧発生部の構成を示す図である。実施例３では、電圧制御発振器の全体の構成は実施例１と同じであるが、制御電圧発生部の構成が実施例１と異なる。図１２に示すように、実施例３の制御電圧発生部３４は、自状態判定カウンタ５６とＣＬＫトリガ付デジタルアナログ変換回路５７を備えている。【００４６】
自状態判定カウンタ５６の入力端子（ＩＮ）には、容量切替部３３から切替信号（ＣＴ０，ＣＴ１，ＣＴ２，ＣＴ３）が入力する。また、自状態判定カウンタ５６のＣＬＫ端子には、外部から所望の時定数に応じた周波数のクロック信号ＣＬＫが入力する。自状態判定カウンタ５６は、このクロック信号ＣＬＫの例えば立ち上がりエッジに同期して、インクリメント動作またはデクリメント動作を行う。また、自状態判定カウンタ５６は、切替信号（ＣＴ０，ＣＴ１，ＣＴ２，ＣＴ３）と自身の状態に基づいて、インクリメント動作とデクリメント動作の切り替え行う。そして、自状態判定カウンタ５６は、そのカウント値をデジタルコードとして出力する。【００４７】
図１３は、図１２に示す制御電圧発生部の自状態判定カウンタの動作を示す図である。図１３に示すように、自状態判定カウンタ５６の動作は、例えば、以下の４つに分けられる。（１）カウンタの全ビットの値が１、すなわちデジタルコードＱが「１１１・・・１」である場合、切替信号（ＣＴ０，ＣＴ１，ＣＴ２，ＣＴ３）の電位がハイレベル（Ｈ）であれば、現在のデジタルコードの値Ｑ（「１１１・・・１」）を保持する。（２）デジタルコードの値Ｑが「１１１・・・１」でない場合、切替信号（ＣＴ０，ＣＴ１，ＣＴ２，ＣＴ３）の電位がハイレベル（Ｈ）であれば、カウンタをインクリメントしてデジタルコードの値を［Ｑ＋１］に更新とする。【００４８】
（３）カウンタの全ビットの値が０でない、すなわちデジタルコードの値Ｑが「０００・・・０」でない場合、切替信号（ＣＴ０，ＣＴ１，ＣＴ２，ＣＴ３）の電位がローレベル（Ｌ）であれば、カウンタをデクリメントしてデジタルコードの値を［Ｑ−１］に更新する。（４）デジタルコードＱが「０００・・・０」である場合、切替信号（ＣＴ０，ＣＴ１，ＣＴ２，ＣＴ３）の電位がローレベル（Ｌ）であれば、現在のデジタルコードの値Ｑ（「０００・・・０」）を保持する。【００４９】
ＣＬＫトリガ付デジタルアナログ変換回路５７は、外部から入力する所望の時定数に応じた周波数のクロック信号ＣＬＫをトリガとして、自状態判定カウンタ５６からデジタルコードを取得する。ＣＬＫトリガ付デジタルアナログ変換回路５７は、取得したデジタルコードを、次のデジタルコード取得タイミングまで保持するとともに、その保持しているデジタルコードに応じて、その出力端子（ＯＵＴ）から３値以上の電位を出力する。この出力電位は、波形の鈍った切替信号（ＣＴ０’，ＣＴ１’，ＣＴ２’，ＣＴ３’）として粗調整用バラクタ２２，２３，２４，２５へ出力される。【００５０】
自状態判定カウンタ５６およびＣＬＫトリガ付デジタルアナログ変換回路５７の動作タイミングを決める前記クロック信号ＣＬＫ、自状態判定カウンタ５６の入力端子（ＩＮ）およびＣＬＫトリガ付デジタルアナログ変換回路５７の出力端子（ＯＵＴ）に現れる信号は、図１１と全く同等になる。つまり、ＣＬＫトリガ付デジタルアナログ変換回路５７の出力端子（ＯＵＴ）には、波形の鈍った切替信号（ＣＴ０’，ＣＴ１’，ＣＴ２’，ＣＴ３’）として、実施例２と同様に、１クロック周期ごとに徐々に変化する信号が現れる。実施例３では、比較器（コンパレータ）等のアナログ回路が不要であるので、制御電圧発生部３４、またはそれを含む電圧制御発振器２１をデジタル回路で実現するのに適している。
【実施例４】
【００５１】
図１４は、本発明の実施例４にかかる電圧制御発振器の構成を示す図である。実施例４の電圧制御発振器８１が実施例１と異なるのは、周波数粗調整用の容量集合体が、固定容量値を有する複数のキャパシタ８２，８３，８４，８５と、各キャパシタ８２，８３，８４，８５の、共振回路への接続および切断を制御するスイッチ８６，８７，８８，８９で構成されていることである。また、各制御電圧発生部３４が、容量切替部３３から入力する切替信号ＣＴ０，ＣＴ１，ＣＴ２，ＣＴ３の波形を鈍らせ、その波形の鈍った切替信号ＣＴ０’，ＣＴ１’，ＣＴ２’，ＣＴ３’によってスイッチ８６，８７，８８，８９の開閉を制御することである。【００５２】
図１５は、図１４に示す電圧制御発振器の制御電圧発生部の構成を示す図である。図１５に示すように、制御電圧発生部３４は、容量切替部３３から切替信号（ＣＴ０，ＣＴ１，ＣＴ２，ＣＴ３）が入力する入力端子（ＩＮ）と、波形の鈍った切替信号（ＣＴ０’，ＣＴ１’，ＣＴ２’，ＣＴ３’）を出力する出力端子（ＯＵＴ）の間の信号ラインに、抵抗素子と容量素子からなるＲＣフィルタを接続した構成となっている。ＲＣフィルタの抵抗素子は、例えば、集積に優れるＭＯＳトランジスタ９１により構成される。【００５３】
ＲＣフィルタの容量素子は、複数のキャパシタ９２，９３により構成される。各キャパシタ９２，９３は、それぞれ、スイッチとなるＭＯＳトランジスタ９４，９５を介して、切替信号の信号ラインに並列に接続されている。実施例４では、ＭＯＳトランジスタ９４，９５のオン／オフを制御する時定数設定部９６が設けられている。この時定数設定部９６により、切替信号の信号ラインに接続されるキャパシタ９２，９３の数を制御することによって、所望の時定数が得られる。なお、ＲＣフィルタのキャパシタの数は、３個以上でもよい。【００５４】
図１６は、図１４に示す電圧制御発振器の制御電圧発生部の他の構成を示す図である。図１６に示す制御電圧発生部３４では、切替信号の信号ラインに、ＲＣフィルタの抵抗素子となる複数のＭＯＳトランジスタ９１，９７が並列に接続されている。この例では、時定数設定部９６により、ＭＯＳトランジスタ９１，９７のオン／オフを制御し、切替信号の信号ラインに接続されるＭＯＳトランジスタ９１，９７の数を制御することによって、所望の時定数が得られる。なお、ＲＣフィルタの抵抗素子となるＭＯＳトランジスタの数は、３個以上でもよい。また、ＲＣフィルタの容量素子と抵抗素子を複数ずつ設け、それらの接続および切断を制御することによって、所望の時定数を得るようにしてもよい。
【実施例５】
【００５５】
図１７は、本発明の実施例５にかかるシンセサイザ回路の構成を示す図である。図１７に示すように、シンセサイザ回路１０１は、実施例１の電圧制御発振器２１、分周回路１０２、位相比較回路１０３、チャージポンプ回路１０４、ループフィルタ等のフィルタ１０５および制御回路１０６を備えている。電圧制御発振器２１の出力信号（出力ＣＬＫ）は、分周回路１０２において所望の周波数に分周される。分周回路１０２の出力信号は、位相比較回路１０３において、外部から入力する基準クロック信号（基準ＣＬＫ）の位相と比較される。【００５６】
位相比較回路１０３は、その位相差に応じた電圧信号を出力する。位相比較回路１０３の出力電圧は、チャージポンプ回路１０４により所望の電圧に変換される。チャージポンプ回路１０４の出力信号は、フィルタ１０５により平滑化され、微調整信号Ｖｃｎｔｒｌとして電圧制御発振器２１に渡される。また、この微調整信号Ｖｃｎｔｒｌの電位は、制御回路１０６により監視される。制御回路１０６は、微調整信号Ｖｃｎｔｒｌの電位をコンパレータ等で監視し、調整値として設計時に設定された範囲から外れると、電圧制御発振器２１の容量切替部３３に対して、切替信号ＣＴ０，ＣＴ１，ＣＴ２，ＣＴ３の電位を切り替えるための値をインクリメントまたはデクリメントするような論理回路で構成されている。【００５７】
例えば、制御回路１０６は、微調整信号Ｖｃｎｔｒｌが、接地電位ＧＮＤに対して０．２Ｖ高い電位よりも低い場合に、インクリメントし、電源電位ＶＤＤに対して０．２Ｖ低い電位よりも高い場合に、デクリメントする。切替信号ＣＴ０，ＣＴ１，ＣＴ２，ＣＴ３の電位を切り替えるための値に基づいて、各切替信号ＣＴ０，ＣＴ１，ＣＴ２，ＣＴ３の電位が決まる。このシンセサイザ回路１０１では、周波数変化の時定数がＰＬＬのループ時定数と同じかそれよりも大きい値に設定される。【００５８】
実施例１、実施例２または実施例３によれば、電圧制御発振器２１において、粗調整用バラクタ２２，２３，２４，２５の容量値が、波形の鈍った切替信号の時定数でもって緩やかに変化するので、共振回路の全容量値が緩やかに変化する。実施例４によれば、共振回路への粗調整用キャパシタ８２，８３，８４，８５の接続および切断を制御するスイッチ８６，８７，８８，８９の開閉が、波形の鈍った切替信号の時定数でもって切り替わるので、共振回路の全容量値が緩やかに変化する。また、実施例４によれば、半導体回路の作成後であっても、外部から時定数設定部９６を操作してＲＣフィルタとして有効な容量素子または抵抗素子の数を選択することによって、時定数調整を自由に行うことができる。さらに、実施例３または実施例４には、実施例１または実施例２よりも簡易に実現できるという利点がある。実施例５によれば、複数の電圧−周波数特性カーブを有する電圧制御発振器の電圧−周波数特性カーブ間の移行時に、シンセサイザ回路の位相同期が外れないという効果を奏する。
【産業上の利用可能性】
【００５９】
以上のように、本発明にかかる電圧制御発振器およびシンセサイザ回路は、テレビ放送や携帯電話などの無線通信分野に有用であり、特に、無線データ通信の端末に適している。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【手続補正書】
【提出日】平成21年5月22日(2009.5.22)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧制御発振器およびシンセサイザ回路に関するものである。
【背景技術】
【０００２】
近時、無線データ通信端末において、信号の送受信に必要なローカルクロックを発生させるシンセサイザ回路、およびその主要な構成回路の一つである電圧制御発振器には、低雑音特性と広帯域特性が求められる。電圧制御発振器の低雑音特性を実現するには、制御電圧の単位電圧あたりの周波数変化を小さくする必要がある。一方、電圧制御発振器の広帯域特性を実現するには、周波数の可変範囲を広くする必要がある。そこで、低雑音と広帯域の両特性が求められる用途では、固定容量値の複数のキャパシタからなる容量集合体と、可変容量素子を組み合わせた構成が用いられる。容量集合体は周波数の粗調整用であり、可変容量素子は周波数の微調整用である。
【０００３】
図１８は、従来の広帯域対応の電圧制御発振器の構成を示す図である。図１８に示すように、従来の広帯域対応の電圧制御発振器（以下、単に電圧制御発振器とする）１は、固定容量値の複数のキャパシタ２，３，４，５、複数のスイッチ６，７，８，９、バラクタ１０、インダクタ１１、アンプ１２および容量切替部１３を備えている。キャパシタ２，３，４，５およびバラクタ１０は、インダクタ１１に並列に接続されており、インダクタ１１とともにＬＣ共振回路を構成する。
【０００４】
スイッチ６，７，８，９は、それぞれ、キャパシタ２，３，４，５に直列に接続されており、各キャパシタ２，３，４，５の、ＬＣ共振回路への接続および切断を制御する。容量切替部１３は、切替信号ＣＴ０，ＣＴ１，ＣＴ２，ＣＴ３によって、それらスイッチ６，７，８，９の開閉を制御する。バラクタ１０の容量は、外部から入力する微調整信号Ｖｃｎｔｒｌによって変化する。微調整信号Ｖｃｎｔｒｌは、バラクタ１０の容量値を調整する電圧信号として連続的に変化する。キャパシタ２，３，４，５は、例えばそのサイズがこの順に２倍になることによって、重み付けされている。
【０００５】
図１９は、図１８に示す電圧制御発振器における容量値の変化を示す図である。図１９に示すように、切替信号ＣＴ０，ＣＴ１，ＣＴ２，ＣＴ３は、それぞれのタイミングでグランド電位（ローレベル）と電源電位（ハイレベル）の間で切り替わる２値信号である。切替信号ＣＴ０，ＣＴ１，ＣＴ２，ＣＴ３がローレベルのときに、対応するスイッチが開状態となり、そのスイッチに接続されたキャパシタがＬＣ共振回路から切り離される。一方、切替信号ＣＴ０，ＣＴ１，ＣＴ２，ＣＴ３がハイレベルのときに、対応するスイッチが閉状態となり、そのスイッチに接続されたキャパシタがＬＣ共振回路に接続される。
【０００６】
なお、図１９の切替信号ＣＴ０，ＣＴ１，ＣＴ２，ＣＴ３による容量を示す各波形において、段差の高さは容量値を表しており、段差が高いほど容量値が大きいことを表す。切替信号ＣＴ０，ＣＴ１，ＣＴ２，ＣＴ３による容量を示す各波形を足したものが、全容量を示す波形となる。このように、図１８に示す構成の電圧制御発振器１は、微調整信号Ｖｃｎｔｒｌによる周波数の微調整とは別に、容量切替部１３によって離散的に切り替わる複数の電圧−周波数特性カーブを有する。図２０に、電圧−周波数特性カーブを示す。このように、位相雑音（カーブの傾き）と広帯域（カーブの存在する周波数範囲）の両方が同時に達成される。このような構成の電圧制御発振器を用いたシンセサイザ回路が特許文献１に開示されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００５−３１８５０９号公報（図１）
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、上述した従来の電圧制御発振器には、次のような問題点がある。図２１は、図１９に示す容量値の波形において、時刻Ｔにおける容量値の変化を拡大して示す図である。図２１に示すように、実際には、切替信号ＣＴ０，ＣＴ１，ＣＴ２，ＣＴ３の相互の時間的なずれや、各切替信号ＣＴ０，ＣＴ１，ＣＴ２，ＣＴ３のレベル遷移時のキャパシタの接続または切断のタイミングが異なることや、各スイッチの切り替わりレベル（閾値）が異なるため、粗調整用の各キャパシタの接続または切断のタイミングにずれが生じ、全容量が瞬間的に設計値よりも大きく変化することがある。
【０００９】
図２０において、粗調整用の容量の切り替えによって、ある電圧−周波数特性カーブ１６から別の電圧−周波数特性カーブ１７へ移行する際に、その前後で電圧制御発振器が同じ周波数で発振するためには、矢印１８で示すように、微調整信号Ｖｃｎｔｒｌの電位をＶ２からＶ１に一瞬で変化させる必要がある。図２１に示すように全容量が過大に変化すると、電圧−周波数特性カーブの移行時の微調整信号Ｖｃｎｔｒｌの変化が大きくなる。微調整信号Ｖｃｎｔｒｌが、シンセサイザ回路のＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）の時定数よりも速く変化すると、ＰＬＬが追従できなくなるため、シンセサイザ回路の位相同期が外れてしまう。それによって、サービスが停止してしまう。
【００１０】
このような不都合を回避する手段として、固定容量値の複数のキャパシタの切り替えによる複数の電圧−周波数特性カーブを利用せずに、単一のバラクタで広範囲に周波数を調整する構成が公知である。しかし、この場合には、微調整信号Ｖｃｎｔｒｌに現れる雑音信号により、出力周波数がより大きく変化してしまうため、雑音特性が悪くなり、要求される特性を満たすことができないという問題点がある。
【００１１】
本発明は、上記に鑑みてなされたものであって、複数の電圧−周波数特性カーブを有し、電圧−周波数特性カーブ間の移行時に緩やかに容量が変化する電圧制御発振器を提供することを目的とする。また、本発明は、複数の電圧−周波数特性カーブを有する電圧制御発振器の電圧−周波数特性カーブ間の移行時に位相同期が外れないシンセサイザ回路を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上述した課題を解決し、目的を達成するために、本発明は、電圧信号で容量値を変化させることにより発振周波数を調整する電圧制御発振器において、微調整用の可変容量素子、粗調整用の容量集合体、容量切替手段および制御電圧発生手段を備える。可変容量素子の容量値は、連続的に電位が変化する微調整信号により変化する。容量集合体は、１または２以上の容量素子からなる。容量切替手段は、容量集合体の容量素子を制御するための切替信号を出力する。制御電圧発生手段は、容量切替手段から入力する切替信号の電位変化の時定数を調整して、切替信号の波形を鈍らせる。この波形の鈍った切替信号で容量集合体の容量素子を制御する。
【００１３】
容量集合体の容量素子は、１つ以上の可変容量素子であってもよい。この場合、可変容量素子の容量値を、波形の鈍った切替信号の時定数でもって変化させる。また、容量集合体の容量素子は、１つ以上の固定容量値を有する容量素子と、この容量素子の、共振回路への接続および切断を制御するスイッチで構成されていてもよい。この場合、切替信号の信号ラインにＲＣフィルタを接続し、このＲＣフィルタで切替信号の波形を鈍らせることによって、スイッチの開閉の時定数を調整する。
【００１４】
この発明によれば、切替信号の波形が鈍ることによって、粗調整用の容量素子が切り替わる際に、共振回路の容量値が緩やかに変化する。特に、粗調整用の容量素子が可変容量素子である場合、この可変容量素子の容量値が、波形の鈍った切替信号の時定数でもって緩やかに変化する。また、粗調整用の容量素子が固定容量値を有する容量素子である場合、波形の鈍った切替信号により、この容量素子の、共振回路への接続および切断を制御することによって、共振回路の容量値が緩やかに変化する。
【発明の効果】
【００１５】
本発明にかかる電圧制御発振器は、複数の電圧−周波数特性カーブを有し、電圧−周波数特性カーブ間の移行時に緩やかに容量が変化するという効果を奏する。また、本発明にかかるシンセサイザ回路は、複数の電圧−周波数特性カーブを有する電圧制御発振器の電圧−周波数特性カーブ間の移行時に位相同期が外れないという効果を奏する。
【図面の簡単な説明】
【００１６】
【図１】本発明の実施例１にかかる電圧制御発振器の構成を示す図である。
【図２】図１に示す電圧制御発振器の制御電圧発生部の構成を示す図である。
【図３】図２に示す制御電圧発生部の出力電圧の変化を示す図である。
【図４】図１に示す電圧制御発振器の容量値の変化を示す図である。
【図５】本発明の実施例２にかかる電圧制御発振器の制御電圧発生部の構成を示す図である。
【図６】図５に示す制御電圧発生部の出力電圧の変化を示す図である。
【図７】図５に示す制御電圧発生部の比較・加減算回路の構成を示す図である。
【図８】図７に示す比較・加減算回路のカウンタの動作を示す図である。
【図９】図７に示す比較・加減算回路の比較器の構成を示す図である。
【図１０】図９に示す比較器の動作を示す図である。
【図１１】図７に示す比較・加減算回路の動作タイミングを示す図である。
【図１２】本発明の実施例３にかかる電圧制御発振器の制御電圧発生部の構成を示す図である。
【図１３】図１２に示す制御電圧発生部のカウンタの動作を示す図である。
【図１４】本発明の実施例４にかかる電圧制御発振器の構成を示す図である。
【図１５】図１４に示す電圧制御発振器の制御電圧発生部の構成を示す図である。
【図１６】図１４に示す電圧制御発振器の制御電圧発生部の他の構成を示す図である。
【図１７】本発明の実施例５にかかるシンセサイザ回路の構成を示す図である。
【図１８】従来の電圧制御発振器の構成を示す図である。
【図１９】図１８に示す電圧制御発振器における容量値の変化を示す図である。
【図２０】電圧制御発振器の電圧−周波数特性カーブを示す図である。
【図２１】図１９の時刻Ｔにおける容量値の変化を拡大して示す図である。
【発明を実施するための形態】
【００１７】
以下に、本発明にかかる電圧制御発振器およびシンセサイザ回路の実施例を図面に基づいて詳細に説明する。なお、この実施例によりこの発明が限定されるものではない。一般に、電圧制御発振器は、一対の同じ構成の回路からなる差動構成となっている。ここでは、その一方の側の構成ついて説明するが、もう一方の側の構成も同様である。
【実施例１】
【００１８】
図１は、本発明の実施例１にかかる電圧制御発振器の構成を示す図である。図１に示すように、電圧制御発振器２１は、複数、特に限定しないが、例えば４個のバラクタ（可変容量素子、バリキャップ）２２，２３，２４，２５からなる周波数粗調整用の容量集合体、周波数微調整用のバラクタ３０、インダクタ３１、アンプ３２、容量切替部３３および制御電圧発生部３４を備えている。
【００１９】
粗調整用バラクタ２２，２３，２４，２５および微調整用バラクタ３０は、インダクタ３１に並列に接続されており、インダクタ３１とともにＬＣ共振回路を構成する。容量切替部３３は、粗調整用バラクタ２２，２３，２４，２５を制御するための切替信号ＣＴ０，ＣＴ１，ＣＴ２，ＣＴ３を出力する。各切替信号ＣＴ０，ＣＴ１，ＣＴ２，ＣＴ３は、ハイレベルとローレベルの２値の電位をとる信号である。制御電圧発生部３４は、粗調整用バラクタ２２，２３，２４，２５ごとに設けられている。
【００２０】
各制御電圧発生部３４は、容量切替部１３から入力する各切替信号ＣＴ０，ＣＴ１，ＣＴ２，ＣＴ３の電位変化の時定数を調整し、各切替信号ＣＴ０，ＣＴ１，ＣＴ２，ＣＴ３の波形を鈍らせる。この波形の鈍った切替信号ＣＴ０’，ＣＴ１’，ＣＴ２’，ＣＴ３’の時定数でもって、粗調整用の各バラクタ２２，２３，２４，２５の容量が変化する。微調整用バラクタ３０の容量は、外部から入力する微調整信号Ｖｃｎｔｒｌによって変化する。微調整信号Ｖｃｎｔｒｌは、微調整用バラクタ３０の容量値を調整する電圧信号として連続的に変化する。粗調整用バラクタ２２，２３，２４，２５は、例えばそのサイズがこの順に２倍になることによって、重み付けされている。
【００２１】
図２は、図１に示す電圧制御発振器の制御電圧発生部の構成を示す図である。図２に示すように、制御電圧発生部３４は、インバータ回路４１、このインバータ回路４１のＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタとする）に接続された電流源（ＰＭＯＳトランジスタ）４２、インバータ回路４１のＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタとする）に接続された電流源（ＮＭＯＳトランジスタ）４３、および時定数調整用のキャパシタ４４を備えている。この時定数調整用キャパシタ４４は、インバータ回路４１の出力端子（ＯＵＴ）と接地点の間に接続されている。
【００２２】
インバータ回路４１の入力端子（ＩＮ）には、容量切替部３３から切替信号（ＣＴ０，ＣＴ１，ＣＴ２，ＣＴ３）が入力する。切替信号（ＣＴ０，ＣＴ１，ＣＴ２，ＣＴ３）がハイレベルからローレベルに切り替わると、インバータ回路４１のＮＭＯＳトランジスタおよびＰＭＯＳトランジスタがそれぞれがオフ状態およびオン状態に切り替わる。それによって、電流源４２から流れる電流Ｉｂによって時定数調整用キャパシタ４４が充電される。従って、インバータ回路４１の出力端子（ＯＵＴ）からは、その充電によって徐々に電圧が上昇する、波形の鈍った切替信号（ＣＴ０’，ＣＴ１’，ＣＴ２’，ＣＴ３’）が出力される。
【００２３】
一方、切替信号（ＣＴ０，ＣＴ１，ＣＴ２，ＣＴ３）がローレベルからハイレベルに切り替わると、インバータ回路４１のＰＭＯＳトランジスタおよびＮＭＯＳトランジスタがそれぞれがオフ状態およびオン状態に切り替わる。それによって、時定数調整用キャパシタ４４に充電されている電荷が電流Ｉｂとなって電流源４３を流れて放電される。従って、インバータ回路４１の出力端子（ＯＵＴ）からは、その放電によって徐々に電圧が下降する、波形の鈍った切替信号（ＣＴ０’，ＣＴ１’，ＣＴ２’，ＣＴ３’）が出力される。
【００２４】
図３は、図２に示す制御電圧発生部の出力電圧の変化を示す図である。図３には、制御電圧発生部３４の出力信号がハイレベルからローレベルに遷移するときの様子が示されている。図３に示すように、制御電圧発生部３４から出力される切替信号（ＣＴ０’，ＣＴ１’，ＣＴ２’，ＣＴ３’）の立ち下がり時間Ｔｆが長くなり、緩やかに電圧が下降する。ローレベルからハイレベルに遷移するときの様子は、図３の中央部分が右下がりとなっている折れ線の左右を反転させた線、すなわち中央部分が右上がりの折れ線となる。
【００２５】
このときの立ち上がり時間Ｔｒは、電流源４２，４３により流れる電流Ｉｂが同じであれば、立ち下がり時間Ｔｆと同じになる。立ち上がり時間Ｔｒ（立ち下がり時間Ｔｆ）は、次の式で与えられる。
Ｔｒ（＝Ｔｆ）＝Ｃ０×ＶＤＤ／Ｉｂ
【００２６】
所望の立ち上がり時間Ｔｒ（立ち下がり時間Ｔｆ）が得られるように、時定数調整用キャパシタ４４の容量値Ｃ０、電源電位ＶＤＤ、および電流源４２，４３により流れる電流量Ｉｂが選択される。電流源４２，４３により流れる電流量Ｉｂは、バイアス電圧により制御される。
【００２７】
図４は、図１に示す電圧制御発振器の容量値の変化を示す図である。図４に示すように、粗調整用バラクタ２２，２３，２４，２５の容量値を制御する切替信号ＣＴ０’，ＣＴ１’，ＣＴ２’，ＣＴ３’の立ち上がりおよび立ち下がりが緩やかになる。従って、切替信号ＣＴ０’，ＣＴ１’，ＣＴ２’，ＣＴ３’に時間的なずれがあっても、粗調整用バラクタ２２，２３，２４，２５の容量値を足した全容量は、急峻な変化を起こさずに、滑らかに変化する。
【実施例２】
【００２８】
図５は、本発明の実施例２にかかる電圧制御発振器の制御電圧発生部の構成を示す図である。実施例２では、電圧制御発振器の全体の構成は実施例１と同じであるが、制御電圧発生部の構成が実施例１と異なる。図５に示すように、実施例２の制御電圧発生部３４は、デジタルアナログ変換回路５１と比較・加減算回路５２を備えている。
【００２９】
比較・加減算回路５２の一方の入力端子（ＩＮ）には、容量切替部３３から切替信号（ＣＴ０，ＣＴ１，ＣＴ２，ＣＴ３）が入力する。また、比較・加減算回路５２の他方の入力端子には、デジタルアナログ変換回路５１の出力信号が入力する。比較・加減算回路５２は、両入力信号を比較し、その差分の符号に応じたデジタルコードをデジタルアナログ変換回路５１に渡す。この比較およびデジタルコードの出力を行うタイミングは、比較・加減算回路５２に外部から入力するクロック信号ＣＬＫのクロックごとの立ち上がりエッジに同期したタイミングである。このクロック信号ＣＬＫの周波数は、所望の時定数に応じた周波数である。
【００３０】
デジタルアナログ変換回路５１は、比較・加減算回路５２から渡されるデジタルコードに応じて、その出力端子（ＯＵＴ）から３値以上の電位を出力する。この出力電位は、波形の鈍った切替信号（ＣＴ０’，ＣＴ１’，ＣＴ２’，ＣＴ３’）として粗調整用バラクタ２２，２３，２４，２５へ出力されるとともに、比較・加減算回路５２にフィードバックされる。それによって、比較・加減算回路５２は、デジタルアナログ変換回路５１の出力電位が、容量切替部３３から入力する切替信号（ＣＴ０，ＣＴ１，ＣＴ２，ＣＴ３）の電位に徐々に近づくように、デジタルコードを出力する。
【００３１】
図６は、図５に示す制御電圧発生部の出力電圧の変化を示す図である。図６に示すように、容量切替部３３から比較・加減算回路５２に入力する切替信号（ＣＴ０，ＣＴ１，ＣＴ２，ＣＴ３）が、ある時刻にハイレベルからローレベルに遷移すると、デジタルアナログ変換回路５１の出力端子（ＯＵＴ）には、１クロック周期ごとに、デジタルアナログ変換回路５１の多値数で決まる出力ステップでハイレベルからローレベルへ徐々に変化する信号が現れる。この信号が、波形の鈍った切替信号（ＣＴ０’，ＣＴ１’，ＣＴ２’，ＣＴ３’）である。
【００３２】
比較・加減算回路５２は、容量切替部３３から入力する切替信号（ＣＴ０，ＣＴ１，ＣＴ２，ＣＴ３）と、デジタルアナログ変換回路５１から出力される切替信号（ＣＴ０’，ＣＴ１’，ＣＴ２’，ＣＴ３’）が釣り合うと、クロック信号ＣＬＫの入力があっても、デジタルコードを変化させない。従って、デジタルアナログ変換回路５１の出力電位は、ハイレベルまたはローレベルに固定される。
【００３３】
図７は、比較・加減算回路の構成を示す図である。図７に示すように、比較・加減算回路５２は、２個の比較器６１，６２、アップ／ダウンの切り替えが可能なカウンタ６３、２個のオペアンプ６４，６５、２個のインバータ６６，６７、２個のナンドゲート６８，６９、２個のアンドゲート７０，７１、および電源電圧（電源電位ＶＤＤ−接地電位ＧＮＤ）を抵抗分割する例えば７個の抵抗素子の直列接続体（以下、抵抗直列接続体とする）７２を備えている。
【００３４】
第１のオペアンプ６４において、その非反転入力端子には、容量切替部３３から入力する切替信号（ＣＴ０，ＣＴ１，ＣＴ２，ＣＴ３）が入力し、その反転入力端子には、デジタルアナログ変換回路５１の出力信号が入力する。第２のオペアンプ６５においては、入力信号が第１のオペアンプ６４と逆になる。第１の比較器６１は、デジタルアナログ変換回路５１の出力電位を、電源電位ＶＤＤおよびその６／７の電位と比較する。第１のナンドゲート６８は、第１の比較器６１の出力信号ＢＵと、容量切替部３３から入力する切替信号（ＣＴ０，ＣＴ１，ＣＴ２，ＣＴ３）の否定論理積演算を行う。
【００３５】
第１のアンドゲート７０は、第１のオペアンプ６４の出力信号ＡＵと、容量切替部３３から入力する切替信号（ＣＴ０，ＣＴ１，ＣＴ２，ＣＴ３）と、第１のナンドゲート６８の出力信号ＣＵの論理積演算を行い、カウンタ６３へカウントアップ動作を行わせる信号（以下、カウントアップ信号とする）ＵＰを出力する。一方、第２の比較器６２は、デジタルアナログ変換回路５１の出力電位を、電源電位ＶＤＤの１／７の電位および接地電位ＧＮＤと比較する。第２のナンドゲート６９は、第２の比較器６２の出力信号ＢＤと、容量切替部３３から入力する切替信号（ＣＴ０，ＣＴ１，ＣＴ２，ＣＴ３）を第２のインバータ６７により反転した信号の否定論理積演算を行う。
【００３６】
第２のアンドゲート７１は、第２のオペアンプ６５の出力信号ＡＤと、容量切替部３３から入力する切替信号（ＣＴ０，ＣＴ１，ＣＴ２，ＣＴ３）を第１のインバータ６６により反転した信号と、第２のナンドゲート６９の出力信号ＣＤの論理積演算を行い、カウンタ６３へカウントダウン動作を行わせる信号（以下、カウントダウン信号とする）ＤＯＷＮを出力する。カウンタ６３は、カウントアップ信号ＵＰまたはカウントダウン信号ＤＯＷＮの入力に応じて、ＣＬＫ入力毎にインクリメントまたはデクリメントする。カウンタ６３は、例えば３ビットのデジタルコードＱＤを出力する。
【００３７】
図８は、図７に示す比較・加減算回路のカウンタの動作を示す図である。図８に示すように、カウントアップ信号ＵＰがハイレベルのときに、デジタルコードＱＤの値がインクリメントされ、カウントダウン信号ＤＯＷＮがハイレベルのときに、デジタルコードＱＤの値がデクリメントされる。カウントアップ信号ＵＰおよびカウントダウン信号ＤＯＷＮがともにローレベルのときには、ＣＬＫ入力があってもデジタルコードＱＤの値は変化しない。
【００３８】
図９は、図７に示す比較・加減算回路の比較器の構成を示す図である。第１の比較器６１と第２の比較器６２は、同じ構成であるので、ここでは、第１の比較器６１の構成を説明する。図９に示すように、第１の比較器６１は、２個のオペアンプ７６，７７とアンドゲート７８を備えている。第３のオペアンプ７６において、その非反転入力端子には、電源電位ＶＤＤが印加され、その反転入力端子には、デジタルアナログ変換回路５１の出力信号が入力する。第４のオペアンプ７７において、その反転入力端子には、電源電位ＶＤＤの６／７の電位が印加され、その非反転入力端子には、デジタルアナログ変換回路５１の出力信号が入力する。
【００３９】
第３のアンドゲート７８は、第３のオペアンプ７６の出力信号ＸＨと第４のオペアンプ７７の出力信号ＸＬの論理積演算を行う。第３のアンドゲート７８の出力信号ＷＣは、上述した第１の比較器６１の出力信号ＢＵとなる。図９に示す比較器が第２の比較器６２である場合には、第３のオペアンプ７６の非反転入力端子に電源電位ＶＤＤの１／７の電位が印加され、第４のオペアンプ７７の反転入力端子に接地電位ＧＮＤが印加され、その出力信号ＷＣが、第２の比較器６２の出力信号ＢＤとなる。
【００４０】
図１０は、図９に示す比較器の動作を示す図である。図１０に示すように、デジタルアナログ変換回路５１の出力電位（表のＩＮ）が第３のオペアンプ７６の非反転入力端子の電位（表のＲＨ）よりも高い場合、第４のオペアンプ７７の出力信号ＸＬの電位および第３のオペアンプ７６の出力信号ＸＨの電位がそれぞれハイレベル（Ｈ）およびローレベル（Ｌ）となり、出力信号ＷＣの電位がローレベルとなる。また、デジタルアナログ変換回路５１の出力電位（表のＩＮ）が第４のオペアンプ７７の反転入力端子の電位（表のＲＬ）よりも低い場合には、出力信号ＸＬの電位および出力信号ＸＨの電位がそれぞれローレベルおよびハイレベルとなり、出力信号ＷＣの電位がローレベルとなる。それに対して、デジタルアナログ変換回路５１の出力電位（表のＩＮ）が第４のオペアンプ７７の反転入力端子の電位（表のＲＬ）と第３のオペアンプ７６の非反転入力端子の電位（表のＲＨ）の間にある場合には、出力信号ＸＬの電位および出力信号ＸＨの電位がともにハイレベルとなり、出力信号ＷＣの電位がハイレベルとなる。
【００４１】
図１１は、図７に示す比較・加減算回路の動作タイミングを示す図である。図１１において、ｔ１で示す期間は、デジタルアナログ変換回路５１の出力電位が接地電位ＧＮＤと電源電位ＶＤＤの１／７の電位の間にあり、かつ容量切替部３３から入力する切替信号（ＣＴ０，ＣＴ１，ＣＴ２，ＣＴ３）がローレベルのときである。その状態から、切替信号（ＣＴ０，ＣＴ１，ＣＴ２，ＣＴ３）がハイレベルに切り替わった直後の状態が、ｔ２で示す期間である。この切替信号（ＣＴ０，ＣＴ１，ＣＴ２，ＣＴ３）の切り替わりの直後のクロック信号ＣＬＫの立ち上がりエッジに同期して、デジタルコードＱＤの値のインクリメントが始まる。
【００４２】
続くｔ３で示す期間は、後続のクロック信号ＣＬＫの立ち上がりエッジに同期して、デジタルコードＱＤの値のインクリメントが継続され、デジタルアナログ変換回路５１の出力電位が徐々に上昇している段階である。ｔ４で示す期間は、デジタルアナログ変換回路５１の出力電位が電源電位ＶＤＤの６／７の電位と電源電位ＶＤＤの間まで上昇し、切替信号（ＣＴ０，ＣＴ１，ＣＴ２，ＣＴ３）のハイレベルと一致して安定した状態である。その状態から、切替信号（ＣＴ０，ＣＴ１，ＣＴ２，ＣＴ３）がローレベルに切り替わった直後の状態が、ｔ５で示す期間である。
【００４３】
この切替信号（ＣＴ０，ＣＴ１，ＣＴ２，ＣＴ３）の切り替わりの直後のクロック信号ＣＬＫの立ち上がりエッジに同期して、デジタルコードＱＤの値のデクリメントが始まる。続くｔ６で示す期間は、後続のクロック信号ＣＬＫの立ち上がりエッジに同期して、デジタルコードＱＤの値のデクリメントが継続され、デジタルアナログ変換回路５１の出力電位が徐々に下降している段階である。そして、デジタルアナログ変換回路５１の出力電位が接地電位ＧＮＤと電源電位ＶＤＤの１／７の電位の間まで落ちると、切替信号（ＣＴ０，ＣＴ１，ＣＴ２，ＣＴ３）のローレベルと一致して安定した状態（期間：ｔ１）となる。
【実施例３】
【００４４】
図１２は、本発明の実施例３にかかる電圧制御発振器の制御電圧発生部の構成を示す図である。実施例３では、電圧制御発振器の全体の構成は実施例１と同じであるが、制御電圧発生部の構成が実施例１と異なる。図１２に示すように、実施例３の制御電圧発生部３４は、自状態判定カウンタ５６とＣＬＫトリガ付デジタルアナログ変換回路５７を備えている。
【００４５】
自状態判定カウンタ５６の入力端子（ＩＮ）には、容量切替部３３から切替信号（ＣＴ０，ＣＴ１，ＣＴ２，ＣＴ３）が入力する。また、自状態判定カウンタ５６のＣＬＫ端子には、外部から所望の時定数に応じた周波数のクロック信号ＣＬＫが入力する。自状態判定カウンタ５６は、このクロック信号ＣＬＫの例えば立ち上がりエッジに同期して、インクリメント動作またはデクリメント動作を行う。また、自状態判定カウンタ５６は、切替信号（ＣＴ０，ＣＴ１，ＣＴ２，ＣＴ３）と自身の状態に基づいて、インクリメント動作とデクリメント動作の切り替え行う。そして、自状態判定カウンタ５６は、そのカウント値をデジタルコードとして出力する。
【００４６】
図１３は、図１２に示す制御電圧発生部の自状態判定カウンタの動作を示す図である。図１３に示すように、自状態判定カウンタ５６の動作は、例えば、以下の４つに分けられる。（１）カウンタの全ビットの値が１、すなわちデジタルコードＱが「１１１・・・１」である場合、切替信号（ＣＴ０，ＣＴ１，ＣＴ２，ＣＴ３）の電位がハイレベル（Ｈ）であれば、現在のデジタルコードの値Ｑ（「１１１・・・１」）を保持する。（２）デジタルコードの値Ｑが「１１１・・・１」でない場合、切替信号（ＣＴ０，ＣＴ１，ＣＴ２，ＣＴ３）の電位がハイレベル（Ｈ）であれば、カウンタをインクリメントしてデジタルコードの値を［Ｑ＋１］に更新とする。
【００４７】
（３）カウンタの全ビットの値が０でない、すなわちデジタルコードの値Ｑが「０００・・・０」でない場合、切替信号（ＣＴ０，ＣＴ１，ＣＴ２，ＣＴ３）の電位がローレベル（Ｌ）であれば、カウンタをデクリメントしてデジタルコードの値を［Ｑ−１］に更新する。（４）デジタルコードＱが「０００・・・０」である場合、切替信号（ＣＴ０，ＣＴ１，ＣＴ２，ＣＴ３）の電位がローレベル（Ｌ）であれば、現在のデジタルコードの値Ｑ（「０００・・・０」）を保持する。
【００４８】
ＣＬＫトリガ付デジタルアナログ変換回路５７は、外部から入力する所望の時定数に応じた周波数のクロック信号ＣＬＫをトリガとして、自状態判定カウンタ５６からデジタルコードを取得する。ＣＬＫトリガ付デジタルアナログ変換回路５７は、取得したデジタルコードを、次のデジタルコード取得タイミングまで保持するとともに、その保持しているデジタルコードに応じて、その出力端子（ＯＵＴ）から３値以上の電位を出力する。この出力電位は、波形の鈍った切替信号（ＣＴ０’，ＣＴ１’，ＣＴ２’，ＣＴ３’）として粗調整用バラクタ２２，２３，２４，２５へ出力される。
【００４９】
自状態判定カウンタ５６およびＣＬＫトリガ付デジタルアナログ変換回路５７の動作タイミングを決める前記クロック信号ＣＬＫ、自状態判定カウンタ５６の入力端子（ＩＮ）およびＣＬＫトリガ付デジタルアナログ変換回路５７の出力端子（ＯＵＴ）に現れる信号は、図１１と全く同等になる。つまり、ＣＬＫトリガ付デジタルアナログ変換回路５７の出力端子（ＯＵＴ）には、波形の鈍った切替信号（ＣＴ０’，ＣＴ１’，ＣＴ２’，ＣＴ３’）として、実施例２と同様に、１クロック周期ごとに徐々に変化する信号が現れる。実施例３では、比較器（コンパレータ）等のアナログ回路が不要であるので、制御電圧発生部３４、またはそれを含む電圧制御発振器２１をデジタル回路で実現するのに適している。
【実施例４】
【００５０】
図１４は、本発明の実施例４にかかる電圧制御発振器の構成を示す図である。実施例４の電圧制御発振器８１が実施例１と異なるのは、周波数粗調整用の容量集合体が、固定容量値を有する複数のキャパシタ８２，８３，８４，８５と、各キャパシタ８２，８３，８４，８５の、共振回路への接続および切断を制御するスイッチ８６，８７，８８，８９で構成されていることである。また、各制御電圧発生部３４が、容量切替部３３から入力する切替信号ＣＴ０，ＣＴ１，ＣＴ２，ＣＴ３の波形を鈍らせ、その波形の鈍った切替信号ＣＴ０’，ＣＴ１’，ＣＴ２’，ＣＴ３’によってスイッチ８６，８７，８８，８９の開閉を制御することである。
【００５１】
図１５は、図１４に示す電圧制御発振器の制御電圧発生部の構成を示す図である。図１５に示すように、制御電圧発生部３４は、容量切替部３３から切替信号（ＣＴ０，ＣＴ１，ＣＴ２，ＣＴ３）が入力する入力端子（ＩＮ）と、波形の鈍った切替信号（ＣＴ０’，ＣＴ１’，ＣＴ２’，ＣＴ３’）を出力する出力端子（ＯＵＴ）の間の信号ラインに、抵抗素子と容量素子からなるＲＣフィルタを接続した構成となっている。ＲＣフィルタの抵抗素子は、例えば、集積に優れるＭＯＳトランジスタ９１により構成される。
【００５２】
ＲＣフィルタの容量素子は、複数のキャパシタ９２，９３により構成される。各キャパシタ９２，９３は、それぞれ、スイッチとなるＭＯＳトランジスタ９４，９５を介して、切替信号の信号ラインに並列に接続されている。実施例４では、ＭＯＳトランジスタ９４，９５のオン／オフを制御する時定数設定部９６が設けられている。この時定数設定部９６により、切替信号の信号ラインに接続されるキャパシタ９２，９３の数を制御することによって、所望の時定数が得られる。なお、ＲＣフィルタのキャパシタの数は、３個以上でもよい。
【００５３】
図１６は、図１４に示す電圧制御発振器の制御電圧発生部の他の構成を示す図である。図１６に示す制御電圧発生部３４では、切替信号の信号ラインに、ＲＣフィルタの抵抗素子となる複数のＭＯＳトランジスタ９１，９７が並列に接続されている。この例では、時定数設定部９６により、ＭＯＳトランジスタ９１，９７のオン／オフを制御し、切替信号の信号ラインに接続されるＭＯＳトランジスタ９１，９７の数を制御することによって、所望の時定数が得られる。なお、ＲＣフィルタの抵抗素子となるＭＯＳトランジスタの数は、３個以上でもよい。また、ＲＣフィルタの容量素子と抵抗素子を複数ずつ設け、それらの接続および切断を制御することによって、所望の時定数を得るようにしてもよい。
【実施例５】
【００５４】
図１７は、本発明の実施例５にかかるシンセサイザ回路の構成を示す図である。図１７に示すように、シンセサイザ回路１０１は、実施例１の電圧制御発振器２１、分周回路１０２、位相比較回路１０３、チャージポンプ回路１０４、ループフィルタ等のフィルタ１０５および制御回路１０６を備えている。電圧制御発振器２１の出力信号（出力ＣＬＫ）は、分周回路１０２において所望の周波数に分周される。分周回路１０２の出力信号は、位相比較回路１０３において、外部から入力する基準クロック信号（基準ＣＬＫ）の位相と比較される。
【００５５】
位相比較回路１０３は、その位相差に応じた電圧信号を出力する。位相比較回路１０３の出力電圧は、チャージポンプ回路１０４により所望の電圧に変換される。チャージポンプ回路１０４の出力信号は、フィルタ１０５により平滑化され、微調整信号Ｖｃｎｔｒｌとして電圧制御発振器２１に渡される。また、この微調整信号Ｖｃｎｔｒｌの電位は、制御回路１０６により監視される。制御回路１０６は、微調整信号Ｖｃｎｔｒｌの電位をコンパレータ等で監視し、調整値として設計時に設定された範囲から外れると、電圧制御発振器２１の容量切替部３３に対して、切替信号ＣＴ０，ＣＴ１，ＣＴ２，ＣＴ３の電位を切り替えるための値をインクリメントまたはデクリメントするような論理回路で構成されている。
【００５６】
例えば、制御回路１０６は、微調整信号Ｖｃｎｔｒｌが、接地電位ＧＮＤに対して０．２Ｖ高い電位よりも低い場合に、インクリメントし、電源電位ＶＤＤに対して０．２Ｖ低い電位よりも高い場合に、デクリメントする。切替信号ＣＴ０，ＣＴ１，ＣＴ２，ＣＴ３の電位を切り替えるための値に基づいて、各切替信号ＣＴ０，ＣＴ１，ＣＴ２，ＣＴ３の電位が決まる。このシンセサイザ回路１０１では、周波数変化の時定数がＰＬＬのループ時定数と同じかそれよりも大きい値に設定される。
【００５７】
実施例１、実施例２または実施例３によれば、電圧制御発振器２１において、粗調整用バラクタ２２，２３，２４，２５の容量値が、波形の鈍った切替信号の時定数でもって緩やかに変化するので、共振回路の全容量値が緩やかに変化する。実施例４によれば、共振回路への粗調整用キャパシタ８２，８３，８４，８５の接続および切断を制御するスイッチ８６，８７，８８，８９の開閉が、波形の鈍った切替信号の時定数でもって切り替わるので、共振回路の全容量値が緩やかに変化する。また、実施例４によれば、半導体回路の作成後であっても、外部から時定数設定部９６を操作してＲＣフィルタとして有効な容量素子または抵抗素子の数を選択することによって、時定数調整を自由に行うことができる。さらに、実施例３または実施例４には、実施例１または実施例２よりも簡易に実現できるという利点がある。実施例５によれば、複数の電圧−周波数特性カーブを有する電圧制御発振器の電圧−周波数特性カーブ間の移行時に、シンセサイザ回路の位相同期が外れないという効果を奏する。
【００５８】
上述した実施の形態に関し、さらに以下の付記を開示する。
【００５９】
（付記１）電圧信号で容量値を変化させることにより発振周波数を調整する電圧制御発振器において、
連続的に電位が変化する調整信号により容量値が変化する可変容量素子と、
切替信号と、
前記切替信号を出力し、その切替信号により容量素子を制御する容量切替手段と、
前記容量切替手段から入力する前記切替信号の電位変化の時定数を調整する制御電圧発生手段と、
を備えることを特徴とする電圧制御発振器。
【００６０】
（付記２）前記容量素子は、１つ以上の可変容量素子を含み、該可変容量素子は、前記切替信号の、前記制御電圧発生手段によって調整される時定数でもって容量値を変化させることを特徴とする付記１に記載の電圧制御発振器。
【００６１】
（付記３）前記制御電圧発生手段は、電流量を制御する電流源と、前記電流源により流れる電流量および所望の時定数により決まる容量値を有し、かつ、前記容量切替手段から入力する前記切替信号が、相対的に電位の高いハイレベルおよび相対的に電位の低いローレベルのうちのいずれか一方のレベルであるときに、前記電流源により流れる電流を充電し、他方のレベルであるときに放電する時定数調整用の容量素子と、を備え、
前記時定数調整用の容量素子の充放電によって、前記容量切替手段から入力する前記切替信号の波形を鈍らせることを特徴とする付記２に記載の電圧制御発振器。
【００６２】
（付記４）前記制御電圧発生手段は、前記容量切替手段から入力する前記切替信号を入力信号とするインバータ回路を有し、該インバータ回路の出力端子に前記時定数調整用の容量素子が並列に接続されていることを特徴とする付記３に記載の電圧制御発振器。
【００６３】
（付記５）前記制御電圧発生手段は、入力信号に応じて３値以上の電位を出力するデジタルアナログ変換手段と、外部から入力する所望の時定数に応じた周波数のクロック信号のクロックごとに、前記デジタルアナログ変換手段の出力電位と前記容量切替手段から入力する前記切替信号の電位を比較して前記デジタルアナログ変換手段への前記入力信号を段階的に変化させる比較・加減算手段と、を備え、
前記デジタルアナログ変換手段の出力電位のフィードバック制御によって、該出力電位を、前記切替信号からの入力電位に一致するまで、段階的に変化させることを特徴とする付記２に記載の電圧制御発振器。
【００６４】
（付記６）前記制御電圧発生手段は、外部から入力する所望の時定数に応じた周波数のクロック信号に同期してインクリメント動作またはデクリメント動作を行い、かつ前記容量切替手段から入力する前記切替信号と自身の状態に基づいてインクリメント動作とデクリメント動作の切り替え行うカウンタ手段と、外部から入力する所望の時定数に応じた周波数のクロック信号のクロックごとに、前記カウンタ手段のカウント値を取得して保持し、該カウント値に応じた電位を出力するデジタルアナログ変換手段と、を備え、
前記カウンタ手段のインクリメント動作またはデクリメント動作によるカウント値の変化によって、前記デジタルアナログ変換手段の出力電位を段階的に変化させることを特徴とする付記２に記載の電圧制御発振器。
【００６５】
（付記７）前記カウンタ手段は、カウント値が所定の値に達すると、前記クロック信号が入力しても前記所定の値を保持し続けることを特徴とする付記６に記載の電圧制御発振器。
【００６６】
（付記８）前記容量集合体は、１つ以上の固定容量値を有する容量素子と、前記容量切替手段から入力する前記切替信号に基づいて前記容量素子の、共振回路への接続および切断を制御するスイッチと、を含み、
前記制御電圧発生手段は、前記容量切替手段から入力する前記切替信号の信号ラインに接続されるＲＣフィルタを備え、該ＲＣフィルタによって、前記容量切替手段から入力する前記切替信号の波形を鈍らせることを特徴とする付記１に記載の電圧制御発振器。
【００６７】
（付記９）前記ＲＣフィルタは、前記容量切替手段から入力する前記切替信号の信号ラインに並列に接続または切断が可能な複数の容量素子を備えることを特徴とする付記８に記載の電圧制御発振器。
【００６８】
（付記１０）前記ＲＣフィルタは、前記容量切替手段から入力する前記切替信号の信号ラインに並列に接続または切断が可能な複数の抵抗素子を備えることを特徴とする付記８に記載の電圧制御発振器。
【００６９】
（付記１１）前記ＲＣフィルタは、前記容量切替手段から入力する前記切替信号の信号ラインに並列に接続または切断が可能な複数の容量素子と、前記信号ラインに並列に接続または切断が可能な複数の抵抗素子を備えることを特徴とする付記８に記載の電圧制御発振器。
【００７０】
（付記１２）電圧信号で容量値を変化させることにより発振周波数を調整する電圧制御発振器と、該電圧制御発振器の出力信号を分周する分周回路と、該分周回路の出力信号の位相と外部から入力する基準クロック信号の位相を比較して、その位相差に応じた電圧信号を出力する位相比較回路と、該位相比較回路の出力信号を平滑化するフィルタと、を備え、該フィルタにより平滑化された電圧信号を前記電圧制御発振器の容量値を変化させる電圧信号として前記電圧制御発振器に供給するシンセサイザ回路において、
前記電圧制御発振器は、連続的に電位が変化する微調整信号により容量値が変化する微調整用の可変容量素子と、１または２以上の切替信号により制御される粗調整用の１または２以上の容量素子からなる容量集合体と、前記切替信号を出力する容量切替手段と、前記容量切替手段から入力する前記切替信号の電位変化の時定数を調整する制御電圧発生手段と、を備え、周波数変化の時定数がＰＬＬのループ時定数と同じかそれよりも大きい値に設定されることを特徴とするシンセサイザ回路。
【００７１】
（付記１３）前記容量集合体は、１つ以上の可変容量素子を含み、該可変容量素子は、前記切替信号の、前記制御電圧発生手段によって調整される時定数でもって容量値を変化させることを特徴とする付記１２に記載のシンセサイザ回路。
【００７２】
（付記１４）前記制御電圧発生手段は、電流量を制御する電流源と、前記電流源により流れる電流量および所望の時定数により決まる容量値を有し、かつ、前記容量切替手段から入力する前記切替信号が、相対的に電位の高いハイレベルおよび相対的に電位の低いローレベルのうちのいずれか一方のレベルであるときに、前記電流源により流れる電流を充電し、他方のレベルであるときに放電する時定数調整用の容量素子と、を備え、
前記時定数調整用の容量素子の充放電によって、前記容量切替手段から入力する前記切替信号の波形を鈍らせることを特徴とする付記１３に記載のシンセサイザ回路。
【００７３】
（付記１５）前記制御電圧発生手段は、前記容量切替手段から入力する前記切替信号を入力信号とするインバータ回路を有し、該インバータ回路の出力端子に前記時定数調整用の容量素子が並列に接続されていることを特徴とする付記１４に記載のシンセサイザ回路。
【００７４】
（付記１６）前記制御電圧発生手段は、入力信号に応じて３値以上の電位を出力するデジタルアナログ変換手段と、外部から入力する所望の時定数に応じた周波数のクロック信号のクロックごとに、前記デジタルアナログ変換手段の出力電位と前記容量切替手段から入力する前記切替信号の電位を比較して前記デジタルアナログ変換手段への前記入力信号を段階的に変化させる比較・加減算手段と、を備え、
前記デジタルアナログ変換手段の出力電位のフィードバック制御によって、該出力電位を、前記切替信号からの入力電位に一致するまで、段階的に変化させることを特徴とする付記１３に記載のシンセサイザ回路。
【００７５】
（付記１７）前記制御電圧発生手段は、外部から入力する所望の時定数に応じた周波数のクロック信号に同期してインクリメント動作またはデクリメント動作を行い、かつ前記容量切替手段から入力する前記切替信号と自身の状態に基づいてインクリメント動作とデクリメント動作の切り替え行うカウンタ手段と、外部から入力する所望の時定数に応じた周波数のクロック信号のクロックごとに、前記カウンタ手段のカウント値を取得して保持し、該カウント値に応じた電位を出力するデジタルアナログ変換手段と、を備え、
前記カウンタ手段のインクリメント動作またはデクリメント動作によるカウント値の変化によって、前記デジタルアナログ変換手段の出力電位を段階的に変化させることを特徴とする付記１３に記載のシンセサイザ回路。
【００７６】
（付記１８）前記カウンタ手段は、カウント値が所定の値に達すると、前記クロック信号が入力しても前記所定の値を保持し続けることを特徴とする付記１７に記載のシンセサイザ回路。
【００７７】
（付記１９）前記容量集合体は、１つ以上の固定容量値を有する容量素子と、前記容量切替手段から入力する前記切替信号に基づいて前記容量素子の、共振回路への接続および切断を制御するスイッチと、を含み、
前記制御電圧発生手段は、前記容量切替手段から入力する前記切替信号の信号ラインに接続されるＲＣフィルタを備え、該ＲＣフィルタによって、前記容量切替手段から入力する前記切替信号の波形を鈍らせることを特徴とする付記１２に記載のシンセサイザ回路。
【００７８】
（付記２０）前記ＲＣフィルタは、前記容量切替手段から入力する前記切替信号の信号ラインに並列に接続または切断が可能な複数の容量素子を備えることを特徴とする付記１９に記載のシンセサイザ回路。
【００７９】
（付記２１）前記ＲＣフィルタは、前記容量切替手段から入力する前記切替信号の信号ラインに並列に接続または切断が可能な複数の抵抗素子を備えることを特徴とする付記１９に記載のシンセサイザ回路。
【００８０】
（付記２２）前記ＲＣフィルタは、前記容量切替手段から入力する前記切替信号の信号ラインに並列に接続または切断が可能な複数の容量素子と、前記信号ラインに並列に接続または切断が可能な複数の抵抗素子を備えることを特徴とする付記１９に記載のシンセサイザ回路。
【産業上の利用可能性】
【００８１】
以上のように、本発明にかかる電圧制御発振器およびシンセサイザ回路は、テレビ放送や携帯電話などの無線通信分野に有用であり、特に、無線データ通信の端末に適している。
【符号の説明】
【００８２】
２１，８１  電圧制御発振器
２２，２３，２４，２５  粗調整用バラクタ
３０  微調整用バラクタ
３３  容量切替部
３４  制御電圧発生部
４１  インバータ回路
４２，４３  電流源
４４  時定数調整用キャパシタ
５１  デジタルアナログ変換回路
５２  比較・加減算回路
５６  自状態判定カウンタ
５７  ＣＬＫトリガ付デジタルアナログ変換回路
８２，８３，８４，８５  粗調整用キャパシタ
８６，８７，８８，８９  スイッチ
９１，９２，９３，９７  ＲＣフィルタ
１０１  シンセサイザ回路
１０２  分周回路
１０３  位相比較回路
１０５  フィルタ
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
電圧信号で容量値を変化させることにより発振周波数を調整する電圧制御発振器において、
連続的に電位が変化する調整信号により容量値が変化する可変容量素子と、
切替信号と、
前記切替信号を出力し、その切替信号により容量素子を制御する容量切替手段と、
前記容量切替手段から入力する前記切替信号の電位変化の時定数を調整する制御電圧発生手段と、
を備えることを特徴とする電圧制御発振器。
【請求項２】
前記容量素子は、１つ以上の可変容量素子を含み、該可変容量素子は、前記切替信号の、前記制御電圧発生手段によって調整される時定数でもって容量値を変化させることを特徴とする請求項１に記載の電圧制御発振器。
【請求項３】
前記制御電圧発生手段は、電流量を制御する電流源と、前記電流源により流れる電流量および所望の時定数により決まる容量値を有し、かつ、前記容量切替手段から入力する前記切替信号が、相対的に電位の高いハイレベルおよび相対的に電位の低いローレベルのうちのいずれか一方のレベルであるときに、前記電流源により流れる電流を充電し、他方のレベルであるときに放電する時定数調整用の容量素子と、を備え、
前記時定数調整用の容量素子の充放電によって、前記容量切替手段から入力する前記切替信号の波形を鈍らせることを特徴とする請求項２に記載の電圧制御発振器。
【請求項４】
前記制御電圧発生手段は、入力信号に応じて３値以上の電位を出力するデジタルアナログ変換手段と、外部から入力する所望の時定数に応じた周波数のクロック信号のクロックごとに、前記デジタルアナログ変換手段の出力電位と前記容量切替手段から入力する前記切替信号の電位を比較して前記デジタルアナログ変換手段への前記入力信号を段階的に変化させる比較・加減算手段と、を備え、
前記デジタルアナログ変換手段の出力電位のフィードバック制御によって、該出力電位を、前記切替信号からの入力電位に一致するまで、段階的に変化させることを特徴とする請求項２に記載の電圧制御発振器。
【請求項５】
前記制御電圧発生手段は、外部から入力する所望の時定数に応じた周波数のクロック信号に同期してインクリメント動作またはデクリメント動作を行い、かつ前記容量切替手段から入力する前記切替信号と自身の状態に基づいてインクリメント動作とデクリメント動作の切り替え行うカウンタ手段と、外部から入力する所望の時定数に応じた周波数のクロック信号のクロックごとに、前記カウンタ手段のカウント値を取得して保持し、該カウント値に応じた電位を出力するデジタルアナログ変換手段と、を備え、
前記カウンタ手段のインクリメント動作またはデクリメント動作によるカウント値の変化によって、前記デジタルアナログ変換手段の出力電位を段階的に変化させることを特徴とする請求項２に記載の電圧制御発振器。
【請求項６】
前記容量集合体は、１つ以上の固定容量値を有する容量素子と、前記容量切替手段から入力する前記切替信号に基づいて前記容量素子の、共振回路への接続および切断を制御するスイッチと、を含み、
前記制御電圧発生手段は、前記容量切替手段から入力する前記切替信号の信号ラインに接続されるＲＣフィルタを備え、該ＲＣフィルタによって、前記容量切替手段から入力する前記切替信号の波形を鈍らせることを特徴とする請求項１に記載の電圧制御発振器。
【請求項７】
電圧信号で容量値を変化させることにより発振周波数を調整する電圧制御発振器と、該電圧制御発振器の出力信号を分周する分周回路と、該分周回路の出力信号の位相と外部から入力する基準クロック信号の位相を比較して、その位相差に応じた電圧信号を出力する位相比較回路と、該位相比較回路の出力信号を平滑化するフィルタと、を備え、該フィルタにより平滑化された電圧信号を前記電圧制御発振器の容量値を変化させる電圧信号として前記電圧制御発振器に供給するシンセサイザ回路において、
前記電圧制御発振器は、連続的に電位が変化する微調整信号により容量値が変化する微調整用の可変容量素子と、１または２以上の切替信号により制御される粗調整用の１または２以上の容量素子からなる容量集合体と、前記切替信号を出力する容量切替手段と、前記容量切替手段から入力する前記切替信号の電位変化の時定数を調整する制御電圧発生手段と、を備え、周波数変化の時定数がＰＬＬのループ時定数と同じかそれよりも大きい値に設定されることを特徴とするシンセサイザ回路。
【請求項８】
前記容量集合体は、１つ以上の可変容量素子を含み、該可変容量素子は、前記切替信号の、前記制御電圧発生手段によって調整される時定数でもって容量値を変化させることを特徴とする請求項７に記載のシンセサイザ回路。
【請求項９】
前記制御電圧発生手段は、電流量を制御する電流源と、前記電流源により流れる電流量および所望の時定数により決まる容量値を有し、かつ、前記容量切替手段から入力する前記切替信号が、相対的に電位の高いハイレベルおよび相対的に電位の低いローレベルのうちのいずれか一方のレベルであるときに、前記電流源により流れる電流を充電し、他方のレベルであるときに放電する時定数調整用の容量素子と、を備え、
前記時定数調整用の容量素子の充放電によって、前記容量切替手段から入力する前記切替信号の波形を鈍らせることを特徴とする請求項８に記載のシンセサイザ回路。
【請求項１０】
前記制御電圧発生手段は、入力信号に応じて３値以上の電位を出力するデジタルアナログ変換手段と、外部から入力する所望の時定数に応じた周波数のクロック信号のクロックごとに、前記デジタルアナログ変換手段の出力電位と前記容量切替手段から入力する前記切替信号の電位を比較して前記デジタルアナログ変換手段への前記入力信号を段階的に変化させる比較・加減算手段と、を備え、
前記デジタルアナログ変換手段の出力電位のフィードバック制御によって、該出力電位を、前記切替信号からの入力電位に一致するまで、段階的に変化させることを特徴とする請求項８に記載のシンセサイザ回路。
【請求項１１】
前記制御電圧発生手段は、外部から入力する所望の時定数に応じた周波数のクロック信号に同期してインクリメント動作またはデクリメント動作を行い、かつ前記容量切替手段から入力する前記切替信号と自身の状態に基づいてインクリメント動作とデクリメント動作の切り替え行うカウンタ手段と、外部から入力する所望の時定数に応じた周波数のクロック信号のクロックごとに、前記カウンタ手段のカウント値を取得して保持し、該カウント値に応じた電位を出力するデジタルアナログ変換手段と、を備え、
前記カウンタ手段のインクリメント動作またはデクリメント動作によるカウント値の変化によって、前記デジタルアナログ変換手段の出力電位を段階的に変化させることを特徴とする請求項８に記載のシンセサイザ回路。
【国際調査報告】
2008114383.tif 000024
2008114383.tif 000025