【事件の表示】
　特願２０１４−１９２９８０「ソリッドステート記憶媒体に関する設定パラメーターを判定するための装置，システム，及び方法」拒絶査定不服審判事件〔平成２７年　４月２３日出願公開，特開２０１５−　７９４９５〕について，次のとおり審決する。
【結　論】
　本件審判の請求は，成り立たない。
【理　由】
第１．手続の経緯
　この出願は平成２４年７月２０日に出願した特願２０１２−１６１７４８号（パリ条約による優先権主張外国庁受理２０１１年７月２２日（以下，「優先日」という），米国）の一部を平成２６年９月２２日に新たな出願とする出願であって，
　平成２６年１１月１８日付けで特許法第１８４条の４第１項の規定による明細書，請求の範囲，及び，図面の日本語による翻訳文が提出され，平成２８年９月１日付けで拒絶理由（以下，「原審拒絶理由」という）が通知され，平成２８年１２月２日付けで意見書が提出されるとともに手続補正がなされ，平成２９年２月２１日付けで拒絶査定がなされ，これに対し平成２９年６月２９日付けで拒絶査定不服審判が請求されると同時に手続補正がなされ，平成２９年７月２１日付けで審査官により特許法第１６４条第３項の規定に基づく報告がなされたものである。
第２．平成２９年６月２９日付けの手続補正の却下の決定
[補正却下の決定の結論]
　平成２９年６月２９日付けの手続補正を却下する。
[理由]
１．補正の内容
 平成２９年６月２９日付けの手続補正（以下，「本件補正」という）により，平成２６年１１月１８日付けの翻訳文の【特許請求の範囲】，及び，平成２８年１２月２日付けの手続補正により補正された【請求項８】の記載，
「【特許請求の範囲】
【請求項１】
ソリッドステート記憶媒体の有用性を改善するための方法であって，前記方法は，
　ソリッドステート記憶媒体の記憶セルのセットに関する，１つ以上の記憶媒体特性を参照することと，
　前記１つ以上の記憶媒体特性に基づいて，前記記憶セルのセットに関する，設定パラメーターを判定することと，
　前記判定された設定パラメーターを使用するように，前記記憶セルのセットを設定することと，を含む，方法。
【請求項２】
更新イベントに応答して，前記記憶セルのセットに関する，前記１つ以上の記憶媒体特性を更新することを更に含む，請求項１に記載の方法。
【請求項３】
前記更新イベントが，前記記憶セルのセットを含む前記ソリッドステート記憶媒体のバックグラウンドスキャン，前記記憶セルのセットに対する読み取り要求，前記記憶セルのセットの隣接記憶セルに対する読み取り要求，前記記憶セルのセットを含むデバイスに対する起動操作，前記記憶セルのセットを含むデバイスに対するシャットダウン操作，及び前記記憶セルのセットに対するガベージコレクション操作のうちの１つ以上を含む，請求項２に記載の方法。
【請求項４】
前記１つ以上の記憶媒体特性の変化に応答して，前記記憶セルのセットに関する前記設定パラメーターを更新することを更に含む，請求項１に記載の方法。
【請求項５】
前記ソリッドステート記憶媒体の複数個の異なる記憶セルのセットに関する，複数個の追加的設定パラメーターを，前記複数個の異なる記憶セルのセットに関する記憶媒体特性に基づいて判定することと，前記複数個の追加的設定パラメーターを使用するように，前記複数個の異なる記憶セルのセットを設定することとを更に含む，請求項１に記載の方法。
【請求項６】
前記設定パラメーターが，インターフェースを経由して修正可能な，前記記憶セルのセットのパラメーターを含み，前記設定パラメーターが，読み取り電圧，増加型ステップパルスプログラミング操作に関するステップの大きさ，増加型ステップパルスプログラミング操作に関する反復の最大数，プログラム操作に関するプログラム検証閾値，増加型ステップパルスプログラミング操作に関する初期バイアス，増加型ステップパルス消去操作に関するステップの大きさ，増加型ステップパルス消去操作に関する反復の最大数，消去操作に関する消去検証閾値，及び増加型ステップパルス消去操作に関する初期バイアスを含む群から選択される，請求項１に記載の方法。
【請求項７】
前記判定された設定パラメーターを使用するように，前記記憶セルのセットを設定することが，トリガーに応答して，前記判定された設定パラメーターを使用するように，前記記憶セルのセットを設定することを更に含む，請求項１に記載の方法。
【請求項８】
　前記トリガーが，前記１つ以上の記憶媒体特性の変化，前記記憶セルのセットに対する読み取り要求及び前記記憶セルのセットを含むデバイスに対する通常シャットダウン操作のうちの１つを含む，請求項７に記載の方法。
【請求項９】
前記１つ以上の記憶媒体特性が，前記記憶セルのセットに関するプログラム／消去サイクルの回数，前記記憶セルのセットに関する読み取り回数，前記記憶セルのセットに関する前回の書き込みからの保持時間，前記記憶セルのセットに関する温度，前記記憶セルのセットに関するユースケース，及び前記記憶セルのセットに関するエラー統計のうちの１つ以上を含む，請求項１に記載の方法。
【請求項１０】
前記判定される設定パラメーターが，記憶セルの標的セットに基づき，前記記憶セルの標的セットが，制御された使用特性を有する，請求項１に記載の方法。
【請求項１１】
前記記憶セルのセットに関する，前記判定される設定パラメーターが，前記記憶セルの標的セットに関して判定される設定パラメーター，及び前記記憶セルの標的セットに関する１つ以上の記憶媒体特性の一方に基づく，請求項１０に記載の方法。
【請求項１２】
前記記憶セルのセットに関する前記設定パラメーターを判定することが，
　前記記憶セルのセットに関する前記１つ以上の記憶媒体特性のうちの前記少なくとも１つと，前記記憶セルの標的セットに関する少なくとも１つの記憶媒体特性とを比較することと，
　前記記憶セルのセットに関する前記少なくとも１つの記憶媒体特性と，前記記憶セルの標的セットに関する前記少なくとも１つの記憶媒体特性との差異に基づいて，前記記憶セルのセットに関する前記設定パラメーターを判定することと，を含む，請求項１０に記載の方法。
【請求項１３】
ソリッドステート記憶媒体の有用性を改善するための装置であって，前記装置は，
　ソリッドステート記憶媒体の記憶セルのセットに関する，１つ以上の記憶媒体特性を参照する，媒体特性モジュールと，
　前記１つ以上の記憶媒体特性に基づいて，前記記憶セルのセットに関する設定パラメーターを判定する，設定パラメーターモジュールと，
　前記判定された設定パラメーターを使用するように，前記記憶セルのセットを設定する，記憶セル設定モジュールと，を含む，装置。
【請求項１４】
更新イベントに応答して，前記記憶セルのセットに関する前記１つ以上の記憶媒体特性を更新する，特性更新モジュールを更に含む，請求項１３に記載の装置。
【請求項１５】
前記１つ以上の記憶媒体特性の変化に応答して，前記記憶セルのセットに関する前記設定パラメーターを更新する，設定更新モジュールを更に含む，請求項１３に記載の装置。
【請求項１６】
前記媒体特性モジュールが，前記ソリッドステート記憶媒体の複数個の異なる記憶セルのセットに関する記憶媒体特性を含む，記憶媒体特性レポジトリ内に，前記記憶セルのセットに関する前記１つ以上の記憶媒体特性を維持する，請求項１３に記載の装置。
【請求項１７】
前記設定パラメーターモジュールが，前記ソリッドステート記憶媒体の複数個の異なる記憶セルのセットに関する設定パラメーターを含む，設定パラメーターレポジトリ内に，前記記憶セルのセットに関する前記判定された設定パラメーターを維持する，請求項１３に記載の装置。
【請求項１８】
前記１つ以上の記憶媒体特性が，前記記憶セルのセットに関するプログラム／消去サイクルの回数，前記記憶セルのセットに関する読み取り回数，前記記憶セルのセットに関する前回の書き込みからの保持時間，前記記憶セルのセットに関する温度，前記記憶セルのセットに関するユースケース，及び前記記憶セルのセットに関するエラー統計のうちの１つ以上を含む，請求項１３に記載の装置。
【請求項１９】
ソリッドステート記憶媒体の有用性を改善するためのシステムであって，前記システムは，
　ソリッドステート記憶デバイスであって，前記ソリッドステート記憶デバイスは，ソリッドステート記憶媒体を含む，ソリッドステート記憶デバイスと，
　前記ソリッドステート記憶媒体の記憶セルのセットに関する，１つ以上の記憶媒体特性を参照する，媒体特性モジュールと，
　前記１つ以上の記憶媒体特性に基づいて，前記記憶セルのセットに関する設定パラメーターを判定する，設定パラメーターモジュールと，
　前記判定された設定パラメーターを使用するように，前記記憶セルのセットを設定する，記憶セル設定モジュールと，を含む，システム。
【請求項２０】
前記ソリッドステート記憶デバイスと通信するホストデバイスを更に含み，前記媒体特性モジュール，前記設定パラメーターモジュール，及び前記記憶セル設定モジュールのうちの１つ以上の，少なくとも一部分が，前記ソリッドステート記憶デバイスに関するデバイスドライバの一部であり，前記デバイスドライバが，前記ホストデバイス上に設置される，請求項１９に記載のシステム。」（以下，上記引用の請求項各項を「補正前の請求項」という。）を，
「【請求項１】
　ソリッドステート記憶媒体の有用性を改善するための方法であって，前記方法は，
　ソリッドステート記憶媒体の記憶セルのセットに関する，１つ以上の記憶媒体特性を参照することと，
　前記１つ以上の記憶媒体特性に基づいて，前記記憶セルのセットに実行される読み取りによる直接のフィードバックを使用しない開ループ方式で，前記記憶セルのセットに関する設定パラメーターを判定することと，
　前記判定された設定パラメーターに従って，前記記憶セルのセットを構成することと，
を含む，方法。
【請求項２】
　更新イベントに応答して，前記記憶セルのセットに関する，前記１つ以上の記憶媒体特性を更新することを更に含む，請求項１に記載の方法。
【請求項３】
　前記更新イベントが，前記記憶セルのセットを含む前記ソリッドステート記憶媒体のバックグラウンドスキャン，前記記憶セルのセットに対する読み取り要求，前記記憶セルのセットの隣接記憶セルに対する読み取り要求，前記記憶セルのセットを含むデバイスに対する起動操作，前記記憶セルのセットを含むデバイスに対するシャットダウン操作，及び前記記憶セルのセットに対するガベージコレクション操作のうちの１つ以上を含む，請求項２に記載の方法。
【請求項４】
　前記１つ以上の記憶媒体特性の変化に応答して，前記記憶セルのセットに関する前記設定パラメーターを更新することを更に含む，請求項１に記載の方法。
【請求項５】
　前記ソリッドステート記憶媒体の複数個の異なる記憶セルのセットに関する，複数個の追加的設定パラメーターを，前記複数個の異なる記憶セルのセットに関する記憶媒体特性に基づいて判定することと，前記複数個の追加的設定パラメーターを使用するように，前記複数個の異なる記憶セルのセットを設定することとを更に含む，請求項１に記載の方法。
【請求項６】
　前記設定パラメーターが，インターフェースを経由して修正可能な，前記記憶セルのセットのパラメーターを含み，前記設定パラメーターが，読み取り電圧，増加型ステップパルスプログラミング操作に関するステップの大きさ，増加型ステップパルスプログラミング操作に関する反復の最大数，プログラム操作に関するプログラム検証閾値，増加型ステップパルスプログラミング操作に関する初期バイアス，増加型ステップパルス消去操作に関するステップの大きさ，増加型ステップパルス消去操作に関する反復の最大数，消去操作に関する消去検証閾値，及び増加型ステップパルス消去操作に関する初期バイアスを含む群から選択される，請求項１に記載の方法。
【請求項７】
　前記判定された設定パラメーターを使用するように，前記記憶セルのセットを設定することが，トリガーに応答して，前記判定された設定パラメーターを使用するように，前記記憶セルのセットを設定することを更に含む，請求項１に記載の方法。
【請求項８】
　前記トリガーが，前記１つ以上の記憶媒体特性の変化，前記記憶セルのセットに対する読み取り要求及び前記記憶セルのセットを含むデバイスに対する通常シャットダウン操作のうちの１つを含む，請求項７に記載の方法。
【請求項９】
　前記１つ以上の記憶媒体特性が，前記記憶セルのセットに関するプログラム／消去サイクルの回数，前記記憶セルのセットに関する読み取り回数，前記記憶セルのセットに関する前回の書き込みからの保持時間，前記記憶セルのセットに関する温度，前記記憶セルのセットに関するユースケース，及び前記記憶セルのセットに関するエラー統計のうちの１つ以上を含む，請求項１に記載の方法。
【請求項１０】
　前記判定される設定パラメーターが，記憶セルの標的セットに基づき，前記記憶セルの標的セットが，制御された使用特性を有する，請求項１に記載の方法。
【請求項１１】
　前記記憶セルのセットに関する，前記判定される設定パラメーターが，前記記憶セルの標的セットに関して判定される設定パラメーター，及び前記記憶セルの標的セットに関する１つ以上の記憶媒体特性の一方に基づく，請求項１０に記載の方法。
【請求項１２】
　前記記憶セルのセットに関する前記設定パラメーターを判定することが，
　前記記憶セルのセットに関する前記１つ以上の記憶媒体特性のうちの前記少なくとも１つと，前記記憶セルの標的セットに関する少なくとも１つの記憶媒体特性とを比較することと，
　前記記憶セルのセットに関する前記少なくとも１つの記憶媒体特性と，前記記憶セルの標的セットに関する前記少なくとも１つの記憶媒体特性との差異に基づいて，前記記憶セルのセットに関する前記設定パラメーターを判定することと，を含む，請求項１０に記載の方法。
【請求項１３】
　ソリッドステート記憶媒体の有用性を改善するための装置であって，前記装置は，
　ソリッドステート記憶媒体の記憶セルのセットに関する，１つ以上の記憶媒体特性を参照する，媒体特性モジュールと，
　前記１つ以上の記憶媒体特性に基づいて，前記記憶セルのセットの読み込みによる直接のフィードバックを使用しない開ループ方式で，前記記憶セルのセットに関する設定パラメーターを判定する，設定パラメーターモジュールと，
　前記判定された設定パラメーターに従って，前記記憶セルのセットを設定する，記憶セル設定モジュールと，を含む，装置。
【請求項１４】
　更新イベントに応答して，前記記憶セルのセットに関する前記１つ以上の記憶媒体特性を更新する，特性更新モジュールを更に含む，請求項１３に記載の装置。
【請求項１５】
　前記１つ以上の記憶媒体特性の変化に応答して，前記記憶セルのセットに関する前記設定パラメーターを更新する，設定更新モジュールを更に含む，請求項１３に記載の装置。
【請求項１６】
　前記媒体特性モジュールが，前記ソリッドステート記憶媒体の複数個の異なる記憶セルのセットに関する記憶媒体特性を含む，記憶媒体特性レポジトリ内に，前記記憶セルのセットに関する前記１つ以上の記憶媒体特性を維持する，請求項１３に記載の装置。
【請求項１７】
　前記設定パラメーターモジュールが，前記ソリッドステート記憶媒体の複数個の異なる記憶セルのセットに関する設定パラメーターを含む，設定パラメーターレポジトリ内に，前記記憶セルのセットに関する前記判定された設定パラメーターを維持する，請求項１３に記載の装置。
【請求項１８】
　前記１つ以上の記憶媒体特性が，前記記憶セルのセットに関するプログラム／消去サイクルの回数，前記記憶セルのセットに関する読み取り回数，前記記憶セルのセットに関する前回の書き込みからの保持時間，前記記憶セルのセットに関する温度，前記記憶セルのセットに関するユースケース，及び前記記憶セルのセットに関するエラー統計のうちの１つ以上を含む，請求項１３に記載の装置。
【請求項１９】
　ソリッドステート記憶媒体の有用性を改善するためのシステムであって，前記システムは，
　ソリッドステート記憶デバイスであって，前記ソリッドステート記憶デバイスは，ソリッドステート記憶媒体を含む，ソリッドステート記憶デバイスと，
　前記ソリッドステート記憶媒体の記憶セルのセットに関する，１つ以上の記憶媒体特性を参照する，媒体特性モジュールと，
　前記１つ以上の記憶媒体特性に基づいて，前記記憶セルのセットの読み込みによる直接のフィードバックを使用しない開ループ方式で，前記記憶セルのセットに関する設定パラメーターを判定する，設定パラメーターモジュールと，
　前記判定された設定パラメーターに従って，前記記憶セルのセットを設定する，記憶セル設定モジュールと，を含む，システム。
【請求項２０】
　前記ソリッドステート記憶デバイスと通信するホストデバイスを更に含み，前記媒体特性モジュール，前記設定パラメーターモジュール，及び前記記憶セル設定モジュールのうちの１つ以上の，少なくとも一部分が，前記ソリッドステート記憶デバイスに関するデバイスドライバの一部であり，前記デバイスドライバが，前記ホストデバイス上に設置される，請求項１９に記載のシステム。」 （以下，上記引用の請求項各項を「補正後の請求項」という）に補正するものである。
２．補正事項
（１）補正事項１
　補正前の請求項１の「前記１つ以上の記憶媒体特性に基づいて，前記記憶セルのセットに関する，設定パラメーターを判定すること」を，補正後の請求項１の「前記１つ以上の記憶媒体特性に基づいて，前記記憶セルのセットに実行される読み取りによる直接のフィードバックを使用しない開ループ方式で，前記記憶セルのセットに関する設定パラメーターを判定すること」とする補正。
（２）補正事項２
　補正前の請求項１の「前記判定された設定パラメーターを使用するように，前記記憶セルのセットを設定すること」を，補正後の請求項１の「前記判定された設定パラメーターに従って，前記記憶セルのセットを構成すること」とする補正。
（３）補正事項３
　補正前の請求項１３の「前記１つ以上の記憶媒体特性に基づいて，前記記憶セルのセットに関する設定パラメーターを判定する，設定パラメーターモジュール」を，補正後の請求項１３の「前記１つ以上の記憶媒体特性に基づいて，前記記憶セルのセットの読み込みによる直接のフィードバックを使用しない開ループ方式で，前記記憶セルのセットに関する設定パラメーターを判定する，設定パラメーターモジュール」とする補正。
（４）補正事項４
　補正前の請求項１３の「前記判定された設定パラメーターを使用するように，前記記憶セルのセットを設定する，記憶セル設定モジュール」を，補正後の請求項１３の「前記判定された設定パラメーターに従って，前記記憶セルのセットを設定する，記憶セル設定モジュール」とする補正。
（５）補正事項５
　補正前の請求項１９の「前記１つ以上の記憶媒体特性に基づいて，前記記憶セルのセットに関する設定パラメーターを判定する，設定パラメーターモジュール」を，補正後の請求項１９の「前記１つ以上の記憶媒体特性に基づいて，前記記憶セルのセットの読み込みによる直接のフィードバックを使用しない開ループ方式で，前記記憶セルのセットに関する設定パラメーターを判定する，設定パラメーターモジュール」とする補正。
（６）補正事項６
　補正前の請求項１９の「前記判定された設定パラメーターを使用するように，前記記憶セルのセットを設定する，記憶セル設定モジュール」を，補正後の請求項１９の「前記判定された設定パラメーターに従って，前記記憶セルのセットを設定する，記憶セル設定モジュール」とする補正。
３．新規事項について
　本件補正が，特許法第１７条の２第３項の規定を満たすものであるか否か，即ち，本件補正が，願書に最初に添付した明細書，特許請求の範囲又は図面（以下，「当初明細書等」という）に記載した事項の範囲内でなされたものであるかについて，検討する。
（１）補正事項２の「記憶セルのセットを構成すること」について，当初明細書等には何ら記載されていない。しかし，補正後の請求項１に補正箇所を示す下線が請求人により付与されていなかったことと，補正後の請求項１３又は１９には同様の補正がされていないことを参酌すると，「記憶セルのセットを設定すること」（補正前の記載）の誤記である可能性を否定できないため，新規事項とまではいえない。
　そうすると，特許法第１７条の２第３項の規定を満たしていないとまではいえない。
４．目的要件について
　本件補正が，特許法第１７条の２第５項の規定を満たすものであるか否か，即ち，本件補正が，特許法第１７条の２第５項で規定する請求項の削除，特許請求の範囲の減縮（特許法第３６条第５項の規定により請求項に記載した発明を特定するために必要な事項を限定するものであって，その補正前の請求項に記載された発明とその補正後の当該請求項に記載される発明の産業上の利用分野および解決しようとする課題が同一であるものに限る），誤記の訂正，或いは，明りょうでない記載の釈明（拒絶理由通知に係る拒絶の理由に示す事項についてするものに限る）の何れかを目的としたものであるかについて，検討する。
（１）補正事項１は，請求項１の「設定パラメータを判定すること」において「前記記憶セルのセットに実行される読み取りによる直接のフィードバックを使用しない開ループ方式」という限定事項を追加するものである。
（２）補正事項３及び補正事項５は，補正事項１と同様に，補正前の請求項１３及び請求項１９の「設定パラメータモジュール」に限定事項を追加するものである。
（３）補正事項４及び補正事項６は，補正前の請求項１３及び請求項１９の「記憶セル設定モジュール」に対して，「判定された設定パラメータを使用するように」設定する態様から，補正後の請求項１３及び請求項１９の「記憶セル設定モジュール」は，「判定された設定パラメータ」に従うものの，「判定された設定パラメータ」を使用（するように）せずに「記憶セルのセットを設定する」態様を含むこととなり，補正前の請求項１３，１９の「記憶セルのセットを設定すること」に限定事項を追加したものとはいえず，誤記の訂正，或いは，明りょうでない記載の釈明でないことは明らかである。そうすると，補正事項４及び補正事項６は，特許法第１７条の２第５項で規定する目的要件を満たしていない。
（４）補正事項２は，「記憶セルのセットを構成する」ことが新規事項の追加ではなく，「記憶セルのセットを設定すること」（補正前の記載）の誤記であったとしても，補正事項４及び補正事項６と同様の理由により，特許法第１７条の２第５項で規定する目的要件を満たしていない。
（５）小括
　上記（３）及び（４）の検討より，補正事項２，補正事項４及び補正事項６は，特許法第１７条の２第５項で規定する目的要件を満たしていない。
　したがって，本件補正は，特許法第１７条の２第５項の各号に掲げるいずれの事項を目的とするものにも該当しない補正事項を含むものであるので，同法第１７条の２第５項の規定に適合しないから，同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
５．独立特許要件
　本件補正は上記４で検討したとおり，特許法第１７条の２第５項の規定に違反するので，同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものであるが，
　本件補正は，上記４の（１）及び（２）で検討したとおり，特許請求の範囲の限定的減縮を目的とする補正事項を含むものであるので，
　仮に，本件補正が，補正の目的要件を満たすものであるとして，
　即ち，特許法第１７条の２第６項において準用する同法第１２６条第７項の規定を満たすものであるか，即ち，補正後の請求項に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否か，以下に検討する。
（１）本件補正発明
　補正後の請求項１９に係る発明（以下，これを「本件補正発明」という）は，以下のとおりである（再掲）。
「ソリッドステート記憶媒体の有用性を改善するためのシステムであって，前記システムは，
　ソリッドステート記憶デバイスであって，前記ソリッドステート記憶デバイスは，ソリッドステート記憶媒体を含む，ソリッドステート記憶デバイスと，
　前記ソリッドステート記憶媒体の記憶セルのセットに関する，１つ以上の記憶媒体特性を参照する，媒体特性モジュールと，
　前記１つ以上の記憶媒体特性に基づいて，前記記憶セルのセットの読み込みによる直接のフィードバックを使用しない開ループ方式で，前記記憶セルのセットに関する設定パラメーターを判定する，設定パラメーターモジュールと，
　前記判定された設定パラメーターに従って，前記記憶セルのセットを設定する，記憶セル設定モジュールと，を含む，システム。」
（２）引用文献
（２−１）引用文献１
　原審拒絶理由において引用文献１として引用され，本願の優先日前に日本国内または外国において頒布又は電気通信回線を通じて公衆に利用可能となった特開２０１１−１００５１９号公報（以下，「引用文献１」という）には，図面と共に次の事項が記載されている。
（当審注：下線は当審にて付与したもの。以下同様）
Ａ．「【０００７】
  
本発明のメモリシステムの第１の態様は，複数のメモリセルを含む複数のブロックを有するメモリセルアレイと，前記メモリセルの読み出しレベルを変更可能な電圧生成部と，を有する不揮発性半導体記憶装置と，前記不揮発性半導体記憶装置の書き込み，読み出し，消去を制御する制御部とを具備し，前記制御部は，前記不揮発性半導体記憶装置の使用開始時と時間経過後とで読み出しレベルを変えることを特徴とする
【０００８】
  
本発明のメモリシステムの第２の態様は，複数のメモリセルを含む複数のブロックを有するメモリセルアレイと，前記メモリセルの読み出しレベルを変更可能な電圧生成部と，を有する不揮発性半導体記憶装置と，前記不揮発性半導体記憶装置の書き込み，読み出し，消去を制御する制御部とを具備し，前記制御部は，読み出されたデータからエラーを検出するエラー検知部を有し，前記エラー検出部によりエラーが検出された場合，再度読み出しを繰り返すリトライ読み出しを行うことを特徴とする
【０００９】
  本発明のメモリシステムの第３の態様は，複数のメモリセルを含む複数のブロックを有するメモリセルアレイと，前記メモリセルの読み出しレベルを変更可能な電圧生成部と，を有する不揮発性半導体記憶装置と，前記不揮発性半導体記憶装置の書き込み，読み出し，消去を制御する制御部とを具備し，前記制御部は，読み出されたデータからエラーを検出するエラー検知部と，管理データを記録する管理領域とを有し，前記制御部は，前記エラー検出部によりエラーが検出された場合，メモリセルの本来の読み出しレベルより高くシフトされた読み出しレベルと，前記本来の読み出しレベルより低い読み出しレベルを用いてリトライ読み出しを行い，これらリトライ読み出しの結果が良好な読み出しレベルのデータを前記管理領域に記録することを特徴とする。
【００１０】
  本発明のメモリシステムの第４の態様は，複数のメモリセルを含む複数のブロックを有するメモリセルアレイと，前記メモリセルの読み出しレベルを変更可能な電圧生成部と，を有する不揮発性半導体記憶装置と，前記不揮発性半導体記憶装置の書き込み，読み出し，消去を制御する制御部とを具備し，前記制御部は，読み出されたデータからエラーを検出するエラー検知部を有し，前記制御部は，前記エラー検出部によりエラーが検出された場合，メモリセルの本来の読み出しレベルより高くシフトされた読み出しレベルで読み出し動作を行い，エラー検知部の判定の結果，エラーが少ない場合，次の読み出し動作を前記高くシフトされた読み出しレベルで行うことを特徴とする。
（中略）
【００１３】
  ＮＡＮＤ型フラッシュメモリは，メモリセルのサイズが微細化され，メモリセル内に記憶される電子の数が減少されている。このため，隣接セル間の干渉ノイズの影響が相対的に増大し，一方のメモリセルにデータの書き込み（プログラム）や読み出しを行うことにより，隣接する他方のメモリセルのデータが変化する可能性がある。
【００１４】
  例えばデータの書き込みは，ワード線とビット線により選択されたメモリセルに対して行われる。しかし，
選択セルでの非書き込みセルへの強いストレスと，非選択セルにおいても弱い書き込み状態となり，閾値電圧が高くなるように変化する２種類のプログラムディスターブ（以下，ＰＤとも称す）という現象が発生する
【００１５】
  また，
データの読み出しにおいても，非選択のメモリセルに電圧が印加される。このため，非選択メモリセルが弱い書き込み状態となり，閾値電圧が高くなるように変化するリードディスターブ（以下，ＲＤとも称す）という現象が発生する
【００１６】
  さらに，
メモリセルに書き込まれたデータが，長時間アクセスされなかったような場合，メモリセルの浮遊ゲートから電子が放出され，閾値電圧が低くなるように変化する現象が発生する。これによりデータリテンション（以下，ＤＲとも称す）が劣化する
【００１７】
  
ＳＳＤのように，大容量のメモリシステムは，パーソナルコンピュータやサーバーに実装され，長期間使用される。このため，ＰＤ，ＲＤの発生，ＤＲの劣化の伴う影響をシステム的に救済し，安定な動作が可能な高い信頼性を実現することが求められている
【００１８】
  以下，本発明の実施の形態について，図面を参照して説明する。
【００１９】
（第１の実施形態）
  図１は，メモリシステムとしてのＳＳＤ１００の構成例を示すブロック図である
【００２０】
  
ＳＳＤ１００は，不揮発性半導体メモリとしてのＮＡＮＤ型フラッシュメモリ（以下，ＮＡＮＤメモリと略す）１０と，コントローラとしてのドライブ制御回路４と，揮発性半導体メモリとしてのＤＲＡＭ２０と，電源回路５と，状態表示用のＬＥＤ６と，ドライブ内部の温度を検出する温度センサ７と，フューズ８とを備えている
Ｂ．「【００３０】
  
図２（ａ）は，ＮＡＮＤメモリチップに含まれる１個の物理ブロックの構成例を示す回路図である。各物理ブロックは，Ｘ方向に沿って順に配列された（ｐ＋１）個のＮＡＮＤストリングを備えている（ｐは，０以上の整数）
Ｃ．「【００７１】
  
メモリセルがＰＤ，ＲＤの影響を受けたかどうかは，例えばメモリセルの書き込み回数，消去回数，読み出し回数，1回の書き込みにおいてプログラム電圧が印加された回数（プログラムループ回数），1回の消去において消去電圧が印加された回数（イレーズループ回数）などにより判別することができる
（中略）
【００７４】
  図９は，
図６に示すＤＲＡＭ２０のテーブル領域２０−２に記憶された管理テーブルＭＴのフィールド構成の一例を示している。管理テーブルに記録するデータは，メモリシステムの用途に応じて任意に設定することが可能である。図９に示す管理テーブルの場合，例えば物理ブロック番号に対応して，消去回数，プログラム回数，ループ回数，読み出し回数，放置時間，環境温度が設定されている
Ｄ．「【００８６】
  そこで，
本実施形態に係るメモリシステムは，消去ループ回数が任意の規定値に達した場合，読み出しレベルＶＡ，ＶＢ，ＶＣや，読み出し電圧Ｖｒｅａｄを僅かに高くシフトする（＋シフト）ことにより正確な読出しが可能となる。任意の規定値は，例えば，ＮＡＮＤ型フラッシュメモリ製造時のメモリセル特性の評価段階で定められるものである
Ｅ．「【００９０】
  図１０は，シフト読み出し動作の一例を示している。シフト読み出し動作は，種々の方法が可能であり，メモリシステムの使用環境に応じて最適な読み出しを選択して使用すればよい。
【００９１】
  図１０において，
ドライブ制御回路４は，シフト読み出し動作時，先ず，管理テーブルＭＴを参照する（Ｓ１１）。次いで，管理テーブルＭＴに記録された消去回数，プログラム回数，ループ回数，読み出し回数が規定値内であるか否かを判別する（Ｓ１２−Ｓ１５）。すなわち，メモリセルがＰＤ，ＲＤの影響を受けているかどうかが判別される。この結果，全ての回数が規定値以内である場合，ドライブ制御回路４は，ＰＤ，ＲＤの影響を受けていないと判断し，デフォルトの読み出しレベルを用いて読み出し動作が実行する（Ｓ１６）
【００９２】
  
一方，消去回数，プログラム回数，ループ回数，読み出し回数のうち，いずれかが規定値を越えている場合，ドライブ制御回路４は，放置時間が長いか否かを判別する（Ｓ１７）。放置時間の判断基準は，例えば１日以上の任意に定められた時間である。放置時間が短い場合，ＤＲの影響よりＰＤ，ＲＤの影響の方が大きいと考えられるため，読み出しレベルＶＡ，ＶＢ，ＶＣ及び読み出し電圧Ｖｒｅａｄが高くシフトされ，＋シフト読み出し動作が実行される（Ｓ１８）。また，ステップＤ１７において，放置時間が長いと判断された場合，ＰＤ，ＲＤの影響より，ＤＲの影響の方が大きいと考えられるため，少なくとも読み出しレベルＶＡ，ＶＢ，ＶＣが低くシフトされ，−シフト読み出し動作が実行される（Ｓ１９）
【００９３】
  ドライブ制御回路４は，＋シフト読み出し動作，−シフト読み出し動作時に，ＮＡＮＤメモリ１０に入力するコマンドＣＭＤ，アドレスＡＤＤ，及びデータＤＴにより読み出しレベルＶＡ，ＶＢ，ＶＣ，及びＶｒｅａｄを設定することができる。ドライブ制御回路４は，例えばコマンドにより＋シフト又は−シフトを指定し，アドレスにより読み出しレベルＶＡ，ＶＢ，ＶＣ，又は読み出し電圧Ｖｒｅａｄを指定する。さらに，データによりシフト量を指定する。図４に示す制御信号及び制御電圧発生回路２０７は，これらコマンドとアドレス信号及びデータに基づき，＋シフト読み出し動作及び−シフト読み出し動作に必要な電圧を発生する。
【００９４】
  
上記各読み出し動作の後，ＥＣＣ判定が行われる（Ｓ２０）。エラービット数が規定値より多い場合，すなわち，＋シフト又は−シフト読み出し動作を行って読み出しデータのＥＣＣ訂正が可能であった場合であっても，エラービット数が規定値より多い場合は今後シフト読み出しを行ってもデータの読み出しが不可能となる可能性があるため，そのブロックに対してリフレッシュ動作が実行される（Ｓ２１，Ｓ２２）
【００９５】
  リフレッシュ動作でデータをコピーする先の消去ブロックは消去回数，プログラム回数が少ないブロックである方が，絶縁膜の劣化が小さく望ましい。リフレッシュ動作によって少なくともＤＲの影響による閾値電圧の低下を解消することができるが，本実施形態においてはＳ２１，Ｓ２２に係るステップは必ずしも実行しなくとも良い。
【００９６】
  なお，例えばＳ１２で消去回数が規定値内であったとしても，放置時間が長ければメモリセルの閾値電圧は−方向にシフトしている可能性がある。したがってＳ１２−Ｓ１５に係る判断で規定値以内と判断された場合であっても，Ｓ１７と同一または異なる基準で，放置時間が長いか否かを判断し，判断結果に応じてデフォルト読み出し，＋シフト読み出し，−シフト読み出しを行っても良い。
【００９７】
  また，Ｓ１７における放置時間に複数の段階を設け，ＰＤ，ＲＤによる影響とＤＲによる影響がバランスするような時間である第１の放置時間を越えていなければ＋シフト読み出し，第１の放置時間を超え，デフォルトの閾値を下回るような時間である第２の放置時間を越えていなければデフォルト読み出し，第２の放置時間を越えていれば−シフト読み出しを実行するとしても良い。
【００９８】
  上記第１の実施形態によれば，
プログラムディスターブＰＤ，リードディスターブＲＤ，データリテンションＤＲの影響を考慮して読み出しレベルＶＡ，ＶＢ，ＶＣ，及び読み出し電圧ＶＲＥＡＤを＋方向，又は−方向にシフトしている。このため，ＰＤ，ＲＤ，ＤＲの影響に拘わらず，正確にデータを読み出すことが可能である。したがって，信頼性の高いメモリシステムを構築することができる
（中略）
【０１０９】
  これに対して，
第２の実施形態は，最初の読み出しの際のＥＣＣによる誤り訂正でエラービット数が多くＥＣＣによる誤り訂正が不可能（ＥＣＣエラー）であった場合，シフト読み出し（リトライ読み出し）を行い，再度ＥＣＣによる誤り訂正を実行することで，システムとしての不良率を改善する
（２−２）引用発明
ア．上記Ａの【００１４】には「選択セルでの非書き込みセルへの強いストレスと，非選択セルにおいても弱い書き込み状態となり，閾値電圧が高くなるように変化する２種類のプログラムディスターブ（以下，ＰＤとも称す）という現象が発生する」と記載され，【００１５】には「データの読み出しにおいても，非選択のメモリセルに電圧が印加される。このため，非選択メモリセルが弱い書き込み状態となり，閾値電圧が高くなるように変化するリードディスターブ（以下，ＲＤとも称す）という現象が発生する」と記載され，
【００１６】には「メモリセルに書き込まれたデータが，長時間アクセスされなかったような場合，メモリセルの浮遊ゲートから電子が放出され，閾値電圧が低くなるように変化する現象が発生する。これによりデータリテンション（以下，ＤＲとも称す）が劣化する」と記載され，【００１７】には「ＳＳＤのように，大容量のメモリシステムは，パーソナルコンピュータやサーバーに実装され，長期間使用される。このため，ＰＤ，ＲＤの発生，ＤＲの劣化の伴う影響をシステム的に救済し，安定な動作が可能な高い信頼性を実現することが求められている」と記載され，上記Ｅの【００９８】には「プログラムディスターブＰＤ，リードディスターブＲＤ，データリテンションＤＲの影響を考慮して読み出しレベルＶＡ，ＶＢ，ＶＣ，及び読み出し電圧ＶＲＥＡＤを＋方向，又は−方向にシフトしている。このため，ＰＤ，ＲＤ，ＤＲの影響に拘わらず，正確にデータを読み出すことが可能である。したがって，信頼性の高いメモリシステムを構築することができる」と記載されていることから，引用文献１には，
“ＰＤ（プログラムディスターブ），ＲＤ（リードディスターブ）の発生，ＤＲ（データリテンション）の劣化に伴う影響をシステム的に救済し，安定な動作が可能な高い信頼性を実現するメモリシステム”が記載されているといえる。
イ．上記Ａの【０００７】には「本発明のメモリシステムの第１の態様は，複数のメモリセルを含む複数のブロックを有するメモリセルアレイと，前記メモリセルの読み出しレベルを変更可能な電圧生成部と，を有する不揮発性半導体記憶装置と，前記不揮発性半導体記憶装置の書き込み，読み出し，消去を制御する制御部とを具備し，前記制御部は，前記不揮発性半導体記憶装置の使用開始時と時間経過後とで読み出しレベルを変えることを特徴とする」と記載され，【００１９】には「（第１の実施形態） 図１は，メモリシステムとしてのＳＳＤ１００の構成例を示すブロック図である」と記載され，【００２０】には「ＳＳＤ１００は，不揮発性半導体メモリとしてのＮＡＮＤ型フラッシュメモリ（以下，ＮＡＮＤメモリと略す）１０と，コントローラとしてのドライブ制御回路４と，揮発性半導体メモリとしてのＤＲＡＭ２０と，電源回路５と，状態表示用のＬＥＤ６と，ドライブ内部の温度を検出する温度センサ７と，フューズ８とを備えている」と記載されていることから，引用文献１には，
“第１実施形態は，複数のメモリセルを含む複数のブロックを有するメモリセルアレイと，前記メモリセルの読み出しレベルを変更可能な電圧生成部と，を有する不揮発性半導体記憶装置と，前記不揮発性装置の書き込み，読み出し，消去を制御する制御部とを具備するメモリシステムであり，
　前記メモリシステムは，ＳＳＤであり，前記メモリアレイ（不揮発性メモリ）としてのＮＡＮＤ型フラッシュメモリと，前記制御部としてのドライブ制御回路と，揮発性半導体メモリとしてのＤＲＡＭと，電源回路と，温度センサとを備え”ることが記載されているといえる。
ウ．上記Ｂの【００３０】には「図２（ａ）は，ＮＡＮＤメモリチップに含まれる１個の物理ブロックの構成例を示す回路図である。各物理ブロックは，Ｘ方向に沿って順に配列された（ｐ＋１）個のＮＡＮＤストリングを備えている（ｐは，０以上の整数）」と記載されていることから，引用文献１には，
“ＮＡＮＤ型フラッシュメモリに含まれる，Ｘ方向に沿って順に配列された（ｐ＋１）個のＮＡＮＤストリングを備える複数の物理ブロック”が記載されているといえる。
エ．上記Ｃの【００７４】には「図６に示すＤＲＡＭ２０のテーブル領域２０−２に記憶された管理テーブルＭＴのフィールド構成の一例を示している。管理テーブルに記録するデータは，メモリシステムの用途に応じて任意に設定することが可能である。図９に示す管理テーブルの場合，例えば物理ブロック番号に対応して，消去回数，プログラム回数，ループ回数，読み出し回数，放置時間，環境温度が設定されている」と記載されていることから，引用文献１には，
“物理ブロック番号に対応して，消去回数，プログラム回数，ループ回数，読み出し回数，放置時間，環境温度が設定された管理テーブル”が記載されているといえる。
オ．上記Ｄの【００８６】には「本実施形態に係るメモリシステムは，消去ループ回数が任意の規定値に達した場合，読み出しレベルＶＡ，ＶＢ，ＶＣや，読み出し電圧Ｖｒｅａｄを僅かに高くシフトする（＋シフト）ことにより正確な読出しが可能となる。任意の規定値は，例えば，ＮＡＮＤ型フラッシュメモリ製造時のメモリセル特性の評価段階で定められるものである」と記載されていることから，引用文献１には，
“ＮＡＮＤ型フラッシュメモリ製造時のメモリセル特性の評価段階で定められた規定値”が記載されているといえる。
カ．上記Ｃの【００７１】には「メモリセルがＰＤ，ＲＤの影響を受けたかどうかは，例えばメモリセルの書き込み回数，消去回数，読み出し回数，1回の書き込みにおいてプログラム電圧が印加された回数（プログラムループ回数），1回の消去において消去電圧が印加された回数（イレーズループ回数）などにより判別することができる」と記載され，上記Ｅの【００９１】には「ドライブ制御回路４は，シフト読み出し動作時，先ず，管理テーブルＭＴを参照する（Ｓ１１）。次いで，管理テーブルＭＴに記録された消去回数，プログラム回数，ループ回数，読み出し回数が規定値内であるか否かを判別する（Ｓ１２−Ｓ１５）。すなわち，メモリセルがＰＤ，ＲＤの影響を受けているかどうかが判別される。この結果，全ての回数が規定値以内である場合，ドライブ制御回路４は，ＰＤ，ＲＤの影響を受けていないと判断し，デフォルトの読み出しレベルを用いて読み出し動作が実行する（Ｓ１６）」と記載されていることと，上記オの検討から，引用文献１には，
“シフト読み出し時に前記管理テーブルを参照する，ドライブ制回路と，管理テーブルに記録された消去回数，プログラム回数，ループ回数，読み出し回数が，ＮＡＮＤ型フラッシュメモリ製造時のメモリセル特性の評価段階で定められた規定値内であるかどうかを判定し，全ての回数が前記規定値以内である場合は，ＰＤ，ＲＤの影響を受けていないと判別し，読み出しレベルをデフォルトの読み出しレベルとするドライブ制御回路”が記載されているといえる。
キ．上記Ｅの【００９２】には「一方，消去回数，プログラム回数，ループ回数，読み出し回数のうち，いずれかが規定値を越えている場合，ドライブ制御回路４は，放置時間が長いか否かを判別する（Ｓ１７）。放置時間の判断基準は，例えば１日以上の任意に定められた時間である。放置時間が短い場合，ＤＲの影響よりＰＤ，ＲＤの影響の方が大きいと考えられるため，読み出しレベルＶＡ，ＶＢ，ＶＣ及び読み出し電圧Ｖｒｅａｄが高くシフトされ，＋シフト読み出し動作が実行される（Ｓ１８）。また，ステップＤ１７において，放置時間が長いと判断された場合，ＰＤ，ＲＤの影響より，ＤＲの影響の方が大きいと考えられるため，少なくとも読み出しレベルＶＡ，ＶＢ，ＶＣが低くシフトされ，−シフト読み出し動作が実行される（Ｓ１９）」と記載されていることから，引用文献１には，
“いずれかが規定値を越えている場合，放置時間が長いか否かを判別し，放置事件が短い場合，読み出し電圧を高くし＋シフト読み出し電圧とし，放置時間が長い場合，読み出し電圧を低くし−シフト読み出し電圧を設定するドライブ制御回路”が記載されているといえる。
ケ．上記Ｅの【００９１】には「デフォルトの読み出しレベルを用いて読み出し動作が実行する（Ｓ１６）」と記載され，【００９２】には「＋シフト読み出し動作が実行される（Ｓ１８）（中略）−シフト読み出し動作が実行される（Ｓ１９）」と記載されていることと，上記カ及びキで検討したことから，引用文献１には，
“設定された読み出し電圧を用いて，ＮＡＮＤ型フラッシュメモリの読み出し動作を実行するドライブ制御回路”が記載されているといえる。
コ．上記Ｅの【００９４】には「上記各読み出し動作の後，ＥＣＣ判定が行われる（Ｓ２０）。エラービット数が規定値より多い場合，すなわち，＋シフト又は−シフト読み出し動作を行って読み出しデータのＥＣＣ訂正が可能であった場合であっても，エラービット数が規定値より多い場合は今後シフト読み出しを行ってもデータの読み出しが不可能となる可能性があるため，そのブロックに対してリフレッシュ動作が実行される（Ｓ２１，Ｓ２２）」
と記載されていることから，引用文献１には，
“読み出し動作の後，ＥＣＣ判定を行い，エラービット数が規定値より多い場合，＋シフト又は−シフト読み出し動作を行い，そのブロックに対してリフレッシュ動作を行うドライブ制御回路”が記載されているといえる。
サ．上記Ａの【０００８】には「本発明のメモリシステムの第２の態様は，複数のメモリセルを含む複数のブロックを有するメモリセルアレイと，前記メモリセルの読み出しレベルを変更可能な電圧生成部と，を有する不揮発性半導体記憶装置と，前記不揮発性半導体記憶装置の書き込み，読み出し，消去を制御する制御部とを具備し，前記制御部は，読み出されたデータからエラーを検出するエラー検知部を有し，前記エラー検出部によりエラーが検出された場合，再度読み出しを繰り返すリトライ読み出しを行うことを特徴とする」と記載され，上記Ｅの【０１０９】には「第２の実施形態は，最初の読み出しの際のＥＣＣによる誤り訂正でエラービット数が多くＥＣＣによる誤り訂正が不可能（ＥＣＣエラー）であった場合，シフト読み出し（リトライ読み出し）を行い，再度ＥＣＣによる誤り訂正を実行することで，システムとしての不良率を改善する」と記載されていることから，引用文献１には
“第２実施形態は，複数のメモリを含む複数のブロックを有するメモリセルアレイと，前記メモリの読み出しレベルを変更可能な電圧生成部と，を有する不揮発性半導体記憶装置と，前記不揮発性半導体記憶装置の書き込み，読み出し，消去を制御する制御部とを具備し，前記制御部は，読み出されたデータからエラーを検出するエラー検知部を有し，最初の読み出しの際のＥＣＣによる誤り訂正でエラービット数が多くＥＣＣによる誤り訂正が不可能であった場合，シフト読み出しを行い，再度ＥＣＣによる誤り訂正を繰り返すリトライ読み出しを実行することで，システムとしての不良率を改善することを特徴とするメモリシステム”が記載されているといえる。
シ．上記ア乃至サの検討から，引用文献１には次の発明（以下，「引用発明」という。）が記載されているといえる。
「ＰＤ（プログラムディスターブ），ＲＤ（リードディスターブ）の発生，ＤＲ（データリテンション）の劣化に伴う影響をシステム的に救済し，安定な動作が可能な高い信頼性を実現するメモリシステムであって，
　第１実施形態は，複数のメモリセルを含む複数のブロックを有するメモリセルアレイと，前記メモリセルの読み出しレベルを変更可能な電圧生成部と，を有する不揮発性半導体記憶装置と，前記不揮発性装置の書き込み，読み出し，消去を制御する制御部とを具備するメモリシステムであり，
　前記メモリシステムは，ＳＳＤであり，前記メモリアレイ（不揮発性メモリ）としてのＮＡＮＤ型フラッシュメモリと，前記制御部としてのドライブ制御回路と，揮発性半導体メモリとしてのＤＲＡＭと，電源回路と，温度センサとを備え，
　ＮＡＮＤ型フラッシュメモリに含まれる，Ｘ方向に沿って順に配列された（ｐ＋１）個のＮＡＮＤストリングを備える複数の物理ブロックと，
　物理ブロック番号に対応して，消去回数，プログラム回数，ループ回数，読み出し回数，放置時間，環境温度が設定された管理テーブルと，
　シフト読み出し時に前記管理テーブルを参照する，ドライブ制回路と，
　管理テーブルに記録された消去回数，プログラム回数，ループ回数，読み出し回数が，ＮＡＮＤ型フラッシュメモリ製造時のメモリセル特性の評価段階で定められた規定値内であるかどうかを判定し，全ての回数が前記規定値以内である場合は，ＰＤ，ＲＤの影響を受けていないと判別し，読み出しレベルをデフォルトの読み出しレベルとするドライブ制御回路と，
　いずれかが前記規定値を越えている場合，放置時間が長いか否かを判別し，放置事件が短い場合，読み出し電圧を高くし＋シフト読み出し電圧とし，放置時間が長い場合，読み出し電圧を低くし−シフト読み出し電圧を設定するドライブ制御回路と，
　設定された読み出し電圧を用いて，ＮＡＮＤ型フラッシュメモリの読み出し動作を実行するドライブ制御回路と，
　読み出し動作の後，ＥＣＣ判定を行い，エラービット数が規定値より多い場合，＋シフト又は−シフト読み出し動作を行い，そのブロックに対してリフレッシュ動作を行うドライブ制御回路と，
　第２実施形態は，複数のメモリを含む複数のブロックを有するメモリセルアレイと，前記メモリの読み出しレベルを変更可能な電圧生成部と，を有する不揮発性半導体記憶装置と，前記不揮発性半導体記憶装置の書き込み，読み出し，消去を制御する制御部とを具備し，前記制御部は，読み出されたデータからエラーを検出するエラー検知部を有し，最初の読み出しの際のＥＣＣによる誤り訂正でエラービット数が多くＥＣＣによる誤り訂正が不可能であった場合，シフト読み出しを行い，再度ＥＣＣによる誤り訂正を繰り返すリトライ読み出しを実行することで，システムとしての不良率を改善することを特徴とするメモリシステム」
（２−３）参考文献２
　本願の優先日前に日本国内または外国において頒布又は電気通信回線を通じて公衆に利用可能となった特開２００６−２９４２１３号（以下，「参考文献２」という）には，図面と共に次の事項が記載されている。
Ｆ．「【０００７】
  この目的のために，
メモリーデバイス
基準セルにおいて実際に測定した電圧に従ってフィードバック調整される
【０００８】
  この従来技術より知られる解決法の欠点は，前記ランプ電圧発生器の複雑性が高いことである。特に，上述した閉ループは，メモリーデバイスを一般に集積する半導体材料のチップ内の面積の無駄を伴う。いずれの場合にも，前記ランプ電圧発生器の動作は低速であり，その結果，前記バイアス電圧の傾きが非常に小さくなり，このためメモリーデバイスの読出し時間が増加する。
（中略）
【００１１】
  本発明が提案する解決法は，
非常に簡単な構造を有する開ループ設計を実現する
　上記Ｆの記載より，参考文献２には以下の技術的事項が記載されているといえる
「基準セルにおいて実際に測定した電圧に従ってフィードバック調整される閉ループから，非常に簡単な構造を有する開ループ設計を実現するメモリーデバイス」
（２−４）引用文献３
　原審拒絶理由において引用文献３として引用され，本願の優先日前に日本国内または外国において頒布又は電気通信回線を通じて公衆に利用可能となった特開２００３−２４２７８７号公報（以下，「引用文献３」という）には，図面と共に次の事項が記載されている。
Ｇ．「【要約】
【課題】
不揮発性半導体記憶装置の書換時間を短縮しかつ不揮発性メモリセルのトンネル絶縁膜の信頼性の劣化を抑制する
【解決手段】
ＥＷ回数記憶部（１５Ａ，１５Ｂ）により，メモリセルの書換が行なわれた回数を記憶する。メモリセルのデータ書換時，ＥＷ回数センスラッチ部（２２）に，選択メモリセルの書換回数データを転送してラッチし，ＥＷ回数カウンタ（１０）に転送する。制御用ＣＰＵ（１６）は，このＥＷ回数カウンタのカウント値を更新した値に基づいて書換パルスの条件を設定して書換を実行する
（中略）
【０２０９】図２７は，この発明の実施の形態３におけるデータ読出時の動作を示すフロー図である。以下，図２７を参照して，この発明の実施の形態３におけるデータ読出動作について説明する。
【０２１０】
外部から，データ読出を指示するリードコマンドが与えられる（ステップＳＴ１）。このリードコマンドが与えられると，制御用ＣＰＵ１６の制御の下に，アドレス信号に従って，ＥＷ回数記憶部の可能データが読出されて，ＥＷ回数センスラッチ部によりラッチされる（ステップＳＴ２）
【０２１１】次いで，このＥＷ回数センスラッチ部３＃２においてラッチされた書換回数データが，ＥＷ回数カウント回路１０へ転送される（ステップＳＴ３）。
制御用ＣＰＵ１６は，このＥＷ回数カウンタ１０に格納された書換回数データに従って，読出電圧の電圧を設定する（ステップＳＴ４）
【０２１２】次いで，
この設定された読出電圧に従って内部でのデータの読出（読出サイクルＲＥＡＤ１−ＲＥＡＤ３）が実行される（ステップＳＴ５）
【０２１３】次いで，この内部で読出された４値データが，２ビットデータに変換されて外部へ出力される（ステップＳＴ６）。
【０２１４】したがって，
リードコマンドが与えられたときに，ＥＷ回数記憶部に格納される書換回数データを読出すことにより，正確に，このアドレス指定されたメモリセルの書換回数を識別して，読出電圧の電圧レベルを設定することができる
【０２１５】以上のように，
この発明の実施の形態３に従えば，書換回数に従って読出ウィンドウの幅および位置を変更しており，書換回数の少ない場合に，データ書換によるしきい値電圧のシフト量を小さくでき，応じて書込パルスによるゲートトンネル絶縁膜のダメージを抑制することができる。また，書換回数が増大するにつれて読出ウィンドウの位置を高くしており，メモリセルの特性に応じて最適なしきい値電圧分布領域を設定することができる
　上記Ｇの記載より，引用文献３には次の発明（以下，「引用発明２」という）が記載されているといえる。
「メモリセルの特性に応じて最適なしきい値電圧分布領域を設定することができ，書換時間を短縮しかつ不揮発性メモリセルのトンネル絶縁膜の信頼性の劣化を抑制する不揮発性半導体記憶装置であって，
　不揮発性メモリセルと，
　メモリセルの書換が行われた回数を記憶するＥＷ回数記憶部と，
　選択メモリセルの書換回数データを転送してラッチするＥＷ回数センスラッチ部と，
　カウント値に基づいて書換パルス条件を設定して書換を実行する制御用ＣＰＵとを備え，
　前記制御用ＣＰＵは，
　外部から，データ読出を指示するリードコマンドが与えらると，ＥＷ回数記憶部に格納されたアドレス指定されたメモリセルの書換回数データを読出し，
　読出されたアドレス指定されたメモリセルの書換回数データに従って，メモリセルの特性に応じて最適なしきい値電圧分布領域の読出電圧を設定し，設定された読出電圧に従って内部でのデータ読出を実行する制御用ＣＰＵ
　を備える不揮発性半導体記憶装置」
（３）対比
  本件補正発明と引用発明を対比すると，
あ．引用発明の「ＰＤ（プログラムディスターブ），ＲＤ（リードディスターブ）の発生，ＤＲ（データリテンション）の劣化に伴う影響をシステム的に救済し，安定な動作が可能な高い信頼性を実現するＮＡＮＤ型フラッシュメモリを含むメモリシステム」は，ソリッドステート記憶媒体であるＮＡＮＤ型フラッシュメモリの安定な動作や高い信頼性という有用性（役に立つこと）を改善するためといえるので，本件補正発明の「ソリッドステート記憶媒体の有用性を改善するためのシステム」に相当する。
い．引用発明の「前記メモリシステムは，ＳＳＤであり，前記メモリアレイ（不揮発性メモリ）としてのＮＡＮＤ型フラッシュメモリと，前記制御部としてのドライブ制御回路と，揮発性半導体メモリとしてのＤＲＡＭと，電源回路と，温度センサとを備え」ることと，本件補正発明の「ソリッドステート記憶デバイスであって，前記ソリッドステート記憶デバイスは，ソリッドステート記憶媒体を含む，ソリッドステート記憶デバイス」とを対比すると，
　引用発明の「前記メモリアレイ（不揮発性メモリ）としてＮＡＮＤ型フラッシュメモリ」は，本件補正発明の「ソリッドステート記憶媒体」に相当し，引用発明の「メモリシステム」は，ＮＡＮＤ型フラッシュメモリや制御回路を含むデバイスといえるので，本件補正発明の「ソリッドステート記憶デバイス」に相当する。そうすると，メモリシステム（ソリッドステート記憶デバイス）は，ＮＡＮＤ型フラッシュメモリ（ソリッドステート記憶媒体）を含むといえるので，両者に実質的な差異はない。
う．引用発明の「ＮＡＮＤ型フラッシュメモリに含まれる，Ｘ方向に沿って順に配列された（ｐ＋１）個のＮＡＮＤストリングを備える複数の物理ブロックと，物理ブロック番号に対応して，消去回数，プログラム回数，ループ回数，読み出し回数，放置時間，環境温度が設定された管理テーブルと，シフト読み出し時に前記管理テーブルを参照する，ドライブ制回路」と，本件補正発明の「前記ソリッドステート記憶媒体の記憶セルのセットに関する，１つ以上の記憶媒体特性を参照する，媒体特性モジュール」とを対比すると，
　引用発明の「ＮＡＮＤ型フラッシュメモリ」の「Ｘ方向に沿って順に配列された（ｐ＋１）個のＮＡＮＤストリングを備える複数の物理ブロック」は，記憶セルを物理ブロック毎（記憶セルのセット）に制御を行うことから，本件補正発明の「ソリッドステート記憶媒体の記憶セルのセット」に相当し，引用発明の「物理ブロック番号に対応して，消去回数，プログラム回数，ループ回数，読み出し回数，放置時間，環境温度が設定された管理テーブル」は，物理ブロック毎の記憶媒体の特性を記録されているので，本件補正発明の「ソリッドステート記憶媒体の記憶セルのセットに関する，１つ以上の記憶媒体特性」に相当する。そして，引用発明の「ドライブ制御回路」は，ＮＡＮＤ型フラッシュメモリ（ソリッドステート記憶媒体）の物理ブロック（記憶セルのセット）に対応した（関する），消去回数，プログラム回数，ループ回数，読み出し回数，放置時間（１つ以上の記憶媒体特性）を参照する機能（媒体特性モジュール）を含むといえる。そうすると，両者に実質的な差異はない。
え．引用発明の「管理テーブルに記録された消去回数，プログラム回数，ループ回数，読み出し回数が，ＮＡＮＤ型フラッシュメモリ製造時のメモリセル特性の評価段階で定められた規定値内であるかどうかを判定し，全ての回数が前記規定値以内である場合は，ＰＤ，ＲＤの影響を受けていないと判別し，読み出しレベルをデフォルトの読み出しレベルとするドライブ制御回路」と，本件補正発明の「前記１つ以上の記憶媒体特性に基づいて，前記記憶セルのセットの読み取りによる直接のフィードバックを使用しない開ループ方式で，前記記憶セルのセットに関する設定パラメーターを判定する，設定パラメーターモジュール」とを対比すると，
　引用発明の「管理テーブルに記録された消去回数，プログラム回数，ループ回数，読み出し回数」は，本件補正発明の「１つ以上の記憶媒体特性」に相当し，引用発明の「ＮＡＮＤ型フラッシュメモリ製造時のメモリセル特性の評価段階で定められた規定値内かどうかを判定」することは，ＮＡＮＤ型フラッシュメモリ製造時（読み取りの前）に定められた規定値を用いており，読み取りによらないことが明らかであるので，読み取りによる直接のフィードバックを用いていない方式といえる。
　即ち，引用発明の「ドライブ制御回路」は，「管理テーブルに記録された消去回数，プログラム回数，ループ回数，読み出し回数」（１つ以上の記憶媒体特性）に基づいて，「ＮＡＮＤ型フラッシュメモリ製造時のメモリセル特性の評価段階で定められた規定値内かどうかを判定」（読み取りによる直接のフィードバックを使用しない方式）で，物理ブロック毎（記憶セルのセット）が，ＰＤ，ＲＤの影響を受けていないか判別し，物理ブロック毎の読み出し電圧（設定パラメータ）を判定する機能（設定パラメータモジュール）を含むといえる。そうすると，両者は，後記する点で相違するものの，
“前記１つ以上の記憶媒体特性に基づいて，前記記憶セルのセットの読み取りによる直接のフィードバックを使用しない方式で，前記記憶セルのセットに設定パラメーターを判定する設定パラメーターモジュール”という点で一致する。
お．引用発明の「設定された読み出し電圧を用いて，ＮＡＮＤ型フラッシュメモリの読み出し動作を実行するドライブ制御回路」と本件補正発明の「前記判定された設定パラメーターに従って，前記記憶セルのセットを設定する，記憶セル設定モジュール」とを対比すると，
　引用発明の「設定された読み出し電圧」は，上記えの検討から，物理ブロック毎（記憶セルのセット）が，ＰＤ，ＲＤを受けていないか判別し，物理ブロック毎の読み出し電圧を判定する機能によって，判定された読み出し電圧（設定パラメーター）といえるので，引用発明の「設定された読み出し電圧を用いて，ＮＡＮＤ型フラッシュメモリの読み出し動作を実行」することは，判定された読み出し電圧（設定パラメーター）に従って，ＮＡＮＤ型フラッシュメモリ（記憶セルのセット）を設定しているといえる。そうすると，引用発明の「ドライブ制御回路」は判定された読み取り電圧（設定パラメーター）に従って，物理ブロック毎に読み出し動作を実行（設定）する機能（記憶セル設定モジュール）を含むといえる。即ち，両者に実質的な差異はない。
か．上記あ乃至おで検討した事項より，引用発明と本件補正発明とは，以下の点で，一致および相違している。
＜一致点＞
　ソリッドステート記憶媒体の有用性を改善するためのシステムであって，前記システムは，
　ソリッドステート記憶デバイスであって，前記ソリッドステート記憶デバイスは，ソリッドステート記憶媒体を含む，ソリッドステート記憶デバイスと，
　前記ソリッドステート記憶媒体の記憶セルのセットに関する，１つ以上の記憶媒体特性を参照する媒体特性モジュールと，
　前記１つ以上の記憶媒体特性に基づいて，前記記憶セルのセットに実行される読み取りにより直接のフィードバックを使用しない方式で，前記記憶セルのセットに関する設定パラメーターを判定する設定パラメータモジュールと，
　前記判定された設定パラメーターに従って，前記記憶セルのセットを設定する記憶セル設定モジュールと，を含む，システム。
＜相違点＞
　本件補正発明の「設定パラメーターモジュール」は，「記憶セルのセットの読み取りによる直接のフィードバックを使用しない開ループ方式で，設定パラメータを設定する」と特定しているのに対して，引用発明では「管理テーブルに記録された消去回数，プログラム回数，ループ回数，読み出し回数」（１つ以上の記録媒体特性）に基づいて，「ＮＡＮＤ型フラッシュメモリ製造時のメモリセル特性の評価段階で定められた規定値内かどうかを判定」（読み取りによる直接のフィードバックを使用しない方式）で，物理ブロック毎の読み出し電圧（設定パラメータ）を判定しているものの，「記憶セルのセットの読み取りによる直接のフィードバックを使用しない開ループ方式」とは特定していない点。
（４）相違点に対する判断
　参考文献２（上記Ｆ参照）には「基準セルにおいて実際に測定した電圧に従ってフィードバック調整される閉ループから，非常に簡単な構造を有する開ループ設計を実現するメモリーデバイス」が記載されているように，メモリデバイスにおいて，「開ループ」の方式で設計することは当業者が適宜なし得ることであり，引用発明の「ドライブ制御回路」が，ＮＡＮＤフラッシュメモリ製造時のメモリセル特性の評価段階で定められた規定値内かどうかを判定（読み取りによる直接フィードバックを使用しない方式）を，「記憶セルのセットの読み取りによる直接のフィードバックを使用しない開ループ方式」と特定（称呼）することは当業者が適宜なし得ることであり，それによる顕著な効果も認められない。
　よって，相違点は格別のものではない。
（５）請求人の主張について
　請求人は，平成２９年６月２９日付けの審判請求書において，
『（３）引用文献１〜４との対比 
　引用文献１の技術では，ＥＣＣ判定(Error Correction Code判定)を実行して，変更後の読み出しレベルが適切か否かを判断しています。即ち，メモリシステムは，メモリセルからのフィードバフック（エラーに関する情報）を使用する閉ループ方式で，変更後の読み出しレベルが適切か否かを判断しています。従いまして，引用文献１には，「前記１つ以上の記憶媒体特性に基づいて，前記記憶セルのセットの読み込みによる直接のフィードバックを使用しない開ループ方式で，前記記憶セルのセットに関する，設定パラメーターを判定すること」については，開示も示唆もされていません。 
　引用文献２〜４についても，上記の構成は，開示されていません。 
　引用文献１〜４の発明では，メモリセルの消去回数等に基づいて事前にメモリセルの読み出しレベルを変更した場合でも，エラーが発生する可能性があります。記憶セルからのフィードバック（エラーに関する情報）を使用することを前提としているためです。
　一方，本実施例では，記憶セルからのフィードバックを全く使用せずに，開ループ方式で，設定パラメーターを事前対応的に判定しています（段落０１３３）。即ち，エラーが発生する前に，１つ以上の記憶媒体特性に基づいて，設定パラメーターを事前対応的に設定しています（段落０２２１）。このため，読み取りの再試行，又はエラー防止のために他の是正対策が実行されることで，性能上の不利益を伴うことなく，特定のエラーが発生することを防ぐことができます（段落０２２１）。また，本願発明のメモリシステムでは，エラーに対応する処理が実行される頻度を低減することができます。　以上より，本願発明は，引用文献１〜４の発明に基づいて当業者が容易に想到することができた発明ではないと思料致します。』と主張している。
　しかし，引用文献１で「ＥＣＣ判定(Error Correction Code判定)を実行して，変更後の読み出しレベルが適切か否かを判断」しているのは，引用発明の第１実施形態の「読み出し動作の後」や第２実施形態である。
　これに対して，上記えにおいて検討したとおり，引用発明の第１実施形態の「ＮＡＮＤ型フラッシュメモリ製造時のメモリセル特性の評価段階で定められた規定値内であるかどうかを判定」することは，読み出し電圧を用いて読み出し動作をする前に行うことから，読み出しにより直接のフィードバックを用いていないことは明らかである。そして，第１実施形態の読み出し動作の後にＥＣＣ判定を行うことや，第２実施形態で再度ＥＣＣによる誤り訂正を繰り返すこととを実施する前に行われることから，引用発明の「管理テーブルに記録された消去回数，プログラム回数，ループ回数，読み出し回数が，ＮＡＮＤ型フラッシュメモリ製造時のメモリセル特性の評価段階で定められた規定値内であるかどうかを判定」することは，記憶セルからのフィードバック（エラーに関する情報）を使用することを前提としているとはいえない。
　ここで，本件補正発明の「開ループ」という字句に関し，発明の詳細な説明には「設定モジュール３５２は，ソリッドステート記憶媒体１１０の記憶セルに関する１つ以上の設定パラメータを，記憶セルに関する記憶媒体特性に基づいて，記憶セルからのフィードバックを，殆ど又は全く使用せず，開ループ方式で事前対応的に判定する」（【０１３３】）と記載され，「調整モジュール４０８は，事前対応設定モジュール４２４が開ループモデルを使用して設定した，１つ以上の設定パラメータに対して，閉ループのフィードバックに基づく調整を実施することなどができる」（【０２２５】）と記載されているに過ぎず，それ以外の記載はない。
　即ち，本件補正発明の「開ループ方式」に一般的な技術的意義以外のものが記載されているとはいえない。
　一般的に「開ループ方式」による制御とは，「制御理論において，現在の状態と制御システムのモデルのみを使って入力に対し計算して行う制御を指すもの」と解せる。
　そして，引用発明の「管理テーブルに記録された消去回数，プログラム回数，ループ回数，読み出し回数が，ＮＡＮＤ型フラッシュメモリ製造時のメモリセル特性の評価段階で定められた規定値内であるかどうかを判定」することは，「管理テーブルに記録された消去回数，プログラム回数，ループ回数，読み出し回数」（１つ以上の記憶媒体特性）と，「ＮＡＮＤ型フラッシュメモリ製造時のメモリセル特性の評価段階で定められた規定値」とを比較（計算）して，規定値内かどうか判定しているといえるので，読み取りによる直接のフィードバックを使用しない開ループ方式といえるものである。
　更に，上記（２−４）の引用発明２（原審拒絶理由における引用文献３）には，「メモリセルの特性に応じて最適なしきい値電圧分布領域を設定することができ，書換時間を短縮しかつ不揮発性メモリセルのトンネル絶縁膜の信頼性の劣化を抑制する不揮発性半導体記憶装置であって，不揮発性メモリセルと，メモリセルの書換が行われた回数を記憶するＥＷ回数記憶部と，選択メモリセルの書換回数データを転送してラッチするＥＷ回数センスラッチ部と，カウント値に基づいて書換パルス条件を設定して書換を実行する制御用ＣＰＵとを備え，前記制御用ＣＰＵは，外部から，データ読出を指示するリードコマンドが与えらると，ＥＷ回数記憶部に格納されたアドレス指定されたメモリセルの書換回数データを読出し，読出されたアドレス指定されたメモリセルの書換回数データに従って，メモリセルの特性に応じて最適なしきい値電圧分布領域で，読出電圧を設定し，設定された読出電圧に従って内部でのデータ読出が実行する制御用ＣＰＵを備える不揮発性半導体記憶装置」が記載されているように，
　アドレス指定されたメモリセルの書換回数データ（記憶媒体特性）に基づいて，メモリセルの特性に応じて最適なしきい値電圧分布領域（読み取りによる直接のフィードバックを使用しない開ループ方式）で，読出電圧（設定パラメータ）を判定し，読出電圧（設定パラメータ）を使用することが記載されているといえる。
　即ち，原審拒絶理由で引用した引用文献１（引用発明）及び引用文献３（引用発明２）には「前記１つ以上の記憶媒体特性に基づいて，前記記憶セルのセットの読み込みによる直接のフィードバックを使用しない開ループ方式で，前記記憶セルのセットに関する，設定パラメーターを判定する」ことが開示されているといえる。
　よって，請求人の主張は採用できない。
（６）記載要件について
　補正後の請求項１には「前記判定された設定パラメーターに従って，前記記憶セルのセットを構成すること」と記載されているが，「判定された設定パラメータ」により，「記憶セルのセットを構成すること」が如何なる技術的事項を示しているのかが不明りょうであり，発明の詳細な説明に記載された「記憶セルのセットを設定すること」との対応が不明である。
　よって，補正後の請求項１に係る発明は，発明の詳細な説明に記載された事項に記載されたものではなく，明確でない。
（７）独立特許要件のむすび
　本件補正発明は，引用発明に基づいて当業者が容易に発明することができたものであり，同法第２９条第２項の規定により，
　及び，補正後の請求項１に係る発明は，発明の詳細な説明に記載された事項に記載されたものではなく，明確でないので，特許法第３６条第６項第１号及び第２号の規定により，
　特許出願の際，独立して特許を受けることができない。
６．補正却下のむすび
　したがって，本件手続補正は，特許法第１７条の２第６項において準用する同法第１２６条第７項の規定に違反するので，同法第１５９条第１項の規定において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　よって，補正却下の決定の結論のとおり決定する。
第３．本願発明について
１．本願発明
　平成２９年６月２９日付けの手続補正は，上記のとおり却下されたので，本願の請求項１９に係る発明（以下，これを「本願発明」という）は，平成２６年１１月１８日付けの翻訳文の特許請求の範囲に記載された，上記「第２．平成２９年６月２９日付けの手続補正の却下の決定」において，「補正前の請求項１９」として引用した，次のとおりのものである。（再掲）
「【請求項１９】
ソリッドステート記憶媒体の有用性を改善するためのシステムであって，前記システムは，
　ソリッドステート記憶デバイスであって，前記ソリッドステート記憶デバイスは，ソリッドステート記憶媒体を含む，ソリッドステート記憶デバイスと，
　前記ソリッドステート記憶媒体の記憶セルのセットに関する，１つ以上の記憶媒体特性を参照する，媒体特性モジュールと，
　前記１つ以上の記憶媒体特性に基づいて，前記記憶セルのセットに関する設定パラメーターを判定する，設定パラメーターモジュールと，
　前記判定された設定パラメーターを使用するように，前記記憶セルのセットを設定する，記憶セル設定モジュールと，を含む，システム。」
２．引用文献
　原査定の拒絶の理由に引用された，引用発明は，上記「第２．平成２９年６月２９日付けの手続補正の却下の決定」の「５．独立特許要件」の「（２）引用文献」の「（２−２）引用発明」に記載したとおりである。
３．対比
　本願発明は，上記「第２．平成２９年６月２９日付けの手続補正の却下の決定」の「５．独立特許要件」で検討した本件補正発明の発明特定事項の「設定パラメータ−モジュール」から，「前記記憶セルのセットに実行される読み取りによる直接のフィードバックを使用しない開ループ方式」という限定事項を削除し，「記憶セル設定モジュール」の「前記判定された設定パラメーターに従って」を「前記判定された設定パラメータを使用するように」と態様を変更したものである。
　そうすると，一致点と相違点は以下のとおりといえる。
＜一致点＞
　ソリッドステート記憶媒体の有用性を改善するためのシステムであって，前記システムは，
　ソリッドステート記憶デバイスであって，前記ソリッドステート記憶デバイスは，ソリッドステート記憶媒体を含む，ソリッドステート記憶デバイスと，
　前記ソリッドステート記憶媒体の記憶セルのセットに関する，１つ以上の記憶媒体特性を参照する，媒体特性モジュールと，
　前記１つ以上の記憶媒体特性に基づいて，前記記憶セルのセットに関する設定パラメーターを判定する，設定パラメーターモジュールと，
　前記判定された設定パラメーターに従って，前記記憶セルのセットを設定する，記憶セル設定モジュールと，を含む，システム。
＜相違点ａ＞
　本願発明では「判定された設定パラメータを使用するように」記憶セルのセットを設定しているのに対して，引用発明ではそのように特定していない点。
４．相違点ａに対する判断
　引用発明の「設定された読み出し電圧を用いて，ＮＡＮＤ型フラッシュメモリの読み出し動作を実行するドライブ制御回路」は，設定された読み出し電圧を用いているので，読み出し電圧（設定パラメータ）を使用するように，ＮＡＮＤ型フラッシュメモリ（記憶セルのセット）に読み出し動作を実行するように設定しているといえる。即ち，本願発明の「前記判定された設定パラメーターを使用するように，前記記憶セルのセットを設定する」こととは，実質的な差異は無い。
　仮にあったとしても，当業者が適宜なし得ることであり，それによる顕著な効果も認められない。
　よって，相違点ａは格別なものではない。
５．むすび
　以上のとおり，本願発明は，本願の優先日前に日本国内または外国において頒布された刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて当業者が容易に発明することができたものであって，特許法第２９条２項の規定により特許を受けることができないものであるから，本願は，拒絶すべきものでる。
　よって，結論のとおり審決する。