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　特願２０１４−５４９３２８「半導体装置の製造方法」拒絶査定不服審判事件〔平成２５年　７月　４日国際公開、ＷＯ２０１３／０９７５７３、平成２７年　３月　２日国内公表、特表２０１５−５０６５７８、請求項の数（９）〕について、次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は、特許すべきものとする。
【理　由】
第１　手続の経緯
　本願は，２０１２年（平成２４年）１１月２８日（パリ条約による優先権主張外国庁受理２０１１年１２月２９日，中国）を国際出願日とする出願であって，平成２８年９月１４日付けで拒絶理由が通知され，同年１２月２０日付けで意見書が提出されるとともに手続補正がされたが，平成２９年５月３１日付けで拒絶査定（原査定）がされ，これに対し，同年９月２７日に拒絶査定不服審判が請求されたものである。
第２　原査定の概要
　原査定（平成２９年５月３１日付け拒絶査定）の概要は次のとおりである。
　本願請求項１及び２に係る発明は，以下の引用文献１ないし３に記載された発明に基づいて，その発明の属する技術の分野における通常の知識を有する者（以下，「当業者」という。）が容易に発明できたものであるから，特許法第２９条第２項の規定により特許を受けることができない。
引用文献等一覧
１．特開平８−２３６６３９号公報
２．特開２００７−４８８８８号公報
３．特開平１０−２７０７０９号公報
第３　本願発明
　本願請求項１ないし９に係る発明（以下，それぞれ「本願発明１」ないし「本願発明９」という。）は，平成２８年１２月２０日付け手続補正書で補正された特許請求の範囲の請求項１ないし９に記載された事項により特定される発明であって，本願発明１は以下のとおりである。
「ＬＤＭＯＳ領域およびＣＭＯＳ領域を含む半導体基板を用意するステップと，
　前記半導体基板上に犠牲酸化層を形成するステップと，
　前記犠牲酸化層を除去するステップと，
　犠牲酸化により処理された前記半導体基板上にマスク層を形成するステップと，
　前記マスク層をマスクとして用いてＬＤＭＯＳドリフト領域を形成し，前記ドリフト領域上にドリフト領域酸化膜を形成するステップと，
　前記マスク層を除去するステップと，
　を含む半導体装置の製造方法。」
　なお，本願発明２ないし９は，本願発明１を減縮した発明である。
第４　引用文献，引用発明等
１　引用文献１について
　原査定の拒絶の理由に引用された上記引用文献１には，図面とともに次の事項が記載されている。
「【０００１】【産業上の利用分野】本発明は高耐圧半導体装置に関し，特にＭＯＳ型の高耐圧トランジスタを含んだ高耐圧半導体装置に関する。」
「【００３０】本実施例による出力バッファの最終段をなすＰチャネルの高耐圧ＭＯＳトランジスタは，Ｎウェル１１２に接続されたＮウェル１０２ａａ（およびＰウェル１０３ａａ）表面に形成され，Ｐウェル１０３ａａおよびＰ+ 型拡散層１０７ａからなるドレイン領域とＰ+ 型拡散層１０７ｂからなるソース領域とゲート酸化膜１０５とゲート電極１０６ａとから構成される。本実施例による内部回路を構成するＣＭＯＳトランジスタのＰチャネルＭＯＳトランジスタは，Ｎウェル１０２ｂ表面に形成され，一対のＰ+ 型拡散層１０７ｃからなるソース・ドレイン領域とゲート酸化膜１０５とゲート電極１０６ｂとから構成される。これらのＣＭＯＳトランジスタのＮチャネルＭＯＳトランジスタは，Ｐウェル１０３ｂ表面に形成され，一対のＮ+ 型拡散層１０８からなるソース・ドレイン領域とゲート酸化膜１０５とゲート電極１０６ｃとから構成される。」
「【００３５】高耐圧半導体装置の製造工程の断面模式図である図３（および図１）を参照すると，上記第１の実施例の高耐圧半導体装置の製造方法の一例は，以下のようになっている。
【００３６】まず，Ｐ型シリコン基板１０１の表面にパッド酸化膜（図示せず）と膜厚１００ｎｍ程度の窒化シリコン膜１５２とが形成される。Ｐ型シリコン基板１０１の表面の環状をなす第１の領域とこの第１の領域から隔離された第２の領域とに開口部を有し，２μｍ程度の膜厚を有するフォトレジスト膜１１２Ａが形成され，このフォトレジスト膜１２２Ａをマスクにして窒化シリコン膜１５２がエッチング除去される。フォトレジスト膜１２２Ａ並びに窒化シリコン膜１５２をマスクにして，例えば４００ＫｅＶ，１×１０12ｃｍ-2の燐のイオン注入と例えば８００ＫｅＶ，１×１０12ｃｍ-2の燐のイオン注入とが行なわれ，第１の領域並びに第２の領域直下のＰ型シリコン基板１０１中にはそれぞれ燐イオン注入層１３２ａと燐イオン注入層１３２ｂとが形成される〔図３（ａ）〕。
【００３７】次に，上記フォトレジスト膜１２２Ａ（およびパッド酸化膜）が除去された後，上記窒化シリコン膜１５２をマスクにして，１０００℃，１時間程度の熱酸化が行なわれ，第１，第２の領域には膜厚１μｍ程度の酸化シリコン膜１５３が形成される。この熱酸化において，燐イオン注入層１３２ａ，１３２ｂが活性化され，第１，第２の領域にはそれぞれＮウェル１０２ａ，１０２ｂが形成される。Ｎウェル１０２ａ，１０２ｂの接合の深さは，それぞれ１．２μｍ程度である。窒化シリコン膜１５２が除去された後，酸化シリコン膜１５３をマスクにして，例えば３００ＫｅＶ，４×１０11ｃｍ-2のボロンのイオン注入が行なわれ，（第１の領域に取り囲まれた）第３の領域並びに（第１，第２および第３の領域以外の）第４の領域直下のＰ型シリコン基板１０１中にはそれぞれボロンイオン注入層１３３ａが形成される。続いて，酸化シリコン膜１５３をマスクにして，例えば１００ＫｅＶ，１×１０12ｃｍ-2のボロンのイオン注入と例えば３０Ｋｅｖ，４×１０12ｃｍ-2のボロンのイオン注入とが行なわれ，第３，第４の領域域直下のＰ型シリコン基板１０１中にはそれぞれボロンイオン注入層１３３ｂが形成される〔図３（ｂ）〕。
【００３８】次に，酸化シリコン膜１５３（およびパッド酸化膜）が除去され，９５０℃の熱酸化により，Ｐ型シリコン基板１０１の表面には再び膜厚４０ｎｍ程度の犠牲酸化膜（図示せず）が形成される。この熱酸化において，ボロンイオン注入層１３３ａ，１３３ｂが活性化され，第３，第４の領域にはそれぞれＰウェル１０３ａ，１０３ｂが形成される。これらＰウェル１０３ａ，１０３ｂの接合の深さはそれぞれ１．０μｍ程度である〔図３（ｃ）〕。
【００３９】次に，第１の領域に内包されて第３の領域を内包する姿態を有した開口部を有し，２μｍ程度の膜を有するフォトレジスト膜１２２Ｂをマスクにして，例えば１ＭｅＶ，４×１０12ｃｍ-2の燐のイオン注入が行なわれ，Ｐ型シリコン１０１内の（Ｐウェル１０３ａ並びに）Ｎウェル１０２ａの底部より深い位置に燐イオン注入層１４２が形成される〔図３（ｄ）〕。その後，フォトレジスト膜１２２Ｂ（および犠牲酸化膜）が除去される〔図３（ｅ）〕。
【００４０】次に，Ｐ型シリコン基板１０１表面での開口部１１４ａ〜１１４ｄの形成予定領域に，窒化シリコン膜（図示せず）が残置される。これらの窒化シリコン膜をマスクにして９８０℃での選択酸化が行なわれ，Ｐ型シリコン基板１０１の表面には膜厚３００ｎｍ程度のフィールド酸化膜１０４が形成される。この際，上記燐イオン注入層１４２が活性化され，Ｎウェル１１２が形成される。これに伴ない，Ｎウェル１０２ａはＮウェル１０２ａａになり，Ｐウェル１０３ａはＰウェル１０３ａａになる。このＮウェル１０２ａａは，深さが１μｍから２μｍまでな範囲に存在すれば目的を果すのであるが，上述のように高エネルギーイオン注入を用いてるため深さが１μｍから２．５μｍまでの範囲になる。
【００４１】次に，上記窒化シリコン膜を除去され，それらの場所が，実効的に開口部１１４ａ〜１１４ｄとなる。その後，９００℃の熱酸化により開口部１１４ａ〜１１４ｄの部分に膜厚１０ｎｍ程度のゲート酸化膜１０５が形成される。さらに目的に応じて，しきい値制御用のイオン注入が行なわれる。ゲート電極１０６ａ〜１０６ｃが形成される。
【００４２】次に，少なくとも開口部１１４ａ，開口部１１４ｂ並びに開口部１１４ｃの所定の部分を覆うフォトレジスト膜（図示せず）とゲート電極１０６ｃとフィールド酸化膜１０４とをマスクにした例えば７０ＫｅＶ，３×１０15ｃｍ-2の砒素のイオン注入等が行なわれ，上記開口部１１４ｄの部分のＰウェル１０３ｂ表面にはフィールド酸化膜１０４とゲート電極１０６ｃとに自己整合的なＮ+ 型拡散層１０８が形成される。続いて，少なくとも上記開口部１１４ｄの所定の部分を覆うフォトレジスト膜（図示せず）とゲート電極１０６ａ，１０６ｂとフィールド酸化膜１０４とをマスクにした例えば７０ＫｅＶ，３×１０15ｃｍ-2の２弗化ボロン（ＢＦ2 ）のイオン注入等が行なわれ，開口部１１４ａの部分のＰウェル１０３ａａ表面にはフィールド酸化膜１０４に自己整合的なＰ+ 型拡散層１０７ａが形成され，開口部１１４ｂの一部のＮウェル１０２ａａ表面にはフィールド酸化膜１０４とゲート電極１０６ａとに自己整合的なＰ+ 型拡散層１０７ｂが形成され，開口部１１４ｃの部分のＮウェル１０２ｂ表面にはフィールド酸化膜１０４とゲート電極１０６ｂとに自己整合的なＰ+ 型拡散層１０７ｃが形成される〔図１（ａ），（ｂ）〕。なお，本実施例ではＮウェル・コンタクト用のＮ+ 型拡散層およびＰウェル・コンタクト用のＰ+ 型拡散層は明示してないが，これらの拡散層は必要に応じて設けることができる。」
　したがって，上記引用文献１には，次の発明（以下，「引用発明」という。）が記載されていると認められる。
「高耐圧ＭＯＳトランジスタが形成される領域及びＣＭＯＳトランジスタが形成される領域を含むＰ型シリコン基板１０１を用意するステップと，
　前記Ｐ型シリコン基板１０１上に犠牲酸化膜を形成するステップと，
　前記犠牲酸化膜を除去するステップと，
　犠牲酸化により処理された前記Ｐ型シリコン基板１０１上に窒化シリコン膜を形成するステップと，
　前記窒化シリコン膜をマスクとして用いてフィールド酸化膜１０４を形成するステップと，
　前記窒化シリコン膜を除去するステップと，
　を含む高耐圧半導体装置の製造方法。」
２　引用文献２について
　原査定の拒絶の理由に引用された上記引用文献２には，図面とともに次の事項が記載されている。
「【００３８】（３）次に，図４に示すように，半導体層１０の上に犠牲酸化物層９６および第２マスク層９８を選択的に形成する。犠牲酸化物層９６および第２マスク層９８は，高耐圧トランジスタ形成領域１００においては，素子分離領域２０およびオフセット絶縁層３８が形成される領域の上方に開口部を有するように形成される。また，犠牲酸化物層９６および第２マスク層９８は，低耐圧トランジスタ形成領域２００においては，素子分離領域２０が形成される領域の上方に開口部を有するように形成される。犠牲酸化物層９６は，例えば熱酸化法などにより形成することができる。第２マスク層９８としては，例えば窒化シリコンなどを用いることができる。第２マスク層９８は，例えばＣＶＤ法などにより形成することができる。
【００３９】次に，半導体層１０および第２マスク層９８の上に，所定のパターンのレジスト層（図示せず）を形成する。このレジスト層は，ｐ型のチャネルストッパ領域２５が形成される領域の上方に開口部を有するように形成される。次に，このレジスト層をマスクとして，ｐ型の不純物イオンを半導体層１０に注入する。これにより，チャネルストッパ領域２５が形成される。その後，このレジスト層を除去する。
【００４０】次に，図４に示すように，半導体層１０および第２マスク層９８の上に，所定のパターンのレジスト層Ｒ２を形成する。レジスト層Ｒ２は，高耐圧トランジスタ形成領域１００において，オフセット不純物層４０が形成される領域の上方に開口部を有するように形成される。次に，レジスト層Ｒ２をマスクとして，ｎ型の不純物イオンを半導体層１０に注入する。これにより，オフセット不純物層４０が形成される。
【００４１】（４）次に，レジスト層Ｒ２を除去する。次に，図５に示すように，例えばＬＯＣＯＳ法などにより，オフセット絶縁層３８および素子分離領域２０を形成する。次に，第２マスク層９８および犠牲酸化物層９６を除去する。次に，ｎ型高耐圧トランジスタ１００ｎのゲート絶縁層３０，ｎ型低耐圧トランジスタ２００ｎのゲート絶縁層５０，およびｐ型低耐圧トランジスタ２００ｐのゲート絶縁層７０を半導体層１０の上に形成する。ゲート絶縁層３０，５０，７０は，例えば熱酸化法などにより形成される。ゲート絶縁層３０，５０，７０の膜厚は，各トランジスタの電圧仕様により適宜設定されるが，例えば１０ｎｍ〜３００ｎｍである。」
３　引用文献３について
　また，原査定の拒絶の理由に引用された上記引用文献３には，図面とともに次の事項が記載されている。
「【０００１】【発明の属する技術分野】本発明は，ＬＤＭＯＳ（ｌａｔｅｒａｌ  ｄｏｕｂｌｅ一ｄｉｆｆｕｓｅｄＭＯＳ）トランジスタ素子及びその製造方法に関する。
【０００２】【従来の技術】次世代の知能型パワー集積回路はアナログ機能及びＶＬＳｌロジックとともに高密度パワ一素子を要求する。ＤＭＯＳ（ｄｏｕｂｌｅ一ｄｉｆｆｕｓｅｄ  ＭＯＳ）トランジスタは高電圧を処理できるパワー素子として適している。この素子において，一つの特徴的メリットは，単位面積当たりの電流駆動能力あるいは単位面積当たりのオン抵抗にある。単位面積当たりのオン抵抗は，ＭＯＳ素子のセル面積が縮小されることによって減少させることができる。」
「【００３７】次に，酸化膜５８を除去した後，半導体層１４上の全面に図３（ｂ）に示すようにゲート絶縁膜用酸化膜２８，第２マスキング層としてのＳｉ3 Ｎ4 のような窒化膜６４，フォトレジスト膜６６を順次に形成する。そして，フォトレジスト膜６６を図に示すようにパターニングした後，該パターニングされたフォトレジスト膜６６をマスクとして窒化膜６４さらにはゲート絶縁膜用酸化膜２８をエッチングし，これらの膜６４，２８に図に示すように開口部を形成する。その後，窒化膜６４をマスクとして，開口部部分からｎ0 型の不純物を半導体層１４に注入することにより，第２ドーピング領域４４ｂに隣接する半導体層１４部分と，該部分に隣接する第２ドーピング領域４４ｂ部分にｎ0 型第４ドーピング領域形成用のｎ0 型イオン注入層４６を形成する。この際，ｎ0 型イオン注入層４６は約１〜４Ｅ１３ａｔ／ｃｍ2 のドーピング濃度を持つ。
【００３８】その後，フォトレジスト膜６６を除去した後，窒化膜６４をマスクとしてＬＯＣＯＳ工程を実施する。すると，図４（ａ）に示すように，フィールド酸化膜２７ｂが，第２ドーピング領域４４ｂと，それと隣接する半導体層１４部分に跨がって，かつラウンド形状の下面が半導体層１４に食い込んで，半導体層１４の表面部に形成される。また，同時に，イオン注入層４６の不純物が拡散するので，フィールド酸化膜２７ｂと同様に第２ドーピング領域４４ｂと半導体層１４部分に跨がって，かつフィールド酸化膜２７ｂの下面を囲んでｎ0 型の第４ドーピング領域４６ｂが形成される。」
４　その他の文献について
（１）原査定において付記された引用文献４（特開平１１−１４５４７０号公報）には，図面とともに次の事項が記載されている。
「【００２２】まず，図２（ａ）の如く，半導体基板２０１上にパッド絶縁膜２０２を５ｎｍから３０ｎｍ程度形成する。前記パッド熱酸化２０２は，例えば，９００℃から１０００℃の乾燥雰囲気中で行う。そして，前記パッド絶縁膜２０２上にシリコン窒化膜２０３を３０ｎｍから２００ｎｍ程度形成する。
【００２３】・・・
【００２４】次に図２（ｃ）の如く，前記シリコン窒化膜２０３及び，前記パッド酸化膜２０２を除去した後，熱酸化法により，半導体基板２０１上に犠牲酸化膜２０５を１０ｎｍから４０ｎｍ程度形成する。」
（２）さらに，原査定において付記された引用文献５（特開２００２−２３７５９１号公報）には，図面とともに次の事項が記載されている。
「【００１３】・・・この結果，図４Ｄに示す構造になる。ここでＬＯＣＯＳ窒化物４１４をはがし，犠牲酸化工程を実施して，表面の品質を改善し（例えば３０ｎｍの酸化物を成長させた後，８０ｎｍをエッチバックする），ゲート酸化物を例えば３０−４０ｎｍの厚さまで成長させる。・・・」
（３）そして，原査定において付記された引用文献６（米国特許出願公開第２０１０／０１０２３８８号明細書）には，図面とともに次の事項が記載されている。
「[0033]　As illustrated in  FIG. 3E , a thermal oxidation step is performed to form a thin LOCOS isolation layer  210  on the portion of N-tub  202  exposed through opening  208 . In the described embodiment, thin isolation layer  210  has a total thickness of about 500 Angstroms.・・・」
（仮訳）「[0033]　図３Ｅに示すように，熱酸化工程は，開口部２０８を介して露出されたＮ型タブ２０２の部分の上に薄いＬＯＣＯＳ分離層２１０を形成する。記載された実施形態では，膜厚の薄い分離層２１０は，約５００オングストロームの厚さを有する。・・・」
第５　対比・判断
１　本願発明１について
（１）対比
　本願発明１と引用発明とを対比すると，次のことがいえる。
ア　本願発明１における「ＬＤＭＯＳ」は，本願の発明の詳細な説明の【０００２】に，「集積回路の継続的な開発に伴い，空間を節約するために，同じチップに同時に様々な装置が製作されている。たとえば，ＢＣＤ（バイポーラ−ＣＭＯＳ−ＤＭＯＳ）処理では，高電圧（ＨＶ）の横方向拡散金属酸化膜半導体（ＬＤＭＯＳ）および低電圧（ＬＶ）のＣＭＯＳ装置が同じチップ上に統合される。」と記載されているように，高電圧（高耐圧）のＭＯＳであるといえる。そうすると，引用発明における「高耐圧ＭＯＳトランジスタが形成される領域」と，本願発明１における「ＬＤＭＯＳ領域」は，いずれも「高耐圧ＭＯＳ領域」ということができる。
イ　引用発明における「ＣＭＯＳトランジスタが形成される領域」は，本願発明１における「ＣＭＯＳ領域」に相当する。
ウ　引用発明における「Ｐ型シリコン基板１０１」は，「半導体基板」である。
エ　引用発明の「犠牲酸化膜」，「窒化シリコン膜」及び「フィールド酸化膜１０４」は，本願発明１における「犠牲酸化層」，「マスク層」及び「ドリフト領域酸化膜」に相当する。
オ　引用発明の「高耐圧半導体装置」は，「半導体装置」の一種である。
　したがって，本願発明１と引用発明との間には，次の一致点及び相違点がある。
（一致点）
「高耐圧ＭＯＳ領域およびＣＭＯＳ領域を含む半導体基板を用意するステップと，
　前記半導体基板上に犠牲酸化層を形成するステップと，
　前記犠牲酸化層を除去するステップと，
　犠牲酸化により処理された前記半導体基板上にマスク層を形成するステップと，
　前記マスク層をマスクとして用いてドリフト領域酸化膜を形成するステップと，
　前記マスク層を除去するステップと，
　を含む半導体装置の製造方法。」
（相違点）
（相違点１）半導体基板（Ｐ型シリコン基板１０１）が含んでいる「高耐圧ＭＯＳ領域」について，本願発明１は，「ＬＤＭＯＳ領域」であるのに対し，引用発明は，「高耐圧ＭＯＳトランジスタが形成される領域」である点。
（相違点２）マスク層（窒化シリコン膜）をマスクとして用いてドリフト領域酸化膜（フィールド酸化膜１０４）を形成するステップについて，本願発明１は，「マスク層をマスクとして用いてＬＤＭＯＳドリフト領域を形成し」，次に，「前記ドリフト領域上にドリフト領域酸化膜を形成する」のに対し，引用発明は，「マスク層（窒化シリコン膜）をマスクとして用いて」「ドリフト領域酸化膜（フィールド酸化膜１０４）を形成する」ものの，その前に，当該「マスク層（窒化シリコン膜）」を用いて「ＬＤＭＯＳドリフト領域」を形成しておらず，「前記ドリフト領域上に」形成するものでもない点。
（２）相違点についての判断
（相違点１）について
　例えば，引用文献３の【０００１】ないし【０００２】に記載されているように，「ＬＤＭＯＳ」は，高耐圧ＭＯＳトランジスタの一種として周知である。
　そして，引用文献１に記載された「高耐圧半導体装置」における「高耐圧ＭＯＳトランジスタ」は，その種類が特定されているものではないし，「ＬＤＭＯＳ」が排除されているものでもない。
　そうすると，引用発明の「高耐圧半導体装置」において，「高耐圧ＭＯＳトランジスタ」として周知の「ＬＤＭＯＳ」を採用することは，当業者であれば容易に想到し得るものであり，その場合，「高耐圧ＭＯＳトランジスタが形成される領域」が，「ＬＤＭＯＳ領域」となることは明らかである。
（相違点２）について
　引用文献１の【００４０】ないし【００４１】によれば，引用発明として認定したとおり，「マスク層（窒化シリコン膜）」は，「ドリフト領域酸化膜（フィールド酸化膜１０４）」を形成するものであるところ，それ以外の膜や層を形成することは記載も示唆もない。
　そして，上記「（相違点１）について」の項で説示したように，引用発明において，「ＬＤＭＯＳ」を採用した場合に，本願発明１の「ＬＤＭＯＳドリフト領域」に相当するのは，引用文献１の図１や図３に示される「Ｐウェル１０３ａａ（１０３ａ）」であると認められるが，引用文献１の【００３７】ないし【００４０】の記載によれば，当該「Ｐウェル１０３ａａ（１０３ａ）」を形成するために用いられるマスクは，犠牲酸化膜が形成される前に除去される「酸化シリコン膜１５３」であって，「マスク層（窒化シリコン膜）」ではない。
　そうすると，引用文献１に開示された高耐圧半導体装置の製造工程において，「マスク層（窒化シリコン膜）」を用いて，「ＬＤＭＯＳドリフト領域（Ｐウェル１０３ａａ（１０３ａ））」を形成しようとする動機はないし，図１を参酌すると，「ドリフト領域酸化膜（フィールド酸化膜１０４）」と「ＬＤＭＯＳドリフト領域（Ｐウェル１０３ａａ（１０３ａ））」は，その形状や配置が大きく異なることから，両者を同一のマスクを用いて形成することは困難である（仮に，「Ｐウェル１０３ａａ（１０３ａ）」を形成するためのマスクである「酸化シリコン膜１５３」を，「ドリフト領域酸化膜（フィールド酸化膜１０４）」を形成するために同一のマスクとして用いようとしても，上述のとおり，当該「酸化シリコン膜１５３」は，犠牲酸化膜が形成される前に除去されるのであるから，「ドリフト領域酸化膜（フィールド酸化膜１０４）」を形成することはできない。）。
　したがって，引用発明において，「マスク層（窒化シリコン膜）」を用いて，「ＬＤＭＯＳドリフト領域（Ｐウェル１０３ａａ（１０３ａ））」を形成することはできず，かえって，その製造工程や，形状，配置を考慮すると，相違点２に係る構成に変更することに阻害要因があるというべきである（なお，上記「第４　引用文献，引用発明等」の「２　引用文献２について」，「３　引用文献３について」及び「４　その他の文献について」の項における引用文献２ないし６の記載は，当該判断を左右するものではない。）。
　以上によれば，相違点２に係る構成は，当業者であっても容易に想到し得るものではない。
（３）本願発明１についての結論
　したがって，本願発明１は，当業者が，引用発明及び引用文献２ないし６に記載された技術的事項に基づいて，容易に発明をすることができたものとは認められない。
２　本願発明２ないし９について
　本願発明２ないし９は，上記「第３　本願発明」で説示したとおり，本願発明１を減縮するものであって，本願発明１と同一の発明特定事項を備えるものであるから，本願発明１と同一の理由により，当業者が，引用発明及び引用文献２ないし６に記載された技術的事項に基づいて，容易に発明できたものとは認められない。
第６　むすび
　以上のとおり，本願発明１ないし９は，当業者が，引用発明及び引用文献２ないし６に記載された技術的事項に基づいて容易に発明をすることができたものではないから，原査定の理由によっては，本願を拒絶することはできない。
　また，他に本願を拒絶すべき理由を発見しない。
　よって，結論のとおり審決する。