(57)【特許請求の範囲】
【請求項１】
第１回路基板と、
前記第１回路基板に搭載されている第２回路基板と、
前記第２回路基板に実装されている半導体チップと、
前記半導体チップの外付け素子として、前記第２回路基板の配線層を利用して形成されている複数の回路素子と、
前記複数の回路素子の配置領域において回路素子間を通る前記第２回路基板の配線層の一部である遮蔽配線と、
前記遮蔽配線の両端部を前記第１回路基板のグランド層の異なる箇所に接続することにより形成された、基板積層方向の環状シールドと、
を有する回路基板積層モジュール。
【請求項２】
前記遮蔽配線の一方端側から前記グランド層に至る電気的接続経路を、前記半導体チップの回路接地線を前記グランド層に接続させる回路接地経路と共用している
請求項１に記載の回路基板積層モジュール。
【請求項３】
前記回路接地線が前記第１および第２回路基板の基板貫通ビアを介して前記グランド層に電気的に接続された前記回路接地経路を有し、
前記回路接地線は、前記遮蔽配線の一方端が接続される箇所と異なる箇所で前記第２回路基板の基板貫通ビアとの電気的接続がとられている
請求項２に記載の回路基板積層モジュール。
【請求項４】
前記回路接地線は、前記半導体チップの集積回路ブロック群の全体を囲むようにチップ上面内の周縁部分に配置されて前記遮蔽配線が接続された幹線を有し、
前記遮蔽配線と前記幹線との接続箇所と異なる幹線箇所で、当該幹線と前記第２回路基板の基板貫通ビアとの電気的接続がとられている
請求項３に記載の回路基板積層モジュール。
【請求項５】
前記遮蔽配線の他方端が、前記第２回路基板の周縁部側で前記第１および第２回路基板の基板貫通ビア同士を接続した基板間接続構造によって前記グランド層と接続されている
請求項４に記載の回路基板積層モジュール。
【請求項６】
前記回路素子として、前記第２回路基板が有する複数階層の配線層を利用して形成された積層インダクタを有する
請求項５に記載の回路基板積層モジュール。
【請求項７】
複数の前記積層インダクタの各々は、前記半導体チップ内の集積回路の信号処理経路の入力側インダクタと出力側インダクタに対応して設けられ、
前記遮蔽配線で区分けされる一方側の少なくとも１つの積層インダクタと、他方側の少なくとも１つの積層インダクタは、同時に信号処理経路への接続と遮断が制御される
請求項６に記載の回路基板積層モジュール。
【請求項８】
前記半導体チップは、前記幹線から分岐した少なくとも１つの分岐線に集積回路内部で接続された回路内チップ貫通ビアを有し、当該回路内チップ貫通ビアの半導体チップの裏面側端面、または、当該端面に接続された裏面配線が、前記第２回路基板のチップ実装面に設けられ基板貫通ビアの端面、または、当該端面に接続された配線に、バンプを介して接続されている
請求項５〜７の何れかに記載の回路基板積層モジュール。
【請求項９】
前記回路素子として、前記第２回路基板が有する複数階層の配線層を利用して形成された積層インダクタを有する
請求項１に記載の回路基板積層モジュール。
【請求項１０】
マザーボードとしての第１回路基板を機器筐体の内部に有し、
前記第１回基板は、
当該第１回路基板に搭載されている第２回路基板と、
前記第２回路基板に実装されている半導体チップと、
前記半導体チップの外付け素子として、前記第２回路基板の配線層を利用して形成されている複数の回路素子と、
前記複数の回路素子の配置領域において回路素子間を通る遮蔽配線と、
前記遮蔽配線の両端を前記第１回路基板のグランド層の異なる箇所に接続することにより形成された、基板積層方向の環状シールドと、
を有する電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、第１回路基板の上に第２回路基板を搭載し、第２回路基板の上面に半導体チップをベアチップ実装した回路基板積層モジュールに関する。また、本発明は、当該回路基板積層モジュールの構造をマザーボードとしての第１回路基板に有する電子機器に関する。
【背景技術】
【０００２】
電子製品の小型化、薄型化、高機能化、高周波化が進んでいる。電子製品の回路部は、一般に、マザーボードと呼ばれるプリント配線基板に半導体集積回路（以下、ＩＣチップと呼ぶ）、その他の回路部品を多数実装して構成される。
【０００３】
電子製品を構成するＩＣチップは、微細化および高集積化が進展し、旧来はプリント配線基板に複数のＩＣ、その他の回路部品で構成していた機能ブロック全体を１つの半導体チップで実現するシステムＬＳＩ化が進展している。
その一方で、プリント配線基板および実装部品の高周波化、高速化への対応および微細化、高集積化が求められている。
【０００４】
電子機器の小型化および薄型化のために、ＩＣチップの他にインダクタ、キャパシタ、レジスタといった受動素子など複数の回路素子（デバイス）を同一の基板上の小さな空間に実装することが要求されている。その要求に応えるために、複数のＩＣチップや受動部品を１つのパッケージに搭載したシステムインパッケージ（ＳｉＰ）が実用化されている。
【０００５】
また、さらなる小型化、低背化（薄型化）のために、受動素子をプリント配線基板の内部に形成する技術の開発が活発化している。この技術により、ＩＣ内に現状では取り込むことが難しい外付け部品のコストを下げ、さらに、この外付け部品が基板全体の小型化や低背化を阻害しないようにすることが可能となる。
ここで現状ではＩＣ内に取り込むことができない受動素子としては、大容量のキャパシタ、大きなインダクタンス（Ｌ値）を必要とするインダクタ等を挙げることができる。このうち大きなＬ値のインダクタは、周囲の回路素子に与える電磁気的な干渉が大きいことが知られている（例えば、特許文献４参照）。
【０００６】
インダクタなどの電磁気的干渉を周囲に与える複数の回路素子を小さな空間に実装する場合、素子間の距離が短くなるため、素子間で相互インダクタンスによる干渉を抑える必要がある。相互インダクタンスによる干渉抑制は、回路基板内に基板積層構造を利用して形成された素子か、回路基板表面に実装された個別部品としての素子であるかによらず必要である。
【０００７】
かかる回路素子間の電磁気的干渉を抑える工夫として、フィルタ、アンテナ共用器及び通信機装置におけるチップインダクタ、積層インダクタ部品の表面実装の配置を工夫することが知られている（例えば、特許文献１参照）。
【０００８】
また、多層基板を用いた高周波複合モジュールのシールドの実現として、シールド電極およびスルーホールを工夫したものが知られている（例えば、特許文献２参照）。
さらに、インダクタを送受信部のＲＦ回路を避けて配置する技術が知られている（例えば特許文献３参照）。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００２−１４１７０７号公報
【特許文献２】特開２００７−１５１１２３号公報
【特許文献３】特開２００９−５９９８９号公報
【特許文献４】特開２００６−６００２９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
特許文献１では、フィルタ、アンテナ共用器及び通信機装置において表面実装されたチップインダクタ、積層インダクタ部品の軸方向を平面視で４５度以上異なるように同一平面に配置する。これによりチップインダクタ間の不要な電磁界結合を抑制している。
【００１１】
しかしながら、プリント配線基板に形成するインダクタは、一般的には軸方向が一方向の平面状のスパイラルインダクタが用いられるため、軸方向を変えることができない。このため、特許文献１に記載の技術は、プリント配線基板に形成される平面状のスパイラルインダクタに適用できない。
【００１２】
特許文献２は、プリント配線基板の上に高周波ＩＣとは別個に実装された高周波モジュール部品の例であり、高周波ＩＣを含めたモジュール全体で小型化および高集積化を実現できていない。
【００１３】
また、特許文献２に記載の高周波モジュール部品において、複数の誘電体シートを積層させた積層体内に、シールド電極と、シールド電極から積層方向に位置するスルーホール電極とを、平面視で縦列に狭い間隔で設けている。これにより、モジュールを平面視で２分するシールド壁構造を形成している。この構造は、高周波増幅器とアンテナスイッチモジュールをシールドするためであり、これにより高周波増幅器からの漏れ高調波成分がアンテナスイッチに干渉してしまうアイソレーション低下の防止を図っている。
【００１４】
しかしながら、このシールド壁構造は、シールド電極と多数のスルーホール電極を形成する領域の面積が大きくなるため、モジュールの小型化、特に省面積化を不利である。また、狭いピッチで幾つもスルーホール電極（ビアホール）によるシールド柵（壁）を形成すると、回路素子間の基板内部での接続の自由度を低減させてしまう。このことは設計の困難性を増し、シールド壁部分を避けて基板内部接続を行う必要があると、この観点からもモジュール面積が増大する。
【００１５】
特許文献３では、ＲＦ回路とインダクタが同一基板上に実装されているが、ＲＦ回路が形成されていない非形成領域にインダクタを配置している。これはシールド構造を形成しないでも電磁気的な干渉を回避するための配置の工夫である。
しかしながら、このような手法で干渉を防ぐには限界があり、昨今の小型化、高密度実装化にこの技術を適用することはできない。
【００１６】
本発明は、高周波部品などの回路素子の相互の干渉を抑え、小型化が実現された回路基板積層モジュールを提供するものである。また、本発明は、かかる回路基板積層モジュールをマザーボートとしての第１回路基板に有する電子機器を提供するものである。
【課題を解決するための手段】
【００１７】
本発明に関わる回路基板モジュールは、第１回路基板と、第２回路基板と、半導体チップと、複数の回路素子と、遮蔽配線と、環状シールドとを有する。
前記第２回路基板は、前記第１回路基板に搭載されている。
前記半導体チップは、前記第２回路基板に実装されている。
【００１８】
前記複数の回路素子は、前記半導体チップの外付け素子として、前記第２回路基板の配線層を利用して形成されている。
前記遮蔽配線は、前記複数の回路素子の配置領域において回路素子間を通る前記第２回路基板の配線層の一部である。
そして、前記環状シールドは、前記遮蔽配線の両端部を前記第１回路基板のグランド層の異なる箇所に接続することにより形成された、基板積層方向の環状の接地電位経路である。
【００１９】
上記構成によれば、基板積層方向の環状シールドは、その一部を構成する遮蔽配線（第２回路基板の配線層の一部）の両端部を第１回路基板のグランド層に電気的に落とすことで形成されている。そのため、遮蔽配線とシールド層との間の領域でシールド構造が回路基板内部の接続を邪魔することがない。その結果、シールド構造が回路基板内部の接続を邪魔するために迂回路を設ける必要がなく、その分、シールド構造を形成したことによる面積増大は最小限に抑えられている。
【００２０】
本発明に関わる電子機器は、マザーボードとしての第１回路基板を機器筐体の内部に有する。この第１回路基板は、第２回路基板と、半導体チップと、複数の回路素子と、遮蔽配線と、環状シールドとを、前述した回路基板積層モジュールと同様に有する。
【発明の効果】
【００２１】
本発明によれば、高周波部品などの回路素子の相互の干渉を抑え、小型化が実現された回路基板積層モジュールを提供することができる。また、本発明によれば、かかる回路基板積層モジュールをマザーボードとしての第１回路基板に有する電子機器を提供することができる。
【図面の簡単な説明】
【００２２】
【図１】実施形態に関わる回路基板積層モジュールの概略断面図である。
【図２】図１の半導体チップに１チップ化されるＴＶチューナのフロントエンド回路のブロック構成図である。
【図３】同調回路方式において、目的の周波数を同調するフィルタ回路部分のブロック図である。
【図４】インダクタ間の結合係数によって、ＲＦアンプのゲイン特性がどのように変化するかを調べたシミュレーション結果を示すグラフである。
【図５】平面方向の環状シールドとして平面インダクタの周囲を輪郭が矩形となる太い平面パターンで囲むインダクタ構造の平面図である。
【図６】個々のインダクタを平面的な閉回路の細い配線でシールドする際の、効果の説明図である。
【図７】環状シールドの種類と有無に応じた結合係数の周波数特性を示すグラフと模式平面図である。
【図８】環状シールドを構成する部分を示す斜視図と平面図である。
【図９】本発明が適用されるテレビを示す斜視図である。
【発明を実施するための形態】
【００２３】
本発明が提案する基板積層内の環状シールドは、複数の回路素子の相互の電磁気的干渉を抑止するために設けられる。ここでいう回路素子は、相互に電磁気的な干渉を与える、例えば受動素子である。このような受動素子としては、大容量のキャパシタ、インダクタンス（Ｌ値）が大きいインダクタを挙げることができる。ここでは、そのなかでも特に相互干渉が大きいインダクタを例として、本発明の実施形態を、図面を参照して以下の順で説明する。
【００２４】
＜１．モジュール断面構造＞
回路基板積層モジュールの構造例を示す。
＜２．高周波回路例＞
＜３．インダクタ結合係数＞
＜４．基板積層方向の環状シールド＞
＜５．製品適用例＞
【００２５】
＜１.モジュール断面構造＞
図１に、本実施形態に関わる回路基板積層モジュールの概略断面図を示す。
図１に図解する回路基板積層モジュール１は、大別すると、第１回路基板１０と、第１回路基板１０の、例えば一方の主面に搭載される第２回路基板２０とを有する。
【００２６】
第１回路基板１０はコア基板１１を有し、コア基板１１の表面に配線層１２Ａが形成され、コア基板１１の裏面に配線層１３Ａが形成されている。
配線層１２Ａが形成されたコア基板１１の表面側に、基板樹脂層となる絶縁基板１２が貼られている。同様に、配線層１３Ａが形成されたコア基板１１の裏面に、他の基板樹脂層となる絶縁基板１３が貼られている。
【００２７】
絶縁基板１２と１３は、それぞれコア基板と反対側の面に銅箔等の配線となる導電膜が予め形成されており、その導電膜をパターニングすることで配線層が形成される。
図１では、絶縁基板１２の表面側の配線層は図示を省略している。
これらの配線層のうち、例えば、コア基板１１の裏面に形成されている配線層１３Ａは、グランド電位が保持されるグランド層として、コア基板１１の裏面面積内の比較的大きな面積を占める導電層として形成されている。以下、配線層１３Ａは、同一符号を用いてグランド層１３Ａと称する。
【００２８】
なお、図１に示す第１回路基板１０では、絶縁基板１３の裏面に形成された配線層１４から順次上層に向かって、不図示の最表面の配線層まで４層の配線層を積層するビルドアップ型の多層配線構造を示す。この配線層は４層に限らず２層以上、何層でも構わない。４層より多い積層数とする場合、さらに絶縁基板１２の上に上面に銅箔等の導電層を有する絶縁基板を貼付け、また、裏面側の積層も同様に銅箔付きの絶縁基板の貼付けによって行われる。何れにしても、グランド層と呼ぶ層は、多層配線基板内でグランド電位が印加される、比較的面積が広い平面板状の配線層を指す。
【００２９】
各層の配線層のパターニングは、メッキ法、その他の導電層形成技術を用いて行われる。メッキ法は無電解メッキ、電解メッキのいずれを用いてもよい。その他の導電層形成技術としては、両面マスク合わせで形成されたレジストパターンを用いたエッチング等が採用できる。
【００３０】
図１では、第１回路基板１０における基板貫通ビアが図示を省略されている。コア基板１１における基板貫通ビアの形成に際し、配線層１２Ａと１３Ａを形成する前に、予めドリルやレーザ加工等でビアホールが形成される。配線層１２Ａと１３Ａを電解メッキで形成する場合、その形成法で必要な薄い導電膜がビアホールの内壁を覆い、このビアホール内部にもメッキ成長が行われることで基板貫通ビアが形成される。メッキで導電層が埋め込めない場合は、別途導電層を埋め込む工程が必要となる。
なお、詳細は省略するが、絶縁基板における基板貫通ビアの形成も、ほぼ同様な手法によって形成できる。
【００３１】
基板貫通ビアは、その幾つかが基板内部の受動素子の電極取り出しや素子間接続等に用いられるほか、他の幾つかがグランド配線接続にも用いられる。このグランド配線接続のための基板貫通ビアの一例を図１では符号“１５”により示す。第１基板貫通ビア１５を介して、グランド層１３Ａと、第１回路基板１０の内部のグランド配線層、さらには最上層（表面）のグランド配線層が電気的にほぼ同電位（グランド電位）となる。
【００３２】
このような構造を有する第１回路基板１０の、例えば一方の主面に、他の積層回路基板である第２回路基板２０が搭載されている。第２回路基板２０の、例えば前記第１回路基板と反対側の主面（表面）にはＩＣを含む回路部品が実装される。図１では、この回路部品としてベアの半導体チップ３０とインダクタＬを図示している。
【００３３】
このような回路基板積層モジュール構造においては、後述する電子機器のいわゆるプリント配線基板が第１回路基板１０に相当し、これを一般にマザーボードと呼ぶ。また、電子回路を構成する電子部品群とアザーボードの間に挿入された第２回路基板２０を一般にインターポーザと呼び、マザーボードと区別する。
【００３４】
インターポーザとしての第２回路基板２０は、その基本構造はマザーボートとしての第１回路基板１０（ビルドアップ型回路基板）と同じである。
つまり、第２回路基板２０は、コア基板２１を有し、コア基板２１の表面に不図示の配線層が形成され、コア基板２１１の裏面にも不図示の配線層が形成されている。
配線層が形成されたコア基板２１の表面側に、基板樹脂層となる絶縁基板２２が貼られている。同様に、他の配線層が形成されたコア基板２１の裏面に、他の基板樹脂層となる絶縁基板２３が貼られている。
【００３５】
絶縁基板２２と２３は、それぞれコア基板と半反側の面に銅箔等の配線となる導電膜が予め形成されており、その導電膜をパターニングすることで配線層が形成される。
図１では、基板樹脂層２２の表面側の配線層（以下、上面配線層という）は、インダクタ部分以外は、図示をほとんど省略している。
【００３６】
インダクタＬについては、第２回路基板２０が有する複数の階層化された配線層で形成される複数のコイル線パターンを、スルーホールによって相互接続することで、基板内部から表面にかけて形成されている。
図示例のインダクタＬは、配線層をスパイラル形状に加工したコイル配線を４層重ねて第２回路基板２０内に形成している。この層数やコイル配線の加工形状に制限はない。したがって、コイル配線の形状は曲線に限定するものではなく、四角形や直線、またはそれらの組み合わせでもよい。
【００３７】
なお、図１に示すインダクタＬは、その取り出し配線は図示を省略しているが、図１に現れない箇所でワイヤボンド等により、あるいは、第２回路基板２０の内部配線を介してチップ裏面側接続を介して半導体チップ３０の所定の回路ブロックに電気的に接続されている。
【００３８】
半導体チップ３０は、大きな外付け素子を必要とする回路なら、本発明の適用において、その機能に限定はない。
ただし、本実施形態では、より具体的で実施可能な説明のため、テレビジョン受信機等に用いられるチューナ回路のフロントエンド部の一部を１チップ化した半導体チップ３０を具体例として説明する。
【００３９】
＜２．高周波回路例＞
一般に、発振器やフィルタ、整合回路、変調回路などの機能を１つのパッケージの中に集積するためには、インダクタやキャパシタを複数個使用することが必要となる。
例えばＴＶチューナは、アンテナによって受信された放送信号をキャパシタとインダクタの同調回路によって目的とする周波数に同調させる必要がある。また、この受信信号は、高周波アンプを通じて、キャパシタとインダクタによって構成された段間同調回路にて同調させる必要がある。このようなチューナを上述した回路基板積層モジュール１において同調回路のキャパシタはＩＣに内蔵されることも可能であるが、インダクタはＩＣに現状では外付けされる。
【００４０】
なお、テレビジョン受信機以外の用途では、例えば携帯無線端末のベースバンド信号を変調して無線信号を得る変調回路、その逆の処理を行なう復調回路、変復調に用いる搬送波を生成する局部発振回路を含む高周波回路にインダクタが使用される。
【００４１】
図２は、図１の半導体チップ３０（以下、単にＩＣとも呼ぶ）において１チップ化されるＴＶチューナのフロントエンド回路のブロック構成図である。
図２に図解するチューナ・フロントエンドＩＣ（半導体チップ３０）の受信周波数が、４６〜１４７[ＭＨｚ]（ＶＬバンド）、１４７〜４０１[ＭＨｚ]（ＶＨバンド）、４０１〜８８７[ＭＨｚ]（Ｕバンド）の３バンド対応となっている。これは、各国のテレビ放送で使用されている周波帯域と対応している。このＩＣ（半導体チップ３０）は、入力信号を３バンドで受信するための構成としてバンドパスフィルタ（ＢＰＦ）とＲＦアンプを３組持っている。具体的には、ＶＬバンド対応のフィルタ３１ＶＬおよびＲＦアンプ３２ＶＬと、ＶＨバンド対応のフィルタ３１ＶＨおよびＲＦアンプ３２ＶＨと、Ｕバンド対応のフィルタ３１ＵおよびＲＦアンプ３２Ｕとが入力端子に並列に設けられている。
【００４２】
各バンドパスフィルタ（フィルタ３１）は、それぞれの受信バンドにおいて所望の周波数を選択するため、バンドごとにキャパシタとインダクタで構成されている。図２には現れていないが、このうちインダクタは外付けの回路素子として設けられている。
【００４３】
この受信部の構成は、バリキャップダイオードによる同調回路、ＲＦアンプおよび段間同調回路をバンドごとに持つ受信方式に代えて、簡素化された回路で帯域分割を行う仕組みに対応している。同調回路にも比較的大きなＬ値のインダクタは必要であり、本発明の適用が可能であることから、この構成を同調回路方式に適合したものに変更可能である。その場合、可変容量をデジタルデータとして与えるメモリ等の仕組みが必要となる。
なお、入力端子とアンテナ端子Ｔ１との間に、ＩＣとは別の個別部品としてバラン４０（インピーダンス調整のための位相整合器）が接続される。また、ＩＣの初段には不図示のアンテナスイッチが設けられている。アンテナからバラン４０を経てＩＣ内に入力された受信信号は、図示を省略しているアンテナスイッチにより上記３つのバンドごとの処理経路（フィルタ（ＢＰＦ）とＲＦアンプの処理経路）が選択可能となっている。
【００４４】
受信部のＩＣ内後段には、発振信号と受信信号をミキシングして周波数変換（ダウンコンバート）する２つのミキサ３３Ａ,３３Ｂが接続されている。また、発振器（ＶＣＯ３４）と、ＶＣＯ出力を分周して位相が９０°異なる２つの発振信号を発生するＩＱ発生部３５とが設けられている。
２つのミキサ３３Ａ,３３Ｂの後段には、イメージ除去部３６、ノイズ除去のためのフィルタ３７およびＩＦアンプ３８が直列接続されている。ＩＦアンプ３８と前記したバンドごとのＲＦアンプ３２は、外部入力によりゲイン制御が可能となっている。
【００４５】
一方、ＶＣＯ３４とともにＰＬＬの一部を構成するＰＬＬ制御のための回路として、ＰＬＬ制御回路４１、発振回路４３等が設けられている。
ＶＣＯ３４は、ＰＬＬ制御回路４１からの制御電圧に応じた周波数で発振する。
ＰＬＬ制御回路４１は、内蔵する分周器でＶＣＯ出力を分周するとともに、内蔵する位相比較部でＶＣＯ出力を、外部から与えられる基準信号と比較する。この比較結果が、ＰＬＬ制御回路４１内のループフィルタに供給されて分周器の出力と基準信号の位相差に応じてレベルが変化する直流電圧が取り出される。この直流電圧はＶＣＯ３４に発振周波数の制御電圧として与えられる。発振回路４３はループフィルタの制御クロックを外付けの水晶発振器に基づいて制御する。
【００４６】
＜３．インダクタ結合係数＞
図３は、ＵＨＦの同調回路方式において、目的の周波数を同調するフィルタ回路部分のブロック図を示す。
図３に図解するフィルタ回路部分は、可変容量ＣＡおよびインダクタＬＡを含む同調回路３１Ａと、高周波アンプ３２と、フィルタおよびインダクタＬＢを含む段間同調回路３１Ｂとを有して構成されている。
【００４７】
アンテナによって受信された放送信号等の受信信号は、可変容量ＣＡおよびインダクタＬＡを含む同調回路３１Ａによって目的とする周波数に同調する。さらにこの受信信号は、ＲＦアンプ３２および電圧ゲインアンプ３２Ａを通じて増幅される。増幅後の受信信号は、３つの可変容量ＣＢ,ＣＤ,ＣＥとインダクタＬＢによって構成された段間同調回路３１Ｂにて同調する。このとき可変容量ＣＡ〜ＣＥはＩＣに内蔵されるが、インダクタＬＡとＬＢはＩＣに外付けされる。
【００４８】
外付けされたインダクタ間で干渉が起きると、フィルタ特性が低下し、さらにはアンプのゲイン特性にも影響がでる。
以上のインダクタ間干渉によるゲイン特性のリニアリティ低下は、ＶＬ帯、ＶＨ帯でも共通する。
【００４９】
図４に、インダクタ間の結合係数によって、ＲＦアンプのゲイン特性がどのように変化するかを調べたシミュレーション結果を示す。
高周波アンプ３２は、アンテナから入力される放送信号波のレベルが高いときには、出力ゲインを下げてミキサへの入力レベルを最適に調整するように動作させ、出力ゲインは制御電圧（ＶＡＧＣ）の増加とともに減少する。理想的には制御電圧（ＶＡＧＣ）の増加とともに出力ゲインがリニアに減少すべきであるが、アンプ自体の飽和特性に加えて後段の影響を受けてその減少が途中で飽和することがわかる。
その飽和が始まる制御電圧値は、入力側のインダクタＬＡと出力側のインダクタＬＢの結合係数ｋに依存することが、このシミュレーション結果からわかる。結合係数ｋが±０.００１以下が目標とする値であり、それより結合係数ｋが１桁以上大きいと高妨害性能を持った高周波アンプ特性としては使えない。
【００５０】
[平面方向の環状シールド]
相互インダクタンスは、２つのインダクタとインダクタの間の磁界の変化によって生じる。インダクタに高周波信号が入力されると交流の磁界が発生し、周辺のインダクタや配線に誘導起電力が生じる。誘導起電力によって生じる誘導電流が、本来絶縁されている回路と回路の間に流れて不要な干渉信号となり問題を発生する。そのため、相互インダクタンスが大きいほど、干渉量が増加する。
【００５１】
図５に、平面方向の環状シールドとして平面インダクタの周囲を輪郭が矩形となる太い平面パターンで囲む例を示す。
この平面方向の環状シールドはグランド電位で接地されているが、平面パターン１００の環状シールドを含むインダクタ素子部の占有面積が大きく、また、インダクタＬからの磁束によって環状シールドで渦電流損失が発生する。このため、インダクタ特性が低下する。
したがって、シールド効果によるインダクタ間の干渉はある程度抑制できても、小型の回路基板積層モジュールのインダクタシールド構造として、図５の構造は採用できない。
【００５２】
高周波部品（インダクタ）が内蔵されたプリント配線基板の高周波モジュールにおいて、インダクタによる干渉を抑えるためには、接地された配線は理想的な接地状態に近づける必要がある。太い平面パターンでインダクタ周囲を囲む図５の構成は、理想的な接地状態のためには有効である。
しかしながら、限られた空間において広い面積の配線を配置することは、ＳｉＰの小型化、高集積化の妨げとなっている。また、インダクタからの磁束による渦電流損失が大きく、インダクタ特性そのものが低下してしまう。
【００５３】
前記した特許文献４では、図５のシールド構造の上記不利益に鑑みて細い閉回路配線でインダクタを囲むことにより、相互インダクタンスを介して生じる干渉を低減することを提案している。
図６は、個々のインダクタを平面的な閉回路の細い配線でシールドする際の、効果の説明図である。この細い閉回路配線には直流電圧（グランド電圧）が印加されるが、配線が細いため面積的な不利益の増大は最小限に抑えられる。特許文献４では、その効果を以下のように説明している。
【００５４】
図６においては電流が流れる円周状のループが表され、符号２１０は干渉源側干渉低減用配線によるループ、符号２２０は干渉源側インダクタによるループ、符号２３０は被干渉側干渉低減用配線によるループ、符号２４０は被干渉側インダクタによるループである。
左方の干渉源側インダクタによるループ２２０に交流信号電流が流れると、交流磁界２５０が発生する。その向きは、ビオ・サバールの法則より、干渉源側インダクタによるループ２２０が作る面に垂直で電流２６０の方向に右ねじを回したときに前記右ねじが進む向き３１０になる。交流磁界２５０は電流２６０の向きと大きさの変化とともに逆向きにも変化する。
【００５５】
干渉源側干渉低減配線によるループ２１０の面は、干渉源側インダクタによるループ２２０とほぼ同一であるため、交流磁界３１０の影響により、レンツの法則に従って干渉源干渉低減用配線によるループ２１０に誘導電流２８０が流れる。
誘導電流２８０の向きは、レンツの法則により、面に生じる磁界を打ち消す方向３２０に磁界を発生させる方向である。被干渉側インダクタによるループ２４０が作る面には、垂直に向き３３０に交流磁界が生じる。レンツの法則により、被干渉側インダクタによるループ２４０に誘導電流２７０、被干渉側干渉低減用配線によるループ２３０に誘導電流２９０が流れる。電流２７０と電流２９０の向きは、磁界３３０を打ち消す方向３４０に磁界を発生させる方向である。
【００５６】
従って、誘導電流２８０,２９０によって発生したそれぞれの磁界３２０,３４０により、磁界３３０は小さくなる。よって、被干渉側インダクタに生じる干渉電流である誘導電流２７０は、誘導電流２８０,２９０によって減少する。
即ち、入力される電流２６０から磁界３１０,２５０,３３０を介して出力電流である誘導電流２７０となって伝達される干渉信号が低減されたことが示される。
【００５７】
誘導電流２７０は、干渉源側インダクタと被干渉側インダクタの間の相互インダクタンスによって生じるものである。そのため、誘導電流２８０を発生する干渉源側干渉低減用配線と誘導電流２９０を発生する被干渉側干渉低減用配線とによって干渉源側インダクタと被干渉側インダクタの間の相互インダクタンスによる干渉が低減されることとなる。
なお、この原理から、干渉低減用配線が、干渉源側又は被干渉側のいずれか一方にのみ配置されても、双方に配置されるよりも効果は下がるが、干渉が低減されることとなる。
【００５８】
以上より、インダクタ周囲を細い閉回路配線で囲む平面方向の環状シールド構造では、インダクタの交流電流により発生した交流磁界によって、シールド配線に誘導電流が発生する。そして、その電流による磁界がシールド配線の周囲に発生し、この磁界により、インダクタの磁界が遮られ、近傍へのインダクタへの干渉を防いでいる。
但し、次に検討結果を示すように、干渉を十分抑えるためには、シールドをグランドに接地しインピーダンスを下げる必要があるが、特許文献４に記載された細い閉回路配線ではインピーダンス低減が十分でない。
【００５９】
＜４．基板積層方向の環状シールド＞
そこで、本実施形態では、基板積層方向の環状シールドを以下のような構造として提案する。
図１に示すように、本実施形態の回路基板積層モジュール１では、コア基材に絶縁層（絶縁基板）と配線層とが交互に積層されたビルドアップ型の多層配線基板の配線層をスパイラル状にしてインダクタＬを形成している。この基板積層構造を利用したスパイラル状のインダクタＬは、インターポーザ基板（第２回路基板２０）の表面に実装された半導体チップ３０の外付けの回路部品として用いられる。具体的には、半導体チップ３０が図２に示すチューナ回路の一部である場合、３つの受信信号の周波数帯（バンド）ごとに入力側のインダクタＬＡと出力側のインダクタＬＢが必要である（図３参照）。この合計６個のインダクタは、全て図１に示すような、基板積層構造を利用したスパイラル形状のインダクタとして設けられることが望ましい。
【００６０】
図１においては、あるバンドに対応した入力側のインダクタＬＡを符号“Ｌ”で示すとする。このインダクタＬの周囲に、図１太い一点破線で示す基板積層方向の環状シールドが形成されている。この環状シールドは、不図示の遮蔽配線を第２回路基板２０の上面配線層の一部に含む。
図８（Ａ）に、この環状シールドを構成する部分を、より分かりやすく斜視図で示す。図８（Ｂ）は、グランド電位が保持される部分、つまり環状シールドを構成する部材の全体形状を平面視で示す図である。
【００６１】
遮蔽配線２５（図５参照）の一方端部が、半導体チップ３０の上面に形成された回路接地線３９にワイヤボンディング（ＷＢ）等により接続されている。回路接地線３９は、別のワイヤボンディング（ＷＢ）箇所で第２回路基板２０のグランド層に接続され、このグランド層が第２回路基板２０内の基板貫通ビア２４に接続される。あるいは、図５に示すようにワイヤボンディング（ＷＢ）は、第２基板貫通ビア２４の上端面パッド部に接続される。このように、回路接地線３９は、遮蔽配線との接続箇所と異なる箇所で第２回路基板２０の第２基板貫通ビア２４と電気的接続がとられる。なお、回路接地線３９は、例えば半導体チップ３０を厚さ方向に貫くチップ内貫通ビアにより裏面に接続された第２回路基板２０の第２基板貫通ビア２４に電気的に接続するように構成してもよい。この場合も、回路接地線３９は、遮蔽配線との接続箇所と異なる箇所で第２回路基板２０の第２基板貫通ビア２４と電気的接続がとられる。
何れの場合も、第２基板貫通ビア２４が、その下方の第１回路基板１０に形成された第１基板貫通ビア１５を介してグランド層１３Ａに接続されている。
【００６２】
この半導体チップ３０の回路接地線３９は、ＩＣ内回路（本例では図２に示すチューナ・フロントエンド部の一部の回路）の接地電圧を供給する配線である。回路接地線３９が、ワイヤボンディング（またはチップ内貫通ビア）、第２基板貫通ビア２４、第１基板貫通ビア１５を介してグランド層１３Ａと接続されることは、ＩＣ内回路の低抵抗インピーダンス接地構造の要請から、高いＩＣ回路特性を得るために最適化された構造である。
本実施形態における環状シールドは、この既存のＩＣ接地構造の一部を利用することに特徴の一つがある。
【００６３】
一方、グランド層１３Ａは、半導体チップ３０側のＩＣ接続構造とは別途設けられた他の第１基板貫通ビア１５を介して、第２回路基板２０の、例えば周縁部の位置で基板を貫く他の第２基板貫通ビア２４に接続されている。この第２基板貫通ビア２４は、不図示の遮蔽配線の他端に接続され、これにより接地電圧が保持された閉回路（環状シールド）が完結している。
【００６４】
図７（Ｂ２）に、本発明が適用された基板積層方向の環状シールドを形成するための接地構造の平面図を模式的に示す。図７（Ｂ１）と図７（Ｂ３）は比較例の模式平面図である。
これらの模式平面図においては、第２回路基板２０の右下の隅側に半導体チップ３０が実装されている。半導体チップ３０より一回り大きな四角枠は、グランド層１３Ａを表している。
半導体チップ３０の周辺領域に複数の回路素子としてインダクタＬが所定数配置される。例えば、図２の例では、３バンドの各々に対して入力側と出力側に２つ、合計６つのインダクタＬが配置される。但し、この模式平面図では、そのうち相互干渉を防止したい２つのインダクタＬのみ示している。
【００６５】
図７（Ｂ１）に示す比較例１では、孤立した２つのインダクタＬのみ配置し、シールドは全く行っていない。また、図７（Ｂ３）に示す比較例２では、前記した引用文献４の閉回路配線のように、インダクタＬ１とＬ２の各々の周囲に細い配線で平面方向の環状シールドＳｃ１とＳｃ２を配置している。
【００６６】
一方、本発明が適用された図７（Ｂ２）の構造では、２つのインダクタＬ１とＬ２との間の領域を仕切るように遮蔽配線２５が、第２回路基板２０の上面配線層の一部として形成されている。この遮蔽配線２５は、インダクタＬ１またはＬ２の断面を見る図１には現れていない。遮蔽配線２５は、その一方端が、例えばワイヤボンディング等により第２回路基板２０の回路接地線３９に接続され、その他方端が第２回路基板２０の周縁部に延びている。第２回路基板２０の周縁部には通常、第２基板貫通ビア２４が多数配置され、その１つ以上と遮蔽配線２５が接続されている。
【００６７】
一方、半導体チップ３０は前述したように半導体チップ３０固有の接地構造がとられている。
この例では、半導体チップ３０の表面に、その周縁部を周回する回路接地線３９の幹線３９Ａと、幹線３９Ａからチップ内部に延びて各回路ブロックに接地電圧を与える枝線３９Ｂが設けられている。
幹線３９Ａや枝線３９Ｂは、適宜チップ内貫通ビアで裏面のＢＧＡに接続され、これにより第２回路基板２０に接地電圧を共有する接続構造となっている。特に高周波用途の半導体チップ３０においては、その内部の接地電圧接続経路はインピーダンスが低く設計されている。
【００６８】
なお、前述したようにチップ内貫通ビアを経由しないで、他のワイヤボンディングにより回路接地線３９が第２基板貫通ビア２４と電気的に接続する場合もあり、この場合がむしろ基本的な接続形態である。チップ内貫通ビアが利用できない場合もあるが、利用できる場合は、チップ内貫通ビアを介すると低インピーダンス化のためには望ましい。
【００６９】
図７（Ｂ２）において、太い破線で基板積層方向の環状シールドＳｖ１とＳｖ２を示す。環状シールドの経路は、半導体チップ３０内の最もインピーダンスが低い経路を自己決定して決められるため、二股に分岐して２つの遮蔽配線２５の左右に２つの環状シールドの経路が形成される。
【００７０】
図７（Ａ２）に、この本発明が適用された構造における結合係数ｋの周波数特性を示す。また、図７（Ａ１）には比較例１の同特性図を、図７（Ａ３）には比較例２の同特性図を示す。
この３つの特性図を比べると、シールドが全く形成されていない比較例１の結合係数ｋが０.０１レベルと最も高い。また、比較例２では、結合係数ｋが０.００３レベルとかなり低減されるが、図４で説明した０.００１以下のターゲットレベルには未だ達していない。
一方、本発明が適用された図７（Ａ２）の特性図では、結合係数ｋが０.００１のレベルとなっており、相互インダクタンスが十分に低減されている。なお、チップ内貫通ビアを用いるか、ワイヤボンディングによる接続経路を用いるかにかかわらず、この結合係数ｋが０.００１のレベルとなる。
【００７１】
以上の結果、遮蔽配線２５の両端を半導体チップ３０の接地構造を利用してグランド層１３Ａに接続する本実施形態の基板積層方向の環状シールドは、インダクタ間の干渉防止に非常に有効であることがわかった。
一方、比較例２の場合、導電層である環状シールドがインダクタに近く渦電流損失が大きい上、接地電圧接続ノインピーダンスが大きいため、インダクタ間の干渉防止に効果はあるが、十分でない。
【００７２】
また、本発明が適用された構造では、遮蔽配線２５をインダクタ間の空きスペースに追加して両端を上記手法でグランド層１３Ａと接続するだけでよい。インダクタ間は干渉防止のためスペースが空いているのが普通であるから、この構造の適用による面積増大はないか、あっても非常に小さい。
一方、比較例２の場合も細い閉回路配線によって面積増大は極力抑えられているが、結合係数ｋの低下が不十分であることからインダクタＬ間をさらに離すなどの措置をとると面積増大は避けられない。
【００７３】
なお、遮蔽配線２５で仕切る２つのインダクタＬは同時に動作する。同時に動作しなければ、相互干渉は殆ど起こらない。このため、この２つのインダクタＬは、例えば同一周波数帯の入力側のインダクタＬＡ（図３参照）と出力側のインダクタＬＢとした場合、遮蔽配線２５を用いたシールド構造は、その干渉防止に有用である。
【００７４】
なお、より周波数が低いインダクタ同士ほど距離を離す必要があることも判明しており、この観点と、同時動作のインダクタ間を仕切る観点とから、遮蔽配線２５の位置と数が決められる。
また、図７では、半導体チップ３０を片隅に寄せた配置を行っているが、このチップ配置に限定はない。但し、インダクタＬが６個程度の場合、第２回路基板２０の上面の片隅に半導体チップ３０を寄せたほうが、インダクタＬを配置するスペースの確保がしやすい。一方、インダクタＬの数が例えば１０個程度と多くなると、半導体チップ３０を第２回路基板２０の中央に配置した方がインダクタの配置効率が高いこともある。
【００７５】
また、回路素子はインダクタに限定されず、インダクタ、キャパシタ、レジスタによって構成される発振器やフィルタ、整合回路、変調回路でもよい。
遮蔽配線２５は、第２回路基板２０の再上層の階層以外の階層の配線層を利用して形成してもよい。また、インダクタＬが複数の階層の配線層を利用している場合、その階層ごとに遮蔽配線２５を配置して、異なる階層の遮蔽配線２５を同電位となるように第２基板貫通ビア２４で相互に接続してもよい。
【００７６】
＜５．製品適用例＞
上記構造は、例えば図９に示すテレビジョン表示装置（以下、テレビと略称する）、その他の電子機器、特にチューナを有する電子機器に適用することができる。以下に、本実施形態が適用される電子機器の代用的な例について説明する。
【００７７】
図９は、本発明が適用されるテレビを示す斜視図である。本適用例に係るテレビは、フロントパネル１２０やフィルターガラス１３０等から構成される映像表示画面部１１０を含む。筐体内の不図示のプリント配線板またはそれに実装されるモジュール板に本発明を適用することができる。
【００７８】
以上述べてきたように、本実施形態によれば、マザーボード（第１回路基板１０）に実装された、複数の高周波部品が搭載されたインターポーザ（第２回路基板２０）において、高周波部品の回路間の相互干渉を抑制することができる。その際、回路素子に対し、基板積層方向の環状シールドを形成することでインピーダンスを下げることが可能となる。本発明の適用に際してモジュール面積増大はなく、あっても軽微なためＳｉＰの小型化を達成できる。
【符号の説明】
【００７９】
１…回路基板積層モジュール、１０…第１回路基板、１４…グランド層、１５…第１基板貫通ビア、２０…第２回路基板、２４…第２基板貫通ビア、２５…遮蔽配線、３０…半導体チップ、３１…フィルタ、３１Ａ…同調回路、３１Ｂ…段間同調回路、３２…ＲＦアンプ、３２Ａ…電圧ゲインアンプ、３９…回路接地線、３９Ａ…幹線、３９Ｂ…枝線、Ｌ,ＬＡ,ＬＢ,Ｌ１,Ｌ２…インダクタ、ｋ…結合係数、Ｓｃ１…平面方向の環状シールド、Ｓｖ,Ｓｖ１,Ｓｖ２…基板積層方向の環状シールド。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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