(57)【要約】本発明は、同一基板上に異なる特性の薄膜トランジスタが形成されるとともに高性能かつ高信頼性を有する半導体装置及びその製造方法を提供する。本発明は、基板上に、第一半導体層及び第二半導体層と第一絶縁膜と第二絶縁膜とが積層された半導体装置であって、上記第一半導体層は、第一チャネル領域と、第一コンタクト部を含む第一ソース・ドレイン領域とを有し、上記第二半導体層は、第二チャネル領域と、第二コンタクト部を含む第二ソース・ドレイン領域とを有し、上記第一絶縁膜は、第二チャネル領域を含み、かつ第一チャネル領域、第一コンタクト部及び第二コンタクト部を除く領域上に形成され、上記第二絶縁膜は、第一チャネル領域と、第一絶縁膜の第二チャネル領域に対向する領域との上に形成されるとともに、第一コンタクト部を除く第一ソース・ドレイン領域と、第二コンタクト部を除く第二ソース・ドレイン領域とに対向して形成される半導体装置である。
2008142873.tif 000002
【特許請求の範囲】
【請求項１】
基板の一方の主面側に、半導体層、絶縁膜及び配線が基板側からこの順に積層された構造を有する半導体装置であって、
該半導体層は、第一半導体層及び第二半導体層を有し、
該第一半導体層は、第一チャネル領域と、配線に接触する第一コンタクト部を含む第一ソース・ドレイン領域とを有し、
該第二半導体層は、第二チャネル領域と、配線に接触する第二コンタクト部を含む第二ソース・ドレイン領域とを有し、
該絶縁膜は、基板側からこの順に積層された第一絶縁膜及び第二絶縁膜を有し、
該第一絶縁膜は、第二チャネル領域を含み、かつ第一チャネル領域、第一コンタクト部及び第二コンタクト部を除く領域上に形成され、
該第二絶縁膜は、第一チャネル領域と、第一絶縁膜の第二チャネル領域に対向する領域との上に形成されるとともに、第一コンタクト部を除く第一ソース・ドレイン領域と、第二コンタクト部を除く第二ソース・ドレイン領域とに対向して形成されることを特徴とする半導体装置。
【請求項２】
前記第一半導体層は、第一ソース・ドレイン領域よりも不純物の濃度が低い第一低濃度不純物領域を更に有し、
前記第二半導体層は、第二ソース・ドレイン領域よりも不純物の濃度が低い第二低濃度不純物領域を更に有し、
前記第一絶縁層は、第二チャネル領域及び第二低濃度不純物領域を含み、かつ第一チャネル領域、第一低濃度不純物領域、第一コンタクト部及び第二コンタクト部を除く領域上に形成され、
前記第二絶縁膜は、第一チャネル領域及び第一低濃度不純物領域と、第一絶縁膜の第二チャネル領域及び第二低濃度不純物領域に対向する領域との上に形成されるとともに、第一コンタクト部を除く第一ソース・ドレイン領域と、第二コンタクト部を除く第二ソース・ドレイン領域とに対向して形成され、
該第一低濃度不純物領域は、第二低濃度不純物領域よりもシート抵抗が小さいことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記半導体装置は、第一チャネル領域に対向して第二絶縁膜上に形成された第一ゲート電極と、第二チャネル領域に対向して第二絶縁膜上に形成された第二ゲート電極とを更に備え、
前記第一絶縁膜は、第二チャネル領域を含み、かつ第一チャネル領域、第一コンタクト部及び第二コンタクト部を除く領域と、第一半導体層の端部の第一ゲート電極に対向する領域と、第二半導体層の端部の第二ゲート電極に対向する領域との上に形成されることを特徴とする請求項１記載の半導体装置。
【請求項４】
基板の一方の主面側に、半導体層、絶縁膜及び配線が基板側からこの順に積層された構造を有する半導体装置の製造方法であって、
該半導体層は、第一半導体層及び第二半導体層を有し、
該第一半導体層は、第一チャネル領域と、配線に接触する第一コンタクト部を含む第一ソース・ドレイン領域とを有し、
該第二半導体層は、第二チャネル領域と、配線に接触する第二コンタクト部を含む第二ソース・ドレイン領域とを有し、
該絶縁膜は、基板側からこの順に積層された第一絶縁膜及び第二絶縁膜を有し、
該製造方法は、第二チャネル領域を含み、かつ第一チャネル領域、第一コンタクト部及び第二コンタクト部を除く領域上に第一絶縁膜を形成する工程と、
第一チャネル領域と、第一絶縁膜の第二チャネル領域に対向する領域との上に第二絶縁膜を形成するとともに、第一ソース・ドレイン領域及び第二ソース・ドレイン領域に対向して第二絶縁膜を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項５】
前記第一半導体層は、第一ソース・ドレイン領域よりも不純物の濃度が低い第一低濃度不純物領域を更に有し、
前記第二半導体層は、第二ソース・ドレイン領域よりも不純物の濃度が低い第二低濃度不純物領域を更に有し、
前記半導体装置の製造方法は、第二チャネル領域及び第二低濃度不純物領域を含み、かつ第一チャネル領域、第一低濃度不純物領域、第一コンタクト部及び第二コンタクト部を除く領域上に第一絶縁膜を形成する工程と、
第一チャネル領域及び第一低濃度不純物領域と、第一絶縁膜の第二チャネル領域及び第二低濃度不純物領域に対向する領域との上に第二絶縁膜を形成するとともに、第一ソース・ドレイン領域及び第二ソース・ドレイン領域に対向して第二絶縁膜を形成する工程と、
第二絶縁膜の第一チャネル領域に対向する領域上に第一ゲート電極を形成するとともに、第二絶縁膜の第二チャネル領域に対向する領域上に第二ゲート電極を形成する工程と、
第一ゲート電極及び第二ゲート電極をマスクとし、第一半導体層及び第二半導体層に不純物をドーピングする工程とを含むことを特徴とする請求項４記載の半導体装置の製造方法。
【請求項６】
前記半導体装置は、第一チャネル領域に対向して第二絶縁膜上に形成された第一ゲート電極と、第二チャネル領域に対向して第二絶縁膜上に形成された第二ゲート電極とを更に備え、
前記半導体装置の製造方法は、第二チャネル領域を含み、かつ第一チャネル領域、第一コンタクト部及び第二コンタクト部を除く領域と、第一半導体層の端部の第一ゲート電極に対向する領域と、第二半導体層の端部の第二ゲート電極に対向する領域との上に第一絶縁膜を形成する工程を含むことを特徴とする請求項４記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。より詳しくは、液晶表示装置等の表示装置に好適な半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
半導体装置は、半導体の電気特性を利用した能動素子を備えた電子装置であり、例えば、オーディオ機器、通信機器、コンピュータ、家電機器等に広く応用されている。なかでも、薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｓｉｓｔｏｒ；ＴＦＴ）を備える半導体装置は、アクティブマトリクス型液晶表示装置における画素スイッチング素子、ドライバ回路等に幅広く応用されている。【０００３】
近年、モバイル用途の表示装置（ディスプレイ）においては、低消費電力化、高機能化、高速動作化、高信頼性、高精細化、小型化等の要求が増しており、このような要求を満たすディスプレイの開発が盛んに行われている。このような課題に対しては、表示装置の各種回路を構成するＴＦＴの性能向上と、各種回路に最適な特性を有するＴＦＴを作り分ける技術とが重要となる。そこで、同一基板上に異なる特性を有するＴＦＴを形成する技術が開発されている。【０００４】
従来、低電圧（例えば、５Ｖ以下）で駆動されるＴＦＴ（以下、「低電圧トランジスタ」ともいう。）と、高電圧（例えば、１０Ｖ以上）で駆動されるＴＦＴ（以下、「高電圧トランジスタ」ともいう。）とを作り分けるために、両ＴＦＴのゲート絶縁膜の膜厚を変える方法が開発されている。より具体的には、低電圧トランジスタにおいてはゲート絶縁膜を第一ゲート絶縁膜からなる単層構造とし、一方、高電圧トランジスタにおいてはゲート絶縁膜を第一ゲート絶縁膜及び第二ゲート絶縁膜からなる積層構造とする技術が開発されている。しかしながら、この場合、第一ゲート絶縁膜のエッチング時に、ゲート絶縁膜下にある半導体層の端部が露出し、半導体層下にある下地絶縁膜がエッチングされ（下地絶縁膜にザグリが入り）、その後形成される第二ゲート絶縁膜の被覆性が悪くなり、ゲート絶縁膜の破壊耐圧が低下することがあった。【０００５】
それに対して、半導体層下の下地絶縁膜にザグリが入ることを防止する技術として、下地絶縁膜上に第１の半導体層及び第２の半導体層を形成し、上記第１の半導体層及び上記第２の半導体層の上に絶縁膜を形成し、上記第１の半導体層のチャネル形成領域上に位置する上記絶縁膜を、上記第１の半導体層をエッチングストッパーとしてエッチング除去する半導体装置の作製方法が開示されている（例えば、特許文献１参照。）。【０００６】
ここで、特許文献１に記載の半導体装置の構成についてより詳細に説明する。図１１は、特許文献１に係る従来の半導体装置の構成を示す断面模式図であり、（ａ）は、低電圧トランジスタを示し、（ｂ）は、高電圧トランジスタを示す。従来の半導体装置は、図１１に示すように、同一基板１１１上に、ＴＦＴ１１０ａと、ＴＦＴ１１０ｂとを有する。ＴＦＴ１１０ａは、低電圧トランジスタとして機能し、ＴＦＴ１１０ｂは、高電圧トランジスタとして機能する。【０００７】
ＴＦＴ１１０ａは、基板１１１側から島状の半導体層１２０ａ、第一絶縁膜１１２、第二絶縁膜１１３及びゲート電極１１４ａがこの順に形成された構造を有するとともに、これらを覆う層間絶縁膜１１５と、層間絶縁膜１１５上に形成された配線１１６ａ及び配線１１７ａとを有する。半導体層１２０ａは、チャネル領域１２１ａ及びソース・ドレイン領域１２３ａを有する。【０００８】
一方、ＴＦＴ１１０ｂは、ＴＦＴ１１０ａと同様に、基板１１１側から島状の半導体層１２０ｂ、第一絶縁膜１１２、第二絶縁膜１１３及びゲート電極１１４ｂがこの順に形成された構造を有するとともに、これらを覆う層間絶縁膜１１５と、層間絶縁膜１１５上に形成された配線１１６ｂ、１１７ｂとを有する。半導体層１２０ｂは、チャネル領域１２１ｂ及びソース・ドレイン領域１２３ｂを有する。このように、ＴＦＴ１１０ｂにおいて、ゲート絶縁膜は、第一絶縁膜１１２及び第二絶縁膜１１３から構成される。【０００９】
また、基板１１１と半導体層１２０ａ及び半導体層１２０ｂとの層間に形成された下地絶縁膜（図示せず）にザグリが入るのを防止するために、第一絶縁膜１１２は、半導体層１２０ａ及び半導体層１２０ｂの端部を覆うように形成される。更に、第一絶縁膜１１２は、ＴＦＴ１１０ａのチャネル領域１２１ａ上に位置する領域のみエッチングにより除去されている。すなわち、ＴＦＴ１１０ａにおいて、ゲート絶縁膜は、チャネル領域１２１ａ上を除いて第一絶縁膜１１２及び第二絶縁膜１１３から構成される。
【特許文献１】特開２００５−１８３７７４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、特許文献１においては、低電圧トランジスタ（ＴＦＴ１１０ａ）及び高電圧トランジスタ（ＴＦＴ１１０ｂ）のソース・ドレイン領域１２３ａ及びソース・ドレイン領域１２３ｂのドーピングを同時に行えるように、ソース・ドレイン領域１２３ａ及びソース・ドレイン領域１２３ｂ上方の絶縁膜は、２層化されている。この場合、ＴＦＴ１１０ａのチャネル領域１２１ａ上の絶縁膜は単層となり、ＴＦＴ１１０ａのソース・ドレイン領域１２３ａ上の絶縁膜は２層となる。したがって、図１２に示すように、第一絶縁膜１１２をエッチングするためのレジスト形成時にアライメントずれが発生した場合、ゲート電極１１４ａの端部領域において、チャネル領域１２１ａ上のゲート絶縁膜が２層になったり、ゲート電極１１４ａの端部の外側において、ソース・ドレイン領域１２３ａ上のゲート絶縁膜が単層になったりすることがあった。このようなチャネル領域１２１ａ上におけるゲート絶縁膜の不均一な２層化は、ＴＦＴ１１０ａのしきい値電圧のばらつきを生じる。また、このようなソース・ドレイン領域１２３ａ上におけるゲート絶縁膜の膜厚の不均一化は、ソース・ドレイン領域１２３ａの抵抗値に異常を発生させる。特に、図１２のように、配線１１６ａとのコンタクトを形成するためのコンタクト部を有するソース・ドレイン領域１２３ａ上においてゲート絶縁膜が２層になっている場合は、配線１１６ａとソース・ドレイン領域１２３ａとのコンタクト抵抗を低抵抗化するために、コンタクト部における不純物のドーピング量を最適化する必要がある。そのため、ゲート電極１１４ａの端部の外側に位置するゲート絶縁膜の単層領域においては、ドーピング量が過剰となり、半導体層１２０ａを構成するシリコン結晶がアモルファス化してしまい、この領域において抵抗値異常等の特性異常が発生することがある。【００１１】
なお、ゲート電極１１４ａの端部の外側におけるソース・ドレイン領域１２３ａの抵抗値異常を発生させないためには、ゲート電極１１４ａの端部の内側に位置するゲート絶縁膜を２層化する方法も考えられる。しかしながら、この場合には、低電圧トランジスタにおいて、しきい値電圧の上昇と、ドレイン電流の低下とが発生すると考えられる。すなわち、一般に低電圧トランジスタほどチャネル長を細くする必要があるが、低電圧トランジスタのチャネル長を例えば２μｍとすると、ゲート電極１１４ａの端部の内側に位置するゲート絶縁膜の２層領域の長さは、アライメントずれを考慮して少なくとも片側０．５μｍ程度確保する必要がある。そのため、ゲート絶縁膜が単層からなるチャネル領域の長さは、１μｍとなってしまう。その結果、低電圧トランジスタにおいて、しきい値電圧の上昇、ドレイン電流の低下等の特性低下を生じると考えられる。【００１２】
本発明は、上記現状に鑑みてなされたものであり、同一基板上に異なる特性の薄膜トランジスタが形成されるとともに、高性能かつ高信頼性を有する半導体装置及びその製造方法を提供することを目的とするものである。
【課題を解決するための手段】
【００１３】
本発明者らは、同一基板上に異なる特性の薄膜トランジスタが形成されるとともに、高性能かつ高信頼性を有する半導体装置及びその製造方法について種々検討したところ、異なる特性のＴＦＴの間でゲート絶縁膜の膜厚を変える方法に着目した。そして、半導体装置が基板の一方の主面側に、半導体層、絶縁膜及び配線が基板側からこの順に積層された構造を有し、半導体層は、第一半導体層及び第二半導体層を有し、第一半導体層は、第一チャネル領域と、配線に接触する第一コンタクト部を含む第一ソース・ドレイン領域とを有し、第二半導体層は、第二チャネル領域と、配線に接触する第二コンタクト部を含む第二ソース・ドレイン領域とを有し、絶縁膜は、基板側からこの順に積層された第一絶縁膜及び第二絶縁膜を有し、第一絶縁膜は、第二チャネル領域を含み、かつ第一チャネル領域、第一コンタクト部及び第二コンタクト部を除く領域上に形成され、第二絶縁膜は、第一チャネル領域と、第一絶縁膜の第二チャネル領域に対向する領域との上に形成されるとともに、第一コンタクト部を除く第一ソース・ドレイン領域と、第二コンタクト部を除く第二ソース・ドレイン領域とに対向して形成されることにより、特性異常、特性低下等に起因する不良の発生を抑制しつつ、低電圧トランジスタ、高電圧トランジスタ等の異なる特性を発揮するトランジスタを同一基板上に形成することができることを見いだし、上記課題をみごとに解決することができることに想到し、本発明に到達したものである。【００１４】
すなわち、本発明は、基板の一方の主面側に、半導体層、絶縁膜及び配線が基板側からこの順に積層された構造を有する半導体装置であって、上記半導体層は、第一半導体層及び第二半導体層を有し、上記第一半導体層は、第一チャネル領域と、配線に接触する第一コンタクト部を含む第一ソース・ドレイン領域とを有し、上記第二半導体層は、第二チャネル領域と、配線に接触する第二コンタクト部を含む第二ソース・ドレイン領域とを有し、上記絶縁膜は、基板側からこの順に積層された第一絶縁膜及び第二絶縁膜を有し、上記第一絶縁膜は、第二チャネル領域を含み、かつ第一チャネル領域、第一コンタクト部及び第二コンタクト部を除く領域上に形成され、上記第二絶縁膜は、第一チャネル領域と、第一絶縁膜の第二チャネル領域に対向する領域との上に形成されるとともに、第一コンタクト部を除く第一ソース・ドレイン領域と、第二コンタクト部を除く第二ソース・ドレイン領域とに対向して形成される半導体装置である。これにより、同一基板上に異なる特性の薄膜トランジスタが形成されるとともに、高性能かつ高信頼性を有する半導体装置を実現することができる。【００１５】
本発明の半導体装置の構成としては、このような構成要素を必須として形成されるものである限り、その他の構成要素を含んでいても含んでいなくてもよく、特に限定されるものではない。なお、本発明の半導体装置は、基板の一方の主面側に、半導体層、絶縁膜、ゲート電極、層間絶縁膜及び配線が基板側からこの順に積層された構造を有してもよい。
本発明の半導体装置における好ましい形態について以下に詳しく説明する。なお、以下に示す各形態は、適宜組み合わされてもよい。【００１６】
低電圧トランジスタに好適なＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造を有するＴＦＴと、高電圧トランジスタに好適なＬＤＤ構造を有するＴＦＴとを用いて、高性能かつ高信頼性を有する半導体装置を実現する観点からは、上記第一半導体層は、第一ソース・ドレイン領域よりも不純物の濃度が低い第一低濃度不純物領域を更に有し、上記第二半導体層は、第二ソース・ドレイン領域よりも不純物の濃度が低い第二低濃度不純物領域を更に有し、上記第一絶縁層は、第二チャネル領域及び第二低濃度不純物領域を含み、かつ第一チャネル領域、第一低濃度不純物領域、第一コンタクト部及び第二コンタクト部を除く領域上に形成され、上記第二絶縁膜は、第一チャネル領域及び第一低濃度不純物領域と、第一絶縁膜の第二チャネル領域及び第二低濃度不純物領域に対向する領域との上に形成されるとともに、第一コンタクト部を除く第一ソース・ドレイン領域と、第二コンタクト部を除く第二ソース・ドレイン領域とに対向して形成され、上記第一低濃度不純物領域は、第二低濃度不純物領域よりもシート抵抗が小さいことが好ましい。【００１７】
上記第一低濃度不純物領域のシート抵抗としては、好適には２０〜５０ｋΩ／□程度であり、上記第二低濃度不純物領域のシート抵抗としては、好適には４０〜１５０ｋΩ／□程度である。また、上記第一低濃度不純物領域は、第二低濃度不純物領域よりも不純物の濃度が大きいことが好ましい。更に、上記第一低濃度不純物領域は、第一ソース・ドレイン領域よりも不純物の濃度が小さいことが好ましく、上記第二低濃度不純物領域は、第二ソース・ドレイン領域よりも不純物の濃度が小さいことが好ましい。【００１８】
第一絶縁膜及び第二絶縁膜の破壊耐圧を向上する観点からは、上記半導体装置は、第一チャネル領域に対向して第二絶縁膜上に形成された第一ゲート電極と、第二チャネル領域に対向して第二絶縁膜上に形成された第二ゲート電極とを更に備え、上記第一絶縁膜は、第二チャネル領域を含み、かつ第一チャネル領域、第一コンタクト部及び第二コンタクト部を除く領域と、第一半導体層の端部の第一ゲート電極に対向する領域と、第二半導体層の端部の第二ゲート電極に対向する領域との上に形成されることが好ましい。【００１９】
なお、本発明の半導体装置において、第一絶縁膜及び第二絶縁膜の明示されていない領域については、形成されていてもよいし、形成されていなくてもよい。【００２０】
すなわち、上記第一絶縁膜は、第二チャネル領域を含み、かつ第一チャネル領域、第一コンタクト部及び第二コンタクト部を除く領域上に少なくとも形成され、上記第二絶縁膜は、第一チャネル領域と、第一絶縁膜の第二チャネル領域に対向する領域との上に少なくとも形成されるとともに、第一コンタクト部を除く第一ソース・ドレイン領域と、第二コンタクト部を除く第二ソース・ドレイン領域とに対向して少なくとも形成されてもよい。【００２１】
また、上記第一絶縁層は、第二チャネル領域及び第二低濃度不純物領域を含み、かつ第一チャネル領域、第一低濃度不純物領域、第一コンタクト部及び第二コンタクト部を除く領域上に少なくとも形成され、上記第二絶縁膜は、第一チャネル領域及び第一低濃度不純物領域と、第一絶縁膜の第二チャネル領域及び第二低濃度不純物領域に対向する領域との上に少なくとも形成されるとともに、第一コンタクト部を除く第一ソース・ドレイン領域と、第二コンタクト部を除く第二ソース・ドレイン領域とに対向して少なくとも形成されてもよい。【００２２】
更に、上記第一絶縁膜は、第二チャネル領域を含み、かつ第一チャネル領域、第一コンタクト部及び第二コンタクト部を除く領域と、第一半導体層の端部の第一ゲート電極に対向する領域と、第二半導体層の端部の第二ゲート電極に対向する領域との上に少なくとも形成されてもよい。【００２３】
本発明はまた、基板の一方の主面側に、半導体層、絶縁膜及び配線が基板側からこの順に積層された構造を有する半導体装置の製造方法であって、上記半導体層は、第一半導体層及び第二半導体層を有し、上記第一半導体層は、第一チャネル領域と、配線に接触する第一コンタクト部を含む第一ソース・ドレイン領域とを有し、上記第二半導体層は、第二チャネル領域と、配線に接触する第二コンタクト部を含む第二ソース・ドレイン領域とを有し、上記絶縁膜は、基板側からこの順に積層された第一絶縁膜及び第二絶縁膜を有し、上記製造方法は、第二チャネル領域を含み、かつ第一チャネル領域、第一コンタクト部及び第二コンタクト部を除く領域上に第一絶縁膜を形成する工程と、第一チャネル領域と、第一絶縁膜の第二チャネル領域に対向する領域との上に第二絶縁膜を形成するとともに、第一ソース・ドレイン領域及び第二ソース・ドレイン領域に対向して第二絶縁膜を形成する工程とを含む半導体装置の製造方法でもある。これにより、同一基板上に異なる特性の薄膜トランジスタが形成されるとともに、高性能かつ高信頼性を有する半導体装置を作製することができる。【００２４】
本発明の半導体装置の製造方法は、上記工程を有するものである限り、その他の工程により特に限定されるものではない。なお、本発明の半導体装置の製造方法は、基板の一方の主面側に、半導体層、絶縁膜、ゲート電極、層間絶縁膜及び配線が基板側からこの順に積層された構造を有する半導体装置の製造方法であってもよい。
本発明の半導体装置の製造方法における好ましい形態について以下に詳しく説明する。なお、以下に示す各形態は、適宜組み合わされてもよい。【００２５】
低電圧トランジスタに好適なＬＤＤ構造を有するＴＦＴと、高電圧トランジスタに好適なＬＤＤ構造を有するＴＦＴとを用いて、高性能かつ高信頼性を有する半導体装置を作製する観点からは、上記第一半導体層は、第一ソース・ドレイン領域よりも不純物の濃度が低い第一低濃度不純物領域を更に有し、上記第二半導体層は、第二ソース・ドレイン領域よりも不純物の濃度が低い第二低濃度不純物領域を更に有し、上記半導体装置の製造方法は、第二チャネル領域及び第二低濃度不純物領域を含み、かつ第一チャネル領域、第一低濃度不純物領域、第一コンタクト部及び第二コンタクト部を除く領域上に第一絶縁膜を形成する工程と、第一チャネル領域及び第一低濃度不純物領域と、第一絶縁膜の第二チャネル領域及び第二低濃度不純物領域に対向する領域との上に第二絶縁膜を形成するとともに、第一ソース・ドレイン領域及び第二ソース・ドレイン領域に対向して第二絶縁膜を形成する工程と、第二絶縁膜の第一チャネル領域に対向する領域上に第一ゲート電極を形成するとともに、第二絶縁膜の第二チャネル領域に対向する領域上に第二ゲート電極を形成する工程と、第一ゲート電極及び第二ゲート電極をマスクとし、第一半導体層及び第二半導体層に不純物をドーピングする工程とを含むことが好ましい。【００２６】
上記第一低濃度不純物領域のシート抵抗としては、好適には２０〜５０ｋΩ／□程度であり、上記第二低濃度不純物領域のシート抵抗としては、好適には４０〜１５０ｋΩ／□程度である。また、上記第一低濃度不純物領域は、第二低濃度不純物領域よりも不純物の濃度が大きいことが好ましい。更に、上記第一低濃度不純物領域は、第一ソース・ドレイン領域よりも不純物の濃度が小さいことが好ましく、上記第二低濃度不純物領域は、第二ソース・ドレイン領域よりも不純物の濃度が小さいことが好ましい。【００２７】
第一絶縁膜及び第二絶縁膜の破壊耐圧を向上する観点からは、上記半導体装置は、第一チャネル領域に対向して第二絶縁膜上に形成された第一ゲート電極と、第二チャネル領域に対向して第二絶縁膜上に形成された第二ゲート電極とを更に備え、上記半導体装置の製造方法は、第二チャネル領域を含み、かつ第一チャネル領域、第一コンタクト部及び第二コンタクト部を除く領域と、第一半導体層の端部の第一ゲート電極に対向する領域と、第二半導体層の端部の第二ゲート電極に対向する領域との上に第一絶縁膜を形成する工程を含むことが好ましい。【００２８】
なお、本発明の半導体装置の製造方法において、第一絶縁膜及び第二絶縁膜の明示されていない領域については、形成されていてもよいし、形成されていなくてもよい。【００２９】
すなわち、上記半導体装置の製造方法は、少なくとも、第二チャネル領域を含み、かつ第一チャネル領域、第一コンタクト部及び第二コンタクト部を除く領域上に第一絶縁膜を形成する工程と、少なくとも、第一チャネル領域と、第一絶縁膜の第二チャネル領域に対向する領域との上に第二絶縁膜を形成するとともに、少なくとも、第一ソース・ドレイン領域及び第二ソース・ドレイン領域に対向して第二絶縁膜を形成する工程とを含んでもよい。【００３０】
また、上記半導体装置の製造方法は、少なくとも、第二チャネル領域及び第二低濃度不純物領域を含み、かつ第一チャネル領域、第一低濃度不純物領域、第一コンタクト部及び第二コンタクト部を除く領域上に第一絶縁膜を形成する工程と、少なくとも、第一チャネル領域及び第一低濃度不純物領域と、第一絶縁膜の第二チャネル領域及び第二低濃度不純物領域に対向する領域との上に第二絶縁膜を形成するとともに、少なくとも、第一ソース・ドレイン領域及び第二ソース・ドレイン領域に対向して第二絶縁膜を形成する工程とを含んでもよい。【００３１】
更に、上記半導体装置の製造方法は、少なくとも、第二チャネル領域を含み、かつ第一チャネル領域、第一コンタクト部及び第二コンタクト部を除く領域と、第一半導体層の端部の第一ゲート電極に対向する領域と、第二半導体層の端部の第二ゲート電極に対向する領域との上に第一絶縁膜を形成する工程を含んでもよい。
【発明の効果】
【００３２】
本発明の半導体装置によれば、同一基板上に異なる特性の薄膜トランジスタが形成されるとともに、高性能かつ高信頼性を有する半導体装置を実現することができる。
【発明を実施するための最良の形態】
【００３３】
以下に実施形態を掲げ、本発明を図面を参照して更に詳細に説明するが、本発明はこれらの実施形態のみに限定されるものではない。【００３４】
（実施形態１）
図１は、実施形態１の半導体装置の構成を示す模式図であり、（ａ）は、（ｃ）中のＸ１−Ｙ１線における低電圧トランジスタの断面模式図であり、（ｂ）は、（ｄ）中のＸ２−Ｙ２線における高電圧トランジスタの断面模式図であり、（ｃ）は、低電圧トランジスタの平面模式図であり、（ｄ）は、高電圧トランジスタの平面模式図である。なお、図１（ｃ）及び（ｄ）中の太線は、第一絶縁膜の端部の位置を示す。【００３５】
実施形態１の半導体装置は、図１に示すように、同一基板１１上に、ＴＦＴ１０ａと、ＴＦＴ１０ｂとを有する。ＴＦＴ１０ａ及びＴＦＴ１０ｂは、プレーナ型（トップゲート型）のＴＦＴであり、シングルドレイン構造を有する。【００３６】
ＴＦＴ１０ａは、基板１１側から島状の半導体層２０ａ、第一絶縁膜１２、第二絶縁膜１３及びゲート電極１４ａがこの順に形成された構造を有するとともに、これらを覆う層間絶縁膜１５と、層間絶縁膜１５上に形成された配線１６ａ及び配線１７ａとを有する。【００３７】
一方、ＴＦＴ１０ｂは、ＴＦＴ１０ａと同様に、基板１１側から島状の半導体層２０ｂ、第一絶縁膜１２、第二絶縁膜１３及びゲート電極１４ｂがこの順に形成された構造を有するとともに、これらを覆う層間絶縁膜１５と、層間絶縁膜１５上に形成された配線１６ｂ、１７ｂとを有する。【００３８】
このように、第一絶縁膜１２、第二絶縁膜１３及び層間絶縁膜１５は、ＴＦＴ１０ａ及びＴＦＴ１０ｂに共通して用いられている。すなわち、ＴＦＴ１０ａを構成する第一絶縁膜１２、第二絶縁膜１３及び層間絶縁膜１５と、ＴＦＴ１０ｂを構成する第一絶縁膜１２、第二絶縁膜１３及び層間絶縁膜１５とはそれぞれ、同一工程により形成される。【００３９】
まず、ＴＦＴ１０ａの各構成について説明する。半導体層２０ａは、ゲート電極１４ａに対向する領域に位置するチャネル領域２１ａと、チャネル領域２１ａ以外の領域に位置するソース・ドレイン領域２３ａとを有する。すなわち、ソース・ドレイン領域２３ａは、チャネル領域２１ａにチャネル長方向において隣接して配置される。また、ソース・ドレイン領域２３ａは、配線１６ａと接触するコンタクト部２４ａを含む。【００４０】
なお、本明細書において、ソース・ドレイン領域は、トランジスタのソース及び／又はドレインとして機能する領域である。すなわち、一方のソース・ドレイン領域がソースとして機能する場合、他方のソース・ドレイン領域はドレインとして機能する。【００４１】
第一絶縁膜１２は、ＴＦＴ１０ａにおいて、チャネル領域２１ａ及びコンタクト部２４ａを除く領域に形成される。より具体的には、第一絶縁膜１２は、ＴＦＴ１０ａにおいて、図１（ｃ）に示すように、基板１１を平面視したときに、チャネル領域２１ａ及びコンタクト部２４ａを含む島状の半導体層２０ａの内部領域を除く領域に形成される。また、第一絶縁膜１２は、ＴＦＴ１０ａにおいて、半導体層２０ａの端部を覆うように形成される。【００４２】
第二絶縁膜１３は、ＴＦＴ１０ａにおいて、少なくともチャネル領域２１ａと、コンタクト部２４ａを除くソース・ドレイン領域２３ａとを含む領域に形成される。より好適には、第二絶縁膜１３は、ＴＦＴ１０ａにおいて、コンタクト部２４ａを除いて、半導体層２０ａ及び第一絶縁膜１２上に形成される。【００４３】
ゲート電極１４ａは、第二絶縁膜１３を介して、チャネル領域２１ａに対向して形成される。したがって、ＴＦＴ１０ａにおいては、第二絶縁膜１３がゲート絶縁膜として機能する。【００４４】
配線１６ａは、層間絶縁膜１５に形成されたコンタクトホールを介してソース・ドレイン領域２３ａに接続される。より詳細には、配線１６ａは、ソース・ドレイン領域２３ａのコンタクト部２４ａに接触することによってソース・ドレイン領域２３ａに接続される。一方、配線１７ａは、層間絶縁膜１５に形成されたコンタクトホールを介してゲート電極１４ａに接続される。【００４５】
このように、ＴＦＴ１０ａは、ゲート絶縁膜が第二絶縁膜１３のみから構成される。したがって、ＴＦＴ１０ａは、高速駆動が可能であり、また、例えば、５Ｖ以下の低電圧（例えば、２〜５Ｖ）で駆動されるＴＦＴ（低電圧トランジスタ）に好適である。具体的には、ＴＦＴ１０ａは、ロジック回路に好適に用いることができる。また、本実施形態の半導体装置を液晶表示装置等の表示装置に用いる場合、ＴＦＴ１０ａは、シフトレジスタ回路、ソースドライバ等に好適に用いることができる。【００４６】
次に、ＴＦＴ１０ｂの各構成について説明する。半導体層２０ｂは、ゲート電極１４ｂに対向する領域に位置するチャネル領域２１ｂと、チャネル領域２１ｂ以外の領域に位置するソース・ドレイン領域２３ｂとを有する。すなわち、ソース・ドレイン領域２３ｂは、チャネル領域２１ｂにチャネル長方向において隣接して配置される。また、ソース・ドレイン領域２３ｂは、配線１６ｂと接触するコンタクト部２４ｂを含む。【００４７】
第一絶縁膜１２は、ＴＦＴ１０ｂにおいて、図１（ｄ）に示すように、チャネル領域２１ａを含むとともにコンタクト部２４ｂを除く領域に形成される。また、第一絶縁膜１２は、ＴＦＴ１０ｂにおいて、半導体層２０ａの端部を覆うように形成される。更に、第一絶縁膜１２のチャネル領域２１ｂ上に位置する領域のチャネル長方向における幅は、チャネル長よりも０．５〜４μｍ（好ましくは１〜２μｍ）程度大きく設定される。【００４８】
第二絶縁膜１３は、ＴＦＴ１０ｂにおいて、少なくともチャネル領域２１ｂと、コンタクト部２４ｂを除くソース・ドレイン領域２３ａとを含む領域に形成される。より好適には、第二絶縁膜１３は、ＴＦＴ１０ｂにおいて、コンタクト部２４ｂを除いて、半導体層２０ｂ及び第一絶縁膜１２上に形成される。【００４９】
ゲート電極１４ｂは、第一絶縁膜１２及び第二絶縁膜１３を介して、チャネル領域２１ｂに対向して形成される。したがって、ＴＦＴ１０ｂにおいては、第一絶縁膜１２及び第二絶縁膜１３がゲート絶縁膜として機能する。【００５０】
配線１６ｂは、層間絶縁膜１５に形成されたコンタクトホールを介してソース・ドレイン領域２３ｂに接続される。より詳細には、配線１６ｂは、ソース・ドレイン領域２３ｂのコンタクト部２４ｂに接触することによってソース・ドレイン領域２３ｂに接続される。一方、配線１７ｂは、層間絶縁膜１５に形成されたコンタクトホールを介してゲート電極１４ｂに接続される。【００５１】
このように、ＴＦＴ１０ｂは、ゲート絶縁膜が第一絶縁膜１２及び第二絶縁膜１３の積層膜から構成されることから、例えば、１０Ｖ以上の高電圧で駆動されるＴＦＴ（高電圧トランジスタ）に好適である。具体的には、ＴＦＴ１０ｂは、アナログスイッチ的な役割をするトランジスタとして好適である。【００５２】
以上説明したように、ＴＦＴ１０ａ及びＴＦＴ１０ｂを有する本実施形態の半導体装置において、第一絶縁膜１２は、チャネル領域２１ｂを含み、かつチャネル領域２１ａ、コンタクト部２４ａ及びコンタクト部２４ｂを除く領域上に形成される。また、第二絶縁膜１３は、チャネル領域２１ａと、第一絶縁膜１２のチャネル領域２１ｂに対向する領域との上に形成されるとともに、コンタクト部２４ａを除くソース・ドレイン領域２３ａと、コンタクト部２４ｂを除くソース・ドレイン領域２３ｂとに対向して形成される。したがって、ＴＦＴ１０ａにおいてゲート絶縁膜を単層構造とし、ＴＦＴ１０ｂにおいてゲート絶縁膜を積層構造（２層構造）とすることができる。そのため、本実施形態の半導体装置は、低電圧トランジスタとして優れた特性を発揮するＴＦＴ１０ａと、高電圧トランジスタとして優れた特性を発揮するＴＦＴ１０ｂとを同一基板１１上に有することができる。【００５３】
また、チャネル領域２１ｂ上に位置する領域の第一絶縁膜１２のチャネル長方向における幅は、コンタクト部２４ｂに重ならない範囲内で適宜設定することができる。すなわち、第一絶縁膜１２のパターニング時におけるアライメントずれに対するマージンを第一絶縁膜１２に付与することができる。したがって、本実施形態の半導体装置は、例え第一絶縁膜１２のパターニング時にアライメントずれが発生したとしても、ＴＦＴ１０ｂにおいてゲート絶縁膜が不均一に（部分的に）単層になることを抑制することができる。その結果、ＴＦＴ１０ｂにおいて、しきい値にばらつきが発生するのを抑制することができる。一方、ＴＦＴ１０ａにおいては、チャネル領域２１ａと、コンタクト部２４ａを除くソース・ドレイン領域２３ａとは、単層の第二絶縁膜１３によって覆われているだけなので、ＴＦＴ１０ａは、第一絶縁膜１２をパターニングする時のアライメントずれの影響を受けることがない。このように、本実施形態の半導体装置は、信頼性に優れたＴＦＴ１０ａ及びＴＦＴ１０ｂを同一基板１１上に有することができる。【００５４】
また、コンタクト部２４ａを除くソース・ドレイン領域２３ａと、コンタクト部２４ｂを除くソース・ドレイン領域２３ｂとの上方には、単層の第二絶縁膜１３が設けられている。なお、ソース・ドレイン領域２３ａ及びソース・ドレイン領域２３ｂに対する不純物のドーピング時には、コンタクト部２４ａ及びコンタクト部２４ｂ上にも第二絶縁膜１３は設けられている。したがって、ソース・ドレイン領域２３ａ及びソース・ドレイン領域２３ｂに対するドーピング時に、コンタクト部２４ａ及びコンタクト部２４ｂを含むソース・ドレイン領域２３ａ及びソース・ドレイン領域２３ｂの上方には、単層の第二絶縁膜１３が設けられている。そのため、ソース・ドレイン領域２３ａ及びソース・ドレイン領域２３ｂに対して、一括して不純物をドーピングすることができるとともに、ソース・ドレイン領域２３ａ及びソース・ドレイン領域２３ｂに対する高濃度不純物（Ｎ＋又はＰ＋）のドーピング量を容易に最適化することができる。その結果、コンタクト部２４ａ及びコンタクト部２４ｂのコンタクト抵抗を低抵抗化することができる。すなわち、ＴＦＴ１０ａ及びＴＦＴ１０ｂはそれぞれ、不純物が最適な濃度でドーピングされた領域である最適不純物濃度領域２５ａ及び最適不純物濃度領域２５ｂを有することができる。【００５５】
また、ＴＦＴ１０ｂにおいて、ゲート電極１４ｂ（チャネル領域２１ｂ）の端部の外側であり、かつ第一絶縁膜１２及び第二絶縁膜１３が積層された領域のソース・ドレイン領域２３ｂは、最適不純物濃度領域２５ｂに比べてドーピング量が少なくなる。すなわち、この領域は、最適不純物濃度領域２５ｂに比べて不純物のドーピング量が少ない低ドーズ領域２６ｂとなる。したがって、ＴＦＴ１０ｂにおいて過剰ドーピングによる抵抗値異常が発生するのを効果的に抑制することができる。【００５６】
なお、低ドーズ領域２６ｂは、最適不純物濃度領域２５ａ及び最適不純物濃度領域２５ｂに比べて不純物のドーピング量が少ないため、最適不純物濃度領域２５ａ及び最適不純物濃度領域２５ｂよりもシート抵抗値が大きくなる。より具体的には、低ドーズ領域２６ｂの抵抗値は、１〜２ｋΩ／□程度となり、一方、最適不純物濃度領域２５ａ及び最適不純物濃度領域２５ｂの抵抗値は、０．５〜１ｋΩ／□程度となる。すなわち、低ドーズ領域２６ｂは、最適不純物濃度領域２５ａ及び最適不純物濃度領域２５ｂの２倍程度の抵抗値を有する。しかしながら、低ドーズ領域２６ｂの抵抗値は、トランジスタ特性のオン電流には影響しない程度の大きさであり、ＴＦＴ１０ｂの特性が悪化することはない。【００５７】
また従来、島状の半導体層の端部付近においては、ゲート電極と半導体層との間で絶縁破壊が発生しやすかった。これは、半導体層の端部において、ゲート絶縁膜の被覆性が悪くなり、その膜厚が薄くなるためである。しかしながら、本実施形態において、第一絶縁膜１２は、半導体層２０ａの端部を覆うように形成されるとともに、半導体層２０ｂの端部を覆うように形成される。そのため、半導体層２０ａのゲート電極１４ａと対向する領域の端部は、第一絶縁膜１２及び第二絶縁膜１３の２つの絶縁層により覆われる。同様に、半導体層２０ｂのゲート電極１４ｂと対向する領域の端部は、第一絶縁膜１２及び第二絶縁膜１３の２つの絶縁層により覆われる。したがって、ＴＦＴ１０ａ及びＴＦＴ１０ｂにおいて、ゲート絶縁膜の破壊耐圧を向上することができる。【００５８】
また、チャネルドープを行ったＮチャネル型ＴＦＴの場合、半導体層の端部はチャネル中央部に比べ膜厚が薄いため、半導体層端部の寄生トランジスタのしきい値電圧が低くなっていた。また更に、半導体層の端部ではゲート絶縁膜の膜厚が薄くなっているため、寄生トランジスタのしきい値電圧が低くなっていた。その結果、ゲート電圧が０ボルトのときのリーク電流が増大するという問題があった。この問題は低しきい値電圧が必要とされる低電圧トランジスタの場合により顕著となる。これに対し本発明では半導体層端部のゲート絶縁膜厚が厚くなっているため、このような問題を改善できる。【００５９】
また、半導体層の端部はゲート絶縁膜の膜厚が薄いため、ＴＦＴ形成プロセスの途中でプラズマダメージの影響及び静電気の影響を受けやすく、固定電荷をトラップしやすい。その結果、半導体層端部の寄生トランジスタのしきい値が変動し、リーク電流が増大したり、ＴＦＴのしきい値電圧のばらつきが増大したりしていた。これに対しても本発明では半導体層端部のゲート絶縁膜厚が厚くなっているため、このような問題を改善できる。【００６０】
図２は、実施形態１の半導体装置の構成を示す模式図であり、（ａ）は、低電圧トランジスタの変形例を示す平面模式図であり、（ｂ）は、高電圧トランジスタの変形例を示す平面模式図である。なお、図２（ａ）及び（ｂ）中の太線は、第一絶縁膜の端部の位置を示す。ゲート絶縁膜の破壊耐圧を向上するという観点からは、第一絶縁膜１２は、半導体層２０ａの端部のゲート電極１４ａに対向する領域と、半導体層２０ｂの端部のゲート電極１４ｂに対向する領域との上に少なくとも形成されればよい。したがって、ソース・ドレイン領域２３ａ及びソース・ドレイン領域２３ｂに充分な面積がない場合には、図２（ａ）及び（ｂ）に示すように、第一絶縁膜１２は、ゲート電極１４ａが交差する半導体層２０ａの端部と、ゲート電極１４ｂが交差する半導体層２０ｂの端部とを覆うように形成されてもよい。これによっても、充分なゲート絶縁膜の破壊耐圧が得られる。なお、ソース・ドレイン領域２３ａ及びソース・ドレイン領域２３ｂが充分大きい場合には、半導体層端部に形成されるザグリ部に発生しやすいゲート電極のエッチング残渣やフォトレジストの残渣に起因するパーティクルが発生するのを防止する観点から、図１（ｃ）及び（ｄ）で示したように、第一絶縁膜１２の端の全てが半導体層２０ａ及び半導体層２０ｂ上に配置されることが好ましい。【００６１】
次に、本実施形態の変形例について説明する。
図３は、実施形態１の半導体装置の変形例の構成を示す断面模式図であり、（ａ）は、ＧＯＬＤ構造を有する高電圧トランジスタを示し、（ｂ）は、ＬＤＤ構造を有する高電圧トランジスタを示し、（ｃ）は、ＬＤＤ構造を有する低電圧トランジスタを示す。【００６２】
本実施形態の半導体装置は、図３に示すように、同一基板１１上に、ＧＯＬＤ（Ｇａｔｅ  Ｏｖｅｒｌａｐｐｅｄ  ＬＤＤ）構造を有するＴＦＴ１０ｃと、ＬＤＤ構造を有するＴＦＴ１０ｄと、ＬＤＤ構造を有するＴＦＴ１０ｅとを有してもよい。【００６３】
ＴＦＴ１０ｃは、ゲート電極１４ｃに対向する領域内に位置するチャネル領域２１ｃと、チャネル長方向におけるチャネル領域２１ｃの両外側に配置された低濃度不純物領域２２ｃと、チャネル領域２１ｃ及び低濃度不純物領域２２ｃ以外の領域に位置するソース・ドレイン領域２３ｃとを有する半導体層２０ｃをもつ。すなわち、低濃度不純物領域２２ｃは、チャネル領域２１ｃにチャネル長方向において隣接して配置され、ソース・ドレイン領域２３ｃは、低濃度不純物領域２２ｃにチャネル長方向において隣接して配置される。また、ソース・ドレイン領域２３ｃは、配線１６ｃと接触するコンタクト部２４ｃを含む。低濃度不純物領域２２ｃは、ＬＤＤ領域として機能する。【００６４】
また、ＴＦＴ１０ｃにおいて、第一絶縁膜１２は、チャネル領域２１ｃ及び低濃度不純物領域２２ｃを含むとともにコンタクト部２４ｃを除く領域に形成される。また、第一絶縁膜１２は、ＴＦＴ１０ｃにおいて、半導体層２０ｃの端部を覆うように形成される。更に、第一絶縁膜１２のチャネル領域２１ｃ及び低濃度不純物領域２２ｃ上に位置する領域のチャネル長方向における幅は、チャネル領域２１ｃ及び低濃度不純物領域２２ｃのチャネル長方向における長さよりも０．５〜４μｍ（好ましくは１〜２μｍ）程度大きく設定される。【００６５】
また、ＴＦＴ１０ｃにおいて、第二絶縁膜１３は、少なくともチャネル領域２１ｃと、低濃度不純物領域２２ｃと、コンタクト部２４ｃを除くソース・ドレイン領域２３ｃとを含む領域に形成される。より好適には、第二絶縁膜１３は、ＴＦＴ１０ｃにおいて、コンタクト部２４ｃを除いて、半導体層２０ｃ及び第一絶縁膜１２上に形成される。【００６６】
ゲート電極１４ｃは、第一絶縁膜１２及び第二絶縁膜１３を介して、チャネル領域２１ｃ及び低濃度不純物領域２２ｃに対向して形成される。したがって、ＴＦＴ１０ｂにおいては、第一絶縁膜１２及び第二絶縁膜１３がゲート絶縁膜として機能する。【００６７】
なお、ＴＦＴ１０ｃは、ＴＦＴ１０ａ等と同様に、その他、層間絶縁膜１５と、コンタクト部２４ｃに接続される配線１６ｃと、ゲート電極１４ｃに接続される配線１７ｃとを有する。【００６８】
このように、ＴＦＴ１０ｃは、ゲート絶縁膜が第一絶縁膜１２及び第二絶縁膜１３の積層膜から構成される。また、ＴＦＴ１０ｃは、ＧＯＬＤ構造を有する。したがって、ＴＦＴ１０ｃは、ＴＦＴ１０ｂに比べて駆動スピードには劣るものの、非常に優れた信頼性と、ホットキャリア劣化に対する非常に優れた耐性とを有するとともに、短チャネル効果を非常に効果的に抑制することができる。また、ＴＦＴ１０ｃは、高電圧トランジスタに好適である。具体的には、ＴＦＴ１０ｃは、電源電圧が高い、例えば、電源電圧が８〜１６Ｖ（高電圧）の回路に好適に用いることができる。また、本実施形態の半導体装置を液晶表示装置等の表示装置に用いる場合、ＴＦＴ１０ｃは、ゲートドライバ等に好適に用いることができる。【００６９】
ＴＦＴ１０ｄは、ゲート電極１４ｄに対向する領域に位置するチャネル領域２１ｄと、チャネル長方向におけるチャネル領域２１ｄの両外側に配置された低濃度不純物領域２２ｄと、チャネル領域２１ｄ及び低濃度不純物領域２２ｄ以外の領域に位置するソース・ドレイン領域２３ｄとを有する半導体層２０ｄをもつ。すなわち、低濃度不純物領域２２ｄは、チャネル領域２１ｄにチャネル長方向において隣接して配置され、ソース・ドレイン領域２３ｄは、低濃度不純物領域２２ｄにチャネル長方向において隣接して配置される。また、ソース・ドレイン領域２３ｄは、配線１６ｄと接触するコンタクト部２４ｄを含む。低濃度不純物領域２２ｄは、ＬＤＤ領域として機能する。【００７０】
また、ＴＦＴ１０ｄにおいて、第一絶縁膜１２は、チャネル領域２１ｄ及び低濃度不純物領域２２ｄを含むとともにコンタクト部２４ｄを除く領域に形成される。また、第一絶縁膜１２は、ＴＦＴ１０ｄにおいて、半導体層２０ｄの端部を覆うように形成される。更に、第一絶縁膜１２のチャネル領域２１ｄ及び低濃度不純物領域２２ｄ上に位置する領域のチャネル長方向における幅は、チャネル領域２１ｄのチャネル長方向における長さよりも０．５〜４μｍ（好ましくは１〜２μｍ）程度大きく設定される。第一絶縁膜１２は、チャネル領域２１ｄのチャネル長方向における幅よりも０．５〜２μｍ（好ましくは１〜１．５μｍ）程度大きく設定される。【００７１】
また、ＴＦＴ１０ｄにおいて、第二絶縁膜１３は、少なくともチャネル領域２１ｄと、低濃度不純物領域２２ｄと、コンタクト部２４ｄを除くソース・ドレイン領域２３ｄとを含む領域に形成される。より好適には、第二絶縁膜１３は、ＴＦＴ１０ｄにおいて、コンタクト部２４ｄを除いて、半導体層２０ｄ及び第一絶縁膜１２上に形成される。【００７２】
ゲート電極１４ｄは、第一絶縁膜１２及び第二絶縁膜１３を介して、チャネル領域２１ｄに対向して形成される。したがって、ＴＦＴ１０ｄにおいては、第一絶縁膜１２及び第二絶縁膜１３がゲート絶縁膜として機能する。【００７３】
なお、ＴＦＴ１０ｄは、ＴＦＴ１０ａ等と同様に、その他、層間絶縁膜１５と、コンタクト部２４ｄに接続される配線１６ｄと、ゲート電極１４ｄに接続される配線１７ｄとを有する。【００７４】
このように、ＴＦＴ１０ｄは、ゲート絶縁膜が第一絶縁膜１２及び第二絶縁膜１３の積層膜から構成される。また、ＴＦＴ１０ｄは、ＬＤＤ構造を有する。したがって、ＴＦＴ１０ｄは、ＴＦＴ１０ｂに比べて駆動スピードには劣るものの、優れた信頼性と、ホットキャリア劣化に対する優れた耐性とを有するとともに、短チャネル効果を効果的に抑制することができる。また、ＴＦＴ１０ｄは、高電圧トランジスタに好適である。具体的には、本実施形態の半導体装置を液晶表示装置等の表示装置に用いる場合、ＴＦＴ１０ｃは、画素スイッチング用トランジスタ等として好適である。【００７５】
ＴＦＴ１０ｅは、ゲート電極１４ｅに対向する領域に位置するチャネル領域２１ｅと、チャネル長方向におけるチャネル領域２１ｅの両外側に配置された低濃度不純物領域２２ｅと、チャネル領域２１ｅ及び低濃度不純物領域２２ｅ以外の領域に位置するソース・ドレイン領域２３ｅとを有する半導体層２０ｅをもつ。すなわち、低濃度不純物領域２２ｅは、チャネル領域２１ｅにチャネル長方向において隣接して配置され、ソース・ドレイン領域２３ｅは、低濃度不純物領域２２ｅにチャネル長方向において隣接して配置される。また、ソース・ドレイン領域２３ｅは、配線１６ｅと接触するコンタクト部２４ｅを含む。低濃度不純物領域２２ｅは、ＬＤＤ領域として機能する。【００７６】
また、ＴＦＴ１０ｅにおいて、第一絶縁膜１２は、チャネル領域２１ｅ、低濃度不純物領域２２ｅ及びコンタクト部２４ｅを除く領域に形成される。より具体的には、第一絶縁膜１２は、ＴＦＴ１０ｅにおいて、基板１１を平面視したときに、チャネル領域２１ｅ、低濃度不純物領域２２ｅ及びコンタクト部２４ｅを含む島状の半導体層２０ｅの内部領域を除く領域に形成される。また、第一絶縁膜１２は、ＴＦＴ１０ｅにおいて、半導体層２０ｅの端部を覆うように形成される。【００７７】
また、ＴＦＴ１０ｅにおいて、第二絶縁膜１３は、少なくともチャネル領域２１ｅと、低濃度不純物領域２２ｅと、コンタクト部２４ｅを除くソース・ドレイン領域２３ｅとを含む領域に形成される。より好適には、第二絶縁膜１３は、ＴＦＴ１０ｅにおいて、コンタクト部２４ｅを除いて、半導体層２０ｅ及び第一絶縁膜１２上に形成される。【００７８】
ゲート電極１４ｅは、第二絶縁膜１３を介して、チャネル領域２１ｅに対向して形成される。したがって、ＴＦＴ１０ｅにおいては、第二絶縁膜１３がゲート絶縁膜として機能する。【００７９】
なお、ＴＦＴ１０ｅは、ＴＦＴ１０ａ等と同様に、その他、層間絶縁膜１５と、コンタクト部２４ｅに接続される配線１６ｅと、ゲート電極１４ｅに接続される配線１７ｅとを有する。【００８０】
このように、ＴＦＴ１０ｅは、ゲート絶縁膜が第二絶縁膜１３のみから構成される。また、ＴＦＴ１０ｄは、ＬＤＤ構造を有する。したがって、ＴＦＴ１０ｄは、ＴＦＴ１０ａに比べて駆動スピードには劣るものの、ＴＦＴ１０ｂ等より駆動スピードに優れている。また、ＴＦＴ１０ｅは、優れた信頼性と、ホットキャリア劣化に対する優れた耐性とを有するとともに、短チャネル効果を効果的に抑制することができる。更に、ＴＦＴ１０ｅは、低電圧トランジスタに好適である。具体的には、ＴＦＴ１０ｅは、ＴＦＴ１０ａよりも少し高い電圧で駆動する回路等に好適に用いることができる。例えば、ＴＦＴ１０ａは、電源電圧５Ｖ以下の回路で使用される場合に好適であり、ＴＦＴ１０ｅは、電源電圧４〜８Ｖ（より好適には、６〜８Ｖ）の回路で使用される場合に好適である。【００８１】
以上説明したように、ＴＦＴ１０ｃ、ＴＦＴ１０ｄ及びＴＦＴ１０ｅを有する本実施形態の半導体装置において、第一絶縁膜１２は、チャネル領域２１ｃ、低濃度不純物領域２２ｃ、チャネル領域２１ｄ及び低濃度不純物領域２２ｄを含み、かつチャネル領域２１ｅ、コンタクト部２４ｃ、コンタクト部２４ｄ及びコンタクト部２４ｅを除く領域上に形成される。また、第二絶縁膜１３は、チャネル領域２１ｅ及び低濃度不純物領域２２ｅと、第一絶縁膜１２のチャネル領域２１ｃ及び低濃度不純物領域２２ｃに対向する領域と、第一絶縁膜１２のチャネル領域２１ｄ及び低濃度不純物領域２２ｄに対向する領域との上に形成されるとともに、コンタクト部２４ｃを除くソース・ドレイン領域２３ｃと、コンタクト部２４ｄを除くソース・ドレイン領域２３ｄと、コンタクト部２４ｅを除くソース・ドレイン領域２３ｅとに対向して形成される。そのため、本実施形態の半導体装置は、高電圧トランジスタとして優れた特性を発揮するＴＦＴ１０ｃ及びＴＦＴ１０ｄと、低電圧トランジスタとして優れた特性を発揮するＴＦＴ１０ｅとを同一基板１１上に有することができる。【００８２】
また、チャネル領域２１ｃ及び低濃度不純物領域２２ｃ上に位置する領域の第一絶縁膜１２のチャネル長方向における幅は、コンタクト部２４ｃに重ならない範囲内で適宜設定することができる。したがって、ＴＦＴ１０ｂと同様に、ＴＦＴ１０ｃにおいて、しきい値にばらつきが発生するのを抑制することができる。【００８３】
また、チャネル領域２１ｄ及び低濃度不純物領域２２ｄ上に位置する領域の第一絶縁膜１２のチャネル長方向における幅は、コンタクト部２４ｄに重ならない範囲内で適宜設定することができる。したがって、ＴＦＴ１０ｂと同様に、ＴＦＴ１０ｄにおいて、しきい値にばらつきが発生するのを抑制することができる。【００８４】
一方、ＴＦＴ１０ｅにおいては、チャネル領域２１ｅと、低濃度不純物領域２２ｅと、コンタクト部２４ｅを除くソース・ドレイン領域２３ｅとは、単層の第二絶縁膜１３によって覆われているだけなので、ＴＦＴ１０ｅは、第一絶縁膜１２をパターニングする時のアライメントずれの影響を受けることがない。このように、本実施形態の半導体装置は、信頼性に優れたＴＦＴ１０ｃ、ＴＦＴ１０ｄ及びＴＦＴ１０ｅを同一基板１１上に有することができる。【００８５】
また、コンタクト部２４ｃを除くソース・ドレイン領域２３ｃと、コンタクト部２４ｄを除くソース・ドレイン領域２３ｄと、コンタクト部２４ｅを除くソース・ドレイン領域２３ｅとの上方には単層の第二絶縁膜１３が設けられている。したがって、ＴＦＴ１０ａ及びＴＦＴ１０ｂと同様に、ソース・ドレイン領域２３ｃ、ソース・ドレイン領域２３ｄ及びソース・ドレイン領域２３ｅに対する不純物のドーピング量を最適化し、コンタクト部ｃ、コンタクト部２４ｄ及びコンタクト部２４ｅのコンタクト抵抗を低抵抗化することができる。【００８６】
また、ＴＦＴ１０ｂと同様に、ＴＦＴ１０ｃ、ＴＦＴ１０ｄにおいて、過剰ドーピングによる抵抗値異常が発生するのを効果的に抑制することができる。【００８７】
また、第一絶縁膜１２は、半導体層２０ｃ、半導体層２０ｄ及び半導体層２０ｅの端部を覆うように形成される。したがって、ＴＦＴ１０ａ及びＴＦＴ１０ｂと同様に、ＴＦＴ１０ｃ、ＴＦＴ１０ｄ及びＴＦＴ１０ｅにおいて、ゲート絶縁膜の破壊耐圧を向上することができる。【００８８】
ここで、ＬＤＤ構造を有するＴＦＴ１０ｄ及びＴＦＴ１０ｅについて更に説明する。
図４は、製造工程中における実施形態１の半導体装置の変形例の構成を示す断面模式図であり、（ａ）は、ＬＤＤ構造を有する低電圧トランジスタを示し、（ｂ）は、ＬＤＤ構造を有する高電圧トランジスタを示す。【００８９】
図４に示すように、ＬＤＤ領域として機能する低濃度不純物領域２２ｄ及び低濃度不純物領域２２ｅは、ゲート電極１４ｄ及びゲート電極１４ｅを形成した後に、低濃度不純物のドーピングを行うことによって形成される。このとき、ＴＦＴ１０ｅにおいて、半導体層２０ｅは、第二絶縁膜１３越しにドーピングされ、一方、ＴＦＴ１０ｄにおいて、半導体層２０ｄの低濃度不純物領域２２ｄとなる領域は、第一絶縁膜１２及び第二絶縁膜１３越しにドーピングされる。したがって、ＴＦＴ１０ｅの低濃度不純物領域２２ｅは、比較的高濃度にドーピングされ、一方、ＴＦＴ１０ｄの低濃度不純物領域２２ｄは、比較的低濃度にドーピングされる。その結果、低電圧トランジスタとして好適なＴＦＴ１０ｅの低濃度不純物領域２２ｅのシート抵抗を２０〜５０ｋΩ／□とし、高電圧トランジスタとして好適なＴＦＴ１０ｄの低濃度不純物領域２２ｄのシート抵抗を４０〜１５０ｋΩ／□に設定することが可能である。【００９０】
なお、シート抵抗は、２端子又は４端子の抵抗値評価パターン（ＴＥＧ）により測定する。【００９１】
一般に、低電圧トランジスタは、低電圧で駆動されるため、高い信頼性ではなく高電流駆動力が要求される。この場合、ＬＤＤ領域の抵抗は、低抵抗に設定することが好ましい。また、高電流駆動を行うためには、シングルドレイン構造が好ましいが、シングルドレイン構造は、ホットキャリア劣化に対する信頼性が弱く、例えばチャネル長が４μｍであるシングルドレイン構造を有するトランジスタでは、６Ｖ以上の信頼性を保証することができない。また、シングルドレイン構造は、短チャネル効果が生じやすいため、低しきい値に設定することが困難となる。これに対しＬＤＤ構造は、シングルドレイン構造に比べて、ホットキャリア劣化に対する耐性が強く、また、短チャネル効果を抑制することができる。このように、ＴＦＴ１０ｅでは、電流駆動力を比較的大きくすることができるとともに、中電圧、例えは、電源電圧が４〜８Ｖ（より好適には、６〜８Ｖ）の場合に対する信頼性も確保することができる。【００９２】
一方、高電圧トランジスタに関しては、高電圧で駆動するため、高い信頼性が要求される。基板面に対して垂直方向に発生する電界（ゲート電圧による電界）に起因する劣化は、ゲート絶縁膜を厚くすることにより抑制することができる。すなわち、ゲート絶縁膜を積層構造とすることによって、信頼性を向上することができる。また、基板面に対して平行方向（横方向）に発生する電界（ドレイン電圧による電界）に起因する劣化は、ＬＤＤ領域の抵抗を高抵抗にすることによって抑制することができる。すなわち、これにより、ホットキャリア劣化に対する耐性を向上することができる。【００９３】
他方、液晶表示装置等の表示装置のスイッチング素子として用いられる画素スイッチング用トランジスタにおいては、リーク電流の抑制が必要である。このような画素スイッチング用トランジスタに対しては、ＬＤＤ領域の抵抗が大きいＴＦＴ１０ｄを用いることによって、リーク電流の発生を抑制することができる。【００９４】
このように、シングルドレイン構造、ＧＯＬＤ構造又はＬＤＤ構造を有する種々のトランジスタを適材適所に使用することによって、高性能かつ高信頼性の回路を形成することが可能となる。【００９５】
図５は、ＬＤＤ構造を有するＴＦＴにおけるＬＤＤ領域の抵抗と、オン電流（電流駆動力）及びホットキャリア劣化率（オン電流劣化率）との関係を示すグラフである。このように、ＬＤＤ構造においては、ＬＤＤ領域の抵抗が大きくなればなるほど、ホットキャリア劣化率は小さくなる。【００９６】
なお、ＧＯＬＤ構造の場合には、ホットキャリア劣化率が最小となるＬＤＤ領域の抵抗が存在し、ＧＯＬＤ構造は、非常に劣化耐性が強い。また、ＬＤＤ構造に比べると、ＧＯＬＤ構造は、電流駆動力が高いという特徴を有するが、負荷容量が大きく消費電力が大きくなるというデメリットもある。【００９７】
一方、ＬＤＤ構造は、ＧＯＬＤ構造に比べて、ホットキャリア劣化に対する耐性は弱く、電流駆動力も低い。しかしながら、ＬＤＤ構造は、ＧＯＬＤ構造に比べて、負荷容量が小さく、低消費電力化を行う回路には有利である。また、ＬＤＤ構造は、リーク電流の発生を抑制することができるため、出力電圧を保持する必要がある回路に好適である。従来のＬＤＤ構造を有するＴＦＴにおいて、ホットキャリア劣化に対する耐性を向上するためには、ＬＤＤ領域の抵抗を増大させる必要があった。しかしながら、従来のＬＤＤ構造を有するＴＦＴにおいて、ＬＤＤ領域の抵抗を増大させると電流駆動力が低下してしまうため、従来、一種類のトランジスタにより両者（ホットキャリア劣化及び電流駆動力）を改善することは非常に困難であった。【００９８】
なお、数Ｖ程度の低電圧で駆動される低電圧トランジスタにおいては、ホットキャリア劣化に対する耐性はそれほど重要ではなく、むしろ回路の高速駆動のための電流駆動力が必要である。一方、１０Ｖ以上の高電圧で駆動される高電圧トランジスタにおいては、消費電力を抑制する観点から高周波の高速駆動は行われないため、電流駆動力は重要ではなく、ホットキャリア劣化に対する耐性が重要となる。したがって、低電圧用として低抵抗のＬＤＤ領域を有するＬＤＤ構造のトランジスタを形成し、一方、高電圧用として高抵抗のＬＤＤ領域を有するＬＤＤ構造のトランジスタを形成すれば、最適な回路を構成することが可能となる。【００９９】
それに対して、本実施形態のＴＦＴ１０ｄ及びＴＦＴ１０ｅによれば、上述のように、フォトリソ工程を経ずに一回のドーピングによって、比較的高濃度に不純物がドーピングされた、すなわち、比較的低抵抗のＬＤＤ領域を有する低電圧トランジスタと、比較的低濃度に不純物がドーピングされた、すなわち、比較的高抵抗のＬＤＤ領域を有する高電圧トランジスタとを同時に形成することができる。【０１００】
なお、本実施形態においては、後述するように、フォトリソグラフィ法によるマスクＬＤＤ構造を主に説明するが、ＬＤＤ構造としては、サイドウォールを形成したＬＤＤ構造、ソース・ドレイン領域の高濃度不純物領域をドーピングした後に、ゲート電極を細くする方法によって形成された自己整合型ＬＤＤ構造等であってもよい。【０１０１】
以下に、本実施形態の半導体装置の製造方法について説明する。
図６（ａ）〜（ｄ）及び図７（ｅ）〜（ｈ）は、製造工程中における実施形態１の半導体装置の構成を示す断面模式図である。【０１０２】
ここでは、図７（ｈ）に示すように、上述のＴＦＴ１０ａ、ＴＦＴ１０ｂ、ＴＦＴ１０ｃ、ＴＦＴ１０ｄ及びＴＦＴ１０ｅに加えて、ＴＦＴ１０ｆを同一基板１１上に有する半導体装置について説明する。また、各ＴＦＴ１０ａ、１０ｂ、１０ｃ、１０ｄ、１０ｅ、１０ｆをＮチャネル型のＴＦＴとした場合について主に説明する。【０１０３】
まず、ＴＦＴ１０ｆの構成について説明する。図８は、実施形態１の半導体装置の変形例の構成を示す断面模式図であり、ＧＯＬＤ構造を有する低電圧トランジスタを示す。ＴＦＴ１０ｆは、図８に示すように、ゲート電極１４ｆに対向する領域内に位置するチャネル領域２１ｆと、チャネル長方向におけるチャネル領域２１ｆの両外側に配置された低濃度不純物領域２２ｆと、チャネル領域２１ｆ及び低濃度不純物領域２２ｆ以外の領域に位置するソース・ドレイン領域２３ｆとを有する半導体層２０ｆをもつ。すなわち、低濃度不純物領域２２ｆは、チャネル領域２１ｆにチャネル長方向において隣接して配置され、ソース・ドレイン領域２３ｆは、低濃度不純物領域２２ｆにチャネル長方向において隣接して配置される。また、ソース・ドレイン領域２３ｆは、配線１６ｆと接触するコンタクト部２４ｆを含む。低濃度不純物領域２２ｆは、ＬＤＤ領域として機能する。【０１０４】
また、ＴＦＴ１０ｆにおいて、第一絶縁膜１２は、チャネル領域２１ｆ、低濃度不純物領域２２ｆ及びコンタクト部２４ｆを除く領域に形成される。より具体的には、第一絶縁膜１２は、ＴＦＴ１０ｆにおいて、基板１１を平面視したときに、チャネル領域２１ｆ、低濃度不純物領域２２ｆ及びコンタクト部２４ｆを含む島状の半導体層２０ｆの内部領域を除く領域に形成される。また、第一絶縁膜１２は、ＴＦＴ１０ｆにおいて、半導体層２０ｆの端部を覆うように形成される。【０１０５】
また、ＴＦＴ１０ｆにおいて、第二絶縁膜１３は、少なくともチャネル領域２１ｆと、低濃度不純物領域２２ｆと、コンタクト部２４ｆを除くソース・ドレイン領域２３ｆとを含む領域に形成される。より好適には、第二絶縁膜１３は、ＴＦＴ１０ｆにおいて、コンタクト部２４ｆを除いて、半導体層２０ｆ及び第一絶縁膜１２上に形成される。【０１０６】
ゲート電極１４ｆは、第二絶縁膜１３を介して、チャネル領域２１ｆ及び低濃度不純物領域２２ｆに対向して形成される。したがって、ＴＦＴ１０ｆにおいては、第二絶縁膜１３がゲート絶縁膜として機能する。【０１０７】
なお、ＴＦＴ１０ｆは、ＴＦＴ１０ａ等と同様に、その他、層間絶縁膜１５と、コンタクト部２４ｆに接続される配線１６ｆと、ゲート電極１４ｆに接続される配線１７ｆとを有する。【０１０８】
このように、ＴＦＴ１０ｆは、ゲート絶縁膜が第二絶縁膜１３のみから構成される。また、ＴＦＴ１０ｆは、ＧＯＬＤ構造を有する。したがって、ＴＦＴ１０ｆは、ＴＦＴ１０ａに比べて駆動スピードには劣るものの、非常に優れた信頼性と、ホットキャリア劣化に対する非常に優れた耐性とを有するとともに、短チャネル効果を非常に効果的に抑制することができる。また、ＴＦＴ１０ｆは、低電圧トランジスタに好適である。具体的には、ＴＦＴ１０ｆは、スイッチング回路等のように電流駆動力は必要であるが、ゲート及びソース間の電圧にオン状態とは逆の電圧が印加される場合、すなわちＮチャネル型ＴＦＴでは負バイアス、Ｐチャネル型ＴＦＴでは正バイアスが印加される場合、シングルドレイン構造では信頼性に問題があるため、電流駆動力にも信頼性にも優れたＴＦＴ１０ｆを好適に用いることができる。【０１０９】
次に、ＴＦＴ１０ａ、ＴＦＴ１０ｂ、ＴＦＴ１０ｃ、ＴＦＴ１０ｄ、ＴＦＴ１０ｅ及びＴＦＴ１０ｆを同一基板１１上に有する本実施形態の半導体装置の製造方法について説明する。【０１１０】
まず、図６（ａ）に示すように、基板１１の一方の主面上に、膜厚３０〜１００ｎｍ（好ましくは４０〜５０ｎｍ）の島状の半導体層（活性層）２０ａ、半導体層（活性層）２０ｂ、半導体層（活性層）２０ｃ、半導体層（活性層）２０ｄ、半導体層（活性層）２０ｅ及び半導体層（活性層）２０ｆを形成する。より詳細には、各半導体層２０ａ、２０ｂ、２０ｃ、２０ｄ、２０ｅ、２０ｆは、スパッタ法、ＬＰＣＶＤ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  ＣＶＤ）法又はプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により非晶質構造を有する非晶質半導体膜を成膜した後、レーザーによる結晶化を行って得られた結晶質半導体膜をフォトリソ工程により所望の形状にパターニングすることによって形成される。半導体層２０ａ、２０ｂ、２０ｃ、２０ｄ、２０ｅ、２０ｆの材料は特に限定されないが、好ましくはシリコン、シリコンゲルマニウム（ＳｉＧｅ）合金等である。【０１１１】
なお、各半導体層２０ａ、２０ｂ、２０ｃ、２０ｄ、２０ｅ、２０ｆの結晶化工程としては、ニッケル（Ｎｉ）等の触媒金属を非晶質半導体膜に塗布した後に、レーザー等による熱処理を行う固相成長工程を行ってもよい。これにより、連続粒界結晶シリコン膜（ＣＧシリコン膜）を形成することができる。【０１１２】
また、レーザーによる結晶化は、酸素が約２０％含まれる大気雰囲気下において１回だけレーザーを照射する方法であってもよいし、大気雰囲気下におけるレーザー照射後に、窒素雰囲気下において再度レーザーを照射する方法であってもよい。後者の方法によれば、半導体層２０ａ、２０ｂ、２０ｃ、２０ｄ、２０ｅ、２０ｆの表面をより平坦化することができる。【０１１３】
なお、基板１１の材質としては特に限定されず、ガラス基板、石英基板、シリコン基板、金属板又はステンレス板の表面に絶縁膜が形成された基板、処理温度に耐えうる耐熱性を有するプラスチック基板等が挙げられるが、なかでも、ガラス基板が好適である。また、基板１１としては、液晶表示装置等の表示装置に用いられる基板が好適である。このように、本実施形態の半導体装置は、表示装置に備えられる半導体装置として好適であり、表示装置用基板に設けられる半導体装置として特に好適である。【０１１４】
なお、基板１１と各半導体層２０ａ、２０ｂ、２０ｃ、２０ｄ、２０ｅ、２０ｆとの間には下地層を形成してもよい。下地層としては、シリコンを含む絶縁膜（例えばＳｉＯ２、ＳｉＮ、ＳｉＮＯ）等を用いることができる。また、下地層は、絶縁膜の単層構造以外に、絶縁膜を２層以上積層させた構造を有してもよい。これにより、基板１１としてガラス基板を用いた場合でも、基板１１からのアルカリ金属元素をはじめとする不純物の拡散を防げるとともに、各ＴＦＴ１０ａ、１０ｂ、１０ｃ、１０ｄ、１０ｅ、１０ｆの電気的特性のバラツキを低減することができる。【０１１５】
次に、膜厚１０〜７０ｎｍ（好ましくは３０〜５０ｎｍ）の第一絶縁膜１２を形成する。第一絶縁膜１２としては、プラズマＣＶＤ法又はスパッタ法によって形成されたシリコンを含む絶縁膜（例えばＳｉＯ２膜、ＳｉＮ膜、ＳｉＮＯ膜）を用いることができる。なかでも、第一絶縁膜１２としては、ＳｉＯ２膜が好適である。また、第一絶縁膜１２は、単層構造の他、複数の絶縁材料からなる絶縁膜が２層以上積層された構造であってもよい。この場合、各半導体層２０ａ、２０ｂ、２０ｃ、２０ｄ、２０ｅ、２０ｆに接する層をＳｉＯ２膜とすることが好ましい。このように各半導体層２０ａ、２０ｂ、２０ｃ、２０ｄ、２０ｅ、２０ｆとＳｉＯ２膜とを順に積層することによって、各半導体層２０ａ、２０ｂ、２０ｃ、２０ｄ、２０ｅ、２０ｆをシリコン層とした場合に、第一絶縁膜１２と各半導体層２０ａ、２０ｂ、２０ｃ、２０ｄ、２０ｅ、２０ｆとの界面における界面準位を低減することができるので、各ＴＦＴ１０ａ、１０ｂ、１０ｃ、１０ｄ、１０ｅ、１０ｆの電気的特性を向上することができる。【０１１６】
次に、各ＴＦＴ１０ａ、１０ｂ、１０ｃ、１０ｄ、１０ｅ、１０ｆのしきい値電圧を制御する目的で各半導体層２０ａ、２０ｂ、２０ｃ、２０ｄ、２０ｅ、２０ｆの全面にボロン（Ｂ）等の不純物元素をイオン注入法によりドーピング（チャネルドーピング）する。より詳細には、Ｎチャネル型及びＰチャネル型の両方のＴＦＴに対して５０ｋＶ、５×１０１２〜３×１０１３ｃｍ−２の条件でドーピングを行った後、Ｐチャネル型となるＴＦＴの半導体層をレジストによりマスクした状態で、Ｎチャネル型となるＴＦＴの半導体層に対して５０ｋＶ、５×１０１２〜３×１０１３ｃｍ−２の条件でドーピングを行う。また、このときの各半導体層２０ａ、２０ｂ、２０ｃ、２０ｄ、２０ｅ、２０ｆ中の不純物元素の濃度は、Ｎチャネル型となるＴＦＴについては２×１０１６〜２×１０１７ｃｍ−３程度とし、Ｐチャネル型となるＴＦＴについては１×１０１６〜１×１０１７ｃｍ−３程度とする。【０１１７】
なお、ＴＦＴ１０ａ、１０ｂ、１０ｃ、１０ｄ、１０ｅ、１０ｆのいずれかをＰチャネル型のＴＦＴとする場合には、上述のチャネルドーピングは、Ｎチャネル型となるＴＦＴの半導体層に対してのみ行ってもよいし、Ｎチャネル型及びＰチャネル型の両方のＴＦＴの半導体層に対して行ってもよい。また、各半導体層２０ａ、２０ｂ、２０ｃ、２０ｄ、２０ｅ、２０ｆにおいてそれぞれ所望のしきい値電圧を得るために、半導体層２０ａ、２０ｂ、２０ｃ、２０ｄ、２０ｅ、２０ｆ毎に適宜ドーピングを行うことによって、半導体層２０ａ、２０ｂ、２０ｃ、２０ｄ、２０ｅ、２０ｆにおける不純物元素の濃度を異ならしてもよい。更に、上述のチャネルドーピングは、第二絶縁膜１３の形成後に行ってもよい。これにより、低電圧トランジスタとして好適なＴＦＴ１０ａ、１０ｅ、１０ｆのしきい値と、高電圧トランジスタとして好適なＴＦＴ１０ｂ、１０ｃ、１０ｄのしきい値とを異ならせることができる。一方、低電圧トランジスタとして好適なＴＦＴ１０ａ、１０ｅ、１０ｆと、高電圧トランジスタとして好適なＴＦＴ１０ｂ、１０ｃ、１０ｄとにおいて、チャネル領域の不純物濃度を同一とし、かつ最適ドーピング条件でチャネルドーピングを行う観点からは、チャネルドーピングは、上述のように、第一絶縁膜１２の形成後、かつ第一絶縁膜１２のパターニング前に行うことが好ましい。【０１１８】
次に、図６（ｂ）に示すように、ＴＦＴ１０ｃ、１０ｆのチャネル領域となる領域と、ＴＦＴ１０ｃ、１０ｆ以外のＴＦＴの半導体層（半導体層２０ａ、２０ｂ、２０ｄ、２０ｅ）とをレジスト３１ａによりマスクした状態で、ＴＦＴ１０ｃの低濃度不純物領域２２ｃ及びソース・ドレイン領域２３ｃとなる領域と、ＴＦＴ１０ｆの低濃度不純物領域２２ｆ及びソース・ドレイン領域２３ｆとなる領域とに、リン（Ｐ）等の不純物元素をイオン注入法により５０ｋＶ、２×１０１３〜５×１０１３ｃｍ−２の条件でドーピング（ＧＯＬＤ構造用低濃度ドーピング）する。また、このときの半導体層２０ｃの低濃度不純物領域２２ｃ及びソース・ドレイン領域２３ｃとなる領域と、半導体層２０ｆの低濃度不純物領域２２ｆ及びソース・ドレイン領域２３ｆとなる領域とにおける不純物元素の濃度は、５×１０１７〜５×１０１８ｃｍ−３程度とする。これにより、ＧＯＬＤ構造を有するＴＦＴ１０ｃ、１０ｆにおいてＬＤＤ領域として機能する低濃度不純物領域２２ｃ及び低濃度不純物領域２２ｆが形成される。その後、レジスト３１ａを除去する。このように、ＧＯＬＤ構造用低濃度ドーピングと、後述するＬＤＤ構造用低濃度ドーピングとを別々に行うことにより、低濃度不純物領域２２ｃ及び低濃度不純物領域２２ｆを最適濃度に設定することができる。【０１１９】
なお、ＧＯＬＤ構造用低濃度ドーピングは、第二絶縁膜形成後に行ってもよい。これにより、ＧＯＬＤ構造を有するＴＦＴ１０ｃのＬＤＤ領域（低濃度不純物領域２２ｃ）の抵抗値と、ＧＯＬＤ構造を有するＴＦＴ１０ｆのＬＤＤ領域（低濃度不純物領域２２ｆ）の抵抗値とを異ならせることができる。【０１２０】
次に、図６（ｃ）に示すように、レジスト３１ｂをパターン形成した後、エッチングを行うことによって、第一絶縁膜１２のパターニングを行う。これにより、ＴＦＴ１０ａ、１０ｅ、１０ｆにおいて、半導体層２０ａ、２０ｅ、２０ｆの端部に重なる領域の第一絶縁膜１２を残すとともに、チャネル領域２１ａ、２１ｅ、２１ｆ、ソース・ドレイン領域２３ａ、２３ｅ、２３ｆ及び低濃度不純物領域２２ｅ、２２ｆとなる領域の第一絶縁膜１２が除去される。また、ＴＦＴ１０ｂ、１０ｃ、１０ｄにおいて、半導体層２０ｂ、２０ｃ、２０ｄの端部に重なる領域の第一絶縁膜１２と、チャネル領域２１ｂ、２１ｃ、２１ｄ及び低濃度不純物領域２２ｃ、２２ｄとなる領域の第一絶縁膜１２とを残すとともに、ソース・ドレイン領域２３ｂ、２３ｃ、２３ｄのコンタクト部２４ｂ、２４ｃ、２４ｄとなる領域の第一絶縁膜１２が除去される。また、フォソリソ工程によるレジスト３１ｂのパターニング時に、フォトマスクのアライメントずれ及び／又はパターンの寸法ずれが発生した場合を考慮して、各半導体層２０ａ、２０ｂ、２０ｃ、２０ｄ、２０ｅ、２０ｆの端部に重なる第一絶縁膜１２の端部が、各半導体層２０ａ、２０ｂ、２０ｃ、２０ｄ、２０ｅ、２０ｆの端部から０〜２μｍ（好ましくは０．５〜１μｍ）内側に位置するように、また、チャネル領域２１ｂとなる領域上の第一絶縁膜１２の端部が、ゲート電極１４ｂ（すなわち、チャネル領域２１ｂ）の端部から０〜２μｍ（好ましくは０．５〜１μｍ）外側に位置するように、第一絶縁膜１２はパターニングされる。なお、第一絶縁膜１２は、シングルドレイン構造、ＧＯＬＤ構造の場合にはゲート電極の端部から０〜２μｍ（好ましくは０．５〜１μｍ）外側に位置するように形成すればよく、ＬＤＤ構造の場合には、ゲート電極の端部から０．５〜２μｍ（好ましくは１〜１．５μｍ）外側に位置するように形成すればよい。その後、レジスト３１ｂを除去する。【０１２１】
なお、各半導体層２０ａ、２０ｂ、２０ｃ、２０ｄ、２０ｅ、２０ｆの端部に重なる領域の第一絶縁膜１２は、図２で示したように、チャネル幅方向における各半導体層２０ａ、２０ｂ、２０ｃ、２０ｄ、２０ｅ、２０ｆの端部にだけ重なっていてもよい。【０１２２】
次に、図６（ｄ）に示すように、基板１１上の全面に、膜厚１０〜７０ｎｍ（好ましくは３０〜５０ｎｍ）の第二絶縁膜１３を形成する。第二絶縁膜１３としては、プラズマＣＶＤ法又はスパッタ法によって形成されたシリコンを含む絶縁膜（例えばＳｉＯ２膜、ＳｉＮ膜、ＳｉＮＯ膜）を用いることができる。なかでも、第二絶縁膜１３としては、ＳｉＯ２膜が好適である。また、第二絶縁膜１３は、単層構造の他、複数の絶縁材料からなる絶縁膜が２層以上積層された構造であってもよい。この場合、各半導体層２０ａ、２０ｂ、２０ｃ、２０ｄ、２０ｅ、２０ｆに接する層をＳｉＯ２膜とすることが好ましい。このように各半導体層２０ａ、２０ｂ、２０ｃ、２０ｄ、２０ｅ、２０ｆとＳｉＯ２膜とを順に積層することによって、第一絶縁膜１２の場合と同様に、各ＴＦＴ１０ａ、１０ｂ、１０ｃ、１０ｄ、１０ｅ、１０ｆの電気的特性を向上することができる。【０１２３】
次に、膜厚２００〜６００ｎｍ（好ましくは３００〜４００ｎｍ）の導電膜をスパッタ法により形成した後、フォトリソ工程により導電膜を所望の形状にパターニングすることによって、図７（ｅ）に示すように、ゲート電極１４ａ、１４ｂ、１４ｃ、１４ｄ、１４ｅ、１４ｆを形成する。このとき、ゲート電極１４ａは、チャネル領域２１ａとなる領域に対向して形成され、ゲート電極１４ｂは、チャネル領域２１ｂとなる領域に対向して形成され、ゲート電極１４ｃは、チャネル領域２１ｃ及び低濃度不純物領域２２ｃとなる領域に対向して形成され、ゲート電極１４ｄは、チャネル領域２１ｄとなる領域に対向して形成され、ゲート電極１４ｅは、チャネル領域２１ｅとなる領域に対向して形成され、ゲート電極１４ｆは、チャネル領域２１ｆ及び低濃度不純物領域２２ｆとなる領域に対向して形成される。各ゲート電極１４ａ、１４ｂ、１４ｃ、１４ｄ、１４ｅ、１４ｆの材料としては、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）等の高融点金属、又は、これら高融点金属を主成分とする合金材料若しくは化合物材料等が好適である。また、高融点金属を主成分とする化合物としては、窒化物が好適である。なお、各ゲート電極１４ａ、１４ｂ、１４ｃ、１４ｄ、１４ｅ、１４ｆは、これらの材料を用いて形成された導電膜が積層された構造であってもよい。【０１２４】
続いて、各ゲート電極１４ａ、１４ｂ、１４ｃ、１４ｄ、１４ｅ、１４ｆをマスクとして各半導体層２０ａ、２０ｂ、２０ｃ、２０ｄ、２０ｅ、２０ｆに自己整合的にリン（Ｐ）等の不純物をイオン注入法により７０ｋＶ、１×１０１３〜３×１０１３ｃｍ−２の条件でドーピング（ＬＤＤ構造用低濃度ドーピング）する。また、このときの半導体層２０ａのソース・ドレイン領域２３ａとなる領域と、半導体層２０ｂのソース・ドレイン領域２３ｂとなる領域と、半導体層２０ｃのソース・ドレイン領域２３ｃとなる領域と、半導体層２０ｄの低濃度不純物領域２２ｄ及びソース・ドレイン領域２３ｄとなる領域と、半導体層２０ｅの低濃度不純物領域２２ｅ及びソース・ドレイン領域２３ｅとなる領域と、半導体層２０ｆのソース・ドレイン領域２３ｆとなる領域とにおける不純物元素の濃度は、１×１０１７〜１×１０１８ｃｍ−３程度とする。これにより、ＬＤＤ構造を有するＴＦＴ１０ｄ、１０ｅにおいてＬＤＤ領域として機能する低濃度不純物領域２２ｄ及び低濃度不純物領域２２ｅが形成される。【０１２５】
次に、図７（ｆ）に示すように、ＴＦＴ１０ｄ、１０ｅのＬＤＤ領域となる領域の半導体層２０ｄ、２０ｅをレジスト３１ｃによりマスクした状態で、各半導体層２０ａ、２０ｂ、２０ｃ、２０ｄ、２０ｅ、２０ｆにリン（Ｐ）等の不純物をイオン注入法により４０ｋＶ、５×１０１５〜１×１０１６ｃｍ−２の条件でドーピング（ソース・ドレイン用高濃度ドーピング）する。また、このときの半導体層２０ａのソース・ドレイン領域２３ａとなる領域と、半導体層２０ｂのソース・ドレイン領域２３ｂとなる領域と、半導体層２０ｃのソース・ドレイン領域２３ｃとなる領域と、半導体層２０ｄのソース・ドレイン領域２３ｄとなる領域と、半導体層２０ｅのソース・ドレイン領域２３ｅとなる領域と、半導体層２０ｆのソース・ドレイン領域２３ｆとなる領域とにおける不純物元素の濃度は、１×１０１９〜１×１０２０ｃｍ−３程度とする。これにより、ＬＤＤ領域として機能する低濃度不純物領域２２ｃ、２２ｄ、２２ｅ、２２ｆが形成される。また、ソース・ドレイン領域として機能する高濃度不純物領域２３ａ、２３ｂ、２３ｃ、２３ｄ、２３ｅ、２３ｆが形成される。このとき、ＴＦＴ１０ｂ、１０ｃ、１０ｄについて、第一絶縁膜１２及び第二絶縁膜１３を介して不純物がドープされた領域は、上述のように、不純物のドーピング量が少ない低ドーズ領域となるが、この低ドーズ領域の抵抗値は、ＬＤＤ領域として機能する低濃度不純物領域２２ｃや低濃度不純物領域２２ｄの抵抗値に比べて小さいため、この低ドーズ領域は、ＴＦＴ１０ｂ、１０ｃ、１０ｄの電流駆動力には影響を及ぼさない。【０１２６】
なお、ＴＦＴ１０ａ、１０ｂ、１０ｃ、１０ｄ、１０ｅ、１０ｆのいずれかをＰチャネル型のＴＦＴとする場合には、Ｐチャネル型となるＴＦＴの半導体層をマスクした状態で、Ｎチャネル型となるＴＦＴの半導体層のソース・ドレイン領域となる領域に対して高濃度ドーピングを行う工程と、Ｎチャネル型となるＴＦＴの半導体層をマスクした状態で、Ｐチャネル型となるＴＦＴのソース・ドレイン領域となる領域に対して高濃度ドーピングを行う工程とを行えばよい。【０１２７】
また、ここでは、各ソース・ドレイン領域２３ａ、２３ｂ、２３ｃ、２３ｄ、２３ｅ、２３ｆはそれぞれ、単極性の不純物しかドーピングされていないが、半導体層２０ａ、２０ｂ、２０ｃ、２０ｄ、２０ｅ、２０ｆとしてＣＧシリコン膜を形成した場合には、Ｎｉ等の触媒金属をゲッタリングするために、半導体層２０ａ、２０ｂ、２０ｃ、２０ｄ、２０ｅ、２０ｆの端部又は半導体層２０ａ、２０ｂ、２０ｃ、２０ｄ、２０ｅ、２０ｆのコンタクト部２４ａ、２４ｂ、２４ｃ、２４ｄ、２４ｅ、２４ｆ以外のＴＦＴ特性に影響を及ぼさない領域に逆極性の不純物をドーピングしてもよい。【０１２８】
次に、基板１１上の全面に、膜厚０．５〜１．５μｍ（好ましくは０．７〜１．０μｍ）の層間絶縁膜１５を形成する。層間絶縁膜１５としては、プラズマＣＶＤ法又はスパッタ法によって形成されたシリコンを含む絶縁膜（例えばＳｉＯ２膜、ＳｉＮ膜、ＳｉＮＯ膜）を用いることができる。なお、層間絶縁膜１５は、絶縁膜の単層構造の他、絶縁膜が２層以上積層された構造であってもよい。なかでも、層間絶縁膜１５としては、基板１１側から膜厚０．２〜０．４μｍの水素を含有する窒化シリコン（ＳｉＮ：Ｈ）膜と、膜厚０．４〜０．６μｍのＳｉＯ２膜とが積層された積層膜が好適である。この後、基板１１全体を４００〜４５０℃で０．５〜１時間程度に加熱することによって各半導体層２０ａ、２０ｂ、２０ｃ、２０ｄ、２０ｅ、２０ｆの水素化及び活性化を行う。このとき、窒化シリコン膜に含まれる水素は、各半導体層２０ａ、２０ｂ、２０ｃ、２０ｄ、２０ｅ、２０ｆ中に拡散し、各半導体層２０ａ、２０ｂ、２０ｃ、２０ｄ、２０ｅ、２０ｆ中のダングリングボンドを終端する。このように、水素を含有する窒化シリコン膜を用いることによって、各半導体層２０ａ、２０ｂ、２０ｃ、２０ｄ、２０ｅ、２０ｆの水素化を効果的に行うことができる。そして、フォトリソ工程により、図７（ｇ）に示すように、各ソース・ドレイン領域２３ａ、２３ｂ、２３ｃ、２３ｄ、２３ｅ、２３ｆと、各ゲート電極１４ａ、１４ｂ、１４ｃ、１４ｄ、１４ｅ、１４ｆとに対応して層間絶縁膜１５及び第二絶縁膜１３にコンタクトホールを形成する。【０１２９】
なお、各半導体層２０ａ、２０ｂ、２０ｃ、２０ｄ、２０ｅ、２０ｆの水素化及び活性化工程は、コンタクトホール形成後に行ってもよい。【０１３０】
最後に、膜厚４００〜１０００ｎｍ（好ましくは６００〜８００ｎｍ）の導電膜をスパッタ法により形成した後、フォトリソ工程により導電膜を所望の形状にパターニングすることによって、図７（ｈ）に示すように、各配線１６ａ、１７ａ、１６ｂ、１７ｂ、１６ｃ、１７ｃ、１６ｄ、１７ｄ、１６ｅ、１７ｅ、１６ｆ、１７ｆを形成する。これにより、本実施形態の半導体装置を完成することができる。なお、各配線１６ａ、１７ａ、１６ｂ、１７ｂ、１６ｃ、１７ｃ、１６ｄ、１７ｄ、１６ｅ、１７ｅ、１６ｆ、１７ｆの材料としては、アルミニウム（Ａｌ）、銅（Ｃｕ）、銀（Ａｇ）等の低抵抗金属、又は、これら低抵抗金属を主成分とする合金材料若しくは化合物材料等が好適である。また、各配線１６ａ、１７ａ、１６ｂ、１７ｂ、１６ｃ、１７ｃ、１６ｄ、１７ｄ、１６ｅ、１７ｅ、１６ｆ、１７ｆは、これらの材料を用いて形成された導電膜が積層された構造であってもよい。【０１３１】
なお、各配線１６ａ、１７ａ、１６ｂ、１７ｂ、１６ｃ、１７ｃ、１６ｄ、１７ｄ、１６ｅ、１７ｅ、１６ｆ、１７ｆの形成後に、必要に応じて、多層配線構造を形成したり、樹脂膜及び／又はシリコン窒化膜により保護膜を形成したりしてもよい。【０１３２】
以上説明したように、本実施形態の半導体装置の製造方法によれば、性能及び信頼性に優れた各ＴＦＴ１０ａ、１０ｂ、１０ｃ、１０ｄ、１０ｅ、１０ｆを同一基板１１上に有する半導体装置を製造することができる。【０１３３】
以下に、本実施形態の別の半導体装置の製造方法について説明する。
図９（ａ）〜（ｅ）及び図１０（ｆ）〜（ｊ）は、製造工程中における実施形態１の半導体装置の変形例の構成を示す断面模式図である。【０１３４】
ここでは、図１０（ｊ）に示すように、上述のＴＦＴ１０ｄと同様の構成を有するＴＦＴ１０ｄ／ｎ及びＴＦＴ１０ｄ／ｐについて説明する。ただし、ＴＦＴ１０ｄ／ｎは、Ｎチャネル型であり、ＴＦＴ１０ｄ／ｐは、Ｐチャネル型である。【０１３５】
まず、図９（ａ）に示すように、上述の方法と同様に、基板１１の一方の主面上に、膜厚３０〜１００ｎｍ（好ましくは４０〜５０ｎｍ）の島状の半導体層（活性層）２０ｄ／ｎ及び半導体層（活性層）２０ｄ／ｐを形成する。【０１３６】
次に、上述の方法と同様に、膜厚１０〜７０ｎｍ（好ましくは３０〜５０ｎｍ）の第一絶縁膜１２を形成する。【０１３７】
次に、各ＴＦＴ１０ｄ／ｎ、１０ｄ／ｐのしきい値電圧を制御する目的で各半導体層２０ｄ／ｎ、２０ｄ／ｐの全面にボロン（Ｂ）等の不純物元素をイオン注入法によりドーピング（チャネルドーピング）する。より詳細には、半導体層２０ｄ／ｎ、２０ｄ／ｐに対して５０ｋＶ、５×１０１２〜３×１０１３ｃｍ−２の条件でドーピングを行った後、半導体層２０ｄ／ｐをマスクした状態で、半導体層２０ｄ／ｎに対して５０ｋＶ、５×１０１２〜３×１０１３ｃｍ−２の条件でドーピングを行う。また、このときの半導体層２０ｄ／ｎ中の不純物元素の濃度は、２×１０１６〜２×１０１７ｃｍ−３程度とし、半導体層２０ｄ／ｐ中の不純物元素の濃度は、１×１０１６〜１×１０１７ｃｍ−３程度とする。【０１３８】
なお、上述のチャネルドーピングは、半導体層２０ｄ／ｎに対してのみ行ってもよいし、半導体層２０ｄ／ｎ及び半導体層２０ｄ／ｐに対して行ってもよい。また、各半導体層２０ｄ／ｎ、２０ｄ／ｐにおいてそれぞれ所望のしきい値電圧を得るために、半導体層２０ｄ／ｎ、２０ｄ／ｐ毎に適宜ドーピングを行うことによって、半導体層２０ｄ／ｎ、２０ｄ／ｐにおける不純物元素の濃度を異ならしてもよい。更に、基板１１上にＴＦＴ１０ｄ／ｎ、１０ｄ／ｐに加えて低電圧トランジスタを形成する場合には、上述のチャネルドーピングは、第二絶縁膜１３の形成後に行ってもよい。これにより、高電圧トランジスタとして好適なＴＦＴ１０ｄ／ｎ、１０ｄ／ｐのしきい値と、低電圧トランジスタのしきい値とを異ならせることができる。一方、低電圧トランジスタと、高電圧トランジスタとして好適なＴＦＴ１０ｄ／ｎ、１０ｄ／ｐとにおいて、チャネル領域の不純物濃度を同一とし、かつ最適ドーピング条件でチャネルドーピングを行う観点からは、チャネルドーピングは、上述のように、第一絶縁膜１２の形成後、かつ第一絶縁膜１２のパターニング前に行うことが好ましい。【０１３９】
次に、図９（ｂ）に示すように、ＧＯＬＤ構造を有するＴＦＴのＬＤＤ領域を形成するために、半導体層２０ｄ／ｎ、２０ｄ／ｐをレジスト３１ｄによりマスクした状態で、ＧＯＬＤ構造を有するＴＦＴの半導体層にリン（Ｐ）等の不純物元素をイオン注入法により５０ｋＶ、２×１０１３〜５×１０１３ｃｍ−２の条件でドーピング（ＧＯＬＤ構造用低濃度ドーピング）する。また、このときのＧＯＬＤ構造を有するＴＦＴの半導体層における低濃度不純物領域及びソース・ドレイン領域となる領域中の不純物元素の濃度は、５×１０１７〜５×１０１８ｃｍ−３程度とする。その後、レジスト３１ａを除去する。【０１４０】
なお、ＧＯＬＤ構造用低濃度ドーピングは、第二絶縁膜形成後に行ってもよい。これにより、ＧＯＬＤ構造を有する高電圧トランジスタのＬＤＤ領域の抵抗値と、ＧＯＬＤ構造を有する低電圧トランジスタのＬＤＤ領域の抵抗値とを異ならせることができる。また、基板１１上にＧＯＬＤ構造を有するＴＦＴを形成しない場合には、この工程は省略すればよい。【０１４１】
次に、図９（ｃ）に示すように、上述のＴＦＴ１０ｄの場合と同様に、レジスト３１ｅをパターン形成した後、エッチングを行うことによって、第一絶縁膜１２のパターニングを行う。その後、レジスト３１ｅを除去する。【０１４２】
次に、図９（ｄ）に示すように、上述の方法と同様に、膜厚１０〜７０ｎｍ（好ましくは３０〜５０ｎｍ）の第二絶縁膜１３を形成する。【０１４３】
次に、上述の方法と同様に、膜厚２００〜６００ｎｍ（好ましくは３００〜４００ｎｍ）の導電膜をスパッタ法により形成した後、フォトリソ工程により導電膜を所望の形状にパターニングすることによって、図９（ｅ）に示すように、ゲート電極１４ｄ／ｎ、１４ｄ／ｐを形成する。このとき、ゲート電極１４ｄ／ｐは、チャネル領域２１ｄ／ｐとなる領域に対向して形成され、ゲート電極１４ｄ／ｎは、チャネル領域２１ｄ／ｎとなる領域に対向して形成される。【０１４４】
続いて、各ゲート電極１４ｄ／ｎ、１４ｄ／ｐをマスクとして各半導体層２０ｄ／ｎ、１４ｄ／ｐに自己整合的にリン（Ｐ）等の不純物をイオン注入法により７０ｋＶ、１×１０１３〜３×１０１３ｃｍ−２の条件でドーピング（第一のＬＤＤ構造用低濃度ドーピング）する。また、このときの半導体層２０ｄ／ｎの低濃度不純物領域２２ｄ／ｎ及びソース・ドレイン領域２３ｄ／ｎとなる領域における不純物元素の濃度は、１×１０１７〜１×１０１８ｃｍ−３程度とする。これにより、ＴＦＴ１０ｄ／ｎにおいてＬＤＤ領域として機能する低濃度不純物領域２２ｄ／ｎが形成される。なお、このとき、半導体層２０ｄ／ｐの低濃度不純物領域２２ｄ／ｐ及びソース・ドレイン領域２３ｄ／ｐとなる領域も同様にドーピングされる。【０１４５】
次に、図１０（ｆ）に示すように、半導体層２０ｄ／ｎをレジスト３１ｆによりマスクした状態で、半導体層２０ｄ／ｐにボロン（Ｂ）等の不純物をイオン注入法によりドーピング（第二のＬＤＤ構造用低濃度ドーピング）する。この第二のＬＤＤ構造用低濃度ドーピングでは、先の第一のＬＤＤ構造用低濃度ドーピングにおいてドーピングされた不純物（リン）を打ち消す必要がある。したがって、第二のＬＤＤ構造用低濃度ドーピングでは、第一のＬＤＤ構造用低濃度ドーピングにおける不純物の２倍程度の濃度で不純物（ボロン）をドーピングする。より具体的には、第二のＬＤＤ構造用低濃度ドーピングは、５０ｋＶ、２×１０１３〜６×１０１３ｃｍ−２の条件で行われる。また、このときの半導体層２０ｄ／ｐの低濃度不純物領域２２ｄ／ｐ及びソース・ドレイン領域２３ｄ／ｐとなる領域における不純物元素の濃度は、１×１０１７〜１×１０１８ｃｍ−３程度とする。これにより、ＴＦＴ１０ｄ／ｐにおいてＬＤＤ領域として機能する低濃度不純物領域２２ｄ／ｐが形成される。その後、レジスト３１ｆを除去する。【０１４６】
なお、ここでは、ＴＦＴ１０ｄ／ｎのＬＤＤ領域の形成を先に行ったが、ＴＦＴ１０ｄ／ｐのＬＤＤ領域の形成を先に行ってもよい。【０１４７】
次に、図１０（ｇ）に示すように、ＴＦＴ１０ｄ／ｐと、ＴＦＴ１０ｄ／ｎのＬＤＤ領域となる領域の半導体層２０ｄ／ｎとをレジスト３１ｇによりマスクした状態で、半導体層２０ｄ／ｎにリン（Ｐ）等の不純物をイオン注入法により４０ｋＶ、５×１０１５〜１×１０１６ｃｍ−２の条件でドーピング（第一のソース・ドレイン用高濃度ドーピング）する。また、このときの半導体層２０ｄ／ｎのソース・ドレイン領域２３ｄ／ｎとなる領域における不純物元素の濃度は、１×１０１９〜１×１０２０ｃｍ−３程度とする。これにより、ＬＤＤ領域として機能する低濃度不純物領域２２ｄ／ｎが形成される。また、ソース・ドレイン領域として機能する高濃度不純物領域２３ｄ／ｎが形成される。その後、レジスト３１ｇを除去する。【０１４８】
次に、図１０（ｈ）に示すように、ＴＦＴ１０ｄ／ｎと、ＴＦＴ１０ｄ／ｐのＬＤＤ領域となる領域の半導体層２０ｄ／ｐとをレジスト３１ｈによりマスクした状態で、半導体層２０ｄ／ｐにボロン（Ｂ）等の不純物をイオン注入法により４０ｋＶ、５×１０１５〜１×１０１６ｃｍ−２の条件でドーピング（第二のソース・ドレイン用高濃度ドーピング）する。また、このときの半導体層２０ｄ／ｐのソース・ドレイン領域２３ｄ／ｐとなる領域における不純物元素の濃度は、１×１０１９〜１×１０２０ｃｍ−３程度とする。これにより、ＬＤＤ領域として機能する低濃度不純物領域２２ｄ／ｐが形成される。また、ソース・ドレイン領域として機能する高濃度不純物領域２３ｄ／ｐが形成される。その後、レジスト３１ｈを除去する。【０１４９】
なお、ここでは、ＴＦＴ１０ｄ／ｎのソース・ドレイン領域２３ｄ／ｎの形成を先に行ったが、ＴＦＴ１０ｄ／ｐのソース・ドレイン領域２３ｄ／ｐの形成を先に行ってもよい。【０１５０】
また、ここでは、各ソース・ドレイン領域２３ｄ／ｐ、２３ｄ／ｎはそれぞれ、単極性の不純物しかドーピングされていないが、半導体層２０ｄ／ｐ、２０ｄ／ｎとしてＣＧシリコン膜を形成した場合には、Ｎｉ等の触媒金属をゲッタリングするために、半導体層２０ｄ／ｐ、２０ｄ／ｎの端部又は半導体層２０ｄ／ｐ、２０ｄ／ｎのコンタクト部２４ｄ／ｐ、２４ｄ／ｎ以外のＴＦＴ特性に影響を及ぼさない領域に逆極性の不純物をドーピングしてもよい。【０１５１】
次に、上述の方法と同様に、膜厚０．５〜１．５μｍ（好ましくは０．７〜１．０μｍ）の層間絶縁膜１５を形成する。この後、上述の方法と同様に、各半導体層２０ｄ／ｐ、２０ｄ／ｎの水素化及び活性化を行う。そして、フォトリソ工程により、図１０（ｉ）に示すように、各ソース・ドレイン領域２３ｄ／ｐ、２３ｄ／ｎと、各ゲート電極１４ｄ／ｐ、１４ｄ／ｎとに対応して層間絶縁膜１５及び第二絶縁膜１３にコンタクトホールを形成する。【０１５２】
なお、各半導体層２０ｄ／ｐ、２０ｄ／ｎの水素化及び活性化工程は、コンタクトホール形成後に行ってもよい。【０１５３】
最後に、上述の方法と同様に、膜厚４００〜１０００ｎｍ（好ましくは６００〜８００ｎｍ）の導電膜をスパッタ法により形成した後、フォトリソ工程により導電膜を所望の形状にパターニングすることによって、図１０（ｊ）に示すように、各配線１６ｄ／ｐ、１７ｄ／ｐ、１６ｄ／ｎ、１７ｄ／ｎを形成する。これにより、ＴＦＴ１０ｄ／ｐ、１０ｄ／ｎを有する本実施形態の半導体装置を完成することができる。【０１５４】
なお、各配線１６ｄ／ｐ、１７ｄ／ｐ、１６ｄ／ｎ、１７ｄ／ｎの形成後に、必要に応じて、多層配線構造を形成したり、樹脂膜及び／又はシリコン窒化膜により保護膜を形成したりしてもよい。【０１５５】
以上説明したように、この製造方法よれば、性能及び信頼性に優れ、かつ導電型が異なる各ＴＦＴ１０ｄ／ｐ、１０ｄ／ｎを同一基板１１上に有する半導体装置を製造することができる。【０１５６】
本願は、２００７年５月２１日に出願された日本国特許出願２００７−１３４４６５号を基礎として、パリ条約ないし移行する国における法規に基づく優先権を主張するものである。該出願の内容は、その全体が本願中に参照として組み込まれている。
【図面の簡単な説明】
【０１５７】
【図１】実施形態１の半導体装置の構成を示す模式図であり、（ａ）は、（ｃ）中のＸ１−Ｙ１線におけるシングルドレイン構造を有する低電圧トランジスタの断面模式図であり、（ｂ）は、（ｄ）中のＸ２−Ｙ２線におけるシングルドレイン構造を有する高電圧トランジスタの断面模式図であり、（ｃ）は、シングルドレイン構造を有する低電圧トランジスタの平面模式図であり、（ｄ）は、シングルドレイン構造を有する高電圧トランジスタの平面模式図である。
【図２】実施形態１の半導体装置の構成を示す模式図であり、（ａ）は、シングルドレイン構造を有する低電圧トランジスタの変形例を示す平面模式図であり、（ｂ）は、シングルドレイン構造を有する高電圧トランジスタの変形例を示す平面模式図である。
【図３】実施形態１の半導体装置の変形例の構成を示す断面模式図であり、（ａ）は、ＧＯＬＤ構造を有する高電圧トランジスタを示し、（ｂ）は、ＬＤＤ構造を有する高電圧トランジスタを示し、（ｃ）は、ＬＤＤ構造を有する低電圧トランジスタを示す。
【図４】製造工程中における実施形態１の半導体装置の変形例の構成を示す断面模式図であり、（ａ）は、ＬＤＤ構造を有する低電圧トランジスタを示し、（ｂ）は、ＬＤＤ構造を有する高電圧トランジスタを示す。
【図５】ＬＤＤ構造を有するＴＦＴにおけるＬＤＤ領域の抵抗と、オン電流（電流駆動力）及びホットキャリア劣化率（オン電流劣化率）との関係を示すグラフである。
【図６】（ａ）〜（ｄ）は、製造工程中における実施形態１の半導体装置の構成を示す断面模式図である。
【図７】（ｅ）〜（ｈ）は、製造工程中における実施形態１の半導体装置の構成を示す断面模式図である。
【図８】実施形態１の半導体装置の変形例の構成を示す断面模式図であり、ＧＯＬＤ構造を有する低電圧トランジスタを示す。
【図９】（ａ）〜（ｅ）は、製造工程中における実施形態１の半導体装置の変形例の構成を示す断面模式図である。
【図１０】（ｆ）〜（ｊ）は、製造工程中における実施形態１の半導体装置の変形例の構成を示す断面模式図である。
【図１１】特許文献１に係る従来の半導体装置の構成を示す断面模式図であり、（ａ）は、低電圧トランジスタを示し、（ｂ）は、高電圧トランジスタを示す。
【図１２】特許文献１に係る従来の半導体装置における低電圧トランジスタの構成を示す断面模式図であり、第一絶縁膜の配置場所がずれた場合を示す。
【符号の説明】
【０１５８】
１０ａ〜１０ｆ、１０ｄ／ｐ、１０ｄ／ｎ、１１０ａ、１１０ｂ：薄膜トランジスタ（ＴＦＴ）
１１、１１１：基板
１２、１１２：第一絶縁膜
１３、１１３：第二絶縁膜
１４ａ〜１４ｆ、１４ｄ／ｐ、１４ｄ／ｎ、１１４ａ、１１４ｂ：ゲート電極
１５、１１５：層間絶縁膜
１６ａ〜１６ｆ、１７ａ〜１７、１６ｄ／ｐ、１６ｄ／ｎ、１７ｄ／ｐ、１７ｄ／ｎ、１１６ａ、１１６ｂ、１１７ａ、１１７ｂ：配線
２０ａ〜２０ｆ、２０ｄ／ｐ、２０ｄ／ｎ、１２０ａ、１２０ｂ：半導体層
２１ａ〜２１ｆ、２１ｄ／ｐ、２１ｄ／ｎ、１２１ａ、１２１ｂ：チャネル領域
２２ｃ〜２２ｆ、２２ｄ／ｐ、２２ｄ／ｎ：低濃度不純物領域
２３ａ〜２３ｆ、２３ｄ／ｐ、２３ｄ／ｎ、１２３ａ、１２３ｂ：ソース・ドレイン領域（高濃度不純物領域）
２４ａ〜２４ｆ：コンタクト部
２５ａ、２５ｂ：最適不純物濃度領域
２６ｂ：低ドーズ領域
３１ａ〜３１ｈ：レジスト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【国際調査報告】
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