(57)【要約】半導体集積回路装置で、銅配線層（７）を形成する際に、銅配線間に設ける膜として、配線層と同時に表出する３ＩＰ（イソプロピル基）３Ｖ（ビニル基）−シクロシロキサン（ＯＣＳ）膜（２０）を用いる。ＯＣＳ膜の銅イオンドリフトに対するバリア性を用いることが特徴である。この配線の形成は、絶縁膜（４）上に銅成分を含む導電層を形成し、この導電層をパターニングして配線を形成し、ＯＣＳ膜を少なくとも配線間に形成し、さらに他の絶縁膜を表面に積層して行なう。あるいは、表面にＯＣＳ膜を持った絶縁層に配線パターン溝を形成し、銅成分を含む導電層を形成し、ダマシンあるいはエッチバックで、ＯＣＳ膜を終点検出に用いて埋め込みを行い、さらに他の絶縁膜を表面に形成して行なう。
2008029956.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成した半導体集積回路装置であって、
銅を含む導電層から形成した配線と、
前記配線の配線間に設けた絶縁膜と、を備え、
上記の絶縁膜は、製造プロセスの途中で上記の配線層の少なくとも一部と同時に露出する３ＩＰ３Ｖ−シクロシロキサン膜を含み、配線間に起こる銅の拡散を抑制する絶縁膜であることを特徴とする半導体集積回路装置。
【請求項２】
上記の配線と３ＩＰ３Ｖ−シクロシロキサン膜とは、バリアメタルを介して接していることを特徴とする請求の範囲第１項記載の半導体集積回路装置。
【請求項３】
請求の範囲第１項又は第２項記載の半導体集積回路装置の製造における配線形成方法であって、
半導体集積回路装置の配線を形成する際に、
平坦な半導体基板上で、
表面に３ＩＰ３Ｖ−シクロシロキサン膜を持った絶縁層に配線パターン溝を形成する工程と、
銅成分を含む導電層を形成する工程と、
ダマシンプロセスを用いて、溝以外の部分で上記の導電層を除去すると同時に、上記の３ＩＰ３Ｖ−シクロシロキサン膜を露出せしめる工程と、
さらに他の絶縁膜を表面に形成する工程と、
を含むことを特徴とする配線形成方法。
【請求項４】
上記の銅成分を含む導電層は、バリアメタル層上に銅成分を含む金属層を形成した導電層であることを特徴とする請求の範囲第３項記載の配線形成方法。
【請求項５】
請求の範囲第１項又は第２項記載の半導体集積回路装置の製造における配線形成方法であって、
半導体集積回路装置の配線を形成する際に、
平坦な半導体基板上で、
絶縁膜上に銅成分を含む導電層を形成する工程と、
上記の導電層をパターニングして配線を形成する工程と、
３ＩＰ３Ｖ−シクロシロキサン膜を少なくとも配線間に形成する工程と、
さらに他の絶縁膜を表面に形成する工程と、
を含むことを特徴とする配線形成方法。
【請求項６】
請求の範囲第１項又は第２項記載の半導体集積回路装置の製造における配線形成方法であって、
半導体集積回路装置の配線を形成する際に、
平坦な半導体基板上で、
絶縁膜上に銅成分を含む導電層を形成する工程と、
上記の導電層をパターニングして配線を形成する工程と、
配線のすくなくとも側壁にバリアメタル層を形成する工程と、
３ＩＰ３Ｖ−シクロシロキサン膜を少なくとも配線間に形成する工程と、
さらに他の絶縁膜を表面に形成する工程と、
を含むことを特徴とする配線形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、銅を含む微細配線を用いるときに問題となる配線間のリーク電流を抑制することのできる半導体集積回路装置と、その半導体集積回路装置の配線を実現するための配線形成方法に関している。
【背景技術】
【０００２】
銅配線あるいは銅を含む導体層を用いた配線は、抵抗率が低く、また、エレクトロマイグレーション耐性に優れていることから、最近の超ＬＳＩ半導体装置によく用いられている。このように配線抵抗が低く高マイグレーション耐性をもっていることは、高速動作の実現に反映されている。また、さらに高速動作のために配線間を低比誘電率の絶縁膜で埋めることが行なわれており、銅配線とポーラスシリカなどの低比誘電率膜との組み合わせが広く用いられている。
このような銅原子（あるいはイオン）の拡散を防止するために、次世代の高密度集積回路の配線層間絶縁膜として比誘電率の低い分子細孔構造のポーラスＳｉＯＣＨ膜（比誘電率ｋ＝２．４）が既に提案されている。この膜は、上記のように配線抵抗の低い銅配線と組み合わせ、また、多層配線構造で用いることが想定されている。このような配線層間絶縁膜を形成するための原料としては、この他に、テトラメチルシクロテトラシロキサンや６員環ビニルシロキサンが知られている。
半導体装置の製造においては、配線部分で寄生容量を小さくするために、上記のポーラスＳｉＯＣＨの他に、メソサイズの空孔を導入したポーラスシリカや、ポーラスＳｉＬＫ（登録商標）、などが使われる。また、上記のテトラメチルシクロテトラシロキサン（ＴＭＣＴＳ）はボロフォスフォシリケートガラス（ＢＰＳＧ）やフォスフォシリケートガラス（ＰＳＧ）の原料にも使用される。ＴＭＣＴＳはトリメチルフォスファイト（ＴＭＰ）やトリメチルボラート（ＴＭＢ）と共に次世代のＢＰＳＧとＰＳＧフィルムに使われている。
しかし、欠点として、このような銅配線と低比誘電率膜との組み合わせで微細化を進めた場合には、配線間の絶縁膜に銅原子（あるいはイオン）が拡散して、配線間の絶縁特性が低下するという問題あることが知られている。このような拡散は、製造プロセスにおいて熱工程を経るごとに受けるが、製品になってからも電界が印加される部分では、電界拡散が起こることはよく知られている。
特許文献１（日本特開２００２−３３４８７２号公報）には、シロキサンからなる部位と、有機分子からなる部位を交互に結合させた主鎖を有する有機無機ハイブリッド膜を用いて、配線材料である銅が層間絶縁膜中に拡散することを防ぐことが記載されている。
この技術は、銅イオンとシロキサンあるいは有機分子との相互作用の大小によって銅イオンがシロキサン部にトラップされる、と言うメカニズムでバリア性が出現することを用いている。加えて上記の有機分子が各シロキサンを繋ぐ役割を果たしており、有機分子によって低密度化されるという効果がある。
上記特許文献１に対して、本発明では、後述するように、シロキサン部と銅を空間的に離間させ、拡散に必要なポテンシャルを高くすることによる遮蔽を行って銅のイオン化を阻止することでバリア性を発現させる。環状シロキサンを用いるために、上記の様に有機分子で各シロキサンを繋ぐ必要はなく、やはり低密度が保たれる。
また、特許文献２（日本特開２００５−４５０５８号公報）の記載は、ＳｉＲ１ｘＲ２ｙＲ３ｚＲ４４−（ｘ＋ｙ＋ｚ）（シランの誘導体）ガスを用いて作製した絶縁膜で、Ｒ１−Ｒ４のいずれか一つはπ電子を持つ（つまり、２重結合または３重結合を持つ）ことが特徴である。このガスを分解または反応させた珪素化合物が銅イオン拡散バリア性を持つことから、このバリア性を用いるものである。
この特許文献２の開示は、π電子を有するシラン誘導体を含むことを特徴とする点で、本発明と異なっている。
上記のような銅配線と低比誘電率膜との組み合わせで微細化を進めた場合には、配線間の絶縁特性が低下するという問題がある。
本発明の発明者らは、シロキサン部の有機側鎖の分子量を制御することにより、シリカ骨格と銅の間を空間的に離間して銅のイオン化を抑制し、結果として絶縁膜自身に銅イオンドリフトを抑制する機能を付加することが可能であることを発見した。
この発明は、配線間の絶縁膜に銅原子（あるいはイオン）が拡散しておこる配線間の絶縁特性の低下という問題を抑制することのできる、半導体集積回路装置とその半導体集積回路装置の配線を実現するための配線形成方法を提供することを目的とする。
【発明の開示】
【０００３】
本発明は、半導体基板上に形成した半導体集積回路装置であって、銅を含む導電層から形成した配線と、前記配線の配線間に設けた絶縁膜とを備え、上記の絶縁膜は、製造プロセスの途中で上記の配線層の少なくとも一部と同時に露出する３ＩＰ３Ｖ−シクロシロキサン膜を含み、製造プロセスの熱工程で配線間に起こる銅の拡散を抑制する絶縁膜であることを特徴としており、上記の３ＩＰ３Ｖ−シクロシロキサン膜を設けて、高密度集積回路の信頼度を改善する。
また、上記の配線と３ＩＰ３Ｖ−シクロシロキサン膜とは、バリアメタルを介して接するようにすることで、さらに信頼性を高めることができる。
このような半導体装置の配線構造は、平坦な半導体基板上で、表面に３ＩＰ３Ｖ−シクロシロキサン膜を持った絶縁層に配線パターン溝を形成する工程と、銅成分を含む導電層を形成する工程と、ダマシンプロセスあるいはエッチバックプロセスを用いて、溝以外の部分で上記の導電層を除去すると同時に、上記の３ＩＰ３Ｖ−シクロシロキサン膜を露出せしめる工程と、さらに他の絶縁膜を表面に形成する工程と、を含む配線工程で形成することができる。
また、上記の銅成分を含む導電層は、バリアメタル層上に銅成分を含む金属層を形成した導電層であることを含む。
上記の半導体集積回路装置の配線は、平坦な半導体基板上で、絶縁膜上に銅成分を含む導電層を形成する工程と、上記の導電層をパターニングして配線を形成する工程と、３ＩＰ３Ｖ−シクロシロキサン膜を少なくとも配線間に形成する工程と、さらに他の絶縁膜を表面に形成する工程と、を含む形成方法で形成できる。
また、上記の半導体集積回路装置の配線は、平坦な半導体基板上で、絶縁膜上に銅成分を含む導電層を形成する工程と、上記の導電層をパターニングして配線を形成する工程と、配線のすくなくとも側壁にバリアメタル層を形成する工程と、３ＩＰ３Ｖ−シクロシロキサン膜を少なくとも配線間に形成する工程と、さらに他の絶縁膜を表面に形成する工程と、を含む形成方法で形成できる。
【図面の簡単な説明】
【０００４】
図１（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）は、半導体集積回路装置の製造プロセスを示す。
図２は、本発明を適用する集積回路を説明するための断面図の例である。
図３（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）、（ｆ）は、本発明の製造プロセスを示す断面図である。
図４（ａ）、（ｂ）は、ＭＩＳ構造素子の累積故障率の測定結果を示す図である。
図５は、ＭＩＳ構造素子のＭＴＦ特性を測定するための測定試料の断面構造を示す模式図である。
図６（ａ）、（ｂ）、（ｃ）は、フラットバンドシフトに関する測定結果を示す図である。
図７は、ＭＩＳ構造素子のＭＴＦ特性の測定結果を示す図である。
図８は、ＭＩＳ構造素子のＭＴＦ特性の膜厚依存性の測定結果を示す図である。
【発明を実施するための最良の形態】
【０００５】
この発明の実施の形態を図面に基づいて詳細に説明する。以下の説明においては、同じ機能あるいは類似の機能をもった装置に、特別な理由がない場合には、同じ符号を用いるものとする。
上記の様に、本発明の発明者らは、シロキサン部の有機側鎖の分子量を制御することにより、シリカ骨格と銅の間を空間的に遮蔽して銅のイオン化を抑制し、結果として絶縁膜自身に銅イオンドリフトを抑制する機能を付加することが可能であることを見出した。つまり、プラズマ重合で絶縁膜を形成すると環状シロキサン骨格を持つので、各珪素からイソプロピル基（ＩＰ）とビニル基（Ｖ）を有する３ＩＰ３Ｖ−シクロシロキサンでは膜内に銅イオンが侵入することができない。一方、有機側鎖としてメチル基を有するＭＳＱ（ｍｅｔｈｙｌｓｉｌｓｅｓｑｕｉｏｘａｎｅ）や、Ｓｉ−Ｏネットワーク中にメチル基を有するＳｉＯＣ（ＤＭＤＭＯＳ：Ｄｉｍｅｔｈｙｌｄｉｍｅｔｈｏｘｙｓｉｌａｎｅ  を出発原料として用いたプラズマＣＶＤで成膜したＳｉＯＣ）では、原料の分子構造が部分的に保持されることが少なく、バリア性は見られないか、あるいは極めて小さい。すなわち有機側鎖として、炭素原子２個以上を有する場合にバリア性が発現する。これら炭素原子の化学結合は、単結合、２重結合、あるいは３重結合のいずれでもよい。単結合の場合は空間的な遮蔽が、また多重結合の場合は、それに加えて電気的な遮蔽が期待できる。また、ここでは環状シロキサンを例に挙げているが、開環していても有機側鎖による遮蔽効果が存在する場合は同様の効果が期待できるため、必ずしも環状であることに縛られない。
また、有機側鎖を有する環状シロキサン（３ＩＰ３Ｖ−シクロシロキサン、以下では、ＯＣＳ：Ｏｒｇａｎｏ−Ｃｙｃｌｏ−Ｓｉｌｏｘａｎｅとも表示）を用いて作製したＣｕ−ＭＩＳ（金属電極に銅を用いた金属−絶縁膜―半導体）構造での実験結果を図４（ａ）、図４（ｂ）に示す。
図４（ａ）の結果から、３ＩＰ３Ｖ−シクロシロキサンで、Ｅ＞０とＥ＜０に電界を印加した場合の絶縁破壊時間が等しいことがわかる。一方、図４（ｂ）に示す様に、ＳｉＯ２（モノシランと笑気ガスを用いたＣＶＤ（化学的気層成長法）膜）や、ＳｉＯＣ（ＤＭＤＭＯＳを用いたＣＶＤ膜）では、Ｅ＞０に印加した場合の絶縁破壊時間が短い。これはＳｉＯ２やＳｉＯＣではＥ＞０の電界で膜中に銅イオンが電界ドリフトすることによる。これから、３ＩＰ３Ｖ−シクロシロキサン内部に銅イオンがドリフトできない、すなわち３ＩＰ３Ｖ−シクロシロキサン自身がバリア性を有することを意味する。また、３ＩＰ３Ｖ−シクロシロキサンの場合は、同じ測定条件のＳｉＯＣの場合に比べて、ほぼ１桁寿命が長い。
以上のように、３ＩＰ３Ｖ−シクロシロキサン膜内への銅イオンの電界ドリフトが抑制される事が分かる。これは、３ＩＰ３Ｖ−シクロシロキサンに含まれるビニル基とイソプロピル基が、電極に含まれる銅と膜構造に含まれるシリカ部分を空間的、あるいは電気的に遮蔽することにより、銅のイオン化が抑制されるためである、と考えられる。電気的遮蔽は二重結合、三重結合で生じる余剰電子（π電子）がイオン化した銅に供与されて中性化される、という意味であり、空間的な遮蔽で銅のイオン化を阻止し、また格子欠陥などの何らかの理由でイオン化した場合でも、電気的な遮蔽で元に戻す、という効果が予測できる。これは、換言すれば、有機側鎖にてシリカ骨格（特に酸素原子）を遮蔽することで銅イオンドリフトへのバリア特性を有する絶縁膜を実現できることを示している。また、上記の意味で、空間的にあるいは電気的に遮蔽することは、有機側鎖の長さ（分子量と言い換えこともできる）に依存することから、その長さを最適化することによりバリア性を最適化することが可能であると予測できる。つまり、有機側鎖の分子量を制御することにより、シリカ骨格と銅の間を空間的に遮蔽して銅イオンとなるイオン化を抑制し、その結果、銅イオンドリフト数を抑制することが予測できる。
上記の解釈が正しいことは、環状Ｓｉ−Ｏ骨格と有機側鎖（メチル基）を有するＭＳＱや、Ｓｉ−Ｏネットワーク中にメチル基を有するＳｉＯＣ（ＤＭＤＭＯＳ）ではバリア性は見られない（あるいは極めて小さい）が、イソプロピル基とビニル基を有する３ＩＰ３Ｖ−シクロシロキサンでは膜内に銅イオンが侵入することができない、ということから分かる。
まず、図６（ａ）に、Ｃｕ電極をつけた３ＩＰ３Ｖ−シクロシロキサン（ＯＣＳ）ＭＩＳ構造のフラットバンドシフトの測定結果を示す。測定に用いたＭＯＳキャパシタは、Ｃｕ／ＯＣＳ（２００ｎｍ）／ＳｉＯ２（３０ｎｍ）／ＳｉのＭＩＳ構造である。この測定結果は、図６（ｂ）のＭＳＱの場合と比べて十分に小さい。更に、図６（ｃ）に示す様に電界強度を１ＭＶ／ｃｍと高くして測定した場合でも，フラットバンドシフトは極僅かであることから，銅イオンの３ＩＰ３Ｖ−シクロシロキサンへの侵入抑制効果があることが分かる。
次に、図５の断面構造を持った測定試料が絶縁破壊に至るまでの平均時間（ＭＴＦ）の印加電界依存性を、図７に示す。図中、Ｐｏ−ＳｉＯ２はポーラス（多孔性）シリコン酸化膜（１３８ｎｍ）、ＯＣＳは３ＩＰ３Ｖ−シクロシロキサン（０から８０ｎｍ）、ＢＣＢはプラズマ中で重合したベンゾシクロブテン（ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ）である。シリコン熱酸化膜の膜厚は３０ｎｍである。ＯＣＳ、ＢＣＢについては、銅電極が正電圧となる電界を印加している。図７から、３ＩＰ３Ｖ−シクロシロキサンの膜厚が３０ｎｍと薄い場合でも、この膜による絶縁破壊を抑制する効果が大きいことが分かる。
図８は、図５の構造の測定試料についてのＭＴＦの膜厚依存性を示す図である。ＯＣＳの場合には、なし、３０、８０ｎｍについて測定したものであるが、ＯＣＳ膜厚が３０ｎｍの場合でも、なしの場合に比べて寿命が２桁長いことが分かる。また、ＯＣＳの膜厚が３０ｎｍの場合の電界依存性のデータを、低電界側に外挿すると、約０．４ＭＶ／ｃｍ付近の電界でＭＴＦが１０年（３×１０８秒）に達する。換言すれば、ポーラスシリカに３０ｎｍのＯＣＳ膜を形成すると、２００℃の高温において銅イオンのドリフトするＥ＞０の電界を印加した場合でも、０．４ＭＶ／ｃｍ以下の電界強度で１０年間絶縁性を保持することが可能である。加えて、実際のデバイス動作温度は高々１５０℃程度であることから、この条件下では、さらに高い電界強度での１０年信頼性が実現することは明らかである。これは、たとえば４５ｎｍピッチの配線（配線幅２５ｎｍ、間隔２０ｎｍ）で、１Ｖの電源電圧を想定した場合の電界強度０．２ＭＶ／ｃｍを大きく超えるため、実際の配線寿命は更に長いことがわかる。
銅イオンドリフト機能を有する絶縁膜を、半導体集積回路装置の層間絶縁膜としてあるいはポーラスシリカなど通常の層間絶縁膜に対してサイドウォールとして、用いることにより、バリアメタルの不要な面内配線の形成や極薄バリアメタルに生じたピンホールなどに起因するウィークスポットの補強に、用いることが可能である。また配線上面と同水準の界面のリーク電流対策として、およびダマシンプロセスあるいはエッチバックプロセスで配線を溝パターンに埋め込んでパターニングする場合に、埋め込みプロセスに用いるＣＭＰ（化学的機械研磨）あるいは異方性エッチングプロセスのストッパ層として用いることができ、なお且つ、さらに絶縁膜を形成した場合にできるもので形成した絶縁膜との界面にできる拡散チャネルの拡散バリアとしても使用できる。また、前記のストッパ層としては、上記の銅イオンドリフト機能を有する絶縁膜を用いる必然性は無く、ＣＭＰあるいは異方性エッチングプロセスで良好な選択性を発揮する層をストッパ層として設けて、その下層に前記の銅イオンドリフト機能を有する絶縁膜を設ける構造であってもよいことは明らかである。
更に本発明で用いる絶縁膜は、配線上あるいはＣＭＰ界面の銅イオンの拡散バリアとしても使用できる。従来この部分には、拡散バリア性を有するＳｉＣＮが使用されることが多いが、本発明では、低誘電率膜の拡散バリア性を持った絶縁膜を使用することにより、配線間容量の低減を図ることが可能で、なおかつ、異種膜界面への銅イオンドリフト抑制効果が可能である。
図１は、本発明を適用する集積回路を説明するための断面例を示す図である。図１は、バリアメタルのサイドウォールと並行しバリア性を有するサイドウォールを設けて、横方向の銅イオンの拡散をブロックする配線構造と、その製造プロセスの一部を示すものである。ここでは、込み入った説明を避けるために、簡単な配線構造にしているが、さらに複雑な配線構造に本発明を適用できることは明らかである。
図１（ａ）では、半導体基板１上にトランジスタ層２を形成し、エッチングストッパ層３としてシリコン窒化膜（膜厚２０〜３０ｎｍ）をＣＶＤ（化学的気相成長）プロセスで形成する。エッチングストッパ層３上には、層間絶縁膜４（膜厚１００〜１５０ｎｍ）、低誘電率キャップ層５（膜厚２０ｎｍ程度）を積層し、配線用の溝パターンをフォトリソグラフィプロセスで形成し、銅イオンのバリア性を有する３ＩＰ３Ｖ−シクロシロキサン膜あるいはＢＣＢ膜などの膜２０（膜厚３０ｎｍ以下）を積層し、異方性エッチングを行なってサイドウォールを形成する。
図１（ｂ）では、さらにバリアメタル層６（膜厚１０ｎｍ以下）を積層し、異方性エッチングを行なってサイドウォールを形成する。これで、銅イオンのバリア性を有する膜とバリアメタル層とが並行するサイドウォールが形成される。
図１（ｃ）では、銅を含む配線層７を積層し、ＣＭＰプロセスあるいはエッチングプロセスで、図１（ｄ）に示すような埋め込まれた銅配線を形成する。この際、銅イオンのバリア性を有する３ＩＰ３Ｖ−シクロシロキサン膜あるいはＢＣＢ膜などの膜２０を、ＣＭＰプロセスの終点検出に用いるか異方性エッチングのストッパ層として用いる。その後に、誘電体バリア層８を設ける。
図１（ｅ）では、さらに上層に配線層をもった多層配線の半導体装置の場合を想定して、さらに層間絶縁膜２１とプラグを示した。この製造プロセスは、例えば、層間絶縁膜２１をつけ、ビアホールをエッチングで形成し、バリア性を備えた膜１１をビアホールの側壁に形成する。これは、上記のバリアメタル層６のサイドウォールと同様に形成することができ、その後、プラグ層１２を形成して埋め込みを行う、と言うものである。
図２は、本発明を適用する集積回路を説明するための断面例を示す図である。ここでは、込み入った説明を避けるために、簡単な配線構造にしているが、さらに複雑な配線構造に本発明を適用できることは明らかである。図２の断面構造を、半導体基板１、トランジスタ層２および多層配線層に分けて説明する。図２のトランジスタ層には、トランジスタを形成する拡散層やトランジスタのゲート電極、ソース電極、ドレイン電極などと、それらに電圧・電流を供給する電極、および、各電極を絶縁する層間絶縁膜などを配置している。また、本発明は主に配線層に関しているが、配線層は、アルミニウム配線層と２層の銅配線層とをプラグで接続した層配線構造をもっている。銅配線は、バリアメタルを介して層間絶縁膜に接している。また、銅配線層の表面と同じ高さで銅イオンの拡散をブロックする絶縁層を配置している。この構造については、図３を参照して以下に説明する。
図３は、配線層を形成するための製造工程の一例を示す図である。銅配線は、ダマシンプロセスとして知られる方法で形成する。図３は、シングルダマシンの例であるが、デュアルダマシンの場合でも同様に本発明を適用することができる。また、一般に、半導体製造工程では、その一部を容易に他の製造工程で代用することが可能であり、本発明では、以下に示す工程に限定すべき理由はない。
図３（ａ）では、半導体基板１上にトランジスタ層２を形成し、エッチングストッパ層３としてシリコン窒化膜（膜厚２０〜３０ｎｍ）をＣＶＤプロセスで形成する。エッチングストッパ層３上には、層間絶縁膜４（膜厚１００〜１５０ｎｍ）、低誘電率キャップ層５（膜厚２０ｎｍ程度）を積層し、配線用の溝パターンをフォトリソグラフィプロセスで形成し、バリアメタル層６（膜厚１０ｎｍ以下）を積層する。
図３（ｂ）では、次に、異方性エッチングを行なってバリアメタル層６のサイドウォールを形成した後、銅配線層７を形成する。配線用の溝パターンに銅配線層を埋め込むために、通常のダマシンプロセスと同様に、ＣＭＰ（化学的機械研磨）プロセスを用いる。この際、低誘電率キャップ層５を終点検出に用いる。ここで、銅配線層とは、銅を主成分として含む導電層である。また、この配線工程では、バリアメタル層６を形成した後、異方性エッチングを行なわずに銅配線層７を形成して、ＣＭＰプロセスで埋め込む、という方法をとることもできる。
図３（ｃ）では、次に、誘電体バリア層８、ビア（Ｖｉａ）層間絶縁膜層９（膜厚１５０〜３００ｎｍ）とエッチングストッパ層１０（膜厚２０〜３０ｎｍ）を形成し、ビアホールをフォトリソグラフィプロセスで形成し、３ＩＰ３Ｖ−シクロシロキサン膜あるいはＢＣＢ膜などのバリア性を備えた膜１１（膜厚３０ｎｍ以下）でサイドウォール形成し、プラグ層１２を積層し、異方性エッチングを行なってプラグを形成する。
図３（ｄ）では、次に、層間絶縁膜１３とエッチングストッパ層１４（膜厚２０〜３０ｎｍ）を積層し、配線用の溝パターンをフォトリソグラフィプロセスで形成し、バリアメタル層１５（膜厚１０ｎｍ以下）を積層した後、異方性エッチングを行なってバリアメタル層１５（膜厚１０ｎｍ以下）のサイドウォールを形成する。
図３（ｅ）では、次に銅配線層１６を形成し、上記と同様にダマシンプロセスによって配線用の溝パターンに銅配線層を埋め込む。上記の様に、図３はシングルダマシンの例であるが、デュアルダマシンの場合でも同様に本発明を適用することができる。銅配線層の厚さは、流したい電流によって異なるが、埋め込み後で５００〜１０００ｎｍ程度の配線になるようにするために、ＣＭＰプロセス前で１〜３μｍ程度の銅配線層１６を形成する。
図３（ｄ）、図３（ｅ）にかかる配線工程では、上記と同様に、バリアメタル層１５を形成した後、異方性エッチングを行なわずに銅配線層１６を形成して、ＣＭＰプロセスで埋め込む、という方法をとることもできる。
図３（ｆ）は、形成した銅配線層１６上に低誘電率絶縁膜１７、保護膜１８をつけた半導体集積回路装置を示す。
【産業上の利用可能性】
【０００６】
上述のような絶縁膜を使用して銅イオンをブロックすると、例えば銅イオンドリフトが起こる膜でも層間絶縁膜として使用することができ、低比誘電率膜の選択肢を広げることができる。またポーラス（多孔性）シリカなど超低誘電率層間絶縁膜に対してポアシール（サイドウォール）として用いることも可能である。配線間が例えば０．６ミクロンの場合には、上記の例にある３０ｎｍの膜を用いるとすると、配線間の絶縁膜の９割をポアシール以外のこの超低誘電率層間絶縁膜とすることができ、配線間の寄生容量を抑制できる。この際、上記の銅イオンをブロックする絶縁膜は、いずれの場合でも、バリアメタルフリーの配線構造もしくは極薄バリアメタルを用いた配線構造を用いた場合に生じるピンホールなどに起因するウィークスポットを補強する効果があり、半導体デバイスの信頼性を向上できる。
【図４】
2008029956.tif 000003
【図５】
2008029956.tif 000004
【図６】
2008029956.tif 000005
【図７】
2008029956.tif 000006
【図８】
2008029956.tif 000007
【図１】
2008029956.tif 000008
【図２】
2008029956.tif 000009
【図３】
2008029956.tif 000010
【国際調査報告】
2008029956.tif 000011
2008029956.tif 000012
2008029956.tif 000013