(57)【特許請求の範囲】
【請求項１】
中央処理装置と、
割込み要求信号を受けて前記中央処理装置に割り込み信号を出力する割込みコントローラと、
前記中央処理装置の制御を受けて動作する回路モジュールと、
初期設定された内容に従って前記回路モジュールの内部状態を観測し、内部状態が前記初期設定された状態に一致したとき、当該一致に応ずる割込み要求信号を前記割り込みコントローラに出力するポーリング部と、を１個の半導体基板に有する半導体装置。
【請求項２】
前記ポーリング部は、前記観測の対象を特定する情報が設定される対象指定レジスタ部と、前記観測の対象の期待値が設定される期待値レジスタ部と、前記観測のタイミングを指定する情報が設定されるタイミング指定レジスタ部と、のレジスタセットを有する請求項１記載の半導体装置。
【請求項３】
前記ポーリング部は、前記タイミング指定レジスタ部に設定されたタイミングに従って、前記対象指定レジスタ部に設定された観測対象をリードアクセスするためのアクセス部と、
前記アクセス部で得られたリードデータと前記期待値レジスタ部に設定された当該観測の対象の期待値とを比較する比較部と、
前記比較部による比較結果の一致に基づいて対応する割込み要求信号を出力する割込み要求生成部と、を有する請求項２記載の半導体装置。
【請求項４】
前記割り込み要求生成部は、割込み要求信号の出力端子を複数個有し、前記期待値毎にどの出力端子を用いて割込み要求信号を出力するかを選択するデマルチプレクサを有し、
前記各レジスタセットは割り込み要求信号の出力端子を指定するための情報が設定される出力選択レジスタ部を更に有する、請求項３記載の半導体装置。
【請求項５】
前記レジスタセットは中央処理装置のアドレス空間に配置されている、請求項４記載の半導体装置。
【請求項６】
前記回路モジュールは前記半導体基板の外部から与えられる信号の状態に応じて値が変化されるフラグレジスタを有し、
前記ポーリング部は、前記レジスタセットに設定された情報に従って前記フラグレジスタを前記観測の対象とすることが可能にされる、請求項５記載の半導体装置。
【請求項７】
前記回路モジュールは前記中央処理装置とそれ以外のバスアクセス要求モジュールとによってアクセス可能にされる共有メモリであり、
前記ポーリング部は、前記レジスタセットに設定された情報に従って前記共有メモリの特定記憶領域を前記観測の対象とすることが可能にされる、請求項５記載の半導体装置。
【請求項８】
前記バスアクセス要求モジュールは前記中央処理装置と一緒にマルチプロセッサシステムを構成する別の中央処理装置である、請求項７記載の半導体装置。
【請求項９】
前記バスアクセス要求モジュールは、前記半導体基板の外部から与えられるメッセージを前記共有メモリに書き込む外部インタフェース回路である、請求項７記載の半導体装置。
【請求項１０】
前記回路モジュールは外部端子にインタフェースされるポートレジスタを有する外部入出力ポートであり、
前記ポーリング部は、前記レジスタセットに設定された情報に従って前記ポートレジスタの特定記憶領域を前記観測の対象とすることが可能にされる、請求項５記載の半導体装置。
【請求項１１】
前記回路モジュール及び前記ポーリング部が接続されるバスと、前記中央処理装置が接続されるバスとの間には、バスブリッジが介在される、請求項１記載の半導体装置。
【請求項１２】
前記アクセス部は、バスアクセス制御機能を有するアクセラレータに接続され、前記リードアクセスに前記アクセラレータのバスアクセス制御機能を用いる、請求項３記載の半導体装置。
【請求項１３】
中央処理装置と、
割込み要求信号を受けて前記中央処理装置に割り込み信号を出力する割込みコントローラと、
前記中央処理装置の制御を受けて動作する回路モジュールと、
前記中央処理装置によってアクセス可能なレジスタセットを有し、初期設定されたレジスタセットの内容に従って前記回路モジュールの内部状態を観測し、内部状態が前記初期設定された状態に一致したとき、当該一致に応ずる割込み要求信号を前記割り込みコントローラに出力するポーリング部と、を１個の半導体基板に有し、
前記回路モジュールは前記半導体基板の外部から与えられる信号の状態に応じて値が変化されるフラグレジスタを有し、
前記ポーリング部は、前記レジスタセットに設定された情報に従って前記フラグレジスタを前記観測の対象とすることが可能にされる、半導体装置。
【請求項１４】
中央処理装置と、
割込み要求信号を受けて前記中央処理装置に割り込み信号を出力する割込みコントローラと、
前記中央処理装置の制御を受けて動作する回路モジュールと、
前記中央処理装置によってアクセス可能なレジスタセットを有し、初期設定されたレジスタセットの内容に従って前記回路モジュールの内部状態を観測し、内部状態が前記初期設定された状態に一致したとき、当該一致に応ずる割込み要求信号を前記割り込みコントローラに出力するポーリング部と、を１個の半導体基板に有し、
前記回路モジュールは前記中央処理装置とそれ以外のバスアクセス要求モジュールとによってアクセス可能にされる共有メモリであり、
前記ポーリング部は、前記レジスタセットに設定された情報に従って前記共有メモリの特定記憶領域を前記観測の対象とすることが可能にされる、半導体装置。
【請求項１５】
前記バスアクセス要求モジュールは前記中央処理装置と一緒にマルチプロセッサシステムを構成する別の中央処理装置である、請求項１４記載の半導体装置。
【請求項１６】
前記バスアクセス要求モジュールは、前記半導体基板の外部から与えられるメッセージを前記共有メモリに書き込む外部インタフェース回路である、請求項１４記載の半導体装置。
【請求項１７】
中央処理装置と、
割込み要求信号を受けて前記中央処理装置に割り込み信号を出力する割込みコントローラと、
前記中央処理装置の制御を受けて動作する回路モジュールと、
前記中央処理装置によってアクセス可能なレジスタセットを有し、初期設定されたレジスタセットの内容に従って前記回路モジュールの内部状態を観測し、内部状態が前記初期設定された状態に一致したとき、当該一致に応ずる割込み要求信号を前記割り込みコントローラに出力するポーリング部と、を１個の半導体基板に有し、
前記回路モジュールは外部端子にインタフェースされるポートレジスタを有する外部入出力ポートであり、
前記ポーリング部は、前記レジスタセットに設定された情報に従って前記ポートレジスタの特定記憶領域を前記観測の対象とすることが可能にされる、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、割込み機能を備えた半導体装置に関し、特に、割込み要求機能を持たない一部の内部回路モジュールの状態をＣＰＵの動作に反映させるデータ処理技術に関し、マイクロコンピュータやシステム・オン・チップの半導体デバイスに適用して有効な技術に関する。
【背景技術】
【０００２】
マイクロコンピュータなどの半導体装置が備える内部回路モジュールの中には、必要な数の割込み要求信号が割当てられていなかったり、全く割込み要求信号が割当てられていなかったりするものがある。例えば、マイクロコンピュータやＳＯＣのオンチップモジュールとして広く利用されているＩＰ（知的財産）モジュールの中には、その使用許諾の条件として回路構成若しくは機能の改変や改良が禁止されているものがあり、全く割込み要求信号の出力機能がなければ、当該ＩＰモジュールはＣＰＵに対する割り込みを要求することができない。
【０００３】
このような事情の下では、特定の回路モジュールの状態に応じてＣＰＵのプログラム処理を変えようとする場合に、例えばＣＰＵが上記特定の回路モジュール内のステータスレジスタの値をリードして、そのリード値と分岐条件とを比較してＣＰＵのプログラムシーケンスを選択的に分岐させることが可能である。
【０００４】
特許文献１には、メモリの特定アドレスに対するアクセスをアクセスアドレスに基づいて観測し、ＤＭＡＣによる特定アドレスへの書き込みを検出したときＣＰＵへの割込みを発生させるメモリアービタについて記載がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−１１６４５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上述のＣＰＵによるポーリングとＣＰＵによる比較動作によって割り込み機能を代替させる場合にはＣＰＵの負荷が増し、更に、ＣＰＵが接続するバスを基点にバストラフィックも増大し、ＣＰＵによる本来のデータ処理効率が低下し、回路モジュール内で発生した事象に対する応答性もよくない。特許文献1に記載される技術は一つの内部回路モジュールであるメモリアービタが特定の割込み要求機能を持つというものであり、必要な数の割込み要求信号の出力機能がなかったり、割込み要求信号の出力機能が全くなかったりする内部回路モジュールへの対応には不十分である。
【０００７】
本発明の目的は、必要な割込み要求信号の出力機能を備えていない内部回路モジュールに対して必要な割込み要求機能を容易に追加することができる半導体装置を提供することにある。
【０００８】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１０】
すなわち、中央処理装置、割込みコントローラ及び必要な割込み要求機能を持たない内部回路モジュールを備えた半導体装置に、初期設定された内容に従って前記回路モジュールの内部状態を観測し、内部状態が前記初期設定された状態に一致したとき、当該一致に応ずる割込み要求信号を前記割り込みコントローラに出力するポーリング部を採用する。
【００１１】
これにより、ポーリング部に対する初期設定に従って内部回路モジュールに備わっていない必要な割込み要求機能を実現することができる。
【発明の効果】
【００１２】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１３】
すなわち、必要な割込み要求信号の出力機能を備えていない内部回路モジュールに対して必要な割込み要求機能を容易に追加することができる。
【図面の簡単な説明】
【００１４】
【図１】図１は本発明の半導体装置の一例に係るマイクロコンピュータ１を示すブロック図である。
【図２】図２はフラグポーリングモジュールを備えないとき回路モジュールの状態に従ってＣＰＵに図１と同様の処理を実行させようとしたときの比較例を示すブロック図である。
【図３】図３はフラグポーリングモジュールの詳細を例示するブロック図である。
【図４】図４はレジスタ部のレジスタの機能についてその詳細を例示する説明図である。
【図５】図５はフラグポーリングモジュールの動作タイミングを例示するタイミングチャートである。
【図６】図６は第２の実施の形態に係るマイクロコンピュータ１Ａを例示するブロック図である。
【図７】図７は第３の実施の形態に係るマイクロコンピュータ１Ｂを例示するブロック図である。
【図８】図８は第４の実施の形態に係るマイクロコンピュータ１Ｃを例示するブロック図である。
【図９】図９は第５の実施の形態に係るマイクロコンピュータ１Ｄを例示するブロック図である。
【発明を実施するための形態】
【００１５】
１．実施の形態の概要
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００１６】
〔１〕本発明の代表的な実施の形態に係る半導体装置（１，１Ａ，１Ｂ，１Ｃ，１Ｄ）は、中央処理装置（２）と、割込み要求信号を受けて前記中央処理装置に割り込み信号（ＩＮＴ）を出力する割込みコントローラ（７）と、前記中央処理装置の制御を受けて動作する回路モジュール（６，６Ａ，１２）と、初期設定された内容に従って前記回路モジュールの内部状態を観測し、内部状態が前記初期設定された状態に一致したとき、当該一致に応ずる割込み要求信号（ＩＲＱ３，ＩＲＱ３＿１〜ＩＲＱ３＿ｍ）を前記割り込みコントローラに出力するポーリング部（８，８Ａ）と、を１個の半導体基板に有する。
【００１７】
上記によれば、ポーリング部に対する初期設定に従って、回路モジュールが備えていない、割り込みコントローラへの必要な割込み要求信号の出力機能を実現することができる。このとき、中央処理装置が回路モジュール内部を直接観測する場合に比べて中央処理装置の負荷が低減され、中央処理装置による本来のデータ処理効率の低下を抑制でき、回路モジュール内で発生した事象に対して良好な応答性を得ることができる。
【００１８】
〔２〕項１の半導体装置において、前記ポーリング部は、前記観測の対象を特定する情報が設定される対象指定レジスタ部（ＡＳＲＥＧ，ＭＳＫＲＥＧ１〜ＭＳＫＲＥＧｎ）と、前記観測の対象の期待値が設定される期待値レジスタ部（ＣＭＰＲＥＧ１〜ＣＭＰＲＥＧｎ）と、前記観測のタイミングを指定する情報が設定されるタイミング指定レジスタ部（ＰＩＲＥＧ）と、のレジスタセットを有する。レジスタセットの規模に従って複数の割込み要求信号の出力機能に容易に対応することができる。
【００１９】
〔３〕項２の半導体装置において、前記ポーリング部は、前記タイミング指定レジスタ部に設定されたタイミングに従って、前記対象指定レジスタ部に設定された観測対象をリードアクセスするためのアクセス部(２１)と、前記アクセス部で得られたリードデータと前記期待値レジスタ部に設定された当該観測の対象の期待値とを比較する比較部(２２)と、前記比較部による比較結果の一致に基づいて対応する割込み要求信号を出力する割込み要求生成部(２３)と、を有する。
【００２０】
〔４〕項３の半導体装置において、前記割り込み要求生成部は、割込み要求信号の出力端子を複数個有し、前記期待値毎にどの出力端子を用いて割込み要求信号を出力するかを選択するデマルチプレクサ（４５＿１〜４５＿ｎ）を有する。前記各レジスタセットは割り込み要求信号の出力端子を指定するための情報が設定される出力選択レジスタ部（ＩＮＴＲＥＧ１〜ＩＮＴＲＥＧｎ）を更に有する。割込み要求信号の種類に対して割込み要求信号の出力端子の数を少なくすることができる。
【００２１】
〔５〕項４の半導体装置において、前記レジスタセットは中央処理装置のアドレス空間に配置されている。レジスタセットの各レジスタ部に対する初期設定を中央処理装置の動作プログラムによって自由に行うことが可能になる。
【００２２】
〔６〕項１乃至５の何れかの半導体装置において、前記回路モジュールは前記半導体基板の外部から与えられる信号の状態に応じて値が変化されるフラグレジスタ（ＳＴＲＥＧ）を有する。前記ポーリング部は、前記レジスタセットに設定された情報に従って前記フラグレジスタを前記観測の対象とすることが可能にされる。これにより、フラグレジスタの状態に応じて割込み要求信号を生成することができる。
【００２３】
〔７〕項１乃至５の何れかの半導体装置において、前記回路モジュールは前記中央処理装置とそれ以外のバスアクセス要求モジュールとによってアクセス可能にされる共有メモリ(１２)である。前記ポーリング部は、前記レジスタセットに設定された情報に従って前記共有メモリの特定記憶領域を前記観測の対象とすることが可能にされる。これにより、前記共有メモリの特定記憶領域の状態に応じて割込み要求信号を生成することができる。
【００２４】
〔８〕項７の半導体装置において、前記バスアクセス要求モジュールは前記中央処理装置と一緒にマルチプロセッサシステムを構成する別の中央処理装置(１３)である。例えば、マルチプロセッサシステムにおいて一つの中央処理装置により共有メモリの書き換えを別の中央処理装置が割り込みを用いて認識できるようになる。
【００２５】
〔９〕項７の半導体装置において、前記バスアクセス要求モジュールは、前記半導体基板の外部から与えられるメッセージを前記共有メモリに書き込む外部インタフェース回路(１１)である。外部イベントにも対応可能になる。
【００２６】
〔１０〕項1乃至5の何れかの半導体装置において、前記回路モジュールは外部端子にインタフェースされるポートレジスタ（ＤＲＥＧ）を有する外部入出力ポート(６Ａ)である。このとき、前記ポーリング部は、前記レジスタセットに設定された情報に従って前記ポートレジスタの特定記憶領域を前記観測の対象とすることが可能にされる。汎用の外部入出力ポートの状態に対して割込み要求を生成することが可能になる。
【００２７】
〔１１〕項１乃至１０の半導体装置において、前記回路モジュール及び前記ポーリング部が接続されるバス（ＢＵＳ３）と、前記中央処理装置が接続されるバスとの間には、バスブリッジ（ＢＲＤＧＡ，ＢＲＤＧＢ）が介在される。これにより、中央処理装置が接続するバス上のバストラフィックの増加を抑えることが可能になり、この点においても、中央処理装置による本来のデータ処理効率の低下を抑制でき、回路モジュール内で発生した事象に対して良好な応答性を得ることができる。
【００２８】
〔１２〕項１乃至３の何れかの半導体装置において、前記アクセス部は、バスアクセス制御機能を有するアクセラレータ(１４)に接続され、前記リードアクセスに前記アクセラレータのバスアクセス制御機能を用いる。アクセス部の物理的な回路規模の縮小に寄与する。
【００２９】
〔１３〕本発明の別の実施の形態に係る半導体装置は、中央処理装置と、割込み要求信号を受けて前記中央処理装置に割り込み信号を出力する割込みコントローラと、前記中央処理装置の制御を受けて動作する回路モジュールと、前記中央処理装置によってアクセス可能なレジスタセットを有し、初期設定されたレジスタセットの内容に従って前記回路モジュールの内部状態を観測し、内部状態が前記初期設定された状態に一致したとき、当該一致に応ずる割込み要求信号を前記割り込みコントローラに出力するポーリング部と、を１個の半導体基板に有する。前記回路モジュールは前記半導体基板の外部から与えられる信号の状態に応じて値が変化されるフラグレジスタを有する。前記ポーリング部は、前記レジスタセットに設定された情報に従って前記フラグレジスタを前記観測の対象とすることが可能にされる。
【００３０】
〔１４〕本発明の更に別の実施の形態に係る半導体装置は、中央処理装置と、割込み要求信号を受けて前記中央処理装置に割り込み信号を出力する割込みコントローラと、前記中央処理装置の制御を受けて動作する回路モジュールと、前記中央処理装置によってアクセス可能なレジスタセットを有し、初期設定されたレジスタセットの内容に従って前記回路モジュールの内部状態を観測し、内部状態が前記初期設定された状態に一致したとき、当該一致に応ずる割込み要求信号を前記割り込みコントローラに出力するポーリング部と、を１個の半導体基板に有する。前記回路モジュールは前記中央処理装置とそれ以外のバスアクセス要求モジュールとによってアクセス可能にされる共有メモリである。前記ポーリング部は、前記レジスタセットに設定された情報に従って前記共有メモリの特定記憶領域を前記観測の対象とすることが可能にされる。
【００３１】
〔１５〕項１４の半導体装置において、前記バスアクセス要求モジュールは前記中央処理装置と一緒にマルチプロセッサシステムを構成する別の中央処理装置である。
【００３２】
〔１６〕項１４の半導体装置において、前記バスアクセス要求モジュールは、前記半導体基板の外部から与えられるメッセージを前記共有メモリに書き込む外部インタフェース回路である。
【００３３】
〔１７〕本発明の更に別の実施の形態に係る半導体装置は、中央処理装置と、割込み要求信号を受けて前記中央処理装置に割り込み信号を出力する割込みコントローラと、前記中央処理装置の制御を受けて動作する回路モジュールと、前記中央処理装置によってアクセス可能なレジスタセットを有し、初期設定されたレジスタセットの内容に従って前記回路モジュールの内部状態を観測し、内部状態が前記初期設定された状態に一致したとき、当該一致に応ずる割込み要求信号を前記割り込みコントローラに出力するポーリング部と、を１個の半導体基板に有する。前記回路モジュールは外部端子にインタフェースされるポートレジスタを有する外部入出力ポートである。前記ポーリング部は、前記レジスタセットに設定された情報に従って前記ポートレジスタの特定記憶領域を前記観測の対象とすることが可能にされる。
【００３４】
２．実施の形態の詳細
実施の形態について更に詳述する。
【００３５】
《内部レジスタの観測》
図１には本発明の半導体装置の一例に係るマイクロコンピュータ（ＭＣＵ）１が示される。マイクロコンピュータ１は、特に制限されないが、公知の相補型ＭＯＳ集積回路製造技術によって単結晶シリコン等の１個の半導体基板に形成される。マイクロコンピュータ１は、命令を実行する中央処理装置（ＣＰＵ）２を備え、この中央処理装置２の制御を受けて動作する回路モジュールとして代表的に示された回路モジュール（ＭＤＬＡ〜ＭＤＬＤ）３〜６を有する。中央処理装置２はプログラムメモリ（ＰＧＭＭＲＹ）９に格納されたプログラムに従って命令をフェッチして実行する。
【００３６】
回路モジュール３は例えば中央処理装置２のワーク領域若しくはデータの一時記憶領域として利用されるＲＡＭで構成され、本来割込み要求信号の出力機能を必要としない。
【００３７】
回路モジュール４，５は必要な割込み要求信号の出力機能を備え、回路モジュール４は割込み要求信号ＩＲＱ１を、回路モジュール５は割込み要求信号ＩＲＱ２を、割込みコントローラ（ＩＮＴＣ）７に出力する。
【００３８】
回路モジュール６は外部デバイス（ＥＸＴＤＥＶ）１０とインタフェースされ、外部デバイス１０からイベント信号などを受けて動作される。例えば暗号処理や画像処理、外部との通信等を行う回路モジュールである。外部デバイス１０は動画や画像を保存するフラッシュメモリーカードやIEEE 802.11諸規格に準拠した無線通信デバイスなどである。回路モジュール６はＣＰＵ2の指示に従って処理を行なうが、その処理の正常終了や異常終了をＣＰＵ２に伝達しなければならない場合があるが、ここでは回路モジュール６は、必要な割込み要求信号の出力機能を備えていない。例えば、この回路モジュール６は、その使用許諾の条件として回路構成若しくは機能の改変や改良が禁止されているＩＰモジュールであり、割込み要求信号の出力機能が必要であっても、当該回路モジュール自体の改変は許されない。この回路モジュール６に必要な割込み要求機能を補完するためにポーリング部としてフラグポーリングモジュール（ＦＰＬＮＧ）８が設けられ、回路モジュール６に代わって割込みコントローラ７に割込み要求信号ＩＲＱ３を出力する。
【００３９】
割込みコントローラ７は中央処理装置２により割り込み優先レベル及び割り込みマスクレベルなどが初期設定され、代表的に示された割り込み要求信号ＩＲＱ１，ＩＲＱ２，ＩＲＱ３によって割込みが要求されると、割り込み優先レベル及び割り込みマスクレベルに従って、割込み要求の競合を調停し、割込み要求のマスク制御を行って、一つの割込み要求を受け付けて、中央処理装置２に割込み信号ＩＮＴをアサートする。中央処理装置２は割込み信号ＩＮＴがアサートされると、命令実行を完了してから、プログラムカウンタや汎用レジスタなどのデータを退避し、その後、割込み要因に応ずる割込み処理プログラムの実行に遷移する。
【００４０】
フラグポーリングモジュール８は、例えば中央処理装置２によって初期設定された内容に従って前記回路モジュール６の内部状態、例えばフラグレジスタとして機能されるようなステータスレジスタＳＴＲＥＧを観測し、内部状態が前記初期設定された状態に一致したとき、当該一致に応ずる割込み要求信号ＩＲＱ３を前記割り込みコントローラ７に出力する。フラグポーリングモジュール８は回路モジュール５，６と一緒にバスＢＵＳ３に接続される。割込みコントローラ７及び回路モジュール４はバスＢＵＳ２に接続され、中央処理装置２と回路モジュール３はバスＢＵＳ１に接続される。バスＢＵＳ１とバスＢＵＳ２はバスブリッジＢＲＤＧＡを介してインタフェースされ、バスＢＵＳ２とバスＢＵＳ３はバスブリッジＢＲＤＧＢを介してインタフェースされる。バスブリッジＢＲＤＧＡ、ＢＲＤＧＢは、バスを跨ぐ転送に対してバスの間の転送速度やバスのビット数の相違などを調整する回路である。
【００４１】
マイクロコンピュータ１のパワーオンリセットの処理で割込みコントローラ７及びフラグポーリングモジュール８などが初期設定されると、フラグポーリングモジュール８はその初期設定された内容に従って前記回路モジュール６の内部のステータスレジスタＳＴＲＥＧ等を定期的にリードして観測する。このリード動作にはＣＰＵ２のアクセスを要しないからＣＰＵ２はその他のデータ処理を行なうことができ、また、そのリード動作はバスＢＵＳ３を介して行われ、他のバスＢＵＳ２，ＢＵＳ１のバストラフィックを増加させる要因にはならない。フラグポーリングモジュール８は、前記観測結果が前記初期設定された所定の期待される状態に一致したとき、当該一致に応ずる割込み要求信号ＩＲＱ３を前記割り込みコントローラ７に出力する。割込みコントローラ７はそれに応答して割込み信号ＩＮＴを中央処理装置２にアサートし、中央処理装置２は当該割り込み要求に対応する所定の割込み処理プログラムの実行に遷移する。
【００４２】
図２にはフラグポーリングモジュール８を備えないとき回路モジュール６の状態に従ってＣＰＵ１に図１と同様の処理を実行させようとしたときの比較例が示される。図２の場合にはＣＰＵ２は回路モジュール６の内部状態を定期的にポーリングすることが考えられる。この場合、ＣＰＵ２がバスＢＵＳ１、ＢＵＳ２及びＢＵＳ３を通して回路モジュール６の内部をリードアクセスしなければならず、ＣＰＵの負担が増え、バスＢＵＳ１，ＢＵＳ２及びＢＵＳ３のバストラフィックが増加する。
【００４３】
《フラグポーリングモジュールの詳細》
図３にはフラグポーリングモジュール８の詳細が例示される。フラグポーリングモジュール８は、レジスタ部２０、アクセス部２１、比較部２２、割込み要求生成部２３、およびバスインタフェース部２４を備える。
【００４４】
レジスタ部２は、アドレスセッティングレジスタＡＳＲＥＧ、観測のタイミングなどを指定する情報が設定されるタイミング指定レジスタ部としてのポーリングインターバルレジスタＰＩＲＥＧ、マスクレジスタＭＳＫＲＥＧ１〜ＭＳＫＲＥＧｎ、コンペアレジスタＣＭＰＲＥＧ１〜ＣＭＰＲＥＧｎ、及び割込みディレクションレジスタＩＮＴＤＲＥＧ１〜ＩＮＴＤＲＥＧｎを有する。
【００４５】
前記レジスタ部２のレジスタの機能についてその詳細が図４に例示される。アドレスセッティングレジスタＡＳＲＥＧは観測対象とするレジスタのアドレス（ｔｇｔａｄｄｒ）が設定される。ここでは観測対象レジスタは回路モジュール６の内部に配置された３２ビットのステータスレジスタＳＴＲＥＧである。
【００４６】
ポーリングインターバルレジスタＰＩＲＥＧのビット０〜１５には観測間隔ｉ（ｉｎｔｅｒｖａｌ）が設定される。観測間隔は、特に制限されないが、２ｉ−１バスクロック分の間隔とされる。バスクロックはバスＢＵＳ３のバスサイクルを規定する。ポーリングインターバルレジスタＰＩＲＥＧのビット３１（観測イネーブルビット）には観測中／停止が設定される、その値（ｃｏｍｐｅｎ）０は観測停止、値１は観測中を意味する。
【００４７】
マスクレジスタＭＳＫＲＥＧ１〜ＭＳＫＲＥＧｎの夫々は、ビット０〜３１により観観測対象とする観測領域１〜観測領域ｎを設定する。各ビットにおいて、その値（ｍａｓｋ[31:0]）０は当該ビットを観測対象から除外する（マスクする）ことを意味し、その値１は当該ビットを観測領域とすることを意味する。マスクレジスタＭＳＫＲＥＧ１〜ＭＳＫＲＥＧｎ及びアドレスセッティングレジスタＡＳＲＥＧは観測の対象を特定する情報が設定される対象指定レジスタ部の一例である。
【００４８】
コンペアレジスタＣＭＰＲＥＧ１〜ＣＭＰＲＥＧｎは、マスクレジスタＭＳＫＲＥＧ１〜ＭＳＫＲＥＧｎに設定された観測領域１〜観測領域ｎの期待値（ｃｏｍｐ[31:0]）が設定される。
【００４９】
割込みディレクションレジスタＩＮＴＤＲＥＧ１（〜ＩＮＴＤＲＥＧｎ）において、ビット０〜１５の値（ｉｎｔｄｉｒ[15:0]）は領域１（〜領域ｎ）の割り込み出力先として対応させるべき割込み要求信号ＩＲＱ３＿１〜ＩＲＱ３＿ｍを指定する。そのビット３０の値（ｉｎｔｅｎ）は領域１（〜領域ｎ）の割り込み出力許可／不可を指示し、値０は割込み要求の出力不可、値１は割込み要求の出力許可を意味する。そのビット３１の値（ｍａｔｃｈ）は領域１（〜領域ｎ）の一致／不一致を示し、値０は期待値と不一致、値１は期待値と一致を意味する。
【００５０】
バスインタフェース部２４は、レジスタ部２０をアクセスするアクセス要求をバスＢＵＳ３から入力するバススレーブインタフェース（ＢＳＬＶＩＦ）３０と、アクセス部２１が回路モジュール６をアクセスするためのアクセス要求をバスＢＵＳ３に出力するバスマスタインタフェース３１とを有する。バススレーブインタフェース３０はバスＢＵＳ３からリードリクエストＲＤＲＥＱを入力してリードデータＲＤＤＡＴをバスＢＵＳ３に出力し、また、バスＢＵＳ３からライトリクエストＷＲＲＥＱを入力してライトレレスポンスＷＲＲＳＰをバスＢＵＳ３に出力する。バスマスタインタフェース３１はアクセス部２１からリードリクエストＲＤＲＥＱを出力してリードデータＲＤＤＡＴをバスＢＵＳ３から入力する。リードリクエストＲＤＲＥＱ及びライトリクエストＷＲＲＥＱはアクセス対象アドレス及びアクセス指示（リード又はライト動作）コマンドなどを含んでいる。
【００５１】
アクセス部２１はリードリクエスト生成部（ＲＤＲＥＱＧＥＮ）４０とカウンタ（ＣＯＵＮＴ）４１を有する。リードリクエスト生成部４０は観測対象とするレジスタのアドレス（ｔｇｔａｄｄｒ）がセットされ、カウンタ（ＣＯＵＮＴ）４１には観測間隔ｉ（ｉｎｔｅｒｖａｌ）がセットされ、観測イネーブルビットの値（ｃｏｍｐｅｎ）が１のときバスクロックを計数し、計数値が、観測間隔ｉで規定される間隔になる毎に、リードトリガＲＤＴＲＧをリードリクエスト生成部４０に出力する。リードリクエスト生成部４０はリードトリガＲＤＴＲＧが与えられるのに同期してリードリクエストＲＤＲＥＱを発行する。発行されたリードリクエストＲＤＲＥＱはバスマスタインタフェース３１を介してバスＢＵＳ３に出力される。観測対象は例えば回路モジュール６が備えるステータスレジスタＳＴＲＥＧであり、ステータスレジスタＳＴＲＥＧには回路モジュール６によるデータ処理状態や外部デバイス１０からの要求などが対応するフラグとして反映される。
【００５２】
比較部２２はマスクレジスタＭＳＫＲＥＧ１、コンペアレジスタＣＭＰＲＥＧ１及び割込みディレクションレジスタＩＮＴＤＲＥＧ１（〜ＭＳＫＲＥＧｎ、ＣＭＰＲＥＧｎ、及びＩＮＴＤＲＥＧｎ）のグループ毎にコンペアモジュールＣＭＰＭＤＬ１〜ＣＭＰＭＤＬｎを有し、夫々のコンペアモジュールＣＭＰＭＤＬ１（〜ＣＭＰＭＤＬｎ）は、リードリクエストＲＳＲＥＱに応答して回路モジュール６から返されたリードデータＲＤＤＡＴとマスクレジスタＭＳＫＲＥＧ１（〜ＭＳＡＫＲＥＧｎ）のマスクデータｍａｓｋとの論理積を採るアンドゲート４２、及びアンドゲート４２の出力とコンペアレジスタＣＭＰＲＥＧ１（〜ＣＭＰＲＥＧｎ）の期待値ｃｏｍｐ１（〜ｃｏｍｐｎ）とを比較する比較器４３を有する。比較器の比較結果ｍａｔｃｈ１（〜ｍａｔｃｈｎ）は対応する割り込みディレクショインレジスタＩＮＴＤＲＥＧ１（〜ＩＮＴＤＲＥＧｎ）のビット３１に反映される。
【００５３】
割込み要求生成部２３は比較器４３による比較結果ｍａｔｃｈ１（〜ｍａｔｃｈｎ）と割り込みディレクショインレジスタＩＮＴＤＲＥＧ１（〜ＩＮＴＤＲＥＧｎ）のビット３０の値である割り込みイネーブルｉｎｔｅｎ１（〜ｉｎｔｅｎｎ）との論理積を採るアンドゲート４４＿１（〜４４＿ｎ）と、アンドゲート４４＿１（〜４４＿ｎ）の出力を割込みディレクションレジスタＩＮＴＤＲＥＧ１（〜ＩＮＴＤＲＥＧｎ）の値ｉｎｔｄｉｒ１（〜ｉｎｔｄｒｉｎ）に従って分配するデマルチプレクサ４５＿１（〜４５＿ｎ）と、夫々のデマルチプレクサ４５＿１〜４５＿ｎの出力を受けて論理和をとり、夫々の論理和信号を割込み要求信号ＩＲＱ１〜ＩＲＱｍとして割込みコントローラ７に出力するオアゲート４６＿１〜４６＿ｍとを有する。
【００５４】
フラグポーリングモジュール８が図３に例示したように、アドレスセッティングレジスタＡＳＲＥＧにより回路モジュール６における観測対象のステータスレジスタを任意に指定できるから、回路モジュール６の内部レジスタに対してどのようなアドレスマッピングであっても容易に対応することができる。その観測タイミングもポーリングインターバルレジスタＰＩＲＥＧで任意に指定できるから、ＭＣＵ１を用いたシステムに要求される割込み応答性に則したタイミングで割込み要求を生成することができる。マスクレジスタＭＳＫＲＥＧ１〜ＭＳＫＲＥＧｎ、コンペアレジスタＣＭＰＲＥＧ１〜ＣＭＰＲＥＧｎ及び割込みディレクションレジスタＩＮＴＤＲＥＧ１〜ＩＮＴＤＲＥＧｎを複数セット有するから、複数の割込み要求ポイント若しくは割込み要求条件を任意に設定でき、回路モジュール６を用いるシステムの要求に則した条件で割り込みを要求することができる。さらに、その割込み要求の発生条件と割込み要求信号との対応もデマルチプレクサを介して任意であり、割込み要求信号とこれに対応される割込み要因との組合せも任意であるから、割り込み要求信号に対する割込み要求機能の設定に大幅な柔軟性を獲得でき、その作用効果を割込み要求信号の数を大幅に増大させることなく実現することができる。
【００５５】
図５にはフラグポーリングモジュール８の動作タイミングが例示される。図において、「ＣＰＵ：Ｗ」はＣＰＵ２からフラグポーリングモジュール８へのライト要求、ＦＰＭ：Ｒはフラグポーリングモジュール８から回路モジュール６へのリード要求を意味する。ここではフラグポーリングモジュール８に対する初期設定の対象をＡＳＲＥＧ，ＰＩＲＥＧ，ＭＳＫＲＥＧ１，ＣＭＰＲＥＧ１，ＩＮＴＤＲＥＧ１とする場合を一例とする。
【００５６】
時刻ｔ１に同期してＣＰＵ２がＡＳＲＥＧに観測対象のアドレス値tgtaddrを設定し、時刻ｔ2に同期してCPU2が観測対象のアドレス領域のうち、実際に観測しないビットはＭＳＫＲＥＧ１のマスクデータmask[31:0]に０を設定して、マスクする。ここではマスクデータmask[31:0]として32’h0000_FFFFが設定され、上位１６ビットがマスクされている。時刻ｔ３に同期してＣＰＵ２はＣＭＰＲＥＧ１に期待値comp[31:0]を設定する。ここでは、32’h0000_5555が設定される。設定された期待値はＭＳＫＲＥＧ１でマスクされていないビットのみ有効とされる。時刻ｔ４に同期してＣＰＵ２はＩＮＴＤＲＥＧ１の割込みイネーブルビットintenに値１をセットし、出力方向指示データintdir[15:0]に値16’h0007をセットする。この値は割込み要求信号ＩＲＱ３＿７の選択を指示する。その後、ＣＰＵ２はＰＩＲＥＧＲＥＧ１に観測する間隔interval[15:0]として値16’h0001を設定すると共に、比較イネーブルビットcompenに値１をする。
【００５７】
比較イネーブルビットcompenに値１が設定されると、フラグポーリングモジュール８はその初期設定に従って、観測インターバル毎に、観測対象アドレスで指定された回路モジュール６内のステータスレジスタＳＴＲＥＧをリードする。図５では時刻ｔ６、ｔ８、ｔ１０でステータスレジスタＳＴＲＥＧのリードが行われている。このとき、外部デバイス１０は時刻ｔ７に同期して回路モジュール６内のステータスレジスタＳＴＲＥＧを操作する処理を開始し、操作の結果が時刻ｔ９にステータスレジスタＳＴＲＥＧに反映される。反映された値は例えば32’hAAAA_5555とされ、時刻ｔ１０でこれがフラグポーリングモジュール８にリードされる。リードデータの下位１６ビットはcomp[31:0]の下位１６ビットに一致することから、一致信号match１がアサートされ、intdir[15:0]に従って割り込み要求信号ＩＲＱ３＿７がアサートされ、割込みコントローラ７に割込みが要求される。この割り込み要求に基づいてＣＰＵ２に割り込み信号ＩＮＴが供給されると、ＣＰＵ２はその割込みに応答する割り込み処理の一環として、時刻ｔ１１に同期してcompenをネゲートし、時刻ｔ１２に同期してmatch１をネゲートし、これによって割込み要求信号ＩＲＱ３＿７がネゲートされる。
【００５８】
《ポートレジスタの観測》
図６は第２の実施の形態に係るマイクロコンピュータ１Aが例示される。ここでは、フラグポーリングモジュール８による監視対象を外部入出力ポート（ＩＯＰＲＴ）６Ａとした点が図１と相違される。図１等で説明した構成と同一の機能を有するものにはそれと同一参照符号を附してその詳細な説明を省略する。
【００５９】
外部入出力ポート６ＡはバスＢＵＳ３に接続され、例えばＣＰＵ２の初期設定に従ってその入出力機能が決定され、例えば外部バスとの間の入出力、外部のディジタルデバイスとの間の入出力、外部のアナログデバイスとの間の入出力などに割当てられる。外部入出力ポート６Ａは入出力すべきデータやアドレスなどの情報を一時的に保持するデータレジスタや入出力機能の設定レジスタをポートレジスタとして有し、ここではデータレジスタＤＲＥＧを図示してある。データレジスタＤＲＥＧはＣＰＵ２のアドレス空間に配置される。例えば、システム上、データレジスタＤＲＥＧに所定のデータが書き込まれるのを待ってＣＰＵ２が所定の処理に遷移することを必要とする場合などに、フラグポーリングモジュール８を利用することができる。前述のように、ＡＳＲＥＧにデータレジスタＤＲＥＧのアドレスをセットし、ＣＭＰＲＥＧ１などに期待値をセットしたりして、定期的にデータレジスタＤＲＥＧをリードアクセスすることにより、期待値に一致するデータを得ることによって割込み要求信号ＩＲＱ３を割込みコントローラ７にアサートすることができる。ＣＰＵ２はその割込みに応答して所定の処理に遷移することができる。
【００６０】
このように、外部入出力ポート６ＡのデータレジスタＤＲＥＧの状態に応じてＣＰＵ２の処理を所要の処理へ遷移させる制御を容易に且つ柔軟性を持って実現することができる。その他、図１等で説明したのと同様の作用効果を奏する。尚、データレジスタＤＲＥＧによる出力データをフラグポーリングモジュール８による監視対象とすることも可能である。
【００６１】
《メモリの観測》
図７には第３の実施の形態に係るマイクロコンピュータ１Ｂが例示される。フラグポーリングモジュール８による観測対象をメモリとした点が図１と相違される。図１で説明した構成と同一の機能を有するものにはそれと同一参照符号を附してその詳細な説明を省略する。
【００６２】
メモリ１２はＣＰＵ２のアドレス空間に配置されたＳＲＡＭ或いはＳＤＲＡＭなどで構成される。回路モジュール（ＭＤＬＥ）１１は外部デバイス（ＥＸＴＤＥＶ）１０とインタフェースされ、例えば外部デバイス１０にメモリ１２をアクセス可能にするメモリインタフェースとして機能され、メモリ１２はＣＰＵ２と外部デバイス１０の共有メモリとして機能される。メモリ１２の共有領域ＣＤＭＩＮは例えばメモリアドレスＨ‘１０である。ＭＣＵ１Bの外部からメモリ１２に対するアクセスは外部デバイス１０が直接行う場合に限定されず、外部デバイス１０から送信された送信パケットを回路モジュール１１が受取り、それに含まれるコマンドを実行することによってメモリ１２の共有領域ＣＤＭＩＮをアクセスしても良い。
【００６３】
前記共有領域ＣＤＭＩＮの状態に応じてＣＰＵ２に所定の処理を実行させたいときフラグポーリングモジュール８を利用することができる。前述のように、ＡＳＲＥＧに共有領域ＣＤＭＩＮのアドレスをセットし、ＣＭＰＲＥＧ１などに期待値をセットしたりして、定期的に共有領域ＣＤＭＩＮをリードアクセスすることにより、期待値に一致するリードデータを得ることによって割込み要求信号を割込みコントローラ７にアサートすることができる。
【００６４】
このように、メモリなど本来割り込み機能を持たない回路モジュールの状態を観測して割り込みを発生させることができる。その他、図１で説明したのと同様の作用効果を奏する。この実施の形態の割り込み手法は、例えば高速通信プロトコル等に用いるＭＳＩ（Message Signal Interrupt）などに適用可能である。
【００６５】
《マルチＣＰＵにおける共有メモリの観測》
図８には第４の実施の形態に係るマイクロコンピュータ１Ｃが例示される。これは、マルチＣＰＵに適用した点が図７とは異なる。図１及び図７で説明した構成と同一の機能を有するものにはそれと同一参照符号を附してその詳細な説明を省略する。
【００６６】
同図に示されるマイクロコンピュータ１CはＣＰＵ２と共にＣＰＵ１３を備えたマルチＣＰＵ若しくはマルチプロセッサシステムを構成する。メモリ１２はＣＰＵ２とＣＰＵ１３の双方のアドレス空間に配置される。例えば、システム上、ＣＰＵ１３がメモリ１２の特定領域ＳＤＭＩＮに所定のデータを書き込むのを待ってＣＰＵ２は所定の処理に遷移することが必要な場合に、フラグポーリングモジュール８を利用することができる。前述のように、ＡＳＲＥＧに特定領域ＣＤＭＩＮのアドレスをセットし、ＣＭＰＲＥＧ１などに期待値をセットしたりして、定期的に特定領域ＳＤＭＩＮをリードアクセスすることにより、期待値に一致するリードデータを得ることによって割込み要求信号を割込みコントローラ７にアサートすることができる。ＣＰＵ２はその割込みに応答して所定の処理に遷移することができる。
【００６７】
このように、マルチＣＰＵ若しくはマルチプロセッサシステムにおける共有メモリの状態に応じて特定のＣＰＵの処理を所要の処理へ遷移させる制御を容易に且つ柔軟性を持って実現することができる。その他、図１及び図７等で説明したのと同様の作用効果を奏する。
【００６８】
《アクセス部の流用》
図９には第５の実施の形態に係るマイクロコンピュータ１Ｄが例示される。ここではフラグポーリングモジュールの前記アクセス部として既存の内部回路のバスアクセス機能を流用する例を示す。図１及び図７で説明した構成と同一の機能を有するものにはそれと同一参照符号を附してその詳細な説明を省略する。
【００６９】
図９に示されるフラグポーリングモジュール（ＦＰＬＮＧ）８Ａは図３で説明したフラグポーリングモジュール（ＦＰＬＮＧ）８Ａに対してアクセス部２１が省略され、ＡＳＲＥＧ及びＰＩＲＥＧの設定値は、バスアクセス機能を有する既存の内部回路、例えばディジタル信号処理プロセッサ（ＤＳＰ）１４のバスアクセス部（図示せず）に供給される。ＤＳＰ１４のバスアクセス部はｃｏｍｐｅｎが値１のとき、ｉｎｔｅｒｖａｌで指示される間隔でターゲットアドレスｔｇｔａｄｄｒに対するリードアクセスを実行する。リードデータは前述と同様にバスマスタインタフェース３１を介してフラグポーリングモジュール８Ａの内部に取り込まれ、前述と同様に処理されて、割込み要求信号の生成に利用される。
【００７０】
これによりアクセス部の分だけフラグポーリングモジュールの物理的規模を縮小することが可能になる。その他、図１及び図７等で説明したのと同様の作用効果を奏する。
【００７１】
以上説明した各種実施の形態によれば以下の作用効果を奏する。
【００７２】
割り込み要求出力機能を持たない回路モジュールに対して割り込み機能を容易に追加することができ、その割込み要求機能に高い汎用性を得ることができる。
【００７３】
半導体装置のハードウェアが確定した後、ソフトウェア開発者の要求により、フラグポーリングモジュールでアクセス可能なアドレス空間内であれば、自由に割り込み機能を追加することができる。
【００７４】
ＣＰＵ２の負荷を低減することができる。ＣＰＵの負荷低減により、他のアプリケーションプログラムをより高速に動作させることができる。
【００７５】
内部バスのバストラフィックを低減することができる。バストラフィック低減により、他のモジュールへのデータ転送をより高速に行うことができる。
【００７６】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００７７】
例えば、上記実施の形態ではＣＰＵとプログラムメモリ（ＰＧＭＭＲＹ）とを専用バスで接続してある如く図示しているが本発明はそれに限定されず、共有バスを介して接続されてよい。プリグラムメモリは半導体装置とは別チップで外付けされていてもよい。半導体装置は１チップに限定されず、マルチチップであってもよく、また、そのマルチチップをモジュール基板に搭載して１個のパッケージに封止したモジュールデバイスとして構成されてもよい。半導体装置が備える回路モジュールは上記実施の形態に限定されず適宜変更可能であり、ＳＯＣ（System On Chip）として構成される半導体装置の場合には必要なシステム構成に応じて構成されればよい。レジスタ構成やバスの構成も適宜変更可能であり、例えば上記では３２ビット幅のバスを観測する場合を想定したが、６４ビット幅のバスを観測する場合は、ＭＳＫＲＥＧ，ＣＭＰＲＥＧ，ＩＮＴＤＲＥＧを６４ビットに拡張すればよい。バスのプロトコルも適宜選択可能であり、スプリット・トランザクション・バスだけでなく、バスマスタ間で排他的なバス権の調停を行う共通バス方式を採用してもよく、異なるバスプロトコルが混在していてもよい。
【符号の説明】
【００７８】
１，１Ａ，１Ｂ，１Ｃ，１D  マイクロコンピュータ（ＭＣＵ）
２  中央処理装置（ＣＰＵ）
３〜６、１１  回路モジュール（ＭＤＬＡ〜ＭＤＬE）
６Ａ  入出力ポート
７  コントローラ（ＩＮＴＣ）
８  フラグポーリングモジュール（ＦＰＬＮＧ）
９  プログラムメモリ（ＰＧＭＭＲＹ）
１０  外部デバイス（ＥＸＴＤＥＶ）
１２  メモリ
１４  ディジタル信号処理プロセッサ（ＤＳＰ）
ＣＤＭＩＮ  共有領域
ＳＤＭＩＮ  特定領域
ＤＲＥＧ  データレジスタ
ＩＲＱ１〜ＩＲＱ３  割り込み要求信号
ＩＲＱ３＿１〜ＩＲＱ３＿ｍ  割り込み要求信号
ＩＮＴ  割込み信号
ＢＵＳ１〜ＢＵＳ３  バス
ＢＲＤＧＡ，ＢＲＤＧＢ  バスブリッジ
ＳＴＲＥＧ  ステータスレジスタ
２０  レジスタ部
２１  アクセス部
２２  比較部
２３  割込み要求生成部
２４  バスインタフェース部
ＡＳＲＥＧ  アドレスセッティングレジスタ
ＰＩＲＥＧ  ポーリングインターバルレジスタ
ＭＳＫＲＥＧ１〜ＭＳＫＲＥＧｎ  マスクレジスタ
ＣＭＰＲＥＧ１〜ＣＭＰＲＥＧｎ  コンペアレジスタ
ＩＮＴＤＲＥＧ１〜ＩＮＴＤＲＥＧｎ  割込みディレクションレジスタ
３０  バススレーブインタフェース（ＢＳＬＶＩＦ）
３１  バスマスタインタフェース（ＢＭＳＴＩＦ）
ＲＤＲＥＱ  リードリクエスト
ＲＤＤＡＴ  リードデータ
ＷＲＲＥＱ  ライトリクエスト
ＷＲＲＳＰ  ライトレレスポンス
４０  リードリクエスト生成部（ＲＤＲＥＱＧＥＮ）
４１  カウンタ（ＣＯＵＮＴ）
【図１】
0005431823.tif 000002
【図２】
0005431823.tif 000003
【図３】
0005431823.tif 000004
【図４】
0005431823.tif 000005
【図５】
0005431823.tif 000006
【図６】
0005431823.tif 000007
【図７】
0005431823.tif 000008
【図８】
0005431823.tif 000009
【図９】
0005431823.tif 000010