(57)【要約】  従来のＡ／Ｄ変換器は、Ａ／Ｄ変換器の構成要素の動作期間が、外部入力クロックのパルス幅に依存するため、外部入力クロックのＤＵＴＹ比によりＡ／Ｄ変換器の構成要素の動作期間が不足した場合に、変換精度が劣化するという課題があったが、Ａ／Ｄ変換器内部に、Ａ／Ｄ変換器の構成要素の動作期間を検出する回路を設け、動作クロックのＤＵＴＹ比を、上記動作期間を検出したＡ／Ｄ変換器の構成要素の動作期間に合わせて調整することにより、外部入力クロックのＤＵＴＹ比によらず、高精度なＡ／Ｄ変換動作を実現する。
2008026440.tif 000002
【特許請求の範囲】
【請求項１】
第１のクロックの第１の所定のレベルの第１の期間に、アナログ入力信号を所定値と比較し、前記第１のクロックの第２の所定のレベルの第２の期間に、その比較結果を保持する比較回路と、
前記第１のクロックの第１の所定のレベルの第１の期間に、リセットされ、前記第１のクロックの第２の所定のレベルの第２の期間に、前記比較回路の比較結果を符号化する符号化回路と、
外部入力クロックに従って動作し、該Ａ／Ｄ変換器の動作期間を検出した動作期間検出信号を出力する動作期間検出回路と、
前記外部入力クロックと、前記動作期間検出回路の出力である前記動作期間検出信号とを入力とし、前記第１のクロックを生成する合成回路とを備え、
前記第１のクロックの第１の所定のレベルの前記第１の期間が、前記外部入力クロックの前記第１の所定のレベルの期間以上の期間である、
ことを特徴とするＡ／Ｄ変換器。
【請求項２】
請求項１記載のＡ／Ｄ変換器において、
前記動作期間検出回路が、該Ａ／Ｄ変換器を構成するいずれかの回路と同一構成の回路を含む、
ことを特徴とするＡ／Ｄ変換器。
【請求項３】
請求項２記載のＡ／Ｄ変換器において、
前記動作期間検出回路が、該Ａ／Ｄ変換器を構成する比較回路と同一構成の回路を含む、
ことを特徴とするＡ／Ｄ変換器。
【請求項４】
請求項２記載のＡ／Ｄ変換器において、
前記動作期間検出回路が、該Ａ／Ｄ変換器を構成する符号化回路と同一構成の回路を含む、
ことを特徴とするＡ／Ｄ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ａ／Ｄ変換器に関し、特に並列型の構成を有するＡ／Ｄ変換器に関する。
【背景技術】
【０００２】
以下に、従来の並列型Ａ／Ｄ変換器について説明する。【０００３】
図７は、従来の並列型Ａ／Ｄ変換器（例えば、特許文献１の図１に示される）７００を示す図であり、該Ａ／Ｄ変換器７００は、比較回路１１１、符号化回路１１２、およびクロックバッファ１２２から構成される。【０００４】
前記従来の並列型Ａ／Ｄ変換器７００の動作は、前記特許文献１における〔実施の形態１〕において説明されているが、以下のとおりのものである。【０００５】
すなわち、前記クロックバッファ１２２には、外部入力クロック信号ＣＫＩＮが入力され、該クロックバッファ１２２は、前記比較回路１１１、および前記符号化回路１１２に、前記外部入力クロック信号ＣＫＩＮに同期した内部クロック２０３を供給する。【０００６】
図８は、前記外部入力クロック信号ＣＫＩＮを受けて動作する、前記比較回路１１１、および前記符号化回路１１２のタイミングチャートを示す。【０００７】
前記外部入力クロック信号ＣＫＩＮの第１の所定のレベルＶ１の第１の期間Ｔ１に、前記比較回路１１１は比較動作を、前記符号化回路１１２はリセット動作を行い、前記外部入力クロック信号ＣＫＩＮの第２の所定のレベルＶ２の第２の期間Ｔ２に、前記比較回路１１１はリセット動作を、前記符号化回路１１２は符号化動作を行うものであり、このように、従来のＡ／Ｄ変換器７００の動作は、前記外部入力クロック信号ＣＫＩＮのＤＵＴＹ比に依存したものであった。
【特許文献１】特開２００３−１５８４５６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところが、近年のＡ／Ｄ変換器に要求される動作周波数の高速化に伴い、比較回路１１１、および符号化回路１１２の動作期間は、外部入力クロック信号ＣＫＩＮのＤＵＴＹ比に依存するため、充分な動作期間が取れない場合があり、そのため、変換精度を維持することが困難になってきているものであった。【０００９】
本発明は、上記従来の課題を解決するためになされたもので、前記外部入力クロックのＤＵＴＹ比の変動に依存せず、前記比較回路、および前記符号化回路に必要な動作期間を確保することができ、Ａ／Ｄ変換精度を維持することのできるＡ／Ｄ変換器を提供することにある。
【課題を解決するための手段】
【００１０】
上記課題を解決するため、本発明の請求項１にかかるＡ／Ｄ変換器は、第１のクロックの第１の所定のレベルの期間にアナログ入力信号を比較し、前記第１のクロックの第２の所定のレベルの期間に比較結果を保持する比較回路と、前記第１のクロックの第１の所定のレベルの期間にリセットし、前記第１のクロックの第２の所定のレベルの期間に前記比較結果を符号化する符号化回路と、外部入力クロックに従って動作し、該Ａ／Ｄ変換器の動作期間を検出した動作期間検出信号を出力する動作期間検出回路と、前記外部入力クロックと、前記動作期間検出回路の出力である前記動作期間検出信号とを入力とし、前記第１のクロックを生成する合成回路とを備え、前記第１のクロックの第１の所定のレベルの期間が、前記外部入力クロックの第１の所定のレベルの期間以上の期間である、ことを特徴とする。【００１１】
本発明の請求項２にかかるＡ／Ｄ変換器は、請求項１記載のＡ／Ｄ変換器において、前記動作期間検出回路が、該Ａ／Ｄ変換器を構成するいずれかの回路と同一構成の回路を含む、ことを特徴とする。【００１２】
本発明の請求項３にかかるＡ／Ｄ変換器は、請求項２記載のＡ／Ｄ変換器において、前記動作期間検出回路が、該Ａ／Ｄ変換器を構成する比較回路と同一構成の回路を含む、ことを特徴とする。【００１３】
本発明の請求項４にかかるＡ／Ｄ変換器は、請求項２記載のＡ／Ｄ変換器において、前記動作期間検出回路が、該Ａ／Ｄ変換器を構成する符号化回路と同一構成の回路を含む、ことを特徴とする。
【発明の効果】
【００１４】
本発明にかかるＡ／Ｄ変換器は、比較回路と、符号化回路とに加え、外部入力クロックに従って動作し、該Ａ／Ｄ変換器の動作期間を検出した動作期間検出信号を出力する動作期間検出回路と、前記外部入力クロックと、前記動作期間検出回路の出力である前記動作期間検出信号とを入力とし、前記第１のクロックを生成する合成回路とを設けたことにより、前記外部入力クロックのＤＵＴＹ比の変動に依存せずに、前記比較回路と、前記符号化回路の動作期間を十分に確保した前記第１のクロックを生成、出力することができ、Ａ／Ｄ変換精度を維持することができる。
【図面の簡単な説明】
【００１５】
【図１】図１は、本発明の実施の形態１によるＡ／Ｄ変換器１０００の構成図である。
【図２】図２は、前記実施の形態１における合成回路１２０を示す構成図である。
【図３】図３は、前記実施の形態１のＡ／Ｄ変換器１０００における動作期間検出回路１２１の構成図である。
【図４】図４は、前記実施の形態１のＡ／Ｄ変換器１０００の動作タイミング図である。
【図５（ａ）】図５（ａ）は、本発明の実施の形態２によるＡ／Ｄ変換器２０００の構成図である。
【図５（ｂ）】図５（ｂ）は、実施の形態２のＡ／Ｄ変換器２０００における動作期間検出回路５２１の構成図である。
【図６】図６は、実施の形態２のＡ／Ｄ変換器２０００の動作タイミング図である。
【図７】図７は、従来のＡ／Ｄ変換の構成図である。
【図８】図８は、従来のＡ／Ｄ変換器の動作タイミング図である。
【符号の説明】
【００１６】
１０００、２０００  Ａ／Ｄ変換器
１１１  比較回路
１１２  符号化回路
１２０  合成回路
１２１、５２１  動作時間検出回路
１２２  クロックバッファ
１４０  第１の比較回路レプリカ
１４１  第２の比較回路レプリカ
１４３  分周回路
１５１  遅延回路
１５２  ＯＲ回路
１５３  セレクタ
１５４  ＮＭＯＳトランジスタ
１６０  インバータ
１６１  符号化回路レプリカ
１６２  プリチャージトランジスタ
１６３  ディスチャージトランジスタ
２０１  温度計コード信号
２０２  動作期間検出信号
２０３  内部クロック
２０４  デジタル出力信号
２２０、２２１  参照電圧
２２３  パワーダウン信号
２２４  参照電圧セレクト信号
２３０、２３１  比較結果
ＡＩＮ  アナログ入力信号
ＣＫＩＮ  外部入力クロック信号
ＣＬＫ＿ＤＩＶ１  正相分周クロック
ＣＬＫ＿ＤＩＶ２  反転分周クロック
ＶＲ１〜ＶＲｎ−１  抵抗分割電圧
【発明を実施するための最良の形態】
【００１７】
（実施の形態１）
図１は、本発明の実施の形態１によるＡ／Ｄ変換器１０００のブロック構成を示す図である。【００１８】
図１に示されるように、本実施の形態１のＡ／Ｄ変換器１０００は、内部クロック２０３（第１のクロック）の第１の所定のレベルの期間に、アナログ入力信号を比較し、前記内部クロック２０３の第２の所定のレベルの期間に、比較結果を保持する比較回路１１１と、前記内部クロック２０３の第１の所定のレベルの期間に、リセットし、前記内部クロック２０３の第２の所定のレベルの期間に、前記比較結果を符号化する符号化回路１１２と、外部入力クロック信号ＣＫＩＮに従って動作し、該Ａ／Ｄ変換器の動作期間を検出した動作期間検出信号を出力する動作期間検出回路１２１と、前記外部入力クロック信号ＣＫＩＮと、前記動作期間検出回路１２１の出力である動作期間検出信号２０２とを合成し、前記内部クロック２０３を生成する合成回路１２０と、によって構成され、かつ、前記内部クロック２０３の第１の所定のレベルの期間が、前記外部入力クロックの前記第１の所定のレベルの期間以上の期間となっている。【００１９】
図２は、本実施の形態１のＡ／Ｄ変換器１０００における合成回路１２０の構成の一例を示す図である。【００２０】
図２に示されるように、本合成回路１２０は、前記外部入力クロック信号ＣＫＩＮを入力とし、遅延クロック１５１ａを出力する遅延回路１５１と、前記動作期間検出回路１２１の出力である前記動作期間検出信号２０２と、前記遅延回路１５１からの遅延クロック１５１ａとを２入力とし、内部クロック２０３を出力するＯＲ回路１５２と、によって構成される。【００２１】
図３は、本実施の形態１のＡ／Ｄ変換器１０００における動作期間検出回路１２１の構成を示す図である。【００２２】
図３において、本実施の形態１における動作期間検出回路１２１は、前記比較回路１１１と同一構成の第１、第２の比較回路レプリカ１４０、１４１と、前記第１、第２の比較回路レプリカ１４０、１４１の入力電圧を生成する参照電圧生成回路１４２と、前記第１、第２の比較回路レプリカ１４０、１４１に入力される動作クロックを生成する分周回路１４３とを、有して構成される。【００２３】
ここで、前記比較回路１１１と同一構成の第１、第２の比較回路レプリカ１４０、１４１の前記動作クロックは、該第１、第２の比較回路レプリカ１４０、１４１の比較動作時間が、前記外部入力クロックＣＫＩＮにより決定される比較期間より長い期間を必要とする場合もあり、前記外部入力クロックＣＫＩＮの２倍以上の期間である必要がある。そのため、前記分周回路１４３は、前記外部入力クロックＣＫＩＮを入力とし、該外部入力クロックＣＫＩＮの２倍以上の周期である正相分周クロックＣＬＫ＿ＤＩＶ１と、前記正相分周クロックＣＬＫ＿ＤＩＶ１の反転信号である反転分周クロックＣＬＫ＿ＤＩＶ２とを、出力する。【００２４】
前記参照電圧生成回路１４２は、単位抵抗Ｒ１〜Ｒｎと、パワーダウン用のＮＭＯＳトランジスタ１５４と、セレクタ１５３とから構成され、前記単位抵抗Ｒ１〜Ｒｎと、パワーダウン用のＮＭＯＳトランジスタ１５４との直列回路が、所望の重み付けされた分圧電圧ＶＲ１〜ＶＲｎ−１を出力し、前記セレクタ１５３が、前記分圧電圧ＶＲ１〜ＶＲｎ−１の中の２値を選択することにより、参照電圧２２０、２２１を生成する。【００２５】
前記第１、第２の比較回路レプリカ１４０、１４１は、前記外部入力クロックＣＫＩＮを分周したクロックである前記正相分周クロックＣＬＫ＿ＤＩＶ１と、その反転信号である前記反転分周クロックＣＬＫ＿ＤＩＶ２とを、それぞれ入力クロックとし、前記参照電圧生成回路１４２から出力される前記参照電圧２２０、２２１を、その各々の入力とし、それぞれ、各２入力を比較した比較結果２３０、２３１を出力する。【００２６】
前記比較結果２３０、２３１は、ＯＲ回路１４４に入力され、前記ＯＲ回路１４４は、Ａ／Ｄ変換器１０００の比較回路の動作期間を検出した信号である動作期間検出信号２０２を出力する。【００２７】
図４は、本実施の形態１のＡ／Ｄ変換器１０００における動作期間検出回路１２１、および合成回路１２０の動作タイミングチャートを示す。【００２８】
図４に示されるように、正相分周クロックＣＬＫ＿ＤＩＶ１の立ち上がりｔ２１、およびｔ２７で、第１の比較回路レプリカ１４０が比較動作を開始し、比較結果２３０が“Ｌ”レベルへ遷移する時間ｔ２３、およびｔ２８で比較動作を終了し、同様に、反転分周クロックＣＬＫ＿ＤＩＶ２の立ち上がりｔ２４、およびｔ３０で、第２の比較回路レプリカ１４１が比較動作を開始し、比較結果２３１が“Ｌ”レベルへ遷移する時間ｔ２６、およびｔ３１で比較動作を終了する。【００２９】
動作期間検出回路１２１のＯＲ回路１４４は、第１の比較回路レプリカ１４０の比較結果２３０と第２の比較回路レプリカ１４１の比較結果２３１を入力とし、比較結果２３０は期間ｔ２１〜ｔ２３、期間ｔ２４〜ｔ２８、期間ｔ３０〜ｔ３２でＨレベルであり、比較結果２３１は期間ｔ２１〜ｔ２６、期間ｔ２７〜ｔ３１でＨレベルであるため、期間ｔ２１〜ｔ２３、期間ｔ２７〜ｔ２８、期間ｔ２４〜ｔ２６、期間ｔ３０〜ｔ３１に、“Ｈ”レベルとなる動作期間検出信号２０２を出力する。【００３０】
また、合成回路１２０のＯＲ回路１５５は、外部入力クロックＣＫＩＮの遅延クロック１５１ａと動作期間検出信号２０２を入力とし、外部入力クロックＣＫＩＮは期間ｔ２１〜ｔ２２、期間ｔ２４〜２５、期間ｔ２７〜ｔ２９、期間ｔ３０〜ｔ３２でＨレベルであり、動作期間検出信号２０２は期間ｔ２１〜ｔ２３、期間ｔ２７〜ｔ２８、期間ｔ２４〜ｔ２６、期間ｔ３０〜ｔ３１でＨレベルであるため、期間ｔ２１〜ｔ２３、期間ｔ２７〜ｔ２９、期間ｔ２４〜ｔ２６、期間ｔ３０〜ｔ３２に、“Ｈ”レベルとなる内部クロック２０３を出力する。なお、図４では、合成回路１２０の遅延回路１５１による遅延がほぼゼロの場合を示している。【００３１】
このように、期間ｔ２１〜ｔ２３、期間ｔ２４〜ｔ２６で、内部クロック２０３がＨレベルの期間ｔ２０３１は外部入力クロックＣＫＩＮがＨレベルの期間ＴＣＫＩＮ１より長く、内部クロック２０３がＨレベルの期間ｔ２０３１は第１、第２の比較回路レプリカ１４０、１４１の比較結果２０３、２３１で示される比較期間と等しくなっている。また、期間ｔ２７〜ｔ２９、期間ｔ３０〜ｔ３２で、内部クロック２０３がＨレベルの期間ｔ２０３１は第１、第２の比較回路レプリカ１４０、１４１の比較結果２３０、２３１で示される比較期間より長くなっている。従って、例えば期間ｔ２１〜ｔ２３、期間ｔ２４〜ｔ２６のように、外部入力クロックＣＫＩＮの所定の期間が比較期間より短い場合でも、内部クロック２０３を用いることにより、比較回路の比較動作時間を確保することができる。【００３２】
このような本実施の形態１のＡ／Ｄ変換器１０００によれば、第１のクロック（内部クロック）２０３の第１の所定のレベルの期間にアナログ入力信号を比較し、前記第１のクロック２０３の第２の所定のレベルの期間に比較結果を保持する比較回路１１１と、前記第１のクロック２０３の第１の所定のレベルの期間にリセットし、前記第１のクロック２０３の第２の所定のレベルの期間に前記比較結果を符号化する符号化回路１１２と、前記比較回路１１１と同一構成の回路である比較回路レプリカ１４０、１４１を含み、外部入力クロックに従って動作し、該Ａ／Ｄ変換器１０００の前記比較回路１１１の動作期間を検出した動作期間検出信号２０２を出力する動作期間検出回路１２１と、前記外部入力クロックと、前記動作期間検出回路１２１の出力である前記動作期間検出信号２０２とを入力とし、前記第１のクロック２０３を生成する合成回路１２０とを備え、前記第１のクロックの第１の所定のレベルの期間が、前記外部入力クロックの第１の所定のレベルの期間以上の期間であるものとしたので、比較回路１１１に入力される前記第１のクロック２０３の比較期間が、前記比較回路１１１を構成する比較器の比較動作期間以上の期間になることとなり、外部入力クロック信号ＣＫＩＮのＤＵＴＹ比の変動に依存せずに、該Ａ／Ｄ変換器のＡ／Ｄ変換精度を維持できるものが得られる効果がある。【００３３】
（実施の形態２）
以下、本発明の実施の形態２によるＡ／Ｄ変換器２０００を、図面を参照して説明する。【００３４】
図５（ａ）は、本実施の形態２によるＡ／Ｄ変換器２０００を示し、図５（ｂ）は、本実施の形態２のＡ／Ｄ変換器２０００における、動作期間検出回路５２１を示す。【００３５】
図５（ａ）に示す本実施の形態２のＡ／Ｄ変換器２０００は、該Ａ／Ｄ変換器における動作期間検出回路として、図５（ｂ）に示す動作期間検出回路５２１を有するものとしたものである。【００３６】
すなわち、該動作期間検出回路５２１は、インバータ１６０と、本実施の形態２のＡ／Ｄ変換器２０００における前記符号化回路１１２と同一構成である符号化回路レプリカ１６１を含み、該符号化回路レプリカ１６１は、電荷を充電するプリチャージトランジスタ１６２と、ＲＯＭトランジスタＲＯＭ１〜ＲＯＭｎと、電荷を放電するディスチャージトランジスタ１６３と、から構成される。【００３７】
前記符号化回路レプリカ１６１は、外部入力クロック信号ＣＫＩＮの反転信号である反転外部入力クロック信号ＣＫＩＮＢを、動作クロックとし、前記反転外部入力クロック信号ＣＫＩＮＢが、“Ｌ”レベルのとき、初期化期間であり、このとき、前記プリチャージトランジスタ１６２はＯＮ、前記ディスチャージトランジスタ１６３はＯＦＦし、ビット線ＢＩＴは、“Ｈ”レベルになる。【００３８】
また、前記反転外部入力クロック信号ＣＫＩＮＢが、“Ｈ”レベルのとき、符号化期間であり、前記プリチャージトランジスタ１６２は、ＯＦＦ、前記ディスチャージトランジスタ１６３は、ＯＮし、前記符号化期間に、前記ＲＯＭトランジスタＲＯＭ１〜ＲＯＭｎのいずれかのゲート入力を、“Ｈ”レベルにすることにより、（図５では、ＲＯＭトランジスタＲＯＭ１のゲート入力を、“Ｈ”レベルとしている）、前記ビット線ＢＩＴの電荷が放電され、このように、前記符号化期間に、前記ＲＯＭトランジスタ１〜ｎのいずれかのゲート電圧を“Ｈ”レベル、にすることにより、ビット線ＢＩＴは“Ｌ”レベルになる。【００３９】
前記ビット線ＢＩＴと、前記反転外部入力クロック信号ＣＫＩＮＢは、ＮＯＲ回路１６４に入力され、前記ＮＯＲ回路１６４は、該Ａ／Ｄ変換器２０００の符号化回路の動作期間を検出した信号である動作期間検出信号２０２を出力する。【００４０】
図６は、本実施の形態２のＡ／Ｄ変換器２０００における動作期間検出回路５２１、および合成回路１２０の動作タイミングチャートを示す。【００４１】
次に、本実施の形態２のＡ／Ｄ変換器２０００の動作について、図６を用いて説明する。【００４２】
反転外部入力クロック信号ＣＫＩＮＢの立ち下がり時刻ｔ４１、ｔ４５で、プリチャージトランジスタ１６２が、ＯＦＦからＯＮに、ディスチャージトランジスタ１６３が、ＯＮからＯＦＦに遷移し、ビット線ＢＩＴが、“Ｈ”レベルに変化する（リセットされる）。【００４３】
前記反転外部入力クロック信号ＣＫＩＮＢの立ち上がり時刻ｔ４３、ｔ４７で、前記プリチャージトランジスタ１６２が、ＯＮからＯＦＦに、前記ディスチャージトランジスタ１６３が、ＯＦＦからＯＮに遷移する。このとき、ＲＯＭトランジスタＲＯＭ１〜ＲＯＭｎのいずれかのゲート入力が“Ｈ”レベル（ＯＮ状態）であるため、前記ビット線ＢＩＴは、ｔ４４、ｔ４８の時刻で“Ｈ”レベルから“Ｌ”レベルに変化する（符号化される）。【００４４】
前記反転外部入力クロック信号ＣＫＩＮＢと、ビット線ＢＩＴの変化より、ｔ４４〜ｔ４７を符号化回路のリセット期間、ｔ４７〜ｔ４８を符号化回路の符号化期間とする動作期間検出信号２０２、および内部クロック２０３を、出力する。【００４５】
すなわち、動作期間検出回路５２１のＮＯＲ回路１６４は反転外部入力クロック信号ＣＫＩＮＢとビット線ＢＩＴを入力とし、反転外部入力クロック信号ＣＫＩＮＢは期間ｔ４３〜ｔ４５、期間ｔ４７〜ｔ４８でＨレベルであり、ビット線ＢＩＴは期間ｔ４１〜ｔ４４、ｔ４５〜ｔ４８でＨレベルであるため、期間ｔ４４〜ｔ４７に“Ｈ”レベル、期間ｔ４３〜ｔ４４、ｔ４７〜ｔ４８で“Ｌ”レベルとなる動作期間検出信号２０２を出力する。【００４６】
また、合成回路１２０のＯＲ回路１５２は、外部入力クロック信号ＣＫＩＮの遅延クロック１５１ａと動作期間検出信号２０２を入力とし、外部入力クロック信号ＣＫＩＮは期間ｔ４１〜ｔ４２、期間ｔ４５〜ｔ４６でＨレベルであり、動作期間検出信号２０２は期間ｔ４４〜ｔ４７でＨレベルであるため、期間ｔ４４〜ｔ４７に“Ｈ”レベル、期間ｔ４３〜ｔ４４、ｔ４７〜ｔ４８で“Ｌ”レベルとなる内部クロック２０３を出力する。なお、図６では、合成回路１２０の遅延回路１５１による遅延がほぼゼロの場合を示している。【００４７】
このように、内部クロック２０３のＨレベルの期間ｔ４４〜ｔ４７は外部入力クロックＣＫＩＮのＨレベルの期間ｔ４５〜ｔ４６より長く、内部クロック２０３のＨレベルの期間と符号化回路のリセット期間はともに期間ｔ４４〜ｔ４７であり、等しくなっている。ここで、符号化回路の符号化動作時間が外部入力クロックＣＫＩＮにより決定される符号化時間より短いが、比較回路の比較動作時間が外部入力クロックＣＫＩＮにより決定される比較時間より長い時間を必要とする場合がある。図８に示した場合と同様に、比較回路の比較期間と符号化回路のリセット期間は等しいため、本実施の形態２では、内部クロック２０３のＨレベルの期間が、符号化回路のリセット動作期間以上の期間となることにより、比較回路の比較動作時間を確保することができる。【００４８】
このような本実施の形態２のＡ／Ｄ変換器２０００によれば、第１のクロック（内部クロック）２０３の第１の所定のレベルの期間にアナログ入力信号を比較し、前記第１のクロック２０３の第２の所定のレベルの期間に比較結果を保持する比較回路１１１と、前記第１のクロック２０３の第１の所定のレベルの期間にリセットし、前記第１のクロック２０３の第２の所定のレベルの期間に前記比較結果を符号化する符号化回路１１２と、前記符号化回路１１２と同一構成の回路である符号化回路レプリカ１６１を含み、外部入力クロックに従って動作し、該Ａ／Ｄ変換器２０００の動作期間を検出した動作期間検出信号２０２を出力する動作期間検出回路５２１と、前記外部入力クロックと、前記動作期間検出回路５２１の出力である前記動作期間検出信号２０２とを入力とし、前記第１のクロック２０３を生成する合成回路１２０とを備え、前記第１のクロック２０３の第１の所定のレベルの期間が、前記外部入力クロックの第１の所定のレベルの期間以上の期間である、ものとしたので、比較回路１１１の比較期間が前記符号化回路１１２のリセット期間に常に等しいため、比較回路１１１に入力される内部クロック２０３の比較期間が、符号化回路１１２のリセット期間、すなわち、比較回路１１１を構成する比較器の比較動作時間以上の期間になることとなり、外部入力クロック信号ＣＫＩＮのＤＵＴＹ比の変動に依存せずに、該Ａ／Ｄ変換器のＡ／Ｄ変換精度を維持できるものが得られる効果がある。
【産業上の利用可能性】
【００４９】
本発明にかかるＡ／Ｄ変換器は、温度、プロセス、電源電圧等の外部条件と、前記外部入力クロックのＤＵＴＹ比の変動等に依存せずに、Ａ／Ｄ変換精度を維持することができ、電子機器、電子回路に使用するＡ／Ｄ変換器として有用である。
【図１】
2008026440.tif 000003
【図２】
2008026440.tif 000004
【図３】
2008026440.tif 000005
【図４】
2008026440.tif 000006
【図５（ａ）】
2008026440.tif 000007
【図５（ｂ）】
2008026440.tif 000008
【図６】
2008026440.tif 000009
【図７】
2008026440.tif 000010
【図８】
2008026440.tif 000011
【手続補正書】
【提出日】平成19年12月27日(2007.12.27)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１のクロックの第１の所定のレベルの第１の期間に、アナログ入力信号を所定値と比較し、前記第１のクロックの第２の所定のレベルの第２の期間に、その比較結果を保持する比較回路と、
前記第１のクロックの第１の所定のレベルの第１の期間に、リセットされ、前記第１のクロックの第２の所定のレベルの第２の期間に、前記比較回路の比較結果を符号化する符号化回路と、
外部入力クロックに従って動作し、該Ａ／Ｄ変換器の動作期間を検出した動作期間検出信号を出力する動作期間検出回路と、
前記外部入力クロックと、前記動作期間検出回路の出力である前記動作期間検出信号とを入力とし、前記第１のクロックを生成する合成回路とを備え、
前記第１のクロックは、前記外部入力クロックと同一周期であり、
前記第１のクロックの第１の所定のレベルの前記第１の期間が、前記外部入力クロックの前記第１の所定のレベルの期間以上の期間である、
ことを特徴とするＡ／Ｄ変換器。
【請求項２】
請求項１記載のＡ／Ｄ変換器において、
前記動作期間検出回路が、該Ａ／Ｄ変換器を構成するいずれかの回路と同一構成の回路を含む、
ことを特徴とするＡ／Ｄ変換器。
【請求項３】
請求項２記載のＡ／Ｄ変換器において、
前記動作期間検出回路が、該Ａ／Ｄ変換器を構成する比較回路と同一構成の回路を含む、
ことを特徴とするＡ／Ｄ変換器。
【請求項４】
請求項２記載のＡ／Ｄ変換器において、
前記動作期間検出回路が、該Ａ／Ｄ変換器を構成する符号化回路と同一構成の回路を含む、
ことを特徴とするＡ／Ｄ変換器。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ａ／Ｄ変換器に関し、特に並列型の構成を有するＡ／Ｄ変換器に関する。
【背景技術】
【０００２】
以下に、従来の並列型Ａ／Ｄ変換器について説明する。
【０００３】
図７は、従来の並列型Ａ／Ｄ変換器（例えば、特許文献１の図１に示される）７００を示す図であり、該Ａ／Ｄ変換器７００は、比較回路１１１、符号化回路１１２、およびクロックバッファ１２２から構成される。
【０００４】
前記従来の並列型Ａ／Ｄ変換器７００の動作は、前記特許文献１における〔実施の形態１〕において説明されているが、以下のとおりのものである。
【０００５】
すなわち、前記クロックバッファ１２２には、外部入力クロック信号ＣＫＩＮが入力され、該クロックバッファ１２２は、前記比較回路１１１、および前記符号化回路１１２に、前記外部入力クロック信号ＣＫＩＮに同期した内部クロック２０３を供給する。
【０００６】
図８は、前記外部入力クロック信号ＣＫＩＮを受けて動作する、前記比較回路１１１、および前記符号化回路１１２のタイミングチャートを示す。
【０００７】
前記外部入力クロック信号ＣＫＩＮの第１の所定のレベルＶ１の第１の期間Ｔ１に、前記比較回路１１１は比較動作を、前記符号化回路１１２はリセット動作を行い、前記外部入力クロック信号ＣＫＩＮの第２の所定のレベルＶ２の第２の期間Ｔ２に、前記比較回路１１１はリセット動作を、前記符号化回路１１２は符号化動作を行うものであり、このように、従来のＡ／Ｄ変換器７００の動作は、前記外部入力クロック信号ＣＫＩＮのＤＵＴＹ比に依存したものであった。
【特許文献１】特開２００３−１５８４５６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところが、近年のＡ／Ｄ変換器に要求される動作周波数の高速化に伴い、比較回路１１１、および符号化回路１１２の動作期間は、外部入力クロック信号ＣＫＩＮのＤＵＴＹ比に依存するため、充分な動作期間が取れない場合があり、そのため、変換精度を維持することが困難になってきているものであった。
【０００９】
本発明は、上記従来の課題を解決するためになされたもので、前記外部入力クロックのＤＵＴＹ比の変動に依存せず、前記比較回路、および前記符号化回路に必要な動作期間を確保することができ、Ａ／Ｄ変換精度を維持することのできるＡ／Ｄ変換器を提供することにある。
【課題を解決するための手段】
【００１０】
上記課題を解決するため、本発明の請求項１にかかるＡ／Ｄ変換器は、第１のクロックの第１の所定のレベルの期間にアナログ入力信号を比較し、前記第１のクロックの第２の所定のレベルの期間に比較結果を保持する比較回路と、前記第１のクロックの第１の所定のレベルの期間にリセットし、前記第１のクロックの第２の所定のレベルの期間に前記比較結果を符号化する符号化回路と、外部入力クロックに従って動作し、該Ａ／Ｄ変換器の動作期間を検出した動作期間検出信号を出力する動作期間検出回路と、前記外部入力クロックと、前記動作期間検出回路の出力である前記動作期間検出信号とを入力とし、前記第１のクロックを生成する合成回路とを備え、前記第１のクロックは、前記外部入力クロックと同一周期であり、前記第１のクロックの第１の所定のレベルの期間が、前記外部入力クロックの第１の所定のレベルの期間以上の期間である、ことを特徴とする。
【００１１】
本発明の請求項２にかかるＡ／Ｄ変換器は、請求項１記載のＡ／Ｄ変換器において、前記動作期間検出回路が、該Ａ／Ｄ変換器を構成するいずれかの回路と同一構成の回路を含む、ことを特徴とする。
【００１２】
本発明の請求項３にかかるＡ／Ｄ変換器は、請求項２記載のＡ／Ｄ変換器において、前記動作期間検出回路が、該Ａ／Ｄ変換器を構成する比較回路と同一構成の回路を含む、ことを特徴とする。
【００１３】
本発明の請求項４にかかるＡ／Ｄ変換器は、請求項２記載のＡ／Ｄ変換器において、前記動作期間検出回路が、該Ａ／Ｄ変換器を構成する符号化回路と同一構成の回路を含む、ことを特徴とする。
【発明の効果】
【００１４】
本発明にかかるＡ／Ｄ変換器は、比較回路と、符号化回路とに加え、外部入力クロックに従って動作し、該Ａ／Ｄ変換器の動作期間を検出した動作期間検出信号を出力する動作期間検出回路と、前記外部入力クロックと、前記動作期間検出回路の出力である前記動作期間検出信号とを入力とし、前記第１のクロックを生成する合成回路とを設けたことにより、前記外部入力クロックのＤＵＴＹ比の変動に依存せずに、前記比較回路と、前記符号化回路の動作期間を十分に確保した前記第１のクロックを生成、出力することができ、Ａ／Ｄ変換精度を維持することができる。
【発明を実施するための最良の形態】
【００１５】
（実施の形態１）
図１は、本発明の実施の形態１によるＡ／Ｄ変換器１０００のブロック構成を示す図である。
【００１６】
図１に示されるように、本実施の形態１のＡ／Ｄ変換器１０００は、内部クロック２０３（第１のクロック）の第１の所定のレベルの期間に、アナログ入力信号を比較し、前記内部クロック２０３の第２の所定のレベルの期間に、比較結果を保持する比較回路１１１と、前記内部クロック２０３の第１の所定のレベルの期間に、リセットし、前記内部クロック２０３の第２の所定のレベルの期間に、前記比較結果を符号化する符号化回路１１２と、外部入力クロック信号ＣＫＩＮに従って動作し、該Ａ／Ｄ変換器の動作期間を検出した動作期間検出信号を出力する動作期間検出回路１２１と、前記外部入力クロック信号ＣＫＩＮと、前記動作期間検出回路１２１の出力である動作期間検出信号２０２とを合成し、前記内部クロック２０３を生成する合成回路１２０と、によって構成され、かつ、前記第１のクロック２０３は、前記外部入力クロックと同一周期であり、前記内部クロック２０３の第１の所定のレベルの期間が、前記外部入力クロックの前記第１の所定のレベルの期間以上の期間となっている。
ここで、本実施の形態１の比較回路１１１の構成の一例として、特許文献１の図２に示されるような、複数の出力電圧セットのうち第１の出力電圧セットと第２の出力電圧セットとが入力される入力トランジスタ部と、クロック信号に従って動作する正帰還部とを含む比較回路などが挙げられる。
【００１７】
図２は、本実施の形態１のＡ／Ｄ変換器１０００における合成回路１２０の構成の一例を示す図である。
【００１８】
図２に示されるように、本合成回路１２０は、前記外部入力クロック信号ＣＫＩＮを入力とし、遅延クロック１５１ａを出力する遅延回路１５１と、前記動作期間検出回路１２１の出力である前記動作期間検出信号２０２と、前記遅延回路１５１からの遅延クロック１５１ａとを２入力とし、内部クロック２０３を出力するＯＲ回路１５２と、によって構成される。
【００１９】
図３は、本実施の形態１のＡ／Ｄ変換器１０００における動作期間検出回路１２１の構成を示す図である。
【００２０】
図３において、本実施の形態１における動作期間検出回路１２１は、前記比較回路１１１と同一構成の第１、第２の比較回路レプリカ１４０、１４１と、前記第１、第２の比較回路レプリカ１４０、１４１の入力電圧を生成する参照電圧生成回路１４２と、前記第１、第２の比較回路レプリカ１４０、１４１に入力される動作クロックを生成する分周回路１４３と、前記第１、第２の比較回路レプリカ１４０、１４１の各出力を入力とするＡＮＤ回路１４４とを、有して構成される。
【００２１】
ここで、前記比較回路１１１と同一構成の第１、第２の比較回路レプリカ１４０、１４１の前記動作クロックは、該第１、第２の比較回路レプリカ１４０、１４１の比較動作時間が、前記外部入力クロックＣＫＩＮにより決定される比較期間より長い期間を必要とする場合もあり、前記外部入力クロックＣＫＩＮの２倍以上の期間である必要がある。そのため、前記分周回路１４３は、前記外部入力クロックＣＫＩＮを入力とし、該外部入力クロックＣＫＩＮの２倍以上の周期である正相分周クロックＣＬＫ＿ＤＩＶ１と、前記正相分周クロックＣＬＫ＿ＤＩＶ１の反転信号である反転分周クロックＣＬＫ＿ＤＩＶ２とを、出力する。
【００２２】
前記参照電圧生成回路１４２は、単位抵抗Ｒ１〜Ｒｎと、パワーダウン用のＮＭＯＳトランジスタ１５４と、セレクタ１５３とから構成され、前記単位抵抗Ｒ１〜Ｒｎと、パワーダウン用のＮＭＯＳトランジスタ１５４との直列回路が、所望の重み付けされた分圧電圧ＶＲ１〜ＶＲｎ−１を出力し、前記セレクタ１５３が、前記分圧電圧ＶＲ１〜ＶＲｎ−１の中の２値を選択することにより、参照電圧２２０、２２１を生成する。
【００２３】
前記第１、第２の比較回路レプリカ１４０、１４１は、前記外部入力クロックＣＫＩＮを分周したクロックである前記正相分周クロックＣＬＫ＿ＤＩＶ１と、その反転信号である前記反転分周クロックＣＬＫ＿ＤＩＶ２とを、それぞれ入力クロックとし、前記参照電圧生成回路１４２から出力される前記参照電圧２２０、２２１を、その各々の入力とし、それぞれ、各２入力を比較した比較結果２３０、２３１を出力する。
【００２４】
前記比較結果２３０、２３１は、ＡＮＤ回路１４４に入力され、前記ＡＮＤ回路１４４は、Ａ／Ｄ変換器１０００の比較回路の動作期間を検出した信号である動作期間検出信号２０２を出力する。
【００２５】
図４は、本実施の形態１のＡ／Ｄ変換器１０００における動作期間検出回路１２１、および合成回路１２０の動作タイミングチャートを示す。
【００２６】
図４に示されるように、正相分周クロックＣＬＫ＿ＤＩＶ１の立ち上がりｔ２１、およびｔ２７で、第１の比較回路レプリカ１４０が比較動作を開始し、比較結果２３０が“Ｌ”レベルへ遷移する時間ｔ２３、およびｔ２８で比較動作を終了し、同様に、反転分周クロックＣＬＫ＿ＤＩＶ２の立ち上がりｔ２４、およびｔ３０で、第２の比較回路レプリカ１４１が比較動作を開始し、比較結果２３１が“Ｌ”レベルへ遷移する時間ｔ２６、およびｔ３１で比較動作を終了する。
【００２７】
動作期間検出回路１２１のＡＮＤ回路１４４は、第１の比較回路レプリカ１４０の比較結果２３０と第２の比較回路レプリカ１４１の比較結果２３１を入力とし、比較結果２３０は期間ｔ２１〜ｔ２３、期間ｔ２４〜ｔ２８、期間ｔ３０〜ｔ３２でＨレベルであり、比較結果２３１は期間ｔ２１〜ｔ２６、期間ｔ２７〜ｔ３１でＨレベルであるため、期間ｔ２１〜ｔ２３、期間ｔ２７〜ｔ２８、期間ｔ２４〜ｔ２６、期間ｔ３０〜ｔ３１に、“Ｈ”レベルとなる動作期間検出信号２０２を出力する。
【００２８】
また、合成回路１２０のＯＲ回路１５２は、外部入力クロックＣＫＩＮの遅延クロック１５１ａと動作期間検出信号２０２を入力とし、外部入力クロックＣＫＩＮは期間ｔ２１〜ｔ２２、期間ｔ２４〜２５、期間ｔ２７〜ｔ２９、期間ｔ３０〜ｔ３２でＨレベルであり、動作期間検出信号２０２は期間ｔ２１〜ｔ２３、期間ｔ２７〜ｔ２８、期間ｔ２４〜ｔ２６、期間ｔ３０〜ｔ３１でＨレベルであるため、期間ｔ２１〜ｔ２３、期間ｔ２７〜ｔ２９、期間ｔ２４〜ｔ２６、期間ｔ３０〜ｔ３２に、“Ｈ”レベルとなる内部クロック２０３を出力する。なお、図４では、合成回路１２０の遅延回路１５１による遅延がほぼゼロの場合を示している。
【００２９】
このように、期間ｔ２１〜ｔ２３、期間ｔ２４〜ｔ２６で、内部クロック２０３がＨレベルの期間ｔ２０３１は外部入力クロックＣＫＩＮがＨレベルの期間ＴＣＫＩＮ１より長く、内部クロック２０３がＨレベルの期間ｔ２０３１は第１、第２の比較回路レプリカ１４０、１４１の比較結果２０３、２３１で示される比較期間と等しくなっている。また、期間ｔ２７〜ｔ２９、期間ｔ３０〜ｔ３２で、内部クロック２０３がＨレベルの期間ｔ２０３１は第１、第２の比較回路レプリカ１４０、１４１の比較結果２３０、２３１で示される比較期間より長くなっている。従って、例えば期間ｔ２１〜ｔ２３、期間ｔ２４〜ｔ２６のように、外部入力クロックＣＫＩＮの所定の期間が比較期間より短い場合でも、内部クロック２０３を用いることにより、比較回路の比較動作時間を確保することができる。
【００３０】
このような本実施の形態１のＡ／Ｄ変換器１０００によれば、第１のクロック（内部クロック）２０３の第１の所定のレベルの期間にアナログ入力信号を比較し、前記第１のクロック２０３の第２の所定のレベルの期間に比較結果を保持する比較回路１１１と、前記第１のクロック２０３の第１の所定のレベルの期間にリセットし、前記第１のクロック２０３の第２の所定のレベルの期間に前記比較結果を符号化する符号化回路１１２と、前記比較回路１１１と同一構成の回路である比較回路レプリカ１４０、１４１を含み、外部入力クロックに従って動作し、該Ａ／Ｄ変換器１０００の前記比較回路１１１の動作期間を検出した動作期間検出信号２０２を出力する動作期間検出回路１２１と、前記外部入力クロックと、前記動作期間検出回路１２１の出力である前記動作期間検出信号２０２とを入力とし、前記第１のクロック２０３を生成する合成回路１２０とを備え、前記第１のクロック２０３は、前記外部入力クロックと同一周期であり、前記第１のクロックの第１の所定のレベルの期間が、前記外部入力クロックの第１の所定のレベルの期間以上の期間であるものとしたので、比較回路１１１に入力される前記第１のクロック２０３は、前記外部入力クロックと同一周期であり、前記第１のクロック２０３の比較期間が、前記比較回路１１１を構成する比較器の比較動作期間以上の期間になることとなり、外部入力クロック信号ＣＫＩＮのＤＵＴＹ比の変動に依存せずに、該Ａ／Ｄ変換器のＡ／Ｄ変換精度を維持できるものが得られる効果がある。
【００３１】
（実施の形態２）
以下、本発明の実施の形態２によるＡ／Ｄ変換器２０００を、図面を参照して説明する。
【００３２】
図５（ａ）は、本実施の形態２によるＡ／Ｄ変換器２０００を示し、図５（ｂ）は、本実施の形態２のＡ／Ｄ変換器２０００における、動作期間検出回路５２１を示す。
【００３３】
図５（ａ）に示す本実施の形態２のＡ／Ｄ変換器２０００は、該Ａ／Ｄ変換器における動作期間検出回路として、図５（ｂ）に示す動作期間検出回路５２１を有するものとしたものである。
【００３４】
すなわち、該動作期間検出回路５２１は、インバータ１６０と、本実施の形態２のＡ／Ｄ変換器２０００における前記符号化回路１１２と同一構成である符号化回路レプリカ１６１を含み、該符号化回路レプリカ１６１は、電荷を充電するプリチャージトランジスタ１６２と、ＲＯＭトランジスタＲＯＭ１〜ＲＯＭｎと、電荷を放電するディスチャージトランジスタ１６３と、から構成される。
【００３５】
前記符号化回路レプリカ１６１は、外部入力クロック信号ＣＫＩＮの反転信号である反転外部入力クロック信号ＣＫＩＮＢを、動作クロックとし、前記反転外部入力クロック信号ＣＫＩＮＢが、“Ｌ”レベルのとき、初期化期間であり、このとき、前記プリチャージトランジスタ１６２はＯＮ、前記ディスチャージトランジスタ１６３はＯＦＦし、ビット線ＢＩＴは、“Ｈ”レベルになる。
【００３６】
また、前記反転外部入力クロック信号ＣＫＩＮＢが、“Ｈ”レベルのとき、符号化期間であり、前記プリチャージトランジスタ１６２は、ＯＦＦ、前記ディスチャージトランジスタ１６３は、ＯＮし、前記符号化期間に、前記ＲＯＭトランジスタＲＯＭ１〜ＲＯＭｎのいずれかのゲート入力を、“Ｈ”レベルにすることにより、（図５では、ＲＯＭトランジスタＲＯＭ１のゲート入力を、“Ｈ”レベルとしている）、前記ビット線ＢＩＴの電荷が放電され、このように、前記符号化期間に、前記ＲＯＭトランジスタ１〜ｎのいずれかのゲート電圧を“Ｈ”レベル、にすることにより、ビット線ＢＩＴは“Ｌ”レベルになる。
【００３７】
前記ビット線ＢＩＴと、前記反転外部入力クロック信号ＣＫＩＮＢは、ＮＯＲ回路１６４に入力され、前記ＮＯＲ回路１６４は、該Ａ／Ｄ変換器２０００の符号化回路の動作期間を検出した信号である動作期間検出信号２０２を出力する。
【００３８】
図６は、本実施の形態２のＡ／Ｄ変換器２０００における動作期間検出回路５２１、および合成回路１２０の動作タイミングチャートを示す。
【００３９】
次に、本実施の形態２のＡ／Ｄ変換器２０００の動作について、図６を用いて説明する。
【００４０】
反転外部入力クロック信号ＣＫＩＮＢの立ち下がり時刻ｔ４１、ｔ４５で、プリチャージトランジスタ１６２が、ＯＦＦからＯＮに、ディスチャージトランジスタ１６３が、ＯＮからＯＦＦに遷移し、ビット線ＢＩＴが、“Ｈ”レベルに変化する（リセットされる）。
【００４１】
前記反転外部入力クロック信号ＣＫＩＮＢの立ち上がり時刻ｔ４３、ｔ４７で、前記プリチャージトランジスタ１６２が、ＯＮからＯＦＦに、前記ディスチャージトランジスタ１６３が、ＯＦＦからＯＮに遷移する。このとき、ＲＯＭトランジスタＲＯＭ１〜ＲＯＭｎのいずれかのゲート入力が“Ｈ”レベル（ＯＮ状態）であるため、前記ビット線ＢＩＴは、ｔ４４、ｔ４８の時刻で“Ｈ”レベルから“Ｌ”レベルに変化する（符号化される）。
【００４２】
前記反転外部入力クロック信号ＣＫＩＮＢと、ビット線ＢＩＴの変化より、ｔ４４〜ｔ４７を符号化回路のリセット期間、ｔ４７〜ｔ４８を符号化回路の符号化期間とする動作期間検出信号２０２、および内部クロック２０３を、出力する。
【００４３】
すなわち、動作期間検出回路５２１のＮＯＲ回路１６４は反転外部入力クロック信号ＣＫＩＮＢとビット線ＢＩＴを入力とし、反転外部入力クロック信号ＣＫＩＮＢは期間ｔ４３〜ｔ４５、期間ｔ４７〜ｔ４８でＨレベルであり、ビット線ＢＩＴは期間ｔ４１〜ｔ４４、ｔ４５〜ｔ４８でＨレベルであるため、期間ｔ４４〜ｔ４７に“Ｈ”レベル、期間ｔ４３〜ｔ４４、ｔ４７〜ｔ４８で“Ｌ”レベルとなる動作期間検出信号２０２を出力する。
【００４４】
また、合成回路１２０のＯＲ回路１５２は、外部入力クロック信号ＣＫＩＮの遅延クロック１５１ａと動作期間検出信号２０２を入力とし、外部入力クロック信号ＣＫＩＮは期間ｔ４１〜ｔ４２、期間ｔ４５〜ｔ４６でＨレベルであり、動作期間検出信号２０２は期間ｔ４４〜ｔ４７でＨレベルであるため、期間ｔ４４〜ｔ４７に“Ｈ”レベル、期間ｔ４３〜ｔ４４、ｔ４７〜ｔ４８で“Ｌ”レベルとなる内部クロック２０３を出力する。なお、図６では、合成回路１２０の遅延回路１５１による遅延がほぼゼロの場合を示している。
【００４５】
このように、内部クロック２０３のＨレベルの期間ｔ４４〜ｔ４７は外部入力クロックＣＫＩＮのＨレベルの期間ｔ４５〜ｔ４６より長く、内部クロック２０３のＨレベルの期間と符号化回路のリセット期間はともに期間ｔ４４〜ｔ４７であり、等しくなっている。ここで、符号化回路の符号化動作時間が外部入力クロックＣＫＩＮにより決定される符号化時間より短いが、比較回路の比較動作時間が外部入力クロックＣＫＩＮにより決定される比較時間より長い時間を必要とする場合がある。図８に示した場合と同様に、比較回路の比較期間と符号化回路のリセット期間は等しいため、本実施の形態２では、内部クロック２０３のＨレベルの期間が、符号化回路のリセット動作期間以上の期間となることにより、比較回路の比較動作時間を確保することができる。
【００４６】
このような本実施の形態２のＡ／Ｄ変換器２０００によれば、第１のクロック（内部クロック）２０３の第１の所定のレベルの期間にアナログ入力信号を比較し、前記第１のクロック２０３の第２の所定のレベルの期間に比較結果を保持する比較回路１１１と、前記第１のクロック２０３の第１の所定のレベルの期間にリセットし、前記第１のクロック２０３の第２の所定のレベルの期間に前記比較結果を符号化する符号化回路１１２と、前記符号化回路１１２と同一構成の回路である符号化回路レプリカ１６１を含み、外部入力クロックに従って動作し、該Ａ／Ｄ変換器２０００の動作期間を検出した動作期間検出信号２０２を出力する動作期間検出回路５２１と、前記外部入力クロックと、前記動作期間検出回路５２１の出力である前記動作期間検出信号２０２とを入力とし、前記第１のクロック２０３を生成する合成回路１２０とを備え、前記第１のクロック２０３の第１の所定のレベルの期間が、前記外部入力クロックの第１の所定のレベルの期間以上の期間である、ものとしたので、比較回路１１１の比較期間が前記符号化回路１１２のリセット期間に常に等しいため、比較回路１１１に入力される内部クロック２０３の比較期間が、符号化回路１１２のリセット期間、すなわち、比較回路１１１を構成する比較器の比較動作時間以上の期間になることとなり、外部入力クロック信号ＣＫＩＮのＤＵＴＹ比の変動に依存せずに、該Ａ／Ｄ変換器のＡ／Ｄ変換精度を維持できるものが得られる効果がある。
【産業上の利用可能性】
【００４７】
本発明にかかるＡ／Ｄ変換器は、温度、プロセス、電源電圧等の外部条件と、前記外部入力クロックのＤＵＴＹ比の変動等に依存せずに、Ａ／Ｄ変換精度を維持することができ、電子機器、電子回路に使用するＡ／Ｄ変換器として有用である。
【図面の簡単な説明】
【００４８】
【図１】図１は、本発明の実施の形態１によるＡ／Ｄ変換器１０００の構成図である。
【図２】図２は、前記実施の形態１における合成回路１２０を示す構成図である。
【図３】図３は、前記実施の形態１のＡ／Ｄ変換器１０００における動作期間検出回路１２１の構成図である。
【図４】図４は、前記実施の形態１のＡ／Ｄ変換器１０００の動作タイミング図である。
【図５（ａ）】図５（ａ）は、本発明の実施の形態２によるＡ／Ｄ変換器２０００の構成図である。
【図５（ｂ）】図５（ｂ）は、実施の形態２のＡ／Ｄ変換器２０００における動作期間検出回路５２１の構成図である。
【図６】図６は、実施の形態２のＡ／Ｄ変換器２０００の動作タイミング図である。
【図７】図７は、従来のＡ／Ｄ変換の構成図である。
【図８】図８は、従来のＡ／Ｄ変換器の動作タイミング図である。
【符号の説明】
【００４９】
１０００、２０００  Ａ／Ｄ変換器
１１１  比較回路
１１２  符号化回路
１２０  合成回路
１２１、５２１  動作時間検出回路
１２２  クロックバッファ
１４０  第１の比較回路レプリカ
１４１  第２の比較回路レプリカ
１４３  分周回路
１４４  ＡＮＤ回路
１５１  遅延回路
１５２  ＯＲ回路
１５３  セレクタ
１５４  ＮＭＯＳトランジスタ
１６０  インバータ
１６１  符号化回路レプリカ
１６２  プリチャージトランジスタ
１６３  ディスチャージトランジスタ
２０１  温度計コード信号
２０２  動作期間検出信号
２０３  内部クロック
２０４  デジタル出力信号
２２０、２２１  参照電圧
２２３  パワーダウン信号
２２４  参照電圧セレクト信号
２３０、２３１  比較結果
ＡＩＮ  アナログ入力信号
ＣＫＩＮ  外部入力クロック信号
ＣＬＫ＿ＤＩＶ１  正相分周クロック
ＣＬＫ＿ＤＩＶ２  反転分周クロック
ＶＲ１〜ＶＲｎ−１  抵抗分割電圧
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
2008026440.tif 000012
【図２】
2008026440.tif 000013
【図３】
2008026440.tif 000014
【図４】
2008026440.tif 000015
【図５（ａ）】
2008026440.tif 000016
【図５（ｂ）】
2008026440.tif 000017
【図６】
2008026440.tif 000018
【図７】
2008026440.tif 000019
【図８】
2008026440.tif 000020
【国際調査報告】
2008026440.tif 000021
2008026440.tif 000022