(57)【要約】基体上に形成された絶縁膜中の多層配線層を用いたインダクタの、上下隣接配線間の寄生容量を低減する。  基体１６上の絶縁膜１７中に配設された複数の配線層１８のうち、隣接する少なくとも２つの配線層の各々に形成された一周回の周回配線（Ａ−Ｂ又はＢ−Ｃ）を有し、前記少なくとも２つの配線層に形成された前記一周回の周回配線（Ａ−Ｂ及びＢ−Ｃ）の一端（Ｂ）は相互にビア２で接続され、前記少なくとも２つの配線層に形成された前記一周回の周回配線（Ａ−Ｂ及びＢ−Ｃ）は、基体上方から見て基体面内で実質的に同一位置に配設されることを特徴とするインダクタ。  （図１Ａ）
2008090995.tif 000002
【特許請求の範囲】
【請求項１】
基体上に形成された絶縁膜中に配設された少なくとも２巻のインダクタであって、
前記インダクタは第一のインダクタを含み、
前記第一のインダクタは、前記絶縁膜中に形成された複数の配線層のうち、隣接する少なくとも２つの配線層の各々に形成された一周回の周回配線を有し、
前記少なくとも２つの配線層に形成された前記一周回の周回配線の一端は相互にビアで接続され、
前記少なくとも２つの配線層に形成された前記一周回の周回配線は、基体上方から見て基体面内で実質的に同一位置に配設される
ことを特徴とするインダクタ。
【請求項２】
前記第一のインダクタは、前記少なくとも２つの配線層のいずれかにおいて、前記基体上方から見て前記一周回の周回配線と該一周回の周回配線の他端に接続された一周回の別の周回配線とをもつ
ことを特徴とする、請求項１に記載のインダクタ。
【請求項３】
前記少なくとも２つの配線層の配線間隔よりも、
前記少なくとも２つの配線層のいずれかにおける、前記一周回の周回配線と前記一周回の別の周回配線との配線間隔の方が大きい、
ことを特徴とする、請求項２に記載のインダクタ。
【請求項４】
前記第一のインダクタは、前記少なくとも２つの配線層の各々において、前記基体上方から見て前記一周回の周回配線のみをもつ
ことを特徴とする、請求項１に記載のインダクタ。
【請求項５】
前記複数の配線層のいずれかに第二のインダクタが配設され、
前記第一のインダクタと前記第二のインダクタとが磁気的に結合している
ことを特徴とする、請求項１乃至４のいずれかに記載のインダクタ。
【請求項６】
前記第二のインダクタが、前記基体上方から見て前記第一のインダクタの外側又は内側に、又は前記第一のインダクタと実質的に同一位置に配設されている
ことを特徴とする、請求項５に記載のインダクタ。
【請求項７】
前記第一のインダクタのインダクタンスが、前記第二のインダクタのインダクタンスよりも大きい
ことを特徴とする、請求項５または６に記載のインダクタ。
【請求項８】
前記第二のインダクタの配線は、前記複数の配線層のうちの最厚膜の配線層に形成されている配線を含む
ことを特徴とする、請求項５乃至７のいずれかに記載のインダクタ。
【請求項９】
前記第一のインダクタの配線幅は、前記第二のインダクタの配線の配線幅以下である
ことを特徴とする、請求項５乃至８のいずれかに記載のインダクタ。
【請求項１０】
前記第一のインダクタの配線は、前記複数の配線層のうちの最厚膜の配線層以外の配線層で形成されている、
ことを特徴とする、請求項５乃至９のいずれかに記載のインダクタ。
【請求項１１】
前記第一のインダクタの始端に、可変抵抗素子の一方の端子が接続され、前記第一のインダクタの終端に、前記可変抵抗素子のもう一方の端子が接続されている
ことを特徴とする、請求項５乃至１０に記載のインダクタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基体上に形成された絶縁膜中に配設されたインダクタの構造に関するものである。
【背景技術】
【０００２】
近年、無線ＬＡＮ、Ｂｌｕｅｔｏｏｔｈ、地上デジタルテレビなど種々の高速なデジタル無線方式が実用化されている。これらの無線方式の多くは、半導体チップ上に形成された回路、即ちオンチップインダクタで実現されている。
オンチップインダクタとしては、これまでにさまざまなタイプのインダクタが開示されている。特許文献１（日本国特開平０７−１４２２５８号）、特許文献２（日本国特開平０８−０１７６５６号）、特許文献３（日本国特開２００６−２４５４５５号）に開示されたインダクタは、半導体基板上に絶縁層を介して周回配線を平面的に形成したインダクタである。
特許文献４（日本国特開２００４−１４０１６５号）に開示されたインダクタは、基板上の配線層に周回配線を平面的に形成したインダクタである。
特許文献５（日本国特開２００１−２６７５１２号）に開示されたインダクタは、Ｓｉ基板上に形成された３層配線構造において、そのうちの上側２層に同一形状のスパイラルパターンを形成して、それらを並列接続したインダクタである。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、特許文献１〜４に記載されたような平面的に構成されたインダクタの場合、インダクタの用途によっては巻数を大きくしてインダクタンスを大きくしなければならないときに、素子サイズを大きくせずに巻数を多くすることが困難であった。
また、特許文献５に記載されているようにＳｉ基板の上に形成された配線層２層に同一形状のスパイラルパターンを形成した場合、一般に半導体基板上に形成された絶縁膜中の多層配線層では層間膜厚が小さいため、上下間の配線容量によって大きな寄生容量が生じてしまう。寄生容量の増大は、使用可能周波数の低下を招くなど、インダクタ性能の劣化につながる。さらに、インダクタの用途によっては巻数を大きくしてインダクタンスを大きくしなければならないときに、単純に多数の配線層を用いると上又は下に隣接配線をもつ配線が多くなるため、配線間寄生容量の問題はとりわけ顕著となる。
本発明の課題は、上述した問題点を解決することであって、その目的は、基体上に形成された絶縁膜中の多層配線層を用いたインダクタの上下隣接配線間寄生容量を低減することにある。
【課題を解決するための手段】
【０００４】
上記の目的を達成するため、本発明によれば、基体上に形成された絶縁膜中に配設された少なくとも２巻のインダクタであって、
前記インダクタは第一のインダクタを含み、
前記第一のインダクタは、前記絶縁膜中に形成された複数の配線層のうち、隣接する少なくとも２つの配線層の各々に形成された一周回の周回配線を有し、
前記少なくとも２つの配線層に形成された前記一周回の周回配線の一端は相互にビアで接続され、
前記少なくとも２つの配線層に形成された前記一周回の周回配線は、基体上方から見て基体面内で実質的に同一位置に配設される
ことを特徴とするインダクタが得られる。
【発明の効果】
【０００５】
この構成により、本発明では、上下の隣接配線間寄生容量を低減することが可能となる。この配線間寄生容量の低減効果により、使用可能周波数の低下を抑制したインダクタとすることが可能となる。
【図面の簡単な説明】
【０００６】
図１Ａは本発明の実施の形態のインダクタの平面図である。
図１Ｂは図１ＡのＸ−Ｙラインに沿う断面図である。
図２はインダクタ（関連技術）の平面図である。
図３Ａは本発明の実施例１のインダクタの平面図である。
図３Ｂは図３ＡのＸ−Ｙラインに沿う断面図である。
図４は関連するインダクタの平面図である。
図５はインダクタ配線の断面を説明するための図である。
図６Ａは実施例１のインダクタの寄生容量を説明する図である。
図６Ｂは図４の関連するインダクタの寄生容量を説明する図である。
図７は本発明のインダクタ及び図４の関連するインダクタの寄生容量のシミュレーション結果を示す図である。
図８Ａは本発明の実施例２のインダクタの平面図である。
図８Ｂは図８ＡのＸ−Ｙラインに沿う断面図である。
図９は実施例２のインダクタの寄生容量を説明する図である。
図１０Ａは本発明の実施例３のインダクタの平面図である。
図１０Ｂは図１０ＡのＸ−Ｙラインに沿う断面図である。
図１１は実施例３のインダクタの寄生容量を説明する図である。
図１２Ａは本発明の実施例４のインダクタの平面図である。
図１２Ｂは図１２ＡのＸ−Ｙラインに沿う断面図である。
図１３は実施例４のインダクタのインダクタンス値のシミュレーション結果を示す図である。
図１４は実施例４のインダクタのＱ値と自己共振周波数のシミュレーション結果を示す図である。
図１５Ａは本発明の実施例５のインダクタの平面図である。
図１５Ｂは図１５ＡのＸ−Ｙラインに沿う断面図である。
図１６Ａは本発明の実施例６のインダクタの平面図である。
図１６Ｂは図１６ＡのＸ−Ｙラインに沿う断面図である。
図１７Ａは本発明の実施例７のインダクタの平面図である。
図１７Ｂは図１７ＡのＸ−Ｙラインに沿う断面図である。
図１８は本発明の実施例８のインダクタを説明する図である。
図１９は本発明の実施例８のインダクタンス値を示す図である。
【発明を実施するための最良の形態】
【０００７】
以下、添付した図面を参照して、本発明の望ましい実施の形態について詳細に説明する。図１Ａは、本発明のインダクタを基体１６上方から見た場合の平面図である。図１Ｂは、本発明のインダクタを図１ＡのＸ−Ｙラインにて基体１６側面方向から見た断面図である。本発明のインダクタは、９０ｎｍノードの６層Ｃｕ配線プロセスにおけるＭ５配線６と、その１層下のＭ４配線７を用いて製造された。配線幅は３μｍである。層間膜厚は配線層により異なるが、Ｍ５配線６とＭ４配線７間の層間膜厚は約０．３μｍである。基体１６上方から見たインダクタの最外周配線は、一辺１２０μｍの正方形を形成する形状とした。
一方、図２に示すインダクタ（関連技術）は、９０ｎｍノードの６層Ｃｕ配線プロセスにおけるＭ５配線６にて製造した。配線幅は同様に３μｍ、基体１６上方から見たインダクタの最外周配線は、同様に一辺１２０μｍの正方形を形成する形状とした。
図１Ａ及び１Ｂにおいて、インダクタ配線Ｌ１は、１巻の上層配線と１巻の下層配線とを有する。上層配線と下層配線とはＢ点においてビア２で相互に接続されている。上層配線のＡ点には端子Ｌ１−ＩＮが引き出し線３を介して接続され、下層配線のＣ点には端子Ｌ１−ＯＵＴが引き出し線３を介して接続されている。一方、図２においては、インダクタ配線Ｌ１は、Ａ点とＢ点との間を接続する２巻の上層配線を有する。
図１Ａ及び１Ｂから分かるように、本発明のインダクタは、基体１６上に形成された絶縁膜１７中に配設された２巻のインダクタであって、前記絶縁膜１７中の複数の配線層１８のうち、隣接する２つの配線層１８の各々に形成された一周回の周回配線を有し、前記２つの配線層１８に形成された前記一周回の周回配線の一端はビア２で相互に接続され、前記２つの配線層１８に形成された前記一周回の周回配線は、基体１６上方から見て基体１６面内で実質的に同一位置に配設される。一方、図２のインダクタは、２巻の平面インダクタである。
図１Ａ及び１Ｂと図２を比較して分かるように、本発明のインダクタは６層Ｃｕ配線プロセスにおける複数の配線層１８のうち、隣接する２つの配線層１８の各々に形成された一周回の周回配線を有し、前記２つの配線層１８に形成された前記一周回の周回配線の一端はビア２で相互に接続され、前記２つの配線層１８に形成された前記一周回の周回配線は、基体１６上方から見て基体１６面内で実質的に同一位置に配設されるため、図２のインダクタと比較すると基体１６上方から見たときの面積効率を上げることが可能である。このため、インダクタンス値を大きくするためにインダクタの巻数を向上させる場合、基体１６上方から見たときの面積を大きくすることなく巻数を向上させることが可能となる。
【実施例１】
【０００８】
図３Ａは、本発明の実施例１のインダクタを基体１６上方から見た場合の平面図である。図３Ｂは、実施例１のインダクタを図３ＡのＸ−Ｙラインにて基体１６側面方向から見た断面図である。本実施例のインダクタは、発明を実施するための最良の形態と同様に、９０ｎｍノードの６層Ｃｕ配線プロセスにおけるＭ５配線６と、その１層下のＭ４配線７を用いて製造された。配線幅は３μｍである。層間膜厚は配線層により異なるが、Ｍ５配線６とＭ４配線７間の層間膜厚は約０．３μｍである。基体１６上方から見たインダクタの最外周配線は、一辺１２０μｍの正方形を形成する形状とした。
一方、図４に示す関連するインダクタを、９０ｎｍノードの６層Ｃｕ配線プロセスにおけるＭ５配線６にて製造した。配線幅は同様に３μｍ、基体１６上方から見たインダクタの最外周配線は、同様に一辺１２０μｍの正方形を形成する形状とした。
図３Ａ及び３Ｂにおいて、インダクタ配線Ｌ１は、１巻の第１の上層配線と、Ｂ点においてビア２で第１の上層配線に接続される２巻の下層配線とを有する。更に、インダクタ配線Ｌ１は、Ｃ点においてビア２で前記下層配線に接続される１巻の第２の上層配線を有する。第１の上層配線のＡ点には端子Ｌ１−ＩＮが引き出し線３を介して接続され、第２の上層配線のＤ点には端子Ｌ１−ＯＵＴが引き出し線３を介して接続されている。一方、図４においては、インダクタ配線Ｌ１は、Ａ点とＢ点との間を接続する２巻の上層配線とＢ点とＣ点との間を接続する２巻の下層配線とを有する。２巻の上層配線と２巻の下層配線とはＢ点においてビア２で互いに接続されている。
図３Ａ及び３Ｂから分かるように、本発明のインダクタは、基体１６上に形成された絶縁膜１７中に配設されたインダクタであって、前記絶縁膜１７中の複数の配線層１８のうち、隣接する２つの配線層１８の各々に形成された一周回の周回配線を有し、前記２つの配線層１８に形成された前記一周回の周回配線の一端はビア２で相互に接続され、前記２つの配線層１８に形成された前記一周回の周回配線は、基体１６上方から見て基体１６面内で実質的に同一位置に配設される。
また、本発明のインダクタは、前記２つの配線層のいずれか（下層配線）において、基体１６上方から見て前記一周回の周回配線（下層配線）と該一周回の周回配線の他端に接続された一周回の別の周回配線（下層配線）とをもつ。即ち、基体１６上方から見て前記一周回の周回配線（下層配線）の内側に、一周回の別の周回配線（下層配線）が配設されている。前記一周回の別の周回配線（下層配線）もビア２にて一周回の更に別の周回配線（上層配線）と接続されている。前記一周回の別の周回配線（下層配線）と前記一周回の更に別の周回配線（上層配線）は、基体１６上方から見て基体１６面内で実質的に同一位置に配設される。図３Ａで端子Ａから入った信号は上層配線を１周し、Ｂ点で下層配線に降り、下層配線を２周してＣ点から上層配線に戻り、上層配線を１周してＤ点から出力される。
一方、図４から分かるように関連するインダクタの構造では、端子Ａから入った信号は上層配線を２周し、Ｂ点で下層配線に降り、下層配線を２周してＣ点から出力される。
図５は、一般的なオンチップインダクタ配線の断面を説明するための図である。図５で、上層配線Ｌｔｏｐ１  １０、Ｌｔｏｐ２  １１と下層配線Ｌｂｏｔ１  １２、Ｌｂｏｔ２  １３の間には寄生容量Ｃｈ１４、Ｃｖ１５が存在する。ここで、Ｃｈは左右の配線間容量、Ｃｖは上下の配線間容量である。ここで、配線は配線膜厚よりも配線幅の方が大きく、配線の層間膜厚よりも配線間隔の方が広いものとする。これによりＣｖ＞＞Ｃｈとなる。即ち、インダクタ配線の寄生容量は、左右隣接配線間よりも上下隣接配線間が支配的である。
図６Ａ及び６Ｂに、本実施例（図３Ａ及び３Ｂ）のインダクタと関連するインダクタ（図４）の寄生容量の様子をそれぞれ示す。Ｌｂｏｔは下層配線のインダクタンス、Ｌｔｏｐは上層配線のインダクタンスを示す。図６Ａの本実施例のインダクタの場合は、配線を通った信号は１周するとその下の配線を通る。よってＣｉｎｔはＬｂｏｔの両端に接続されるものとモデル化できる。このため、Ａ−Ｄ端子からはＣｉｎｔが直接見えないため、この容量Ｃｉｎｔの影響は低減される。これに対して、図６Ｂの関連するインダクタ（図４）の場合は配線を通った信号はその層での周回を終えてから下の配線に移る。このため、ＣｉｎｔはＡ−Ｃ端子に直接つながるようなモデルとなる。このためにＣｉｎｔの影響が大きく見える。以上のように、本発明のインダクタは配線の寄生容量を低減することができる。
本発明の効果を実証するために、本発明のインダクタ及び関連するインダクタ（図４）の特性を３次元電磁界シミュレーションにて調べた。ここで、製造プロセスとして用いた各条件、即ち９０ｎｍノードの６層Ｃｕ配線プロセスのＭ５配線６及びＭ４配線７、配線幅３μｍ、層間膜厚０．３μｍ、基体１６上方から見たインダクタの最外周配線が一辺１２０μｍの正方形、を用いて３次元電磁界シミュレーションを行った結果を図７に示す。図７から分かるように、本発明のインダクタは関連するインダクタ（図４）と比較して寄生容量を低減できるため、高い周波数までインダクタンス値が正、即ちインダクタとして機能することが分かる。ここでは、インダクタの最外周配線が一辺１２０μｍの正方形の形状で寄生容量低減の効果を調べたが、インダクタのサイズが微小化するほど本発明の効果は顕著に得られる。
【実施例２】
【０００９】
図８Ａは、本発明の実施例２のインダクタを基体１６上方から見た場合の平面図である。図８Ｂは、実施例２のインダクタを図８ＡのＸ−Ｙラインにて基体１６側面方向から見た断面図である。実施例２のインダクタは、９０ｎｍノードの６層Ｃｕ配線プロセスにおけるＭ５配線６と、その１層下のＭ４配線７と、その１層下のＭ３配線８を用いて製造された。配線幅は３μｍである。層間膜厚は、それぞれ約０．３μｍである。基体１６上方から見たインダクタの最外周配線は、一辺１２０μｍの正方形を形成する形状とした。
図８Ａ及び８Ｂにおいて、インダクタ配線Ｌ１は、１巻の上層配線と、Ｂ点においてビア２で上層配線に接続される１巻の中間層配線とを有する。更に、インダクタ配線Ｌ１は、Ｃ点においてビア２で中間層配線に接続される１巻の下層配線を有する。上層配線のＡ点には端子Ｌ１−ＩＮが引き出し線３を介して接続され、下層配線のＤ点には端子Ｌ１−ＯＵＴが引き出し線３を介して接続されている。
図８Ａ及び８Ｂから分かるように、本発明のインダクタは、基体１６上に形成された絶縁膜１７中に配設されたインダクタであって、前記絶縁膜１７中の複数の配線層１８のうち、隣接する２つの配線層（上層配線及び中間層配線）１８の各々に形成された一周回の周回配線を有し、前記２つの配線層１８に形成された前記一周回の周回配線の一端はビア２で相互に接続され、前記２つの配線層１８に形成された前記一周回の周回配線は、基体１６上方から見て基体１６面内で実質的に同一位置に配設される。
また、本発明のインダクタは、前記２つの配線層の下層の配線層（下層配線）１８においても、基体１６上方から見て一周回の周回配線がＣ点のビア２にて前記２つの配線層１８のいずれか（中間層配線）に形成された前記一周回の周回配線と接続されている。前記２つの配線層の下層の配線層（下層配線）１８の一周回の周回配線と前記２つの配線層（上層配線及び中間層配線）１８に形成された前記一周回の周回配線は、基体１６上方から見て基体１６面内で実質的に同一位置に配設される。本実施例では、基体１６上方から見て前記一周回の周回配線の内側に、別の周回配線は配設されていない。図８Ａで端子Ａから入った信号は上層配線を１周し、Ｂ点で中間層配線に降り、中間層配線を１周してＣ点からさらに下層配線に降り、下層配線を１周してＤ点から出力される。
図９に、本実施例のインダクタの寄生容量の様子を示す。Ｌｂｏｔは下層配線のインダクタンス、Ｌｍｉｄは中間層配線のインダクタンス、Ｌｔｏｐは上層配線のインダクタンスを示す。図８Ａ及び８Ｂの本実施例のインダクタの場合は、配線を通った信号は１周するとその下の配線を通る。よってＣｉｎｔはＬｂｏｔの両端に接続されるものとモデル化できる。このため、Ａ−Ｄ端子からはＣｉｎｔが直接見えないため、この容量の影響は低減される。このため、本発明のインダクタは、実施例１のインダクタと同様の機構により、配線の寄生容量を低減することができる。
【実施例３】
【００１０】
図１０Ａは、本発明の実施例３のインダクタを基体１６上方から見た場合の平面図である。図１０Ｂは、実施例３のインダクタを図１０ＡのＸ−Ｙラインにて基体１６側面方向から見た断面図である。実施例３のインダクタは、実施例２と同様のプロセスにて製造された。基体１６上方から見たインダクタの最外周配線は、同様に一辺１２０μｍの正方形を形成する形状とした。
図１０Ａ及び１０Ｂにおいて、インダクタ配線Ｌ１は、１巻の上層配線と、Ｂ点においてビア２で上層配線に接続される２巻の中間層配線とを有する。更に、インダクタ配線Ｌ１は、Ｃ点においてビア２で中間層配線に接続される１巻の下層配線を有する。上層配線のＡ点には端子Ｌ１−ＩＮが引き出し線３を介して接続され、下層配線のＤ点には端子Ｌ１−ＯＵＴが引き出し線３を介して接続されている。
図１０Ａ及び１０Ｂから分かるように、本発明のインダクタは、基体１６上に形成された絶縁膜１７中に配設されたインダクタであって、前記絶縁膜１７中の複数の配線層１８のうち、隣接する２つの配線層（上層配線及び中間層配線）１８の各々に形成された一周回の周回配線を有し、前記２つの配線層１８に形成された前記一周回の周回配線の一端はビア２で相互に接続され、前記２つの配線層１８に形成された前記一周回の周回配線は、基体１６上方から見て基体１６面内で実質的に同一位置に配設される。
また、本発明のインダクタは、前記２つの配線層のいずれか（中間層配線）において、基体１６上方から見て前記一周回の周回配線（中間層配線）と該一周回の周回配線の他端に接続された一周回の別の周回配線（中間層配線）とをもつ。即ち、基体１６上方から見て前記一周回の周回配線（中間層配線）の内側に、一周回の別の周回配線（中間層配線）が配設されている。前記一周回の別の周回配線（中間層配線）もＣ点のビア２にて一周回の更に別の周回配線（下層配線）と接続されている。前記一周回の別の周回配線（中間層配線）と前記一周回の更に別の周回配線（下層配線）は、基体１６上方から見て基体１６面内で実質的に同一位置に配設される。
まとめると、第一のインダクタ端子Ａから入った信号は、まず上層配線を１周し、中間層配線に降りて中間層配線を２周し、下層配線に降りてＤ点から出力される。ここで、中間層配線の外側の周回配線と上層配線は、基体１６上方から見て実質的に同一位置に配設され、下層配線の周回配線と中間層配線の内側の周回配線は、基体１６上方から見て実質的に同一位置に配設される。ここではＬ１に費やす配線層数が３層の場合を説明したが、Ｌ１に費やす配線層数が３層以上の場合も、同様にして構成される。
図１１に、本実施例のインダクタの寄生容量の様子を示す。Ｌｂｏｔは下層配線のインダクタンス、Ｌｍｉｄは中間層配線のインダクタンス、Ｌｔｏｐは上層配線のインダクタンスを示す。図１０Ａ及び１０Ｂの本実施例のインダクタの場合は、配線を通った信号は１周するとその下の配線を通る。よってＣｉｎｔはＬｂｏｔの両端に接続されるものとモデル化できる。このため、Ａ−Ｄ端子からはＣｉｎｔが直接見えないため、この容量の影響は低減される。このため、本発明のインダクタは、実施例１、２のインダクタと同様の機構により、配線の寄生容量を低減することができる。
【実施例４】
【００１１】
図１２Ａは、本発明の実施例４のインダクタを基体１６上方から見た場合の平面図である。図１２Ｂは、実施例４のインダクタを図１２ＡのＸ−Ｙラインにて基体１６側面方向から見た断面図である。図１２Ａ及び１２Ｂから分かるように、本実施例のインダクタは、基体１６上方から見て実施例１（図３Ａ及び３Ｂ）の構成のインダクタ（以下第一のインダクタとする）Ｌ１の外側に、さらに第二のインダクタＬ２を設け、第一のインダクタＬ１と第二のインダクタＬ２とが磁気結合するようにしたものである。
本実施例のインダクタは、９０ｎｍノードの６層Ｃｕ配線プロセスを用いて製造された。第二のインダクタＬ２には最上層のＭ６配線９、第一のインダクタＬ１にはＭ５配線６と、その１層下のＭ４配線７を用いて製造された。Ｍ６配線９の配線幅は１０μｍ、Ｍ５配線６及びＭ４配線７の配線幅は３μｍである。層間膜厚は、Ｍ６配線９とＭ５配線６間が約０．９μｍ、Ｍ５配線６とＭ４配線７間が約０．３μｍである。基体１６上方から見た第一インダクタＬ１の最外周配線は、一辺１２０μｍの正方形を形成する形状とし、その外側に、第二のインダクタＬ２を設けた。
即ち、図１２Ａ及び１２Ｂにおいて、実施例１（図３Ａ及び３Ｂ）と同様の構造のインダクタ配線Ｌ１の外側にはインダクタ配線Ｌ２が設けられている。このインダクタ配線Ｌ２は、端子Ｌ２−ＩＮ及び端子Ｌ２−ＯＵＴ間を接続する１巻の最上層配線を有する。
本発明の効果を実証するために、実施例４のインダクタの特性を、製造プロセスとして用いた上記各条件を用いて３次元電磁界シミュレーションにて調べた結果を図１３に示す。但し、ここでＬ２を２回巻とした。図１３及び図１４は、１次側Ｌ１のインダクタの端子を短絡したときと開放したときの２次側Ｌ２のそれぞれインダクタンス値及びＱ値を示している。比較例としてＬ１側に図４の関連するインダクタを用いた場合を示している。図１３及び図１４から分かるように、Ｌ１を開放したときの特性は本発明のインダクタと関連するインダクタ（図４）とで変わらないが、Ｌ１を短絡すると、本発明のインダクタの方が関連するインダクタ（図４）よりも広い可変帯域、及び高いＱ値と高い自己共振周波数（Ｑ値が０となる周波数）が得られていることが分かる。このように、本発明のインダクタは寄生容量を低減することで、インダクタの特性を向上させることが可能である。
なお、本実施例は第二のインダクタＬ２を基体１６上方から見て第一のインダクタＬ１の外側に設けた例であるが、第二のインダクタＬ２は第一のインダクタＬ１と磁気的に必要十分に結合していればよい。このため、第二のインダクタＬ２の位置はこれに限られるものではなく、基体１６上方から見て第一のインダクタＬ１と実質的に同一位置にあってもよいし、第一のインダクタＬ１の内側にあってもよい。
なお、一般に第一及び第二のインダクタＬ１及びＬ２の自己インダクタンスをそれぞれＬ１及びＬ２とし、Ｌ１とＬ２の相互インダクタンスをＭとし、第一及び第二のインダクタＬ１及びＬ２の直列抵抗をそれぞれＲ１及びＲ２とすると、Ｌ２側の両端から見たインダクタンスと直列抵抗は以下のように表せる。
即ち、前記インダクタンスは、
Ｌ２（１−ｋ２）                      （１）
で表される。
前記直列抵抗は、
Ｒ２＋ｋ２（Ｌ２／Ｌ１）              （２）
で表される。
ここでｋは結合定数であり、
ｋ＝Ｍ／｛（Ｌ１Ｌ２）１／２｝          （３）
である。ｋはトランスのＬ１とＬ２のカップリングの度合いを示し、０〜１の値を取る。
Ｌ２側の両端から見た直列抵抗が大きくなると、位相ノイズの問題が顕在化するため、直列抵抗はなるべく低く抑えることが望ましい。直列抵抗を低減するためには、（２）式から明らかなようにＬ２と比較してＬ１を大きくすればよい。即ち、Ｌ１の巻数を増やせばよい。あるいはＲ２を低減すればよい。
本発明のインダクタは、基体１６上に形成された絶縁膜中の多層配線層を用いているため、素子サイズを大きくすることなくインダクタの巻数を増加させることが容易である。このため、位相ノイズを低減するためには図１２Ａ及び１２ＢのＬ１の巻数は多層配線のメリットを生かしてなるべく多くした方が良い。
また、Ｌ２のインダクタを最厚膜の配線層で形成することにより、Ｒ２を低減することができるため、位相ノイズを抑えることが可能である。このことから、Ｌ２のインダクタはなるべく配線抵抗の小さな配線層、できればそのプロセスで使用する最厚膜の配線層で形成し、Ｌ１は最厚膜の配線層以外の配線層で形成することが望ましい。通常のプロセスでは最厚膜層は最上層に形成される。
さらに、Ｌ２側の両端から見た直列抵抗を低減するためには、Ｌ２の配線幅はＬ１の配線幅以上であることが望ましい。通常のプロセスでは、最厚膜層の配線幅はそれ以下の厚膜層の配線幅より大きいので、Ｌ２のインダクタを最厚膜の配線層で形成した場合、この条件は満足される。
【実施例５】
【００１２】
図１５Ａは、本発明の実施例５のインダクタを基体１６上方から見た場合の平面図である。図１５Ｂは、実施例５のインダクタを図１５ＡのＸ−Ｙラインにて基体１６側面方向から見た断面図である。図１５Ａ及び１５Ｂから分かるように、本実施例のインダクタは、基体１６上方から見て、図１Ａ及び１Ｂの構成のインダクタ（以下第一のインダクタとする）Ｌ１の外側に、さらに第二のインダクタＬ２を設け、第一のインダクタＬ１と第二のインダクタＬ２とが磁気結合するようにしたものである。
本実施例のインダクタは、９０ｎｍノードの６層Ｃｕ配線プロセスを用いて製造された。第二のインダクタＬ２には最上層のＭ６配線９、第一のインダクタＬ１にはＭ５配線６と、その１層下のＭ４配線７を用いて製造された。Ｍ６配線９の配線幅は１０μｍ、Ｍ５配線６及びＭ４配線７の配線幅は３μｍである。層間膜厚は、Ｍ６配線９とＭ５配線６間が約０．９μｍ、Ｍ５配線６とＭ４配線７間が約０．３μｍである。基体１６上方から見た第一インダクタＬ１の最外周配線は、一辺１２０μｍの正方形を形成する形状とし、その外側に、第二のインダクタＬ２を設けた。
即ち、図１５Ａ及び１５Ｂにおいて、図１Ａ及び１Ｂと同様の構造のインダクタ配線Ｌ１の外側にはインダクタ配線Ｌ２が設けられている。このインダクタ配線Ｌ２は、端子Ｌ２−ＩＮ及び端子Ｌ２−ＯＵＴ間を接続する１巻の最上層配線を有する。
図１Ａ及び１Ｂに示したインダクタで明らかにしたように、第一のインダクタＬ１は上下の配線層間寄生容量を低減させることが可能なため、実施例４と同様の機構により、Ｌ１を短絡すると本発明のインダクタは高いＱ値と高い自己共振周波数が得られる。このように、本発明のインダクタは上下の配線間寄生容量を低減することで、インダクタの特性を向上させることが可能である。
なお、実施例４の場合と同様に、本実施例の場合でも第二のインダクタＬ２は基体１６上方から見て第一のインダクタＬ１と実質的に同一位置にあってもよいし、第一のインダクタＬ１の内側にあってもよい。
【実施例６】
【００１３】
図１６Ａは、本発明の実施例６のインダクタを基体１６上方から見た場合の平面図である。図１６Ｂは、実施例６のインダクタを図１６ＡのＸ−Ｙラインにて基体１６側面方向から見た断面図である。図１６Ａ及び１６Ｂから分かるように、本実施例のインダクタは、基体１６上方から見て実施例２（図８Ａ及び８Ｂ）の構成のインダクタ（以下第一のインダクタとする）Ｌ１の外側に、さらに第二のインダクタＬ２を設け、第一のインダクタＬ１と第二のインダクタＬ２とが磁気結合するようにしたものである。
本実施例のインダクタは、９０ｎｍノードの６層Ｃｕ配線プロセスを用いて製造された。第二のインダクタＬ２には最上層のＭ６配線９、第一のインダクタＬ１にはＭ５配線６と、その１層下のＭ４配線７と、その１層下のＭ３配線８を用いて製造された。Ｍ６配線９の配線幅は１０μｍ、Ｍ５配線６、Ｍ４配線７、及びＭ３配線８の配線幅は３μｍである。層間膜厚は、Ｍ６配線９とＭ５配線６間が約０．９μｍ、Ｍ５配線６とＭ４配線７間及びＭ４配線７とＭ３配線８間が約０．３μｍである。基体１６上方から見た第一インダクタＬ１の最外周配線は、一辺１２０μｍの正方形を形成する形状とし、その外側に、第二のインダクタＬ２を設けた。
即ち、図１６Ａ及び１６Ｂにおいて、図８Ａ及び８Ｂと同様の構造のインダクタ配線Ｌ１の外側にはインダクタ配線Ｌ２が設けられている。このインダクタ配線Ｌ２は、端子Ｌ２−ＩＮ及び端子Ｌ２−ＯＵＴ間を接続する１巻の最上層配線を有する。
実施例２（図８Ａ及び８Ｂ）で明らかなように、第一のインダクタＬ１は上下の配線層間寄生容量を低減させることが可能なため、実施例４と同様の機構により、Ｌ１を短絡すると本発明のインダクタは高いＱ値と高い自己共振周波数が得られる。このように、本発明のインダクタは上下の配線間寄生容量を低減することで、インダクタの特性を向上させることが可能である。
なお、実施例４及び５の場合と同様に、本実施例の場合でも第二のインダクタＬ２は基体１６上方から見て第一のインダクタＬ１と実質的に同一位置にあってもよいし、第一のインダクタＬ１の内側にあってもよい。
さらに実施例４の場合と同様に、Ｌ２側の両端から見た直列抵抗を低減するためには、Ｌ１の巻数は多層配線のメリットを生かしてなるべく多くした方が良い。また直列抵抗低減のためには、Ｌ２を最厚膜層の配線層に形成し、Ｌ１を最厚膜層以外の配線層に形成し、Ｌ２の配線幅はＬ１の配線幅以上であることが望ましい。これにより位相ノイズの発生をより効率的に抑制することが可能となる。
【実施例７】
【００１４】
図１７Ａは、本発明の実施例７のインダクタを基体１６上方から見た場合の平面図である。図１７Ｂは、実施例７のインダクタを図１７ＡのＸ−Ｙラインにて基体１６側面方向から見た断面図である。図１７Ａ及び１７Ｂから分かるように、実施例７のインダクタは、基体１６上方から見て実施例３（図１０Ａ及び１０Ｂ）の構成のインダクタ（以下第一のインダクタとする）Ｌ１外側に、さらに第二のインダクタＬ２を設け、第一のインダクタＬ１と第二のインダクタＬ２とが磁気結合するようにしたものである。
本実施例のインダクタは、９０ｎｍノードの６層Ｃｕ配線プロセスを用いて製造された。第二のインダクタＬ２には最上層のＭ６配線９、第一のインダクタＬ１にはＭ５配線６と、その１層下のＭ４配線７と、その１層下のＭ３配線８を用いて製造された。Ｍ６配線９の配線幅は１０μｍ、Ｍ５配線６、Ｍ４配線７、及びＭ３配線８の配線幅は３μｍである。層間膜厚は、Ｍ６配線９とＭ５配線６間が約０．９μｍ、Ｍ５配線６とＭ４配線７間及びＭ４配線７とＭ３配線８間が約０．３μｍである。基体１６上方から見た第一インダクタＬ１の最外周配線は、一辺１２０μｍの正方形を形成する形状とし、その外側に、第二のインダクタＬ２を設けた。
実施例３（図１０Ａ及び１０Ｂ）で明らかなように、第一のインダクタＬ１は上下の配線層間寄生容量を低減させることが可能なため、実施例４と同様の機構により、Ｌ１を短絡すると本発明のインダクタは高いＱ値と高い自己共振周波数が得られる。このように、本発明のインダクタは上下の配線間寄生容量を低減することで、インダクタの特性を向上させることが可能である。
なお、実施例４〜６の場合と同様に、本実施例の場合でも第二のインダクタＬ２は基体１６上方から見て第一のインダクタＬ１と実質的に同一位置にあってもよいし、第一のインダクタＬ１の内側にあってもよい。
さらに実施例４の場合と同様に、Ｌ２側の両端から見た直列抵抗を低減するためには、Ｌ１の巻数は多層配線のメリットを生かしてなるべく多くした方が良い。また直列抵抗低減のためには、Ｌ２を最厚膜層の配線層に形成し、Ｌ１を最厚膜層以外の配線層に形成し、Ｌ２の配線幅はＬ１の配線幅以上であることが望ましい。これにより位相ノイズの発生をより効率的に抑制することが可能となる。
【実施例８】
【００１５】
本発明の実施例８においては、図１８に示すように、実施例４（図１２Ａ及び１２Ｂ）のインダクタのＬ１の始端ＡＬ１−ＩＮ及び終端Ｄに接続された両端子Ｌ１−ＩＮ及びＬ１−ＯＵＴにｎ型ＭＩＳＦＥＴ５のソース端子Ｓとドレイン端子Ｄを接続した。ソース端子Ｓはグラウンド電位に固定した。ｎ型ＭＩＳＦＥＴ５のゲート端子Ｇにはゲート電圧Ｖｃｎｔを印加する。これによってインダクタの電位が不定になることによるノイズを防ぐことができる。ここで、Ｌ１に接続する素子はｎ型ではなくｐ型でもよい。またｎ型とｐ型を並列に接続してもよい。さらにＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）ではなくＭＥＳＦＥＴ（ＭＥｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）でもよい。図１９はｎ型ＭＩＳＦＥＴ５のゲート端子Ｇに印加するゲート電圧Ｖｃｎｔを変化させたときのＬ２のインダクタンスの変化を示したものである。図１９から分かるように、ゲート電圧を変化させることによりインダクタンス値を可変に出来ていることが分かる。
本実施例のインダクタは、実施例４に記載したようにＬ１側の上下隣接配線容量を低減することができているため、可変インダクタとした場合に配線容量に起因するバンド幅の上限周波数の低下を抑制することが可能である。
なお、本実施例の可変インダクタは、Ｌ１の両端にＭＩＳＦＥＴを用いたが、Ｌ１の両端の電圧をアナログ的に変化させることが可能であればよいので、可変抵抗等、電圧値のアナログ的変化が可能な各種素子を適宜、用いることができる。
また、実施例５〜７のインダクタのＬ１の両端に、電圧値のアナログ的変化が可能な各種素子を用いた場合にも、本実施例と同様の効果が得られる。
以上、実施形態及び実施例を参照して本願発明を説明したが、本願発明は上記実施形態及び実施例に限定されるものではない。本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
この出願は、２００７年１月２４日に出願された、日本出願特願２００７−０１４０６１を基礎とする優先権を主張し、その開示の全てをここに取り込む。
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１】
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【図１２Ａ】
2008090995.tif 000019
【図１２Ｂ】
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【図１３】
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【図１４】
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【図１５Ａ】
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【図１５Ｂ】
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【図１６Ａ】
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【図１６Ｂ】
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【図１７Ａ】
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【図１７Ｂ】
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【図１８】
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【図１９】
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【国際調査報告】
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