(57)【要約】絶縁トランス１１の２次側から出力されたパルス状信号を増幅する増幅器３２と、増幅器３２の入出力間の負帰還ループに接続されているコンデンサ３３と、ＦＥＴ１１ａを閉状態に制御してから、ＳＷ２１を閉状態に制御し、その後、ＳＷ２１をＦＥＴ１１ａと同時又はＦＥＴ１１ａより早いタイミングで開状態に制御するタイミング制御回路４２とを設け、ＳＷ２１が開状態に制御されると、ＡＤ変換器４３が増幅器３２の出力信号をディジタル信号に変換する。
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【特許請求の範囲】
【請求項１】
１次側スイッチが閉状態に制御されて１次側にアナログ信号が印加されると、２次側から上記アナログ信号に対応する振幅を有するパルス状信号を出力する絶縁トランスと、上記絶縁トランスの２次側に接続されている２次側スイッチと、上記２次側スイッチが閉状態に制御されて、上記絶縁トランスの２次側から出力されたパルス状信号を増幅する増幅器と、上記増幅器の入出力間の負帰還ループに接続されているコンデンサと、上記絶縁トランスの１次側スイッチを閉状態に制御してから、上記２次側スイッチを閉状態に制御し、その後、上記２次側スイッチを上記１次側スイッチと同時又は上記１次側スイッチより早いタイミングで開状態に制御するタイミング制御手段と、上記タイミング制御手段により２次側スイッチが開状態に制御された後上記増幅器の出力信号をディジタル信号に変換するＡＤ変換器とを備えたアナログ入力装置。
【請求項２】
複数の絶縁トランスを実装する場合、上記複数の絶縁トランスの２次側に接続されている２次側スイッチの出力側を増幅器の負側入力に接続することを特徴とする請求項１記載のアナログ入力装置。
【請求項３】
コンデンサと並列に放電用スイッチを接続し、タイミング制御手段が絶縁トランスの１次側スイッチを閉状態に制御する前に、上記放電用スイッチを一旦閉状態に制御してから、上記放電用スイッチを開状態に戻すことを特徴とする請求項１記載のアナログ入力装置。
【請求項４】
タイミング制御手段は、２次側スイッチを閉状態に制御してから開状態に制御するまでの期間をノイズの周期の整数倍に合わせることを特徴とする請求項１記載のアナログ入力装置。
【請求項５】
複数の２次側スイッチの出力側と放電用スイッチの出力側を共通にして、上記複数の２次側スイッチと上記放電用スイッチを同一のＩＣチップで構成することを特徴とする請求項３記載のアナログ入力装置。
【請求項６】
複数の２次側スイッチと放電用スイッチを複数系統に分割することを特徴とする請求項５記載のアナログ入力装置。
【請求項７】
アナログ信号を増幅する差動増幅器と、上記差動増幅器の出力側に接続されている選択スイッチと、上記選択スイッチが閉状態に制御されて、上記差動増幅器により増幅されたアナログ信号を増幅する増幅器と、上記増幅器の入出力間の負帰還ループに接続されているコンデンサと、上記選択スイッチを閉状態に制御し、その後、上記選択スイッチを開状態に制御するタイミング制御手段と、上記タイミング制御手段により選択スイッチが開状態に制御されると、上記増幅器の出力信号をディジタル信号に変換するＡＤ変換器とを備えたアナログ入力装置。
【請求項８】
複数の差動増幅器を実装する場合、上記複数の差動増幅器の出力側に接続されている選択スイッチの出力側を増幅器の負側入力に接続することを特徴とする請求項７記載のアナログ入力装置。
【請求項９】
コンデンサと並列に放電用スイッチを接続し、タイミング制御手段が選択スイッチを閉状態に制御する前に、上記放電用スイッチを一旦閉状態に制御してから、上記放電用スイッチを開状態に戻すことを特徴とする請求項７記載のアナログ入力装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、例えば、複数のセンサから出力されたアナログ信号をマルチプレクスして収集するアナログ入力装置に関するものである。
【背景技術】
【０００２】
アナログ信号を多点入力するアナログ入力装置では、図８に示すように、信号源のグランドの影響を除去して、アナログ信号を低コストに収集するため、アナログ信号の各点をグランドと絶縁する絶縁トランスが用いられている。
アナログ入力装置では、直流を含む低い周波数のアナログ信号をグランドと絶縁して入力するため、半導体スイッチであるＦＥＴ１１，ＦＥＴ１２で、順次アナログ信号のチョッピングを行うことにより、絶縁トランスＴ１１，Ｔ１２の２次側にアナログ信号に対応する振幅を有するパルス状信号が得られる。【０００３】
アナログ入力装置では、絶縁トランスＴ１１，Ｔ１２の２次側に得られたパルス状信号を増幅器で所定の電圧に増幅したのち、スイッチ素子ＳＷによって、いずれかのパルス状信号を選択して、サンプルアンドホールドに取り込むようにする。
アナログ入力装置のサンプルアンドホールドには、パルス状信号の瞬時の振幅値がホールドされ、ＡＤ変換器によって、瞬時の振幅値がディジタル信号に変換される。【０００４】
ここで、図９は従来のアナログ入力装置の動作タイミングを示す説明図である。
図９では、ＦＥＴ１１，ＦＥＴ１２のゲート入力パルスにしたがって、ＦＥＴ１１，ＦＥＴ１２がオン／オフすることで、チョッピング動作が行なわれることを示している。
このチョッピング動作が行なわれることにより、トランスＴ１１，Ｔ１２の出力側（２次側）には、Ｖt11，Ｖt12を振幅とする過渡応答を含むパルス波形が発生する。
従来のアナログ入力装置では、このパルス波形をサンプルアンドホールドして、ＡＤ変換をスタートさせるようにしている。【０００５】
例えば、以下の特許文献１には、各種のアナログ信号の絶縁トランスの１次側に挿入されているＦＥＴのスイッチ構成が開示されており、また、サンプルアンドホールドによって瞬時の振幅値をホールドして、ＡＤ変換を行う構成が開示されている。
また、以下の特許文献２には、ディジタル回路から発生するノイズの影響を避けるため、ディジタル回路が一旦停止している間に、サンプルアンドホールドによってアナログ信号の瞬時値をホールドさせて、ＡＤ変換を行う方法が提案されている。【０００６】
【特許文献１】特開昭５８−２４２３２号公報（図２）
【特許文献２】特開２００６−８０６４６号公報（段落番号［００３７］から［００３８］、図３）
【０００７】
従来のアナログ入力装置は以上のように構成されているので、アナログ信号に対応する振幅を有するパルス状信号の瞬時の振幅値がサンプルアンドホールドによってホールドされるが、外部から大きなノイズの誘導を受けると、サンプルアンドホールドによりホールドされる振幅値が変動して、ＡＤ変換データが安定しない現象が発生することがある課題があった。
なお、特許文献２では、ディジタル回路から発生するノイズの影響を避けるため、ディジタル回路を一旦停止させるようにしている。しかし、この場合、一時的に停止させることが可能なノイズ源には効果があるが、電源のスイッチングノイズなど、一時的に停止させることが不可能な外部ノイズに対しては、その影響を排除することができない。【０００８】
この発明は上記のような課題を解決するためになされたもので、一時的に停止させることが不可能な外部のノイズ源から大きなノイズの誘導を受けても、高精度なディジタル信号を出力することができるアナログ入力装置を得ることを目的とする。
【発明の開示】
【０００９】
この発明に係るアナログ入力装置は、絶縁トランスの２次側に接続されている２次側スイッチが閉状態に制御されて、絶縁トランスの２次側から出力されたパルス状信号を受けると、そのパルス状信号を増幅する増幅器と、その増幅器の入出力間の負帰還ループに接続されているコンデンサと、絶縁トランスの１次側スイッチを閉状態に制御してから、２次側スイッチを閉状態に制御し、その後、２次側スイッチを１次側スイッチと同時又は１次側スイッチより早いタイミングで開状態に制御するタイミング制御手段とを設け、ＡＤ変換器がタイミング制御手段により２次側スイッチが開状態に制御されると、増幅器の出力信号をディジタル信号に変換するようにしたものである。
【００１０】
この発明によれば、絶縁トランスの２次側に接続されている２次側スイッチが閉状態に制御されて、絶縁トランスの２次側から出力されたパルス状信号を受けると、そのパルス状信号を増幅する増幅器と、その増幅器の入出力間の負帰還ループに接続されているコンデンサと、絶縁トランスの１次側スイッチを閉状態に制御してから、２次側スイッチを閉状態に制御し、その後、２次側スイッチを１次側スイッチと同時又は１次側スイッチより早いタイミングで開状態に制御するタイミング制御手段とを設け、ＡＤ変換器がタイミング制御手段により２次側スイッチが開状態に制御されると、増幅器の出力信号をディジタル信号に変換するように構成したので、一時的に停止させることが不可能な外部のノイズ源から大きなノイズの誘導を受けても、高精度なディジタル信号を出力することができる効果がある。
【図面の簡単な説明】
【００１１】
【図１】この発明の実施の形態１によるアナログ入力装置を示す構成図である。
【図２】アナログ入力装置の動作タイミングを示す説明図である。
【図３】ＳＷ、増幅器及びＡＤ変換器の動作タイミングを示す説明図である。
【図４】この発明の実施の形態２によるアナログ入力装置を示す構成図である。
【図５】この発明の実施の形態３によるアナログ入力装置を示す構成図である。
【図６】この発明の実施の形態４によるアナログ入力装置を示す構成図である。
【図７】アナログ入力装置の動作タイミングを示す説明図である。
【図８】従来のアナログ入力装置を示す構成図である。
【図９】従来のアナログ入力装置の動作タイミングを示す説明図である。
【発明を実施するための最良の形態】
【００１２】
以下、この発明をより詳細に説明するために、この発明を実施するための最良の形態について、添付の図面に従って説明する。
実施の形態１．
図１はこの発明の実施の形態１によるアナログ入力装置を示す構成図であり、図において、アナログ信号源１はＣＨ１のアナログ信号Ｖａ１を発振する例えばセンサなどの信号源である。
アナログ信号源２はＣＨ２のアナログ信号Ｖａ２を発振する例えばセンサなどの信号源である。【００１３】
絶縁トランス１１は１次側スイッチであるＦＥＴ１１ａが閉状態（オン）に制御されて、アナログ信号源１から１次側にアナログ信号Ｖａ１が印加されると、２次側からアナログ信号Ｖａ１に対応する振幅Ｖt11を有するパルス状信号を出力する。
ＦＥＴ１１ａは絶縁トランス１１の１次側に挿入されている１次側スイッチであり、アナログ信号Ｖａ１を入力する際に閉状態（オン）になる。
増幅器１１ｂは絶縁トランス１１の２次側から出力されたパルス状信号を所定の電圧に増幅する。
抵抗器１１ｃは一端がＦＥＴ１１ａのゲートに接続され、他端がドライブ用トランス１１ｄの２次側に接続されている。
ドライブ用トランス１１ｄはスキャナパルス発生回路４１からドライブパルスが出力されると、パルス信号をＦＥＴ１１ａのゲートに印加して、ＦＥＴ１１ａを閉状態（オン）にする。【００１４】
絶縁トランス１２は１次側スイッチであるＦＥＴ１２ａが閉状態（オン）に制御されて、アナログ信号源２から１次側にアナログ信号Ｖａ２が印加されると、２次側からアナログ信号Ｖａ２に対応する振幅Ｖt12を有するパルス状信号を出力する。
ＦＥＴ１２ａは絶縁トランス１２の１次側に挿入されている１次側スイッチであり、アナログ信号Ｖａ２を入力する際に閉状態（オン）になる。
増幅器１２ｂは絶縁トランス１２の２次側から出力されたパルス状信号を所定の電圧に増幅する。
抵抗器１２ｃは一端がＦＥＴ１２ａのゲートに接続され、他端がドライブ用トランス１２ｄの２次側に接続されている。
ドライブ用トランス１２ｄはスキャナパルス発生回路４１からドライブパルスが出力されると、パルス信号をＦＥＴ１２ａのゲートに印加して、ＦＥＴ１２ａを閉状態（オン）にする。【００１５】
ＳＷ２１は絶縁トランス１１の２次側に接続されている２次側スイッチであり、ＣＨ１のアナログ信号Ｖａ１に対応する振幅Ｖt11を有するパルス状信号を取り込む際に閉状態（オン）に制御される。
ＳＷ２２は絶縁トランス１２の２次側に接続されている２次側スイッチであり、ＣＨ２のアナログ信号Ｖａ２に対応する振幅Ｖt12を有するパルス状信号を取り込む際に閉状態（オン）に制御される。
ＳＷ２３，２４はＣＨ３，４のアナログ信号Ｖａ３，Ｖａ４に対応する振幅Ｖt13，Ｖt14を有するパルス状信号を取り込む際に閉状態（オン）に制御される。【００１６】
抵抗器３１は一端がＳＷ２１〜ＳＷ２４の出力側と接続され、他端が増幅器３２の負側入力に接続されている。
増幅器３２はＳＷ２１〜ＳＷ２４のいずれか一つが閉状態（オン）に制御されると、コンデンサ３３の作用で、閉状態（オン）に制御されている期間中、絶縁トランスの２次側から出力されたパルス状信号を積分して、積分後の値をホールドする。
コンデンサ３３は増幅器３２の入出力間の負帰還ループに接続されており、ＳＷ２１〜ＳＷ２４のいずれか一つが閉状態（オン）に制御されると、閉状態（オン）に制御されている期間中、電荷を充電する。
ＳＷ３４はコンデンサ３３と並列に接続され、コンデンサ３３に充電されている電荷を放電する際に閉状態（オン）に制御される放電用スイッチである。【００１７】
スキャナパルス発生回路４１はいずれかのＣＨのアナログ信号Ｖａを入力する際、そのアナログ信号Ｖａに対応するＣＨのドライブ用トランスにドライブパルスを出力して、絶縁トランスのＦＥＴを閉状態（オン）に制御する。
タイミング制御回路４２はスキャナパルス発生回路４１が例えば絶縁トランス１１のＦＥＴ１１ａを閉状態（オン）に制御すると、ＦＥＴ１１ａを閉状態（オン）に制御してから、所定時間が経過して、絶縁トランス１１の出力信号が安定した状態になると、ＳＷ２１を閉状態（オン）に制御し、その後、ＳＷ２１をＦＥＴ１１ａと同時又はＦＥＴ１１ａより早いタイミングで開状態（オフ）に制御する。
また、タイミング制御回路４２はＳＷ２１を開状態（オフ）に制御すると、ＡＤ変換指令をＡＤ変換器４３に出力する。
また、タイミング制御回路４２はスキャナパルス発生回路４１がドライブパルスをドライブ用トランス１１ｄ等に出力する前に、ＳＷ３４を一旦閉状態（オン）に制御してから、ＳＷ３４を開状態（オフ）に戻す制御を行う。
なお、スキャナパルス発生回路４１及びタイミング制御回路４２からタイミング制御手段が構成されている。【００１８】
ＡＤ変換器４３はタイミング制御回路４２からＡＤ変換指令を受けると、増幅器３２によりホールドされている積分値をディジタル信号に変換する。
図２はアナログ入力装置の動作タイミングを示す説明図である。
図３はＳＷ、増幅器及びＡＤ変換器の動作タイミングを示す説明図である。【００１９】
次に動作について説明する。
例えば、ＣＨ１のアナログ信号Ｖａ１を入力する場合、タイミング制御回路４２がコンデンサ３３に充電されている電荷を放電するため、図２に示すように、ＳＷ３４を閉状態（オン）に制御する。
タイミング制御回路４２は、電荷の放電が完了すると、ＳＷ３４を開状態（オフ）に制御する。また、ＣＨ１のドライブ用トランス１１ｄに対するドライブパルスの出力指令をスキャナパルス発生回路４１に出力する。【００２０】
スキャナパルス発生回路４１は、タイミング制御回路４２からＣＨ１のドライブ用トランス１１ｄに対するドライブパルスの出力指令を受けると、ドライブパルスをＣＨ１のドライブ用トランス１１ｄに出力する。
ＣＨ１のドライブ用トランス１１ｄは、スキャナパルス発生回路４１からドライブパルスを受けると、図２に示すように、パルス信号をＦＥＴ１１ａのゲートに印加して、ＦＥＴ１１ａを閉状態（オン）にする。【００２１】
絶縁トランス１１は、ＦＥＴ１１ａが閉状態（オン）に制御されて、ＣＨ１のアナログ信号源１から１次側にアナログ信号Ｖａ１が印加されると、図２に示すように、２次側からアナログ信号Ｖａ１に対応する振幅Ｖt11を有するパルス状信号を出力する。
増幅器１１ｂは、絶縁トランス１１の２次側からパルス状信号を受けると、そのパルス状信号を所定の電圧に増幅する。【００２２】
タイミング制御回路４２は、スキャナパルス発生回路４１がＦＥＴ１１ａを閉状態（オン）に制御すると、ＳＷ２１を閉状態（オン）に制御する。
ただし、スキャナパルス発生回路４１がＦＥＴ１１ａを閉状態（オン）に制御した直後は、図２に示すように、絶縁トランス１１の２次側から出力されるパルス状信号の振幅が過渡応答でリンギングを起こすので、スキャナパルス発生回路４１がＦＥＴ１１ａを閉状態（オン）に制御してから、所定時間が経過して、絶縁トランス１１の出力信号が安定した状態になってから、ＳＷ２１を閉状態（オン）に制御する。
なお、タイミング制御回路４２がＳＷ２１を開状態（オフ）に制御するタイミングは、パルス状信号の安定状態を確保するため、スキャナパルス発生回路４１がＦＥＴ１１ａを開状態（オフ）に制御するタイミングと同時、あるいは、スキャナパルス発生回路４１がＦＥＴ１１ａを開状態（オフ）に制御するより少しだけ早いタイミングとする。【００２３】
上記のようにして、タイミング制御回路４２がＳＷ２１を閉状態（オン）に制御すると、ＳＷ２１が閉状態（オン）に制御されている期間中、増幅器３２の負側入力に絶縁トランス１１の２次側から出力されたパルス状信号が加えられる。
これにより、ＳＷ２１が閉状態（オン）に制御されている期間中、コンデンサ３３が電荷を充電することにより、増幅器３２が絶縁トランスの２次側から出力されたパルス状信号を積分して、積分後の値をホールドする。【００２４】
図２では、ＳＷ２１が閉状態（オン）に制御されている期間中、増幅器３２の出力電圧が段々と上昇していることを示している。
このように、ＳＷ２１が閉状態（オン）に制御されている期間中、絶縁トランスの２次側から出力されたパルス状信号が積分されて、積分後の値がホールドされるため、そのパルス状信号に重畳されているノイズが平均化されて、そのノイズの影響が低減される。
なお、図３の例では、ＳＷ２１が閉状態（オン）に制御されている期間を、ノイズの２周期分が誘導される期間と合わせており、積分効果によってノイズの影響をキャンセルしている。
図３では、ＳＷ２１が閉状態（オン）に制御されている期間を、ノイズの２周期分が誘導される期間と合わせているが、ノイズの２周期分に限る必要はなく、ノイズの周期の整数倍に合わせるようにすれば、積分効果によってノイズの影響をキャンセルすることができる。【００２５】
タイミング制御回路４２は、その後、ＳＷ２１を開状態（オフ）に制御すると、図３に示すように、ＡＤ変換指令をＡＤ変換器４３に出力する。
ＡＤ変換器４３は、タイミング制御回路４２からＡＤ変換指令を受けると、増幅器３２によりホールドされている積分値をディジタル信号に変換する。【００２６】
ここまでは、ＣＨ１のアナログ信号Ｖａ１を入力する場合について説明したが、ＣＨ２，３，４のアナログ信号Ｖａ１を入力する場合も同様である。
例えば、ＣＨ２のアナログ信号Ｖａ２を入力する場合、ＦＥＴ１１ａ及びＳＷ２１の代わりに、ＦＥＴ１２ａ及びＳＷ２２の開閉制御を行うようにする。【００２７】
以上で明らかなように、この実施の形態１によれば、例えば、絶縁トランス１１の２次側に接続されているＳＷ２１が閉状態に制御されて、絶縁トランス１１の２次側から出力されたパルス状信号を受けると、そのパルス状信号を増幅する増幅器３２と、その増幅器３２の入出力間の負帰還ループに接続されているコンデンサ３３と、絶縁トランス１１のＦＥＴ１１ａを閉状態に制御してから、ＳＷ２１を閉状態に制御し、その後、ＳＷ２１をＦＥＴ１１ａと同時又はＦＥＴ１１ａより早いタイミングで開状態に制御するタイミング制御回路４２とを設け、ＡＤ変換器４３がタイミング制御回路４２によりＳＷ２１が開状態に制御されると、増幅器３２の出力信号をディジタル信号に変換するように構成したので、一時的に停止させることが不可能な外部のノイズ源から大きなノイズの誘導を受けても、高精度なディジタル信号を出力することができる効果を奏する。【００２８】
実施の形態２．
図４はこの発明の実施の形態２によるアナログ入力装置を示す構成図であり、図において、図１と同一符号は同一または相当部分を示すので説明を省略する。
抵抗器５１は増幅器１１ｂとＳＷ２１の間に直列に挿入されている。
抵抗器５２は増幅器１２ｂとＳＷ２２の間に直列に挿入されている。
抵抗器５３，５４も同様に、絶縁トランスの２次側の増幅器とＳＷ２３，２４の間に直列に挿入されている。
ＳＷ５５はコンデンサ３３と並列に接続され、コンデンサ３３に充電されている電荷を放電する際に閉状態（オン）に制御される放電用スイッチであるが、図１のＳＷ３４と異なり、ＳＷ５５の出力側がＳＷ２１〜２４の出力側と共通にされている点で相違している。【００２９】
アナログ入力装置がアナログ信号を入力して、ディジタル信号に変換する動作は、上記実施の形態１と同様であるが、ＳＷ２１〜２４の出力側とＳＷ５５の出力側を共通にしているので、ＳＷ２１〜２４とＳＷ５５の同一ＩＣ化が可能である。
そこで、この実施の形態２では、ＳＷ２１〜２４とＳＷ５５を同一のＩＣチップで構成している点で、上記実施の形態１と相違している。【００３０】
実施の形態３．
図５はこの発明の実施の形態３によるアナログ入力装置を示す構成図であり、図において、図１と同一符号は同一または相当部分を示すので説明を省略する。
ＳＷ２５，２６はＣＨ５，６のアナログ信号Ｖａ５，Ｖａ６に対応する振幅Ｖt15，Ｖt16を有するパルス状信号を取り込む際に閉状態（オン）に制御される。
抵抗器３１ａは一端がＳＷ２１，２２，２３，５５ａの出力側と接続され、他端が増幅器３２の負側入力に接続されている。
抵抗器３１ｂは一端がＳＷ２４，２５，２６，５５ｂの出力側と接続され、他端が増幅器３２の負側入力に接続されている。【００３１】
ＳＷ５５ａはコンデンサ３３と並列に接続され、コンデンサ３３に充電されている電荷を放電する際に閉状態（オン）に制御される放電用スイッチであるが、図１のＳＷ３４と異なり、ＳＷ５５ａの出力側がＳＷ２１，２２，２３の出力側と共通にされている点で相違している。
ＳＷ５５ｂはコンデンサ３３と並列に接続され、コンデンサ３３に充電されている電荷を放電する際に閉状態（オン）に制御される放電用スイッチであるが、図１のＳＷ３４と異なり、ＳＷ５５ｂの出力側がＳＷ２４，２５，２６の出力側と共通にされている点で相違している。【００３２】
上記実施の形態２では、ＳＷ２１〜２４とＳＷ５５を同一のＩＣチップで構成するものについて示したが、図５に示すように、ＳＷ２１〜２６，５５ａ，５５ｂを２系統に分割し、各系統のＳＷ群をそれぞれ同一のＩＣチップで構成するようにしてもよい。
図５の例では、ＳＷ２１，２２，２３の出力側とＳＷ５５ａの出力側を共通にしているので、ＳＷ２１，２２，２３とＳＷ５５ａの同一ＩＣ化が可能である。
また、ＳＷ２４，２５，２６の出力側とＳＷ５５ｂの出力側を共通にしているので、ＳＷ２４，２５，２６とＳＷ５５ｂの同一ＩＣ化が可能である。【００３３】
実施の形態４．
図６はこの発明の実施の形態４によるアナログ入力装置を示す構成図であり、図において、図１と同一符号は同一または相当部分を示すので説明を省略する。
差動増幅器６１はアナログ信号源１から出力されるアナログ信号Ｖａ１を入力し、そのアナログ信号Ｖａ１を所定の電圧に増幅して、選択スイッチであるＳＷ２１に出力する。
差動増幅器６２はアナログ信号源２から出力されるアナログ信号Ｖａ２を入力し、そのアナログ信号Ｖａ２を所定の電圧に増幅して、選択スイッチであるＳＷ２２に出力する。
図７はアナログ入力装置の動作タイミングを示す説明図である。【００３４】
次に動作について説明する。
例えば、ＣＨ１のアナログ信号Ｖａ１を入力する場合、タイミング制御回路４２がコンデンサ３３に充電されている電荷を放電するため、図７に示すように、ＳＷ３４を閉状態（オン）に制御する。
タイミング制御回路４２は、電荷の放電が完了すると、ＳＷ３４を開状態（オフ）に制御する。
また、タイミング制御回路４２は、ＳＷ３４を開状態（オフ）に制御すると、ＳＷ２１を閉状態（オン）に制御する。【００３５】
差動増幅器６１は、アナログ信号源１から出力されるアナログ信号Ｖａ１を入力し、そのアナログ信号Ｖａ１を所定の電圧に増幅してＳＷ２１に出力する。アナログ信号Ｖａ１は、ＳＷ２１及び抵抗器３１を介して、増幅器３２の負側入力に加えられる。
これにより、ＳＷ２１が閉状態（オン）に制御されている期間中、コンデンサ３３が電荷を充電することにより、増幅器３２がアナログ信号Ｖａ１を積分して、積分後の値をホールドする。【００３６】
図７では、ＳＷ２１が閉状態（オン）に制御されている期間中、増幅器３２の出力電圧が段々と上昇していることを示している。
このように、ＳＷ２１が閉状態（オン）に制御されている期間中、アナログ信号Ｖａ１が積分されて、積分後の値がホールドされるため、そのアナログ信号Ｖａ１に重畳されているノイズが平均化されて、そのノイズの影響が低減される。【００３７】
タイミング制御回路４２は、その後、ＳＷ２１を開状態（オフ）に制御すると、図７に示すように、ＡＤ変換指令をＡＤ変換器４３に出力する。
ＡＤ変換器４３は、タイミング制御回路４２からＡＤ変換指令を受けると、増幅器３２によりホールドされている積分値をディジタル信号に変換する。【００３８】
ここまでは、ＣＨ１のアナログ信号Ｖａ１を入力する場合について説明したが、ＣＨ２，３，４のアナログ信号Ｖａ１を入力する場合も同様である。
例えば、ＣＨ２のアナログ信号Ｖａ２を入力する場合、ＳＷ２１の代わりに、ＳＷ２２の開閉制御を行うようにする。【００３９】
以上で明らかなように、この実施の形態４の場合も、上記実施の形態１と同様に、一時的に停止させることが不可能な外部のノイズ源から大きなノイズの誘導を受けても、高精度なディジタル信号を出力することができる効果を奏する。
【産業上の利用可能性】
【００４０】
以上のように、この発明に係るアナログ入力装置は、増幅器の入出力間の負帰還ループにコンデンサを接続することで、外部のノイズ源から大きなノイズの誘導を受けても、高精度なディジタル信号を出力することができるので、電圧センサ、電流センサ、圧力センサ等各種センサ装置などに用いるのに適している。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2008146450.tif 000009
【図８】
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【図９】
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【国際調査報告】
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2008146450.tif 000013
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