(57)【要約】  リセット電圧より高く且つセット電圧より低い電圧を印加すると低抵抗状態から高抵抗状態に変化し、セット電圧より高い電圧を印加すると高抵抗状態から低抵抗状態へ変化する抵抗記憶素子１０と、第１のゲート電極と第１のソース／ドレイン拡散層とを有し、第１のソース／ドレイン拡散層の一方が抵抗記憶素子の一方の端部に接続された第１のトランジスタ１２と、第２のゲート電極と第２のソース／ドレイン拡散層とを有し、第２のソース／ドレイン拡散層の一方が抵抗記憶素子の一方の端部に接続され、第２のソース／ドレイン拡散層の他方が抵抗記憶素子の他方の端部に接続された第２のトランジスタ１４とを有するメモリセルＭＣを有している。
2008068801.tif 000002
【特許請求の範囲】
【請求項１】
リセット電圧より高く且つセット電圧より低い電圧を印加すると前記低抵抗状態から前記高抵抗状態に変化し、前記セット電圧より高い電圧を印加すると前記高抵抗状態から前記低抵抗状態へ変化する抵抗記憶素子と、
第１のゲート電極と第１のソース／ドレイン拡散層とを有し、前記第１のソース／ドレイン拡散層の一方が前記抵抗記憶素子の一方の端部に接続された第１のトランジスタと、
第２のゲート電極と第２のソース／ドレイン拡散層とを有し、前記第２のソース／ドレイン拡散層の一方が前記抵抗記憶素子の前記一方の端部に接続され、前記第２のソース／ドレイン拡散層の他方が前記抵抗記憶素子の他方の端部に接続された第２のトランジスタと
を有するメモリセル
を有することを特徴とする不揮発性半導体記憶装置。
【請求項２】
請求の範囲第１項記載の不揮発性半導体記憶装置において、
前記第２のトランジスタのオン抵抗値は、前記低抵抗状態の前記抵抗記憶素子の抵抗値より大きく、且つ、前記高抵抗状態の前記抵抗記憶素子の抵抗値より小さい
ことを特徴とする不揮発性半導体記憶装置。
【請求項３】
請求の範囲第１項又は第２項記載の不揮発性半導体記憶装置において、
前記第２のトランジスタのオフ抵抗値は、前記高抵抗状態の前記抵抗記憶素子の抵抗値より小さい
ことを特徴とする不揮発性半導体記憶装置。
【請求項４】
請求の範囲第１項記載の不揮発性半導体記憶装置において、
前記第２のトランジスタのオン抵抗値は、前記第１のトランジスタのオン抵抗値より高い
ことを特徴とする不揮発性半導体記憶装置。
【請求項５】
請求の範囲第４項記載の不揮発性半導体記憶装置において、
前記第２のトランジスタのゲート幅は、前記第１のトランジスタのゲート幅より狭い
ことを特徴とする不揮発性半導体記憶装置。
【請求項６】
請求の範囲第１項乃至第５項のいずれか１項に記載の不揮発性半導体記憶装置において、
前記メモリセルは、マトリクス状に複数配置されており、
複数の前記メモリセルのうちの第１のメモリセルの前記第２のトランジスタの前記第２のソース／ドレイン拡散層の他方と、前記複数のメモリセルのうちの第２のメモリセルの前記第２のトランジスタの前記第２のソース／ドレイン拡散層の他方とが、共通のソース／ドレイン拡散層により構成されている
ことを特徴とする不揮発性半導体記憶装置。
【請求項７】
請求の範囲第１項乃至第５項のいずれか１項に記載の不揮発性半導体記憶装置において、
前記メモリセルは、マトリクス状に複数配置されており、
前記複数のメモリセルのうちの第１のメモリセルの前記第２のトランジスタの前記第２のソース／ドレイン拡散層の他方に接続された第１のビット線と、
前記複数のメモリセルのうちの第２のメモリセルの前記第２のトランジスタの前記第２のソース／ドレイン拡散層の他方に接続され、前記第１のビット線に並行するように形成された第２のビット線と、
前記第１のビット線及び前記第２のビット線に交差するように形成され、前記第１のメモリセルの前記第２のトランジスタの前記第２のゲート電極と、前記第２のメモリセルの前記第２のトランジスタの前記第２のゲート電極とを共通接続するリセット線と、
前記リセット線の一方の側に、前記リセット線と並行するように形成され、前記第１のメモリセルの前記第１のトランジスタの前記第１のゲート電極を含む第１のワード線と、
前記リセット線の他方の側に、前記リセット線と並行するように形成され、前記第２のメモリセルの前記第１のトランジスタの前記第１のゲート電極を含む第２のワード線とを更に有する
ことを特徴とする不揮発性半導体記憶装置。
【請求項８】
請求の範囲第１項乃至第５項のいずれか１項に記載の不揮発性半導体記憶装置において、
前記メモリセルは、マトリクス状に複数配置されており、
同一の列に存在する複数の前記抵抗記憶素子の前記他方の端部を共通接続する複数のビット線と、
同一の行に存在する複数の前記第１のトランジスタの前記第１のゲート電極を共通接続する複数のワード線と、
前記ワード線と並行するように形成され、複数の前記第２のトランジスタの前記第２のゲート電極を共通接続する複数のリセット線と、
前記複数のビット線に接続され、前記複数のビット線の電位を制御する第１の列セレクタと、
前記複数のワード線に接続され、前記複数のワード線の電位を制御する第１の行セレクタと、
前記複数のリセット線に接続され、前記複数のリセット線の電位を制御する第２の行セレクタとを更に有し、
前記複数の第１のトランジスタの前記第１のソース／ドレイン拡散層の他方は、それぞれ接地されている
ことを特徴とする不揮発性半導体記憶装置。
【請求項９】
請求の範囲第１項乃至第５項のいずれか１項に記載の不揮発性半導体記憶装置において、
前記メモリセルは、マトリクス状に複数配置されており、
同一の列に存在する複数の前記抵抗記憶素子の前記他方の端部を共通接続する複数のビット線と、
同一の列に存在する複数の前記第１のトランジスタの前記第１のソース／ドレイン拡散層の他方を共通接続する複数のソース線と、
同一の行に存在する複数の前記第１のトランジスタの前記第１のゲート電極を共通接続する複数のワード線と、
前記ワード線と並行するように形成され、複数の前記第２のトランジスタの前記第２のゲート電極を共通接続する複数のリセット線と、
前記複数のビット線に接続され、前記複数のビット線の電位を制御する第１の列セレクタと、
前記複数のソース線に接続され、前記複数のソース線の電位を制御する第２の列セレクタと、
前記複数のワード線に接続され、前記複数のワード線の電位を制御する第１の行セレクタと、
前記複数のリセット線に接続され、前記複数のリセット線の電位を制御する第２の行セレクタとを更に有する
ことを特徴とする不揮発性半導体記憶装置。
【請求項１０】
リセット電圧より高く、セット電圧より低い電圧を印加すると前記低抵抗状態から前記高抵抗状態に変化し、前記セット電圧より高い電圧を印加すると前記高抵抗状態から前記低抵抗状態へ変化する抵抗記憶素子と；第１のゲート電極と第１のソース／ドレイン拡散層とを有し、前記第１のソース／ドレイン拡散層の一方が前記抵抗記憶素子の一方の端部に接続された第１のトランジスタと；第２のゲート電極と第２のソース／ドレイン拡散層とを有し、前記第２のソース／ドレイン拡散層の一方が前記抵抗記憶素子の前記一方の端部に接続され、前記第２のソース／ドレイン拡散層の他方が前記抵抗記憶素子の他方の端部に接続された第２のトランジスタとをそれぞれ有する複数のメモリセルと、
同一の列に存在する複数の前記抵抗記憶素子の前記他方の端部を共通接続する複数のビット線と、
同一の行に存在する複数の前記第１のトランジスタの前記第１のゲート電極を共通接続する複数のワード線と、
前記ワード線と並行するように形成され、複数の前記第２のトランジスタの前記第２のゲート電極を共通接続する複数のリセット線と、
前記複数のビット線に接続され、前記複数のビット線の電位を制御する列セレクタと、
前記複数のワード線に接続され、前記複数のワード線の電位を制御する第１の行セレクタと、
前記複数のリセット線に接続され、前記複数のリセット線の電位を制御する第２の行セレクタとを有し、
前記複数の第１のトランジスタの前記第１のソース／ドレイン拡散層の他方が接地されている不揮発性半導体記憶装置の書き込み方法であって、
前記第１の行セレクタにより一の前記ワード線に電圧を選択的に印加し、前記第２の行セレクタにより一の前記リセット線に電圧を選択的に印加し、前記第１の列セレクタにより一の前記ビット線に電圧を選択的に印加することにより、選択された前記メモリセルの前記抵抗記憶素子に前記高抵抗状態を書き込む
ことを特徴とする不揮発性半導体記憶装置の書き込み方法。
【請求項１１】
請求の範囲第１０項記載の不揮発性半導体記憶装置の書き込み方法において、
前記第１の行セレクタにより前記一のワード線に電圧を選択的に印加し、前記第２の行セレクタにより前記一のリセット線に電圧を印加せず、前記第１の列セレクタにより一の前記ビット線に電圧を選択的に印加することにより、選択された前記メモリセルの前記抵抗記憶素子に前記低抵抗状態を書き込む
ことを特徴とする不揮発性半導体記憶装置の書き込み方法。
【請求項１２】
リセット電圧より高く、セット電圧より低い電圧を印加すると前記低抵抗状態から前記高抵抗状態に変化し、前記セット電圧より高い電圧を印加すると前記高抵抗状態から前記低抵抗状態へ変化する抵抗記憶素子と；第１のゲート電極と第１のソース／ドレイン拡散層とを有し、前記第１のソース／ドレイン拡散層の一方が前記抵抗記憶素子の一方の端部に接続された第１のトランジスタと；第２のゲート電極と第２のソース／ドレイン拡散層とを有し、前記第２のソース／ドレイン拡散層の一方が前記抵抗記憶素子の前記一方の端部に接続され、前記第２のソース／ドレイン拡散層の他方が前記抵抗記憶素子の他方の端部に接続された第２のトランジスタとをそれぞれ有する複数のメモリセルと、
同一の列に存在する複数の前記抵抗記憶素子の前記他方の端部を共通接続する複数のビット線と、
同一の列に存在する複数の第１のトランジスタの前記第１のソース／ドレイン拡散層の他方を共通接続する複数のソース線と、
同一の行に存在する複数の前記第１のトランジスタの前記第１のゲート電極を共通接続する複数のワード線と、
前記ワード線と並行するように形成され、複数の前記第２のトランジスタの前記第２のゲート電極を共通接続する複数のリセット線と、
前記複数のビット線に接続され、前記複数のビット線の電位を制御する第１の列セレクタと、
前記複数のソース線に接続され、前記複数のソース線の電位を制御する第２の列セレクタと、
前記複数のワード線に接続され、前記複数のワード線の電位を制御する第１の行セレクタと、
前記複数のリセット線に接続され、前記複数のリセット線の電位を制御する第２の行セレクタと
を有する不揮発性半導体記憶装置の書き込み方法であって、
前記第１の行セレクタにより一の前記ワード線に電圧を選択的に印加し、前記第２の行セレクタにより一の前記リセット線に電圧を選択的に印加し、前記第１の列セレクタにより一の前記ビット線に電圧を選択的に印加し、前記第２の列セレクタにより一の前記ソース線を接地することにより、選択された前記メモリセルの前記抵抗記憶素子に前記高抵抗状態を書き込む
ことを特徴とする不揮発性半導体記憶装置の書き込み方法。
【請求項１３】
請求の範囲第１２記載の不揮発性半導体記憶装置の書き込み方法において、
前記第１の行セレクタにより前記一のワード線に電圧を選択的に印加し、前記第２の行セレクタにより前記一のリセット線に電圧を印加せず、前記第１の列セレクタにより前記一のビット線に電圧を選択的に印加し、前記第２の列セレクタにより前記一のソース線を接地することにより、選択された前記メモリセルの前記抵抗記憶素子に前記低抵抗状態を書き込む
ことを特徴とする不揮発性半導体記憶装置の書き込み方法。
【請求項１４】
リセット電圧より高く、セット電圧より低い電圧を印加すると前記低抵抗状態から前記高抵抗状態に変化し、前記セット電圧より高い電圧を印加すると前記高抵抗状態から前記低抵抗状態へ変化する抵抗記憶素子と；第１のゲート電極と第１のソース／ドレイン拡散層とを有し、前記第１のソース／ドレイン拡散層の一方が前記抵抗記憶素子の一方の端部に接続された第１のトランジスタと；第２のゲート電極と第２のソース／ドレイン拡散層とを有し、前記第２のソース／ドレイン拡散層の一方が前記抵抗記憶素子の前記一方の端部に接続され、前記第２のソース／ドレイン拡散層の他方が前記抵抗記憶素子の他方の端部に接続された第２のトランジスタとをそれぞれ有する複数のメモリセルと、
同一の列に存在する複数の前記抵抗記憶素子の前記他方の端部を共通接続する複数のビット線と、
同一の行に存在する複数の前記第１のトランジスタの前記第１のゲート電極を共通接続する複数のワード線と、
前記ワード線と並行するように形成され、複数の前記第２のトランジスタの前記第２のゲート電極を共通接続する複数のリセット線と、
前記複数のビット線に接続され、前記複数のビット線の電位を制御する列セレクタと、
前記複数のワード線に接続され、前記複数のワード線の電位を制御する第１の行セレクタと、
前記複数のリセット線に接続され、前記複数のリセット線の電位を制御する第２の行セレクタとを有し、
前記複数の第１のトランジスタの前記第１のソース／ドレイン拡散層の他方が接地されている不揮発性半導体記憶装置の読み出し方法であって、
前記第１の行セレクタにより一の前記ワード線に電圧を選択的に印加し、前記第１の列セレクタにより一の前記ビット線に電圧を選択的に印加し、選択された前記メモリセルに書き込まれた情報を前記ビット線に流れる電流に基づいて読み出す
ことを特徴とする不揮発性半導体記憶装置の読み出し方法。
【請求項１５】
請求の範囲第１４項記載の不揮発性半導体記憶装置の読み出し方法において、
選択された前記メモリセルに接続された前記リセット線に、前記第２の行セレクタにより電圧を更に印加する
ことを特徴とする不揮発性半導体記憶装置の読み出し方法。
【請求項１６】
リセット電圧より高く、セット電圧より低い電圧を印加すると前記低抵抗状態から前記高抵抗状態に変化し、前記セット電圧より高い電圧を印加すると前記高抵抗状態から前記低抵抗状態へ変化する抵抗記憶素子と；第１のゲート電極と第１のソース／ドレイン拡散層とを有し、前記第１のソース／ドレイン拡散層の一方が前記抵抗記憶素子の一方の端部に接続された第１のトランジスタと；第２のゲート電極と第２のソース／ドレイン拡散層とを有し、前記第２のソース／ドレイン拡散層の一方が前記抵抗記憶素子の前記一方の端部に接続され、前記第２のソース／ドレイン拡散層の他方が前記抵抗記憶素子の他方の端部に接続された第２のトランジスタとをそれぞれ有する複数のメモリセルと、
同一の列に存在する複数の前記抵抗記憶素子の前記他方の端部を共通接続する複数のビット線と、
同一の列に存在する複数の前記第１のトランジスタの前記第１のソース／ドレイン拡散層の他方を共通接続する複数のソース線と、
同一の行に存在する複数の前記第１のトランジスタの前記第１のゲート電極を共通接続する複数のワード線と、
前記複数のビット線に接続され、前記複数のビット線の電位を制御する第１の列セレクタと、
前記複数のソース線に接続され、前記複数のソース線の電位を制御する第２の列セレクタと、
前記複数のワード線に接続され、前記複数のワード線の電位を制御する行セレクタと
を有する不揮発性半導体記憶装置の読み出し方法であって、
前記行セレクタにより一の前記ワード線に電圧を選択的に印加し、前記第１の列セレクタにより一の前記ビット線を接地した後に、前記第２の列セレクタにより一の前記ソース線に電圧を選択的に印加することにより、選択された前記メモリセルに書き込まれた情報を前記ソース線に流れる電流に基づいて読み出す
ことを特徴とする不揮発性半導体記憶装置の読み出し方法。
【請求項１７】
請求の範囲第１６項記載の不揮発性半導体記憶装置の読み出し方法において、
選択された前記メモリセルに接続された前記リセット線に、前記第２の行セレクタにより電圧を更に印加する
ことを特徴とする不揮発性半導体記憶装置の読み出し方法。
【請求項１８】
リセット電圧より高く、セット電圧より低い電圧を印加すると前記低抵抗状態から前記高抵抗状態に変化し、前記セット電圧より高い電圧を印加すると前記高抵抗状態から前記低抵抗状態へ変化する抵抗記憶素子と；第１のゲート電極と第１のソース／ドレイン拡散層とを有し、前記第１のソース／ドレイン拡散層の一方が前記抵抗記憶素子の一方の端部に接続された第１のトランジスタと；第２のゲート電極と第２のソース／ドレイン拡散層とを有し、前記第２のソース／ドレイン拡散層の一方が前記抵抗記憶素子の前記一方の端部に接続され、前記第２のソース／ドレイン拡散層の他方が前記抵抗記憶素子の他方の端部に接続された第２のトランジスタとをそれぞれ有する複数のメモリセルと、
同一の列に存在する複数の前記抵抗記憶素子の前記他方の端部を共通接続する複数のビット線と、
同一の行に存在する複数の前記第１のトランジスタの前記第１のゲート電極を共通接続する複数のワード線と、
前記ワード線と並行するように形成され、複数の前記第２のトランジスタの前記第２のゲート電極を共通接続する複数のリセット線と、
前記複数のビット線に接続され、前記複数のビット線の電位を制御する列セレクタと、
前記複数のワード線に接続され、前記複数のワード線の電位を制御する第１の行セレクタと、
前記複数のリセット線に接続され、前記複数のリセット線の電位を制御する第２の行セレクタとを有し、
前記複数の第１のトランジスタの前記第１のソース／ドレイン拡散層の他方が接地されている不揮発性半導体記憶装置の消去方法であって、
前記第１の行セレクタによりすべての前記ワード線に電圧を選択的に印加し、前記第２の行セレクタによりすべての前記リセット線に電圧を選択的に印加し、前記列セレクタにより一の前記ビット線に電圧を選択的に印加することにより、選択された列に存在する複数の前記抵抗記憶素子を前記高抵抗状態にする
ことを特徴とする不揮発性半導体記憶装置の消去方法。
【請求項１９】
リセット電圧より高く、セット電圧より低い電圧を印加すると前記低抵抗状態から前記高抵抗状態に変化し、前記セット電圧より高い電圧を印加すると前記高抵抗状態から前記低抵抗状態へ変化する抵抗記憶素子と；第１のゲート電極と第１のソース／ドレイン拡散層とを有し、前記第１のソース／ドレイン拡散層の一方が前記抵抗記憶素子の一方の端部に接続された第１のトランジスタと；第２のゲート電極と第２のソース／ドレイン拡散層とを有し、前記第２のソース／ドレイン拡散層の一方が前記抵抗記憶素子の前記一方の端部に接続され、前記第２のソース／ドレイン拡散層の他方が前記抵抗記憶素子の他方の端部に接続された第２のトランジスタとをそれぞれ有する複数のメモリセルと、
同一の列に存在する複数の前記抵抗記憶素子の前記他方の端部を共通接続する複数のビット線と、
同一の列に存在する複数の前記第１のトランジスタの前記第１のソース／ドレイン拡散層の他方を共通接続する複数のソース線と、
同一の行に存在する複数の前記第１のトランジスタの前記第１のゲート電極を共通接続する複数のワード線と、
前記ワード線と並行するように形成され、複数の前記第２のトランジスタの前記第２のゲート電極を共通接続する複数のリセット線と、
前記複数のビット線に接続され、前記複数のビット線の電位を制御する第１の列セレクタと、
前記複数のソース線に接続され、前記複数のソース線の電位を制御する第２の列セレクタと、
前記複数のワード線に接続され、前記複数のワード線の電位を制御する第１の行セレクタと、
前記複数のリセット線に接続され、前記複数のリセット線の電位を制御する第２の行セレクタとを有する不揮発性半導体記憶装置の消去方法であって、
前記第１の行セレクタによりすべての前記ワード線に電圧を印加し、前記第２の行セレクタによりすべての前記リセット線に電圧を印加し、前記第１の列セレクタにより一の前記ビット線に選択的に電圧を印加し、第２の列セレクタにより一の前記ソース線を接地することにより、選択された列に存在する複数の前記抵抗記憶素子を前記高抵抗状態にする
ことを特徴とする不揮発性半導体記憶装置の消去方法。
【請求項２０】
リセット電圧より高く、セット電圧より低い電圧を印加すると前記低抵抗状態から前記高抵抗状態に変化し、前記セット電圧より高い電圧を印加すると前記高抵抗状態から前記低抵抗状態へ変化する抵抗記憶素子と；第１のゲート電極と第１のソース／ドレイン拡散層とを有し、前記第１のソース／ドレイン拡散層の一方が前記抵抗記憶素子の一方の端部に接続された第１のトランジスタと；第２のゲート電極と第２のソース／ドレイン拡散層とを有し、前記第２のソース／ドレイン拡散層の一方が前記抵抗記憶素子の前記一方の端部に接続され、前記第２のソース／ドレイン拡散層の他方が前記抵抗記憶素子の他方の端部に接続された第２のトランジスタとをそれぞれ有する複数のメモリセルと、
同一の列に存在する複数の前記抵抗記憶素子の前記他方の端部を共通接続する複数のビット線と、
同一の行に存在する複数の前記第１のトランジスタの前記第１のゲート電極を共通接続する複数のワード線と、
前記ワード線と並行するように形成され、複数の前記第２のトランジスタの前記第２のゲート電極を共通接続する複数のリセット線と、
前記複数のビット線に接続され、前記複数のビット線の電位を制御する列セレクタと、
前記複数のワード線に接続され、前記複数のワード線の電位を制御する第１の行セレクタと、
前記複数のリセット線に接続され、前記複数のリセット線の電位を制御する第２の行セレクタとを有し、
前記複数の第１のトランジスタの前記第１のソース／ドレイン拡散層の他方が接地されている不揮発性半導体記憶装置の消去方法であって、
前記第１の行セレクタによりすべての前記ワード線に電圧を印加し、前記第２の行セレクタによりすべての前記リセット線に電圧を印加し、前記列セレクタによりすべての前記ビット線に電圧を印加することにより、すべての前記抵抗記憶素子を前記高抵抗状態にする
ことを特徴とする不揮発性半導体記憶装置の消去方法。
【請求項２１】
リセット電圧より高く、セット電圧より低い電圧を印加すると前記低抵抗状態から前記高抵抗状態に変化し、前記セット電圧より高い電圧を印加すると前記高抵抗状態から前記低抵抗状態へ変化する抵抗記憶素子と；第１のゲート電極と第１のソース／ドレイン拡散層とを有し、前記第１のソース／ドレイン拡散層の一方が前記抵抗記憶素子の一方の端部に接続された第１のトランジスタと；第２のゲート電極と第２のソース／ドレイン拡散層とを有し、前記第２のソース／ドレイン拡散層の一方が前記抵抗記憶素子の前記一方の端部に接続され、前記第２のソース／ドレイン拡散層の他方が前記抵抗記憶素子の他方の端部に接続された第２のトランジスタとをそれぞれ有する複数のメモリセルと、
同一の列に存在する複数の前記抵抗記憶素子の前記他方の端部を共通接続する複数のビット線と、
同一の列に存在する複数の前記第１のトランジスタの前記第１のソース／ドレイン拡散層の他方を共通接続する複数のソース線と、
同一の行に存在する複数の前記第１のトランジスタの前記第１のゲート電極を共通接続する複数のワード線と、
前記ワード線と並行するように形成され、複数の前記第２のトランジスタの前記第２のゲート電極を共通接続する複数のリセット線と、
前記複数のビット線に接続され、前記複数のビット線の電位を制御する第１の列セレクタと、
前記複数のソース線に接続され、前記複数のソース線の電位を制御する第２の列セレクタと、
前記複数のワード線に接続され、前記複数のワード線の電位を制御する第１の行セレクタと、
前記複数のリセット線に接続され、前記複数のリセット線の電位を制御する第２の行セレクタと
を有する不揮発性半導体記憶装置の消去方法であって、
前記第１の行セレクタによりすべての前記ワード線に電圧を印加し、前記第２の行セレクタによりすべての前記リセット線に電圧を印加し、前記第１の列セレクタによりすべての前記ビット線に電圧を印加し、前記第２の列セレクタによりすべての前記ソース線を接地することにより、すべての前記抵抗記憶素子を前記高抵抗状態にする
ことを特徴とする不揮発性半導体記憶装置の消去方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置並びにその書き込み方法、読み出し方法及び消去方法に係り、特に抵抗値が異なる複数の抵抗状態を記憶する抵抗記憶素子を用いた不揮発性半導体記憶装置並びにその書き込み方法、読み出し方法及び消去方法に関する。
【背景技術】
【０００２】
近年、新たなメモリ素子として、ＲｅＲＡＭ（Resistance Random Access Memory：抵抗変化メモリ）と称される不揮発性半導体記憶装置が注目されている。ＲｅＲＡＭは、抵抗値が異なる複数の抵抗状態を有し、外部から電気的刺激を与えることにより抵抗状態が変化する抵抗記憶素子を用い、抵抗記憶素子の高抵抗状態と低抵抗状体とを例えば情報の“０”と“１”とに対応づけることにより、メモリ素子として利用するものである。ＲｅＲＡＭは、高速性、大容量性、低消費電力性等を実現可能なため、将来性が期待されている。【０００３】
抵抗記憶素子は、電圧の印加により抵抗状態が変化する抵抗記憶材料を一対の電極間に挟持したものである。抵抗記憶材料としては、代表的なものとして遷移金属を含む酸化物材料が知られている。【０００４】
図１３は、抵抗記憶素子のＩ−Ｖ特性を示すグラフである。図１３に示すように、高抵抗状態にある抵抗記憶素子に印加する電圧を徐々に高くしていくと、電圧がある値（セット電圧Ｖｓｅｔ）を超えたところで急激に抵抗値が減少し、抵抗記憶素子は低抵抗状態に遷移する。このような動作は、一般に「セット」と称される。一方、低抵抗状態にある抵抗記憶素子に印加する電圧を徐々に高くしていくと、電圧がある値（リセット電圧Ｖｒｅｓｅｔ）を超えたところで急激に抵抗値が増加し、抵抗記憶素子は高抵抗状態に遷移する。このような動作は、一般に「リセット」と称される。【０００５】
これら動作により、抵抗記憶素子に単純に電圧を印加するだけで、抵抗記憶素子の抵抗状態を制御することができる。データの読み出しは、リセットを起こさない程度の電圧を印加したときに素子に流れる電流値を測定することにより可能である。【０００６】
なお、本願発明の背景技術としては以下のようなものがある。
【特許文献１】特開２００４−２１３７４４号公報
【非特許文献１】I.G. Beck et al., “Highly Scalable Non-volatile Resistive Memory using Simple Binary Oxide Driven by Asymmetric Unipolar Voltage Pulses”, IEDM 2004
【非特許文献２】S. Seo et al., “Conductivity switching characteristics and reset currents in NiO films”, Appled Physics Letters 86, 093509 (2005)
【非特許文献３】K.Kinoshita et al., “New Model Proposed for Switching Mechanism of ReRAM”, IEEE NVSMW 2006, p.84-85
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、抵抗記憶素子に単純に電圧を印加して低抵抗状態から高抵抗状態に抵抗状態をリセットする手法では、低抵抗状態から高抵抗状態への抵抗状態の変化に伴う抵抗値の増大により、リセット直後の抵抗記憶素子には、リセット電圧を超える過大な電圧が印加されてしまう。この電圧がセット電圧よりも高いと、抵抗記憶素子は高抵抗状態から低抵抗状態に遷移してしまい、正常な書き込み動作を行うことができない。【０００８】
本発明の目的は、正常な書き込み動作を行い得る不揮発性半導体記憶装置並びにその書き込み方法、読み出し方法及び消去方法を提供することにある。
【課題を解決するための手段】
【０００９】
本発明の一観点によれば、リセット電圧より高く且つセット電圧より低い電圧を印加すると前記低抵抗状態から前記高抵抗状態に変化し、前記セット電圧より高い電圧を印加すると前記高抵抗状態から前記低抵抗状態へ変化する抵抗記憶素子と、第１のゲート電極と第１のソース／ドレイン拡散層とを有し、前記第１のソース／ドレイン拡散層の一方が前記抵抗記憶素子の一方の端部に接続された第１のトランジスタと、第２のゲート電極と第２のソース／ドレイン拡散層とを有し、前記第２のソース／ドレイン拡散層の一方が前記抵抗記憶素子の前記一方の端部に接続され、前記第２のソース／ドレイン拡散層の他方が前記抵抗記憶素子の他方の端部に接続された第２のトランジスタとを有するメモリセルを有することを特徴とする不揮発性半導体記憶装置が提供される。【００１０】
本発明の他の観点によれば、リセット電圧より高く、セット電圧より低い電圧を印加すると前記低抵抗状態から前記高抵抗状態に変化し、前記セット電圧より高い電圧を印加すると前記高抵抗状態から前記低抵抗状態へ変化する抵抗記憶素子と；第１のゲート電極と第１のソース／ドレイン拡散層とを有し、前記第１のソース／ドレイン拡散層の一方が前記抵抗記憶素子の一方の端部に接続された第１のトランジスタと；第２のゲート電極と第２のソース／ドレイン拡散層とを有し、前記第２のソース／ドレイン拡散層の一方が前記抵抗記憶素子の前記一方の端部に接続され、前記第２のソース／ドレイン拡散層の他方が前記抵抗記憶素子の他方の端部に接続された第２のトランジスタとをそれぞれ有する複数のメモリセルと、同一の列に存在する複数の前記抵抗記憶素子の前記他方の端部を共通接続する複数のビット線と、同一の行に存在する複数の前記第１のトランジスタの前記第１のゲート電極を共通接続する複数のワード線と、前記ワード線と並行するように形成され、複数の前記第２のトランジスタの前記第２のゲート電極を共通接続する複数のリセット線と、前記複数のビット線に接続され、前記複数のビット線の電位を制御する列セレクタと、前記複数のワード線に接続され、前記複数のワード線の電位を制御する第１の行セレクタと、前記複数のリセット線に接続され、前記複数のリセット線の電位を制御する第２の行セレクタとを有し、前記複数の第１のトランジスタの前記第１のソース／ドレイン拡散層の他方が接地されている不揮発性半導体記憶装置の書き込み方法であって、前記第１の行セレクタにより一の前記ワード線に電圧を選択的に印加し、前記第２の行セレクタにより一の前記リセット線に電圧を選択的に印加し、前記第１の列セレクタにより一の前記ビット線に電圧を選択的に印加することにより、選択された前記メモリセルの前記抵抗記憶素子に前記高抵抗状態を書き込むことを特徴とする不揮発性半導体記憶装置の書き込み方法が提供される。【００１１】
本発明の更に他の観点によれば、リセット電圧より高く、セット電圧より低い電圧を印加すると前記低抵抗状態から前記高抵抗状態に変化し、前記セット電圧より高い電圧を印加すると前記高抵抗状態から前記低抵抗状態へ変化する抵抗記憶素子と；第１のゲート電極と第１のソース／ドレイン拡散層とを有し、前記第１のソース／ドレイン拡散層の一方が前記抵抗記憶素子の一方の端部に接続された第１のトランジスタと；第２のゲート電極と第２のソース／ドレイン拡散層とを有し、前記第２のソース／ドレイン拡散層の一方が前記抵抗記憶素子の前記一方の端部に接続され、前記第２のソース／ドレイン拡散層の他方が前記抵抗記憶素子の他方の端部に接続された第２のトランジスタとをそれぞれ有する複数のメモリセルと、同一の列に存在する複数の前記抵抗記憶素子の前記他方の端部を共通接続する複数のビット線と、同一の列に存在する複数の第１のトランジスタの前記第１のソース／ドレイン拡散層の他方を共通接続する複数のソース線と、同一の行に存在する複数の前記第１のトランジスタの前記第１のゲート電極を共通接続する複数のワード線と、前記ワード線と並行するように形成され、複数の前記第２のトランジスタの前記第２のゲート電極を共通接続する複数のリセット線と、前記複数のビット線に接続され、前記複数のビット線の電位を制御する第１の列セレクタと、前記複数のソース線に接続され、前記複数のソース線の電位を制御する第２の列セレクタと、前記複数のワード線に接続され、前記複数のワード線の電位を制御する第１の行セレクタと、前記複数のリセット線に接続され、前記複数のリセット線の電位を制御する第２の行セレクタとを有する不揮発性半導体記憶装置の書き込み方法であって、前記第１の行セレクタにより一の前記ワード線に電圧を選択的に印加し、前記第２の行セレクタにより一の前記リセット線に電圧を選択的に印加し、前記第１の列セレクタにより一の前記ビット線に電圧を選択的に印加し、前記第２の列セレクタにより一の前記ソース線を接地することにより、選択された前記メモリセルの前記抵抗記憶素子に前記高抵抗状態を書き込むことを特徴とする不揮発性半導体記憶装置の書き込み方法が提供される。【００１２】
本発明の更に他の観点によれば、リセット電圧より高く、セット電圧より低い電圧を印加すると前記低抵抗状態から前記高抵抗状態に変化し、前記セット電圧より高い電圧を印加すると前記高抵抗状態から前記低抵抗状態へ変化する抵抗記憶素子と；第１のゲート電極と第１のソース／ドレイン拡散層とを有し、前記第１のソース／ドレイン拡散層の一方が前記抵抗記憶素子の一方の端部に接続された第１のトランジスタと；第２のゲート電極と第２のソース／ドレイン拡散層とを有し、前記第２のソース／ドレイン拡散層の一方が前記抵抗記憶素子の前記一方の端部に接続され、前記第２のソース／ドレイン拡散層の他方が前記抵抗記憶素子の他方の端部に接続された第２のトランジスタとをそれぞれ有する複数のメモリセルと、同一の列に存在する複数の前記抵抗記憶素子の前記他方の端部を共通接続する複数のビット線と、同一の行に存在する複数の前記第１のトランジスタの前記第１のゲート電極を共通接続する複数のワード線と、前記ワード線と並行するように形成され、複数の前記第２のトランジスタの前記第２のゲート電極を共通接続する複数のリセット線と、前記複数のビット線に接続され、前記複数のビット線の電位を制御する列セレクタと、前記複数のワード線に接続され、前記複数のワード線の電位を制御する第１の行セレクタと、前記複数のリセット線に接続され、前記複数のリセット線の電位を制御する第２の行セレクタとを有し、前記複数の第１のトランジスタの前記第１のソース／ドレイン拡散層の他方が接地されている不揮発性半導体記憶装置の読み出し方法であって、前記第１の行セレクタにより一の前記ワード線に電圧を選択的に印加し、前記第１の列セレクタにより一の前記ビット線に電圧を選択的に印加し、選択された前記メモリセルに書き込まれた情報を前記ビット線に流れる電流に基づいて読み出すことを特徴とする不揮発性半導体記憶装置の読み出し方法が提供される。【００１３】
本発明の更に他の観点によれば、リセット電圧より高く、セット電圧より低い電圧を印加すると前記低抵抗状態から前記高抵抗状態に変化し、前記セット電圧より高い電圧を印加すると前記高抵抗状態から前記低抵抗状態へ変化する抵抗記憶素子と；第１のゲート電極と第１のソース／ドレイン拡散層とを有し、前記第１のソース／ドレイン拡散層の一方が前記抵抗記憶素子の一方の端部に接続された第１のトランジスタと；第２のゲート電極と第２のソース／ドレイン拡散層とを有し、前記第２のソース／ドレイン拡散層の一方が前記抵抗記憶素子の前記一方の端部に接続され、前記第２のソース／ドレイン拡散層の他方が前記抵抗記憶素子の他方の端部に接続された第２のトランジスタとをそれぞれ有する複数のメモリセルと、同一の列に存在する複数の前記抵抗記憶素子の前記他方の端部を共通接続する複数のビット線と、同一の列に存在する複数の前記第１のトランジスタの前記第１のソース／ドレイン拡散層の他方を共通接続する複数のソース線と、同一の行に存在する複数の前記第１のトランジスタの前記第１のゲート電極を共通接続する複数のワード線と、前記複数のビット線に接続され、前記複数のビット線の電位を制御する第１の列セレクタと、前記複数のソース線に接続され、前記複数のソース線の電位を制御する第２の列セレクタと、前記複数のワード線に接続され、前記複数のワード線の電位を制御する行セレクタとを有する不揮発性半導体記憶装置の読み出し方法であって、前記行セレクタにより一の前記ワード線に電圧を選択的に印加し、前記第１の列セレクタにより一の前記ビット線を接地した後に、前記第２の列セレクタにより一の前記ソース線に電圧を選択的に印加することにより、選択された前記メモリセルに書き込まれた情報を前記ソース線に流れる電流に基づいて読み出すことを特徴とする不揮発性半導体記憶装置の読み出し方法が提供される。【００１４】
本発明の更に他の観点によれば、リセット電圧より高く、セット電圧より低い電圧を印加すると前記低抵抗状態から前記高抵抗状態に変化し、前記セット電圧より高い電圧を印加すると前記高抵抗状態から前記低抵抗状態へ変化する抵抗記憶素子と；第１のゲート電極と第１のソース／ドレイン拡散層とを有し、前記第１のソース／ドレイン拡散層の一方が前記抵抗記憶素子の一方の端部に接続された第１のトランジスタと；第２のゲート電極と第２のソース／ドレイン拡散層とを有し、前記第２のソース／ドレイン拡散層の一方が前記抵抗記憶素子の前記一方の端部に接続され、前記第２のソース／ドレイン拡散層の他方が前記抵抗記憶素子の他方の端部に接続された第２のトランジスタとをそれぞれ有する複数のメモリセルと、同一の列に存在する複数の前記抵抗記憶素子の前記他方の端部を共通接続する複数のビット線と、同一の行に存在する複数の前記第１のトランジスタの前記第１のゲート電極を共通接続する複数のワード線と、前記ワード線と並行するように形成され、複数の前記第２のトランジスタの前記第２のゲート電極を共通接続する複数のリセット線と、前記複数のビット線に接続され、前記複数のビット線の電位を制御する列セレクタと、前記複数のワード線に接続され、前記複数のワード線の電位を制御する第１の行セレクタと、前記複数のリセット線に接続され、前記複数のリセット線の電位を制御する第２の行セレクタとを有し、前記複数の第１のトランジスタの前記第１のソース／ドレイン拡散層の他方が接地されている不揮発性半導体記憶装置の消去方法であって、前記第１の行セレクタによりすべての前記ワード線に電圧を選択的に印加し、前記第２の行セレクタによりすべての前記リセット線に電圧を選択的に印加し、前記列セレクタにより一の前記ビット線に電圧を選択的に印加することにより、選択された列に存在する複数の前記抵抗記憶素子を前記高抵抗状態にすることを特徴とする不揮発性半導体記憶装置の消去方法が提供される。【００１５】
本発明の更に他の観点によれば、リセット電圧より高く、セット電圧より低い電圧を印加すると前記低抵抗状態から前記高抵抗状態に変化し、前記セット電圧より高い電圧を印加すると前記高抵抗状態から前記低抵抗状態へ変化する抵抗記憶素子と；第１のゲート電極と第１のソース／ドレイン拡散層とを有し、前記第１のソース／ドレイン拡散層の一方が前記抵抗記憶素子の一方の端部に接続された第１のトランジスタと；第２のゲート電極と第２のソース／ドレイン拡散層とを有し、前記第２のソース／ドレイン拡散層の一方が前記抵抗記憶素子の前記一方の端部に接続され、前記第２のソース／ドレイン拡散層の他方が前記抵抗記憶素子の他方の端部に接続された第２のトランジスタとをそれぞれ有する複数のメモリセルと、同一の列に存在する複数の前記抵抗記憶素子の前記他方の端部を共通接続する複数のビット線と、同一の列に存在する複数の前記第１のトランジスタの前記第１のソース／ドレイン拡散層の他方を共通接続する複数のソース線と、同一の行に存在する複数の前記第１のトランジスタの前記第１のゲート電極を共通接続する複数のワード線と、前記ワード線と並行するように形成され、複数の前記第２のトランジスタの前記第２のゲート電極を共通接続する複数のリセット線と、前記複数のビット線に接続され、前記複数のビット線の電位を制御する第１の列セレクタと、前記複数のソース線に接続され、前記複数のソース線の電位を制御する第２の列セレクタと、前記複数のワード線に接続され、前記複数のワード線の電位を制御する第１の行セレクタと、前記複数のリセット線に接続され、前記複数のリセット線の電位を制御する第２の行セレクタとを有する不揮発性半導体記憶装置の消去方法であって、前記第１の行セレクタによりすべての前記ワード線に電圧を印加し、前記第２の行セレクタによりすべての前記リセット線に電圧を印加し、前記第１の列セレクタにより一の前記ビット線に選択的に電圧を印加し、第２の列セレクタにより一の前記ソース線を接地することにより、選択された列に存在する複数の前記抵抗記憶素子を前記高抵抗状態にすることを特徴とする不揮発性半導体記憶装置の消去方法が提供される。【００１６】
本発明の更に他の観点によれば、リセット電圧より高く、セット電圧より低い電圧を印加すると前記低抵抗状態から前記高抵抗状態に変化し、前記セット電圧より高い電圧を印加すると前記高抵抗状態から前記低抵抗状態へ変化する抵抗記憶素子と；第１のゲート電極と第１のソース／ドレイン拡散層とを有し、前記第１のソース／ドレイン拡散層の一方が前記抵抗記憶素子の一方の端部に接続された第１のトランジスタと；第２のゲート電極と第２のソース／ドレイン拡散層とを有し、前記第２のソース／ドレイン拡散層の一方が前記抵抗記憶素子の前記一方の端部に接続され、前記第２のソース／ドレイン拡散層の他方が前記抵抗記憶素子の他方の端部に接続された第２のトランジスタとをそれぞれ有する複数のメモリセルと、同一の列に存在する複数の前記抵抗記憶素子の前記他方の端部を共通接続する複数のビット線と、同一の行に存在する複数の前記第１のトランジスタの前記第１のゲート電極を共通接続する複数のワード線と、前記ワード線と並行するように形成され、複数の前記第２のトランジスタの前記第２のゲート電極を共通接続する複数のリセット線と、前記複数のビット線に接続され、前記複数のビット線の電位を制御する列セレクタと、前記複数のワード線に接続され、前記複数のワード線の電位を制御する第１の行セレクタと、前記複数のリセット線に接続され、前記複数のリセット線の電位を制御する第２の行セレクタとを有し、前記複数の第１のトランジスタの前記第１のソース／ドレイン拡散層の他方が接地されている不揮発性半導体記憶装置の消去方法であって、前記第１の行セレクタによりすべての前記ワード線に電圧を印加し、前記第２の行セレクタによりすべての前記リセット線に電圧を印加し、前記列セレクタによりすべての前記ビット線に電圧を印加することにより、すべての前記抵抗記憶素子を前記高抵抗状態にすることを特徴とする不揮発性半導体記憶装置の消去方法が提供される。【００１７】
本発明の更に他の観点によれば、リセット電圧より高く、セット電圧より低い電圧を印加すると前記低抵抗状態から前記高抵抗状態に変化し、前記セット電圧より高い電圧を印加すると前記高抵抗状態から前記低抵抗状態へ変化する抵抗記憶素子と；第１のゲート電極と第１のソース／ドレイン拡散層とを有し、前記第１のソース／ドレイン拡散層の一方が前記抵抗記憶素子の一方の端部に接続された第１のトランジスタと；第２のゲート電極と第２のソース／ドレイン拡散層とを有し、前記第２のソース／ドレイン拡散層の一方が前記抵抗記憶素子の前記一方の端部に接続され、前記第２のソース／ドレイン拡散層の他方が前記抵抗記憶素子の他方の端部に接続された第２のトランジスタとをそれぞれ有する複数のメモリセルと、同一の列に存在する複数の前記抵抗記憶素子の前記他方の端部を共通接続する複数のビット線と、同一の列に存在する複数の前記第１のトランジスタの前記第１のソース／ドレイン拡散層の他方を共通接続する複数のソース線と、同一の行に存在する複数の前記第１のトランジスタの前記第１のゲート電極を共通接続する複数のワード線と、前記ワード線と並行するように形成され、複数の前記第２のトランジスタの前記第２のゲート電極を共通接続する複数のリセット線と、前記複数のビット線に接続され、前記複数のビット線の電位を制御する第１の列セレクタと、前記複数のソース線に接続され、前記複数のソース線の電位を制御する第２の列セレクタと、前記複数のワード線に接続され、前記複数のワード線の電位を制御する第１の行セレクタと、前記複数のリセット線に接続され、前記複数のリセット線の電位を制御する第２の行セレクタとを有する不揮発性半導体記憶装置の消去方法であって、前記第１の行セレクタによりすべての前記ワード線に電圧を印加し、前記第２の行セレクタによりすべての前記リセット線に電圧を印加し、前記第１の列セレクタによりすべての前記ビット線に電圧を印加し、前記第２の列セレクタによりすべての前記ソース線を接地することにより、すべての前記抵抗記憶素子を前記高抵抗状態にすることを特徴とする不揮発性半導体記憶装置の消去方法が提供される。
【発明の効果】
【００１８】
本発明によれば、抵抗記憶素子に対して並列に第２のトランジスタが接続されており、かかる第２のトランジスタは抵抗記憶素子に書き込まれた情報を消去する際にオン状態となっているため、高抵抗状態に変化した抵抗記憶素子にセット電圧より高い電圧が印加されてしまうのを防止することができる。このため、本発明によれば、低抵抗状態から高抵抗状態に変化した抵抗記憶素子が、低抵抗状態に戻ってしまうのを防止することができ、正常な消去動作を行うことができる。
【図面の簡単な説明】
【００１９】
【図１】図１は、本発明の第１実施形態による不揮発性半導体記憶装置のメモリセルを示す回路図である。
【図２】図２は、本発明の第１実施形態による不揮発性半導体記憶装置を示す回路図である。
【図３】図３は、本発明の第１実施形態による不揮発性半導体記憶装置を示す断面図である。
【図４】図４は、本発明の第１実施形態による不揮発性半導体記憶装置を示す平面図である。
【図５】図５は、本発明の第１実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その１）である。
【図６】図６は、本発明の第１実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その２）である。
【図７】図７は、本発明の第１実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その３）である。
【図８】図８は、本発明の第１実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その４）である。
【図９】図９は、本発明の第２実施形態による不揮発性半導体記憶装置を示す断面図である。
【図１０】図１０は、本発明の第２実施形態による不揮発性半導体記憶装置を示す平面図である。
【図１１】図１１は、本発明の第３実施形態による不揮発性半導体記憶装置を示す回路図である。
【図１２】図１２は、本発明の第３実施形態による不揮発性半導体記憶装置を示す平面図である。
【図１３】図１３は、抵抗記憶素子のＩ−Ｖ特性を示すグラフである。
【符号の説明】
【００２０】
１０，１０ａ，１０ｂ…抵抗記憶素子
１２…第１のトランジスタ
１４…第２のトランジスタ
１６…第１の行セレクタ
１８…第２の行セレクタ
２０…列セレクタ、第１の列セレクタ
２２…リセットドライバ回路
２４…セットドライバ回路
２６…読み出し回路
２８…制御回路
３０…半導体基板
３２…素子分離領域
３４、３４ａ、３４ｂ…素子領域
３６、３６ａ、３６ｂ…リセット線、ゲート電極
３８ａ、３８ｂ…ワード線、ゲート電極
４０…ソース／ドレイン拡散層
４２…ソース／ドレイン拡散層
４４…ソース／ドレイン拡散層
４６…スペース
４８…ソース／ドレイン拡散層
５０…ソース／ドレイン拡散層
５２…層間絶縁膜
５８ａ〜５８ｅ…コンタクトプラグ
６０ａ〜６０ｅ…中継配線
６２…層間絶縁膜
６４ａ〜６４ｅ…コンタクトプラグ
６６ａ〜６６ｃ…中継配線
６８ａ〜６８ｄ…ソース線
７０…層間絶縁膜
７２ａ〜７２ｃ…コンタクトプラグ
７４ａ〜７４ｃ…中継配線
７６…層間絶縁膜
８０…下部電極
８２…抵抗記憶層
８４…上部電極
８６…層間絶縁膜
８８ａ〜８８ｃ…コンタクトプラグ
９０、９０ａ、９０ｂ…ビット線
９２…コンタクトホール
９４…コンタクトホール
９６…コンタクトホール
９８…コンタクトホール
１００…第２の列セレクタ
１０２ａ、１０２ｂ…コンタクトプラグ
【発明を実施するための最良の形態】
【００２１】
［第１実施形態］
本発明の第１実施形態による不揮発性半導体記憶装置並びにその書き込み方法、読み出し方法及び消去方法を図１乃至図８を用いて説明する。図１は、本実施形態による不揮発性半導体記憶装置のメモリセルを示す回路図である。【００２２】
（メモリセル）
まず、本実施形態による不揮発性半導体記憶装置のメモリセルについて図１を用いて説明する。【００２３】
図１に示すように、本実施形態による不揮発性半導体記憶装置のメモリセルＭＣは、抵抗記憶素子１０と第１のトランジスタ（選択トランジスタ）１２と第２のトランジスタ１４とを有している。【００２４】
抵抗記憶素子１０は、高抵抗状態と低抵抗状態とを記憶し、電圧の印加によって高抵抗状態と低抵抗状態とが切り換わるものである。リセット電圧より高く且つセット電圧より低い電圧を抵抗記憶素子１０に印加すると、抵抗記憶素子１０は低抵抗状態から高抵抗状態へと変化する。一方、セット電圧より高い電圧を抵抗記憶素子１０に印加すると、抵抗記憶素子１０は高抵抗状態から低抵抗状態へと変化する。【００２５】
低抵抗状態の抵抗記憶素子１０の抵抗値Ｒｌｏｗは、例えば数ｋΩ程度である。ここでは、低抵抗状態の抵抗記憶素子１０の抵抗値Ｒｌｏｗを、例えば３ｋΩ程度とする。【００２６】
一方、高抵抗状態の抵抗記憶素子１０の抵抗値Ｒｈｉｇｈは、例えば数十ｋΩ〜１０００ｋΩ程度である。ここでは、高抵抗状態の抵抗記憶素子１０の抵抗値Ｒｈｉｇｈを、例えば１００ｋΩ程度とする。高抵抗状態における抵抗記憶素子１０の抵抗値Ｒｈｉｇｈは、抵抗記憶素子１０の面積に依存する。このため、抵抗記憶素子１０の面積を適宜設定することにより、高抵抗状態における抵抗記憶素子１０の抵抗値Ｒｈｉｇｈを所望の値に設定することが可能である。【００２７】
抵抗記憶素子１０の一方の端部は、第１のトランジスタ１２のソース／ドレイン拡散層の一方、即ち、ドレイン端子に電気的に接続されている。抵抗記憶素子１０の他方の端部は、ビット線ＢＬに電気的に接続されている。【００２８】
第１のトランジスタ１２のソース／ドレイン拡散層の他方（ソース端子）は、接地電位Ｖｓｓに接続されている。第１のトランジスタ１２のオン抵抗（チャネル抵抗）Ｒｔｒ１＿ｏｎは、例えば４ｋΩ程度に設定されている。トランジスタのオン抵抗とは、トランジスタをオン状態にした際におけるソース／ドレイン間の抵抗のことである。第１のトランジスタ１２のゲート幅を例えば０．７μｍ程度とし、第１のトランジスタ１２のゲート長を例えば０．１８μｍ程度とすれば、第１のトランジスタ１２のオン抵抗Ｒｔｒ１＿ｏｎを、例えば４ｋΩ程度とすることが可能である。第１のトランジスタ１２のゲート電極は、ワード線ＷＬに接続されている。【００２９】
第２のトランジスタ１４のソース／ドレイン拡散層の一方（ソース端子）は、第１のトランジスタ１２のソース／ドレイン拡散層の一方（ドレイン端子）に接続されている。また、第２のトランジスタ１４のソース／ドレイン拡散層の一方（ソース端子）は、抵抗記憶素子１０の一方の端部に接続されている。第２のトランジスタ１４のソース／ドレイン拡散層の他方（ドレイン端子）は、抵抗記憶素子１０の他方の端部に接続されている。また、第２のトランジスタ１４のソース／ドレイン拡散層の他方（ドレイン端子）は、ビット線ＢＬに電気的に接続されている。第２のトランジスタ１４は、抵抗記憶素子１０を低抵抗状態から高抵抗状態に変化させた際に、抵抗記憶素子１０を高抵抗状態に維持するためのものである。第２のトランジスタ１４のオン抵抗（チャネル抵抗）Ｒｔｒ２＿ｏｎは、例えば１０ｋΩ程度に設定されている。第２のトランジスタ１４のゲート幅を例えば３．６μｍ程度とし、第２のトランジスタ１４のゲート長を例えば０．１８μｍ程度とすれば、第２のトランジスタ１４のオン抵抗Ｒｔｒ２＿ｏｎを、例えば１０ｋΩ程度とすることが可能である。【００３０】
第２のトランジスタ１４のオン抵抗ｔｒ２＿ｏｎは、低抵抗状態の抵抗記憶素子１０の抵抗値Ｒｌｏｗより大きく、且つ、高抵抗状態の抵抗記憶素子１０の抵抗値Ｒｈｉｇｈより小さく設定することが望ましい。低抵抗状態から高抵抗状態に変化した抵抗記憶素子１０を高抵抗状態に維持するためには、第２のトランジスタ１４のオン抵抗ｔｒ２＿ｏｎをこのような値に設定することが適当である。【００３１】
また、第２のトランジスタのオフ抵抗ｔｒ２＿ｏｆｆは、高抵抗状態の抵抗記憶素子１０の抵抗値Ｒｈｉｇｈより小さく設定することが望ましい。第２のトランジスタ１４のオフ抵抗ｔｒ２＿ｏｆｆを高抵抗状態の抵抗記憶素子１０の抵抗値Ｒｈｉｇｈより小さく設定するのは、以下のような理由によるものである。即ち、高抵抗状態の抵抗記憶素子１０の抵抗値Ｒｈｉｇｈが極めて高く、第２のトランジスタ１４のオフ抵抗ｔｒ２＿ｏｆｆが高抵抗状態の抵抗記憶素子１０の抵抗値Ｒｈｉｇｈより更に高い場合には、メモリセルＭＣに書き込まれた情報を読み出す際にビット線ＢＬに流れる電流が極めて小さくなる。この場合には、選択されたメモリセルＭＣの抵抗記憶素子１０が高抵抗状態であるためにビット線ＢＬに流れる電流が小さくなっているのか、メモリセルＭＣが選択されていない状態で読み出しを行っているためにビット線ＢＬに流れる電流が小さくなっているのかを判別することが困難である。これに対し、第２のトランジスタ１４のオフ抵抗ｔｒ２＿ｏｆｆを高抵抗状態の抵抗記憶素子１０の抵抗値Ｒｈｉｇｈより小さく設定すれば、メモリセルＭＣの抵抗記憶素子１０に高抵抗状態が書き込まれている場合であっても、メモリセルＭＣに書き込まれた情報を読み出す際にはある程度の電流がビット線ＢＬに流れる。このため、選択されたメモリセルＭＣの抵抗記憶素子１０に高抵抗状態が書き込まれている際にビット線ＢＬに流れる電流と、メモリセルＭＣが選択されていない状態で読み出しを行っている場合にビット線ＢＬに流れる電流との差を大きくすることが可能となる。このため、第２のトランジスタ１４のオフ抵抗ｔｒ２＿ｏｆｆを高抵抗状態の抵抗記憶素子１０の抵抗値Ｒｈｉｇｈより小さく設定すれば、読み出しエラーを防止することが可能となる。【００３２】
メモリセルＭＣの抵抗記憶素子１０への高抵抗状態の書き込みは、第１のトランジスタ１２と第２のトランジスタ１４とをオン状態とし、ビット線ＢＬに所定の電圧を印加することにより行われる。第２のトランジスタ１４の抵抗Ｒｔｒ２＿ｏｎの値は、抵抗記憶素子１０が低抵抗状態から高抵抗状態に変化した際に、抵抗記憶素子１０が高抵抗状態に維持されるように設定されている。【００３３】
例えば、低抵抗状態の抵抗記憶素子１０の抵抗値Ｒｌｏｗが３ｋΩ、第１のトランジスタ１２のオン抵抗Ｒｔｒ１＿ｏｎが４ｋΩ、第２のトランジスタ１４のオン抵抗Ｒｔｒ２＿ｏｎが１０ｋΩである場合、ビット線に電源電圧Ｖｄｄである１．８Ｖを印加すると、抵抗記憶素子１０に印加される電圧は約０．６６Ｖとなる。リセット電圧Ｖｒｅｓｅｔより高い電圧が抵抗記憶素子１０に印加されるため、抵抗記憶素子１０は低抵抗状態から高抵抗状態に変化する。【００３４】
低抵抗状態から高抵抗状態に変化した後の抵抗記憶素子１０の抵抗値Ｒｈｉｇｈが１００ｋΩである場合、抵抗記憶素子１０に印加される電圧は約１．２５Ｖとなる。低抵抗状態から高抵抗状態に変化した後の抵抗記憶素子１０に過度に高い電圧が印加されないのは、適度なオン抵抗ｔｒ２＿ｏｎを有する第２のトランジスタ１４が抵抗記憶素子１０に並列に接続されているためである。リセット電圧Ｖｒｅｓｅｔより高く且つセット電圧Ｖｓｅｔより低い電圧が抵抗記憶素子１０に印加されるため、抵抗記憶素子１０は高抵抗状態に維持される。【００３５】
なお、本実施形態による不揮発性半導体記憶装置の読み出し方法、書き込み方法及び消去方法については、後に詳述することとする。【００３６】
（回路構成）
次に、本実施形態による不揮発性半導体記憶装置の回路構成を図２を用いて説明する。図２は、本実施形態による不揮発性半導体記憶装置を示す回路図である。【００３７】
図２に示すように、抵抗記憶素子１０と第１のトランジスタ１２と第２のトランジスタ１４とを有するメモリセルＭＣがマトリクス状に配置されている。【００３８】
ワード線ＷＬは、同一の行に存在するメモリセルＭＣの第１のトランジスタ１２のゲート電極を共通接続している。複数のワード線ＷＬは、第１の行セレクタ１６に接続されている。第１の行セレクタ１６は、選択すべきメモリセルＭＣに接続されたワード線ＷＬに所定の電圧を印加するためのものである。【００３９】
リセット線ＲＬは、同一の行に存在するメモリセルＭＣの第２のトランジスタ１４のゲート電極を共通接続している。リセット線ＲＬは、ワード線ＷＬに並行するように形成されている。複数のリセット線ＲＬは、第２の行セレクタ１８に接続されている。第２の行セレクタ１８は、選択すべきメモリセルＭＣに接続されたリセット線ＲＬに所定の電圧を印加するためのものである。【００４０】
ビット線ＢＬは、同一の列に存在するメモリセルＭＣの抵抗記憶素子１０の一方の端部及び第２のトランジスタ１４のソース／ドレイン拡散層の一方（ドレイン端子）を共通接続している。ビット線ＢＬは、ワード線ＷＬ及びリセット線ＲＬに交差するように形成されている。複数のビット線ＢＬは、列セレクタ２０に接続されている。列セレクタ２０は、選択すべきメモリセルＭＣに接続されたビット線ＢＬに所定の電圧を印加するためのものである。【００４１】
第１のトランジスタ１２のソース端子は、接地電位Ｖｓｓに接続されている。【００４２】
列セレクタ２０には、セットドライバ回路２２、リセットドライバ回路２４及び読み出し回路２６が接続されている。【００４３】
セットドライバ回路２２は、抵抗記憶素子１０をセットする際、即ち、抵抗記憶素子１０を高抵抗状態から低抵抗状態に変化させる際に、ビット線ＢＬに所定の電圧を印加するためのものである。【００４４】
リセットドライバ回路２４は、抵抗記憶素子１０をリセットする際、即ち、抵抗記憶素子１０を低抵抗状態から高抵抗状態に変化させる際に、ビット線ＢＬに所定の電圧を印加するためのものである。【００４５】
読み出し回路２６には、センスアンプ（図示せず）が設けられている。読み出し回路２６は、ビット線ＢＬに流れる電流をセンスアンプにより検出する。読み出し回路２６は、ビット線ＢＬに流れる電流に基づいて、メモリセルＭＣに書き込まれた情報を読み出す。【００４６】
第１の行セレクタ１６、第２の行セレクタ１８、列セレクタ２０、セットドライバ回路２２、リセットドライバ回路２４及び読み出し回路２６は、全体を制御する制御回路２８に接続されている。【００４７】
こうして本実施形態による不揮発性半導体記憶装置が構成されている。【００４８】
次に、本実施形態による不揮発性半導体記憶装置の書き込み方法、読み出し方法及び消去方法について図２を用いて説明する。【００４９】
（書き込み方法）
まず、抵抗記憶素子１０をリセットする場合、即ち、抵抗記憶素子１０に高抵抗状態を書き込む場合について図２を用いて説明する。【００５０】
抵抗記憶素子１０に高抵抗状態を書き込む場合には、書き込み対象のメモリセルＭＣに接続されたワード線ＷＬを第１の行セレクタ１６により選択する。具体的には、書き込み対象のメモリセルＭＣに接続されたワード線ＷＬに、第１の行セレクタ１６により、所定の電圧を印加する。これにより、書き込み対象のメモリセルＭＣの第１のトランジスタ１２がオン状態となる。【００５１】
また、書き込み対象のメモリセルＭＣに接続されたリセット線ＲＬを第２の行セレクタ１８により選択する。具体的には、書き込み対象のメモリセルＭＣに接続されたリセット線ＲＬに、第２の行セレクタ１８により、所定の電圧を印加する。これにより、書き込み対象のメモリセルＭＣの第２のトランジスタ１８がオン状態となる。【００５２】
次に、書き込み対象のメモリセルＭＣに接続されたビット線ＢＬを列セレクタ２０により選択する。これにより、列セレクタ２０により選択されたビット線ＢＬが、リセットドライバ回路２２に接続される。リセットドライバ回路２２は、選択されたビット線ＢＬに所定の電圧を所定時間だけ印加する。選択されたビット線ＢＬに印加される電圧は、例えば電源電圧Ｖｄｄとする。【００５３】
こうして、書き込み対象のメモリセルＭＣの抵抗記憶素子１０に高抵抗状態が書き込まれる。本実施形態では、抵抗記憶素子１０に並列に第２のトランジスタ１４が接続されており、かかる第２のトランジスタ１４は抵抗記憶素子１０に高抵抗状態を書き込む際にオン状態となっているため、高抵抗状態に変化した抵抗記憶素子１０にセット電圧より高い電圧が印加されてしまうのを防止することができる。このため、本実施形態によれば、低抵抗状態から高抵抗状態に変化した抵抗記憶素子１０が、低抵抗状態に戻ってしまうのを防止することができ、正常な書き込み動作を行うことができる。【００５４】
次に、抵抗記憶素子１０をセットする場合、即ち、抵抗記憶素子１０に低抵抗状態を書き込む場合について図２を用いて説明する。【００５５】
抵抗記憶素子１０に低抵抗状態を書き込む際には、書き込み対象のメモリセルＭＣに接続されたワード線ＷＬを第１の行セレクタ１６により選択する。具体的には、書き込み対象のメモリセルＭＣに接続されたワード線ＷＬに、第１の行セレクタ１６により、所定の電圧を印加する。これにより、書き込み対象のメモリセルＭＣの第１のトランジスタ１２がオン状態となる。【００５６】
一方、書き込み対象のメモリセルＭＣに接続されたリセット線ＲＬには電圧を印加しない。このため、書き込み対象のメモリセルＭＣの第２のトランジスタ１４はオフ状態となる。【００５７】
次に、書き込み対象のメモリセルＭＣに接続されたビット線ＢＬを列セレクタ２０により選択する。これにより、列セレクタ２０により選択されたビット線ＢＬが、セットドライバ回路２４に接続される。セットドライバ２４は、選択されたビット線ＢＬに所定の電圧を所定時間だけ印加する。選択されたビット線ＢＬに所定の電圧を印加する時間は、例えば数ｎｓ程度とする。【００５８】
こうして、書き込み対象のメモリセルＭＣの抵抗記憶素子１０に低抵抗状態が書き込まれる。【００５９】
（読み出し方法）
次に、本実施形態による不揮発性半導体記憶装置の読み出し方法について図２を用いて説明する。【００６０】
メモリセルＭＣの抵抗記憶素子１０に書き込まれた情報を読み出す際には、読み出し対象のメモリセルＭＣに接続されたワード線ＷＬを第１の行セレクタ１６により選択する。具体的には、読み出し対象のメモリセルＭＣに接続されたワード線ＷＬに、第１の行セレクタ１６により、所定の電圧を印加する。これにより、読み出し対象のメモリセルＭＣの第１のトランジスタ１２がオン状態となる。【００６１】
一方、読み出し対象のメモリセルＭＣに接続されたリセット線ＲＬには電圧を印加しない。このため、読み出し対象のメモリセルＭＣの第２のトランジスタ１４はオフ状態となっている。【００６２】
次に、読み出し対象のメモリセルＭＣに接続されたビット線ＢＬを列セレクタ２０により選択する。これにより、列セレクタ２０に選択されたビット線ＢＬが、読み出し回路２６に接続される。読み出し対象のメモリセルＭＣの抵抗記憶素子１０に高抵抗状態が書き込まれている場合には、ビット線ＢＬに比較的小さい電流が流れる。一方、読み出し対象のメモリセルＭＣの抵抗記憶素子１０に低抵抗状態が書き込まれている場合には、ビット線ＢＬに比較的大きい電流が流れる。読み出し回路２６は、ビット線ＢＬに流れる電流をセンスアンプにより検出し、抵抗記憶素子１０が低抵抗状態であるか高抵抗状態であるかを判断する。即ち、読み出し回路２６は、ビット線ＢＬに流れる電流に基づいて、抵抗記憶素子１０に書き込まれた情報を読み出す。【００６３】
なお、ここでは、読み出し対象のメモリセルＭＣの第２のトランジスタ１４をオフ状態にして読み出しを行う場合を例に説明したが、読み出し対象のメモリセルＭＣの第２のトランジスタ１４をオン状態にして読み出しを行ってもよい。この場合、第２のトランジスタ１４のゲート端子に印加する電圧は、適宜設定すればよい。第２のトランジスタ１４をオン状態にして読み出しを行うのは、以下のような理由によるものである。即ち、高抵抗状態の抵抗記憶素子１０の抵抗値Ｒｈｉｇｈが極めて高く、第２のトランジスタ１４のオフ抵抗ｔｒ２＿ｏｆｆも極めて高い場合には、メモリセルＭＣに書き込まれた情報を読み出す際にビット線ＢＬに流れる電流が極めて小さくなる。この場合には、選択されたメモリセルＭＣの抵抗記憶素子１０に高抵抗状態が書き込まれているためにビット線ＢＬに流れる電流が小さくなっているのか、メモリセルＭＣが選択されていない状態で読み出しを行っているためにビット線ＢＬに流れる電流が小さくなっているのかを判別することが困難である。これに対し、第２のトランジスタ１４をオン状態にして読み出しを行えば、メモリセルＭＣの抵抗記憶素子１０に高抵抗状態が書き込まれている場合であっても、抵抗記憶素子１０に書き込まれた情報を読み出す際にはビット線ＢＬにはある程度の電流が流れる。このため、選択されたメモリセルＭＣの抵抗記憶素子１０に高抵抗状態が書き込まれている際にビット線ＢＬに流れる電流と、メモリセルＭＣが選択されていない状態で読み出しを行っている場合にビット線ＢＬに流れる電流との差を大きくすることが可能となる。このため、第２のトランジスタ１４をオン状態にして読み出しを行えば、読み出しエラーを防止することが可能となる。【００６４】
（消去方法）
次に、本実施形態による不揮発性半導体記憶装置の消去方法について図２を用いて説明する。【００６５】
同一の列に存在するメモリセルＭＣの抵抗記憶素子１０に書き込まれた情報を一括して消去する場合には、以下のようにすればよい。【００６６】
まず、すべてのワード線ＷＬを第１の行セレクタ１６により選択する。具体的には、第１の行セレクタ１６により、すべてのワード線ＷＬに所定の電圧を印加する。これにより、すべてのメモリセルＭＣの第１のトランジスタ１２がオン状態となる。【００６７】
また、すべてのリセット線ＲＬを第２の行セレクタにより選択する。具体的には、第２の行セレクタ１８により、すべてのリセット線ＲＬに所定の電圧を印加する。これにより、すべてのメモリセルＭＣの第２のトランジスタ１４がオン状態となる。【００６８】
次に、消去対象となる列のメモリセルＭＣに接続されたビット線ＢＬを列セレクタ２０により選択する。これにより、列セレクタ２０により選択されたビット線ＢＬが、リセットドライバ回路２２に接続される。リセットドライバ回路２２は、選択されたビット線ＢＬに所定の電圧を所定時間だけ印加する。【００６９】
こうして、消去対象となる列に存在するメモリセルＭＣの抵抗記憶素子１０に書き込まれた情報が一括して消去される。即ち、消去対象となる列に存在するメモリセルＭＣの抵抗記憶素子１０に高抵抗状態が一括して書き込まれる。【００７０】
ビット線ＢＬを列セレクタ２０により順次選択すれば、すべてのメモリセルＭＣの抵抗記憶素子１０に書き込まれた情報を消去することが可能である。【００７１】
本実施形態では、抵抗記憶素子１０に並列に第２のトランジスタ１４が接続されており、かかる第２のトランジスタ１４は抵抗記憶素子１０に書き込まれた情報を消去する際にオン状態となっているため、高抵抗状態に変化した抵抗記憶素子１０にセット電圧より高い電圧が印加されてしまうのを防止することができる。このため、本実施形態によれば、低抵抗状態から高抵抗状態に変化した抵抗記憶素子１０が、低抵抗状態に戻ってしまうのを防止することができ、正常な消去動作を行うことができる。【００７２】
また、すべてのメモリセルの抵抗記憶素子１０に書き込まれた情報を一括して消去する際には、以下のようにすればよい。【００７３】
まず、すべてのワード線ＷＬを第１の行セレクタ１６により選択する。具体的には、第１の行セレクタ１６により、すべてのワード線ＷＬに所定の電圧を印加する。これにより、すべてのメモリセルＭＣの第１のトランジスタ１２がオン状態となる。【００７４】
また、すべてのリセット線ＲＬを第２の行セレクタ１４により選択する。具体的には、第２の行セレクタ１８により、すべてのリセット線ＲＬに所定の電圧を印加する。これにより、すべてのメモリセルＭＣの第２のトランジスタ１４がオン状態となる。【００７５】
次に、すべてのビット線ＢＬを列セレクタ２０により選択する。これにより、すべてのビット線ＢＬが、リセットドライバ回路２２に接続される。リセットドライバ回路２２は、すべてのビット線ＢＬに所定の電圧を所定時間だけ印加する。【００７６】
こうして、すべてのメモリセルＭＣの抵抗記憶素子１０に書き込まれた情報が一括して消去される。即ち、すべてのメモリセルＭＣの抵抗記憶素子１０に高抵抗状態が一括して書き込まれる。【００７７】
（不揮発性半導体記憶装置の構造）
次に、本実施形態による不揮発性半導体記憶装置の構造を図３及び図４を用いて説明する。図３は、本実施形態による不揮発性半導体記憶装置を示す断面図である。図４は、本実施形態による不揮発性半導体記憶装置を示す平面図である。図３は、図４のＡ−Ａ′線断面図である。【００７８】
半導体基板３０上には、素子領域を確定する素子分離領域３２が形成されている。第１のトランジスタ１２が形成されている領域においては素子領域３４の幅Ｗ１が比較的広くなっており、第２のトランジスタ１４が形成されている領域においては素子領域３４の幅Ｗ２が比較的狭くなっている。【００７９】
素子領域３４が画定された半導体基板３０上には、複数のリセット線ＲＬ１，ＲＬ２が並行するように形成されている。リセット線ＲＬ１，ＲＬ２はＹ方向に延在している。リセット線ＲＬ１は、第１のメモリセルＭＣ１の第２のトランジスタ１４ａのゲート電極３６ａを兼ねるものである。リセット線ＲＬ２は、第２のメモリセルＭＣの第２のトランジスタ１４ｂのゲート電極３６ｂを兼ねるものである。リセット線ＲＬ１，ＲＬ２は比較的幅の狭い素子領域３４上に形成されているため、第２のトランジスタ１４ａ，１４ｂのゲート幅Ｗ２は比較的狭くなっている。【００８０】
リセット線ＲＬ１の紙面左側にはワード線ＷＬ１が形成されており、リセット線ＲＬ２の紙面右側にはワード線ＷＬ２が形成されている。ワード線ＷＬ１，ＷＬ２は、リセット線ＲＬ１，ＲＬ２に並行するように形成されており、Ｙ方向に延在している。ワード線ＷＬ１は、第１のメモリセルＭＣ１の第１のトランジスタ１２ａのゲート電極３８ａを兼ねるものである。ワード線ＷＬ２は、第２のメモリセルＭＣ２の第２のトランジスタ１４ｂのゲート電極３８ｂを兼ねるものである。ワード線ＷＬ１，ＷＬ２は比較的幅の広い素子領域３４上に形成されているため、第１のトランジスタのゲート幅Ｗ１は比較的広くなっている。第１のトランジスタ１２ａ，１２ｂのゲート幅Ｗ１は、第２のトランジスタ１４ａ、１４ｂのゲート幅Ｗ２より広くなっている。第１のトランジスタ１２ａ，１２ｂのゲート幅Ｗ１を第２のトランジスタ１４ａ，１４ｂのゲート配線Ｗ２より広く設定しているのは、第２のトランジスタ１４ａ，１４ｂのオン抵抗を第１のトランジスタ１２ａ，１２ｂのオン抵抗より大きく設定するためである。【００８１】
リセット線ＲＬ１の両側の素子領域３４には、ソース／ドレイン拡散層４０，４２が形成されている。リセット線ＲＬ１を兼ねるゲート電極３６ａとソース／ドレイン拡散層４０，４２とにより第１のメモリセルＭＣ１の第２のトランジスタが構成されている。【００８２】
また、リセット線ＲＬ２の両側の素子領域３４には、ソース／ドレイン拡散層４０，４４が形成されている。リセット線ＲＬ２を兼ねるゲート電極３６ｂとソース／ドレイン拡散層４０，４４とにより第２のメモリセルＭＣ２の第２のトランジスタ１４ｂが構成されている。【００８３】
第１のメモリセルＭＣ１の第２のトランジスタ１４ａの一方のソース／ドレイン拡散層４０と第２のメモリセルＭＣ２の第２のトランジスタ１４ｂの一方のソース／ドレイン拡散層４０とは、共通のソース／ドレイン拡散層４０により構成されている。本実施形態によれば、第１のメモリセルＭＣ１の第２のトランジスタ１４ａの一方のソース／ドレイン拡散層４０と第２のメモリセルＭＣ２の第２のトランジスタ１４ｂの一方のソース／ドレイン拡散層４０とが、共通のソース／ドレイン拡散層４０により構成されているため、メモリセルＭＣ１，ＭＣ２を形成するために要するスペース４６を小さくすることが可能となる。【００８４】
ワード線ＷＬ１を兼ねるゲート電極３８ａとソース／ドレイン拡散層４２，４８とにより第１のメモリセルＭＣ１の第１のトランジスタ１２ａが構成されている。第１のメモリセルＭＣ１の第１のトランジスタ１２ａの一方のソース／ドレイン拡散層４２と第１のメモリセルＭＣ１の第２のトランジスタ１４ａの他方のソース／ドレイン拡散層４２とは、共通のソース／ドレイン拡散層４２により構成されている。【００８５】
また、ワード線ＷＬ２を兼ねるゲート電極３８ｂとソース／ドレイン拡散層４４，５０とにより第２のメモリセルＭＣ２の第１のトランジスタ１２ｂが構成されている。第２のメモリセルＭＣ２の第１のトランジスタ１２ｂの一方のソース／ドレイン拡散層４４と第２のメモリセルＭＣ２の第２のトランジスタ１４ｂの他方のソース／ドレイン拡散層４４とは、共通のソース／ドレイン拡散層４４により構成されている。【００８６】
第１のトランジスタ１２ａ，１２ｂ及び第２のトランジスタ１４ａ，１４ｂが形成された半導体基板３０上には、層間絶縁膜５２が形成されている。層間絶縁膜５２には、ソース／ドレイン拡散層４０に接続されたコンタクトプラグ５８ａと、ソース／ドレイン拡散層４２に接続されたコンタクトプラグ５８ｂと、ソース／ドレイン拡散層４４に接続されたコンタクトプラグ５８ｃと、ソース／ドレイン拡散層４８に接続されたコンタクトプラグ５８ｄと、ソース／ドレイン拡散層５０に接続されたコンタクトプラグ５８ｅとが埋め込まれている。【００８７】
層間絶縁膜５２上には、コンタクトプラグ５８ａを介してソース／ドレイン拡散層４０に電気的に接続された中継配線６０ａと、コンタクトプラグ５８ｂを介してソース／ドレイン拡散層４２に電気的に接続された中継配線６０ｂと、コンタクトプラグ５８ｃを介してソース／ドレイン拡散層４４に電気的に接続された中継配線６０ｃと、コンタクトプラグ６０ｄを介してソース／ドレイン拡散層４８に電気的に接続された中継配線６０ｄと、コンタクトプラグ５８ｅを介してソース／ドレイン拡散層５０に電気的に接続された中継配線６０ｅとが形成されている。【００８８】
中継配線６０ａ〜６０ｅが形成された層間絶縁膜５２上には、層間絶縁膜６２が形成されている。層間絶縁膜６２には、中継配線６０ａ〜６６ｅにそれぞれ接続されたコンタクトプラグ６４ａ〜６４ｅが埋め込まれている。【００８９】
中継配線６０ａ〜６０ｅ及びコンタクトプラグ６０ａ〜６０ｅが埋め込まれた層間絶縁膜６２上には、コンタクトプラグ６４ａ〜６４ｃにそれぞれ接続された中継配線６６ａ〜６６ｃがそれぞれ形成されている。また、層間絶縁膜６２上には、コンタクトプラグ６４ｄに接続されたソース線６８ａ（ＳＬ）と、コンタクトプラグ６４ｅに接続されたソース線６８ｂ（ＳＬ）とが形成されている。ソース線６８ｂは、ワード線ＷＬ１，ＷＬ２に並行するように形成されており、Ｙ方向に延在している。【００９０】
ソース線６８ａ，６８ｂ及び中継配線６６ａ〜６６ｃが形成された層間絶縁膜６２上には、層間絶縁膜７０が形成されている。層間絶縁膜７０には、中継配線６６ａ〜６６ｃにそれぞれ接続されたコンタクトプラグ７２ａ〜７２ｃが埋め込まれている。【００９１】
コンタクトプラグ７２ａ〜７２ｃが埋め込まれた層間絶縁膜７０上には、コンタクトプラグ７２ａ〜７２ｃにそれぞれ接続された中継配線７４ａ〜７４ｃが形成されている。【００９２】
中継配線７４ａ〜７４ｃは層間絶縁膜７６により埋め込まれている。【００９３】
中継配線７４ａ〜７４ｃが埋め込まれた層間絶縁膜７６上には、抵抗記憶素子１０ａ，１０ｂが形成されている。抵抗記憶素子１０ａは、中継配線７４ｂ等を介してソース／ドレイン拡散層４２に電気的に接続された下部電極８０と、下部電極８０上に形成された抵抗記憶材料より成る抵抗記憶層８２と、抵抗記憶層８２上に形成された上部電極８４とをそれぞれ有している。抵抗記憶素子１０ｂは、中継配線７４ｃ等を介してソース／ドレイン拡散層４４に電気的に接続された下部電極８０と、下部電極８０上に形成された抵抗記憶材料より成る抵抗記憶層８２と、抵抗記憶層８２上に形成された上部電極８４とをそれぞれ有している。【００９４】
抵抗記憶素子１０ａ，１０ｂが形成された層間絶縁膜７６上には、層間絶縁膜８６が形成されている。層間絶縁膜８６には、中継配線７４ａに接続されたコンタクトプラグ８８ａが埋め込まれている。また、層間絶縁膜８６には、抵抗記憶素子１０ａの上部電極８４に接続されたコンタクトプラグ８８ｂが埋め込まれている。また、層間絶縁膜８６には、抵抗記憶素子１０ｂの上部電極８４に接続されたコンタクトプラグ８８ｂが埋め込まれている。【００９５】
コンタクトプラグ８８ａ〜８８ｃが埋め込まれた層間絶縁膜８６上には、ビット線９０（ＢＬ）が形成されている。ビット線９０は、Ｘ方向に延在している。ビット線９０は、コンタクトプラグ８８ｂを介して抵抗記憶素子１０ａの上部電極８４に電気的に接続されている。ビット線９０は、コンタクトプラグ８８ｃを介して抵抗記憶素子１０ｂの上部電極８４に電気的に接続されている。また、ビット線９０はコンタクトプラグ８８ａ、中継配線７４ａ、コンタクトプラグ７２ａ、中継配線６６ａ、コンタクトプラグ６４ａ、中継配線６０ａ及びコンタクトプラグ５８ａを介してソース／ドレイン拡散層４０に電気的に接続されている。【００９６】
こうして本実施形態による不揮発性半導体記憶装置が構成されている。【００９７】
（不揮発性半導体記憶装置の製造方法）
次に、本実施形態による不揮発性半導体記憶装置の製造方法を図５乃至図８を用いて説明する。図５乃至図８は、本実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図である。【００９８】
まず、半導体基板３０内に、例えばＳＴＩ（Shallow Trench Isolation）法により、素子領域３４（図４参照）を確定する素子分離領域３２（図４参照）を形成する。半導体基板３０としては、例えばシリコン基板を用いる。【００９９】
次に、半導体基板３０の素子領域３４上に、通常のＭＯＳトランジスタの製造方法と同様にして、ゲート電極３８ａとソース／ドレイン拡散層４２，４８とを有する第１のトランジスタ１２ａと、ゲート電極３８ｂとソース／ドレイン拡散層４４，５０とを有する第１のトランジスタ１２ｂと、ゲート電極３６ａとソース／ドレイン拡散層４０，４２とを有する第２のトランジスタ１４ａと、ゲート電極３６ｂとソース／ドレイン拡散層４０，４４とを有する第２のトランジスタ１４ｂとを形成する（図５（ａ）参照）。【０１００】
次に、例えばＣＶＤ法により、第１のトランジスタ１２ａ，１２ｂと第２のトランジスタ１４ａ，１４ｂとが形成された半導体基板３０上に、シリコン酸化膜を形成する。【０１０１】
次に、例えばＣＭＰ法により、シリコン酸化膜の表面を平坦化する。こうして、シリコン酸化膜より成る層間絶縁膜５２が形成される。【０１０２】
次に、フォトリソグラフィ技術を用い、層間絶縁膜５２に、ソース／ドレイン拡散層４０，４２，４４，４８，５０にそれぞれ達するコンタクトホール９２を形成する。【０１０３】
次に、例えばＣＶＤ法により、バリア膜及びタングステン膜を形成する。【０１０４】
次に、例えばエッチバックを行うことにより、コンタクトホール９２内に、タングステンより成るコンタクトプラグ５８ａ〜５８ｅをそれぞれ埋め込む（図５（ｂ）参照）。【０１０５】
次に、例えばＣＶＤ法により、コンタクトプラグ５８ａ〜５８ｅが埋め込まれた層間絶縁膜５２上に、導電膜を形成する。【０１０６】
次に、フォトリソグラフィ技術を用い、導電膜をパターニングする。これにより、導電膜より成る中継配線６０ａ〜６０ｅが形成される（図５（ｃ）参照）。【０１０７】
次に、例えばＣＶＤ法により、中継配線が形成された層間絶縁膜上に、シリコン酸化膜を形成する。【０１０８】
次に、例えばＣＭＰ法により、シリコン酸化膜の表面を平坦化する。これにより、シリコン酸化膜より成る層間絶縁膜６２が形成される。【０１０９】
次に、フォトリソグラフィ技術を用い、層間絶縁膜６２に、中継配線６０ａ〜６０ｅに達するコンタクトホール９４をそれぞれ形成する。【０１１０】
次に、例えばＣＶＤ法により、バリア膜及びタングステン膜を形成する。【０１１１】
次に、例えばエッチバックを行うことにより、コンタクトホール９４内に、タングステンより成るコンタクトプラグ６４ａ〜６４ｅをそれぞれ埋め込む（図６（ａ）参照）。【０１１２】
次に、例えばＣＶＤ法により、コンタクトプラグ６４ａ〜６４ｅが埋め込まれた層間絶縁膜６２上に、導電膜を形成する。【０１１３】
次に、フォトリソグラフィ技術を用い、導電膜をパターニングする。これにより、導電膜より成る中継配線６６ａ〜６６ｃ及びソース線６８ａ，６８ｂが形成される。【０１１４】
次に、例えばＣＶＤ法により、中継配線６６ａ〜６６ｃ及びソース線６８ａ，６８ｂが形成された層間絶縁膜６２上に、シリコン酸化膜を形成する。【０１１５】
次に、例えばＣＭＰ法により、シリコン酸化膜の表面を平坦化する。これにより、シリコン酸化膜より成る層間絶縁膜７０が形成される。【０１１６】
次に、フォトリソグラフィ技術を用い、層間絶縁膜７０に、中継配線６６ａ〜６６ｃに達するコンタクトホール９６をそれぞれを形成する。【０１１７】
次に、例えばＣＶＤ法により、バリア膜及びタングステン膜を形成する。【０１１８】
次に、例えばエッチバックを行うことにより、コンタクトホール９６内に、タングステンより成るコンタクトプラグ７２ａ〜７２ｃをそれぞれ埋め込む（図６（ｂ）参照）。【０１１９】
次に、例えばＣＶＤ法により、コンタクトプラグ７２ａ〜７２ｃが埋め込まれた層間絶縁膜７０上に、導電膜を形成する。【０１２０】
次に、フォトリソグラフィ技術を用い、導電膜をパターニングする。これにより、導電膜より成る中継配線７４ａ〜７４ｃが形成される（図７（ａ）参照）。【０１２１】
次に、例えばＣＶＤ法により、中継配線７４ａ〜７４ｃが形成された層間絶縁膜７０上に、シリコン酸化膜を形成する。【０１２２】
次に、例えばＣＭＰ法により、中継配線７４ａ〜７４ｃの表面が露出するまでシリコン酸化膜の表面を平坦化する。これにより、シリコン酸化膜より成る層間絶縁膜７６が形成される。【０１２３】
次に、例えばスパッタリング法により、中継配線７４ａ〜７４ｃが埋め込まれた層間絶縁膜７６上に、例えばプラチナ膜を形成する。かかるプラチナ膜は、抵抗記憶素子１０ａ，１０ｂの下部電極８０となるものである。【０１２４】
次に、プラチナ膜上に、例えばレーザアブレーション法、ゾルゲル法、スパッタリング法、ＭＯＣＶＤ法等により、ＴｉＯＸ膜を形成する。かかるＴｉＯＸ膜は、抵抗記憶素子の抵抗記憶層８２となるものである。【０１２５】
次に、例えばスパッタリング法により、ＴｉＯＸ膜上に、例えばプラチナ膜を形成する。かかるプラチナ膜は、抵抗記憶素子１０ａ，１０ｂの上部電極８４となるものである。【０１２６】
こうして、プラチナ膜とＴｉＯＸ膜とプラチナ膜とから成る積層膜が形成される。【０１２７】
次に、フォトリソグラフィ技術を用い、積層膜をパターニングする。こうして、プラチナ膜より成る下部電極８０と、ＴｉＯＸ膜より成る抵抗記憶層８２と、プラチナ膜より成る上部電極８６とを有する抵抗記憶素子１０ａ，１０ｂが形成される（図７（ｂ）参照）。【０１２８】
次に、例えばＣＶＤ法により、抵抗記憶素子１０ａ，１０ｂが形成された層間絶縁膜７６上に、シリコン酸化膜を形成する。【０１２９】
次に、例えばＣＭＰ法により、シリコン酸化膜の表面を平坦化する。こうして、シリコン酸化膜より成る層間絶縁膜８６が形成される。【０１３０】
次に、フォトリソグラフィ技術を用い、層間絶縁膜８６に、中継配線７４ａに達するコンタクトホール９８と、抵抗記憶素子１０ａ，１０ｂの上部電極８４にそれぞれ達するコンタクトホール９８とを形成する。【０１３１】
次に、例えばＣＶＤ法により、バリア膜及びタングステン膜を形成する。【０１３２】
次に、エッチバックを行うことにより、コンタクトホール９８内にタングステン膜より成るコンタクトプラグ８８ａ〜８８ｃを埋め込む。【０１３３】
次に、例えばスパッタリング法により、コンタクトプラグ８８ａ〜８８ｃが埋め込まれた層間絶縁膜８６上に、導電膜を形成する。【０１３４】
次に、フォトリソグラフィ技術を用い、導電膜をパターニングする。これにより、導電膜より成るビット線９０が形成される。【０１３５】
こうして、本実施形態による不揮発性半導体記憶装置が製造される。【０１３６】
［第２実施形態］
本発明の第２実施形態による不揮発性半導体記憶装置を図９及び図１０を用いて説明する。図９は、本実施形態による不揮発性半導体記憶装置を示す断面図である。図１０は、本実施形態による不揮発性半導体記憶装置を示す平面図である。図９は、図１０のＢ−Ｂ′線断面図である。図１乃至図８に示す第１実施形態による不揮発性半導体記憶装置並びにその書き込み方法、読み出し方法及び消去方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。【０１３７】
本実施形態による不揮発性半導体記憶装置は、隣接して設けられたメモリセルＭＣ１，ＭＣ２の第２のトランジスタ１４ａ，１４ｂのゲート電極３６が、共通のリセット線３６（ＲＬ）により接続されていることに主な特徴がある。【０１３８】
半導体基板３０上には、素子領域３４ａ、３４ｂを確定する素子分離領域３２が形成されている。素子領域３４ａ上には第１のメモリセルＭＣ１が形成されており、素子領域３４ｂ上には第２のメモリセルＭＣ２が形成されている。第１のトランジスタ１２ａ，１２ｂが形成されている領域においては素子領域３４ａ，３４ｂの幅が比較的広くなっており、第２のトランジスタ１４ａ，１４ｂが形成されている領域においては素子領域３４ａ，３４ｂの幅が比較的狭くなっている。【０１３９】
素子分離領域３２が形成された半導体基板３０上には、リセット線３６（ＲＬ）が形成されている。リセット線３６はＹ方向に延在している。リセット線３６は第２のトランジスタ１４ａ，１４ｂのゲート電極を兼ねるものである。リセット線３６は比較的幅の狭い素子領域３４ａ，３４ｂ上に形成されているため、第２のトランジスタ１４ａ，１４ｂのゲート幅Ｗ２は比較的狭くなっている。【０１４０】
リセット線３６の紙面左側にはワード線３８ａ（ＷＬ１）が形成されており、リセット線３６の紙面右側にはワード線３８ｂ（ＷＬ２）が形成されている（図１０参照）。ワード線３８ａ，３８ｂは、リセット線３６に並行するように形成されており、Ｙ方向に延在している。ワード線３８ａ，３８ｂは第１のトランジスタ１２ａ，１２ｂのゲート電極をそれぞれ兼ねるものである。ワード線３８ａ，３８ｂは比較的幅の広い素子領域３４ａ，３４ｂ上に形成されているため、第１のトランジスタ１２ａ，１２ｂのゲート幅Ｗ１は比較的広くなっている。第１のトランジスタ１２ａ，１２ｂのゲート幅Ｗ１は第２のトランジスタ１４ａ，１４ｂのゲート幅Ｗ２より広くなっている。第１のトランジスタ１２ａ，１２ｂのゲート幅Ｗ１を第２のトランジスタ１４ａ，１４ｂのゲート幅Ｗ２より広くしているのは、第２のトランジスタ１４ａ，１４ｂのオン抵抗を第１のトランジスタ１２ａ，１２ｂのオン抵抗より大きく設定するためである。【０１４１】
リセット線３６の両側の素子領域３４ａには、ソース／ドレイン拡散層４０ａ，４２が形成されている。リセット線３６を兼ねるゲート電極とソース／ドレイン拡散層４０ａ，４２とにより第１のメモリセルＭＣ１の第２のトランジスタ１４ａが構成されている。【０１４２】
また、リセット線３６の両側の素子領域３４ｂには、ソース／ドレイン拡散層４０ｂ，４４が形成されている。リセット線３６を兼ねるゲート電極とソース／ドレイン拡散層４０ｂ，４４とにより第２のメモリセルＭＣ２の第２のトランジスタ１４ｂが構成されている。【０１４３】
第１のメモリセルＭＣ１の第２のトランジスタ１４ａのゲート電極と第２のメモリセルＭＣ２の第２のトランジスタ１４ｂのゲート電極とは、共通のリセット線３６により構成されている。【０１４４】
本実施形態によれば、第１のメモリセルＭＣ１の第２のトランジスタ１４ａのゲート電極と第２のメモリセルＭＣ２の第２のトランジスタ１４ｂのゲート電極とが、共通のリセット線３６により構成されているため、メモリセルＭＣ１，ＭＣ２を形成するために要するスペース４６を小さくすることが可能となる。【０１４５】
層間絶縁膜８６上には、複数のビット線９０ａ（ＢＬ１），９０ｂ（ＢＬ２）が並行するように形成されている。第１のビット線９０ａ及び第２のビット線９０ｂは、Ｘ方向に延在している。【０１４６】
第１のビット線９０ａは、コンタクトプラグ８８ｂを介して、第１のメモリセルＭＣ１の抵抗記憶素子１０ａの上部電極８４に電気的に接続されている。また、第１のビット線９０ａはコンタクトプラグ８８ａ等を介して、第１のメモリセルＭＣ１の第２のトランジスタ１４ａのソース／ドレイン拡散層４０ａに電気的に接続されている。【０１４７】
第２のビット線９０ｂは、コンタクトプラグ８８ｃを介して、第２のメモリセルＭＣ２の抵抗記憶素子１０ｂの上部電極８４に電気的に接続されている。また、第２のビット線９０ｂはコンタクトプラグ８８ｄ等を介して、第２のメモリセルＭＣ２の第２のトランジスタ１４ｂのソース／ドレイン拡散層４０ｂに電気的に接続されている。【０１４８】
こうして本実施形態による不揮発性半導体記憶装置が構成されている。【０１４９】
本実施形態による不揮発性半導体記憶装置は、第１実施形態による不揮発性半導体記憶装置の書き込み方法、読み出し方法及び消去方法と同様にして、書き込み、読み出し及び消去を行うことが可能である。【０１５０】
このように、隣接して設けられたメモリセルＭＣ１，ＭＣ２の第２のトランジスタ１４ａ，１４ｂのゲート電極３６を、共通のリセット線３６（ＲＬ）により接続するようにしてもよい。本実施形態によっても、メモリセルを形成するために必要なスペース４６を小さくすることができ、不揮発性半導体記憶装置の小型化に寄与することができる。【０１５１】
［第３実施形態］
本発明の第３実施形態による不揮発性半導体記憶装置並びにその書き込み方法、読み出し方法及び消去方法を図１１乃至図１２を用いて説明する。図１１は、本実施形態による不揮発性半導体記憶装置を示す回路図である。図１２は、本実施形態による不揮発性半導体記憶装置を示す平面図である。図１乃至図１０に示す第１又は第２実施形態による不揮発性半導体記憶装置並びにその書き込み方法、読み出し方法及び消去方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。【０１５２】
本実施形態による不揮発性半導体記憶装置は、第１のトランジスタ１２のソース端子がソース線に接続されており、かかるソース線の電位が第２の列セレクタにより制御されることに主な特徴がある。【０１５３】
（不揮発性半導体記憶装置）
まず、本実施形態による不揮発性半導体記憶装置を図１１及び図１２を用いて説明する。【０１５４】
図１１に示すように、抵抗記憶素子１０と第１のトランジスタ１２と第２のトランジスタ１４とを有するメモリセルＭＣがマトリクス状に配置されている。【０１５５】
ワード線ＷＬは、同一の行に存在するメモリセルＭＣの第１のトランジスタ１２のゲート電極を共通接続している。複数のワード線ＷＬは、第１の行セレクタ１６に接続されている。第１の行セレクタ１６は、選択すべきメモリセルＭＣに接続されたワード線ＷＬに所定の電圧を印加するためのものである。【０１５６】
リセット線ＲＬは、同一の行に存在するメモリセルＭＣの第２のトランジスタ１４のゲート電極を共通接続している。リセット線ＲＬは、ワード線ＷＬに並行するように形成されている。複数のリセット線ＲＬは、第２の行セレクタ１８に接続されている。第２の行セレクタ１８は、選択すべきメモリセルＭＣに接続されたリセット線ＲＬに所定の電圧を印加するためのものである。【０１５７】
ビット線ＢＬは、同一の列に存在するメモリセルＭＣの抵抗記憶素子１０の一方の端部及び第２のトランジスタ１４の一方のソース／ドレイン拡散層（ドレイン端子）を共通接続している。ビット線ＢＬは、ワード線ＷＬ及びリセット線ＲＬに交差するように形成されている。複数のビット線ＢＬは、第１の列セレクタ２０に接続されている。第１の列セレクタ２０は、選択すべきメモリセルＭＣに接続されたビット線ＢＬに所定の電圧を印加し、また、選択すべきメモリセルＭＣに接続されたビット線ＢＬを接地するためのものである。第１の列セレクタ２０には、セットドライバ回路２４及びリセットドライバ回路２２が接続されている。【０１５８】
ソース線ＳＬは、同一の列に存在するメモリセルＭＣの第１のトランジスタ１２の一方のソース／ドレイン拡散層（ソース端子）を共通接続している。【０１５９】
図１２に示すように、また、第１のソース線６８ｃ（ＳＬ１）は、第１のビット線９０ａ（ＢＬ１）と並行するように形成されている。第２のソース線６８ｄ（ＳＬ２）は、第２のビット線９０ｂ（ＢＬ２）と並行するように形成されている。第１のソース線６８ｃ及び第２のソース線６８ｄはＹ方向に延在している。第１のソース線６８ｃは、コンタクトプラグ１０２ａを介して、メモリセルＭＣ１の第１のトランジスタ１４ａのソース／ドレイン拡散層４８に電気的に接続されている。第２のソース線６８ｄは、コンタクトプラグ１０２ｂを介して、メモリセルＭＣ２の第２のトランジスタ１４ｂのソース／ドレイン拡散層５０に電気的に接続されている。【０１６０】
図１１に示すように、複数のソース線ＳＬは、第２の列セレクタ１００に接続されている。第２の列セレクタ１００は、選択すべきメモリセルＭＣに接続されたソース線ＳＬを接地し、また、選択すべきメモリセルＭＣに接続されたソース線ＳＬに所定の電圧を印加するためのものである。第２の列セレクタ１００には、読み出し回路２６が接続されている。【０１６１】
セットドライバ回路２４は、抵抗記憶素子１０をセットする際、即ち、抵抗記憶素子１０を高抵抗状態から低抵抗状態に変化させる際に、ビット線ＢＬに所定の電圧を印加するためのものである。【０１６２】
リセットドライバ回路２２は、抵抗記憶素子１０をリセットする際、即ち、抵抗記憶素子１０を低抵抗状態から高抵抗状態に変化させる際に、ビット線ＢＬに所定の電圧を印加するためのものである。【０１６３】
読み出し回路２６には、センスアンプが設けられている。読み出し回路２６は、メモリセルＭＣに書き込まれた情報を、ソース線ＳＬに流れる電流に基づいて読み出す。【０１６４】
第１の行セレクタ１６、第２の行セレクタ１８、第１の列セレクタ２０、第２の列セレクタ１００、セットドライバ回路２４、リセットドライバ回路２２及び読み出し回路２６は、全体を制御する制御回路２８に接続されている。【０１６５】
こうして本実施形態による不揮発性半導体記憶装置が構成されている。【０１６６】
次に、本実施形態による不揮発性半導体記憶装置の書き込み方法、読み出し方法及び消去方法について説明する。
（書き込み方法）
まず、抵抗記憶素子１０をリセットする場合、即ち、抵抗記憶素子に高抵抗状態を書き込む場合について説明する。【０１６７】
抵抗記憶素子１０に高抵抗状態を書き込む場合には、書き込み対象のメモリセルに接続されたワード線ＷＬを第１の行セレクタ１６により選択する。具体的には、書き込み対象のメモリセルＭＣに接続されたワード線ＷＬに、第１の行セレクタ１６により、所定の電圧を印加する。これにより、書き込み対象のメモリセルＭＣの第１のトランジスタ１２がオン状態となる。【０１６８】
また、書き込み対象のメモリセルＭＣに接続されたリセット線ＲＬを第２の行セレクタ１００により選択する。具体的には、書き込み対象のメモリセルＭＣに接続されたリセット線ＲＬに、第２の行セレクタ１８により、所定の電圧を印加する。これにより、書き込み対象のメモリセルＭＣの第２のトランジスタ１４がオン状態となる。【０１６９】
また、書き込み対象のメモリセルＭＣに接続されたソース線ＳＬを第２の列セレクタ１００により選択する。具体的には、書き込み対象のメモリセルＭＣに接続されたソース線ＳＬを、第２の列セレクタ１００により接地する。【０１７０】
次に、書き込み対象のメモリセルＭＣに接続されたビット線ＢＬを第１の列セレクタ２０により選択する。これにより、第１の列セレクタ２０により選択されたビット線ＢＬが、リセットドライバ回路２２に接続される。リセットドライバ回路２２は、選択されたビット線ＢＬに所定の電圧を所定時間だけ印加する。【０１７１】
こうして、書き込み対象のメモリセルＭＣの抵抗記憶素子１０に高抵抗状態が書き込まれる。本実施形態の場合にも、抵抗記憶素子１０に並列に第２のトランジスタ１４が接続されており、かかる第２のトランジスタ１４は抵抗記憶素子１０に高抵抗状態を書き込む際にオン状態となっているため、高抵抗状態に変化した抵抗記憶素子１０にセット電圧より高い電圧が印加されてしまうのを防止することができる。このため、本実施形態によっても、低抵抗状態から高抵抗状態に変化した抵抗記憶素子１０が、低抵抗状態に戻ってしまうのを防止することができ、正常な書き込み動作を行うことができる。【０１７２】
次に、抵抗記憶素子１０をセットする場合、即ち、抵抗記憶素子１０に低抵抗状態を書き込む場合について説明する。【０１７３】
抵抗記憶素子１０に低抵抗状態を書き込む際には、書き込み対象のメモリセルＭＣに接続されたワード線ＷＬを第１の行セレクタ１６により選択する。具体的には、書き込み対象のメモリセルＭＣに接続されたワード線ＷＬに、第１の行セレクタ１６により、所定の電圧を印加する。これにより、書き込み対象のメモリセルＭＣの第１のトランジスタ１２がオン状態となる。【０１７４】
一方、書き込み対象のメモリセルＭＣに接続されたリセット線ＲＬには電圧を印加しない。このため、書き込み対象のメモリセルＭＣの第２のトランジスタ１４はオフ状態となっている。【０１７５】
また、書き込み対象のメモリセルＭＣに接続されたソース線ＳＬを第２の列セレクタ１００により選択する。具体的には、書き込み対象のメモリセルＭＣに接続されたソース線ＳＬを、第２の列セレクタ１００により接地する。【０１７６】
次に、書き込み対象のメモリセルＭＣに接続されたビット線ＢＬを第１の列セレクタ２０により選択する。これにより、第１の列セレクタ２０により選択されたビット線ＢＬが、セットドライバ回路２４に接続される。セットドライバ回路２４は、選択されたビット線ＢＬに所定の電圧を所定時間だけ印加する。選択されたビット線ＢＬに所定の電圧を印加する時間は、例えば数ｎｓ程度とする。【０１７７】
こうして、書き込み対象のメモリセルＭＣの抵抗記憶素子１０に低抵抗状態が書き込まれる。
（読み出し方法）
次に、本実施形態による不揮発性半導体記憶装置の読み出し方法について説明する。【０１７８】
メモリセルＭＣの抵抗記憶素子１０に書き込まれた情報を読み出す際には、読み出し対象のメモリセルＭＣに接続されたワード線ＷＬを第１の行セレクタ１６により選択する。具体的には、読み出し対象のメモリセルＭＣに接続されたワード線ＷＬに、第１の行セレクタ１６により、所定の電圧を印加する。これにより、読み出し対象のメモリセルＭＣの第１のトランジスタ１２がオン状態となる。【０１７９】
一方、読み出し対象のメモリセルＭＣに接続されたリセット線ＲＬには電圧を印加しない。このため、読み出し対象のメモリセルＭＣの第２のトランジスタ１４はオフ状態となっている。【０１８０】
また、読み出し対象のメモリセルＭＣに接続されたビット線ＢＬを第１の列セレクタにより選択する。具体的には、読み出し対象のメモリセルＭＣに接続されたビット線ＢＬを接地する。【０１８１】
次に、読み出し対象のメモリセルＭＣに接続されたソース線ＳＬを第２の列セレクタ１００により選択する。これにより、第２の列セレクタ１００に選択されたソース線ＳＬが、読み出し回路２６に接続される。読み出し対象のメモリセルＭＣの抵抗記憶素子１０に高抵抗状態が書き込まれている場合には、ソース線ＳＬに比較的小さい電流が流れる。一方、読み出し対象のメモリセルＭＣの抵抗記憶素子１０に低抵抗状態が書き込まれている場合には、ソース線ＳＬに比較的大きい電流が流れる。読み出し回路２６は、ソース線ＳＬに流れる電流をセンスアンプにより検出し、抵抗記憶素子１０が低抵抗状態であるか高抵抗状態であるかを判断する。即ち、読み出し回路２６は、ソース線に流れる電流に基づいて、抵抗記憶素子１０に書き込まれた情報を読み出す。【０１８２】
本実施形態においてソース線ＳＬに流れる電流に基づいて抵抗記憶素子１０に書き込まれた情報を読み出すのは、以下のような理由によるものである。即ち、ビット線ＢＬには、読み出し対象のメモリセルＭＣの抵抗記憶素子１０のみならず、読み出し対象のメモリセルＭＣと同一の列に存在するすべてのメモリセルＭＣの抵抗記憶素子１０等が接続されている。このため、ビット線ＢＬには大きな寄生容量が存在し、高速な読み出しが必ずしも容易ではない。これに対し、ソース線ＳＬにおいては、読み出し対象のメモリセルＭＣ以外のメモリセルＭＣの抵抗記憶素子１０は、第１のトランジスタ１２により電気的に分離される。このため、ソース線ＳＬの寄生容量は小さい。従って、ソース線ＳＬに流れる電流に基づいて抵抗記憶素子１０に書き込まれた情報を読み出せば、高速な読み出しが可能となる。このような理由により、本実施形態では、ソース線ＳＬに流れる電流に基づいて抵抗記憶素子１０に書き込まれた情報を読み出す。【０１８３】
なお、ここでは、読み出し対象のメモリセルＭＣの第２のトランジスタ１４をオフ状態にして読み出しを行う場合を例に説明したが、読み出し対象のメモリセルＭＣの第２のトランジスタ１４をオン状態にして読み出しを行ってもよい。この場合、第２のトランジスタ１４のゲート端子に印加する電圧は、適宜設定すればよい。第２のトランジスタ１４をオン状態にして読み出しを行うのは、上述したように、第２のトランジスタ１４をオン状態にして読み出しを行えば、読み出しエラーを防止することが可能となるためである。
（消去方法）
次に、本実施形態による不揮発性半導体記憶装置の消去方法について説明する。【０１８４】
同一の列に存在するメモリセルＭＣの抵抗記憶素子１０に書き込まれた情報を一括して消去する際には、以下のようにすればよい。【０１８５】
即ち、すべてのワード線ＷＬを第１の行セレクタ１６により選択する。具体的には、第１の行セレクタ１６により、すべてのワード線ＷＬに所定の電圧を印加する。これにより、すべてのメモリセルＭＣの第１のトランジスタ１４がオン状態となる。【０１８６】
また、すべてのリセット線ＲＬを第２の行セレクタ１８により選択する。具体的には、第２の行セレクタ１８により、すべてのリセット線ＲＬに所定の電圧を印加する。これにより、すべてのメモリセルＭＣの第２のトランジスタ１４がオン状態となる。【０１８７】
また、消去対象となる列のメモリセルＭＣに接続されたソース線ＳＬを第２の列セレクタ１００により選択する。これにより、第２の列セレクタ１００により選択されたソース線ＳＬが、接地される。【０１８８】
次に、消去対象となる列のメモリセルＭＣに接続されたビット線ＢＬを第１の列セレクタ２０により選択する。これにより、第１の列セレクタ２０により選択されたビット線ＢＬが、リセットドライバ回路２２に接続される。リセットドライバ回路２２は、選択されたビット線ＢＬに所定の電圧を所定時間だけ印加する。【０１８９】
こうして、消去対象となる列に存在するメモリセルＭＣの抵抗記憶素子１０に書き込まれた情報が一括して消去される。即ち、消去対象となる列に存在するメモリセルＭＣの抵抗記憶素子１０に高抵抗状態が一括して書き込まれる。【０１９０】
また、すべてのメモリセルＭＣの抵抗記憶素子１０に書き込まれた情報を一括して消去する場合には、以下のようにすればよい。【０１９１】
即ち、すべてのワード線ＷＬを第１の行セレクタ１６により選択する。具体的には、第１の行セレクタ１６により、すべてのワード線ＷＬに所定の電圧を印加する。これにより、すべてのメモリセルＭＣの第１のトランジスタ１２がオン状態となる。【０１９２】
また、すべてのリセット線ＲＬを第２の行セレクタ１８により選択する。具体的には、第２の行セレクタ１８により、すべてのリセット線ＲＬに所定の電圧を印加する。これにより、すべてのメモリセルＭＣの第２のトランジスタ１４がオン状態となる。【０１９３】
また、すべてのソース線ＳＬを第２の列セレクタ１００により選択する。具体的には、第２の列セレクタ１００により、すべてのソース線ＳＬを接地する。【０１９４】
次に、すべてのビット線ＢＬを第１の列セレクタ２０により選択する。これにより、すべてのビット線ＢＬが、リセットドライバ回路２２に接続される。リセットドライバ回路２２は、すべてのビット線ＢＬに所定の電圧を所定時間だけ印加する。【０１９５】
こうして、すべてのメモリセルＭＣの抵抗記憶素子１０に書き込まれた情報が一括して消去される。即ち、すべてのメモリセルＭＣの抵抗記憶素子１０に高抵抗状態が一括して書き込まれる。【０１９６】
このように、本実施形態による不揮発性半導体記憶装置によれば、第１のトランジスタ１２のソース端子がソース線ＳＬに接続されており、かかるソース線ＳＬの電位が第２の列セレクタ１００により制御されるため、寄生容量の小さいソース線ＳＬに流れる電流に基づいて、メモリセルＭＣに書き込まれた情報を読み出すことができる。従って、本実施形態によれば、メモリセルＭＣに書き込まれた情報を高速で読み出すことができる。【０１９７】
[変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。【０１９８】
例えば、上記実施形態では、抵抗記憶層８２を構成する抵抗記憶材料としてＴｉＯＸを用いる場合を例に説明したが、抵抗記憶層８２を構成する抵抗記憶材料はＴｉＯＸに限定されるものではない。例えば、抵抗記憶層８２を構成する抵抗記憶材料として、ＮｉＯＸ、ＹＯＸ、ＣｅＯＸ、ＭｇＯＸ、ＺｎＯＸ、ＨｆＯＸ、ＷＯＸ、ＮｂＯＸ、ＴａＯＸ、ＣｒＯＸ、ＭｎＯＸ、ＡｌＯＸ、ＶＯＸ、ＳｉＯＸ等を用いることも可能である。また、抵抗記憶層を構成する抵抗記憶材料として、Ｐｒ１−ＸＣａＭｎＯ３、Ｌａ１−ＸＣａＭｎＯ３、ＳｒＴｉＯ３、ＹＢａ２Ｃｕ３ＯＸ、ＬａＮｉＯ等の複数の金属や半導体原子を含む酸化物材料を用いることも可能である。これらの抵抗記憶材料は、単体で用いてもよいし、積層構造としてもよい。【０１９９】
また、下部電極８０及び上部電極８４を構成する電極材料として、プラチナを用いる場合を例に説明したが、下部電極８０及び上部電極８４を構成する電極材料はプラチナに限定されるものではない。例えば、下部電極８０及び上部電極８４を構成する電極材料として、Ｉｒ、Ｗ、Ｎｉ、Ａｕ、Ｃｕ、Ａｇ、Ｐｄ、Ｚｎ、Ｃｒ、Ａｌ、Ｍｎ、Ｔａ、Ｓｉ、ＴａＮ、ＴｉＮ、Ｒｕ、ＩＴＯ、ＮｉＯ、ＩｒＯ、ＳｒＲｕＯ、ＣｏＳｉ２、ＷＳｉ２、ＮｉＳｉ、ＭｏＳｉ２、ＴｉＳｉ２、Ａｌ−Ｓｉ、Ａｌ−Ｃｕ、Ａｌ−Ｓｉ−Ｃｕ等を用いることも可能である。下部電極８０を構成する電極材料と上部電極８４を構成する電極材料とは、同じであってもよいし、異なっていてもよい。
【産業上の利用可能性】
【０２００】
本発明による不揮発性半導体記憶装置並びにその書き込み方法、読み出し方法及び消去方法は、正常な書き込み動作を行い得る不揮発性半導体記憶装置並びにその書き込み方法、読み出し方法及び消去方法を提供するのに有用である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【手続補正書】
【提出日】平成20年11月18日(2008.11.18)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
リセット電圧より高く且つセット電圧より低い電圧を印加すると前記低抵抗状態から前記高抵抗状態に変化し、前記セット電圧より高い電圧を印加すると前記高抵抗状態から前記低抵抗状態へ変化する抵抗記憶素子と、
第１のゲート電極と第１のソース／ドレイン拡散層とを有し、前記第１のソース／ドレイン拡散層の一方が前記抵抗記憶素子の一方の端部に接続された第１のトランジスタと、
第２のゲート電極と第２のソース／ドレイン拡散層とを有し、前記第２のソース／ドレイン拡散層の一方が前記抵抗記憶素子の前記一方の端部に接続され、前記第２のソース／ドレイン拡散層の他方が前記抵抗記憶素子の他方の端部に接続された第２のトランジスタと
を有するメモリセル
を有することを特徴とする不揮発性半導体記憶装置。
【請求項２】
請求の範囲第１項記載の不揮発性半導体記憶装置において、
前記第２のトランジスタのオン抵抗値は、前記低抵抗状態の前記抵抗記憶素子の抵抗値より大きく、且つ、前記高抵抗状態の前記抵抗記憶素子の抵抗値より小さい
ことを特徴とする不揮発性半導体記憶装置。
【請求項３】
請求の範囲第１項又は第２項記載の不揮発性半導体記憶装置において、
前記第２のトランジスタのオフ抵抗値は、前記高抵抗状態の前記抵抗記憶素子の抵抗値より小さい
ことを特徴とする不揮発性半導体記憶装置。
【請求項４】
請求の範囲第１項記載の不揮発性半導体記憶装置において、
前記第２のトランジスタのオン抵抗値は、前記第１のトランジスタのオン抵抗値より高い
ことを特徴とする不揮発性半導体記憶装置。
【請求項５】
リセット電圧より高く、セット電圧より低い電圧を印加すると前記低抵抗状態から前記高抵抗状態に変化し、前記セット電圧より高い電圧を印加すると前記高抵抗状態から前記低抵抗状態へ変化する抵抗記憶素子と；第１のゲート電極と第１のソース／ドレイン拡散層とを有し、前記第１のソース／ドレイン拡散層の一方が前記抵抗記憶素子の一方の端部に接続された第１のトランジスタと；第２のゲート電極と第２のソース／ドレイン拡散層とを有し、前記第２のソース／ドレイン拡散層の一方が前記抵抗記憶素子の前記一方の端部に接続され、前記第２のソース／ドレイン拡散層の他方が前記抵抗記憶素子の他方の端部に接続された第２のトランジスタとをそれぞれ有する複数のメモリセルと、
同一の列に存在する複数の前記抵抗記憶素子の前記他方の端部を共通接続する複数のビット線と、
同一の行に存在する複数の前記第１のトランジスタの前記第１のゲート電極を共通接続する複数のワード線と、
前記ワード線と並行するように形成され、複数の前記第２のトランジスタの前記第２のゲート電極を共通接続する複数のリセット線と、
前記複数のビット線に接続され、前記複数のビット線の電位を制御する列セレクタと、
前記複数のワード線に接続され、前記複数のワード線の電位を制御する第１の行セレクタと、
前記複数のリセット線に接続され、前記複数のリセット線の電位を制御する第２の行セレクタとを有し、
前記複数の第１のトランジスタの前記第１のソース／ドレイン拡散層の他方が接地されている不揮発性半導体記憶装置の書き込み方法であって、
前記第１の行セレクタにより一の前記ワード線に電圧を選択的に印加し、前記第２の行セレクタにより一の前記リセット線に電圧を選択的に印加し、前記第１の列セレクタにより一の前記ビット線に電圧を選択的に印加することにより、選択された前記メモリセルの前記抵抗記憶素子に前記高抵抗状態を書き込む
ことを特徴とする不揮発性半導体記憶装置の書き込み方法。
【請求項６】
リセット電圧より高く、セット電圧より低い電圧を印加すると前記低抵抗状態から前記高抵抗状態に変化し、前記セット電圧より高い電圧を印加すると前記高抵抗状態から前記低抵抗状態へ変化する抵抗記憶素子と；第１のゲート電極と第１のソース／ドレイン拡散層とを有し、前記第１のソース／ドレイン拡散層の一方が前記抵抗記憶素子の一方の端部に接続された第１のトランジスタと；第２のゲート電極と第２のソース／ドレイン拡散層とを有し、前記第２のソース／ドレイン拡散層の一方が前記抵抗記憶素子の前記一方の端部に接続され、前記第２のソース／ドレイン拡散層の他方が前記抵抗記憶素子の他方の端部に接続された第２のトランジスタとをそれぞれ有する複数のメモリセルと、
同一の列に存在する複数の前記抵抗記憶素子の前記他方の端部を共通接続する複数のビット線と、
同一の列に存在する複数の第１のトランジスタの前記第１のソース／ドレイン拡散層の他方を共通接続する複数のソース線と、
同一の行に存在する複数の前記第１のトランジスタの前記第１のゲート電極を共通接続する複数のワード線と、
前記ワード線と並行するように形成され、複数の前記第２のトランジスタの前記第２のゲート電極を共通接続する複数のリセット線と、
前記複数のビット線に接続され、前記複数のビット線の電位を制御する第１の列セレクタと、
前記複数のソース線に接続され、前記複数のソース線の電位を制御する第２の列セレクタと、
前記複数のワード線に接続され、前記複数のワード線の電位を制御する第１の行セレクタと、
前記複数のリセット線に接続され、前記複数のリセット線の電位を制御する第２の行セレクタと
を有する不揮発性半導体記憶装置の書き込み方法であって、
前記第１の行セレクタにより一の前記ワード線に電圧を選択的に印加し、前記第２の行セレクタにより一の前記リセット線に電圧を選択的に印加し、前記第１の列セレクタにより一の前記ビット線に電圧を選択的に印加し、前記第２の列セレクタにより一の前記ソース線を接地することにより、選択された前記メモリセルの前記抵抗記憶素子に前記高抵抗状態を書き込む
ことを特徴とする不揮発性半導体記憶装置の書き込み方法。
【請求項７】
リセット電圧より高く、セット電圧より低い電圧を印加すると前記低抵抗状態から前記高抵抗状態に変化し、前記セット電圧より高い電圧を印加すると前記高抵抗状態から前記低抵抗状態へ変化する抵抗記憶素子と；第１のゲート電極と第１のソース／ドレイン拡散層とを有し、前記第１のソース／ドレイン拡散層の一方が前記抵抗記憶素子の一方の端部に接続された第１のトランジスタと；第２のゲート電極と第２のソース／ドレイン拡散層とを有し、前記第２のソース／ドレイン拡散層の一方が前記抵抗記憶素子の前記一方の端部に接続され、前記第２のソース／ドレイン拡散層の他方が前記抵抗記憶素子の他方の端部に接続された第２のトランジスタとをそれぞれ有する複数のメモリセルと、
同一の列に存在する複数の前記抵抗記憶素子の前記他方の端部を共通接続する複数のビット線と、
同一の行に存在する複数の前記第１のトランジスタの前記第１のゲート電極を共通接続する複数のワード線と、
前記ワード線と並行するように形成され、複数の前記第２のトランジスタの前記第２のゲート電極を共通接続する複数のリセット線と、
前記複数のビット線に接続され、前記複数のビット線の電位を制御する列セレクタと、
前記複数のワード線に接続され、前記複数のワード線の電位を制御する第１の行セレクタと、
前記複数のリセット線に接続され、前記複数のリセット線の電位を制御する第２の行セレクタとを有し、
前記複数の第１のトランジスタの前記第１のソース／ドレイン拡散層の他方が接地されている不揮発性半導体記憶装置の読み出し方法であって、
前記第１の行セレクタにより一の前記ワード線に電圧を選択的に印加し、前記第１の列セレクタにより一の前記ビット線に電圧を選択的に印加し、選択された前記メモリセルに書き込まれた情報を前記ビット線に流れる電流に基づいて読み出す
ことを特徴とする不揮発性半導体記憶装置の読み出し方法。
【請求項８】
リセット電圧より高く、セット電圧より低い電圧を印加すると前記低抵抗状態から前記高抵抗状態に変化し、前記セット電圧より高い電圧を印加すると前記高抵抗状態から前記低抵抗状態へ変化する抵抗記憶素子と；第１のゲート電極と第１のソース／ドレイン拡散層とを有し、前記第１のソース／ドレイン拡散層の一方が前記抵抗記憶素子の一方の端部に接続された第１のトランジスタと；第２のゲート電極と第２のソース／ドレイン拡散層とを有し、前記第２のソース／ドレイン拡散層の一方が前記抵抗記憶素子の前記一方の端部に接続され、前記第２のソース／ドレイン拡散層の他方が前記抵抗記憶素子の他方の端部に接続された第２のトランジスタとをそれぞれ有する複数のメモリセルと、
同一の列に存在する複数の前記抵抗記憶素子の前記他方の端部を共通接続する複数のビット線と、
同一の列に存在する複数の前記第１のトランジスタの前記第１のソース／ドレイン拡散層の他方を共通接続する複数のソース線と、
同一の行に存在する複数の前記第１のトランジスタの前記第１のゲート電極を共通接続する複数のワード線と、
前記複数のビット線に接続され、前記複数のビット線の電位を制御する第１の列セレクタと、
前記複数のソース線に接続され、前記複数のソース線の電位を制御する第２の列セレクタと、
前記複数のワード線に接続され、前記複数のワード線の電位を制御する行セレクタと
を有する不揮発性半導体記憶装置の読み出し方法であって、
前記行セレクタにより一の前記ワード線に電圧を選択的に印加し、前記第１の列セレクタにより一の前記ビット線を接地した後に、前記第２の列セレクタにより一の前記ソース線に電圧を選択的に印加することにより、選択された前記メモリセルに書き込まれた情報を前記ソース線に流れる電流に基づいて読み出す
ことを特徴とする不揮発性半導体記憶装置の読み出し方法。
【請求項９】
リセット電圧より高く、セット電圧より低い電圧を印加すると前記低抵抗状態から前記高抵抗状態に変化し、前記セット電圧より高い電圧を印加すると前記高抵抗状態から前記低抵抗状態へ変化する抵抗記憶素子と；第１のゲート電極と第１のソース／ドレイン拡散層とを有し、前記第１のソース／ドレイン拡散層の一方が前記抵抗記憶素子の一方の端部に接続された第１のトランジスタと；第２のゲート電極と第２のソース／ドレイン拡散層とを有し、前記第２のソース／ドレイン拡散層の一方が前記抵抗記憶素子の前記一方の端部に接続され、前記第２のソース／ドレイン拡散層の他方が前記抵抗記憶素子の他方の端部に接続された第２のトランジスタとをそれぞれ有する複数のメモリセルと、
同一の列に存在する複数の前記抵抗記憶素子の前記他方の端部を共通接続する複数のビット線と、
同一の行に存在する複数の前記第１のトランジスタの前記第１のゲート電極を共通接続する複数のワード線と、
前記ワード線と並行するように形成され、複数の前記第２のトランジスタの前記第２のゲート電極を共通接続する複数のリセット線と、
前記複数のビット線に接続され、前記複数のビット線の電位を制御する列セレクタと、
前記複数のワード線に接続され、前記複数のワード線の電位を制御する第１の行セレクタと、
前記複数のリセット線に接続され、前記複数のリセット線の電位を制御する第２の行セレクタとを有し、
前記複数の第１のトランジスタの前記第１のソース／ドレイン拡散層の他方が接地されている不揮発性半導体記憶装置の消去方法であって、
前記第１の行セレクタによりすべての前記ワード線に電圧を選択的に印加し、前記第２の行セレクタによりすべての前記リセット線に電圧を選択的に印加し、前記列セレクタにより一の前記ビット線に電圧を選択的に印加することにより、選択された列に存在する複数の前記抵抗記憶素子を前記高抵抗状態にする
ことを特徴とする不揮発性半導体記憶装置の消去方法。
【請求項１０】
リセット電圧より高く、セット電圧より低い電圧を印加すると前記低抵抗状態から前記高抵抗状態に変化し、前記セット電圧より高い電圧を印加すると前記高抵抗状態から前記低抵抗状態へ変化する抵抗記憶素子と；第１のゲート電極と第１のソース／ドレイン拡散層とを有し、前記第１のソース／ドレイン拡散層の一方が前記抵抗記憶素子の一方の端部に接続された第１のトランジスタと；第２のゲート電極と第２のソース／ドレイン拡散層とを有し、前記第２のソース／ドレイン拡散層の一方が前記抵抗記憶素子の前記一方の端部に接続され、前記第２のソース／ドレイン拡散層の他方が前記抵抗記憶素子の他方の端部に接続された第２のトランジスタとをそれぞれ有する複数のメモリセルと、
同一の列に存在する複数の前記抵抗記憶素子の前記他方の端部を共通接続する複数のビット線と、
同一の列に存在する複数の前記第１のトランジスタの前記第１のソース／ドレイン拡散層の他方を共通接続する複数のソース線と、
同一の行に存在する複数の前記第１のトランジスタの前記第１のゲート電極を共通接続する複数のワード線と、
前記ワード線と並行するように形成され、複数の前記第２のトランジスタの前記第２のゲート電極を共通接続する複数のリセット線と、
前記複数のビット線に接続され、前記複数のビット線の電位を制御する第１の列セレクタと、
前記複数のソース線に接続され、前記複数のソース線の電位を制御する第２の列セレクタと、
前記複数のワード線に接続され、前記複数のワード線の電位を制御する第１の行セレクタと、
前記複数のリセット線に接続され、前記複数のリセット線の電位を制御する第２の行セレクタとを有する不揮発性半導体記憶装置の消去方法であって、
前記第１の行セレクタによりすべての前記ワード線に電圧を印加し、前記第２の行セレクタによりすべての前記リセット線に電圧を印加し、前記第１の列セレクタにより一の前記ビット線に選択的に電圧を印加し、第２の列セレクタにより一の前記ソース線を接地することにより、選択された列に存在する複数の前記抵抗記憶素子を前記高抵抗状態にする
ことを特徴とする不揮発性半導体記憶装置の消去方法。
【国際調査報告】
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