(57)【特許請求の範囲】
【請求項１】
基板にトランジスタを形成する工程と、
前記基板上及び前記トランジスタ上に、多層配線層、及び前記多層配線層中に位置する容量素子を形成する工程と、
を備え、
前記容量素子を形成する工程は、
金属を含む下部電極を形成する工程と、
前記下部電極の表面にアモルファス状の金属含有酸化層を形成する工程と、
前記金属含有酸化層をアニール処理して結晶化する工程と、
前記金属含有酸化層上に、金属酸化膜からなる誘電膜を形成する工程と、
前記誘電膜をアニール処理し、かつ前記誘電膜上に上部電極を形成する工程と、
を備え、
前記金属含有酸化層を形成する工程は、前記基板を１００℃以下に保った状態で、前記下部電極の表面を酸化性プラズマで処理する工程である半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記下部電極を形成する工程と、前記誘電膜を形成する工程の間に、
前記下部電極上にレジストパターンを形成する工程と、
前記レジストパターンをマスクとして前記下部電極を選択的に除去する工程と、
を備え、
前記金属含有酸化層を形成する工程において、前記酸化性プラズマにより前記レジストパターンをアッシングするとともに、前記金属含有酸化層を形成する半導体装置の製造方法。
【請求項３】
請求項１又は２に記載の半導体装置の製造方法において、
前記金属含有酸化層のアニール処理における前記基板の温度は、３００℃以上５００℃以下である半導体装置の製造方法。
【請求項４】
請求項１〜３のいずれか一項に記載の半導体装置の製造方法において、
前記誘電膜に対して前記アニール処理を行った後に、前記上部電極を形成する半導体装置の製造方法。
【請求項５】
請求項４に記載の半導体装置の製造方法において、
前記上部電極の形成するときに前記基板を加熱する半導体装置の製造方法。
【請求項６】
請求項１〜３のいずれか一項に記載の半導体装置の製造方法において、
前記上部電極を形成するときに前記基板を加熱することにより、前記上部電極を成膜しつつ前記誘電膜をアニール処理する半導体装置の製造方法。
【請求項７】
基板にトランジスタを形成する工程と、
前記基板上及び前記トランジスタ上に、多層配線層、及び前記多層配線層中に位置する容量素子を形成する工程と、
を備え、
前記容量素子を形成する工程は、
金属を含む下部電極を形成する工程と、
前記基板を１００℃以下に保った状態で、前記下部電極の表面を酸化性プラズマで処理する工程と、
前記下部電極をアニールして、前記下部電極の表面を結晶化する工程と、
前記下部電極上に、金属酸化膜からなる誘電膜を形成する工程と、
前記誘電膜をアニール処理し、かつ前記誘電膜上に上部電極を形成する工程と、
を備える半導体装置の製造方法。
【請求項８】
請求項１〜７のいずれか一項に記載の半導体装置の製造方法において、
前記誘電膜は、酸化ジルコニウム膜又は酸化ハフニウム膜を含む、半導体装置の製造方法。
【請求項９】
請求項１〜８のいずれか一項に記載の半導体装置の製造方法において、
前記下部電極は窒化Ｔｉ膜またはＴｉ膜を含む、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、容量素子を有する半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置には容量素子を組み込むことが多い。近年は半導体装置の微細化が進んでいるため、容量素子の平面形状を大きくせずに、その容量を大きくする必要がある。例えば特許文献１及び２には、容量素子の容量を大きくするために、容量素子を立体型にすることが記載されている。
【０００３】
また容量素子の面積を大きくせずに容量を大きくするためには、容量誘電膜を薄くするか、又は容量誘電膜の比誘電率を上げればよい。しかし容量誘電膜を薄くしすぎると、リーク電流が大きくなってしまう。
【０００４】
これに対して特許文献１に記載の技術では、誘電膜にＹやＬａを添加することにより、誘電膜の誘電率を上げることができる、と記載されている。
【０００５】
また特許文献２には、下部電極の上層を非晶質の窒化チタン膜にすることにより、容量誘電膜が非晶質となる、と記載されている。特許文献１によれば、このような構造にすることにより、容量誘電膜の比誘電率を高くしつつリーク電流を抑制できる。
【０００６】
なお、特許文献３には、容量素子の下部電極であるＴｉＮ膜の平坦性を向上させるために、ＴｉＮ膜の表層部を非晶質又は微結晶にすることが記載されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００８−２８８４０８号公報
【特許文献２】特開２００７−１５８２２２号公報
【特許文献３】特開２０１０−３７４２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上記したように、半導体装置を微細化するためには、容量素子の平面形状を大きくせずに、その容量を大きくする必要がある。またこのとき、容量素子のリーク電流が増大することを抑制する必要もある。
【課題を解決するための手段】
【０００９】
本発明者は、容量誘電膜として用いられる金属酸化膜が複数の相を有すること、そして高温で出現する相の誘電率が室温で出現する相の誘電率よりも高いことに着目し、本発明を創出するに至った。
【００１０】
本発明によれば、基板と、
前記基板に形成されたトランジスタと、
前記基板上及び前記トランジスタ上に形成された多層配線層と、
前記多層配線層中に形成された容量素子と、
を備え、
前記容量素子は、
金属を含む下部電極と、
前記下部電極上に形成され、金属酸化膜からなる誘電膜と、
前記誘電膜上に形成された上部電極と、
を有し、
前記下部電極は、表層に、厚さが２ｎｍ以下の酸化層を有しており、
前記誘電膜は、少なくとも、バルク状態において常温で出現する第１相と、バルク状態において前記第１相より高温で出現する第２相と、を含んでおり、
前記第２相は前記第１相より比誘電率が高い半導体装置が提供される。
【００１１】
本発明によれば、金属を含む下部電極は、表層に厚さが２ｎｍ以下の酸化層を有している。この場合、誘電膜は、バルク状態において常温で出現する第１相と、バルク状態において第１相より高温で出現する第２相とを有する。そして第２相は第１相より比誘電率が高い。このため、誘電膜を薄くしなくても、容量素子の容量を大きくすることができる。また誘電膜を必要以上に薄くする必要がないため、容量素子のリーク電流が増大することを抑制できる。
【００１２】
本発明によれば、基板にトランジスタを形成する工程と、
前記基板上及び前記トランジスタ上に、多層配線層、及び前記多層配線層中に位置する容量素子を形成する工程と、
を備え、
前記容量素子を形成する工程は、
金属を含む下部電極を形成する工程と、
前記下部電極の表面にアモルファス状の金属含有酸化層を形成する工程と、
前記金属含有酸化層をアニール処理して結晶化する工程と、
前記金属含有酸化層上に、金属酸化膜からなる誘電膜を形成する工程と、
前記誘電膜をアニール処理し、かつ前記誘電膜上に上部電極を形成する工程と、
を備える半導体装置の製造方法が提供される。
【００１３】
本発明によれば、基板にトランジスタを形成する工程と、
前記基板上及び前記トランジスタ上に、多層配線層、及び前記多層配線層中に位置する容量素子を形成する工程と、
を備え、
前記容量素子を形成する工程は、
金属を含む下部電極を形成する工程と、
前記基板を１００℃以下に保った状態で、前記下部電極の表面を酸化性プラズマで処理する工程と、
前記下部電極をアニールする工程と、
前記下部電極上に、金属酸化膜からなる誘電膜を形成する工程と、
前記誘電膜をアニール処理し、かつ前記誘電膜上に上部電極を形成する工程と、
を備える半導体装置の製造方法が提供される。
【発明の効果】
【００１４】
本発明によれば、容量素子の平面形状を大きくせずに、その容量を大きくすることができ、かつ容量素子のリーク電流が増大することを抑制できる。
【図面の簡単な説明】
【００１５】
【図１】実施形態に係る半導体装置の構成を示す断面図である。
【図２】図１に示した容量素子の構成を断面図である。
【図３】容量素子の製造方法を示す断面図である。
【図４】容量素子の製造方法を示す断面図である。
【図５】容量素子の製造方法を示す断面図である。
【図６】容量素子の製造方法を示す断面図である。
【図７】容量素子の製造方法を示す断面図である。
【図８】容量素子の製造方法を示す断面図である。
【図９】本実施形態に係る容量素子と比較例にかかる容量素子の単位面積当たりの容量を比較した図である。
【図１０】本実施形態に係る容量素子と比較例１に係る容量素子の、単位面積当たりのリーク電流量と容量の関係を示すグラフである。
【発明を実施するための形態】
【００１６】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１７】
図１は、実施形態に係る半導体装置の構成を示す断面図である。図２は、図１に示した容量素子４００の構成を断面図である。この半導体装置は、基板１００、トランジスタ４０、多層配線層５５０、及び容量素子４００を備えている。基板１００は、シリコンなどの半導体基板である。トランジスタ４０は基板１００に形成されている。多層配線層５５０は、基板１００上及びトランジスタ４０上に形成されている。容量素子４００は、多層配線層５５０中に形成されている。
【００１８】
容量素子４００は、下部電極４１０、誘電膜４２０、及び上部電極４３０を有している。図２に示すように、下部電極４１０は、表層に、厚さが２ｎｍ以下の金属含有酸化層４１４を有している。金属含有酸化層４１４は、下部電極４１０の表面を酸化することにより形成されている。そして誘電膜４２０は、少なくとも、バルク状態において常温で出現する第１相と、バルク状態において第１相より高温で出現する第２相と、を含んでいる。第２相は第１相より比誘電率が高い。ここで、バルク状態において常温で第１相が出現し、第１相より高温で第２相が出現するとは、バルクにおける相平衡状態図において、第１相の結晶相が、温度が上昇すると相転移により第２相の結晶相に遷移することを意味する。つまり、誘電膜４２０は、相転移温度より低温で第１相の結晶相であり、相転移温度より高温で第２相の結晶相となる物性の材料で形成される。誘電膜４２０としては例えば酸化ジルコニウム（ZrO2）が例示される。ZrO2では第１相が単斜晶（Monoclinic）であり、高温で相転移して第２相である正方晶（Tetragonal）に遷移する。なお、ZrO2ではさらに高い温度で立方晶（Cubic）に相転移する。以下、詳細に説明する。
【００１９】
図１に示す例において、半導体装置は、メモリ回路１４とメモリ回路１２とを混載したものである。トランジスタ４０はメモリ回路１４の一部であり、容量素子４００はメモリセルの一部である。メモリ回路１４とメモリ回路１２の間には、素子分離膜１０２が形成されている。
【００２０】
トランジスタ４０は、ゲート絶縁膜２２２、ゲート電極２３０、並びにソース及びドレインとなる拡散層２２６を有している。ゲート電極２３０の表面にはシリサイド層２３２が形成されており、拡散層２２６の表面にはシリサイド層２２７が形成されている。また拡散層２２６の周囲には、エクステンション領域が形成されている。
【００２１】
メモリ回路１２は、さらに読み出し及び書き込み用のトランジスタ（図示せず）を有している。このトランジスタは、ロジック領域に形成されているトランジスタ２０と同様の構成を有している。トランジスタ２０は、ゲート絶縁膜１２２、ゲート電極１３０、並びにソース及びドレインとなる拡散層１２６を有している。ゲート電極１３０の表面にはシリサイド層１３２が形成されており、拡散層１２６の表面にはシリサイド層１２７が形成されている。また拡散層１２６の周囲には、エクステンション領域が形成されている。
【００２２】
多層配線層５５０は、絶縁層５００，５１０，５２０，５３０，５４０を有している。絶縁層５００，５１０，５２０，５３０，５４０は、例えばＳｉＯ２又はＳｉＯＣを主成分とした膜であり、基板１００上にこの順に積層されている。絶縁層５００上にはビット線５１２が形成されている。ビット線５１２は、絶縁層５００に埋め込まれたコンタクト５０２を介してトランジスタ２０の一方の拡散層１２６に接続している。なおトランジスタ２０の他方の拡散層１２６は、コンタクト５１１を介して容量素子４００の下部電極４１０に接続している。コンタクト５１１は、絶縁層５００，５１０に埋め込まれている。
【００２３】
絶縁層５１０と絶縁層５２０の間には、エッチングストッパー膜６２０が形成されている。エッチングストッパー膜６２０は、例えばＳｉＯＮ膜である。絶縁層５２０には、立体型、例えばシリンダ型の容量素子４００が埋め込まれている。
【００２４】
容量素子４００は立体型であり、絶縁層５２０に形成された開口に埋め込まれている。下部電極４１０は、例えば窒化Ｔｉ膜であり、その厚さは例えば５ｎｍ以上５０ｎｍ以下である。なお下部電極４１０としては、窒化Ｔａ、窒化Ｚｒを用いることができる。さらに下部電極４１０としては、Ｒｕ、Ｔｉ、Ｔａ、Ｚｒを用いることもできる。誘電膜４２０は、例えば酸化ジルコニウム膜又は酸化ハフニウム膜であり、その厚さは例えば６ｎｍ以上１０ｎｍ以下である。上部電極４３０は、例えば窒化Ｔｉ膜であり、その厚さは例えば１０ｎｍ以上７５ｎｍ以下である。上部電極４３０上には、埋込金属膜４４０が形成されている。埋込金属膜４４０は、絶縁層５２０に形成された開口のうち容量素子４００によって埋まっていない領域を埋め込んでいる。埋込金属膜４４０は、上部電極４３０とオーミックコンタクトし、かつ埋込性のよい金属、例えばタングステンにより形成されている。
【００２５】
絶縁層５４０には配線５４２，５４４が形成されている。配線５４２は、ビア５３２及び埋込金属膜４４０を介して容量素子４００の上部電極４３０に接続している。ビア５３２は、絶縁層５３０に埋め込まれている。なお絶縁層５３０と絶縁層５４０の間には、エッチングストッパー膜６４０が形成されている。また配線５４４は、コンタクト５３４及びシリサイド層２２７を介してトランジスタ４０の拡散層２２６に接続している。
【００２６】
上記したように、容量素子４００の下部電極４１０の表層には、金属含有酸化層４１４が形成されている。金属含有酸化層４１４の厚さは２ｎｍ以下であるため、その結晶構造は微結晶である。このため、金属含有酸化層４１４上に誘電膜４２０を成膜すると、誘電膜４２０の中には第１相のみではなく、少なくとも第２相が形成される。誘電膜４２０が酸化ジルコニウム膜又は酸化ハフニウム膜である場合、第１相は単斜晶（monoclinic）であり、第２相は例えば正方晶（tetragonal）であるが、立方晶（cubic）であってもよい。立方晶は正方晶より高温で安定な相であるが、本実施形態における第２相は、正方晶のほうが立方晶よりも誘電率が高いことから、正方晶であることが好ましい。なお誘電膜４２０は、第１相と第２相以外の他の相を含んでいてもよい。例えば誘電膜４２０が酸化ジルコニウム膜又は酸化ハフニウム膜である場合、誘電膜４２０は、単斜相、正方晶、及び立方晶の混晶であってもよい。
【００２７】
また誘電膜４２０は、誘電率換算で、第２相を第１相の０．２倍以上有する。ここで誘電率換算とは、容量素子４００の容量から誘電膜４２０の比誘電率を算出し、誘電膜４２０の比誘電率が算出値になるように、第１相と第２相の比率を定めることを意味する。なおこの算出処理において、第１相及び第２相の比誘電率は、それぞれバルクの状態における比誘電率を用いる。すなわち誘電膜４２０の比誘電率をε１、バルクにおける第１相の比誘電率をε２、バルクにおける第２相の比誘電率をε３とした場合、誘電膜４２０における第１相に対する第２相の比率ｙは、以下の式（１）により算出される。
ｙ＝（ε１−ε２）／（ε３−ε１）・・・（１）
【００２８】
図１に示した半導体装置の製造方法は、以下の工程を有する。まず基板１００にトランジスタ２０，４０を形成する。次いで、基板１００上及びトランジスタ２０，４０上に、多層配線層５５０及び容量素子４００を形成する。容量素子４００を形成する工程は、以下の工程を有する。まず下部電極４１０を形成する。次いで、基板を１００℃以下に保った状態で、下部電極４１０の表面を酸化性プラズマで処理する。この処理において、下部電極４１０の表面には、アモルファス状の金属含有酸化層４１２が２ｎｍ以下の厚さで形成される。次いで、金属含有酸化層４１２をアニール処理する。金属含有酸化層４１２をアニール処理することにより、金属含有酸化層４１２は結晶化し、微結晶の金属含有酸化層４１４となる。次いで、下部電極４１０上に誘電膜４２０を形成する。次いで、誘電膜４２０をアニール処理し、かつ誘電膜４２０上に上部電極４３０を形成する。以下、図３〜図８の断面図を用いて、容量素子４００の製造方法について詳細に説明する。
【００２９】
図３に示すように、絶縁層５１０にはコンタクト５１１が形成されている。そして絶縁層５１０上にエッチングストッパー膜６２０及び絶縁層５２０を形成する。次いで絶縁層５２０上にマスクパターン（図示せず）を形成し、このマスクパターンをマスクとして絶縁層５２０及びエッチングストッパー膜６２０をこの順にエッチングする。絶縁層５２０をエッチングするときにはエッチングストッパー膜６２０がエッチングストッパーとなり、エッチングストッパー膜６２０をエッチングするときには絶縁層５１０がエッチングストッパーとなる。これにより、容量素子４００を形成するための開口（孔）が形成される。開口の底面には、コンタクト５１１の上面が露出している。
【００３０】
その後、マスクパターンを除去する。次いで例えば反応性スパッタリング法又はスパッタリング法により、絶縁層５１０上、並びに開口の側面上及び底面上に、下部電極膜４１６を形成する。
【００３１】
次いで図４に示すように、開口内に位置する下部電極膜４１６を、レジストパターン５０で覆う。次いで、レジストパターン５０をマスクとして下部電極膜４１６をエッチングする。これにより、下部電極膜４１６は選択的に除去され、下部電極４１０が形成される。
【００３２】
次いで図５に示すように、レジストパターン５０を除去する。このとき、酸化性プラズマ、例えば酸素プラズマを用いて、レジストパターン５０をアッシングする。ここでの酸素プラズマは、Ｏ２単体のプラズマであってもよいし、Ｏ２に加えてプラズマ化しやすい不活性ガス、例えばＡｒやＮ２を加えてもよい。アッシング処理において、基板１００（図１参照）の温度を１００℃以下、好ましくは４０℃以下に保つ。これにより、下部電極４１０の表層のごく薄い部分は変質して酸化され、アモルファス状の金属含有酸化層４１２、例えばＴｉＯｘが形成される。ここでアモルファス状とは、電子線回折でハローパターンとなることである。金属含有酸化層４１２の厚さは、例えば２ｎｍ以下であり、かつ０．５ｎｍ以上又はＴｉを１原子層以上含む厚さである。
【００３３】
次いで図６に示すように、金属含有酸化層４１２と反応を起こさない雰囲気、例えば窒素雰囲気又はＡｒなどの希ガス雰囲気において、金属含有酸化層４１２をアニール処理する。これによりアモルファス状の金属含有酸化層４１２は結晶化し、微結晶状態の金属含有酸化層４１４になる。このときのアニール温度は、基板１００の温度が３００℃以上５００℃以下、好ましくは３５０℃以上４５０℃以下になるようにする。なお基板１００の温度が５００℃超になると、トランジスタ２０，４０の特性に影響を与える可能性が出てくる。
【００３４】
次いで図７に示すように、下部電極４１０の金属含有酸化層４１４上に、誘電膜４２０を、例えばＡＬＤ（Atomic Layer Deposition）法を用いて形成する。このとき、誘電膜４２０は絶縁層５２０上にも成長しても良いし、金属含有酸化層４１４上に選択的に成長しても良い。またこのとき、基板１００を、例えば２００℃以上３００℃以下に加熱するのが好ましい。
【００３５】
次いで図８に示すように、誘電膜４２０上に、上部電極４３０及び埋込金属膜４４０をこの順に形成する。上部電極４３０を成膜する工程において、基板１００は３００℃以上５００℃以下、好ましくは３５０℃以上４５０℃以下に加熱されている。このアニール処理により、誘電膜４２０には、第１相のほかに第２相が、たとえば第１相の０．２倍以上出現する。
【００３６】
なお、誘電膜４２０に十分な熱履歴を加えることを目的として、上部電極４３０を形成する前に、基板１００を３００℃以上５００℃以下、好ましくは３５０℃以上４５０℃以下に加熱することにより、誘電膜４２０にアニール処理を行ってもよい。
【００３７】
また、上部電極４３０を形成する工程において基板１００を加熱せず、その代わりに上部電極４３０を形成する前に、基板１００を３００℃以上５００℃以下、好ましくは３５０℃以上４５０℃以下に加熱することにより、誘電膜４２０にアニール処理を行ってもよい。
【００３８】
その後、誘電膜４２０、上部電極４３０、及び埋込金属膜４４０のうち不要な部分を除去することにより、容量素子４００及び埋込金属膜４４０が形成される。
【００３９】
次に、本実施形態の作用及び効果について説明する。本実施形態において、Ｔｉを含む下部電極４１０は、表層に厚さが２ｎｍ以下の金属含有酸化層４１４を有している。この場合、誘電膜４２０は、バルク状態において常温で出現する第１相と、バルク状態において第１相より高温で出現する第２相とを有する。そして第２相は第１相より比誘電率が高い。このため、誘電膜４２０を薄くしなくても、容量素子４００の容量を大きくすることができる。また誘電膜４２０を必要以上に薄くする必要がないため、容量素子４００のリーク電流が増大することを抑制できる。
【００４０】
また、誘電膜４２０を構成する材料において、第２相が第１相よりも電流をリークしやすい場合、本実施形態のように誘電膜４２０が第１相と第２相とが混合した状態にあると、第２相単体の場合と比較してリーク電流が少なくなる。またレアアース（希土類）などの高価な材料を用いる必要がないため、コストの増加を抑制できる。また既存のプロセスからの変更点が少ないため、コストの増加を抑制できる。
【００４１】
また金属含有酸化層４１４の厚さは２ｎｍ以下である。一般的に、レジストパターン５０のアッシング処理により下部電極４１０上には金属含有酸化層が形成されるが、その厚さは３ｎｍ以上である。金属酸化物のシート抵抗は高いため、本実施形態のように金属含有酸化層４１４を薄くすると、下部電極４１０の抵抗を低くすることができる。
【００４２】
図９は、本実施形態に係る容量素子と、比較例にかかる容量素子の単位面積当たりの容量を比較した図である。横軸は図６に示したアニール処理における基板１００の温度を示している。
【００４３】
比較例１に係る容量素子は、図５に示したレジストパターン５０の除去処理における基板１００の温度を２５０℃とした点、及び図６に示すアニール処理を省略した点を除いて、本実施形態と同様の方法により形成されている。また比較例２に係る容量素子は、図６に示すアニール処理を省略した点を除いて、本実施形態と同様の方法により形成されている。
【００４４】
比較例１に係る容量素子は、単位面積当たりの容量の最大値が１０．７ｆＦであった。また比較例２に係る容量素子は、単位面積当たりの容量の最大値が１２．５ｆＦであった。これに対して実施形態に係る容量素子は、アニール処理における基板１００の温度が３５０℃〜５００℃のいずれであっても、単位面積当たりの容量は１３ｆＦ超となった。従って、実施形態に係る容量素子の容量は大きいことが示された。
【００４５】
図１０は、本実施形態に係る容量素子と、図９に示した比較例１に係る容量素子の、単位面積当たりのリーク電流量と容量の関係を示すグラフである。上記したように、本実施形態に係る容量素子は、比較例１に係る容量素子よりも単位面積当たりの容量は大きい。また本実施形態に係る容量素子は、単位面積当たりのリーク電流量が２×１０−１６Ａ以下であるため、その電荷保持特性は必要な性能を有している。
【００４６】
なお、図１に示した例では、容量素子４００はメモリセルの容量として使用されているが、容量素子４００はアナログ回路、例えばデカップリング用の容量素子として用いられてもよい。また容量素子４００はプレーン型であってもよい。
【００４７】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【符号の説明】
【００４８】
１２ ロジック回路
１４ メモリ回路
２０ トランジスタ
４０ トランジスタ
５０ レジストパターン
１００ 基板
１０２ 素子分離膜
１２２ ゲート絶縁膜
１２６ 拡散層
１２７ シリサイド層
１３０ ゲート電極
１３２ シリサイド層
２２２ ゲート絶縁膜
２２６ 拡散層
２２７ シリサイド層
２３０ ゲート電極
２３２ シリサイド層
４００ 容量素子
４１０ 下部電極
４１２ 金属含有酸化層
４１４ 金属含有酸化層
４１６ 下部電極膜
４２０ 誘電膜
４３０ 上部電極
４４０ 埋込金属膜
５００ 絶縁層
５０２ コンタクト
５１０ 絶縁層
５１１ コンタクト
５１２ ビット線
５２０ 絶縁層
５３０ 絶縁層
５３２ ビア
５４０ 絶縁層
５４２ 配線
５４４ 配線
５５０ 多層配線層
６２０ エッチングストッパー膜
６４０ エッチングストッパー膜
【図１】
0005576719.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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