【事件の表示】
　特願２０１２−　８４９１２「炭化珪素半導体装置」拒絶査定不服審判事件〔平成２５年１０月１７日出願公開、特開２０１３−２１４６６０、請求項の数（８）〕について、次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は、特許すべきものとする。
【理　由】
第１　手続の経緯
　本願は、平成２４年４月３日の出願であって、平成２６年７月１４日付で審査請求がなされ、平成２７年５月８日付で拒絶理由通知が通知され、同年７月１０日付で意見書が提出されるとともに、同日付で手続補正がなされ、平成２８年３月４日付で拒絶理由通知が通知され、同年５月１３日付で意見書が提出されるとともに、同日付で手続補正（以下、「本手続補正」という。）がなされたが、同年１０月１７日付で拒絶査定（以下、「原査定」という。）がなされたものである。
　これに対して、平成２９年１月１９日付で審判請求がなされ、当審において同年６月３０日付で拒絶理由（以下、「当審拒絶理由」という。）が通知され、同年８月３０日付で意見書（以下、「本意見書」という。）が提出されたものである。
第２　原査定の概要
１　原査定の理由の概要
　原査定の理由の概要は、次のとおりである。
「この出願については、平成２８年　３月　４日付け拒絶理由通知書に記載した理由１によって、拒絶をすべきものです。
　なお、意見書及び手続補正書の内容を検討しましたが、拒絶理由を覆すに足りる根拠が見いだせません。
備考
●理由１（特許法第２９条第２項）について
・請求項　１−５
・引用文献等　１，２
　出願人は意見書において、上記拒絶理由通知書において引用した引用文献２に記載された半導体基板としてＩｎＰ基板が用いられており、これに対して本発明では炭化珪素で構成された半導体基板が用いられており、一般的に炭化珪素の半導体基板では、点欠陥の分布のピークは、イオン注入による不純物の分布のピークよりも深い位置にあるから、上記拒絶理由通知書において引用した引用文献１および２に記載された発明に基づき本発明を構成することは当業者が容易になし得たことではない旨主張している。
　上記主張について検討する。引用文献２の第２頁右上欄第１３行ないし同頁左下欄１１行には、半導体材料を特定することなく、半導体結晶中の一般的な不純物プロファイル及び結晶欠陥分布プロファイルが記載されており、当該記載がＩｎＰに限定されたものではないことは明らかである。また、意見書には出願人が主張する「一般的に炭化珪素の半導体基板では、点欠陥の分布のピークは、イオン注入による不純物の分布のピークよりも深い位置にある」ことを裏付ける文献も開示されていない。よって、出願人の上記主張を採用することはできない。
　そして、その他の点については、上記拒絶理由通知書において検討したとおりであるから、本願の請求項１ないし５に係る発明は、上記拒絶理由通知書において引用した引用文献１及び２に記載された発明に基づき当業者が容易に発明をすることができたものであり、特許法第２９条第２項の規定により特許を受けることができないものである。
・請求項　６−８
・引用文献等　１−３
　上記において請求項１ないし５について検討したとおり、意見書における出願人の上記主張を採用することはできない。そして、その他の点については、上記拒絶理由通知書において検討したとおりであるから、本願の請求項６ないし８に係る発明は、上記拒絶理由通知書において引用した引用文献１ないし３に記載された発明に基づき当業者が容易に発明をすることができたものであり、特許法第２９条第２項の規定により特許を受けることができないものである。
　　　　　　　　　　　　　　＜引用文献等一覧＞
１．特開２０１２−６４６５８号公報
２．特開平２−１３９９７５号公報
３．米国特許出願公開第２００９／００３９４６９号明細書」
２　原査定の拒絶理由通知の概要
　平成２８年３月４日付拒絶理由通知書の概要は、次のとおりである。
「１．（進歩性）この出願の下記の請求項に係る発明は、その出願前に日本国内又は外国において、頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　　　　　記　　　（引用文献等については引用文献等一覧参照）
●理由１について
・請求項　１，３
・引用文献等　１，２
・備考
　引用文献１（００２７段落ないし００５９段落、図１ないし図６参照）には、ｎ-型ドリフト層２の表面に、ｐ型不純物層をエピタキシャル成長させることによりｐ型ベース領域３を形成し、ｐ型ベース領域３にｐ型不純物をイオン注入し活性化することでｐ+型コンタクト層５を形成し、ｎ型不純物をイオン注入し、さらにｎ型不純物を注入し、第１領域４ａと第１領域４ａよりも高不純物濃度の第２領域４ｂとからなるｎ+型ソース領域４を形成するＳｉＣ半導体装置の製造方法（以下、「引用発明１」という。）が記載されている。引用発明１において、ｐ+型コンタクト層５及びｎ+型ソース領域４は、エピタキシャル成長によって形成されたｐ型不純物層の下面から離れて浅い領域にイオン注入により形成されたものである。引用文献２（第１図参照）には、イオン注入された半導体結晶中の不純物分布プロファイル及び結晶欠陥分布プロファイルが記載されており、結晶欠陥分布のピークが不純物分布のピークよりも浅いことが記載されている。そして、引用発明１においてｐ+型コンタクト層５及びｎ+型ソース領域４の不純物分布のピークがエピタキシャル成長によって形成されたｐ型不純物層の下面から離れて浅い領域にあることは明らかであるから、引用文献２の記載を鑑みれば、引用発明１においてｐ+型コンタクト層５及びｎ+型ソース領域４の結晶欠陥分布のピークがエピタキシャル成長によって形成されたｐ型不純物層の下面から離れて浅い領域にあることも明らかである。よって、本発明は、引用文献１及び２に記載された発明に基づき当業者が容易に発明をすることができたものである。
・請求項　２，４，５
・引用文献等　１，２
・備考
　引用文献２に記載されているように、イオン注入により生じた点欠陥の不純物分布が、ピーク位置から離れるにつれて単調減少することは技術常識である。
・請求項６−８
・引用文献等　１−３
・備考
　引用文献３（００１２段落参照）にはＳｉＣにおける点欠陥が、炭素のアンチサイト、シリコンのアンチサイト、シリコン空孔、炭素空孔、又は、これらの複合欠陥であることが記載されており、当該記載に鑑みれば、引用発明１が、炭素のアンチサイト、シリコンのアンチサイト、シリコン空孔、炭素空孔、又は、これらの複合欠陥を含むことは、当業者にとって明らかである。
　　　　　　　　　　　　　＜引用文献等一覧＞
１．特開２０１２−６４６５８号公報
２．特開平２−１３９９７５号公報
３．米国特許出願公開第２００９／００３９４６９号明細書」
第３　当審拒絶理由の概要
　当審拒絶理由の概要は、次のとおりである。
「Ａ．この出願は、発明の詳細な説明の記載が下記の点で、特許法第３６条第４項第１号に規定する要件を満たしていない。
　　　　　　　　　　　　　　　　　　記　
１．請求項７および８に、
「【請求項７】
　前記点欠陥は、シリコン空孔であることを特徴とする請求項１ないし５のいずれか１つに記載の炭化珪素半導体装置。
【請求項８】
　前記点欠陥は、炭素空孔と炭素のアンチサイトとの複合欠陥であることを特徴とする請求項１ないし５のいずれか１つに記載の炭化珪素半導体装置。」
と記載されているように、請求項１ないし５に記載された発明の「点欠陥」は、「シリコン空孔であること」および「炭素空孔と炭素のアンチサイトとの複合欠陥であること」を含むものであるが、発明の詳細な説明には、「シリコン空孔」および「炭素空孔と炭素のアンチサイトとの複合欠陥」について、
「【００４４】
また、ここではλ＝４２６となるＬ1線、つまり炭素のアンチサイトとシリコンのアンチサイトの複合欠陥のスペクトル波長について考慮した場合について説明した。しかしながら、他の要因の点欠陥についても上記と同様に、点欠陥のピーク位置がｐ型ベース領域３内に位置するようにすることで、ドレインリークを抑制することが可能となる。具体的には、シリコン空孔を要因とする点欠陥や炭素空孔と炭素のアンチサイトの複合欠陥を要因とする点欠陥などが挙げられる。シリコン空孔を要因とする点欠陥のＣＬスペクトル波長が８６０ｎｍ、炭素空孔と炭素のアンチサイトの複合欠陥を要因とする点欠陥のＣＬスペクトル波長は１０７８ｎｍである。このため、これらの波長を通過させるバンドパスフィルタを用いて、その帯域でのプロファイルのみを抽出し、点欠陥の分布を制御することで、上記と効果を得ることができる。」
としか記載されておらず、具体的な「シリコン空孔」および「炭素空孔と炭素のアンチサイトとの複合欠陥」の分布の制御方法について記載されていないために、「シリコン空孔」および「炭素空孔と炭素のアンチサイトとの複合欠陥」の制御について、その発明の属する技術の分野における通常の知識を有する者がその実施をすることができる程度に明確かつ十分に記載しているとは認められない。 
２．発明の詳細な説明の、点欠陥の分布（具体的には、「炭素のアンチサイトとシリコンのアンチサイトの複合欠陥」）がＸ＜Ｙの関係となるようにした場合にはドレインリークが無かったとの記載（【００３７】）と、他の欠陥（「シリコン空孔」および「炭素空孔と炭素のアンチサイトとの複合欠陥」）を制御することによりドレインリークを抑制することが可能となるとの上記【００４４】の記載は矛盾しており、発明の詳細な説明に記載された発明を、その発明の属する技術の分野における通常の知識を有する者がその実施をすることができる程度に明確かつ十分に記載しているとは認められない。
　そして、上記記載から、「炭素のアンチサイトとシリコンのアンチサイトの複合欠陥」がＸ＞Ｙの関係を有していても、他の欠陥（「シリコン空孔」および「炭素空孔と炭素のアンチサイトとの複合欠陥」）を制御することによりドレインリークを抑制することが可能となると認められるが、どのような場合にそのようになるのか発明の詳細な説明に具体的に記載されていない。
３．発明の詳細な説明に、「炭素のアンチサイトとシリコンのアンチサイトの複合欠陥」を制御するためにＡｌイオンのドーズ量を１．０×１０２０／ｃｍ３とした場合の、「シリコン空孔」および「炭素空孔と炭素のアンチサイトとの複合欠陥」の数のピーク位置の深さとＰＮ接合界面までの深さがどのようなものとなっているのか記載されていないために、「シリコン空孔」および「炭素空孔と炭素のアンチサイトとの複合欠陥」の数のピーク位置の深さが、ＰＮ接合界面までの深さより浅くなることと、「炭素のアンチサイトとシリコンのアンチサイトの複合欠陥」を制御することが両立するのかどうか、わからない。
　その為、発明の詳細な説明に記載された発明が、その発明の属する技術の分野における通常の知識を有する者がその実施をすることができる程度に明確かつ十分に記載しているとは認められない。
Ｂ．この出願の下記の請求項に係る発明は、その出願前に日本国内又は外国において、頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明であるから、特許法第２９条第１項第３号に該当し、特許を受けることができない。
Ｃ．この出願の下記の請求項に係る発明は，その出願前に日本国内又は外国において，頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて，その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。
　　　　　　　　　　　　　　　　　　記　
＜引用文献等一覧＞
引用例１：特開２０１２−６４６５８号公報
請求項１，３
引用例：１
備考
　引用例１に記載された「ＳｉＣからなるｎ＋型基板１」，「ＳｉＣからなるｎ−型ドリフト層２」，「ｐ型ベース領域３」，「ｎ＋型ソース領域４」，「ｐ＋型コンタクト層５」，「ゲート絶縁膜７」，「ゲー電極８」，「ソース電極９」および「ドレイン電極１１」は、それぞれ請求項１及び３に記載された発明の「炭化珪素からなる第１または第２導電型の基板（１）」，「第１導電型の炭化珪素からなるドリフト層（２）」，「ベース領域（３）」，「第１導電型の炭化珪素からなるソース領域（４）」，「第２導電型の炭化珪素からなるコンタクト領域（５）」，「ゲート絶縁膜（８）」，「ゲート電極（９）」，「ソース電極（１１）」および「ドレイン電極（１２）」に相当する。
　そうすると、引用例１に記載された発明と請求項１および３に記載された発明は、以下の点でそれぞれ相違し、その余の点で一致する。
［相違点１］
　請求項１に記載された発明が「前記ソース領域および前記コンタクト領域における前記半導体基板の表面から深さ方向への点欠陥の分布について、前記半導体基板の表面からの点欠陥の数のピーク位置の深さをＸ、前記ベース領域と前記ドリフト層とによるＰＮ接合界面までの深さをＹとして、Ｘ＜Ｙとされている」のに対して、引用例１に記載された発明は、半導体基板の表面からの点欠陥の数のピーク位置の深さと、ベース領域とドリフト層とによるＰＮ接合界面までの深さの関係が不明で有る点。
［相違点２］
　請求項３に記載された発明が「前記ソース領域および前記コンタクト領域における前記半導体基板の表面から深さ方向へのカソードルミネッセンス測定のスペクトルについて、該カソードルミネッセンス測定のスペクトルのうち点欠陥に相当する部分におけるスペクトル強度の前記半導体基板の表面からの深さをＸ、前記ベース領域と前記ドリフト層とによるＰＮ接合界面までの深さをＹとして、Ｘ＜Ｙとされている」のに対して、引用例１に記載された発明は、カソードルミネッセンス測定のスペクトルについて記載されていない点。
　以下、相違点について検討する。 
［相違点１］および［相違点２］について 
　発明の詳細な説明では、「前記ソース領域および前記コンタクト領域における前記半導体基板の表面から深さ方向への点欠陥の分布について、前記半導体基板の表面からの点欠陥の数のピーク位置の深さをＸ、前記ベース領域と前記ドリフト層とによるＰＮ接合界面までの深さをＹとして、Ｘ＜Ｙと」するため、および、「前記ソース領域および前記コンタクト領域における前記半導体基板の表面から深さ方向へのカソードルミネッセンス測定のスペクトルについて、該カソードルミネッセンス測定のスペクトルのうち点欠陥に相当する部分におけるスペクトル強度の前記半導体基板の表面からの深さをＸ、前記ベース領域と前記ドリフト層とによるＰＮ接合界面までの深さをＹとして、Ｘ＜Ｙと」するために、Ａｌイオンのドーズ量を１．０×１０２０／ｃｍ３としており（【００３８】）、他のドーズ量（具体的には１．０×１０２１／ｃｍ３）では、Ｘ＜Ｙの関係を満たさないとしている。
　それに対して、引用例１に記載された発明のドーズ量は、１．０×１０２０／ｃｍ３であるから（引用例１【００３２】）、引用例１に記載された発明も、「前記ソース領域および前記コンタクト領域における前記半導体基板の表面から深さ方向への点欠陥の分布について、前記半導体基板の表面からの点欠陥の数のピーク位置の深さをＸ、前記ベース領域と前記ドリフト層とによるＰＮ接合界面までの深さをＹとして、Ｘ＜Ｙと」なる関係、および、「前記ソース領域および前記コンタクト領域における前記半導体基板の表面から深さ方向へのカソードルミネッセンス測定のスペクトルについて、該カソードルミネッセンス測定のスペクトルのうち点欠陥に相当する部分におけるスペクトル強度の前記半導体基板の表面からの深さをＸ、前記ベース領域と前記ドリフト層とによるＰＮ接合界面までの深さをＹとして、Ｘ＜Ｙと」なる関係を有していると認められる。 
　したがって、相違点１および２は、実質的に差異がない、もしくは、差異があったとしても、当業者が容易に発明することができたものでと解される。 
請求項２，４−８ 
引用例：１ 
備考 
　請求項１および３で検討してように、引用例１に記載された発明は、発明の詳細な説明に記載された発明と同様の構成を有しているから、請求項２および４ないし８に記載された発明と同様の構成を有していると認められる。」
第４　本願発明
　本願請求項１−８に係る発明（以下、それぞれ「本願発明１」−「本願発明８」という。）は、本手続補正で補正された特許請求の範囲の請求項１−８に記載された事項により特定される発明であり、本願発明１−８は以下のとおりの発明である。
「【請求項１】
　炭化珪素からなる第１または第２導電型の基板（１）と、前記基板の上に形成され、前記基板よりも低不純物濃度とされた第１導電型の炭化珪素からなるドリフト層（２）と、前記ドリフト層の上に形成され、第２導電型の炭化珪素からなるエピタキシャル膜によって構成されていると共に第２導電型不純物としてアルミニウムが用いられたベース領域（３）とを有する半導体基板と、
　前記ベース領域の上に形成され、前記ドリフト層よりも高不純物濃度とされた第１導電型の炭化珪素からなるソース領域（４）と、
　前記ベース領域に接続され、前記ベース層よりも高不純物濃度とされた第２導電型の炭化珪素からなるコンタクト領域（５）と、
　前記ソース領域と前記ドリフト層との間に挟まれた前記ベース領域の表面に形成されたゲート絶縁膜（８）と、
　前記ゲート絶縁膜の上に形成されたゲート電極（９）と、
　前記ソース領域および前記コンタクト領域を介して前記ベース領域に電気的に接続されたソース電極（１１）と、
　前記基板の裏面側に形成されたドレイン電極（１２）とを備え、
　前記ソース領域および前記コンタクト領域における前記半導体基板の表面から深さ方向への点欠陥の分布について、前記半導体基板の表面からの点欠陥の数のピーク位置の深さをＸ、前記ベース領域と前記ドリフト層とによるＰＮ接合界面までの深さをＹとして、Ｘ＜Ｙとされていることを特徴とする炭化珪素半導体装置。
【請求項２】
　前記Ｘよりも深い位置において、前記点欠陥が単調に減少していることを特徴とする請求項１に記載の炭化珪素半導体装置。
【請求項３】
　炭化珪素からなる第１または第２導電型の基板（１）と、前記基板の上に形成され、前記基板よりも低不純物濃度とされた第１導電型の炭化珪素からなるドリフト層（２）と、前記ドリフト層の上に形成され、第２導電型の炭化珪素からなるエピタキシャル膜によって構成されていると共に第２導電型不純物としてアルミニウムが用いられたベース領域（３）とを有する半導体基板と、
　前記ベース領域の上に形成され、前記ドリフト層よりも高不純物濃度とされた第１導電型の炭化珪素からなるソース領域（４）と、
　前記ベース領域に接続され、前記ベース層よりも高不純物濃度とされた第２導電型の炭化珪素からなるコンタクト領域（５）と、
　前記ソース領域と前記ドリフト層との間に挟まれた前記ベース領域の表面に形成されたゲート絶縁膜（８）と、
　前記ゲート絶縁膜の上に形成されたゲート電極（９）と、
　前記ソース領域および前記コンタクト領域を介して前記ベース領域に電気的に接続されたソース電極（１１）と、
　前記基板の裏面側に形成されたドレイン電極（１２）とを備え、
　前記ソース領域および前記コンタクト領域における前記半導体基板の表面から深さ方向へのカソードルミネッセンス測定のスペクトルについて、該カソードルミネッセンス測定のスペクトルのうち点欠陥に相当する部分におけるスペクトル強度の前記半導体基板の表面からの深さをＸ、前記ベース領域と前記ドリフト層とによるＰＮ接合界面までの深さをＹとして、Ｘ＜Ｙとされていることを特徴とする炭化珪素半導体装置。
【請求項４】
　前記Ｘよりも深い位置において、前記スペクトル強度が単調に減少していることを特徴とする請求項３に記載の炭化珪素半導体装置。
【請求項５】
　前記Ｘの位置における前記スペクトル強度に対する前記Ｙの位置における前記スペクトル強度の比であるスペクトル強度比が０．８以下であることを特徴とする請求項３または４に記載の炭化珪素半導体装置。
【請求項６】
　前記点欠陥は、炭素のアンチサイトとシリコンのアンチサイトとの複合欠陥であることを特徴とする請求項１ないし５のいずれか１つに記載の炭化珪素半導体装置。
【請求項７】
　前記点欠陥は、シリコン空孔であることを特徴とする請求項１ないし５のいずれか１つに記載の炭化珪素半導体装置。
【請求項８】
　前記点欠陥は、炭素空孔と炭素のアンチサイトとの複合欠陥であることを特徴とする請求項１ないし５のいずれか１つに記載の炭化珪素半導体装置。」
第５　引用例、引用発明等
１　引用例１について
　原査定の拒絶の理由および当審拒絶理由の拒絶の理由に引用された特開２０１２−６４６５８号公報(以下、「引用例１」という。）には、図面とともに次の事項が記載されている。（なお、下線は、当審において付与した。以下、同じ。）
（１）「【請求項１】
　炭化珪素からなる第１または第２導電型の基板（１）と、
　前記基板（１）の上に形成され、前記基板（１）よりも低不純物濃度とされた第１導電型の炭化珪素からなるドリフト層（２）と、
　
前記ドリフト層（２）の上に形成された第２導電型の炭化珪素からなるベース領域（３）
　前記ベース領域（３）の表層部に形成され、
前記ドリフト層（２）よりも高濃度の第１導電型の炭化珪素にて構成されたソース領域（４）
　前記ソース領域（４）の表面から前記ベース領域（３）よりも深くまで形成され、一方向を長手方向として形成されたトレンチ（６）と、
　前記トレンチ（６）の内壁面に形成されたゲート絶縁膜（７）と、
　前記トレンチ（６）内において、前記ゲート絶縁膜（７）の上に形成されたゲート電極（８）と、
　前記ゲート電極（８）を覆い、かつ、前記ソース領域（４）および前記ベース領域（３）のコンタクト層（５）を部分的に露出させるコンタクトホールが形成された層間絶縁膜（１０）と、
　前記コンタクトホールを介して、前記ソース領域（４）および前記ベース領域（３）のコンタクト層（５）に電気的に接続されたソース電極（９）と、
　前記基板（１）の裏面側に形成されたドレイン電極（１１）とを備えてなる炭化珪素半導体装置であって、
　前記ソース領域（４）は、第１領域（４ａ）と、該第１領域（４ａ）よりも浅く、かつ、高不純物濃度とされた部分を有する第２領域（４ｂ）とを有して構成され、前記第２領域（４ｂ）のうち前記層間絶縁膜（１０）にて覆われた部分では、該第２領域（４ｂ）のうち前記ソース領域（４）の最表面における第１導電型不純物の不純物濃度が前記最表面よりも深い位置と比べて比較的低不純物濃度とされ、前記第２領域（４ｂ）のうち前記コンタクトホールに位置する部分では、前記比較的低不純物濃度とされた部分よりも深い位置まで前記ソース電極（９）もしくは該ソース電極（９）を構成する金属がシリサイド化した金属シリサイド膜（３０）が形成されていることを特徴とする炭化珪素半導体装置。」
（２）「【００２７】
　（第１実施形態）
　本発明の第１実施形態について説明する。ここではＳｉＣ半導体装置に備えられる素子として反転型のトレンチゲート構造の縦型ＭＯＳＦＥＴについて説明する。
【００２８】
　図１は、本実施形態にかかるトレンチゲート構造の縦型ＭＯＳＦＥＴの断面図である。この図は、縦型ＭＯＳＦＥＴの１セル分を抽出したものに相当する。本図ではＭＯＳＦＥＴの１セル分しか記載していないが、図１に示す縦型ＭＯＳＦＥＴと同様の構造の縦型ＭＯＳＦＥＴが複数列隣り合うように配置されている。
【００２９】
　
図１に示す縦型ＭＯＳＦＥＴは、半導体基板としてＳｉＣからなるｎ
+
型基板１を用いて形成されている。ｎ
+
型基板１は、窒素、リン等のｎ型不純物濃度が例えば１．０×１０
19
／ｃｍ
3
とされ、厚さが３００μｍ程度とされている。このｎ
+
型基板１の表面には、窒素、リン等のｎ型不純物濃度が例えば３．０〜７．０×１０
15
／ｃｍ
3
で
ＳｉＣからなるｎ-型ドリフト層２が形成されている。このｎ
-
型ドリフト層２の表層部にはｐ型ベース領域３が形成されており、さらに、ｐ型ベース領域３の上層部分にはｎ
+
型ソース領域４およびｐ
+
型コンタクト層５が形成されている。
【００３０】
　
ｐ型ベース領域３は、ボロンもしくはアルミニウム等のｐ型不純物濃度が例えば５．０×１０
16
〜２．０×１０
19
／ｃｍ
3
、厚さ２．０μｍ程度で構成されている。
【００３１】
　ｎ+型ソース領域４は、後述するトレンチゲート構造の両側に配置されており、例えば厚さ０．３μｍ程度で構成されている。
ｎ
+
型ソース領域４を構成するｎ型不純物としては、基本的には窒素（Ｎ）が用いられているが、表層部にはリン（Ｐ）が用いられている。
例えば、ｎ
+
型ソース領域４のうち窒素のみが注入されている領域は、ｎ型不純物濃度が例えば１．０×１０
20
／ｃｍ
3
程度、リンが注入されている領域は、ｎ型不純物濃度が１．０×１０
20
／ｃｍ
3
以上、例えば５．０×１０
20
〜１．０×１０
21
／ｃｍ
3
程度とされている。
【００３２】
　
ｐ
+
型コンタクト層５は、ｐ型ベース領域３を部分的に高不純物濃度としたもの
【００３３】
　
また、ｐ型ベース領域３およびｎ
+
型ソース領域４を貫通してｎ
-
型ドリフト層２に達するように、例えば幅が１．４〜２．０μｍ、深さが２．０μｍ程度（例えば２．４μｍ）のトレンチ６が形成されている。このトレンチ６の側面と接するように上述したｐ型ベース領域３およびｎ
+
型ソース領域４が配置されている。
【００３４】
　
さらに、トレンチ６の内壁面はゲート絶縁膜７にて覆われており、ゲート絶縁膜７の表面に形成されたドープトＰｏｌｙ−Ｓｉにて構成されるゲート電極８により、トレンチ６内が埋め尽くされている。
【００３５】
　このようにして、トレンチゲート構造が構成されている。このトレンチゲート構造は、図１の紙面垂直方向を長手方向として延設されている。そして、複数のトレンチゲート構造が図１の紙面左右方向において平行に並べられることで複数セルが構成されている。
【００３６】
　
また、ｎ
+
型ソース領域４およびｐ
+
型コンタクト層５の表面やゲート電極８の表面には、ソース電極９やゲート配線（図示せず）が形成されている。
【００３７】
　
そして、ｎ
+
型基板１の裏面側にはｎ
+
型基板１と電気的に接続されたドレイン電極１１が形成されている。
【００３８】
　次に、図１に示すトレンチゲート型の縦型ＭＯＳＦＥＴの製造方法について説明する。図２〜図４は、図１に示すトレンチゲート型の縦型ＭＯＳＦＥＴの製造工程を示した断面図である。以下、これらの図を参照して説明する。
【００３９】
　〔図２（ａ）に示す工程〕
　まず、窒素、リン等のｎ型不純物濃度が例えば１．０×１０19／ｃｍ3で厚さ３００μｍ程度のｎ+型基板１を用意する。このｎ+型基板１の表面に窒素、リン等のｎ型不純物濃度が例えば３．０〜７．０×１０15／ｃｍ3で厚さ１５μｍ程度のＳｉＣからなるｎ-型ドリフト層２をエピタキシャル成長させる。続いて、
ｎ
-
型ドリフト層２の表面に、ｐ型不純物濃度が例えば５．０×１０
16
〜２．０×１０
19
／ｃｍ
3
、厚さ２．０μｍ程度となるボロンもしくはアルミニウム等のｐ型不純物層をエピタキシャル成長させることにより、ｐ型ベース領域３を形成する。
【００４０】
　〔図２（ｂ）に示す工程〕
　ｐ型ベース領域３の上に、例えばＬＴＯ等で構成されるマスク２０を成膜する。そして、マスク２０の上にレジスト２１を配置し、露光・現像などのフォトリソグラフィ工程を経てレジスト２１のうちｐ+型コンタクト層５の形成予定領域を開口させる。
【００４１】
　〔図２（ｃ）に示す工程〕
　レジスト２１を用いてマスク２０をＣＨＦ3などのＳｉＣに対する選択比の高いエッチングガスを用いてパターニングして、ｐ+型コンタクト層５の形成予定領域上においてマスク２０を開口させたのち、レジスト２１を除去する。そして、マスク２０にて
ｐ型ベース領域３のうちのｐ
+
型コンタクト層５の形成予定領域以外を覆った状態で、ｐ型不純物（例えばボロンもしくはアルミニウム等）をイオン注入する。
アルミニウム等のｐ型不純物濃度（表面濃度）が例えば１．０×１０
20
／ｃｍ
3
、厚さ０．３μｍ程度のｐ
+
型コンタクト層５を形成する
【００４２】
　〔図２（ｄ）に示す工程〕
　ｐ型ベース領域３およびｐ+型コンタクト層５の上に、例えばＬＴＯ等で構成されるマスク２２を成膜する。そして、マスク２２の上にレジスト２３を配置し、露光・現像などのフォトリソグラフィ工程を経てレジスト２３のうちｎ+型ソース領域４の形成予定領域を開口させる。
【００４３】
　〔図３（ａ）に示す工程〕
　レジスト２３を用い、マスク２２をＣＨＦ3などのＳｉＣに対する選択比の高いエッチングガスを用いてパターニングし、ｎ+型ソース領域４の形成予定領域上においてマスク２２を開口させる。そして、マスク２２にてｐ型ベース領域３のうちのｎ+型ソース領域４の形成予定領域以外を覆った状態で、ｎ型不純物をイオン注入する。このとき、ｎ+型ソース領域４の深い位置から浅い位置に至るまでボックスプロファイルによってｎ型不純物として窒素をイオン注入することで、例えば１×１０20／ｃｍ3程度で第１領域４ａが形成されるようにする。次いで、ｎ+型ソース領域４の浅い位置にｎ型不純物としてリンをイオン注入する。これにより、ソース電極９とのコンタクト部となる第２領域４ｂを窒素のみが導入される第１領域４ａよりも基本的には高不純物濃度、具体的には１．０×１０20／ｃｍ3以上、例えば５．０×１０20〜１．０×１０21／ｃｍ3程度で形成されるようにする。
【００４４】
　このとき、ｎ+型ソース領域４のうちの第２領域４ｂについては、最表面まで高不純物濃度とするのではなく、最表面から所定距離離れた位置から高不純物濃度となるようにする。図５（ａ）、（ｂ）に、従来と本実施形態のｎ+型ソース領域４のうちの第２領域４ｂの不純物濃度プロファイルを示し、この図を参照して従来と本実施形態のｎ+型ソース領域４のうちの第２領域４ｂの不純物濃度の違いについて説明する。なお、図５（ａ）、（ｂ）では、第２領域４ｂの不純物濃度しか示していないが、第１領域４ａについては１．０×１０20／ｃｍ3程度の濃度で窒素が注入されている。
【００４５】
　図５（ａ）に示すように、従来では、ｎ+型ソース領域４の第２領域４ｂについて、最表面から僅かな深さ（０．０１μｍ程度）の場所、つまりほぼ最表面まで高不純物濃度（図中では１．０×１０21／ｃｍ3程度の不純物濃度）としている。このように、ｎ+型ソース領域４の第２領域４ｂがほぼ最表面まで高不純物濃度とされる場合、ｎ+型ソース領域４の最表面近傍において高不純物濃度とされる第２領域４ｂ中でも比較的低不純物濃度とされる部分の厚みが少なくなる。
【００４６】
　犠牲酸化等のダメージ除去工程を行う場合、十分なダメージ除去が行えるように、ある程度の温度で長時間加熱することになる。このため、従来のようにｎ+型ソース領域４の第２領域４ｂがほぼ最表面まで高不純物濃度とされる場合、ダメージ除去工程の比較的早い時点から、ｎ+型ソース領域４の最表面近傍において第２領域４ｂのうち比較的低不純物濃度とされる部分が酸化されつくしてしまう。これにより、ｎ+型ソース領域４の第２領域４ｂのうち、より高不純物濃度とされた部分まで増速酸化され、増速酸化される時間が長時間に至るため、ソース電極９とのコンタクト部が消失してしまうのである。
【００４７】
　一方、図５（ｂ）に示すように、本実施形態では、ｎ+型ソース領域４の第２領域４ｂについて、最表面からある程度の深さ（例えば０．０５μｍ以上）の場所については、高不純物濃度（図中では１．０×１０21／ｃｍ3程度の不純物濃度）とせず、比較的低不純物濃度となるようにしている。例えば、最表面では、第２領域４ｂの不純物濃度が１×１０19／ｃｍ3未満となるようにしている。これにより、従来と比較して、ｎ+型ソース領域４の第２領域４ｂのうち比較的低不純物濃度とされる部分の厚みが厚くなる。
【００４８】
　したがって、この後の犠牲酸化等のダメージ除去工程を行ったときに、ｎ+型ソース領域４の第２領域４ｂのうち比較的低不純物濃度とされる部分が若干残るか、もしくは、この部分が消失して第２領域４ｂのうちの高不純物濃度の部分が増速酸化されても、比較的低不純物濃度とされる部分の酸化に時間が掛かるため、増速酸化される領域が少なくなるようにできる。これにより、ｎ+型ソース領域４の第２領域４ｂのうちのソース電極９とのコンタクト部が消失することを防止することができる。
【００４９】
　〔図３（ｂ）に示す工程〕
　マスク２２を除去した後、改めてｐ型ベース領域３やｎ+型ソース領域４等の上に、ＬＴＯ等で構成されるエッチングマスク２４を成膜する。そして、マスク２４の上にレジスト２５を配置し、露光・現像などのフォトリソグラフィ工程を経てレジスト２５のうちトレンチ６の形成予定領域をＣＨＦ3などのＳｉＣに対する選択比の高いエッチングガスを用いて開口させる。
【００５０】
　〔図３（ｃ）に示す工程〕
　レジスト２５を除去した後、エッチングマスク２４で覆った状態で、例えばＳＦ6やＣｌ2などのエッチングガスを用いた異方性エッチングを行うことによりトレンチ６を形成する。
【００５１】
　〔図３（ｄ）に示す工程〕
　この後、エッチングマスク２４を除去する。例えば、エッチングマスク２４がＬＴＯ等のようなＳｉＯ2で構成されている場合には、ＨＦなどのエッチング液を用いて、エッチングマスク２４を除去することができる。
【００５２】
　〔図４（ａ）に示す工程〕
　犠牲酸化等によるダメージ除去を行う。例えば、１０８０℃、６０分間の熱酸化処理を行ったのち、形成された酸化膜をフッ酸などで除去するという工程を行う。これにより、トレンチ６内やｎ+型ソース領域４の最表面を含む、ＳｉＣの露出表面が犠牲酸化され、これまでのプロセス、特にトレンチ形成工程において形成されたダメージを除去することが可能となる。
【００５３】
　このとき、上述したように、ｎ+型ソース領域４の第２領域４ｂについて、最表面からある程度の深さの場所については、高不純物濃度とせず、比較的低不純物濃度となるようにしている。つまり、従来と比較して、ｎ+型ソース領域４の第２領域４ｂのうち比較的低不純物濃度とされる部分の厚みが厚くなるようにしている。このため、ダメージ除去工程を行ったときに、ｎ+型ソース領域４の第２領域４ｂのうち比較的低不純物濃度とされる部分が若干残るか、もしくは、この部分が消失して第２領域４ｂのうちの高不純物濃度の部分が増速酸化されても、比較的低不純物濃度とされる部分の酸化に時間が掛かるため、増速酸化される領域が少なくなるようにできる。これにより、ｎ+型ソース領域４の第２領域４ｂのうちのソース電極９とのコンタクト部が消失することを防止することができる。
【００５４】
　なお、ここでは犠牲酸化を例に挙げたが、水素エッチング、ＣＤＥ（Chemical Dry Etching）等によってダメージ除去を行う場合であっても、同様の効果を得ることができる。
【００５５】
　〔図４（ｂ）に示す工程〕
　ゲート絶縁膜７を例えばＣＶＤ法によって酸化膜を成膜することにより形成する。ゲート絶縁膜７の形成工程をゲート酸化によって行っても良いが、ＣＶＤ法などに行うことで、更にｎ+型ソース領域４の第２領域４ｂの表面が増速酸化されることを抑制することが可能となる。
【００５６】
　続いて、ゲート絶縁膜７の表面にｎ型不純物（もしくはｐ型不純物）をドーピングしたポリシリコン層を例えば６００℃の温度下で１２０ｎｍ程度成膜したのち、エッチバック工程等を行うことにより、ポリシリコンを平坦化した後、露光・現像などのフォトリソグラフィ工程を経てレジストをパターニングした後ゲート電極８をＣＦ4などのエッチングガスを使ってエッチングにより形成する。さらに、ＣＶＤ法などによって酸化膜などによって構成される層間絶縁膜１０を成膜したのち、層間絶縁膜１０をパターニングしてｎ＋型ソース領域４やｐ＋型コンタクト層５に繋がるコンタクトホールを形成する。
【００５７】
　〔図４（ｃ）に示す工程〕
　続いて、コンタクトホール内を埋め込むように電極材料を成膜したのち、これをパターニングすることでソース電極９のうちｐ型ＳｉＣとオーミック接触が図れる金属部分を形成する。さらに、ｎ+型基板１の裏面側にドレイン電極１１を形成する。そして、層間絶縁膜１０のうちゲート電極８に繋がるコンタクトホールを別断面に形成したのち、コンタクトホール内を埋め込むようにｎ型ＳｉＣとオーミック接触が図れる金属材料を成膜してからパターニングし、さらにシンター処理を行うことでソース電極９および図示しないゲート配線を形成する。これにより、図１に示したトレンチゲート構造の縦型ＭＯＳＦＥＴが完成する。
【００５８】
　このように、本実施形態によれば、ｎ+型ソース領域４の第２領域４ｂについて、最表面からある程度の深さの場所については、高不純物濃度とせず、比較的低不純物濃度となるようにしている。このため、ダメージ除去工程を行ったときに、ｎ+型ソース領域４の第２領域４ｂのうち比較的低不純物濃度とされる部分が若干残るか、もしくは、この部分が消失して第２領域４ｂのうちの高不純物濃度の部分が増速酸化されても、比較的低不純物濃度とされる部分の酸化に時間が掛かるため、増速酸化される領域が少なくなるようにできる。これにより、ｎ+型ソース領域４の第２領域４ｂのうちのソース電極９とのコンタクト部が消失することを防止することができる。したがって、ｎ+型ソース領域４とソース電極９とのコンタクト抵抗の増大を抑制することが可能となる。
【００５９】
　なお、ｎ+型ソース領域４の第２領域４ｂのうち比較的低不純物濃度とされた領域がダメージ除去工程後にも残る場合、ソース電極９とのコンタクト抵抗を増大させることになり兼ねない。しかしながら、ソース電極９を形成する際のシンター処理によって、ソース電極９を構成する金属とＳｉＣ中のＳｉとがシリサイド化反応し、比較的低不純物濃度とされた領域がすべて低抵抗な金属シリサイドとなる。この場合、図６に示すコンタクト部近傍の拡大図に示されるように、ｎ+型ソース領域４の第２領域４ｂのうち層間絶縁膜１０およびゲート絶縁膜７の下方に位置する部分では、比較的低不純物濃度が残り、ソース電極９の下方では比較的低不純物濃度とされた部分の厚み以上の厚さの金属シリサイド膜３０が形成された状態となる。したがって、金属シリサイド膜３０が領域４ｂのうち比較的高不純物濃度の部分に接続されるため、ｎ+型ソース領域４とソース電極９とのコンタクト抵抗が増大することはない。」
（３）したがって、上記引用例１には次の発明（以下、「引用例１発明」という。）が記載されていると認められる。
「半導体基板として、窒素、リン等のｎ型不純物濃度が例えば１．０×１０19／ｃｍ3からなる、ＳｉＣからなるｎ+型基板１を用いて形成されており、
　ｎ+型基板１の表面には、窒素、リン等のｎ型不純物濃度が例えば３．０〜７．０×１０15／ｃｍ3でＳｉＣからなるｎ-型ドリフト層２が形成され、
　ｎ-型ドリフト層２の表層部には、アルミニウム等のｐ型不純物濃度が例えば５．０×１０16〜２．０×１０19／ｃｍ3でＳｉＣからなるｐ型ベース領域３がエピタキシャル成長により形成され、
　ｐ型ベース領域３の上層部分には、基本的にｎ型不純物濃度が例えば１．０×１０20／ｃｍ3程度の窒素（Ｎ）が用いられ、また、表層部にｎ型不純物濃度が１．０×１０20／ｃｍ3以上、例えば５．０×１０20〜１．０×１０21／ｃｍ3程度のリン（Ｐ）が用いられている、ＳｉＣからなるｎ+型ソース領域４および、ｐ型ベース領域３を部分的にイオン注入によりアルミニウム等のｐ型不純物濃度（表面濃度）が例えば１．０×１０20／ｃｍ3の高不純物濃度としたｐ+型コンタクト層５が形成され、
　ｐ型ベース領域３およびｎ+型ソース領域４を貫通してｎ-型ドリフト層２に達するようにトレンチ６が形成され、トレンチ６の内壁面はゲート絶縁膜７にて覆われ、
　ゲート絶縁膜７の表面に形成されたドープトＰｏｌｙ−Ｓｉにて構成されるゲート電極８により、トレンチ６内が埋め尽くされ、
　ｎ+型ソース領域４およびｐ+型コンタクト層５の表面には、ソース電極９が形成され、
　ｎ+型基板１の裏面側にはｎ+型基板１と電気的に接続されたドレイン電極１１が形成されている、
　縦型ＭＯＳＦＥＴ。」
２　引用例２について
　原査定の拒絶の理由に引用された特開平２−１３９９７５号公報(以下、「引用例２」という。）には、図面とともに次の事項が記載されている。
（１）「　　　　〔従来の技術〕
　前記要求に応える為、化合物半導体を材料とする受光素子が実現されているが、それを製造する際、イオン注入法を適用して不純物領域を形成することが不可欠である。
　第８図及び第９図は従来の化合物半導体受光素子の要部切断側面図を表している。
　図に於いて、１はｎ型ＩｎＰ基板、２はＳｔをイオン注入して形成したｎ型領域、３はＢｅをイオン注入して形成したｐ型頭域、４はＢｅをイオン注入して形成したｐ型頭域、５はＣｄを拡散して形成したｐ＋型領領域それぞれ示している。
　図示例から判るように、このような化合物半導体受光素子を製造する場合、イオン注入法を多用しなければならない。
　　　　〔発明が解決しようとする課題〕
　一般に、イオン注入法を実施した場合、イオンの照射で発生する結晶欠陥の回復が常に問題となる。
　即ち、イオン照射に依る損傷を回復するには熱処理を行うのであるが、化合物半導体は熱的な耐性に乏しく、Ｓｉ半導体のように高温の熱処理を施して結晶欠陥を完全に回復することは難しい。
　通常、半導体受光素子に結晶欠陥が存在した場合、暗電流が増加し、高感度化や高速応答性を期待することができない。
　本発明は、イオン注入法で不純物領域を形成した場合に発生する結晶欠陥の影響に依る暗電流を低減させた半導体受光素子を提供しようとする。
　　　　〔課題を解決するための手段〕
　第１図及び第２図は本発明の原理を解説する為の半導体結晶中の不純物分布プロファイル及び結晶欠陥分布プロファイルを表す線図であり、横軸には半導体結晶の表面からの深さ方向の距離、また、縦軸には不純物及び結晶欠陥の密度をそれぞれ採ってある。
　図に於いて、実線は不純物の分布を示す線、破線は結晶欠陥の分布を示す線、一点鎖線はエツチング後の表面を示す線、ＲＦは不純物分布のピーク位Ｗ（イオン飛程）である。
　
第１図から明らかなように、半導体結晶に不純物イオンを注入した場合、半導体結晶表面から内部に向かって分布する不純物のプロファイルは、ＬＳＳ理論に依って計算されるガウス分布に略一致したものとなる。これに対し、イオン注入に依って発生する結晶欠陥に関する同様な分布のプロファイルは、不純物分布のピーク位置Ｒ
Ｐ
の７０乃至８０〔％〕の位置に分布のピークが存在することが確認されている。
　そこで、本発明に於いては、第２図に見られるように、半導体結晶の表面から０．７ＲＰ〜ＲＰの深さまでをエツチングすることに依って結晶欠陥の大部分を除去し、必要な半導体結晶層は後からエピタキシャル成長させるものである。
　このようなことから、本発明に於ける半導体受光素子の製造方法に於いては、
化合物半導体基板（例えばｎ型ＩｎＰ基板１１）に同一導電型を示す不純物を選択的にイオン注入しアバランシェ増倍を起こす高電界領域を限定する為の不純物領域（例えばｎ型不純物領域１３）を形成する工程
（２）したがって、上記引用例２には次の事項（以下、「引用例２記載事項」という。）が記載されていると認められる。
「化合物半導体基板（例えばｎ型ＩｎＰ基板１１）に同一導電型を示す不純物を選択的にイオン注入する際に、
　半導体結晶表面から内部に向かって分布する不純物のプロファイルは、ＬＳＳ理論に依って計算されるガウス分布に略一致したものとなり、
　イオン注入に依って発生する結晶欠陥に関する同様な分布のプロファイルは、不純物分布のピーク位置ＲＰの７０乃至８０〔％〕の位置に分布のピークが存在すること。」
３　引用例３について
　原査定の拒絶の理由に引用された米国特許出願公開第２００９／００３９４６９号明細書(以下、「引用例３」という。）には、図面とともに次の事項が記載されている。
（１）「[0012] In SiC, points defects such as carbon vacancy (VC), silicon vacancies (VSi), vacancy-pairs (VSi-VC), antisite defects (CSi or SiC), or combination thereof, can interact with extrinsic impurities to modify the electrical properties of SiC. For instance, boron is known to produce two main acceptor levels in SiC.」（当審訳：[0012]　SiCでは、炭素空孔(VC)、シリコン空孔(VSi)、空孔対(VSi-VC)、アンチサイト欠陥(C、SiまたはSiC)、またはそれらの組み合わせのような点欠陥は、SiCの電気的特性を変更するために外部からの不純物と相互作用する。例えば、ホウ素はSiCにおいて、2つの主アクセプタレベルを生成することが知られている。）
（２）したがって、上記引用例３には次の事項（以下、「引用例３記載事項」という。）が記載されていると認められる。
「ＳｉＣには点欠陥として、炭素空孔(VC)、シリコン空孔(VSi)、空孔対(VSi-VC)、アンチサイト欠陥(C、SiまたはSiC)、またはそれらの組み合わせがあること。」
第６　対比・判断
１　本願発明１について
（１）対比
　本願発明１と引用例１発明とを対比すると、次のことがいえる。
ア　引用例１発明の「ＳｉＣからなるｎ＋型基板１」は、本願発明１の「炭化珪素からなる第１または第２導電型の基板（１）」に相当する。
イ　引用例１発明の「ＳｉＣからなるｎ−型ドリフト層２」は、「ｎ+型基板１の表面」に形成され、また、「ＳｉＣからなるｎ＋型基板１」の不純物濃度は１．０×１０19／ｃｍ3であり、「ＳｉＣからなるｎ−型ドリフト層２」の不純物濃度は３．０〜７．０×１０15／ｃｍ3であるから、本願発明１の「前記基板の上に形成され、前記基板よりも低不純物濃度とされた第１導電型の炭化珪素からなるドリフト層（２）」に相当する。
ウ　引用例１発明の「ｐ型ベース領域３」は、「ｎ-型ドリフト層２の表層部には、アルミニウム等のｐ型不純物濃度が例えば５．０×１０16〜２．０×１０19／ｃｍ3でＳｉＣからなるｐ型ベース領域３がエピタキシャル成長により形成され」ているから、引用例１発明の「ｐ型ベース領域３」は、本願発明１の「第２導電型の炭化珪素からなるエピタキシャル膜によって構成されていると共に第２導電型不純物としてアルミニウムが用いられたベース領域（３）」に相当する。
エ　上記アないしウから、引用例１発明は、本願発明１の「炭化珪素からなる第１または第２導電型の基板（１）と、前記基板の上に形成され、前記基板よりも低不純物濃度とされた第１導電型の炭化珪素からなるドリフト層（２）と、前記ドリフト層の上に形成され、第２導電型の炭化珪素からなるエピタキシャル膜によって構成されていると共に第２導電型不純物としてアルミニウムが用いられたベース領域（３）とを有する半導体基板」と同様の「半導体基板」を有していると認められる。
オ　引用例１発明の「ｎ+型ソース領域４」は、「ｐ型ベース領域３の上層部分」に形成され、また、「基本的にｎ型不純物濃度が例えば１．０×１０20／ｃｍ3程度の窒素（Ｎ）が用いられ、また、表層部にｎ型不純物濃度が１．０×１０20／ｃｍ3以上、例えば５．０×１０20〜１．０×１０21／ｃｍ3程度のリン（Ｐ）が用いられている、ＳｉＣ」であるから、「窒素、リン等のｎ型不純物濃度が例えば３．０〜７．０×１０15／ｃｍ3で」ある「ｎ-型ドリフト層２」よりｎ型不純物濃度が高濃度であると言える。
　そうすると、引用例１発明の「ｎ+型ソース領域４」は、本願発明１の「前記ベース領域の上に形成され、前記ドリフト層よりも高不純物濃度とされた第１導電型の炭化珪素からなるソース領域（４）」に相当する。
カ　引用例１発明の「ｐ+型コンタクト層５」は、「ＳｉＣからなる」「ｐ型ベース領域３を部分的にイオン注入」することにより形成されているから、ＳｉＣから構成されていると認められる。
　また、引用例１発明の「ｐ+型コンタクト層５」は、「アルミニウム等のｐ型不純物濃度（表面濃度）が例えば１．０×１０20／ｃｍ3の高不純物濃度」であるから、「アルミニウム等のｐ型不純物濃度が例えば５．０×１０16〜２．０×１０19／ｃｍ3でＳｉＣからなるｐ型ベース領域３」より高不純物濃度であると言える。
　そうすると、引用例１発明の「ｐ+型コンタクト層５」は、本願発明１の「前記ベース領域に接続され、前記ベース層よりも高不純物濃度とされた第２導電型の炭化珪素からなるコンタクト領域（５）」に相当する。
キ　引用例１発明の「ゲート絶縁膜７」は、「ｐ型ベース領域３およびｎ+型ソース領域４を貫通してｎ-型ドリフト層２に達するようにトレンチ６が形成され」、その「トレンチ６」の内壁面を覆うものであるから、本願発明１の「前記ソース領域と前記ドリフト層との間に挟まれた前記ベース領域の表面に形成されたゲート絶縁膜（８）」に相当する。
ク　引用例１発明の「ゲート電極８」は、「ゲート絶縁膜７の表面に形成され」ているから、本願発明１の「前記ゲート絶縁膜の上に形成されたゲート電極（９）」に相当する。
ケ　引用例１発明の「ソース電極９」は、「ｎ+型ソース領域４およびｐ+型コンタクト層５の表面に」形成されており、電気的に接続されていると認められるから、本願発明１の「前記ソース領域および前記コンタクト領域を介して前記ベース領域に電気的に接続されたソース電極（１１）」に相当する。
コ　引用例１発明の「ドレイン電極１１」は、「ｎ+型基板１の裏面側に」形成されているから、本願発明１の「前記基板の裏面側に形成されたドレイン電極（１２）」に相当する。
サ　引用例１発明の「縦型ＭＯＳＦＥＴ」は、「ＳｉＣ」により構成されているから、本願発明１の「炭化珪素半導体装置」に相当する。
シ　したがって、本願発明１と引用例１発明とは、以下の点で一致し、また相違する。
［一致点］
「炭化珪素からなる第１または第２導電型の基板（１）と、前記基板の上に形成され、前記基板よりも低不純物濃度とされた第１導電型の炭化珪素からなるドリフト層（２）と、前記ドリフト層の上に形成され、第２導電型の炭化珪素からなるエピタキシャル膜によって構成されていると共に第２導電型不純物としてアルミニウムが用いられたベース領域（３）とを有する半導体基板と、
　前記ベース領域の上に形成され、前記ドリフト層よりも高不純物濃度とされた第１導電型の炭化珪素からなるソース領域（４）と、
　前記ベース領域に接続され、前記ベース層よりも高不純物濃度とされた第２導電型の炭化珪素からなるコンタクト領域（５）と、
　前記ソース領域と前記ドリフト層との間に挟まれた前記ベース領域の表面に形成されたゲート絶縁膜（８）と、
　前記ゲート絶縁膜の上に形成されたゲート電極（９）と、
　前記ソース領域および前記コンタクト領域を介して前記ベース領域に電気的に接続されたソース電極（１１）と、
　前記基板の裏面側に形成されたドレイン電極（１２）とを備えた、
　炭化珪素半導体装置。」
［相違点１］
　本願発明１は「前記ソース領域および前記コンタクト領域における前記半導体基板の表面から深さ方向への点欠陥の分布について、前記半導体基板の表面からの点欠陥の数のピーク位置の深さをＸ、前記ベース領域と前記ドリフト層とによるＰＮ接合界面までの深さをＹとして、Ｘ＜Ｙとされていることを特徴と」しているのに対して、引用例１発明は点欠陥の分布について記載されていない点。
（２）相違点についての判断
　［相違点１］について以下に検討する。
　引用例１は、半導体基板の表面から深さ方向への点欠陥の分布について記載されておらず、また、点欠陥に起因するドレインリークを低減するという課題を考慮していないので、［相違点１］に係る、「前記ソース領域および前記コンタクト領域における前記半導体基板の表面から深さ方向への点欠陥の分布について、前記半導体基板の表面からの点欠陥の数のピーク位置の深さをＸ、前記ベース領域と前記ドリフト層とによるＰＮ接合界面までの深さをＹとして、Ｘ＜Ｙとされていること」が容易であるとは言えない。
　さらに、引用例２および３には、「炭化珪素」からなる「半導体基板」について、「前記ソース領域および前記コンタクト領域における前記半導体基板の表面から深さ方向への点欠陥の分布について、前記半導体基板の表面からの点欠陥の数のピーク位置の深さをＸ、前記ベース領域と前記ドリフト層とによるＰＮ接合界面までの深さをＹとして、Ｘ＜Ｙとされていること」は記載されていないから、引用例１発明に、引用例２および３の記載を適用し、［相違点１］に係る構成を想起することはできない。
　そして、本願発明１は、［相違点１］に係る構成を有することにより、
「【０００９】
　本発明は上記点に鑑みて、
点欠陥に起因するドレインリークを低減することができる
という格別の効果を有するものである。
　そうすると、［相違点１］に係る構成は、引用例１ないし３に記載された発明に基づいて当業者が容易に想到したものであるとは言えない。
２　本願発明３について
（１）対比
　本願発明３と引用例１発明とを対比すると、次のことがいえる。
ア　引用例１発明の「ＳｉＣからなるｎ＋型基板１」は、本願発明３の「炭化珪素からなる第１または第２導電型の基板（１）」に相当する。
イ　引用例１発明の「ＳｉＣからなるｎ−型ドリフト層２」は、「ｎ+型基板１の表面」に形成され、また、「ＳｉＣからなるｎ＋型基板１」の不純物濃度は１．０×１０19／ｃｍ3であり、「ＳｉＣからなるｎ−型ドリフト層２」の不純物濃度は３．０〜７．０×１０15／ｃｍ3であるから、本願発明３の「前記基板の上に形成され、前記基板よりも低不純物濃度とされた第１導電型の炭化珪素からなるドリフト層（２）」に相当する。
ウ　引用例１発明の「ｐ型ベース領域３」は、「ｎ-型ドリフト層２の表層部には、アルミニウム等のｐ型不純物濃度が例えば５．０×１０16〜２．０×１０19／ｃｍ3でＳｉＣからなるｐ型ベース領域３がエピタキシャル成長により形成され」ているから、引用例１発明の「ｐ型ベース領域３」は、本願発明３の「第２導電型の炭化珪素からなるエピタキシャル膜によって構成されていると共に第２導電型不純物としてアルミニウムが用いられたベース領域（３）」に相当する。
エ　上記アないしウから、引用例１発明は、本願発明３の「炭化珪素からなる第１または第２導電型の基板（１）と、前記基板の上に形成され、前記基板よりも低不純物濃度とされた第１導電型の炭化珪素からなるドリフト層（２）と、前記ドリフト層の上に形成され、第２導電型の炭化珪素からなるエピタキシャル膜によって構成されていると共に第２導電型不純物としてアルミニウムが用いられたベース領域（３）とを有する半導体基板」と同様の「半導体基板」を有していると認められる。
オ　引用例１発明の「ｎ+型ソース領域４」は、「ｐ型ベース領域３の上層部分」に形成され、また、「基本的にｎ型不純物濃度が例えば１．０×１０20／ｃｍ3程度の窒素（Ｎ）が用いられ、また、表層部にｎ型不純物濃度が１．０×１０20／ｃｍ3以上、例えば５．０×１０20〜１．０×１０21／ｃｍ3程度のリン（Ｐ）が用いられている、ＳｉＣ」であるから、「窒素、リン等のｎ型不純物濃度が例えば３．０〜７．０×１０15／ｃｍ3で」ある「ｎ-型ドリフト層２」よりｎ型不純物濃度が高濃度であると言える。
　そうすると、引用例１発明の「ｎ+型ソース領域４」は、本願発明３の「前記ベース領域の上に形成され、前記ドリフト層よりも高不純物濃度とされた第１導電型の炭化珪素からなるソース領域（４）」に相当する。
カ　引用例１発明の「ｐ+型コンタクト層５」は、「ＳｉＣからなる」「ｐ型ベース領域３を部分的にイオン注入」することにより形成されているから、ＳｉＣから構成されていると認められる。
　また、引用例１発明の「ｐ+型コンタクト層５」は、「アルミニウム等のｐ型不純物濃度（表面濃度）が例えば１．０×１０20／ｃｍ3の高不純物濃度」であるから、「アルミニウム等のｐ型不純物濃度が例えば５．０×１０16〜２．０×１０19／ｃｍ3でＳｉＣからなるｐ型ベース領域３」より高不純物濃度であると言える。
　そうすると、引用例１発明の「ｐ+型コンタクト層５」は、本願発明３の「前記ベース領域に接続され、前記ベース層よりも高不純物濃度とされた第２導電型の炭化珪素からなるコンタクト領域（５）」に相当する。
キ　引用例１発明の「ゲート絶縁膜７」は、「ｐ型ベース領域３およびｎ+型ソース領域４を貫通してｎ-型ドリフト層２に達するようにトレンチ６が形成され」、その「トレンチ６」の内壁面を覆うものであるから、本願発明３の「前記ソース領域と前記ドリフト層との間に挟まれた前記ベース領域の表面に形成されたゲート絶縁膜（８）」に相当する。
ク　引用例１発明の「ゲート電極８」は、「ゲート絶縁膜７の表面に形成され」ているから、本願発明３の「前記ゲート絶縁膜の上に形成されたゲート電極（９）」に相当する。
ケ　引用例１発明の「ソース電極９」は、「ｎ+型ソース領域４およびｐ+型コンタクト層５の表面に」形成されており、電気的に接続されていると認められるから、本願発明３の「前記ソース領域および前記コンタクト領域を介して前記ベース領域に電気的に接続されたソース電極（１１）」に相当する。
コ　引用例１発明の「ドレイン電極１１」は、「ｎ+型基板１の裏面側に」形成されているから、本願発明３の「前記基板の裏面側に形成されたドレイン電極（１２）」に相当する。
サ　引用例１発明の「縦型ＭＯＳＦＥＴ」は、「ＳｉＣ」により構成されているから、本願発明３の「炭化珪素半導体装置」に相当する。
シ　したがって、本願発明３と引用例１発明とは、以下の点で一致し、また相違する。
［一致点］
「炭化珪素からなる第１または第２導電型の基板（１）と、前記基板の上に形成され、前記基板よりも低不純物濃度とされた第１導電型の炭化珪素からなるドリフト層（２）と、前記ドリフト層の上に形成され、第２導電型の炭化珪素からなるエピタキシャル膜によって構成されていると共に第２導電型不純物としてアルミニウムが用いられたベース領域（３）とを有する半導体基板と、
　前記ベース領域の上に形成され、前記ドリフト層よりも高不純物濃度とされた第１導電型の炭化珪素からなるソース領域（４）と、
　前記ベース領域に接続され、前記ベース層よりも高不純物濃度とされた第２導電型の炭化珪素からなるコンタクト領域（５）と、
　前記ソース領域と前記ドリフト層との間に挟まれた前記ベース領域の表面に形成されたゲート絶縁膜（８）と、
　前記ゲート絶縁膜の上に形成されたゲート電極（９）と、
　前記ソース領域および前記コンタクト領域を介して前記ベース領域に電気的に接続されたソース電極（１１）と、
　前記基板の裏面側に形成されたドレイン電極（１２）とを備えた、
　炭化珪素半導体装置。」
［相違点２］
　本願発明３は「前記ソース領域および前記コンタクト領域における前記半導体基板の表面から深さ方向へのカソードルミネッセンス測定のスペクトルについて、該カソードルミネッセンス測定のスペクトルのうち点欠陥に相当する部分におけるスペクトル強度の前記半導体基板の表面からの深さをＸ、前記ベース領域と前記ドリフト層とによるＰＮ接合界面までの深さをＹとして、Ｘ＜Ｙとされていることを特徴と」しているのに対して、引用例１発明は点欠陥の分布について記載されていない点。
（２）相違点についての判断
　［相違点２］について以下に検討する。
　引用例１は、カソードルミネッセンス測定のスペクトルについて、該カソードルミネッセンス測定のスペクトルのうち点欠陥に相当する部分におけるスペクトル強度の半導体基板の表面からの深さについて記載されておらず、また、点欠陥に起因するドレインリークを低減するという課題を考慮していないので、［相違点２］に係る、「前記ソース領域および前記コンタクト領域における前記半導体基板の表面から深さ方向へのカソードルミネッセンス測定のスペクトルについて、該カソードルミネッセンス測定のスペクトルのうち点欠陥に相当する部分におけるスペクトル強度の前記半導体基板の表面からの深さをＸ、前記ベース領域と前記ドリフト層とによるＰＮ接合界面までの深さをＹとして、Ｘ＜Ｙとされていること」が容易であるとは言えない。
　さらに、引用例２および３には、「炭化珪素」からなる「半導体基板」について、「前記ソース領域および前記コンタクト領域における前記半導体基板の表面から深さ方向へのカソードルミネッセンス測定のスペクトルについて、該カソードルミネッセンス測定のスペクトルのうち点欠陥に相当する部分におけるスペクトル強度の前記半導体基板の表面からの深さをＸ、前記ベース領域と前記ドリフト層とによるＰＮ接合界面までの深さをＹとして、Ｘ＜Ｙとされていること」は記載されていないから、引用例１発明に、引用例２および３の記載を適用し、［相違点２］に係る構成を想起することはできない。
　そして、本願発明３は、［相違点２］に係る構成を有することにより、
「【０００９】
　本発明は上記点に鑑みて、
点欠陥に起因するドレインリークを低減することができる
という格別の効果を有するものである。
　そうすると、［相違点２］に係る構成は、引用例１ないし３に記載された発明に基づいて当業者が容易に想到したものであるとは言えない。
３　本願発明２および本願発明４ないし８について
　本願発明２は、本願発明１の発明特定事項を全て有する発明である。
　また、本願発明４および５は、本願発明３の発明特定事項を全て有する発明である。
　さらに、本願発明６ないし８は、本願発明１もしくは３の発明特定事項を全て有する発明である。
　してみれば、本願発明１および３が引用例１ないし３に記載された発明に基づいて当業者が容易に発明をすることができたものであるとはいえない以上、本願発明２および４ないし８も、引用例１ないし３に記載された発明に基づいて当業者が容易に発明をすることができたものであるとはいえない。
第７　原査定についての判断
　本願発明１ないし８の「前記ソース領域および前記コンタクト領域における前記半導体基板の表面から深さ方向への点欠陥の分布について、前記半導体基板の表面からの点欠陥の数のピーク位置の深さをＸ、前記ベース領域と前記ドリフト層とによるＰＮ接合界面までの深さをＹとして、Ｘ＜Ｙとされていること」および「前記ソース領域および前記コンタクト領域における前記半導体基板の表面から深さ方向へのカソードルミネッセンス測定のスペクトルについて、該カソードルミネッセンス測定のスペクトルのうち点欠陥に相当する部分におけるスペクトル強度の前記半導体基板の表面からの深さをＸ、前記ベース領域と前記ドリフト層とによるＰＮ接合界面までの深さをＹとして、Ｘ＜Ｙとされていること」は、上記「第６」で検討したとおり、原査定における引用例１には記載されておらず、また、周知の技術であるとは認められないから、引用例１発明の「前記ソース領域および前記コンタクト領域における前記半導体基板の表面から深さ方向への点欠陥の分布について、前記半導体基板の表面からの点欠陥の数のピーク位置の深さをＸ、前記ベース領域と前記ドリフト層とによるＰＮ接合界面までの深さをＹとして、Ｘ＜Ｙとされていること」および「前記ソース領域および前記コンタクト領域における前記半導体基板の表面から深さ方向へのカソードルミネッセンス測定のスペクトルについて、該カソードルミネッセンス測定のスペクトルのうち点欠陥に相当する部分におけるスペクトル強度の前記半導体基板の表面からの深さをＸ、前記ベース領域と前記ドリフト層とによるＰＮ接合界面までの深さをＹとして、Ｘ＜Ｙとされていること」が容易であるとは言えない。
　また、原査定における引用例２および３には、「炭化珪素」からなる「半導体基板」について、「前記ソース領域および前記コンタクト領域における前記半導体基板の表面から深さ方向への点欠陥の分布について、前記半導体基板の表面からの点欠陥の数のピーク位置の深さをＸ、前記ベース領域と前記ドリフト層とによるＰＮ接合界面までの深さをＹとして、Ｘ＜Ｙとされていること」および「前記ソース領域および前記コンタクト領域における前記半導体基板の表面から深さ方向へのカソードルミネッセンス測定のスペクトルについて、該カソードルミネッセンス測定のスペクトルのうち点欠陥に相当する部分におけるスペクトル強度の前記半導体基板の表面からの深さをＸ、前記ベース領域と前記ドリフト層とによるＰＮ接合界面までの深さをＹとして、Ｘ＜Ｙとされていること」は記載されていないから、引用例１発明に、引用例２および３の記載を適用し、「前記ソース領域および前記コンタクト領域における前記半導体基板の表面から深さ方向への点欠陥の分布について、前記半導体基板の表面からの点欠陥の数のピーク位置の深さをＸ、前記ベース領域と前記ドリフト層とによるＰＮ接合界面までの深さをＹとして、Ｘ＜Ｙとされていること」および「前記ソース領域および前記コンタクト領域における前記半導体基板の表面から深さ方向へのカソードルミネッセンス測定のスペクトルについて、該カソードルミネッセンス測定のスペクトルのうち点欠陥に相当する部分におけるスペクトル強度の前記半導体基板の表面からの深さをＸ、前記ベース領域と前記ドリフト層とによるＰＮ接合界面までの深さをＹとして、Ｘ＜Ｙとされていること」を想起することはできない。
　そうすると、本願発明１ないし８の「前記ソース領域および前記コンタクト領域における前記半導体基板の表面から深さ方向への点欠陥の分布について、前記半導体基板の表面からの点欠陥の数のピーク位置の深さをＸ、前記ベース領域と前記ドリフト層とによるＰＮ接合界面までの深さをＹとして、Ｘ＜Ｙとされていること」および「前記ソース領域および前記コンタクト領域における前記半導体基板の表面から深さ方向へのカソードルミネッセンス測定のスペクトルについて、該カソードルミネッセンス測定のスペクトルのうち点欠陥に相当する部分におけるスペクトル強度の前記半導体基板の表面からの深さをＸ、前記ベース領域と前記ドリフト層とによるＰＮ接合界面までの深さをＹとして、Ｘ＜Ｙとされていること」は、原査定における引用例１ないし３には記載されておらず、本願の出願日前における周知技術でもないので、本願発明１ないし８は、当業者であっても、原査定における引用例１ないし３に基づいて容易に発明できたものではない。
　したがって、原査定を維持することはできない。
第８　当審拒絶理由についての判断
１　特許法第３６条第４項第１号について
　請求人は、本意見書において
「（２）理由１について
　審判官殿は、請求項７、８に記載のように、請求項１−５に記載の発明の「点欠陥」は、「シリコン空孔であること」および「炭素空孔と炭素のアンチサイトとの複合欠陥であること」を含むものであるが、発明の詳細な説明には、具体的な「シリコン空孔」および「炭素空孔と炭素のアンチサイトとの複合欠陥」の分布の制御方法について記載されていないため、「シリコン空孔」および「炭素空孔と炭素のアンチサイトとの複合欠陥」の制御について、当業者が実施することができる程度に明確かつ十分に記載されていないとご指摘されている。
　また、審判官殿は、段落「００３７」、「００４４」の記載から、「炭素のアンチサイトとシリコンのアンチサイトの複合欠陥」がＸ＞Ｙの関係を有していても、他の欠陥（「シリコン空孔」および「炭素空孔と炭素のアンチサイトとの複合欠陥」）を制御することによりドレインリークを抑制することが可能となると認められるが、どのような場合にそのようになるのか発明の詳細な説明に具体的に記載されていないとご指摘されている。
　また、審判官殿は、発明の詳細な説明に、「炭素のアンチサイトとシリコンのアンチサイトの複合欠陥」を制御するためにＡｌイオンのドーズ量を１．０×１０２０／ｃｍ３とした場合の、「シリコン空孔」および「炭素空孔と炭素のアンチサイトとの複合欠陥」の数のピーク位置の深さとＰＮ接合界面までの深さがどのようなものとなっているのか記載されていないために、「シリコン空孔」および「炭素空孔と炭素のアンチサイトとの複合欠陥」の数のピーク位置の深さが、ＰＮ接合界面までの深さより浅くなることと、「炭素のアンチサイトとシリコンのアンチサイトの複合欠陥」を制御することが両立するのかどうか、わからないとご指摘されている。
　しかしながら、点欠陥のピーク位置がイオン注入のエネルギーやドーズ量で変化することは出願時の技術常識である。したがって、本願の発明の詳細な説明に接した当業者であれば、点欠陥プロファイルを参考にイオン注入のエネルギーとドーズ量を調整し、「シリコン空孔」および「炭素空孔と炭素のアンチサイトとの複合欠陥」についてもＸ＜Ｙとすることができる。
　また、当業者であれば、段落「００３４」、「００３５」の記載から、一部の種類の点欠陥についてＸ＞Ｙでも、他の種類の点欠陥にＸ＜Ｙとなるものがあれば、その点欠陥によるリークパスが減るため、ドレインリークを抑制する効果が得られることを導き出せる。
　そして、上記の通り、一部の種類の点欠陥についてＸ＞Ｙでも、他の種類の点欠陥にＸ＜Ｙとなるものがあれば、ドレインリークを抑制する効果が得られるから、「シリコン空孔」および「炭素空孔と炭素のアンチサイトとの複合欠陥」の数のピーク位置の深さが、ＰＮ接合界面までの深さより浅くなることと、「炭素のアンチサイトとシリコンのアンチサイトの複合欠陥」を制御することとの両立は、発明の効果を得るために必須ではない。
　したがって、本願の発明の詳細な説明に接した当業者であれば、少なくとも一部の種類の点欠陥についてＸ＜Ｙとして、ドレインリークを抑制することができる。よって、本願の発明の詳細な説明は、本願発明について、当業者が実施することができる程度に明確かつ十分に記載されていると思料する。」
旨主張している。
　該意見書の主張を参酌することにより、本願の発明の詳細な説明の記載が、その発明の属する技術の分野における通常の知識を有する者がその実施をすることができる程度に明確かつ十分に記載したものであると認められる。
２　特許法第２９条第１項第３号および同法第２９条第２項について
　本願発明１ないし８と引用例１発明を対比すると、上記「第６」で検討したように、本願発明１ないし８が「前記ソース領域および前記コンタクト領域における前記半導体基板の表面から深さ方向への点欠陥の分布について、前記半導体基板の表面からの点欠陥の数のピーク位置の深さをＸ、前記ベース領域と前記ドリフト層とによるＰＮ接合界面までの深さをＹとして、Ｘ＜Ｙとされていること」もしくは「前記ソース領域および前記コンタクト領域における前記半導体基板の表面から深さ方向へのカソードルミネッセンス測定のスペクトルについて、該カソードルミネッセンス測定のスペクトルのうち点欠陥に相当する部分におけるスペクトル強度の前記半導体基板の表面からの深さをＸ、前記ベース領域と前記ドリフト層とによるＰＮ接合界面までの深さをＹとして、Ｘ＜Ｙとされていること」を特徴としているのに対して、引用例１発明は点欠陥の分布について記載されていない点で相違する。
　そして、本願発明１ないし８の「前記ソース領域および前記コンタクト領域における前記半導体基板の表面から深さ方向への点欠陥の分布について、前記半導体基板の表面からの点欠陥の数のピーク位置の深さをＸ、前記ベース領域と前記ドリフト層とによるＰＮ接合界面までの深さをＹとして、Ｘ＜Ｙとされていること」および「前記ソース領域および前記コンタクト領域における前記半導体基板の表面から深さ方向へのカソードルミネッセンス測定のスペクトルについて、該カソードルミネッセンス測定のスペクトルのうち点欠陥に相当する部分におけるスペクトル強度の前記半導体基板の表面からの深さをＸ、前記ベース領域と前記ドリフト層とによるＰＮ接合界面までの深さをＹとして、Ｘ＜Ｙとされていること」は、周知の技術であるとは認められないから、引用例１発明において、「前記ソース領域および前記コンタクト領域における前記半導体基板の表面から深さ方向への点欠陥の分布について、前記半導体基板の表面からの点欠陥の数のピーク位置の深さをＸ、前記ベース領域と前記ドリフト層とによるＰＮ接合界面までの深さをＹとして、Ｘ＜Ｙとされていること」もしくは「前記ソース領域および前記コンタクト領域における前記半導体基板の表面から深さ方向へのカソードルミネッセンス測定のスペクトルについて、該カソードルミネッセンス測定のスペクトルのうち点欠陥に相当する部分におけるスペクトル強度の前記半導体基板の表面からの深さをＸ、前記ベース領域と前記ドリフト層とによるＰＮ接合界面までの深さをＹとして、Ｘ＜Ｙとされていること」が容易であるとは言えない。
　そうすると、本願発明１ないし８の「前記ソース領域および前記コンタクト領域における前記半導体基板の表面から深さ方向への点欠陥の分布について、前記半導体基板の表面からの点欠陥の数のピーク位置の深さをＸ、前記ベース領域と前記ドリフト層とによるＰＮ接合界面までの深さをＹとして、Ｘ＜Ｙとされていること」および「前記ソース領域および前記コンタクト領域における前記半導体基板の表面から深さ方向へのカソードルミネッセンス測定のスペクトルについて、該カソードルミネッセンス測定のスペクトルのうち点欠陥に相当する部分におけるスペクトル強度の前記半導体基板の表面からの深さをＸ、前記ベース領域と前記ドリフト層とによるＰＮ接合界面までの深さをＹとして、Ｘ＜Ｙとされていること」は、当審拒絶理由における引用例１には記載されておらず、また、本願の出願日前における周知技術でもないので、本願発明１ないし８は、当業者であっても、当審拒絶理由における引用例１に基づいて容易に発明できたものではない。
３　当審拒絶理由のまとめ
　したがって、当審拒絶理由によって、本願を拒絶することはできない。
第９　むすび
　以上のとおり、原査定の理由によって、本願を拒絶することはできない。
　他に本願を拒絶すべき理由を発見しない。　
　よって、結論のとおり審決する。