(57)【要約】本発明は、プラズマディスプレイ装置のＹ電極駆動回路又はＸ電極駆動回路において、維持放電電圧源への又はそれへの補助電圧の流入を防止するためのＡ／Ｓ分離回路における電力消費及び発熱の低減を目的とする。本発明では、Ｙ電極駆動回路又はＸ電極駆動回路の維持電圧発生回路を、双方向スイッチで構成し、Ａ／Ｓ分離回路を削除する。
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【特許請求の範囲】
【請求項１】
第１の方向に延びる複数のＸ電極と、前記第１の方向に延び、前記Ｘ電極に隣接して配置された複数のＹ電極と、前記第１の方向に実質的に垂直な第２の方向に延びる複数のアドレス電極とを含むプラズマディスプレイパネルと、
前記複数のＸ電極を駆動するＸ電極駆動回路と、
前記複数のＹ電極を駆動するＹ電極駆動回路と、
前記複数のアドレス電極を駆動するアドレス電極駆動回路と、を備えるプラズマディスプレイ装置であって、
前記複数のＸ電極と前記複数のＹ電極間に、交互に維持放電電圧が印加され、
前記複数のＸ電極及び前記複数のＹ電極の少なくとも一方に、前記維持放電電圧以外の補助電圧が印加され、
前記補助電圧が印加される電極を駆動する少なくとも一方の前記Ｘ電極駆動回路及び前記Ｙ電極駆動回路は、出力部に前記維持放電電圧の高側電圧及び低側電圧を出力する維持放電電圧発生回路と、前記補助電圧を出力する補助電圧発生回路と、を有し、
維持放電電圧発生回路は、前記維持放電電圧の高側電圧源と前記出力部を接続する第１スイッチ回路と、前記維持放電電圧の低側電圧源と前記出力部を接続する第２スイッチ回路と、を有し、前記第１スイッチ回路と前記第２スイッチ回路の少なくとも一方は、スイッチと該スイッチに並列に設けられたダイオードとで構成される２個のスイッチ素子を直列に接続した双方向スイッチで構成されることを特徴とするプラズマディスプレイ装置。
【請求項２】
前記補助電圧発生回路が、前記維持放電電圧の高側電圧より高い電圧を出力する場合に、前記第１スイッチ回路は前記双方向スイッチで構成される請求項１に記載のプラズマディスプレイ装置。
【請求項３】
前記補助電圧発生回路が、前記維持放電電圧の低側電圧より低い電圧を出力する場合に、前記第２スイッチ回路は前記双方向スイッチで構成される請求項１に記載のプラズマディスプレイ装置。
【請求項４】
前記双方向スイッチは、ダイオードを内蔵した２個のＮ型ＭＯＳＦＥＴを直列に接続して構成される請求項１に記載のプラズマディスプレイ装置。
【請求項５】
前記双方向スイッチは、ダイオードを内蔵した２個のＰ型ＭＯＳＦＥＴを直列に接続して構成される請求項１に記載のプラズマディスプレイ装置。
【請求項６】
前記双方向スイッチは、ダイオードを内蔵したＮ型ＭＯＳＦＥＴとダイオードを内蔵したＰ型ＭＯＳＦＥＴを直列に接続して構成される請求項１に記載のプラズマディスプレイ装置。
【請求項７】
前記スイッチ素子は、ＩＧＢＴ、バイポーラトランジスタ、Ｂｉ−ＣＭＯＳＦＥＴ、サイリスタ、トライアック（登録商標）、ＧＴＯ、シリコンカーバイト素子のいずれかと、ダイオードと、を並列に接続することにより構成される請求項１に記載のプラズマディスプレイ装置。
【請求項８】
前記双方向スイッチは、ダイオードを内蔵したＮ型ＭＯＳＦＥＴ又はＰ型ＭＯＳＦＥＴを含むスイッチ素子と、ＩＧＢＴ、バイポーラトランジスタ、Ｂｉ−ＣＭＯＳＦＥＴ、サイリスタ、トライアック（登録商標）、ＧＴＯ、シリコンカーバイト素子のいずれかと、ダイオードと、を並列に接続することにより構成されたスイッチ素子と、を直列に接続して構成される請求項１に記載のプラズマディスプレイ装置。
【請求項９】
第１の方向に延びる複数のＸ電極と、前記第１の方向に延び、前記Ｘ電極に隣接して配置された複数のＹ電極と、前記第１の方向に実質的に垂直な第２の方向に延びる複数のアドレス電極とを含むプラズマディスプレイパネルと、
前記複数のＸ電極を駆動するＸ電極駆動回路と、
前記複数のＹ電極を駆動するＹ電極駆動回路と、
前記複数のアドレス電極を駆動するアドレス電極駆動回路と、を備えるプラズマディスプレイ装置であって、
前記複数のＸ電極と前記複数のＹ電極間に、交互に維持放電電圧が印加され、
前記複数のＸ電極及び前記複数のＹ電極の少なくとも一方に、前記維持放電電圧以外の補助電圧が印加され、
前記補助電圧が印加される電極を駆動する少なくとも一方の前記Ｘ電極駆動回路及び前記Ｙ電極駆動回路は、出力部に前記維持放電電圧の高側電圧及び低側電圧を出力する維持放電電圧発生回路と、前記補助電圧を出力する補助電圧発生回路と、を有し、
維持放電電圧発生回路は、前記維持放電電圧の高側電圧源と前記出力部を接続する第１スイッチ回路と、前記維持放電電圧の低側電圧源と前記出力部を接続する第２スイッチ回路と、を有し、前記第１スイッチ回路と前記第２スイッチ回路の少なくとも一方は、ダイオードを内蔵した２個のＭＯＳＦＥＴを直列に接続した双方向スイッチで構成されることを特徴とするプラズマディスプレイ装置。
【請求項１０】
前記補助電圧発生回路が、前記維持放電電圧の高側電圧より高い電圧を出力する場合に、前記第１スイッチ回路は前記双方向スイッチで構成される請求項９に記載のプラズマディスプレイ装置。
【請求項１１】
前記補助電圧発生回路が、前記維持放電電圧の低側電圧より低い電圧を出力する場合に、前記第２スイッチ回路は前記双方向スイッチで構成される請求項９に記載のプラズマディスプレイ装置。
【請求項１２】
前記双方向スイッチは、２個のＮ型ＭＯＳＦＥＴを直列に接続して構成される請求項９に記載のプラズマディスプレイ装置。
【請求項１３】
前記双方向スイッチは、２個のＰ型ＭＯＳＦＥＴを直列に接続して構成される請求項９に記載のプラズマディスプレイ装置。
【請求項１４】
前記双方向スイッチは、Ｎ型ＭＯＳＦＥＴとＰ型ＭＯＳＦＥＴを直列に接続して構成される請求項９に記載のプラズマディスプレイ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プラズマディスプレイ装置（ＰＤＰ装置）に関し、特にＸ電極とＹ電極に維持放電電圧を印加する駆動回路に関する。
【背景技術】
【０００２】
フラットディスプレイパネルを利用したフラットディスプレイ装置は，従来のブラウン管に置き換わり、小型から大型まで広い範囲に渡り実用化が進められつつある。特に大型分野では、ＰＤＰがその原理構成上の特性を生かすことにより、普及の主流として商品化が図られつつある。
そして、今後のさらなる広範囲な普及を促すためには、装置自身の低価格化が望まれている。
図１は，３電極型ＡＣ面放電方式のＰＤＰ装置の全体構成を示す。図示のように、ＰＤＰ装置は、プラズマディスプレイパネル１０と、パネルの駆動回路を有する。プラズマディスプレイパネル１０は、横方向（第１方向）に伸び、交互に隣接した配置された複数のＸ電極及び複数のＹ電極と、縦方向（第２方向）に伸び、複数のＸ電極及び複数のＹ電極と直交するように配置された複数のアドレス（Ａ）電極と、を有する。Ｘ電極とＹ電極の組とアドレス電極の交差部分に表示セルが形成される。
駆動回路は、複数のアドレス電極を駆動するアドレス電極駆動回路１１と、複数のＹ電極に順にスキャンパルスを印加すると共に維持放電電圧及び補助電圧を印加するスキャン回路１２と、スキャン回路１２に維持放電電圧及び補助電圧を供給するＹ電極駆動回路１３と、複数のＸ電極に維持放電電圧を印加するＸ電極駆動回路１４と、上記の各回路を制御する駆動制御回路１５と、外部から入力される表示信号を処理して駆動制御回路１５に供給する信号処理回路１６と、外部から供給されるＡＣ電源をＤＣ電源に変換して各部に供給する電源電圧を生成するＡＣ／ＤＣ電源回路１７と、を有する。
図２は，図１の駆動回路の動作として，画像表示を行うために各電極に印加する基本的な駆動波形を示すものである。ここでは、基準電位はＧＮＤ（０Ｖ）であり、特に言及しない時には、各電極にはこの基準電位が印加されているものとする。
ＰＤＰの駆動期間は、リセット（Ｒ）期間、アドレス（Ａ）期間、およびサステイン（ＳＵＳ）期間とからなっている。リセット期間においては、複数のＹ電極に同時に高電圧のリセット電圧Ｖｗ（約４００Ｖ）を印加して、すべての表示セルで放電を発生させて同じ状態にする初期化を行う。ここでは、リセット電圧Ｖｗまで徐々に電圧値が増加するスロープ波形のリセットパルスＲＰをＹ電極に印加したが、印加する波形には各種の変形例があり、またリセットパルスをＸ電極に印加する場合や、Ｘ電極とＹ電極の両方にリセットパルスを印加する変形例がある。
アドレス期間においては，走査電極であるＹ電極Ｙ１乃至Ｙｎにスキャン電圧−ＶｙのスキャンパルスＳＰを順次印加し、スキャンパルスの印加に同期して、点灯する表示セルのアドレス電極に電圧ＶａのアドレスパルスＡＰを印加し、点灯する表示セルでアドレス放電を発生させ、壁電荷を蓄積する。
サステイン期間においては，すべてのＹ電極とＸ電極に、維持電圧ＶｓのサステインパルスＹＳＵＳ及びＸＳＵＳを交互に印加することにより、先のアドレス期間でアドレス放電により壁電荷が蓄積された表示セルで維持放電が発生し、サステインパルスの印加により維持放電が繰り返される。
図２に示すような一連の駆動波形の基本動作を組合せて、維持放電による発光回数を制御することにより、濃淡の階調表示を行うことも可能であり、現在、サブフレーム方式による階調表示方式が広く採用されている。
ＰＤＰ装置の構成及び動作については、広く知られているので、これ以上の説明は省略し、本発明が関係するＹ電極駆動回路１３及びＸ電極駆動回路１４について更に説明する。
図３は、従来のＹ電極駆動回路１３の構成例を示す図である。図示のように、Ｙ電極駆動回路１３は、維持電圧発生回路２１と、補助電圧回路２２と、Ａ／Ｓ分離回路２３と、を有する。維持電圧発生回路２１は、維持電圧Ｖｓ（約２００Ｖ）の電圧源と基準電位源（ＧＮＤ）の間に直列に接続されたスイッチ素子Ｑ１とＱ２を有する。Ｑ１とＱ２の接続ノードがＡ／Ｓ分離回路２３に接続される。スイッチ素子Ｑ１とＱ２はＮ型ＭＯＳＦＥＴである。Ｎ型ＭＯＳＦＥＴは、ＦＥＴに並列にダイオードが内蔵されている。スイッチ素子Ｑ１とＱ２のトリガ電極にはそれぞれ制御信号ＣＵとＣＤが入力される。
補助電圧回路２２は、リセット電圧Ｖｗ（約４００Ｖ）の電圧源とスキャン電圧−Ｖｙ（−１００Ｖ）の電圧源の間に直列に接続されたスイッチ素子Ｑ５と抵抗Ｒ１及びＲ２とスイッチ素子Ｑ６を有する。抵抗Ｒ１とＲ２の接続ノードがＡ／Ｓ分離回路２３及びスキャン回路１２に接続される。スイッチ素子Ｑ５とＱ６はＮ型ＭＯＳＦＥＴである。スイッチ素子Ｑ５とＱ６のトリガ電極にはそれぞれ制御信号ＰｗとＳｃｎが入力される。
Ａ／Ｓ分離回路２３は、内蔵するダイオードが逆方向になるように直列に接続されたＮ型ＭＯＳＦＥＴのスイッチ素子Ｑ３及びＱ４を有する。スイッチ素子Ｑ３とＱ４のトリガ電極には共通の分離信号Ａ／Ｓが入力される。
図４は、スキャン回路１２を構成する個別スキャン回路１８の構成例を示す図である。図示のように、個別スキャン回路１８は、基準電源（ＧＮＤ）とＹ電極駆動回路１３の出力端子ＯＵＴの間に直列に接続された高速動作可能なスイッチ素子Ｑ７及びＱ８と、Ｑ７及びＱ８の接続ノードと出力端子ＯＵＴの間に図示のように接続された２個のダイオードＤ１及びＤ２と、を有する。ダイオードＤ１は、スイッチＳＷ１を介して出力端子ＳＷ１に接続される。ＳＷ１は、アドレス期間のみオフ（遮断状態に）され、リセット期間及びサステイン期間にはオン（導通状態に）される。Ｑ７及びＱ８の接続ノードが各Ｙ電極に接続される。Ｑ７とＱ８のトリガ電極にはスキャン信号ＹＳと／ＹＳがそれぞれ入力される。スキャン回路１２は、Ｙ電極の個数に対応した複数の個別スキャン回路１８で構成される。複数の個別スキャン回路１８は、１チップ又は複数のチップに集積されている。
Ｘ電極駆動回路１４は、図２の駆動波形を使用する場合には、維持電圧発生回路２１と同じ構成の回路で構成される。なお、Ｘ電極にリセットパルスなどの補助電圧を印加する場合には、Ｙ電極駆動回路１３と同様に、補助電圧回路及びＡ／Ｓ分離回路を有する構成が用いられる。
図５は、図２に示した駆動波形を印加する場合の、Ｙ電極駆動回路１３における各制御信号の変化を示すタイムチャートである。
リセット期間では、Ａ／Ｓを「低（Ｌ）」にして、Ａ／Ｓ分離回路２３をオフ状態にした上で、Ｐｗを「高（Ｈ）」にして出力端子ＯＵＴにＶｗを供給する。抵抗Ｒ１が設けられているので、出力端子ＯＵＴの電圧は図示のようにＶｗまで徐々に電圧が増加する。この時、ＣＵ、ＣＤ、Ｓｃｎ、ＹＳ及び／ＹＳはすべてＬであり、ＳＷ１はオンであり、Ｘ電極駆動回路１４及びアドレス電極駆動回路１１の出力はすべてＧＮＤである。出力端子ＯＵＴがリセット電圧Ｖｗになるように増加すると、ダイオードＤ２を介して各Ｙ電極にリセット電圧Ｖｗが印加される。
リセット期間の終了する直前にＰｗがＬに変化し、アドレス期間が開始すると、ＳｃｎがＨに変化して、出力端子ＯＵＴの電圧が徐々に−Ｖｙに変化する。Ｓｗ１はオフされる。出力端子ＯＵＴの電圧がＧＮＤ以下になると、すべてのＹＳをＨにしてＱ７をオンして各Ｙ電極をＧＮＤにする。出力端子ＯＵＴの電圧が−Ｖｙになった時に、ＹＳ及び／ＹＳに順次スキャンパルスを印加する。具体的には、ＹＳをＬに、／ＹＳをＨにするスキャンパルスを順次印加する。これにより、Ｑ７がオフし、Ｑ８がオンする。スキャンパルスを印加する前及びスキャンパルスの印加が終了した後は、ＹＳがＨに、／ＹＳがＬに戻り、Ｑ７がオンし、Ｑ８がオフする。このようにしてスキャンパルスが複数のＹ電極に順次印加される。
アドレス期間が終了するとＳｃｎがＬに変化し、サステイン期間が始まる。この時、Ｙ電極はすべてＧＮＤである。サステイン期間では、ＳＷ１がオンし、Ａ／ＳがＨに変化する。そして、ＣＵをＨに、ＣＤをＬに変化させると、Ｑ１がオンし、Ｑ２がオフして、出力端子ＯＵＴがＶｓになり、Ｙ電極がＶｓになる。すなわち、Ｙ電極にサステインパルスが印加される。そして、ＣＵをＬに、ＣＤをＨに変化させると、Ｑ１がオフし、Ｑ２がオンして、出力端子ＯＵＴがＧＮＤになる。一方、Ｘ電極駆動回路１４からは、Ｘ電極にサステインパルスが印加される。
以上、ＰＤＰ装置の駆動回路については、特許文献１（特開平９−９７０３４号）及び特許文献２（特開２００３−１５６００号）など記載されており、広く知られているので、これ以上の説明は省略する。
図３において、リセット電圧Ｖｗが出力端子ＯＵＴに出力される時、Ａ／Ｓ分離回路２３が設けられていないと、Ｑ１の端子にＶｓ（２００Ｖ）より高いリセット電圧Ｖｗ（４００Ｖ）が印加されるため、Ｖｗ電圧源から、Ｑ５、Ｒ１及びＱ１に内蔵されたダイオードを介して、Ｖｓ電圧源に電流が流入することになる。また、スキャン電圧−Ｖｙが出力端子ＯＵＴに出力される時、Ａ／Ｓ分離回路２３が設けられていないと、Ｑ２の端子に基準電圧（ＧＮＤ）より低いスキャン電圧−Ｖｙ（−１００Ｖ）が印加されるため、基準電位源（ＧＮＤ）から、Ｑ６、Ｒ２及びＱ２に内蔵されたダイオードを介して、−Ｖｙ電圧源に電流が流入することになる。Ａ／Ｓ分離回路２３は、このような電流の流入を防止するために設けられる。
【特許文献１】特開平９−９７０３４号
【特許文献２】特開２００３−１５６００号
【発明の開示】
【０００３】
Ａ／Ｓ分離回路は、上記のように、補助電圧回路２２から維持電圧発生回路２１への電流の流入を防止するが、サステイン期間にはＡ／Ｓ信号をＨにしてオン状態になる。この状態で、Ｑ１がオンした時にはＶｓ電圧源から出力端子ＯＵＴに流れ出す電流が、Ｑ２がオンした時には出力端子ＯＵＴから基準電位源に流れ込む電流が、交互に通過し、発熱による損失の大きな原因となっていた。
また、Ａ／Ｓ分離回路を構成するスイッチ素子Ｑ３及びＱ４には、補助電圧回路２２の出力する電圧に対する耐圧が必要である。更に、スイッチ素子Ｑ３及びＱ４は、サステイン電流に対する抵抗を小さくするため、オン抵抗が小さいことが要求される。このような要求を満たすスイッチ素子は高価であり、製造コスト増加の要因になる。
本発明は、上記のような問題を解決することを目的とする。
上記目的を実現するため、本発明のプラズマディスプレイ装置では、スイッチ素子Ｑ１及びＱ２又はその一方を双方向スイッチにして、Ａ／Ｓ分離回路を削除した。
すなわち、本発明のプラズマディスプレイ装置は、第１の方向に延びる複数のＸ電極と、前記第１の方向に延び、前記Ｘ電極に隣接して配置された複数のＹ電極と、前記第１の方向に実質的に垂直な第２の方向に延びる複数のアドレス電極とを含むプラズマディスプレイパネルと、前記複数のＸ電極を駆動するＸ電極駆動回路と、前記複数のＹ電極を駆動するＹ電極駆動回路と、前記複数のアドレス電極を駆動するアドレス電極駆動回路と、を備えるプラズマディスプレイ装置であって、前記複数のＸ電極と前記複数のＹ電極間に、交互に維持放電電圧が印加され、前記複数のＸ電極及び前記複数のＹ電極の少なくとも一方に、前記維持放電電圧以外の補助電圧が印加され、前記補助電圧が印加される電極を駆動する少なくとも一方の前記Ｘ電極駆動回路及び前記Ｙ電極駆動回路は、出力部に前記維持放電電圧の高側電圧及び低側電圧を出力する維持放電電圧発生回路と、前記補助電圧を出力する補助電圧発生回路と、を有し、維持放電電圧発生回路は、前記維持放電電圧の高側電圧源と前記出力部を接続する第１スイッチ回路と、前記維持放電電圧の低側電圧源と前記出力部を接続する第２スイッチ回路と、を有し、前記第１スイッチ回路と前記第２スイッチ回路の少なくとも一方は、スイッチと該スイッチに並列に設けられたダイオードとで構成される２個のスイッチ素子を直列に接続した双方向スイッチで構成されることを特徴とする。
補助電圧発生回路が維持放電電圧の高側電圧より高い電圧を出力する時に、第１スイッチ回路が双方向スイッチで構成され、補助電圧発生回路が維持放電電圧の低側電圧より低い電圧を出力する時に、第２スイッチ回路が双方向スイッチで構成される。従って、補助電圧発生回路が維持放電電圧の高側電圧より高い電圧及び維持放電電圧の低側電圧より低い電圧を出力する時には、第１及び第２スイッチ回路の両方が双方向スイッチで構成される。
双方向スイッチは、ダイオードを内蔵した２個のＮ型ＭＯＳＦＥＴを直列に接続して構成しても、２個のＰ型ＭＯＳＦＥＴを直列に接続して構成しても、Ｎ型ＭＯＳＦＥＴとＰ型ＭＯＳＦＥＴを直列に接続して構成しても、ＩＧＢＴ、バイポーラトランジスタ、Ｂｉ−ＣＭＯＳＦＥＴ、サイリスタ、トライアック（登録商標）、ＧＴＯ、シリコンカーバイト素子などのダイオードを内蔵しない素子と、ダイオードと、を並列に接続することにより構成してもよい。
本発明では、サステイン電流が流れる経路における高耐圧のスイッチ素子を１個減らすことができ、しかもより耐圧の低いスイッチ素子を使用できる。これにより、消費電流及び製造コストを低減できると共に、電極に印加される電流波形の立ち上がりを改善して、プラズマディスプレイ装置の表示特性を改善することができる。
【図面の簡単な説明】
【０００４】
図１は、従来のプラズマディスプレイ装置の全体構成を示す図である。
図２は、プラズマディスプレイ装置の駆動波形図である。
図３は、従来のＹ電極駆動回路の構成を示す図である。
図４は、スキャン回路の構成例を示す図である。
図５は、Ｙ電極駆動回路における制御信号の変化を示すタイムチャートである。
図６は、本発明の第１実施例のプラズマディスプレイ装置の全体構成を示す図である。
図７は、第１実施例のＹ電極駆動回路の構成を示す図である。
図８は、第２実施例のＹ電極駆動回路の構成を示す図である。
図９は、第３実施例のＹ電極駆動回路の構成を示す図である。
図１０は、第４実施例のＹ電極駆動回路の構成を示す図である。
【発明を実施するための最良の形態】
【０００５】
図６は、本発明の第１実施例のプラズマディスプレイ装置（ＰＤＰ装置）の全体構成を示す図である。第１実施例のＰＤＰ装置は、図１に示した従来のＰＤＰ装置のＹ電極駆動回路１３において、Ａ／Ｓ分離回路２３を削除して、維持電圧発生回路２１の構成を変更したもので、他の部分は従来例と同じである。また、図２に示した駆動波形が各電極に印加される。
図７は、第１実施例のＰＤＰ装置のＹ電極駆動回路１３の構成を示す図である。図示のように、補助電圧回路２２は、従来例と同じ構成を有する。維持電圧発生回路２１は、図３のＱ１の代わりに、Ｎ型ＭＯＳＦＥＴのスイッチ素子Ｑ１１とＱ１２を内蔵ダイオードの方向が逆になるように直列に接続した双方向スイッチ２４を使用する。同様に、図３のＱ２の代わりに、Ｎ型ＭＯＳＦＥＴのスイッチ素子Ｑ２１とＱ２２を内蔵ダイオードの方向が逆になるように直列に接続した双方向スイッチを使用する。
双方向スイッチであるため、Ｖｗ電圧源からのＶｓ電圧源への電流の流入及び基準電位源（ＧＮＤ）からの−Ｖｙ電圧源への電流の流入が防止できる。
ここで、図３の回路との比較を行う。図３の従来の回路において、Ｖｓ＝２００Ｖ、Ｖｗ＝４００Ｖ及び−Ｖｙ＝−１００Ｖの場合、Ｑ１及びＱ２は、一方がオンの時に、両端に２００Ｖが印加されるため、耐圧（Ｖｄｓ）が２００Ｖ以上であることが必要である。Ｑ３は、Ａ／ＳがＨで、Ｑ１がオンした時に両端に２００Ｖが印加される場合があるので、Ｖｄｓが２００Ｖ以上であることが必要である。Ｑ４は、Ｑ５がオンした時に、両端にＶｗ（４００Ｖ）が印加される場合があるので、Ｖｄｓが４００Ｖ以上であることが必要である。Ｑ５及びＱ６は、両端にＶｗ＋Ｖｙ（４００Ｖ＋１００Ｖ＝５００Ｖ）が印加される場合があるので、Ｖｄｓが５００Ｖ以上であることが必要である。
維持放電期間において維持電圧を出力する時には、Ｑ３及びＱ４がオン状態になり、ＣＵがＨになり、Ｖｓ電圧源からＱ１のチャンネル、Ｑ３のチャンネル、及びＱ４のチャンネルとボディダイオードを通過してパネルへ電流が供給される。つまり、サステイン電流は、Ｑ１（Ｖｄｓ＝２００Ｖ以上）とＱ３（Ｖｄｓ＝２００Ｖ以上）とＱ４（Ｖｄｓ＝４００Ｖ以上）を通過することになる。
同様に、維持放電期間において電極を基準電圧に引き込む時には、Ｑ３及びＱ４がオン状態になり、ＣＤがＨになり、Ｑ４のチャンネル、Ｑ３のチャンネルとボディダイオード、及びＱ２のチャンネル、を通過してパネルから基準電圧源へ電流が流れる。つまり、サステイン電流は、Ｑ４（Ｖｄｓ＝４００Ｖ以上）とＱ３（Ｖｄｓ＝２００Ｖ以上）とＱ２（Ｖｄｓ＝２００Ｖ以上）を通過することになる。
これに対して、第１実施例では、Ｑ１１はＣＵがＨの時に両端に２００Ｖが印加される場合があるので、Ｖｄｓ＝２００Ｖ以上であることが必要である。Ｑ１２は、Ｑ５がオンの時、両端に４００Ｖが印加される場合があるので、Ｖｄｓ＝４００Ｖ以上であることが必要である。Ｑ２１は、Ｑ５がオンの時、両端に４００Ｖが印加される場合があるので、Ｖｄｓ＝４００Ｖ以上であることが必要である。Ｑ２２は、Ｑ６がオンの時に、両端に−Ｖｙ（−１００Ｖ）が印加されるので、Ｖｄｓ＝１００Ｖ以上であることが必要である。Ｑ５とＱ６は、図３と同様である。
維持放電期間において維持電圧を出力する時には、ＣＵがＨになり、Ｖｓ電圧源からＱ１１のチャンネル及びＱ２のチャンネルとボディダイオードを通過してパネルへ電流が供給される。つまり、サステイン電流は、Ｑ１１（Ｖｄｓ＝２００Ｖ以上）とＱ１２（Ｖｄｓ＝４００Ｖ以上）を通過することになる。
同様に、維持放電期間において電極を基準電圧に引き込む時には、ＣＤがＨになり、Ｑ２１のチャンネル及びＱ２２のチャンネルとボディダイオードを通過してパネルから基準電圧源へ電流が流れる。つまり、サステイン電流は、Ｑ２１（Ｖｄｓ＝４００Ｖ以上）とＱ２２（Ｖｄｓ＝１００Ｖ以上）を通過することになる。
従って、第１実施例では、維持電圧を印加する時のサステイン電流が流れる経路では、図３の従来例に比べて、Ｖｄｓ＝２００Ｖ以上のスイッチ素子を１個減らすことができる。
そして、維持電圧を引き込む時のサステイン電流が流れる経路では、図３の従来例に比べて、Ｖｄｓ＝２００Ｖ以上のスイッチ素子を１個減らすことができ、更に１個のスイッチ素子をＶｄｓ＝１００Ｖ以上の素子にすることができる。
本発明の第２実施例のＰＤＰ装置は、リセットパルスＲＰをＸ電極に印加するように変更したものである。
図８は第２実施例のＰＤＰ装置のＸ電極駆動回路１４の構成を、図９は第２実施例のＰＤＰ装置のＹ電極駆動回路１３の構成を、示す。第２実施例のＸ電極駆動回路１４は、維持電圧発生回路２１と、維持放電電圧Ｖｓより大きな電圧Ｖｗを出力する補助電圧回路２２と、を有する。補助電圧回路２２は、維持放電電圧Ｖｓより大きな電圧Ｖｗを出力するが、基準電位ＧＮＤより低い電圧は出力しない。そのため、図８に示すように、維持電圧発生回路２１の低側（ローサイド側）では、双方向スイッチを使用する必要はなく、図３と同様にスイッチ素子Ｑ２が使用される。
図９に示すように、第２実施例のＹ電極駆動回路１３は、第１実施例において、補助電圧回路２２のＶｗを出力する部分を削除し、維持電圧発生回路２１の双方向スイッチ２４の代わりに図３の従来例と同じＱ１を設けたものである。補助電圧回路２２は、維持電圧Ｖｓより大きな電圧を出力しないので、Ｑ１を設けても問題は生じない。
図１０は、本発明の第３実施例のＰＤＰ装置のＹ電極駆動回路１３の構成を示す図である。第３実施例のＹ電極駆動回路１３は、第１実施例において、Ｎ型ＭＯＳＦＥＴＱ１１、Ｑ１２、Ｑ２１及びＱ２２の代わりに、絶縁ゲート・バイポーラ・トランジスタ（ＩＧＢＴ）ＢＴ１１、ＢＴ１２、ＢＴ２１及びＢＴ２２を使用したものである。ＩＧＢＴは、ボディダイオードが内蔵されないので、図示のように、各ＩＧＢＴに並列に図示のような方向のダイオードＤ１１、Ｄ１２、Ｄ２１及びＤ２２を設ける。これはＩＧＢＴの逆方向の耐圧があまり大きくなく、逆電圧が印加された時に破壊される可能性があるので、それを防止するためである。動作などは第１実施例と同じであるので、説明は省略する。
なお、ＩＧＢＴの代わりに、バイポーラトランジスタ、Ｂｉ−ＣＭＯＳＦＥＴ、サイリスタ、トライアック（登録商標）、ＧＴＯ、シリコンカーバイト（ＳｉＣ）素子などを使用することも可能であり、これらの素子はダイオードを内蔵しないので、ダイオードを並列に接続する。
以上本発明の実施例を説明したが、各種の変形例が可能である。例えば、各電極に印加する電圧は、適宜決定され、それに応じて駆動回路の構成が適宜決定される。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【国際調査報告】
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