(57)【要約】  素子サイズの異なる２つの増幅素子を並列に接続し、出力電力の大小に応じて増幅素子を切替える高周波増幅器であって、特に、出力電力が大きい場合と小さい場合のいずれの場合でも、特性インピーダンス（５０オーム）に整合するとともに、２つの増幅素子の出力側の接続点からＯＦＦしている増幅素子を見たインピーダンスを高くする出力整合回路を設けた。その結果、高出力、高効率の特性を実現することができ、また、増幅された高周波信号がＯＦＦしている増幅素子側の整合回路に回りこむことを抑えることができるという効果を奏する。
2008068809.tif 000002
【特許請求の範囲】
【請求項１】
入力端子から入力した高周波信号を増幅する第１の増幅素子と、
前記第１の増幅素子と並列接続され、前記第１の増幅素子と比べて素子サイズが小さく、前記高周波信号を増幅する第２の増幅素子と、
出力電力が大きい場合と小さい場合を切り替えるためのモード切替電圧に基づいて前記第１の増幅素子をＯＮ／ＯＦＦする第１のバイアス制御回路と、
前記モード切替電圧に基づいて前記第２の増幅素子をＯＮ／ＯＦＦする第２のバイアス制御回路と、
前記第１及び第２の増幅素子の出力側に接続された出力整合回路とを備え、
前記出力整合回路は、
前記第１の増幅素子の出力側に接続された第１の整合回路と、
前記第２の増幅素子の出力側に接続された第２の整合回路と、
前記第１及び第２の整合回路の出力側の接続点と出力端子の間に接続され、５０オームに整合する第３の整合回路とを有する高周波増幅器であって、
前記第１の整合回路は、前記第１の増幅素子の出力側に接続された第１のハイパスフィルタ形整合回路及び前記第１のハイパスフィルタ形整合回路に接続された直列インダクタによって構成され、
前記第２の整合回路は、前記第２の増幅素子の出力側に接続された第２のハイパスフィルタ形整合回路によって構成され、
出力電力が大きい場合である、前記第１の増幅素子がＯＮ、前記第２の増幅素子がＯＦＦの場合の前記接続点から前記第１の整合回路を見た第１のインピーダンスと、出力電力が小さい場合である、前記第２の増幅素子がＯＮ、前記第１の増幅素子がＯＦＦの場合の前記接続点から前記第２の整合回路を見た第２のインピーダンスとが略同一であり、
出力電力が大きい場合である、前記第１の増幅素子がＯＮ、前記第２の増幅素子がＯＦＦの場合の前記接続点から前記第２の整合回路を見た第２のインピーダンスが、前記接続点から前記第１の整合回路を見た第１のインピーダンスよりも高く、かつ
出力電力が小さい場合である、前記第２の増幅素子がＯＮ、前記第１の増幅素子がＯＦＦの場合の前記接続点から前記第１の整合回路を見た第１のインピーダンスが、前記接続点から前記第２の整合回路を見た第２のインピーダンスよりも高い
高周波増幅器。
【請求項２】
入力端子から入力した高周波信号を増幅する第１の増幅素子と、
前記第１の増幅素子と並列接続され、前記第１の増幅素子と比べて素子サイズが小さく、前記高周波信号を増幅する第２の増幅素子と、
出力電力が大きい場合と小さい場合を切り替えるためのモード切替電圧に基づいて前記第１の増幅素子をＯＮ／ＯＦＦする第１のバイアス制御回路と、
前記モード切替電圧に基づいて前記第２の増幅素子をＯＮ／ＯＦＦする第２のバイアス制御回路と、
前記第１及び第２の増幅素子の出力側に接続された出力整合回路とを備え、
前記出力整合回路は、
前記第１の増幅素子の出力側に接続された第１の整合回路と、
前記第２の増幅素子の出力側に接続された第２の整合回路と、
前記第１及び第２の整合回路の出力側の接続点と出力端子の間に接続され、５０オームに整合する第３の整合回路とを有する高周波増幅器であって、
前記第１の整合回路は、前記第１の増幅素子の出力側に接続された第１のハイパスフィルタ形整合回路によって構成され、
前記第２の整合回路は、前記第２の増幅素子の出力側に接続された直列インダクタ及び前記直列インダクタに接続された第２のハイパスフィルタ形整合回路によって構成され、
出力電力が大きい場合である、前記第１の増幅素子がＯＮ、前記第２の増幅素子がＯＦＦの場合の前記接続点から前記第１の整合回路を見た第１のインピーダンスと、出力電力が小さい場合である、前記第２の増幅素子がＯＮ、前記第１の増幅素子がＯＦＦの場合の前記接続点から前記第２の整合回路を見た第２のインピーダンスとが略同一であり、
出力電力が大きい場合である、前記第１の増幅素子がＯＮ、前記第２の増幅素子がＯＦＦの場合の前記接続点から前記第２の整合回路を見た第２のインピーダンスが、前記接続点から前記第１の整合回路を見た第１のインピーダンスよりも高く、かつ
出力電力が小さい場合である、前記第２の増幅素子がＯＮ、前記第１の増幅素子がＯＦＦの場合の前記接続点から前記第１の整合回路を見た第１のインピーダンスが、前記接続点から前記第２の整合回路を見た第２のインピーダンスよりも高い
高周波増幅器。
【請求項３】
入力端子から入力した高周波信号を増幅する第１の増幅素子と、
前記第１の増幅素子と並列接続され、前記第１の増幅素子と比べて素子サイズが小さく、前記高周波信号を増幅する第２の増幅素子と、
出力電力が大きい場合と小さい場合を切り替えるためのモード切替電圧に基づいて前記第１の増幅素子をＯＮ／ＯＦＦする第１のバイアス制御回路と、
前記モード切替電圧に基づいて前記第２の増幅素子をＯＮ／ＯＦＦする第２のバイアス制御回路と、
前記第１及び第２の増幅素子の出力側に接続された出力整合回路とを備え、
前記出力整合回路は、
前記第１の増幅素子の出力側に接続された第１の整合回路と、
前記第２の増幅素子の出力側に接続された第２の整合回路と、
前記第１及び第２の整合回路の出力側の接続点と出力端子の間に接続され、５０オームに整合する第３の整合回路とを有する高周波増幅器であって、
前記第１の整合回路は、前記第１の増幅素子の出力側に接続されたローパスフィルタ形整合回路及び前記ローパスフィルタ形整合回路に接続された第１の直列インダクタによって構成され、
前記第２の整合回路は、前記第２の増幅素子の出力側に接続されたハイパスフィルタ形整合回路及び前記ハイパスフィルタ形整合回路に接続された第２の直列インダクタによって構成され、
出力電力が大きい場合である、前記第１の増幅素子がＯＮ、前記第２の増幅素子がＯＦＦの場合の前記接続点から前記第１の整合回路を見た第１のインピーダンスと、出力電力が小さい場合である、前記第２の増幅素子がＯＮ、前記第１の増幅素子がＯＦＦの場合の前記接続点から前記第２の整合回路を見た第２のインピーダンスとが略同一であり、
出力電力が大きい場合である、前記第１の増幅素子がＯＮ、前記第２の増幅素子がＯＦＦの場合の前記接続点から前記第２の整合回路を見た第２のインピーダンスが、前記接続点から前記第１の整合回路を見た第１のインピーダンスよりも高く、かつ
出力電力が小さい場合である、前記第２の増幅素子がＯＮ、前記第１の増幅素子がＯＦＦの場合の前記接続点から前記第１の整合回路を見た第１のインピーダンスが、前記接続点から前記第２の整合回路を見た第２のインピーダンスよりも高い
高周波増幅器。
【請求項４】
前記ローパスフィルタ形整合回路は、前記第１の増幅素子の出力側に接続され、第３の直列インダクタ及び第１の並列キャパシタの回路が２段で構成される
請求項３記載の高周波増幅器。
【請求項５】
前記ローパスフィルタ形整合回路は、前記第１の増幅素子の出力側と前記２段の回路の間に接続された第２の並列キャパシタをさらに含む
請求項４記載の高周波増幅器。
【請求項６】
入力端子から入力した高周波信号を増幅する第１の増幅素子と、
前記第１の増幅素子と並列接続され、前記第１の増幅素子と比べて素子サイズが小さく、前記高周波信号を増幅する第２の増幅素子と、
出力電力が大きい場合と小さい場合を切り替えるためのモード切替電圧に基づいて前記第１の増幅素子をＯＮ／ＯＦＦする第１のバイアス制御回路と、
前記モード切替電圧に基づいて前記第２の増幅素子をＯＮ／ＯＦＦする第２のバイアス制御回路と、
前記第１及び第２の増幅素子の出力側に接続された出力整合回路とを備え、
前記出力整合回路は、
前記第１の増幅素子の出力側に接続された第１の整合回路と、
前記第２の増幅素子の出力側に接続された第２の整合回路と、
前記第１及び第２の整合回路の出力側の接続点と出力端子の間に接続され、５０オームに整合する第３の整合回路とを有する高周波増幅器であって、
前記第１の整合回路は、前記第１の増幅素子の出力側に接続されたローパスフィルタ形整合回路、前記ローパスフィルタ形整合回路に接続された第１のハイパスフィルタ形整合回路及び前記第１のハイパスフィルタ形整合回路に接続された第１の直列インダクタによって構成され、
前記第２の整合回路は、前記第２の増幅素子の出力側に接続された第２のハイパスフィルタ形整合回路及び前記第２のハイパスフィルタ形整合回路に接続された第２の直列インダクタによって構成され、
出力電力が大きい場合である、前記第１の増幅素子がＯＮ、前記第２の増幅素子がＯＦＦの場合の前記接続点から前記第１の整合回路を見た第１のインピーダンスと、出力電力が小さい場合である、前記第２の増幅素子がＯＮ、前記第１の増幅素子がＯＦＦの場合の前記接続点から前記第２の整合回路を見た第２のインピーダンスとが略同一であり、
出力電力が大きい場合である、前記第１の増幅素子がＯＮ、前記第２の増幅素子がＯＦＦの場合の前記接続点から前記第２の整合回路を見た第２のインピーダンスが、前記接続点から前記第１の整合回路を見た第１のインピーダンスよりも高く、かつ
出力電力が小さい場合である、前記第２の増幅素子がＯＮ、前記第１の増幅素子がＯＦＦの場合の前記接続点から前記第１の整合回路を見た第１のインピーダンスが、前記接続点から前記第２の整合回路を見た第２のインピーダンスよりも高い
高周波増幅器。
【請求項７】
前記出力整合回路は、前記第２の整合回路と前記接続点の間に接続され、前記モード切替電圧に基づいて出力電力が大きい場合はＯＦＦし、出力電力が小さい場合にはＯＮするスイッチをさらに有する
請求項１から請求項６までのいずれかに記載の高周波増幅器。
【請求項８】
前記第２の増幅素子にカスコード接続された第３の増幅素子をさらに備え、
前記第２のバイアス制御回路は、前記モード切替電圧に基づいて出力電力が大きい場合は前記第３の増幅素子をＯＦＦし、出力電力が小さい場合には前記第３の増幅素子をＯＮする
請求項１から請求項６までのいずれかに記載の高周波増幅器。
【請求項９】
前記第１の増幅素子の入力側に接続された第３の増幅素子と、
前記第２の増幅素子の入力側に接続された第４の増幅素子と、
前記第３の増幅素子と前記第１の増幅素子の間に接続された第１の段間整合回路と、
前記第４の増幅素子と前記第２の増幅素子の間に接続された第２の段間整合回路とをさらに備え、
前記第１のバイアス制御回路は、前記モード切替電圧に基づいて前記第１及び第３の増幅素子をＯＮ／ＯＦＦし、
前記第２のバイアス制御回路は、前記モード切替電圧に基づいて前記第２及び第４の増幅素子をＯＮ／ＯＦＦする
請求項１から請求項６までのいずれかに記載の高周波増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、サイズの異なる２つの増幅素子を並列に接続し、出力電力の大小に応じて増幅素子を切替える高周波増幅器であって、特に、出力電力の大小のいずれの場合でも特性インピーダンス（５０オーム）に整合され、２つの増幅素子の出力側の接続点からＯＦＦの増幅素子を見たインピーダンスを高くした出力整合回路に関するものである。
【背景技術】
【０００２】
高周波増幅器は、一般的に、出力レベルが飽和レベルに近づくにつれて効率が高くなる特性を有する。逆にいえば、出力レベルが低い時の効率は低いという問題がある。例えば、広い出力電力のダイナミックレンジを有するシステムにおいて高周波増幅器を用いた場合には、低出力時の効率が低くなるため、低出力時の効率を高めることが課題となる。【０００３】
従来の高周波増幅器は、例えば、非特許文献１の高周波増幅器のようにサイズの異なる増幅器を並列に接続し、出力レベルが大きい場合には大きなサイズの増幅器を動作させ、出力レベルが小さい場合には小さな増幅器を動作させるように、出力レベルに応じて増幅器を切替えることによって、低出力時の効率を高める工夫がなされていた。【０００４】
また、特許文献１においては、増幅器のサイズを切替える方法としてトランジスタから構成されるスイッチを用いている。【０００５】
また、特許文献２においては、増幅器を切替えた際に、増幅器の出力インピーダンスがいずれの場合についても、特性インピーダンスの５０オーム（Ω）に整合がなされる出力整合回路について開示している。【０００６】
また、特許文献３においては、増幅器のコレクタ電圧を制御することによって低出力時の効率を高める工夫を開示する。また、増幅器のサイズを可変する際に、同時に出力整合回路をスイッチによって可変することによって低出力時の効率を高める工夫について開示している。【０００７】
また、特許文献４では、増幅器のサイズを切替える際に、出力整合回路をスイッチによって切替えることによって低出力時の効率を高める工夫について開示している。【０００８】
さらに、特許文献５では、２段増幅器のサイズを出力レベルによって切替える増幅器において、増幅器の段間にスイッチを設け、ＯＦＦする増幅器に設けたスイッチをオフすることでアイソレーションを高め、発振を抑圧する工夫について開示している。【０００９】
【特許文献１】特開２０００−２７８１０９号公報
【特許文献２】特開２００３−０４６３４０号公報
【特許文献３】特開２００２−３５３７５１号公報
【特許文献４】特開２００４−１３４８２３号公報
【特許文献５】特開２００３−０８７０５９号公報
【非特許文献１】J.H.Kim,etc.,"A Power Efficient W-CDMA Smart Power Amplifier With Emitter Area Adjusted For Output Power Levels", 2004 IEEE International Microwave Symposium (MTT-S) Digest, pp.1165-1168.
【発明の開示】
【発明が解決しようとする課題】
【００１０】
非特許文献１及び特許文献１の従来の高周波増幅器においては、２つの増幅器に対する整合回路は同一の整合回路であるため、増幅器の切替えにより、出力の負荷インピーダンスが最適とならず、特性が劣化するという問題点があった。また、ＯＦＦした増幅器のインピーダンスが影響することによって出力整合回路の損失が増大し、出力電力、効率といった特性が劣化するという問題点があった。さらに、ＯＦＦした増幅器のアイソレーションが不十分なために、ＯＦＦした増幅器を回り込んだ高周波信号によって発振する可能性があるという問題点があった。【００１１】
特許文献２の従来の高周波増幅器においては、増幅器を切替えた際に、いずれの場合についても、出力の特性インピーダンスへ整合されていることは示されている。しかし、ＯＦＦした増幅器のインピーダンスが影響することによって出力整合回路の損失が増大し、出力電力、効率といった特性が劣化するという問題点があった。また、ＯＦＦした増幅器のアイソレーションが不十分なために、ＯＦＦした増幅器を回り込んだ高周波信号によって発振する可能性があるという問題点があった。【００１２】
特許文献３及び特許文献４については、増幅器を切替えた際に、整合回路も同時にスイッチを用いて切替えて、いずれの場合についても、出力の特性インピーダンスへ整合されていることは示されている。しかし、スイッチを用いるために、回路サイズが大きくなり、スイッチの損失によって出力整合回路の損失が増大し、出力電力、効率といった特性が劣化するという問題点があった。また、ＯＦＦした増幅器のインピーダンスが影響することによって出力整合回路の損失が増大し、出力電力、効率といった特性が劣化するという問題点があった。さらに、ＯＦＦした増幅器のアイソレーションが不十分なために、ＯＦＦした増幅器を回り込んだ高周波信号によって発振する可能性があるという問題点があった。【００１３】
特許文献５の従来の高周波増幅器においては、切替える増幅器を２段増幅器で構成し、２段増幅器の段間にスイッチを設け、増幅器をＯＦＦする際にはスイッチもＯＦＦすることによって、アイソレーションを十分に得て、ＯＦＦした増幅器を回り込んだ高周波信号による発振を防止することができることが示されている。しかし、スイッチを設けるため、回路サイズが大きくなるという問題点があった。また、増幅器を切替えた際に、出力の負荷インピーダンスが最適とならず、特性が劣化するという問題点があった。さらに、ＯＦＦした増幅器のインピーダンスが影響することによって出力整合回路の損失が増大し、出力電力、効率といった特性が劣化するという問題点があった。【００１４】
この発明は、上述のような課題を解決するためになされたもので、その目的は、出力電力が大きい場合と小さい場合のいずれの場合も、特性インピーダンスである５０オーム（Ω）へ整合することができ、高出力、高効率の特性を実現することができる高周波増幅器を得るものである。【００１５】
また、増幅された高周波信号がＯＦＦしている増幅素子側の整合回路に回りこむことを抑えることができ、出力整合回路の損失を低減でき、さらに、ＯＦＦしている増幅素子側の出力−入力の間のアイソレーションを高めることができ、ＯＦＦしている増幅素子を介した回り込みによる発振を抑圧することができる高周波増幅器を得るものである。
【課題を解決するための手段】
【００１６】
この発明に係る高周波増幅器は、入力端子から入力した高周波信号を増幅する第１の増幅素子と、前記第１の増幅素子と並列接続され、前記第１の増幅素子と比べて素子サイズが小さく、前記高周波信号を増幅する第２の増幅素子と、出力電力が大きい場合と小さい場合を切り替えるためのモード切替電圧に基づいて前記第１の増幅素子をＯＮ／ＯＦＦする第１のバイアス制御回路と、前記モード切替電圧に基づいて前記第２の増幅素子をＯＮ／ＯＦＦする第２のバイアス制御回路と、前記第１及び第２の増幅素子の出力側に接続された出力整合回路とを設け、前記出力整合回路は、前記第１の増幅素子の出力側に接続された第１の整合回路と、前記第２の増幅素子の出力側に接続された第２の整合回路と、前記第１及び第２の整合回路の出力側の接続点と出力端子の間に接続され、５０オームに整合する第３の整合回路とを有する高周波増幅器であって、前記第１の整合回路は、前記第１の増幅素子の出力側に接続された第１のハイパスフィルタ形整合回路及び前記第１のハイパスフィルタ形整合回路に接続された直列インダクタによって構成され、前記第２の整合回路は、前記第２の増幅素子の出力側に接続された第２のハイパスフィルタ形整合回路によって構成され、出力電力が大きい場合である、前記第１の増幅素子がＯＮ、前記第２の増幅素子がＯＦＦの場合の前記接続点から前記第１の整合回路を見た第１のインピーダンスと、出力電力が小さい場合である、前記第２の増幅素子がＯＮ、前記第１の増幅素子がＯＦＦの場合の前記接続点から前記第２の整合回路を見た第２のインピーダンスとが略同一であり、出力電力が大きい場合である、前記第１の増幅素子がＯＮ、前記第２の増幅素子がＯＦＦの場合の前記接続点から前記第２の整合回路を見た第２のインピーダンスが、前記接続点から前記第１の整合回路を見た第１のインピーダンスよりも高く、かつ出力電力が小さい場合である、前記第２の増幅素子がＯＮ、前記第１の増幅素子がＯＦＦの場合の前記接続点から前記第１の整合回路を見た第１のインピーダンスが、前記接続点から前記第２の整合回路を見た第２のインピーダンスよりも高いものである。
【発明の効果】
【００１７】
この発明に係る高周波増幅器は、出力電力が大きい場合と小さい場合のいずれの場合も、特性インピーダンスである５０オーム（Ω）へ整合することができ、高出力、高効率の特性を実現することができるという効果を奏する。また、増幅された高周波信号がＯＦＦしている増幅素子側の整合回路に回りこむことを抑えることができ、出力整合回路の損失を低減でき、さらに、ＯＦＦしている増幅素子側の出力−入力の間のアイソレーションを高めることができ、ＯＦＦしている増幅素子を介した回り込みによる発振を抑圧することができるという効果を奏する。
【図面の簡単な説明】
【００１８】
【図１】この発明の実施例１に係る高周波増幅器の構成を示す回路図である。
【図２】スミスチャート上のインピーダンスを説明するための図である。
【図３】スミスチャート上のインピーダンスを説明するための図である。
【図４】この発明の実施例１に係る高周波増幅器の出力整合回路のインピーダンスを示すスミスチャートである。
【図５】この発明の実施例２に係る高周波増幅器の構成を示す回路図である。
【図６】この発明の実施例２に係る高周波増幅器の出力整合回路のインピーダンスを示すスミスチャートである。
【図７】この発明の実施例３に係る高周波増幅器の構成を示す回路図である。
【図８】この発明の実施例３に係る高周波増幅器の出力整合回路のインピーダンスを示すスミスチャートである。
【図９】この発明の実施例４に係る高周波増幅器の構成を示す回路図である。
【図１０】この発明の実施例４に係る高周波増幅器の出力整合回路のインピーダンスを示すスミスチャートである。
【図１１】この発明の実施例５に係る高周波増幅器の構成を示す回路図である。
【図１２】この発明の実施例５に係る高周波増幅器の出力整合回路のインピーダンスを示すスミスチャートである。
【図１３】この発明の実施例６に係る高周波増幅器の構成を示す回路図である。
【図１４】この発明の実施例７に係る高周波増幅器の構成を示す回路図である。
【図１５】この発明の実施例８に係る高周波増幅器の構成を示す回路図である。
【発明を実施するための最良の形態】
【００１９】
この発明の実施例１〜実施例８に係る高周波増幅器について以下説明する。
【実施例１】
【００２０】
この発明の実施例１に係る高周波増幅器について図１から図４までを参照しながら説明する。図１は、この発明の実施例１に係る高周波増幅器の構成を示す回路図である。なお、以降では、各図中、同一符号は同一又は相当部分を示す。【００２１】
図１において、この実施例１に係る高周波増幅器１００は、入力端子１と、出力端子２と、コレクタ（ドレイン）バイアス端子４と、ベース（ゲート）バイアス設定端子５と、モード切替端子６とが設けられている。【００２２】
また、高周波増幅器１００は、高出力時用最終段増幅素子（第１の増幅素子）１１と、低出力時用最終段増幅素子（第２の増幅素子）１２と、２つの入力整合回路１３と、出力整合回路１５と、２つのベース（ゲート）バイアス制御回路（第１及び第２のバイアス制御回路）１６とが設けられている。なお、２つのベース（ゲート）バイアス制御回路１６には、電源端子２８がそれぞれ接続されている。【００２３】
出力整合回路１５は、第１の整合回路３４と、第２の整合回路３５と、第３の整合回路３６とが設けられている。なお、第１及び第２の整合回路３４、３５は、接続点２９を介して第３の整合回路３６と接続されている。【００２４】
第１の整合回路３４は、ハイパスフィルタ形整合回路（第１のハイパスフィルタ形整合回路）２７と、直列インダクタ２５とが設けられている。また、ハイパスフィルタ形整合回路２７は、コレクタ（ドレイン）バイアス線路２３及びバイパスキャパシタ２４から構成されるショートスタブと、直列キャパシタ１７と、並列インダクタ１８とが設けられている。なお、バイパスキャパシタ２４及び並列インダクタ１８の一端は、グランド１９にそれぞれ接続されている。【００２５】
第２の整合回路３５は、ハイパスフィルタ形整合回路（第２のハイパスフィルタ形整合回路）２７が設けられている。また、ハイパスフィルタ形整合回路２７は、コレクタ（ドレイン）バイアス印加用インダクタ２６と、バイパスキャパシタ２４と、直列キャパシタ１７とが設けられている。なお、バイパスキャパシタ２４の一端は、グランド１９に接続されている。【００２６】
第３の整合回路３６は、ローパスフィルタ形整合回路３０が設けられている。また、ローパスフィルタ形整合回路３０は、直列インダクタ２５と、並列キャパシタ２２とが設けられている。なお、並列キャパシタ２２の一端は、グランド１９に接続されている。【００２７】
ここで、高周波増幅器の動作について説明する前に、スミスチャート（Ｓｍｉｔｈ  ｃｈａｒｔ）上の複素インピーダンス（Ｚ＝Ｒ＋ｊＸ）［Ω］について説明する。図２及び図３は、スミスチャート上のインピーダンスを説明するための図である。【００２８】
図２において、Ｘ＝０の線ＬＸ０より上側の半円ＳＣＡ上は、誘導性のインピーダンスである。すなわち、Ｘ＝ｊωＬ＞０よりＸ＞０の場合は誘導性のインピーダンスである。また、Ｘ＝０の線ＬＸ０より下側の半円ＳＣＢ上は、容量性のインピーダンスである。すなわち、Ｘ＝１／（ｊωＣ）＝−ｊ／ωＣ＜０よりＸ＜０の場合は容量性のインピーダンスである。左へ行く程低いインピーダンスで、左端の点ＺＡは、Ｚ＝０（Ｒ＝０、Ｘ＝０）である。右へ行く程高いインピーダンスで、右端の点ＺＢは、Ｚ＝∞（無限大）（Ｒ＝∞、Ｘ＝０）である。なお、Ｚ＝∞のＸは厳密にはＸ＝±∞であるが、便宜上Ｘ＝０としている。さらに、左端の点ＺＡと右端の点ＺＢの中間の点ＺＣは、Ｚ＝５０（オーム）（Ｒ＝５０、Ｘ＝０）である。この点ＺＣは、大きな円の中心である。【００２９】
図３において、（ａ）に示す直列キャパシタＣｓの場合、（ｅ）に示すように、インピーダンスＺ１とＺ＝∞（ＺＢ）を通る円上を直列キャパシタＣｓが小さい程、右側の端子から見たインピーダンスＺ＿Ｃｓが反時計回りで移動する。（ｂ）に示す直列インダクタＬｓの場合、（ｅ）に示すように、インピーダンスＺ１とＺ＝∞（ＺＢ）を通る円上を直列インダクタＬｓが大きい程、右側の端子から見たインピーダンスＺ＿Ｌｓが時計回りで移動する。（ｃ）に示す並列キャパシタＣｐの場合、（ｅ）に示すように、インピーダンスＺ１とＺ＝０（ＺＡ）を通る円上を並列キャパシタＣｐが大きい程、右側の端子から見たインピーダンスＺ＿Ｃｐが時計回りで移動する。（ｄ）に示す並列インダクタＬｐの場合、（ｅ）に示すように、インピーダンスＺ１とＺ＝０（ＺＡ）を通る円上を並列インダクタＬｐが小さい程、右側の端子から見たインピーダンスＺ＿Ｌｐが反時計回りで移動する。【００３０】
つぎに、この実施例１に係る高周波増幅器の動作について図面を参照しながら説明する。図４は、この発明の実施例１に係る高周波増幅器の出力整合回路のインピーダンスを示すスミスチャートである。【００３１】
高周波増幅器１００は、図１に示すように、高出力時用最終段増幅素子１１、低出力時用最終段増幅素子１２、２つの入力整合回路１３、出力整合回路１５、及び２つのベース（ゲート）バイアス制御回路１６より構成されている。高出力時用最終段増幅素子１１の素子サイズは、低出力時用最終段増幅素子１２のサイズよりも大きい。【００３２】
増幅素子１１、１２は、ヘテロ接合バイポーラトランジスタ（ＨＢＴ：Ｈｅｔｅｒｏｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）、バイポーラ接合トランジスタ（ＢＪＴ：Ｂｉｐｏｌａｒ  Ｊｕｎｃｔｉｏｎ  Ｔｒａｎｓｉｓｔｏｒ）などのバイポーラトランジスタや、金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ：ＭＥｔａｌ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ＦＥＴ）、高電子移動度トランジスタ（ＨＥＭＴ：Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ）などの電界効果トランジスタ（ＦＥＴ：Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）などで構成される。【００３３】
高出力時用最終段増幅素子１１は、コレクタ（ドレイン）バイアス端子４に印加されたコレクタバイアス電圧が、バイパスキャパシタ２４側からコレクタ（ドレイン）バイアス線路２３を介して供給される。また、低出力時用最終段増幅素子１２は、コレクタ（ドレイン）バイアス端子４に印加されたコレクタバイアス電圧が、バイパスキャパシタ２４側からコレクタ（ドレイン）バイアス印加用インダクタ２６を介して供給される。ここで、コレクタ（ドレイン）バイアス線路２３の代わりに、コレクタ（ドレイン）バイアス印加用インダクタ２６を用いても良く、その逆でも良い。すなわち、コレクタ（ドレイン）バイアス印加用インダクタ２６の代わりに、コレクタ（ドレイン）バイアス線路２３を用いても良い。また、コレクタ（ドレイン）バイアス線路２３と、コレクタ（ドレイン）バイアス印加用インダクタ２６は、整合素子を兼ねている。【００３４】
増幅素子１１もしくは１２のベース（ゲート）バイアス電圧は、ベース（ゲート）バイアス設定端子５に印加された電圧からベース（ゲート）バイアス制御回路１６によって供給される。ベース（ゲート）バイアス制御回路１６には、ベース（ゲート）バイアス設定端子５に印加された電圧から、増幅素子１１もしくは１２に印加するベース（ゲート）電圧に変換するバイアス回路が含まれる。ベース（ゲート）バイアス制御回路１６の電源電圧は、電源端子２８より供給される。【００３５】
ベース（ゲート）バイアス制御回路１６は、モード切替端子６に印加される、出力電力が大きい場合と小さい場合を切り替えるためのモード切替電圧に基づいて、高周波増幅器１００の出力電力が大きい場合には、高出力時用最終段増幅素子１１をＯＮとするように、高出力時用最終段増幅素子１１のベース（ゲート）電圧を設定する。また、ベース（ゲート）バイアス制御回路１６は、低出力時用最終段増幅素子１２をＯＦＦとするように、低出力時用最終段増幅素子１２のベース（ゲート）電圧を設定する。【００３６】
逆に、モード切替端子６に印加されるモード切替電圧に基づいて、高周波増幅器１００の出力電力が小さい場合には、ベース（ゲート）バイアス制御回路１６は、低出力時用最終段増幅素子１２をＯＮとするように、低出力時用最終段増幅素子１２のベース（ゲート）電圧を設定する。また、ベース（ゲート）バイアス制御回路１６は、高出力時用最終段増幅素子１１をＯＦＦとするように、高出力時用最終段増幅素子１１のベース（ゲート）電圧を設定する。【００３７】
入力端子１から入力した高周波信号は、高周波増幅器１００の出力電力が大きい場合には、入力整合回路１３を介して高出力時用最終段増幅素子１１で増幅される。その後、第１の整合回路３４によって、増幅素子１１と高周波増幅器１００の入出力の特性インピーダンスである５０オーム（Ω）との中間インピーダンスに整合される。その後、第３の整合回路３６により、特性インピーダンスの５０オーム（Ω）に整合され、出力端子２より出力される。【００３８】
第１の整合回路３４は、上述したように、ハイパスフィルタ形整合回路２７と直列インダクタ２５によって構成される。ハイパスフィルタ形整合回路２７は、コレクタ（ドレイン）バイアス線路２３及びバイパスキャパシタ２４で構成されるショートスタブと、直列キャパシタ１７と、並列インダクタ１８とで構成される。また、第３の整合回路３６は、ローパスフィルタ形整合回路３０で構成される。ローパスフィルタ形整合回路３０は、直列インダクタ２５と並列キャパシタ２２で構成される。【００３９】
ここでは、第３の整合回路３６が、１段のはしご形ローパスフィルタ形整合回路３０の場合を示しているが、中間インピーダンスを５０オーム（Ω）に整合できる整合回路であればどのような回路構成でも構わない。従って、多段のローパスフィルタ形整合回路でも、１段もしくは多段のハイパスフィルタ形整合回路でも、ローパスフィルタ形整合回路とハイパスフィルタ形整合回路を組み合わせた整合回路でも良い。【００４０】
高周波増幅器１００の出力電力が小さい場合には、入力端子１から入力した高周波信号は、入力整合回路１３を介して低出力時用最終段増幅素子１２で増幅される。その後、第２の整合回路３５によって、増幅素子１２と高周波増幅器１００の入出力の特性インピーダンスである５０オーム（Ω）との中間インピーダンスに整合される。その後、第３の整合回路３６によって、特性インピーダンスである５０オーム（Ω）に整合され、出力端子２より出力される。【００４１】
第２の整合回路３５は、上述したように、ハイパスフィルタ形整合回路２７によって構成される。ハイパスフィルタ形整合回路２７は、コレクタ（ドレイン）バイアス印加用インダクタ２６及びバイパスキャパシタ２４で構成される回路と、直列キャパシタ１７とで構成される。【００４２】
なお、図１に示した回路は、主に集中定数素子を用いて構成されているが、分布定数回路を用いて、直列インダクタ２５は直列線路で構成しても構わないし、並列キャパシタ２２はオープンスタブで構成しても構わないし、並列インダクタ１８はショートスタブで構成しても構わない。【００４３】
ここで、第１の整合回路３４と、第２の整合回路３５には、第１の整合回路３４と第２の整合回路３５の接続点２９から見たインピーダンスに対する要求がある。『１つ目の条件』は、出力電力が大きい場合、すなわち、高出力時用最終段増幅素子１１がＯＮ、低出力時用最終段増幅素子１２がＯＦＦの場合の接続点２９から第１の整合回路３４を見たインピーダンス（第１のインピーダンス）と、出力電力が小さい場合、すなわち、低出力時用最終段増幅素子１２がＯＮ、高出力時用最終段増幅素子１１がＯＦＦの場合の接続点２９から第２の整合回路３５を見たインピーダンス（第２のインピーダンス）とが、略同一であることである。これにより、出力電力の大小で、増幅素子１１、１２を切替えたいずれの場合においても、高周波増幅器１００の出力インピーダンスＺｏｕｔは、第３の整合回路３６によって、５０オーム（Ω）に整合することが可能となる。【００４４】
『２つ目の条件』は、出力電力が大きい場合、すなわち、高出力時用最終段増幅素子１１がＯＮ、低出力時用最終段増幅素子１２がＯＦＦの場合の接続点２９から第２の整合回路３５を見たインピーダンス（第２のインピーダンス）が、出力電力が大きい場合の接続点２９から第１の整合回路３４を見たインピーダンス（第１のインピーダンス）よりも十分に高いことである。これにより、高出力時用最終段増幅素子１１で増幅され、第１の整合回路３４を介して接続点２９へ流れてきた高周波信号は、第２の整合回路３５の方へ回り込まず、第３の整合回路３６を介して出力端子２から出力されることになる。【００４５】
従って、出力整合回路１５内で、高周波信号が第２の整合回路３５の方へ回り込むことによって発生する損失を小さくでき、出力電力が大きい場合の出力電力、効率といった特性を高めることができる。同時に、高周波信号が第２の整合回路３５の方へ回り込まないことにより、出力電力が大きい場合に、高出力時用最終段増幅素子１１で増幅した高周波信号が、ＯＦＦである低出力時用最終段増幅素子１２を介して入力側へフィードバックすることによって発生する発振を抑圧することができる。すなわち、ＯＦＦである低出力時用最終段増幅素子１２側の回路の出力−入力間のアイソレーションを高めることができ、発振を抑圧することができる。【００４６】
『３つ目の条件』は、出力電力が小さい場合、すなわち、低出力時用最終段増幅素子１２がＯＮ、高出力時用最終段増幅素子１１がＯＦＦの場合の接続点２９から第１の整合回路３４を見たインピーダンス（第１のインピーダンス）が、出力電力が小さい場合の接続点２９から第２の整合回路３５を見たインピーダンス（第２のインピーダンス）よりも十分に高いことである。これにより、低出力時用最終段増幅素子１２で増幅され、第２の整合回路３５を介して接続点２９へ流れてきた高周波信号は、第１の整合回路３４の方へ回り込まず、第３の整合回路３６を介して出力端子２から出力されることになる。【００４７】
従って、出力整合回路１５内で、高周波信号が第１の整合回路３４の方へ回り込むことによって発生する損失を小さくでき、出力電力が小さい場合の出力電力、効率といった特性を高めることができる。同時に、高周波信号が第１の整合回路３４の方へ回り込まないことにより、出力電力が小さい場合に、低出力時用最終段増幅素子１２で増幅した高周波信号が、ＯＦＦである高出力時用最終段増幅素子１１を介して入力側へフィードバックすることによって発生する発振を抑圧することができる。すなわち、ＯＦＦである高出力時用最終段増幅素子１１側の回路の出力−入力間のアイソレーションを高めることができ、発振を抑圧することができる。【００４８】
ここで、図１に示す高周波増幅器１００の出力整合回路１５の動作について説明する。図４（ａ）と（ｂ）は、出力電力が大きい場合と小さい場合の接続点２９から第１の整合回路３４側を見たインピーダンスの軌跡、図４（ｃ）と（ｄ）は、出力電力が大きい場合と小さい場合の接続点２９から第２の整合回路３５側を見たインピーダンスの軌跡をそれぞれ実線矢印で示す。また、接続点２９から出力端子２までのインピーダンスの軌跡も点線矢印であわせて示している。図４中のＺｏｕｔ１、Ｚ１１、Ｚ１２、Ｚ１３、Ｚ１４、Ｚｏｕｔ２、Ｚ２１、Ｚ２２、Ｚ３、Ｚｏｕｔは、それぞれ図１の回路図上に示す位置から見たインピーダンスである。【００４９】
図４（ａ）は出力電力が大きい場合の接続点２９から第１の整合回路３４側を見たインピーダンス、図４（ｂ）は出力電力が小さい場合の接続点２９から第１の整合回路３４側を見たインピーダンス、図４（ｃ）は出力電力が大きい場合の接続点２９から第２の整合回路３５側を見たインピーダンス、図４（ｄ）は出力電力が小さい場合の接続点２９から第２の整合回路３５側を見たインピーダンスをそれぞれ示した図である。【００５０】
図４（ａ）と（ｄ）より、出力電力が大きい場合の接続点２９から第１の整合回路３４を見たインピーダンスであるＺ１４と、出力電力が小さい場合の接続点２９から第２の整合回路３５を見たインピーダンスであるＺ２２とは、略等しいことが解る。従って、上記の『１つ目の条件』を満たすことができる。これにより、出力電力の大小で、増幅素子１１、１２を切替えたいずれの場合においても、高周波増幅器１００の出力インピーダンスＺｏｕｔは、第３の整合回路３６によって、５０オーム（Ω）に整合することが可能となる。従って、高周波増幅器１００は、出力電力が大きい場合も、小さい場合も高出力、高効率の特性を実現することが可能である。【００５１】
図４（ｃ）と（ａ）より、出力電力が大きい場合の接続点２９から第２の整合回路３５を見たインピーダンスＺ２２が、出力電力が大きい場合の接続点２９から第１の整合回路３４を見たインピーダンスＺ１４よりも十分に高くなっていることが解る。従って、上記の『２つ目の条件』を満たすことができる。これにより、出力整合回路１５内で、高周波信号が第２の整合回路３５の方へ回り込むことによって発生する損失を小さくでき、出力電力が大きい場合に高出力、高効率の特性を実現できる。同時に、高周波信号が第２の整合回路３５の方へ回り込まないことにより、出力電力が大きい場合に、高出力時用最終段増幅素子１１で増幅した高周波信号が、ＯＦＦである低出力時用最終段増幅素子１２を介して入力側へフィードバックすることによって発生する発振を抑圧することができる。すなわち、ＯＦＦである低出力時用最終段増幅素子１２側の回路の出力−入力間のアイソレーションを高めることができ、発振を抑圧することができる。【００５２】
ここで、出力電力が大きい場合の接続点２９から第２の整合回路３５を見たインピーダンスＺ２２を高くする方法について説明する。低出力時用最終段増幅素子１２のＯＦＦ時の出力インピーダンスＺｏｕｔ２が、図４（ｃ）に示すように、容量性インピーダンスにあることから、第２の整合回路３５は、コレクタ（ドレイン）バイアス印加用インダクタ２６や直列キャパシタ１７といったハイパスフィルタ形の整合素子を用いることによって、接続点２９から見たインピーダンスＺ２２を高くすることができる。このように、第２の整合回路３５の接続点２９側にハイパスフィルタ形整合回路２７を設ける必要がある。【００５３】
図４（ｂ）と（ｄ）より、出力電力が小さい場合の接続点２９から第１の整合回路３４を見たインピーダンスＺ１４が、出力電力が小さい場合の接続点２９から第２の整合回路３５を見たインピーダンスＺ２２よりも十分に高くなっていることが解る。従って、上記の『３つ目の条件』を満たすことができる。これにより、出力整合回路１５内で、高周波信号が第１の整合回路３４の方へ回り込むことによって発生する損失を小さくでき、出力電力が小さい場合に高出力、高効率の特性を実現できる。同時に、高周波信号が第１の整合回路３４の方へ回り込まないことにより、出力電力が小さい場合に、低出力時用最終段増幅素子１２で増幅した高周波信号が、ＯＦＦである高出力時用最終段増幅素子１１を介して入力側へフィードバックすることによって発生する発振を抑圧することができる。すなわち、ＯＦＦである高出力時用最終段増幅素子１１側の回路の出力−入力間のアイソレーションを高めることができ、発振を抑圧することができる。【００５４】
ここで、出力電力が小さい場合の接続点２９から第１の整合回路３４を見たインピーダンスＺ１４を高くする方法について説明する。高出力時用最終段増幅素子１１のＯＦＦ時の出力インピーダンスＺｏｕｔ１が、図４（ｂ）に示すように、容量性インピーダンスにあることから、第１の整合回路３４は、コレクタ（ドレイン）バイアス線路２３及びバイパスキャパシタ２４で構成されるショートスタブや、直列キャパシタ１７、並列インダクタ１８といったハイパスフィルタ形の整合素子で構成されるハイパスフィルタ形整合回路２７を設けることによって、接続点２９から見たインピーダンスＺ１４を高くすることができる。ハイパスフィルタ形整合回路２７によって、インピーダンスを高くした際、誘導性のインピーダンス（Ｚ１３）となったために、最も接続点２９よりの位置に直列インダクタ２５を設けることにより、さらにインピーダンスを高めている。このように、第１の整合回路３４の接続点２９側にハイパスフィルタ形整合回路２７と、直列インダクタ２５を設ける必要がある。【００５５】
この実施の形態１によれば、図１に示す高周波増幅器１００においては、高出力時用最終段増幅素子１１の出力側に第１の整合回路３４を、低出力時用最終段増幅素子１２の出力側に第２の整合回路３５を、それらの後段に第３の整合回路３６をそれぞれ設けているため、出力電力が大きい場合と小さい場合のいずれの場合も、特性インピーダンスである５０オーム（Ω）へ整合することができ、高周波増幅器として高出力、高効率の特性を実現することが可能である。【００５６】
また、出力電力が大きい場合と小さい場合のいずれの場合も、接続点２９からＯＦＦしている増幅素子側の整合回路を見たインピーダンスを、接続点２９からＯＮしている増幅素子側の整合回路を見たインピーダンスよりも十分に高くすることができるため、増幅された高周波信号がＯＦＦしている増幅素子側の整合回路に回りこむことを抑えることができ、出力整合回路１５の損失を低減でき、高周波増幅器として高出力、高効率の特性を実現することが可能である。さらに、ＯＦＦしている増幅素子側の出力−入力の間のアイソレーションを高めることができ、ＯＦＦしている増幅素子を介した回り込みによる発振を抑圧することが可能である。
【実施例２】
【００５７】
この発明の実施例２に係る高周波増幅器について図５及び図６を参照しながら説明する。図５は、この発明の実施例２に係る高周波増幅器の構成を示す回路図である。【００５８】
図５において、この実施例２に係る高周波増幅器１００は、入力端子１と、出力端子２と、コレクタ（ドレイン）バイアス端子４と、ベース（ゲート）バイアス設定端子５と、モード切替端子６とが設けられている。【００５９】
また、高周波増幅器１００は、高出力時用最終段増幅素子（第１の増幅素子）１１と、低出力時用最終段増幅素子（第２の増幅素子）１２と、２つの入力整合回路１３と、出力整合回路１５と、２つのベース（ゲート）バイアス制御回路（第１及び第２のバイアス制御回路）１６とが設けられている。高出力時用最終段増幅素子１１の素子サイズは、低出力時用最終段増幅素子１２のサイズよりも大きい。なお、２つのベース（ゲート）バイアス制御回路１６には、電源端子２８がそれぞれ接続されている。【００６０】
出力整合回路１５は、第１の整合回路３４と、第２の整合回路３５と、第３の整合回路３６とが設けられている。なお、第１及び第２の整合回路３４、３５は、接続点２９を介して第３の整合回路３６と接続されている。【００６１】
第１の整合回路３４は、ハイパスフィルタ形整合回路（第１のハイパスフィルタ形整合回路）２７が設けられている。また、ハイパスフィルタ形整合回路２７は、コレクタ（ドレイン）バイアス線路２３及びバイパスキャパシタ２４から構成されるショートスタブが設けられている。なお、バイパスキャパシタ２４の一端は、グランド１９に接続されている。【００６２】
第２の整合回路３５は、直列インダクタ２５と、ハイパスフィルタ形整合回路（第２のハイパスフィルタ形整合回路）２７が設けられている。また、ハイパスフィルタ形整合回路２７は、コレクタ（ドレイン）バイアス印加用インダクタ２６と、バイパスキャパシタ２４と、直列キャパシタ１７とが設けられている。なお、バイパスキャパシタ２４の一端は、グランド１９に接続されている。【００６３】
第３の整合回路３６は、ローパスフィルタ形整合回路３０が設けられている。また、ローパスフィルタ形整合回路３０は、直列インダクタ２５と並列キャパシタ２２の回路が２段設けられている。なお、２つの並列キャパシタ２２の一端は、グランド１９にそれぞれ接続されている。【００６４】
図５に示す実施例２の高周波増幅器１００は、図１に示す実施例１の高周波増幅器１００と比較して、第１の整合回路３４が、ハイパスフィルタ形整合回路２７のみで構成されている点と、ハイパスフィルタ形整合回路２７が、コレクタ（ドレイン）バイアス線路２３とバイパスキャパシタ２４で構成されるショートスタブのみで構成されている点が異なる。【００６５】
また、第２の整合回路３５が、直列インダクタ２５と、ハイパスフィルタ形整合回路２７によって構成される点が異なる。【００６６】
さらに、第３の整合回路３６が、２段のローパスフィルタ形整合回路３０で構成されている点が異なる。【００６７】
つぎに、この実施例２に係る高周波増幅器の動作について図面を参照しながら説明する。図６は、この発明の実施例２に係る高周波増幅器の出力整合回路のインピーダンスを示すスミスチャートである。【００６８】
高周波増幅器１００の信号の流れ、バイアスの印加方法、及び出力整合回路１５に要求される条件については、上記の実施例１と同様であるので説明を省略する。【００６９】
図５に示す高周波増幅器１００の出力整合回路１５の動作について説明する。図６（ａ）と（ｂ）は、出力電力が大きい場合と小さい場合の接続点２９から第１の整合回路３４側を見たインピーダンスの軌跡、図６（ｃ）と（ｄ）は、出力電力が大きい場合と小さい場合の接続点２９から第２の整合回路３５側を見たインピーダンスの軌跡をそれぞれ実線矢印で示す。また、接続点２９から出力端子２までのインピーダンスの軌跡も点線矢印であわせて示している。図６中のＺｏｕｔ１、Ｚ１１、Ｚｏｕｔ２、Ｚ２１、Ｚ２２、Ｚ２３、Ｚ３、Ｚ４、Ｚ５、Ｚｏｕｔは、それぞれ図５の回路図上に示す位置から見たインピーダンスである。【００７０】
図６（ａ）は出力電力が大きい場合の接続点２９から第１の整合回路３４を見たインピーダンス、図６（ｂ）は出力電力が小さい場合の接続点２９から第１の整合回路３４を見たインピーダンス、図６（ｃ）は出力電力が大きい場合の接続点２９から第２の整合回路３５を見たインピーダンス、図６（ｄ）は出力電力が小さい場合の接続点２９から第２の整合回路３５を見たインピーダンスをそれぞれ示した図である。【００７１】
図６（ａ）と（ｄ）より、出力電力が大きい場合の接続点２９から第１の整合回路３４を見たインピーダンス（第１のインピーダンス）であるＺ１１と、出力電力が小さい場合の接続点２９から第２の整合回路３５を見たインピーダンス（第２のインピーダンス）であるＺ２３とは、略等しいことが解る。従って、上記の『１つ目の条件』を満たすことができる。これにより、出力電力の大小で、増幅素子１１、１２を切替えたいずれの場合においても、高周波増幅器１００の出力インピーダンスＺｏｕｔは、第３の整合回路３６によって、５０オーム（Ω）に整合することが可能となる。従って、高周波増幅器１００は、出力電力が大きい場合も、小さい場合も高出力、高効率の特性を実現することが可能である。【００７２】
図６（ｃ）と（ａ）より、出力電力が大きい場合の第２の整合回路３５を見たインピーダンス（第２のインピーダンス）であるＺ２３が、出力電力が大きい場合の接続点２９から第１の整合回路３４を見たインピーダンス（第１のインピーダンス）であるＺ１１よりも十分に高くなっている。従って、上記の『２つ目の条件』を満たすことができる。これにより、出力整合回路１５内で、高周波信号が第２の整合回路３５の方へ回り込むことによって発生する損失を小さくでき、出力電力が大きい場合に高出力、高効率の特性を実現できる。同時に、高周波信号が第２の整合回路３５の方へ回り込まないことにより、出力電力が大きい場合に、高出力時用最終段増幅素子１１で増幅した高周波信号が、ＯＦＦである低出力時用最終段増幅素子１２を介して入力側へフィードバックすることによって発生する発振を抑圧することができる。すなわち、ＯＦＦである低出力時用最終段増幅素子１２側の回路の出力−入力間のアイソレーションを高めることができ、発振を抑圧することができる。【００７３】
ここで、出力電力が大きい場合の第２の整合回路３５を見たインピーダンスＺ２３を高くする方法について説明する。低出力時用最終段増幅素子１２のＯＦＦ時の出力インピーダンスＺｏｕｔ２が、図６（ｃ）に示すように、容量性インピーダンスにあることから、第２の整合回路３５は、増幅素子１２の出力側の直に直列インダクタ２５が接続されているが、その大きさはインピーダンスが容量性にある範囲であまり大きくなってはならない。その上で、コレクタ（ドレイン）バイアス印加用インダクタ２６や直列キャパシタ１７といったハイパスフィルタ形の整合素子を用いることによって、接続点２９から見たインピーダンスＺ２３を高くすることができる。このように、第２の整合回路３５の接続点２９側に直列インダクタ２５とハイパスフィルタ形整合回路２７を設ける必要がある。【００７４】
図６（ｂ）と（ｄ）より、出力電力が小さい場合の接続点２９から第１の整合回路３４を見たインピーダンス（第１のインピーダンス）であるＺ１１が、出力電力が小さい場合の接続点２９から第２の整合回路３５を見たインピーダンス（第２のインピーダンス）であるＺ２３よりも十分に高くなっていることが解る。従って、上記の『３つ目の条件』を満たすことができる。これにより、出力整合回路１５内で、高周波信号が第１の整合回路３４の方へ回り込むことによって発生する損失を小さくでき、出力電力が小さい場合に高出力、高効率の特性を実現できる。同時に、高周波信号が第１の整合回路３４の方へ回り込まないことにより、出力電力が小さい場合に、低出力時用最終段増幅素子１２で増幅した高周波信号が、ＯＦＦである高出力時用最終段増幅素子１１を介して入力側へフィードバックすることによって発生する発振を抑圧することができる。すなわち、ＯＦＦである高出力時用最終段増幅素子１１側の回路の出力−入力間のアイソレーションを高めることができ、発振を抑圧することができる。【００７５】
ここで、出力電力が小さい場合の第１の整合回路３４を見たインピーダンスＺ１１を高くする方法について説明する。高出力時用最終段増幅素子１１のＯＦＦ時の出力インピーダンスＺｏｕｔ１が、図６（ｂ）に示すように、容量性インピーダンスにあることから、第１の整合回路３４は、ショートスタブで構成されるハイパスフィルタ形整合回路２７を設けることによって、接続点２９から見たインピーダンスＺ１１を高くすることができる。このショートスタブは、コレクタ（ドレイン）バイアス線路２３とバイパスキャパシタ２４で構成される。すなわち、第１の整合回路３４は、最も接続点２９よりの位置にハイパスフィルタ形整合回路２７を設けている。【００７６】
また、この実施例２に係る高周波増幅器１００と、上記の実施例１に係る高周波増幅器１００とを比較すると、出力電力が大きい場合にＯＮになる高出力時用最終段増幅素子１１と出力端子２の間の整合回路が、実施例１では、一部がバイアス回路を兼ねるハイパスフィルタ形整合回路とローパスフィルタ形整合回路で構成されているのに対して、この実施例２では、バイアス回路以外は全てローパスフィルタ形整合回路で構成されている。【００７７】
ハイパスフィルタ形整合回路は、低いインピーダンスにおいて並列のインダクタを用いると、インダクタの寄生抵抗による損失が大きいという問題がある。この実施例２に係る高周波増幅器１００では、出力整合回路１５が主にローパスフィルタ形整合回路で構成されており、実施例１に係る高周波増幅器１００と比較して、出力電力が大きい場合の出力整合回路１５の損失が低減され、高周波増幅器１００をさらに高出力、高効率にすることが可能である。【００７８】
この実施例２によれば、図５に示す高周波増幅器１００においては、高出力時用最終段増幅素子１１の出力側に第１の整合回路３４を、低出力時用最終段増幅素子１２の出力側に第２の整合回路３５を、それらの後段に第３の整合回路３６をそれぞれ設けているため、出力電力が大きい場合と小さい場合のいずれの場合も、特性インピーダンスである５０オーム（Ω）へ整合することができ、高周波増幅器として高出力、高効率の特性を実現することが可能である。【００７９】
また、出力電力が大きい場合と小さい場合のいずれの場合も、接続点２９からＯＦＦしている増幅素子側の整合回路を見たインピーダンスを、接続点２９からＯＮしている増幅素子側の整合回路を見たインピーダンスよりも十分に高くすることができるため、増幅された高周波信号がＯＦＦしている増幅素子側の整合回路に回りこむことを抑えることができ、出力整合回路１５の損失を低減でき、高周波増幅器として高出力、高効率の特性を実現することが可能である。さらに、ＯＦＦしている増幅素子側の出力−入力の間のアイソレーションを高めることができ、ＯＦＦしている増幅素子を介した回り込みよる発振を抑圧することが可能である。【００８０】
さらに、出力電力が大きい場合に、高出力時用最終段増幅素子１１がＯＮの時の出力整合回路１５が主にローパスフィルタ形整合回路で構成されるため、出力電力が大きい場合の出力整合回路１５の損失が低減され、高周波増幅器１００をさらに高出力、高効率にすることが可能である。【００８１】
なお、この実施例２で示した回路は、主に集中定数素子を用いて構成されているが、直列インダクタ２５は直列線路で構成しても構わないし、並列キャパシタ２２はオープンスタブで構成しても構わないし、並列インダクタはショートスタブで構成しても構わない。増幅素子１１、１２は、ヘテロ接合バイポーラトランジスタ（ＨＢＴ）で構成されているが、他のバイポーラトランジスタや、金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）、高電子移動度トランジスタ（ＨＥＭＴ）などの電界効果トランジスタ（ＦＥＴ）などで構成されても構わない。また、コレクタ（ドレイン）バイアス線路２３の代わりに、コレクタ（ドレイン）バイアス印加用インダクタ２６を用いても良く、その逆でも良い。すなわち、コレクタ（ドレイン）バイアス印加用インダクタ２６の代わりに、コレクタ（ドレイン）バイアス線路２３を用いても良い。さらに、コレクタ（ドレイン）バイアス線路２３と、コレクタ（ドレイン）バイアス印加用インダクタ２６は、整合素子を兼ねている。
【実施例３】
【００８２】
この発明の実施例３に係る高周波増幅器について図７及び図８を参照しながら説明する。図７は、この発明の実施例３に係る高周波増幅器の構成を示す回路図である。【００８３】
図７において、この実施例３に係る高周波増幅器１００は、入力端子１と、出力端子２と、コレクタ（ドレイン）バイアス端子４と、ベース（ゲート）バイアス設定端子５と、モード切替端子６とが設けられている。【００８４】
また、高周波増幅器１００は、高出力時用最終段増幅素子（第１の増幅素子）１１と、低出力時用最終段増幅素子（第２の増幅素子）１２と、２つの入力整合回路１３と、出力整合回路１５と、２つのベース（ゲート）バイアス制御回路（第１及び第２のバイアス制御回路）１６とが設けられている。高出力時用最終段増幅素子１１の素子サイズは、低出力時用最終段増幅素子１２のサイズよりも大きい。なお、２つのベース（ゲート）バイアス制御回路１６には、電源端子２８がそれぞれ接続されている。【００８５】
出力整合回路１５は、第１の整合回路３４と、第２の整合回路３５と、第３の整合回路３６とが設けられている。なお、第１及び第２の整合回路３４、３５は、接続点２９を介して第３の整合回路３６と接続されている。【００８６】
第１の整合回路３４は、コレクタ（ドレイン）バイアス線路２３及びバイパスキャパシタ２４から構成されるショートスタブと、ローパスフィルタ形整合回路３０と、直列インダクタ（第１の直列インダクタ）２５とが設けられている。また、ローパスフィルタ形整合回路３０は、直列インダクタ（第３の直列インダクタ）２５と並列キャパシタ（第１の並列キャパシタ）２２の回路が２段設けられている。なお、バイパスキャパシタ２４と並列キャパシタ２２の一端は、グランド１９に接続されている。【００８７】
第２の整合回路３５は、ハイパスフィルタ形整合回路２７と直列インダクタ（第２の直列インダクタ）２５が設けられている。また、ハイパスフィルタ形整合回路２７は、コレクタ（ドレイン）バイアス印加用インダクタ２６と、バイパスキャパシタ２４と、直列キャパシタ１７とが設けられている。なお、バイパスキャパシタ２４の一端は、グランド１９に接続されている。【００８８】
第３の整合回路３６は、直列キャパシタ１７が設けられている。【００８９】
図７に示す実施例３の高周波増幅器１００は、図１に示す実施例１の高周波増幅器１００と比較して、第１の整合回路３４が、コレクタ（ドレイン）バイアス線路２３及びバイパスキャパシタ２４で構成されるショートスタブと、直列インダクタ２５及び並列キャパシタ２２の回路が２段で構成されるローパスフィルタ形整合回路３０と、直列インダクタ２５とで構成されている点が異なる。【００９０】
また、第２の整合回路３５が、コレクタ（ドレイン）バイアス印加用インダクタ２６及びバイパスキャパシタ２４で構成される回路と直列キャパシタ１７で構成されるハイパスフィルタ形整合回路２７と、直列インダクタ２５とで構成される点が異なる。【００９１】
さらに、第３の整合回路３６が、直列キャパシタ１７のみで構成されている点が異なる。ただし、図７においては、第３の整合回路３６については、直列キャパシタ１７のみで構成されているが、中間インピーダンスを５０オーム（Ω）に整合できる整合回路であればどのような回路構成でも構わない。第３の整合回路３６は、直列のキャパシタと直列のインダクタによる回路で構成されていても構わない。また、上記の実施例１と同様に、１段のローパスフィルタ形整合回路３０で構成されても構わないし、多段のローパスフィルタ形整合回路で構成されても構わないし、１段もしくは多段のハイパスフィルタ形整合回路で構成されても構わないし、ローパスフィルタ形整合回路とハイパスフィルタ形整合回路を組み合わせた整合回路で構成されていても構わない。【００９２】
つぎに、この実施例３に係る高周波増幅器の動作について図面を参照しながら説明する。図８は、この発明の実施例３に係る高周波増幅器の出力整合回路のインピーダンスを示すスミスチャートである。【００９３】
高周波増幅器１００の信号の流れ、バイアスの印加方法、及び出力整合回路１５に要求される条件については、上記の各実施例と同様であるので説明を省略する。【００９４】
図７に示す高周波増幅器１００の出力整合回路１５の動作について説明する。図８（ａ）と（ｂ）は、出力電力が大きい場合と小さい場合の接続点２９から第１の整合回路３４側を見たインピーダンスの軌跡、図８（ｃ）と（ｄ）は、出力電力が大きい場合と小さい場合の接続点２９から第２の整合回路３５側を見たインピーダンスの軌跡をそれぞれ実線矢印で示す。また、接続点２９から出力端子２までのインピーダンスの軌跡も点線矢印であわせて示している。図８中のＺｏｕｔ１、Ｚ１１、Ｚ１２、Ｚ１３、Ｚ１４、Ｚ１５、Ｚ１６、Ｚｏｕｔ２、Ｚ２１、Ｚ２２、Ｚ２３、Ｚｏｕｔは、それぞれ図７の回路図上に示す位置から見たインピーダンスである。【００９５】
図８（ａ）は出力電力が大きい場合の接続点２９から第１の整合回路３４を見たインピーダンス、図８（ｂ）は出力電力が小さい場合の接続点２９から第１の整合回路３４を見たインピーダンス、図８（ｃ）は出力電力が大きい場合の接続点２９から第２の整合回路３５を見たインピーダンス、図８（ｄ）は出力電力が小さい場合の接続点２９から第２の整合回路３５を見たインピーダンスをそれぞれ示した図である。【００９６】
図８（ａ）と（ｄ）より、出力電力が大きい場合の接続点２９から第１の整合回路３４を見たインピーダンス（第１のインピーダンス）であるＺ１６と、出力電力が小さい場合の接続点２９から第２の整合回路３５を見たインピーダンス（第２のインピーダンス）であるＺ２３とは、略等しいことが解る。従って、上記の『１つ目の条件』を満たすことができる。これにより、出力電力の大小で、増幅素子１１、１２を切替えたいずれの場合においても、高周波増幅器１００の出力インピーダンスＺｏｕｔは、第３の整合回路３６によって、５０オーム（Ω）に整合することが可能となる。従って、高周波増幅器１００は、出力電力が大きい場合も、小さい場合も高出力、高効率の特性を実現することが可能である。また、インピーダンスＺ１６とＺ２３は、略５０オーム（Ω）に整合されているため、直列キャパシタ１７だけの簡単な回路構成で５０オーム（Ω）に整合できる。【００９７】
図８（ｃ）と（ａ）より、出力電力が大きい場合の接続点２９から第２の整合回路３５を見たインピーダンス（第２のインピーダンス）であるＺ２３が、出力電力が大きい場合の接続点２９から第１の整合回路３４を見たインピーダンス（第１のインピーダンス）であるＺ１６よりも十分に高くなっていることが解る。従って、上記の『２つ目の条件』を満たすことができる。これにより、出力整合回路１５内で、高周波信号が第２の整合回路３５の方へ回り込むことによって発生する損失を小さくでき、出力電力が大きい場合に高出力、高効率の特性を実現できる。同時に、高周波信号が第２の整合回路３５の方へ回り込まないことにより、出力電力が大きい場合に、高出力時用最終段増幅素子１１で増幅した高周波信号が、ＯＦＦである低出力時用最終段増幅素子１２を介して入力側へフィードバックすることによって発生する発振を抑圧することができる。すなわち、ＯＦＦである低出力時用最終段増幅素子１２側の回路の出力−入力間のアイソレーションを高めることができ、発振を抑圧することができる。【００９８】
ここで、出力電力が大きい場合の接続点２９から第２の整合回路３５を見たインピーダンスＺ２３を高くする方法について説明する。低出力時用最終段増幅素子１２のＯＦＦ時の出力インピーダンスＺｏｕｔ２が、図８（ｃ）に示すように、容量性インピーダンスにあることから、コレクタ（ドレイン）バイアス印加用インダクタ２６や直列キャパシタ１７といったハイパスフィルタ形の整合素子を用いることによって、接続点２９から見たインピーダンスＺ２３を高くすることができる。その上で、インピーダンスＺ２２が誘導性インピーダンスとなっていることから、第２の整合回路３５には、直列インダクタ２５を最も接続点２９よりの位置に設けている。このように、第２の整合回路３５の接続点２９側にハイパスフィルタ形整合回路２７と、直列インダクタ２５を設ける必要がある。【００９９】
図８（ｂ）と（ｄ）より、出力電力が小さい場合の接続点２９から第１の整合回路３４を見たインピーダンス（第１のインピーダンス）であるＺ１６が、出力電力が小さい場合の接続点２９から第２の整合回路３５を見たインピーダンス（第２のインピーダンス）であるＺ２３よりも十分に高くなっていることが解る。従って、上記の『３つ目の条件』を満たすことができる。これにより、出力整合回路１５内で、高周波信号が第１の整合回路３４の方へ回り込むことによって発生する損失を小さくでき、出力電力が小さい場合に高出力、高効率の特性を実現できる。同時に、高周波信号が第１の整合回路３４の方へ回り込まないことにより、出力電力が小さい場合に、低出力時用最終段増幅素子１２で増幅した高周波信号が、ＯＦＦである高出力時用最終段増幅素子１１を介して入力側へフィードバックすることによって発生する発振を抑圧することができる。すなわち、ＯＦＦである高出力時用最終段増幅素子１１側の回路の出力−入力間のアイソレーションを高めることができ、発振を抑圧することができる。【０１００】
ここで、出力電力が小さい場合の接続点２９から第１の整合回路３４を見たインピーダンスＺ１６を高くする方法について説明する。高出力時用最終段増幅素子１１のＯＦＦ時の出力インピーダンスＺｏｕｔ１が、図８（ｂ）に示すように、容量性インピーダンスにあることから、第１の整合回路３４は、ショートスタブを設けることによって、接続点２９から見たインピーダンスＺ１１を高くすることができる。このショートスタブは、コレクタ（ドレイン）バイアス線路２３及びバイパスキャパシタ２４から構成される。しかし、高出力時用最終段増幅素子１１がＯＮの場合の整合のため、第１の整合回路３４には、ローパスフィルタ形整合回路３０が設けられている。そのため、インピーダンスが低くなってしまう（Ｚ１２→Ｚ１３→Ｚ１４→Ｚ１５）。この時、インピーダンスＺ１５は誘導性インピーダンスとなるため、最も接続点２９よりの位置に直列インダクタ２５を挿入することで、インピーダンス（Ｚ１６）を高くする必要がある。このように、第１の整合回路３４の接続点２９側に直列インダクタ２５を設ける必要がある。【０１０１】
また、この実施例３に係る高周波増幅器１００と、上記の実施例１に係る高周波増幅器１００とを比較すると、出力電力が大きい場合にＯＮになる高出力時用最終段増幅素子１１と出力端子２の間の整合回路が、実施例１では、一部がバイアス回路を兼ねるハイパスフィルタ形整合回路とローパスフィルタ形整合回路で構成されているのに対して、この実施例３では、バイアス回路以外は主にローパスフィルタ形整合回路で構成されている。【０１０２】
ハイパスフィルタ形整合回路は、低いインピーダンスにおいて並列のインダクタを用いると、インダクタの寄生抵抗による損失が大きいという問題がある。この実施例３に係る高周波増幅器１００では、出力整合回路１５が主にローパスフィルタ形整合回路の構成となっており、実施例１に係る高周波増幅器１００と比較して、出力電力が大きい場合の出力整合回路１５の損失が低減され、高周波増幅器１００をさらに高出力、高効率にすることが可能である。【０１０３】
この実施例３によれば、図７に示す高周波増幅器１００においては、高出力時用最終段増幅素子１１の出力側に第１の整合回路３４を、低出力時用最終段増幅素子１２の出力側に第２の整合回路３５を、それらの後段に第３の整合回路３６をそれぞれ設けているため、出力電力が大きい場合と小さい場合のいずれの場合も、特性インピーダンスである５０オーム（Ω）へ整合することができ、高周波増幅器として高出力、高効率の特性を実現することが可能である。【０１０４】
また、出力電力が大きい場合と小さい場合のいずれの場合も、接続点２９からＯＦＦしている増幅素子側の整合回路を見たインピーダンスを、接続点２９からＯＮしている増幅素子側の整合回路を見たインピーダンスよりも十分に高くすることができるため、増幅された高周波信号がＯＦＦしている増幅素子側の整合回路に回りこむことを抑えることができ、出力整合回路１５の損失を低減でき、高周波増幅器として高出力、高効率の特性を実現することが可能である。さらに、ＯＦＦしている増幅素子側の出力−入力の間のアイソレーションを高めることができ、ＯＦＦしている増幅素子を介した回り込みよる発振を抑圧することが可能である。【０１０５】
さらに、出力電力が大きい場合に、高出力時用最終段増幅素子１１がＯＮの場合の出力整合回路１５が主にローパスフィルタ形整合回路で構成されるため、出力電力が大きい場合の出力整合回路１５の損失が低減され、高周波増幅器１００をさらに高出力、高効率にすることが可能である。【０１０６】
なお、この実施例３で示した回路は、主に集中定数素子を用いて構成されているが、直列インダクタ２５は直列線路で構成しても構わないし、並列キャパシタ２２はオープンスタブで構成しても構わないし、並列インダクタはショートスタブで構成しても構わない。増幅素子１１、１２は、ヘテロ接合バイポーラトランジスタ（ＨＢＴ）で構成されているが、他のバイポーラトランジスタや、金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）、高電子移動度トランジスタ（ＨＥＭＴ）などの電界効果トランジスタ（ＦＥＴ）などで構成されても構わない。また、コレクタ（ドレイン）バイアス線路２３の代わりに、コレクタ（ドレイン）バイアス印加用インダクタ２６を用いても良く、その逆でも良い。すなわち、コレクタ（ドレイン）バイアス印加用インダクタ２６の代わりに、コレクタ（ドレイン）バイアス線路２３を用いても良い。さらに、コレクタ（ドレイン）バイアス線路２３と、コレクタ（ドレイン）バイアス印加用インダクタ２６は、整合素子を兼ねている。
【実施例４】
【０１０７】
この発明の実施例４に係る高周波増幅器について図９及び図１０を参照しながら説明する。図９は、この発明の実施例４に係る高周波増幅器の構成を示す回路図である。【０１０８】
図９において、この実施例４に係る高周波増幅器１００は、入力端子１と、出力端子２と、コレクタ（ドレイン）バイアス端子４と、ベース（ゲート）バイアス設定端子５と、モード切替端子６とが設けられている。【０１０９】
また、高周波増幅器１００は、高出力時用最終段増幅素子（第１の増幅素子）１１と、低出力時用最終段増幅素子（第２の増幅素子）１２と、２つの入力整合回路１３と、出力整合回路１５と、２つのベース（ゲート）バイアス制御回路（第１及び第２のバイアス制御回路）１６とが設けられている。高出力時用最終段増幅素子１１の素子サイズは、低出力時用最終段増幅素子１２のサイズよりも大きい。なお、２つのベース（ゲート）バイアス制御回路１６には、電源端子２８がそれぞれ接続されている。【０１１０】
出力整合回路１５は、第１の整合回路３４と、第２の整合回路３５と、第３の整合回路３６とが設けられている。なお、第１及び第２の整合回路３４、３５は、接続点２９を介して第３の整合回路３６と接続されている。【０１１１】
第１の整合回路３４は、コレクタ（ドレイン）バイアス線路２３及びバイパスキャパシタ２４から構成されるショートスタブと、ローパスフィルタ形整合回路３０と、直列インダクタ（第１の直列インダクタ）２５とが設けられている。また、ローパスフィルタ形整合回路３０は、並列キャパシタ（第２の並列キャパシタ）２２と、直列インダクタ（第３の直列インダクタ）２５と並列キャパシタ（第１の並列キャパシタ）２２の回路が２段設けられている。なお、バイパスキャパシタ２４と並列キャパシタ２２の一端は、グランド１９に接続されている。【０１１２】
第２の整合回路３５は、ハイパスフィルタ形整合回路２７と直列インダクタ（第２の直列インダクタ）２５が設けられている。また、ハイパスフィルタ形整合回路２７は、コレクタ（ドレイン）バイアス印加用インダクタ２６と、バイパスキャパシタ２４と、直列キャパシタ１７とが設けられている。なお、バイパスキャパシタ２４の一端は、グランド１９に接続されている。【０１１３】
第３の整合回路３６は、直列キャパシタ１７が設けられている。【０１１４】
図９に示す実施例４の高周波増幅器１００は、図７に示す実施例３の高周波増幅器１００と比較して、第１の整合回路３４の中のローパスフィルタ形整合回路３０において、最も増幅素子１１よりの位置に、並列キャパシタ２２が追加されている点のみが異なる。【０１１５】
つぎに、この実施例４に係る高周波増幅器の動作について図面を参照しながら説明する。図１０は、この発明の実施例４に係る高周波増幅器の出力整合回路のインピーダンスを示すスミスチャートである。【０１１６】
高周波増幅器１００の信号の流れ、バイアスの印加方法、及び出力整合回路１５に要求される条件については、上記の各実施例と同様であるので説明を省略する。【０１１７】
図９に示す高周波増幅器１００の出力整合回路１５の動作について説明する。図１０（ａ）と（ｂ）は、出力電力が大きい場合と小さい場合の接続点２９から第１の整合回路３４側を見たインピーダンスの軌跡、図１０（ｃ）と（ｄ）は、出力電力が大きい場合と小さい場合の接続点２９から第２の整合回路３５側を見たインピーダンスの軌跡をそれぞれ実線矢印で示す。また、接続点２９から出力端子２までのインピーダンスの軌跡も点線矢印であわせて示している。図１０中のＺｏｕｔ１、Ｚ１１、Ｚ１２、Ｚ１３、Ｚ１４、Ｚ１５、Ｚ１６、Ｚ１７、Ｚｏｕｔ２、Ｚ２１、Ｚ２２、Ｚ２３、Ｚｏｕｔは、それぞれ図９の回路図上に示す位置から見たインピーダンスである。【０１１８】
図１０（ａ）は出力電力が大きい場合の接続点２９から第１の整合回路３４を見たインピーダンス、図１０（ｂ）は出力電力が小さい場合の接続点２９から第１の整合回路３４を見たインピーダンス、図１０（ｃ）は出力電力が大きい場合の接続点２９から第２の整合回路３５を見たインピーダンス、図１０（ｄ）は出力電力が小さい場合の接続点２９から第２の整合回路３５を見たインピーダンスをそれぞれ示した図である。【０１１９】
図１０（ａ）と（ｄ）より、出力電力が大きい場合の接続点２９から第１の整合回路３４を見たインピーダンス（第１のインピーダンス）であるＺ１７と、出力電力が小さい場合の接続点２９から第２の整合回路３５を見たインピーダンス（第２のインピーダンス）であるＺ２３とは、略等しいことが解る。また、インピーダンスＺ１７とＺ２３は、略５０オーム（Ω）に整合されている。ローパスフィルタ形整合回路３０の最も高出力時用最終段増幅素子１１よりの位置に、新たに追加した並列キャパシタ２２によるインピーダンスの軌跡は、インピーダンスが低いためにＺ１１からＺ１２へと小さい。そのため、新たに並列キャパシタ２２を追加しても問題なく整合できていることが解る。従って、上記の『１つ目の条件』を満たすことができる。これにより、出力電力の大小で、増幅素子１１、１２を切替えたいずれの場合においても、高周波増幅器１００の出力インピーダンスＺｏｕｔは、第３の整合回路３６によって、５０オーム（Ω）に整合することが可能となる。従って、高周波増幅器１００は、出力電力が大きい場合も、小さい場合も高出力、高効率の特性を実現することが可能である。【０１２０】
図１０（ｃ）と（ａ）より、出力電力が大きい場合の第２の整合回路３５を見たインピーダンス（第２のインピーダンス）であるＺ２３が、出力電力が大きい場合の接続点２９から第１の整合回路３４を見たインピーダンス（第１のインピーダンス）であるＺ１７よりも十分に高くなっていることがわかる。従って、上記の『２つ目の条件』を満たすことができる。これにより、出力整合回路１５内で、高周波信号が第２の整合回路３５の方へ回り込むことによって発生する損失を小さくでき、出力電力が大きい場合の高出力、高効率の特性を実現できる。同時に、高周波信号が第２の整合回路３５の方へ回り込まないことにより、出力電力が大きい場合に、高出力時用最終段増幅素子１１で増幅した高周波信号が、ＯＦＦである低出力時用最終段増幅素子１２を介して入力側へフィードバックすることによって発生する発振を抑圧することができる。すなわち、ＯＦＦである低出力時用最終段増幅素子１２側の回路の出力−入力間のアイソレーションを高めることができ、発振を抑圧することができる。【０１２１】
ここで、出力電力が大きい場合の接続点２９から第２の整合回路３５を見たインピーダンスＺ２３を高くする方法について説明する。低出力時用最終段増幅素子１２のＯＦＦ時の出力インピーダンスＺｏｕｔ２が、図１０（ｃ）に示すように、容量性インピーダンスにあることから、第２の整合回路３５は、コレクタ（ドレイン）バイアス印加用インダクタ２６や直列キャパシタ１７といったハイパスフィルタ形の整合素子を用いることによって、接続点２９から見たインピーダンスを高くすることができる。その上で、インピーダンスＺ２２が誘導性となっていることから、直列インダクタ２５を最も接続点２９よりの位置に設けている。このように、第２の整合回路３５の接続点２９側にハイパスフィルタ形整合回路２７と、直列インダクタ２５を設ける必要がある。【０１２２】
図１０（ｂ）と（ｄ）より、出力電力が小さい場合の接続点２９から第１の整合回路３４を見たインピーダンス（第１のインピーダンス）であるＺ１７が、出力電力が小さい場合の接続点２９から第２の整合回路３５を見たインピーダンス（第２のインピーダンス）であるＺ２３よりも十分に高くなっていることが解る。ローパスフィルタ形整合回路３０の最も高出力時用最終段増幅素子１１よりの位置に新たに追加した並列キャパシタ２２を挿入することにより、挿入していない場合である図８（ｂ）の場合と比較して、接続点２９から第１の整合回路３４を見たインピーダンスＺ１７を高くすることができている。従って、上記の『３つ目の条件』を満たすことができる。これにより、出力整合回路１５内で、高周波信号が第１の整合回路３４の方へ回り込むことによって発生する損失を小さくでき、出力電力が小さい場合の高出力、高効率の特性を実現できる。同時に、高周波信号が第１の整合回路３４の方へ回り込まないことにより、出力電力が小さい場合に、低出力時用最終段増幅素子１２で増幅した高周波信号が、ＯＦＦである高出力時用最終段増幅素子１１を介して入力側へフィードバックすることによって発生する発振を抑圧することができる。すなわち、ＯＦＦである高出力時用最終段増幅素子１１側の回路の出力−入力間のアイソレーションを高めることができ、発振を抑圧することができる。【０１２３】
ここで、出力電力が小さい場合の接続点２９から第１の整合回路３４を見たインピーダンスＺ１７を高くする方法について説明する。高出力時用最終段増幅素子１１のＯＦＦ時の出力インピーダンスＺｏｕｔ１が、図１０（ｂ）に示すように、容量性インピーダンスにあることから、第１の整合回路３４は、ショートスタブを設けることによってインピーダンスを高くすることができる。このショートスタブは、コレクタ（ドレイン）バイアス線路２３とバイパスキャパシタ２４で構成される。しかし、高出力時用最終段増幅素子１１がＯＮの場合の整合のためローパスフィルタ形整合回路３０が設けられたため、インピーダンスが低くなってしまう。この時、インピーダンス（Ｚ１６）は誘導性となるため、最も接続点２９よりの位置に直列インダクタ２５を挿入することで、インピーダンスを高くする必要がある。【０１２４】
また、この実施例４に係る高周波増幅器１００と、上記の実施例３に係る高周波増幅器１００とを比較すると、上述したように、出力電力が小さい場合に、ローパスフィルタ形整合回路３０の最も増幅素子１１よりの位置に新たに並列キャパシタ２２を挿入することにより、接続点２９から第１の整合回路３４を見たインピーダンスＺ１７をより高くすることができる。したがって、出力電力が小さい場合に、出力整合回路１５内で、高周波信号が第１の整合回路３４の方へ回り込むことによって発生する損失をさらに小さくでき、出力電力が小さい場合の出力、効率をさらに高めることができる。同時に、高周波信号が第１の整合回路３４の方へ回り込まないことにより、出力電力が小さい場合に、低出力時用最終段増幅素子１２で増幅した高周波信号が、ＯＦＦである高出力時用最終段増幅素子１１を介して入力側へフィードバックすることによって発生する発振をより抑圧することができる。すなわち、ＯＦＦである高出力時用最終段増幅素子１１側の回路の出力−入力間のアイソレーションをより高めることができ、発振をより抑圧することができる。【０１２５】
この実施例４によれば、図９に示す高周波増幅器１００においては、高出力時用最終段増幅素子１１の出力側に第１の整合回路３４を、低出力時用最終段増幅素子１２の出力側に第２の整合回路３５を、それらの後段に第３の整合回路３６をそれぞれ設けているため、出力電力が大きい場合と小さい場合のいずれの場合も、特性インピーダンスである５０オーム（Ω）へ整合することができ、高周波増幅器として高出力、高効率の特性を実現することが可能である。【０１２６】
また、出力電力が大きい場合と小さい場合のいずれの場合も、接続点２９からＯＦＦしている増幅素子側の整合回路を見たインピーダンスを、接続点２９からＯＮしている増幅素子側の整合回路見たインピーダンスよりも十分に高くすることができるため、増幅された高周波信号がＯＦＦしている増幅素子側の整合回路に回りこむことを抑えることができ、出力整合回路１５の損失を低減でき、高周波増幅器として高出力、高効率の特性を実現することが可能である。さらに、ＯＦＦしている増幅素子側の出力−入力の間のアイソレーションを高めることができ、ＯＦＦしている増幅素子を介した回り込みよる発振を抑圧することが可能である。【０１２７】
さらに、出力電力が大きい場合に、高出力時用最終段増幅素子１１がＯＮの場合の出力整合回路１５が主にローパスフィルタ形整合回路で構成されるため、出力電力が大きい場合の出力整合回路１５の損失が低減され、高周波増幅器１００をさらに高出力、高効率にすることが可能である。【０１２８】
さらに、出力電力が小さい場合に、接続点２９から第１の整合回路３４を見たインピーダンスＺ１７をより高くすることができ、出力整合回路１５内で、高周波信号が第１の整合回路３４の方へ回り込むことによって発生する損失をさらに小さくでき、出力電力が小さい場合の出力、効率をさらに高めることができる。また、ＯＦＦである高出力時用最終段増幅素子１１側の回路の出力−入力間のアイソレーションをより高めることができ、発振をより抑圧することができる。【０１２９】
なお、この実施例４で示した回路は、主に集中定数素子を用いて構成されているが、直列インダクタ２５は直列線路で構成しても構わないし、並列キャパシタ２２はオープンスタブで構成しても構わないし、並列インダクタはショートスタブで構成しても構わない。増幅素子１１、１２は、ヘテロ接合バイポーラトランジスタ（ＨＢＴ）で構成されているが、他のバイポーラトランジスタや、金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）、高電子移動度トランジスタ（ＨＥＭＴ）などの電界効果トランジスタ（ＦＥＴ）などで構成されても構わない。また、コレクタ（ドレイン）バイアス線路２３の代わりに、コレクタ（ドレイン）バイアス印加用インダクタ２６を用いても良く、その逆でも良い。すなわち、コレクタ（ドレイン）バイアス印加用インダクタ２６の代わりに、コレクタ（ドレイン）バイアス線路２３を用いても良い。さらに、コレクタ（ドレイン）バイアス線路２３と、コレクタ（ドレイン）バイアス印加用インダクタ２６は、整合素子を兼ねている。
【実施例５】
【０１３０】
この発明の実施例５に係る高周波増幅器について図１１及び図１２を参照しながら説明する。図１１は、この発明の実施例５に係る高周波増幅器の構成を示す回路図である。【０１３１】
図１１において、この実施例５に係る高周波増幅器１００は、入力端子１と、出力端子２と、コレクタ（ドレイン）バイアス端子４と、ベース（ゲート）バイアス設定端子５と、モード切替端子６とが設けられている。【０１３２】
また、高周波増幅器１００は、高出力時用最終段増幅素子（第１の増幅素子）１１と、低出力時用最終段増幅素子（第２の増幅素子）１２と、２つの入力整合回路１３と、出力整合回路１５と、２つのベース（ゲート）バイアス制御回路（第１及び第２のバイアス制御回路）１６とが設けられている。高出力時用最終段増幅素子１１の素子サイズは、低出力時用最終段増幅素子１２のサイズよりも大きい。なお、２つのベース（ゲート）バイアス制御回路１６には、電源端子２８がそれぞれ接続されている。【０１３３】
出力整合回路１５は、第１の整合回路３４と、第２の整合回路３５と、第３の整合回路３６とが設けられている。なお、第１及び第２の整合回路３４、３５は、接続点２９を介して第３の整合回路３６と接続されている。【０１３４】
第１の整合回路３４は、コレクタ（ドレイン）バイアス線路２３及びバイパスキャパシタ２４から構成されるショートスタブと、ローパスフィルタ形整合回路３０と、ハイパスフィルタ形整合回路（第１のハイパスフィルタ形整合回路）２７と、直列インダクタ（第１の直列インダクタ）２５とが設けられている。また、ローパスフィルタ形整合回路３０は、直列インダクタ２５と並列キャパシタ２２が設けられている。ハイパスフィルタ形整合回路２７は、直列キャパシタ１７と並列インダクタ１８が設けられている。なお、バイパスキャパシタ２４と並列キャパシタ２２と並列インダクタ１８の一端は、グランド１９に接続されている。【０１３５】
第２の整合回路３５は、ハイパスフィルタ形整合回路（第２のハイパスフィルタ形整合回路）２７と直列インダクタ（第２の直列インダクタ）２５が設けられている。また、ハイパスフィルタ形整合回路２７は、コレクタ（ドレイン）バイアス印加用インダクタ２６と、バイパスキャパシタ２４と、直列キャパシタ１７と、並列インダクタ１８とが設けられている。なお、バイパスキャパシタ２４と並列インダクタ１８の一端は、グランド１９に接続されている。【０１３６】
第３の整合回路３６は、直列キャパシタ１７が設けられている。【０１３７】
図１１に示す実施例５の高周波増幅器１００は、図７に示す実施例３の高周波増幅器１００と比較して、第１の整合回路３４が、コレクタ（ドレイン）バイアス線路２３及びバイパスキャパシタ２４で構成されるショートスタブと、直列インダクタ２５及び並列キャパシタ２２で構成されるローパスフィルタ形整合回路３０と、直列キャパシタ１７及び並列インダクタ１８で構成されるハイパスフィルタ形整合回路２７と、直列インダクタ２５とで構成されている点のみが異なる。【０１３８】
つぎに、この実施例５に係る高周波増幅器の動作について図面を参照しながら説明する。図１２は、この発明の実施例５に係る高周波増幅器の出力整合回路のインピーダンスを示すスミスチャートである。【０１３９】
高周波増幅器１００の信号の流れ、バイアスの印加方法、及び出力整合回路１５に要求される条件については、上記の各実施例と同様であるので説明を省略する。【０１４０】
図１１に示す高周波増幅器１００の出力整合回路１５の動作について説明する。図１２（ａ）と（ｂ）は、出力電力が大きい場合と小さい場合の接続点２９から第１の整合回路３４側を見たインピーダンスの軌跡、図１２（ｃ）と（ｄ）は、出力電力が大きい場合と小さい場合の接続点２９から第２の整合回路３５側を見たインピーダンスの軌跡をそれぞれ実線矢印で示す。また、接続点２９から出力端子２までのインピーダンスの軌跡も点線矢印であわせて示している。図１２中のＺｏｕｔ１、Ｚ１１、Ｚ１２、Ｚ１３、Ｚ１４、Ｚ１５、Ｚ１６、Ｚｏｕｔ２、Ｚ２１、Ｚ２２、Ｚ２３、Ｚ２４、Ｚｏｕｔは、それぞれ図１１の回路図上に示す位置から見たインピーダンスである。【０１４１】
図１２（ａ）は出力電力が大きい場合の接続点２９から第１の整合回路３４を見たインピーダンス、図１２（ｂ）は出力電力が小さい場合の接続点２９から第１の整合回路３４を見たインピーダンス、図１２（ｃ）は出力電力が大きい場合の接続点２９から第２の整合回路３５を見たインピーダンス、図１２（ｄ）は出力電力が小さい場合の接続点２９から第２の整合回路３５を見たインピーダンスをそれぞれ示した図である。【０１４２】
図１２（ａ）と（ｄ）より、この実施例５の第１の整合回路３４の構成が実施例３の第１の整合回路３４とは異なるが、出力電力が大きい場合の接続点２９から第１の整合回路３４を見たインピーダンス（第１のインピーダンス）であるＺ１６と、出力電力が小さい場合の接続点２９から第２の整合回路３５を見たインピーダンス（第２のインピーダンス）であるＺ２４とは、略等しいことが解る。従って、上記の『１つ目の条件』を満たすことができる。これにより、出力電力の大小で、増幅素子１１、１２を切替えたいずれの場合においても、高周波増幅器１００の出力インピーダンスＺｏｕｔは、第３の整合回路３６によって、５０オーム（Ω）に整合することが可能となる。従って、高周波増幅器１００は、出力電力が大きい場合も、小さい場合も高出力、高効率の特性を実現することが可能である。【０１４３】
図１２（ｃ）と（ａ）より、この実施例５の第１の整合回路３４の構成が実施例３の第１の整合回路３４とは異なるが、出力電力が大きい場合の接続点２９から第２の整合回路３５を見たインピーダンス（第２のインピーダンス）であるＺ２４が、出力電力が大きい場合の接続点２９から第１の整合回路３４を見たインピーダンス（第１のインピーダンス）であるＺ１６よりも十分に高くなっている。従って、上記の『２つ目の条件』を満たすことができる。これにより、出力整合回路１５内で、高周波信号が第２の整合回路３５の方へ回り込むことによって発生する損失を小さくでき、出力電力が大きい場合の高出力、高効率の特性を実現できる。同時に、高周波信号が第２の整合回路３５の方へ回り込まないことにより、出力電力が大きい場合に、高出力時用最終段増幅素子１１で増幅した高周波信号が、ＯＦＦである低出力時用最終段増幅素子１２を介して入力側へフィードバックすることによって発生する発振を抑圧することができる。すなわち、ＯＦＦである低出力時用最終段増幅素子１２側の回路の出力−入力間のアイソレーションを高めることができ、発振を抑圧することができる。【０１４４】
ここで、出力電力が大きい場合の接続点２９から第２の整合回路３５を見たインピーダンスＺ２４を高くする方法について説明する。低出力時用最終段増幅素子１２のＯＦＦ時の出力インピーダンスＺｏｕｔ２が、図１２（ｃ）に示すように、容量性インピーダンスにあることから、第２の整合回路３５は、直列キャパシタ１７や並列インダクタ１８といったハイパスフィルタ形の整合素子を用いることによって、接続点２９から見たインピーダンスを高くすることができる。その上で、インピーダンス（Ｚ２３）が誘導性となっていることから、第２の整合回路３５は、直列インダクタ２５を最も接続点２９よりの位置に設けている。このように、第２の整合回路３５の接続点２９側にハイパスフィルタ形整合回路２７と、直列インダクタ２５を設ける必要がある。【０１４５】
図１２（ｂ）と（ｄ）より、この実施例５の第１の整合回路３４の構成が実施例３の第１の整合回路３４とは異なるが、出力電力が小さい場合の接続点２９から第１の整合回路３４を見たインピーダンス（第１のインピーダンス）であるＺ１６が、出力電力が小さい場合の接続点２９から第２の整合回路３５を見たインピーダンス（第２のインピーダンス）であるＺ２４よりも十分に高くなっていることが解る。従って、上記の『３つ目の条件』を満たすことができる。これにより、出力整合回路１５内で、高周波信号が第１の整合回路３４の方へ回り込むことによって発生する損失を小さくでき、出力電力が小さい場合の高出力、高効率の特性を実現できる。同時に、高周波信号が第１の整合回路３４の方へ回り込まないことにより、出力電力が小さい場合に、低出力時用最終段増幅素子１２で増幅した高周波信号が、ＯＦＦである高出力時用最終段増幅素子１１を介して入力側へフィードバックすることによって発生する発振を抑圧することができる。すなわち、ＯＦＦである高出力時用最終段増幅素子１１側の回路の出力−入力間のアイソレーションを高めることができ、発振を抑圧することができる。【０１４６】
ここで、出力電力が小さい場合の接続点２９から第１の整合回路３４を見たインピーダンスＺ１６を高くする方法について説明する。高出力時用最終段増幅素子１１のＯＦＦ時の出力インピーダンスＺｏｕｔ１が、図１２（ｂ）に示すように、容量性インピーダンスにあることから、第１の整合回路３４は、ショートスタブを設けることによってインピーダンス（Ｚ１１）を高くすることができる。このショートスタブは、コレクタ（ドレイン）バイアス線路２３とバイパスキャパシタ２４で構成される。しかし、高出力時用最終段増幅素子１１がＯＮの場合の整合のためローパスフィルタ形整合回路３０が設けられたため、インピーダンス（Ｚ１３）が低くなってしまうが、このローパスフィルタ形整合回路３０が１段であることから、インピーダンスは容量性となる。そのため、第１の整合回路３４は、直列キャパシタ１７や並列インダクタ１８といったハイパスフィルタ形の整合素子を用いることによって接続点２９から見たインピーダンスを高くすることができる。その上で、インピーダンスが誘導性となっていることから、第１の整合回路３４は、直列インダクタ２５を最も接続点２９よりの位置に設けている。このように、第１の整合回路３４の接続点２９側に、ハイパスフィルタ形整合回路２７と、直列インダクタ２５を設ける必要がある。【０１４７】
また、この実施例５に係る高周波増幅器１００と、上記の実施例３に係る高周波増幅器１００とを比較すると、実施例３では、ローパスフィルタ形整合回路３０が２段構成であるのに対して、この実施例５では、ローパスフィルタ形整合回路３０が１段であり、かつ、接続点２９よりの位置に、１段のローパスフィルタ形整合回路の代わりにハイパスフィルタ形整合回路２７を設けているため、出力電力が小さい場合に接続点２９からＯＦＦになる高出力時用最終段増幅素子１１側の第１の整合回路３４を見たインピーダンスＺ１６を、図８（ｂ）に示す実施例３と比較して、より高くすることができる。したがって、出力電力が小さい場合に、出力整合回路１５内で、高周波信号が第１の整合回路３４の方へ回り込むことによって発生する損失をさらに小さくでき、出力電力が小さい場合の出力、効率をさらに高めることができる。同時に、高周波信号が第１の整合回路３４の方へ回り込まないことにより、出力電力が小さい場合に、低出力時用最終段増幅素子１２で増幅した高周波信号が、ＯＦＦである高出力時用最終段増幅素子１１を介して入力側へフィードバックすることによって発生する発振をより抑圧することができる。すなわち、ＯＦＦである高出力時用最終段増幅素子１１側の回路の出力−入力間のアイソレーションをより高めることができ、発振をより抑圧することができる。【０１４８】
この実施例５によれば、図１１に示す高周波増幅器１００においては、高出力時用最終段増幅素子１１の出力側に第１の整合回路３４を、低出力時用最終段増幅素子１２の出力側に第２の整合回路３５を、それらの後段に第３の整合回路３６をそれぞれ設けているため、出力電力が大きい場合と小さい場合のいずれの場合も、特性インピーダンスである５０オーム（Ω）へ整合することができ、高周波増幅器として高出力、高効率の特性を実現することが可能である。【０１４９】
また、出力電力が大きい場合と小さい場合のいずれの場合も、接続点２９からＯＦＦしている増幅素子側の整合回路を見たインピーダンスを、接続点２９からＯＮしている増幅素子側の整合回路見たインピーダンスよりも十分に高くすることができるため、増幅された高周波信号がＯＦＦしている増幅素子側の整合回路に回りこむことを抑えることができ、出力整合回路１５の損失を低減でき、高周波増幅器として高出力、高効率の特性を実現することが可能である。さらに、ＯＦＦしている増幅素子側の出力−入力の間のアイソレーションを高めることができ、ＯＦＦしている増幅素子を介した回り込みよる発振を抑圧することが可能である。【０１５０】
さらに、出力電力が小さい場合に、接続点２９から第１の整合回路３４を見たインピーダンスをより高くすることができ、出力整合回路１５内で、高周波信号が第１の整合回路３４の方へ回り込むことによって発生する損失をさらに小さくでき、出力電力が小さい場合の出力、効率をさらに高めることができる。また、ＯＦＦである高出力時用最終段増幅素子１１側の回路の出力−入力間のアイソレーションをより高めることができ、発振をより抑圧することができる。【０１５１】
なお、この実施例５で示した回路は、主に集中定数素子を用いて構成されているが、直列インダクタ２５は直列線路で構成しても構わないし、並列キャパシタ２２はオープンスタブで構成しても構わないし、並列インダクタはショートスタブで構成しても構わない。増幅素子１１、１２は、ヘテロ接合バイポーラトランジスタ（ＨＢＴ）で構成されているが、他のバイポーラトランジスタや、金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）、高電子移動度トランジスタ（ＨＥＭＴ）などの電界効果トランジスタ（ＦＥＴ）などで構成されても構わない。また、コレクタ（ドレイン）バイアス線路２３の代わりに、コレクタ（ドレイン）バイアス印加用インダクタ２６を用いても良く、その逆でも良い。すなわち、コレクタ（ドレイン）バイアス印加用インダクタ２６の代わりに、コレクタ（ドレイン）バイアス線路２３を用いても良い。さらに、コレクタ（ドレイン）バイアス線路２３と、コレクタ（ドレイン）バイアス印加用インダクタ２６は、整合素子を兼ねている。
【実施例６】
【０１５２】
この発明の実施例６に係る高周波増幅器について図１３を参照しながら説明する。図１３は、この発明の実施例６に係る高周波増幅器の構成を示す回路図である。【０１５３】
図１３において、この実施例６に係る高周波増幅器１００は、入力端子１と、出力端子２と、コレクタ（ドレイン）バイアス端子４と、ベース（ゲート）バイアス設定端子５と、モード切替端子６とが設けられている。【０１５４】
また、高周波増幅器１００は、高出力時用最終段増幅素子（第１の増幅素子）１１と、低出力時用最終段増幅素子（第２の増幅素子）１２と、２つの入力整合回路１３と、出力整合回路１５と、２つのベース（ゲート）バイアス制御回路（第１及び第２のバイアス制御回路）１６とが設けられている。高出力時用最終段増幅素子１１の素子サイズは、低出力時用最終段増幅素子１２のサイズよりも大きい。なお、２つのベース（ゲート）バイアス制御回路１６には、電源端子２８がそれぞれ接続されている。【０１５５】
出力整合回路１５は、第１の整合回路３４と、第２の整合回路３５と、第３の整合回路３６と、スイッチ３１とが設けられている。なお、第１の整合回路３４は、接続点２９を介して、第２の整合回路３５は、スイッチ３１及び接続点２９を介して、第３の整合回路３６とそれぞれ接続されている。【０１５６】
第１の整合回路３４は、コレクタ（ドレイン）バイアス線路２３及びバイパスキャパシタ２４から構成されるショートスタブと、ローパスフィルタ形整合回路３０と、直列インダクタ（第１の直列インダクタ）２５とが設けられている。また、ローパスフィルタ形整合回路３０は、直列インダクタ２５と並列キャパシタ２２の回路が２段設けられている。なお、バイパスキャパシタ２４と並列キャパシタ２２の一端は、グランド１９に接続されている。【０１５７】
第２の整合回路３５は、ハイパスフィルタ形整合回路２７と直列インダクタ（第２の直列インダクタ）２５が設けられている。また、ハイパスフィルタ形整合回路２７は、コレクタ（ドレイン）バイアス印加用インダクタ２６と、バイパスキャパシタ２４と、直列キャパシタ１７とが設けられている。なお、バイパスキャパシタ２４の一端は、グランド１９に接続されている。【０１５８】
第３の整合回路３６は、直列キャパシタ１７が設けられている。【０１５９】
図１３に示す高周波増幅器１００は、図７に示す高周波増幅器１００と比較して、第２の整合回路３５と接続点２９の間に、ダイオード３２で構成されるスイッチ３１が設けられている点のみが異なる。【０１６０】
つぎに、この実施例６に係る高周波増幅器の動作について図面を参照しながら説明する。【０１６１】
図７に示す実施例３に係る高周波増幅器１００と異なる部分についてのみ説明する。この実施例６に係る高周波増幅器１００においては、第２の整合回路３４と接続点２９の間に、ダイオード３２で構成されるスイッチ３１が設けられている。このスイッチ３１は、モード切替端子６に印加された電圧によって、出力電力が大きい場合にＯＦＦし、出力電力が小さい場合にＯＮするように制御される。【０１６２】
従って、出力電力が大きい場合に接続点２９から第２の整合回路３５を見たインピーダンスを、スイッチ３１がＯＦＦとなるため、さらに高くすることができる。そのため、出力整合回路１５内で、高周波信号が第２の整合回路３５の方へ回り込むことによって発生する損失を小さくでき、出力電力が大きい場合により高出力、高効率の特性を実現できる。同時に、高周波信号が第２の整合回路３５の方へ回り込まないことにより、出力電力が大きい場合に、高出力時用最終段増幅素子１１で増幅した高周波信号が、ＯＦＦである低出力時用最終段増幅素子１２を介して入力側へフィードバックすることによって発生する発振をさらに抑圧することができる。すなわち、ＯＦＦである低出力時用最終段増幅素子１２側の回路の出力−入力間のアイソレーションをさらに高めることができ、発振をさらに抑圧することができる。【０１６３】
この実施例６によれば、図１３の高周波増幅器１００では、図７の実施例３の高周波増幅器１００の効果に加えて、出力電力が大きい場合に、出力整合回路１５内で、高周波信号が第２の整合回路３５の方へ回り込むことによって発生する損失を小さくでき、出力電力が大きい場合により高出力、高効率の特性を実現できる。同時に、高周波信号が第２の整合回路３５の方へ回り込まないことにより、出力電力が大きい場合に、高出力時用最終段増幅素子１１で増幅した高周波信号が、ＯＦＦである低出力時用最終段増幅素子１２を介して入力側へフィードバックすることによって発生する発振をさらに抑圧することができる。すなわち、ＯＦＦである低出力時用最終段増幅素子１２側の回路の出力−入力間のアイソレーションをさらに高めることができ、発振をさらに抑圧することができる。【０１６４】
この実施例６では、ダイオード３２で構成されるスイッチ３１を、実施例３（図７）に対して適用した場合について説明したが、実施例１（図１）、実施例２（図５）、実施例４（図９）、実施例５（図１１）に対して適用した場合についても、同様の効果を有する。また、この実施例６では、スイッチ３１としてダイオード３２を用いた場合について説明したが、スイッチ３１として、ＦＥＴスイッチや、機械式スイッチなどのスイッチを用いても構わない。【０１６５】
増幅素子１１、１２は、ヘテロ接合バイポーラトランジスタ（ＨＢＴ）で構成されているが、他のバイポーラトランジスタや、金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）、高電子移動度トランジスタ（ＨＥＭＴ）などの電界効果トランジスタ（ＦＥＴ）などで構成されても構わない。また、コレクタ（ドレイン）バイアス線路２３の代わりに、コレクタ（ドレイン）バイアス印加用インダクタ２６を用いても良く、その逆でも良い。すなわち、コレクタ（ドレイン）バイアス印加用インダクタ２６の代わりに、コレクタ（ドレイン）バイアス線路２３を用いても良い。さらに、コレクタ（ドレイン）バイアス線路２３と、コレクタ（ドレイン）バイアス印加用インダクタ２６は、整合素子を兼ねている。
【実施例７】
【０１６６】
この発明の実施例７に係る高周波増幅器について図１４を参照しながら説明する。図１４は、この発明の実施例７に係る高周波増幅器の構成を示す回路図である。【０１６７】
図１４において、この実施例７に係る高周波増幅器１００は、入力端子１と、出力端子２と、コレクタ（ドレイン）バイアス端子４と、ベース（ゲート）バイアス設定端子５と、モード切替端子６とが設けられている。【０１６８】
また、高周波増幅器１００は、高出力時用最終段増幅素子（第１の増幅素子）１１と、低出力時用最終段増幅素子（第２の増幅素子）１２と、２つの入力整合回路１３と、出力整合回路１５と、２つのベース（ゲート）バイアス制御回路（第１及び第２のバイアス制御回路）１６と、ベース（ゲート）接地トランジスタ（第３の増幅素子）３３とが設けられている。高出力時用最終段増幅素子１１の素子サイズは、低出力時用最終段増幅素子１２のサイズよりも大きい。なお、２つのベース（ゲート）バイアス制御回路１６には、電源端子２８がそれぞれ接続されている。【０１６９】
出力整合回路１５は、第１の整合回路３４と、第２の整合回路３５と、第３の整合回路３６とが設けられている。なお、第１及び第２の整合回路３４、３５は、接続点２９を介して第３の整合回路３６と接続されている。【０１７０】
第１の整合回路３４は、コレクタ（ドレイン）バイアス線路２３及びバイパスキャパシタ２４から構成されるショートスタブと、ローパスフィルタ形整合回路３０と、直列インダクタ（第１の直列インダクタ）２５とが設けられている。また、ローパスフィルタ形整合回路３０は、直列インダクタ２５と並列キャパシタ２２の回路が２段設けられている。なお、バイパスキャパシタ２４と並列キャパシタ２２の一端は、グランド１９に接続されている。【０１７１】
第２の整合回路３５は、ハイパスフィルタ形整合回路２７と直列インダクタ（第２の直列インダクタ）２５が設けられている。また、ハイパスフィルタ形整合回路２７は、コレクタ（ドレイン）バイアス印加用インダクタ２６と、バイパスキャパシタ２４と、直列キャパシタ１７とが設けられている。なお、バイパスキャパシタ２４の一端は、グランド１９に接続されている。【０１７２】
第３の整合回路３６は、直列キャパシタ１７が設けられている。【０１７３】
図１４に示す高周波増幅器１００は、図７に示す高周波増幅器１００と比較して、低出力時用最終段増幅素子１２の出力側にカスコード接続したベース（ゲート）接地トランジスタ３３が挿入されている点のみが異なる。【０１７４】
つぎに、この実施例７に係る高周波増幅器の動作について図面を参照しながら説明する。【０１７５】
図７に示す実施例３に係る高周波増幅器１００と異なる部分についてのみ説明する。図１４に示す実施例７に係る高周波増幅器１００においては、低出力時用最終段増幅素子１２の出力側にベース（ゲート）接地トランジスタ３３が挿入されている。このベース（ゲート）接地トランジスタ３３のベース電圧は、ベース（ゲート）バイアス制御回路（第２のバイアス制御回路）１６から供給されている。そして、ベース（ゲート）バイアス制御回路１６は、モード切替端子６からの電圧によって、出力電力が大きい場合にはベース（ゲート）接地トランジスタ３３がＯＦＦし、出力電力が小さい場合にはベース（ゲート）接地トランジスタ３３がＯＮするように制御する。【０１７６】
従って、出力電力が大きい場合に、第２の整合回路３５を介して低出力時用最終段増幅素子１２の方へ回り込んできた信号を、ＯＦＦされたベース（ゲート）接地トランジスタ３３で遮断することによって、高出力時用最終段増幅素子１１で増幅した高周波信号が、ＯＦＦである低出力時用最終段増幅素子１２を介して入力側へフィードバックすることによって発生する発振をさらに抑圧することができる。すなわち、ＯＦＦである低出力時用最終段増幅素子１２側の回路の出力−入力間のアイソレーションをさらに高めることができ、発振をさらに抑圧することができる。【０１７７】
この実施例７によれば、図１４に示す高周波増幅器１００では、図７の実施例３の高周波増幅器１００の効果に加えて、出力電力が大きい場合に、第２の整合回路３５を介して低出力時用最終段増幅素子１２の方へ回り込んできた信号を、ＯＦＦされたベース（ゲート）接地トランジスタ３３で遮断することによって、高出力時用最終段増幅素子１１で増幅した高周波信号が、ＯＦＦである低出力時用最終段増幅素子１２を介して入力側へフィードバックすることによって発生する発振をさらに抑圧することができる。すなわち、ＯＦＦである低出力時用最終段増幅素子１２側の回路の出力−入力間のアイソレーションをさらに高めることができ、発振をさらに抑圧することができる。【０１７８】
この実施例７では、ベース（ゲート）接地トランジスタ３３を図７の実施例３の高周波増幅器１００に対して適用した場合について説明したが、実施例１（図１）、実施例２（図５）、実施例４（図９）、実施例５（図１１）、実施例６（図１３）の高周波増幅器１００に対して適用した場合についても、同様の効果を有する。【０１７９】
増幅素子１１、１２は、ヘテロ接合バイポーラトランジスタ（ＨＢＴ）で構成されているが、他のバイポーラトランジスタや、金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）、高電子移動度トランジスタ（ＨＥＭＴ）などの電界効果トランジスタ（ＦＥＴ）などで構成されても構わない。また、コレクタ（ドレイン）バイアス線路２３の代わりに、コレクタ（ドレイン）バイアス印加用インダクタ２６を用いても良く、その逆でも良い。すなわち、コレクタ（ドレイン）バイアス印加用インダクタ２６の代わりに、コレクタ（ドレイン）バイアス線路２３を用いても良い。さらに、コレクタ（ドレイン）バイアス線路２３と、コレクタ（ドレイン）バイアス印加用インダクタ２６は、整合素子を兼ねている。
【実施例８】
【０１８０】
この発明の実施例８に係る高周波増幅器について図１５を参照しながら説明する。図１５は、この発明の実施例８に係る高周波増幅器の構成を示す回路図である。【０１８１】
図１５において、この実施例８に係る高周波増幅器１００は、入力端子１と、出力端子２と、コレクタ（ドレイン）バイアス端子４と、ベース（ゲート）バイアス設定端子５と、モード切替端子６とが設けられている。【０１８２】
また、高周波増幅器１００は、高出力時用最終段増幅素子（第１の増幅素子）１１と、低出力時用最終段増幅素子（第２の増幅素子）１２と、２つの入力整合回路１３と、出力整合回路１５と、２つのベース（ゲート）バイアス制御回路（第１及び第２のバイアス制御回路）１６と、高出力時用前段増幅素子（第３の増幅素子）８と、低出力時用前段増幅素子（第４の増幅素子）９と、２つの段間整合回路（第１及び第２の段間整合回路）１４とが設けられている。高出力時用最終段増幅素子１１の素子サイズは、低出力時用最終段増幅素子１２のサイズよりも大きい。なお、２つのベース（ゲート）バイアス制御回路１６には、電源端子２８がそれぞれ接続されている。【０１８３】
出力整合回路１５は、第１の整合回路３４と、第２の整合回路３５と、第３の整合回路３６とが設けられている。なお、第１及び第２の整合回路３４、３５は、接続点２９を介して第３の整合回路３６と接続されている。【０１８４】
第１の整合回路３４は、コレクタ（ドレイン）バイアス線路２３及びバイパスキャパシタ２４から構成されるショートスタブと、ローパスフィルタ形整合回路３０と、直列インダクタ（第１の直列インダクタ）２５とが設けられている。また、ローパスフィルタ形整合回路３０は、直列インダクタ２５と並列キャパシタ２２の回路が２段設けられている。なお、バイパスキャパシタ２４と並列キャパシタ２２の一端は、グランド１９に接続されている。【０１８５】
第２の整合回路３５は、ハイパスフィルタ形整合回路２７と直列インダクタ（第２の直列インダクタ）２５が設けられている。また、ハイパスフィルタ形整合回路２７は、コレクタ（ドレイン）バイアス印加用インダクタ２６と、バイパスキャパシタ２４と、直列キャパシタ１７とが設けられている。なお、バイパスキャパシタ２４の一端は、グランド１９に接続されている。【０１８６】
第３の整合回路３６は、直列キャパシタ１７が設けられている。【０１８７】
図１５に示す実施例８の高周波増幅器１００は、図７に示す実施例３の高周波増幅器１００と比較して、高出力時用前段増幅素子８、低出力時用前段増幅素子９及び２つの段間整合回路１４が追加され、切替える増幅素子が２段構成となった点のみが異なる。【０１８８】
つぎに、この実施例８に係る高周波増幅器の動作について図面を参照しながら説明する。【０１８９】
図７に示す実施例３に係る高周波増幅器１００と異なる部分についてのみ説明する。高出力時用前段増幅素子８、低出力時用前段増幅素子９へのコレクタ（ドレイン）バイアスは、コレクタ（ドレイン）バイアス端子４から、段間整合回路１４を介して供給される。高出力時用前段増幅素子８、低出力時用前段増幅素子９へのベース（ゲート）バイアスは、２つのベース（ゲート）バイアス制御回路１６からそれぞれ供給される。【０１９０】
この実施例８によれば、図１５の高周波増幅器１００では、図７の実施例３の高周波増幅器１００の効果に加えて、より高い利得を得ることができる。また、２段増幅器として考えた場合、出力電力が小さい場合に、最終段増幅素子１２だけでなく前段増幅素子９のサイズも小さいため、消費電力をより低減でき、より高効率な特性が実現できる。【０１９１】
図１５の実施例８の高周波増幅器１００では、図７の実施例３に係る高周波増幅器に対して、増幅素子の２段化を適用した場合について説明したが、実施例１（図１）、実施例２（図５）、実施例４（図９）、実施例５（図１１）、実施例６（図１３）、実施例７（図１４）の高周波増幅器１００に対して適用した場合についても、同様の効果を有する。【０１９２】
増幅素子１１、１２は、ヘテロ接合バイポーラトランジスタ（ＨＢＴ）で構成されているが、他のバイポーラトランジスタや、金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）、高電子移動度トランジスタ（ＨＥＭＴ）などの電界効果トランジスタ（ＦＥＴ）などで構成されても構わない。また、コレクタ（ドレイン）バイアス線路２３の代わりに、コレクタ（ドレイン）バイアス印加用インダクタ２６を用いても良く、その逆でも良い。すなわち、コレクタ（ドレイン）バイアス印加用インダクタ２６の代わりに、コレクタ（ドレイン）バイアス線路２３を用いても良い。さらに、コレクタ（ドレイン）バイアス線路２３と、コレクタ（ドレイン）バイアス印加用インダクタ２６は、整合素子を兼ねている。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【国際調査報告】
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