【事件の表示】
　特願２０１５−５２８５８１「メモリセルの分散されたサブブロックにアクセスすることを伴う装置および方法」拒絶査定不服審判事件〔平成２６年　２月２７日国際公開，ＷＯ２０１４／０３１６２４，平成２７年１０月　８日国内公表，特表２０１５−５２９９２９，請求項の数（１８）〕について，次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は，特許すべきものとする。
【理　由】
第１　手続の経緯
　本願は，平成２５年８月２０日（パリ条約による優先権主張　外国庁受理２０１２年８月２１日（以下，左の日を「本願優先日」という。），アメリカ合衆国）を国際出願日とする出願であって，その手続の経緯は以下のとおりである。
平成２８年　３月２８日　審査請求・手続補正書
平成２８年　４月１５日　拒絶理由通知
平成２８年　７月２５日　意見書・手続補正書
平成２８年１０日　３日　拒絶査定（以下，「原査定」という。）
平成２９年　２月　９日　審判請求・手続補正書
平成２９年　９月１２日　拒絶理由通知（以下，「当審拒絶理由通知」という。）
平成２９年１２月１８日　意見書・手続補正書
　
第２　原査定の概要
　原査定の概要は次のとおりである。
（進歩性）この出願の下記の請求項に係る発明は，その出願前に日本国内又は外国において，頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて，その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。
備考
●理由（特許法第２９条第２項）について
・請求項１−２５
・引用文献等　１
（請求項１−２４について）
　引用文献１（特に［００１９］，Ｆｉｇ．１５，１６等）には，斜め方向に配置された複数のブロック（個々のブロックが本願発明の「サブブロック」に相当する，なお，メタブロックが本願発明における「ブロック」に相当する）を同時アクセスするものが記載されている。
　また，引用文献１（［００３５］）には，１つの仮想ブロックアドレスで，特定のメタブロックに関連付けられた全ての物理ブロックの位置が決定されること，すなわち，複数のサブブロック（ブロック）が１つの論理レベルパターン（仮想ブロックアドレス）で選択可能な旨が記載されている。
　ここで，出願人は意見書において，引用文献１のものは，複数の信号が一つの論理レベルパターンを示すことに応じて複数のサブブロックを選択するものではない旨（すなわち，メタブロック選択に複数のアドレス入力が必要である旨）を主張する。
　しかしながら，上記検討の通り，引用文献１（［００３５］）には，１つの仮想ブロックアドレスで，特定のメタブロックに関連付けられた全ての物理ブロックの位置が決定されること，すなわち，複数のサブブロック（ブロック）が１つの論理レベルパターン（仮想ブロックアドレス）で選択可能な旨が記載されているから，出願人の意見は採用できない。
　したがって，請求項１−２５に係る発明は，引用文献１に記載されたものに基づいて当業者が容易に想到し得たものである。
（請求項２５について）
　周知のスタックされた複数のアレイ構造に適用することは当業者には適宜なし得ることである。
　したがって，請求項２５に係る発明は，引用文献１に記載されたもの及び上記周知技術に基づいて当業者が容易に想到し得たものである。
　　　　　　　　　　　引　用　文　献　等　一　覧
１．特表２００７−５２０８４２号公報
第３　当審拒絶理由通知の概要
　当審拒絶理由通知の概要は以下のとおりである。
１．（明確性）本件出願は，特許請求の範囲の記載が下記の点で不備のため，特許法第３６条第６項第２号に規定する要件を満たしていない。
２．（進歩性）この出願の下記の請求項に係る発明は，その出願前に日本国内又は外国において，頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて，その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。
　
　　　　　記　　　（引用文献等については引用文献等一覧参照）
・理由　１（明確性）
・請求項　１〜２８
（１）請求項１〜１８，２５〜２７に係る発明は，いずれも「〜の方法。」と記載されているが，何に関する方法なのかが明らかでない。
（２）請求項１９〜２４，２８において「〜装置。」という記載は，どのようなレベルの装置を意味するのか，たとえばデバイスレベルの「装置」なのか，あるいはデバイスを内蔵する機器レベルの「装置」なのかその外延が明らかでない。
（３）請求項２３において「システムを備える，〜の装置。」というのは，どのようなシステムを備える装置を意味するのか明らかでない。
（４）請求項１，５，１０，１４，２５，２６において「一つの論理レベルパターンを示すこと」というのは，何を意味するのかが，明らかでない。（仮に，アドレス信号を意味するのであれば，現行の表現では，引用文献２の「バンクアドレス信号」も含まれる点に留意されたい。）
・理由　２（進歩性）
・請求項　１〜２８
・引用文献　２
・備考 
　引用文献２の，特に図２には，多バンク構成のＤＲＡＭの動作電流増加という技術的課題に対する具体的解決策として，複数の単位メモリセルアレイ（本願発明において「サブブロック」に相当）が複数の行及び列を成すように配置され構成されたメモリセルアレイ（本願発明において「メモリアレイ」に相当）において，１つの論理レベルパターンであるバンクアドレスに応じて，中央のインタフェース回路１を跨いで上下に，かつロウ・デコーダ４を跨いで左右に分割してレイアウトされた単位メモリセルアレイに同時にアクセス可能なメモリセルを備えたＤＲＡＭ及びメモリセルへのアクセス方法が開示されている。（図２参照）
　この時，各単位メモリセルアレイ間では，ワード線及びビット線は物理的に分断されていることから，本願発明のいう「メモリセル」が「同一の行及び同一の列にはない」に相当するものと解される。
　また，図２は，単位メモリセルアレイがインタフェース回路１及びロウ・デコーダ４に対して対称的に配置されているが，段落【００７１】には，「なお本発明は上記の実施の形態に限定されることはない。第１の実施の形態ではバンク・アドレスで選択される上下各２個の単位メモリセルアレイ３がインタフェース回路１に対して互いに対称の位置にあるものが選択される場合を説明したが，必ずしもこれに限定されるものではない。バンクアドレスで選択される単位メモリセルアレイがインタフェース回路の上下に分散配置されれば同様の効果を得ることができる。このとき，インタフェース回路の上下に分散配置される単位メモリセルアレイの数は，必ずしも同数である必要はない。」と記載されており，対称性を有しない場合，換言すれば，行や列が異なり得る，よりランダムな配置も示唆している点に留意されたい。
　　　　　　　　　　引　用　文　献　等　一　覧
２．特開２０００−１９５２５２号公報 
第４　本願発明
　本願請求項１ないし１８に係る発明（以下，「本願発明１」ないし「本願発明１８」という。）は，平成２９年１２月１８日付けの手続補正で補正された特許請求の範囲に記載された事項により特定される発明であり，以下のとおりの発明である。
「【請求項１】
　複数の行及び列を成すように配列された多数のサブブロックを含むメモリアレイに対して所定の信号を発生することと，
　前記所定の信号に応じて前記多数のサブブロックの中から複数のサブブロックを選択し同時にアクセスすること，
とを含み，前記同時にアクセスされる複数のサブブロックは，前記複数のサブブロック内のどのサブブロックにおいても同一の行及び同一の列にはない，メモリデバイスをアクセスする方法。
　【請求項２】
　前記複数のサブブロックのうちの第１サブブロックは，前記複数のサブブロックのうちの第２サブブロックのｘ座標およびｙ座標と同じではないｘ座標およびｙ座標を有し，前記ｘ座標および前記ｙ座標は，デカルト座標系の一部である，請求項１に記載のメモリデバイスをアクセスする方法。
　【請求項３】
　前記複数のサブブロックのうちの第１サブブロックは，前記複数のサブブロックのうちの第２サブブロックの動径座標および角度座標と同じではない動径座標および角度座標を有する，請求項１に記載のメモリデバイスをアクセスする方法。
　【請求項４】
　複数の行および複数の列を成すように配列されて構成された多数のサブブロックを含むメモリアレイを備える装置においてメモリ要求を受信することと，
　前記装置において前記メモリ要求を実行すること，を含み，
　前記実行が，前記メモリアレイに対して所定の信号を発生し，前記所定の信号に応じて前記多数のサブブロックの中から複数のサブブロック内のデータに同時にアクセスすること，を含み，
　前記同時にアクセスされる複数のサブブロックは，前記複数のサブブロック内のどのサブロックにおいても同一の行及び列にはない，メモリデバイスをアクセスする方法。
　【請求項５】
　前記アクセスすることは，前記複数のサブブロックのメモリセルに書き込むことを含む請求項４に記載のメモリデバイスをアクセスする方法。
　【請求項６】
　前記アクセスすることは，前記複数のサブブロックのメモリセルからデータを読み出すことを含む請求項４に記載のメモリデバイスをアクセスする方法。
　【請求項７】
　前記アクセスすることは，前記複数のサブブロックのメモリセルからデータを消去することを含む請求項４に記載のメモリデバイスをアクセスする方法。
　【請求項８】
　複数の行及び複数の列を成すように配置された多数のサブブロックを有するメモリアレイに対して所定の信号を発生し，前記所定の信号に応答して前記多数のサブブロックの中から複数のサブブロックに同時にアクセスすることを含み，
　前記同時にアクセスされるサブブロックは，前記複数のサブブロック内のどのサブブロックにおいても同じ行及び列にはないように，前記メモリアレイ内のアクセスされていないサブブロックによって互いに分離されている，メモリデバイスをアクセスする方法。
　【請求項９】
　前記複数のサブブロックにアクセスすることは，夫々電荷貯蔵セルを有する前記複数のサブブロックにアクセスすることをさらに含む，請求項８に記載のメモリデバイスをアクセスする方法。
　【請求項１０】
　前記複数のサブブロックは，２次元アレイ内に設けられている，請求項８に記載のメモリデバイスをアクセスする方法。
　【請求項１１】
　前記複数のサブブロックは，３次元アレイ内に設けられている，請求項８に記載のメモリデバイスをアクセスする方法。
　【請求項１２】
　複数の行および複数の列を成すように配列された多数のサブブロックを有するメモリアレイに対して所定の信号を発生し，前記所定の信号に応じて前記多数のサブブロックの中から複数のサブブロックへの同時アクセスを有効にするメモリデバイスをアクセスする方法であって，
　前記所定の信号に応じて有効にされたサブブロックの各々は，アクセスを有効にされていないメモリアレイ内のメモリセルのサブブロックのみに隣接し，前記有効にされた複数のサブブロックは，前記複数のサブブロックのどのサブブロックにおいても同じ行及び列にはない，メモリデバイスをアクセスする方法。
　【請求項１３】
　前記複数のサブブロックを有効にすることは，デコーダ回路内の複数の復号信号に応答して，各有効にされたサブブロックにイネーブル信号を提供することをさらに含む，請求項１２に記載のメモリデバイスをアクセスする方法。
　【請求項１４】
　前記複数のサブブロックを有効にすることは，プログラミング電圧，リード電圧，または消去電圧を受信するように，前記サブブロック内のメモリセルに結合されたアクセス線を有効にすることをさらに含む，請求項１２に記載のメモリデバイスをアクセスする方法。
　【請求項１５】
　複数の行及び複数の列を成すように配置された多数のサブブロックを有するメモリセルアレイと，
　複数の信号線と，
　前記複数の信号上の所定の信号に基づいて前記多数のサブブロックの中から複数のサブブロックを同時に有効にするように構成されたデコード回路と，を含み，
　同時に有効にされる前記サブブロックは，前記複数のサブブロックのどのサブブロックにおいても位置する行及び列は互いに異なる，メモリデバイス。
　【請求項１６】
　前記有効にされた前記複数のサブブロックは，有効にされないサブブロックのみに隣接する，請求項１５に記載のメモリデバイス。
　【請求項１７】
　前記サブブロックは，電荷捕獲トランジスタを備える，請求項１５に記載のメモリデバイス。
　【請求項１８】
　前記サブブロックは，フローティングゲートトランジスタを備える，請求項１５に記載のメモリデバイス。」
第５　引用文献，引用発明等
１　原査定の引用文献１について
　原査定で引用された，特表２００７−５２０８４２号公報（以下，「引用文献１」という。）には，図面とともに，次の記載がある。（下線は当審において付加した。以下同じ。）
ア　「【技術分野】
【０００１】
　本発明は，一般に，
半導体不揮発性データ格納システムに関し
イ　「【００１９】
　より高い効率のために，メモリシステムは，より大きい構造を導入することにより並列性を増大させることがよくある。例えば，
書き込み，読み出し，またはその両方が並行して行える多数の半自律的なアレイを有するメモリシステムにおいて
異なるアレイからのブロックは，「メタブロック」構造にグループ化され，コントローラは，同時に操作される多重ブロックを考慮して，データの論理ブロックを対応する論理メタブロックに形成する。１つのメタブロックは，単一のメモリチップを有する複数のプレーンまたはいくつかのメモリチップを越えて分布された１つ以上のプレーンから形成することができる。
ウ　「【００３５】
　本発明の１つの実施形態において，
メタブロックの１つの特徴は，（第１の物理ブロックアドレスに関連付けられた）第１の仮想ブロックアドレスが，その特定のメタブロックに関連付けられた残りの物理ブロックの位置を決定するために必要な唯一の情報であり，残りのリンクされたメタブロックはリンキング・アルゴリズムにより決定される
　前記アないしウの記載から，引用文献１には次の技術的事項が記載されていると認められる。
　「半導体不揮発性データ格納システムに関し，書き込み，読み出し，またはその両方が並行して行える多数の半自律的なアレイを有するメモリシステムにおいて，異なるアレイからのブロックは，「メタブロック」構造にグループ化され，コントローラは，同時に操作される多重ブロックを考慮して，データの論理ブロックを対応する論理メタブロックに形成し，１つのメタブロックは，単一のメモリチップを有する複数のプレーンまたはいくつかのメモリチップを越えて分布された１つ以上のプレーンから形成することができる。また，メタブロックの１つの特徴は，（第１の物理ブロックアドレスに関連付けられた）第１の仮想ブロックアドレスが，その特定のメタブロックに関連付けられた残りの物理ブロックの位置を決定するために必要な唯一の情報であり，残りのリンクされたメタブロックはリンキング・アルゴリズムにより決定される。」
２　当審の引用文献２について
　当審で引用された，特開２０００−１９５２５２号公報（以下，「引用文献２」という。）には，図面とともに，次の記載がある。
（１）引用文献２の記載事項
ア　「【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に係り，特に
多バンク構成を有する半導体記憶装置におけるバンク・アドレスの割付けに関するもの
イ　「【００１７】
【課題を解決するための手段】本発明の半導体記憶装置は，高速データ転送可能な多バンク構成ＤＲＡＭの形成において，各バンクを構成する複数の単位メモリセルアレイの割付けが，インタフェース回路を挟んでその両側に配置される単位メモリセルアレイに分割して行われることに特徴がある。
【００１８】なお，このとき１個のバンクを構成する単位メモリセルアレイの分割は，インタフェース回路の中心に対して互いに対角要素の位置にあるものを選択して，同−バンクに割り付けることを特徴とする。
【００１９】具体的には本発明の半導体記憶装置は，半導体チップの中央部に配置されたインタフェース回路と，このインタフェース回路の両側に配置された複数の単位メモリセルアレイからなるバンクと，複数の前記バンクからなる多バンク構成の第１，第２のメモリセルアレイとを有し，
同一バンク・アドレスにより活性化される前記複数の単位メモリセルが，前記第１，第２のメモリセルアレイに分割配置されること
【００２０】また，本発明の半導体記憶装置は，同一の前記バンクを構成する複数の単位メモリセルアレイの割付けが，前記第１のメモリセルアレイに含まれる少なくとも１つの単位メモリセルアレイと，前記第２のメモリセルアレイに含まれる少なくとも１つの単位メモリセルアレイとに分割してなされることを特徴とする。
（中略）
【００２３】また，本発明の半導体記憶装置は，複数の単位メモリセルアレイからなるバンクと，複数の前記バンクからなる多バンク構成の第１，第２のメモリセルアレイとを具備し，縦横２辺からなる半導体チップの表面に形成された半導体記憶装置であって，長手方向が横の辺と平行になるように，半導体チップの中央部に配置されたインタフェース回路と，このインタフェース回路の縦方向の両側に，このインタフェース回路に対して互いに対称となるように配置された前記多バンク構成の第１，第２のメモリセルアレイとを備え，前記第１，第２のメモリセルアレイは，それぞれ前記バンクを構成する単位メモリセルアレイがマトリックス状に配列した構造を備え，前記第１，第２のメモリセルアレイは，前記マトリックス状に配列した
単位メモリセルアレイの第１の列と第２の列とが，それぞれロウ・デコーダを介して互いに対向する構成部分をさらに備え
ウ　「【００４４】第２の実施の形態では，図２にハッチで示すように，
同一のバンクアドレスにより選択・活性化される４個の単位メモリセルアレイ
エ　「【００７１】なお本発明は上記の実施の形態に限定されることはない。第１の実施の形態ではバンク・アドレスで選択される上下各２個の単位メモリセルアレイ３がインタフェース回路１に対して互いに対称の位置にあるものが選択される場合を説明したが，必ずしもこれに限定されるものではない。バンクアドレスで選択される単位メモリセルアレイがインタフェース回路の上下に分散配置されれば同様の効果を得ることができる。このとき，インタフェース回路の上下に分散配置される単位メモリセルアレイに同時にアクセス可能なメモリセルを備えたＤＲＡＭ及びメモリセルの必ずしも同数である必要はない。」
オ　図２には以下のものが記載されていると認められる。
　
　複数の行及び列を成すように多数の単位メモリセルアレイ３を含むメモリセルアレイ２を備えた多バンク構成のＤＲＡＭにおいて，同時に選択・活性化する同一のバンクアドレスの複数の単位メモリセルアレイ３は，前記単位メモリセルアレイの第１の列と第２の列とが，それぞれロウ・デコーダ４を介して互いに対向する構成部分を備え，インタフェース回路１の上下に分散配置された多バンク構成のＤＲＡＭ。
（２）引用方法発明　
　前記アないしオの記載から，引用文献２には以下の方法の発明（以下，「引用方法発明」という。）が記載されていると認められる。
「複数の行及び列を成すように多数の単位メモリセルアレイ３を含むメモリセルアレイ２を備えた多バンク構成のＤＲＡＭにおいて，バンクアドレスに応じて多数の単位メモリセルアレイ３から同一のバンクアドレスの複数の単位メモリセルアレイ３を同時に選択・活性化すること，前記同時に選択・活性化する同一のバンクアドレスの複数の単位メモリセルアレイ３は，前記単位メモリセルアレイの第１の列と第２の列とが，それぞれロウ・デコーダ４を介して互いに対向する構成部分を備え，インタフェース回路１の上下に分散配置された多バンク構成のＤＲＡＭをアクセスする方法。」
（３）引用装置発明
　前記アないしオから，引用文献２には，以下の発明（以下，「引用装置発明」という。）が記載されているものと認められる。
「複数の行及び列を成すように多数の単位メモリセルアレイ３を含むメモリセルアレイ２を備えた多バンク構成のＤＲＡＭにおいて，バンクアドレスに応じて多数の単位メモリセルアレイ３から同一のバンクアドレスの複数の単位メモリセルアレイ３を同時に選択・活性化すること，前記同時に選択・活性化する同一のバンクアドレスの複数の単位メモリセルアレイ３は，前記単位メモリセルアレイの第１の列と第２の列とが，それぞれロウ・デコーダ４を介して互いに対向する構成部分を備え，インタフェース回路１の上下に分散配置された多バンク構成のＤＲＡＭ。」
第６　判断
１　明確性について
　平成２９年１２月１８日の手続補正によって，請求項１ないし１８に係る発明の明確性に関する拒絶理由は解消した。
２　進歩性について
（１）本願発明１について
　ア　本願発明１と引用方法発明の対比
（ア）引用方法発明の「単位メモリセルアレイ３」，「メモリセルアレイ２」は，各々本願発明１の「サブブロック」，「メモリアレイ」に相当するので，引用方法発明の「複数の行及び列を成すように多数の単位メモリセルアレイ３を含むメモリセルアレイ２」は，本願発明１の「複数の行及び列を成すように配列された多数のサブブロックを含むメモリアレイ」に相当する。
（イ）引用方法発明の「多バンク構成のＤＲＡＭ」は，ＤＲＡＭがメモリデバイスであるから，本願発明１の「メモリデバイス」に相当する。
（ウ）引用方法発明の「バンクアドレス」は，「単位メモリセルアレイ３」を活性化・選択するための信号であり，活性化とは当該単位メモリセルアレイへの読み出し，書き込みを可能にすること，すなわちアクセス可能なことを含む概念であるから，下記相違点（１）の点を除き，本願発明１の「所定の信号」に相当する。
（エ）引用方法発明の「バンクアドレスに応じて多数の単位メモリセルアレイ３から複数の単位メモリセルアレイ３を同時に選択・活性化すること」は，前記（ア），（ウ）を考慮すると，本願発明１の「前記所定の信号に応じて前記多数のサブブロックの中から複数のサブブロックを選択し，同時にアクセスすること」に相当する。
（オ）引用方法発明の「前記同時に選択・活性化する同一のバンクアドレスの複数の単位メモリセルアレイ３」は，本願発明の１「前記同時にアクセスされる複数のサブブロック」に相当する。
（カ）引用方法発明の「多バンク構成のＤＲＡＭをアクセスする方法」は，前記（ウ）を考慮すると，本願発明１の「メモリデバイスをアクセスする方法」に相当する。
　そうすると，本願発明１と引用方法発明とは，以下の（キ）の点で一致し，（ク）の点で相違する。
（キ）一致点
　複数の行及び列を成すように配列された多数のサブブロックを含むメモリアレイに対して，前記所定の信号に応じて前記多数のサブブロックの中から複数のサブブロックを選択し同時にアクセスすること，
とを含み，メモリデバイスをアクセスする方法。
（ク）相違点
　相違点（１）
　本願発明１では，「所定の信号を発生すること」を含むのに対して，引用方法発明では，「所定の信号を発生すること」について明示されていない点。
　相違点（２）
　本願発明１は，「前記同時にアクセスされる複数のサブブロックは，前記複数のサブブロック内のどのサブブロックにおいても同一の行及び同一の列にはない」のに対して，引用方法発明では，前記同時に選択・活性化する同一のバンクアドレスの複数の単位メモリセルアレイ３は，前記単位メモリセルアレイの第１の列と第２の列とが，それぞれロウ・デコーダ４を介して互いに対向する構成部分を備え，インタフェース回路１の上下に分散配置された点。　
イ　相違点についての検討
　前記相違点（２）について検討する。
　引用方法発明において，同時に選択・活性化する同一のバンクアドレスの複数の単位メモリセルアレイ３を分散配置することは記載されているが，分散配置を具体化する際に，「同時にアクセスされる複数のサブブロックは，前記複数のサブブロック内のどのサブブロックにおいても同一の行及び同一の列にはない」ことまでは記載されておらず，また示唆もない。
　また，上記相違点（２）を有することにより，本願発明１は，メモリ動作中にアレイ内のノイズを低減するようにセルのアレイにわたって電流を分散させることができ，これは，大幅な性能向上およびより確実な動作につながり得るという有利な効果を奏する（本願明細書【００３３】参照）。
ウ　まとめ
　したがって，本願発明１は，引用文献２に記載された発明に基づいて，当業者が容易に発明をすることができたとはいえない。
（２）本願発明２及び３について　
　本願発明２及び３は，本願発明１を引用し，本願発明１の発明特定事項を全て含み，さらに他の発明特定事項を付加したものに相当するから，本願発明１が引用文献２に記載された発明に基づいて当業者が容易に発明をすることができたものとはいえない以上，本願発明２及び３も引用文献２に記載された事項に基づいて当業者が容易に発明をすることができたとは認められない。
（３）本願発明４について
　ア　本願発明４と引用方法発明の対比
（ア）引用方法発明の「多バンク構成のＤＲＡＭ」は，本願発明５の「多数のサブブロックを含むメモリアレイを備える装置」に相当する。
　前記（１）アを考慮して，本願発明４と引用方法発明とを対比すると以下の（イ）の点で一致し，（ウ）の点で相違する。
（イ）一致点
　複数の行および複数の列を成すように配列されて構成された多数のサブブロックを含むメモリアレイを備える装置において，前記所定の信号に応じて
前記多数のサブブロックの中から複数のサブブロック内のデータに同時にアクセスすること，を含み，メモリデバイスをアクセスする方法。
（ウ）相違点
　相違点（１）
　本願発明４は，「前記装置において前記メモリ要求を実行することを含み，前記実行が，前記メモリアレイに対して所定の信号を発生」するのに対して，引用方法発明では，これらの動作について明示していない点。
　相違点（２）
　本願発明４は，「前記同時にアクセスされる複数のサブブロックは，前記複数のサブブロック内のどのサブロックにおいても同一の行及び列にはない」のに対して，引用方法発明では，前記同時に選択・活性化する同一のバンクアドレスの複数の単位メモリセルアレイ３は，前記単位メモリセルアレイの第１の列と第２の列とが，それぞれロウ・デコーダ４を介して互いに対向する構成部分を備え，インタフェース回路１の上下に分散配置された点。
イ　相違点についての検討
　前記相違点（２）について，前記（１）イと同様である。
ウ　まとめ
　したがって，本願発明４は，引用文献２に記載された発明に基づいて，当業者が容易に発明をすることができたとはいえない。
（４）本願発明５ないし７について　
　本願発明５ないし７は，本願発明４を引用し，本願発明４の発明特定事項を全て含み，さらに他の発明特定事項を付加したものに相当するから，本願発明４が引用文献２に記載された発明に基づいて当業者が容易に発明をすることができたものとはいえない以上，本願発明５ないし７も引用文献２に記載された事項に基づいて当業者が容易に発明をすることができたとは認められない。
（５）本願発明８について
ア　本願発明８と引用方法発明の対比
　前記（１）アを考慮して，本願発明８と引用方法発明とを対比すると，以下の（ア）の点で一致し，（イ）の点で相違する。
（ア）一致点
　複数の行及び複数の列を成すように配置された多数のサブブロックを有するメモリアレイに対して前記所定の信号に応答して前記多数のサブブロックの中から複数のサブブロックに同時にアクセスすることを含み，
　メモリデバイスをアクセスする方法。
（イ）相違点
　相違点（１）
　本願発明８では，メモリアレイに対して「所定の信号を発生」するのに対して，引用方法発明では，「所定の信号を発生」する点について明示していない点。
　相違点（２）
　本願発明８では，「前記同時にアクセスされるサブブロックは，前記複数のサブブロック内のどのサブブロックにおいても同じ行及び列にはないように，前記メモリアレイ内のアクセスされていないサブブロックによって互いに分離されている」のに対して，引用方法発明では，前記同時に選択・活性化する同一のバンクアドレスの複数の単位メモリセルアレイ３は，前記単位メモリセルアレイの第１の列と第２の列とが，それぞれロウ・デコーダ４を介して互いに対向する構成部分を備え，インタフェース回路１の上下に分散配置された点。
イ　相違点についての検討
　前記相違点（２）について検討する。
　引用方法発明において，同時に選択・活性化する同一のバンクアドレスの複数の単位メモリセルアレイ３を分散配置することは記載されているが，分散配置を具体化する際に，「前記同時にアクセスされるサブブロックは，前記複数のサブブロック内のどのサブブロックにおいても同じ行及び列にはないように，前記メモリアレイ内のアクセスされていないサブブロックによって互いに分離されている」点について，引用文献２には，記載されておらず，また示唆もない。
　また，上記相違点（２）を有することにより，本願発明８は，メモリ動作中にアレイ内のノイズを低減するようにセルのアレイにわたって電流を分散させることができ，これは，大幅な性能向上およびより確実な動作につながり得るという有利な効果を奏する（本願明細書【００３３】参照）。
ウ　まとめ
　したがって，本願発明８は，引用文献２に記載された発明に基づいて，当業者が容易に発明をすることができたとはいえない。
（６）本願発明９ないし１１について　
　本願発明９ないし１１は，本願発明８を引用し，本願発明８の発明特定事項を全て含み，さらに他の発明特定事項を付加したものに相当するから，本願発明８が引用文献２に記載された発明に基づいて当業者が容易に発明をすることができたものとはいえない以上，本願発明９ないし１１も引用文献２に記載された事項に基づいて当業者が容易に発明をすることができたとは認められない。
（７）本願発明１２について
ア　本願発明１２と引用方法発明の対比
　前記（１）アを考慮して，本願発明１２と引用方法発明とを対比すると，以下の（ア）の点で一致し，（イ）の点で相違する。
（ア）一致点
　複数の行および複数の列を成すように配列された多数のサブブロックを有するメモリアレイに対して，前記所定の信号に応じて前記多数のサブブロックの中から複数のサブブロックへの同時アクセスを有効にするメモリデバイスをアクセスする方法。
（イ）相違点
　相違点（１）
　本願発明１２では，「所定の信号を発生」するのに対して，引用方法発明では，「所定の信号を発生」する点について明示されていない点。
　相違点（２）
　本願発明１２では，「前記所定の信号に応じて有効にされたサブブロックの各々は，アクセスを有効にされていないメモリアレイ内のメモリセルのサブブロックのみに隣接し，前記有効にされた複数のサブブロックは，前記複数のサブブロックのどのサブブロックにおいても同じ行及び列にはない」のに対して，引用方法発明では，前記同時に選択・活性化する同一のバンクアドレスの複数の単位メモリセルアレイ３は，前記単位メモリセルアレイの第１の列と第２の列とが，それぞれロウ・デコーダ４を介して互いに対向する構成部分を備え，インタフェース回路１の上下に分散配置された点。
イ　相違点についての検討
　前記相違点（２）について検討する。
　引用方法発明において，同時に選択・活性化する同一のバンクアドレスの複数の単位メモリセルアレイ３を分散配置することは記載されているが，分散配置を具体化する際に，「前記所定の信号に応じて有効にされたサブブロックの各々は，アクセスを有効にされていないメモリアレイ内のメモリセルのサブブロックのみに隣接し，前記有効にされた複数のサブブロックは，前記複数のサブブロックのどのサブブロックにおいても同じ行及び列にはない」という点について，引用文献２には，記載されておらず，また示唆もない。
　また，上記相違点（２）を有することにより，本願発明１２は，メモリ動作中にアレイ内のノイズを低減するようにセルのアレイにわたって電流を分散させることができ，これは，大幅な性能向上およびより確実な動作につながり得るという有利な効果を奏する（本願明細書【００３３】参照）。
ウ　まとめ
　したがって，本願発明１２は，引用文献２に記載された発明に基づいて，当業者が容易に発明をすることができたとはいえない。
（８）本願発明１３及び１４について　
　本願発明１３及び１４は，本願発明１２を引用し，本願発明１２の発明特定事項を全て含み，さらに他の発明特定事項を付加したものに相当するから，本願発明１２が引用文献２に記載された発明に基づいて当業者が容易に発明をすることができたものとはいえない以上，本願発明１３及び１４も引用文献２に記載された事項に基づいて当業者が容易に発明をすることができたとは認められない。
（９）本願発明１５について
ア　本願発明１５と引用装置発明の対比
（ア）引用装置発明の「ロウ・デコーダ」は，下記相違点（１）の点を除き，本願発明１５の「デコード回路」に相当する。
　前記（１）アを考慮し，本願発明１５と引用装置発明とを対比すると，以下の（イ）の点で一致し，（ウ）の点で相違する。
（イ）一致点
　複数の行及び複数の列を成すように配置された多数のサブブロックを有するメモリセルアレイ，及びデコード回路とを含むメモリデバイス。
（ウ）相違点
　相違点（１）
　本願発明１５では，「複数の信号線と，前記複数の信号上の所定の信号に基づいて前記多数のサブブロックの中から複数のサブブロックを同時に有効にするように構成されたデコード回路」を有するのに対して，引用装置発明は，複数の信号線及びロウ・デコーダの機能について明示されていない点。
　相違点（２）
　本願発明１５では，「同時に有効にされる前記サブブロックは，前記複数のサブブロックのどのサブブロックにおいても位置する行及び列は互いに異なる」のに対して，引用装置発明では，前記同時に選択・活性化する同一のバンクアドレスの複数の単位メモリセルアレイ３はロウ・デコーダ４を介して互いに対向する構成部分を備え，かつインタフェース回路１の上下に分散配置されている点。
イ　相違点についての検討
　以下，相違点（２）について検討する。
　引用装置発明において，同時に選択・活性化する同一のバンクアドレスの複数の単位メモリセルアレイ３を分散配置することは記載されているが，分散配置を具体化する際に，「同時に有効にされる前記サブブロックは，前記複数のサブブロックのどのサブブロックにおいても位置する行及び列は互いに異なるように配置する」点について，引用文献２には記載されておらず，また示唆もない。
　また，上記相違点（２）を有することにより，本願発明１５は，メモリ動作中にアレイ内のノイズを低減するようにセルのアレイにわたって電流を分散させることができ，これは，大幅な性能向上およびより確実な動作につながり得るという有利な効果を奏する（本願明細書【００３３】参照）。　
ウ　まとめ
　したがって，本願発明１５は，引用文献２に記載された発明に基づいて，当業者が容易に発明をすることができたとはいえない。
（８）本願発明１６ないし１８について　
　本願発明１６ないし１８は，本願発明１５を引用し，本願発明１５の発明特定事項を全て含み，さらに他の発明特定事項を付加したものに相当するから，本願発明１５が引用文献２に記載された発明に基づいて当業者が容易に発明をすることができたものとはいえない以上，本願発明１６ないし１８も引用文献２に記載された事項に基づいて当業者が容易に発明をすることができたとは認められない。
第７　原査定について
　平成２９年１２月１８日付けの手続補正により，本願発明１ないし１１は，「同時にアクセスされる前記サブブロックは，前記複数のサブブロックのどのサブブロックにおいても位置する行及び列は互いに異なる」点，本願発明１２ないし１４は，「有効にされた前記サブブロックは，前記複数のサブブロックのどのサブブロックにおいても位置する行及び列は互いに異なる」点，本願発明１５ないし１８は，「同時に有効にされる前記サブブロックは，前記複数のサブブロックのどのサブブロックにおいても位置する行及び列は互いに異なる」点という技術的事項を各々有するものとなった。当該各技術的事項は，引用文献１に記載されておらず，本願優先日前における周知技術でもないので，本願発明１ないし１８は，当業者であっても，引用文献１に基づいて容易に発明できたものではない。
　したがって，原査定の理由を維持することはできない。
第８　結言
　以上のとおりであるから，原査定の理由によっては，本願を拒絶することはできない。
　また，他に本願を拒絶すべき理由を発見しない。
　よって，結論のとおり審決する。