(57)【要約】  第１から第ｎ（ｎは３以上の整数）のｎ個のレジスタおよび第１から第ｋ（ｋは２以上の整数）のｋ個の排他的論理和回路を用いてｋビット並列の擬似ランダムデータを生成する装置であって、第ｍのレジスタ（ｍは１からｎ−ｋの整数）の出力は、第（ｍ＋ｋ）のレジスタに入力されており、第１から第（ｋ−１）の排他的論理和回路の出力は、第２から第ｋの排他的論理和回路に入力されており、第１のレジスタの出力は、第１の排他的論理和回路に入力されており、第１から第ｋの排他的論理和回路の出力は、第ｋから第１のレジスタに入力されており、第（ｎ−ｋ＋１）から第ｎのｋ個のレジスタからの出力は、第ｋから第１の排他的論理和回路に入力され、かつ、ｋビット並列の擬似ランダムデータとして取り出される。
2008142735.tif 000002
【特許請求の範囲】
【請求項１】
第１から第ｎ（ｎは３以上の整数）のｎ個のレジスタおよび第１から第ｋ（ｋは２以上の整数）のｋ個の排他的論理和回路を用いてｋビット並列の擬似ランダムデータを生成する方法であって、
第ｍのレジスタ（ｍは１からｎ−ｋの整数）の出力を、第（ｍ＋ｋ）のレジスタに入力し、
第１から第（ｋ−１）の排他的論理和回路の出力を、第２から第ｋの排他的論理和回路に入力し、
第１のレジスタの出力を、第１の排他的論理和回路に入力し、
第１から第ｋの排他的論理和回路の出力を、第ｋから第１のレジスタに入力し、
第（ｎ−ｋ＋１）から第ｎのｋ個のレジスタからの出力を、第ｋから第１の排他的論理和回路に入力し、かつ、ｋビット並列の擬似ランダムデータとして取り出す、
ことを特徴とする擬似ランダムデータを生成する方法。
【請求項２】
第１から第ｎ（ｎは３以上の整数）のｎ個のレジスタおよび第１から第ｋ（ｋは２以上の整数）のｋ個の排他的論理和回路を用いてｋビット並列の擬似ランダムデータを生成する装置であって、
各レジスタの出力は、（ｋ−１）個のレジスタを飛び越してその次のレジスタに入力されるよう接続され、
終段に近い側のそれぞれのレジスタからの帰還出力が、初段に近い側のそれぞれの排他的論理和回路に入力され、
それぞれの排他的論理和回路の出力は、それぞれ次の排他的論理和回路に入力され、さらに、初段に近い側のレジスタに初段に遠い側から順に入力され、
終段に近い側のそれぞれのレジスタからの出力が、ｋビット並列の擬似ランダムデータとして取り出されている、
ことを特徴とする擬似ランダムデータを生成する装置。
【請求項３】
第１から第ｎ（ｎは３以上の整数）のｎ個のレジスタおよび第１から第ｋ（ｋは２以上の整数）のｋ個の排他的論理和回路を用いてｋビット並列の擬似ランダムデータを生成する装置であって、
第ｍのレジスタ（ｍは１からｎ−ｋの整数）の出力は、第（ｍ＋ｋ）のレジスタに入力されており、
第１から第（ｋ−１）の排他的論理和回路の出力は、第２から第ｋの排他的論理和回路に入力されており、
第１のレジスタの出力は、第１の排他的論理和回路に入力されており、
第１から第ｋの排他的論理和回路の出力は、第ｋから第１のレジスタに入力されており、
第（ｎ−ｋ＋１）から第ｎのｋ個のレジスタからの出力は、第ｋから第１の排他的論理和回路に入力され、かつ、ｋビット並列の擬似ランダムデータとして取り出されている、
ことを特徴とする擬似ランダムデータを生成する装置。
【請求項４】
第１から第ｎ（ｎは３以上の整数）のｎ個のレジスタおよび第１から第ｋ（ｋは２以上の整数）のｋ個の排他的論理和回路を用いてｋビット並列の擬似ランダムデータを生成する装置であって、
第ｍのレジスタ（ｍは１からｎ−ｋの整数）の出力は、第（ｍ＋ｋ）のレジスタに入力されており、
第１の排他的論理和回路には、第１のレジスタの出力および第ｎのレジスタの出力が入力されており、
第１の排他的論理和回路の出力は、第２の排他的論理和回路および第ｋのレジスタに入力されており、
第ｊの排他的論理和回路（ｊは２からｋ−１の整数）には、第（ｊ−１）の排他的論理和回路の出力および第（ｎ−ｊ＋１）のレジスタの出力が入力されており、
第ｊの排他的論理和回路の出力は、第（ｊ＋１）の排他的論理和回路および第（ｋ−ｊ＋１）のレジスタに入力されており、
第ｋの排他的論理和回路には、第（ｋ−１）の排他的論理和回路の出力および第（ｎ−ｋ＋１）のレジスタの出力が入力されており、
第ｋの排他的論理和回路の出力は、第１のレジスタに入力されており、
第（ｎ−ｋ＋１）から第ｎのｋ個のレジスタからの出力が、ｋビット並列の擬似ランダムデータとして取り出されている、
ことを特徴とする擬似ランダムデータを生成する装置。
【請求項５】
ｎは１５以上である、
請求項４記載の擬似ランダムデータを生成する装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ｎ個のレジスタおよびｋ個の排他的論理和回路を用いてｋビット並列の擬似ランダムデータを生成する方法および装置に関する。
【背景技術】
【０００２】
近年、携帯電話などの移動体通信の普及にともなって、Ｗ−ＣＤＭＡ、ＣＤＭＡ−２０００などのより高速な無線通信システムによるサービスが行われている。これらの移動体通信システムでは、通信速度や通話音質の向上を図るため、直接拡散方式によるスペクトラム拡散が行われる。そのようなスペクトラム拡散処理のための拡散符号として、２進の擬似ランダムデータであるＰＮ符号データが用いられる。ＰＮ符号データの生成回路として、高速であってかつ回路規模の小さなものが望まれている。【０００３】
図１４は従来のＰＮ符号データの生成装置８０の回路図、図１５はＰＮ符号データの生成装置８０の動作を説明するための図である。【０００４】
図１４に示すように、従来のＰＮ符号データの生成装置８０は、１５個のレジスタＦＦ１〜１５からなるシフトレジスタ、および１個の排他的論理和回路ＸＲによって構成される。終段のレジスタＦＦ１５からの帰還出力は、排他的論理和回路ＸＲを介して初段のレジスタＦＦ１に入力される。初段のレジスタＦＦ１の出力は、排他的論理和回路ＸＲに入力される。【０００５】
図１５に示すように、初期状態において、各レジスタＦＦ１〜１５の状態がＤ１〜１５であったとすると、１クロック進むと、その状態が１ビットずつシフトされるとともに、初段のレジスタＦＦ１の状態は、それと終段のレジスタＦＦ１５の状態との排他的論理和をとった状態となる。クロックが進むごとにこれが繰り返される。【０００６】
また、特許文献１〜２には、擬似ランダムデータを並列して生成するための回路が提案されている。
【特許文献１】特開平９−３２１５８５
【特許文献２】特開２００２−３４２０７２
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、図１４に示すＰＮ符号データの生成装置８０による場合には、１クロックごとに得られるデータは１ビットである。そのため、２ビットのデータを得るには２クロックの時間を要し、ｎビットのデータを得るにはｎクロックの時間を要する。【０００８】
したがって、ｎビットのデータ、例えば８ビットのデータを高速で得るためには、クロック速度を大幅に速くする必要があり、また回路構成が複雑になるという問題がある。【０００９】
また、特許文献１，２に開示された装置による場合には、複数ビットのデータを並列で出力することができるが、その回路構成が複雑である。【００１０】
本発明は、上述の問題に鑑みてなされたもので、簡単な構成によって複数ビットの擬似ランダムデータを高速で生成することのできる方法および装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明に係る装置は、第１から第ｎ（ｎは３以上の整数）のｎ個のレジスタおよび第１から第ｋ（ｋは２以上の整数）のｋ個の排他的論理和回路を用いてｋビット並列の擬似ランダムデータを生成する装置であって、第ｍのレジスタ（ｍは１からｎ−ｋの整数）の出力は、第（ｍ＋ｋ）のレジスタに入力されており、第１から第（ｋ−１）の排他的論理和回路の出力は、第２から第ｋの排他的論理和回路に入力されており、第１のレジスタの出力は、第１の排他的論理和回路に入力されており、第１から第ｋの排他的論理和回路の出力は、第ｋから第１のレジスタに入力されており、第（ｎ−ｋ＋１）から第ｎのｋ個のレジスタからの出力は、第ｋから第１の排他的論理和回路に入力され、かつ、ｋビット並列の擬似ランダムデータとして取り出される。【００１２】
ｋ個の排他的論理和回路によって、ｋ個のレジスタに対して個別のビットデータを与えることができ、それらｋ個のビットデータが、クロックごとに、ｋ個のレジスタにシフトされ、終段に近いｋ個のレジスタからｋビット並列の擬似ランダムデータとして取り出される。【００１３】
レジスタの個数は、典型的には１５個であるが、１６個以上であってもよく、また１４個以下であってもよい。
【図面の簡単な説明】
【００１４】
【図１】本発明にかかる一実施形態の擬似ランダムデータ生成装置の回路図である。
【図２】擬似ランダムデータ生成装置の動作を説明するための図である。
【図３】本発明にかかる他の実施形態の擬似ランダムデータ生成装置の回路図である。
【図４】擬似ランダムデータ生成装置の動作を説明するための図である。
【図５】他の実施形態の擬似ランダムデータ生成装置の回路図である。
【図６】他の実施形態の擬似ランダムデータ生成装置の回路図である。
【図７】他の実施形態の擬似ランダムデータ生成装置の回路図である。
【図８】他の実施形態の擬似ランダムデータ生成装置の回路図である。
【図９】他の実施形態の擬似ランダムデータ生成装置の回路図である。
【図１０】他の実施形態の擬似ランダムデータ生成装置の回路図である。
【図１１】ｋビット並列の２進の擬似ランダムデータ生成装置の回路図である。
【図１２】擬似的な移動基地局装置の例を示すブロック図である。
【図１３】ＤＳＰボードの送信データ生成部の構成の例を示すブロック図である。
【図１４】従来のＰＮ符号データの生成装置の回路図である。
【図１５】ＰＮ符号データの生成装置の動作を説明するための図である。
【発明を実施するための最良の形態】
【００１５】
以下、本発明にかかる擬似ランダムデータ生成装置３について、種々の並列ビット構成の実施形態について説明する。
〔２ビット並列〕
図１は本発明にかかる一実施形態の擬似ランダムデータ生成装置３の回路図、図２は擬似ランダムデータ生成装置３の動作を説明するための図である。【００１６】
図１において、擬似ランダムデータ生成装置３は、１５個のレジスタＦＦ１〜１５、および２個の排他的論理和回路ＸＲ１，２によって構成される。【００１７】
１５個のレジスタＦＦ１〜１５は、第１のレジスタＦＦ１の出力が第３のレジスタＦＦ３に、第２のレジスタＦＦ２の出力が第４のレジスタＦＦ４に、第３のレジスタＦＦ３の出力が第５のレジスタＦＦ５というように、各レジスタＦＦの出力が１つ置きのレジスタＦＦに入力されるように接続されている。【００１８】
第１５（終段）のレジスタＦＦ１５からの帰還出力は、第１の排他的論理和回路ＸＲ１を介して第２の排他的論理和回路ＸＲ２に入力され、第２の排他的論理和回路ＸＲ２の出力は第１（初段）のレジスタＦＦ１に入力される。第１４のレジスタＦＦ１４の出力は、第２の排他的論理和回路ＸＲ２に入力される。第１のレジスタＦＦ１の出力は、第１の排他的論理和回路ＸＲ１に入力される。第１の排他的論理和回路ＸＲ１の出力は、さらに、第２のレジスタＦＦ２に入力される。【００１９】
なお、各レジスタＦＦ１〜１５は、例えばフリップフロップからなり、図示しないクロック信号ＣＬＫが入力されるごとに、各レジスタＦＦ１〜１５の状態がそれぞれの入力に応じて変化する。【００２０】
第１５のレジスタＦＦ１５の出力がＰＮＯＵＴ１であり、第１４のレジスタＦＦ１４の出力がＰＮＯＵＴ２である。これらＰＮＯＵＴ１，２は、２ビット並列の２進の擬似ランダムデータである。【００２１】
図２に示すように、初期状態において、各レジスタＦＦ１〜１５の状態がＤ１〜１５であったとする。１クロック進むと、それらの状態が２ビットずつシフトされる。そして、第２のレジスタＦＦ２の状態は、第１のレジスタＦＦ１の状態と第１５のレジスタＦＦ１５の状態との排他的論理和をとった状態である、Ｄ１×Ｄ１５となる。第１のレジスタＦＦ２の状態は、第１の排他的論理和回路ＸＲ１の出力と第１４のレジスタＦＦ１４の状態との排他的論理和をとった状態である、Ｄ１×Ｄ１５×Ｄ１４となる。クロックが進むごとにこれが繰り返される。【００２２】
したがって、ＰＮＯＵＴ１，２からは、２ビット並列の擬似ランダムデータが出力される。
〔３ビット並列〕
図３は本発明にかかる他の実施形態の擬似ランダムデータ生成装置３Ｂの回路図、図４は擬似ランダムデータ生成装置３Ｂの動作を説明するための図である。なお、図１および図２と同様の構成または作用の部分については、ここでの説明を省略しまたは簡略化する。以下同様である。【００２３】
図３において、擬似ランダムデータ生成装置３Ｂは、１５個のレジスタＦＦ１〜１５、および３個の排他的論理和回路ＸＲ１〜３によって構成される。【００２４】
１５個のレジスタＦＦ１〜１５は、第１のレジスタＦＦ１の出力が第４のレジスタＦＦ４に、第２のレジスタＦＦ２の出力が第５のレジスタＦＦ５に、第３のレジスタＦＦ３の出力が第６のレジスタＦＦ６というように、各レジスタＦＦの出力が２つ置きのレジスタＦＦに入力されるように接続されている。【００２５】
第１５のレジスタＦＦ１５からの帰還出力は、第１および第２の排他的論理和回路ＸＲ１，２を介して第３の排他的論理和回路ＸＲ３に入力され、第３の排他的論理和回路ＸＲ３の出力は第１のレジスタＦＦ１に入力される。【００２６】
第１４のレジスタＦＦ１４の出力は第２の排他的論理和回路ＸＲ２に入力され、第１３のレジスタＦＦ１３の出力は第３の排他的論理和回路ＸＲ３に入力される。第１のレジスタＦＦ１の出力は、第１の排他的論理和回路ＸＲ１に入力される。第１および第２の排他的論理和回路ＸＲ１，２の出力は、さらに、第３または第２のレジスタＦＦ３，２に入力される。【００２７】
第１５，第１４、第１３の各レジスタＦＦ１５〜１３の出力がＰＮＯＵＴ１，２，３であり、これらは３ビット並列の２進の擬似ランダムデータである。【００２８】
図４に示すように、初期状態から１クロック進むと、各レジスタＦＦの状態が３ビットずつシフトされる。そして、第３、第２、第１の各レジスタＦＦ２の状態は、Ｄ１×Ｄ１５、Ｄ１×Ｄ１５×Ｄ１４、Ｄ１×Ｄ１５×Ｄ１４×Ｄ１３となる。クロックが進むごとにこれが繰り返される。【００２９】
したがって、ＰＮＯＵＴ１，２，３からは、３ビット並列の２進の擬似ランダムデータが出力される。
〔４〜１０ビット並列〕
図５〜図１０は本発明にかかる他の実施形態の擬似ランダムデータ生成装置３Ｃ〜３Ｈの回路図である。【００３０】
図５〜図１０において、擬似ランダムデータ生成装置３Ｃ〜３Ｈは、それぞれ、４ビット並列、５ビット並列、６ビット並列、７ビット並列、８ビット並列、１０ビット並列の２進の擬似ランダムデータを生成する装置である。いずれも、１５個のレジスタＦＦ１〜１５と、それぞれの並列ビット数に等しい個数（ｋ個）の排他的論理和回路ＸＲとを用いて構成される。【００３１】
各レジスタＦＦの出力は、（ｋ−１）個のレジスタを飛び越してその次のレジスタに入力されるよう接続され、終段に近い側のそれぞれのレジスタからの帰還出力が、初段に近い側のそれぞれの排他的論理和回路に入力され、それぞれの排他的論理和回路の出力は、それぞれ次の排他的論理和回路に入力され、さらに、初段に近い側のレジスタに初段に遠い側から順に入力され、終段に近い側のそれぞれのレジスタからの出力が、ｋビット並列の擬似ランダムデータとして取り出される。【００３２】
すなわち、図５〜図１０において、１５個のレジスタＦＦ１〜１５は、それぞれの出力が、それぞれの並列ビット数から１を減じた数に等しい個数のレジスタＦＦを飛び越して、その次のレジスタＦＦに入力されるよう接続される。【００３３】
第１５、第１４、第１３…のそれぞれのレジスタＦＦ１５，１４，１３…からの帰還出力は、第１、第２、第３…のそれぞれの排他的論理和回路ＸＲ１，２，３…に入力される。【００３４】
第１、第２、第３…のそれぞれの排他的論理和回路ＸＲ１，２，３…の出力は、それぞれ次の排他的論理和回路ＸＲ２，３…に入力される。また、第１、第２、第３…の排他的論理和回路ＸＲ１，２，３…の出力は、さらに、第ｋから第１のレジスタＦＦ１に入力される。【００３５】
第１５，第１４、第１３…の各レジスタＦＦ１５，１４，１３…の出力がＰＮＯＵＴ１，２，３…であり、これらはｋビット並列の２進の擬似ランダムデータである。【００３６】
初期状態から１クロック進むと、各レジスタＦＦの状態がｋビットずつシフトされる。クロックが進むごとにこれが繰り返される。【００３７】
したがって、ＰＮＯＵＴ１，２，３…からは、Ｋビット並列の２進の擬似ランダムデータが出力される。
〔ｋビット並列〕
図１１はｋビット並列の２進の擬似ランダムデータ生成装置３Ｋの回路図である。【００３８】
図１１において、第１から第ｎ（ｎはここでは１５）の１５個のレジスタＦＦ１〜１５、および第１から第ｋ（ｋは２以上の整数）のｋ個の排他的論理和回路ＸＲを用いて、ｋビット並列の２進の擬似ランダムデータを生成する。【００３９】
第ｍのレジスタ（ｍは１からｎ−ｋの整数）の出力は、第（ｍ＋ｋ）のレジスタＦＦに入力されている。第１から第（ｋ−１）の排他的論理和回路ＸＲの出力は、第２から第ｋの排他的論理和回路ＸＲに入力されている。第１のレジスタＦＦの出力は、第１の排他的論理和回路ＸＲに入力されている。第１から第ｋの排他的論理和回路ＸＲの出力は、第ｋから第１のレジスタＦＦに入力されている。【００４０】
第（ｎ−ｋ＋１）から第ｎのｋ個のレジスタＦＦからの出力は、第ｋから第１の排他的論理和回路ＸＲに入力され、かつ、ＰＮＯＵＴ１，２，３…、ｋから、ｋビット並列の２進の擬似ランダムデータとして取り出される。【００４１】
図１１の擬似ランダムデータ生成装置３Ｋは次のように説明することもできる。【００４２】
すなわち、第ｍのレジスタ（ｍは１からｎ−ｋの整数）の出力は、第（ｍ＋ｋ）のレジスタに入力されており、第１の排他的論理和回路には、第１のレジスタの出力および第ｎのレジスタの出力が入力されており、第１の排他的論理和回路の出力は、第２の排他的論理和回路および第ｋのレジスタに入力されており、第ｊの排他的論理和回路（ｊは２からｋ−１の整数）には、第（ｊ−１）の排他的論理和回路の出力および第（ｎ−ｊ＋１）のレジスタの出力が入力されており、第ｊの排他的論理和回路の出力は、第（ｊ＋１）の排他的論理和回路および第（ｋ−ｊ＋１）のレジスタに入力されており、第ｋの排他的論理和回路には、第（ｋ−１）の排他的論理和回路の出力および第（ｎ−ｋ＋１）のレジスタの出力が入力されており、第ｋの排他的論理和回路の出力は、第１のレジスタに入力されており、第（ｎ−ｋ＋１）から第ｎのｋ個のレジスタからの出力が、ｋビット並列の２進の擬似ランダムデータとして取り出されている。【００４３】
このように、種々の擬似ランダムデータ生成装置３，３Ｂ〜３Ｋの構成によって、複数ビット並列の２進の擬似ランダムデータを簡単に生成することができる。各装置の構成は簡単であり、回路規模を小さくすることができる。【００４４】
上に述べた擬似ランダムデータ生成装置３，３Ｂ〜３Ｋは、複数ビット並列の高速のＰＮ符号データ生成装置として用いることができる。【００４５】
上に述べた実施形態では、レジスタＦＦの個数を１５個としたが、１６個以上または１４個以下のレジスタＦＦを用いてもよい。１６個以上のレジスタＦＦを用いることによって、１１ビット以上の並列の２進の擬似ランダムデータを生成することができる。【００４６】
次に、上に述べた擬似ランダムデータ生成装置３を用いて構成された基地局装置の構成の例を説明する。なお、以下に説明する移動基地局装置１は擬似的なものであるが、これを用いて高速無線伝送路試験を実施することができる。【００４７】
図１２は擬似的な移動基地局装置１の例を示すブロック図、図１３は図１２の移動基地局装置１のＤＳＰボード１１の送信データ生成部の構成の例を示すブロック図である。【００４８】
図１２において、移動基地局装置１は、ＤＳＰボード１１、マザーボード１２、ＤＡＣ（Didital to Analog Converter ）ボード１３、周波数変換などを行うＲＦモジュール１４、および移動局装置１５などからなる。移動基地局装置１のこのような構成それ自体については公知であるので、ここでの説明は省略する。【００４９】
図１３において、ＤＳＰボード１１には、データ信号生成部２１、チャネルコーデック部２２、ＩＦＦＴ部（逆フーリエ変換部）２３、および制御信号生成部２４などが設けられる。この例では、データ信号生成部２１、制御信号生成部２４、およびＩＦＦＴ２３は、ＦＰＧＡ（Field Programmable Gate Array)によって実現され、チャネルコーデック部２２はＤＳＰによって実現される。【００５０】
データ信号生成部２１には、上に述べた擬似ランダムデータ生成装置３，３Ｂ〜３Ｋのような回路が含まれており、高速でデータ信号を生成する。生成されたデータ信号は、高速データ通信機能（ＤＤＲ）を用いてＤＳＰによるチャネルコーデック部２２に送信される。ＤＳＰは、チャネルコーデックを行った後、再度、ＦＰＧＡへ送信する。ＩＦＦＴ部２３によって高速で逆フーリエ変換が行われた後、外部であるマザーボード１２へ出力される。【００５１】
上に述べた実施形態において、レジスタＦＦ、排他的論理和回路ＸＲ、その他の種々の回路または素子などを追加することも可能であり、また回路を変更することも可能である。擬似ランダムデータ生成装置３，３Ｂ〜３Ｋ、移動基地局装置１の全体または各部の構成、構造、形状、寸法、個数、回路構成、素子の種類などは、本発明の趣旨に沿って適宜変更することができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【国際調査報告】
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2008142735.tif 000019
2008142735.tif 000020
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