(57)【要約】電圧検出回路は、一対のビット線の一方に読み出される電荷量が所定量に到達したときに、検出信号を出力する。タイミング生成回路のマスク回路は、センスアンプ活性化信号の出力を検出信号が出力されるまでマスクする。センスアンプは、センスアンプ活性化信号に同期してメモリセルからビット線に読み出されるデータの論理を判定する。センスアンプの動作は、所定量の電荷がメモリセルからビット線に読み出された後、すなわち、検出信号の出力後に開始される。このため、半導体メモリの製造条件の変動により、タイミング信号の出力タイミングが早くなった場合にも、メモリセルから読み出されるデータをセンスアンプに正しくラッチできる。この結果、半導体メモリの誤動作を防止できる。
2008142732.tif 000002
【特許請求の範囲】
【請求項１】
データの論理に応じた電荷を蓄積可能なキャパシタを有する複数のメモリセルと、
前記メモリセルにそれぞれ接続されたビット線と、
相補のデータが読み出される一対の前記ビット線に対応して設けられ、前記メモリセルのアクセス時に、前記一対のビット線の一方に読み出される電荷量が所定量に到達したときに、検出信号を出力する電圧検出回路と、
縦続接続された複数の遅延回路を有し、前記遅延回路からタイミング信号をそれぞれ出力し、１つの前記タイミング信号に応答してセンスアンプ活性化信号を出力するタイミング生成回路と、
前記センスアンプ活性化信号に同期して前記メモリセルから前記ビット線に読み出されるデータの論理を判定するセンスアンプとを備え、
前記タイミング生成回路は、前記センスアンプ活性化信号の出力を前記検出信号が出力されるまでマスクするマスク回路を備え、
前記１つのタイミング信号を出力する遅延回路の次段の遅延回路は、前記センスアンプ活性化信号を受けて動作することを特徴とする半導体メモリ。
【請求項２】
データの論理に応じた電荷を蓄積可能なキャパシタを有する複数のメモリセルと、
前記メモリセルにそれぞれ接続されたビット線と、
相補のデータが読み出される一対の前記ビット線に対応して設けられ、前記メモリセルのアクセス時に、前記一対のビット線の一方に読み出される電荷量が所定量に到達したときに、検出信号を出力する電圧検出回路と、
縦続接続された複数の遅延回路を有し、前記遅延回路からタイミング信号をそれぞれ出力し、前記タイミング信号の１つまたは前記検出信号に応答して前記センスアンプ活性化信号を出力するタイミング生成回路と、
センスアンプ活性化信号に同期して前記メモリセルから前記ビット線に読み出されるデータの論理を判定するセンスアンプとを備えていることを特徴とする半導体メモリ。
【請求項３】
請求項１または請求項２記載の半導体メモリにおいて、
前記ビット線にそれぞれ接続され、前記ビット線を介して前記メモリセルから読み出されるデータの電圧振幅を増幅するプリセンスアンプを備え、
前記電圧検出回路は、相補のデータを増幅する一対の前記プリセンスアンプに接続され、前記メモリセルのアクセス時に、前記一対のプリセンスアンプの一方により増幅されるデータの電圧値が第１電圧に到達したときに、前記検出信号を出力し、
前記センスアンプは、前記プリセンスアンプにより増幅されたデータを受けて、前記メモリセルから前記ビット線に読み出される論理を判定することを特徴とする半導体メモリ。
【請求項４】
請求項３記載の半導体メモリにおいて、
前記プリセンスアンプは、
前記ビット線に接続される電荷転送回路と、
前記電荷転送回路を介してビット線に接続され、読み出し動作時に前記メモリセルから前記ビット線に読み出される電荷を蓄積するとともに、蓄積電荷に応じて読み出し電圧を生成する電荷蓄積回路と、
前記ビット線に読み出された電荷を前記電荷蓄積回路に転送するために、読み出された電荷による前記ビット線の電圧の変化に応じて前記電荷転送回路の電荷転送能力を制御する制御回路とを備え、
前記制御回路は、
入力が前記ビット線に接続され、出力が前記電荷転送回路の制御端子に接続されたインバータと、
前記インバータの電源端子を電源線に接続するために、前記読み出し動作の開始に応答してオンし、前記センスアンプ活性化信号の出力に応答してオフするスイッチ回路とを備えていることを特徴とする半導体メモリ。
【請求項５】
請求項１ないし請求項３のいずれか１項記載の半導体メモリにおいて、
前記メモリセルから前記ビット線にデータが読み出されてから所定時間後にタイムアウト信号を出力する遅延回路を備え、
前記マスク回路は、前記検出信号が出力されないときにも前記センスアンプ活性化信号を出力するために、前記タイムアウト信号の出力に応答してマスクを解除するマスク解除回路を備えていることを特徴とする半導体メモリ。
【請求項６】
請求項１ないし請求項３のいずれか１項記載の半導体メモリにおいて、
前記キャパシタの一端に接続され、読み出し動作時に高電圧が印加されるプレート線と、
メモリセルアレイに隣接して前記ビット線の配列方向に配置され、前記プレート線に電圧を印加するプレートドライバとを備え、
前記電圧検出回路は、前記プレートドライバから遠い側のビット線に対応して設けられることを特徴とする半導体メモリ。
【請求項７】
請求項１ないし請求項３のいずれか１項記載の半導体メモリにおいて、
前記キャパシタは、強誘電体キャパシタであることを特徴とする半導体メモリ。
【請求項８】
請求項１ないし請求項３のいずれか１項記載の半導体メモリにおいて、
前記各メモリセルは、一対の前記ビット線にそれぞれ接続され、互いに逆の論理に応じた電荷を蓄積する一対のキャパシタを備え、
前記電圧検出回路は、前記一対のビット線の一組に対応して設けられていることを特徴とする半導体メモリ。
【請求項９】
請求項１ないし請求項３のいずれか１項記載の半導体メモリにおいて、
前記メモリセルの少なくとも２つは、第１論理を前記キャパシタに保持する第１リファレンスメモリセル、および前記第１論理と逆の第２論理を前記キャパシタに保持する第２リファレンスメモリセルであり、
残りの前記メモリセルは、データを保持するリアルメモリセルであり、
前記リアルメモリセルは、前記ビット線に接続され、データの論理に応じた電荷を蓄積可能な１つのキャパシタを備え、
前記電圧検出回路は、前記第１および第２リファレンスメモリセルに対応して設けられ、
前記センスアンプは、前記第１および第２リファレンスメモリセルからそれぞれ読み出される電荷に対応する一対の電圧値を基準にして、前記各リアルメモリセルに保持されたデータの論理を判定することを特徴とする半導体メモリ。
【請求項１０】
請求項１ないし請求項３のいずれか１項記載の半導体メモリにおいて、
前記電圧検出回路は、
入力で読み出し動作中に高論理レベルに設定されるイネーブル信号を受け、出力から検出信号を出力するＣＭＯＳインバータと、
前記ＣＭＯＳインバータのｎＭＯＳトランジスタのソースと接地線の間に接続され、ゲートが前記プリセンスアンプの出力に接続されたｎＭＯＳタイプの検出トランジスタとを備え、
前記第１電圧は、前記検出トランジスタの閾値電圧であることを特徴とする半導体メモリ。
【請求項１１】
請求項１ないし請求項３のいずれか１項記載の半導体メモリにおいて、
前記電圧検出回路は、前記ビット線に読み出される電荷量を検出するシュミットトリガタイプのインバータを備えていることを特徴とする半導体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】  本発明は、データの論理値を電荷として保持するキャパシタで構成されるメモリセルを有する半導体メモリに関する。
【背景技術】
【０００２】  ＤＲＡＭおよびフラッシュメモリ／ＥＥＰＲＯＭの長所を兼ね備えた半導体記憶装置として、メモリセルに強誘電体キャパシタを備えた強誘電体メモリが開発されている。強誘電体メモリは、強誘電体を絶縁材料とする強誘電体キャパシタを可変容量キャパシタとして動作させ、強誘電体キャパシタへの印加電圧をゼロにしても残留分極が残ることを利用することで、電源が供給されなくてもデータを保持できる。【０００３】  近時、ビット線ＧＮＤセンス方式と称する強誘電体メモリの読み出し方式が提案されている。この種の読み出し方式では、プレート線に電圧を印加したときにビット線の電圧が変動しないように、メモリセルからビット線に読み出される電荷を、プリセンスアンプ内に形成されるチャージトランスファと称する電荷転送回路を介して電荷蓄積回路に転送する。電荷蓄積回路に転送された電荷量は、電圧に変換される。そして、変換された電圧に応じた論理値が、センスアンプにより所定のタイミングでラッチされ、メモリセルに保持されていたデータの論理値が読み出される（例えば、特許文献１参照）。【０００４】  また、プリセンスアンプの出力電圧が所定の電圧に到達したときに検出信号を出力し、検出信号に同期して相補のビット線から読み出されるデータをセンスアンプにラッチする方式が提案されている（例えば、特許文献２参照）。
【特許文献１】特開２００２−１３３８５７号公報
【特許文献２】特開２００５−１２９１５１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】  一般に、半導体メモリの読み出し動作および書き込み動作では、アドレスデコーダ、ワードドライバおよびセンスアンプ等の制御回路は、順次に動作する。このため、例えば、これ等制御回路用のタイミング信号は、縦続接続された遅延回路を用いて順次に生成される。遅延回路は、トランジスタ等で構成されるため、遅延回路の遅延時間は、半導体メモリの製造条件の変動によりばらつく。一方、メモリセルからビット線に読み出される電圧の変化は、トランジスタの特性に依存せず一定である。このため、例えば、トランジスタの閾値電圧が低い場合、電荷がメモリセルからビット線に十分に読み出される前に、センスアンプがデータをラッチするおそれがある。プリセンスアンプがビット線に接続される場合、プリセンスアンプの出力電圧が十分に大きくなる前にセンスアンプがデータをラッチするおそれがある。この場合、半導体メモリは、誤動作する。【０００６】  また、ビット線に読み出される電荷量は、例えば、メモリセルキャパシタの製造条件のばらつきにより変動する。例えば、製造されたキャパシタの容量値が小さいと、ビット線に読み出される電荷量は小さくなる。プリセンスアンプを利用して検出信号を生成し、検出信号に同期してデータをセンスアンプにラッチする方式では、プリセンスアンプの出力電圧が所定の電圧に到達しないと、検出信号は出力されず、センスアンプはデータをラッチできない。この場合、半導体メモリは、誤動作する。【０００７】  本発明の目的は、キャパシタで構成されるメモリセルを有する半導体メモリにおいて、メモリセルから読み出されるデータをセンスアンプに正しくラッチし、半導体メモリの誤動作を防止することである。
【課題を解決するための手段】
【０００８】  本発明の一形態では、各メモリセルは、データの論理に応じた電荷を蓄積可能なキャパシタを有し、ビット線に接続される。電圧検出回路は、相補のデータが読み出される一対のビット線に対応して設けられる。電圧検出回路は、メモリセルのアクセス時に、一対のビット線の一方に読み出される電荷量が所定量に到達したときに、検出信号を出力する。タイミング生成回路は、縦続接続された複数の遅延回路を有し、遅延回路からタイミング信号をそれぞれ出力し、１つのタイミング信号に応答してセンスアンプ活性化信号を出力する。タイミング生成回路は、センスアンプ活性化信号の出力を検出信号が出力されるまでマスクするマスク回路を有する。上述の１つのタイミング信号を出力する遅延回路の次段の遅延回路は、センスアンプ活性化信号を受けて動作する。センスアンプは、センスアンプ活性化信号に同期してメモリセルからビット線に読み出されるデータの論理を判定する。【０００９】  本発明の別の形態では、各メモリセルは、データの論理に応じた電荷を蓄積可能なキャパシタを有し、ビット線に接続される。電圧検出回路は、相補のデータが読み出される一対のビット線に対応して設けられる。電圧検出回路は、メモリセルのアクセス時に、一対のビット線の一方に読み出される電荷量が所定量に到達したときに、検出信号を出力する。タイミング生成回路は、縦続接続された複数の遅延回路を有し、遅延回路からタイミング信号をそれぞれ出力し、タイミング信号の１つまたは検出信号に応答してセンスアンプ活性化信号を出力する。センスアンプは、センスアンプ活性化信号に同期してメモリセルからビット線に読み出されるデータの論理を判定する。【００１０】  本発明の一形態における好ましい例では、ビット線にそれぞれ接続されるプリセンスアンプは、ビット線を介してメモリセルから読み出されるデータの電圧振幅を増幅する。電圧検出回路は、相補のデータを増幅する一対のプリセンスアンプに接続され、メモリセルのアクセス時に、一対のプリセンスアンプの一方により増幅されるデータの電圧値が第１電圧に到達したときに、検出信号を出力する。センスアンプは、プリセンスアンプにより増幅されたデータを受けて、メモリセルから前記ビット線に読み出される論理を判定する。【００１１】  本発明の一形態における好ましい例では、上記遅延回路に加えて、メモリセルから前記ビット線にデータが読み出されてから所定時間後にタイムアウト信号を出力する遅延回路が設けられる。マスク回路は、検出信号が出力されないときにもセンスアンプ活性化信号を出力するために、タイムアウト信号の出力に応答してマスクを解除するマスク解除回路を有する。
【発明の効果】
【００１２】  本発明では、センスアンプの動作は、所定量の電荷がメモリセルからビット線に読み出された後（検出信号の出力後）に開始される。このため、半導体メモリの製造条件の変動により、タイミング信号の出力タイミングが早くなった場合にも、メモリセルから読み出されるデータをセンスアンプに正しくラッチできる。さらに、後段側の遅延回路は、センスアンプ活性化信号を受けて動作するため、センスアンプがデータをラッチした後に動作する回路の動作タイミングを、センスアンプのラッチタイミングに合わせて設定できる。この結果、半導体メモリの誤動作を防止できる。【００１３】  また、本発明では、センスアンプ活性化信号は、タイミング信号の１つまたは検出信号に応答して出力される。あるいは、センスアンプ活性化信号は、タイムアウト信号または検出信号に応答して出力される。例えば、キャパシタの容量値が小さく、メモリセルからビット線に読み出される電荷量が少ない場合、電圧検出回路は、検出信号を出力できない。あるいは、検出信号の出力タイミングは、大幅に遅れる。このような場合にも、センスアンプを所定のタイミングで確実に動作でき、メモリセルから読み出されるデータをセンスアンプに正しくラッチできる。したがって、半導体メモリの誤動作を防止できる。
【図面の簡単な説明】
【００１４】
【図１】本発明の半導体メモリの第１の実施形態を示すブロック図である。
【図２】図１に示したメモリセルの詳細を示す回路図である。
【図３】図１に示したプリセンスアンプの詳細を示す回路図である。
【図４】図１に示したセンスアンプの詳細を示す回路図である。
【図５】図１に示した電圧検出回路の詳細を示す回路図である。
【図６】図１に示したタイミング生成回路の詳細を示すブロック図である。
【図７】図３のプリセンスアンプおよび図４のセンスアンプの動作を示す波形図である。
【図８】図３のプリセンスアンプおよび図４のセンスアンプの動作の別の例を示す波形図である。
【図９】図３のプリセンスアンプおよび図４のセンスアンプの動作の別の例を示す波形図である。
【図１０】図１に示した強誘電体メモリのアクセス動作を示す波形図である。
【図１１】図１に示した強誘電体メモリのアクセス動作の別の例を示す波形図である。
【図１２】本発明前に発明者が検討した強誘電体メモリのアクセス動作を示す波形図である。
【図１３】本発明の第２の実施形態におけるタイミング生成回路を示すブロック図である。
【図１４】第２の実施形態における強誘電体メモリのアクセス動作を示す波形図である。
【図１５】本発明の第３の実施形態におけるタイミング生成回路を示すブロック図である。
【図１６】第３の実施形態におけるプリセンスアンプおよびセンスアンプの動作を示す波形図である。
【図１７】本発明の半導体メモリの第４の実施形態を示すブロック図である。
【図１８】図１７に示したセンスアンプの詳細を示す回路図である。
【図１９】本発明の第５の実施形態におけるタイミング生成回路を示すブロック図である。
【図２０】本発明の半導体メモリの第６の実施形態を示すブロック図である。
【図２１】第６の実施形態における強誘電体メモリのアクセス動作を示す波形図である。
【図２２】電圧検出回路の別の例を示す回路図である。
【発明を実施するための最良の形態】
【００１５】  以下、本発明の実施形態を図面を用いて説明する。図中の二重丸は、外部端子を示している。図中、太線で示した信号線は、複数本で構成されている。太線が接続されているブロックの一部は、複数の回路で構成されている。外部端子を介して供給される信号には、端子名と同じ符号を使用する。信号が伝達される信号線には、信号名と同じ符号を使用する。末尾”Ｚ”の付く信号は、正論理を示している。末尾に”Ｘ”の付く信号および先頭に”／”の付く信号は、負論理を示している。【００１６】  図１は、本発明の半導体メモリの第１の実施形態を示している。この半導体メモリは、シリコン基板上にＣＭＯＳプロセスを使用して強誘電体メモリＦＭとして形成されている。強誘電体メモリＦＭは、例えば、ＩＣカード等の無線タグ（ＲＦＩＤ）のワークメモリや、携帯電話等の携帯端末のワークメモリとして使用される。強誘電体メモリＦＭは、アドレスバッファＡＤＢ、コマンドバッファＣＭＤＢ、ロウデコーダＲＤＥＣ、タイミング生成回路ＴＧＥＮ、コラムデコーダＣＤＥＣ、プレートドライバＰＤ、ワードドライバＷＤ、メモリコアＣＯＲＥ、電圧検出回路ＶＤＥＴおよびデータ出力バッファＢＵＦを有している。図１では、主に読み出し動作に必要な回路を記載している。このため、書き込み動作に必要なデータ入力バッファおよびライトアンプ等の回路は、記載を省略している。【００１７】  アドレスバッファＡＤＢは、アドレス信号ＡＤをアドレス端子を介して受信し、受信した信号をロウデコーダＲＤＥＣおよびコラムデコーダＣＤＥＣに出力する。ロウデコーダＲＤＥＣは、アドレス信号の上位ビット（ロウアドレス）をデコードしてロウデコード信号を生成し、生成した信号をワードドライバＷＤおよびプレートドライバＰＤに出力する。コラムデコーダＣＤＥＣは、アドレス信号の下位ビット（コラムアドレス）をデコードしてコラムデコード信号を生成し、生成した信号をデータ出力バッファＢＵＦ等に出力する。【００１８】  コマンドバッファＣＭＤＢは、チップセレクト信号／ＣＳおよびライトイネーブル信号／ＷＥ等のコマンド信号をコマンド端子を介して受信し、受信した信号を解読し、読み出し信号ＲＤＺまたは書き込み信号ＷＲＺをタイミング生成回路ＴＧＥＮに出力する。タイミング生成回路ＴＧＥＮは、読み出し信号ＲＤＺまたは書き込み信号ＷＲＺと、ラッチ信号ＬＡＴＣＨ（検出信号）を受け、プレートドライバＰＤ、ワードドライバＷＤ、データ出力バッファＢＵＦ、プリセンスアンプＰＳＡおよびセンスアンプＳＡ等を動作させるタイミング信号Ｔ１−Ｔ５、センスアンプパワー信号ＳＡＰＷＲおよびタイミング信号Ｔ７−Ｔ１２を順次に出力する。タイミング生成回路ＴＧＥＮの詳細は、図６に示す。【００１９】  プレートドライバＰＤは、タイミング生成回路ＴＧＥＮからのタイミング信号およびロウデコーダＲＤＥＣからのロウデコード信号に応答して、所定のプレート線ＰＬを選択する。選択されたプレート線ＰＬは、所定の期間低レベルから高レベルに変化する。ワードドライバＷＤは、タイミング生成回路ＴＧＥＮからのタイミング信号およびロウデコーダＲＤＥＣからのロウデコード信号に応答して、所定のワード線ＷＬを選択する。��択されたワード線ＷＬは、所定の期間低レベルから高レベルに変化する。【００２０】  メモリコアＣＯＲＥは、メモリセルアレイＡＲＹと、相補のビット線対ＢＬＥ、ＢＬＯに接続されたメモリセルＭＣと、各ビット線対ＢＬＥ、ＢＬＯに接続されたプリセンスアンプＰＳＡ（ビット線ＧＮＤセンス回路）と、ビット線対ＢＬＥ、ＢＬＯに対応する一対のプリセンスアンプＰＳＡの出力信号ＳＦＥ、ＳＦＯを受けるセンスアンプＳＡとを有している。プリセンスアンプＰＳＡは、ビット線ＢＬＥ（またはＢＬＯ）を介してメモリセルＭＣから読み出されるデータの電圧振幅を増幅する。プリセンスアンプＰＳＡの詳細は、図３に示す。【００２１】  センスアンプＳＡは、センスアンプパワー信号ＳＡＰＷＲ（センスアンプ活性化信号）の高レベル中に動作し、プリセンスアンプＰＳＡにより増幅された相補のデータの論理をラッチする（データの論理の判定）。センスアンプＳＡは、ラッチした相補のデータの論理を示す出力信号ＳＡＯＵＴ、ＳＡＯＵＴＸをデータ出力バッファＢＵＦに出力する。データ出力バッファＢＵＦは、メモリコアＣＯＲＥから読み出される複数ビットの読み出しデータ（相補のデータ）のうち、例えば１６ビットを、コラムデコード信号に応じて選択し、選択した読み出しデータをデータ入出力端子Ｉ／Ｏに出力する。データ入出力端子Ｉ／Ｏは、例えば、１６ビットで構成されている。【００２２】  電圧検出回路ＶＤＥＴは、一対のインバータＩＮＶ、ＮＡＮＤゲートおよび遅延回路ＤＬＹを有している。なお、インバータＩＮＶおよびＮＡＮＤゲートの伝搬遅延時間が比較的長い場合、遅延回路ＤＬＹは形成されない場合もある。各インバータＩＮＶは、プリセンスアンプＰＳＡの出力に接続されるシュミットトリガタイプのインバータである。ＮＡＮＤゲートは、インバータＩＮＶのいずれかの出力が低レベルに変化したときに、出力信号ＳＣＨを高レベルに変化する。遅延回路ＤＬＹは、出力信号ＳＣＨを遅延させ、出力信号ＳＣＨと同じ論理を有する検出信号ＬＡＴＣＨとして出力する。これにより、電圧検出回路ＶＤＥＴは、メモリセルＭＣのアクセス時に、一対のビット線ＢＬＥ、ＢＬＯの一方に読み出される電荷量が所定量に到達したときに、検出信号ＬＡＴＣＨを出力する。電圧検出回路ＶＤＥＴの詳細は、図５に示す。【００２３】  電圧検出回路ＶＤＥＴのインバータ対ＩＮＶは、例えば、プレートドライバＰＤから最も遠い一対のビット線ＢＬＥ、ＢＬＯに対応するプリセンスアンプ対ＰＳＡに接続されている。プレートドライバＰＤから最も遠い一対のビット線ＢＬＥ、ＢＬＯは、メモリセルＭＣから電荷が読み出されるタイミングが最も遅い。このため、例えば、後述する図８に示すように、検出信号ＬＡＴＣＨに同期してセンスアンプパワー信号ＳＡＰＷＲが生成される場合に、全てのプリセンスアンプＰＳＡからの出力信号ＳＦＥ、ＳＦＯの電圧差が確実に大きくなってから、センスアンプＳＡを増幅動作できる。【００２４】  なお、電圧検出回路ＶＤＥＴのインバータ対ＩＮＶは、メモリセルアレイＡＲＹの中央（図の左右方向の真ん中）のビット線対ＢＬＥ、ＢＬＯに対応するプリセンスアンプ対ＰＳＡに接続してもよい。あるいは、インバータ対ＩＮＶは、���てのプリセンスアンプ対ＰＳＡに対応して配置してもよい。この場合、ＮＡＮＤゲートの代わりに、全てのインバータＩＮＶの出力を受ける負論理のＯＲ回路が構成される。【００２５】  図２は、図１に示したメモリセルＭＣの詳細を示している。メモリセルＭＣは、ｎＭＯＳトランジスタからなるアクセストランジスタ対Ｎ１、Ｎ２および強誘電体キャパシタ対Ｆ１、Ｆ２を有している。強誘電体キャパシタＦ１は、一端がアクセストランジスタＮ１を介してビット線ＢＬＥに接続され、他端がプレート線ＰＬに接続されている。強誘電体キャパシタＦ２は、一端が転送トランジスタＮ２を介してビット線ＢＬＯに接続され、他端がプレート線ＰＬに接続されている。アクセストランジスタＮ１、Ｎ２のゲートは、共通のワード線ＷＬに接続されている。図中、強誘電体キャパシタＦ１、Ｆ２に付けた矢印は、分極状態を表している。上向きの矢印は、″論理０″を記憶している状態である。下向きの矢印は、″論理１″を記憶している状態である。強誘電体キャパシタＦ１、Ｆ２は、記憶するデータの論理に応じて容量値が異なる。すなわち、強誘電体キャパシタＦ１、Ｆ２は、データの論理に応じた電荷を蓄積可能である。【００２６】  一般に、図２のメモリセルＭＣは、２Ｔ２Ｃタイプと称される。２Ｔ２Ｃタイプのメモリセルでは、一対の強誘電体キャパシタＦ１、Ｆ２は、互いに反対の論理のデータが書き込まれる。図１に示したセンスアンプＳＡは、相補のビット線ＢＬＥ、ＢＬＯにそれぞれ読み出され、プリセンスアンプＰＳＡにより増幅された電圧を差動増幅する。したがって、いわゆるリファレンスメモリセルは不要である。【００２７】  図３は、図１に示したプリセンスアンプＰＳＡの詳細を示している。プリセンスアンプＰＳＡは、ビット線初期化回路１０、電荷転送回路１２（チャージトランスファ）、インバータアンプ１６（制御回路）、閾値電圧生成回路１８（初期化回路）、負電圧生成回路２０（電荷蓄積回路、初期化回路）およびレベルシフト回路２２を有している。プリセンスアンプＰＳＡにより、ビット線ＧＮＤセンス方式が実現される。【００２８】  ビット線初期化回路１０は、ゲートで制御信号ＢＧＮＤを受け、ソースが接地線に接続され、ドレインがビット線ＢＬ（ＢＬＥまたはＢＬＯ）に接続されたｎＭＯＳトランジスタＮＭ１で構成されている。電荷転送回路１２は、ゲート（制御端子）が閾値電圧生成回路１８の出力ノードＶＴＨに接続され、ソースがビット線ＢＬに接続され、ドレインが負電圧生成回路２０の出力ノードＭＩＮＳに接続されたｐＭＯＳトランジスタＰＭ１で構成されている。【００２９】  インバータアンプ１６は、ＣＭＯＳインバータＩ１（フィードバックインバータ）、ＣＭＯＳインバータＩ１の出力端子ＩＯＵＴを入力端子ＩＩＮに接続するスイッチＳ１、ＣＭＯＳインバータＩ１の入力端子ＩＩＮとビット線ＢＬとの間に配置されたキャパシタＣ１、ＣＭＯＳインバータＩ１の出力端子ＩＯＵＴと電荷転送回路１２のゲート（制御端子）との間に配置されたキャパシタＣ２を有している。ＣＭＯＳインバータＩ１のｐＭＯＳトランジスタ（図示せず）のソースは、ゲートでパワー制御信号ＰＯＷＸを受けるｐＭＯＳトランジスタＰＭ２（スイッチ回路）を介して電源線ＶＤＤに接続されている。ＣＭＯＳインバータＩ１のｎＭＯＳトランジスタ（図示せず）のソースは、ゲートでパワー制御信号ＰＯＷを受けるｎＭＯＳトランジスタＮＭ２（スイッチ回路）を介して接地線に接続されている。【００３０】  パワー制御信号ＰＯＷＸ、ＰＯＷは、トランジスタＰＭ２、ＮＭ２をオンし、ＣＭＯＳインバータＩ１を活性化するために、読み出し動作の開始に応答してそれぞれ低レベルおよび高レベルに変化する。同様に、スイッチＳ１は、読み出し動作を開始するときにオフされる。キャパシタＣ１、Ｃ２は、例えば、強誘電体キャパシタで構成されている。インバータアンプ１６は、ビット線ＢＬＥまたはＢＬＯに読み出された電荷を負電圧生成回路２０のキャパシタＣ５に転送するために、読み出された電荷によるビット線ＢＬＥまたはＢＬＯの電圧の変化に応じて電荷転送回路１２の電荷転送能力を制御する。【００３１】  閾値電圧生成回路１８は、ノードＶＧＥＮＸに高レベル（電源電圧ＶＤＤ）または低レベル（接地電圧）を生成する電圧生成回路１８ａと、ノードＶＧＥＮＸとノードＶＴＨとの間に接続されたキャパシタＣ４と、ノードＶＴＨに接続されたクランプ回路１８ｂと、クランプ回路１８ｂを接地線に接続するスイッチＳ２、ノードＶＴＨを接地線に接続するクランプ回路１８ｃとを有している。電圧生成回路１８ａは、電源線ＶＤＤと接地線の間に直列に接続されたｐＭＯＳトランジスタＰＭ３およびｎＭＯＳトランジスタＮＭ３を有している。ｐＭＯＳトランジスタＰＭ３およびｎＭＯＳトランジスタＮＭ３のゲートは、それぞれ電圧制御信号ＶＧＥＮＰ、ＶＧＥＮＮを受けている。【００３２】  クランプ回路１８ｂは、ソースがスイッチＳ２を介して接地線に接続され、ゲートおよびドレインがノードＶＴＨに接続されたｐＭＯＳトランジスタＰＭ４で構成されている。キャパシタＣ４は、例えば、強誘電体キャパシタで構成されている。クランプ回路１８ｃは、ソースがノードＶＴＨに接続され、ゲート、ドレインおよび基板が接地線に接続されたｐＭＯＳトランジスタＰＭ５で構成されている。【００３３】  負電圧生成回路２０は、負電圧制御信号ＭＧＥＮを受け、出力がノードＭＧＥＮＸに接続されたＣＭＯＳインバータＩ２と、ノードＭＧＥＮＸとノードＭＩＮＳとの間に配置きれたキャパシタＣ５とを有している。キャパシタＣ５は、例えば、強誘電体キャパシタで構成されている。負電圧生成回路２０は、読み出し動作時にメモリセルＭＣからビット線ＢＬＥまたはＢＬＯに読み出される電荷を蓄積するとともに、蓄積電荷に応じて読み出し電圧を生成する。【００３４】  レベルシフト回路２２は、ノードＭＩＮＳに発生する負電圧を正電圧に変換するためのキャパシタ（図示せず）を有している。ビット線ＢＬＥが接続されたプリセンスアンプＰＳＡに対応するレベルシフト回路２２は、出力信号ＳＦＥを出力する。ビット線ＢＬＯが接続されたプリセンスアンプＰＳＡに対応するレベルシフト回路２２は、出力信号ＳＦＯを出力する。【００３５】  図４は、図１に示したセンスアンプＳＡの詳細を示している。センスアンプＳＡは、一対のＣＭＯＳインバータＩ１１、Ｉ１２およびスイッチＳ１１、Ｓ１２で構成されたラッチＬＴと、ＣＭＯＳインバータＩ１３と、スイッチＳ１３、Ｓ１４、Ｓ１５、Ｓ１６で構成されている。ラッチＬＴの相補の入出力ノードＳＡＯＵＴ、ＳＡＯＵＴＸは、センスアンプＳＡの出力である。ＣＭＯＳインバータＩ１３は、センスアンプパワー信号ＳＡＰＷＲを反転し、センスアンプパワー信号ＳＡＰＷＲＸとして出力する。【００３６】  スイッチＳ１１（ｐＭＯＳトランジスタ）は、ＣＭＯＳインバータＩ１１、Ｉ１２を電源線ＶＤＤに接続するために、センスアンプパワー信号ＳＡＰＷＲの高レベル中にオンする。スイッチＳ１２（ｎＭＯＳトランジスタ）は、ＣＭＯＳインバータＩ１１、Ｉ１２を接地線ＧＮＤに接続するために、センスアンプパワー信号ＳＡＰＷＲの高レベル中にオンする。スイッチＳ１３、Ｓ１４は、プリセンスアンプＰＳＡの出力信号ＳＦＥ、ＳＦＯをラッチＬＴに伝達するために、センスアンプパワー信号ＳＡＰＷＲの低レベル中にオンする。スイッチＳ１５、Ｓ１６は、センスアンプＳＡの動作中にオフし、センスアンプＳＡの非動作中にオンする。【００３７】  センスアンプＳＡは、センスアンプパワー信号ＳＡＰＷＲの低レベル中に非活性化されて動作を停止し、センスアンプパワー信号ＳＡＰＷＲの高レベルへの変化に同期して活性化され、ノードＳＡＯＵＴ、ＳＡＯＵＴＸの電圧差を増幅する。この増幅により、メモリセルＭＣから読み出されたデータの論理値は、ラッチＬＴにラッチされる。また、ラッチされた相補のデータ（論理値）は、出力信号ＳＡＯＵＴ、ＳＡＯＵＴＸとして出力される。【００３８】  図５は、図１に示した電圧検出回路ＶＤＥＴの詳細を示している。電圧検出回路ＶＤＥＴのインバータＩＮＶは、公知のシュミットトリガタイプのインバータである。【００３９】  図６は、図１に示したタイミング生成回路ＴＧＥＮの詳細を示している。タイミング生成回路ＴＧＥＮは、縦続接続された複数の遅延回路ＤＬＹ１−ＤＬＹ１２、ＯＲ回路およびＡＮＤ回路を有している。ＯＲ回路は、読み出し信号ＲＤＺまたは書き込み信号ＷＲＺの活性化に同期してアクセス信号ＡＣＳＺを高レベルに活性化する。遅延回路ＤＬＹ１−６は、アクセス信号ＡＣＳＺの立ち上がりエッジを順次遅延し、タイミング信号Ｔ１−Ｔ６として出力する。ＡＮＤ回路は、検出信号ＬＡＴＣＨとタイミング信号Ｔ６がともに高レベルのときセンスアンプパワー信号ＳＡＰＷＲを高レベルに活性化する。すなわち、ＡＮＤ回路は、タイミング信号Ｔ６が検出信号ＬＡＴＣＨより早く出力される場合にも、センスアンプパワー信号ＳＡＰＷＲの出力を検出信号ＬＡＴＣＨが出力されるまでマスクするマスク回路として動作する。【００４０】  遅延回路ＤＬＹ７−１２は、センスアンプパワー信号ＳＡＰＷＲの立ち上がりエッジを順次遅延し、タイミング信号Ｔ７−Ｔ１２として出力する。すなわち、タイミング信号Ｔ６を出力する遅延回路ＤＬＹ６の次段の遅延回路ＤＬＹ７は、センスアンプパワー信号ＳＡＰＷＲを受けて動作する。タイミング信号Ｔ１２は、リセット信号ＲＥＳＥＴとして遅延回路ＤＬＹ１−１２に供給される。遅延回路ＤＬＹ１−１２は、リセット信号ＲＥＳＥＴの高レベルを受けてリセットされ、タイミング信号Ｔ１−１２を低レベルに変化する。なお、��イミング生成回路ＴＧＥＮは、図示した以外にも、プリセンスアンプＰＳＡの制御信号を生成する回路を有する。【００４１】  図７は、図３のプリセンスアンプＰＳＡおよび図４のセンスアンプＳＡの動作を示している。この例は、強誘電体メモリＦＭを構成するトランジスタの閾値電圧が、ほぼ標準値の場合を示している。なお、ビット線ＧＮＤセンス方式を実現するためのプリセンスアンプＰＳＡの動作は、公知であるため、図７では、プリセンスアンプＰＳＡへの入力信号のタイミングとプリセンスアンプＰＳＡからの出力信号のタイミングのみを示す。図７の時刻Ｔ１−Ｔ７は、タイミング信号Ｔ１−Ｔ７が高レベルに変化する時刻を示す。【００４２】  まず、アクセス要求が供給される前の初期状態（スタンバイ状態）において、制御信号ＢＧＮＤは高レベルに設定されているため、ｎＭＯＳトランジスタＮＭ１（ビット線初期化回路）はオンし、ビット線ＢＬ（ＢＬＥまたはＢＬＯ）の電圧は、接地電圧に初期化される。パワー制御信号ＰＯＷ、ＰＯＷＸは、低レベル、高レベルにそれぞれ保持されており、フィードバックインバータＩ１はオフしている。スイッチＳ１、Ｓ２はオンしている。スイッチＳ１、Ｓ２の動作を制御する制御信号、および電圧制御信号ＶＧＥＮＰ、ＶＧＥＮＮ、負電圧制御信号ＭＧＥＮ、制御信号ＢＧＮＤ、パワー制御信号ＰＯＷ、ＰＯＷＸは、図１に示したタイミング生成回路ＴＧＥＮにより生成される。【００４３】  時刻Ｔ１において、パワー制御信号ＰＯＷ、ＰＯＷＸが高レベルおよび低レベルにそれぞれ変化し、フィードバックインバータＩ１は活性化される。スイッチＳ１がオンしているため、フィードバックインバータＩ１の入力電圧ＩＩＮおよび出力電圧ＩＯＵＴは、ほぼＶＤＤ／２になる。【００４４】  時刻Ｔ２において、電圧制御信号ＶＧＥＮＰ、ＶＧＥＮＮが高レベルに変化し、ノードＶＴＨの電圧（図示せず）は、一時的に下がった後、ｐＭＯＳトランジスタＰＭ４（クランプ回路）の閾値電圧（例えば、−０．６Ｖ）に初期化される。ｐＭＯＳトランジスタＰＭ１、ＰＭ４の閾値電圧は、互いに等しく設計されている。このため、ノードＶＴＨの電圧が一時的に下がったときに、ｐＭＯＳトランジスタＰＭ１はオンし、ノードＭＩＮＳの電圧は、ビット線ＢＬの電圧（接地電圧）に初期化される。プリセンスアンプ対ＰＳＡの出力ノードＳＦＥ、ＳＦＯは、ノードＭＩＮＳの電圧の変化に応じて上昇する。なお、図４に示したように、センスアンプＳＡの出力ノードＳＡＯＵＴ、ＳＡＯＵＴＸは、センスアンプパワー信号ＳＡＰＷＲが活性化されるまでノードＳＦＥ、ＳＦＯに接続される。このため、ノードＳＡＯＵＴ、ＳＡＯＵＴＸの電圧は、センスアンプパワー信号ＳＡＰＷＲが活性化されるまでノードＳＦＥ、ＳＦＯの電圧と同様に変化する。【００４５】  時刻Ｔ３において、電圧制御信号ＶＧＥＮＮが低レベルに変化し、図１のノードＶＧＥＮＸは、フローティング状態になる。同時にスイッチＳ１、Ｓ２がオフされる。スイッチＳ２のオフにより、ｐＭＯＳトランジスタＰＭ４によるノードＶＴＨのクランプが解除される。スイッチＳ１のオフにより、フィードバックインバータＩ１の入力と出力との短絡が解除される。フィードバックインバー���Ｉ１の入力の電圧は、ほぼＶＤＤ／２のため、フィードバックインバータＩ１は、高いゲインを有する反転アンプとして動作する。【００４６】  一方、制御信号ＢＧＮＤも低レベルに変化し、ビット線ＢＬは、フローティング状態になる。以上により、時刻Ｔ３以降、ビット線ＢＬの電圧が変化すると、キャパシタＣ１の容量結合によりフィードバックインバータＩ１の入力電圧ＩＩＮが変化する。フィードバックインバータＩ１は、入力電圧ＩＩＮの変化を増幅し、出力電圧ＩＯＵＴを反対方向に変化させる。キャパシタＣ２の容量結合によりノードＶＴＨの電圧は、出力電圧ＩＯＵＴの変化に伴い変化する。【００４７】  時刻Ｔ４において、負電圧制御信号ＭＧＥＮが高レベルに変化し、図１のノードＭＧＥＮＸの電圧は高レベルから低レベルに変化する。図１のノードＭＩＮＳの電圧は、キャパシタＣ５の容量結合により、ノードＭＧＥＮＸの電圧の低下に伴い低下する。プリセンスアンプ対ＰＳＡの出力ノードＳＦＥ、ＳＦＯは、ノードＭＩＮＳの電圧の変化に応じて接地電圧まで下降する。【００４８】  時刻Ｔ５において、ワード線ＷＬとプレート線ＰＬの電圧が接地電圧から電源電圧ＶＤＤ（この例では、３Ｖ）に変化する。ワード線ＷＬの立ち上がりにより、メモリセルＭＣのアクセストランジスタＮ１がオンし、メモリセルＭＣの強誘電体キャパシタ対Ｆ１、Ｆ２に正電圧が掛かる。データ”１”を記憶している強誘電体キャパシタＦ１（またはＦ２）に掛かる電圧の極性は、書き込み時と反対のため、分極反転が起こり、大きな反転電荷がビット線ＢＬ（ＢＬＥまたはＢＬＯ）に読み出される。データ”０”を記憶している強誘電体キャパシタＦ２（またはＦ１）に掛かる電圧の極性は、書き込み時と同じため、分極反転は起こらず、比較的小さな電荷がビット線ＢＬ（ＢＬＯまたはＢＬＥ）に読み出される。【００４９】  このとき、ビット線ＢＬＥ、ＢＬＯの電圧は、ともに上昇しようとする。しかし、ビット線ＢＬの電圧が僅かに上がると、キャパシタＣ１の容量結合により、フィードバックインバータＩ１の入力電圧が上がる。フィードバックインバータＩ１の反転増幅作用およびキャパシタＣ２の容量結合により、ノードＶＴＨの電圧は下がり、ｐＭＯＳトランジスタＰＭ１のゲート・ソース間電圧（絶対値）は大きくなる。このため、ｐＭＯＳトランジスタＰＭ１にドレイン電流が発生し、ビット線ＢＬに読み出された電荷は、ビット線ＢＬからノードＭＩＮＳに転送される。したがって、ビット線ＢＬの電圧上昇は抑えられ、ほぼ０Ｖ（接地電圧）に保持される。このように、フィードバックインバータＩ１は、電荷転送回路１２の電荷転送能力を調整する制御回路として動作する。【００５０】  キャパシタＣ５は、ノードＭＩＮＳに転送された電荷により充電されるため、ノードＭＩＮＳの電圧（読み出し電圧）は上昇する。このとき、データ”１”を記憶している強誘電体キャパシタＦ１（またはＦ２）に対応するノードＭＩＮＳの電圧は、データ”０”を記憶している強誘電体キャパシタＦ２（またはＦ１）に対応するノードＭＩＮＳの電圧より上昇する。プリセンスアンプ対ＰＳＡの出力ＳＦＥ、ＳＦＯは、ノードＭＩＮＳの電圧の変化に応じて上昇する。このとき、データ”１”を記憶している強誘電体キャパシタＦ１（またはＦ２）に対応する出力ＳＦＥ（またはＳＦＯ）の電圧は、データ”０”を記憶している強誘電体キャパシタＦ２（またはＦ１）に対応する出力ＳＦＯ、ＳＦＥの電圧より早く上昇する。【００５１】  図１に示した電圧検出回路ＶＤＥＴは、ビット線対ＢＬＥ、ＢＬＯの一方に読み出される電荷量が所定量に到達し、出力信号ＳＦＥ、ＳＦＯの一方が第１電圧Ｖ１に到達したときに出力信号ＳＣＨを高レベルに変化する。そして、電圧検出回路ＶＤＥＴは、出力信号ＳＣＨから所定時間遅れて検出信号ＬＡＴＣＨを高レベルに変化する。図６に示したタイミング生成回路ＴＧＥＮは、タイミング信号Ｔ６と検出信号ＬＡＴＣＨのうち、遅く高レベルに変化する信号に同期してセンスアンプパワー信号ＳＡＰＷＲを高レベルに変化する。この例では、センスアンプパワー信号ＳＡＰＷＲは、タイミング信号Ｔ６に同期して活性化される。そして、図４に示したセンスアンプＳＡは、センスアンプパワー信号ＳＡＰＷＲの立ち上がりエッジに同期して活性化され、出力ノードＳＦＥ、ＳＦＯの電圧差を増幅する。すなわち、プリセンスアンプＰＳＡにより増幅されたデータの論理が、センスアンプＳＡにより判定される。【００５２】  図８は、図３のプリセンスアンプＰＳＡおよび図４のセンスアンプＳＡの動作を別の例示している。この例は、強誘電体メモリＦＭを構成するトランジスタの閾値電圧が、低い場合を示している。強誘電体メモリＦＭの動作温度が低い場合、あるいは強誘電体メモリＦＭの動作電圧が高い場合も、図８と同様の波形が示される。図７と同じ動作については、詳細な説明を省略する。【００５３】  トランジスタの閾値電圧が低いため、タイミング信号Ｔ１−Ｔ７の出力時間は、図７に比べて早くなる。時刻Ｔ５と時刻Ｔ６の時間間隔は短くなる。このため、時刻Ｔ６において、プリセンスアンプＰＳＡの出力ＳＦＥ、ＳＦＯの電圧差は小さく、センスアンプＳＡで増幅するためには不十分である。本発明では、図６に示したＡＮＤ回路により、センスアンプパワー信号ＳＡＰＷＲは、検出信号ＬＡＴＣＨとタイミング信号Ｔ６の遅い方に同期して活性化される。この例では、センスアンプパワー信号ＳＡＰＷＲは、時刻Ｔ６より遅く出力される検出信号ＬＡＴＣＨに同期して活性化される。したがって、トランジスタの閾値電圧が低い場合にも、出力ノードＳＦＥ、ＳＦＯの電圧差が十分に大きくなってから、センスアンプＳＡのラッチ動作（増幅動作）を開始できる。この結果、センスアンプＳＡの読み出しマージンを大きくでき、メモリセルＭＣから読み出されるデータをセンスアンプＳＡに正しくラッチできる。【００５４】  図９は、図３のプリセンスアンプＰＳＡおよび図４のセンスアンプＳＡの動作の別の例を示している。この例は、強誘電体メモリＦＭを構成するトランジスタの閾値電圧が、高い場合を示している。強誘電体メモリＦＭの動作温度が高い場合、あるいは強誘電体メモリＦＭの動作電圧が低い場合も、図９と同様の波形が示される。図７と同じ動作については、詳細な説明を省略する。【００５５】  トランジスタの閾値電圧が高いため、タイミング信号Ｔ１−Ｔ７の出力時間は、図７に比べて遅くなる。時刻Ｔ５と時刻Ｔ６の��間間隔は長くなる。このため、時刻Ｔ６において、プリセンスアンプＰＳＡの出力ＳＦＥ、ＳＦＯの電圧差は十分に大きく、センスアンプＳＡで増幅するために十分である。この例では、センスアンプパワー信号ＳＡＰＷＲは、検出信号ＬＡＴＣＨより遅く出力される時刻Ｔ６に同期して活性化される。したがって、図７と同様に、出力ノードＳＦＥ、ＳＦＯの電圧差が十分に大きくなってから、センスアンプＳＡのラッチ動作を開始できる。【００５６】  図１０は、図１に示した強誘電体メモリＦＭのアクセス動作（読み出し動作または書き込み動作）を示している。図１０に示した動作は、読み出し動作と書き込み動作で同じである。この例は、強誘電体メモリＦＭを構成するトランジスタの閾値電圧が、ほぼ標準値の場合を示している。【００５７】  図１に示したワードドライバＷＤは、タイミング信号Ｔ５に同期してワード線ＷＬを低レベル（ＧＮＤ）から高レベル（ＶＤＤ）に変化する。プレートドライバＰＬは、タイミング信号Ｔ５をわずかに遅らせたタイミングに同期してプレート線ＰＬを低レベル（ＧＮＤ）から高レベル（ＶＤＤ）に変化する。プレート線ＰＬの立ち上がりにより強誘電体キャパシタ対Ｆ１、Ｆ２からビット線対ＢＬＥ、ＢＬＯに電荷が読み出され、プリセンスアンプＰＳＡの出力ノードＳＦＥ、ＳＦＯの電圧が上昇する。そして、上述した図７と同様に、出力ノードＳＦＥ、ＳＦＯの一方の電圧が第１電圧Ｖ１に到達したときに、検出信号ＬＡＴＣＨが出力される。センスアンプＳＡは、タイミング信号Ｔ６に同期して生成されるセンスアンプパワー信号ＳＡＰＷＲに同期しては、出力ノードＳＦＥ、ＳＦＯの電圧差を増幅する。【００５８】  プレートドライバＰＤは、タイミング信号Ｔ７に同期してプレート線を低レベル（ＧＮＤ）に変化する。ここで、プレート線ＰＬの高レベル期間Ｐ１は、例えば、ワースト条件で１０ｎｓ（最小値）に設定される。プリセンスアンプＰＳＡの動作により、プレート線ＰＬが高レベルの間、ビット線ＢＬＥ、ＢＬＯは、ほぼ接地電圧ＧＮＤに維持される。このため、期間Ｐ１中に、データ”０”が強誘電体キャパシタＦ１、Ｆ２に書き込まれる。換言すれば、強誘電体キャパシタＦ１、Ｆ２がデータ”１”を保持している場合、そのデータは破壊される。期間Ｐ１を確保することにより、データ”０”を強誘電体キャパシタ対Ｆ１またはＦ２に確実に書き込むことができる。すなわち、書き込みマージンを向上できる。【００５９】  この後、ワードドライバＷＤは、タイミング信号Ｔ８に同期してワード線ＷＬを昇圧電圧ＶＰＰに変化する。例えば、昇圧電圧は、強誘電体メモリＦＭの内部に形成される昇圧電圧生成回路により生成される。そして、強誘電体キャパシタＦ１またはＦ２にデータ”１”を書き込む場合、タイミング信号Ｔ９からＴ１０の期間にビット線ＢＬＥまたはＢＬＯが高レベル（ＶＤＤ）に設定される。期間Ｐ１に強誘電体キャパシタＦ１またはＦ２にデータ”０”を書き込んだ場合、データ”０”を保持するために、ビット線ＢＬＥまたはＢＬＯは、低レベル（ＧＮＤ）に設定される。ワード線ＷＬの昇圧期間は、データ”１”のメモリセルＭＣへの書き込み期間であり、同時に、読み出し動作（期間Ｐ１）により破壊されたデータ”１”の再書き込み期間である。【００６０】  次に、タイミング信号Ｔ１１に同期してワード線ＷＬが低レベル（ＧＮＤ）に設定される。そして、タイミング信号Ｔ１２の立ち上がりエッジに同期して、タイミング信号Ｔ１−１２、検出信号ＬＡＴＣＨおよびセンスアンプパワー信号ＳＡＰＷＲが低レベルに非活性化されて、アクセス動作が完了する。【００６１】  図１１は、図１に示した強誘電体メモリＦＭのアクセス動作の別の例を示している。この例は、強誘電体メモリＦＭを構成するトランジスタの閾値電圧が、低い場合を示している。強誘電体メモリＦＭの動作温度が低い場合、あるいは強誘電体メモリＦＭの動作電圧が高い場合も、図１１と同様の波形が示される。図１０と同じ動作については、詳細な説明を省略する。【００６２】  トランジスタの閾値電圧が低いため、時刻Ｔ５と時刻Ｔ６の時間間隔は、図１０に比べて短くなる。しかし、図８で述べたように、センスアンプパワー信号ＳＡＰＷＲは、時刻Ｔ６より遅く出力される検出信号ＬＡＴＣＨに同期して活性化される。したがって、トランジスタの閾値電圧が低い場合にも、出力ノードＳＦＥ、ＳＦＯの電圧差が十分に大きくなってから、センスアンプＳＡのラッチ動作を開始できる。【００６３】  プレート線ＰＬの立ち下がりタイミングを決めるタイミング信号Ｔ７は、センスアンプパワー信号ＳＡＰＷＲの立ち上がりエッジに同期して生成される。このため、タイミング信号Ｔ６の立ち上がりエッジが早く現れる場合にも、プレート線ＰＬの高レベル期間Ｐ１を確実に確保でき、データ”０”を強誘電体キャパシタ対Ｆ１またはＦ２に確実に書き込むことができる。【００６４】  図１２は、本発明前に発明者が検討した強誘電体メモリＦＭのアクセス動作を示している。この例は、強誘電体メモリＦＭを構成するトランジスタの閾値電圧が、低い場合を示している。図１０と同じ動作については、詳細な説明を省略する。【００６５】  この例では、センスアンプＳＡは、タイミング信号Ｔ６に同期して活性化される。トランジスタの閾値電圧が低いため、タイミング信号Ｔ６は早く生成される。時刻Ｔ６では、プリセンスアンプＰＳＡの出力ＳＦＥ、ＳＦＯの電圧差は小さく、センスアンプＳＡで増幅するためには不十分である。すなわち、読み出しマージンが低下する。さらに、時刻Ｔ６、Ｔ７の時間間隔が短くなるため、プレート線ＰＬの高レベル期間Ｐ１は短くなる。この結果、データ”０”を強誘電体キャパシタ対Ｆ１またはＦ２に書き込むための書き込みマージンは低下する。本発明では、これ等の不具合を同時に解消できる。【００６６】  以上、第１の実施形態では、センスアンプＳＡの動作を、常に検出信号ＬＡＴＣＨが出力された後に開始できる。このため、例えば、強誘電体メモリＦＭの製造条件の変動により、トランジスタの閾値電圧が期待値より低くなり、タイミング信号Ｔ１−Ｔ５の出力タイミングが早くなった場合にも、メモリセルＭＣから読み出されるデータをセンスアンプＳＡに正しくラッチでき、強誘電体メモリＦＭの誤動作を防止できる。【００６７】  さらに、遅延回路ＤＬＹ７−１２は、センスアンプパワー信号ＳＡＰＷＲを受けて動作する。これにより、タイミング信号Ｔ７−１２の出力タイ��ングを、センスアンプＳＡの動作タイミングに合わせてシフトできる。すなわち、センスアンプＳＡがデータをラッチした後に、タイミング信号Ｔ７−１２に同期して動作する回路の動作タイミングを、センスアンプＳＡのラッチタイミングに合わせて設定できる。特に、プレート線を低レベルに非活性化するタイミング（時刻Ｔ７）をセンスアンプパワー信号ＳＡＰＷＲに合わせて設定できるため、プレート線ＰＬの高レベル期間Ｐ１を所定期間以上に確保できる。この結果、タイミング信号Ｔ６の出力タイミングが早い場合にも、データ”０”の書き込みマージンを確保できる。【００６８】  本発明を、相補の論理値を保持する２Ｔ２ＣタイプのメモリセルＭＣで構成される強誘電体メモリＦＭに適用することにより、データが読み書きされるリアルメモリセルＭＣを利用して検出信号ＬＡＴＣＨを生成できる。検出信号ＬＡＴＣＨを生成するための特別のメモリセルを設ける必要がないため、強誘電体メモリＦＭの回路規模を削減できる。【００６９】  図１３は、本発明の第２の実施形態のタイミング生成回路ＴＧＥＮを示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、第１の実施形態のタイミング生成回路ＴＧＥＮに、遅延回路ＤＬＹ１３および検出信号ＬＡＴＣＨを受けるＯＲ回路が追加されている。マスク回路は、検出信号ＬＡＴＣＨを受けるＯＲ回路とＡＮＤ回路により構成される。その他の構成は、第１の実施形態と同じである。すなわち、半導体メモリは、強誘電体メモリＦＭである。【００７０】  遅延回路ＤＬＹ１３は、タイミング信号Ｔ６を遅延させ、タイムアウト信号ＴＯＵＴとして出力する。ＯＲ回路は、タイムアウト信号ＴＯＵＴまたは検出信号ＬＡＴＣＨを、検出信号ＬＡＴＣＨ２としてＡＮＤ回路に出力する。これにより、検出信号ＬＡＴＣＨが出力されない場合にも、タイムアウト信号ＴＯＵＴに同期して検出信号ＬＡＴＣＨ２が出力される。そして、ＡＮＤ回路は、タイミング信号Ｔ６および検出信号ＬＡＴＣＨ２がともに高レベルの期間にセンスアンプパワー信号ＳＡＰＷＲを活性化する。このように、ＯＲ回路は、検出信号ＬＡＴＣＨが出力されないときにもセンスアンプパワー信号ＳＡＰＷＲを出力するために、タイムアウト信号ＴＯＵＴの出力に応答してマスクを解除するマスク解除回路として動作する。【００７１】  図１４は、第２の実施形態における強誘電体メモリＦＭのアクセス動作を示している。図１４は、製造条件の変動により、強誘電体メモリＦＭを構成する強誘電体キャパシタＦ１、Ｆ２が、小さい容量値に形成された例を示している。図１０と同じ動作については、詳細な説明を省略する。【００７２】  強誘電体キャパシタＦ１、Ｆ２の容量値が小さい場合、メモリセルＭＣからビット線ＢＬＥまたはＢＬＯに読み出される電荷量が少なく、プリセンスアンプＰＳＡの出力ノードＳＦＥ、ＳＦＯの電圧が、時刻Ｔ７より前に第１電圧Ｖ１に到達しない場合がある。この場合、電圧検出回路ＶＤＥＴは、検出信号ＬＡＴＣＨを高レベルに変化できず、低レベルＬに保持する。しかし、センスアンプパワー信号ＳＡＰＷＲは、タイムアウト信号ＴＯＵＴの立���上がりエッジに同期して活性化される。このため、センスアンプＳＡは、出力ノードＳＦＥ、ＳＦＯの電圧差を増幅する。例えば、タイムアウト信号ＴＯＵＴは、時刻Ｔ６と時刻Ｔ７の間に高レベルに変化する。すなわち、遅延回路ＤＬＹ１３の遅延時間は、遅延回路ＤＬＹ７の遅延時間より短く設定されている。【００７３】  以上、第２の実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、センスアンプパワー信号ＳＡＰＷＲは、タイムアウト信号ＴＯＵＴまたは検出信号ＬＡＴＣＨに応答して出力される。このため、例えば、強誘電体キャパシタＦ１、Ｆ２の容量値が小さい場合にも、センスアンプパワー信号ＳＡＰＷＲを確実に生成でき、センスアンプＳＡを所定のタイミングで確実に動作できる。この結果、メモリセルＭＣから読み出されるデータをセンスアンプＳＡに正しくラッチでき、強誘電体メモリＦＭの誤動作を防止できる。【００７４】  図１５は、本発明の第３の実施形態のタイミング生成回路ＴＧＥＮを示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、第１の実施形態のタイミング生成回路ＴＧＥＮに、ＲＳフリップフロップＦＦが追加されている。その他の構成は、第１の実施形態と同じである。すなわち、半導体メモリは、強誘電体メモリＦＭである。ＲＳフリップフロップＦＦは、タイミング信号Ｔ１の立ち上がりエッジに同期してパワー制御信号ＰＯＷ、ＰＯＷＸを活性化し、センスアンプパワー信号ＳＡＰＷＲの立ち上がりエッジに同期してパワー制御信号ＰＯＷ、ＰＯＷＸを非活性化する。【００７５】  図１６は、第３の実施形態におけるプリセンスアンプＰＳＡおよび図４のセンスアンプＳＡの動作を示している。図７と同じ動作については、詳細な説明を省略する。この実施形態では、パワー制御信号ＰＯＷ、ＰＯＷＸは、センスアンプパワー信号ＳＡＰＷＲの立ち上がりエッジに同期して非活性化され、図３に示したプリセンスアンプＰＳＡのフィードバックインバータＩ１の電源端子（図示せず）と、電源線ＶＤＤおよび接地線との接続が解除される。すなわち、センスアンプパワー信号ＳＡＰＷＲの立ち上がりエッジに同期して、フィードバックインバータＩ１のトランジスタＰＭ２、ＮＭ２（スイッチ回路）はオフし、フィードバックインバータＩ１は非活性化される。【００７６】  フィードバックインバータＩ１は、その動作時に、入力電圧に電源電圧ＶＤＤと接地電圧との中間電圧が印加されるため、電源線ＶＤＤから接地線に貫通電流が流れる。動作が必要ないときにフィードバックインバータＩ１への電源の供給を遮断することで、読み出し動作および書き込み動作での消費電力が削減される。なお、フィードバックインバータＩ１と、電源線ＶＤＤまたは接地線のいずれかとの接続を解除することにより、貫通電流は遮断される。したがって、センスアンプパワー信号ＳＡＰＷＲの立ち上がりエッジに同期して、パワー制御信号ＰＯＷ、ＰＯＷＸのいずれかが非活性化されることで、消費電力を削減できる。【００７７】  以上、第３の実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、フィードバックインバータＩ１の貫通電流を削減することで、強誘電体メモリＦＭの消費電力を削減できる。【００７８】  図１７は、本発明の第４の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、メモリコアＣＯＲＥが第１の実施形態と相違している。その他の構成は、第１の実施形態と同じである。すなわち、半導体メモリは、強誘電体メモリＦＭである。【００７９】  メモリコアＣＯＲＥは、メモリセルＭＣ（リアルメモリセル）およびリファレンスメモリセルＲＭＣ０、ＲＭＣ１を有するメモリセルアレイＡＲＹと、プリセンスアンプＰＳＡおよびセンスアンプＳＡを有している。各メモリセルＭＣは、１つの強誘電体キャパシタと１つのアクセストランジスタを有している。この種のメモリセルＭＣは、一般に、１Ｔ１Ｃタイプと称される。【００８０】  リファレンスメモリセルＲＭＣ０−１は、例えば、１Ｔ１Ｃタイプである。なお、リファレンスメモリセルＲＭＣ０−１は、１Ｔ１Ｃタイプでなく、２Ｔ２Ｃタイプでもよい。また、リファレンスメモリセルＲＭＣ０−１を構成する強誘電体キャパシタの構造および特性は、リアルメモリセルＭＣを構成する強誘電体キャパシタと同じでも良く、相違してもよい。リファレンスメモリセルＲＭＣ０（第１リファレンスメモリセル）は、データ”０”（第１論理）を記憶し、リファレンスメモリセルＲＭＣ１（第２リファレンスメモリセル）は、データ”１”（第２論理）を記憶している。【００８１】  図の横方向に並ぶメモリセルＭＣ、ＲＭＣ０−１は、共通のワード線ＷＬおよびプレート線ＰＬに接続されている。図の縦方向に並ぶメモリセルＭＣの列は、共通のビット線ＢＬに接続されている。メモリセルＲＭＣ０の列およびメモリセルＲＭＣ１の列は、それぞれ共通のリファレンスビット線ＲＢＬＥ、ＲＢＬＯに接続されている。各ビット線ＢＬ、ＲＢＬＥ、ＲＢＬＯは、プリセンスアンプＰＳＡに接続されている。【００８２】  ビット線ＢＬに接続されたプリセンスアンプＰＳＡは、出力信号ＳＦを出力する。リファレンスビット線ＲＢＬＥ、ＲＢＬＯに接続されたプリセンスアンプＰＳＡは、出力信号ＳＦＥ、ＳＦＯをそれぞれ出力する。電圧検出回路ＶＤＥＴは、リファレンスメモリセルＲＭＣ０−１に対応するプリセンスアンプＰＳＡから出力される出力信号ＳＦＥ、ＳＦＯに応答して検出信号ＬＡＴＣＨを生成する。【００８３】  また、出力信号ＳＦＥ、ＳＦＯは、メモリセルＭＣに保持されたデータをラッチするための基準の電圧としてセンスアンプＳＡに供給される。この実施形態のセンスアンプＳＡは、正論理の出力信号ＳＡＯＵＴのみをデータ出力バッファＢＵＦに出力する。データ出力バッファＢＵＦは、メモリコアＣＯＲＥから読み出される複数ビットの読み出しデータのうち、例えば１６ビットを、コラムデコード信号に応じて選択し、選択した読み出しデータをデータ入出力端子Ｉ／Ｏに出力する。【００８４】  図１８は、図１７に示したセンスアンプＳＡの詳細を示している。この実施形態のセンスアンプＳＡは、図４に示したセンスアンプＳＡにラッチＬ���を追加して構成されている。但し、リアルメモリセルＭＣに対応するプリセンスアンプＰＳＡの出力ノードＳＦは、一対のラッチＬＴを接続する共通の接続ノードＣＮに接続される。接続ノードＣＮは、出力ノードＳＦ、ＳＡＯＵＴが互いに接続される。スイッチＳ１３は、データ”０”を記憶するリファレンスメモリセルＲＭＣ０に対応するプリセンスアンプＰＳＡの出力信号ＳＦＥをラッチＬＴに伝達するために、センスアンプパワー信号ＳＡＰＷＲの低レベル中にオンする。スイッチＳ１４は、データ”１”を記憶するリファレンスメモリセルＲＭＣ１に対応するプリセンスアンプＰＳＡの出力信号ＳＦＯをラッチＬＴに伝達するために、センスアンプパワー信号ＳＡＰＷＲの低レベル中にオンする。センスアンプＳＡのその他の構成は、図４と同じである。【００８５】  センスアンプパワー信号ＳＡＰＷＲの低レベル期間中、各ラッチＬＴは非活性化される。ラッチＬＴの一方の入力ノードは、出力信号ＳＦＥ（またはＳＦＯ）を受け、ラッチの他方の入力ノードは、出力信号ＳＦを受ける。そして、各ラッチＬＴは、センスアンプパワー信号ＳＡＰＷＲの立ち上がりエッジに同期して活性化され、出力信号ＳＦＥ（またはＳＦＯ）と出力信号ＳＦの電圧差を増幅する。なお、センスアンプパワー信号ＳＡＰＷＲの活性化タイミングは、第１の実施形態４と同じである。【００８６】  メモリセルＭＣは、データ”０”またはデータ”１”を保持している。このため、出力信号ＳＦの電圧は、出力信号ＳＦＥ、ＳＦＯのいずれか一方にほぼ等しくなる。例えば、メモリセルＭＣがデータ”０”を保持している場合、出力信号ＳＦＥに対応するラッチＬＴに入力される信号ＳＦ、ＳＦＥの電圧差は、ほとんどない。このため、不十分な差動増幅が実施され、電圧差はなかなか大きくならない。これに対して、出力信号ＳＦＯに対応するラッチＬＴに入力される信号ＳＦ、ＳＦＯの電圧差が大きい。このため、十分な差動増幅が実施され、電圧差がすぐに大きくなる。この結果、センスアンプＳＡの出力ノードＳＡＯＵＴは、低レベル（接地電圧）に変化する。このように、センスアンプＳＡは、リファレンスメモリセルＲＭＣ０−１からそれぞれ読み出される電荷に対応する一対の電圧値ＳＦＥ、ＳＦＯを基準にして、各リアルメモリセルＭＣに保持されたデータの論理を判定する。【００８７】  以上、第４の実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、強誘電体メモリＦＭが、１Ｔ１ＣタイプのリアルメモリセルＭＣを有する場合にも、リファレンスメモリセルＲＭＣ０−１を用いてセンスアンプパワー信号ＳＡＰＷＲを生成できる。この結果、リアルメモリセルＭＣから読み出されるデータをセンスアンプＳＡに正しくラッチでき、強誘電体メモリＦＭの誤動作を防止できる。【００８８】  図１９は、本発明の第５の実施形態のタイミング生成回路ＴＧＥＮを示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、第１の実施形態のタイミング生成回路ＴＧＥＮのＡＮＤ回路の代わりにＯＲ回路が配置されている。また、遅延回路ＤＬＹ７は、タイミ��グ信号Ｔ６を受ける。ＯＲ回路は、タイミング信号Ｔ６または検出信号ＬＡＴＣＨ２の立ち上がりエッジに同期してセンスアンプパワー信号ＳＡＰＷＲを高レベルに活性化する。その他の構成は、第１の実施形態と同じである。すなわち、半導体メモリは、強誘電体メモリＦＭである。【００８９】  この実施形態では、図１４に示したように、プリセンスアンプＰＳＡの出力ノードＳＦＥ、ＳＦＯの電圧が第１電圧Ｖ１に到達しない場合にも、センスアンプパワー信号ＳＡＰＷＲは、タイミング信号Ｔ６に同期して生成される。このため、例えば、強誘電体キャパシタＦ１、Ｆ２の容量値が小さい場合にも、センスアンプパワー信号ＳＡＰＷＲを確実に生成でき、センスアンプＳＡを所定のタイミングで確実に動作できる。【００９０】  以上、第５の実施形態においても、上述した第１および第２の実施形態と同様の効果を得ることができる。なお、この実施形態は、強誘電体メモリＦＭを構成するトランジスタの閾値電圧が、所定の範囲に収まる場合に、顕著な効果を有する。特に、トランジスタの閾値電圧の低い側を厳しく管理でき、強誘電体キャパシタＦ１、Ｆ２の容量値が標準である場合に、タイミング信号Ｔ６が検出信号ＬＡＴＣＨより常に遅く出力される場合に、顕著な効果を有する。【００９１】  図２０は、本発明の第６の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、メモリコアＣＯＲＥは、プリセンスアンプＰＳＡを有していない。各センスアンプＳＡは、一対のビット線ＢＬＥ、ＢＬＯに直接接続されている。その他の構成は、第１の実施形態と同じである。すなわち、半導体メモリは、強誘電体メモリＦＭである。【００９２】  図２１は、第６の実施形態における強誘電体メモリＦＭのアクセス動作を示している。図１０と同じ動作については、詳細な説明を省略する。この例では、強誘電体メモリＦＭを構成するトランジスタの閾値電圧が、ほぼ標準値の場合を示している。この例では、ビット線対ＢＬＥ、ＢＬＯの電圧は、プレート線ＰＬの高レベルへの変化に応答して、強誘電体キャパシタＦ１、Ｆ２の残留分極値に応じて変化する。電圧検出回路ＶＤＥＴは、ビット線対ＢＬＥ、ＢＬＯの一方の値が第１電圧Ｖ１に到達したことに応答して検出信号ＬＡＴＣＨを高レベルに変化する。タイミング信号Ｔ６は、検出信号ＬＡＴＣＨより遅く生成される。このため、タイミング生成回路ＴＧＥＮは、タイミング信号Ｔ６に同期してセンスアンプパワー信号ＳＡＰＷＲを生成する。そして、センスアンプＳＡは、センスアンプパワー信号ＳＡＰＷＲに同期して、ビット線対ＢＬＥ、ＢＬＯの電圧差を増幅し、メモリセルＭＣから読み出されるデータをラッチする。【００９３】  以上、第６の実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、プリセンスアンプＰＳＡを持たず、電圧検出回路ＶＤＥＴがビット線ＢＬＥまたはＢＬＯの電圧の変化に応答して検出信号ＬＡＴＣＨを生成する強誘電体メモリＦＭにおいても、メモリセルＭＣから読み出されるデータをセンスアンプＳＡに正しくラッチでき、強誘電体メモリＦ���の誤動作を防止できる。【００９４】  なお、上述した実施形態（図５）では、シュミットトリガタイプのインバータＩＮＶを用いて電圧検出回路ＶＤＥＴを構成する例について述べた。本発明はかかる実施形態に限定されるものではなく、さらに簡易な回路で電圧検出回路ＶＤＥＴを構成できる。【００９５】  図２２は、電圧検出回路ＶＤＥＴの別の例を示している。電圧検出回路ＶＤＥＴは、インバータＩＮＶの構成が図５と相違している。インバータＩＮＶは、電源線ＶＤＤと接地線の間に直列に接続されたｐＭＯＳトランジスタＰＭ２０、ｎＭＯＳトランジスタＮＭ２０、ＮＭ２１を有している。トランジスタＰＭ２０、ＮＭ２０のゲートは、リセット信号ＲＥＳＸを受けている。トランジスタＮＭ２１のゲートは、プリセンスアンプＰＳＡの出力ノードＳＦＥまたはＳＦＯに接続されている。トランジスタＰＭ２０、ＰＭ２１のドレインは、ＮＡＮＤゲートの入力に接続されている。【００９６】  この例では、リセット信号ＲＥＳＸは、例えば、図１０に示したタイミング信号Ｔ５と同じ波形を有する信号である。各インバータＩＮＶは、リセット信号ＲＥＳＸの低レベル期間（時刻Ｔ５以前）に初期化されて高レベルを出力し、リセット信号ＲＥＳＸの高レベル期間に出力ノードＳＦＥ（またはＳＦＯ）の電圧上昇に応答して低レベルに変化する。すなわち、強誘電体メモリＦＭのアクセス要求によりプリセンスアンプＰＳＡが動作し、出力ノードＳＦＥ、ＳＦＯの一方の電圧がトランジスタＮＭ２１の閾値電圧を超えたときに、インバータＩＮＶの出力が高レベルから低レベルに変化し、出力信号ＳＣＨおよび検出信号ＬＡＴＣＨが順次に高レベルに変化する。【００９７】  上述した実施形態では、本発明を、強誘電体キャパシタで構成されるメモリセルを有する強誘電体メモリＦＭに適用する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明を、酸化膜等からなるキャパシタで構成されるメモリセルを有するＤＲＡＭ等の半導体メモリに適用してもよい。【００９８】  第３の実施形態（図１５）のフリップフロップＦＦは、第２、第４、第５の実施形態のタイミング生成回路ＴＧＥＮに設けることが可能である。第２の実施形態の特徴は、第４および第６の実施形態に適用可能である。第５の実施形態の特徴は、第４および第６の実施形態に適用可能である。【００９９】  以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【産業上の利用可能性】
【０１００】  本発明は、データの論理値を電荷として保持するキャパシタで構成されるメモリセルを有する半導体メモリに適用可能である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【手続補正書】
【提出日】平成21年7月10日(2009.7.10)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
データの論理に応じた電荷を蓄積可能なキャパシタを有する複数のメモリセルと、
前記メモリセルにそれぞれ接続されたビット線と、
相補のデータが読み出される一対の前記ビット線に対応して設けられ、前記メモリセルのアクセス時に、前記一対のビット線の一方に読み出される電荷量が所定量に到達したときに、検出信号を出力する電圧検出回路と、
縦続接続された複数の遅延回路を有し、前記遅延回路からタイミング信号をそれぞれ出力し、１つの前記タイミング信号に応答してセンスアンプ活性化信号を出力するタイミング生成回路と、
前記センスアンプ活性化信号に同期して前記メモリセルから前記ビット線に読み出されるデータの論理を判定するセンスアンプとを備え、
前記タイミング生成回路は、前記センスアンプ活性化信号の出力を前記検出信号が出力されるまでマスクするマスク回路を備え、
前記１つのタイミング信号を出力する遅延回路の次段の遅延回路は、前記センスアンプ活性化信号を受けて動作することを特徴とする半導体メモリ。
【請求項２】
データの論理に応じた電荷を蓄積可能なキャパシタを有する複数のメモリセルと、
前記メモリセルにそれぞれ接続されたビット線と、
相補のデータが読み出される一対の前記ビット線に対応して設けられ、前記メモリセルのアクセス時に、前記一対のビット線の一方に読み出される電荷量が所定量に到達したときに、検出信号を出力する電圧検出回路と、
縦続接続された複数の遅延回路を有し、前記遅延回路からタイミング信号をそれぞれ出力し、前記タイミング信号の１つまたは前記検出信号に応答してセンスアンプ活性化信号を出力するタイミング生成回路と、
センスアンプ活性化信号に同期して前記メモリセルから前記ビット線に読み出されるデータの論理を判定するセンスアンプとを備えていることを特徴とする半導体メモリ。
【請求項３】
請求項１または請求項２記載の半導体メモリにおいて、
前記ビット線にそれぞれ接続され、前記ビット線を介して前記メモリセルから読み出されるデータの電圧振幅を増幅するプリセンスアンプを備え、
前記電圧検出回路は、相補のデータを増幅する一対の前記プリセンスアンプに接続され、前記メモリセルのアクセス時に、前記一対のプリセンスアンプの一方により増幅されるデータの電圧値が第１電圧に到達したときに、前記検出信号を出力し、
前記センスアンプは、前記プリセンスアンプにより増幅されたデータを受けて、前記メモリセルから前記ビット線に読み出される論理を判定することを特徴とする半導体メモリ。
【請求項４】
請求項３記載の半導体メモリにおいて、
前記プリセンスアンプは、
前記ビット線に接続される電荷転送回路と、
前記電荷転送回路を介してビット線に接続され、読み出し動作時に前記メモリセルから前記ビット線に読み出される電荷を蓄積するとともに、蓄積電荷に応じて読み出し電圧を生成する電荷蓄積回路と、
前記ビット線に読み出された電荷を前記電荷蓄積回路に転送するために、読み出された電荷による前記ビット線の電圧の変化に応じて前記電荷転送回路の電荷転送能力を制御する制御回路とを備え、
前記制御回路は、
入力が前記ビット線に接続され、出力が前記電荷転送回路の制御端子に接続されたインバータと、
前記インバータの電源端子を電源線に接続するために、前記読み出し動作の開始に応答してオンし、前記センスアンプ活性化信号の出力に応答してオフするスイッチ回路とを備えていることを特徴とする半導体メモリ。
【請求項５】
請求項１ないし請求項３のいずれか１項記載の半導体メモリにおいて、
前記メモリセルから前記ビット線にデータが読み出されてから所定時間後にタイムアウト信号を出力する遅延回路を備え、
前記マスク回路は、前記検出信号が出力されないときにも前記センスアンプ活性化信号を出力するために、前記タイムアウト信号の出力に応答してマスクを解除するマスク解除回路を備えていることを特徴とする半導体メモリ。
【請求項６】
請求項１ないし請求項３のいずれか１項記載の半導体メモリにおいて、
前記キャパシタの一端に接続され、読み出し動作時に高電圧が印加されるプレート線と、
メモリセルアレイに隣接して前記ビット線の配列方向に配置され、前記プレート線に電圧を印加するプレートドライバとを備え、
前記電圧検出回路は、前記プレートドライバから遠い側のビット線に対応して設けられることを特徴とする半導体メモリ。
【請求項７】
請求項１ないし請求項３のいずれか１項記載の半導体メモリにおいて、
前記キャパシタは、強誘電体キャパシタであることを特徴とする半導体メモリ。
【請求項８】
請求項１ないし請求項３のいずれか１項記載の半導体メモリにおいて、
前記各メモリセルは、一対の前記ビット線にそれぞれ接続され、互いに逆の論理に応じた電荷を蓄積する一対のキャパシタを備え、
前記電圧検出回路は、前記一対のビット線の一組に対応して設けられていることを特徴とする半導体メモリ。
【請求項９】
請求項１ないし請求項３のいずれか１項記載の半導体メモリにおいて、
前記メモリセルの少なくとも２つは、第１論理を前記キャパシタに保持する第１リファレンスメモリセル、および前記第１論理と逆の第２論理を前記キャパシタに保持する第２リファレンスメモリセルであり、
残りの前記メモリセルは、データを保持するリアルメモリセルであり、
前記リアルメモリセルは、前記ビット線に接続され、データの論理に応じた電荷を蓄積可能な１つのキャパシタを備え、
前記電圧検出回路は、前記第１および第２リファレンスメモリセルに対応して設けられ、
前記センスアンプは、前記第１および第２リファレンスメモリセルからそれぞれ読み出される電荷に対応する一対の電圧値を基準にして、前記各リアルメモリセルに保持されたデータの論理を判定することを特徴とする半導体メモリ。
【請求項１０】
請求項１ないし請求項３のいずれか１項記載の半導体メモリにおいて、
前記電圧検出回路は、
入力で読み出し動作中に高論理レベルに設定されるイネーブル信号を受け、出力から検出信号を出力するＣＭＯＳインバータと、
前記ＣＭＯＳインバータのｎＭＯＳトランジスタのソースと接地線の間に接続され、ゲートが前記プリセンスアンプの出力に接続されたｎＭＯＳタイプの検出トランジスタとを備え、
前記第１電圧は、前記検出トランジスタの閾値電圧であることを特徴とする半導体メモリ。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００５２
【補正方法】変更
【補正の内容】
【００５２】
図８は、図３のプリセンスアンプＰＳＡおよび図４のセンスアンプＳＡの動作の別の例を示している。この例は、強誘電体メモリＦＭを構成するトランジスタの閾値電圧が、低い場合を示している。強誘電体メモリＦＭの動作温度が低い場合、あるいは強誘電体メモリＦＭの動作電圧が高い場合も、図８と同様の波形が示される。図７と同じ動作については、詳細な説明を省略する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００５５
【補正方法】変更
【補正の内容】
【００５５】
トランジスタの閾値電圧が高いため、タイミング信号Ｔ１−Ｔ７の出力時間は、図７に比べて遅くなる。時刻Ｔ５と時刻Ｔ６の時間間隔は長くなる。このため、時刻Ｔ６において、プリセンスアンプＰＳＡの出力ＳＦＥ、ＳＦＯの電圧差は十分に大きく、センスアンプＳＡで増幅するために十分である。この例では、センスアンプパワー信号ＳＡＰＷＲは、検出信号ＬＡＴＣＨより遅い時刻Ｔ６に同期して活性化される。したがって、図７と同様に、出力ノードＳＦＥ、ＳＦＯの電圧差が十分に大きくなってから、センスアンプＳＡのラッチ動作を開始できる。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００９９
【補正方法】変更
【補正の内容】
【００９９】
以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１）
データの論理に応じた電荷を蓄積可能なキャパシタを有する複数のメモリセルと、
前記メモリセルにそれぞれ接続されたビット線と、
相補のデータが読み出される一対の前記ビット線に対応して設けられ、前記メモリセルのアクセス時に、前記一対のビット線の一方に読み出される電荷量が所定量に到達したときに、検出信号を出力する電圧検出回路と、
縦続接続された複数の遅延回路を有し、前記遅延回路からタイミング信号をそれぞれ出力し、１つの前記タイミング信号に応答してセンスアンプ活性化信号を出力するタイミング生成回路と、
前記センスアンプ活性化信号に同期して前記メモリセルから前記ビット線に読み出されるデータの論理を判定するセンスアンプとを備え、
前記タイミング生成回路は、前記センスアンプ活性化信号の出力を前記検出信号が出力されるまでマスクするマスク回路を備え、
前記１つのタイミング信号を出力する遅延回路の次段の遅延回路は、前記センスアンプ活性化信号を受けて動作することを特徴とする半導体メモリ。
（付記２）
データの論理に応じた電荷を蓄積可能なキャパシタを有する複数のメモリセルと、
前記メモリセルにそれぞれ接続されたビット線と、
相補のデータが読み出される一対の前記ビット線に対応して設けられ、前記メモリセルのアクセス時に、前記一対のビット線の一方に読み出される電荷量が所定量に到達したときに、検出信号を出力する電圧検出回路と、
縦続接続された複数の遅延回路を有し、前記遅延回路からタイミング信号をそれぞれ出力し、前記タイミング信号の１つまたは前記検出信号に応答してセンスアンプ活性化信号を出力するタイミング生成回路と、
センスアンプ活性化信号に同期して前記メモリセルから前記ビット線に読み出されるデータの論理を判定するセンスアンプとを備えていることを特徴とする半導体メモリ。
（付記３）
付記１または付記２記載の半導体メモリにおいて、
前記ビット線にそれぞれ接続され、前記ビット線を介して前記メモリセルから読み出されるデータの電圧振幅を増幅するプリセンスアンプを備え、
前記電圧検出回路は、相補のデータを増幅する一対の前記プリセンスアンプに接続され、前記メモリセルのアクセス時に、前記一対のプリセンスアンプの一方により増幅されるデータの電圧値が第１電圧に到達したときに、前記検出信号を出力し、
前記センスアンプは、前記プリセンスアンプにより増幅されたデータを受けて、前記メモリセルから前記ビット線に読み出される論理を判定することを特徴とする半導体メモリ。
（付記４）
付記３記載の半導体メモリにおいて、
前記プリセンスアンプは、
前記ビット線に接続される電荷転送回路と、
前記電荷転送回路を介してビット線に接続され、読み出し動作時に前記メモリセルから前記ビット線に読み出される電荷を蓄積するとともに、蓄積電荷に応じて読み出し電圧を生成する電荷蓄積回路と、
前記ビット線に読み出された電荷を前記電荷蓄積回路に転送するために、読み出された電荷による前記ビット線の電圧の変化に応じて前記電荷転送回路の電荷転送能力を制御する制御回路とを備え、
前記制御回路は、
入力が前記ビット線に接続され、出力が前記電荷転送回路の制御端子に接続されたインバータと、
前記インバータの電源端子を電源線に接続するために、前記読み出し動作の開始に応答してオンし、前記センスアンプ活性化信号の出力に応答してオフするスイッチ回路とを備えていることを特徴とする半導体メモリ。
（付記５）
付記１ないし付記３のいずれか１項記載の半導体メモリにおいて、
前記メモリセルから前記ビット線にデータが読み出されてから所定時間後にタイムアウト信号を出力する遅延回路を備え、
前記マスク回路は、前記検出信号が出力されないときにも前記センスアンプ活性化信号を出力するために、前記タイムアウト信号の出力に応答してマスクを解除するマスク解除回路を備えていることを特徴とする半導体メモリ。
（付記６）
付記１ないし付記３のいずれか１項記載の半導体メモリにおいて、
前記キャパシタの一端に接続され、読み出し動作時に高電圧が印加されるプレート線と、
メモリセルアレイに隣接して前記ビット線の配列方向に配置され、前記プレート線に電圧を印加するプレートドライバとを備え、
前記電圧検出回路は、前記プレートドライバから遠い側のビット線に対応して設けられることを特徴とする半導体メモリ。
（付記７）
付記１ないし付記３のいずれか１項記載の半導体メモリにおいて、
前記キャパシタは、強誘電体キャパシタであることを特徴とする半導体メモリ。
（付記８）
付記１ないし付記３のいずれか１項記載の半導体メモリにおいて、
前記各メモリセルは、一対の前記ビット線にそれぞれ接続され、互いに逆の論理に応じた電荷を蓄積する一対のキャパシタを備え、
前記電圧検出回路は、前記一対のビット線の一組に対応して設けられていることを特徴とする半導体メモリ。
（付記９）
付記１ないし付記３のいずれか１項記載の半導体メモリにおいて、
前記メモリセルの少なくとも２つは、第１論理を前記キャパシタに保持する第１リファレンスメモリセル、および前記第１論理と逆の第２論理を前記キャパシタに保持する第２リファレンスメモリセルであり、
残りの前記メモリセルは、データを保持するリアルメモリセルであり、
前記リアルメモリセルは、前記ビット線に接続され、データの論理に応じた電荷を蓄積可能な１つのキャパシタを備え、
前記電圧検出回路は、前記第１および第２リファレンスメモリセルに対応して設けられ、
前記センスアンプは、前記第１および第２リファレンスメモリセルからそれぞれ読み出される電荷に対応する一対の電圧値を基準にして、前記各リアルメモリセルに保持されたデータの論理を判定することを特徴とする半導体メモリ。
（付記１０）
付記１ないし付記３のいずれか１項記載の半導体メモリにおいて、
前記電圧検出回路は、
入力で読み出し動作中に高論理レベルに設定されるイネーブル信号を受け、出力から検出信号を出力するＣＭＯＳインバータと、
前記ＣＭＯＳインバータのｎＭＯＳトランジスタのソースと接地線の間に接続され、ゲートが前記プリセンスアンプの出力に接続されたｎＭＯＳタイプの検出トランジスタとを備え、
前記第１電圧は、前記検出トランジスタの閾値電圧であることを特徴とする半導体メモリ。
（付記１１）
付記１ないし付記３のいずれか１項記載の半導体メモリにおいて、
前記電圧検出回路は、前記ビット線に読み出される電荷量を検出するシュミットトリガタイプのインバータを備えていることを特徴とする半導体メモリ。
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【国際調査報告】
2008142732.tif 000025
2008142732.tif 000026
2008142732.tif 000027
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