【事件の表示】
　特願２０１３−１９９０４３「半導体装置」拒絶査定不服審判事件〔平成２７年　４月　９日出願公開、特開２０１５−　６５３５０、請求項の数（５）〕について、次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は、特許すべきものとする。
【理　由】
第１　手続の経緯
　本願は，平成２５年９月２５日の出願であって，その手続の経緯は以下のとおりである。
平成２９年　３月２３日　拒絶理由通知
平成２９年　５月２６日　意見書提出・手続補正
平成２９年　６月２０日　拒絶査定（以下，「原査定」という。）
平成２９年　９月２０日　審判請求・手続補正
平成３０年　４月２６日　拒絶理由通知（以下，「当審拒絶理由通知」という。）
平成３０年　７月　５日　意見書提出・手続補正
　
第２　原査定の概要
　本願請求項１−８に係る発明は，本願出願前に日本国内において頒布された刊行物である引用文献１−４に記載された発明に基づき本願出願前に当業者が容易に発明することができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。
　　　　　　　　　　　　　＜引用文献等一覧＞
１.特開２０００−１１４５５６号公報
２.特開２０１２−１１４３８８号公報
３.特開２０１０−１１８５７３号公報
４.特開２００８−０９８５２９号公報
第３　当審拒絶理由通知の概要
　本願請求項１−７に係る発明は，本願出願前に日本国内において頒布された刊行物である引用文献１−４に記載された発明に基づき本願出願前に当業者が容易に発明することができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。
　　　　　　　　　　　　　＜引用文献等一覧＞
１.特開２００４−０４７７８０号公報
２.特開２０１０−１１８５７３号公報
３.特開２０１２−１６９４５２号公報
４.特開２００３−０１７４０９号公報
第４　本願発明
　本願の請求項１ないし５に係る発明（以下，それぞれ「本願発明１」ないし「本願発明５」という。）は，平成３０年７月５日付け手続補正で補正された特許請求の範囲の請求項１ないし５に記載された事項により特定される発明であり，以下のとおりである。
　「【請求項１】
　炭化ケイ素，窒化ガリウム，ダイアモンドのいずれかである半導体基板，前記半導体基板を実装基板にはんだで接合する側の当該半導体基板の面上に，当該半導体基板の反りを相殺する応力を発生させる凸状の補償膜を有し，
　前記補償膜は，前記半導体基板の全面を被覆せず，開口された窓部を複数有し，
　前記半導体基板を半導体チップに分割するための分割線上に該分割線と一致する格子状で凸状の前記補償膜の配置とし，さらに前記半導体基板の電極膜が前記補償膜および当該補償膜の開口を覆い前記はんだおよび前記半導体基板に接することを特徴とする半導体装置。
　　【請求項２】
　前記補償膜は，前記半導体基板の反りの方向に基づいて，前記半導体基板の線膨張係数に対し，大きいまたは小さい線膨張係数の材質を用いて前記半導体基板の反りを相殺することを特徴とする請求項１に記載の半導体装置。
　　【請求項３】
　前記補償膜は，前記半導体基板よりも線膨張係数が小さい酸化ケイ素または窒化ケイ素であることを特徴とする請求項２に記載の半導体装置。
　　【請求項４】
　前記補償膜は，前記半導体基板よりも線膨張係数が大きく絶縁性を有する，金属酸化物，金属窒化物，金属酸窒化物，もしくはセラミック，サーメットであることを特徴とする請求項２に記載の半導体装置。
　　【請求項５】
　前記補償膜は，アルミナ，ジルコニア，リチウム系酸化物であることを特徴とする請求項４に記載の半導体装置。」
第５　引用文献及び引用発明
　１　引用文献１について
（１）引用文献１の記載
　当審拒絶理由通知に引用された引用文献１には，図面とともに次の事項が記載されている。（下線は当審で付加した。以下同じ。）
　「【０００１】
【発明の属する分野】
本発明は，半導体装置及びその製造方法に係り，特に電源回路に利用される半導体装置及びその製造方法
　「【０００４】
ところが，電源回路に利用される半導体装置，いわゆるパワーデバイスの場合，シリコンウェハ５０の補強板５１との貼付面にも電極となる金属膜を形成している。したがって，シリコンウェハ５０を補強板５１に貼り付けたままパターン形成する図１０の製造方法は採用できない。また，
シリコンウェハ５０の両面に金属膜を形成してから補強板５１に貼り付けることによってこの問題を回避しようとすると，補強板５１を貼り付ける前にシリコンウェハ５０に反りが発生する。
【０００５】
また，上述のような半導体装置を実装する際に，さらに別の課題が存在している。
図１２は，従来技術に係る半導体装置及びその実装方法を示す断面図（２）であり，（ａ）は半導体装置の概略を示す断面斜視図，（ｂ）は実装方法を示す断面図である。図１２において，４２はランド，４３は基板，４４はハンダペースト，４５はボイド，６０はシリコンチップ，６１はエミッタ電極，６７はゲート電極，６８はコレクタ電極を示す。
【０００６】
シリコンチップ６０は，ＩＧＢＴの構成を有するものである。シリコンチップ６０の実装手順は，まずシリコンチップ６０を矢印Ｄに示す方向に押圧してリフロー前のハンダペースト４４に付着させる。その後，ハンダペースト４４をリフローすることによって，シリコンチップ６０を電気的に基板４３に接続させるのが一般的である。ところで，
シリコンチップ６０をハンダペースト４４に付着させるときに，シリコンチップ６０とハンダペースト４４との間に空気が挟まれると，ハンダペースト４４の中にボイド４５となって残る。ボイド４５が残ると，シリコンチップ６０と基板４３との電気的接続の信頼性を低下させることになる。
【０００７】
【発明が解決しようとする課題】
本発明は，上記課題を解決するために，半導体装置の製造工程における半導体チップへのダメージ等の発生，及び実装工程におけるボイドの発生を一括して防止可能な半導体装置及びその製造方法を提供することを目的とするものである。
【０００８】
【課題を解決するための手段】
上記課題を解決するための手段として，本発明は，半導体装置において，半導体チップの第１の主面に電極を形成し，前記半導体チップの第２の主面に別の電極を形成してなる半導体装置において，前記第１の主面の縁辺部及びその近傍に絶縁性を有する枠状体を設け，前記半導体チップの前記枠状体を設けた部分を他の部分よりも薄くしてなることを特徴とするものとした。
【０００９】
したがって，
本発明に係る半導体装置は，枠状体を補強材とすることが可能になるので，半導体装置の製造工程において，半導体基板，すなわち個々の半導体チップを切り出す前の基板に亀裂や欠け，あるいは反りが生じにくくなる。
半導体チップの枠状体を設けた部分を他の部分よりも薄くしているので，半導体装置を配線基板等に実装するときに，半導体装置とハンダとの間に挟まれた空気が抜けやすくなる。
　「【００１３】
また，本発明は，
半導体装置の製造方法において，半導体基板の第１の主面に電極を形成する工程と，前記第１の主面のスクライブラインで囲まれる領域の縁辺部及びその近傍に硼珪酸ガラスで形成された枠状体を載置する工程と，前記半導体基板と前記枠状体との間に所定電圧を印加して，前記枠状体を前記半導体基板に接着する工程と，前記半導体基板を前記第１の主面側から押圧しつつ前記半導体基板の第２の主面側を研削して，前記半導体基板を薄くするとともに，前記半導体基板の前記枠状体を接着した部分が他の部分よりも薄くなるようにする工程と，前記半導体基板の第２の主面に別の電極を形成する工程を有することを特徴とするものとした。
【００１４】
したがって，本発明に係る半導体装置の製造方法は，半導体基板を第２の主面側から研削する通常の工程において，半導体基板の枠状体を接着した部分を他の部分よりも薄くする加工を行うことができる。したがって，この加工のために特別の工程を付加する必要がない。」
　「【００１７】
【発明の実施の形態】
以下に，本発明の第１の実施の形態に係る半導体装置を図面に基づいて詳細に説明する。図１は，本発明の第１の実施の形態に係る半導体装置を示す図であり，（ａ）は平面図，（ｂ）は（ａ）のＡ−Ａ線における断面を露出させた断面斜視図である。図１において，１０は半導体装置，１１は枠状体，１６はエミッタ電極膜，１７はゲート電極膜，１８はコレクタ電極膜，１９は間隙，２０ａ，２０ｂは凹面部，３０はシリコンチップを示す。
【００１８】
半導体装置１０は，ＩＧＢＴとしての構成を有するものであり，シリコンチップ３０の内部には図示しないベース領域，Ｐウェル領域，Ｎ＋型エミッタ領域などが形成されている。また，シリコンチップ３０は，第２の主面側の縁辺領域に凹面部２０ａ，２０ｂを環状に形成している。したがって，シリコンチップ３０の縁辺近傍の部分は，他の部分よりも薄い。なお，シリコンチップ３０の内部に形成される拡散領域は，ＩＧＢＴを構成するものであればよく，特定の構成に限定されるものではない。
【００１９】
また，図１（ａ）及び（ｂ）に示すように，シリコンチップ３０の第１の主面には，エミッタ電極膜１６及びゲート電極膜１７を形成している。さらに，シリコンチップ３０の第１の主面側の縁辺領域には，枠状体１１を形成している。枠状体１１は，硼珪酸ガラスを材料として形成され，エミッタ電極膜１６及びゲート電極膜１７よりも高く形成されている。なお，枠状体１１の高さは，後述する理由により，凹面部２０ａ，２０ｂの深さよりも大きくする必要がある。また，枠状体１１は，硼珪酸ガラス以外の絶縁性材料，例えばポリイミドなどの樹脂で形成することが可能である。」
　「【００２２】
図１１は，本発明の第１の実施の形態に係る半導体装置の実装方法を示す断面図である。図１１において，４２はランド，４３は基板，４４はハンダペースト，４５はボイドを示す。その他の符号は，図１において用いた符号と同じものを示す。この実施の形態に係る半導体装置では，半導体装置を矢印Ｂの方向に押圧してハンダペースト４４に付着させるときに，半導体装置とハンダペースト４４との間に空気が挟まった場合でも，ボイド４５が矢印Ｃの方向に移動する。したがって，ボイド４５が残りにくくなり，シリコンチップ装置と基板４３との電気的接続の信頼性を向上することができる。」
　「【００２４】
さらに，本発明の第１の実施の形態に係る半導体装置の製造方法について説明する。図３〜図７は，本発明の第１の実施の形態に係る半導体装置の製造方法を示す断面斜視図（１）〜（５）である。これらの図において，３１はシリコンウェハ，３２は枠状体，３７はエミッタ電極，３８はダイシングライン，４０は上定盤，４１は下定盤を示す。その他の符号は，図１において用いた符号と同じものを示す。
【００２５】
まず，
図３に示すように，シリコンウェハ３１に，図示しないベース領域，Ｐウェル領域，Ｎ
＋
型エミッタ領域などを形成しておく。さらに，第１の主面上に，エミッタ電極膜１６，３７，及びゲート電極膜１７を形成しておく。
【００２６】
次に，図４に示すように，硼珪酸ガラスの枠状体３２をシリコンウェハ３１上に載置する。そして，シリコンウェハ３１側がプラス，枠状体３２側がマイナスとなるように電圧を印加する。この電圧の印加によって，枠状体３２中の窒素が分極し，枠状体３２がシリコンウェハ３１に接着する。
【００２７】
そして，図５に示すように，上定盤３１によってシリコンウェハ３１の第１の主面側を矢印Ａに示すように押圧しながら，下定盤３２によってシリコン基板１１の第２の主面側を研削する。このとき，上定盤３１の押圧力は，通常の研削工程の場合よりも強く，かつ，シリコンウェハ３１に割れ等が生じない範囲とする。そうすると，シリコンウェハ３１は，枠状体３２を介して強く押圧されるので，シリコンウェハ３１の第２の主面と下定盤３２との間に生じる摩擦力が従来技術に係る製造方法を用いる場合よりも不均一になる。すなわち，シリコンウェハ３１の第２の主面の，上定盤３１と枠状体３２とが接している部分の下方の部位には，その周辺部よりも大きな摩擦力が生じるので周辺部よりも研削厚が大きくなる。
【００２８】
したがって，図６に示すように，シリコンウェハ３１を所定の厚さになるまで研削すると，上定盤３１と枠状体３２とが接している部分が他の部分よりも薄くなり，この接している部分の下方に凹面部２０ａ，２０ｂが形成される。なお，凹面部２０ａ，２０ｂの深さは，言うまでもなく枠状体３２の高さと同じまたはこれよりも小さくなる。よって，枠状体３２の高さは，必要とされる凹面部２０ａ，２０ｂの深さを配慮して決定する必要がある。
【００２９】
次に，図７に示すように，
シリコンウェハ３１の第２の主面をエッチングし，コレクタ電極膜１８を形成する。そして，シリコンウェハ３１をダイシングライン３８でダイシングし，各々図１に示したような半導体装置とする。
【００３０】
以上のように，本発明の第１の実施の形態に係る半導体装置の製造方法においては，凹面部２０ａ，２０ｂを形成するために，特別の工程を設ける必要がないという利点がある。」
　「【００４１】
なお，以上説明した３つの実施の形態に係る半導体装置は，ＩＧＢＴの構成を有するものを例として説明したが，ＭＯＳＦＥＴやサイリスタなど他の構成を有するものに対しても好ましく適用できる。また，これらの半導体装置の製造工程において，シリコンウェハ３１の第２の主面を研削した後に，研削面に直接電極を形成すれば，良好なオーミック接合を得ることができる。
【００４２】
【発明の効果】
以上のように，本発明は，半導体基板の第２の主面を研削する前に，スクライブラインで囲まれる領域，すなわちシリコンチップとして切り出される領域の縁辺部及びその近傍に絶縁性を有する枠状体を形成したので，枠状体が半導体基板の補強材となり，半導体基板に亀裂や欠けが生じることを防止できる。また，第１の主面側に枠状体を形成するので，従来技術で用いた補強材のように，第２の主面への電極等の形成を阻害する要因にならない。さらに，半導体基板を枠状体から剥離する工程が不要になる。くわえて，半導体基板の枠状体を形成した部分が他の部分よりも薄くなるようにするので，シリコンチップを配線基板等に実装するときに，半導体装置とハンダの間の空気が抜けやすくなり，ボイドの発生を防止できる。」
（２）引用発明
　前記（１）より，引用文献１には次の発明（以下，「引用発明」という。）が記載されていると認められる。
　「シリコンウェハ３１，シリコンウェハ３１の第１の主面上に，エミッタ電極膜１６，３７，及びゲート電極膜１７，前記第１の主面のスクライブラインで囲まれる領域の縁辺部及びその近傍に形成された枠状体を有し，
　シリコンウェハ３１をダイシングライン３８でダイシングしたシリコンチップ３０。」
　２　引用文献２について
　当審拒絶理由通知に引用された引用文献２には，図面とともに次の事項が記載されている。
　「【技術分野】
【０００１】
　この発明は，例えば，ＳｉＣ（炭化珪素）ショットキバリアダイオード（以下「ＳｉＣ−ＳＢＤ」と略記）のような，ＳｉＣを構成材料とする半導体装置の製造方法に関する。」
　「【００６５】
　また，裏面オーミック（オーミック電極４），および裏面メタライズ（メタライズ層６）形成工程においてＳｉＣウェハの基板厚みが２００μｍ程度以下である場合，本発明ではいずれも島状に裏面電極を形成するので，ＳｉＣ基板に対してオーミック電極４（メタライズ層６）が有する膜ストレスが低減され，ＳｉＣ基板の反り，歪み（内部応力）が緩和される。」
　３　引用文献３について
　当審拒絶理由通知に引用された引用文献３には，図面とともに次の事項が記載されている。
　「【技術分野】
【０００１】
　本発明は，化合物半導体装置及びその製造方法に関する。」
　「【００１４】
　（第１の実施形態）
　先ず，第１の実施形態について説明する。図１は，第１の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の構造を示す図である。
【００１５】
　第１の実施形態では，図１（ａ）に示すように，基板１上に，電子走行層２が形成され，電子走行層２上に電子供給層３が形成されている。また，電子供給層３上にゲート電極４ｇ，ソース電極４ｓ及びドレイン電極４ｄが，ソース電極４ｓ及びドレイン電極４ｄがゲート電極４ｇを間に挟むようにして形成されている。
【００１６】
　本実施形態では，図１（ｂ）に示すように，基板１の表面に，電子走行層２を構成する物質よりも熱膨張係数が大きい物質を含む大熱膨張係数領域１ａと，電子走行層２を構成する物質よりも熱膨張係数が小さい物質を含む小熱膨張係数領域１ｂと，が混在する。
【００１７】
　このような本実施形態では，高温でのエピタキシャル成長により電子走行層２を形成する場合，大熱膨張係数領域１ａと電子走行層２との接合面の上方では，電子走行層２に引張応力が作用し，小熱膨張係数領域１ｂと電子走行層２との接合面の上方では，電子走行層２に圧縮応力が作用する。従って，これらの応力が互いに相殺される。同様に，大熱膨張係数領域１ａと電子走行層２との接合面の下方では，基板１に圧縮応力が作用し，小熱膨張係数領域１ｂと電子走行層２との接合面の下方では，基板１に引張応力が作用して，これらが互いに相殺される。このため，高温でのエピタキシャル成長により電子走行層２を形成するとしても，その際に基板１の反り及びクラック等は極めて生じにくい。
【００１８】
　なお，大熱膨張係数領域１ａ及び小熱膨張係数領域１ｂの形態は特に限定されない。例えば，図１（ｃ）に示すように，電子走行層２よりも熱膨張係数が大きい大熱膨張係数基板材１ｃの表面に，大熱膨張係数基板材１ｃを露出する開口部が形成され，電子走行層２よりも熱膨張係数が小さい小熱膨張係数基板材１ｄが貼り付けられていてもよい。また，図１（ｄ）に示すように，小熱膨張係数基板材１ｄの表面に，小熱膨張係数基板材１ｄを露出する開口部が形成された大熱膨張係数基板材１ｃが貼り付けられていてもよい。図１（ｃ）及び図１（ｄ）は，図１（ｂ）中のＩ−Ｉ線に沿った断面を示している。
【００１９】
　また，図１（ｂ）に示す例では，大熱膨張係数領域１ａ及び小熱膨張係数領域１ｂが市松模様のように配列しているが，大熱膨張係数領域１ａ及び小熱膨張係数領域１ｂの配列も特に限定されない。例えば，図２（ａ）に示すように，平面形状が正方形の小熱膨張係数領域１ｂがドット状に配列し，その周囲を大熱膨張係数領域１ａが取り囲んでいてもよい。この場合も，図２（ｂ）に示すように，大熱膨張係数基板材１ｃの表面に，小熱膨張係数基板材１ｄが貼り付けられていてもよく，小熱膨張係数基板材１ｄの表面に，大熱膨張係数基板材１ｃが貼り付けられていてもよい。図２（ｂ）及び図２（ｃ）は，図２（ａ）中のＩ−Ｉ線に沿った断面を示している。また，図２（ｄ）に示すように，平面形状が正方形の小熱膨張係数領域１ａがドット状に配列し，その周囲を小熱膨張係数領域１ｂが取り囲んでいてもよい。この場合も，図２（ｅ）に示すように，大熱膨張係数基板材１ｃの表面に，小熱膨張係数基板材１ｄが貼り付けられていてもよく，小熱膨張係数基板材１ｄの表面に，大熱膨張係数基板材１ｃが貼り付けられていてもよい。図２（ｅ）及び図２（ｆ）は，図２（ｄ）中のＩＩ−ＩＩ線に沿った断面を示している。
【００２０】
　更に，大熱膨張係数領域１ａ及び小熱膨張係数領域１ｂの平面形状も特に限定されない。例えば，図３（ａ）に示すように，小熱膨張係数領域１ｂの平面形状が正六角形であってもよく，図３（ｂ）に示すように，大熱膨張係数領域１ａの平面形状が正六角形であってもよい。図３（ｃ）に示すように，小熱膨張係数領域１ｂの平面形状が円形であってもよく，図３（ｄ）に示すように，大熱膨張係数領域１ａの平面形状が円形であってもよい。
【００２１】
　更にまた，大熱膨張係数領域１ａ及び小熱膨張係数領域１ｂの割合も特に限定されない。但し，大熱膨張係数領域１ａ及び小熱膨張係数領域１ｂの割合は，電子走行層２，大熱膨張係数領域１ａ，及び小熱膨張係数領域１ｂの各熱膨張係数及び厚さ等に応じて適宜決定することが好ましい。
【００２２】
　また，大熱膨張係数領域１ａ及び小熱膨張係数領域１ｂは規則的に配列しているよりも，不規則に配列していることが好ましい。基板１の表面に平行な各方向間での平均熱膨張係数のばらつきを抑制するためである。そして，大熱膨張係数領域１ａ及び小熱膨張係数領域１ｂの割合は，基板１の表面に平行な各方向間で均一であることが好ましく，例えば，この割合の平均値からのばらつきがいずれの方向においても１０％以内に収まっていることが好ましく，５％以内に収まっていることがより好ましく，３％以内に収まっていることがより一層好ましい。また，大熱膨張係数領域１ａ及び小熱膨張係数領域１ｂが規則的に配列している場合，そのピッチは小さいことが好ましく，最も密に配列する方向におけるピッチが１μｍ以下であることが好ましい。図２及び図３中の方向９が各例において大熱膨張係数領域１ａ及び小熱膨張係数領域１ｂが最も密に配列する方向に相当する。」
　「【００５９】
　いずれの実施形態においても，基板として，炭化シリコン（ＳｉＣ）基板，サファイア基板，シリコン基板，ＧａＮ基板又はＧａＡｓ基板等を用いてもよい。基板が，導電性，半絶縁性又は絶縁性のいずれであってもよい。」
　４　引用文献４について
　当審拒絶理由通知に引用された引用文献４には，図面とともに次の事項が記載されている。
　「【０００１】
【発明の属する技術分野】この発明は，半導体層の形成方法に関し，より特定的には，基板上に，基板とは異なる熱膨張係数を有する半導体層を形成する半導体層の形成方法に関する。」
　「【００３４】（第３実施形態）図１２〜図１８は，本発明の第３実施形態による半導体素子の形成方法を説明するための断面図である。この第３実施形態では，第１実施形態の反りが抑制されたＳｉ基板１１を半導体素子（ＧａＮ系レーザダイオード（ＬＤ）素子）に適用した例を示している。以下，図１２〜図１８を参照して，第３実施形態による半導体素子の形成方法について説明する。
【００３５】まず，図１２に示すように，第１実施形態と同様，プラズマＣＶＤ法を用いて，約１００μｍの厚みを有するＳｉ基板１１上に，約５０ｎｍの膜厚を有するＳｉＯ2からなるマスク層１２を形成する。この後，マスク層１２の所定領域をエッチングにより除去することによって，Ｓｉ基板１１の上面の一部が露出されるように，複数の開口部１２ａを形成する。この開口部１２ａは，マスク層１２の約１ｍｍ×約１ｍｍ四角内に，１カ所ずつ約０．５ｍｍ×約０．５ｍｍの大きさを有するように形成されている。
【００３６】次に，図１３に示すように，ＭＯＣＶＤ法を用いて，基板温度を１１５０℃の成長温度に保持した状態で，約０．０５μｍの膜厚を有する単結晶のＡｌ0.09Ｇａ0.91Ｎからなるバッファ層１３を，開口部１２ａ内に露出されたＳｉ基板１１上に形成する。そして，バッファ層１３の上面上の全面を覆うとともに，マスク層１２の上面上の一部領域を覆うように，約７μｍの膜厚を有するＧａＮ層１４を形成する。
【００３７】さらに，この第３実施形態では，ＧａＮ層１４上に，図１３に示すように，約５μｍの合計膜厚を有するレーザダイオード層５０を形成する。このレーザダイオード層５０は，図１４に示すように，ｎ型ＧａＮコンタクト層５１，ｎ型ＡｌＧａＮクラッド層５２，ＩｎＧａＮ活性層５３，ｐ型ＡｌＧａＮクラッド層５４およびｐ型ＧａＮコンタクト層５５を順次成長することによって形成される。また，レーザダイオード層５０は，マスク層１２上には成長されにくいため，ＧａＮ層１４上に選択的に成長される。
【００３８】この場合，約２．３×１０-6／Ｋの熱膨張係数を有するＳｉ基板１１上に，Ｓｉ基板１１の熱膨張係数より大きな熱膨張係数（約５．６×１０-6／Ｋ）を有するＧａＮ層１４およびレーザダイオード層５０を形成するため，約１１５０℃のＧａＮ層１４およびレーザダイオード層５０の成長温度から室温に降温する際に，ＧａＮ層１４およびレーザダイオード層５０は，Ｓｉ基板１１に比べて大きく縮む。このため，ＧａＮ層１４およびレーザダイオード層５０を成長した後のＳｉ基板１１には，図１３に示すように，ＧａＮ層１４およびレーザダイオード層５０側が凹になる方向に反りが発生する。
【００３９】次に，図１５に示すように，金属マスク（図示せず）を使用したスパッタリング法を用いて，マスク層１２の上面上のレーザダイオード層５０が形成されていない領域に，約０．４ｍｍ×約０．５ｍｍ×約１μｍ（膜厚）の大きさを有するタングステンからなる反り抑制層１５を形成する。この場合，タングステンからなる反り抑制層１５は，約１μｍの薄い厚みで形成するので，半導体層の約２倍の密度を有するように形成する。このタングステンからなる反り抑制層１５は，Ｓｉ基板１１とＧａＮ層１４との熱膨張差により生じる熱応力と反対の方向に働く約１×１０9Ｎ／ｍ2程度の強い圧縮応力を示す。これにより，Ｓｉ基板１１のＧａＮ層１４およびレーザダイオード層５０側が凹になる方向に発生していた反りは，タングステンからなる反り抑制層１５によって，反対方向（凸になる方向）に反る力を受ける。それによって，全体としてのＳｉ基板１１の反りが抑制される。
【００４０】上記のようにＳｉ基板１１の反りが抑制された後，図１６に示すように，リソグラフィー技術を用いて，レーザダイオード層５０を所定形状にパターニングする。具体的には，図１７に示すように，ｐ型ＧａＮコンタクト層５５およびｐ型ＡｌＧａＮクラッド層５４の一部領域をエッチングすることにより，ｐ型ＡｌＧａＮクラッド層５４の凸部とｐ型ＡｌＧａＮクラッド層５４の凸部の上面上のｐ型ＧａＮコンタクト層５５とから構成されるリッジ部を形成する。また，ｐ型ＡｌＧａＮクラッド層５４，ＩｎＧａＮ活性層５３，ｎ型ＡｌＧａＮクラッド層５２およびｎ型ＧａＮコンタクト層５１の一部領域をエッチングにより除去する。この第３実施形態では，反り抑制層１５によってＳｉ基板１１の反りが抑制されているため，上記したリソグラフィー技術を用いたレーザダイオード層５０のパターニングを精度良く行うことができる。
【００４１】そして，図１６および図１７に示すように，ｐ型ＧａＮコンタクト層５５の上面上に，Ｐｄ，ＰｔおよびＡｕの積層膜からなるｐ側電極１６を形成する。また，エッチングにより露出されたｎ型ＧａＮコンタクト層５１の上面上に，Ｔｉ，ＰｔおよびＡｕの積層膜からなるｎ側電極１７を形成する。
【００４２】その後，ウエハにおいてバッファ層１３，ＧａＮ層１４およびレーザダイオード層５０が形成されている領域を約０．４μｍ×約０．３μｍの大きさにダイシングおよび分割することによって，図１８に示されるような，第３実施形態の半導体素子が形成される。
【００４３】第３実施形態では，マスク層１２の上面上のレーザダイオード層５０が形成されていない領域上に，Ｓｉ基板１１の反りを抑制するための反り抑制層１５を形成することによって，Ｓｉ基板１１とは異なる熱膨張係数を有するＧａＮ層１４を形成する場合にも，Ｓｉ基板１１の反りを有効に防止することができる。これにより，ＧａＮ層１４およびレーザダイオード層５０を必要な膜厚（約１２μｍ）分形成した場合にも，精度の高いリソグラフィー工程が可能となり，良好な素子特性を有するＧａＮ系レーザダイオード（ＬＤ）素子を形成することができる。
【００４４】なお，今回開示された実施形態は，すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は，上記した実施形態の説明ではなく特許請求の範囲によって示され，さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００４５】たとえば，上記第１〜第３実施形態では，Ｓｉ基板上にＧａＮ層１４またはＧａＡｓ層２４などの半導体層を形成したが，本発明はこれに限らず，他の半導体層を形成してもよい。他の半導体層としては，たとえば，III−Ｖ族化合物半導体（ＧａＮ，ＡｌＮ，ＩｎＮ，ＧａＰ，ＡｌＰ，ＩｎＰ，ＡｌＡｓ，ＩｎＡｓ，ＡｌＳｂ，ＧａＳｂ，ＩｎＳｂおよびそれらの混晶など），ＺｎＳｅ，ＳｉＣ，ＳｉＧｅ，ＳｉまたはＧｅなどでもよい。
【００４６】また，上記第１〜第３実施形態では，基板としてＳｉ基板を用いたが，本発明はこれに限らず，他の基板を用いてもよい。他の基板としては，たとえば，ＧａＡｓ基板，ＩｎＰ基板，ＳｉＣ基板またはサファイア基板などが考えられる。
【００４７】また，上記第１〜第３実施形態では，反り抑制層としてタングステンを用いたが，本発明はこれに限らず，反り抑制層をタングステンを含む化合物（ＷＳｉ，ＷＳｉＮおよびＷＮなど）やこれを含む積層膜，または，Ｓｉ，ＳｉＯ2，ＳｉＮなどを含む膜を用いてもよい。
【００４８】
【発明の効果】以上のように，本発明によれば，半導体層にクラックが発生しにくい薄い基板を用いた場合にも，基板の反りを抑制することが可能な半導体層の形成方法を提供することができる。」
第６　対比及び判断
　１　本願発明１について
（１）本願発明１と引用発明との対比
　ア　引用発明の「シリコンウェハ３１」は，本願発明１の「半導体基板」の一種である。
　イ　引用発明の「前記第１の主面のスクライブラインで囲まれる領域の縁辺部及びその近傍に形成された枠状体」は，「本発明に係る半導体装置は，枠状体を補強材とすることが可能になるので，半導体装置の製造工程において，半導体基板，すなわち個々の半導体チップを切り出す前の基板に亀裂や欠け，あるいは反りが生じにくくなる。」（第５の１（１）【０００９】）ことから，枠状体はシリコンウエハ３１に反りが生じにくくなる機能を有しており，シリコンウエハ３１の反りの生じにくさを補償しているといえ，また，枠状体は第１の主面に形成されており，シリコンウエハ３１の面に対して凸状であるといえるから，本願発明１の「当該半導体基板の面上」の「凸状の補償膜」であると認められる。
　ウ　また，引用発明の「前記第１の主面のスクライブラインで囲まれる領域の縁辺部及びその近傍に形成された枠状体」は，スクライブラインで囲まれる領域の縁辺部及びその近傍に形成された枠状の形状であり，シリコンウエハ３１の全面を被覆せず，スクライブラインで囲まれる領域の縁辺部及びその近傍以外の領域で開口された窓部を複数有するものであるといえるから，本願発明１の「前記補償膜は，前記半導体基板の全面を被覆せず，開口された窓部を複数有し」ている形状であると認められる。
　エ　また，引用発明の「前記第１の主面のスクライブラインで囲まれる領域の縁辺部及びその近傍に形成された枠状体」は，図７に示されるように，ダイシングライン３８を包含するようにシリコンウエハ３１上に配置されている。
　さらに，ダイシングライン３８は，シリコンチップ３０に分割するためのものであるから，シリコンウエハ３１上に格子状に配置されているといえる。
　よって，引用発明の「前記第１の主面のスクライブラインで囲まれる領域の縁辺部及びその近傍に形成された枠状体」は，シリコンウエハ３１をシリコンチップ３０に分割するためのダイシングライン３８と一致する格子状に配置されているといえる。
　また，引用発明の「ダイシングライン３８」は，本願発明１の「分割線」に対応するものである。
　したがって，引用発明の「前記第１の主面のスクライブラインで囲まれる領域の縁辺部及びその近傍に形成された枠状体」は，本願発明１の「前記半導体基板を半導体チップに分割するための分割線上に該分割線と一致する格子状で凸状の前記補償膜」が「配置」されている状態であるといる。
　オ　引用発明の「シリコンチップ３０」は，本願発明１の「半導体装置」に相当する。
　カ　すると，本願発明１と引用発明とは，下記キの点で一致し，下記クの点で相違する。
　キ　一致点
　「半導体基板，当該半導体基板の面上に，当該半導体基板の凸状の補償膜を有し，
　前記補償膜は，前記半導体基板の全面を被覆せず，開口された窓部を複数有し，
　前記半導体基板を半導体チップに分割するための分割線上に該分割線と一致する格子状で凸状の前記補償膜の配置とする半導体装置。」
　ク　相違点
（ア）相違点１
　本願発明１では，半導体基板が「炭化ケイ素，窒化ガリウム，ダイアモンドのいずれかである」であるのに対し，引用発明では，そうではない点。
（イ）相違点２
　本願発明１では，補償膜が「前記半導体基板を実装基板にはんだで接合する側の当該半導体基板の面上に」あるのに対し，引用発明では，そうではない点。
（ウ）相違点３
　本願発明１では，補償膜が「反りを相殺する応力を発生させる」のに対し，引用発明では，そうではない点。
（エ）相違点４
　本願発明１では，半導体基板の電極膜が「前記補償膜および当該補償膜の開口を覆い前記はんだおよび前記半導体基板に接する」のに対し，引用発明では，そうではない点。
（２）相違点についての判断
　ア　相違点２について
（ア）相違点２に係る構成である補償膜が「前記半導体基板を実装基板にはんだで接合する側の当該半導体基板の面上に」あることについては，引用文献１−４のいずれにも記載も示唆もない。
（イ）引用文献１には，「シリコンチップ６０をハンダペースト４４に付着させるときに，シリコンチップ６０とハンダペースト４４との間に空気が挟まれると，ハンダペースト４４の中にボイド４５となって残る。ボイド４５が残ると，シリコンチップ６０と基板４３との電気的接続の信頼性を低下させることになる。」（第５の１（１）【０００６】）ことが引用発明の課題であると記載されている。
　また，シリコンチップの基板へのはんだ実装技術は，当該技術分野において周知の技術（第５の１（１）【０００５】）である。
　ここで，周知の技術であるシリコンチップの基板へのはんだ実装技術を，引用発明のシリコンウェハ３１の第１の主面上の，「エミッタ電極膜１６，３７，及びゲート電極膜１７」に適用することを検討すると，引用発明のシリコンウェハ３１の第１の主面は，ハンダペースト４４の中のボイド４５を考慮していないため，シリコンチップ６０と基板４３との電気的接続の信頼性を低下させることになり，引用発明の課題を解決することができない。
　よって，周知の技術であるシリコンチップの基板へのはんだ実装技術を，引用発明のシリコンウェハ３１の第１の主面上の，「エミッタ電極膜１６，３７，及びゲート電極膜１７」に適用することには，阻害要因があると認められる。
　イ　相違点４について
（ア）相違点４に係る構成である半導体基板の電極膜が「前記補償膜および当該補償膜の開口を覆い前記はんだおよび前記半導体基板に接する」ことについては，引用文献１−４のいずれにも記載も示唆もない。
（イ）ここで，引用発明の「エミッタ電極膜１６，３７，及びゲート電極膜１７」の構造について検討すると，引用発明のシリコンウェハ３１の第１の主面上の，「エミッタ電極膜１６，３７，及びゲート電極膜１７」によって，補償膜の開口の全面を覆う構造とするには，引用発明の「エミッタ電極膜１６，３７，及びゲート電極膜１７」は，シリコンウェハ３１の第１の主面上で接続される電極接続構造となるが，引用発明のシリコンウェハ３１の「エミッタ電極膜１６，３７，及びゲート電極膜１７」は，エミッタとゲート間の電圧を制御することで機能する素子を前提とするものであり，当該電極接続構造とすることには，エミッタとゲート間でショートしてしまい素子として機能しなくなるから，阻害要因があると認められる。
（３）まとめ
　したがって，本願発明１は，引用文献１−４に記載された発明に基づいて，当業者が容易に発明をすることができたものではない。
　２　本願発明２−５について
　本願発明２−５は，本願発明１の発明特定事項をすべて含むものであるから，前記１と同様の理由により，引用文献１−４に記載された発明に基づいて，当業者が容易に発明をすることができたものではない。
第７　原査定について
１　理由（特許法第２９条第２項）について
　平成３０年７月５日付け手続補正で補正された特許請求の範囲の請求項１の「前記半導体基板を実装基板にはんだで接合する側の当該半導体基板の」面上の構成，また，「さらに前記半導体基板の電極膜が前記補償膜および当該補償膜の開口を覆い前記はんだおよび前記半導体基板に接する」ことは，原査定の引用文献１−４には記載されていないし，周知でもない。
　よって，本願発明１−５は，当業者が原査定の引用文献１−４に基づいて容易に発明できたものではない。
　したがって，原査定を維持することはできない。
第８　結言
　以上のとおり，原査定の理由によっては，本願を拒絶することはできない。
　また，他に本願を拒絶すべき理由を発見しない。
　よって，結論のとおり審決する。