(57)【要約】  ｎ個のレベルシフタ（ＬＳ０〜ＬＳ７）の各々は、ｎ本のクロック信号（Ｐ０〜Ｐ７）のうちいずれか１本を受けるＮＭＯＳトランジスタ（Ｍｎ１）と、他のレベルシフタからの出力信号を受けるＰＭＯＳトランジスタ（Ｍｐ１）とを含む。レベルシフタ（ＬＳ０〜ＬＳ７）の各々に含まれるＰＭＯＳトランジスタ（Ｍｐ１）に与えられる出力信号は、そのレベルシフタに含まれるＮＭＯＳトランジスタ（Ｍｎ１）に与えられるクロック信号に対する位相遅れ量が位相量Ｘ（０°＜Ｘ＜180°）であるクロック信号を受けるレベルシフタからの出力信号である。ｎ個のレベルシフタ（ＬＳ０〜ＬＳ７）の各々における位相量Ｘは、互いに等しい。
2008059631.tif 000002
【特許請求の範囲】
【請求項１】
互いに周期が等しく且つ互いの位相間隔が位相量Ｔ（Ｔ＝360°／ｎ）であるｎ本のクロック信号（ｎは３以上の整数）の出力電圧を電圧変換するシステムであって、
前記ｎ本のクロック信号に一対一で対応するｎ個のレベルシフタを備え、
前記ｎ個のレベルシフタの各々は、第１のＮＭＯＳトランジスタと、第１のＰＭＯＳトランジスタとを含み、
前記ｎ個のレベルシフタの各々に含まれる第１のＮＭＯＳトランジスタは、当該レベルシフタの出力信号を出力するための出力ノードと接地ノードとの間に接続され、当該第１のＮＭＯＳトランジスタのゲートは、当該レベルシフタに対応するクロック信号を受け、
前記ｎ個のレベルシフタの各々に含まれる第１のＰＭＯＳトランジスタは、前記出力ノードと電源ノードとの間に接続され、当該第１のＰＭＯＳトランジスタのゲートは、当該レベルシフタとは異なる他のレベルシフタからの出力信号を受け、
前記ｎ個のレベルシフタの各々に含まれる第１のＰＭＯＳトランジスタのゲートに与えられる出力信号は、当該レベルシフタに含まれる第１のＮＭＯＳトランジスタのゲートに与えられるクロック信号に対する位相遅れ量が位相量Ｘ（０°＜Ｘ＜180°）であるクロック信号を受けるレベルシフタからの出力信号であり、
前記ｎ個のレベルシフタの各々における位相量Ｘは、互いに等しい
ことを特徴とするマルチ位相レベルシフトシステム。
【請求項２】
請求項１において、
前記ｎ個のレベルシフタの各々は、当該レベルシフタの出力を遅延させる遅延素子をさらに含み、
前記ｎ個のレベルシフタの各々における立ち下がり遅延量は、位相量ＬＳｆであり、当該レベルシフタにおける立ち上がり遅延量は、位相量ＬＳｒであり、
前記ｎ個のレベルシフタの各々に含まれる遅延素子の立ち下がり遅延量ＤＤｆは、
ＤＤｆ≧１８０°−ＬＳｆ−Ｘ  であり、
当該遅延素子の立ち上がり遅延量ＤＤｒは、
ＤＤｒ≦１８０°−ＬＳｒ−Ｘ  である
ことを特徴とするマルチ位相レベルシフトシステム。
【請求項３】
請求項２において、
前記ｎ個のレベルシフタの各々に含まれる遅延素子における立ち下がり遅延量ＤＤｆは、当該遅延素子の立ち下がり遅延量ＤＤｒよりも大きい
ことを特徴とするマルチ位相レベルシフトシステム。
【請求項４】
請求項１または請求項３において、
前記ｎ個のレベルシフタの各々に含まれる第１のＰＭＯＳトランジスタのゲートに与えられる出力信号の立ち下がりエッジは、当該レベルシフタに含まれる第１のＮＭＯＳトランジスタのゲートに与えられるクロック信号の立ち下がりエッジよりも時間的に後にまたは同時に発生し、当該第１のＰＭＯＳトランジスタのゲートに与えられる出力信号の立ち上がりエッジは、当該クロック信号の立ち上がりエッジよりも時間的に前にまたは同時に発生する
ことを特徴とするマルチ位相レベルシフトシステム。
【請求項５】
請求項１において、
前記ｎ個のレベルシフタの各々は、第２のＰＭＯＳトランジスタをさらに含み、
前記ｎ個のレベルシフタの各々に含まれる第２のＰＭＯＳトランジスタは、前記電源ノードと前記出力ノードとの間に当該レベルシフタに含まれる第１のＰＭＯＳトランジスタと共に直列に接続され、当該第２のＰＭＯＳトランジスタのゲートは、当該レベルシフタとは異なる他のレベルシフタからの出力信号を受け、
前記ｎ個のレベルシフタの各々の第２のＰＭＯＳトランジスタのゲートに与えられる出力信号は、当該レベルシフタに含まれる第１のＮＭＯＳトランジスタに与えられるクロック信号に対する位相遅れ量が位相量Ｙ（Ｘ＜Ｙ＜360°−Ｘ）であるクロック信号に対応するレベルシフタからの出力信号であり、
前記ｎ個のレベルシフタの各々における位相量Ｙは、互いに等しい
ことを特徴とするマルチ位相レベルシフトシステム。
【請求項６】
請求項５において、
前記ｎ個のレベルシフタの各々に含まれる第２のＰＭＯＳトランジスタのゲートに与えられる出力信号の立ち下がりエッジは、当該レベルシフタに含まれる第１のＮＭＯＳトランジスタに与えられるクロック信号の立ち下がりエッジよりも時間的に後にまたは同時に発生し、当該レベルシフタに含まれる第１のＰＭＯＳトランジスタのゲートに与えられる出力信号の立ち上がりエッジは、当該クロック信号の立ち上がりエッジよりも時間的に前にまたは同時に発生する
ことを特徴とするマルチ位相レベルシフトシステム。
【請求項７】
請求項１において、
前記ｎ個のレベルシフタの各々は、第２のＮＭＯＳトランジスタをさらに含み、
前記ｎ個のレベルシフタの各々に含まれる第２のＮＭＯＳトランジスタは、前記接地ノードと前記出力ノードとの間に当該レベルシフタに含まれる第１のＮＭＯＳトランジスタと共に直列に接続され、当該第２のＮＭＯＳトランジスタのゲートは、当該第１のＮＭＯＳトランジスタに与えられるクロック信号とは異なるクロック信号を受け、
前記ｎ個のレベルシフタの各々に含まれる第２のＮＭＯＳトランジスタに与えられるクロック信号は、当該レベルシフタに含まれる第１のＮＭＯＳトランジスタのゲートに与えられるクロック信号に対する位相進み量が位相量Ｚ（０°＜Ｚ＜180°）であり、
前記ｎ個のレベルシフタの各々における位相量Ｚは、互いに等しい
ことを特徴とするマルチ位相レベルシフトシステム。
【請求項８】
請求項７において、
前記ｎ個のレベルシフタの各々に含まれる第１のＰＭＯＳトランジスタのゲートに与えられる出力信号の立ち下がりエッジは、当該レベルシフタに含まれる第２のＮＭＯＳトランジスタのゲートに与えられるクロック信号の立ち下がりエッジよりも時間的に後にまたは同時に発生し、当該第１のＰＭＯＳトランジスタのゲートに与えられる出力信号の立ち上がりエッジは、当該レベルシフタに含まれる第１のＮＭＯＳトランジスタのゲートに与えられるクロック信号の立ち上がりエッジよりも時間的に前にまたは同時に発生する
ことを特徴とするマルチ位相レベルシフトシステム。
【請求項９】
請求項１，２，５，７のいずれか１項において、
前記ｎ個のレベルシフタの各々は、抵抗素子をさらに備え、
前記ｎ個のレベルシフタの各々に含まれる抵抗素子の一端は、当該レベルシフタの出力ノードに接続され、当該抵抗素子の他端は、当該レベルシフタとは異なるレベルシフタの出力ノードに接続され、
前記ｎ個のレベルシフタの各々に含まれる抵抗素子の他端に接続される出力ノードは、当該レベルシフタに対応するクロック信号に対する位相遅れ量が位相量Ｔであるクロック信号に対応するレベルシフタの出力ノードである
ことを特徴とするマルチ位相レベルシフトシステム。
【請求項１０】
互いに周期が等しく且つ互いの位相間隔が位相量Ｔ（Ｔ＝360°／ｎ）であるｎ本のクロック信号（ｎは３以上の整数）の出力電圧を電圧変換するシステムであって、
前記ｎ本のクロック信号に一対一で対応するｎ個のレベルシフタと、
前記ｎ個のレベルシフタに一対一で対応するｎ個の抵抗素子とを備え、
前記ｎ個のレベルシフタの各々は、当該レベルシフタに対応するクロック信号を電圧変換することによって当該クロック信号に対応する出力信号を生成し、当該出力信号を出力ノードから出力し、
前記ｎ個の抵抗素子の各々の一端は、当該抵抗素子に対応するレベルシフタの出力ノードに接続され、当該抵抗素子の他端は、当該抵抗素子に対応するレベルシフタとは異なるレベルシフタの出力ノードに接続され、
前記ｎ個の抵抗素子の各々の他端に接続される出力ノードは、当該抵抗素子の一端に接続されたレベルシフタに対応するクロック信号に対する位相遅れ量が位相量Ｔであるクロック信号に対応するレベルシフタの出力ノードである
ことを特徴とするマルチ位相レベルシフトシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、与えられた信号を電圧変換するシステムに関し、さらに詳しくは、マルチ位相のクロック信号の入力振幅を電圧変換するシステムに関する。
【背景技術】
【０００２】
ＤＶＤ等の書き込み制御や高速通信（ＤＤＲ，ＱＤＲ，ＯＤＲ等）では、マルチ位相のクロック信号が用いられる。一般的に、マルチ位相のクロック信号は、位相比較器（ＰＤ：Phase Detector），チャージポンプ（ＣＰ：Charge Pump），ローパスフィルタ（ＬＰＦ：Low-Pass Filter），発振回路（ＶＣＯ：Voltage Controlled Oscillator，ＣＣＯ：Current Controlled Oscillator）で構成されるＰＬＬ（Phase Rocked Loop）等を用いて生成される。例えば、図２０Ａのような８相のクロック信号Ｐ０〜Ｐ７や、図２０Ｂのような９相のクロック信号Ｐ０〜Ｐ８を生成する。また、発振回路によって生成されるクロック信号の電圧レベルは、通常、電源電圧レベルよりも低いので、クロック信号の電圧レベルを電源電圧レベルに電圧変換するレベルシフタが必要となる。【０００３】
図２１Ａは、一般的なレベルシフタの構成を示す。一般的なレベルシフタＬＳ９０において、ＮＭＯＳトランジスタＭｎ８のゲートは、クロック信号Ｐ（＋）を受け、ＮＭＯＳトランジスタＭｎ９のゲートは、クロック信号Ｐ（−）を受ける。クロック信号Ｐ（＋）とクロック信号Ｐ（−）との位相差は、180°である。また、ＰＭＯＳトランジスタＭｐ８のゲートは、トランジスタＭｎ９，Ｍｐ９の接続点における電圧（出力信号Ｑ（−））を受け、ＰＭＯＳトランジスタＭｐ９のゲートは、トランジスタＭｎ８，Ｍｐ８の接続点における電圧（出力信号Ｑ（＋））を受ける。出力信号Ｑ（＋）はクロック信号Ｐ（＋）に対応し、出力信号Ｑ（−）はクロック信号Ｐ（−）に対応する。【０００４】
図２１Ｂは、図２１Ａに示したレベルシフタＬＳ９０による動作について説明するための波形図である。レベルシフタＬＳ９０において、クロック信号Ｐ（＋）が立ち上がると、出力信号Ｑ（＋）の電圧値が下降し始め、出力信号Ｑ（＋）が閾値電圧ΔＶｔ以下になると、出力信号Ｑ（−）の電圧値が上昇し始める。また、クロック信号Ｐ（−）が立ち上がると、出力信号Ｑ（−）の電圧値が下降し始め、出力信号Ｑ（−）が閾値電圧ΔＶｔ以下になると、出力信号Ｑ（＋）の電圧値が上昇し始める。【０００５】
ここで、ＮＭＯＳトランジスタＭｎ８，ＰＭＯＳトランジスタＭｐ８に注目すると、ＮＭＯＳトランジスタＭｎ８の駆動期間Ｔｏｎ（ｎ）は、クロック信号Ｐ（＋）の立ち上がりエッジから立ち下がりエッジまでの期間であり、ＰＭＯＳトランジスタＭｐ８の駆動期間は、出力信号Ｑ（−）の立ち下がりエッジから立ち上がりエッジまでの期間である。【０００６】
〔偶数相のクロック信号の電圧変換〕
８相（偶数相）のクロック信号Ｐ０〜Ｐ７を電圧変換する場合、位相差が180°であるクロック信号が４組あるので、図２２のように、４個のレベルシフタＬＳ９０ａが必要となる。すなわち、４個のレベルシフタＬＳ９０ａの各々は、クロック信号Ｐ０〜Ｐ３のうちいずれか１つをクロック信号Ｐ（＋）として受け、クロック信号Ｐ４〜Ｐ７のうちクロック信号Ｐ（＋）に対して位相差が180°であるクロック信号をクロック信号Ｐ（−）として受ける。これにより、クロック信号Ｐ０〜Ｐ７に対応する出力信号Ｑ０〜Ｑ７が出力される。【０００７】
〔奇数相のクロック信号の電圧変換〕
一方、９相（奇数相）のクロック信号Ｐ０〜Ｐ８を電圧変換する場合、位相差が180°であるクロック信号が存在しないので、図２３Ａのような位相変換回路を用いて、図２３Ｂのような９相のクロック信号に対して位相差が180°である９相の反転クロック信号（−Ｐ０）〜（−Ｐ８）を生成する必要がある。この場合、図２４のように、９個のレベルシフタＬＳ９０ｂが必要となる。すなわち、９個のレベルシフタＬＳ９０ｂの各々は、クロック信号Ｐ０〜Ｐ８のうちいずれか１つをクロック信号Ｐ（＋）として受け、クロック信号Ｐ（＋）に対して位相差が180°である反転クロック信号をクロック信号Ｐ（−）として受ける。これにより、クロック信号Ｐ０〜Ｐ８に対応する出力信号Ｑ０〜Ｑ８が出力される。
【特許文献１】特開２０００−３０７３９７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、従来のレベルシフタでは、ＮＭＯＳトランジスタＭｎ８のオン期間（電流引き抜き期間）とＰＭＯＳトランジスタＭｐ８のオン期間（電流供給期間）が重複しているため、電源ノードから接地ノードへの貫通電流が生じ、消費電力の増大を招いていた。また、両トランジスタのオン期間の重複は、ＮＭＯＳトランジスタＭｎ８がオン状態であるときの駆動能力を等価的に下げる結果となり、出力信号の電圧値の立ち下がりのスルーレートを劣化させ、これが出力信号の位相精度を劣化させる原因となっていた。【０００９】
本発明は、レベルシフタにおける貫通電流の発生を抑制することを目的とする。
【課題を解決するための手段】
【００１０】
この発明によれば、マルチ位相レベルシフトシステムは、互いに周期が等しく且つ互いの位相間隔が位相量Ｔ（Ｔ＝360°／ｎ）であるｎ本のクロック信号（ｎは３以上の整数）の出力電圧を電圧変換する。上記システムは、上記ｎ本のクロック信号に一対一で対応するｎ個のレベルシフタを備える。上記ｎ個のレベルシフタの各々は、第１のＮＭＯＳトランジスタと、第１のＰＭＯＳトランジスタとを含む。上記ｎ個のレベルシフタの各々に含まれる第１のＮＭＯＳトランジスタは、当該レベルシフタの出力信号を出力するための出力ノードと接地ノードとの間に接続され、当該第１のＮＭＯＳトランジスタのゲートは、当該レベルシフタに対応するクロック信号を受ける。上記ｎ個のレベルシフタの各々に含まれる第１のＰＭＯＳトランジスタは、上記出力ノードと電源ノードとの間に接続され、当該第１のＰＭＯＳトランジスタのゲートは、当該レベルシフタとは異なる他のレベルシフタからの出力信号を受ける。上記ｎ個のレベルシフタの各々に含まれる第１のＰＭＯＳトランジスタのゲートに与えられる出力信号は、当該レベルシフタに含まれる第１のＮＭＯＳトランジスタのゲートに与えられるクロック信号に対する位相遅れ量が位相量Ｘ（０°＜Ｘ＜180°）であるクロック信号を受けるレベルシフタからの出力信号である。上記ｎ個のレベルシフタの各々における位相量Ｘは、互いに等しい。【００１１】
上記マルチ位相レベルシフトシステムでは、出力ノードから接地ノードへ電流が引き抜かれている期間（電流引き抜き期間）と電源ノードから出力ノードへ電流が流れている期間（電流供給期間）との重複を解消することができる。これにより、レベルシフタの各々における貫通電流の発生を抑制することができ、消費電力を低減することができる。また、クロック信号に対する出力信号の位相精度を向上させることができる。【００１２】
また、上記ｎ個のレベルシフタの各々は、当該レベルシフタの出力を遅延させる遅延素子をさらに含む。上記ｎ個のレベルシフタの各々における立ち下がり遅延量は、位相量ＬＳｆであり、当該レベルシフタにおける立ち下がり遅延量は、位相量ＬＳｒである。上記ｎ個のレベルシフタの各々に含まれる遅延素子の立ち下がり遅延量ＤＤｆは、（ＤＤｆ≧１８０°−ＬＳｆ−Ｘ）であり、当該遅延素子の立ち上がり遅延量ＤＤｒは、（ＤＤｒ≦１８０°−ＬＳｒ−Ｘ）である。【００１３】
上記マルチ位相レベルシフトシステムでは、遅延素子における遅延量を調整することによって貫通電流の発生を抑制することができるので、レベルシフタの設計を変更することなく、マルチ位相レベルシフトシステムを容易に構築することができる。【００１４】
好ましくは、上記ｎ個のレベルシフタの各々に含まれる遅延素子における立ち下がり遅延量ＤＤｆは、当該遅延素子の立ち下がり遅延量ＤＤｒよりも大きい。【００１５】
上記マルチ位相レベルシフトシステムでは、位相量Ｘの取り得る範囲が広くなり、貫通電流の発生を抑制することができるマルチ位相レベルシフトシステムを容易に構成することができる。【００１６】
好ましくは、上記ｎ個のレベルシフタの各々に含まれる第１のＰＭＯＳトランジスタのゲートに与えられる出力信号の立ち下がりエッジは、当該レベルシフタに含まれる第１のＮＭＯＳトランジスタのゲートに与えられるクロック信号の立ち下がりエッジよりも時間的に後にまたは同時に発生し、当該第１のＰＭＯＳトランジスタのゲートに与えられる出力信号の立ち上がりエッジは、当該クロック信号の立ち上がりエッジよりも時間的に前にまたは同時に発生する。【００１７】
上記マルチ位相レベルシフトシステムでは、第１のＰＭＯＳトランジスタは、出力信号の立ち上がりエッジが発生すると非駆動状態になり、出力信号の立ち下がりエッジが発生すると駆動状態になる。また、第１のＮＭＯＳトランジスタは、クロック信号の立ち上がりエッジが発生すると駆動状態になり、クロック信号の立ち下がりエッジが発生すると非駆動状態になる。すなわち、第１のＰＭＯＳトランジスタが駆動状態になる前に（または同時に）第１のＮＭＯＳトランジスタが非駆動状態になり、第１のＮＭＯＳトランジスタが駆動状態になる前に（または同時に）第１のＰＭＯＳトランジスタが非駆動状態になる。【００１８】
また、上記ｎ個のレベルシフタの各々は、第２のＰＭＯＳトランジスタをさらに含む。上記ｎ個のレベルシフタの各々に含まれる第２のＰＭＯＳトランジスタは、上記電源ノードと上記出力ノードとの間に当該レベルシフタに含まれる第１のＰＭＯＳトランジスタと共に直列に接続され、当該第２のＰＭＯＳトランジスタのゲートは、当該レベルシフタとは異なる他のレベルシフタからの出力信号を受ける。上記ｎ個のレベルシフタの各々の第２のＰＭＯＳトランジスタのゲートに与えられる出力信号は、当該レベルシフタに含まれる第１のＮＭＯＳトランジスタに与えられるクロック信号に対する位相遅れ量が位相量Ｙ（Ｘ＜Ｙ＜360°−Ｘ）であるクロック信号に対応するレベルシフタからの出力信号である。上記ｎ個のレベルシフタの各々における位相量Ｙは、互いに等しい。【００１９】
上記マルチ位相レベルシフトシステムでは、第１および第２のＰＭＯＳトランジスタの両方が駆動状態になると、電流ノードから出力ノードへ電流が供給される。すなわち、第１および第２のＰＭＯＳトランジスタの両方が駆動状態である期間が、電流供給期間となる。また、電流引き抜き期間と電流供給期間との重複を解消することができ、レベルシフタの各々において貫通電流の発生を抑制することができる。さらに、位相量Ｙを調整することによって出力信号のデューティ比率を調整することができる。【００２０】
好ましくは、上記ｎ個のレベルシフタの各々に含まれる第２のＰＭＯＳトランジスタのゲートに与えられる出力信号の立ち下がりエッジは、当該レベルシフタに含まれる第１のＮＭＯＳトランジスタに与えられるクロック信号の立ち下がりエッジよりも時間的に後にまたは同時に発生し、当該レベルシフタに含まれる第１のＰＭＯＳトランジスタのゲートに与えられる出力信号の立ち上がりエッジは、当該クロック信号の立ち上がりエッジよりも時間的に前にまたは同時に発生する。【００２１】
上記マルチ位相レベルシフトシステムでは、第２のＰＭＯＳトランジスタは、出力信号の立ち下がりエッジが発生すると駆動状態になり、出力信号の立ち上がりエッジが発生すると非駆動状態になる。また、第１および第２のＰＭＯＳトランジスタの両方が駆動状態になる前に（または同時に）第１のＮＭＯＳトランジスタが非駆動状態になり、第１のＮＭＯＳトランジスタが駆動状態になる前に（または同時に）第１および第２のＰＭＯＳトランジスタのうち少なくとも一方が非駆動状態になる。【００２２】
また、上記ｎ個のレベルシフタの各々は、第２のＮＭＯＳトランジスタをさらに含む。上記ｎ個のレベルシフタの各々に含まれる第２のＮＭＯＳトランジスタは、上記接地ノードと上記出力ノードとの間に当該レベルシフタに含まれる第１のＮＭＯＳトランジスタと共に直列に接続され、当該第２のＮＭＯＳトランジスタのゲートは、当該第１のＮＭＯＳトランジスタに与えられるクロック信号とは異なるクロック信号を受ける。上記ｎ個のレベルシフタの各々に含まれる第２のＮＭＯＳトランジスタに与えられるクロック信号は、当該レベルシフタに含まれる第１のＮＭＯＳトランジスタのゲートに与えられるクロック信号に対する位相進み量が位相量Ｚ（０°＜Ｚ＜180°）である。上記ｎ個のレベルシフタの各々における位相量Ｚは、互いに等しい。【００２３】
上記マルチ位相レベルシフトシステムでは、第１および第２のＮＭＯＳトランジスタの両方が駆動状態になると、出力ノードから接地ノードへ電流が引き抜かれる。すなわち、第１および第２のＮＭＯＳトランジスタの両方が駆動状態である期間が、電流引き抜き期間となる。また、電流引き抜き期間と電流供給期間との重複を解消することができ、貫通電流の発生を抑制することができる。【００２４】
好ましくは、上記ｎ個のレベルシフタの各々に含まれる第１のＰＭＯＳトランジスタのゲートに与えられる出力信号の立ち下がりエッジは、当該レベルシフタに含まれる第２のＮＭＯＳトランジスタのゲートに与えられるクロック信号の立ち下がりエッジよりも時間的に後にまたは同時に発生し、当該第１のＰＭＯＳトランジスタのゲートに与えられる出力信号の立ち上がりエッジは、当該レベルシフタに含まれる第１のＮＭＯＳトランジスタのゲートに与えられるクロック信号の立ち上がりエッジよりも時間的に前にまたは同時に発生する。【００２５】
上記マルチ位相レベルシフトシステムでは、第２のＮＭＯＳトランジスタは、クロック信号の立ち上がりエッジが発生すると駆動状態になり、クロック信号の立ち下がりエッジが発生すると非駆動状態になる。また、第１のＰＭＯＳトランジスタが駆動状態になる前に（または同時に）第１および第２のＰＭＯＳトランジスタのうち少なくとも一方が非駆動状態になり、第１および第２のＮＭＯＳトランジスタの両方が駆動状態になる前に（または同時に）第１のＰＭＯＳトランジスタが非駆動状態になる。【００２６】
また、上記ｎ個のレベルシフタの各々は、抵抗素子をさらに備える。上記ｎ個のレベルシフタの各々に含まれる抵抗素子の一端は、当該レベルシフタの出力ノードに接続され、当該抵抗素子の他端は、当該レベルシフタとは異なるレベルシフタの出力ノードに接続される。上記ｎ個のレベルシフタの各々に含まれる抵抗素子の他端に接続される出力ノードは、当該レベルシフタに対応するクロック信号に対する位相遅れ量が位相量Ｔであるクロック信号に対応するレベルシフタの出力ノードである。【００２７】
上記マルチ位相レベルシフトシステムでは、各レベルシフタにおける出力信号の位相ばらつきが隣接位相によって補間されるため、出力信号の位相精度をさらに向上させることができる。【００２８】
また、マルチ位相レベルシフトシステムは、上記ｎ本のクロック信号に一対一で対応するｎ個のレベルシフタと、ｎ個のレベルシフタに一対一で対応するｎ個の抵抗素子とを備える。ｎ個のレベルシフタの各々は、当該レベルシフタに対応するクロック信号を電圧変換することによって、当該クロック信号に対応する出力信号を生成し、当該出力信号を出力ノードから出力する。ｎ個の抵抗素子の各々の一端は、当該抵抗素子に対応するレベルシフタの出力ノードに接続され、当該抵抗素子の他端は、当該抵抗素子に対応するレベルシフタとは異なるレベルシフタの出力ノードに接続される。ｎ個の抵抗素子の各々の他端に接続される出力ノードは、当該抵抗素子の一端に接続されたレベルシフタに対応するクロック信号に対する位相遅れ量が位相量Ｔであるクロック信号に対応するレベルシフタの出力ノードである。【００２９】
上記マルチ位相レベルシフトシステムでは、各レベルシフタにおける出力信号の位相ばらつきが隣接位相によって補間されるため、出力信号の位相精度をさらに向上させることができる。
【発明の効果】
【００３０】
以上のように、レベルシフタの各々において貫通電流の発生を抑制することができ、消費電力を低減することができる。また、クロック信号に対する出力信号の位相精度を向上させることができる。
【図面の簡単な説明】
【００３１】
【図１】図１は、本発明の第１の実施形態によるマルチ位相レベルシフトシステムの構成例を示す回路図である。
【図２】図２は、図１に示したレベルシフタの各々に与えられるクロック信号および出力信号の位相関係を示す概念図である。
【図３】図３は、図１に示したマルチ位相レベルシフトシステムによる動作について説明するための信号波形図である。
【図４】図４Ａは、第１の実施形態によるマルチ位相レベルシフトシステムにおけるノンオーバーラップ条件について説明するための模式図である。図４Ｂは、ノンオーバーラップ条件の成立時におけるクロック信号と出力信号との位相関係を示す波形図である。
【図５】図５は、本発明の第２の実施形態によるマルチ位相レベルシフトシステムの構成例を示す回路図である。
【図６】図６Ａは、図５に示した遅延素子の内部構成の一例を示す回路図である。図６Ｂは、図６Ａに示した遅延素子における動作について説明するための波形図である。
【図７】図７は、図５に示したマルチ位相レベルシフトシステムによる動作について説明するための信号波形図である。
【図８】図８Ａは、第２の実施形態によるマルチ位相レベルシフトシステムにおけるノンオーバーラップ条件について説明するための模式図である。図８Ｂは、ノンオーバーラップ条件の成立時におけるクロック信号と出力信号との位相関係を示す波形図である。
【図９】図９は、本発明の第３の実施形態によるマルチ位相レベルシフトシステムの構成例を示す回路図である。
【図１０】図１０は、図９に示したレベルシフタの各々に与えられるクロック信号および出力信号の位相関係を示す概念図である。
【図１１】図１１は、図９に示したマルチ位相レベルシフトシステムによる動作について説明するための信号波形図である。
【図１２】図１２Ａは、第３の実施形態によるマルチ位相レベルシフトシステムにおけるノンオーバーラップ条件について説明するための模式図である。図１２Ｂは、ノンオーバーラップ条件の成立時におけるクロック信号と出力信号との位相関係を示す波形図である。
【図１３】図１３は、本発明の第４の実施形態によるマルチ位相レベルシフトシステムの構成例を示す回路図である。
【図１４】図１４は、図１３に示したレベルシフタの各々に与えられるクロック信号および出力信号の位相関係を示す概念図である。
【図１５】図１５は、図１３に示したマルチ位相レベルシフトシステムによる動作について説明するための信号波形図である。
【図１６】図１６Ａは、第４の実施形態によるマルチ位相レベルシフトシステムにおけるノンオーバーラップ条件について説明するための模式図である。図１６Ｂは、ノンオーバーラップ条件の成立時におけるクロック信号と出力信号との位相関係を示す波形図である。
【図１７】図１７は、本発明の第５の実施形態によるマルチ位相レベルシフトシステムの構成例を示す回路図である。
【図１８】図１８は、図１７に示したレベルシフタ間に構築された抵抗ネットワークについて説明するための概念図である。
【図１９】図１９は、本発明の第５の実施形態によるマルチ位相レベルシフトシステムの変形例を示す回路図である。
【図２０】図２０Ａは、８相のクロック信号を示す波形図である。図２０Ｂは、９相のクロック信号を示す波形図である。
【図２１】図２１Ａは、従来のレベルシフタの構成を示す回路図である。図２１Ｂは、図２１Ａに示したレベルシフタによる動作について説明するための波形図である。
【図２２】図２２は、８相のクロック信号を電圧変換するレベルシフタ群を示す図である。
【図２３】図２３Ａは、反転クロック信号を生成するための生成回路を示す回路図である。図２３Ｂは、９相のクロック信号に対応する反転クロック信号を示す波形図である。
【図２４】図２４は、９相のクロック信号を電圧変換するレベルシフタ群を示す図である。
【符号の説明】
【００３２】
ＬＳ０〜ＬＳ６，ＬＳ５０〜ＬＳ５７    レベルシフタ
Ｍｎ１    ＮＭＯＳトランジスタ（第１のＮＭＯＳトランジスタ）
Ｍｐ１    ＰＭＯＳトランジスタ（第１のＰＭＯＳトランジスタ）
ＤＤ    遅延素子
Ｍｐ２    ＰＭＯＳトランジスタ（第２のＰＭＯＳトランジスタ）
Ｍｎ２    ＮＭＯＳトランジスタ（第２のＮＭＯＳトランジスタ）
ＲＲ，ＲＲ１〜ＲＲ７    抵抗素子
【発明を実施するための最良の形態】
【００３３】
以下、この発明の実施の形態を図面を参照して詳しく説明する。なお、図中同一または相当部分には同一の符号を付しその説明は繰り返さない。【００３４】
（第１の実施形態）
＜マルチ位相レベルシフトシステム＞
図１は、本発明の第１の実施形態によるマルチ位相レベルシフトシステムの全体構成を示す。マルチ位相レベルシフトシステムは、ｎ本のクロック信号（ｎは３以上の整数）の各々の出力振幅を電圧変換してｎ本のクロック信号に対応するｎ本の出力信号を出力する。すなわち、ｎ本の出力信号の位相関係は、ｎ本のクロック信号の位相関係に対応している。ｎ本のクロック信号の位相間隔Ｔは、360°／ｎである。このシステムは、ｎ本のクロック信号に一対一で対応するｎ個のレベルシフタを備える。なお、図１では、「ｎ＝８」である場合を図示している。クロック信号Ｐ０〜Ｐ７の位相は、次の通りである。【００３５】
クロック信号Ｐ０：第０相（０°）   クロック信号Ｐ４：第４相（180°）
クロック信号Ｐ１：第１相（45°）   クロック信号Ｐ５：第５相（225°）
クロック信号Ｐ２：第２相（90°）   クロック信号Ｐ６：第６相（270°）
クロック信号Ｐ３：第３相（135°）  クロック信号Ｐ７：第７相（315°）
＜レベルシフタの構成＞
レベルシフタＬＳ０〜ＬＳ７の各々は、ＮＭＯＳトランジスタＭｎ１と、ＰＭＯＳトランジスタＭｐ１とを含む。ＮＭＯＳトランジスタＭｎ１のソースは、接地電位ＶＳＳを受ける接地ノードに接続され、ＰＭＯＳトランジスタＭｐ１のソースは、電源電位ＶＤＤを受ける電源ノードに接続され、ＮＭＯＳトランジスタＭｎ１，ＰＭＯＳトランジスタＭｐ１の各々のドレインは互いに接続される。ＮＭＯＳトランジスタＭｎ１とＰＭＯＳトランジスタＭｐ１との接続点（出力ノード）における電圧は、レベルシフタの出力信号として出力される。【００３６】
レベルシフタＬＳ０〜ＬＳ７の各々において、ＮＭＯＳトランジスタＭｎ１のゲートは、そのレベルシフタに対応するクロック信号を受ける。一方、ＰＭＯＳトランジスタＭｐ１のゲートは、ＮＭＯＳトランジスタＭｎ１に与えられたクロック信号に対する位相遅れ量が位相量Ｘ（０°＜Ｘ＜180°）であるクロック信号に対応するレベルシフタからの出力信号を受ける。また、位相量Ｘは、いずれのレベルシフタにおいても同一である。なお、図１では、Ｘ＝135°である。【００３７】
＜各レベルシフタにおける位相量Ｘ＞
図２は、図１に示したレベルシフタＬＳ０〜ＬＳ７の各々における、ＮＭＯＳトランジスタＭｎ１に与えられるクロック信号と、ＰＭＯＳトランジスタＭｐ１に与えられる出力信号との位相関係を示す。【００３８】
第ｋ相のクロック信号Ｐ（ｋ）に対応するレベルシフタＬＳ（ｋ）において、ＮＭＯＳトランジスタＭｎ１は、クロック信号Ｐ（ｋ）を受け、ＰＭＯＳトランジスタＭｐ１は、クロック信号Ｐ（ｋ＋α）に対応するレベルシフタＬＳ（ｋ＋α）からの出力信号Ｑ（ｋ＋α）を受ける。クロック信号Ｐ（ｋ＋α）は、クロック信号Ｐ（ｋ）に対して位相量Ｘだけ遅れている。ここで、「ｋ」は、０以上の整数であり、０≦ｋ≦ｎ−１である。「α」は、整数であり、α＝Ｘ／Ｔである（Ｔは、クロック信号の位相間隔である。）。但し、（ｋ＋α）＞（ｎ−１）であるときは、（ｋ＋α）は、（ｋ＋α）をｎで割ったときの剰余である。図２では、ｎ＝８，α＝135°／45°＝３である。【００３９】
＜動作＞
次に、図３を参照しつつ、図１に示したマルチ位相レベルシフトシステムによる動作について説明する。なお、ここでは、ＰＭＯＳトランジスタは、出力信号がＰＭＯＳトランジスタＭｐ１の閾値電圧ΔＶ以下になると駆動状態（すなわち、電源ノードからＰＭＯＳトランジスタを介して出力ノードへ電流が流れる状態）になり、出力信号が閾値電圧ΔＶｔよりも高くなると非駆動状態（すなわち、ＰＭＯＳトランジスタにドレイン電流が発生しない状態）になるものとする。【００４０】
また、レベルシフタの各々における立ち上がり遅延量，立ち下がり遅延量は、位相量「45°」に相当するものとする。レベルシフタにおける立ち上がり遅延量とは、出力信号の電圧値が上昇し始めてから出力信号が閾値電圧ΔＶｔに達するまで（すなわち、ＰＭＯＳトランジスタが駆動状態になるまで）の遅延量を意味し、レベルシフタにおける立ち下がり遅延量とは、出力信号の電圧値が下降し始めてから出力信号が閾値電圧ΔＶｔに達するまで（すなわち、ＰＭＯＳトランジスタが非駆動状態になるまで）の遅延量を意味する。また、説明の簡略化のため、立ち上がり遅延量，立ち下がり遅延量は、いずれのレベルシフタにおいても同一であるものとして説明する。【００４１】
〔ＮＭＯＳトランジスタの駆動開始〕
時刻ｔ１になると、レベルシフタＬＳ０において、クロック信号Ｐ０が立ち上がり、ＮＭＯＳトランジスタＭｎ１が駆動状態になる。これにより、レベルシフタＬＳ０の出力信号Ｑ１の電圧値が下降し始める。また、レベルシフタＬＳ０への出力信号Ｑ３は閾値電圧ΔＶｔよりも高いので、ＰＭＯＳトランジスタＭｐ１は非駆動状態になっている。【００４２】
〔出力信号Ｑ３の電圧降下〕
時刻ｔ２になると、レベルシフタＬＳ３において、クロック信号Ｐ３が立ち上がり、ＮＭＯＳトランジスタＭｎ１が駆動状態になる。これにより、出力信号Ｑ３の電圧値が下降し始める。【００４３】
〔ＮＭＯＳトランジスタの駆動停止／ＰＭＯＳトランジスタの駆動開始〕
時刻ｔ３になると、レベルシフタＬＳ０において、クロック信号Ｐ０が立ち下がり、ＮＭＯＳトランジスタＭｎ１が非駆動状態になる。一方、出力信号Ｑ３が閾値電圧ΔＶｔ以下になり、ＰＭＯＳトランジスタＭｐ１は駆動状態になる。これにより、出力信号Ｑ０の電圧値が上昇し始める。【００４４】
〔出力信号Ｑ６の電圧降下〕
時刻ｔ４になると、レベルシフタＬＳ６において、クロック信号Ｐ６が立ち上がり、ＮＭＯＳトランジスタＭｎ１が駆動状態になる。これにより、出力信号Ｑ６の電圧値が下降し始める。【００４５】
〔出力信号Ｑ３の電圧上昇〕
時刻ｔ５になると、レベルシフタＬＳ３において、出力信号Ｑ６が閾値電圧ΔＶｔ以下になり、ＰＭＯＳトランジスタＭｐ１は駆動状態になる。これにより、出力信号Ｑ３の電圧値が上昇し始める。【００４６】
〔ＰＭＯＳトランジスタの駆動停止／ＮＭＯＳトランジスタの駆動開始〕
時刻ｔ６になると、レベルシフタＬＳ０において、出力信号Ｑ３が閾値電圧ΔＶｔよりも高くなり、ＰＭＯＳトランジスタＭｐ１が非駆動状態になる。一方、クロック信号Ｐ０が立ち上がり、ＮＭＯＳトランジスタＭｎ１が駆動状態になる。これにより、出力信号Ｑ０の電圧値が下降し始める。【００４７】
このように、レベルシフタＬＳ０〜ＬＳ７の各々において、ＰＭＯＳトランジスタＭｐ１が駆動状態になると同時にＮＭＯＳトランジスタが非駆動状態になり、ＮＭＯＳトランジスタＭｎ１が駆動状態になると同時にＰＭＯＳトランジスタＭｐ１が非駆動状態になる。すなわち、ＮＭＯＳトランジスタＭｎ１の駆動期間Ｔｏｎ（ｎ）とＰＭＯＳトランジスタＭｐ１の駆動期間Ｔｏｎ（ｐ）とが互いに重複しない。【００４８】
＜ノンオーバーラップ条件＞
ここで、図４を参照しつつ、本実施形態におけるレベルシフタの各々において、電源ノードから出力ノードへの電流供給が開始される前に（または同時に）出力ノードから接地ノードへの電流引き抜きが停止し、且つ、電源ノードから出力ノードへの電流供給を停止した後に（または同時に）出力ノードから接地ノードへの電流供給が開始されるための条件（すなわち、電流引き抜き期間と電流供給期間とが実質的に重複しないようにするための条件：ノンオーバーラップ条件）について説明する。ここでは、レベルシフタＬＳ（ｋ），ＬＳ（ｋ＋α），ＬＳ（ｋ＋２α）を例に挙げて説明する。【００４９】
なお、以下の説明では、各レベルシフタにおける立ち上がり遅延量，立ち下がり遅延量を「時間量」ではなく「位相量」で考えるものとする。また、クロック信号Ｐ（ｋ）の立ち上がりエッジ（クロック信号Ｐ（ｋ）の初期位相）を位相基準点（０°）とし、他のクロック信号の立ち上がりエッジ（他のクロック信号の初期位相），出力信号の立ち上がりエッジ・立ち下がりエッジは、それぞれ、クロック信号Ｐ（ｋ）の立ち上がりエッジからの位相量で表現するものとする。【００５０】
まず、図中および以下の算式で用いる記号について説明する。【００５１】
《クロック信号》
Ｐ（ｋ）：第ｋ相のクロック信号
Ｐ（ｋ＋α）：第（ｋ＋α）相のクロック信号
Ｐ（ｋ＋２α）：第（ｋ＋２α）相のクロック信号
《出力信号》
Ｑ（ｋ＋α）：レベルシフタＬＳ（ｋ＋α）の出力信号
Ｑ（ｋ＋２α）：レベルシフタＬＳ（ｋ＋２α）の出力信号
《遅延量》
Ｄ（ＬＳ↑）：各レベルシフタにおける立ち上がり遅延量
Ｄ（ＬＳ↓）：各レベルシフタにおける立ち下がり遅延量
Ｄ（ＬＳ↑）＞０°，Ｄ（ＬＳ↓）＞０°
《信号エッジ》
↑：信号の立ち上がりエッジ
↓：信号の立ち下がりエッジ
《位相関係》
Ｐ（ｋ）↑＜Ｐ（ｋ＋α）↑＜Ｐ（ｋ＋２α）↑＜（Ｐ（ｋ）↑＋360°）
Ｐ（ｋ）↓＝Ｐ（ｋ）↑＋180°
《位相量Ｘ》
Ｐ（ｋ＋α）↑−Ｐ（ｋ）↑＝Ｐ（ｋ＋２α）↑−Ｐ（ｋ＋α）↑＝Ｘ
Ｐ（ｋ＋２α）↑−Ｐ（ｋ）↑＝２・(Ｐ（ｋ＋α）↑−Ｐ（ｋ）↑)＝２Ｘ
Ｐ（ｋ＋α）↑−Ｐ（ｋ）↑＞０°⇒Ｘ＞０°
クロック信号Ｐ（ｋ）に対するクロック信号Ｐ（ｋ＋α）の位相遅れ量である位相量Ｘは、上式のように定義される。また、クロック信号Ｐ（ｋ＋α）に対するクロック信号Ｐ（ｋ＋２α）の位相遅れ量は、クロック信号Ｐ（ｋ）に対するクロック信号Ｐ（ｋ＋α）の位相遅れ量と等しい。【００５２】
〔トランジスタの駆動期間〕
レベルシフタＬＳ（ｋ）において、クロック信号Ｐ（ｋ）の立ち上がりエッジＰ（ｋ）↑から立ち下がりエッジＰ（ｋ）↓までの期間では、クロック信号Ｐ（ｋ）がハイレベル（例えば、ＮＭＯＳトランジスタＭｎ１の閾値電圧以上）であるので、ＮＭＯＳトランジスタＭｎ１は、駆動状態になり、出力ノードから接地ノードへ電流が引き抜かれる。【００５３】
また、出力信号Ｑ（ｋ＋α）の立ち下がりエッジＱ（ｋ＋α）↓から立ち上がりエッジＱ（ｋ＋α）↑までの期間では、クロック信号Ｑ（ｋ＋α）がＰＭＯＳトランジスタＭｐ１の閾値電圧ΔＶｔ以下であるので、ＰＭＯＳトランジスタＭｐ１は、駆動状態になり、電源ノードから出力ノードへ電流が供給される。【００５４】
そこで、ノンオーバーラップ条件を成立させるためには、以下の［式１−１］［式１−２］を満足する必要がある。【００５５】
Ｐ（ｋ）↓≦Ｑ（ｋ＋α）↓・・・［式１−１］
Ｑ（ｋ＋α）↑≦Ｐ（ｋ）↑＋360°・・・［式１−２］
すなわち、クロック信号Ｐ（ｋ）の立ち下がりエッジＰ（ｋ）↓よりも時間的に後に（または同時に）出力信号Ｑ（ｋ＋α）の立ち下がりエッジＱ（ｋ＋α）↓が発生し、且つ、クロック信号Ｐ（ｋ）の立ち上がりエッジよりも時間的に前に（または同時に）出力信号Ｑ（ｋ＋α）の立ち上がりエッジＱ（ｋ＋α）↑が発生する。【００５６】
〔出力信号のエッジ発生タイミング〕
レベルシフタＬＳ（ｋ＋α）において、クロック信号Ｐ（ｋ＋α）が立ち上がりエッジＰ（ｋ＋α）↑が発生すると、出力信号Ｑ（ｋ＋α）の電圧値が下降し始める。また、出力信号の立ち下がりエッジＱ（ｋ＋２α）↓が発生すると、出力信号Ｑ（ｋ＋α）の電圧値が上昇し始める。さらに、レベルシフタＬＳ（ｋ＋２α）において、クロック信号Ｐ（ｋ＋２α）の立ち上がりエッジＰ（ｋ＋２α）↑が発生すると、出力信号Ｑ（ｋ＋２α）の電圧値が下降し始める。【００５７】
ここで、各レベルシフタにおける立ち下がり遅延量，立ち上がり遅延量を考慮すると、出力信号Ｑ（ｋ＋α）の立ち上がりエッジＱ（ｋ＋α）↑，立ち下がりエッジＱ（ｋ＋α）↓は、［式１−３］［式１−４］のようになる。【００５８】
Ｑ（ｋ＋α）↓＝Ｐ（ｋ＋α）↑＋Ｄ（ＬＳ↓）・・・［式１−３］
Ｑ（ｋ＋α）↑＝Ｑ（ｋ＋２α）↓＋Ｄ（ＬＳ↑）
＝Ｐ（ｋ＋２α）↑＋Ｄ（ＬＳ↓）＋Ｄ（ＬＳ↑）・・・［式１−４］
すなわち、出力信号Ｑ（ｋ＋α）の立ち下がりエッジＱ（ｋ＋α）↓は、クロック信号Ｐ（ｋ＋α）の立ち上がりエッジＰ（ｋ＋α）↑の発生タイミングに依存し、出力信号Ｑ（ｋ＋α）の立ち上がりエッジＱ（ｋ＋α）↑は、クロック信号Ｐ（ｋ＋２α）の立ち上がりエッジＰ（ｋ＋２α）↑の発生タイミングに依存する。【００５９】
〔位相量Ｘ〕
（１）まず、位相量Ｘの下限値について求める。ここで、［式１−１］に［式１−３］を代入する。
また、Ｐ（ｋ）↓＝Ｐ（ｋ）↑＋180°，Ｐ（ｋ＋２α）↑−Ｐ（ｋ＋α）↑＝Ｘより、
［式１−１］⇒Ｐ（ｋ）↑＋180°≦Ｐ（ｋ＋α）↑＋Ｄ（ＬＳ↓）
⇒Ｐ（ｋ＋α）↑−Ｐ（ｋ）↑≧180°−Ｄ（ＬＳ↓）
⇒Ｘ≧180°−Ｄ（ＬＳ↓）・・・［式１−５］
このようにして、［式１−５］が求められる。【００６０】
（２）次に、位相量Ｘの上限値について求める。ここで、［式１−２］に［式１−４］を代入する。また、Ｐ（ｋ＋２α）↑−Ｐ（ｋ）↑＝２Ｘより、
［式１−２］⇒Ｐ（ｋ＋２α）↑＋Ｄ（ＬＳ↓）＋Ｄ（ＬＳ↑）≦Ｐ（ｋ）↑＋360°
⇒Ｐ（ｋ＋２α）↑−Ｐ（ｋ）↑≦360°−Ｄ（ＬＳ↓）−Ｄ（ＬＳ↑）
⇒２Ｘ≦360°−Ｄ（ＬＳ↓）−Ｄ（ＬＳ↑）・・・［式１−６］
このようにして、［式１−６］が求められる。【００６１】
（３）次に、位相量Ｘの範囲について求める。
ここで、［式１−５］［式１−６］より、
180°−Ｄ（ＬＳ↓）≦Ｘ≦180°−（1/2)・(Ｄ（ＬＳ↓）＋Ｄ（ＬＳ↑）)
・・・［式１−７］
また、Ｄ（ＬＳ↓）＞０°，Ｄ（ＬＳ↑）＞０°，Ｘ＞０°より、
０°＜Ｘ＜180°・・・［式１−８］
このようにして、［式１−７］［式１−８］が求められる。【００６２】
（４）以上のように、位相量Ｘが［式１−７］を満足すれば、ノンオーバーラップ条件を成立させることができる。また、位相量Ｘの取り得る範囲は、［式１−８］のようになる。すなわち、各レベルシフタにおける立ち下がり遅延量，立ち上がり遅延量によって位相量Ｘの取り得る範囲は変化するが、ノンオーバーラップ条件を成立させることができる位相量Ｘは、［式１−８］で示された範囲内に存在する。【００６３】
〔レベルシフタにおける位相遅延量Ｄ（ＬＳ↓），Ｄ（ＬＳ↑）〕
次に、レベルシフタにおける立ち下がり遅延量（Ｄ（ＬＳ↓）），立ち上がり遅延量（Ｄ（ＬＳ↑））について求める。【００６４】
［式１−５］⇒Ｄ（ＬＳ↓）≧180°−Ｘ・・・［式１−９］
［式１−６］⇒Ｄ（ＬＳ↓）＋Ｄ（ＬＳ↑）≦360°−２Ｘ・・・［式１−１０］
［式１−９］−［式１−１０］より、
Ｄ（ＬＳ↑）≦180°−Ｘ・・・［式１−１１］
以上のように、レベルシフタにおける信号立ち下がり時の遅延量（Ｄ（ＬＳ↓））が、［式１−９］を満足し、信号立ち上がり時の遅延量（Ｄ（ＬＳ↑））が、［式１−１１］を満足するようなレベルシフタであれば、ノンオーバーラップ条件を成立させることができる。【００６５】
＜効果＞
以上のように、レベルシフタの各々において、出力ノードへの電流供給を開始させる前に（または同時に）出力ノードからの電流引き抜きを停止させ、且つ、出力ノードへの電流供給を停止させた後に（または同時に）出力ノードからの電流引き抜きを開始させることができる（すなわち、電流引き抜き期間と電流供給期間との重複を解消することができる）ので、電源ノードからＰＭＯＳトランジスタ，ＮＭＯＳトランジスタを介して接地ノードへ流れる貫通電流の発生を抑制することができる。これにより、レベルシフタの各々における消費電力を低減することができる。【００６６】
また、電流引き抜き期間と電流供給期間とが実質的に重複しないので、レベルシフタの各々において信号の立ち上がりおよび立ち下がりが高速になる。すなわち、レベルシフタの各々における遅延量を小さくすることができる。これにより、クロック信号に対する出力信号の位相精度を向上させることができる。【００６７】
なお、レベルシフタにおける立ち下がり遅延量は、立ち上がり遅延量よりも大きいことが好ましい。このようにすれば、位相量Ｘの取り得る範囲が広くなり、マルチ位相レベルシフトシステムを容易に構成することができる。【００６８】
（第２の実施形態）
＜全体構成＞
図５は、本発明の第２の実施形態によるマルチ位相レベルシフトシステムの全体構成を示す。このシステムでは、レベルシフタＬＳ０〜ＬＳ７の各々は、図１に示したＰＭＯＳトランジスタＭｐ１，ＮＭＯＳトランジスタＭｎ１に加えて、遅延素子ＤＤをさらに含む。遅延素子ＤＤは、ＮＭＯＳトランジスタＭｎ１とＰＭＯＳトランジスタＭｐ１との接続点（出力ノード）からの出力信号を遅延させ、遅延出力信号として出力する。また、遅延素子ＤＤにおける立ち上がり遅延量と、遅延素子ＤＤにおける立ち下がり遅延量とは互いに異なる。【００６９】
＜遅延素子の内部構成＞
図６Ａは、図５に示した遅延素子ＤＤの内部構成の一例を示す。遅延素子ＤＤは、ＰＭＯＳトランジスタＤｐ１，Ｄｐ２と、ＮＭＯＳトランジスタＤｎ１，Ｄｎ２とを含む。トランジスタＤｐ１，Ｄｎ１は、電源ノードと接地ノードとの間に直列に接続され、各々のゲートは、トランジスタＭｎ１，Ｍｐ１の接続点における電圧（出力ノードからの出力信号）Ｑｉｎを受ける。トランジスタＤｐ２，Ｄｎ２は、電源ノードと接地ノードとの間に直列に接続され、各々のゲートは、トランジスタＤｐ１，Ｄｎ１の接続点からの中間出力信号Ｑｍを受ける。トランジスタＤｐ２，Ｄｎ２の接続点における電圧は、遅延出力信号Ｑｏｕｔとして出力される。また、ＰＭＯＳトランジスタＤｐ１の駆動能力は、ＮＭＯＳトランジスタＤｎ１の駆動能力よりも小さい。一方、ＰＭＯＳトランジスタＤｐ２の駆動能力，ＮＭＯＳトランジスタＤｎ２の駆動能力は、互いに等しいと仮定する。【００７０】
図６Ｂは、図６Ａに示された遅延素子ＤＤにおける出力信号Ｑｉｎ，中間出力信号Ｑｍ，遅延出力信号Ｑｏｕｔの各々の信号波形を示す。ＰＭＯＳトランジスタＤｐ１の駆動能力はＮＭＯＳトランジスタＤｎ１の駆動能力よりも小さいので、中間出力信号Ｑｍの立ち上がり速度は、中間出力信号Ｑｍの立ち下がり速度よりも遅い。これにより、出力信号Ｑｉｎの立ち下がりエッジに対する遅延出力信号Ｑｏｕｔの立ち下がりエッジの遅延量は、出力信号Ｑｉｎの立ち上がりエッジに対する遅延出力信号Ｑｏｕｔの立ち上がりエッジの遅延量よりも大きくなる。すなわち、遅延素子ＤＤにおける立ち下がり遅延量は、遅延素子ＤＤにおける立ち上がり遅延量よりも大きくなる。例えば、遅延素子ＤＤにおける立ち上がり遅延量は「Ｔ／２」であり、遅延素子ＤＤにおける立ち下がり遅延量は「Ｔ」である。【００７１】
＜動作＞
次に、図７を参照しつつ、図５に示したマルチ位相レベルシフトシステムによる動作について説明する。ここで、遅延素子ＤＤにおける立ち下がり遅延量が「Ｔ＝45°」であり、遅延素子ＤＤにおける立ち上がり遅延量が「Ｔ／２＝22.5°」であるものとする。なお、説明の簡略化のため、遅延素子における立ち上がり遅延量，立ち下がり遅延量は、いずれの遅延素子においても同一であるものとして説明する。【００７２】
〔ＮＭＯＳトランジスタの駆動開始〕
時刻ｔ１になると、レベルシフタＬＳ０において、クロック信号Ｐ０が立ち上がり、ＮＭＯＳトランジスタＭｎ１が駆動状態になる。これにより、出力信号Ｑ０の電圧値が下降し始める。このとき、出力信号Ｑ３’はハイレベルであるので、ＰＭＯＳトランジスタＭｐ１は非駆動状態になっている。【００７３】
〔遅延出力信号Ｑ３’の電圧降下〕
時刻ｔ２になると、レベルシフタＬＳ３において、クロック信号Ｐ３が立ち上がり、ＮＭＯＳトランジスタＭｎ１が駆動状態になる。これにより、出力信号Ｑ３の電圧値が下降し始める。また、遅延素子ＤＤにおける立ち上がり遅延量（Ｔ）だけ遅れて、遅延出力信号Ｑ３’の電圧値も降下し始める。【００７４】
〔ＮＭＯＳトランジスタの駆動停止／ＰＭＯＳトランジスタの駆動開始〕
時刻ｔ３になると、レベルシフタＬＳ０において、クロック信号Ｐ０が立ち下がり、ＮＭＯＳトランジスタＭｎ１が非駆動状態になる。一方、遅延出力信号Ｑ３’がローレベルになり、ＰＭＯＳトランジスタＭｐ１は駆動状態になる。これにより、出力信号Ｑ０の電圧値が上昇し始める。【００７５】
〔遅延出力信号Ｑ６’の電圧降下〕
時刻ｔ４になると、レベルシフタＬＳ６において、クロック信号Ｐ６が立ち上がり、ＮＭＯＳトランジスタＭｎ１が駆動状態になる。これにより、出力信号Ｑ６の電圧値が下降し始める。また、遅延素子ＤＤにおける立ち下がり遅延量（Ｔ）だけ遅れて、遅延出力信号Ｑ６’の電圧値も降下し始める。【００７６】
〔遅延出力信号Ｑ３’の電圧上昇〕
時刻ｔ５になると、レベルシフタＬＳ３において、遅延出力信号Ｑ６’がローレベルになり、ＰＭＯＳトランジスタＭｐ１は駆動状態になる。これにより、出力信号Ｑ３の電圧値が上昇し始める。また、遅延素子ＤＤにおける立ち上がり遅延量（Ｔ／２）だけ遅れて、遅延出力信号Ｑ３’の電圧値も上昇し始める。【００７７】
〔ＰＭＯＳトランジスタの駆動停止／ＮＭＯＳトランジスタの駆動開始〕
時刻ｔ６になると、レベルシフタＬＳ０において、遅延出力信号Ｑ３’がハイレベルになり、ＰＭＯＳトランジスタＭｐ１が非駆動状態になる。一方、クロック信号Ｐ０が立ち上がり、ＮＭＯＳトランジスタＭｎ１が駆動状態になる。これにより、出力信号Ｑ０の電圧値が下降し始める。【００７８】
このように、レベルシフタＬＳ０〜ＬＳ７の各々において、ＰＭＯＳトランジスタＭｐ１が駆動状態になる前にＮＭＯＳトランジスタが非駆動状態になり、ＮＭＯＳトランジスタＭｎ１が駆動状態になる前にＰＭＯＳトランジスタＭｐ１が非駆動状態になる。すなわち、ＮＭＯＳトランジスタＭｎ１の駆動期間Ｔｏｎ（ｎ）とＰＭＯＳトランジスタＭｐ１の駆動期間Ｔｏｎ（ｐ）とが互いに重複しない。【００７９】
＜ノンオーバーラップ条件＞
次に、図８を参照しつつ、本実施形態におけるノンオーバーラップ条件について説明する。ここでは、レベルシフタＬＳ（ｋ），ＬＳ（ｋ＋α），ＬＳ（ｋ＋２α）を例に挙げて説明する。なお、ここでは、各遅延素子における立ち上がり遅延量，立ち下がり遅延量を「位相量」で考えるものとする。【００８０】
まず、以下の算式で用いる記号について説明する。【００８１】
《遅延出力信号》
Ｑ'（ｋ＋α）：レベルシフタＬＳ（ｋ＋α）の遅延出力信号
Ｑ'（ｋ＋２α）：レベルシフタＬＳ（ｋ＋２α）の遅延出力信号
《遅延素子における信号遅延量》
Ｄ（ＤＤ↑）：遅延素子ＤＤにおける立ち上がり遅延量
Ｄ（ＤＤ↓）：遅延素子ＤＤにおける立ち下がり遅延量
なお、↑，↓，Ｐ（ｋ），Ｐ（ｋ＋α），Ｐ（ｋ＋２α），Ｑ（ｋ＋α），Ｑ（ｋ＋２α），Ｄ（ＬＳ↑），Ｄ（ＬＳ↓）、位相関係、位相量Ｘについては、図４と同様である。【００８２】
〔トランジスタの駆動期間〕
ノンオーバーラップ条件を満足するためには、以下の［式２−１］［式２−２］を満足する必要がある。【００８３】
Ｐ（ｋ）↓≦Ｑ'（ｋ＋α）↓・・・［式２−１］
Ｑ'（ｋ＋α）↑≦Ｐ（ｋ）↑＋360°・・・［式２−２］
すなわち、クロック信号Ｐ（ｋ）の立ち下がりエッジＰ（ｋ）↓よりも時間的に後に（または同時に）遅延出力信号Ｑ'（ｋ＋α）の立ち下がりエッジが発生し、且つ、クロック信号Ｐ（ｋ）の立ち上がりエッジＰ（ｋ）↑よりも時間的に前に（または同時に）遅延出力信号Ｑ'（ｋ＋α）の立ち上がりエッジが発生する。【００８４】
〔遅延出力信号のエッジ発生タイミング〕
図４の場合に加えて、各遅延素子ＤＤにおける立ち下がり遅延量，立ち上がり遅延量をさらに考慮すると、遅延出力信号Ｑ'（ｋ＋α）の立ち下がりエッジＱ'（ｋ＋α）↓，立ち上がりエッジＱ'（ｋ＋α）↑は、［式２−３］［式２−４］のようになる。【００８５】
Ｑ'（ｋ＋α）↓＝Ｑ（ｋ＋α）↓＋Ｄ（ＤＤ↓）
＝Ｐ（ｋ＋α）↑＋Ｄ（ＬＳ↓）＋Ｄ（ＤＤ↓）・・・［式２−３］
Ｑ'（ｋ＋α）↑＝Ｑ（ｋ＋α）↑＋Ｄ（ＤＤ↑）
＝Ｑ'（ｋ＋２α）↓＋Ｄ（ＬＳ↑）＋Ｄ（ＤＤ↑）
＝Ｑ（ｋ＋２α）↓＋Ｄ（ＤＤ↓）＋Ｄ（ＬＳ↑）＋Ｄ（ＤＤ↑）
＝Ｐ（ｋ＋２α）↑＋Ｄ（ＬＳ↓）＋Ｄ（ＤＤ↓）＋Ｄ（ＬＳ↑）＋Ｄ（ＤＤ↑）
・・・［式２−４］
図４の場合と同様に、遅延出力信号Ｑ'（ｋ＋α）の立ち下がりエッジＱ'（ｋ＋α）↓は、クロック信号Ｐ（ｋ＋α）の立ち上がりエッジＰ（ｋ＋α）↑の発生タイミングに依存し、遅延出力信号Ｑ'（ｋ＋α）の立ち上がりエッジＱ'（ｋ＋α）↑は、クロック信号Ｐ（ｋ＋２α）の立ち上がりエッジＰ（ｋ＋２α）↑の発生タイミングに依存する。【００８６】
〔位相量Ｘ〕
（１）まず、位相量Ｘの下限値について求める。ここで、［式２−１］に［式２−３］を代入する。
また、Ｐ（ｋ）↓＝Ｐ（ｋ）↑＋180°，Ｐ（ｋ＋２α）↑−Ｐ（ｋ＋α）↑＝Ｘより、
［式２−１］⇒Ｐ（ｋ）↑＋180°≦Ｐ（ｋ＋α）↑＋Ｄ（ＬＳ↓）＋Ｄ（ＤＤ↓）
⇒Ｐ（ｋ＋α）↑−Ｐ（ｋ）↑≧180°−Ｄ（ＬＳ↓）−Ｄ（ＤＤ↓）
⇒Ｘ≧180°−（Ｄ（ＬＳ↓）＋Ｄ（ＤＤ↓））・・・［式２−５］
このようにして、［式２−５］が求められる。【００８７】
（２）次に、位相量Ｘの上限値について求める。ここで、［式２−２］に［式２−４］を代入する。また、Ｄ（ＬＳ↓）＋Ｄ（ＤＤ↓）＋Ｄ（ＬＳ↑）＋Ｄ（ＤＤ↑）＝Ａとする。なお、Ｐ（ｋ＋２α）↑−Ｐ（ｋ）↑＝２Ｘであるので、
［式２−２］⇒Ｐ（ｋ＋２α）↑＋Ａ≦Ｐ（ｋ）↑＋360°
⇒Ｐ（ｋ＋２α）↑−Ｐ（ｋ）↑≦360°−Ａ
⇒２Ｘ≦360°−Ｄ（ＬＳ↓）−Ｄ（ＬＳ↑）−Ｄ（ＤＤ↓）−Ｄ（ＤＤ↑）
⇒Ｘ≦180°−（1/2)・(Ｄ（ＬＳ↓）＋Ｄ（ＬＳ↑）＋Ｄ（ＤＤ↓）＋Ｄ（ＤＤ↑）)
・・・［式２−６］
このようにして、［式２−６］が求められる。【００８８】
（３）次に、位相量Ｘの取り得る範囲について求める。
ここで、Ｄ（ＬＳ↓），Ｄ（ＤＤ↓），Ｄ（ＬＳ↑），Ｄ（ＤＤ↑）＞０°，Ｘ＞０°より、
［式２−５］⇒０°＜Ｘ
［式２−６］⇒Ｘ＜180°
よって、
０°＜Ｘ＜180°・・・［式２−７］
このようにして、［式２−７］が求められる。【００８９】
（４）以上のように、位相量Ｘが［式２−５］［式２−６］を満足すれば、ノンオーバーラップ条件を成立させることができる。また、位相量Ｘの取り得る範囲は、［式２−７］のようになる。すなわち、各レベルシフタにおける立ち下がり遅延量，立ち上がり遅延量によって位相量Ｘの取り得る範囲は変化するが、ノンオーバーラップ条件を成立させることができる位相量Ｘは、［式２−７］の範囲内に存在する。【００９０】
〔遅延素子における位相遅延量Ｄ（ＤＤ↓），Ｄ（ＤＤ↑）〕
次に、遅延素子ＤＤにおける立ち下がり遅延量Ｄ（ＬＳ↓），立ち上がり遅延量Ｄ（ＤＤ↑）について求める。【００９１】
［式２−５］
⇒Ｄ（ＤＤ↓）≧180°−Ｄ（ＬＳ↓）−Ｘ・・・［式２−８］
［式２−６］
⇒Ｄ（ＤＤ↓）＋Ｄ（ＤＤ↑）≦360°−(Ｄ（ＬＳ↓）＋Ｄ（ＬＳ↑））−２Ｘ
・・・［式２−９］
［式２−８］−［式２−９］より、
Ｄ（ＤＤ↑）≦180°−Ｄ（ＬＳ↑）−Ｘ・・・［式２−１０］
以上のように、［式２−８］［式２−１０］を満足するように遅延素子ＤＤの信号遅延量を設定すれば、レベルシフタにおける信号遅延量を変更することなく、ノンオーバーラップ条件を成立させることができる。【００９２】
＜効果＞
以上のように、レベルシフタの各々において、電流引き抜き期間と電流供給期間との重複を解消することができるので、貫通電流の発生を抑制することができる。これにより、レベルシフタの各々における消費電力を低減することができる。【００９３】
また、電流引き抜き期間と電流供給期間とが実質的に重複しないので、レベルシフタの各々における遅延量を小さくすることができる。これにより、クロック信号に対する出力信号の位相精度を向上させることができる。【００９４】
さらに、遅延素子における信号遅延量を調整することによって貫通電流の発生を抑制することができるので、レベルシフタの設計を変更することなく、マルチ位相レベルシフトシステムを容易に構築することができる。【００９５】
なお、遅延素子における立ち下がり遅延量は、立ち上がり遅延量よりも大きいことが好ましい。このようにすれば、位相量Ｘの取り得る範囲が広くなり、マルチ位相レベルシフトシステムを容易に構成することができる。【００９６】
（第３の実施形態）
＜構成＞
図９は、本発明の第３の実施形態によるマルチ位相レベルシフトシステムの構成を示す。このシステムでは、レベルシフタＬＳ０〜ＬＳ７の各々は、図１に示したＮＭＯＳトランジスタＭｎ１，ＰＭＯＳトランジスタＭｐ１に加えて、ＰＭＯＳトランジスタＭｐ２をさらに含む。ＰＭＯＳトランジスタＭｐ２は、電源ノードと出力ノードとの間にＰＭＯＳトランジスタＭｐ１とともに直列に接続される。【００９７】
レベルシフタＬＳ０〜ＬＳ７の各々において、ＰＭＯＳトランジスタＭｐ２のゲートは、ＮＭＯＳトランジスタＭｎ１に与えられるクロック信号に対する遅延量が位相量Ｙ（Ｘ＜Ｙ＜360°−Ｘ）であるクロック信号に対応するレベルシフタからの出力信号を受ける。また、位相量Ｙは、いずれのレベルシフタにおいても同一である。図９では、Ｘ＝135°であり、Ｙ＝180°である。【００９８】
＜各レベルシフタにおける位相量Ｙ＞
図１０は、図９に示したレベルシフタＬＳ０〜ＬＳ７の各々における、ＮＭＯＳトランジスタＭｎ１に与えられるクロック信号と、ＰＭＯＳトランジスタＭｐ２に与えられる出力信号との位相関係を示す。なお、レベルシフタＬＳ０〜ＬＳ７の各々における、ＮＭＯＳトランジスタＭｎ１に与えられるクロック信号と、ＰＭＯＳトランジスタＭｐ１に与えられる出力信号との位相関係は図２と同様であるため、図１０では、ＰＭＯＳトランジスタＭｐ１に与えられる出力信号は、鎖線で簡略化している。【００９９】
第ｋ相のクロック信号Ｐ（ｋ）に対応するレベルシフタＬＳ（ｋ）において、ＮＭＯＳトランジスタＭｎ１は、クロック信号Ｐ（ｋ）を受け、ＰＭＯＳトランジスタＭｐ２は、クロック信号Ｐ（ｋ＋β）に対応するレベルシフタＬＳ（ｋ＋β）からの出力信号Ｑ（ｋ＋β）を受ける。クロック信号Ｐ（ｋ＋β）は、クロック信号Ｐ（ｋ）に対して位相量Ｙだけ遅れている。ここで、「β」は、整数であり、β＝Ｙ／Ｔである（Ｔは、クロック信号の位相間隔である。）。但し、（ｋ＋β）＞（ｎ−１）であるときは、（ｋ＋β）は、（ｋ＋β）をｎで割ったときの剰余である。図１０では、ｎ＝８，β＝180°／45°＝４である。【０１００】
＜動作＞
次に、図１１を参照しつつ、図９に示したマルチ位相レベルシフトシステムによる動作について説明する。なお、図１１では、レベルシフタにおける立ち下がり遅延量および立ち上がり遅延量は、共に、「22.5°」であるものとする。【０１０１】
〔ＮＭＯＳトランジスタの駆動開始〕
時刻ｔ１になると、レベルシフタＬＳ０において、クロック信号Ｐ０が立ち上がり、ＮＭＯＳトランジスタＭｎ１が駆動状態になる。これにより、出力信号Ｑ０の電圧値が下降し始める。また、このとき、出力信号Ｑ４がローレベルであるのでＰＭＯＳトランジスタＭｐ２は駆動状態であるが、出力信号Ｑ３がローレベルでないのでＰＭＯＳトランジスタＭｐ１は非駆動状態になっている。【０１０２】
〔両ＰＭＯＳトランジスタの駆動停止〕
時刻ｔ２になると、レベルシフタＬＳ０において、出力信号Ｑ４がローレベルよりも高くなり、ＰＭＯＳトランジスタＭｐ２が非駆動状態になる。これにより、ＰＭＯＳトランジスタＭｐ１，Ｍｐ２の両方が非駆動状態になる。【０１０３】
〔出力信号Ｑ３の電圧降下〕
時刻ｔ３になると、レベルシフタＬＳ３において、クロック信号Ｐ３が立ち上がり、ＮＭＯＳトランジスタＭｎ１が駆動状態になる。これにより、レベルシフタＬＳ３の出力信号Ｑ３の電圧値が下降し始める。【０１０４】
〔出力信号Ｑ４の電圧降下／ＮＭＯＳトランジスタの駆動停止〕
時刻ｔ４になると、レベルシフタＬＳ４において、クロック信号Ｐ４が立ち上がり、ＮＭＯＳトランジスタＭｎ１が駆動状態になる。これにより、出力信号Ｑ４の電圧値が下降し始める。一方、時刻ｔ４のときにレベルシフタＬＳ０では、出力信号Ｑ３がローレベルであり、ＰＭＯＳトランジスタＭｐ１は駆動状態であるが、出力信号Ｑ４がローレベルへの遷移開始状態にあるので、ＰＭＯＳトランジスタＭｐ２は未だ非駆動状態にある。また、時刻ｔ４では、クロック信号Ｐ０が立ち下がるので、ＮＭＯＳトランジスタＭｎ１は非駆動状態に変化する。【０１０５】
〔両ＰＭＯＳトランジスタの駆動開始〕
時刻ｔ４〜ｔ５において、出力信号Ｑ４がローレベルになると、レベルシフタＬＳ０において、ＰＭＯＳトランジスタＭｐ２が駆動状態になる。よって、ＰＭＯＳトランジスタＭｐ１，Ｍｐ２の両方が駆動状態になるので、出力信号Ｑ０の電圧値が上昇し始める。【０１０６】
〔出力信号Ｑ６の電圧降下〕
時刻ｔ５になると、レベルシフタＬＳ６において、クロック信号Ｐ６が立ち上がり、ＮＭＯＳトランジスタＭｎ１が駆動状態になる。これにより、出力信号Ｑ６の電圧値が下降し始める。【０１０７】
〔出力信号Ｑ７の電圧降下〕
時刻ｔ６になると、レベルシフタＬＳ７において、クロック信号Ｐ７が立ち上がり、ＮＭＯＳトランジスタＭｎ１が駆動状態になる。これにより、出力信号Ｑ７の電圧値が下降し始める。一方、時刻ｔ６のときにレベルシフタＬＳ３では、出力信号Ｑ６はローレベルであり、ＰＭＯＳトランジスタＭｐ１が駆動状態であるが、出力信号Ｑ７はローレベルへの遷移開始状態にあるので、ＰＭＯＳトランジスタＭｐ２は未だ非駆動状態にある。【０１０８】
〔出力信号Ｑ３の電圧上昇〕
時刻ｔ６〜ｔ７において、出力信号Ｑ７がローレベルになると、レベルシフタＬＳ３において、ＰＭＯＳトランジスタＭｐ２が駆動状態になる。よって、ＰＭＯＳトランジスタＭｐ１，Ｍｐ２の両方が駆動状態になるので、出力信号Ｑ３の電圧値が上昇し始める。【０１０９】
〔ＰＭＯＳトランジスタの駆動停止／ＮＭＯＳトランジスタの駆動開始〕
時刻ｔ７になると、レベルシフタＬＳ０において、出力信号Ｑ４がローレベルであるのでＰＭＯＳトランジスタＭｐ２は駆動状態であるが、出力信号Ｑ３がハイレベルであるので、ＰＭＯＳトランジスタＭｐ１が非駆動状態になる。また、クロック信号Ｐ０が立ち上がり、ＮＭＯＳトランジスタＭｎ１が駆動状態になる。これにより、出力信号Ｑ０の電圧値が下降し始める。【０１１０】
このように、レベルシフタＬＳ０を例にとると、クロック信号Ｐ０がハイレベルである期間では、レベルシフタＬＳ０に入力される出力信号Ｑ３，Ｑ４の両方がローレベルである期間が発生していないことがわかる。また、レベルシフタＬＳ１〜ＬＳ７の各々においても、クロック信号と２つの出力信号との位相関係は、レベルシフタＬＳ０における位相関係と同様である。すなわち、レベルシフタＬＳ０〜ＬＳ７の各々において、ＰＭＯＳトランジスタＭｐ１，Ｍｐ２の両方が駆動状態になる前にＮＭＯＳトランジスタが非駆動状態になり、ＮＭＯＳトランジスタＭｎ１が駆動状態になる前にＰＭＯＳトランジスタＭｐ１，Ｍｐ２のうち少なくとも一方が非駆動状態になる。すなわち、ＮＭＯＳトランジスタＭｎ１の駆動期間Ｔｏｎ（ｎ）（電流引き抜き期間）とＰＭＯＳトランジスタＭｐ１，Ｍｐ２の両方が駆動している期間Ｔｏｎ（ｐｐ）（電流供給期間）とが互いに重複しない。【０１１１】
なお、時刻ｔ１等においてＮＭＯＳトランジスタの駆動状態の遷移タイミングとＰＭＯＳトランジスタの駆動状態の遷移タイミングとが同時であっても良い。【０１１２】
＜ノンオーバーラップ条件＞
次に、図１２を参照しつつ、本実施形態におけるノンオーバーラップ条件について説明する。ここでは、レベルシフタＬＳ（ｋ），ＬＳ（ｋ＋α），ＬＳ（ｋ＋β），ＬＳ（ｋ＋α＋β）を例に挙げて説明する。まず、以下の算式で用いる記号について説明する。なお、↑，↓，Ｐ（ｋ），Ｐ（ｋ＋α），Ｑ（ｋ＋α），Ｑ（ｋ＋２α），Ｄ（ＬＳ↑），Ｄ（ＬＳ↓）については、図４と同様である。【０１１３】
《クロック信号》
Ｐ（ｋ＋β）：第（ｋ＋β）位相のクロック信号
Ｐ（ｋ＋α＋β）：第（ｋ＋α＋β）相のクロック信号
《出力信号》
Ｑ（ｋ＋β）：レベルシフタＬＳ（ｋ＋β）の出力信号
Ｑ（ｋ＋α＋β）：レベルシフタＬＳ（ｋ＋α＋β）の出力信号
《位相関係》
Ｐ（ｋ）↑＜Ｐ（ｋ＋α）↑
Ｐ（ｋ＋α）↑＜Ｐ（ｋ＋β）↑＜Ｐ（ｋ＋α＋β）↑
Ｐ（ｋ＋α＋β）↑＜（Ｐ（ｋ）↑＋360°）
Ｐ（ｋ）↓＝Ｐ（ｋ）↑＋180°
Ｑ（ｋ＋α）↓＜Ｑ（ｋ＋β）↓
Ｑ（ｋ＋α）↑＜Ｑ（ｋ＋β）↑
《位相量Ｘ，位相量Ｙ》
Ｐ（ｋ＋α）↑−Ｐ（ｋ）↑＝Ｐ（ｋ＋α＋β）↑−Ｐ（ｋ＋β）↑＝Ｘ
Ｐ（ｋ＋α）↑−Ｐ（ｋ）↑＞０°⇒Ｘ＞０°
Ｐ（ｋ＋β）↑−Ｐ（ｋ）↑＝Ｙ
Ｐ（ｋ＋β）↑−Ｐ（ｋ）↑＞０°⇒Ｙ＞０°
Ｐ（ｋ＋β）↑−Ｐ（ｋ）↑＞Ｐ（ｋ＋α）↑−Ｐ（ｋ）↑⇒Ｙ＞Ｘ
クロック信号Ｐ（ｋ）に対するクロック信号Ｐ（ｋ＋α）の位相遅れ量である位相量Ｘは、上式のように定義される。また、クロック信号Ｐ（ｋ＋β）に対するクロック信号Ｐ（ｋ＋α＋β）の位相遅れ量は、クロック信号Ｐ（ｋ）に対するクロック信号Ｐ（ｋ＋α）の位相遅れ量と等しい。また、クロック信号Ｐ（ｋ）に対するクロック信号Ｐ（ｋ＋β）の位相遅れ量である位相量Ｙは、上式のように定義される。さらに、位相量Ｘと位相量Ｙとの大小関係は、上式のようになる。【０１１４】
〔トランジスタの駆動期間〕
レベルシフタＬＳ（ｋ）において、クロック信号Ｐ（ｋ）の立ち上がりエッジＰ（ｋ）↑から立ち下がりエッジＰ（ｋ）↓までの期間では、ＮＭＯＳトランジスタＭｎ１は、駆動状態になり、出力ノードから接地ノードへ電流が引き抜かれる。【０１１５】
また、出力信号Ｑ（ｋ＋α）の立ち下がりエッジＱ（ｋ＋α）↓から立ち上がりエッジＱ（ｋ＋α）↑までの期間では、ＰＭＯＳトランジスタＭｐ１は、駆動状態になる。一方、出力信号Ｑ（ｋ＋β）の立ち下がりエッジＱ（ｋ＋β）↓から立ち上がりエッジＱ（ｋ＋β）↑までの期間では、ＰＭＯＳトランジスタＭｐ２は、駆動状態になる。Ｑ（ｋ＋α）↑＜Ｑ（ｋ＋β）↑より、出力信号Ｑ（ｋ＋β）の立ち下がりエッジＱ（ｋ＋β）↓から出力信号Ｑ（ｋ＋α）の立ち上がりエッジＱ（ｋ＋α）↑までの期間では、出力信号Ｑ（ｋ＋α），Ｑ（ｋ＋β）の両方がローレベルであるので、ＰＭＯＳトランジスタＭｐ１，Ｍｐ２の両方が駆動状態になり、電源ノードから出力ノードへ電流が供給される。【０１１６】
そこで、ノンオーバーラップ条件を成立させるためには、以下の［式３−１］［式３−２］を満足することが必要である。【０１１７】
Ｐ（ｋ）↓≦Ｑ（ｋ＋β）↓・・・［式３−１］
Ｑ（ｋ＋α）↑≦Ｐ（ｋ）↑＋360°・・・［式３−２］
すなわち、クロック信号Ｐ（ｋ）の立ち下がりエッジＰ（ｋ）↓よりも時間的に後に（または同時に）出力信号Ｑ（ｋ＋β）の立ち下がりエッジＱ（ｋ＋β）↓が発生し、且つ、クロック信号Ｐ（ｋ）の立ち上がりエッジＰ（ｋ）↑よりも時間的に前に（または同時に）出力信号Ｑ（ｋ＋α）の立ち上がりエッジＱ（ｋ＋α）↑が発生する。【０１１８】
〔出力信号のエッジ発生タイミング〕
レベルシフタＬＳ（ｋ＋β）において、クロック信号Ｐ（ｋ＋β）の立ち上がりエッジＰ（ｋ＋β）↑が発生すると、出力信号Ｑ（ｋ＋β）の電圧値が下降し始める。一方、レベルシフタＬＳ（ｋ＋α）において、出力信号Ｑ（ｋ＋２α）の立ち下がりエッジＱ（ｋ＋２α）↓が発生した後、出力信号Ｑ（ｋ＋α＋β）の立ち下がりエッジＱ（ｋ＋α＋β）↓が発生すると、出力信号Ｑ（ｋ＋α）の電圧値が上昇し始める。さらに、レベルシフタＬＳ（ｋ＋α＋β）において、クロック信号Ｐ（ｋ＋α＋β）の立ち上がりエッジＰ（ｋ＋α＋β）↑が発生すると、出力信号Ｑ（ｋ＋α＋β）の電圧値が下降し始める。【０１１９】
ここで、各レベルシフタにおける立ち上がり遅延量，立ち下がり遅延量を考慮すると、出力信号Ｑ（ｋ＋β）の立ち下がりエッジＱ（ｋ＋β）↓，出力信号Ｑ（ｋ＋α）の立ち上がりエッジＱ（ｋ＋α）↑は［式３−３］［式３−４］のようになる。【０１２０】
Ｑ（ｋ＋β）↓＝Ｐ（ｋ＋β）↑＋Ｄ（ＬＳ↓）・・・［式３−３］
Ｑ（ｋ＋α）↑＝Ｑ（ｋ＋α＋β）↓＋Ｄ（ＬＳ↑）
＝Ｐ（ｋ＋α＋β）↑＋Ｄ（ＬＳ↓）＋Ｄ（ＬＳ↑）
・・・［式３−４］
すなわち、出力信号Ｑ（ｋ＋β）の立ち下がりエッジＱ（ｋ＋β）↓は、クロック信号Ｐ（ｋ＋β）の立ち上がりエッジＰ（ｋ＋β）↑の発生タイミングに依存し、出力信号Ｑ（ｋ＋α）の立ち上がりエッジＱ（ｋ＋α）↑は、クロック信号Ｐ（ｋ＋α＋β）の立ち上がりエッジＰ（ｋ＋α＋β）↑に依存する。【０１２１】
〔位相量Ｘ，位相量Ｙ〕
（１）まず、［式３−１］に［式３−３］を代入する。
また、Ｐ（ｋ）↓＝Ｐ（ｋ）＋180°，Ｐ（ｋ＋β）↑−Ｐ（ｋ）↑＝Ｙより、
［式３−１］⇒Ｐ（ｋ）↑＋180°≦Ｐ（ｋ＋β）↑＋Ｄ（ＬＳ↓）
⇒Ｐ（ｋ＋β）↑−Ｐ（ｋ）↑≧180°−Ｄ（ＬＳ↓）
⇒Ｙ≧180°−Ｄ（ＬＳ↓）・・・［式３−５］
このようにして、［式３−５］が求められる。【０１２２】
（２）次に、［式３−２］に［式３−４］を代入する。
また、Ｐ（ｋ＋α）↑−Ｐ（ｋ）↑＝Ｐ（ｋ＋α＋β）↑−Ｐ（ｋ＋β）↑＝Ｘ，
Ｐ（ｋ＋β）↑−Ｐ（ｋ）↑＝Ｙより、
［式３−７］
⇒  Ｐ（ｋ＋α＋β）↑＋Ｄ（ＬＳ↓）＋Ｄ（ＬＳ↑）≦Ｐ（ｋ）↑＋360°
⇒  Ｐ（ｋ＋α＋β）↑−Ｐ（ｋ）↑≦360°−Ｄ（ＬＳ↓）−Ｄ（ＬＳ↑）
⇒  Ｘ＋Ｙ≦360°−Ｄ（ＬＳ↓）−Ｄ（ＬＳ↑）・・・［式３−６］
このようにして、［式３−６］が求められる。【０１２３】
（３）次に、位相量Ｘについて求める。ここで、［式３−５］−［式３−６］を演算する。また、Ｘ＞０°より、
［式３−５］−［式３−６］⇒Ｘ≦180°−Ｄ（ＬＳ↑）
⇒０°＜Ｘ≦180°−Ｄ（ＬＳ↑）・・・［式３−７］
また、Ｄ（ＬＳ↑）＞０°より、
［式３−７］⇒０°＜Ｘ＜180°・・・［式３−８］
このようにして、［式３−７］［式３−８］が求められる。【０１２４】
（４）次に、位相量Ｙについて求める。ここで、［式３−５］［式３−６］より、
180°−Ｄ（ＬＳ↓）≦Ｙ≦360°−Ｄ（ＬＳ↓）−Ｄ（ＬＳ↑）−Ｘ
・・・［式３−９］
また、Ｄ（ＬＳ↓）＞０°，Ｄ（ＬＳ↑）＞０°，Ｙ＞Ｘより、
［式３−９］⇒Ｘ＜Ｙ＜360°−Ｘ・・・［式３−１０］
このようにして、［式３−９］［式３−１０］が求められる。【０１２５】
（５）以上のように、位相量Ｘが［式３−７］を満足し、且つ、位相量Ｙが［式３−９］を満足すれば、ノンオーバーラップ条件を成立させることができる。また、位相量Ｘの取り得る範囲は、［式３−８］のようになり、位相量Ｙの取り得る範囲は、［式３−１０］のようになる。すなわち、レベルシフタにおける立ち下がり遅延量，立ち上がり遅延量によって位相量Ｘの取り得る範囲，位相量Ｙの取り得る範囲は変化するが、ノンオーバーラップ条件を成立させることができる位相量Ｘは、［式３−８］で示された範囲内に存在し、位相量Ｙは、［式３−１０］で示された範囲内に存在する。【０１２６】
＜効果＞
以上のように、レベルシフタの各々において、電流引き抜き期間と電流供給期間との重複を解消することができるので、貫通電流の発生を抑制することができる。これにより、レベルシフタの各々における消費電力を低減することができる。【０１２７】
また、電流供給期間と電流引き抜き期間とが実質的に重複しないので、レベルシフタの各々における遅延量を小さくすることができる。これにより、クロック信号に対する出力信号の位相精度を向上させることができる。【０１２８】
さらに、図１２，［式３−４］より、出力信号Ｑ（ｋ＋α）の立ち上がりエッジＱ（ｋ＋α）↑は、位相遅れ量が位相量Ｙであるクロック信号Ｐ（ｋ＋α＋β）↑の立ち上がりエッジの発生タイミングに依存する。すなわち、位相量Ｙを調整することによって、出力信号の立ち上がりエッジの発生タイミングを調整することができる。これにより、出力信号のデューティ比率を調整することも可能となる。【０１２９】
なお、各レベルシフタにおいて、ＰＭＯＳトランジスタＭｐ１，Ｍｐ２の各々に与えられる出力信号は、他方のＰＭＯＳトランジスタに与えられていても良い。例えば、レベルシフタＬＳ０において、出力信号Ｑ４がＰＭＯＳトランジスタＭｐ１のゲートに与えられ、出力信号Ｑ３がＰＭＯＳトランジスタＭｐ２のゲートに与えられていても良い。【０１３０】
（第４の実施形態）
＜マルチ位相レベルシフトシステム＞
図１３は、本発明の第４の実施形態によるマルチ位相レベルシフトシステムの構成を示す。このシステムでは、レベルシフタＬＳ０〜ＬＳ７の各々は、図１に示したＮＭＯＳトランジスタＭｎ１，ＰＭＯＳトランジスタＭｐ１に加えて、ＮＭＯＳトランジスタＭｎ２をさらに含む。ＮＭＯＳトランジスタＭｎ２は、接地ノードと出力ノードとの間にＮＭＯＳトランジスタＭｎ１とともに直列に接続される。【０１３１】
レベルシフタＬＳ０〜ＬＳ７の各々において、ＮＭＯＳトランジスタＭｎ２のゲートは、ＮＭＯＳトランジスタＭｎ１のゲートに与えられたクロック信号に対する位相進み量が位相量Ｚ（０°＜Ｚ＜180°）であるクロック信号を受ける。また、位相量Ｚは、いずれのレベルシフタにおいても同一である。図１３では、Ｘ＝135°であり、Ｚ＝45°である。【０１３２】
＜各レベルシフタにおける位相量Ｙ＞
図１４は、図１３に示したレベルシフタＬＳ０〜ＬＳ７の各々における、ＮＭＯＳトランジスタＭｎ１に与えられるクロック信号と、ＮＭＯＳトランジスタＭｎ２に与えられるクロック信号と、ＰＭＯＳトランジスタＭｐ１に与えられる出力信号との位相関係を示す。【０１３３】
第ｋ相のクロック信号Ｐ（ｋ）に対応するレベルシフタＬＳ（ｋ）において、ＮＭＯＳトランジスタＭｎ１は、クロック信号Ｐ（ｋ）を受け、ＮＭＯＳトランジスタＭｎ２は、クロック信号Ｐ（ｋ−γ）を受け、ＰＭＯＳトランジスタＭｐ１は、クロック信号Ｐ（ｋ＋α）に対応するレベルシフタＬＳ（ｋ＋α）からの出力信号Ｑ（ｋ＋α）を受ける。クロック信号Ｐ（ｋ−γ）は、クロック信号Ｐ（ｋ）に対して位相量Ｚだけ進んでいる。ここで、「γ」は、整数であり、γ＝Ｚ／Ｔである（Ｔは、クロック信号の位相間隔である。）。但し、（ｋ−γ）＜０であるときは、（ｋ−γ）は、（ｋ＋γ＋ｎ）をｎで割ったときの剰余である。図１４では、ｎ＝８、α＝135°／45°＝３、γ＝45°／45°＝１である。【０１３４】
＜動作＞
次に、図１５を参照しつつ、図１３に示したマルチ位相レベルシフトシステムによる動作について説明する。なお、図１５では、レベルシフタにおける立ち下がり遅延量および立ち上がり遅延量は、共に、「22.5°」であるものとする。【０１３５】
〔両ＮＭＯＳトランジスタ駆動開始〕
時刻ｔ１になると、レベルシフタＬＳ０において、クロック信号Ｐ０が立ち上がり、ＮＭＯＳトランジスタＭｎ１が駆動状態になる。このとき、クロック信号Ｐ７がハイレベルであるので、ＮＭＯＳトランジスタＭｎ２も駆動状態になっている。これにより、出力信号Ｑ０の電圧値が下降し始める。【０１３６】
〔出力信号Ｑ３の電圧降下／ＮＭＯＳトランジスタの駆動停止〕
時刻ｔ２になると、レベルシフタＬＳ３において、クロック信号Ｐ２が立ち上がり、ＮＭＯＳトランジスタＭｎ２が駆動状態になる。次に、時刻ｔ３になると、レベルシフタＬＳ３において、クロック信号Ｐ３が立ち上がり、ＮＭＯＳトランジスタＭｎ１が駆動状態になる。よって、ＮＭＯＳトランジスタＭｎ１，Ｍｎ２の両方が駆動状態になるので、出力信号Ｑ３の電圧値が下降し始める。一方、レベルシフタＬＳ０において、クロック信号Ｐ７が立ち下がり、ＮＭＯＳトランジスタＭｎ２が非駆動状態になる。【０１３７】
〔ＰＭＯＳトランジスタの駆動開始〕
時刻ｔ３〜ｔ４において、出力信号Ｑ３がローレベルになると、レベルシフタＬＳ０において、ＰＭＯＳトランジスタＭｐ１が駆動状態になる。よって、出力信号Ｑ０の電圧値が上昇し始める。【０１３８】
〔両ＮＭＯＳトランジスタの駆動停止〕
時刻ｔ４になると、レベルシフタＬＳ０において、クロック信号Ｐ０が立ち下がり、ＮＭＯＳトランジスタＭｎ１が非駆動状態になる。これにより、ＮＭＯＳトランジスタＭｎ１，Ｍｎ２の両方が非駆動状態になる。【０１３９】
〔出力信号Ｑ６の電圧降下〕
時刻ｔ５になると、レベルシフタＬＳ６において、クロック信号Ｐ５が立ち上がり、ＮＭＯＳトランジスタＭｎ２が駆動状態になる。時刻ｔ６になると、レベルシフタＬＳ６において、クロック信号Ｐ６が立ち上がり、ＮＭＯＳトランジスタＭｎ１が駆動状態になる。これにより、ＮＭＯＳトランジスタＭｎ１，Ｍｎ２の両方が駆動状態になり、出力信号Ｑ６の電圧値が下降し始める。【０１４０】
〔出力信号Ｑ３の電圧上昇〕
時刻ｔ６〜ｔ７において、出力信号Ｑ６がローレベルになると、レベルシフタＬＳ３において、ＰＭＯＳトランジスタＭｐ１が駆動状態になる。よって、出力信号Ｑ３の電圧値が上昇し始める。【０１４１】
〔ＰＭＯＳトランジスタの駆動停止〕
時刻ｔ７になると、レベルシフタＬＳ０において、出力信号Ｑ３がハイレベルになり、ＰＭＯＳトランジスタＭｐ１が非駆動状態になる。一方、クロック信号Ｐ７が立ち上がり、ＮＭＯＳトランジスタＭｎ２が駆動状態になる。【０１４２】
〔両ＮＭＯＳトランジスタの駆動開始〕
時刻ｔ８になると、レベルシフタＬＳ０において、クロック信号Ｐ０が立ち上がり、ＮＭＯＳトランジスタＭｎ１が駆動状態になる。よって、ＮＭＯＳトランジスタＭｎ１，Ｍｎ２の両方が駆動状態になり、出力信号Ｑ０の電圧値が下降し始める。【０１４３】
このように、レベルシフタＬＳ０を例にとると、クロック信号Ｐ０，Ｐ７の両方がハイレベルである期間内では、レベルシフタＬＳ０に入力される出力信号Ｑ３がローレベルである期間が発生していないことがわかる。また、レベルシフタＬＳ１〜ＬＳ７の各々においても、２つのクロック信号と出力信号との位相関係は、レベルシフタＬＳ０における位相関係と同様である。すなわち、レベルシフタＬＳ０〜ＬＳ７の各々において、ＰＭＯＳトランジスタＭｐ１が駆動状態になる前にＮＭＯＳトランジスタＭｎ１，Ｍｎ２のうち少なくとも一方が非駆動状態になり、ＮＭＯＳトランジスタＭｎ１，Ｍｎ２の両方が駆動状態になる前にＰＭＯＳトランジスタＭｐ１が非駆動状態になる。すなわち、ＮＭＯＳトランジスタＭｎ１，Ｍｎ２の両方が駆動している期間Ｔｏｎ（ｎｎ）（電流引き抜き期間）とＰＭＯＳトランジスタＭｐ１の駆動期間Ｔｏｎ（ｐ）（電流供給期間）とが互いに重複しない。【０１４４】
なお、時刻ｔ１等において、ＮＭＯＳトランジスタの駆動状態の遷移タイミングとＰＭＯＳトランジスタの駆動状態の遷移タイミングとが同時に生じていても良い。【０１４５】
＜ノンオーバーラップ条件＞
次に、図１６を参照しつつ、本実施形態におけるノンオーバーラップ条件について説明する。ここでは、レベルシフタＬＳ（ｋ），ＬＳ（ｋ＋α），ＬＳ（ｋ＋２α）を例に挙げて説明する。まず、以下の算式で用いる記号について説明する。なお、Ｐ（ｋ），Ｐ（ｋ＋α），Ｐ（ｋ＋２α），Ｑ（ｋ＋α），Ｑ（ｋ＋２α），↑，↓，Ｄ（ＬＳ↑），Ｄ（ＬＳ↓）については、図４と同様である。【０１４６】
《クロック信号》
Ｐ（ｋ−γ）：第（ｋ−γ）位相のクロック信号
《位相関係》
Ｐ（ｋ−γ）↑＜Ｐ（ｋ）↑＜Ｐ（ｋ−γ）↓＜Ｐ（ｋ）↓＜（Ｐ（ｋ）↑＋360°）
Ｐ（ｋ−γ）↓＝Ｐ（ｋ−γ）↑＋180°
《位相量Ｘ，位相量Ｚ》
Ｐ（ｋ＋α）↑−Ｐ（ｋ）↑＝Ｐ（ｋ＋２α）↑−Ｐ（ｋ＋α）↑＝Ｘ
Ｐ（ｋ＋２α）↑−Ｐ（ｋ）↑＝２Ｘ
Ｐ（ｋ＋２α）↑−Ｐ（ｋ＋α）↑＞０°⇒Ｘ＞０°
Ｐ（ｋ）↑−Ｐ（ｋ−γ）↑＝Ｚ
Ｐ（ｋ）↑＜Ｐ（ｋ−γ）↓⇒Ｐ（ｋ）↑＜Ｐ（ｋ−γ）↑＋180°⇒Ｚ＜180°
Ｐ（ｋ）↑−Ｐ（ｋ−γ）↑＞０°⇒Ｚ＞０°
クロック信号Ｐ（ｋ）に対するクロック信号Ｐ（ｋ−γ）の位相進み量である位相量Ｚは、上式のように定義される。【０１４７】
〔トランジスタの駆動期間〕
レベルシフタＬＳ（ｋ）において、クロック信号Ｐ（ｋ）の立ち上がりエッジＰ（ｋ）↑から立ち下がりエッジＰ（ｋ）↓までの期間では、ＮＭＯＳトランジスタＭｎ１が駆動状態になる。一方、クロック信号Ｐ（ｋ−γ）の立ち上がりエッジＰ（ｋ−γ）↑から立ち下がりエッジＰ（ｋ−γ）↓までの期間では、ＮＭＯＳトランジスタＭｎ２が駆動状態になる。【０１４８】
Ｐ（ｋ−γ）↑＜Ｐ（ｋ）↑より、クロック信号Ｐ（ｋ）の立ち上がりエッジＰ（ｋ）↑からクロック信号Ｐ（ｋ−γ）の立ち下がりエッジＰ（ｋ−γ）↓までの期間では、クロック信号Ｐ（ｋ），Ｐ（ｋ−γ）の両方がハイレベル（例えば、ＮＭＯＳトランジスタの閾値電圧以上）であるので、ＮＭＯＳトランジスタＭｎ１，Ｍｎ２の両方が駆動状態になり、出力ノードから接地ノードへ電流が引き抜かれる。【０１４９】
そこで、ノンオーバーラップ条件を成立させるためには、以下の［式４−１］［式４−２］を満足することが必要である。【０１５０】
Ｐ（ｋ−γ）↓≦Ｑ（ｋ＋α）↓・・・［式４−１］
Ｑ（ｋ＋α）↑≦Ｐ（ｋ）↑＋360°・・・［式４−２］
すなわち、クロック信号Ｐ（ｋ−γ）の立ち下がりエッジＰ（ｋ−γ）↓よりも時間的に後に（または同時に）出力信号Ｑ（ｋ＋α）の立ち下がりエッジＱ（ｋ＋α）↓が発生し、且つ、クロック信号Ｐ（ｋ）の立ち上がりエッジＰ（ｋ）↑よりも時間的に先に（または同時に）出力信号Ｑ（ｋ＋α）の立ち上がりエッジＱ（ｋ＋α）↑が発生する。【０１５１】
〔出力信号のエッジ発生タイミング〕
レベルシフタＬＳ（ｋ＋α）において、クロック信号Ｐ（ｋ＋α）が立ち上がりエッジＰ（ｋ＋α）↑が発生すると、出力信号Ｑ（ｋ＋α）の電圧値が下降し始める。また、出力信号の立ち下がりエッジＱ（ｋ＋２α）↓が発生すると、出力信号Ｑ（ｋ＋α）の電圧値が上昇し始める。さらに、レベルシフタＬＳ（ｋ＋２α）において、クロック信号Ｐ（ｋ＋２α）の立ち上がりエッジＰ（ｋ＋２α）↑が発生すると、出力信号Ｑ（ｋ＋２α）の電圧値が下降し始める。【０１５２】
ここで、各レベルシフタにおける立ち上がり遅延量，立ち下がり遅延量を考慮すると、出力信号Ｑ（ｋ＋α）の立ち下がりエッジＱ（ｋ＋α）↓，立ち上がりエッジＱ（ｋ＋α）↑は、［式４−３］［式４−４］になる。【０１５３】
Ｑ（ｋ＋α）↓＝Ｐ（ｋ＋α）↑＋Ｄ（ＬＳ↓）・・・［式４−３］
Ｑ（ｋ＋α）↑＝Ｑ（ｋ＋２α）↓＋Ｄ（ＬＳ↑）
＝Ｐ（ｋ＋２α）↑＋Ｄ（ＬＳ↓）＋Ｄ（ＬＳ↑）・・・［式４−４］
すなわち、出力信号Ｑ（ｋ＋α）の立ち下がりエッジＱ（ｋ＋α）↓は、クロック信号Ｐ（ｋ＋α）の立ち上がりエッジＰ（ｋ＋α）↑の発生タイミングに依存し、出力信号Ｑ（ｋ＋α）↑の立ち上がりエッジは、クロック信号Ｐ（ｋ＋２α）の立ち上がりエッジＰ（ｋ＋２α）↑の発生タイミングに依存する。【０１５４】
〔位相量Ｘ，位相量Ｚ〕
（１）まず、［式４−１］に［式４−３］を代入する。
また、Ｐ（ｋ−γ）↓＝Ｐ（ｋ−γ）↑＋180°，
Ｐ（ｋ＋α）↑−Ｐ（ｋ）↑＝Ｘ，Ｐ（ｋ）↑−Ｐ（ｋ−γ）↑＝Ｚより、
［式４−１］⇒Ｐ（ｋ−γ）↑＋180°≦Ｐ（ｋ＋α）↑＋Ｄ（ＬＳ↓）
⇒Ｐ（ｋ＋α）↑−Ｐ（ｋ−γ）↑≧180°−Ｄ（ＬＳ↓）
⇒Ｘ＋Ｚ≧180°−Ｄ（ＬＳ↓）・・・［式４−５］
このようにして、［式４−５］が求められる。【０１５５】
（２）次に、［式４−２］に［式４−４］を代入する。
また、Ｐ（ｋ＋２α）↑−Ｐ（ｋ）↑＝２Ｘより、
［式４−２］⇒Ｐ（ｋ＋２α）↑＋Ｄ（ＬＳ↓）＋Ｄ（ＬＳ↑）≦Ｐ（ｋ）↑＋360°
⇒Ｐ（ｋ＋２α）↑−Ｐ（ｋ）↑≦360°−Ｄ（ＬＳ↓）−Ｄ（ＬＳ↑）
⇒２Ｘ≦360°−Ｄ（ＬＳ↓）−Ｄ（ＬＳ↑）
⇒Ｘ≦180°−（1/2)・(Ｄ（ＬＳ↓）＋Ｄ（ＬＳ↑）)・・・［式４−６］
このようにして、［式４−６］が求められる。【０１５６】
（３）次に、位相量Ｘについて求める。ここで、［式４−６］，Ｘ＞０°より、
０°＜Ｘ≦180°−（1/2)・(Ｄ（ＬＳ↓）＋Ｄ（ＬＳ↑）)・・・［式４−７］
また、Ｄ（ＬＳ↓），Ｄ（ＬＳ↑）＞０°より、
［式４−７］⇒０°＜Ｘ＜180°・・・［式４−８］
このようにして、［式４−７］［式４−８］が求められる。【０１５７】
（４）次に、位相量Ｚについて求める。ここで、［式４−５］，Ｚ＜180°より、
180°−Ｄ（ＬＳ↓）−Ｘ≦Ｚ＜180°・・・［式４−９］
また、Ｄ（ＬＳ↓）＞０°，Ｘ＞０°，Ｚ＞０°より、
［式４−９］⇒  180°−Ｘ＜Ｚ＜180°
⇒  ０°＜Ｚ＜180°・・・［式４−１０］
このようにして、［式４−９］［式４−１０］が求められる。【０１５８】
（５）以上のように、位相量Ｘが［式４−７］を満足し、且つ、位相量Ｙが［式４−９］を満足すれば、ノンオーバーラップ条件を成立させることができる。また、位相量Ｘの取り得る範囲は、［式４−８］のようになり、位相量Ｚの取り得る範囲は、［式４−１０］のようになる。すなわち、レベルシフタにおける立ち下がり遅延量，立ち上がり遅延量によって位相量Ｘの取り得る範囲，位相量Ｚの取り得る範囲は変化するが、ノンオーバーラップ条件を成立させることができる位相量Ｘは、［式４−８］で示された範囲内に存在し、位相量Ｚは、［式４−１０］で示された範囲内に存在する。【０１５９】
＜効果＞
以上のように、レベルシフタの各々において、電流引き抜き期間と電流供給期間との重複を解消することができるので、貫通電流の発生を抑制することができる。これにより、レベルシフタの各々における消費電力を低減することができる。【０１６０】
また、電流引き抜き期間と電流供給期間とが重複しないので、レベルシフタの各々における遅延量を小さくすることができる。これにより、クロック信号に対する出力信号の位相精度を向上させることができる。【０１６１】
また、一般的には、クロック信号の振幅は、出力信号の振幅よりも小さいので、ＮＭＯＳトランジスタを充放電するために要する電力（充放電電力）は、ＰＭＯＳトランジスタへの充放電電力よりも小さい。すなわち、図１３に示したレベルシフタにおける充放電電力は、図９に示したレベルシフタの充放電電力よりも小さい。したがって、本実施形態では、図９に示したマルチ位相レベルシフトシステムよりも、消費電力を低減することができる。【０１６２】
なお、各レベルシフタにおいて、ＮＭＯＳトランジスタＭｎ１，Ｍｎ２の各々に与えられるクロック信号は、他方のＮＭＯＳトランジスタに与えられていても良い。例えば、レベルシフタＬＳ０において、クロック信号Ｐ７がＮＭＯＳトランジスタＭｎ１のゲートに与えられ、クロック信号Ｐ０がＮＭＯＳトランジスタＭｎ２のゲートに与えられていても良い。【０１６３】
（第５の実施形態）
＜構成＞
図１７は、本発明の第５の実施形態によるマルチ位相レベルシフトシステムの構成を示す。このシステムでは、レベルシフタＬＳ０〜ＬＳ７は、図１に示したＮＭＯＳトランジスタＭｎ１，ＰＭＯＳトランジスタＭｐ１に加えて、抵抗素子ＲＲをさらに備える。【０１６４】
レベルシフタＬＳ０〜ＬＳ７の各々において、抵抗素子ＲＲは、そのレベルシフタの出力ノード（トランジスタＭｎ１，Ｍｐ１の接続点）と、そのレベルシフタのＮＭＯＳトランジスタＭｎ１のゲートに与えられたクロック信号に対する位相遅れ量が位相量Ｔ（位相間隔）であるクロック信号に対応するレベルシフタの出力ノードとの間に接続される。図１７では、Ｔ＝45°、Ｘ＝135°である。【０１６５】
すなわち、図１７に示したマルチ位相レベルシフトシステムでは、レベルシフタＬＳ０〜ＬＳ７の各々の出力ノードは、抵抗ネットワークによって接続されている。【０１６６】
＜抵抗ネットワーク＞
図１８は、図１７に示したレベルシフタＬＳ０〜ＬＳ７の各々における、ＮＭＯＳトランジスタＭｎ１に与えられるクロック信号と、ＰＭＯＳトランジスタＭｐ１に与えられる出力信号と、抵抗素子ＲＲを介して出力ノードに接続される出力信号との位相関係を示す。【０１６７】
第ｋ相のクロック信号Ｐ（ｋ）に対応するレベルシフタＬＳ（ｋ）において、抵抗素子ＲＲの一端は、レベルシフタＬＳ（ｋ）の出力ノードに接続され、抵抗素子ＲＲの他端は、レベルシフタＬＳ（ｋ＋１）の出力ノードに接続される。レベルシフタＬＳ（ｋ＋１）には、レベルシフタＬＳ（ｋ）に与えられるクロック信号Ｐ（ｋ）に対して位相が位相量Ｔだけ遅れているクロック信号Ｐ（ｋ＋１）を受ける。ここで、（ｋ＋１）＞（ｎ−１）であるときは、（ｋ＋１）は、（ｋ＋１）をｎで割ったときの剰余である。図１８では、ｎ＝８、Ｔ＝45°、α＝135°／45°＝３である。【０１６８】
＜動作＞
次に、図１７に示したマルチ位相レベルシフトシステムによる動作について説明する。なお、基本的な動作は、図１に示したマルチ位相レベルシフトシステムと同様であるので、図３を参照して説明する。【０１６９】
例えば、時刻ｔ４において、出力信号Ｑ０，Ｑ１，Ｑ２のいずれも、ローレベルからハイレベルへの遷移過程にある。ここで、レベルシフタＬＳ１においてデバイスノイズやデバイスばらつき等が発生すると、出力信号Ｑ１の電圧値やスルーレートが変動し、出力信号Ｑ１の位相が出力信号Ｑ０の位相と出力信号Ｑ２の位相との中心からずれてしまうおそれがある。図１７に示したマルチ位相レベルシフトシステムでは、レベルシフタＬＳ０の出力ノードが抵抗素子ＲＲを介してレベルシフタＬＳ１の出力ノードに接続され、且つ、レベルシフタＬＳ１の出力ノードが抵抗素子ＲＲを介してレベルシフタＬＳ２の出力ノードに接続されているので、レベルシフタＬＳ１の出力ノードにおける電圧変動（すなわち、出力信号Ｑ１の電圧変動）が抑制される。【０１７０】
このように、レベルシフタＬＳ（ｋ）においてノイズやばらつきが生じても、レベルシフタＬＳ（ｋ）の出力信号Ｑ（ｋ）の位相が隣接位相によって補間されるため、位相精度の劣化は抑制される。【０１７１】
＜効果＞
以上のように、各レベルシフタにおける出力信号の位相ばらつきが隣接位相によって補間されるため、出力信号の位相精度をさらに向上させることができる。【０１７２】
なお、本実施形態における抵抗ネットワークは、第１の実施形態のみならず、第２，第３，および第４の実施形態にも適用可能である。【０１７３】
さらに、図１９のように、抵抗ネットワークは、他のマルチ位相レベルシフトシステムにも適用可能である。図１９に示したマルチ位相レベルシフトシステムは、クロック信号Ｐ０〜Ｐ７に対応するレベルシフタＬＳ５０〜ＬＳ５７と、レベルシフタＬＳ５０〜ＬＳ５７に対応する抵抗素子ＲＲ０〜ＲＲ７を備える。レベルシフタＬＳ５０〜ＬＳ５７の各々は、そのレベルシフタに対応するクロック信号を電圧変換して、そのクロック信号に対応する位相を有する出力信号を出力ノードから出力する。すなわち、出力信号Ｑ０〜Ｑ７の位相間隔は、クロック信号Ｐ０〜Ｐ７の位相間隔（位相量Ｔ＝360°／ｎ）と等しい。また、レベルシフタＬＳ５０〜ＬＳ５７の各々の構成は、例えば、図２２や図２４のような構成であっても良いし、その他の構成であっても良い。抵抗素子ＲＲ０〜ＲＲ７の各々は、その抵抗素子に対応するレベルシフタの出力ノードと、そのレベルシフタに対して隣接位相となるレベルシフタ（そのレベルシフタに対応するクロック信号に対して位相遅れ量が位相量Ｔ（位相間隔）であるクロック信号に対応するレベルシフタ）の出力ノードとの間に接続される。なお、図１９では、ｎ＝８，Ｔ＝45°である。このように構成することにより、各レベルシフタにおける出力信号の位相ばらつきが隣接位相によって補間されるため、出力信号の位相精度をさらに向上させることができる。【０１７４】
（その他の実施形態）
以上の各実施形態において、８本のクロック信号（すなわち、８相のクロック信号）について説明しているが、８相以外の偶数相のクロック信号に対しても適用可能である。また、クロック信号の相数が多い程、クロック信号Ｐ（ｋ＋α），Ｐ（ｋ＋β），Ｐ（ｋ−γ）として選択可能なクロック信号の本数が多くなる。例えば、［式１−５］，［式１−６］，［式１−８］において、Ｘ＝Ｔ・α（αは整数）より、
［式１−５］⇒(１/Ｔ)・(180°−Ｄ（ＬＳ↓）)≦α
［式１−６］⇒α≦(１/Ｔ)・(180°−（1/2)・(Ｄ（ＬＳ↓）＋Ｄ（ＬＳ↑）))
［式１−８］⇒０°＜α＜180°/Ｔ
すなわち、クロック信号の位相数が多い程、クロック信号の位相間隔（位相量Ｔ）は小さくなり、クロック信号Ｐ（ｋ＋α）として選択可能なクロック信号の本数が多くなるので、マルチ位相レベルシフトシステムを容易に構成することができる。【０１７５】
また、各実施形態によるマルチ位相レベルシフトシステムは、偶数本のクロック信号（すなわち、偶数相のクロック信号）だけでなく、奇数本のクロック信号（すなわち、奇数相のクロック信号）に対しても適用可能である。奇数相のクロック信号に適用する場合、従来の構成では１本のクロック信号に対して４つのトランジスタで構成されたレベルシフタが１つ必要であったが、各実施形態によるマルチ位相レベルシフトシステムでは、レベルシフタの各々は２個または３個のトランジスタで構成されているので、従来よりも回路規模を低減することが可能である。【０１７６】
また、出力信号の立ち上がりエッジ、立ち下がりエッジの位相について、例えば、出力信号が閾値電圧ΔＶｔ（または、ローレベル）に達するときのタイミング（すなわち、ＰＭＯＳトランジスタが非駆動状態から駆動状態になるときのタイミング）を出力信号の立ち上がりエッジの位相としても良いし、出力信号が閾値電圧ΔＶｔ（または、ローレベル）に達するときのタイミング（すなわち、ＰＭＯＳトランジスタが駆動状態から非駆動状態になるときのタイミング）を出力信号の立ち下がりエッジの位相としても良い。
【産業上の利用可能性】
【０１７７】
以上説明したように、本発明によるマルチ位相レベルシフトシステムは、レベルシフタにおける貫通電流の発生を抑制することができるので、マルチ位相のクロック信号を電圧変換するシステム等として有用である。
【図１】
2008059631.tif 000003
【図２】
2008059631.tif 000004
【図３】
2008059631.tif 000005
【図４】
2008059631.tif 000006
【図５】
2008059631.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
2008059631.tif 000021
【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【手続補正書】
【提出日】平成20年2月26日(2008.2.26)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
互いに周期が等しく且つ互いの位相間隔が位相量Ｔ（Ｔ＝360°／ｎ）であるｎ本のクロック信号（ｎは３以上の整数）の出力電圧を電圧変換するシステムであって、
前記ｎ本のクロック信号に一対一で対応するｎ個のレベルシフタを備え、
前記ｎ個のレベルシフタの各々は、第１のＮＭＯＳトランジスタと、第１のＰＭＯＳトランジスタとを含み、
前記ｎ個のレベルシフタの各々に含まれる第１のＮＭＯＳトランジスタは、当該レベルシフタの出力信号を出力するための出力ノードと接地ノードとの間に接続され、当該第１のＮＭＯＳトランジスタのゲートは、当該レベルシフタに対応するクロック信号を受け、
前記ｎ個のレベルシフタの各々に含まれる第１のＰＭＯＳトランジスタは、前記出力ノードと電源ノードとの間に接続され、当該第１のＰＭＯＳトランジスタのゲートは、当該レベルシフタとは異なる他のレベルシフタからの出力信号を受け、
前記ｎ個のレベルシフタの各々に含まれる第１のＰＭＯＳトランジスタのゲートに与えられる出力信号は、当該レベルシフタに含まれる第１のＮＭＯＳトランジスタのゲートに与えられるクロック信号に対する位相遅れ量が位相量Ｘ（０°＜Ｘ＜180°）であるクロック信号を受けるレベルシフタからの出力信号であり、
前記ｎ個のレベルシフタの各々における位相量Ｘは、互いに等しい
ことを特徴とするマルチ位相レベルシフトシステム。
【請求項２】
請求項１において、
前記ｎ個のレベルシフタの各々は、当該レベルシフタの出力を遅延させる遅延素子をさらに含み、
前記ｎ個のレベルシフタの各々における立ち下がり遅延量は、位相量ＬＳｆであり、当該レベルシフタにおける立ち上がり遅延量は、位相量ＬＳｒであり、
前記ｎ個のレベルシフタの各々に含まれる遅延素子の立ち下がり遅延量ＤＤｆは、
ＤＤｆ≧１８０°−ＬＳｆ−Ｘ  であり、
当該遅延素子の立ち上がり遅延量ＤＤｒは、
ＤＤｒ≦１８０°−ＬＳｒ−Ｘ  である
ことを特徴とするマルチ位相レベルシフトシステム。
【請求項３】
請求項２において、
前記ｎ個のレベルシフタの各々に含まれる遅延素子における立ち下がり遅延量ＤＤｆは、当該遅延素子の立ち上がり遅延量ＤＤｒよりも大きい
ことを特徴とするマルチ位相レベルシフトシステム。
【請求項４】
請求項１または請求項３において、
前記ｎ個のレベルシフタの各々に含まれる第１のＰＭＯＳトランジスタのゲートに与えられる出力信号の立ち下がりエッジは、当該レベルシフタに含まれる第１のＮＭＯＳトランジスタのゲートに与えられるクロック信号の立ち下がりエッジよりも時間的に後にまたは同時に発生し、当該第１のＰＭＯＳトランジスタのゲートに与えられる出力信号の立ち上がりエッジは、当該クロック信号の立ち上がりエッジよりも時間的に前にまたは同時に発生する
ことを特徴とするマルチ位相レベルシフトシステム。
【請求項５】
請求項１において、
前記ｎ個のレベルシフタの各々は、第２のＰＭＯＳトランジスタをさらに含み、
前記ｎ個のレベルシフタの各々に含まれる第２のＰＭＯＳトランジスタは、前記電源ノードと前記出力ノードとの間に当該レベルシフタに含まれる第１のＰＭＯＳトランジスタと共に直列に接続され、当該第２のＰＭＯＳトランジスタのゲートは、当該レベルシフタとは異なる他のレベルシフタからの出力信号を受け、
前記ｎ個のレベルシフタの各々の第２のＰＭＯＳトランジスタのゲートに与えられる出力信号は、当該レベルシフタに含まれる第１のＮＭＯＳトランジスタに与えられるクロック信号に対する位相遅れ量が位相量Ｙ（Ｘ＜Ｙ＜360°−Ｘ）であるクロック信号に対応するレベルシフタからの出力信号であり、
前記ｎ個のレベルシフタの各々における位相量Ｙは、互いに等しい
ことを特徴とするマルチ位相レベルシフトシステム。
【請求項６】
請求項５において、
前記ｎ個のレベルシフタの各々に含まれる第２のＰＭＯＳトランジスタのゲートに与えられる出力信号の立ち下がりエッジは、当該レベルシフタに含まれる第１のＮＭＯＳトランジスタに与えられるクロック信号の立ち下がりエッジよりも時間的に後にまたは同時に発生し、当該レベルシフタに含まれる第１のＰＭＯＳトランジスタのゲートに与えられる出力信号の立ち上がりエッジは、当該クロック信号の立ち上がりエッジよりも時間的に前にまたは同時に発生する
ことを特徴とするマルチ位相レベルシフトシステム。
【請求項７】
請求項１において、
前記ｎ個のレベルシフタの各々は、第２のＮＭＯＳトランジスタをさらに含み、
前記ｎ個のレベルシフタの各々に含まれる第２のＮＭＯＳトランジスタは、前記接地ノードと前記出力ノードとの間に当該レベルシフタに含まれる第１のＮＭＯＳトランジスタと共に直列に接続され、当該第２のＮＭＯＳトランジスタのゲートは、当該第１のＮＭＯＳトランジスタに与えられるクロック信号とは異なるクロック信号を受け、
前記ｎ個のレベルシフタの各々に含まれる第２のＮＭＯＳトランジスタに与えられるクロック信号は、当該レベルシフタに含まれる第１のＮＭＯＳトランジスタのゲートに与えられるクロック信号に対する位相進み量が位相量Ｚ（０°＜Ｚ＜180°）であり、
前記ｎ個のレベルシフタの各々における位相量Ｚは、互いに等しい
ことを特徴とするマルチ位相レベルシフトシステム。
【請求項８】
請求項７において、
前記ｎ個のレベルシフタの各々に含まれる第１のＰＭＯＳトランジスタのゲートに与えられる出力信号の立ち下がりエッジは、当該レベルシフタに含まれる第２のＮＭＯＳトランジスタのゲートに与えられるクロック信号の立ち下がりエッジよりも時間的に後にまたは同時に発生し、当該第１のＰＭＯＳトランジスタのゲートに与えられる出力信号の立ち上がりエッジは、当該レベルシフタに含まれる第１のＮＭＯＳトランジスタのゲートに与えられるクロック信号の立ち上がりエッジよりも時間的に前にまたは同時に発生する
ことを特徴とするマルチ位相レベルシフトシステム。
【請求項９】
請求項１，３，５，７のいずれか１項において、
前記ｎ個のレベルシフタの各々は、抵抗素子をさらに備え、
前記ｎ個のレベルシフタの各々に含まれる抵抗素子の一端は、当該レベルシフタの出力ノードに接続され、当該抵抗素子の他端は、当該レベルシフタとは異なるレベルシフタの出力ノードに接続され、
前記ｎ個のレベルシフタの各々に含まれる抵抗素子の他端に接続される出力ノードは、当該レベルシフタに対応するクロック信号に対する位相遅れ量が位相量Ｔであるクロック信号に対応するレベルシフタの出力ノードである
ことを特徴とするマルチ位相レベルシフトシステム。
【請求項１０】
互いに周期が等しく且つ互いの位相間隔が位相量Ｔ（Ｔ＝360°／ｎ）であるｎ本のクロック信号（ｎは３以上の整数）の出力電圧を電圧変換するシステムであって、
前記ｎ本のクロック信号に一対一で対応するｎ個のレベルシフタと、
前記ｎ個のレベルシフタに一対一で対応するｎ個の抵抗素子とを備え、
前記ｎ個のレベルシフタの各々は、当該レベルシフタに対応するクロック信号を電圧変換することによって当該クロック信号に対応する出力信号を生成し、当該出力信号を出力ノードから出力し、
前記ｎ個の抵抗素子の各々の一端は、当該抵抗素子に対応するレベルシフタの出力ノードに接続され、当該抵抗素子の他端は、当該抵抗素子に対応するレベルシフタとは異なるレベルシフタの出力ノードに接続され、
前記ｎ個の抵抗素子の各々の他端に接続される出力ノードは、当該抵抗素子の一端に接続されたレベルシフタに対応するクロック信号に対する位相遅れ量が位相量Ｔであるクロック信号に対応するレベルシフタの出力ノードである
ことを特徴とするマルチ位相レベルシフトシステム。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、与えられた信号を電圧変換するシステムに関し、さらに詳しくは、マルチ位相のクロック信号の入力振幅を電圧変換するシステムに関する。
【背景技術】
【０００２】
ＤＶＤ等の書き込み制御や高速通信（ＤＤＲ，ＱＤＲ，ＯＤＲ等）では、マルチ位相のクロック信号が用いられる。一般的に、マルチ位相のクロック信号は、位相比較器（ＰＤ：Phase Detector），チャージポンプ（ＣＰ：Charge Pump），ローパスフィルタ（ＬＰＦ：Low-Pass Filter），発振回路（ＶＣＯ：Voltage Controlled Oscillator，ＣＣＯ：Current Controlled Oscillator）で構成されるＰＬＬ（Phase Locked Loop）等を用いて生成される。例えば、図２０Ａのような８相のクロック信号Ｐ０〜Ｐ７や、図２０Ｂのような９相のクロック信号Ｐ０〜Ｐ８を生成する。また、発振回路によって生成されるクロック信号の電圧レベルは、通常、電源電圧レベルよりも低いので、クロック信号の電圧レベルを電源電圧レベルに電圧変換するレベルシフタが必要となる。
【０００３】
図２１Ａは、一般的なレベルシフタの構成を示す。一般的なレベルシフタＬＳ９０において、ＮＭＯＳトランジスタＭｎ８のゲートは、クロック信号Ｐ（＋）を受け、ＮＭＯＳトランジスタＭｎ９のゲートは、クロック信号Ｐ（−）を受ける。クロック信号Ｐ（＋）とクロック信号Ｐ（−）との位相差は、180°である。また、ＰＭＯＳトランジスタＭｐ８のゲートは、トランジスタＭｎ９，Ｍｐ９の接続点における電圧（出力信号Ｑ（−））を受け、ＰＭＯＳトランジスタＭｐ９のゲートは、トランジスタＭｎ８，Ｍｐ８の接続点における電圧（出力信号Ｑ（＋））を受ける。出力信号Ｑ（＋）はクロック信号Ｐ（＋）に対応し、出力信号Ｑ（−）はクロック信号Ｐ（−）に対応する。
【０００４】
図２１Ｂは、図２１Ａに示したレベルシフタＬＳ９０による動作について説明するための波形図である。レベルシフタＬＳ９０において、クロック信号Ｐ（＋）が立ち上がると、出力信号Ｑ（＋）の電圧値が下降し始め、出力信号Ｑ（＋）が閾値電圧ΔＶｔ以下になると、出力信号Ｑ（−）の電圧値が上昇し始める。また、クロック信号Ｐ（−）が立ち上がると、出力信号Ｑ（−）の電圧値が下降し始め、出力信号Ｑ（−）が閾値電圧ΔＶｔ以下になると、出力信号Ｑ（＋）の電圧値が上昇し始める。
【０００５】
ここで、ＮＭＯＳトランジスタＭｎ８，ＰＭＯＳトランジスタＭｐ８に注目すると、ＮＭＯＳトランジスタＭｎ８の駆動期間Ｔｏｎ（ｎ）は、クロック信号Ｐ（＋）の立ち上がりエッジから立ち下がりエッジまでの期間であり、ＰＭＯＳトランジスタＭｐ８の駆動期間は、出力信号Ｑ（−）の立ち下がりエッジから立ち上がりエッジまでの期間である。
【０００６】
〔偶数相のクロック信号の電圧変換〕
８相（偶数相）のクロック信号Ｐ０〜Ｐ７を電圧変換する場合、位相差が180°であるクロック信号が４組あるので、図２２のように、４個のレベルシフタＬＳ９０ａが必要となる。すなわち、４個のレベルシフタＬＳ９０ａの各々は、クロック信号Ｐ０〜Ｐ３のうちいずれか１つをクロック信号Ｐ（＋）として受け、クロック信号Ｐ４〜Ｐ７のうちクロック信号Ｐ（＋）に対して位相差が180°であるクロック信号をクロック信号Ｐ（−）として受ける。これにより、クロック信号Ｐ０〜Ｐ７に対応する出力信号Ｑ０〜Ｑ７が出力される。
【０００７】
〔奇数相のクロック信号の電圧変換〕
一方、９相（奇数相）のクロック信号Ｐ０〜Ｐ８を電圧変換する場合、位相差が180°であるクロック信号が存在しないので、図２３Ａのような位相変換回路を用いて、図２３Ｂのような９相のクロック信号に対して位相差が180°である９相の反転クロック信号（−Ｐ０）〜（−Ｐ８）を生成する必要がある。この場合、図２４のように、９個のレベルシフタＬＳ９０ｂが必要となる。すなわち、９個のレベルシフタＬＳ９０ｂの各々は、クロック信号Ｐ０〜Ｐ８のうちいずれか１つをクロック信号Ｐ（＋）として受け、クロック信号Ｐ（＋）に対して位相差が180°である反転クロック信号をクロック信号Ｐ（−）として受ける。これにより、クロック信号Ｐ０〜Ｐ８に対応する出力信号Ｑ０〜Ｑ８が出力される。
【特許文献１】特開２０００−３０７３９７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、従来のレベルシフタでは、ＮＭＯＳトランジスタＭｎ８のオン期間（電流引き抜き期間）とＰＭＯＳトランジスタＭｐ８のオン期間（電流供給期間）が重複しているため、電源ノードから接地ノードへの貫通電流が生じ、消費電力の増大を招いていた。また、両トランジスタのオン期間の重複は、ＮＭＯＳトランジスタＭｎ８がオン状態であるときの駆動能力を等価的に下げる結果となり、出力信号の電圧値の立ち下がりのスルーレートを劣化させ、これが出力信号の位相精度を劣化させる原因となっていた。
【０００９】
本発明は、レベルシフタにおける貫通電流の発生を抑制することを目的とする。
【課題を解決するための手段】
【００１０】
この発明によれば、マルチ位相レベルシフトシステムは、互いに周期が等しく且つ互いの位相間隔が位相量Ｔ（Ｔ＝360°／ｎ）であるｎ本のクロック信号（ｎは３以上の整数）の出力電圧を電圧変換する。上記システムは、上記ｎ本のクロック信号に一対一で対応するｎ個のレベルシフタを備える。上記ｎ個のレベルシフタの各々は、第１のＮＭＯＳトランジスタと、第１のＰＭＯＳトランジスタとを含む。上記ｎ個のレベルシフタの各々に含まれる第１のＮＭＯＳトランジスタは、当該レベルシフタの出力信号を出力するための出力ノードと接地ノードとの間に接続され、当該第１のＮＭＯＳトランジスタのゲートは、当該レベルシフタに対応するクロック信号を受ける。上記ｎ個のレベルシフタの各々に含まれる第１のＰＭＯＳトランジスタは、上記出力ノードと電源ノードとの間に接続され、当該第１のＰＭＯＳトランジスタのゲートは、当該レベルシフタとは異なる他のレベルシフタからの出力信号を受ける。上記ｎ個のレベルシフタの各々に含まれる第１のＰＭＯＳトランジスタのゲートに与えられる出力信号は、当該レベルシフタに含まれる第１のＮＭＯＳトランジスタのゲートに与えられるクロック信号に対する位相遅れ量が位相量Ｘ（０°＜Ｘ＜180°）であるクロック信号を受けるレベルシフタからの出力信号である。上記ｎ個のレベルシフタの各々における位相量Ｘは、互いに等しい。
【００１１】
上記マルチ位相レベルシフトシステムでは、出力ノードから接地ノードへ電流が引き抜かれている期間（電流引き抜き期間）と電源ノードから出力ノードへ電流が流れている期間（電流供給期間）との重複を解消することができる。これにより、レベルシフタの各々における貫通電流の発生を抑制することができ、消費電力を低減することができる。また、クロック信号に対する出力信号の位相精度を向上させることができる。
【００１２】
また、上記ｎ個のレベルシフタの各々は、当該レベルシフタの出力を遅延させる遅延素子をさらに含む。上記ｎ個のレベルシフタの各々における立ち下がり遅延量は、位相量ＬＳｆであり、当該レベルシフタにおける立ち下がり遅延量は、位相量ＬＳｒである。上記ｎ個のレベルシフタの各々に含まれる遅延素子の立ち下がり遅延量ＤＤｆは、（ＤＤｆ≧１８０°−ＬＳｆ−Ｘ）であり、当該遅延素子の立ち上がり遅延量ＤＤｒは、（ＤＤｒ≦１８０°−ＬＳｒ−Ｘ）である。
【００１３】
上記マルチ位相レベルシフトシステムでは、遅延素子における遅延量を調整することによって貫通電流の発生を抑制することができるので、レベルシフタの設計を変更することなく、マルチ位相レベルシフトシステムを容易に構築することができる。
【００１４】
好ましくは、上記ｎ個のレベルシフタの各々に含まれる遅延素子における立ち下がり遅延量ＤＤｆは、当該遅延素子の立ち上がり遅延量ＤＤｒよりも大きい。
【００１５】
上記マルチ位相レベルシフトシステムでは、位相量Ｘの取り得る範囲が広くなり、貫通電流の発生を抑制することができるマルチ位相レベルシフトシステムを容易に構成することができる。
【００１６】
好ましくは、上記ｎ個のレベルシフタの各々に含まれる第１のＰＭＯＳトランジスタのゲートに与えられる出力信号の立ち下がりエッジは、当該レベルシフタに含まれる第１のＮＭＯＳトランジスタのゲートに与えられるクロック信号の立ち下がりエッジよりも時間的に後にまたは同時に発生し、当該第１のＰＭＯＳトランジスタのゲートに与えられる出力信号の立ち上がりエッジは、当該クロック信号の立ち上がりエッジよりも時間的に前にまたは同時に発生する。
【００１７】
上記マルチ位相レベルシフトシステムでは、第１のＰＭＯＳトランジスタは、出力信号の立ち上がりエッジが発生すると非駆動状態になり、出力信号の立ち下がりエッジが発生すると駆動状態になる。また、第１のＮＭＯＳトランジスタは、クロック信号の立ち上がりエッジが発生すると駆動状態になり、クロック信号の立ち下がりエッジが発生すると非駆動状態になる。すなわち、第１のＰＭＯＳトランジスタが駆動状態になる前に（または同時に）第１のＮＭＯＳトランジスタが非駆動状態になり、第１のＮＭＯＳトランジスタが駆動状態になる前に（または同時に）第１のＰＭＯＳトランジスタが非駆動状態になる。
【００１８】
また、上記ｎ個のレベルシフタの各々は、第２のＰＭＯＳトランジスタをさらに含む。上記ｎ個のレベルシフタの各々に含まれる第２のＰＭＯＳトランジスタは、上記電源ノードと上記出力ノードとの間に当該レベルシフタに含まれる第１のＰＭＯＳトランジスタと共に直列に接続され、当該第２のＰＭＯＳトランジスタのゲートは、当該レベルシフタとは異なる他のレベルシフタからの出力信号を受ける。上記ｎ個のレベルシフタの各々の第２のＰＭＯＳトランジスタのゲートに与えられる出力信号は、当該レベルシフタに含まれる第１のＮＭＯＳトランジスタに与えられるクロック信号に対する位相遅れ量が位相量Ｙ（Ｘ＜Ｙ＜360°−Ｘ）であるクロック信号に対応するレベルシフタからの出力信号である。上記ｎ個のレベルシフタの各々における位相量Ｙは、互いに等しい。
【００１９】
上記マルチ位相レベルシフトシステムでは、第１および第２のＰＭＯＳトランジスタの両方が駆動状態になると、電流ノードから出力ノードへ電流が供給される。すなわち、第１および第２のＰＭＯＳトランジスタの両方が駆動状態である期間が、電流供給期間となる。また、電流引き抜き期間と電流供給期間との重複を解消することができ、レベルシフタの各々において貫通電流の発生を抑制することができる。さらに、位相量Ｙを調整することによって出力信号のデューティ比率を調整することができる。
【００２０】
好ましくは、上記ｎ個のレベルシフタの各々に含まれる第２のＰＭＯＳトランジスタのゲートに与えられる出力信号の立ち下がりエッジは、当該レベルシフタに含まれる第１のＮＭＯＳトランジスタに与えられるクロック信号の立ち下がりエッジよりも時間的に後にまたは同時に発生し、当該レベルシフタに含まれる第１のＰＭＯＳトランジスタのゲートに与えられる出力信号の立ち上がりエッジは、当該クロック信号の立ち上がりエッジよりも時間的に前にまたは同時に発生する。
【００２１】
上記マルチ位相レベルシフトシステムでは、第２のＰＭＯＳトランジスタは、出力信号の立ち下がりエッジが発生すると駆動状態になり、出力信号の立ち上がりエッジが発生すると非駆動状態になる。また、第１および第２のＰＭＯＳトランジスタの両方が駆動状態になる前に（または同時に）第１のＮＭＯＳトランジスタが非駆動状態になり、第１のＮＭＯＳトランジスタが駆動状態になる前に（または同時に）第１および第２のＰＭＯＳトランジスタのうち少なくとも一方が非駆動状態になる。
【００２２】
また、上記ｎ個のレベルシフタの各々は、第２のＮＭＯＳトランジスタをさらに含む。上記ｎ個のレベルシフタの各々に含まれる第２のＮＭＯＳトランジスタは、上記接地ノードと上記出力ノードとの間に当該レベルシフタに含まれる第１のＮＭＯＳトランジスタと共に直列に接続され、当該第２のＮＭＯＳトランジスタのゲートは、当該第１のＮＭＯＳトランジスタに与えられるクロック信号とは異なるクロック信号を受ける。上記ｎ個のレベルシフタの各々に含まれる第２のＮＭＯＳトランジスタに与えられるクロック信号は、当該レベルシフタに含まれる第１のＮＭＯＳトランジスタのゲートに与えられるクロック信号に対する位相進み量が位相量Ｚ（０°＜Ｚ＜180°）である。上記ｎ個のレベルシフタの各々における位相量Ｚは、互いに等しい。
【００２３】
上記マルチ位相レベルシフトシステムでは、第１および第２のＮＭＯＳトランジスタの両方が駆動状態になると、出力ノードから接地ノードへ電流が引き抜かれる。すなわち、第１および第２のＮＭＯＳトランジスタの両方が駆動状態である期間が、電流引き抜き期間となる。また、電流引き抜き期間と電流供給期間との重複を解消することができ、貫通電流の発生を抑制することができる。
【００２４】
好ましくは、上記ｎ個のレベルシフタの各々に含まれる第１のＰＭＯＳトランジスタのゲートに与えられる出力信号の立ち下がりエッジは、当該レベルシフタに含まれる第２のＮＭＯＳトランジスタのゲートに与えられるクロック信号の立ち下がりエッジよりも時間的に後にまたは同時に発生し、当該第１のＰＭＯＳトランジスタのゲートに与えられる出力信号の立ち上がりエッジは、当該レベルシフタに含まれる第１のＮＭＯＳトランジスタのゲートに与えられるクロック信号の立ち上がりエッジよりも時間的に前にまたは同時に発生する。
【００２５】
上記マルチ位相レベルシフトシステムでは、第２のＮＭＯＳトランジスタは、クロック信号の立ち上がりエッジが発生すると駆動状態になり、クロック信号の立ち下がりエッジが発生すると非駆動状態になる。また、第１のＰＭＯＳトランジスタが駆動状態になる前に（または同時に）第１および第２のＰＭＯＳトランジスタのうち少なくとも一方が非駆動状態になり、第１および第２のＮＭＯＳトランジスタの両方が駆動状態になる前に（または同時に）第１のＰＭＯＳトランジスタが非駆動状態になる。
【００２６】
また、上記ｎ個のレベルシフタの各々は、抵抗素子をさらに備える。上記ｎ個のレベルシフタの各々に含まれる抵抗素子の一端は、当該レベルシフタの出力ノードに接続され、当該抵抗素子の他端は、当該レベルシフタとは異なるレベルシフタの出力ノードに接続される。上記ｎ個のレベルシフタの各々に含まれる抵抗素子の他端に接続される出力ノードは、当該レベルシフタに対応するクロック信号に対する位相遅れ量が位相量Ｔであるクロック信号に対応するレベルシフタの出力ノードである。
【００２７】
上記マルチ位相レベルシフトシステムでは、各レベルシフタにおける出力信号の位相ばらつきが隣接位相によって補間されるため、出力信号の位相精度をさらに向上させることができる。
【００２８】
また、マルチ位相レベルシフトシステムは、上記ｎ本のクロック信号に一対一で対応するｎ個のレベルシフタと、ｎ個のレベルシフタに一対一で対応するｎ個の抵抗素子とを備える。ｎ個のレベルシフタの各々は、当該レベルシフタに対応するクロック信号を電圧変換することによって、当該クロック信号に対応する出力信号を生成し、当該出力信号を出力ノードから出力する。ｎ個の抵抗素子の各々の一端は、当該抵抗素子に対応するレベルシフタの出力ノードに接続され、当該抵抗素子の他端は、当該抵抗素子に対応するレベルシフタとは異なるレベルシフタの出力ノードに接続される。ｎ個の抵抗素子の各々の他端に接続される出力ノードは、当該抵抗素子の一端に接続されたレベルシフタに対応するクロック信号に対する位相遅れ量が位相量Ｔであるクロック信号に対応するレベルシフタの出力ノードである。
【００２９】
上記マルチ位相レベルシフトシステムでは、各レベルシフタにおける出力信号の位相ばらつきが隣接位相によって補間されるため、出力信号の位相精度をさらに向上させることができる。
【発明の効果】
【００３０】
以上のように、レベルシフタの各々において貫通電流の発生を抑制することができ、消費電力を低減することができる。また、クロック信号に対する出力信号の位相精度を向上させることができる。
【発明を実施するための最良の形態】
【００３１】
以下、この発明の実施の形態を図面を参照して詳しく説明する。なお、図中同一または相当部分には同一の符号を付しその説明は繰り返さない。
【００３２】
（第１の実施形態）
＜マルチ位相レベルシフトシステム＞
図１は、本発明の第１の実施形態によるマルチ位相レベルシフトシステムの全体構成を示す。マルチ位相レベルシフトシステムは、ｎ本のクロック信号（ｎは３以上の整数）の各々の出力振幅を電圧変換してｎ本のクロック信号に対応するｎ本の出力信号を出力する。すなわち、ｎ本の出力信号の位相関係は、ｎ本のクロック信号の位相関係に対応している。ｎ本のクロック信号の位相間隔Ｔは、360°／ｎである。このシステムは、ｎ本のクロック信号に一対一で対応するｎ個のレベルシフタを備える。なお、図１では、「ｎ＝８」である場合を図示している。クロック信号Ｐ０〜Ｐ７の位相は、次の通りである。
【００３３】
クロック信号Ｐ０：第０相（０°）   クロック信号Ｐ４：第４相（180°）
クロック信号Ｐ１：第１相（45°）   クロック信号Ｐ５：第５相（225°）
クロック信号Ｐ２：第２相（90°）   クロック信号Ｐ６：第６相（270°）
クロック信号Ｐ３：第３相（135°）  クロック信号Ｐ７：第７相（315°）
＜レベルシフタの構成＞
レベルシフタＬＳ０〜ＬＳ７の各々は、ＮＭＯＳトランジスタＭｎ１と、ＰＭＯＳトランジスタＭｐ１とを含む。ＮＭＯＳトランジスタＭｎ１のソースは、接地電位ＶＳＳを受ける接地ノードに接続され、ＰＭＯＳトランジスタＭｐ１のソースは、電源電位ＶＤＤを受ける電源ノードに接続され、ＮＭＯＳトランジスタＭｎ１，ＰＭＯＳトランジスタＭｐ１の各々のドレインは互いに接続される。ＮＭＯＳトランジスタＭｎ１とＰＭＯＳトランジスタＭｐ１との接続点（出力ノード）における電圧は、レベルシフタの出力信号として出力される。
【００３４】
レベルシフタＬＳ０〜ＬＳ７の各々において、ＮＭＯＳトランジスタＭｎ１のゲートは、そのレベルシフタに対応するクロック信号を受ける。一方、ＰＭＯＳトランジスタＭｐ１のゲートは、ＮＭＯＳトランジスタＭｎ１に与えられたクロック信号に対する位相遅れ量が位相量Ｘ（０°＜Ｘ＜180°）であるクロック信号に対応するレベルシフタからの出力信号を受ける。また、位相量Ｘは、いずれのレベルシフタにおいても同一である。なお、図１では、Ｘ＝135°である。
【００３５】
＜各レベルシフタにおける位相量Ｘ＞
図２は、図１に示したレベルシフタＬＳ０〜ＬＳ７の各々における、ＮＭＯＳトランジスタＭｎ１に与えられるクロック信号と、ＰＭＯＳトランジスタＭｐ１に与えられる出力信号との位相関係を示す。
【００３６】
第ｋ相のクロック信号Ｐ（ｋ）に対応するレベルシフタＬＳ（ｋ）において、ＮＭＯＳトランジスタＭｎ１は、クロック信号Ｐ（ｋ）を受け、ＰＭＯＳトランジスタＭｐ１は、クロック信号Ｐ（ｋ＋α）に対応するレベルシフタＬＳ（ｋ＋α）からの出力信号Ｑ（ｋ＋α）を受ける。クロック信号Ｐ（ｋ＋α）は、クロック信号Ｐ（ｋ）に対して位相量Ｘだけ遅れている。ここで、「ｋ」は、０以上の整数であり、０≦ｋ≦ｎ−１である。「α」は、整数であり、α＝Ｘ／Ｔである（Ｔは、クロック信号の位相間隔である。）。但し、（ｋ＋α）＞（ｎ−１）であるときは、（ｋ＋α）は、（ｋ＋α）をｎで割ったときの剰余である。図２では、ｎ＝８，α＝135°／45°＝３である。
【００３７】
＜動作＞
次に、図３を参照しつつ、図１に示したマルチ位相レベルシフトシステムによる動作について説明する。なお、ここでは、ＰＭＯＳトランジスタは、出力信号がＰＭＯＳトランジスタＭｐ１の閾値電圧ΔＶｔ以下になると駆動状態（すなわち、電源ノードからＰＭＯＳトランジスタを介して出力ノードへ電流が流れる状態）になり、出力信号が閾値電圧ΔＶｔよりも高くなると非駆動状態（すなわち、ＰＭＯＳトランジスタにドレイン電流が発生しない状態）になるものとする。
【００３８】
また、レベルシフタの各々における立ち上がり遅延量，立ち下がり遅延量は、位相量「45°」に相当するものとする。レベルシフタにおける立ち上がり遅延量とは、出力信号の電圧値が上昇し始めてから出力信号が閾値電圧ΔＶｔに達するまで（すなわち、ＰＭＯＳトランジスタが駆動状態になるまで）の遅延量を意味し、レベルシフタにおける立ち下がり遅延量とは、出力信号の電圧値が下降し始めてから出力信号が閾値電圧ΔＶｔに達するまで（すなわち、ＰＭＯＳトランジスタが非駆動状態になるまで）の遅延量を意味する。また、説明の簡略化のため、立ち上がり遅延量，立ち下がり遅延量は、いずれのレベルシフタにおいても同一であるものとして説明する。
【００３９】
〔ＮＭＯＳトランジスタの駆動開始〕
時刻ｔ１になると、レベルシフタＬＳ０において、クロック信号Ｐ０が立ち上がり、ＮＭＯＳトランジスタＭｎ１が駆動状態になる。これにより、レベルシフタＬＳ０の出力信号Ｑ１の電圧値が下降し始める。また、レベルシフタＬＳ０への出力信号Ｑ３は閾値電圧ΔＶｔよりも高いので、ＰＭＯＳトランジスタＭｐ１は非駆動状態になっている。
【００４０】
〔出力信号Ｑ３の電圧降下〕
時刻ｔ２になると、レベルシフタＬＳ３において、クロック信号Ｐ３が立ち上がり、ＮＭＯＳトランジスタＭｎ１が駆動状態になる。これにより、出力信号Ｑ３の電圧値が下降し始める。
【００４１】
〔ＮＭＯＳトランジスタの駆動停止／ＰＭＯＳトランジスタの駆動開始〕
時刻ｔ３になると、レベルシフタＬＳ０において、クロック信号Ｐ０が立ち下がり、ＮＭＯＳトランジスタＭｎ１が非駆動状態になる。一方、出力信号Ｑ３が閾値電圧ΔＶｔ以下になり、ＰＭＯＳトランジスタＭｐ１は駆動状態になる。これにより、出力信号Ｑ０の電圧値が上昇し始める。
【００４２】
〔出力信号Ｑ６の電圧降下〕
時刻ｔ４になると、レベルシフタＬＳ６において、クロック信号Ｐ６が立ち上がり、ＮＭＯＳトランジスタＭｎ１が駆動状態になる。これにより、出力信号Ｑ６の電圧値が下降し始める。
【００４３】
〔出力信号Ｑ３の電圧上昇〕
時刻ｔ５になると、レベルシフタＬＳ３において、出力信号Ｑ６が閾値電圧ΔＶｔ以下になり、ＰＭＯＳトランジスタＭｐ１は駆動状態になる。これにより、出力信号Ｑ３の電圧値が上昇し始める。
【００４４】
〔ＰＭＯＳトランジスタの駆動停止／ＮＭＯＳトランジスタの駆動開始〕
時刻ｔ６になると、レベルシフタＬＳ０において、出力信号Ｑ３が閾値電圧ΔＶｔよりも高くなり、ＰＭＯＳトランジスタＭｐ１が非駆動状態になる。一方、クロック信号Ｐ０が立ち上がり、ＮＭＯＳトランジスタＭｎ１が駆動状態になる。これにより、出力信号Ｑ０の電圧値が下降し始める。
【００４５】
このように、レベルシフタＬＳ０〜ＬＳ７の各々において、ＰＭＯＳトランジスタＭｐ１が駆動状態になると同時にＮＭＯＳトランジスタが非駆動状態になり、ＮＭＯＳトランジスタＭｎ１が駆動状態になると同時にＰＭＯＳトランジスタＭｐ１が非駆動状態になる。すなわち、ＮＭＯＳトランジスタＭｎ１の駆動期間Ｔｏｎ（ｎ）とＰＭＯＳトランジスタＭｐ１の駆動期間Ｔｏｎ（ｐ）とが互いに重複しない。
【００４６】
＜ノンオーバーラップ条件＞
ここで、図４を参照しつつ、本実施形態におけるレベルシフタの各々において、電源ノードから出力ノードへの電流供給が開始される前に（または同時に）出力ノードから接地ノードへの電流引き抜きが停止し、且つ、電源ノードから出力ノードへの電流供給を停止した後に（または同時に）出力ノードから接地ノードへの電流供給が開始されるための条件（すなわち、電流引き抜き期間と電流供給期間とが実質的に重複しないようにするための条件：ノンオーバーラップ条件）について説明する。ここでは、レベルシフタＬＳ（ｋ），ＬＳ（ｋ＋α），ＬＳ（ｋ＋２α）を例に挙げて説明する。
【００４７】
なお、以下の説明では、各レベルシフタにおける立ち上がり遅延量，立ち下がり遅延量を「時間量」ではなく「位相量」で考えるものとする。また、クロック信号Ｐ（ｋ）の立ち上がりエッジ（クロック信号Ｐ（ｋ）の初期位相）を位相基準点（０°）とし、他のクロック信号の立ち上がりエッジ（他のクロック信号の初期位相），出力信号の立ち上がりエッジ・立ち下がりエッジは、それぞれ、クロック信号Ｐ（ｋ）の立ち上がりエッジからの位相量で表現するものとする。
【００４８】
まず、図中および以下の算式で用いる記号について説明する。
【００４９】
《クロック信号》
Ｐ（ｋ）：第ｋ相のクロック信号
Ｐ（ｋ＋α）：第（ｋ＋α）相のクロック信号
Ｐ（ｋ＋２α）：第（ｋ＋２α）相のクロック信号
《出力信号》
Ｑ（ｋ＋α）：レベルシフタＬＳ（ｋ＋α）の出力信号
Ｑ（ｋ＋２α）：レベルシフタＬＳ（ｋ＋２α）の出力信号
《遅延量》
Ｄ（ＬＳ↑）：各レベルシフタにおける立ち上がり遅延量
Ｄ（ＬＳ↓）：各レベルシフタにおける立ち下がり遅延量
Ｄ（ＬＳ↑）＞０°，Ｄ（ＬＳ↓）＞０°
《信号エッジ》
↑：信号の立ち上がりエッジ
↓：信号の立ち下がりエッジ
《位相関係》
Ｐ（ｋ）↑＜Ｐ（ｋ＋α）↑＜Ｐ（ｋ＋２α）↑＜（Ｐ（ｋ）↑＋360°）
Ｐ（ｋ）↓＝Ｐ（ｋ）↑＋180°
《位相量Ｘ》
Ｐ（ｋ＋α）↑−Ｐ（ｋ）↑＝Ｐ（ｋ＋２α）↑−Ｐ（ｋ＋α）↑＝Ｘ
Ｐ（ｋ＋２α）↑−Ｐ（ｋ）↑＝２・(Ｐ（ｋ＋α）↑−Ｐ（ｋ）↑)＝２Ｘ
Ｐ（ｋ＋α）↑−Ｐ（ｋ）↑＞０°⇒Ｘ＞０°
クロック信号Ｐ（ｋ）に対するクロック信号Ｐ（ｋ＋α）の位相遅れ量である位相量Ｘは、上式のように定義される。また、クロック信号Ｐ（ｋ＋α）に対するクロック信号Ｐ（ｋ＋２α）の位相遅れ量は、クロック信号Ｐ（ｋ）に対するクロック信号Ｐ（ｋ＋α）の位相遅れ量と等しい。
【００５０】
〔トランジスタの駆動期間〕
レベルシフタＬＳ（ｋ）において、クロック信号Ｐ（ｋ）の立ち上がりエッジＰ（ｋ）↑から立ち下がりエッジＰ（ｋ）↓までの期間では、クロック信号Ｐ（ｋ）がハイレベル（例えば、ＮＭＯＳトランジスタＭｎ１の閾値電圧以上）であるので、ＮＭＯＳトランジスタＭｎ１は、駆動状態になり、出力ノードから接地ノードへ電流が引き抜かれる。
【００５１】
また、出力信号Ｑ（ｋ＋α）の立ち下がりエッジＱ（ｋ＋α）↓から立ち上がりエッジＱ（ｋ＋α）↑までの期間では、クロック信号Ｑ（ｋ＋α）がＰＭＯＳトランジスタＭｐ１の閾値電圧ΔＶｔ以下であるので、ＰＭＯＳトランジスタＭｐ１は、駆動状態になり、電源ノードから出力ノードへ電流が供給される。
【００５２】
そこで、ノンオーバーラップ条件を成立させるためには、以下の［式１−１］［式１−２］を満足する必要がある。
【００５３】
Ｐ（ｋ）↓≦Ｑ（ｋ＋α）↓・・・［式１−１］
Ｑ（ｋ＋α）↑≦Ｐ（ｋ）↑＋360°・・・［式１−２］
すなわち、クロック信号Ｐ（ｋ）の立ち下がりエッジＰ（ｋ）↓よりも時間的に後に（または同時に）出力信号Ｑ（ｋ＋α）の立ち下がりエッジＱ（ｋ＋α）↓が発生し、且つ、クロック信号Ｐ（ｋ）の立ち上がりエッジよりも時間的に前に（または同時に）出力信号Ｑ（ｋ＋α）の立ち上がりエッジＱ（ｋ＋α）↑が発生する。
【００５４】
〔出力信号のエッジ発生タイミング〕
レベルシフタＬＳ（ｋ＋α）において、クロック信号Ｐ（ｋ＋α）が立ち上がりエッジＰ（ｋ＋α）↑が発生すると、出力信号Ｑ（ｋ＋α）の電圧値が下降し始める。また、出力信号の立ち下がりエッジＱ（ｋ＋２α）↓が発生すると、出力信号Ｑ（ｋ＋α）の電圧値が上昇し始める。さらに、レベルシフタＬＳ（ｋ＋２α）において、クロック信号Ｐ（ｋ＋２α）の立ち上がりエッジＰ（ｋ＋２α）↑が発生すると、出力信号Ｑ（ｋ＋２α）の電圧値が下降し始める。
【００５５】
ここで、各レベルシフタにおける立ち下がり遅延量，立ち上がり遅延量を考慮すると、出力信号Ｑ（ｋ＋α）の立ち上がりエッジＱ（ｋ＋α）↑，立ち下がりエッジＱ（ｋ＋α）↓は、［式１−３］［式１−４］のようになる。
【００５６】
Ｑ（ｋ＋α）↓＝Ｐ（ｋ＋α）↑＋Ｄ（ＬＳ↓）・・・［式１−３］
Ｑ（ｋ＋α）↑＝Ｑ（ｋ＋２α）↓＋Ｄ（ＬＳ↑）
＝Ｐ（ｋ＋２α）↑＋Ｄ（ＬＳ↓）＋Ｄ（ＬＳ↑）・・・［式１−４］
すなわち、出力信号Ｑ（ｋ＋α）の立ち下がりエッジＱ（ｋ＋α）↓は、クロック信号Ｐ（ｋ＋α）の立ち上がりエッジＰ（ｋ＋α）↑の発生タイミングに依存し、出力信号Ｑ（ｋ＋α）の立ち上がりエッジＱ（ｋ＋α）↑は、クロック信号Ｐ（ｋ＋２α）の立ち上がりエッジＰ（ｋ＋２α）↑の発生タイミングに依存する。
【００５７】
〔位相量Ｘ〕
（１）まず、位相量Ｘの下限値について求める。ここで、［式１−１］に［式１−３］を代入する。
また、Ｐ（ｋ）↓＝Ｐ（ｋ）↑＋180°，Ｐ（ｋ＋２α）↑−Ｐ（ｋ＋α）↑＝Ｘより、
［式１−１］⇒Ｐ（ｋ）↑＋180°≦Ｐ（ｋ＋α）↑＋Ｄ（ＬＳ↓）
⇒Ｐ（ｋ＋α）↑−Ｐ（ｋ）↑≧180°−Ｄ（ＬＳ↓）
⇒Ｘ≧180°−Ｄ（ＬＳ↓）・・・［式１−５］
このようにして、［式１−５］が求められる。
【００５８】
（２）次に、位相量Ｘの上限値について求める。ここで、［式１−２］に［式１−４］を代入する。また、Ｐ（ｋ＋２α）↑−Ｐ（ｋ）↑＝２Ｘより、
［式１−２］⇒Ｐ（ｋ＋２α）↑＋Ｄ（ＬＳ↓）＋Ｄ（ＬＳ↑）≦Ｐ（ｋ）↑＋360°
⇒Ｐ（ｋ＋２α）↑−Ｐ（ｋ）↑≦360°−Ｄ（ＬＳ↓）−Ｄ（ＬＳ↑）
⇒２Ｘ≦360°−Ｄ（ＬＳ↓）−Ｄ（ＬＳ↑）・・・［式１−６］
このようにして、［式１−６］が求められる。
【００５９】
（３）次に、位相量Ｘの範囲について求める。
ここで、［式１−５］［式１−６］より、
180°−Ｄ（ＬＳ↓）≦Ｘ≦180°−（1/2)・(Ｄ（ＬＳ↓）＋Ｄ（ＬＳ↑）)
・・・［式１−７］
また、Ｄ（ＬＳ↓）＞０°，Ｄ（ＬＳ↑）＞０°，Ｘ＞０°より、
０°＜Ｘ＜180°・・・［式１−８］
このようにして、［式１−７］［式１−８］が求められる。
【００６０】
（４）以上のように、位相量Ｘが［式１−７］を満足すれば、ノンオーバーラップ条件を成立させることができる。また、位相量Ｘの取り得る範囲は、［式１−８］のようになる。すなわち、各レベルシフタにおける立ち下がり遅延量，立ち上がり遅延量によって位相量Ｘの取り得る範囲は変化するが、ノンオーバーラップ条件を成立させることができる位相量Ｘは、［式１−８］で示された範囲内に存在する。
【００６１】
〔レベルシフタにおける位相遅延量Ｄ（ＬＳ↓），Ｄ（ＬＳ↑）〕
次に、レベルシフタにおける立ち下がり遅延量（Ｄ（ＬＳ↓）），立ち上がり遅延量（Ｄ（ＬＳ↑））について求める。
【００６２】
［式１−５］⇒Ｄ（ＬＳ↓）≧180°−Ｘ・・・［式１−９］
［式１−６］⇒Ｄ（ＬＳ↓）＋Ｄ（ＬＳ↑）≦360°−２Ｘ・・・［式１−１０］
［式１−９］−［式１−１０］より、
Ｄ（ＬＳ↑）≦180°−Ｘ・・・［式１−１１］
以上のように、レベルシフタにおける信号立ち下がり時の遅延量（Ｄ（ＬＳ↓））が、［式１−９］を満足し、信号立ち上がり時の遅延量（Ｄ（ＬＳ↑））が、［式１−１１］を満足するようなレベルシフタであれば、ノンオーバーラップ条件を成立させることができる。
【００６３】
＜効果＞
以上のように、レベルシフタの各々において、出力ノードへの電流供給を開始させる前に（または同時に）出力ノードからの電流引き抜きを停止させ、且つ、出力ノードへの電流供給を停止させた後に（または同時に）出力ノードからの電流引き抜きを開始させることができる（すなわち、電流引き抜き期間と電流供給期間との重複を解消することができる）ので、電源ノードからＰＭＯＳトランジスタ，ＮＭＯＳトランジスタを介して接地ノードへ流れる貫通電流の発生を抑制することができる。これにより、レベルシフタの各々における消費電力を低減することができる。
【００６４】
また、電流引き抜き期間と電流供給期間とが実質的に重複しないので、レベルシフタの各々において信号の立ち上がりおよび立ち下がりが高速になる。すなわち、レベルシフタの各々における遅延量を小さくすることができる。これにより、クロック信号に対する出力信号の位相精度を向上させることができる。
【００６５】
なお、レベルシフタにおける立ち下がり遅延量は、立ち上がり遅延量よりも大きいことが好ましい。このようにすれば、位相量Ｘの取り得る範囲が広くなり、マルチ位相レベルシフトシステムを容易に構成することができる。
【００６６】
（第２の実施形態）
＜全体構成＞
図５は、本発明の第２の実施形態によるマルチ位相レベルシフトシステムの全体構成を示す。このシステムでは、レベルシフタＬＳ０〜ＬＳ７の各々は、図１に示したＰＭＯＳトランジスタＭｐ１，ＮＭＯＳトランジスタＭｎ１に加えて、遅延素子ＤＤをさらに含む。遅延素子ＤＤは、ＮＭＯＳトランジスタＭｎ１とＰＭＯＳトランジスタＭｐ１との接続点（出力ノード）からの出力信号を遅延させ、遅延出力信号として出力する。また、遅延素子ＤＤにおける立ち上がり遅延量と、遅延素子ＤＤにおける立ち下がり遅延量とは互いに異なる。
【００６７】
＜遅延素子の内部構成＞
図６Ａは、図５に示した遅延素子ＤＤの内部構成の一例を示す。遅延素子ＤＤは、ＰＭＯＳトランジスタＤｐ１，Ｄｐ２と、ＮＭＯＳトランジスタＤｎ１，Ｄｎ２とを含む。トランジスタＤｐ１，Ｄｎ１は、電源ノードと接地ノードとの間に直列に接続され、各々のゲートは、トランジスタＭｎ１，Ｍｐ１の接続点における電圧（出力ノードからの出力信号）Ｑｉｎを受ける。トランジスタＤｐ２，Ｄｎ２は、電源ノードと接地ノードとの間に直列に接続され、各々のゲートは、トランジスタＤｐ１，Ｄｎ１の接続点からの中間出力信号Ｑｍを受ける。トランジスタＤｐ２，Ｄｎ２の接続点における電圧は、遅延出力信号Ｑｏｕｔとして出力される。また、ＰＭＯＳトランジスタＤｐ１の駆動能力は、ＮＭＯＳトランジスタＤｎ１の駆動能力よりも小さい。一方、ＰＭＯＳトランジスタＤｐ２の駆動能力，ＮＭＯＳトランジスタＤｎ２の駆動能力は、互いに等しいと仮定する。
【００６８】
図６Ｂは、図６Ａに示された遅延素子ＤＤにおける出力信号Ｑｉｎ，中間出力信号Ｑｍ，遅延出力信号Ｑｏｕｔの各々の信号波形を示す。ＰＭＯＳトランジスタＤｐ１の駆動能力はＮＭＯＳトランジスタＤｎ１の駆動能力よりも小さいので、中間出力信号Ｑｍの立ち上がり速度は、中間出力信号Ｑｍの立ち下がり速度よりも遅い。これにより、出力信号Ｑｉｎの立ち下がりエッジに対する遅延出力信号Ｑｏｕｔの立ち下がりエッジの遅延量は、出力信号Ｑｉｎの立ち上がりエッジに対する遅延出力信号Ｑｏｕｔの立ち上がりエッジの遅延量よりも大きくなる。すなわち、遅延素子ＤＤにおける立ち下がり遅延量は、遅延素子ＤＤにおける立ち上がり遅延量よりも大きくなる。例えば、遅延素子ＤＤにおける立ち上がり遅延量は「Ｔ／２」であり、遅延素子ＤＤにおける立ち下がり遅延量は「Ｔ」である。
【００６９】
＜動作＞
次に、図７を参照しつつ、図５に示したマルチ位相レベルシフトシステムによる動作について説明する。ここで、遅延素子ＤＤにおける立ち下がり遅延量が「Ｔ＝45°」であり、遅延素子ＤＤにおける立ち上がり遅延量が「Ｔ／２＝22.5°」であるものとする。なお、説明の簡略化のため、遅延素子における立ち上がり遅延量，立ち下がり遅延量は、いずれの遅延素子においても同一であるものとして説明する。
【００７０】
〔ＮＭＯＳトランジスタの駆動開始〕
時刻ｔ１になると、レベルシフタＬＳ０において、クロック信号Ｐ０が立ち上がり、ＮＭＯＳトランジスタＭｎ１が駆動状態になる。これにより、出力信号Ｑ０の電圧値が下降し始める。このとき、出力信号Ｑ３’はハイレベルであるので、ＰＭＯＳトランジスタＭｐ１は非駆動状態になっている。
【００７１】
〔遅延出力信号Ｑ３’の電圧降下〕
時刻ｔ２になると、レベルシフタＬＳ３において、クロック信号Ｐ３が立ち上がり、ＮＭＯＳトランジスタＭｎ１が駆動状態になる。これにより、出力信号Ｑ３の電圧値が下降し始める。また、遅延素子ＤＤにおける立ち上がり遅延量（Ｔ）だけ遅れて、遅延出力信号Ｑ３’の電圧値も降下し始める。
【００７２】
〔ＮＭＯＳトランジスタの駆動停止／ＰＭＯＳトランジスタの駆動開始〕
時刻ｔ３になると、レベルシフタＬＳ０において、クロック信号Ｐ０が立ち下がり、ＮＭＯＳトランジスタＭｎ１が非駆動状態になる。一方、遅延出力信号Ｑ３’がローレベルになり、ＰＭＯＳトランジスタＭｐ１は駆動状態になる。これにより、出力信号Ｑ０の電圧値が上昇し始める。
【００７３】
〔遅延出力信号Ｑ６’の電圧降下〕
時刻ｔ４になると、レベルシフタＬＳ６において、クロック信号Ｐ６が立ち上がり、ＮＭＯＳトランジスタＭｎ１が駆動状態になる。これにより、出力信号Ｑ６の電圧値が下降し始める。また、遅延素子ＤＤにおける立ち下がり遅延量（Ｔ）だけ遅れて、遅延出力信号Ｑ６’の電圧値も降下し始める。
【００７４】
〔遅延出力信号Ｑ３’の電圧上昇〕
時刻ｔ５になると、レベルシフタＬＳ３において、遅延出力信号Ｑ６’がローレベルになり、ＰＭＯＳトランジスタＭｐ１は駆動状態になる。これにより、出力信号Ｑ３の電圧値が上昇し始める。また、遅延素子ＤＤにおける立ち上がり遅延量（Ｔ／２）だけ遅れて、遅延出力信号Ｑ３’の電圧値も上昇し始める。
【００７５】
〔ＰＭＯＳトランジスタの駆動停止／ＮＭＯＳトランジスタの駆動開始〕
時刻ｔ６になると、レベルシフタＬＳ０において、遅延出力信号Ｑ３’がハイレベルになり、ＰＭＯＳトランジスタＭｐ１が非駆動状態になる。一方、クロック信号Ｐ０が立ち上がり、ＮＭＯＳトランジスタＭｎ１が駆動状態になる。これにより、出力信号Ｑ０の電圧値が下降し始める。
【００７６】
このように、レベルシフタＬＳ０〜ＬＳ７の各々において、ＰＭＯＳトランジスタＭｐ１が駆動状態になる前にＮＭＯＳトランジスタが非駆動状態になり、ＮＭＯＳトランジスタＭｎ１が駆動状態になる前にＰＭＯＳトランジスタＭｐ１が非駆動状態になる。すなわち、ＮＭＯＳトランジスタＭｎ１の駆動期間Ｔｏｎ（ｎ）とＰＭＯＳトランジスタＭｐ１の駆動期間Ｔｏｎ（ｐ）とが互いに重複しない。
【００７７】
＜ノンオーバーラップ条件＞
次に、図８を参照しつつ、本実施形態におけるノンオーバーラップ条件について説明する。ここでは、レベルシフタＬＳ（ｋ），ＬＳ（ｋ＋α），ＬＳ（ｋ＋２α）を例に挙げて説明する。なお、ここでは、各遅延素子における立ち上がり遅延量，立ち下がり遅延量を「位相量」で考えるものとする。
【００７８】
まず、以下の算式で用いる記号について説明する。
【００７９】
《遅延出力信号》
Ｑ'（ｋ＋α）：レベルシフタＬＳ（ｋ＋α）の遅延出力信号
Ｑ'（ｋ＋２α）：レベルシフタＬＳ（ｋ＋２α）の遅延出力信号
《遅延素子における信号遅延量》
Ｄ（ＤＤ↑）：遅延素子ＤＤにおける立ち上がり遅延量
Ｄ（ＤＤ↓）：遅延素子ＤＤにおける立ち下がり遅延量
なお、↑，↓，Ｐ（ｋ），Ｐ（ｋ＋α），Ｐ（ｋ＋２α），Ｑ（ｋ＋α），Ｑ（ｋ＋２α），Ｄ（ＬＳ↑），Ｄ（ＬＳ↓）、位相関係、位相量Ｘについては、図４と同様である。
【００８０】
〔トランジスタの駆動期間〕
ノンオーバーラップ条件を満足するためには、以下の［式２−１］［式２−２］を満足する必要がある。
【００８１】
Ｐ（ｋ）↓≦Ｑ'（ｋ＋α）↓・・・［式２−１］
Ｑ'（ｋ＋α）↑≦Ｐ（ｋ）↑＋360°・・・［式２−２］
すなわち、クロック信号Ｐ（ｋ）の立ち下がりエッジＰ（ｋ）↓よりも時間的に後に（または同時に）遅延出力信号Ｑ'（ｋ＋α）の立ち下がりエッジが発生し、且つ、クロック信号Ｐ（ｋ）の立ち上がりエッジＰ（ｋ）↑よりも時間的に前に（または同時に）遅延出力信号Ｑ'（ｋ＋α）の立ち上がりエッジが発生する。
【００８２】
〔遅延出力信号のエッジ発生タイミング〕
図４の場合に加えて、各遅延素子ＤＤにおける立ち下がり遅延量，立ち上がり遅延量をさらに考慮すると、遅延出力信号Ｑ'（ｋ＋α）の立ち下がりエッジＱ'（ｋ＋α）↓，立ち上がりエッジＱ'（ｋ＋α）↑は、［式２−３］［式２−４］のようになる。
【００８３】
Ｑ'（ｋ＋α）↓＝Ｑ（ｋ＋α）↓＋Ｄ（ＤＤ↓）
＝Ｐ（ｋ＋α）↑＋Ｄ（ＬＳ↓）＋Ｄ（ＤＤ↓）・・・［式２−３］
Ｑ'（ｋ＋α）↑＝Ｑ（ｋ＋α）↑＋Ｄ（ＤＤ↑）
＝Ｑ'（ｋ＋２α）↓＋Ｄ（ＬＳ↑）＋Ｄ（ＤＤ↑）
＝Ｑ（ｋ＋２α）↓＋Ｄ（ＤＤ↓）＋Ｄ（ＬＳ↑）＋Ｄ（ＤＤ↑）
＝Ｐ（ｋ＋２α）↑＋Ｄ（ＬＳ↓）＋Ｄ（ＤＤ↓）＋Ｄ（ＬＳ↑）＋Ｄ（ＤＤ↑）
・・・［式２−４］
図４の場合と同様に、遅延出力信号Ｑ'（ｋ＋α）の立ち下がりエッジＱ'（ｋ＋α）↓は、クロック信号Ｐ（ｋ＋α）の立ち上がりエッジＰ（ｋ＋α）↑の発生タイミングに依存し、遅延出力信号Ｑ'（ｋ＋α）の立ち上がりエッジＱ'（ｋ＋α）↑は、クロック信号Ｐ（ｋ＋２α）の立ち上がりエッジＰ（ｋ＋２α）↑の発生タイミングに依存する。
【００８４】
〔位相量Ｘ〕
（１）まず、位相量Ｘの下限値について求める。ここで、［式２−１］に［式２−３］を代入する。
また、Ｐ（ｋ）↓＝Ｐ（ｋ）↑＋180°，Ｐ（ｋ＋２α）↑−Ｐ（ｋ＋α）↑＝Ｘより、
［式２−１］⇒Ｐ（ｋ）↑＋180°≦Ｐ（ｋ＋α）↑＋Ｄ（ＬＳ↓）＋Ｄ（ＤＤ↓）
⇒Ｐ（ｋ＋α）↑−Ｐ（ｋ）↑≧180°−Ｄ（ＬＳ↓）−Ｄ（ＤＤ↓）
⇒Ｘ≧180°−（Ｄ（ＬＳ↓）＋Ｄ（ＤＤ↓））・・・［式２−５］
このようにして、［式２−５］が求められる。
【００８５】
（２）次に、位相量Ｘの上限値について求める。ここで、［式２−２］に［式２−４］を代入する。また、Ｄ（ＬＳ↓）＋Ｄ（ＤＤ↓）＋Ｄ（ＬＳ↑）＋Ｄ（ＤＤ↑）＝Ａとする。なお、Ｐ（ｋ＋２α）↑−Ｐ（ｋ）↑＝２Ｘであるので、
［式２−２］⇒Ｐ（ｋ＋２α）↑＋Ａ≦Ｐ（ｋ）↑＋360°
⇒Ｐ（ｋ＋２α）↑−Ｐ（ｋ）↑≦360°−Ａ
⇒２Ｘ≦360°−Ｄ（ＬＳ↓）−Ｄ（ＬＳ↑）−Ｄ（ＤＤ↓）−Ｄ（ＤＤ↑）
⇒Ｘ≦180°−（1/2)・(Ｄ（ＬＳ↓）＋Ｄ（ＬＳ↑）＋Ｄ（ＤＤ↓）＋Ｄ（ＤＤ↑）)
・・・［式２−６］
このようにして、［式２−６］が求められる。
【００８６】
（３）次に、位相量Ｘの取り得る範囲について求める。
ここで、Ｄ（ＬＳ↓），Ｄ（ＤＤ↓），Ｄ（ＬＳ↑），Ｄ（ＤＤ↑）＞０°，Ｘ＞０°より、
［式２−５］⇒０°＜Ｘ
［式２−６］⇒Ｘ＜180°
よって、
０°＜Ｘ＜180°・・・［式２−７］
このようにして、［式２−７］が求められる。
【００８７】
（４）以上のように、位相量Ｘが［式２−５］［式２−６］を満足すれば、ノンオーバーラップ条件を成立させることができる。また、位相量Ｘの取り得る範囲は、［式２−７］のようになる。すなわち、各レベルシフタにおける立ち下がり遅延量，立ち上がり遅延量によって位相量Ｘの取り得る範囲は変化するが、ノンオーバーラップ条件を成立させることができる位相量Ｘは、［式２−７］の範囲内に存在する。
【００８８】
〔遅延素子における位相遅延量Ｄ（ＤＤ↓），Ｄ（ＤＤ↑）〕
次に、遅延素子ＤＤにおける立ち下がり遅延量Ｄ（ＬＳ↓），立ち上がり遅延量Ｄ（ＤＤ↑）について求める。
【００８９】
［式２−５］
⇒Ｄ（ＤＤ↓）≧180°−Ｄ（ＬＳ↓）−Ｘ・・・［式２−８］
［式２−６］
⇒Ｄ（ＤＤ↓）＋Ｄ（ＤＤ↑）≦360°−(Ｄ（ＬＳ↓）＋Ｄ（ＬＳ↑））−２Ｘ
・・・［式２−９］
［式２−８］−［式２−９］より、
Ｄ（ＤＤ↑）≦180°−Ｄ（ＬＳ↑）−Ｘ・・・［式２−１０］
以上のように、［式２−８］［式２−１０］を満足するように遅延素子ＤＤの信号遅延量を設定すれば、レベルシフタにおける信号遅延量を変更することなく、ノンオーバーラップ条件を成立させることができる。
【００９０】
＜効果＞
以上のように、レベルシフタの各々において、電流引き抜き期間と電流供給期間との重複を解消することができるので、貫通電流の発生を抑制することができる。これにより、レベルシフタの各々における消費電力を低減することができる。
【００９１】
また、電流引き抜き期間と電流供給期間とが実質的に重複しないので、レベルシフタの各々における遅延量を小さくすることができる。これにより、クロック信号に対する出力信号の位相精度を向上させることができる。
【００９２】
さらに、遅延素子における信号遅延量を調整することによって貫通電流の発生を抑制することができるので、レベルシフタの設計を変更することなく、マルチ位相レベルシフトシステムを容易に構築することができる。
【００９３】
なお、遅延素子における立ち下がり遅延量は、立ち上がり遅延量よりも大きいことが好ましい。このようにすれば、位相量Ｘの取り得る範囲が広くなり、マルチ位相レベルシフトシステムを容易に構成することができる。
【００９４】
（第３の実施形態）
＜構成＞
図９は、本発明の第３の実施形態によるマルチ位相レベルシフトシステムの構成を示す。このシステムでは、レベルシフタＬＳ０〜ＬＳ７の各々は、図１に示したＮＭＯＳトランジスタＭｎ１，ＰＭＯＳトランジスタＭｐ１に加えて、ＰＭＯＳトランジスタＭｐ２をさらに含む。ＰＭＯＳトランジスタＭｐ２は、電源ノードと出力ノードとの間にＰＭＯＳトランジスタＭｐ１とともに直列に接続される。
【００９５】
レベルシフタＬＳ０〜ＬＳ７の各々において、ＰＭＯＳトランジスタＭｐ２のゲートは、ＮＭＯＳトランジスタＭｎ１に与えられるクロック信号に対する遅延量が位相量Ｙ（Ｘ＜Ｙ＜360°−Ｘ）であるクロック信号に対応するレベルシフタからの出力信号を受ける。また、位相量Ｙは、いずれのレベルシフタにおいても同一である。図９では、Ｘ＝135°であり、Ｙ＝180°である。
【００９６】
＜各レベルシフタにおける位相量Ｙ＞
図１０は、図９に示したレベルシフタＬＳ０〜ＬＳ７の各々における、ＮＭＯＳトランジスタＭｎ１に与えられるクロック信号と、ＰＭＯＳトランジスタＭｐ２に与えられる出力信号との位相関係を示す。なお、レベルシフタＬＳ０〜ＬＳ７の各々における、ＮＭＯＳトランジスタＭｎ１に与えられるクロック信号と、ＰＭＯＳトランジスタＭｐ１に与えられる出力信号との位相関係は図２と同様であるため、図１０では、ＰＭＯＳトランジスタＭｐ１に与えられる出力信号は、鎖線で簡略化している。
【００９７】
第ｋ相のクロック信号Ｐ（ｋ）に対応するレベルシフタＬＳ（ｋ）において、ＮＭＯＳトランジスタＭｎ１は、クロック信号Ｐ（ｋ）を受け、ＰＭＯＳトランジスタＭｐ２は、クロック信号Ｐ（ｋ＋β）に対応するレベルシフタＬＳ（ｋ＋β）からの出力信号Ｑ（ｋ＋β）を受ける。クロック信号Ｐ（ｋ＋β）は、クロック信号Ｐ（ｋ）に対して位相量Ｙだけ遅れている。ここで、「β」は、整数であり、β＝Ｙ／Ｔである（Ｔは、クロック信号の位相間隔である。）。但し、（ｋ＋β）＞（ｎ−１）であるときは、（ｋ＋β）は、（ｋ＋β）をｎで割ったときの剰余である。図１０では、ｎ＝８，β＝180°／45°＝４である。
【００９８】
＜動作＞
次に、図１１を参照しつつ、図９に示したマルチ位相レベルシフトシステムによる動作について説明する。なお、図１１では、レベルシフタにおける立ち下がり遅延量および立ち上がり遅延量は、共に、「22.5°」であるものとする。
【００９９】
〔ＮＭＯＳトランジスタの駆動開始〕
時刻ｔ１になると、レベルシフタＬＳ０において、クロック信号Ｐ０が立ち上がり、ＮＭＯＳトランジスタＭｎ１が駆動状態になる。これにより、出力信号Ｑ０の電圧値が下降し始める。また、このとき、出力信号Ｑ４がローレベルであるのでＰＭＯＳトランジスタＭｐ２は駆動状態であるが、出力信号Ｑ３がローレベルでないのでＰＭＯＳトランジスタＭｐ１は非駆動状態になっている。
【０１００】
〔両ＰＭＯＳトランジスタの駆動停止〕
時刻ｔ２になると、レベルシフタＬＳ０において、出力信号Ｑ４がローレベルよりも高くなり、ＰＭＯＳトランジスタＭｐ２が非駆動状態になる。これにより、ＰＭＯＳトランジスタＭｐ１，Ｍｐ２の両方が非駆動状態になる。
【０１０１】
〔出力信号Ｑ３の電圧降下〕
時刻ｔ３になると、レベルシフタＬＳ３において、クロック信号Ｐ３が立ち上がり、ＮＭＯＳトランジスタＭｎ１が駆動状態になる。これにより、レベルシフタＬＳ３の出力信号Ｑ３の電圧値が下降し始める。
【０１０２】
〔出力信号Ｑ４の電圧降下／ＮＭＯＳトランジスタの駆動停止〕
時刻ｔ４になると、レベルシフタＬＳ４において、クロック信号Ｐ４が立ち上がり、ＮＭＯＳトランジスタＭｎ１が駆動状態になる。これにより、出力信号Ｑ４の電圧値が下降し始める。一方、時刻ｔ４のときにレベルシフタＬＳ０では、出力信号Ｑ３がローレベルであり、ＰＭＯＳトランジスタＭｐ１は駆動状態であるが、出力信号Ｑ４がローレベルへの遷移開始状態にあるので、ＰＭＯＳトランジスタＭｐ２は未だ非駆動状態にある。また、時刻ｔ４では、クロック信号Ｐ０が立ち下がるので、ＮＭＯＳトランジスタＭｎ１は非駆動状態に変化する。
【０１０３】
〔両ＰＭＯＳトランジスタの駆動開始〕
時刻ｔ４〜ｔ５において、出力信号Ｑ４がローレベルになると、レベルシフタＬＳ０において、ＰＭＯＳトランジスタＭｐ２が駆動状態になる。よって、ＰＭＯＳトランジスタＭｐ１，Ｍｐ２の両方が駆動状態になるので、出力信号Ｑ０の電圧値が上昇し始める。
【０１０４】
〔出力信号Ｑ６の電圧降下〕
時刻ｔ５になると、レベルシフタＬＳ６において、クロック信号Ｐ６が立ち上がり、ＮＭＯＳトランジスタＭｎ１が駆動状態になる。これにより、出力信号Ｑ６の電圧値が下降し始める。
【０１０５】
〔出力信号Ｑ７の電圧降下〕
時刻ｔ６になると、レベルシフタＬＳ７において、クロック信号Ｐ７が立ち上がり、ＮＭＯＳトランジスタＭｎ１が駆動状態になる。これにより、出力信号Ｑ７の電圧値が下降し始める。一方、時刻ｔ６のときにレベルシフタＬＳ３では、出力信号Ｑ６はローレベルであり、ＰＭＯＳトランジスタＭｐ１が駆動状態であるが、出力信号Ｑ７はローレベルへの遷移開始状態にあるので、ＰＭＯＳトランジスタＭｐ２は未だ非駆動状態にある。
【０１０６】
〔出力信号Ｑ３の電圧上昇〕
時刻ｔ６〜ｔ７において、出力信号Ｑ７がローレベルになると、レベルシフタＬＳ３において、ＰＭＯＳトランジスタＭｐ２が駆動状態になる。よって、ＰＭＯＳトランジスタＭｐ１，Ｍｐ２の両方が駆動状態になるので、出力信号Ｑ３の電圧値が上昇し始める。
【０１０７】
〔ＰＭＯＳトランジスタの駆動停止／ＮＭＯＳトランジスタの駆動開始〕
時刻ｔ７になると、レベルシフタＬＳ０において、出力信号Ｑ４がローレベルであるのでＰＭＯＳトランジスタＭｐ２は駆動状態であるが、出力信号Ｑ３がハイレベルであるので、ＰＭＯＳトランジスタＭｐ１が非駆動状態になる。また、クロック信号Ｐ０が立ち上がり、ＮＭＯＳトランジスタＭｎ１が駆動状態になる。これにより、出力信号Ｑ０の電圧値が下降し始める。
【０１０８】
このように、レベルシフタＬＳ０を例にとると、クロック信号Ｐ０がハイレベルである期間では、レベルシフタＬＳ０に入力される出力信号Ｑ３，Ｑ４の両方がローレベルである期間が発生していないことがわかる。また、レベルシフタＬＳ１〜ＬＳ７の各々においても、クロック信号と２つの出力信号との位相関係は、レベルシフタＬＳ０における位相関係と同様である。すなわち、レベルシフタＬＳ０〜ＬＳ７の各々において、ＰＭＯＳトランジスタＭｐ１，Ｍｐ２の両方が駆動状態になる前にＮＭＯＳトランジスタが非駆動状態になり、ＮＭＯＳトランジスタＭｎ１が駆動状態になる前にＰＭＯＳトランジスタＭｐ１，Ｍｐ２のうち少なくとも一方が非駆動状態になる。すなわち、ＮＭＯＳトランジスタＭｎ１の駆動期間Ｔｏｎ（ｎ）（電流引き抜き期間）とＰＭＯＳトランジスタＭｐ１，Ｍｐ２の両方が駆動している期間Ｔｏｎ（ｐｐ）（電流供給期間）とが互いに重複しない。
【０１０９】
なお、時刻ｔ１等においてＮＭＯＳトランジスタの駆動状態の遷移タイミングとＰＭＯＳトランジスタの駆動状態の遷移タイミングとが同時であっても良い。
【０１１０】
＜ノンオーバーラップ条件＞
次に、図１２を参照しつつ、本実施形態におけるノンオーバーラップ条件について説明する。ここでは、レベルシフタＬＳ（ｋ），ＬＳ（ｋ＋α），ＬＳ（ｋ＋β），ＬＳ（ｋ＋α＋β）を例に挙げて説明する。まず、以下の算式で用いる記号について説明する。なお、↑，↓，Ｐ（ｋ），Ｐ（ｋ＋α），Ｑ（ｋ＋α），Ｑ（ｋ＋２α），Ｄ（ＬＳ↑），Ｄ（ＬＳ↓）については、図４と同様である。
【０１１１】
《クロック信号》
Ｐ（ｋ＋β）：第（ｋ＋β）位相のクロック信号
Ｐ（ｋ＋α＋β）：第（ｋ＋α＋β）相のクロック信号
《出力信号》
Ｑ（ｋ＋β）：レベルシフタＬＳ（ｋ＋β）の出力信号
Ｑ（ｋ＋α＋β）：レベルシフタＬＳ（ｋ＋α＋β）の出力信号
《位相関係》
Ｐ（ｋ）↑＜Ｐ（ｋ＋α）↑
Ｐ（ｋ＋α）↑＜Ｐ（ｋ＋β）↑＜Ｐ（ｋ＋α＋β）↑
Ｐ（ｋ＋α＋β）↑＜（Ｐ（ｋ）↑＋360°）
Ｐ（ｋ）↓＝Ｐ（ｋ）↑＋180°
Ｑ（ｋ＋α）↓＜Ｑ（ｋ＋β）↓
Ｑ（ｋ＋α）↑＜Ｑ（ｋ＋β）↑
《位相量Ｘ，位相量Ｙ》
Ｐ（ｋ＋α）↑−Ｐ（ｋ）↑＝Ｐ（ｋ＋α＋β）↑−Ｐ（ｋ＋β）↑＝Ｘ
Ｐ（ｋ＋α）↑−Ｐ（ｋ）↑＞０°⇒Ｘ＞０°
Ｐ（ｋ＋β）↑−Ｐ（ｋ）↑＝Ｙ
Ｐ（ｋ＋β）↑−Ｐ（ｋ）↑＞０°⇒Ｙ＞０°
Ｐ（ｋ＋β）↑−Ｐ（ｋ）↑＞Ｐ（ｋ＋α）↑−Ｐ（ｋ）↑⇒Ｙ＞Ｘ
クロック信号Ｐ（ｋ）に対するクロック信号Ｐ（ｋ＋α）の位相遅れ量である位相量Ｘは、上式のように定義される。また、クロック信号Ｐ（ｋ＋β）に対するクロック信号Ｐ（ｋ＋α＋β）の位相遅れ量は、クロック信号Ｐ（ｋ）に対するクロック信号Ｐ（ｋ＋α）の位相遅れ量と等しい。また、クロック信号Ｐ（ｋ）に対するクロック信号Ｐ（ｋ＋β）の位相遅れ量である位相量Ｙは、上式のように定義される。さらに、位相量Ｘと位相量Ｙとの大小関係は、上式のようになる。
【０１１２】
〔トランジスタの駆動期間〕
レベルシフタＬＳ（ｋ）において、クロック信号Ｐ（ｋ）の立ち上がりエッジＰ（ｋ）↑から立ち下がりエッジＰ（ｋ）↓までの期間では、ＮＭＯＳトランジスタＭｎ１は、駆動状態になり、出力ノードから接地ノードへ電流が引き抜かれる。
【０１１３】
また、出力信号Ｑ（ｋ＋α）の立ち下がりエッジＱ（ｋ＋α）↓から立ち上がりエッジＱ（ｋ＋α）↑までの期間では、ＰＭＯＳトランジスタＭｐ１は、駆動状態になる。一方、出力信号Ｑ（ｋ＋β）の立ち下がりエッジＱ（ｋ＋β）↓から立ち上がりエッジＱ（ｋ＋β）↑までの期間では、ＰＭＯＳトランジスタＭｐ２は、駆動状態になる。Ｑ（ｋ＋α）↑＜Ｑ（ｋ＋β）↑より、出力信号Ｑ（ｋ＋β）の立ち下がりエッジＱ（ｋ＋β）↓から出力信号Ｑ（ｋ＋α）の立ち上がりエッジＱ（ｋ＋α）↑までの期間では、出力信号Ｑ（ｋ＋α），Ｑ（ｋ＋β）の両方がローレベルであるので、ＰＭＯＳトランジスタＭｐ１，Ｍｐ２の両方が駆動状態になり、電源ノードから出力ノードへ電流が供給される。
【０１１４】
そこで、ノンオーバーラップ条件を成立させるためには、以下の［式３−１］［式３−２］を満足することが必要である。
【０１１５】
Ｐ（ｋ）↓≦Ｑ（ｋ＋β）↓・・・［式３−１］
Ｑ（ｋ＋α）↑≦Ｐ（ｋ）↑＋360°・・・［式３−２］
すなわち、クロック信号Ｐ（ｋ）の立ち下がりエッジＰ（ｋ）↓よりも時間的に後に（または同時に）出力信号Ｑ（ｋ＋β）の立ち下がりエッジＱ（ｋ＋β）↓が発生し、且つ、クロック信号Ｐ（ｋ）の立ち上がりエッジＰ（ｋ）↑よりも時間的に前に（または同時に）出力信号Ｑ（ｋ＋α）の立ち上がりエッジＱ（ｋ＋α）↑が発生する。
【０１１６】
〔出力信号のエッジ発生タイミング〕
レベルシフタＬＳ（ｋ＋β）において、クロック信号Ｐ（ｋ＋β）の立ち上がりエッジＰ（ｋ＋β）↑が発生すると、出力信号Ｑ（ｋ＋β）の電圧値が下降し始める。一方、レベルシフタＬＳ（ｋ＋α）において、出力信号Ｑ（ｋ＋２α）の立ち下がりエッジＱ（ｋ＋２α）↓が発生した後、出力信号Ｑ（ｋ＋α＋β）の立ち下がりエッジＱ（ｋ＋α＋β）↓が発生すると、出力信号Ｑ（ｋ＋α）の電圧値が上昇し始める。さらに、レベルシフタＬＳ（ｋ＋α＋β）において、クロック信号Ｐ（ｋ＋α＋β）の立ち上がりエッジＰ（ｋ＋α＋β）↑が発生すると、出力信号Ｑ（ｋ＋α＋β）の電圧値が下降し始める。
【０１１７】
ここで、各レベルシフタにおける立ち上がり遅延量，立ち下がり遅延量を考慮すると、出力信号Ｑ（ｋ＋β）の立ち下がりエッジＱ（ｋ＋β）↓，出力信号Ｑ（ｋ＋α）の立ち上がりエッジＱ（ｋ＋α）↑は［式３−３］［式３−４］のようになる。
【０１１８】
Ｑ（ｋ＋β）↓＝Ｐ（ｋ＋β）↑＋Ｄ（ＬＳ↓）・・・［式３−３］
Ｑ（ｋ＋α）↑＝Ｑ（ｋ＋α＋β）↓＋Ｄ（ＬＳ↑）
＝Ｐ（ｋ＋α＋β）↑＋Ｄ（ＬＳ↓）＋Ｄ（ＬＳ↑）
・・・［式３−４］
すなわち、出力信号Ｑ（ｋ＋β）の立ち下がりエッジＱ（ｋ＋β）↓は、クロック信号Ｐ（ｋ＋β）の立ち上がりエッジＰ（ｋ＋β）↑の発生タイミングに依存し、出力信号Ｑ（ｋ＋α）の立ち上がりエッジＱ（ｋ＋α）↑は、クロック信号Ｐ（ｋ＋α＋β）の立ち上がりエッジＰ（ｋ＋α＋β）↑に依存する。
【０１１９】
〔位相量Ｘ，位相量Ｙ〕
（１）まず、［式３−１］に［式３−３］を代入する。
また、Ｐ（ｋ）↓＝Ｐ（ｋ）＋180°，Ｐ（ｋ＋β）↑−Ｐ（ｋ）↑＝Ｙより、
［式３−１］⇒Ｐ（ｋ）↑＋180°≦Ｐ（ｋ＋β）↑＋Ｄ（ＬＳ↓）
⇒Ｐ（ｋ＋β）↑−Ｐ（ｋ）↑≧180°−Ｄ（ＬＳ↓）
⇒Ｙ≧180°−Ｄ（ＬＳ↓）・・・［式３−５］
このようにして、［式３−５］が求められる。
【０１２０】
（２）次に、［式３−２］に［式３−４］を代入する。
また、Ｐ（ｋ＋α）↑−Ｐ（ｋ）↑＝Ｐ（ｋ＋α＋β）↑−Ｐ（ｋ＋β）↑＝Ｘ，
Ｐ（ｋ＋β）↑−Ｐ（ｋ）↑＝Ｙより、
［式３−７］
⇒  Ｐ（ｋ＋α＋β）↑＋Ｄ（ＬＳ↓）＋Ｄ（ＬＳ↑）≦Ｐ（ｋ）↑＋360°
⇒  Ｐ（ｋ＋α＋β）↑−Ｐ（ｋ）↑≦360°−Ｄ（ＬＳ↓）−Ｄ（ＬＳ↑）
⇒  Ｘ＋Ｙ≦360°−Ｄ（ＬＳ↓）−Ｄ（ＬＳ↑）・・・［式３−６］
このようにして、［式３−６］が求められる。
【０１２１】
（３）次に、位相量Ｘについて求める。ここで、［式３−５］−［式３−６］を演算する。また、Ｘ＞０°より、
［式３−５］−［式３−６］⇒Ｘ≦180°−Ｄ（ＬＳ↑）
⇒０°＜Ｘ≦180°−Ｄ（ＬＳ↑）・・・［式３−７］
また、Ｄ（ＬＳ↑）＞０°より、
［式３−７］⇒０°＜Ｘ＜180°・・・［式３−８］
このようにして、［式３−７］［式３−８］が求められる。
【０１２２】
（４）次に、位相量Ｙについて求める。ここで、［式３−５］［式３−６］より、
180°−Ｄ（ＬＳ↓）≦Ｙ≦360°−Ｄ（ＬＳ↓）−Ｄ（ＬＳ↑）−Ｘ
・・・［式３−９］
また、Ｄ（ＬＳ↓）＞０°，Ｄ（ＬＳ↑）＞０°，Ｙ＞Ｘより、
［式３−９］⇒Ｘ＜Ｙ＜360°−Ｘ・・・［式３−１０］
このようにして、［式３−９］［式３−１０］が求められる。
【０１２３】
（５）以上のように、位相量Ｘが［式３−７］を満足し、且つ、位相量Ｙが［式３−９］を満足すれば、ノンオーバーラップ条件を成立させることができる。また、位相量Ｘの取り得る範囲は、［式３−８］のようになり、位相量Ｙの取り得る範囲は、［式３−１０］のようになる。すなわち、レベルシフタにおける立ち下がり遅延量，立ち上がり遅延量によって位相量Ｘの取り得る範囲，位相量Ｙの取り得る範囲は変化するが、ノンオーバーラップ条件を成立させることができる位相量Ｘは、［式３−８］で示された範囲内に存在し、位相量Ｙは、［式３−１０］で示された範囲内に存在する。
【０１２４】
＜効果＞
以上のように、レベルシフタの各々において、電流引き抜き期間と電流供給期間との重複を解消することができるので、貫通電流の発生を抑制することができる。これにより、レベルシフタの各々における消費電力を低減することができる。
【０１２５】
また、電流供給期間と電流引き抜き期間とが実質的に重複しないので、レベルシフタの各々における遅延量を小さくすることができる。これにより、クロック信号に対する出力信号の位相精度を向上させることができる。
【０１２６】
さらに、図１２，［式３−４］より、出力信号Ｑ（ｋ＋α）の立ち上がりエッジＱ（ｋ＋α）↑は、位相遅れ量が位相量Ｙであるクロック信号Ｐ（ｋ＋α＋β）↑の立ち上がりエッジの発生タイミングに依存する。すなわち、位相量Ｙを調整することによって、出力信号の立ち上がりエッジの発生タイミングを調整することができる。これにより、出力信号のデューティ比率を調整することも可能となる。
【０１２７】
なお、各レベルシフタにおいて、ＰＭＯＳトランジスタＭｐ１，Ｍｐ２の各々に与えられる出力信号は、他方のＰＭＯＳトランジスタに与えられていても良い。例えば、レベルシフタＬＳ０において、出力信号Ｑ４がＰＭＯＳトランジスタＭｐ１のゲートに与えられ、出力信号Ｑ３がＰＭＯＳトランジスタＭｐ２のゲートに与えられていても良い。
【０１２８】
（第４の実施形態）
＜マルチ位相レベルシフトシステム＞
図１３は、本発明の第４の実施形態によるマルチ位相レベルシフトシステムの構成を示す。このシステムでは、レベルシフタＬＳ０〜ＬＳ７の各々は、図１に示したＮＭＯＳトランジスタＭｎ１，ＰＭＯＳトランジスタＭｐ１に加えて、ＮＭＯＳトランジスタＭｎ２をさらに含む。ＮＭＯＳトランジスタＭｎ２は、接地ノードと出力ノードとの間にＮＭＯＳトランジスタＭｎ１とともに直列に接続される。
【０１２９】
レベルシフタＬＳ０〜ＬＳ７の各々において、ＮＭＯＳトランジスタＭｎ２のゲートは、ＮＭＯＳトランジスタＭｎ１のゲートに与えられたクロック信号に対する位相進み量が位相量Ｚ（０°＜Ｚ＜180°）であるクロック信号を受ける。また、位相量Ｚは、いずれのレベルシフタにおいても同一である。図１３では、Ｘ＝135°であり、Ｚ＝45°である。
【０１３０】
＜各レベルシフタにおける位相量Ｙ＞
図１４は、図１３に示したレベルシフタＬＳ０〜ＬＳ７の各々における、ＮＭＯＳトランジスタＭｎ１に与えられるクロック信号と、ＮＭＯＳトランジスタＭｎ２に与えられるクロック信号と、ＰＭＯＳトランジスタＭｐ１に与えられる出力信号との位相関係を示す。
【０１３１】
第ｋ相のクロック信号Ｐ（ｋ）に対応するレベルシフタＬＳ（ｋ）において、ＮＭＯＳトランジスタＭｎ１は、クロック信号Ｐ（ｋ）を受け、ＮＭＯＳトランジスタＭｎ２は、クロック信号Ｐ（ｋ−γ）を受け、ＰＭＯＳトランジスタＭｐ１は、クロック信号Ｐ（ｋ＋α）に対応するレベルシフタＬＳ（ｋ＋α）からの出力信号Ｑ（ｋ＋α）を受ける。クロック信号Ｐ（ｋ−γ）は、クロック信号Ｐ（ｋ）に対して位相量Ｚだけ進んでいる。ここで、「γ」は、整数であり、γ＝Ｚ／Ｔである（Ｔは、クロック信号の位相間隔である。）。但し、（ｋ−γ）＜０であるときは、（ｋ−γ）は、（ｋ＋γ＋ｎ）をｎで割ったときの剰余である。図１４では、ｎ＝８、α＝135°／45°＝３、γ＝45°／45°＝１である。
【０１３２】
＜動作＞
次に、図１５を参照しつつ、図１３に示したマルチ位相レベルシフトシステムによる動作について説明する。なお、図１５では、レベルシフタにおける立ち下がり遅延量および立ち上がり遅延量は、共に、「22.5°」であるものとする。
【０１３３】
〔両ＮＭＯＳトランジスタ駆動開始〕
時刻ｔ１になると、レベルシフタＬＳ０において、クロック信号Ｐ０が立ち上がり、ＮＭＯＳトランジスタＭｎ１が駆動状態になる。このとき、クロック信号Ｐ７がハイレベルであるので、ＮＭＯＳトランジスタＭｎ２も駆動状態になっている。これにより、出力信号Ｑ０の電圧値が下降し始める。
【０１３４】
〔出力信号Ｑ３の電圧降下／ＮＭＯＳトランジスタの駆動停止〕
時刻ｔ２になると、レベルシフタＬＳ３において、クロック信号Ｐ２が立ち上がり、ＮＭＯＳトランジスタＭｎ２が駆動状態になる。次に、時刻ｔ３になると、レベルシフタＬＳ３において、クロック信号Ｐ３が立ち上がり、ＮＭＯＳトランジスタＭｎ１が駆動状態になる。よって、ＮＭＯＳトランジスタＭｎ１，Ｍｎ２の両方が駆動状態になるので、出力信号Ｑ３の電圧値が下降し始める。一方、レベルシフタＬＳ０において、クロック信号Ｐ７が立ち下がり、ＮＭＯＳトランジスタＭｎ２が非駆動状態になる。
【０１３５】
〔ＰＭＯＳトランジスタの駆動開始〕
時刻ｔ３〜ｔ４において、出力信号Ｑ３がローレベルになると、レベルシフタＬＳ０において、ＰＭＯＳトランジスタＭｐ１が駆動状態になる。よって、出力信号Ｑ０の電圧値が上昇し始める。
【０１３６】
〔両ＮＭＯＳトランジスタの駆動停止〕
時刻ｔ４になると、レベルシフタＬＳ０において、クロック信号Ｐ０が立ち下がり、ＮＭＯＳトランジスタＭｎ１が非駆動状態になる。これにより、ＮＭＯＳトランジスタＭｎ１，Ｍｎ２の両方が非駆動状態になる。
【０１３７】
〔出力信号Ｑ６の電圧降下〕
時刻ｔ５になると、レベルシフタＬＳ６において、クロック信号Ｐ５が立ち上がり、ＮＭＯＳトランジスタＭｎ２が駆動状態になる。時刻ｔ６になると、レベルシフタＬＳ６において、クロック信号Ｐ６が立ち上がり、ＮＭＯＳトランジスタＭｎ１が駆動状態になる。これにより、ＮＭＯＳトランジスタＭｎ１，Ｍｎ２の両方が駆動状態になり、出力信号Ｑ６の電圧値が下降し始める。
【０１３８】
〔出力信号Ｑ３の電圧上昇〕
時刻ｔ６〜ｔ７において、出力信号Ｑ６がローレベルになると、レベルシフタＬＳ３において、ＰＭＯＳトランジスタＭｐ１が駆動状態になる。よって、出力信号Ｑ３の電圧値が上昇し始める。
【０１３９】
〔ＰＭＯＳトランジスタの駆動停止〕
時刻ｔ７になると、レベルシフタＬＳ０において、出力信号Ｑ３がハイレベルになり、ＰＭＯＳトランジスタＭｐ１が非駆動状態になる。一方、クロック信号Ｐ７が立ち上がり、ＮＭＯＳトランジスタＭｎ２が駆動状態になる。
【０１４０】
〔両ＮＭＯＳトランジスタの駆動開始〕
時刻ｔ８になると、レベルシフタＬＳ０において、クロック信号Ｐ０が立ち上がり、ＮＭＯＳトランジスタＭｎ１が駆動状態になる。よって、ＮＭＯＳトランジスタＭｎ１，Ｍｎ２の両方が駆動状態になり、出力信号Ｑ０の電圧値が下降し始める。
【０１４１】
このように、レベルシフタＬＳ０を例にとると、クロック信号Ｐ０，Ｐ７の両方がハイレベルである期間内では、レベルシフタＬＳ０に入力される出力信号Ｑ３がローレベルである期間が発生していないことがわかる。また、レベルシフタＬＳ１〜ＬＳ７の各々においても、２つのクロック信号と出力信号との位相関係は、レベルシフタＬＳ０における位相関係と同様である。すなわち、レベルシフタＬＳ０〜ＬＳ７の各々において、ＰＭＯＳトランジスタＭｐ１が駆動状態になる前にＮＭＯＳトランジスタＭｎ１，Ｍｎ２のうち少なくとも一方が非駆動状態になり、ＮＭＯＳトランジスタＭｎ１，Ｍｎ２の両方が駆動状態になる前にＰＭＯＳトランジスタＭｐ１が非駆動状態になる。すなわち、ＮＭＯＳトランジスタＭｎ１，Ｍｎ２の両方が駆動している期間Ｔｏｎ（ｎｎ）（電流引き抜き期間）とＰＭＯＳトランジスタＭｐ１の駆動期間Ｔｏｎ（ｐ）（電流供給期間）とが互いに重複しない。
【０１４２】
なお、時刻ｔ１等において、ＮＭＯＳトランジスタの駆動状態の遷移タイミングとＰＭＯＳトランジスタの駆動状態の遷移タイミングとが同時に生じていても良い。
【０１４３】
＜ノンオーバーラップ条件＞
次に、図１６を参照しつつ、本実施形態におけるノンオーバーラップ条件について説明する。ここでは、レベルシフタＬＳ（ｋ），ＬＳ（ｋ＋α），ＬＳ（ｋ＋２α）を例に挙げて説明する。まず、以下の算式で用いる記号について説明する。なお、Ｐ（ｋ），Ｐ（ｋ＋α），Ｐ（ｋ＋２α），Ｑ（ｋ＋α），Ｑ（ｋ＋２α），↑，↓，Ｄ（ＬＳ↑），Ｄ（ＬＳ↓）については、図４と同様である。
【０１４４】
《クロック信号》
Ｐ（ｋ−γ）：第（ｋ−γ）位相のクロック信号
《位相関係》
Ｐ（ｋ−γ）↑＜Ｐ（ｋ）↑＜Ｐ（ｋ−γ）↓＜Ｐ（ｋ）↓＜（Ｐ（ｋ）↑＋360°）
Ｐ（ｋ−γ）↓＝Ｐ（ｋ−γ）↑＋180°
《位相量Ｘ，位相量Ｚ》
Ｐ（ｋ＋α）↑−Ｐ（ｋ）↑＝Ｐ（ｋ＋２α）↑−Ｐ（ｋ＋α）↑＝Ｘ
Ｐ（ｋ＋２α）↑−Ｐ（ｋ）↑＝２Ｘ
Ｐ（ｋ＋２α）↑−Ｐ（ｋ＋α）↑＞０°⇒Ｘ＞０°
Ｐ（ｋ）↑−Ｐ（ｋ−γ）↑＝Ｚ
Ｐ（ｋ）↑＜Ｐ（ｋ−γ）↓⇒Ｐ（ｋ）↑＜Ｐ（ｋ−γ）↑＋180°⇒Ｚ＜180°
Ｐ（ｋ）↑−Ｐ（ｋ−γ）↑＞０°⇒Ｚ＞０°
クロック信号Ｐ（ｋ）に対するクロック信号Ｐ（ｋ−γ）の位相進み量である位相量Ｚは、上式のように定義される。
【０１４５】
〔トランジスタの駆動期間〕
レベルシフタＬＳ（ｋ）において、クロック信号Ｐ（ｋ）の立ち上がりエッジＰ（ｋ）↑から立ち下がりエッジＰ（ｋ）↓までの期間では、ＮＭＯＳトランジスタＭｎ１が駆動状態になる。一方、クロック信号Ｐ（ｋ−γ）の立ち上がりエッジＰ（ｋ−γ）↑から立ち下がりエッジＰ（ｋ−γ）↓までの期間では、ＮＭＯＳトランジスタＭｎ２が駆動状態になる。
【０１４６】
Ｐ（ｋ−γ）↑＜Ｐ（ｋ）↑より、クロック信号Ｐ（ｋ）の立ち上がりエッジＰ（ｋ）↑からクロック信号Ｐ（ｋ−γ）の立ち下がりエッジＰ（ｋ−γ）↓までの期間では、クロック信号Ｐ（ｋ），Ｐ（ｋ−γ）の両方がハイレベル（例えば、ＮＭＯＳトランジスタの閾値電圧以上）であるので、ＮＭＯＳトランジスタＭｎ１，Ｍｎ２の両方が駆動状態になり、出力ノードから接地ノードへ電流が引き抜かれる。
【０１４７】
そこで、ノンオーバーラップ条件を成立させるためには、以下の［式４−１］［式４−２］を満足することが必要である。
【０１４８】
Ｐ（ｋ−γ）↓≦Ｑ（ｋ＋α）↓・・・［式４−１］
Ｑ（ｋ＋α）↑≦Ｐ（ｋ）↑＋360°・・・［式４−２］
すなわち、クロック信号Ｐ（ｋ−γ）の立ち下がりエッジＰ（ｋ−γ）↓よりも時間的に後に（または同時に）出力信号Ｑ（ｋ＋α）の立ち下がりエッジＱ（ｋ＋α）↓が発生し、且つ、クロック信号Ｐ（ｋ）の立ち上がりエッジＰ（ｋ）↑よりも時間的に先に（または同時に）出力信号Ｑ（ｋ＋α）の立ち上がりエッジＱ（ｋ＋α）↑が発生する。
【０１４９】
〔出力信号のエッジ発生タイミング〕
レベルシフタＬＳ（ｋ＋α）において、クロック信号Ｐ（ｋ＋α）が立ち上がりエッジＰ（ｋ＋α）↑が発生すると、出力信号Ｑ（ｋ＋α）の電圧値が下降し始める。また、出力信号の立ち下がりエッジＱ（ｋ＋２α）↓が発生すると、出力信号Ｑ（ｋ＋α）の電圧値が上昇し始める。さらに、レベルシフタＬＳ（ｋ＋２α）において、クロック信号Ｐ（ｋ＋２α）の立ち上がりエッジＰ（ｋ＋２α）↑が発生すると、出力信号Ｑ（ｋ＋２α）の電圧値が下降し始める。
【０１５０】
ここで、各レベルシフタにおける立ち上がり遅延量，立ち下がり遅延量を考慮すると、出力信号Ｑ（ｋ＋α）の立ち下がりエッジＱ（ｋ＋α）↓，立ち上がりエッジＱ（ｋ＋α）↑は、［式４−３］［式４−４］になる。
【０１５１】
Ｑ（ｋ＋α）↓＝Ｐ（ｋ＋α）↑＋Ｄ（ＬＳ↓）・・・［式４−３］
Ｑ（ｋ＋α）↑＝Ｑ（ｋ＋２α）↓＋Ｄ（ＬＳ↑）
＝Ｐ（ｋ＋２α）↑＋Ｄ（ＬＳ↓）＋Ｄ（ＬＳ↑）・・・［式４−４］
すなわち、出力信号Ｑ（ｋ＋α）の立ち下がりエッジＱ（ｋ＋α）↓は、クロック信号Ｐ（ｋ＋α）の立ち上がりエッジＰ（ｋ＋α）↑の発生タイミングに依存し、出力信号Ｑ（ｋ＋α）↑の立ち上がりエッジは、クロック信号Ｐ（ｋ＋２α）の立ち上がりエッジＰ（ｋ＋２α）↑の発生タイミングに依存する。
【０１５２】
〔位相量Ｘ，位相量Ｚ〕
（１）まず、［式４−１］に［式４−３］を代入する。
また、Ｐ（ｋ−γ）↓＝Ｐ（ｋ−γ）↑＋180°，
Ｐ（ｋ＋α）↑−Ｐ（ｋ）↑＝Ｘ，Ｐ（ｋ）↑−Ｐ（ｋ−γ）↑＝Ｚより、
［式４−１］⇒Ｐ（ｋ−γ）↑＋180°≦Ｐ（ｋ＋α）↑＋Ｄ（ＬＳ↓）
⇒Ｐ（ｋ＋α）↑−Ｐ（ｋ−γ）↑≧180°−Ｄ（ＬＳ↓）
⇒Ｘ＋Ｚ≧180°−Ｄ（ＬＳ↓）・・・［式４−５］
このようにして、［式４−５］が求められる。
【０１５３】
（２）次に、［式４−２］に［式４−４］を代入する。
また、Ｐ（ｋ＋２α）↑−Ｐ（ｋ）↑＝２Ｘより、
［式４−２］⇒Ｐ（ｋ＋２α）↑＋Ｄ（ＬＳ↓）＋Ｄ（ＬＳ↑）≦Ｐ（ｋ）↑＋360°
⇒Ｐ（ｋ＋２α）↑−Ｐ（ｋ）↑≦360°−Ｄ（ＬＳ↓）−Ｄ（ＬＳ↑）
⇒２Ｘ≦360°−Ｄ（ＬＳ↓）−Ｄ（ＬＳ↑）
⇒Ｘ≦180°−（1/2)・(Ｄ（ＬＳ↓）＋Ｄ（ＬＳ↑）)・・・［式４−６］
このようにして、［式４−６］が求められる。
【０１５４】
（３）次に、位相量Ｘについて求める。ここで、［式４−６］，Ｘ＞０°より、
０°＜Ｘ≦180°−（1/2)・(Ｄ（ＬＳ↓）＋Ｄ（ＬＳ↑）)・・・［式４−７］
また、Ｄ（ＬＳ↓），Ｄ（ＬＳ↑）＞０°より、
［式４−７］⇒０°＜Ｘ＜180°・・・［式４−８］
このようにして、［式４−７］［式４−８］が求められる。
【０１５５】
（４）次に、位相量Ｚについて求める。ここで、［式４−５］，Ｚ＜180°より、
180°−Ｄ（ＬＳ↓）−Ｘ≦Ｚ＜180°・・・［式４−９］
また、Ｄ（ＬＳ↓）＞０°，Ｘ＞０°，Ｚ＞０°より、
［式４−９］⇒  180°−Ｘ＜Ｚ＜180°
⇒  ０°＜Ｚ＜180°・・・［式４−１０］
このようにして、［式４−９］［式４−１０］が求められる。
【０１５６】
（５）以上のように、位相量Ｘが［式４−７］を満足し、且つ、位相量Ｙが［式４−９］を満足すれば、ノンオーバーラップ条件を成立させることができる。また、位相量Ｘの取り得る範囲は、［式４−８］のようになり、位相量Ｚの取り得る範囲は、［式４−１０］のようになる。すなわち、レベルシフタにおける立ち下がり遅延量，立ち上がり遅延量によって位相量Ｘの取り得る範囲，位相量Ｚの取り得る範囲は変化するが、ノンオーバーラップ条件を成立させることができる位相量Ｘは、［式４−８］で示された範囲内に存在し、位相量Ｚは、［式４−１０］で示された範囲内に存在する。
【０１５７】
＜効果＞
以上のように、レベルシフタの各々において、電流引き抜き期間と電流供給期間との重複を解消することができるので、貫通電流の発生を抑制することができる。これにより、レベルシフタの各々における消費電力を低減することができる。
【０１５８】
また、電流引き抜き期間と電流供給期間とが重複しないので、レベルシフタの各々における遅延量を小さくすることができる。これにより、クロック信号に対する出力信号の位相精度を向上させることができる。
【０１５９】
また、一般的には、クロック信号の振幅は、出力信号の振幅よりも小さいので、ＮＭＯＳトランジスタを充放電するために要する電力（充放電電力）は、ＰＭＯＳトランジスタへの充放電電力よりも小さい。すなわち、図１３に示したレベルシフタにおける充放電電力は、図９に示したレベルシフタの充放電電力よりも小さい。したがって、本実施形態では、図９に示したマルチ位相レベルシフトシステムよりも、消費電力を低減することができる。
【０１６０】
なお、各レベルシフタにおいて、ＮＭＯＳトランジスタＭｎ１，Ｍｎ２の各々に与えられるクロック信号は、他方のＮＭＯＳトランジスタに与えられていても良い。例えば、レベルシフタＬＳ０において、クロック信号Ｐ７がＮＭＯＳトランジスタＭｎ１のゲートに与えられ、クロック信号Ｐ０がＮＭＯＳトランジスタＭｎ２のゲートに与えられていても良い。
【０１６１】
（第５の実施形態）
＜構成＞
図１７は、本発明の第５の実施形態によるマルチ位相レベルシフトシステムの構成を示す。このシステムでは、レベルシフタＬＳ０〜ＬＳ７は、図１に示したＮＭＯＳトランジスタＭｎ１，ＰＭＯＳトランジスタＭｐ１に加えて、抵抗素子ＲＲをさらに備える。
【０１６２】
レベルシフタＬＳ０〜ＬＳ７の各々において、抵抗素子ＲＲは、そのレベルシフタの出力ノード（トランジスタＭｎ１，Ｍｐ１の接続点）と、そのレベルシフタのＮＭＯＳトランジスタＭｎ１のゲートに与えられたクロック信号に対する位相遅れ量が位相量Ｔ（位相間隔）であるクロック信号に対応するレベルシフタの出力ノードとの間に接続される。図１７では、Ｔ＝45°、Ｘ＝135°である。
【０１６３】
すなわち、図１７に示したマルチ位相レベルシフトシステムでは、レベルシフタＬＳ０〜ＬＳ７の各々の出力ノードは、抵抗ネットワークによって接続されている。
【０１６４】
＜抵抗ネットワーク＞
図１８は、図１７に示したレベルシフタＬＳ０〜ＬＳ７の各々における、ＮＭＯＳトランジスタＭｎ１に与えられるクロック信号と、ＰＭＯＳトランジスタＭｐ１に与えられる出力信号と、抵抗素子ＲＲを介して出力ノードに接続される出力信号との位相関係を示す。
【０１６５】
第ｋ相のクロック信号Ｐ（ｋ）に対応するレベルシフタＬＳ（ｋ）において、抵抗素子ＲＲの一端は、レベルシフタＬＳ（ｋ）の出力ノードに接続され、抵抗素子ＲＲの他端は、レベルシフタＬＳ（ｋ＋１）の出力ノードに接続される。レベルシフタＬＳ（ｋ＋１）には、レベルシフタＬＳ（ｋ）に与えられるクロック信号Ｐ（ｋ）に対して位相が位相量Ｔだけ遅れているクロック信号Ｐ（ｋ＋１）を受ける。ここで、（ｋ＋１）＞（ｎ−１）であるときは、（ｋ＋１）は、（ｋ＋１）をｎで割ったときの剰余である。図１８では、ｎ＝８、Ｔ＝45°、α＝135°／45°＝３である。
【０１６６】
＜動作＞
次に、図１７に示したマルチ位相レベルシフトシステムによる動作について説明する。なお、基本的な動作は、図１に示したマルチ位相レベルシフトシステムと同様であるので、図３を参照して説明する。
【０１６７】
例えば、時刻ｔ４において、出力信号Ｑ０，Ｑ１，Ｑ２のいずれも、ローレベルからハイレベルへの遷移過程にある。ここで、レベルシフタＬＳ１においてデバイスノイズやデバイスばらつき等が発生すると、出力信号Ｑ１の電圧値やスルーレートが変動し、出力信号Ｑ１の位相が出力信号Ｑ０の位相と出力信号Ｑ２の位相との中心からずれてしまうおそれがある。図１７に示したマルチ位相レベルシフトシステムでは、レベルシフタＬＳ０の出力ノードが抵抗素子ＲＲを介してレベルシフタＬＳ１の出力ノードに接続され、且つ、レベルシフタＬＳ１の出力ノードが抵抗素子ＲＲを介してレベルシフタＬＳ２の出力ノードに接続されているので、レベルシフタＬＳ１の出力ノードにおける電圧変動（すなわち、出力信号Ｑ１の電圧変動）が抑制される。
【０１６８】
このように、レベルシフタＬＳ（ｋ）においてノイズやばらつきが生じても、レベルシフタＬＳ（ｋ）の出力信号Ｑ（ｋ）の位相が隣接位相によって補間されるため、位相精度の劣化は抑制される。
【０１６９】
＜効果＞
以上のように、各レベルシフタにおける出力信号の位相ばらつきが隣接位相によって補間されるため、出力信号の位相精度をさらに向上させることができる。
【０１７０】
なお、本実施形態における抵抗ネットワークは、第１の実施形態のみならず、第２，第３，および第４の実施形態にも適用可能である。
【０１７１】
さらに、図１９のように、抵抗ネットワークは、他のマルチ位相レベルシフトシステムにも適用可能である。図１９に示したマルチ位相レベルシフトシステムは、クロック信号Ｐ０〜Ｐ７に対応するレベルシフタＬＳ５０〜ＬＳ５７と、レベルシフタＬＳ５０〜ＬＳ５７に対応する抵抗素子ＲＲ０〜ＲＲ７を備える。レベルシフタＬＳ５０〜ＬＳ５７の各々は、そのレベルシフタに対応するクロック信号を電圧変換して、そのクロック信号に対応する位相を有する出力信号を出力ノードから出力する。すなわち、出力信号Ｑ０〜Ｑ７の位相間隔は、クロック信号Ｐ０〜Ｐ７の位相間隔（位相量Ｔ＝360°／ｎ）と等しい。また、レベルシフタＬＳ５０〜ＬＳ５７の各々の構成は、例えば、図２２や図２４のような構成であっても良いし、その他の構成であっても良い。抵抗素子ＲＲ０〜ＲＲ７の各々は、その抵抗素子に対応するレベルシフタの出力ノードと、そのレベルシフタに対して隣接位相となるレベルシフタ（そのレベルシフタに対応するクロック信号に対して位相遅れ量が位相量Ｔ（位相間隔）であるクロック信号に対応するレベルシフタ）の出力ノードとの間に接続される。なお、図１９では、ｎ＝８，Ｔ＝45°である。このように構成することにより、各レベルシフタにおける出力信号の位相ばらつきが隣接位相によって補間されるため、出力信号の位相精度をさらに向上させることができる。
【０１７２】
（その他の実施形態）
以上の各実施形態において、８本のクロック信号（すなわち、８相のクロック信号）について説明しているが、８相以外の偶数相のクロック信号に対しても適用可能である。また、クロック信号の相数が多い程、クロック信号Ｐ（ｋ＋α），Ｐ（ｋ＋β），Ｐ（ｋ−γ）として選択可能なクロック信号の本数が多くなる。例えば、［式１−５］，［式１−６］，［式１−８］において、Ｘ＝Ｔ・α（αは整数）より、
［式１−５］⇒(１/Ｔ)・(180°−Ｄ（ＬＳ↓）)≦α
［式１−６］⇒α≦(１/Ｔ)・(180°−（1/2)・(Ｄ（ＬＳ↓）＋Ｄ（ＬＳ↑）))
［式１−８］⇒０°＜α＜180°/Ｔ
すなわち、クロック信号の位相数が多い程、クロック信号の位相間隔（位相量Ｔ）は小さくなり、クロック信号Ｐ（ｋ＋α）として選択可能なクロック信号の本数が多くなるので、マルチ位相レベルシフトシステムを容易に構成することができる。
【０１７３】
また、各実施形態によるマルチ位相レベルシフトシステムは、偶数本のクロック信号（すなわち、偶数相のクロック信号）だけでなく、奇数本のクロック信号（すなわち、奇数相のクロック信号）に対しても適用可能である。奇数相のクロック信号に適用する場合、従来の構成では１本のクロック信号に対して４つのトランジスタで構成されたレベルシフタが１つ必要であったが、各実施形態によるマルチ位相レベルシフトシステムでは、レベルシフタの各々は２個または３個のトランジスタで構成されているので、従来よりも回路規模を低減することが可能である。
【０１７４】
また、出力信号の立ち上がりエッジ、立ち下がりエッジの位相について、例えば、出力信号が閾値電圧ΔＶｔ（または、ローレベル）に達するときのタイミング（すなわち、ＰＭＯＳトランジスタが非駆動状態から駆動状態になるときのタイミング）を出力信号の立ち上がりエッジの位相としても良いし、出力信号が閾値電圧ΔＶｔ（または、ローレベル）に達するときのタイミング（すなわち、ＰＭＯＳトランジスタが駆動状態から非駆動状態になるときのタイミング）を出力信号の立ち下がりエッジの位相としても良い。
【産業上の利用可能性】
【０１７５】
以上説明したように、本発明によるマルチ位相レベルシフトシステムは、レベルシフタにおける貫通電流の発生を抑制することができるので、マルチ位相のクロック信号を電圧変換するシステム等として有用である。
【図面の簡単な説明】
【０１７６】
【図１】図１は、本発明の第１の実施形態によるマルチ位相レベルシフトシステムの構成例を示す回路図である。
【図２】図２は、図１に示したレベルシフタの各々に与えられるクロック信号および出力信号の位相関係を示す概念図である。
【図３】図３は、図１に示したマルチ位相レベルシフトシステムによる動作について説明するための信号波形図である。
【図４】図４Ａは、第１の実施形態によるマルチ位相レベルシフトシステムにおけるノンオーバーラップ条件について説明するための模式図である。図４Ｂは、ノンオーバーラップ条件の成立時におけるクロック信号と出力信号との位相関係を示す波形図である。
【図５】図５は、本発明の第２の実施形態によるマルチ位相レベルシフトシステムの構成例を示す回路図である。
【図６】図６Ａは、図５に示した遅延素子の内部構成の一例を示す回路図である。図６Ｂは、図６Ａに示した遅延素子における動作について説明するための波形図である。
【図７】図７は、図５に示したマルチ位相レベルシフトシステムによる動作について説明するための信号波形図である。
【図８】図８Ａは、第２の実施形態によるマルチ位相レベルシフトシステムにおけるノンオーバーラップ条件について説明するための模式図である。図８Ｂは、ノンオーバーラップ条件の成立時におけるクロック信号と出力信号との位相関係を示す波形図である。
【図９】図９は、本発明の第３の実施形態によるマルチ位相レベルシフトシステムの構成例を示す回路図である。
【図１０】図１０は、図９に示したレベルシフタの各々に与えられるクロック信号および出力信号の位相関係を示す概念図である。
【図１１】図１１は、図９に示したマルチ位相レベルシフトシステムによる動作について説明するための信号波形図である。
【図１２】図１２Ａは、第３の実施形態によるマルチ位相レベルシフトシステムにおけるノンオーバーラップ条件について説明するための模式図である。図１２Ｂは、ノンオーバーラップ条件の成立時におけるクロック信号と出力信号との位相関係を示す波形図である。
【図１３】図１３は、本発明の第４の実施形態によるマルチ位相レベルシフトシステムの構成例を示す回路図である。
【図１４】図１４は、図１３に示したレベルシフタの各々に与えられるクロック信号および出力信号の位相関係を示す概念図である。
【図１５】図１５は、図１３に示したマルチ位相レベルシフトシステムによる動作について説明するための信号波形図である。
【図１６】図１６Ａは、第４の実施形態によるマルチ位相レベルシフトシステムにおけるノンオーバーラップ条件について説明するための模式図である。図１６Ｂは、ノンオーバーラップ条件の成立時におけるクロック信号と出力信号との位相関係を示す波形図である。
【図１７】図１７は、本発明の第５の実施形態によるマルチ位相レベルシフトシステムの構成例を示す回路図である。
【図１８】図１８は、図１７に示したレベルシフタ間に構築された抵抗ネットワークについて説明するための概念図である。
【図１９】図１９は、本発明の第５の実施形態によるマルチ位相レベルシフトシステムの変形例を示す回路図である。
【図２０】図２０Ａは、８相のクロック信号を示す波形図である。図２０Ｂは、９相のクロック信号を示す波形図である。
【図２１】図２１Ａは、従来のレベルシフタの構成を示す回路図である。図２１Ｂは、図２１Ａに示したレベルシフタによる動作について説明するための波形図である。
【図２２】図２２は、８相のクロック信号を電圧変換するレベルシフタ群を示す図である。
【図２３】図２３Ａは、反転クロック信号を生成するための生成回路を示す回路図である。図２３Ｂは、９相のクロック信号に対応する反転クロック信号を示す波形図である。
【図２４】図２４は、９相のクロック信号を電圧変換するレベルシフタ群を示す図である。
【符号の説明】
【０１７７】
ＬＳ０〜ＬＳ６，ＬＳ５０〜ＬＳ５７    レベルシフタ
Ｍｎ１    ＮＭＯＳトランジスタ（第１のＮＭＯＳトランジスタ）
Ｍｐ１    ＰＭＯＳトランジスタ（第１のＰＭＯＳトランジスタ）
ＤＤ    遅延素子
Ｍｐ２    ＰＭＯＳトランジスタ（第２のＰＭＯＳトランジスタ）
Ｍｎ２    ＮＭＯＳトランジスタ（第２のＮＭＯＳトランジスタ）
ＲＲ，ＲＲ１〜ＲＲ７    抵抗素子
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【国際調査報告】
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2008059631.tif 000052