(57)【要約】  通常動作と試験動作を選択する信号により遅延回路の動作を切り替え、遅延回路の動作が通常動作に切り替えられた場合には、通常動作入力より設定された遅延時間を経て通常動作出力へ信号を伝送する。また遅延回路の動作が試験動作に切り替えられた場合には、遅延回路の出力を反転して試験動作ループが形成されるとともに遅延時間により決定される周期の発振波形が出力され、それを計数回路で遅延時間により決定される数の計数を行う。
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【特許請求の範囲】
【請求項１】
入力された信号を遅延して出力する遅延手段と、
通常動作時の入力信号又は試験動作時の入力信号のいずれかを選択して前記遅延手段に入力する選択手段と、
前記遅延手段の出力を反転して前記試験動作時の入力信号として出力する反転手段と、
前記遅延手段の出力波形を計数する計数手段とを有することを特徴とする遅延回路。
【請求項２】
前記遅延回路はさらに、
前記選択手段に対して、制御信号により前記試験動作時の入力信号の入力を制御する制御手段を有することを特徴とする請求項１記載の遅延回路。
【請求項３】
前記遅延回路はさらに、
前記遅延手段の出力を分周して前記計数手段に出力する分周手段を有することを特徴とする請求項１又は２記載の遅延回路。
【請求項４】
前記遅延手段は、
信号を駆動するドライバ手段と、
前記ドライバ手段の出力に接続される容量手段とを有することを特徴とする請求項１乃至３のいずれかに記載の遅延回路。
【請求項５】
前記遅延手段は、
前記容量手段を複数有し、前記容量手段を複数並列に接続することにより遅延時間を可変にすることを特徴とする請求項１乃至４のいずれかに記載の遅延回路。
【請求項６】
前記遅延回路はさらに、
前記遅延時間に対応する設定値が格納され、前記設定値を前記遅延手段に出力するレジスタ手段を有することを特徴とする請求項５記載の遅延回路。
【請求項７】
前記レジスタ手段はさらに、
スキャン手段を有し、前記スキャン手段により前記設定値が格納されることを特徴とする請求項６記載の遅延回路。
【請求項８】
前記計数手段は、
クロック入力を有するカウンタ手段により構成され、前記遅延手段の出力を前記クロック入力に入力することを特徴とする請求項１又は２記載の遅延回路。
【請求項９】
前記計数手段は、
クロック入力と計数制御入力とを有するカウンタ手段により構成され、前記遅延手段の出力を前記計数制御入力に入力することを特徴とする請求項１又は２記載の遅延回路。
【請求項１０】
前記カウンタ手段は、
スキャン手段を有し、前記スキャン手段により前記カウンタ手段の計数値を読み出すことを特徴とする請求項８又は９記載の遅延回路。
【請求項１１】
複数の信号を入力し、それぞれ遅延して出力する複数の遅延手段と、
通常動作時の複数の入力信号又は試験動作時の複数の入力信号のいずれかを選択し、前記複数の遅延手段にそれぞれ入力する選択手段と、
前記複数の遅延手段の出力をそれぞれ反転し、前記試験動作時の入力信号として出力する複数の反転手段と、
前記複数の遅延手段の出力波形をそれぞれ計数する複数の計数手段とを有することを特徴とする遅延回路。
【請求項１２】
入力された信号を遅延して出力する遅延素子と、通常動作時の入力信号又は試験動作時の入力信号のいずれかを選択して前記遅延素子に入力する選択器とを有する遅延回路の試験方法において、
前記遅延素子の遅延時間を設定するステップと、
前記選択器により前記試験動作時の入力信号を選択するステップと、
前記遅延素子の出力を反転して前記試験動作時の入力信号として出力することにより発振波形を出力するステップと、
前記発振波形を計数するステップとを有することを特徴とする遅延回路の試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、測定対象ディレイラインをファンクション試験により測定可能とする遅延回路及び該回路の試験方法に関する。
【背景技術】
【０００２】
図１は、ディレイ値が選択的に設定可能にされた従来のディレイライン(遅延回路)の試験方法を説明する概略図である。すなわち図１に示すようにディレイライン４はＬＳＩ内において論理ゲートなどによって構成され、必要とする遅延時間を設定し各種信号の同期を取るためにもっぱら利用されるものである。ディレイラインの遅延時間は用途によって各種設定されるためＬＳＩ内に設けられたディレイラインの遅延時間をあらかじめ試験して遅延時間特性を把握するため、従来は、入力側、出力側に試験端子２，６を持たせ、入力側の端子２から所定波形を持つ試験信号１を入力し、入力側のバッファアンプ３を経由してディレイライン４に印加し、ディレイライン４から出力される信号を出力側のバッファアンプ５を経由して出力側の試験端子６から取り出し、取り出した信号波形７を所定の観測機器で観測して、遅延時間特性をＡＣ試験により確認していた。このように従来技術では、図１に示すようにディレイラインの試験をＡＣ的に実施していた。【０００３】
ところで最近のＬＳＩ実装では回路内部における位相調整を数多く必要とするため、複数のディレイラインを内蔵しており、内蔵した全てのディレイラインを従来技術どおりに試験するためには出力波形観測用端子数が膨大になってしまうという課題があった。またＡＣ測定をディレイ値を変えて複数回行うことになるため試験時間が長くなってしまうという課題もあった。このため従来はディレイラインの試験を行わずに省略することも多く、端子を引き出していない場合には障害発生時に解析が不可能になってしまうという課題があった。
【発明の開示】
【０００４】
本発明の遅延回路は、通常動作時の入力信号又は試験動作時の入力信号のいずれかを選択することが可能に構成される。そして通常動作時の入力信号が選択された場合には、通常動作時の入力信号が選択された遅延時間を経て通常出力に出力される。一方、試験動作時の入力信号が遅延回路に入力されるように選択された場合には、選択された遅延時間を反転出力としてループさせて発振回路を構成し、発振信号を試験動作時の入力信号として遅延回路に入力し、その出力をカウンタに接続し、カウンタにより発振波形を計数する。計数値はスキャン方式により読み取る。ここで、微小な遅延時間を測定できるよう、発振回路にオフセットバッファを介在させ、さらに広い遅延時間の設定幅に対応するためカウンタ前段には分周器を持たせる。これにより遅延時間をファンクション的に測定する。
【０００５】
このように本発明は、遅延回路の動作モードを通常入力から試験入力に切り替えて遅延時間をカウンタによりデジタル値で計数しスキャンアウト動作させることでファンクション試験が実現できる。これにより試験用入出力端子を削減できるとともに、ファンクション試験により大幅に試験時間を短縮することができる。さらに、間接的に遅延回路の状態を観測できるため回路障害発生時の解析を容易に行うことができる。
【図面の簡単な説明】
【０００６】
【図１】ディレイ値が選択的に設定可能にされた従来のディレイラインの試験方法を説明する概略図である。
【図２】本実施例の第１の実施形態に係る遅延回路および該回路の試験方法を説明する概略図である。
【図３】本実施例の第１の実施形態に係る遅延回路の試験方法を実施して所定のディレイライン値に対するカウンタ入力周期、カウンタ値の関係を示す表である。
【図４】本実施例の第１の実施形態に係る遅延回路の試験方法においてディレイライン値=50psの場合のタイムチャートを示す図である。
【図５】本実施例の第２の実施形態に係る遅延回路および該回路の試験方法を説明する概略図である。
【図６】本実施例の第２の実施形態に係る遅延回路の試験方法を実施して所定のディレイライン値に対するカウンタ入力周期、カウンタ値の関係を示す表である。
【図７】本実施例の第２の実施形態に係る遅延回路の試験方法においてディレイライン値=50psの場合のタイムチャートを示す図である。
【図８】本実施例の実施形態に係るディレイラインの変形例を示す図である。
【図９】本実施例の実施形態に係るディレイラインの他の変形例を示す図である。
【図１０】図９に示した容量値選択部の具体的構成例を示す図である。
【図１１】図１０に示した容量値選択部の他の変形例を示す図である。
【図１２】本実施例の実施形態に係るディレイラインがＬＳＩ中に複数内蔵される構成例を示す図である。
【図１３】本実施例の実施形態に係る遅延回路の通常動作／試験動作の切り替えに係る動作シーケンスを説明する図である。
【発明を実施するための最良の形態】
【０００７】
以下、実施形態の一例を、図面を参照しながら詳細に説明する。
［実施形態１］
図２は、第１の実施形態に係る遅延回路および該回路の試験方法を説明する概略図である。図２に示すように第１の実施形態に係る遅延回路は、少なくとも、入力された信号を遅延して出力するディレイライン１１と、通常動作時の入力信号８又は試験動作時の入力信号２１のいずれかを選択可能にするセレクタ１２と、ディレイライン１１の出力を反転して試験動作時の入力信号２１として出力するインバータ(オフセットバッファ)１３と、ディレイライン１１の出力波形を計数するカウンタ１４と、を備えて構成されている。前記構成においてさらに、セレクタ１２に対して、制御信号９により試験動作時の入力信号２１の入力を制御するアンド回路１５を備えている。またさらに、広いディレイライン設定幅に対応するためカウンタ１４前段に分周器１６を備えている。カウンタ１４は、クロック入力端子１７を有し、ディレイラインの出力をクロック入力端子１７に入力することでディレイライン１１の出力波形を計数する。カウンタ１４の計数値は、カウンタ１４へのスキャンイン１９、スキャンアウト２０により読み出すようにしている。なおインバータ(オフセットバッファ)１３は、微小なディレイラインを測定できるようにするために試験動作時の入力となるパス２１に挿入され、ディレイライン１１はディレイ値が選択できるよう構成されている。【０００８】
次に第１の実施形態に係る遅延回路の試験について説明する。試験動作時には、使用パス選択信号１０をセレクタ１２に加え、セレクタ１２を通常入力側から試験信号入力側に切り替える。次に、アンド回路１５の入力に制御信号(発振制御信号)９を加えると、ディレイライン１１の出力はオフセットバッファ１３、アンド回路１５の他の入力、セレクタ１２を介してディレイライン１１の入力にループさせられ、このパスの設定により発振回路が形成される。発振を開始することで分周器１６は分周を開始し、さらにカウンタ１４のカウント動作を開始させるためにカウンタイネーブル１８してカウンタ１４による計数を開始させる。カウンタイネーブル１８の期間を所定に設定しておくことによりカウンタイネーブル１８の期間における計数を実行させる。カウンタ１４による計数終了に応じてスキャンアウト動作を実行して計数値を読み出す。なお、ディレイライン１１が数10psと遅延時間が小さい場合、発振回路を構成することが困難になるため、試験動作時の入力となるパス２１に挿入されるオフセットバッファ１３により遅延時間を増やし、発振回路を構成する。さらにディレイライン１１が数10ps〜数nsと幅が広い場合は分周器１６を配置し、カウンタビット数とクロック入力周期を適切な値に設定する。【０００９】
図３は、第１の実施形態に係る遅延回路の試験方法を実施して所定のディレイライン値に対するカウンタ入力周期、カウンタ値の関係を示す表である。図３に示す表においてディレイライン値が50psの場合、カウンタ入力周期が8.8nsになるケースについて説明すると、いまオフセットバッファ分のディレイ=500ps、分周器１６の分周比= 1/８、8BITカウンタとした場合は、カウンタ入力周期は(500+50)*2*8=8800ps=8.8nsとなり、カウンタイネーブル期間=1.0μsとした場合にはカウンタ値=113を得る。このカウンタ値をスキャンアウト２０することでファンクション的にディレイラインを試験することが可能となる。上記においてはディレイライン値=50psの例について説明したが、他のディレイライン値であっても同様にして求めることができる。なお、設定したディレイ値に対して予測される計数値が得られないことで間接的にディレイラインの状態が観測でき、これにより障害発生時の解析を容易に行うことができる。【００１０】
図４は、第１の実施形態に係る遅延回路の試験方法においてディレイライン値=50psの場合のタイムチャートを示す図である。図４において使用パス選択信号１０を通常入力側に切り替えているときはループリセットであり、非発振状態である。使用パス選択信号１０を試験信号入力側に切り替えると、ループが形成され、切り替えた後、暫くは発振器が発振準備中となり、発振制御信号９がアンド回路１５の一方の入力に入力されることで発振が開始され、1.0μsのカウンタイネーブル１８が印加されると、発振器出力が分周器１６に入力されるとともに分周器１６出力がカウンタ１４のクロック入力１７に印加されて計数が始まる。カウンタイネーブル１８が終了した時点の計数値は113となり、その計数値をスキャンアウト動作によって読み取る。なお発振制御信号がカウンタイネーブル１８と同期するように制御されている場合にはカウンタイネーブル１８の終了で発振回路の発振も終了する。【００１１】
［実施形態２］
図５は、第２の実施形態に係る遅延回路および該回路の試験方法を説明する概略図である。図５に示すように第２の実施形態に係る遅延回路は、少なくとも、入力された信号を遅延して出力するディレイライン１１と、通常動作時の入力信号８又は試験動作時の入力信号２１のいずれかを選択可能にするセレクタ１２と、ディレイライン１１の出力を反転して試験動作時の入力信号２１として出力するインバータ(オフセットバッファ)１３と、ディレイライン１１の出力波形を計数するカウンタ１４と、を備えて構成されている。前記構成においてさらに、セレクタ１２に対して、制御信号９により試験動作時の入力信号２１の入力を制御するアンド回路１５を備えている。またさらに、広いディレイライン設定幅に対応するためカウンタ１４前段に分周器やカウンタなどから成る分周手段２２を備えている。ディレイライン１１の出力波形を計数するカウンタ１４は、クロック入力端子１７およびカウンタイネーブル端子１８を有し、所定のクロックをクロック入力端子１７に印加すると共にディレイライン１1の出力をカウンタイネーブル端子１８に入力することでディレイライン１１の出力波形を計数する。カウンタ１４の計数値は、カウンタへのスキャンイン１９、スキャンアウト２０により読み出すようにしている。なおインバータ(オフセットバッファ)１３は、微小なディレイラインを測定できるようにするために試験動作時の入力となるパス２１に挿入され、ディレイライン１１はディレイ値が選択できるよう構成されている。【００１２】
次に第２の実施形態に係る遅延回路の試験について説明する。試験動作時には、使用パス選択信号１０をセレクタ１２に加え、セレクタ１２を通常入力側から試験信号入力側に切り替える。次に、アンド回路１５の入力に制御信号(発振制御信号)９を加えると、ディレイライン１１の出力はオフセットバッファ１３、アンド回路１５の他の入力、セレクタ１２を介してディレイライン１１の入力にループさせられ、このパスの設定により発振回路が形成される。発振を開始することで分周手段２２は分周を開始し、さらに所定時間だけカウンタイネーブル１８し、その間にクロック入力端子１７に入力されるクロックを計数してカウンタ値とする。カウンタイネーブル１８の終了に応じてカウンタ１４に対するスキャンアウト動作を実行してカウンタ値を読み出す。なお、ディレイライン１１が数10psと遅延時間が小さい場合、発振回路を構成することが困難になるため、試験動作時の入力となるパス２１に挿入されるオフセットバッファ１３により遅延時間を増やし、発振回路を構成する。さらにディレイライン１１が数10ps〜数nsと幅が広くなることを予定して分周手段２２を配置してカウンタイネーブル１８期間を設定するとともに所定のクロックをクロック入力端子１７に印加して、カウンタビット数が適切な値になるよう設定する。【００１３】
図６は、第２の実施形態に係る遅延回路の試験方法を実施して所定のディレイライン値に対するカウンタイネーブル周期、カウンタ値の関係を示す表である。図６に示す表においてディレイライン値が50psの場合、カウンタイネーブル周期が17.6nsになるケースについて説明すると、いまオフセットバッファ分のディレイ=500ps、分周手段２２の分周比= 1/16、カウンタクロック=1.0GHzとした場合は、カウンタイネーブル周期は(500+50)*2*8=17600ps=17.6nsとなり、このカウンタイネーブル周期=17.6nsにカウンタ１４によりカウンタクロック=1.0GHzを計数してカウンタ値=17を得る。このカウンタ値をスキャンアウト２０することでファンクション的にディレイラインを試験することが可能となる。上記においてはディレイライン値=50psの例について説明したが、他のディレイライン値であっても同様にして求めることができる。なお、設定したディレイ値に対して予測される計数値が得られないことで間接的にディレイラインの状態が観測でき、これにより障害発生時の解析を容易に行うことができる。【００１４】
図７は、第２の実施形態に係る遅延回路の試験方法においてディレイライン値=50psの場合のタイムチャートを示す図である。図７において使用パス選択信号１０を通常入力側に切り替えているときはループリセットであり、非発振状態である。使用パス選択信号１０を試験信号入力側に切り替えると、ループが形成され、切り替えた後、暫くは発振器が発振準備中となり、発振制御信号９がアンド回路１５の一方の入力に入力されることで発振が開始され、これに伴い分周器やカウンタなどから成る分周手段２２が分周を行ってその出力でカウンタイネーブル１８がカウンタイネーブル端子に印加され、それと同時にカウンタ１４はクロック入力端子１７に印加されたクロックを計数し始める。分周手段２２が32個のパルスを分周出力として出力すると、つまり17.6nsになると、カウンタイネーブル１８は終了する。この間、1.0GHzのクロックをカウンタ１４が計数するので、その計数値=17となり、その計数値をスキャンアウト動作によって読み取る。なお発振制御信号９はループ形成後に分周手段２２が分周を開始する前に印加されるようにし、またカウンタイネーブル終了後に解除されるようにする。【００１５】
［変形例］
図８は、上記実施形態に係る遅延回路におけるディレイラインの変形例を示す図である。図８においては、図２及び図５に示すディレイライン１１に代えて、信号を駆動するドライバ手段３１と、ドライバ手段３１で受けた信号を容量の大きさ(数量)によって波形をなまらせて遅延する容量手段３２とで遅延手段を構成したものである。図８の例では４つの容量を並列に接続しているが、１つ以上であればその数量は幾つでも良い。【００１６】
図９は、図８の更なる変形例を示す図であり、信号を駆動するドライバ手段３１と、容量値を変えた複数の容量手段３３〜３５とを備え、当該複数の容量手段３３〜３５を容量値選択部３６(図２及び図５のディレイラインに示したディレイ値選択部に相当)で選択して異なる遅延時間を出力するよう構成したものである。【００１７】
図１０は、図９に示した容量値選択部の具体的構成例を示す図である。図１０において図９に示した容量値選択部３６は、使用する遅延手段を選択する選択スイッチ３７と、設定した値によって選択スイッチ３７のいずれを動作させるかを選択するレジスタ手段３８とを備えて構成されている。選択スイッチ３７は例えばPMOSFETで構成され、PMOSFETのゲートにレジスタ手段３８によって設定した値が印加されるように構成される。図１０の例では、レジスタ手段３８に設定された値「０」が遅延時間１のPMOSFETのゲートに印加算され使用遅延手段３３が選択されて出力OUTに導かれる。【００１８】
図１１は、図１０の更なる変形例を示す図であり、容量値選択用の値の設定をスキャン方式によってレジスタ値がシフトするスキャン手段３９により実現した例を示すものである。すなわち図１１においては、スキャンイン(scan-in)４０によりレジスタ値がシフトするスキャン手段３９に容量値選択用の値を流し込み、スキャンチェーンを作ってスキャンアウト(scan-out)４１させるよう構成している。これにより容量値選択用の値をスキャン方式で設定・変更することが可能となるので、スキャンデータによって容量値選択を行わせることができる。【００１９】
図１２は、実施形態に係るディレイラインがＬＳＩ中に複数内蔵される構成例を示す図である。すなわち今まで説明してきた遅延回路(ディレイライン)はそれぞれ単独の構成についてのものであるが、図１２の構成では、遅延回路(ディレイライン)をＬＳＩの中に複数内蔵するよう構成したものである。図１２に示すようにＬＳＩ５０内に遅延回路(ディレイライン)が複数内蔵される場合であっても、個々の遅延回路(ディレイライン)１１に対して、それぞれ、通常動作入力端子８、通常動作出力端子２３、反転回路１３、通常動作/試験動作選択回路１２、遅延時間選択回路３６、計数回路１４を備えているので、各々のディレイラインについて上述した方法で試験を実施することができる。ただ遅延回路(ディレイライン)がＬＳＩ５０の中に複数内蔵されているので、どの遅延回路(ディレイライン)に対して試験するかについて、ＬＳＩ５０の外に備えられた動作選択部５１により動作選択されたディレイライン１１を試験して計数回路１４でディレイライン１１の出力波形を計数し、その計数値をスキャンイン５２、スキャンアウト５３を持つスキャン方式により読み取るようにしている。このようにＬＳＩ５０の中に複数のディレイライン１１が内蔵されている構成であっても上述したのと同様の試験を実施することが可能である。【００２０】
図１３は、実施形態に係る遅延回路の通常動作／試験動作の切り替えに係る動作シーケンスを説明する図である。図１３において遅延回路１１の動作が、現在は、通常動作に切り替えられているものとする。ここで遅延時間選択回路３６より遅延時間を選択する(1A)。これにより通常動作入力８より遅延回路１１に設定された遅延時間を経て通常動作出力２３へ信号が伝送される(1B)。次いで、ＬＳＩ外部に設けた動作選択部５１の通常動作と試験動作を選択する信号１０により遅延回路１１の動作を切り替える(2)。通常動作/試験動作選択回路１２で遅延回路１１の動作を切り替えると反転回路１３を経て試験動作ループ２１が形成され、遅延回路１１の遅延時間により決定される周期の発振波形が出力される(3)。なお図１３では遅延回路１１における第２の遅延時間が選択されていることを示している。そして遅延回路１１の遅延時間により決定される数、すなわち計数回路１４に入力される周期や入力回数、の計数が行われる(4)。計数回路１４に計数された値はスキャン方式で読み取られる。このように本発明を使用することで試験用入出力端子の削減、ファンクション試験による大幅な試験時間短縮を図ることができる。また間接的にディレイラインの状態が観測できるため障害発生時の解析も容易となる。
【産業上の利用可能性】
【００２１】
実施形態に係るディレイラインがＬＳＩ中に複数内蔵される構成例は、他のファンクション試験に応用することが可能である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【手続補正書】
【提出日】平成21年4月1日(2009.4.1)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
入力された信号を遅延して出力する遅延手段と、
通常動作時の入力信号又は試験動作時の入力信号のいずれかを選択して前記遅延手段に入力する選択手段と、
前記遅延手段の出力を反転して前記試験動作時の入力信号として出力する反転手段と、
前記遅延手段の出力波形を計数する計数手段とを有することを特徴とする遅延回路。
【請求項２】
前記遅延回路はさらに、
前記選択手段に対して、制御信号により前記試験動作時の入力信号の入力を制御する制御手段を有することを特徴とする請求項１記載の遅延回路。
【請求項３】
前記遅延回路はさらに、
前記遅延手段の出力を分周して前記計数手段に出力する分周手段を有することを特徴とする請求項１又は２記載の遅延回路。
【請求項４】
前記遅延手段は、
信号を駆動するドライバ手段と、
前記ドライバ手段の出力に接続される容量手段とを有することを特徴とする請求項１乃至３のいずれかに記載の遅延回路。
【請求項５】
前記遅延回路はさらに、
前記遅延時間に対応する設定値が格納され、前記設定値を前記遅延手段に出力するレジスタ手段を有することを特徴とする請求項１乃至４のいずれかに記載の遅延回路。
【請求項６】
前記レジスタ手段はさらに、
スキャン手段を有し、前記スキャン手段により前記設定値が格納されることを特徴とする請求項５記載の遅延回路。
【請求項７】
複数の信号を入力し、それぞれ遅延して出力する複数の遅延手段と、
通常動作時の複数の入力信号又は試験動作時の複数の入力信号のいずれかを選択し、前記複数の遅延手段にそれぞれ入力する選択手段と、
前記複数の遅延手段の出力をそれぞれ反転し、前記試験動作時の入力信号として出力する複数の反転手段と、
前記複数の遅延手段の出力波形をそれぞれ計数する複数の計数手段とを有することを特徴とする遅延回路。
【請求項８】
入力された信号を遅延して出力する遅延素子と、通常動作時の入力信号又は試験動作時の入力信号のいずれかを選択して前記遅延素子に入力する選択器とを有する遅延回路の試験方法において、
前記遅延素子の遅延時間を設定するステップと、
前記選択器により前記試験動作時の入力信号を選択するステップと、
前記遅延素子の出力を反転して前記試験動作時の入力信号として出力することにより発振波形を出力するステップと、
前記発振波形を計数するステップとを有することを特徴とする遅延回路
【国際調査報告】
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