(57)【要約】  被試験デバイスを試験する試験装置であって、メイン試験命令列を記憶するメイン命令記憶部と、メイン試験命令列に含まれるサブルーチン呼出命令が実行されたことに応じて実行されるサブ試験命令列を記憶するサブ命令記憶部と、メイン試験命令列から順次に命令を読み出して実行し、実行した命令に対応する試験パターンおよび当該試験パターンを出力するためのタイミングの組を指定するタイミングセット情報を出力し、サブルーチン呼出命令を実行したことを条件として、当該サブルーチン呼出命令により指定されるサブ試験命令列から順次に命令を読み出して実行し、実行した命令に対応する試験パターンおよびメイン試験命令列におけるサブルーチン呼出命令の以前の命令に対応する試験パターンのタイミングセット情報を出力するパターン発生部と、試験パターンに応じた試験信号を生成し、タイミングセット情報により指定されたタイミングにおいて被試験デバイスに供給する試験信号出力部とを備える試験装置を提供する。
2008114701.tif 000002
【特許請求の範囲】
【請求項１】
被試験デバイスを試験する試験装置であって、
メイン試験命令列を記憶するメイン命令記憶部と、
前記メイン試験命令列に含まれるサブルーチン呼出命令が実行されたことに応じて実行されるサブ試験命令列を記憶するサブ命令記憶部と、
前記メイン試験命令列から順次に命令を読み出して実行し、実行した命令に対応する試験パターンおよび当該試験パターンを出力するためのタイミングの組を指定するタイミングセット情報を出力し、前記サブルーチン呼出命令を実行したことを条件として、当該サブルーチン呼出命令により指定される前記サブ試験命令列から順次に命令を読み出して実行し、実行した命令に対応する試験パターンおよび前記メイン試験命令列における前記サブルーチン呼出命令の以前の命令に対応する試験パターンのタイミングセット情報を出力するパターン発生部と、
前記試験パターンに応じた試験信号を生成し、前記タイミングセット情報により指定されたタイミングにおいて前記被試験デバイスに供給する試験信号出力部と
を備える試験装置。
【請求項２】
前記パターン発生部は、前記タイミングセット情報を承継することを指定する承継モードが設定されていることを条件として、前記サブ試験命令列に含まれる各命令に対応する試験パターンのタイミングセット情報に代えて、前記メイン試験命令列における前記サブルーチン呼出命令の以前において実行した命令に対応する試験パターンのタイミングセット情報を出力する
請求項１に記載の試験装置。
【請求項３】
前記パターン発生部は、前記メイン試験命令列における前記サブルーチン呼出命令において指定されたタイミングセット情報を出力する
請求項１に記載の試験装置。
【請求項４】
前記メイン試験命令列に含まれるアルゴリズム呼出命令が実行されたことに応じて実行されるパターン発生アルゴリズムを記憶するパターン発生アルゴリズム記憶部を更に備え、
前記パターン発生部は、
前記アルゴリズム呼出命令を実行したことを条件として、当該アルゴリズム呼出命令により指定される前記パターン発生アルゴリズムを読み出して、読み出したパターン発生アルゴリズムに従った試験パターンおよび前記メイン試験命令列における前記アルゴリズム呼出命令の以前の命令に対応する試験パターンのタイミングセット情報を出力する
請求項１に記載の試験装置。
【請求項５】
前記パターン発生部は、前記タイミングセット情報を承継することを指定する承継モードが設定されていることを条件として、前記パターン発生アルゴリズムに従って出力される試験パターンのタイミングセット情報に代えて、前記メイン試験命令列における前記アルゴリズム呼出命令の以前において実行した命令に対応する試験パターンのタイミングセット情報を出力する
請求項４に記載の試験装置。
【請求項６】
被試験デバイスを試験する試験装置であって、
メイン試験命令列を記憶するメイン命令記憶部と、
前記メイン試験命令列に含まれるアルゴリズム呼出命令が実行されたことに応じて実行されるパターン発生アルゴリズムを記憶するパターン発生アルゴリズム記憶部と、
前記メイン試験命令列から順次に命令を読み出して実行し、実行した命令に対応する試験パターンおよび当該試験パターンを出力するためのタイミングの組を指定するタイミングセット情報を出力し、前記アルゴリズム呼出命令を実行したことを条件として、当該アルゴリズム呼出命令により指定される前記パターン発生アルゴリズムを読み出して、読み出したパターン発生アルゴリズムに従った試験パターンおよび前記メイン試験命令列における前記アルゴリズム呼出命令の以前の命令に対応する試験パターンのタイミングセット情報を出力するパターン発生部と、
前記試験パターンに応じた試験信号を生成し、前記タイミングセット情報により指定されたタイミングにおいて前記被試験デバイスに供給する試験信号出力部と
を備える試験装置。
【請求項７】
電子デバイスであって、
被試験回路と、
前記被試験回路を試験する試験回路とを備え、
前記試験回路は、
メイン試験命令列を記憶するメイン命令記憶部と、
前記メイン試験命令列に含まれるサブルーチン呼出命令が実行されたことに応じて実行されるサブ試験命令列を記憶するサブ命令記憶部と、
前記メイン試験命令列から順次に命令を読み出して実行し、実行した命令に対応する試験パターンおよび当該試験パターンを出力するためのタイミングの組を指定するタイミングセット情報を出力し、前記サブルーチン呼出命令を実行したことを条件として、当該サブルーチン呼出命令により指定される前記サブ試験命令列から順次に命令を読み出して実行し、実行した命令に対応する試験パターンおよび前記メイン試験命令列における前記サブルーチン呼出命令の以前の命令に対応する試験パターンのタイミングセット情報を出力するパターン発生部と、
前記試験パターンに応じた試験信号を生成し、前記タイミングセット情報により指定されたタイミングにおいて前記被試験回路に供給する試験信号出力部と
を有する電子デバイス。
【請求項８】
電子デバイスであって、
被試験回路と、
前記被試験回路を試験する試験回路とを備え、
前記試験回路は、
メイン試験命令列を記憶するメイン命令記憶部と、
前記メイン試験命令列に含まれるアルゴリズム呼出命令が実行されたことに応じて実行されるパターン発生アルゴリズムを記憶するパターン発生アルゴリズム記憶部と、
前記メイン試験命令列から順次に命令を読み出して実行し、実行した命令に対応する試験パターンおよび当該試験パターンを出力するためのタイミングの組を指定するタイミングセット情報を出力し、前記アルゴリズム呼出命令を実行したことを条件として、当該アルゴリズム呼出命令により指定される前記パターン発生アルゴリズムを読み出して、読み出したパターン発生アルゴリズムに従った試験パターンおよび前記メイン試験命令列における前記アルゴリズム呼出命令の以前の命令に対応する試験パターンのタイミングセット情報を出力するパターン発生部と、
前記試験パターンに応じた試験信号を生成し、前記タイミングセット情報により指定されたタイミングにおいて前記被試験回路に供給する試験信号出力部と
を有する電子デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、試験装置および電子デバイスに関する。特に本発明は、被試験デバイスを試験する試験装置および被試験回路を試験する試験回路を備える電子デバイスに関する。本出願は、下記の米国特許出願に関連する。文献の参照による組み込みが認められる指定国については、下記の出願に記載された内容を参照により本出願に組み込み、本出願の一部とする。
１．米国特許出願  １１／６８９，５０６    出願日  ２００７年０３月２１日
【背景技術】
【０００２】
半導体等の被試験デバイスを試験する試験装置が知られている。試験装置は、所定の論理パターンの試験信号を被試験デバイスに供給し、当該試験信号に応じて被試験デバイスから出力される信号を検出する。そして、試験装置は、検出した信号と期待値と比較することにより、当該被試験デバイスの良否を判定する。【０００３】
試験装置は、試験パターンを順次に発生するパターン発生器と、試験パターンに応じた論理の試験信号を出力する試験信号出力部とを備える。パターン発生器は、メモリに格納されたシーケンスデータ（試験命令列）から順次に命令を読み出し、読み出した命令を実行する。そして、パターン発生器は、実行した各命令に対応するパターンデータをメモリから読み出し、読み出したパターンデータを試験パターンとして順次に出力する。これにより、試験装置は、所定の論理パターンの試験信号を被試験デバイスに供給することができる。【０００４】
また、パターン発生器は、サブルーチンを用いて記述されたシーケンスデータを実行することもできる（例えば、日本国特許出願公開公報  ２００１−１９４４３１号参照）。パターン発生器は、メイン試験命令列中に記述されたサブルーチン呼出命令を実行した場合、対応するサブ試験命令列をメモリから読み出して実行する。これにより、パターン発生器は、繰り返し実行される試験命令列を共通化して記憶することができる。【０００５】
ところで、シーケンスデータには、試験パターンを出力するためのタイミングを指定するタイミングセット情報が、各命令に対応して記述されている。従って、パターン発生器は、試験パターンが同一であっても、当該試験パターンを発生するタイミングが異なる場合、異なる命令を実行する。すなわち、パターン発生器は、同一の試験パターンを発生する試験命令列であっても、当該試験パターンを発生するタイミングが異なる試験命令列については、１つのサブルーチンとして共通して記憶することができなかった。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
そこで本発明の１つの側面においては、上記の課題を解決することのできる試験装置および電子デバイスを提供することを目的とする。この目的は請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【課題を解決するための手段】
【０００７】
即ち、本発明の第１の形態においては、被試験デバイスを試験する試験装置であって、メイン試験命令列を記憶するメイン命令記憶部と、メイン試験命令列に含まれるサブルーチン呼出命令が実行されたことに応じて実行されるサブ試験命令列を記憶するサブ命令記憶部と、メイン試験命令列から順次に命令を読み出して実行し、実行した命令に対応する試験パターンおよび当該試験パターンを出力するためのタイミングの組を指定するタイミングセット情報を出力し、サブルーチン呼出命令を実行したことを条件として、当該サブルーチン呼出命令により指定されるサブ試験命令列から順次に命令を読み出して実行し、実行した命令に対応する試験パターンおよびメイン試験命令列におけるサブルーチン呼出命令の以前の命令に対応する試験パターンのタイミングセット情報を出力するパターン発生部と、試験パターンに応じた試験信号を生成し、タイミングセット情報により指定されたタイミングにおいて被試験デバイスに供給する試験信号出力部とを備える試験装置を提供する。【０００８】
本発明の第２の形態においては、被試験デバイスを試験する試験装置であって、メイン試験命令列を記憶するメイン命令記憶部と、メイン試験命令列に含まれるアルゴリズム呼出命令が実行されたことに応じて実行されるパターン発生アルゴリズムを記憶するパターン発生アルゴリズム記憶部と、メイン試験命令列から順次に命令を読み出して実行し、実行した命令に対応する試験パターンおよび当該試験パターンを出力するためのタイミングの組を指定するタイミングセット情報を出力し、アルゴリズム呼出命令を実行したことを条件として、当該アルゴリズム呼出命令により指定されるパターン発生アルゴリズムを読み出して、読み出したパターン発生アルゴリズムに従った試験パターンおよびメイン試験命令列におけるアルゴリズム呼出命令の以前の命令に対応する試験パターンのタイミングセット情報を出力するパターン発生部と、試験パターンに応じた試験信号を生成し、タイミングセット情報により指定されたタイミングにおいて被試験デバイスに供給する試験信号出力部とを備える試験装置を提供する。【０００９】
本発明の第３の形態においては、電子デバイスであって、被試験回路と、被試験回路を試験する試験回路とを備え、試験回路は、メイン試験命令列を記憶するメイン命令記憶部と、メイン試験命令列に含まれるサブルーチン呼出命令が実行されたことに応じて実行されるサブ試験命令列を記憶するサブ命令記憶部と、メイン試験命令列から順次に命令を読み出して実行し、実行した命令に対応する試験パターンおよび当該試験パターンを出力するためのタイミングの組を指定するタイミングセット情報を出力し、サブルーチン呼出命令を実行したことを条件として、当該サブルーチン呼出命令により指定されるサブ試験命令列から順次に命令を読み出して実行し、実行した命令に対応する試験パターンおよびメイン試験命令列におけるサブルーチン呼出命令の以前の命令に対応する試験パターンのタイミングセット情報を出力するパターン発生部と、試験パターンに応じた試験信号を生成し、タイミングセット情報により指定されたタイミングにおいて被試験回路に供給する試験信号出力部とを有する電子デバイスを提供する。【００１０】
本発明の第４の形態においては、  電子デバイスであって、被試験回路と、被試験回路を試験する試験回路とを備え、試験回路は、メイン試験命令列を記憶するメイン命令記憶部と、メイン試験命令列に含まれるアルゴリズム呼出命令が実行されたことに応じて実行されるパターン発生アルゴリズムを記憶するパターン発生アルゴリズム記憶部と、メイン試験命令列から順次に命令を読み出して実行し、実行した命令に対応する試験パターンおよび当該試験パターンを出力するためのタイミングの組を指定するタイミングセット情報を出力し、アルゴリズム呼出命令を実行したことを条件として、当該アルゴリズム呼出命令により指定されるパターン発生アルゴリズムを読み出して、読み出したパターン発生アルゴリズムに従った試験パターンおよびメイン試験命令列におけるアルゴリズム呼出命令の以前の命令に対応する試験パターンのタイミングセット情報を出力するパターン発生部と、試験パターンに応じた試験信号を生成し、タイミングセット情報により指定されたタイミングにおいて被試験回路に供給する試験信号出力部とを有する電子デバイスを提供する。【００１１】
なお上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションも又発明となりうる。
【図面の簡単な説明】
【００１２】
【図１】図１は、本発明の一つの実施形態に係る試験装置２００の構成の一例を示す図である。
【図２】図２は、試験モジュール１００の構成の一例を示す図である。
【図３】図３は、パターンリストメモリ１４が格納するパターンリスト、メインメモリ４０が格納するシーケンスデータ、及びパターンデータの一例を説明する図である。
【図４】図４は、本発明の実施形態に係るパターン発生部７０の構成の一例を示す図である。
【図５】図５は、シーケンスデータ（メイン試験命令列およびサブ試験命令列）の一例を示す。
【図６】図６は、タイミングセットにより指定される試験周期および変化点の一例を示す。
【図７】図７は、タイミングセットの設定が記述されたテーブルを示す。
【図８】図８は、メイン試験命令列およびサブ試験命令列の一例、並びに、タイミングセット情報の置き換えの一例を示す。
【図９】図９は、本発明の実施形態の変形例に係るパターン発生部７０の構成の一例を示す図である。
【図１０】図１０は、メイン試験命令列およびアルゴリズムパターン発生器３３０により実行されるパターン発生アルゴリズムの一例、並びに、タイミングセット情報の置き換えの一例を示す。
【図１１】図１１は、本発明の一つの実施形態に係る電子デバイス４００の構成の一例を示す図である。
【符号の説明】
【００１３】
１０  チャネル制御部
１２  インターフェイス部
１４  パターンリストメモリ
１６  結果メモリ
２０  パターン発生制御部
３０  レート発生部
４０  メインメモリ
５０  チャネル回路
５２  波形成形部
５４  ドライバ
５６  タイミング発生部
５８  コンパレータ
６０  タイミング比較部
６２  判定部
６４  キャプチャメモリ
７０  パターン発生部
８０  ベクタ発生部
９０  パターンキャッシュメモリ
１００  試験モジュール
１１０  システム制御装置
１３０  サイト制御装置
１４０  切替部
２００  試験装置
３００  被試験デバイス
３１０  シーケンスキャッシュメモリ
３１２  メイン命令記憶部
３１４  サブ命令記憶部
３１６  パターン発生アルゴリズム記憶部
３２０  命令実行部
３３０  アルゴリズムパターン発生器
４００  電子デバイス
４１０  被試験回路
４２０  試験回路
４３０  入出力ピン
４４０  ＢＩＳＴピン
【発明を実施するための最良の形態】
【００１４】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。【００１５】
図１は、本発明の一つの実施形態に係る試験装置２００の構成の一例を示す図である。試験装置２００は、半導体回路等の被試験デバイス３００を試験する装置であって、システム制御装置１１０、複数のサイト制御装置１３０、切替部１４０、及び複数の試験モジュール１００を備える。【００１６】
システム制御装置１１０は、試験装置２００が被試験デバイス３００の試験に用いる試験制御プログラム、試験プログラム、及び試験データ等を外部のネットワーク等を介して受信し、格納する。複数のサイト制御装置１３０は、通信ネットワークを介してシステム制御装置１１０と接続される。【００１７】
サイト制御装置１３０ａ〜ｃは、いずれかの被試験デバイス３００の試験を制御する。例えば複数のサイト制御装置１３０は、複数の被試験デバイス３００と一対一に対応して設けられ、それぞれのサイト制御装置１３０は、対応する被試験デバイス３００の試験を制御する。【００１８】
図１においては、サイト制御装置１３０ａは被試験デバイス３００ａの試験を制御し、サイト制御装置１３０ｂは被試験デバイス３００ｂの試験を制御する。これに代えて、複数のサイト制御装置１３０は、それぞれ複数の被試験デバイス３００の試験を制御してもよい。【００１９】
より具体的には、サイト制御装置１３０は、システム制御装置１１０から試験制御プログラムを取得し実行する。次に、サイト制御装置１３０は、試験制御プログラムに基づいて、対応する被試験デバイス３００の試験に用いる試験プログラム（例えば、後述するシーケンスデータ）及び試験データ（例えば、後述するパターンデータ）をシステム制御装置１１０から取得する。そして、切替部１４０を介して当該被試験デバイス３００の試験に用いる１又は複数の試験モジュール１００等のモジュールに格納する。次に、サイト制御装置１３０は、試験プログラム及び試験データに基づく試験の開始を切替部１４０を介して試験モジュール１００に指示する。そして、サイト制御装置１３０は、試験が終了したことを示す割込み等を例えば試験モジュール１００から受信し、試験結果に基づいて次の試験を試験モジュール１００に行なわせる。【００２０】
切替部１４０は、複数のサイト制御装置１３０のそれぞれを、当該サイト制御装置１３０が制御する１又は複数の試験モジュール１００に接続して、これらの間の通信を中継する。ここで、予め定められた一のサイト制御装置１３０は、試験装置２００の使用者や試験制御プログラム等の指示に基づいて、複数のサイト制御装置１３０のそれぞれを、当該サイト制御装置１３０が被試験デバイス３００の試験に用いる１以上の試験モジュール１００に接続させるべく切替部１４０を設定してよい。【００２１】
例えば、図１においては、サイト制御装置１３０ａは、複数の試験モジュール１００ａに接続する様に設定され、これらを用いて被試験デバイス３００ａの試験を行なう。ここで、他のサイト制御装置１３０が試験モジュール１００を用いて被試験デバイス３００を試験するための構成及び動作は、サイト制御装置１３０ａが被試験デバイス３００ａを試験するための構成及び動作と略同様である。以下では、サイト制御装置１３０ａが被試験デバイス３００ａを試験するための構成及び動作を中心に説明する。【００２２】
試験モジュール１００ａは、サイト制御装置１３０ａの指示に基づいて、被試験デバイス３００ａの試験に用いる試験信号を生成すべきタイミング信号を生成する。また、いずれかの試験モジュール１００ａは、他の試験モジュール１００ａにおける試験結果を受信して、試験結果の良否に対応したシーケンスを実行してよい。【００２３】
複数の試験モジュール１００ａは、被試験デバイス３００ａが有する複数の端子の一部ずつにそれぞれ接続され、サイト制御装置１３０ａにより格納されたシーケンスデータ及びパターンデータに基づいて被試験デバイス３００ａの試験を行なう。被試験デバイス３００ａの試験において、試験モジュール１００ａは、後述するパターンリストにより指定されたシーケンスデータ及びパターンデータに基づいて、パターンデータから試験信号を生成して、当該試験モジュール１００ａに接続された被試験デバイス３００ａの端子に試験信号を供給する。【００２４】
次に、試験モジュール１００ａは、被試験デバイス３００ａが試験信号に基づいて動作した結果出力する出力信号を取得し、期待値と比較する。ここで複数の試験モジュール１００ａは、シーケンスデータ及びパターンデータに基づいて、試験信号のサイクル周期を動的に変化させるべく、異なるサイクル周期に基づいて試験信号を生成してよい。【００２５】
また、試験モジュール１００ａは、試験プログラムの処理が完了した場合や、試験プログラムの実行中に異常が生じた場合等において、サイト制御装置１３０ａに対して割込みを発生する。この割込みは、切替部１４０を介して当該試験モジュール１００ａに対応するサイト制御装置１３０ａに通知され、サイト制御装置１３０ａが有するプロセッサにより割込み処理が行われる。【００２６】
以上において、試験装置２００は、オープンアーキテクチャにより実現され、オープンアーキテクチャ規格を満たす各種のモジュールを使用することができる。そして、試験装置２００は、試験モジュール１００等のモジュールを、切替部１４０が有する任意の接続スロットに挿入して使用することができる。【００２７】
この際、試験装置２００の使用者等は、例えばサイト制御装置１３０ａを介して切替部１４０の接続形態を変更し、被試験デバイス３００の試験に用いる複数のモジュールを、当該被試験デバイス３００の試験を制御するサイト制御装置１３０に接続させることができる。これにより、試験装置２００の使用者は、複数の被試験デバイス３００のそれぞれの端子数、端子の配置、端子の種類、又は試験の種類等に応じて適切なモジュールを選択し、試験装置２００に実装することができる。【００２８】
また、試験装置２００、及び試験モジュール１００は、試験対象となる被試験回路と共に同一の電子デバイスに設けられた試験回路であってもよい。当該試験回路は、電子デバイスのＢＩＳＴ回路等として実現され、被試験回路を試験することにより電子デバイスの診断等を行う。これにより、当該試験回路は、被試験回路となる回路が、電子デバイスが本来目的とする通常動作を行うことができるかどうかをチェックすることができる。【００２９】
また、試験装置２００、及び試験モジュール１００は、試験対象となる被試験回路と同一のボード又は同一の装置内に設けられた試験回路であってもよい。このような試験回路も、上述したように被試験回路が本来目的とする通常動作を行うことができるかどうかをチェックすることができる。【００３０】
図２は、試験モジュール１００の構成の一例を示す図である。試験モジュール１００は、チャネル制御部１０及び複数のチャネル回路５０を有する。本例では、一つのチャネル回路５０の機能及び構成を説明するが、他のチャネル回路５０も同一の機能及び構成を有してよい。【００３１】
それぞれのチャネル回路５０は、被試験デバイス３００の対応する入出力ピンに接続され、当該入出力ピンに試験信号を供給してよい。また、それぞれのチャネル回路５０は、当該入出力ピンからの出力信号を測定してよい。尚、被試験デバイス３００の入出力ピンは、入力ピン又は出力ピンのいずれかであってもよい。【００３２】
チャネル制御部１０は、それぞれのチャネル回路５０を制御する。例えばチャネル制御部１０は、それぞれのチャネル回路５０を制御して試験信号を生成させる。また、チャネル制御部１０は、それぞれのチャネル回路５０を制御して、被試験デバイス３００の出力信号を測定させる。【００３３】
また、チャネル制御部１０は、いずれかのチャネル回路５０における測定結果に基づいて、他のチャネル回路５０を制御してもよい。例えば、いずれかのチャネル回路５０における測定結果が所定の条件を満たすまで、他の少なくとも一つのチャネル回路５０に所定の動作を繰り返し行わせ、測定結果が所定の条件を満たした場合に、当該他のチャネル回路５０に、次に行うべき動作を行わせてよい。【００３４】
チャネル制御部１０は、インターフェイス部１２、パターンリストメモリ１４、結果メモリ１６、パターン発生制御部２０、メインメモリ４０、レート発生部３０、及びパターン発生部７０を有する。インターフェイス部１２は、サイト制御装置１３０と、試験モジュール１００との間でデータを受け渡す。【００３５】
メインメモリ４０は、複数種類のシーケンスデータと、シーケンスデータに対応するパターンデータとを格納する。メインメモリ４０は、サイト制御装置１３０から与えられるシーケンスデータ及びパターンデータを、被試験デバイス３００の試験前に予め格納してよい。【００３６】
例えばサイト制御装置１３０は、インターフェイス部１２に、シーケンスデータ、パターンデータ、及びこれらのデータをメインメモリ４０の指定アドレスに格納すべき命令を入力してよい。パターン発生制御部２０は、インターフェイス部１２が受け取った命令に応じて、これらのデータをメインメモリ４０に格納する。【００３７】
シーケンスデータは、例えば順次実行すべき命令群を示すデータ（試験命令列）であってよい。パターンデータは、例えば論理値パターンを示すデータであり、複数の命令と一対一に対応付けて格納されてよい。例えばシーケンスデータは、それぞれのパターンデータを、所定の順序で出力させることにより、試験パターンを生成させる命令群であってよい。【００３８】
このとき、シーケンスデータは、それぞれのパターンデータを複数回用いて、試験パターンを生成してよい。例えばシーケンスデータは、ループ命令、ジャンプ命令等を含んでよい。チャネル制御部１０が、このようなシーケンスデータを実行することにより、対応するパターンデータを展開して、シーケンスデータ及びパターンデータに応じた試験信号を生成することができる。メインメモリ４０が格納するシーケンスデータ及びパターンデータの一例は、図３において後述する。【００３９】
パターンリストメモリ１４は、メインメモリ４０が格納したシーケンスデータを実行すべき順序を示すパターンリストを格納する。例えばパターンリストメモリ１４は、実行すべきシーケンスデータの、メインメモリ４０におけるアドレスを順次指定するパターンリストを格納してよい。パターンリストメモリ１４は、メインメモリ４０と同様に、サイト制御装置１３０から与えられるパターンリストを、被試験デバイス３００の試験前に予め格納してよい。パターンリストは、上述した試験制御プログラムの一例であってよく、試験制御プログラムの一部であってもよい。【００４０】
パターン発生制御部２０は、被試験デバイス３００の試験を開始する場合に、パターンリストメモリ１４からパターンリストを読み出す。例えばサイト制御装置１３０から試験を開始する旨の命令を受けた場合に、パターン発生制御部２０は、パターンリストメモリ１４からパターンリストを読み出してよい。【００４１】
パターン発生制御部２０は、メインメモリ４０が格納したシーケンスデータ及び対応するパターンデータを、パターンリストに基づく順序で読み出す。パターン発生制御部２０は、読み出したシーケンスデータを、パターン発生部７０のベクタ発生部８０に送信する。また、パターン発生制御部２０は、読み出したパターンデータを、パターン発生部７０のパターンキャッシュメモリ９０に送信する。【００４２】
パターン発生制御部２０は、後段の回路のキャッシュメモリ、ＦＩＦＯ等に、所定の空き領域が生じた場合に、次のシーケンスデータ及びパターンデータを読み出して送信してよい。この場合、パターン発生制御部２０は、シーケンスデータ及びパターンデータを格納すべき全てのキャッシュメモリ、ＦＩＦＯ等に、所定の空き領域が生じたことを条件として、次のシーケンスデータ及びパターンデータを読み出して、これらのキャッシュメモリ、ＦＩＦＯ等に送信してよい。【００４３】
パターン発生部７０は、パターン発生制御部２０から順次受け取るシーケンスデータ及びパターンデータに基づいて、試験パターンを順次生成する。本例のパターン発生部７０は、ベクタ発生部８０及びパターンキャッシュメモリ９０を有する。【００４４】
上述したように、ベクタ発生部８０は、パターン発生制御部２０からシーケンスデータを受け取る。ベクタ発生部８０は、受け取ったシーケンスデータを格納するシーケンスキャッシュメモリを有してよい。パターンキャッシュメモリ９０は、パターン発生制御部２０からパターンデータを受け取り、所定のアドレスに格納する。【００４５】
ベクタ発生部８０は、シーケンスキャッシュメモリに格納したシーケンスデータを順次実行して、パターンキャッシュメモリ９０のアドレスを順次指定する。例えばシーケンスデータの各命令には、当該命令に応じて指定すべきパターンデータのアドレスが対応付けられていてよい。そして、ベクタ発生部８０は、シーケンスデータに含まれるループ命令、ジャンプ命令等に応じてパターンキャッシュメモリ９０のアドレスを順次指定する。【００４６】
パターンキャッシュメモリ９０は、順次指定されるアドレスのパターンデータを出力する。このような構成により、シーケンスデータ及びパターンデータに応じた論理パターンを有する試験パターンを生成することができる。また、シーケンスキャッシュメモリ及びパターンキャッシュメモリ９０は、シーケンスデータの実行が終了した場合に、当該シーケンスデータ及び対応するパターンデータの記憶領域を開放してよい。シーケンスデータは、命令群の末尾に、シーケンスデータの終了を示す終了命令を有してよい。【００４７】
それぞれのチャネル回路５０は、パターン発生部が出力する試験パターンに基づいて試験信号を成形して、被試験デバイス３００に入力する。また被試験デバイス３００の出力信号を測定する。チャネル回路５０は、波形成形部５２、ドライバ５４、タイミング発生部５６、コンパレータ５８、タイミング比較部６０、判定部６２、及びキャプチャメモリ６４を有する。【００４８】
波形成形部５２は、パターン発生部７０が生成した試験パターンに基づいて、試験信号を成形する。例えば波形成形部５２は、当該試験パターンに応じた論理パターンを有する試験信号を生成してよい。また、波形成形部５２は、与えられるタイミング信号に応じて、試験信号を生成してよい。例えば波形成形部５２は、与えられるタイミング信号に応じて論理値が遷移する試験信号を生成してよい。【００４９】
ドライバ５４は、波形成形部５２が生成した試験信号を、被試験デバイス３００に入力する。ドライバ５４は、波形成形部５２が生成した試験信号がＨ論理を示すときに所定のＨレベルの電圧を出力して、試験信号がＬ論理を示すときに所定のＬレベルの電圧を出力することにより、試験信号の電圧レベルを、被試験デバイス３００に入力すべき信号レベルに変換してよい。【００５０】
コンパレータ５８は、被試験デバイス３００の出力信号を受け取り、出力信号の電圧レベルと、予め設定される参照レベルとを比較することにより、出力信号を２値の論理信号に変換してよい。例えばコンパレータ５８は、出力信号の電圧レベルが参照レベルより大きい場合にＨ論理を出力して、出力信号の電圧レベルが参照レベル以下である場合にＬ論理を出力してよい。【００５１】
タイミング比較部６０は、与えられるストローブ信号に応じて、コンパレータ５８が出力する信号の論理値を取得する。これにより、出力信号の論理パターンを検出することができる。【００５２】
タイミング発生部５６は、予め与えられるタイミングセットの設定値に応じて、上述したタイミング信号及びストローブ信号を生成する。例えばタイミング発生部５６は、レート発生部３０からタイミングセットに応じた周期で与えられるレート信号を、与えられるタイミングセットに応じた遅延量で遅延させたタイミング信号及びストローブ信号を生成してよい。【００５３】
タイミングセットは、例えば一つのシーケンスデータを実行する毎に、レート発生部３０及びタイミング発生部５６に与えられてよい。例えばメインメモリ４０は、当該シーケンスデータに対応するパターンデータの一部に、タイミングセットのデータを含んでよい。パターン発生部７０は、それぞれのシーケンスデータを実行する毎に、当該シーケンスデータに対応するタイミングセットを、レート発生部３０及びタイミング発生部５６に設定してよい。【００５４】
判定部６２は、タイミング比較部６０が検出した論理パターンと、期待値パターンとを比較する。これにより、被試験デバイス３００の良否を判定することができる。期待値パターンは、パターン発生部７０が生成してよい。例えば期待値パターンは、パターン発生部７０が生成する試験パターンに含まれる、被試験デバイス３００に入力される試験信号の論理パターンと同一であってよい。【００５５】
キャプチャメモリ６４は、判定部６２における判定結果を格納する。例えばキャプチャメモリ６４は、判定部６２におけるパス（一致）及びフェイル（不一致）の判定結果を、試験パターン毎に格納してよい。また、キャプチャメモリ６４は、判定部６２におけるフェイルの判定結果を選択して格納してもよい。【００５６】
また、チャネル制御部１０の結果メモリ１６は、それぞれのチャネル回路５０の判定部６２における判定結果を格納する。結果メモリ１６は、それぞれの判定部６２におけるパス（一致）及びフェイル（不一致）の判定結果を、試験パターン毎にそれぞれのチャネルに対応付けて格納してよい。また、結果メモリ１６は、それぞれの判定部６２におけるフェイルの判定結果を選択して格納してもよい。【００５７】
上述したように、キャプチャメモリ６４は、試験パターン毎のフェイル情報を、チャネル回路５０毎に格納してよい。これに対し、結果メモリ１６は、メインメモリ４０に格納されたシーケンスデータ毎のフェイル情報を、例えば被試験デバイス３００毎に格納してよい。【００５８】
図３は、パターンリストメモリ１４が格納するパターンリスト、メインメモリ４０が格納するシーケンスデータ、及びパターンデータの一例を説明する図である。上述したように、メインメモリ４０は、複数のシーケンスデータ（シーケンスデータ１、シーケンスデータ２、・・・）と、それぞれ対応するパターンデータを格納する。【００５９】
上述したように、シーケンスデータは、複数の命令を含む。パターン発生部７０は、それぞれの命令を実行した場合に、当該命令に対応するパターンデータを出力してよい。例えばシーケンスデータは、対応するパターンデータを出力して次の命令に移行するＮＯＰ命令、対応するパターンデータを出力して、更に所定のアドレスの命令にジャンプするＪＭＰ命令、対応するパターンデータを出力して、更に指定されたアドレス範囲の命令を所定の回数繰り返すＬＯＯＰ命令等を含んでよい。【００６０】
このような命令群を実行することにより、それぞれのパターンデータをシーケンスデータに応じた順序で出力して、所定の試験パターンを生成する。例えば、シーケンスデータ２を実行した場合、パターン発生部７０は、パターンデータＡを出力した後、パターンデータＢからパターンデータＣまでを、ＬＯＯＰ命令で指定される回数繰り返して出力する。【００６１】
また、メインメモリ４０は、複数のチャネル回路５０に共通して、シーケンスデータを格納してよい。また、メインメモリ４０は、それぞれのチャネル回路５０に対してパターンデータを格納してよい。例えばシーケンスデータのそれぞれの命令に対して、複数のチャネル回路５０に対応するパターンデータを格納してよい。図３の例では、メインメモリ４０は、各チャネル回路５０に対応するパターンデータを、それぞれのアドレスの異なるビット位置に格納する。【００６２】
パターンリストメモリ１４は、実行すべきシーケンスデータの順序を格納する。図３に示した例では、パターンリストメモリ１４は、シーケンスデータ２、シーケンスデータ１、・・・を順に指定するパターンリストを格納する。【００６３】
また、図２に示した例では、シーケンスデータ及びパターンデータを格納するメインメモリ４０をチャネル制御部１０に設けている。これに対し他の例では、シーケンスデータを格納するメインメモリ４０をチャネル制御部１０に設け、それぞれのチャネル回路５０のパターンデータを格納するメモリを、それぞれのチャネル回路５０に設けてもよい。【００６４】
この場合、それぞれのチャネル回路５０にパターンキャッシュメモリ９０を設けてよい。そして、ベクタ発生部８０が順次指定するアドレスを、それぞれのチャネル回路５０に設けたパターンキャッシュメモリ９０に分配してよい。【００６５】
図４は、本実施形態に係るパターン発生部７０の構成の一例を示す図である。ベクタ発生部８０は、シーケンスキャッシュメモリ３１０と、命令実行部３２０とを含む。【００６６】
シーケンスキャッシュメモリ３１０は、シーケンスデータ（試験命令列）をパターン発生制御部２０から受け取り、記憶する。シーケンスキャッシュメモリ３１０は、メイン命令記憶部３１２と、サブ命令記憶部３１４とを含む。メイン命令記憶部３１２は、シーケンスデータが有するメイン試験命令列を記憶する。サブ命令記憶部３１４は、シーケンスデータが有するサブ試験命令列を記憶する。サブ試験命令列は、メイン試験命令列に含まれるサブルーチン呼出命令が実行されたことに応じて実行される。【００６７】
命令実行部３２０は、メイン試験命令列から順次に命令を読み出して実行する。メイン試験命令列およびサブ試験命令列に含まれる各命令には、当該メイン試験命令列中または当該サブ試験命令列中における、当該命令の位置を示すオフセットが割り付けられている。【００６８】
命令実行部３２０は、命令を実行した場合、当該命令に割り付けられたオフセットを、当該命令に対応したパターンデータが格納されたパターンキャッシュメモリ９０のアドレスに変換する。命令実行部３２０は、当該アドレスをパターンキャッシュメモリ９０に与え、パターンキャッシュメモリ９０から実行した命令に対応するパターンデータを出力させる。パターンキャッシュメモリ９０は、パターンデータを、試験パターンとして波形成形部５２、タイミング発生部５６および判定部６２に供給する。【００６９】
また、メイン試験命令列およびサブ試験命令列に含まれる各命令には、対応する当該試験パターンを出力するためのタイミングの組を指定するタイミングセット情報（ＴＳ）が対応付けられている。命令実行部３２０は、命令を実行した場合、当該命令に対応付けられたタイミングセット情報を、パターンキャッシュメモリ９０から出力される試験パターンに対応させてレート発生部３０およびタイミング発生部５６に出力する。なお、タイミングセット情報は、試験パターンとともにパターンキャッシュメモリ９０に格納されていてもよい。この場合、命令実行部３２０は、命令に対応付けられたタイミングセット情報をパターンキャッシュメモリ９０から出力させて、レート発生部３０およびタイミング発生部５６に供給する。【００７０】
また、命令実行部３２０は、メイン試験命令列の先頭の命令から実行を開始し、当該メイン試験命令列に従った順序で命令を実行する。より具体的には、命令実行部３２０は、命令を実行し、実行した当該命令に応じて定められる次に実行すべき命令のオフセットを特定し、特定したオフセットの命令を試験命令列の中から読み出し、読み出した命令を実行する、といった処理を繰り返す。【００７１】
図５は、シーケンスデータ（試験命令列）の一例を示す。シーケンスデータには、一例として、ＮＯＰ命令、ジャンプ命令（ＪＭＰ命令）、待機命令（ＩＤＸＩ命令）、サブルーチン呼出命令（ＪＳＲ命令）、サブルーチンリターン命令（ＲＴＮ命令）および終了命令（ＥＸＩＴ命令）等が含まれてよい。【００７２】
命令実行部３２０は、ＮＯＰ命令を実行した場合、当該ＮＯＰ命令の次のオフセットが割り付けられた命令を次に実行すべき命令として特定する。命令実行部３２０は、ジャンプ命令（ＪＭＰ命令）を実行した場合、当該ＪＭＰ命令により指定されたオフセットが割り付けられた命令を、次に実行すべき命令として特定する。【００７３】
待機命令（ＩＤＸＩ命令）は、対応するパターンデータを指定した回数分繰り返し出力させる命令である。命令実行部３２０は、ＩＤＸＩ命令を実行した場合、当該ＩＤＸＩ命令を実行してから指定されたサイクルをカウントするまでの間においては次の命令に処理を移さない。そして、命令実行部３２０は、ＩＤＸＩ命令を実行した場合、指定されたサイクルが経過した後に、当該ＩＤＸＩ命令の次のオフセットが割り付けられた命令を、次に実行すべき命令として特定する。【００７４】
サブルーチン呼出命令（ＪＳＲ命令）は、指定したサブルーチンを呼び出し、呼び出したサブルーチンを実行させる命令である。命令実行部３２０は、ＪＳＲ命令を実行した場合、当該ＪＳＲ命令により指定されたサブルーチンの先頭の命令を次に実行すべき命令として特定する。【００７５】
サブルーチンリターン命令（ＲＴＮ命令）は、サブ試験命令列の実行を終了して、当該サブルーチンを呼び出した命令に処理を戻す命令である。命令実行部３２０は、ＲＴＮ命令を実行した場合、当該サブルーチンを呼び出した試験命令列におけるサブルーチン呼出命令（ＪＳＲ命令）の次のオフセットが割り付けられた命令を、次に実行すべき命令として特定する。【００７６】
終了命令（ＥＸＩＴ命令）は、メイン試験命令列の実行を終了させる命令である。命令実行部３２０は、ＥＸＩＴ命令を実行した場合、次に実行すべき命令を特定せず、当該メイン試験命令列の実行を終了する。【００７７】
図６は、タイミングセットにより指定される試験周期および変化点の一例を示す。図７は、タイミングセットの設定が記述されたテーブルを示す。【００７８】
チャネル回路５０は、本発明に係る試験信号出力部の一例であり、試験パターンに応じた試験信号を生成し、タイミングセット情報により指定されたタイミングにおいて被試験デバイス３００に供給する。チャネル回路５０は、試験パターンに応じた試験信号として、例えば、ＮＲＺ波形（例えば図６（Ａ）および図６（Ｂ）参照。）およびＲＺ波形（図６（Ｃ））等を、被試験デバイス３００に供給してよい。この場合において、チャネル回路５０は、試験パターンにより指定された波形（例えばＮＲＺ波形、ＲＺ波形等）を、タイミングセット情報により指定されたタイミングセットに含まれる周期（試験周期）で、出力する。更に、チャネル回路５０は、変化点（立上りエッジ又は立下りエッジ）の位相がタイミングセット情報により指定されたタイミングセットに含まれる位相（Ｔ１〜Ｔ４）となるように成形された波形（例えばＮＲＺ波形、ＲＺ波形等）を出力する。【００７９】
また、図７に示すように、命令実行部３２０は、タイミングセット情報として、例えば、試験周期（Ｒａｔｅ）、および、波形毎の変化点の試験周期の基準位相からの遅延量（Ｔ１〜Ｔ４）の組を指定するセット番号を、出力してよい。例えば、試験周期（Ｒａｔｅ）および遅延量（Ｔ１〜Ｔ４）の組が複数のセット番号（例えば、ＴＳ１〜ＴＳ２５６）毎に記述されたタイミングセットテーブルが予め設定されている場合、命令実行部３２０は、セット番号をタイミングセット情報として出力してよい。【００８０】
命令実行部３２０は、以上のようなタイミングセット情報をレート発生部３０およびタイミング発生部５６に供給する。レート発生部３０は、一例として、タイミングセットテーブルを予め記憶し、与えられたタイミングセット情報（セット番号）により指定されたタイミングセットに含まれる試験周期を選択する。そして、レート発生部３０は、選択した試験周期（Ｒａｔｅ）の基準位相を表すパルス信号を生成し、タイミング発生部５６に供給する。【００８１】
タイミング発生部５６は、試験パターンおよびタイミングセット情報を入力する。タイミング発生部５６は、一例として、タイミングセットテーブルを予め記憶し、与えられたタイミングセット情報（セット番号）により指定されたタイミングセットに含まれる複数の遅延量から、試験パターンにより指定された波形に対応する遅延量を選択する。【００８２】
タイミング発生部５６は、レート発生部３０により生成されたパルス信号を選択した遅延量分遅延し、タイミング信号を生成する。タイミング発生部５６は、生成したタイミング信号を波形成形部５２に供給する。波形成形部５２は、試験パターンにより指定された波形であって、タイミング信号により指定されたタイミングにおいて変化する波形を成形し、成形した波形を試験信号として出力する。【００８３】
また、タイミング発生部５６は、レート発生部３０により生成されたパルス信号に基づき、試験周期の例えば略中央のタイミングを示すストローブ信号を生成する。タイミング発生部５６は、生成したストローブ信号をタイミング比較部６０に供給する。タイミング比較部６０は、タイミング発生部５６から供給されたストローブ信号のタイミングにおいて、コンパレータ５８により入力された被試験デバイス３００の出力信号の論理値を取得する。【００８４】
図８は、メイン試験命令列およびサブ試験命令列の一例、並びに、タイミングセット情報の置き換えの一例を示す。上述したように、メイン試験命令列には、サブルーチン呼出命令（ＪＳＲ命令）が含まれてよい。命令実行部３２０は、サブルーチン呼出命令（ＪＳＲ命令）を実行したことを条件として、当該サブルーチン呼出命令（ＪＳＲ命令）により指定されるサブ試験命令列を、先頭の命令から順次に命令を読み出して実行する。【００８５】
ここで、サブ試験命令列に含まれる各命令の実行において、命令実行部３２０は、メイン試験命令列におけるサブルーチン呼出命令（ＪＳＲ命令）の以前の命令に対応する試験パターンのタイミングセット情報を出力する。すなわち、サブ試験命令列に含まれる各命令の実行において、命令実行部３２０は、当該サブ試験命令列に含まれる各命令に対応付けられたタイミングセット情報に代えて、当該サブ試験命令列を呼び出したサブルーチン呼出命令（ＪＳＲ命令）以前の命令に対応付けられたタイミングセット情報を出力する。命令実行部３２０は、一例として、メイン試験命令列におけるサブルーチン呼出命令（ＪＳＲ命令）において指定されたタイミングセット情報を出力してよい。【００８６】
これにより命令実行部３２０によれば、サブ試験命令列に含まれる各命令に対応する試験パターンを出力するためのタイミングの組を、メイン試験命令列に含まれる命令により設定することができる。従って、試験装置２００によれば、タイミングセット情報が異なるが試験パターンが同一のサブルーチンのシーケンスデータ及びパターンデータを、１つのサブルーチンとして共通化して記憶することができる。これにより、試験装置２００によれば、サブルーチンを格納するメモリ領域を小さくすることができる。【００８７】
なお、命令実行部３２０は、一例として、タイミングセット情報を承継するか否かが指定される承継モードレジスタを含んでよい。例えばサイト制御装置１３０は、試験に先立って、タイミングセット情報を承継することを指定する承継モードを、承継モードレジスタに設定してよい。この場合、承継モードレジスタに承継モードが設定されていないことを条件として、命令実行部３２０は、サブ試験命令列の各命令の実行において、当該サブ試験命令列に含まれる各命令に対応する試験パターンのタイミングセット情報を出力する。そして、承継モードが設定されていることを条件として、命令実行部３２０は、サブ試験命令列の各命令の実行において、サブ試験命令列に含まれる各命令に対応する試験パターンのタイミングセット情報に代えて、メイン試験命令列におけるサブルーチン呼出命令の以前において実行した命令に対応する試験パターンのタイミングセット情報を出力する。これにより、試験装置２００によれば、サブ試験命令列に含まれる各命令に対応する試験パターンのタイミングセット情報を、メイン試験命令列に含まれる命令により指定されるタイミング情報に置き換えるか否かを適応的に制御することができる。【００８８】
図９は、本実施形態の変形例に係るパターン発生部７０の構成の一例を示す図である。本変形例に係るパターン発生部７０は、図４に示した実施形態に係るパターン発生部７０の同一符号の部材と略同一の構成および機能を採るので、以下相違点を除き説明を省略する。【００８９】
パターン発生部７０は、アルゴリズムパターン発生器３３０を更に有する。アルゴリズムパターン発生器３３０は、与えられたパターン発生アルゴリズムに応じて、試験パターンを発生する。パターン発生アルゴリズムは、一例として、演算式を指定する演算命令を含む試験命令列であってよい。アルゴリズムパターン発生器３３０は、一例として、内部に演算器を含む。アルゴリズムパターン発生器３３０は、パターン発生アルゴリズムにより演算命令が与えられると、指定された演算を実行し、演算結果に応じた試験パターンを発生する。【００９０】
アルゴリズムパターン発生器３３０は、一例として、メイン試験命令列に含まれるアルゴリズム呼出命令（ＪＡＬ命令）が実行されたことに応じて実行する。アルゴリズムパターン発生器３３０は、実行時において、指定されたピンに対応するチャネル回路５０に対して、対応するパターンキャッシュメモリ９０に代わって、試験パターンを供給する。【００９１】
シーケンスキャッシュメモリ３１０は、パターン発生アルゴリズム記憶部３１６を更に含む。パターン発生アルゴリズム記憶部３１６は、アルゴリズムパターン発生器３３０により実行されるパターン発生アルゴリズムを記憶する。また、パターン発生アルゴリズムに含まれる各命令には、発生する試験パターンに対応したタイミングセット情報が対応付けられている。【００９２】
また、パターン発生部７０がアルゴリズムパターン発生器３３０を更に有する場合、シーケンスデータには、一例として、アルゴリズム呼出命令（ＪＡＬ命令）およびアルゴリズムリターン命令（ＥＸＩＴＡＬ命令）が含まれてよい。アルゴリズム呼出命令（ＪＡＬ命令）は、指定したパターン発生アルゴリズムを呼び出して実行させる命令である。命令実行部３２０は、ＪＡＬ命令を実行した場合、当該ＪＡＬ命令により指定されたパターン発生アルゴリズムの先頭の演算命令を次に実行すべき命令として特定する。【００９３】
アルゴリズムリターン命令（ＥＸＩＴＡＬ命令）は、パターン発生アルゴリズムの実行を終了して、当該パターン発生アルゴリズムを呼び出した命令に処理を戻す命令である。命令実行部３２０は、ＥＸＩＴＡＬ命令を実行した場合、当該パターン発生アルゴリズムを呼び出した試験命令列におけるアルゴリズム呼出命令（ＪＡＬ命令）の次のオフセットが割り付けられた命令を、次に実行すべき命令として特定する。【００９４】
図１０は、メイン試験命令列およびアルゴリズムパターン発生器３３０により実行されるパターン発生アルゴリズムの一例、並びに、タイミングセット情報の置き換えの一例を示す。命令実行部３２０は、アルゴリズム呼出命令（ＪＡＬ命令）を実行したことを条件として、当該アルゴリズム呼出命令（ＪＡＬ命令）により指定されるパターン発生アルゴリズムをアルゴリズムパターン発生器３３０により読み出させる。そして、命令実行部３２０は、アルゴリズムパターン発生器３３０に対して、読み出したパターン発生アルゴリズムに含まれる各演算命令を演算させ、演算結果に応じた試験パターンを出力させる。【００９５】
ここで、パターン発生アルゴリズムの実行において、命令実行部３２０は、メイン試験命令列におけるアルゴリズム呼出命令（ＪＡＬ命令）の以前の命令に対応する試験パターンのタイミングセット情報を出力する。命令実行部３２０は、一例として、メイン試験命令列におけるアルゴリズム呼出命令（ＪＡＬ命令）において指定されたタイミングセット情報を出力してよい。【００９６】
これにより命令実行部３２０によれば、パターン発生アルゴリズムに応じて出力される試験パターンを出力するためのタイミングの組を、メイン試験命令列に含まれる命令により設定することができる。従って、試験装置２００によれば、タイミングセット情報が異なるが同一の試験パターンを発生するパターン発生アルゴリズムを、１つのパターン発生アルゴリズムとして共通化して記憶することができる。これにより、試験装置２００によれば、パターン発生アルゴリズムを格納するメモリ領域を小さくすることができる。【００９７】
なお、命令実行部３２０は、一例として、例えば試験に先立って、タイミングセット情報を承継することを指定する承継モードが、サイト制御装置１３０により設定されてもよい。この場合、命令実行部３２０は、承継モードが設定されていることを条件として、パターン発生アルゴリズムに従って出力される試験パターンのタイミングセット情報に代えて、メイン試験命令列におけるアルゴリズム呼出命令の以前において実行した命令に対応する試験パターンのタイミングセット情報を出力する。【００９８】
図１１は、本発明の一つの実施形態に係る電子デバイス４００の構成の一例を示す図である。電子デバイス４００は、被試験回路４１０、試験回路４２０、入出力ピン４３０、及びＢＩＳＴピン４４０を有する。被試験回路４１０は、電子デバイス４００の実装時に動作する回路であってよい。被試験回路４１０は、電子デバイス４００の実装時に入出力ピン４３０から与えられる信号に応じて動作する。【００９９】
例えば電子デバイス４００がメモリデバイスである場合、被試験回路４１０は、電子デバイス４００のメモリセルを含む回路であってよい。例えば被試験回路４１０は、メモリセル及びメモリセルを制御する制御回路であってよい。制御回路は、メモリセルへのデータの書き込み、メモリセルからのデータの読み出しを制御する回路であってよい。【０１００】
試験回路４２０は、被試験回路４１０と同一の半導体チップに設けられ、被試験回路４１０を試験する。試験回路４２０は、図１から図１０に関連して説明した試験モジュール１００と同一の構成を有してよい。また試験回路４２０は、試験モジュール１００の一部の構成を有してもよい。また試験回路４２０は、試験モジュール１００の一部の機能を行う回路であってよい。例えば試験回路４２０は、結果メモリ１６を有さなくてよい。また試験回路４２０のレート発生部３０及びタイミング発生部５６は、固定されたタイミングセットの設定値により動作してよい。【０１０１】
また試験回路４２０は、外部の試験装置からＢＩＳＴピン４４０を介して被試験回路４１０のセルフテストを行う旨の信号が与えられた場合に、被試験回路４１０を試験してよい。ＢＩＳＴピン４４０は、電子デバイス４００の実装時には用いられないピンであることが好ましい。また試験回路４２０は、被試験回路４１０の試験結果を、ＢＩＳＴピン４４０から外部の試験装置に出力してよい。【０１０２】
外部の試験装置は、図１に関連して説明したサイト制御装置１３０と同様の動作を行ってよい。つまり、試験回路４２０を、図１から図１０に関連して説明した試験モジュール１００と同様に機能させるべく、試験制御プログラム、試験プログラム、試験データ等を試験回路４２０に供給してよい。【０１０３】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【国際調査報告】
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