【事件の表示】
　特願２０１４−　　２７２５「マイクロコントローラ装置及びその動作制御方法」拒絶査定不服審判事件〔平成２７年　７月２３日出願公開，特開２０１５−１３２８９４〕について，次のとおり審決する。
【結　論】
　本件審判の請求は，成り立たない。
【理　由】
第１　手続の経緯
　本願は，平成２６年１月９日の出願であって，平成２７年１１月３０日付けで拒絶の理由が通知され，これに対して，同年１２月２８日に意見書及び手続補正書が提出され，平成２８年５月６日付けで最後の拒絶の理由（以下，「最後の拒絶理由」という。）が通知されたが，当該通知に対して意見書等の提出がなされず，同年１１月２８日付けで拒絶査定がなされ，同査定の謄本は同年１２月６日に請求人に送達された。これに対して，平成２９年２月１０日に拒絶査定不服審判の請求がなされ，同時に手続補正がなされ，同年４月１９日に前置報告がなされたものである。
第２　平成２９年２月１０日付けの手続補正についての検討
１　補正の内容
　平成２９年２月１０日付けの手続補正（以下，「本件補正」という。）の内容は，平成２７年１２月２８日付けの手続補正により補正された特許請求の範囲の請求項１乃至６の記載
「【請求項１】
　ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）と、トリガ信号により起動されて所定の処理を実行する複数のペリフェラル回路と、上記複数のペリフェラル回路の起動を制御するペリフェラル制御手段と、が１チップ内に構成されるマイクロコントローラ装置であって、
　上記複数のペリフェラル回路の少なくとも一つは、
　外部デバイスの動作を制御し、
　上記ペリフェラル制御手段に対する終了条件一致信号を発生する終了条件一致信号発生手段と、
　上記ＣＰＵに対する割込み信号を発生する割込み信号発生手段と、
　上記外部デバイスの動作が正常に終了したか否かを判定する終了判定手段と、
　上記終了判定手段により上記外部デバイスの動作が正常終了と判定された場合は、当該ペリフェラル回路を次のトリガ信号の待機状態に移行させ、上記終了条件一致信号を出力し、正常終了でないと判定された場合は、上記割込み信号を出力する終了制御手段と、を備え
　上記終了条件一致信号と割込み信号は、それぞれ別の信号線から出力されることを特徴とするマイクロコントローラ装置。
　　【請求項２】
　上記終了条件一致信号発生手段と割込み信号発生手段と終了判定手段と終了制御手段を備えたペリフェラル回路は、
　当該ペリフェラル回路が実行する処理の終了条件を設定する終了条件設定手段をさらに備え、
　上記終了条件一致信号発生手段は、上記終了条件設定手段により設定した終了条件を満たした場合に、終了条件一致信号を発生し、
　上記ペリフェラル制御手段は、
　上記ペリフェラル回路が発生する上記終了条件一致信号が入力された場合に、上記終了条件一致信号を上記複数のペリフェラル回路のうちの一つを起動させるトリガ信号として、上記複数のペリフェラル回路中のどのペリフェラル回路に送信するかを設定するペリフェラル設定手段をさらに備え、
　当該マイクロコントローラ装置内部の上記複数のペリフェラル回路の起動と、外部デバイスの動作制御とを上記ＣＰＵを介在せずに連携動作させる
ことを特徴とする請求項１記載のマイクロコントローラ装置。
　　【請求項３】
　上記終了条件設定手段と上記ペリフェラル設定手段は、上記ＣＰＵにより設定されることを特徴とする請求項２記載のマイクロコントローラ装置。
　　【請求項４】
　上記複数のペリフェラル回路の動作中、上記ＣＰＵはスリープ状態であることを特徴とする請求項１乃至３いずれか記載のマイクロコントローラ装置。
　　【請求項５】
　上記終了条件一致信号発生手段は、上記終了判定手段により上記外部デバイスの動作が正常終了と判定され、且つ、上記終了条件設定手段により設定した終了条件を満たした場合に、終了条件一致信号を発生することを特徴とする請求項２又は３に記載のマイクロコントローラ装置。
　　【請求項６】
　ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）と、トリガ信号により起動されて所定の処理を実行する複数のペリフェラル回路と、上記複数のペリフェラル回路の起動を制御するペリフェラル制御手段と、が１チップ内に構成されるマイクロコントローラ装置の動作制御方法であって、
　上記複数のペリフェラル回路の少なくとも一つは、
　外部デバイスの動作を制御し、
　上記ペリフェラル制御手段に対する終了条件一致信号を発生する終了条件一致信号発生手段と、
　上記ＣＰＵに対する割込み信号を発生する割込み信号発生手段と、を備え、
　上記外部デバイスの動作が正常に終了したか否かを判定する終了判定ステップと、
　上記終了判定ステップにより上記外部デバイスの動作が正常終了と判定された場合は、当該ペリフェラル回路を次のトリガ信号の待機状態に移行させ、上記終了条件一致信号を出力し、正常終了でないと判定された場合は、上記割込み信号を出力する終了制御ステップと、を有し、
　上記終了条件一致信号と割込み信号は、それぞれ別の信号線から出力されることを特徴とするマイクロコントローラ装置の動作制御方法。」（以下，この特許請求の範囲に記載された請求項を「補正前の請求項」という。）
を，
「【請求項１】
　ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）と、トリガ信号により起動されて所定の処理を実行する複数のペリフェラル回路と、上記複数のペリフェラル回路の起動を制御するペリフェラル制御手段と、が１チップ内に構成されるマイクロコントローラ装置であって、
　上記複数のペリフェラル回
路は
　外部デバイスの動作を制御し、
上記外部デバイスの動作が正常でない場合に上記ＣＰＵに対する割込み信号を発生する割込み信号発生手段、又は、
　
当該ペリフェラル回路が実行する処理が終了した場合に上記ペリフェラル制御手段に対する終了信号を発生する終了信号発生手段、の何れかを備え、
　
上記割込み信号と上記終了信号は、それぞれ別の信号である
　　【請求項２】
　
上
　上記
終了信号発生手段を備えた
終了信号
終了信号
を備
　当該マイクロコントローラ装置内部の上記複数のペリフェラル回路の起動と、外部デバイスの動作制御とを上記ＣＰＵを介在せずに連携動作させる
ことを特徴とする請求項１記載のマイクロコントローラ装置。
　　【請求項３】
　
上
　　【請求項４】
　上記複数のペリフェラル回路の動作中、上記ＣＰＵはスリープ状態であることを特徴とする請求項１乃至３いずれか記載のマイクロコントローラ装置。
　　【請求項５】
　ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）と、トリガ信号により起動されて所定の処理を実行する複数のペリフェラル回路と、上記複数のペリフェラル回路の起動を制御するペリフェラル制御手段と、が１チップ内に構成されるマイクロコントローラ装置の動作制御方法であって、
　上記複数のペリフェラル回
路は
　外部デバイスの動作を制御し、
上記外部デバイスの動作が正常でない場合に上記ＣＰＵに対する割込み信号を発生するステップ、又は、
　
当該ペリフェラル回路が実行する処理が終了した場合に上記ペリフェラル制御手段に対する終了信号を発生するステップ、の何れか有し、
　
上記割込み信号と上記終了信号は、それぞれ別の信号である
に補正するものである。
　そして，本件補正は，願書に最初に添付した明細書，特許請求の範囲又は図面（以下，「出願当初の明細書等」という。）に記載した事項の範囲内においてなされており，特許法第１７条の２第３項の規定に適合している。
　また，本件補正は，特別な技術的特徴を変更（シフト補正）をしようとするものではなく，特許法第１７条の２第４項の規定に適合している。　
　
２　目的要件
　
　本件補正は上記「１　補正の内容」のとおり，本件審判の請求と同時にする補正であり，特許請求の範囲について補正をしようとするものであるから，本件補正が，特許法第１７条の２第５項の規定を満たすものであるか否か，すなわち，本件補正が，特許法第１７条の２第５項に規定する請求項の削除，特許請求の範囲の減縮（特許法３６条５項の規定により請求項に記載した発明を特定するために必要な事項を限定するものであって，その補正前の当該請求項に記載された発明とその補正後の当該請求項に記載される発明の産業上の利用分野及び解決しようとする課題が同一であるものに限る），誤記の訂正，或いは，明りょうでない記載の釈明（拒絶理由通知に係る拒絶の理由に示す事項についてするものに限る）の何れかを目的としたものであるかについて，以下に検討する。　
　
（１）補正前の請求項と補正後の請求項とを比較すると，補正後の請求項１乃至５は，補正前の請求項１乃至４及び６に対応する。
　
（２）よって，本件補正は，下記の補正事項１乃至７よりなるものである。
　
＜補正事項１＞　
　補正前の請求項１の
「上記複数のペリフェラル回路の少なくとも一つは、
　外部デバイスの動作を制御し、
　上記ペリフェラル制御手段に対する終了条件一致信号を発生する終了条件一致信号発生手段と、
　上記ＣＰＵに対する割込み信号を発生する割込み信号発生手段と、
　上記外部デバイスの動作が正常に終了したか否かを判定する終了判定手段と、
　上記終了判定手段により上記外部デバイスの動作が正常終了と判定された場合は、当該ペリフェラル回路を次のトリガ信号の待機状態に移行させ、上記終了条件一致信号を出力し、正常終了でないと判定された場合は、上記割込み信号を出力する終了制御手段と、を備え」との記載を，
　補正後の請求項１の
「上記複数のペリフェラル回路は、
　外部デバイスの動作を制御し、上記外部デバイスの動作が正常でない場合に上記ＣＰＵに対する割込み信号を発生する割込み信号発生手段、又は、
　当該ペリフェラル回路が実行する処理が終了した場合に上記ペリフェラル制御手段に対する終了信号を発生する終了信号発生手段、の何れかを備え」
との記載に変更する補正。
　
＜補正事項２＞
　補正前の請求項１の
「上記終了条件一致信号と割込み信号は、それぞれ別の信号線から出力される」との記載を，
　補正後の請求項１の
「上記割込み信号と上記終了信号は、それぞれ別の信号である」
との記載に変更する補正。
　
＜補正事項３＞
　補正前の請求項２の
「上記終了条件一致信号発生手段と割込み信号発生手段と終了判定手段と終了制御手段を備えたペリフェラル回路は、
 　当該ペリフェラル回路が実行する処理の終了条件を設定する終了条件設定手段をさらに備え、
 　上記終了条件一致信号発生手段は、上記終了条件設定手段により設定した終了条件を満たした場合に、終了条件一致信号を発生し、」との記載を削除すると共に，
「上記ペリフェラル制御手段は、
　上記ペリフェラル回路が発生する上記終了条件一致信号が入力された場合に、上記終了条件一致信号を上記複数のペリフェラル回路のうちの一つを起動させるトリガ信号として」との記載を，
　補正後の請求項２の
「上記ペリフェラル制御手段は、
　上記終了信号発生手段を備えたペリフェラル回路が発生する上記終了信号が入力された場合に、上記終了信号を上記複数のペリフェラル回路のうちの一つを起動させるトリガ信号として」との記載に変更する補正。
　
＜補正事項４＞
　補正前の請求項３の
「上記終了条件設定手段と上記ペリフェラル設定手段は」との記載を，
　補正後の請求項３の
「上記ペリフェラル設定手段は」との記載に変更する補正。
＜補正事項５＞
　補正前の請求項５を削除する補正。
＜補正事項６＞
　補正前の請求項６の
「上記複数のペリフェラル回路の少なくとも一つは、
　外部デバイスの動作を制御し、
　上記ペリフェラル制御手段に対する終了条件一致信号を発生する終了条件一致信号発生手段と、
　上記ＣＰＵに対する割込み信号を発生する割込み信号発生手段と、を備え、
　上記外部デバイスの動作が正常に終了したか否かを判定する終了判定ステップと、
　上記終了判定ステップにより上記外部デバイスの動作が正常終了と判定された場合は、当該ペリフェラル回路を次のトリガ信号の待機状態に移行させ、上記終了条件一致信号を出力し、正常終了でないと判定された場合は、上記割込み信号を出力する終了制御ステップと、を有し」との記載を，
　補正後の請求項５の
「上記複数のペリフェラル回路は、
　外部デバイスの動作を制御し、上記外部デバイスの動作が正常でない場合に上記ＣＰＵに対する割込み信号を発生するステップ、又は、
　当該ペリフェラル回路が実行する処理が終了した場合に上記ペリフェラル制御手段に対する終了信号を発生するステップ、の何れか有し」との記載に変更する補正。
＜補正事項７＞
　補正前の請求項６の
「上記終了条件一致信号と割込み信号は、それぞれ別の信号線から出力される」との記載を，
　補正後の請求項５の
「上記割込み信号と上記終了信号は、それぞれ別の信号である」との記載に変更する補正。
　
（３）補正事項１，６について
　
　補正前の請求項１の「複数のペリフェラル回路の少なくとも一つは、…（中略）…終了条件一致信号発生手段と、…割込み信号発生手段と、…終了判定手段と、…終了制御手段と、を備え」との記載を，補正後の請求項１の「上記複数のペリフェラル回路は、…（中略）…信号発生手段、又は、…終了信号発生手段、の何れかを備え」と変更する補正は，最後の拒絶理由において，理由１として，「ペリフェラル回路」の少なくとも一つが，終了条件一致信号発生手段，割込み信号発生手段，終了判定手段，終了制御手段全てを有することが，出願当初の明細書等の記載に新たな技術的事項を加える，所謂新規事項の追加にあたるものとして判断されたことに対応する補正であり，これらの手段の何れかをペリフェラル回路が有することを明確化するものとして，明りょうでない記載の釈明を目的としたものと認める。
（４）補正事項２，７について
　補正事項２及び７は，補正事項１及び６によって補正された「終了条件一致信号」を「終了信号」と明確化することに伴う補正であって，明りょうでない記載の釈明を目的としたものと認める。
（５）補正事項３について
　補正事項３は，最後の拒絶理由において，理由２として「終了条件一致信号を出力するための条件」が明確でないとされた補正前の請求項２で特定される事項を明確化するものであって，明りょうでない記載の釈明を目的としたものと認める。
（６）補正事項４について
　補正事項４は，補正事項３によって「終了条件設定手段」を削除することによって明確化された事項に伴う補正であって，明りょうでない記載の釈明を目的としたものと認める。
（７）補正事項５について
　補正事項５は，請求項を削除することを目的としたものと認める。
（８）むすび
　したがって，上記補正事項１乃至７のいずれも，明りょうでない記載の釈明（拒絶理由通知に係る拒絶の理由に示す事項についてするものに限る），又は請求項の削除を目的とするものであるから，本件補正は，特許法第１７条の２第５項の規定に適合するものである。
第３ 本願発明について
　本願請求項１に係る発明（以下，「本願発明」という。）は，本件補正によって補正された特許請求の範囲の請求項１に記載された次のとおりのものと認める。
「ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）と、トリガ信号により起動されて所定の処理を実行する複数のペリフェラル回路と、上記複数のペリフェラル回路の起動を制御するペリフェラル制御手段と、が１チップ内に構成されるマイクロコントローラ装置であって、
　上記複数のペリフェラル回路は、
　外部デバイスの動作を制御し、上記外部デバイスの動作が正常でない場合に上記ＣＰＵに対する割込み信号を発生する割込み信号発生手段、又は、
　当該ペリフェラル回路が実行する処理が終了した場合に上記ペリフェラル制御手段に対する終了信号を発生する終了信号発生手段、の何れかを備え、
　上記割込み信号と上記終了信号は、それぞれ別の信号であることを特徴とするマイクロコントローラ装置。」
第４　引用例に記載された事項及び引用発明
（１）引用例に記載された事項
　本願出願前に頒布又は電気通信回線を通じて公衆に利用可能となり，原審の拒絶査定の理由である平成２８年５月６日付けの最後の拒絶理由通知において引用された，特開２００８−２５０９８７号公報（平成２０年１０月１６日公開。以下「引用例」という。）には，対応する図面と共に以下の記載が認められる。（下線は当審で付加。以下同様。）
Ａ　「【０００１】
　本発明は、データプロセッサの内外で発生するイベントに応答する制御技術に関し、例えば
シングルチップのマイクロコンピュータ
Ｂ　「【０００５】
　しかしながら、従来の割り込み制御技術では、データ処理の高速化や中央処理の負担軽減が充分で無く、結局、システム全体のデータ処理効率が低下する、といった問題が残る。特に、機器組み込み制御用途のデータプロセッサにおいては、イベントの発生に従って時系列に複数の割り込み処理を順次行なって所望の制御動作を行うようなシーケンシャルな制御動作が繰り返される場合が多い。さらに、複数の制御動作を並列的に行いたい場合もある。そのような特質を考慮すれば、必要とされる処理の内容に応じて、必要とされる周辺回路の組み合わせと、周辺回路の動作順を規定して、イベントに対する応答処理を制御することの有用性が本発明者によって見出された。
【０００６】
　本発明の目的は、
データ処理の高速化や中央処理装置の負担軽減に資すること
【０００７】
　本発明の別の目的は、
機器組み込み制御用途におけるイベント応答制御の点でシステム全体のデータ処理効率を向上させること
Ｃ　「【００４６】
　図１には本発明の一例に係るマイクロコンピュータが例示される。マイクロコンピュータ（ＭＣＵ）１は、
命令を実行する中央処理装置（ＣＰＵ）
イベントリンクコントローラ（ＥＬＣ）
周辺バス１１には、割り込みコントローラ（ＩＮＴＣ）
シリアルコミュニケーションインタフェース回路（ＳＣＩ）
タイマ（ＴＭＲ）
Ｄ　「【００４７】
　特に制限されないが、データトランスファコントローラ３、Ａ／Ｄ変換器１４、Ｄ／Ａ変換器１５、
シリアルコミュニケーションインタフェース回路１６、タイマ１７
及びその他の回路２４は、その動作状態若しくは内部状態等に応じてイベント信号ＥＶＴを出力
イベント信号ＥＶＴは一方において割り込みコントローラ１３に供給され
割り込みコントローラ１３は
割込み要求信号ＩＲＱを発行して中央処理装置２にイベントに応答する割込み処理を実行させることを可能に
イベント信号ＥＶＴは他方においてイベントリンクコントローラ６に供給され
イベントリンクコントローラ６は
イベント信号ＥＶＴが供給されると
起動制御信号ＳＴＲを出力
イベント信号ＥＶＴを出力したり起動制御信号ＳＴＲを入力したりする回路を便宜上回路モジュールとも総称
Ｅ　「【００５０】
　図２には割り込みコントローラ１３による割り込み制御とイベントリンクコントローラ６による回路モジュールの起動制御を概念的に示してある。
回路モジュール（１７，１４・・・２４）からのイベント信号ＥＶＴの発生により割込みコントローラ１３からＣＰＵ２に割り込みを要求し、それに対応する割り込み処理プログラムをＣＰＵに実行させることにより、当該イベント信号ＥＶＴに応答する処理を回路モジュールを用いて実現
Ｆ　「【００５１】
　図３には起動制御信号によって指定される回路モジュールの主な動作の具体例が示される。図４には回路モジュールが出力するイベント信号の主な具体例が示される。
【００５２】
　
タイマ１７はカウント動作、コンペアマッチ動作及びインプットキャプチャ動作等が可能
対応する起動制御信号が入力されるとカウント動作、コンペアマッチ動作又はインプットキャプチャ動作等を開始
オーバーフロー、アンダーフロー、コンペアマッチ、及びインプットキャプチャの発生によって対応するイベント信号を出力
Ｇ　「【００５４】
　
ＳＣＩ１６は動作開始の起動制御信号の入力によって外部とのデータ送信又は受信動作を開始し、送信完了、受信完了、送信データエンプティー、受信データフル、転送エラー等に応じたイベント信号を出力
…（中略）…
【００５７】
　
割込みコントローラ１３はＣＰＵ２への割込み要求の発生に応答してイベント信号ＥＶＴを出力可能であ
Ｈ　「図１
」
Ｉ　「【００７１】
　図１８には
一定周期毎にチップ周辺（外部）の温度を測定してその結果を外部デバイスに送信する動作への適用例
サーミスタ５０の端子電圧をＡ／Ｄ変換器に入力し、その変換結果をＳＣＩ１６から外部デバイス（ＥＸＤＶＣ）５１に出力
動作周期はタイマ１７
を用い
タイマ動作の開始が指示されると、
タイムアウト毎にイベント信号ＥＶＴ＿Ａを出力
イベントリンクコントローラ６はイベント信号ＥＶＴ＿Ａに応答してＡ／Ｄ１４に起動制御信号ＳＴＲ＿Ａを与えてサーミスタ５０の端子電圧をディジタルデータに変換
変換完了後に
変換データをＳＣＩ１６のデータ出力レジスタに転送し
データ出力レジスタのデータを外部デバイス５１に向けて出力させ
Ｊ　「
」
（２）引用発明
ア　上記記載事項Ａより，引用例には，“シングルチップのマイクロコンピュータ”について記載されていると認められる。
イ　上記記載事項Ｃの「中央処理装置（ＣＰＵ）」との記載及びＨの図１より，「中央処理装置」は，“ＣＰＵ”を意味することは明らかであるから，引用例には，“データ処理の高速化やＣＰＵの負担軽減に資すること及び機器組み込み制御用途におけるイベント応答制御の点でシステム全体のデータ処理効率を向上させることを目的”とすることが記載されていると認められる。
ウ　上記記載事項Ｃ及び上記イで検討した事項より，引用例には，“マイクロコンピュータは，命令を実行するＣＰＵ，及びイベントリンクコントローラを有し，周辺バスには，割り込みコントローラ，シリアルコミュニケーションインタフェース回路，タイマ，が接続され”ることが記載されていると認められる。
エ　上記記載事項Ｄ及び上記イで検討した事項より，引用例には，“シリアルコミュニケーションインタフェース回路，タイマ，及びその他の回路は，その動作状態若しくは内部状態等に応じてイベント信号を出力し，前記イベント信号は一方において割り込みコントローラに供給され，割り込みコントローラは割込み要求信号を発行して前記ＣＰＵにイベントに応答する割込み処理を実行させることを可能にし，前記イベント信号は他方においてイベントリンクコントローラに供給され，前記イベントリンクコントローラは，イベント信号が供給されると起動制御信号を出力”すること，及び，“イベント信号を出力したり起動制御信号を入力したりする回路を便宜上回路モジュールと総称する”ことが記載されていると認められる。
オ　上記記載事項Ｅより，引用例には，“回路モジュールからのイベント信号の発生により割込みコントローラからＣＰＵに割り込みを要求し，それに対応する割り込み処理プログラムをＣＰＵに実行させることにより，当該イベント信号に応答する処理を回路モジュールを用いて実現”することが記載されていると認められる。
カ　上記記載事項Ｆより，引用例には，“タイマはカウント動作，コンペアマッチ動作及びインプットキャプチャ動作等が可能であり，対応する起動制御信号が入力されるとカウント動作，コンペアマッチ動作又はインプットキャプチャ動作等を開始し，オーバーフロー，アンダーフロー，コンペアマッチ，及びインプットキャプチャの発生によって対応するイベント信号を出力”することが記載されていると認められる。
キ　上記記載事項Ｇと記載事項Ｃの「シリアルコミュニケーションインタフェース回路（ＳＣＩ）１６」との記載より，引用例には，“シリアルコミュニケーションインタフェース回路は動作開始の起動制御信号の入力によって外部とのデータ送信又は受信動作を開始し，送信完了，受信完了，送信データエンプティー，受信データフル，転送エラー等に応じたイベント信号を出力”すること，及び“割込みコントローラはＣＰＵへの割込み要求の発生に応答してイベント信号を出力可能”であることが記載されていると認められる。
ク　上記記載事項Ｉより，引用例には，“一定周期毎にチップ周辺（外部）の温度を測定してその結果を外部デバイスに送信する動作への適用例において，サーミスタの端子電圧をＡ／Ｄ変換器に入力し，その変換結果をシリアルコミュニケーションインタフェース回路から外部デバイスに出力し，動作周期はタイマを用い，タイマ動作の開始が指示されると，前記タイマはタイムアウト毎にイベント信号を出力し，イベントリンクコントローラはイベント信号に応答して前記Ａ／Ｄ変換器に起動制御信号を与えて前記サーミスタの端子電圧をディジタルデータに変換させ，変換完了後に，当該変換データを前記シリアルコミュニケーションインタフェース回路のデータ出力レジスタに転送し，当該データ出力レジスタのデータを外部デバイスに向けて出力させる”ことが記載されていると認められる。
ケ　上記ア乃至クより，引用例には，次の発明（以下「引用発明」という。）が記載されていると認められる。
「シングルチップのマイクロコンピュータであって，
　データ処理の高速化やＣＰＵの負担軽減に資すること及び機器組み込み制御用途におけるイベント応答制御の点でシステム全体のデータ処理効率を向上させることを目的とし，
　前記マイクロコンピュータは，命令を実行するＣＰＵ，及びイベントリンクコントローラを有し，周辺バスには，割り込みコントローラ，シリアルコミュニケーションインタフェース回路，タイマ，が接続され，
　前記シリアルコミュニケーションインタフェース回路，タイマ，及びその他の回路は，その動作状態若しくは内部状態等に応じてイベント信号を出力し，前記イベント信号は一方において割り込みコントローラに供給され，割り込みコントローラは割込み要求信号を発行して前記ＣＰＵにイベントに応答する割込み処理を実行させることを可能にし，前記イベント信号は他方においてイベントリンクコントローラに供給され，前記イベントリンクコントローラは，イベント信号が供給されると起動制御信号を出力し，
　前記イベント信号を出力したり起動制御信号を入力したりする回路を便宜上回路モジュールと総称し，
　前記回路モジュールからのイベント信号の発生により割込みコントローラからＣＰＵに割り込みを要求し，それに対応する割り込み処理プログラムをＣＰＵに実行させることにより，当該イベント信号に応答する処理を回路モジュールを用いて実現し，
　前記タイマはカウント動作，コンペアマッチ動作及びインプットキャプチャ動作等が可能であり，対応する起動制御信号が入力されるとカウント動作，コンペアマッチ動作又はインプットキャプチャ動作等を開始し，オーバーフロー，アンダーフロー，コンペアマッチ，及びインプットキャプチャの発生によって対応するイベント信号を出力し，
　前記シリアルコミュニケーションインタフェース回路は動作開始の起動制御信号の入力によって外部とのデータ送信又は受信動作を開始し，送信完了，受信完了，送信データエンプティー，受信データフル，転送エラー等に応じたイベント信号を出力し，
　前記割込みコントローラはＣＰＵへの割込み要求の発生に応答してイベント信号を出力可能であり，
　一定周期毎にチップ周辺（外部）の温度を測定してその結果を外部デバイスに送信する動作への適用例において，サーミスタの端子電圧をＡ／Ｄ変換器に入力し，その変換結果をシリアルコミュニケーションインタフェース回路から外部デバイスに出力し，動作周期はタイマを用い，タイマ動作の開始が指示されると，前記タイマはタイムアウト毎にイベント信号を出力し，イベントリンクコントローラはイベント信号に応答して前記Ａ／Ｄ変換器に起動制御信号を与えて前記サーミスタの端子電圧をディジタルデータに変換させ，変換完了後に，当該変換データを前記シリアルコミュニケーションインタフェース回路のデータ出力レジスタに転送し，当該データ出力レジスタのデータを外部デバイスに向けて出力させる
　マイクロコンピュータ。」
第５　対比・判断
１　対比
　本願発明と引用発明とを対比する。
（１）引用発明の「ＣＰＵ」は，本願発明の「ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）」に相当する。
（２）引用発明において，「回路モジュール」と総称される，「シリアルコミュニケーションインタフェース回路，タイマ及びその他の回路」は，本願発明の「ペリフェラル回路」に相当し，当該ペリフェラル回路は複数であるといえる。
（３）引用発明の「シリアルコミュニケーションインタフェース回路」は，「動作開始の起動制御信号の入力によって外部とのデータ送信又は受信動作を開始し，送信完了，受信完了，送信データエンプティー，受信データフル，転送エラー等に応じたイベント信号を出力」するものであり，「起動制御信号」により起動されて所定の処理を実行しているといえるから，引用発明の「起動制御信号」は，本願発明の「トリガ信号」に相当する。
（４）引用発明の「イベントリンクコントローラ」は，「起動制御信号を出力」して，「タイマ」においては，「カウント動作，コンペアマッチ動作又はインプットキャプチャ動作等を開始」し，「シリアルコミュニケーションインタフェース回路」においては，「外部とのデータ送信又は受信動作を開始」したりといった制御を行うものであることから，本願発明の「ペリフェラル制御手段」に相当する。
（５）引用発明の「マイクロコンピュータ」は，「命令を実行するＣＰＵ，及びイベントリンクコントローラを有し，周辺バスには，割り込みコントローラ，シリアルコミュニケーションインタフェース回路，タイマ，が接続され」る「シングルチップのマイクロコンピュータ」であるから，本願発明の「マイクロコントローラ装置」に相当し，上記（１）乃至（４）の検討とあわせて，引用発明と本願発明とは，“ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）と，トリガ信号により起動されて所定の処理を実行する複数のペリフェラル回路と，上記複数のペリフェラル回路の起動を制御するペリフェラル制御手段と，が１チップ内に構成されるマイクロコントローラ装置”である点で一致するといえる。
（６）引用発明は，「一定周期毎にチップ周辺（外部）の温度を測定してその結果を外部デバイスに送信する動作への適用例において，サーミスタの端子電圧をＡ／Ｄ変換器に入力し，その変換結果をシリアルコミュニケーションインタフェース回路から外部デバイスに出力し，動作周期はタイマを用い，タイマ動作の開始が指示されると，前記タイマはタイムアウト毎にイベント信号を出力し，イベントリンクコントローラはイベント信号に応答して前記Ａ／Ｄ変換器に起動制御信号を与えて前記サーミスタの端子電圧をディジタルデータに変換させ，変換完了後に，当該変換データを前記シリアルコミュニケーションインタフェース回路のデータ出力レジスタに転送し，当該データ出力レジスタのデータを外部デバイスに向けて出力させる」ものである。
　一方，本願発明の「外部デバイス」に関し，本願明細書の発明の詳細な説明には，次のとおりの記載がある。
「【００２２】
　第１のシリアルインタフェース３６、及び第２のシリアルインタフェース３７は、ＭＣＵ２１と
外部デバイス、例えばフラッシュＲＯＭ２２とセンサ２３
…（中略）…
【００２８】
　同図で、ペリフェラルリフレックスシステムＰＲＳのペリフェラルリンクコントローラ４２からコントロール＆レジスタ１１に対してトリガ信号が与えられると、Ｒｘシフトレジスタ１５は、外部デバイスから受信した受信（Ｒｘ）データを保持し、Ｒｘバッファ１２、及びステータスチェック回路５１へ出力する。
…（中略）…
【００３４】
　次に上記実施形態の動作について説明する。
【００３５】
　なお本実施形態では、図５に示すように
タイマにより定期的にＭＣＵ２１外部のセンサ２３から測定データを受信し
外部のフラッシュＲＯＭ２２に４回分の測定データを保存
　また，本願図面の図１には，次の図示がみられる。
「図１
」
　以上の記載から，本願発明の「ペリフェラル回路」の一態様である「第１のシリアルインタフェース」及び「第２のシリアルインタフェース」には，それぞれ，同「外部デバイス」の一態様である「センサ２３」及び「フラッシュＲＯＭ２２」が接続されていることを読み取ることができる。また，同じく「ペリフェラル回路」の一態様である，「タイマ」によって定期的に外部のセンサからデータを受信して外部のフラッシュＲＯＭにデータを保存することも読み取ることができるから，本願発明において，「複数のペリフェラル回路」が「外部デバイスの動作を制御」するとは，タイマ，シリアルインタフェースの連係動作によって，外部のセンサからのデータを取得して外部のフラッシュＲＯＭ等に保存することを意味しているものと解される。
　一方，上記のとおり，引用発明も，「タイマ」及び「シリアルコミュニケーションインタフェース回路」の連係動作により，センサの一例として例示される「サーミスタ」の測定電圧を「外部デバイス」に向けて出力するものであることから，引用発明と本願発明とは，“ペリフェラル回路”が“外部デバイスの動作を制御”する点で一致するといえる。
（７）引用発明の「シリアルコミュニケーションインタフェース回路」は，「動作開始の起動制御信号の入力によって外部とのデータ送信又は受信動作を開始し，送信完了，受信完了，送信データエンプティー，受信データフル，転送エラー等に応じたイベント信号を出力」するものであり，また同じく引用発明の「割込みコントローラ」は，「回路モジュールからのイベント信号の発生によ」って，「ＣＰＵに割り込みを要求し，それに対応する割り込み処理プログラムをＣＰＵに実行させ」ていることから，引用発明の「シリアルコミュニケーションインタフェース回路」は，「転送エラー」に応じた「イベント信号」を「割込みコントローラ」に出力し，当該「割込みコントローラ」は，「ＣＰＵ」に「割り込みを要求」しているから，引用発明と本願発明とは，下記の点で異なるものの，“ペリフェラル回路”が，“ＣＰＵに対する割込み信号を発生する割込み信号発生手段”を有する点で共通するといえる。
（８）引用発明の「タイマ」は，「対応する起動制御信号が入力されるとカウント動作，コンペアマッチ動作又はインプットキャプチャ動作等を開始し，オーバーフロー，アンダーフロー，コンペアマッチ，及びインプットキャプチャの発生によって対応する
イベント信号を出力
イベント信号を出力
（９）引用発明の「イベント信号」は，「一方において割り込みコントローラに供給」され，「他方においてイベントリンクコントローラに供給され」ている。また，当該「割り込みコントローラに供給」される「イベント信号」（以下，「イベント信号Ａ」という。）は，「割込み要求信号を発行して前記ＣＰＵにイベントに応答する割込み処理を実行させることを可能」とするものであるから，引用発明の「イベント信号Ａ」は本願発明の“割込み信号”に相当するといえる。
　一方で，「イベントリンクコントローラに供給され」る「イベント信号」（以下，「イベント信号Ｂ」という。）は，「イベントリンクコントローラ」において，当該供給された「イベント信号」によって，「起動制御信号を出力」されるものであり，当該「イベント信号Ｂ」は，上記（８）において示したとおり，本願発明の「終了信号」に相当するものである。そして，「イベント信号Ａ」と「イベント信号Ｂ」は，それぞれ「ＣＰＵ」に「割り込み処理を実行」させたり，「イベントリンクコントローラ」に「起動制御信号を出力」させたりといったように，役割が異なっているから，したがって引用発明と本願発明とは，“上記割込み信号と上記終了信号は，それぞれ別の信号である”点で一致しているといえる。
（１０）以上，（１）乃至（９）の検討から，引用発明と本願発明とは
「ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）と，トリガ信号により起動されて所定の処理を実行する複数のペリフェラル回路と，上記複数のペリフェラル回路の起動を制御するペリフェラル制御手段と，が１チップ内に構成されるマイクロコントローラ装置であって，
　上記複数のペリフェラル回路は，
　外部デバイスの動作を制御し，ＣＰＵに対する割込み信号を発生する割込み信号発生手段，又は，
　当該ペリフェラル回路が実行する処理が終了した場合に上記ペリフェラル制御手段に対する終了信号を発生する終了信号発生手段，の何れかを備え，
　上記割込み信号と上記終了信号は，それぞれ別の信号であることを特徴とするマイクロコントローラ装置。」
の点で一致し，
　本願発明のペリフェラル回路が，「上記外部デバイスの動作が正常でない場合」に，「ＣＰＵに対する割込み信号を発生する」ものであるのに対し，引用発明は，「転送エラー等」に応じたイベント信号は出力するものの，当該イベント信号が，当該外部デバイスの動作が正常でない場合の信号であることについては特定されていない点（以下「相違点」という。）
で相違する。
２　相違点に関する判断
　上記相違点につき判断する。
　引用発明の「マイクロコンピュータ」は，「データ処理の高速化や
ＣＰＵの負担軽減に資する
機器組み込み制御用途
各種電子機器に組込まれる
ＣＰＵの電力消費を極力抑制する
　そうすると，引用発明においても，「転送エラー」といった，正常なデータ転送動作以外の情報を取得するものであることを考慮するならば，引用発明において，イベント信号として外部デバイスの動作が正常でない場合にＣＰＵに対して割込み信号を発生するよう構成することに，特段の技術的困難性は無いものというほかない。
　さらに，外部デバイスの動作が正常でない場合に割込信号を発生させたことによる本願発明の効果も，単に当該外部デバイスの動作が正常でないことを把握できるという，当業者であれば普通に想起する程度の効果に過ぎないのであって，格別顕著なものともいえない。
　以上のことから本願発明は，引用発明に基づいて当業者が容易になし得たものと認められる。
　なお審判請求人は，審判請求書において，次の主張を行っている。
「引用文献１においては、明細書の段落［００４９］に、「前記割り込みコントローラ１３は入力されたイベント信号の有効無効を決定するための情報ＥＮＢＩを保持するイベントイネーブルレジスタ３２を有し、イベントリンクコントローラ６は入力されたイベント信号の有効無効を決定するための情報ＥＮＢＥを保持するイベントイネーブルレジスタ３３を有する。・・・これにより、一つのイベント信号ＥＶＴによって割り込みコントローラ１３による割り込み制御又はイベントリンクコントローラ６による回路モジュールの起動制御を択一的に発生させ、あるいは双方を並列に発生される制御を行うことができる。」と記載があるように、本願の割込み信号と終了信号に相当するイベント信号ＥＶＴは一つの信号です。
　そのため、このイベント信号ＥＶＴが割り込みコントローラ１３に対して有効なのか、イベントリンクコントローラ６にとって有効なのかを決定するイベントイネーブルレジスタ３２、３３を備える必要があります。
　これに対して、本願発明のマイクロコントローラ装置では、割込み信号と終了信号は、それぞれ別の信号であるため、引用文献１のように、イベント信号ＥＶＴが有効無効を決定するための手段を備える必要はありません。」
　しかしながら，割込み信号と終了信号がそれぞれ別の信号である点は，上記「１　対比」の項の（９）にて示したとおり，引用発明においても役割が異なる別の信号といえるイベント信号を有するものであるから，上記判断の結果を左右するものではなく，上記主張は採用されない。
第６ むすび
　以上のとおり，本願発明は，本願出願前に頒布された引用例に記載された発明に基づいて当業者が容易に発明をすることができたものであるから，特許法２９条２項の規定により特許を受けることができない。
　したがって，その余の請求項に係る発明について論及するまでもなく，本願は拒絶すべきものである。
　よって，結論のとおり審決する。