【事件の表示】
　特願２０１３−１７３６１３「不揮発性半導体記憶装置、及びデータ書き込み方法」拒絶査定不服審判事件〔平成２７年　３月　２日出願公開、特開２０１５−　４１４０２〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は，平成２５年８月２３日の出願であって，その手続の経緯は以下のとおりである。
　平成２８年　３月２５日　　審査請求
　平成２９年　１月　５日　　拒絶理由通知（起案日）
　平成２９年　３月１３日　　意見書及び手続補正書の提出
　平成２９年　３月２７日　　拒絶査定（起案日）
　平成２９年　６月２９日　　審判請求及び手続補正書の提出
第２　補正却下の決定
［補正却下の決定の結論］
　平成２９年６月２９日に提出された手続補正書によりなされた手続補正を却下する。
　
［理由］
１　本件補正の内容
　平成２９年６月２９日に提出された手続補正書による補正（以下「本件補正」という。）は，本願の特許請求の範囲及び明細書の段落【０００７】を補正するものであって，そのうち，特許請求の範囲の補正の内容は，独立請求項である本件補正前の請求項１及び８を補正するとともに，本件補正前の請求項４及び１１を削除し，当該請求項の削除に伴って，本件補正前の請求項５ないし１０及び１２を，本件補正後の請求項４ないし１０に繰り上げるとともに，その記載を補正するものである。
　そして，本件補正前の請求項１及び請求項４の記載，及び，本件補正後の請求項１の記載は以下のとおりである。
＜本件補正前＞
「【請求項１】
　直列接続された複数のメモリセルを，それぞれが有する複数のメモリセルユニットと，
　対応する前記メモリセルユニットに，それぞれが接続された複数のビット線と，
　前記複数のメモリセルユニットの対応する前記メモリセルの制御ゲートに，それぞれが共通に接続された複数のワード線と，
　前記複数のメモリセルへのデータの書き込み動作の制御を行うコントローラと，
　を備え，
　前記コントローラは，隣接する４本の前記ビット線に接続された書き込み対象のメモリセルにデータを書き込む際に，隣接する２本の前記ビット線毎に２回の書き込みを行い，
　４ｎ−３番目（ｎは自然数）の前記ビット線に接続された書き込みを行う前記メモリセルと，４ｎ−２番目の前記ビット線に接続された前記書き込みを行うメモリセルと，に前記データを書き込む第１の手順と，
　４ｎ−１番目の前記ビット線に接続された前記書き込みを行うメモリセルと，４ｎ番目の前記ビット線に接続された前記書き込みを行うメモリセルと，に前記データを書き込む第２の手順と，を実行し，
　前記第１の手順において，４ｎ−３番目の前記ビット線に０Ｖを印加し，４ｎ−２番目の前記ビット線に電源電圧を印加する不揮発性半導体記憶装置。」
「【請求項４】
　前記コントローラは，共通の前記ワード線に接続された書き込みを行う複数の前記メモリセルに対して同時に前記データを書き込む第３の手順をさらに実行可能とされ，
　前記コントローラは，前記書き込み電圧が所定の閾値以下の場合には，前記第３の手順を実行し，
　前記書き込み電圧が所定の閾値を超えた場合には，前記第１の手順と，前記第２の手順と，を実行する請求項２または３に記載の不揮発性半導体記憶装置。」
＜本件補正後＞
「【請求項１】
　直列接続された複数のメモリセルを，それぞれが有する複数のメモリセルユニットと，
　対応する前記メモリセルユニットに，それぞれが接続された複数のビット線と，
　前記複数のメモリセルユニットの対応する前記メモリセルの制御ゲートに，それぞれが共通に接続された複数のワード線と，
　前記複数のメモリセルへのデータの書き込み動作の制御を行うコントローラと，
　を備え，
　前記コントローラは，
　４ｎ−３番目（ｎは自然数）の前記ビット線に接続された書き込みを行う前記メモリセルと，４ｎ−２番目の前記ビット線に接続された前記書き込みを行うメモリセルと，に前記データを書き込む第１の手順と，
　４ｎ−１番目の前記ビット線に接続された前記書き込みを行うメモリセルと，４ｎ番目の前記ビット線に接続された前記書き込みを行うメモリセルと，に前記データを書き込む第２の手順と，
　共通の前記ワード線に接続された書き込みを行う複数の前記メモリセルに対して同時に前記データを書き込む第３の手順と，
　が実行可能であり，
　前記書き込み電圧が所定の閾値以下の場合には，前記第３の手順を実行し，
　前記書き込み電圧が前記所定の閾値を超えた場合には，隣接する４本の前記ビット線に接続された書き込み対象のメモリセルにデータを書き込む際に，隣接する２本の前記ビット線毎に２回の書き込みを行うために前記第１の手順と，前記第２の手順と，を実行し，前記第１の手順において，４ｎ−３番目の前記ビット線に０Ｖを印加し，４ｎ−２番目の前記ビット線に電源電圧を印加し，
　前記所定の閾値は，当該不揮発性半導体記憶装置における前記複数のメモリセル同士の間の寸法，または，前記当該不揮発性半導体記憶装置において誤書き込みが生ずる前記書き込み電圧，に基づいて予め決定されている不揮発性半導体記憶装置。」
２　補正事項
　請求項１についての本件補正の内容は以下のとおりである。
（１）補正事項１
　本件補正前の請求項１の
「前記コントローラは，隣接する４本の前記ビット線に接続された書き込み対象のメモリセルにデータを書き込む際に，隣接する２本の前記ビット線毎に２回の書き込みを行い，
　４ｎ−３番目（ｎは自然数）の前記ビット線に接続された書き込みを行う前記メモリセルと，４ｎ−２番目の前記ビット線に接続された前記書き込みを行うメモリセルと，に前記データを書き込む第１の手順と，
　４ｎ−１番目の前記ビット線に接続された前記書き込みを行うメモリセルと，４ｎ番目の前記ビット線に接続された前記書き込みを行うメモリセルと，に前記データを書き込む第２の手順と，を実行し」との記載に，
　本件補正前の請求項４の記載を組み入れるとともに「隣接する４本の前記ビット線に接続された書き込み対象のメモリセルにデータを書き込む際に，隣接する２本の前記ビット線毎に２回の書き込みを行うために前記第１の手順と，前記第２の手順と，を実行し」との事項を追加して，
「前記コントローラは，
　４ｎ−３番目（ｎは自然数）の前記ビット線に接続された書き込みを行う前記メモリセルと，４ｎ−２番目の前記ビット線に接続された前記書き込みを行うメモリセルと，に前記データを書き込む第１の手順と，
　４ｎ−１番目の前記ビット線に接続された前記書き込みを行うメモリセルと，４ｎ番目の前記ビット線に接続された前記書き込みを行うメモリセルと，に前記データを書き込む第２の手順と，
　共通の前記ワード線に接続された書き込みを行う複数の前記メモリセルに対して同時に前記データを書き込む第３の手順と，
　が実行可能であり，
　前記書き込み電圧が所定の閾値以下の場合には，前記第３の手順を実行し，
　前記書き込み電圧が前記所定の閾値を超えた場合には，隣接する４本の前記ビット線に接続された書き込み対象のメモリセルにデータを書き込む際に，隣接する２本の前記ビット線毎に２回の書き込みを行うために前記第１の手順と，前記第２の手順と，を実行し」
と補正する。
　
（２）補正事項２
　「前記所定の閾値は，当該不揮発性半導体記憶装置における前記複数のメモリセル同士の間の寸法，または，前記当該不揮発性半導体記憶装置において誤書き込みが生ずる前記書き込み電圧，に基づいて予め決定されている」との事項を追加する。
　
３　新規事項の追加の有無及び補正目的の適否等について
　先ず，補正事項１〜２について，新規事項の追加の有無及び補正目的の適否を検討する。
（１）補正事項１について
　ア　補正事項１は，本願の願書に最初に添付された明細書，特許請求の範囲及び図面（以下「当初明細書等」という。）における明細書の段落【００４０】及び段落【００４２】の記載に基づくものと認められる。
　したがって，補正事項１は，当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において，新たな技術的事項を導入しないものである。
　よって，補正事項１は特許法第１７条の２第３項の規定に適合する。
　
　イ　また，補正事項１は，本件補正前の請求項１を引用する請求項４の発明特定事項を本件補正後の請求項１に組み込むとともに，本件補正前の請求項４の「前記書き込み電圧が所定の閾値を超えた場合には，前記第１の手順と，前記第２の手順と，を実行する」を，本件補正後の請求項１においては「前記書き込み電圧が前記所定の閾値を超えた場合には，隣接する４本の前記ビット線に接続された書き込み対象のメモリセルにデータを書き込む際に，隣接する２本の前記ビット線毎に２回の書き込みを行うために前記第１の手順と，前記第２の手順と，を実行し」と補正することで，「コントローラ」が実行する手順をより限定するものである。
　したがって，補正事項１は，特許法第１７条の２第５項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　
（２）補正事項２について
　ア　補正事項２は，当初明細書等における明細書の段落【００４７】の記載に基づくものと認められる。
　したがって，補正事項２は，当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において，新たな技術的事項を導入しないものである。
　よって，補正事項２は，特許法第１７条の２第３項の規定に適合する。
　イ　また，補正事項２は，本件補正後の請求項１に組み込まれた本件補正前の請求項４に記載された「所定の閾値」をより限定するものである。
　したがって，補正事項２は，特許法第１７条の２第５項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
（３）発明の特別な技術的特徴について
　なお，補正事項１ないし２の本件補正は，発明の特別な技術的特徴を変更する補正でないことは明らかである。
　したがって，補正事項１ないし２は，特許法第１７条の２第４項の規定に適合する。
　
（４）検討のまとめ
　以上検討したとおりであるから，請求項１についての本件補正は，特許法第１７条の２第３項ないし第５項に規定する要件を満たす。
　
４　独立特許要件
　以上のとおり，請求項１についてする本件補正は，特許法第１７条の２第５項第２号に掲げる特許請求の範囲の減縮を目的としている。
　そこで，本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否か，すなわち，本件補正が，いわゆる独立特許要件を満たすものであるか否かを，請求項１に係る発明について検討する。
　
（１）補正発明
　本件補正後の請求項１〜１０に係る発明は，本件補正により補正された特許請求の範囲の記載からみて，その特許請求の範囲の請求項１〜１０に記載されている事項により特定されるとおりのものであり，そのうち，本件補正後の請求項１に係る発明（以下「補正発明」という。）は，再掲すると次のとおりである。
「直列接続された複数のメモリセルを，それぞれが有する複数のメモリセルユニットと，
　対応する前記メモリセルユニットに，それぞれが接続された複数のビット線と，
　前記複数のメモリセルユニットの対応する前記メモリセルの制御ゲートに，それぞれが共通に接続された複数のワード線と，
　前記複数のメモリセルへのデータの書き込み動作の制御を行うコントローラと，
　を備え，
　前記コントローラは，
　４ｎ−３番目（ｎは自然数）の前記ビット線に接続された書き込みを行う前記メモリセルと，４ｎ−２番目の前記ビット線に接続された前記書き込みを行うメモリセルと，に前記データを書き込む第１の手順と，
　４ｎ−１番目の前記ビット線に接続された前記書き込みを行うメモリセルと，４ｎ番目の前記ビット線に接続された前記書き込みを行うメモリセルと，に前記データを書き込む第２の手順と，
　共通の前記ワード線に接続された書き込みを行う複数の前記メモリセルに対して同時に前記データを書き込む第３の手順と，
　が実行可能であり，
　前記書き込み電圧が所定の閾値以下の場合には，前記第３の手順を実行し，
　前記書き込み電圧が前記所定の閾値を超えた場合には，隣接する４本の前記ビット線に接続された書き込み対象のメモリセルにデータを書き込む際に，隣接する２本の前記ビット線毎に２回の書き込みを行うために前記第１の手順と，前記第２の手順と，を実行し，前記第１の手順において，４ｎ−３番目の前記ビット線に０Ｖを印加し，４ｎ−２番目の前記ビット線に電源電圧を印加し，
　前記所定の閾値は，当該不揮発性半導体記憶装置における前記複数のメモリセル同士の間の寸法，または，前記当該不揮発性半導体記憶装置において誤書き込みが生ずる前記書き込み電圧，に基づいて予め決定されている不揮発性半導体記憶装置。」
　
（２）引用例及び引用発明
　ア　引用例の記載事項
　平成２９年３月２７日付けの拒絶査定（以下「原査定」という）の根拠となった拒絶理由通知において引用され，本願の出願前に頒布された刊行物である特表２０１２−５０７８１８号公報（以下「引用例」という。）には，「ブースト電圧クランプを改善するためのペアビットラインプログラミング」（発明の名称）について，図１〜図２４とともに，次の事項が記載されている（下線は当審で付したもの。）。
　
　（ア）「【背景技術】
【０００３】
　半導体メモリは，様々な電子装置に使用されることが一般的になってきている。例えば，不揮発性半導体メモリは，携帯電話，デジタルカメラ，パーソナルデジタルアシスタント，モバイルコンピュータ，非モバイルコンピュータ及び他の装置の中に使用されている。電気的消去・プログラム可能型読取専用メモリ（ＥＥＰＲＯＭ）と，フラッシュメモリは，最も普及している不揮発性半導体メモリの１つである。
【０００４】
　ＥＥＰＲＯＭとフラッシュメモリの何れもが，半導体基板内のチャネル領域上に配置され，そのチャネル領域から絶縁されたフローティングゲートを利用している。フローティングゲートは，ソース領域とドレイン領域の間に配置されている。制御ゲートは，フローティングゲート上に配置されており，そのフローティングゲートから絶縁されている。トランジスタの閾値電圧は，フローティングゲート上に保持される電荷量によって制御される。つまり，そのソースとドレインの間の導通を可能にするためにトランジスタをオンにする前に制御ゲートに印加しなければならない電圧の最小量は，そのフローティングゲート上の電荷レベルにより制御される。
【０００５】
　
ＮＡＮＤフラッシュメモリ素子等のＥＥＰＲＯＭ又はフラッシュメモリ素子をプログラミングするときには，通常は，プログラム電圧が制御ゲートに印加され，ビットラインが接地される
　……（中略）……
【０００８】
　しかしながら，いくつかのメモリシステムにおいては，プログラム外乱が問題となる。例えば，選択されていない記憶素子への意図しないプログラミング等のプログラム外乱を防止するために，通常は，選択されていないビットラインのチャネル領域の電圧をブーストするために選択されていないワードラインにパス電圧が印加される。このブースト技術は役に立つが，許容範囲より低い電圧では，ブースト電圧が固定状態又は飽和状態になる場合がある。つまり，ブースト電圧を，プログラム外乱を防止できる高さに上昇させることができない。プログラム外乱に対処するために，改善された技術が必要とされる。」
　（イ）「【発明を実施するための形態】
【００１７】
　本発明の実施に適したメモリシステムの一例は，ＮＡＮＤフラッシュメモリ構造を用いる。そのＮＡＮＤフラッシュメモリ構造は２つの選択ゲートの間に直列に接続された複数のトランジスタを有している。直列に配置されたトランジスタと選択ゲートは，ＮＡＮＤストリングと呼ばれる。図１は，１つのＮＡＮＤストリングを示す平面図である。図２はその等価回路である。図１および２の
ＮＡＮＤストリングは，直列に接続されており，第１の選択ゲート１２０と第２の選択ゲート１２２の間に挟まれている４つのトランジスタ１００，１０２，１０４，及び１０６を有する
トランジスタ１００，１０２，１０４及び１０６のそれぞれは制御ゲート及びフローティングゲートを有する
制御ゲート１００ＣＧは，ワードラインＷＬ３に接続されており，制御ゲート１０２ＣＧはワードラインＷＬ２に接続されており，制御ゲート１０４ＣＧはワードラインＷＬ１に接続されており，制御ゲート１０６ＣＧはワードラインＷＬ０に接続されている
トランジスタ１００，１０２，１０４及び１０６は，それぞれ，メモリセルである
　……（中略）……
【００２５】
　図４は，図１から３に図示されるような
ＮＡＮＤセルのアレイ４００
ビットライン４０６が，ＮＡＮＤストリング４５０のドレイン選択ゲートのドレイン端子４２６に接続されている
ＮＡＮＤストリングの各行
【００２６】
　記憶素子のアレイは，記憶素子の多数のブロックに分割される。フラッシュＥＥＰＲＯＭシステムでは一般的なように，ブロックは消去の単位である。つまり，各ブロックは，共に消去される最小数の記憶素子を有する。各ブロックは，一般に複数のページに分割される。ページは，プログラミングの最小単位である。１ページまたは複数ページのデータは，通常，記憶素子の１行に記憶される。例えば，１行は，通常，いくつかのインタリーブされたページを含む，あるいは，１行は１ページを構成してよい。ページの全ての記憶素子は，一度に読み出され，または，プログラミングされる。さらに，ページは，１つまたは複数のセクタからユーザデータを記憶できる。セクタは，ユーザデータの便利な単位としてホストによって使用される論理概念である。つまり，セクタは，通常，コントローラに限定されるオーバヘッドデータは含まない。オーバヘッドデータは，セクタのユーザデータから計算されたエラー訂正コード（ＥＣＣ）を含むことができる。（後述される）コントローラの一部は，データがアレイにプログラミングされるときにＥＣＣを計算し，データがアレイから読み出されるときにそれをチェックする。また，ＥＣＣ及び／又は他のオーバヘッドデータは，それらが関連するユーザデータ以外の異なるページに記憶されてもよいし，もしくは，異なるブロックに記憶されてもよい。
【００２７】
　ユーザデータのセクタは一般に５１２バイトであり，磁気ディスクドライブ内のセクタのサイズに対応する。オーバヘッドデータは一般に，追加の１６〜２０バイトである。多数のページがブロックを構成し，それは８ページから，例えば最大３２，６４またはそれ以上のページのいずれであってもよい。いくつかの実施形態では，ＮＡＮＤストリングの列はブロックを含む。
【００２８】
　一実施形態では，メモリセルは，十分な期間に亘ってｐ−ウェルが消去電圧（例えば２０Ｖ）に上昇され，ソースラインとビットラインがフローティングしている間に，選択されたブロックのワードラインを接地させることによって消去される。容量結合のために，未選択ワードライン，ビットライン，選択ライン，及び，ｃ−ソースも消去電圧のかなりの部分まで引き上げられる。従って，強力な電界が選択されたメモリセルのトンネル酸化物層に印加され，フローティングゲートの電子が基板側に放出されるにつれて選択されたメモリセルのデータが消去される。電子がフローティングゲートからｐ−ウェル領域に移されるのにしたがって，選択されたセルの閾値電圧は引き下げられる。消去はメモリアレイ全体，別々のブロック，又は，他のセルの単位で実行できる。
【００２９】
　図５は，本発明の一実施形態に従ってメモリセルのページを同時に読み出し，プログラミングするための読み出し／書き込み回路を有するメモリ素子５９６を示す。メモリ素子５９６は，１つ以上のメモリダイ５９８を有する。メモリダイ５９８は，２次元のアレイのメモリセル４００，制御回路５１０，及び，読み出し／書き込み回路５６５を有する。メモリアレイ４００は行復号部５３０を介してワードラインによって，及び，列復号部５６０を介してビットラインによってアドレスできる。読み出し／書き込み回路５６５は複数の検出ブロック５００を有しており，１ページのメモリセルを並列に読み出し又はプログラムすることができる。一般に，制御部５５０は，１つ以上のメモリダイ５９８のように同じメモリ素子５９６（例えば，取り外し可能なストレージカード）内に含まれる。コマンド及びデータは，ライン５２０を介してホストと制御部５５０の間，及び，ライン５１８を介して制御部と１つ以上のメモリダイ５９８の間で送られる。
【００３０】
　
制御回路５１０は，読み出し／書き込み回路５６５と協調して，メモリアレイ４００上でメモリ動作を実行する。制御回路５１０は，状態マシン５１２，オンチップアドレスデコーダ５１４，及び電力制御モジュール５１６を含む。状態マシン５１２は，メモリ動作のチップレベル制御を提供する
電力制御モジュール５１６は，メモリ動作中，ワードライン及びビットラインに供給される電力及び電圧を制御する
　（ウ）「【００３４】
　図６は，メモリセルからデータを読み出すための３つの読み出し基準電圧，Ｖｒａ，Ｖｒｂ，及びＶｒｃも示す。所与のメモリセルの閾値電圧がＶｒａ，Ｖｒｂ，及びＶｒｃを上回るか，それとも下回るかを検査することによって，システムは，メモリセルがどの状態にあるのかを判定できる。図６はまた，３つの検証基準電圧Ｖｖａ，Ｖｖｂ，及び，Ｖｖｃを示す。メモリセルを状態Ａにプログラミングするとき，システムは，それらのメモリセルがＶｖａ以上の閾値電圧を有するかどうかをテストする。メモリセルを状態Ｂにプログラミングするとき，システムは，メモリセルがＶｖｂ以上の閾値電圧を有するかどうかをテストする。メモリセルを状態Ｃにプログラミングするとき，システムは，メモリセルがＶｖｃ以上の閾値電圧を有するかどうかをテストする。
【００３５】
　フルシーケンスプログラミングとして知られている一実施形態においては，メモリセルは，消去状態Ｅからプログラミングされた状態Ａ，Ｂ又はＣの何れかに直接的にプログラミングされる。例えば，まず，プログラミングされるメモリセルの集合中の全てのメモリセルが消去状態Ｅとなるように，当該集合が消去される場合がある。次に，プログラミング処理が，メモリセルを状態Ａ，Ｂ又はＣに直接的にプログラミングするために使用される。いくつかのメモリセルは状態Ｅから状態Ａにプログラムされ，他のメモリセルは状態Ｅから状態Ｂに，及び／又は，状態Ｅから状態Ｃにプログラミングされる。ＷＬｎで状態Ｅから状態Ｃへプログラミングするときには，ＷＬｎ下のフローティングゲートに対する電圧の変化が大きくなるので，ＷＬｎ−１下の隣接フローティングゲートに対する結合の量は最大値となる。状態Ｅから状態Ｂにプログラミングするときは，隣接フローティングゲートへの結合の量は低減するが，なお大きい。状態Ｅから状態Ａにプログラミングするときは，結合の量はさらに削減される。結果的に，ＷＬｎ−１の各状態を後で読み出すために必要となる訂正の量は，ＷＬｎ上の隣接セルの状態に応じて変化する。」
　（エ）「【００４３】
　最初に言及したように，プログラム外乱未選択のＮＡＮＤストリング又は直列接続された記憶素子の他のセットのチャネルの電圧を十分にブーストできないために，プログラム外乱がたびたび発生する。特に，例えばＮＡＮＤ技術は絶えず小さな寸法に縮小されるので，ブースト飽和又はブースト電圧クランプとして知られる新しいプログラム外乱モードに直面している。このフェイルモードでは，阻止されるＮＡＮＤストリングのブースト電位は相対的に低レベルにクランプされ，すなわち，飽和する。未選択ワードラインのパス電圧（Ｖｐａｓｓ）が上昇しても，ブースト電位は上昇せず，横ばいである。したがって，単にパス電圧を上昇するだけでは効果的ではない。クランプされたブースト電位が低すぎると，プログラム電圧（Ｖｐｇｍ）が高いときに阻止されるセルでの電界が大きくなり，意図していないトンネリング及びプログラム外乱を引き起こすため，これは重大な問題である。
【００４４】
　クランプのブースト電位は隣接ＮＡＮＤストリングのステータスに依存する。実際，隣接ＮＡＮＤストリングは，クランプが発生する理由である。特定のＮＡＮＤストリングの隣接ＮＡＮＤストリングが，その隣接ＮＡＮＤストリングがプログラミング対象として選択されているときと同様に０Ｖである場合には，その特定のＮＡＮＤストリングのチャネルのブースト電位は低い値にクランプされる。しかし，隣接ＮＡＮＤストリングが，プログラミング対象として選択されておらずに阻止されているときと同様にブーストされると，前記ブースト電位は数ボルト高くなる。
【００４５】
　図９は，隣接ＮＡＮＤストリングの低電圧により，阻止状態にある中央のＮＡＮＤストリングでジャンクションリーク及びブースト電圧クランプが生じ得ることを示すＮＡＮＤストリングの断面図である。この断面図は，制御ゲート（ＣＧ），つまり，複数の記憶素子を横切って伸びるワードライン９００を示している。各記憶素子は，通常はｐ−ウェル内の基板の各チャネル領域９０８，９１０，９１２上にある，例えばＦＧ９０２，９０４，及び９０６等のフローティングゲート（ＦＧ）を有する。各チャネル領域は，ページから生じるとして視覚化できるＮＡＮＤストリングの一部である。この例では，チャネル領域９１０は阻止されるストリングのものであり，チャネル領域９０８及び９１２はプログラミングされるストリングのものである。キャパシタンスＣ１がチャネル領域９０８と９１０の間に存在し，キャパシタンスＣ２がチャネル領域９１０と９１２の間に存在する。Ｖｂｏｏｓｔはチャネル領域９１０の電位を表す。
【００４６】
　言及されたように，チャネル９１０と関連付けられている記憶素子のプログラム外乱を防ぐためにＶｂｏｏｓｔが相対的に高いことが望ましい。しかしながら，チャネル９０８及び９１２と関連付けられている隣接ＮＡＮＤストリングは，ブーストされるチャネル９１０のために「ゲート」の機能を果たす。隣接ＮＡＮＤストリングのチャネルが低い（例えば０Ｖ）である場合，それはブーストチャネル上のジャンクションにリークを生じさせ，ブースト電位を制限することがある。両隣のＮＡＮＤストリングが０Ｖである場合，状況はさらに悪くなる。縮小はＮＡＮＤストリング間の有効なゲート酸化物（シャロートレンチアイソレーションつまりＳＴＩ）を縮小させ，隣接ＮＡＮＤストリングチャネルの影響をより重大にするので，この問題は縮小とともに悪化する傾向があることに留意されたい。
【００４７】
　隣接ビットラインが特定のビットラインのブースト電位に与える影響が，図１０Ａに示されている。ｘ軸は，未選択のＮＡＮＤストリングのチャネル領域をブーストするために未選択のワードラインに印加されるパス電圧（Ｖｐａｓｓ）を表し，ｙ軸はＶｂｏｏｓｔ，つまり，未選択のＮＡＮＤストリングの例のチャネル９１０の電位を表す。曲線１０００は，両方の隣接チャネル９０８及び９１２のプログラミングが阻止されている状況を表す。したがって，関連のＮＡＮＤストリング／ビットラインは何れも，プログラミング対象として選択されていない。この場合，チャネル９０８及び９１２は，チャネル９１０のブースト電位と同様に，比較的高いブースト電位となる。チャネル９１０のＶｂｏｏｓｔが最高レベルにあるので，これが最も望ましい状況である。
【００４８】
　曲線１００２は，一方の隣接チャネル（例えばチャネル９０８等）のプログラミングが阻止され，他方の隣接チャネル（例えばチャネル９１２等）が阻止されていない状況（又はその逆の）を表す。したがって，関連のチャネル９０８のＮＡＮＤストリング／ビットラインはプログラミング対象として選択されていない。一方，関連のチャネル９１２のＮＡＮＤストリング／ビットラインはプログラミング対象として選択されている。チャネル９１０のＶｂｏｏｓｔは中間レベルにあるので，これは次に望ましい状況である。曲線１００４は，両方の隣接チャネル（例えば９０８及び９１２等）が阻止されていない状況を表す。したがって，関連のチャネル９０８及び９１２のＮＡＮＤストリング／ビットラインは，プログラミング対象として選択されている。チャネル９１０のＶｂｏｏｓｔは最低レベルにあるので，これは最も望ましくない状況である。両方の隣接ビットラインがプログラミングされているときに最悪のクランプが発生する。この場合，隣接ＮＡＮＤストリグのチャネルは０Ｖであり，シャロートレンチアイソレーション領域（ＳＴＩ）全体に作用するこの電圧によって，阻止状態にあるビットラインでジャンクションリークが生じる。これがプログラム外乱につながる。
【００４９】
　図１０Ｂは，隣接ビットラインが，特定のビットラインのフェイルビット数に与える影響を示すグラフである。ｘ軸はＶｐａｓｓを表し，ｙ軸はフェイルビット数を表す。図１０Ｃは，図１０Ｂのグラフの偶数ビットライン及び奇数ビットラインでのデータの配列を示す。偶数ビットラインではランダムデータ（Ｒ）で記憶素子のブロックをプログラムし，奇数ビットラインでは３つの異なるパターンをプログラミングした。第１のパターン（ケースＡ）は，奇数ビットラインがランダムデータを有し，したがって全てのビットラインがランダムデータを有した。第２のパターン（ケースＢ）は，奇数ビットラインが交互にランダム（Ｒ）データ及び消去（Ｅ）データを有していた（例えば，ＢＬ１にＲ，ＢＬ３にＥ，ＢＬにＲ，ＢＬ７にＥ等）。第３のパターン（ケースＣ）は，全ての奇数ビットラインが消去データを有していた。全ビットライン（ＡＢＬ）モードでプログラミングし，例えばＢＬ０，ＢＬ２，ＢＬ４，ＢＬ６，及びＢＬ８から，偶数ビットラインデータだけを読み出した。曲線１０１０は最多のフェイルビットを有するケースＡを表し，曲線１０１２は２番目に多いフェイルビットを有するケースＢを表し，曲線１０１４は最少のフェイルビットを有するケースＣを表す。
【００５０】
　ケースＡは現在のＡＢＬアーキテクチャに相当し，ケースＢは後述されるペアビットプログラミング方式に相当し，ケースＣは両方の隣接チャネルが阻止された最良のケースに相当する。ペアビットプログラミング方式はフェイルビット数を大幅に減らすことができる（曲線１０１０と１０１２の間の差）。これは，ペアビットプログラミング方式が，ブースト電圧クランプにとっての効果的な解決策であることを証明している。」
　（オ）「【００５１】
　提案された
ペアビットプログラミング方式
２個の連続プログラムパルスを使用して各ワードラインをプログラミングする
第１のパルスでは，ビットラインペアの交互のセットがプログラミングされ，他方は阻止される
第２のパルスでは，プログラム／阻止状態はビットラインペアにとって逆になる
【００５２】
　理想的には，全ての阻止されるビットラインの隣接ビットラインを阻止して，ブースト電圧を最大化することが好ましいが，これは不可能である。ただし，プログラミングを２つのステップに分割することによって，全ての阻止されるビットラインの少なくとも１つの隣接ビットラインが阻止されることを保証できる。考えられる１つの解決策は図１１に示される。
【００５３】
　図１１は，
ビットラインの交互のペアの第１のセット及び第２のセットを含む，メモリアレイ内のビットラインのセットを示す。ここでは，ビットラインのセットと関連する記憶素子が，２つのセットにグループ化される。各セットは隣接する記憶素子又はビットラインのペアを有し，セットは交互になるように配置される。例えば，ペアの第１のセットは，ペアＢＬ０，ＢＬ１，ペアＢＬ４，ＢＬ５，ペアＢＬ８，ＢＬ９，ペアＢＬ１２，ＢＬ１３等を含む。ペアの第２のセットは，ペアＢＬ２，ＢＬ３，ペアＢＬ６，ＢＬ７，ペアＢＬ１０，ＢＬ１１等を含む
【００５４】
　図１２は，二重プログラミングパルス及び単一のセットの検証パルスを用いるプログラミングシーケンスを示す。完全プログラミングシーケンスの例が示される。各プログラムパルスは，ビットペアの各セットをプログラミングするために，２つの別々のパルスに分割される。しかし，各パルスの後の検証動作は，依然として，ＡＢＬ検出を使用してワードライン上の全てのセルに対して同時に実行できる。検証動作を依然としてＡＢＬ検出を使用して行うことができるため，２つのプログラムパルスを使用することによるプログラミング時間についての性能ペナルティは小さい。さらに，プログラミング性能を改善するために，ペアビットプログラミング方式の使用を，Ｖｐｇｍが高いときのパルスに限定することができる。Ｖｐｇｍが低い早期のパルスは，プログラム外乱を生じさせる可能性が低く，したがって，単一のプログラムパルスを使用して時間を節約できるためである。図２１Ａ及び図２１Ｂを参照のこと。
【００５５】
　図１２では，
シーケンス１２００は，例としての二重プログラミングパルス，つまり，パルスペアを含んでおり
二重プログラミングパルス及び検証パルスのセットの各グループがプログラミングシーケンスの反復を形成する
２個のプログラミングパルスの各セットの第１のプログラムパルス１２０２，１２０８，１２１４及び１２２０が印加されるときには，ビットラインのペアの第１のセットがプログラミング対象として選択され，ビットラインのペアの第２のセットはプログラミング対象として選択されない（すなわち，プログラミングから阻止される）
ビットラインのペアの第２のセットがプログラミング対象として選択され，ビットラインのペアの第１のセットはプログラミング対象として選択されない。同様に，２個のプログラミングパルスの各セットの第２のプログラムパルス１２０４，１２１０，１２１６及び１２２２が印加されるときには，ビットラインのペアの第２のセットがプログラミング対象として選択され，ビットラインのペアの第１のセットはプログラミング対象として選択されない
　……（中略）……
【００５７】
　
メモリ素子の制御回路がビットラインと関連付けられた記憶素子に対してプログラム動作を行うことを示すと，そのビットラインがプログラミング対象として選択される。これは，ビットライン上の電圧を，プログラミングが可能なレベルに設定することを含む。このレベルは，例えば０Ｖであってもよい
【００５８】
　制御が，
ビットラインと関連付けられた記憶素子についてプログラム動作を行わないことを示すときに，ビットラインはプログラミング対象として選択されない。これは，プログラミングを禁止する高レベルにビットラインの電圧を設定する
　……（中略）……
【００６５】
　図１５は，図１２から図１４のプログラミングシーケンスと関連付けられるプログラミング処理を示す。ステップ１５００は，図１１に示されるような隣接記憶素子のペアの第１のセット及び第２のセットにビットラインをグループ化することを含む。メモリ素子の適切な制御回路は，このグループ化を認識するためにファームウェア等を介して構成される。
ステップ１５０２は，プログラミング対象として第１のセットのビットラインを選択することと，第２のセットのビットラインがプログラミングされることを阻止することを含む。ステップ１５０４で，プログラムパルスのペアの中の第１のプログラムパルスが印加される
ステップ１５０６は，プログラミング対象として第２のセットのビットラインを選択することと，第１のセットのビットラインがプログラミングされることを阻止することとを含む。ステップ１５０８で，プログラムパルスのペアの中の第２のプログラムパルスが印加される
　……（中略）……
【００６８】
　
図１６は，ビットラインのペアの第１のセットをプログラミングするためのプログラミングシーケンスと，その後に続く，ビットラインのペアの第２のセットをプログラミングするためのプログラミングシーケンスを示す
プログラムパルス１６０２，１６０６，１６１０及び１６１４が印加されるときには，ビットラインのペアの第１のセットがプログラミング対象として選択され，ビットラインのペアの第２のセットはプログラミング対象として選択されない
【００６９】
　一旦，
第１のサブシーケンス１６００内のビットラインのペアの第１のセットに対してプログラミングが完了すると，第２のサブシーケンス１６２０が実行される
　（カ）「【００８０】
　図２１Ａは，
プログラミング手順を切り替えることを含むプログラミング処理
【００８１】
　温度に関して，試験又はシミュレーションによって種々の切り替えポイント及び種々の温度についてフェイルビット数を示すことができ，各温度についての最適切り替えポイントを得ることができる。この情報はメモリ素子の制御に用いることができる。ワードライン位置又はプログラム−消去サイクルに関して，再び，試験又はシミュレーションによって種々の切り替えポイント及び種々のワードライン位置についてのフェイルビット数，又は，プログラム−消去サイクル数を示すことができ，最適切り替えポイントを得ることができる。基本的に，切り替えの最適化は，性能に影響を及ぼすことがある任意の特性について実現できる。
【００８２】
　可能なときには，二重プログラムパルスの代わりに単一プログラムパルスを使用することによってプログラミング時間を節約できる。上述したように，Ｖｐｇｍが低い早期のパルスはプログラム外乱を引き起こす可能性は低く，従って単一プログラムパルスを使用して時間を節約できるため，ペアビットプログラミング方式の使用をＶｐｇｍが高いときのパルスに制限してもよい。
【００８３】
　また，プログラミング手順を切り替えるプログラミングシーケンス２１２０を示す図２１Ｂを参照されたい。
シーケンス２１２０の第１の部分，つまり，第１サブシーケンス２１３０では，単一のプログラムパルス（振幅がＶ
ＰＧＭ１
，Ｖ
ＰＧＭ２
，Ｖ
ＰＧＭ３
．．．）が印加され
第２のサブシーケンス２１４０では，二重プログラムパルス（振幅がＶ
ＰＧＭ（Ｎ）
，Ｖ
ＰＧＭ（Ｎ＋１）
，Ｖ
ＰＧＭ（Ｎ＋２）
．．．）が印加され
【００８４】
　図２１Ａでは，ステップ２１００では，
第１のプログラミング手順を用いてプログラミングを開始する。例えば，これは，全てのビットラインが一斉にプログラミングされる全ビットラインプログラミングである場合がある。ステップ２１０２では，プログラムパルスを印加する
プログラム手順を切り替えるための条件が満たされたかどうかを判定する
【００８５】
　決定ステップは，プログラミングが完了した選択記憶素子のパーセンテージや，粗プログラミングからファインプログラミングに移行した選択記憶素子のパーセンテージ等のような，第１のプログラミング手順の間に判定されてメモリ素子に適応される動的条件を含んでいてもよい。静的条件と動的条件の両方を使用できる。例えば，８回のプログラム反復が完了し，かつ，選択記憶素子の５０％がプログラミングを完了して追加のプログラミングからロックアウトされている場合に，切り替えを行ってもよい。別の例では，切り替えは，８回のプログラム反復が完了し，かつ，選択された記憶素子の８０％がプログラミングを完了しているか，又は，ファインプログラミングモードに移行している場合に，切り替えを行ってもよい。
【００８６】
　
切り替えが決定ステップ２１０６で示されない場合には，第１のプログラミング手順の次の反復がステップ２１０８で開始され
切り替えが実際にステップ２１０６で行われる場合には，
本明細書で説明されたバリエーションの何れかにより，ビットラインの隣接ペア
をプログラミングすることができる
　イ　引用発明
　第２の４（２）ア（ア）〜（カ）で摘記した引用例の記載と技術常識とを総合すると，引用例には次の発明（以下「引用発明」という。）が記載されているものと認められる。
「第１の選択ゲートと第２の選択ゲートの間に挟まれて直列に接続され，それぞれ制御ゲート及びフローティングゲートを有する複数のメモリセルを有するＮＡＮＤストリングを，複数備え，
　各ＮＡＮＤストリングの前記第１の選択ゲートのドレイン端子にそれぞれ接続されている複数のビットラインと，
　前記各ＮＡＮＤストリングの対応する前記メモリセルの制御ゲートに，それぞれが共通に接続された複数のワードラインと，
　前記ワードライン及び前記ビットラインに供給される電力及び電圧を制御して，前記複数のＮＡＮＤストリングから構成されるメモリアレイ上でメモリ動作を実行する制御回路と，
　を備え，
　前記メモリアレイ内の前記ビットラインは，ペアＢＬ０，ＢＬ１，ペアＢＬ４，ＢＬ５，ペアＢＬ８，ＢＬ９，ペアＢＬ１２，ＢＬ１３等からなる第１のセットと，ペアＢＬ２，ＢＬ３，ペアＢＬ６，ＢＬ７，ペアＢＬ１０，ＢＬ１１等からなる第２のセットという２つのセットにグループ化され，各セットは隣接するメモリセルを有するとともに交互になるように配置されており，
　前記制御回路は，
　ビットラインペアの交互のセットの一方をプログラミング対象として選択し，他方はプログラミングを阻止する高レベルに設定するとともに，選択されたワードラインにプログラム電圧を印加する第１のプログラミングシーケンスと，
　前記ビットラインペアの交互のセットの前記他方をプログラミング対象として選択し，前記一方はプログラミングを阻止する高レベルに設定するとともに，選択されたワードラインにプログラム電圧を印加する第２のプログラミングシーケンスと，
　選択されたワードラインにプログラム電圧を印加して全てのビットラインが一斉にプログラミングされる全ビットラインプログラミングと，
　を実行可能であり，
　前記全ビットラインプログラミング手順を用いてプログラミングを開始した後，プログラム手順を切り替えるための条件が満たされたかどうかを判定し，
　前記条件が満たされない場合は，前記全ビットラインプログラミング手順を反復し，
　前記条件が満たされる場合には，ビットラインの隣接ペアをプログラミングするペアビットプログラミング方式の手順に切り替えて，前記第１のプログラミングシーケンスと前記第２のプログラミングシーケンスとを反復することを特徴とするメモリアレイ。」
（３）対比
　ア　補正発明と引用発明との対比
　補正発明と引用発明とを対比する。
　（ア）引用発明の「第１の選択ゲートと第２の選択ゲートの間に挟まれて直列に接続され，それぞれ制御ゲート及びフローティングゲートを有する複数のメモリセル」は，補正発明の「直列接続された複数のメモリセル」に相当する。
　したがって，引用発明の前記「複数のメモリセルを有するＮＡＮＤストリング」は，補正発明の前記「複数のメモリセル」を有する「メモリセルユニット」に相当する。
　（イ）引用発明の「各ＮＡＮＤストリングの前記第１の選択ゲートのドレイン端子にそれぞれ接続されている複数のビットライン」は，補正発明の「対応する前記メモリセルユニットに，それぞれが接続された複数のビット線」に相当する。
　（ウ）引用発明の「前記各ＮＡＮＤストリングの対応する前記メモリセルの制御ゲートに，それぞれが共通に接続された複数のワードライン」は，補正発明の「前記複数のメモリセルユニットの対応する前記メモリセルの制御ゲートに，それぞれが共通に接続された複数のワード線」に相当する。
　（エ）第２の４（２）ア（イ）で摘記した引用例の「制御回路５１０は，読み出し／書き込み回路５６５と協調して，メモリアレイ４００上でメモリ動作を実行する。」（段落【００３０】」）という記載から，引用発明の「前記ワードライン及び前記ビットラインに供給される電力及び電圧を制御して，前記複数のＮＡＮＤストリングから構成されるメモリアレイ上でメモリ動作を実行する制御回路」は，「メモリ動作」として，少なくとも，「前記各ＮＡＮＤストリング」が有する「複数のメモリセル」のそれぞれに対するデータの「読み出し／書き込み」動作を「制御」して「実行」していると認められる。
　したがって，引用発明の「前記複数のＮＡＮＤストリングから構成されるメモリアレイ上でメモリ動作を実行する制御回路」は，補正発明の「前記複数のメモリセルへのデータの書き込み動作の制御を行うコントローラ」に相当する。
　（オ）引用発明は，「前記メモリアレイ内の前記ビットライン」を「ペアＢＬ０，ＢＬ１，ペアＢＬ４，ＢＬ５，ペアＢＬ８，ＢＬ９，ペアＢＬ１２，ＢＬ１３等からなる第１のセットと，ペアＢＬ２，ＢＬ３，ペアＢＬ６，ＢＬ７，ペアＢＬ１０，ＢＬ１１等からなる第２のセットという２つのセットにグループ化」し，「前記制御回路」は「ビットラインペアの交互のセットの一方をプログラミング対象として選択し，他方はプログラミングを阻止する高レベルに設定するとともに，選択されたワードラインにプログラム電圧を印加する第１のプログラミングシーケンス」と，「前記ビットラインペアの交互のセットの前記他方をプログラミング対象として選択し，前記一方はプログラミングを阻止する高レベルに設定するとともに，選択されたワードラインにプログラム電圧を印加する第２のプログラミングシーケンス」とを「反復」する「ペアビットプログラミング方式の手順」を実行できる。
　したがって，引用発明は，前記「ペアビットプログラミング方式の手順」においては，「ビットライン」をＢＬ０〜ＢＬ３，ＢＬ４〜ＢＬ７，ＢＬ８〜ＢＬ１１というように４本ずつに分割し，分割されたそれぞれ４本のビットラインを「第１のセット」と「第２のセット」という２つの「ビットラインペア」に分け，前記「第１のセット」及び前記「第２のセット」毎に２回の「プログラミングシーケンス」を実行しているということができる。
　（カ）引用発明の「第１のプログラミングシーケンス」においては，たとえば「ペアＢＬ０，ＢＬ１」の各「ビットライン」に接続された「ＮＡＮＤストリング」に含まれ，「選択されたワードライン」に「制御ゲート」が接続された「メモリセル」に「プログラミング」がなされ，「第２のプログラミングシーケンス」においては，たとえば「ペアＢＬ２，ＢＬ３」の各「ビットライン」に接続された「ＮＡＮＤストリング」に含まれ，「選択されたワードライン」に「制御ゲート」が接続された「メモリセル」に「プログラミング」がなされることは明らかである。
　そして，引用発明の「ビットライン」は「ＢＬ０」から始まるのに対して，本願明細書の段落【００３７】〜【００４０】及び図５に記載された「ビット線」は「ＢＬ１」から始まる。したがって，引用発明の「ビットライン」のうち，例えば「ＢＬ０」，「ＢＬ１」，「ＢＬ２」及び「ＢＬ３」は，それぞれ，補正発明の「ビット線」のうちの「４ｎ−３番目」，「４ｎ−２番目」，「４ｎ−１番目」及び「４ｎ番目」のものに対応する。
　したがって，引用発明の「制御回路」が「実行可能」な「ビットラインペアの交互のセットの一方をプログラミング対象として選択し，他方はプログラミングを阻止する高レベルに設定するとともに，選択されたワードラインにプログラム電圧を印加する第１のプログラミングシーケンス」及び「前記ビットラインペアの交互のセットの前記他方をプログラミング対象として選択し，前記一方はプログラミングを阻止する高レベルに設定するとともに，選択されたワードラインにプログラム電圧を印加する第２のプログラミングシーケンス」は，それぞれ，補正発明の「コントローラ」が「実行可能」である「４ｎ−３番目（ｎは自然数）の前記ビット線に接続された書き込みを行う前記メモリセルと，４ｎ−２番目の前記ビット線に接続された前記書き込みを行うメモリセルと，に前記データを書き込む第１の手順」及び「４ｎ−１番目の前記ビット線に接続された前記書き込みを行うメモリセルと，４ｎ番目の前記ビット線に接続された前記書き込みを行うメモリセルと，に前記データを書き込む第２の手順」に相当する。
　（キ）引用発明の「制御回路」が「実行可能」な「選択されたワードラインにプログラム電圧を印加して全てのビットラインが一斉にプログラミングされる全ビットラインプログラミング」は，補正発明の「コントローラ」が「実行可能」である「共通の前記ワード線に接続された書き込みを行う複数の前記メモリセルに対して同時に前記データを書き込む第３の手順」に相当する。
　（ク）そして，補正発明は，「前記書き込み電圧が前記所定の閾値を超えた場合」に，「前記データを書き込む」手順を，「前記第３の手順」から「前記第１の手順と，前記第２の手順と」に切り替えている。したがって，補正発明において，「前記書き込み電圧が前記所定の閾値を超えた場合」とは，「前記データを書き込む」手順を，「前記第３の手順」から「前記第１の手順と，前記第２の手順と」に切り替えるための条件が満たされた場合であるといえる。
　そうすると，引用発明において「前記全ビットラインプログラミング手順を用いてプログラミングを開始した後，プログラム手順を切り替えるための条件が満たされたかどうかを判定し」，「前記条件が満たされない場合は，前記全ビットラインプログラミング手順を反復し」，「前記条件が満たされる場合には，ビットラインの隣接ペアをプログラミングするペアビットプログラミング方式の手順に切り替えて，前記第１のプログラミングシーケンスと前記第２のプログラミングシーケンスとを反復する」ことと，補正発明において「前記書き込み電圧が所定の閾値以下の場合には，前記第３の手順を実行し」，「前記書き込み電圧が前記所定の閾値を超えた場合には，隣接する４本の前記ビット線に接続された書き込み対象のメモリセルにデータを書き込む際に，隣接する２本の前記ビット線毎に２回の書き込みを行うために前記第１の手順と，前記第２の手順と，を実行」することとは，データを書き込む手順を切り替えるための条件が満たされない場合には「前記第３の手順を実行し」，前記条件が満たされる場合には「隣接する４本の前記ビット線に接続された書き込み対象のメモリセルにデータを書き込む際に，隣接する２本の前記ビット線毎に２回の書き込みを行うために前記第１の手順と，前記第２の手順と，を実行」する点で共通する。
　（ケ）引用発明の「それぞれ制御ゲート及びフローティングゲートを有する複数のメモリセルを有するＮＡＮＤストリングを，複数備え」る「メモリアレイ」は，不揮発性の「メモリ」であることは明らかであるから，以下の相違点を除き，補正発明の「不揮発性半導体記憶装置」に相当する。
　イ　一致点と相違点
　以上を総合すると，補正発明と引用発明とは，
（一致点）
「直列接続された複数のメモリセルを，それぞれが有する複数のメモリセルユニットと，
　対応する前記メモリセルユニットに，それぞれが接続された複数のビット線と，
　前記複数のメモリセルユニットの対応する前記メモリセルの制御ゲートに，それぞれが共通に接続された複数のワード線と，
　前記複数のメモリセルへのデータの書き込み動作の制御を行うコントローラと，
　を備え，
　前記コントローラは，
　４ｎ−３番目（ｎは自然数）の前記ビット線に接続された書き込みを行う前記メモリセルと，４ｎ−２番目の前記ビット線に接続された前記書き込みを行うメモリセルと，に前記データを書き込む第１の手順と，
　４ｎ−１番目の前記ビット線に接続された前記書き込みを行うメモリセルと，４ｎ番目の前記ビット線に接続された前記書き込みを行うメモリセルと，に前記データを書き込む第２の手順と，
　共通の前記ワード線に接続された書き込みを行う複数の前記メモリセルに対して同時に前記データを書き込む第３の手順と，
　が実行可能であり，
　データを書き込む手順を切り替えるための条件が満たされない場合は，前記第３の手順を実行し，
　前記条件が満たされる場合には，隣接する４本の前記ビット線に接続された書き込み対象のメモリセルにデータを書き込む際に，隣接する２本の前記ビット線毎に２回の書き込みを行うために前記第１の手順と，前記第２の手順と，を実行する不揮発性半導体記憶装置。」
である点で一致し，次の各点で相違する。
　
（相違点）
　（相違点１）
　補正発明は，「前記書き込み電圧が所定の閾値以下の場合には，前記第３の手順を実行し」，「前記書き込み電圧が前記所定の閾値を超えた場合」には「前記第１の手順と，前記第２の手順と」を実行するのに対して，引用発明は，「プログラム手順を切り替えるための条件」が「満たされない場合は，前記全ビットラインプログラミング手順を反復し」，「前記条件が満たされる場合」には「ペアビットプログラミング方式の手順に切り替えて，前記第１のプログラミングシーケンスと前記第２のプログラミングシーケンスとを反復する」点。
　（相違点２）
　補正発明は「前記第１の手順において，４ｎ−３番目の前記ビット線に０Ｖを印加し，４ｎ−２番目の前記ビット線に電源電圧を印加」するのに対して，引用発明は，そのような手順を有するかどうか不明である点。
　（相違点３）
　補正発明の「前記所定の閾値は，当該不揮発性半導体記憶装置における前記複数のメモリセル同士の間の寸法，または，前記当該不揮発性半導体記憶装置において誤書き込みが生ずる前記書き込み電圧，に基づいて予め決定されている」のに対して，引用発明は「プログラム手順を切り替えるための条件」は如何なるものであり，どのように決定されるのか特定していない点。
（４）各相違点についての当審の判断
　ア　相違点１及び３について
　（ア）第２の４（２）ア（オ）で摘記したように，引用例には，「プログラミング性能を改善するために，ペアビットプログラミング方式の使用を，Ｖｐｇｍが高いときのパルスに限定することができる。Ｖｐｇｍが低い早期のパルスは，プログラム外乱を生じさせる可能性が低く，したがって，単一のプログラムパルスを使用して時間を節約できるためである。」（段落【００５４】）と，プログラム外乱は「選択されたワードライン」を介して「メモリセルの制御ゲート」に印加される「プログラム電圧」が高くなると生じることが記載されている。
　そして，第２の４（２）ア（カ）で摘記したように，引用例には，「全体的なプログラムシーケンスで，２つ以上の異なるプログラミング手順を使用することができる。例えば，ビットラインの隣接ペアのプログラミングは，低い振幅のプログラムパルスよりも高い振幅のプログラムパルスが使用されるときにより有利である場合があり，この場合，プログラムパルスの振幅……に基づいた切り替えを実行できる。」（段落【００８０】）と記載されている。
　上記の各記載を参酌すれば，引用発明において，「選択されたワードライン」を介して「メモリセルの制御ゲート」に印加される「プログラム電圧」が前記プログラム外乱すなわち誤書き込みを生じさせる可能性が高くなるときの当該「プログラム電圧」の振幅を閾値とし，「プログラム手順」を「全ビットラインプログラミング手順」から「ペアビットプログラミング方式の手順」に「切り替えるための条件」を，前記「メモリセルの制御ゲート」に印加されるプログラム電圧が前記閾値を超えることとすることは，当業者が容易に想到し得たものと認められる。
　（イ）一方，第２の４（２）ア（エ）で摘記した，引用例の「プログラム外乱未選択のＮＡＮＤストリング又は直列接続された記憶素子の他のセットのチャネルの電圧を十分にブーストできないために，プログラム外乱がたびたび発生する。……クランプされたブースト電位が低すぎると，プログラム電圧（Ｖｐｇｍ）が高いときに阻止されるセルでの電界が大きくなり，意図していないトンネリング及びプログラム外乱を引き起こすため，これは重大な問題である。」（段落【００４３】）という記載から，引用例には，前記プログラム外乱は，「未選択」すなわち「プログラミングを阻止」されたＮＡＮＤストリングのチャネルの電圧を十分にブーストできないという事象に伴って発生することが記載されている。
　そして，第２の４（２）ア（エ）で摘記した，引用例の「特に，例えばＮＡＮＤ技術は絶えず小さな寸法に縮小されるので，ブースト飽和又はブースト電圧クランプとして知られる新しいプログラム外乱モードに直面している。」（段落【００４３】），「図９は，隣接ＮＡＮＤストリングの低電圧により，阻止状態にある中央のＮＡＮＤストリングでジャンクションリーク及びブースト電圧クランプが生じ得ることを示すＮＡＮＤストリングの断面図である。……キャパシタンスＣ１がチャネル領域９０８と９１０の間に存在し，キャパシタンスＣ２がチャネル領域９１０と９１２の間に存在する。Ｖｂｏｏｓｔはチャネル領域９１０の電位を表す。」（段落【００４５】），及び，「チャネル９１０と関連付けられている記憶素子のプログラム外乱を防ぐためにＶｂｏｏｓｔが相対的に高いことが望ましい。しかしながら，チャネル９０８及び９１２と関連付けられている隣接ＮＡＮＤストリングは，ブーストされるチャネル９１０のために「ゲート」の機能を果たす。隣接ＮＡＮＤストリングのチャネルが低い（例えば０Ｖ）である場合，それはブーストチャネル上のジャンクションにリークを生じさせ，ブースト電位を制限することがある。両隣のＮＡＮＤストリングが０Ｖである場合，状況はさらに悪くなる。縮小はＮＡＮＤストリング間の有効なゲート酸化物（シャロートレンチアイソレーションつまりＳＴＩ）を縮小させ，隣接ＮＡＮＤストリングチャネルの影響をより重大にするので，この問題は縮小とともに悪化する傾向があることに留意されたい。」（段落【００４６】）という記載から，前記「非選択」のＮＡＮＤストリングのチャネルの電圧を十分にブーストできないという事象は，素子寸法が縮小されて隣接するメモリセルを素子分離するシャロートレンチアイソレーションの幅が縮小することに伴ってより顕著になることが記載されている。
　以上から，引用例には，プログラム外乱すなわち誤書き込みは，隣接するメモリセルを素子分離するシャロートレンチアイソレーションの幅が縮小することに伴ってより顕著になることが記載されている。
　したがって，上記（ア）の「メモリセルの制御ゲート」に印加される「プログラム電圧」が前記プログラム外乱すなわち誤書き込みを生じさせる可能性が高くなるときの当該「プログラム電圧」の振幅である前記閾値を，隣接するメモリセルとの間隔であるシャロートレンチアイソレーションの幅に基づいて設定することは，当業者が容易に想到し得たものと認められる。
　（ウ）以上から，相違点１及び３に係る構成は，引用例の記載を参酌すれば，引用発明から当業者が容易に想到し得たものと認められる。
　イ　相違点２について
　（ア）不揮発性半導体記憶装置の技術分野において，メモリのテストをするために，各ページのメモリセルに，“１０１０１０…１０”でデータを書き込むストライプパターン，または，ページ毎に“１０１０１０…１０”と“０１０１０１…０１”を交互に書き込むチェッカーパターンをテストパターンとして使用して，データ書き込み／データ読み出しテストを行うことは，以下に挙げる周知例１〜３に記載されるように周知技術である。
　（ア−１）周知例１：特開平５−５４６９７号公報
　本願の出願前に頒布された刊行物である特開平５−５４６９７号公報（以下「周知例１」という。）には，「半導体メモリ」（発明の名称）について，図１〜図３とともに，次の事項が記載されている。
　　ａ「【０００２】
【従来の技術】半導体製造プロセスの微細化に伴い，半導体メモリの大容量化が進んでいるが，この反面，集積度が向上するにつれソフトエラーの発生が問題となっている。また，
Ｅ
２
 ＰＲＯＭ（電気的に消去及び書き込み可能な読み出し専用メモリ）に代表される不揮発性メモリにおいては，メモリセルのゲートは薄い酸化膜を有しており電気的ストレスによって劣化する
　　ｂ「【０００７】
このような半導体メモリを出荷する際には，ビット干渉等の不良を取り除くために様々なパターンのデータ書き込み／データ読み出しテストが行われる
代表的なパターンとして「ストライプパターン」及び「チェッカーボードパターン」がある。
ストライプパターンは同じ列にあるメモリセルが全て同じデータを有し，隣接する列にあるメモリセルが全てこのデータの反転データを有するようなパターンである
チェッカーボードパターンは同じ列にあって互いに隣接するメモリセルのデータが異なり，且つ同じ行にあって互いに隣接するメモリセルのデータが異なるようなパターンである
　　ｃ　図２には，左側に“１０１０１０”のテストパターンが，右側に“１０１０１０１”と“０１０１０１０”とからなるテストパターンが図示されている。
　（ア−２）周知例２：特開平１１−２８８５９８号公報
　本願の出願前に頒布された刊行物である特開平１１−２８８５９８号公報（以下「周知例２」という。）には，「半導体記憶装置のテスト装置」（発明の名称）について，図１〜図４とともに，次の事項が記載されている。
　　ａ「【０００２】
【従来の技術】
半導体記憶装置の良否を判定するために，出荷前に半導体記憶装置に対してテストが行われる
このテストは通常ページ単位で行われる
所定のデータパターンをテストの対象となる一ページ分のメモリセルに書き込む。そして，テストパターンが書き込まれた一ページ分のメモリセルに対して，読み出しを行い，読み出されたデータと書き込んだデータとが比較され，比較結果に応じてメモリの良否が判定される
　　ｂ「【０００７】また，本発明では，
好適には，上記テスト対象となるメモリは，不揮発性メモリである
　　ｃ「【００２０】以下，
実際メモリテストに使用されているテストパターン
各ページのメモリセルに“１０１０１０…１０”でデータを書き込むストライプパターン
ページ毎に，“１０１０１０…１０”と“０１０１０１…０１”を交互に書き込むチェッカーパターン
が一般的に使用されている
　（ア−３）周知例３：特開平１０−２１４４９９号公報
　本願の出願前に頒布された刊行物である特開平１０−２１４４９９号公報（以下「周知例３」という。）には，「不揮発性半導体メモリ」（発明の名称）について，図１〜図４とともに，次の事項が記載されている。
　　ａ「【０００２】
【従来の技術】
フラッシュメモリにおいては，
図４Ｂ，
図４Ｅにそれぞれ示すような
チェッカー（Checker)
ストライプなどの基本パターンを実際に書き込んでメモリセルの不良のチェックを行うことが必要とされる
　　ｂ　図４Ｂにはチェッカーパターンとして“１０１０１”と“０１０１０”とからなるテストパターンが，図４Ｅにはストライプパターンとして“０１０１０”からなるテストパターンが，それぞれ図示されている。
　（イ）さて，引用例には，第２の４（２）ア（エ）で摘記したように「ペアビットプログラミング方式はフェイルビット数を大幅に減らすことができる」（段落【００５０】）こと，第２の４（２）ア（オ）で摘記したように「プログラミング性能を改善するために，ペアビットプログラミング方式の使用を，Ｖｐｇｍが高いときのパルスに限定することができる。Ｖｐｇｍが低い早期のパルスは，プログラム外乱を生じさせる可能性が低く，したがって，単一のプログラムパルスを使用して時間を節約できるためである。」（段落【００５４】）こと，が記載されている。
　すなわち，引用発明の「ペアビットプログラミング方式の手順」は，「プログラム電圧」が高くプログラム外乱を生じさせる可能性が高いときに，フェイルビット数を減少させるために実行することが記載されている。
　（ウ）そうすると，引用発明の「メモリセルアレイ」において，特にプログラム外乱を生じさせる可能性が高いときに実行する「ペアビットプログラミング方式の手順」が正常に実行できることを確認するため，周知技術のように，テストパターンを利用したデータ書き込み／データ読み出しテストを行うことは，当業者であれば当然に想起したと認められる。
　そして，このとき，前記テストパターンとして，周知技術のストライプパターンまたはチェッカーパターンを利用することで，引用発明の一つの「ワードライン」に接続された「複数のメモリセル」からなる一つのページに，前記“１０１０１０…１０”という，原査定において指摘した「奇数番目のメモリセルに書き込みを行うデータパターン」を書き込むために，例えば，ＢＬ０のビットラインは「プログラミング対象として選択し」て第２の４（２）ア（オ）で摘記したように「ビットライン上の電圧を，プログラミングが可能なレベルに設定することを含む。このレベルは，例えば０Ｖ」（段落【００５７】）に設定し，ＢＬ１のビットラインは「プログラミング対象」としないから「プログラミングを阻止する高レベル」として電源電位を設定することで，相違点２に係る構成とすることは，周知技術を参酌すれば当業者が適宜なし得たものと認められる。
　ウ　審判請求人の主張について
　（ア）審判請求人は，審判請求書において，
「しかしながら，これらの引用文献には，「前記所定の閾値は，当該不揮発性半導体記憶装置における前記複数のメモリセル同士の間の寸法，または，前記当該不揮発性半導体記憶装置において誤書き込みが生ずる前記書き込み電圧，に基づいて予め決定されている」ことに関する直接的な記載も間接的な示唆も見出すことができません。」
と主張している。
　（イ）しかしながら，第２の４（４）アで指摘したように，引用例には，前記「前記所定の閾値は，当該不揮発性半導体記憶装置における前記複数のメモリセル同士の間の寸法，または，前記当該不揮発性半導体記憶装置において誤書き込みが生ずる前記書き込み電圧，に基づいて予め決定されている」ことに関する直接的な記載ないし間接的な示唆が，複数存在する。
　したがって，審判請求人の前記主張は採用することはできない。
　
（５）独立特許要件についてのまとめ
　以上から，補正発明は，引用例の記載及び周知技術を参酌すれば，引用発明に基づいて当業者が容易に発明をすることができたものである。
　そして，補正発明の効果も，引用例の記載及び周知技術を参酌すれば，引用発明から当業者が予期し得たものと認められる。
　よって，補正発明は，特許法第２９条２項の規定により，特許出願の際独立して特許を受けることができない。
　
５　小括
　以上検討したとおり，本件補正は，特許法第１７条の２第６項において準用する同法第１２６条第７項の規定に違反するので，同法第１５９条第１項の規定において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
第３　本願発明について
１　本願発明
　平成２９年６月２９日に提出された手続補正書による手続補正は上記のとおり却下されたので，本願の請求項１〜１２に係る発明は，平成２９年３月１３日に提出された手続補正書により補正された特許請求の範囲の請求項１〜１２に記載された事項により特定されるものであり，そのうちの請求項１に係る発明（以下「本願発明」という。）は次のとおりのものである。
「直列接続された複数のメモリセルを，それぞれが有する複数のメモリセルユニットと，
　対応する前記メモリセルユニットに，それぞれが接続された複数のビット線と，
　前記複数のメモリセルユニットの対応する前記メモリセルの制御ゲートに，それぞれが共通に接続された複数のワード線と，
　前記複数のメモリセルへのデータの書き込み動作の制御を行うコントローラと，
　を備え，
　前記コントローラは，隣接する４本の前記ビット線に接続された書き込み対象のメモリセルにデータを書き込む際に，隣接する２本の前記ビット線毎に２回の書き込みを行い，
　４ｎ−３番目（ｎは自然数）の前記ビット線に接続された書き込みを行う前記メモリセルと，４ｎ−２番目の前記ビット線に接続された前記書き込みを行うメモリセルと，に前記データを書き込む第１の手順と，
　４ｎ−１番目の前記ビット線に接続された前記書き込みを行うメモリセルと，４ｎ番目の前記ビット線に接続された前記書き込みを行うメモリセルと，に前記データを書き込む第２の手順と，を実行し，
　前記第１の手順において，４ｎ−３番目の前記ビット線に０Ｖを印加し，４ｎ−２番目の前記ビット線に電源電圧を印加する不揮発性半導体記憶装置。」
　
２　引用例及び引用発明
　引用例の記載事項は，第２の４（２）アで摘記したとおりである。
　また，引用発明は，第２の４（２）イで認定したとおりのものである。
　
３　対比・判断
（１）第２の３（１）〜（２）で検討したように，本件補正後の請求項１に係る発明（すなわち，補正発明）は，本件補正前の請求項１に係る発明（すなわち，本願発明）に対して，
　ア　「前記コントローラ」は，「共通の前記ワード線に接続された書き込みを行う複数の前記メモリセルに対して同時に前記データを書き込む第３の手順と」をさらに「実行可能」とされ，「前記書き込み電圧が所定の閾値以下の場合には，前記第３の手順を実行し」，「前記書き込み電圧が前記所定の閾値を超えた場合には，隣接する４本の前記ビット線に接続された書き込み対象のメモリセルにデータを書き込む際に，隣接する２本の前記ビット線毎に２回の書き込みを行うために前記第１の手順と，前記第２の手順と，を実行」するという発明特定事項を追加するとともに，
　イ　「前記所定の閾値は，当該不揮発性半導体記憶装置における前記複数のメモリセル同士の間の寸法，または，前記当該不揮発性半導体記憶装置において誤書き込みが生ずる前記書き込み電圧，に基づいて予め決定されている」という発明特定事項を追加したものである。
　したがって，本願発明は，補正発明から上記ア及びイの限定をなくしたものである。
　
（２）そうすると，本願発明の構成要件をすべて含み，これをより限定したものである補正発明が，第２の４（４）において検討したとおり，引用発明，引用例の記載及び周知技術に基づいて当業者が容易に発明をすることができたものであるから，本願発明も同様の理由により，引用例の記載及び周知技術を参酌すれば，引用発明に基づいて当業者が容易に発明をすることができたものである。
　そして，本願発明の効果も，引用例の記載及び周知技術を参酌すれば，引用発明から当業者が予期し得たものと認められる。
第４　結言
　以上のとおりであるから，本願発明は，引用発明，引用例の記載及び周知技術に基づいて当業者が容易に発明をすることができたものであり，特許法第２９条第２項の規定により，特許を受けることができない。
　したがって，本願は，他の請求項に係る発明について検討するまでもなく，拒絶をすべきものである。
　よって，結論のとおり審決する。