(57)【要約】  コストの低減を図ることができる構造の実装基板およびこれに半導体装置を表面実装してなる電子機器を提供する。実装基板は、行列状に整列して配列された外部端子を有する半導体装置が実装される実装基板であって、前記半導体装置が対向される表面に配列され、各前記外部端子が接合される接合部と、各前記接合部に接続され、前記半導体装置が接合される領域外に引き出される配線とを備えている。内側に配列された４行×ｎ列（ｎ：５以上の整数）個の各前記接合部に接続される前記配線は、第１の配線層に形成されている。前記４行×ｎ列個の前記接合部の外側を取り囲む環状２列に配列された各前記接合部に接続される前記配線は、前記第１の配線層とは異なる第２の配線層に形成されている。
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【特許請求の範囲】
【請求項１】
行列状に整列して配列された外部端子を有する半導体装置が実装される実装基板であって、
前記半導体装置が対向される表面に配列され、各前記外部端子が接合される接合部と、
各前記接合部に接続され、前記半導体装置が接合される領域外に引き出される配線とを備え、
内側に配列された４行×ｎ列（ｎ：５以上の整数）個の各前記接合部に接続される前記配線は、第１の配線層に形成され、
前記４行×ｎ列個の前記接合部の外側を取り囲む環状２列に配列された各前記接合部に接続される前記配線は、前記第１の配線層とは異なる第２の配線層に形成されている、実装基板。
【請求項２】
実装基板と、行列状に整列して配列された外部端子を有し、前記実装基板に対して表面実装される半導体装置とを含む電子機器であって、
前記実装基板は、
前記半導体装置が対向される表面に配列され、各前記外部端子が接合される接合部と、
各前記接合部に接続され、前記半導体装置が接合される領域外に引き出される配線とを備え、
内側に配列された４行×ｎ列（ｎ：５以上の整数）個の各前記接合部に接続される前記配線は、第１の配線層に形成され、
前記４行×ｎ列個の前記接合部の外側を取り囲む環状２列に配列された各前記接合部に接続される前記配線は、前記第１の配線層とは異なる第２の配線層に形成されている、電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置が表面実装される実装基板、およびこの実装基板に半導体装置を表面実装してなる電子機器に関する。
【背景技術】
【０００２】
半導体装置の表面実装を可能とするパッケージ（表面実装型パッケージ）の代表的なものとして、たとえば、ＢＧＡ（Ball Grid Array）パッケージが知られている。
ＢＧＡパッケージが採用された半導体装置では、実装基板との対向面に、ボール状の外部端子が正方行列状に整列して配列されている。これに対応して、実装基板上には、各外部端子と接続されるランドが正方行列状に整列して配列されている。たとえば、１００個の外部端子を備える半導体装置が実装される実装基板（１００ピン用実装基板）上には、１００個の外部端子に対応して、１００個のランドが１０行×１０列の正方行列状に整列して配列されている。各ランドには、半導体装置の動作電圧の供給や各種信号を送受するための配線が接続されている。各配線は、実装基板上の半導体装置が接合される領域外へ引き出され、実装基板上の電源回路などに接続されている。【０００３】
現在提供されている１００ピン用の実装基板では、たとえば、図７に示すように、０．２ｍｍ角の矩形状のランドＬが行方向および列方向に０．５ｍｍごとに配置されている。このようなランドＬの配置により、行方向または列方向に隣り合うランドＬ間の幅が０．３ｍｍと狭く、それらのランドＬに接続された各配線の間には、１本の配線しか通すことができない。そのため、同一面（１つの配線層）には、環状２列をなすランドＬに接続された配線しか形成することができない。したがって、各ランドＬに接続された配線は、複数の配線層に分けて形成されている。具体的には、最外の環状２列をなすランドＬ（図７に右上がりのハッチングを付して示す。）に接続される配線と、その内側で環状２列をなすランドＬ（図７に左上がりのハッチングを付して示す。）に接続される配線と、中央４個のランドＬ（図７にハッチングを付さずに示す。）に接続される配線とは、それぞれ異なる配線層に形成されている。
【特許文献１】特開２０００−１５０７３５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところが、このような多層配線構造の実装基板は、層数が多いほどコストが高いという問題を有している。
そこで、本発明の目的は、コストの低減を図ることができる構造の実装基板およびこれに半導体装置を表面実装してなる電子機器を提供することである。
【課題を解決するための手段】
【０００５】
前記の目的を達成するための請求項１記載の発明は、行列状に整列して配列された外部端子を有する半導体装置が実装される実装基板であって、前記半導体装置が対向される表面に配列され、各前記外部端子が接合される接合部と、各前記接合部に接続され、前記半導体装置が接合される領域外に引き出される配線とを備え、内側に配列された４行×ｎ列（ｎ：５以上の整数）個の各前記接合部に接続される前記配線は、第１の配線層に形成され、前記４行×ｎ列個の前記接合部の外側を取り囲む環状２列に配列された各前記接合部に接続される前記配線は、前記第１の配線層とは異なる第２の配線層に形成されている、実装基板である。【０００６】
また、請求項２記載の発明は、実装基板と、行列状に整列して配列された外部端子を有し、前記実装基板に対して表面実装される半導体装置とを含む電子機器であって、前記実装基板は、前記半導体装置が対向される表面に配列され、各前記外部端子が接合される接合部と、各前記接合部に接続され、前記半導体装置が接合される領域外に引き出される配線とを備え、内側に配列された４行×ｎ列（ｎ：５以上の整数）個の各前記接合部に接続される前記配線は、第１の配線層に形成され、前記４行×ｎ列個の前記接合部の外側を取り囲む環状２列に配列された各前記接合部に接続される前記配線は、前記第１の配線層とは異なる第２の配線層に形成されている、電子機器である。【０００７】
実装基板において、行列状に整列して配置される接合部のうちの内側に配列された４行×ｎ列個の各接合部に接続される配線は、その内側の少なくとも２行×（ｎ−２）列に配列された各接合部に接続される配線を４行における外側各行に配列された接合部に接続される配線の間を通すことにより、１つの配線層（第１の配線層）に形成することができる。また、４行×ｎ列個の接合部の外側を取り囲む環状２列に配列された各接合部に接続される配線は、その環状２列における内側の列に配列された各接合部に接続される配線を、外側の列に配列された接合部に接続される配線の間を通すことにより、１つの配線層（第２の配線層）に形成することができる。【０００８】
たとえば、接合部が８行×１３列の行列状に配列される場合、内側の４行×９列に配列された接合部に接続される配線が第１の配線層に形成され、外側の環状２列に配列された接合部に接続される配線が第２の配線層に形成される。したがって、１０４個の接合部に接続される配線を形成するための配線層が２層ですむ。前述したように、従来の１００ピン用の実装基板では、少なくとも３つの配線層を必要とするので、本発明の実装基板では、従来の１００ピン用の実装基板よりも配線層数を低減させることができる。多層配線構造の実装基板では、配線層数が多いほどコストが高くつくので、配線層数の低減により、実装基板のコストの低減を図ることができる。【０００９】
本発明における上述の、またはさらに他の目的、特徴および効果は、添付図面を参照して次に述べる実施形態の説明により明らかにされる。
【図面の簡単な説明】
【００１０】
【図１】図１は、本発明の一実施形態に係る電子機器の構成を図解的に示す断面図である。
【図２】図２は、半導体装置における外部端子の配置を示す図（半導体装置の底面図）である。
【図３】図３は、実装基板におけるランドの配置を示す平面図である。
【図４】図４は、実装基板の断面図である。
【図５】図５は、第１配線層の一部を示す平面図である。
【図６】図６は、第２配線層の一部を示す底面図である。
【図７】図７は、従来の１００ピン用の実装基板におけるランドの配置例を示す図である。
【符号の説明】
【００１１】
１      半導体装置
２      実装基板
１９    外部端子
２１    ランド（接合部）
２２    絶縁層
２３    表側配線層
２４    裏側配線層
２５    配線
２８    配線
１００  電子機器
【発明を実施するための最良の形態】
【００１２】
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係る電子機器の構成を図解的に示す断面図である。
電子機器１００は、表面実装型の半導体装置１を実装基板２に表面実装した構成を有している。
半導体装置１は、半導体チップ１１と、半導体チップ１１が搭載されるインタポーザ１２と、半導体チップ１１を封止する封止樹脂１３とを備えている。【００１３】
半導体チップ１１は、たとえば、液晶ディスプレイ用ドライバに接続されるタイミングコントロール回路を備えている。半導体チップ１１の最表面は、表面保護膜で覆われており、その周縁部には、複数のパッド（図示せず）が表面保護膜から露出した状態に設けられている。
インタポーザ１２は、絶縁性樹脂（たとえば、ガラスエポキシ樹脂）からなる絶縁性基板１４を備えている。【００１４】
絶縁性基板１４の一方面（上面）には、その中央部に、平面視で半導体チップ１１よりも少し大きなサイズを有する矩形薄板状のアイランド１５が形成されている。また、絶縁性基板１４の一方面には、アイランド１５を取り囲む周縁部に、複数の内部端子１６が形成されている。アイランド１５および内部端子１６は、たとえば、銅などの金属からなり、導電性を有している。【００１５】
アイランド１５には、たとえば、高融点はんだ（融点が２６０℃以上のはんだ）からなる接合剤１７を介して、半導体チップ１１の裏面が接合される。また、各内部端子１６は、たとえば、金細線からなるボンディングワイヤ１８を介して、半導体チップ１１の表面の各パッドに接続（ワイヤボンディング）される。これにより、半導体チップ１１は、その裏面が接合剤１７を介してアイランド１５と電気的に接続され、内部回路（図示せず）がボンディングワイヤ１８を介して内部端子１６と電気的に接続される。【００１６】
絶縁性基板１４の他方面（下面）には、複数の外部端子１９が整列して配置されている。各外部端子１９は、たとえば、はんだなどの金属材料を用いてボール状に形成されている。内部端子１６と外部端子１９とは、絶縁性基板１４を厚さ方向に貫通するビアにより電気的に接続されている。このビアは、たとえば、絶縁性基板１４を貫通するビアホールを形成し、このビアホール内を金属材料（たとえば、銅）で埋め尽くすことにより形成されている。【００１７】
半導体装置１が実装される実装基板（プリント配線基板）２上には、半導体装置１に備えられる外部端子１９に対応して、各外部端子１９が接続されるランド２１が配置されている。半導体装置１は、各外部端子１９を実装基板２上の各ランド２１に接続することにより、実装基板２に対する表面実装が達成される。絶縁性基板１４の一方面上の内部端子１６と他方面上の外部端子１９とが、電気的に接続されているので、外部端子１９を実装基板２上のランド２１に接続することにより、ランド２１と内部端子１６との電気的な接続を達成することができ、ひいてはランド２１と半導体チップ１１との電気的な接続を達成することができる。【００１８】
図２は、半導体装置１における外部端子１９の配置を示す図（半導体装置１の底面図）である。
半導体装置１（絶縁性基板１４）の下面には、１０４個の外部端子１９が８行×１３列の行列状に整列して配置されている。言い換えれば、１０４個の外部端子１９は、４行×９列およびこれを取り囲む環状２列に配列されている。なお、図面の簡素化のため、図２では、一部の外部端子１９のみに参照符号を付している。【００１９】
図３は、実装基板２におけるランド２１の配置を示す平面図である。
実装基板２の表面には、半導体装置１の外部端子１９に対応して、１０４個のランド２１が８行×１３列の行列状に整列して配置されている。なお、図面の簡素化のため、図３では、一部のランド２１のみに参照符号を付している。
図４は、実装基板２の断面図である。【００２０】
実装基板２は、エポキシ樹脂などの樹脂材料からなり、基体をなす絶縁層２２と、絶縁層２２の一方面（表面）上に積層された表側配線層２３と、絶縁層２２の他方面（裏面）上に積層された裏側配線層２４とを備えている。
図５は、表側配線層２３の一部を示す平面図である。
表側配線層２３には、１０４個のランド２１と、最外の環状２列をなすランド２１（図３にハッチングを付して示す。）に接続された配線２５とが形成されている。【００２１】
配線２５は、銅などの金属からなる。外側の環状１列に配列された各ランド２１に接続される配線２５は、行方向（図５の紙面における左右方向）または列方向（図５の紙面における上下方向）に沿って延び、実装基板２における半導体装置１が接合される領域（以下、単に「接合領域」という。）外に引き出されている。また、内側の環状１列に配列された各ランド２１に接続される配線２５は、外側の環状１列に配列された各ランド２１に接続される配線２５の間を通して、接合領域外に引き出されている。そして、各配線２５は、接合領域外において、実装基板２上の電源回路などに接続されている。【００２２】
図４および図５に示すように、絶縁層２２には、最外の環状２列をなすランド２１の内側に配置される４行×９列個の各ランド２１（図３にハッチングを付さずに示す。）に対応づけて、絶縁層２２を厚さ方向に貫通するビア２６が形成されている。この３６個のビア２６は、それぞれ対応付けられたランド２１の近傍の位置に配置されることにより、たとえば、４行×９列の行列状に整列して配列されている。各ビア２６は、たとえば、絶縁層２２を貫通するビアホールを形成し、このビアホール内を金属材料（たとえば、銅）で埋め尽くすことにより形成することができる。【００２３】
表側配線層２３には、４行×９列個の各ランド２１とこれらの各ランド２１に対応するビア２６とを接続する接続配線２７が形成されている。接続配線２７は、銅などの金属からなる。
図６は、裏側配線層２４の一部を示す底面図である。
裏側配線層２４には、各ビア２６に接続された配線２８が形成されている。配線２８は、銅などの金属からなる。４行×９列における外側各行に配列された各ビア２６に接続される配線２８は、各ビア２６から外側に向けて列方向（図６の紙面における上下方向）に沿って延びている。４行×９列における内側２行に配列された各ビア２６のうちの行方向（図６の紙面における左右方向）両端に配置される各ビア２６に接続される配線２８は、各ビア２６から外側に向けて行方向に沿って延びている。また、内側２行×７列に配列された各ビア２６に接続される配線２８は、外側各行に配列された各ビア２６に接続される配線２８の間を通して、外側に向けて延びている。そして、各配線２８は、実装基板２上の電源回路などに接続されている。【００２４】
以上のように、半導体装置１では、１０４個の外部端子１９が８行×１３列の行列状に整列して配置されている。一方、半導体装置１が実装される実装基板２には、１０４個の外部端子１９に対応して、１０４個のランド２１が８行×１３列の行列状に整列して配列されている。そして、内側の４行×９列個の各ランド２１と電気的に接続される配線２８は、裏側配線層２４に形成され、その４行×９列個の各ランド２１を取り囲む環状２列に配列された各ランド２１に接続される配線２５は、表側配線層２３に形成されている。すなわち、１０４個の各ランド２１に接続される配線２５，２８は、表側配線層２３および裏側配線層２４の２層に分けて形成される。【００２５】
従来の１００ピン用の実装基板では、少なくとも３つの配線層を必要とするので、実装基板２は、その従来の１００ピン用の実装基板よりも配線層数が少なくすむ。多層配線構造の実装基板では、配線層数が多いほどコストが高くつくので、配線層数の低減により、実装基板２のコストの低減を図ることができる。
なお、本発明は、他の形態で実施することもできる。たとえば、裏側配線層２４において、４行×９列における内側の２行に配列された各ビア２６のうちの行方向両端に配置される各ビア２６に接続される配線２８は、各ビア２６から外側に向けて行方向に沿って延びているとしたが、図６に破線で示すように、列方向に引き出されてもよい。【００２６】
また、半導体装置１の外部端子１９が４行×９列およびこれを取り囲む環状２列に配列され、これに対応して、実装基板２のランド２１が４行×９列およびこれを取り囲む環状２列に配列された構成を取り上げた。しかしながら、外部端子１９およびランド２１は、４行×１０列およびこれを取り囲む環状２列に配列するなど、４行×９列およびこれを取り囲む環状２列に限らず、４行×ｎ列（ｎ：５以上の整数）およびこれを取り囲む環状２列に配列することができる。さらに、その外側を取り囲む環状に配列される外部端子１９およびランド２１が設けられてもよく、この場合、ランド２１に接続される配線が形成される配線層が追加して設けられる。【００２７】
本発明の実施形態について詳細に説明してきたが、これらは本発明の技術的内容を明らかにするために用いられた具体例に過ぎず、本発明はこれらの具体例に限定して解釈されるべきではなく、本発明の精神および範囲は添付の請求の範囲によってのみ限定される。
この出願は、２００７年２月７日に日本国特許庁に提出された特願２００７−２７９５３号に対応しており、この出願の全開示はここに引用により組み込まれるものとする。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【国際調査報告】
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