(57)【要約】  半導体基板上に形成された絶縁膜（４１）のスルーホール（４２）内に埋め込まれたプラグ（４３）と、プラグ（４３）が埋め込まれた絶縁膜（４１）上に形成された界面層（５１）と、界面層（５１）上に形成されたカルコゲナイド層からなる記録層（５２）と、記録層（５２）上に形成された上部電極膜（５３）とにより相変化メモリが形成される。抵抗値変化により情報を記憶する記録層（５２）は、２０原子％以上３８原子％以下のインジウムと、９原子％以上２８原子％以下のゲルマニウムと、３原子％以上１８原子％以下のアンチモンと、４２原子％以上６３原子％以下のテルルとを含むカルコゲナイド材料からなり、ゲルマニウム含有率はアンチモン含有率以上とする。
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【特許請求の範囲】
【請求項１】
記録層と前記記録層の両面にそれぞれ形成された第１電極および第２電極とを有するメモリ素子を半導体基板上に形成した半導体装置であって、
前記記録層が、２０原子％以上３８原子％以下のインジウムと、９原子％以上２８原子％以下のゲルマニウムと、３原子％以上１８原子％以下のアンチモンと、４２原子％以上６３原子％以下のテルルとを含む材料からなること特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記記録層のゲルマニウム含有率は、アンチモン含有率以上であることを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記記録層中のテルルとインジウムの含有率の和が６２原子％以上８０原子％以下であることを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記記録層中のアンチモン含有率が５原子％以上であることを特徴とする半導体装置。
【請求項５】
請求項１記載の半導体装置において、
前記第２電極と前記記録層との間に界面層が形成されていることを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置の製造方法において、
前記界面層は、金属酸化物または金属窒化物からなることを特徴とする半導体装置の製造方法。
【請求項７】
請求項５記載の半導体装置の製造方法において、
前記界面層は、酸化タンタルまたは酸化クロムからなることを特徴とする半導体装置の製造方法。
【請求項８】
請求項１記載の半導体装置において、
前記半導体装置は、前記メモリ素子に情報を記憶させた後に、前記半導体装置に対する半田リフロー処理が行われることを特徴とする半導体装置。
【請求項９】
請求項１記載の半導体装置において、
前記半導体装置は、鉛フリー半田により実装されることを特徴とする半導体装置
【請求項１０】
請求項１記載の半導体装置において、
前記メモリ素子は、前記記録層の電気抵抗値が高い高抵抗状態と低い低抵抗状態とによって情報が記憶されることを特徴とする半導体装置。
【請求項１１】
請求項１記載の半導体装置において、
前記メモリ素子は、前記記録層の原子配列が変化することによって情報が記憶されることを特徴とする半導体装置。
【請求項１２】
請求項１記載の半導体装置において、
前記メモリ素子は、相変化メモリであることを特徴とする半導体装置。
【請求項１３】
記録層と前記記録層の両面にそれぞれ形成された第１電極および第２電極とを有するメモリ素子を半導体基板上に形成した半導体装置であって、
膜厚方向の平均組成がＩｎαＧｅＸＳｂＹＴｅＺ、ここで０．２０≦α≦０．３８，０．０９≦Ｘ≦０．２８，０．０３≦Ｙ≦０．１８，０．４２≦Ｚ≦０．６３，α＋Ｘ＋Ｙ＋Ｚ＝１、で表されるカルコゲナイド材料により前記記録層が形成されていること特徴とする半導体装置。
【請求項１４】
半導体基板と、
前記半導体基板上に形成された第１絶縁膜と、
前記第１絶縁膜に形成された開口部内に埋め込まれた下部電極と、
前記下部電極が埋め込まれた前記第１絶縁膜上に形成された界面層と、
前記界面層上に形成されたカルコゲナイド層からなる記録層と、
前記記録層上に形成された上部電極と、
を有し、
前記記録層が、２０原子％以上３８原子％以下のインジウムと、９原子％以上２８原子％以下のゲルマニウムと、３原子％以上１８原子％以下のアンチモンと、４２原子％以上６３原子％以下のテルルとを含む材料からなること特徴とする半導体装置。
【請求項１５】
請求項１４記載の半導体装置において、
前記記録層のゲルマニウム含有率は、アンチモン含有率以上であることを特徴とする半導体装置。
【請求項１６】
請求項１４記載の半導体装置の製造方法において、
前記界面層は、金属酸化物または金属窒化物からなることを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１４記載の半導体装置の製造方法において、
前記界面層は、酸化タンタルまたは酸化クロムからなることを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１４記載の半導体装置において、
前記半導体装置は、前記記録層に情報を記憶させた後に、前記半導体装置に対する半田リフロー処理が行われることを特徴とする半導体装置。
【請求項１９】
請求項１４記載の半導体装置において、
前記半導体装置は、鉛フリー半田により実装されることを特徴とする半導体装置
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、相変化材料を含むメモリ素子を備えた半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
カルコゲナイド材料の物性を利用した記録技術として、相変化メモリおよび相変化光ディスクが挙げられる。この相変化メモリおよび相変化光ディスクに用いられる相変化材料としてはＴｅ（テルル）を含むカルコゲナイド材料が知られている。【０００３】
また、米国特許第５，２５４，３８２号（特許文献１）には、｛（ＧｅｙＴｅ１−ｙ）ａ（ＳｂｚＴｅ１−ｚ）１−ａ｝１−ｂ（Ｉｎ１−ｘＴｅｘ）ｂ（ここに、０．４≦ｙ≦０．６、０．３≦ｚ≦０．６、０．４≦ｚ≦０．６、０．１≦ａ≦０．５、０．０１≦ｂ≦０．３）で表せるカルコゲナイド材料を記録層として用いた光ディスク媒体が開示されている。これは、高速で結晶化可能であるという特性を維持しつつ、非晶質状態の安定性を高め、データの長期保存性を向上することを目的として、Ｇｅ−Ｓｂ−ＴｅにＩｎを添加したものである。【０００４】
一方、米国特許第５，８８３，８２７号明細書（特許文献２）には、カルコゲナイド材料膜を用いた不揮発性メモリに関する詳述がされている。この不揮発性メモリは、相変化材料膜自体に流れる電流によるジュール熱と冷却速度に応じて、相変化材料膜の原子配列が変化することによって記憶情報が書き込まれる相変化メモリである。例えば、非晶質（アモルファス）化する際にはジュール熱で６００℃を越える温度を相変化材料膜に加え、一旦相変化材料膜を融解させるために動作電流が大きくなりやすくなるが、状態に応じて抵抗値が２桁から３桁も変化する。【０００５】
この電気的な相変化メモリにおいては、Ｇｅ２Ｓｂ２Ｔｅ５を使用するものを中心に研究が進められており、例えば、特開２００２−１０９７９７号公報（特許文献３）にＧｅＳｂＴｅを用いた記録素子が開示されている。また、特開２００３−１００９９１号公報（特許文献４）では、カルコゲナイド材料を用いたメモリに関する技術が開示されている。また、Ｇｅ２Ｓｂ２Ｔｅ５からなる相変化膜を用いた相変化メモリで、１０１２回の書換えが可能であることが報告されている（非特許文献１参照）。また、結晶成長型材料を用いた相変化メモリに関する技術が報告されている（非特許文献２参照）。
【特許文献１】米国特許第５，２５４，３８２号明細書
【特許文献２】米国特許第５，８８３，８２７号明細書
【特許文献３】特開２００２−１０９７９７号公報
【特許文献４】特開２００３−１００９９１号公報
【非特許文献１】「アイ・トリプル・イー  インターナショナル  エレクトロン  デバイシズ  ミーティング，  テクニカル  ダイジェスト（IEEE International Electron Devices meeting, TECHNICAL DIGEST）」，（米国），２００１年，ｐ．８０３−８０６
【非特許文献２】「ネイチャー・マテリアルズ（Nature Materials）」，（米国），２００５年，Ｖｏｌ．４，ｐ．３４７−３５１
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明者の検討によれば、次のことが分かった。【０００７】
例えば、米国特許第５，８８３，８２７号明細書（特許文献１）のＦｉｇ．１２のメモリの構成によれば、当該メモリは、メモリセルアレイとロウ（行）デコーダＸＤＥＣ、ビット（列）デコーダＹＤＥＣ、読み出し回路ＲＣ、書き込み回路ＷＣで構成される。メモリセルアレイは、ワード線ＷＬｐ（ｐ＝１、…、ｎ）とデータ線ＤＬｒ（ｒ＝１、…、ｍ）の各交点にメモリセルＭＣｐｒが配置されてなる。各メモリセルは、直列接続された記憶素子ＲＭ´と選択トランジスタＱＭが、ビット線ＤＬと接地電位との間に挿入された構成である。ワード線ＷＬが選択トランジスタのゲートに、ビット選択線ＹＳｒ（ｒ＝１、…、ｍ）が対応するビット選択スイッチＱＡｒにそれぞれ接続される。【０００８】
このような構成により、ロウデコーダＸＤＥＣで選択されたワード線上の選択トランジスタが導通し、さらにビットデコーダＹＤＥＣで選択されたビット選択線に対応するビット選択スイッチが導通することにより、選択メモリセル内に電流経路が形成されて、共通ビット線Ｉ／Ｏに読み出し信号が発生される。選択メモリセル内の抵抗値は、記憶情報によって差があるので、共通ビット線Ｉ／Ｏに出力される電圧は記憶情報によって差が出る。この差を読み出し回路ＲＣで判別することにより、選択メモリセルの記憶情報が読み出される。【０００９】
このような相変化メモリでは、光ディスクでも使用されている相変化材料を記録層として用いているが、相変化メモリでは光ディスクとは異なり、製造プロセスや使用環境において高温に耐えることが要求される場合がある。しかしながら、例えばＧｅ２Ｓｂ２Ｔｅ５などの標準的な相変化材料を記録層としてメモリを構成した場合、高温で使用するためには次のような解決すべき課題がある。【００１０】
第１の課題は、非晶質状態の不安定性である。すなわち、非晶質状態は準安定相であるため、高温環境では結晶化が急速に進行してしまう。例えば、自動車制御用のマイコンに混載するメモリでは、１４０℃程度の高温環境での使用に耐えることが必要であるが、Ｇｅ２Ｓｂ２Ｔｅ５を記録層に用いた場合、非晶質は比較的短時間（例えば数時間程度）で結晶に変化、すなわち低抵抗状態に変化するため、このような高温ではデータ保持特性が不十分であり、使用には適さない。【００１１】
また、メモリを搭載したマイコンでは、マイコンチップを実装する工程において、チップのはんだ付けや圧着のために、メモリ素子が高温環境にさらされる。マイコンの場合、メモリ部分にプログラムを記録した後に実装を行なうのが一般的であるが、実装工程の高温環境でデータが消去されてしまうようなメモリでは、実装後にデータを書き込まなければならず、通常とは異なるプロセスを取らなければならない。はんだ付けでは２６０℃で数分、圧着では１８０℃で数時間という熱負荷がかかるため，短い時間であるが動作温度よりもさらに高い温度環境でのデータ保持特性を保証する必要がある。したがって、マイコン向け不揮発メモリでは、このような製造プロセスでの熱負荷にも耐えるデータ保持特性を備えなければならず、光ディスクよりも遙かに高い耐熱性が要求される。【００１２】
第２の課題は、高温における非晶質状態の抵抗値の問題である。Ｔｅ（テルル）を主成分とするカルコゲナイドはバンドギャップが狭い半導体であるから、抵抗は、一般に、高温になるほど指数関数的に低くなる。その変化の度合いは、結晶状態よりも非晶質状態の方が大きいため、室温において大きな抵抗比がある場合でも、１００℃以上の高温になると抵抗比は小さくなってしまい、読み出しマージンが取れなくなるという問題がある。例えば、Ｇｅ２Ｓｂ２Ｔｅ５の場合、室温におけるリセット抵抗／セット抵抗の比はおよそ１００倍であるが、１００℃以上になると、リセット抵抗が著しく低下し、抵抗比は３０倍程度にまで低下してしまう。そのため、相変化メモリの長所である大きな読み出しマージンが取れなくなり、場合によっては環境温度によって読み出し方式を変更しなければならないこともある。【００１３】
このように相変化材料を用いたメモリには課題が生じており、特に、第２の課題である高温における抵抗値については、電気的なカルコゲナイド材料メモリ特有の課題であるため、光記録媒体向けのカルコゲナイド材料では考慮されていない。そこで、高い温度になる使用環境や製造プロセスにおいても、適切な抵抗値を持ち、安定したデータ保持特性を実現可能なカルコゲナイド材料を用いた相変化メモリ素子が求められる。【００１４】
一方、前述したような高温状態でのデータ保持特性（すなわち耐熱性）を向上させるため、相変化メモリ素子のカルコゲナイド記録層の組成にインジウム（Ｉｎ）を加えることが考えられる。【００１５】
図３２は、本発明者が本発明の前提として検討した半導体装置において、その相変化メモリ素子近傍の断面構成例を模式的に示す説明図である。なお、図３２は、断面図であるが、図面を見やすくするために、ハッチングを省略している。【００１６】
図３２では、例えば、タングステン（Ｗ）などの主導体膜１４３ｂとチタン（Ｔｉ）／窒化チタン（ＴｉＮ）積層膜などの導電性バリア膜１４３ａからなるプラグ１４３（下部電極ＢＣＥ）上に、メモリ素子１５４が形成されている。メモリ素子１５４は、例えば、酸化タンタル（例えばＴａ２Ｏ５）などで形成されるはがれ防止作用を持つ界面層１５１と、Ｉｎ−Ｇｅ−Ｓｂ−Ｔｅカルコゲナイド層からなる記録層（記憶層）１５２と、タングステン（Ｗ）などからなる上部電極１５３から構成される。このように、カルコゲナイド層にインジウム（Ｉｎ）を添加し、Ｔａ２Ｏ５などの酸化物や窒化物のはがれ防止層（界面層１５１）を設けると耐熱性が向上する。すなわち、非晶質状態から結晶状態へ遷移する温度を上げることができ、相変化メモリを有する半導体装置が高温になったときに非晶質状態から結晶状態へ意図せず変化してしまうのを防止できる。【００１７】
このような相変化メモリ素子では、ほとんどの場合、下部電極ＢＣＥと上部電極１５３の形状が異なる。通常はカルコゲナイド層との接触面積が小さい電極側（すなわち下部電極ＢＣＥ側）が高温になりやすいため、接触面積が大きい方の電極側（すなわち上部電極１５３側）はリセット時に融解せず、あるいは融解しても冷却中に再結晶化して結晶化する。接触面積が小さい側の電極（下部電極ＢＣＥ）付近では非晶質化領域１５５ができ、その外側には製作プロセス中に結晶化して結晶状態に留まっている領域（結晶化領域）１５６が存在する。また、本明細書において接触とは、直接接する場合だけでなく、電流が流れる程度に薄い絶縁物、半導体などの層または領域を挟んで接する場合も含むものとする。【００１８】
下部電極ＢＣＥと最も近い上記結晶化領域１５６との最短距離は、リセット時にどれだけ大きな電流をどの程度の長さの時間流したかによって異なる。素子を指定するトランジスタの面積を小さくすると電流が減少し、下部電極ＢＣＥと上部電極１５３との間の膜厚方向の距離Ｌ２（あるいは下部電極ＢＣＥと上部電極１５３の手前の結晶化領域１５６ａとの間の膜厚方向の距離Ｌ３）よりも、下部電極ＢＣＥとカルコゲナイド層（記録層１５２）の膜面方向の最近接の結晶化領域１５３との間の距離Ｌ１の方が小さくなる。このため初期から結晶化している部分の抵抗が低いとセット時にはこの最近接間隔（すなわち膜面方向）に電流が多く流れる可能性が高い。しかしながら、この最近接間隔は、記憶層のプロセスばらつきやプロセス欠陥等により不安定となる。そうすると、素子間の耐熱特性ばらつきや書き換え可能回数低下などの不具合が発生する恐れがある。【００１９】
また、耐熱性（耐熱温度）とは、高温保持による抵抗の低下だけでなく、高温保持による抵抗上昇や次のセット動作のセット電圧の上昇も、非常に小さい値に抑制できる上限温度を示している。しかしながら、高温では、記録層１５２での原子配列が変化する可能性があり、これに起因し記録層１５２でリセット状態の抵抗からの更なる高抵抗化が起き、次のセット動作に高めの電圧（セット電圧）が必要になる恐れがある。すなわち、特にはがれ防止膜（界面層１５１）を厚めの膜として形成した場合であって、図３２の領域１５５が非晶質状態の場合、下部電極ＢＣＥ寄りの界面付近に強い電場がかかるために、高温時に、例えばこの領域全体でもともと存在するきわめて微細な組成変調（組成ムラ）から原子配列の変化が生じ、組成ムラの周期が大きくなってキャリアが移動しにくくなり、更なる高抵抗化が起きると、次のセット動作も困難となることも有り得る。このような変化は、膜を融点付近にしない限り不可逆的に進行する変化である。【００２０】
更に、相変化メモリ素子では、特にはがれ防止膜（界面層１５１）を形成した場合、界面付近に強い電場がかかるために電極（上部電極１５３および下部電極ＢＣＥ）間の膜中にイオン、またはイオン化しやすい元素や成分が存在する場合、これらが電場によって移動する可能性がある。すなわち、図３２において、初期からの結晶化領域１５６は抵抗が低いので、Ｉｎ−Ｇｅ−Ｓｂ−Ｔｅが記録層１５２の膜厚方向に均一組成の場合、セット時には下部電極ＢＣＥの外縁部分と初期からの結晶化領域１５６ａとの間の電位勾配が最大で、インパクトイオン化を伴うセット動作が始まる。この際に、イオン（プラスイオン）の移動も起こりやすく、高温になると偏析や構造の乱れが発生し、抵抗が高抵抗側に変化する原因となる。なお、セット／リセット動作時、通常は、下部電極側を基準に上部電極側に高い電圧が印加されるため、プラスイオンが下部電極側に移動し易い。プラスイオンとしては、下部電極ＢＣＥの周囲のＴｉ層から拡散したＴｉや、場合によっては記録層１５２を構成する元素、あるいはタングステンのイオンも考えられる。【００２１】
上記のように相変化メモリでカルコゲナイド層にＩｎを添加し、Ｔａ２Ｏ５などの酸化物はがれ防止層（界面層）を設けると耐熱性が向上し、低めのリセット（非晶質化）電流が実現するが、高温では原子配列が変化することによるらしい更なる高抵抗化が起きたり、次のセット動作に高めの電圧が必要になったりする。【００２２】
従って、相変化メモリを有する半導体装置の性能を向上させるとともに、耐熱性を更に高めることが望まれる。【００２３】
本発明の目的は、半導体装置の更なる高耐熱性を実現し、高耐熱性と高性能を両立させることができる技術を提供することにある。【００２４】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２５】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。【００２６】
本発明は、メモリ素子の記録層として、２０原子％以上３８原子％以下のインジウムと、９原子％以上２８原子％以下のゲルマニウムと、３原子％以上１８原子％以下のアンチモンと、４２原子％以上６３原子％以下のテルルとを含むカルコゲナイド材料を用いるものである。【００２７】
また、本発明は、メモリ素子の記録層として、膜厚方向の平均組成がＩｎαＧｅＸＳｂＹＴｅＺ、ここで０．２０≦α≦０．３８，０．０９≦Ｘ≦０．２８，０．０３≦Ｙ≦０．１８，０．４２≦Ｚ≦０．６３、で表されるカルコゲナイド材料を用いるものである。
【発明の効果】
【００２８】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。【００２９】
半導体装置の耐熱性を向上させることができる。【００３０】
また、半導体装置の性能を向上させることができる。
【図面の簡単な説明】
【００３１】
【図１】本発明の一実施の形態の半導体装置の概略構成を示す平面図である。
【図２】本発明の一実施の形態の半導体装置の相変化メモリ領域のメモリアレイの構造の例を示す回路図である。
【図３】図２のアレイ構成に対応する平面レイアウトを示す平面図である。
【図４】本発明の一実施の形態の半導体装置の要部断面図である。
【図５】相変化メモリの相変化膜の状態と相変化膜の抵抗との相関を示す説明図である。
【図６】相変化メモリの動作を説明するためのグラフである。
【図７】相変化メモリの動作を説明するためのグラフである。
【図８】カルコゲナイド材料を用いた記憶素子の動作原理を模式的に示す説明図である。
【図９】メモリアレイの読み出し動作タイミングを示す説明図である。
【図１０】メモリアレイの書き込み動作タイミングを示す説明図である。
【図１１】本発明の一実施の形態の半導体装置の製造工程中の要部断面図である。
【図１２】図１１に続く半導体装置の製造工程中における要部断面図である。
【図１３】図１２に続く半導体装置の製造工程中における要部断面図である。
【図１４】図１３に続く半導体装置の製造工程中における要部断面図である。
【図１５】図１４に続く半導体装置の製造工程中における要部断面図である。
【図１６】図１５に続く半導体装置の製造工程中における要部断面図である。
【図１７】図１６に続く半導体装置の製造工程中における要部断面図である。
【図１８】図１７に続く半導体装置の製造工程中における要部断面図である。
【図１９】図１８に続く半導体装置の製造工程中における要部断面図である。
【図２０】図１９に続く半導体装置の製造工程中における要部断面図である。
【図２１】本発明の一実施の形態の半導体装置の抵抗素子の近傍を示す要部断面図である。
【図２２】カルコゲナイド材料の結晶化過程を模式的に示す説明図であり、（ａ）は結晶核生成型、（ｂ）は結晶成長型を示している。
【図２３】本発明の一実施の形態の半導体装置における記録層を構成するカルコゲナイド材料の望ましい組成範囲を示す説明図である。
【図２４】本発明の一実施の形態の半導体装置における記録層を構成するカルコゲナイド材料の望ましい組成範囲を示す説明図である。
【図２５】相変化メモリの耐熱温度の組成依存性を示すグラフである。
【図２６】相変化メモリの耐熱温度の組成依存性を示すグラフである。
【図２７】相変化メモリの耐熱温度の組成依存性を示すグラフである。
【図２８】相変化メモリの記録層の剥離率の組成依存性を示すグラフである。
【図２９】相変化メモリのリセット電流の組成依存性を示すグラフである。
【図３０】相変化メモリの書換え可能回数の組成依存性を示すグラフである。
【図３１】相変化メモリの耐熱温度の組成依存性を示すグラフである。
【図３２】相変化メモリの抵抗素子の、下部電極近傍の相変化領域を示す要部断面図である。
【発明を実施するための最良の形態】
【００３２】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。【００３３】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。【００３４】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。【００３５】
本実施の形態の半導体装置およびその製造方法を図面を参照して説明する。【００３６】
本実施の形態の半導体装置は、相変化材料を含むメモリ素子を備え、後述するように、そのメモリ素子の記録層材料が主要な特徴となっている。【００３７】
まず、このメモリ素子を含む本実施の形態の半導体装置の全体の構成例から説明を行う。【００３８】
図１は、本実施の形態の半導体装置の概略構成の一例を示す平面図（平面レイアウト図、チップレイアウト図）である。【００３９】
本実施の形態の半導体装置（半導体チップ）１は、相変化型の不揮発性メモリ（不揮発性記憶素子）である相変化メモリ（相変化型不揮発性メモリ、ＰＣＭ（Phase Change Memory）、ＯＵＭ（Ovonic Unified Memory)）を含む半導体装置（半導体記憶装置、不揮発性半導体記憶装置）である。【００４０】
図１に示されるように、本実施の形態の半導体装置１は、メモリ素子、ここでは相変化メモリのメモリセルアレイが形成された相変化メモリ領域２を有している。更に、半導体装置１は、ＤＲＡＭ（Dynamic RAM）またはＳＲＡＭ（Static RAM）等のようなＲＡＭ（Random Access Memory）回路が形成されたＲＡＭ領域３、ＣＰＵまたはＭＰＵ等のような論理回路が形成されたＣＰＵ領域４、アナログ回路が形成されたアナログ回路領域５、入出力回路が形成されたＩ／Ｏ領域６などを必要に応じて有している。【００４１】
相変化メモリ領域２には、半導体装置１の主回路の１つとして、比較的大容量の情報を記憶する不揮発性メモリが、メモリ素子、ここでは相変化型の不揮発性メモリである相変化メモリによって形成されている。相変化メモリは、各メモリセルの記録層（後述する記録層５２に対応）の原子配列が変化することによって記憶情報が記憶される（書き込まれる）不揮発性メモリである。相変化メモリは、各メモリセルの記録層（後述する記録層５２に対応）において、結晶状態（結晶相）とアモルファス状態（アモルファス相）との間の相変化のような原子配列変化を起こすことによって、その抵抗率（抵抗値）を変化させ、アクセス時における各メモリセルの通過電流が記憶情報に応じて変化するように構成される。相変化メモリにおいては、この記録層の原子配列状態（例えば記録層がアモルファス状態にあるかあるいは結晶状態にあるか）を記憶情報とし、すなわち記録層が原子配列状態によって高抵抗状態（電気抵抗値が高い状態）にあるか低抵抗状態（電気抵抗値が低い状態）にあるか（抵抗値変化）を記憶情報とし、アクセス時にアクセス対象である選択メモリセルの通過電流により、選択メモリセルの記憶情報を読み出すことができる。従って、相変化メモリは、メモリ素子の一種であり、記録層（後述する記録層５２）において原子配列状態の変化（例えば結晶相と非晶質相との間の相変化）を起こすことによって抵抗値を変化させて、電気抵抗値が高い高抵抗状態と低い低抵抗状態とを記憶させることができ、抵抗値変化を記憶情報とするメモリ素子（抵抗メモリ素子）の一種とみなすことができる。【００４２】
次に、半導体装置１の相変化メモリ領域２のメモリアレイの構成例を、図２の回路図を参照して説明する。図２は、本実施の形態の半導体装置１の相変化メモリ領域２のメモリアレイの構成例を示す回路図である。【００４３】
図２に示されるメモリアレイの構造は、ＮＯＲ型として知られるものであり、読出しが高速に行えることから、システムプログラムの格納に適しており、例えば、単体メモリチップ、あるいはマイコンなどの論理ＬＳＩ混載用として用いられる。図２では、図面や説明が煩雑になるのを防ぐため、通常多数含まれるワード線およびビット線を簡略化して、４本のワード線ＷＬ１〜ＷＬ４と４本のビット線ＢＬ１〜ＢＬ４を示し、アレイの一部を示すに留めている。【００４４】
図２において、メモリセルＭＣ１１，ＭＣ１２，ＭＣ１３，ＭＣ１４は、ワード線ＷＬ１に電気的に接続されている。同様に、メモリセルＭＣ２１〜ＭＣ２４，ＭＣ３１〜ＭＣ３４，ＭＣ４１〜ＭＣ４４は、それぞれ、ワード線ＷＬ２，ＷＬ３，ＷＬ４に電気的に接続されている。また、メモリセルＭＣ１１，ＭＣ２１，ＭＣ３１，ＭＣ４１は、ビット線ＢＬ１に電気的に接続されている。同様に、メモリセルＭＣ１２〜ＭＣ４２，ＭＣ１３〜ＭＣ４３，ＭＣ１４〜ＭＣ４４は、それぞれ、ビット線ＢＬ２，ＢＬ３，ＢＬ４に電気的に接続されている。【００４５】
各メモリセルＭＣ１１〜ＭＣ４４は、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）からなる１個のメモリセルトランジスタ（後述するＭＩＳＦＥＴＱＭ１，ＱＭ２の一方に対応）と、それに直列に接続されたメモリ材料またはメモリ素子ＭＲ（後述する記録層５２または記録層５２を含む抵抗素子５４に対応）からなる。各ワード線（ＷＬ１〜ＷＬ４）は、各メモリセル（ＭＣ１１〜ＭＣ４４）を構成するメモリセルトランジスタのゲート電極に電気的に接続されている。各ビット線（ＢＬ１〜ＢＬ４）は、各メモリセル（ＭＣ１１〜ＭＣ４４）を構成するメモリ素子（記憶素子）ＭＲに電気的に接続されている。また、各メモリセルトランジスタにおけるメモリ素子ＭＲに接続される側とは異なる側の一端は、ソース線ＣＳＬに電気的に接続されている。【００４６】
ワード線ＷＬ１〜ＷＬ４を駆動するのは、それぞれ、ワードドライバＷＤ１〜ＷＤ４である。どのワードドライバＷＤ１〜ＷＤ４を選択するかは、Ｘアドレスデコーダ（ロウデコーダ）ＸＤＥＣからの信号で決まる。ここで、符号ＶＰＬは各ワードドライバＷＤ１〜ＷＤ４への電源供給線で、Ｖｄｄは電源電圧、ＶＧＬは各ワードドライバＷＤ１〜ＷＤ４の電位引抜き線である。なお、ここでは電位引き抜き線ＶＧＬは、接地電圧（接地電位）に固定されている。【００４７】
符号ＱＤ１はビット線ＢＬ１をプリチャージする選択トランジスタである。同様に、ＱＤ２〜ＱＤ４は、それぞれ、ＢＬ２〜ＢＬ４をプリチャージする選択トランジスタである。各ビット線ＢＬ１〜ＢＬ４の一端は、それぞれ、ＭＩＳＦＥＴからなる選択トランジスタＱＤ１〜ＱＤ４を介してセンスアンプＳＡに接続される。各選択トランジスタＱＤ１〜ＱＤ４は、アドレス入力にしたがって、Ｙアドレスデコーダ（ビットデコーダ）ＹＤＥＣ１またはＹＤＥＣ２を介して選択される。本実施の形態では、選択トランジスタＱＤ１，ＱＤ２がＹアドレスデコーダＹＤＥＣ１で選択され、選択トランジスタＱＤ３，ＱＤ４がＹアドレスデコーダＹＤＥＣ２で選択される構成となっている。センスアンプＳＡは、メモリセル（ＭＣ１１〜ＭＣ４４）から選択トランジスタＱＤ１〜ＱＤ４を介して読み出した信号を検出および増幅する。なお、図示はしないが、各選択トランジスタＱＤ１〜ＱＤ４には、センスアンプＳＡに加えて読み出し用や書き込み用の電圧または電流を供給する回路が接続されている。【００４８】
図３に、図２のアレイ構成に対応する平面レイアウト（平面図）を示す。【００４９】
図３において、符号ＦＬは活性領域、Ｍ１は第１層配線（後述する配線３７に対応）、Ｍ２は第２層配線（後述する配線７２に対応）、ＦＧはシリコン基板上に形成されたＭＩＳＦＥＴのゲートとして用いられるゲート電極層（後述するゲート電極１６ａ，１６ｂ，１６ｃなどを構成する導体膜パターンに対応）である。また、符号ＦＣＴは、活性領域ＦＬ上面と第１層配線Ｍ１の下面とを結ぶコンタクトホール（後述するコンタクトホール３２に対応）、ＳＣＴは第１層配線Ｍ１上面とメモリ素子ＭＲの下面とを結ぶコンタクトホール（後述するスルーホール４２に対応）、ＴＣＴは第１層配線Ｍ１上面と第２層配線Ｍ２下面とを結ぶコンタクトホール（後述するスルーホール６５に対応）である。【００５０】
メモリ素子ＭＲは、同一のビット線（ＢＬ）に電気的に接続されているメモリセル（ＭＣ）間で、コンタクトホールＴＣＴを介して第２層配線Ｍ２に引き上げられる。この第２層配線Ｍ２がそれぞれのビット線（ＢＬ）として用いられる。ワード線ＷＬ１〜ＷＬ４は、ゲート電極層ＦＧで形成してある。ゲート電極層ＦＧには、ポリシリコンとシリサイド（シリコンと高融点金属との合金）との積層などを用いている。また、例えば、メモリセルＭＣ１１を構成するメモリセルトランジスタＱＭ１とメモリセルＭＣ２１を構成するメモリセルトランジスタＱＭ２はソース領域を共有し、このソース領域は、コンタクトホールＦＣＴを介して、第１層配線Ｍ１からなるソース線ＣＳＬに接続されている。図３に示されるように、他のメモリセルを構成するメモリセルトランジスタも、これに倣う。【００５１】
ビット線ＢＬ１〜ＢＬ４は、メモリセルアレイ外周に配置された選択トランジスタＱＤ１〜ＱＤ４のソース側に接続されている。選択トランジスタＱＤ１とＱＤ２のドレイン領域、および選択トランジスタＱＤ３とＱＤ４のドレイン領域は共通である。これらの選択トランジスタＱＤ１〜ＱＤ４は、ＹアドレスレコーダＹＤＥＣ１あるいはＹＤＥＣ２からの信号を受けて、指定のビット線を選択する働きも持つ。なお、選択トランジスタＱＤ１〜ＱＤ４は、本実施の形態では、例えばｎチャネル型である。【００５２】
各ブロックを構成する回路素子は、特に限定されないが、典型的にはＣＭＩＳＦＥＴ（Complementary MISFET：相補型ＭＩＳトランジスタ）等の半導体集積回路技術によって、単結晶シリコンのような１個の半導体基板上に形成される。さらに、相変化を示すカルコゲナイド材料等が集積回路の作成技術にハイブリッドして作成される。これらのパターンのパターニングには、周知の光リソグラフィとドライエッチングを用いることができる。これら製造工程については後でより詳細に説明する。【００５３】
次に、本実施の形態の半導体装置の構造について、より詳細に説明する。【００５４】
図４は、本実施の形態の半導体装置１の要部断面図である。図４においては、相変化メモリ領域１０Ａの断面（要部断面）と周辺回路領域（論理回路領域）１０Ｂの断面（要部断面）とが示されている。相変化メモリ領域１０Ａは、半導体装置１の相変化メモリ領域２の一部に対応する。周辺回路領域１０Ｂは、半導体装置１の周辺回路領域の一部（ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴが形成される領域）に対応し、周辺回路を構成するＭＩＳＦＥＴ（周辺回路領域１０Ｂに形成されるＭＩＳＦＥＴ）などによって、Ｘデコーダ回路、Ｙデコーダ回路、メモリセルのセンスアンプ回路、入出力回路（Ｉ／Ｏ領域６の入出力回路）、ロジックの論理回路（ＣＰＵ領域４の論理回路）などが形成される。なお、図４においては、理解を簡単にするために、相変化メモリ領域１０Ａの断面と周辺回路領域１０Ｂとを隣接して示しているが、相変化メモリ領域１０Ａの断面と周辺回路領域１０Ｂとの位置関係は必要に応じて変更することができる。【００５５】
図４に示されるように、例えばｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１１の主面に素子分離領域１２が形成されており、この素子分離領域１２で分離された活性領域にはｐ型ウエル１３ａ，１３ｂおよびｎ型ウエル１４が形成されている。このうち、ｐ型ウエル１３ａは相変化メモリ領域１０Ａに形成され、ｐ型ウエル１３ｂおよびｎ型ウエル１４は周辺回路領域１０Ｂに形成されている。【００５６】
相変化メモリ領域１０Ａのｐ型ウエル１３ａ上にはｎチャネル型のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）ＱＭ１，ＱＭ２が形成されている。周辺回路領域１０Ｂのｐ型ウエル１３ｂ上にはｎチャネル型のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）ＱＮが形成され、周辺回路領域１０Ｂのｎ型ウエル１４上にはｐチャネル型のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）ＱＰが形成されている。【００５７】
相変化メモリ領域１０ＡのＭＩＳＦＥＴＱＭ１，ＱＭ２は、相変化メモリ領域１０Ａのメモリセル選択用のＭＩＳＦＥＴ（メモリセルトランジスタ）である。ＭＩＳＦＥＴＱＭ１，ＱＭ２は、ｐ型ウエル１３ａの上部に互いに離間して形成されており、それぞれ、ｐ型ウエル１３ａの表面のゲート絶縁膜１５ａと、ゲート絶縁膜１５ａ上のゲート電極１６ａとを有している。ゲート電極１６ａの側壁上には酸化シリコン、窒化シリコン膜あるいはそれらの積層膜などからなるサイドウォール（側壁スペーサ）１８ａが形成されている。ｐ型ウエル１３ａ内には、ＭＩＳＦＥＴＱＭ１のドレイン領域としての半導体領域（ｎ型不純物拡散層）２０とＭＩＳＦＥＴＱＭ２のドレイン領域としての半導体領域（ｎ型不純物拡散層）２１と、ＭＩＳＦＥＴＱＭ１，ＱＭ２のソース領域としての半導体領域（ｎ型不純物拡散層）２２とが形成されている。各半導体領域２０，２１，２２は、ＬＤＤ（Lightly Doped Drain）構造を有しており、ｎ−型半導体領域１７ａと、半導体領域１７ａよりも不純物濃度が高いｎ＋型半導体領域１９ａとにより形成されている。ｎ−型半導体領域１７ａは、サイドウォール１８ａの下のｐ型ウエル１３ａに形成され、ｎ＋型半導体領域１９ａは、ゲート電極１６ａおよびサイドウォール１８ａの外側のｐ型ウエル１３ａに形成されており、ｎ＋型半導体領域１９ａは、ｎ−型半導体領域１７ａの分だけチャネル領域から離間する位置のｐ型ウエル１３ａに形成されている。半導体領域２２は、同一の素子活性領域に形成された隣り合うＭＩＳＦＥＴＱＭ１，ＱＭ２に共有されて共通のソース領域となっている。なお、本実施の形態では、ＭＩＳＦＥＴＱＭ１，ＱＭ２のソース領域を共通とした場合について説明するが、他の形態としてドレイン領域を共通とすることもでき、この場合、半導体領域２２がドレイン領域となり、半導体領域２０，２１がソース領域となる。【００５８】
周辺回路領域１０Ｂに形成されたＭＩＳＦＥＴＱＮもＭＩＳＦＥＴＱＭ１，ＱＭ２とほぼ同様の構成を有している。すなわち、ＭＩＳＦＥＴＱＮは、ｐ型ウエル１３ｂの表面のゲート絶縁膜１５ｂと、ゲート絶縁膜１５ｂ上のゲート電極１６ｂとを有しており、ゲート電極１６ｂの側壁上には酸化シリコンなどからなるサイドウォール（側壁スペーサ）１８ｂが形成されている。サイドウォール１８ｂの下のｐ型ウエル１３ｂ内にはｎ−型半導体領域１７ｂが形成され、ｎ−型半導体領域１７ｂの外側にはｎ−型半導体領域１７ｂよりも不純物濃度が高いｎ＋型半導体領域１９ｂが形成されている。ｎ−型半導体領域１７ｂおよびｎ＋型半導体領域１９ｂにより、ＭＩＳＦＥＴＱＮのＬＤＤ構造を有するソース・ドレイン領域が形成される。【００５９】
周辺回路領域１０Ｂに形成されたＭＩＳＦＥＴＱＰは、ｎ型ウエル１４の表面のゲート絶縁膜１５ｃと、ゲート絶縁膜１５ｃ上のゲート電極１６ｃとを有しており、ゲート電極１６ｃの側壁上には酸化シリコンなどからなるサイドウォール（側壁スペーサ）１８ｃが形成されている。サイドウォール１８ｃの下のｎ型ウエル１４内にはｐ−型半導体領域１７ｃが形成され、ｐ−型半導体領域１７ｃの外側にはｐ−型半導体領域１７ｃよりも不純物濃度が高いｐ＋型半導体領域１９ｃが形成されている。ｐ−型半導体領域１７ｃおよびｐ＋型半導体領域１９ｃにより、ＭＩＳＦＥＴＱＰのＬＤＤ構造を有するソース・ドレイン領域が形成される。【００６０】
ゲート電極１６ａ，１６ｂ，１６ｃ、ｎ＋型半導体領域１９ａ，１９ｂおよびｐ＋型半導体領域１９ｃの表面には、それぞれ金属シリサイド層（例えばコバルトシリサイド（ＣｏＳｉ２）層）２５が形成されている。これにより、ｎ＋型半導体領域１９ａ，１９ｂおよびｐ＋型半導体領域１９ｃなどの拡散抵抗と、コンタクト抵抗とを低抵抗化することができる。【００６１】
半導体基板１１上には、ゲート電極１６ａ，１６ｂ、１６ｃを覆うように絶縁膜（層間絶縁膜）３１が形成されている。絶縁膜３１は、例えば酸化シリコン膜などからなり、絶縁膜３１の上面は、相変化メモリ領域１０Ａと周辺回路領域１０Ｂとでその高さがほぼ一致するように、平坦に形成されている。【００６２】
絶縁膜３１にはコンタクトホール（開口部、接続孔）３２が形成されており、コンタクトホール３２内にはプラグ（コンタクト電極）３３が形成されている。プラグ３３は、コンタクトホール３２の底部および側壁上に形成されたチタン膜、窒化チタン膜あるいはそれらの積層膜などからなる導電性バリア膜３３ａと、導電性バリア膜３３ａ上にコンタクトホール３２内を埋め込むように形成されたタングステン（Ｗ）膜（主導体膜）３３ｂとからなる。コンタクトホール３２およびプラグ３３は、ｎ＋型半導体領域１９ａ，１９ｂおよびｐ＋型半導体領域１９ｃ上やゲート電極１６ａ，１６ｂ，１６ｃ上に形成されている。【００６３】
プラグ３３が埋め込まれた絶縁膜３１上には、例えば酸化シリコン膜などからなる絶縁膜３４が形成されており、絶縁膜３４に形成された配線溝（開口部）内に第１層配線としての配線（第１配線層）３７が形成されている。配線３７は、配線溝の底部および側壁上に形成されたチタン膜、窒化チタン膜あるいはそれらの積層膜などからなる導電性バリア膜３６ａと、導電性バリア膜３６ａ上に配線溝内を埋め込むように形成されたタングステン膜などからなる主導体膜３６ｂとにより形成されている。配線３７は、プラグ３３を介して、ｎ＋型半導体領域１９ａ，１９ｂ、ｐ＋型半導体領域１９ｃまたはゲート電極１６ａ，１６ｂ，１６ｃなどと電気的に接続されている。相変化メモリ領域１０Ａにおいて、ＭＩＳＦＥＴＱＭ１，ＱＭ２のソース用の半導体領域２２（ｎ＋型半導体領域１９ａ）にプラグ３３を介して接続された配線３７により、ソース配線３７ｂが形成されている。【００６４】
配線３７が埋め込まれた絶縁膜３４上には、例えば酸化シリコン膜などからなる絶縁膜（層間絶縁膜）４１が形成されている。相変化メモリ領域１０Ａにおいて、絶縁膜４１にスルーホール（開口部、孔、接続孔）４２が形成されており、スルーホール４２内にはプラグ（コンタクト電極、下部電極）４３が形成されている。プラグ４３は、スルーホール４２の底部および側壁上に形成されたチタン膜、窒化チタン膜あるいはそれらの積層膜などからなる導電性バリア膜４３ａと、導電性バリア膜４３ａ上にスルーホール４２内を埋め込むように形成されたタングステン（Ｗ）膜（主導体膜）４３ｂとからなる。従って、プラグ４３は、層間絶縁膜である絶縁膜４１の開口部（スルーホール４２）内に形成された（埋め込まれた）導電体部である。スルーホール４２およびプラグ４３は、配線３７のうち、相変化メモリ領域１０ＡのＭＩＳＦＥＴＱＭ１，ＱＭ２のドレイン用の半導体領域２０，２１（ｎ＋型半導体領域１９ａ）にプラグ３３を介して接続された配線３７ａ上に形成され、この配線３７ａと電気的に接続されている。【００６５】
相変化メモリ領域１０Ａにおいて、プラグ４３が埋め込まれた絶縁膜４１上に、薄い界面層（相変化材料はがれ防止膜、絶縁膜）５１と、界面層５１上の記録層（記憶層、記録材料膜、相変化膜、相変化記録材料膜）５２と、記録層５２上の上部電極膜（上部電極、金属膜）５３とからなる抵抗素子（可変抵抗素子）５４が形成されている。すなわち、抵抗素子５４は、界面層５１、記録層５２および上部電極膜５３からなる積層パターンにより形成されている。抵抗素子５４（またはその記録層５２）は、上記メモリ素子ＭＲとなる。抵抗素子５４は、絶縁膜４１上に素子間の膜を除去してアイランド形状に形成されている。なお、抵抗素子５４とそれに接続するプラグ４３（下部電極）とを合わせたものを抵抗素子（可変抵抗素子）とみなすこともでき、また、抵抗素子５４とそれに接続するプラグ４３（下部電極）とを合わせたものがメモリ素子として機能するので、抵抗素子５４（界面層５１、記録層５２および上部電極膜５３）とそれに接続するプラグ４３とを合わせたものをメモリ素子（抵抗メモリ素子）とみなすこともできる。【００６６】
界面層５１は、プラグ４３が埋め込まれた絶縁膜４１と記録層５２との間に介在して両者の密着性（接着性）を向上させ、記録層５２が剥がれるのを防止するように機能することができる。すなわち、界面層５１は、はがれ（剥がれ）防止膜または相変化材料はがれ防止膜として機能することができる。また、界面層５１は、熱伝導率がプラグ４３と比較して小さく、記録層５２の熱（リセット動作またはセット動作で発生したジュール熱）がプラグ４３側に逃げる（伝導する）のを防止するように機能することができ、それによって、相変化メモリの熱効率が向上し、相変化メモリの低電流書き換えが可能になる。また、界面層５１は、記録層５２を加熱する発熱用の抵抗層として機能することもできる。界面層５１は、金属酸化物（特に遷移金属の酸化物）または金属窒化物（特に遷移金属の窒化物）であることが好ましく、酸化タンタルまたは酸化クロムから構成されていれば、より好ましく、酸化タンタル（例えばＴａ２Ｏ５またはＴａ２Ｏ５に近い組成の材料）であれば更に好ましく、これにより、界面層５１の上記機能を的確に発揮させることができる。また、界面層５１の膜厚は、例えば０．０５〜５ｎｍ程度とすることができる。【００６７】
但し、酸化タンタルなどの接着性改良膜は界面付近の電位勾配を大きくして高温での抵抗変化の原因となる微細な組成変調（組成ムラ）を生じやすいので、界面層５１（酸化タンタル膜）の平均膜厚を、０．０５ｎｍ以上０．８ｎｍ以下の範囲内、特に０．２ｎｍ程度に薄くすれば、接着性を保って高温時の変化を問題無い程度に小さくすることができる。この場合、界面層５１は、微細な島状に分離していると考えられる。はがれが発生するかどうかは、ある程度プロセス機器に依存するので、この界面層５１を全く形成しなくてもはがれが発生しない場合もあると考えられる。このため、界面層５１は形成した方が好ましいが、不要であれば、界面層５１の形成を省略することもできる。【００６８】
記録層５２は、原子配列の変化を起こすことによって情報を記憶する記録層（記憶層）であり、例えば結晶相と非晶質相との間の相変化のような原子配列変化によって、その抵抗値（抵抗率）を変化させ、電気抵抗値が高い高抵抗状態と低い低抵抗状態とを記憶する記録層（記憶層）である。すなわち、記録層５２は、メモリ素子（ここでは相変化メモリ）の情報の記録層（記憶層、記憶素子）であり、記憶素子として機能することができる。このため、記録層５２は、相変化材料（相変化物質）からなる相変化膜であり、結晶状態とアモルファス状態（非晶質状態、非結晶状態）との２状態間の遷移（相変化）が可能な材料膜（半導体膜）である。【００６９】
記録層５２は、カルコゲン元素（Ｓ，Ｓｅ，Ｔｅ）を含む材料（半導体）、すなわちカルコゲナイド材料（カルコゲナイド、カルコゲナイド半導体）により形成されているが、本実施の形態では、記録層５２は、インジウム（Ｉｎ）、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）およびテルル（Ｔｅ）を適切な組成比で含むカルコゲナイド材料（Ｉｎ−Ｇｅ−Ｓｂ−Ｔｅ系カルコゲナイド材料）からなる。従って、本実施の形態では、記録層５２は、インジウム（Ｉｎ）とゲルマニウム（Ｇｅ）とアンチモン（Ｓｂ）とテルル（Ｔｅ）とを構成元素として含んでいる。なお、カルコゲナイドとは、硫黄（Ｓ）、セレン（Ｓｅ）、テルル（Ｔｅ）のうちの少なくとも１元素を含む材料をいう。記録層５２の組成については、後でより詳細に説明する。記録層５２の膜厚は、例えば１０〜２００ｎｍ程度とすることができる。【００７０】
上部電極膜５３は、相変化メモリの上部電極として機能し、導電体（好ましくは金属）からなり、例えばタングステン（Ｗ）膜またはタングステン合金膜などにより形成することができ、その膜厚は、例えば１０〜２００ｎｍ程度とすることができる。また、抵抗素子５４の厚み（すなわち界面層５１、記録層５２および上部電極膜５３の積層膜の全厚み）の好ましい範囲は、３０ｎｍ以上１５０ｎｍ以下である。【００７１】
上部電極膜５３は、後述するプラグ６４と抵抗素子５４とのコンタクト抵抗の低減や、スルーホール６３形成後に導電性バリア膜６７ａを形成する際に、記録層５２が昇華するのを防止するように機能することができる。このため、上部電極膜５３を形成することが好ましいが、上部電極膜５３の形成を省略して後述するプラグ６４を記録層５２の上面に接続した場合は、プラグ６４が相変化メモリの上部電極として機能することになる。【００７２】
プラグ４３は、導電体（好ましくは金属）からなり、相変化メモリの下部電極（下部コンタクト電極）として機能し、抵抗素子５４の下部（界面層５１の下面）は、プラグ４３と接触して電気的に接続されている。従って、抵抗素子５４の下部（界面層５１の下面）は、プラグ４３、配線３７ａおよびプラグ３３を介して、相変化メモリ領域１０ＡのＭＩＳＦＥＴＱＭ１，ＱＭ２のドレイン領域２０，２１（ｎ＋型半導体領域１９ａ）に電気的に接続されている。【００７３】
図４に示されるように、絶縁膜４１上に、抵抗素子５４を覆うように、絶縁膜６１と、絶縁膜６１上の絶縁膜（層間絶縁膜）６２とが形成されている。すなわち、上部電極膜５３の上面上および抵抗素子５４（記録層５２）の側壁上を含む絶縁膜４１上に絶縁膜６１が形成され、その絶縁膜６１上に層間絶縁膜として絶縁膜６２が形成されている。絶縁膜６１の膜厚は、絶縁膜６２の膜厚（例えば数百ｎｍ）よりも薄く、例えば５〜２０ｎｍ程度とすることができる。絶縁膜６１は、例えば窒化シリコン膜からなり、絶縁膜６２は、例えば酸化シリコン膜からなる。絶縁膜６２の上面は、相変化メモリ領域１０Ａと周辺回路領域１０Ｂとでその高さがほぼ一致するように、平坦に形成されている。【００７４】
相変化メモリ領域１０Ａにおいて、絶縁膜６１，６２にスルーホール（開口部、接続孔）６３が形成され、スルーホール６３の底部で抵抗素子５４の上部電極膜５３の少なくとも一部が露出されている。スルーホール６３内にはプラグ（コンタクト電極、上部電極コンタクト）６４が形成されている。プラグ６４は、スルーホール６３の底部および側壁上に形成されたチタン膜、窒化チタン膜あるいはそれらの積層膜などからなる導電性バリア膜６７ａと、導電性バリア膜６７ａ上にスルーホール６３内を埋め込むように形成されたタングステン（Ｗ）膜（主導体膜）６７ｂとからなる。タングステン膜６７ｂの代わりにアルミニウム膜などを用いることもできる。スルーホール６３およびプラグ６４は、抵抗素子５４の上部に形成されており、プラグ６４は抵抗素子５４の上部電極膜５３と電気的に接続されている。従って、プラグ６４は、層間絶縁膜である絶縁膜６２の開口部（スルーホール６３）内に形成され（埋め込まれ）、上部電極膜５３と電気的に接続された導電体部である。【００７５】
周辺回路領域１０Ｂにおいて、絶縁膜４１，６１，６２にスルーホール（開口部、接続孔）６５が形成され、スルーホール６５の底部で配線３７の上面が露出されている。スルーホール６５内にはプラグ（コンタクト電極）６６が形成されている。プラグ６６は、スルーホール６５の底部および側壁上に形成されたチタン膜、窒化チタン膜あるいはそれらの積層膜などからなる導電性バリア膜６７ａと、導電性バリア膜６７ａ上にスルーホール６５内を埋め込むように形成されたタングステン膜（主導体膜）６７ｂとからなる。スルーホール６５およびプラグ６６は、配線３７と電気的に接続されている。【００７６】
プラグ６４，６６が埋め込まれた絶縁膜６２上には、第２層配線としての配線（第２配線層）７２が形成されている。配線７２は、例えば、チタン膜、窒化チタン膜あるいはそれらの積層膜などからなる導電性バリア膜７１ａと、導電性バリア膜７１ａ上のアルミニウム（Ａｌ）膜またはアルミニウム合金膜（主導体膜）７１ｂとからなる。アルミニウム合金膜７１ｂ上に導電性バリア膜７１ａと同様の導電性バリア膜を更に形成して配線７２を構成することもできる。【００７７】
相変化メモリ領域１０Ａにおいて、配線７２のうちの配線（ビット線）７２ａは、プラグ６４を介して抵抗素子５４の上部電極膜５３に電気的に接続されている。従って、相変化メモリ領域１０Ａのビット線を構成する配線７２ａは、プラグ６４、抵抗素子５４、プラグ４３、配線３７ａおよびプラグ３３を介して、相変化メモリ領域１０ＡのＭＩＳＦＥＴＱＭ１，ＱＭ２のドレイン領域２０，２１（ｎ＋型半導体領域１９ａ）に電気的に接続されている。【００７８】
周辺回路領域１０Ｂにおいて、配線７２は、プラグ６６を介して配線３７と電気的に接続され、更にプラグ３３を介してＭＩＳＦＥＴＱＮのｎ＋型半導体領域１９ｂやＭＩＳＦＥＴＱＰのｐ＋型半導体領域１９ｃと電気的と接続されている。【００７９】
絶縁膜６２上に、配線７２を覆うように、層間絶縁膜としての絶縁膜（図示せず）が形成され、更に上層の配線層（第３層配線以降の配線）などが形成されるが、ここでは図示およびその説明は省略する。【００８０】
このように、半導体基板１１に、相変化メモリ領域１０Ａの相変化メモリ（相変化型の不揮発性メモリ）と周辺回路領域１０ＢのＭＩＳＦＥＴとを含む半導体集積回路が形成されて、本実施の形態の半導体装置が構成されている。【００８１】
上記のように、記録層５２（または記録層５２を含む抵抗素子５４）と、記録層５２（抵抗素子５４）に接続されたメモリセルトランジスタ（メモリセル選択用トランジスタ）としてのＭＩＳＦＥＴＱＭ１，ＱＭ２とにより、相変化メモリのメモリセルが構成されている。ＭＩＳＦＥＴＱＭ１，ＱＭ２のゲート電極１６ａは、ワード線（上記ワード線ＷＬ１〜ＷＬ４に対応）に電気的に接続されている。抵抗素子５４の上面側（上部電極膜５３）は、プラグ６４を介して上記配線７２ａからなるビット線（上記ビット線ＢＬ１〜ＢＬ４に対応）に電気的に接続されている。抵抗素子５４の下面側（記録層５２の下面側、すなわち界面層５１）は、プラグ４３、配線３７ａおよびプラグ３３を介して、ＭＩＳＦＥＴＱＭ１，ＱＭ２のドレイン用の半導体領域２０，２１に電気的に接続されている。ＭＩＳＦＥＴＱＭ１，ＱＭ２のソース用の半導体領域２２は、プラグ３３を介して、ソース配線３７ｂ（ソース線）に電気的に接続されている。【００８２】
なお、本実施の形態では、相変化メモリのメモリセルトランジスタ（メモリセル選択用トランジスタ）としてｎチャネル型のＭＩＳＦＥＴＱＭ１，ＱＭ２を用いた場合について示しているが、他の形態として、ｎチャネル型のＭＩＳＦＥＴＱＭ１，ＱＭ２の代わりに、他の電界効果型トランジスタ、例えばｐチャネル型のＭＩＳＦＥＴなどを用いることもできる。ただし、相変化メモリのメモリセルトランジスタとしては、高集積化の観点からＭＩＳＦＥＴを用いることが好ましく、ｐチャネル型のＭＩＳＦＥＴに比べ、オン状態でのチャネル抵抗の小さいｎチャネル型のＭＩＳＦＥＴＱＭ１，ＱＭ２がより好適である。【００８３】
また、本実施の形態では、抵抗素子５４を、プラグ４３、配線３７（３７ａ）およびプラグ３３を介してメモリ領域１０ＡのＭＩＳＦＥＴＱＭ１，ＱＭ２のドレイン（半導体領域１０，１１）に電気的に接続しているが、他の形態として、抵抗素子５４を、プラグ４３、配線３７（３７ａ）およびプラグ３３を介してメモリ領域１０ＡのＭＩＳＦＥＴＱＭ１，ＱＭ２のソースに電気的に接続することもできる。すなわち、抵抗素子５４を、プラグ４３、配線３７（３７ａ）およびプラグ３３を介してメモリ領域１０ＡのＭＩＳＦＥＴＱＭ１，ＱＭ２のソースまたはドレインの一方に電気的に接続すればよい。ただし、メモリ領域１０ＡのＭＩＳＦＥＴＱＭ１，ＱＭ２のソースよりもドレインをプラグ３３、配線３７（３７ａ）およびプラグ４３を介して抵抗素子５４に電気的に接続した方が、不揮発性メモリとしての機能を考慮すれば、より好ましい。【００８４】
次に、相変化メモリ（相変化メモリ領域２，１０Ａに形成された相変化メモリ）の動作について説明する。【００８５】
図５は、記録層５２の状態（相状態）と記録層５２の抵抗（抵抗率）との相関を示す説明図（表）である。図５にも示されるように、記録層５２は、アモルファス状態と結晶状態とで抵抗率が異なり、アモルファス状態では高抵抗（高抵抗率）となり、結晶状態では低抵抗（低抵抗率）となる。例えば、アモルファス状態での記録層５２の抵抗率は、結晶状態での記録層５２の抵抗率よりも、１０〜１００００倍程度大きくなる。このため、記録層５２は、結晶状態とアモルファス状態との２状態間の遷移（相変化）が可能で、この２状態間の遷移により抵抗値が変化する抵抗素子として機能することができる。記録層５２は、後述するように、加熱処理（ジュール熱による加熱処理）により結晶状態とアモルファス状態との２状態間を遷移（相変化）させることが可能である。従って、記録層５２は、加熱処理により抵抗値が変化する相変化材料からなり、加熱処理により抵抗値が変化する抵抗素子として機能することができる。【００８６】
図６および図７は、相変化メモリの動作を説明するためのグラフである。図６のグラフの縦軸は、相変化メモリに印加するリセットパルス、セットパルスおよびリードパルスの電圧（任意単位：arbitrary unit）に対応し、横軸は時間（任意単位：arbitrary unit）に対応する。図７のグラフの縦軸は、相変化メモリにリセットパルス、セットパルスまたはリードパルスを印加したときの記録層５２の温度（任意単位：arbitrary unit）に対応し、横軸は時間（任意単位：arbitrary unit）に対応する。【００８７】
記憶素子（相変化メモリのメモリセル）に記憶情報‘０’を書き込む場合、すなわち相変化メモリのリセット動作（記録層５２のアモルファス化）時には、図６に示されるようなリセットパルス（リセット電圧パルス）をビット線（配線７２ａ）およびプラグ６４を介して抵抗素子５４（記録層５２）に印加する。ＭＩＳＦＥＴＱＭ１，ＱＭ２のソース（半導体領域２２）には、ソース配線３７ｂおよびプラグ３３を介して固定電位（例えば０Ｖ）を供給し、選択されたＭＩＳＦＥＴのゲート電極１６ａには、ワード線を介して所定の電圧を印加する。このリセットパルスは、記録層５２を、その融点（記録層５２を構成するカルコゲナイド材料の融点）Ｔｍ以上に熱してからアモルファス化温度Ｔａ以下まで急冷するような電圧パルスであり、比較的高い電圧（例えば１．５Ｖ程度）を比較的短い時間印加する。リセットパルス印加時は、比較的大きな電流が流れ、図７に示されるように、記録層５２の温度が記録層５２の融点Ｔｍ以上に上昇して記録層５２が溶融し、リセットパルスの印加が終了すると、記録層５２はアモルファス化温度Ｔａ以下にまで急冷し、記録層５２はアモルファス状態となる（リセット状態）。リセットパルスの印加時間を短くして、与える全エネルギーを小さくし、冷却時間ｔ１を短く、例えば約１ｎｓに設定することにより、記録層５２（カルコゲナイド材料）は高抵抗のアモルファス状態となる。このように、リセット動作は、プラグ４３（下部電極）と抵抗素子５４とからなるメモリ素子（相変化メモリ素子）の書き換えのためにプラグ４３と上部電極膜５３との間を高抵抗化させる動作である。【００８８】
逆に、記憶情報‘１’を書き込む場合、すなわち相変化メモリのセット動作（記録層５２の結晶化）時には、図６に示されるようなセットパルス（セット電圧パルス）を、ビット線（配線７２ａ）およびプラグ６４を介して抵抗素子５４（記録層５２）に印加する。ＭＩＳＦＥＴＱＭ１，ＱＭ２のソース（半導体領域２２）には、ソース配線３７ｂおよびプラグ３３を介して固定電位（例えば０Ｖ）を供給し、選択されたＭＩＳＦＥＴのゲート電極１６ａには、ワード線を介して所定の電圧を印加する。このセットパルスは、記録層５２をガラス転移点と同じかそれよりも高い結晶化温度ＴＣより高い温度領域に保つような電圧パルスであり、リセットパルスよりも低い電圧（例えば０．８Ｖ程度）をリセットパルスよりも長い時間（結晶化時間以上）印加する。セットパルス印加時は、リセット時よりも低い電流が比較的長時間流れ、図７に示されるように、記録層５２の温度が記録層５２の結晶化温度ＴＣ以上の温度に上昇して記録層５２が結晶化し、セットパルスの印加が終了すると、記録層５２は冷却し、低抵抗の結晶状態（多結晶状態）となる（セット状態）。結晶化に要する時間ｔ２は記録層５２を構成するカルコゲナイド材料の組成によって異なるが、例えば、約５０ｎｓである。図７に示した記録層５２（抵抗素子５４）の温度は、記録層５２自身が発するジュール熱や周囲への熱拡散などに依存する。このように、セット動作は、プラグ４３（下部電極）と抵抗素子５４とからなるメモリ素子（相変化メモリ素子）の書き換えのためにプラグ４３と上部電極膜５３との間を低抵抗化させる動作である。【００８９】
相変化メモリのリード動作時には、図６に示されるようなリードパルス（リード電圧パルス）を、ビット線（配線７２ａ）およびプラグ６４を介して抵抗素子５４（記録層５２）に印加する。ＭＩＳＦＥＴＱＭ１，ＱＭ２のソース（半導体領域２２）には、ソース配線３７ｂおよびプラグ３３を介して固定電位（例えば０Ｖ）を供給し、選択されたＭＩＳＦＥＴのゲート電極１６ａには、ワード線を介して所定の電圧を印加する。リードパルスは、セットパルスよりも更に低い電圧（例えば０．３Ｖ程度）をセットパルスよりも短い時間印加する。リードパルスの電圧は比較的低く、リードパルスを印加しても、図７に示されるように、記録層５２の温度が記録層５２の結晶化温度Ｔｃ以上に上昇することはないので、記録層５２の相状態は変化しない。記録層５２が結晶状態のときは、記録層５２（抵抗素子５４）は相対的に低抵抗であり、記録層５２がアモルファス状態のときは、記録層５２（抵抗素子５４）は相対的に高抵抗である。このため、リードパルスを印加したときにその記録層５２（抵抗素子５４）が接続されたＭＩＳＦＥＴ（ＱＭ１またはＱＭ２）に流れる電流は、記録層５２が結晶状態の場合は相対的に大きく、記録層５２がアモルファス状態の場合は、相対的に小さくなる。従って、流れる電流の大小により、データ（プラグ４３と上部電極膜５３との間の記録層５２が結晶状態（低抵抗状態）とアモルファス状態（高抵抗状態）のどちらであるか）を判別することができる。【００９０】
このように、リセット動作およびセット動作により、記録層５２の原子配列を変化させることにより、例えば記録層５２がアモルファス状態であるかあるいは結晶状態であるかを移行させることにより、抵抗素子５４（記録層５２）の抵抗を変化させ、相変化メモリにデータを記録（記憶、格納、書き込み）することができる。そして、記録層５２が高抵抗状態（アモルファス状態）であるかあるいは低抵抗状態（結晶状態）であるかを相変化メモリの記憶情報とし、相変化メモリに記録したデータ（記憶情報）をリード動作により読み出すことができる。従って、記録層５２は、相変化メモリの情報の記録層である。【００９１】
図８は、カルコゲナイド材料を用いた記憶素子（記録層５２）の動作原理を模式的に示す説明図（グラフ）であり、記憶素子のＩ−Ｖ特性が示されている。図８のグラフの横軸は記憶素子（記録層５２）への印加電圧に対応し、縦軸は記憶素子（記録層５２）を流れる電流に対応する。図８では、ＩＷ１からＩＷ０の範囲内のセット電流を印加する場合に記憶情報‘１’が書き込まれ、ＩＷ０以上のリセット電流を印加する場合に記憶情報‘０’が書き込まれることを示している。図８のＩ−Ｖ特性に示されるように、書き込み情報に応じた値の電流パルスを記憶素子（記録層５２）に印加することにより、記憶素子の結晶状態が制御される。ただし、どちらの状態を‘０’、どちらの状態を‘１’としても良い。以下では、図８に従い、四通りの書き込み動作をより詳細に説明する。【００９２】
図８からも分かるように、第一に、初期状態‘１’の記憶素子（記録層５２）に‘１’書き込みを行う場合、セット電流（セットパルス）が印加されると、セット（結晶）状態の低抵抗曲線を辿って初期状態とセット領域との間を往復するので、状態が保持される。第二に、初期状態‘１’の記憶素子（記録層５２）に‘０’書き込みを行う場合、リセット電流（リセットパルス）が印加されると、セット状態の低抵抗曲線を辿ってリセット電流に達する。次に、ジュール熱により部分的に融解が始まるので、導電率が徐々に下がる。パルスが切れて液相の記憶素子が急冷されると、アモルファス状態に相変化するので、リセット（非晶質）状態の高抵抗曲線を一部辿って初期状態に戻る。図８で点線で示した部分は、リセットパルスは既に切れているが、そのまま電圧をかけ続けたら抵抗値の変化で電流はこのように変化するはず、という仮想的な線である。第三に、初期状態‘０’の記憶素子（記録層５２）に‘１’書き込みを行う場合、セット電流（セットパルス）を印加すると、記憶素子の端子電圧がしきい電圧Ｖｔｈを超えた時に、低抵抗状態にスイッチする。スイッチング後は、ジュール熱によって結晶化が進行する。電流値がセット電流に達すると、結晶化領域が広がって相変化することにより、さらに抵抗値が下がるので、低抵抗曲線を辿って初期状態に戻る。途中から電圧−電流曲線の傾斜がゆるやかになるのは、低抵抗状態へスイッチングしていた領域がスイッチＯＦＦとなり、結晶化による抵抗低下のみが残留するためである。第四に、初期状態‘０’の記憶素子（記録層５２）に‘０’書き込みを行う場合、前述したスイッチング後にほとんど結晶化する時間はなく、スイッチングしたことによる低抵抗曲線を辿ってリセット領域に達し、融解、急冷、固化して初期状態に戻る。【００９３】
このような記憶素子の動作原理から、読み出し時には、記憶情報を破壊しないようにするために、最高でもしきい値電圧Ｖｔｈより低い電圧に抑制しながら動作しなければならない。実際には、しきい値電圧Ｖｔｈは電圧印加時間にも依存し、時間が長いと低下する傾向があるため、読出し時間内にしきい電圧Ｖｔｈを越えて低抵抗状態へのスイッチングが起こらない電圧にする必要がある。そこで、これらの原理に基づいた、図２に示したメモリアレイ構成を実現する動作を以下に説明する。【００９４】
次に、図９および上記図２を参照して、図２に示したアレイ構成を用いたメモリセルの読み出し動作について説明する。ここで、図９は、メモリセルＭＣ１１を選択する場合の動作波形（電圧印加波形）の一例を示している。【００９５】
まず、待機状態において、プリチャージイネーブル信号ＰＣが電源電圧Ｖｄｄ（例えば１．５Ｖ）に保持されているので、ｎ型チャネル型ＭＩＳトランジスタ（ＭＩＳＦＥＴ）ＱＣ１ないしＱＣ４によりビット線ＢＬ１がプリチャージ電圧ＶＤＬに維持される。ここでプリチャージ電圧ＶＤＬは、Ｖｄｄよりもトランジスタのしきい電圧だけ降下した値で、例えば１．０Ｖである。また、共通ビット線Ｉ／Ｏも、読み出し回路によりプリチャージ電圧ＶＤＬにプリチャージされている。【００９６】
読み出し動作が始まると、電源電圧Ｖｄｄとなっているプリチャージイネーブル信号ＰＣが接地電位ＧＮＤ（ＶＳＳに対応）に駆動され、接地電位ＧＮＤ（ＶＳＳに対応）となっているビット選択線（カラム選択線）ＹＳ１が昇圧電位ＶＤＨ（例えば１．５Ｖ以上）に駆動されることにより、トランジスタ（ＭＩＳＦＥＴ）ＱＤ１が導通する。この時、ビット線ＢＬ１は共通ビット線Ｉ／Ｏと等電位にあるのでプリチャージ電圧ＶＤＬに保持されるが、ソース線ＣＳＬはソース電圧ＶＳＬ（例えば０Ｖ）に駆動される。このソース電圧ＶＳＬとプリチャージ電圧ＶＤＬは、プリチャージ電圧ＶＤＬがソース電圧ＶＳＬよりも高く、その差は、メモリ素子ＭＲの端子電圧が図８に示したような読み出し電圧領域の範囲内に収まるような関係に設定されている。【００９７】
次に、接地電位ＧＮＤ（ＶＳＳに対応）となっているワード線ＷＬ１が昇圧電位ＶＤＨに駆動されると、ワード線ＷＬ１上の全てのメモリセルにおけるトランジスタ（ＭＩＳＦＥＴ）ＱＭｐ（ｐ＝1、２、…、ｍ）が導通する。この時、メモリ素子ＭＲに電位差が生じたメモリセルＭＣ１１内に電流経路が発生し、ビット線ＢＬ１が、メモリ素子ＭＲの抵抗値に応じた速さでソース電圧ＶＳＬに向かって放電される。図９では、記憶情報‘１’を保持している場合の方が、記憶情報‘０’の場合よりも抵抗値が小さいものとしているので、放電が速い。したがって、記憶情報に応じた信号電圧が発生される。非選択メモリセルＭＣ１２〜ＭＣ１ｍではメモリ素子ＭＲの電位差が０なので、非選択ビット線ＢＬ２ないしＢＬ４はプリチャージ電圧ＶＤＬに保持される。すなわち、ワード線ＷＬ１とビット線ＢＬ１により選択されたメモリセルＭＣ１１のみが、ビット線ＢＬ１を通じて読み出し電流を流す。ここで、読み出し回路で読み出し情報が弁別された後なら、ワード線ＷＬ１を立ち下げることができる。尚、この弁別が遅い場合にワード線ＷＬ１を立ち上げ続けると、記憶情報‘０’を読み出す場合においても、選択されたビット線ＢＬ１がソース電圧ＶＳＬ付近まで放電されてしまい、‘０’読み出しの信号電圧と‘１’読み出しの信号電圧との差が減少して、記憶情報を正しく読み出せなくなる場合がある。このような場合には、図９のように、‘０’読み出しの場合のビット線電圧が参照電圧ＶＤＲを越える前のタイミングで、ワード線ＷＬ１を立ち下げることにより、誤動作を防止できる。ワード線を立ち下げて電流経路を遮断することにより、共通ビット線（共通データ線）Ｉ／Ｏ上の信号電圧が保持されるので、読み出し回路は参照電圧ＶＤＲを基準として発生された正または負の信号を弁別することが可能である。以上の読み出し動作が終了すると、共通ビット線（共通データ線）Ｉ／Ｏはプリチャージ電位ＶＤＬに駆動されて、待機状態に戻る。【００９８】
なお、待機状態において、メモリアレイのビット線やソース線をフローティングとすると、読み出し動作開始時にビット線と共通ビット線を接続した際に、電圧が不定であるビット線の容量が共通ビット線から充電されてしまう。このため、図９ではワード線ＷＬ１に応じてビット選択線（カラム選択線）ＹＳ１も立ち下げ、さらに接地電位ＧＮＤ（ＶＳＳに対応）となっているプリチャージイネーブル信号ＰＣを電源電圧Ｖｄｄに駆動することにより、ビット線およびソース線をプリチャージ電位ＶＤＬに駆動して待機状態としている。また、昇圧電位ＶＤＨは、従来のＤＲＡＭにおいて広く用いられているような電圧であり、電源電圧Ｖｄｄとｎチャネル型ＭＩＳトランジスタのしきい電圧ＶＴＮを用いて、ＶＤＨ＞Ｖｄｄ＋ＶＴＮの関係を満たすように設定されている。例えば相変化メモリの書き込み動作では、後述するように、読み出し動作よりも大きな電流を流す必要がある。このため、本実施の形態では、ワード線とビット選択線を昇圧電位ＶＤＨに駆動してｎチャネル型ＭＩＳトランジスタの抵抗を下げることにより、正確な書き込み動作を行うことができる。また、プリチャージ電圧ＶＤＬをソース電圧ＶＳＬより高く設定することにより、選択ソース線を選択メモリセル中のトランジスタ（ＭＩＳＦＥＴ）ＱＭｍのソースとし、メモリ素子ＭＲの抵抗によらず、トランジスタのゲート−ソース間電圧を確保できる。なお、逆の電位関係であっても、その差が、図８に示したような読み出し電圧領域の範囲内に収まるように設定されているならば、同様の選択動作が可能である。【００９９】
尚、図９は、ソース線ＣＳＬを駆動してからワード線ＷＬ１を駆動する例であるが、設計の都合によっては、ワード線ＷＬ１を駆動してからソース線ＣＳＬを駆動してもよい。この場合には、最初はワード線ＷＬ１が駆動されて選択トランジスタＱＭ１が導通するため、メモリ素子ＭＲの端子電圧は０Ｖに確保される。その後、ソース線ＣＳＬを駆動すると、メモリ素子ＭＲの端子電圧は０Ｖから大きくなるが、その値はソース線ＣＳＬの駆動速度で制御可能で、前述した読み出し領域の範囲に収めることができる。同様に、ワード線ＷＬ１とソース線ＣＳＬを、ほぼ同時に駆動することもできる。また、ワード線ＷＬ１とソース線ＣＳＬのうちで、駆動タイミングの遅い方のパルスに先行してビット選択線（カラム選択線）ＹＳ１を駆動すれば、Ｉ／Ｏへの出力待ち時間を減らせるので、アクセス時間が速くなる。【０１００】
以上、メモリセルＭＣ１１を選択する例を示したが、同じビット線上のメモリセルは、それらのワード線電圧が接地電位ＧＮＤ（ＶＳＳに対応）に固定されているので選択されることはない。また、他のビット線とソース線は同じ電位ＶＤＬなので、残りのメモリセルも非選択セルの状態に維持される。【０１０１】
以上の説明では、待機状態のワード線を接地電位ＧＮＤ（ＶＳＳに対応）とし、選択状態のソース線を０．５Ｖといった正のソース電圧ＶＳＬとしている。この電圧関係は、非選択メモリセルを通じて流れる電流が動作に影響を及ぼさないように設定する。すなわち、ソース線が選択され、ワード線が非選択のメモリセル、例えばメモリセルＭＣ１１を選択する際の非選択メモリセルＭＣ２１〜ＭＣｎ１のトランジスタ（ＭＩＳＦＥＴ）ＱＭが十分オフになるように設定すれば良い。ここで示したように、待機状態のワード線電圧を接地電位ＧＮＤ（ＶＳＳに対応）とし、ソース電圧ＶＳＬを正の電圧とすることにより、トランジスタＱＭのしきい値電圧を低くできる。場合によっては、選択されたソース線を接地電位０Ｖとして、待機状態のワード線を負の電圧にすることも可能である。その場合にも、トランジスタＱＭのしきい値電圧を低くできる。待機時のワード線用に負電圧を発生させる必要があるが、選択時のソース線の電圧が、外部から印加される接地電位ＧＮＤ（ＶＳＳに対応）であるため安定させ易い。トランジスタＱＭのしきい値電圧を十分高くすれば、選択時のソース線と待機状態のワード線を接地電位０Ｖとしても良い。その場合、外部から印加される接地電位ＧＮＤ（ＶＳＳに対応）である上に、待機状態のワード線の容量が安定化容量として働くために、選択時のソース線の電圧をさらに安定なものにできる。【０１０２】
さらに、ここでは、共通ビット線（共通データ線）Ｉ／Ｏに読み出された信号電圧を、読み出し回路により弁別する動作を説明したが、共通ビット線（共通データ線）Ｉ／Ｏに流れる電流を弁別する動作も可能である。その場合、読み出し回路に、例えば前述の米国特許第５，８８３，８２７号明細書に述べられているような、入力インピーダンスが小さいセンス回路を用いることができる。そのような、電流をセンスする方式にすることにより、共通ビット線（共通データ線）の配線容量の影響が小さくなり、読み出し時間を短縮できる。【０１０３】
さらに、図１０に従い、上記図２に示したアレイ構成を用いたメモリセルの書き込み動作について説明する。但し、図１０は、メモリセルＭＣ１１を選択する場合の動作波形である。【０１０４】
まず、メモリセルＭＣ１１の選択動作は、読み出し動作と同じように行われる。メモリセルＭＣ１１が選択されると、書き込み回路が共通ビット線（共通データ線）Ｉ／Ｏを駆動することにより、書き込み電流ＩＷＣが発生される。‘０’書き込みの場合、図８に示した範囲の値に設定されたリセット電流がメモリセルＭＣ１１に印加される。リセット電流のパルス幅は短く、駆動後は直ちに待機状態に戻って、電流値が０となる。このようなリセット電流により、図６および図７に示したようなリセットパルスと同じジュール熱が発生される。反対に、‘１’書き込みの場合、図８に示した範囲の値に設定されたセット電流が印加される。このパルス幅は約５０ｎｓである。このようなセット電流により、図６および図７に示したようなセットパルスと同じジュール熱が発生される。このように、書き込みパルスの印加時間と電流値は書き込み回路で制御されるので、どちらの記憶情報を書き込む場合においても、メモリセルはセット電流のパルス幅だけ選択状態にある。【０１０５】
次に、本実施の形態の半導体装置１の製造工程について、図面を参照して説明する。図１１〜図２０は、本実施の形態の半導体装置１の製造工程中の要部断面図であり、上記図４に対応する領域が示されている。なお、理解を簡単にするために、図１５〜図２０では、図１４の絶縁膜３１およびそれより下の構造に対応する部分は図示を省略している。【０１０６】
まず、図１１に示されるように、例えばｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１１を準備する。それから、半導体基板１１の主面に、例えばＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon ）法などにより、絶縁体からなる素子分離領域１２を形成する。素子分離領域１２を形成することにより、半導体基板１１の主面には、素子分離領域１２によって周囲を規定された活性領域が形成される。【０１０７】
次に、半導体基板１１の主面にｐ型ウエル１３ａ，１３ｂとｎ型ウエル１４を形成する。このうち、ｐ型ウエル１３ａは相変化メモリ領域１０Ａに形成され、ｐ型ウエル１３ｂおよびｎ型ウエル１４は周辺回路領域１０Ｂに形成される。例えば半導体基板１１の一部にｐ型の不純物（例えばホウ素（Ｂ））をイオン注入することなどによりｐ型ウエル１３ａ，１３ｂを形成し、半導体基板１１の他の一部にｎ型の不純物（例えばリン（Ｐ）またはヒ素（Ａｓ））をイオン注入することなどによりｎ型ウエル１４を形成することができる。【０１０８】
次に、例えば熱酸化法などを用いて、半導体基板１１のｐ型ウエル１３ａ，１３ｂおよびｎ型ウエル１４の表面に薄い酸化シリコン膜などからなるゲート絶縁膜用の絶縁膜１５を形成する。絶縁膜１５として酸窒化シリコン膜などを用いることもできる。絶縁膜１５の膜厚は、例えば１．５〜１０ｎｍ程度とすることができる。【０１０９】
次に、ｐ型ウエル１３ａ，１３ｂおよびｎ型ウエル１４の絶縁膜１５上にゲート電極１６ａ，１６ｂ，１６ｃを形成する。例えば、絶縁膜１５上を含む半導体基板１１の主面の全面上に導電体膜として低抵抗の多結晶シリコン膜を形成し、フォトレジスト法およびドライエッチング法などを用いてその多結晶シリコン膜をパターン化することにより、パターニングされた多結晶シリコン膜（導電体膜）からなるゲート電極１６ａ，１６ｂ，１６ｃを形成することができる。ゲート電極１６ａの下に残存する絶縁膜１５がゲート絶縁膜１５ａとなり、ゲート電極１６ｂの下に残存する絶縁膜１５がゲート絶縁膜１５ｂとなり、ゲート電極１６ｃの下に残存する絶縁膜１５がゲート絶縁膜１５ｃとなる。なお、成膜時または成膜後に不純物をドーピングすることにより、ゲート電極１６ａ，１６ｂはｎ型不純物が導入された多結晶シリコン膜（ドープトポリシリコン膜）により形成され、ゲート電極１６ｃはｐ型不純物が導入された多結晶シリコン膜（ドープトポリシリコン膜）により形成される。【０１１０】
次に、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することなどにより、ｐ型ウエル１３ａのゲート電極１６ａの両側の領域にｎ−型半導体領域１７ａを形成し、ｐ型ウエル１３ｂのゲート電極１６ｂの両側の領域にｎ−型半導体領域１７ｂを形成する。また、ホウ素（Ｂ）などのｐ型の不純物をイオン注入することなどにより、ｎ型ウエル１４のゲート電極１６ｃの両側の領域にｐ−型半導体領域１７ｃを形成する。【０１１１】
次に、ゲート電極１６ａ，１６ｂ，１６ｃの側壁上に、サイドウォール１８ａ，１８ｂ、１８ｃを形成する。サイドウォール１８ａ，１８ｂ、１８ｃは、例えば、半導体基板１１上に酸化シリコン膜、窒化シリコン膜またはそれらの積層膜からなる絶縁膜を堆積し、この絶縁膜を異方性エッチングすることによって形成することができる。【０１１２】
次に、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することなどにより、ｐ型ウエル１３ａのゲート電極１６ａおよびサイドウォール１８ａの両側の領域にｎ＋型半導体領域１９ａを形成し、ｐ型ウエル１３ｂのゲート電極１６ｂおよびサイドウォール１８ｂの両側の領域にｎ＋型半導体領域１９ｂを形成する。また、ホウ素（Ｂ）などのｐ型の不純物をイオン注入することなどにより、ｎ型ウエル１４のゲート電極１６ｃおよびサイドウォール１８ｃの両側の領域にｐ＋型半導体領域１９ｃを形成する。イオン注入後、導入した不純物の活性化のためのアニール処理（熱処理）を行うこともできる。【０１１３】
これにより、相変化メモリ領域１０ＡのＭＩＳＦＥＴＱＭ１，ＱＭ２のドレイン領域として機能するｎ型の半導体領域２０，２１と、共通のソース領域として機能するｎ型の半導体領域２２とが、それぞれ、ｎ＋型半導体領域１９ａおよびｎ−型半導体領域１７ａにより形成される。そして、周辺回路領域１０ＢのＭＩＳＦＥＴＱＮのドレイン領域として機能するｎ型の半導体領域とソース領域として機能するｎ型の半導体領域とが、それぞれ、ｎ＋型半導体領域１９ｂおよびｎ−型半導体領域１７ｂにより形成され、ＭＩＳＦＥＴＱＰのドレイン領域として機能するｐ型の半導体領域とソース領域として機能するｐ型の半導体領域とが、それぞれ、ｐ＋型半導体領域１９ｃおよびｐ−型半導体領域１７ｃにより形成される。【０１１４】
次に、ゲート電極１６ａ，１６ｂ，１６ｃ、ｎ＋型半導体領域１９ａ，１９ｂおよびｐ＋型半導体領域１９ｃの表面を露出させ、例えばコバルト（Ｃｏ）膜のような金属膜を堆積して熱処理することによって、ゲート電極１６ａ，１６ｂ，１６ｃ、ｎ＋型半導体領域１９ａ，１９ｂおよびｐ＋型半導体領域１９ｃの表面に、それぞれ金属シリサイド層２５を形成する。その後、未反応のコバルト膜（金属膜）は除去する。【０１１５】
このようにして、図１１の構造が得られる。ここまでの工程により、相変化メモリ領域１０Ａに、ｎチャネル型のＭＩＳＦＥＴＱＭ１，ＱＭ２が形成され、周辺回路領域１０Ｂに、ｎチャネル型のＭＩＳＦＥＴＱＮとｐチャネル型のＭＩＳＦＥＴＱＰとが形成される。従って、相変化メモリ領域１０ＡのＭＩＳＦＥＴＱＭ１，ＱＭ２と周辺回路領域１０ＢのＭＩＳＦＥＴＱＮ，ＱＰとは、同じ製造工程で形成することができる。【０１１６】
次に、図１２に示されるように、半導体基板１１上にゲート電極１６ａ，１６ｂ，１６ｃを覆うように絶縁膜（層間絶縁膜）３１を形成する。絶縁膜３１は、例えば酸化シリコン膜などからなる。絶縁膜３１を複数の絶縁膜の積層膜により形成することもできる。絶縁膜３１の形成後、必要に応じてＣＭＰ処理などを行って絶縁膜３１の上面を平坦化する。これにより、相変化メモリ領域１０Ａと周辺回路領域１０Ｂとで、絶縁膜３１の上面の高さがほぼ一致する。【０１１７】
次に、フォトリソグラフィ法を用いて絶縁膜３１上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして、絶縁膜３１をドライエッチングすることにより、絶縁膜３１にコンタクトホール３２を形成する。コンタクトホール３２の底部では、半導体基板１１の主面の一部、例えばｎ＋型半導体領域１９ａ，１９ｂおよびｐ＋型半導体領域１９ｃ（の表面上の金属シリサイド層２５）の一部やゲート電極１６ａ，１６ｂ，１６ｃ（の表面上の金属シリサイド層２５）の一部などが露出される。【０１１８】
次に、コンタクトホール３２内に、プラグ３３を形成する。この際、例えば、コンタクトホール３２の内部を含む絶縁膜３１上に導電性バリア膜３３ａをスパッタリング法などによって形成した後、タングステン膜３３ｂをＣＶＤ法などによって導電性バリア膜３３ａ上にコンタクトホール３２を埋めるように形成し、絶縁膜３１上の不要なタングステン膜３３ｂおよび導電性バリア膜３３ａをＣＭＰ法またはエッチバック法などによって除去する。これにより、コンタクトホール３２内に残存して埋め込まれたタングステン膜３３ｂおよび導電性バリア膜３３ａからなるプラグ３３を形成することができる。【０１１９】
次に、図１３に示されるように、プラグ３３が埋め込まれた絶縁膜３１上に、絶縁膜３４を形成する。それから、フォトリソグラフィ法を用いて絶縁膜３４上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして、絶縁膜３４をドライエッチングすることにより、絶縁膜３４に配線溝（開口部）３５を形成する。配線溝３５の底部では、プラグ３３の上面が露出される。なお、配線溝３５のうち、相変化メモリ領域１０ＡのＭＩＳＦＥＴＱＭ１，ＱＭ２のドレイン領域（半導体領域２０，２１）上に形成されたプラグ３３を露出する配線溝３５、すなわち開口部３５ａは、溝状のパターンではなく、そこから露出するプラグ３３の平面寸法よりも大きな寸法の孔（接続孔）状のパターンとして形成するができる。また、本実施の形態では、開口部３５ａを他の配線溝３５と同時に形成しているが、開口部３５ａ形成用のフォトレジストパターンと他の配線溝３５形成用のフォトレジストパターンとを別に用いることで、開口部３５ａと他の配線溝３５とを異なる工程で形成することもできる。【０１２０】
次に、配線溝３５内に配線（第１層配線）３７を形成する。この際、例えば、配線溝３５の内部（底部および側壁上）を含む絶縁膜３４上に導電性バリア膜３６ａをスパッタリング法などにより形成した後、タングステン膜などからなる主導体膜３６ｂをＣＶＤ法などによって導電性バリア膜３６ａ上に配線溝３５を埋めるように形成し、絶縁膜３４上の不要な主導体膜３６ｂおよび導電性バリア膜３６ａをＣＭＰ法またはエッチバック法などによって除去する。これにより、配線溝３５内に残存して埋め込まれた主導体膜３６ｂおよび導電性バリア膜３６ａからなる配線３７を形成することができる。【０１２１】
配線３７のうち、相変化メモリ領域１０Ａの開口部３５ａ内に形成された配線３７ａは、プラグ３３を介して相変化メモリ領域１０ＡのＭＩＳＦＥＴＱＭ１，ＱＭ２のドレイン領域（半導体領域２０，２１）に電気的に接続される。配線３７ａは、半導体基板１１上に形成された半導体素子間を接続するように絶縁膜３１上に延在しているのではなく、プラグ４３とプラグ３３とを電気的に接続するために絶縁膜３１上に局所的に存在してプラグ４３とプラグ３３との間に介在している。このため、配線３７ａは、配線ではなく、接続用導体部（コンタクト電極）とみなすこともできる。また、相変化メモリ領域１０Ａにおいて、ＭＩＳＦＥＴＱＭ１，ＱＭ２のソース用の半導体領域２２（ｎ＋型半導体領域１９ａ）にプラグ３３を介して接続されたソース配線３７ｂが、配線３７により形成される。【０１２２】
配線３７は、上記のような埋め込みタングステン配線に限定されず種々変更可能であり、例えば埋め込み以外のタングステン配線や、アルミニウム配線などとすることもできる。【０１２３】
次に、図１４に示されるように、配線３７が埋め込まれた絶縁膜３４上に、絶縁膜（層間絶縁膜）４１を形成する。【０１２４】
次に、フォトリソグラフィ法を用いて絶縁膜４１上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして、絶縁膜４１をドライエッチングすることにより、絶縁膜４１にスルーホール（開口部、接続孔）４２を形成する。スルーホール４２は、相変化メモリ領域１０Ａに形成され、スルーホール４２の底部では、上記配線３７ａの上面が露出される。【０１２５】
次に、スルーホール４２内に、プラグ４３を形成する。この際、例えば、スルーホール４２の内部を含む絶縁膜４１上に導電性バリア膜４３ａをスパッタリング法などによって形成した後、タングステン膜４３ｂをＣＶＤ法などによって導電性バリア膜４３ａ上にスルーホール４２を埋めるように形成し、絶縁膜４１上の不要なタングステン膜４３ｂおよび導電性バリア膜４３ａをＣＭＰ法またはエッチバック法などによって除去する。これにより、コンタクトホール４２内に残存して埋め込まれたタングステン膜４３ｂおよび導電性バリア膜４３ａからなるプラグ４３を形成することができる。このように、プラグ４３は、絶縁膜４１に形成された開口部（スルーホール４２）に導電体材料を充填して形成される。【０１２６】
また、本実施の形態においては、タングステン膜４３ｂを用いて、スルーホール４２内にプラグ４３を埋めこんだが、プラグ４３の上面が平坦となるような、ＣＭＰ平坦性のよい金属を、タングステン膜４３ｂの代わりに用いてもよい。例えば、結晶粒系の小さいＭｏ（モリブデン）を用いることもできる。ＣＭＰ平坦性のよい金属には、プラグ４３の上面の凹凸部分で起こる電界集中による、局所的な相変化を抑える効果が有る。その結果、相変化メモリのメモリセル素子の電気特性の均一性、書き換え回数信頼性、および耐高温動作特性が向上する。【０１２７】
次に、図１５に示されるように、プラグ４３が埋め込まれた絶縁膜４１上に、界面層５１、記録層５２および上部電極膜５３を順に形成（堆積）する。なお、上記のように、図１５〜図２０では、図１４の絶縁膜３１およびそれより下の構造に対応する部分は図示を省略している。界面層５１の膜厚（堆積膜厚）は、例えば０．０５〜５ｎｍ程度、記録層５２の膜厚（堆積膜厚）は、例えば１０〜２００ｎｍ程度、上部電極膜５３の膜厚（堆積膜厚）は、例えば１０〜２００ｎｍ程度である。また、界面層５１、記録層５２および上部電極膜５３の積層膜の全厚みは、３０ｎｍ以上１５０ｎｍ以下であれば、より好ましい。【０１２８】
次に、図１６に示されるように、フォトリソグラフィ法およびドライエッチング法を用いて、界面層５１、記録層５２および上部電極膜５３からなる積層膜をパターニングする。これにより、上部電極膜５３、記録層５２および界面層５１の積層パターンからなる抵抗素子５４が、プラグ４３が埋め込まれた絶縁膜４１上に形成される。界面層５１を、上部電極膜５３および記録層５２をドライエッチングする際のエッチングストッパ膜として用いることもできる。【０１２９】
なお、界面層５１、記録層５２および上部電極膜５３からなる積層膜をパターニングして抵抗素子５４を形成する際に、絶縁膜をハードマスクとして用いて加工することもできる。この場合、上部電極膜５３を形成した後、上部電極膜５３上に絶縁膜（例えば酸化シリコン膜）を形成する。そして、上部電極膜５３上の絶縁膜上に形成したフォトレジストパターンをエッチングマスクとして絶縁膜をドライエッチングしてから、このフォトレジストパターンをアッシングなどで除去した後、記録層５３上に残存する絶縁膜をハードマスクとして用いて、上部電極膜５３、記録層５２および界面層５１をドライエッチングしてパターニングする。これにより、フォトレジストとカルコゲナイド材料のエッチング反応生成物の残渣が、加工した側壁に付着するのを防止することができる。【０１３０】
次に、図１７に示されるように、絶縁膜４１上に、抵抗素子５４を覆うように、絶縁膜（エッチングストッパ膜）６１を形成する。絶縁膜６１の膜厚（堆積膜厚）は、例えば５〜２０ｎｍ程度とすることができる。【０１３１】
絶縁膜６１としては、記録層５２が昇華しない温度（例えば４００℃以下）で成膜できる材料膜を用いることが好ましい。絶縁膜６１として窒化シリコン膜を用いれば、例えばプラズマＣＶＤ法などを用いて記録層５２が昇華しない温度（例えば４００℃以下）で成膜できるので、より好ましく、これにより、絶縁膜６１の成膜時の記録層５２の昇華を防止できる。【０１３２】
次に、絶縁膜６１上に絶縁膜（層間絶縁膜）６２を形成する。絶縁膜６２は絶縁膜６１よりも厚く、層間絶縁膜として機能することができる。絶縁膜６２の形成後、必要に応じてＣＭＰ処理などを行って絶縁膜６２の上面を平坦化することもできる。【０１３３】
次に、フォトリソグラフィ法を用いて絶縁膜６２上にフォトレジストパターンＲＰ１を形成する。フォトレジストパターンＲＰ１は、スルーホール６３を形成すべき領域に開口部を有している。【０１３４】
次に、図１８に示されるように、フォトレジストパターンＲＰ１をエッチングマスクとして、絶縁膜６２をドライエッチングすることにより、絶縁膜６１，６２にスルーホール（開口部、接続孔、貫通孔）６３を形成する。この際、まず、絶縁膜６１よりも絶縁膜６２の方がエッチングされやすい条件で絶縁膜６１が露出するまで絶縁膜６２をドライエッチングして絶縁膜６１をエッチングストッパ膜として機能させ、それから、絶縁膜６２よりも絶縁膜６１の方がエッチングされやすい条件でスルーホール６３の底部の絶縁膜６１をドライエッチングすることで、絶縁膜６１，６２にスルーホール６３を形成することができる。その後、フォトレジストパターンＲＰ１は除去する。絶縁膜６１をエッチングストッパ膜として絶縁膜６２をドライエッチングする際には、選択比が大きなエッチング法、例えばその選択比が１０以上となる（絶縁膜６１のエッチング速度に対して絶縁膜６２のエッチング速度が１０倍以上になる）エッチング法を用いることが好ましい。また、スルーホール６３の底部の絶縁膜６２をエッチングする際には、スルーホール６３の底部に異物が発生しない、あるいは異物が発生してもそれを洗浄で容易に除去できるような方法を用いることが好ましい。これにより、異物発生を防いで、異物の寄生抵抗に起因した相変化メモリの特性劣化を防止でき、また信頼性を向上し、半導体装置の製造歩留まりを向上できる。【０１３５】
スルーホール６３の底部では、抵抗素子５４の上部電極膜５３の少なくとも一部が露出される。絶縁膜６２をドライエッチングする際のエッチングストッパ膜としての絶縁膜６１を用いているため、上部電極膜５３のオーバーエッチングを防止し、スルーホール６３形成のためのドライエッチング時のエッチングダメージや、プラグ６４用の導電体膜成膜時の熱負荷ダメージを抑えて、プラグ６４の直下の領域の記録層５２の特性の変化を抑制または防止し、相変化メモリの電気特性の信頼性を良好なものとすることができる。また、記録層５２の側壁は絶縁膜６１で覆われているため、スルーホール６３に目外れが生じたとしても、スルーホール６３から記録層５２が露出するのを防止でき、プラグ６４用の導電体膜成膜時に記録層５２が昇華するのを防止できる。すなわち、記録層５２を構成するカルコゲナイド材料は、昇華温度が低く、スルーホール６３内にプラグ６４用の導体膜を成膜する際の熱履歴により昇華しやすい特性を有しているが、たとえスルーホール６３に目外れが生じたとしても、記録層５２の側壁を絶縁膜６１が保護しているので、記録層５２の昇華を抑えて、高集積かつ歩留まり良好な相変化メモリを製造することが可能である。また、絶縁膜６１により記録層５２の昇華を防止できるので、スルーホール６３形成時に、スルーホール６３の下部近傍に異物が形成されず、また、たとえ異物が形成されたとしても洗浄で容易に除去できる。また、上部電極膜５３の上部と記録層５２の側壁上に絶縁膜６１（保護膜）を同一の製造プロセスで成膜しているので、上部電極膜５３上の保護膜と記録層５２の側壁上の保護膜とを別の製造プロセスで成膜する構造と比較して、製造工程数を低減でき、半導体装置の製造コストを低減できる。【０１３６】
また、上記のように絶縁膜６１のドライエッチングの際に絶縁膜をエッチングストッパ膜として機能させるので、絶縁膜６１は、絶縁膜６２とエッチング速度（エッチング選択比）を異ならせることができる材料膜により形成されており、絶縁膜６１と絶縁膜６２とが異なる材料により形成されていれば、より好ましい。また、絶縁膜６１の膜厚は、抵抗素子５４の上部電極膜５３の膜厚よりも薄いことが好ましい。【０１３７】
次に、図１９に示されるように、フォトリソグラフィ法を用いて絶縁膜６２上に形成した他のフォトレジストパターン（図示せず）をエッチングマスクとして、絶縁膜６２，６１，４１をドライエッチングすることにより、絶縁膜６２，６１，４１にスルーホール（開口部、接続孔）６５を形成する。スルーホール６５は、周辺回路領域１０Ｂに形成され、その底部で配線３７の上面が露出される。その後、フォトレジストパターンは除去する。なお、先にスルーホール６５を形成してから、上記スルーホール６３を形成することもできる。また、スルーホール６３とスルーホール６５とは、異なる工程で形成することが好ましいが、同じ工程で形成することも可能である。【０１３８】
次に、スルーホール６３，６５内に、プラグ６４，６６を形成する。この際、例えば、スルーホール６３，６５の内部を含む絶縁膜６２上に導電性バリア膜６７ａをスパッタリング法などによって形成した後、タングステン膜６７ｂをＣＶＤ法などによって導電性バリア膜６７ａ上にスルーホール６３，６５を埋めるように形成し、絶縁膜６２上の不要なタングステン膜６７ｂおよび導電性バリア膜６７ａをＣＭＰ法またはエッチバック法などによって除去する。これにより、スルーホール６３内に残存して埋め込まれたタングステン膜６７ｂおよび導電性バリア膜６７ａからなるプラグ６４と、スルーホール６５内に残存して埋め込まれたタングステン膜６７ｂおよび導電性バリア膜６７ａからなるプラグ６６とを形成することができる。タングステン膜６７ｂの代わりに、アルミニウム（Ａｌ）膜またはアルミニウム合金膜（主導体膜）などを用いることもできる。【０１３９】
また、スルーホール６３，６５を形成した後、同じ工程でプラグ６４，６６を形成することで製造工程数を低減することができるが、他の形態として、スルーホール６３またはスルーホール６５の一方を形成してからそのスルーホールを埋めるプラグ（プラグ６４またはプラグ６６の一方）を形成し、その後、スルーホール６３またはスルーホール６５の他方を形成してそのスルーホールを埋めるプラグ（プラグ６４またはプラグ６６の他方）を形成することもできる。【０１４０】
次に、図２０に示されるように、プラグ６４，６６が埋め込まれた絶縁膜６２上に、第２層配線として配線（第２層配線）７２を形成する。例えば、プラグ６４，６６が埋め込まれた絶縁膜６２上に、導電性バリア膜７１ａとアルミニウム膜またはアルミニウム合金膜７１ｂとをスパッタリング法などによって順に形成し、フォトリソグラフィ法およびドライエッチング法などを用いてパターニングすることで、配線７２を形成することができる。配線７２は、上記のようなアルミニウム配線に限定されず種々変更可能であり、例えばタングステン配線または銅配線（埋込銅配線）などとすることもできる。【０１４１】
その後、絶縁膜６２上に、配線７２を覆うように、層間絶縁膜としての絶縁膜（図示せず）が形成され、更に上層の配線層（第３層配線以降の配線）などが形成されるが、ここでは図示およびその説明は省略する。そして、必要に応じて４００℃〜４５０℃程度の水素中アニールが行われた後に、半導体装置（半導体メモリ装置）が完成する。【０１４２】
図２１は、本実施の形態の半導体装置１の抵抗素子５４（記憶素子）の近傍を示す要部断面図である。【０１４３】
図２１にも示されるように、本実施の形態のメモリ素子（記憶素子、ここでは相変化メモリ）は、カルコゲナイド材料からなる記憶層５２と、記憶層５３の両面（互いに反対側の面、ここでは上面および下面）にそれぞれ形成された第１電極（ここでは上部電極としての上部電極膜５３）および第２電極（ここでは下部電極としてのプラグ４３）とを有しており、この様なメモリ素子が半導体基板１１上に形成されている。すなわち、本実施の形態の半導体装置１は、下部電極として機能するプラグ４３と、プラグ４３（下部電極）上に形成されたカルコゲナイド層からなる記録層５２と、記録層５２上に形成された上部電極膜５３とからなるメモリ素子（抵抗メモリ素子、ここでは相変化メモリ素子）を備えた半導体装置である。また、その理由は上述したが、図２１に示されるようにメモリ素子の下部電極であるプラグ４３と記録層５３との間には界面層５１を介在させることが好ましいが、間に界面層５１を介在させること無くプラグ４３と記録層５３とを直接的に接触（接続）させることもできる。【０１４４】
下部電極としてのプラグ４３は、半導体基板１１上に形成された絶縁膜４１の開口部（スルーホール４２）内に埋め込まれ、界面層５１は、プラグ４３が埋め込まれた絶縁膜４１上に形成され、界面層５１上に記録層５２と上部電極膜５３が下から順に形成されている。そして、記録層５２の一部がプラグ４３と平面的に（半導体基板１１の主面に平行な平面でみて）重なっている。すなわち、プラグ４３の上面は、記録層５２の平面パターンに内包されるように形成されている。【０１４５】
プラグ４３および抵抗素子５４からなる相変化メモリ（メモリ素子）は、上記図６に示されるような電圧パルスによるリセット動作、セット動作およびリード動作が可能であるが、書き換え動作に必要なジュール熱はプラグ４３近傍領域で発生するので、相変化メモリ（記録層５２）の書き換え動作（結晶状態と非晶質状態との間の相変化）は、記録層５２のうち、ジュール熱の発生しやすいプラグ４３近傍領域で起こる。すなわち、記録層５２は、上部電極膜５３との接触面積に比べてプラグ４３との接触面積の方が小さいため、プラグ４３側が高温になりやすく、接触面積が大きい上部電極５３側はリセット動作時に融解しないか、あるいは融解しても冷却中に再結晶化して結晶化する。ここで、接触とは、直接接する場合だけでなく、電流が流れる程度に薄い絶縁物、半導体などの層または領域を挟んで接する場合も含むものとする。このため、記録層５２のうち、書き換え動作時に結晶状態と非晶質状態との間で相変化する領域、すなわち相変化領域５５の形状は、図２１に模式的に示されるように、プラグ４３の上部で半球形状のようになり、その相変化領域５５の外側には製造プロセス中に結晶化して結晶状態に留まっている結晶化領域５６が存在する。例えば、リセット時には、相変化領域５５が非晶質状態となり、相変化領域５５の周囲は結晶状態の結晶化領域５６であり、記録層５２中のプラグ４３近傍に半球形状の非晶質領域（非晶質状態の相変化領域５５）が形成された状態となり、セット時には、相変化領域５５が結晶状態となり、相変化領域５５と結晶化領域５６の両方（記録層５２全体）が結晶状態となる。【０１４６】
次に、カルコゲナイド材料に相変化が起きる場合、そのメカニズムについて図２２を参照して説明する。図２２は、カルコゲナイド材料の結晶化過程を模式的に示す説明図であり、（ａ）は結晶核生成型、（ｂ）は結晶成長型を示している。【０１４７】
図２２（ａ）に示す結晶核生成型とは、結晶核の成長速度は遅いが、数多くの結晶核が生成し、それらから多数の結晶粒が発生するタイプの材料である。この結晶核生成型の代表的材料は、Ｇｅ２Ｓｂ２Ｔｅ５などＧｅＴｅ−Ｓｂ２Ｔｅ３の擬２元系組成をベースとしたものがある。一方、図２２（ｂ）に示す結晶成長型とは、新たな結晶核はほとんど形成されず、結晶の成長速度が速いため非晶質領域の周辺の結晶領域から結晶粒が伸びて結晶化が進行するものである。結晶成長型に属する材料は、Ｓｂ７０Ｔｅ３０共晶材料をベースとしており、例えば、Ａｇ−Ｉｎ−Ｓｂ−Ｔｅが挙げられる。結晶核生成型、結晶成長型のいずれもＳｂ（アンチモン）とＴｅ（テルル）が含まれているが、前者はＴｅが主成分であるのに対し、後者はＳｂが主成分であり、この組成の違いによって結晶化のメカニズムが大きく異なることになる。相変化光ディスクにおいては、結晶化速度の速い結晶成長型を用いることが多い。しかし、結晶化速度が速い分、結晶成長型では高温の雰囲気中に置くと急速に非晶質であった素子が結晶化されてしまう。半導体メモリの分野では、高温で用いられることも考慮する必要が有り、本実施の形態では結晶核生成型（図２２（ａ））、即ち、Ｔｅの含有量がＳｂより多い組成とし、高温でのリテンションを向上させている。【０１４８】
相変化メモリや相変化光ディスクにおいては、相変化材料の物性がメモリとしての特性を決定づけるため、材料物性の改善を目的とした発明が、これまでにも数多く開示されている。先に例示したＡｇ−Ｉｎ−Ｓｂ−Ｔｅは光ディスク用相変化記録材料として広く用いられているが、この材料はＳｂ７０Ｔｅ３０共晶合金をベースの結晶成長型とし、光学特性改善などのためにＡｇやＩｎを加えるという改良がなされたものである。【０１４９】
次に、本実施の形態の記録層５２の組成について、より詳細に説明する。【０１５０】
図２３および図２４は、本実施の形態の記録層５２を構成するカルコゲナイド材料の望ましい組成範囲を示す説明図（グラフ、三角図、組成図）である。【０１５１】
本発明者は、記録層５２の材料に種々の組成の材料を用いて相変化メモリを作成し、種々の特性を調べたところ、記録層５２を、インジウム（Ｉｎ）、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）およびテルル（Ｔｅ）を含むカルコゲナイド材料（相変化材料）で構成し、その組成（記録層５２の膜厚方向の平均組成）をＩｎαＧｅＸＳｂＹＴｅＺ、ここで０．２０≦α≦０．３８，０．０９≦Ｘ≦０．２８，０．０３≦Ｙ≦０．１８，０．４２≦Ｚ≦０．６３，α＋Ｘ＋Ｙ＋Ｚ＝１とすることが、相変化メモリの耐熱性や性能を向上する上で極めて有効であることを見出した。なお、ここで示す記録層５２の組成は、記録層５２（相変化膜）の膜厚方向の平均組成で表記したものである。【０１５２】
すなわち、本実施の形態の記録層５２は、２０原子％以上３８原子％以下のインジウム（Ｉｎ）と、９原子％以上２８原子％以下のゲルマニウム（Ｇｅ）と、３原子％以上１８原子％以下のアンチモン（Ｓｂ）と、４２原子％以上６３原子％以下のテルル（Ｔｅ）とを含む材料（カルコゲナイド材料）からなる。【０１５３】
また、記録層５２中のゲルマニウム（Ｇｅ）とアンチモン（Ｓｂ）の含有量の関係は、両者が等しいか、ゲルマニウム（Ｇｅ）の含有量の方を多くすることが好ましい。すなわち、上記の組成式ＩｎαＧｅＸＳｂＹＴｅＺにＸ≧Ｙの条件を追加した組成範囲であり、Ｘ＞Ｙであれば、特に好ましい。【０１５４】
このような本実施の形態の記録層５２の望ましい組成範囲を、図２３および図２４にハッチングを付して示してある。本実施の形態では、記録層５２は、インジウム（Ｉｎ）、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）およびテルル（Ｔｅ）の４つの元素を構成元素として含んでいるので、図２３および図２４の２つの組成三角図で、記録層５２の望ましい組成範囲を示してある。【０１５５】
本発明者が検討した相変化メモリの特性の組成依存性の代表例を、図２５〜図３１に示す。このうち、図２５、図２６、図２７および図３１は、相変化メモリの耐熱温度（動作保障温度）の組成依存性を示すグラフである。また、図２８は、記録層５２の剥離率の組成依存性を示すグラフである。また、図２９は、相変化メモリのリセット電流の組成依存性を示すグラフである。また、図３０は、相変化メモリの書換え可能回数の組成依存性を示すグラフである。【０１５６】
なお、図２５、図２６、図２７および図３１のグラフの縦軸の相変化メモリの耐熱温度（動作保障温度）は、相変化メモリに書き込んだデータを安定して保持できる上限温度に対応するものである。ここでは、相変化メモリの耐熱温度（動作保障温度）を調べるために、相変化メモリにデータを書き込んだ後、高温環境下に３分程度放置してから、その高温保持によって相変化メモリ（抵抗素子５４）に抵抗の低下、抵抗の上昇あるいはセット電圧の上昇が生じたかどうかを確認した。そして、相変化メモリの抵抗の低下、抵抗の上昇およびセット電圧の上昇を非常に小さな値に抑制できる上限の温度を、相変化メモリの耐熱温度（動作保障温度）とした。従って、相変化メモリにデータを書き込んだ後、耐熱温度（動作保障温度）以下の温度に加熱しても、この加熱に起因した相変化メモリの抵抗の低下、抵抗の上昇およびセット電圧の上昇はほとんど発生せず、相変化メモリに書き込んだデータを安定して保持させることができる。しかしながら、相変化メモリにデータを書き込んだ後に耐熱温度（動作保障温度）よりも高い温度に加熱すると、この加熱に起因して相変化メモリの抵抗の低下、抵抗の上昇あるいはセット電圧の上昇が発生してしまい、相変化メモリに書き込んだデータを安定して保持できなくなる。【０１５７】
また、図２８のグラフの縦軸の記録層５２の剥離率は、記録層５２を成膜した後、テープ状の粘着物で記録層５２を機械的に剥がし、記録層５２剥がれたサンプルの割合に対応するものである。この記録層５２の剥離率が低いほど、相変化メモリの信頼性が高くなる。【０１５８】
また、図２９のグラフの縦軸の相変化メモリのリセット電流は、相変化メモリのリセット動作（記録層５２のアモルファス化）を行うのに必要な電流値に対応する。このリセット電流が小さいほど、相変化メモリを低電力（低電流）で書き換えできるようになる。【０１５９】
また、図３０のグラフの縦軸の相変化メモリの書換え可能回数は、相変化メモリの書き換えができる回数に対応し、この書き換え可能回数以下だと、書き換え不良を生じること無く相変化メモリの書き換えを行うことができる。この相変化メモリの書換え可能回数が大きいほど、相変化メモリの書換え性能（書換え信頼性）が高くなる。【０１６０】
これら図２５〜図３１の各グラフを参照して、記録層５２の望ましい組成について説明する。なお、図２５〜図３１のグラフは、Ｉｎ０．３Ｇｅ０．１５Ｓｂ０．０５Ｔｅ０．５をベース組成として各元素の含有率を変化させている。【０１６１】
図２５は、相変化メモリの耐熱温度の記録層５２中のＩｎ含有率に対する依存性を示すグラフであり、横軸が記録層５２におけるＩｎ（インジウム）の含有率に対応し、縦軸が相変化メモリの耐熱温度（動作保障温度）に対応する。なお、図２５のグラフの場合、記録層５２におけるＧｅとＳｂとＴｅの原子比を１５：５：５０に固定（Ｇｅ：Ｓｂ：Ｔｅ＝１５：５：５０）し、記録層５２中のＩｎの含有率を変化させている。すなわち、記録層５２中のＩｎの原子数をＭＩｎとし、記録層５２中のＧｅの原子数をＭＧｅとし、記録層５２中のＳｂの原子数をＭＳｂとし、記録層５２中のＴｅの原子数をＭＴｅとして表すと、図２５の場合、「ＭＩｎ／（ＭＩｎ＋ＭＧｅ＋ＭＳｂ＋ＭＴｅ）」がグラフの横軸に対応し、かつ、ＭＧｅ：ＭＳｂ：ＭＴｅ＝１５：５：５０としている。【０１６２】
図２５に示されるように、記録層５２中のＩｎ（インジウム）の含有率が少なすぎても、多すぎても、相変化メモリの耐熱温度は低くなる。このため、記録層５２中のＩｎ（インジウム）の含有率（原子比）は、２０原子％（ａｔ．％：atomic％）以上３８原子％（ａｔ．％）以下とすることが好ましい。これにより、相変化メモリの耐熱温度（動作保障温度）を高くすることができ、耐熱温度（動作保障温度）を２６０℃以上にすることができる。【０１６３】
図２６は、相変化メモリの耐熱温度の記録層５２中のＴｅ含有率に対する依存性を示すグラフであり、横軸が記録層５２におけるＴｅ（テルル）の含有率に対応し、縦軸が相変化メモリの耐熱温度（動作保障温度）に対応する。なお、図２６のグラフの場合、記録層５２におけるＩｎとＧｅとＳｂの原子比を３０：１５：５に固定（Ｉｎ：Ｇｅ：Ｓｂ＝３０：１５：５）し、記録層５２中のＴｅの含有率を変化させている。すなわち、図２６の場合、「ＭＴｅ／（ＭＩｎ＋ＭＧｅ＋ＭＳｂ＋ＭＴｅ）」がグラフの横軸に対応し、かつ、ＭＩｎ：ＭＧｅ：ＭＳｂ＝３０：１５：５としている。【０１６４】
図２６に示されるように、記録層５２中のＴｅの含有率が少なすぎても、多すぎても、相変化メモリの耐熱温度は低くなる。このため、記録層５２中のＴｅ（テルル）の含有率（原子比）は、４２原子％（ａｔ．％）以上６３原子％（ａｔ．％）以下とすることが好ましい。これにより、相変化メモリの耐熱温度（動作保障温度）を高くすることができ、耐熱温度（動作保障温度）を２６０℃以上にすることができる。【０１６５】
図２７は、相変化メモリの耐熱温度の記録層５２中のＧｅ含有率に対する依存性を示すグラフであり、横軸が記録層５２におけるＧｅ（ゲルマニウム）の含有率に対応し、縦軸が相変化メモリの耐熱温度（動作保障温度）に対応する。なお、図２７のグラフの場合、記録層５２におけるＩｎとＳｂとＴｅの原子比を３０：５：５０に固定（Ｉｎ：Ｓｂ：Ｔｅ＝３０：５：５０）し、記録層５２中のＧｅの含有率を変化させている。すなわち、図２７の場合、「ＭＧｅ／（ＭＩｎ＋ＭＧｅ＋ＭＳｂ＋ＭＴｅ）」がグラフの横軸に対応し、かつ、ＭＩｎ：ＭＳｂ：ＭＴｅ＝３０：５：５０としている。【０１６６】
図２７に示されるように、記録層５２中のＧｅの含有率が少なすぎると、相変化メモリの耐熱温度は低くなる。このため、記録層５２中のＧｅ（ゲルマニウム）の含有率（原子比）は、９原子％（ａｔ．％）以上とすることが好ましい。これにより、相変化メモリの耐熱温度（動作保障温度）を高くすることができ、耐熱温度（動作保障温度）を２６０℃以上にすることができる。【０１６７】
図２８は、記録層５２の剥離率の記録層５２中のＧｅ含有率に対する依存性を示すグラフであり、横軸は上記図２７のグラフの横軸と同じであり、縦軸は記録層５２の剥離率に対応する。従って、図２８のグラフの場合も、上記図２７と同様に、記録層５２におけるＩｎとＳｂとＴｅの原子比を３０：５：５０に固定（Ｉｎ：Ｓｂ：Ｔｅ＝３０：５：５０）し、記録層５２中のＧｅの含有率を変化させている。【０１６８】
図２８に示されるように、記録層５２中のＧｅの含有率が多すぎると、記録層５２が剥がれやすくなり、記録層５２の剥離率が高くなる。このため、記録層５２中のＧｅ（ゲルマニウム）の含有率（原子比）は、２８原子％（ａｔ．％）以下とすることが好ましい。これにより、記録層５２が剥がれにくくなり、記録層５２を有する相変化メモリを形成した半導体装置の信頼性を向上させることができる。【０１６９】
従って、図２７と図２８の組成依存性を考慮すると、記録層５２中のＧｅ（ゲルマニウム）の含有率（原子比）は、９原子％以上２８原子％以下とすることが好ましい。これにより、記録層５２の剥離を防止して相変化メモリを形成した半導体装置の信頼性を向上させるとともに、相変化メモリの耐熱温度（動作保障温度）を高く（２６０℃以上に）することができる。【０１７０】
図２９は、相変化メモリのリセット電流の記録層５２中のＳｂ含有率に対する依存性を示すグラフであり、横軸が記録層５２におけるＳｂ（アンチモン）の含有率に対応し、縦軸が相変化メモリのリセット電流に対応する。なお、図２９のグラフの場合、記録層５２におけるＩｎとＧｅとＴｅの原子比を３０：１５：５０に固定（Ｉｎ：Ｇｅ：Ｔｅ＝３０：１５：５０）し、記録層５２中のＳｂの含有率を変化させている。すなわち、図２９の場合、「ＭＳｂ／（ＭＩｎ＋ＭＧｅ＋ＭＳｂ＋ＭＴｅ）」がグラフの横軸に対応し、かつ、ＭＩｎ：ＭＧｅ：ＭＴｅ＝３０：１５：５０としている。【０１７１】
図２９に示されるように、記録層５２中のＳｂの含有率が多すぎると、相変化メモリのリセット電流が大きくなる。相変化メモリを低電力（低電流）で書き換えできるようにすることは、相変化メモリの性能を向上させる上で重要である。このため、記録層５２中のＳｂ（アンチモン）の含有率（原子比）は、１８原子％（ａｔ．％）以下とすることが好ましい。これにより、相変化メモリのリセット電流を低減でき、相変化メモリを低電力（低電流）で書き換えできるようになり、相変化メモリを含む半導体装置の性能を向上させることができる。また、リセット電流が大きいと、例えば１５０μＡよりも大きいと、相変化メモリとともに形成したトランジスタの寸法を大きくする必要が生じ、半導体装置の平面寸法が増大する可能性があるが、本実施の形態では、記録層５２中のＳｂ（アンチモン）の含有率を１８原子％以下とすることで、リセット電流を低減でき、例えば１５０μＡ以下にすることができ、相変化メモリとともに形成したトランジスタの寸法を縮小することが可能となるので、半導体装置の小型化（小面積化）に有利となる。【０１７２】
図３０は、相変化メモリの書換え可能回数の記録層５２中のＳｂ含有率に対する依存性を示すグラフであり、横軸は上記図２９の横軸と同じであり、縦軸は相変化メモリの書換え可能回数に対応する。従って、図３０のグラフの場合も、上記図２９と同様に、記録層５２におけるＩｎとＧｅとＴｅの原子比を３０：１５：５０に固定（Ｉｎ：Ｇｅ：Ｔｅ＝３０：１５：５０）し、記録層５２中のＳｂの含有率を変化させている。【０１７３】
図３０に示されるように、記録層５２中のＳｂの含有率が少なすぎると、相変化メモリの書換え可能回数が少なくなる。相変化メモリのようなメモリ素子は、書換え可能回数を高めることが性能向上の上で重要であり、一般に１０万回以上の書換えが可能であることが要求される。このため、記録層５２中のＳｂ（アンチモン）の含有率（原子比）は、３原子％（ａｔ．％）以上とすることが好ましい。これにより、相変化メモリの書換え可能回数を高めることができ、例えば１０万回以上の書換えが可能となり、相変化メモリを含む半導体装置の性能を向上させることができる。【０１７４】
従って、図２９と図３０の組成依存性を考慮すると、記録層５２中のＳｂ（アンチモン）の含有率（原子比）は、３原子％以上１８原子％以下とすることが好ましい。これにより、相変化メモリのリセット電流の低減と相変化メモリの書換え可能回数の向上を両立させることができる。【０１７５】
図３１は、相変化メモリの耐熱温度の、記録層５２中のＳｂとＧｅの含有率の比に対する依存性を示すグラフであり、横軸が記録層５２におけるＳｂ（アンチモン）とＧｅ（ゲルマニウム）の含有率の比（Ｓｂ／Ｇｅ）に対応し、縦軸が相変化メモリの耐熱温度（動作保障温度）に対応する。なお、図３１のグラフの場合、記録層５２におけるＩｎの含有率を３０原子％に、Ｔｅの含有率を５０原子％に、ＳｂおよびＧｅの両者の合計の含有率を２０原子％に固定し、記録層５２中のＳｂの含有率とＧｅの含有率と比（Ｓｂ／Ｇｅ）を変化させている。すなわち、図３１の場合、「ＭＳｂ／ＭＧｅ」がグラフの横軸に対応し、かつ、ＭＩｎ／（ＭＩｎ＋ＭＧｅ＋ＭＳｂ＋ＭＴｅ）＝０．３、ＭＴｅ／（ＭＩｎ＋ＭＧｅ＋ＭＳｂ＋ＭＴｅ）＝０．５、（ＭＧｅ＋ＭＳｂ）／（ＭＩｎ＋ＭＧｅ＋ＭＳｂ＋ＭＴｅ）＝０．２としている。【０１７６】
図３１に示されるように、記録層５２において、Ｇｅの含有率に比べてＳｂの含有率が多すぎると相変化メモリの耐熱温度は低くなる。このため、記録層５２中のＧｅ（ゲルマニウム）の含有率は、Ｓｂ（アンチモン）の含有率と同じかそれよりも多いことが好ましい。すなわち、記録層５２中のＧｅ（ゲルマニウム）の含有率は、記録層５２中のＳｂ（アンチモン）の含有率以上であることが好ましく、記録層５２中のＳｂ（アンチモン）の含有率よりも大きければ、更に好ましい。これにより、相変化メモリの耐熱温度（動作保障温度）を高くすることができ、耐熱温度（動作保障温度）を２６０℃以上にすることができる。【０１７７】
従って、図２５〜図３１の組成依存性を考慮すると、記録層５２の望ましい組成は、インジウム（Ｉｎ）とゲルマニウム（Ｇｅ）とアンチモン（Ｓｂ）とテルル（Ｔｅ）とを含有し、インジウム（Ｉｎ）が２０原子％以上３８原子％以下、ゲルマニウム（Ｇｅ）が９原子％以上２８原子％以下、アンチモン（Ｓｂ）が３原子％以上１８原子％以下、テルル（Ｔｅ）が４２原子％以上６３原子％以下である。この場合、記録層５２を構成するカルコゲナイド材料の組成（記録層５２の膜厚方向の平均組成）を次の組成式、ＩｎαＧｅＸＳｂＹＴｅＺ、ここで０．２０≦α≦０．３８，０．０９≦Ｘ≦０．２８，０．０３≦Ｙ≦０．１８，０．４２≦Ｚ≦０．６３，α＋Ｘ＋Ｙ＋Ｚ＝１、で表すことができる。更に、記録層５２におけるＧｅ（ゲルマニウム）の含有率は、記録層５２におけるＳｂ（アンチモン）の含有率以上であることが好ましく、この場合、記録層５２を構成するカルコゲナイドの上記組成式ＩｎαＧｅＸＳｂＹＴｅＺにおいて、Ｘ≧Ｙとすることに対応する。上記組成式ＩｎαＧｅＸＳｂＹＴｅＺにおいて、Ｘ＞であれば更に好ましい。【０１７８】
更に本発明者が詳細に実験したところ、図２４の組成図に示されるように、記録層５２中のＴｅ（テルル）とＩｎ（インジウム）の含有率の和（Ｔｅ含有率とＩｎ含有率の和）が６２原子％以上８０原子％以下（すなわち上記組成式において０．６２≦α＋Ｚ≦０．８０）であることがより好ましく、これにより、相変化メモリの耐熱温度（動作保障温度）を、より的確に高める（２６０℃以上にする）ことができる。また、図３１に示されるように、記録層５２中のＳｂ（アンチモン）の含有率はＧｅ（ゲルマニウム）の含有率より少ないことが好ましいが、上記図３０に示されるように、Ｓｂ（アンチモン）を３原子％以上は含有する必要が有る。記録層５２中のＧｅ（ゲルマニウム）含有率が多い場合（ＧｅおよびＳｂの含有率の和が２０原子％以上となる場合）にはＳｂ（アンチモン）は５原子％未満３原子％以上（上記組成式で０．０３≦Ｙ＜０．０５）でも使えるが、記録層５２中のＧｅ（ゲルマニウム）含有率は５原子％以上（上記組成式でＹ≧０．０５）がより好ましく、これにより、耐熱性向上と書換え可能回数向上の効果を高めることができる。【０１７９】
このような記録層５２の望ましい組成範囲は、上記図２３および図２４でハッチングを付した組成範囲に対応するものとなる。【０１８０】
また、記録層５２中のＩｎ（インジウム）含有率が多くなるほど、結晶状態のグレインサイズ、非晶質状態のモフォロジーのサイズが小さくなり、それに伴って抵抗が高くなる傾向が見られる。本実施の発明では、記録層５２中のＩｎ（インジウム）含有率を２０原子％以上と多く、Ｇｅ（ゲルマニウム）の含有率も多く（９原子％以上）することによって結晶状態のグレインサイズも非晶質状態のモフォロジーのサイズも小さくなって結晶状態の抵抗も非晶質状態の抵抗も高くなる。このため抵抗比が小さくなりにくい。また、セット動作時に、周辺部の初期から結晶状態だった部分（結晶化領域５６）を通して電流が流れにくくなり、電流が電極（ここではプラグ４３と上部電極膜５３）間にまっすぐ流れ、中心対称の相変化が起きる。従って、次のリセット動作で、リセット状態のバラツキや不安定性が起きにくくなる。このため耐熱性（耐熱温度）が向上する。また、高温時に、仮にもともと存在するきわめて微細な組成変調（組成ムラ）から原子配列の変化が生じ、組成ムラの周期が大きくなったとしても、あるいはイオン移動の影響で原子配列の変化が生じたとしても、抵抗の変化率としては小さく、高温保持によるセット電圧上昇も小さな率に留まる。このため、優れた耐熱性（高い耐熱温度）が得られる。【０１８１】
また、本実施の形態の半導体装置１の記録層５２に少量添加しても差し支えない元素は、窒素（Ｎ）、酸素（Ｏ）であり、その添加量は、５原子％以下が好ましい。【０１８２】
相変化メモリを構成する記録層５２の組成を上記のような組成範囲内にすることにより、相変化メモリの耐熱温度（動作保障温度）の向上、リセット電流の低減、書換え可能回数の向上、記録層の剥離防止が可能になり、相変化メモリを有する半導体装置の性能を向上させることができる。従って、相変化メモリの高耐熱性と高性能を両立させることができる。【０１８３】
また、相変化メモリは、各メモリセルの記録層５２の原子配列が変化することによって情報を記憶する不揮発性メモリであり、抵抗素子５４に流れる電流のジュール熱により結晶相と非晶質相との間の相変化のような原子配列変化を生じさせることによって、抵抗素子５４（記録層５２）の抵抗値を変化させ、電気抵抗値が高い高抵抗状態と低い低抵抗状態とを記憶することができる。このため、相変化メモリを有する半導体装置を高温環境下に置くと、ジュール熱は生じなくとも外部温度に起因して、非晶質状態が結晶化するなど記録層５２の原子配列が変化し、抵抗素子５４（記録層５２）の抵抗値が変化してしまい、相変化メモリに記憶させた情報が意図せずに消失（変化）してしまう可能性がある。従って、相変化メモリの耐熱温度（動作保障温度）を向上させて、高温環境下での相変化メモリのデータ保持特性を向上させることが要求される。【０１８４】
また、本実施の形態の半導体装置１は、配線基板（実装基板）などに実装して使用することができる。半導体装置１の実装には半田が用いられることが多く、半導体装置１の実装工程では、半田リフロー処理が行われる。この半田リフロー処理の際に、相変化メモリを備えた半導体装置１は、通常の動作環境をはるかに越えるような高温の環境にさらされることになる。また、半田には、環境への影響などを考慮して、鉛を含有しない半田（鉛フリー半田）を使用することが推奨されてきており、相変化メモリを形成した半導体装置１の実装の際にも、鉛を含有しない半田（鉛フリー半田）を使用することが好ましい。しかしながら、鉛を含有しない半田である鉛フリー半田は、鉛を含有する半田に比べて融点が高いため、半導体装置１の実装時に鉛フリー半田を用いた場合、鉛含有半田を用いた場合に比べて、半田リフロー温度を高く、例えば２６０℃程度にする必要がある。【０１８５】
また、半導体装置１の相変化メモリ領域２の一部に情報（プログラムなど）を記録した後に半導体装置１の実装工程を行なうことが要求される場合がある（例えば相変化メモリを搭載したマイクロコンピュータ用途など）。この場合、半導体装置１の相変化メモリに書き込んでいたデータが半導体装置１の実装工程の半田リフロー処理の際に消失（変化）してしまわないようにするには、相変化メモリの耐熱温度（動作保障温度）を半田リフロー温度以上にする必要がある。また、相変化メモリを形成した半導体装置１の実装の際に、鉛フリー半田を使用できるようにするためには、相変化メモリの耐熱温度（動作保障温度）を高く、好ましくは２６０℃以上にする必要がある。【０１８６】
本実施の形態では、記録層５２中のＩｎ、Ｇｅ、ＳｂおよびＴｅの含有率（原子比）を、それぞれ、２０原子％以上３８原子％以下、９原子％以上２８原子％以下、３原子％以上１８原子％以下、および４２原子％以上６３原子％以下とする（更に好ましくは記録層５２中のＧｅ含有率をＳｂ含有率以上にする）ことにより、半導体装置の性能向上とともに、相変化メモリの耐熱温度（動作保障温度）を高くすることができ、耐熱温度（動作保障温度）を２６０℃以上にすることができる。このため、半田リフロー温度を高く、例えば２６０℃程度としても、相変化メモリを形成した半導体装置１の実装の際の半田リフロー中に、半導体装置１の相変化メモリに予め書き込んでいたデータが消失（変化）するのを防止することができる。従って、半田リフロー温度を高くすることができ、相変化メモリを形成した半導体装置１を実装する際に、鉛を含有しない鉛フリー半田を用いることが可能になる。また、半導体装置１を実装する前に半導体装置１の相変化メモリに書き込んだ情報を、実装後に使用することが可能になる。【０１８７】
また、本実施の形態は、記録層５２の組成を上記範囲とすることにより、メモリ素子（相変化メモリ）の耐熱温度（動作保障温度）を高くし、例えば２６０℃以上にすることができるので、鉛フリー半田（鉛を含有しない半田）のような半田リフロー温度を高くする必要がある半田により実装される半導体装置に適用すれば、より効果が大きい。【０１８８】
また、本実施の形態は、記録層５２の組成を上記範囲とすることにより、メモリ素子（相変化メモリ）の耐熱温度（動作保障温度）を高くでき、半導体装置の実装の際の半田リフロー中に、メモリ素子（相変化メモリ）に予め書き込んでいたデータが消失するのを防止することができるので、メモリ素子（相変化メモリ、記録層５２）に情報を記憶させた後に半田リフロー処理が行われる半導体装置に適用すれば、より効果が大きい。【０１８９】
また、本実施の形態は、記録層５２の組成を上記範囲とすることにより、メモリ素子（相変化メモリ）の耐熱温度（動作保障温度）を高くし、例えば２６０℃以上にすることができるので、高温となる環境で使用される半導体装置（例えば自動車エンジン制御用マイコンなど）に適用すれば、より効果が大きい。【０１９０】
また、本実施の形態は、相変化材料を用いたメモリセルを含む高密度集積メモリ回路、あるいはメモリ回路と論理回路とが同一半導体基板に設けられたロジック混載型メモリなどに広く適用可能であり、このような製品が高温条件下で用いられる場合に更に有益なものとなる。【０１９１】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。【０１９２】
例えば、上記実施の形態で述べた非晶質状態と結晶状態は、メモリ動作をしている領域全体が一様にそれらの状態である必要は無く、非晶質状態の領域の中に結晶粒が存在したり、結晶状態の領域内に非晶質の部分が存在して良い。すなわち、相対的に非晶質部分が多い状態と、非晶質部分が少ない状態との間で変化し、抵抗値が変化すればよい。【０１９３】
また、上記実施の形態で述べた組成のカルコゲナイド材料（記録層）が非晶質領域からの結晶の成長でなく結晶核生成を伴う結晶化が起きる材料であることは、膜の構造から知ることができる。走査電子顕微鏡（ＳＥＭ）または透過電子顕微鏡（ＴＥＭ）でカルコゲナイド材料層が、膜厚方向に最大３個以上、より好ましくは最大６個以上の粒状に見える場合、結晶核生成を伴う結晶化が起きる材料と判断できる。また、この材料は、本発明の組成範囲であっても組成によっては、相変化だけでなく金属または半金属の原子、あるいはそれらを含む原子団が電場によって移動し、それらの高濃度領域からなる導電パスが形成されたり、消滅したりすることによる抵抗変化が起きることもある。すなわち、インジウム（Ｉｎ）添加によって困難になる外側から内側への結晶成長をセットのメカニズムとするのでなければ、必ずしも結晶核形成と核からの成長による相変化だけをセットのメカニズムとする必要は無い。
【産業上の利用可能性】
【０１９４】
本発明は、例えば相変化メモリを含む半導体装置に適用して好適なものである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【国際調査報告】
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