(57)【要約】 プローブ（４０）は、単結晶シリコンから構成されるＳｉ層を有する梁部（４２）と、梁部（４２）の長手方向に沿って梁部（４２）の一方の主面に設けられた配線部（４４）と、配線部（４４）の先端部分に設けられ、ＩＣデバイスの入出力端子に電気的に接続される接点部（４５）と、複数の梁部（４２）をまとめて片持ち支持している台座部（４１）と、を備えており、梁部（４２）の長手方向が、Ｓｉ層を構成する単結晶シリコンの結晶方位＜１００＞に実質的に一致している。
2009004721.tif 000002
【特許請求の範囲】
【請求項１】
被試験電子部品のテストに際して前記被試験電子部品と試験装置との間の電気的な接続を確立するために、前記被試験電子部品の入出力端子に接触するプローブであって、
単結晶シリコンから構成されるＳｉ層を有する梁部と、
前記梁部の長手方向に沿って前記梁部の一方の主面に設けられ、前記被試験電子部品の入出力端子に電気的に接続される導電部と、を少なくとも備えており、
前記梁部の長手方向が、前記Ｓｉ層を構成する前記単結晶シリコンの結晶方位＜１００＞に実質的に一致していることを特徴とするプローブ。
【請求項２】
複数の前記梁部をまとめて片持ち支持している台座部をさらに備えていることを特徴とする請求項１記載のプローブ。
【請求項３】
前記導電部は、
前記梁部の前記一方の主面に長手方向に沿って設けられた配線部と、
前記配線部の先端に設けられ、前記被試験電子部品の前記入出力端子に接触する接点部と、を有していることを特徴とする請求項１又は２記載のプローブ。
【請求項４】
請求項２又は３記載のプローブと、
前記プローブが有する前記台座部が固定される基板と、を備えたことを特徴とするプローブカード。
【請求項５】
請求項１〜３の何れかに記載のプローブの製造方法であって、
シリコンウェハの表面にレジスト層を形成した後に、前記シリコンウェハに対してエッチング処理を行うことで前記梁部を形成することを特徴とするプローブの製造方法。
【請求項６】
前記シリコンウェハは、面方位｛１００｝の主面を有すると共に、結晶方位＜１００＞を示すオリエンテーションフラット又はノッチが付与されていることを特徴とする請求項５記載のプローブの製造方法。
【請求項７】
前記シリコンウェハは、面方位｛１００｝の主面を有すると共に、結晶方位＜１１０＞を示すオリエンテーションフラット又はノッチが付与されており、
通常の状態から前記シリコンウェハを実質的に４５°回転させた状態で、前記シリコンウェハの表面に前記レジスト層を形成することで、前記梁部の長手方向を前記シリコンウェハの結晶方位＜１００＞に実質的に一致させることを特徴とする請求項５記載のプローブの製造方法。
【請求項８】
前記シリコンウェハは、面方位｛１００｝の主面を有すると共に、結晶方位＜１１０＞を示すオリエンテーションフラット又はノッチが付与されており、
前記レジスト層を形成するためのパターンを通常の状態から実質的に４５°回転させた状態でマスクに前記パターンを形成し、前記マスクを用いて前記シリコンウェハの表面に前記レジスト層を形成することで、前記梁部の長手方向を前記シリコンウェハの結晶方位＜１００＞に実質的に一致させることを特徴とする請求項７記載のプローブの製造方法。
【請求項９】
前記シリコンウェハは、面方位｛１００｝の主面を有すると共に、結晶方位＜１１０＞を示すオリエンテーションフラット又はノッチが付与されており、
前記レジスト層を形成するためのマスクを通常の状態から実質的に４５°回転させた状態で、前記シリコンウェハの表面に前記レジスト層を形成することで、前記梁部の長手方向を前記シリコンウェハの結晶方位＜１００＞に実質的に一致させることを特徴とする請求項７記載のプローブの製造方法。
【請求項１０】
前記シリコンウェハに対してエッチング処理を行う際に、ＤＲＩＥ（Deep Reactive Ion Etching）法を用いることを特徴とする請求項５〜９の何れかに記載のプローブの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体ウェハ、半導体チップ、半導体部品パッケージ又はプリント基板等に形成された集積回路等の電気回路（以下、代表的にＩＣデバイスとも称する。）のテストに際して、ＩＣデバイスに設けられたパッドや電極或いはリードのような入出力端子と接触して、ＩＣデバイスとの電気的な接続を確立するためのプローブ、それを備えたプローブカード及びプローブの製造方法に関する。
【背景技術】
【０００２】
半導体集積回路素子は、シリコンウェハ等に多数造り込まれた後、ダイシング、ボンディング及びパッケージング等の諸工程を経て電子部品として完成する。こうしたＩＣデバイスは出荷前に動作テストが行われるが、このテストはウェハ状態や完成品の状態で実施される。【０００３】
ウェハ状態のＩＣデバイステストに際して、被試験ＩＣデバイスとの電気的な接続を確立するためのプローブとして、基板に固定されるベース部と、後端側がベース部に設けられ、先端側がベース部から突出しているビーム部と、ビーム部の表面に形成された導電部と、を有するもの（以下、単に「シリコンフィンガコンタクタ」とも称する。）が従来から知られている（例えば、特許文献１乃至３参照）。【０００４】
このシリコンフィンガコンタクタは、フォトリソグラフィ等の半導体製造技術を用いてシリコンウェハから形成されているため、被試験ＩＣデバイスの小型化に伴う入出力端子のサイズ及びピッチの狭小化に比較的対応し易くなっている。しかしながら、ＩＣデバイスは絶えず小型化されるため、シリコンフィンガコンタクタも更なる短縮化が望まれている。【０００５】
これに対し、シリコンフィンガコンタクタを単に短くすると、ビーム部が硬くなり、ＩＣデバイスの入出力端子と接触する際に撓り難くなる。このため、シリコンフィンガコンタクタが破損し易くなり、耐疲労特性が悪化する。【０００６】
【特許文献１】特開２０００−２４９７２２号公報
【特許文献２】特開２００１−１５９６４２号公報
【特許文献３】国際公開第０３／０７１２８９号パンフレット
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明が解決しようとする課題は、耐疲労特性に優れたプローブ、それを備えたプローブカード及びプローブカードの製造方法を提供することである。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明の第１の観点によれば、被試験電子部品のテストに際して前記被試験電子部品と試験装置との間の電気的な接続を確立するために、前記被試験電子部品の入出力端子に接触するプローブであって、単結晶シリコンから構成されるＳｉ層を有する梁部と、前記梁部の長手方向に沿って前記梁部の一方の主面に設けられ、前記被試験電子部品の入出力端子に電気的に接続される導電部と、を少なくとも備えており、前記梁部の長手方向が、前記Ｓｉ層を構成する前記単結晶シリコンの結晶方位＜１００＞に実質的に一致していることを特徴とするプローブが提供される（請求項１参照）。【０００９】
上記発明においては特に限定されないが、複数の前記梁部をまとめて片持ち支持している台座部をさらに備えていることが好ましい（請求項２参照）。【００１０】
上記発明においては特に限定されないが、前記導電部は、前記梁部の前記一方の主面に長手方向に沿って設けられた配線部と、前記配線部の先端に設けられ、前記被試験電子部品の前記入出力端子に接触する接点部と、を有していることが好ましい（請求項３参照）。【００１１】
上記目的を達成するために、本発明の第２の観点によれば、上記のプローブと、前記プローブが有する前記台座部が固定される基板と、を備えたことを特徴とするプローブカードが提供される（請求項４参照）。【００１２】
上記目的を達成するために、本発明の第３の観点によれば、上記のプローブの製造方法であって、シリコンウェハの表面にレジスト層を形成した後に、前記シリコンウェハに対してエッチング処理を行うことで前記梁部を形成することを特徴とするプローブの製造方法が提供される（請求項５参照）。【００１３】
上記発明においては特に限定されないが、前記シリコンウェハは、面方位｛１００｝の主面を有すると共に、結晶方位＜１００＞を示すオリエンテーションフラット又はノッチが付与されていることが好ましい（請求項６参照）。【００１４】
ここで、面方位｛１００｝とは、（１００）面及びそれに等価な全ての面を含み、具体的には、（１００）、（０１０）、（００１）、（１＊００）、（０１＊０）及び（００１＊）面を含んでいる。また、結晶方位＜１００＞とは、結晶方位［１００］及びそれに等価な全ての方位を含み、具体的には、［１００］、［０１０］、［００１］、［１＊００］、［０１＊０］及び［００１＊］を含んでいる。【００１５】
なお、本明細書において、例えば、【００１６】
【数１】
2009004721.tif 000003
を表す場合には、（ｈｋ＊ｌ）と略記する。同様に、本明細書において、例えば、【００１７】
【数２】
2009004721.tif 000004
をあらわす場合には、［ｈｋ＊ｌ］と略記する。【００１８】
上記発明においては特に限定されないが、前記シリコンウェハは、面方位｛１００｝の主面を有すると共に、結晶方位＜１１０＞を示すオリエンテーションフラット又はノッチが付与されており、通常の状態から前記シリコンウェハを実質的に４５°回転させた状態で、前記シリコンウェハの表面に前記レジスト層を形成することで、前記梁部の長手方向を前記シリコンウェハの結晶方位＜１００＞に実質的に一致させることが好ましい（請求項７参照）。【００１９】
上記発明においては特に限定されないが、前記シリコンウェハは、面方位｛１００｝の主面を有すると共に、結晶方位＜１１０＞を示すオリエンテーションフラット又はノッチが付与されており、前記レジスト層を形成するためのパターンを通常の状態から実質的に４５°回転させた状態でマスクに前記パターンを形成し、前記マスクを用いて前記シリコンウェハの表面に前記レジスト層を形成することで、前記梁部の長手方向を前記シリコンウェハの結晶方位＜１００＞に実質的に一致させることが好ましい（請求項８参照）。【００２０】
上記発明においては特に限定されないが、前記シリコンウェハは、面方位｛１００｝の主面を有すると共に、結晶方位＜１１０＞を示すオリエンテーションフラット又はノッチが付与されており、前記レジスト層を形成するためのマスクを通常の状態から実質的に４５°回転させた状態で、前記シリコンウェハの表面に前記レジスト層を形成することで、前記梁部の長手方向を前記シリコンウェハの結晶方位＜１００＞に実質的に一致させることが好ましい（請求項９参照）。【００２１】
なお、本発明において、通常の状態とは、面方位｛１００｝面の主面を有すると共に、結晶方位＜１１０＞を示すオリエンテーションフラット又はノッチが付与されたシリコンウェハを用いて、梁部の長手方向をシリコンウェハの結晶方位＜１１０＞に実質的に一致させる状態を指す。【００２２】
上記発明においては特に限定されないが、前記シリコンウェハに対してエッチング処理を行う際に、ＤＲＩＥ（Deep Reactive Ion Etching）法を用いることが好ましい（請求項１０参照）。
【発明の効果】
【００２３】
本発明では、プローブの梁部の長手方向を、ヤング率が最も低い結晶方位である結晶方位＜１００＞に実質的に一致させるので、例えば梁部の長手方向を結晶方位＜１１０＞に一致させた場合と比較してプローブを短くしても硬くならず、被試験電子部品の入出力端子との接触時にプローブが適度に撓る。このため、プローブが破損し難くなり、耐疲労特性が向上する。
【図面の簡単な説明】
【００２４】
【図１】図１は、本発明の第１実施形態における電子部品試験装置を示す概略図である。
【図２】図２は、本発明の第１実施形態におけるテストヘッド、プローブカード及びプローバの接続関係を示す概念図である。
【図３】図３は、本発明の第１実施形態におけるプローブカードの概略断面図である。
【図４】図４は、本発明の第１実施形態におけるプローブカードを下側から見た部分平面図である。
【図５】図５は、本発明の第１実施形態におけるプローブの部分平面図である。
【図６Ａ】図６Ａは、図５のVIA-VIA線に沿った断面図である。
【図６Ｂ】図６Ｂは、図５のVIB-VIB線に沿った断面図である。
【図７Ａ】図７Ａは、本発明の第１実施形態に係るプローブの製造方法の第１工程においてＳＯＩウェハを上側から見た平面図である。
【図７Ｂ】図７Ｂは、図７ＡのVIIB-VIIB線に沿った断面図である。
【図８Ａ】図８Ａは、本発明の第１実施形態に係るプローブの製造方法の第２工程においてＳＯＩウェハを下側から見た部分平面図である。
【図８Ｂ】図８Ｂは、図８ＡのVIIIB-VIIIB線に沿った断面図である。
【図９】図９は、本発明の第１実施形態に係るプローブの製造方法の第３工程におけるＳＯＩウェハの断面図である。
【図１０】図１０は、本発明の第１実施形態に係るプローブの製造方法の第４工程におけるＳＯＩウェハの断面図である。
【図１１Ａ】図１１Ａは、本発明の第１実施形態に係るプローブの製造方法の第５工程においてＳＯＩウェハを上側から見た平面図である。
【図１１Ｂ】図１１Ｂは、図１１ＡのXIB部の拡大図である。
【図１１Ｃ】図１１Ｃは、図１１ＢのXIC-XIC線に沿った断面図である。
【図１２】図１２は、本発明の第２実施形態に係るプローブの製造方法の第５工程においてＳＯＩウェハを上側から見た平面図である。
【図１３Ａ】図１３Ａは、本発明の第３実施形態に係るプローブの製造方法の第５工程において用いられるフォトマスクの平面図である。
【図１３Ｂ】図１３Ｂは、本発明の第４実施形態に係るプローブの製造方法の第５工程においてＳＯＩウェハを上側から見た平面図である。
【図１４】図１４は、本発明の第１実施形態に係るプローブの製造方法の第６工程におけるＳＯＩウェハの断面図である。
【図１５Ａ】図１５Ａは、本発明の第１実施形態に係るプローブの製造方法の第７工程においてＳＯＩウェハを上側から見た平面図である。
【図１５Ｂ】図１５Ｂは、図１５ＡのXVB部の拡大図である。
【図１５Ｃ】図１５Ｃは、図１５ＢのXVC-XVC線に沿った断面図である。
【図１６】図１６は、本発明の第１実施形態に係るプローブの製造方法の第８工程におけるＳＯＩウェハの断面図である。
【図１７】図１７は、本発明の第１実施形態に係るプローブの製造方法の第９工程におけるＳＯＩウェハの断面図である。
【図１８】図１８は、本発明の第１実施形態に係るプローブの製造方法の第１０工程におけるＳＯＩウェハの断面図である。
【図１９】図１９は、本発明の第１実施形態に係るプローブの製造方法の第１１工程におけるＳＯＩウェハの断面図である。
【図２０Ａ】図２０Ａは、本発明の第１実施形態に係るプローブの製造方法の第１２工程においてＳＯＩウェハを上側から見た平面図である。
【図２０Ｂ】図２０Ｂは、図２０ＡのXXB-XXB線に沿った断面図である。
【図２１】図２１は、本発明の第１実施形態に係るプローブの製造方法の第１３工程におけるＳＯＩウェハの断面図である。
【図２２Ａ】図２２Ａは、本発明の第１実施形態に係るプローブの製造方法の第１４工程においてＳＯＩウェハを上側から見た平面図である。
【図２２Ｂ】図２２Ｂは、図２２ＡのXXIIB-XXIIB線に沿った断面図である。
【図２３】図２３は、本発明の第１実施形態に係るプローブの製造方法の第１５工程におけるＳＯＩウェハの断面図である。
【図２４Ａ】図２４Ａは、本発明の第１実施形態に係るプローブの製造方法の第１６工程においてＳＯＩウェハを上側から見た平面図である。
【図２４Ｂ】図２４Ｂは、図２４ＡのXXIVB-XXIVB線に沿った断面図である。
【図２５Ａ】図２５Ａは、本発明の第１実施形態に係るプローブの製造方法の第１７工程においてＳＯＩウェハを上側から見た平面図である。
【図２５Ｂ】図２５Ｂは、図２５ＡのXXVB-XXVB線に沿った断面図である。
【図２６】図２６は、本発明の第１実施形態に係るプローブの製造方法の第１８工程におけるＳＯＩウェハの断面図である。
【図２７Ａ】図２７Ａは、本発明の第１実施形態に係るプローブの製造方法の第１９工程においてＳＯＩウェハを上側から見た平面図である。
【図２７Ｂ】図２７Ｂは、図２７ＡのXXVIIB-XXVIIB線に沿った断面図である。
【図２８Ａ】図２８Ａは、本発明の第１実施形態に係るプローブの製造方法の第２０工程においてＳＯＩウェハを上側から見た平面図である。
【図２８Ｂ】図２８Ｂは、図２８ＡのXXVIIIB-XXVIIIB線に沿った断面図である。
【図２９】図２９は、本発明の第１実施形態に係るプローブの製造方法の第２１工程におけるＳＯＩウェハの断面図である。
【図３０】図３０は、本発明の第１実施形態に係るプローブの製造方法の第２２工程におけるＳＯＩウェハの断面図である。
【図３１Ａ】図３１Ａは、本発明の第１実施形態に係るプローブの製造方法の第２３工程においてＳＯＩウェハを上側から見た平面図である。
【図３１Ｂ】図３１Ｂは、図３１ＡのXXXIB-XXXIB線に沿った断面図である。
【図３２】図３２は、本発明の第１実施形態に係るプローブの製造方法の第２４工程におけるＳＯＩウェハの断面図である。
【図３３Ａ】図３３Ａは、本発明の第１実施形態に係るプローブの製造方法の第２５工程においてＳＯＩウェハを上側から見た平面図である。
【図３３Ｂ】図３３Ｂは、図３３ＡのXXXIIIB部の拡大図である。
【図３３Ｃ】図３３Ｃは、図３３ＢのXXXIIIC-XXXIIIC線に沿った断面図である。
【図３４】図３４は、本発明の第１実施形態に係るプローブの製造方法の第２６工程におけるＳＯＩウェハを示す断面図である。
【図３５Ａ】図３５Ａは、本発明の第１実施形態に係るプローブの製造方法の第２７工程においてＳＯＩウェハを上側から見た平面図である。
【図３５Ｂ】図３５Ｂは、図３５ＡのXXXVB部の拡大図である。
【図３５Ｃ】図３５Ｃは、図３５ＢのXXXVC-XXXVC線に沿った断面図である。
【図３６】図３６は、本発明の第１実施形態に係るプローブの製造方法の第２８工程におけるＳＯＩウェハの断面図である。
【図３７】図３７は、本発明の第１実施形態に係るプローブの製造方法の第２９工程におけるＳＯＩウェハの断面図である。
【図３８Ａ】図３８Ａは、本発明の第１実施形態に係るプローブの製造方法の第３０工程においてＳＯＩウェハを下側から見た平面図である。
【図３８Ｂ】図３８Ｂは、図３８ＡのXXXVIIIB-XXXVIIIB線に沿った断面図である。
【図３９】図３９は、本発明の第１実施形態に係るプローブの製造方法の第３１工程におけるＳＯＩウェハの断面図である。
【図４０】図４０は、本発明の第１実施形態に係るプローブの製造方法の第３２工程におけるＳＯＩウェハの断面図である。
【図４１】図４１は、本発明の第１実施形態に係るプローブの製造方法の第３３工程におけるプローブの断面図である。
【図４２】図４２は、本発明の第１実施形態に係るプローブの製造方法の第３４工程におけるプローブの断面図である。
【符号の説明】
【００２５】
１…電子部品試験装置
１０…テストヘッド
２０…インタフェース部
３０…プローブカード
３１…プローブ基板
４０…プローブ
４１…台座部
４２…梁部
４２２…後端領域
４３Ａ〜４３Ｃ…溝
４４…配線部
４５…接点部
４６…ＳＯＩウェハ
４６ａ…面方位（１００）の主面
４６ｂ…結晶方位＜１００＞を示すオリフラ
１００…被試験半導体ウェハ
１１０…入出力端子
【発明を実施するための最良の形態】
【００２６】
以下、本発明の実施形態を図面に基づいて説明する。【００２７】
図１は本発明の第１実施形態における電子部品試験装置を示す概略図、図２は本発明の第１実施形態におけるテストヘッド、プローブカード及びプローバの接続関係を示す概念図である。【００２８】
本発明の第１実施形態における電子部品試験装置１は、図１に示すように、テストヘッド１０、テスタ６０及びプローバ７０から構成されている。テスタ６０は、ケーブル束６１を介してテストヘッド１０に電気的に接続されており、被試験シリコンウェハ１００に造り込まれたＩＣデバイスに対して試験信号を入出力することが可能となっている。テストヘッド１０は、マニピュレータ８０及び駆動モータ８１によりプローバ７０上に配置されるようになっている。【００２９】
図１及び図２に示すように、テストヘッド１０内には多数のピンエレクトロニクス１１が設けられており、これらピンエレクトロニクス１１は数百の内部ケーブルを有するケーブル束６１を介してテスタ６０に接続されている。また、各ピンエレクトロニクス１１は、マザーボード２１と接続するためのコネクタ１２にそれぞれ電気的に接続されており、インタフェース部２０のマザーボード２１上のコンタクト端子２１ａと電気的に接続することが可能となっている。【００３０】
テストヘッド１０とプローバ７０は、インタフェース部２０を介して接続されており、このインタフェース部２０は、マザーボード２１、ウェハパフォーマンスボード２２及びフロッグリング２３から構成されている。マザーボード２１には、テストヘッド１０側のコネクタ１２と電気的に接続するためのコンタクト端子２１ａが設けられていると共に、このコンタクト端子２１ａとウェハパフォーマンスボード２２を電気的に接続するために配線パターン２１ｂが形成されている。ウェハパフォーマンスボード２２は、ポゴピン等を介してマザーボード２１に電気的に接続されており、マザーボード２１上の配線パターン２１ｂのピッチをフロッグリング２３側のピッチに変換して、当該配線パターン２１ｂをフロッグリング２３内に設けられたフレキシブル基板２３ａに電気的に接続するように、配線パターン２２ａが形成されている。【００３１】
フロッグリング２３は、ウェハパフォーマンスボード２２上に設けられており、テストヘッド１０とプローバ７０との若干の位置合わせを許容するために、内部の伝送路がフレキシブル基板２３ａで構成されている。フロッグリング２３の下面には、このフレキシブル基板２３ａが電気的に接続されたポゴピン２３ｂが多数実装されている。【００３２】
フロッグリング２３には、下面に多数のプローブ４０が実装されたプローブカード３０が、ポゴピン２３ｂを介して電気的に接続されるようになっている。特に図示しないが、プローブカード３０は、ホルダを介してプローバ７０のトッププレートに固定されており、トッププレートの開口を介してプローブ４０がプローバ７０内に臨むようになっている。【００３３】
プローバ７０は、チャック７１上に被試験ウェハ１００を吸着等により保持して、プローブカード３０に対向する位置に当該ウェハ１００を自動的に供給することが可能となっている。【００３４】
以上のような構成の電子部品試験装置１では、チャック７１上に保持されている被試験ウェハ１００をプローバ７０によりプローブカード３０に押し付けて、被試験ウェハ１００に造り込まれたＩＣデバイスの入出力端子１１０にプローブ４０を電気的に接触させた状態で、テスタ６０からＩＣデバイスにＤＣ信号とデジタル信号を印加すると共に、ＩＣデバイスからの出力信号を受信する。ＩＣデバイスからの出力信号（応答信号）を、テスタ６０において期待値と比較することで、ＩＣデバイスの電気的な特性を評価するようになっている。【００３５】
図３は本発明の第１実施形態におけるプローブカードの概略断面図、図４は本発明の第１実施形態におけるプローブカードを下側から見た部分平面図、図５は本発明の第１実施形態におけるプローブの部分平面図、図６Ａは図５のVIA-VIA線に沿った断面図、図６Ｂは図５のVIB-VIB線に沿った断面図である。【００３６】
本実施形態におけるプローブカード３０は、図３及び図４に示すように、例えば多層配線基板等から構成されるプローブ基板３１と、機械的な強度を補強するためにプローブ基板３１の上面に取り付けられているスティフナ３２と、プローブ基板３１の下面に多数実装されているシリコンフィンガコンタクタ４０と、から構成されている。【００３７】
プローブ基板３１には、下面から上面に貫通するようにスルーホール３１ａが形成されていると共に、このスルーホール３１ａに接続された接続トレース３１ｂが下面に形成されている。【００３８】
本実施形態におけるシリコンフィンガコンタクタ（プローブ）４０は、ＩＣデバイスのテストに際してＩＣデバイスとテストヘッド１０との間の電気的な接続を確立するために、ＩＣデバイスの入出力端子１１０に接触するプローブである。【００３９】
このプローブ４０は、図５〜図６Ｂに示すように、プローブ基板３１に固定される台座部４１と、後端側で台座４１に支持され、先端側が台座部４１から突出している柱状の梁部４２と、梁部４２の上面に形成された配線部４４と、配線部４４の先端に形成されている接点部４５と、から構成されている。【００４０】
なお、本実施形態において、プローブ４０における「後端側」とは、プローブ基板３１に固定される側（図６Ａにおいて左側）を指す。これに対し、プローブ４０における「先端側」とは被試験半導体ウェハ１００の入出力端子１１０に接触する側（図６Ａにおいて右側）を指す。また、梁部４２において台座部４１から先端側に向かって突出している領域を突出領域４２１と称し、梁部４２において台座部４１に支持されている領域を後端領域４２２と称する。【００４１】
このプローブ４０の台座部４１及び梁部４２は、シリコンウェハ４６にフォトフィソグラフィ等の半導体製造技術を施すことで製造されており、図５〜図６Ｂに示すように、一つの台座部４１に複数の梁部４２が後端領域４２２でまとめて片持ち支持されており、当該複数の梁部４２は台座部４１から互いに実質的に平行な方向に沿ってフィンガ状（櫛歯状）に突出している。【００４２】
台座部４１は、図６Ａに示すように、シリコンから構成される支持層４６ｄと、この支持層４６ｄの上に形成され、酸化シリコン（ＳｉＯ２）から構成されるＢＯＸ層４６ｃと、から構成されている。一方、各梁部４２は、シリコン（Ｓｉ）から構成される活性層４６ｂと、当該活性層４６ｂの上に形成され、絶縁層として機能する第１のＳｉＯ２層４６ａと、から構成されている。【００４３】
また、本実施形態では、図５及び図６Ａに示すように、各梁部４２の長手方向が、活性層４６ｂを構成する単結晶シリコンの結晶方位＜１００＞に実質的に一致している。一般的に、単結晶シリコンのヤング率（縦弾性係数）には強い異方性が存在しており、具体的には、結晶方位＜１００＞のヤング率が約１３０［ＧＰａ］、結晶方位＜１１０＞のヤング率が約１７０［ＧＰａ］、結晶方位＜１１１＞のヤング率が約１９０［ＧＰａ］となっている。本実施形態では、プローブ３０の長手方向を、最もヤング率が小さな結晶方位＜１００＞に実質的に一致させている。これにより、プローブ４０を短くしても硬くならず、被試験電子部品の入出力端子との接触時にプローブ４０が適度に撓るため、プローブ４０が破損し難くなり耐疲労特性が向上する。【００４４】
なお、従来は、一般的に流通しているシリコンウェハのオリフラ方位に依存して、プローブの長手方向が結晶方位＜１１０＞に一致していた。これに対し、本実施形態のように梁部４２の長手方向を結晶方位＜１００＞に一致させることで、ヤング率が約１７０［ＧＰａ］から約１３０［ＧＰａ］に減少するため、従来のプローブと比較して梁部４２を短くすることができる。一方で、ＩＣデバイスの入出力端子との接触の安定性を維持するためにプローブに一定以上の荷重を懸ける必要があると共に、十分な耐疲労特性を確保するために梁部に発生する引張応力を所定量以下に抑える必要がある。本実施形態では、例えば、従来のプローブと比較して梁部４２を１６％短くした場合に、以下の２式の関係から梁部４２の厚さを８％薄くすることで上記の条件を満たすことができる。但し、下記の２式において、Ｅはヤング率、ｔは厚さ、ｌは長さである。
【数３】
2009004721.tif 000005
【数４】
2009004721.tif 000006
【００４５】
図５〜図６Ｂに示すように、複数の梁部４２の後端領域４２１において、隣接する梁部４２同士の間に溝４３Ａがそれぞれ設けられている。図６Ａ及び図６Ｂを比較すると分かるように、各溝４３Ａは、第１のＳｉＯ２層４６ａ及び活性層４６ｂの厚さに相当する深さを有していると共に、梁部４２の突出領域４２１同士の間の幅と実質的に同一の幅を有している。【００４６】
図６Ａに示すように、絶縁層（第１のＳｉＯ２層）４６ａの上に配線部４４が設けられている。配線部４４は、同図に示すように、チタン及び金から構成されるシード層（給電層）４４ａと、シード層４４ａの上に設けられ、金から構成される第１の配線層４４ｂと、第１の配線層４４ｂの後端に設けられ、高純度の金から構成される第２の配線層４４ｃと、から構成されている。なお、第１の配線層４４ｂは５〜１０μｍの厚さを有している。第１の配線層４４ｂの厚さを５μｍ未満とすると発熱し、１０μｍより大きくすると反りが発生するおそれがある。【００４７】
第１の配線層４４ｂの先端部分に接点部４５が設けられているので、当該第１の配線層４４ｂには比較的高い機械的強度が要求される。そのため、第１の配線層４４ｂを構成する材料として、９９．９％以上の純度の金にニッケルやコバルト等の異種金属材料を０．１％未満添加したものが用いられており、第１の配線層４４ｂのビッカース硬さがＨｖ１３０〜２００まで上がっている。これに対し、第２の配線層４４ｃは、後工程においてボンディングが可能であり、且つ、高い導電性を有するように、純度９９．９９９％以上の金から構成されている。【００４８】
配線部４４の先端には接点部４５が上方に向かって突出するように設けられている。この接点部４５は、シード層４４ａ及び第１の配線層４４ａから構成される段差の上に形成された第１の接点層４５ａと、第１の接点層４５ａを包むように設けられ、金から構成されている第２の接点層４５ｂと、第２の接点層４５ｂを包むように設けられた第３の接点層４５ｃと、から構成されている。第１の接点層４５ａを構成する材料としては、ニッケル又はニッケルコバルト等のニッケル合金を挙げることができる。また、第３の接点層４５ｃを構成する材料としては、ロジウム、白金、ルテニウム、パラジウム、イリジウム又はこれらの合金等の、高硬度であると共に耐食性に優れた導電性材料を挙げることができる。このような接点部４５を配線部４４の先端に設けることで、比較的柔らかな第１の配線層４４ｂがＩＣデバイスの入出力端子１１０に直接接触するのをなくすことができる。【００４９】
以上のような構成のプローブ４０は、図３に示すように、半導体ウェハ１００に造り込まれた被試験ＩＣデバイスの入出力端子１１０に対向するように、プローブ基板３１に実装されている。なお、図２には、２つのプローブ３０しか図示していないが、実際には数百〜数千本のプローブ４０がプローブ基板３１上に実装されている。【００５０】
各プローブ４０は、図３に示すように、台座部４１の角部をプローブ基板３１に当接させた状態で、プローブ基板３１に接着剤３１ｄを用いて固定されている。この接着剤３１ｄとしては、例えば、紫外線硬化型接着剤、温度硬化型接着剤、或いは、熱可塑性接着剤等を挙げることができる。【００５１】
また、配線部４４の第２の配線層４４ｃには、接続トレース３１ｂに接続されたボンディングワイヤ３１ｃが接続されており、このボンディングワイヤ３１ｃを介してプローブ４０の配線部４４と、プローブ基板３１の接続トレース３１ｂとが電気的に接続されている。なお、ボンディングワイヤ３１ｃの代わりに、ソルダボールを用いて配線部４４と接続トレース３１ｂとを電気的に接続してもよい。【００５２】
以上のような構成のプローブカード３０を用いたＩＣデバイスのテストは、プローバ７０により被試験ウェハ１００がプローブカード３０に押し付けられ、プローブ基板３１上のプローブ４０と、被試験ウェハ１００上の入出力端子１１０とが電気的に接触した状態で、テスタからＩＣデバイスに対して試験信号を入出力することにより実行される。【００５３】
以下に、本発明の実施形態におけるプローブの製造方法の一例について、図７Ａ〜図４２を参照して説明する。図７Ａ〜図４２（但し、図１２〜図１３Ｂを除く。）は本発明の第１実施形態に係るプローブの製造方法の各工程におけるＳＯＩウェハの断面図又は平面図である。【００５４】
先ず、図７Ａ及び図７Ｂに示す第１工程においてＳＯＩウェハ（Silicon On Insulator Wafer）４６を準備する。本実施形態では、このＳＯＩウェハ４６は、図７Ａに示すように、面方位（１００）の主面４６１を有していると共に、結晶方位＜１００＞を示すオリエンテーションフラット（以下、単にオリフラとも称する。）４６ｂが形成されている。なお、オリフラ４６ｂの代わりに、結晶方位＜１００＞を示すノッチがＳＯＩウェハ４６に付されていてもよい。【００５５】
このＳＯＩウェハ４６は、図７Ｂに示すように、３つのＳｉＯ２層４６ａ，４６ｃ，４６ｅの間に２つのＳｉ層４６ｂ，４６ｄをそれぞれ挟んで構成されている。このＳＯＩウェハ４６のＳｉＯ２層４６ａ，４６ｃ，４６ｅは、プローブ４０を造り込む際にエッチングストッパとして機能したり、絶縁層として機能する。【００５６】
ここで、プローブ４０の高周波特性を良好なものとするために、第１のＳｉＯ２層４６ａは１μｍ以上の層厚を有しており、活性層４６ｂは１ｋΩ・ｃｍ以上の体積抵抗率を有している。また、梁部４２が安定したバネ特性を有するように、活性層４６ｂの層厚の公差は±３μｍ以下、支持層４６ｄの層厚の公差は±１μｍ以下となっている。【００５７】
次に、図８Ａ及び図８Ｂに示す第２工程において、ＳＯＩウェハ４６の下面に第１のレジスト層４７ａを形成する。この工程では、特に図示しないが、先ず第２のＳｉＯ２４６ｅにフォトレジスト膜を形成し、このフォトレジスト膜上にフォトマスクを重ねた状態で紫外線を露光してキュア（凝固）させることにより、第２のＳｉＯ２層４６ｅの一部に第１のレジスト層４７ａを形成する。なお、フォトレジスト膜において紫外線が露光されなかった部分は溶解されて、第２のＳｉＯ２層４６ｅ上から洗い流される。この第１のレジスト層４７ａは、次の第３工程においてエッジングマスクパターンとして機能する。【００５８】
次に、図９に示す第３工程において、例えばＲＩＥ（Reactive Ion Etching）等によりＳＯＩウェハ４６の下方から第２のＳｉＯ２層４６ｅに対してエッチング処理を行う。このエッチング処理により、第２のＳｉＯ２層４６ｅにおいて第１のレジスト層４７ａにより保護されていない部分が侵食される。【００５９】
このエッチング処理が完了したら、図１０に示す第４工程において、第２のＳｉＯ２層４６ｅの上に残っている第１のレジスト層４７ａを除去（レジスト剥離）する。このレジスト剥離では、酸素プラズマによりレジストをアッシング（灰化）した後に、例えば硫酸過水等の洗浄水によりＳＯＩウェハ４６を洗浄する。ＳＯＩウェハ４６の下部に残った第２のＳｉＯ２層４６ｅは、図３７で説明する第２９工程でのエッチング処理においてマスク材として機能する。【００６０】
次に、図１１Ａ〜図１１Ｃに示す第５工程において、第１のＳｉＯ２層４６ａの表面に第２のレジスト層４７ｂを形成する。この第２のレジスト層４７ｂは第２工程にて説明した第１のレジスト層４７ａと同様の要領で、図１１Ａ及び図１１Ｂに示すように、ＳＯＩウェハ４６の上面に複数の帯状に形成される。なお、本実施形態では、図１１Ａに示すように、各第２のレジスト層４７ｂの長手方向が結晶方位＜１００＞に実質的に一致している。【００６１】
なお、プローブ４０を製作するシリコンウェハとして、面方位（１００）の主面４６３を有すると共に、結晶方位＜１１０＞を示すオリフラ４６４が形成されたシリコンウェハ４６’を用いる場合には、以下のような要領で第１のレジスト層４７ａを形成しても良い。【００６２】
図１２は本発明の第２実施形態に係るプローブの製造方法の第５工程においてＳＯＩウェハを上側から見た平面図である。本発明の第２実施形態では、図１２に示すように、通常のウェハセット位置からシリコンウェハ４６’を実質的に４５°回転させた状態で、シリコンウェハ４６’を露光装置にセットし、この状態でシリコンウェハ４６’上に第２のレジスト層４７ｂを形成する。これにより、結晶方位＜１１０＞を示すオリフラ４６４が付与されたシリコンウェハ４６’を用いても、第２のレジスト層４７ｂの長手方向を結晶方位＜１００＞に容易に一致させることができる。【００６３】
なお、通常のウェハセット位置とは、梁部４２の長手方向をシリコンウェハ４６’の結晶方位＜１１０＞に実質的に一致させる場合における露出装置へのシリコンウェハ４６’のセット位置を指し、図１２に示す例では、通常のウェハセット位置は、結晶方位＜１１０＞を示すオリフラ４６４が図中下側に位置している状態となる。【００６４】
なお、レジスト層を形成する他の工程（具体的には、第２、第８、第１２、第１４、第１７、第２０及び第２５工程）でも同じように４５°回転させた状態でシリコンウェハ４６’を露光装置にセットする必要がある。【００６５】
図１３Ａは本発明の第３実施形態に係るプローブの製造方法の第５工程において用いられるフォトマスクの平面図である。本発明の第３実施形態では、図１３Ａに示すように、第２のレジスト層４７ｂを形成するためのパターン（透光部）１２１を、通常のパターン位置から実質的に４５°回転させた状態で、フォトマスク１２０に当該パターン１２１を形成する。このフォトマスク１２０を用いてシリコンウェハ４６’上に第２のレジスト層４７ｂを形成することで、結晶方位＜１１０＞を示すオリフラ４６４が付与されたシリコンウェハ４６’を用いても、第２のレジスト層４７ｂの長手方向を結晶方位＜１００＞に容易に一致させることができる。【００６６】
なお、通常のパターン位置とは、梁部４２の長手方向をシリコンウェハ４６’の結晶方位＜１１０＞に実質的に一致させる場合におけるフォトマスクに対するパターンの位置を指し、図１３Ａに示す例では、通常のパターン位置は、フォトマスク１２０に対して、パターン１２１の長手方向を図中上下方向に合わせて当該パターン１２１を形成するような状態である。【００６７】
なお、レジスト層を形成する他の工程（具体的には、第２、第８、第１２、第１４、第１７、第２０及び第２５工程）でも、同じようにパターンを４５°回転させて形成したフォトマスクを用いる必要がある。【００６８】
図１３Ｂは、本発明の第４実施形態に係るプローブの製造方法の第５工程においてＳＯＩウェハを上側から見た平面図である。本発明の第４実施形態では、通常のパターン位置でフォトマスクを形成し、図１３Ｂに示すように、フォトマスク自体を通常のマスク状態から４５°回転させた状態で、シリコンウェハ４６’上に第２のレジスト層４７ｂを形成する。これにより、結晶方位＜１１０＞を示すオリフラ４６４が付与されたシリコンウェハ４６’を用いても、第２のレジスト層４７ｂの長手方向を結晶方位＜１００＞に容易に一致させることができる。【００６９】
なお、通常のマスク位置とは、梁部４２の長手方向をシリコンウェハ４６’の結晶方位＜１１０＞に実質的に一致させる場合におけるシリコンウェハ４６’に対するフォトマスクの位置を指し、図１３Ｂに示す例では、通常のマスク位置は、第２のレジスト層４７ｂの長手方向を図中上下方向に合わせて当該第２のレジスト層４７ｂを形成するような状態である。【００７０】
なお、レジスト層を形成する他の工程（具体的には、第２、第８、第１２、第１４、第１７、第２０及び第２５工程）でも、同じようにフォトマスクを４５°回転させる必要がある。【００７１】
本発明の第１実施形態の第６工程において、図１４に示すように、例えばＲＩＥ等によりＳＯＩウェハ４６の上方から第１のＳｉＯ２層４６ａに対してエッチング処理を行う。このエッチング処理により、第１のＳｉＯ２層４６ａにおいて第２のレジスト層４７ｂに保護されていない部分が侵食され、第１のＳｉＯ２層４６ａが結晶方位＜１００＞に沿った複数の帯状となる（図１５Ａ参照）。【００７２】
次に、図１５Ａ〜図１５Ｃに示す第７工程において、前述した第４工程と同様の要領で第２のレジスト層４７ｂを除去し、図１６に示す第８工程において、前述した第２工程と同じ要領で、第２のＳｉＯ２層４６ｅの上に第３のレジスト層４７ｃを形成する。【００７３】
次に、図１７に示す第９工程において、ＳＯＩウェハ４６の下方から支持層４６ｄに対して、ＤＲＩＥ（Deep Reactive Ion Etching）法によりエッチング処理を行う。このエッチング処理により、支持層４６ｄにおいて第３のレジスト層４７ｃに保護されていない部分が、当該支持層４６ｄの半分程の深さまで侵食される。因みに、例えばウェットエッチング法でもシリコンをエッチングすることが可能であるが、ウェットエッチング法では結晶方位＜１００＞に沿った加工ができないため、本実施形態には適していない。【００７４】
次に、図１８に示す第１０工程において、前述の第４工程と同様の要領で第３のレジスト層４７ｃを除去する。次に、図１９に示す第１１工程において、ＳＯＩウェハ４６の上面全体に、チタン及び金から構成されるシード層４４ａを成膜する。このシード層４４ａを成膜する具体的な手法としては、例えば、真空蒸着、スパッタリング、気相デポジッションなどを挙げることができる。このシード層４４ａは、後述する第１の配線層４４ｂを形成する際の給電層として機能する。【００７５】
次に、図２０Ａ及び図２０Ｂに示す第１２工程において、シード層４４ａの表面に、上述した第２工程と同様の要領で第４のレジスト層４７ｄを形成する。この第４のレジスト層４７ｄは、図２０Ａに示すように、最終的に配線部４４が形成される部分を除いて、シード層４４ａの全体に形成されている。【００７６】
次に、図２１に示す第１３工程において、シード層４４ａ上において第４のレジスト層４７ｄに覆われていない部分に、メッキ処理により第１の配線層４４ｂを形成する。【００７７】
次に、図２２Ａ及び図２２Ｂに示す第１４工程において、シード層４４ａの上に第４のレジスト層４７ｄを残した状態で、第５のレジスト層４７ｅを形成する。この第５のレジスト層４７ｅは、図２２Ａに示すように、第１の配線層４４ｂの後端側の一部を除いて、当該第１の配線層４４ｂの全体に形成されている。【００７８】
次に、図２３に示す第１５工程において、第１の配線層４４ｂの表面においてレジスト層４７ｄ，４７ｅに覆われていない部分に、メッキ処理により第２の配線層４４ｃを形成し、図２４Ａ及び図２４Ｂに示す第１６工程において、レジスト層４７ｄ，４７ｅを上述の第４工程と同様の要領で除去する。【００７９】
次に、図２５Ａ及び図２５Ｂに示す第１７工程において、第１の配線層４４ｂの先端部分からシード層４４ａの表面に至る領域を除いて、ＳＯＩウェハ４６の全体に、前述の第４工程と同様の要領で、第６のレジスト層４７ｆを形成する。なお、この第６のレジスト層４７ｆは、次の第１７工程において第１の接点層４５ａを形成するためのものであるが、第１の接点層４５ａは接点部４５の高さ方向の大部分を占めるため、この第１６工程では第６のレジスト層４７ｆを十分に厚く形成する。【００８０】
次に、図２６に示す第１８工程において、第６のレジスト層４７ｆに覆われていない部分にメッキ処理により第１の接点層４５ａを形成する。このＮｉメッキ層４５ａは、第１の配線層４４ｂとシード層４４ａとの間の段差部分に形成されるため、図２６に示すように曲面状に形成される。次に、図２７Ａ及び図２７Ｂに示す第１９工程において、第６のレジスト層４７ｆを、上述の第４工程と同様の要領で除去する。【００８１】
次に、図２８Ａ及び図２８Ｂに示す第２０工程において、第１の接点層４５ａの周りを若干の間隔を空けた状態でＳＯＩウェハ４６の全面に、上述の第２工程と同様の要領で第７のレジスト層４７ｇを形成する。【００８２】
次に、図２９に示す第２１工程において、ＳＯＩウェハ４６の上面において第７のレジスト層４７ｇに覆われてない部分に金メッキ処理を行い、第１の接点層４５ａを包むように第２の接点層４５ｂを形成する。因みに、この第２の接点層４５ｂは、次工程にて、第３の接点層４５ｃをロジウムメッキで構成するためのメッキ液から第１の接点層４５ａを保護するために形成する。【００８３】
次に、図３０に示す第２２工程において、第７のレジスト層４７ｇを残した状態で、ＳＯＩウェハ４６の上面において第７のレジスト層４７ｇに覆われていない部分にロジウムメッキ処理を行い、第２の接点層４５ｂを包むように第３の接点層４５ｃを形成する。次いで、図３１Ａ及び図３１Ｂに示す第２３工程において、第７のレジスト層４７ｇを、上述の第４工程と同様の要領で除去する。第３の接点層４５ｃは、高い硬度（例えば第３の接点層４５ｃがロジウムで構成されている場合にはＨｖ８００〜１０００）を有していると共に耐食性にも優れているため、長期間安定した接触抵抗及び耐磨耗性が要求される接点部４５の表面に適している。【００８４】
次に、図３２に示す第２４工程において、第１の配線層４４ｂをメッキ処理で形成する際に給電層として機能したシード層４４ａのうち露出している部分をミリング処理により除去する。このミリング処理は、真空チャンバ中でアルゴンイオンをＳＯＩウェハ４６の上面に向かって衝突させることで行われる。この際、シード層４４ａは他の層と比較して薄いため、このミリング処理によって最初に除去される。このミリング処理により、シード層４４ａの中でも配線部４４及び接点部４５の下方に位置している部分のみが残り、その他の部分は除去される。【００８５】
次に、図３３Ａ〜図３３Ｃに示す第２５工程において、第１のＳｉＯ２層４６ａの上に複数の帯状の第８のレジスト層４７ｈを、上述の第２工程と同様の要領で形成する。なお、本実施形態では、図３１Ａに示すように、各第８のレジスト層４７ｈの長手方向が結晶方位＜１００＞に実質的に一致している。【００８６】
次に、図３４に示す第２６工程において、ＳＯＩウェハ４６の上方から活性層（Ｓｉ層）４６ｂに対して、ＤＲＩＥ法によりエッチング処理を行う。このエッチング処理により、活性層４６ｂが複数の帯状に侵食され、活性層４６ｂが結晶方位＜１００＞に沿った複数の帯状となる（図３５Ａ参照）。なお、このＤＲＩＥ処理によりＳＯＩウェハ４６の侵食は、ＢＯＸ層（ＳｉＯ２層）４６ｃがエッチングストッパとして機能するため、支持層（Ｓｉ層）４６ｄには至らない。【００８７】
また、このエッチング処理は、梁部４２のスキャロプ値（エッチングにより形成された側壁面の凹凸の粗さ）が１００ｎｍ以下となるように行われる。これにより、梁部４２が弾性変形する際に、側壁表面の粗い部分を起点としてクラックが発生するのを防止することができる。【００８８】
次に、図３５Ａ〜図３５Ｃに示す第２７工程において、前述の第４工程と同様の要領で第８のレジスト層４７ｈを除去する。次に、図３６に示す第２８工程において、ＳＯＩウェハ４６の上面全体にポリイミド膜４８を形成する。このポリイミド膜４８は、ポリイミド前駆体をスピンコータやスプレコータ等を用いてＳＯＩウェハ４６の上面全体に塗布した後、２０℃以上の加熱又は触媒によりイミド化させることで形成される。このポリイミド膜４８は、次工程及び次々工程における貫通エッチング処理の際に、エッチング装置のステージが貫通孔を介して露出することで、冷却液が漏洩したり、エッチングによりステージ自体がダメージを受けるのを防止するために形成される。【００８９】
次に、図３７に示す第２９工程において、ＳＯＩウェハ４６の下方から支持層（Ｓｉ層）４６ｄに対して、ＤＲＩＥ法によりエッチング処理を行う。このエッチング処理では、上述の第３工程で残された第２のＳｉＯ２層４６ｅがマスク材として機能する。なお、このＤＲＩＥ処理による下方からのＳＯＩウェハ４６の侵食は、ＢＯＸ層（ＳｉＯ２層）４６ｃがエッチングストッパとして機能するため、活性層（Ｓｉ層）４６ｂには至らない。【００９０】
次に、図３８Ａ及び図３８Ｂに示す第３０工程において、ＳＯＩウェハ４６の下方から２つのＳｉＯ２層４６ｃ，４６ｅに対してエッチング処理を行う。このエッチング処理の具体的な手法としてはＲＩＥ法等を挙げることができる。図３８Ａに示すように、このエッチング処理により梁部４２が完全にフィンガ状（櫛歯状）に形成されるが、本実施形態では各梁部４２の長手方向が、結晶方位＜１００＞に実質的に一致している。【００９１】
次に、図３９に示す第３１工程において、不要となったポリイミド膜４８を強アルカリ性の剥離液により除去する。なお、本実施形態では、ウェハ４６に直接塗布したポリイミド前駆体をイミド化することでポリイミド膜４８を成膜したが、本発明においては特にこれに限定されない。例えば、ポリイミド膜４８として、アルカリ可溶性粘着剤を用いてポリイミドフィルムをウェハ４６に貼付してもよい。【００９２】
次に、図４０に示す第３２工程において、ＳＯＩウェハ４６の上面に、発泡剥離テープ４９を貼り付け、所定本数の梁部４２を一単位として、梁部４２の長手方向に沿ってＳＯＩウェハ４６をダイシングする。なお、発泡剥離テープ４９は、ダイシングの際に梁部４２を水圧から保護するために貼り付けられる。【００９３】
この発泡剥離テープ４９は、ＰＥＴを含む基材テープの一方の面にＵＶ発泡性粘着剤が塗布されて構成されている。この発泡剥離テープ４９は、紫外線未照射の状態でＵＶ発泡性粘着剤によりＳＯＩウェハ４６に粘着するが、紫外線が照射されるとＵＶ発泡性粘着剤が発泡して粘着力が低下し、ＳＯＩウェハ４６から容易に剥離することが可能となっている。【００９４】
次に、図４１に示す第３３工程において、ダイシングされたプローブ４０を上方からピックアップ装置によりハンドリング可能とするために、台座部４１の下面にＵＶ剥離型テープ５０を貼り付ける。【００９５】
このＵＶ剥離型テープ５０は、ポリオレフィンを含む基材テープの一方の面にＵＶ硬化型粘着剤が塗布されて構成されている。このＵＶ剥離型テープ５０は、紫外線未照射の状態ではＵＶ硬化型粘着剤により台座部４１の下面に粘着するが、紫外線が照射されるとＵＶ硬化型粘着剤が粘着力を失い、台座部４１から容易に剥離することが可能となっている。【００９６】
次に、図４２に示す第３４工程において、発泡剥離テープ４９に向かって紫外線を照射することで、発泡剥離テープ４９のＵＶ発泡性粘着剤を発泡させ、発泡剥離テープ４９をプローブ４０から剥離し、発泡剥離テープ４９からＵＶ剥離型テープ５０にプローブ４０を転写する。【００９７】
次に、特に図示しないが、ピックアップ装置によりプローブ４０を保持した状態でＵＶ硬化型剥離テープ５０に向かって紫外線を照射することで、当該テープ５０をプローブ４０から剥離する。そして、ピックアップ装置がプローブ基板３０の所定位置にプローブ４０を配置し、接着剤３１ｄにより固定することで、プローブ４０がプローブ基板３０に実装される。【００９８】
なお、以上説明した実施形態は、本発明の理解を容易にするために記載されたものであって、本発明を限定するために記載されたものではない。したがって、上記の実施形態に開示された各要素は、本発明の技術的範囲に属する全ての設計変更や均等物をも含む趣旨である。
【図１】
2009004721.tif 000007
【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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【図９】
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【図１０】
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【図１１Ａ】
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【図１１Ｂ】
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【図１１Ｃ】
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【図１２】
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【図１３Ａ】
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【図１３Ｂ】
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【図１４】
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【図１５Ａ】
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【図１５Ｂ】
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【図１５Ｃ】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０Ａ】
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【図２０Ｂ】
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【図２１】
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【図２２Ａ】
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【図２２Ｂ】
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【図２３】
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【図２４Ａ】
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【図２４Ｂ】
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【図２５Ａ】
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【図２５Ｂ】
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【図２６】
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【図２７Ａ】
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【図２７Ｂ】
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【図２８Ａ】
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【図２８Ｂ】
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【図２９】
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【図３０】
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【図３１Ａ】
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【図３１Ｂ】
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【図３２】
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【図３３Ａ】
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【図３３Ｂ】
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【図３３Ｃ】
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【図３４】
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【図３５Ａ】
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【図３５Ｂ】
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【図３５Ｃ】
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【図３６】
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【図３７】
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【図３８Ａ】
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【図３８Ｂ】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【国際調査報告】
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