【事件の表示】
　特願２０１３−５４３３２３「トランジスタデバイス及び製造方法」拒絶査定不服審判事件〔平成２４年　６月２８日国際公開、ＷＯ２０１２／０８７５８１、平成２６年　２月２０日国内公表、特表２０１４−５０４４５３〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は、２０１１年（平成２３年）１２月７日（パリ条約による優先権主張　２０１０年１２月２１日　米国）を国際出願日とする出願であって、平成２５年６月７日付で審査請求がなされ、平成２６年７月３１日付で拒絶理由が通知され、同年１０月２８日付で意見書が提出されるとともに、同日付で手続補正がなされ、平成２７年３月２０日付で拒絶理由が通知され、同年５月１８日付で意見書が提出されるとともに、同日付で手続補正がなされたが、同年１２月１８日付で補正却下の決定がなされるとともに、同日付で拒絶査定がなされたものである。
　これに対して、平成２８年３月１４日付で審判請求がなされるとともに、同日付で手続補正がなされ、同年１１月２４日に当審において面接審理を行い、同年１１月２５日付で当審において拒絶理由が通知され、それに対して平成２９年５月２６日付で意見書（以下、「意見書」という。）が提出されたものである。
第２　本願発明
　本願の請求項１ないし６に係る発明は、平成２８年３月１４日付の手続補正書により補正された特許請求の範囲の請求項１ないし６に記載された事項により特定される、以下のとおりのものである（以下、特許請求の範囲の請求項１ないし６に係る発明を「本願発明１」ないし「本願発明６」という。）。
「【請求項１】
　チャネル領域を有する基板と、
　前記チャネル領域の上方に位置するゲート電極と、
　前記基板内で前記チャネル領域に隣接して形成されているソース領域およびドレイン領域と
　を備え、
　前記ゲート電極と前記チャネル領域との間にはゲート誘電体層が設けられており、前記ゲート電極の複数の側面には複数のスペーサが設けられており、
　前記ソース領域および前記ドレイン領域はそれぞれ、前記ゲート誘電体層および前記複数のスペーサのうち対応する１つのスペーサの少なくとも一方の下方に延在している先端領域を有し、
　前記ソース領域および前記ドレイン領域は、ゲルマニウム濃度が５０原子パーセントを超え、ホウ素濃度は１Ｅ２０ｃｍ−３を超えるホウ素ドープゲルマニウム層を有し、
　前記チャネル領域と前記ソース領域との界面及び前記チャネル領域と前記ドレイン領域との界面は、ゲルマニウム濃度が１００原子パーセントであり、ホウ素濃度が１Ｅ２０ｃｍ−３を超える前記ホウ素ドープゲルマニウム層を有し、
　前記チャネル領域と前記ソース領域との界面以外の前記ソース領域におけるゲルマニウム濃度は、前記チャネル領域と前記ソース領域との界面におけるゲルマニウム濃度よりも低く、且つ、前記チャネル領域と前記ドレイン領域との界面以外の前記ドレイン領域におけるゲルマニウム濃度は、前記チャネル領域と前記ドレイン領域との界面におけるゲルマニウム濃度よりも低いトランジスタデバイス。
　　【請求項２】
　前記トランジスタデバイスは、プレナー型またはフィンＦＥＴのＰＭＯＳトランジスタの一方である請求項１に記載のトランジスタデバイス。
　　【請求項３】
　金属−ゲルマニウム化物のソースコンタクトおよびドレインコンタクトをさらに備える請求項１または２に記載のトランジスタデバイス。
　　【請求項４】
　前記ソース領域および前記ドレイン領域の上方に設けられている層間誘電体をさらに備える請求項１から３のいずれか一項に記載のトランジスタデバイス。
　　【請求項５】
　チャネル領域を有する基板と、
　前記チャネル領域の上方に位置するゲート電極と、
　前記基板内に形成され、前記チャネル領域に隣接するソース領域およびドレイン領域と、
　金属−ゲルマニウム化物のソースコンタクトおよびドレインコンタクトと
　を備え、
　前記ゲート電極と前記チャネル領域との間にはゲート誘電体層が設けられており、前記ゲート電極の複数の側面には複数のスペーサが設けられており、
　前記ソース領域および前記ドレイン領域はそれぞれ、前記ゲート誘電体層および前記複数のスペーサのうち対応する１つのスペーサの少なくとも一方の下方に延在する先端領域を有し、
　前記ソース領域および前記ドレイン領域は、ゲルマニウム濃度が５０原子パーセントを超え、ホウ素濃度が２Ｅ２０ｃｍ−３を超えるホウ素ドープゲルマニウム層を有し、
　前記チャネル領域と前記ソース領域との界面及び前記チャネル領域と前記ドレイン領域との界面は、ゲルマニウム濃度が１００原子パーセントであり、ホウ素濃度が１Ｅ２０ｃｍ−３を超える前記ホウ素ドープゲルマニウム層を有し、
　前記チャネル領域と前記ソース領域との界面以外の前記ソース領域におけるゲルマニウム濃度は、前記チャネル領域と前記ソース領域との界面におけるゲルマニウム濃度よりも低く、且つ、前記チャネル領域と前記ドレイン領域との界面以外の前記ドレイン領域におけるゲルマニウム濃度は、前記チャネル領域と前記ドレイン領域との界面におけるゲルマニウム濃度よりも低いトランジスタデバイス。
　　【請求項６】
　トランジスタデバイスの製造方法であって、
　チャネル領域を有する基板を用意する段階と、
　前記チャネル領域の上方にゲート電極を設ける段階と、
　前記基板内に前記チャネル領域に隣接してソース領域およびドレイン領域を形成する段階と
　を備え、
　前記ゲート電極と前記チャネル領域との間にはゲート誘電体層が設けられており、前記ゲート電極の複数の側面には複数のスペーサが設けられており、
　前記ソース領域および前記ドレイン領域はそれぞれ、前記ゲート誘電体層および前記複数のスペーサのうち対応する一のスペーサの少なくとも一方の下方に延在している先端領域を含み、前記ソース領域および前記ドレイン領域は、ゲルマニウム濃度が５０原子パーセントを超えており、ホウ素濃度が１Ｅ２０ｃｍ−３を超えているホウ素ドープゲルマニウム層を含み、
　前記チャネル領域と前記ソース領域との界面及び前記チャネル領域と前記ドレイン領域との界面は、ゲルマニウム濃度が１００原子パーセントであり、ホウ素濃度が１Ｅ２０ｃｍ−３を超える前記ホウ素ドープゲルマニウム層を有し、
　前記チャネル領域と前記ソース領域との界面以外の前記ソース領域におけるゲルマニウム濃度は、前記チャネル領域と前記ソース領域との界面におけるゲルマニウム濃度よりも低く、且つ、前記チャネル領域と前記ドレイン領域との界面以外の前記ドレイン領域におけるゲルマニウム濃度は、前記チャネル領域と前記ドレイン領域との界面におけるゲルマニウム濃度よりも低い製造方法。」
第３　当審の拒絶理由の概要
　当審において平成２８年１１月２５日付で通知した拒絶理由（以下、「当審の拒絶の理由」という。）の概要は以下のとおりである。
「Ａ．この出願は、発明の詳細な説明の記載が下記の点で、特許法第３６条第４項第１号に規定する要件を満たしていない。 
  
Ｂ．この出願は、発明の詳細な説明の記載が下記の点で、特許法第３６条第６項第１号に規定する要件を満たしていない。 
  
 　　　　　　　　　　　　　　　　　　記　 
  
 １．請求項１ないし４について 
理由　Ａ，Ｂ 
備考 
　請求項２には「前記トランジスタデバイスは、プレナー型またはフィンＦＥＴのＰＭＯＳトランジスタの一方である請求項１に記載のトランジスタデバイス。」と記載されているが、前記「フィンＦＥＴのＰＭＯＳトランジスタ」について、発明の詳細な説明には、【００３９】−【００４１】及び図４にしか具体的に記載されておらず、その記載だけでは、請求項１に記載された構成を有する、「フィンＦＥＴのＰＭＯＳトランジスタ」の具体的な構成（特に、請求項１記載の「先端領域」および「界面」がどのような構成になっているのか示されていない。）が発明の詳細な説明に記載されているとは言えず、また、それらの構成がどのようにして形成されるのか発明の詳細な説明に記載されていない。 
　そのため、請求項２に記載された発明は、その発明の属する技術の分野における通常の知識を有する者がその実施をすることができる程度に明確かつ十分に記載しているとは認められない。 
　また、請求項１に記載された発明は、請求項２に記載された「フィンＦＥＴのＰＭＯＳトランジスタ」を含むものであるから、上記と同じ理由により、その発明の属する技術の分野における通常の知識を有する者がその実施をすることができる程度に明確かつ十分に記載しているとは認められない。さらに、請求項１及び２を引用した請求項３及び４についても同様である。 
　加えて、上記の通り、請求項２に記載された「フィンＦＥＴのＰＭＯＳトランジスタ」について、請求項１に記載された構成がどのようになっているのか、発明の詳細な説明に記載されていないから、請求項２に記載された発明は、発明の詳細な説明に記載されたものであるとは言えない。 
　そして、請求項１に記載された発明は、請求項２に記載された発明の「フィンＦＥＴのＰＭＯＳトランジスタ」を含むものであるから、上記と同じ理由により、請求項１に記載された発明は、発明の詳細な説明に記載されたものであるとは言えない。さらに、請求項１及び２を引用した請求項３及び４についても同様である。 」
第４　当審の判断
１　本願発明２について
（１）特許法第３６条第４項第１号について（下線は当審において付与した。以下同じ。）
ア　当審は、本願の発明の詳細な説明は、少なくとも本願発明２（請求項２に係る発明）について、依然として特許法第３６条第４項１号で定めるところによる記載がされていないと判断する。理由は以下のとおりである。
イ　特許法第３６条第４項１号には、「発明の詳細な説明は、経済産業省令で定めるところにより、その発明の属する技術の分野における通常の知識を有する者がその実施をすることができる程度に明確かつ十分に、記載しなければならない。」と規定されている。
ウ　ここで、「物の発明」について「実施することができる」とは、その物を作れ、かつ、その物を使用できることである。したがって、本願発明２の「トランジスタデバイス」が作れるように、発明の詳細な説明の記載が明確かつ十分に記載されている必要がある。
エ　本願の請求項２は請求項１を引用しているため、本願発明２の「フィンＦＥＴ」は、「チャネル領域を有する基板と、前記チャネル領域の上方に位置するゲート電極と、前記基板内で前記チャネル領域に隣接して形成されているソース領域およびドレイン領域とを備え、前記ゲート電極と前記チャネル領域との間にはゲート誘電体層が設けられており、前記ゲート電極の複数の側面には複数のスペーサが設けられており、前記ソース領域および前記ドレイン領域はそれぞれ、前記ゲート誘電体層および前記複数のスペーサのうち対応する１つのスペーサの少なくとも一方の下方に延在している先端領域を有し、前記ソース領域および前記ドレイン領域は、ゲルマニウム濃度が５０原子パーセントを超え、ホウ素濃度は１Ｅ２０ｃｍ−３を超えるホウ素ドープゲルマニウム層を有し、前記チャネル領域と前記ソース領域との界面及び前記チャネル領域と前記ドレイン領域との界面は、ゲルマニウム濃度が１００原子パーセントであり、ホウ素濃度が１Ｅ２０ｃｍ−３を超える前記ホウ素ドープゲルマニウム層を有し、前記チャネル領域と前記ソース領域との界面以外の前記ソース領域におけるゲルマニウム濃度は、前記チャネル領域と前記ソース領域との界面におけるゲルマニウム濃度よりも低く、且つ、前記チャネル領域と前記ドレイン領域との界面以外の前記ドレイン領域におけるゲルマニウム濃度は、前記チャネル領域と前記ドレイン領域との界面におけるゲルマニウム濃度よりも低いトランジスタデバイス」であるが、対応する「フィンＦＥＴ」について、本願明細書の発明の詳細な説明の【００３９】乃至【００４１】および【図４】にしか記載されておらず、また、これらの記載だけでは、本願発明２の「フィンＦＥＴ」について、その具体的な構成が発明の詳細な説明に記載されているとは言えず、また、それらの構成がどのようにして作られるのか、発明の詳細な説明に記載されていない。
オ　例えば、【００３９】に「公知であるが、フィンＦＥＴは、・・　中　略　・・デバイスの導電チャネルは、ゲート誘電体の下方にフィンの外側に設けられる。」と記載されているように、「フィンＦＥＴ」ではチャネルはフィンに設けられるが、本願発明２では、請求項１に「チャネル領域を有する基板」と記載されているように、「チャネル領域」は「基板」に設けられており、通常と異なる構成を有しているが、上記【００３９】乃至【００４１】では、この「チャネル領域を有する基板」がどのような構成であるのか、また、どのようにして作られるのか記載されていない。
カ　さらに、本願発明２の「チャネル領域を有する基板」について、「基板」は「フィン」を含んでいると考えることが可能か否か検討する。【００３９】の「デバイスの導電チャネルは、ゲート誘電体の下方にフィンの外側に設けられる。具体的には、電流は、
フィンの側壁（基板表面に対して垂直な面）およびフィンの上部（基板表面に平行な面）
半導体フィン２６０（点線で示す）を有する基板４００を備える。半導体フィン２６０は、基板４００から延伸して、
キ　本願発明２の「フィンＦＥＴ」は、請求項１に「前記基板内で前記チャネル領域に隣接して形成されているソース領域およびドレイン領域とを備え」、「前記ソース領域および前記ドレイン領域はそれぞれ、前記ゲート誘電体層および前記複数のスペーサのうち対応する１つのスペーサの少なくとも一方の下方に延在している先端領域を有し」と記載されているように、「先端領域」を有し、また、「前記チャネル領域と前記ソース領域との界面及び前記チャネル領域と前記ドレイン領域との界面」を有しているが、本願発明２の「フィンＦＥＴ」の「先端領域」および「界面」がどのような構成であるのか、また、どのようにして作られるのか、本願明細書の発明の詳細な説明の【００３９】乃至【００４１】および【図４】に記載されていない。
ク　上記エ乃至キで検討したように、本願発明２は、どのような構成であるのか、また、どのように作られるのかわからないために、当業者がその実施をすることができる程度に明確かつ十分に記載しているとは認められない。 
２　特許法第３６条第６項第１号について　
　上記「１」で検討したとおり、発明の詳細な説明には、本願発明２の「フィンＦＥＴ」について、対応する構成について記載されておらず、また、どのようにして作られるのか記載されていないから、本願発明２は、発明の詳細な説明に記載されたものであるとは言えない。
３　請求人の主張について
　請求人は、意見書において
「２．特許法第３６条第４項第１号および第３６条第６項第１号の拒絶理由について
　以下において、フィン構造の製造方法について説明した上で、拒絶理由で指摘された各事項につき説明する。
（２−Ａ）フィン構造の製造方法
　下記の参考図Ｘは、本願の図４において開示されたトランジスタデバイスを示す。
　ここで、ＭＯＳトランジスタを構築する方法を示した図２の製造プロセス（段階２０２〜段階２２２）が、フィン型のトランジスタデバイスにも適用できることについて説明する。
　なお、本願発明の各構成と符号の対応を次の表１に示す。本例では基板平面をＸＹ平面とした場合に、ＸＺ面をＡ面と称し、ＹＺ面をＢ面と称する。
［参考図Ｘ］（図４を一部修正）
（略）
［表１］
（略）
　段階２０２において、「半導体基板を用意」（段落００１７第１文）する。参考図１は、「基板４００」上に形成された「分離領域７１０、７２０」および「フィン２６０」の斜視図を示す。
　参考図１Ａは、段階２０２におけるＡ面の構造を示し、参考図１Ｂは、段階２０２におけるＢ面の構造を示す。
［参考図１］
（略）
［参考図１Ａ］
（略）
［参考図１Ｂ］
（略）
　段階２０４において、「基板３００」の「上方にゲートスタックを形成する」（段落００１９第1文）。「ゲートスタック」は、「高ｋゲート誘電体層３０２、犠牲ゲート電極３０４、および、ハードマスク層３０６を含む」（段落００３５第1文）。
　段階２０６において、「ゲート誘電体層３０２に隣接して２つのドープ領域３０８」（段落００２２第２文）を形成する。
　段階２０７において、「基板をアニーリングする」（段落００２１第１文）が、トランジスタデバイスの構造は段階２０６の場合と同一である。
　段階２０８において、「スペーサ３１０」（参考図の４６０および４７０に対応する）が「ゲート電極層３０４およびゲート誘電体層３０２の両側に形成」される。
　参考図２は、段階２０２−２０８を実行した後のトランジスタデバイスの斜視図を示す。参考図２Ａは、参考図２のＡ面の構造の一例を示し、参考図２Ｂは、参考図２のＢ面の構造の一例を示す。
［参考図２］
（略）
［参考図２Ａ］
（略）
［参考図２Ｂ］
（略）
　段階２１０において、「ドライエッチング」により、「対応するエピ先端部を含むソース／ドレイン領域を形成する孔部を形成する」（段落００２４第１文）。
　段階２１２において、「ウェットエッチング」により、「ソース領域３１８」および「ソースキャップ３１７」を形成するための「ソース領域用孔部３１２」と、「ドレイン領域３２０」および「ドレインキャップ３１９」を形成するための「ドレイン領域用孔部３１４」（段落００２７第５文）を形成する。
　参考図３は、段階２１０−２１２を実行した後のトランジスタデバイスの斜視図を示す。参考図３Ａは、参考図３のＡ面の構造の一例を示す。
［参考図３］
（略）
［参考図３Ａ］
（略）
　段階２１４において、「ソース領域３１８」、「ドレイン領域３２０」を「堆積」させる（段落００２９）。なお、この段階において、「ソースキャップ３１７」および「ドレインキャップ３１９」や「ソースバッファ３１３」および「ドレインバッファ３１５」等を堆積させてもよい。
　段階２１６において、「ＩＬＤ層３２２」を形成する。
　段階２１８において、任意で「ゲートスタックがエッチングで除去される」（段落００３５第３文）。
　参考図４Ａおよび参考図４Ｂは、段階２１４−２１８を実行した後のトランジスタデバイスのＡ面およびＢ面の構造の一例を示す。
［参考図４Ａ］
（略）
［参考図４Ｂ］
（略）
　なお、参考図４Ａにおける「ソース領域３１８」および「ドレイン領域３２０」の堆積に関し、本願明細書には、「選択的エピタキシャル堆積によって可能」（段落０００４第３文）であることが開示されている。
　また、「選択的エピタキシャル堆積」では、成長条件にもよるが、露出された単結晶表面で選択的にエピタキシャル層が成長され、露出したアモルファス表面や、絶縁体の表面からは成長されないように制御できることが知られている。例えば、このような「選択的エピタキシャル堆積」は、エッチング剤を用いて、エピタキシャル成長の選択性を上げることにより実現される。
　本願発明においては、既存の半導体プロセスを用いることにより、参考図Ｙで示すように、「基板３００」の底面からだけでなく、「ソース先端部用孔部３１２Ａおよびドレイン先端部用孔部３１４Ａ」のような「基板３００」の側面からも「ソース領域３１８」および「ドレイン領域３２０」を成長できる。参考図Ｙは、本願の図３Ｅを用いて、「選択的エピタキシャル堆積」の成長方向を図示している。
　このように、当業者であれば、「半導体フィン２６０」の「ソース先端部用孔部３１２Ａおよびドレイン先端部用孔部３１４Ａ」から「選択的エピタキシャル堆積」によって、「ホウ素ドープゲルマニウム層」（請求項１）を形成できることを十分に理解できる。
［参考図Ｙ］
（略）
　段階２２０において、「ゲートスタック」が除去された領域に、「高ｋゲート誘電体層３２４」が形成される（段落００３６最終文）。
　参考図５Ｂは、段階２２０を実行した後のトランジスタデバイスのＢ面の構造の一例を示す。
［参考図５Ｂ］
（略）
　段階２２２において、「金属ゲート電極３２６」が形成される（段落００３６最終文）。
　参考図６Ｂは、段階２２２を実行した後のトランジスタデバイスのＢ面の構造の一例を示す。
［参考図６Ｂ］
（略）
　参考図７Ｂは、図４に記載されたように「ハードマスク４１０」を「金属ゲート電極３２６」の上部に形成した後のトランジスタデバイスのＢ面の構造の一例を示す。
［参考図７Ｂ］
（略）
　以上の通り、図２の製造方法が、プレナー型だけでなくフィン構造を形成するためのプロセスに用いられることが明らかである。これにより、図４で開示されたフィンＦＥＴ構成が図２の製造方法を用いて形成されてよい。
（２−Ｂ）フィン構造と本願発明との構成の対応について
　ここで、審判官殿は、当該拒絶理由において、『請求項１に記載された構成を有する、「フィンＦＥＴのＰＭＯＳトランジスタ」の具体的な構成（特に、請求項１に記載の「先端領域」および「界面」がどのような構成になっているのか示されていない。）』と認定
されている。
　しかしながら、下記の通り、いわゆる当業者であれば、例えば、本願明細書の図３Ａ〜図３Ｅ、図３Ｇ、図４および関連する明細書の記載を参酌すれば、フィンＦＥＴ構造を十分に理解でき、請求項１に記載された構成を「フィンＦＥＴのＰＭＯＳトランジスタ」に適用できる。
　なお、同様のプロセスにより、他の実施形態に係る図３Ｆ、図３Ｈおよび図３Ｉ等の構造のトランジスタデバイスを形成できることも当業者であれば容易に理解し得る。
　Ａ面に関し「ソース領域３１８」と「ドレイン領域３２０」とを含む断面を示した図３Ｆ等が対応している。例えば、図３Ｆには、請求項１に記載された構成、特に、ソースの「エピ選択部３１８Ａ」、ドレインの「エピ先端部３２０Ａ」について、明確に図示されている。また、チャネル領域が「半導体フィン２６０」の「金属ゲート電極３２６」近傍に形成される技術常識から、「ソース／ドレインエピ先端部とチャネル領域との間の界面」（段落００３２第２文）の位置も明確である。
　また、Ｂ面に関し、図３Ｆには明確に開示されていないが、当業者に明らかな通り、ゲートがフィン構造のＹ軸方向の正側とＹ軸方向の負側に配置されている。これは、参考図７Ｂで開示されている。
　例えば、参考図７Ｂのように、フィン構造の上面およびＹ軸方向の両端の３つの面に沿ってゲートが設けられる構造を「トライゲートフィンＦＥＴ」（段落００３９第５文）と称する。このような「フィンＦＥＴ構成」は、公知のものとして段落００３９に開示されている。
　そして、本願発明において、Ｂ面を含む断面の構造について何ら限定しておらず、「ダブルゲートフィンＦＥＴ」（段落００３９第６文）や「トライゲートフィンＦＥＴ」（段落００３９第５文）等のように、フィン構造の任意の面にゲートが沿って形成されてよい。
　したがって、当業者であれば、図３Ａ〜図３Ｊ、図４および関連する明細書の記載に基づいて、請求項１に記載された構成を「フィンＦＥＴのＰＭＯＳトランジスタ」に適用することができる。
　そして、本願発明の「トランジスタデバイス」は、「フィンＦＥＴのＰＭＯＳトランジスタ」においても、「前記チャネル領域と前記ソース領域との界面及び前記チャネル領域と前記ドレイン領域との界面は、ゲルマニウム濃度が１００原子パーセントであり、ホウ素濃度が１Ｅ２０ｃｍ−３を超える前記ホウ素ドープゲルマニウム層を有し」、且つ、「前記チャネル領域と前記ソース領域との界面以外の前記ソース領域におけるゲルマニウム濃度は、前記チャネル領域と前記ソース領域との界面におけるゲルマニウム濃度よりも低く、且つ、前記チャネル領域と前記ドレイン領域との界面以外の前記ドレイン領域におけるゲルマニウム濃度は、前記チャネル領域と前記ドレイン領域との界面におけるゲルマニウム濃度よりも低い」構成を有することにより、「ホウ素の拡散処理がゲルマニウム内で抑制」（段落０００４第９文）される。
　即ち、本願発明は、その発明の属する技術の分野における通常の知識を有する者がその実施をすることができる程度に明確かつ十分に記載していると認められる。
　以上のように、発明の詳細な説明の記載は、いわゆる当業者が本願発明を実施できる程度に明確且つ十分に記載したものである。これにより、特許法第３６条第４項第１号に係る拒絶理由は解消した。
　また、以上のように、本願発明は、発明の詳細な説明に記載したものである。これにより、特許法第３６条第６項第１号に係る拒絶理由は解消した。」
旨主張している。
　しかしながら、出願人の主張する「フィン構造の製造方法」は、発明の詳細な説明に記載されているものではない。
　また、「ＭＯＳトランジスタを構築する方法を示した図２の製造プロセス（段階２０２〜段階２２２）が、フィン型のトランジスタデバイスにも適用できることについて説明する。」（意見書第２頁第１６行乃至１８行）としているが、図２は「図２は、本発明の実施形態に係る、自己整合しているソースエピ先端部およびドレインエピ先端部を持つＭＯＳトランジスタを構築する方法２００を示す図であ」り（【００１６】）、また、「図３Ａから図３Ｊは、方法２００を実行した場合に、一部の実施形態に応じて形成される構造の例を示す図である。」（【００１６】）から、「図３Ａから図３Ｊ」に示されたプレナー型ＦＥＴを構築する方法を示すものであり、請求人の主張する「フィン型のトランジスタデバイス」を構築する方法を示すものとは、認められない。
　また、「フィン型のトランジスタデバイスにも適用できることについて」、本願明細書に対応する記載が無く、また、プレナー型ＦＥＴを構築する方法を「フィン型のトランジスタデバイス」を構築する方法に適用することが、自明であるとも認められない。
　さらに、上記主張は、「フィンＦＥＴ」の「チャネル領域を有する基板」について、具体的に説明しておらず、本願発明２に関する主張であるとも認められない。
　したがって、請求人の上記主張は採用できない。
第５　むすび
　以上のとおり、本願は、本願発明２について、発明の詳細な説明に、その発明の属する技術分野における通常の知識を有する者がその実施をすることができる程度に明確かつ十分に記載したものであるとは言えず、また、本願発明２は、発明の詳細な説明に記載したものであると認められないから、特許法第３６条第４項１号および同法第３６条第６項１号に規定する要件を満たしておらず、特許を受けることができない。
　
　したがって、本願は他の請求項について検討するまでもなく拒絶されるべきものである。
　
　よって、結論のとおり審決する。