(57)【要約】  本発明は、プロセッサブロックとプロセッサ以外の論理演算ブロックを有しており間欠動作を行う半導体集積回路において、前記プロセッサ以外の論理演算ブロックに通常動作用電圧を供給する第１のスイッチ手段と、前記プロセッサブロックに通常動作用電圧を供給する第２のスイッチ手段と、前記プロセッサブロックに前記通常動作用電圧より低いデータ保持用電圧を供給するための第３のスイッチ手段と、前記第２のスイッチ手段がオフで前記第３のスイッチ手段がオンしているときにオンして前記プロセッサブロックに前記データ保持用電圧を供給する第４のスイッチ手段とを有する。
2009019788.tif 000002
【特許請求の範囲】
【請求項１】
プロセッサブロックとプロセッサ以外の論理演算ブロックを有しており間欠動作を行う半導体集積回路において、
前記プロセッサ以外の論理演算ブロックに通常動作用電圧を供給する第１のスイッチ手段と、
前記プロセッサブロックに通常動作用電圧を供給する第２のスイッチ手段と、
前記プロセッサブロックに前記通常動作用電圧より低いデータ保持用電圧を供給するための第３のスイッチ手段と、
前記第２のスイッチ手段がオフで前記第３のスイッチ手段がオンしているときにオンして前記プロセッサブロックに前記データ保持用電圧を供給する第４のスイッチ手段と、
を有することを特徴とする半導体集積回路。
【請求項２】
請求項１記載の半導体集積回路において、
前記第４のスイッチ手段は、電圧降下を生じることで前記データ保持用電圧を発生することを特徴とする半導体集積回路。
【請求項３】
請求項２記載の半導体集積回路において、
前記第２のスイッチ手段は、通常動作用電圧を供給する第１の電源配線に接続され、
前記第３及び第４のスイッチ手段は縦型接続されて、前記通常動作用電圧より低く、かつ、データ保持用電圧より高い電圧を供給する第２の電源配線に接続されたことを特徴とする半導体集積回路。
【請求項４】
請求項２記載の半導体集積回路において、
前記第２のスイッチ手段は、通常動作用電圧を供給する第１の電源配線に接続され、
前記第３及び第４のスイッチ手段は縦型接続されて、前記第１の電源配線に接続されたことを特徴とする半導体集積回路。
【請求項５】
請求項２記載の半導体集積回路において、
前記第２のスイッチ手段は、共通電圧を供給する第３の電源配線に接続され、
前記第３及び第４のスイッチ手段は縦型接続されて、前記第３の電源配線に接続されたことを特徴とする半導体集積回路。
【請求項６】
請求項２記載の半導体集積回路において、
前記第２のスイッチ手段は、共通電圧を供給する第３の電源配線に接続され、
前記第３のスイッチ手段は、前記通常動作用電圧より低く、かつ、データ保持用電圧より高い電圧を供給する第２の電源配線に接続され、
前記第４のスイッチ手段は、前記第３の電源配線に接続されたことを特徴とする半導体集積回路。
【請求項７】
請求項２乃至６のいずれか１項記載の半導体集積回路において、
前記第１乃至第４のスイッチ手段のいずれかは、ｎチャネルＭＯＳトランジスタであることを特徴とする半導体集積回路。
【請求項８】
請求項２乃至６のいずれか１項記載の半導体集積回路において、
前記第１乃至第４のスイッチ手段のいずれかは、ｐチャネルＭＯＳトランジスタであることを特徴とする半導体集積回路。
【請求項９】
請求項７又は８記載の半導体集積回路において、
前記第１乃至第３のスイッチ手段のいずれかは、前記通常動作用電圧より高いゲート電圧でオン又はオフし、前記共通電圧のゲート電圧でオフ又はオンするＭＯＳトランジスタであることを特徴とする半導体集積回路。
【請求項１０】
請求項７又は８記載の半導体集積回路において、
前記第１乃至第３のスイッチ手段のいずれかは、前記通常動作用電圧より高いゲート電圧でオン又はオフするＭＯＳトランジスタ並のリーク電流であって、前記ＭＯＳトランジスタよりゲート長が長く、前記通常動作用電圧のゲート電圧でオン又はオフし、前記共通電圧のゲート電圧でオフ又はオンするＭＯＳトランジスタであることを特徴とする半導体集積回路。
【請求項１１】
請求項２記載の半導体集積回路において、
前記プロセッサブロックは、論理回路部とメモリを有し、
前記メモリは、スリープ信号を供給されると省電力のスリープモードとなることを特徴とする半導体集積回路。
【請求項１２】
請求項２記載の半導体集積回路において、
前記プロセッサブロックは、論理回路部とメモリを有し、
前記論理回路部は、所定のバックバイアス電圧を供給されてリーク電流を低減することを特徴とする半導体集積回路。
【請求項１３】
請求項２記載の半導体集積回路において、
前記間欠動作における非動作時間が所定の閾値未満のとき非動作のタイミングで前記第１及び第２のスイッチ手段をオフし、前記非動作時間が所定の閾値を超えるとき非動作のタイミングで前記第１及び第２及び第３のスイッチ手段をオフする電源制御手段を
有することを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関し、プロセッサブロックとプロセッサ以外の論理演算ブロックを有しており間欠動作を行う半導体集積回路に関する。
【背景技術】
【０００２】
携帯電話などの携帯情報端末向けシステムＬＳＩ（大規模半導体集積回路）では、バッテリによる長時間駆動を実現するための技術として、グローバルクロックゲーティング技術、パワーゲーティング技術がある。【０００３】
グローバルクロックゲーティング技術は、間欠動作（待ち受け動作）における非動作時に、不要なブロックへの分配クロックを止めることで動作電流をリークレベルに削減する方法である。【０００４】
パワーゲーティング技術は、更に、予め各ブロックの電源供給ラインを分離しておき、半導体チップ外もしくは半導体チップ内に設けた電源供給ライン毎のスイッチを切断することで、該当ブロックのリーク電流も削減する方法である。【０００５】
今後は、テクノロジの進化に伴うトランジスタの微細化と、搭載する回路規模の増大により無視できなくなったリーク電流の増加と、電源遮断の切り替えスピードの観点から、オンチップパワーゲーティング技術による低消費電力化が主流となって行く。【０００６】
なお、特許文献１には、複数の機能回路ブロックにプロセッサを内蔵して独立に動作可能としてシステム状態遷移レジスタと電源遮断レジスタを備え、外部のコンピュータからレジスタ制御して動作停止状態の機能回路ブロックに対する電源遮断を個別に制御することが記載されている。
【特許文献１】特開２００３−１１４７４２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
間欠動作（待ち受け動作）時に電源を遮断する際、ファームウエアで動作するプロセッサとそれ以外の処理回路では、復帰動作における事情が大きく異なる。プロセッサの電源を遮断した場合は、通常動作（送受信動作）への復帰に問題がある。電源遮断時に何も考慮しないと、復帰時には初期動作と同様に外部メモリからファームウエアを読み込み、順次立上げるリセット動作が必要になり、復帰に時間がかかる。【０００８】
結果として、遮断可能な時間が短くなる。また、遮断前にＬＳＩ外部のＲＡＭ等にプロセッサのメモリやフリップフロップの内容を退避し、復帰時は逆にＬＳＩ外部のＲＡＭからプロセッサのメモリやフリップフロップに読み込む方法も考えられるが、複雑なオペレーションを実現するファームウエアの開発を伴う。【０００９】
図１に、これを解決するための従来の半導体集積回路の一例の構成図を示す。同図中、ＬＳＩチップ１０内には、プロセッサブロック１１と、プロセッサ以外の論理演算ブロック１２が設けられている。【００１０】
プロセッサブロック１１は論理回路部１１ａとメモリ１１ｂを有し、論理回路部１１ａにはグローバル電源配線１３，１４から常に電源ＶＤＤ（１．２Ｖ），ＶＳＳが供給され、メモリ１１ｂにはグローバル電源配線１５，１４から常に電源ＶＤＤ（１．２Ｖ／０．９Ｖ），ＶＳＳが供給される。【００１１】
論理演算ブロック１２は論理回路部１２ａとメモリ１２ｂを有し、論理回路部１２ａ及びメモリ１２ｂにはＭＯＳトランジスタＳＷがオンのときにのみ、グローバル電源配線１３，１４から常に電源ＶＤＤ（１．２Ｖ），ＶＳＳが供給される。【００１２】
すなわち、プロセッサブロック１１とプロセッサ以外の論理演算ブロック１２の電源ＶＤＤを分離し、間欠動作時であっても論理演算ブロック１２の電源ＶＤＤを遮断せずに、メモリ１１ｂだけは電源ＶＤＤを１．２Ｖからデータ保持可能な下限電圧０．９Ｖに下げるリテンションを行って、電流を削減する方法が主流となっている。【００１３】
通常、プロセッサブロック１１は、チップ内で最も処理速度が必要な傾向があり、論理回路も高速トランジスタを使うためにリーク電流も大きくなり、遮断時間が長い場合は、ＬＳＩチップ１０のトータルでのリーク電流の削減効果が小さくなってしまう。なお、高速トランジスタはゲート長が小さいために、どうしてもリーク電流も大きくなる。【００１４】
その対策として、プロセッサブロック１１内の論理回路部１１ａのリーク電流を少しでも抑えるため、フリップフロップ（ＦＦ）など記憶回路の電源とそれ以外のゲート論理回路の電源を分け、ゲート論理回路だけを選択的に遮断する案も考えられるが、実際のレイアウト上では、フリップフロップは機能上、分散して配置するため、物理的に電源分離することは困難である。また、無理に分離すれば面積増を伴うことになるという問題があった。【００１５】
また、フリップフロップのデータを保持用に設けられた別の内蔵フリップフロップに退避する案もあるが、これも、復帰動作の煩雑さと面積増を伴うという問題があった。【００１６】
本発明は、上記の点に鑑みなされたものであり、著しい面積増を伴うことなく、リーク電流電流の削減と、複数の復帰モードを実現できる半導体集積回路を提供することを総括的な目的とする。
【課題を解決するための手段】
【００１７】
この目的を達成するため、本発明の半導体集積回路は、プロセッサブロックとプロセッサ以外の論理演算ブロックを有しており間欠動作を行う半導体集積回路において、前記プロセッサ以外の論理演算ブロックに通常動作用電圧を供給する第１のスイッチ手段と、前記プロセッサブロックに通常動作用電圧を供給する第２のスイッチ手段と、前記プロセッサブロックに前記通常動作用電圧より低いデータ保持用電圧を供給するための第３のスイッチ手段と、前記第２のスイッチ手段がオフで前記第３のスイッチ手段がオンしているときにオンして前記プロセッサブロックに前記データ保持用電圧を供給する第４のスイッチ手段とを有する。
【発明の効果】
【００１８】
このような半導体集積回路によれば、著しい面積増を伴うことなく、リーク電流電流の削減と、複数の復帰モードを実現できる。
【図面の簡単な説明】
【００１９】
【図１】従来の半導体集積回路の一例の構成図である。
【図２】本発明の半導体集積回路の第１実施形態の構成図である。
【図３】各回路の消費電流の割合を示す図である。
【図４】非動作／動作の時間の割合を示す図である。
【図５】トータル消費電流の割合を示す図である。
【図６】電源制御処理の一実施形態のフローチャートである。
【図７】プロセッサブロックの第２実施形態の構成図である。
【図８】プロセッサブロックの第３実施形態の構成図である。
【図９】プロセッサブロックの第４実施形態の構成図である。
【図１０】プロセッサブロックの第５実施形態の構成図である。
【図１１】本発明の半導体集積回路の第６実施形態の構成図である。
【図１２】プロセッサブロックの第７実施形態の構成図である。
【図１３】プロセッサブロックの第８実施形態の構成図である。
【図１４】プロセッサブロックの第９実施形態の構成図である。
【図１５】プロセッサブロックの第１０実施形態の構成図である。
【図１６】プロセッサブロックの第１１実施形態の構成図である。
【図１７】本発明の半導体集積回路の第１２実施形態の構成図である。
【符号の説明】
【００２０】
２０  ＬＳＩチップ
２１  プロセッサブロック
２２  論理演算ブロック
２１ａ，２２ａ  論理回路部
２１ｂ，２２ｂ  メモリ
２３〜２５  グローバル電源配線
２６  電源制御部
ＳＷ１〜ＳＷ３０  ＭＯＳトランジスタ
【発明を実施するための最良の形態】
【００２１】
以下、図面に基づいて本発明の実施形態について説明する。【００２２】
<第１実施形態>
図２は、本発明の半導体集積回路の第１実施形態の構成図を示す。同図中、例えば携帯情報端末向けシステムＬＳＩであるＬＳＩチップ２０内には、プロセッサブロック２１と、プロセッサ以外の論理演算ブロック２２が設けられている。また、ＬＳＩチップ２０内には電源制御部２６が設けられている。【００２３】
プロセッサブロック２１は論理回路部２１ａとメモリ２１ｂを有し、論理演算ブロック２２は論理回路部２２ａとメモリ２２ｂを有している。【００２４】
グローバル電源配線２３はＬＳＩチップ２０内の論理回路部とメモリが通常動作可能な電圧である例えば１．２Ｖの電源ＶＤＤ１を供給し、グローバル電源配線２４は例えば０Ｖの電源ＶＳＳを供給し、グローバル電源配線２５は論理回路部とメモリが保持動作可能な下限電圧（例えば０．９Ｖ）より若干高めの電圧である例えば１．０Ｖの電源ＶＤＤ２を供給する。【００２５】
ｎチャネルＭＯＳトランジスタＳＷ１〜ＳＷ３それぞれはゲートに電源ＶＤＤ１より高い例えば電圧３．３Ｖを印加されたときオンするトランジスタである。このため、ＳＷ１〜ＳＷ３はゲートに電圧０Ｖを印加してオフしたときのリーク電流を、ゲート電圧１．２Ｖでオンする通常のトランジスタに比して低く抑えることができる。ＳＷ１〜ＳＷ３それぞれは電源制御部２６の制御でオン／オフの切り替えを行う。【００２６】
ｎチャネルＭＯＳトランジスタＳＷ０はゲートとドレインに電源ＶＤＤ２を印加されており、ゲート，ソース間電圧ＶＧＳが閾値電圧ＶＴＨ（例えば０．１Ｖ）を超えたときにオンする。【００２７】
ＭＯＳトランジスタＳＷ１はオンによりグローバル電源配線２３から論理演算ブロック２２の論理回路部２２ａ及びメモリ２２ｂに電源ＶＤＤ１を供給する。ＭＯＳトランジスタＳＷ２はオンによりグローバル電源配線２３からプロセッサブロック２１の論理回路部２１ａ及びメモリ２１ｂに電源ＶＤＤ１を供給する。【００２８】
なお、グローバル電源配線２４は、プロセッサブロック２１の論理回路部２１ａ及びメモリ２１ｂ、論理演算ブロック２２の論理回路部２２ａ及びメモリ２２ｂに常時、電源ＶＳＳを供給する。【００２９】
ＭＯＳトランジスタＳＷ０のソースはＭＯＳトランジスタＳＷ３のドレインと接続されることでＭＯＳトランジスタＳＷ０，ＳＷ３は縦型接続されており、ＭＯＳトランジスタＳＷ２がオフ、かつ、ＭＯＳトランジスタＳＷ３のオン時に、グローバル電源配線２５から電源ＶＤＤ２がＭＯＳトランジスタＳＷ０のオン抵抗により電圧約０．１Ｖだけ降下されてプロセッサブロック２１の論理回路部２１ａ及びメモリ２１ｂに供給される。【００３０】
ここで、電源ＶＤＤ２のグローバル電源配線２５及びＭＯＳトランジスタＳＷ３は、プロセッサブロック２１の保持専用であるため、グローバル電源配線２３に比してグローバル電源配線２５を細くでき、ＭＯＳトランジスタＳＷ２に比してＭＯＳトランジスタＳＷ３の構成面積を小さくでき、著しい面積増加を伴うことはない。
（１）通常動作時（送受信モード時）
ＳＷ１，ＳＷ２，ＳＷ３のゲートには、ハイレベル（３．３Ｖ）が供給され、ＳＷ１，ＳＷ２がオンすることで、プロセッサブロック２１，論理演算ブロック２２には、通常動作可能な電圧ＶＤＤ１（１．２Ｖ）が供給される。このとき、ＳＷ３もオンするが、ＭＯＳトランジスタＳＷ０のソース電圧が１．２Ｖでゲート，ソース間電圧ＶＧＳが閾値電圧ＶＴＨ未満であるためにＳＷ０がオフし、プロセッサブロック２１は電源ＶＤＤ２からは遮断される。【００３１】
なお、電源ＶＤＤを０．９ＶとしＳＷ０を設けない構成も考えられるが、この場合はＳＷ２のオン／オフの切り替えのタイミングとＳＷ２のオン／オフの切り替えのタイミングとを全く同時行わなければならず、このように、ＳＷ２，ＳＷ３の切り替え動作が完全に同一タイミングとすることは困難であり現実的ではない。
（２）間欠動作時（待ち受け動作時）
（２−１）非動作時間が短く、高速復帰（リセット動作なし）が要求される場合
非動作時（待ち受け時）には、ＳＷ１，ＳＷ２のゲートにローレベル（０Ｖ）が供給され、ＳＷ１，ＳＷ２がオフすることで、論理演算ブロック２２は、電源ＶＤＤ１と完全に遮断され、論理演算ブロック２２は消費電力０の完全停止となる。【００３２】
しかし、ＳＷ３のゲートにはハイレベル（３．３Ｖ）が供給されて、ＳＷ３はオンのままであるため、プロセッサブロック２１には保持動作可能な下限電圧（０．９Ｖ）が供給され続け、リーク電流を低減した状態で保持するリテンションが行われる。【００３３】
復帰時は、ＳＷ１，ＳＷ２をオンするだけで、ファームウエアの読み込みの必要がなく、プロセッサブロック２１は高速に復帰できる。【００３４】
（２−２）非動作時間が長く、高速復帰が要求されない場合（リセット動作あり）
非動作時（待ち受け時）には、ＳＷ１，ＳＷ２，ＳＷ３のゲートにローレベル（０Ｖ）が供給され、ＳＷ１，ＳＷ２，ＳＷ３がオフすることで、プロセッサブロック２１，論理演算ブロック２２は、電源ＶＤＤ１，電源ＶＤＤ２と完全に遮断され、完全停止（消費電力０）となる。【００３５】
復帰時は、ＳＷ１，ＳＷ２，ＳＷ３をオンし、初期動作と同様に、プロセッサブロック２１はファームウエアの読み込み動作から実行するリセット動作の立上げ時間（略一定の時間）が必要となるが、非動作時間に対して動作時間が十分短いため、立上げ時間を無視できる。【００３６】
<リセット動作の有無>
携帯電話における間欠動作（待ち受け動作）では、電源を遮断する非動作時間Ｔは例えば数１０ｍｓｅｃ〜数ｓｅｃの範囲で変化するが、リセット動作の立上げ時間（例えば数ｍｓｅｃ〜数１０ｍｓｅｃ）と動作時間（例えば数ｍｓｅｃ〜数１０ｍｓｅｃ）は一定で変化がない。【００３７】
ここで、プロセッサブロック２１がそれ以外の複数の論理演算ブロック２２に対し、回路規模で１／１０倍、動作電流で１．５倍、リーク電流で１０倍と仮定する。このときの論理演算ブロック２２の論理回路部２２ａ，メモリ２２ｂ，プロセッサブロック２１の論理回路部２１ａ，メモリ２１ｂそれぞれの消費電流値は、動作時（Ａｃｔｉｖｅ），待ち受け時（Ｓｔａｎｄｂｙ），リテンション，非動作時（Ｏｆｆ），リセット時（Ｒｅｓｅｔ）について、図３に示す割合になるものとする。なお、待ち受け時の電流はリーク電流を表している。【００３８】
また、非動作／動作の時間の割合が小さくリセット動作なしの場合、非動作／動作の時間の割合が小さくリセット動作ありの場合小の場合、非動作／動作の時間の割合が大きくリセット動作なしの場合、非動作／動作の時間の割合が大きくリセット動作なしの場合それぞれにおける、動作時（Ａｃｔｉｖｅ），待ち受け時又はリテンション又は非動作時（Ｏｆｆ），リセット時（Ｒｅｓｅｔ）それぞれの時間は図４に示す割合になる。【００３９】
上記の図３及び図４に示す各条件から、リセット動作なしの従来例における非動作／動作の割合が小さい場合のトータル消費電流の割合は図５に示すように４．７８となり、リセット動作なしで非動作／動作の割合が大きい場合のトータル消費電流の割合は０．２７となり、これらの平均は２．５２となる。【００４０】
また、リセット動作ありの従来例における非動作／動作の割合が小さい場合のトータル消費電流の割合は図５に示すように１１．５０となり、リセット動作ありでに非動作／動作の割合が大きい場合のトータル消費電流の割合は０．１２となり、これらの平均は５．８１となる。【００４１】
これに対し、本発明における非動作／動作の割合が小さい場合にリセット動作なしのトータル消費電流の割合は３．２９となり、非動作／動作の割合が大きい場合にリセット動作ありのトータル消費電流の割合は０．１２となり、これらの平均は１．１７となる。【００４２】
すなわち、全くリセット動作を行わない従来に対し、本発明の消費電流削減効果は約１．５倍となり、必ずリセット動作を行う従来回路に対し本発明回路の消費電流削減効果は約３．４倍となる。【００４３】
<電源制御のフローチャート>
図６は、電源制御部２６が実行する電源制御処理の一実施形態のフローチャートを示す。同図中、電源制御部２６はステップＳ１で通常動作タイミングであるか否かを判別し、通常動作時であればステップＳ２でＳＷ１，ＳＷ２，ＳＷ３をオンする。【００４４】
次に、ステップＳ３で待ち受け動作の非動作タイミングであるか否かを判別し、非動作タイミングでなければステップＳ１に進み、非動作タイミングであればステップＳ４に進む。【００４５】
ステップＳ４では、上位装置から通知された間欠動作の非動作時間Ｔが閾値τを超えているか否かを判別する。ところで、閾値τは図５に示す本発明の非動作／動作の割合が小さい場合のトータル消費電流と本発明の非動作／動作の割合が大きい場合のトータル消費電流が略同一となる非動作時間に対応する。【００４６】
非動作時間Ｔが閾値τ以下の場合、非動作時間が短く高速復帰が要求されるため（リセット動作なし）、ステップＳ５でＳＷ１，ＳＷ２をオフしてプロセッサブロック２１のリテンションを行う。【００４７】
一方、非動作時間Ｔが閾値τを超える場合、非動作時間が長く高速復帰が要求されないため（リセット動作あり）、ステップＳ６でＳＷ１，ＳＷ２，ＳＷ３をオフしてプロセッサブロック２１を完全停止する。【００４８】
<第２実施形態>
図７は、本発明の半導体集積回路におけるプロセッサブロックの第２実施形態の構成図を示す。なお、プロセッサ以外の論理演算ブロック２２については第１実施形態と同一構成である。【００４９】
同図中、プロセッサブロック３１は論理回路部３１ａとメモリ３１ｂを有している。メモリ３１ｂはスリープ端子３１ｃを有し、スリープ端子３１ｃから例えばハイレベルのスリープ信号を供給されるとメモリ３１ｂはリテンションを行い省電力のスリープモードとなる。【００５０】
グローバル電源配線２３はＬＳＩチップ２０内の論理回路部とメモリが通常動作可能な電圧である例えば１．２Ｖの電源ＶＤＤ１を供給し、グローバル電源配線２４は例えば０Ｖの電源ＶＳＳを供給し、グローバル電源配線２５は論理回路部とメモリが保持動作可能な下限電圧（例えば０．９Ｖ）より若干高めの電圧である例えば１．０Ｖの電源ＶＤＤ２を供給する。【００５１】
ｎチャネルＭＯＳトランジスタＳＷ２〜ＳＷ４それぞれはゲートに電源ＶＤＤ１より高い例えば電圧３．３Ｖを印加されたときオンする。ｎチャネルＭＯＳトランジスタＳＷ０はゲートとドレインに電源ＶＤＤ２を印加されており、ゲート，ソース間電圧ＶＧＳが閾値電圧ＶＴＨ（例えば０．１Ｖ）を超えたときにオンする。ＳＷ２〜ＳＷ４それぞれは電源制御部２６の制御でオン／オフの切り替えを行う。【００５２】
ＭＯＳトランジスタＳＷ２はオンによりグローバル電源配線２３からプロセッサブロック３１の論理回路部３１ａに電源ＶＤＤ１を供給する。ＭＯＳトランジスタＳＷ４はオンによりグローバル電源配線２３からプロセッサブロック３１のメモリ３１ｂに電源ＶＤＤ１を供給する。【００５３】
なお、グローバル電源配線２４は、プロセッサブロック２１の論理回路部２１ａ及びメモリ２１ｂ、論理演算ブロック２２の論理回路部２２ａ及びメモリ２２ｂに常時、電源ＶＳＳを供給する。【００５４】
ＭＯＳトランジスタＳＷ０のソースはＭＯＳトランジスタＳＷ３のドレインと接続されることでＭＯＳトランジスタＳＷ０，ＳＷ３は縦型接続されており、ＭＯＳトランジスタＳＷ２がオフ、かつ、ＭＯＳトランジスタＳＷ３のオン時に、グローバル電源配線２５から電源ＶＤＤ２がＭＯＳトランジスタＳＷ０のオン抵抗により電圧約０．１Ｖだけ降下されてプロセッサブロック３１の論理回路部３１ａに供給される。【００５５】
通常動作時は、ＳＷ２〜ＳＷ４のゲートにハイレベル（３．３Ｖ）が供給され、ＳＷ２，ＳＷ４がオンすることで、プロセッサブロック３１には、通常動作可能な電圧ＶＤＤ１（１．２Ｖ）が供給される。このとき、ＳＷ３もオンするが、ＭＯＳトランジスタＳＷ０のソース電圧が１．２Ｖでゲート，ソース間電圧ＶＧＳが閾値電圧ＶＴＨ未満であるためにＳＷ０がオフし、プロセッサブロック３１は電源ＶＤＤ２からは遮断される。【００５６】
非動作時（リセット動作なし）には、ＳＷ２のゲートにローレベル（０Ｖ）が供給され、ＳＷ３，ＳＷ４のゲートにハイレベルが供給され、スリープ端子３１ｃにハイレベルが供給される。これにより、プロセッサブロック３１の論理回路部３１ａには、ＭＯＳトランジスタＳＷ０のオン抵抗により電圧約０．１Ｖだけ降下された保持動作可能な下限電圧（０．９Ｖ）が供給され、リーク電流を低減した状態で保持される。また、メモリ３１ｂはスリープモードでリテンションを行う。【００５７】
更に、非動作時（リセット動作あり）には、ＳＷ２〜ＳＷ４のゲートにローレベル（０Ｖ）が供給され、ＳＷ２〜ＳＷ４がオフすることでプロセッサブロック３１は、電源ＶＤＤ１，電源ＶＤＤ２と完全に遮断され、完全停止（消費電力０）となる。【００５８】
<第３実施形態>
図８は、本発明の半導体集積回路におけるプロセッサブロックの第３実施形態の構成図を示す。なお、プロセッサ以外の論理演算ブロック２２については第１実施形態と同一構成である。この実施形態ではグローバル電源配線２５は設けられていない。【００５９】
同図中、プロセッサブロック２１は論理回路部２１ａとメモリ２１ｂを有している。グローバル電源配線２３はＬＳＩチップ２０内の論理回路部とメモリが通常動作可能な電圧である例えば１．２Ｖの電源ＶＤＤ１を供給し、グローバル電源配線２４は例えば０Ｖの電源ＶＳＳを供給し、グローバル電源配線２５は設けられていない。【００６０】
ｎチャネルＭＯＳトランジスタＳＷ２，ＳＷ３それぞれはゲートに電源ＶＤＤ１より高い例えば電圧３．３Ｖを印加されたときオンする。ｎチャネルＭＯＳトランジスタＳＷ１０はゲートとドレインに電源ＶＤＤ２を印加されており、ゲート，ソース間電圧ＶＧＳが閾値電圧ＶＴＨ（例えば０．３Ｖ）を超えたときにオンする。ＳＷ２，ＳＷ３それぞれは電源制御部２６の制御でオン／オフの切り替えを行う。【００６１】
ＭＯＳトランジスタＳＷ２はオンによりグローバル電源配線２３からプロセッサブロック２１の論理回路部２１ａ及びメモリ２１ｂに電源ＶＤＤ１を供給する。ＭＯＳトランジスタＳＷ３はオンによりグローバル電源配線２３からプロセッサブロック２１の論理回路部２１ａ及びメモリ２１ｂに電源ＶＤＤ１を供給する。【００６２】
なお、グローバル電源配線２４は、プロセッサブロック２１の論理回路部２１ａ及びメモリ２１ｂ、論理演算ブロック２２の論理回路部２２ａ及びメモリ２２ｂに常時、電源ＶＳＳを供給する。【００６３】
ＭＯＳトランジスタＳＷ１０のソースはＭＯＳトランジスタＳＷ３のドレインと接続されることでＭＯＳトランジスタＳＷ１０，ＳＷ３は縦型接続されており、ＭＯＳトランジスタＳＷ２がオフ、かつ、ＭＯＳトランジスタＳＷ３のオン時に、グローバル電源配線２３から電源ＶＤＤ１がＭＯＳトランジスタＳＷ１０のオン抵抗により電圧約０．３Ｖだけ降下されてプロセッサブロック２１の論理回路部２１ａ及びメモリ２２ｂに供給される。【００６４】
通常動作時は、ＳＷ２，ＳＷ３のゲートにハイレベル（３．３Ｖ）が供給され、ＳＷ２がオンすることで、プロセッサブロック２１には、通常動作可能な電圧ＶＤＤ１（１．２Ｖ）が供給される。このとき、ＳＷ３もオンするが、ＭＯＳトランジスタＳＷ１０のソース電圧が１．２Ｖでゲート，ソース間電圧ＶＧＳが閾値電圧ＶＴＨ未満であるためにＳＷ１０がオフする。【００６５】
非動作時（リセット動作なし）には、ＳＷ２のゲートにローレベル（０Ｖ）が供給され、ＳＷ３のゲートにハイレベルが供給される。これにより、プロセッサブロック２１の論理回路部２１ａ及びメモリ２１ｂには、ＭＯＳトランジスタＳＷ１０のオン抵抗により電圧約０．３Ｖだけ降下された保持動作可能な下限電圧（０．９Ｖ）が供給され、リーク電流を低減した状態で保持される。【００６６】
更に、非動作時（リセット動作あり）には、ＳＷ２，ＳＷ３のゲートにローレベル（０Ｖ）が供給され、ＳＷ２，ＳＷ３がオフすることでプロセッサブロック２１は、電源ＶＤＤ１と完全に遮断され、完全停止（消費電力０）となる。【００６７】
<第４実施形態>
図９は、本発明の半導体集積回路におけるプロセッサブロックの第４実施形態の構成図を示す。なお、プロセッサ以外の論理演算ブロック２２については第１実施形態と同一構成である。第３実施形態と異なる点はＳＷ２，ＳＷ３，ＳＷ１０を共通電圧である負側の電源ＶＳＳに設けた点である。【００６８】
同図中、プロセッサブロック２１は論理回路部２１ａとメモリ２１ｂを有している。グローバル電源配線２３はＬＳＩチップ２０内の論理回路部とメモリが通常動作可能な電圧である例えば１．２Ｖの電源ＶＤＤ１を供給し、グローバル電源配線２４は例えば０Ｖの電源ＶＳＳを供給し、グローバル電源配線２５は設けられていない。【００６９】
ｎチャネルＭＯＳトランジスタＳＷ２，ＳＷ３それぞれはゲートに電源ＶＤＤ１より高い例えば電圧３．３Ｖを印加されたときオンする。ｎチャネルＭＯＳトランジスタＳＷ１０はゲートとドレインを論理回路部２１ａとメモリ２１ｂの負側電源配線に接続され、ドレインに電源ＶＳＳを印加されており、ゲート，ソース間電圧ＶＧＳが閾値電圧ＶＴＨ（例えば０．３Ｖ）を超えたときにオンする。ＳＷ２，ＳＷ３それぞれは電源制御部２６の制御でオン／オフの切り替えを行う。【００７０】
ＭＯＳトランジスタＳＷ２はオンによりグローバル電源配線２４に接続されてプロセッサブロック２１の論理回路部２１ａ及びメモリ２１ｂに電源ＶＳＳを供給する。ＭＯＳトランジスタＳＷ３はオンによりグローバル電源配線２４に接続されてプロセッサブロック２１の論理回路部２１ａ及びメモリ２１ｂに電源ＶＳＳを供給する。【００７１】
なお、グローバル電源配線２３は、プロセッサブロック２１の論理回路部２１ａ及びメモリ２１ｂ、論理演算ブロック２２の論理回路部２２ａ及びメモリ２２ｂに常時、電源ＶＤＤ１を供給する。【００７２】
ＭＯＳトランジスタＳＷ１０のソースはＭＯＳトランジスタＳＷ３のドレインと接続されることでＭＯＳトランジスタＳＷ１０，ＳＷ３は縦型接続されており、ＭＯＳトランジスタＳＷ２がオフ、かつ、ＭＯＳトランジスタＳＷ３のオン時に、グローバル電源配線２３からの電源ＶＤＤ１がプロセッサブロック２１の論理回路部２１ａ及びメモリ２２ｂを通し、ＭＯＳトランジスタＳＷ１０のオン抵抗により電圧約０．３Ｖだけ降下されて電源ＶＳＳに流れる。【００７３】
通常動作時は、ＳＷ２，ＳＷ３のゲートにハイレベル（３．３Ｖ）が供給され、ＳＷ２がオンすることで、プロセッサブロック２１には、通常動作可能な電圧ＶＤＤ１（１．２Ｖ）が供給される。このとき、ＳＷ３もオンするが、ＭＯＳトランジスタＳＷ１０のソース電圧が１．２Ｖでゲート，ソース間電圧ＶＧＳが閾値電圧ＶＴＨ未満であるためにＳＷ１０がオフする。【００７４】
非動作時（リセット動作なし）には、ＳＷ２のゲートにローレベル（０Ｖ）が供給され、ＳＷ３のゲートにハイレベルが供給される。これにより、プロセッサブロック２１の論理回路部２１ａ及びメモリ２１ｂには、ＭＯＳトランジスタＳＷ１０のオン抵抗により電圧約０．３Ｖだけ降下された保持動作可能な下限電圧（０．９Ｖ）が供給され、リーク電流を低減した状態で保持される。【００７５】
更に、非動作時（リセット動作あり）には、ＳＷ２，ＳＷ３のゲートにローレベル（０Ｖ）が供給され、ＳＷ２，ＳＷ３がオフすることでプロセッサブロック２１は、電源ＶＳＳと完全に遮断され、完全停止（消費電力０）となる。【００７６】
<第５実施形態>
図１０は、本発明の半導体集積回路におけるプロセッサブロックの第５実施形態の構成図を示す。なお、プロセッサ以外の論理演算ブロック２２については第１実施形態と同一構成である。第４実施形態と異なる点はＳＷ２を電源ＶＤＤ１側に設けた点である。【００７７】
同図中、プロセッサブロック２１は論理回路部２１ａとメモリ２１ｂを有している。グローバル電源配線２３はＬＳＩチップ２０内の論理回路部とメモリが通常動作可能な電圧である例えば１．２Ｖの電源ＶＤＤ１を供給し、グローバル電源配線２４は例えば０Ｖの電源ＶＳＳを供給し、グローバル電源配線２５は設けられていない。【００７８】
ｎチャネルＭＯＳトランジスタＳＷ２，ＳＷ３それぞれはゲートに電源ＶＤＤ１より高い例えば電圧３．３Ｖを印加されたときオンする。ｎチャネルＭＯＳトランジスタＳＷ１０はゲートとドレインを論理回路部２１ａとメモリ２１ｂの負側電源配線に接続され、ドレインに電源ＶＳＳを印加されており、ゲート，ソース間電圧ＶＧＳが閾値電圧ＶＴＨ（例えば０．３Ｖ）を超えたときにオンする。ＳＷ２，ＳＷ３それぞれは電源制御部２６の制御でオン／オフの切り替えを行う。【００７９】
ＭＯＳトランジスタＳＷ２はオンによりグローバル電源配線２３に接続されてプロセッサブロック２１の論理回路部２１ａ及びメモリ２１ｂに電源ＶＤＤ１を供給する。ＭＯＳトランジスタＳＷ３はオンによりグローバル電源配線２４に接続されてプロセッサブロック２１の論理回路部２１ａ及びメモリ２１ｂに電源ＶＳＳを供給する。【００８０】
ＭＯＳトランジスタＳＷ１０のソースはグローバル電源配線２３と接続されており、ＭＯＳトランジスタＳＷ２がオフ、かつ、ＭＯＳトランジスタＳＷ３のオン時に、グローバル電源配線２３からの電源ＶＤＤ１がプロセッサブロック２１の論理回路部２１ａ及びメモリ２２ｂを通して電源ＶＳＳに流れる。【００８１】
通常動作時は、ＳＷ２，ＳＷ３のゲートにハイレベル（３．３Ｖ）が供給され、ＳＷ２，ＳＷ３がオンすることで、プロセッサブロック２１には、通常動作可能な電圧ＶＤＤ１（１．２Ｖ）が供給される。このとき、ＭＯＳトランジスタＳＷ１０のソース電圧が１．２Ｖでゲート，ソース間電圧ＶＧＳが閾値電圧ＶＴＨ未満であるためにＳＷ１０がオフする。【００８２】
非動作時（リセット動作なし）には、ＳＷ２のゲートにハイレベルが供給され、ＳＷ３のゲートにローレベル（０Ｖ）が供給される。これにより、プロセッサブロック２１の論理回路部２１ａ及びメモリ２１ｂには、ＭＯＳトランジスタＳＷ１０のオン抵抗により電圧約０．３Ｖだけ降下された保持動作可能な下限電圧（０．９Ｖ）が供給され、リーク電流を低減した状態で保持される。【００８３】
更に、非動作時（リセット動作あり）には、ＳＷ２，ＳＷ３のゲートにローレベル（０Ｖ）が供給され、ＳＷ２，ＳＷ３がオフすることでプロセッサブロック２１は、電源ＶＳＳと完全に遮断され、完全停止（消費電力０）となる。【００８４】
<第６実施形態>
図１１は、本発明の半導体集積回路の第６実施形態の構成図を示す。この実施形態で第１実施形態（図２）と異なる点は、ｐチャネルＭＯＳトランジスタＳＷ１１，ＳＷ１２，ＳＷ１３，ＳＷ２０を用いる点である。【００８５】
同図中、ＬＳＩチップ２０内には、プロセッサブロック２１と、プロセッサ以外の論理演算ブロック２２が設けられている。プロセッサブロック２１は論理回路部２１ａとメモリ２１ｂを有し、論理演算ブロック２２は論理回路部２２ａとメモリ２２ｂを有している。【００８６】
グローバル電源配線２３はＬＳＩチップ２０内の論理回路部とメモリが通常動作可能な電圧である例えば１．２Ｖの電源ＶＤＤ１を供給し、グローバル電源配線２４は例えば０Ｖの電源ＶＳＳを供給し、グローバル電源配線２５は論理回路部とメモリが保持動作可能な下限電圧（例えば０．９Ｖ）より若干高めの電圧である例えば１．０Ｖの電源ＶＤＤ２を供給する。【００８７】
ｐチャネルＭＯＳトランジスタＳＷ１１〜ＳＷ１３それぞれはゲートに電源ＶＳＳ（０Ｖ）を印加されたときオンし、電源ＶＤＤ１より高い例えば電圧３．３Ｖを印加されたときオフする。ＳＷ２０はゲートとドレインをＳＷ１３のソースに接続されており、ゲート，ソース間電圧ＶＧＳが閾値電圧ＶＴＨ（例えば０．１Ｖ）を超えたときにオンする。ＳＷ１１〜ＳＷ１３それぞれは電源制御部２６の制御でオン／オフの切り替えを行う。【００８８】
ＭＯＳトランジスタＳＷ１１はオンによりグローバル電源配線２３から論理演算ブロック２２の論理回路部２２ａ及びメモリ２２ｂに電源ＶＤＤ１を供給する。ＭＯＳトランジスタＳＷ１２はオンによりグローバル電源配線２３からプロセッサブロック２１の論理回路部２１ａ及びメモリ２１ｂに電源ＶＤＤ１を供給する。【００８９】
なお、グローバル電源配線２４は、プロセッサブロック２１の論理回路部２１ａ及びメモリ２１ｂ、論理演算ブロック２２の論理回路部２２ａ及びメモリ２２ｂに常時、電源ＶＳＳを供給する。【００９０】
ＭＯＳトランジスタＳＷ２０のドレインはＭＯＳトランジスタＳＷ１３のソースと接続されることでＭＯＳトランジスタＳＷ２０，ＳＷ１３は縦型接続されており、ＭＯＳトランジスタＳＷ１２がオフ、かつ、ＭＯＳトランジスタＳＷ１３のオン時に、グローバル電源配線２５から電源ＶＤＤ２がＭＯＳトランジスタＳＷ２０のオン抵抗により電圧約０．１Ｖだけ降下されてプロセッサブロック２１の論理回路部２１ａ及びメモリ２１ｂに供給される。【００９１】
ここで、電源ＶＤＤ２のグローバル電源配線２５及びＭＯＳトランジスタＳＷ１３は、プロセッサブロック２１の保持専用であるため、グローバル電源配線２３に比してグローバル電源配線２５を細くでき、ＭＯＳトランジスタＳＷ１２に比してＭＯＳトランジスタＳＷ１３の構成面積を小さくでき、著しい面積増加を伴うことはない。【００９２】
通常動作時は、ＳＷ１１，ＳＷ１２，ＳＷ１３のゲートには、ローレベル（０Ｖ）が供給され、ＳＷ１１，ＳＷ１２がオンすることで、プロセッサブロック２１，論理演算ブロック２２には、通常動作可能な電圧ＶＤＤ１（１．２Ｖ）が供給される。このとき、ＳＷ１３もオンするが、ＭＯＳトランジスタＳＷ２０のドレイン電圧が１．２Ｖでゲート，ソース間電圧ＶＧＳが閾値電圧ＶＴＨ未満であるためにＳＷ２０がオフし、プロセッサブロック２１は電源ＶＤＤ２からは遮断される。【００９３】
非動作時（リセット動作なし）には、ＳＷ１１，ＳＷ１２のゲートにハイレベル（３．３Ｖ）が供給され、ＳＷ１１，ＳＷ１２がオフすることで、論理演算ブロック２２は、電源ＶＤＤ１と完全に遮断され、プロセッサブロック２１は消費電力０の完全停止となる。【００９４】
しかし、ＳＷ１３のゲートにはローレベル（０Ｖ）が供給されて、ＳＷ１３はオンのままであるため論理演算ブロック２２は完全に遮断されず、論理演算ブロック２２には保持動作可能な下限電圧（０．９Ｖ）が供給され続け、リーク電流を低減した状態で保持される。【００９５】
更に、非動作時（リセット動作あり）には、ＳＷ１１，ＳＷ１２，ＳＷ１３のゲートにハイレベルが供給され、ＳＷ１１，ＳＷ１２，ＳＷ１３がオフすることで、プロセッサブロック２１，論理演算ブロック２２は、電源ＶＤＤ１，電源ＶＤＤ２と完全に遮断され、完全停止（消費電力０）となる。【００９６】
復帰時は、ＳＷ１，ＳＷ２，ＳＷ３をオンし、初期動作と同様に、プロセッサブロック２１はファームウエアの読み込み動作から実行するリセット動作の立上げ時間が必要となるが、非動作時間に対して動作時間が十分短いため、立上げ時間を無視できる。【００９７】
<第７実施形態>
図１２は、本発明の半導体集積回路におけるプロセッサブロックの第７実施形態の構成図を示す。この実施形態で第３実施形態（図８）と異なる点は、ｐチャネルＭＯＳトランジスタＳＷ１２，ＳＷ１３，ＳＷ３０を用いる点である。なお、論理演算ブロック２２についてもＳＷ１の代りにｐチャネルＭＯＳトランジスタＳＷ１１を用いる。【００９８】
同図中、プロセッサブロック２１は論理回路部２１ａとメモリ２１ｂを有している。グローバル電源配線２３はＬＳＩチップ２０内の論理回路部とメモリが通常動作可能な電圧である例えば１．２Ｖの電源ＶＤＤ１を供給し、グローバル電源配線２４は例えば０Ｖの電源ＶＳＳを供給し、グローバル電源配線２５は設けられていない。【００９９】
ｎチャネルＭＯＳトランジスタＳＷ１２，ＳＷ１３それぞれはゲートに電源ＶＳＳ（０Ｖ）を印加されたときオンし、電源ＶＤＤ１より高い例えば電圧３．３Ｖを印加されたときオフする。ＳＷ３０はゲートとドレインをＳＷ１３のソースに接続されており、ゲート，ソース間電圧ＶＧＳが閾値電圧ＶＴＨ（例えば０．３Ｖ）を超えたときにオンする。ＳＷ１２，ＳＷ１３それぞれは電源制御部２６の制御でオン／オフの切り替えを行う。【０１００】
ＭＯＳトランジスタＳＷ１２はオンによりグローバル電源配線２３からプロセッサブロック２１の論理回路部２１ａ及びメモリ２１ｂに電源ＶＤＤ１を供給する。ＭＯＳトランジスタＳＷ１３はオンによりグローバル電源配線２３からプロセッサブロック２１の論理回路部２１ａ及びメモリ２１ｂに電源ＶＤＤ１を供給する。【０１０１】
なお、グローバル電源配線２４は、プロセッサブロック２１の論理回路部２１ａ及びメモリ２１ｂ、論理演算ブロック２２の論理回路部２２ａ及びメモリ２２ｂに常時、電源ＶＳＳを供給する。【０１０２】
ＭＯＳトランジスタＳＷ３０のドレインはＭＯＳトランジスタＳＷ３のソースと接続されることでＭＯＳトランジスタＳＷ３０，ＳＷ１３は縦型接続されており、ＭＯＳトランジスタＳＷ１２がオフ、かつ、ＭＯＳトランジスタＳＷ１３のオン時に、グローバル電源配線２３から電源ＶＤＤ１がＭＯＳトランジスタＳＷ３０のオン抵抗により電圧約０．３Ｖだけ降下されてプロセッサブロック２１の論理回路部２１ａ及びメモリ２２ｂに供給される。【０１０３】
通常動作時は、ＳＷ１２，ＳＷ１３のゲートにローレベル（０Ｖ）が供給され、ＳＷ１２がオンすることで、プロセッサブロック２１には、通常動作可能な電圧ＶＤＤ１（１．２Ｖ）が供給される。このとき、ＳＷ１３もオンするが、ＭＯＳトランジスタＳＷ３０のドレイン電圧が１．２Ｖでゲート，ソース間電圧ＶＧＳが閾値電圧ＶＴＨ未満であるためにＳＷ３０がオフする。【０１０４】
非動作時（リセット動作なし）には、ＳＷ１２のゲートにハイレベル（３．３Ｖ）が供給され、ＳＷ１３のゲートにローレベルが供給される。これにより、プロセッサブロック２１の論理回路部２１ａ及びメモリ２１ｂには、ＭＯＳトランジスタＳＷ３０のオン抵抗により電圧約０．３Ｖだけ降下された保持動作可能な下限電圧（０．９Ｖ）が供給され、リーク電流を低減した状態で保持される。【０１０５】
更に、非動作時（リセット動作あり）には、ＳＷ１２，ＳＷ１３のゲートにハイレベル（３．３Ｖ）が供給され、ＳＷ１２，ＳＷ１３がオフすることでプロセッサブロック２１は、電源ＶＤＤ１と完全に遮断され、完全停止（消費電力０）となる。【０１０６】
<第８実施形態>
図１３は、本発明の半導体集積回路におけるプロセッサブロックの第８実施形態の構成図を示す。この実施形態で第４実施形態（図９）と異なる点は、ｐチャネルＭＯＳトランジスタＳＷ３０を用いる点である。【０１０７】
同図中、プロセッサブロック２１は論理回路部２１ａとメモリ２１ｂを有している。グローバル電源配線２３はＬＳＩチップ２０内の論理回路部とメモリが通常動作可能な電圧である例えば１．２Ｖの電源ＶＤＤ１を供給し、グローバル電源配線２４は例えば０Ｖの電源ＶＳＳを供給し、グローバル電源配線２５は設けられていない。【０１０８】
ｎチャネルＭＯＳトランジスタＳＷ２，ＳＷ３それぞれはゲートに電源ＶＤＤ１より高い例えば電圧３．３Ｖを印加されたときオンする。ｎチャネルＭＯＳトランジスタＳＷ３０はゲートとドレインを論理回路部２１ａとメモリ２１ｂの負側電源配線に接続され、ドレインに電源ＶＳＳを印加されており、ゲート，ソース間電圧ＶＧＳが閾値電圧ＶＴＨ（例えば０．３Ｖ）を超えたときにオンする。ＳＷ２，ＳＷ３それぞれは電源制御部２６の制御でオン／オフの切り替えを行う。【０１０９】
ＭＯＳトランジスタＳＷ２はオンによりグローバル電源配線２４に接続されてプロセッサブロック２１の論理回路部２１ａ及びメモリ２１ｂに電源ＶＳＳを供給する。ＭＯＳトランジスタＳＷ３はオンによりグローバル電源配線２４に接続されてプロセッサブロック２１の論理回路部２１ａ及びメモリ２１ｂに電源ＶＳＳを供給する。【０１１０】
なお、グローバル電源配線２３は、プロセッサブロック２１の論理回路部２１ａ及びメモリ２１ｂ、論理演算ブロック２２の論理回路部２２ａ及びメモリ２２ｂに常時、電源ＶＤＤ１を供給する。【０１１１】
ＭＯＳトランジスタＳＷ３０のソースはＭＯＳトランジスタＳＷ３のドレインと接続されることでＭＯＳトランジスタＳＷ３０，ＳＷ３は縦型接続されており、ＭＯＳトランジスタＳＷ２がオフ、かつ、ＭＯＳトランジスタＳＷ３のオン時に、グローバル電源配線２３からの電源ＶＤＤ１がプロセッサブロック２１の論理回路部２１ａ及びメモリ２２ｂを通し、ＭＯＳトランジスタＳＷ３０のオン抵抗により電圧約０．３Ｖだけ降下されて電源ＶＳＳに流れる。【０１１２】
通常動作時は、ＳＷ２，ＳＷ３のゲートにハイレベル（３．３Ｖ）が供給され、ＳＷ２がオンすることで、プロセッサブロック２１には、通常動作可能な電圧ＶＤＤ１（１．２Ｖ）が供給される。このとき、ＳＷ３もオンするが、ＭＯＳトランジスタＳＷ３０のドレイン電圧が１．２Ｖでゲート，ソース間電圧ＶＧＳが閾値電圧ＶＴＨ未満であるためにＳＷ３０がオフする。【０１１３】
非動作時（リセット動作なし）には、ＳＷ２のゲートにローレベル（０Ｖ）が供給され、ＳＷ３のゲートにハイレベルが供給される。これにより、プロセッサブロック２１の論理回路部２１ａ及びメモリ２１ｂには、ＭＯＳトランジスタＳＷ３０のオン抵抗により電圧約０．３Ｖだけ降下された保持動作可能な下限電圧（０．９Ｖ）が供給され、リーク電流を低減した状態で保持される。【０１１４】
更に、非動作時（リセット動作あり）には、ＳＷ２，ＳＷ３のゲートにローレベル（０Ｖ）が供給され、ＳＷ２，ＳＷ３がオフすることでプロセッサブロック２１は、電源ＶＳＳと完全に遮断され、完全停止（消費電力０）となる。【０１１５】
<第９実施形態>
図１４は、本発明の半導体集積回路におけるプロセッサブロックの第９実施形態の構成図を示す。この実施形態で第４実施形態（図９）と異なる点は、ゲート電圧３．３Ｖでオンしリーク電流の小さなＳＷ２，ＳＷ３の代りに、ゲート電圧１．２Ｖでオンする通常のトランジスタよりゲート長を長くしてリーク電流をＳＷ２，ＳＷ３並に小さくしたゲート電圧１．２ＶでオンするｎチャネルＭＯＳトランジスタＳＷ２２，２３を用いる点である。なお、論理演算ブロック２２についてもＳＷ１の代りにＳＷ２２と同様のｎチャネルＭＯＳトランジスタＳＷ２１を用いる。【０１１６】
同図中、プロセッサブロック２１は論理回路部２１ａとメモリ２１ｂを有している。グローバル電源配線２３はＬＳＩチップ２０内の論理回路部とメモリが通常動作可能な電圧である例えば１．２Ｖの電源ＶＤＤ１を供給し、グローバル電源配線２４は例えば０Ｖの電源ＶＳＳを供給し、グローバル電源配線２５は設けられていない。【０１１７】
ｎチャネルＭＯＳトランジスタＳＷ２２，ＳＷ２３それぞれはゲートに１．２Ｖを印加されたときオンする。ｎチャネルＭＯＳトランジスタＳＷ１０はゲートとドレインを論理回路部２１ａとメモリ２１ｂの負側電源配線に接続され、ドレインに電源ＶＳＳを印加されており、ゲート，ソース間電圧ＶＧＳが閾値電圧ＶＴＨ（例えば０．３Ｖ）を超えたときにオンする。ＳＷ２２，ＳＷ２３それぞれは電源制御部２６の制御でオン／オフの切り替えを行う。【０１１８】
ＭＯＳトランジスタＳＷ２２はオンによりグローバル電源配線２４に接続されてプロセッサブロック２１の論理回路部２１ａ及びメモリ２１ｂに電源ＶＳＳを供給する。ＭＯＳトランジスタＳＷ２３はオンによりグローバル電源配線２４に接続されてプロセッサブロック２１の論理回路部２１ａ及びメモリ２１ｂに電源ＶＳＳを供給する。【０１１９】
なお、グローバル電源配線２３は、プロセッサブロック２１の論理回路部２１ａ及びメモリ２１ｂ、論理演算ブロック２２の論理回路部２２ａ及びメモリ２２ｂに常時、電源ＶＤＤ１を供給する。【０１２０】
ＭＯＳトランジスタＳＷ１０のソースはＭＯＳトランジスタＳＷ２３のドレインと接続されることでＭＯＳトランジスタＳＷ１０，ＳＷ２３は縦型接続されており、ＭＯＳトランジスタＳＷ２２がオフ、かつ、ＭＯＳトランジスタＳＷ２３のオン時に、グローバル電源配線２３からの電源ＶＤＤ１がプロセッサブロック２１の論理回路部２１ａ及びメモリ２２ｂを通し、ＭＯＳトランジスタＳＷ１０のオン抵抗により電圧約０．３Ｖだけ降下されて電源ＶＳＳに流れる。【０１２１】
通常動作時は、ＳＷ２２，ＳＷ２３のゲートにハイレベル（１．２Ｖ）が供給され、ＳＷ２２がオンすることで、プロセッサブロック２１には、通常動作可能な電圧ＶＤＤ１（１．２Ｖ）が供給される。このとき、ＳＷ２３もオンするが、ＭＯＳトランジスタＳＷ１０のドレイン電圧が１．２Ｖでゲート，ソース間電圧ＶＧＳが閾値電圧ＶＴＨ未満であるためにＳＷ１０がオフする。【０１２２】
非動作時（リセット動作なし）には、ＳＷ２２のゲートにローレベル（０Ｖ）が供給され、ＳＷ２３のゲートにハイレベルが供給される。これにより、プロセッサブロック２１の論理回路部２１ａ及びメモリ２１ｂには、ＭＯＳトランジスタＳＷ１０のオン抵抗により電圧約０．３Ｖだけ降下された保持動作可能な下限電圧（０．９Ｖ）が供給され、リーク電流を低減した状態で保持される。【０１２３】
更に、非動作時（リセット動作あり）には、ＳＷ２２，ＳＷ２３のゲートにローレベル（０Ｖ）が供給され、ＳＷ２２，ＳＷ２３がオフすることでプロセッサブロック２１は、電源ＶＳＳと完全に遮断され、完全停止（消費電力０）となる。【０１２４】
<第１０実施形態>
図１５は、本発明の半導体集積回路におけるプロセッサブロックの第１０実施形態の構成図を示す。なお、プロセッサ以外の論理演算ブロック２２については第１実施形態と同一構成である。第５実施形態（図１０）と異なる点は、ゲート電圧３．３Ｖでオンしリーク電流の小さなＳＷ２，ＳＷ３の代りに、ゲート電圧１．２Ｖでオンする通常のトランジスタよりゲート長を長くしてリーク電流をＳＷ２並に小さくしたゲート電圧１．２ＶでオフするｐチャネルＭＯＳトランジスタＳＷ３２，ゲート電圧１．２ＶでオンするｎチャネルＭＯＳトランジスタＳＷ３３を用いる点である。なお、論理演算ブロック２２についてもＳＷ１の代りにＳＷ３３と同様のｎチャネルＭＯＳトランジスタＳＷ２１を用いる。【０１２５】
同図中、プロセッサブロック２１は論理回路部２１ａとメモリ２１ｂを有している。グローバル電源配線２３はＬＳＩチップ２０内の論理回路部とメモリが通常動作可能な電圧である例えば１．２Ｖの電源ＶＤＤ１を供給し、グローバル電源配線２４は例えば０Ｖの電源ＶＳＳを供給し、グローバル電源配線２５は設けられていない。【０１２６】
ｐチャネルＭＯＳトランジスタＳＷ３２はゲートに１．２Ｖを印加されたときオフし、ｎチャネルＭＯＳトランジスタＳＷ３３はゲートに１．２Ｖを印加されたときオンする。ｎチャネルＭＯＳトランジスタＳＷ１０はゲートとドレインを論理回路部２１ａとメモリ２１ｂの負側電源配線に接続され、ドレインに電源ＶＳＳを印加されており、ゲート，ソース間電圧ＶＧＳが閾値電圧ＶＴＨ（例えば０．３Ｖ）を超えたときにオンする。ＳＷ３２，ＳＷ３３それぞれは電源制御部２６の制御でオン／オフの切り替えを行う。【０１２７】
ＭＯＳトランジスタＳＷ３２はオンによりグローバル電源配線２３に接続されてプロセッサブロック２１の論理回路部２１ａ及びメモリ２１ｂに電源ＶＤＤ１を供給する。ＭＯＳトランジスタＳＷ３３はオンによりグローバル電源配線２４に接続されてプロセッサブロック２１の論理回路部２１ａ及びメモリ２１ｂに電源ＶＳＳを供給する。【０１２８】
ＭＯＳトランジスタＳＷ１０のソースはグローバル電源配線２３と接続されており、ＭＯＳトランジスタＳＷ３２がオフ、かつ、ＭＯＳトランジスタＳＷ３３のオン時に、グローバル電源配線２３からの電源ＶＤＤ１がプロセッサブロック２１の論理回路部２１ａ及びメモリ２２ｂを通して電源ＶＳＳに流れる。【０１２９】
通常動作時は、ＳＷ３２にローレベル（０Ｖ），ＳＷ３のゲートにハイレベル（１．２Ｖ）が供給され、ＳＷ３２，ＳＷ３３がオンすることで、プロセッサブロック２１には、通常動作可能な電圧ＶＤＤ１（１．２Ｖ）が供給される。このとき、ＭＯＳトランジスタＳＷ１０のソース電圧が１．２Ｖでゲート，ソース間電圧ＶＧＳが閾値電圧ＶＴＨ未満であるためにＳＷ１０がオフする。【０１３０】
非動作時（リセット動作なし）には、ＳＷ３２のゲートにローレベルが供給され、ＳＷ３３のゲートにローレベル（０Ｖ）が供給される。これにより、プロセッサブロック２１の論理回路部２１ａ及びメモリ２１ｂには、ＭＯＳトランジスタＳＷ１０のオン抵抗により電圧約０．３Ｖだけ降下された保持動作可能な下限電圧（０．９Ｖ）が供給され、リーク電流を低減した状態で保持される。【０１３１】
更に、非動作時（リセット動作あり）には、ＳＷ３２のゲートにハイレベル、ＳＷ３３のゲートにローレベルが供給され、ＳＷ２，ＳＷ３がオフすることでプロセッサブロック２１は、電源ＶＳＳと完全に遮断され、完全停止（消費電力０）となる。【０１３２】
<第１１実施形態>
図１６は、本発明の半導体集積回路におけるプロセッサブロックの第１１実施形態の構成図を示す。なお、プロセッサ以外の論理演算ブロック２２については第１実施形態と同一構成である。第５実施形態（図１０）と異なる点は、ｐチャネルＭＯＳトランジスタＳＷ１２，ＳＷ３０を用いる点である。なお、論理演算ブロック２２についてもＳＷ１の代りにｐチャネルＭＯＳトランジスタＳＷ１１を用いる。【０１３３】
同図中、プロセッサブロック２１は論理回路部２１ａとメモリ２１ｂを有している。グローバル電源配線２３はＬＳＩチップ２０内の論理回路部とメモリが通常動作可能な電圧である例えば１．２Ｖの電源ＶＤＤ１を供給し、グローバル電源配線２４は例えば０Ｖの電源ＶＳＳを供給し、グローバル電源配線２５は設けられていない。【０１３４】
ｐチャネルＭＯＳトランジスタＳＷ１２はゲートに３．３Ｖを印加されたときオフし、ｎチャネルＭＯＳトランジスタＳＷ３はゲートに３．３Ｖを印加されたときオンする。ＳＷ３０はゲートとドレインをＳＷ１３のソースに接続されており、ゲート，ソース間電圧ＶＧＳが閾値電圧ＶＴＨ（例えば０．３Ｖ）を超えたときにオンする。ＳＷ３，ＳＷ１２それぞれは電源制御部２６の制御でオン／オフの切り替えを行う。【０１３５】
ＭＯＳトランジスタＳＷ１２はオンによりグローバル電源配線２３に接続されてプロセッサブロック２１の論理回路部２１ａ及びメモリ２１ｂに電源ＶＤＤ１を供給する。ＭＯＳトランジスタＳＷ３はオンによりグローバル電源配線２４に接続されてプロセッサブロック２１の論理回路部２１ａ及びメモリ２１ｂに電源ＶＳＳを供給する。【０１３６】
ＭＯＳトランジスタＳＷ３０のソースはグローバル電源配線２３と接続されており、ＭＯＳトランジスタＳＷ１２がオフ、かつ、ＭＯＳトランジスタＳＷ３のオン時に、グローバル電源配線２３からの電源ＶＤＤ１がプロセッサブロック２１の論理回路部２１ａ及びメモリ２２ｂを通して電源ＶＳＳに流れる。【０１３７】
通常動作時は、ＳＷ１２にローレベル（０Ｖ），ＳＷ３のゲートにハイレベル（３．３Ｖ）が供給され、ＳＷ１２，ＳＷ３がオンすることで、プロセッサブロック２１には、通常動作可能な電圧ＶＤＤ１（１．２Ｖ）が供給される。このとき、ＭＯＳトランジスタＳＷ３０のドレイン電圧が１．２Ｖでゲート，ソース間電圧ＶＧＳが閾値電圧ＶＴＨ未満であるためにＳＷ３０がオフする。【０１３８】
非動作時（リセット動作なし）には、ＳＷ１２のゲートにローレベルが供給され、ＳＷ３のゲートにローレベルが供給される。これにより、プロセッサブロック２１の論理回路部２１ａ及びメモリ２１ｂには、ＭＯＳトランジスタＳＷ３０のオン抵抗により電圧約０．３Ｖだけ降下された保持動作可能な下限電圧（０．９Ｖ）が供給され、リーク電流を低減した状態で保持される。【０１３９】
更に、非動作時（リセット動作あり）には、ＳＷ１２のゲートにハイレベル、ＳＷ３のゲートにローレベルが供給され、ＳＷ２，ＳＷ３がオフすることでプロセッサブロック２１は、電源ＶＳＳと完全に遮断され、完全停止（消費電力０）となる。【０１４０】
<第１２実施形態>
図１７は、本発明の半導体集積回路の第１２実施形態の構成図を示す。同図中、ＬＳＩチップ２０内には、プロセッサブロック２１と、プロセッサ以外の論理演算ブロック２２が設けられている。プロセッサブロック２１は論理回路部２１ａとメモリ２１ｂを有し、論理演算ブロック２２は論理回路部２２ａとメモリ２２ｂを有している。【０１４１】
プロセッサブロック２１の論理回路部２１ａには図示しないバックバイアス制御回路から端子２１ｃ，２１ｄにバックバイアス電圧ＶＢＰ，ＶＢＮが供給される。ＶＢＰはｐチャネルウェルに印加するバックバイアス電圧であり、ＶＢＮはｎチャネルウェルに印加するバックバイアス電圧である。【０１４２】
グローバル電源配線２３はＬＳＩチップ２０内の論理回路部とメモリが通常動作可能な電圧である例えば１．２Ｖの電源ＶＤＤ１を供給し、グローバル電源配線２４は例えば０Ｖの電源ＶＳＳを供給し、グローバル電源配線２５は論理回路部とメモリが保持動作可能な下限電圧（例えば０．９Ｖ）より若干高めの電圧である例えば１．０Ｖの電源ＶＤＤ２を供給する。【０１４３】
ｎチャネルＭＯＳトランジスタＳＷ１〜ＳＷ３それぞれはゲートに電源ＶＤＤ１より高い例えば電圧３．３Ｖを印加されたときオンするトランジスタである。このため、ＳＷ１〜ＳＷ３はゲートに電圧０Ｖを印加してオフしたときのリーク電流を、ゲート電圧１．２Ｖでオンする通常のトランジスタに比して低く抑えることができる。ＳＷ１〜ＳＷ３それぞれは電源制御部２６の制御でオン／オフの切り替えを行う。【０１４４】
ｎチャネルＭＯＳトランジスタＳＷ０はゲートとドレインに電源ＶＤＤ２を印加されており、ゲート，ソース間電圧ＶＧＳが閾値電圧ＶＴＨ（例えば０．１Ｖ）を超えたときにオンする。【０１４５】
ＭＯＳトランジスタＳＷ１はオンによりグローバル電源配線２３から論理演算ブロック２２の論理回路部２２ａ及びメモリ２２ｂに電源ＶＤＤ１を供給する。ＭＯＳトランジスタＳＷ２はオンによりグローバル電源配線２３からプロセッサブロック２１の論理回路部２１ａ及びメモリ２１ｂに電源ＶＤＤ１を供給する。【０１４６】
なお、グローバル電源配線２４は、プロセッサブロック２１の論理回路部２１ａ及びメモリ２１ｂ、論理演算ブロック２２の論理回路部２２ａ及びメモリ２２ｂに常時、電源ＶＳＳを供給する。【０１４７】
ＭＯＳトランジスタＳＷ０のソースはＭＯＳトランジスタＳＷ３のドレインと接続されることでＭＯＳトランジスタＳＷ０，ＳＷ３は縦型接続されており、ＭＯＳトランジスタＳＷ２がオフ、かつ、ＭＯＳトランジスタＳＷ３のオン時に、グローバル電源配線２５から電源ＶＤＤ２がＭＯＳトランジスタＳＷ０のオン抵抗により電圧約０．１Ｖだけ降下されてプロセッサブロック２１の論理回路部２１ａ及びメモリ２１ｂに供給される。【０１４８】
通常動作時は、ＳＷ１〜ＳＷ４のゲートにハイレベル（３．３Ｖ）が供給され、ＳＷ２，ＳＷ４がオンすることで、プロセッサブロック３１には、通常動作可能な電圧ＶＤＤ１（１．２Ｖ）が供給される。このとき、ＳＷ３もオンするが、ＭＯＳトランジスタＳＷ０のソース電圧が１．２Ｖでゲート，ソース間電圧ＶＧＳが閾値電圧ＶＴＨ未満であるためにＳＷ０がオフし、プロセッサブロック３１は電源ＶＤＤ２からは遮断される。また、端子２１ｃ，２１ｄにＶＢＰ＝１．２Ｖ，ＶＢＮ＝０Ｖが供給される。【０１４９】
非動作時（リセット動作なし）には、ＳＷ２のゲートにローレベル（０Ｖ）が供給され、ＳＷ３，ＳＷ４のゲートにハイレベルが供給され、端子２１ｃ，２１ｄにＶＢＰ>１．２Ｖ，ＶＢＮ<０Ｖが供給される。これにより、プロセッサブロック２１には、ＭＯＳトランジスタＳＷ０のオン抵抗により電圧約０．１Ｖだけ降下された保持動作可能な下限電圧（０．９Ｖ）が供給され、リーク電流を低減した状態で保持される。また、端子２１ｃ，２１ｄにＶＢＰ>１．２Ｖ，ＶＢＮ<０Ｖを供給することにより、プロセッサブロック２１の論理回路部２１ａにおけるリーク電流を更に低減することができる。【０１５０】
更に、非動作時（リセット動作あり）には、ＳＷ１〜ＳＷ４のゲートにローレベル（０Ｖ）が供給され、ＳＷ１〜ＳＷ４がオフすることで論理演算ブロック２２，プロセッサブロック２１は、電源ＶＤＤ１，電源ＶＤＤ２と完全に遮断され、完全停止（消費電力０）となる。【０１５１】
なお、第３乃至第１１実施形態におけるプロセッサブロック２１の論理回路部２１ａにバックバイアス制御を行っても良く、プロセッサブロック２１をプロセッサブロック３１としてメモリ３１ｂのスリープ制御を行っても良く、更に、第１乃至第１１実施形態におけるプロセッサブロック２１の論理回路部２１ａにバックバイアス制御を行っても良く、上記実施形態に限定されるものではない。【０１５２】
このように、間欠動作を行うとき、非動作時間が短く高速復帰が要求される場合には、プロセッサブロックのみデータ保持可能な下限電圧を与え、非動作時間が長く高速復帰が必要とされない場合は、プロセッサブロックの電源を遮断することが可能な仕組みを実現することで、著しい面積増を伴うことなく、リーク電流電流の削減と、複数の復帰モードを実現することが可能となる。【０１５３】
なお、上記実施形態では、第２のスイッチ手段の一例としてＭＯＳトランジスタＳＷ２を用い、第３のスイッチ手段の一例としてＭＯＳトランジスタＳＷ３を用い、第４のスイッチ手段の一例としてＭＯＳトランジスタＳＷ０を用いている。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【手続補正書】
【提出日】平成22年1月18日(2010.1.18)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
プロセッサブロックとプロセッサ以外の論理演算ブロックを有しており間欠動作を行う半導体集積回路において、
前記プロセッサ以外の論理演算ブロックに通常動作用電圧を供給する第１のスイッチ手段と、
前記プロセッサブロックに通常動作用電圧を供給する第２のスイッチ手段と、
前記プロセッサブロックに前記通常動作用電圧より低いデータ保持用電圧を供給するための第３のスイッチ手段と、
前記第２のスイッチ手段がオフで前記第３のスイッチ手段がオンしているときにオンして前記プロセッサブロックに前記データ保持用電圧を供給する第４のスイッチ手段と、
を有することを特徴とする半導体集積回路。
【請求項２】
請求項１記載の半導体集積回路において、
前記第４のスイッチ手段は、電圧降下を生じることで前記データ保持用電圧を発生することを特徴とする半導体集積回路。
【請求項３】
請求項２記載の半導体集積回路において、
前記第２のスイッチ手段は、通常動作用電圧を供給する第１の電源配線に接続され、
前記第３及び第４のスイッチ手段は縦型接続されて、前記通常動作用電圧より低く、かつ、データ保持用電圧より高い電圧を供給する第２の電源配線に接続されたことを特徴とする半導体集積回路。
【請求項４】
請求項２記載の半導体集積回路において、
前記第２のスイッチ手段は、通常動作用電圧を供給する第１の電源配線に接続され、
前記第３及び第４のスイッチ手段は縦型接続されて、前記第１の電源配線に接続されたことを特徴とする半導体集積回路。
【請求項５】
請求項２記載の半導体集積回路において、
前記第２のスイッチ手段は、共通電圧を供給する第３の電源配線に接続され、
前記第３及び第４のスイッチ手段は縦型接続されて、前記第３の電源配線に接続されたことを特徴とする半導体集積回路。
【請求項６】
請求項２記載の半導体集積回路において、
前記第２のスイッチ手段は、共通電圧を供給する第３の電源配線に接続され、
前記第３のスイッチ手段は、前記通常動作用電圧より低く、かつ、データ保持用電圧より高い電圧を供給する第２の電源配線に接続され、
前記第４のスイッチ手段は、前記第３の電源配線に接続されたことを特徴とする半導体集積回路。
【請求項７】
請求項２記載の半導体集積回路において、
前記プロセッサブロックは、論理回路部とメモリを有し、
前記メモリは、スリープ信号を供給されると省電力のスリープモードとなることを特徴とする半導体集積回路。
【請求項８】
請求項２記載の半導体集積回路において、
前記プロセッサブロックは、論理回路部とメモリを有し、
前記論理回路部は、所定のバックバイアス電圧を供給されてリーク電流を低減することを特徴とする半導体集積回路。
【請求項９】
請求項２記載の半導体集積回路において、
前記間欠動作における非動作時間が所定の閾値未満のとき非動作のタイミングで前記第１及び第２のスイッチ手段をオフし、前記非動作時間が所定の閾値を超えるとき非動作のタイミングで前記第１及び第２及び第３のスイッチ手段をオフする電源制御手段を
有することを特徴とする半導体集積回路。
【国際調査報告】
2009019788.tif 000020
2009019788.tif 000021