(57)【特許請求の範囲】
【請求項１】
基板上に形成されていて複数の溝を有する整列部と、
前記溝の少なくとも一部に入っている線状半導体と、
前記溝内に形成され、前記線状半導体と接触し、かつ前記線状半導体の下に形成されている感光膜パターンと、
前記線状半導体と重畳する第１電極と、
前記線状半導体の両端と各々接続されている第２及び第３電極と、
を含む薄膜トランジスタ。
【請求項２】
前記線状半導体は、単結晶シリコンからなる縦芯と、前記縦芯を取り囲む絶縁膜と、前記絶縁膜を取り囲む導電体とを含む、請求項１に記載の薄膜トランジスタ。
【請求項３】
前記線状半導体の両端の前記絶縁膜及び導電体は除去されており、前記第２及び第３電極は前記縦芯と直接接触している、請求項２に記載の薄膜トランジスタ。
【請求項４】
基板と、
前記基板上に形成されていて溝を有する整列部と、
前記溝の少なくとも一部に入っている線状半導体と、
前記溝内に形成され、前記線状半導体と接触し、かつ前記線状半導体の下に形成されている感光膜パターンと、
前記線状半導体と重畳するゲート線と、
前記線状半導体の両端と各々接続されているデータ線及びドレイン電極と、
前記ドレイン電極と接続されている画素電極と、
を含む薄膜トランジスタ表示板。
【請求項５】
前記線状半導体は、単結晶シリコンからなる縦芯と、前記縦芯を取り囲む絶縁膜と、前記絶縁膜を取り囲む導電体とを含む、請求項４に記載の薄膜トランジスタ表示板。
【請求項６】
前記線状半導体の両端の前記絶縁膜及び導電体は除去されており、前記第２及び第３電極は前記縦芯と直接接触している、請求項５に記載の薄膜トランジスタ表示板。
【請求項７】
基板上に溝を有する整列部を形成する段階と、
前記溝に線状半導体を満たす段階と、
前記線状半導体と重畳するゲート線を形成する段階と、
前記ゲート線と絶縁されて交差し、前記線状半導体の両端と各々接続されているデータ線及びドレイン電極を形成する段階と、
前記ドレイン電極と接続されている画素電極を形成する段階と、
を含み、
前記線状半導体を満たす段階は、
前記線状半導体を含む感光剤を塗布して前記線状半導体を含む感光膜を形成する段階と、
前記線状半導体を含む感光膜をパターニングして、前記整列部と重畳し、線状半導体を含む感光膜パターンを形成する段階と、
前記線状半導体の下に形成されている感光膜パターンを除いて、前記線状半導体を含む感光膜パターンの感光剤を除去する段階と、
を含む薄膜トランジスタ表示板の製造方法。
【請求項８】
前記線状半導体は、単結晶シリコンからなる縦芯と、前記縦芯を取り囲む絶縁膜と、前記絶縁膜を取り囲む導電体とを含む、請求項７に記載の薄膜トランジスタ表示板の製造方法。
【請求項９】
前記整列部と重畳し、線状半導体を含む感光膜パターンを形成する段階で露出される前記線状半導体の前記絶縁膜及び前記導電体を除去する段階をさらに含む、請求項８に記載の薄膜トランジスタ表示板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ、薄膜トランジスタ表示板及びその製造方法に関し、より詳しくは、結晶質のシリコンを含む薄膜トランジスタ、薄膜トランジスタ表示板及びその製造方法に関する。
【背景技術】
【０００２】
一般に、薄膜トランジスタ（ｔｈｉｎ  ｆｉｌｍ  ｔｒａｎｓｉｓｔｏｒ、ＴＦＴ）は液晶表示装置や有機発光表示装置（ｏｒｇａｎｉｃ  ｌｉｇｈｔ  ｅｍｉｔｔｉｎｇ  ｄｉｓｐｌａｙ）などの平板表示装置において、各画素を独立的に駆動するためのスイッチング素子として使用される。薄膜トランジスタを含む薄膜トランジスタ表示板は、薄膜トランジスタとこれに接続されている画素電極の他にも、薄膜トランジスタに走査信号を伝達する走査信号線（またはゲート線）と、データ信号を伝達するデータ線などを含む。
【０００３】
薄膜トランジスタは、ゲート線に接続されているゲート電極と、データ線に接続されているソース電極と、画素電極に接続されているドレイン電極と、ソース電極とドレイン電極の間のゲート電極上に位置する半導体などからかり、ゲート線からの走査信号に基づいてデータ線からのデータ信号を画素電極に伝達する。この時、薄膜トランジスタの半導体は、多結晶シリコン（ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ  ｓｉｌｉｃｏｎ、ｐｏｌｙｓｉｌｉｃｏｎ）または非晶質シリコン（ａｍｏｒｐｈｏｕｓ  ｓｉｌｉｃｏｎ）で構成できる。
【０００４】
一般に、シリコンは結晶状態によって非晶質シリコンと結晶質シリコンに分けることができる。非晶質シリコンは、低い温度で蒸着して薄膜を形成することが可能であり、低い融点を有するガラスを基板として使用する表示装置に主に使用する。しかし、非晶質シリコンは、結晶質シリコンに比べて電界効果移動度（ｆｉｅｌｄ  ｅｆｆｅｃｔ  ｍｏｂｉｌｉｔｙ）が低いため、駆動回路を設計して表示装置用パネルに直接形成するチップ・イン・ガラス（Ｃｈｉｐ  Ｉｎ  Ｇｌａｓｓ）を実現できず、これによって製造費用が上昇する。
【０００５】
そして、多結晶シリコンは、非晶質シリコンに比べて電界効果移動度が優れているが、多結晶シリコンを形成するための工程が複雑である。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明が目的とする技術的課題は、高い電気移動度を有すると同時に、製造費用を最小化することができる薄膜トランジスタ、薄膜トランジスタ表示板及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
前記目的を達成するための本発明による薄膜トランジスタの製造方法においては、線状半導体（ｎａｎｏ  ｗｉｒｅ）を利用して薄膜トランジスタの半導体を形成する。
具体的には、基板上に形成されていて複数の溝を有する整列部と、溝の少なくとも一部に入っている線状半導体と、溝内に形成され、線状半導体と接触し、かつ線状半導体の下に形成されている感光膜パターンと、線状半導体と重畳する第１電極と、線状半導体の両端と各々接続されている第２及び第３電極とを含む。
【０００８】
ここで、線状半導体は、単結晶シリコンからなる縦芯と、縦芯を取り囲む絶縁膜と、絶縁膜を取り囲む導電体とを含むことが好ましい。
そして、線状半導体の両端の絶縁膜及び導電体は除去されており、第２及び第３電極は縦芯と直接接触していることが好ましい。
また、溝の高さは、２μｍ以下に形成されていることが好ましい。
【０００９】
また、溝の幅は、２〜４μｍに形成されていることが好ましい。
前記他の目的を達成するための本発明による薄膜トランジスタ表示板は、基板と、基板上に形成されていて溝を有する整列部と、溝の少なくとも一部に入っている線状半導体と、溝内に形成され、線状半導体と接触し、かつ線状半導体の下に形成されている感光膜パターンと、線状半導体と重畳するゲート線と、線状半導体の両端と各々接続されているデータ線及びドレイン電極と、ドレイン電極と接続されている画素電極とを含む。
ここで、線状半導体は、単結晶シリコンからなる縦芯と、縦芯を取り囲む絶縁膜と、絶縁膜を取り囲む導電体とを含むことが好ましい。
【００１０】
ここで、線状半導体は、単結晶シリコンからなる縦芯と、縦芯を取り囲む絶縁膜と、絶縁膜を取り囲む導電体とを含むことが好ましい。
そして、線状半導体の両端の絶縁膜及び導電体は除去されており、第２及び第３電極は縦芯と直接接触していることが好ましい。
また、整列部は透明な有機物質からなることが好ましい。
【００１１】
また、溝の高さは、２μｍ以下に形成されていることが好ましい。
また、溝の幅は、２〜４μｍに形成されていることが好ましい。
前記他の目的を達成するための本発明による薄膜トランジスタ表示板の製造方法は、基板上に溝を有する整列部を形成する段階と、溝に線状半導体を満たす段階と、線状半導体と重畳するゲート線を形成する段階と、ゲート線と絶縁されて交差し、線状半導体の両端と各々接続されているデータ線及びドレイン電極を形成する段階と、ドレイン電極と接続されている画素電極を形成する段階とを含む。
【００１２】
ここで、線状半導体を満たす段階は、線状半導体を含む感光剤を塗布して、線状半導体を含む感光膜を形成する段階と、線状半導体を含む感光膜をパターニングして、整列部と重畳し、線状半導体を含む感光膜パターンを形成する段階と、線状半導体の下に形成されている感光膜パターンを除いて、線状半導体を含む感光膜パターンの感光剤を除去する段階とを含む。
そして、線状半導体は単結晶シリコンからなる縦芯と、縦芯を取り囲む絶縁膜と、絶縁膜を取り囲む導電体とを含むことが好ましい。
【００１３】
また、整列部と重畳し、線状半導体を含む感光膜パターンを形成する段階で露出される線状半導体の絶縁膜及び導電体を除去する段階をさらに含むことができる。
また、整列部は、感光性を有する透明な有機物質で形成することが好ましい。
また、溝の高さは、２μｍ以下に形成することが好ましい。
また、溝の幅は２〜４μｍに形成することが好ましい。
【発明の効果】
【００１４】
本発明によれば、線状半導体を利用して薄膜トランジスタを実現することによって、薄膜トランジスタの駆動能力を向上させることができる。従って、駆動回路を基板の上部に直接形成することができる。また、製造工程を単純化して製造費用を最小化することができる。
また、開口率を減少させずに複数の薄膜トランジスタを１つの画素に形成することができるので、薄膜トランジスタの不良による画素不良を最小化して、薄膜トランジスタ表示板の収率が向上する。
【発明を実施するための最良の形態】
【００１５】
添付した図面を参照して、本発明の実施形態について、本発明の属する技術分野における通常の知識を有する者が容易に実施できるように詳細に説明する。しかし、本発明は多様な相異する形態に実現でき、ここで説明する実施形態に限定されない。
図面において、いろいろな層及び領域を明確に表現するために厚さを拡大して示した。明細書全体にわたって類似な部分については同一の図面符号を付した。層、膜、領域、板などの部分が他の部分の上にあるとする時、これは他の部分のすぐ上にある場合だけでなく、その中間に他の部分がある場合も含む。逆に、ある部分が他の部分のすぐ上にあるとする時は、中間に他の部分がないことを意味する。
【００１６】
添付した図面を参照して、本発明の実施形態による薄膜トランジスタ及び薄膜トランジスタ表示板の製造方法について説明する。
以下、図１〜図３を参照して、本発明の実施形態による薄膜トランジスタを含む表示装置用薄膜トランジスタ表示板の一例について詳細に説明する。
図１は本発明の一実施形態による液晶表示装置用薄膜トランジスタ表示板の画素部分を示した配置図であり、図２は図１に示した薄膜トランジスタ表示板のII部分を拡大して示した配置図であり、図３は図１の薄膜トランジスタ表示板のIII-III'線による断面図であり、図４は図２のIV-IV'線による断面図である。
【００１７】
図１〜図４に示すように、透明な絶縁基板１１０上に透明な有機物質からなる複数の整列部８００が形成されている。整列部８００は複数の溝８１０を有し、この溝８１０は横方向及び縦方向に並んで規則的に配列されている。この時、溝８１０の高さＨは２μｍ以内に形成し、溝８１０の幅Ｌは２〜３μｍの範囲であることが好ましい。そして、整列部８００の平面パターンは、一辺の長さが４〜１０μｍの範囲であることが好ましい。
【００１８】
溝８１０には複数の線状半導体が溝８１０の長さ方向に沿って並んで満たされている。それぞれの線状半導体１５４は、単結晶からなる縦芯１５４ａと、縦芯１５４ａを取り囲んでいる絶縁膜１５４ｂと、絶縁膜１５４ｂを取り囲んでいる導電体１５４ｃとを含む。ここで、線状半導体１５４の両端に位置する絶縁膜１５４ｂ及び導電体１５４ｃの一部分は除去されて、縦芯１５４ａが露出される。
【００１９】
半導体の縦芯を取り囲んでいる絶縁膜１５４ｂは、薄膜トランジスタのゲート絶縁膜として用いられる。
基板１１０上には横に延在している複数のゲート線１２１及び維持電極線１３１が形成されている。ゲート線１２１はゲート信号を伝達し、下に突出していて、線状半導体１５４と重畳する複数のゲート電極１２４を有する。ゲート電極１２４は溝８１０に対して垂直方向に突出している。
【００２０】
そして、維持電極線１３１は、共通電極（図示せず）に印加される共通電圧など所定の電圧の印加を受け、下上に拡張されている維持電極１３３を有する。
ゲート線１２１及び維持電極線１３１は、モリブデン（Ｍｏ）やモリブデン合金などのモリブデン系金属、クロム（Ｃｒ）、チタニウム（Ｔｉ）、タンタル（Ｔａ）などの耐火性金属またはこれらの合金で形成することができる。しかし、これらは物理的性質が異なる２つの導電膜（図示せず）を含む多層膜構造を有することもできる。この場合、１つの導電膜は耐火性金属で構成し、他の導電膜は信号遅延や電圧降下を減らすことができるように低い比抵抗の金属、例えば、アルミニウム（Ａｌ）やアルミニウム合金などアルミニウム系金属、銀（Ａｇ）や銀合金など銀系金属、または銅（Ｃｕ）や銅合金など銅系金属で構成できる。このような組み合わせの例としては、アルミニウム（合金）下部膜と、クロムまたはモリブデン（合金）上部膜の二重膜がある。
【００２１】
ゲート線１２１の側面は基板１１０の表面に対して傾斜しており、その傾斜角は３０〜８０°であることが好ましい。
ゲート線１２１上には層間絶縁膜１６０が形成されている。層間絶縁膜１６０は、窒化ケイ素や酸化ケイ素などの無機絶縁物、有機絶縁物、低誘電率絶縁物などで形成される。低誘電率絶縁物の誘電定数は４．０以下であることが好ましく、プラズマ化学気相蒸着（ｐｌａｓｍａｅｎｈａｎｃｅｄ  ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ、ＰＥＣＶＤ）によって形成されるａ−Ｓｉ:Ｃ:Ｏ、ａ−Ｓｉ:Ｏ:Ｆなどがその例である。有機絶縁物のうちの感光性を有するものにて層間絶縁膜１６０を形成することもでき、層間絶縁膜１６０の表面を平坦に形成することができる。また、層間絶縁膜１６０は、線状半導体１５４の露出された部分を保護しながらも有機膜の長所を生かすことができるように、下部無機膜と上部有機膜の二重膜構造とすることができる。
【００２２】
層間絶縁膜１６０には、線状半導体１５４の両端部に位置した導電体１５４ｃ及び絶縁膜１５４ｂが除去されて露出されている縦芯１５４ａを露出する接触孔１６３、１６５が形成されている。
そして、層間絶縁膜１６０上には複数のデータ線１７１及び複数のドレイン電極１７５が形成されている。
【００２３】
データ信号を伝達するデータ線１７１は、主に縦方向に延在してゲート線１２１と交差し、接触孔１６３を通じて線状半導体１５４の縦芯１５４ａと接続されているソース電極１７３を含む。
データ線１７１の一端部は他の層または外部の駆動回路と接続するために面積が広いことがあり、データ信号を生成するデータ駆動回路（図示せず）が基板１１０上に集積される場合、データ線１７１がデータ駆動回路に直ちに接続される。
【００２４】
ドレイン電極１７５は、ソース電極１７３と離れていて、接触孔１６５を通じて線状半導体１５４の縦芯１５４ａと接続されている。データ線１７１及びドレイン電極１７５は、アルミニウム系金属、銀系金属、銅系金属、モリブデン系金属、クロム、チタニウム、タンタル及びこれらの合金などからなる導電膜を含む。これとは異なり、物理的性質が異なる２つの導電膜（図示せず）を含む多層膜構造を有することもできる。この場合、１つの導電膜は信号遅延や電圧降下を減らすことができるように低い比抵抗の金属、例えば、アルミニウム系金属、銀系金属、銅系金属から構成できる。また、他の導電膜は、他の物質、特にＩＴＯ（ｉｎｄｉｕｍ  ｔｉｎ  ｏｘｉｄｅ）及びＩＺＯ（ｉｎｄｉｕｍ  ｚｉｎｃ  ｏｘｉｄｅ）との物理的、化学的、電気的接触特性に優れた物質、例えば、モリブデン系金属、クロム、チタニウム、タンタルまたはこれらの合金などで構成できる。このような組み合わせの例としては、クロム下部膜とアルミニウム（合金）上部膜、アルミニウム（合金）下部膜とモリブデン（合金）上部膜がある。
【００２５】
データ線１７１及びドレイン電極１７５の側面も基板１００の表面に対して傾斜しており、その傾斜角は３０〜８０゜であることが好ましい。
データ線１７１、ドレイン電極１７５及び層間絶縁膜１６０上に保護膜１８０が形成されている。保護膜１８０は層間絶縁膜１６０と同一物質で作ることができ、ドレイン電極１７５を露出する複数の接触孔１８５を有する。
【００２６】
保護膜１８０上には、ＩＺＯまたはＩＴＯなどのような透明な導電物質、またはアルミニウムや銀など不透明な反射性導電物質からなる画素電極１９０が形成されている。
画素電極１９０は、接触孔１８５を通じてドレイン電極１７５と接続されており、ドレイン電極１７５からデータ電圧の印加を受ける。
データ電圧が印加された画素電極１９０は、共通電圧の印加を受ける共通電極と共に電場を生成することによって、２つの電極間の液晶層の液晶分子の方向を決定したり、２つの電極間の発光層（図示せず）に電流を流して発光させる。
【００２７】
画素電極１９０は、対向する表示板に形成されている共通電極（図示せず）とキャパシタ（以下、“液晶キャパシタ”という）をなして、薄膜トランジスタがターンオフされた後にも印加された電圧を維持しており、電圧維持能力を強化するために液晶キャパシタと並列に接続された他のキャパシタを設け、これをストレージキャパシタという。ストレージキャパシタは、維持電極線１３１と画素電極１９０を重畳させて形成する。ストレージキャパシタの静電容量、つまり、保持容量を増やすために、維持電極１３３は維持電極線１３１の他の部分に比べて幅が拡張されている。これとは異なって、ストレージキャパシタを画素電極１９０及びこれと隣接するゲート線１２１（これを前段ゲート線という）を重畳させて作ることもできる。
【００２８】
保護膜１８０を低誘電率の有機物質で形成する場合には、画素電極１９０をデータ線１７１及びゲート線１２１と重畳させることで、開口率を向上させることができる。
このような本実施形態による薄膜トランジスタは、高い移動度を有する単結晶シリコンからなる線状半導体１５４ａを用いるので、非晶質シリコンまたは多結晶シリコンを用いる薄膜トランジスタより向上した駆動能力を有する。したがって、薄膜トランジスタは画素に印加されるデータ電圧をオン／オフするスイッチング素子として使用できることは勿論のこと、ゲート駆動回路及びデータ駆動回路を構成する駆動素子として使用できる。従って、薄膜トランジスタ表示板に画素スイッチング用薄膜トランジスタを形成しながら、ゲート及びデータ駆動回路を共に実現することもできる。
【００２９】
以下、図１〜図４に示した薄膜トランジスタ表示板を製造する方法について、図５〜図１４Ｂと共に図１〜図４を参照して詳細に説明する。
図５は、図１〜図４に示した液晶表示装置の薄膜トランジスタ表示板を本発明の一実施形態によって製造する方法の中間段階での薄膜トランジスタ表示板の配置図であり、図６Ａ及び図６Ｂは、各々図５の薄膜トランジスタ表示板のVIA-VIA'線及びVIB-VIB'線による断面図であり、図７Ａ及び図７Ｂは、各々図６Ａ及び図６Ｂの次の段階での断面図であり、図８Ａ及び図８Ｂは、各々図７Ａ及び図７Ｂの次の段階での断面図であり、図９は、図８Ａ及び図８Ｂの次の段階での薄膜トランジスタ表示板の配置図であり、図１０Ａ及び図１０Ｂは、図９の薄膜トランジスタ表示板のXA-XA'線及びXB-XB'線による断面図であり、図１１は、図９の次の段階での配置図であり、図１２Ａ及び図１２Ｂは、図１１の薄膜トランジスタ表示板のXIIA-XIIA'線及びXIIB-XIIB'線による断面図であり、図１３は、図１１の次の段階での配置図であり、図１４Ａ及び図１４Ｂは、図１３のXIVA-XIVA'線及びXIVB-XIVB'線による断面図である。
【００３０】
まず、図５〜図６Ｂに示すように、透明な絶縁基板１１０上に感光性を有する有機物質にて有機膜を形成する。次に、写真工程でパターニングして溝８１０を有する整列部８００を形成する。溝８１０は基板１１０が露出するように形成するか、または溝８１０の底に有機物質の一部が残るように構成することもできる。
そして、整列部８００を形成するための有機膜が感光性を有しない場合には、感光膜パターンを利用した写真エッチング工程でパターニングして形成することができる。
【００３１】
次に、図７Ａ及び図７Ｂに示すように、基板１１０上に感光性を有する有機物質に線状半導体１５４が混入されている感光剤を塗布して感光膜を形成する。この時、線状半導体１５４は溝８１０の長さ方向に整列される。線状半導体１５４は、基板１１０と接触しているか、または感光膜中に浮遊している。
続いて、感光膜に写真工程を適用して感光膜パターンＰＲを形成する。感光膜パターンＰＲは薄膜トランジスタのチャンネル部分にだけ残され、線状半導体１５４の両端が露出される。
【００３２】
次に、感光膜パターンＰＲをエッチングマスクとして、線状半導体１５４の露出されている導電体１５４ｃと絶縁膜１５４ｂを除去する。
次に、図８Ａ及び図８Ｂに示すように、乾式エッチングまたはアッシング（ａｓｈｉｎｇ）によって感光膜パターンＰＲを除去する。この時、感光膜パターンＰＲを過エッチングして、下部の導電体１５４ｃが１／２〜２／５程度露出されるまで進行することが好ましい。整列部８００の上部も一部除去され得る。
【００３３】
続いて、図９〜図１０Ｂに示すように、基板１１０上にスパッタリングなどによって導電膜を形成した後、パターニングして、ゲート電極１２４を有するゲート線１２１と維持電極１３３を有する維持電極線１３１を形成する。
以後、図１１〜図１２Ｂに示すように、ゲート線１２１及び維持電極線１３１を覆う絶縁物質を積層して層間絶縁膜１６０を形成する。そして、写真工程または写真エッチング工程によって層間絶縁膜１６０に線状半導体１５４両端の縦芯１５４ａを露出する接触孔１６３、１６５を形成する。
【００３４】
そして、スパッタリングなどで導電膜を形成した後、パターニングして、接触孔１６３を通じて線状半導体１５４の縦芯１５４ａと接続されるデータ線１７１と、接触孔１６５を通じて線状半導体１５４の縦芯１５４ａと接続されるドレイン電極１７５を形成する。
次に、図１３〜図１４Ｂに示すように、データ線１７１及びドレイン電極１７５を覆う保護膜１８０を形成した後、写真工程で接触孔１８５を形成する。保護膜１８０が感光性を有しない場合には、別途の感光膜パターンを利用した写真エッチング工程で接触孔１８５を形成する。
【００３５】
最後に、図１及び図３に示すように、保護膜１８０上にＩＴＯまたはＩＺＯなどの透明導電物質や反射性に優れた金属を蒸着した後、パターニングして、接触孔１８５を通じてドレイン電極１７５と接続される画素電極１９０を形成する。
以上、上述のように、薄膜トランジスタの半導体を形成する工程で、従来のように不純物をドーピングしたり、結晶化する複雑な工程が省略されるので、薄膜トランジスタ表示板の製造工程を単純化することができる。
【００３６】
また、本発明のように、整列部を形成すれば、線状半導体が規則的に分布するので、ゲート電極と正確に重畳し、ソース電極及びドレイン電極と正確に接続されることができる。
図１５は本発明の実施形態による薄膜トランジスタ表示板の概略的な等価回路図である。
【００３７】
図１〜図４に示すように、本発明の実施形態では１つの画素に少なくとも複数の薄膜トランジスタが形成される。つまり、本発明の実施形態では各線状半導体毎に別個のチャンネルが形成されるので、複数の薄膜トランジスタが並列に接続されている形態となる。
従って、従来の薄膜トランジスタ表示板における半導体と同一の大きさで、整列部、ソース電極及びドレイン電極を形成すれば、それぞれのソース電極及びドレイン電極が少なくとも複数の線状半導体と接続されて、図１５に示したように、複数の薄膜トランジスタが形成される。
【００３８】
このように、１つの画素内に複数の並列接続された薄膜トランジスタが存在するので、１つの薄膜トランジスタが損傷しても、他の薄膜トランジスタによって１つの画素を駆動することに問題がない。
そして、線状半導体の大きさはナノメートル（ｎａｎｏｍｅｔｅｒ）単位であるので、少数の線状半導体のみを利用して薄膜トランジスタを形成すれば、１つの画素で薄膜トランジスタが占める面積が非常に小さくなる。従って、画素の開口率を向上させることができる。
【００３９】
以上、本発明の好ましい実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されるわけではなく、添付した特許請求の範囲で定義している本発明の基本概念を利用した当業者の種々の変形及び改良形態も本発明の権利範囲に属するものである。
【図面の簡単な説明】
【００４０】
【図１】本発明の一実施形態による液晶表示装置用薄膜トランジスタ表示板の画素部分を示した配置図である。
【図２】図１に示した薄膜トランジスタ表示板のII部分を拡大して示した配置図である。
【図３】図１の薄膜トランジスタ表示板のIII-III'線による断面図である。
【図４】図２のIV-IV'線による断面図である。
【図５】図１〜図４に示した液晶表示装置用薄膜トランジスタ表示板を本発明の一実施形態によって製造する方法の中間段階での薄膜トランジスタ表示板の配置図である。
【図６Ａ】図５の薄膜トランジスタ表示板のVIA-VIA'線による断面図である。
【図６Ｂ】図５の薄膜トランジスタ表示板のVIB-VIB'線による断面図である。
【図７Ａ】図６Ａの次の段階での断面図である。
【図７Ｂ】図６Ｂの次の段階での断面図である。
【図８Ａ】図７Ａの次の段階での断面図である。
【図８Ｂ】図７Ｂの次の段階での断面図である。
【図９】図８Ａ及び図８Ｂの次の段階での薄膜トランジスタ表示板の配置図である。
【図１０Ａ】図９の薄膜トランジスタ表示板のXA-XA'線による断面図である。
【図１０Ｂ】図９の薄膜トランジスタ表示板のXB-XB'線による断面図である。
【図１１】図９の次の段階での配置図である。
【図１２Ａ】図１１の薄膜トランジスタ表示板のXIIA-XIIA'線による断面図である。
【図１２Ｂ】図１１の薄膜トランジスタ表示板のXIIB-XIIB'線による断面図である。
【図１３】図１１の次の段階での配置図である。
【図１４Ａ】図１３のXIVA-XIVA'線による断面図である。
【図１４Ｂ】図１３のXIVB-XIVB'線による断面図である。
【図１５】本発明の実施形態による薄膜トランジスタ表示板の概略的な等価回路図である。
【符号の説明】
【００４１】
１１０  絶縁基板
１２１  ゲート線
１２４  ゲート電極
１３１  維持電極線
１５４  線状半導体
１７１  データ線
１７３  ソース電極
１７５  ドレイン電極
１９０  画素電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１】
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【図１２Ａ】
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【図１２Ｂ】
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【図１３】
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【図１４Ａ】
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【図１４Ｂ】
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【図１５】
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