【事件の表示】
　特願２０１４−１４５２６２「ＭＯＳＦＥＴのフリッカーノイズを低減するためのモジュール手法」拒絶査定不服審判事件〔平成２７年　３月１２日出願公開、特開２０１５−　４６５８６〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は、平成２６年７月１５日（パリ条約による優先権主張２０１３年７月１５日、米国　以下、左の日を「本願優先日」という。）の出願であって、その手続の経緯は以下のとおりである。
　平成２７年　８月２４日付け：拒絶理由通知書
　平成２８年　２月２６日　　：意見書、手続補正書の提出
　平成２８年　４月　４日付け：拒絶査定
　平成２８年　８月　８日　　：審判請求書、手続補正書の提出
　平成２９年１０月１２日　　：面接
　平成２９年１０月１３日付け：拒絶理由通知書
　平成３０年　１月１５日　　：意見書、手続補正書の提出
第２　本願発明
　本願の請求項１ないし３に係る発明は、特許請求の範囲の請求項１ないし３に記載された事項により特定されるものと認められるところ、その請求項１に係る発明（以下、「本願発明」という。）は、以下のとおりのものである。
「金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）のフリッカーノイズを低減するように適合されたレールツーレール演算増幅器であって、
　前記演算増幅器の第１の入力において１つ以上の第１の埋め込みチャネルＭＯＳＦＥＴを備え、前記１つ以上の第１の埋め込みチャネルＭＯＳＦＥＴは、
　ｎ型ウエル；
　ｎ型ウエルにおけるｐ型ソース；
　ｎ型ウエルにおけるｐ型ドレイン；
　ｐ型ソースとｐ型ドレインとの間に延伸し、カウンタードープされた第１のインプラントを含む、チャネルであって、該カウンタードープされた第１のインプラントが、ｐ型である、前記チャネル；および、
　前記カウンタードープされた第１のインプラントの上のｐ型ポリシリコンゲートを含み、
　前記演算増幅器の第２の入力において１つ以上の第２の埋め込みチャネルＭＯＳＦＥＴを備え、前記１つ以上の第２の埋め込みチャネルＭＯＳＦＥＴは、
　ｐ型ウエル；
　ｐ型ウエルにおけるｎ型ソース；
　ｐ型ウエルにおけるｎ型ドレイン；
　ｎ型ソースとｎ型ドレインとの間に延伸し、カウンタードープされた第２のインプラントを含む、チャネルであって、該カウンタードープされた第２のインプラントが、ｎ型である、前記チャネル；および、
　前記カウンタードープされた第２のインプラントの上のｎ型ポリシリコンゲートを含み、
　０．２５ミクロン未満の加工技術を用いて作製される、レールツーレール演算増幅器。」
第３　当審における拒絶理由
　当審が通知した拒絶理由の概要は、次のとおりのものである。
　この出願の請求項１ないし８に係る発明は，本願優先日前に日本国内又は外国において，頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて，その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。
　
　　　　　　　　　　　　　　　　　　記　
＜引用文献等一覧＞　 
引用例１：特開２００２−１５１５９９号公報
引用例２：特開２００１−１５６１８２号公報
引用例３：特開２００８−１８２３３４号公報
引用例４：特開２００６−２５２７４５号公報
引用例５：特表２００７−５２７１３８号公報
引用例６：特開２０１０−５６３０１号公報
第４　引用文献
１　引用文献１
（１）当審の拒絶の理由に引用した、本願優先日前に、頒布された又は電気通信回線を通じて公衆に利用可能となった特開２００２−１５１５９９号公報（平成１４年５月２４日出願公開、以下「引用文献１」という。）には、図面とともに、次の事項が記載されている（下線は、当審で付した。以下同じ。）。
「【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置およびその製造技術に関し、特に、アナログ回路とデジタル回路とを同一の半導体チップ（以下、単にチップという）に混在させた、いわゆるアナログ・デジタル混在回路を有する半導体集積回路装置に適用して有効な技術に関するものである。
「【０００２】
【従来の技術】微細加工技術の飛躍的な進展に伴い、１チップに搭載することが可能な素子の数は拡大の一途をたどっている。このため、複数のチップで構成していたシステムを、１チップ内で構成するシステムＬＳＩ（Large Scale Integrated circuit）またはシステム・オン・チップが現実的なものとなっている。こうした状況の中にあって、上記アナログ・デジタル混在回路の開発や製造も進められている。」
「【０００５】
【発明が解決しようとする課題】ところが、上記アナログ・デジタル混在回路を構成する電界効果トランジスタのゲート絶縁膜を酸窒化膜で形成する技術においては、以下の課題があることを本発明者は見出した。
【０００６】
すなわち、ゲート絶縁膜を酸窒化膜で構成すると、ホットキャリア現象や不純物の突き抜け現象を抑制または防止することはできるが、ゲート絶縁膜の界面準位が増え、１／ｆ雑音（低周波雑音）が増加する。この１／ｆ雑音は、デジタル回路ではあまり問題にならないが、アナログ回路では、その雑音特性を大幅に劣化させる、という問題がある。
【０００７】
例えばビデオカメラやデジタルスチールカメラのＣＣＤ（Charge Coupled Device）からの信号を増幅する初段のアンプ、オペアンプで問題となり、１／ｆ雑音を小さくする必要がある。
ＣＭＯＳ（Complementary MOS）デバイスで回路を組む場合、ノイズが問題となる。
「【００１１】
【課題を解決するための手段】本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１２】すなわち、本発明は、同一半導体基板に形成されたアナログ回路およびデジタル回路を構成する複数の電界効果トランジスタのゲート絶縁膜を酸窒化膜で構成し、上記アナログ回路を構成する少なくとも１つの電界効果トランジスタをデプレッション型とし、そのチャネル形成領域に埋め込みチャネル層を設けたものである。」
「【００２６】
また、本実施の形態においては、電界効果トランジスタを例示するＭＩＳ・ＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をＭＩＳと略し、Ｐチャネル型のＭＩＳ・ＦＥＴをＰＭＩＳと略し、Ｎチャネル型のＭＩＳ・ＦＥＴをＮＭＩＳと略す。
「【００３７】
図２は、本実施の形態におけるＮＭＩＳＱＮの埋め込みチャネルの構造を示す要部断面図である。半導体基板１に形成されたＰ型ウエル層ＰＷＬには、埋め込みチャネル型のＮＭＩＳＱＮが形成されている。符号の２ｎは、そのＮＭＩＳＱＮのソースおよびドレイン用のＮ
+
型の半導体領域を示し、符号の５ＮはＮ型のチャネル層を示している。Ｎ型のチャネル層５Ｎは、上記表面チャネル層５ａと埋め込みチャネル層５ｂとを有している。
【００３８】本構造の特徴は、Ｎ型のチャネル層５Ｎが、ＮＭＩＳＱＮであるにも関わらず、Ｎ型になっていることにある。
ＮＭＩＳの埋め込みチャネル構造のゲート電極４は、Ｎ型の場合とＰ型の場合との両方がある。
一方、ゲート電極４がＮ型の場合は、ＮＭＩＳＱＮのしきい値電圧は負、すなわち、デプレッション型のＭＩＳになる。本実施の形態は、ゲート電極４をＮ型とした場合のデプレッション型のＭＩＳをアナログ回路部に用いた場合に関するものである。
「【００６５】次に、上記アナログ・デジタル混在回路の縦構造について図２２により説明する。なお、図２２は図２１の要部断面図である。
【００６６】半導体基板１の主面（デバイス形成面）側には、Ｐ型ウエル層ＰＷＬおよびＮ型ウエル層ＮＷＬが形成されている。Ｐ型ウエル層ＰＷＬには、例えばホウ素が含有されている。また、Ｎ型ウエル層ＮＷＬには、例えばリンまたはヒ素が含有されている。
【００６７】また、半導体基板１の分離領域には、例えば溝型の分離部（トレンチアイソレーション）７が形成されている。この分離部７は、半導体基板１の主面から半導体基板１の厚さ方向に延びる溝内に、例えばシリコン酸化膜等のような絶縁膜が埋め込まれることで形成されている。なお、分離部７は、ＬＯＣＯＳ（Local Oxidization of Silicon）法で形成されるフィールド絶縁膜で形成しても良い。
【００６８】半導体基板１の主面において、分離部７に囲まれた素子形成領域には、上記ＮＭＩＳＱＮ，ＱＮＡ，ＱＮＤおよびＰＭＩＳＱＰＡ，ＱＰＤが形成されている。
【００６９】アナログ回路のＮＭＩＳＱＮは、上記のようにデプレッション型の埋め込みチャネル構造を有している。また、アナログ回路のＮＭＩＳＱＮＡおよびＰＭＩＳＱＰＡは、エンハンスメント型の表面チャネル構造を有している。また、デジタル回路のＮＭＩＳＱＮＤおよびＰＭＩＳＱＰＤは、エンハンスメント型の表面チャネル構造を有している。デジタル回路のＮＭＩＳＱＮＤおよびＰＭＩＳＱＰＤの
チャネル長は、最も短いもので、例えば０．３５μｍ程度である。
【００７０】
これらＮＭＩＳＱＮ
のゲート電極４は、例えばＮ型の多結晶シリコンからなる。
「【００８２】まず、図２３に示すように、半導体基板１の主面側の分離領域に溝型の分離部７を形成した後、別々のマスクを用いてＰ型ウエル層ＰＷＬおよびＮ型ウエル層ＮＷＬを形成する。
続いて、図２４に示すように、アナログ回路の埋め込みチャネルを形成する領域が露出され、それ以外の領域が覆われるようなフォトレジストパターン１２ａを通常のフォトリソグラフィ技術によって半導体基板１の主面上に形成した後、これをマスクとしてそこから露出する半導体基板１の領域に、例えばリンまたはヒ素をイオン注入する。
「【００８５】次いで、
そのゲート電極４およびサイドウォール８をマスクとし、かつ、フォトレジストパターンをマスクとして、半導体基板１にＮＭＩＳ形成用の不純物（例えばリンまたはヒ素）およびＰＭＩＳ形成用の不純物（例えばホウ素）をそれぞれ別々にイオン注入する。これは各ＭＩＳのソースおよびドレイン用の半導体領域を形成するための工程である。
「【００８６】（実施の形態２）
本実施の形態においては、例えばアナログ・デジタル混在回路のアナログ回路におけるオペアンプ（差動アンプ）回路に本発明を適用した場合について説明する。
【００８７】図２７（ａ）は、
アナログ・デジタル混在回路におけるアナログ回路のオペアンプ回路ＯＰＡ１を示している。オペアンプ回路ＯＰＡ１の入力段は、前記ＰＭＩＳＱＰＡと同じタイプのＰＭＩＳＱＰＡ１，ＱＰＡ２と、前記ＮＭＩＳＱＮと同じタイプのＮＭＩＳＱＮ１，ＱＮ２と
を有している。
【００８８】
このように本実施の形態においては、入力段のオペアンプ回路ＯＰＡ１の入力差動対に前記ＮＭＩＳＱＮと同じタイプのデプレッション型埋め込みチャネルを有するＮＭＩＳＱＮ１，ＱＮ２を用いたことにより、アナログ・デジタル混在回路のアナログ回路での１／ｆ雑音（ここでは入力雑音）を低減することが可能となる。
「【０１２６】（実施の形態１０）図３５は、本発明の他の実施の形態であるアナログ・デジタル混在回路の要部を例示している。ここでは、
アナログ・デジタル混在回路の入力端子ＩＮに入力される信号が、例えばビデオカメラのＣＣＤ（Charge Coupled Device）撮像素子出力信号（検出信号）のように比較的微少な信号であり、アンプ回路の初段の雑音が問題になる例を挙げている。
【０１２７】入力端子ＩＮは、アンプ回路ＡＭＰ１〜ＡＭＰ３を介して、Ａ／Ｄ変換器ＡＤに電気的に接続され、さらにデジタル信号処理回路ＤＳＣに電気的に接続されている。
アンプ回路ＡＭＰ１は、ゼロレベルサンプルアンプ回路である。
【０１２８】入力端子ＩＮに伝送された微小な入力信号は、微弱なのでアンプ回路ＡＭＰ１〜ＡＭＰ３で増幅する必要がある。この際、
アンプ回路ＡＭＰ１，ＡＭＰ２の初段に１／ｆ雑音があると、これが増幅され画像にとって妨害となる。そのため、アンプ回路ＡＭＰ１，ＡＭＰ２の初段は１／ｆ雑音の小さいデバイスで低雑音化する必要がある。そこで、本実施の形態においては、そのアンプ回路ＡＭＰ１，ＡＭＰ２の初段のトランジスタとして、前記実施の形態１〜９で説明したように、デプレッション型の埋め込みチャンネルを有するＮＭＩＳを用いる。これにより、低雑音アンプを実現でき、画像に妨害のでないアナログ・デジタル混在回路を実現することができる。
【０１２９】上記のアンプ回路ＡＭＰ１〜ＡＭＰ３で増幅された信号は、Ａ／Ｄ変換器ＡＤの入力に伝送される。Ａ／Ｄ変換器ＡＤでは、アンプ回路ＡＭＰ３から伝送されたアナログ信号をデジタル信号に変換して、デジタル信号処理回路ＤＳＣに伝送する。デジタル信号処理回路ＤＳＣでは、アナログ入力信号に応じて、例えば８ビット（ｂｉｔ）のデジタル信号（例えば２５６階調）の出力が取り出す等、種々の信号処理が行われる。
【０１３０】本実施の形態では、画像信号の例で述べたが、これに限定されるものではなく種々適用可能である。すなわち、本発明の技術思想は、センサからの微少な信号をまず増幅して、その後の信号処理を行う、あらゆる種類のアナログ・デジタル混在回路に適用して有効である。」
「【０１３８】
例えば前記実施の形態においては、デプレッション型の埋め込みチャネルを有するＭＩＳをＮＭＩＳとした場合について説明したが、これに限定されるものではなく種々変更可能であり、例えばＰＭＩＳをデプレッション型の埋め込みチャネルとしてアナログ回路の前記実施の形態で説明した所定の箇所に使用しても良い。この場合は、そのＰＭＩＳのゲート電極をＰ型とする。そして、チャネル領域にＰ型チャネル層を形成する。ゲート電極材料として多結晶シリコンを用いる場合には、ゲート電極にホウ素を導入することでＰ型とする。
（２）上記（１）および図２の記載から、引用文献１には、次の技術的事項が記載されているものと認められる。
「デプレッション型の埋め込みチャネルＮＭＩＳ・ＦＥＴは、半導体基板１に形成されたＰ型ウエル層ＰＷＬと、ＰＷＬにイオン注入により形成されたＮ+型のソース２Ｎと、ＰＷＬにイオン注入により形成されたＮ+型のドレイン２Ｎと、ＰＷＬにリンまたはヒ素をイオン注入することによりＮ+型のソース２ＮとＮ+型のドレイン２Ｎの間に延伸する表面チャネル層５ａと埋め込みチャネル層５ｂとからなるＮ型のチャネル層５Ｎと、Ｎ型のチャネル層５Ｎ上のＮ型の多結晶シリコンからなるゲート電極４とを含んでいる。」
（３）上記（１）および（２）から、引用文献１には、次の発明（以下、「引用発明」という。）が記載されていると認められる。
「ビデオカメラやデジタルスチールカメラのＣＣＤ（Charge Coupled Device）からの信号を増幅するオペアンプで問題となる１／ｆ雑音を小さくするオペアンプであって、
　半導体基板１に形成されたＰ型ウエル層ＰＷＬと、ＰＷＬにイオン注入により形成されたＮ+型のソース２Ｎと、ＰＷＬにイオン注入により形成されたＮ+型のドレイン２Ｎと、ＰＷＬにリンまたはヒ素をイオン注入することによりＮ+型のソース２ＮとＮ+型のドレイン２Ｎの間に延伸する表面チャネル層５ａと埋め込みチャネル層５ｂとからなるＮ型のチャネル層５Ｎと、Ｎ型のチャネル層５Ｎ上のＮ型の多結晶シリコンからなるゲート電極４とを含む、デプレッション型の埋め込みチャネルＮＭＩＳ・ＦＥＴと、
　多結晶シリコンからなるゲート電極をＰ型とし、チャネル領域にＰ型チャネル層を形成する、デプレッション型の埋め込みチャネルＰＭＩＳ・ＦＥＴとを備え、
　０．３５μｍ程度の加工技術を用いて作製される、オペアンプ。」
２　周知技術１
（１）　引用文献２
　当審の拒絶の理由に引用した、本願優先日前に、頒布された又は電気通信回線を通じて公衆に利用可能となった特開２００１−１５６１８２号公報（平成１３年６月８日出願公開、以下「引用文献２」という。）には、図面とともに、次の事項が記載されている。
「【０００２】
【従来の技術】近年、携帯電話、無線ＬＡＮなどのモバイル市場の急激な成長に伴って、ＧＨｚ帯の高周波信号を処理するデバイスの需要が拡大している。従来、このようなデバイスは要素回路構成毎にＳｉバイポーラトランジスタ、ＧａＡｓＦＥＴなどの個別デバイスを組み合わせた構成で実現されてきたが、これらの構成では、システムボード面積の縮小やコストの低減等が困難であった。
しかし最近になって、Ｓｉ−ＭＯＳＦＥＴの性能が急激に向上してきている。それはＳｉ−ＭＯＳＦＥＴの性能向上にはスケーリング則にのった微細化が極めて有効であるためで、最近ではゲート長０．18μｍ以下の微細加工技術を使用したものが製品化され始めている。このため、ＧＨｚ帯での高周波アナログ回路をＳｉ−ＭＯＳＦＥＴのみで実現し、システムボード面積の縮小やコストの低減を実現しようと検討されている。
（２）引用文献３
　当審の拒絶の理由に引用した、本願優先日前に、頒布された又は電気通信回線を通じて公衆に利用可能となった特開２００８−１８２３３４号公報（平成２０年８月７日出願公開、以下「引用文献３」という。）には、図面とともに、次の事項が記載されている。
「【０００３】
　半導体集積回路装置において、デジタル回路の高速化に伴い、半導体製造プロセスも微細化している。例えば、０．１５μｍから０．１３μｍへ、そして９０ｎｍへと最小加工寸法が微細化してきている。
【０００４】
　
アナログ・デジタル混在の半導体集積回路装置においても、同じウエハ上に回路を形成するため、アナログ回路も９０ｎｍプロセスなどの微細化プロセスを適用する必要性がある。
（３）周知技術１について
　上記（１）および（２）から、次の事項は、本願優先日前周知技術（以下、「周知技術１」という。）であると認められる。
「半導体集積回路装置を、０．１８μｍ未満の加工技術を用いて製作すること。」
３　周知技術２
（１）引用文献４
　当審の拒絶の理由に引用した、本願優先日前に、頒布された又は電気通信回線を通じて公衆に利用可能となった特開２００６−２５２７４５号公報（平成１８年９月２１日出願公開、以下「引用文献４」という。）には、図面とともに、次の事項が記載されている。
「【００１３】
　
図３は、電荷分布の影響に起因する出力歪みを防ぐことができる本発明の実施形態に係るサンプルホールド回路の概要を示す図である。図３に示したように、このサンプルホールド回路３００は、第一のスイッチSW1と第一のキャパシタCAP1と増幅器３１０とを有している。
【００１４】
　本発明のこの実施形態では、ユニティゲインバッファのように増幅器３１０の出力は直接に負入力端子にフィードバックされるが、本技術における当業者が理解できるように、本発明は他の構成の増幅器にまで同様に拡張することができる。例えば、前記出力端子から前記負入力端子までのフィードバック路に抵抗器を配置させ、前記負入力端子を該抵抗器を介して接地に接続させることができる。
上述の増幅器３１０の内部部分は、
入力ステージ３２０とを有している。入力ステージ３２０は、増幅器３１０の前記正入力端子及び前記負入力端子の信号に基づき内部信号を出力する。
「【００１８】
　
レールツーレールの要件に関するものとして、入力ステージ３２０の別の実施形態が次の通り示される。図３Cは、本発明の実施形態に係るレールツーレール増幅回路の概要を示す図である。説明の便宜のため、増幅器３１０及び入力ステージ３２０の部分的な構成要素は図３Cに示されていない。
第一のトランジスタT１及び第二のトランジスタT２は例えばNMOSトランジスタにより実行される一方、第三のトランジスタT３及び第四のトランジスタT４は例えばPMOSトランジスタにより実行される。
トランジスタT１及びトランジスタT３のゲート端子は増幅器３１０の前記正入力端子に接続されている。トランジスタT２及びトランジスタT４のゲート端子は増幅器３１０の前記負入力端子に接続されている。
【図３Ｃ】
（２）引用文献５
　当審の拒絶の理由に引用した、本願優先日前に、頒布された又は電気通信回線を通じて公衆に利用可能となった特開２００７−５２７１３８号公報（平成１９年９月２０日出願公開、以下「引用文献５」という。）には、図面とともに、次の事項が記載されている。
「【００１２】
　
標準的なレールツーレール増幅器３０が図３に示されている。この図は、２つのトランジスタ・ダブレットによって構成される一般的なレールツーレール入力ステージ３０を示している。第１のトランジスタ・ダブレットは、２つのＰＭＯＳトランジスタＭ３、Ｍ４を備え、第２のトランジスタ・ダブレットは、２つのＮＭＯＳトランジスタＭ１、Ｍ２を備える。
【図３】
（３）周知技術２について
　上記（１）および（２）から、次の事項は、本願優先日前周知技術（以下、「周知技術２」という。）であると認められる。
「正入力にＰＭＯＳと負入力にＮＭＯＳを備えたレールツーレール増幅器。」
第５　対比
１　本願発明と引用発明との対比
（１）引用発明のＭＩＳ・ＦＥＴは、電界効果トランジスタを例示するもの（前記第４の１（１）段落【００２６】）であるから、本願発明の「金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）に相当する。
（２）本願の発明の詳細な説明段落【００３１】に「フリッカーノイズ（すなわち、１／ｆノイズ）」と記載されているように、本願発明の「フリッカーノイズ」は、１／ｆノイズの意味であるから、引用発明の「１／ｆ雑音」は、本願発明の「フリッカーノイズ」に相当する。
（３）引用発明のオペアンプと、本願発明の「レールツーレール演算増幅器」は、演算増幅器である点で共通する。
（４）引用発明の「多結晶シリコンからなるゲート電極をＰ型とし」の「ゲート電極」は、本願発明の「ｐ型ポリシリコンゲート」に相当し、引用発明の「Ｐ型チャネル層」は本願発明の「ｐ型である、前記チャネル」に相当する。そして、引用発明の「デプレッション型の埋め込みチャネルＰＭＩＳ・ＦＥＴ」は本願発明の「第１の埋め込みチャネルＭＯＳＦＥＴ」に相当する。
（５）引用発明の「Ｐ型ウエル層ＰＷＬ」，「Ｎ+型のソース２Ｎ」，「Ｎ+型のドレイン２Ｎ」および「Ｎ型の多結晶シリコンからなるゲート電極４」は、それぞれ本願発明の「ｐ型ウエル」，「ｎ型ソース」，「ｎ型ドレイン」および「ｎ型ポリシリコンゲート」に相当する。
　また、引用発明の「Ｎ型のチャネル層５Ｎ」は、「Ｐ型ウエル層ＰＷＬ」に「リンまたはヒ素をイオン注入することにより」形成されているから、「リンまたはヒ素」は、本願発明の「カウンタードープされた第２のインプラント」に相当する。
　そうすると、引用発明の「Ｎ型のチャネル層５Ｎ」は、本願発明の「ｎ型である、前記チャネル」に相当し、また、引用発明の「デプレッション型の埋め込みチャネルＮＭＩＳ・ＦＥＴ」は、本願発明の「第２の埋め込みチャネルＭＯＳＦＥＴ」に相当する。
（６）以上のことから、本願発明と引用発明との一致点及び相違点は、次のとおりである。
［一致点］
「金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）のフリッカーノイズを低減するように適合された演算増幅器であって、
　１つ以上の第１の埋め込みチャネルＭＯＳＦＥＴを備え、前記１つ以上の第１の埋め込みチャネルＭＯＳＦＥＴは、
　ｐ型である、前記チャネル；および、
　ｐ型ポリシリコンゲートを含み、
　１つ以上の第２の埋め込みチャネルＭＯＳＦＥＴを備え、前記１つ以上の第２の埋め込みチャネルＭＯＳＦＥＴは、
　ｐ型ウエル；
　ｐ型ウエルにおけるｎ型ソース；
　ｐ型ウエルにおけるｎ型ドレイン；
　ｎ型ソースとｎ型ドレインとの間に延伸し、カウンタードープされた第２のインプラントを含む、チャネルであって、該カウンタードープされた第２のインプラントが、ｎ型である、前記チャネル；および、
　前記カウンタードープされた第２のインプラントの上のｎ型ポリシリコンゲートを含む、
　演算増幅器。」
［相違点１］
　本願発明の演算増幅器が「レールツーレール演算増幅器」であり、前記演算増幅器の第１の入力において」１つ以上の第１の埋め込みチャネルＭＯＳＦＥＴを備え、「前記演算増幅器の第２の入力において」１つ以上の第２の埋め込みチャネルＭＯＳＦＥＴを備えるのに対して、引用発明はそうでない点。
［相違点２］
　本願発明は
「前記１つ以上の第１の埋め込みチャネルＭＯＳＦＥＴは、
　ｎ型ウエル；
　ｎ型ウエルにおけるｐ型ソース；
　ｎ型ウエルにおけるｐ型ドレイン；
　ｐ型ソースとｐ型ドレインとの間に延伸し、カウンタードープされた第１のインプラントを含む、チャネルであって、該カウンタードープされた第１のインプラントが、ｐ型である、前記チャネル；および、
　前記カウンタードープされた第１のインプラントの上のｐ型ポリシリコンゲート」
を含んでいるのに対して、引用発明の「デプレッション型の埋め込みチャネルＰＭＩＳ・ＦＥＴ」の詳細な構成が不明で有る点。
［相違点３］
　本願発明は、「０．２５ミクロン未満の加工技術を用いて作製される」のに対して、引用発明はそうでない点。
第６　判断
１　［相違点１］および［相違点２］について
　周知技術２にあるように「正入力にＰＭＯＳと負入力にＮＭＯＳを備えたレールツーレール増幅器」は周知の演算増幅器であり、また、引用文献４【００１３】および【００１８】に記載されているように、「レールツーレール増幅器」は初段のサンプルホールド回路に用いられることから、引用発明の「ビデオカメラやデジタルスチールカメラのＣＣＤ（Charge Coupled Device）からの信号を増幅する初段のオペアンプ」である「ゼロレベルサンプルアンプ回路」（前記第４の１（１）段落【０００７】，【０１２６】−【０１２９】）について、その出力電圧を十分取り出すために、該周知の演算増幅器である「レールツーレール増幅器」を採用して、正入力に「ＰＭＩＳ・ＦＥＴ」を備え、負入力に「ＮＭＩＳ・ＦＥＴ」を備えることは、当業者が容易に想到することである。
　そして、「ＰＭＩＳ・ＦＥＴ」は「ＮＭＩＳ・ＦＥＴ」の導電型を逆の型にしたものであるから、「ＰＭＩＳ・ＦＥＴ」のウェルをＮ型ウエル層ＮＷＬとし、ソースおよびドレインをＰ+型とし、チャネル層をＰ型とし、本願発明の「第１の埋め込みチャネルＭＯＳＦＥＴ」と同じ構成とすることは、当業者が容易に想到することである。
２　［相違点３］について
　引用発明は、「０．３５μｍ程度の加工技術を用いて作製され」ており、本願発明の「０．２５ミクロン未満の加工技術」より大きな加工技術を用いているが、引用発明は、微細加工技術の進展に伴う「アナログデジタル混在回路」を前提としているから（前記第４の１（１）段落【０００２】）、「半導体集積回路装置を、０．１８μｍ未満の加工技術を用いて制作すること」である周知技術１を採用して、引用発明を「０．２５ミクロン未満の加工技術を用いて作製される」「デバイス」に適用することは、当業者が容易に想到する事項である。
３　効果について
　上記相違点を総合的に勘案しても、本願発明の奏する作用効果は、引用発明および引用文献２ないし５に記載された周知技術の奏する作用効果から予測される範囲内のものにすぎず、格別顕著なものということはできない。
４　したがって、本願発明は、引用発明および引用文献２ないし５に記載された周知技術に基づいて、当業者が容易に発明をすることができたものであり、特許法第２９条第２項の規定により特許をうけることができないものである。
第７　むすび
　以上のとおり、本願発明は、特許法第２９条第２項の規定により特許を受けることができないから、他の請求項に係る発明について検討するまでもなく、本願は拒絶されるべきものである。
　よって、結論のとおり審決する。