(57)【要約】  ＲＡＭ−ＢＩＳＴ回路（１１）が、「Ｈｉｇｈ」または「Ｌｏｗ」のいずれかが設定された信号と、所定の周期で生成されるクロック信号とを受け付け、受け付けた信号の設定値が「Ｈｉｇｈ」であった場合には、クロック信号の１周期ごとにＲＡＭ（１２）内のメモリを動作させるテストパターンを生成し、受け付けた信号の設定値が「Ｌｏｗ」であった場合には、クロック信号の２周期ごとにＲＡＭ（１２）内のメモリを動作させるテストパターンを生成する。
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【特許請求の範囲】
【請求項１】
所定のテストパターンを生成し、生成したテストパターンに基づいてメモリを動作させることによって当該メモリのテストを行うメモリテスト回路であって、
第一の設定値または第二の設定値のいずれかが設定された入力信号と、所定の周期で生成されるクロック信号とを受け付け、受け付けた入力信号の設定値が前記第一の設定値であった場合には、前記クロック信号の第一の周期ごとにメモリを動作させるテストパターンを生成し、受け付けた入力信号の設定値が前記第二の設定値であった場合には、前記クロック信号の第二の周期ごとにメモリを動作させるテストパターンを生成することを特徴とするメモリテスト回路。
【請求項２】
第一の設定値が設定された設定信号と、第二の設定値が設定された設定信号とを前記クロック信号の周期で交互に出力するカウンタ回路と、
前記カウンタ回路から設定信号が出力されるごとに、当該設定信号と前記入力信号との論理和を算出し、算出結果となった第一の設定値または第二の設定値を設定した制御信号を出力するＯＲ回路とを備え、
前記ＯＲ回路から出力された制御信号の設定値が第一の設定値であった場合には、前記第一の周期ごとにメモリを動作させるテストパターンを生成し、
前記ＯＲ回路から出力された制御信号の設定値が第二の設定値であった場合には、前記第二の周期ごとにメモリを動作させるテストパターンを生成することを特徴とする請求項１に記載のメモリテスト回路。
【請求項３】
前記第一の設定値または前記第二の設定値のいずれかの設定値を格納するラッチ回路を備え、当該ラッチ回路に格納された設定値が設定された信号を前記入力信号として受け付けることを特徴とする請求項１または２に記載のメモリテスト回路。
【請求項４】
所定のテストパターンを生成し、生成したテストパターンに基づいてメモリを動作させることによって当該メモリのテストを行う半導体集積回路であって、
第一の設定値または第二の設定値のいずれかが設定された入力信号と、所定の周期で生成されるクロック信号とを受け付け、受け付けた入力信号の設定値が前記第一の設定値であった場合には、前記クロック信号の第一の周期ごとにメモリを動作させるテストパターンを生成し、受け付けた入力信号の設定値が前記第二の設定値であった場合には、前記クロック信号の第二の周期ごとにメモリを動作させるテストパターンを生成することを特徴とする半導体集積回路。
【請求項５】
所定のテストパターンを生成し、生成したテストパターンに基づいてメモリを動作させることによって当該メモリのテストを行うメモリテスト方法であって、
第一の設定値または第二の設定値のいずれかが設定された入力信号と、所定の周期で生成されるクロック信号とを受け付けるステップと、
受け付けた入力信号の設定値が前記第一の設定値であった場合には、前記クロック信号の第一の周期ごとにメモリを動作させるテストパターンを生成するステップと、
受け付けた入力信号の設定値が前記第二の設定値であった場合には、前記クロック信号の第二の周期ごとにメモリを動作させるテストパターンを生成するステップとを有することを特徴とするメモリテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、所定のテストパターンを生成し、生成したテストパターンに基づいてメモリを動作させることによって当該メモリのテストを行うメモリテスト回路、半導体集積回路およびメモリテスト方法に関し、特に、異なる周期で動作するメモリが混載されていた場合でも回路規模を増やすことなくそれぞれのメモリのテストを行うことができるメモリテスト回路、半導体集積回路およびメモリテスト方法に関するものである。
【背景技術】
【０００２】
従来、半導体集積回路（たとえば、ＬＳＩ（Large-Scale  Integration）など）のテストを容易化するテスト容易化設計技術のひとつとして、ＢＩＳＴ（Built-In  Self  Test）と呼ばれる技術がある。ＢＩＳＴは、テストパターンの発生、出力およびテスト結果の比較を行う自己診断のためのテスト回路をチップ上に組み込む技術である。【０００３】
このＢＩＳＴには、半導体集積回路内の論理回路部分をテスト対象とするロジックＢＩＳＴと、ＲＡＭ（Random  Access  Memory）ブロックをテスト対象とするＲＡＭ−ＢＩＳＴ（「メモリＢＩＳＴ」または「ＲＢＩＳＴ」とも呼ばれる）とがある。【０００４】
このうち、ＲＡＭ−ＢＩＳＴは、所定のプログラムを用いてテストパターンを発生するパターン発生回路や、テスト時に読み書きされるデータの格納アドレスを発生するアドレス発生回路、ＲＡＭから読み出されたデータと期待値とを比較する結果比較回路などを備えたＲＡＭ−ＢＩＳＴ回路をチップ上に埋め込む手法であり、キャッシュメモリを有するＬＳＩを設計する場合などに広く利用されている（たとえば、特許文献１参照。）【０００５】
【特許文献１】特開平６−２８８９６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、近年では、チップのクロック周波数は数ＧＨｚの単位まで大きくなっており、ワード数の多いＲＡＭは１サイクル（クロック信号の周期）で動作することが難しくなってきている。このためチップには、１サイクルで動作するワード数の少ない１τＲＡＭと、２サイクルで動作するワード数の多い２τＲＡＭとが混載される状況になっている。【０００７】
しかしながら、従来のＲＡＭ−ＢＩＳＴ回路と同じ方式で１τＲＡＭおよび２τＲＡＭそれぞれのテストパターンを生成するには、１サイクルでＲＡＭを動作させるパターンと、２サイクルでＲＡＭを動作させるパターンの２つのパターンとをそれぞれ生成することができるプログラムを、パターン発生回路が用いるプログラムとして用意しなければならない。その場合、プログラムを格納しておくための領域は従来の２倍のワード数が必要となり、ＲＡＭ−ＢＩＳＴ回路の規模が大きくなってしまうという問題がある。【０００８】
本発明は、上記に鑑みてなされたものであって、異なる周期で動作するメモリが混載されていた場合でも回路規模を増やすことなくそれぞれのメモリのテストを行うことができるメモリテスト回路、半導体集積回路およびメモリテスト方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上述した課題を解決し、目的を達成するため、本発明は、所定のテストパターンを生成し、生成したテストパターンに基づいてメモリを動作させることによって当該メモリのテストを行うメモリテスト回路であって、第一の設定値または第二の設定値のいずれかが設定された入力信号と所定の周期で生成されるクロック信号とを受け付け、受け付けた入力信号の設定値が前記第一の設定値であった場合には、前記クロック信号の第一の周期ごとにメモリを動作させるテストパターンを生成し、受け付けた入力信号の設定値が前記第二の設定値であった場合には、前記クロック信号の第二の周期ごとにメモリを動作させるテストパターンを生成することを特徴とする。【００１０】
また、本発明は、上記の発明において、第一の設定値が設定された設定信号と、第二の設定値が設定された設定信号とを前記クロック信号の周期で交互に出力するカウンタ回路と、前記カウンタ回路から設定信号が出力されるごとに、当該設定信号と前記入力信号との論理和を算出し、算出結果となった第一の設定値または第二の設定値を設定した制御信号を出力するＯＲ回路とを備え、前記ＯＲ回路から出力された制御信号の設定値が第一の設定値であった場合には、前記第一の周期ごとにメモリを動作させるテストパターンを生成し、前記ＯＲ回路から出力された制御信号の設定値が第二の設定値であった場合には、前記第二の周期ごとにメモリを動作させるテストパターンを生成することを特徴とする。【００１１】
また、本発明は、上記の発明において、前記第一の設定値または前記第二の設定値のいずれかの設定値を格納するラッチ回路を備え、当該ラッチ回路に格納された設定値が設定された信号を前記入力信号として受け付けることを特徴とする。【００１２】
また、本発明は、所定のテストパターンを生成し、生成したテストパターンに基づいてメモリを動作させることによって当該メモリのテストを行う半導体集積回路であって、第一の設定値または第二の設定値のいずれかが設定された入力信号と、所定の周期で生成されるクロック信号とを受け付け、受け付けた入力信号の設定値が前記第一の設定値であった場合には、前記クロック信号の第一の周期ごとにメモリを動作させるテストパターンを生成し、受け付けた入力信号の設定値が前記第二の設定値であった場合には、前記クロック信号の第二の周期ごとにメモリを動作させるテストパターンを生成することを特徴とする。【００１３】
また、本発明は、所定のテストパターンを生成し、生成したテストパターンに基づいてメモリを動作させることによって当該メモリのテストを行うメモリテスト方法であって、第一の設定値または第二の設定値のいずれかが設定された入力信号と、所定の周期で生成されるクロック信号とを受け付けるステップと、受け付けた入力信号の設定値が前記第一の設定値であった場合には、前記クロック信号の第一の周期ごとにメモリを動作させるテストパターンを生成するステップと、受け付けた入力信号の設定値が前記第二の設定値であった場合には、前記クロック信号の第二の周期ごとにメモリを動作させるテストパターンを生成するステップとを有することを特徴とする。
【発明の効果】
【００１４】
本発明によれば、第一の設定値または第二の設定値のいずれかが設定された入力信号と、所定の周期で生成されるクロック信号とを受け付け、受け付けた入力信号の設定値が第一の設定値であった場合には、クロック信号の第一の周期ごとにメモリを動作させるテストパターンを生成し、受け付けた入力信号の設定値が第二の設定値であった場合には、クロック信号の第二の周期ごとにメモリを動作させるテストパターンを生成するよう構成したので、異なる周期で動作するメモリが混載されていた場合でも、所定のパターンを生成するひとつのプログラムを用いて異なる周期のテストパターンを生成することが可能になり、回路規模を増やすことなくそれぞれのメモリのテストを行うことができるという効果を奏する。【００１５】
また、本発明によれば、第一の設定値が設定された設定信号と、第二の設定値が設定された設定信号とをクロック信号の周期で交互に出力するカウンタ回路と、前記カウンタ回路から設定信号が出力されるごとに、当該設定信号と、第一の設定値または第二の設定値のいずれかが設定された入力信号との論理和を算出し、算出結果となった第一の設定値または第二の設定値を設定した制御信号を出力するＯＲ回路とを備え、ＯＲ回路から出力された制御信号の設定値が第一の設定値であった場合には、第一の周期ごとにメモリを動作させるテストパターンを生成し、ＯＲ回路から出力された制御信号の設定値が第二の設定値であった場合には、第二の周期ごとにメモリを動作させるテストパターンを生成するよう構成したので、異なる周期で動作するメモリが混載されていた場合でも、複雑な回路を用いずに、それぞれのメモリのテストを行うことができるという効果を奏する。【００１６】
また、本発明によれば、第一の設定値または第二の設定値のいずれかの設定値を格納するラッチ回路を備え、ラッチ回路に格納された設定値が設定された信号を入力信号として受け付けるよう構成したので、テスト対象のメモリが動作する周期に対応する設定値をあらかじめラッチ回路に設定値しておくことによって、テスト実施者が、生成されるテストパターンを選択することができるようになるという効果を奏する。
【図面の簡単な説明】
【００１７】
【図１】図１は、本実施例に係るＲＡＭ−ＢＩＳＴ回路を用いたメモリテスト方法を説明するための図である。
【図２】図２は、本実施例に係るＲＡＭ−ＢＩＳＴ回路の構成を示すブロック図である。
【図３】図３は、イネーブル信号生成回路を実現する回路の一例を示す回路図である。
【図４】図４は、１τＲＡＭのテスト時に生成されるテストパターンを示すタイムチャートである。
【図５】図５は、２τＲＡＭのテスト時に生成されるテストパターンを示すタイムチャートである。
【符号の説明】
【００１８】
１０    ＬＳＩ（Large  Scale  Integration）
１１    ＲＡＭ−ＢＩＳＴ回路
１１ａ    ＩＡＲＲＡＹ（Instruction  Array）
１１ｂ    ＤＴＧＥＮ（Data  Generator）
１１ｃ    ＲＷＧＥＮ（Read  Write  Generator）
１１ｄ    ＡＤＧＥＮ（Address  Generator）
１１ｅ    ＤＣＯＵＮＴ
１１ｆ    イネーブル信号生成回路
１１ｆａ    設定ラッチ
１１ｆｂ    カウンタ
１１ｆｃ    ＮＯＴ回路
１１ｆｄ    ＯＲ回路
１２    ＲＡＭ（Random  Access  Memory）
１３    ＤＴＲＣＶ
１４    ＳＩ（Scan  In）端子
１５    Ｃｌｏｃｋ端子
１６    ＳＯ（Scan  out）端子
１７    スキャンチェーン
２０    ＬＳＩテスタ
【発明を実施するための最良の形態】
【００１９】
以下に、本発明に係るメモリテスト回路、半導体集積回路およびメモリテスト方法の実施例を図面に基づいて詳細に説明する。なお、本実施例では、ＲＡＭ−ＢＩＳＴ回路が組み込まれたＬＳＩに本発明を適用した場合について説明する。
【実施例】
【００２０】
まず、本実施例に係るＲＡＭ−ＢＩＳＴ回路を用いたメモリテスト方法について説明する。図１は、本実施例に係るＲＡＭ−ＢＩＳＴ回路を用いたメモリテスト方法を説明するための図である。同図は、半導体集積回路であるＬＳＩ１０と、テストを制御するＬＳＩテスタ２０とを示している。【００２１】
同図に示すように、ＬＳＩ１０は、ＲＡＭ−ＢＩＳＴ回路１１と、ＤＴＲＣＶ（データレシーバ）１３と、ＳＩ端子１４と、Ｃｌｏｃｋ端子１５と、ＳＯ端子１６とを備えている。ＲＡＭ−ＢＩＳＴ回路１１と、ＤＴＲＣＶ１３と、ＳＯ端子１６とは、スキャンチェーン１７を介してそれぞれ連結されており、Ｃｌｏｃｋ端子１５は、ＲＡＭ−ＢＩＳＴ回路１１、ＲＡＭ１２、ＤＴＲＣＶ１３それぞれに接続されている。【００２２】
ＲＡＭ−ＢＩＳＴ回路１１は、テストパターンを発生するための回路や、アドレスを発生するための回路などから構成された回路であり、ＤＴＲＣＶ１３は、テスト結果を比較するための回路や、テスト結果を格納するためのラッチ回路などから構成された回路である。【００２３】
ＳＩ端子１４は、ＬＳＩテスタ２０からスキャンイン信号を入力する端子であり、Ｃｌｏｃｋ端子１５は、ＬＳＩテスタ２０からクロック信号を入力する端子であり、ＳＯ端子１６は、ＬＳＩテスタ２０にスキャンアウト信号（ＳＯ）を出力する端子である。【００２４】
上記のＬＳＩ１０をテストする場合、まず、ＬＳＩテスタ２０が、ＳＩ端子１４を介してＬＳＩ１０に初期値となるデータを入力する。このデータをスキャンチェーン１７経由で受け取ったＲＡＭ−ＢＩＳＴ回路１１およびＤＴＲＣＶ１３は、それぞれ、受け取ったデータを初期値として設定する。【００２５】
続いて、ＬＳＩテスタ２０は、Ｃｌｏｃｋ端子を介してＬＳＩ１０にクロック信号を入力する。このクロック信号を受け取ったＲＡＭ−ＢＩＳＴ回路１１は、所定のプログラムを用いてテストパターンおよびアドレスを生成し、生成したテストパターンおよびアドレスに基づいてＲＡＭ１２にテストデータを書き込む。これと同時に、ＲＡＭ−ＢＩＳＴ回路１１は、同じテストデータを期待値データとしてＤＴＲＣＶ１３に送る。【００２６】
テストデータがＲＡＭ１２に書き込まれた後、ＤＴＲＣＶ１３は、そのテストデータを読み出して、期待値データとして送られているデータと比較して良否を判定し、判定した結果をテスト結果としてラッチ回路に格納する。そして、ＬＳＩテスタ２０が、ＳＯ端子１６を介して、ＤＴＲＣＶ１３に格納されているテスト結果を取り出すことによって、一連のテストが完了する。【００２７】
そして、上記で説明したテストにおいて、テスト対象であるＲＡＭ１２に１τＲＡＭと２τＲＡＭとが混載されていた場合には、ＲＡＭ−ＢＩＳＴ回路１１は、それぞれのＲＡＭに応じて、生成するテストパターンを切り替える必要がある。具体的には、１τＲＡＭのテストを行う場合には、１サイクルごとにテストデータを書き込むテストパターンが必要であり、一方、２τＲＡＭのテストを行う場合には、２サイクルごとにテストデータを書き込むテストパターンが必要である。【００２８】
本実施例に係るＲＡＭ−ＢＩＳＴ回路１１は、所定のパターンを生成するひとつのプログラムを用いて異なる周期のテストパターンを生成する点に主たる特徴があり、これにより、回路規模を増やすことなくそれぞれのメモリのテストを行うことができるようにしている。【００２９】
次に、本実施例に係るＲＡＭ−ＢＩＳＴ回路１１の構成について説明する。図２は、本実施例に係るＲＡＭ−ＢＩＳＴ回路１１の構成を示すブロック図である。同図に示すように、このＲＡＭ−ＢＩＳＴ回路１１は、ＩＡＲＲＡＹ１１ａと、ＤＴＧＥＮ１１ｂと、ＲＷＧＥＮ１１ｃと、ＡＤＧＥＮ１１ｄと、ＤＣＯＵＮＴ（Ｄカウンタ）１１ｅと、イネーブル信号生成回路１１ｆとを有する。【００３０】
ＩＡＲＲＡＹ１１ａは、パターン生成用のプログラムを格納する回路である。このＩＡＲＲＡＹ１１ａは、後述するイネーブル信号生成回路１１ｆから「Ｈｉｇｈ」のイネーブル信号が出力されると、所定のプログラムと、後述するＤＣＯＵＮＴ１１ｅが発生した繰り返し回数とを用いてテストパターンを生成する。【００３１】
ＤＴＧＥＮ１１ｂは、ＲＡＭ１２に書き込むテストデータと、ＲＡＭ１２から読み出されたテストデータと比較される期待値データを生成する回路である。このＤＴＧＥＮ１１ｂは、後述するイネーブル信号生成回路１１ｆから「Ｈｉｇｈ」のイネーブル信号が出力されると、ＩＡＲＲＡＹ１１ａによって生成されたテストパターンおよびＤＣＯＵＮＴ１１ｅによって生成されたデータに基づいて、テストデータおよび期待値データを生成し、生成したテストデータをＲＡＭ１２に対して出力し、一方、生成した期待値データをＤＴＲＣＶ１３に対して出力する。【００３２】
ＲＷＧＥＮ１１ｃは、ＲＡＭ１２に対する制御信号およびＤＴＲＣＶ１３に対する制御信号を発生する回路である。このＲＷＧＥＮ１１ｃは、後述するイネーブル信号生成回路１１ｆから「Ｈｉｇｈ」のイネーブル信号が出力されると、ＩＡＲＲＡＹ１１ａによって生成されたテストパターンに基づいて、テストデータの書き込みを指示するための制御信号を生成し、ＲＡＭ１２に対して出力し、同時に、テストデータの比較判定を指示するための制御信号を生成し、ＤＴＲＣＶ１３に対して出力する。【００３３】
ＡＤＧＥＮ１１ｄは、テストデータの格納先となるアドレスを発生する回路である。このＡＤＧＥＮ１１ｄは、後述するイネーブル信号生成回路１１ｆから「Ｈｉｇｈ」のイネーブル信号が出力されると、ＩＡＲＲＡＹ１１ａによって生成されたテストパターンに基づいて、２つのカウンタ（Ａ／Ｂ）を用いてアドレスを生成し、ＲＡＭ１２に対して出力する。【００３４】
ＤＣＯＵＮＴ１１ｅは、プログラムの繰り返し回数と、テストデータの基になるデータを発生する回路である。このＤＣＯＵＮＴ１１ｅは、後述するイネーブル信号生成回路１１ｆから「Ｈｉｇｈ」のイネーブル信号が出力されると、プログラムの繰り返し回数を生成してＩＡＲＲＡＹ１１ａに出力し、同時に、テストデータの基になるデータを生成し、ＤＴＧＥＮ１１ｂに対して出力する。【００３５】
イネーブル信号生成回路１１ｆは、後述する設定ラッチ１１ｆａから出力される信号と、後述するカウンタ１１ｆｂから出力される信号とを受け付け、受け付けた信号に基づいて、上述したＩＡＲＲＡＹ１１ａ、ＤＴＧＥＮ１１ｂ、ＲＷＧＥＮ１１ｃ、ＡＤＧＥＮ１１ｄおよびＤＣＯＵＮＴ１１ｅの動作を指示するためのイネーブル信号を発生する回路である。【００３６】
ここで、イネーブル信号生成回路１１ｆを実現する回路の一例について説明する。図３は、イネーブル信号生成回路１１ｆを実現する回路の一例を示す回路図である。同図に示すように、たとえば、イネーブル信号生成回路１１ｆは、設定ラッチ１１ｆａと、カウンタ１１ｆｂと、ＮＯＴ回路１１ｆｃと、ＯＲ回路１１ｆｄとから構成される。【００３７】
設定ラッチ１１ｆａは、「Ｈｉｇｈ」または「Ｌｏｗ」のうちいずれかの値を設定値として保持し、保持した値をＯＲ回路に出力するラッチ回路である。この設定ラッチ１１ｆａには、１τＲＡＭのテスト時には「Ｈｉｇｈ」が設定され、２τＲＡＭのテスト時には「Ｌｏｗ」が設定される。【００３８】
カウンタ１１ｆｂは、ＯＲ回路１１ｆｄに対して、「Ｈｉｇｈ」または「Ｌｏｗ」の信号をクロック信号の周期ごとに交互に出力する回路である。具体的には、このカウンタ１１ｆｂは、外部からクロック信号が入力されると、入力されたクロック信号の周期ごとに、ＮＯＴ回路１１ｆｃおよびＯＲ回路１１ｆｄそれぞれに対して、「Ｈｉｇｈ」の信号と「Ｌｏｗ」の信号とを交互に出力する。【００３９】
ここで、ＮＯＴ回路１１ｆｃに出力された信号は、ＮＯＴ回路１１ｆｃによって値が反転され、再度、カウンタ１１ｆｂに入力される。この信号を入力すると、カウンタ１１ｆｂは、その信号をＮＯＴ回路１１ｆｃおよびＯＲ回路１１ｆｄに対して出力する。この動作をクロック信号の周期ごとに行うことによって、カウンタ回路は、ＯＲ回路１１ｆｄに対して、「Ｈｉｇｈ」または「Ｌｏｗ」の信号をクロック信号の周期ごとに交互に出力することができる。【００４０】
ＯＲ回路１１ｆｄは、設定ラッチ１１ｆａから出力される信号と、カウンタ１１ｆｂから出力される信号との論理和を算出し、算出した結果を設定したイネーブル信号を出力する論理回路である。具体的には、このＯＲ回路１１ｆｄは、設定ラッチ１１ｆａから「Ｈｉｇｈ」の信号が出力され、カウンタ１１ｆｂから「Ｈｉｇｈ」または「Ｌｏｗ」の信号が交互に出力された場合には、クロック信号の周期ごとに、一定の「Ｈｉｇｈ」の信号をイネーブル信号として出力する。【００４１】
一方、ＯＲ回路１１ｆｄは、設定ラッチ１１ｆａから「Ｌｏｗ」の信号が出力され、カウンタ１１ｆｂから「Ｈｉｇｈ」の信号と「Ｌｏｗ」の信号とが交互に出力された場合には、クロック信号の周期ごとに、「Ｈｉｇｈ」の信号と「Ｌｏｗ」の信号とを交互にイネーブル信号として出力する。【００４２】
ここで、ＯＲ回路１１ｆｄが、設定ラッチ１１ｆａから出力される信号が「Ｈｉｇｈ」であった場合には一定の「Ｈｉｇｈ」のイネーブル信号を出力し、一方、設定ラッチ１１ｆａから出力される信号が「Ｈｉｇｈ」であった場合には「Ｈｉｇｈ」のイネーブル信号と「Ｌｏｗ」のイネーブル信号とを交互に出力することによって、１τＲＡＭのテスト時に用いる信号と、２τＲＡＭのテスト時に用いる信号とをそれぞれ切り替えることができる。【００４３】
このように、イネーブル信号生成回路１１ｆが、１τＲＡＭのテスト時にはクロック信号の１サイクルごとにイネーブル信号を出力し、２τＲＡＭのテスト時にはクロック信号の２サイクルごとにイネーブル信号を出力することによって、前述したＩＡＲＲＡＹ１１ａ、ＤＴＧＥＮ１１ｂ、ＲＷＧＥＮ１１ｃ、ＡＤＧＥＮ１１ｄおよびＤＣＯＵＮＴ１１ｅを、１τＲＡＭのテスト時にはクロック信号の１サイクルごとに動作させ、２τＲＡＭのテスト時にはクロック信号の２サイクルごとに動作させることができる。【００４４】
これにより、ＲＡＭ−ＢＩＳＴ回路１１全体として、ひとつのプログラムで、１τＲＡＭのテスト時にはクロック信号の１サイクルごとにＲＡＭ１２を動作させるテストパターンを生成し、２τＲＡＭのテスト時にはクロック信号の２サイクルごとにＲＡＭ１２を動作させるテストパターンを生成することができるようになる。【００４５】
ここで、ＲＡＭ−ＢＩＳＴ回路１１によって生成されるテストパターンを図４および図５に示す。図４は、１τＲＡＭのテスト時に生成されるテストパターンを示すタイムチャートであり、図５は、２τＲＡＭのテスト時に生成されるテストパターンを示すタイムチャートである。【００４６】
図４に示すように、１τＲＡＭのテスト時には、設定ラッチ１１ｆａに「Ｈｉｇｈ」が設定され、イネーブル信号生成回路１１ｆからは、「Ｈｉｇｈ」の一定の信号が出力される。この結果、ＲＡＭ−ＢＩＳＴ回路１１は、クロック信号の１周期ごとにＲＡＭ１２を動作させるテストパターンを生成する。【００４７】
一方、図５に示すように、２τＲＡＭのテスト時には、設定ラッチ１１ｆａに「Ｈｉｇｈ」が設定され、イネーブル信号生成回路１１ｆから、クロック信号の周期ごとに「Ｈｉｇｈ」と「Ｌｏｗ」とが切り替わる信号が出力される。この結果、ＲＡＭ−ＢＩＳＴ回路１１は、クロック信号の２周期ごとにＲＡＭ１２を動作させるテストパターンを生成する。【００４８】
上述してきたように、本実施例では、ＲＡＭ−ＢＩＳＴ回路１１が、「Ｈｉｇｈ」または「Ｌｏｗ」のいずれかが設定された信号と、所定の周期で生成されるクロック信号とを受け付け、受け付けた信号の設定値が「Ｈｉｇｈ」であった場合には、クロック信号の１周期ごとにＲＡＭ１２内のメモリを動作させるテストパターンを生成し、受け付けた入力信号の設定値が「Ｌｏｗ」であった場合には、クロック信号の２周期ごとにＲＡＭ１２内のメモリを動作させるテストパターンを生成するので、異なる周期で動作するメモリが混載されていた場合でも、所定のパターンを生成するひとつのプログラムを用いて異なる周期のテストパターンを生成することが可能になり、回路規模を増やすことなくそれぞれのメモリのテストを行うことができる。【００４９】
また、本実施例では、ＲＡＭ−ＢＩＳＴ回路１１が、「Ｈｉｇｈ」が設定された信号と、「Ｌｏｗ」が設定された信号とをクロック信号の周期で交互に出力するカウンタ１１ｆｂと、カウンタ１１ｆｂから信号が出力されるごとに、当該信号と、設定ラッチ１１ｆａから出力される「Ｈｉｇｈ」または「Ｌｏｗ」のいずれかが設定された信号との論理和を算出し、算出結果となった「Ｈｉｇｈ」または「Ｌｏｗ」を設定したイネーブル信号を出力するＯＲ回路１１ｆｄとを備え、ＯＲ回路１１ｆｄから出力されたイネーブル信号の設定値が「Ｈｉｇｈ」であった場合には、クロック信号の１周期ごとにＲＡＭ１２内のメモリを動作させるテストパターンを生成し、ＯＲ回路１１ｆｄから出力されたイネーブル信号の設定値が「Ｌｏｗ」であった場合には、クロック信号の２周期ごとにＲＡＭ１２内のメモリを動作させるテストパターンを生成するので、異なる周期で動作するメモリがＲＡＭ１２に混載されていた場合でも、複雑な回路を用いずに、それぞれのメモリのテストを行うことができる。【００５０】
また、本実施例では、ＲＡＭ−ＢＩＳＴ回路１１が、「Ｈｉｇｈ」または「Ｌｏｗ」のいずれかの設定値を格納する設定ラッチ１１ｆａを備え、この設定ラッチ１１ｆａに格納された設定値が設定された信号を受け付けるので、テスト対象のメモリが動作する周期に対応する設定値をあらかじめ設定ラッチ１１ｆａに設定値しておくことによって、テスト実施者が、生成されるテストパターンを選択することができるようになる。【００５１】
なお、上記実施例では、設定ラッチを１１ｆａに「Ｈｉｇｈ」または「Ｌｏｗ」のいずれかの値を設定しておく場合について説明したが、本発明はこれに限られるわけではなく、たとえば、ＬＳＩテスタ２０など、ＲＡＭ−ＢＩＳＴ回路１１の外部の信号入力手段からテスト時に「Ｈｉｇｈ」または「Ｌｏｗ」のいずれかの値を入力するようにしてもよい。この場合、信号入力手段は、１τＲＡＭのテスト時には「Ｈｉｇｈ」の信号を、２τＲＡＭのテスト時には「Ｌｏｗ」の信号をそれぞれ入力する。これにより、ＲＡＭ−ＢＩＳＴ回路１１の回路規模をさらに抑えることが可能になる。【００５２】
また、上記実施例では、ＤＴＲＣＶ１３が、テスト結果の比較を行うよう構成した場合について説明したが、ＲＡＭ−ＢＩＳＴ回路１１とＤＴＲＣＶ１３とを統合し、ＲＡＭ−ＢＩＳＴ回路１１が、テスト結果の比較を行うように構成してもよい。
【産業上の利用可能性】
【００５３】
以上のように、本発明に係るメモリテスト回路、半導体集積回路およびメモリテスト方法は、半導体集積回路などに実装されたメモリのテストを行う場合に有用であり、特に、異なる周期で動作するメモリが混載されていた場合に適している。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【国際調査報告】
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2008120389.tif 000009
2008120389.tif 000010
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