(57)【特許請求の範囲】
【請求項１】
液晶パネルのソースドライバを駆動する電源がｔ１時刻に印加され、ｔ２時刻に安定化するステップと、
タイミングコントローラのリセット信号がロジックローからロジックハイに遷移してから数フレーム後に、前記ソースドライバの出力信号がｔ３時刻に印加されるステップと、
前記タイミングコントローラから液晶パネルのソースラインの駆動を指示する水平スタートパルス信号が印加されるステップと、
前記水平スタートパルス信号の少なくとも一つ以上のパルスをマスキングして、水平スタートマスキング信号を発生させるステップと、
前記水平スタートマスキング信号に応答して、前記ソースラインを駆動するステップと、を有し、
前記水平スタートマスキング信号は、前記ソースドライバの不安定な前記出力信号が前記ソースラインへ伝送されるのを防止するために前記水平スタートパルス信号を基に生成され、
前記水平スタートマスキング信号は、初期のパワーオン時にロジックハイで発生した後、ｔ３時刻で前記水平スタートパルス信号のロジックレベルに沿って発生することを特徴とする液晶パネルの駆動方法。
【請求項２】
前記水平スタートマスキング信号は、
前記液晶パネルの前記ソースラインとソースドライバとの間のスイッチを制御することを特徴とする請求項１に記載の液晶パネルの駆動方法。
【請求項３】
前記水平スタートマスキング信号は、
前記液晶パネルの画像データに対応する前記ソースドライバの出力信号が供給されるまで、前記スイッチをターンオフさせることを特徴とする請求項２に記載の液晶パネルの駆動方法。
【請求項４】
液晶パネルに電源が印加されるステップと、
タイミングコントローラから液晶パネルのソースラインの駆動を指示する水平スタートパルス信号が順次に入力されるステップと、
前記水平スタートパルス信号の上昇エッジごとに以前のロジックレベルが反転する２分周パルス信号を発生させるステップと、
前記２分周パルス信号の上昇エッジごとに以前のロジックレベルが反転する４分周パルス信号を発生させるステップと、
前記４分周パルス信号の上昇エッジごとに以前のロジックレベルが反転する８分周パルス信号を発生させるステップと、
前記８分周パルス信号を所定時間遅延させて、遅延された８分周パルス信号を発生させるステップと、
前記遅延された８分周パルス信号の下降エッジに応答して、デフォルトロジックハイレベルからロジックローレベルに遷移するイネーブル信号を発生させるステップと、
前記イネーブル信号と水平スタートパルス信号とを論理和して、水平スタートマスキング信号を発生させるステップと、
前記水平スタートマスキング信号に応答して、前記液晶パネルの前記ソースラインとソースドライバとの間のスイッチを制御するステップと、を有することを特徴とする液晶パネルの駆動方法。
【請求項５】
前記水平スタートマスキング信号は、
前記液晶パネルの画像データに対応する前記ソースドライバの出力信号が供給されるまで、前記スイッチをターンオフさせることを特徴とする請求項４に記載の液晶パネルの駆動方法。
【請求項６】
クロック入力端子に水平スタートパルス信号を入力し、出力端子及び反転出力端子それぞれに２分周パルス信号及び反転した２分周パルス信号を出力する第１フリップフロップと、
クロック入力端子に前記２分周パルス信号を入力し、出力端子に４分周パルス信号を出力する第２フリップフロップと、
クロック入力端子に前記４分周パルス信号を入力し、出力端子に８分周パルス信号を出力する第３フリップフロップと、
前記８分周パルス信号を所定時間遅延させて、遅延された８分周パルス信号を出力する遅延部と、
クロック入力端子に前記遅延された８分周パルス信号を入力し、データ入力端子に前記２分周パルス信号を入力し、反転データ入力端子に前記反転された２分周パルス信号を入力し、反転出力端子にデフォルトロジックハイレベルからロジックローレベルに遷移するイネーブル信号を出力する第４フリップフロップと、
前記水平スタートパルス信号と前記イネーブル信号とを入力して、水平スタートマスキング信号を発生させるＯＲゲートと、を備えることを特徴とするマスキング回路。
【請求項７】
前記第１乃至第３フリップフロップそれぞれは、
反転クロック入力端子信号に応答して、それ自身の反転出力端子信号と出力端子信号とをそれぞれ伝達する第１及び第２スイッチと、
デフォルトロジックハイレベルにセッティングされる出力端子を有し、前記第１スイッチを通じて伝達される前記反転出力端子信号と、前記第２スイッチを通じて伝達される前記出力端子信号とを入力端子及び反転入力端子にそれぞれ入力するデフォルトハイラッチと、
クロック入力端子信号に応答して、前記デフォルトハイラッチの反転出力端子信号及び出力端子信号をそれぞれ伝達する第３及び第４スイッチと、
デフォルトロジックローレベルにセッティングされる出力端子を有し、前記第３スイッチを通じて伝達される前記反転出力端子信号と、前記第４スイッチを通じて伝達される前記出力端子信号とを入力端子及び反転入力端子にそれぞれ入力し、前記反転出力端子及び前記出力端子が、前記第１乃至第３フリップフロップそれぞれの出力端子及び反転出力端子に連結されるデフォルトローラッチと、を備えることを特徴とする請求項６に記載のマスキング回路。
【請求項８】
前記第４フリップフロップは、
クロック入力端子信号に応答して、データ入力端子信号と反転データ入力端子信号とをそれぞれ伝達する第１及び第２スイッチと、
デフォルトロジックローレベルにセッティングされる出力端子を有し、前記第１スイッチを通じて伝達される前記データ入力端子信号と、前記第２スイッチを通じて伝達される前記反転データ入力端子信号とを入力端子及び反転入力端子にそれぞれ入力するデフォルトローラッチと、
反転クロック入力端子信号に応答して、前記デフォルトローラッチの反転出力端子信号及び出力端子信号をそれぞれ伝達する第３及び第４スイッチと、
デフォルトロジックハイレベルにセッティングされる出力端子を有し、前記第３スイッチを通じて伝達される前記反転出力端子信号と、前記第４スイッチを通じて伝達される前記出力端子信号とを入力端子及び反転入力端子にそれぞれ入力し、前記反転出力端子及び前記出力端子が、前記第４フリップフロップの出力端子及び反転出力端子に連結されるデフォルトハイラッチと、を備えることを特徴とする請求項６に記載のマスキング回路。
【請求項９】
クロック入力端子に水平スタートパルス信号を入力し、出力端子に２分周パルス信号を出力する第１フリップフロップと、
前記水平スタートパルス信号を入力し、反転した水平スタートパルス信号を出力するインバータと、
クロック入力端子に前記２分周パルス信号を入力し、データ入力端子に前記水平スタートパルス信号を入力し、反転データ入力端子に前記反転された水平スタートパルス信号を入力し、反転出力端子にデフォルトロジックハイレベルからロジックローレベルに遷移するイネーブル信号を出力する第２フリップフロップと、
前記水平スタートパルス信号と前記イネーブル信号とを入力して、水平スタートマスキング信号を発生させるＯＲゲートと、を備えることを特徴とするマスキング回路。
【請求項１０】
前記第１フリップフロップは、
反転クロック入力端子信号に応答して、それ自身の反転出力端子信号と出力端子信号とをそれぞれ伝達する第１及び第２スイッチと、
デフォルトロジックハイレベルにセッティングされる出力端子を有し、前記第１スイッチを通じて伝達される前記反転出力端子信号と、前記第２スイッチを通じて伝達される前記出力端子信号とを入力端子及び反転入力端子にそれぞれ入力するデフォルトハイラッチと、
クロック入力端子信号に応答して、前記デフォルトハイラッチの反転出力端子信号及び出力端子信号をそれぞれ伝達する第３及び第４スイッチと、
デフォルトロジックローレベルにセッティングされる出力端子を有し、前記第３スイッチを通じて伝達される前記反転出力端子信号と、前記第４スイッチを通じて伝達される前記出力端子信号とを入力端子及び反転入力端子にそれぞれ入力し、前記反転出力端子及び前記出力端子が、前記第１フリップフロップの出力端子及び反転出力端子に連結されるデフォルトローラッチと、を備えることを特徴とする請求項９に記載のマスキング回路。
【請求項１１】
前記第２フリップフロップは、
クロック入力端子信号に応答して、データ入力端子信号と反転データ入力端子信号とをそれぞれ伝達する第１及び第２スイッチと、
デフォルトロジックローレベルにセッティングされる出力端子を有し、前記第１スイッチを通じて伝達される前記データ入力端子信号と、前記第２スイッチを通じて伝達される前記反転データ入力端子信号とを入力端子及び反転入力端子にそれぞれ入力するデフォルトローラッチと、
反転クロック入力端子信号に応答して、前記デフォルトローラッチの反転出力端子信号及び出力端子信号をそれぞれ伝達する第３及び第４スイッチと、
デフォルトロジックハイレベルにセッティングされる出力端子を有し、前記第３スイッチを通じて伝達される前記反転出力端子信号と、前記第４スイッチを通じて伝達される前記出力端子信号とを入力端子及び反転入力端子にそれぞれ入力し、前記反転出力端子及び前記出力端子が、前記第２フリップフロップの出力端子及び反転出力端子に連結されるデフォルトハイラッチと、を備えることを特徴とする請求項９に記載のマスキング回路。
【請求項１２】
水平スタートパルス信号を入力し、反転した水平スタートパルス信号を出力するインバータと、
クロック入力端子に前記水平スタートパルス信号を入力し、データ入力端子に前記水平スタートパルス信号を入力し、反転データ入力端子に前記反転された水平スタートパルス信号を入力し、反転出力端子にデフォルトロジックハイレベルからロジックローレベルに遷移するイネーブル信号を出力するフリップフロップと、
前記水平スタートパルス信号と前記イネーブル信号とを入力して、水平スタートマスキング信号を発生させるＯＲゲートと、を備えることを特徴とするマスキング回路。
【請求項１３】
前記フリップフロップは、
クロック入力端子信号に応答して、データ入力端子信号と反転データ入力端子信号とをそれぞれ伝達する第１及び第２スイッチと、
デフォルトロジックローレベルにセッティングされる出力端子を有し、前記第１スイッチを通じて伝達される前記データ入力端子信号と、前記第２スイッチを通じて伝達される前記反転データ入力端子信号とを入力端子及び反転入力端子にそれぞれ入力するデフォルトローラッチと、
反転クロック入力端子信号に応答して、前記デフォルトローラッチの反転出力端子信号及び出力端子信号をそれぞれ伝達する第３及び第４スイッチと、
デフォルトロジックハイレベルにセッティングされる出力端子を有し、前記第３スイッチを通じて伝達される前記反転出力端子信号と、前記第４スイッチを通じて伝達される前記出力端子信号とを入力端子及び反転入力端子にそれぞれ入力し、前記反転出力端子及び前記出力端子が、前記フリップフロップの出力端子及び反転出力端子に連結されるデフォルトハイラッチと、を備えることを特徴とする請求項１２に記載のマスキング回路。
【請求項１４】
前記マスキング回路は、
前記水平スタートパルス信号を入力して、遅延された水平スタートパルス信号を発生させる遅延部をさらに備え、前記遅延された水平スタートパルス信号を前記フリップフロップのクロック入力端子に入力させることを特徴とする請求項１２に記載のマスキング回路。
【請求項１５】
前記フリップフロップは、
クロック入力端子信号に応答して、データ入力端子信号と反転データ入力端子信号とをそれぞれ伝達する第１及び第２スイッチと、
デフォルトロジックローレベルにセッティングされる出力端子を有し、前記第１スイッチを通じて伝達される前記データ入力端子信号と、前記第２スイッチを通じて伝達される前記反転データ入力端子信号とを入力端子及び反転入力端子にそれぞれ入力するデフォルトローラッチと、
反転クロック入力端子信号に応答して、前記デフォルトローラッチの反転出力端子信号及び出力端子信号をそれぞれ伝達する第３及び第４スイッチと、
デフォルトロジックハイレベルにセッティングされる出力端子を有し、前記第３スイッチを通じて伝達される前記反転出力端子信号と、前記第４スイッチを通じて伝達される前記出力端子信号とを入力端子及び反転入力端子にそれぞれ入力し、前記反転出力端子及び前記出力端子が、前記フリップフロップの出力端子及び反転出力端子に連結されるデフォルトハイラッチと、を備えることを特徴とする請求項１４に記載のマスキング回路。
【請求項１６】
前記デフォルトハイラッチは、
接地電圧がそのソースに連結され、前記入力端子がそのゲートに連結され、前記反転出力端子がそのドレインに連結される第１ＮＭＯＳトランジスタと、
前記接地電圧がそのソースに連結され、前記反転入力端子がそのゲートに連結され、前記出力端子がそのドレインに連結される第２ＮＭＯＳトランジスタと、
前記接地電圧がそのソースに連結され、前記反転出力端子がそのゲートに連結され、前記入力端子がそのドレインに連結される第３ＮＭＯＳトランジスタと、
前記接地電圧がそのソースに連結され、前記出力端子がそのゲートに連結され、前記反転入力端子がそのドレインに連結される第４ＮＭＯＳトランジスタと、
電源電圧がそのソースに連結され、前記出力端子がそのゲートに連結される第１ＰＭＯＳトランジスタと、
前記第１ＰＭＯＳトランジスタのドレインがそのソースに連結され、前記出力端子がそのゲートに連結され、前記第１ＮＭＯＳトランジスタのドレインがそのドレインに連結される第２ＰＭＯＳトランジスタと、
前記電源電圧がそのソースに連結され、前記反転出力端子がそのゲートに連結される第３ＰＭＯＳトランジスタと、
前記第３ＰＭＯＳトランジスタのドレインがそのソースに連結され、前記反転出力端子がそのゲートに連結され、前記第２ＮＭＯＳトランジスタのドレインがそのドレインに連結される第４ＰＭＯＳトランジスタと、
前記電源電圧がそのソースに連結され、前記反転出力端子がそのゲートに連結され、前記第３ＮＭＯＳトランジスタのドレインがそのドレインに連結される第５ＰＭＯＳトランジスタと、
前記電源電圧がそのソースに連結され、前記出力端子がそのゲートに連結され、前記第４ＮＭＯＳトランジスタのドレインがそのドレインに連結される第６ＰＭＯＳトランジスタと、を備え、
前記第１ＮＭＯＳトランジスタのチャネル幅を前記第２ＮＭＯＳトランジスタのチャネル幅より広くし、前記第５ＰＭＯＳトランジスタのチャネル幅を前記第６ＰＭＯＳトランジスタのチャネル幅より大きくすることを特徴とする請求項７、８、１０、１１、１３、又は１５のいずれか一項に記載のマスキング回路。
【請求項１７】
前記デフォルトハイラッチは、
接地電圧がそのソースに連結され、前記入力端子がそのゲートに連結され、前記反転出力端子がそのドレインに連結される第１ＮＭＯＳトランジスタと、
前記接地電圧がそのソースに連結され、前記反転入力端子がそのゲートに連結され、前記出力端子がそのドレインに連結される第２ＮＭＯＳトランジスタと、
前記接地電圧がそのソースに連結され、前記反転出力端子がそのゲートに連結され、前記入力端子がそのドレインに連結される第３ＮＭＯＳトランジスタと、
前記接地電圧がそのソースに連結され、前記出力端子がそのゲートに連結され、前記反転入力端子がそのドレインに連結される第４ＮＭＯＳトランジスタと、
電源電圧がそのソースに連結され、前記出力端子がそのゲートに連結される第１ＰＭＯＳトランジスタと、
前記第１ＰＭＯＳトランジスタのドレインがそのソースに連結され、前記出力端子がそのゲートに連結され、前記第１ＮＭＯＳトランジスタのドレインがそのドレインに連結される第２ＰＭＯＳトランジスタと、
前記電源電圧がそのソースに連結され、前記反転出力端子がそのゲートに連結される第３ＰＭＯＳトランジスタと、
前記第３ＰＭＯＳトランジスタのドレインがそのソースに連結され、前記反転出力端子がそのゲートに連結され、前記第２ＮＭＯＳトランジスタのドレインがそのドレインに連結される第４ＰＭＯＳトランジスタと、
前記電源電圧がそのソースに連結され、前記反転出力端子がそのゲートに連結される第５ＰＭＯＳトランジスタと、
前記第５ＰＭＯＳトランジスタのドレインがそのソースに連結され、前記反転クロック入力端子がそのゲートに連結され、前記入力端子がそのドレインに連結される第１スイッチングＰＭＯＳトランジスタと、
前記第１スイッチングＰＭＯＳトランジスタのドレインがそのドレインに連結され、前記クロック入力端子がそのゲートに連結され、前記第３ＮＭＯＳトランジスタのドレインがそのソースに連結される第１スイッチングＮＭＯＳトランジスタと、
前記電源電圧がそのソースに連結され、前記出力端子がそのゲートに連結される第６ＰＭＯＳトランジスタと、
前記第６ＰＭＯＳトランジスタのドレインがそのソースに連結され、前記反転クロック入力端子がそのゲートに連結され、前記反転入力端子がそのドレインに連結される第２スイッチングＰＭＯＳトランジスタと、
前記第２スイッチングＰＭＯＳトランジスタのドレインがそのドレインに連結され、前記クロック入力端子がそのゲートに連結され、前記第４ＮＭＯＳトランジスタのドレインがそのソースに連結される第２スイッチングＮＭＯＳトランジスタと、を備え、
前記第１ＮＭＯＳトランジスタのチャネル幅を前記第２ＮＭＯＳトランジスタのチャネル幅より広くし、前記第５ＰＭＯＳトランジスタのチャネル幅を前記第６ＰＭＯＳトランジスタのチャネル幅より大きくすることを特徴とする請求項７、８、１０、１１、１３、又は１５のいずれか一項に記載のマスキング回路。
【請求項１８】
前記デフォルトハイラッチは、
接地電圧がそのソースに連結され、前記入力端子がそのゲートに連結され、前記反転出力端子がそのドレインに連結される第１ＮＭＯＳトランジスタと、
前記接地電圧がそのソースに連結され、前記反転入力端子がそのゲートに連結され、前記出力端子がそのドレインに連結される第２ＮＭＯＳトランジスタと、
前記接地電圧がそのソースに連結され、前記反転出力端子がそのゲートに連結され、前記入力端子がそのドレインに連結される第３ＮＭＯＳトランジスタと、
前記接地電圧がそのソースに連結され、前記出力端子がそのゲートに連結され、前記反転入力端子がそのドレインに連結される第４ＮＭＯＳトランジスタと、
電源電圧がそのソースに連結され、前記出力端子がそのゲートに連結され、前記第１ＮＭＯＳトランジスタのドレインがそのドレインに連結される第１ＰＭＯＳトランジスタと、
前記電源電圧がそのソースに連結され、前記反転出力端子がそのゲートに連結され、前記第２ＮＭＯＳトランジスタのドレインがそのドレインに連結される第２ＰＭＯＳトランジスタと、
前記電源電圧がそのソースに連結され、前記反転出力端子がそのゲートに連結される第３ＰＭＯＳトランジスタと、
前記第３ＰＭＯＳトランジスタのドレインがそのソースに連結され、前記反転クロック入力端子がそのゲートに連結され、前記入力端子がそのドレインに連結される第１スイッチングＰＭＯＳトランジスタと、
前記第１スイッチングＰＭＯＳトランジスタのドレインがそのドレインに連結され、前記クロック入力端子がそのゲートに連結され、前記第３ＮＭＯＳトランジスタのドレインがそのソースに連結される第１スイッチングＮＭＯＳトランジスタと、
前記電源電圧がそのソースに連結され、前記出力端子がそのゲートに連結される第４ＰＭＯＳトランジスタと、
前記第４ＰＭＯＳトランジスタのドレインがそのソースに連結され、前記反転クロック入力端子がそのゲートに連結され、前記反転入力端子がそのドレインに連結される第２スイッチングＰＭＯＳトランジスタと、
前記第２スイッチングＰＭＯＳトランジスタのドレインがそのドレインに連結され、前記クロック入力端子がそのゲートに連結され、前記第４ＮＭＯＳトランジスタのドレインがそのソースに連結される第２スイッチングＮＭＯＳトランジスタと、を備え、
前記第１ＮＭＯＳトランジスタのチャネル幅を前記第２ＮＭＯＳトランジスタのチャネル幅より広くし、前記第３ＰＭＯＳトランジスタのチャネル幅を前記第４ＰＭＯＳトランジスタのチャネル幅より大きくすることを特徴とする請求項７、８、１０、１１、１３、又は１５のいずれか一項に記載のマスキング回路。
【請求項１９】
前記デフォルトローラッチは、
接地電圧がそのソースに連結され、前記入力端子がそのゲートに連結され、前記反転出力端子がそのドレインに連結される第１ＮＭＯＳトランジスタと、
前記接地電圧がそのソースに連結され、前記反転入力端子がそのゲートに連結され、前記出力端子がそのドレインに連結される第２ＮＭＯＳトランジスタと、
前記接地電圧がそのソースに連結され、前記反転出力端子がそのゲートに連結され、前記入力端子がそのドレインに連結される第３ＮＭＯＳトランジスタと、
前記接地電圧がそのソースに連結され、前記出力端子がそのゲートに連結され、前記反転入力端子がそのドレインに連結される第４ＮＭＯＳトランジスタと、
電源電圧がそのソースに連結され、前記出力端子がそのゲートに連結される第１ＰＭＯＳトランジスタと、
前記第１ＰＭＯＳトランジスタのドレインがそのソースに連結され、前記出力端子がそのゲートに連結され、前記第１ＮＭＯＳトランジスタのドレインがそのドレインに連結される第２ＰＭＯＳトランジスタと、
前記電源電圧がそのソースに連結され、前記反転出力端子がそのゲートに連結される第３ＰＭＯＳトランジスタと、
前記第３ＰＭＯＳトランジスタのドレインがそのソースに連結され、前記反転出力端子がそのゲートに連結され、前記第２ＮＭＯＳトランジスタのドレインがそのドレインに連結される第４ＰＭＯＳトランジスタと、
前記電源電圧がそのソースに連結され、前記反転出力端子がそのゲートに連結され、前記第３ＮＭＯＳトランジスタのドレインがそのドレインに連結される第５ＰＭＯＳトランジスタと、
前記電源電圧がそのソースに連結され、前記出力端子がそのゲートに連結され、前記第４ＮＭＯＳトランジスタのドレインがそのドレインに連結される第６ＰＭＯＳトランジスタと、を備え、
前記第２ＮＭＯＳトランジスタのチャネル幅を前記第１ＮＭＯＳトランジスタのチャネル幅より広くし、前記第６ＰＭＯＳトランジスタのチャネル幅を前記第５ＰＭＯＳトランジスタのチャネル幅より大きくすることを特徴とする請求項７、８、１０、１１、１３、又は１５のいずれか一項に記載のマスキング回路。
【請求項２０】
前記デフォルトローラッチは、
接地電圧がそのソースに連結され、前記入力端子がそのゲートに連結され、前記反転出力端子がそのドレインに連結される第１ＮＭＯＳトランジスタと、
前記接地電圧がそのソースに連結され、前記反転入力端子がそのゲートに連結され、前記出力端子がそのドレインに連結される第２ＮＭＯＳトランジスタと、
前記接地電圧がそのソースに連結され、前記反転出力端子がそのゲートに連結され、前記入力端子がそのドレインに連結される第３ＮＭＯＳトランジスタと、
前記接地電圧がそのソースに連結され、前記出力端子がそのゲートに連結され、前記反転入力端子がそのドレインに連結される第４ＮＭＯＳトランジスタと、
電源電圧がそのソースに連結され、前記出力端子がそのゲートに連結される第１ＰＭＯＳトランジスタと、
前記第１ＰＭＯＳトランジスタのドレインがそのソースに連結され、前記出力端子がそのゲートに連結され、前記第１ＮＭＯＳトランジスタのドレインがそのドレインに連結される第２ＰＭＯＳトランジスタと、
前記電源電圧がそのソースに連結され、前記反転出力端子がそのゲートに連結される第３ＰＭＯＳトランジスタと、
前記第３ＰＭＯＳトランジスタのドレインがそのソースに連結され、前記反転出力端子がそのゲートに連結され、前記第２ＮＭＯＳトランジスタのドレインがそのドレインに連結される第４ＰＭＯＳトランジスタと、
前記電源電圧がそのソースに連結され、前記反転出力端子がそのゲートに連結される第５ＰＭＯＳトランジスタと、
前記第５ＰＭＯＳトランジスタのドレインがそのソースに連結され、前記クロック入力端子がそのゲートに連結され、前記入力端子がそのドレインに連結される第１スイッチングＰＭＯＳトランジスタと、
前記第１スイッチングＰＭＯＳトランジスタのドレインがそのドレインに連結され、前記反転クロック入力端子がそのゲートに連結され、前記第３ＮＭＯＳトランジスタのドレインがそのソースに連結される第１スイッチングＮＭＯＳトランジスタと、
前記電源電圧がそのソースに連結され、前記出力端子がそのゲートに連結される第６ＰＭＯＳトランジスタと、
前記第６ＰＭＯＳトランジスタのドレインがそのソースに連結され、前記クロック入力端子がそのゲートに連結され、前記反転入力端子がそのドレインに連結される第２スイッチングＰＭＯＳトランジスタと、
前記第２スイッチングＰＭＯＳトランジスタのドレインがそのドレインに連結され、前記反転クロック入力端子がそのゲートに連結され、前記第４ＮＭＯＳトランジスタのドレインがそのソースに連結される第２スイッチングＮＭＯＳトランジスタと、を備え、
前記第２ＮＭＯＳトランジスタのチャネル幅を前記第１ＮＭＯＳトランジスタのチャネル幅より広くし、前記第６ＰＭＯＳトランジスタのチャネル幅を前記第５ＰＭＯＳトランジスタのチャネル幅より大きくすることを特徴とする請求項７、８、１０、１１、１３、又は１５のいずれか一項に記載のマスキング回路。
【請求項２１】
前記デフォルトローラッチは、
接地電圧がそのソースに連結され、前記入力端子がそのゲートに連結され、前記反転出力端子がそのドレインに連結される第１ＮＭＯＳトランジスタと、
前記接地電圧がそのソースに連結され、前記反転入力端子がそのゲートに連結され、前記出力端子がそのドレインに連結される第２ＮＭＯＳトランジスタと、
前記接地電圧がそのソースに連結され、前記反転出力端子がそのゲートに連結され、前記入力端子がそのドレインに連結される第３ＮＭＯＳトランジスタと、
前記接地電圧がそのソースに連結され、前記出力端子がそのゲートに連結され、前記反転入力端子がそのドレインに連結される第４ＮＭＯＳトランジスタと、
電源電圧がそのソースに連結され、前記出力端子がそのゲートに連結され、前記第１ＮＭＯＳトランジスタのドレインがそのドレインに連結される第１ＰＭＯＳトランジスタと、
前記電源電圧がそのソースに連結され、前記反転出力端子がそのゲートに連結され、前記第２ＮＭＯＳトランジスタのドレインがそのドレインに連結される第２ＰＭＯＳトランジスタと、
前記電源電圧がそのソースに連結され、前記反転出力端子がそのゲートに連結される第３ＰＭＯＳトランジスタと、
前記第３ＰＭＯＳトランジスタのドレインがそのソースに連結され、前記クロック入力端子がそのゲートに連結され、前記入力端子がそのドレインに連結される第１スイッチングＰＭＯＳトランジスタと、
前記第１スイッチングＰＭＯＳトランジスタのドレインがそのドレインに連結され、前記反転クロック入力端子がそのゲートに連結され、前記第３ＮＭＯＳトランジスタのドレインがそのソースに連結される第１スイッチングＮＭＯＳトランジスタと、
前記電源電圧がそのソースに連結され、前記出力端子がそのゲートに連結される第４ＰＭＯＳトランジスタと、
前記第４ＰＭＯＳトランジスタのドレインがそのソースに連結され、前記クロック入力端子がそのゲートに連結され、前記反転入力端子がそのドレインに連結される第２スイッチングＰＭＯＳトランジスタと、
前記第２スイッチングＰＭＯＳトランジスタのドレインがそのドレインに連結され、前記反転クロック入力端子がそのゲートに連結され、前記第４ＮＭＯＳトランジスタのドレインがそのソースに連結される第２スイッチングＮＭＯＳトランジスタと、を備え、
前記第２ＮＭＯＳトランジスタのチャネル幅を前記第１ＮＭＯＳトランジスタのチャネル幅より広くし、前記第４ＰＭＯＳトランジスタのチャネル幅を前記第３ＰＭＯＳトランジスタのチャネル幅より大きくすることを特徴とする請求項７、８、１０、１１、１３、又は１５のいずれか一項に記載のマスキング回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関し、特にセルフマスキング機能を有する液晶パネルの駆動方法及びそれを具現するマスキング回路に関する。
【背景技術】
【０００２】
液晶パネルは、ゲートラインとソースラインとの間に配列される画素マトリックスを利用して画像データを表示する。各画素は、画像データによって光透過量を調節する液晶セルと、ソースラインから液晶セルに供給される画像データを伝達するための薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ：ＴＦＴ）とから構成される。液晶パネルモジュールには、ゲートライン及びソースラインを駆動するためのゲートドライバ及びソースドライバを備える。
【０００３】
図１は、従来の典型的な液晶パネルモジュールのパワーオンシーケンスタイミングを説明する図面である。図１に示すように、ソースドライバ（図示せず）の第１電源ＶＤＤ１と第２電源ＶＤＤ２とがｔ１時刻に供給される。第１電源ＶＤＤ１は、ソースドライバのロジック回路を駆動する電源であり、第２電源ＶＤＤ２は、ソースドライバを駆動する高電圧の電源である。第１電源ＶＤＤ１と第２電源ＶＤＤ２とは、ｔ２時刻で安定化される。液晶パネルモジュールを制御するタイミングコントローラ（図示せず）のリセット信号ＲＥＳＥＴがロジックローからロジックハイに遷移してから数フレーム後に、タイミングコントローラは、画像データをソースドライバへ伝送する。タイミングコントローラから液晶パネルのソースラインを駆動する水平スタートパルス信号ＴＰと、画像データに対応するソースドライバの出力信号とがｔ３時刻で印加される。
【０００４】
水平スタートパルス信号ＴＰは、ソースドライバの出力信号をソースラインへ伝送するスイッチを制御する信号であって、ロジックローである時にスイッチをターンオンさせる。ソースドライバの出力信号が印加される以前であるｔ１時刻とｔ３時刻との間の区間に、水平スタート信号ＴＰがロジックローで印加されるため、不安定なソースドライバの出力信号がソースラインへ伝送される。これにより、液晶パネル２０は、図２に示したように、初期のパワーオン時にストライプ状の画像が表れ、ディスプレイが不良状態となる。数十ｍｓ後、ｔ３時刻で、液晶パネル２０は、ディスプレイが正常状態となる。
【０００５】
初期のパワーオン時に不明な画像データが液晶パネルに表示されるという問題点を防止できる方案が要求される。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
そこで、本発明は上記従来の問題点に鑑みてなされたものであって、本発明の目的は、初期のパワーオン時に水平スタートマスキング信号を利用して液晶パネルを駆動する方法を提供することにある。
本発明の他の目的は、この水平スタートマスキング信号を発生させるマスキング回路を提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するためになされた本発明の一特徴による液晶パネルの駆動方法は、液
晶パネルのソースドライバを駆動する電源がｔ１時刻に印加されｔ２時刻に安定化するス
テップと、タイミングコントローラのリセット信号がロジックローからロジックハイに遷
移してから数フレーム後に、前記ソースドライバの出力信号がｔ３時刻に印加されるステ
ップと、前記タイミングコントローラから液晶パネルのソースラインの駆動を指示する水
平スタートパルス信号が印加されるステップと、前記水平スタートパルス信号の少なくと
も一つ以上のパルスをマスキングして、水平スタートマスキング信号を発生させるステッ
プと、前記水平スタートマスキング信号に応答して、前記ソースラインを駆動するステッ
プと、を有し、前記水平スタートマスキング信号は、前記ソースドライバの不安定な前記出力信号が前記ソースラインへ伝送されるのを防止するために前記水平スタートパルス信号を基に生成され、前記水平スタートマスキング信号は、初期のパワーオン時にロジックハイで発生した後、ｔ３時刻で前記水平スタートパルス信号のロジックレベルに沿って発生することを特徴とする。
本発明の前記水平スタートマスキング信号は、前記液晶パネルの前記ソースラインとソースドライバとの間のスイッチを制御できる。
本発明の前記水平スタートマスキング信号は、前記液晶パネルの画像データに対応する前記ソースドライバの出力信号が供給されるまで、前記スイッチをターンオフさせる。
【０００８】
上記目的を達成するためになされた本発明の他の特徴による液晶パネルの駆動方法は、液晶パネルに電源が印加されるステップと、タイミングコントローラから液晶パネルのソースラインの駆動を指示する水平スタートパルス信号が順次に入力されるステップと、前記水平スタートパルス信号の上昇エッジごとに以前のロジックレベルが反転する２分周パルス信号を発生させるステップと、前記２分周パルス信号の上昇エッジごとに以前のロジックレベルが反転する４分周パルス信号を発生させるステップと、前記４分周パルス信号の上昇エッジごとに以前のロジックレベルが反転する８分周パルス信号を発生させるステップと、前記８分周パルス信号を所定時間ほど遅延させて、遅延された８分周パルス信号を発生させるステップと、前記遅延された８分周パルス信号の下降エッジに応答して、ロジックローレベルに遷移するイネーブル信号を発生させるステップと、前記イネーブル信号と水平スタートパルス信号とを論理和して、水平スタートマスキング信号を発生させるステップと、前記水平スタートマスキング信号に応答して、前記液晶パネルの前記ソースラインとソースドライバとの間のスイッチを制御するステップと、を有する。
【０００９】
上記他の目的を達成するためになされた本発明の一特徴によるマスキング回路は、クロック入力端子に水平スタートパルス信号を入力し、出力端子及び反転出力端子それぞれに２分周パルス信号及び反転した２分周パルス信号を出力する第１フリップフロップと、クロック入力端子に前記２分周パルス信号を入力し、出力端子に４分周パルス信号を出力する第２フリップフロップと、クロック入力端子に前記４分周パルス信号を入力し、出力端子に８分周パルス信号を出力する第３フリップフロップと、前記８分周パルス信号を所定時間ほど遅延させて、遅延された８分周パルス信号を出力する遅延部と、クロック入力端子に遅延された８分周パルス信号を入力し、データ入力端子に前記２分周パルス信号を入力し、反転データ入力端子に前記反転された２分周パルス信号を入力し、反転出力端子にイネーブル信号を出力する第４フリップフロップと、前記水平スタートパルス信号と前記イネーブル信号とを入力して、水平スタートマスキング信号を発生させるＯＲゲートと、を備える。
【００１０】
上記他の目的を達成するためになされた本発明の他の特徴によるマスキング回路は、クロック入力端子に水平スタートパルス信号を入力し、出力端子に２分周パルス信号を出力する第１フリップフロップと、前記水平スタートパルス信号を入力し、反転した水平スタートパルス信号を出力するインバータと、クロック入力端子に前記２分周パルス信号を入力し、データ入力端子に前記水平スタートパルス信号を入力し、反転データ入力端子に前記反転された水平スタートパルス信号を入力し、反転出力端子にイネーブル信号を出力する第２フリップフロップと、前記水平スタートパルス信号と前記イネーブル信号とを入力して、水平スタートマスキング信号を発生させるＯＲゲートと、を備える。
【００１１】
上記他の目的を達成するためになされた本発明の他の特徴によるマスキング回路は、水平スタートパルス信号を入力し、反転した水平スタートパルス信号を出力するインバータと、クロック入力端子に前記水平スタートパルス信号を入力し、データ入力端子に前記水平スタートパルス信号を入力し、反転データ入力端子に前記反転された水平スタートパルス信号を入力し、反転出力端子にイネーブル信号を出力するフリップフロップと、前記水平スタートパルス信号と前記イネーブル信号とを入力して、水平スタートマスキング信号を発生させるＯＲゲートと、を備える。
本発明のマスキング回路は、前記水平スタートパルス信号を入力して、遅延された水平スタートパルス信号を発生させる遅延部をさらに備え、前記遅延された水平スタートパルス信号を前記フリップフロップのクロック入力端子に入力する。
【００１２】
本発明の一特徴によるマスキング回路の前記第１乃至第３フリップフロップは、反転クロック入力端子信号に応答して、それ自身の反転出力端子信号と出力端子信号とをそれぞれ伝達する第１及び第２スイッチと、デフォルトロジックハイレベルにセッティングされる出力端子を有し、前記第１スイッチを通じて伝達される前記反転出力端子信号と、前記第２スイッチを通じて伝達される前記出力端子信号とを入力端子及び反転入力端子にそれぞれ入力するデフォルトハイラッチと、クロック入力端子信号に応答して、前記デフォルトハイラッチの反転出力端子信号及び出力端子信号をそれぞれ伝達する第３及び第４スイッチと、デフォルトロジックローレベルにセッティングされる出力端子を有し、前記第３スイッチを通じて伝達される前記反転出力端子信号と、前記第４スイッチを通じて伝達される前記出力端子信号とを入力端子及び反転入力端子にそれぞれ入力し、前記反転出力端子及び出力端子が、前記第１乃至第３フリップフロップそれぞれの出力端子及び反転出力端子に連結されるデフォルトローラッチと、を備える。
本発明の一特徴によるマスキング回路の前記第４フリップフロップは、クロック入力端子信号に応答して、データ入力端子信号と反転データ入力端子信号とをそれぞれ伝達する第１及び第２スイッチと、デフォルトロジックローレベルにセッティングされる出力端子を有し、前記第１スイッチを通じて伝達される前記データ入力端子信号と、前記第２スイッチを通じて伝達される前記反転データ入力端子信号とを入力端子及び反転入力端子にそれぞれ入力するデフォルトローラッチと、反転クロック入力端子信号に応答して、前記デフォルトローラッチの反転出力端子信号及び出力端子信号をそれぞれ伝達する第３及び第４スイッチと、デフォルトロジックハイレベルにセッティングされる出力端子を有し、前記第３スイッチを通じて伝達される前記反転出力端子信号と、前記第４スイッチを通じて伝達される前記出力端子信号とを入力端子及び反転入力端子にそれぞれ入力し、前記反転出力端子及び出力端子が、前記第４フリップフロップの出力端子及び反転出力端子に連結されるデフォルトハイラッチと、を備える。
【００１３】
本発明の前記出力端子をデフォルトロジックハイレベルにセッティングするラッチは、接地電圧がそのソースに連結され、前記入力端子がそのゲートに連結され、前記反転出力端子がそのドレインに連結される第１ＮＭＯＳトランジスタと、前記接地電圧がそのソースに連結され、前記反転入力端子がそのゲートに連結され、前記出力端子がそのドレインに連結される第２ＮＭＯＳトランジスタと、前記接地電圧がそのソースに連結され、前記反転出力端子がそのゲートに連結され、前記入力端子がそのドレインに連結される第３ＮＭＯＳトランジスタと、前記接地電圧がそのソースに連結され、前記出力端子がそのゲートに連結され、前記反転入力端子がそのドレインに連結される第４ＮＭＯＳトランジスタと、電源電圧がそのソースに連結され、前記出力端子がそのゲートに連結される第１ＰＭＯＳトランジスタと、前記第１ＰＭＯＳトランジスタのドレインがそのソースに連結され、前記出力端子がそのゲートに連結され、前記第１ＮＭＯＳトランジスタのドレインがそのドレインに連結される第２ＰＭＯＳトランジスタと、前記電源電圧がそのソースに連結され、前記反転出力端子がそのゲートに連結される第３ＰＭＯＳトランジスタと、前記第３ＰＭＯＳトランジスタのドレインがそのソースに連結され、前記反転出力端子がそのゲートに連結され、前記第２ＮＭＯＳトランジスタのドレインがそのドレインに連結される第４ＰＭＯＳトランジスタと、前記電源電圧がそのソースに連結され、前記反転出力端子がそのゲートに連結され、前記第３ＮＭＯＳトランジスタのドレインがそのドレインに連結される第５ＰＭＯＳトランジスタと、前記電源電圧がそのソースに連結され、前記出力端子がそのゲートに連結され、前記第４ＮＭＯＳトランジスタのドレインがそのドレインに連結される第６ＰＭＯＳトランジスタと、を備え、前記第１ＮＭＯＳトランジスタの幅を前記第２ＮＭＯＳトランジスタの幅より広くし、前記第５ＰＭＯＳトランジスタのサイズを前記第６ＰＭＯＳトランジスタのサイズより大きく設定することができる。
また、本発明の前記出力端子をデフォルトロジックハイレベルにセッティングするラッチは、接地電圧がそのソースに連結され、前記入力端子がそのゲートに連結され、前記反転出力端子がそのドレインに連結される第１ＮＭＯＳトランジスタと、前記接地電圧がそのソースに連結され、前記反転入力端子がそのゲートに連結され、前記出力端子がそのドレインに連結される第２ＮＭＯＳトランジスタと、前記接地電圧がそのソースに連結され、前記反転出力端子がそのゲートに連結され、前記入力端子がそのドレインに連結される第３ＮＭＯＳトランジスタと、前記接地電圧がそのソースに連結され、前記出力端子がそのゲートに連結され、前記反転入力端子がそのドレインに連結される第４ＮＭＯＳトランジスタと、電源電圧がそのソースに連結され、前記出力端子がそのゲートに連結される第１ＰＭＯＳトランジスタと、前記第１ＰＭＯＳトランジスタのドレインがそのソースに連結され、前記出力端子がそのゲートに連結され、前記第１ＮＭＯＳトランジスタのドレインがそのドレインに連結される第２ＰＭＯＳトランジスタと、前記電源電圧がそのソースに連結され、前記反転出力端子がそのゲートに連結される第３ＰＭＯＳトランジスタと、前記第３ＰＭＯＳトランジスタのドレインがそのソースに連結され、前記反転出力端子がそのゲートに連結され、前記第２ＮＭＯＳトランジスタのドレインがそのドレインに連結される第４ＰＭＯＳトランジスタと、前記電源電圧がそのソースに連結され、前記反転出力端子がそのゲートに連結される第５ＰＭＯＳトランジスタと、前記第５ＰＭＯＳトランジスタのドレインがそのソースに連結され、前記反転クロック入力端子がそのゲートに連結され、前記入力端子がそのドレインに連結される第１スイッチングＰＭＯＳトランジスタと、前記第１スイッチングＰＭＯＳトランジスタのドレインがそのドレインに連結され、前記クロック入力端子がそのゲートに連結され、前記第３ＮＭＯＳトランジスタのドレインがそのソースに連結される第１スイッチングＮＭＯＳトランジスタと、前記電源電圧がそのソースに連結され、前記出力端子がそのゲートに連結される第６ＰＭＯＳトランジスタと、前記第６ＰＭＯＳトランジスタのドレインがそのソースに連結され、前記反転クロック入力端子がそのゲートに連結され、前記反転入力端子がそのドレインに連結される第２スイッチングＰＭＯＳトランジスタと、前記第２スイッチングＰＭＯＳトランジスタのドレインがそのドレインに連結され、前記クロック入力端子がそのゲートに連結され、前記第４ＮＭＯＳトランジスタのドレインがそのソースに連結される第２スイッチングＮＭＯＳトランジスタと、を備え、前記第１ＮＭＯＳトランジスタの幅を前記第２ＮＭＯＳトランジスタの幅より広く設定し、前記第５ＰＭＯＳトランジスタのサイズを前記第６ＰＭＯＳトランジスタのサイズより大きく設定することもできる。
更に、本発明の前記出力端子をデフォルトロジックハイレベルにセッティングするラッチは、接地電圧がそのソースに連結され、前記入力端子がそのゲートに連結され、前記反転出力端子がそのドレインに連結される第１ＮＭＯＳトランジスタと、前記接地電圧がそのソースに連結され、前記反転入力端子がそのゲートに連結され、前記出力端子がそのドレインに連結される第２ＮＭＯＳトランジスタと、前記接地電圧がそのソースに連結され、前記反転出力端子がそのゲートに連結され、前記入力端子がそのドレインに連結される第３ＮＭＯＳトランジスタと、前記接地電圧がそのソースに連結され、前記出力端子がそのゲートに連結され、前記反転入力端子がそのドレインに連結される第４ＮＭＯＳトランジスタと、電源電圧がそのソースに連結され、前記出力端子がそのゲートに連結され、前記第１ＮＭＯＳトランジスタのドレインがそのドレインに連結される第１ＰＭＯＳトランジスタと、前記電源電圧がそのソースに連結され、前記反転出力端子がそのゲートに連結され、前記第２ＮＭＯＳトランジスタのドレインがそのドレインに連結される第２ＰＭＯＳトランジスタと、前記電源電圧がそのソースに連結され、前記反転出力端子がそのゲートに連結される第３ＰＭＯＳトランジスタと、前記第３ＰＭＯＳトランジスタのドレインがそのソースに連結され、前記反転クロック入力端子がそのゲートに連結され、前記入力端子がそのドレインに連結される第１スイッチングＰＭＯＳトランジスタと、前記第１スイッチングＰＭＯＳトランジスタのドレインがそのドレインに連結され、前記クロック入力端子がそのゲートに連結され、前記第３ＮＭＯＳトランジスタのドレインがそのソースに連結される第１スイッチングＮＭＯＳトランジスタと、前記電源電圧がそのソースに連結され、前記出力端子がそのゲートに連結される第４ＰＭＯＳトランジスタと、前記第４ＰＭＯＳトランジスタのドレインがそのソースに連結され、前記反転クロック入力端子がそのゲートに連結され、前記反転入力端子がそのドレインに連結される第２スイッチングＰＭＯＳトランジスタと、前記第２スイッチングＰＭＯＳトランジスタのドレインがそのドレインに連結され、前記クロック入力端子がそのゲートに連結され、前記第４ＮＭＯＳトランジスタのドレインがそのソースに連結される第２スイッチングＮＭＯＳトランジスタと、を備え、前記第１ＮＭＯＳトランジスタの幅を前記第２ＮＭＯＳトランジスタの幅より広く設定し、前記第３ＰＭＯＳトランジスタのサイズを前記第４ＰＭＯＳトランジスタのサイズより大きく設定することもできる。
【００１４】
本発明の前記出力端子をデフォルトロジックローレベルにセッティングするラッチは、接地電圧がそのソースに連結され、前記入力端子がそのゲートに連結され、前記反転出力端子がそのドレインに連結される第１ＮＭＯＳトランジスタと、前記接地電圧がそのソースに連結され、前記入力端子がそのゲートに連結され、前記出力端子がそのドレインに連結される第２ＮＭＯＳトランジスタと、前記接地電圧がそのソースに連結され、前記反転出力端子がそのゲートに連結され、前記入力端子がそのドレインに連結される第３ＮＭＯＳトランジスタと、前記接地電圧がそのソースに連結され、前記出力端子がそのゲートに連結され、前記反転入力端子がそのドレインに連結される第４ＮＭＯＳトランジスタと、電源電圧がそのソースに連結され、前記出力端子がそのゲートに連結される第１ＰＭＯＳトランジスタと、前記第１ＰＭＯＳトランジスタのドレインがそのソースに連結され、前記出力端子がそのゲートに連結され、前記第１ＮＭＯＳトランジスタのドレインがそのドレインに連結される第２ＰＭＯＳトランジスタと、前記電源電圧がそのソースに連結され、前記反転出力端子がそのゲートに連結される第３ＰＭＯＳトランジスタと、前記第３ＰＭＯＳトランジスタのドレインがそのソースに連結され、前記反転出力端子がそのゲートに連結され、前記第２ＮＭＯＳトランジスタのドレインがそのドレインに連結される第４ＰＭＯＳトランジスタと、前記電源電圧がそのソースに連結され、前記反転出力端子がそのゲートに連結され、前記第３ＮＭＯＳトランジスタのドレインがそのドレインに連結される第５ＰＭＯＳトランジスタと、前記電源電圧がそのソースに連結され、前記出力端子がそのゲートに連結され、前記第４ＮＭＯＳトランジスタのドレインがそのドレインに連結される第６ＰＭＯＳトランジスタと、を備え、前記第２ＮＭＯＳトランジスタの幅を前記第１ＮＭＯＳトランジスタの幅より広く設定し、前記第６ＰＭＯＳトランジスタのサイズを前記第５ＰＭＯＳトランジスタのサイズより大きく設定することができる。
また、本発明の前記出力端子をデフォルトロジックローレベルにセッティングするラッチは、接地電圧がそのソースに連結され、前記入力端子がそのゲートに連結され、前記反転出力端子がそのドレインに連結される第１ＮＭＯＳトランジスタと、前記接地電圧がそのソースに連結され、前記反転入力端子がそのゲートに連結され、前記出力端子がそのドレインに連結される第２ＮＭＯＳトランジスタと、前記接地電圧がそのソースに連結され、前記反転出力端子がそのゲートに連結され、前記入力端子がそのドレインに連結される第３ＮＭＯＳトランジスタと、前記接地電圧がそのソースに連結され、前記出力端子がそのゲートに連結され、前記反転入力端子がそのドレインに連結される第４ＮＭＯＳトランジスタと、電源電圧がそのソースに連結され、前記出力端子がそのゲートに連結される第１ＰＭＯＳトランジスタと、前記第１ＰＭＯＳトランジスタのドレインがそのソースに連結され、前記出力端子がそのゲートに連結され、前記第１ＮＭＯＳトランジスタのドレインがそのドレインに連結される第２ＰＭＯＳトランジスタと、前記電源電圧がそのソースに連結され、前記反転出力端子がそのゲートに連結される第３ＰＭＯＳトランジスタと、前記第３ＰＭＯＳトランジスタのドレインがそのソースに連結され、前記反転出力端子がそのゲートに連結され、前記第２ＮＭＯＳトランジスタのドレインがそのドレインに連結される第４ＰＭＯＳトランジスタと、前記電源電圧がそのソースに連結され、前記反転出力端子がそのゲートに連結される第５ＰＭＯＳトランジスタと、前記第５ＰＭＯＳトランジスタのドレインがそのソースに連結され、前記クロック入力端子がそのゲートに連結され、前記入力端子がそのドレインに連結される第１スイッチングＰＭＯＳトランジスタと、前記第１スイッチングＰＭＯＳトランジスタのドレインがそのドレインに連結され、前記反転クロック入力端子がそのゲートに連結され、前記第３ＮＭＯＳトランジスタのドレインがそのソースに連結される第１スイッチングＮＭＯＳトランジスタと、前記電源電圧がそのソースに連結され、前記出力端子がそのゲートに連結される第６ＰＭＯＳトランジスタと、前記第６ＰＭＯＳトランジスタのドレインがそのソースに連結され、前記クロック入力端子がそのゲートに連結され、前記反転入力端子がそのドレインに連結される第２スイッチングＰＭＯＳトランジスタと、前記第２スイッチングＰＭＯＳトランジスタのドレインがそのドレインに連結され、前記反転クロック入力端子がそのゲートに連結され、前記第４ＮＭＯＳトランジスタのドレインがそのソースに連結される第２スイッチングＮＭＯＳトランジスタと、を備え、前記第２ＮＭＯＳトランジスタの幅を前記第１ＮＭＯＳトランジスタの幅より広く設定し、前記第６ＰＭＯＳトランジスタのサイズを前記第５ＰＭＯＳトランジスタのサイズより大きく設定することもできる。
更に、本発明の前記出力端子をデフォルトロジックローレベルにセッティングするラッチは、接地電圧がそのソースに連結され、前記入力端子がそのゲートに連結され、前記反転出力端子がそのドレインに連結される第１ＮＭＯＳトランジスタと、前記接地電圧がそのソースに連結され、前記反転入力端子がそのゲートに連結され、前記出力端子がそのドレインに連結される第２ＮＭＯＳトランジスタと、前記接地電圧がそのソースに連結され、前記反転出力端子がそのゲートに連結され、前記入力端子がそのドレインに連結される第３ＮＭＯＳトランジスタと、前記接地電圧がそのソースに連結され、前記出力端子がそのゲートに連結され、前記反転入力端子がそのドレインに連結される第４ＮＭＯＳトランジスタと、電源電圧がそのソースに連結され、前記出力端子がそのゲートに連結され、前記第１ＮＭＯＳトランジスタのドレインがそのドレインに連結される第１ＰＭＯＳトランジスタと、前記電源電圧がそのソースに連結され、前記反転出力端子がそのゲートに連結され、前記第２ＮＭＯＳトランジスタのドレインがそのドレインに連結される第２ＰＭＯＳトランジスタと、前記電源電圧がそのソースに連結され、前記反転出力端子がそのゲートに連結される第３ＰＭＯＳトランジスタと、前記第３ＰＭＯＳトランジスタのドレインがそのソースに連結され、前記クロック入力端子がそのゲートに連結され、前記入力端子がそのドレインに連結される第１スイッチングＰＭＯＳトランジスタと、前記第１スイッチングＰＭＯＳトランジスタのドレインがそのドレインに連結され、前記反転クロック入力端子がそのゲートに連結され、前記第３ＮＭＯＳトランジスタのドレインがそのソースに連結される第１スイッチングＮＭＯＳトランジスタと、前記電源電圧がそのソースに連結され、前記出力端子がそのゲートに連結される第４ＰＭＯＳトランジスタと、前記第４ＰＭＯＳトランジスタのドレインがそのソースに連結され、前記クロック入力端子がそのゲートに連結され、前記反転入力端子がそのドレインに連結される第２スイッチングＰＭＯＳトランジスタと、前記第２スイッチングＰＭＯＳトランジスタのドレインがそのドレインに連結され、前記反転クロック入力端子がそのゲートに連結され、前記第４ＮＭＯＳトランジスタのドレインがそのソースに連結される第２スイッチングＮＭＯＳトランジスタと、を備え、前記第２ＮＭＯＳトランジスタの幅を前記第１ＮＭＯＳトランジスタの幅より広く設定し、前記第４ＰＭＯＳトランジスタのサイズを前記第３ＰＭＯＳトランジスタのサイズより大きく設定することもできる。
【発明の効果】
【００１５】
本発明は、出力端子をデフォルトロジックハイレベル又はロジックローレベルにセッティングする非対称ラッチを利用し、タイミングコントローラから供給される水平スタートパルス信号の少なくとも一つ以上のパルスをマスキングして水平スタートマスキング信号を発生させる。水平スタートマスキング信号は、液晶パネルの画像データに対応するソースドライバの出力信号が供給されるまで、液晶パネルのソースラインとソースドライバとの間のスイッチをターンオフさせる。これにより、液晶パネルのパワーオン時、不明な画像データが液晶パネルに表示されることを防止することができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の液晶パネルの駆動方法及びそれを具現するマスキング回路を実施するための最良の形態の具体例を、図面を参照しながら詳細に説明する。各図面に提示された同じ参照符号は同じ構成要素を示す。
【００１７】
図３は、本発明の第１実施形態による液晶パネルモジュールのパワーオンシーケンスタイミングを説明する図面である。図３に示すように、ソースドライバ（図示せず）の第１電源ＶＤＤ１と第２電源ＶＤＤ２とがｔ１時刻で供給されて、ｔ２時刻で安定化される。タイミングコントローラ（図示せず）のリセット信号ＲＥＳＥＴがロジックローからロジックハイに遷移してから数フレーム後に、水平スタートパルス信号ＴＰと画像データに対応するソースドライバの出力信号とがｔ３時刻で印加される。ｔ１時刻とｔ３時刻との間にソースドライバの不安定な出力信号がソースラインへ伝達されるのを防止するために、水平スタートパルス信号ＴＰを基に水平スタートマスキング信号ＴＰＩを発生する。
【００１８】
水平スタートマスキング信号ＴＰＩは、初期のパワーオン時にロジックハイで発生した後、ｔ３時刻で水平スタートパルス信号ＴＰのロジックレベルに沿って発生する。水平スタートマスキング信号ＴＰＩは、ソースドライバの出力信号をソースラインへ伝送するスイッチを制御する信号であって、タイミングコントローラから供給される水平スタートパルス信号ＴＰと実質的に同じ機能を有する。水平スタートマスキング信号ＴＰＩは、ロジックハイである時にスイッチをターンオフさせ、ロジックローである時にスイッチをターンオンさせる。
【００１９】
水平スタートマスキング信号ＴＰＩは、図４のマスキング回路で発生させることができる。図４に示すように、マスキング回路４００は、非対称ラッチを利用する第１乃至第４フリップフロップ４１０、４２０、４３０、４５０、遅延部４４０及びＯＲゲート４６０を備える。第１乃至第３フリップフロップ４１０、４２０、４３０のそれぞれは、水平スタートパルス信号ＴＰを分周して２分周パルス信号ＴＰ＿２、４分周パルス信号ＴＰ＿４及び８分周パルス信号ＴＰ＿８を発生する。第１フリップフロップ４１０は、クロック入力端子ＣＬＫに水平スタートパルス信号ＴＰを入力し、出力端子Ｑ及び反転出力端子ＱＢのそれぞれに２分周パルス信号ＴＰ＿２と反転した２分周パルス信号ＴＰ＿２＿Ｂとを出力する。第２フリップフロップ４２０は、クロック入力端子ＣＬＫに２分周パルス信号ＴＰ＿２を入力し、出力端子Ｑに４分周パルス信号ＴＰ＿４を出力する。第３フリップフロップ４３０は、クロック入力端子ＣＬＫに４分周パルス信号ＴＰ＿４を入力し、出力端子Ｑに８分周パルス信号ＴＰ＿８を出力する。
【００２０】
遅延部４４０は、８分周パルス信号ＴＰ＿８を入力して、遅延された８分周パルス信号ＴＰ＿８Ｄを出力する。第４フリップフロップ４５０は、クロック入力端子ＣＬＫに遅延された８分周パルス信号ＴＰ＿８Ｄを入力し、データ入力端子Ｄに２分周パルス信号ＴＰ＿２を入力し、反転データ入力端子ＤＢに反転された２分周パルス信号ＴＰ＿２Ｂを入力し、反転出力端子ＱＢにイネーブル信号ＥＮを出力する。ＯＲゲート４６０は、水平スタートパルス信号ＴＰとイネーブル信号ＥＮとを入力して水平スタートマスキング信号ＴＰＩを発生させる。
【００２１】
図５は、図４のマスキング回路４００の動作タイミングを説明する図面である。図５に示すように、タイミングコントローラから水平スタートパルス信号ＴＰが順次に入力されると、２分周パルス信号ＴＰ＿２は、初期のロジックハイレベルから水平スタートパルス信号ＴＰの上昇エッジに応答してロジックローレベルに遷移し、以後の水平スタートパルス信号ＴＰの上昇エッジごとに以前のロジックレベルが反転する。４分周パルス信号ＴＰ＿４は、初期のロジックハイレベルから２分周パルス信号ＴＰ＿２の上昇エッジに応答してロジックローレベルに遷移し、以後の２分周パルス信号ＴＰ＿２の上昇エッジごとに以前のロジックレベルが反転する。８分周パルス信号ＴＰ＿８は、初期のロジックハイレベルから４分周パルス信号ＴＰ＿４の上昇エッジに応答してロジックローレベルに遷移し、以後の４分周パルス信号ＴＰ＿４の上昇エッジごとに以前のロジックレベルが反転する。８分周パルス信号ＴＰ＿８から所定時間ほど遅延されて、遅延された８分周パルス信号ＴＰ＿８Ｄが発生する。イネーブル信号ＥＮは、初期のロジックハイレベルから遅延された８分周パルス信号ＴＰ＿８Ｄの下降エッジに応答してロジックローレベルに遷移する。水平スタートマスキング信号ＴＰＩは、ロジックローレベルのイネーブル信号ＥＮと水平スタートパルス信号とが論理和されて発生する。これにより、水平スタートマスキング信号ＴＰＩは、水平スタートパルス信号ＴＰの最初の４個のパルスがロジックハイレベルでマスキングされた後、水平スタートパルス信号ＴＰに沿って発生する。
【００２２】
図６は、図４の第１乃至第３フリップフロップ４１０、４２０、４３０を説明する図面である。図６に示すように、第１乃至第３フリップフロップ４１０、４２０、４３０のそれぞれは、反転されたクロック端子ＣＬＫＢ信号に応答して、それ自身の反転出力端子ＱＢ信号を伝達する第１スイッチ６１０と、反転されたクロック端子ＣＬＫＢ信号に応答して、それ自身の出力端子Ｑ信号を伝達する第２スイッチ６２０と、を備える。第１スイッチ６１０を通じて伝達される反転出力端子ＱＢ信号と第２スイッチ６２０を通じて伝達される出力端子Ｑ信号とは、第１ラッチ６３０の入力端子ＩＮ及び反転入力端子ＩＮＢにそれぞれ連結される。第１ラッチ６３０は、非対称構造のラッチで構成され、第１ラッチ６３０の出力端子ＯＵＴは、デフォルトロジックハイにセッティングされる。第１ラッチ６３０の反転出力端子ＯＵＴＢ信号及び出力端子ＯＵＴ信号のそれぞれは、クロック端子ＣＬＫ信号に応答する第３及び第４スイッチ６４０、６５０を通じて、第２ラッチ６６０の入力端子ＩＮ及び反転入力端子ＩＮＢにそれぞれ連結される。第２ラッチ６６０の反転出力端子ＯＵＴＢ信号及び出力端子ＯＵＴ信号のそれぞれは、第１乃至第３フリップフロップ４１０、４２０、４３０のそれぞれの出力端子Ｑ及び反転出力端子ＱＢに出力される。第２ラッチ６６０は、非対称構造のラッチで構成され、第２ラッチ６６０の出力端子ＯＵＴは、デフォルトロジックローにセッティングされる。第２ラッチ６６０の反転出力端子ＯＵＴＢ信号及び出力端子ＯＵＴ信号は、第１乃至第３フリップフロップ４１０、４２０、４３０のそれぞれの出力端子Ｑ信号及び反転出力端子ＱＢ信号となる。
【００２３】
図７は、本実施形態によるデフォルトロジックハイにセッティングされる図６の第１ラッチ６３０を説明する第１実施例の回路図である。図７に示すように、第１ラッチ６３０は、その入力端子ＩＮ、ＩＮＢとその出力端子ＯＵＴ、ＯＵＴＢとが互いに帰還的に連結されるフィードバックインバータ構造を有する。第１ラッチ６３０は、そのソースが接地電圧ＶＳＳに連結されるＭＮ１、ＭＮ２、ＭＮ３、ＭＮ４のＮＭＯＳトランジスタを備える。ＭＮ１のＮＭＯＳトランジスタのゲートは、入力端子ＩＮ信号に連結され、そのドレインは、反転出力端子ＯＵＴＢに連結される。ＭＮ２のＮＭＯＳトランジスタのゲートは、反転入力端子ＩＮＢ信号に連結され、そのドレインは、出力端子ＯＵＴ信号に連結される。ＭＮ３のＮＭＯＳトランジスタのゲートは、反転出力端子ＯＵＴＢ信号に連結され、そのドレインは、入力端子ＩＮ信号に連結される。ＭＮ４のＮＭＯＳトランジスタのゲートは、出力端子ＯＵＴ信号に連結され、そのドレインは、反転入力端子ＩＮＢ信号に連結される。
【００２４】
電源電圧ＶＤＤとＭＮ１のＮＭＯＳトランジスタのドレインとの間にＭＰ４、ＭＰ３のＰＭＯＳトランジスタが直列に連結される。ＭＰ４、ＭＰ３のＰＭＯＳトランジスタのゲートは、ＭＮ２のＮＭＯＳトランジスタのドレインと連結される。電源電圧ＶＤＤとＭＮ２のＮＭＯＳトランジスタのドレインとの間にＭＰ５、ＭＰ２のＰＭＯＳトランジスタが直列に連結される。ＭＰ５、ＭＰ２のＰＭＯＳトランジスタのゲートは、ＭＮ１のＮＭＯＳトランジスタのドレインと連結される。電源電圧ＶＤＤとＭＮ３のＮＭＯＳトランジスタのドレインとの間にＭＰ６のＰＭＯＳトランジスタが連結され、ＭＰ６のＰＭＯＳトランジスタのゲートは、反転出力端子ＯＵＴＢ信号と連結される。電源電圧ＶＤＤとＭＮ４のＮＭＯＳトランジスタのドレインとの間にＭＰ７のＰＭＯＳトランジスタが連結され、ＭＰ７のＰＭＯＳトランジスタのゲートは、出力端子ＯＵＴ信号と連結される。
【００２５】
第１ラッチ６３０は、構造的に対称であるが、ＭＮ１のＮＭＯＳトランジスタのチャネル幅（１．８μｍ）をＭＮ２のＮＭＯＳトランジスタのチャネル幅（０．９μｍ）より２倍広くし、ＭＰ６のＰＭＯＳトランジスタのチャネル幅をＭＰ７のＰＭＯＳトランジスタのチャネル幅より２倍（×２）大きくして非対称とする。パワーオン時にトランジスタの電流駆動能力の差により、ＭＮ１のＮＭＯＳトランジスタにより反転出力端子ＯＵＴＢ信号がロジックローとなり、ＭＰ６のＰＭＯＳトランジスタにより入力端子ＩＮ信号はロジックハイとなって、反転出力端子ＯＵＴＢ信号は、さらにロジックローにセッティングされる。ロジックローの反転出力端子ＯＵＴＢに応答するＭＰ５、ＭＰ２のＰＭＯＳトランジスタにより、出力端子ＯＵＴ信号は、ロジックハイにセッティングされる。これにより、第１ラッチ６３０の出力端子ＯＵＴは、デフォルトロジックハイにセッティングされる。
【００２６】
図８は、本実施形態によるデフォルトロジックローにセッティングされる図６の第２ラッチ６６０を説明する第１実施例の回路図である。図８に示すように、第２ラッチ６６０は、図７の第１ラッチ６３０と比較して、ＭＮ１、ＭＮ２のＮＭＯＳトランジスタの位置が互いに変わっており、ＭＮ３、ＭＮ４のＮＭＯＳトランジスタの位置が互いに変わっており、ＭＰ６、ＭＰ７のＰＭＯＳトランジスタの位置が互いに変わっているという点で差があり、残りの構成要素、すなわちＭＰ２、ＭＰ３、ＭＰ４、ＭＰ５のＰＭＯＳトランジスタは同一である。第２ラッチ６６０は、パワーオン時にトランジスタの電流駆動能力の差により、ＭＮ１のＮＭＯＳトランジスタにより出力端子ＯＵＴ信号がロジックローとなり、ＭＰ６のＰＭＯＳトランジスタにより反転入力端子ＩＮＢ信号はロジックハイとなって、出力端子ＯＵＴ信号は、さらにロジックローにセッティングされる。ロジックローの出力端子ＯＵＴに応答するＭＰ４、ＭＰ３のＰＭＯＳトランジスタにより、反転出力端子ＯＵＴＢ信号は、ロジックハイにセッティングされる。これにより、第２ラッチ６６０の出力端子ＯＵＴは、デフォルトロジックローにセッティングされる。
【００２７】
図９は、図４の第４フリップフロップ４５０を説明する図面である。図９に示すように、第４フリップフロップ４５０は、クロック端子ＣＬＫ信号に応答してデータ端子Ｄ信号を伝達する第１スイッチ９１０と、クロック端子ＣＬＫ信号に応答して反転データ端子ＤＢ信号を伝達する第２スイッチ９２０と、を備える。第１スイッチ９１０を通じて伝達されるデータ端子Ｄ信号と第２スイッチ９２０を通じて伝達される反転データ端子ＤＢ信号とは、第１ラッチ９３０の入力端子ＩＮ及び反転入力端子ＩＮＢにそれぞれ連結される。第１ラッチ９３０は、上述した図８の非対称ラッチで構成され、その出力端子ＯＵＴは、デフォルトロジックローにセッティングされる。第１ラッチ９３０の反転出力端子ＯＵＴＢ信号及び出力端子ＯＵＴ信号のそれぞれは、反転クロック端子ＣＬＫＢ信号に応答する第３及び第４スイッチ９４０、９５０を通じて、第２ラッチ９６０の入力端子ＩＮ及び反転入力端子ＩＮＢにそれぞれ連結される。第２ラッチ９６０は、上述した図７の非対称ラッチで構成され、その出力端子ＯＵＴは、デフォルトロジックハイにセッティングされる。第２ラッチ９６０の反転出力端子ＯＵＴＢ信号及び出力端子ＯＵＴ信号は、第４フリップフロップ４５０のそれぞれの出力端子Ｑ信号及び反転出力端子ＱＢ信号となる。
【００２８】
図１０は、本実施形態によるデフォルトロジックハイにセッティングされる図６の第１ラッチ６３０を説明する第２実施例の回路図である。図１０に示すように、第１ラッチ６３０ａは、上述した図７の第１ラッチ６３０と比較して、ＭＰ６のＰＭＯＳトランジスタとＭＮ３のＮＭＯＳトランジスタとの間にＭＳ１のＰＭＯＳトランジスタとＭＳ２のＮＭＯＳトランジスタとがさらに連結され、ＭＰ７のＰＭＯＳトランジスタとＭＮ４のＮＭＯＳトランジスタとの間にＭＳ３のＰＭＯＳトランジスタとＭＳ４のＮＭＯＳトランジスタとがさらに連結されるという点で差があり、残りの構成要素は同一である。
【００２９】
ＭＳ１、ＭＳ３のＰＭＯＳトランジスタ及びＭＳ２、ＭＳ４のＮＭＯＳトランジスタは、クロック信号ＣＬＫがロジックローである時にターンオフする。ＭＳ１乃至ＭＳ４のトランジスタは、図６の第１乃至第３フリップフロップ４１０、４２０、４３０内の第１及び第２スイッチ６１０、６２０を通じて入力端子ＩＮ、ＩＮＢに伝達されるデータと、第１ラッチ６３０ａのフィードバックインバータ構造で連結される出力端子ＯＵＴ、ＯＵＴＢ信号との衝突を防止するために使われる。すなわち、第１ラッチ６３０ａは、ロジックローのクロック信号ＣＬＫでターンオンする第１及び第２スイッチ６１０、６２０を通じて入力端子ＩＮと反転入力端子ＩＮＢとに伝達されるデータをラッチする。この後、ロジックハイのクロック信号ＣＬＫにより第１及び第２スイッチ６１０、６２０がターンオフすると、第１ラッチ６３０ａは、ＭＳ１乃至ＭＳ４のトランジスタがターンオンして、入力端子ＩＮ、ＩＮＢと出力端子ＯＵＴ、ＯＵＴＢとがフィードバックインバータ構造で連結される。これにより、第１ラッチ６３０ａの入力端子ＩＮ、ＩＮＢのフローティングが防止される。
【００３０】
図１１は、本実施形態によるデフォルトロジックローにセッティングされる図６の第２ラッチ６６０を説明する第２実施例の回路図である。図１１に示すように、第２ラッチ６６０ａは、上述した図８の第２ラッチ６６０と比較して、ＭＰ７のＰＭＯＳトランジスタとＭＮ４のＮＭＯＳトランジスタとの間にＭＳ１のＰＭＯＳトランジスタとＭＳ２のＮＭＯＳトランジスタとがさらに連結され、ＭＰ６のＰＭＯＳトランジスタとＭＮ３のＮＭＯＳトランジスタとの間にＭＳ３のＰＭＯＳトランジスタとＭＳ４のＮＭＯＳトランジスタとがさらに連結されるという点で差があり、残りの構成要素は同一である。
【００３１】
ＭＳ１、ＭＳ３のＰＭＯＳトランジスタとＭＳ２、ＭＳ４のＮＭＯＳトランジスタとは、クロック信号ＣＬＫがロジックハイである時にターンオフする。ＭＳ１乃至ＭＳ４のトランジスタは、図６の第１乃至第３フリップフロップ４１０、４２０、４３０内の第３及び第４スイッチ６４０、６５０を通じて入力端子ＩＮ、ＩＮＢに伝達されるデータと、第２ラッチ６６０ａのフィードバックインバータ構造で連結される出力端子ＯＵＴ、ＯＵＴＢ信号との衝突を防止するために使われる。すなわち、第２ラッチ６６０ａは、ロジックハイのクロック信号ＣＬＫでターンオンする第３及び第４スイッチ６４０、６５０を通じて入力端子ＩＮ及び反転入力端子ＩＮＢに伝達されるデータをラッチする。この後、ロジックローのクロック信号ＣＬＫにより第３及び第４スイッチ６４０、６５０がターンオフすると、第２ラッチ６６０ａは、ＭＳ１乃至ＭＳ４のトランジスタがターンオンして、入力端子ＩＮ、ＩＮＢと出力端子ＯＵＴ、ＯＵＴＢとがフィードバックインバータ構造で連結される。これにより、第２ラッチ６６０ａの入力端子ＩＮ、ＩＮＢのフローティングを防止する。
【００３２】
図１２は、本実施形態によるデフォルトロジックハイにセッティングされる図６の第１ラッチ６３０を説明する第３実施例の回路図である。図１２に示すように、第１ラッチ６３０ｂは、図１０の第１ラッチ６３０ａと比較して、ＭＰ４のＰＭＯＳトランジスタなしに電源電圧ＶＤＤにＭＰ３のＰＭＯＳトランジスタが直ちに連結され、ＭＰ５のＰＭＯＳトランジスタなしに電源電圧ＶＤＤにＭＰ２のＰＭＯＳトランジスタが直ちに連結されるという点で差があり、残りの構成要素は同一である。
【００３３】
図１３は、本実施形態によるデフォルトロジックローにセッティングされる図６の第２ラッチ６６０を説明する第３実施例の回路図である。図１３に示すように、第２ラッチ６６０ｂは、図１１の第１ラッチ６６０ａと比較して、ＭＰ４のＰＭＯＳトランジスタなしに電源電圧ＶＤＤにＭＰ３のＰＭＯＳトランジスタが直ちに連結され、ＭＰ５のＰＭＯＳトランジスタなしに電源電圧ＶＤＤにＭＰ２のＰＭＯＳトランジスタが直ちに連結されるという点で差があり、残りの構成要素は同一である。
【００３４】
図１４は、本発明の第２実施形態によるマスキング回路を説明する図面である。図１４に示すように、マスキング回路１４００は、第１フリップフロップ１４１０、インバータ１４２０、第２フリップフロップ１４３０及びＯＲゲート１４４０を備える。第１フリップフロップ１４１０は、クロック入力端子ＣＬＫに水平スタートパルス信号ＴＰを入力し、出力端子Ｑに２分周パルス信号ＴＰ＿２を出力する。インバータ１４２０は、水平スタートパルス信号ＴＰを入力して反転させる。第２フリップフロップ１４３０は、クロック入力端子ＣＬＫに２分周パルス信号ＴＰ＿２を入力し、データ入力端子Ｄに水平スタートパルス信号ＴＰを入力し、反転データ入力端子ＤＢに反転させた水平スタートパルス信号ＴＰＢを入力し、反転出力端子ＱＢにイネーブル信号ＥＮを出力する。ＯＲゲート１４４０は、水平スタートパルス信号ＴＰとイネーブル信号ＥＮとを入力して、水平スタートマスキング信号ＴＰＩを発生させる。第１フリップフロップ１４１０は、上述した図６のフリップフロップ４１０、４２０、４３０と同一であり、第２フリップフロップ１４３０は、上述した図９の第４フリップフロップ４５０と同一である。
【００３５】
図１５は、図１４のマスキング回路の動作タイミングを説明する図面である。図１５に示すように、タイミングコントローラから水平スタートパルス信号ＴＰが順次に入力されると、２分周パルス信号ＴＰ＿２は、初期のロジックハイレベルから水平スタートパルス信号ＴＰの上昇エッジに応答してロジックローレベルに遷移し、以後の水平スタートパルス信号ＴＰの上昇エッジごとに以前のロジックレベルが反転する。イネーブル信号ＥＮは、初期のロジックハイレベルから２分周パルス信号ＴＰ＿８Ｄの下降エッジに応答してロジックローレベルに遷移する。水平スタートマスキング信号ＴＰＩは、ロジックローレベルのイネーブル信号ＥＮと水平スタートパルス信号とが論理和されて発生する。これにより、水平スタートマスキング信号ＴＰＩは、初期のロジックハイレベルから水平スタートパルス信号ＴＰに沿って発生する。
【００３６】
図１６は、本発明の第３実施形態によるマスキング回路を説明する図面である。図１６に示すように、マスキング回路１６００は、インバータ１６１０、フリップフロップ１６２０及びＯＲゲート１６３０を備える。インバータ１６１０は、水平スタートパルス信号ＴＰを入力して反転させる。フリップフロップ１６２０は、クロック入力端子ＣＬＫに水平スタートパルス信号ＴＰを入力し、データ入力端子Ｄに水平スタートパルス信号ＴＰを入力し、反転データ入力端子ＤＢに反転させた水平スタートパルス信号ＴＰＢを入力し、反転出力端子ＱＢにイネーブル信号ＥＮを出力する。ＯＲゲート１６３０は、水平スタートパルス信号ＴＰとイネーブル信号ＥＮとを入力して、水平スタートマスキング信号ＴＰＩを発生させる。フリップフロップ１６２０は、上述した図９の第４フリップフロップ４５０と同一である。
【００３７】
図１７は、本発明の第４実施形態によるマスキング回路を説明する図面である。図１７に示すように、マスキング回路１７００は、インバータ１７１０、遅延部１７２０、フリップフロップ１７３０及びＯＲゲート１７４０を備える。インバータ１７１０は、水平スタートパルス信号ＴＰを入力して反転させる。遅延部１７２０は、水平スタートパルス信号ＴＰを所定時間ほど遅延させる。フリップフロップ１７３０は、クロック入力端子ＣＬＫに遅延された水平スタートパルス信号ＴＰＤを入力し、データ入力端子Ｄに水平スタートパルス信号ＴＰを入力し、反転データ入力端子ＤＢに反転させた水平スタートパルス信号ＴＰＢを入力し、反転出力端子ＱＢにイネーブル信号ＥＮを出力する。ＯＲゲート１７４０は、水平スタートパルス信号ＴＰとイネーブル信号ＥＮとを入力して、水平スタートマスキング信号ＴＰＩを発生させる。フリップフロップ１７３０は、上述した図９の第４フリップフロップ４５０と同一である。
【００３８】
図１８は、図１６及び図１７のマスキング回路の動作タイミングを説明する図面である。図１８に示すように、タイミングコントローラから水平スタートパルス信号ＴＰが順次に入力されると、イネーブル信号ＥＮは、初期のロジックハイレベルから水平スタートパルス信号ＴＰの下降エッジに応答してロジックローレベルに遷移する。水平スタートマスキング信号ＴＰＩは、ロジックローレベルのイネーブル信号ＥＮと水平スタートパルス信号とが論理和されて発生する。これにより、水平スタートマスキング信号ＴＰＩは、初期のロジックハイレベルから水平スタートパルス信号ＴＰに沿って発生する。
【００３９】
図１９は、本発明の水平スタートマスキング信号ＴＰＩを発生させる多様な例のタイミングを説明する図面である。図１９に示すように、上述した図５のタイミング図と同様に、タイミングコントローラから水平スタートパルス信号ＴＰが順次に入力されると、初期のロジックハイレベルを有する２分周パルス信号ＴＰ＿２、４分周パルス信号ＴＰ＿４、８分周パルス信号ＴＰ＿８及び遅延された８分周パルス信号ＴＰ＿８Ｄがそれぞれ発生する。第１例の水平スタートマスキング信号ＴＰＩは、水平スタートパルス信号ＴＰの最初の４個のパルスをロジックハイレベルでマスキングした後、水平スタートパルス信号ＴＰに沿って発生する。他の例の水平スタートマスキング信号ＴＰＩ＿１、ＴＰＩ＿２、ＴＰＩ＿３、ＴＰＩ＿Ｎのそれぞれは、水平スタートパルス信号ＴＰの初期の１個、２個、３個、２Ｎ個パルスをマスキングした後、水平スタートパルス信号ＴＰに沿って発生しうる。
従って、本発明の水平スタートマスキング信号ＴＰＩ＿１、ＴＰＩ＿２、ＴＰＩ＿３、ＴＰＩ、ＴＰＩ＿Ｎは、初期のパワーオン時に不明な画像データが液晶パネルに表示されることを防止する。
【００４０】
以上、本発明を実施するための最良の形態について説明したが、本発明は、上述の実施形態に限定されるものではなく、本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【産業上の利用可能性】
【００４１】
本発明は、半導体集積回路関連の技術分野に適用可能である。
【図面の簡単な説明】
【００４２】
【図１】従来の典型的な液晶パネルモジュールのパワーオンシーケンスタイミングを説明する図面である。
【図２】図１の液晶パネルの初期のパワーオン時に発生するディスプレイの不良状態を説明する図面である。
【図３】本発明の第１実施形態による液晶パネルモジュールのパワーオンシーケンスタイミングを説明する図面である。
【図４】図３の水平スタートマスキング信号を発生させる第１実施形態によるマスキング回路を説明する図面である。
【図５】図４のマスキング回路の動作タイミングを説明する図面である。
【図６】図４の第１乃至第３フリップフロップを説明する図面である。
【図７】図６の第１ラッチを説明する第１実施例の回路図である。
【図８】図６の第２ラッチを説明する第１実施例の回路図である。
【図９】図４の第４フリップフロップを説明する図面である。
【図１０】図６の第１ラッチを説明する第２実施例の回路図である。
【図１１】図６の第２ラッチを説明する第２実施例の回路図である。
【図１２】図６の第１ラッチを説明する第３実施例の回路図である。
【図１３】図６の第２ラッチを説明する第３実施例の回路図である。
【図１４】本発明の第２実施形態によるマスキング回路を説明する図面である。
【図１５】図１４のマスキング回路の動作タイミングを説明する図面である。
【図１６】本発明の第３実施形態によるマスキング回路を説明する図面である。
【図１７】本発明の第４実施形態によるマスキング回路を説明する図面である。
【図１８】図１６及び図１７のマスキング回路の動作タイミングを説明する図面である。
【図１９】本発明の水平スタートマスキング信号を発生させる多様な例のタイミングを説明する図面である。
【符号の説明】
【００４３】
４００、１４００、１６００、１７００    マスキング回路
４１０、１４１０    第１フリップフロップ
４２０、１４３０    第２フリップフロップ
４３０    第３フリップフロップ
４４０、１７２０    遅延部
４５０    第４フリップフロップ
４６０、１４４０、１６３０、１７４０    ＯＲゲート
６１０、９１０    第１スイッチ
６２０、９２０    第２スイッチ
６３０、６３０ａ、６３０ｂ、９３０    第１ラッチ
６４０、９４０    第３スイッチ
６５０、９５０    第４スイッチ
６６０、６６０ａ、６６０ｂ、９６０    第２ラッチ
１４２０、１６１０、１７１０    インバータ
１６２０、１７３０    フリップフロップ
ＶＤＤ１    第１電源
ＶＤＤ２    第２電源
ＲＥＳＥＴ    リセット信号
ＴＰ    水平スタートパルス信号
ＴＰＩ    水平スタートマスキング信号
【図１】
0005608318.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
0005608318.tif 000006
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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