【事件の表示】
　特願２０１５−１５０６６５「データ処理方法、装置、およびシステム」拒絶査定不服審判事件〔平成２８年　３月１０日出願公開、特開２０１６−　３３８１８、請求項の数（６）〕について、次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は、特許すべきものとする。
【理　由】
第１　手続の経緯
　
　本願は，平成２７年７月３０日（パリ条約による優先権主張２０１４年７月３０日（以下，「本願優先日」という。）；中国）を出願日とする出願であって，平成２８年１０月５日付けで拒絶理由通知（同年同月１１日発送）がされ，平成２９年１月１１日付けで意見書が提出されるとともに手続補正がされ，同年３月１０日付けで拒絶査定（同年同月１４日謄本送達，以下，「原査定」という。）がされ，これに対し，同年７月５日に拒絶査定不服審判の請求がされると同時に手続補正がされ，同年７月２７日に前置報告がされ，同年１１月２日に上申書が提出されたものである。
　
　
第２　原査定の理由の概要
　
　原査定（平成２９年３月１０日付け拒絶査定）の概要は，次のとおりである。
　
　この出願の下記の請求項に係る発明は，その出願前に日本国または外国において，頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて，その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。
　　　　　　　　　　　　　　　　記
　・請求項１，３，５
　・引用文献等１−４
　
　引用文献１（［００１７］），引用文献２（［００３３］），引用文献３（［００１８］），引用文献４（［０００３］）等には，データを複数に分割して，異なるバンクやメモリ（本願発明における「バンク」に相当）にアクセスするものが記載されている。
　処理するデータサイズが予め決まっている系は周知であるから，具体的なブロックサイズ・サブブロックサイズを予め設定しておくことも，必要であれば当業者には適宜なし得る設計事項である。
　なお，そもそもデータを異なるバンクに割り当てて連続アクセスを行う，所謂バンクインターリーブの目的は連続アクセスを途切れなく行うことであるから，バンク間の切替待ち時間の遅延の要件を満たすようにデータサブブロックサイズを決定することも当業者であれば当然考慮すべき事項である。
　よって，請求項１，３，５に係る発明は，引用文献１−４に記載されたものに基づいて，当業者が容易に想到し得たことである。
　
　・請求項２，４，６
　・引用文献１−５
　例えば引用文献５（要約，第５ページ）に記載されるように，連続して複数のチップ（バンクに相当）にアクセスする際に，複数のチップ（バンク）を順番に繰り返しアクセスするもの，すなわち同じバンクへの２つのアクセス時間の間の時間間隔が最長になるようにアクセスするものは周知技術である。
　よって，請求項２，４，６に係る発明は，引用文献１−４に記載されたもの及び上記周知技術に基づいて，当業者が容易に想到し得たことである。
　　　　　　　　　　　　　　＜引用文献等一覧＞
１．特開２００７−２９９２１１号公報
２．特表２００４−５２０６５８号公報
３．特開平６−４３９９号公報
４．国際公開第２０１２／０３５６１６号
５．国際公開第２００５／０３８６５５号（周知技術を示す文献）
　
　
第３　本願発明
　
　本願請求項１−６に係る発明（以下，それぞれ「本願発明１」−「本願発明６」という。）は，平成２９年７月５日付けの手続補正で補正された特許請求の範囲の請求項１−６に記載された事項により特定される発明であり，以下のとおりの発明である。
　
「　【請求項１】
　処理されるべきデータブロック(Block)を，複数のデータサブブロック量がメモリのバンク(Bank)量以下の前記複数のデータサブブロックに分割するステップであって，
　　プリセットされるBlockサイズとメモリアクセス命令に従って，前記処理されるべきBlockを決定するステップと，
　　プリセットされるデータサブブロックサイズに従って，前記Blockを前記複数のデータサブブロックへ分割するステップであって，前記Blockが複数存在する場合，各Blockは同じ大きさのデータサブブロックサイズによって分割される，ステップとを含む，ステップと，
　前記Blockの異なるデータサブブロックが前記メモリの異なるBankに対応している，前記処理されるべきBlockのそれぞれのデータサブブロックに対応するBankにアクセスするステップと，
を含み，前記プリセットされるBlockサイズは，前記メモリの前記Bank量と，メモリデータビット幅と，1つのバースト長と，バースト量との積であり，前記プリセットされるデータサブブロックサイズは，前記メモリデータビット幅と，1つのバースト長と，前記バースト量との積であり，前記バースト量は，前記プリセットされるデータサブブロックサイズが決定されるときに，前記データサブブロックに対するアクセス操作の実行期間が異なるBank間での切り替え待ち遅延と等しくなるように設定される，データ処理方法。
　　【請求項２】
　前記処理されるべきBlockのそれぞれのデータサブブロックに対応するBank上でアクセス操作を実行する前記ステップは，
　前記処理されるべきBlockがアクセスされる前にアクセスされるBankに対応するBankアクセスシーケンスと，前記処理されるべきBlockのそれぞれのデータサブブロックと前記メモリのBankとの間の対応に従って，前記処理されるべきBlockに対応するBankアクセスシーケンスを決定するステップと，
　前記処理されるべきBlockに対応する前記Bankアクセスシーケンスに従って，前記メモリの同じBankへの2つのアクセス時間の間の時間間隔が最長になるように，前記処理されるべきBlockのそれぞれのデータサブブロックに対応する前記Bankへアクセスするステップと，
を含む，請求項1に記載の方法。
　　【請求項３】
　処理されるべきデータブロック(Block)を，複数のデータサブブロック量がメモリのバンク(Bank)量以下の前記複数のデータサブブロックへ分割するように構成される分割モジュールであって，詳細には，プリセットされるBlockサイズとメモリアクセス命令に従って，前記処理されるべきBlockを決定し，プリセットされるデータサブブロックサイズに従って，前記Blockを前記複数のデータサブブロックへ分割するように構成され，前記Blockが複数存在する場合，各Blockは同じ大きさのデータサブブロックサイズによって分割される，分割モジュールと，
　前記Blockの異なるデータサブブロックが前記メモリの異なるBankに対応している，前記処理されるべきBlockのそれぞれのデータサブブロックに対応するBank上でアクセス操作を実行するように構成されるアクセスモジュールと，
を含み，前記プリセットされるBlockサイズは，前記メモリの前記Bank量と，メモリデータビット幅と，1つのバースト長と，バースト量との積であり，前記プリセットされるデータサブブロックサイズは，前記メモリデータビット幅と，1つのバースト長と，前記バースト量との積であり，前記バースト量は，前記プリセットされるデータサブブロックサイズが決定されるときに，前記データサブブロックに対するアクセス操作の実行期間が異なるBank間での切り替え待ち遅延と等しくなるように設定される，データ処理装置。
　　【請求項４】
　前記アクセスモジュールは，詳細には，前記処理されるべきBlockがアクセスされる前にアクセスされるBankに対応するBankアクセスシーケンスと，前記処理されるべきBlockのそれぞれのデータサブブロックと前記メモリのBankとの間の対応とに従って，前記処理されるべきBlockに対応するBankアクセスシーケンスを決定し，前記処理されるべきBlockに対応する前記Bankアクセスシーケンスに従って，前記メモリの同じBankへの2つのアクセス時間の間の時間間隔が最長になるように，前記処理されるべきBlockのそれぞれのデータサブブロックに対応する前記Bankにアクセスするように構成される，請求項3に記載の装置。
　　【請求項５】
　データ処理システムであって，プロセッサと，メモリと，データ線とを含み，前記メモリは複数のバンク(Bank)を含み，前記システムが動作する場合には，前記プロセッサは，前記データ線を通して前記メモリと通信し，前記プロセッサは，詳細には，
　処理されるべきデータブロック(Block)を，複数のデータサブブロック量が前記メモリのバンク(Bank)量以下の前記複数のデータサブブロックへ分割し，詳細には，プリセットされるBlockサイズとメモリアクセス命令に従って，前記処理されるべきBlockを決定し，プリセットされるデータサブブロックサイズに従って，前記Blockを前記複数のデータサブブロックへ分割し，
　前記Blockの異なるデータサブブロックが前記メモリの異なるBankに対応している，前記処理されるべきBlockのそれぞれのデータサブブロックに対応するBank上でアクセス操作を実行する，ように構成され，前記Blockが複数存在する場合，各Blockは同じ大きさのデータサブブロックサイズによって分割され，前記プリセットされるBlockサイズは，前記メモリの前記Bank量と，メモリデータビット幅と，1つのバースト長と，バースト量との積であり，前記プリセットされるデータサブブロックサイズは，前記メモリデータビット幅と，1つのバースト長と，前記バースト量との積であり，前記バースト量は，前記プリセットされるデータサブブロックサイズが決定されるときに，前記データサブブロックに対するアクセス操作の実行期間が異なるBank間での切り替え待ち遅延と等しくなるように設定される，データ処理システム。
　　【請求項６】
　前記プロセッサは，詳細には，前記処理されるべきBlockがアクセスされる前にアクセスされるBankに対応するBankアクセスシーケンスと，前記処理されるべきBlockのそれぞれのデータサブブロックと前記メモリのBankとの間の対応とに従って，前記処理されるべきBlockに対応するBankアクセスシーケンスを決定し，前記処理されるべきBlockに対応する前記Bankアクセスシーケンスに従って，前記メモリの同じBankへの2つのアクセス時間の間の時間間隔が最長になるように，前記処理されるべきBlockのそれぞれのデータサブブロックに対応する前記Bankにアクセスするように構成される，請求項5に記載のシステム。」
　
　
第５　引用文献，引用発明等
　
１．引用文献１について
　原査定の拒絶理由に引用された，特開２００７−２９９２１１号公報（以下，「引用文献１」という。）には図面とともに次の事項が記載されている。（下線は当審により付与。以下同じ。）
　
ア．「【０００１】
　本発明は，メモリに対して画像データのアクセスを制御するメモリ制御装置に関する。
【背景技術】
【０００２】
　近年，メモリバンクを複数備えたメモリが利用されている。このように複数のメモリバンクを有するメモリでは，データをメモリバンクのいずれかに記憶している。メモリバンクを複数有するメモリの一例として，ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）が代表的である。ＳＤＲＡＭは安価であることもあり，パーソナルコンピュータ等の主記憶装置，圧縮画像の復号器のフレームメモリ等に広く用いられている。ＳＤＲＡＭの一種であるＤＤＲ-ＳＤＲＡＭ（Double Data Rate-ＳＤＲＡＭ）は，クロックの立ち上がりと立ち下りの両エッジに同期してメモリにアクセスすることでＳＤＲＡＭの２倍の速度でデータの読み書きをすることができるという特徴がある。
【０００３】
　図８にＤＤＲ−ＳＤＲＡＭの基本構成を示す。図８（ａ）に示すように，ＤＤＲ−ＳＤＲＡＭは，４つのメモリバンクＭＢ０〜ＭＢ３と，制御回路２１と，Ｉ／Ｏ制御回路２２とを有している。各メモリバンクＭＢ０〜ＭＢ３は，独立して制御可能なメモリであり，各メモリバンクでデータが記憶される。
【０００４】
　メモリバンクＭＢ０は，図８（ｂ）に示すように行アドレス（ロウアドレス）と列アドレス（カラムアドレス）で区分される複数のメモリセル２００を有している。図８（ｂ）に示すメモリバンクＭＢ０は，（ｍ＋１）×（ｎ＋１）個のメモリセルによって構成されている。メモリバンクＭＢ０の行アドレスが同一のメモリセル群によって，ページ２０１が構成される。図８（ｂ）のメモリバンクＭＢ０では，行アドレスがｋである（ｎ＋１）個のメモリセルから成るページ２０１をページｋとしている。他のメモリバンクＭＢ１〜ＭＢ３も図８（ｂ）で示すメモリバンクＭＢ０と同一の複数のメモリセルを有する構成である（図示せず）。
【０００５】
　ＳＤＲＡＭの制御回路２１は，外部のメモリ制御装置から「アドレス」と「コマンド」が入力される。制御回路２１は入力されたアドレスとコマンドによってメモリバンクを識別する「バンクアドレス」と，行を識別する「行アドレス」と，列を識別する「列アドレス」を特定し，特定されたメモリバンクのメモリセルにアクセスする。
【０００６】
　ＳＤＲＡＭでは，行アドレスと列アドレスを時分割で取り扱う必要がある。また，ＳＤＲＡＭでは，行アドレスを指定する際には「アクティベート」と呼ばれる遅延サイクルが必要であり，異なる行アドレスに移動する際には「プリチャージ」と呼ばれる遅延サイクルも必要である。そのため，同一のメモリバンクの異なるページに高速アクセスすることはできない点でアクセス速度の高速化に限界がある。この点は，高速アクセスが可能とされたＤＤＲ−ＳＤＲＡＭでも同一の問題がある。
【０００７】
　従来，圧縮画像の復号器のフレームメモリとして利用されるＳＤＲＡＭにマクロブロック単位でデータアクセスする際，各メモリバンクを独立に制御するように各マクロブロックに対応するデータの記憶方法を工夫した技術がある（例えば，特許文献１参照）。この特許文献１に記載の技術では，複数のメモリセルを矩形のブロックに対応させて区画し，１つのブロック内のメモリセルに対して連続するアドレスを割付けて記憶させる等によって，メモリに対してアクセスを高速にしている。
【０００８】
　一方，ＭＰＥＧ等の圧縮画像は輝度ブロック及び色差ブロックで構成されるマクロブロック単位を処理単位としており，画像の符号化又は復号化の際には輝度データＹおよび色差データＣを用いる必要がある。例えば，画像フォーマットの一つである４：２：０方式の場合，図９（ａ）で示すように，マクロブロックは水平方向１６画素，垂直方向１６画素の輝度データＹに対し，それぞれ水平方向８画素，垂直方向８画素の色差データＣｂ，Ｃｒから成る。また，図９（ｂ）に示すように４：２：２方式のマクロブロックの場合，水平方向１６画素，垂直方向１６画素の輝度データＹに対し，それぞれ水平方向８画素，垂直方向１６画素の色差データＣｂ，Ｃｒから成る。
【０００９】
　画像を圧縮・復号する場合，上述したように同一のマクロブロックに対応する輝度データＹ及び色差データＣの両データを読み出し・書き込みする必要がある。一方，上述した特許文献１に記載の技術では，対応する輝度データ及び色差データが同一のメモリバンクに１つのマクロブロックに対応する輝度データＹ及び色差データＣが記憶されていると，遅延サイクル無しでこれらのデータを読み出すことができない。すなわち，メモリに対するアクセス速度が低下する。
【００１０】
　また，画像データを復号して画像として表示する際には，画像を構成する各画素のデータに対して，水平方向に連続アクセスする必要があるため，水平方向にも連続アクセスしやすいようにメモリに記憶させておくことが望ましい。
　（中略）
【発明が解決しようとする課題】
【００１１】
　従来は，特許文献１に記載の技術によっても，輝度データＹ及び色差データＣが同一のメモリバンクに記憶されている場合，画像データを復号する際に両データの読み出しに遅延サイクルが必要となり，アクセス速度が低下するという問題があった。
【００１２】
　上記課題に鑑み本発明は，メモリバンクを複数有するメモリから，輝度データ及び色差データから成る画像データの読出し時間を短縮させるメモリ制御装置を提供することを目
的とする。」
　
イ．「【発明の効果】
【００１４】
　本発明では，メモリバンクを複数有するメモリから，輝度データ及び色差データから成る画像データの読出し時間を短縮させるメモリ制御装置を提供することができる。
【発明を実施するための最良の形態】
【００１５】
　＜メモリ制御装置＞
　以下，本発明の最良の実施の形態に係るメモリ制御装置１について図面を用いて説明する。図１に示すように，
メモリ制御装置１は割付手段１１，指定手段１２，書込手段１３及び読出手段１４を有している
【００１６】
　メモリ制御装置１は，書込操作リクエストを入力すると，メモリ２の指定されたアドレスのメモリ領域に画像データを書き込む。また，メモリ制御装置１は，読出操作リクエストを入力すると，メモリ２の指定されたアドレスのメモリ領域から画像データを読み出す。例えばメモリ制御装置１は，画像データをメモリに書き込み又は読み出しをする機能を有するテレビジョンやビデオレコーダ等の装置に備えられている。
【００１７】
　
割付手段１１は，画像データを画像領域として所定のマクロブロック単位に区分し，区分された画像領域のマクロブロックを構成する輝度ブロックのデータ及び色差ブロックのデータがそれぞれ異なるメモリバンクに記憶されるように各データを記憶させるメモリバンクを決定する
【００１８】
　指定手段１２は，輝度ブロック及び色差ブロックの各画素のデータに対して，割付手段で決定されたメモリバンクに含まれるメモリセルを，メモリバンクアドレス，行アドレス及び列アドレスによって指定する。また，指定手段１２は，メモリバンクアドレス及び行アドレスを含む第１アドレスを出力し，メモリバンクアドレス及び列アドレスを含む第２アドレスを出力する。
【００１９】
　書込手段１３は，指定手段１２で指定されたバンクアドレス，行アドレス及び列アドレスで特定されるメモリセルに輝度ブロックのデータ及び色差ブロックのデータをそれぞれ書き込ませる。
【００２０】
　読出手段１４は，指定手段１２で指定されたバンクアドレス，行アドレス及び列アドレスで特定されるメモリセルから輝度データ及び色差データをそれぞれ読み出す。
【００２１】
　本発明の最良の実施の形態に係るメモリ制御装置１がメモリ２に記憶させるデータは画像データであるため，以下では「画像データ」を単に「データ」として記載する。」
　
ウ．「【００２２】
　＜メモリ＞
　メモリ２は，メモリバンクＭＢ０〜ＭＢ３，制御回路２１及びＩ／Ｏ制御回路２２を有している。このメモリ２は図８を用いて上述したＤＤＲ−ＳＤＲＡＭと同一の構成であり，各メモリバンクＭＢ０〜ＭＢ３は，図８（ｂ）を用いて上述したメモリバンクＭＢ０と同一の構成である。そのため，各メモリバンクについての説明は省略する。メモリ２の各メモリバンクのメモリセルは，「バンクアドレス」「行アドレス」及び「列アドレス」によって特定される。制御回路２１は，メモリ制御装置１の指定手段１２が出力するアドレス及びコマンドからアクセスの対象となるメモリセルを特定する。その後，制御回路２１は，I／Ｏ制御回路２２を介して，特定されたメモリセルにアクセスする。
【００２３】
　制御回路２１は，アクセス対象となるメモリセルを特定する場合，メモリ制御装置１が出力する第１アドレスによって「バンクアドレス」及び「行アドレス」を特定し，第２アドレスによって，「バンクアドレス」及び「列アドレス」を特定する。「コマンド」は，アドレスが第１アドレス又は第２アドレスのいずれであるかを識別するデータを含んでおり，メモリ２の制御回路２１は，アドレスとともに入力したコマンドによって，このアドレスが第１アドレス又は第２アドレスのいずれであるかを判定する。
【００２４】
　コマンドで第１アドレスであると識別している場合（コマンドが所謂「バンク・アクティブ・コマンド」である場合），制御回路２１は，コマンドと共に入力したアドレスは第１アドレスであると判定する。そのため，制御回路２１は，このアドレス（第１アドレス）から「バンクアドレス」及び「行アドレス」を求め，アクセスの対象となるメモリセルが含まれるバンクとページを特定し，このページをアクティブにする。
【００２５】
　また，コマンドで第２アドレスであると識別している場合（コマンドが所謂「ライト・コマンド」又は「リード・コマンド」である場合），制御回路２１は，コマンドと共に入力したアドレスは第２アドレスであると判定する。そのため，制御回路２１は，このアドレス（第２アドレス）から「バンクアドレス」及び「列アドレス」を求め，アクティブにされているページからアクセスの対象となるメモリセルの列を特定し，アクセスを実行する。
【００２６】
　このようにアクセスが実行されるメモリ２も図８（ｂ）で説明したＳＤＲＡＭと同様に，異なるメモリバンクに遅延サイクル無しでアクセスすることができるが，同一のメモリバンクの異なるページに遅延サイクル無しでアクセスすることはできない。」
　
エ．「【００２７】
＜メモリ制御装置における処理＞
　図２に示す
フローチャート
メモリ制御装置１の割付手段１１は，メモリ２に記憶させるデータの画像領域を所定のマクロブロック単位に区分する（１）。その後，割付手段１１は，区分した各画像領域のマクロブロックの輝度ブロックと色差ブロックのデータをそれぞれ異なるメモリバンクに記憶させるように，各データを記憶させるメモリバンクを決定する（２）
【００２８】
　
各輝度ブロック及び色差ブロックの各データを記憶させるメモリバンクが決定されると，指定手段１２は，輝度ブロック及び色差ブロックの各画素のデータに，割付手段１１で決定されたメモリバンクに含まれるメモリセルのアドレスを指定する（３）。その後，書込手段１３又は読出手段１４は，コマンドとともにアドレスを送信して，メモリ２のアドレスで特定されるメモリ位置にアクセスする（４）。メモリ２では，メモリ制御装置１から送信された行アドレス又は列アドレスをコマンドとともに受信し，受信したアドレス及びコマンドに従ってデータの書き込み又は読み出しが実行される
　
オ．「【００２９】
　＜＜画像領域の区分＞＞
　ここで，
割付手段１１において実行される画像領域を区分する処理
【００３０】
（１）
Ｈ．２６４／ＡＶＣでは，最大で水平方向に２１画素，垂直方向に２１画素のデータに基づいて予測画像を生成する。そのため，水平方向に２１画素，垂直方向が２１画素の画像データが最大でも４つの異なるメモリバンクに収まるように割付ける
【００３１】
（２）Ｈ．２６４／ＡＶＣでは，マクロブロックペアという仕組みが利用されるため，垂直方向には２の倍数個のマクロブロックを１つのページ内に割付ける。
【００３２】
（３）
読出しの際にアクセスペナルティ（遅延サイクル）が発生するのを防止するため，隣接する画像領域のデータは異なるメモリバンクに記憶する
【００３３】
　上記の（１）〜（３）の条件に対応して区分される画像領域には，１つのメモリバンクに記憶するデータの画像領域には，水平方向は２マクロブロック以上確保し，垂直方向は４マクロブロック以上含む必要がある。水平方向を２マクロブロック以上必要とするのは，２１画素を２バンク以内に収める必要があるからである。また，垂直方向を４マクロブロック以上必要とするのは，垂直方向を２１画素のフィールドラインを２バンク以内に収める必要があるからである。」
　
　上記イ．の「本発明の最良の実施の形態に係るメモリ制御装置１について図面を用いて説明する。図１に示すように，メモリ制御装置１は割付手段１１，指定手段１２，書込手段１３及び読出手段１４を有している。」との記載によれば，引用文献１に記載の「メモリ制御装置」は，「割付手段」，「指定手段」，「書込手段」，及び，「読出手段」を有しており，また，上記エ．で引用する図２は，引用文献１に記載の上記「メモリ制御装置の処理を説明するフローチャート」であり，それについて上記エ．には，「メモリ制御装置１の割付手段１１は，メモリ２に記憶させるデータの画像領域を所定のマクロブロック単位に区分する（１）」こと，「その後，割付手段１１は，区分した各画像領域のマクロブロックの輝度ブロックと色差ブロックのデータをそれぞれ異なるメモリバンクに記憶させるように，各データを記憶させるメモリバンクを決定する（２）」こと，「各輝度ブロック及び色差ブロックの各データを記憶させるメモリバンクが決定されると，指定手段１２は，輝度ブロック及び色差ブロックの各画素のデータに，割付手段１１で決定されたメモリバンクに含まれるメモリセルのアドレスを指定する（３）」こと，「その後，書込手段１３又は読出手段１４は，コマンドとともにアドレスを送信して，メモリ２のアドレスで特定されるメモリ位置にアクセスする（４）」こと，及び，「メモリ２では，メモリ制御装置１から送信された行アドレス又は列アドレスをコマンドとともに受信し，受信したアドレス及びコマンドに従ってデータの書き込み又は読み出しが実行される」こと，との一連の処理フローが示され，これは，上記「メモリ制御装置」が有する「割付手段」，「指定手段」，「書込手段」，及び，「読出手段」によって実行する処理方法を示しているといえる。
　
　したがって，上記引用文献１には次の発明（以下，「引用発明」という。）が記載されていると認められる。
　
　「割付手段，指定手段，書込手段，及び，読出手段を有するメモリ制御装置が実行する処理方法であって，
　割付手段が，メモリに記憶させるデータの画像領域を所定のマクロブロック単位に区分すること，
　その後，割付手段が，区分した各画像領域のマクロブロックの輝度ブロックと色差ブロックのデータをそれぞれ異なるメモリバンクに記憶させるように，各データを記憶させるメモリバンクを決定すること，
　各輝度ブロック及び色差ブロックの各データを記憶させるメモリバンクが決定されると，指定手段が，輝度ブロック及び色差ブロックの各画素のデータに，割付手段で決定されたメモリバンクに含まれるメモリセルのアドレスを指定すること，
　その後，書込手段又は読出手段が，コマンドとともにアドレスを送信して，メモリのアドレスで特定されるメモリ位置にアクセスすること，
　メモリでは，メモリ制御装置から送信された行アドレス又は列アドレスをコマンドとともに受信し，受信したアドレス及びコマンドに従ってデータの書き込み又は読み出しが実行されること，
　を含み，
　上記割付手段において実行される画像領域を区分することは，Ｈ．２６４／ＡＶＣでは，最大で水平方向に２１画素，垂直方向に２１画素のデータに基づいて予測画像を生成し，そのため，水平方向に２１画素，垂直方向が２１画素の画像データが最大でも４つの異なるメモリバンクに収まるように割付けるものであり，かつ，読出しの際にアクセスペナルティ（遅延サイクル）が発生するのを防止するため，隣接する画像領域のデータは異なるメモリバンクに記憶する，
　方法。」
　
２．引用文献２について
　原査定の拒絶理由に引用された，特表２００４−５２０６５８号公報（以下，「引用文献２」という。）には図面とともに次の事項が記載されている。
　
カ．「【０００１】
【発明が属する技術分野】
本発明は，データ処理回路と，いくつかのバンクを有する，特に，ＳＤＲＡＭ （Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）タイプのメモリとの間でデータを転送する方法と，メモリインタフェース回路と，そのようなインタフェース回路によって実行するのに適したコンピュータプログラムと，データ処理システムとに関する。
【０００２】
【従来の技術】
データ処理回路と，いくつかのバンクを有するメモリと，データ処理回路とメモリの間に配置されかつこれらの間でのデータの交換を制御するためのメモリインタフェース回路とを有するデータ処理システムは，公知である。従来，データ処理回路が１つまたは複数の機能を実行するときには，処理するデータをメモリからデータ処理回路に転送するために読み取りメモリにアクセスする，または処理されたデータをデータ処理回路からメモリに転送するために書き込みメモリにアクセスすることが必要となる。データ処理回路は，アクセスのたびに，アクセス要求，すなわちデータ転送コマンドをインタフェース回路に送信する。インタフェース回路は，処理される要求によって定義される一連のデータと転送方向とを識別し，対応する転送を実施することによって，受信された要求を１つずつ処理する。公知の方法においては，アクセス操作の準備として，対応するバンクの大容量のファイルをプリロード（ｐｒｅｌｏａｄ）する操作と，そのバンクを起動する操作とが含まれる。従って，準備にはいくつかのクロックサイクルが必要である。
【０００３】
上記の公知のシステムには，連続するアクセスコマンドを実行している間に，進行中のアクセス操作が，次のアクセス操作と同じメモリバンクに関連することが起こりうるという欠点がある。この場合，（アクセス操作の対象を形成しなければならない行をプリロードおよび／または起動することにより）次のアクセス操作の準備を行うことができるようになるまでに，進行中のアクセス操作が終了するまでの待ち時間を守る必要がある。この準備の間は，メモリとのデータの転送が行われず，従って，この状況が頻繁に起こるほど，メモリの通過帯域の使用効率が低下する。
【０００４】
【課題を解決するための手段】
本発明の目的は，上述されている欠点を解決して，いくつかのバンクを有するメモリへのアクセスの速度と，そのようなメモリのコストに関する効率を高めることである。
【０００５】
この目的に対し，本発明は，
いくつかのバンクを有するメモリと，データを処理するための回路との間で，適切なインタフェースを介してデータを転送する方法であって，当該方法が
−  アクセス要求を生成するステップであって，当該アクセス要求が，前記読み取りタイプと前記書き込みタイプのいずれかのアクセスのタイプを毎回定義し，かつ，各要求に適したシーケンスに従って配置される１つまたは複数のメモリ位置を指定する，アクセス要求を生成するステップと
−  連続するシーケンスに従って前記要求を処理するステップであって，処理される各要求について，当該要求によって定義される前記アクセスのタイプに応じて，前記要求によって指定される前記メモリ位置から前記インタフェースを通じて前記データ処理回路に，またはこの逆方向に，データを転送するために，前記要求を処理するステップであって
いくつかのバンクに関連付けられるメモリ位置を指定する要求の前記処理が，前記インタフェースと前記メモリ位置の１つの部分との間での前記データ転送の準備を，遅くとも，前記インタフェースと当該メモリ位置の別の部分との間での前記データ転送を実現している間に行うために，当該要求に関連付けられる前記シーケンスとは異なるシーケンスで前記インタフェースと前記メモリ位置の間でのデータ転送を可能にする，前記要求を処理するステップと
を有する，方法
　
キ．「【００３３】
前処理モジュール１９は，回路７から，または回路７の１つから受信されたアクセス要求４２に，次の２つのステップの手順を適用する。
−  
再編成ステップにおいては，そのアクセス要求に関与する異なるバンクの数が計算される。アクセス要求がいくつかのバンクに関与する場合，アクセス要求が，バンクの数と同じ数の部分に分割される。各要求部分は，要求によって指定されかつ異なるバンクに属すメモリ位置すべてを指定する
− 
 並べ替えステップにおいては，実行される要求の２つの部分が同じバンクに連続的に関与することを防止するために，前処理モジュール１９は，前処理された要求から生成された要求部分を並べ替える。これを目的として，前処理モジュールは，前処理の間に，その要求の直前の要求の最後の部分に関与するバンクを調べ，それと異なるバンクを指定する要求の部分を最初の位置に配置する
　
　したがって，上記引用文献２には次の技術事項（以下，「引用文献２技術事項」という。）が記載されていると認められる。
　
　「いくつかのバンクを有するメモリと，データを処理するための回路との間で，適切なインタフェースを介してデータを転送する方法であって，当該方法が，
−  アクセス要求を生成するステップであって，当該アクセス要求が，前記読み取りタイプと前記書き込みタイプのいずれかのアクセスのタイプを毎回定義し，かつ，各要求に適したシーケンスに従って配置される１つまたは複数のメモリ位置を指定する，アクセス要求を生成するステップと，
−  連続するシーケンスに従って前記要求を処理するステップであって，処理される各要求について，当該要求によって定義される前記アクセスのタイプに応じて，前記要求によって指定される前記メモリ位置から前記インタフェースを通じて前記データ処理回路に，またはこの逆方向に，データを転送するために，前記要求を処理するステップであって，
いくつかのバンクに関連付けられるメモリ位置を指定する要求の前記処理が，前記インタフェースと前記メモリ位置の１つの部分との間での前記データ転送の準備を，遅くとも，前記インタフェースと当該メモリ位置の別の部分との間での前記データ転送を実現している間に行うために，当該要求に関連付けられる前記シーケンスとは異なるシーケンスで前記インタフェースと前記メモリ位置の間でのデータ転送を可能にする，前記要求を処理するステップと，
を有する，方法であって，
　アクセス要求を生成するステップは，
　　再編成ステップとして，そのアクセス要求に関与する異なるバンクの数が計算され，アクセス要求がいくつかのバンクに関与する場合，アクセス要求が，バンクの数と同じ数の部分に分割され，各要求部分は，要求によって指定されかつ異なるバンクに属すメモリ位置すべてを指定する，ステップと，
　　並べ替えステップとして，実行される要求の２つの部分が同じバンクに連続的に関与することを防止するために，前処理モジュールが，前処理された要求から生成された要求部分を並べ替える，ステップ，とを有する，
　方法。」
　
３．引用文献３について
　原査定の拒絶理由に引用された，特開平６−４３９９号公報（以下，「引用文献３」という。）には図面とともに次の事項が記載されている。
　
ク．「【０００５】本発明の目的は，データの書き込み時間を短縮した半導体記憶装置を提供することである。
【０００６】
【課題を解決するための手段】上記問題を解決するために，
フラッシュメモリを複数個搭載し，上記フラッシュメモリにデータの記憶を行なう半導体記憶装置において，書き込み指示を上記フラッシュメモリに送り，書き込み指示が送られた上記フラッシュメモリが次の書き込み指示を受付可能となるまでの間に，書き込みが行なわれている上記フラッシュメモリとは別のフラッシュメモリに書き込み指示を送る制御部を有すること
【０００７】
【作用】フラッシュメモリを複数個搭載し，上記フラッシュメモリにデータの記憶を行なう半導体記憶装置において，制御部は，書き込み指示を上記フラッシュメモリに送り，書き込み指示が送られた上記フラッシュメモリが次の書き込み指示を受付可能となるまでの間に，書き込みが行なわれている上記フラッシュメモリとは別のフラッシュメモリに書き込み指示を送る。
【０００８】
【実施例】本実施例では，連続したデータの書き込みの場合，連続して同一のフラッシュメモリに書き込むのでなく，他のフラッシュメモリに書き込むように制御する。
【０００９】
１ワードのデータをフラッシュメモリに書き込んでから次のデータを書き込むまでに数マイクロ秒から数十マイクロ秒の待ち時間が有る。そのため，連続して書き込みデータが有る場合，この待ち時間の間に連続して他のフラッシュメモリへ１ワードのデータを書き込み続ける。そして，最初に書き込んだフラッシュメモリの待ち時間を過ぎると，最初のフラッシュメモリからステータスポーリングを行ない，次の１ワードのデータを書き込む。この様に，フラッシュメモリの待ち時間の間に他のフラッシュメモリへの書き込みを行う
【００１０】複数の連続したデータを書き込む用途にフラッシュメモリを用いた場合，本実施例によればフラッシュメモリの低速の書き込みを，装置のトータルで高速化できる。すなわち，フラッシュメモリを半導体ディスク装置に用いた場合，複数の連続したデータが書き込まれる。しかし，連続したデータの書き込みの場合，フラッシュメモリへの書き込みが読み出しに比較して遅いため，トータルの転送速度が低下する。しかし，本実施例によればフラッシュメモリの書き込みが低速であっても，装置全体の書き込みの高速化を実現できる。」
　
ケ．「【００１８】また前記実施例は，
セクタ単位で書き込むフラッシュメモリ
セクタ内の５１２バイトを複数のブロックに分割する方法
その分割したブロック単位で異なるフラッシュメモリに書き込みを割り当てる
　
　したがって，上記引用文献３には次の技術事項（以下，「引用文献３技術事項」という。）が記載されていると認められる。
　
「フラッシュメモリを複数個搭載し，上記フラッシュメモリにデータの記憶を行なう半導体記憶装置において，書き込み指示を上記フラッシュメモリに送り，書き込み指示が送られた上記フラッシュメモリが次の書き込み指示を受付可能となるまでの間に，書き込みが行なわれている上記フラッシュメモリとは別のフラッシュメモリに書き込み指示を送る方法であって，
　１ワードのデータをフラッシュメモリに書き込んでから次のデータを書き込むまでに数マイクロ秒から数十マイクロ秒の待ち時間が有るため，連続して書き込みデータが有る場合，この待ち時間の間に連続して他のフラッシュメモリへ１ワードのデータを書き込み続け，そして，最初に書き込んだフラッシュメモリの待ち時間を過ぎると，最初のフラッシュメモリからステータスポーリングを行ない，次の１ワードのデータを書き込むことで，フラッシュメモリの待ち時間の間に他のフラッシュメモリへの書き込みを行うものであり，
　セクタ単位で書き込むフラッシュメモリについて，セクタ内の５１２バイトを複数のブロックに分割して，その分割したブロック単位で異なるフラッシュメモリに書き込みを割り当てる，
　方法。」
　
４．引用文献４について
　原査定の拒絶理由に引用された，国際公開第２０１２／０３５６１６号（以下，「引用文献４」という。）には図面とともに次の事項が記載されている。
　
コ．「技術分野
［０００１］　本発明は，メモリアクセス制御装置及びコンピュータシステムに関する。
  背景技術
［０００２］　コンピュータシステムは，データ処理装置，画像処理装置，オーデイオ装置等に利用されている。コンピュータシステムの能力と機能との向上に従い，記憶装置（以下，メモリという）がコンピュータシステムに大量に使用されている。このメモリのアクセスを高速化する技術としてメモリインターリーブ方法が知られている。
［０００３］　
メモリインターリーブ方法は，データをＮ個のブロックに分割し，各ブロックを異なるメモリに書き込み，また異なるメモリから各ブロックを読み出す。即ち，１つのデータを並列の書き込み，且つ読み出しを行うことができ，メモリアクセスの高速化に有効である
［０００４］　このようなメモリインターリーブ方法において，Ｗａｙ数が多いことは，メモリアクセスの高速化に寄与する。このため，一度設定したＷａｙ数を変更する場合がある。例えば，システムのパワーをオンした後，メモリの搭載状況を確認した上で，インターリーブＷａｙ数を決定し，決定したＷａｙ数に従ってメモリマップを設定し，メモリマップに従いＯＳの起動を実施する。又，電源（バッテリ）の残量に合わせて，読み出し／書き込みインターリーブ比（同時アクセス回数）を調整する。」（第１頁３行〜２２行）
　
サ．「課題を解決するための手段
［０００８］　この目的の達成のため，開示のメモリアクセス制御装置は，
複数のメモリ回路を有するメモリをインターリーブして，リード及びライトアクセスするメモリアクセス制御装置であって，前記メモリの複数のメモリ回路が各々接続された複数のポートと，外部からの前記メモリへのリクエストに対し，設定されたインターリーブのウェイ数に従い，前記複数のポートを介し前記メモリ回路をリード又はライトアクセスする
前記ポートアクセス制御部は，インターリーブのウェイ数の変更指示に応じて，インターリーブ数変更前の構成の前記メモリの位置のデータを前記インターリーブ数変更後の構成の前記メモリの位置にコピーするとともに，前記コピー中において，前記外部からのリードリクエストに対し，前記インターリーブ数変更前の構成で前記メモリにリードを行い，前記外部からのライトリクエストに対し，前記インターリーブ数変更前の構成と前記インターリーブ数変更後の構成とで，前記メモリにライト動作を実行する
　
　したがって，上記引用文献４には次の技術事項（以下，「引用文献４技術事項」という。）が記載されていると認められる。
　
「データをＮ個のブロックに分割し，各ブロックを異なるメモリに書き込み，また異なるメモリから各ブロックを読み出すことで，１つのデータを並列の書き込み，且つ読み出しを行うことができ，メモリアクセスの高速化に有効な，メモリインターリーブ方法において，
　複数のメモリ回路を有するメモリをインターリーブして，リード及びライトアクセスするメモリアクセス制御装置が，前記メモリの複数のメモリ回路が各々接続された複数のポートと，外部からの前記メモリへのリクエストに対し，設定されたインターリーブのウェイ数に従い，前記複数のポートを介し前記メモリ回路をリード又はライトアクセスし，インターリーブのウェイ数の変更指示に応じて，インターリーブ数変更前の構成の前記メモリの位置のデータを前記インターリーブ数変更後の構成の前記メモリの位置にコピーするとともに，前記コピー中において，前記外部からのリードリクエストに対し，前記インターリーブ数変更前の構成で前記メモリにリードを行い，前記外部からのライトリクエストに対し，前記インターリーブ数変更前の構成と前記インターリーブ数変更後の構成とで，前記メモリにライト動作を実行する，方法。」
５．引用文献５について
　原査定の拒絶理由に引用された，国際公開第２００５／０３８６５５号（以下，「引用文献５」という。）には図面とともに次の事項が記載されている。
　
シ．「発明の開示
　本発明による半導体メモリ装置及び不揮発性メモリのコントローラは，ホスト機器からの読み書き指示に応じて複数の不揮発性メモリに第１及び第２の２つのメモリバスを介して読み書き制御を行うことを特徴にしている。
　第１のメモリパスに不揮発性メモリＦ０が接続され，第２のメモリパスに不揮発性メモリＦ１が接続される場合を２メモリ構成と呼ぶ。そして第１のメモリバスに２つの不揮発性メモリＦ０，Ｆ２が接続され，第２のメモリバスに２つの不揮発性メモリＦ１，Ｆ３が接続される場合を４メモリ構成と呼ぶ。本発明はこのような２種類のメモリ構成を選択可能とする。各々の不揮発性メモリを概ね等しいサイズの領域に２分割して前後半領域を形成するとき，コントローラに対して，ホスト機器から指定される連続論理アドレスを所定サイズ毎の論理シーケンシャルナンバーに変換するシーケンシャルナンバー変換手段を設け，論理シーケンシャルナンバーに対して０から３の値を繰り返す４の剰余系を成す論理シーケンシャルモジュロナンバーを生成するモジュロナンバー生成部を設ける。
ホスト機器から連続論理アドレスへの書き込み指示がなされると，論理シーケンシャルモジュロナンバーに基づき，４メモリ構成の場合は，Ｆ０，Ｆｌ，Ｆ２，Ｆ３を繰り返し巡回する形式でデータの書き込みを行い，２メモリ構成の場合は，Ｆ０の前半領域，Ｆ１の前半領域，Ｆ０の後半領域，Ｆ１の後半領域を繰り返し巡回する形式でデータの書き込みを行う
　このような構成によれば，コントローラの基本アーキテクチャ（アドレス管理処理）が４フラッシュメモリ構成の制御をすることを基本としながらも，２フラッシュメモリ構成の場合はそれぞれのメモリを２つの領域に分割して仮想的に４フラッシュメモリ構成として制御可能としたので，２メモリ構成のァドレス管理処理も１つのアーキテクチャで共用化できる。言い換えれば不揮発性メモリ（フラッシュメモリ）が４つの場合と２つの場合でアドレス管理処理をそれぞれ個別に設ける必要がないので，コントローラ並びに半導体メモリ装置のコストを下げることが可能となる。」（第２頁１１行〜第３頁１２行）
　
６．引用文献６について
　前置報告書において周知技術を示す文献として引用された，特開平７−２４８９５８号公報（以下，「引用文献６」という。）には図面とともに次の事項が記載されている。
　
ス．「【００６２】本発明は，メモリを連続アクセスモードで動作させる場合における上述した種々の問題点，より具体的には，バッファ記憶装置が接続される主記憶装置に対して連続アクセスモードを使用してアクセスが行われる場合にアクセス効率が低下してしまうという問題点，及び連続アクセスモードを使用して動作する主記憶装置がシングルクロックモード時にノーマルクロックモード時と同じ動作をしなくなってしまうという問題点を解決することが目的とする。」
　
セ．「【００９０】
【実施例】以下，図面を参照しながら，本発明の実施例につき詳細に説明する。
＜第１の実施例＞図４は，本発明の第１の実施例における主記憶装置の構成図である。この実施例は，具体的には，前述した第１の技術分野における第１の従来技術が有している問題点を解決するものである。
【００９１】図４において，主記憶装置へのアクセス単位（ワード）のサイズは８バイトである。次に，主記憶装置は，バンク０〜バンク７という８組のＲＡＭ群４０１から構成されている。これは，上述の主記憶装置と特には図示しない中間バッファ記憶装置との間の
データ転送におけるブロックサイズＫを例えば５１２バイト，このＫ＝５１２バイトのデータからなるブロックが更に細分化されることによるブロックＬ＝Ｓを例えば６４バイトとした場合
８バイト×１メガワード×８バンク＝６４メガバイト
ここで，上述の主記憶装置と特には図示しない中間バッファ記憶装置との間のデータ転送におけるブロックサイズＫは例えば５１２バイトであり，１組のＲＡＭ群４０１は，このＫ＝５１２バイトのデータからなるブロックが更に細分化された例えばＬ＝６４バイト（＝８ワード）のデータからなるブロックを単位として，データを記憶する。
【００９２】そして，第１の従来技術の場合と同様に，特には図示しない記憶制御装置は，主記憶装置に対し，Ｋ＝５１２バイトのデータからなるブロックの書込み命令又は読出し命令を１回発行するのではなく，Ｌ＝６４バイトのデータからなるブロックの書込み命令又は読出し命令をＫ／Ｌ＝５１２／６４＝８回発行する。このような構成が採用される理由は，前述したように，中間バッファ記憶装置からＣＰＵ内のバッファ記憶装置に即座にムーブインする必要のあるＬバイトのデータを最初の読出し命令により主記憶装置から中間バッファ記憶装置へ最優先にムーブインさせることで，記憶システムの応答性能を向上させるためである。
【００９３】図４に示される主記憶装置内の特には図示しない制御回路は，記憶制御装置から送出された１つの書込み命令又は読出し命令に設定されているアドレスに基づいて，各ＲＡＭ群４０１を制御する。このアドレスは，Ｌ（ex. ６４）バイトからなる書込みデータ又は読出しデータの先頭アドレスを示している。そして，このアドレス内のバンクアドレス部の値に従って，バンク０〜バンク７のＲＡＭ群４０１のうち何れか１つが選択され，起動される。同時に，上述のアドレス内のＲＡＭアドレス部は，バンク０〜バンク７のＲＡＭ群４０１に出力され，起動されたＲＡＭ群４０１内のアドレスレジスタにセットされる。
【００９４】ＲＡＭ群４０１は，連続アクセスモードで動作する。即ち，起動されたＲＡＭ群４０１は，上述のアドレスレジスタの値をＣＡＳ信号（列アドレス信号）に同期して＋１ずつ更新する動作を，８回繰り返し実行する。
【００９５】そして，記憶制御装置が書込み命令を発行した場合には，起動されたＲＡＭ群４０１は，各更新動作毎に，記憶制御装置から転送されてくる８バイトからなる書込みデータを，アドレスレジスタの値によって指定されるセル部に書き込む。このような動作が，１回の書込み命令に対応して８回連続して実行されることにより，起動されたＲＡＭ群４０１にＬ＝６４バイトのデータからなるブロックが書き込まれる。
【００９６】一方，記憶制御装置が読出し命令を発行した場合には，起動されたＲＡＭ群４０１は，各更新動作毎に，アドレスレジスタの値により指定されるセル部から，８バイトからなる読出しデータを読み出し，それを記憶制御装置に向けて出力する。このような動作が，１回の読出し命令に対応して８回連続して実行されることにより，起動されたＲＡＭ群４０１からＬ＝６４バイトのデータからなるブロックが読み出される。
【００９７】記憶制御装置は，主記憶装置に対してＬ＝６４バイトのデータからなるブロックの書込み命令又は読出し命令をＫ／Ｌ＝８回発行している途中で，１つのＣＰＵからのＬバイトのデータからなる特定のブロックの要求に関連して新たなＫ＝５１２バイトのデータからなるブロックを主記憶装置と中間バッファ記憶装置との間で転送する必要が発生した場合には，現在のＫ／Ｌ＝８回の書込み命令群又は読出し命令群の発行を中断し，上記新たなブロックの転送に関連するＫ／Ｌ＝８回の書込み命令群又は読出し命令群のうち先頭の書込み命令又は読出し命令を優先的に実行させる。
【００９８】この先頭の書込み命令又は読出し命令によって指定されるＲＡＭ群４０１は，今までアクセスされていたＲＡＭ群４０１とは異なるＲＡＭ群４０１である確率の方が同じＲＡＭ群４０１である確率よりも高い。そして，アクセスされるＲＡＭ群４０１が異なる場合には，ＲＡＭ群４０１を構成するＤＲＡＭが必要とする休止時間を考慮する必要がなくなるため，アクセスされるＲＡＭ群４０１の起動を即座に行うことができる。即ち，第１の実施例では，Ｋ＝５１２バイトのデータからなるブロックが更に細分化されたＬ＝６４バイトのデータからなるブロックを単位としてＲＡＭ群４０１へのデータの割付けが行われることにより，複数のＣＰＵからの要求に関連するそれぞれＬ＝６４バイトのデータからなる複数のブロックの転送命令が同時に発生しても，同じＲＡＭ群４０１がアクセスされる確率を低く抑えることができる。この結果，ＲＡＭ群４０１の起動時間の平均を短縮することができ，スループットの高い主記憶装置を実現することができる。また，逆に，他のＣＰＵから新たな要求がない場合は，Ｋ／Ｌ＝８回の書込み命令又は読出し命令を連続して行えるため，１つのブロックに対する処理を最短時間で完結させることができる。
【００９９】上述した第１の実施例においては，Ｋ／Ｌ＝８であって，バンク０〜バンク７の８組のＲＡＭ群４０１が使用されているが，実際には，バンク０，バンク１，・・・という順番でＬ＝６４バイトのデータからなるブロックが順次処理されてゆくと，例えばバンク２又はバンク３がアクセスされている時点でバンク０のビジー状態が終了し，バンク０を再びアクセスすることが可能となる。従って，ＲＡＭ群４０１の組数を４組程度とし，１回のＬ＝６４バイトのデータからなるブロックの転送命令に対応して，１つのＲＡＭ群４０１が２回ずつ起動されるように構成することにより，上述の第１の実施例の場合と同じスループットを確保することができる。即ち，バンク数をＫ／Ｌ個以下に減らすことができる。」
　
第６　対比・判断
　
１．本願発明１について
（１）引用発明に対する進歩性について
ア．対比
　本願発明１と引用発明とを対比する。
　
（ア）引用発明の「メモリに記憶させるデータ」，「区分した各画像領域のマクロブロックの輝度ブロックと色差ブロックのデータ」は，本願発明の「処理されるべきデータブロック(Block)」，「データサブブロック」にそれぞれ相当する。
　
（イ）引用発明において，「割付手段が，メモリに記憶させるデータの画像領域を所定のマクロブロック単位に区分すること」は，本願発明１の「前記Blockを前記複数のデータサブブロックへ分割する」ことに相当する。
　
（ウ）ここで，上記（イ）における，本願発明１の「前記Blockを前記複数のデータサブブロックへ分割する」ことは，「処理されるべきデータブロック(Block)を，複数のデータサブブロック量がメモリのバンク(Bank)量以下の前記複数のデータサブブロックに分割するステップ」に含まれるステップにおいて行われることから，上記「複数のデータサブブロック量がメモリのバンク(Bank)量以下」であることを前提とするものである。一方，上記（イ）で引用した，引用発明における，「割付手段が，メモリに記憶させるデータの画像領域を所定のマクロブロック単位に区分すること」についても，「その後，割付手段が，区分した各画像領域のマクロブロックの輝度ブロックと色差ブロックのデータをそれぞれ異なるメモリバンクに記憶させるように，各データを記憶させるメモリバンクを決定」しているから，「区分した各画像領域のマクロブロックの輝度ブロックと色差ブロックのデータ」のサイズは，当然に，「メモリバンク」のサイズ以下となるように複数に区分されていると解される。
　そうすると，引用発明において，「割付手段が，メモリに記憶させるデータの画像領域を所定のマクロブロック単位に区分すること」は，本願発明１の，「処理されるべきデータブロック(Block)を，複数のデータサブブロック量がメモリのバンク(Bank)量以下の前記複数のデータサブブロックに分割するステップ」にも相当するから，
　上記（イ）における検討も合わせると，後記する点で相違するものの，
　本願発明１の「処理されるべきデータブロック(Block)を，複数のデータサブブロック量がメモリのバンク(Bank)量以下の前記複数のデータサブブロックに分割するステップであって，
　　プリセットされるBlockサイズとメモリアクセス命令に従って，前記処理されるべきBlockを決定するステップと，
　　プリセットされるデータサブブロックサイズに従って，前記Blockを前記複数のデータサブブロックへ分割するステップであって，前記Blockが複数存在する場合，各Blockは同じ大きさのデータサブブロックサイズによって分割される，ステップとを含む，ステップ」と，
　引用発明における，「割付手段が，メモリに記憶させるデータの画像領域を所定のマクロブロック単位に区分する」ことは，
“処理されるべきデータブロック(Block)を，複数のデータサブブロック量がメモリのバンク(Bank)量以下の前記複数のデータサブブロックに分割するステップであって，
　　前記Blockを前記複数のデータサブブロックへ分割するステップを含む，ステップ”である点で共通するといえる。
　
（エ）上記（ウ）で引用した，引用発明における，「割付手段が，メモリに記憶させるデータの画像領域を所定のマクロブロック単位に区分すること」の，「所定のマクロブロック単位」に分割した，「区分した各画像領域のマクロブロックの輝度ブロックと色差ブロックのデータ」について，引用発明では，「その後，割付手段が，区分した各画像領域のマクロブロックの輝度ブロックと色差ブロックのデータをそれぞれ異なるメモリバンクに記憶させるように，各データを記憶させるメモリバンクを決定」しているから，この場合の「異なるメモリバンク」は，それぞれ「区分した各画像領域のマクロブロックの輝度ブロックと色差ブロックのデータ」に対応するものであって，本願発明１の「Blockの異なるデータサブブロック」に対応する「メモリの異なるBank」に相当する。
　そして，引用発明は，「各輝度ブロック及び色差ブロックの各データを記憶させるメモリバンクが決定されると，指定手段が，輝度ブロック及び色差ブロックの各画素のデータに，割付手段で決定されたメモリバンクに含まれるメモリセルのアドレスを指定」し，「その後，書込手段又は読出手段が，コマンドとともにアドレスを送信して，メモリのアドレスで特定されるメモリ位置にアクセス」しており，この場合の「メモリバンクに含まれるメモリセル」の「メモリのアドレスで特定されるメモリ位置にアクセス」することは，本願発明１の上記「メモリの異なるBank」である「Bankにアクセスする」ことに相当する。
　そうすると，引用発明における「その後，割付手段が，区分した各画像領域のマクロブロックの輝度ブロックと色差ブロックのデータをそれぞれ異なるメモリバンクに記憶させるように，各データを記憶させるメモリバンクを決定すること，各輝度ブロック及び色差ブロックの各データを記憶させるメモリバンクが決定されると，指定手段が，輝度ブロック及び色差ブロックの各画素のデータに，割付手段で決定されたメモリバンクに含まれるメモリセルのアドレスを指定すること，その後，書込手段又は読出手段が，コマンドとともにアドレスを送信して，メモリのアドレスで特定されるメモリ位置にアクセスすること」は，本願発明１の「前記Blockの異なるデータサブブロックが前記メモリの異なるBankに対応している，前記処理されるべきBlockのそれぞれのデータサブブロックに対応するBankにアクセスするステップ」に相当する。
　
（オ）引用発明における「・・・メモリに記憶させるデータの画像領域を所定のマクロブロック単位に区分すること」，「・・・メモリバンクを決定すること」，「・・・アドレスを指定すること」，「・・・メモリ位置にアクセスすること」，及び，「・・・書き込み又は読み出しが実行されること」との一連の処理は，「メモリに記憶させるデータ」に対する処理であるから，引用発明である上記一連の処理を含む「方法」は，本願発明１である「データ処理方法」に相当する。
（カ）上記（ア）ないし（オ）の対比によれば，本願発明１と引用発明とは次の点で一致し，そして相違する。
　
［一致点］
　処理されるべきデータブロック(Block)を，複数のデータサブブロック量がメモリのバンク(Bank)量以下の前記複数のデータサブブロックに分割するステップであって，
　　前記Blockを前記複数のデータサブブロックへ分割するステップを含む，ステップと，
　前記Blockの異なるデータサブブロックが前記メモリの異なるBankに対応している，前記処理されるべきBlockのそれぞれのデータサブブロックに対応するBankにアクセスするステップと，
を含む，データ処理方法。
　
〈相違点ａ〉
　処理されるべきデータブロック(Block)を，複数のデータサブブロック量がメモリのバンク(Bank)量以下の前記複数のデータサブブロックに分割するステップに関し，
　本願発明１は，「プリセットされるBlockサイズとメモリアクセス命令に従って，前記処理されるべきBlockを決定するステップ」を含むとともに，前記Blockを前記複数のデータサブブロックへ分割するステップについても，「プリセットされるデータサブブロックサイズに従って」分割するものであり，かつ，「前記Blockが複数存在する場合，各Blockは同じ大きさのデータサブブロックサイズによって分割される」ものであるのに対し，
　引用発明では，そのような特定はされていない点。
　
〈相違点ｂ〉
　本願発明１は，「前記プリセットされるBlockサイズは，前記メモリの前記Bank量と，メモリデータビット幅と，1つのバースト長と，バースト量との積であり，前記プリセットされるデータサブブロックサイズは，前記メモリデータビット幅と，1つのバースト長と，前記バースト量との積であり，前記バースト量は，前記プリセットされるデータサブブロックサイズが決定されるときに，前記データサブブロックに対するアクセス操作の実行期間が異なるBank間での切り替え待ち遅延と等しくなるように設定される」ものであるのに対し，
　引用発明では，そのような特定はされていない点。
　
イ．相違点についての判断
　事案に鑑みて，上記相違点ｂについて先に検討する。
　
　引用発明は，「隣接する画像領域のデータ」を「異なるメモリバンクに記憶する」ことで，「読出しの際にアクセスペナルティ（遅延サイクル）が発生するのを防止する」ものであり，「異なるメモリバンク」に「隣接する画像領域のデータ」を記憶するための切り替えに係る期間が，「アクセスペナルティ（遅延サイクル）」となり得ることを前提としていないことから，「前記プリセットされるBlockサイズ」及び「前記プリセットされるデータサブブロックサイズ」における「前記バースト量」について，「前記プリセットされるデータサブブロックサイズが決定されるときに，前記データサブブロックに対するアクセス操作の実行期間が異なるBank間での切り替え待ち遅延と等しくなるように設定される」ことは，開示も示唆もされていない。
　そして，上記相違点ｂに係る本願発明１の構成は，引用文献１の他の記載，引用文献２ないし６にも記載されておらず，また，本願優先日前において周知技術であるともいえない。
　そうすると，引用発明に基づいて，相違点ｂに係る本願発明１の構成とすることは，当業者が容易になし得ることであるとはいえない。
　
　したがって，本願発明１は，相違点ａを検討するまでもなく，当業者であっても引用発明，引用文献１ないし６に記載された技術的事項，及び，周知技術に基づいて容易に発明できたものであるとはいえない。
　
（２）引用文献２ないし引用文献４技術事項に対する進歩性について
　原査定の理由に鑑み，引用文献２ないし引用文献４技術事項に対する進歩性についても，以下で検討する。
　
ア．引用文献２技術事項について
　本願発明１と，上記第５の２．における引用文献２技術事項とを対比すると，引用文献２技術事項は，「アクセス要求に関与する異なるバンク」に対して「実行される要求の２つの部分」が「連続的に関与する」場合のバンク間の切り替えに係る期間について何ら言及がなく，当該期間が遅延となり得ることも当然に前提としていないことから，少なくとも，本願発明１の構成に関し，上記（１）のア．における引用発明との〈相違点ｂ〉と共通する，
　
〈相違点２−ｂ〉
　本願発明１は，「前記プリセットされるBlockサイズ」及び「前記プリセットされるデータサブブロックサイズ」における「前記バースト量」について「前記プリセットされるデータサブブロックサイズが決定されるときに，前記データサブブロックに対するアクセス操作の実行期間が異なるBank間での切り替え待ち遅延と等しくなるように設定される」ものであるのに対し，引用文献２技術事項では，「アクセス要求に関与する異なるバンク」に対して「実行される要求の２つの部分」が「連続的に関与する」場合のバンク間の切り替えに係る期間について言及がなく，本願発明１と同様の構成については特定されていない点
　
　において相違し，そして，上記（１）のイ．の判断内容も踏まえると，上記相違点２−ｂに係る本願発明１の構成は，引用文献２の他の記載，引用文献１，３ないし６にも記載されておらず，また，本願優先日前において周知技術であるともいえない。
　そうすると，引用文献２技術事項に基づいて，上記相違点２−ｂに係る本願発明１の構成とすることは，当業者が容易になし得ることであるとはいえない。
イ．引用文献３技術事項について
　本願発明１と，上記第５の３．における引用文献３技術事項とを対比すると，引用文献３技術事項は，「異なるフラッシュメモリ」に対して分割した「複数のブロック」が「連続して」「書き込み続け」る場合のフラッシュメモリ間の切り替えに係る期間について何ら言及がなく，当該期間が遅延となり得ることも当然に前提としていないことから，少なくとも，本願発明１の構成に関し，上記（１）のア．における引用発明との〈相違点ｂ〉と共通する，
〈相違点３−ｂ〉
　本願発明１は，「前記プリセットされるBlockサイズ」及び「前記プリセットされるデータサブブロックサイズ」における「前記バースト量」について「前記プリセットされるデータサブブロックサイズが決定されるときに，前記データサブブロックに対するアクセス操作の実行期間が異なるBank間での切り替え待ち遅延と等しくなるように設定される」ものであるのに対し，引用文献３技術事項では，「異なるフラッシュメモリ」に対して分割した「複数のブロック」が「連続して」「書き込み続け」る場合のフラッシュメモリ間の切り替えに係る期間について言及がなく，本願発明１と同様の構成については特定されていない点
　において相違し，そして，上記（１）のイ．の判断内容も踏まえると，上記相違点３−ｂに係る本願発明１の構成は，引用文献３の他の記載，引用文献１，２，４ないし６にも記載されておらず，また，本願優先日前において周知技術であるともいえない。
　そうすると，引用文献３技術事項に基づいて，上記相違点３−ｂに係る本願発明１の構成とすることは，当業者が容易になし得ることであるとはいえない。
　
ウ．引用文献４技術事項について
　本願発明１と，上記第５の４．における引用文献４技術事項とを対比すると，引用文献４技術事項は，「異なるメモリ」に対して分割した「Ｎ個のブロック」が連続して「書き込み」，且つ「読み出し」を行う場合の異なるメモリ間の切り替えに係る期間について何ら言及がなく，当該期間が遅延となり得ることも当然に前提としていないことから，少なくとも，本願発明１の構成に関し，上記（１）のア．における引用発明との〈相違点ｂ〉と共通する，
　
〈相違点４−ｂ〉
　本願発明１は，「前記プリセットされるBlockサイズ」及び「前記プリセットされるデータサブブロックサイズ」における「前記バースト量」について「前記プリセットされるデータサブブロックサイズが決定されるときに，前記データサブブロックに対するアクセス操作の実行期間が異なるBank間での切り替え待ち遅延と等しくなるように設定される」ものであるのに対し，引用文献４技術事項では，「異なるメモリ」に対して分割した「Ｎ個のブロック」が連続して「書き込み」，且つ「読み出し」を行う場合の異なるメモリ間の切り替えに係る期間について言及がなく，本願発明１と同様の構成については特定されていない点
　において相違し，そして，上記（１）のイ．の判断内容も踏まえると，上記相違点４−ｂに係る本願発明１の構成は，引用文献４の他の記載，引用文献１ないし３，５，６にも記載されておらず，また，本願優先日前において周知技術であるともいえない。
　そうすると，引用文献４技術事項に基づいて，上記相違点４−ｂに係る本願発明１の構成とすることは，当業者が容易になし得ることであるとはいえない。
（３）まとめ
　以上から，本願発明１は，その余の相違点を検討するまでもなく，当業者であっても引用文献１ないし６に記載された技術的事項，及び，周知技術に基づいて容易に発明できたものであるとはいえない。
　
２．本願発明２−６について
　本願発明２は，本願発明１を更に限定したものであるので，同様に，当業者であっても引用文献１ないし６に記載された技術的事項，及び，周知技術に基づいて容易に発明できたものであるとはいえない。
　また，本願発明３，５は，本願発明１を別のカテゴリーで表現するものであり，同様に，当業者であっても引用文献１ないし６に記載された技術的事項，及び，周知技術に基づいて容易に発明できたものであるとはいえない。
　また，本願発明４，６は，本願発明３，５をそれぞれ更に限定したものであるので，同様に，当業者であっても引用文献１ないし６に記載された技術的事項，及び，周知技術に基づいて容易に発明できたものであるとはいえない。
　
　　
第７　原査定についての判断
　
１．特許法第２９条第２項について
　平成２９年７月５日付けの補正により，本願発明１−６は，相違点ｂに係る本願発明１の構成を含むことになったことから，当業者であっても，拒絶査定において引用された引用文献１−５に基づいて，容易に発明できたものとはいえない。したがって，原査定の理由を維持することはできない。
　
第８　むすび
　
　以上のとおり，本願発明１−６は，当業者が引用文献１ないし６に記載された技術的事項，及び，周知技術に基づいて容易に発明することができたものではない。
　したがって，原査定の拒絶理由を検討してもその理由によって拒絶すべきものとすることはできない。
　また，他に本願を拒絶すべき理由を発見しない。
　よって，結論のとおり審決する。