(57)【要約】  半導体集積回路(100)は、クロックに同期して動作するＤＤＲ−ＳＤＲＡＭ(110,120)からのリードデータを取り込んで転送するものであって、ＤＤＲ−ＳＤＲＡＭ(110,120)からのリードデータを取り込んで転送するリードバッファ(104,105)と、ＤＤＲ−ＳＤＲＡＭ(110,120)からのデータストローブ信号に基づいて、リードバッファ(104,105)がＤＤＲ−ＳＤＲＡＭ(110,120)からのリードデータを取り込むラッチタイミングを制御するラッチタイミング制御回路(102,103)と、ラッチタイミング制御回路(102,103)のラッチタイミングに基づいて、リードバッファ(104,105)がリードデータを転送するリードタイミングを制御するリードタイミング制御回路(106)とを備えている。
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【特許請求の範囲】
【請求項１】
クロックに同期して動作するＤＤＲ−ＳＤＲＡＭからのリードデータを取り込んで転送する半導体集積回路であって、
前記ＤＤＲ−ＳＤＲＡＭからのリードデータを取り込んで転送するリードバッファと、
前記ＤＤＲ−ＳＤＲＡＭからのデータストローブ信号に基づいて、前記リードバッファが前記ＤＤＲ−ＳＤＲＡＭからのリードデータを取り込むラッチタイミングを制御するラッチタイミング制御回路と、
前記ラッチタイミング制御回路のラッチタイミングに基づいて、前記リードバッファがリードデータを転送するリードタイミングを制御するリードタイミング制御回路とを備えた
ことを特徴とする半導体集積回路。
【請求項２】
前記請求項１記載の半導体集積回路において、
複数の前記ＤＤＲ−ＳＤＲＡＭからのリードデータを取り込んで転送するものであり、
前記ラッチタイミング制御回路および前記リードバッファを、前記複数のＤＤＲ−ＳＤＲＡＭからのデータストローブ信号毎に備え、
前記リードタイミング制御回路は、前記各リードバッファに対して、それぞれ、リードタイミングの制御を行う
ことを特徴とする半導体集積回路。
【請求項３】
前記請求項１記載の半導体集積回路において、
複数の前記ＤＤＲ−ＳＤＲＡＭからのリードデータを取り込んで転送するものであり、
前記ラッチタイミング制御回路および前記リードバッファを、前記ＤＤＲ−ＳＤＲＡＭ毎に備え、
前記リードタイミング制御回路は、前記各リードバッファに対して、それぞれ、リードタイミングの制御を行う
ことを特徴とする半導体集積回路。
【請求項４】
前記請求項３の半導体集積回路において、
同一のクロック系統に接続された前記複数のＤＤＲ−ＳＤＲＡＭからのリードデータを取り込んで転送するものであり、
前記各ＤＤＲ−ＳＤＲＡＭと、当該ＤＤＲ−ＳＤＲＡＭからのデータストローブ信号を伝達するデータストローブ信号線、および当該ＤＤＲ−ＳＤＲＡＭからのリードデータを伝達するデータ信号線によって接続されていることを特徴とする半導体集積回路。
【請求項５】
前記請求項１の半導体集積回路において、
複数のデータストローブ信号を出力する前記ＤＤＲ−ＳＤＲＡＭからのリードデータを取り込んで転送するものであり、
前記ＤＤＲ−ＳＤＲＡＭと、前記各データストローブ信号を伝達するデータストローブ信号線、および各データストローブ信号に対応するリードデータを伝達するデータ信号線によって接続されていることを特徴とする半導体集積回路。
【請求項６】
前記請求項１記載の半導体集積回路において、
前記ラッチタイミング制御回路は、
データストローブ信号のエッジ毎に前記ラッチタイミングを指示するラッチタイミング指示回路と、
前記リードバッファに取り込むリードデータのデータ数をカウントするラッチカウント回路と、
前記ラッチカウント回路のカウント数と所定の基準値とを比較して、前記カウント数が前記所定の基準値に達したとき、ラッチ終了信号を生成する比較回路とを備えた
ことを特徴とする半導体集積回路。
【請求項７】
前記請求項６記載の半導体集積回路において、
前記所定の基準値は、当該半導体集積回路の外部のＣＰＵによって設定される
ことを特徴とする半導体集積回路。
【請求項８】
前記請求項６記載の半導体集積回路において、
前記所定の基準値は、１以上の固定値である
ことを特徴とする半導体集積回路。
【請求項９】
前記請求項６記載の半導体集積回路において、
前記リードタイミング制御回路は、
当該半導体集積回路に備えた全てのラッチタイミング制御回路がラッチ終了信号を出力したことを判定し、この判定の後、当該半導体集積回路に備えたリードバッファからリードデータを転送させる
ことを特徴とする半導体集積回路。
【請求項１０】
前記請求項１記載の半導体集積回路と、
クロックに同期して動作する少なくとも１つのＤＤＲ−ＳＤＲＡＭとを備えた
ことを特徴とするメモリシステム。
【請求項１１】
前記請求項１記載の半導体集積回路と、
クロックに同期して動作する少なくとも１つ以上のＤＤＲ−ＳＤＲＡＭと、
少なくとも１つ以上のレンズと、
少なくとも１つ以上のイメージセンサとを備えた
ことを特徴とする電子撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ダブルデータレート方式のシンクロナスダイナミックランダムアクセスメモリ（ＤＤＲ−ＳＤＲＡＭ）が接続されるメモリコントローラを有する半導体集積回路に関するものである。
【背景技術】
【０００２】
現在、多くのメモリシステムでは、クロックに同期して動作するＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）であるＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ  ＤＲＡＭ）が用いられている。特に、近年では、高速なデータ転送機能を持ったＳＤＲＡＭであるＤＤＲ−ＳＤＲＡＭ（Ｄｏｕｂｌｅ  Ｄａｔｅ  Ｒａｔｅ  ＳＤＲＡＭ）が注目を集めている。ＤＤＲ−ＳＤＲＡＭは、クロックの立ち上がりと立ち下がりの両エッジに同期してデータ転送を行うので、従来のＳＤＲＡＭの２倍の高速データ転送が可能である。【０００３】
ＤＤＲ−ＳＤＲＡＭを備えたメモリシステム内のメモリコントローラは、１バイトのデータ毎に出力されるデータストローブ信号（ＤＱＳ）のタイミングに基づいて、１バイト単位でＤＤＲ−ＳＤＲＡＭからリードデータを取り込む。例えば、３２ビットのシステムバスを用いる場合には、１バイト単位で取り込んだリードデータを４つまとめて、メモリシステムの外部に出力する。【０００４】
ＤＤＲ−ＳＤＲＡＭからリードデータを取り込む際には、ＤＱＳとリードデータとの位相を合わせて正常にリードデータをラッチするために、ＤＱＳがＤＤＲ−ＳＤＲＡＭからメモリコントローラに到達するまでの信号到達時間と、リードデータがＤＤＲ−ＳＤＲＡＭからメモリコントローラに到達するまでの信号到達時間とが同等となるように、データストローブ信号線とデータ信号線とを等長に配線してメモリコントローラとＤＤＲ−ＳＤＲＡＭとを接続する必要があった。【０００５】
従来、前記のような信号到達時間を同等にする技術として、例えば特許文献１に記載されるように、ＤＤＲ−ＳＤＲＡＭと、そのＤＤＲ−ＳＤＲＡＭのコントロールを行う半導体集積回路との間に遅延回路を設けて、メモリシステムの外部に設けたＣＰＵからのアクセスによって、クロックの遅延時間及びＤＱＳの遅延時間を調整する技術が知られている。【０００６】
以下に、このような従来のメモリシステムにおける信号到達時間の調整に関する従来技術を説明する。【０００７】
図６は、従来のメモリシステムの要部構成のブロック図である。同図において、従来のメモリシステムは、ＤＤＲ−ＳＤＲＡＭのコントロールを行う半導体集積回路１と、クロック発生回路２と、２つのＤＤＲ−ＳＤＲＡＭ３、４と、信号を遅延させる遅延回路５、６、７、８とを備える。上記のメモリシステムでは、その外部に備えたＣＰＵからのアクセスによって、ＤＤＲ−ＳＤＲＡＭ３、４に供給されるクロックの遅延時間及び、前記半導体集積回路１と前記ＤＤＲ−ＳＤＲＡＭ３、４との間を伝播するデータストローブ信号ＤＱＳ［０］、ＤＱＳ［１］の遅延時間を調整する。前記遅延回路６、８を用いて、データストローブ信号ＤＱＳ［０］、ＤＱＳ［１］とリードデータＤＱ［７：０］、ＤＱ［１５：８］との間の遅延時間を調整することで、前記ＤＤＲ−ＳＤＲＡＭ３、４から前記半導体集積回路１に供給されるデータストローブ信号ＤＱＳ［０］、ＤＱＳ［１］とリードデータＤＱ［７：０］、ＤＱ［１５：８］との位相を合わせて、円滑にリードデータＤＱ［７：０］、ＤＱ［１５：８］を取り込む。
【特許文献１】特開平１１−２５０２９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、前記従来のメモリシステムでは、半導体集積回路１の外部に遅延回路５〜８を設けるので、メモリシステムの設計が複雑になる。また、前記遅延回路５〜８における遅延時間を予め設定する必要があるので、当該メモリシステムの動作中の電圧変動や温度変化による遅延に対処するために遅延時間にマージンを持たせる必要がある。【０００９】
本発明は、前記の課題に着目してなされたものであり、その目的はＤＤＲ−ＳＤＲＡＭからの高速なリードデータの取り込みが可能な半導体集積回路を単純な構成で実現することにある。
【課題を解決するための手段】
【００１０】
本発明の第１の実施態様は、クロックに同期して動作するＤＤＲ−ＳＤＲＡＭからのリードデータを取り込んで転送する半導体集積回路であって、前記ＤＤＲ−ＳＤＲＡＭからのリードデータを取り込んで転送するリードバッファと、前記ＤＤＲ−ＳＤＲＡＭからのデータストローブ信号に基づいて、前記リードバッファが前記ＤＤＲ−ＳＤＲＡＭからのリードデータを取り込むラッチタイミングを制御するラッチタイミング制御回路と、前記ラッチタイミング制御回路のラッチタイミングに基づいて、前記リードバッファがリードデータを転送するリードタイミングを制御するリードタイミング制御回路とを備えたことを特徴とする。【００１１】
これにより、ＤＤＲ−ＳＤＲＡＭからのデータストローブ信号が半導体集積回路内のラッチタイミング制御回路に供給され、そのラッチタイミング制御回路によって、リードバッファがリードデータを取り込んでラッチするラッチタイミングが制御されるので、半導体集積回路の外部に遅延回路を設けることが不要となる。【００１２】
また、ラッチタイミング制御回路がラッチタイミングを制御するので、半導体集積回路に、その動作中における電圧変動や温度変化による遅延に対処するための遅延時間のマージンを持たせることが不要となる。
【発明の効果】
【００１３】
本発明によれば、半導体集積回路の外部に遅延回路を設ける必要がないので、メモリシステムの基盤実装がより従来よりも単純になると共に、リードデータをリードバッファに取り込んでラッチするラッチタイミングが制御されるので、半導体集積回路の動作中に電圧変動や温度変化が発生した場合であっても円滑に且つ誤りなく確実にリードデータを取り込むことが可能である。
【図面の簡単な説明】
【００１４】
【図１】図１は、本発明の実施形態１のメモリシステムの要部構成を示すブロック図である。
【図２】図２は、同半導体集積回路１００におけるラッチタイミング制御回路１０２の全体構成を示すブロック図である。
【図３】図３は、同半導体集積回路１００におけるリードタイミングを示す模式図である。
【図４】図４は、本発明の実施形態２のメモリシステムの要部構成を示すブロック図である。
【図５】図５は、本発明の実施形態３の電子撮像装置３００の要部構成を示すブロック図である。
【図６】従来のメモリシステムの要部構成を示すブロック図である。
【符号の説明】
【００１５】
１００                    半導体集積回路
１０１                    クロック発生回路
１０２、１０３            ラッチタイミング制御回路
１０４、１０５            リードバッファ
１０６                    リードタイミング制御回路
１１０、１２０、２１０    ＤＤＲ−ＳＤＲＡＭ
１１１、１２１            データストローブ信号線
１１２、１２２            データ信号線
２０１                    ラッチタイミング指示回路
２０２                    ラッチカウント回路
２０３                    比較回路
２１１、２１３            データストローブ信号線
２１２、２１４            データ信号線
３００                    電子撮像装置
３０１                    半導体集積回路
３０２                    レンズ
３０３                    イメージセンサ
３０４                    ＴＧ
３０５                    ＣＤＳ・ＡＧＣ
３０６                    ＡＤＣ
３０７                    表示装置
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施形態の半導体集積回路及びメモリシステムを図面に基づいて説明する。なお、以下の各実施形態において、他の実施形態と同様の機能を有する構成要素については同一の符号を付して説明を省略する。【００１７】
《実施形態１》
図１は、本発明の実施形態１のメモリシステムにおける要部構成のブロック図である。【００１８】
同図では、半導体集積回路１００及び２つのＤＤＲ−ＳＤＲＡＭ１１０、１２０によってメモリシステムが構成される。前記半導体集積回路１００は、クロック発生回路１０１によって生成されたクロックに同期して動作する２つのＤＤＲ−ＳＤＲＡＭ１１０、１２０からのリードデータＤＱ［７：０］、ＤＱ［１５：８］を取り込んで転送する。ＤＤＲ−ＳＤＲＡＭ１１０、１２０は、互いに同一のクロック系統に接続されている。このクロック系統は、クロック発生回路１０１によって発生されるクロックの系統である。【００１９】
前記半導体集積回路１００は、その内部に、ラッチタイミング制御回路１０２、１０３、リードバッファ１０４、１０５、およびリードタイミング制御回路１０６を備える。【００２０】
また、前記半導体集積回路１００は、ＤＤＲ−ＳＤＲＡＭ１１０からのデータストローブ信号ＤＱＳ［０］を伝達するデータストローブ信号線１１１、およびＤＤＲ−ＳＤＲＡＭ１１０からのリードデータＤＱ［７：０］を伝達するデータ信号線１１２によってＤＤＲ−ＳＤＲＡＭ１１０と接続されている。また、前記半導体集積回路１００は、ＤＤＲ−ＳＤＲＡＭ１２０からのデータストローブ信号ＤＱＳ［１］を伝達するデータストローブ信号線１２１、およびＤＤＲ−ＳＤＲＡＭ１２０からのリードデータＤＱ［１５：８］を伝達するデータ信号線１２２によってＤＤＲ−ＳＤＲＡＭ１２０と接続されている。【００２１】
リードバッファ１０４は、前記ＤＤＲ−ＳＤＲＡＭ１１０からのリードデータＤＱ［７：０］を取り込んで転送する。リードバッファ１０５は、前記ＤＤＲ−ＳＤＲＡＭ１２０からのリードデータＤＱ［１５：８］を取り込んで転送する。【００２２】
ラッチタイミング制御回路１０２は、１つのＤＤＲ−ＳＤＲＡＭ１１０からのデータストローブ信号ＤＱＳ［０］に基づいて、前記リードバッファ１０４が前記ＤＤＲ−ＳＤＲＡＭ１１０からのリードデータＤＱ［７：０］を取り込むラッチタイミングＬＴＩ１を制御する。リードバッファ１０４は、前記ラッチタイミング制御回路１０２のラッチタイミングＬＴＩ１に基づいて、前記ＤＤＲ−ＳＤＲＡＭ１１０からのリードデータＤＱ［７：０］を取り込む。【００２３】
また、ラッチタイミング制御回路１０３は、他の１つのＤＤＲ−ＳＤＲＡＭ１２０からのデータストローブ信号ＤＱＳ［１］に基づいて、前記リードバッファ１０５が前記ＤＤＲ−ＳＤＲＡＭ１２０からのリードデータＤＱ［１５：８］を取り込むラッチタイミングＬＴＩ２を制御する。リードバッファ１０５は、前記ラッチタイミング制御回路１０３のラッチタイミングＬＴＩ２に基づいて、前記ＤＤＲ−ＳＤＲＡＭ１２０からのリードデータＤＱ［１５：８］を取り込む。【００２４】
リードタイミング制御回路１０６は、前記ラッチタイミング制御回路１０２、１０３からのラッチタイミングＬＴＩ１、ＬＴＩ２に基づいて生成されるラッチ終了信号ＬＥＳ１、ＬＥＳ２によって、前記リードバッファ１０４、１０５がリードデータＤＩ［７：０］、ＤＩ［１５：８］を転送するリードタイミングＲＴＩを制御する。つまり、リードタイミング制御回路１０６は、各リードバッファ１０４、１０５に対して、それぞれ、リードタイミングを制御する。ここで、前記リードデータＤＱ［７：０］と前記リードデータＤＩ［７：０］とは同一のデータであり、前記リードデータＤＱ［１５：８］と前記リードデータＤＩ［１５：８］とは同一のデータである。【００２５】
前記半導体集積回路１００は、データストローブ信号ＤＱＳ［０］、ＤＱＳ［１］毎、すなわち本実施形態では、ＤＤＲ−ＳＤＲＡＭ１１０、１２０毎に、ラッチタイミング制御回路１０２、１０３とリードバッファ１０４、１０５とを備えている。つまり、半導体集積回路１００は、データストローブ信号ＤＱＳ［０］に対応して、ラッチタイミング制御回路１０２とリードバッファ１０４とを備え、データストローブ信号ＤＱＳ［１］に対応して、ラッチタイミング制御回路１０３とリードバッファ１０５とを備えている。言い換えると、半導体集積回路１００は、ＤＤＲ−ＳＤＲＡＭ１１０に対応して、ラッチタイミング制御回路１０２とリードバッファ１０４とを備え、ＤＤＲ−ＳＤＲＡＭ１２０に対応して、ラッチタイミング制御回路１０３とリードバッファ１０５とを備えている。【００２６】
前記リードバッファ１０４、１０５は、前記リードタイミング制御回路１０６からのリードタイミングＲＴＩに基づいて、リードデータＤＩ［７：０］、ＤＩ［１５：８］を転送する。【００２７】
前記リードタイミング制御回路１０６は、その内部にリードタイミング指示回路（図示せず）を有し、前記リードタイミング指示回路によって、当該半導体集積回路１００に備えた全てのラッチタイミング制御回路１０２、１０３がラッチ終了信号ＬＥＳ１、ＬＥＳ２を出力したことを判定し、この判定の後に、当該半導体集積回路１００に備えたリードバッファ１０４、１０５からリードデータＤＩ［７：０］、ＤＩ［１５：８］を転送させる。【００２８】
図２は、ラッチタイミング制御回路１０２の全体構成のブロック図である。【００２９】
同図において、ラッチタイミング制御回路１０２は、データストローブ信号ＤＱＳ［０］のエッジ毎にラッチタイミングＬＴＩ１を指示するラッチタイミング指示回路２０１と、図１のリードバッファ１０４に取り込むリードデータＤＱ［７：０］のデータ数をカウントするラッチカウント回路２０２と、前記ラッチカウント回路２０２のカウント数と所定の基準値とを比較して、前記カウント数が前記所定の基準値に達したとき、ラッチ終了信号ＬＥＳ１を生成する比較回路２０３とを備える。前記比較回路の所定の基準値は、「１」値以上の固定値であり、例えば「２」値である。【００３０】
また、ラッチタイミング制御回路１０３の内部にも、上記のように、ラッチタイミング指示回路、ラッチカウント回路、及び比較回路が設けられる。【００３１】
図３は、本実施形態の半導体集積回路１００におけるラッチタイミングを示す模式図である。【００３２】
同図に示すように、本実施形態のラッチタイミング制御回路１０２、１０３に設けられたラッチタイミング指示回路２０１は、各々に入力されるデータストローブ信号ＤＱＳ［０］、ＤＱＳ［１］のエッジ毎にラッチタイミングＬＴＩ１、ＬＴＩ２を指示する。リードバッファ１０４は、前記ラッチタイミング制御回路１０２からのラッチタイミングＬＴＩ１に基づいて、リードデータＤＱ［７：０］を１バイト（Ａ１、Ａ２、Ａ３、Ａ４）毎に取り込み、リードバッファ１０５は、前記ラッチタイミング制御回路１０３からのラッチタイミングＬＴＩ２に基づいて、リードデータＤＱ［１５：８］を１バイト（Ｂ１、Ｂ２、Ｂ３、Ｂ４）毎に取り込む。この際、各々のデータストローブ信号ＤＱＳ［０］、ＤＱＳ［１］のエッジ毎に前記ラッチタイミングＬＴＩ１、ＬＴＩ２を指示するので、データストローブ信号ＤＱＳ［０］、ＤＱＳ［１］のエッジ毎にデータバッファの状態を監視して、各々のリードデータＡ１〜Ａ４、Ｂ１〜Ｂ４の１バイトがすべてそろった時点でリードバッファ１０４、１０５に前記各々のリードデータＡ１〜Ａ４、Ｂ１〜Ｂ４を取り込む。【００３３】
以上のように、本実施形態では、半導体集積回路１００の外部に遅延回路を設ける必要がないので、メモリシステムの基盤実装がより従来よりも単純になると共に、リードデータＤＱ［７：０］、ＤＱ［１５：８］をリードバッファ１０４、１０５に取り込んでラッチするラッチタイミングＬＴ１、ＬＴ２を制御するので円滑にリードデータＤＱ［７：０］、ＤＱ［１５：８］を取り込むことが可能である。【００３４】
また、ラッチタイミング指示回路２０１が、各ＤＱＳのエッジ毎にラッチタイミングを指示し、各々のリードデータＡ１〜Ａ４、Ｂ１〜Ｂ４を構成する１バイトのデータがすべてそろった時点でリードバッファ１０４、１０５が取り込みを行うので、メモリアクセス速度の向上を実現することが可能となると共に、同一のクロック系統で複数のＤＤＲ−ＳＤＲＡＭを駆動することが可能となる。【００３５】
尚、図１では、２つのＤＤＲ−ＳＤＲＡＭを備えたメモリシステムを示したが、本実施形態のメモリシステムは、３個以上のＤＤＲ−ＳＤＲＡＭが半導体集積回路１００に接続される構成によって実現されてもよい。その場合には、各ＤＤＲ−ＳＤＲＡＭのデータストローブ信号のエッジ毎にリードデータのデータバッファの状態を監視して、リードバッファへの取り込みを開始することが可能である。【００３６】
また、半導体集積回路１００とＤＤＲ−ＳＤＲＡＭ１１０、１２０間の配線については、データストローブ信号線のみを等長配線とすればよく、データ信号線等、その他の配線については、等長配線を考慮する必要がないので、実装における制約事項が減り、従来よりも容易に実装することが可能である。【００３７】
また、本実施形態において半導体集積回路１００に接続されるＤＤＲ−ＳＤＲＡＭは１つであってもよい。【００３８】
さらに、前記比較回路２０３の所定の基準値を「２」値と設定したが、図１の半導体集積回路１００の外部のＣＰＵ（図示せず）によって設定可能な構成にして、プログラムの実行時に遅延時間を調整してもよい。【００３９】
《実施形態２》
図４は、本発明の実施形態２のメモリシステムにおける要部構成のブロック図である。【００４０】
同図に示すように、本実施形態のメモリシステムは、２つのＤＤＲ−ＳＤＲＡＭ１１０、１２０に代えて、１つのＤＤＲ−ＳＤＲＡＭ２１０が接続される点において、実施形態１のメモリシステムと異なっている。また、ＤＤＲ−ＳＤＲＡＭ２１０は、複数のデータストローブ信号線を介して半導体集積回路１００に接続される。【００４１】
ＤＤＲ−ＳＤＲＡＭ２１０は、２つのデータストローブ信号ＤＱＳ［０］、ＤＱＳ［１］を出力する。半導体集積回路１００は、ＤＤＲ−ＳＤＲＡＭ２１０からのリードデータＤＱ［７：０］、ＤＱ［１５：８］を取り込んで転送する。リードデータＤＱ［７：０］、ＤＱ［１５：８］は、クロック発生回路１０１によって生成されたクロックに同期した信号である。【００４２】
半導体集積回路１００は、データストローブ信号ＤＱＳ［０］を伝達するデータストローブ信号線２１１、データストローブ信号ＤＱＳ［０］に対応するリードデータＤＱ［７：０］を伝達するデータ信号線２１２、データストローブ信号ＤＱＳ［１］を伝達するデータストローブ信号線２１３、およびデータストローブ信号ＤＱＳ［１］に対応するリードデータＤＱ［１５：８］を伝達するデータ信号線２１４によって、ＤＤＲ−ＳＤＲＡＭ２１０と接続されている。【００４３】
半導体集積回路１００は、１つのＤＤＲ−ＳＤＲＡＭ２１０からのデータストローブ信号ＤＱＳ［０］、ＤＱＳ［１］毎に、ラッチタイミング制御回路１０２、１０３とリードバッファ１０４、１０５とを備えている。つまり、半導体集積回路１００は、データストローブ信号ＤＱＳ［０］に対応して、ラッチタイミング制御回路１０２とリードバッファ１０４とを備え、データストローブ信号ＤＱＳ［１］に対応して、ラッチタイミング制御回路１０３とリードバッファ１０５とを備えている。【００４４】
尚、図４では、複数のデータストローブ信号を有するＤＤＲ−ＳＤＲＡＭを１つ備えたメモリシステムを示したが、本実施形態のメモリシステムは、複数のデータストローブ信号を有する複数のＤＤＲ−ＳＤＲＡＭが半導体集積回路１００に接続される構成で実現されてもよい。その場合には、各ＤＤＲ−ＳＤＲＡＭの各データストローブ信号のエッジ毎にリードデータのデータバッファの状態を監視して、リードバッファへの取り込みを開始することが可能である。【００４５】
また、半導体集積回路１００とＤＤＲ−ＳＤＲＡＭ２１０間の配線については、データストローブ信号線のみを等長配線とすればよく、データ信号線等、その他の配線については、等長配線を考慮する必要がないので、実装における制約事項が減り、従来よりも容易に実装することが可能である。【００４６】
《実施形態３》
本発明の実施形態３の電子撮像装置３００は、半導体集積回路３０１、クロックに同期して動作するＤＤＲ−ＳＤＲＡＭ２１０、レンズ３０２、イメージセンサ３０３、ＴＧ（Timing Generator）３０４、ＣＤＳ・ＡＧＣ（Correlated Double Sampling、Automatic Gain Control）３０５、ＡＤＣ（Analog to Digital Converter）３０６、および表示装置３０７を備えている。また、半導体集積回路３０１は、半導体集積回路１００を含んでおり、ＤＳＰ（Digital Signal Processor）３０１ａ、およびＣＰＵ（Central Processing Unit)３０１ｂを搭載している。【００４７】
なお、電子撮像装置３００が、ＤＤＲ−ＳＤＲＡＭ２１０に代えて、ＤＤＲ−ＳＤＲＡＭ１１０およびＤＤＲ−ＳＤＲＡＭ１２０を備えるようにしてもよい。また、ＤＤＲ−ＳＤＲＡＭ１１０、１２０のように１つのデータストローブ信号を出力するＤＤＲ−ＳＤＲＡＭを３つ以上備えてもよいし、１つのデータストローブ信号を出力するＤＤＲ−ＳＤＲＡＭと２つ以上のデータストローブ信号を出力するＤＤＲ−ＳＤＲＡＭとを両方備えてもよい。【００４８】
また、電子撮像装置３００が、レンズ３０２、およびイメージセンサ３０３をそれぞれ複数備えるようにしてもよい。
【産業上の利用可能性】
【００４９】
以上説明したように、本発明は、半導体集積回路の外部に遅延回路を設けることなく、ＤＤＲ−ＳＤＲＡＭからの高速なリードデータの確実な取り込みを単純な構成で実現するので、特に、クロックに同期して動作するＤＤＲ−ＳＤＲＡＭからのリードデータを取り込んで転送する半導体集積回路等として有用である。
【図１】
2008023793.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
2008023793.tif 000007
【図６】
2008023793.tif 000008
【手続補正書】
【提出日】平成20年1月8日(2008.1.8)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
クロックに同期して動作するＤＤＲ−ＳＤＲＡＭからのリードデータを取り込んで転送する半導体集積回路であって、
前記ＤＤＲ−ＳＤＲＡＭからのデータストローブ信号毎に設けられ、前記ＤＤＲ−ＳＤＲＡＭからのリードデータを取り込んで転送するリードバッファと、
前記ＤＤＲ−ＳＤＲＡＭからのデータストローブ信号毎に設けられ、前記ＤＤＲ−ＳＤＲＡＭからのデータストローブ信号に基づいて、前記リードバッファが前記ＤＤＲ−ＳＤＲＡＭからのリードデータを取り込むラッチタイミングを制御するラッチタイミング制御回路と、
前記ラッチタイミング制御回路のラッチタイミングに基づいて、前記リードバッファがリードデータを転送するリードタイミングを制御するリードタイミング制御回路とを備えた
ことを特徴とする半導体集積回路。
【請求項２】
前記請求項１記載の半導体集積回路において、
複数の前記ＤＤＲ−ＳＤＲＡＭからのリードデータを取り込んで転送するものであり、
前記ラッチタイミング制御回路および前記リードバッファを、前記複数のＤＤＲ−ＳＤＲＡＭからのデータストローブ信号毎に備え、
前記リードタイミング制御回路は、前記複数のリードバッファに対して、それぞれ、リードタイミングの制御を行う
ことを特徴とする半導体集積回路。
【請求項３】
（削除）
【請求項４】
前記請求項２の半導体集積回路において、
同一のクロック系統に接続された前記複数のＤＤＲ−ＳＤＲＡＭからのリードデータを取り込んで転送するものであり、
前記各ＤＤＲ−ＳＤＲＡＭと、当該ＤＤＲ−ＳＤＲＡＭからのデータストローブ信号を伝達するデータストローブ信号線、および当該ＤＤＲ−ＳＤＲＡＭからのリードデータを伝達するデータ信号線によって接続されていることを特徴とする半導体集積回路。
【請求項５】
前記請求項１の半導体集積回路において、
複数のデータストローブ信号を出力する前記ＤＤＲ−ＳＤＲＡＭからのリードデータを取り込んで転送するものであり、
前記ＤＤＲ−ＳＤＲＡＭと、前記各データストローブ信号を伝達するデータストローブ信号線、および各データストローブ信号に対応するリードデータを伝達するデータ信号線によって接続されていることを特徴とする半導体集積回路。
【請求項６】
前記請求項１記載の半導体集積回路において、
前記ラッチタイミング制御回路は、
データストローブ信号のエッジ毎に前記ラッチタイミングを指示するラッチタイミング指示回路と、
前記リードバッファに取り込むリードデータのデータ数をカウントするラッチカウント回路と、
前記ラッチカウント回路のカウント数と所定の基準値とを比較して、前記カウント数が前記所定の基準値に達したとき、ラッチ終了信号を生成する比較回路とを備えた
ことを特徴とする半導体集積回路。
【請求項７】
前記請求項６記載の半導体集積回路において、
前記所定の基準値は、当該半導体集積回路の外部のＣＰＵによって設定される
ことを特徴とする半導体集積回路。
【請求項８】
前記請求項６記載の半導体集積回路において、
前記所定の基準値は、１以上の固定値である
ことを特徴とする半導体集積回路。
【請求項９】
前記請求項６記載の半導体集積回路において、
前記リードタイミング制御回路は、
当該半導体集積回路に備えた全てのラッチタイミング制御回路がラッチ終了信号を出力したことを判定し、この判定の後、当該半導体集積回路に備えたリードバッファからリードデータを転送させる
ことを特徴とする半導体集積回路。
【請求項１０】
前記請求項１記載の半導体集積回路と、
クロックに同期して動作する少なくとも１つのＤＤＲ−ＳＤＲＡＭとを備えた
ことを特徴とするメモリシステム。
【請求項１１】
前記請求項１記載の半導体集積回路と、
クロックに同期して動作する少なくとも１つ以上のＤＤＲ−ＳＤＲＡＭと、
少なくとも１つ以上のレンズと、
少なくとも１つ以上のイメージセンサとを備えた
ことを特徴とする電子撮像装置。
【請求項１２】
クロックに同期して動作するＤＤＲ−ＳＤＲＡＭからのリードデータを取り込んで転送する半導体集積回路であって、
前記ＤＤＲ−ＳＤＲＡＭ毎に設けられ、前記ＤＤＲ−ＳＤＲＡＭからのリードデータを取り込んで転送するリードバッファと、
前記ＤＤＲ−ＳＤＲＡＭ毎に設けられ、前記ＤＤＲ−ＳＤＲＡＭからのデータストローブ信号に基づいて、前記リードバッファが前記ＤＤＲ−ＳＤＲＡＭからのリードデータを取り込むラッチタイミングを制御するラッチタイミング制御回路と、
前記ラッチタイミング制御回路のラッチタイミングに基づいて、前記リードバッファがリードデータを転送するリードタイミングを制御するリードタイミング制御回路とを備えた
ことを特徴とする半導体集積回路。
【請求項１３】
前記請求項１２記載の半導体集積回路において、
複数の前記ＤＤＲ−ＳＤＲＡＭからのリードデータを取り込んで転送するものであり、
前記ラッチタイミング制御回路および前記リードバッファを、前記ＤＤＲ−ＳＤＲＡＭ毎に備え、
前記リードタイミング制御回路は、前記複数のリードバッファに対して、それぞれ、リードタイミングの制御を行う
ことを特徴とする半導体集積回路。
【請求項１４】
前記請求項１３の半導体集積回路において、
同一のクロック系統に接続された前記複数のＤＤＲ−ＳＤＲＡＭからのリードデータを取り込んで転送するものであり、
前記各ＤＤＲ−ＳＤＲＡＭと、当該ＤＤＲ−ＳＤＲＡＭからのデータストローブ信号を伝達するデータストローブ信号線、および当該ＤＤＲ−ＳＤＲＡＭからのリードデータを伝達するデータ信号線によって接続されていることを特徴とする半導体集積回路。
【請求項１５】
前記請求項１２記載の半導体集積回路において、
前記ラッチタイミング制御回路は、
データストローブ信号のエッジ毎に前記ラッチタイミングを指示するラッチタイミング指示回路と、
前記リードバッファに取り込むリードデータのデータ数をカウントするラッチカウント回路と、
前記ラッチカウント回路のカウント数と所定の基準値とを比較して、前記カウント数が前記所定の基準値に達したとき、ラッチ終了信号を生成する比較回路とを備えた
ことを特徴とする半導体集積回路。
【請求項１６】
前記請求項１５記載の半導体集積回路において、
前記所定の基準値は、当該半導体集積回路の外部のＣＰＵによって設定される
ことを特徴とする半導体集積回路。
【請求項１７】
前記請求項１５記載の半導体集積回路において、
前記所定の基準値は、１以上の固定値である
ことを特徴とする半導体集積回路。
【請求項１８】
前記請求項１５記載の半導体集積回路において、
前記リードタイミング制御回路は、
当該半導体集積回路に備えた全てのラッチタイミング制御回路がラッチ終了信号を出力したことを判定し、この判定の後、当該半導体集積回路に備えたリードバッファからリードデータを転送させる
ことを特徴とする半導体集積回路。
【請求項１９】
前記請求項１２記載の半導体集積回路と、
クロックに同期して動作する少なくとも１つのＤＤＲ−ＳＤＲＡＭとを備えた
ことを特徴とするメモリシステム。
【請求項２０】
前記請求項１２記載の半導体集積回路と、
クロックに同期して動作する少なくとも１つ以上のＤＤＲ−ＳＤＲＡＭと、
少なくとも１つ以上のレンズと、
少なくとも１つ以上のイメージセンサとを備えた
ことを特徴とする電子撮像装置。
【手続補正書】
【提出日】平成20年10月15日(2008.10.15)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
クロックに同期して動作するＤＤＲ−ＳＤＲＡＭからのリードデータを取り込んで転送する半導体集積回路であって、
前記ＤＤＲ−ＳＤＲＡＭからのデータストローブ信号毎に設けられ、前記ＤＤＲ−ＳＤＲＡＭからのリードデータを取り込んで転送するリードバッファと、
前記ＤＤＲ−ＳＤＲＡＭからのデータストローブ信号毎に設けられ、前記ＤＤＲ−ＳＤＲＡＭからのデータストローブ信号に基づいて、前記リードバッファが前記ＤＤＲ−ＳＤＲＡＭからのリードデータを取り込むラッチタイミングを制御するラッチタイミング制御回路と、
前記ラッチタイミング制御回路のラッチタイミングに基づいて、前記リードバッファがリードデータを転送するリードタイミングを制御するリードタイミング制御回路とを備えた
ことを特徴とする半導体集積回路。
【請求項２】
前記請求項１記載の半導体集積回路において、
複数の前記ＤＤＲ−ＳＤＲＡＭからのリードデータを取り込んで転送するものであり、
前記ラッチタイミング制御回路および前記リードバッファを、前記複数のＤＤＲ−ＳＤＲＡＭからのデータストローブ信号毎に備え、
前記リードタイミング制御回路は、前記複数のリードバッファに対して、それぞれ、リードタイミングの制御を行う
ことを特徴とする半導体集積回路。
【請求項３】
前記請求項２の半導体集積回路において、
同一のクロック系統に接続された前記複数のＤＤＲ−ＳＤＲＡＭからのリードデータを取り込んで転送するものであり、
前記各ＤＤＲ−ＳＤＲＡＭと、当該ＤＤＲ−ＳＤＲＡＭからのデータストローブ信号を伝達するデータストローブ信号線、および当該ＤＤＲ−ＳＤＲＡＭからのリードデータを伝達するデータ信号線によって接続されていることを特徴とする半導体集積回路。
【請求項４】
前記請求項１の半導体集積回路において、
複数のデータストローブ信号を出力する前記ＤＤＲ−ＳＤＲＡＭからのリードデータを取り込んで転送するものであり、
前記ＤＤＲ−ＳＤＲＡＭと、前記各データストローブ信号を伝達するデータストローブ信号線、および各データストローブ信号に対応するリードデータを伝達するデータ信号線によって接続されていることを特徴とする半導体集積回路。
【請求項５】
前記請求項１記載の半導体集積回路において、
前記ラッチタイミング制御回路は、
データストローブ信号のエッジ毎に前記ラッチタイミングを指示するラッチタイミング指示回路と、
前記リードバッファに取り込むリードデータのデータ数をカウントするラッチカウント回路と、
前記ラッチカウント回路のカウント数と所定の基準値とを比較して、前記カウント数が前記所定の基準値に達したとき、ラッチ終了信号を生成する比較回路とを備えた
ことを特徴とする半導体集積回路。
【請求項６】
前記請求項５記載の半導体集積回路において、
前記所定の基準値は、当該半導体集積回路の外部のＣＰＵによって設定される
ことを特徴とする半導体集積回路。
【請求項７】
前記請求項５記載の半導体集積回路において、
前記所定の基準値は、１以上の固定値である
ことを特徴とする半導体集積回路。
【請求項８】
前記請求項５記載の半導体集積回路において、
前記リードタイミング制御回路は、
当該半導体集積回路に備えた全てのラッチタイミング制御回路がラッチ終了信号を出力したことを判定し、この判定の後、当該半導体集積回路に備えたリードバッファからリードデータを転送させる
ことを特徴とする半導体集積回路。
【請求項９】
前記請求項１記載の半導体集積回路と、
クロックに同期して動作する少なくとも１つのＤＤＲ−ＳＤＲＡＭとを備えた
ことを特徴とするメモリシステム。
【請求項１０】
前記請求項１記載の半導体集積回路と、
クロックに同期して動作する少なくとも１つ以上のＤＤＲ−ＳＤＲＡＭと、
少なくとも１つ以上のレンズと、
少なくとも１つ以上のイメージセンサとを備えた
ことを特徴とする電子撮像装置。
【請求項１１】
クロックに同期して動作するＤＤＲ−ＳＤＲＡＭからのリードデータを取り込んで転送する半導体集積回路であって、
前記ＤＤＲ−ＳＤＲＡＭ毎に設けられ、前記ＤＤＲ−ＳＤＲＡＭからのリードデータを取り込んで転送するリードバッファと、
前記ＤＤＲ−ＳＤＲＡＭ毎に設けられ、前記ＤＤＲ−ＳＤＲＡＭからのデータストローブ信号に基づいて、前記リードバッファが前記ＤＤＲ−ＳＤＲＡＭからのリードデータを取り込むラッチタイミングを制御するラッチタイミング制御回路と、
前記ラッチタイミング制御回路のラッチタイミングに基づいて、前記リードバッファがリードデータを転送するリードタイミングを制御するリードタイミング制御回路とを備えた
ことを特徴とする半導体集積回路。
【請求項１２】
前記請求項１１記載の半導体集積回路において、
複数の前記ＤＤＲ−ＳＤＲＡＭからのリードデータを取り込んで転送するものであり、
前記ラッチタイミング制御回路および前記リードバッファを、前記ＤＤＲ−ＳＤＲＡＭ毎に備え、
前記リードタイミング制御回路は、前記複数のリードバッファに対して、それぞれ、リードタイミングの制御を行う
ことを特徴とする半導体集積回路。
【請求項１３】
前記請求項１２の半導体集積回路において、
同一のクロック系統に接続された前記複数のＤＤＲ−ＳＤＲＡＭからのリードデータを取り込んで転送するものであり、
前記各ＤＤＲ−ＳＤＲＡＭと、当該ＤＤＲ−ＳＤＲＡＭからのデータストローブ信号を伝達するデータストローブ信号線、および当該ＤＤＲ−ＳＤＲＡＭからのリードデータを伝達するデータ信号線によって接続されていることを特徴とする半導体集積回路。
【請求項１４】
前記請求項１１記載の半導体集積回路において、
前記ラッチタイミング制御回路は、
データストローブ信号のエッジ毎に前記ラッチタイミングを指示するラッチタイミング指示回路と、
前記リードバッファに取り込むリードデータのデータ数をカウントするラッチカウント回路と、
前記ラッチカウント回路のカウント数と所定の基準値とを比較して、前記カウント数が前記所定の基準値に達したとき、ラッチ終了信号を生成する比較回路とを備えた
ことを特徴とする半導体集積回路。
【請求項１５】
前記請求項１４記載の半導体集積回路において、
前記所定の基準値は、当該半導体集積回路の外部のＣＰＵによって設定される
ことを特徴とする半導体集積回路。
【請求項１６】
前記請求項１４記載の半導体集積回路において、
前記所定の基準値は、１以上の固定値である
ことを特徴とする半導体集積回路。
【請求項１７】
前記請求項１４記載の半導体集積回路において、
前記リードタイミング制御回路は、
当該半導体集積回路に備えた全てのラッチタイミング制御回路がラッチ終了信号を出力したことを判定し、この判定の後、当該半導体集積回路に備えたリードバッファからリードデータを転送させる
ことを特徴とする半導体集積回路。
【請求項１８】
前記請求項１１記載の半導体集積回路と、
クロックに同期して動作する少なくとも１つのＤＤＲ−ＳＤＲＡＭとを備えた
ことを特徴とするメモリシステム。
【請求項１９】
前記請求項１１記載の半導体集積回路と、
クロックに同期して動作する少なくとも１つ以上のＤＤＲ−ＳＤＲＡＭと、
少なくとも１つ以上のレンズと、
少なくとも１つ以上のイメージセンサとを備えた
ことを特徴とする電子撮像装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ダブルデータレート方式のシンクロナスダイナミックランダムアクセスメモリ（ＤＤＲ−ＳＤＲＡＭ）が接続されるメモリコントローラを有する半導体集積回路に関するものである。
【背景技術】
【０００２】
現在、多くのメモリシステムでは、クロックに同期して動作するＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）であるＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ  ＤＲＡＭ）が用いられている。特に、近年では、高速なデータ転送機能を持ったＳＤＲＡＭであるＤＤＲ−ＳＤＲＡＭ（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ  ＳＤＲＡＭ）が注目を集めている。ＤＤＲ−ＳＤＲＡＭは、クロックの立ち上がりと立ち下がりの両エッジに同期してデータ転送を行うので、従来のＳＤＲＡＭの２倍の高速データ転送が可能である。
【０００３】
ＤＤＲ−ＳＤＲＡＭを備えたメモリシステム内のメモリコントローラは、１バイトのデータ毎に出力されるデータストローブ信号（ＤＱＳ）のタイミングに基づいて、１バイト単位でＤＤＲ−ＳＤＲＡＭからリードデータを取り込む。例えば、３２ビットのシステムバスを用いる場合には、１バイト単位で取り込んだリードデータを４つまとめて、メモリシステムの外部に出力する。
【０００４】
ＤＤＲ−ＳＤＲＡＭからリードデータを取り込む際には、ＤＱＳとリードデータとの位相を合わせて正常にリードデータをラッチするために、ＤＱＳがＤＤＲ−ＳＤＲＡＭからメモリコントローラに到達するまでの信号到達時間と、リードデータがＤＤＲ−ＳＤＲＡＭからメモリコントローラに到達するまでの信号到達時間とが同等となるように、データストローブ信号線とデータ信号線とを等長に配線してメモリコントローラとＤＤＲ−ＳＤＲＡＭとを接続する必要があった。
【０００５】
従来、前記のような信号到達時間を同等にする技術として、例えば特許文献１に記載されるように、ＤＤＲ−ＳＤＲＡＭと、そのＤＤＲ−ＳＤＲＡＭのコントロールを行う半導体集積回路との間に遅延回路を設けて、メモリシステムの外部に設けたＣＰＵからのアクセスによって、クロックの遅延時間及びＤＱＳの遅延時間を調整する技術が知られている。
【０００６】
以下に、このような従来のメモリシステムにおける信号到達時間の調整に関する従来技術を説明する。
【０００７】
図６は、従来のメモリシステムの要部構成のブロック図である。同図において、従来のメモリシステムは、ＤＤＲ−ＳＤＲＡＭのコントロールを行う半導体集積回路１と、クロック発生回路２と、２つのＤＤＲ−ＳＤＲＡＭ３、４と、信号を遅延させる遅延回路５、６、７、８とを備える。上記のメモリシステムでは、その外部に備えたＣＰＵからのアクセスによって、ＤＤＲ−ＳＤＲＡＭ３、４に供給されるクロックの遅延時間及び、前記半導体集積回路１と前記ＤＤＲ−ＳＤＲＡＭ３、４との間を伝播するデータストローブ信号ＤＱＳ［０］、ＤＱＳ［１］の遅延時間を調整する。前記遅延回路６、８を用いて、データストローブ信号ＤＱＳ［０］、ＤＱＳ［１］とリードデータＤＱ［７：０］、ＤＱ［１５：８］との間の遅延時間を調整することで、前記ＤＤＲ−ＳＤＲＡＭ３、４から前記半導体集積回路１に供給されるデータストローブ信号ＤＱＳ［０］、ＤＱＳ［１］とリードデータＤＱ［７：０］、ＤＱ［１５：８］との位相を合わせて、円滑にリードデータＤＱ［７：０］、ＤＱ［１５：８］を取り込む。
【特許文献１】特開平１１−２５０２９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、前記従来のメモリシステムでは、半導体集積回路１の外部に遅延回路５〜８を設けるので、メモリシステムの設計が複雑になる。また、前記遅延回路５〜８における遅延時間を予め設定する必要があるので、当該メモリシステムの動作中の電圧変動や温度変化による遅延に対処するために遅延時間にマージンを持たせる必要がある。
【０００９】
本発明は、前記の課題に着目してなされたものであり、その目的はＤＤＲ−ＳＤＲＡＭからの高速なリードデータの取り込みが可能な半導体集積回路を単純な構成で実現することにある。
【課題を解決するための手段】
【００１０】
本発明の第１の実施態様は、クロックに同期して動作するＤＤＲ−ＳＤＲＡＭからのリードデータを取り込んで転送する半導体集積回路であって、前記ＤＤＲ−ＳＤＲＡＭからのリードデータを取り込んで転送するリードバッファと、前記ＤＤＲ−ＳＤＲＡＭからのデータストローブ信号に基づいて、前記リードバッファが前記ＤＤＲ−ＳＤＲＡＭからのリードデータを取り込むラッチタイミングを制御するラッチタイミング制御回路と、前記ラッチタイミング制御回路のラッチタイミングに基づいて、前記リードバッファがリードデータを転送するリードタイミングを制御するリードタイミング制御回路とを備えたことを特徴とする。
【００１１】
これにより、ＤＤＲ−ＳＤＲＡＭからのデータストローブ信号が半導体集積回路内のラッチタイミング制御回路に供給され、そのラッチタイミング制御回路によって、リードバッファがリードデータを取り込んでラッチするラッチタイミングが制御されるので、半導体集積回路の外部に遅延回路を設けることが不要となる。
【００１２】
また、ラッチタイミング制御回路がラッチタイミングを制御するので、半導体集積回路に、その動作中における電圧変動や温度変化による遅延に対処するための遅延時間のマージンを持たせることが不要となる。
【発明の効果】
【００１３】
本発明によれば、半導体集積回路の外部に遅延回路を設ける必要がないので、メモリシステムの基盤実装がより従来よりも単純になると共に、リードデータをリードバッファに取り込んでラッチするラッチタイミングが制御されるので、半導体集積回路の動作中に電圧変動や温度変化が発生した場合であっても円滑に且つ誤りなく確実にリードデータを取り込むことが可能である。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施形態の半導体集積回路及びメモリシステムを図面に基づいて説明する。なお、以下の各実施形態において、他の実施形態と同様の機能を有する構成要素については同一の符号を付して説明を省略する。
【００１５】
《実施形態１》
図１は、本発明の実施形態１のメモリシステムにおける要部構成のブロック図である。
【００１６】
同図では、半導体集積回路１００及び２つのＤＤＲ−ＳＤＲＡＭ１１０、１２０によってメモリシステムが構成される。前記半導体集積回路１００は、クロック発生回路１０１によって生成されたクロックに同期して動作する２つのＤＤＲ−ＳＤＲＡＭ１１０、１２０からのリードデータＤＱ［７：０］、ＤＱ［１５：８］を取り込んで転送する。ＤＤＲ−ＳＤＲＡＭ１１０、１２０は、互いに同一のクロック系統に接続されている。このクロック系統は、クロック発生回路１０１によって発生されるクロックの系統である。
【００１７】
前記半導体集積回路１００は、その内部に、ラッチタイミング制御回路１０２、１０３、リードバッファ１０４、１０５、およびリードタイミング制御回路１０６を備える。
【００１８】
また、前記半導体集積回路１００は、ＤＤＲ−ＳＤＲＡＭ１１０からのデータストローブ信号ＤＱＳ［０］を伝達するデータストローブ信号線１１１、およびＤＤＲ−ＳＤＲＡＭ１１０からのリードデータＤＱ［７：０］を伝達するデータ信号線１１２によってＤＤＲ−ＳＤＲＡＭ１１０と接続されている。また、前記半導体集積回路１００は、ＤＤＲ−ＳＤＲＡＭ１２０からのデータストローブ信号ＤＱＳ［１］を伝達するデータストローブ信号線１２１、およびＤＤＲ−ＳＤＲＡＭ１２０からのリードデータＤＱ［１５：８］を伝達するデータ信号線１２２によってＤＤＲ−ＳＤＲＡＭ１２０と接続されている。
【００１９】
リードバッファ１０４は、前記ＤＤＲ−ＳＤＲＡＭ１１０からのリードデータＤＱ［７：０］を取り込んで転送する。リードバッファ１０５は、前記ＤＤＲ−ＳＤＲＡＭ１２０からのリードデータＤＱ［１５：８］を取り込んで転送する。
【００２０】
ラッチタイミング制御回路１０２は、１つのＤＤＲ−ＳＤＲＡＭ１１０からのデータストローブ信号ＤＱＳ［０］に基づいて、前記リードバッファ１０４が前記ＤＤＲ−ＳＤＲＡＭ１１０からのリードデータＤＱ［７：０］を取り込むラッチタイミングＬＴＩ１を制御する。リードバッファ１０４は、前記ラッチタイミング制御回路１０２のラッチタイミングＬＴＩ１に基づいて、前記ＤＤＲ−ＳＤＲＡＭ１１０からのリードデータＤＱ［７：０］を取り込む。
【００２１】
また、ラッチタイミング制御回路１０３は、他の１つのＤＤＲ−ＳＤＲＡＭ１２０からのデータストローブ信号ＤＱＳ［１］に基づいて、前記リードバッファ１０５が前記ＤＤＲ−ＳＤＲＡＭ１２０からのリードデータＤＱ［１５：８］を取り込むラッチタイミングＬＴＩ２を制御する。リードバッファ１０５は、前記ラッチタイミング制御回路１０３のラッチタイミングＬＴＩ２に基づいて、前記ＤＤＲ−ＳＤＲＡＭ１２０からのリードデータＤＱ［１５：８］を取り込む。
【００２２】
リードタイミング制御回路１０６は、前記ラッチタイミング制御回路１０２、１０３からのラッチタイミングＬＴＩ１、ＬＴＩ２に基づいて生成されるラッチ終了信号ＬＥＳ１、ＬＥＳ２によって、前記リードバッファ１０４、１０５がリードデータＤＩ［７：０］、ＤＩ［１５：８］を転送するリードタイミングＲＴＩを制御する。つまり、リードタイミング制御回路１０６は、各リードバッファ１０４、１０５に対して、それぞれ、リードタイミングを制御する。ここで、前記リードデータＤＱ［７：０］と前記リードデータＤＩ［７：０］とは同一のデータであり、前記リードデータＤＱ［１５：８］と前記リードデータＤＩ［１５：８］とは同一のデータである。
【００２３】
前記半導体集積回路１００は、データストローブ信号ＤＱＳ［０］、ＤＱＳ［１］毎、すなわち本実施形態では、ＤＤＲ−ＳＤＲＡＭ１１０、１２０毎に、ラッチタイミング制御回路１０２、１０３とリードバッファ１０４、１０５とを備えている。つまり、半導体集積回路１００は、データストローブ信号ＤＱＳ［０］に対応して、ラッチタイミング制御回路１０２とリードバッファ１０４とを備え、データストローブ信号ＤＱＳ［１］に対応して、ラッチタイミング制御回路１０３とリードバッファ１０５とを備えている。言い換えると、半導体集積回路１００は、ＤＤＲ−ＳＤＲＡＭ１１０に対応して、ラッチタイミング制御回路１０２とリードバッファ１０４とを備え、ＤＤＲ−ＳＤＲＡＭ１２０に対応して、ラッチタイミング制御回路１０３とリードバッファ１０５とを備えている。
【００２４】
前記リードバッファ１０４、１０５は、前記リードタイミング制御回路１０６からのリードタイミングＲＴＩに基づいて、リードデータＤＩ［７：０］、ＤＩ［１５：８］を転送する。
【００２５】
前記リードタイミング制御回路１０６は、その内部にリードタイミング指示回路（図示せず）を有し、前記リードタイミング指示回路によって、当該半導体集積回路１００に備えた全てのラッチタイミング制御回路１０２、１０３がラッチ終了信号ＬＥＳ１、ＬＥＳ２を出力したことを判定し、この判定の後に、当該半導体集積回路１００に備えたリードバッファ１０４、１０５からリードデータＤＩ［７：０］、ＤＩ［１５：８］を転送させる。
【００２６】
図２は、ラッチタイミング制御回路１０２の全体構成のブロック図である。
【００２７】
同図において、ラッチタイミング制御回路１０２は、データストローブ信号ＤＱＳ［０］のエッジ毎にラッチタイミングＬＴＩ１を指示するラッチタイミング指示回路２０１と、図１のリードバッファ１０４に取り込むリードデータＤＱ［７：０］のデータ数をカウントするラッチカウント回路２０２と、前記ラッチカウント回路２０２のカウント数と所定の基準値とを比較して、前記カウント数が前記所定の基準値に達したとき、ラッチ終了信号ＬＥＳ１を生成する比較回路２０３とを備える。前記比較回路の所定の基準値は、「１」値以上の固定値であり、例えば「２」値である。
【００２８】
また、ラッチタイミング制御回路１０３の内部にも、上記のように、ラッチタイミング指示回路、ラッチカウント回路、及び比較回路が設けられる。
【００２９】
図３は、本実施形態の半導体集積回路１００におけるラッチタイミングを示す模式図である。
【００３０】
同図に示すように、本実施形態のラッチタイミング制御回路１０２、１０３に設けられたラッチタイミング指示回路２０１は、各々に入力されるデータストローブ信号ＤＱＳ［０］、ＤＱＳ［１］のエッジ毎にラッチタイミングＬＴＩ１、ＬＴＩ２を指示する。リードバッファ１０４は、前記ラッチタイミング制御回路１０２からのラッチタイミングＬＴＩ１に基づいて、リードデータＤＱ［７：０］を１バイト（Ａ１、Ａ２、Ａ３、Ａ４）毎に取り込み、リードバッファ１０５は、前記ラッチタイミング制御回路１０３からのラッチタイミングＬＴＩ２に基づいて、リードデータＤＱ［１５：８］を１バイト（Ｂ１、Ｂ２、Ｂ３、Ｂ４）毎に取り込む。この際、各々のデータストローブ信号ＤＱＳ［０］、ＤＱＳ［１］のエッジ毎に前記ラッチタイミングＬＴＩ１、ＬＴＩ２を指示するので、データストローブ信号ＤＱＳ［０］、ＤＱＳ［１］のエッジ毎にデータバッファの状態を監視して、各々のリードデータＡ１〜Ａ４、Ｂ１〜Ｂ４の１バイトがすべてそろった時点でリードバッファ１０４、１０５に前記各々のリードデータＡ１〜Ａ４、Ｂ１〜Ｂ４を取り込む。
【００３１】
以上のように、本実施形態では、半導体集積回路１００の外部に遅延回路を設ける必要がないので、メモリシステムの基盤実装がより従来よりも単純になると共に、リードデータＤＱ［７：０］、ＤＱ［１５：８］をリードバッファ１０４、１０５に取り込んでラッチするラッチタイミングＬＴ１、ＬＴ２を制御するので円滑にリードデータＤＱ［７：０］、ＤＱ［１５：８］を取り込むことが可能である。
【００３２】
また、ラッチタイミング指示回路２０１が、各ＤＱＳのエッジ毎にラッチタイミングを指示し、各々のリードデータＡ１〜Ａ４、Ｂ１〜Ｂ４を構成する１バイトのデータがすべてそろった時点でリードバッファ１０４、１０５が取り込みを行うので、メモリアクセス速度の向上を実現することが可能となると共に、同一のクロック系統で複数のＤＤＲ−ＳＤＲＡＭを駆動することが可能となる。
【００３３】
尚、図１では、２つのＤＤＲ−ＳＤＲＡＭを備えたメモリシステムを示したが、本実施形態のメモリシステムは、３個以上のＤＤＲ−ＳＤＲＡＭが半導体集積回路１００に接続される構成によって実現されてもよい。その場合には、各ＤＤＲ−ＳＤＲＡＭのデータストローブ信号のエッジ毎にリードデータのデータバッファの状態を監視して、リードバッファへの取り込みを開始することが可能である。
【００３４】
また、半導体集積回路１００とＤＤＲ−ＳＤＲＡＭ１１０、１２０間の配線については、データストローブ信号線のみを等長配線とすればよく、データ信号線等、その他の配線については、等長配線を考慮する必要がないので、実装における制約事項が減り、従来よりも容易に実装することが可能である。
【００３５】
また、本実施形態において半導体集積回路１００に接続されるＤＤＲ−ＳＤＲＡＭは１つであってもよい。
【００３６】
さらに、前記比較回路２０３の所定の基準値を「２」値と設定したが、図１の半導体集積回路１００の外部のＣＰＵ（図示せず）によって設定可能な構成にして、プログラムの実行時に遅延時間を調整してもよい。
【００３７】
《実施形態２》
図４は、本発明の実施形態２のメモリシステムにおける要部構成のブロック図である。
【００３８】
同図に示すように、本実施形態のメモリシステムは、２つのＤＤＲ−ＳＤＲＡＭ１１０、１２０に代えて、１つのＤＤＲ−ＳＤＲＡＭ２１０が接続される点において、実施形態１のメモリシステムと異なっている。また、ＤＤＲ−ＳＤＲＡＭ２１０は、複数のデータストローブ信号線を介して半導体集積回路１００に接続される。
【００３９】
ＤＤＲ−ＳＤＲＡＭ２１０は、２つのデータストローブ信号ＤＱＳ［０］、ＤＱＳ［１］を出力する。半導体集積回路１００は、ＤＤＲ−ＳＤＲＡＭ２１０からのリードデータＤＱ［７：０］、ＤＱ［１５：８］を取り込んで転送する。リードデータＤＱ［７：０］、ＤＱ［１５：８］は、クロック発生回路１０１によって生成されたクロックに同期した信号である。
【００４０】
半導体集積回路１００は、データストローブ信号ＤＱＳ［０］を伝達するデータストローブ信号線２１１、データストローブ信号ＤＱＳ［０］に対応するリードデータＤＱ［７：０］を伝達するデータ信号線２１２、データストローブ信号ＤＱＳ［１］を伝達するデータストローブ信号線２１３、およびデータストローブ信号ＤＱＳ［１］に対応するリードデータＤＱ［１５：８］を伝達するデータ信号線２１４によって、ＤＤＲ−ＳＤＲＡＭ２１０と接続されている。
【００４１】
半導体集積回路１００は、１つのＤＤＲ−ＳＤＲＡＭ２１０からのデータストローブ信号ＤＱＳ［０］、ＤＱＳ［１］毎に、ラッチタイミング制御回路１０２、１０３とリードバッファ１０４、１０５とを備えている。つまり、半導体集積回路１００は、データストローブ信号ＤＱＳ［０］に対応して、ラッチタイミング制御回路１０２とリードバッファ１０４とを備え、データストローブ信号ＤＱＳ［１］に対応して、ラッチタイミング制御回路１０３とリードバッファ１０５とを備えている。
【００４２】
尚、図４では、複数のデータストローブ信号を有するＤＤＲ−ＳＤＲＡＭを１つ備えたメモリシステムを示したが、本実施形態のメモリシステムは、複数のデータストローブ信号を有する複数のＤＤＲ−ＳＤＲＡＭが半導体集積回路１００に接続される構成で実現されてもよい。その場合には、各ＤＤＲ−ＳＤＲＡＭの各データストローブ信号のエッジ毎にリードデータのデータバッファの状態を監視して、リードバッファへの取り込みを開始することが可能である。
【００４３】
また、半導体集積回路１００とＤＤＲ−ＳＤＲＡＭ２１０間の配線については、データストローブ信号線のみを等長配線とすればよく、データ信号線等、その他の配線については、等長配線を考慮する必要がないので、実装における制約事項が減り、従来よりも容易に実装することが可能である。
【００４４】
《実施形態３》
本発明の実施形態３の電子撮像装置３００は、半導体集積回路３０１、クロックに同期して動作するＤＤＲ−ＳＤＲＡＭ２１０、レンズ３０２、イメージセンサ３０３、ＴＧ（Timing Generator）３０４、ＣＤＳ・ＡＧＣ（Correlated Double Sampling、Automatic Gain Control）３０５、ＡＤＣ（Analog to Digital Converter）３０６、および表示装置３０７を備えている。また、半導体集積回路３０１は、半導体集積回路１００を含んでおり、ＤＳＰ（Digital Signal Processor）３０１ａ、およびＣＰＵ（Central Processing Unit)３０１ｂを搭載している。
【００４５】
なお、電子撮像装置３００が、ＤＤＲ−ＳＤＲＡＭ２１０に代えて、ＤＤＲ−ＳＤＲＡＭ１１０およびＤＤＲ−ＳＤＲＡＭ１２０を備えるようにしてもよい。また、ＤＤＲ−ＳＤＲＡＭ１１０、１２０のように１つのデータストローブ信号を出力するＤＤＲ−ＳＤＲＡＭを３つ以上備えてもよいし、１つのデータストローブ信号を出力するＤＤＲ−ＳＤＲＡＭと２つ以上のデータストローブ信号を出力するＤＤＲ−ＳＤＲＡＭとを両方備えてもよい。
【００４６】
また、電子撮像装置３００が、レンズ３０２、およびイメージセンサ３０３をそれぞれ複数備えるようにしてもよい。
【産業上の利用可能性】
【００４７】
以上説明したように、本発明は、半導体集積回路の外部に遅延回路を設けることなく、ＤＤＲ−ＳＤＲＡＭからの高速なリードデータの確実な取り込みを単純な構成で実現するので、特に、クロックに同期して動作するＤＤＲ−ＳＤＲＡＭからのリードデータを取り込んで転送する半導体集積回路等として有用である。
【図面の簡単な説明】
【００４８】
【図１】本発明の実施形態１のメモリシステムの要部構成を示すブロック図である。
【図２】同半導体集積回路１００におけるラッチタイミング制御回路１０２の全体構成を示すブロック図である。
【図３】同半導体集積回路１００におけるリードタイミングを示す模式図である。
【図４】本発明の実施形態２のメモリシステムの要部構成を示すブロック図である。
【図５】本発明の実施形態３の電子撮像装置３００の要部構成を示すブロック図である。
【図６】従来のメモリシステムの要部構成を示すブロック図である。
【符号の説明】
【００４９】
１００                    半導体集積回路
１０１                    クロック発生回路
１０２、１０３            ラッチタイミング制御回路
１０４、１０５            リードバッファ
１０６                    リードタイミング制御回路
１１０、１２０、２１０    ＤＤＲ−ＳＤＲＡＭ
１１１、１２１            データストローブ信号線
１１２、１２２            データ信号線
２０１                    ラッチタイミング指示回路
２０２                    ラッチカウント回路
２０３                    比較回路
２１１、２１３            データストローブ信号線
２１２、２１４            データ信号線
３００                    電子撮像装置
３０１                    半導体集積回路
３０２                    レンズ
３０３                    イメージセンサ
３０４                    ＴＧ
３０５                    ＣＤＳ・ＡＧＣ
３０６                    ＡＤＣ
３０７                    表示装置
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【国際調査報告】
2008023793.tif 000015
2008023793.tif 000016
2008023793.tif 000017
2008023793.tif 000018