(57)【特許請求の範囲】
【請求項１】
第１導電形のドレイン層と、
前記ドレイン層の上に設けられた第１導電形のドリフト層と、
前記ドリフト層の上に設けられた第２導電形のベース領域と、
前記ベース領域において前記ドリフト層側とは反対側の表面に選択的に設けられた第１
導電形のソース領域と、
前記ソース領域および前記ベース領域に接続されたソース電極と、
前記ドレイン層に接続されたドレイン電極と、
前記ソース領域から前記ドリフト層にまで達し、前記ソース領域、前記ベース領域、お
よび前記ドリフト層に第１絶縁膜を介して接し、かつ前記ソース電極側における前記ベー
ス領域の表面に対して平行な方向にストライプ状に延在する複数の第１ゲート電極と、
前記第１ゲート電極よりも前記ドレイン電極側に設けられ、前記第１絶縁膜を介して前
記第１ゲート電極及び前記ドリフト層に接し、かつ前記平行な方向にストライプ状に延在
する複数のフィールドプレート電極と、
隣接する前記第１ゲート電極の間において前記ソース領域から前記ドリフト層にまで達
し、前記ソース領域、前記ベース領域、および前記ドリフト層に第２絶縁膜を介して接し
、前記ドレイン電極側において前記第２絶縁膜を介して前記フィールドプレート電極を有
しておらず、かつ前記平行な方向にストライプ状に延在する複数の第２ゲート電極と、
を備えたことを特徴とする半導体装置。
【請求項２】
前記ドリフト層の不純物濃度は、１×１０１７（ａｔｏｍｓ／ｃｍ３）以下であること
を特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１ゲート電極のピッチは、０．６ミクロン以上であることを特徴とする請求項１
または２に記載の半導体装置。
【請求項４】
前記第１ゲート電極どうしのあいだにおいて、前記第２ゲート電極が複数設けられたこ
とを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
前記ドリフト層の主面に対して垂直な方向からみて、
前記複数の第１ゲート電極のいずれかは、前記ソース電極側における前記ベース領域の
表面において平行な方向である第１の方向に延在し、
前記複数の第１ゲート電極の他のいずれかは、前記第１の方向に対して略垂直な第２の
方向に延在し、
前記複数の第１ゲート電極の前記いずれかと、前記複数の第１ゲート電極の前記他のい
ずれかと、は、交差していることを特徴とする請求項１〜４のいずれか１つに記載の半導
体装置。
【請求項６】
前記ドリフト層の主面に対して垂直な方向からみて、
前記複数の第２ゲート電極のいずれかは、前記第１の方向に延在し、
前記複数の第２ゲート電極の他のいずれかは、前記第１の方向に対して略垂直な第２の
方向に延在し、
前記複数の第２ゲート電極の前記いずれかと、前記複数の第２ゲート電極の前記他のい
ずれかと、は、交差し、
前記複数の第２ゲート電極のいずれかは、前記複数の第１ゲート電極の前記他のいずれ
かに交差し、前記複数の第２ゲート電極の前記他のいずれかは、前記複数の第１ゲート電
極のいずれかにさらに交差していることを特徴とする請求項５記載の半導体装置。
【請求項７】
前記ドリフト層の主面に対して垂直な方向からみて、前記第２ゲート電極によって取り
囲まれた領域の形状は、三角形、四角形、六角形、円形のいずれかであることを特徴とす
る請求項６のいずれか１つに記載の半導体装置。
【請求項８】
前記第１ゲート電極は、前記第１絶縁膜を介して前記ベース領域によって挟まれ、
前記第２ゲート電極は、前記第２絶縁膜を介して前記ベース領域によって挟まれ、
前記第１ゲート電極が前記第１絶縁膜を介して向き合う一方の側の前記ベース領域と、
前記一方の側の前記ベース領域とは反対側において前記第１ゲート電極が前記第１絶縁膜
を介して向き合う他方の側の前記ベース領域と、にチャネル領域が形成されることが可能
であり、
前記第２ゲート電極が前記第２絶縁膜を介して向き合う一方の側の前記ベース領域と、
前記一方の側の前記ベース領域とは反対側において前記第２ゲート電極が前記第２絶縁膜
を介して向き合う他方の側の前記ベース領域と、にチャネル領域が形成されることが可能
なことを特徴とする請求項１〜７のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
上下電極構造のパワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）では、スイッチングオフ時の素子耐圧を維持するために、ドリフト層の不純物濃度および膜厚が所定の範囲に調整されている。ドリフト層の不純物濃度および膜厚は、ドリフト層を構成する半導体材料の物性限界で制限される。このため、素子耐圧と、オン抵抗と、のあいだには、トレードオフの関係が生じる。
【０００３】
トレンチ型のゲート電極の下に、ソース電極あるいはゲート電極に電気的に接続させたフィールドプレート電極を設けるＭＯＳＦＥＴがある。ゲート電極の下にフィールドプレート電極を設けることにより、ドリフト層の不純物による空間電荷を打ち消し、ドリフト層に生じる電界を一定に近づけることが可能になる。これにより、素子耐圧が低下せずに、ドリフト層の不純物濃度を上げることができ、その結果、フィールドプレート電極を備えたＭＯＳＦＥＴでは、オン抵抗を下げることができる。
【０００４】
一方、フィールドプレート電極を備えたＭＯＳＦＥＴにおいては、さらにセルピッチの微細化を図り、ドリフト層の不純物濃度を上げることにより、チャネル密度が増加し、ドリフト層の抵抗が下がる可能性がある。この方策によれば、オン抵抗がさらに下がる可能性がある。
【０００５】
しかしながら、セルピッチを微細化しても、ドリフト層の不純物濃度が所定の値以上になると、キャリアの不純物散乱の影響が大きくなってしまう。このため、上述した方策では、オン抵抗の低減化に対し限界が生じている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１０−０６２５５７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の実施形態は、オン抵抗がより低下する半導体装置を提供する。
【課題を解決するための手段】
【０００８】
実施形態の半導体装置は、第１導電形のドレイン層と、前記ドレイン層の上に設けられ
た第１導電形のドリフト層と、前記ドリフト層の上に設けられた第２導電形のベース領域
と、前記ベース領域において前記ドリフト層側とは反対側の表面に選択的に設けられた第
１導電形のソース領域と、前記ソース領域および前記ベース領域に接続されたソース電極
と、前記ドレイン層に接続されたドレイン電極と、前記ソース領域から前記ドリフト層に
まで達し、前記ソース領域、前記ベース領域、および前記ドリフト層に第１絶縁膜を介し
て接し、かつ前記ソース電極側における前記ベース領域の表面に対して平行な方向にスト
ライプ状に延在する複数の第１ゲート電極と、前記第１ゲート電極よりも前記ドレイン電
極側に設けられ、前記第１絶縁膜を介して前記第１ゲート電極及び前記ドリフト層に接し
、かつ前記平行な方向にストライプ状に延在する複数のフィールドプレート電極と、隣接
する前記第１ゲート電極の間において前記ソース領域から前記ドリフト層にまで達し、前
記ソース領域、前記ベース領域、および前記ドリフト層に第２絶縁膜を介して接し、前記
ドレイン電極側において前記第２絶縁膜を介して前記フィールドプレート電極を有してお
らず、かつ前記平行な方向にストライプ状に延在する複数の第２ゲート電極と、を備える
。
【図面の簡単な説明】
【０００９】
【図１】第１の実施の形態に係る半導体装置の要部模式図であり、（ａ）は、（ｂ）のＸ−Ｙ位置における要部断面模式図、（ｂ）は、要部平面模式図である。
【図２】比較例に係る半導体装置の要部断面模式図である。
【図３】セルピッチと、不純物濃度との関係を説明するグラフである。
【図４】ドリフト層の不純物濃度と、移動度との関係、およびドリフト層の不純物濃度と、ドリフト層の抵抗との関係を説明するグラフである。
【図５】セルピッチと、セルピッチ／ドリフト層幅と、の関係を説明するグラフである。
【図６】セルピッチと、ドリフト層の抵抗と、の関係を説明するグラフである。
【図７】半導体装置の製造過程を説明する要部断面模式図であり、（ａ）は、ドリフト層を形成する工程図、（ｂ）は、トレンチを形成する工程図である。
【図８】半導体装置の製造過程を説明する要部断面模式図であり、（ａ）は、フィールドプレート絶縁膜を形成する工程図、（ｂ）は、フィールドプレート電極を形成する工程図である。
【図９】半導体装置の製造過程を説明する要部断面模式図であり、（ａ）は、マスクを形成する工程図、（ｂ）は、トレンチを形成する工程図である。
【図１０】半導体装置の製造過程を説明する要部断面模式図であり、（ａ）は、エッチバックの工程図、（ｂ）は、ゲート絶縁膜を形成する工程図である。
【図１１】半導体装置の製造過程を説明する要部断面模式図であり、（ａ）は、ゲート電極を形成する工程図、（ｂ）は、エッチバックの工程図である。
【図１２】半導体装置の製造過程を説明する要部断面模式図であり、（ａ）は、ベース領域およびソース領域を形成する工程図、（ｂ）は、層間絶縁膜、ソース電極、およびドレイン電極を形成する工程図である。
【図１３】第２の実施の形態に係る半導体装置の要部模式図であり、（ａ）は、（ｂ）のＸ−Ｙ位置における要部断面模式図、（ｂ）は、要部平面模式図である。
【図１４】第３の実施の形態に係る半導体装置の要部模式図であり、（ａ）は、要部斜視模式図、（ｂ）は、要部平面模式図である。
【図１５】第４の実施の形態に係る半導体装置の要部模式図であり、（ａ）は、要部斜視模式図、（ｂ）は、要部平面模式図である。
【図１６】第５の実施の形態に係る半導体装置の要部模式図であり、（ａ）は、（ｂ）のＸ−Ｙ位置における要部断面模式図、（ｂ）は、（ａ）のＡ−Ｂ切断面を上からみた要部平面模式図である。
【図１７】第６の実施の形態に係る半導体装置の要部模式図であり、（ａ）は、要部斜視模式図、（ｂ）は、要部平面模式図である。
【図１８】第７の実施の形態の半導体装置に係る要部平面模式図であり、（ａ）は、第１の実施例の平面図、（ｂ）は、第２の実施例の平面図、（ｃ）は、第３の実施例の平面図、（ｄ）は、第４の実施例の平面図である。
【発明を実施するための形態】
【００１０】
（第１の実施の形態）  
以下、図面を参照しつつ、本実施の形態について説明する。  
図１は、第１の実施の形態に係る半導体装置の要部模式図であり、（ａ）は、（ｂ）のＸ−Ｙ位置における要部断面模式図、（ｂ）は、要部平面模式図である。
【００１１】
半導体装置１は、上下電極構造のパワーＭＯＳＦＥＴであり、図１（ａ）に示すように、ｎ形（第１導電形）のドレイン層１０と、ドレイン層１０の上に設けられたｎ形のドリフト層１１と、ドリフト層１１の上に設けられたｐ形（第２導電形）のベース領域１２と、を備える。ベース領域１２の表面には、ｎ形のソース領域１３が選択的に設けられている。
【００１２】
半導体装置１においては、ソース領域１３の表面からベース領域１２を貫通して、ドリフト層１１に接する複数の第１のトレンチ２０が設けられている。トレンチ２０内の下側には、フィールドプレート絶縁膜２１を介してフィールドプレート電極２２が設けられている。フィールドプレート電極２２の上には、ゲート電極２６が設けられている。ゲート電極２６は、トレンチ２０内において、ゲート絶縁膜２５を介して設けられている。フィールドプレート絶縁膜２１の膜厚は、ゲート絶縁膜２５の膜厚よりも厚い。
【００１３】
それぞれのトレンチ２０どうしのあいだには、ソース領域１３の表面からベース領域１２を貫通して、ドリフト層１１に接する第２のトレンチ３０が設けられている。トレンチ３０内には、ゲート絶縁膜３１を介してゲート電極３２が設けられている。トレンチ３０の下端は、トレンチ２０の下端よりも浅い位置にある。トレンチ２０と、トレンチ３０とは、ベース領域１２の表面と略平行な方向に、交互に配置されている。  
ドレイン層１０は、ドレイン電極８０に接続されている。ソース領域１３と、ベース領域１２と、には、ソース電極８１が接続されている。
【００１４】
ドリフト層１１の主面に対して垂直な方向からみて、トレンチ２０およびトレンチ３０は、図１（ｂ）に示すように、略平行に延在している。トレンチ２０およびトレンチ３０が延在する方向を第１の方向とする。その結果、ゲート電極２６、ゲート電極２６の下側のフィールドプレート電極２２、およびゲート電極２６に隣接するゲート電極３２は、それぞれ略平行に、ストライプ状に延在している。
【００１５】
それぞれのゲート電極２６は、半導体装置１の端部において、ゲートコンタクト９０を経由して、共通のゲート配線９２に接続されている。それぞれのゲート電極３２は、ゲート電極３２の端部において、ゲートコンタクト９１を経由して、ゲート配線９２に接続されている。それぞれのフィールドプレート電極２２は、フィールドプレート電極２２の端部において、ゲートコンタクト９３を経由して、共通のフィールドプレート配線９４に接続されている。
【００１６】
トレンチ２０のピッチは、０．６μｍ（ミクロン）以上に設定されている。トレンチ２０のピッチが０．６μｍのとき、ドリフト層１１の不純物濃度は、１×１０１７（ａｔｏｍｓ／ｃｍ３）以下に設計されている。トレンチ２０のピッチの最小値は、０．６μｍである。ドリフト層１１の不純物濃度の最大値は、１×１０１７（ａｔｏｍｓ／ｃｍ３）である。半導体装置１においては、このピッチのトレンチ２０のあいだのドリフト層１１内に、さらにトレンチ３０が設けられている。
【００１７】
ドレイン層１０、ドリフト層１１、ベース領域１２、およびソース領域１３の主成分は、シリコン（Ｓｉ）である。ゲート電極２６、ゲート電極３２、およびフィールドプレート電極２２の材質は、ポリシリコン（poly−Ｓｉ）である。ゲート絶縁膜２５、ゲート絶縁膜３１、およびフィールドプレート絶縁膜２１の材質は、酸化シリコン（ＳｉＯ２）である。ドレイン電極８０、ソース電極８１、ゲートコンタクト９０、ゲートコンタクト９１、ゲート配線９２、ゲートコンタクト９３、およびフィールドプレート配線９４の材質は、例えば、アルミニウム（Ａｌ）、銅（Ｃｕ）、タングステン（Ｗ）、ポリシリコン等である。
【００１８】
半導体装置１の作用効果について説明する。  
半導体装置１の作用効果を説明する前に、比較例に係る半導体装置１００の作用効果について説明する。
【００１９】
図２は、比較例に係る半導体装置の要部断面模式図である。  
比較例に係る半導体装置１００には、半導体装置１に設けられたトレンチ３０が設けられていない。半導体装置１００には、トレンチ２０が設けられ、トレンチ２０内には、フィールドプレート絶縁膜２１を介してフィールドプレート電極２２が設けられている。さらに、フィールドプレート電極２２の上には、ゲート電極２６が設けられている。
【００２０】
半導体装置１００のスイッチングオン時には、ゲート電極２６に閾値電圧以上の電圧が印加されると、ゲート絶縁膜２５を介してゲート電極２６が対向するベース領域１２に、チャネルが形成される。そして、ソース領域１３、チャネル、ドリフト層１１、およびドレイン層１０を通じて、ソース電極８１と、ドレイン電極８０とのあいだに電流が流れる。
【００２１】
半導体装置１００のスイッチングオフ時には、フィールドプレート電極２２が設けられた結果、ドリフト層１１に含まれる不純物による空間電荷（正電荷）が生じても、空間電荷と、フィールドプレート電極２２の表面に誘起される負電荷と、が打ち消し合う。このため、ドリフト層１１が広い範囲において空乏化される。これにより、半導体装置１００においては、トレンチ２０と、ドリフト層１１との界面から、ドリフト層１１側に空乏層が延び易くなる。延びた空乏層は、互いに繋がってドリフト層１１全体が空乏化する。その結果、半導体装置１００は、高耐圧を維持する。半導体装置１００においては、空乏層が延び易くなるので、フィールドプレート電極２２を設けない場合に比べ、ドリフト層１１の不純物濃度を高くすることができる。その結果、半導体装置１００においては、所定の抵抗値にまでオン抵抗を下げることができる。
【００２２】
ただし、ドリフト層１１の不純物濃度（例えば、リン（Ｐ）のドーピング濃度）が過剰になると、キャリアの不純物散乱によって、ドリフト層１１における移動度が逆に低下する場合がある。このため、ドリフト層１１の不純物濃度は、ドリフト層１１の移動度が低下しない範囲に調整されている。ドリフト層１１の移動度が低下しない範囲とは、例えば、ドリフト層１１の主成分がシリコンである場合、およそ１×１０１７（ａｔｏｍｓ／ｃｍ３）以下である。
【００２３】
半導体装置１００のトレンチ２０の最小ピッチは、ドリフト層１１の不純物濃度がドリフト層１１の移動度が低下しない範囲で決定される。例えば、トレンチ２０の最小ピッチは、ドリフト層１１の不純物濃度が１×１０１７（ａｔｏｍｓ／ｃｍ３）程度のとき、この濃度でのドリフト層１１の空間電荷を緩和して完全に空乏化でき、かつピッチの狭小化によってドリフト層１１のオン抵抗が上昇しない条件で決定されてしまう。換言すれば、セルピッチ（または、トレンチ２０のピッチ）を縮小し、不純物濃度を単に上げる方策では、半導体装置１００のオン抵抗の低減化に対し限界が生じてしまう。
【００２４】
例えば、μｎ：移動度、Ｎｄ：不純物濃度（ドーピング濃度）、Ｌ：フィールドプレート電極２２間のドリフト層１１の膜厚（層厚）、ｑ：電気素量、ＷＳｉ：フィールドプレート電極２２間のドリフト層１１の幅、ｔｏｘ：フィールドプレート絶縁膜２１の厚み、Ｗｆｐ：フィールドプレート電極２２の幅と定義する。ここで、各部材の「幅」、「厚み」とは、トレンチ２０が周期的に配列する方向の各部材の長さである。（ＷＳｉ＋２ｔｏｘ＋Ｗｆｐ）は、セルピッチ（または、トレンチ２０のピッチ）に相当する。
【００２５】
フィールドプレート電極２２の近傍のドリフト層１１の抵抗Ｒｄｒは、次の（１）式に比例することが知られている（例えば、Ying Wang, Hai-Fan Hu, Wen-Li Jiao, and Chao Cheng, IEEE Electron Device Letters, vol 31, No 4, (2010), pp. 338-340.参照）。  
（Ｌ／（ｑ・μｎ・Ｎｄ））・（（ＷＳｉ＋２ｔｏｘ＋Ｗｆｐ）／ＷＳｉ）・・・（１）式
（１）式は、（Ｌ／（ｑ・μｎ・Ｎｄ））と、（（ＷＳｉ＋２ｔｏｘ＋Ｗｆｐ）／ＷＳｉ）と、を掛け合わせたものである。抵抗Ｒｄｒは、（１）式中の（Ｌ／（ｑ・μｎ・Ｎｄ））に含まれる移動度、不純物濃度に依存し、（（ＷＳｉ＋２ｔｏｘ＋Ｗｆｐ）／ＷＳｉ）に含まれるセルピッチ、フィールドプレート電極２２間のドリフト層１１の幅に依存する。
【００２６】
例えば、抵抗Ｒｄｒは、μｎおよびＮｄの少なくともいずれか１つが小さくなれば高くなる。また、抵抗Ｒｄｒは、セルピッチである（ＷＳｉ＋２ｔｏｘ＋Ｗｆｐ）が高くなれば、チャネル密度が低減されて高くなる。また、抵抗Ｒｄｒは、フィールドプレート電極２２間のドリフト層１１の幅ＷＳｉが狭くなれば、ドリフト層１１を流れる電流の経路が狭くなって高くなる。
【００２７】
図３は、セルピッチと、不純物濃度との関係を説明するグラフである。半導体材は、シリコン（Ｓｉ）である。横軸には、セルピッチ（（ＷＳｉ＋２ｔｏｘ＋Ｗｆｐ）（μｍ））が示され、縦軸には、不純物濃度（ａｔｏｍｓ／ｃｍ３）が示されている。図３には、トレンチ２０の幅（２ｔｏｘ＋Ｗｆｐ）が０．４μｍの場合と、トレンチ２０の幅（２ｔｏｘ＋Ｗｆｐ）が０．３μｍの場合の例が示されている。耐圧は、曲線のいずれの箇所で同じであるとしている。
【００２８】
図３に示すように、半導体装置１００においては、セルピッチを小さくすることでドリフト層１１の不純物濃度Ｎｄを高くすることができる。例えば、セルピッチが０．６μｍ〜０．７μｍの範囲より小さくなると、ドリフト層１１の不純物濃度Ｎｄは、１×１０１７（ａｔｏｍｓ／ｃｍ３）以上にすることができる。これにより、セルピッチを微細化しつつ、抵抗Ｒｄｒをより下げることができる。  
ただし、ドリフト層１１の不純物濃度が過剰になると、キャリアが不純物によって散乱されて、ドリフト層１１の移動度が逆に低下する場合がある。その例を次に示す。
【００２９】
図４は、ドリフト層１１の不純物濃度と、移動度との関係、およびドリフト層１１の不純物濃度と、ドリフト層１１の抵抗との関係を説明するグラフである。半導体材は、シリコン（Ｓｉ）である。横軸には、ドリフト層１１の不純物濃度（ａｔｏｍｓ／ｃｍ３）が示されている。左縦軸には、移動度（ｃｍ２／Ｖｓ）が示され、右縦軸には、抵抗Ｒｄｒに比例する（１／（μｎ・Ｎｄ））が示されている。
【００３０】
図４に示すように、ドリフト層１１の不純物濃度が１×１０１７（ａｔｏｍｓ／ｃｍ３）付近からより高くなると、移動度が低下することが分かる。これに応じて、ドリフト層１１の不純物濃度が１×１０１７（ａｔｏｍｓ／ｃｍ３）付近からより高くなると、抵抗Ｒｄｒに比例する（１／（ｑ・μｎ・Ｎｄ））が低下が飽和することが分かる。
【００３１】
図５は、セルピッチと、セルピッチ／ドリフト層幅と、の関係を説明するグラフである。横軸には、セルピッチである（ＷＳｉ＋２ｔｏｘ＋Ｗｆｐ）（μｍ）が示されている。縦軸には、セルピッチ／ドリフト層幅である（（ＷＳｉ＋２ｔｏｘ＋Ｗｆｐ）／ＷＳｉ）が示されている。図５には、トレンチ２０の幅（２ｔｏｘ＋Ｗｆｐ）が０．４μｍの場合と、トレンチ２０の幅（２ｔｏｘ＋Ｗｆｐ）が０．３μｍの場合の曲線が示されている。
【００３２】
図５に示すように、セルピッチが０．６μｍ〜０．７μｍの範囲より小さくなると、セルピッチ／ドリフト層幅である（（ＷＳｉ＋２ｔｏｘ＋Ｗｆｐ）／ＷＳｉ）が上昇することが分かる。すなわち、セルピッチが０．６μｍ〜０．７μｍの範囲より小さくなると、（（ＷＳｉ＋２ｔｏｘ＋Ｗｆｐ）／ＷＳｉ）が上昇して、（１）式の抵抗Ｒｄｒが上昇することが分かる。その具体的な例を次に示す。
【００３３】
図６は、セルピッチと、ドリフト層１１の抵抗と、の関係を説明するグラフである。  
横軸には、セルピッチである（ＷＳｉ＋２ｔｏｘ＋Ｗｆｐ）（μｍ）が示され、縦軸には、（１）式の抵抗Ｒｄｒに比例する（（ＷＳｉ＋２ｔｏｘ＋Ｗｆｐ）／ＷＳｉ）・（１／（μｎ・Ｎｄ））が示されている。
【００３４】
図６に示すように、セルピッチが０．６μｍ〜０．７μｍの範囲より小さくなると、抵抗Ｒｄｒに比例する（（ＷＳｉ＋２ｔｏｘ＋Ｗｆｐ）／ＷＳｉ）・（１／（μｎ・Ｎｄ））が上昇することが分かる。
【００３５】
このように、ドリフト層１１の不純物濃度は、１×１０１７（ａｔｏｍｓ／ｃｍ３）付近が上限になることが分かる。また、半導体装置１００のセルピッチは、０．６μｍに下限値があり、０．６μｍの範囲よりセルピッチが小さくなると、抵抗Ｒｄｒが上昇することが分かる。
【００３６】
これに対し、図１に示す半導体装置１では、ドリフト層１１の不純物濃度を最大値として１×１０１７（ａｔｏｍｓ／ｃｍ３）程度に設定しつつ、それぞれのトレンチ２０のあいだに、トレンチ３０をさらに設けている。ゲート電極２６と、ゲート電極３２と、は同電位である。従って、半導体装置１のスイッチングオン時には、ゲート電極２６に閾値電圧以上の電圧が印加されると、ゲート絶縁膜２５を介してゲート電極２６が対向するベース領域１２に、チャネルが形成される。さらに、ゲート電極３２に閾値電圧以上の電圧が印加されると、ゲート絶縁膜３１を介してゲート電極３２が対向するベース領域１２に、チャネルが形成される。すなわち、半導体装置１においては、半導体装置１００よりもチャネル密度が増加する。これにより、半導体装置１のオン抵抗は、半導体装置１００のオン抵抗よりも低下する。
【００３７】
また、半導体装置１のスイッチングオフ時には、フィールドプレート電極２２が設けられた結果、ドリフト層１１の不純物による空間電荷（正電荷）が生じても、空間電荷と、フィールドプレート電極２２の表面に誘起される負電荷と、が打ち消し合うため、ドリフト層１１が広い範囲にわたり空乏化する。これにより、半導体装置１においては、トレンチ２０と、ドリフト層１１との界面から、ドリフト層１１側に空乏層が延び易くなる。延びた空乏層は、互いに繋がってドリフト層１１全体が空乏化する。その結果、半導体装置１は、高耐圧を維持する。
【００３８】
半導体装置１を製造する方法について説明する。  
図７は、半導体装置の製造過程を説明する要部断面模式図であり、（ａ）は、ドリフト層を形成する工程図、（ｂ）は、トレンチを形成する工程図である。
【００３９】
まず、図７（ａ）に示すように、半導体基板であるドレイン層１０を準備し、ドレイン層１０の上に、エピタキシャル成長法によってドリフト層１１を形成する。続いて、トレンチ２０を形成するためのマスク９５をドリフト層１１の上に選択的に形成する。
【００４０】
次に、図７（ｂ）に示すように、マスク９５から開口されたドリフト層１１にエッチング処理を施す。エッチング処理は、例えば、反応性イオンエッチング処理である。これにより、ドリフト層１１内に、トレンチ２０が選択的に形成される。
【００４１】
図８は、半導体装置の製造過程を説明する要部断面模式図であり、（ａ）は、フィールドプレート絶縁膜を形成する工程図、（ｂ）は、フィールドプレート電極を形成する工程図である。
【００４２】
次に、図８（ａ）に示すように、トレンチ２０内を高温酸化雰囲気に晒し、トレンチ２０の内壁およびドリフト層１１の表面にフィールドプレート絶縁膜２１を形成する。  
次に、図８（ｂ）に示すように、トレンチ２０内にフィールドプレート絶縁膜２１を介してポリシリコン層２２Ａを形成する。ポリシリコン層２２Ａの形成は、例えば、ＣＶＤ（Chemical Vapor Deposition）法により行う。
【００４３】
図９は、半導体装置の製造過程を説明する要部断面模式図であり、（ａ）は、マスクを形成する工程図、（ｂ）は、トレンチを形成する工程図である。
【００４４】
次に、ドリフト層１１の上のフィールドプレート絶縁膜２１、およびドリフト層１１の上のポリシリコン層２２Ａをエッチングした後、図９（ａ）に示すように、トレンチ３０を形成するためのマスク９６をドリフト層１１の上に選択的に形成する。
【００４５】
次に、図９（ｂ）に示すように、マスク９６から開口されたドリフト層１１にエッチング処理を施す。エッチング処理は、例えば、反応性イオンエッチング処理である。これにより、ドリフト層１１内に、トレンチ３０が選択的に形成される。トレンチ３０は、それぞれのトレンチ２０のあいだに形成される。その後、マスク９６を除去する。
【００４６】
図１０は、半導体装置の製造過程を説明する要部断面模式図であり、（ａ）は、エッチバックの工程図、（ｂ）は、ゲート絶縁膜を形成する工程図である。
【００４７】
次に、図１０（ａ）に示すように、トレンチ２０内のフィールドプレート絶縁膜２１およびポリシリコン層２２Ａを選択的にエッチバックする。トレンチ２０内をエッチバックする深さは、およそトレンチ３０の深さと同じにする。これにより、トレンチ２０の下側に、フィールドプレート絶縁膜２１を介してフィールドプレート電極２２が形成される。
【００４８】
次に、図１０（ｂ）に示すように、トレンチ３０の内壁、トレンチ２０の内壁、およびフィールドプレート電極２２の上端を高温酸化雰囲気に晒す。これにより、フィールドプレート電極２２の上側およびトレンチ２０の内壁に、ゲート絶縁膜２５が形成される。トレンチ３０の内壁には、ゲート絶縁膜３１が形成される。
【００４９】
図１１は、半導体装置の製造過程を説明する要部断面模式図であり、（ａ）は、ゲート電極を形成する工程図、（ｂ）は、エッチバックの工程図である。
【００５０】
次に、図１１（ａ）に示すように、トレンチ２０、３０内に、ポリシリコン層３５を埋め込む。ポリシリコン層３５の形成は、例えば、ＣＶＤ法により行う。これにより、トレンチ２０内には、ゲート絶縁膜２５を介してゲート電極２６が形成される。トレンチ３０内には、ゲート絶縁膜３１を介してゲート電極３２が形成される。
【００５１】
次に、図１１（ｂ）に示すように、トレンチ２０、３０の上、およびドリフト層１１の上に形成されたポリシリコン層の不要部分をエッチバックにより除去する。ポリシリコン層の不要部分のエッチバックは、例えば、ＣＭＰ（Chemical Mechanical Polishing）により行ってもよい。これにより、ゲート電極２６、フィールドプレート電極２２、およびゲート電極３２が形成する。この後、ドリフト層１１の上に形成されたゲート絶縁膜３１については除去し、ドリフト層１１の表面を露出させる（図示しない）。
【００５２】
図１２は、半導体装置の製造過程を説明する要部断面模式図であり、（ａ）は、ベース領域およびソース領域を形成する工程図、（ｂ）は、層間絶縁膜、ソース電極、およびドレイン電極を形成する工程図である。
【００５３】
次に、図１２（ａ）に示すように、ドリフト層１１の表面に、ｐ形の不純物を注入する。これにより、ドリフト層１１の表面にベース領域１２が形成される。この際、ベース領域１２の底面は、ゲート電極２６、３２の下端よりも上側に位置するように調整される。続いて、ベース領域１２の表面に、トレンチ２０、３０に接するソース領域１３を選択的に形成する。
【００５４】
次に、図１２（ｂ）に示すように、ゲート電極２６、３２の上側に、層間絶縁膜９７を形成する。この後、ドレイン電極８０、ソース電極８１を形成する。このような製造過程によって、図１に示す半導体装置１が形成される。  
次に、他の実施の形態について説明する。以下に示す実施の形態では、半導体装置１と同一の機能を有する部材に同一の符号を付し、一度説明した部材については適宜詳細な説明を省略する。
【００５５】
（第２の実施の形態）  
図１３は、第２の実施の形態に係る半導体装置の要部模式図であり、（ａ）は、（ｂ）のＸ−Ｙ位置における要部断面模式図、（ｂ）は、要部平面模式図である。
【００５６】
半導体装置２においては、半導体装置１と基本構成を同じとする。ただし、半導体装置２においては、それぞれのトレンチ２０のあいだに、トレンチ３０が複数設けられている。例えば、半導体装置２においては、隣接するトレンチ２０のあいだに、２つのトレンチ３０が配置されている。
【００５７】
ゲート電極２６、ゲート電極２６の下側のフィールドプレート電極２２、およびゲート電極２６に隣接するゲート電極３２は、図１３（ｂ）に示すように、それぞれ略平行に、ストライプ状に延在している。
【００５８】
それぞれのゲート電極２６は、ゲート電極２６の端部において、ゲートコンタクト９０を経由して、共通のゲート配線９２に接続されている。それぞれのゲート電極３２は、ゲート電極３２の端部において、ゲートコンタクト９１を経由して、ゲート配線９２に接続されている。それぞれのフィールドプレート電極２２は、フィールドプレート電極２２の端部において、ゲートコンタクト９３を経由して、共通のフィールドプレート配線９４に接続されている。
【００５９】
半導体装置２のスイッチングオン時には、ゲート電極２６に閾値電圧以上の電圧が印加されると、ゲート絶縁膜２５を介してゲート電極２６が対向するベース領域１２に、チャネルが形成される。さらに、ゲート電極３２に閾値電圧以上の電圧が印加されると、ゲート絶縁膜３１を介してゲート電極３２が対向するベース領域１２に、チャネルが形成される。半導体装置２では、それぞれのトレンチ２０のあいだに、複数のトレンチ３０が設けられているので、半導体装置１よりもチャネル密度がさらに増加する。従って、半導体装置２のオン抵抗は、半導体装置１のオン抵抗よりもさらに低下する。
【００６０】
（第３の実施の形態）  
図１４は、第３の実施の形態に係る半導体装置の要部模式図であり、（ａ）は、要部斜視模式図、（ｂ）は、要部平面模式図である。図１４（ａ）では、ソース電極８１、ゲート配線９２、フィールドプレート配線９４が表示されていない。
【００６１】
半導体装置３においては、ドリフト層１１の主面に対して垂直な方向からみて、複数のトレンチ２０が設けられている。複数のトレンチ２０のいずれかは、ドリフト層１１の主面に対して垂直な方向からみて第１の方向に延在している。複数のトレンチ２０の他のいずれかは、ドリフト層１１の主面に対して垂直な方向からみて第１の方向に対して略垂直な第２の方向に延在している。そして、複数のトレンチ２０の前記いずれかと、複数のトレンチ２０の前記他のいずれかと、は、互いに交差している。このようにトレンチ２０は、網目状（メッシュ状）に連通している。
【００６２】
網目状のトレンチ２０によって取り囲まれた領域５０の形状は、ドリフト層１１の主面に対して垂直な方向からみて四角形である。このほか、領域５０の形状を三角形、六角形、円形とする場合も本実施の形態に含まれる。トレンチ２０内に設けられたゲート電極２６は、ドリフト層１１の主面に対して垂直な方向からみて、網目状に連通している。例えば、ゲート電極２６は、ドリフト層１１の主面に対して垂直な方向からみて、第１の方向および第１の方向に対して略垂直な第２の方向に連通している。
【００６３】
網目のピッチは、半導体装置１のトレンチ２０のピッチと同じである。すなわち、ドリフト層１１の主面に対して垂直な方向からみた場合のトレンチ２０の縦横に走るピッチは、半導体装置１のトレンチ２０のピッチと同じである。ゲート電極２６の下側に設けられたフィールドプレート電極２２についても、ドリフト層１１の主面に対して垂直な方向からみて、網目状に連通している（表示せず）。
【００６４】
半導体装置３においては、ドリフト層１１の主面に対して垂直な方向からみて、網目状のトレンチ２０で取り囲まれた領域にトレンチ３０が配置されている。トレンチ３０内には、ゲート電極３２が設けられている。
【００６５】
網目状に連通したゲート電極２６は、半導体装置３の端部において、ゲートコンタクト９０を経由して、共通のゲート配線９２に接続されている。それぞれのゲート電極３２は、ゲートコンタクト９１を経由して、ゲート配線９２に接続されている。それぞれのフィールドプレート電極２２は、フィールドプレート電極２２の端部において、ゲートコンタクト９３を経由して、共通のフィールドプレート配線９４に接続されている。
【００６６】
半導体装置３のスイッチングオン時には、ゲート電極２６に閾値電圧以上の電圧が印加されると、ゲート絶縁膜２５を介してゲート電極２６が対向するベース領域１２に、チャネルが形成される。さらに、ゲート電極３２に閾値電圧以上の電圧が印加されると、ゲート絶縁膜３１を介してゲート電極３２が対向するベース領域１２に、チャネルが形成される。半導体装置３では、トレンチ２０が網目状に設けられているので、半導体装置１よりもチャネル密度が増加する。従って、半導体装置３のオン抵抗は、半導体装置１のオン抵抗よりもさらに低下する。また、トレンチ２０で取り囲まれた領域に、トレンチ３０を複数配置することにより（図示しない）、半導体装置３のオン抵抗は、さらに低下する。
【００６７】
（第４の実施の形態）  
図１５は、第４の実施の形態に係る半導体装置の要部模式図であり、（ａ）は、要部斜視模式図、（ｂ）は、要部平面模式図である。図１５（ａ）では、ソース電極８１が表示されていない。
【００６８】
半導体装置４においては、ドリフト層１１の主面に対して垂直な方向からみて、複数のトレンチ３０が設けられている。複数の第２トレンチのいずれかは、第１の方向に延在している。複数の第２トレンチの他のいずれかは、第１の方向に対して略垂直な第２の方向に延在している。そして、複数のトレンチ３０の前記いずれかと、複数のトレンチ３０の前記他のいずれかと、は、交差している。さらに、複数のトレンチ３０の前記いずれかは、複数のトレンチ２０の前記他のいずれかに交差している。複数のトレンチ３０の前記他のいずれかは、複数のトレンチ２０のいずれかに交差している。すなわち、第１の方向に延在するトレンチ３０は、第２の方向に延在するトレンチ２０に交差している。第２の方向に延在するトレンチ３０は、第１の方向に延在するトレンチ２０に交差している。
【００６９】
網目状のトレンチ２０およびトレンチ３０によって取り囲まれた領域５１の形状は、ドリフト層１１の主面に対して垂直な方向からみて四角形である。このほか、領域５１の形状を三角形、六角形、円形とする場合も本実施の形態に含まれる。ゲート電極２６およびゲート電極３２は、ドリフト層１１の主面に対して垂直な方向からみて、網目状に連通している。例えば、ゲート電極２６およびゲート電極３２は、ドリフト層１１の主面に対して垂直な方向からみて、第１の方向および第２の方向に連通している。ドリフト層１１の主面に対して垂直な方向からみた場合のトレンチ２０の縦横に走るピッチは、半導体装置１のトレンチ２０のピッチと同じである。ゲート電極２６の下側に設けられたフィールドプレート電極２２についても、ドリフト層１１の主面に対して垂直な方向からみて、網目状に連通している（表示せず）。
【００７０】
網目状に連通したゲート電極２６およびゲート電極３２は、半導体装置４の端部において、ゲートコンタクト９０を経由して、共通のゲート配線９２に接続されている。それぞれのフィールドプレート電極２２は、フィールドプレート電極２２の端部において、ゲートコンタクト９３を経由して、共通のフィールドプレート配線９４に接続されている。
【００７１】
半導体装置４のスイッチングオン時には、ゲート電極２６に閾値電圧以上の電圧が印加されると、ゲート絶縁膜２５を介してゲート電極２６が対向するベース領域１２に、チャネルが形成される。さらに、ゲート電極３２に閾値電圧以上の電圧が印加されると、ゲート絶縁膜３１を介してゲート電極３２が対向するベース領域１２に、チャネルが形成される。半導体装置４では、トレンチ２０およびトレンチ３０が網目状に連通しているので、半導体装置３よりもチャネル密度がさらに増加する。従って、半導体装置４のオン抵抗は、半導体装置３のオン抵抗よりもさらに低下する。
【００７２】
また、トレンチ２０によって挟まれたトレンチ３０を半導体装置２のように複数設けることにより（図示しない）、半導体装置４のオン抵抗は、さらに低下する。また、このような構造であれば、ゲート配線の構造が半導体装置３よりも簡略になる。
【００７３】
第３および第４の実施の形態においては、半導体基板であるドレイン層１０の主面が（１００）面である場合、ドリフト層１１の主面に対して垂直な方向からみた場合の領域５０、５１の平面形状を四角形とすることにより、例えば、４つの等価な｛１００｝面をチャネル面とすることができる。また、半導体基板であるドレイン層１０の主面が（１１１）面である場合、上述した領域５０、５１の平面形状を三角形とすることにより、３つの等価な面がチャネル面を構成する。平面形状が三角形、四角形の領域５０、５１を用いる場合、トレンチの角に局所的な電界集中が生じる可能性があるが、このような場合は、領域５０、５１の平面形状を六角形、円形にすることにより電界集中が緩和されて、ゲート酸化膜３１の耐圧がより向上する。
【００７４】
（第５の実施の形態）  
図１６は、第５の実施の形態に係る半導体装置の要部模式図であり、（ａ）は、（ｂ）のＸ−Ｙ位置における要部断面模式図、（ｂ）は、（ａ）のＡ−Ｂ切断面を上からみた要部平面模式図である。
【００７５】
半導体装置５は、上下電極構造のパワーＭＯＳＦＥＴであり、図１６（ａ）に示すように、ドレイン層１０と、ドレイン層１０の上に設けられたドリフト層１１と、ドリフト層１１の上に設けられたｐ形のベース領域１２と、を備える。ベース領域１２の表面には、ソース領域１３が設けられている。
【００７６】
半導体装置５においては、ソース領域１３の表面からベース領域１２を貫通して、ドリフト層１１に接する複数のトレンチ２０が設けられている。トレンチ２０は、ドリフト層１１に接している。トレンチ２０内の下側には、フィールドプレート絶縁膜２１を介してフィールドプレート電極２２が設けられている。フィールドプレート電極２２の上には、コンタクト領域４０が設けられている。コンタクト領域４０の下端は、ベース領域１２の下端よりも高い位置にある。コンタクト領域４０は、フィールドプレート電極２２に接続されている。
【００７７】
それぞれのトレンチ２０どうしのあいだには、ソース領域１３の表面からベース領域１２を貫通して、ドリフト層１１に接するトレンチ３０が設けられている。トレンチ３０内には、ゲート絶縁膜３１を介してゲート電極３２が設けられている。トレンチ３０の下端は、トレンチ２０の下端よりも浅い位置にある。トレンチ２０と、トレンチ３０とは、ベース領域１２の表面と略平行な方向に、交互に配置されている。
【００７８】
ドレイン層１０は、ドレイン電極８０に接続されている。ソース領域１３と、コンタクト領域４０と、には、ソース電極８１が接続されている。
【００７９】
ドリフト層１１の主面に対して垂直な方向からみて、トレンチ２０およびトレンチ３０は、図１６（ｂ）に示すように、第１の方向に延在している。その結果、コンタクト領域４０、コンタクト領域４０の下側のフィールドプレート電極２２、およびゲート電極３２は、それぞれ略平行に、ストライプ状に延在している。
【００８０】
それぞれのゲート電極３２は、ゲート電極３２の端部において、ゲートコンタクト９１を経由して、ゲート配線９２に接続されている。それぞれのフィールドプレート電極２２（コンタクト領域４０）は、フィールドプレート電極２２の端部において、ゲートコンタクト９３を経由して、共通のフィールドプレート配線９４に接続されている。
【００８１】
トレンチ２０のピッチは、例えば、０．６μｍ（ミクロン）を下限値とする。トレンチ２０のピッチが０．６μｍのとき、ドリフト層１１の不純物濃度は、１×１０１７（ａｔｏｍｓ／ｃｍ３）以下に設計されている。トレンチ２０のピッチの最小値は、０．６μｍである。ドリフト層１１の不純物濃度の最大値は、１×１０１７（ａｔｏｍｓ／ｃｍ３）である。半導体装置５においては、このピッチのトレンチ２０のあいだのドリフト層１１内に、さらにトレンチ３０が設けられている。  
コンタクト領域４０の材質は、例えば、アルミニウム（Ａｌ）、銅（Ｃｕ）、タングステン（Ｗ）、ポリシリコン等である。
【００８２】
半導体装置５のスイッチングオン時には、ゲート電極３２に閾値電圧以上の電圧が印加されると、ゲート絶縁膜３１を介してゲート電極３２が対向するベース領域１２に、チャネルが形成される。
【００８３】
また、半導体装置５のスイッチングオフ時には、フィールドプレート電極２２が設けられた結果、ドリフト層１１の不純物による空間電荷（正電荷）が生じても、空間電荷と、フィールドプレート電極２２の表面に誘起される負電荷と、が打ち消し合うため、ドリフト層１１が広い範囲にわたり空乏化する。これにより、半導体装置５においては、トレンチ２０と、ドリフト層１１との界面から、ドリフト層１１側に空乏層が延び易くなる。延びた空乏層は、互いに繋がってドリフト層１１全体が空乏化する。その結果、半導体装置５は、ドリフト層１１の不純物濃度を高く設定しても、高耐圧を維持する。
【００８４】
また、半導体装置５によれば、半導体装置５のアバランシェ降伏時に発生するキャリアをコンタクト領域４０を介して効率よく引き抜くことができる。
【００８５】
また、半導体装置５によれば、フィールドプレート電極２２は、コンタクト領域４０に接続されているので、フィールドプレート電極２２をソース電極８１に電気的に接続する配線を半導体装置５内に引き回す必要がなくなる。  
なお、半導体装置５においては、図１３に示した実施の形態のように、トレンチ２０どうしのあいだにおいて、トレンチ３０が複数設けられた実施の形態も含む。
【００８６】
（第６の実施の形態）  
図１７は、第６の実施の形態に係る半導体装置の要部模式図であり、（ａ）は、要部斜視模式図、（ｂ）は、要部平面模式図である。図１７（ａ）には、ソース電極８１が表示されていない。
【００８７】
半導体装置６においては、ドリフト層１１の主面に対して垂直な方向からみて、複数のトレンチ３０のいずれかは、第１の方向に延在している。複数のトレンチ３０の他のいずれかは、ドリフト層１１の主面に対して垂直な方向からみて、第１の方向に対して略垂直な第２の方向に延在している。そして、複数のトレンチ３０の前記いずれかと、複数のトレンチ３０の前記他のいずれかと、は、交差している。このように、トレンチ３０は、網目状に連通している。
【００８８】
網目状のトレンチ３０によって取り囲まれた領域５２の形状は、ドリフト層１１の主面に対して垂直な方向からみて四角形である。このほか、領域５２の形状を三角形、六角形、円形とする場合も本実施の形態に含まれる。領域５２は、ドリフト層１１の主面に対して垂直な方向からみて、格子状（碁盤目状）に配置されている。この領域５２内に、トレンチ２０が設けられている。トレンチ２０の縦横に走るピッチは、半導体装置５のトレンチ２０のピッチと同じである。
【００８９】
トレンチ２０内において、フィールドプレート電極２２は、ゲート電極２６に接続されている。トレンチ３０内に設けられたゲート電極３２は、ドリフト層１１の主面に対して垂直な方向からみて、網目状に連通している。例えば、ゲート電極３２は、ドリフト層１１の主面に対して垂直な方向からみて、上述した第１の方向および第１の方向に対して略垂直な第２の方向に連通している。
【００９０】
半導体装置６のスイッチングオン時には、ゲート電極３２に閾値電圧以上の電圧が印加されると、ゲート絶縁膜３１を介してゲート電極３２が対向するベース領域１２に、チャネルが形成される。半導体装置６では、トレンチ３０が網目状に設けられているので、半導体装置５よりもチャネル密度が増加する。従って、半導体装置６のオン抵抗は、半導体装置５のオン抵抗よりもさらに低下する。
【００９１】
また、半導体装置６によれば、フィールドプレート電極２２がコンタクト領域４０を経由して、ソース電極８１に電気的に接続されるので、半導体装置６のゲート−ドレイン間容量が低減する。これにより、半導体装置６のスイッチング特性は向上する。フィールドプレート電極２２は、コンタクト領域４０に接続されているので、フィールドプレート電極２２をソース電極８１に電気的に接続する配線を半導体装置６内に引き回す必要がなくなる。
【００９２】
（第７の実施の形態）  
図１８は、第７の実施の形態の半導体装置に係る要部平面模式図であり、（ａ）は、第１の実施例の平面図、（ｂ）は、第２の実施例の平面図、（ｃ）は、第３の実施例の平面図、（ｄ）は、第４の実施例の平面図である。
【００９３】
図１（ａ）および図１６（ａ）に示す半導体装置のトレンチ２０、３０については、以下に示す平面形状のように変形してもよい。  
図１８（ａ）に示す半導体装置７Ａにおいては、トレンチ３０によって取り囲まれた領域５３の平面形状が四角形である。領域５３以外の部分においては、ドリフト層１１の主面に対して垂直な方向からみて、トレンチ３０が網目状に配置されている。網目状のトレンチ３０内には、ゲート電極３２が網目に沿うように二次元的に配置されている。
【００９４】
トレンチ３０によって取り囲まれた領域５３は、第１の方向に周期的に配置されている。ただし、第２の方向を列とすると、第１の方向の領域５３のピッチの位相は、一列ごとに１８０°ずれている。
【００９５】
図１８（ｂ）に示す半導体装置７Ｂにおいては、トレンチ３０によって取り囲まれた領域５４の平面形状が六角形である。領域５４以外の部分においては、ドリフト層１１の主面に対して垂直な方向からみて、トレンチ３０が網目状に配置されている。網目状のトレンチ３０内には、ゲート電極３２が網目に沿うように二次元的に配置されている。トレンチ３０によって取り囲まれた領域５４は、第１の方向に周期的に配置されている。ただし、第１の方向の領域５４のピッチの位相は、一列ごとに１８０°ずれている。
【００９６】
図１８（ｃ）に示す半導体装置７Ｃにおいては、トレンチ３０によって取り囲まれた領域５５の平面形状が円形である。領域５５以外の部分においては、ドリフト層１１の主面に対して垂直な方向からみて、トレンチ３０が網目状に配置されている。網目状のトレンチ３０内には、ゲート電極３２が網目に沿うように二次元的に配置されている。トレンチ３０によって取り囲まれた領域５５は、第２の方向に周期的に配置されている。ただし、第２の方向の領域５５のピッチの位相は、一列ごとに１８０°ずれている。
【００９７】
図１８（ｄ）に示す半導体装置７Ｄにおいては、トレンチ３０によって取り囲まれた領域５６の平面形状が三角形である。領域５６以外の部分においては、ドリフト層１１の主面に対して垂直な方向からみて、トレンチ３０が網目状に配置されている。網目状のトレンチ３０内には、ゲート電極３２が網目に沿うように二次元的に配置されている。三角形の領域５６が互いに対向する辺は、略平行であり、対向する距離は、略等しい。それぞれの領域５６の中心は、ハニカム形状の交点に位置している。
【００９８】
このように、トレンチ３０によって取り囲まれた領域の平面形状が三角形、四角形、六角形、円形のいずれかであることにより、ドリフト層１１の主面に対して垂直な方向からみた場合のゲート電極２６においては、平面形状が三角形、四角形、六角形、円形のいずれかになる。あるいは、ゲート電極３２がゲート酸化膜３１を介して対向するチャネル領域は、ドリフト層１１の主面に対して垂直な方向からみて、三角形、四角形、六角形、円形のいずれかになる。このような半導体装置７Ａ〜７Ｄも本実施の形態に含まれる。
【００９９】
その結果、半導体装置７Ａ〜７Ｄにおいては、半導体基板であるドレイン層１０の主面が（１００）面である場合、ドリフト層１１の主面に対して垂直な方向からみた場合の領域５２、５３の平面形状を四角形とすることにより、例えば、４つの等価な｛１００｝面をチャネル面とすることができる。また、半導体基板であるドレイン層１０の主面が（１１１）面である場合、上述した領域５６の平面形状を三角形とすることにより、３つの等価な面がチャネル面を構成する。平面形状が三角形、四角形である領域５２、５３、５６を用いる場合、トレンチの角に局所的な電界集中が生じる可能性があるが、このような場合は、領域５４、５５のように、その平面形状を六角形、円形にすることにより電界集中が緩和されて、ゲート酸化膜３１の耐圧がより向上する。
【０１００】
以上、具体例を参照しつつ本実施の形態について説明した。しかし、本実施の形態はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、本実施の形態の特徴を備えている限り、本実施の形態の範囲に包含される。さらに、前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することもできる。また、それぞれの実施の形態において例示した図、その説明については、それぞれが独立した形態ではなく適宜複合することができる。
【符号の説明】
【０１０１】
１、２、３、４、５、６、７Ａ、７Ｂ、７Ｃ、７Ｄ、１００  半導体装置
１０  ドレイン層
１１  ドリフト層
１２  ベース領域
１３  ソース領域
２０  トレンチ（第１のトレンチ）
２１  フィールドプレート絶縁膜
２２  フィールドプレート電極
２２Ａ  ポリシリコン層
２５  ゲート絶縁膜
２６  ゲート電極
３０  トレンチ（第２のトレンチ）
３１  ゲート絶縁膜
３２  ゲート電極
３５  ポリシリコン層
４０  コンタクト領域
５０、５１、５２、５３、５４、５５、５６  領域
８０  ドレイン電極
８１  ソース電極
９０  ゲートコンタクト
９１  ゲートコンタクト
９２  ゲート配線
９３  ゲートコンタクト
９４  フィールドプレート配線
９５  マスク
９６  マスク
９７  層間絶縁膜
【図１】
0005580150.tif 000002
【図２】
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【図３】
0005580150.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
0005580150.tif 000011
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
0005580150.tif 000017
【図１７】
0005580150.tif 000018
【図１８】
0005580150.tif 000019