【事件の表示】
　特願２０１５−　８５６２６「半導体装置」拒絶査定不服審判事件〔平成２７年　９月１７日出願公開，特開２０１５−１６５５８６，請求項の数（１）〕について，次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は，特許すべきものとする。
【理　由】
第１　手続の経緯
　本願は，平成２３年３月　９日を出願日とする特願２０１１−５０９９１号（国内優先権主張　平成２２年　３月１９日，以下，左の日を「本願優先日」という。）の出願の一部を平成２７年　４月２０日に新たに出願したものであって，その手続の経緯は以下のとおりである。
平成２７年　５月１８日　審査請求・上申書
平成２８年　３月１４日　拒絶理由通知
平成２８年　６月３０日　意見書
平成２８年１１日　１日　拒絶査定（以下，「原査定」という。）
平成２９年　２月　３日　審判請求・手続補正
平成２９年　５月　１日　上申書
平成２９年　９月１５日　拒絶理由通知（以下，「当審拒絶理由」という。）
平成２９年１１月１６日　意見書・補正書
　
第２　原査定の概要
　原査定の概要は次のとおりである。
（進歩性）この出願の下記の請求項に係る発明は，その出願前に日本国内又は外国において，頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて，その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。
●理由（特許法第２９条第２項）について
・請求項１−４
・引用文献等　Ａ，Ｂ
　出願人は，平成２８年　６月３０日付け意見書において『まず，引用発明Ａにおいて，第２のトランジスタの第２のチャネル形成領域に相当する書き込みトランジスタ（Ｔ２）のチャネル形成領域は，シリコン単結晶層４７を形成し，その後，ゲート絶縁膜４８，ゲート電極４９を形成し，ゲート電極をマスクとして不純物イオンを打ち込み，不純物領域５０１と５０２を形成しています（引用文献Ａ　第４項右上第１５行目〜同第１９行目，第６項右上第１３行〜第６項左下第１２行，図１（ａ），図４参照）。つまり，引用発明Ａの書き込みトランジスタ（Ｔ２）は，不純物イオンを打ち込むことで，第１導電型領域１０，１１又は不純物領域５０１，５０２に導電性を付与して，第１のトランジスタのゲート電極０又はゲート電極４４２と電気的な接続を可能にしています。
　そして，引用発明Ａには，半導体層としてシリコンを用いた時に，不純物を打ち込むことで導電性を付与することのみ記載されているだけで，半導体層に酸化物半導体を用いた時に，どのように導電性を付与するかは，一切記載も技術思想も開示されていません。
　次に，引用発明Ｂには，半導体層として酸化物半導体を用いた際に，酸化物半導体の導電率の制御について，成膜時の酸素分圧や，水素イオン注入を行い，酸化物半導体層全体の導電率の制御が記載されているのみで，酸化物半導体層の部分的な導電率の制御については一切記載も技術思想も開示されていません。
　つまり，引用発明Ｂでは，半導体層においては，チャネル形成領域もそれ以外の領域も同じ導電率を有する膜となっています。そのため，引用発明Ｂにおいて，チャネル形成領域以外に導電性を付与しようとすると，チャネル形成領域にも導電性が付与されてしまい，トランジスタとして機能しなくなってしまいます。逆に，チャネル形成領域に半導体特性を示す導電性を付与すると，チャネル形成領域以外の領域には導電性が付与されません。
　従って，引用発明Ａに，引用発明Ｂの酸化物半導体を組み合わせてしまうと，引用発明Ａの書き込みトランジスタ（Ｔ２）と，第１のトランジスタのゲート電極との電気的な接続が不可能になる，若しくは，書き込みトランジスタ（Ｔ２）が機能しなくなるので，当業者は引用発明Ａに引用発明Ｂの構成を採用する事はしないものと思料します。』旨，主張している。
　しかし，引用文献Ｂの段落０１２９に，「また，ソース電極１３，ドレイン電極１４，ゲート電極１５の材料は，良好な電気伝導性とチャネル層への電気接続を可能とするものであれば特にこだわらない。」とあるように，酸化物半導体からなるチャネル層と電極とが電気接続が可能であることが記載されており，引用発明Ａにおける第２のトランジスタとして，引用発明Ｂの酸化物半導体を用いたトランジスタを採用した際に，第１のトランジスタのゲート電極と第２のトランジスタのソース電極又はドレイン電極を電気的に接続することは当業者ならば容易である。
　したがって，出願人の主張は，採用できない。
　よって，請求項１−４に係る発明は，引用文献Ａ，Ｂに記載された発明に基づいて，当業者であれば容易になし得たものであるから，依然として，特許法第２９条第２項の規定により特許を受けることができない。
　　　　　　　　　　　　＜引用文献等一覧＞
Ａ．特開昭６２−２７４７７３号公報
Ｂ．特開２００７−１０３９１８号公報
第３　当審拒絶理由の概要
　当審拒絶理由の概要はつぎのとおりである。
１．（サポート要件）本件出願は，特許請求の範囲の記載が下記の点で不備のため，特許法第３６条第６項第１号に規定する要件を満たしていない。  
２．（進歩性）この出願の下記の請求項に係る発明は，その出願前に日本国内又は外国において，頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて，その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。 
　　　　　記　　　（引用文献等については引用文献等一覧参照） 
・理由　１（サポート要件） 
・請求項　１
　請求項１に係る発明において「第２のトランジスタのオフ電流は，ドレイン電圧＋１Ｖのとき，ゲート電圧が−５Ｖから−２０Ｖの範囲で，１×１０−１８Ａ／μｍであること」という点は，明細書段落【０１７５】の「高純度化された酸化物半導体を用いたトランジスタのオフ電流が十分に小さいことを考慮して，チャネル幅Ｗが１ｍと十分に大きいトランジスタを用意してオフ電流の測定を行った。チャネル幅Ｗが１ｍのトランジスタのオフ電流を測定した結果を図１１に示す。図１１において，横軸はゲート電圧ＶＧ，縦軸はドレイン電流ＩＤである。ドレイン電圧ＶＤが＋１Ｖまたは＋１０Ｖの場合，ゲート電圧ＶＧが−５Ｖから−２０Ｖの範囲では，トランジスタのオフ電流は，検出限界である１×１０−１２Ａ以下であることがわかった。また，トランジスタのオフ電流（ここでは，単位チャネル幅（１μｍ）あたりの値）は１ａＡ／μｍ（１×１０−１８Ａ／μｍ）以下となることがわかった。」という記載を根拠とするものと認められる。
　しかし，当該記載は，請求項１に係る「半導体装置」とは異なるサイズのトランジスタを用いた測定器の検出限界値を示しているに過ぎず，「第２のトランジスタ」のオフ電流特性とは無関係な値である。
　したがって，請求項１における記載されたオフ電流特性の範囲の第２のトランジスタに関する記載は明細書になく，サポート要件を満たさない。 
・理由　２　（進歩性）
・請求項　１
・引用文献　１−３
・備考 
　引用文献１の，特に第１図（ｃ）には，トランジスタＴ１（請求項１において「第１のトランジスタ」に相当。また，引用文献１の第４頁左下欄２０行〜同頁右上欄１行には，トランジスタＴ１はｐチャネルとしてもよいことが記載されている。），トランジスタＴ２（請求項１において，下記相違点を除き「第２のトランジスタ」という点で一致），絶縁膜２０を介してトランジスタＴ１のゲート電極と基準電位線１８をオーバラップされたキャパシタ（請求項１の「容量素子」に相当），ゲート電極０（請求項１において「第１の導電層」に相当），半導体薄膜９（請求項１において，下記相違点を除き「第２の導電層」と一致），基準電位線１８（請求項３において「第３の導電層」）からなり，ゲート電極０と半導体薄膜９，半導体薄膜９と基準電位線１８とは，各々重なる領域を有する半導体装置が開示されている。
　請求項１に係る発明と引用文献１に記載された発明とを対比すると以下の点で相違する。
　相違点 
　請求項１に係る発明では，第２のトランジスタは，Ｉｎと，Ｇａと，Ｚｎとを有する酸化物半導体で，オフ電流は，ドレイン＋１Ｖのとき，ゲート電圧が−５Ｖから−２０Ｖの範囲で１×１０−１８Ａ／μｍであるのに対して，引用文献１に記載された発明では，トランジスタＴ２はシリコントランジスタであり，オフ電流特性について明記されていない点。
　以下，前記相違点について検討する。 
　引用文献２の，特に，【００４８】及び図８には，２つのトランジスタと容量素子から構成されるメモリ素子において，スイッチングトランジスタ１０１（請求項１において「第２のトランジスタ」に相当。）のオフ電流特性として１０−１８Ａ以下程度が目安となることが記載されており，また，引用文献３の，特に，【００６０】〜【００６４】には，Ｉｎと，Ｇａと，Ｚｎとを有する酸化物半導体をチャネル層に用いたトランジスタのチャネルリーク電流値は１０−１８Ａ以下程度に抑えられることが記載されている。 
　したがって，引用発明１において，トランジスタＴ２のリーク電流を低減するために，引用文献２及び引用文献３に記載されたオフリーク電流特性を有するＩｎと，Ｇａと，Ｚｎとを有する酸化物半導体を採用する事は，当業者が容易に想到し得た事項である。 
　　　　　　　　　　　引　用　文　献　等　一　覧 
１．特開昭６２−２７４７７３号公報（原査定の引用文献Ａ） 
２．特開２００２−３６８２２６号公報 
３．特開２００９−２７７７０２号公報 
第４　本願発明
　本願の請求項１に係る発明（以下，「本願発明」という。）は，平成２９年１１月１６日付けの手続補正で補正された請求項１に記載された事項により特定される発明であり，以下のとおりの発明である。（下線は当審において付加した。以下同じ。）
「【請求項１】
　第１のトランジスタと，第２のトランジスタと，容量素子，第１の導電層と，第２の導電層と，第３の導電層とを有し，
　前記第２のトランジスタのソース電極又はドレイン電極の一方は，前記容量素子の一方の電極と，前記第１のトランジスタのゲート電極と電気的に接続され，
　前記第１のトランジスタは，第１のチャネル形成領域を有し，
　前記第２のトランジスタは，第２のチャネル形成領域を有し，
　前記第１のチャネル形成領域と，前記第２のチャネル形成領域とは，互いに異なる半導体材料を有し，
　前記第１のトランジスタは，ｐチャネル型のトランジスタであり，
　前記第２のトランジスタは，Ｉｎと，Ｇａと，Ｚｎと，を有する酸化物半導体を有し，
　前記第１の導電層は，前記第１のトランジスタのゲート電極として機能する領域を有し，
　前記第２の導電層は，前記第２のトランジスタのソース電極又はドレイン電極の一方として機能する領域を有し，
　前記第３の導電層は，前記容量素子の他方の電極として機能する領域を有し，
　前記第１の導電層は，前記第２の導電層と重なる領域を有し，
　前記第２の導電層は，前記第３の導電層と重なる領域を有し，
　前記第２のトランジスタのオフ電流は
，１０ｚＡ
第５　引用文献，引用発明等
１　原査定の引用文献Ａについて
　原査定の拒絶の理由で引用された，特開昭６２−２７４７７３号公報（以下，「引用文献Ａ」という。）は，当審拒絶理由の拒絶の理由で引用された引用文献１と同一であるから，詳細については，後記第５の３に記載する。
２　原査定の引用文献Ｂについて
（１）引用文献Ｂの記載事項
　原査定の拒絶の理由で引用された，特開２００７−１０３９１８号公報，（以下，「引用文献Ｂ」という。）には，図面とともに，次の記載がある。
ア　「【技術分野】
【０００１】
　本発明は，
アモルファス酸化物からなる膜をチャネル層とした，表示デバイスなどに応用可能なトランジスタ特性を有する電界効果型トランジスタ
イ　「【０１２５】
　このような
水素原子を含有したアモルファス酸化物を薄膜トランジスタのチャネル層に適用すること
ウ　「【０１３７】
　具体的に，
本実施形態に適用できるアモルファス材料は以下にあげる酸化物である。Ｇａ−Ｉｎ−Ｚｎ酸化物，
エ　「【０１８９】
　
トランジスタのオン・オフ比は，１０
６
超であった。
（２）引用文献Ｂ発明
　前記（１）より，引用文献Ｂには次の発明（以下，「引用発明Ｂ」という。）が記載されていると認められる。
　Ｇａ−Ｉｎ−Ｚｎ酸化物をチャネル層に用い，オン・オフ比は，１０６超である薄膜トランジスタ。
３　引用文献１について
（１）引用文献１の記載事項
　当審拒絶理由で引用された，特開昭６２−２７４７７３号公報（以下，「引用文献１」という。）には，図面とともに，次の記載がある。なお，引用文献１は，原査定の拒絶の理由で引用された前記引用文献Ａと同一である。
ア　「〔産業上の利用分野〕
　本発明は
三次元構造を有するＭＯＳトランジスタを用いた半導体記憶装置
　更に本発明では，集積度と信頼性の向上に好適な層間コンタクト構造に関する。
〔従来の技術〕
　従来より，
ＭＯＳトランジスタを用いたダイナミック型のランダムアクセスメモリセル
メモリ情報はトランジスタＴ２を介してデータ線２１から書き込まれ，トランジスタＴ１のゲート容量Ｃｇに電荷の形で貯えられる。またＣｇに貯えられた電荷に応じてＴ１はオン／オフする
イ　「〔問題点を解決するための手段〕
　上記目的は，三次元的に積層化された
書き込みトランジスタＴ２の導電型と，下層の二つのトランジスタＴ１，
の導電型を互いに異なるものにすること
　第１図（ａ）に，本発明による
トランジスタ型メモリセルの基本的構造
ゲート電極０，絶縁膜７，第２導電型領域３，４から成る増幅機能を持ったトランジスタＴ１
トランジスタＴ１
上には第２導電型半導体薄膜９が形成され，ゲート電極１４，絶縁膜１３，第１導電型領域１０，１１から成る書き込みトランジスタＴ２
書き込みトランジスタＴ２は，ゲート電極０と電極配線１７を接続している。
記憶情報は，データ線１７から書き込みトランジスタＴ２を介して，トランジスタＴ１のゲート容量に書き込まれる。
　
第３図は，本発明による３トランジスタ型メモリセルの動作に必要な端子電圧（書き込みワード線，読み出しワード線，およびデータ線電位）を示したもの
（ｂ）はその逆の場合である。
　第１図（ｂ）および（ｃ）は，本発明による３トランジスタ型メモリセルにおいて，情報を蓄える蓄積ゲート容量値を増加させる工夫を施したものである。
　第１図（ｂ）は，基板１の主面上に第２導電型領域３および４を分断する溝１９を掘り，その側面および底面をトランジスタＴ１のチャネルとして用いることを特徴としている。Ｔ１のゲート電極０は，絶縁膜７を介して溝の中に埋め込まれているため，実効的なゲート面積が増大し，蓄積容量増加が実現されている。
　一方，第１図（ｃ）では，
絶縁膜２０を介して，トランジスタＴ１のゲート電極０と基準電位線である電極線１８をオーバーラップさせることにより，蓄積容量値の増大が可能になっている。
ウ　トランジスタＴ１は，第２導電型領域３，４をソース，ドレイン領域とする「第２導電型チャネルのトランジスタ」と認められ，トランジスタＴ２は，第１導電型領域１０，１１をソース，ドレイン領域とする「第１導電型チャネルのトランジスタ」と認められる点を考慮すると，図１（ｃ）には，以下の事項が記載されていると認められる。
　トランジスタＴ１と，トランジスタＴ２と，トランジスタＴ１のゲート容量Ｃｇ，ゲート電極０，第２導電型半導体薄膜９に形成された第１導電型領域１１，基準電位線１８とを有し，
　前記トランジスタＴ２のソース電極又はドレイン電極の一方は，前記トランジスタＴ１のゲート容量Ｃｇの一方の電極と，前記トランジスタＴ１のゲート電極と電気的に接続され，
　前記トランジスタＴ１は，第２導電型チャネルのトランジスタであり，
　前記トランジスタＴ２は，第１導電型チャネルのトランジスタであり，
　前記ゲート電極０は，前記トランジスタＴ１のゲート電極として機能する領域を有し，
　前記第１導電型領域１１は，前記トランジスタＴ２のソース電極又はドレイン電極の一方として機能する領域を有し，
　前記基準電位線１８は，第１導電型領域１１とオーバラップする領域でトランジスタＴ１のゲート容量Ｃｇの他方の電極として機能する領域を有し，
　前記ゲート電極０は，前記第１導電型領域１１と重なる領域を有し，
　前記第１導電型領域１１は，前記基準電位線１８と重なる領域を有する，半導体記憶装置。
エ　図２には，以下の事項が記載されていると認められる。
　トランジスタＴ１と，トランジスタＴ２と，トランジスタＴ１のゲート容量Ｃｇを含む３トランジスタメモリセルにおいて，
　前記トランジスタＴ２のソース電極又はドレイン電極の一方は，前記ゲート容量Ｃｇの一方の電極と，前記トランジスタＴ１のゲート電極と電気的に接続されていることを含む，３トランジスタメモリセル。
オ　図３（ｂ）には，以下の事項が記載されていると認められる。
　３トランジスタメモリセルにおいて，トランジスタＴ１，Ｔ３がＰチャネル，トランジスタＴ２がＮチャネルの場合のメモリセルの動作に必要な端子電圧。
（２）引用発明１
　前記（１）より，トランジスタＴ１とトランジスタＴ２の導電型について前記（１）イ，オの記載を考慮すると，「第１導電型」が「ｎ型」，「第２導電型」が「ｐ型」と解されるので，引用文献１には次の発明（以下，「引用発明１」という。）が記載されていると認められる。
　トランジスタＴ１と，トランジスタＴ２と，トランジスタＴ１のゲート容量Ｃｇ，ゲート電極０，第２導電型半導体薄膜９に形成された第１導電型領域１１，基準電位線１８とを有し，
　前記トランジスタＴ２のソース電極又はドレイン電極の一方は，前記トランジスタＴ１のゲート容量Ｃｇの一方の電極と，前記トランジスタＴ１のゲート電極０と電気的に接続され，
　前記トランジスタＴ１は，ｐチャネル型のトランジスタであり，
　前記トランジスタＴ２は，ｎチャネル型のトランジスタであり，
　前記ゲート電極０は，前記トランジスタＴ１のゲート電極として機能する領域を有し，
　前記第１導電型領域１１は，前記トランジスタＴ２のソース電極又はドレイン電極の一方として機能する領域を有し，
　前記基準電位線１８は，第１導電型領域１１とオーバラップする領域でトランジスタＴ１のゲート容量Ｃｇの他方の電極として機能する領域を有し，
　前記ゲート電極０は，前記第１導電型領域１１と重なる領域を有し，
　前記第１導電型領域１１は，前記基準電位線１８と重なる領域を有する半導体記憶装置。
４　引用文献２について
（１）引用文献２の記載事項
　当審拒絶理由で引用された，特開２００２−３６８２２６号公報（以下，「引用文献２」という。）には，図面とともに，次の記載がある。
ア　「【０００１】
【発明の属する技術分野】本発明は，
半導体装置，半導体記憶装置
多結晶シリコンからなるチャネルをもつ電界効果トランジスタ及び上記電界効果トランジスタを用いたメモリ素子
イ　「【００４６】まず，本実施の形態２の
半導体記憶装置
半導体記憶装置は，実施の形態１の半導体装置をスイッチングトランジスタとして用いたメモリ素子である。
メモリ素子は，第２の電界効果トランジスタとしてのスイッチングトランジスタ１０１と，第１の電界効果トランジスタとしての読み出しトランジスタ１０２との２個の電界効果トランジスタで構成されている。読出しトランジスタ１０２には浮遊ノードである電荷蓄積ノード１２３があり，電荷蓄積ノード１２３にはスイッチングトランジスタ１０１が接続され，更に第２のビット線としての書込みビット線１１３に接続されている。スイッチングトランジスタ１０１のゲート電極は第２のワード線としての書込みワード線１１１に接続され，読出しトランジスタ１０２のゲート電極は第１のワード線としての読出しワード線１１２に接続されている。読出しトランジスタ１０２のソース電極及びドレイン電極は，それぞれ電源線１１４及び読出しビット線（第１のビット線）１１５に接続されている。多結晶シリコン薄膜１３５（図５参照）は，電荷蓄積ノード（スイッチングトランジスタのソース領域またはドレイン領域の一方）１２３，スイッチングトランジスタのチャネル領域１２２，及びスイッチングトランジスタのソース領域またはドレイン領域の他方１２１を構成する。
Ｃ１
電荷蓄積ノード１２３と，読み出しワード線１１２に接続された読み出しトランジスタ１０２のゲート電極との間の静電容量
ウ　「【００４８】
スイッチングトランジスタ１０１のチャネル領域１２２は多結晶シリコンからなる。チャネル領域１２２の厚さＴが５ｎｍ以下であれば，スイッチングトランジスタのオフリークは１０
−１８
Ａ以下に抑えられる
エ　図８には，以下の事項が記載されていると認められる。
　第１の電界効果トランジスタ１０２，スイッチングトランジスタ１０１，電荷蓄積ノード１２３と読み出しワード線１１２に接続された読み出しトランジスタ１０２のゲート電極との間の静電容量Ｃ１とを備えたメモリ素子。
（２）引用発明２
　前記（１）ウの「オフリーク」は，本願発明の「オフ電流」と同義であるから，前記（１）より，引用文献２には次の発明（以下，「引用発明２」という。）が記載されていると認められる。
　
　第１の電界効果トランジスタ１０２，スイッチングトランジスタ１０１，電荷蓄積ノード１２３と読み出しワード線１１２に接続された読み出しトランジスタ１０２のゲート電極との間の静電容量Ｃ１とを備えたメモリ素子において，多結晶シリコン薄膜１３５からなるスイッチングトランジスタ１０１のチャネル領域１２２の厚みを５ｎｍ以下とすることでスイッチングトランジスタのオフ電流を１０−１８Ａ程度以下に抑える技術。
５　引用文献３について
（１）引用文献３の記載事項
　当審拒絶理由で引用された，特開２００９−２７７７０２号公報（以下，「引用文献３」という。）には，図面とともに，次の記載がある。
ア　「【技術分野】
【０００１】
　本発明は，半導体を利用した半導体素子の閾値電圧の制御方法に関する。」
イ　「【００６０】
　さらに，
半導体がＴＦＴのチャネル層に用いられる場合
チャネルリーク電流Ｉｏｆｆ
【００６１】
Ｉｏｆｆ＝ｑ（ｎｉ（μｅ＋μｈ））・（Ｗ／Ｌ）・ｄ・Ｖｄｓ
【００６２】
　ここで，ｑは素電荷である。ｎｉは真性キャリア密度＝（ＮｃＮｖ）１／２・ｅｘｐ（−Ｅｇ／２ｋＴ）［Ｎｃ：伝導帯端の状態密度，Ｎｖ：価電子帯端の状態密度，Ｅｇ：バンドギャップ，ｋ：ボルツマン定数，Ｔ：絶対温度］である。μｅは電子のドリフト移動度である。μｈはホールのドリフト移動度である。ＷはＴＦＴのチャネル幅である。ＬはＴＦＴのチャネル長である。ｄはチャネル層の厚さである。ＶｄｓはＴＦＴのドレイン−ソース電圧である。
【００６３】
　上式によりＩｏｆｆのＥｇに対する依存性を見積もる。ｄ＝２０ｎｍ，Ｗ／Ｌ＝４とし，Ｅｇ以外の材料定数をすべて単結晶シリコンにおけるものを用いると，Ｅｇが２ｅＶ程度よりも大きければ
Ｉｏｆｆを１０
−１８
Ａ程度以下に抑えることができる。
【００６４】
　さらに，
Ｉｎ，Ｇａ，Ｚｎ，Ｓｎのうち少なくともいずれかを含むワイドギャップ半導体は，上記の条件をすべて満たすため好ましい。具体的には，Ｉｎ−Ｇａ−Ｚｎ−Ｏ（ＩＧＺＯ）などの酸化物半導体
（２）引用発明３
　前記（１）イにおいて「チャネルリーク電流Ｉｏｆｆ」は，本願発明の「オフ電流」と同義であるから，前記（１）より，当審引用文献３には次の発明（以下，「引用発明３」という。）が記載されていると認められる。
　Ｉｎ−Ｇａ−Ｚｎ−Ｏ（ＩＧＺＯ）などの酸化物半導体をチャネル層に用いたＴＦＴにおいて，オフ電流を１０−１８Ａ程度以下に抑えることができる技術。
第６　判断
１　本願発明の進歩性について
（１）本願発明と引用発明１の対比
ア　引用発明１の「トランジスタＴ１」，「トランジスタＴ２」は，各々本願発明の「第１のトランジスタ」，「第２のトランジスタ」に相当する。
イ　引用発明１の「トランジスタＴ１のゲート容量Ｃｇ」は，メモリすべき電荷を蓄積する容量として機能するから，本願発明の「容量素子」に相当する。
ウ　引用発明１の「ゲート電極０」は，トランジスタＴ１のゲートとして機能するから，本願発明の「第１の導電層」に相当し，前記アを考慮すると，本願発明の「第１の導電層は，第１のトランジスタのゲート電極として機能する領域を有し，」という点を満たす。
エ　引用発明１の「第２導電型半導体薄膜９に形成された第１導電型領域１１」は，トランジスタＴ２のソース電極又はドレイン電極の一方として機能する領域を有するから，本願発明の「第２の導電層」に相当し，前記アを考慮すると，本願発明の「第２の導電層は，第２のトランジスタのソース電極又はドレイン電極の一方として機能する領域を有し，」という点を満たす。
オ　引用発明１の「基準電位線１８」は，第１導電型領域１１とオーバラップする領域でトランジスタＴ１のゲート容量Ｃｇの他方の電極として機能する領域を有するので，本願発明の「第３の導電層」に相当し，前記イを考慮すると，本願発明の「第３の導電層は，容量素子の他方の電極として機能する領域を有し，」という点を満たす。
カ　引用発明１の「トランジスタＴ２のソース電極又はドレイン電極の一方は，トランジスタＴ１のゲート容量Ｃｇの一方の電極と，トランジスタＴ１のゲート電極０と電気的に接続され，」という点は，本願発明の「第２のトランジスタのソース電極又はドレイン電極の一方は，容量素子の一方の電極と，第１のトランジスタのゲート電極と電気的に接続され，」という点を満たす。
キ　引用発明１の「トランジスタＴ１は，ｐチャネル型のトランジスタ」，「トランジスタＴ２は，ｎチャネル型のトランジスタ」は，「ｐチャネル型」を「第１のチャネル形成領域」，「ｎチャネル型」を「第２のチャネル形成領域」に対応させると，各々本願発明の「第１のトランジスタは，第１のチャネル形成領域を有し，」，及び「第２のトランジスタは，第２のチャネル形成領域を有し，」という点を満たす。さらに，引用発明１の「トランジスタＴ１は，ｐチャネル型のトランジスタ」である点は，前記アを考慮すると，本願発明の「第１のトランジスタは，ｐチャネル型のトランジスタであり，」という点と一致する。
ク　引用発明１の「ゲート電極０は，第１導電型領域１１と重なる領域を有し，第１導電型領域１１は，前記基準電位線１８と重なる領域を有する」点は，前記ウないしオを考慮すると，本願発明の「第１の導電層は，第２の導電層と重なる領域を有し，第２の導電層は，前記第３の導電層と重なる領域を有する」という点を満たす。
ケ　引用発明１の「半導体記憶装置」は，半導体装置の一種であるから本願発明の「半導体装置」に相当する。
　そうすると，本願発明と引用発明１とは下記コの点で一致し，サの点で相違する。
コ　一致点
　「第１のトランジスタと，第２のトランジスタと，容量素子，第１の導電層と，第２の導電層と，第３の導電層とを有し，
　前記第２のトランジスタのソース電極又はドレイン電極の一方は，前記容量素子の一方の電極と，前記第１のトランジスタのゲート電極と電気的に接続され，
　前記第１のトランジスタは，第１のチャネル形成領域を有し，
　前記第２のトランジスタは，第２のチャネル形成領域を有し，
　前記第１のトランジスタは，ｐチャネル型のトランジスタであり，
　前記第１の導電層は，前記第１のトランジスタのゲート電極として機能する領域を有し，
　前記第２の導電層は，前記第２のトランジスタのソース電極又はドレイン電極の一方として機能する領域を有し，
　前記第３の導電層は，前記容量素子の他方の電極として機能する領域を有し，
　前記第１の導電層は，前記第２の導電層と重なる領域を有し，
　前記第２の導電層は，前記第３の導電層と重なる領域を有する，半導体装置。」
サ　相違点
（相違点１）
　本願発明では，第１のチャネル形成領域と，第２のチャネル形成領域とは，互いに異なる半導体材料を有し，第２のトランジスタは，Ｉｎと，Ｇａと，Ｚｎと，を有する酸化物半導体を有するのに対して，引用発明１では，この旨は明記されていない点。
（相違点２）　
　本願発明では，第２のトランジスタのオフ電流は，１０ｚＡ／μｍ以下であるのに対して，引用発明１では，第２のトランジスタのオフ電流について明記されていない点。
（２）相違点についての検討
　以下，相違点２について検討する。
　相違点２に関し，スイッチングトランジスタとして機能する第２のトランジスタのオフ電流特性について，引用発明２及び引用発明３には，１０−１８Ａ程度以下に抑える技術について開示されているものの，オフ電流として１０ｚＡ／μｍ以下という極微少の値まで小さくする点について，いずれの引用文献にも記載されておらず，また示唆もされてない。
　そして，当該オフ電流特性を有することにより，本願発明には以下の様な格別な効果を奏する。
　すなわち，酸化物半導体を用いたトランジスタはオフ電流が極めて小さいため，これを用いることにより極めて長期にわたり記憶内容を保持することが可能である。つまり，リフレッシュ動作が不要となるか，または，リフレッシュ動作の頻度を極めて低くすることが可能となるため，消費電力を十分に低減することができる。また，電力の供給がない場合（ただし，電位は固定されていることが望ましい）であっても，長期にわたって記憶内容を保持することが可能である。（本願明細書【００２６】参照）。
（３）まとめ
　したがって，本願発明は，他の相違点について検討するまでもなく，引用文献１ないし３に記載された発明に基づいて，当業者が容易に発明をすることができたとはいえない。
２　記載不備について
　請求項１に記載されていた「第１のトランジスタのオフ電流は，ドレイン電圧＋１Ｖのとき，ゲート電圧が−５Ｖから−２０Ｖの範囲で１×１０−１８Ａ／μｍであること」は平成２９年１１月１６日付けの補正により削除されて当審拒絶理由の理由１は解消した。
第７　原査定について
　平成２９年１１月１６日付けの補正により，補正後の請求項１は，「第２のトランジスタのオフ電流は，１０ｚＡ／μｍ以下であること」という技術的事項を有するものとなった。当該技術的事項は，原査定における引用文献Ａ（当審引用文献１）および引用文献Ｂに記載されておらず，本願優先日前における周知技術でもないので，本願発明は，当業者であっても，原査定における引用文献Ａおよび引用文献Ｂに基づいて容易に発明できたものではない。
　したがって，原査定の理由を維持することはできない。
第８　結言
　以上のとおりであるから，原査定の理由によっては，本願を拒絶することはできない。
　また，他に本願を拒絶すべき理由を発見しない。
　よって，結論のとおり審決する。