(57)【要約】  入力信号を保持記憶するとともに、入力信号に等しい出力と入力信号を反転した反転出力との出力タイミングを一致させること。この課題を解決するために、Ｎ型ＭＯＳ（１３０）およびＮ型ＭＯＳ（１４０）は、ゲート信号ＭＣＫによりそれぞれ反転データＤＸおよびデータＤのキーパ回路（１７０）への供給を制御する。Ｎ型ＭＯＳ（１７１）は、Ｎ型ＭＯＳ（１３０）およびＮ型ＭＯＳ（１４０）が非導通状態となる間に導通状態となり、キーパ回路（１７０）をラッチ回路として機能させる。Ｐ型ＭＯＳ（１７２）およびＮ型ＭＯＳ（１７３）は、データＤを入力とし、保持反転データＮ＿ＤＸを出力とするインバータ回路を構成している。Ｐ型ＭＯＳ（１７４）およびＮ型ＭＯＳ（１７５）は、反転データＤＸを入力とし、保持データＮ＿Ｄを出力とするインバータ回路を構成している。これらの２つのインバータ回路は、互いの入力と出力が接続されており環状になっている。
2008114380.tif 000002
【特許請求の範囲】
【請求項１】
データが入力され、ゲート端子に入力するクロック信号により導通が制御される第１のスイッチ手段と、
前記データを反転して反転データを出力する反転手段と、
前記反転データが入力され、ゲート端子に入力する前記クロック信号により前記第１のスイッチ手段と同時に導通が制御される第２のスイッチ手段と、
前記第１のスイッチ手段の出力端子と前記第２のスイッチ手段の出力端子とが接続され、前記データ及び前記反転データを保持するとともに、前記データと前記反転データとを同時に出力する保持手段とを有することを特徴とする記憶回路。
【請求項２】
前記保持手段は、
前記データと前記反転データとが入力されるとともに、いずれか一の入力が他の出力に接続されることにより環状に接続された２つのインバータと、
前記２つのインバータの接地端子に共通に接続され、ゲート端子に入力する前記クロック信号を反転したものである反転クロック信号の制御により、前記２つのインバータの接地端子を接地する第３のスイッチ手段とを有することを特徴とする請求項１記載の記憶回路。
【請求項３】
前記保持手段は、
前記データを取り出して出力する第１の出力手段と、
前記反転データを出力する第２の出力手段とを有することを特徴とする請求項１記載の記憶回路。
【請求項４】
前記第１乃至第３のスイッチ手段は、パストランジスタにより構成されることを特徴とする請求項１乃至３のいずれかに記載の記憶回路。
【請求項５】
前記パストランジスタは、ソース端子又はドレイン端子のいずれか一方を前記入力端子とし、他方を前記出力端子とすることを特徴とする請求項１乃至４のいずれかに記載の記憶回路。
【請求項６】
前記第１及び第２の出力手段は、インバータにより構成されることを特徴とする請求項３乃至５のいずれかに記載の記憶回路。
【請求項７】
ゲート端子に入力するクロック信号により導通が制御されることにより、データが入力される第１のスイッチ手段と、
前記データを反転して反転データを出力する反転手段と、
ゲート端子に入力する前記クロック信号により導通が制御されることにより、前記第１のスイッチ手段における前記データと同時に、前記反転データが入力される第２のスイッチ手段と、
前記第１のスイッチ手段の出力端子と前記第２のスイッチ手段の出力端子とが接続され、前記データ及び前記反転データを保持する保持手段と、
前記保持手段が保持する前記データが出力される第１の出力手段と、
前記第１の出力手段における前記データと同時に、前記保持手段が保持する前記反転データが出力される第２の出力手段とを有することを特徴とする記憶回路。
【請求項８】
前記保持手段は、
前記データと前記反転データとが入力されるとともに、いずれか一の入力が他の出力に接続されることにより環状に接続された２つのインバータと、
前記２つのインバータの接地端子に共通に接続され、ゲート端子に入力する前記クロック信号を反転したものである反転クロック信号の制御により、前記２つのインバータの接地端子を接地する第３のスイッチ手段とを有することを特徴とする請求項７記載の記憶回路。
【請求項９】
前記第１乃至第３のスイッチ手段は、パストランジスタにより構成されることを特徴とする請求項７又は８記載の記憶回路。
【請求項１０】
前記パストランジスタは、ソース端子又はドレイン端子のいずれか一方を前記入力端子とし、他方を前記出力端子とすることを特徴とする請求項７乃至９のいずれかに記載の記憶回路。
【請求項１１】
前記第１及び第２の出力手段は、インバータにより構成されることを特徴とする請求項７乃至１０のいずれかに記載の記憶回路。
【請求項１２】
環状に接続された第１の反転器と第２の反転器とを有するキーパ回路にデータを記憶する記憶方法において、
クロック信号の制御により、前記データと前記データを反転したものである反転データとを同時に前記キーパ回路に入力するステップと、
前記環状に接続された前記第１の反転器と前記第２の反転器とが、前記データと前記反転データとを交互に駆動することにより、前記キーパ回路に保持するステップと、
前記キーパ回路が保持する前記データと前記反転データとを取り出して出力するステップとを有することを特徴とする記憶方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、記憶回路および記憶方法に関し、特に、入力信号を保持記憶するとともに、入力信号に等しい出力と入力信号を反転した反転出力との出力タイミングを一致させることができる記憶回路および記憶方法に関する。
【背景技術】
【０００２】
一般に、入力信号を保持記憶する際には、ラッチ回路が使用される。ラッチ回路は、入力信号を反転するインバータやゲート電圧に応じて導通・非導通を切り替えるＭＯＳ（Metal  Oxide  Semiconductor）トランジスタなどから構成されている。近年では、例えば特許文献１に記載されたように、フォトダイオードによって得られる光信号を実装面積が小さいラッチ回路でラッチすることが検討されている。【０００３】
図６は、特許文献１に記載されたラッチ回路の構成を示す回路図である。同図に示すラッチ回路においては、フォトダイオード４０に入力された光信号がインバータ５０およびインバータ６０を含むループにラッチされる。【０００４】
具体的には、まず、ゲート信号ＭＣＫおよび反転ゲート信号ＸＭＣＫによってＰ型ＭＯＳトランジスタ２０およびＮ型ＭＯＳトランジスタ３０からなるゲートが非導通状態となっている間に、リフレッシュ信号Ｒが０レベルとされ、Ｐ型ＭＯＳトランジスタ１０が導通状態とされる。これにより、リフレッシュ信号Ｒが１レベルとされ、Ｐ型ＭＯＳトランジスタ１０が非導通状態となるまでは、入力端子ＩＮおよびフォトダイオード４０に正電源電圧が印加され、フォトダイオード４０のキャパシタに電荷が蓄えられる。【０００５】
そして、リフレッシュ信号Ｒが１レベルとされた後に、フォトダイオード４０に光信号として１が入力されると、フォトダイオード４０が導通状態となり、キャパシタに蓄えられた電荷が放電され、入力端子ＩＮの電圧が０レベルとなる。この時点で、入力電圧がインバータ５０によって反転されて得られる出力Ｑが１レベルとなり、出力Ｑがインバータ６０によって反転されて得られる反転出力ＱＸが０レベルとなる。【０００６】
その後、ゲート信号ＭＣＫおよび反転ゲート信号ＸＭＣＫを反転させ、Ｐ型ＭＯＳトランジスタ２０およびＮ型ＭＯＳトランジスタ３０からなるゲートを導通状態とすると、インバータ５０およびインバータ６０を含むループがラッチ回路として機能し、フォトダイオード４０に入力された光信号が安定的にラッチされる。【０００７】
【特許文献１】特開２００６−４１７６０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、従来のラッチ回路においては、出力と反転出力の出力タイミングにずれが生じるという問題がある。具体的には、例えば上記特許文献１のラッチ回路においては、出力Ｑがインバータ６０によって反転されて反転出力ＱＸが得られるため、インバータ６０における処理時間分だけ反転出力ＱＸの出力タイミングが遅延することになる。【０００９】
具体的には、図７に示すように、入力信号ＤＩＮがラッチされる場合、ゲート信号ＭＣＫが０レベル（すなわち反転ゲート信号ＸＭＣＫが１レベル）の時に入力信号ＤＩＮが取り込まれ、ゲート信号ＭＣＫが１レベル（すなわち反転ゲート信号ＸＭＣＫが０レベル）の間、ラッチされた入力信号ＤＩＮが出力Ｑおよび反転出力ＱＸとして出力される。このとき、出力Ｑの出力タイミングは、少なくともインバータ５０による反転処理時間分だけ入力信号ＤＩＮよりも遅延する。そして、反転出力ＱＸの出力タイミングは、インバータ６０による反転処理時間分だけ出力Ｑの出力タイミングよりも遅延する。結果として、出力Ｑと反転出力ＱＸとの出力タイミングが一致しないことになる。【００１０】
このようなラッチ回路を例えばＲＡＭ（Random  Access  Memory）などに用いると、互いに反転の関係にある書込信号と読出信号との出力に時間差が生じてしまい、書き込みと読み出しが同時に実行されていることになったり、書き込みも読み出しも実行されていないことになったりすることがある。そして、このような場合には、ＲＡＭが正常に動作しない。【００１１】
本発明はかかる点に鑑みてなされたものであり、入力信号を保持記憶するとともに、入力信号に等しい出力と入力信号を反転した反転出力との出力タイミングを一致させることができる記憶回路および記憶方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記課題を解決するために、本発明は、データが入力され、ゲート端子に入力するクロック信号により導通が制御される第１のスイッチ手段と、前記データを反転して反転データを出力する反転手段と、前記反転データが入力され、ゲート端子に入力する前記クロック信号により前記第１のスイッチ手段と同時に導通が制御される第２のスイッチ手段と、前記第１のスイッチ手段の出力端子と前記第２のスイッチ手段の出力端子とが接続され、前記データ及び前記反転データを保持するとともに、前記データと前記反転データとを同時に出力する保持手段とを有することを特徴とする。【００１３】
また、本発明は、上記発明において、前記保持手段は、前記データと前記反転データとが入力されるとともに、いずれか一の入力が他の出力に接続されることにより環状に接続された２つのインバータと、前記２つのインバータの接地端子に共通に接続され、ゲート端子に入力する前記クロック信号を反転したものである反転クロック信号の制御により、前記２つのインバータの接地端子を接地する第３のスイッチ手段とを有することを特徴とする。【００１４】
また、本発明は、上記発明において、前記保持手段は、前記データを取り出して出力する第１の出力手段と、前記反転データを出力する第２の出力手段とを有することを特徴とする。【００１５】
また、本発明は、上記発明において、前記第１乃至第３のスイッチ手段は、パストランジスタにより構成されることを特徴とする。【００１６】
また、本発明は、上記発明において、前記パストランジスタは、ソース端子又はドレイン端子のいずれか一方を前記入力端子とし、他方を前記出力端子とすることを特徴とする。【００１７】
また、本発明は、上記発明において、前記第１及び第２の出力手段は、インバータにより構成されることを特徴とする。【００１８】
また、本発明は、ゲート端子に入力するクロック信号により導通が制御されることにより、データが入力される第１のスイッチ手段と、前記データを反転して反転データを出力する反転手段と、ゲート端子に入力する前記クロック信号により導通が制御されることにより、前記第１のスイッチ手段における前記データと同時に、前記反転データが入力される第２のスイッチ手段と、前記第１のスイッチ手段の出力端子と前記第２のスイッチ手段の出力端子とが接続され、前記データ及び前記反転データを保持する保持手段と、前記保持手段が保持する前記データが出力される第１の出力手段と、前記第１の出力手段における前記データと同時に、前記保持手段が保持する前記反転データが出力される第２の出力手段とを有することを特徴とする。【００１９】
また、本発明は、上記発明において、前記保持手段は、前記データと前記反転データとが入力されるとともに、いずれか一の入力が他の出力に接続されることにより環状に接続された２つのインバータと、前記２つのインバータの接地端子に共通に接続され、ゲート端子に入力する前記クロック信号を反転したものである反転クロック信号の制御により、前記２つのインバータの接地端子を接地する第３のスイッチ手段とを有することを特徴とする。【００２０】
また、本発明は、上記発明において、前記第１乃至第３のスイッチ手段は、パストランジスタにより構成されることを特徴とする。【００２１】
また、本発明は、上記発明において、前記パストランジスタは、ソース端子又はドレイン端子のいずれか一方を前記入力端子とし、他方を前記出力端子とすることを特徴とする。【００２２】
また、本発明は、上記発明において、前記第１及び第２の出力手段は、インバータにより構成されることを特徴とする。【００２３】
また、本発明は、環状に接続された第１の反転器と第２の反転器とを有するキーパ回路にデータを記憶する記憶方法において、クロック信号の制御により、前記データと前記データを反転したものである反転データとを同時に前記キーパ回路に入力するステップと、前記環状に接続された前記第１の反転器と前記第２の反転器とが、前記データと前記反転データとを交互に駆動することにより、前記キーパ回路に保持するステップと、前記キーパ回路が保持する前記データと前記反転データとを取り出して出力するステップとを有することを特徴とする。
【発明の効果】
【００２４】
本発明によれば、データが入力され、ゲート端子に入力するクロック信号により導通が制御される第１のスイッチと、データを反転した反転データが入力され、ゲート端子に入力するクロック信号により第１のスイッチと同時に導通が制御される第２のスイッチとを有し、第１のスイッチの出力端子と第２のスイッチの出力端子とが接続され、データ及び反転データを保持するとともに、データと反転データとを同時に出力する。このため、入力信号を保持記憶するとともに、入力信号に等しい出力と入力信号を反転した反転出力との出力タイミングを一致させることができる。【００２５】
また、本発明によれば、データと反転データとが入力されるとともに、いずれか一の入力が他の出力に接続されることにより環状に接続された２つのインバータと、２つのインバータの接地端子に共通に接続され、ゲート端子に入力するクロック信号を反転したものである反転クロック信号の制御により、２つのインバータの接地端子を接地する第３のスイッチとを有する。このため、第１のスイッチおよび第２のスイッチが非導通状態の時に２つのインバータを接地して機能させることができ、これらの２つのインバータによってデータおよび反転データを保持することができる。【００２６】
また、本発明によれば、データを取り出して出力し、反転データを出力するため、保持されたデータおよび反転データを同時に出力することができる。【００２７】
また、本発明によれば、第１乃至第３のスイッチは、パストランジスタにより構成されるため、クロック信号の反転に応じて導通・非導通を切り替えることができる。【００２８】
また、本発明によれば、パストランジスタは、ソース端子又はドレイン端子のいずれか一方を入力端子とし、他方を出力端子とするため、クロック信号をゲート端子に入力することにより、確実に導通・非導通を切り替えることができる。【００２９】
また、本発明によれば、インバータによりデータおよび反転データを出力するため、回路の動作を安定させることができる。
【図面の簡単な説明】
【００３０】
【図１】図１は、一実施の形態に係るラッチ回路の構成を示す回路図である。
【図２】図２は、クロック信号と入力信号の例を示す図である。
【図３】図３は、時刻Ｔ１におけるラッチ回路の状態を示す図である。
【図４】図４は、時刻Ｔ２におけるラッチ回路の状態を示す図である。
【図５】図５は、一実施の形態に係る信号の出力タイミングを示す図である。
【図６】図６は、従来のラッチ回路の構成例を示す回路図である。
【図７】図７は、信号の出力タイミングの一例を示す図である。
【符号の説明】
【００３１】
１１０、１２０、１５０、１６０、１８０、１９０  インバータ
１７０  キーパ回路
１３０、１４０、１７１、１７３、１７５  Ｎ型ＭＯＳ
１７２、１７４  Ｐ型ＭＯＳ
【発明を実施するための最良の形態】
【００３２】
以下、実施の形態の一例について、図面を参照して詳細に説明する。なお、以下においては、Ｐ型ＭＯＳトランジスタを単に「Ｐ型ＭＯＳ」といい、Ｎ型ＭＯＳトランジスタを単に「Ｎ型ＭＯＳ」という。【００３３】
図１は、実施の形態の一例に係るラッチ回路の構成を示す回路図である。図１に示すラッチ回路は、インバータ１１０、インバータ１２０、Ｎ型ＭＯＳ１３０、Ｎ型ＭＯＳ１４０、インバータ１５０、インバータ１６０、キーパ回路１７０、インバータ１８０、およびインバータ１９０を有している。【００３４】
インバータ１１０は、入力信号ＤＩＮを反転し、反転データＤＸを出力する。具体的には、インバータ１１０は、入力信号ＤＩＮが１である場合に０レベルの反転データＤＸを出力し、入力信号ＤＩＮが０である場合に１レベルの反転データＤＸを出力する。【００３５】
インバータ１２０は、反転データＤＸを反転し、入力信号ＤＩＮと等しいデータＤを出力する。具体的には、インバータ１２０は、反転データＤＸが１レベルである場合に０レベルのデータＤを出力し、反転データＤＸが０レベルである場合に１レベルのデータＤを出力する。【００３６】
Ｎ型ＭＯＳ１３０は、クロック信号ＣＬＰＸ由来のゲート信号ＭＣＫがゲート端子に入力されることにより導通・非導通を切り替えるパストランジスタであり、反転データＤＸのキーパ回路１７０への供給を制御する。具体的には、Ｎ型ＭＯＳ１３０は、ゲート信号ＭＣＫが１レベルである場合に導通状態となり、反転データＤＸをキーパ回路１７０へ供給し、ゲート信号ＭＣＫが０レベルである場合に非導通状態となり、反転データＤＸをキーパ回路１７０へ供給しない。【００３７】
Ｎ型ＭＯＳ１４０は、クロック信号ＣＬＰＸ由来のゲート信号ＭＣＫがゲート端子に入力されることにより導通・非導通を切り替えるパストランジスタであり、データＤのキーパ回路１７０への供給を制御する。具体的には、Ｎ型ＭＯＳ１３０は、ゲート信号ＭＣＫが１レベルである場合に導通状態となり、データＤをキーパ回路１７０へ供給し、ゲート信号ＭＣＫが０レベルである場合に非導通状態となり、データＤをキーパ回路１７０へ供給しない。【００３８】
これらのＮ型ＭＯＳ１３０およびＮ型ＭＯＳ１４０は、入力信号ＤＩＮ由来の反転データＤＸおよびデータＤのキーパ回路１７０への供給を制御しており、Ｎ型ＭＯＳ１３０およびＮ型ＭＯＳ１４０が非導通状態の間は、反転データＤＸおよびデータＤがキーパ回路１７０によってラッチされる。【００３９】
インバータ１５０は、クロック信号ＣＬＰＸを反転し、ゲート信号ＭＣＫを出力する。具体的には、インバータ１５０は、クロック信号ＣＬＰＸが１である場合に０レベルのゲート信号ＭＣＫを出力し、クロック信号ＣＬＰＸが０である場合に１レベルのゲート信号ＭＣＫを出力する。【００４０】
インバータ１６０は、ゲート信号ＭＣＫを反転し、クロック信号ＣＬＰＸと等しい反転ゲート信号ＸＭＣＫを出力する。具体的には、インバータ１６０は、ゲート信号ＭＣＫが１レベルである場合に０レベルの反転ゲート信号ＸＭＣＫを出力し、ゲート信号ＭＣＫが０レベルである場合に１レベルの反転ゲート信号ＸＭＣＫを出力する。【００４１】
キーパ回路１７０は、反転データＤＸおよびデータＤをラッチし、Ｎ型ＭＯＳ１３０およびＮ型ＭＯＳ１４０が非導通状態の間、反転データＤＸに等しい保持反転データＮ＿ＤＸとデータＤに等しい保持データＮ＿Ｄとを同じタイミングで出力する。キーパ回路１７０の具体的な内部構成については、後に詳述する。【００４２】
インバータ１８０は、保持反転データＮ＿ＤＸを反転し、入力信号ＤＩＮに等しい出力データＱを出力する。具体的には、インバータ１８０は、保持反転データＮ＿ＤＸが１レベルである場合に０レベルの出力データＱを出力し、保持反転データＮ＿ＤＸが０レベルである場合に１レベルの出力データＱを出力する。【００４３】
インバータ１９０は、保持データＮ＿Ｄを反転し、入力信号ＤＩＮの反転に等しい反転出力データＱＸを出力する。具体的には、インバータ１９０は、保持データＮ＿Ｄが１レベルである場合に０レベルの反転出力データＱＸを出力し、保持データＮ＿Ｄが０レベルである場合に１レベルの反転出力データＱＸを出力する。【００４４】
なお、本実施の形態においては、すべての信号の入力端子および出力端子にインバータ１１０、インバータ１５０、インバータ１８０、およびインバータ１９０を設け、回路の動作を安定させる構成としたが、これらのインバータの一部または全部を設けない構成とすることも可能である。この場合には、それぞれの箇所において信号の極性が反転することになる。ただし、インバータ１２０およびインバータ１６０は、データＤおよび反転データＤＸやゲート信号ＭＣＫおよび反転ゲート信号ＸＭＣＫを得るために必要な構成である。【００４５】
次に、キーパ回路１７０の内部構成について説明する。本実施の形態に係るキーパ回路１７０は、Ｎ型ＭＯＳ１７１、Ｐ型ＭＯＳ１７２、Ｎ型ＭＯＳ１７３、Ｐ型ＭＯＳ１７４、およびＮ型ＭＯＳ１７５を有している。【００４６】
Ｎ型ＭＯＳ１７１は、クロック信号ＣＬＰＸ由来の反転ゲート信号ＸＭＣＫがゲート端子に入力されることにより導通・非導通を切り替えるパストランジスタであり、接地電圧のＮ型ＭＯＳ１７３およびＮ型ＭＯＳ１７５への印加を制御する。具体的には、Ｎ型ＭＯＳ１７１は、反転ゲート信号ＸＭＣＫが１レベルである場合に導通状態となり、Ｎ型ＭＯＳ１７３およびＮ型ＭＯＳ１７５のソース端子に接地電圧を印加する。これにより、Ｎ型ＭＯＳ１７３、Ｎ型ＭＯＳ１７５が導通状態であるときには、ドレイン端子から０レベルの信号が出力され、保持反転データＮ＿ＤＸまたは保持データＮ＿Ｄとなる。【００４７】
Ｎ型ＭＯＳ１７１のゲート端子には、反転ゲート信号ＸＭＣＫが入力されるため、ゲート端子にゲート信号ＭＣＫが入力されるＮ型ＭＯＳ１３０およびＮ型ＭＯＳ１４０が導通状態のときにはＮ型ＭＯＳ１７１が非導通状態となり、Ｎ型ＭＯＳ１３０およびＮ型ＭＯＳ１４０が非導通状態のときにはＮ型ＭＯＳ１７１が導通状態となる。つまり、Ｎ型ＭＯＳ１７１は、Ｎ型ＭＯＳ１３０およびＮ型ＭＯＳ１４０が非導通状態となって新たな入力信号ＤＩＮがキーパ回路に供給されない間に導通状態となり、キーパ回路１７０をラッチ回路として機能させる。【００４８】
Ｐ型ＭＯＳ１７２は、ゲート端子に入力されるデータＤに応じて導通・非導通を切り替え、導通状態のときにドレイン端子から１レベルの信号を出力する。具体的には、Ｐ型ＭＯＳ１７２は、データＤが０レベルのときに導通状態となり、ソース端子に接続された正電源電圧によってドレイン端子から１レベルの信号を出力し、保持反転データＮ＿ＤＸとする。【００４９】
Ｎ型ＭＯＳ１７３は、ゲート端子に入力されるデータＤに応じて導通・非導通を切り替え、導通状態のときにＮ型ＭＯＳ１７１が導通状態であれば、ドレイン端子から０レベルの信号を出力する。具体的には、Ｎ型ＭＯＳ１７３は、データＤが１レベルのときに導通状態となり、Ｎ型ＭＯＳ１７１が導通状態であれば、ソース端子に接続された接地電圧によってドレイン端子から０レベルの信号を出力し、保持反転データＮ＿ＤＸとする。【００５０】
これらのＰ型ＭＯＳ１７２およびＮ型ＭＯＳ１７３は、データＤを入力とし、保持反転データＮ＿ＤＸを出力とするインバータ回路を構成している。すなわち、Ｎ型ＭＯＳ１７１が導通状態であれば、キーパ回路１７０は、データＤが１レベルのときに保持反転データＮ＿ＤＸとして０レベルの信号を出力し、データＤが０レベルのときに保持反転データＮ＿ＤＸとして１レベルの信号を出力する。【００５１】
Ｐ型ＭＯＳ１７４は、ゲート端子に入力される反転データＤＸに応じて導通・非導通を切り替え、導通状態のときにドレイン端子から１レベルの信号を出力する。具体的には、Ｐ型ＭＯＳ１７４は、反転データＤＸが０レベルのときに導通状態となり、ソース端子に接続された正電源電圧によってドレイン端子から１レベルの信号を出力し、保持データＮ＿Ｄとする。【００５２】
Ｎ型ＭＯＳ１７５は、ゲート端子に入力される反転データＤＸに応じて導通・非導通を切り替え、導通状態のときにＮ型ＭＯＳ１７１が導通状態であれば、ドレイン端子から０レベルの信号を出力する。具体的には、Ｎ型ＭＯＳ１７５は、反転データＤＸが１レベルのときに導通状態となり、Ｎ型ＭＯＳ１７１が導通状態であれば、ソース端子に接続された接地電圧によってドレイン端子から０レベルの信号を出力し、保持データＮ＿Ｄとする。【００５３】
これらのＰ型ＭＯＳ１７４およびＮ型ＭＯＳ１７５は、反転データＤＸを入力とし、保持データＮ＿Ｄを出力とするインバータ回路を構成している。すなわち、Ｎ型ＭＯＳ１７１が導通状態であれば、キーパ回路１７０は、反転データＤＸが１レベルのときに保持データＮ＿Ｄとして０レベルの信号を出力し、反転データＤＸが０レベルのときに保持データＮ＿Ｄとして１レベルの信号を出力する。【００５４】
そして、Ｐ型ＭＯＳ１７２およびＮ型ＭＯＳ１７３からなるインバータ回路とＰ型ＭＯＳ１７４およびＮ型ＭＯＳ１７５からなるインバータ回路とは、互いの入力と出力が接続されており環状になっている。このため、キーパ回路１７０は、Ｎ型ＭＯＳ１３０およびＮ型ＭＯＳ１４０が非導通状態である間、データＤおよび反転データＤＸを確実にラッチすることができる。【００５５】
次いで、本実施の形態に係るラッチ回路の動作について説明する。本実施の形態においては、図２に示すように、クロック信号ＣＬＰＸが所定サイクルで０となり、このタイミングで入力信号ＤＩＮが取り込まれる。ここでは、入力信号ＤＩＮとして０が入力された場合であって、クロック信号ＣＬＰＸが０となる時刻Ｔ１およびクロック信号ＣＬＰＸが１となる時刻Ｔ２における動作を説明する。【００５６】
図３は、クロック信号ＣＬＰＸが０となる時刻Ｔ１における各ＭＯＳトランジスタの導通・非導通の状態と信号のレベルとを示す図である。【００５７】
時刻Ｔ１においては、クロック信号ＣＬＰＸが０であるため、クロック信号ＣＬＰＸがインバータ１５０によって反転されて得られるゲート信号ＭＣＫは１レベルとなる。このため、１レベルのゲート信号ＭＣＫがＮ型ＭＯＳ１３０およびＮ型ＭＯＳ１４０のゲート端子に入力され、Ｎ型ＭＯＳ１３０およびＮ型ＭＯＳ１４０は導通状態となる。【００５８】
同時に、ゲート信号ＭＣＫがインバータ１６０によって反転されて得られる反転ゲート信号ＸＭＣＫが０レベルとなり、Ｎ型ＭＯＳ１７１のゲート端子に入力されるため、Ｎ型ＭＯＳ１７１は非導通状態となる。このため、クロック信号ＣＬＰＸが０の間は、キーパ回路１７０は機能しない。【００５９】
一方、入力信号ＤＩＮが０であるため、インバータ１１０を経た反転データＤＸは１レベルとなり、さらにインバータ１２０を経たデータＤは０レベルとなる。これらの反転データＤＸおよびデータＤは、ゲート信号ＭＣＫが１レベルとなってＮ型ＭＯＳ１３０およびＮ型ＭＯＳ１４０が導通状態になる前に、それぞれ１レベルおよび０レベルに確定している。そして、Ｎ型ＭＯＳ１３０およびＮ型ＭＯＳ１４０が導通状態となると、反転データＤＸは、Ｎ型ＭＯＳ１３０およびキーパ回路１７０を経て保持反転データＮ＿ＤＸとなるとともに、データＤは、Ｎ型ＭＯＳ１４０およびキーパ回路１７０を経て保持データＮ＿Ｄとなる。すなわち、キーパ回路１７０から１レベルの保持反転データＮ＿ＤＸと０レベルの保持データＮ＿Ｄとが出力される。【００６０】
保持反転データＮ＿ＤＸおよび保持データＮ＿Ｄは、それぞれインバータ１８０およびインバータ１９０によって反転され、入力信号ＤＩＮに等しい０レベルの出力データＱと入力信号ＤＩＮの反転に等しい１レベルの反転出力データＱＸとが同時に出力される。これにより、クロック信号ＣＬＰＸが０の場合には、入力信号ＤＩＮに等しい出力データＱと入力信号ＤＩＮの反転に等しい反転出力データＱＸとが同じタイミングで出力されることになる。【００６１】
図４は、クロック信号ＣＬＰＸが１となる時刻Ｔ２における各ＭＯＳトランジスタの導通・非導通の状態と信号のレベルとを示す図である。【００６２】
時刻Ｔ２においては、クロック信号ＣＬＰＸが１であるため、クロック信号ＣＬＰＸがインバータ１５０によって反転されて得られるゲート信号ＭＣＫは０レベルとなる。このため、０レベルのゲート信号ＭＣＫがＮ型ＭＯＳ１３０およびＮ型ＭＯＳ１４０のゲート端子に入力され、Ｎ型ＭＯＳ１３０およびＮ型ＭＯＳ１４０は非導通状態となる。【００６３】
同時に、ゲート信号ＭＣＫがインバータ１６０によって反転されて得られる反転ゲート信号ＸＭＣＫが１レベルとなり、Ｎ型ＭＯＳ１７１のゲート端子に入力されるため、Ｎ型ＭＯＳ１７１は導通状態となる。このため、クロック信号ＣＬＰＸが１の間は、キーパ回路１７０によってラッチされた信号が出力されることになる。【００６４】
具体的には、Ｐ型ＭＯＳ１７２およびＮ型ＭＯＳ１７３から構成されるインバータ回路には、入力として０レベルのデータＤが入力されているため、Ｐ型ＭＯＳ１７２が導通状態となる一方、Ｎ型ＭＯＳ１７３が非導通状態となる。このため、正電源電圧に接続されたＰ型ＭＯＳ１７２から１レベルの信号が出力され、保持反転データＮ＿ＤＸとなるとともに、Ｐ型ＭＯＳ１７４およびＮ型ＭＯＳ１７５から構成されるインバータ回路の入力が１レベルに保たれる。【００６５】
同様に、Ｐ型ＭＯＳ１７４およびＮ型ＭＯＳ１７５から構成されるインバータ回路には、入力として１レベルの反転データＤＸが入力されているため、Ｎ型ＭＯＳ１７５が導通状態となる一方、Ｐ型ＭＯＳ１７４が非導通状態となる。このため、Ｎ型ＭＯＳ１７１を介して接地電圧に接続されたＮ型ＭＯＳ１７５から０レベルの信号が出力され、保持データＮ＿Ｄとなるとともに、Ｐ型ＭＯＳ１７２およびＮ型ＭＯＳ１７３から構成されるインバータ回路の入力が０レベルに保たれる。【００６６】
保持反転データＮ＿ＤＸおよび保持データＮ＿Ｄは、それぞれインバータ１８０およびインバータ１９０によって反転され、入力信号ＤＩＮに等しい０レベルの出力データＱと入力信号ＤＩＮの反転に等しい１レベルの反転出力データＱＸとが同時に出力される。【００６７】
このようにして、クロック信号ＣＬＰＸが１である間は、キーパ回路１７０内に環状に接続された２つのインバータ回路によって入力信号ＤＩＮとその反転信号とが保持記憶され、出力データＱおよび反転出力データＱＸとして同じタイミングで出力され続ける。これらの出力データＱおよび反転出力データＱＸは、直前にクロック信号ＣＬＰＸが０であったタイミングのものと変化しておらず、キーパ回路１７０によって入力信号ＤＩＮが確実にラッチされていることが分かる。【００６８】
一方、入力信号ＤＩＮが０であるため、インバータ１１０を経た反転データＤＸは１レベルとなり、さらにインバータ１２０を経たデータＤは０レベルとなるが、これらの反転データＤＸおよびデータＤは、Ｎ型ＭＯＳ１３０およびＮ型ＭＯＳ１４０を通過することがない。したがって、たとえ入力信号ＤＩＮが１に変化しても、クロック信号ＣＬＰＸが１である間は新たな入力信号ＤＩＮがキーパ回路１７０へ供給されることはない。【００６９】
ここで、各信号の変化のタイミングについて、図５を用いてまとめておく。上述したように、本実施の形態においては、クロック信号ＣＬＰＸが所定サイクルで０となる。図５に示した１サイクルの最初にクロック信号ＣＬＰＸが０となると、それからインバータ１５０による反転の処理時間分だけ遅延してゲート信号ＭＣＫが１レベルとなる。【００７０】
この時点では、入力信号ＤＩＮとして０が入力されたことに対応して、反転データＤＸが１レベルに確定し、データＤが０レベルに確定している。すなわち、入力信号ＤＩＮとして０が入力されてからインバータ１１０による反転の処理時間分だけ遅延して反転データＤＸが１レベルとなり、さらにインバータ１２０による反転の処理時間分だけ遅延してデータＤが０レベルとなる。そして、ゲート信号ＭＣＫが１レベルとなると、Ｎ型ＭＯＳ１３０およびＮ型ＭＯＳ１４０が導通状態となることから、キーパ回路１７０から出力される保持反転データＮ＿ＤＸおよび保持データＮ＿Ｄは、ゲート信号ＭＣＫが１レベルとなると同時にそれぞれ１レベルおよび０レベルとなる。【００７１】
これらの保持反転データＮ＿ＤＸおよび保持データＮ＿Ｄは、それぞれインバータ１８０およびインバータ１９０による反転の処理時間分だけ遅延して、出力データＱおよび反転出力データＱＸとして同時に出力される。【００７２】
その後、クロック信号ＣＬＰＸが１レベルに戻ることにより、ゲート信号ＭＣＫが０レベルに戻るが、これに伴ってＮ型ＭＯＳ１３０およびＮ型ＭＯＳ１４０が非導通状態となり、キーパ回路１７０によってラッチされた信号が出力データＱおよび反転出力データＱＸとして出力され続ける。これらの出力データＱおよび反転出力データＱＸは、いずれもインバータ１８０およびインバータ１９０による反転の処理が施されているため、出力タイミングに差はなく、入力信号ＤＩＮとその反転信号とが常に同時に出力されることになる。【００７３】
以上のように、本実施の形態によれば、１サイクルの最初に入力された信号を互いに入力端子と出力端子とが接続された環状の２つのインバータ回路によってラッチし、それぞれのインバータ回路の出力端子から入力信号および入力信号の反転信号を出力する。このため、入力信号がラッチ回路から出力されるまでに、入力信号と反転信号に対して施される処理工程の差がなく、入力信号と反転信号が同時に出力される。したがって、入力信号を保持記憶するとともに、入力信号に等しい出力と入力信号を反転した反転出力との出力タイミングを一致させることができる。【００７４】
なお、上記一実施の形態においては、Ｎ型ＭＯＳ１３０、Ｎ型ＭＯＳ１４０、およびＮ型ＭＯＳ１７１を用いて導通・非導通を切り替えるものとしたが、これらのパストランジスタを例えばアナログスイッチに代えることも可能である。ただし、アナログスイッチを用いる場合も、クロック信号ＣＬＰＸによって開閉が制御され、導通・非導通が切り替えられる。
【産業上の利用可能性】
【００７５】
本発明は、入力信号を保持記憶するとともに、入力信号に等しい出力と入力信号を反転した反転出力との出力タイミングを一致させる場合に適用することができる。
【図１】
2008114380.tif 000003
【図２】
2008114380.tif 000004
【図３】
2008114380.tif 000005
【図４】
2008114380.tif 000006
【図５】
2008114380.tif 000007
【図６】
2008114380.tif 000008
【図７】
2008114380.tif 000009
【手続補正書】
【提出日】平成21年6月15日(2009.6.15)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
データが入力され、ゲート端子に入力するクロック信号により導通が制御される第１のスイッチ手段と、
前記データを反転して反転データを出力する反転手段と、
前記反転データが入力され、ゲート端子に入力する前記クロック信号により前記第１のスイッチ手段と同時に導通が制御される第２のスイッチ手段と、
前記第１のスイッチ手段の出力端子と前記第２のスイッチ手段の出力端子とが接続され、前記データ及び前記反転データを保持するとともに、前記データと前記反転データとを同時に出力する保持手段とを有することを特徴とする記憶回路。
【請求項２】
前記保持手段は、
前記データと前記反転データとが入力されるとともに、いずれか一の入力が他の出力に接続されることにより環状に接続された２つのインバータと、
前記２つのインバータの接地端子に共通に接続され、ゲート端子に入力する前記クロック信号を反転したものである反転クロック信号の制御により、前記２つのインバータの接地端子を接地する第３のスイッチ手段とを有することを特徴とする請求項１記載の記憶回路。
【請求項３】
前記保持手段は、
前記データを取り出して出力する第１の出力手段と、
前記反転データを出力する第２の出力手段とを有することを特徴とする請求項１記載の記憶回路。
【請求項４】
前記第１乃至第３のスイッチ手段は、パストランジスタにより構成されることを特徴とする請求項１乃至３のいずれかに記載の記憶回路。
【請求項５】
前記パストランジスタは、ソース端子又はドレイン端子のいずれか一方を前記入力端子とし、他方を前記出力端子とすることを特徴とする請求項１乃至４のいずれかに記載の記憶回路。
【請求項６】
前記第１及び第２の出力手段は、インバータにより構成されることを特徴とする請求項３乃至５のいずれかに記載の記憶回路。
【請求項７】
ゲート端子に入力するクロック信号により導通が制御されることにより、データが入力される第１のスイッチ手段と、
前記データを反転して反転データを出力する反転手段と、
ゲート端子に入力する前記クロック信号により導通が制御されることにより、前記第１のスイッチ手段における前記データと同時に、前記反転データが入力される第２のスイッチ手段と、
前記第１のスイッチ手段の出力端子と前記第２のスイッチ手段の出力端子とが接続され、前記データ及び前記反転データを保持する保持手段と、
前記保持手段が保持する前記データが出力される第１の出力手段と、
前記第１の出力手段における前記データと同時に、前記保持手段が保持する前記反転データが出力される第２の出力手段とを有することを特徴とする記憶回路。
【請求項８】
前記保持手段は、
前記データと前記反転データとが入力されるとともに、いずれか一の入力が他の出力に接続されることにより環状に接続された２つのインバータと、
前記２つのインバータの接地端子に共通に接続され、ゲート端子に入力する前記クロック信号を反転したものである反転クロック信号の制御により、前記２つのインバータの接地端子を接地する第３のスイッチ手段とを有することを特徴とする請求項７記載の記憶回路。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、記憶回路に関し、特に、入力信号を保持記憶するとともに、入力信号に等しい出力と入力信号を反転した反転出力との出力タイミングを一致させることができる記憶回路に関する。
【背景技術】
【０００２】
一般に、入力信号を保持記憶する際には、ラッチ回路が使用される。ラッチ回路は、入力信号を反転するインバータやゲート電圧に応じて導通・非導通を切り替えるＭＯＳ（Metal  Oxide  Semiconductor）トランジスタなどから構成されている。近年では、例えば特許文献１に記載されたように、フォトダイオードによって得られる光信号を実装面積が小さいラッチ回路でラッチすることが検討されている。
【０００３】
図６は、特許文献１に記載されたラッチ回路の構成を示す回路図である。同図に示すラッチ回路においては、フォトダイオード４０に入力された光信号がインバータ５０およびインバータ６０を含むループにラッチされる。
【０００４】
具体的には、まず、ゲート信号ＭＣＫおよび反転ゲート信号ＸＭＣＫによってＰ型ＭＯＳトランジスタ２０およびＮ型ＭＯＳトランジスタ３０からなるゲートが非導通状態となっている間に、リフレッシュ信号Ｒが０レベルとされ、Ｐ型ＭＯＳトランジスタ１０が導通状態とされる。これにより、リフレッシュ信号Ｒが１レベルとされ、Ｐ型ＭＯＳトランジスタ１０が非導通状態となるまでは、入力端子ＩＮおよびフォトダイオード４０に正電源電圧が印加され、フォトダイオード４０のキャパシタに電荷が蓄えられる。
【０００５】
そして、リフレッシュ信号Ｒが１レベルとされた後に、フォトダイオード４０に光信号として１が入力されると、フォトダイオード４０が導通状態となり、キャパシタに蓄えられた電荷が放電され、入力端子ＩＮの電圧が０レベルとなる。この時点で、入力電圧がインバータ５０によって反転されて得られる出力Ｑが１レベルとなり、出力Ｑがインバータ６０によって反転されて得られる反転出力ＱＸが０レベルとなる。
【０００６】
その後、ゲート信号ＭＣＫおよび反転ゲート信号ＸＭＣＫを反転させ、Ｐ型ＭＯＳトランジスタ２０およびＮ型ＭＯＳトランジスタ３０からなるゲートを導通状態とすると、インバータ５０およびインバータ６０を含むループがラッチ回路として機能し、フォトダイオード４０に入力された光信号が安定的にラッチされる。
【０００７】
【特許文献１】特開２００６−４１７６０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、従来のラッチ回路においては、出力と反転出力の出力タイミングにずれが生じるという問題がある。具体的には、例えば上記特許文献１のラッチ回路においては、出力Ｑがインバータ６０によって反転されて反転出力ＱＸが得られるため、インバータ６０における処理時間分だけ反転出力ＱＸの出力タイミングが遅延することになる。
【０００９】
具体的には、図７に示すように、入力信号ＤＩＮがラッチされる場合、ゲート信号ＭＣＫが０レベル（すなわち反転ゲート信号ＸＭＣＫが１レベル）の時に入力信号ＤＩＮが取り込まれ、ゲート信号ＭＣＫが１レベル（すなわち反転ゲート信号ＸＭＣＫが０レベル）の間、ラッチされた入力信号ＤＩＮが出力Ｑおよび反転出力ＱＸとして出力される。このとき、出力Ｑの出力タイミングは、少なくともインバータ５０による反転処理時間分だけ入力信号ＤＩＮよりも遅延する。そして、反転出力ＱＸの出力タイミングは、インバータ６０による反転処理時間分だけ出力Ｑの出力タイミングよりも遅延する。結果として、出力Ｑと反転出力ＱＸとの出力タイミングが一致しないことになる。
【００１０】
このようなラッチ回路を例えばＲＡＭ（Random  Access  Memory）などに用いると、互いに反転の関係にある書込信号と読出信号との出力に時間差が生じてしまい、書き込みと読み出しが同時に実行されていることになったり、書き込みも読み出しも実行されていないことになったりすることがある。そして、このような場合には、ＲＡＭが正常に動作しない。
【００１１】
本発明はかかる点に鑑みてなされたものであり、入力信号を保持記憶するとともに、入力信号に等しい出力と入力信号を反転した反転出力との出力タイミングを一致させることができる記憶回路を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記課題を解決するために、本発明は、データが入力され、ゲート端子に入力するクロック信号により導通が制御される第１のスイッチ手段と、前記データを反転して反転データを出力する反転手段と、前記反転データが入力され、ゲート端子に入力する前記クロック信号により前記第１のスイッチ手段と同時に導通が制御される第２のスイッチ手段と、前記第１のスイッチ手段の出力端子と前記第２のスイッチ手段の出力端子とが接続され、前記データ及び前記反転データを保持するとともに、前記データと前記反転データとを同時に出力する保持手段とを有することを特徴とする。
【００１３】
また、本発明は、上記発明において、前記保持手段は、前記データと前記反転データとが入力されるとともに、いずれか一の入力が他の出力に接続されることにより環状に接続された２つのインバータと、前記２つのインバータの接地端子に共通に接続され、ゲート端子に入力する前記クロック信号を反転したものである反転クロック信号の制御により、前記２つのインバータの接地端子を接地する第３のスイッチ手段とを有することを特徴とする。
【００１４】
また、本発明は、上記発明において、前記保持手段は、前記データを取り出して出力する第１の出力手段と、前記反転データを出力する第２の出力手段とを有することを特徴とする。
【００１５】
また、本発明は、上記発明において、前記第１乃至第３のスイッチ手段は、パストランジスタにより構成されることを特徴とする。
【００１６】
また、本発明は、上記発明において、前記パストランジスタは、ソース端子又はドレイン端子のいずれか一方を前記入力端子とし、他方を前記出力端子とすることを特徴とする。
【００１７】
また、本発明は、上記発明において、前記第１及び第２の出力手段は、インバータにより構成されることを特徴とする。
【００１８】
また、本発明は、ゲート端子に入力するクロック信号により導通が制御されることにより、データが入力される第１のスイッチ手段と、前記データを反転して反転データを出力する反転手段と、ゲート端子に入力する前記クロック信号により導通が制御されることにより、前記第１のスイッチ手段における前記データと同時に、前記反転データが入力される第２のスイッチ手段と、前記第１のスイッチ手段の出力端子と前記第２のスイッチ手段の出力端子とが接続され、前記データ及び前記反転データを保持する保持手段と、前記保持手段が保持する前記データが出力される第１の出力手段と、前記第１の出力手段における前記データと同時に、前記保持手段が保持する前記反転データが出力される第２の出力手段とを有することを特徴とする。
【００１９】
また、本発明は、上記発明において、前記保持手段は、前記データと前記反転データとが入力されるとともに、いずれか一の入力が他の出力に接続されることにより環状に接続された２つのインバータと、前記２つのインバータの接地端子に共通に接続され、ゲート端子に入力する前記クロック信号を反転したものである反転クロック信号の制御により、前記２つのインバータの接地端子を接地する第３のスイッチ手段とを有することを特徴とする。
【００２０】
また、本発明は、上記発明において、前記第１乃至第３のスイッチ手段は、パストランジスタにより構成されることを特徴とする。
【００２１】
また、本発明は、上記発明において、前記パストランジスタは、ソース端子又はドレイン端子のいずれか一方を前記入力端子とし、他方を前記出力端子とすることを特徴とする。
【００２２】
また、本発明は、上記発明において、前記第１及び第２の出力手段は、インバータにより構成されることを特徴とする。
【００２３】
また、本発明は、環状に接続された第１の反転器と第２の反転器とを有するキーパ回路にデータを記憶する記憶方法において、クロック信号の制御により、前記データと前記データを反転したものである反転データとを同時に前記キーパ回路に入力するステップと、前記環状に接続された前記第１の反転器と前記第２の反転器とが、前記データと前記反転データとを交互に駆動することにより、前記キーパ回路に保持するステップと、前記キーパ回路が保持する前記データと前記反転データとを取り出して出力するステップとを有することを特徴とする。
【発明の効果】
【００２４】
本発明によれば、データが入力され、ゲート端子に入力するクロック信号により導通が制御される第１のスイッチと、データを反転した反転データが入力され、ゲート端子に入力するクロック信号により第１のスイッチと同時に導通が制御される第２のスイッチとを有し、第１のスイッチの出力端子と第２のスイッチの出力端子とが接続され、データ及び反転データを保持するとともに、データと反転データとを同時に出力する。このため、入力信号を保持記憶するとともに、入力信号に等しい出力と入力信号を反転した反転出力との出力タイミングを一致させることができる。
【００２５】
また、本発明によれば、データと反転データとが入力されるとともに、いずれか一の入力が他の出力に接続されることにより環状に接続された２つのインバータと、２つのインバータの接地端子に共通に接続され、ゲート端子に入力するクロック信号を反転したものである反転クロック信号の制御により、２つのインバータの接地端子を接地する第３のスイッチとを有する。このため、第１のスイッチおよび第２のスイッチが非導通状態の時に２つのインバータを接地して機能させることができ、これらの２つのインバータによってデータおよび反転データを保持することができる。
【００２６】
また、本発明によれば、データを取り出して出力し、反転データを出力するため、保持されたデータおよび反転データを同時に出力することができる。
【００２７】
また、本発明によれば、第１乃至第３のスイッチは、パストランジスタにより構成されるため、クロック信号の反転に応じて導通・非導通を切り替えることができる。
【００２８】
また、本発明によれば、パストランジスタは、ソース端子又はドレイン端子のいずれか一方を入力端子とし、他方を出力端子とするため、クロック信号をゲート端子に入力することにより、確実に導通・非導通を切り替えることができる。
【００２９】
また、本発明によれば、インバータによりデータおよび反転データを出力するため、回路の動作を安定させることができる。
【発明を実施するための最良の形態】
【００３０】
以下、実施の形態の一例について、図面を参照して詳細に説明する。なお、以下においては、Ｐ型ＭＯＳトランジスタを単に「Ｐ型ＭＯＳ」といい、Ｎ型ＭＯＳトランジスタを単に「Ｎ型ＭＯＳ」という。
【００３１】
図１は、実施の形態の一例に係るラッチ回路の構成を示す回路図である。図１に示すラッチ回路は、インバータ１１０、インバータ１２０、Ｎ型ＭＯＳ１３０、Ｎ型ＭＯＳ１４０、インバータ１５０、インバータ１６０、キーパ回路１７０、インバータ１８０、およびインバータ１９０を有している。
【００３２】
インバータ１１０は、入力信号ＤＩＮを反転し、反転データＤＸを出力する。具体的には、インバータ１１０は、入力信号ＤＩＮが１である場合に０レベルの反転データＤＸを出力し、入力信号ＤＩＮが０である場合に１レベルの反転データＤＸを出力する。
【００３３】
インバータ１２０は、反転データＤＸを反転し、入力信号ＤＩＮと等しいデータＤを出力する。具体的には、インバータ１２０は、反転データＤＸが１レベルである場合に０レベルのデータＤを出力し、反転データＤＸが０レベルである場合に１レベルのデータＤを出力する。
【００３４】
Ｎ型ＭＯＳ１３０は、クロック信号ＣＬＰＸ由来のゲート信号ＭＣＫがゲート端子に入力されることにより導通・非導通を切り替えるパストランジスタであり、反転データＤＸのキーパ回路１７０への供給を制御する。具体的には、Ｎ型ＭＯＳ１３０は、ゲート信号ＭＣＫが１レベルである場合に導通状態となり、反転データＤＸをキーパ回路１７０へ供給し、ゲート信号ＭＣＫが０レベルである場合に非導通状態となり、反転データＤＸをキーパ回路１７０へ供給しない。
【００３５】
Ｎ型ＭＯＳ１４０は、クロック信号ＣＬＰＸ由来のゲート信号ＭＣＫがゲート端子に入力されることにより導通・非導通を切り替えるパストランジスタであり、データＤのキーパ回路１７０への供給を制御する。具体的には、Ｎ型ＭＯＳ１３０は、ゲート信号ＭＣＫが１レベルである場合に導通状態となり、データＤをキーパ回路１７０へ供給し、ゲート信号ＭＣＫが０レベルである場合に非導通状態となり、データＤをキーパ回路１７０へ供給しない。
【００３６】
これらのＮ型ＭＯＳ１３０およびＮ型ＭＯＳ１４０は、入力信号ＤＩＮ由来の反転データＤＸおよびデータＤのキーパ回路１７０への供給を制御しており、Ｎ型ＭＯＳ１３０およびＮ型ＭＯＳ１４０が非導通状態の間は、反転データＤＸおよびデータＤがキーパ回路１７０によってラッチされる。
【００３７】
インバータ１５０は、クロック信号ＣＬＰＸを反転し、ゲート信号ＭＣＫを出力する。具体的には、インバータ１５０は、クロック信号ＣＬＰＸが１である場合に０レベルのゲート信号ＭＣＫを出力し、クロック信号ＣＬＰＸが０である場合に１レベルのゲート信号ＭＣＫを出力する。
【００３８】
インバータ１６０は、ゲート信号ＭＣＫを反転し、クロック信号ＣＬＰＸと等しい反転ゲート信号ＸＭＣＫを出力する。具体的には、インバータ１６０は、ゲート信号ＭＣＫが１レベルである場合に０レベルの反転ゲート信号ＸＭＣＫを出力し、ゲート信号ＭＣＫが０レベルである場合に１レベルの反転ゲート信号ＸＭＣＫを出力する。
【００３９】
キーパ回路１７０は、反転データＤＸおよびデータＤをラッチし、Ｎ型ＭＯＳ１３０およびＮ型ＭＯＳ１４０が非導通状態の間、反転データＤＸに等しい保持反転データＮ＿ＤＸとデータＤに等しい保持データＮ＿Ｄとを同じタイミングで出力する。キーパ回路１７０の具体的な内部構成については、後に詳述する。
【００４０】
インバータ１８０は、保持反転データＮ＿ＤＸを反転し、入力信号ＤＩＮに等しい出力データＱを出力する。具体的には、インバータ１８０は、保持反転データＮ＿ＤＸが１レベルである場合に０レベルの出力データＱを出力し、保持反転データＮ＿ＤＸが０レベルである場合に１レベルの出力データＱを出力する。
【００４１】
インバータ１９０は、保持データＮ＿Ｄを反転し、入力信号ＤＩＮの反転に等しい反転出力データＱＸを出力する。具体的には、インバータ１９０は、保持データＮ＿Ｄが１レベルである場合に０レベルの反転出力データＱＸを出力し、保持データＮ＿Ｄが０レベルである場合に１レベルの反転出力データＱＸを出力する。
【００４２】
なお、本実施の形態においては、すべての信号の入力端子および出力端子にインバータ１１０、インバータ１５０、インバータ１８０、およびインバータ１９０を設け、回路の動作を安定させる構成としたが、これらのインバータの一部または全部を設けない構成とすることも可能である。この場合には、それぞれの箇所において信号の極性が反転することになる。ただし、インバータ１２０およびインバータ１６０は、データＤおよび反転データＤＸやゲート信号ＭＣＫおよび反転ゲート信号ＸＭＣＫを得るために必要な構成である。
【００４３】
次に、キーパ回路１７０の内部構成について説明する。本実施の形態に係るキーパ回路１７０は、Ｎ型ＭＯＳ１７１、Ｐ型ＭＯＳ１７２、Ｎ型ＭＯＳ１７３、Ｐ型ＭＯＳ１７４、およびＮ型ＭＯＳ１７５を有している。
【００４４】
Ｎ型ＭＯＳ１７１は、クロック信号ＣＬＰＸ由来の反転ゲート信号ＸＭＣＫがゲート端子に入力されることにより導通・非導通を切り替えるパストランジスタであり、接地電圧のＮ型ＭＯＳ１７３およびＮ型ＭＯＳ１７５への印加を制御する。具体的には、Ｎ型ＭＯＳ１７１は、反転ゲート信号ＸＭＣＫが１レベルである場合に導通状態となり、Ｎ型ＭＯＳ１７３およびＮ型ＭＯＳ１７５のソース端子に接地電圧を印加する。これにより、Ｎ型ＭＯＳ１７３、Ｎ型ＭＯＳ１７５が導通状態であるときには、ドレイン端子から０レベルの信号が出力され、保持反転データＮ＿ＤＸまたは保持データＮ＿Ｄとなる。
【００４５】
Ｎ型ＭＯＳ１７１のゲート端子には、反転ゲート信号ＸＭＣＫが入力されるため、ゲート端子にゲート信号ＭＣＫが入力されるＮ型ＭＯＳ１３０およびＮ型ＭＯＳ１４０が導通状態のときにはＮ型ＭＯＳ１７１が非導通状態となり、Ｎ型ＭＯＳ１３０およびＮ型ＭＯＳ１４０が非導通状態のときにはＮ型ＭＯＳ１７１が導通状態となる。つまり、Ｎ型ＭＯＳ１７１は、Ｎ型ＭＯＳ１３０およびＮ型ＭＯＳ１４０が非導通状態となって新たな入力信号ＤＩＮがキーパ回路に供給されない間に導通状態となり、キーパ回路１７０をラッチ回路として機能させる。
【００４６】
Ｐ型ＭＯＳ１７２は、ゲート端子に入力されるデータＤに応じて導通・非導通を切り替え、導通状態のときにドレイン端子から１レベルの信号を出力する。具体的には、Ｐ型ＭＯＳ１７２は、データＤが０レベルのときに導通状態となり、ソース端子に接続された正電源電圧によってドレイン端子から１レベルの信号を出力し、保持反転データＮ＿ＤＸとする。
【００４７】
Ｎ型ＭＯＳ１７３は、ゲート端子に入力されるデータＤに応じて導通・非導通を切り替え、導通状態のときにＮ型ＭＯＳ１７１が導通状態であれば、ドレイン端子から０レベルの信号を出力する。具体的には、Ｎ型ＭＯＳ１７３は、データＤが１レベルのときに導通状態となり、Ｎ型ＭＯＳ１７１が導通状態であれば、ソース端子に接続された接地電圧によってドレイン端子から０レベルの信号を出力し、保持反転データＮ＿ＤＸとする。
【００４８】
これらのＰ型ＭＯＳ１７２およびＮ型ＭＯＳ１７３は、データＤを入力とし、保持反転データＮ＿ＤＸを出力とするインバータ回路を構成している。すなわち、Ｎ型ＭＯＳ１７１が導通状態であれば、キーパ回路１７０は、データＤが１レベルのときに保持反転データＮ＿ＤＸとして０レベルの信号を出力し、データＤが０レベルのときに保持反転データＮ＿ＤＸとして１レベルの信号を出力する。
【００４９】
Ｐ型ＭＯＳ１７４は、ゲート端子に入力される反転データＤＸに応じて導通・非導通を切り替え、導通状態のときにドレイン端子から１レベルの信号を出力する。具体的には、Ｐ型ＭＯＳ１７４は、反転データＤＸが０レベルのときに導通状態となり、ソース端子に接続された正電源電圧によってドレイン端子から１レベルの信号を出力し、保持データＮ＿Ｄとする。
【００５０】
Ｎ型ＭＯＳ１７５は、ゲート端子に入力される反転データＤＸに応じて導通・非導通を切り替え、導通状態のときにＮ型ＭＯＳ１７１が導通状態であれば、ドレイン端子から０レベルの信号を出力する。具体的には、Ｎ型ＭＯＳ１７５は、反転データＤＸが１レベルのときに導通状態となり、Ｎ型ＭＯＳ１７１が導通状態であれば、ソース端子に接続された接地電圧によってドレイン端子から０レベルの信号を出力し、保持データＮ＿Ｄとする。
【００５１】
これらのＰ型ＭＯＳ１７４およびＮ型ＭＯＳ１７５は、反転データＤＸを入力とし、保持データＮ＿Ｄを出力とするインバータ回路を構成している。すなわち、Ｎ型ＭＯＳ１７１が導通状態であれば、キーパ回路１７０は、反転データＤＸが１レベルのときに保持データＮ＿Ｄとして０レベルの信号を出力し、反転データＤＸが０レベルのときに保持データＮ＿Ｄとして１レベルの信号を出力する。
【００５２】
そして、Ｐ型ＭＯＳ１７２およびＮ型ＭＯＳ１７３からなるインバータ回路とＰ型ＭＯＳ１７４およびＮ型ＭＯＳ１７５からなるインバータ回路とは、互いの入力と出力が接続されており環状になっている。このため、キーパ回路１７０は、Ｎ型ＭＯＳ１３０およびＮ型ＭＯＳ１４０が非導通状態である間、データＤおよび反転データＤＸを確実にラッチすることができる。
【００５３】
次いで、本実施の形態に係るラッチ回路の動作について説明する。本実施の形態においては、図２に示すように、クロック信号ＣＬＰＸが所定サイクルで０となり、このタイミングで入力信号ＤＩＮが取り込まれる。ここでは、入力信号ＤＩＮとして０が入力された場合であって、クロック信号ＣＬＰＸが０となる時刻Ｔ１およびクロック信号ＣＬＰＸが１となる時刻Ｔ２における動作を説明する。
【００５４】
図３は、クロック信号ＣＬＰＸが０となる時刻Ｔ１における各ＭＯＳトランジスタの導通・非導通の状態と信号のレベルとを示す図である。
【００５５】
時刻Ｔ１においては、クロック信号ＣＬＰＸが０であるため、クロック信号ＣＬＰＸがインバータ１５０によって反転されて得られるゲート信号ＭＣＫは１レベルとなる。このため、１レベルのゲート信号ＭＣＫがＮ型ＭＯＳ１３０およびＮ型ＭＯＳ１４０のゲート端子に入力され、Ｎ型ＭＯＳ１３０およびＮ型ＭＯＳ１４０は導通状態となる。
【００５６】
同時に、ゲート信号ＭＣＫがインバータ１６０によって反転されて得られる反転ゲート信号ＸＭＣＫが０レベルとなり、Ｎ型ＭＯＳ１７１のゲート端子に入力されるため、Ｎ型ＭＯＳ１７１は非導通状態となる。このため、クロック信号ＣＬＰＸが０の間は、キーパ回路１７０は機能しない。
【００５７】
一方、入力信号ＤＩＮが０であるため、インバータ１１０を経た反転データＤＸは１レベルとなり、さらにインバータ１２０を経たデータＤは０レベルとなる。これらの反転データＤＸおよびデータＤは、ゲート信号ＭＣＫが１レベルとなってＮ型ＭＯＳ１３０およびＮ型ＭＯＳ１４０が導通状態になる前に、それぞれ１レベルおよび０レベルに確定している。そして、Ｎ型ＭＯＳ１３０およびＮ型ＭＯＳ１４０が導通状態となると、反転データＤＸは、Ｎ型ＭＯＳ１３０およびキーパ回路１７０を経て保持反転データＮ＿ＤＸとなるとともに、データＤは、Ｎ型ＭＯＳ１４０およびキーパ回路１７０を経て保持データＮ＿Ｄとなる。すなわち、キーパ回路１７０から１レベルの保持反転データＮ＿ＤＸと０レベルの保持データＮ＿Ｄとが出力される。
【００５８】
保持反転データＮ＿ＤＸおよび保持データＮ＿Ｄは、それぞれインバータ１８０およびインバータ１９０によって反転され、入力信号ＤＩＮに等しい０レベルの出力データＱと入力信号ＤＩＮの反転に等しい１レベルの反転出力データＱＸとが同時に出力される。これにより、クロック信号ＣＬＰＸが０の場合には、入力信号ＤＩＮに等しい出力データＱと入力信号ＤＩＮの反転に等しい反転出力データＱＸとが同じタイミングで出力されることになる。
【００５９】
図４は、クロック信号ＣＬＰＸが１となる時刻Ｔ２における各ＭＯＳトランジスタの導通・非導通の状態と信号のレベルとを示す図である。
【００６０】
時刻Ｔ２においては、クロック信号ＣＬＰＸが１であるため、クロック信号ＣＬＰＸがインバータ１５０によって反転されて得られるゲート信号ＭＣＫは０レベルとなる。このため、０レベルのゲート信号ＭＣＫがＮ型ＭＯＳ１３０およびＮ型ＭＯＳ１４０のゲート端子に入力され、Ｎ型ＭＯＳ１３０およびＮ型ＭＯＳ１４０は非導通状態となる。
【００６１】
同時に、ゲート信号ＭＣＫがインバータ１６０によって反転されて得られる反転ゲート信号ＸＭＣＫが１レベルとなり、Ｎ型ＭＯＳ１７１のゲート端子に入力されるため、Ｎ型ＭＯＳ１７１は導通状態となる。このため、クロック信号ＣＬＰＸが１の間は、キーパ回路１７０によってラッチされた信号が出力されることになる。
【００６２】
具体的には、Ｐ型ＭＯＳ１７２およびＮ型ＭＯＳ１７３から構成されるインバータ回路には、入力として０レベルのデータＤが入力されているため、Ｐ型ＭＯＳ１７２が導通状態となる一方、Ｎ型ＭＯＳ１７３が非導通状態となる。このため、正電源電圧に接続されたＰ型ＭＯＳ１７２から１レベルの信号が出力され、保持反転データＮ＿ＤＸとなるとともに、Ｐ型ＭＯＳ１７４およびＮ型ＭＯＳ１７５から構成されるインバータ回路の入力が１レベルに保たれる。
【００６３】
同様に、Ｐ型ＭＯＳ１７４およびＮ型ＭＯＳ１７５から構成されるインバータ回路には、入力として１レベルの反転データＤＸが入力されているため、Ｎ型ＭＯＳ１７５が導通状態となる一方、Ｐ型ＭＯＳ１７４が非導通状態となる。このため、Ｎ型ＭＯＳ１７１を介して接地電圧に接続されたＮ型ＭＯＳ１７５から０レベルの信号が出力され、保持データＮ＿Ｄとなるとともに、Ｐ型ＭＯＳ１７２およびＮ型ＭＯＳ１７３から構成されるインバータ回路の入力が０レベルに保たれる。
【００６４】
保持反転データＮ＿ＤＸおよび保持データＮ＿Ｄは、それぞれインバータ１８０およびインバータ１９０によって反転され、入力信号ＤＩＮに等しい０レベルの出力データＱと入力信号ＤＩＮの反転に等しい１レベルの反転出力データＱＸとが同時に出力される。
【００６５】
このようにして、クロック信号ＣＬＰＸが１である間は、キーパ回路１７０内に環状に接続された２つのインバータ回路によって入力信号ＤＩＮとその反転信号とが保持記憶され、出力データＱおよび反転出力データＱＸとして同じタイミングで出力され続ける。これらの出力データＱおよび反転出力データＱＸは、直前にクロック信号ＣＬＰＸが０であったタイミングのものと変化しておらず、キーパ回路１７０によって入力信号ＤＩＮが確実にラッチされていることが分かる。
【００６６】
一方、入力信号ＤＩＮが０であるため、インバータ１１０を経た反転データＤＸは１レベルとなり、さらにインバータ１２０を経たデータＤは０レベルとなるが、これらの反転データＤＸおよびデータＤは、Ｎ型ＭＯＳ１３０およびＮ型ＭＯＳ１４０を通過することがない。したがって、たとえ入力信号ＤＩＮが１に変化しても、クロック信号ＣＬＰＸが１である間は新たな入力信号ＤＩＮがキーパ回路１７０へ供給されることはない。
【００６７】
ここで、各信号の変化のタイミングについて、図５を用いてまとめておく。上述したように、本実施の形態においては、クロック信号ＣＬＰＸが所定サイクルで０となる。図５に示した１サイクルの最初にクロック信号ＣＬＰＸが０となると、それからインバータ１５０による反転の処理時間分だけ遅延してゲート信号ＭＣＫが１レベルとなる。
【００６８】
この時点では、入力信号ＤＩＮとして０が入力されたことに対応して、反転データＤＸが１レベルに確定し、データＤが０レベルに確定している。すなわち、入力信号ＤＩＮとして０が入力されてからインバータ１１０による反転の処理時間分だけ遅延して反転データＤＸが１レベルとなり、さらにインバータ１２０による反転の処理時間分だけ遅延してデータＤが０レベルとなる。そして、ゲート信号ＭＣＫが１レベルとなると、Ｎ型ＭＯＳ１３０およびＮ型ＭＯＳ１４０が導通状態となることから、キーパ回路１７０から出力される保持反転データＮ＿ＤＸおよび保持データＮ＿Ｄは、ゲート信号ＭＣＫが１レベルとなると同時にそれぞれ１レベルおよび０レベルとなる。
【００６９】
これらの保持反転データＮ＿ＤＸおよび保持データＮ＿Ｄは、それぞれインバータ１８０およびインバータ１９０による反転の処理時間分だけ遅延して、出力データＱおよび反転出力データＱＸとして同時に出力される。
【００７０】
その後、クロック信号ＣＬＰＸが１レベルに戻ることにより、ゲート信号ＭＣＫが０レベルに戻るが、これに伴ってＮ型ＭＯＳ１３０およびＮ型ＭＯＳ１４０が非導通状態となり、キーパ回路１７０によってラッチされた信号が出力データＱおよび反転出力データＱＸとして出力され続ける。これらの出力データＱおよび反転出力データＱＸは、いずれもインバータ１８０およびインバータ１９０による反転の処理が施されているため、出力タイミングに差はなく、入力信号ＤＩＮとその反転信号とが常に同時に出力されることになる。
【００７１】
以上のように、本実施の形態によれば、１サイクルの最初に入力された信号を互いに入力端子と出力端子とが接続された環状の２つのインバータ回路によってラッチし、それぞれのインバータ回路の出力端子から入力信号および入力信号の反転信号を出力する。このため、入力信号がラッチ回路から出力されるまでに、入力信号と反転信号に対して施される処理工程の差がなく、入力信号と反転信号が同時に出力される。したがって、入力信号を保持記憶するとともに、入力信号に等しい出力と入力信号を反転した反転出力との出力タイミングを一致させることができる。
【００７２】
なお、上記一実施の形態においては、Ｎ型ＭＯＳ１３０、Ｎ型ＭＯＳ１４０、およびＮ型ＭＯＳ１７１を用いて導通・非導通を切り替えるものとしたが、これらのパストランジスタを例えばアナログスイッチに代えることも可能である。ただし、アナログスイッチを用いる場合も、クロック信号ＣＬＰＸによって開閉が制御され、導通・非導通が切り替えられる。
【産業上の利用可能性】
【００７３】
本発明は、入力信号を保持記憶するとともに、入力信号に等しい出力と入力信号を反転した反転出力との出力タイミングを一致させる場合に適用することができる。
【図面の簡単な説明】
【００７４】
【図１】図１は、一実施の形態に係るラッチ回路の構成を示す回路図である。
【図２】図２は、クロック信号と入力信号の例を示す図である。
【図３】図３は、時刻Ｔ１におけるラッチ回路の状態を示す図である。
【図４】図４は、時刻Ｔ２におけるラッチ回路の状態を示す図である。
【図５】図５は、一実施の形態に係る信号の出力タイミングを示す図である。
【図６】図６は、従来のラッチ回路の構成例を示す回路図である。
【図７】図７は、信号の出力タイミングの一例を示す図である。
【符号の説明】
【００７５】
１１０、１２０、１５０、１６０、１８０、１９０  インバータ
１７０  キーパ回路
１３０、１４０、１７１、１７３、１７５  Ｎ型ＭＯＳ
１７２、１７４  Ｐ型ＭＯＳ
【国際調査報告】
2008114380.tif 000010
2008114380.tif 000011