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　特願２０１６−５４５９５２「撮像素子」拒絶査定不服審判事件〔平成２８年　８月１８日国際公開，ＷＯ２０１６／１２９１３８，請求項の数（６）〕について，次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は，特許すべきものとする。
【理　由】
第１　手続の経緯
　本願は，平成２７年９月３日の国際出願（国内優先権主張　平成２７年２月１０日）であって，その手続の経緯は以下のとおりである。
平成２８年　７月　８日　審査請求・手続補正書
平成２８年１０月　４日　拒絶理由通知
平成２８年１２月　６日　意見書・手続補正書
平成２９年　３日　２日　拒絶査定（以下，「原査定」という。）
平成２９年　６月　６日　審判請求・手続補正書
平成２９年１１月１４日　拒絶理由通知（以下，「当審拒絶理由通知」という。）
平成３０年　１月１９日　意見書・手続補正書
　
第２　本願発明
　本願請求項１ないし６に係る発明（以下，「本願発明１」ないし「本願発明６」という。）は，平成３０年１月１９日付けの手続補正で補正された特許請求の範囲に記載された事項により特定される発明であり，以下のとおりの発明である。
「【請求項１】
　二次元マトリクス状に配置され，外部から光を受光し，受光量に応じた撮像信号を生成して出力する複数の画素と，
　前記複数の画素の配置における縦ライン毎に設けられ，前記複数の画素の各々から出力される前記撮像信号を転送する複数の第１の転送線と，
　前記複数の第１の転送線の各々に設けられ，前記第１の転送線に接続される第１の拡散層と，前記第１の拡散層に形成されたトレンチと，前記トレンチの中に形成された誘電膜と，前記誘電膜の内側に設けられた電極と，を有するトレンチ構造をなす複数のキャパシタと，
　を配置してなる画素チップと，
　前記電極にゲートが接続され，前記撮像信号を増幅する第１のトランジスタと，前記電極にソースが接続され，前記キャパシタを所定の電位にリセットする第２のトランジスタと，を有し，前記複数の第１の転送線の各々に設けられ，前記キャパシタから分離された複数のカラム読み出し回路と，
　前記キャパシタを介して前記第１の転送線に接続され，前記第１のトランジスタを介して前記第１の転送線から前記撮像信号を出力させる第３のトランジスタを有し，前記複数のカラム読み出し回路の各々に設けられた複数のカラム走査回路と，
　前記第３のトランジスタに接続され，前記第１のトランジスタを介して前記撮像信号を転送する第２の転送線と，
　前記第２の転送線に接続され，前記複数の第１の転送線の各々から前記撮像信号を前記第２の転送線へ出力させる定電流源と，
　を配置してなる回路チップと，
　前記画素チップと前記回路チップとの間に積層して設けられてなり，前記電極を介して，前記画素チップに配置される前記トレンチ構造をなす前記キャパシタと前記回路チップに配置される前記第１のトランジスタとを接続する接続部と，
　を備え，
　前記キャパシタは，前記撮像信号に含まれるノイズを除去するためのノイズ除去用伝送容量を形成するとともに，前記電極および前記接続部を介して前記画素チップと前記回路チップとを接続することを特徴とする撮像素子。
　　【請求項２】
　二次元マトリクス状に配置され，外部から光を受光し，受光量に応じた撮像信号を生成して出力する複数の画素と，
　前記複数の画素の配置における縦ライン毎に設けられ，前記複数の画素の各々から出力される前記撮像信号を転送する複数の第１の転送線と，
　前記複数の第１の転送線の各々に設けられ，第１の拡散層と，前記第１の拡散層に形成されたトレンチと，前記トレンチの中に形成された誘電膜と，前記誘電膜の内側に設けられ，前記第１の転送線に接続された電極と，を有するトレンチ構造をなす複数のキャパシタと，
　を配置してなる画素チップと，
　前記第１の拡散層にゲートが接続され，前記撮像信号を増幅する第１のトランジスタと，前記第１の拡散層にソースが接続され，前記キャパシタを所定の電位にリセットする第２のトランジスタと，を有し，前記複数の第１の転送線の各々に設けられ，前記キャパシタから分離された複数のカラム読み出し回路と，
　前記キャパシタを介して前記第１の転送線に接続され，前記第１のトランジスタを介して前記第１の転送線から前記撮像信号を出力させる第３のトランジスタを有し，前記複数のカラム読み出し回路の各々に設けられた複数のカラム走査回路と，
　前記第３のトランジスタに接続され，前記第１のトランジスタを介して前記撮像信号を転送する第２の転送線と，
　前記第２の転送線に接続され，前記複数の第１の転送線の各々から前記撮像信号を前記第２の転送線へ出力させる定電流源と，
　を配置してなる回路チップと，
　前記画素チップと前記回路チップとの間に積層して設けられてなり，前記第１の拡散層を介して，前記画素チップに配置される前記トレンチ構造をなす前記キャパシタと前記回路チップに配置される前記第１のトランジスタとを接続する接続部と，
　を備え，
　前記キャパシタは，前記撮像信号に含まれるノイズを除去するためのノイズ除去用伝送容量を形成するとともに，前記第１の拡散層および前記接続部を介して前記画素チップと前記回路チップとを接続することを特徴とする撮像素子。
　　【請求項３】
　前記画素チップは，前記回路チップに積層されてなることを特徴とする請求項２に記載の撮像素子。
　　【請求項４】
　前記回路チップは，前記画素チップに積層されてなることを特徴とする請求項１に記載の撮像素子。
　　【請求項５】
　前記接続部は，前記画素チップに積層されてなり，
　前記回路チップは，前記接続部に積層されてなることを特徴とする請求項１に記載の撮像素子。
　　【請求項６】
　前記接続部は，前記回路チップに積層されてなり，
　前記画素チップは，前記接続部に積層されてなることを特徴とする請求項２に記載の撮像素子。」
第３　引用文献，引用発明等
１　原査定の引用文献１について
　原査定で引用された，特許第５５９６８８８号公報（以下，「引用文献１という。）には，図面とともに，次の記載がある。（下線は当審において付加した。以下同じ。）
（１）引用文献１の記載事項
ア　「【００２６】
　図２は，本発明の実施の形態１による内視鏡システムの要部の機能を表すブロック図である。図２を参照して，内視鏡システム１の各構成の詳細及び内視鏡システム１内の電気信号の経路を説明する。
【００２７】
　撮像部２０は，受光部２３を有する第１チップ２１と，バッファ２７を有する第２チップ２２とを含む。第１チップ２１と第２チップ２２は相対して貼り合わされ，チップ間は，チップの周縁部に配置されるパッド，またはチップ間を貫通するビア等により接続される。なお，第１チップ２１と第２チップ２２は，双方の主面が平行になるように配置するものに限らず，周囲の構造により，横に並べて配置したり，一方の主面に対して他方の主面が垂直になるように配置したりしてもよい。
【００２８】
　撮像部２０の
第１チップ２１は
二次元マトリクス状に配置される受光部２３
受光部２３で光電変換された撮像信号を読み出す読み出し部２４と，コネクタ部５から送出される基準クロック信号及び同期信号に基づきタイミング信号を生成して読み出し部２４に供給するタイミング生成部２５と，撮像信号を第２チップ２２に出力するマルチプレクサ２６と，を含む
【００２９】
　撮像部２０の第２チップ２２は，伝送ケーブル３及びコネクタ部５を介して，第１チップ２１から出力される撮像信号の交流成分のみをプロセッサ６へ送信する送信部として機能するバッファ２７を含む。なお，第１チップ２１と第２チップ２２に搭載される回路の組み合わせは設計の都合に合わせて適宜変更可能である。
（中略）
【００４０】
　ノイズ除去部２４３は，各単位画素２３０ごとの出力ばらつきと，画素リセット時のノイズ信号とを除去し，各単位画素２３０で光電変換された撮像信号を列ソースフォロアバッファ２４４に出力する。なお，ノイズ除去部２４３の詳細は，図４を参照して後述する。
【００４１】
　水平走査部２４５は，タイミング生成部２５から供給される駆動信号（φＨＣＬＫ）に基づき，受光部２３の選択された列＜Ｍ＞（Ｍ＝０，１，２，…，ｍ−１，ｍ）に列選択パルスφＨＣＬＫ＜Ｍ＞を印加し，各単位画素２３０で光電変換された撮像信号を列ソースフォロアバッファ２４４を介して，水平転送線２５８に転送し，マルチプレクサ２６に出力する。
【００４２】
　マルチプレクサ２６は，タイミング生成部２５から供給される駆動信号（φＭＵＸＳＥＬ）により駆動され，水平転送線２５８を通じて入力される撮像信号と基準電圧生成部２４６で生成される基準電圧Ｖｒｅｆ（定電圧信号）とを交互に，出力部（アンプ）３１を介して，第２チップ２２に出力する。ここで出力される基準電圧Ｖｒｅｆは，コネクタ部５の撮像信号処理部５２等において，撮像信号伝送時の伝送ケーブル３で重畳される同相ノイズ除去のために利用される。なお，必要に応じて，マルチプレクサ２６の入力側にゲイン調整のためのアンプを設けてもよい。
【００４３】
　
第１チップ２１の受光部２３には，多数の単位画素２３０が二次元マトリクス状に配列される。
【００４４】
　光電変換素子２３１及び２３２は，入射光をその光量に応じた信号電荷量に光電変換して蓄積する。光電変換素子２３１及び２３２のカソード側は，それぞれ転送トランジスタ２３４及び２３５の一端側に接続され，アノード側はグラウンドＧＮＤに接続される。電荷変換部２３３は，浮遊拡散容量（ＦＤ）からなり，光電変換素子２３１及び２３２で蓄積された電荷を電圧に変換する。
【００４５】
　転送トランジスタ２３４及び２３５は，それぞれ光電変換素子２３１及び２３２から電荷変換部２３３に電荷を転送する。転送トランジスタ２３４及び２３５のそれぞれのゲートには，駆動パルス（行選択パルス）φＴａ及びφＴｂが供給される信号線が接続され，他端側は電荷変換部２３３に接続される。垂直走査部２４１から信号線を介して駆動パルスφＴａ及びφＴｂが供給されると，転送トランジスタ２３４及び２３５がオン状態となり，光電変換素子２３１及び２３２から電荷変換部２３３に信号電荷が転送される。
【００４６】
　電荷変換部リセット部（トランジスタ）２３６は，電荷変換部２３３を所定電位にリセットする。電荷変換部リセット部２３６は，一端側が電源電圧ＶＤＤに接続され，他端側が電荷変換部２３３に接続され，ゲートには駆動パルスφＲが供給される信号線が接続される。垂直走査部２４１から信号線を介してφＲが供給されると，電荷変換部リセット部２３６がオン状態となり，電荷変換部２３３に蓄積された信号電荷が放出されて，電荷変換部２３３が所定電位にリセットされる。
【００４７】
　画素ソースフォロアトランジスタ２３７は，一端側が電源電圧ＶＤＤに接続され，他端側が画素出力スイッチ２３８の一端側に接続される。ゲートには電荷変換部２３３で電圧変換された信号（撮像信号又はリセット時の信号）が入力される。画素出力スイッチ２３８は，電荷変換部２３３で電圧変換された信号を垂直転送線２３９に出力する。画素出力スイッチ２３８の他端側は垂直転送線２３９に接続され，ゲートには，駆動パルスφＸが供給される信号線が接続される。画素出力スイッチ２３８のゲートに垂直走査部２４１から信号線を介して駆動パルスφＸが供給されると，画素出力スイッチ２３８がオン状態となり，撮像信号又はリセット時の信号が
垂直転送線２３９
【００４８】
　定電流源２４２は，一端側が垂直転送線２３９に接続され，他端側がグラウンドＧＮＤに接続され，ゲートにはバイアス電圧Ｖｂｉａｓ１が印加される。単位画素２３０を定電流源２４２で駆動し，単位画素２３０の出力を垂直転送線２３９へ読み出す。垂直転送線２３９へ読み出された信号は，ノイズ除去部２４３に入力される。
【００４９】
　ノイズ除去部２４３は，
転送容量（ＡＣ結合コンデンサ）２５２
クランプスイッチ（トランジスタ）２５３
列ソースフォロアトランジスタ２４４
【００５０】
　タイミング生成部２５から，駆動信号φＶＣＬがクランプスイッチ２５３のゲートに入力されると，クランプスイッチ２５３がオン状態となり，転送容量２５２は，基準電圧生成部２４６から供給されるクランプ電圧Ｖｃｌｐによりリセットされる。
ノイズ除去部２４３でノイズ除去された撮像信号は，列ソースフォロアトランジスタ２４４のゲートに入力される。
【００５１】
　
ノイズ除去部２４３は，サンプリング用のコンデンサ（サンプリング容量）を必要としないため，転送容量（ＡＣ結合コンデンサ）２５２の容量は，列ソースフォロアトランジスタ２４４の入力容量に対する十分な容量であればよい。
ノイズ除去部２４３は，サンプリング容量の無い分，第１チップ２１における占有面積を小さくすることができる。
【００５２】
　列ソースフォロアトランジスタ２４４の一端側は，電源電圧ＶＤＤに接続され，他端側は
列選択スイッチ（第２の転送部）２５４
（ノイズ除去部２４３でノイズ除去された撮像信号）が水平転送線２５８
【００５３】
　
定電流源２５７は，一端側が水平転送線２５８に接続され，他端側がグラウンドＧＮＤに接続され，ゲートにはバイアス電圧Ｖｂｉａｓ２が印加される
【００５４】
　水平リセットトランジスタ２５６の一端側は水平リセット電圧Ｖｃｌｒに接続され，他端側は水平転送線２５８に接続される。水平リセットトランジスタ２５６のゲートには，タイミング生成部２５から駆動信号φＨＣＬＲが入力される。タイミング生成部２５から駆動信号φＨＣＬＲが水平リセットトランジスタ２５６のゲートに入力されると，水平リセットトランジスタ２５６がオン状態となり，水平転送線２５８がリセットされる。
【００５５】
　サンプルホールド部２５５は，バッファ２６１と，サンプルホールドスイッチ（トランジスタ）２６２と，サンプル容量（コンデンサ）２６３と，オペアンプ２６４と，を含む。バッファ２６１の入力には，水平転送線２５８が接続され，該水平転送線２５８を介して，撮像信号と水平リセット時のノイズ信号とがバッファ２６１に入力される。バッファ２６１の出力は，サンプルホールドスイッチ２６２の一端側に接続される。サンプルホールドスイッチ２６２の他端側は，オペアンプ２６４の入力に接続される。サンプル容量２６３の一端側は，サンプルホールドスイッチ２６２の他端側とオペアンプ２６４の入力とに接続され，他端側はグラウンドＧＮＤに接続される。オペアンプ２６４の出力は，オペアンプ２６４に反転入力端子に接続されるとともに，マルチプレクサ２６の入力に接続される。サンプルホールド部２５５は，サンプルホールドスイッチ２６２がオフ状態になる直前の電圧をサンプル容量２６３に保持し，サンプルホールドスイッチ２６２がオフ状態になっている間は，サンプル容量２６３に保持した電圧を出力する。
【００５６】
　実施の形態１では，垂直転送線２３９からのノイズ除去後の撮像信号の読み出しと，水平リセットトランジスタ２５６による水平転送線２５８のリセットとを交互に行うことにより，列方向の撮像信号のクロストークを抑制することが可能となる。また，サンプルホールド部２５５のサンプルホールドスイッチ２６２を，ノイズ除去後の撮像信号の転送時にオン状態とし，リセット時のノイズ信号の転送時にオフ状態とすることにより，ノイズ除去後の撮像信号のみをオペアンプ２６４に出力することが可能となる。第１チップ２１がサンプルホールド部２５５を備えることにより，後段の増幅回路の帯域を半分にするとともに，レンジを抑制することができる。
【００５７】
　マルチプレクサ２６は，サンプルホールド部２５５から出力されるノイズ除去された撮像信号と，基準電圧生成部２４６で生成される基準電圧Ｖｒｅｆとを交互に，出力部３１に出力する。出力部３１は，ノイズ除去された撮像信号と基準電圧Ｖｒｅｆとを必要に応じて信号増幅して，交互に第２チップ２２に出力する。
【００５８】
　第２チップ２２では，ノイズ除去された撮像信号と基準電圧Ｖｒｅｆとの交流成分のみを，伝送ケーブル３を介して，コネクタ部５に伝送する。」
イ　図４には，以下のものが記載されていると認められる。
　「二次元マトリクス状に配置された複数の画素２３０と，
　前記複数の画素２３０の配置における縦ライン毎に設けられ，前記複数の画素２３０の各々から出力される撮像信号を転送する複数の垂直転送線２３９と，
　前記複数の垂直転送線２３９の各々に設けられ，前記垂直転送線２３９に接続される複数の転送容量２５２と，
　前記転送容量２５２の一方の電極にゲートが接続され，前記撮像信号を増幅する列ソースフォロアトランジスタ２４４と，前記電極にソースが接続され，前記転送容量２５２を所定の電位にリセットするクランプスイッチ（トランジスタ）２５３と，を有し，前記複数の垂直転送線２３９の各々に設けられた複数のカラム読み出し用の回路と，
　前記転送容量２５２を介して前記垂直転送線２３９に接続され，前記列ソースフォロアトランジスタ２４４を介して前記垂直転送線２３９から前記撮像信号を出力させる列選択スイッチ２５４を有し，前記複数のカラム読み出し用の回路の各々に設けられた複数のカラム走査用の回路と，
　前記列選択スイッチ２５４に接続され，前記列ソースフォロアトランジスタ２４４を介して前記撮像信号を転送する水平転送線２５８と，
　ノイズ除去部２４３を構成する転送容量２５２は，前記撮像信号に含まれるノイズを除去するためのノイズ除去用転送容量を形成し，
　前記水平転送線２５８に接続され，前記複数の垂直転送線２３９の各々から前記撮像信号を前記水平転送線２５８へ出力させる定電流源２５７と，を備えた第１チップ２１。」
（２）引用発明　
　前記ア，イから，引用文献１には以下の発明(以下，「引用発明」という。）が記載されているものと認められる。
「二次元マトリクス状に配置された複数の画素２３０と，
　前記複数の画素２３０の配置における縦ライン毎に設けられ，前記複数の画素２３０の各々から出力される撮像信号を転送する複数の垂直転送線２３９と，
　前記複数の垂直転送線２３９の各々に設けられ，前記垂直転送線２３９に接続される複数の転送容量２５２と，
　前記転送容量２５２の一方の電極にゲートが接続され，前記撮像信号を増幅する列ソースフォロアトランジスタ２４４と，前記電極にソースが接続され，前記転送容量２５２を所定の電位にリセットするクランプスイッチ（トランジスタ）２５３と，を有し，前記複数の垂直転送線２３９の各々に設けられた複数のカラム読み出し用の回路と，
　前記転送容量２５２を介して前記垂直転送線２３９に接続され，前記列ソースフォロアトランジスタ２４４を介して前記垂直転送線２３９から前記撮像信号を出力させる列選択スイッチ２５４を有し，前記複数のカラム読み出し用の回路の各々に設けられた複数のカラム走査用の回路と，
　前記列選択スイッチ２５４に接続され，前記列ソースフォロアトランジスタ２４４を介して前記撮像信号を転送する水平転送線２５８と，
　ノイズ除去部２４３を構成する転送容量２５２は，前記撮像信号に含まれるノイズを除去するためのノイズ除去用転送容量を形成し，
　前記水平転送線２５８に接続され，前記複数の垂直転送線２３９の各々から前記撮像信号を前記水平転送線２５８へ出力させる定電流源２５７と，を備えた第１チップ２１。」
２　原査定の引用文献２について
　原査定で引用された，特開２０１２−５４４９５号公報（以下，「引用文献２」という。）には，図面とともに，次の記載がある。
ア　「【００１２】
　本発明では，アナログ回路とデジタル回路とが混在する半導体集積回路を複数の半導体基板に分けて形成する場合における，基板の総面積の増加を抑制することができる。」
イ　「【００１５】
＜１．第１実施形態＞
［ＣＭＯＳセンサ方式の固体撮像装置１の構成］
　図１は，本発明の第１実施形態に係るＣＭＯＳセンサ方式の固体撮像装置１のブロック図である。
　図１の固体撮像装置１は，タイミング制御回路１１，行走査回路１２，画素アレイ部１３，カラム回路１４，列走査回路１５，水平走査出力信号線１６，（Auto Gain Control）演算回路１７，出力回路１８を有する。
【００１６】
　画素アレイ部１３は，半導体基板の一面に行列状に二次元配列された複数の画素回路１９を有する。
　複数の画素回路１９は，１行毎に複数の行選択信号線２０に接続される。複数の行選択信号線２０は，行走査回路１２に接続される。
　また，複数の画素回路１９は，１列毎に複数の列出力信号線２１に接続される。
複数の列出力信号線２１は，カラム回路１４に接続される
（中略）
【００３６】
　そして，センサチップ６の第１半導体基板５１は，信号処理チップ７の第２半導体基板５３の中央部に重ねて配置される。
　また，第１半導体基板５１の裏面に配列された複数のマイクロパッド５２と，第２半導体基板５３の表面に配列された複数のマイクロパッド５４とは，複数のマイクロバンプ５５により電気的に接続される。
　第１半導体基板５１と第２半導体基板５３とは，封止樹脂８により互いに固定される。
　そして，図３では，第１半導体基板５１の上面が受光面となる。
（中略）
【００４１】
　具体的に説明する。
　上述したようにたとえば図２の
画素アレイ部１３をセンサチップ６に形成し，カラム回路１４を信号処理チップ７に形成した場合
マイクロバンプ５５およびマイクロパッド５２を介して，列出力信号線２１に接続される。
　製造過程において比較器４１の入力端子へ静電気ノイズが入力されると，比較器４１が破壊される可能性がある。
　このため，信号処理チップ７では，比較器４１の入力端子と，当該入力端子に接続されたマイクロパッド５４との間に，入力保護回路を追加する必要がある。
（中略）
【００４３】
　図４は，図３のセンサチップ６および信号処理チップ７に対する画素アレイ部１３およびカラム回路１４の振り分け方の説明図である。
　図５は，図３のセンサチップ６および信号処理チップ７に対する１列分の画素アレイ部１３およびカラム回路１４の振り分け方の説明図である。
【００４４】
　そこで，本実施形態では，回路ブロック毎に振り分けるのではなく，アナログ回路の一部をセンサチップ６に振り分け，アナログ回路の残部とデジタル回路とを信号処理チップ７に振り分ける。
　具体的には，図４および図５に示すように，
センサチップ６には，アナログ回路の一部である画素アレイ部１３の複数の画素回路１９と，デジタル回路の行走査回路１２とを形成する。
　また，
信号処理チップ７には，
カラム回路１４，列走査回路１５，水平走査出力信号線１６，
を形成する。
(中略）
【００６０】
　なお，第２実施形態では，第１半導体基板５１と第２半導体基板５３との間に遮光金属膜８１を配置している。
　この他にも，第２半導体基板５３の最上の配線層をベタパターンに形成することで，電流源トランジスタ３８と複数の画素回路１９との間に遮光金属膜８１を配置してもよい。
　また，第１半導体基板５１の裏面に金属のベタパターンに形成することで，電流源トランジスタ３８と複数の画素回路１９との間に遮光金属膜８１を配置してもよい。
　たとえば，第１半導体基板５１の裏面に配線層が形成される所謂裏面照射型のものである場合には，その裏面の配線層の最上層にベタパターンを形成すればよい。
　また，遮光金属膜８１や金属のベタパターンの代わりに，第１半導体基板５１と第２半導体基板５３との間に，光の吸収膜や散乱膜を設けてもよい。たとえばシリコン系接着剤を第１半導体基板５１と第２半導体基板５３との間に塗布することにより，光を散乱したり吸収したりすることができる。
【００６１】
＜３．第３実施形態＞
　第３実施形態での固体撮像装置１の回路ブロック，電流源トランジスタ３８の構成は，第１実施形態と同様である。
　すなわち，
画素アレイ部１３の複数の画素回路１９は，センサチップ６に形成され
カラム回路１４などと同じ信号処理チップ７に形成されている。
　このため，第３実施形態では，固体撮像装置１の各部について第１実施形態と同じ符号を使用し，その説明を省略する。
【００６２】
［センサチップ６および信号処理チップ７に対する回路の振り分け方］
　図１０は，本発明の第３実施形態のセンサチップ６および信号処理チップ７に対する１列分の画素アレイ部１３およびカラム回路１４の振り分け方の説明図である。
　図１０の固体撮像装置１では，信号処理チップ７に，センサチップ６の画素アレイ部１３へアンプ電源電圧ＶＤＣを供給する電圧源回路９１が形成される。
　電圧源回路９１は，信号処理チップ７の第２半導体基板５３のマイクロパッド５４に接続され，マイクロバンプ５５により第１半導体基板５１のマイクロパッド５２に接続される。当該マイクロパッド５２は，複数の画素回路１９の増幅トランジスタ３４のドレインに接続される。
　なお，複数の画素回路１９のリセットトランジスタ３６のドレインは，第１実施形態と同様に，センサチップ６に形成された図示しない電流源３７回路から電源電圧ＶＤＤが供給される。
【００６３】
　そして，図１０の電圧源回路９１が増幅トランジスタ３４のドレインへ供給する電源電圧ＶＤＣは，電源電圧ＶＤＤより低い電圧とする。
　これにより，信号処理チップ７において，センサチップ６の高い電源電圧に対応するために高耐圧素子などを使用する必要が無くなる。また，信号処理チップ７において低耐圧素子を使用することにより，１／ｆ雑音を減らすことができる。」
ウ　「【００７８】
　以上の実施形態は，本発明の好適な実施形態の例であるが，本発明は，これに限定されるものではなく，発明の要旨を逸脱しない範囲において種々の変形または変更が可能である。
【００７９】
　たとえば上記実施形態は，複数の画素回路１９が接続された各列出力信号線２１には，カラム回路１４の比較器４１に接続されている。
　この比較器４１とカウンタ４２からなるＡＤＣにより画素の信号はデジタル化され，メモリ４３を介して水平走査信号線１６に接続している。この
ＡＤＣの代わりに画素信号の電圧を増幅するアナログアンプを配置
３　原査定の引用文献３について
　原査定で引用された，特開２０１３−１１０２５４号公報（以下，「引用文献３」という。）には，図面とともに，次の記載がある。
「【００２０】
　図２は，第１実施形態のメモリ／ロジック混載ＬＳＩにおけるＰＬＬの回路図である。
【００２１】
　図示するように，ＰＬＬは，位相比較器２１，電圧制御発振器（ＶＣＯ：voltage controlled oscillator）２２，増幅器２３，ダイオードＤ１〜Ｄ４，抵抗Ｒ１，及び
トレンチキャパシタＣ１，Ｃ２
【００２２】
　位相比較器２１の出力部には，電圧制御発振器２２の入力部が接続されている。位相比較器２１の出力部と電圧制御発振器２２の入力部との間には，抵抗と
トレンチキャパシタＣ１
トレンチキャパシタＣ２
トレンチキャパシタＣ１，Ｃ２
トレンチキャパシタＣ１，Ｃ２
【００２３】
　図３は，第１実施形態のメモリ／ロジック混載ＬＳＩにおけるレギュレータの回路図である。
【００２４】
　図示するように，レギュレータは，メイン増幅器２４，サブ増幅器２５，トランジスタＴ１，Ｔ２，抵抗Ｒ２，Ｒ３，及び
トレンチキャパシタＣ３
【００２５】
　入力電圧としての電源電圧ＶDDは，トランジスタＴ１のソースに入力される。トランジスタＴ１のドレインには，
トレンチキャパシタＣ３
トレンチキャパシタＣ３は，半導体基板に形成されたトレンチ内に，絶縁膜及び金属層が埋め込まれて形成されたディープトレンチキャパシタから構成されている。
【００２６】
　前述した
トレンチキャパシタは，メインブロック１１に配置されるＤＲＡＭ内にも形成されている。以下に，トレンチキャパシタについて詳述する。
【００２７】
　図４は，第１実施形態におけるＤＲＡＭ及びアナログ回路が含む
トレンチキャパシタ
【００２８】
　ＤＲＡＭが含む
トレンチキャパシタ
【００２９】
　図４に示すように，半導体基板３０上には，ｎ型ウェル領域３１が形成されている。ｎ型ウェル領域３１上には，ｐ型ウェル領域３２，ｎ型ウェル領域３３が形成されている。ｐ型ウェル領域３２の表面領域には，ｎ＋型拡散層３２Ｎ，ｐ型拡散層３２Ｐが形成される。ｎ型ウェル領域３３の表面領域には，ｎ型拡散層３３Ｎが形成されている。さらに，ｎ型ウェル領域３１下の半導体基板３０内には，ｎ＋型領域３０Ｎが形成されている。
【００３０】
　
ｐ型ウェル領域３２，ｎ型ウェル領域３１，及びｎ＋型領域３０Ｎには深いトレンチが掘られている。トレンチは，ｐ型ウェル領域３２の表面からｎ型ウェル領域３１を通り，ｎ＋型領域３０Ｎまで達している。トレンチの側面及び底面には絶縁膜（図示せず）が形成され，トレンチ内の絶縁膜上には金属層３４Ｍが埋め込まれている。これにより，ｎ＋型領域３０Ｎと金属層３４Ｍとの間に絶縁膜が配置されてなるトレンチキャパシタ３４が形成されている。
【００３１】
　
トレンチキャパシタ３４はｎ＋型拡散層３２Ｎに接続され，ｎ＋型拡散層３２Ｎは，例
ば電源電圧端ＶDDに接続される。ｐ型拡散層３２Ｐは，例えば接地電位ＧＮＤに接続
れ，ｎ型拡散層３３Ｎはトレンチキャパシタ３４が接続されるべきノードに接続される。
【００３２】
　ロジック回路（ＰＬＬ，レギュレータ）が含む
トレンチキャパシタ
【００３３】
　図４に示すように，半導体基板３０上には，ｎ型ウェル領域３１が形成されている。ｎ型ウェル領域３１上には，ｐ型ウェル領域３２，ｎ型ウェル領域３３が形成されている。ｐ型ウェル領域３２の表面領域には，ｎ＋型拡散層３２Ｎ，ｐ型拡散層３２Ｐが形成される。ｎ型ウェル領域３３の表面領域には，ｎ型拡散層３３Ｎが形成されている。ｎ型ウェル領域３１下の半導体基板３０内には，ｎ＋型領域３０Ｎが形成されている。さらに，ＤＲＡＭとロジック回路のウェル領域間には，ｐ型ウェル領域３５が形成されている。
【００３４】
　ｐ型ウェル領域３２，ｎ型ウェル領域３１，及びｎ＋型領域３０Ｎには深いトレンチが掘られている。
トレンチは，ｐ型ウェル領域３２の表面からｎ型ウェル領域３１を通り，ｎ＋型領域３０Ｎまで達している。トレンチの側面及び底面には絶縁膜（図示せず）が形成され，トレンチ内の絶縁膜上には金属層３４Ｍが埋め込まれている。これにより，ｎ＋型領域３０Ｎと金属層３４Ｍとの間に絶縁膜が配置されてなるトレンチキャパシタＣ１（またはＣ２，Ｃ３）が形成されている。
【００３５】
　
トレンチキャパシタＣ１
トレンチキャパシタＣ１
【００３６】
　第１実施形態では，ＰＬＬ内のキャパシタに
トレンチキャパシタ
トレンチキャパシタ
トレンチキャパシタ
トレンチキャパシタ
【００３７】
　前述したように第１実施形態では，アナログ回路内のキャパシタに
トレンチキャパシタ
【００３８】
　以上説明したように第１実施形態によれば，チップサイズを増大することなく，キャパシタの容量を増やすことが可能である。
【００３９】
　　［第２実施形態］
　第２実施形態のセンサ／ロジック混載ＬＳＩ（固体撮像装置）について説明する。
センサ／ロジック混載ＬＳＩ
【００４０】
　図５は，第２実施形態の
センサ／ロジック混載ＬＳＩ
【００４１】
　図示するように，ＣＭＯＳイメージセンサは，フォトダイオードＰＤ，リードトランジスタＴ３，リセットトランジスタＴ４，アドレストランジスタＴ５，アンプトランジスタＴ６，リセットトランジスタＴ７，及び
トレンチキャパシタＣ４
【００４２】
　フォトダイオードＰＤは，リードトランジスタＴ３を介してフローティングディフュージョンＦＤに接続されている。フローティングディフュージョンＦＤには，
トレンチキャパシタＣ４
【００４３】
　フローティングディフュージョンＦＤには，リセットトランジスタＴ４を介して電源線が接続される共に，アンプトランジスタＴ６のゲートが接続されている。アンプトランジスタＴ６の電流通路の一端は，リセットトランジスタＴ７を介して基準電位（例えば，接地電位）に接続されている。アンプトランジスタＴ６の電流通路の他端には，アドレストランジスタＴ５を介して電源線が接続されている。そして，アンプトランジスタＴ６の電流通路の一端から，フォトダイオードＰＤにより検出された信号Ｖｓｉｇが出力される。
【００４４】
　図６（ａ）は第２実施形態のセンサ／ロジック混載ＬＳＩにおけるＣＭＯＳイメージセンサの平面図であり，図６（ｂ）はＣＭＯＳイメージセンサの断面図である。なお，これら図６（ａ）及び図６（ｂ）はＣＭＯＳイメージセンサの一部を示すものである。
【００４５】
　半導体基板４０には，フォトダイオードＰＤ，バリア層４１，及び
トレンチキャパシタＣ４
トレンチキャパシタＣ４は，半導体基板４０に掘られた深いトレンチ内に，絶縁膜４２と金属層４３が埋め込まれて形成されている。すなわち，半導体基板４０と金属層４３との間に絶縁膜４２が配置されてトレンチキャパシタＣ４が形成されている。
（中略）
【００４８】
　第２実施形態では，ＣＭＯＳイメージセンサ内の画素電圧変換回路のキャパシタに
トレンチキャパシタ
トレンチキャパシタ
【００４９】
　また，ＰＬＬ内のキャパシタに
トレンチキャパシタを用いることにより，チップ面積を小さくすることができる。さらに，トレンチキャパシタは容量を大きくすることができる
【００５０】
　同様に，レギュレータ内のキャパシタに
トレンチキャパシタを用いることにより，チップ面積を小さくすることができる。さらに，トレンチキャパシタは容量を大きくすることができる
【００５１】
　前述したように第２実施形態では，イメージセンサ内及びアナログ回路内のキャパシタにトレンチキャパシタを用いているため，イメージセンサ内及びロジック回路内のキャパシタが占める占有面積を低減することができる。さらに，
トレンチキャパシタを用いることで，キャパシタの容量を増やすことができる。
【００５２】
　以上説明したように第２実施形態によれば，チップサイズを増大することなく，キャパシタの容量を増やすことができる。」
４　原査定の引用文献４について
　原査定で引用された，特許第５１４０２３５号公報（以下，「引用文献４」という。）には，図面とともに，次の記載がある。
「【００４５】
　図１６〜図１９は，本実施形態における
ＤＲＡＭ混載型ＣＭＯＳイメージセンサ
【００４６】
　図１６は，図１４中のα−α´線の平面構成を示した図である。図１７は，図１４中のβ−β´線の平面構成を示した図である。図１８は，図１４中のγ−γ´線の平面構成を示した図である。図１９は，図１４中のδ−δ´線の平面構成を示した図である。本実施形態のＤＲＡＭ混載型ＣＭＯＳイメージセンサは，図１６に示すように，リセットトランジスタとソースフォロアトランジスタとを接続するための配線１１０がＤＲＡＭセルのビット線と同層で且つ同じ材料で形成されている。
【００４７】
　一方で，通常の４トランジスタ型ピクセルの構成は，リセットトランジスタとソースフォロアトランジスタとを接続するための配線は，図１４に示す層内の第１のメタル配線を用いて形成される。従って，通常の４トランジスタ型ピクセルとを比べて本実施形態の４トランジスタ型ピクセルは，４トランジスタ型ピクセルを構成するのに第３のメタル配線を必要としない。従って，本実施形態のＤＲＡＭ混載型イメージセンサでは，フォトダイオード部を除くピクセル形成領域の遮光専用層として第３のメタル配線を使用することができる。
【００４８】
　更に，トランスファーゲート線１１１もＤＲＡＭセルのビット線と同層に同じ材料（ポリシリコンとＷシリサイドの積層構造）で形成されている。一括シャッタ動作による撮影を行う場合には，トランスファーゲート線は全行一括で（１回の撮影で），１回ＯＮさせるだけで，それほどスピードは要求されない。そのため，一括シャッタ動作により４トランジスタ型ピクセルのトランスファーゲート線にも，このようなポリシリコンとＷシリサイドの積層構造を用いることができる。
【００４９】
＜第２の実施形態＞
　次に，図２１Ａから図３１を用いて本発明の第２の実施形態における
ＤＲＡＭ混載型ＣＭＯＳイメージセンサ
【００５０】
　先ず，図１Ａ，図１Ｂの例と同様に，ＤＲＡＭセル形成領域内において選択的にＮ型ウェルをＰ型Ｓｉ基板４７に形成する。その際に，高エネルギーで燐又は砒素のイオン注入を行い，Ｓｉ基板４７の深い位置までＮ型ウェル４８を形成する。
【００５１】
　次に，図２１Ａに示すように，基板セルプレート型のトレンチキャパシタを形成する。
トレンチキャパシタの形成方法は，例えば“第４３回半導体専門講習会　予稿集”に示されている。トレンチキャパシタ５３は，カラー酸化膜，ＳｉＮ膜４４，ポリシリコン膜４５及びセルプレート等により形成される。トレンチキャパシタ５３の下部には，燐又は砒素をトレンチキャパシタ５３から基板内に拡散させたＮ型拡散層４６が形成されており，Ｎウェル４８に接続されて，セルプレートを形成している。トレンチキャパシタの形成後にＳｉ基板をパターニングしてＳＴＩ用の溝を形成し，溝内にシリコン酸化膜を堆積してＣＭＰ法により表面を研磨することによりＳＴＩ（Shallow Trench Isolation）４９を形成する。
【００５２】
　続いて，図２２Ａ，図２２Ｂに示すように，全面にゲート酸化膜５１を５ｎｍ程度の膜厚で形成し，ＤＲＡＭセル形成領域のみを覆うレジストパターンを形成した後，フッ酸を薬液として用いたウェットエッチングによりＤＲＡＭセル形成領域以外の領域に形成されたゲート酸化膜５１を除去する。
【００５３】
　続いて，フォトレジストを灰化処理により除去し，ゲート酸化膜５１を５ｎｍ程度の膜厚で形成する。これにより，ＤＲＡＭセル形成領域には８ｎｍ程度の膜厚，ピクセル形成領域及び周辺ロジック回路形成領域には５ｎｍ程度の膜厚のゲート酸化膜５１が夫々形成される。
【００５４】
　続いて，燐ドープトアモルファスシリコン膜，ＷＳｉ膜及びシリコン酸化膜を夫々，５０ｎｍ程度，１５０ｎｍ程度，２００ｎｍ程度の膜厚で堆積し，フォトリソグラフィ工程及びそれに続くエッチング工程により，図２３Ａ，図２３Ｂに示すように，Ｐ型Ｓｉ基板４７上にゲート電極５２を形成する。
【００５５】
　続いて，ピクセル形成領域内のフォトダイオード形成領域上で開口するレジストパターンを形成し，３０ｋｅＶ〜３００ｋｅＶ，１×１０12／ｃｍ2〜１×１０13／ｃｍ2の条件で燐をイオン注入する。これにより，図２４Ｂに示すように，フォトダイオード形成領域にはＮ型拡散層５４が基板４７の深い位置まで形成される。次に，７ｋｅＶ，１×１０13／ｃｍ2程度の条件でホウ素をイオン注入し，フォトダイオード形成領域における基板４７の表面部位にＰ型拡散層５５をフォトダイオード表面シールド層として形成する。以上により，ピクセル形成領域内にフォトダイオード５６が形成される。
【００５６】
　続いて，図２５Ａ，図２５Ｂに示すように，ＤＲＡＭセル形成領域上及びフォトダイオード部を除くピクセル形成領域上で開口するレジストパターンを形成し，２０ｋｅＶ，２×１０13／ｃｍ2程度の条件で燐をイオン注入することにより，ＤＲＡＭセル形成領域及びピクセル形成領域の基板の浅い位置にＮ型拡散層５７を形成する。
（中略）
【００６１】
　これにより，図２６Ａ，図２６Ｂに示すように，ＤＲＡＭセル形成領域の素子活性領域上にはシリコン窒化膜が残存し，リセットトランジスタにおけるゲート電極の一方の側壁面，ソースフォロアトランジスタのゲート電極の両側壁面，及び，セレクトトランジスタのゲート電極の両側壁面にサイドウォール５８が形成される。
(中略)
【００６４】
　続いて，図２７Ａ，図２７Ｂに示すように，シリコン酸化膜を５０ｎｍ程度の膜厚でプラズマＣＶＤ法により形成した後，更にＢＰＳＧ（Borophosphosilicate glass）膜６０を１μｍ程度の膜厚で形成し，ＣＭＰ法により表面を平坦化する。
（中略）
【００６７】
　続いて，図２８Ａ，図２８Ｂに示すように，燐ドープトアモルファスシリコン膜を３００ｎｍ程度の膜厚で全面に堆積した後，ＣＭＰ法により表面を研磨することにより，ビット線コンタクト６１，コンタクト６２内にポリシリコンプラグ６３を形成する。
【００６８】
　続いて，Ｔｉ膜，ＴｉＮ膜及びＷ膜を夫々，２０ｎｍ，５０ｎｍ，１００ｎｍ程度の膜厚で順次堆積する。次に，ポリシリコンプラグ６３を内包する領域に残存するレジストパターンを形成し，当該レジストパターンをマスクにしてＷ膜，ＴｉＮ膜及びＴｉ膜をエッチングする。これにより，図２８Ａ，図２８Ｂに示すように，ＤＲＡＭセル形成領域にはビット線６４を形成するとともに，ピクセル形成領域にはフローティングディフュージョン部及びソースフォロアトランジスタと接続するローカル配線６５を夫々形成する。」
５　原査定の引用文献５について
　原査定で引用された，特開平４−１０１４２８号公報（以下，「引用文献５」という。）には，図面とともに，次の記載がある。
「実施例２
　第７図は本発明の第２の実施例を説明するためのもので，ダイナミックＲＡＭセルの製造工程を示す断面図である。先ず，第７図（ａ）に示すごとく，比抵抗１０Ωｃｍ程度のｐ型シリコン基板３１上にフィールド酸化膜３２を選択的に形成した後に，全面に０．８μｍ程度のＣＶＤ酸化膜３３を堆積し，これをマスクとして基板裏面にゲッタリングサイト，およびゲッタリングバリアとしてリン拡散層２１を形成する。リン拡散は，例えば１０００℃，６０分間，ＰＯＣｌ３ガスを酸化性雰囲気で行う。さらに，引き続く低温熱処理として，ここで８００℃，２０分以上のゲッタリング熱処理を加えても良いし，次に続く素子形成工程の熱処理を利用しても構わない。その後に，基板表面を通常の写真蝕刻工程を経て，キャパシタ形成領域内に窓を形成する。
　次いで，第７図（ｂ）に示すごとく，ＣＶＤ酸化膜３３をマスクとしてダイナミックＲＡＭセルのＭＯＳキャパシタの領域内に垂直壁を有する深さ３μｍ程度の溝３４を形成する。この溝３４は，例えばＣＦ４，ＳＦ６，ＣＣｌ４などを主成分とするガスあるいはこれにＨが入ったガスを用いた反応性イオンエッチング（ＲＩＥ）法により形成する。このＲＩＥ工程のマスクは通常のフォトレジストではそれ自体もエッチングされて消失する場合があるので，例えば，ＳｉＯ２／Ｓｉ３Ｎ４／ＳｉＯ２膜等を用いることが望ましい。
　次いで，第７図（ｃ）に示すごとく，ＣＶＤ酸化膜３３をエッチング除去する。そして，露出したシリコン基板３１表面にｎ−型層３５を形成し，改めて熱酸化を行い，キャパシタ絶縁膜となる熱酸化膜３６を形成する。続いて，第１層多結晶シリコン膜を堆積し，これをパターニングしてキャパシタ電極３７を形成する。次いで，第７図（ｄ）に示すごとく，キャパシタ領域に隣接する位置にゲート絶縁膜となる熱酸化膜３８を形成し，第２層多結晶シリコン膜の堆積，パターニングによりゲート電極３９を形成し，例えば砒素イオン注入によりソース，ドレインとなるｎ＋型層４０，４１を形成する。ここで，キャパシタ電極３７およびゲート電極３９を同一の多結晶シリコンで形成することも可能である。
　次いで，第７図（ｅ）に示すごとく，全面に４０００Å程度のＣＶＤ酸化膜４２を堆積する。絶縁膜４２には，通常ＰＳＧやＢＰＳＧなどのリンガラス膜が用いられる。この後に，再び，酸化性雰囲気でＰＯＣｌ３ガスを用いて，例えば，１０００℃，６０分間基板裏面からリンを拡散させ，ゲッタリングサイト（リン拡散層）２１を形成する。引き続いて，重金属の捕獲工程として例えば，８００℃，２０分以上の低温熱処理工程を行う。この２段階処理において，先に形成したゲッタリングサイトとしてのリン拡散層が十分に残っていれば，低温熱処理だけでも構わない。
　ここで，６００℃以上の工程は終了する。これ以降は，メタライゼイーション工程を実行し，配線パターンを微細加工によって形成した後，全面に保護膜を堆積し，素子形成を終了する。」（第５頁左下欄８行〜第６頁右上欄４行）
６　原査定の引用文献６について
　原査定で引用された，特開平７−１６１８３０号公報（以下，「引用文献６」という。）には，図面とともに，次の記載がある。
「【００１５】
【実施例】図１は第１の実施例を示すＤＲＡＭのトレンチキャパシタセルの要部の構成を示す断面図である。単結晶シリコン基板101におけるＰ型の領域の表面に選択的にＮ型領域102，103が形成され，このうちの一つのＮ型領域103に隣接してトレンチ104が形成されている。このトレンチ104の側壁には絶縁膜（ＳｉＯ2 膜）105が形成されている。この絶縁膜105はトレンチ上部周辺の一部分だけ除去されており，基板のＮ型領域106とトレンチ104が接触する窓部107が形成されている。
【００１６】基板101が露出しているトレンチ104の底部から絶縁膜105上にかけてキャパシタ下部電極となるＮ型の多結晶シリコン膜108が被覆されている。この多結晶シリコン膜108 の上縁部はＮ型領域103，106より下方に位置する。この多結晶シリコン膜108上にキャパシタ絶縁膜（ＳｉＮ膜）109が形成されている。このキャパシタ絶縁膜109上には第１のキャパシタ上部電極となる多結晶シリコン膜110がトレンチ内において窓部107下縁まで充填されている。この多結晶シリコン膜110上にＮ型領域106と接触するように第２のキャパシタ上部電極となる単結晶シリコン膜111がトレンチ内上部を埋めている。
【００１７】この単結晶シリコン膜111上には，基板上のゲート絶縁膜112と同様の絶縁膜113が形成され，ゲート絶縁膜112上には上記Ｎ型領域102，103をソース／ドレイン領域とするセルトランジスタのゲート電極114が形成され，トレンチ104上の絶縁膜113上には隣接する他のメモリセルトランジスタのゲート電極115が形成されている。」
第４　対比・判断
１　本願発明１について
（１）本願発明１と引用発明の対比
ア　引用発明の「二次元マトリクス状に配置された複数の画素２３０」は，画素が撮像素子としての機能を有し，受光量に応じた撮像信号を生成して出力することから，本願発明１の「二次元マトリクス状に配置され，外部から光を受光し，受光量に応じた撮像信号を生成して出力する複数の画素」に相当する。
イ　引用発明の「垂直転送線２３４」は，本願発明１の「第１の転送線」に相当するので，引用発明の「前記複数の画素２３０の配置における縦ライン毎に設けられ，前記複数の画素２３０の各々から出力される撮像信号を転送する複数の垂直転送線２３９」は，本願発明１の「前記複数の画素の配置における縦ライン毎に設けられ，前記複数の画素の各々から出力される前記撮像信号を転送する複数の第１の転送線」に相当する。
ウ　引用発明の「複数の転送容量２５２」は，本願発明１の「複数のキャパシタ」に相当し，引用発明の「前記複数の垂直転送線２３９の各々に設けられ，前記垂直転送線２３９に接続される複数の転送容量２５２」は，下記相違点１の点を除いて，本願発明１の「前記複数の第１の転送線の各々に設けられ，前記第１の転送線に接続される複数のキャパシタ」の点で共通する。
エ　引用発明の「列ソースフォロアトランジスタ２４４」，「クランプスイッチ（トランジスタ）２５３」は，本願発明１の「第１のトランジスタ」，「第２のトランジスタ」に各々相当する。また，引用発明の「前記転送容量２５２の一方の電極にゲートが接続され，前記撮像信号を増幅する列ソースフォロアトランジスタ２４４と，前記電極にソースが接続され，前記転送容量２５２を所定の電位にリセットするクランプスイッチ（トランジスタ）２５３と，を有し，前記複数の垂直転送線２３９の各々に設けられた複数のカラム読み出し用の回路」は，後記相違点２の点を除いて，本願発明１の「前記電極にゲートが接続され，前記撮像信号を増幅する第１のトランジスタと，前記電極にソースが接続され，前記キャパシタを所定の電位にリセットする第２のトランジスタと，を有し，前記複数の第１の転送線の各々に設けられた複数のカラム読み出し回路」の点で共通する。
オ　引用発明の「列選択スイッチ２５４」は，本願発明の「第３のトランジスタ」に相当する。また，引用発明の「前記キャパシタを介して前記垂直転送線２３９に接続され，前記列ソースフォロアトランジスタ２４４を介して前記垂直転送線から前記撮像信号を出力させる列選択スイッチ２５４を有し，前記複数のカラム読み出し用の回路の各々に設けられた複数のカラム走査用の回路」は，前記イ，エを考慮すると，本願発明１の「前記キャパシタを介して前記第１の転送線に接続され，前記第１のトランジスタを介して前記第１の転送線から前記撮像信号を出力させる第３のトランジスタを有し，前記複数のカラム読み出し回路の各々に設けられた複数のカラム走査回路」に相当する。
カ　引用発明の「水平転送線２５８」は，本願発明１の「第２の転送線」に相当するので，引用発明の「前記列選択スイッチ２５４に接続され，前記列ソースフォロアトランジスタ２４４を介して前記撮像信号を転送する水平転送線２５８」は，本願発明１の「前記第３のトランジスタに接続され，前記第１のトランジスタを介して前記撮像信号を転送する第２の転送線」に相当する。
キ　引用発明の「前記水平転送線２５８に接続され，前記複数の垂直転送線の各々から前記撮像信号を前記水平転送線２５８へ出力させる定電流源２５７」は，本願発明１の「前記第２の転送線に接続され，前記複数の第１の転送線の各々から前記撮像信号を前記第２の転送線へ出力させる定電流源」に相当する。
ク　引用発明の「除去部２４３を構成する転送容量２５２は，撮像信号に含まれるノイズを除去するためのノイズ除去用転送容量を形成する」ことは，当該転送容量を介してノイズを除去した撮像信号を伝送する機能を有しているので，前記ウを考慮すると，下記相違点５の点を除いて，本願発明１の「前記キャパシタは，前記撮像信号に含まれるノイズを除去するためのノイズ除去用伝送容量を形成する」点で一致する。
ケ　引用発明の「第１チップ２１」は，撮像機能を有するから，本願発明１の「撮像素子」に相当する。
　そうすると，本願発明１と引用発明は，以下のコの点で一致し，サの点で相違する。
コ　一致点
　「二次元マトリクス状に配置され，外部から光を受光し，受光量に応じた撮像信号を生成して出力する複数の画素と，
　前記複数の画素の配置における縦ライン毎に設けられ，前記複数の画素の各々から出力される前記撮像信号を転送する複数の第１の転送線と，
　前記複数の第１の転送線の各々に設けられた前記第１の転送線に接続される複数のキャパシタと，
　前記キャパシタにゲートが接続され，前記撮像信号を増幅する第１のトランジスタと，前記キャパシタにソースが接続され，前記キャパシタを所定の電位にリセットする第２のトランジスタと，を有し，前記複数の第１の転送線の各々に設けられた複数のカラム読み出し回路と，
　前記キャパシタを介して前記第１の転送線に接続され，前記第１のトランジスタを介して前記第１の転送線から前記撮像信号を出力させる第３のトランジスタを有し，前記複数のカラム読み出し回路の各々に設けられた複数のカラム走査回路と，
　前記第３のトランジスタに接続され，前記第１のトランジスタを介して前記撮像信号を転送する第２の転送線と，
　前記第２の転送線に接続され，前記複数の第１の転送線の各々から前記撮像信号を前記第２の転送線へ出力させる定電流源と，
　を備え，
　前記キャパシタは，前記撮像信号に含まれるノイズを除去するためのノイズ除去用伝送容量を形成すること，
　を特徴とする撮像素子。」
サ　相違点
　相違点１　
　本願発明１では，「第１の拡散層と，前記第１の拡散層に形成されたトレンチと，前記トレンチの中に形成された誘電膜と，前記誘電膜の内側に設けられ，前記第１の転送線に接続された電極と，を有するトレンチ構造をなす複数のキャパシタを有する」のに対して，引用発明では，複数のキャパシタの構造について明示されていない点。
　相違点２
　本願発明１では，「前記キャパシタから分離された複数のカラム読み出し回路」であるのに対して，引用発明ではキャパシタとカラム読み出し用回路が分離しているのか明示していない点。
　相違点３
　本願発明１では，「前記キャパシタの電極にゲートが接続され，前記撮像信号を増幅する第１のトランジスタと，前記キャパシタの電極にソースが接続され，前記キャパシタを所定の電位にリセットする第２のトランジスタと，を有」するのに対して，引用発明では，キャパシタとのどの部分と第１のトランジスタのゲート，及びキャパシタのどの部分と第２トランジスタのソースとが接続されているのか明示されていない点。
　相違点４　
　本願発明１では，「画素チップと，」「回路チップを備える」のに対して，引用発明では，画素チップと回路チップに含まれる回路は第１チップ２１として１つのチップとして構成されている点。
　相違点５　
　本願発明１では，「前記画素チップと前記回路チップとの間に積層して設けられてなり，前記電極を介して，前記画素チップに配置される前記トレンチ構造をなす前記キャパシタと前記回路チップに配置される前記第１のトランジスタとを接続する接続部とを備え，前記キャパシタは，前記電極および前記接続部を介して前記画素チップと前記回路チップとを接続する」のに対して，引用発明では，画素チップと回路チップに含まれる回路は１つの第１のチップ２１として構成されるため，接続部は，第１のチップ２１内に有し，チップ間の接続部としては有しない点。
（２）相違点についての判断
　以下，相違点４及び５は，画素チップと回路チップに分離したこと及びその接続部に関連した技術的事項なのでまとめて検討する。
　相違点４及び５に関する構成は，引用文献２ないし６には，記載も示唆も無い。
　そして，当該相違点４及び５を有する事により，本願発明１に係る撮像素子によれば，さらなる小型化と高画質化との両立を実現する事ができるという有利な効果を奏する。
（３）まとめ
　したがって，本願発明１は，他の相違点について検討するまでもなく，引用文献１に記載された発明及び引用文献２ないし引用文献６に記載された事項に基づいて，当業者が容易に発明をすることができたものとはいえない。
２　本願発明２について
（１）本願発明２と引用発明の対比
　前記１（１）を参照すると，本願発明２と引用発明は，以下のアの点で一致し，イの点で相違する。
ア　一致点
　「二次元マトリクス状に配置され，外部から光を受光し，受光量に応じた撮像信号を生成して出力する複数の画素と，
　前記複数の画素の配置における縦ライン毎に設けられ，前記複数の画素の各々から出力される前記撮像信号を転送する複数の第１の転送線と，
　前記複数の第１の転送線の各々に設けられた前記第１の転送線に接続される複数のキャパシタと，
　前記キャパシタにゲートが接続され，前記撮像信号を増幅する第１のトランジスタと，前記キャパシタにソースが接続され，前記キャパシタを所定の電位にリセットする第２のトランジスタと，を有し，前記複数の第１の転送線の各々に設けられた複数のカラム読み出し回路と，
　前記キャパシタを介して前記第１の転送線に接続され，前記第１のトランジスタを介して前記第１の転送線から前記撮像信号を出力させる第３のトランジスタを有し，前記複数のカラム読み出し回路の各々に設けられた複数のカラム走査回路と，
　前記第３のトランジスタに接続され，前記第１のトランジスタを介して前記撮像信号を転送する第２の転送線と，
　前記第２の転送線に接続され，前記複数の第１の転送線の各々から前記撮像信号を前記第２の転送線へ出力させる定電流源と，
　備え，
　前記キャパシタは，前記撮像信号に含まれるノイズを除去するためのノイズ除去用伝送容量を形成すること，
　を特徴とする撮像素子。」
イ　相違点
　相違点１　
　本願発明２では，「第１の拡散層と，前記第１の拡散層に形成されたトレンチと，前記トレンチの中に形成された誘電膜と，前記誘電膜の内側に設けられ，前記第１の転送線に接続された電極と，を有するトレンチ構造をなす複数のキャパシタを有する」のに対して，引用発明では，複数のキャパシタの構造について明示されていない点。
　相違点２
　本願発明２では，「前記キャパシタから分離された複数のカラム読み出し回路」であるのに対して，引用発明ではキャパシタとカラム読み出し用回路が分離しているのか明示していない点。
　相違点３
　本願発明２では，「前記キャパシタの第１拡散層にゲートが接続され，前記撮像信号を増幅する第１のトランジスタと，前記キャパシタの第１拡散層にソースが接続され，前記キャパシタを所定の電位にリセットする第２のトランジスタと，を有」するのに対して，引用発明では，キャパシタとのどの部分と第１のトランジスタのゲート，及びキャパシタのどの部分と第２トランジスタのソースとが接続されているのか明示されていない点。
　相違点４　
　本願発明２では，「画素チップと，」「回路チップを備える」のに対して，引用発明では，画素チップと回路チップに含まれる回路は第１チップ２１として１つのチップに構成されている点。
　相違点５　
　本願発明２では，「前記画素チップと前記回路チップとの間に積層して設けられてなり，前記第１の拡散層を介して，前記画素チップに配置される前記トレンチ構造をなす前記キャパシタと前記回路チップに配置される前記第１のトランジスタとを接続する接続部とを備え，前記キャパシタは，前記第１の拡散層および接続部を介して前記画素チップと前記回路チップとを接続する」のに対して，引用発明では，画素チップと回路チップに含まれる回路は１つの第１のチップ２１として構成されるため，接続部は第１のチップ内に有し，チップ間の接続部としては有しない点。
（２）相違点についての判断
　前記相違点４及び５は，画素チップと回路チップに分離したこと及びその接続部に関連した技術的事項なのでまとめて検討する。
　相違点４及び５に関する構成は，引用文献２ないし６には，記載も示唆も無い。
　そして，当該相違点４及び５を有する事により，本願発明２に係る撮像素子によれば，さらなる小型化と高画質化との両立を実現する事ができるという有利な効果を奏する。
（３）まとめ
　したがって，本願発明２は，他の相違点について検討するまでもなく，引用文献１に記載された発明及び引用文献２ないし引用文献６に記載された技術的事項に基づいて，当業者が容易に発明をすることができたものとはいえない。
３　本願発明３ないし６について
　本願発明３ないし６は，本願発明１又は２を引用し，本願発明１又は２の発明特定事項を全て含み，さらに他の発明特定事項を付加したものに相当するから，本願発明１及び２が引用文献１に記載された発明及び引用文献２ないし６に記載された技術的事項に基づいて当業者が容易に発明をすることができたものとはいえない以上，本願発明３ないし６も引用文献１に記載された発明及び引用文献２ないし６に記載された技術的事項に基づいて当業者が容易に発明をすることができたとは認められない。
第５　原査定の概要及び原査定についての判断
　原査定は，平成２８年１２月６日付けの手続補正における請求項１ないし７について，前記引用文献１ないし６に記載された発明に基づいて，当業者が容易に発明できたものであるから，特許法第２９条第２項の規定により特許を受けることができないというものである。
　しかしながら，平成３０年１月１９日付け手続補正により補正された請求項１，２には，それぞれ，「キャパシタは，前記撮像信号に含まれるノイズを除去するためのノイズ除去用伝送容量を形成するとともに，前記電極および前記接続部を介して前記画素チップと前記回路チップとを接続する」こと（請求項１），「キャパシタは，前記撮像信号に含まれるノイズを除去するためのノイズ除去用伝送容量を形成するとともに，前記第１の拡散層および前記接続部を介して前記画素チップと前記回路チップとを接続する」こと（請求項２），という技術的事項を有するものとなっており，画素チップと回路チップを分離した際のその接合部にキャパシタを介する構造を備えたことによって，本願発明１，２は，前記引用文献１に記載された発明及び前記引用文献２ないし６に記載された技術的事項に基づいて，当業者が容易に発明できたものではない。
　また，本願発明１及び２が引用文献１に記載された発明及び引用文献２ないし６に記載された技術的事項に基づいて当業者が容易に発明をすることができたものとはいえない以上，本願発明３ないし６も引用文献１に記載された発明及び引用文献２ないし６に記載された技術的事項に基づいて当業者が容易に発明をすることができたとは認められない。
　したがって，原査定を維持することはできない。
第６　当審拒絶理由について
１　特許法第３６条第６項第１号について  
　当審では，請求項１，２において「第２の拡散層によって前記キャパシタから分離された複数のカラム読み出し回路」と記載されているが，「キャパシタ」が形成された「画像チップ」と「複数のカラム読み出し回路」が形成された「回路チップ」とが異なるチップに形成されることによって分離されているのであり，「第２の拡散層」によって分離する構成については明細書に記載されていないという点，請求項３において「第１の拡散層と第２の拡散層とを分離する分離部材」についてチップを異ならせることで分離することに加えて「分離部材」を用いる構成は明細書に記載されていないという点，について拒絶の理由を通知しているが，平成３０年１月１９日の補正によって，請求項１，２において「第２の拡散層によって」という文言の削除，および請求項３の削除の結果，この拒絶理由は解消した。
２　特許法第３６条第６項第２号について
　当審では，請求項１，２において「キャパシタ」が形成された「画像チップ」と「複数のカラム読み出し回路」が形成された「回路チップ」とは異なるチップに形成されているものと認められるが，「第２の拡散層によって前記キャパシタから分離された複数のカラム読み出し回路」というのはどのようにして第２の拡散層によって両者を分離するのか不明であるという点，請求項３において，「第１の拡散層と第２の拡散層とを分離する分離部材」について分離部材がどのような構造なのか不明であるという点，について各々拒絶の理由を通知しているが，平成３０年１月１９日の補正によって，請求項１，２において「第２の拡散層によって」という文言の削除，および請求項３の削除の結果，この拒絶理由は解消した。
第７　むすび
　以上のとおり，本願発明１ないし６は，当業者が引用文献１に記載された発明及び引用文献２ないし６に記載された技術的事項に基づいて容易に発明をすることができたものではない。
　したがって，原査定の理由によっては，本願を拒絶することはできない。
　また，他に本願を拒絶すべき理由を発見しない。
　よって，結論のとおり審決する。