(57)【特許請求の範囲】
【請求項１】
Ｆｅがドープされた半絶縁性のＩｎＰからなり、Ｓｉが不純物として表面に付着した基板の上に、ＩｎおよびＧａの少なくとも一方とＡｓ，Ｓｂとを少なくとも備えてＣがドープされた化合物半導体からなる第１半導体層を形成する工程と、
前記第１半導体層の上にＩｎを含む化合物半導体からなる第２半導体層を形成する工程と
を少なくとも備えることを特徴とする半導体薄膜の形成方法。
【請求項２】
請求項１記載の半導体薄膜の形成方法において、
前記第１半導体層は、ＣがドープされたＡｌzＩｎxＧａ1-x-zＡｓ1-yＳｂy（０≦ｘ≦０．２，０．３≦ｙ≦１，０≦ｚ≦１，０≦ｘ＋ｚ≦１）から構成されていることを特徴とする半導体薄膜の形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、結晶成長法により半導体薄膜を形成する工程において、半導体基板表面に付着した不純物が原因となって発生する、基板とエピタキシャル成長結晶との界面リーク電流を抑制する半導体薄膜の形成方法に関する。
【背景技術】
【０００２】
通信の高速化、大容量化に対する要求が高まっており、高電子移動度トランジスタ（High Electron Mobility Transistor：ＨＥＭＴ）や、ヘテロ接合電界効果型トランジスタ（Hetero-junction Field Effect Transistor：ＨＦＥＴ）などの高周波半導体トランジスタのさらなる性能の向上が求められている。
【０００３】
これらのトランジスタは、一般には、ＩｎＰからなる基板の上に、ＩｎＧａＡｓ，ＩｎＡｌＡｓ，ＡｌＩｎＧａＡｓＳｂ，およびＩｎＧａＰなどの化合物半導体からなる層を形成することで作製されている。ＩｎＰからなる基板は、Ｆｅを添加することで１０7Ω・ｃｍ以上にまで高抵抗化している。また、各化合物半導体の層は、有機金属化学気相成長法（ＭＯＶＰＥ）および分子線エピタキシャル成長法（ＭＢＥ）などの成膜技術により形成されている。
【０００４】
このような化合物半導体の基板は、材料となる化合物半導体の結晶をカットおよびスライスしてウエハ形状に成型し、研磨などの処理を施し、クリーンルーム内で洗浄された後に、窒素封入状態の容器に入れられて保管・搬送され、上述した化合物半導体層の形成に用いられる。しかし、上述した洗浄に用いられる純水や、クリーンルーム内のフィルタ材に含まれているシリカなどの不純物が、基板表面を汚染することが知られている（非特許文献１参照）。この不純物の存在により、基板表面にリーク電流が発生して問題となる。
【０００５】
基板表面に一度付着した不純物は、エッチングなどの処理より除去することもできるが、装置に入れるまでの大気によって再汚染され、また逆にエッチングによって基板が汚染される場合もありうる。基板表面へのシリコンの付着を完全に回避すること、または一度付着した不純物を完全に除去することは通常困難である。
【０００６】
上述した不純物の問題に対し、基板の上に化合物半導体の層を結晶成長する前に、Ｖ族元素を供給して基板からのＶ族元素の脱離を抑制しながら基板温度を実際の成長温度よりも高い温度で保持し、付着している不純物を脱離させる方法がある。また、基板温度を高温に保持したままＶ族原料の流量を増加させ、原料ガスの分解によって生ずる水素と基板表面の不純物とを結合させて、基板の不純物を除去する方法が提案されている（非特許文献２参照）。しかしこれらの方法では、完全に付着物を除去できず、また再現性よくエピタキシャル成長結晶と基板との界面を高抵抗化できない。
【０００７】
一方、基板に付着した不純物を除去するのではなく、電気的に補償する方法も提案されている。例えば、ｐ型不純物である炭素ＣをＧａＡｓ基板の上に２次元的に添加することで、基板表面に付着しているｎ型不純物であるＳｉを電気的に補償する方法が提案されている（特許文献１参照）。しかしＩｎＰの場合、不純物であるＣがｐ型ではなくｎ型の不純物となる。このため、上述した方法を、ＩｎＰ基板を用いた成長に直接用いることはできない。
【０００８】
上述した問題に対し、ＩｎＰからなる基板の上にバッファ層を成長する前に、電気的に中性のＩｎＡｌＡｓを成長し、この後でｐ型不純物であるＺｎをドープしたＩｎＡｌＡｓを成長してデバイス構造を作製する方法がある（特許文献２参照）。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開平９−０４５８９６号公報
【特許文献２】特開平１１−１８６１７２号公報
【非特許文献】
【００１０】
【非特許文献１】T.Nittono, F.Hyuga,"Reduction of unintentional impurities at the interface between epitaxial layers and GaAs substrates", Jornal of Crystal Growth, Vol.170, pp.762-766, 1997.
【非特許文献２】H. Ishikawa, et al. ,"Origin of n-type conduction at the interface between epitaxial-grown layer and InP substrate and its suppression by heating in phosphine atmosphere", J. Appl. Phys. , vol.71, no.8. pp.3898-3903,1992.
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、上述したＺｎをドープする方法では、ｐ型不純物であるＺｎの拡散係数が、Ｂｅ，Ｃなどの他の不純物に比べて高いため、デバイスの構造によっては、Ｚｎの異常拡散によるＩｎＰ基板中のＦｅのキックアウトや、デバイスの不活性化など、所望の特性が得られなくなるという問題が発生する。またＩｎＡｌＡｓのｐ型キャリア濃度の限界が、２×１０19ｃｍ-3程度と濃度範囲の制御性が低い。
【００１２】
さらに、Ｚｎを添加する原料としてＺｎの有機金属を用いる場合、結晶成長をした基板を取り出した後にも、成長装置内部の壁面などにＺｎが付着して残ってしまうメモリー効果が起こりうる。このメモリー効果により、新たな結晶成長を行う際に、成長装置内部に付着して残ったＺｎが、エピタキシャル成長結晶中に取り込まれ、本来設計していた特性とは異なった特性となるなど、作製する素子特性の再現性を低下させる要因となる。
【００１３】
本発明は、以上のような問題点を解消するためになされたものであり、所望の特性が得られる状態で、ＩｎＰからなる基板の表面に付着した汚染物としての不純物による問題が解消できるようにすることを目的とする。
【課題を解決するための手段】
【００１４】
本発明に係る半導体薄膜の形成方法は、Ｆｅがドープされた半絶縁性のＩｎＰからなり、Ｓｉが不純物として表面に付着した基板の上に、ＩｎおよびＧａの少なくとも一方とＡｓ，Ｓｂとを少なくとも備えてＣがドープされた化合物半導体からなる第１半導体層を形成する工程と、第１半導体層の上にＩｎを含む化合物半導体からなる第２半導体層を形成する工程とを少なくとも備える。
【００１５】
上記半導体薄膜の形成方法において、第１半導体層は、ＣがドープされたＡｌzＩｎxＧａ1-x-zＡｓ1-yＳｂy（０≦ｘ≦０．２，０．３≦ｙ≦１，０≦ｚ≦１，０≦ｘ＋ｚ≦１）から構成されていればよい。
【発明の効果】
【００１６】
以上説明したように、本発明によれば、Ｆｅがドープされた半絶縁性のＩｎＰからなり、Ｓｉが不純物として表面に付着した基板の上に、ＩｎおよびＧａの少なくとも一方とＡｓ，Ｓｂとを少なくとも備えてＣがドープされた化合物半導体からなる第１半導体層を形成するようにしたので、所望の特性が得られる状態で、ＩｎＰからなる基板の表面に付着した汚染物としての不純物による問題が解消できるようになるという優れた効果が得られる。
【図面の簡単な説明】
【００１７】
【図１Ａ】図１Ａは、本発明の実施の形態における半導体薄膜の形成方法を説明するための工程における製造状態を断面で示す断面図である。
【図１Ｂ】図１Ｂは、本発明の実施の形態における半導体薄膜の形成方法を説明するための工程における製造状態を断面で示す断面図である。
【図１Ｃ】図１Ｃは、本発明の実施の形態における半導体薄膜の形成方法を説明するための工程における製造状態を断面で示す断面図である。
【図２】図２は、ＩｎＰ基板の上に、ＩｎＡｌＡｓからなる化合物半導体層（ＩｎＡｌＡｓ層）を形成した場合の、熱平衡の時のバンド構造を計算した結果を示すバンド図である。
【図３】図３は、基板１０１，半導体層１０２，およびバッファ層１０３における、熱平衡の時のバンド構造を計算した結果を示すバンド図である。
【発明を実施するための形態】
【００１８】
以下、本発明の実施の形態について図を参照して説明する。図１Ａ，図１Ｂは、本発明の実施の形態における半導体薄膜の形成方法を説明するための各工程における断面を示す断面図である。以下では、ＩｎＰからなる基板の上に形成する素子として、高電子移動度トランジスタを例に説明する。
【００１９】
まず、図１Ａに示すように、Ｆｅが添加された半絶縁性のＩｎＰからなる基板１０１の上に、炭素（Ｃ）を添加したＧａＡｓＳｂからなる半導体層（第１半導体層）１０２を形成する。半導体層１０２は、Ｃの添加によりｐ型とされている。また、添加されるＣは、基板１０１の表面に付着している不純物とは逆の電気的特性を有する不純物となる。なお、半導体層１０２は、ＩｎおよびＧａの少なくとも一方とＡｓ，Ｓｂとを少なくとも備える化合物半導体から構成されていればよく、ＡｌzＩｎxＧａ1-x-zＡｓ1-yＳｂy（０≦ｘ≦０．２，０．３≦ｙ≦１，０≦ｚ≦１，０≦ｘ＋ｚ≦１）から構成されていればよい。
【００２０】
次に、図１Ｂに示すように、半導体層１０２の上に、アンドープのＩｎＡｌＡｓからなるバッファ層１０３，アンドープのＩｎＧａＡｓからなるチャネル層（第２半導体層）１０４，アンドープのＩｎＡｌＡｓからなるスペーサ層１０５，Ｓｉを添加することでｎ型としたＩｎＡｌＡｓからなるキャリア供給層１０６，ＩｎＡｌＡｓからなるバリア層１０７，およびＳｉを添加することでｎ型としたＩｎＧａＡｓからなるコンタクト層１０８を順次に積層する。これらは、公知の有機金属化学気相成長法もしくは分子線エピタキシャル成長法などの成膜法によりエピタキシャル成長させることで形成すればよい。
【００２１】
この後、図１Ｃに示すように、コンタクト層１０８の上に、オーミック接続するソース電極１１１およびドレイン電極１１２を形成する。また、ソース電極１１１およびドレイン電極１１２の間のコンタクト層１０８に溝１０８ａを形成してバリア層１０７の表面を露出させ、ソース電極１１１を形成した領域と、ドレイン電極１１２を形成した領域を分離する。加えて、ソース電極１１１およびドレイン電極１１２の間に露出したバリア層１０７の上にゲート電極１１３を形成する。
【００２２】
この高電子移動度トランジスタによれば、キャリア供給層１０６に添加されているドナー不純物であるＳｉから供給された電子が、チャネル層１０４に移動して形成された２次元電子層１０４ａが、電流チャネルとして機能する。また、ゲート電極１１３にゲート電圧を印加することで、ゲート電極１１３の下の空乏層を変化させることで、ソース電極１１１−２次元電子層１０４ａ−ドレイン電極１１２の経路を流れる電流を制御する。
【００２３】
上述した本実施の形態における半導体薄膜の形成方法によれば、基板１０１に付着している不純物（Ｓｉ）と電気的に逆の特性を有する不純物（Ｃ）を添加した半導体層１０２を形成し、この後、チャネル層１０４などを形成することで、チャネル層１０４を含む素子を基板１０１の上に形成するようにしたので、基板１０１に汚染により付着している不純物の電気的影響が補償されるようになる。この結果、基板１０１の表面におけるリークの問題が抑制できるようになる。
【００２４】
以下、基板１０１の表面におけるリークについて説明する。はじめに、ＩｎＰからなる基板（ＩｎＰ基板）の表面に付着するＳｉ（不純物）の影響について説明する。図２は、ＩｎＰ基板の上に、ＩｎＡｌＡｓからなる化合物半導体層（ＩｎＡｌＡｓ層）を形成した場合の、熱平衡の時のバンド構造を計算した結果を示している。図２では、ＩｎＰ基板の表面に付着しているＳｉ（不純物）の面密度を５×１０11ｃｍ-2としている。
【００２５】
図２に示されているように、付着物の影響により、ＩｎＰ基板とＩｎＡｌＡｓ層との界面に向かってバンドの曲が生じ、伝導帯（ＥC）にフェルミエネルギー（ＥF）以下の部分が発生する。これにより、ＩｎＰ基板とＩｎＡｌＡｓ層との界面（ＩｎＰ基板の表面）に、リークパスとなるチャネルが形成される。この結果、例えば、高電子移動度トランジスタなどの素子を形成した場合、ＩｎＰ基板の表面にリーク電流が発生する。
【００２６】
次に、本実施の形態における半導体層１０２を形成した場合について説明する。図３は、基板１０１，半導体層１０２，およびバッファ層１０３における、熱平衡の時のバンド構造を計算した結果を示している。また、図３においては、基板１０１の表面に付着しているＳｉ（不純物）の面密度を５×１０11ｃｍ-2としている。また、半導体層１０２に対するＣの添加量を、５×１０18ｃｍ-3とした場合、および７×１０18ｃｍ-3とした場合について示している。また、半導体層１０２の層厚は、１ｎｍとしている。
【００２７】
図３に示されているように、基板１０１の表面に付着した不純物の影響を補償し、バッファ層１０３における伝導帯（ＥC）が半導体層１０２に向かって持ち上がり、フェルミエネルギー（ＥF）以下の部分がなくなる。このように、半導体層１０２を設けることで、リークパスとなるチャネルが形成されることがなくなり、リーク電流の発生が抑制できるようになる。なお、リーク電流の抑制の観点より、半導体層１０２は、所望とする領域において、一様な膜として形成されていることが重要となる。
【００２８】
上述した本実施の形態における半導体層１０２においては、Ｃの添加量（ドーピング濃度）は、１×１０17〜１×１０20ｃｍ-3程度の範囲とすれば、上述した効果が得られることが判明している。また、半導体層１０２の層厚は、１０ｎｍ以下に薄くしても上述した効果が得られる。例えば上述した計算において、基板表面に付着しているＳｉの面密度を５×１０11ｃｍ-2程度としたが、クリーンルーム内の清浄度や基板処理の方法によって、その値は大きく変動される。これに対し、半導体層１０２は、ドーピング濃度が低い場合、基板表面に付着した不純物を補償するために、比較的厚い層を形成しなければならない。しかしながら、Ｃを添加したＧａＡｓＳｂは、１０20ｃｍ-3程度の正孔濃度を制御性よく容易に実現できるため、一様な膜として形成できる範囲であれば半導体層１０２を〜１０ｎｍ程度まで薄くできる。このように、半導体層１０２は、所望とする特性に合わせて層厚を適宜に設定すればよく、デバイス設計の範囲を広くとることができる。
【００２９】
なお、本発明は以上に説明した実施の形態に限定されるものではなく、本発明の技術的思想内で、当分野において通常の知識を有する者により、多くの変形が実施可能であることは明白である。例えば、バッファ層１０３は、エピタキシャル成長においてより結晶性のよい状態を得るために用いており、必須ものではなく、半導体層１０２の上にバッファ層１０３を介さずにチャネル層１０４を形成することも可能である。また、スペーサ層１０５は、チャネル層１０４とキャリア供給層１０６とをより完全に分離するために挿入するものであり、スペーサ層１０５を用いることなくチャネル層１０４の上にキャリア供給層１０６を形成してもよい。
【００３０】
また、上述では、高電子移動度トランジスタを例に説明したが、これに限るものではなく、ＨＦＥＴなど、Ｆｅがドープされた半絶縁性のＩｎＰからなる基板を用いて作製される他の素子であっても同様である。
【符号の説明】
【００３１】
１０１…基板、１０２…半導体層（第１半導体層）、１０３…バッファ層、１０４…チャネル層（第２半導体層）、１０４ａ…２次元電子層、１０５…スペーサ層、１０６…キャリア供給層、１０７…バリア層、１０８…コンタクト層、１０８ａ…溝、１１１…ソース電極、１１２…ドレイン電極、１１３…ゲート電極。
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図２】
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【図３】
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