(57)【特許請求の範囲】
【請求項１】
絶縁表面を有する基板上に、
第１の半導体層、第１のゲート絶縁層、第１のゲート電極層、第１のソース電極層及び第１のドレイン電極層を含む第１の電界効果トランジスタと、
前記第１の電界効果トランジスタを覆う第１の絶縁膜と、
前記第１の絶縁膜上に層間絶縁層と、
前記層間絶縁層上に、第２の半導体層、第２のゲート絶縁層、第２のゲート電極層、第２のソース電極層及び第２のドレイン電極層を含む第２の電界効果トランジスタと、
前記第２の電界効果トランジスタを覆う第２の絶縁膜と、
を積層構造で有し、
前記第１の電界効果トランジスタは、前記第１の半導体層と前記絶縁表面を有する基板との間に形成された第１の絶縁層と接合して前記絶縁表面を有する基板上に設けられ、
前記第２の電界効果トランジスタは、前記層間絶縁層上に設けられた第２の絶縁層と接合して前記第１の電界効果トランジスタ上に設けられ、
前記第１の半導体層と、前記第２の半導体層の結晶面方位は互いに異なることを特徴とする半導体装置。
【請求項２】
絶縁表面を有する基板上に、
第１の半導体層、第１のゲート絶縁層、第１のゲート電極層、第１のソース電極層及び第１のドレイン電極層を含む第１の電界効果トランジスタと、
前記第１の電界効果トランジスタを覆う第１の絶縁膜と、
前記第１の絶縁膜上に層間絶縁層と、
前記層間絶縁層上に、第２の半導体層、第２のゲート絶縁層、第２のゲート電極層、第２のソース電極層及び第２のドレイン電極層を含む第２の電界効果トランジスタと、
前記第２の電界効果トランジスタを覆う第２の絶縁膜と、
を積層構造で有し、
前記第１の電界効果トランジスタは、前記第１の半導体層と前記絶縁表面を有する基板との間に形成された第１の絶縁層と接合して前記絶縁表面を有する基板上に設けられ、
前記第２の電界効果トランジスタは、前記層間絶縁層上に設けられた第２の絶縁層と接合して前記第１の電界効果トランジスタ上に設けられ、
前記第１の半導体層及び前記第２の半導体層は前記層間絶縁層を介して重なっており、
前記第２の半導体層、前記層間絶縁層、前記第２の絶縁層、前記第１のゲート絶縁層を貫通し前記第１の半導体層に達する開口に形成された配線によって、前記第１の電界効果トランジスタ及び前記第２の電界効果トランジスタは電気的に接続されていることを特徴とする半導体装置。
【請求項３】
請求項２において、前記第１の半導体層と、前記第２の半導体層の結晶面方位は互いに異なることを特徴とする半導体装置。
【請求項４】
請求項１乃至３のいずれか一項において、前記第１の電界効果トランジスタの導電型がｎ型であり、前記第２の電界効果トランジスタの導電型がｐ型であることを特徴とする半導体装置。
【請求項５】
請求項１乃至４のいずれか一項において、前記第１の絶縁膜は引っ張り応力を有する絶縁膜であり、前記第２の絶縁膜は圧縮応力を有する絶縁膜であることを特徴とする半導体装置。
【請求項６】
請求項１乃至５のいずれか一項において、前記第１の半導体層と、前記第２の半導体層のチャネル長方向の結晶軸は互いに異なることを特徴とする半導体装置。
【請求項７】
請求項１乃至６のいずれか一項において、前記第１の半導体層の前記絶縁表面に平行な面の結晶面方位は｛１００｝であり、前記第２の半導体層の前記絶縁表面に平行な面の結晶面方位は｛１１０｝であることを特徴とする半導体装置。
【請求項８】
請求項７において、前記第１の半導体層のチャネル長方向の結晶軸が＜１００＞であり、前記第２の半導体層のチャネル長方向の結晶軸が＜１１０＞であることを特徴とする半導体装置。
【請求項９】
請求項１乃至８のいずれか一項において、前記第１の絶縁膜及び前記第２の絶縁膜は窒化珪素膜、又は窒化酸化珪素膜であることを特徴とする半導体装置。
【請求項１０】
請求項１乃至９のいずれか一項において、前記基板は、ガラス基板である半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は絶縁表面に半導体層が設けられた所謂ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）構造を有する半導体装置に関する。
【背景技術】
【０００２】
単結晶半導体のインゴットを薄くスライスして作製されるシリコンウエハーに代わり、絶縁表面に薄い単結晶半導体層を設けたシリコン・オン・インシュレータ（以下、「ＳＯＩ」ともいう）と呼ばれる半導体基板を使った集積回路が開発されている。ＳＯＩ基板を使った集積回路は、トランジスタと基板間における寄生容量を低減し、半導体集積回路の性能を向上させるものとして注目を集めている。
【０００３】
ＳＯＩ基板を製造する方法としては、水素イオン注入剥離法が知られている（例えば、特許文献１参照。）。水素イオン注入剥離法は、シリコンウエハーに水素イオンを注入することによって表面から所定の深さに微小気泡層を形成し、該微小気泡層を劈開面とすることで、別のシリコンウエハーに薄いシリコン層を接合する。さらにシリコン層を剥離する熱処理を行うことに加え、酸化性雰囲気下での熱処理によりシリコン層に酸化膜を形成した後に該酸化膜を除去し、次に１０００℃から１３００℃で熱処理を行って接合強度を高める必要があるとされている。
【０００４】
一方、高耐熱性ガラスなどの絶縁基板にシリコン層を設けた半導体装置が開示されている（例えば、特許文献２参照。）。この半導体装置は、歪み点が７５０℃以上の結晶化ガラスの全面を絶縁性シリコン膜で保護し、水素イオン注入剥離法により得られるシリコン層を当該絶縁性シリコン膜上に固着する構成を有している。
【特許文献１】特開２０００−１２４０９２号公報
【特許文献２】特開平１１−１６３３６３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
半導体装置の技術分野では微細化が技術開発のロードマップとなって来た歴史がある。これまでは半導体装置が微細化されるに従って、高速動作が可能となり、低消費電力化が図られてきた。
【０００６】
しかし、微細加工技術に依拠するのみでない、半導体装置の高性能化、低消費電力化を図ることが必要とされている。
【０００７】
従って、ＳＯＩ構造を有する半導体装置において、高性能化、低消費電力化を目的の一とする。また、より高集積化された高性能な半導体素子を有する半導体装置を提供することを目的の一とする。
【課題を解決するための手段】
【０００８】
半導体基板より分離され、絶縁表面を有する支持基板に接合され、かつチャネル形成領域に歪みを与えられた半導体層を有する電界効果トランジスタ等の半導体素子を、絶縁層を間に設けて複数積層する。半導体層のチャネル形成領域への歪みは、半導体層上に絶縁膜を形成することによって与え、絶縁膜の有する応力が圧縮応力か、引っ張り応力かによって、半導体層のチャネル形成領域へ与える歪みを圧縮歪みか、引っ張り歪みかに制御することができる。なお、本発明において、半導体層のチャネル形成領域への歪みは少なくともチャネル長方向に与えられるものとする。
【０００９】
半導体層のチャネル長方向に電界効果トランジスタの導電型に適した歪みを与えることで、電界効果トランジスタの移動度を向上させることができ、さらなる高性能化が可能になる。例えば、ｎチャネル型電界効果トランジスタにおいては、半導体層に引っ張り歪みを与えた歪みトランジスタとすることで移動度を向上させることができ、一方ｐチャネル型電界効果トランジスタにおいては、半導体層に圧縮歪みを与えた歪みトランジスタとすることで移動度を向上させることができる。
【００１０】
ゲート絶縁層、絶縁層、絶縁膜などを間に挟んで積層する下層の半導体層と上層の半導体層とは、該ゲート絶縁層、層間絶縁層、及び上層の絶縁層を貫通する配線層によって電気的に接続する。下層の半導体層と上層の半導体層とが重なって積層される場合、配線層は上層の半導体層を貫通して下層の半導体層と接して形成されてもよい。半導体層が重なり合うように密に積層されると、より高集積化された半導体装置とすることができる。
【００１１】
高性能の半導体素子を積層構造とすることができるため、より高集積化された半導体装置とすることができる。高集積化することによって回路面積が縮小し、配線容量が減少するため低消費電力化を図ることができる。
【００１２】
下層の半導体素子上に形成される上層の半導体素子の形成において、下層の半導体素子を覆う層間絶縁層を形成し、層間絶縁層上に上層の半導体層と接合する絶縁層を形成する。よって上層の半導体素子の半導体層と絶縁層との接合を容易に行うことができ、半導体装置の信頼性を向上させることができ、歩留まりも良くなる。
【００１３】
また、電界効果トランジスタを形成する半導体層をそれぞれ異なる絶縁層に接合して形成すると、電界効果トランジスタの半導体層間の寄生容量、又は電界効果トランジスタのゲート電極層間の寄生容量を低減することができる。
【００１４】
さらに半導体基板より分離させ転置した半導体層を用いるため、半導体基板を選択することによって、電界効果トランジスタにおける結晶面方位及びチャネル長方向の結晶軸を制御することができる。
【００１５】
電界効果トランジスタのチャネルを流れるキャリアにとって最も移動度が高くなるように、半導体層のチャネル形成領域への歪み、結晶面方位、結晶軸を選択することにより、キャリアの有効質量が減少し、電界効果トランジスタの移動度を向上させることができる。よって、電界効果トランジスタを高性能化が可能となる。
【００１６】
本発明の半導体装置の一形態は、絶縁表面を有する基板上に複数の電界効果トランジスタをそれぞれ層間絶縁層を介して積層している。複数の電界効果トランジスタの有する半導体層は半導体基板より分離され、該半導体層は絶縁表面を有する基板、又は層間絶縁層上にそれぞれ設けられた絶縁層と接合されている。複数の電界効果トランジスタはそれぞれ半導体層のチャネル形成領域に歪みを与える絶縁膜で覆われている。
【００１７】
本発明の半導体装置の一形態は、絶縁表面を有する基板上に、第１の半導体層、第１のゲート絶縁層、第１のゲート電極層、第１のソース電極層及び第１のドレイン電極層を含む第１の電界効果トランジスタと、第１の電界効果トランジスタを覆う第１の絶縁膜と、第１の絶縁膜上に層間絶縁層と、層間絶縁層上に、第２の半導体層、第２のゲート絶縁層、第２のゲート電極層、第２のソース電極層及び第２のドレイン電極層を含む第２の電界効果トランジスタと、第２の電界効果トランジスタを覆う第２の絶縁膜とを積層構造で有している。第１の電界効果トランジスタは、第１の半導体層と絶縁表面を有する基板との間に形成された第１の絶縁層と接合して絶縁表面を有する基板上に設けられ、第２の電界効果トランジスタは、層間絶縁層上に設けられた第２の絶縁層と接合して第１の電界効果トランジスタ上に設けられる。
【発明の効果】
【００１８】
ＳＯＩ構造を有する半導体装置において、高性能化、低消費電力化を達成できる。また、より高集積化された高性能な半導体素子を有する半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１９】
本発明の実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
【００２０】
（実施の形態１）
本発明の半導体装置の製造方法について、図１乃至図４を参照して説明する。本実施の形態では、より高集積化された高性能な半導体素子を有する半導体装置の一例としてＣＭＯＳ（相補型金属酸化物半導体：Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）に関して説明する。
【００２１】
本実施の形態では、半導体基板より分離され、絶縁表面を有する支持基板に接合され、かつ絶縁膜によってチャネル形成領域に歪みを与えられた半導体層を有する半導体素子を絶縁層を間に設けて積層する。半導体基板として単結晶半導体基板を適用し、支持基板上に分離、接合される半導体層として単結晶半導体層を形成するのが好ましい。
【００２２】
本実施の形態の半導体装置を図１（Ａ）に示す。絶縁表面を有する支持基板１０１上にブロッキング層１０９、絶縁層１０４、保護層１２１、電界効果トランジスタ２３０、絶縁膜２１０、層間絶縁層２１１、絶縁層２１２、電界効果トランジスタ２３１、絶縁膜２２２、層間絶縁層２２３が形成されている。電界効果トランジスタ２３０及び電界効果トランジスタ２３１は薄膜の半導体層を有する薄膜トランジスタである。電界効果トランジスタ２３０はソース領域又はドレイン領域である不純物領域２０８ａ、２０８ｂ、及びチャネル形成領域２０９を含む半導体層１１９、ゲート絶縁層２０５、ゲート電極層２０６を有しており、電界効果トランジスタ２３１はソース領域又はドレイン領域である不純物領域２２０ａ、２２０ｂ、及びチャネル形成領域２２１を含む半導体層２１６、ゲート絶縁層２１７、ゲート電極層２１８を有している。不純物領域２０８ｂに接して配線層２２６、不純物領域２２０ａに接して配線層２２４が形成され、不純物領域２０８ａと不純物領域２２０ｂとに接して形成された配線層２２５によって、電界効果トランジスタ２３０及び電界効果トランジスタ２３１は電気的に接続している。
【００２３】
なお、図１（Ａ）の半導体装置においては、層間絶縁層２１１を電界効果トランジスタ２３０上に形成し、電界効果トランジスタ２３０によって生じた凹凸を平坦化する例を示すが、層間絶縁層２１１は必ずしも形成する必要はなく、図２３の半導体装置のように層間絶縁層２１１を形成しなくてもよい。図２３の半導体装置においては、電界効果トランジスタ２３０の半導体層１１９のチャネル形成領域に歪みを与える絶縁膜２１０に接して、半導体層２１６と接合する絶縁層２１２が形成されている。
【００２４】
図１（Ａ）の半導体装置は、配線層２２５、配線層２２６は、ゲート絶縁層２０５、絶縁膜２１０、層間絶縁層２１１、絶縁層２１２、ゲート絶縁層２１７、絶縁膜２２２、及び層間絶縁層２２３を連続して貫通するように形成された開口（コンタクトホール）に形成されている例である。電界効果トランジスタ２３０及び電界効果トランジスタ２３１の電気的接続の他の例を図１（Ｂ）に示す。
【００２５】
配線層２２４、２２５、２２６は、コンタクトホールである開口を埋めるように埋込配線層である配線層２４０ａ、２４０ｂ、２４０ｃ、２４０ｄを形成した後、埋込配線層上に配線層を形成した積層構造となっている。配線層は、開口にバリアメタル膜やシード膜を形成しても良い。図１（Ｂ）及び図２（Ａ）（Ｂ）における配線層２３３、２３５、２３６も配線層２２４、２２５、２２６と同様に積層構造の配線層となっている。
【００２６】
配線層を形成するコンタクトホールが多層の積層構造にわたって形成される場合、コンタクトホールの側面がテーパー角度を複数有する場合がある。例えば、エッチング工程を複数の段階にわけてエッチングガスを変えて行う場合、そのエッチング条件によって開口のテーパー角や径などの形状が異なる場合がある。図２１（Ａ）に複数のテーパー角を有するコンタクトホールに配線層を形成する例を示す。図２１（Ａ）の半導体装置において、配線層２４５、２４６の埋込配線層である配線層２４２ｃ、２４２ｄが形成されるコンタクトホールはゲート絶縁層２０５、絶縁膜２１０、層間絶縁層２１１、及び絶縁層２１２にわたって形成される第１の開口と、ゲート絶縁層２１７、絶縁膜２２２、及び層間絶縁層２２３にわたって形成される第２の開口とでは形状が異なっており、有するテーパー角度も第２の開口の方が大きくなっている。
【００２７】
配線層は、開口にバリアメタル膜やシード膜を形成しても良い。バリアメタル膜を形成する例を図２１（Ｂ）に示す。図２１（Ｂ）の半導体装置において、配線層２４７、２４８、２４９はコンタクトホールの側面と底面に接してバリアメタル膜２４３ａ、２４３ｂ、２４３ｃ、２４３ｄを有している。
【００２８】
図１（Ｂ）の半導体装置は、電界効果トランジスタ２３０を覆う層間絶縁層２１１を形成後、ゲート絶縁層２０５、絶縁膜２１０、及び層間絶縁層２１１に、不純物領域２０８ａ、２０８ｂに達する開口を設け、不純物領域２０８ａ、２０８ｂにそれぞれ接続する配線層２３４、２３７を形成する例である。電界効果トランジスタ２３１の不純物領域２２０ｂ及び配線層２３４に接する配線層２３３によって、上層の電界効果トランジスタ２３１と下層の電界効果トランジスタ２３０とが電気的に接続する。図１（Ｂ）の場合、配線層２３４、２３７上にさらに層間絶縁層を形成し、配線層２３４、２３７によって生じる凹凸を平坦化した後、絶縁層２１２を形成してもよい。図１（Ｂ）では、絶縁層２１２を厚く設け、層間絶縁層としても機能させている。
【００２９】
また、半導体装置を構成するｎ型とｐ型の電界効果トランジスタの積層順は限定されず、図１（Ａ）においては、不純物領域２０８ａ、２０８ｂとしてｎ型不純物領域を有するｎチャネル型電界効果トランジスタである電界効果トランジスタ２３０が下層に設けられ、不純物領域２２０ａ、２２０ｂとしてｐ型不純物領域を有するｐ型電界効果トランジスタである電界効果トランジスタ２３１が上層に設けられる例である。一方、図１（Ｂ）においては、不純物領域２０８ａ、２０８ｂとしてｐ型不純物領域を有するｐ型電界効果トランジスタである電界効果トランジスタ２３０が下層に設けられ、不純物領域２２０ａ、２２０ｂとしてｎ型不純物領域を有するｎ型電界効果トランジスタである電界効果トランジスタ２３１が上層に設けられる例である。
【００３０】
電界効果トランジスタ２３０は絶縁膜２１０によって半導体層１１９のチャネル形成領域に歪みを与えられた歪みトランジスタであり、電界効果トランジスタ２３１は絶縁膜２２２によって半導体層２１６のチャネル形成領域に歪みを与えられた歪みトランジスタである。半導体層のチャネル形成領域への歪みは、半導体層上に絶縁膜を形成することによって与えることができ、さらに絶縁膜の有する応力が圧縮応力か、引っ張り応力かによって、半導体層のチャネル形成領域へ与える歪みを圧縮歪みか、引っ張り歪みかに制御することができる。
【００３１】
半導体層のチャネル長方向に電界効果トランジスタの導電型に適した歪みを与えることで、電界効果トランジスタの移動度を向上させることができ、さらなる高性能化が可能になる。例えば、ｎチャネル型電界効果トランジスタにおいては、半導体層のチャネル形成領域に引っ張り歪みを与えた歪みトランジスタとすることで移動度を向上させることができ、一方ｐチャネル型電界効果トランジスタにおいては、半導体層のチャネル形成領域に圧縮歪みを与えた歪みトランジスタとすることで移動度を向上させることができる。
【００３２】
従って、図１（Ａ）の半導体装置においては、電界効果トランジスタ２３０がｎチャネル型であり、電界効果トランジスタ２３１がｐチャネル型であるので、絶縁膜２１０として引っ張り応力を有する絶縁膜を用い、絶縁膜２２２として圧縮応力を有する絶縁膜を用いればよい。
【００３３】
図２４は図１（Ａ）の半導体装置の平面図であり、図１（Ａ）の半導体装置は図２４の線Ｙ−Ｚにおける断面図に対応する。なお、図２４において、絶縁膜２２２、層間絶縁層２２３は省略されており、絶縁層２１２の下の電界効果トランジスタ２３０は点線によって示されている。図２４に半導体層２１６、及び半導体層１１９のチャネル形成領域に与えられる応力を、矢印を用いて模式的に示す。ｎチャネル型電界効果トランジスタである電界効果トランジスタ２３０の半導体層１１９のチャネル形成領域２０９には、絶縁膜２１０の引っ張り応力によって、矢印２５０ａ、２５０ｂの向きに引っ張り歪みが与えられている。一方、ｐチャネル型電界効果トランジスタである電界効果トランジスタ２３１の半導体層２１６のチャネル形成領域２２１には、絶縁膜２２２の圧縮応力によって、矢印２５１ａ、２５１ｂの向きに圧縮歪みが与えられている。このようにそれぞれｎチャネル型電界効果トランジスタには引っ張り歪みが与えられ、ｐチャネル型電界効果トランジスタには圧縮歪みが与えられることで、移動度を向上させることができる。
【００３４】
絶縁膜２１０、２２２は、ＣＶＤ法（プラズマＣＶＤ法、熱ＣＶＤ法）、スパッタ法などによって形成することができ、その形成条件（反応ガス、圧力、温度高周波電力等）によって、応力を制御することができる。絶縁膜２１０、２２２としては、窒化膜を用いることができ、例えば窒化珪素膜、酸素を含む窒化珪素膜（窒化酸化珪素膜とも記す）などを用いればよい。本実施の形態では絶縁膜２１０、２２２として異なる条件で成膜された窒化珪素膜を用いる。
【００３５】
また、上下の絶縁膜の間に設けられる絶縁層として、応力を緩和できる絶縁層を用いると、他の階層の絶縁膜による半導体層への影響を防止することができる。従って、歪みトランジスタの移動度の制御をより正確に行うことができ、また応力差による薄膜の剥離や密着性への悪影響を軽減し、半導体装置の信頼性を向上させることが可能となる。応力を緩和できる絶縁層としては、酸化膜などを用いることができ、例えば酸化珪素膜、窒素を含む酸化珪素膜（酸化窒化珪素膜）を用いればよい。本実施の形態では層間絶縁層２１１として酸化珪素膜を用いる。
【００３６】
また、本発明を用いる本実施の形態の半導体装置のように、引っ張り歪みを与えられた電界効果トランジスタと圧縮歪みを与えられた電界効果トランジスタを異なる階層に設けることによって、逆方向の応力を有する絶縁膜を接することなく設けることができる。よって、複雑な形状や構成に半導体装置を設計する必要なく、複数の歪みトランジスタを高集積化して有する高性能かつ高信頼性の半導体装置を、生産性よく作製することができる。
【００３７】
ゲート絶縁層、層間絶縁層、上層の絶縁層などを間に挟んで積層する下層の半導体層と上層の半導体層とは、該ゲート絶縁層、層間絶縁層、及び上層の絶縁層を貫通する配線層によって電気的に接続する。下層の半導体層と上層の半導体層とが重なって積層される場合、配線層は上層の半導体層を貫通して下層の半導体層と接して形成されてもよい。積層する半導体層が重なり合うように密に積層されると、より高集積化された半導体装置とすることができる。
【００３８】
下層の半導体層と上層の半導体層とが重なって積層する半導体装置の例を図２（Ａ）（Ｂ）に示す。図２（Ａ）において、下層の半導体素子である電界効果トランジスタ２３０の半導体層１１９（不純物領域２０８ａ）、及び上層の半導体素子である電界効果トランジスタ２３１の半導体層２１６（不純物領域２２０ｂ）は重なって積層している。電界効果トランジスタ２３０及び電界効果トランジスタ２３１を電気的に接続する配線層２３５は、ゲート絶縁層２０５、絶縁膜２１０、層間絶縁層２１１、絶縁層２１２、半導体層２１６（不純物領域２２０ｂ）、ゲート絶縁層２１７、絶縁膜２２２、及び層間絶縁層２２３を貫通し半導体層１１９（不純物領域２０８ａ）に達して形成されている。
【００３９】
図２（Ａ）の電界効果トランジスタ２３０の半導体層１１９と電界効果トランジスタ２３１の半導体層２１６とは一部重なるように形成する例であるが、図２（Ｂ）に示すように同じマスクなどを用いて、半導体層同士をほぼ重ねて形成してもよい。半導体層同士が重なる領域が大きいほどより高集積化することはできる。図２（Ｂ）の半導体装置においては、電界効果トランジスタ２３０と電界効果トランジスタ２３１とは層間絶縁層を介してほぼ同位置に重なるように積層している。電界効果トランジスタ２３０及び電界効果トランジスタ２３１を電気的に接続する配線層２３６は、ゲート絶縁層２０５、絶縁膜２１０、層間絶縁層２１１、絶縁層２１２、半導体層２１６（不純物領域２２０ｂ）、ゲート絶縁層２１７、絶縁膜２２２、及び層間絶縁層２２３を貫通し半導体層１１９（不純物領域２０８ｂ）に達して形成されている。
【００４０】
本発明の半導体装置は、３次元的に半導体素子を積層し高集積化した構造を有するため、半導体素子は同一絶縁層に接して隣接して配置される他、上下方向に層間絶縁層を介して異なる絶縁層に接して積層することができる。従って、半導体装置における半導体素子の配置の自由度が広く、より高集積化、高性能化を達成することができる。半導体素子として電界効果トランジスタはもちろん、半導体層を用いる記憶素子なども適用することができ、多用途に渡って要求される機能を満たす半導体装置を作製し、提供することができる。
【００４１】
また、単結晶半導体基板より分離させた半導体層を有する半導体素子は、非晶質半導体層を結晶化して多結晶半導体を形成する工程において生じる結晶粒界によるリーク電流がなく、半導体装置として低消費電力化が見込める。さらに結晶配向のばらつきによる半導体素子のしきい値ばらつきが少ない。非晶質半導体層のレーザ結晶化によって生じる半導体層表面のリッジも軽減できるため、ゲート絶縁層を薄膜化することができる。
【００４２】
積層する電界効果トランジスタは両方ｎ型であってもよく、両方ｐ型であってもよい。また同じ絶縁層に接して複数の電界効果トランジスタを設け、同一絶縁層に接して導電型の異なるｎチャネル型電界効果トランジスタ及びｐチャネル型電界効果トランジスタを両方設けてもよい。
【００４３】
本実施の形態では２つ（２層）の電界効果トランジスタの積層構造を示すが、より２つ以上（多層）の電界効果トランジスタの積層構造としてもよい。複数の半導体素子は基板上に設けられた絶縁層と半導体層を接合することによって、積層することができる。
【００４４】
本実施の形態の半導体装置においては、半導体基板より分離させ転置した半導体層を用いるため、半導体基板を選択することによって、電界効果トランジスタにおける結晶面方位及びチャネル長方向の結晶軸を制御することができる。
【００４５】
電界効果トランジスタのチャネルを流れるキャリアにとって移動度が高くなるように半導体層のチャネル形成領域への歪み、結晶面方位、結晶軸を選択することにより、キャリアの有効質量が減少し、電界効果トランジスタの移動度を向上させることができる。よって、電界効果トランジスタを高性能化が可能となる。
【００４６】
以下、本実施の形態の半導体装置の作製方法を図３乃至図８を用いて説明する。
【００４７】
まず、絶縁表面を有する基板である支持基板上に、半導体基板より半導体層を設ける方法を図３（Ａ）乃至（Ｄ）及び図４（Ａ）乃至（Ｃ）を用いて説明する。
【００４８】
図３（Ａ）に示す半導体基板１０８は清浄化されており、その表面から電界で加速されたイオンを所定の深さに照射し、脆化層１１０を形成する。イオンの照射は支持基板に転置する半導体層の厚さを考慮して行われる。イオンを照射する際の加速電圧はこのような厚さを考慮して、半導体基板１０８に照射されるようにする。
【００４９】
半導体基板１０８として、シリコン基板やゲルマニウム基板などの半導体基板、ガリウムヒ素やインジウムリンなどの化合物半導体基板を適用する。半導体基板１０８は単結晶半導体基板を適用するのが好ましいが、多結晶半導体基板を適用してもよい。結晶格子に歪みを有するシリコン、シリコンに対しゲルマニウムが添加されたシリコンゲルマニウムなどの半導体基板を用いていても良い。歪みを有するシリコンは、シリコンよりも格子定数の大きいシリコンゲルマニウムまたは窒化珪素上における成膜により、形成することができる。支持基板上に得られる半導体層は母体となる半導体基板を選択することによって決定することができる。
【００５０】
また、半導体基板１０８は、作製する半導体素子（本実施の形態においては電界効果トランジスタ）によって、結晶面方位を選択すればよい。例えば、結晶面方位として｛１００｝面、｛１１０｝面など有する半導体基板を用いることができる。
【００５１】
本実施の形態は、半導体基板の所定の深さに水素、ヘリウム、又はフッ素をイオン照射して添加し、その後熱処理を行って表層の半導体層を剥離するイオン照射剥離法で形成するが、ポーラスシリコン上に単結晶シリコンをエピタキシャル成長させた後、ポーラスシリコン層をウオータージェットで分離して剥離する方法を適用しても良い。
【００５２】
例えば、半導体基板１０８として単結晶シリコン基板を用い、希フッ酸で表面を処理し、自然酸化膜の除去と表面に付着するゴミ等の汚染物も除去して半導体基板１０８表面を清浄化する。
【００５３】
脆化層１１０は、イオンをイオンドーピング法（ＩＤ法と略記する）やイオン注入法（ＩＩ法と略記する）によって照射すればよい。脆化層１１０は水素、ヘリウム若しくはフッ素に代表されるハロゲンのイオンを照射することで形成される。ハロゲン元素としてフッ素イオンを照射する場合にはソースガスとしてＢＦ３を用いれば良い。なお、イオン注入法とはイオン化したガスを質量分離して半導体に照射する方式をいう。
【００５４】
例えば、イオン注入法を用いて、イオン化した水素ガスを質量分離し、Ｈ＋のみを選択的に加速して注入すると、他の質量のイオンを注入するのと比べて同エネルギーで深く半導体基板中に注入され、ブロードな濃度プロファイルを有する。
【００５５】
イオンドープ法は、イオン化したガスを質量分離せずに、プラズマ中で複数種のイオン種を作り、それらを加速して半導体基板にドープする。例えば、Ｈ＋、Ｈ２＋、Ｈ３＋イオンを含む水素では、ドープされるイオンは、代表的にＨ３＋イオンが５０％以上、例えばＨ３＋イオンが８０％、他のイオン（Ｈ＋、Ｈ２＋イオン）が２０％、が一般的である。Ｈ３＋イオンのイオン種のみとして添加することもここではイオンドープとする。すなわち質量が大きいため同じ加速エネルギーで浅く多量にＨ３＋イオンを半導体基板中に添加することができ、急峻な濃度プロファイルを有する。
【００５６】
単結晶シリコン基板にフッ素イオンのようなハロゲンイオンをイオン照射法で照射した場合、添加されたフッ素が、シリコン結晶格子内のシリコン原子をノックアウトする（追い出す）ことによって空白部分を効果的に作り出し、脆化層に微小な空洞を作る。この場合、比較的低温の熱処理によって脆化層に形成された微小な空洞の体積変化が起こり、脆化層に沿って分離することにより薄い単結晶半導体層を形成することができる。フッ素イオンを照射した後に、水素イオンを照射して空洞内に水素を含ませるようにしても良い。半導体基板から薄い半導体層を剥離するために形成する脆化層は、脆化層に形成された微小な空洞の体積変化を利用して分離をするので、このようにフッ素イオンや水素イオンの作用を有効利用することが好ましい。
【００５７】
また、一又は複数の同一の原子から成る質量の異なるイオンを照射してもよい。例えば、水素イオンを照射する場合には、Ｈ＋、Ｈ２＋、Ｈ３＋イオンを含ませると共に、Ｈ３＋イオンの割合を高めておくことが好ましい。水素イオンを照射する場合には、Ｈ＋、Ｈ２＋、Ｈ３＋イオンを含ませると共に、Ｈ３＋イオンの割合を高めておくと照射効率を高めることができ、照射時間を短縮することができる。このような構成とすることで、薄膜の単結晶半導体層の剥離を容易に行うことができる。
【００５８】
支持基板には、不純物元素の拡散を防止する窒化シリコン膜又は窒化酸化シリコン膜をブロッキング層（バリア層ともいう）として設けてもよい。さらに応力を緩和する作用のある絶縁膜として酸化窒化シリコン膜を組み合わせても良い。なお、本明細書において酸化窒化シリコン膜とは、その組成として、窒素よりも酸素の含有量が多いものであって、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ  Ｂａｃｋｓｃａｔｔｅｒｉｎｇ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）及び水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ  Ｆｏｒｗａｒｄ  Ｓｃａｔｔｅｒｉｎｇ）を用いて測定した場合に、濃度範囲として酸素が５０〜７０原子％、窒素が０．５〜１５原子％、Ｓｉが２５〜３５原子％、水素が０．１〜１０原子％の範囲で含まれるものをいう。また、窒化酸化シリコン膜とは、その組成として、酸素よりも窒素の含有量が多いものであって、ＲＢＳ及びＨＦＳを用いて測定した場合に、濃度範囲として酸素が５〜３０原子％、窒素が２０〜５５原子％、Ｓｉが２５〜３５原子％、水素が１０〜３０原子％の範囲で含まれるものをいう。但し、酸化窒化シリコンまたは窒化酸化シリコンを構成する原子の合計を１００原子％としたとき、窒素、酸素、Ｓｉ及び水素の含有比率が上記の範囲内に含まれるものとする。
【００５９】
また、半導体基板と上記半導体層と接合する絶縁層との間に、保護層を形成してもよい。保護層は、窒化シリコン層、酸化シリコン層、窒化酸化シリコン層、又は酸化窒化シリコン層から選ばれた一層又は複数の層による積層構造により形成することができる。これらの層は、半導体基板に脆化層が形成される前に半導体基板上に形成することができる。また、半導体基板に脆化層を形成した後に半導体基板上に形成してもよい。
【００６０】
脆化層の形成に当たってはイオンを高ドーズ条件で照射する必要があり、半導体基板１０８の表面が粗くなってしまう場合がある。そのためイオンが照射される表面に窒化シリコン膜、窒化酸化シリコン膜、若しくは酸化シリコン膜などによりイオン照射に対する保護層を５０ｎｍ乃至２００ｎｍの厚さで設けておいても良い。
【００６１】
例えば、半導体基板１０８上に保護層としてプラズマＣＶＤ法により酸化窒化シリコン膜（膜厚５ｎｍ〜３００ｎｍ、望ましくは３０ｎｍ〜１５０ｎｍ（例えば５０ｎｍ））と窒化酸化シリコン膜（膜厚５ｎｍ〜１５０ｎｍ、望ましくは１０ｎｍ〜１００ｎｍ（例えば５０ｎｍ））の積層を形成する。一例としては、半導体基板１０８上に酸化窒化シリコン膜を膜厚５０ｎｍ形成し、該酸化窒化シリコン膜上に窒化酸化シリコン膜を膜厚５０ｎｍ形成し、積層する。酸化窒化シリコン膜は有機シランガスを用いて化学気相成長法により作製される酸化シリコン膜でもよい。
【００６２】
また、半導体基板１０８を脱脂洗浄し、表面の酸化膜を除去して熱酸化を行ってもよい。熱酸化としては通常のドライ酸化でも良いが、酸化雰囲気中にハロゲンを添加した酸化を行うことが好ましい。例えば、酸素に対しＨＣｌを０．５〜１０体積％（好ましくは３体積％）の割合で含む雰囲気中で、７００℃以上の温度で熱処理を行う。好適には９５０℃〜１１００℃の温度で熱酸化を行うと良い。処理時間は０．１〜６時間、好ましくは０．５〜３．５時間とすれば良い。形成される酸化膜の膜厚としては、１０ｎｍ〜１０００ｎｍ（好ましくは５０ｎｍ〜２００ｎｍ）、例えば１００ｎｍの厚さとする。
【００６３】
ハロゲンを含むものとしてはＨＣｌの他に、ＨＦ、ＮＦ３、ＨＢｒ、Ｃｌ２、ＣｌＦ３、ＢＣｌ３、Ｆ２、Ｂｒ２などから選ばれた一種又は複数種を適用することができる。
【００６４】
このような温度範囲で熱処理を行うことで、ハロゲン元素によるゲッタリング効果を得ることができる。ゲッタリングとしては、特に金属不純物を除去する効果がある。すなわち、塩素の作用により、金属などの不純物が揮発性の塩化物となって気相中へ離脱して除去される。半導体基板１０８の表面を化学的機械研磨（ＣＭＰ）処理をしたものに対しては有効である。また、水素は半導体基板１０８と形成される酸化膜の界面の欠陥を補償して界面の局在準位密度を低減する作用を奏し、半導体基板１０８と酸化膜との界面が不活性化されて電気的特性が安定化する。
【００６５】
この熱処理により形成される酸化膜中にハロゲンを含ませることができる。ハロゲン元素は１×１０１７／ｃｍ３〜５×１０２０／ｃｍ３の濃度で含まれることにより金属などの不純物を捕獲して半導体基板１０８の汚染を防止する保護層としての機能を発現させることができる。
【００６６】
脆化層１１０を形成する際、加速電圧と全イオン数は、半導体基板上に堆積した膜の厚さと、目的とする半導体基板より分離して支持基板上に転置される半導体層の膜厚と、照射するイオン種によって調整することができる。
【００６７】
例えば、イオンドーピング法で原料として水素ガスを用い、加速電圧を４０ｋＶ、全イオン数２×１０１６ｉｏｎｓ／ｃｍ２でイオンを照射して脆化層を形成することができる。保護層の膜厚を厚くすれば、同一条件でイオンを照射し脆化層を形成した場合、目的とする半導体基板より分離して支持基板上に転置される半導体層として、膜厚の薄い半導体層を形成することができる。例えば、イオン種（Ｈ＋、Ｈ２＋、Ｈ３＋イオン）の割合にもよるが、上記条件で脆化層を形成するとし、保護層として半導体基板上に酸化窒化シリコン膜（膜厚５０ｎｍ）と窒化酸化シリコン膜（膜厚５０ｎｍ）を保護層として積層する場合、支持基板に転置される半導体層の膜厚は約１２０ｎｍとなり、半導体基板上に酸化窒化シリコン膜（膜厚１００ｎｍ）と窒化酸化シリコン膜（膜厚５０ｎｍ）を保護層として積層する場合は、支持基板に転置される半導体層の膜厚は約７０ｎｍとなる。
【００６８】
ヘリウム（Ｈｅ）や水素を原料ガスにする場合、加速電圧を１０ｋＶ〜２００ｋＶの範囲で、ドーズ量を１×１０１６ｉｏｎｓ／ｃｍ２〜６×１０１６ｉｏｎｓ／ｃｍ２の範囲で照射し脆化層を形成することができる。ヘリウムを原料ガスにすると、質量分離を行わなくてもＨｅ＋イオンを主なイオンとして照射することができる。また、水素を原料ガスとするとＨ３＋イオンやＨ２＋イオンを主なイオンとして照射することができる。イオン種は、プラズマの生成方法、圧力、原料ガス供給量、加速電圧によっても変化する。
【００６９】
脆化層形成の例としては、半導体基板上に酸化窒化シリコン膜（膜厚５０ｎｍ）、窒化酸化シリコン膜（膜厚５０ｎｍ）、及び酸化シリコン膜（膜厚５０ｎｍ）を保護層として積層し、水素を加速電圧４０ｋＶ、ドーズ量２×１０１６ｉｏｎｓ／ｃｍ２で照射し半導体基板に脆化層を形成する。その後保護層の最上層である該酸化シリコン膜上に絶縁層として酸化シリコン膜（膜厚５０ｎｍ）を形成する。脆化層形成の他の例としては、半導体基板上に酸化シリコン膜（膜厚１００ｎｍ）、及び窒化酸化シリコン膜（膜厚５０ｎｍ）を保護層として積層し、水素を加速電圧４０ｋＶ、ドーズ量２×１０１６ｉｏｎｓ／ｃｍ２で照射し半導体基板に脆化層を形成する。その後保護層の最上層である該窒化酸化シリコン膜上に絶縁層として酸化シリコン膜（膜厚５０ｎｍ）を形成する。なお、上記酸化窒化シリコン膜及び窒化酸化シリコン膜はプラズマＣＶＤ法により形成すればよく、上記酸化シリコン膜は有機シランガスを用いてＣＶＤ法により形成すればよい。
【００７０】
支持基板１０１として、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスのような電子工業用に使われるガラス基板を適用する場合、ガラス基板中にナトリウムなどのアルカリ金属が微量に含まれており、この微量の不純物によってトランジスタなど半導体素子の特性に悪影響を及ぼす恐れがある。このような不純物に対して、窒化酸化シリコン膜は支持基板１０１に含まれる金属不純物が半導体基板側に拡散するのを防止する効果がある。なお、窒化酸化シリコン膜の代わりに、窒化シリコン膜を形成してもよい。半導体基板と窒化酸化シリコン膜との間に酸化窒化シリコン膜や酸化シリコン膜などの応力緩和層を設けるとよい。窒化酸化シリコン膜と酸化窒化シリコン膜の積層構造を設けることで、半導体基板への不純物拡散を防止しつつ、応力歪みを緩和する構成とすることもできる。
【００７１】
次に、図３（Ｂ）で示すように支持基板と接合を形成する面に絶縁層１０４として酸化シリコン膜を形成する。酸化シリコン膜としては有機シランガスを用いて化学気相成長法により作製される酸化シリコン膜が好ましい。その他に、シランガスを用いて化学気相成長法により作製される酸化シリコン膜を適用することもできる。化学気相成長法による成膜では、単結晶半導体基板に形成した脆化層１１０から脱ガスが起こらない温度として、例えば３５０℃以下（具体的な例としては３００℃）の成膜温度が適用される。また、単結晶若しくは多結晶半導体基板から単結晶半導体層を剥離する熱処理は、絶縁層１０４の成膜温度よりも高い熱処理温度が適用される。
【００７２】
絶縁層１０４は平滑面を有し親水性表面を形成する。この絶縁層１０４として酸化シリコン膜が適している。特に有機シランガスを用いて化学気相成長法により作製される酸化シリコン膜が好ましい。有機シランガスとしては、珪酸エチル（ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）、トリメチルシラン（ＴＭＳ：（ＣＨ３）３ＳｉＨ）、テトラメチルシラン（化学式Ｓｉ（ＣＨ３）４）、テトラメチルシクロテトラシロキサン（ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、ヘキサメチルジシラザン（ＨＭＤＳ）、トリエトキシシラン（ＳｉＨ（ＯＣ２Ｈ５）３）、トリスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ３）２）３）等のシリコン含有化合物を用いることができる。なお、原料ガスに有機シランを用いて化学気相成長法により酸化シリコン膜を形成する場合、酸素を付与するガスを混合させることが好ましい。酸素を付与するガスとしては、酸素、亜酸化窒素、二酸化窒素等を用いることができる。さらに、アルゴン、ヘリウム、窒素等の不活性ガス、又は水素を混合させてもよい。
【００７３】
また、絶縁層１０４として、モノシラン、ジシラン、又はトリシラン等のシランを原料ガスに用いて化学気相成長法により形成される酸化シリコン膜を適用することもできる。この場合も、酸素を付与するガスや不活性ガス等を混合させることが好ましい。また、半導体層と接合する絶縁層となる酸化シリコン膜は、塩素を含んでいてもよい。化学気相成長法による成膜では、半導体基板１０８に形成した脆化層１１０から脱ガスが起こらない温度として、例えば３５０℃以下の成膜温度が適用される。また、単結晶若しくは多結晶半導体基板から半導体層を剥離する熱処理は、絶縁層１０４の成膜温度よりも高い熱処理温度が適用される。なお、本明細書において、化学気相成長（ＣＶＤ；Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法は、プラズマＣＶＤ法、熱ＣＶＤ法、光ＣＶＤ法を範疇に含む。
【００７４】
その他、絶縁層１０４として、酸化性雰囲気下において熱処理することにより形成される酸化シリコン、酸素ラジカルの反応により成長する酸化シリコン、酸化性の薬液により形成されるケミカルオキサイドなどを適用することもできる。絶縁層１０４として、シロキサン（Ｓｉ−Ｏ−Ｓｉ）結合を含む絶縁層を適用してもよい。また、前記有機シランガスと、酸素ラジカル又は窒素ラジカルとを反応させて絶縁層１０４を形成してもよい。
【００７５】
上記平滑面を有し親水性表面を形成する絶縁層１０４は５ｎｍ〜５００ｎｍ、望ましくは１０ｎｍ〜２００ｎｍの厚さで設けられる。この厚さであれば、被成膜表面の表面荒れを平滑化すると共に、当該膜の成長表面の平滑性を確保することが可能である。また、接合する支持基板との歪みを緩和することができる。絶縁層１０４の表面は、算術平均粗さＲａが０．８ｎｍ未満、二乗平均平方根粗さＲｍｓが０．９ｎｍ未満が望ましく、Ｒａが０．４ｎｍ以下、Ｒｍｓが０．５ｎｍ以下がより望ましく、さらにはＲａが０．３ｎｍ以下、Ｒｍｓが０．４ｎｍ以下がより望ましい。例えば、Ｒａが０．２７ｎｍ、Ｒｍｓが０．３４ｎｍである。本明細書においてＲａは算術平均粗さであり、Ｒｍｓは二乗平均平方根粗さであり、測定範囲は２μｍ２、又は１０μｍ２である。
【００７６】
支持基板１０１にも絶縁層１０４と同様の酸化シリコン膜を設けておいても良い。すなわち、支持基板１０１に半導体層１０２を接合するに際し、接合を形成する面の一方若しくは双方に、好ましくは有機シランを原材料として成膜した酸化シリコン膜でなる絶縁層１０４を設けることで強固な接合を形成することができる。
【００７７】
図３（Ｃ）は支持基板１０１と半導体基板１０８の絶縁層１０４が形成された面とを密接させ、この両者を接合させる態様を示す。接合を形成する面は、十分に清浄化しておく。支持基板１０１と半導体基板１０８の絶縁層１０４が形成された面は、メガソニック洗浄などによって清浄化すればよい。また、メガソニック洗浄後にオゾン水で洗浄し、有機物の除去と表面の親水性向上を行ってもよい。
【００７８】
支持基板１０１と絶縁層１０４を対向させて、一箇所を外部から押しつけると、局所的に接合面同士の距離が縮まる事によるファン・デル・ワールス力の強まりや水素結合の寄与によって、お互いに引きつけ合う。更に、隣接した領域でも対向する支持基板１０１と絶縁層１０４間の距離が縮まるので、ファン・デル・ワールス力が強く作用する領域や水素結合が関与する領域が広がる事によって、接合（ボンディングともいう）が進行し接合面全域に接合が広がる。例えば、押しつける圧力は、１００ｋＰａ〜５０００ｋＰａ程度とすればよい。
【００７９】
良好な接合を形成するために、表面を活性化しておいても良い。例えば、接合を形成する面に原子ビーム若しくはイオンビームを照射する。原子ビーム若しくはイオンビームを利用する場合には、アルゴン等の不活性ガス中性原子ビーム若しくは不活性ガスイオンビームを用いることができる。その他に、プラズマ照射若しくはラジカル処理を行う。このような表面処理により２００℃乃至４００℃の温度であっても異種材料間の接合を形成することが容易となる。
【００８０】
また、支持基板と絶縁層との接合界面の接合強度を向上させるために、加熱処理を行うと好ましい。例えば、オーブンや炉などで７０℃〜３５０℃（例えば２００℃で２時間）の温度条件で熱処理を行う。
【００８１】
図３（Ｄ）において、支持基板１０１と半導体基板１０８を貼り合わせた後、加熱処理を行い脆化層１１０を分離面として半導体基板１０８を支持基板１０１から剥離する。例えば、４００℃〜７００℃の熱処理を行うことにより、脆化層１１０に形成された微小な空洞の体積変化が起こり、脆化層１１０に沿って分離することが可能となる。絶縁層１０４は支持基板１０１と接合しているので、支持基板１０１上には半導体基板１０８と同じ結晶性の半導体層１０２が残存することとなる。
【００８２】
４００℃〜７００℃の温度域での熱処理は、前述の接合強度を向上させるための熱処理と同じ装置で連続して行ってもよいし、別の装置で行ってもよい。例えば炉で２００℃２時間熱処理した後に、６００℃近傍まで昇温し２時間保持し、４００℃から室温までの温度域に降温した後炉より取り出す。また、熱処理は室温から昇温してもよい。また、炉で２００℃２時間熱処理した後に、瞬間熱アニール（ＲＴＡ）装置によって６００℃〜７００℃の温度域で、１分間〜３０分間（例えば６００℃７分間、６５０℃７分間）熱処理を行ってもよい。
【００８３】
４００℃〜７００℃の温度域での熱処理により、絶縁層と支持基板との接合は水素結合から共有結合に移行し、脆化層に添加された元素が析出し圧力が上昇し、半導体基板より半導体層を剥離することができる。熱処理を行った後は支持基板と半導体基板は、一方が他方に載っている状態であり、大きな力を加えずに支持基板と半導体基板を離すことができる。例えば、上方に載っている基板を真空チャックで持ち上げることにより簡単に離すことができる。この際、下側の基板の真空チャックやメカニカルチャックで固定しておくと水平方向のずれがなく支持基板及び半導体基板の両基板を離すことができる。
【００８４】
なお、図３、図４においては、半導体基板１０８が支持基板１０１より小さいサイズの例を示すが、本発明はそれに限定されず、半導体基板１０８と支持基板１０１が同じサイズであってもよいし、半導体基板１０８が支持基板１０１より大きいサイズであってもよい。
【００８５】
図４は支持基板側に半導体層と接合する絶縁層を設けて半導体層を形成する工程を示す。図４（Ａ）は保護層１２１として酸化シリコン膜が形成された半導体基板１０８に電界で加速されたイオンを所定の深さに照射し、脆化層１１０を形成する工程を示している。イオンの照射は図３（Ａ）の場合と同様である。半導体基板１０８の表面に保護層１２１を形成しておくことでイオン照射によって表面がダメージを受け、平坦性が損なわれるのを防ぐことができる。また、保護層１２１によって、半導体基板１０８から形成される半導体層１０２に対する不純物の拡散防止効果を発現する。
【００８６】
図４（Ｂ）は、ブロッキング層１０９及び絶縁層１０４が形成された支持基板１０１と半導体基板１０８の保護層１２１が形成された面を密着させて接合を形成する工程を示している。支持基板１０１上の絶縁層１０４と半導体基板１０８の保護層１２１を密着させることにより接合が形成される。
【００８７】
その後、図４（Ｃ）で示すように半導体基板１０８を剥離する。半導体層を剥離する熱処理は図３（Ｄ）の場合と同様にして行う。このようにして図４（Ｃ）で示す半導体基板を得ることができる。
【００８８】
支持基板１０１としては、絶縁性を有する基板、絶縁表面を有する基板を用いることができ、例えば、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスの如き無アルカリガラスと呼ばれる電子工業用に使われる各種ガラス基板を適用することができる。また、石英基板、セラミック基板、サファイヤ基板、表面が絶縁層で被覆された金属基板などが適用可能である。
【００８９】
以上の工程により、図４（Ｃ）に示すように、絶縁表面を有する基板である支持基板１０１の上に絶縁層１０４が設けられ、半導体基板１０８より分離された半導体層１０２が形成される。
【００９０】
支持基板１０１上に設けられた半導体層１０２を島状の半導体層にエッチングにより加工する。半導体層１０２上にマスク１１７を形成し、マスク１１７を用いてエッチング処理により半導体層１０２を加工し、島状の半導体層１１９を形成する。図４では、半導体層下に形成される保護層及び絶縁層は半導体層１１９を形成するエッチング処理ではエッチングされない例を示すが、半導体層のエッチング処理と共に保護層及び絶縁層もエッチングしてもよい。このような場合、保護層及び絶縁層は島状の半導体層１１９の形状を反映し、半導体層１１９下のみに設けられる構造となる。
【００９１】
また、半導体基板より分離し、支持基板に転置された半導体層は、分離工程およびイオン照射工程によって、結晶欠陥が生じ、また、その表面は平坦性が損なわれ、凹凸が形成されてしまう場合がある。半導体層を用いて半導体素子としてトランジスタを作製する場合、このような凹凸のある半導体層の上面に薄く、絶縁耐圧性の高いゲート絶縁層を形成することは困難である。また、半導体層に結晶欠陥があると、ゲート絶縁層との局在界面準位密度が高くなるなど、トランジスタの性能および信頼性に影響を与える。
【００９２】
従って半導体層にレーザ光のような電磁波を照射し、結晶欠陥を低減させることが好ましい。電磁波を照射することによって、半導体層の少なくとも一部の領域を溶融させ、半導体層中の結晶欠陥を低減させることができる。なお、電磁波の照射前に半導体層表面に形成された酸化膜（自然酸化膜、あるいはケミカル酸化膜（化学的に酸化されて形成された酸化膜））を希フッ酸で除去するとよい。
【００９３】
電磁波は半導体層に高いエネルギーを供給できるものであればよく、好適にはレーザ光を用いることができる。
【００９４】
またエネルギーの供給は、高エネルギーを有する粒子を照射などによって半導体層に衝突させ、主として熱伝導によって行うこともできる。高エネルギーを有する粒子を提供する熱源としては、プラズマを用いることができ、常圧プラズマ、高圧プラズマ、熱プラズマジェット、ガスバーナーなどの炎を用いることができる、又、他の熱源としては電子ビームなどを用いることができる。
【００９５】
電磁波の波長は、半導体層に吸収される波長とする。その波長は、電磁波の表皮深さ（ｓｋｉｎ  ｄｅｐｔｈ）などを考慮して決定することができる。例えば、電磁波の波長は１９０ｎｍ〜６００ｎｍを用いることができる。また、電磁波のエネルギーは、電磁波の波長、電磁波の表皮深さ、照射する半導体層の膜厚などを考慮して決定することができる。
【００９６】
レーザ光を発振するレーザは、連続発振レーザ、疑似連続発振レーザ及びパルス発振レーザを用いることができる。部分溶融させるためパルス発振レーザが好ましい。例えば、ＫｒＦレーザなどのエキシマレーザ、Ａｒレーザ、Ｋｒレーザなどの気体レーザがある。その他、固体レーザとして、ＹＡＧレーザ、ＹＶＯ４レーザ、ＹＬＦレーザ、ＹＡｌＯ３レーザ、ＧｄＶＯ４レーザ、ＫＧＷレーザ、ＫＹＷレーザ、アレキサンドライトレーザ、Ｔｉ：サファイアレーザ、Ｙ２Ｏ３レーザなどがある。なお、エキシマレーザはパルス発振レーザであるが、ＹＡＧレーザなどの固体レーザには、連続発振レーザにも、疑似連続発振レーザにも、パルス発振レーザにもなるものがある。なお、固体レーザにおいては、基本波の第２高調波〜第５高調波を適用するのが好ましい。また、ＧａＮ、ＧａＡｓ、ＧａＡｌＡｓ、ＩｎＧａＡｓＰ等の半導体レーザも用いることができる。
【００９７】
また、電磁波のエネルギーを半導体層に照射できるならば、ランプ光を用いてもよい。例えば、紫外線ランプ、ブラックライト、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、または高圧水銀ランプから射出された光を用いてもよい。上記ランプ光を用いたフラッシュアニールを用いてもよい。ハロゲンランプやキセノンランプなどを好適に用いて行うフラッシュアニールは極短時間の処理でよいため、支持基板の温度上昇を抑えることができる。
【００９８】
電磁波の形状や電磁波の進路を調整するため、シャッター、ミラー又はハーフミラー等の反射体、シリンドリカルレンズや凸レンズなどによって構成される光学系が設置されていてもよい。
【００９９】
なお、電磁波の照射方法は、選択的に電磁波を照射してもよいし、光（電磁波）をＸＹ軸方向に走査して光（電磁波）を照射することができる。この場合、光学系にポリゴンミラーやガルバノミラーを用いることが好ましい。
【０１００】
電磁波の照射は、大気雰囲気のような酸素を含む雰囲気、または窒素雰囲気のような不活性雰囲気で行うことができる。不活性雰囲気中で電磁波を照射するには、気密性のあるチャンバー内で電磁波を照射し、このチャンバー内の雰囲気を制御すればよい。チャンバーを用いない場合は、電磁波の被照射面に窒素ガスなど不活性ガスを吹き付けることで、窒素雰囲気を形成することもできる。
【０１０１】
さらに、電磁波照射などの高エネルギーを供給され、結晶欠陥を低減された半導体層表面に研磨処理を行ってもよい。研磨処理によって半導体層表面の平坦性を高めることができる。
【０１０２】
研磨処理としては、化学的機械研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）法や液体ジェット研磨法を用いることができる。なお、研磨処理前に半導体層表面を洗浄し、清浄化する。洗浄は、メガソニック洗浄や２流体ジェット洗浄等を用いればよく、洗浄により半導体層表面のゴミ等を除去する。また、希フッ酸を用いて半導体層表面上の自然酸化膜等を除去して半導体層を露出させると好適である。
【０１０３】
また、電磁波を照射する前にも半導体層表面に研磨処理（又はエッチング処理）を行ってもよい。
【０１０４】
本実施の形態において、半導体基板１０８として単結晶シリコン基板を適用した場合は、半導体層１１９として単結晶シリコン層を得ることが可能である。また、本実施の形態の半導体装置におけるＳＯＩ基板の製造方法は、プロセス温度を７００℃以下とすることができるため、支持基板１０１としてガラス基板を適用することができる。すなわち、本実施の形態の薄膜トランジスタはガラス基板上に形成することができ、かつ単結晶シリコン層を半導体層に適用することが可能である。これらのことにより、高速動作が可能で、サブスレッショルド値が低く、電界効果移動度が高く、低消費電圧で駆動可能など高性能、高信頼性のトランジスタをガラス基板等の支持基板上に作製することができる。
【０１０５】
次に上記作製されたＳＯＩ基板を用いて図１（Ａ）に示す半導体装置の作製方法を図７及び図８を用いて説明する。
【０１０６】
図７（Ａ）は、支持基板１０１上にブロッキング層１０９、絶縁層１０４、保護層１２１、半導体層１１９が形成されている。半導体層１１９、ブロッキング層１０９、絶縁層１０４、保護層１２１は図４と対応している。なお、ここでは図７（Ａ）に示す構成のＳＯＩ基板を適用する例を示すが、本明細書で示すその他の構成のＳＯＩ基板も適用できる。
【０１０７】
半導体層１１９には、しきい値電圧を制御するためにｎチャネル型電界効果トランジスタ及びｐチャネル型電界効果トランジスタの形成領域に合わせて、硼素、アルミニウム、ガリウムなどのｐ型不純物、若しくはリン、砒素などのｎ型不純物を添加してもよい。
【０１０８】
半導体層１１９をさらにエッチングして、半導体素子の配置に合わせて島状に加工してもよい。
【０１０９】
半導体層上の酸化膜を除去し、半導体層１１９を覆うゲート絶縁層２０５を形成する。
【０１１０】
ゲート絶縁層２０５は酸化珪素、若しくは酸化珪素と窒化珪素の積層構造で形成すればよい。ゲート絶縁層２０５は、プラズマＣＶＤ法や減圧ＣＶＤ法により絶縁膜を堆積することで形成しても良いし、プラズマ処理による固相酸化若しくは固相窒化で形成すると良い。半導体層を、プラズマ処理により酸化又は窒化することにより形成するゲート絶縁層は、緻密で絶縁耐圧が高く信頼性に優れているためである。
【０１１１】
また、ゲート絶縁層２０５として、二酸化ジルコニウム、酸化ハフニウム、二酸化チタン、五酸化タンタルなどの高誘電率材料を用いても良い。ゲート絶縁層２０５に高誘電率材料を用いることにより、ゲートリーク電流を低減することができる。
【０１１２】
ゲート絶縁層２０５上にゲート電極層２０６を形成する（図７（Ｂ）参照。）。ゲート電極層２０６は、スパッタリング法、蒸着法、ＣＶＤ法等の手法により形成することができる。ゲート電極層２０６はタンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ネオジム（Ｎｄ）から選ばれた元素、又は前記元素を主成分とする合金材料もしくは化合物材料で形成すればよい。また、ゲート電極層２０６としてリン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜や、ＡｇＰｄＣｕ合金を用いてもよい。
【０１１３】
ゲート電極層２０６をマスクとして、ｎ型を付与する不純物元素２０７を添加し、ｎ型不純物領域である不純物領域２０８ａ、２０８ｂを形成する。本実施の形態では、不純物元素を含むドーピングガスとしてホスフィン（ＰＨ３）を用いる。ここでは、不純物領域２０８ａ、２０８ｂにｎ型を付与する不純物元素が５×１０１９〜５×１０２０／ｃｍ３程度の濃度で含まれるように添加する。また、半導体層１１９にチャネル形成領域２０９が形成される（図７（Ｃ）参照。）。
【０１１４】
不純物領域２０８ａ、不純物領域２０８ｂは高濃度ｎ型不純物領域であり、ソース、ドレインとして機能する。
【０１１５】
不純物元素を活性化するために加熱処理、強光の照射、又はレーザ光の照射を行ってもよい。活性化と同時にゲート絶縁層へのプラズマダメージやゲート絶縁層と半導体層との界面へのプラズマダメージを回復することができる。
【０１１６】
次いで、ゲート電極層、ゲート絶縁層を覆う層間絶縁層を形成する。本実施の形態では、保護膜となる水素を含む絶縁膜２１０と、層間絶縁層２１１との積層構造とする。
【０１１７】
さらに、窒素雰囲気中で、３００〜５５０℃で１〜１２時間の熱処理を行い、半導体層を水素化する工程を行う。好ましくは、４００〜５００℃で行う。この工程は層間絶縁層である絶縁膜２１０に含まれる水素により半導体層のダングリングボンドを終端する工程である。本実施の形態では、４１０度（℃）で１時間加熱処理を行う。
【０１１８】
本発明では、層間絶縁層２１１を形成し、半導体層、ゲート電極層などによって生じる表面の凹凸を軽減し、平坦化する。従って層間絶縁層２１１は、表面が平坦化するような膜厚で形成する。また、表面を化学的機械的研磨（ＣＭＰ）することにより平坦化してもよい。
【０１１９】
絶縁膜２１０と層間絶縁層２１１は、スパッタ法、またはプラズマＣＶＤを用いた窒化珪素膜、酸素を含む窒化珪素膜（窒化酸化珪素膜）、窒素を含む酸化珪素膜（酸化窒化珪素膜）、酸化珪素膜でもよく、他の珪素を含む絶縁膜を単層または３層以上の積層構造として用いても良い。
【０１２０】
絶縁膜２１０、層間絶縁層２１１としては他に窒化アルミニウム（ＡｌＮ）、酸化窒化アルミニウム（ＡｌＯＮ）、窒素含有量が酸素含有量よりも多い窒化酸化アルミニウム（ＡｌＮＯ）または酸化アルミニウム、ダイアモンドライクカーボン（ＤＬＣ）、窒素含有炭素（ＣＮ）その他の無機絶縁性材料を含む物質から選ばれた材料で形成することができる。また、シロキサン樹脂を用いてもよい。なお、シロキサン樹脂とは、Ｓｉ−Ｏ−Ｓｉ結合を含む樹脂に相当する。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、アリール基）が用いられる。有機基は、フルオロ基を含んでもよい。
【０１２１】
また、後工程で用いる加熱処理に耐えられる有機絶縁性材料を用いてもよく、有機材料としては、ポリイミド、アクリルポリマー、ポリアミド、ポリイミドアミド、又はベンゾシクロブテン系樹脂、ポリシラザンを用いることができる。平坦性のよい塗布法によってされる塗布膜を層間絶縁層２１１として用いてもよい。
【０１２２】
層間絶縁層２１１は、ディップ、スプレー塗布、ドクターナイフ、ロールコーター、カーテンコーター、ナイフコーター、ＣＶＤ法、蒸着法等を採用することができる。液滴吐出法により応力を有する層間絶縁層２１１を形成してもよい。液滴吐出法を用いた場合には材料液を節約することができる。また、液滴吐出法のようにパターンが転写、または描写できる方法、例えば印刷法（スクリーン印刷やオフセット印刷などパターンが形成される方法）なども用いることができる。
【０１２３】
層間絶縁層２１１上に第２の半導体層と接合する絶縁層として絶縁層２１２を形成する。絶縁層２１２は絶縁層１０４と同様の材料及び工程で形成すればよい。絶縁層２１２は、平滑（算術平均粗さＲａが０．３ｎｍ未満（測定範囲１０μｍ２））な酸化シリコン膜、酸化窒化シリコン膜、層間絶縁層２１１側から窒化シリコン膜と酸化シリコン膜との積層、酸化窒化シリコン膜と酸化シリコン膜との積層構造とすることができ、ＰＥＣＶＤ法により３５０以下の低温で成膜すると好ましい。例えば、本実施の形態では絶縁層２１２として有機シランガスとして珪酸エチルを用いて化学気相成長法により酸化シリコン膜を形成する。窒化シリコン膜や酸化窒化シリコン膜は、層間絶縁層２１１からの不純物が絶縁層２１２を介してその上に形成される半導体層２１６やゲート絶縁層２１７へ拡散することを防止する効果がある。
【０１２４】
半導体層１０２を絶縁層１０４と接合させ、半導体基板１０８より分離したように、半導体層２１５を絶縁層２１２と接合させ、層間絶縁層２１１上に形成する（図７（Ｅ）参照。）。半導体層２１５は、加熱処理によって脆化層２１４が形成された半導体基板２１３より分離し、絶縁層２１２と接合される。なお、この加熱処理は、前述の半導体層１１９への水素化工程より低い温度で行うことが好ましい。
【０１２５】
半導体層２１５の、結晶欠陥を低減するためにレーザ光を照射してもよい。また半導体層２１５表面に研磨処理を行ってもよい。研磨処理によって半導体層２１５表面の平坦性を高めることができる。
【０１２６】
なお、本実施の形態では、第１の半導体基板である半導体基板１０８として、結晶面方位が｛１００｝の単結晶半導体基板が選択され、第２の半導体基板である半導体基板２１３として、結晶面方位が｛１１０｝の単結晶半導体基板が選択される。なお、第１の半導体基板の結晶面方位と第２の半導体基板の結晶面方位は本実施の形態の組み合わせに限定されるものではなく、例えば第１の半導体基板として結晶面方位が｛１１０｝の基板を用い、第２の半導体基板として結晶面方位が｛１００｝の基板を用いてもよい。その場合、第１の半導体基板を用いてｐ型電界効果トランジスタを作製し、第２の半導体基板を用いてｎチャネル型電界効果トランジスタを作製することが好ましい。
【０１２７】
その後、薄膜の半導体層２１５を選択的にエッチングして、絶縁層２１２上に島状の半導体層２１６を形成する（図７（Ｆ）参照。）。
【０１２８】
半導体層２１６上にゲート絶縁層２１７及びゲート電極層２１８を形成する（図８（Ａ）参照。）。
【０１２９】
ゲート電極層２１８をマスクとして、ｐ型を付与する不純物元素２１９を添加し、ｐ型不純物領域である不純物領域２２０ａ、２２０ｂを形成する。不純物領域２２０ａ、２２０ｂにｐ型を付与する不純物元素が１×１０２０〜５×１０２１／ｃｍ３程度の濃度で含まれるように添加する。また、半導体層２１６にチャネル形成領域２２１が形成される（図８（Ｂ）参照。）。不純物領域２２０ａ、２２０ｂは高濃度ｐ型不純物領域であり、ソース、ドレインとして機能する。
【０１３０】
次いで、ゲート電極層、ゲート絶縁層を覆う層間絶縁層を形成する。本実施の形態では、保護膜となる水素を含む絶縁膜２２２と、層間絶縁層２２３との積層構造とする。
【０１３１】
さらに、窒素雰囲気中で、３００〜５５０℃で１〜１２時間の熱処理を行い、半導体層を水素化する工程を行う。好ましくは、４００〜５００℃で行う。この工程は層間絶縁層である絶縁膜２２２に含まれる水素により半導体層のダングリングボンドを終端する工程である。本実施の形態では、４１０度（℃）で１時間熱処理を行う。この熱処理の工程は、半導体層１１９及び絶縁膜２１０に対する熱処理も兼ねてもよい。
【０１３２】
本発明では、層間絶縁層２２３を形成し、半導体層、ゲート電極層などによって生じる表面の凹凸を軽減し、平坦化する。従って層間絶縁層２２３は、表面が平坦化するような膜厚で形成する。また、表面を化学的機械的研磨（ＣＭＰ）することにより平坦化してもよい。
【０１３３】
ゲート絶縁層２０５はゲート絶縁層２１７と、ゲート電極層２１８はゲート電極層２０６と、絶縁膜２２２は絶縁膜２１０と、層間絶縁層２２３は層間絶縁層２１１と対応しており、それぞれ同様な材料及び工程で形成することができる。
【０１３４】
次いで、レジストからなるマスクを用いてゲート絶縁層２０５、絶縁膜２１０、層間絶縁層２１１、絶縁層２１２、ゲート絶縁層２１７、絶縁膜２２２、及び層間絶縁層２２３に半導体層１１９、２１６にそれぞれ達するコンタクトホール（開口）を形成する。エッチングは、用いる材料の選択比によって、一回で行っても複数回行っても良い。エッチングによって、ゲート絶縁層２０５、絶縁膜２１０、層間絶縁層２１１、絶縁層２１２、ゲート絶縁層２１７、絶縁膜２２２、及び層間絶縁層２２３を選択的に除去し、ソース領域又はドレイン領域である不純物領域２０８ａ、２０８ｂ、不純物領域２２０ａ、２２０ｂに達する開口を形成する。
【０１３５】
エッチング方法及び条件は、コンタクトホールを形成するゲート絶縁層２０５、絶縁膜２１０、層間絶縁層２１１、絶縁層２１２、ゲート絶縁層２１７、絶縁膜２２２、及び層間絶縁層２２３の材料によって適宜設定すればよい。ウェットエッチング、ドライエッチング、またはその両方を適宜用いることができる。本実施の形態ではドライエッチングを用いる。エッチング用ガスとしては、Ｃｌ２、ＢＣｌ３、ＳｉＣｌ４もしくはＣＣｌ４などを代表とする塩素系ガス、ＣＦ４、ＳＦ６もしくはＮＦ３などを代表とするフッ素系ガス又はＯ２を適宜用いることができる。また用いるエッチング用ガスに不活性気体を添加してもよい。添加する不活性元素としては、Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅから選ばれた一種または複数種の元素を用いることができる。
【０１３６】
ウェットエッチングのエッチャントは、フッ素水素アンモニウム及びフッ化アンモニウムを含む混合溶液のようなフッ酸系の溶液を用いるとよい。
【０１３７】
開口を覆うように導電膜を形成し、導電膜をエッチングして各ソース領域又はドレイン領域の一部とそれぞれ電気的に接続するソース電極層又はドレイン電極層としても機能する配線層２２４、２２５、２２６を形成する。配線層は、ＰＶＤ法、ＣＶＤ法、蒸着法等により導電膜を成膜した後、所望の形状にエッチングして形成することができる。また、液滴吐出法、印刷法、電解メッキ法等により、所定の場所に選択的に導電層を形成することができる。更にはリフロー法、ダマシン法を用いても良い。配線層の材料は、Ａｇ、Ａｕ、Ｃｕ、Ｎｉ、Ｐｔ、Ｐｄ、Ｉｒ、Ｒｈ、Ｗ、Ａｌ、Ｔａ、Ｍｏ、Ｃｄ、Ｚｎ、Ｆｅ、Ｔｉ、Ｚｒ、Ｂａ等の金属、及びＳｉ、Ｇｅ、又はその合金、若しくはその窒化物を用いて形成する。また、これらの積層構造としても良い。
【０１３８】
本実施の形態では、ゲート絶縁層２０５、絶縁膜２１０、層間絶縁層２１１、絶縁層２１２、ゲート絶縁層２１７、絶縁膜２２２、及び層間絶縁層２２３に形成されたコンタクトホールを埋めるように埋込配線層として配線層２４０ａ、２４０ｂ、２４０ｃ、２４０ｄを形成する（図８（Ｃ）参照。）。埋込型の配線層２４０ａ、２４０ｂ、２４０ｃ、２４０ｄは、コンタクトホールを埋め込む十分な膜厚の導電膜を形成し、ＣＭＰ法などの研磨処理により、コンタクトホール部だけに導電膜を残し、不要な導電膜部分を除去して形成する。
【０１３９】
埋込型の配線層２４０ａ、２４０ｂ、２４０ｃ、２４０ｄ上に引き回し配線層として配線層２４１ａ、２４１ｂ、２４１ｃを形成し、配線層２２４、２２５、２２６を形成する。
【０１４０】
以上の工程でＣＭＯＳ構造のｎ型電界効果トランジスタである電界効果トランジスタ２３０及びｐチャネル型電界効果トランジスタである電界効果トランジスタ２３１を含む半導体装置を作製することができる（図８（Ｄ）参照。）。なお、電界効果トランジスタ２３０及び電界効果トランジスタ２３１は配線層２２５によって電気的に接続されている。
【０１４１】
電界効果トランジスタ２３０は、絶縁層１０４と接合して支持基板１０１上に設けられ、電界効果トランジスタ２３１は、電界効果トランジスタ２３０を覆う層間絶縁層２１１上に形成された絶縁層２１２と接合して層間絶縁層２１１上に設けられており、電界効果トランジスタ２３０及び電界効果トランジスタ２３１は積層されている。
【０１４２】
本発明は高性能の半導体素子を積層構造とすることができるため、より高集積化された半導体装置とすることができる。高集積化することによって回路面積が縮小し、配線容量が減少するため低消費電力化を図ることができる。
【０１４３】
また、支持基板上に半導体層を貼り合わせる際に、それぞれの半導体層はそれぞれ平坦な異なる絶縁層上に形成されるため、絶縁層と半導体層との接合を容易に行うことができる。
【０１４４】
また本実施の形態のように、異なる導電型の電界効果トランジスタを形成する半導体層をそれぞれ異なる絶縁層上に形成すると、異なる導電型の電界効果トランジスタの半導体層間の寄生容量、又は異なる導電型の電界効果トランジスタのゲート電極層間の寄生容量を低減することができる。従って、性能のよい半導体装置を作製することができる。
【０１４５】
本実施の形態に限定されず、電界効果トランジスタはチャネル形成領域が一つ形成されるシングルゲート構造でも、二つ形成されるダブルゲート構造もしくは三つ形成されるトリプルゲート構造であっても良い。
【０１４６】
また、本実施の形態では、積層する電界効果トランジスタが異なる導電型のＣＭＯＳ構造の場合を例として示すが、同導電型の電界効果トランジスタを積層させてもよい。
【０１４７】
以上のように本実施の形態において、より高集積化された高性能な半導体素子を有する半導体装置を作製することができる。
【０１４８】
なお、本発明において、半導体装置とは、半導体特性を利用することで機能しうる装置を指す。本発明を用いて半導体素子（トランジスタ、メモリ素子やダイオードなど）を含む回路を有する装置や、プロセッサ回路を有するチップなどの半導体装置を作製することができる。
【０１４９】
（実施の形態２）
本実施の形態では、実施の形態１において、半導体基板より支持基板へ半導体層を接合する工程の異なる例を示す。従って、実施の形態１と同一部分又は同様な機能を有する部分の繰り返しの説明は省略する。
【０１５０】
本実施の形態は、半導体基板より半導体層を転置する際、半導体基板を選択的にエッチング（溝加工ともいう）し、作製する半導体素子の大きさに複数に分割された複数の半導体層を、支持基板に転置する。従って、支持基板には、複数の島状の半導体層を形成することができる。予め、素子サイズの半導体層に加工して転置するために、半導体層単位で支持基板に転置することができ、半導体基板の大きさや形状に制限を受けない。そのために大型の支持基板への半導体層の転置がより効率よく行うことができる。
【０１５１】
さらに、支持基板上に形成された半導体層に対して、エッチングを行い、半導体層の形状を加工、修正し精密に制御してもよい。これにより、レジストマスク形成時の露光の回り込みなどによるパターンズレや、転置時の貼り合わせ工程による位置ズレなどによる半導体層の形成位置の誤差や形状不良を修正することができる。
【０１５２】
従って、支持基板に所望の形状の複数の半導体層を、歩留まりよく形成することができる。よって、大面積基板により精密な高性能の半導体素子及び集積回路を有する半導体装置を高スループットで生産性よく作製することができる。
【０１５３】
図５（Ａ）において、半導体基板１５８上に保護層１５４と窒化シリコン膜１５２が形成された状態を示している。窒化シリコン膜１５２は、半導体基板１５８を溝加工する際のハードマスクとして用いる。窒化シリコン膜１５２は、シランとアンモニアを用いて気相成長法により堆積させることで形成すれば良い。
【０１５４】
次に、イオンを照射し、半導体基板１５８の全面に脆化層１５０を形成する（図５（Ｂ）参照。）。イオンの照射は支持基板に転置する半導体層の厚さを考慮して行われる。イオンを照射する際の加速電圧はこのような厚さを考慮して、半導体基板１５８の深部に照射されるようにする。この処理によって半導体基板１５８の表面から一定の深さの領域に脆化層１５０が形成される。
【０１５５】
溝加工は、半導体素子の半導体層の形状を考慮して行われる。すなわち半導体素子の半導体層が支持基板に転置できるように、その部位が凸状部として残存するように半導体基板１５８に対して溝加工を行う。
【０１５６】
フォトレジストでマスク１５３を形成する。マスク１５３を用いて、窒化シリコン膜１５２及び保護層１５４をエッチングし、保護層１６２、及び窒化シリコン層１６３を形成する（図５（Ｃ）参照。）。
【０１５７】
次いで、窒化シリコン層１６３をハードマスクとして半導体基板１５８のエッチングを行い、脆化層１６５、半導体層１６６を有する半導体基板１５８を形成する（図５（Ｄ）参照。）。本発明では、脆化層及び溝加工によって凸状に加工された半導体基板の一部である半導体領域を図５（Ｄ）のように半導体層１６６という。
【０１５８】
半導体基板１５８をエッチングする深さは、支持基板に転置する半導体層の厚さを考慮して適宜設定される。当該半導体層の厚さは水素イオンを照射する深さで設定することが可能である。半導体基板１５８に形成する溝の深さは、脆化層よりも深くなるように形成することが好ましい。この溝加工において、溝の深さを脆化層よりも深く加工することで、脆化層を剥離すべき半導体層の領域のみに残すことができる。
【０１５９】
表面の窒化シリコン層１６３を除去する（図５（Ｅ）参照。）。そして、半導体基板１５８における保護層１６２の表面と支持基板１５１を接合させる（図６（Ａ）参照。）。
【０１６０】
支持基板１５１の表面には、ブロッキング層１５９及び絶縁層１５７が形成されている。ブロッキング層１５９は支持基板１５１からナトリウムイオンなどの不純物が拡散して半導体層を汚染しないために設けられている。もっとも、支持基板１５１から半導体層に悪影響を与える不純物の拡散を心配する必要のない場合には、ブロッキング層１５９を省略することも可能である。一方、絶縁層１５７は、保護層１６２と接合を形成するために設けられている。
【０１６１】
接合は、表面が清浄化された半導体基板１５８側の保護層１６２と、支持基板側の絶縁層１５７が密接することにより形成される。接合の形成は室温で行うことが可能である。この接合は原子レベルで行われ、ファン・デル・ワールス力が作用して室温で強固な接合が形成される。半導体基板１５８には溝加工がされているので、半導体層を形成する凸状部が支持基板１５１と接することとなる。
【０１６２】
半導体基板１５８と支持基板１５１の間で接合を形成した後、熱処理を行うことにより、図６（Ｂ）で示すように半導体基板１５８から半導体層１６６を剥離して支持基板１５１に固定することができる。半導体層の剥離は、脆化層１５０に形成された微小な空洞の体積変化が起こり、脆化層１５０に沿って破断面を発生させることにより行う。その後、接合をさらに強固なものとするために、熱処理を行うことが好ましい。このようにして、絶縁表面上に半導体層が形成される。図６（Ｂ）では半導体層１６６が支持基板１５１上に接合された状態を示している。
【０１６３】
本実施の形態は、予め、素子サイズの半導体層に加工して転置するために、半導体層単位で支持基板に転置することができ、半導体基板の大きさや形状に制限を受けない。従って、半導体基板上で様々な形状の半導体層を形成することができる。例えば、エッチングの際に用いる露光装置のマスク毎、該マスクパターンを形成するための露光装置が有するステッパー毎、大型基板より切り出す半導体装置のパネル又はチップサイズ毎に、自由に半導体層を形成することができる。
【０１６４】
半導体層１６６をそのまま半導体素子の半導体層として用いてもよいし、さらにエッチングを行い、形状を加工してもよい。
【０１６５】
図６（Ｃ）（Ｄ）に転置された半導体層１６６にさらにエッチングを行い、形状を加工する例を示す。マスク１６７を、半導体層１６６の不要部分である周辺部分を露出して形成する。
【０１６６】
マスク１６７を用いて、半導体層１６６をエッチングし、半導体層１６９を形成する。本実施の形態では、半導体層下の保護層１６２も半導体層と共にエッチングし、保護層１６８とする（図６（Ｄ）参照。）。このように、支持基板に転置した後さらに形状を加工することによって、作製工程で生じた形成領域のズレや、形状不良などを修正することができる。
【０１６７】
図５及び図６では、支持基板上に設けられた絶縁層に半導体層を転置する例を示すが、もちろん上層に積層する半導体素子の半導体層として、層間絶縁層上に形成された絶縁層上に半導体層を形成する際にも本実施の形態を用いることができる。
【０１６８】
本実施の形態は実施の形態１と適宜組み合わせて実施することが可能である。
【０１６９】
（実施の形態３）
本実施の形態では、実施の形態１において、半導体基板より支持基板へ半導体層を接合する工程の異なる例を示す。従って、実施の形態１と同一部分又は同様な機能を有する部分の繰り返しの説明は省略する。
【０１７０】
本実施の形態では、半導体基板より半導体層を分離してから、支持基板に接合する例を示す。
【０１７１】
実施の形態２の図５で示したように、半導体基板に脆化層を形成し、溝を形成する。溝加工は、半導体素子の半導体層の形状を考慮して行われる。すなわち半導体素子の半導体層が支持基板に転置できるように、その部位が凸状部として残存するように半導体基板３０１に対して溝加工を行う。図１５（Ａ）において、半導体基板３０１、脆化層３０２、半導体基板の一部である半導体層３０８、絶縁膜３０４が形成されている。本実施の形態では、酸化珪素を絶縁膜３０４として用いる。
【０１７２】
次に、熱処理を行うことにより、脆化層３０２において隣接する微小ボイドどうしが結合して、一つの微小ボイドの体積が増大する。その結果、脆化層３０２において半導体基板３０１が分離し、半導体層３０８が、絶縁膜３０４と共に、半導体基板３０１から剥離する。熱処理は、例えば４００℃乃至６００℃の温度範囲内で行えば良い。
【０１７３】
なお、熱処理は、マイクロ波などの高周波による誘電加熱を用いて行っても良い。上記誘電加熱による熱処理は、高周波発生装置において生成された周波数３００ＭＨｚ乃至３ＴＨｚの高周波を半導体基板３０１に照射することで行うことができる。具体的には、例えば、２．４５ＧＨｚのマイクロ波を９００Ｗ、１４分間照射することで、脆化層において隣接する微小ボイドどうしを結合させることで一つの微小ボイドの体積を増大させ最終的に半導体基板３０１を分離させることができる。
【０１７４】
そして、図１５（Ｂ）に示すように、コレット３０５を半導体層３０８上に形成された絶縁膜３０４に固着させ、半導体層３０８を半導体基板３０１から引き離す。上記熱処理による半導体基板３０１の分離が不完全である場合でも、コレット３０５を用いて力を加えることで、半導体層３０８を半導体基板３０１から完全に剥離させ、半導体層３０３を得ることができる。コレット３０５として、真空チャック、メカニカルチャックなどのチャック、先端に接着剤が付着したマイクロニードルなど、半導体層３０８の一つに選択的に固着させることができる手段を用いる。図１５（Ｂ）では、コレット３０５として真空チャックを用いる場合を例示している。
【０１７５】
また、マイクロニードルに付着させる接着剤として、エポキシ系接着剤、セラミック系接着剤、シリコーン系接着剤、低温凝固剤などを用いることができる。低温凝固剤は、例えばＭＷ−１（株式会社エミネントサプライ製）を用いることができる。ＭＷ−１は、凝固点が１７度であり、それ以下の温度（好ましくは、１０度以下）で接着効果を有し、１７度以上（好ましくは２５度程度）では接着効果を有さない。
【０１７６】
なお、半導体基板３０１を分離させる前に、半導体基板３０１に水素化処理を行うようにしても良い。水素化処理は、例えば、水素雰囲気中において３５０℃、２時間程度行う。
【０１７７】
次に、図１５（Ｃ）に示すように、半導体層３０３の剥離により露出した面が支持基板３１０側を向くように、半導体層３０３と支持基板３１０とを貼り合わせる。本実施の形態では、支持基板３１０上に絶縁膜３１１が形成されており、絶縁膜３１１と半導体層３０３とが接合することで、半導体層３０３と支持基板３１０とを貼り合わせることができる。半導体層３０３と絶縁膜３１１とを接合させた後、該接合をさらに強固にするため、４００℃乃至６００℃の熱処理を行うのが好ましい。
【０１７８】
接合の形成はファン・デル・ワールス力を用いて行われているため、室温でも強固な接合が形成される。なお、上記接合は低温で行うことが可能であるため、支持基板３１０は様々なものを用いることが可能である。例えば支持基板３１０としては、アルミノシリケートガラス、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラスなどのガラス基板の他、石英基板、サファイア基板などの基板を用いることが出来る。さらに支持基板３１０として、シリコン、ガリウムヒ素、インジウムリンなどの半導体基板などを用いることができる。或いは、ステンレス基板を含む金属基板を支持基板３１０として用いても良い。
【０１７９】
なお、支持基板３１０は、その表面に絶縁膜３１１が必ずしも形成されていなくとも良い。絶縁膜３１１が形成されていない場合でも、支持基板３１０と半導体層３０３とを接合させることは可能である。ただし、支持基板３１０の表面に絶縁膜３１１を形成しておくことで、支持基板３１０から半導体層３０３に、アルカリ金属やアルカリ土類金属などの不純物が入り込むのを防ぐことができる。
【０１８０】
絶縁膜３１１を形成する場合、支持基板３１０ではなく絶縁膜３１１が半導体層３０３と接合するので、支持基板３１０として用いることができる基板の種類がさらに広がる。プラスチック等の可撓性を有する合成樹脂からなる基板は耐熱温度が一般的に低い傾向にあるが、作製工程における処理温度に耐え得るのであれば、絶縁膜３１１を形成する場合において、支持基板３１０として用いることが可能である。
【０１８１】
なお、半導体層３０３を支持基板３１０上に貼り合わせる前または貼り合わせた後に、半導体層３０３の剥離により露出した面に、レーザ光の照射による熱アニールを施しても良い。半導体層３０３を支持基板３１０上に貼り合わせる前に熱アニールを施すと、剥離により露出した面が平坦化され、接合の強度をより高めることができる。また、半導体層３０３を支持基板３１０上に貼り合わせた後に熱アニールを施すと、半導体層３０３が一部溶解し、接合の強度をより高めることができる。
【０１８２】
また、熱処理だけでなく、半導体層３０３に１０ＭＨｚ〜１ＴＨｚ程度の高周波数の振動を加えて半導体層３０３と支持基板３１０との接合強度を改善しても良い。高周波数の振動を加えることで、半導体層３０３と支持基板３１０の間に摩擦熱が生じ、該熱により半導体層３０３を部分的に溶解させ、半導体層３０３が支持基板３１０により強固に接合される。
【０１８３】
なお、ＭＷ−１を低温凝固剤として用いる場合、まず低温凝固剤が接着効果を有しない温度（例えば２５度程度）において、マイクロニードルの先端に付着した低温凝固剤を、絶縁膜３０４に接触させる。次に、低温凝固剤が接着効果を有する温度（例えば５度程度）まで温度を下げて、低温凝固剤を凝固させることで、マイクロニードルと絶縁膜３０４とを固着させる。そして、半導体基板３０１から引き離した半導体層３０３を、支持基板３１０上に貼り合わせた後、再び接着効果を有しない温度（例えば２５度程度）まで低温凝固剤の温度を高めることで、マイクロニードルを半導体層３０３から引き離すことができる。
【０１８４】
半導体層３０３上の絶縁膜３０４を除去し、支持基板３１０及び絶縁膜３１１上に島状の半導体層３０３が形成される（図１５（Ｄ）参照。）。半導体層３０３にさらにエッチングをし、形状を加工してもよい。
【０１８５】
図１５のように、分離により露出される半導体層の表面を支持基板側に向けると、より平坦性の高い側の表面がゲート絶縁膜に接するため、半導体層とゲート絶縁膜の間の界面準位密度を低く、なおかつ均一にすることができる。よって、ゲート絶縁膜に接する半導体層の表面を平坦化するための研磨を省略、もしくは研磨時間を短縮化することができ、コストを抑えスループットを向上させることができる。
【０１８６】
なお、分離により露出される半導体層の表面と、ゲート絶縁膜とが接するように、半導体層を支持基板上に貼り合わせることもできる。この例を図１６及び図１７を用いて説明する。
【０１８７】
図１６（Ａ）において、図１５（Ａ）と同様に、半導体基板３２１、脆化層３２２、半導体基板の一部である半導体層３２８、絶縁膜３２４が形成されている。本実施の形態では、酸化珪素を絶縁膜３２４として用いる。
【０１８８】
次に、図１６（Ｂ）に示すように半導体基板３２１を保持手段３２５に固着させる。半導体基板３２１の固着は、半導体層３２８が保持手段３２５側を向くように行う。保持手段３２５として、後の熱処理に耐えることができ、なおかつ複数の半導体層（図１６では半導体層３２８）と重なるように固着させることができる大型の真空チャックまたはメカニカルチャック、具体的には多孔質真空チャック、非接触式真空チャックなどを用いることができる。本実施の形態では、真空チャックを保持手段３２５として用いる例を示す。
【０１８９】
次に、熱処理を行うことにより、脆化層３２２において微小ボイドの体積が増大する。その結果、図１６（Ｃ）に示すように、脆化層３２２において半導体基板３２１が分離し、半導体基板３２１の一部であった半導体層３２８が、半導体層３２３となり、絶縁膜３２４と共に、半導体基板３２１から剥離する。熱処理は、例えば４００℃乃至６００℃の温度範囲内で行えば良い。
【０１９０】
なお、熱処理は、マイクロ波などの高周波による誘電加熱を用いて行っても良い。
【０１９１】
また、半導体基板３２１を分離させる前に、半導体基板３２１に水素化処理を行うようにしても良い。
【０１９２】
そして、図１６（Ｄ）及び図１７（Ａ）に示すように、コレット３２７を半導体層３２３の分離により露出した面に固着させ、半導体層３２３を保持手段３２５から引き離す。コレット３２７として、真空チャック、メカニカルチャックなどのチャック、先端に接着剤が付着したマイクロニードルなど、半導体層３２３に選択的に固着させることができる手段を用いる。図１６（Ｄ）及び図１７（Ａ）では、コレット３２７として真空チャックを用いる場合を例示している。
【０１９３】
なお、本実施の形態では、コレット３２７が半導体層３２３の分離により露出した面に固着している例を示しているがコレット３２７により傷つくのを防ぐために、絶縁膜などの保護膜を形成しても良い。ただし、上記保護膜は、後に支持基板３３０に半導体層３２３を貼り合わせた後に、除去する。
【０１９４】
また、マイクロニードルに付着させる接着剤として、エポキシ系接着剤、セラミック系接着剤、シリコーン系接着剤、低温凝固剤などを用いることができる。
【０１９５】
次に、図１７（Ｂ）に示すように、絶縁膜３２４が支持基板３３０側を向くように、すなわち分離により露出した面の反対側の面が支持基板３３０側を向くように、半導体層３２３と支持基板３３０とを貼り合わせる。本実施の形態では、支持基板３３０上に絶縁膜３３１が形成されており、絶縁膜３２４と絶縁膜３２０とが接合することで、半導体層３２３と支持基板３３０とを貼り合わせることができる（図１７（Ｃ）参照。）。絶縁膜３２４と絶縁膜３３１とを接合させた後、該接合をさらに強固にするため、４００℃乃至６００℃の熱処理を行うのが好ましい。
【０１９６】
接合の形成はファン・デル・ワールス力を用いて行われているため、室温でも強固な接合が形成される。なお、上記接合は低温で行うことが可能であるため、支持基板３３０は様々なものを用いることが可能である。
【０１９７】
なお、支持基板３３０は、その表面に絶縁膜３３１が必ずしも形成されていなくとも良い。
【０１９８】
なお、半導体基板は、反りや撓みを有している場合や、端部に若干丸みを帯びている場合がある。また、半導体基板から半導体層を剥離するために水素又は希ガス、或いはこれらのイオンを照射する際、半導体基板の端部への照射を十分に行うことができない場合もある。そのため、半導体基板の端部に位置する部分からは、半導体層を与えることは難しい。このため、転置される半導体層を複数の半導体層に分割せずに、かつ半導体基板の一つの面の全てを一度に剥離して半導体層を形成する場合、半導体基板の端部は必ずしも剥離できない場合がある。その結果、複数の半導体層を支持基板上に形成するためにこの操作を繰り返した場合、支持基板に転置された半導体層どうしの間隔が大きくなってしまう。しかし、本実施の形態では、半導体基板の一つの面から、所望のサイズの複数の半導体層を転置することができる。従って、任意に制御することができる。
【０１９９】
本実施の形態の半導体装置の作製方法では、複数の半導体基板を用いて一つの支持基板に複数の半導体層を貼り合わせることができるので、高スループットで処理を行うことができる。また、半導体素子の有する極性に合わせて半導体層の面方位を適宜選択することができるので、半導体素子の移動度を高めることができ、より高速駆動が可能な半導体装置を提供することができる。
【０２００】
また、半導体基板の複数箇所において分離することで複数の半導体層を形成し、該複数の半導体層を支持基板上に貼り合わせることができるので、半導体装置における半導体素子の極性及びレイアウトに合わせて、複数の各半導体層を貼り合わせる位置を選択することができる。
【０２０１】
本実施の形態は、実施の形態１と適宜組み合わせて実施することが可能である。
【０２０２】
（実施の形態４）
本実施の形態では、本発明（特に実施の形態３）に適用することができる半導体装置の製造装置の構成について説明する。
【０２０３】
図１８（Ａ）に、本発明（特に実施の形態３）に適用できる製造装置の構成を一例として示す。図１８（Ａ）に示す製造装置は、半導体基板９０１を載置するステージ９０２と、支持基板９０３を載置するステージ９０４とを有する。なお図１８（Ａ）では、半導体基板９０１と支持基板９０３とを、互いに異なるステージに載置する例を示しているが、本発明はこの構成に限定されない。半導体基板９０１と支持基板９０３とを同一のステージに載置することも可能である。
【０２０４】
また図１８（Ａ）では、１つの半導体基板９０１を載置するための１つのステージ９０２を示しているが、本発明はこの構成に限定されない。例えば本発明に適用できる製造装置は、一つの半導体基板９０１を載置するためのステージ９０２を複数有していても良いし、ステージ９０２上に複数の半導体基板９０１が載置できるようにしても良い。
【０２０５】
さらに図１８（Ａ）に示す製造装置は、半導体基板９０１の分離により形成される半導体層に固着し、なおかつ該半導体層を支持基板９０３の所定の位置に貼り合わせるコレット９０５を有する。コレット９０５として、真空チャック、メカニカルチャックなどのチャック、先端に接着剤が付着したマイクロニードルなど、半導体層の一つに選択的に固着させることができる手段を用いる。
【０２０６】
また図１８（Ａ）に示す製造装置は、上記コレット９０５の位置を制御するコレット駆動部９０６と、ステージ９０２、ステージ９０４の位置を制御するステージ駆動部９０７と、コレットの位置情報またはステージの位置情報に従って、コレット駆動部９０６とステージ駆動部９０７の動作を制御するＣＰＵ９０８とを少なくとも有する。
【０２０７】
コレットの位置情報またはステージの位置情報は、半導体基板９０１のどの位置に形成される半導体層を、支持基板９０３上のどの位置に貼り合わせるか、といった位置情報を元に作製することができる。なお、半導体基板９０１の位置合わせまたは支持基板９０３の位置合わせを行うために、図１８（Ａ）に示す製造装置に、ＣＣＤ（電荷結合素子）などの撮像素子を有するカメラを設けても良い。
【０２０８】
また、ステージ９０２上に、半導体基板９０１が有する熱を吸収または発散させるためのヒートシンクを設け、コレット９０５としてマイクロニードルの先端に低温凝固剤を付着させたものを用いる場合において、ヒートシンクを用いることで半導体基板９０１の温度を効率的に下げることができる。
【０２０９】
また本発明に適用できる製造装置は、半導体基板９０１から半導体層を拾い上げた後に、上記半導体層を裏返すための反転装置を有していても良い。図１８（Ｂ）に、図１８（Ａ）に示した製造装置に反転装置９０９を付加した形態を示す。反転装置９０９は、反転用コレット９００を有しており、該反転用コレット９００により半導体層を拾い上げて一時的に保持することができる。コレット９０５は、反転用コレット９００に保持されている半導体層の、反転用コレット９００が固着している面とは反対側の面に固着することで、反転用コレット９００から半導体層を受け取ることができる。
【０２１０】
次に、図１８（Ａ）に示した半導体基板９０１、ステージ９０２、支持基板９０３、ステージ９０４、コレット９０５、コレット駆動部９０６、ステージ駆動部９０７の位置関係と具体的な構成を示すために、図１９にそれらの斜視図を示す。なお図１９では、ステージ９０２の動作を制御するステージ駆動部９０７ａと、ステージ９０４の動作を制御するステージ駆動部９０７ｂとを用いている例を示している。
【０２１１】
ＣＰＵ９０８からの指示に従い、ステージ駆動部９０７ａは、Ｘ方向またはＸ方向と交わるＹ方向にステージ９０２を移動させる。なおステージ駆動部９０７ａが、Ｘ方向またはＹ方向に加え、Ｘ方向及びＹ方向によって形成される平面とは異なる平面に存在するＺ方向に、ステージ９０２を移動させるようにしても良い。同様にステージ駆動部９０７ｂは、Ｘ方向またはＸ方向と交わるＹ方向にステージ９０４を移動させる。ステージ駆動部９０７ｂは、Ｘ方向またはＹ方向に加え、Ｘ方向及びＹ方向によって形成される平面とは異なる平面に存在するＺ方向に、ステージ９０４を移動させるようにしても良い。
【０２１２】
またコレット９０５は、半導体基板９０１の分離によって形成される複数の半導体層の一つを拾い上げる。そしてコレット駆動部９０６は、半導体層を保持した状態のコレット９０５を、半導体基板９０１から支持基板９０３まで移送する。なお図１９では、１つのコレット９０５が半導体基板９０１と支持基板９０３の間を行き来している例を示しているが、コレット９０５は複数用いられていても良い。複数のコレット９０５を用いる場合、各コレット９０５の動作を独立して制御するためにコレット駆動部９０６を複数用意しても良いし、全てのコレット９０５を１つのコレット駆動部９０６で制御しても良い。
【０２１３】
次に、図１９において複数のステージ９０２用いた場合の形態を、図２０に示す。図２０では、ステージ９０２ａ、ステージ９０２ｂ、ステージ９０２ｃを用いている例を示しており、全てのステージ９０２ａ、ステージ９０２ｂ、ステージ９０２ｃが、ステージ駆動部９０７ａによって制御されている。なお、ステージ９０２ａ、ステージ９０２ｂ、ステージ９０２ｃの動作を独立して制御するために、ステージ駆動部９０７ａを複数用意しても良い。
【０２１４】
また図２０では、ステージ９０２ａ上に半導体基板９０１ａ、ステージ９０２ｂ上に半導体基板９０１ｂ、ステージ９０２ｃ上に半導体基板９０１ｃが、それぞれ載置されている様子を示す。半導体基板９０１ａ、半導体基板９０１ｂ、半導体基板９０１ｃの結晶面方位は、異なっていても、同じであっても良い。
【０２１５】
また図２０では、コレット９０５は、半導体基板９０１ａ、半導体基板９０１ｂ、半導体基板９０１ｃの分離によって形成される複数の半導体層の一つを拾い上げている。コレット駆動部９０６は、半導体層を保持した状態のコレット９０５を、半導体基板９０１ａ、半導体基板９０１ｂ、半導体基板９０１ｃから支持基板９０３まで移送する。なお図２０では、１つのコレット９０５が、半導体基板９０１ａ、半導体基板９０１ｂ、半導体基板９０１ｃと支持基板９０３の間を行き来している例を示しているが、半導体基板９０１ａ、半導体基板９０１ｂ、半導体基板９０１ｃのそれぞれに、少なくとも１つのコレット９０５の対応するように、コレット９０５を複数用いても良い。
【０２１６】
本発明に適用できる製造装置は、一つの半導体基板９０１から形成される複数の半導体層を、適宜、支持基板９０３上の所望の位置に移送し、貼り合わせることができる。
【０２１７】
本実施の形態は、実施の形態３と適宜組み合わせて実施することが可能である。
【０２１８】
（実施の形態５）
本実施の形態では、半導体基板から、それぞれｎ型歪み電界効果トランジスタとｐ型歪み電界効果トランジスタに適した半導体層を取り出す構成について示す。
【０２１９】
実施の形態１乃至４で示すように、本発明の半導体装置においては、半導体基板より分離させ転置した半導体層を用いるため、半導体基板を選択することによって、半導体層の結晶面方位を選択することができる。よって、その導電型の歪み電界効果トランジスタにとって最適な半導体層の結晶面方位を有する半導体層をｎ型歪み電界効果トランジスタ、ｐ型歪み電界効果トランジスタにそれぞれ選択することができる。
【０２２０】
特定の結晶面方位の半導体層において、半導体層のチャネル長方向の結晶軸を特定の方向とする。電界効果トランジスタにとって半導体層を流れる電子又はホールのキャリア移動度は、半導体層の結晶面方位での異方性と、キャリアの流れるチャネル長方向での異方性とを合わせることで、高めることができる。これは、結晶中でキャリアの有効質量が異方性を有するからである。
【０２２１】
例えば、結晶面方位が｛１００｝面の半導体基板からｎ型歪み電界効果トランジスタ用の半導体層を取り出す場合には、チャネル長方向が＜１００＞軸と平行な方向になるようにすることが好ましい。また、半導体層面内に同じ＜１００＞軸の結晶軸が複数ある場合は、いずれかの＜１００＞軸の結晶軸をチャネル長方向として用いることができる。
【０２２２】
一方、ｐ型歪み電界効果トランジスタ用の半導体層を形成するには、｛１１０｝面の半導体基板を用い、チャネル長方向が＜１１０＞軸と平行な方向になるようにすることが好ましい。このように、ｎ型歪み電界効果トランジスタについて＜１００＞軸、ｐ型歪み電界効果トランジスタについて＜１１０＞軸とすれば、チャネル形成領域を流れる電子とホールの移動度をより高めることができる。
【０２２３】
このように、電界効果トランジスタのチャネルを流れるキャリアにとって最も移動度が高くなる半導体層のチャネル形成領域への歪み、結晶面方位、結晶軸を適用することにより、本発明の半導体装置は、支持基板上に、移動度が高い歪み電界効果トランジスタを形成したため動作の高速化を図ることができる。また高集積化することによって回路面積が縮小し、配線容量が減少するため低消費電力化を図ることができる。
【０２２４】
本実施の形態は、実施の形態１乃至４それぞれと適宜組み合わせて実施することが可能である。
【０２２５】
（実施の形態６）
本実施の形態では、高性能、かつ高い信頼性を付与することを目的とした半導体装置の例について説明する。詳しくは半導体装置の一例として、マイクロプロセッサ及び非接触でデータの送受信を行うことのできる演算機能を備えた半導体装置の一例について説明する。
【０２２６】
図９は半導体装置の一例として、マイクロプロセッサ５００の一例を示す。このマイクロプロセッサ５００は、上記実施の形態に係る半導体装置により製造されるものである。このマイクロプロセッサ５００は、演算回路５０１（Ａｒｉｔｈｍｅｔｉｃ  ｌｏｇｉｃ  ｕｎｉｔ。ＡＬＵともいう。）、演算回路制御部５０２（ＡＬＵ  Ｃｏｎｔｒｏｌｌｅｒ）、命令解析部５０３（Ｉｎｓｔｒｕｃｔｉｏｎ  Ｄｅｃｏｄｅｒ）、割り込み制御部５０４（Ｉｎｔｅｒｒｕｐｔ  Ｃｏｎｔｒｏｌｌｅｒ）、タイミング制御部５０５（Ｔｉｍｉｎｇ  Ｃｏｎｔｒｏｌｌｅｒ）、レジスタ５０６（Ｒｅｇｉｓｔｅｒ）、レジスタ制御部５０７（Ｒｅｇｉｓｔｅｒ  Ｃｏｎｔｒｏｌｌｅｒ）、バスインターフェース５０８（Ｂｕｓ  Ｉ／Ｆ）、読み出し専用メモリ５０９、及びメモリインターフェース５１０（ＲＯＭ  Ｉ／Ｆ）を有している。
【０２２７】
バスインターフェース５０８を介してマイクロプロセッサ５００に入力された命令は、命令解析部５０３に入力され、デコードされた後、演算回路制御部５０２、割り込み制御部５０４、レジスタ制御部５０７、タイミング制御部５０５に入力される。演算回路制御部５０２、割り込み制御部５０４、レジスタ制御部５０７、タイミング制御部５０５は、デコードされた命令に基づき各種制御を行う。具体的に演算回路制御部５０２は、演算回路５０１の動作を制御するための信号を生成する。また、割り込み制御部５０４は、マイクロプロセッサ５００のプログラム実行中に、外部の入出力装置や周辺回路からの割り込み要求を、その優先度やマスク状態から判断して処理する。レジスタ制御部５０７は、レジスタ５０６のアドレスを生成し、マイクロプロセッサ５００の状態に応じてレジスタ５０６の読み出しや書き込みを行う。タイミング制御部５０５は、演算回路５０１、演算回路制御部５０２、命令解析部５０３、割り込み制御部５０４、レジスタ制御部５０７の動作のタイミングを制御する信号を生成する。例えばタイミング制御部５０５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種回路に供給する。なお、図９に示すマイクロプロセッサ５００は、その構成を簡略化して示した一例にすぎず、実際にはその用途によって多種多様な構成を備えることができる。
【０２２８】
このようなマイクロプロセッサ５００は、ガラス基板上に接合された結晶方位が一定の半導体層によって集積回路が形成されているので、処理速度の高速化のみならず低消費電力化を図ることができる。
【０２２９】
次に、非接触でデータの送受信を行うことのできる演算機能を備えた半導体装置の一例について図１０を参照して説明する。図１０は無線通信により外部装置と信号の送受信を行って動作するコンピュータ（以下、「ＲＦＣＰＵ」という）の一例を示す。ＲＦＣＰＵ５１１は、アナログ回路部５１２とデジタル回路部５１３を有している。アナログ回路部５１２として、共振容量を有する共振回路５１４、整流回路５１５、定電圧回路５１６、リセット回路５１７、発振回路５１８、復調回路５１９と、変調回路５２０、電源管理回路５３０を有している。デジタル回路部５１３は、ＲＦインターフェース５２１、制御レジスタ５２２、クロックコントローラ５２３、インターフェース５２４、中央処理ユニット５２５、ランダムアクセスメモリ５２６、読み出し専用メモリ５２７を有している。
【０２３０】
このような構成のＲＦＣＰＵ５１１の動作は概略以下の通りである。アンテナ５２８が受信した信号は共振回路５１４により誘導起電力を生じる。誘導起電力は、整流回路５１５を経て容量部５２９に充電される。この容量部５２９はセラミックコンデンサーや電気二重層コンデンサーなどのキャパシタで形成されていることが好ましい。容量部５２９はＲＦＣＰＵ５１１と一体形成されている必要はなく、別部品としてＲＦＣＰＵ５１１を構成する絶縁表面を有する基板に取り付けられていれば良い。
【０２３１】
リセット回路５１７は、デジタル回路部５１３をリセットし初期化する信号を生成する。例えば、電源電圧の上昇に遅延して立ち上がる信号をリセット信号として生成する。発振回路５１８は、定電圧回路５１６により生成される制御信号に応じて、クロック信号の周波数とデューティー比を変更する。ローパスフィルタで形成される復調回路５１９は、例えば振幅変調（ＡＳＫ）方式の受信信号の振幅の変動を二値化する。変調回路５２０は、送信データを振幅変調（ＡＳＫ）方式の送信信号の振幅を変動させて送信する。変調回路５２０は、共振回路５１４の共振点を変化させることで通信信号の振幅を変化させている。クロックコントローラ５２３は、電源電圧又は中央処理ユニット５２５における消費電流に応じてクロック信号の周波数とデューティー比を変更するための制御信号を生成している。電源電圧の監視は電源管理回路５３０が行っている。
【０２３２】
アンテナ５２８からＲＦＣＰＵ５１１に入力された信号は復調回路５１９で復調された後、ＲＦインターフェース５２１で制御コマンドやデータなどに分解される。制御コマンドは制御レジスタ５２２に格納される。制御コマンドには、読み出し専用メモリ５２７に記憶されているデータの読み出し、ランダムアクセスメモリ５２６へのデータの書き込み、中央処理ユニット５２５への演算命令などが含まれている。中央処理ユニット５２５は、インターフェース５２４を介して読み出し専用メモリ５２７、ランダムアクセスメモリ５２６、制御レジスタ５２２にアクセスする。インターフェース５２４は、中央処理ユニット５２５が要求するアドレスより、読み出し専用メモリ５２７、ランダムアクセスメモリ５２６、制御レジスタ５２２のいずれかに対するアクセス信号を生成する機能を有している。
【０２３３】
中央処理ユニット５２５の演算方式は、読み出し専用メモリ５２７にＯＳ（オペレーティングシステム）を記憶させておき、起動とともにプログラムを読み出し実行する方式を採用することができる。また、専用回路で演算回路を構成して、演算処理をハードウェア的に処理する方式を採用することもできる。ハードウェアとソフトウェアを併用する方式では、専用の演算回路で一部の処理を行い、残りの演算をプログラムを使って中央処理ユニット５２５が実行する方式を適用することができる。
【０２３４】
このようなＲＦＣＰＵ５１１は、ガラス基板上に接合されたそれぞれ結晶面方位が一定の半導体層によって集積回路が形成されているので、処理速度の高速化のみならず低消費電力化を図ることができる。それにより、電力を供給する容量部５２９を小型化しても長時間の動作を保証することができる。
【０２３５】
（実施の形態７）
本実施の形態では、本発明に係る半導体装置の実装構造の例を示す。
【０２３６】
本発明を用いた集積回路は、３次元に高度に半導体素子を集積化して形成することができる。このような高集積化された集積回路においては、集積回路の発熱に対し、効率よく放熱を行うヒートシンクを実装することが好ましい。
【０２３７】
本発明に係る半導体装置の一例として集積回路をプリント基板に実装する形態を図２２（Ａ）に示す。
【０２３８】
図２２（Ａ）において、プリント基板６０３上に実装される集積回路が絶縁性の筐体にパッケージされた集積回路パッケージ６０１ａ、６０１ｂ、６０１ｃはより放熱効果を向上させる放熱シート６０２ａ、６０２ｂ、６０２ｃを介してヒートシンク６００と接して設けられている。ヒートシンク６００は集積回路パッケージ６０１ａ、６０１ｂ、６０１ｃを覆うように設けられ、プリント基板６０３と導電性金属層６０４ａ、６０４ｂを介して導通され、集積回路パッケージ６０１ａ、６０１ｂ、６０１ｃから放射される電磁波を遮断している。図２２（Ａ）では、ヒートシンクにより集積回路の放熱と、さらに集積回路を覆うことによって電磁波を遮断し、電磁障害も防ぐことができる構造である。
【０２３９】
図２２（Ｂ）は集積回路に、直接放熱シート及びヒートシンクを実装する例である。図２２（Ｂ）において、集積回路６１１ａ、６１１ｂは放熱シート６１２ａ、６１２ｂを介してヒートシンク６１０と接して設けられており、ヒートシンク６１０と接着層６１４ａ、６１４ｂによって接着されている筐体６１３とによってパッケージされている。
【０２４０】
このように、ヒートシンクを実装することによって、効率のよい放熱、冷却を行うことによって、より信頼性及び性能の高い半導体装置とすることができる。
【０２４１】
本実施の形態は、上記他の実施の形態と適宜組み合わせて実施することが可能である。
【０２４２】
（実施の形態８）
本実施の形態では、上記実施の形態で示した半導体装置の使用形態の一例について説明する。具体的には、非接触でデータの入出力が可能である半導体装置の適用例に関して、図面を用いて以下に説明する。非接触でデータの入出力が可能である半導体装置は利用の形態によって、ＲＦＩＤタグ、ＩＤタグ、ＩＣタグ、ＩＣチップ、ＲＦタグ、無線タグ、電子タグまたは無線チップとも呼ばれる。
【０２４３】
本実施の形態で示す半導体装置の上面構造の一例について、図１２を参照して説明する。図１２に示す半導体装置２１８０は、メモリ部やロジック部を構成する複数のトランジスタ等の素子が設けられた薄膜集積回路２１３１と、アンテナとして機能する導電層２１３２を含んでいる。アンテナとして機能する導電層２１３２は、薄膜集積回路２１３１に電気的に接続されている。薄膜集積回路２１３１には、上記実施の形態１乃至３で示した本発明に係る電界効果トランジスタを適用することができる。本実施の形態では、ＣＭＯＳ構造を有する複数の半導体装置が集積回路２１３１に用いられている。
【０２４４】
ＣＭＯＳ構造を有する半導体装置の構造を図１３を用いて説明する。ＣＭＯＳ構造２１４０、２１４１、２１４２、２１４３に含まれるトランジスタは、いずれもサイドウォール構造であり、ゲート電極層２１５１の側壁に絶縁層２１５０を有している。また、半導体層において、チャネル形成領域２１５３と高濃度不純物領域であるソース領域及びドレイン領域（２１５４ａ、２１５４ｂ）との間に低濃度不純物領域２１５２を含んでいる。ＣＭＯＳ構造２１４０、２１４１は積層する下層の歪み電界効果トランジスタと上層の歪み電界効果トランジスタとによって形成されている。ＣＭＯＳ構造２１４２、２１４３は同じ絶縁層に接して並列して形成された歪み電界効果トランジスタによって形成され、ＣＭＯＳ構造２１４２及びＣＭＯＳ構造２１４３が積層する例である。ＣＭＯＳ構造２１４０及び２１４１に含まれる電界効果トランジスタは、電界効果トランジスタを覆って形成される絶縁膜（２１５５、２１５６）によって半導体層のチャネル形成領域へ歪みを与えられた移動度が高い歪み電界効果トランジスタである。同様に、ＣＭＯＳ構造２１４２及び２１４３は、電界効果トランジスタを覆って形成される絶縁膜（２１５７、２１５８）によって半導体層のチャネル形成領域へ歪みを与えられた移動度が高い歪み電界効果トランジスタを有している。
【０２４５】
このように、電界効果トランジスタのチャネルを流れるキャリアにとって最も移動度が高くなるように、半導体層のチャネル形成領域への歪み、結晶面方位、結晶軸を選択することにより、本発明の半導体装置は、支持基板上に、移動度が高い歪み電界効果トランジスタを形成したため動作の高速化を図ることができ、高集積化することによって回路面積が縮小し、配線容量が減少するため低消費電力化を図ることができる。
【０２４６】
また、図１３に示すように、本発明の半導体装置は、３次元的に半導体素子を積層し高集積化した構造を有するため、半導体素子は同一絶縁層に接して隣接して配置される他、上下方向に層間絶縁層を介して異なる絶縁層に接して積層することができる。従って、半導体装置における半導体素子の配置の自由度が広く、より高集積化、高性能化を達成することができる。半導体素子としては電界効果トランジスタはもちろん、半導体層を用いる記憶素子なども適用することができ、多用途に渡って要求される機能を満たす半導体装置作製し、提供することができる。
【０２４７】
アンテナとして機能する導電層２１３２は、図１３（Ａ）、（Ｂ）に示すように、メモリ部及びロジック部を構成する素子の上方に設ければよく、例えば、上記実施の形態で示した電界効果トランジスタと同様に作製することのできるＣＭＯＳ構造２１４０、２１４１の上方に、絶縁層２１３０を介してアンテナとして機能する導電層２１３２を設けることができる（図１３（Ａ）参照）。他にも、アンテナとして機能する導電層２１３２を基板２１３３に別に設けた後、当該基板２１３３及び薄膜集積回路２１３１を、導電層２１３２が間に位置するように貼り合わせて設けることができる（図１３（Ｂ）参照）。図１３（Ｂ）では、絶縁層２１３０上に設けられた導電層２１３６とアンテナとして機能する導電層２１３２とが、接着性を有する樹脂２１３５中に含まれる導電性粒子２１３４を介して電気的に接続されている例を示す。
【０２４８】
なお、本実施の形態では、アンテナとして機能する導電層２１３２をコイル状に設け、電磁誘導方式または電磁結合方式を適用する例を示すが、本発明の半導体装置はこれに限られずマイクロ波方式を適用することも可能である。マイクロ波方式の場合は、用いる電磁波の波長によりアンテナとして機能する導電層２１３２の形状を適宜決めればよい。
【０２４９】
例えば、半導体装置２１８０における信号の伝送方式として、マイクロ波方式（例えば、ＵＨＦ帯（８６０ＭＨｚ帯乃至９６０ＭＨｚ帯）、２．４５ＧＨｚ帯等）を適用する場合には、信号の伝送に用いる電磁波の波長を考慮してアンテナとして機能する導電層の長さ等の形状を適宜設定すればよい。例えば、アンテナとして機能する導電層を線状（例えば、ダイポールアンテナ）、平坦な形状（例えば、パッチアンテナまたはリボン型の形状）等に形成することができる。また、アンテナとして機能する導電層２１３２の形状は直線状に限られず、電磁波の波長を考慮して曲線状や蛇行形状またはこれらを組み合わせた形状で設けてもよい。
【０２５０】
アンテナとして機能する導電層２１３２は、ＣＶＤ法、スパッタ法、スクリーン印刷やグラビア印刷等の印刷法、液滴吐出法、ディスペンサ法、メッキ法等を用いて、導電性材料により形成する。導電性材料は、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銀（Ａｇ）、銅（Ｃｕ）、金（Ａｕ）、白金（Ｐｔ）ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）等の金属元素、又は当該金属元素を含む合金材料若しくは化合物材料で、単層構造又は積層構造で形成する。
【０２５１】
例えば、スクリーン印刷法を用いてアンテナとして機能する導電層２１３２を形成する場合には、粒径が数ｎｍから数十μｍの導電体粒子を有機樹脂に溶解または分散させた導電性のペーストを選択的に印刷することによって設けることができる。導電体粒子としては、銀（Ａｇ）、金（Ａｕ）、銅（Ｃｕ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）およびチタン（Ｔｉ）等のいずれか一つ以上の金属粒子やハロゲン化銀の微粒子、または分散性ナノ粒子を用いることができる。また、導電性ペーストに含まれる有機樹脂は、金属粒子のバインダー、溶媒、分散剤および被覆材として機能する有機樹脂から選ばれた一つまたは複数を用いることができる。代表的には、エポキシ樹脂、シリコン樹脂等の有機樹脂が挙げられる。また、導電層の形成の際は、導電性のペーストを押し出した後に焼成することが好ましい。例えば、導電性のペーストの材料として、銀を主成分とする微粒子（例えば粒径１ｎｍ以上１００ｎｍ以下の微粒子）を用いる場合、１５０℃乃至３００℃の温度範囲で焼成することにより硬化させて導電層を形成することができる。また、はんだや鉛フリーのはんだを主成分とする微粒子を用いてもよく、この場合は粒径２０μｍ以下の微粒子を用いることが好ましい。はんだや鉛フリーはんだは、低コストであるといった利点を有している。
【０２５２】
本発明を適用した半導体装置は高集積化が実現できる。よって、本実施の形態で示すような非接触でデータの入出力が可能で、且つ小型な半導体装置とした場合に有効である。
【０２５３】
（実施の形態９）
本実施の形態では、上述した本発明を用いて形成された非接触でデータの入出力が可能である半導体装置の適用例に関して図面を参照して以下に説明する。非接触でデータの入出力が可能である半導体装置は利用の形態によっては、ＲＦＩＤタグ、ＩＤタグ、ＩＣタグ、ＩＣチップ、ＲＦタグ、無線タグ、電子タグまたは無線チップともよばれる。
【０２５４】
半導体装置８００は、非接触でデータを交信する機能を有し、高周波回路８１０、電源回路８２０、リセット回路８３０、クロック発生回路８４０、データ復調回路８５０、データ変調回路８６０、他の回路の制御を行う制御回路８７０、記憶回路８８０およびアンテナ８９０を有している（図１４（Ａ）参照。）。高周波回路８１０はアンテナ８９０より信号を受信して、データ変調回路８６０より受信した信号をアンテナ８９０から出力する回路であり、電源回路８２０は受信信号から電源電位を生成する回路であり、リセット回路８３０はリセット信号を生成する回路であり、クロック発生回路８４０はアンテナ８９０から入力された受信信号を基に各種クロック信号を生成する回路であり、データ復調回路８５０は受信信号を復調して制御回路８７０に出力する回路であり、データ変調回路８６０は制御回路８７０から受信した信号を変調する回路である。また、制御回路８７０としては、例えばコード抽出回路９１０、コード判定回路９２０、ＣＲＣ判定回路９３０および出力ユニット回路９４０が設けられている。なお、コード抽出回路９１０は制御回路８７０に送られてきた命令に含まれる複数のコードをそれぞれ抽出する回路であり、コード判定回路９２０は抽出されたコードとリファレンスに相当するコードとを比較して命令の内容を判定する回路であり、ＣＲＣ判定回路９３０は判定されたコードに基づいて送信エラー等の有無を検出する回路である。
【０２５５】
次に、上述した半導体装置の動作の一例について説明する。まず、アンテナ８９０により無線信号が受信される。無線信号は高周波回路８１０を介して電源回路８２０に送られ、高電源電位（以下、ＶＤＤと記す）が生成される。ＶＤＤは半導体装置８００が有する各回路に供給される。また、高周波回路８１０を介してデータ復調回路８５０に送られた信号は復調される（以下、復調信号）。さらに、高周波回路８１０を介してリセット回路８３０およびクロック発生回路８４０を通った信号及び復調信号は制御回路８７０に送られる。制御回路８７０に送られた信号は、コード抽出回路９１０、コード判定回路９２０およびＣＲＣ判定回路９３０等によって解析される。そして、解析された信号にしたがって、記憶回路８８０内に記憶されている半導体装置の情報が出力される。出力された半導体装置の情報は出力ユニット回路９４０を通って符号化される。さらに、符号化された半導体装置８００の情報はデータ変調回路８６０を通って、アンテナ８９０により無線信号に載せて送信される。なお、半導体装置８００を構成する複数の回路においては、低電源電位（以下、ＶＳＳ）は共通であり、ＶＳＳはＧＮＤとすることができる。
【０２５６】
このように、通信装置から半導体装置８００に信号を送り、当該半導体装置８００から送られてきた信号を通信装置で受信することによって、半導体装置のデータを読み取ることが可能となる。
【０２５７】
また、半導体装置８００は、各回路への電源電圧の供給を電源（バッテリー）を搭載せず電磁波により行うタイプとしてもよいし、電源（バッテリー）を搭載して電磁波と電源（バッテリー）により各回路に電源電圧を供給するタイプとしてもよい。
【０２５８】
次に、非接触でデータの入出力が可能な半導体装置の使用形態の一例について説明する。表示部３２１０を含む携帯端末の側面には、通信装置３２００が設けられ、品物３２２０の側面には半導体装置３２３０が設けられる（図１４（Ｂ））。品物３２２０が含む半導体装置３２３０に通信装置３２００をかざすと、表示部３２１０に品物の原材料や原産地、生産工程ごとの検査結果や流通過程の履歴等、更に商品の説明等の商品に関する情報が表示される。また、商品３２６０をベルトコンベアにより搬送する際に、通信装置３２４０と、商品３２６０に設けられた半導体装置３２５０を用いて、該商品３２６０の検品を行うことができる（図１４（Ｃ））。このようなシステムに半導体装置を活用することで、情報の取得を簡単に行うことができ、高機能化と高付加価値化を実現する。また、本発明に係る半導体装置は低消費電力化及び高集積化を実現できるため、品物に設ける半導体装置を小型化することが可能である。
【０２５９】
以上の様に、本発明の半導体装置の適用範囲は極めて広く、広い分野の電子機器に用いることが可能である。
【０２６０】
（実施の形態１０）
本発明によりプロセッサ回路を有するチップ（以下、プロセッサチップ、無線チップ、無線プロセッサ、無線メモリ、無線タグともよぶ）として機能する半導体装置を形成することができる。本発明の半導体装置の用途は広範にわたり、非接触で対象物の履歴等の情報を明確にし、生産・管理等に役立てる商品であればどのようなものにも適用することができる。例えば、紙幣、硬貨、有価証券類、証書類、無記名債券類、包装用容器類、書籍類、記録媒体、身の回り品、乗物類、食品類、衣類、保健用品類、生活用品類、薬品類及び電子機器等に設けて使用することができる。これらの例に関して図１１を用いて説明する。
【０２６１】
紙幣、硬貨とは、市場に流通する金銭であり、特定の地域で貨幣と同じように通用するもの（金券）、記念コイン等を含む。有価証券類とは、小切手、証券、約束手形等を指し、プロセッサ回路を有するチップ１９０を設けることができる（図１１（Ａ）参照）。証書類とは、運転免許証、住民票等を指し、プロセッサ回路を有するチップ１９１を設けることができる（図１１（Ｂ）参照）。身の回り品とは、鞄、眼鏡等を指し、プロセッサ回路を有するチップ１９７を設けることができる（図１１（Ｃ）参照）。無記名債券類とは、切手、おこめ券、各種ギフト券等を指す。包装用容器類とは、お弁当等の包装紙、ペットボトル等を指し、プロセッサ回路を有するチップ１９３を設けることができる（図１１（Ｄ）参照）。書籍類とは、書物、本等を指し、プロセッサ回路を有するチップ１９４を設けることができる（図１１（Ｅ）参照）。記録媒体とは、ＤＶＤソフト、ビデオテープ等を指、プロセッサ回路を有するチップ１９５を設けることができる（図１１（Ｆ）参照）。乗物類とは、自転車等の車両、船舶等を指し、プロセッサ回路を有するチップ１９６を設けることができる（図１１（Ｇ）参照）。食品類とは、食料品、飲料等を指す。衣類とは、衣服、履物等を指す。保健用品類とは、医療器具、健康器具等を指す。生活用品類とは、家具、照明器具等を指す。薬品類とは、医薬品、農薬等を指す。電子機器とは、液晶表示装置、ＥＬ表示装置、テレビジョン装置（テレビ受像機、薄型テレビ受像機）、携帯電話等を指す。
【０２６２】
このような半導体装置の設け方としては、物品の表面に貼る、或いは物品に埋め込んで設ける。例えば、本の場合は紙に埋め込めばよく、有機樹脂からなるパッケージであれば有機樹脂に埋め込めばよい。
【０２６３】
このように、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、電子機器等に半導体装置を設けることにより、検品システムやレンタル店のシステムなどの効率化を図ることができる。また乗物類に半導体装置を設けることにより、偽造や盗難を防止することができる。また、動物等の生き物に埋め込むことによって、個々の生き物の識別を容易に行うことができる。例えば、家畜等の生き物にセンサーを備えた半導体装置を埋め込む又は取り付けることによって、生まれた年や性別または種類等はもちろん体温等の健康状態を容易に管理することが可能となる。
【０２６４】
なお、本実施の形態は、上記実施の形態１乃至９と適宜組み合わせて実施することが可能である。
【図面の簡単な説明】
【０２６５】
【図１】本発明の半導体装置を説明する図。
【図２】本発明の半導体装置の作製方法を説明する図。
【図３】本発明の半導体装置の作製方法を説明する図。
【図４】本発明の半導体装置の作製方法を説明する図。
【図５】本発明の半導体装置の作製方法を説明する図。
【図６】本発明の半導体装置の作製方法を説明する図。
【図７】本発明の半導体装置の作製方法を説明する図。
【図８】本発明の半導体装置の作製方法を説明する図。
【図９】本発明の半導体装置により得られるマイクロプロセッサの構成を示すブロック図。
【図１０】本発明の半導体装置により得られるＲＦＣＰＵの構成を示すブロック図。
【図１１】本発明の半導体装置の適用例を説明する図。
【図１２】本発明の半導体装置を説明する図。
【図１３】本発明の半導体装置を説明する図。
【図１４】本発明の半導体装置の適用例を説明する図。
【図１５】本発明の半導体装置の作製方法を説明する図。
【図１６】本発明の半導体装置の作製方法を説明する図。
【図１７】本発明の半導体装置の作製方法を説明する図。
【図１８】本発明に適用できる半導体装置の製造装置を説明する図。
【図１９】本発明に適用できる半導体装置の製造装置を説明する図。
【図２０】本発明に適用できる半導体装置の製造装置を説明する図。
【図２１】本発明の半導体装置を説明する図。
【図２２】本発明の半導体装置を説明する図。
【図２３】本発明の半導体装置を説明する図。
【図２４】本発明の半導体装置を説明する図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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