(57)【要約】本発明は、より小型の装置を実現できるパッケージ型の半導体装置及びその製造方法、並びに小型の積層型の半導体装置及びその製造方法を提供することを目的とする。半導体基板２上にデバイス素子１が形成され、当該デバイス素子１と電気的に接続されたパッド電極４が形成されている。半導体基板２の表面上に、接着層６を介して支持体７が貼り合わされている。支持体７には、その表面から裏面にかけて貫通する貫通孔１５が形成されている。貫通孔１５を介して他の装置との電気的な接続が可能になっている。また、支持体７の表面の一部領域に凹部１２を形成している。そのため、当該凹部１２のスペースを利用して、他の装置や部品の全部または一部を配置できる。また、積層型の半導体装置を形成する場合に、凹部１２の内部に上層の半導体装置５０の一部を嵌め合わせるようにして積層する。
2008018524.tif 000002
【特許請求の範囲】
【請求項１】
その表面上に電子デバイスが形成された半導体基板と、
裏面が前記半導体基板と対向し、前記半導体基板と接着層を介して貼り合わされた支持体と、
前記支持体の下方に形成され、前記電子デバイスと電気的に接続された電極とを備え、前記支持体の表面の一部領域に凹部が形成されていることを特徴とする半導体装置。
【請求項２】
前記支持体には、その表面から裏面にかけて貫通する貫通孔が形成され、
前記貫通孔を介して前記電極と、他の装置の電極との電気的な接続が可能であることを特徴とする請求の範囲第１項に記載の半導体装置。
【請求項３】
前記支持体の貫通孔内に、前記電極と電気的に接続された第１の導電端子を備え、前記第１の導電端子は、前記貫通孔を通して前記支持体の表面側から突出していることを特徴とする請求の範囲第１項または請求の範囲第２項に記載の半導体装置。
【請求項４】
前記半導体基板を被覆し、前記電極と重畳する領域に開口を有する保護層と、
前記保護層の開口を介して、前記電極と電気的に接続された第２の導電端子とを備えることを特徴とする請求の範囲第１項乃至請求の範囲第３項のいずれかに記載の半導体装置。
【請求項５】
前記支持体の凹部の底面上に、ＭＥＭＳ素子またはフィルター部材が配置されていることを特徴とする請求の範囲第１項乃至請求の範囲第４項のいずれかに記載の半導体装置。
【請求項６】
前記接着層は部分的に形成され、前記半導体基板と前記支持体との間にキャビティが形成されていることを特徴とする請求の範囲第１項乃至請求の範囲第５項のいずれかに記載の半導体装置。
【請求項７】
その表面上に電子デバイスが形成された半導体基板と、
裏面が前記半導体基板と対向し、前記半導体基板と接着層を介して貼り合わされた支持体と、
前記支持体の下方に形成され、前記電子デバイスと電気的に接続された電極と、前記支持体の表面から裏面にかけて貫通する複数の貫通孔とを備え、
前記複数の貫通孔は、その孔内に前記電極と電気的に接続された第１の導電端子を備える貫通孔と、
前記第１の導電端子を備えず、他の装置の一部または全部を収める収納用として用いられる貫通孔とから成ることを特徴とする半導体装置。
【請求項８】
前記半導体基板を被覆し、前記電極と重畳する領域に開口を有する保護層と、
前記保護層の開口を介して、前記電極と電気的に接続された第２の導電端子とを備えることを特徴とする請求の範囲第７項に記載の半導体装置。
【請求項９】
その表面上に電子デバイスを有する半導体基板と、
前記半導体基板の表面上に接着層を介して貼り合わされた支持体とを備える半導体装置が、上下に複数積層されて構成された積層型の半導体装置であって、
下層の半導体装置の支持体は、その表面の一部領域に凹部または貫通孔を有し、上層の半導体装置の全部または一部が、前記下層の半導体装置の支持体の凹部または貫通孔に収められていることを特徴とする積層型の半導体装置。
【請求項１０】
前記上層の半導体装置のうち前記支持体を除く部分が、前記下層の半導体装置の凹部または貫通孔に収められていることを特徴とする請求の範囲第９項に記載の積層型の半導体装置。
【請求項１１】
前記下層の半導体装置の支持体は、電極接続用の貫通孔を有し、前記下層の半導体装置と、前記上層の半導体装置との電気的な接続が、前記電極接続用の貫通孔内に形成された導電材料を介して行われることを特徴とする請求の範囲第９項または請求の範囲第１０項に記載の積層型の半導体装置。
【請求項１２】
前記下層の半導体装置は、
半導体基板を被覆し、電極と重畳する領域に開口を有する保護層と、
前記保護層の開口を介して、前記電極と電気的に接続された導電端子とを備えることを特徴とする請求の範囲第９項乃至請求の範囲第１１項のいずれかに記載の積層型の半導体装置。
【請求項１３】
表面上に電子デバイスと、前記電子デバイスと電気的に接続された電極とが形成された半導体基板を準備し、
前記半導体基板の表面上に接着層を介して支持体を貼り合わせる工程と、
前記支持体の表面の一部領域に凹部を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項１４】
前記支持体に、その表面から裏面にかけて貫通する貫通孔を形成し、前記電極の前記支持体側の面を露出させる工程と、
前記貫通孔内に、前記電極と電気的に接続された第１の導電端子を形成する工程とを有することを特徴とする請求の範囲第１３項に記載の半導体装置の製造方法。
【請求項１５】
前記半導体基板及び前記絶縁膜を除去して、前記電極の前記半導体基板側の面を露出させる工程と、
前記半導体基板を被覆するとともに、前記電極と重畳する領域に開口を有する保護層を形成する工程と、
前記支持体から前記半導体基板の方向に突出し、前記保護層の開口を介して前記電極と電気的に接続された第２の導電端子を形成する工程とを有することを特徴とする請求の範囲第１３項または請求の範囲第１４項に記載の半導体装置の製造方法。
【請求項１６】
その表面上に電子デバイスと、前記電子デバイスと電気的に接続された電極とが形成された半導体基板と、
前記半導体基板の表面上に接着層を介して貼り合わされた支持体とを備える半導体装置を、上下に複数積層する工程を含む積層型の半導体装置の製造方法であって、
下層となる半導体装置の支持体の表面の一部領域に凹部または貫通孔を形成する工程と、前記支持体の凹部または貫通孔に、上層の半導体装置の全部または一部を収めることで、上層及び下層の半導体装置を積層する工程とを有することを特徴とする積層型の半導体装置の製造方法。
【請求項１７】
前記下層となる半導体装置の支持体に、その表面から裏面にかけて貫通する電極接続用の貫通孔を形成する工程と、
前記電極接続用の貫通孔内に導電材料を形成する工程とを有し、
前記電極接続用の貫通孔内に形成された導電材料を介して、前記上層及び下層の半導体装置を電気的に接続する工程とを有することを特徴とする請求の範囲第１６項に記載の積層型の半導体装置の製造方法。
【請求項１８】
前記半導体基板及び前記支持体の一部を被覆するとともに、前記電極と重畳する領域に開口を有する保護層を形成する工程を有することを特徴とする請求の範囲第１６項または請求の範囲第１７項に記載の積層型の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、パッケージ型の半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
近年、新たなパッケージ技術として、ＣＳＰ（Ｃｈｉｐ  Ｓｉｚｅ  Ｐａｃｋａｇｅ）が注目されている。
ＣＳＰとは、半導体チップの外形寸法と略同サイズの外形寸法を有する小型パッケージをいう。
従来より、ＣＳＰの一種として、ＢＧＡ（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ）型の半導体装置が知られている。このＢＧＡ型の半導体装置は、半導体基板上に設けられたパッド電極と電気的に接続されたボール状の導電端子が複数設けられている。
そして、このＢＧＡ型の半導体装置を電子機器に組み込む際には、各導電端子をプリント基板上の配線パターンに実装することで、半導体チップとプリント基板上に搭載される外部回路とを電気的に接続している。
このようなＢＧＡ型の半導体装置は、側部に突出したリードピンを有するＳＯＰ（Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ  Ｐａｃｋａｇｅ）やＱＦＰ（Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋａｇｅ）等の他のＣＳＰ型の半導体装置に比べて、多数の導電端子を設けることが出来、しかも小型化できるという長所を有するため、幅広く用いられている。
第１６図は、従来のＢＧＡ型の半導体装置１１０の概略構成を示す断面図である。シリコン（Ｓｉ）等から成る半導体基板１００の表面には、ＣＣＤ（Ｃｈａｒｇｅ  Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅ）型イメージセンサやＣＭＯＳ型イメージセンサ等のデバイス素子１０１が形成され、さらに、パッド電極１０２が第１の絶縁膜１０３を介して形成されている。また、半導体基板１００の表面には、例えばガラス基板１０４がエポキシ樹脂等から成る接着層１０５を介して接着されている。また、半導体基板１００の側面及び裏面には、シリコン酸化膜もしくはシリコン窒化膜等から成る第２の絶縁膜１０６が形成されている。
第２の絶縁膜１０６上には、パッド電極１０２と電気的に接続された配線層１０７が形成されている。配線層１０７は、半導体基板１００の側面及び裏面に形成されている。また、第２の絶縁膜１０６及び配線層１０７を被覆して、ソルダーレジスト等から成る保護層１０８が形成されている。配線層１０７上の保護層１０８の所定領域には開口部が形成され、この開口部を通して配線層１０７と電気的に接続されたボール状の導電端子１０９が形成されている。
上述した技術は、例えば日本特許公開公報２００５−０７２５５４号に記載されている。
【発明の開示】
【０００３】
上述したようなパッケージ型の半導体装置が組み込まれる装置全体として、薄型化・小型化が要求されている。
また、完成した半導体装置の積層構造を実現する際には、積層時の高さをできるだけ低くし、装置全体の小型化を図ることが要求されている。しかしながら、従来の半導体装置を複数積層して積層型の半導体装置を形成した場合、装置全体が大きくなってしまうという問題があった。
そこで本発明は、より小型の装置を実現できるパッケージ型の半導体装置及びその製造方法、並びに小型の積層型の半導体装置及びその製造方法を提供することを目的とする。
本発明は上記課題に鑑みてなされたものであり、その主な特徴は以下のとおりである。すなわち、本発明の半導体装置は、その表面上に電子デバイスが形成された半導体基板と、裏面が前記半導体基板と対向し、前記半導体基板と接着層を介して貼り合わされた支持体と、前記支持体の下方に形成され、前記電子デバイスと電気的に接続された電極とを備え、前記支持体の表面の一部領域に凹部が形成されていることを特徴とする。
また、本発明の半導体装置は、前記支持体に、その表面から裏面にかけて貫通する貫通孔が形成され、前記貫通孔を介して前記電極と、他の装置の電極との電気的な接続が可能であることを特徴とする。
また、本発明の半導体装置は、その表面上に電子デバイスが形成された半導体基板と、裏面が前記半導体基板と対向し、前記半導体基板と接着層を介して貼り合わされた支持体と、前記支持体の下方に形成され、前記電子デバイスと電気的に接続された電極と、前記支持体の表面から裏面にかけて貫通する複数の貫通孔とを備え、前記複数の貫通孔は、その孔内に前記電極と電気的に接続された第１の導電端子を備える貫通孔と、前記第１の導電端子を備えず、他の装置の一部または全部を収める収納用として用いられる貫通孔とから成ることを特徴とする。
また、本発明の半導体装置は、その表面上に電子デバイスを有する半導体基板と、前記半導体基板の表面上に接着層を介して貼り合わされた支持体とを備える半導体装置が、上下に複数積層されて構成された積層型の半導体装置であって、下層の半導体装置の支持体は、その表面の一部領域に凹部または貫通孔を有し、上層の半導体装置の全部または一部が、前記下層の半導体装置の支持体の凹部または貫通孔に収められていることを特徴とする。
また、本発明の半導体装置は、前記下層の半導体装置の支持体が、電極接続用の貫通孔を有し、前記下層の半導体装置と、前記上層の半導体装置との電気的な接続が、前記電極接続用の貫通孔内に形成された導電材料を介して行われることを特徴とする。
また、本発明の半導体装置の製造方法は、表面上に電子デバイスと、前記電子デバイスと電気的に接続された電極とが形成された半導体基板を準備し、前記半導体基板の表面上に接着層を介して支持体を貼り合わせる工程と、前記支持体の表面の一部領域に凹部を形成する工程とを有することを特徴とする。
また、本発明の半導体装置の製造方法は、前記支持体に、その表面から裏面にかけて貫通する貫通孔を形成し、前記電極の前記支持体側の面を露出させる工程と、前記貫通孔内に、前記電極と電気的に接続された第１の導電端子を形成する工程とを有することを特徴とする。
また、本発明の半導体装置の製造方法は、その表面上に電子デバイスと、前記電子デバイスと電気的に接続された電極とが形成された半導体基板と、前記半導体基板の表面上に接着層を介して貼り合わされた支持体とを備える半導体装置を、上下に複数積層する工程を含む積層型の半導体装置の製造方法であって、下層となる半導体装置の支持体の表面の一部領域に凹部または貫通孔を形成する工程と、前記支持体の凹部または貫通孔に、上層の半導体装置の全部または一部を収めることで、上層及び下層の半導体装置を積層する工程とを有することを特徴とする。
本発明では、半導体基板と貼り合わされた支持体の表面に凹部または貫通孔が形成されている。そのため、当該凹部または貫通孔の空間を利用して他の装置や部品の全部または一部を配置することができ、装置全体としての薄型化・小型化を実現することができる。
また、このような支持体に凹部または貫通孔が形成された半導体装置を用い、下層の半導体装置の支持体の凹部に上層の半導体装置の全部または一部を収めて積層することで、従来に比して小型の積層型の半導体装置を得る事ができる。
【図面の簡単な説明】
【０００４】
第１図は本発明の第１の実施形態に係る半導体装置及びその製造方法を説明する断面図であり、第２図は本発明の第１の実施形態に係る半導体装置及びその製造方法を説明する断面図であり、第３図は本発明の第１の実施形態に係る半導体装置及びその製造方法を説明する平面図であり、第４図は本発明の第１の実施形態に係る半導体装置及びその製造方法を説明する断面図であり、第５図は本発明の第１の実施形態に係る半導体装置及びその製造方法を説明する断面図であり、第６図は本発明の第１の実施形態に係る半導体装置及びその製造方法を説明する断面図であり、第７図は本発明の第１の実施形態に係る半導体装置及びその製造方法を説明する断面図であり、第８図は本発明の第１の実施形態に係る半導体装置の実装状態を説明する断面図であり、第９図は本発明の第１の実施形態に係る半導体装置とその製造方法、及び実装状態を説明する断面図であり、第１０図は本発明の第１の実施形態に係る積層型の半導体装置及びその製造方法を説明する断面図であり、第１１図は本発明の第２の実施形態に係る半導体装置及びその製造方法を説明する断面図であり、第１２図は本発明の第２の実施形態に係る積層型の半導体装置を説明する断面図であり、第１３図は本発明の半導体装置の変更例を説明する断面図であり、第１４図は本発明の半導体装置の変更例を説明する断面図であり、第１５図は本発明の半導体装置の変更例を説明する断面図であり、第１６図は従来の半導体装置を説明する断面図である。
【発明を実施するための最良の形態】
【０００５】
次に、本発明の第１の実施形態について図面を参照しながら説明する。第１図乃至第７図はそれぞれ製造工程順に示した断面図あるいは平面図である。
まず、第１図に示すように、その表面にデバイス素子１（例えば、ＣＣＤや赤外線センサー等の受光素子や発光素子またはその他の半導体素子）が形成されたシリコン（Ｓｉ）等から成る半導体基板２を準備する。半導体基板２は、例えば３００μｍ〜７００μｍ程度の厚さになっている。そして、半導体基板２の表面に第１の絶縁膜３（例えば、熱酸化法やＣＶＤ法等によって形成されたシリコン酸化膜）を例えば２μｍの膜厚に形成する。
次に、スパッタリング法やメッキ法、その他の成膜方法によりアルミニウム（Ａｌ）やアルミニウム合金や銅（Ｃｕ）等の金属層を形成し、その後不図示のレジスト層をマスクとして当該金属層をエッチングし、第１の絶縁膜３上にパッド電極４を例えば１μｍの膜厚に形成する。パッド電極４は、デバイス素子１やその周辺素子と不図示の配線を介して電気的に接続された外部接続用の電極である。なお、第１図ではデバイス素子１の両側にパッド電極４が配置されているが、その位置に限定はなく、デバイス素子１上に配置することもできる。
次に、半導体基板２の表面にパッド電極４の一部上あるいは全部を被覆するパッシベーション膜５（例えば、ＣＶＤ法により形成されたシリコン窒化膜）を形成する。第１図では、パッド電極４の一部上を被覆するようにしてパッシベーション膜５が形成されている。
次に、パッド電極４を含む半導体基板２の表面上に、エポキシ樹脂，ポリイミド（例えば感光性ポリイミド），レジスト，アクリル等の接着層６を介して支持体７を貼り合せる。支持体７の面のうち、半導体基板２と対向する主面を裏面、逆側の主面を表面とする。支持体７は、例えばフィルム状の保護テープでもよいし、ガラスや石英，セラミック，金属等の剛性の基板であってもよいし、樹脂から成るものでもよい。また、支持体７は剛性の基板であることが、薄型化される半導体基板２を強固に支え、人手によらない搬送の自動化を図る上で好ましい。支持体７は、半導体基板２を支持すると共にその素子表面を保護する機能を有するものである。なお、デバイス素子１が受光素子や発光素子である場合には、支持体７は透明もしくは半透明の材料から成り、光を透過させる性状を有するものである。
次に、半導体基板２の裏面に対して裏面研削装置（グラインダー）を用いてバックグラインドを行い、半導体基板２の厚さを所定の厚さ（例えば５０μｍ程度）に薄くする。なお、当該研削工程はエッチング処理でもよいし、グラインダーとエッチング処理の併用でもよい。なお、最終製品の用途や仕様，準備した半導体基板２の当初の厚みによっては、当該研削工程を行う必要がない場合もある。
次に、第２図に示すように、半導体基板２のうちパッド電極４に対応する所定の領域のみを、半導体基板２の裏面側から選択的にエッチングし、第１の絶縁膜３を一部露出させる。以下、この露出部分を開口部８とする。
当該半導体基板２の選択的なエッチングについて、第３図の（ａ），（ｂ）を参照して説明する。第３図の（ａ），（ｂ）は、下方（半導体基板２側）から見た概略平面図であり、第２図は第３図の（ａ），（ｂ）のＸ−Ｘ線に沿った断面図に対応するものである。
第３図の（ａ）に示すように、半導体基板２を支持体７の幅よりも狭い、略長方形の形状にエッチングすることもできる。また、第３図の（ｂ）に示すように、パッド電極４が形成された領域のみをエッチングすることで、半導体基板２の外周が凹凸状になるように構成することもできる。後者の方が、半導体基板２と支持体７の重畳する面積が大きく、支持体７の外周近くまで半導体基板２が残る。そのため、半導体基板２に対する支持体７の支持強度が向上する観点からは、後者の構成が好ましい。また、後者の構成によれば、半導体基板２と支持体７の熱膨張率の差異による支持体７の反りが防止できるため、半導体装置のクラックや剥離が防止できる。なお、第３図の（ａ），（ｂ）で示した平面形状とは別の形状に半導体基板２をデザインすることも可能である。
また、本実施形態では半導体基板２の横幅が表面側に行くほど広がるように、半導体基板２の側壁が斜めにエッチングされているが、半導体基板２の幅が一定であり、その側壁が支持体７の主面に対して垂直となるようにエッチングすることもできる。
次に、第４図に示すように、半導体基板２をマスクとして第１の絶縁膜３を選択的にエッチングする。このエッチングにより、半導体基板２の端部から所定のダイシングラインに至る領域の第１の絶縁膜３が除去され、開口部８の底部においてパッド電極４の一方の面（半導体基板２側の面）が露出される。なお、当該エッチングはレジスト層を形成し、当該レジスト層をマスクとして用いることもできる。
次に、第５図に示すように、露出されたパッド電極４上に金属層９を形成する。金属層９は、例えばニッケル（Ｎｉ）層と金（Ａｕ）層を順に積層した層であり、レジスト層をマスクとしてこれらの金属を順次スパッタリングし、その後レジスト層を除去するというリフトオフ法や、メッキ法によって形成することができる。
なお、金属層９の材質は適宜変更することができる。つまり、ニッケル層と金層以外に、チタン（Ｔｉ）層，タングステン（Ｗ）層，銅（Ｃｕ）層，スズ（Ｓｎ）層等で構成されていてもよい。金属層９は、パッド電極４と後述する導電端子２５や他の装置の電極との電気的な接続を介在し、パッド電極４を保護する機能を有するのであればその材質は特に限定されず、それらの単層あるいは積層であってもよい。積層構造の例としては、ニッケル層／金層，チタン層／ニッケル層／銅層，チタン層／ニッケルバナジウム層／銅層等である。
次に、ダイシングブレードやエッチングによって、半導体基板２側から支持体７を一部除去することで、ダイシングラインＤＬに沿ってＶ字型溝１０（切り欠き溝）を形成する。なお、Ｖ字型溝１０を形成しない場合もある。
次に、パッド電極４及び金属層９に対応する位置に開口部を有する保護層１１を、例えば１０μｍの厚みで形成する。当該開口部は、パッド電極４の主面のうち半導体基板２側の面上に形成される。
保護層１１の形成は例えば以下のように行う。まず、塗布・コーティング法によりポリイミド系樹脂、ソルダーレジスト等の有機系材料を全面に塗布し、熱処理（プリベーク）を施す。次に、塗布された有機系材料を露光・現像して金属層９の表面を露出させる開口部を形成し、その後これに熱処理（ポストベーク）を施すことで、パッド電極４及び金属層９に対応する位置に開口部を有する保護層１１を得る。なお、Ｖ字型溝１０を形成した場合には、支持体７の一部（側面）も保護層１１で被覆される。そのため、腐食物質の浸入が低減される。
次に、第６図に示すように、支持体７の表面の一部領域に、その底部が略水平である凹部１２を形成する。具体的には例えば、凹部１２の形成領域に開口を有したレジスト層（不図示）を支持体７上に形成し、当該レジスト層をマスクとして支持体７の表面を厚さ方向にドライエッチングすることで形成される。また、レーザー照射やウェットエッチング、あるいはマイクロブラスト法によって支持体７の表面を除去することで形成することもできる。マイクロブラストとは、アルミナやシリカ等の微細な粒子を対象物に噴射することで、当該対象物を加工する方法である。なお、当該凹部１２は支持体７を貫通するものではなく、支持体７の厚さ方向の途中にその底部を有する。
なお、凹部１２の深さや幅，平面形状は任意であるが、上記保護層１１を含めた半導体基板２が全てその内部に収まるように凹部１２を形成することが、最小サイズの積層型の半導体装置を得る上で好ましい。この点については後に説明する。
また、後述するように当該凹部１２の空間を利用し、その底面上に電子装置（例えば、ＭＥＭＳ素子）や部品（例えばフィルター部材やレンズ）を配置することもできるため、その場合には、配置される物に応じて凹部１２の深さや幅等を調節する。
次に、支持体７の表面のうち、凹部１２が形成されていない領域であって、パッド電極４に対応する位置に、当該支持体７を貫通し、パッド電極４を支持体７側から露出させる貫通孔１５を形成する。具体的には例えば、貫通孔１５の形成領域に開口を有するレジスト層（不図示）を支持体７上に形成する。次に、当該レジスト層をマスクとして支持体７の選択的なエッチングを行い、接着層６を露出させ、続いて接着層６をエッチングすることで貫通孔１５が形成される。なお、フッ酸（ＨＦ）をエッチング溶液としたディップエッチングで形成することもできる。なお、ドライエッチングやレーザー照射、あるいはマイクロブラスト法等で貫通孔１５を形成してもよい。
当該貫通孔１５は、上面方向から見た場合、例えば一辺が１００μｍ程度の略正方形である。本実施形態では、貫通孔１５がダイシングラインＤＬから所定の距離だけ内側に入った領域に形成されている。そのため、ダイシング後に貫通孔１５は支持体７で外周が囲まれることになる。なお、ダイシングラインＤＬに隣接させ、ダイシング後は支持体７の外側に露出するように貫通孔１５を形成することもできる。
次に、当該貫通孔１５の底部で露出したパッド電極４上（パッド電極４の支持体７側の面上）に金属層１６を形成する。金属層１６は既述した金属層９と同様の構成を有し、例えばニッケル（Ｎｉ）層と金（Ａｕ）層を順に積層したものである。これにより、パッド電極４の両主面に金属層９，１６が形成される。
次に、第７図に示すように、貫通孔１５内の金属層１６上に導電材料（例えばハンダ）をスクリーン印刷し、この導電材料を熱処理でリフローさせることで導電端子１７を形成する。導電端子１７は、パッド電極４の位置に対応し、支持体７の外周に沿って形成されている。また、導電端子１７は支持体７の高さよりも若干高く形成されており、支持体７の表面側から垂直方向に突出した電極である。このように、導電端子１７を支持体７の表面側から突出させておくことで、完成後の実装が容易になる。なお、パッド電極４がデバイス素子１上に形成されている場合には、半導体基板２と重畳する領域に貫通孔１５及び導電端子１７が形成されてもよい。
また、導電端子１７の形成方法は上記に限定されることはなく、金属層１６をメッキ電極として用いた電解メッキ法や、ディスペンサを用いてハンダ等を塗布するいわゆるディスペンス法（塗布法）等で形成することもできる。また、導電端子１７は、金や銅，ニッケルを材料としたものでもよく、その材料は特に限定されない。
次に、ダイシングラインＤＬに沿って切断し、個々の半導体装置５０に分割する。なお、個々の半導体装置５０に分割する方法としては、ダイシング法，エッチング法，レーザーカット法等がある。
完成した半導体装置５０は、外部電極がパターン形成された他の装置に実装される。例えば第８図に示すように、プリント基板のような回路基板２０の外部電極２１に導電端子１７が直接接続される。また、図示はしないが導電端子１７と他の装置の電極とは、ボンディングワイヤや配線等の導電性物質を介して間接的に接続される場合もある。また、他の装置に突出状の電極が形成されている場合には、導電端子１７を設けずに他の装置の電極を貫通孔１５に埋め込むようにして接続される場合もある。また、金属層９と他の装置の電極とを接続することもできる。
本構成では、支持体７の表面に凹部１２が形成されているため、凹部１２の底面上に自由な空間２２がある。そのため、当該凹部１２の空間２２を利用して、半導体装置５０が実装された装置全体の薄型化・小型化を図ることができる。例えば、デバイス素子１が受光素子である場合には、凹部１２の底部上にフィルター部材（例えばカラーフィルター、特定の波長のみを透過するフィルター等）やレンズを配置することで、装置全体の小型化を図ることができる。
また、ＭＥＭＳ（Ｍｉｃｒｏ  Ｅｌｅｃｔｒｏ  Ｍｅｃｈａｎｉｃａｌ  Ｓｙｓｔｅｍｓ）素子などの電子装置を、凹部１２の底部上に配置することも可能である。なお、ＭＥＭＳとは機械要素部品、センサー、アクチュエーター、電子回路を半導体基板上に集積化したデバイスのことである。
なお、第８図では接着層６が部分的に形成され、支持体７と半導体基板２との間にキャビティ２３が形成されている。例えば半導体基板２上に接着層６の材料を環状に塗布することで、当該キャビティ２３は形成される。
また、第９図に示すように、保護層１１の開口で露出する金属層９に対して導電端子２５を形成する場合もある。当該導電端子２５は、既述した導電端子１７と同様の構成を有し、例えばハンダや金から成る。また、導電端子２５は、導電端子１７と同様にスクリーン印刷法やメッキ法やディスペンサ法を用いて形成することができる。第９図に示すように、導電端子２５が形成された半導体装置を５１とする。
半導体装置５１は、外部電極がパターン形成された回路基板に、導電端子２５を介して実装することもできる。例えば第９図に示すように、プリント基板のような回路基板２６の外部電極２７に導電端子２５が直接接続される。また、図示しないが、導電端子２５と外部の電極とが、ボンディングワイヤや配線等の導電性物質を介して間接的に接続される場合もある。
半導体装置５０及び５１では、従来の半導体装置（第１６図）で示したような半導体基板の側面及び裏面に延在した配線層１０７及び第２の絶縁膜１０６が形成されていない。これは、そのような配線層及び絶縁膜を形成する構成に比して、製造工程が簡素化されて生産性が向上するとともに、製造コストを低く抑える観点から好ましいからである。
また、導電端子２５を形成する場合には、第９図の半導体装置５１で示したように、導電端子２５を、半導体基板２の側壁の外側に隣接して形成することが好ましい。従来の半導体装置（第１６図）のように半導体基板の裏面上に導電端子を形成する場合に比して、半導体装置の薄型化・小型化を実現することができるからである。
次に、完成した半導体装置を垂直方向に複数個積層した、積層型の半導体装置について図面を参照しながら説明する。なお、既に示されたものと同一の構成要素は同一符号を用いてその説明を省略するか簡略する。
第１０図では、一個の半導体装置５１，二個の半導体装置５０，一個の半導体装置５２がこの順に積層された積層型の半導体装置６０の断面図を示している。なお、半導体装置５２は、支持体７に凹部１２，貫通孔１５，及び導電端子１７が形成されていないこと以外は半導体装置５０と同様の構成を有しているものとする。
積層型の半導体装置６０は、各半導体装置５０，５１，５２が完成した後、以下のプロセスで製造される。なお、最小サイズの積層型の半導体装置を得るため、凹部１２は、上層の半導体装置のうち保護層１１を含めた半導体基板２の部分が、実質的に全てその内部に収まるようにその幅や深さが調節されている。
まず、完成した各半導体装置（５０，５１，５２）を、それぞれの導電端子１７と金属層９とが整合するように重ね合わせる。重ね合わせる際には、上層となる半導体装置の一部をその下層の半導体装置の凹部１２のスペースに嵌め合わすようにして固定する。そして、例えば熱圧着法で導電端子１７と金属層９とを接続することで積層構造が完成する。積層型の半導体装置６０は、例えば一番下層の半導体装置５１の導電端子２５が、回路基板６１の外部電極６２と直接接続される。
このように本実施形態に係る積層型の半導体装置では、支持体７に設けた貫通孔１５を介して上下の半導体装置が電気的に接続されている。さらに、支持体７に凹部１２が形成され、上層の半導体装置の一部が凹部１２内に収められている。そのため、積層構造の高さを最小限にすることができる。
特に、積層の段数が多いほど薄型化の効果が大きい。例えば、支持体７の厚みが１００μｍであって、半導体基板２の厚みが５０μｍであるとした場合、従来構造（第１６図）で４段の積層をすると、全体の厚みは最低でも約６００（１００×４＋５０×４）μｍとなる。これに対して、本実施形態の構造で４段の積層をすると、全体の厚みは約４５０（１００×４＋５０×１）μｍとなる。
また、半導体装置５０，５１，５２の完成と同時に積層が可能な状態となるため作業性、効率がよい。
また、本実施形態では、従来例のように半導体基板２の側面及び裏面に対する配線層１０７及び第２の絶縁膜１０６を形成する工程が不要であるため、生産性が向上するとともに製造コストを低く抑えることができる。また、半導体基板２の表面が支持体７によって保護されるため、表面に形成されたデバイス素子１やその周辺素子の劣化を防止し、半導体装置の信頼性を高くすることができる。
次に、本発明の第２の実施形態について図面を参照しながら説明する。なお、既に説明した構成と同様の構成については同一記号を付しており、その説明については省略する。第１１図は、本発明の第２の実施形態に係る半導体装置６５を示す断面図である。
第１の実施形態では、支持体７の表面の一部領域に凹部１２が形成されていた。これに対して第２の実施形態では、支持体７の一部領域に表面から裏面にかけて貫通する貫通孔６６が形成されていることが特徴である。この貫通孔６６は、他の装置と電気的介在の役割を有する貫通孔１５とは異なり、他の装置の一部または全部を収めるための空間を提供する貫通孔である。
この収納用の貫通孔６６は、例えば第１の実施形態の凹部１２形成の工程と同様の工程で形成する。また、貫通孔１５と同時に形成してもよい。具体的には例えば、貫通孔６６の形成領域に開口を有したレジスト層を支持体７上に形成し、当該レジスト層をマスクとして支持体７の表面を厚さ方向にドライエッチングすることで形成される。また、レーザー照射やウェットエッチングやマイクロブラスト法によって支持体７の表面を除去することで形成することもできる。貫通孔６６を形成することによって、接着層６の一部領域は外部に露出される。
なお、図示はしないが、貫通孔６６を形成後に、接着層６の露出した部分のみを除去してもよい。あるいは、接着層６の形成工程の際に、貫通孔６６の形成予定領域には接着層６が形成されないようにしてもよい。デバイス素子１上に接着層６が形成されないようにすることで、半導体装置の動作品質が向上する場合がある。例えば、受光素子や発光素子が形成されている場合には、余計な物質が介在しないため、その動作品質が向上する。
このように、支持体７に貫通孔６６を形成することで、第１２図に示すような積層構造を形成することができる。第１２図では、一個の半導体装置６７，二個の半導体装置６５，一個の半導体装置６８がこの順に積層された積層型の半導体装置６９の断面図を示している。なお、半導体装置６７は、導電端子２５を形成したこと以外は半導体装置６５と同一の構成である。半導体装置６８は、支持体７に貫通孔６６，貫通孔１５，及び導電端子１７が形成されていないこと以外は半導体装置６５と同様の構成を有しているものとする。
このように貫通孔６６の空間を利用して、半導体装置が実装あるいは積層された装置全体の薄型化・小型化を図ることができる。
なお、本発明は上記実施形態に限定されることはなくその要旨を逸脱しない範囲で変更が可能であることは言うまでも無い。
例えば、貫通孔１５，金属層１６及び導電端子１７は支持体７のうちパッド電極４に対応する位置に形成されていたが、必ずしも当該位置に形成される必要はなく、半導体装置の上方の他の装置の電極との接続を介在できるのであれば、任意の位置に形成することができる。
また、凹部１２あるいは貫通孔６６を任意の形状に加工できる。また、複数個形成してもよい。従って、チップの機能やサイズの異なる半導体装置と積層させることも可能である。また、上層の装置が凹部１２あるいは貫通孔６６内に隙間なく完全に密着している必要はなく、上層の装置との間にスペースがあってもよい。また、サイズの異なる半導体装置と積層する場合には、上層の半導体装置の全部が凹部１２あるいは貫通孔６６内に収まるようにして積層することもできる。
また、以上の説明では、半導体基板２の端部とパッド電極４の端部が離間しているが、半導体基板２の表面の一部上にパッド電極４の端部が配置されるように半導体基板２をエッチングすることもできる。
また、第１３図に示すように、支持体７のうち半導体基板２と対向する面、すなわち凹部１２が形成された面と逆の面に対してエッチングやレーザービーム照射やマイクロブラスト等を行い、凹部７０を形成することもできる。ただし、この場合凹部７０と凹部１２と連通するなどして支持体７が破壊されないように注意する必要がある。半導体基板２と対向する面にも凹部７０を形成することで、当該凹部７０が形成された領域での半導体基板２と支持体７との間を拡げることができる。なお、第１３図では接着層６が一様ではなく部分的に形成され、支持体７と半導体基板２との間にキャビティ７１が形成されている。そして、キャビティ７１を利用して、半導体基板２上に絶縁膜３を介してＭＥＭＳ素子７２等の素子を形成することもできる。なお、この場合、ＭＥＭＳ素子７２を配線を介してパッド電極４と電気的に接続することもできる。
また、半導体基板２の表面側をエッチングやレーザービーム照射等することで、第１４図に示すような凹部７３を形成し、当該凹部７３の底面上にＭＥＭＳ素子を含め様々な素子を形成することもできる。かかる構成によれば、半導体基板２と支持体７との間が凹部７３の段差の分拡がるため、半導体基板２に凹部７３を形成させない構成に比して厚みのある素子を半導体基板２上に形成することができる。また、凹部７３の段差の深さの調節と、接着層６の厚みや、支持体７の裏面の凹部７０の調節とを組み合わせることで、支持体７と半導体基板２との間のスペースを自由に調節することも可能である。
なお、第１３図及び第１４図は金属層９を形成しておらず、保護層１１がパッド電極４を被覆している構成を示している。
また、半導体基板２のエッチングパターン及びダイシングラインの位置を変更することで、第１５図に示すように開口部８０を設けてもよい。開口部８０は、その周囲が半導体基板２で囲まれている。そして、当該開口部８０内に導電端子２５が形成されている。当該変更例の半導体装置８５の導電端子２５は、半導体装置８５の裏面側からは露出しているが、側面側からは露出していない。そのため、腐食物資の浸入や機械的ダメージ等が低減し、半導体装置の信頼性を向上させることができる。なお、図示はしないが、開口部８０を有する第１５図の構成で、支持体７に貫通孔１５や、貫通孔６６を設けることも当然可能である。また、当該半導体装置８５を用いて第１０図及び第１２図に示したような積層型の半導体装置を形成することも可能である。
また、以上の説明では、ＢＧＡ（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ）型の半導体装置について説明したが、本発明はボール状の導電端子を有さないＬＧＡ（Ｌａｎｄ  Ｇｒｉｄ  Ａｒｒａｙ）型やその他のＣＳＰ型，フリップチップ型の半導体装置に適用することもできる。
【図１】
2008018524.tif 000003
【図２】
2008018524.tif 000004
【図３】
2008018524.tif 000005
【図４】
2008018524.tif 000006
【図５】
2008018524.tif 000007
【図６】
2008018524.tif 000008
【図７】
2008018524.tif 000009
【図８】
2008018524.tif 000010
【図９】
2008018524.tif 000011
【図１０】
2008018524.tif 000012
【図１１】
2008018524.tif 000013
【図１２】
2008018524.tif 000014
【図１３】
2008018524.tif 000015
【図１４】
2008018524.tif 000016
【図１５】
2008018524.tif 000017
【図１６】
2008018524.tif 000018
【国際調査報告】
2008018524.tif 000019
2008018524.tif 000020
2008018524.tif 000021