(57)【特許請求の範囲】
【請求項１】
基板と、
前記基板上に配置された第１電極と、
前記第１電極に対向して配置された第２電極と、
前記第１電極及び前記第２電極間に配置されたメモリ構造体と、を備え、
前記メモリ構造体は、互いに異なる結晶化温度を有する複数の可変抵抗パターンを含み、
前記複数の可変抵抗パターンは、前記第１電極及び前記第２電極間に並列に接続され、かつ前記基板の上部面から互いに異なる高さに配置され、
前記メモリ構造体の抵抗レベルの分布密度は、抵抗レベルの最大値より抵抗レベルの最小値近辺でより高く、
最大値の抵抗レベルを除いた前記メモリ構造体の他のすべての抵抗レベルは、所定の中間抵抗レベルより小さく、前記中間抵抗レベルは、（Ｒmax−Ｒmin）／３０〜Ｒmax間の一つの値であることを特徴とする多重レベルメモリ装置。（Ｒmaxは、メモリ構造体の抵抗レベルの最大値、Ｒminは、メモリ構造体の抵抗レベルの最小値である。）
【請求項２】
最大値の抵抗レベルを除いた前記メモリ構造体の他のすべての抵抗レベルは、抵抗レベルの最大値との差より抵抗レベルの最小値との差がより小さいことを特徴とする請求項１に記載の多重レベルメモリ装置。
【請求項３】
複数の可変抵抗パターンはそれぞれ、結晶質状態で低い抵抗レベル状態となり、非結晶質状態で高い抵抗レベル状態となり、前記メモリ構造体の抵抗レベルは、前記低い抵抗レベル状態にある前記可変抵抗パターンの数により実質的に決定されることを特徴とする請求項１に記載の多重レベルメモリ装置。
【請求項４】
前記メモリ構造体の抵抗レベルは、低い抵抗レベル状態にある可変抵抗パターンの数に実質的に反比例することを特徴とする請求項３に記載の多重レベルメモリ装置。
【請求項５】
前記メモリ構造体の抵抗レベルＲは、下記の数式により与えられることを特徴とする請求項３に記載の多重レベルメモリ装置。
【数１】
0005431701.tif 000007
（Ｒiは、可変抵抗パターンの抵抗、ｎは、前記メモリ構造体を構成する可変抵抗パターンの数である。）
【請求項６】
前記可変抵抗パターンは、温度に依存する抵抗レベル特性を有する物質から形成されることを特徴とする請求項３に記載の多重レベルメモリ装置。
【請求項７】
前記可変抵抗パターンの各々は、互いに異なる書き込み動作条件により、その抵抗レベルを変更することができるように構成されることを特徴とする請求項１に記載の多重レベルメモリ装置。
【請求項８】
前記可変抵抗パターンは、互いに異なる物質から形成されることを特徴とする請求項１に記載の多重レベルメモリ装置。
【請求項９】
前記可変抵抗パターンは、アンチモン、テルル及びセレニウムのうち、少なくとも一つを含むカルコゲニド化合物を含むことを特徴とする請求項１に記載の多重レベルメモリ装置。
【請求項１０】
前記可変抵抗パターンは、アンチモン−テルル−セレニウムの組成比が互いに異なることを特徴とする請求項９に記載の多重レベルメモリ装置。
【請求項１１】
前記可変抵抗パターンは、前記第１電極又は前記第２電極と接触する接触面積が互いに異なることを特徴とする請求項１に記載の多重レベルメモリ装置。
【請求項１２】
前記可変抵抗パターンは、互いに異なる厚さ又は互いに異なる断面積を有することを特徴とする請求項１に記載の多重レベルメモリ装置。
【請求項１３】
前記可変抵抗パターンのうち、少なくとも一つは、前記第１電極及び前記第２電極の側壁に接触することを特徴とする請求項１に記載の多重レベルメモリ装置。
【請求項１４】
前記第１電極下に配置されるワードラインと、
前記ワードラインと前記第１電極との間に配置されるダイオードと、
前記ワードラインを横切る方向に沿って配置され、かつ前記第２電極に接続するビットラインと、をさらに備えることを特徴とする請求項１に記載の多重レベルメモリ装置。
【請求項１５】
ゲート電極、ソース電極及びドレイン電極を備え、かつ前記第１電極下に配置される選択トランジスタと、
前記選択トランジスタのドレイン電極と前記第１電極とを接続するプラグと、
前記第２電極に接続するビットラインと、をさらに備え、
前記選択トランジスタのゲート電極は、前記ビットラインを横切る方向に配置されるワードラインに接続されることを特徴とする請求項１に記載の多重レベルメモリ装置。
【請求項１６】
メモリ構造体の抵抗レベルを変更する書き込みステップを含み、前記書き込みステップを介して変更される前記メモリ構造体の抵抗レベルの分布密度は、その最大値よりその最小値近辺でより高く、
前記書き込みステップは、最大値の抵抗レベルを除いたメモリ構造体の他のすべての抵抗レベルを、抵抗レベルの最大値との差より抵抗レベルの最小値との差がより小さな大きさに変更することを特徴とする請求項１に記載の多重レベルメモリ装置の動作方法。
【請求項１７】
前記書き込みステップは、一回の過程により、前記メモリ構造体の抵抗レベルを意図した一つの抵抗レベルに変更することを特徴とする請求項１６に記載の多重レベルメモリ装置の動作方法。
【請求項１８】
前記メモリ構造体は、複数の可変抵抗パターンを備え、前記メモリ構造体の抵抗レベルは、低い抵抗レベル状態にある可変抵抗パターンの数に実質的に反比例することを特徴とする請求項１６に記載の多重レベルメモリ装置の動作方法。
【請求項１９】
前記可変抵抗パターンの抵抗レベルを変更するために求められる書き込み動作条件は、前記各可変抵抗パターンごとに互いに異なることを特徴とする請求項１８に記載の多重レベルメモリ装置の動作方法。
【請求項２０】
前記書き込みステップは、前記各可変抵抗パターンごとに互いに異なる書き込み動作条件を利用して、前記可変抵抗パターンの抵抗レベルを選択的に変更するステップを含むことを特徴とする請求項１９に記載の多重レベルメモリ装置の動作方法。
【請求項２１】
前記可変抵抗パターンの互いに異なる結晶化温度を利用して、二電極間に並列に接続される前記可変抵抗パターンの結晶状態を選択的に変更するステップを含むことを特徴とする請求項１６に記載の多重レベルメモリ装置の動作方法。
【請求項２２】
前記可変抵抗パターンのすべてを結晶化させるステップは、
前記可変抵抗パターンのすべてをそれらの溶融点以上の温度に加熱するステップと、
前記溶融点以上に加熱した可変抵抗パターンのすべてを、各々の結晶化温度以上の温度条件及び各々の結晶化時間以上の時間条件で冷却するステップと、を含むことを特徴とする請求項２１に記載の多重レベルメモリ装置の動作方法。
【請求項２３】
前記可変抵抗パターンのすべてを非晶質化させるステップは、
前記可変抵抗パターンのすべてをそれらの溶融点以上の温度に加熱するステップと、
前記溶融点以上に加熱した可変抵抗パターンのすべてを、各々の結晶化温度以下の温度条件及び各々の結晶化時間より短い時間条件で冷却するステップと、を含むことを特徴とする請求項２１に記載の多重レベルメモリ装置の動作方法。
【請求項２４】
前記多重レベルメモリ装置の動作方法は、所定の可変抵抗パターンより低い結晶化温度を有する可変抵抗パターンを選択的に結晶化させるステップを含み、
前記選択的結晶化ステップは、
前記可変抵抗パターンのすべてをそれらの溶融点以上の温度に加熱するステップと、
前記加熱した可変抵抗パターンを前記選択された可変抵抗パターンの結晶化温度より高い温度条件で冷却させるステップと、
前記選択された可変抵抗パターンの結晶化温度以上の温度条件及び結晶化時間以上の時間条件を維持するステップと、を含むことを特徴とする請求項２１に記載の多重レベルメモリ装置の動作方法。
【請求項２５】
前記加熱した可変抵抗パターンを前記選択された可変抵抗パターンの結晶化温度より高い温度条件で冷却させるステップは、前記選択された可変抵抗パターンより高い結晶化温度を有する可変抵抗パターンの結晶化時間より短い時間内に、前記加熱した可変抵抗パターンを、前記選択された可変抵抗パターンより高い結晶化温度を有する可変抵抗パターンの結晶化温度より低い温度に冷却するステップを含むことを特徴とする請求項２４に記載の多重レベルメモリ装置の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリ半導体装置に関し、さらに詳細には、多重レベルメモリ装置及びその動作方法に関する。
【背景技術】
【０００２】
多重レベルメモリ装置は、結晶状態に応じて電気的抵抗の大きさが変わる、相変化膜を利用して情報を格納する。このとき、相変化膜の電気的抵抗は、結晶質状態（すなわち、セット状態）で低く、非晶質状態（すなわち、リセット状態）で高い。したがって、相変化膜の電気的抵抗を測定すれば、格納された情報に相当する相変化膜の結晶状態を判断することができる。
【０００３】
一方、相変化膜の結晶状態は、温度及び時間により制御できる。図１は、温度及び時間の経過による相変化膜の結晶状態の変化特性を示すグラフである。グラフにて、横軸は、時間Ｔを示し、縦軸は、相変化膜の温度ＴＭＰを示す。
図１に示すように、相変化膜を溶融温度（ｍｅｌｔｉｎｇ  ｔｅｍｐｅｒａｔｕｒｅ）Ｔｍより高い温度で第１時間（ｆｉｒｓｔ  ｄｕｒａｔｉｏｎ）Ｔ１の間に加熱した後に冷却させれば、相変化膜は、非晶質状態（ａｍｏｒｐｈｏｕｓ  ｓｔａｔｅ）となる（１）。また、相変化膜を溶融温度Ｔｍより低く結晶化温度（ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ  ｔｅｍｐｅｒａｔｕｒｅ）Ｔｃより高い温度で第２時間（ｓｅｃｏｎｄ  ｄｕｒａｔｉｏｎ）Ｔ２の間に加熱した後に冷却させれば、相変化膜は、結晶状態（ｃｒｙｓｔａｌｌｉｎｅ  ｓｔａｔｅ）となる（２）。このとき、第２時間Ｔ２は、第１時間Ｔ１より長い。
【０００４】
一方、メモリ半導体装置において求められるメモリ容量を増加させるために、最近、一つのメモリセルに複数のデータを格納する多重レベルセル（Ｍｕｌｔｉ  Ｌｅｖｅｌ  Ｃｅｌｌ）技術が提案されている。多重レベルメモリ装置の場合、このような多重レベルセルを実現するために、相変化膜の結晶化される領域の体積を制御する方法が提案された。上述のように、相変化膜は、その結晶状態に応じて異なる抵抗レベルを有することから、この方法による相変化メモリセルの全体抵抗レベルは、相変化膜の非晶質及び結晶質領域の体積比率により決定される。したがって、要求された多重レベルセルの具現のためには、結晶状態が変わる領域の体積を区別可能に制御（ｄｉｓｃｒｅｔｅｌｙ  ｃｏｎｔｒｏｌ）することが求められる。しかしながら、相変化膜の結晶化は、精密な空間的制御が難しいパラメータである、温度により支配されるため、結晶化される領域の体積に対する区別的制御は、技術的に達成し難い。
【０００５】
これに加えて、この方法による相変化メモリセルの抵抗レベルは、非晶質領域の抵抗レベルにより支配的に決定（ｄｏｍｉｎａｎｔｌｙ  ｄｅｔｅｒｍｉｎｅ）されるため、多重レベルセルを具現し難いさらに他の技術的問題を有する。具体的に説明すると、図２は、結晶化領域の体積と相変化メモリセルの抵抗レベルとの間の関係を説明するための図である。説明を簡潔にするために、相変化膜は、三個の区別される結晶化領域Ｐ１、Ｐ２、Ｐ３を有するものと仮定する。
【０００６】
図２に示すように、各結晶化領域Ｐ１、Ｐ２、Ｐ３の抵抗をそれぞれＲ１、Ｒ２及びＲ３とすると、各結晶化領域Ｐ１、Ｐ２、Ｐ３は、直列に接続された構造であるから、相変化膜の全体抵抗レベルＲは、下記の式２に表されるように、Ｒ１、Ｒ２及びＲ３の和となる。
【０００７】
【数２】
0005431701.tif 000002
【０００８】
一方、数値的な解析（ｎｕｍｅｒｉｃａｌ  ａｎａｌｙｓｉｓ）を例示的に示すために、各結晶化領域の抵抗は、セット状態（すなわち、結晶質状態）であるとき１ｋΩであり、リセット状態（すなわち、非晶質状態）であるとき、１００ｋΩと仮定する。
【０００９】
【表１】
0005431701.tif 000003
【００１０】
この場合、表１に表されているように、相変化膜全体の抵抗レベルＲは、各結晶化領域Ｐ１、Ｐ２、Ｐ３の結晶状態に応じて、４個の区別されるデータ状態００、０１、１０、１１を有することができ、各データ状態は、リセット状態にある結晶化領域の数により決定される。
【００１１】
しかしながら、最近の研究によれば、図３に示すように、リセット状態の抵抗レベルは、時間の経過によって変わることと報告されている（非特許文献１参照）。図４に示すように、このような抵抗のドリフト（ｄｒｉｆｔ）は、相変化メモリセルの抵抗レベル分布を変化させるために、データ状態を区別するために求められる抵抗レベルウィンドウ（ｒｅｓｉｓｔａｎｃｅ  ｌｅｖｅｌ  ｗｉｎｄｏｗ）が消えることができる。特に、結晶化領域が直列接続される構造では、時間経過による抵抗ドリフトの効果も、式１により与えられるために、データ状態の抵抗変化は、リセット状態の結晶化領域が多いほど増加する。
【非特許文献１】Ｄ．Ｉｅｌｍｉｎｉ  ｅｔ  ａｌ．,ＩＥＥＥ  Ｔｒａｎｓａｃｔｉｏｎｓ  ｏｎ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ，２００７，ｖｏｌ．５４，３０８〜３１５
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明は、上述の問題点に鑑みてなされたもので、その目的は、安定した電気的特性を有する多重レベルメモリ装置を提供することにある。
また、本発明の他の目的は、時間の経過による抵抗ドリフトの問題を解決できる多重レベルメモリ装置を提供することにある。
また、本発明のさらに他の目的は、時間の経過による抵抗ドリフトの問題を解決できる多重レベルメモリ装置の動作方法を提供することにある。
【課題を解決するための手段】
【００１３】
前記技術的課題を達成すべく、本発明のメモリ装置は、第１電極及び第２電極間に配置されるメモリ構造体（ｍｅｍｏｒｙ  ｓｔｒｕｃｔｕｒｅ）を含み、前記メモリ構造体の抵抗レベルの分布密度は、その最大値よりその最小値近辺でより高い。
【００１４】
本発明の一側面によれば、前記メモリ装置は、複数の抵抗レベルを有し、かつ第１電極及び第２電極間に配置されるメモリ構造体を含む。このとき、最大値を除いた前記メモリ構造体のすべての抵抗レベルは、その最大値との差よりその最小値との差がより小さい。
【００１５】
本発明の一側面によれば、前記最大値を除いた前記メモリ構造体のすべての抵抗レベルは、所定の中間抵抗レベルより小さい。このとき、前記中間抵抗レベルは、（Ｒmax−Ｒmin）／３０〜Ｒmax間の一つの値（Ｒmaxは、メモリ構造体の抵抗レベルの最大値、Ｒminは、メモリ構造体の抵抗レベルの最小値）でありうる。
【００１６】
本発明の一側面によれば、前記メモリ構造体は、複数の可変抵抗パターンを備えることができる。この場合、前記メモリ構造体の抵抗レベルは、低い抵抗レベル状態にある前記可変抵抗パターンの数により実質的に決定される。
【００１７】
本発明の一側面によれば、前記可変抵抗パターンは、前記第１及び第２電極間で並列に接続されることができる。また、前記メモリ構造体の抵抗レベルＲは、下記の式３により与えられることができる。
【００１８】
【数３】
0005431701.tif 000004
（Ｒiは、可変抵抗パターンの抵抗、ｎは、前記メモリ構造体を構成する可変抵抗パターンの数）
【００１９】
本発明の一側面によれば、前記可変抵抗パターンは、温度に依存する抵抗レベル特性を有する物質から形成されうる。また、前記可変抵抗パターンの抵抗レベルを変更するために求められる書き込み動作条件は、前記各可変抵抗パターンごとに、互いに異なりうる。
【００２０】
本発明の一側面によれば、前記可変抵抗パターンは、アンチモン（ａｎｔｉｍｏｎｙ、Ｓｂ）、テルル（ｔｅｌｌｕｒｉｕｍ、Ｔｅ）及びセレニウム（ｓｅｌｅｎｉｕｍ、Ｓｅ）のうち、少なくとも一つを含むカルコゲニド化合物のうちの何れか一つを含むことができ、前記各々の可変抵抗パターンのアンチモン−テルル−セレニウムの組成比は、互いに異なりうる。
【００２１】
前記技術的課題を達成すべく、本発明の多重レベルメモリ装置は、第１電極、前記第１電極上に配置される第２電極、及び前記第１電極及び前記第２電極間に配置されたメモリパターンを備え、前記メモリパターンは、前記第１及び第２電極を並列に接続する複数の可変抵抗パターンを含む。このとき、前記可変抵抗パターンは、互いに異なる結晶化温度を有することができる。また、前記可変抵抗パターンは、上述した並列的な接続のために、空間的に互いに分離されて、前記第１電極及び第２電極に独立的に接続する。
【００２２】
本発明の一実施の形態によれば、前記可変抵抗パターンは、互いに異なる物質から形成されうる。例えば、前記可変抵抗パターンは、アンチモン（ａｎｔｉｍｏｎｙ、Ｓｂ）、テルル（ｔｅｌｌｕｒｉｕｍ、Ｔｅ）及びセレニウム（ｓｅｌｅｎｉｕｍ、Ｓｅ）のうち、少なくとも一つを含むカルコゲニド化合物のうちの何れか一つを含むことができ、この場合、前記可変抵抗パターンは、アンチモン−テルル−セレニウムの組成比が互いに異なりうる。
【００２３】
本発明の他の形態によれば、前記可変抵抗パターンは、前記第１電極又は前記第２電極と接触する接触面積が互いに異なりうる。このために、前記可変抵抗パターンは、互いに異なる厚さ又は互いに異なる断面積を有するように形成されうる。
【００２４】
一方、前記第１電極の下には、基板がさらに配置されうる。この場合、前記可変抵抗パターンは、前記基板の上部面から互いに異なる高さに配置されることができ、前記可変抵抗パターンのうち、少なくとも一つは、前記第１電極及び前記第２電極の側壁に接触するように形成される。また、この形態によれば、前記第１電極及び前記第２電極は、同じ物質から形成されうる。
【００２５】
本発明のさらに他の形態によれば、前記第１電極及び前記第２電極は、互いに異なる高さに形成され、前記可変抵抗パターンは、前記第１電極の上部面と前記第２電極の下部面とを並列に接続するように配置されうる。この場合、前記第１電極及び前記第２電極は、互いに異なる物質から形成されうる。
【００２６】
本発明の一形態によれば、前記第１電極の下は、ワードラインがさらに配置され、前記ワードラインと前記第１電極との間には、ダイオードがさらに配置され、前記ワードラインを横切る方向には、前記第２電極に接続するビットラインがさらに配置されうる。
【００２７】
本発明の他の形態によれば、ゲート電極、ソース電極及びドレイン電極を備え、かつ前記第１電極下に配置される選択トランジスタ、前記選択トランジスタのドレイン電極と前記第１電極とを接続するプラグ、及び前記第２電極に接続するビットラインをさらに含むことができる。このとき、前記選択トランジスタのゲート電極は、前記ビットラインを横切る方向に配置されるワードラインに接続されうる。
【００２８】
前記他の技術的課題を達成すべく、本発明の多重レベルメモリ装置の動作方法は、メモリ構造体の抵抗レベルを変更する書き込みステップを含み、前記書き込みステップを介して変更される前記メモリ構造体の抵抗レベルの分布密度は、その最大値よりその最小値近辺でより高い。
【００２９】
本発明の一側面によれば、前記書き込みステップは、最大値を除いたメモリ構造体のすべての抵抗レベルをその最大値との差よりその最小値との差がより小さな大きさに変更できる。また、前記書き込みステップは、一回の過程により、前記メモリ構造体の抵抗レベルを意図的一つの抵抗レベルに変更できる。
【００３０】
本発明の一側面によれば、前記最大値を除いた前記メモリ構造体のすべての抵抗レベルは、所定の中間抵抗レベルより小さく、前記中間抵抗レベルは、（Ｒmax−Ｒmin）／３０〜Ｒmax間の一つの値でありうる（このとき、Ｒmaxは、メモリ構造体の抵抗レベルの最大値、Ｒminは、メモリ構造体の抵抗レベルの最小値）。
【００３１】
本発明の一側面によれば、前記メモリ構造体は、複数の可変抵抗パターンを備え、前記メモリ構造体の抵抗レベルは、低い抵抗レベル状態にある可変抵抗パターンの数に実質的に反比例することができる。また、前記可変抵抗パターンの抵抗レベルを変更するために求められる書き込み動作条件は、前記各可変抵抗パターンごとに、互いに異なりえ、前記書き込みステップは、前記各可変抵抗パターンごとに互いに異なる書き込み動作条件を利用して、前記可変抵抗パターンの抵抗レベルを選択的に変更するステップを含むことができる。
【００３２】
前記他の技術的課題を達成すべく、本発明は、可変抵抗パターンの互いに異なる結晶化温度を利用する多重レベルメモリ装置の動作方法を提供する。この方法は、可変抵抗パターンの互いに異なる結晶化温度を利用して、二電極間に並列に接続する前記可変抵抗パターンの結晶状態を選択的に制御するステップを含む。
【００３３】
例えば、前記可変抵抗パターンのすべてを結晶化させるステップは、前記可変抵抗パターンのすべてをそれらの溶融点以上の温度に加熱するステップ、及び前記溶融点以上に加熱した可変抵抗パターンのすべてを、各々の結晶化温度以上の温度条件及び各々の結晶化時間以上の時間条件で冷却するステップを含むことができる。
【００３４】
また、前記可変抵抗パターンのすべてを非晶質化させるステップは、前記可変抵抗パターンのすべてをそれらの溶融点以上の温度に加熱するステップ、及び前記溶融点以上に加熱した可変抵抗パターンのすべてを、各々の結晶化温度以下の温度条件及び各々の結晶化時間より短い時間条件で冷却するステップを含むことができる。
【００３５】
一方、本発明による多重レベルメモリ装置の動作方法は、所定の可変抵抗パターンより低い結晶化温度を有する可変抵抗パターンを選択的に結晶化させるステップを含むことができる。このような選択的結晶化ステップは、前記可変抵抗パターンのすべてをそれらの溶融点以上の温度に加熱するステップと、前記加熱した可変抵抗パターンを前記選択された可変抵抗パターンの結晶化温度より高い温度条件に冷却させるステップと、前記選択された可変抵抗パターンの結晶化温度以上の温度条件及び結晶化時間以上の時間条件を維持するステップを含むことができる。このとき、前記加熱した可変抵抗パターンを前記選択された可変抵抗パターンの結晶化温度より高い温度条件に冷却させるステップは、前記選択された可変抵抗パターンより高い結晶化温度を有する可変抵抗パターンの結晶化時間より短い時間内に、前記加熱した可変抵抗パターンを、前記選択された可変抵抗パターンより高い結晶化温度を有する可変抵抗パターンの結晶化温度より低い温度に、冷却するステップを含むことができる。
【発明の効果】
【００３６】
本発明によれば、二電極を並列に接続する可変抵抗パターンが配置される。可変抵抗パターンのこのような並列的配置により、これらを備えるメモリセルの抵抗レベルは、抵抗ドリフトの問題を持たない、可変抵抗パターンのセット抵抗により決定される。これにより、時間の経過による抵抗ドリフトの問題は、本発明による多重レベルメモリ装置では発生しなく、その結果、安定した電気的特性を有する多重レベルセルを具現することができる。これに加えて、本発明によれば、初期状態に関係なく、一回の熱的過程により多重レベルメモリセルを所望のデータ状態にすることができる。
【発明を実施するための最良の形態】
【００３７】
以上の本発明の目的、他の目的、特徴及び利点は、添付された図面と関連した以下の好ましい実施の形態にて容易に理解されうるであろう。しかしながら、本発明は、ここで説明される実施の形態に限定されず、他の形態に具体化されることもできる。むしろ、ここで紹介される実施の形態は、開示された内容が徹底的、かつ完全になるように、そして当業者に本発明の思想を十分に伝達するために提供されるものである。
【００３８】
本明細書において、ある膜が他の膜又は基板上にあると言及される場合に、それは、他の膜又は基板上に直接形成されることができるか、又はそれらの間に第３の膜が介在されうるということも意味する。また、図面において、膜及び領域の厚さは、技術的内容の効果的な説明のために誇張されたものである。また、本明細書の多様な実施の形態において第１、第２、第３などの用語が多様な領域、膜などを記述するために使用されたが、これらの領域、膜がこのような用語によって限定されてはならない。これらの用語は、但しある所定領域又は膜を他の領域又は膜と区別させるために使用されたものである。したがって、ある一実施の形態において第１膜質として言及された膜質が他の実施の形態では、第２膜質と言及されうる。ここに説明され例示される各実施の形態は、それの相補的な実施の形態も含む。
【００３９】
図５は、本発明による多重レベルメモリ装置の単位セルを説明するための回路図である。
図５に示すように、本発明による多重レベルメモリ装置の単位セル１００は、第１電極１１及び第２電極１２、及びこれらの間に介在されてメモリ構造体を構成する複数のメモリ要素Ｍ１〜Ｍｎを含む。メモリ要素Ｍ１〜Ｍｎのそれぞれは、温度条件を介してその結晶状態を変化させることができる可変抵抗パターンを含む。このとき、メモリ要素Ｍ１〜Ｍｎのそれぞれの可変抵抗パターンは、アンチモン（ａｎｔｉｍｏｎｙ、Ｓｂ）、テルル（ｔｅｌｌｕｒｉｕｍ、Ｔｅ）及びセレニウム（ｓｅｌｅｎｉｕｍ、Ｓｅ）のうち、少なくとも一つを含むカルコゲニド化合物のうちの何れか一つから形成されうる。
【００４０】
カルコゲニド化合物を含む多重レベルメモリ装置は、本発明の技術的思想が適用されうる少なくとも一つの技術分野である。しかしながら、本発明の技術的思想は、このような技術分野に限定的に適用されず、多重レベルセルのための他の多様なメモリ装置に適用されうる。
【００４１】
本発明によれば、メモリ要素Ｍ１〜Ｍｎは、第１及び第２電極１１、１２を並列に接続するように構成される。この場合、メモリ構造体の抵抗レベルＲは、下記式４のように表すことができる。
【数４】
0005431701.tif 000005
【００４２】
このとき、Ｒiは、ｉ番目のメモリ要素Ｍｉの抵抗を表す。例示的な説明のために、単位セル１００は、三個のメモリ要素Ｍ１、Ｍ２、Ｍ３を有し、各メモリ要素の抵抗は、セット状態（すなわち、結晶質状態）であるとき１ｋΩであり、リセット状態（すなわち、非晶質状態）であるとき１００ｋΩであると仮定する。この場合、メモリ要素全体の抵抗レベルＲは、下記の表２に表したとおりである。
【００４３】
【表２】
0005431701.tif 000006
【００４４】
表２から分かるように、メモリ要素Ｍ１〜Ｍｎが電極間に並列に接続される場合、メモリ構造体の抵抗レベルＲは、セット状態にあるメモリ要素の個数により支配的に決定（ｄｏｍｉｎａｎｔｌｙ  ｄｅｔｅｒｍｉｎｅ）される。すなわち、全体メモリ要素の抵抗レベルは、低い抵抗レベル状態（すなわち、セット状態）にあるメモリ要素の個数により実質的に決定される。具体的に説明すると、メモリ構造体の抵抗レベルは、低い抵抗レベル状態（すなわち、セット状態）にあるメモリ要素の個数に実質的に反比例する。
【００４５】
本発明の他の側面（ａｓｐｅｃｔ）によれば、メモリ構造体の抵抗レベルは、その最大値３３．３３ｋΩを除くと、その最小値Ｒ00の周辺に分布すると言える。具体的に説明すると、表２にて００、０１及び１０のデータ状態の抵抗レベル０．３３ｋΩ、０．５０ｋΩ、０．９８ｋΩは、全体抵抗レベルの最大値（すなわち、１１のデータ状態の抵抗レベル３３．３３ｋΩ）との差よりその最小値（すなわち、００のデータ状態の抵抗レベル０．３３ｋΩ）との差が小さい。このとき、このような最大値と最小値に対する大きさ差に関する抵抗特性がメモリ要素の個数に関係ないということは、表２にて例示的に表された算術的関係（ａｒｉｔｈｍｅｔｉｃ  ｒｅｌａｔｉｏｎ）から明らかである。また、表２から、最大値３３．３３ｋΩを除いたメモリ構造体の抵抗レベルは、所定の中間抵抗レベルより常に小さいということが分かる。表２によれば、中間抵抗レベルは、略１ｋΩでありうる。しかしながら、本発明の変形された実施の形態によれば、このような中間抵抗レベルは、（Ｒmax−Ｒmin）／３０と最大値（例えば、３３．３３ｋΩ）との間の何れか一つの大きさでありうる（Ｒmaxは、メモリ構造体の抵抗レベルの最大値、Ｒminは、メモリ構造体の抵抗レベルの最小値）。
【００４６】
このような点で、（時間の経過によるリセット抵抗のドリフト及びこれによるデータ間の抵抗ウィンドウ減少のような）図３を参照して説明された従来の問題は、本発明が提案する並列に接続したメモリ要素を備える多重レベルメモリ装置では起きない。
【００４７】
一方、メモリ要素Ｍ１〜Ｍｎが第１及び第２電極１１、１２間に並列に接続される場合、単位セルのデータ状態を区別できるためには、可変抵抗パターンの結晶状態を選択的に変更できる方法が求められる。図６は、このための本発明の一実施の形態を説明するための回路図である。
【００４８】
図６に示すように、メモリ要素Ｍ１〜Ｍｎのそれぞれの可変抵抗パターンは、互いに異なる結晶化温度Ｔｘ１，Ｔｘ２，〜，Ｔｘｎを有する物質から形成されうる。例えば、メモリ要素Ｍ１〜Ｍｎは、互いに異なる種類の相変化物質を含むことができる。具体的に説明すると、メモリ要素Ｍ１〜Ｍｎのそれぞれの可変抵抗パターンは、上述したカルコゲニド化合物のうちの何れか一つから形成され、アンチモン−テルル−セレニウムの組成比は、互いに異なりうる。
【００４９】
図７Ａ〜図７Ｄは、本発明による多重レベルメモリ装置の動作方法を説明するためのタイミング図である。例示的な説明のために、単位セル１００は、三個のメモリ要素Ｍ１、Ｍ２、Ｍ３を有し、メモリ要素各々の可変抵抗パターンの結晶化温度は、それぞれＴｘ１、Ｔｘ２（＜Ｔｘ１）、Ｔｘ３（＜Ｔｘ２）とする。このとき、図７Ａ〜図７Ｄは、それぞれ表２の（１１）、（１０）、（０１）及び（００）のデータ状態を具現するためのタイミング図である。
【００５０】
図７Ａに示すように、すべての可変抵抗パターンを溶融点以上の温度に加熱した後、急速冷却（ｒａｐｉｄ  ｑｕｅｎｃｈ）させる。このとき、冷却ステップは、可変抵抗パターンの結晶化時間の最小値より短い時間内に、可変抵抗パターンをＴｘ３以下の温度に冷却するステップを含む（このとき、結晶化時間は、該当可変抵抗パターンの結晶化のために求められる、結晶化温度以上の温度条件の持続時間である）。この場合、すべての可変抵抗パターンは、非晶質状態になり、そのメモリセルは、（１１）のデータ状態を有するようになる。
【００５１】
図７Ｂに示すように、すべての可変抵抗パターンを溶融点以上の温度に加熱した後、Ｔｘ３とＴｘ２との間の温度に急速冷却させる。次に、メモリ要素Ｍ３の結晶化のために求められる結晶化時間より長いｔ３の時間の間に、Ｔｘ３より高い温度条件を維持する。この場合、メモリ要素Ｍ１及びＭ２は、非晶質状態となり、メモリ要素Ｍ３は、結晶質状態となる。このような熱的過程を経たメモリセルは、（１０）のデータ状態を有するようになる。
【００５２】
図７Ｃに示すように、すべての可変抵抗パターンを溶融点以上の温度に加熱した後、Ｔｘ２とＴｘ１との間の温度に急速冷却させる。この場合、メモリ要素Ｍ１は、非晶質状態となる。次に、Ｔｘ２より高い温度条件を、（メモリ要素Ｍ２の結晶化のために求められる結晶化時間より長い）ｔ２の時間の間に、維持した後、Ｔｘ３とＴｘ２との間の温度に冷却させる。この場合、メモリ要素Ｍ２は、結晶質状態となる。次に、ｔ３の時間の間に、Ｔｘ３より高い温度条件を維持した後、Ｔｘ３以下の温度に冷却させる。この場合、メモリ要素Ｍ３は、結晶質状態となる。このような熱的過程を経たメモリセルは、（０１）のデータ状態を有するようになる。
【００５３】
図７Ｄに示すように、すべての可変抵抗パターンを溶融点以上の温度に加熱した後、Ｔｘ２とＴｘ１との間の温度にゆっくり冷却させる。このステップは、（メモリ要素Ｍ１の結晶化のために求められる結晶化時間より長い）ｔ１の時間の間に、Ｔｘ１と溶融点Ｔｍとの間の温度条件で、可変抵抗パターンを冷却するステップを含むことができる。この場合、メモリ要素Ｍ１は、結晶質状態となる。メモリ要素Ｍ２及びＭ３を結晶化させるステップは、先に図７Ｃを参照して説明したものと同様なので省略する。このような熱的過程を経たメモリセルは、（００）データ状態を有するようになる。
【００５４】
一方、上述した熱的過程での冷却条件（例えば、時間の経過による温度の変化率等）は、多様に変形されて実施できる。また、本発明は、カルコゲニド化合物からなる可変抵抗パターンを備える場合に限定されず、したがって、結晶化温度の差を作るための方法も、物質の種類又は組成を利用する方法に限定されない。すなわち、可変抵抗パターンの結晶化温度の差を利用して、並列に接続した可変抵抗パターンの結晶状態を選択的に変更できるというこの実施の形態の技術的思想は、図７Ａ〜図７Ｄを参照して説明された実施の形態に限定されず、多様に変形できる。また、本発明によれば、多重レベルメモリセルは、初期状態に関係なく、一回の熱的過程により所望のデータ状態になることができる。
【００５５】
本発明の一側面によれば、メモリ構造体の抵抗レベルを変更する書き込みステップは、最大値を除いたメモリ構造体のすべての抵抗レベルをその最大値との差よりその最小値との差がより小さな大きさに変更する。具体的に説明すると、最大値を除いたメモリ構造体のすべての抵抗レベルは、所定の中間抵抗レベルより小さい。このとき、中間抵抗レベルは、（Ｒmax−Ｒmin）／３０〜Ｒmax間の一つの値でありうる（Ｒmax＝メモリ構造体の抵抗レベルの最大値、Ｒmin＝メモリ構造体の抵抗レベルの最小値）。
【００５６】
また、メモリ構造体は、上述したように複数の可変抵抗パターンを備えることがきる。この場合、書き込みステップを介して変更されるメモリ構造体の抵抗レベルは、低い抵抗レベル状態にある可変抵抗パターンの数に実質的に反比例する。
【００５７】
本発明によれば、書き込みステップは、一回の過程により、メモリ構造体の抵抗レベルを意図した一つの抵抗レベルに変更する。このために、可変抵抗パターンの抵抗レベルを変更するために求められる書き込み動作条件は、各可変抵抗パターンごとに、互いに異なりえ、書き込みステップは、各可変抵抗パターンごとに互いに異なる書き込み動作条件を利用して、可変抵抗パターンの抵抗レベルを選択的に変更するステップを含むことができる。
【００５８】
図８Ａ及び図８Ｂは、本発明の実施の形態による多重レベルメモリ装置を説明するための図である。説明を簡潔にするために、二つの実施の形態で重複する内容についての説明は省略する。
【００５９】
図８Ａに示すように、基板１０上に下部導電パターン４１及び下部導電パターン４１に接続する第１電極１１が配置される。第１電極１１の上部には、上部導電パターン４２及び上部導電パターン４２に接続する第２電極１２が配置される。一実施の形態によれば、第１電極１１及び第２電極１２は、それら主面（ｍａｉｎ  ｐｌａｎｅｓ）が対向し、基板１０の上部面に垂直に形成される（このとき、第１電極１１及び第２電極１２の主面は、これらの最も広い表面を意味する）。このために、第１及び第２電極１１、１２は、それぞれ下部導電パターン４１の上部面及び上部導電パターン４２の下部面に接続できる。
【００６０】
第１電極１１及び第２電極１２間には、順に積層された可変抵抗パターン２１、２２、２３が配置され、可変抵抗パターン２１、２２、２３間には、分離膜パターン３１、３２が配置される。すなわち、可変抵抗パターン２１、２２、２３は、基板１０から互いに異なる高さに形成される。この実施の形態によれば、可変抵抗パターン２１、２２、２３の側壁は、第１及び第２電極１１、１２の主面と接触するように形成される。結果的に、可変抵抗パターン２１、２２、２３は、第１及び第２電極１１、１２を並列に接続する。
【００６１】
可変抵抗パターン２１、２２、２３は、上述したカルコゲニド化合物のうちの何れか一つから形成されうる。一実施の形態によれば、カルコゲニド化合物は、約２０原子パーセント〜８０原子パーセントの濃度を有するテルル（Ｔｅ）、約５原子パーセント〜５０原子パーセントの濃度を有するアンチモン（Ｓｂ）及びその残りの原子パーセントの濃度を有するゲルマニウム（Ｇｅ）でありうる。本発明によれば、可変抵抗パターン２１、２２、２３は、互いに異なる種類の相変化物質を含むことができる。例えば、可変抵抗パターン２１、２２、２３のそれぞれは、互いに異なるアンチモン−テルル−セレニウムの組成比を有する物質から形成されうる。
【００６２】
図８Ｂに示すように、この実施の形態によれば、可変抵抗パターン２１、２２、２３は、基板１０から実質的に同じ距離にて、第１及び第２電極１１、１２を並列に接続する。このために、第１電極１１及び第２電極１２は、それらの主面が基板１０の上部面に平行するように形成されうる。前の実施の形態と同様に、可変抵抗パターン２１、２２、２３は、種類の異なる相変化物質又は互いに異なるアンチモン−テルル−セレニウムの組成比を有するカルコゲニド化合物から形成されうる。
【００６３】
図９Ａ、図１０Ａ、図１１Ａ、図１２Ａは、本発明の一実施の形態による多重レベルメモリ装置の製造方法を説明するための平面図であり、図９Ｂ、図１０Ｂ、図１１Ｂ、図１２Ｂは、本発明の一実施の形態による多重レベルメモリ装置の製造方法を説明するための工程断面図である。具体的に説明すると、図９Ｂ、図１０Ｂ、図１１Ｂ、図１２Ｂは、それぞれ、図９Ａ、図１０Ａ、図１１Ａ、図１２Ａの点線Ｉ−Ｉ´及びＩＩ−ＩＩ´に沿う断面を示す。
【００６４】
図９Ａ及び図９Ｂに示すように、基板２００上に下部導電パターン２１０を形成した後、その結果物上に複数の可変抵抗膜２２２、２２４、２２６及びこれらの間に介在された分離膜２２３、２２５を備えるメモリ膜２２０を形成する。
【００６５】
可変抵抗膜２２２、２２４、２２６は、互いに異なる結晶化温度を有する物質から形成されうる。このために、可変抵抗膜２２２、２２４、２２６は、互いに異なる種類の相変化物質から形成されうる。例えば、可変抵抗膜２２２、２２４、２２６は、約２０原子パーセント〜８０原子パーセントの濃度を有するテルル（Ｔｅ）、約５原子パーセント〜５０原子パーセントの濃度を有するアンチモン（Ｓｂ）及びその残り原子パーセントの濃度を有するゲルマニウム（Ｇｅ）を含むカルコゲニド化合物のうちの何れか一つから形成され、その各々のアンチモン−テルル−セレニウムの組成比は、互いに異なりうる。可変抵抗膜２２２、２２４、２２６は、化学的蒸着技術又は物理的蒸着技術のうちの何れか一つを使用して形成されることができて、可変抵抗膜２２２、２２４、２２６の厚さは、互いに異なりうる。
【００６６】
分離膜２２３、２２５は、絶縁性物質（シリコン酸化物、シリコン窒化物、シリコン酸化窒化物のような）の中から選択された少なくとも一つでありうる。本発明によれば、メモリ膜２２０は、最上層の可変抵抗膜２２６上に形成されるキャッピング膜２２７又は最下層の可変抵抗膜２２２下に形成される下部分離膜２２１をさらに含むことができる。キャッピング膜２２７は、シリコン酸化膜及びシリコン窒化膜のうち、少なくとも一つで形成されることができて、その厚さは、略１００オングストローム〜５０００オングストロームでありうる。下部分離膜２２１は、下部導電パターン２１０と最下層の可変抵抗膜２２２とを電気的に分離させ、略５０オングストローム〜５００オングストロームの厚さに形成されうる。
【００６７】
下部導電パターン２１０は、基板２００上に２次元的に配列されるプラグでありうる。一実施の形態によれば、下部導電パターン２１０を形成する前に、基板２００上に一方向に沿って配列されるワードライン２０５を形成するステップをさらに含むことができる。下部導電パターン２１０は、下部層間絶縁膜２１５を貫通して、その下部のワードライン２０５に接続される。このとき、下部導電パターン２１０とワードライン２０５との間には、図１８Ａに示すように、ダイオードがさらに形成されうる。
【００６８】
本発明の変形された実施の形態によれば、下部導電パターン２１０は、図１８Ｂに示すように、選択トランジスタのドレイン電極に接続でき、選択トランジスタのゲート電極は、ワードラインに接続されうる。
【００６９】
図１０Ａ及び図１０Ｂに示すように、メモリ膜２２０をパターニングして、順に積層された可変抵抗パターン２３２、２３４、２３６及びこれらの間に介在される分離膜パターン２３３、２３５を備えるメモリパターン２３０を形成する。
【００７０】
本発明によれば、メモリパターン２３０は、一方向に沿って平行に形成されうる。例えば、メモリパターン２３０は、図示のように、ワードライン２０５に平行に形成されうる。しかしながら、他の実施の形態によれば、メモリパターン２３０は、ワードライン２０５を横切る方向に形成されうる。また、メモリパターン２３０は、その中心が下部導電パターン２１０の中心から横の方にシフトされる位置（ｌａｔｅｒａｌｌｙ  ｓｈｉｆｔｅｄ  ｐｏｓｉｔｉｏｎ）に置かれるように形成されうる。この実施の形態によれば、示すように、メモリパターン２３０は、下部導電パターン２１０の上部面の一部を露出させる。
【００７１】
次に、メモリパターン２３０の両側壁に導電性スペーサ２４０（又は第１及び第２電極パターン）を形成する。導電性スペーサ２４０を形成するステップは、メモリパターン２３０の形成された結果物上に、電極膜をコンフォーマルに形成した後、メモリパターン２３０の上部面が露出するまで、これを異方性エッチングするステップを含む。
【００７２】
本発明によれば、導電性スペーサ２４０は、金属元素を含む窒化物、金属元素を含む酸化窒化物、炭素（ｃａｒｂｏｎ、Ｃ）、チタン（Ｔｉ）、タンタル（Ｔａ）、アルミニウムチタン（ＴｉＡｌ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、アルミニウム−銅（Ａｌ−Ｃｕ）、アルミニウム−銅−シリコン（Ａｌ−Ｃｕ−Ｓｉ）、銅（Ｃｕ）、タングステン（Ｗ）、タングステンチタン（ＴｉＷ）及びタングステンシリサイド（ＷＳｉｘ）の中から選択された少なくとも一つの物質から形成されうる。このとき、金属元素を含む窒化物は、ＴｉＮ、ＴａＮ、ＷＮ、ＭｏＮ、ＮｂＮ、ＴｉＳｉＮ、ＴｉＡｌＮ、ＴｉＢＮ、ＺｒＳｉＮ、ＷＳｉＮ、ＷＢＮ、ＺｒＡｌＮ、ＭｏＳｉＮ、ＭｏＡｌＮ、ＴａＳｉＮ及びＴａＡｌＮを含み、金属元素を含む酸化窒化物は、ＴｉＯＮ、ＴｉＡｌＯＮ、ＷＯＮ、ＴａＯＮを含むことができる。
【００７３】
これに加えて、メモリパターン２３０は、キャッピング膜２２７及び下部分離膜２２１がパターニングされた結果物である、キャッピングパターン２３７及び下部分離膜パターン２３１をさらに含むことができる。この実施の形態は、３個の可変抵抗パターンを例示的に説明したが、可変抵抗パターン及び分離膜パターンの個数は、必要によって変わることができる。
【００７４】
図１１Ａ及び図１１Ｂに示すように、導電性スペーサ２４０の形成された結果物上にメモリパターン２３０及び導電性スペーサ２４０を横切るマスクパターン２６０を形成する。マスクパターン２６０をエッチングマスクとして使用して、導電性スペーサ２４０をエッチングすることによって、メモリパターン２３０の両側壁に第１電極２５１及び第２電極２５２を形成する。
【００７５】
マスクパターン２６０は、写真工程を介して形成されるフォトレジストパターンでありうる。一方、導電性スペーサ２４０は、高さに比べて幅が狭いため、これを異方性エッチングの方法で導電性スペーサ２４０をエッチングする場合、その下部に配置された構造物（例えば、下部導電パターン２１０）は、エッチング損傷を受けることができる。したがって、導電性スペーサ２４０をエッチングするステップは、等方性エッチングの方法で実施されることが好ましい。この場合、第１及び第２電極２５１、２５２は、図示のように、マスクパターン２４０より小さな幅を有することができる。
【００７６】
第１電極２５１は、メモリパターン２３０の一側壁に配置され、第２電極２５２は、メモリパターン２３０の他側壁に配置される。また、第１電極２５１のそれぞれ及び第２電極２５２のそれぞれは、上述したエッチング工程の結果として、互いに分離されて基板２００上に２次元的に配列される。一方、このような実施の形態によれば、第１電極２５１及び第２電極２５２は、同じ導電性スペーサ２４０をエッチングした結果物であるから、それらの物質種類及び幅のような構造的特徴は、同一でありうる。
【００７７】
本発明の変形された実施の形態によれば、電極膜を異方性エッチングするステップとマスクパターン２６０を使用するエッチングステップの順序は変わりうる。具体的に説明すると、この実施の形態によれば、メモリパターン２３０の形成された結果物をコンフォーマルに覆う電極膜を形成した後、その結果物上にメモリパターン２３０を横切るマスクパターン２６０を形成できる。次に、マスクパターン２６０をエッチングマスクとして使用して電極膜を異方性又は等方性エッチングすることによって、メモリパターン２３０を横切る電極パターンを形成できる。以後、マスクパターンを除去した後、メモリパターン２３０の上部面が露出するまで電極パターンを異方性エッチングすることによって、第１及び第２電極２５１、２５２を形成する。
【００７８】
図１２Ａ及び図１２Ｂに示すように、第１及び第２電極２５１、２５２の形成された結果物上に上部層間絶縁膜２７２を形成した後、これをパターニングして第２電極２５２を露出させるコンタクト孔２７５を形成する。以後、コンタクト孔２７５を満たすコンタクトプラグ２８０及びコンタクトプラグ２８０を接続するビットライン２９０を形成する。
【００７９】
コンタクト孔２７５を形成するステップは、第２電極２５２が露出するまで上部層間絶縁膜２７２を異方性エッチングするステップを含む。このとき、キャッピングパターン２３７は、可変抵抗パターン２３６がコンタクト孔２７５により露出する問題を予防するために、上部層間絶縁膜２７２に対してエッチング選択性を有する物質から形成する。これに加えて、本発明の他の実施の形態によれば、上部層間絶縁膜２７２を形成する前に、図示のように、第１及び第２電極２５１、２５２の形成された結果物をコンフォーマルに覆うエッチング停止膜２７１をさらに形成できる。エッチング停止膜２７１は、上部層間絶縁膜２７２に対してエッチング選択性を有する物質（例えば、シリコン窒化膜）から形成されうる。
【００８０】
図１３Ａ、図１４Ａ、図１５Ａ、図１６Ａ、図１７Ａは、本発明の他の実施の形態による多重レベルメモリ装置の製造方法を説明するための平面図であり、図１３Ｂ、図１４Ｂ、図１５Ｂ、図１６Ｂ、図１７Ｂは、本発明の他の実施の形態による多重レベルメモリ装置の製造方法を説明するための工程断面図である。具体的に説明すると、図１３Ｂ、図１４Ｂ、図１５Ｂ、図１６Ｂ、図１７Ｂは、それぞれ、図１３Ａ、図１４Ａ、図１５Ａ、図１６Ａ、図１７Ａの点線ＩＩＩ−ＩＩＩ´及びＩＶ−ＩＶ´に沿う断面を示す。
【００８１】
図１３Ａ及び図１３Ｂに示すように、基板３００上に活性領域ＡＣＴを限定する素子分離膜パターン３０５を形成した後、活性領域ＡＣＴを横切るゲートパターン３１０を形成する。ゲートパターン３１０の両側の活性領域ＡＣＴに、トランジスタのソース／ドレイン電極として使用される、不純物領域３１５を形成する。
【００８２】
一実施の形態によれば、二つのゲートパターン３１０が一つの活性領域ＡＣＴの上部を横切る。これにより、一つの活性領域ＡＣＴには、ゲートパターン３１０間に形成されて共通ソース電極として使用される一つの不純物領域３１５及びゲートパターン３１０の外側に形成されてドレイン電極として使用される二つの不純物領域３１５が形成される。
【００８３】
以後、ゲートパターン３１０を覆う層間絶縁膜３２０を形成し、層間絶縁膜３２０を貫通して不純物領域３１５に接続するコンタクトプラグ３２５を形成する。次に、コンタクトプラグ３２５に接続するコンタクトパッド３３０及びソースライン３３５を形成する。コンタクトパッド３３０は、ドレイン電極として使用される不純物領域の各々の上部に形成され、ソースライン３３５は、共通ソース電極として使用される不純物領域を接続するように形成される。
【００８４】
図１４Ａ及び図１４Ｂに示すように、コンタクトパッド３３０及びソースライン３３５間を満たす絶縁膜を形成した後、その結果物上に第１鋳型パターン３４０を形成する。第１鋳型パターン３４０は、ソースライン３３５上にて活性領域ＡＣＴを横切るように配置されて、コンタクトパッド３３０の上部面の一部を露出させる。次に、第１鋳型パターン３４０の両側壁にスペーサ導電パターン３４５を形成する。
【００８５】
スペーサ導電パターン３４５を形成するステップは、第１鋳型パターン３４０の形成された結果物上にスペーサ導電膜を形成した後、第１鋳型パターン３４０の上部面が露出するまで、スペーサ導電膜を異方性エッチングするステップを含むことができる。スペーサ導電パターン３４５は、金属元素を含む窒化物、金属元素を含む酸化窒化物、炭素（ｃａｒｂｏｎ、Ｃ）、チタン（Ｔｉ）、タンタル（Ｔａ）、アルミニウムチタン（ＴｉＡｌ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、アルミニウム−銅（Ａｌ−Ｃｕ）、アルミニウム−銅−シリコン（Ａｌ−Ｃｕ−Ｓｉ）、銅（Ｃｕ）、タングステン（Ｗ）、タングステンチタン（ＴｉＷ）及びタングステンシリサイド（ＷＳｉｘ）の中から選択された少なくとも一つの物質から形成されうる。このとき、金属元素を含む窒化物は、ＴｉＮ、ＴａＮ、ＷＮ、ＭｏＮ、ＮｂＮ、ＴｉＳｉＮ、ＴｉＡｌＮ、ＴｉＢＮ、ＺｒＳｉＮ、ＷＳｉＮ、ＷＢＮ、ＺｒＡｌＮ、ＭｏＳｉＮ、ＭｏＡｌＮ、ＴａＳｉＮ及びＴａＡｌＮを含み、金属元素を含む酸化窒化物は、ＴｉＯＮ、ＴｉＡｌＯＮ、ＷＯＮ、ＴａＯＮを含むことができる。一方、第１鋳型パターン３４０は、シリコン窒化膜又はシリコン酸化窒化膜のような絶縁性物質から形成されうる。
【００８６】
図１５Ａ及び図１５Ｂに示すように、スペーサ導電パターン３４５をパターニングして、第１鋳型パターン３４０の側壁に配置される第１電極３４７を形成する。
【００８７】
このステップは、コンタクトパッド３３０上にて第１鋳型パターン３４０を横切るマスクパターンを形成した後、これをエッチングマスクとして使用してスペーサ導電パターン３４５をエッチングするステップを含むことができる。これにより、第１電極３４７は、コンタクトパッド３３０のそれぞれの上部に形成される。スペーサ導電パターン３４５をエッチングするステップは、ウェット又はドライエッチングの方法で実施されうる。
【００８８】
図１６Ａ及び図１６Ｂに示すように、第１鋳型パターン３４０及び第１電極３４７上に第２鋳型パターン３５０を形成する。この実施の形態によれば、第２鋳型パターン３５０は、第１鋳型パターン３４０及びソースライン３３５を横切る方向で第１電極３４７間の領域を覆うように形成される。これにより、第１電極３４７の上部面は、第２鋳型パターン３５０により露出する。また、第２鋳型パターン３５０は、シリコン窒化膜又はシリコン酸化窒化膜のような絶縁性物質から形成されることができ、その厚さは、略２００〜５００オングストロームでありうる。
【００８９】
次に、第２鋳型パターン３５０の両側壁に、複数の可変抵抗パターン３６２、３６４、３６６及びこれらの間に介在された分離膜パターン３６３、３６５を含むメモリパターン３６０を形成する。結果的に、メモリパターン３６０は、第２鋳型パターン３５０の両側に露出した第１電極３４７の上部面に接続される。
【００９０】
可変抵抗パターン３６２、３６４、３６６及び分離膜パターン３６３、３６５は、薄膜の蒸着及び異方性エッチングのステップを含む通常的なスペーサ形成工程を繰り返し的に実施することによって形成されうる。この実施の形態は、３個の可変抵抗パターンを例示的に説明したが、可変抵抗パターン３６２、３６４、３６６及び分離膜パターン３６３、３６５の個数は、必要によって変わることができる。一方、可変抵抗パターンを形成する前に、第２鋳型パターン３５０の側壁に鋳型スペーサ３６１をさらに形成することができる。
【００９１】
この実施の形態によれば、可変抵抗パターン３６２、３６４、３６６は、互いに異なる結晶化温度を有する物質から形成されうる。例えば、可変抵抗パターン３６２、３６４、３６６は、互いに異なる種類の相変化物質から形成されうる。さらに具体的に説明すると、可変抵抗パターン３６２、３６４、３６６は、約２０原子パーセント〜８０原子パーセントの濃度を有するテルル（Ｔｅ）、約５原子パーセント〜５０原子パーセントの濃度を有するアンチモン（Ｓｂ）及びその残りの原子パーセントの濃度を有するゲルマニウム（Ｇｅ）を含むカルコゲニド化合物のうちの何れか一つから形成され、その各々のアンチモン−テルル−セレニウムの組成比は、互いに異なりうる。
【００９２】
これに加えて、可変抵抗パターン３６２、３６４、３６６の幅は、互いに異なりうる。すなわち、基板３００に平行した平面と交差する可変抵抗パターン３６２、３６４、３６６の断面積は、互いに異なりうる。
【００９３】
図１７Ａ及び図１７Ｂに示すように、メモリパターン３６０上に、第２電極３７０を形成する。第２電極３７０は、順に積層された上部電極パターン３７１及び金属パターン３７２を含むことができる。この実施の形態によれば、第２電極３７０は、メモリセルを選択するためのビットラインとして使用されることができる。このために、第２電極３７０は、ワードラインとして使用されるゲートパターン３１０を横切る方向に形成されうる。
【００９４】
上部電極パターン３７１は、金属元素を含む窒化物、金属元素を含む酸化窒化物、炭素（ｃａｒｂｏｎ、Ｃ）、チタン（Ｔｉ）、タンタル（Ｔａ）、アルミニウムチタン（ＴｉＡｌ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、アルミニウム−銅（Ａｌ−Ｃｕ）、アルミニウム−銅−シリコン（Ａｌ−Ｃｕ−Ｓｉ）、銅（Ｃｕ）、タングステン（Ｗ）、タングステンチタン（ＴｉＷ）及びタングステンシリサイド（ＷＳｉｘ）の中から選択された少なくとも一つの物質から形成されうる。このとき、金属元素を含む窒化物は、ＴｉＮ、ＴａＮ、ＷＮ、ＭｏＮ、ＮｂＮ、ＴｉＳｉＮ、ＴｉＡｌＮ、ＴｉＢＮ、ＺｒＳｉＮ、ＷＳｉＮ、ＷＢＮ、ＺｒＡｌＮ、ＭｏＳｉＮ、ＭｏＡｌＮ、ＴａＳｉＮ及びＴａＡｌＮを含み、金属元素を含む酸化窒化物は、ＴｉＯＮ、ＴｉＡｌＯＮ、ＷＯＮ、ＴａＯＮを含むことができる。また、金属パターン３７２は、アルミニウム、銅及びタングステンなどのような金属性物質から形成されうる。
【００９５】
上述した実施の形態によれば、可変抵抗パターン３６２、３６４、３６６は、第１及び第２電極３４７、３７０を並列に接続し、先の図９〜図１２を参照して説明された実施の形態とは異なり、基板３００の上部面から実質的に同じ距離に形成される。
【図面の簡単な説明】
【００９６】
【図１】温度及び時間の経過による相変化膜の結晶状態の変化特性を示すグラフである。
【図２】結晶化領域の体積と相変化メモリセルの抵抗レベルとの間の関係を説明するための図である。
【図３】時間の経過による抵抗レベルのドリフト現象を説明するためのグラフである。
【図４】抵抗のドリフトによる相変化メモリセルの抵抗レベル分布の変化を説明するためのグラフである。
【図５】本発明による多重レベルメモリ装置の単位セルを説明するための回路図である。
【図６】本発明の一実施の形態による多重レベルメモリ装置の単位セルを説明するための回路図である。
【図７Ａ】本発明による多重レベルメモリ装置の動作方法を説明するためのタイミング図である。
【図７Ｂ】本発明による多重レベルメモリ装置の動作方法を説明するためのタイミング図である。
【図７Ｃ】本発明による多重レベルメモリ装置の動作方法を説明するためのタイミング図である。
【図７Ｄ】本発明による多重レベルメモリ装置の動作方法を説明するためのタイミング図である。
【図８Ａ】本発明の実施の形態による多重レベルメモリ装置を説明するための図である。
【図８Ｂ】本発明の実施の形態による多重レベルメモリ装置を説明するための図である。
【図９Ａ】本発明の一実施の形態による多重レベルメモリ装置の製造方法を説明するための平面図である。
【図９Ｂ】本発明の一実施の形態による多重レベルメモリ装置の製造方法を説明するための工程断面図である。
【図１０Ａ】本発明の一実施の形態による多重レベルメモリ装置の製造方法を説明するための平面図である。
【図１０Ｂ】本発明の一実施の形態による多重レベルメモリ装置の製造方法を説明するための工程断面図である。
【図１１Ａ】本発明の一実施の形態による多重レベルメモリ装置の製造方法を説明するための平面図である。
【図１１Ｂ】本発明の一実施の形態による多重レベルメモリ装置の製造方法を説明するための工程断面図である。
【図１２Ａ】本発明の一実施の形態による多重レベルメモリ装置の製造方法を説明するための平面図である。
【図１２Ｂ】本発明の一実施の形態による多重レベルメモリ装置の製造方法を説明するための工程断面図である。
【図１３Ａ】本発明の他の実施の形態による多重レベルメモリ装置の製造方法を説明するための平面図である。
【図１３Ｂ】本発明の他の実施の形態による多重レベルメモリ装置の製造方法を説明するための工程断面図である。
【図１４Ａ】本発明の他の実施の形態による多重レベルメモリ装置の製造方法を説明するための平面図である。
【図１４Ｂ】本発明の他の実施の形態による多重レベルメモリ装置の製造方法を説明するための工程断面図である。
【図１５Ａ】本発明の他の実施の形態による多重レベルメモリ装置の製造方法を説明するための平面図である。
【図１５Ｂ】本発明の他の実施の形態による多重レベルメモリ装置の製造方法を説明するための工程断面図である。
【図１６Ａ】本発明の他の実施の形態による多重レベルメモリ装置の製造方法を説明するための平面図である。
【図１６Ｂ】本発明の他の実施の形態による多重レベルメモリ装置の製造方法を説明するための工程断面図である。
【図１７Ａ】本発明の他の実施の形態による多重レベルメモリ装置の製造方法を説明するための平面図である。
【図１７Ｂ】本発明の他の実施の形態による多重レベルメモリ装置の製造方法を説明するための工程断面図である。
【図１８Ａ】ダイオードを備える本発明による多重レベルメモリ装置を示す回路図である。
【図１８Ｂ】選択トランジスタを備える本発明による多重レベルメモリ装置を示す回路図である。
【符号の説明】
【００９７】
１０：基板、１１、１２：電極、２１：可変抵抗パターン、３１：分離膜パターン、４１：下部導電パターン、４２：上部導電パターン、２００：基板、２１０：下部導電パターン、２１５：下部層間絶縁膜、２２０：メモリ膜、２２１：下部分離膜、２２２：可変抵抗膜、２２３：分離膜、２２６：可変抵抗膜、２２７：キャッピング膜、２３０：メモリパターン、２３１：下部分離膜パターン、２３２：可変抵抗パターン、２３３：分離膜パターン、２３６：可変抵抗パターン、２３７：キャッピングパターン、２４０：マスクパターン、２４０：導電性スペーサ、２５１、２５２：電極、２６０：マスクパターン、２７１：エッチング停止膜、２７２：上部層間絶縁膜、２７５：コンタクト孔、２８０：コンタクトプラグ、２９０：ビットライン、３００：基板、３０５：素子分離膜パターン、３１０：ゲートパターン、３１５：不純物領域、３２０：層間絶縁膜、３３０：コンタクトパッド、３３５：ソースライン、３４０：鋳型パターン、３４５：スペーサ導電パターン、３４７：電極、３５０：鋳型パターン、３６０：メモリパターン、３６１：鋳型スペーサ、３６２：可変抵抗パターン、３６３：分離膜パターン、３７０：電極、３７１：上部電極パターン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図７Ｄ】
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【図８Ａ】
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【図８Ｂ】
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【図９Ａ】
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【図９Ｂ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２Ａ】
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【図１２Ｂ】
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【図１３Ａ】
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【図１３Ｂ】
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【図１４Ａ】
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【図１４Ｂ】
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【図１５Ａ】
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【図１５Ｂ】
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【図１６Ａ】
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【図１６Ｂ】
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【図１７Ａ】
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【図１７Ｂ】
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【図１８Ａ】
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【図１８Ｂ】
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