(57)【特許請求の範囲】
【請求項１】
基板と、
第１の窒化物半導体からなる第１の半導体層と、
前記第１の窒化物半導体よりもバンドギャップの大きい第２の窒化物半導体からなる第２の半導体層と、
ゲート電極およびオーミック電極とを備え、
前記第１の半導体層は、前記基板の上方に形成され、
前記第２の半導体層は、前記第１の半導体層上に形成され、
前記ゲート電極は、前記第２の半導体層の上方に形成され、
前記第１の半導体層と前記第２の半導体層との界面の近傍の領域に相当する、前記第１の半導体層の表面部には、２次元電子ガス層が形成され、
前記第２の半導体層には、該第２の半導体層を貫通して前記第１の半導体層に達する開口部が形成され、
前記開口部の形成により、前記第１の半導体層の上面のうち、上方に前記第２の半導体層が形成されていない部分の少なくとも一部には、絶縁体が形成され、
前記開口部には、前記絶縁体を覆うように前記オーミック電極が形成され、
前記オーミック電極は、前記開口部内において、前記ゲート電極側に形成された前記２次元電子ガス層と接するように形成される
電界効果トランジスタ。
【請求項２】
前記オーミック電極は、前記第２の半導体層および前記２次元電子ガス層を貫通するように形成される
請求項１に記載の電界効果トランジスタ。
【請求項３】
前記第１の半導体層および第２の半導体層のうち、前記開口部の内側の表面部に相当する部分には、ｎ型不純物がドーピングされる
請求項１または２に記載の電界効果トランジスタ。
【請求項４】
前記開口部の内側の表面部に相当する部分は、前記第１の半導体層と前記第２の半導体層との界面の部分を含む
請求項３に記載の電界効果トランジスタ。
【請求項５】
さらに、バッファ層を備え、
前記基板、前記バッファ層および前記第１の半導体層は、この順で積層される
請求項１〜４のいずれかに記載の電界効果トランジスタ。
【請求項６】
前記絶縁体は、少なくとも、ＡｌＮ、ＳｉＯ2、ＳｉＮ、サファイア、ダイヤモンドおよび絶縁性有機物のいずれかからなる
請求項１〜５のいずれかに記載の電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、民生機器の電源回路に用いられるパワートランジスタに適用可能な電界効果トランジスタに関する。
【背景技術】
【０００２】
窒化物半導体は、シリコン（Ｓｉ）やＧａＡｓなどと比べ、バンドギャップ、絶縁破壊電界、電子の飽和ドリフト速度のいずれもが大きい。また、（０００１）面を主面とする基板上に形成された、ＡｌＧａＮ／ＧａＮからなる、ヘテロ構造のトランジスタでは、自発分極およびピエゾ分極によりヘテロ界面に２次元電子ガス（以下、２ＤＥＧともいう）が生じる。
【０００３】
そのため、当該ヘテロ構造のトランジスタでは、何もドープしなくとも１×１０13ｃｍ-2程度以上のシートキャリア濃度の２ＤＥＧが得られる。この高濃度の２ＤＥＧをキャリアとして用いた高電子移動度トランジスタ（ＨＥＭＴ（High Electron Mobility Transistor））が近年注目を集めており、種々のＨＥＭＴ構造（ヘテロ接合）の電界効果トランジスタが提案されている。
【０００４】
図６は、特許文献１に示される従来の電界効果トランジスタ５００の断面構造を示す図である。以下においては、電界効果トランジスタを、単に、ＦＥＴ（Field Effect Transistor）ともいう。また、以下においては、ＦＥＴを、単に、デバイスともいう。
【０００５】
図６に示されるように、電界効果トランジスタ５００においては、基板５０１上に、第１の窒化物半導体（ＧａＮ）からなる第１の半導体層５１０（動作層）、第２の窒化物半導体からなる第２の半導体層５２０（障壁層）が積層される。第２の窒化物半導体のバンドギャップは、第１の窒化物半導体のバンドギャップより大きい。
【０００６】
第１の半導体層５１０上に第２の半導体層５２０が形成されることにより、ヘテロ接合界面が形成される。そのため、第１の半導体層５１０におけるヘテロ接合界面の近傍の領域には、２ＤＥＧ層５１１が形成される。
【０００７】
第２の半導体層５２０には、当該第２の半導体層５２０を貫通して第１の半導体層５１０に達する（接する）開口部５２１．１，５２１．２が形成される。
【０００８】
なお、開口部５２１．１，５２１．２の各々は、２ＤＥＧ層５１１を貫通し、当該２ＤＥＧ層５１１よりも下側の領域に達するように形成される。
【０００９】
開口部５２１．１の内部に、導電性材料が埋め込まれることにより、オーミック電極であるソース電極Ｓ５０が形成される。また、開口部５２１．２の内部に、導電性材料が埋め込まれることにより、オーミック電極であるドレイン電極Ｄ５０が形成される。
【００１０】
第２の半導体層５２０上には、ショットキー電極であるゲート電極Ｇ５０が形成される。また、ゲート電極Ｇ５０は、ソース電極Ｓ５０とドレイン電極Ｄ５０との間に形成される。
【００１１】
なお、ソース電極Ｓ５０、ドレイン電極Ｄ５０およびゲート電極Ｇ５０上には、表面保護膜５５０が形成される。
【００１２】
この構成により、オーミック電極と２ＤＥＧ層とが直接接触するため、オーミック電極のコンタクト抵抗を低減することができる。以下においては、電界効果トランジスタ５００を、従来のＦＥＴともいう。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２００７−３２９３５０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
しかしながら、従来のＦＥＴでは、以下のような問題を解決できない。
例えば、従来のＦＥＴにおいては、ゲート電極の幅（ソース−ドレイン間の電流経路の幅）を長くすることにより、ＯＮ時の抵抗（ＯＮ抵抗）を下げることができる。
【００１５】
ところが、当該従来のＦＥＴの第１の半導体層５１０または第２の半導体層５２０には、図７の電子線顕微鏡写真に示されるような小さなピットが存在する場合がある。当該ピットは、ボイド状の欠陥である。ピットが存在する場合、ピットと基板との間の耐電圧が低下する。すなわち、ＦＥＴ（デバイス）の耐電圧が低下する。耐電圧とは、デバイス等に印加可能な電圧の限界値である。
【００１６】
そのため、ＦＥＴ（デバイス）の耐電圧が、良品とみなされるための所定の耐電圧未満となる確率が増大し、ＦＥＴ（デバイス）の歩留りが低下する。
【００１７】
本発明は、上述の問題点を解決するためになされたものであって、その目的は、歩留りの低下を抑制可能な電界効果トランジスタを提供することである。
【課題を解決するための手段】
【００１８】
上述の課題を解決するために、この発明のある局面に従う電界効果トランジスタは、基板と、第１の窒化物半導体からなる第１の半導体層と、前記第１の窒化物半導体よりもバンドギャップの大きい第２の窒化物半導体からなる第２の半導体層とを備え、前記第１の半導体層は、前記基板の上方に形成され、前記第２の半導体層は、前記第１の半導体層上に形成され、前記第２の半導体層には、該第２の半導体層を貫通して前記第１の半導体層に達する開口部が形成され、前記開口部の形成により、前記第１の半導体層の上面のうち、上方に前記第２の半導体層が形成されていない部分の少なくとも一部には、絶縁体が形成され、前記開口部には、前記絶縁体を覆うように電極が形成され、前記電極は、前記第１の半導体層と前記第２の半導体層との界面と接するように形成される。
【００１９】
すなわち、前記開口部の形成により、前記第１の半導体層の上面のうち、上方に前記第２の半導体層が形成されていない部分の少なくとも一部には、絶縁体が形成される。前記開口部には、前記絶縁体を覆うように電極が形成される。前記電極は、前記第１の半導体層と前記第２の半導体層との界面と接するように形成される。
【００２０】
ここで、仮に、第１の半導体層のうち、絶縁体の下部に耐電圧の低下の要因となる欠陥（例えば、ピット）が存在するとする。この場合、絶縁体により、欠陥と基板との間の耐電圧の低下を抑制することができる。すなわち、絶縁体により、電界効果トランジスタの耐電圧の低下を抑制することができる。
【００２１】
これにより、耐電圧の低下の要因となる欠陥が存在する場合でも、電界効果トランジスタの耐電圧が、良品とみなされるための所定の耐電圧以上を維持する確率の低下を抑制することができる。
【００２２】
すなわち、電界効果トランジスタの歩留りの低下を抑制することができる。
また、好ましくは、前記第１の半導体層と前記第２の半導体層との界面の近傍の領域に相当する、前記第１の半導体層の表面部には、２次元電子ガス層が形成され、前記電極は、前記第２の半導体層および前記２次元電子ガス層を貫通するように形成される。
【００２３】
これにより、電極は、２次元電子ガス層と直接接触する。そのため、絶縁体が形成されていても、当該電極のコンタクト抵抗を小さくすることができる。
【００２４】
また、好ましくは、前記第１の半導体層および第２の半導体層のうち、前記開口部の内側の表面部に相当する部分には、ｎ型不純物がドーピングされる。
【００２５】
また、好ましくは、前記開口部の内側の表面部に相当する部分は、前記第１の半導体層と前記第２の半導体層との界面の部分を含む。
【００２６】
また、好ましくは、さらに、バッファ層を備え、前記基板、前記バッファ層および前記第１の半導体層は、この順で積層される。
【００２７】
また、好ましくは、前記絶縁体は、少なくとも、ＡｌＮ、ＳｉＯ2、ＳｉＮ、サファイア、ダイヤモンドおよび絶縁性有機物のいずれかからなる。
【発明の効果】
【００２８】
本発明により、歩留りの低下を抑制することができる。
【図面の簡単な説明】
【００２９】
【図１】第１の実施の形態における電界効果トランジスタの断面構造を示す図である。
【図２】デバイスの素子面積とその歩留りとの関係を表した図である。
【図３】欠陥が存在する電界効果トランジスタを説明するための図である。
【図４】第２の実施の形態における電界効果トランジスタの断面構造を示す図である。
【図５】第３の実施の形態における電界効果トランジスタの断面構造を示す図である。
【図６】従来の電界効果トランジスタの断面構造を示す図である。
【図７】六角形状のピットを示す電子線顕微鏡写真である。
【発明を実施するための形態】
【００３０】
以下、図面を参照しつつ、本発明の実施の形態について説明する。以下の説明では、同一の構成要素には同一の符号を付してある。それらの名称および機能も同じである。したがって、それらについての詳細な説明を省略する場合がある。
【００３１】
＜第１の実施の形態＞
図１は、第１の実施の形態における電界効果トランジスタ１００の断面構造を示す図である。電界効果トランジスタ１００は、ヘテロジャンクション電界効果トランジスタである。また、電界効果トランジスタ１００は、高電子移動度トランジスタ（ＨＥＭＴ）でもある。なお、図１には、電界効果トランジスタ１００には含まれない表面保護膜１５０が示される。なお、表面保護膜１５０は、電界効果トランジスタ１００に含まれても良い。
【００３２】
図１に示されるように、電界効果トランジスタ１００は、基板１０１と、バッファ層１０２と、第１の半導体層１１０と、第２の半導体層１２０と、ソース電極Ｓ１０と、ドレイン電極Ｄ１０と、ゲート電極Ｇ１０と、絶縁体１３０．１，１３０．２とを備える。
【００３３】
基板１０１は、一例として、ｐ型のＳｉ基板である。
バッファ層１０２は、基板１０１上に形成される。バッファ層１０２は、ＡｌＮ（窒化アルミニウム）バッファ、ＡｌＮおよびＧａＮを１００周期形成した超格子構造を有する。当該ＡｌＮバッファの膜厚は、例えば、３００ｎｍである。当該超格子構造１周期中のＡｌＮの膜厚は、例えば、５ｎｍである。当該超格子構造１周期中のＧａＮの膜厚は、例えば、２０ｎｍである。
【００３４】
第１の半導体層１１０は、バッファ層１０２上に形成される。すなわち、第１の半導体層１１０は、基板１０１の上方に形成される。つまり、基板１０１、バッファ層１０２および第１の半導体層１１０は、この順で積層される。
【００３５】
第１の半導体層１１０は、第１の窒化物半導体からなる。第１の窒化物半導体は、例えば、ＧａＮ（窒化ガリウム）である。なお、第１の窒化物半導体は、ＧａＮに限定されず、窒化物半導体である他の材料であってもよい。また、第１の窒化物半導体は、ＧａＮと他の材料が混合されたものであってもよい。第１の半導体層１１０の膜厚は、例えば、２μｍである。
【００３６】
第２の半導体層１２０は、第１の半導体層１１０上に形成される。第２の半導体層１２０は、第２の窒化物半導体からなる。第２の窒化物半導体は、例えば、ＡｌＧａＮである。なお、第２の窒化物半導体は、ＡｌＧａＮに限定されず、窒化物半導体である他の材料であってもよい。また、第２の窒化物半導体は、ＡｌＧａＮと他の材料が混合されたものであってもよい。第２の半導体層１２０の膜厚は、例えば、５０ｎｍである。
【００３７】
第２の窒化物半導体のバンドギャップは、第１の窒化物半導体のバンドギャップより大きい。
【００３８】
なお、第１の半導体層１１０上に第２の半導体層１２０が形成されることにより、ヘテロ接合界面が形成される。そのため、第１の半導体層１１０におけるヘテロ接合界面の近傍の領域には、２ＤＥＧ（２次元電子ガス）層１１１が形成される。２ＤＥＧ層１１１は、２ＤＥＧ（２次元電子ガス）により形成される層である。
【００３９】
すなわち、第１の半導体層１１０と第２の半導体層１２０との界面の近傍の領域に相当する、第１の半導体層１１０の表面部には、２次元電子ガス層（２ＤＥＧ層１１１）が形成される。
【００４０】
第２の半導体層１２０には、当該第２の半導体層１２０を貫通する開口部（以下、貫通領域部ともいう）が形成される。具体的には、第２の半導体層１２０には、第２の半導体層１２０を貫通して第１の半導体層１１０に達する（接する）開口部１２１．１，１２１．２が形成される。
【００４１】
開口部１２１．１，１２１．２は、ドライエッチング工程により形成される。開口部１２１．１，１２１．２の各々の深さは、例えば、１００ｎｍである。
【００４２】
開口部１２１．１の形成により、第１の半導体層１１０の上面のうち、上方に第２の半導体層１２０が形成されていない部分（以下、層上面Ａともいう）の少なくとも一部には、絶縁体１３０．１が形成される。なお、絶縁体１３０．１の底面の面積は、層上面Ａの面積の例えば８０％〜１００％である。
【００４３】
開口部１２１．２の形成により、第１の半導体層１１０の上面のうち、上方に第２の半導体層１２０が形成されていない部分（以下、層上面Ｂともいう）の少なくとも一部には、絶縁体１３０．２が形成される。
【００４４】
なお、絶縁体１３０．２の底面の面積は、層上面Ｂの面積の例えば８０％〜１００％である。
【００４５】
開口部１２１．１には、オーミック電極であるソース電極Ｓ１０が形成される。すなわち、開口部１２１．１には、絶縁体１３０．１の上部を覆うように電極（ソース電極Ｓ１０）が形成される。電極としてのソース電極Ｓ１０は、第１の半導体層１１０と第２の半導体層１２０との界面と接するように形成される。また、電極としてのソース電極Ｓ１０は、第２の半導体層１２０および２次元電子ガス層（２ＤＥＧ層１１１）を貫通するように形成される。
【００４６】
また、ソース電極Ｓ１０は、当該ソース電極Ｓ１０の下部が、当該２ＤＥＧ層１１１よりも下側の領域に達するように形成される。
【００４７】
ソース電極Ｓ１０は、主に、ＴｉとＡｌからなる。ソース電極Ｓ１０の膜厚は、２００ｎｍである。
【００４８】
開口部１２１．２には、オーミック電極であるドレイン電極Ｄ１０が形成される。すなわち、開口部１２１．２には、絶縁体１３０．２の上部を覆うように電極（ドレイン電極Ｄ１０）が形成される。電極としてのドレイン電極Ｄ１０は、第１の半導体層１１０と第２の半導体層１２０との界面と接するように形成される。また、電極としてのドレイン電極Ｄ１０は、第２の半導体層１２０および２次元電子ガス層（２ＤＥＧ層１１１）を貫通するように形成される。
【００４９】
また、ドレイン電極Ｄ１０は、当該ドレイン電極Ｄ１０の下部が、当該２ＤＥＧ層１１１よりも下側の領域に達するように形成される。
【００５０】
ドレイン電極Ｄ１０は、主に、Ａｌからなる。ドレイン電極Ｄ１０の厚みは、２００ｎｍである。ソース電極Ｓ１０およびドレイン電極Ｄ１０は、順次形成される。
【００５１】
ゲート電極Ｇ１０は、第２の半導体層１２０上に形成され、かつ、ソース電極Ｓ１０とドレイン電極Ｄ１０との間に形成される。ゲート電極Ｇ１０は、ショットキー電極もしくはｐ型窒化物半導体からなる。ｐ型窒化物半導体としては一例としてｐ−ＧａＮが挙げられる。
【００５２】
ソース電極Ｓ１０、ドレイン電極Ｄ１０およびゲート電極Ｇ１０上には、表面保護膜１５０が形成される。
【００５３】
本願の発明者らは、絶縁体１３０．１，１３０．２を構成する材料として、プラズマＣＶＤ装置により形成されるＡｌＮを用いた。また、本願の発明者らは、絶縁体１３０．１，１３０．２の膜厚を１５０ｎｍとし、Ｘ方向における、絶縁体１３０．１と２ＤＥＧ層１１１との距離ｄ１は、一例として、０．５μｍとした。また、Ｘ方向における、絶縁体１３０．２と２ＤＥＧ層１１１との距離ｄ１も、一例として、０．５μｍとした。
【００５４】
本願の本発明者らは、絶縁体１３０．１，１３０．２を構成する材料として、放熱性を考慮して放熱性のよいＡｌＮを用いたが、これに限定されず、絶縁体として機能する材料であれば他の材料が用いられてもよい。
【００５５】
絶縁体１３０．１，１３０．２を構成する材料は、例えば、ＳｉＯ2、ＳｉＮ、Ａｌ2Ｏ3、サファイア、ダイヤモンド、絶縁性有機物等であってもよい。すなわち、絶縁体１３０．１，１３０．２は、少なくとも、ＡｌＮ、ＳｉＯ2、ＳｉＮ、サファイア、ダイヤモンドおよび絶縁性有機物のいずれかからなる。
【００５６】
図２は、デバイスの素子面積とその歩留りとの関係を表した図である。
図２において、横軸は、電界効果トランジスタの素子面積を示し、縦軸は、電界効果トランジスタの歩留りを示す。以下においては、電界効果トランジスタを、ＦＥＴともいう。
【００５７】
ここで、ＦＥＴとしての電界効果トランジスタ１００の構造として、ソース−ゲート間距離ＬSG＝１．５μｍ、ゲート電極長ＬG＝２μｍ、ゲート−ドレイン間距離ＬGD＝１０μｍ、ソース電極長ＬS＝８μｍ、ドレイン電極長ＬD＝８μｍとした。
【００５８】
ＦＥＴの歩留りは、以下の条件Ａを満たすＦＥＴを「不良」とみなした場合の歩留りである。当該条件Ａは、ＦＥＴのＯＦＦ状態において、ドレイン−ソース間電圧ＶDSが４００Ｖである場合にリーク電流が１０-7Ａ／ｍｍ以下であるという条件である。
【００５９】
以下においては、デバイス（例えば、ＦＥＴ）の耐電圧の低下の要因となる欠陥を、耐電圧低下欠陥ともいう。耐電圧低下欠陥は、一例として、ピットであるとする。なお、耐電圧低下欠陥は、ピットに限定されず、例えば、転位、マイクロパイプ、インバージョンドメインであってもよい。
【００６０】
特性曲線Ｌ１１，Ｌ１２，Ｌ１３，Ｌ１４，Ｌ１５，Ｌ１６は、デバイス（ＦＥＴ）内に、耐電圧低下欠陥が存在すると仮定した場合の当該耐電圧低下欠陥の密度に対応する理論曲線である。
【００６１】
デバイス（ＦＥＴ）内に存在すると仮定した耐電圧低下欠陥は、一例として、デバイス（ＦＥＴ）の耐電圧が４００Ｖ以上になることを妨げる欠陥であるとする。当該耐電圧低下欠陥は、一例として、ピットであるとする。前述の耐電圧低下欠陥の密度とは、リークパスの面内密度でもある。
【００６２】
特性曲線Ｌ１１，Ｌ１２，Ｌ１３，Ｌ１４，Ｌ１５，Ｌ１６は、それぞれ、耐電圧低下欠陥の密度が１００００，１０００，１００，１０，１，０．１／ｃｍ2に対応する特性曲線である。
【００６３】
特性曲線Ｌ１１〜Ｌ１６より、デバイス（ＦＥＴ）の耐電圧が４００Ｖ以上になることを妨げる耐電圧低下欠陥の密度は、およそ１０／ｃｍ2であることがわかる。
【００６４】
図２において、特性点Ｐ１（三角（▲）印）は、絶縁体１３０．１，１３０．２が形成された電界効果トランジスタ１００（デバイス）の歩留りを示す。
【００６５】
一方、黒丸（●）印は種々の素子面積を持つＦＥＴにおいて、絶縁体１３０．１，１３０．２が形成されてない場合の歩留りを、素子面積の関数としてプロットしたものである。特性点Ｐ０は、電界効果トランジスタ１００において、仮に、絶縁体１３０．１，１３０．２が形成されていない場合のデバイス（電界効果トランジスタ）の歩留りを示す。
【００６６】
図２より、同一素子面積において、特性点Ｐ１が示す歩留りは、特性点Ｐ０が示す歩留りの約２倍である。すなわち、同一素子面積において、絶縁体がない場合と比べ、絶縁体がある場合には歩留りが２倍に上昇した。このように、絶縁体の形成によりデバイス（電界効果トランジスタ）の歩留りが向上することがわかる。
【００６７】
＜比較例＞
ここで、図６で説明した、従来のＦＥＴについて考察する。前述したように、当該従来のＦＥＴの第１の半導体層５１０または第２の半導体層５２０に、耐電圧低下欠陥が存在する場合、耐電圧低下欠陥と基板との間の耐電圧が低下する。ここで、当該電圧低下欠陥は、一例として、ピットであるとする。
【００６８】
そのため、ＦＥＴ（デバイス）の耐電圧が、良品とみなされるための所定の耐電圧未満となる確率が増大し、ＦＥＴ（デバイス）の歩留りが低下する。
【００６９】
なお、ゲート電極の長手方向の長さ（図６のゲート電極Ｇ５０の奥行方向の長さ）を長くし、ＦＥＴ（デバイス）の有効面積を大きくするほど、デバイスの有効面積中の耐電圧低下欠陥の存在確率が増大する。そのため、耐電圧低下欠陥の存在確率を所定値以下に維持するためには、ゲート電極の長さを無制限に長くすることはできない。
【００７０】
ここで、図６のソース電極Ｓ５０のＸ方向の幅（長さ）を、ソース電極長という。また、図６のドレイン電極Ｄ５０のＸ方向の幅（長さ）を、ドレイン電極長という。
【００７１】
デバイスの有効面積をなるべく小さくする手段の一つとして、ソース電極長やドレイン電極長を短くする手段も考えられる。しかしながら、この手段は、以下に示す理由Ａ，Ｂから好ましい手段ではない。
【００７２】
理由Ａは、ソース電極やドレイン電極に流れる電流に制限が生じるためである。
理由Ｂは、ソース電極長、ドレイン電極長を短くすると、放熱性が悪化し、デバイスの特性が悪化する可能性があるためである。
【００７３】
特に、２ＤＥＧを用いた窒化物半導体電界効果トランジスタにおいては、温度が上がるにつれて電子の移動度が減少し、それに伴いシート抵抗が上昇する。そのため、放熱性が悪化するようなデバイス構造は望ましくない。
【００７４】
ここで、本実施の形態における電界効果トランジスタ１００において、図３に示すように、絶縁体１３０．１の直下に、耐電圧低下欠陥Ｂ１１が存在したとする。耐電圧低下欠陥Ｂ１１は、一例として、ピットであるとする。
【００７５】
この場合、ドレイン電極Ｄ１０に電圧が印加されたとしても、絶縁体１３０．１，１３０．２が存在するため、耐電圧低下欠陥Ｂ１１と基板１０１との間の耐電圧を維持することができる。
【００７６】
すなわち、耐電圧低下欠陥Ｂ１１と基板１０１との間の耐電圧の低下を抑制することができる。
【００７７】
なお、電界効果トランジスタ１００において、絶縁体１３０．２の直下に、耐電圧低下欠陥Ｂ１１が存在するとする。この場合に、ドレイン電極Ｄ１０に電圧が印加されたとしても、絶縁体１３０．２が存在するため、耐電圧低下欠陥Ｂ１１と基板との間の耐電圧を維持することができる。
【００７８】
これにより、耐電圧の低下の要因となる欠陥が存在する場合であっても、電界効果トランジスタ１００の耐電圧が、良品とみなされるための所定の耐電圧以上を維持する確率の低下を抑制することができる。
【００７９】
すなわち、電界効果トランジスタ１００の歩留りの低下を抑制することができる。
また、オーミック電極（ソース電極Ｓ１０、ドレイン電極Ｄ１０）は、２ＤＥＧ層１１１と直接接触する。そのため、当該絶縁体１３０．１，１３０．２が形成されていても、オーミック電極（ソース電極Ｓ１０、ドレイン電極Ｄ１０）と、２ＤＥＧ層１１１とのコンタクト抵抗は影響を受けない。したがってデバイスの静特性には何ら影響を及ぼさない。
【００８０】
したがって、本実施の形態に係る電界効果トランジスタ１００の構成によれば、ゲート幅を長くすることにより、電界効果トランジスタ１００の有効面積を大きくしても、電界効果トランジスタ１００は、所望の耐電圧を維持することができる。すなわち電界効果トランジスタ１００の耐電圧が、良品とみなされるための所定の耐電圧以上を維持する確率の低下を抑制することができる。すなわち、電界効果トランジスタの歩留りの低下を抑制することができる。
【００８１】
したがって、本実施の形態に係る電界効果トランジスタ１００の構成によれば、歩留りの向上を実現することができる。
【００８２】
＜第２の実施の形態＞
図４は、第２の実施の形態における電界効果トランジスタ１００Ａの断面構造を示す図である。
【００８３】
電界効果トランジスタ１００Ａは、図１の電界効果トランジスタ１００と比較して、ｎ型不純物がドーピングされている領域１２２が形成されている点が異なる。それ以外の電界効果トランジスタ１００Ａの構造は、電界効果トランジスタ１００と同様なので詳細な説明は繰り返さない。また、電界効果トランジスタ１００Ａを構成する構成要素の材料も、電界効果トランジスタ１００と同様なので詳細な説明は繰り返さない。
【００８４】
以下においては、開口部１２１．１，１２１．２の各々を、総括的に、開口部１２１ともいう。
【００８５】
具体的には、第１の半導体層１１０および第２の半導体層１２０のうち、開口部１２１の内側の表面部に相当する部分（領域１２２）には、ｎ型不純物がドーピングされる。
【００８６】
ｎ型不純物は、例えば、シリコン（Ｓｉ）である。ｎ型不純物がドーピングされる際の当該ｎ型不純物の濃度は、１０-18ｃｍ-3である。
【００８７】
さらに具体的には、第１の半導体層１１０および第２の半導体層１２０のうち、開口部１２１．１の内側の表面部に相当する部分（領域１２２）には、ｎ型不純物がドーピングされる。開口部１２１．１の内側の表面部に相当する部分は、第１の半導体層１１０と第２の半導体層１２０との界面の部分を含む。すなわち、ソース電極Ｓ１０（オーミック電極）と２ＤＥＧ層１１１とがコンタクトしている部分（領域１２２）に、ｎ型不純物がドーピングされる。
【００８８】
これにより、ソース電極Ｓ１０（オーミック電極）と２ＤＥＧ層１１１とのコンタクト抵抗が低減される。
【００８９】
また、第１の半導体層１１０および第２の半導体層１２０のうち、開口部１２１．２の内側の表面部に相当する部分（領域１２２）には、ｎ型不純物がドーピングされる。ここで、開口部１２１．２の内側の表面部に相当する部分は、第１の半導体層１１０と第２の半導体層１２０との界面の部分を含む。すなわち、ドレイン電極Ｄ１０（オーミック電極）と２ＤＥＧ層１１１とがコンタクトしている部分（領域１２２）に、ｎ型不純物がドーピングされる。
【００９０】
これにより、ドレイン電極Ｄ１０（オーミック電極）と２ＤＥＧ層１１１とのコンタクト抵抗が低減される。
【００９１】
なお、本実施の形態においても、第１の実施の形態と同様、絶縁体１３０．１，１３０．２を構成する材料はＡｌＮであり、絶縁体１３０．１，１３０．２の膜厚は１５０ｎｍである。また、Ｘ方向における、絶縁体１３０．１（絶縁体１３０．２）と２ＤＥＧ層１１１との距離ｄ１（図１参照）は、一例として、０．５μｍである。
【００９２】
なお、本実施の形態においても、第１の実施の形態と同様、ＦＥＴとしての電界効果トランジスタ１００Ａの構造として、ソース−ゲート間距離ＬSG＝１．５μｍ、ゲート電極長ＬG＝２μｍ、ゲート−ドレイン間距離ＬGD＝１０μｍ、ソース電極長ＬS＝８μｍ、ドレイン電極長ＬD＝８μｍである。
【００９３】
ＦＥＴの歩留りは、第１の実施の形態と同様、前述の条件Ａを満たすＦＥＴを「不良」とみなした場合の歩留りである。
【００９４】
図２において、特性点Ｐ２（中抜きの四角（□）印）は、絶縁体１３０．１，１３０．２が形成されている電界効果トランジスタ１００Ａの電界効果トランジスタの歩留りを示す。
【００９５】
図２により、同一素子面積において、特性点Ｐ２が示す歩留りは、特性点Ｐ０が示す歩留りの約２倍である。つまり、絶縁体がある場合の電界効果トランジスタの歩留りは、絶縁体がない場合の電界効果トランジスタの歩留りの約２倍である。このように、本実施の形態における電界効果トランジスタ１００Ａの構成においても、歩留りの向上を達成することができる。
【００９６】
また、本実施の形態における電界効果トランジスタ１００Ａの構成により、第１の実施の形態と同様に、電界効果トランジスタ１００Ａの歩留りの低下を抑制することができる。
【００９７】
＜第３の実施の形態＞
図５は、第３の実施の形態における電界効果トランジスタ１００Ｂの断面構造を示す図である。
【００９８】
電界効果トランジスタ１００Ｂは、図１の電界効果トランジスタ１００と比較して、開口部１２１．１に、絶縁体１３０．１が形成されていない点が異なる。それ以外の電界効果トランジスタ１００Ｂの構成は、電界効果トランジスタ１００と同様なので詳細な説明は繰り返さない。また、電界効果トランジスタ１００Ｂを構成する構成要素の材料も、電界効果トランジスタ１００と同様なので詳細な説明は繰り返さない。
【００９９】
すなわち、電界効果トランジスタ１００Ｂには、絶縁体１３０．１，１３０．２のうち、絶縁体１３０．２のみが形成されている。なお、この構成に限定されず、電界効果トランジスタ１００Ｂには、絶縁体１３０．１，１３０．２のうち、絶縁体１３０．１のみが形成されていてもよい。
【０１００】
なお、本実施の形態においても、第１の実施の形態と同様、絶縁体１３０．２を構成する材料はＡｌＮであり、絶縁体１３０．２の膜厚は１５０ｎｍである。また、Ｘ方向における、絶縁体１３０．２と２ＤＥＧ層１１１との距離ｄ１（図１参照）は、一例として、０．５μｍである。
【０１０１】
なお、第１の実施の形態と同様、絶縁体１３０．２を構成する材料を、放熱性を考慮して放熱性のよいＡｌＮとしたが、これに限定されず、絶縁体として機能する材料であれば他の材料が用いられてもよい。絶縁体１３０．２を構成する材料は、例えば、ＳｉＯ2、ＳｉＮ、Ａｌ2Ｏ3、サファイア、ダイヤモンド、絶縁性有機物等であってもよい。
【０１０２】
なお、本実施の形態においても、第１の実施の形態と同様、ＦＥＴとしての電界効果トランジスタ１００Ｂの構造として、ソース−ゲート間距離ＬSG＝１．５μｍ、ゲート電極長ＬG＝２μｍ、ゲート−ドレイン間距離ＬGD＝１０μｍ、ソース電極長ＬS＝８μｍ、ドレイン電極長ＬD＝８μｍである。
【０１０３】
ＦＥＴの歩留りは、第１の実施の形態と同様、前述の条件Ａを満たすＦＥＴを「不良」とみなした場合の歩留りである。
【０１０４】
図２において、特性点Ｐ３（中抜きの白丸（○）印）は、絶縁体１３０．２が形成されている電界効果トランジスタ１００Ｂの電界効果トランジスタの歩留りを示す。図２により、同一素子面積において、特性点Ｐ２が示す歩留りは、特性点Ｐ０が示す歩留りの約１．５倍である。このように、本実施の形態における電界効果トランジスタ１００Ｂの構成においても、歩留りの向上を達成することができる。
【０１０５】
また、本実施の形態における電界効果トランジスタ１００Ｂの構成により、第１の実施の形態と同様に、電界効果トランジスタ１００Ｂの歩留りの低下を抑制することができる。
【０１０６】
以上、本発明における電界効果トランジスタについて、実施の形態に基づいて説明したが、本発明は、これらの実施の形態に限定されるものではない。本発明の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したもの、あるいは異なる実施の形態における構成要素を組み合わせて構築される形態も、本発明の範囲内に含まれる。
【０１０７】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【０１０８】
本発明における電界効果トランジスタは、エアコン、調光装置等の民生機器の電源回路等で用いられるパワートランジスタとして、利用することができる。
【符号の説明】
【０１０９】
１００，１００Ａ，１００Ｂ  電界効果トランジスタ
１０１  基板
１０２  バッファ層
１１０  第１の半導体層
１２０  第２の半導体層
１２１．１，１２１．２  開口部
１２２  領域
１３０．１，１３０．２  絶縁体
１５０  表面保護膜
Ｄ１０  ドレイン電極
Ｇ１０  ゲート電極
Ｓ１０  ソース電極
【図１】
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【図２】
0005576731.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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