【事件の表示】
　特願２０１２−２４６８０６「炭化珪素ＭＯＳ型半導体装置の製造方法」拒絶査定不服審判事件〔平成２６年　５月２２日出願公開，特開２０１４−　９６４６５，請求項の数（１）〕について，次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は，特許すべきものとする。
【理　由】
第１　手続の経緯
　本願は，平成２４年１１月９日の出願であって，平成２７年１２月２４日に刊行物等提出書が提出され，平成２８年１１月１６日付けで拒絶理由通知がされ，平成２９年１月１９日付けで意見書と手続補正書が提出され，同年６月２２日付けで拒絶査定（原査定）がされ，これに対し，同年９月２１日に拒絶査定不服審判の請求がされると同時に手続補正がされ，平成３０年５月１５日付けで拒絶理由通知がされ，同年６月１８日付けで手続補正がされたものである。
第２　本願発明
　本願の請求項１に係る発明（以下「本願発明１」という。）は，平成３０年６月１８日付けの手続補正で補正された特許請求の範囲の請求項１に記載された事項により特定される発明であり，本願発明１は以下のとおりの発明である。
「【請求項１】
炭化珪素半導体基板表面のゲート絶縁膜形成領域に不純物元素のイオン注入マスクとなる非金属耐熱性下層膜を形成する工程と，該下層膜上に，該下層膜とは異なる材料からなる不純物元素のイオン注入マスクとなる非金属耐熱性上層膜を積層する工程と，該上層膜の所要の位置に不純物注入用開口部をエッチングで形成する工程と，上層膜を不純物注入マスクとして不純物注入を行い，前記炭化珪素半導体基板に不純物注入領域を形成する工程と，前記上層膜を全面除去する工程を備える炭化珪素ＭＯＳ型半導体装置の製造方法において，
前記上層膜を積層する工程は，該上層膜を不純物注入をする際に注入阻止できる厚さに形成し，前記不純物注入用開口部をエッチングで形成する工程は，該開口部の上層膜を完全に除去し，下層膜が完全に除去されずに厚さの一部が残り，該下層膜越しに不純物注入できる下層膜の厚さとし，
前記非金属耐熱性下層膜と前記非金属耐熱性上層膜の積層膜を上層膜／下層膜として，ポリシリコン膜／ＰＳＧ膜，ポリシリコン膜／ＢＰＳＧ膜，シリコン酸化膜／ＰＳＧ膜，シリコン酸化膜／ＢＰＳＧ膜，シリコン窒化膜／ＰＳＧ膜，シリコン窒化膜／ＢＰＳＧ膜，シリコン膜／ＰＳＧ膜，シリコン膜／ＢＰＳＧ膜から選ばれるいずれかの積層膜とし，
前記不純物注入用開口部をエッチングで形成する工程におけるエッチング条件が，上層膜／下層膜のエッチングレート選択比Ｓａ，上層膜のエッチングレートＲａ，下層膜の厚さＬ１，オーバーエッチング時間Ｔａとし，
不純物注入後に，前記上層膜を除去する際の条件が
上層膜／下層膜のエッチングレート選択比Ｓｂ，上層膜のエッチングレートＲｂ，エッチング時間Ｔｂとした時，
　　[数１]
Ｌ１＞（Ｒａ×Ｔａ／Ｓａ）+（Ｒｂ×Ｔｂ／Ｓｂ）
を満たすことを特徴とする炭化珪素ＭＯＳ型半導体装置の製造方法。」　
第３　引用文献，引用発明等
１．引用文献１について
　原査定の拒絶の理由に引用された引用文献１（特開２００５−２２９１０５号公報：平成２７年１２月２４日に提出された刊行物等提出書で提出された刊行物１）には，図面とともに次の事項が記載されている。
「【請求項１】
　
ワイドバンドギャップの半導体層を有する半導体素子の製造方法
　上記半導体層の上方に，
第１の膜を形成する工程（ａ）
　上記第１の膜の上に
第２の膜を形成する工程（ｂ）
　
上記第１の膜よりも上記第２の膜のエッチング速度が大きい条件でエッチングを行うことにより，上記第２の膜をパターニングして上側マスクを形成し，上記第１の膜のうちの一部を暴露する工程（ｃ）
　上記工程（ｃ）の後に，
上記上側マスクをエッチングマスクとして上記第１の膜をパターニングして下側マスクを形成する工程（ｄ）
　上記工程（ｄ）の後に，
上記半導体層に不純物を注入することにより，不純物注入領域を形成する工程（ｅ）
を備える，半導体素子の製造方法。
【請求項２】
　請求項１に記載の半導体素子の製造方法であって，
　上記工程（ｅ）の後に，上記半導体層の上に残存する上記上側マスクおよび上記下側マスクを除去する工程（ｆ）と，
　上記不純物注入領域に注入された上記不純物を活性化する工程（ｇ）と
をさらに備える，半導体素子の製造方法。
【請求項３】
　請求項１または２に記載の半導体素子の製造方法であって，
　
上記第１および第２の膜は互いに異なる膜
【請求項４】
　請求項１または２に記載の半導体素子の製造方法であって，
　
上記工程（ａ）では，上記半導体層に接し，炭素を含む膜からなる第１の膜を形成
　
上記工程（ｅ）の後に，上記半導体層の上に残存する上記上側マスクを除去して上記下側マスクのうちの少なくとも一部を残存させる工程（ｈ）
　
上記工程（ｈ）の後に，上記半導体層に対して熱処理を行う工程（ｉ）
【請求項５】
　請求項１〜３のうちいずれか１項に記載の半導体素子の製造方法であって，
　上記工程（ａ）の前に，上記半導体層の上に保護膜を形成する工程（ｊ）をさらに備え，
　上記工程（ａ）では，上記保護膜の上に上記第１の膜を形成し，
　上記工程（ｅ）では，上記保護膜の上から上記不純物を注入する，半導体素子の製造方法。
【請求項６】
　請求項５に記載の半導体素子の製造方法であって，
　上記保護膜は，絶縁体，半導体または炭素を含む膜である，半導体素子の製造方法。
【請求項７】
　請求項５に記載の半導体素子の製造方法であって，
　上記保護膜は炭素を含む膜であって，
　上記工程（ｅ）の後に，上記上側マスクおよび上記下側マスクを除去し，上記保護膜のうちの少なくとも一部を残存させる工程（ｋ）と，
　上記工程（ｋ）の後に，上記半導体層に対して熱処理を行う工程（ｌ）とをさらに備える，半導体素子の製造方法。
【請求項８】
　請求項１〜７のうちいずれか１項に記載の半導体素子の製造方法であって，
　上記工程（ｅ）では，上記半導体層を加熱しながら上記不純物を注入する，半導体素子の製造方法。
【請求項９】
　請求項１〜８のうちいずれか１項に記載の半導体素子の製造方法であって，
　上記半導体層は，２．０ｅＶ以上のバンドギャップエネルギーを有する，半導体素子の製造方法。
【請求項１０】
　請求項９に記載の半導体素子の製造方法であって，
　
上記半導体層は炭化珪素である
「【００１４】
　
本発明では，不純物を注入するときのマスクの構造を講ずることにより，高い移動度および耐圧を有する半導体素子およびその製造方法を提供することを目的とする
【課題を解決するための手段】
【００１５】
　本発明の半導体素子の製造方法は，ワイドバンドギャップの半導体層を有する半導体素子の製造方法であって，上記半導体層の上方に，第１の膜を形成する工程（ａ）と，上記第１の膜の上に第２の膜を形成する工程（ｂ）と，上記第１の膜よりも上記第２の膜のエッチング速度が大きい条件でエッチングを行うことにより，上記第２の膜をパターニングして上側マスクを形成し，上記第１の膜のうちの一部を暴露する工程（ｃ）と，上記工程（ｃ）の後に，上記上側マスクをエッチングマスクとして上記第１の膜をパターニングして下側マスクを形成する工程（ｄ）と，上記工程（ｄ）の後に，上記半導体層に不純物を注入することにより，不純物注入領域を形成する工程（ｅ）とを備える。
【００１６】
　これにより，工程（ｃ）では，第１の膜がエッチングストッパーとなるため，半導体層のオーバーエッチングが進行しない。したがって，この方法によって製造された半導体素子では，半導体層の上面において，不純物非注入領域が全域に亘って不純物注入領域よりも低くならず，移動度の低下が抑制される。また，不純物非注入領域と不純物注入領域との境界に局所的な凹部も形成されないため，
電界集中による耐圧の低下が抑制され，ゲート絶縁膜の絶縁不良も改善することができる
【００１７】
　なお，
工程（ｃ）で，第１の膜がエッチングストッパーとして十分に機能するためには，第１の膜に対する第２の膜のエッチング速度の割合（選択比）は５以上であることが好ましく，理想的には１０以上（すなわち，第１の膜がほとんどエッチングされない選択比）であることが好ましい
　【００１８】
　またこの場合，第１の膜がエッチングストッパーとして働くため，エッチング条件（ガス，圧力，パワー，時間など）の選択の幅が拡がり，下地の半導体層のダメージを気にすることなく高速エッチングする等の条件も選択することができる。
【００１９】
　さらに，第１の膜を設けることで，ドライエッチングの際に半導体層に付着した有機物等の汚染物を，第１の膜を除去する際にリフトオフ効果で除去することができる。
【００２０】
　なお，上記の不純物注入領域とは，工程（ｅ）で注入された不純物を含む領域のことをいう。そして，上記の不純物非注入領域とは，工程（ｅ）で注入された不純物を含まない領域のことであり，不純物非注入領域に工程（ｅ）以外で注入された不純物が含まれていてもよい。
【００２１】
　上記工程（ｅ）の後に，上記半導体層の上に残存する上記上側マスクおよび上記下側マスクを除去する工程（ｆ）と，上記不純物注入領域に注入された上記不純物を活性化する工程（ｇ）とをさらに備えていてもよい。
【００２２】
　上記第１および第２の膜は互いに異なる膜であって，金属，炭素を含む膜，絶縁体または半導体からなる膜から選択されることが好ましい。
【００２３】
　
上記工程（ａ）では，上記半導体層に接し，炭素を含む膜からなる第１の膜を形成し，上記工程（ｅ）の後に，上記半導体層の上に残存する上記上側マスクを除去して上記下側マスクのうちの少なくとも一部を残存させる工程（ｈ）と，上記工程（ｈ）の後に，上記半導体層に対して熱処理を行う工程（ｉ）とをさらに備えていてもよい
この場合には，工程（ｉ）において，炭素を含む下側マスクがキャップ層として半導体層を保護するため，高温の熱処理を行っても半導体層の表面荒れを抑制することができる。これにより，例えば１５００℃以上の高温の熱処理が可能となる
「【００８２】
　（第２の実施形態）
　本実施形態では，第１の実施形態における保護膜を省略した形態について説明する。
【００８３】
　図４（ａ）〜（ｄ）および図５（ａ）〜（ｄ）は，第２の実施形態における半導体素子の製造方法を示す断面図である。
ここでは，炭化珪素層１２に不純物注入を行ってｐ型ウェル領域１３を形成する工程について説明する
【００８４】
　まず，図４（ａ）に示す
炭化珪素層１２を準備する
この炭化珪素層１２の上に，図４（ｂ）に示す工程で，第１の膜２６および第２の膜２７を堆積する。第１の膜２６はアルミニウムであり，その膜厚は約１００ｎｍである。第２の膜２７はＳｉＯ２ 膜であり，その膜厚は約２μｍである
【００８５】
　次に，図４（ｃ）に示す工程で，
第２の膜２７の上にフォトレジスト２８を塗布し，図４（ｄ）に示す工程でフォトレジスト２８に対して露光を行ってパターニングし，１０μｍ以下の幅にする
【００８６】
　次に，図５（ａ）に示す工程で，
フォトレジスト２８をマスクとしてＲＩＥによるドライエッチングを行う。ドライエッチングは，例えばＣＨＦ３とＯ２の混合ガスを導入して反応室内を０．６Ｐａの圧力に保ち，プラズマを発生させて行う。このとき，フォトレジスト２８は若干エッチングされるが，完全に除去されてしまわないように厚さをあらかじめ調整しておく。第２の膜２７であるＳｉＯ２膜はフォトレジスト２８がマスクとなってパターニングされる。ここで，第１の膜２６であるアルミニウムは，ＣＨＦ３とＯ２の混合ガスによるプラズマに対して耐性を有し，ほとんどエッチングされない。したがって，従来の半導体素子の製造方法に見られたようなオーバーエッチングや凸部が発生しない。
【００８７】
　次に，図５（ｂ）に示す工程で，フォトレジスト２８を除去した後に，第２の膜２７をマスクとしてウェットエッチングを行うことにより，第１の膜２６をパターニングする。
【００８８】
　次に，図５（ｃ）に示す工程で，
第２の膜２７および第１の膜２６をマスクとして４００度の温度で不純物注入を行うことにより，後にｐ型ウェル領域となる深さ８００ｎｍの不純物注入領域２９を形成する。炭化珪素への不純物注入は，不純物注入領域の結晶性を向上させるために室温ではなく炭化珪素を加熱した状態で行うのが好ましい。ここでは第１の膜２６としてアルミニウムを用いているので，アルミニウムが溶融しない温度まで基板を加熱することができる。
【００８９】
　次に，図５（ｄ）に示す工程で，炭化珪素層１２の上の第１の膜２６，第２の膜２７をすべて除去する。これらはすべてバッファードフッ酸で除去可能である。
【００９０】
　この後，高温活性化アニール（例えば１７００℃）により，注入された不純物が活性化されて，ｐ型ウェル領域（図示せず）が形成され，不純物注入領域と不純物非注入領域の界面２Ａに段差のない炭化珪素層１２の表面が得られる。
【００９１】
　本実施形態では，不純物注入領域と不純物非注入領域との間の段差が小さくなり，不純物注入領域の下端部の深さも浅くなるので，移動度の低下および耐圧の低下を抑制することができる。また，ゲート絶縁膜の絶縁不良も防止することができる。
【００９２】
　
なお，本実施形態では，第１の膜２６としてアルミニウムを選択したが，炭素を含む膜を選択してもよい。例えば，炭素を含む膜として，スパッタ法，ＣＶＤ法などにより堆積されたカーボン膜（またはグラファイト膜，ダイヤモンドライクカーボン膜）を選択する
この場合
第１の膜２６をパターニングする図５（ｂ）に示す工程は行わず，図５（ａ）に示す工程の後に，フォトレジスト２８を除去して，図５（ｃ）に示す工程で，第１の膜２６を残したままで，不純物注入を行ってもよい
また，その後，第２の膜２７を除去し，第１の膜２６を残したまま，高温活性化アニール（例えば１７００℃）を行ってもよい。これにより，注入された不純物が活性化されると同時に，高温アニールによる表面荒れが抑制できる
高温活性化アニール後に，例えば酸素プラズマ雰囲気に暴露することで，この第１の膜２６は容易に除去できる
また，本実施形態では，第１の膜２６として，クロムまたはニクロムを選択してもよい
【００９３】
　なお，本実施形態では，第２の膜２７は，ＳｉＯ２膜等の絶縁体であってもよいし，ポリシリコン膜またはアモルファスシリコン膜などの半導体であってもよい。
【００９４】
（その他の実施形態）
　なお，
上述の説明では，半導体素子として蓄積型縦型ＭＯＳＦＥＴを用いて説明した
　したがって，上記引用文献１には，引用文献１の請求項１，３，４，９を引用する請求項１０に係る発明の実施例に相当すると解される「第２の実施形態」として，次の発明（以下「引用発明１」という。）が記載されていると認められる。
「炭化珪素層１２に不純物注入を行って，蓄積型縦型ＭＯＳＦＥＴのｐ型ウェル領域１３を形成する方法であって，
（１）炭化珪素層１２を準備する工程と，
（２）前記この炭化珪素層１２の上に，第１の膜２６を堆積する工程であって，前記第１の膜２６として，スパッタ法，ＣＶＤ法などにより堆積されたカーボン膜，またはグラファイト膜，ダイヤモンドライクカーボン膜から選択される炭素を含む膜を選択してもよい工程と，
（３）前記第１の膜２６の上に，第２の膜２７を堆積する工程であって，前記第２の膜２７はＳｉＯ２ 膜であり，その膜厚は約２μｍである工程と，
（４）前記第２の膜２７の上にフォトレジスト２８を塗布し，前記フォトレジスト２８に対して露光を行ってパターニングし，１０μｍ以下の幅にする工程と，
（５）前記フォトレジスト２８をマスクとしてＲＩＥによるドライエッチングを行う工程であって，前記ドライエッチングは，フォトレジスト２８を若干エッチングするが，完全に除去しないようにあらかじめ調整したものであり，前記第２の膜２７であるＳｉＯ２膜はフォトレジスト２８がマスクとなってパターニングされるが，前記第１の膜２６は，ほとんどエッチングされず，したがって，従来の半導体素子の製造方法に見られたようなオーバーエッチングや凸部が発生しない工程と，
（６）前記フォトレジスト２８を除去する工程と，
（７）前記第１の膜２６を残したままで，第２の膜２７をマスクとして，４００度の温度で不純物注入を行うことにより，後にｐ型ウェル領域となる深さ８００ｎｍの不純物注入領域２９を形成する工程であって，前記炭化珪素への不純物注入は，不純物注入領域の結晶性を向上させるために室温ではなく炭化珪素を加熱した状態で行うのが好ましい工程と，
（８）前記第２の膜２７を除去し，前記第１の膜２６を残したまま，高温活性化アニール（例えば１７００℃）を行ってもよい工程であって，これにより，注入された不純物が活性化されると同時に，高温アニールによる表面荒れが抑制できる工程と，
（９）高温活性化アニール後に，例えば酸素プラズマ雰囲気に暴露することで，この第１の膜２６は容易に除去できる工程と，
　を含む，電界集中による耐圧の低下が抑制され，ゲート絶縁膜の絶縁不良も改善することができる方法。」
２．引用文献２について
　原査定の拒絶の理由に引用された引用文献２（国際公開第２０１２／０８６２５７号）には，図面とともに次の事項が記載されている。
「［００２４］　図３に示すように，エピタキシャル基板９０の表面ＳＯ上にエッチングストップ層５０が形成される。好ましくは，エッチングストップ層５０の材料は，後述するマスク層３１（図４）の材料と異なる。
好ましくはエッチングストップ層５０は窒化珪素層
　したがって，上記引用文献２には，以下の技術的事項が記載されていると認められる。
・エッチングストップ層として，窒化珪素層を用いること。
３．引用文献３について
　周知技術を示す文献として前置報告書に引用された引用文献３（特開平８−２３６７６７号公報）には，図面とともに次の事項が記載されている。
「【００９５】
（第３の実施形態）
　次に，第３の実施形態について，図１０（ａ）〜（ｇ）を参照しながら説明する。図１０（ａ）〜（ｇ）は，本実施形態における半導体装置の製造工程を示す断面図である。
【００９６】
　まず，図１０（ａ）に示すように，
半導体基板１０の表面を酸化して厚さ２０ｎｍのシリコン酸化膜１３ｘを形成し，次に，厚さ３００ｎｍのシリコン窒化膜１４ｘ（エッチングストッパ膜）を堆積する。続いて，図１０（ｂ）に示すように，素子分離を形成しようとする領域を開口したフォトレジスト膜ＦＲ１２を形成した後，フォトレジスト膜ＦＲ１２をマスクとして，シリコン窒化膜１４ｘ，シリコン酸化膜１３ｘ及び半導体基板１０を順次エッチングし，半導体基板１０に深さ約３００ｎｍの溝を形成する
【００９７】
　
次に，図１０（ｃ）に示すように，ＣＶＤ法により基板上に厚さ約１μｍのシリコン酸化膜を堆積し，その上にフォトレジストを塗布した後，フォトレジスト膜及びシリコン酸化膜をシリコン窒化膜１４ｘが露出するまでエッチバックして，基板表面を平坦にする
【００９８】
　続いて，図１０（ｄ）に示すように，活性領域上に残存するシリコン窒化膜１４ｘを除去した後，ｎチャネルＭＯＳトランジスタ形成領域Ｒｎを覆うフォトレジスト膜ＦＲ１３を形成し，リンイオン（Ｐ+ ）の注入を行った後，図１０（ｅ）に示すように，ｐチャネルＭＯＳトランジスタ形成領域Ｒｐを覆うフォトレジスト膜ＦＲ１４を形成し，ボロンイオン（Ｂ+ ）の注入を行う。その結果，半導体基板１０の表面付近の領域に，不純物濃度がしきい値制御レベルに調整されたｎウェル１１とｐウェル１２とが形成される。
【００９９】
　次に，図１０（ｆ）に示すように，シリコン酸化膜１３ｘを除去した後，基板全面を酸化して厚さ１０ｎｍのシリコン酸化膜１５ｘを形成し，その上に厚さ３００ｎｍのポリシリコン膜１６ｘ（第１のゲート用導電膜）を堆積する。
【０１００】
　次に，図１０（ｇ）に示すように，ポリシリコン膜１６ｘの上にフォトレジストを塗布して，フォトレジスト膜とポリシリコン膜とを素子分離１７の表面が露出するまでエッチバックして，基板表面を平坦にする。
【０１０１】
　その後の工程は，図示を省略するが，上記第１の実施形態における図７（ｆ）〜図９（ｅ）に示す工程と同様の工程を実施する。
【０１０２】
　本実施形態によっても，上記第２の実施形態と同様に，ゲート電極の長さのばらつきを従来方法に比べて飛躍的に低減することができる。また，ソース・ドレイン領域の占有面積を大幅に低減することができ，かつマスク合わせずれに対する余計なマージンをとる必要がない。
【０１０３】
　特に，本実施形態では，第２の実施形態に比べ，素子分離１７の形成をゲート酸化工程やゲート電極形成工程よりも先に行うので，素子分離１７の形成に伴うゲート絶縁膜へのダメージを回避でき，かつ熱履歴によるデバイス特性に対する悪影響を抑制することができる。
【０１０４】
　なお，
本実施形態では，溝型素子分離１７を形成する際のエッチングストッパとしてシリコン窒化膜１４ｘを用いたが
エッチングストッパとして機能し，かつそれを除去する際に素子分離１７及び下地のシリコン酸化膜１３ｘがエッチングされ難い材料からなる膜つまりシリコン酸化膜に対するにエッチング選択比の高い膜であればよい
例えばポリシリコン膜，アモルファスシリコン膜，高融点金属膜，高融点金属化合物膜，ＰＳＧ膜，ＢＰＳＧ膜などをエッチングストッパ膜として用いることができる
　したがって，上記引用文献３には，以下の技術的事項が記載されていると認められる。
・半導体基板の表面を酸化してシリコン酸化膜１３ｘを形成し，次に，シリコン窒化膜（エッチングストッパ膜）を堆積し，続いて，素子分離を形成しようとする領域を開口したフォトレジスト膜を形成した後，フォトレジスト膜をマスクとして，シリコン窒化膜，シリコン酸化膜１３ｘ及び半導体基板を順次エッチングし，半導体基板に溝を形成し，その後，ＣＶＤ法により基板上にシリコン酸化膜を堆積し，その上にフォトレジストを塗布した後，前記フォトレジスト膜及び前記シリコン酸化膜を，前記シリコン窒化膜が露出するまでエッチバックして，基板表面を平坦にする工程を含む溝型素子分離を形成する際の前記エッチングストッパ膜は，前記シリコン窒化膜に限られず，エッチングストッパとして機能し，かつそれを除去する際に素子分離及び下地のシリコン酸化膜１３ｘがエッチングされ難い材料からなる膜つまりシリコン酸化膜に対するにエッチング選択比の高い膜であればよいことから，例えばポリシリコン膜，アモルファスシリコン膜，高融点金属膜，高融点金属化合物膜，ＰＳＧ膜，ＢＰＳＧ膜などを用いることができること。
第４　対比・判断
　ア　対比
　本願発明１と引用発明１とを対比すると，次のことがいえる。
　技術常識に照らして，引用発明１の「第１の膜２６を残したままで，第２の膜２７をマスクとして」行う「不純物注入」は，イオン注入を用いた「不純物注入」と解される。
　そして，「カーボン膜，またはグラファイト膜，ダイヤモンドライクカーボン膜から選択される炭素を含む膜」及び「ＳｉＯ２ 膜」は，いずれも，「非金属耐熱性下層膜」であって，かつ，互いに「異なる材料」といえる。
　そうすると，引用発明１の「カーボン膜，またはグラファイト膜，ダイヤモンドライクカーボン膜から選択される炭素を含む膜を選択し」た「第１の膜２６」，及び「ＳｉＯ２ 膜であ」る「第２の膜２７」は，それぞれ，本願発明１の「不純物元素のイオン注入マスクとなる非金属耐熱性下層膜」及び「下層膜とは異なる材料からなる不純物元素のイオン注入マスクとなる非金属耐熱性上層膜」に相当する。
　さらに，引用発明１が，「炭化珪素層１２に不純物注入を行って，蓄積型縦型ＭＯＳＦＥＴのｐ型ウェル領域１３を形成する方法であって，」「電界集中による耐圧の低下が抑制され，ゲート絶縁膜の絶縁不良も改善することができる方法」であることから，前記「第１の膜２６」が，「炭化珪素半導体基板表面のゲート絶縁膜形成領域に」形成されることは明らかである。
　してみれば，引用発明１の「（２）前記この炭化珪素層１２の上に，第１の膜２６を堆積する工程であって，前記第１の膜２６として，例えば，スパッタ法，ＣＶＤ法などにより堆積されたカーボン膜，またはグラファイト膜，ダイヤモンドライクカーボン膜から選択される炭素を含む膜を選択してもよい工程」と，「（３）前記第１の膜２６の上に，第２の膜２７を堆積する工程であって，前記第２の膜２７はＳｉＯ２ 膜であり，その膜厚は約２μｍである工程」は，それぞれ，本願発明１の「炭化珪素半導体基板表面のゲート絶縁膜形成領域に不純物元素のイオン注入マスクとなる非金属耐熱性下層膜を形成する工程」，及び，「該下層膜上に，該下層膜とは異なる材料からなる不純物元素のイオン注入マスクとなる非金属耐熱性上層膜を積層する工程」に相当する。
　引用発明１の「前記第１の膜２６の上に，第２の膜２７を堆積する工程であって，前記第２の膜２７はＳｉＯ２ 膜であり，その膜厚は約２μｍである工程」は，本願発明１の「前記上層膜を積層する工程は，該上層膜を不純物注入をする際に注入阻止できる厚さに形成し」に相当する。
　本願明細書の「【００２３】・・・
このエッチング条件により，上層膜１３は全面すべてエッチアウトされ，下層膜１２は完全に除去されずに厚さの一部が残る
Ｌ１’＝Ｌ１−（Ｒａ×Ｔａ／Ｓａ）＞０　　　（２）となる
上層膜１３を全面除去する
炭化珪素半導体基板が露出することを防ぐことができる
Ｌ１’＞（Ｒｂ×Ｔｂ／Ｓｂ）　　　（３）
前記(２)式と（３）式から，【００２９】【数４】Ｌ１＞（Ｒａ×Ｔａ／Ｓａ）+（Ｒｂ×Ｔｂ／Ｓｂ）　　　（１）が得られる
　本願発明１の「前記不純物注入用開口部をエッチングで形成する工程におけるエッチング条件が，上層膜／下層膜のエッチングレート選択比Ｓａ，上層膜のエッチングレートＲａ，下層膜の厚さＬ１，オーバーエッチング時間Ｔａとし，不純物注入後に，前記上層膜を除去する際の条件が，上層膜／下層膜のエッチングレート選択比Ｓｂ，上層膜のエッチングレートＲｂ，エッチング時間Ｔｂとした時，[数１]Ｌ１＞（Ｒａ×Ｔａ／Ｓａ）+（Ｒｂ×Ｔｂ／Ｓｂ）を満たすこと」との条件は，
（ａ）不純物注入用開口部をエッチングで形成する工程におけるエッチング条件が，上層膜１３は全面すべてエッチアウトされ，下層膜１２は完全に除去されずに厚さの一部が残るものであり，
（ｂ）不純物注入後に，前記上層膜を除去する際のエッチング条件が，炭化珪素半導体基板が露出することを防ぐことができ，かつ，上層膜１３を全面除去するものである，
　場合に満たされるものと解される。
　そして，引用発明１の「（５）前記フォトレジスト２８をマスクとしてＲＩＥによるドライエッチングを行う工程であって，前記ドライエッチングは，フォトレジスト２８を若干エッチングするが，完全に除去しないようにあらかじめ調整したものであり，前記第２の膜２７であるＳｉＯ２膜はフォトレジスト２８がマスクとなってパターニングされるが，前記第１の膜２６は，ほとんどエッチングされず，したがって，従来の半導体素子の製造方法に見られたようなオーバーエッチングや凸部が発生しない工程」は，前記「上層膜１３は全面すべてエッチアウトされ，下層膜１２は完全に除去されずに厚さの一部が残る」エッチング条件で不純物注入用開口部をエッチングで形成する工程に相当し，さらに，引用発明１の「（８）前記第２の膜２７を除去し，前記第１の膜２６を残したまま」は，前記「炭化珪素半導体基板が露出することを防ぐことができ，かつ，上層膜１３を全面除去する」エッチング条件による，不純物注入後の前記上層膜を除去する工程に相当する。
　してみれば，引用発明１のエッチング条件は，本願発明１の「前記不純物注入用開口部をエッチングで形成する工程におけるエッチング条件が，上層膜／下層膜のエッチングレート選択比Ｓａ，上層膜のエッチングレートＲａ，下層膜の厚さＬ１，オーバーエッチング時間Ｔａとし，不純物注入後に，前記上層膜を除去する際の条件が，上層膜／下層膜のエッチングレート選択比Ｓｂ，上層膜のエッチングレートＲｂ，エッチング時間Ｔｂとした時，[数１]Ｌ１＞（Ｒａ×Ｔａ／Ｓａ）+（Ｒｂ×Ｔｂ／Ｓｂ）を満たすこと」を満たす。
　したがって，本願発明１と引用発明１との間には，次の一致点，相違点があるといえる。
（一致点）
「炭化珪素半導体基板表面のゲート絶縁膜形成領域に不純物元素のイオン注入マスクとなる非金属耐熱性下層膜を形成する工程と，該下層膜上に，該下層膜とは異なる材料からなる不純物元素のイオン注入マスクとなる非金属耐熱性上層膜を積層する工程と，該上層膜の所要の位置に不純物注入用開口部をエッチングで形成する工程と，上層膜を不純物注入マスクとして不純物注入を行い，前記炭化珪素半導体基板に不純物注入領域を形成する工程と，前記上層膜を全面除去する工程を備える炭化珪素ＭＯＳ型半導体装置の製造方法において，
前記上層膜を積層する工程は，該上層膜を不純物注入をする際に注入阻止できる厚さに形成し，前記不純物注入用開口部をエッチングで形成する工程は，該開口部の上層膜を完全に除去し，下層膜が完全に除去されずに厚さの一部が残り，該下層膜越しに不純物注入できる下層膜の厚さとし，
前記不純物注入用開口部をエッチングで形成する工程におけるエッチング条件が，上層膜／下層膜のエッチングレート選択比Ｓａ，上層膜のエッチングレートＲａ，下層膜の厚さＬ１，オーバーエッチング時間Ｔａとし，
不純物注入後に，前記上層膜を除去する際の条件が
上層膜／下層膜のエッチングレート選択比Ｓｂ，上層膜のエッチングレートＲｂ，エッチング時間Ｔｂとした時，
　　[数１]
Ｌ１＞（Ｒａ×Ｔａ／Ｓａ）+（Ｒｂ×Ｔｂ／Ｓｂ）
を満たす炭化珪素ＭＯＳ型半導体装置の製造方法。」
（相違点）
　上層膜／下層膜である積層膜が，本願発明１では「ポリシリコン膜／ＰＳＧ膜，ポリシリコン膜／ＢＰＳＧ膜，シリコン酸化膜／ＰＳＧ膜，シリコン酸化膜／ＢＰＳＧ膜，シリコン窒化膜／ＰＳＧ膜，シリコン窒化膜／ＢＰＳＧ膜，シリコン膜／ＰＳＧ膜，シリコン膜／ＢＰＳＧ膜から選ばれるいずれかの積層膜」であるのに対して，引用発明１は，「ＳｉＯ２ 膜」／「スパッタ法，ＣＶＤ法などにより堆積されたカーボン膜，またはグラファイト膜，ダイヤモンドライクカーボン膜から選択される炭素を含む膜」である点。
　イ　相違点についての判断
（ア）上記第３の３．のとおり，引用文献３には，半導体基板の表面を酸化してシリコン酸化膜１３ｘを形成し，次に，シリコン窒化膜（エッチングストッパ膜）を堆積し，続いて，素子分離を形成しようとする領域を開口したフォトレジスト膜を形成した後，フォトレジスト膜をマスクとして，シリコン窒化膜，シリコン酸化膜１３ｘ及び半導体基板を順次エッチングし，半導体基板に溝を形成し，その後，ＣＶＤ法により基板上にシリコン酸化膜を堆積し，その上にフォトレジストを塗布した後，前記フォトレジスト膜及び前記シリコン酸化膜を，前記シリコン窒化膜が露出するまでエッチバックして，基板表面を平坦にする工程を含む溝型素子分離を形成する際の前記エッチングストッパ膜は，前記シリコン窒化膜に限られず，エッチングストッパとして機能し，かつそれを除去する際に素子分離及び下地のシリコン酸化膜１３ｘがエッチングされ難い材料からなる膜つまりシリコン酸化膜に対するエッチング選択比の高い膜であればよいことから，例えばポリシリコン膜，アモルファスシリコン膜，高融点金属膜，高融点金属化合物膜，ＰＳＧ膜，ＢＰＳＧ膜などを用いることができるとする技術的事項が記載されている。
　
　そうすると，引用文献３に記載された技術的事項において，「ＰＳＧ膜，ＢＰＳＧ膜」は，「エッチングストッパとして機能し，かつそれを除去する際に素子分離及び下地のシリコン酸化膜１３ｘがエッチングされ難い材料からなる膜」であるとの理由から選択されていることが理解できる。
　
　一方，引用発明１の「第１の膜２６」は，「炭化珪素層１２」の上に堆積されるものであって，当該「炭化珪素層」と，「シリコン酸化膜」とが，異なるエッチング特性を有することは自明な事項である。
　そうすると，引用発明１の「炭化珪素層１２」の上に堆積される「第１の膜２６」の材料として，引用文献３において，「エッチングストッパとして機能し，かつそれを除去する際に素子分離及び下地のシリコン酸化膜１３ｘがエッチングされ難い材料からなる膜」との理由で選択された「ＰＳＧ膜，ＢＰＳＧ膜」を用いる理由は見い出せない。
　したがって，引用発明１に，引用文献３に記載された技術的事項を組み合わせる動機付けが存在しないから，本願発明１は，引用発明１と引用文献３に記載された技術的事項から容易に発明をすることができたとは認められない。
（イ）さらに，本願の発明の詳細な説明の「【００１３】しかしながら，炭化珪素半導体を用いたＭＯＳＦＥＴでは，ソースやチャネル領域形成のための不純物注入後にゲート酸化膜の形成工程を行うプロセスとすることがある。炭化珪素半導体基板に不純物元素をイオン注入する際には，前述のように，結晶へのダメージを少なくするために基板を高温状態にすることが好ましいとされている。高温で不純物注入後にゲート酸化膜を形成する場合，
前記特許文献１に記載の方法を用いるとニッケル膜と接触する炭化珪素半導体基板面がシリサイド化しているおそれが高い。前記シリサイド化した基板面にはニッケル金属イオンが炭化珪素基板内に侵入しているので，ＭＯＳ型半導体装置を製造する場合は，前記シリサイド面にゲート酸化膜を形成すると，ゲートチャネルの特性に悪影響を及ぼすため，ニッケル膜をストッパー膜として用いる前述の方法の採用は困難である
本発明の目的は
金属イオンの侵入がなく
　他方，引用文献３に記載された「エッチングストッパ膜は，前記シリコン窒化膜に限られず，・・・例えばポリシリコン膜，アモルファスシリコン膜，高融点金属膜，高融点金属化合物膜，ＰＳＧ膜，ＢＰＳＧ膜などを用いることができる」との技術的事項は，エッチングストッパ膜として，ニッケル膜等の金属を含む「高融点金属膜，高融点金属化合物膜」を包含する材料群を選択肢として提示するものである。
　そして，引用文献３に記載された技術的事項を，引用発明１に適用する場合に，エッチングストッパ膜として，引用文献３に記載された「シリコン窒化膜」及び「ポリシリコン膜，アモルファスシリコン膜，高融点金属膜，高融点金属化合物膜，ＰＳＧ膜，ＢＰＳＧ膜など」の中から，「ＰＳＧ膜，ＢＰＳＧ膜」を選択した場合の，金属イオンの侵入がなく，ゲートチャネルの特性に悪影響が及ばない炭化珪素ＭＯＳ型半導体装置の製造方法が提供されるという効果は，引用文献１及び引用文献３の記載からは予測することができない。
　したがって，本願発明１は，引用発明１と引用文献３に記載された技術的事項から容易に発明をすることができたとは認められない。
（ウ）しかも，引用発明１において，上層膜／下層膜である積層膜として，「ＳｉＯ２ 膜」／「スパッタ法，ＣＶＤ法などにより堆積されたカーボン膜，またはグラファイト膜，ダイヤモンドライクカーボン膜から選択される炭素を含む膜」を用いるのは，「なお，工程（ｃ）で，第１の膜がエッチングストッパーとして十分に機能するためには，第１の膜に対する第２の膜のエッチング速度の割合（選択比）は５以上であることが好ましく，理想的には１０以上（すなわち，第１の膜がほとんどエッチングされない選択比）であることが好ましい。」（【００１７】），及び「炭素を含む下側マスクがキャップ層として半導体層を保護するため，高温の熱処理を行っても半導体層の表面荒れを抑制することができる。これにより，例えば１５００℃以上の高温の熱処理が可能となる。」（【００２３】）ことを理由とするものである。
　してみれば，引用発明１の前記上層膜／下層膜である積層膜の下層膜として，前記「炭素を含む膜」に替えて，これらの特性を備えない「ＰＳＧ膜，ＢＰＳＧ膜」を用いることには，阻害事由があるといえる。
　したがって，本願発明１は，引用発明１と引用文献３に記載された技術的事項から容易に発明をすることができたとは認められない。
　また，相違点１に係る構成は，上記引用文献２には記載されていない。
　
　したがって，本願発明１は，当業者であっても引用発明，引用文献２，３に記載された技術的事項に基づいて容易に発明できたものであるとはいえない。
第５　原査定の概要及び原査定についての判断
　原査定は，請求項１に係る発明は，引用文献１に記載された発明及び引用文献２に記載された技術に基づいて，当業者であれば容易になし得たものであるから，特許法第２９条第２項の規定により特許を受けることができないというものである。
　しかしながら，平成３０年６月１８日付け手続補正により補正された請求項１は，
「前記非金属耐熱性下層膜と前記非金属耐熱性上層膜の積層膜を上層膜／下層膜として，ポリシリコン膜／ＰＳＧ膜，ポリシリコン膜／ＢＰＳＧ膜，シリコン酸化膜／ＰＳＧ膜，シリコン酸化膜／ＢＰＳＧ膜，シリコン窒化膜／ＰＳＧ膜，シリコン窒化膜／ＢＰＳＧ膜，シリコン膜／ＰＳＧ膜，シリコン膜／ＢＰＳＧ膜から選ばれるいずれかの積層膜とし」という構成を有するものとなっており，上記のとおり，本願発明１は，上記引用文献１に記載された発明及び上記引用文献２に記載された技術的事項に基づいて，当業者が容易に発明できたものではない。したがって，原査定を維持することはできない。
第６　当審拒絶理由について
　特許法第３６条第６項第２号について
　当審では，「請求項１の後段に，『不純物注入後に，前記上層膜を除去する際の条件が』とある。一方，請求項１の前段の記載である，『・・・工程と，・・・工程と，・・・工程と，・・・工程を備える炭化珪素ＭＯＳ型半導体装置の製造方法において，』には，『不純物注入後に，前記上層膜を除去する』工程が含まれていない。すなわち，『炭化珪素ＭＯＳ型半導体装置の製造方法』と，『不純物注入後に，前記上層膜を除去する』ことの関係が不明瞭である。」との拒絶の理由を通知しているが，平成３０年６月１８日付けの補正において，この拒絶の理由は解消した。
第７　むすび
　以上のとおり，本願発明１は，当業者が引用発明１及び引用文献２，３に記載された技術的事項に基づいて容易に発明をすることができたものではない。
　したがって，原査定の理由によっては，本願を拒絶することはできない。
　また，他に本願を拒絶すべき理由を発見しない。
　よって，結論のとおり審決する。