(57)【要約】  従来のＡ／Ｄ変換器では、動作させるためには外部入力動作クロック信号が必要となり、外部入力動作クロックの特性よりＡ／Ｄ変換器の性能が決まってしまっていた。  Ａ／Ｄ変換器（１００）の内部に動作クロックを自動生成するクロック生成回路（１０４）を設けることにより、外部入力動作クロックを必要としないＡ／Ｄ変換器の構成とする。さらに、Ａ／Ｄ変換器の構成要素の動作時間を検出する回路を設け、Ａ／Ｄ変換器が最適に動作するクロックを生成することにより高速動作、低消費電力を可能にする。
2008020567.tif 000002
【特許請求の範囲】
【請求項１】
アナログ入力信号をデジタル出力信号に変換するときの比較対象となる参照電圧を生成する参照電圧生成回路と、
前記アナログ入力信号と前記参照電圧とを比較する比較回路と、
該比較回路の出力結果に基づき、前記アナログ入力信号に対応するデジタル出力信号を出力するロジック回路と、
該Ａ／Ｄ変換器の動作を開始させるためのスタート信号をトリガとして、前記比較回路および前記ロジック回路に供給する動作クロック信号を生成するクロック生成回路とを備えた、
ことを特徴とするＡ／Ｄ変換器。
【請求項２】
請求項１に記載のＡ／Ｄ変換器において、
前記クロック生成回路は、前記スタート信号を遅延させる遅延回路を有し、該遅延回路の出力信号を帰還させて、前記動作クロック信号を生成する、
ことを特徴とするＡ／Ｄ変換器。
【請求項３】
請求項２に記載のＡ／Ｄ変換器において、
前記クロック生成回路は、前記遅延回路の入力信号と前記遅延回路の出力信号とを位相比較し、その出力を前記遅延回路に該遅延回路の遅延量を制御する制御信号として供給する位相比較器を、さらに有する、
ことを特徴とするＡ／Ｄ変換器。
【請求項４】
請求項２または３に記載のＡ／Ｄ変換器において、
前記クロック生成回路における前記遅延回路は、その遅延時間が可変である、
ことを特徴とするＡ／Ｄ変換器。
【請求項５】
請求項１ないし４のいずれかに記載のＡ／Ｄ変換器において、
前記クロック生成回路は、
該Ａ／Ｄ変換器の構成要素である前記参照電圧生成回路，前記比較回路，前記ロジック回路のいずれかの回路の動作時間を検出する動作時間検出回路を有し、該検出した動作時間に応じて前記動作クロック信号を生成する、
ことを特徴とするＡ／Ｄ変換器。
【請求項６】
請求項５に記載のＡ／Ｄ変換器において、
前記動作時間が検出される回路の動作時間は、前記比較回路の比較動作時間であり、
該検出した比較動作時間に応じて前記動作クロックを生成する、
ことを特徴とするＡ／Ｄ変換器。
【請求項７】
請求項５に記載のＡ／Ｄ変換器において、
前記動作時間を検出する回路の動作時間は、前記比較回路の初期化時間であり、
該検出した初期化時間に応じて前記動作クロックを生成する、
ことを特徴とするＡ／Ｄ変換器。
【請求項８】
請求項５に記載のＡ／Ｄ変換器において、
前記動作時間が検出される回路の動作時間は、前記ロジック回路の符号化時間であり、
該検出した符号化時間に応じて前記動作クロックを生成する、
ことを特徴とするＡ／Ｄ変換器。
【請求項９】
請求項５に記載のＡ／Ｄ変換器において、
前記動作時間が検出される回路の動作時間は、前記ロジック回路の初期化時間であり、
該検出した初期化時間に応じて前記動作クロックを生成する、
ことを特徴とするＡ／Ｄ変換器。
【請求項１０】
請求項５に記載のＡ／Ｄ変換器において、
前記動作時間が検出される回路の動作時間は、前記比較回路の比較動作時間と初期化時間との和の時間であり、
該検出した和の時間に応じて前記動作クロックを生成する、
ことを特徴とするＡ／Ｄ変換器。
【請求項１１】
請求項５に記載のＡ／Ｄ変換器において、
前記動作時間が検出される回路の動作時間は、前記ロジック回路の符号化時間と初期化時間との和の時間であり、
該検出した和の時間に応じて前記動作クロックを生成する、
ことを特徴とするＡ／Ｄ変換器。
【請求項１２】
請求項５に記載のＡ／Ｄ変換器において、
前記動作時間が検出される回路の動作時間は、前記比較回路の比較時間と前記ロジック回路の符号化時間との和の時間であり、
該検出した和の時間に応じて動作クロックを生成する、
ことを特徴とするＡ／Ｄ変換器。
【請求項１３】
請求項５に記載のＡ／Ｄ変換器において、
前記動作時間が検出される回路の動作時間は、前記比較回路の初期化時間と前記ロジック回路の初期化時間との和の時間であり、
該検出した前記比較回路の初期化時間と前記ロジック回路の初期化時間との和の時間に応じて動作クロックを生成する、
ことを特徴とするＡ／Ｄ変換器。
【請求項１４】
請求項５に記載のＡ／Ｄ変換器において、
前記クロック生成回路は、
前記動作時間検出回路によって検出した動作時間以外の時間は、前記参照電圧生成回路，前記比較回路，前記ロジック回路のうちで、該動作時間を検出した回路の動作を停止する、
ことを特徴とするＡ／Ｄ変換器。
【請求項１５】
請求項１に記載のＡ／Ｄ変換器において、
前記スタート信号は、
該Ａ／Ｄ変換器の構成要素である回路のいずれかに供給される電源の立上りエッジである、
ことを特徴とするＡ／Ｄ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ信号をデジタル信号に変換するＡ／Ｄ変換器の改良を図ったものに関する。
【背景技術】
【０００２】
以下に、従来のＡ／Ｄ変換器について説明する。【０００３】
図２４は、従来の並列型Ａ／Ｄ変換器１２００を示す図である。【０００４】
図２４において、前記並列型Ａ／Ｄ変換器１２００は、外部入力としてアナログ入力信号ＡＩＮ、外部入力動作クロック信号ＣＫＩＮ、スタート信号ＳＴを有し、参照電圧生成回路１２０１、比較回路１２０２、ロジック回路１２０３、およびクロックバッファ回路１２０４、から構成されている。【０００５】
前記クロックバッファ回路１２０４は、互いに直列接続された複数のインバータを含み、前記外部入力動作クロック信号ＣＫＩＮを入力とし、いわゆるインバータ遅延により、即ち、この互いに直列接続された複数のインバータの初段に入力された外部入力動作クロック信号ＣＫＩＮをこれら複数のインバータにより順次遅延することにより、前記比較回路用動作クロック信号ＣＬＫ＿ＣＭＰと、前記ロジック回路用動作クロック信号ＣＬＫ＿ＥＮＣとを生成する。【０００６】
従って、外部入力動作クロック信号ＣＫＩＮと、比較回路用動作クロック信号ＣＬＫ＿ＣＭＰと、ロジック回路用動作クロック信号ＣＬＫ＿ＥＮＣとは、その周波数，振幅，デューティ，ジッタ等の信号諸元が全く同じでものある。【０００７】
但し、このロジック回路用動作クロック信号ＣＬＫ＿ＥＮＣと、前記比較回路用動作クロック信号ＣＬＫ＿ＣＭＰとは、その位相が互いに反転している。【０００８】
前記従来の並列型Ａ／Ｄ変換器の動作は、特許文献１の（実施の形態１）にて説明されている。【０００９】
図２５は、特許文献１の実施の形態１によるＡ／Ｄ変換器１２００の構成を示す図である。【００１０】
図２５に示されるように、Ａ／Ｄ変換器１２００は、参照電圧生成回路（参照電圧生成手段）１２０１、差動増幅器列（差動増幅手段）１１２、および動作回路（動作手段，比較回路）１２０２を備えている。【００１１】
このＡ／Ｄ変換器１２００は、エンコード回路（コード化手段，ロジック回路）１２０３をさらに備えていてもよい。【００１２】
参照電圧生成回路１２０１は、互いに直列に接続された分圧用の複数の抵抗Ｒ１〜Ｒｍ（ｍは２以上の整数）により複数の参照電圧ＶＲ１〜ＶＲｍ＋１を発生する。但し、参照電圧ＶＲｍ＋１は高電圧（電源電圧）印加用のノード１２０１ａと抵抗Ｒｍとに接続されたタップから得られるものであり、参照電圧ＶＲｉ（ｉ＝２，・・・，ｍ）は抵抗Ｒｉ−１と抵抗Ｒｉとの間に接続されたタップから得られるものであり、参照電圧ＶＲ１は低電圧（グランド電圧）印加用のノード１２０１ｂと抵抗Ｒ１とに接続されたタップから得られるものである。【００１３】
差動増幅器列１１２は、ｍ＋１個の差動増幅器Ａ１〜Ａｍ＋１を含み、複数の参照電圧ＶＲ１〜ＶＲｍ＋１の各々と、アナログ信号電圧入力端子１０４から入力された入力アナログ信号電圧Ａｉｎとの電圧差を増幅し、複数の出力電圧セットを生成する。【００１４】
ここで、複数の出力電圧セットのそれぞれには、相補的な非反転出力電圧と、反転出力電圧とが含まれる。【００１５】
差動増幅器Ａ１〜Ａｍ＋１からの出力電圧セットに含まれる非反転出力電圧および反転出力電圧は、動作回路（比較回路）１２０２内の比較回路Ｃｒ１〜Ｃｒｎ＋１に直接出力される。【００１６】
また、動作回路（比較回路）１２０２は、ｎ＋１個の比較回路（比較手段）Ｃｒ１〜Ｃｒｎ＋１を含み、それぞれの比較回路Ｃｒ１〜Ｃｒｎ＋１はいずれも４つの入力を有する。比較回路Ｃｒ１〜Ｃｒ４は差動増幅器Ａ１およびＡ２の非反転出力電圧および反転出力電圧を受け、比較回路Ｃｒ５〜Ｃｒ８は差動増幅器Ａ３およびＡ４の非反転出力電圧および反転出力電圧を受け、・・・、比較回路Ｃｒｎ−２〜Ｃｒｎ＋１は差動増幅器ＡｍおよびＡｍ＋１の非反転出力電圧および反転出力電圧を受ける。即ち、比較回路は４つ毎に、その両端の２つの差動増幅器から非反転出力電圧および反転出力電圧を受ける。【００１７】
動作回路（比較回路）１２０２は複数の出力電圧セットを受け取り、クロック信号に従って動作する。【００１８】
各比較回路Ｃｒ１〜Ｃｒｎ＋１は、入力トランジスタ部と正帰還部とを有している。入力トランジスタ部には、複数の出力電圧セットのうち第１の出力電圧セットと第２の出力電圧セットとが入力される。正帰還部はクロック信号に従って動作する。
エンコード回路１２０３は、比較結果（ディジタル信号）をコード化し、ディジタルデータ信号を生成する。【００１９】
このように、従来の並列型Ａ／Ｄ変換器１２００において、参照電圧生成回路１２０１は、例えば、上述のように、相互に直列に接続された複数の抵抗からなり、その直列接続体の一端に高電圧側基準電圧が、他端に低電圧側基準電圧が、それぞれ接続されることで構成される。【００２０】
そして、その抵抗同士の複数の接続点から、それぞれの分圧電圧が参照電圧として出力される。【００２１】
差動増幅器列１１２において、複数の差動増幅器は、それぞれ２つの入力端子を有し、一方の入力端子には入力アナログ信号電圧が入力され、他方の入力端子には参照電圧の１つが入力され、非反転出力電圧および反転出力電圧を出力する。【００２２】
比較回路１２０２は、その入力トランジスタ部において、差動増幅器からの非反転出力電圧および反転出力電圧に対し所定の重み付け演算を行うことによりしきい値電圧を決定し、第１の非反転出力電圧と第１の反転出力電圧との差分と、第２の非反転出力電圧と第２の反転出力電圧との差分とを比較した比較結果を正帰還部に出力する。【００２３】
正帰還部は、クロック信号が所定レベルにある場合に、入力トランジスタ部から出力される比較結果を増幅し、増幅された比較結果をディジタル信号としてエンコード回路に出力する。このディジタル信号は、例えば、比較結果によるＨレベルまたはＬレベルのディジタル信号である。【００２４】
このように、図２４に示す従来の並列型Ａ／Ｄ変換器１２００では、クロックバッファ１２０４により外部入力動作クロック信号を遅延，反転することで、比較回路用動作クロック信号ＣＬＫ＿ＣＭＰと、ロジック回路用動作クロック信号ＣＬＫ＿ＥＮＣとを生成している。【００２５】
このため、図２６に示すように、外部入力動作クロック信号ＣＫＩＮとしてデューティ５０パーセントのクロックを用いる場合、生成される前記比較回路１２０２の比較期間と、前記ロジック回路１２０３の初期化期間とが同じ期間になる。【００２６】
同様に、前記比較回路１２０２の初期化期間と、前記ロジック回路１２０３の符号化期間とが同じ期間になり、Ａ／Ｄ変換が行われる。【００２７】
このように、従来の並列型Ａ／Ｄ変換器では、比較回路用動作クロック信号ＣＬＫ＿ＣＭＰと、ロジック回路用動作クロック信号ＣＬＫ＿ＥＮＣとは、単に外部入力動作クロック信号ＣＫＩＮを分配することで生成していた。【００２８】
このため、外部入力動作クロック信号ＣＫＩＮのｄｕｔｙ、周波数、ジッタなどの特性により、Ａ／Ｄ変換器の最高動作周波数、消費電力などの性能が決まってしまっていた。【００２９】
また、動作時は必ず外部入力動作クロック信号ＣＫＩＮの供給が必要となるため、その供給用のクロックジェネレータにコストや面積を要するものであった。【００３０】
次に、図２７は、従来の逐次比較型Ａ／Ｄ変換器１３００を示す図である。【００３１】
図２７において、前記逐次比較型Ａ／Ｄ変換器１３００は、外部入力としてアナログ入力信号ＡＩＮ、外部入力動作クロック信号ＣＫＩＮ、スタート信号ＳＴを有し、参照電圧生成回路１３０１、比較回路１３０２、およびロジック回路１３０３、から構成されている。【００３２】
前記従来の逐次比較型Ａ／Ｄ変換器１３００の動作は、特許文献２の（第１の実施例）にて説明されている。【００３３】
図２８は特許文献２の第１の実施例によるＡ／Ｄ変換器１３００の構成を示す図である。【００３４】
図２８に示されるように、Ａ／Ｄ変換器１３００は、アナログ入力端子５１およびアナログ・リファレンス電源端子５２を有するとともに、制御部１と、インバータ２〜６、８および１７〜２１と、ＮＡＮＤ回路７および９〜１６と、トランスファ・ゲート２２〜３２と、コンデンサ・アレイ部を形成するコンデンサ３３〜３６と、コンパレータ１３０２と、記憶レジスタ３８とを、備えて構成されている。【００３５】
また、Ａ／Ｄ変換器１３００内の参照電圧生成回路１３０１は、トランスファ・ゲート２２〜３２と、コンデンサ３３〜３６と、インバータ２１とを備えて構成されている。【００３６】
トランスファ・ゲート２４，２６，２８，３０とコンデンサ３３，３４，３５，３６とは互いに直列接続されてグランドと比較回路１３０２の非反転入力との間に接続されている。この比較回路１３０２の非反転入力はトランスファ・ゲート３２を介してグランドに接続されている。【００３７】
また、トランスファ・ゲート２５，２７，２９，３１の一端はトランスファ・ゲート２４，２６，２８，３０とコンデンサ３３，３４，３５，３６との接続点に接続されるとともに他端は共通に接続されて、トランスファ・ゲート２２および２３を介してアナログ・リファレンス電源端子５２およびアナログ入力端子５１に接続されている。【００３８】
また、Ａ／Ｄ変換器１３００内の逐次比較ロジック回路１３０３は、制御部１と、インバータ２〜６，８，１７〜２０と、ＮＡＮＤ回路７および９〜１６とを、備えて構成されている。【００３９】
制御部１のＥＮＤはインバータ６を介してＮＡＮＤ回路７および９〜１６の一方の入力に接続されている。制御部１の制御信号Ｓ１，Ｓ２，Ｓ５，Ｓ７，Ｓ９はＮＡＮＤ回路７，９，１２，１４，１６の他方の入力に接続され、制御部１の制御信号Ｓ３，Ｓ４，Ｓ６，Ｓ８はインバータ２，３，４，５を介してＮＡＮＤ回路１０，１１，１３，１５の他方の入力に接続されている。【００４０】
ＮＡＮＤ回路７の出力はインバータ８を介してトランスファ・ゲート２３，３２の制御入力に接続されるとともに、インバータ８の出力はインバータ２１を介してトランスファ・ゲート２２の制御入力に接続されている。また、ＮＡＮＤ回路１０，１１，１３，１５の出力はトランスファ・ゲート２５，２６，２８，３０の制御入力に接続されるとともに、ＮＡＮＤ回路９，１２，１４，１６の出力はインバータ１７，１８，１９，２０を介してトランスファ・ゲート２４，２７，２９，３１の制御入力に接続されている。【００４１】
ここにおいて、コンデンサ３３（容量Ｃ１）、３４（容量Ｃ２）、３５（容量Ｃ３）および３６（容量Ｃ４）の相対容量比は、次式のように設定されている。【００４２】
Ｃ１：Ｃ２：Ｃ３：Ｃ４＝１：１／２：１／４：１／４    ・・・（１）【００４３】
また、図２９（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）、（ｆ）、（ｇ）、（ｈ）、（ｉ）、（ｊ）および（ｋ）は、特許文献２の第１の実施例における動作信号を示すタイミング図である。【００４４】
次に、図２８のブロック図および図２９（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）、（ｆ）、（ｇ）、（ｈ）、（ｉ）、（ｊ）および（ｋ）のタイミング図を参照して、特許文献２の第１の実施例の動作について説明する。【００４５】
制御部１より出力される制御信号Ｓ１〜Ｓ９およびＥＮＤ信号のタイミングについては、特許文献２の従来例（図３０を参照）の場合と同様に動作する。【００４６】
即ち、先ず、サンプル期間Ｔ１（図３１を参照）においては、制御部１より出力される制御信号Ｓ１、Ｓ３、Ｓ５、Ｓ７およびＳ９の出力レベルが「ＨＩＧＨ」となって、トランスファ・ゲート６７、６９、７１、７３および７５がオンの状態となる。【００４７】
また、制御部１より出力される制御信号Ｓ２、Ｓ４、Ｓ６およびＳ８の出力レベルおよびインバータ７７の出力レベルが「ＬＯＷ」となって、トランスファ・ゲート６６、６８、７０、７２および７４がオフの状態となり、アナログ入力端子５５より入力されるアナログ信号は、トランスファ・ゲート７５、６７、６９、７１および７３を経由して、コンデンサ７８、７９、８０および８１に伝達され、その充放電が行われる。【００４８】
これにより、当該アナログ信号のアナログ値のサンプリングが行われる。【００４９】
上記のサンプリング期間に続く次のホールド期間Ｔ２においては、制御部１より出力される制御信号Ｓ１、Ｓ３、Ｓ５、Ｓ７およびＳ９の出力レベルが「ＬＯＷ」となって、トランスファ・ゲート６７、６９、７１、７３および７５がオフの状態となり、サンプリング期間Ｔ１において取込まれた電荷がコンデンサ７８、７９、８０および８１にホールドされる。【００５０】
この時にコンパレータ３７に入力されるコンペア・ラインの電位Ｖは、アナログ入力端子５５に入力されるアナログ電圧のレベルをＶｉとすると、次式により示される。【００５１】
Ｖ＝−Ｖｉ    ・・・（２）【００５２】
次いでＡ／Ｄ変換動作に入り、先ず、変換動作の第１のステートにおいては、制御部１においては、制御信号Ｓ３の出力レベルは「ＨＩＧＨ」となり、トランスファ・ゲート６７はオンの状態となる。これにより、コンデンサ７８の一方の端子にはアナログ・リファレンス電源端子５６より入力されるリファレンス電圧Ｖｒのレベルが印加される。【００５３】
コンデンサ７８の容量Ｃ１は、コンデンサＣ１〜Ｃ４の全容量値の１／２であるから、コンパレータ３７に入力されるコンペア・ラインの電位Ｖは、次式により与えられる。【００５４】
Ｖ＝−Ｖｉ＋Ｖｒ／２    ・・・（３）【００５５】
この式（３）において、Ｖ＜０の場合には、制御部１に送られるコンパレータ３７の出力レベルは“０”となり、制御部１より出力される制御信号Ｓ３の出力レベルは「ＨＩＧＨ」のままに保持され、これによりトランスファ・ゲート６７はオンの状態のままとなって、最上位ビットは“１”に設定される。【００５６】
また、Ｖ＞０の場合には、コンパレータ３７の出力レベルは「ＨＩＧＨ」となり、制御部１より出力される制御信号Ｓ２の出力レベルは「ＨＩＧＨ」、Ｓ３の出力レベルは「ＬＯＷ」となって、トランスファ・ゲート６６はオンの状態、トランスファ・ゲート６７はオフの状態となって、最上位ビットは“０”に設定される。【００５７】
これにより、図３１においては、Ｓ２の出力レベルが「ＬＯＷ」、Ｓ３の出力レベルが「ＨＩＧＨ」の状態において、最上位ビットには「ＨＩＧＨ」が設定されている。【００５８】
次に、最上位から２ビット目を決定する。制御部１においては、制御信号Ｓ５の出力レベルを「ＨＩＧＨ」として、トランスファ・ゲート６９をオンの状態とし、これにより、コンパレータ３７に入力されるコンペア・ラインの電位Ｖは、既に設定されている最上位ビットの状態により、下記の２式の何れかにより示される電位となる。【００５９】
Ｖ＝−Ｖｉ＋Ｖｒ／２＋Ｖｒ／４（最上位ビットが「ＨＩＧＨ」の時）    ・・・（４）【００６０】
Ｖ＝−Ｖｉ＋Ｖｒ／４（最上位ビットが「ＬＯＷ」の時）    ・・・（５）【００６１】
図３１のタイミング図に示される例においては、最上位ビットは「ＨＩＧＨ」に設定されているために、コンペア・ラインの電位Ｖは、次式のように表わされる。【００６２】
Ｖ＝−Ｖｉ＋Ｖｒ＋Ｖｒ／４    ・・・（６）【００６３】
ここにおいても、最上位ビットを決定した時と同様に、コンパレータ３７と制御部１とによりＶ＜０の場合には、最上位から２ビット目のビットは「ＨＩＧＨ」に設定され、Ｖ＞０の場合には“０”に設定される。以下、同様の手順により、最下位ビットまで決定されると、（１１１１）〜（００００）までの八つの状態の何れかに分類される。図３１のタイミング図においては、最終的に（１１００）となっている。【００６４】
次に、上述のようにして、Ａ／Ｄ変換が終了して、その変換結果を記憶レジスタ３８に書込むステートにおいては、図２８の特許文献２の第１の実施例の逐次比較型Ａ／Ｄ変換器１３００では、制御部１より出力されるＥＮＤ信号のレベルは「ＬＯＷ」より「ＨＩＧＨ」に変わる。【００６５】
このＥＮＤ信号による制御作用により、Ａ／Ｄ変換結果が記憶レジスタ３８に書込まれるとともに、インバータ６の出力レベルが「ＨＩＧＨ」より「ＬＯＷ」に変わることにより、ＮＡＮＤ回路７および９〜１６の出力レベルは全て「ＨＩＧＨ」となる。【００６６】
これにより、インバータ８および１７〜２１の反転作用により、トランスファ・ゲート２２、２５、２６、２８および３０の各ゲートは全てオンの状態となり、またトランスファ・ゲート２３、２４、２７、２９、３１および３２の各ゲートは全てオフの状態となる。
この場合においては、コンデンサ３３〜３６における総電荷容量Ｑは、次式に示されるように初期化される。【００６７】
Ｑ＝Ｃ１・Ｖｒ    ・・・（７）【００６８】
従って、連続して行われる次のＡ／Ｄ変換におけるサンプリング・ステートにおいては、また、トランスファ・ゲート２２、２４、２６、２８および３０の各ゲートは全てオフの状態となる。【００６９】
またトランスファ・ゲート２３、２５、２７、２９、３１および３２の各ゲートは全てオンの状態となって、サンプリング開始時におけるＢラインにおける電位レベルＶｏは、次式により与えられる。【００７０】
Ｖｏ＝Ｖｒ・Ｃ１／（Ｃ１＋Ｃ２＋Ｃ３＋Ｃ４）＝Ｖｒ／２    ・・・（８）【００７１】
従って、アナログ入力端子１０１に印加されるアナログ電圧値のコンデンサ３３〜３６に対するサンプリングは、その前の変換時におけるサンプリング／ホールドされている電荷容量に関係なく、常にＶｒ／２のレベルからの充電または放電が行われることになるために、常に同一レベルのアナログ入力電圧に対しては常に一定のＡ／Ｄ変換特性が得られる。【００７２】
また、コンデンサ３３〜３６に対する充電または放電を行わなければならない最大電荷量は、従来の場合においては、最大０〜Ｖｒレベルの範囲内に介在していたのに比較して、本特許文献２の第１の実施例においては、０〜Ｖｒ／２またはＶｒ／２〜Ｖｒの範囲内に介在する状態となるために、電荷量としては１／２に低減される。【００７３】
従って、サンプリング期間が従来例と同じ場合においては、アナログ入力端子１０１に接続する抵抗値に対する許容値を２倍とすることが可能となり、またアナログ入力端子に接続する抵抗値を同一とする場合においては、サンプリング期間の長さを１／２に短縮することができる。【００７４】
即ち、参照電圧生成回路１３０１は互いに並列に接続され、容量比が１：１／２：１／４：１／４等に設定された複数の容量を有し、逐次比較ロジック回路１３０３は、サンプリング期間において、アナログ入力信号ＡＩＮを複数の容量の一端に接続することでサンプリングを行う。【００７５】
次のホールド期間において、逐次比較ロジック回路１３０３は、全ての容量を接地から切り離すことで、取り込まれた電荷のホールドを行う。【００７６】
次に、前記図２７に示す逐次比較型Ａ／Ｄ変換器の動作のタイミングを図３２に示す。【００７７】
前記逐次比較型Ａ／Ｄ変換器１３００の構成では、図３２に示すように、外部入力動作クロック信号ＣＫＩＮより初期化期間、比較期間、符号化期間が生成され、Ａ／Ｄ変換が行われる。【００７８】
従って、従来の逐次比較型Ａ／Ｄ変換器１３００は、前記従来の並列型Ａ／Ｄ変換器１２００と同様、外部入力動作クロック信号ＣＫＩＮの特性に依存して、Ａ／Ｄ変換器の性能が決まってしまい、動作時は、必ず、外部入力動作クロック信号ＣＫＩＮの供給が必要となっていた。
【特許文献１】特開２００３−１５８４５６号公報
【特許文献２】特開平５−２５９９１３号公報
【発明の開示】
【発明が解決しようとする課題】
【００７９】
ところで、近年の前記Ａ／Ｄ変換器を用いたシステムにおいては、要求される動作クロックが高速になっており、また、外部入力動作クロック信号のデューティ、ジッタの影響もあり、十分な比較時間がとれず、変換精度を維持することが困難になってきている。【００８０】
本発明は、上記のような従来のものの課題を解決するためになされたもので、Ａ／Ｄ変換器の各Ａ／Ｄ変換動作期間を確保でき、Ａ／Ｄ変換器にとって最適なデューティ、周波数、ジッタのクロック信号で動作でき、高速動作、低消費電力、高変換精度を達成できるＡ／Ｄ変換器を提供することを目的としている。
【課題を解決するための手段】
【００８１】
上記課題を解決するため、請求項１に係るＡ／Ｄ変換器は、アナログ入力信号をデジタル出力信号に変換するときの比較対象となる参照電圧を生成する参照電圧生成回路と、前記アナログ入力信号と前記参照電圧とを比較する比較回路と、該比較回路の出力結果に基づき、前記アナログ入力信号に対応するデジタル出力信号を出力するロジック回路と、該Ａ／Ｄ変換器の動作を開始させるためのスタート信号をトリガとして、前記比較回路および前記ロジック回路に供給する動作クロックを生成するクロック生成回路とを備えた、ことを特徴とする。【００８２】
請求項２に係るＡ／Ｄ変換器は、請求項１に記載のＡ／Ｄ変換器において、前記クロック生成回路は、前記スタート信号を遅延させる遅延回路を有し、該遅延回路の出力信号を帰還させて、前記動作クロックを生成する、ことを特徴とする。【００８３】
請求項３に係るＡ／Ｄ変換器は、請求項２に記載のＡ／Ｄ変換器において、前記クロック生成回路は、前記遅延回路の入力信号と前記遅延回路の出力信号とを位相比較し、その出力を前記遅延回路に該遅延回路の遅延量を制御する制御信号として供給する位相比較器を、さらに有する、ことを特徴とする。【００８４】
請求項４に係るＡ／Ｄ変換器は、請求項２または３に記載のＡ／Ｄ変換器において、前記クロック生成回路における前記遅延回路は、その遅延時間が可変である、ことを特徴とする。【００８５】
請求項５に係るＡ／Ｄ変換器は、請求項１ないし４のいずれかに記載のＡ／Ｄ変換器において、前記クロック生成回路は、該Ａ／Ｄ変換器の構成要素である前記参照電圧生成回路，前記比較回路，前記ロジック回路のいずれかの回路の動作時間を検出する動作時間検出回路を有し、該検出した動作時間に応じて前記動作クロックを生成する、ことを特徴とする。【００８６】
請求項６に係るＡ／Ｄ変換器は、請求項５に記載のＡ／Ｄ変換器において、前記動作時間が検出される回路の動作時間は、前記比較回路の比較動作時間であり、該検出した比較動作時間に応じて前記動作クロックを生成する、ことを特徴とする。【００８７】
請求項７に係るＡ／Ｄ変換器は、請求項５に記載のＡ／Ｄ変換器において、前記動作時間が検出される回路の動作時間は、前記比較回路の初期化時間であり、該検出した初期化時間に応じて前記動作クロックを生成する、ことを特徴とする。【００８８】
請求項８に係るＡ／Ｄ変換器は、請求項５に記載のＡ／Ｄ変換器において、前記動作時間が検出される回路の動作時間は、前記ロジック回路の符号化時間であり、該検出した符号化時間に応じて前記動作クロックを生成する、ことを特徴とする。【００８９】
請求項９に係るＡ／Ｄ変換器は、請求項５に記載のＡ／Ｄ変換器において、前記動作時間が検出される回路の動作時間は、前記ロジック回路の初期化時間であり、該検出した初期化時間に応じて前記動作クロックを生成する、ことを特徴とする。【００９０】
請求項１０に係るＡ／Ｄ変換器は、請求項５に記載のＡ／Ｄ変換器において、前記動作時間が検出される回路の動作時間は、前記比較回路の比較動作時間と初期化時間との和の時間であり、該検出した和の時間に応じて前記動作クロックを生成する、ことを特徴とする。【００９１】
請求項１１に係るＡ／Ｄ変換器は、請求項５に記載のＡ／Ｄ変換器において、前記動作時間を検出される回路の動作時間は、前記ロジック回路の符号化時間と初期化時間との和の時間であり、該検出した和の時間に応じて前記動作クロックを生成する、ことを特徴とする。【００９２】
請求項１２に係るＡ／Ｄ変換器は、請求項５に記載のＡ／Ｄ変換器において、前記動作時間が検出される回路の動作時間は、前記比較回路の比較時間と、前記ロジック回路の符号化時間との和の時間であり、該検出した和の時間に応じて前記動作クロックを生成する、ことを特徴とする。【００９３】
請求項１３に係るＡ／Ｄ変換器は、請求項５に記載のＡ／Ｄ変換器において、前記動作時間が検出される回路の動作時間は、前記比較回路の初期化時間と前記ロジック回路の初期化時間との和の時間であり、該検出した和の時間に応じて前記動作クロックを生成する、ことを特徴とする。【００９４】
請求項１４に係るＡ／Ｄ変換器は、請求項５に記載のＡ／Ｄ変換器において、前記クロック生成回路は、前記動作時間検出回路によって検出した動作時間以外の時間は、前記参照電圧生成回路，前記比較回路，前記ロジック回路のうちで、該動作時間を検出した回路の動作を停止する、ことを特徴とする。【００９５】
請求項１５に係るＡ／Ｄ変換器は、請求項１に記載のＡ／Ｄ変換器において、前記スタート信号は、該Ａ／Ｄ変換器の構成要素である回路のいずれかに供給される電源の立上りエッジである、ことを特徴とする。
【発明の効果】
【００９６】
本発明は、Ａ／Ｄ変換器の内部に、外部入力クロックを必要としないクロック生成回路を設けたことにより、外部にクロック発振器が不要になる。【００９７】
また、外部入力クロックの特性に依存せずに、Ａ／Ｄ変換器の最適動作クロックを発生することにより、Ａ／Ｄ変換器が最適動作クロックにより動作でき、Ａ／Ｄ変換器の高速動作、低消費電力、高変換精度を、達成することができる。
【図面の簡単な説明】
【００９８】
【図１】図１は、本発明の実施の形態１によるＡ／Ｄ変換器１００を示す図である。
【図２】図２は、該実施の形態１のＡ／Ｄ変換器１００の動作タイミングチャート図である。
【図３】図３は、実施の形態１の変形例によるＡ／Ｄ変換器１００ａを示す図である。
【図４】図４は、実施の形態１の変形例におけるスタート信号生成回路１０５を示す図である。
【図５】図５は、図４のスタート信号生成回路の動作タイミングチャート図である。
【図６】図６は、本発明の実施の形態２によるＡ／Ｄ変換器２００を示す図である。
【図７】図７は、該実施の形態２のＡ／Ｄ変換器２００の動作タイミングチャートを示す図である。
【図８】図８は、実施の形態２の変形例によるＡ／Ｄ変換器２００ｂを示す図である。
【図９】図９は、クロック生成回路３００の構成例を示す図である。
【図１０】図１０は、クロック生成回路４００の構成例を示す図である。
【図１１】図１１は、クロック生成回路５００の構成例を示す図である。
【図１２】図１２は、クロック生成回路６００の構成例を示す図である。
【図１３】図１３は、クロック生成回路７００の構成例を示す図である。
【図１４】図１４は、動作時間検出回路８００の構成例を示す図である。
【図１５】図１５は、図１４の構成の動作タイミングチャートを示す図である。
【図１６】図１６は、動作時間検出回路９００の構成例を示す図である。
【図１７】図１７は、図１６の構成の動作タイミングチャート図である。
【図１８】図１８は、動作時間検出回路１０００の構成例を示す図である。
【図１９】図１９は、図１４、図１６、図１８の構成の第１の動作タイミングチャート図である。
【図２０】図２０は、図１４、図１６、図１８の構成の第２の動作タイミングチャート図である。
【図２１】図２１は、動作時間検出回路１１００の構成例を示す図である。
【図２２】図２２は、図２１の構成の第１の動作タイミングチャート図である。
【図２３】図２３は、図２１の構成の第２の動作タイミングチャート図である。
【図２４】図２４は、従来のＡ／Ｄ変換器１２００を示す図である。
【図２５】図２５は、特許文献１に記載された従来のＡ／Ｄ変換器１２００の構成例を示す図である。
【図２６】図２６は、図２４の構成の動作タイミングチャート図である。
【図２７】図２７は、従来の他のＡ／Ｄ変換器１３００を示す図である。
【図２８】図２８は、特許文献２に記載された従来の他のＡ／Ｄ変換器１３００の構成例を示す図である。
【図２９】図２９は、図２８の構成の動作タイミングチャート図である。
【図３０】図３０は、特許文献２に記載された従来のＡ／Ｄ変換器（２）の構成例を示す図である。
【図３１】図３１は、図３０の構成の動作タイミングチャート図である。
【図３２】図３２は、図２７の構成の動作タイミングチャート図である。
【符号の説明】
【００９９】
１００  Ａ／Ｄ変換器
１０１  参照電圧生成回路
１０２  比較回路
１０３  ロジック回路
１０４  クロック生成回路
１０５  スタート信号生成回路
２００  Ａ／Ｄ変換器
２０１  参照電圧生成回路
２０２  比較回路
２０３  ロジック回路
２０４  クロック生成回路
２０５  スタート信号生成回路
３００  クロック生成回路
３０１  遅延回路
３０２  ＡＮＤ
３０３  ＥＸＯＲ
４００  クロック生成回路
４０１  遅延回路
４０２  ＡＮＤ
４０３  ＥＸＯＲ
４０４  第１のＩＮＶ
５００  クロック生成回路
５０１  遅延回路
５０２  ＡＮＤ
５０３  ＥＸＯＲ
５０４  位相比較回路
５０５  第１のＩＮＶ
６００  クロック生成回路
６０１  可変遅延回路
６０２  ＡＮＤ
６０３  ＥＸＯＲ
６０４  第１のＩＮＶ
７００  クロック生成回路
７０１  可変遅延回路
７０２  ＡＮＤ
７０３  ＥＸＯＲ
７０４  第１のＩＮＶ
７０５  動作時間検出回路
８００  動作時間検出回路
８０１  コンパレータ
８０２  第１の抵抗
８０３  第２の抵抗
８０５  比較回路
８０６  第１のスイッチ
８０７  第２のＩＮＶ
８０８  スイッチ群
８０９  容量群
９００  動作時間検出回路
９０１  第１のコンパレータ
９０２  第２のコンパレータ
９０３  第３の抵抗
９０４  第４の抵抗
９０５  比較回路
９０６  参照電圧生成回路
１０００  動作時間検出回路
１００１  第３のコンパレータ
１００２  第５の抵抗
１００３  第６の抵抗
１００４  動作時間検出補助回路
１００５  第７の抵抗
１００６  第２のスイッチ
１００７  第３のスイッチ
１００８  比較回路
１００９  参照電圧生成回路
１１００  動作時間検出回路
１１０１  ロジック回路
１２００  Ａ／Ｄ変換器
１２０１  参照電圧生成回路
１２０２  比較回路
１２０３  ロジック回路
１２０４  クロックバッファ
１３００  Ａ／Ｄ変換器
１３０１  参照電圧生成回路
１３０２  比較回路
１３０３  ロジック回路
１５０１  ＰＭＯＳトランジスタ
１５０２  ＮＭＯＳトランジスタ
１５０３  第１の容量
１５０４  第２の容量
１５０５  第１のインバータ
１５０６  第２のインバータ
ＡＩＮ  アナログ入力信号
ＣＫＩＮ  外部入力動作クロック信号
ＣＬＫ＿ＣＭＰ  比較回路用動作クロック信号
ＣＬＫ＿ＥＮＣ  ロジック回路用動作クロック信号
ＣＬＫ  第１のクロック信号
ＣＬＫＡ  第２のクロック信号
ＣＬＫＢ  第３のクロック信号
ＤＯＵＴ  デジタル出力信号
ＳＴ  スタート信号
ＣＯＮＴＡ  検出信号
ＶＤＤ  電源電圧
ＶＳＳ  グラウンド電圧
Ｖａ  第１の入力信号
Ｖｂ  第２の入力信号
ＣＯＮＴ  コントロール信号
ＡＩＮ  アナログ入力信号
ＶＲＥＦＨ  第１の参照電圧信号
ＶＲＥＦＬ  第２の参照電圧信号
ＶＲＥＦＭ１  第３の参照電圧信号
ＶＲＥＦＭ２  第４の参照電圧信号
ＣＭＰＯＵＴ  比較結果出力信号
【発明を実施するための最良の形態】
【０１００】
以下に、本発明の実施の形態を図について説明する。【０１０１】
（実施の形態１）
図１に、本発明の実施の形態１による並列型Ａ／Ｄ変換器１００のブロック図を示す。【０１０２】
図１に示される本実施の形態１のＡ／Ｄ変換器１００は、アナログ入力信号をデジタル出力信号に変換するために、比較対象とされる参照電圧を生成する参照電圧生成回路１０１と、アナログ入力信号ＡＩＮと、参照電圧生成回路１０１で生成された参照電圧とを比較する比較回路１０２と、前記比較回路１０１の出力結果に基づいて、デジタル出力信号を出力するロジック回路１０３と、スタート信号ＳＴによって動作クロックＣＬＫ＿ＣＭＰ、ＣＬＫ＿ＥＮＣを自動生成するクロック生成回路１０４と、によって構成される。【０１０３】
図２に、本実施の形態１のＡ／Ｄ変換器１００の動作タイミングチャートを示す。【０１０４】
図２に示される、前記比較回路用動作クロック信号ＣＬＫ＿ＣＭＰの、「ＬＯＷ」，「ＨＩＧＨ」の期間に、比較回路１０２は、それぞれ、初期化動作，比較動作を行う。【０１０５】
また、前記ロジック回路用動作クロック信号ＣＬＫ＿ＥＮＣの、「ＬＯＷ」，「ＨＩＧＨ」の期間に、ロジック回路１０３は、それぞれ、初期化動作，符号化動作を行う。【０１０６】
前記比較回路用動作クロック信号ＣＬＫ＿ＣＭＰと、前記ロジック回路用動作クロック信号ＣＬＫ＿ＥＮＣとは、互いに同期しかつ位相が相互に反転している。このため、比較回路１０２が比較動作を終了した後、これに同期して符号化回路（ロジック回路１０３）が符号化動作を開始し、符号化動作の終了後、次のサイクルの比較動作が始まる。これにより、比較動作、符号化動作を、交互に行うことができる。【０１０７】
ところで、前記クロック生成回路１０４は、前記スタート信号ＳＴをトリガとして、Ａ／Ｄ変換器１００の内部で、前記比較回路用動作クロック信号ＣＬＫ＿ＣＭＰと、前記ロジック回路用動作クロック信号ＣＬＫ＿ＥＮＣとを生成する。したがって、従来回路において必要であった外部入力動作クロック信号ＣＫＩＮが不要となる。【０１０８】
また、前記クロック生成回路１０４は、単に前記スタート信号ＳＴをトリガとしてクロック信号を生成するものであるため、外部のクロック信号とは関係なく、所定の信号諸元（振幅，周波数，デューティ，ジッタ等）を有する前記比較回路用動作クロック信号ＣＬＫ＿ＣＭＰと、前記ロジック回路用動作クロック信号ＣＬＫ＿ＥＮＣとを、生成できる。【０１０９】
このため、前記比較回路用動作クロック信号ＣＬＫ＿ＣＭＰと、前記ロジック回路用動作クロック信号ＣＬＫ＿ＥＮＣとを、最適に設定することで、前記比較回路１０２の動作に必要な比較期間，初期化期間、前記ロジック回路１０３の動作に必要な初期化期間，符号化期間を、それぞれ適切に確保できる。【０１１０】
その結果、Ａ／Ｄ変換を、高速、高精度に、しかも低消費電力で行うことができる。【０１１１】
このように、本実施の形態１によれば、並列型Ａ／Ｄ変換器の内部に設けたクロック生成回路１０４によりクロック信号を生成し、該クロック信号を使用してＡ／Ｄ変換を行うようにしたので、外部のクロック発振器が不要となる。また、該クロック生成回路１０４の諸元の設定を適宜に行うことにより、Ａ／Ｄ変換器に、最適なデューティ、周波数、ジッタを有するクロック信号を供給でき、Ａ／Ｄ変換器を最適に動作させることができ、高速動作、低消費電力化、高変換精度を達成できるＡ／Ｄ変換器を得ることができる。【０１１２】
なお、前記スタート信号は、本実施の形態１によるＡ／Ｄ変換器、あるいはこのＡ／Ｄ変換器を構成するいずれかの回路に供給される電源の立ち上がりエッジを用いることもできる。【０１１３】
（実施の形態１の変形例）
図３に、本発明の実施の形態１の変形例によるＡ／Ｄ変換器１００ａの一例を示す。【０１１４】
図３に示される本実施の形態１の変形例のＡ／Ｄ変換器１００ａは、電源の立上がりによってスタート信号ＳＴを生成するスタート信号生成回路（検出回路）１０５と、アナログ入力信号ＡＩＮと、参照電圧生成回路１０１で生成された参照電圧とを比較する比較回路１０２と、前記比較回路１０２の出力結果をもとに、デジタル出力信号を出力するロジック回路１０３と、スタート信号ＳＴによって、動作クロックＣＬＫ＿ＣＭＰ、ＣＬＫ＿ＥＮＣを自動生成するクロック生成回路１０４と、によって構成される。【０１１５】
この構成により、Ａ／Ｄ変換器１００ａの内部で、このＡ／Ｄ変換器１００ａを構成する回路、即ち、参照電圧生成回路１０１,比較回路１０２，ロジック回路１０３，クロック生成回路１０４のいずれかに供給される電源の立上がり（立ち上がりエッジ）、あるいはこのＡ／Ｄ変換器１００ａに供給される電源の立上がり（立ち上がりエッジ）を検出し、前記スタート信号ＳＴを生成することができる。【０１１６】
図４に、本発明の実施の形態１の変形例におけるスタート信号生成回路１０５の一例を示す。【０１１７】
図４において、電源ＶＤＤの非接地側のノードとグランドとの間には、ダイオード接続されたＰＭＯＳトランジスタ１０５１と第１の容量１０５３とがこの順で相互に直列に接続されるとともに、第２の容量１０５４とＮＭＯＳトランジスタ１０５２とがこの順で相互に直列に接続されている。【０１１８】
また、ＰＭＯＳトランジスタ１０５１と第１の容量１０５３との接続点がＮＭＯＳトランジスタ１０５２のゲートに接続されるとともに、第２の容量１０５４とＮＭＯＳトランジスタ１０５２との接続点からインバータ１０５５，１０５６を介してスタート信号ＳＴが取り出される構成となっている。【０１１９】
図５に、該スタート信号生成回路１０５の、入，出力の動作タイムチャートを示す。【０１２０】
図４において、図５（ａ）に示す電源ＶＤＤの立上りによりＰＭＯＳトランジスタ１０５１は動作を開始し、第１の容量１０５３に電荷を供給する。第１の容量１０５３に充電された電圧が、ＮＭＯＳトランジスタ１０５２の動作の閾値を超えると、ＮＭＯＳトランジスタ１０５２が動作を開始し、電源ＶＤＤにより充電されていた第２の容量１０５４の充電電圧を放電する。【０１２１】
これにより、第１のインバータ１５０５の入力電圧が「ＨＩＧＨ」から「ＬＯＷ」へ遷移し、この入力電圧が、第１，第２のインバータ１０５５，１０５６により遅延されることで、図５（ｂ）のスタート信号ＳＴを生成することができる。【０１２２】
なお、このスタート信号生成回路については、これ以外の構成でも、実現可能である。【０１２３】
このように、本実施の形態１の変形例によれば、前記実施の形態１の構成において、スタート信号生成回路１０５を付加するようにしたので、Ａ／Ｄ変換器の内部でスタート信号を生成することができ、外部からスタート信号を入力する必要がなくなり、Ａ／Ｄ変換器の外部において、スタート信号生成回路を設けることが、不要となる。【０１２４】
（実施の形態２）
図６に、本発明の実施の形態２による逐次比較型Ａ／Ｄ変換器２００のブロック図を示す。【０１２５】
図６に示される本実施の形態２のＡ／Ｄ変換器２００は、アナログ入力信号をデジタル出力信号に変換するために、比較対象とされる参照電圧を生成する参照電圧生成回路２０１と、アナログ入力信号ＡＩＮと、参照電圧生成回路２０１で生成された参照電圧とを比較する比較回路２０２と、前記比較回路２０１の出力結果をもとに、第１の動作クロックＣＬＫによりデジタル出力信号を出力するロジック回路２０３と、スタート信号ＳＴによって、第１の動作クロックＣＬＫを自動生成するクロック生成回路２０４とによって構成される。【０１２６】
図７に、本実施の形態２のＡ／Ｄ変換器２００の動作タイミングチャートを示す。【０１２７】
前記クロック生成回路２０４は、前記スタート信号ＳＴをトリガとして、Ａ／Ｄ変換器２００の内部で所定の信号諸元を有する第１の動作クロック信号ＣＬＫを生成する。したがって、従来回路において必要であった外部入力動作クロック信号ＣＫＩＮが不要となり、前記比較回路２０２の動作に必要な比較期間、初期化期間、前記ロジック回路２０３の動作に必要な符号化期間において、Ａ／Ｄ変換が行われる。【０１２８】
このように、本実施の形態２によれば、逐次比較型Ａ／Ｄ変換器の内部に設けたクロック生成回路２０４によりクロック信号を生成し、該クロック信号を使用してＡ／Ｄ変換を行うようにしたので、外部のクロック発振器が不要となる。また、クロック生成回路２０４の諸元を適宜に設定することにより、Ａ／Ｄ変換器に、最適なデューティ、周波数、ジッタを有するクロック信号を供給でき、Ａ／Ｄ変換器を最適に動作させることができ、高速動作、低消費電力化、高変換精度を達成できるＡ／Ｄ変換器を得ることができる。【０１２９】
なお、前記スタート信号は、本実施の形態２によるＡ／Ｄ変換器、あるいはこのＡ／Ｄ変換器を構成するいずれかの回路に供給される電源の立ち上がりエッジを用いることもできる。【０１３０】
（実施の形態２の変形例）
図８に、本発明の実施の形態２の変形例によるＡ／Ｄ変換器２００ｂの一例を示す。【０１３１】
図８に示される本実施の形態２の変形例のＡ／Ｄ変換器２００ｂは、電源の立上がりによってスタート信号ＳＴを生成するスタート信号生成回路（検出回路）２０５と、アナログ入力信号ＡＩＮと、参照電圧生成回路２０１で生成された参照電圧とを比較する比較回路２０２と、前記比較回路２０２の出力結果をもとに、デジタル出力信号を出力するロジック回路２０３と、スタート信号ＳＴによって、動作クロックＣＬＫ＿ＣＭＰ、ＣＬＫ＿ＥＮＣを自動生成するクロック生成回路２０４と、によって構成される。【０１３２】
この構成により、Ａ／Ｄ変換器２００ｂの内部で、このＡ／Ｄ変換器２００ｂを構成する回路、即ち、参照電圧生成回路２０１，比較回路２０２，ロジック回路２０３，クロック生成回路２０４のいずれかに供給される電源の立上がり（立ち上がりエッジ）、あるいはこのＡ／Ｄ変換器２００ｂに供給される電源の立上がり（立ち上がりエッジ）を検出し、前記スタート信号ＳＴを生成することができる。【０１３３】
本発明の実施の形態２の変形例におけるスタート信号生成回路２０５は、図４に示す実施の形態１の変形例におけるスタート信号生成回路１０５と同様の構成のものを用いることができるが、他の構成のものを用いてもよい。【０１３４】
このように、本実施の形態２の変形例によれば、前記実施の形態２の構成において、スタート信号生成回路２０５を付加するようにしたので、Ａ／Ｄ変換器の内部でスタート信号を生成することができ、外部からスタート信号を入力する必要がなくなり、Ａ／Ｄ変換器の外部において、スタート信号生成回路を設けることが、不要となる。【０１３５】
（クロック生成回路の構成例１）
以下では、前記実施の形態１または２のＡ／Ｄ変換器において使用可能なクロック生成回路の構成例を示す。【０１３６】
図９に、前記実施の形態２のＡ／Ｄ変換器２００におけるクロック生成回路２０４として使用可能なクロック生成回路３００の構成例を示す。【０１３７】
図９に示される、クロック生成回路３００は、以下のように構成される。【０１３８】
即ち、クロック生成回路３００のスタート信号ＳＴは、排他的論理和回路（以下、ＥＸＯＲと称す）３０３の一方の入力に接続され、ＥＸＯＲ３０３の出力は、第２のクロック信号ＣＬＫ＿Ａになり、且つ、ＡＮＤ３０２の一方の入力に接続され、ＡＮＤ３０２の他方の入力は、電源電圧ＶＤＤに接続される。【０１３９】
ＡＮＤ３０２の出力は、遅延回路３０１に接続され、遅延回路３０１の出力は、ＥＸＯＲ３０３の他方に接続されることで、クロック生成回路３００が構成される。【０１４０】
スタート信号ＳＴが「ＬＯＷ」から「ＨＩＧＨ」に立ち上がると、ＥＸＯＲ３０３の出力が「ＬＯＷ」から「ＨＩＧＨ」に立ち上がる。これにより、ＡＮＤ３０２の出力は「ＨＩＧＨ」となり、遅延回路３０１に設定された遅延時間が経過した後に、ＥＸＯＲ３０３の他方の入力が「ＨＩＧＨ」となる。その結果、ＥＸＯＲ３０３の出力が「ＬＯＷ」に戻り、スタート信号ＳＴが「ＬＯＷ」から「ＨＩＧＨ」に立ち上がることで、第２のクロック信号ＣＬＫ＿Ａが１つ発生される、という動作を繰り返すことにより第２のクロック信号ＣＬＫ＿Ａを連続して発生する。この第２のクロック信号ＣＬＫ＿Ａのデューティは、遅延回路３０１に設定された遅延時間に依存する。【０１４１】
したがって、第２のクロック信号ＣＬＫ＿Ａは、前記実施の形態２の第１の動作クロック信号ＣＬＫとして使用されることにより、従来回路において必要であった外部入力動作クロック信号ＣＫＩＮを、設けることが不要となる。【０１４２】
このように、前記実施の形態２のＡ／Ｄ変換器２００の内部において、スタート信号ＳＴをトリガとして、前記第１の動作クロック信号ＣＬＫを発生するクロック生成回路を、簡単な論理回路の組み合わせにより構成するようにしたので、Ａ／Ｄ変換器の外部において、第１の動作クロック信号を生成するための外部入力動作クロック信号を発生するクロックジェネレータを設けることが不要となり、そのコスト，面積の削減を行うことが可能となる。【０１４３】
また、該クロック生成回路における遅延回路の遅延時間を適宜に設定することにより、外部入力動作クロック信号の信号諸元に依存せずに、前記第１の動作クロック信号の信号諸元を決定することができ、これを有するＡ／Ｄ変換器を最適なデューティ、周波数、ジッタのクロック信号で動作させることができ、高速動作、低消費電力、高変換精度を、達成できるＡ／Ｄ変換器を得ることができる。【０１４４】
（クロック生成回路の構成例２）
図１０に、前記実施の形態１のＡ／Ｄ変換器１００におけるクロック生成回路１０４として使用可能なクロック生成回路４００の構成例を示す。【０１４５】
図１０に示される生成回路４００は、以下のように構成される。【０１４６】
即ち、クロック生成回路４００のスタート信号ＳＴは、ＥＸＯＲ４０３の一方の入力に接続され、ＥＸＯＲ４０３の出力は、ＡＮＤ４０２の一方の入力、および第１のインバータ（以下、ＩＮＶと称す）４０４の入力に接続され、ＡＮＤ４０２の他方の入力は、電源電圧ＶＤＤに接続され、ＡＮＤ４０２の出力は、遅延回路４０１に接続され、遅延回路４０１の出力は、ＥＸＯＲ４０３の他方の入力に接続されることで、本クロック生成回路４００が構成される。【０１４７】
この構成は、図９のクロック生成回路３００に第１のＩＮＶ４０４を加えたものに相当するものであり、ＥＸＯＲ４０３の出力は、第２のクロック信号ＣＬＫ＿Ａになり、第１のＩＮＶ４０４の出力は、第３のクロック信号ＣＬＫ＿Ｂとなる。【０１４８】
したがって、第２のクロック信号ＣＬＫ＿Ａは、前記実施の形態１の比較回路用動作クロック信号ＣＬＫ＿ＣＭＰとして、第３のクロック信号ＣＬＫ＿Ｂは、実施の形態１のロジック回路用動作クロック信号ＣＬＫ＿ＥＮＣとして、それぞれ使用することにより、従来回路において必要であった外部入力動作クロック信号ＣＫＩＮを、設けることが、不要となる。【０１４９】
なお、第２のクロック信号ＣＬＫ＿Ａを、前記実施の形態１のロジック回路用動作クロック信号ＣＬＫ＿ＥＮＣとして、第３のクロック信号ＣＬＫ＿Ｂを、前記実施の形態１の比較回路用動作クロック信号ＣＬＫ＿ＣＭＰとして、それぞれ使用するようにしてもよい。【０１５０】
このように、前記実施の形態１のＡ／Ｄ変換器１００の内部において、スタート信号をトリガとして、比較回路用動作クロック信号およびロジック回路用動作クロック信号を発生するクロック生成回路を、簡単な論理回路の組み合わせにより構成するようにしたので、Ａ／Ｄ変換器の外部において、比較回路用動作クロック信号およびロジック回路用動作クロック信号を生成するための外部入力動作クロック信号を発生するクロックジェネレータを設けることが不要となり、そのコスト，面積の削減を行うことが可能となる。【０１５１】
また、該クロック生成回路における遅延回路の遅延時間を適宜に設定することにより、外部入力動作クロック信号の信号諸元に依存せずに、比較回路用動作クロック信号およびロジック回路用動作クロック信号の信号諸元を決定することができ、これを有するＡ／Ｄ変換器を最適なデューティ、周波数、ジッタのクロック信号で動作させることができ、高速動作、低消費電力化、高変換精度を、達成できるＡ／Ｄ変換器を得ることができる。【０１５２】
（クロック生成回路の構成例３）
図１１に、前記実施の形態１のＡ／Ｄ変換器１００におけるクロック生成回路１０４または前記実施の形態２のＡ／Ｄ変換器２００におけるクロック生成回路２０４として使用可能なクロック生成回路５００の構成例を示す。【０１５３】
図１１に示されるクロック生成回路５００は、以下のように構成される。即ち、クロック生成回路５００のスタート信号ＳＴは、ＥＸＯＲ５０３の一方の入力に接続され、ＥＸＯＲ５０３の出力は、第２のクロック信号ＣＬＫ＿Ａになり、且つ、ＡＮＤ５０２の一方の入力と、第１のＩＮＶ５０５の入力と、位相比較器５０４の一方の入力とに接続される。【０１５４】
また、第１のＩＮＶ５０５の出力は、第３のクロック信号ＣＬＫ＿Ｂとなり、ＡＮＤ５０２の他方の入力は、電源電圧ＶＤＤに接続され、ＡＮＤ５０２の出力は、遅延回路５０１に接続され、遅延回路５０１の出力は、ＥＸＯＲ５０３の他方の入力および位相比較器５０４の他方の入力に接続され、位相比較器５０４の出力は、遅延回路５０１の遅延量を決定するために遅延回路５０１に接続されることで、本クロック生成回路５００が構成される。【０１５５】
したがって、遅延回路５０１の入力信号と、その出力信号とを位相比較器５０４で比較し、その比較結果によって該遅延回路５０１の遅延量を、一定に制御することができる。このため、外部入力動作クロック信号の信号諸元に依存せずに、第２のクロック信号ＣＬＫ＿Ａ、第３のクロック信号ＣＬＫ＿Ｂのクロック幅を一定に制御できる。【０１５６】
ここで、第２のクロック信号ＣＬＫ＿Ａを、前記実施の形態１の比較回路用動作クロック信号ＣＬＫ＿ＣＭＰとして、第３のクロック信号ＣＬＫ＿Ｂを、前記実施の形態１のロジック回路用動作クロック信号ＣＬＫ＿ＥＮＣとして、使用することにより、従来回路において必要であった外部入力動作クロック信号ＣＫＩＮを、設けることが不要となる。【０１５７】
なお、第２のクロック信号ＣＬＫ＿Ａを、前記実施の形態１のロジック回路用動作クロック信号ＣＬＫ＿ＥＮＣとして、第３のクロック信号ＣＬＫＢを、前記実施の形態１の比較回路用動作クロック信号ＣＬＫ＿ＣＭＰとして、使用してもよく、この構成によっても、外部入力動作クロック信号ＣＫＩＮが不要となる。【０１５８】
また、このクロック生成回路を、前記実施の形態２のＡ／Ｄ変換器に使用する場合は、第２のクロック信号ＣＬＫ＿Ａ及び第３のクロック信号ＣＬＫ＿Ｂのどちらかを、第１の動作クロック信号ＣＬＫとして使用すればよく、これによりやはり、外部入力動作クロック信号ＣＫＩＮが不要となる。【０１５９】
このように、前記実施の形態１または２のＡ／Ｄ変換器の内部において、スタート信号をトリガとして、比較回路用動作クロック信号およびロジック回路用動作クロック信号、または第１の動作クロック信号を発生するクロック生成回路を、簡単な論理回路の組み合わせにより構成するようにしたので、Ａ／Ｄ変換器の外部において、比較回路用動作クロック信号およびロジック回路用動作クロック信号、または第１の動作クロック信号を生成するための外部入力動作クロック信号を発生するクロックジェネレータを設けることが不要となり、そのコスト，面積の削減を行うことが可能となる。【０１６０】
また、位相比較回路の位相比較結果に応じて、遅延回路の遅延時間が一定に設定されるようにしたので、外部入力動作クロック信号の信号諸元に依存せずに、比較回路用動作クロック信号およびロジック回路用動作クロック信号、または第１の動作クロック信号の信号諸元を決定することができ、これを有するＡ／Ｄ変換器を最適なデューティ、周波数、ジッタのクロック信号で動作させることができ、高速動作、低消費電力、高変換精度を達成可能なＡ／Ｄ変換器を得ることができる。【０１６１】
（クロック生成回路の構成例４）
図１２に、前記実施の形態１のＡ／Ｄ変換器１００におけるクロック生成回路１０４または前記実施の形態２のＡ／Ｄ変換器２００におけるクロック生成回路２０４として使用可能なクロック生成回路６００の構成例を示す。【０１６２】
図１２に示される、クロック生成回路６００は、以下のように構成される。【０１６３】
即ち、クロック生成回路６００のスタート信号ＳＴは、ＥＸＯＲ６０３の一方の入力に接続され、ＥＸＯＲ６０３の出力は、第２のクロック信号ＣＬＫ＿Ａになり、且つ、ＡＮＤ６０２の一方の入力および第１のＩＮＶ６０４の入力に接続される。【０１６４】
第１のＩＮＶ６０４の出力は、第３のクロック信号ＣＬＫ＿Ｂとなり、ＡＮＤ６０２の他方の入力は、電源電圧ＶＤＤに接続され、ＡＮＤ６０２の出力は、可変遅延回路６０１に接続され、可変遅延回路６０１の出力は、ＥＸＯＲ６０３の他方の入力に接続され、コントロール信号ＣＯＮＴは、可変遅延回路６０１の遅延量を可変するために可変遅延回路６０１に接続されることで、クロック生成回路６００が構成される。【０１６５】
したがって、可変遅延回路６０１の遅延量を、コントロール信号ＣＯＮＴによってＡ／Ｄ変換器が動作する最適なデューティとなるように制御することができる。【０１６６】
なお、第２のクロック信号ＣＬＫ＿Ａを、前記実施の形態１の比較回路用動作クロック信号ＣＬＫ＿ＣＭＰとして、第３のクロック信号ＣＬＫ＿Ｂを、前記実施の形態１のロジック回路用動作クロック信号ＣＬＫ＿ＥＮＣとして、使用することにより、従来回路において必要であった外部入力動作クロック信号ＣＫＩＮを設けることが、不要となる。【０１６７】
また、このクロック生成回路を、前記実施の形態１のＡ／Ｄ変換器に使用する場合は、第２のクロック信号ＣＬＫ＿Ａを、実施の形態１のロジック回路用動作クロック信号ＣＬＫ＿ＥＮＣとして、第３のクロック信号ＣＬＫ＿Ｂを、実施の形態１の比較回路用動作クロック信号ＣＬＫ＿ＣＭＰとして、使用してもよく、この場合もやはり、外部入力動作クロック信号ＣＫＩＮが不要となる。【０１６８】
また、このクロック生成回路を、前記実施の形態２のＡ／Ｄ変換器に使用する場合は、第２のクロック信号ＣＬＫ＿Ａ及び第３のクロック信号ＣＬＫ＿Ｂのどちらかを、第１の動作クロック信号ＣＬＫとして使用すればよく、この場合もやはり、外部入力動作クロック信号ＣＫＩＮが不要となる。【０１６９】
このように、前記実施の形態１または２のＡ／Ｄ変換器の内部において、スタート信号をトリガとして、比較回路用動作クロック信号およびロジック回路用動作クロック信号、または第１の動作クロック信号を発生するクロック生成回路を、簡単な論理回路の組み合わせにより構成するようにしたので、Ａ／Ｄ変換器の外部において、比較回路用動作クロック信号およびロジック回路用動作クロック信号、または第１の動作クロック信号を生成するための外部入力動作クロック信号を発生するクロックジェネレータを設けることが不要となり、そのコスト，面積の削減を行うことが可能となる。【０１７０】
また、可変遅延回路の遅延時間を適宜に設定することにより、外部入力動作クロック信号の信号諸元に依存せずに、比較回路用動作クロック信号およびロジック回路用動作クロック信号、または第１の動作クロック信号の信号諸元を決定することができ、これを有するＡ／Ｄ変換器を特に最適なデューティのクロック信号で動作させることができ、高速動作、低消費電力化、高変換精度を達成可能なＡ／Ｄ変換器を得ることができる。【０１７１】
（クロック生成回路の構成例５）
図１３に、前記実施の形態１のＡ／Ｄ変換器１００におけるクロック生成回路１０４または前記実施の形態２のＡ／Ｄ変換器２００におけるクロック生成回路２０４として使用可能なクロック生成回路７００の構成例を示す。【０１７２】
図１３に示される本実施の形態７のクロック生成回路７００は、以下のように構成される。【０１７３】
即ち、クロック生成回路７００のスタート信号ＳＴは、ＥＸＯＲ７０３の一方の入力に接続され、ＥＸＯＲ７０３の出力は、第２のクロック信号ＣＬＫ＿Ａになり、且つ、ＡＮＤ７０２の一方の入力および第１のＩＮＶ７０４の入力に接続される。【０１７４】
第１のＩＮＶ７０４の出力は、第３のクロック信号ＣＬＫ＿Ｂとなり、ＡＮＤ７０２の他方の入力は、電源電圧ＶＤＤに接続され、ＡＮＤ７０２の出力は、可変遅延回路７０１に接続され、可変遅延回路７０１の出力は、ＥＸＯＲ７０３の他方の入力に接続され、Ａ／Ｄ変換器の構成要素、すなわち、参照電圧生成回路１０１、比較回路１０２、およびロジック回路１０３、の動作時間を検出する動作時間検出回路７０５の出力が、コントロール信号ＣＯＮＴになり、これが、可変遅延回路７０１の遅延量を可変するよう可変遅延回路７０１に接続されることで、クロック生成回路７００が構成される。【０１７５】
したがって、可変遅延回路７０１の遅延量を、Ａ／Ｄ変換器の構成要素の動作時間を検出する動作時間検出回路７０５の出力コントロール信号ＣＯＮＴで制御することによって、Ａ／Ｄ変換器の最適動作クロックで動作させることが可能となり、高速動作、低消費電力、高変換精度を、達成可能なＡ／Ｄ変換器を得ることができる。【０１７６】
また、このクロック生成回路を、前記実施の形態１のＡ／Ｄ変換器に使用する場合は、第２のクロック信号ＣＬＫ＿Ａを、前記実施の形態１の比較回路用動作クロック信号ＣＬＫ＿ＣＭＰとして、第３のクロック信号ＣＬＫ＿Ｂを、前記実施の形態１のロジック回路用動作クロック信号ＣＬＫ＿ＥＮＣとして、使用することにより、従来回路において必要であった外部入力動作クロック信号ＣＫＩＮが、不要となる。【０１７７】
また、このクロック生成回路を、前記実施の形態１のＡ／Ｄ変換器に使用する場合は、第２のクロック信号ＣＬＫ＿Ａを、実施の形態１のロジック回路用動作クロック信号ＣＬＫ＿ＥＮＣとして、第３のクロック信号ＣＬＫ＿Ｂを、実施の形態１の比較回路用動作クロック信号ＣＬＫ＿ＣＭＰとして、使用してもよく、この場合においても、外部入力動作クロック信号ＣＫＩＮが不要となる。【０１７８】
また、このクロック生成回路を、前記実施の形態２のＡ／Ｄ変換器に使用する場合は、第２のクロック信号ＣＬＫ＿Ａ及び第３のクロック信号ＣＬＫ＿Ｂのどちらかを、第１の動作クロック信号ＣＬＫとして使用すればよく、この場合においても、外部入力動作クロック信号ＣＫＩＮが不要となる。【０１７９】
このように、前記実施の形態１または２のＡ／Ｄ変換器の内部において、スタート信号をトリガとして、比較回路用動作クロック信号およびロジック回路用の動作クロック信号、または第１の動作クロック信号を発生するクロック生成回路を、簡単な論理回路の組み合わせにより構成するようにしたので、Ａ／Ｄ変換器の外部において、比較回路用動作クロック信号およびロジック回路用動作クロック信号、または第１の動作クロック信号を生成するための外部入力動作クロック信号を発生するクロックジェネレータを設けることが不要となり、そのコスト，面積の削減を行うことが可能となる。【０１８０】
また、Ａ／Ｄ変換器の構成要素である参照電圧生成回路、比較回路、あるいはロジック回路のいずれかの動作時間を検出する動作時間検出回路により、可変遅延回路の遅延時間を自動的に設定するようにしたので、外部入力動作クロック信号の信号諸元に依存せずに、比較回路用動作クロック信号およびロジック回路用動作クロック信号、または第１の動作クロック信号の信号諸元を決定することができ、これを有するＡ／Ｄ変換器を特に最適なデューティのクロック信号で動作させることができ、高速動作、低消費電力化、高変換精度を達成可能なＡ／Ｄ変換器を得ることができる。【０１８１】
（動作時間検出回路の構成例１）
以下では、実施の形態１または２のＡ／Ｄ変換器におけるクロック生成回路１０４または２０４において使用可能な動作時間検出回路の構成例を示す。【０１８２】
図１４に、実施の形態１または２のＡ／Ｄ変換器におけるクロック生成回路１０４または２０４において使用可能な動作時間検出回路８００の構成例を示す。【０１８３】
図１４において、比較回路８０５は、第１のスイッチ８０６と、第２のＩＮＶ８０７と、スイッチ群８０８と、容量群８０９とで構成される。【０１８４】
この比較回路８０５は図６の比較回路２０２に相当するものである。【０１８５】
この比較回路８０５は、第１のスイッチ８０６を閉じてインバータ８０７の入出力間を短絡することにより、インバータ８０７の入力電圧をその閾値Ｖｔｈと等しくなるように設定しておき、スイッチ群８０８により例えばＶＲＥＦＬを選択すると、容量群８０９の入出力間の電位差ＶｃはＶｃ＝ＶＲＥＦＬ−Ｖｔｈとなり、次に第１のスイッチ８０６を開いてスイッチ群８０８によりＡＩＮを選択すると、容量群８０９の入出力間の電位差Ｖｃはこの値Ｖｃに維持されるため、インバータ８０７の入力電圧ＶｉはＶｉ＝ＡＩＮ−（ＶＲＥＦＬ−Ｖｔｈ）となり、Ｖｉ−Ｖｔｈ＝ＡＩＮ−ＶＲＥＦが０より大きいか小さいかに応じて比較結果が得られる、というものである。即ち、Ｖｉ−Ｖｔｈ＝ＡＩＮ−ＶＲＥＦ＞０ならば比較結果は「ＨＩＧＨ」、ＡＩＮ−ＶＲＥＦ＜０ならば比較結果は「ＬＯＷ」である。【０１８６】
また、第２のＩＮＶ８０７の入力となる第１の入力信号Ｖａが、動作時間検出回路８００内のコンパレータ８０１の一方の入力に接続され、コンパレータ８０１の他方の入力に接続される第２の入力信号Ｖｂは、電源電圧ＶＤＤとグラウンド電圧ＶＳＳとの間に接続された第１、第２の抵抗８０２、８０３で抵抗分割されたノードから出力される信号である。【０１８７】
コンパレータ８０１の出力信号は、コントロール信号ＣＯＮＴである。また、第１、第２の抵抗８０２、８０３の抵抗値は同じであり、第２の入力信号Ｖｂの電圧値は「ＶＤＤ／２」となる。【０１８８】
図１５に、図１４の構成８００、の動作タイミングチャートを示す。【０１８９】
第１の入力信号Ｖａは、比較回路８０５の休止状態時は「ＬＯＷ」を出力する。第１のスイッチ８０６がＯＮ、且つ、スイッチ群８０８がアナログ入力信号ＡＩＮに接続することにより、比較回路８０５の初期化動作がスタートされ、初期化動作終了時（初期化時間の終了）に、第１の入力信号Ｖａは「ＶＤＤ／２」になる。【０１９０】
また、第１のスイッチ８０６がＯＦＦ、且つ、スイッチ群８０８がそれぞれ第１の参照電圧信号ＶＲＥＦＨ、及び第２の参照電圧信号ＶＲＥＦＬに接続されることにより、比較回路８０５の比較動作がスタートされ、第１の入力信号Ｖａが再び「ＶＤＤ／２」になった時、比較動作が終了（比較動作時間の終了）となる。【０１９１】
このような電圧変化のある第１の入力信号Ｖａと、「ＶＤＤ／２」で一定であるＶｂとをコンパレータ８０１で比較することにより、比較回路８０５の初期化時間、及び比較動作時間を検出することができる。【０１９２】
したがって、このコントロール信号ＣＯＮＴでクロック生成回路７００の可変遅延回路７０１の遅延量を制御するようにすれば、Ａ／Ｄ変換器をその最適動作クロックで動作させることが可能となる。【０１９３】
このように、比較回路への電圧変化のある第１の入力信号Ｖａと、ＶＤＤ／２一定であるＶｂとを、コンパレータ８０１で比較することにより、比較回路の初期化時間、および比較動作時間を検出できる動作時間検出回路を構成するようにしたので、該検出したＡ／Ｄ変換器の比較回路の初期化時間、あるいは比較動作時間を用いて可変遅延回路の遅延量を制御することにより、Ａ／Ｄ変換器をその最適動作クロックで動作させることが可能となり、高速動作、低消費電力化、高変換精度を達成可能なＡ／Ｄ変換器を得ることができる。【０１９４】
（動作時間検出回路の構成例２）
図１６に、実施の形態１または２のＡ／Ｄ変換器におけるクロック生成回路１０４または２０４において使用可能な動作時間検出回路９００の構成例を示す。【０１９５】
図１６において、参照電圧生成回路９０６と、比較回路９０５と、動作検出回路９００とで構成され、参照電圧生成回路９０６の内部ノードである第３の参照電圧信号ＶＲＥＦＭ１は動作時間検出回路９００内の第１のコンパレータ９０１の一方の入力に接続される。【０１９６】
また、参照電圧生成回路９０６の内部ノードで第３の参照電圧信号ＶＲＥＦＭ１と、一つの抵抗を挟んで、第４の参照電圧信号ＶＲＥＦＭ２は第１のコンパレータ９０１の他方の入力に接続され、第１のコンパレータ９０１の出力信号は、第２のコンパレータ９０２の一方の入力に接続され、他方の入力は、電源電圧ＶＤＤとグラウンド電圧ＶＳＳ間に接続された第３、第４の抵抗９０３、９０４で抵抗分割されたノードに接続され、第２のコンパレータの出力は、コントロール信号ＣＯＮＴとなる。【０１９７】
また、動作時間検出回路９００内のコンパレータ９０１と、初段増幅列９０４の一つの回路とは、同等のものであり、第３、第４の抵抗９０３、９０４の抵抗値は同じであり、第３、４の抵抗９０３、９０４で抵抗分割されたノードは「ＶＤＤ／２」となる。【０１９８】
図１７に、図１６の構成９００、の動作タイミングチャートを示す。【０１９９】
第１のコンパレータ９０１の出力ＣＯＮＴＡは、休止状態時「ＨＩＧＨ」を出力し、比較回路９０５の比較動作がスタートされることにより、第３の参照電圧信号ＶＲＥＦＭ１と、第４の参照電圧信号ＶＲＥＦＭ２との電圧差により「ＬＯＷ」を出力する。【０２００】
また、比較回路９０５の初期化時、第１のコンパレータ９０１の出力は「ＨＩＧＨ」に固定される。このような第１のコンパレータ９０１の出力の電圧変化と、「ＶＤＤ／２」とを、第２のコンパレータで比較し、図１７に示される、信号ＣＯＮＴＡの、各比較動作時間、初期化時間、の各傾斜の真ん中の位置で「ＨＩＧＨ」，「ＬＯＷ」が変わるデューティ５０のパルス波形を、出力制御信号ＣＯＮＴとして出力することにより、比較回路９０５の初期化時間、及び比較動作時間を検出することができる。【０２０１】
したがって、このコントロール信号ＣＯＮＴでクロック生成回路７００の可変遅延回路７０１の遅延量を制御するようにすれば、Ａ／Ｄ変換器をその最適動作クロックで動作させることが可能となる。【０２０２】
このように、参照電圧生成回路から取り出した第３の参照電圧信号ＶＲＥＦＭ１と、第４の参照電圧信号ＶＲＥＦＭ２との電圧差を所定値と比較することにより、比較回路の初期化時間、及び比較動作時間を検出できる動作時間検出回路を構成するようにしたので、該検出したＡ／Ｄ変換器の比較回路の初期化時間、あるいは比較動作時間を用いて可変遅延回路の遅延量を制御することにより、Ａ／Ｄ変換器をその最適動作クロックで動作させることが可能となり、高速動作、低消費電力化、高変換精度を達成可能なＡ／Ｄ変換器を得ることができる。【０２０３】
（動作時間検出回路の構成例３）
図１８に、実施の形態１または２のＡ／Ｄ変換器におけるクロック生成回路１０４または２０４において使用可能な動作時間検出回路１０００の構成例を示す。【０２０４】
図１８において、参照電圧生成回路１００９と、比較回路１００８と、動作時間検出回路１０００と、動作時間検出補助回路１００４とで構成され、比較回路１００８のうちの一つの回路の入力信号の一方は、参照電圧生成回路１００９の内のノードと、第７の抵抗１００５の一方に接続され、他方の入力信号は、アナログ入力信号ＡＩＮと、第７の抵抗１００９の他方のどちらかの接続を選択できる第２のスイッチ１００６に接続される。【０２０５】
前記比較回路１００８のうちの一つの回路の出力信号は、第３のスイッチ１００７に接続され、第３のスイッチ１００７がＯＮ時には検出信号ＣＯＮＴＡとして出力され、第３のコンパレータ１００１の一方の入力に接続され、他方の入力は、電源電圧ＶＤＤとグラウンド電圧ＶＳＳ間に接続された第５、第６の抵抗１００２、１００３で抵抗分割されたノードに接続され、第３のコンパレータ１００１の出力は、コントロール信号ＣＯＮＴとなる。【０２０６】
また、動作時間を検出する際は、第２のスイッチと、第３のスイッチを共にＯＮすることで、図１６の構成と同様に、検出信号ＣＯＮＴＡの電圧変化と「ＶＤＤ／２」を、第３のコンパレータで比較することにより、比較回路の、初期化時間、及び比較動作時間を検出することができ、図１２の構成に比べ、第１のコンパレータ９０１の削減が可能となる。【０２０７】
このコントロール信号ＣＯＮＴで、クロック生成回路７００の可変遅延回路７０１の遅を制御することにより、Ａ／Ｄ変換器の最適動作クロックを生成し、第２のスイッチと、第３のスイッチを共にＯＦＦすることで、通常Ａ／Ｄ変換動作をさせることが可能となる。【０２０８】
図１９に、図１４の構成８００、図１６の構成９００、図１８の構成１０００の、第１の動作のタイミングチャートを示す。【０２０９】
図１９において、コントロール信号ＣＯＮＴは、比較回路の比較動作スタートから比較結果出力信号ＣＭＰＯＵＴが比較動作結果を出力するまでの間、「ＬＯＷ」を出力する。このコントロール信号ＣＯＮＴで、クロック生成回路７００の可変遅延回路７０１の遅延量を制御することによって、比較回路の比較動作に最適なＡ／Ｄ変換器の動作クロックを生成することができる。【０２１０】
図２０に、図１４の構成８００、図１６の構成９００、図１８の構成１０００の、第２の動作のタイミングチャートを示す。【０２１１】
図２０において、コントロール信号ＣＯＮＴは、初期化動作スタートから比較結果出力信号ＣＭＰＯＵＴが初期化結果を出力するまでの間、「ＨＩＧＨ」を出力する。このコントロール信号ＣＯＮＴにより、クロック生成回路７００の可変遅延回路７０１の遅延量を制御することによって、比較回路の初期化動作に最適なＡ／Ｄ変換器の動作クロックを生成することができる。【０２１２】
また、図１４の構成８００、図１６の構成９００、図１８の構成１０００において、比較回路の比較動作時間を「ＬＯＷ」、且つ、比較回路の初期化動作時間を「ＨＩＧＨ」、または比較回路の比較動作時間を「ＨＩＧＨ」、且つ、比較回路の初期化動作時間を「ＬＯＷ」とすることにより、比較回路の比較動作と初期化動作の両動作を検出してこれら両動作に最適なＡ／Ｄ変換器の動作クロックを生成することができる。【０２１３】
このように、参照電圧生成回路から取り出した参照電圧信号とアナログ入力信号との電圧差を、所定値と比較することにより、比較回路の初期化時間、および比較動作時間を検出できる動作時間検出回路を、簡単な構成により構成するようにしたので、該検出したＡ／Ｄ変換器の比較回路の初期化時間、あるいは比較動作時間を用いて可変遅延回路の遅延量を制御することにより、Ａ／Ｄ変換器をその最適動作クロックで動作させることが可能となり、高速動作、低消費電力化、高変換精度を達成可能なＡ／Ｄ変換器を得ることができる。【０２１４】
（動作時間検出回路の構成例４）
図２１に、実施の形態１または２のＡ／Ｄ変換器におけるクロック生成回路１０４または２０４において使用可能な動作時間検出回路１１００の構成例を示す。【０２１５】
この動作時間検出回路１１００は、図１４の比較回路８０５，図１６の比較回路９０５，図１８の比較回路１００８のいずれかに相当する、図示しない比較回路からの比較結果出力信号ＣＭＰＯＵＴとともに、この比較結果出力信号ＣＭＰＯＵＴを入力とするロジック回路１１０１のデジタル出力信号ＤＯＵＴをも入力信号とするようにしたものである。【０２１６】
図２１において、比較結果出力信号ＣＭＰＯＵＴは、ロジック回路１１０１と、動作時間検出回路１１００との両方に入力され、ロジック回路１１０１のデジタル出力信号ＤＯＵＴは、外部出力され、且つ、動作時間検出回路１１００に入力される。【０２１７】
動作時間検出回路１１００は、比較結果出力信号ＣＭＰＯＵＴと、デジタル出力信号ＤＯＵＴとを比較することにより、ロジック回路の初期化時間、および符号化時間を検出することができる。この動作時間検出回路１１００の出力であるコントロール信号ＣＯＮＴにより、クロック生成回路７００の可変遅延回路７０１の遅延量を制御することにより、Ａ／Ｄ変換器の最適動作クロックを生成することができる。【０２１８】
即ち、図２２に、図２１の構成１１００の、第１の動作のタイミングチャートを示す。【０２１９】
図２２において、コントロール信号ＣＯＮＴは、符号化動作スタートからデジタル出力信号ＤＯＵＴが符号化動作結果を出力するまでの間「ＬＯＷ」を出力する。このコントロール信号ＣＯＮＴで、クロック生成回路７００の可変遅延回路７０１の遅延量を制御することにより、ロジック回路の符号化動作に最適なＡ／Ｄ変換器の動作クロックを生成することができる。【０２２０】
図２３に、図２１の構成１１００の、第２の動作のタイミングチャートを示す。【０２２１】
図２３において、コントロール信号ＣＯＮＴは、ロジック回路の初期化動作スタートからデジタル出力信号ＤＯＵＴが初期化結果を出力するまでの間、「ＨＩＧＨ」を出力する。このコントロール信号ＣＯＮＴで、クロック生成回路７００の可変遅延回路７０１の遅延量を制御することにより、ロジック回路の初期化動作に最適なＡ／Ｄ変換器の動作クロックを生成することができる。【０２２２】
また、図２１の構成１１００において、ロジック回路の符号化動作時間を「ＬＯＷ」、且つロジック回路の初期化動作時間を「ＨＩＧＨ」、または符号化動作時間を「ＨＩＧＨ」、且つロジック回路の初期化動作時間を「ＬＯＷ」とすることにより、ロジック回路の符号化動作と初期化動作の両動作を検出してこれら両動作に最適なＡ／Ｄ変換器の動作クロックを生成することができる。【０２２３】
また、図１４の構成８００、図１６の構成９００、図１８の構成１０００、あるいは図２１の構成１１００を合わせもつ構成として、ロジック回路の符号化動作時間を「ＬＯＷ」、且つ比較回路の比較動作時間を「ＨＩＧＨ」とし、またはロジック回路の符号化動作時間を「ＨＩＧＨ」、且つ比較回路の比較動作時間を「ＬＯＷ」とすることにより、ロジック回路の符号化動作と比較回路の比較動作の両動作を検出してこれら両動作に最適なＡ／Ｄ変換器の動作クロックを生成することができる。【０２２４】
また、同様に、上記図１４の構成８００、図１６の構成９００、図１８の構成１０００、あるいは図２１の構成１１００を合わせもつ構成において、ロジック回路の初期化動作時間を「ＬＯＷ」、且つ比較回路の初期化動作時間を「ＨＩＧＨ」とし、またはロジック回路の初期化動作時間を「ＨＩＧＨ」、且つ比較回路の初期化動作時間を「ＬＯＷ」とすることにより、ロジック回路の初期化動作と比較回路の初期化動作の両動作を検出でき、これら両動作に最適なＡ／Ｄ変換器の動作クロックを生成することができる。【０２２５】
また、図７のタイミングチャートに示すように、前記Ａ／Ｄ変換器の構成要素の動作時間検出回路によって検出した必要動作時間により必要な時間以上の不要な時間は、Ａ／Ｄ変換器の各構成要素の動作を停止することにより、低消費電力を実現することができる。【０２２６】
このように、ロジック回路の入力信号を動作時間検出回路の入力に入力し、かつ前記ロジック回路の出力をも該動作時間検出回路に入力するようにしたので、動作時間検出回路が、ロジック回路の初期化時間、および符号化時間をも検出することができ、該検出したＡ／Ｄ変換器のロジック回路の初期化時間、あるいは符号化時間、あるいはその両者を用いて、可変遅延回路の遅延量を制御することにより、Ａ／Ｄ変換器をその最適動作クロックで動作させることが可能となり、高速動作、低消費電力化、高変換精度を達成可能なＡ／Ｄ変換器を得ることができる。【０２２７】
さらには、上記図１４の構成、図１６の構成、図１８の構成、あるいは図２１の構成を合わせもつ構成とすることにより、ロジック回路の符号化動作と比較回路の比較動作の両動作を検出してこれら両動作に最適なＡ／Ｄ変換器の動作クロック、等を生成することができ、あるいはロジック回路の初期化動作と比較回路の初期化動作の両動作を検出してこれら両動作に最適なＡ／Ｄ変換器の動作クロック、等を生成することができ、Ａ／Ｄ変換器を、最適動作クロックにより動作させることが可能となる。【０２２８】
なお、上記クロック生成回路の構成例１ないし５、および、動作時間検出回路の構成例１ないし４では、実施の形態１または２のＡ／Ｄ変換器に用いられるクロック生成回路およびその動作時間検出回路について述べたが、これらは実施の形態１の変形例または実施の形態２の変形例に用いてもよい。
【産業上の利用可能性】
【０２２９】
以上のように、本発明にかかるＡ／Ｄ変換器は、外部入力動作クロック信号を必要としないため、外部入力動作クロック信号を発生するための面積削減、コストの低減を実現するうえで有効である。【０２３０】
また、Ａ／Ｄ変換器内部で最適な動作クロック信号を生成して、変換精度を劣化させることなく高速動作が可能であるため、オーバーサンプリングのシステムや非同期動作が可能なシステムに使用するＡ／Ｄ変換器として有効である。
【図１】
2008020567.tif 000003
【図２】
2008020567.tif 000004
【図３】
2008020567.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2008020567.tif 000009
【図８】
2008020567.tif 000010
【図９】
2008020567.tif 000011
【図１０】
2008020567.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【手続補正書】
【提出日】平成21年3月13日(2009.3.13)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
アナログ入力信号をデジタル出力信号に変換するときの比較対象となる参照電圧を生成する参照電圧生成回路と、
前記アナログ入力信号と前記参照電圧とを比較する比較回路と、
該比較回路の出力結果に基づき、前記アナログ入力信号に対応するデジタル出力信号を出力するロジック回路と、
該Ａ／Ｄ変換器の動作を開始させるためのスタート信号をトリガとして、前記比較回路および前記ロジック回路に供給する動作クロック信号を生成するクロック生成回路とを備えた、
ことを特徴とするＡ／Ｄ変換器。
【請求項２】
アナログ入力信号をデジタル出力信号に変換するときの比較対象となる参照電圧を生成する参照電圧生成回路と、
前記アナログ入力信号と前記参照電圧とを比較する比較回路と、
該比較回路の出力結果に基づき、前記アナログ入力信号に対応するデジタル出力信号を出力するロジック回路と、
該Ａ／Ｄ変換器の動作を開始させるためのスタート信号をトリガとして、前記比較回路および前記ロジック回路に供給する動作クロック信号を生成するクロック生成回路とを備え、
前記クロック生成回路は、前記スタート信号を遅延させる遅延回路を有し、該遅延回路の出力信号を帰還させて、前記動作クロック信号を生成する、
ことを特徴とするＡ／Ｄ変換器。
【請求項３】
請求項２に記載のＡ／Ｄ変換器において、
前記クロック生成回路は、前記遅延回路の入力信号と前記遅延回路の出力信号とを位相比較し、その出力を前記遅延回路に該遅延回路の遅延量を制御する制御信号として供給する位相比較器を、さらに有する、
ことを特徴とするＡ／Ｄ変換器。
【請求項４】
請求項２に記載のＡ／Ｄ変換器において、
前記クロック生成回路における前記遅延回路は、その遅延時間が可変である、
ことを特徴とするＡ／Ｄ変換器。
【請求項５】
アナログ入力信号をデジタル出力信号に変換するときの比較対象となる参照電圧を生成する参照電圧生成回路と、
前記アナログ入力信号と前記参照電圧とを比較する比較回路と、
該比較回路の出力結果に基づき、前記アナログ入力信号に対応するデジタル出力信号を出力するロジック回路と、
該Ａ／Ｄ変換器の動作を開始させるためのスタート信号をトリガとして、前記比較回路および前記ロジック回路に供給する動作クロック信号を生成するクロック生成回路とを備え、
前記クロック生成回路は、
該Ａ／Ｄ変換器の構成要素である前記参照電圧生成回路，前記比較回路，前記ロジック回路のいずれかの回路の動作時間を検出する動作時間検出回路を有し、該検出した動作時間に応じて前記動作クロック信号を生成する、
ことを特徴とするＡ／Ｄ変換器。
【請求項６】
請求項５に記載のＡ／Ｄ変換器において、
前記動作時間が検出される回路の動作時間は、前記比較回路の比較動作時間であり、
該検出した比較動作時間に応じて前記動作クロックを生成する、
ことを特徴とするＡ／Ｄ変換器。
【請求項７】
請求項５に記載のＡ／Ｄ変換器において、
前記動作時間を検出する回路の動作時間は、前記比較回路の初期化時間であり、
該検出した初期化時間に応じて前記動作クロックを生成する、
ことを特徴とするＡ／Ｄ変換器。
【請求項８】
請求項５に記載のＡ／Ｄ変換器において、
前記動作時間が検出される回路の動作時間は、前記ロジック回路の符号化時間であり、
該検出した符号化時間に応じて前記動作クロックを生成する、
ことを特徴とするＡ／Ｄ変換器。
【請求項９】
請求項５に記載のＡ／Ｄ変換器において、
前記動作時間が検出される回路の動作時間は、前記ロジック回路の初期化時間であり、
該検出した初期化時間に応じて前記動作クロックを生成する、
ことを特徴とするＡ／Ｄ変換器。
【請求項１０】
請求項５に記載のＡ／Ｄ変換器において、
前記動作時間が検出される回路の動作時間は、前記比較回路の比較動作時間と初期化時間との和の時間であり、
該検出した和の時間に応じて前記動作クロックを生成する、
ことを特徴とするＡ／Ｄ変換器。
【請求項１１】
請求項５に記載のＡ／Ｄ変換器において、
前記動作時間が検出される回路の動作時間は、前記ロジック回路の符号化時間と初期化時間との和の時間であり、
該検出した和の時間に応じて前記動作クロックを生成する、
ことを特徴とするＡ／Ｄ変換器。
【請求項１２】
請求項５に記載のＡ／Ｄ変換器において、
前記動作時間が検出される回路の動作時間は、前記比較回路の比較時間と前記ロジック回路の符号化時間との和の時間であり、
該検出した和の時間に応じて動作クロックを生成する、
ことを特徴とするＡ／Ｄ変換器。
【請求項１３】
請求項５に記載のＡ／Ｄ変換器において、
前記動作時間が検出される回路の動作時間は、前記比較回路の初期化時間と前記ロジック回路の初期化時間との和の時間であり、
該検出した前記比較回路の初期化時間と前記ロジック回路の初期化時間との和の時間に応じて動作クロックを生成する、
ことを特徴とするＡ／Ｄ変換器。
【請求項１４】
請求項５に記載のＡ／Ｄ変換器において、
前記クロック生成回路は、
前記動作時間検出回路によって検出した動作時間以外の時間は、前記参照電圧生成回路，前記比較回路，前記ロジック回路のうちで、該動作時間を検出した回路の動作を停止する、
ことを特徴とするＡ／Ｄ変換器。
【請求項１５】
請求項１に記載のＡ／Ｄ変換器において、
前記スタート信号は、
該Ａ／Ｄ変換器の構成要素である回路のいずれかに供給される電源の立上りエッジである、
ことを特徴とするＡ／Ｄ変換器。
【請求項１６】
請求項３に記載のＡ／Ｄ変換器において、
前記クロック生成回路における前記遅延回路は、その遅延時間が可変である、
ことを特徴とするＡ／Ｄ変換器。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ信号をデジタル信号に変換するＡ／Ｄ変換器の改良を図ったものに関する。
【背景技術】
【０００２】
以下に、従来のＡ／Ｄ変換器について説明する。
【０００３】
図２４は、従来の並列型Ａ／Ｄ変換器１２００を示す図である。
【０００４】
図２４において、前記並列型Ａ／Ｄ変換器１２００は、外部入力としてアナログ入力信号ＡＩＮ、外部入力動作クロック信号ＣＫＩＮ、スタート信号ＳＴを有し、参照電圧生成回路１２０１、比較回路１２０２、ロジック回路１２０３、およびクロックバッファ回路１２０４、から構成されている。
【０００５】
前記クロックバッファ回路１２０４は、互いに直列接続された複数のインバータを含み、前記外部入力動作クロック信号ＣＫＩＮを入力とし、いわゆるインバータ遅延により、即ち、この互いに直列接続された複数のインバータの初段に入力された外部入力動作クロック信号ＣＫＩＮをこれら複数のインバータにより順次遅延することにより、前記比較回路用動作クロック信号ＣＬＫ＿ＣＭＰと、前記ロジック回路用動作クロック信号ＣＬＫ＿ＥＮＣとを生成する。
【０００６】
従って、外部入力動作クロック信号ＣＫＩＮと、比較回路用動作クロック信号ＣＬＫ＿ＣＭＰと、ロジック回路用動作クロック信号ＣＬＫ＿ＥＮＣとは、その周波数，振幅，デューティ，ジッタ等の信号諸元が全く同じでものある。
【０００７】
但し、このロジック回路用動作クロック信号ＣＬＫ＿ＥＮＣと、前記比較回路用動作クロック信号ＣＬＫ＿ＣＭＰとは、その位相が互いに反転している。
【０００８】
前記従来の並列型Ａ／Ｄ変換器の動作は、特許文献１の（実施の形態１）にて説明されている。
【０００９】
図２５は、特許文献１の実施の形態１によるＡ／Ｄ変換器１２００の構成を示す図である。
【００１０】
図２５に示されるように、Ａ／Ｄ変換器１２００は、参照電圧生成回路（参照電圧生成手段）１２０１、差動増幅器列（差動増幅手段）１１２、および動作回路（動作手段，比較回路）１２０２を備えている。
【００１１】
このＡ／Ｄ変換器１２００は、エンコード回路（コード化手段，ロジック回路）１２０３をさらに備えていてもよい。
【００１２】
参照電圧生成回路１２０１は、互いに直列に接続された分圧用の複数の抵抗Ｒ１〜Ｒｍ（ｍは２以上の整数）により複数の参照電圧ＶＲ１〜ＶＲｍ＋１を発生する。但し、参照電圧ＶＲｍ＋１は高電圧（電源電圧）印加用のノード１２０１ａと抵抗Ｒｍとに接続されたタップから得られるものであり、参照電圧ＶＲｉ（ｉ＝２，・・・，ｍ）は抵抗Ｒｉ−１と抵抗Ｒｉとの間に接続されたタップから得られるものであり、参照電圧ＶＲ１は低電圧（グランド電圧）印加用のノード１２０１ｂと抵抗Ｒ１とに接続されたタップから得られるものである。
【００１３】
差動増幅器列１１２は、ｍ＋１個の差動増幅器Ａ１〜Ａｍ＋１を含み、複数の参照電圧ＶＲ１〜ＶＲｍ＋１の各々と、アナログ信号電圧入力端子１０４から入力された入力アナログ信号電圧Ａｉｎとの電圧差を増幅し、複数の出力電圧セットを生成する。
【００１４】
ここで、複数の出力電圧セットのそれぞれには、相補的な非反転出力電圧と、反転出力電圧とが含まれる。
【００１５】
差動増幅器Ａ１〜Ａｍ＋１からの出力電圧セットに含まれる非反転出力電圧および反転出力電圧は、動作回路（比較回路）１２０２内の比較回路Ｃｒ１〜Ｃｒｎ＋１に直接出力される。
【００１６】
また、動作回路（比較回路）１２０２は、ｎ＋１個の比較回路（比較手段）Ｃｒ１〜Ｃｒｎ＋１を含み、それぞれの比較回路Ｃｒ１〜Ｃｒｎ＋１はいずれも４つの入力を有する。比較回路Ｃｒ１〜Ｃｒ４は差動増幅器Ａ１およびＡ２の非反転出力電圧および反転出力電圧を受け、比較回路Ｃｒ５〜Ｃｒ８は差動増幅器Ａ３およびＡ４の非反転出力電圧および反転出力電圧を受け、・・・、比較回路Ｃｒｎ−２〜Ｃｒｎ＋１は差動増幅器ＡｍおよびＡｍ＋１の非反転出力電圧および反転出力電圧を受ける。即ち、比較回路は４つ毎に、その両端の２つの差動増幅器から非反転出力電圧および反転出力電圧を受ける。
【００１７】
動作回路（比較回路）１２０２は複数の出力電圧セットを受け取り、クロック信号に従って動作する。
【００１８】
各比較回路Ｃｒ１〜Ｃｒｎ＋１は、入力トランジスタ部と正帰還部とを有している。入力トランジスタ部には、複数の出力電圧セットのうち第１の出力電圧セットと第２の出力電圧セットとが入力される。正帰還部はクロック信号に従って動作する。
エンコード回路１２０３は、比較結果（ディジタル信号）をコード化し、ディジタルデータ信号を生成する。
【００１９】
このように、従来の並列型Ａ／Ｄ変換器１２００において、参照電圧生成回路１２０１は、例えば、上述のように、相互に直列に接続された複数の抵抗からなり、その直列接続体の一端に高電圧側基準電圧が、他端に低電圧側基準電圧が、それぞれ接続されることで構成される。
【００２０】
そして、その抵抗同士の複数の接続点から、それぞれの分圧電圧が参照電圧として出力される。
【００２１】
差動増幅器列１１２において、複数の差動増幅器は、それぞれ２つの入力端子を有し、一方の入力端子には入力アナログ信号電圧が入力され、他方の入力端子には参照電圧の１つが入力され、非反転出力電圧および反転出力電圧を出力する。
【００２２】
比較回路１２０２は、その入力トランジスタ部において、差動増幅器からの非反転出力電圧および反転出力電圧に対し所定の重み付け演算を行うことによりしきい値電圧を決定し、第１の非反転出力電圧と第１の反転出力電圧との差分と、第２の非反転出力電圧と第２の反転出力電圧との差分とを比較した比較結果を正帰還部に出力する。
【００２３】
正帰還部は、クロック信号が所定レベルにある場合に、入力トランジスタ部から出力される比較結果を増幅し、増幅された比較結果をディジタル信号としてエンコード回路に出力する。このディジタル信号は、例えば、比較結果によるＨレベルまたはＬレベルのディジタル信号である。
【００２４】
このように、図２４に示す従来の並列型Ａ／Ｄ変換器１２００では、クロックバッファ１２０４により外部入力動作クロック信号を遅延，反転することで、比較回路用動作クロック信号ＣＬＫ＿ＣＭＰと、ロジック回路用動作クロック信号ＣＬＫ＿ＥＮＣとを生成している。
【００２５】
このため、図２６に示すように、外部入力動作クロック信号ＣＫＩＮとしてデューティ５０パーセントのクロックを用いる場合、生成される前記比較回路１２０２の比較期間と、前記ロジック回路１２０３の初期化期間とが同じ期間になる。
【００２６】
同様に、前記比較回路１２０２の初期化期間と、前記ロジック回路１２０３の符号化期間とが同じ期間になり、Ａ／Ｄ変換が行われる。
【００２７】
このように、従来の並列型Ａ／Ｄ変換器では、比較回路用動作クロック信号ＣＬＫ＿ＣＭＰと、ロジック回路用動作クロック信号ＣＬＫ＿ＥＮＣとは、単に外部入力動作クロック信号ＣＫＩＮを分配することで生成していた。
【００２８】
このため、外部入力動作クロック信号ＣＫＩＮのｄｕｔｙ、周波数、ジッタなどの特性により、Ａ／Ｄ変換器の最高動作周波数、消費電力などの性能が決まってしまっていた。
【００２９】
また、動作時は必ず外部入力動作クロック信号ＣＫＩＮの供給が必要となるため、その供給用のクロックジェネレータにコストや面積を要するものであった。
【００３０】
次に、図２７は、従来の逐次比較型Ａ／Ｄ変換器１３００を示す図である。
【００３１】
図２７において、前記逐次比較型Ａ／Ｄ変換器１３００は、外部入力としてアナログ入力信号ＡＩＮ、外部入力動作クロック信号ＣＫＩＮ、スタート信号ＳＴを有し、参照電圧生成回路１３０１、比較回路１３０２、およびロジック回路１３０３、から構成されている。
【００３２】
前記従来の逐次比較型Ａ／Ｄ変換器１３００の動作は、特許文献２の（第１の実施例）にて説明されている。
【００３３】
図２８は特許文献２の第１の実施例によるＡ／Ｄ変換器１３００の構成を示す図である。
【００３４】
図２８に示されるように、Ａ／Ｄ変換器１３００は、アナログ入力端子５１およびアナログ・リファレンス電源端子５２を有するとともに、制御部１と、インバータ２〜６、８および１７〜２１と、ＮＡＮＤ回路７および９〜１６と、トランスファ・ゲート２２〜３２と、コンデンサ・アレイ部を形成するコンデンサ３３〜３６と、コンパレータ１３０２と、記憶レジスタ３８とを、備えて構成されている。
【００３５】
また、Ａ／Ｄ変換器１３００内の参照電圧生成回路１３０１は、トランスファ・ゲート２２〜３２と、コンデンサ３３〜３６と、インバータ２１とを備えて構成されている。
【００３６】
トランスファ・ゲート２４，２６，２８，３０とコンデンサ３３，３４，３５，３６とは互いに直列接続されてグランドと比較回路１３０２の非反転入力との間に接続されている。この比較回路１３０２の非反転入力はトランスファ・ゲート３２を介してグランドに接続されている。
【００３７】
また、トランスファ・ゲート２５，２７，２９，３１の一端はトランスファ・ゲート２４，２６，２８，３０とコンデンサ３３，３４，３５，３６との接続点に接続されるとともに他端は共通に接続されて、トランスファ・ゲート２２および２３を介してアナログ・リファレンス電源端子５２およびアナログ入力端子５１に接続されている。
【００３８】
また、Ａ／Ｄ変換器１３００内の逐次比較ロジック回路１３０３は、制御部１と、インバータ２〜６，８，１７〜２０と、ＮＡＮＤ回路７および９〜１６とを、備えて構成されている。
【００３９】
制御部１のＥＮＤはインバータ６を介してＮＡＮＤ回路７および９〜１６の一方の入力に接続されている。制御部１の制御信号Ｓ１，Ｓ２，Ｓ５，Ｓ７，Ｓ９はＮＡＮＤ回路７，９，１２，１４，１６の他方の入力に接続され、制御部１の制御信号Ｓ３，Ｓ４，Ｓ６，Ｓ８はインバータ２，３，４，５を介してＮＡＮＤ回路１０，１１，１３，１５の他方の入力に接続されている。
【００４０】
ＮＡＮＤ回路７の出力はインバータ８を介してトランスファ・ゲート２３，３２の制御入力に接続されるとともに、インバータ８の出力はインバータ２１を介してトランスファ・ゲート２２の制御入力に接続されている。また、ＮＡＮＤ回路１０，１１，１３，１５の出力はトランスファ・ゲート２５，２６，２８，３０の制御入力に接続されるとともに、ＮＡＮＤ回路９，１２，１４，１６の出力はインバータ１７，１８，１９，２０を介してトランスファ・ゲート２４，２７，２９，３１の制御入力に接続されている。
【００４１】
ここにおいて、コンデンサ３３（容量Ｃ１）、３４（容量Ｃ２）、３５（容量Ｃ３）および３６（容量Ｃ４）の相対容量比は、次式のように設定されている。
【００４２】
Ｃ１：Ｃ２：Ｃ３：Ｃ４＝１：１／２：１／４：１／４    ・・・（１）
【００４３】
また、図２９（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）、（ｆ）、（ｇ）、（ｈ）、（ｉ）、（ｊ）および（ｋ）は、特許文献２の第１の実施例における動作信号を示すタイミング図である。
【００４４】
次に、図２８のブロック図および図２９（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）、（ｆ）、（ｇ）、（ｈ）、（ｉ）、（ｊ）および（ｋ）のタイミング図を参照して、特許文献２の第１の実施例の動作について説明する。
【００４５】
制御部１より出力される制御信号Ｓ１〜Ｓ９およびＥＮＤ信号のタイミングについては、特許文献２の従来例（図３０を参照）の場合と同様に動作する。
【００４６】
即ち、先ず、サンプル期間Ｔ１（図３１を参照）においては、制御部１より出力される制御信号Ｓ１、Ｓ３、Ｓ５、Ｓ７およびＳ９の出力レベルが「ＨＩＧＨ」となって、トランスファ・ゲート６７、６９、７１、７３および７５がオンの状態となる。
【００４７】
また、制御部１より出力される制御信号Ｓ２、Ｓ４、Ｓ６およびＳ８の出力レベルおよびインバータ７７の出力レベルが「ＬＯＷ」となって、トランスファ・ゲート６６、６８、７０、７２および７４がオフの状態となり、アナログ入力端子５５より入力されるアナログ信号は、トランスファ・ゲート７５、６７、６９、７１および７３を経由して、コンデンサ７８、７９、８０および８１に伝達され、その充放電が行われる。
【００４８】
これにより、当該アナログ信号のアナログ値のサンプリングが行われる。
【００４９】
上記のサンプリング期間に続く次のホールド期間Ｔ２においては、制御部１より出力される制御信号Ｓ１、Ｓ３、Ｓ５、Ｓ７およびＳ９の出力レベルが「ＬＯＷ」となって、トランスファ・ゲート６７、６９、７１、７３および７５がオフの状態となり、サンプリング期間Ｔ１において取込まれた電荷がコンデンサ７８、７９、８０および８１にホールドされる。
【００５０】
この時にコンパレータ３７に入力されるコンペア・ラインの電位Ｖは、アナログ入力端子５５に入力されるアナログ電圧のレベルをＶｉとすると、次式により示される。
【００５１】
Ｖ＝−Ｖｉ    ・・・（２）
【００５２】
次いでＡ／Ｄ変換動作に入り、先ず、変換動作の第１のステートにおいては、制御部１においては、制御信号Ｓ３の出力レベルは「ＨＩＧＨ」となり、トランスファ・ゲート６７はオンの状態となる。これにより、コンデンサ７８の一方の端子にはアナログ・リファレンス電源端子５６より入力されるリファレンス電圧Ｖｒのレベルが印加される。
【００５３】
コンデンサ７８の容量Ｃ１は、コンデンサＣ１〜Ｃ４の全容量値の１／２であるから、コンパレータ３７に入力されるコンペア・ラインの電位Ｖは、次式により与えられる。
【００５４】
Ｖ＝−Ｖｉ＋Ｖｒ／２    ・・・（３）
【００５５】
この式（３）において、Ｖ＜０の場合には、制御部１に送られるコンパレータ３７の出力レベルは“０”となり、制御部１より出力される制御信号Ｓ３の出力レベルは「ＨＩＧＨ」のままに保持され、これによりトランスファ・ゲート６７はオンの状態のままとなって、最上位ビットは“１”に設定される。
【００５６】
また、Ｖ＞０の場合には、コンパレータ３７の出力レベルは「ＨＩＧＨ」となり、制御部１より出力される制御信号Ｓ２の出力レベルは「ＨＩＧＨ」、Ｓ３の出力レベルは「ＬＯＷ」となって、トランスファ・ゲート６６はオンの状態、トランスファ・ゲート６７はオフの状態となって、最上位ビットは“０”に設定される。
【００５７】
これにより、図３１においては、Ｓ２の出力レベルが「ＬＯＷ」、Ｓ３の出力レベルが「ＨＩＧＨ」の状態において、最上位ビットには「ＨＩＧＨ」が設定されている。
【００５８】
次に、最上位から２ビット目を決定する。制御部１においては、制御信号Ｓ５の出力レベルを「ＨＩＧＨ」として、トランスファ・ゲート６９をオンの状態とし、これにより、コンパレータ３７に入力されるコンペア・ラインの電位Ｖは、既に設定されている最上位ビットの状態により、下記の２式の何れかにより示される電位となる。
【００５９】
Ｖ＝−Ｖｉ＋Ｖｒ／２＋Ｖｒ／４（最上位ビットが「ＨＩＧＨ」の時）    ・・・（４）
【００６０】
Ｖ＝−Ｖｉ＋Ｖｒ／４（最上位ビットが「ＬＯＷ」の時）    ・・・（５）
【００６１】
図３１のタイミング図に示される例においては、最上位ビットは「ＨＩＧＨ」に設定されているために、コンペア・ラインの電位Ｖは、次式のように表わされる。
【００６２】
Ｖ＝−Ｖｉ＋Ｖｒ＋Ｖｒ／４    ・・・（６）
【００６３】
ここにおいても、最上位ビットを決定した時と同様に、コンパレータ３７と制御部１とによりＶ＜０の場合には、最上位から２ビット目のビットは「ＨＩＧＨ」に設定され、Ｖ＞０の場合には“０”に設定される。以下、同様の手順により、最下位ビットまで決定されると、（１１１１）〜（００００）までの八つの状態の何れかに分類される。図３１のタイミング図においては、最終的に（１１００）となっている。
【００６４】
次に、上述のようにして、Ａ／Ｄ変換が終了して、その変換結果を記憶レジスタ３８に書込むステートにおいては、図２８の特許文献２の第１の実施例の逐次比較型Ａ／Ｄ変換器１３００では、制御部１より出力されるＥＮＤ信号のレベルは「ＬＯＷ」より「ＨＩＧＨ」に変わる。
【００６５】
このＥＮＤ信号による制御作用により、Ａ／Ｄ変換結果が記憶レジスタ３８に書込まれるとともに、インバータ６の出力レベルが「ＨＩＧＨ」より「ＬＯＷ」に変わることにより、ＮＡＮＤ回路７および９〜１６の出力レベルは全て「ＨＩＧＨ」となる。
【００６６】
これにより、インバータ８および１７〜２１の反転作用により、トランスファ・ゲート２２、２５、２６、２８および３０の各ゲートは全てオンの状態となり、またトランスファ・ゲート２３、２４、２７、２９、３１および３２の各ゲートは全てオフの状態となる。
この場合においては、コンデンサ３３〜３６における総電荷容量Ｑは、次式に示されるように初期化される。
【００６７】
Ｑ＝Ｃ１・Ｖｒ    ・・・（７）
【００６８】
従って、連続して行われる次のＡ／Ｄ変換におけるサンプリング・ステートにおいては、また、トランスファ・ゲート２２、２４、２６、２８および３０の各ゲートは全てオフの状態となる。
【００６９】
またトランスファ・ゲート２３、２５、２７、２９、３１および３２の各ゲートは全てオンの状態となって、サンプリング開始時におけるＢラインにおける電位レベルＶｏは、次式により与えられる。
【００７０】
Ｖｏ＝Ｖｒ・Ｃ１／（Ｃ１＋Ｃ２＋Ｃ３＋Ｃ４）＝Ｖｒ／２    ・・・（８）
【００７１】
従って、アナログ入力端子１０１に印加されるアナログ電圧値のコンデンサ３３〜３６に対するサンプリングは、その前の変換時におけるサンプリング／ホールドされている電荷容量に関係なく、常にＶｒ／２のレベルからの充電または放電が行われることになるために、常に同一レベルのアナログ入力電圧に対しては常に一定のＡ／Ｄ変換特性が得られる。
【００７２】
また、コンデンサ３３〜３６に対する充電または放電を行わなければならない最大電荷量は、従来の場合においては、最大０〜Ｖｒレベルの範囲内に介在していたのに比較して、本特許文献２の第１の実施例においては、０〜Ｖｒ／２またはＶｒ／２〜Ｖｒの範囲内に介在する状態となるために、電荷量としては１／２に低減される。
【００７３】
従って、サンプリング期間が従来例と同じ場合においては、アナログ入力端子１０１に接続する抵抗値に対する許容値を２倍とすることが可能となり、またアナログ入力端子に接続する抵抗値を同一とする場合においては、サンプリング期間の長さを１／２に短縮することができる。
【００７４】
即ち、参照電圧生成回路１３０１は互いに並列に接続され、容量比が１：１／２：１／４：１／４等に設定された複数の容量を有し、逐次比較ロジック回路１３０３は、サンプリング期間において、アナログ入力信号ＡＩＮを複数の容量の一端に接続することでサンプリングを行う。
【００７５】
次のホールド期間において、逐次比較ロジック回路１３０３は、全ての容量を接地から切り離すことで、取り込まれた電荷のホールドを行う。
【００７６】
次に、前記図２７に示す逐次比較型Ａ／Ｄ変換器の動作のタイミングを図３２に示す。
【００７７】
前記逐次比較型Ａ／Ｄ変換器１３００の構成では、図３２に示すように、外部入力動作クロック信号ＣＫＩＮより初期化期間、比較期間、符号化期間が生成され、Ａ／Ｄ変換が行われる。
【００７８】
従って、従来の逐次比較型Ａ／Ｄ変換器１３００は、前記従来の並列型Ａ／Ｄ変換器１２００と同様、外部入力動作クロック信号ＣＫＩＮの特性に依存して、Ａ／Ｄ変換器の性能が決まってしまい、動作時は、必ず、外部入力動作クロック信号ＣＫＩＮの供給が必要となっていた。
【特許文献１】特開２００３−１５８４５６号公報
【特許文献２】特開平５−２５９９１３号公報
【発明の開示】
【発明が解決しようとする課題】
【００７９】
ところで、近年の前記Ａ／Ｄ変換器を用いたシステムにおいては、要求される動作クロックが高速になっており、また、外部入力動作クロック信号のデューティ、ジッタの影響もあり、十分な比較時間がとれず、変換精度を維持することが困難になってきている。
【００８０】
本発明は、上記のような従来のものの課題を解決するためになされたもので、Ａ／Ｄ変換器の各Ａ／Ｄ変換動作期間を確保でき、Ａ／Ｄ変換器にとって最適なデューティ、周波数、ジッタのクロック信号で動作でき、高速動作、低消費電力、高変換精度を達成できるＡ／Ｄ変換器を提供することを目的としている。
【課題を解決するための手段】
【００８１】
上記課題を解決するため、請求項１に係るＡ／Ｄ変換器は、アナログ入力信号をデジタル出力信号に変換するときの比較対象となる参照電圧を生成する参照電圧生成回路と、前記アナログ入力信号と前記参照電圧とを比較する比較回路と、該比較回路の出力結果に基づき、前記アナログ入力信号に対応するデジタル出力信号を出力するロジック回路と、該Ａ／Ｄ変換器の動作を開始させるためのスタート信号をトリガとして、前記比較回路および前記ロジック回路に供給する動作クロックを生成するクロック生成回路とを備えた、ことを特徴とする。
【００８２】
請求項２に係るＡ／Ｄ変換器は、アナログ入力信号をデジタル出力信号に変換するときの比較対象となる参照電圧を生成する参照電圧生成回路と、前記アナログ入力信号と前記参照電圧とを比較する比較回路と、該比較回路の出力結果に基づき、前記アナログ入力信号に対応するデジタル出力信号を出力するロジック回路と、該Ａ／Ｄ変換器の動作を開始させるためのスタート信号をトリガとして、前記比較回路および前記ロジック回路に供給する動作クロックを生成するクロック生成回路とを備え、前記クロック生成回路は、前記スタート信号を遅延させる遅延回路を有し、該遅延回路の出力信号を帰還させて、前記動作クロックを生成する、ことを特徴とする。
【００８３】
請求項３に係るＡ／Ｄ変換器は、請求項２に記載のＡ／Ｄ変換器において、前記クロック生成回路は、前記遅延回路の入力信号と前記遅延回路の出力信号とを位相比較し、その出力を前記遅延回路に該遅延回路の遅延量を制御する制御信号として供給する位相比較器を、さらに有する、ことを特徴とする。
【００８４】
請求項４に係るＡ／Ｄ変換器は、請求項２に記載のＡ／Ｄ変換器において、前記クロック生成回路における前記遅延回路は、その遅延時間が可変である、ことを特徴とする。
【００８５】
請求項５に係るＡ／Ｄ変換器は、アナログ入力信号をデジタル出力信号に変換するときの比較対象となる参照電圧を生成する参照電圧生成回路と、前記アナログ入力信号と前記参照電圧とを比較する比較回路と、該比較回路の出力結果に基づき、前記アナログ入力信号に対応するデジタル出力信号を出力するロジック回路と、該Ａ／Ｄ変換器の動作を開始させるためのスタート信号をトリガとして、前記比較回路および前記ロジック回路に供給する動作クロックを生成するクロック生成回路とを備え、前記クロック生成回路は、該Ａ／Ｄ変換器の構成要素である前記参照電圧生成回路，前記比較回路，前記ロジック回路のいずれかの回路の動作時間を検出する動作時間検出回路を有し、該検出した動作時間に応じて前記動作クロックを生成する、ことを特徴とする。
【００８６】
請求項６に係るＡ／Ｄ変換器は、請求項５に記載のＡ／Ｄ変換器において、前記動作時間が検出される回路の動作時間は、前記比較回路の比較動作時間であり、該検出した比較動作時間に応じて前記動作クロックを生成する、ことを特徴とする。
【００８７】
請求項７に係るＡ／Ｄ変換器は、請求項５に記載のＡ／Ｄ変換器において、前記動作時間が検出される回路の動作時間は、前記比較回路の初期化時間であり、該検出した初期化時間に応じて前記動作クロックを生成する、ことを特徴とする。
【００８８】
請求項８に係るＡ／Ｄ変換器は、請求項５に記載のＡ／Ｄ変換器において、前記動作時間が検出される回路の動作時間は、前記ロジック回路の符号化時間であり、該検出した符号化時間に応じて前記動作クロックを生成する、ことを特徴とする。
【００８９】
請求項９に係るＡ／Ｄ変換器は、請求項５に記載のＡ／Ｄ変換器において、前記動作時間が検出される回路の動作時間は、前記ロジック回路の初期化時間であり、該検出した初期化時間に応じて前記動作クロックを生成する、ことを特徴とする。
【００９０】
請求項１０に係るＡ／Ｄ変換器は、請求項５に記載のＡ／Ｄ変換器において、前記動作時間が検出される回路の動作時間は、前記比較回路の比較動作時間と初期化時間との和の時間であり、該検出した和の時間に応じて前記動作クロックを生成する、ことを特徴とする。
【００９１】
請求項１１に係るＡ／Ｄ変換器は、請求項５に記載のＡ／Ｄ変換器において、前記動作時間を検出される回路の動作時間は、前記ロジック回路の符号化時間と初期化時間との和の時間であり、該検出した和の時間に応じて前記動作クロックを生成する、ことを特徴とする。
【００９２】
請求項１２に係るＡ／Ｄ変換器は、請求項５に記載のＡ／Ｄ変換器において、前記動作時間が検出される回路の動作時間は、前記比較回路の比較時間と、前記ロジック回路の符号化時間との和の時間であり、該検出した和の時間に応じて前記動作クロックを生成する、ことを特徴とする。
【００９３】
請求項１３に係るＡ／Ｄ変換器は、請求項５に記載のＡ／Ｄ変換器において、前記動作時間が検出される回路の動作時間は、前記比較回路の初期化時間と前記ロジック回路の初期化時間との和の時間であり、該検出した和の時間に応じて前記動作クロックを生成する、ことを特徴とする。
【００９４】
請求項１４に係るＡ／Ｄ変換器は、請求項５に記載のＡ／Ｄ変換器において、前記クロック生成回路は、前記動作時間検出回路によって検出した動作時間以外の時間は、前記参照電圧生成回路，前記比較回路，前記ロジック回路のうちで、該動作時間を検出した回路の動作を停止する、ことを特徴とする。
【００９５】
請求項１５に係るＡ／Ｄ変換器は、請求項１に記載のＡ／Ｄ変換器において、前記スタート信号は、該Ａ／Ｄ変換器の構成要素である回路のいずれかに供給される電源の立上りエッジである、ことを特徴とする。
請求項１６に係るＡ／Ｄ変換器は、請求項３に記載のＡ／Ｄ変換器において、前記クロック生成回路における前記遅延回路は、その遅延時間が可変である、ことを特徴とする。
【発明の効果】
【００９６】
本発明は、Ａ／Ｄ変換器の内部に、外部入力クロックを必要としないクロック生成回路を設けたことにより、外部にクロック発振器が不要になる。
【００９７】
また、外部入力クロックの特性に依存せずに、Ａ／Ｄ変換器の最適動作クロックを発生することにより、Ａ／Ｄ変換器が最適動作クロックにより動作でき、Ａ／Ｄ変換器の高速動作、低消費電力、高変換精度を、達成することができる。
【発明を実施するための最良の形態】
【００９８】
以下に、本発明の実施の形態を図について説明する。
【００９９】
（実施の形態１）
図１に、本発明の実施の形態１による並列型Ａ／Ｄ変換器１００のブロック図を示す。
【０１００】
図１に示される本実施の形態１のＡ／Ｄ変換器１００は、アナログ入力信号をデジタル出力信号に変換するために、比較対象とされる参照電圧を生成する参照電圧生成回路１０１と、アナログ入力信号ＡＩＮと、参照電圧生成回路１０１で生成された参照電圧とを比較する比較回路１０２と、前記比較回路１０１の出力結果に基づいて、デジタル出力信号を出力するロジック回路１０３と、スタート信号ＳＴによって動作クロックＣＬＫ＿ＣＭＰ、ＣＬＫ＿ＥＮＣを自動生成するクロック生成回路１０４と、によって構成される。
【０１０１】
図２に、本実施の形態１のＡ／Ｄ変換器１００の動作タイミングチャートを示す。
【０１０２】
図２に示される、前記比較回路用動作クロック信号ＣＬＫ＿ＣＭＰの、「ＬＯＷ」，「ＨＩＧＨ」の期間に、比較回路１０２は、それぞれ、初期化動作，比較動作を行う。
【０１０３】
また、前記ロジック回路用動作クロック信号ＣＬＫ＿ＥＮＣの、「ＬＯＷ」，「ＨＩＧＨ」の期間に、ロジック回路１０３は、それぞれ、初期化動作，符号化動作を行う。
【０１０４】
前記比較回路用動作クロック信号ＣＬＫ＿ＣＭＰと、前記ロジック回路用動作クロック信号ＣＬＫ＿ＥＮＣとは、互いに同期しかつ位相が相互に反転している。このため、比較回路１０２が比較動作を終了した後、これに同期して符号化回路（ロジック回路１０３）が符号化動作を開始し、符号化動作の終了後、次のサイクルの比較動作が始まる。これにより、比較動作、符号化動作を、交互に行うことができる。
【０１０５】
ところで、前記クロック生成回路１０４は、前記スタート信号ＳＴをトリガとして、Ａ／Ｄ変換器１００の内部で、前記比較回路用動作クロック信号ＣＬＫ＿ＣＭＰと、前記ロジック回路用動作クロック信号ＣＬＫ＿ＥＮＣとを生成する。したがって、従来回路において必要であった外部入力動作クロック信号ＣＫＩＮが不要となる。
【０１０６】
また、前記クロック生成回路１０４は、単に前記スタート信号ＳＴをトリガとしてクロック信号を生成するものであるため、外部のクロック信号とは関係なく、所定の信号諸元（振幅，周波数，デューティ，ジッタ等）を有する前記比較回路用動作クロック信号ＣＬＫ＿ＣＭＰと、前記ロジック回路用動作クロック信号ＣＬＫ＿ＥＮＣとを、生成できる。
【０１０７】
このため、前記比較回路用動作クロック信号ＣＬＫ＿ＣＭＰと、前記ロジック回路用動作クロック信号ＣＬＫ＿ＥＮＣとを、最適に設定することで、前記比較回路１０２の動作に必要な比較期間，初期化期間、前記ロジック回路１０３の動作に必要な初期化期間，符号化期間を、それぞれ適切に確保できる。
【０１０８】
その結果、Ａ／Ｄ変換を、高速、高精度に、しかも低消費電力で行うことができる。
【０１０９】
このように、本実施の形態１によれば、並列型Ａ／Ｄ変換器の内部に設けたクロック生成回路１０４によりクロック信号を生成し、該クロック信号を使用してＡ／Ｄ変換を行うようにしたので、外部のクロック発振器が不要となる。また、該クロック生成回路１０４の諸元の設定を適宜に行うことにより、Ａ／Ｄ変換器に、最適なデューティ、周波数、ジッタを有するクロック信号を供給でき、Ａ／Ｄ変換器を最適に動作させることができ、高速動作、低消費電力化、高変換精度を達成できるＡ／Ｄ変換器を得ることができる。
【０１１０】
なお、前記スタート信号は、本実施の形態１によるＡ／Ｄ変換器、あるいはこのＡ／Ｄ変換器を構成するいずれかの回路に供給される電源の立ち上がりエッジを用いることもできる。
【０１１１】
（実施の形態１の変形例）
図３に、本発明の実施の形態１の変形例によるＡ／Ｄ変換器１００ａの一例を示す。
【０１１２】
図３に示される本実施の形態１の変形例のＡ／Ｄ変換器１００ａは、電源の立上がりによってスタート信号ＳＴを生成するスタート信号生成回路（検出回路）１０５と、アナログ入力信号ＡＩＮと、参照電圧生成回路１０１で生成された参照電圧とを比較する比較回路１０２と、前記比較回路１０２の出力結果をもとに、デジタル出力信号を出力するロジック回路１０３と、スタート信号ＳＴによって、動作クロックＣＬＫ＿ＣＭＰ、ＣＬＫ＿ＥＮＣを自動生成するクロック生成回路１０４と、によって構成される。
【０１１３】
この構成により、Ａ／Ｄ変換器１００ａの内部で、このＡ／Ｄ変換器１００ａを構成する回路、即ち、参照電圧生成回路１０１,比較回路１０２，ロジック回路１０３，クロック生成回路１０４のいずれかに供給される電源の立上がり（立ち上がりエッジ）、あるいはこのＡ／Ｄ変換器１００ａに供給される電源の立上がり（立ち上がりエッジ）を検出し、前記スタート信号ＳＴを生成することができる。
【０１１４】
図４に、本発明の実施の形態１の変形例におけるスタート信号生成回路１０５の一例を示す。
【０１１５】
図４において、電源ＶＤＤの非接地側のノードとグランドとの間には、ダイオード接続されたＰＭＯＳトランジスタ１０５１と第１の容量１０５３とがこの順で相互に直列に接続されるとともに、第２の容量１０５４とＮＭＯＳトランジスタ１０５２とがこの順で相互に直列に接続されている。
【０１１６】
また、ＰＭＯＳトランジスタ１０５１と第１の容量１０５３との接続点がＮＭＯＳトランジスタ１０５２のゲートに接続されるとともに、第２の容量１０５４とＮＭＯＳトランジスタ１０５２との接続点からインバータ１０５５，１０５６を介してスタート信号ＳＴが取り出される構成となっている。
【０１１７】
図５に、該スタート信号生成回路１０５の、入，出力の動作タイムチャートを示す。
【０１１８】
図４において、図５（ａ）に示す電源ＶＤＤの立上りによりＰＭＯＳトランジスタ１０５１は動作を開始し、第１の容量１０５３に電荷を供給する。第１の容量１０５３に充電された電圧が、ＮＭＯＳトランジスタ１０５２の動作の閾値を超えると、ＮＭＯＳトランジスタ１０５２が動作を開始し、電源ＶＤＤにより充電されていた第２の容量１０５４の充電電圧を放電する。
【０１１９】
これにより、第１のインバータ１５０５の入力電圧が「ＨＩＧＨ」から「ＬＯＷ」へ遷移し、この入力電圧が、第１，第２のインバータ１０５５，１０５６により遅延されることで、図５（ｂ）のスタート信号ＳＴを生成することができる。
【０１２０】
なお、このスタート信号生成回路については、これ以外の構成でも、実現可能である。
【０１２１】
このように、本実施の形態１の変形例によれば、前記実施の形態１の構成において、スタート信号生成回路１０５を付加するようにしたので、Ａ／Ｄ変換器の内部でスタート信号を生成することができ、外部からスタート信号を入力する必要がなくなり、Ａ／Ｄ変換器の外部において、スタート信号生成回路を設けることが、不要となる。
【０１２２】
（実施の形態２）
図６に、本発明の実施の形態２による逐次比較型Ａ／Ｄ変換器２００のブロック図を示す。
【０１２３】
図６に示される本実施の形態２のＡ／Ｄ変換器２００は、アナログ入力信号をデジタル出力信号に変換するために、比較対象とされる参照電圧を生成する参照電圧生成回路２０１と、アナログ入力信号ＡＩＮと、参照電圧生成回路２０１で生成された参照電圧とを比較する比較回路２０２と、前記比較回路２０１の出力結果をもとに、第１の動作クロックＣＬＫによりデジタル出力信号を出力するロジック回路２０３と、スタート信号ＳＴによって、第１の動作クロックＣＬＫを自動生成するクロック生成回路２０４とによって構成される。
【０１２４】
図７に、本実施の形態２のＡ／Ｄ変換器２００の動作タイミングチャートを示す。
【０１２５】
前記クロック生成回路２０４は、前記スタート信号ＳＴをトリガとして、Ａ／Ｄ変換器２００の内部で所定の信号諸元を有する第１の動作クロック信号ＣＬＫを生成する。したがって、従来回路において必要であった外部入力動作クロック信号ＣＫＩＮが不要となり、前記比較回路２０２の動作に必要な比較期間、初期化期間、前記ロジック回路２０３の動作に必要な符号化期間において、Ａ／Ｄ変換が行われる。
【０１２６】
このように、本実施の形態２によれば、逐次比較型Ａ／Ｄ変換器の内部に設けたクロック生成回路２０４によりクロック信号を生成し、該クロック信号を使用してＡ／Ｄ変換を行うようにしたので、外部のクロック発振器が不要となる。また、クロック生成回路２０４の諸元を適宜に設定することにより、Ａ／Ｄ変換器に、最適なデューティ、周波数、ジッタを有するクロック信号を供給でき、Ａ／Ｄ変換器を最適に動作させることができ、高速動作、低消費電力化、高変換精度を達成できるＡ／Ｄ変換器を得ることができる。
【０１２７】
なお、前記スタート信号は、本実施の形態２によるＡ／Ｄ変換器、あるいはこのＡ／Ｄ変換器を構成するいずれかの回路に供給される電源の立ち上がりエッジを用いることもできる。
【０１２８】
（実施の形態２の変形例）
図８に、本発明の実施の形態２の変形例によるＡ／Ｄ変換器２００ｂの一例を示す。
【０１２９】
図８に示される本実施の形態２の変形例のＡ／Ｄ変換器２００ｂは、電源の立上がりによってスタート信号ＳＴを生成するスタート信号生成回路（検出回路）２０５と、アナログ入力信号ＡＩＮと、参照電圧生成回路２０１で生成された参照電圧とを比較する比較回路２０２と、前記比較回路２０２の出力結果をもとに、デジタル出力信号を出力するロジック回路２０３と、スタート信号ＳＴによって、動作クロックＣＬＫ＿ＣＭＰ、ＣＬＫ＿ＥＮＣを自動生成するクロック生成回路２０４と、によって構成される。
【０１３０】
この構成により、Ａ／Ｄ変換器２００ｂの内部で、このＡ／Ｄ変換器２００ｂを構成する回路、即ち、参照電圧生成回路２０１，比較回路２０２，ロジック回路２０３，クロック生成回路２０４のいずれかに供給される電源の立上がり（立ち上がりエッジ）、あるいはこのＡ／Ｄ変換器２００ｂに供給される電源の立上がり（立ち上がりエッジ）を検出し、前記スタート信号ＳＴを生成することができる。
【０１３１】
本発明の実施の形態２の変形例におけるスタート信号生成回路２０５は、図４に示す実施の形態１の変形例におけるスタート信号生成回路１０５と同様の構成のものを用いることができるが、他の構成のものを用いてもよい。
【０１３２】
このように、本実施の形態２の変形例によれば、前記実施の形態２の構成において、スタート信号生成回路２０５を付加するようにしたので、Ａ／Ｄ変換器の内部でスタート信号を生成することができ、外部からスタート信号を入力する必要がなくなり、Ａ／Ｄ変換器の外部において、スタート信号生成回路を設けることが、不要となる。
【０１３３】
（クロック生成回路の構成例１）
以下では、前記実施の形態１または２のＡ／Ｄ変換器において使用可能なクロック生成回路の構成例を示す。
【０１３４】
図９に、前記実施の形態２のＡ／Ｄ変換器２００におけるクロック生成回路２０４として使用可能なクロック生成回路３００の構成例を示す。
【０１３５】
図９に示される、クロック生成回路３００は、以下のように構成される。
【０１３６】
即ち、クロック生成回路３００のスタート信号ＳＴは、排他的論理和回路（以下、ＥＸＯＲと称す）３０３の一方の入力に接続され、ＥＸＯＲ３０３の出力は、第２のクロック信号ＣＬＫ＿Ａになり、且つ、ＡＮＤ３０２の一方の入力に接続され、ＡＮＤ３０２の他方の入力は、電源電圧ＶＤＤに接続される。
【０１３７】
ＡＮＤ３０２の出力は、遅延回路３０１に接続され、遅延回路３０１の出力は、ＥＸＯＲ３０３の他方に接続されることで、クロック生成回路３００が構成される。
【０１３８】
スタート信号ＳＴが「ＬＯＷ」から「ＨＩＧＨ」に立ち上がると、ＥＸＯＲ３０３の出力が「ＬＯＷ」から「ＨＩＧＨ」に立ち上がる。これにより、ＡＮＤ３０２の出力は「ＨＩＧＨ」となり、遅延回路３０１に設定された遅延時間が経過した後に、ＥＸＯＲ３０３の他方の入力が「ＨＩＧＨ」となる。その結果、ＥＸＯＲ３０３の出力が「ＬＯＷ」に戻り、スタート信号ＳＴが「ＬＯＷ」から「ＨＩＧＨ」に立ち上がることで、第２のクロック信号ＣＬＫ＿Ａが１つ発生される、という動作を繰り返すことにより第２のクロック信号ＣＬＫ＿Ａを連続して発生する。この第２のクロック信号ＣＬＫ＿Ａのデューティは、遅延回路３０１に設定された遅延時間に依存する。
【０１３９】
したがって、第２のクロック信号ＣＬＫ＿Ａは、前記実施の形態２の第１の動作クロック信号ＣＬＫとして使用されることにより、従来回路において必要であった外部入力動作クロック信号ＣＫＩＮを、設けることが不要となる。
【０１４０】
このように、前記実施の形態２のＡ／Ｄ変換器２００の内部において、スタート信号ＳＴをトリガとして、前記第１の動作クロック信号ＣＬＫを発生するクロック生成回路を、簡単な論理回路の組み合わせにより構成するようにしたので、Ａ／Ｄ変換器の外部において、第１の動作クロック信号を生成するための外部入力動作クロック信号を発生するクロックジェネレータを設けることが不要となり、そのコスト，面積の削減を行うことが可能となる。
【０１４１】
また、該クロック生成回路における遅延回路の遅延時間を適宜に設定することにより、外部入力動作クロック信号の信号諸元に依存せずに、前記第１の動作クロック信号の信号諸元を決定することができ、これを有するＡ／Ｄ変換器を最適なデューティ、周波数、ジッタのクロック信号で動作させることができ、高速動作、低消費電力、高変換精度を、達成できるＡ／Ｄ変換器を得ることができる。
【０１４２】
（クロック生成回路の構成例２）
図１０に、前記実施の形態１のＡ／Ｄ変換器１００におけるクロック生成回路１０４として使用可能なクロック生成回路４００の構成例を示す。
【０１４３】
図１０に示される生成回路４００は、以下のように構成される。
【０１４４】
即ち、クロック生成回路４００のスタート信号ＳＴは、ＥＸＯＲ４０３の一方の入力に接続され、ＥＸＯＲ４０３の出力は、ＡＮＤ４０２の一方の入力、および第１のインバータ（以下、ＩＮＶと称す）４０４の入力に接続され、ＡＮＤ４０２の他方の入力は、電源電圧ＶＤＤに接続され、ＡＮＤ４０２の出力は、遅延回路４０１に接続され、遅延回路４０１の出力は、ＥＸＯＲ４０３の他方の入力に接続されることで、本クロック生成回路４００が構成される。
【０１４５】
この構成は、図９のクロック生成回路３００に第１のＩＮＶ４０４を加えたものに相当するものであり、ＥＸＯＲ４０３の出力は、第２のクロック信号ＣＬＫ＿Ａになり、第１のＩＮＶ４０４の出力は、第３のクロック信号ＣＬＫ＿Ｂとなる。
【０１４６】
したがって、第２のクロック信号ＣＬＫ＿Ａは、前記実施の形態１の比較回路用動作クロック信号ＣＬＫ＿ＣＭＰとして、第３のクロック信号ＣＬＫ＿Ｂは、実施の形態１のロジック回路用動作クロック信号ＣＬＫ＿ＥＮＣとして、それぞれ使用することにより、従来回路において必要であった外部入力動作クロック信号ＣＫＩＮを、設けることが、不要となる。
【０１４７】
なお、第２のクロック信号ＣＬＫ＿Ａを、前記実施の形態１のロジック回路用動作クロック信号ＣＬＫ＿ＥＮＣとして、第３のクロック信号ＣＬＫ＿Ｂを、前記実施の形態１の比較回路用動作クロック信号ＣＬＫ＿ＣＭＰとして、それぞれ使用するようにしてもよい。
【０１４８】
このように、前記実施の形態１のＡ／Ｄ変換器１００の内部において、スタート信号をトリガとして、比較回路用動作クロック信号およびロジック回路用動作クロック信号を発生するクロック生成回路を、簡単な論理回路の組み合わせにより構成するようにしたので、Ａ／Ｄ変換器の外部において、比較回路用動作クロック信号およびロジック回路用動作クロック信号を生成するための外部入力動作クロック信号を発生するクロックジェネレータを設けることが不要となり、そのコスト，面積の削減を行うことが可能となる。
【０１４９】
また、該クロック生成回路における遅延回路の遅延時間を適宜に設定することにより、外部入力動作クロック信号の信号諸元に依存せずに、比較回路用動作クロック信号およびロジック回路用動作クロック信号の信号諸元を決定することができ、これを有するＡ／Ｄ変換器を最適なデューティ、周波数、ジッタのクロック信号で動作させることができ、高速動作、低消費電力化、高変換精度を、達成できるＡ／Ｄ変換器を得ることができる。
【０１５０】
（クロック生成回路の構成例３）
図１１に、前記実施の形態１のＡ／Ｄ変換器１００におけるクロック生成回路１０４または前記実施の形態２のＡ／Ｄ変換器２００におけるクロック生成回路２０４として使用可能なクロック生成回路５００の構成例を示す。
【０１５１】
図１１に示されるクロック生成回路５００は、以下のように構成される。即ち、クロック生成回路５００のスタート信号ＳＴは、ＥＸＯＲ５０３の一方の入力に接続され、ＥＸＯＲ５０３の出力は、第２のクロック信号ＣＬＫ＿Ａになり、且つ、ＡＮＤ５０２の一方の入力と、第１のＩＮＶ５０５の入力と、位相比較器５０４の一方の入力とに接続される。
【０１５２】
また、第１のＩＮＶ５０５の出力は、第３のクロック信号ＣＬＫ＿Ｂとなり、ＡＮＤ５０２の他方の入力は、電源電圧ＶＤＤに接続され、ＡＮＤ５０２の出力は、遅延回路５０１に接続され、遅延回路５０１の出力は、ＥＸＯＲ５０３の他方の入力および位相比較器５０４の他方の入力に接続され、位相比較器５０４の出力は、遅延回路５０１の遅延量を決定するために遅延回路５０１に接続されることで、本クロック生成回路５００が構成される。
【０１５３】
したがって、遅延回路５０１の入力信号と、その出力信号とを位相比較器５０４で比較し、その比較結果によって該遅延回路５０１の遅延量を、一定に制御することができる。このため、外部入力動作クロック信号の信号諸元に依存せずに、第２のクロック信号ＣＬＫ＿Ａ、第３のクロック信号ＣＬＫ＿Ｂのクロック幅を一定に制御できる。
【０１５４】
ここで、第２のクロック信号ＣＬＫ＿Ａを、前記実施の形態１の比較回路用動作クロック信号ＣＬＫ＿ＣＭＰとして、第３のクロック信号ＣＬＫ＿Ｂを、前記実施の形態１のロジック回路用動作クロック信号ＣＬＫ＿ＥＮＣとして、使用することにより、従来回路において必要であった外部入力動作クロック信号ＣＫＩＮを、設けることが不要となる。
【０１５５】
なお、第２のクロック信号ＣＬＫ＿Ａを、前記実施の形態１のロジック回路用動作クロック信号ＣＬＫ＿ＥＮＣとして、第３のクロック信号ＣＬＫＢを、前記実施の形態１の比較回路用動作クロック信号ＣＬＫ＿ＣＭＰとして、使用してもよく、この構成によっても、外部入力動作クロック信号ＣＫＩＮが不要となる。
【０１５６】
また、このクロック生成回路を、前記実施の形態２のＡ／Ｄ変換器に使用する場合は、第２のクロック信号ＣＬＫ＿Ａ及び第３のクロック信号ＣＬＫ＿Ｂのどちらかを、第１の動作クロック信号ＣＬＫとして使用すればよく、これによりやはり、外部入力動作クロック信号ＣＫＩＮが不要となる。
【０１５７】
このように、前記実施の形態１または２のＡ／Ｄ変換器の内部において、スタート信号をトリガとして、比較回路用動作クロック信号およびロジック回路用動作クロック信号、または第１の動作クロック信号を発生するクロック生成回路を、簡単な論理回路の組み合わせにより構成するようにしたので、Ａ／Ｄ変換器の外部において、比較回路用動作クロック信号およびロジック回路用動作クロック信号、または第１の動作クロック信号を生成するための外部入力動作クロック信号を発生するクロックジェネレータを設けることが不要となり、そのコスト，面積の削減を行うことが可能となる。
【０１５８】
また、位相比較回路の位相比較結果に応じて、遅延回路の遅延時間が一定に設定されるようにしたので、外部入力動作クロック信号の信号諸元に依存せずに、比較回路用動作クロック信号およびロジック回路用動作クロック信号、または第１の動作クロック信号の信号諸元を決定することができ、これを有するＡ／Ｄ変換器を最適なデューティ、周波数、ジッタのクロック信号で動作させることができ、高速動作、低消費電力、高変換精度を達成可能なＡ／Ｄ変換器を得ることができる。
【０１５９】
（クロック生成回路の構成例４）
図１２に、前記実施の形態１のＡ／Ｄ変換器１００におけるクロック生成回路１０４または前記実施の形態２のＡ／Ｄ変換器２００におけるクロック生成回路２０４として使用可能なクロック生成回路６００の構成例を示す。
【０１６０】
図１２に示される、クロック生成回路６００は、以下のように構成される。
【０１６１】
即ち、クロック生成回路６００のスタート信号ＳＴは、ＥＸＯＲ６０３の一方の入力に接続され、ＥＸＯＲ６０３の出力は、第２のクロック信号ＣＬＫ＿Ａになり、且つ、ＡＮＤ６０２の一方の入力および第１のＩＮＶ６０４の入力に接続される。
【０１６２】
第１のＩＮＶ６０４の出力は、第３のクロック信号ＣＬＫ＿Ｂとなり、ＡＮＤ６０２の他方の入力は、電源電圧ＶＤＤに接続され、ＡＮＤ６０２の出力は、可変遅延回路６０１に接続され、可変遅延回路６０１の出力は、ＥＸＯＲ６０３の他方の入力に接続され、コントロール信号ＣＯＮＴは、可変遅延回路６０１の遅延量を可変するために可変遅延回路６０１に接続されることで、クロック生成回路６００が構成される。
【０１６３】
したがって、可変遅延回路６０１の遅延量を、コントロール信号ＣＯＮＴによってＡ／Ｄ変換器が動作する最適なデューティとなるように制御することができる。
【０１６４】
なお、第２のクロック信号ＣＬＫ＿Ａを、前記実施の形態１の比較回路用動作クロック信号ＣＬＫ＿ＣＭＰとして、第３のクロック信号ＣＬＫ＿Ｂを、前記実施の形態１のロジック回路用動作クロック信号ＣＬＫ＿ＥＮＣとして、使用することにより、従来回路において必要であった外部入力動作クロック信号ＣＫＩＮを設けることが、不要となる。
【０１６５】
また、このクロック生成回路を、前記実施の形態１のＡ／Ｄ変換器に使用する場合は、第２のクロック信号ＣＬＫ＿Ａを、実施の形態１のロジック回路用動作クロック信号ＣＬＫ＿ＥＮＣとして、第３のクロック信号ＣＬＫ＿Ｂを、実施の形態１の比較回路用動作クロック信号ＣＬＫ＿ＣＭＰとして、使用してもよく、この場合もやはり、外部入力動作クロック信号ＣＫＩＮが不要となる。
【０１６６】
また、このクロック生成回路を、前記実施の形態２のＡ／Ｄ変換器に使用する場合は、第２のクロック信号ＣＬＫ＿Ａ及び第３のクロック信号ＣＬＫ＿Ｂのどちらかを、第１の動作クロック信号ＣＬＫとして使用すればよく、この場合もやはり、外部入力動作クロック信号ＣＫＩＮが不要となる。
【０１６７】
このように、前記実施の形態１または２のＡ／Ｄ変換器の内部において、スタート信号をトリガとして、比較回路用動作クロック信号およびロジック回路用動作クロック信号、または第１の動作クロック信号を発生するクロック生成回路を、簡単な論理回路の組み合わせにより構成するようにしたので、Ａ／Ｄ変換器の外部において、比較回路用動作クロック信号およびロジック回路用動作クロック信号、または第１の動作クロック信号を生成するための外部入力動作クロック信号を発生するクロックジェネレータを設けることが不要となり、そのコスト，面積の削減を行うことが可能となる。
【０１６８】
また、可変遅延回路の遅延時間を適宜に設定することにより、外部入力動作クロック信号の信号諸元に依存せずに、比較回路用動作クロック信号およびロジック回路用動作クロック信号、または第１の動作クロック信号の信号諸元を決定することができ、これを有するＡ／Ｄ変換器を特に最適なデューティのクロック信号で動作させることができ、高速動作、低消費電力化、高変換精度を達成可能なＡ／Ｄ変換器を得ることができる。
【０１６９】
（クロック生成回路の構成例５）
図１３に、前記実施の形態１のＡ／Ｄ変換器１００におけるクロック生成回路１０４または前記実施の形態２のＡ／Ｄ変換器２００におけるクロック生成回路２０４として使用可能なクロック生成回路７００の構成例を示す。
【０１７０】
図１３に示される本実施の形態７のクロック生成回路７００は、以下のように構成される。
【０１７１】
即ち、クロック生成回路７００のスタート信号ＳＴは、ＥＸＯＲ７０３の一方の入力に接続され、ＥＸＯＲ７０３の出力は、第２のクロック信号ＣＬＫ＿Ａになり、且つ、ＡＮＤ７０２の一方の入力および第１のＩＮＶ７０４の入力に接続される。
【０１７２】
第１のＩＮＶ７０４の出力は、第３のクロック信号ＣＬＫ＿Ｂとなり、ＡＮＤ７０２の他方の入力は、電源電圧ＶＤＤに接続され、ＡＮＤ７０２の出力は、可変遅延回路７０１に接続され、可変遅延回路７０１の出力は、ＥＸＯＲ７０３の他方の入力に接続され、Ａ／Ｄ変換器の構成要素、すなわち、参照電圧生成回路１０１、比較回路１０２、およびロジック回路１０３、の動作時間を検出する動作時間検出回路７０５の出力が、コントロール信号ＣＯＮＴになり、これが、可変遅延回路７０１の遅延量を可変するよう可変遅延回路７０１に接続されることで、クロック生成回路７００が構成される。
【０１７３】
したがって、可変遅延回路７０１の遅延量を、Ａ／Ｄ変換器の構成要素の動作時間を検出する動作時間検出回路７０５の出力コントロール信号ＣＯＮＴで制御することによって、Ａ／Ｄ変換器の最適動作クロックで動作させることが可能となり、高速動作、低消費電力、高変換精度を、達成可能なＡ／Ｄ変換器を得ることができる。
【０１７４】
また、このクロック生成回路を、前記実施の形態１のＡ／Ｄ変換器に使用する場合は、第２のクロック信号ＣＬＫ＿Ａを、前記実施の形態１の比較回路用動作クロック信号ＣＬＫ＿ＣＭＰとして、第３のクロック信号ＣＬＫ＿Ｂを、前記実施の形態１のロジック回路用動作クロック信号ＣＬＫ＿ＥＮＣとして、使用することにより、従来回路において必要であった外部入力動作クロック信号ＣＫＩＮが、不要となる。
【０１７５】
また、このクロック生成回路を、前記実施の形態１のＡ／Ｄ変換器に使用する場合は、第２のクロック信号ＣＬＫ＿Ａを、実施の形態１のロジック回路用動作クロック信号ＣＬＫ＿ＥＮＣとして、第３のクロック信号ＣＬＫ＿Ｂを、実施の形態１の比較回路用動作クロック信号ＣＬＫ＿ＣＭＰとして、使用してもよく、この場合においても、外部入力動作クロック信号ＣＫＩＮが不要となる。
【０１７６】
また、このクロック生成回路を、前記実施の形態２のＡ／Ｄ変換器に使用する場合は、第２のクロック信号ＣＬＫ＿Ａ及び第３のクロック信号ＣＬＫ＿Ｂのどちらかを、第１の動作クロック信号ＣＬＫとして使用すればよく、この場合においても、外部入力動作クロック信号ＣＫＩＮが不要となる。
【０１７７】
このように、前記実施の形態１または２のＡ／Ｄ変換器の内部において、スタート信号をトリガとして、比較回路用動作クロック信号およびロジック回路用の動作クロック信号、または第１の動作クロック信号を発生するクロック生成回路を、簡単な論理回路の組み合わせにより構成するようにしたので、Ａ／Ｄ変換器の外部において、比較回路用動作クロック信号およびロジック回路用動作クロック信号、または第１の動作クロック信号を生成するための外部入力動作クロック信号を発生するクロックジェネレータを設けることが不要となり、そのコスト，面積の削減を行うことが可能となる。
【０１７８】
また、Ａ／Ｄ変換器の構成要素である参照電圧生成回路、比較回路、あるいはロジック回路のいずれかの動作時間を検出する動作時間検出回路により、可変遅延回路の遅延時間を自動的に設定するようにしたので、外部入力動作クロック信号の信号諸元に依存せずに、比較回路用動作クロック信号およびロジック回路用動作クロック信号、または第１の動作クロック信号の信号諸元を決定することができ、これを有するＡ／Ｄ変換器を特に最適なデューティのクロック信号で動作させることができ、高速動作、低消費電力化、高変換精度を達成可能なＡ／Ｄ変換器を得ることができる。
【０１７９】
（動作時間検出回路の構成例１）
以下では、実施の形態１または２のＡ／Ｄ変換器におけるクロック生成回路１０４または２０４において使用可能な動作時間検出回路の構成例を示す。
【０１８０】
図１４に、実施の形態１または２のＡ／Ｄ変換器におけるクロック生成回路１０４または２０４において使用可能な動作時間検出回路８００の構成例を示す。
【０１８１】
図１４において、比較回路８０５は、第１のスイッチ８０６と、第２のＩＮＶ８０７と、スイッチ群８０８と、容量群８０９とで構成される。
【０１８２】
この比較回路８０５は図６の比較回路２０２に相当するものである。
【０１８３】
この比較回路８０５は、第１のスイッチ８０６を閉じてインバータ８０７の入出力間を短絡することにより、インバータ８０７の入力電圧をその閾値Ｖｔｈと等しくなるように設定しておき、スイッチ群８０８により例えばＶＲＥＦＬを選択すると、容量群８０９の入出力間の電位差ＶｃはＶｃ＝ＶＲＥＦＬ−Ｖｔｈとなり、次に第１のスイッチ８０６を開いてスイッチ群８０８によりＡＩＮを選択すると、容量群８０９の入出力間の電位差Ｖｃはこの値Ｖｃに維持されるため、インバータ８０７の入力電圧ＶｉはＶｉ＝ＡＩＮ−（ＶＲＥＦＬ−Ｖｔｈ）となり、Ｖｉ−Ｖｔｈ＝ＡＩＮ−ＶＲＥＦが０より大きいか小さいかに応じて比較結果が得られる、というものである。即ち、Ｖｉ−Ｖｔｈ＝ＡＩＮ−ＶＲＥＦ＞０ならば比較結果は「ＨＩＧＨ」、ＡＩＮ−ＶＲＥＦ＜０ならば比較結果は「ＬＯＷ」である。
【０１８４】
また、第２のＩＮＶ８０７の入力となる第１の入力信号Ｖａが、動作時間検出回路８００内のコンパレータ８０１の一方の入力に接続され、コンパレータ８０１の他方の入力に接続される第２の入力信号Ｖｂは、電源電圧ＶＤＤとグラウンド電圧ＶＳＳとの間に接続された第１、第２の抵抗８０２、８０３で抵抗分割されたノードから出力される信号である。
【０１８５】
コンパレータ８０１の出力信号は、コントロール信号ＣＯＮＴである。また、第１、第２の抵抗８０２、８０３の抵抗値は同じであり、第２の入力信号Ｖｂの電圧値は「ＶＤＤ／２」となる。
【０１８６】
図１５に、図１４の構成８００、の動作タイミングチャートを示す。
【０１８７】
第１の入力信号Ｖａは、比較回路８０５の休止状態時は「ＬＯＷ」を出力する。第１のスイッチ８０６がＯＮ、且つ、スイッチ群８０８がアナログ入力信号ＡＩＮに接続することにより、比較回路８０５の初期化動作がスタートされ、初期化動作終了時（初期化時間の終了）に、第１の入力信号Ｖａは「ＶＤＤ／２」になる。
【０１８８】
また、第１のスイッチ８０６がＯＦＦ、且つ、スイッチ群８０８がそれぞれ第１の参照電圧信号ＶＲＥＦＨ、及び第２の参照電圧信号ＶＲＥＦＬに接続されることにより、比較回路８０５の比較動作がスタートされ、第１の入力信号Ｖａが再び「ＶＤＤ／２」になった時、比較動作が終了（比較動作時間の終了）となる。
【０１８９】
このような電圧変化のある第１の入力信号Ｖａと、「ＶＤＤ／２」で一定であるＶｂとをコンパレータ８０１で比較することにより、比較回路８０５の初期化時間、及び比較動作時間を検出することができる。
【０１９０】
したがって、このコントロール信号ＣＯＮＴでクロック生成回路７００の可変遅延回路７０１の遅延量を制御するようにすれば、Ａ／Ｄ変換器をその最適動作クロックで動作させることが可能となる。
【０１９１】
このように、比較回路への電圧変化のある第１の入力信号Ｖａと、ＶＤＤ／２一定であるＶｂとを、コンパレータ８０１で比較することにより、比較回路の初期化時間、および比較動作時間を検出できる動作時間検出回路を構成するようにしたので、該検出したＡ／Ｄ変換器の比較回路の初期化時間、あるいは比較動作時間を用いて可変遅延回路の遅延量を制御することにより、Ａ／Ｄ変換器をその最適動作クロックで動作させることが可能となり、高速動作、低消費電力化、高変換精度を達成可能なＡ／Ｄ変換器を得ることができる。
【０１９２】
（動作時間検出回路の構成例２）
図１６に、実施の形態１または２のＡ／Ｄ変換器におけるクロック生成回路１０４または２０４において使用可能な動作時間検出回路９００の構成例を示す。
【０１９３】
図１６において、参照電圧生成回路９０６と、比較回路９０５と、動作検出回路９００とで構成され、参照電圧生成回路９０６の内部ノードである第３の参照電圧信号ＶＲＥＦＭ１は動作時間検出回路９００内の第１のコンパレータ９０１の一方の入力に接続される。
【０１９４】
また、参照電圧生成回路９０６の内部ノードで第３の参照電圧信号ＶＲＥＦＭ１と、一つの抵抗を挟んで、第４の参照電圧信号ＶＲＥＦＭ２は第１のコンパレータ９０１の他方の入力に接続され、第１のコンパレータ９０１の出力信号は、第２のコンパレータ９０２の一方の入力に接続され、他方の入力は、電源電圧ＶＤＤとグラウンド電圧ＶＳＳ間に接続された第３、第４の抵抗９０３、９０４で抵抗分割されたノードに接続され、第２のコンパレータの出力は、コントロール信号ＣＯＮＴとなる。
【０１９５】
また、動作時間検出回路９００内のコンパレータ９０１と、初段増幅列９０４の一つの回路とは、同等のものであり、第３、第４の抵抗９０３、９０４の抵抗値は同じであり、第３、４の抵抗９０３、９０４で抵抗分割されたノードは「ＶＤＤ／２」となる。
【０１９６】
図１７に、図１６の構成９００、の動作タイミングチャートを示す。
【０１９７】
第１のコンパレータ９０１の出力ＣＯＮＴＡは、休止状態時「ＨＩＧＨ」を出力し、比較回路９０５の比較動作がスタートされることにより、第３の参照電圧信号ＶＲＥＦＭ１と、第４の参照電圧信号ＶＲＥＦＭ２との電圧差により「ＬＯＷ」を出力する。
【０１９８】
また、比較回路９０５の初期化時、第１のコンパレータ９０１の出力は「ＨＩＧＨ」に固定される。このような第１のコンパレータ９０１の出力の電圧変化と、「ＶＤＤ／２」とを、第２のコンパレータで比較し、図１７に示される、信号ＣＯＮＴＡの、各比較動作時間、初期化時間、の各傾斜の真ん中の位置で「ＨＩＧＨ」，「ＬＯＷ」が変わるデューティ５０のパルス波形を、出力制御信号ＣＯＮＴとして出力することにより、比較回路９０５の初期化時間、及び比較動作時間を検出することができる。
【０１９９】
したがって、このコントロール信号ＣＯＮＴでクロック生成回路７００の可変遅延回路７０１の遅延量を制御するようにすれば、Ａ／Ｄ変換器をその最適動作クロックで動作させることが可能となる。
【０２００】
このように、参照電圧生成回路から取り出した第３の参照電圧信号ＶＲＥＦＭ１と、第４の参照電圧信号ＶＲＥＦＭ２との電圧差を所定値と比較することにより、比較回路の初期化時間、及び比較動作時間を検出できる動作時間検出回路を構成するようにしたので、該検出したＡ／Ｄ変換器の比較回路の初期化時間、あるいは比較動作時間を用いて可変遅延回路の遅延量を制御することにより、Ａ／Ｄ変換器をその最適動作クロックで動作させることが可能となり、高速動作、低消費電力化、高変換精度を達成可能なＡ／Ｄ変換器を得ることができる。
【０２０１】
（動作時間検出回路の構成例３）
図１８に、実施の形態１または２のＡ／Ｄ変換器におけるクロック生成回路１０４または２０４において使用可能な動作時間検出回路１０００の構成例を示す。
【０２０２】
図１８において、参照電圧生成回路１００９と、比較回路１００８と、動作時間検出回路１０００と、動作時間検出補助回路１００４とで構成され、比較回路１００８のうちの一つの回路の入力信号の一方は、参照電圧生成回路１００９の内のノードと、第７の抵抗１００５の一方に接続され、他方の入力信号は、アナログ入力信号ＡＩＮと、第７の抵抗１００９の他方のどちらかの接続を選択できる第２のスイッチ１００６に接続される。
【０２０３】
前記比較回路１００８のうちの一つの回路の出力信号は、第３のスイッチ１００７に接続され、第３のスイッチ１００７がＯＮ時には検出信号ＣＯＮＴＡとして出力され、第３のコンパレータ１００１の一方の入力に接続され、他方の入力は、電源電圧ＶＤＤとグラウンド電圧ＶＳＳ間に接続された第５、第６の抵抗１００２、１００３で抵抗分割されたノードに接続され、第３のコンパレータ１００１の出力は、コントロール信号ＣＯＮＴとなる。
【０２０４】
また、動作時間を検出する際は、第２のスイッチと、第３のスイッチを共にＯＮすることで、図１６の構成と同様に、検出信号ＣＯＮＴＡの電圧変化と「ＶＤＤ／２」を、第３のコンパレータで比較することにより、比較回路の、初期化時間、及び比較動作時間を検出することができ、図１２の構成に比べ、第１のコンパレータ９０１の削減が可能となる。
【０２０５】
このコントロール信号ＣＯＮＴで、クロック生成回路７００の可変遅延回路７０１の遅を制御することにより、Ａ／Ｄ変換器の最適動作クロックを生成し、第２のスイッチと、第３のスイッチを共にＯＦＦすることで、通常Ａ／Ｄ変換動作をさせることが可能となる。
【０２０６】
図１９に、図１４の構成８００、図１６の構成９００、図１８の構成１０００の、第１の動作のタイミングチャートを示す。
【０２０７】
図１９において、コントロール信号ＣＯＮＴは、比較回路の比較動作スタートから比較結果出力信号ＣＭＰＯＵＴが比較動作結果を出力するまでの間、「ＬＯＷ」を出力する。このコントロール信号ＣＯＮＴで、クロック生成回路７００の可変遅延回路７０１の遅延量を制御することによって、比較回路の比較動作に最適なＡ／Ｄ変換器の動作クロックを生成することができる。
【０２０８】
図２０に、図１４の構成８００、図１６の構成９００、図１８の構成１０００の、第２の動作のタイミングチャートを示す。
【０２０９】
図２０において、コントロール信号ＣＯＮＴは、初期化動作スタートから比較結果出力信号ＣＭＰＯＵＴが初期化結果を出力するまでの間、「ＨＩＧＨ」を出力する。このコントロール信号ＣＯＮＴにより、クロック生成回路７００の可変遅延回路７０１の遅延量を制御することによって、比較回路の初期化動作に最適なＡ／Ｄ変換器の動作クロックを生成することができる。
【０２１０】
また、図１４の構成８００、図１６の構成９００、図１８の構成１０００において、比較回路の比較動作時間を「ＬＯＷ」、且つ、比較回路の初期化動作時間を「ＨＩＧＨ」、または比較回路の比較動作時間を「ＨＩＧＨ」、且つ、比較回路の初期化動作時間を「ＬＯＷ」とすることにより、比較回路の比較動作と初期化動作の両動作を検出してこれら両動作に最適なＡ／Ｄ変換器の動作クロックを生成することができる。
【０２１１】
このように、参照電圧生成回路から取り出した参照電圧信号とアナログ入力信号との電圧差を、所定値と比較することにより、比較回路の初期化時間、および比較動作時間を検出できる動作時間検出回路を、簡単な構成により構成するようにしたので、該検出したＡ／Ｄ変換器の比較回路の初期化時間、あるいは比較動作時間を用いて可変遅延回路の遅延量を制御することにより、Ａ／Ｄ変換器をその最適動作クロックで動作させることが可能となり、高速動作、低消費電力化、高変換精度を達成可能なＡ／Ｄ変換器を得ることができる。
【０２１２】
（動作時間検出回路の構成例４）
図２１に、実施の形態１または２のＡ／Ｄ変換器におけるクロック生成回路１０４または２０４において使用可能な動作時間検出回路１１００の構成例を示す。
【０２１３】
この動作時間検出回路１１００は、図１４の比較回路８０５，図１６の比較回路９０５，図１８の比較回路１００８のいずれかに相当する、図示しない比較回路からの比較結果出力信号ＣＭＰＯＵＴとともに、この比較結果出力信号ＣＭＰＯＵＴを入力とするロジック回路１１０１のデジタル出力信号ＤＯＵＴをも入力信号とするようにしたものである。
【０２１４】
図２１において、比較結果出力信号ＣＭＰＯＵＴは、ロジック回路１１０１と、動作時間検出回路１１００との両方に入力され、ロジック回路１１０１のデジタル出力信号ＤＯＵＴは、外部出力され、且つ、動作時間検出回路１１００に入力される。
【０２１５】
動作時間検出回路１１００は、比較結果出力信号ＣＭＰＯＵＴと、デジタル出力信号ＤＯＵＴとを比較することにより、ロジック回路の初期化時間、および符号化時間を検出することができる。この動作時間検出回路１１００の出力であるコントロール信号ＣＯＮＴにより、クロック生成回路７００の可変遅延回路７０１の遅延量を制御することにより、Ａ／Ｄ変換器の最適動作クロックを生成することができる。
【０２１６】
即ち、図２２に、図２１の構成１１００の、第１の動作のタイミングチャートを示す。
【０２１７】
図２２において、コントロール信号ＣＯＮＴは、符号化動作スタートからデジタル出力信号ＤＯＵＴが符号化動作結果を出力するまでの間「ＬＯＷ」を出力する。このコントロール信号ＣＯＮＴで、クロック生成回路７００の可変遅延回路７０１の遅延量を制御することにより、ロジック回路の符号化動作に最適なＡ／Ｄ変換器の動作クロックを生成することができる。
【０２１８】
図２３に、図２１の構成１１００の、第２の動作のタイミングチャートを示す。
【０２１９】
図２３において、コントロール信号ＣＯＮＴは、ロジック回路の初期化動作スタートからデジタル出力信号ＤＯＵＴが初期化結果を出力するまでの間、「ＨＩＧＨ」を出力する。このコントロール信号ＣＯＮＴで、クロック生成回路７００の可変遅延回路７０１の遅延量を制御することにより、ロジック回路の初期化動作に最適なＡ／Ｄ変換器の動作クロックを生成することができる。
【０２２０】
また、図２１の構成１１００において、ロジック回路の符号化動作時間を「ＬＯＷ」、且つロジック回路の初期化動作時間を「ＨＩＧＨ」、または符号化動作時間を「ＨＩＧＨ」、且つロジック回路の初期化動作時間を「ＬＯＷ」とすることにより、ロジック回路の符号化動作と初期化動作の両動作を検出してこれら両動作に最適なＡ／Ｄ変換器の動作クロックを生成することができる。
【０２２１】
また、図１４の構成８００、図１６の構成９００、図１８の構成１０００、あるいは図２１の構成１１００を合わせもつ構成として、ロジック回路の符号化動作時間を「ＬＯＷ」、且つ比較回路の比較動作時間を「ＨＩＧＨ」とし、またはロジック回路の符号化動作時間を「ＨＩＧＨ」、且つ比較回路の比較動作時間を「ＬＯＷ」とすることにより、ロジック回路の符号化動作と比較回路の比較動作の両動作を検出してこれら両動作に最適なＡ／Ｄ変換器の動作クロックを生成することができる。
【０２２２】
また、同様に、上記図１４の構成８００、図１６の構成９００、図１８の構成１０００、あるいは図２１の構成１１００を合わせもつ構成において、ロジック回路の初期化動作時間を「ＬＯＷ」、且つ比較回路の初期化動作時間を「ＨＩＧＨ」とし、またはロジック回路の初期化動作時間を「ＨＩＧＨ」、且つ比較回路の初期化動作時間を「ＬＯＷ」とすることにより、ロジック回路の初期化動作と比較回路の初期化動作の両動作を検出でき、これら両動作に最適なＡ／Ｄ変換器の動作クロックを生成することができる。
【０２２３】
また、図７のタイミングチャートに示すように、前記Ａ／Ｄ変換器の構成要素の動作時間検出回路によって検出した必要動作時間により必要な時間以上の不要な時間は、Ａ／Ｄ変換器の各構成要素の動作を停止することにより、低消費電力を実現することができる。
【０２２４】
このように、ロジック回路の入力信号を動作時間検出回路の入力に入力し、かつ前記ロジック回路の出力をも該動作時間検出回路に入力するようにしたので、動作時間検出回路が、ロジック回路の初期化時間、および符号化時間をも検出することができ、該検出したＡ／Ｄ変換器のロジック回路の初期化時間、あるいは符号化時間、あるいはその両者を用いて、可変遅延回路の遅延量を制御することにより、Ａ／Ｄ変換器をその最適動作クロックで動作させることが可能となり、高速動作、低消費電力化、高変換精度を達成可能なＡ／Ｄ変換器を得ることができる。
【０２２５】
さらには、上記図１４の構成、図１６の構成、図１８の構成、あるいは図２１の構成を合わせもつ構成とすることにより、ロジック回路の符号化動作と比較回路の比較動作の両動作を検出してこれら両動作に最適なＡ／Ｄ変換器の動作クロック、等を生成することができ、あるいはロジック回路の初期化動作と比較回路の初期化動作の両動作を検出してこれら両動作に最適なＡ／Ｄ変換器の動作クロック、等を生成することができ、Ａ／Ｄ変換器を、最適動作クロックにより動作させることが可能となる。
【０２２６】
なお、上記クロック生成回路の構成例１ないし５、および、動作時間検出回路の構成例１ないし４では、実施の形態１または２のＡ／Ｄ変換器に用いられるクロック生成回路およびその動作時間検出回路について述べたが、これらは実施の形態１の変形例または実施の形態２の変形例に用いてもよい。
【産業上の利用可能性】
【０２２７】
以上のように、本発明にかかるＡ／Ｄ変換器は、外部入力動作クロック信号を必要としないため、外部入力動作クロック信号を発生するための面積削減、コストの低減を実現するうえで有効である。
【０２２８】
また、Ａ／Ｄ変換器内部で最適な動作クロック信号を生成して、変換精度を劣化させることなく高速動作が可能であるため、オーバーサンプリングのシステムや非同期動作が可能なシステムに使用するＡ／Ｄ変換器として有効である。
【図面の簡単な説明】
【０２２９】
【図１】図１は、本発明の実施の形態１によるＡ／Ｄ変換器１００を示す図である。
【図２】図２は、該実施の形態１のＡ／Ｄ変換器１００の動作タイミングチャート図である。
【図３】図３は、実施の形態１の変形例によるＡ／Ｄ変換器１００ａを示す図である。
【図４】図４は、実施の形態１の変形例におけるスタート信号生成回路１０５を示す図である。
【図５】図５は、図４のスタート信号生成回路の動作タイミングチャート図である。
【図６】図６は、本発明の実施の形態２によるＡ／Ｄ変換器２００を示す図である。
【図７】図７は、該実施の形態２のＡ／Ｄ変換器２００の動作タイミングチャートを示す図である。
【図８】図８は、実施の形態２の変形例によるＡ／Ｄ変換器２００ｂを示す図である。
【図９】図９は、クロック生成回路３００の構成例を示す図である。
【図１０】図１０は、クロック生成回路４００の構成例を示す図である。
【図１１】図１１は、クロック生成回路５００の構成例を示す図である。
【図１２】図１２は、クロック生成回路６００の構成例を示す図である。
【図１３】図１３は、クロック生成回路７００の構成例を示す図である。
【図１４】図１４は、動作時間検出回路８００の構成例を示す図である。
【図１５】図１５は、図１４の構成の動作タイミングチャートを示す図である。
【図１６】図１６は、動作時間検出回路９００の構成例を示す図である。
【図１７】図１７は、図１６の構成の動作タイミングチャート図である。
【図１８】図１８は、動作時間検出回路１０００の構成例を示す図である。
【図１９】図１９は、図１４、図１６、図１８の構成の第１の動作タイミングチャート図である。
【図２０】図２０は、図１４、図１６、図１８の構成の第２の動作タイミングチャート図である。
【図２１】図２１は、動作時間検出回路１１００の構成例を示す図である。
【図２２】図２２は、図２１の構成の第１の動作タイミングチャート図である。
【図２３】図２３は、図２１の構成の第２の動作タイミングチャート図である。
【図２４】図２４は、従来のＡ／Ｄ変換器１２００を示す図である。
【図２５】図２５は、特許文献１に記載された従来のＡ／Ｄ変換器１２００の構成例を示す図である。
【図２６】図２６は、図２４の構成の動作タイミングチャート図である。
【図２７】図２７は、従来の他のＡ／Ｄ変換器１３００を示す図である。
【図２８】図２８は、特許文献２に記載された従来の他のＡ／Ｄ変換器１３００の構成例を示す図である。
【図２９】図２９は、図２８の構成の動作タイミングチャート図である。
【図３０】図３０は、特許文献２に記載された従来のＡ／Ｄ変換器（２）の構成例を示す図である。
【図３１】図３１は、図３０の構成の動作タイミングチャート図である。
【図３２】図３２は、図２７の構成の動作タイミングチャート図である。
【符号の説明】
【０２３０】
１００  Ａ／Ｄ変換器
１０１  参照電圧生成回路
１０２  比較回路
１０３  ロジック回路
１０４  クロック生成回路
１０５  スタート信号生成回路
２００  Ａ／Ｄ変換器
２０１  参照電圧生成回路
２０２  比較回路
２０３  ロジック回路
２０４  クロック生成回路
２０５  スタート信号生成回路
３００  クロック生成回路
３０１  遅延回路
３０２  ＡＮＤ
３０３  ＥＸＯＲ
４００  クロック生成回路
４０１  遅延回路
４０２  ＡＮＤ
４０３  ＥＸＯＲ
４０４  第１のＩＮＶ
５００  クロック生成回路
５０１  遅延回路
５０２  ＡＮＤ
５０３  ＥＸＯＲ
５０４  位相比較回路
５０５  第１のＩＮＶ
６００  クロック生成回路
６０１  可変遅延回路
６０２  ＡＮＤ
６０３  ＥＸＯＲ
６０４  第１のＩＮＶ
７００  クロック生成回路
７０１  可変遅延回路
７０２  ＡＮＤ
７０３  ＥＸＯＲ
７０４  第１のＩＮＶ
７０５  動作時間検出回路
８００  動作時間検出回路
８０１  コンパレータ
８０２  第１の抵抗
８０３  第２の抵抗
８０５  比較回路
８０６  第１のスイッチ
８０７  第２のＩＮＶ
８０８  スイッチ群
８０９  容量群
９００  動作時間検出回路
９０１  第１のコンパレータ
９０２  第２のコンパレータ
９０３  第３の抵抗
９０４  第４の抵抗
９０５  比較回路
９０６  参照電圧生成回路
１０００  動作時間検出回路
１００１  第３のコンパレータ
１００２  第５の抵抗
１００３  第６の抵抗
１００４  動作時間検出補助回路
１００５  第７の抵抗
１００６  第２のスイッチ
１００７  第３のスイッチ
１００８  比較回路
１００９  参照電圧生成回路
１１００  動作時間検出回路
１１０１  ロジック回路
１２００  Ａ／Ｄ変換器
１２０１  参照電圧生成回路
１２０２  比較回路
１２０３  ロジック回路
１２０４  クロックバッファ
１３００  Ａ／Ｄ変換器
１３０１  参照電圧生成回路
１３０２  比較回路
１３０３  ロジック回路
１５０１  ＰＭＯＳトランジスタ
１５０２  ＮＭＯＳトランジスタ
１５０３  第１の容量
１５０４  第２の容量
１５０５  第１のインバータ
１５０６  第２のインバータ
ＡＩＮ  アナログ入力信号
ＣＫＩＮ  外部入力動作クロック信号
ＣＬＫ＿ＣＭＰ  比較回路用動作クロック信号
ＣＬＫ＿ＥＮＣ  ロジック回路用動作クロック信号
ＣＬＫ  第１のクロック信号
ＣＬＫＡ  第２のクロック信号
ＣＬＫＢ  第３のクロック信号
ＤＯＵＴ  デジタル出力信号
ＳＴ  スタート信号
ＣＯＮＴＡ  検出信号
ＶＤＤ  電源電圧
ＶＳＳ  グラウンド電圧
Ｖａ  第１の入力信号
Ｖｂ  第２の入力信号
ＣＯＮＴ  コントロール信号
ＡＩＮ  アナログ入力信号
ＶＲＥＦＨ  第１の参照電圧信号
ＶＲＥＦＬ  第２の参照電圧信号
ＶＲＥＦＭ１  第３の参照電圧信号
ＶＲＥＦＭ２  第４の参照電圧信号
ＣＭＰＯＵＴ  比較結果出力信号
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2008020567.tif 000041
【図８】
2008020567.tif 000042
【図９】
2008020567.tif 000043
【図１０】
2008020567.tif 000044
【図１１】
2008020567.tif 000045
【図１２】
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【図１３】
2008020567.tif 000047
【図１４】
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【図１５】
2008020567.tif 000049
【図１６】
2008020567.tif 000050
【図１７】
2008020567.tif 000051
【図１８】
2008020567.tif 000052
【図１９】
2008020567.tif 000053
【図２０】
2008020567.tif 000054
【図２１】
2008020567.tif 000055
【図２２】
2008020567.tif 000056
【図２３】
2008020567.tif 000057
【図２４】
2008020567.tif 000058
【図２５】
2008020567.tif 000059
【図２６】
2008020567.tif 000060
【図２７】
2008020567.tif 000061
【図２８】
2008020567.tif 000062
【図２９】
2008020567.tif 000063
【図３０】
2008020567.tif 000064
【図３１】
2008020567.tif 000065
【図３２】
2008020567.tif 000066
【国際調査報告】
2008020567.tif 000067
2008020567.tif 000068