(57)【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成されひずみを有する単層の第１半導体層と、
前記第１半導体層上に離間して設けられ、前記第１半導体層と格子定数が異なる第２および第３半導体層と、
前記第２半導体層と前記第３半導体層との間のチャネルとなる前記第１半導体層上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
を備え、
前記第１半導体層と、前記第２および第３半導体層とのうちの一方がＳｉ層であり、他方がＳｉＧｅ層であり、
前記第２半導体層および前記第２半導体層直下の前記第１半導体層の外表面領域が第１シリサイドであり、前記第３半導体層および前記第３半導体層直下の前記第１半導体層の外表面領域が第２シリサイドであり、前記第１および第２シリサイドのうちＧｅを含むシリサイドはＧｅの濃度が５０原子％以上である半導体装置。
【請求項２】
前記第１半導体層は前記基板上にメサ状に形成されている請求項１記載の半導体装置。
【請求項３】
前記第１半導体層は、そのサイズが１辺あたり１μｍ以下のサイズである請求項１または２記載の半導体装置。
【請求項４】
前記第１半導体層と前記基板との間に絶縁層が設けられている請求項１乃至３のいずれかに記載の半導体装置。
【請求項５】
基板上に単層の第１半導体層を形成する工程と、
前記第１半導体層と格子定数の異なる第２半導体層を前記第１半導体層上に形成する工程と、
前記第２半導体層および第１半導体層をパターニングするとともに、前記第２半導体層をパターニングして離間した第１および第２の半導体領域に分割する工程と、
前記第１半導体領域と前記第２半導体領域との間のチャネルとなる前記第１半導体層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
少なくとも前記第１および第２半導体領域に不純物を導入することにより、ソースおよびドレイン領域を形成する工程と、
前記第１および第２半導体領域と、それらの領域直下の前記第１半導体層の外表面領域をシリサイド化する工程と、
を備え、
前記第１半導体層と、前記第１および第２半導体領域とのうちの一方がＳｉからなり、他方がＳｉＧｅからなり、Ｇｅを含むシリサイドはＧｅの濃度が５０原子％以上である半導体装置の製造方法。
【請求項６】
基板上に単層の第１半導体層を形成する工程と、
前記第１半導体層のゲート形成予定領域上に選択的に保護膜を形成する工程と、
前記保護膜が形成された領域以外の前記第１半導体層上に、第１半導体層と格子定数が異なる第２半導体層を形成する工程と、
前記保護膜および前記第２半導体層ならびに前記第１半導体層をパターニングする工程と、
少なくとも前記第２半導体層に不純物を導入することにより、ソースおよびドレイン領域を形成する工程と、
前記第２半導体層および前記第１半導体層の外表面領域をシリサイド化する工程と、
前記保護膜を除去する工程と、
前記保護膜が除去されたチャネルとなる前記第１半導体層の領域上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
を備え、
前記第１半導体層と、前記第２半導体層とのうちの一方がＳｉ層であり、他方がＳｉＧｅ層であり、Ｇｅを含むシリサイドは、Ｇｅの濃度が５０原子％以上である半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、ひずみ半導体層を備えた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
Ｓｉ−ＬＳＩ半導体素子、とりわけＳｉ−ＭＯＳＦＥＴの性能は、ＬＳＩ技術の進歩と共に年々向上している。しかしながら近年、プロセス技術の観点からはリソグラフィ技術の限界が指摘され、素子物理の観点からはキャリア移動度の飽和が指摘されており、Ｓｉ−ＬＳＩ半導体素子の高性能化への困難度が増している。
【０００３】
近年、Ｓｉ−ＭＯＳＦＥＴの高性能化の指標の１つである電子移動度を向上させる方法として、素子形成のための活性層に「ひずみ」を印加する技術が注目されている。活性層にひずみを印加すると、活性層のバンド構造が変化し、チャネル中でのキャリアの散乱が抑制されるため、キャリア（電子、ホール）の移動度が向上する。具体的には、Ｓｉ基板上にＳｉよりも格子定数の大きな材料からなる混晶層、例えばＧｅ濃度が２０％のひずみ緩和ＳｉＧｅ混晶層（以下単にＳｉＧｅ層と記す）を形成し、このＳｉＧｅ層上にＳｉ層を形成すると、格子定数の差に起因するひずみが印加されたひずみＳｉ層が形成される。このようなひずみＳｉ層をチャネルに用いると、無ひずみＳｉ層をチャネルに用いた場合の約１．７６倍という、大幅な電子移動度の向上を達成できることが報告されている。
【０００４】
また、ひずみＳｉ層をＳＯＩ（Semiconductor On Insulator）構造上に形成する方法として、Ｓｉ基板上の埋込酸化層(Buried Oxide layer: BOX)上に形成されたＳｉＧｅ層上に、ひずみＳｉ層を形成する方法が知られている。このような構造では、ＭＯＳＦＥＴのショートチャネル効果（Short Channel Effect：ＳＣＥ）が抑制され、高性能な半導体素子が実現される。
【０００５】
また、微細化の進展と共に半導体素子の更なる高性能化を実現するには、更なるひずみ制御技術が必要となる。そして近年、上記のような基板の活性層にひずみを均等に加えた、通称グローバル基板上に作製されるＭＯＳＦＥＴであって、このＭＯＳＦＥＴのソース／ドレイン方向に平行なゲート長方向（以下、Ｌｇ方向とも云う）および垂直なゲート幅方向（以下、Ｗｇ方向とも云う）に均等なひずみが印加された、いわゆる「２軸ひずみ」チャネル層を有するＭＯＳＦＥＴが知られている。しかし、この「２軸ひずみ」チャネル層に代わり、所望の方向にひずみが印加された結果、Ｌｇ方向とＷｇ方向のひずみが異なる、いわゆる「１軸ひずみ」チャネル層を用いることで、従来以上に半導体素子の特性が向上し得ることが報告されている。
【０００６】
ところで、素子性能の向上と共に小さくなり、上記のひずみ半導体素子が利用される可能性の高い「ｈｐ４５世代」以降の半導体素子では、チャネルにおけるキャリア移動方向のゲート長Ｌｇが５０ｎｍ以下になると考えられている。この場合、素子形成のためにソース／ドレイン領域やゲート領域を形成するいわゆる活性層のサイズも集積度の向上に伴い、ますます小さくなる。この活性層は、上記のグローバルひずみ基板をメサ分離して形成するため、活性層のひずみが、そのパターンサイズ、形状、厚み、あるいは基板依存性などによって緩和する可能性があり、系統的な検討が必要である。
【０００７】
ひずみ緩和は、ひずみ緩和を生じせしめる自由端の形成が主な原因で生じ、自由端からの緩和が及ぶ数百ｎｍよりも小さなサイズのひずみ層においては、その緩和が顕著に生じることが明らかとなっている。従って、上述した様に、次世代以降の素子で、そのサイズがサブミクロンメートルオーダのひずみ素子の形成には、ひずみ緩和を抑制可能とする制御技術の適用が不可避であり、ひずみチャネルを最先端のＭＯＳＦＥＴに有効に適用するためには、活性層中のひずみを如何に制御するかが重要である。そこで、ひずみの緩和を抑制するために、ひずみ半導体層に予めひずみ制御層を設けた半導体装置が提案されている。
【０００８】
一方、先に示したように、素子の微細化は留まるところを知らず、ますます微細化への挑戦が進められており、ゲート構造の両端のソース／ドレイン領域は、微細化と共にますます小さくなっている。そのため、上記ひずみ制御層のサイズもますます小さくなることが不可避である。この際、素子サイズの縮小に対応しつつ、チャネル中のひずみを維持するためには、ひずみ制御層の厚みを増やすことが現実的である。
【０００９】
しかしながら、過度な厚みを有する制御層を形成した場合、ソース／ドレインの高抵抗化が生じ、ひずみ印加による素子特性の改善効果を打ち消すばかりでなく、素子動作のばらつきなど、多くのマイナス容易となることが予想され、その対策が必須である。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２０１０−８０４８７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
本発明が解決しようとする課題は、チャネル形成時のひずみ緩和の抑制を可能にすると共に、更にひずみを印加することが可能な半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【００１２】
本実施形態による半導体装置は、基板と、前記基板上に形成されひずみを有する第１半導体層と、前記第１半導体層上に離間して設けられ、前記第１半導体層と格子定数が異なる第２および第３半導体層と、前記第２半導体層と前記第３半導体層との間の前記第１半導体層上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、を備えている。前記第２半導体層および前記第２半導体層直下の前記第１半導体層のうちの少なくとも一方の外表面領域がシリサイドであり、前記第３半導体層および前記第３半導体層直下の前記第１半導体層のうちの少なくとも一方の外表面領域がシリサイドである。
【図面の簡単な説明】
【００１３】
【図１】図１（ａ）、１（ｂ）は、ひずみ素子の構造を示す断面図。
【図２】微細化したひずみ素子の問題点を説明する断面図。
【図３】一実施形態による半導体装置を示す断面図。
【図４Ａ】第１実施形態による半導体装置を示す断面図。
【図４Ｂ】第１実施形態の変形例による半導体装置を示す断面図。
【図５】第１実施形態による半導体装置を示す断面図。
【図６】ひずみ半導体層およびひずみ制御層に用いられる材料と熱膨張係数を示す図。
【図７】第１実施形態による半導体装置の効果を説明する断面図。
【図８】図８（ａ）乃至図８（ｅ）は、第１実施形態による半導体装置の製造方法の一具体例を示す断面図。
【図９】第２実施形態による半導体装置を示す斜視図。
【図１０】第２実施形態による半導体装置の製造方法を示す斜視図。
【図１１】図１０（ａ）、１０（ｂ）は、第２実施形態による半導体装置の製造方法を示す断面図。
【図１２】図１２（ａ）、１２（ｂ）は、第２実施形態による半導体装置の製造方法を示す断面図。
【図１３】図１３（ａ）、１３（ｂ）は、第２実施形態による半導体装置の製造方法を示す断面図。
【図１４】図１４（ａ）、１４（ｂ）は、第２実施形態による半導体装置の製造方法を示す断面図。
【図１５】図１５（ａ）、１５（ｂ）は、第２実施形態による半導体装置の製造方法を示す断面図。
【図１６】第２実施形態による半導体装置の製造方法を示す斜視図。
【図１７】図１７（ａ）、１７（ｂ）は、第２実施形態による半導体装置の製造方法を示す断面図。
【図１８】図１８（ａ）、１８（ｂ）は、第２実施形態による半導体装置の製造方法を示す断面図。
【発明を実施するための形態】
【００１４】
本発明の実施形態を説明する前に、本発明に至った経緯について説明する。
【００１５】
図１（ａ）、１（ｂ）は、ひずみ制御層を備えたひずみ素子におけるソース／ドレイン領域の形成方法を示す概略図である。図１（ａ）に示すように、このひずみ素子は、Ｓｉ基板１上に埋込酸化層（ＢＯＸ層）２が形成され、この埋込酸化層２上にひずみ半導体層３がメサ状に形成されている。そして、ひずみ半導体層３上にゲート絶縁膜４が形成され、このゲート絶縁膜４上に例えばポリシリコンからなるゲート電極５が形成され、このゲート電極５の側部に絶縁体からなるゲート側壁６が形成されている。ゲート電極５の両側のひずみ半導体層３上に、ひずみ半導体層３のひずみを維持するように制御するソース／ドレイン領域となるひずみ制御層８が形成されている。このひずみ制御層８の形成後、ゲート電極５およびゲート側壁６をマスクとしてセルフアラインにて、不純物のイオン注入を行う。その結果、図１（ｂ）に示すように、ひずみ制御層８とひずみ半導体層３の一部分とに高濃度の不純物層が形成されて、ソース／ドレイン領域９となる。このとき、ゲート電極５にも不純物がイオン注入される。
【００１６】
ここで、本発明者達は、６０ｎｍ世代以降の、ゲート長が５０ｎｍ以下で、素子サイズが５００ｎｍ以下のＭＯＳＦＥＴの試作を念頭においている。この場合、ゲートの物理長、ゲートの側壁寸法、リソグラフィのばらつきなどを考慮したゲート領域の幅が１００ｎｍ程度以下となるために、ゲート両端のソース／ドレイン領域のサイズは、それぞれ２００ｎｍ程度以下と小さくなる。このような領域にひずみ維持のためのひずみ制御層を形成する場合、ひずみ半導体層のひずみ緩和の抑制には十分な配慮が必要であり、例えば、素子サイズの縮小とともにひずみ制御層の厚みを増す必要がある。図２にはその典型例を示す。図２では、図１（ｂ）に比べて、ひずみ半導体層３の幅が狭くなるために、ソース／ドレイン領域となるひずみ制御層８の幅も縮小し、かつひずみ維持のためにひずみ制御層８の高さが高くなっている。このため、図１（ｂ）の場合と同等のイオン注入によって、ソース／ドレイン領域９を形成すると、イオン注入のプロファイルは同じであるので、ひずみ半導体層３およびひずみ制御層８の一部に不純物が到達せず、ソース／ドレイン領域９の下部に不活性領域が形成される。その結果としてソース／ドレインの低抵抗化が実現できないことが懸念される。この問題を回避するために、イオン注入で導入される不純物の深さプロファイルを深さ方向に深くすると、ゲート電極５の高さは図１（ｂ）に場合と変わらないので、ゲート電極５にイオン注入された不純物イオンは、ゲート電極５を突き抜けてチャネル領域に達する可能性がある。これにより、ゲート電極５直下のゲート絶縁膜４の絶縁耐制の劣化、すなわちゲートリークの増大、あるいはチャネル特性の劣化、すなわち移動度の劣化、またはトランジスタ特性の急峻性の劣化など、素子特性に対する重大な影響を及ぼすこととなる。
【００１７】
そこで、本発明者達は、ひずみ基板にひずみ制御層を予め設けた後にひずみチャネルを有するひずみ素子を形成する工程において、素子サイズの微細化に伴うひずみ制御層に起因する素子特性の劣化への対応手段を具備しつつ、かつプロセスひずみの手法を取り入れることで、両者の技術を統合して更なるひずみ印加を実現することが、素子特性の向上に向けて、重要であると考えた。即ち、素子作製前の基板にひずみ制御層を付加するとともに、プロセスひずみ技術を併合し、両者のひずみ印加の効果を足し合わせた素子を作製すれば、ソース／ドレイン領域の高抵抗化を回避しつつ、ひずみ緩和を抑制することのできる半導体装置およびその製造方法を得ることが可能であると、本発明者達は考えた。
【００１８】
このことの概要について図３を参照して説明する。本発明者達は、鋭意研究に努めた結果、不純物のイオン注入によるソース／ドレイン領域の形成に代えて、ひずみ制御層８と、このひずみ制御層８直下のひずみ半導体層３の領域とを一括でシリサイド化し、シリサイド化されたひずみ制御層８ａと、シリサイド化されたひずみ半導体層３ａにすることを考えた。このシリサイド化によって、狭い領域であっても不純物のイオン注入に比べて１桁程度以上の低抵抗化が期待でき、不純物のイオン注入の場合に考慮されるべき深さ制限が回避される。このため、ひずみ制御層に関する厚みの制限が緩和され、より微細な素子においても、ひずみ緩和を抑制することを可能にするとともに、ソース／ドレイン領域の高抵抗化を回避することを可能にし、これにより、高性能なひずみ素子を得ることができる。
【００１９】
なお、一実施形態においては、図３に示すように、ソース／ドレイン領域における、例えばＳｉからなるひずみ半導体層３と、このひずみ半導体層と材料が異なる例えばＳｉＧｅからなるひずみ制御層８とを同時にシリサイド化し、例えばＮｉＳｉからなるひずみ半導体層３ａと、例えばＮｉＳｉＧｅからなるひずみ制御層８ａを形成する。通常シリサイド化は、数百度の高温で半導体層とメタルを反応させて形成する。本発明者達は、そのシリサイド化を複数の層において同時に行うことについて注目した。異なる材料の積層構造にて、その積層を高温で同時にシリサイド化しその後冷却すると、高温時に形成された２層のシリサイド層が有する熱膨張係数差に従ったひずみが２層の間に発生する。その結果、２層のシリサイド層の熱膨張係数差で生じるひずみの方向を制御すれば、チャネル領域に対して所望のひずみを引加せしめることが可能であることを見出した。その結果、ソース／ドレイン領域の高抵抗化を回避しつつ、ひずみ半導体層のひずみを維持できるだけでなく、ひずみを更に印加することが実現できる。  
以下に実施形態として図面を参照して詳細に説明する。
【００２０】
（第１実施形態）
第１実施形態による半導体装置について図４Ａ乃至図５を参照して説明する。第１実施形態の半導体装置はＭＯＳＦＥＴであって、このＭＯＳＦＥＴのチャネル領域におけるゲート長方向（Ｌｇ方向）の断面図を図４Ａに示し、このＭＯＳＦＥＴのソース領域またはドレイン領域におけるゲート幅方向（Ｗｇ方向）の断面を図５に示す。図４Ａは図５に示す切断線Ａ−Ａ切断した断面図であり、図５は図４Ａに示す切断線Ｂ−Ｂで切断した断面図である。
【００２１】
図４Ａに示すように、第１実施形態の半導体装置は、Ｓｉ基板１上に埋込酸化層（ＢＯＸ層）２が形成され、この埋込酸化層２上にＳｉを含むひずみ半導体層（第１半導体層）３がメサ状に形成されている。なお、ひずみ半導体層３の、Ｓｉ基板１の上面に平行な平面形状のサイズ（直径）、すなわち上記平面形状の周における２点間の最大距離は１μｍ以下となっている。例えば、上記サイズは、上記平面形状が長方形であれば対角線の長さとなり、楕円形であれば長軸の長さとなる。そして、ひずみ半導体層３上にゲート絶縁膜４が形成され、このゲート絶縁膜４上に例えばポリシリコンからなるゲート電極５が形成され、このゲート電極５の側部に絶縁体からなるゲート側壁６が形成されている。また、ひずみ半導体層３上には、ひずみ半導体層３のひずみを維持するように制御する、Ｓｉを含むひずみ制御層（第２および第３半導体層）８がゲート電極５の両側のひずみ半導体層３上に形成されている。ひずみ制御層８は、ひずみ半導体層３とは、格子定数が異なっている。また、ひずみ制御層８およびその直下のひずみ半導体層３はソース／ドレイン領域となる。そして、ソース／ドレイン領域におけるひずみ半導体層３およびひずみ制御層８のそれぞれの外表面領域がシリサイド化され、シリサイド化されたひずみ半導体層３ａおよびシリサイド化されたひずみ制御層８ａが形成される。なお、本実施形態においては、このひずみ半導体層３としてひずみＳｉ層が用いられ、ひずみ制御層８としてはひずみＳｉＧｅ層が用いられる。そして、シリサイド化の金属としてＮｉが用いられる。したがって、シリサイド化されたひずみ半導体層３ａはＮｉＳｉ層であり、シリサイド化されたひずみ制御層８ａはＮｉＳｉＧｅ層となる。図４Ａでは、ゲート電極の両側のゲート側壁６とシリサイド化されたひずみ制御層８aの間には隙間があり、その中間ではひずみ半導体層３の一部がシリサイド化されている。素子をより微細化するためには、その隙間を狭める必要があり、その場合には、図４Ｂに示す様に、シリサイド化プロセスの前の段階で、ゲート側壁６がひずみ半導体層３に接する構造となる場合がある。この際は、側壁と接するひずみ半導体層３の中をＮｉが拡散しながらシリサイド化が進行し、ゲート側壁６の高さを調整すると、ひずみ半導体層３の一部までシリサイド層８ａが及ぶ構造とすることも可能である。
【００２２】
なお、本実施形態においては、ソース／ドレイン領域におけるひずみ制御層８およびその直下のひずみ半導体層３は外表面領域がシリサイド化されて、外表面領域がシリサイド化されたひずみ制御層８ａおよびシリサイド化されたひずみ半導体層３ａとなり、内部はひずみ制御層８およびひずみ半導体層３のままであった。本実施形態の一変形例として、図３に示すように、上記内部もそれぞれシリサイド化されたひずみ制御層８ａおよびシリサイド化されたひずみ半導体層３ａとなるように構成してもよい。本実施形態およびその変形例においては、チャネルとなるゲート電極５直下のひずみ半導体層３はシリサイド化されないままとなっている。
【００２３】
本実施形態の半導体装置の形成には、ひずみ半導体層３上にひずみ制御層８が予め形成された基板を用いても良いし、素子を作製する前に、ひずみ半導体層３上にひずみ制御層８を直接形成しても良い。ひずみ半導体層３が形成された基板１上にひずみ制御層８を形成する場合は、その形成方法として、通常、ＭＢＥ（Molecular Beam Epitaxy）法、ＣＶＤ（Chemical Vapor Deposition）法、スパッタ法、液層成長法、プリント技術などの各プロセスが適用できる。一例としてＣＶＤ法で形成する場合は、予めひずみ半導体層３の表面の自然酸化層を希ＨＦ溶液などで除去する。その後、例えば室温、あるいは室温〜１０００℃程度に加熱したＳｉＨ４、Ｓｉ２Ｈ６、ジクロルシラン、トリクロルシラン、ＧｅＨ４、Ｇｅ２Ｈ６などのガスを表面に導入して形成する。例えば、本実施形態では、ひずみＳｉ層３のひずみは約２％の引っ張りひずみとする。そして、ひずみＳｉ層３上に形成されるＳｉＧｅのひずみ制御層８のＧｅ組成は５０原子％である。したがって、ＳｉＧｅのひずみ制御層８は、あたかも格子定数が下層と同じ緩和ＳｉＧｅ層として形成される。本構造は、その製造方法がＳｉＯ２の埋め込み酸化層２の上面、内部、または下面のいずれかを貼り合わせ面とするいわゆる貼り合わせ法で形成する基板の場合であれば、ＳｉＧｅのひずみ制御層８がひずみＳｉ層３の上に形成された構造の基板を利用することもできる。
【００２４】
上記の例では、ひずみＳｉ層３をチャネル層とする例について示したが、例えば、ひずみＳｉＧｅ層をひずみ半導体層として上記ひずみＳｉ層３の代わりに形成する場合は、例えばＳｉ基板と、絶縁層と、Ｓｉ層と、を具備するＳＯＩ基板を用意し、摂氏５５０度に加熱したこのＳＯＩ基板上に、Ｓｉの原材料ガスとＧｅの原材料ガスとを使用してＳｉＧｅ層を形成し、濃縮法（例えば、T. Tezuka et al., IEDM Tech. Dig., 946(2001)参照）に代表される酸素雰囲気下で、酸化を行うことで、Ｓｉ基板と、絶縁層と、ひずみＳｉＧｅ層とを具備するＳＧＯＩ基板を形成することができる。このひずみＳｉＧｅ層上に上述した方法で、例えばひずみＳｉ層をひずみ制御層として形成しても良い。
【００２５】
また、上記のようなＳＯＩ構造の基板ではなく、バルクＳｉ基板上に、例えば厚い、ひずみ緩和ＳｉＧｅのバッファ層を形成し、このバッファ層上にひずみＳｉ層を形成しても本実施形態と同様の効果は得られる。
【００２６】
このようにして得られた基板上に、図４、図５に示すように、シリサイド層の形成を行う。本実施形態ではＮｉ層をスパッタ法で形成した。形成方法に関しては、スパッタ法の外に、ＣＶＤ(Chemical Vapor Deposition)法やエピタキシャル法などが実施可能である。堆積するＮｉの厚みは、形成されるシリサイドの厚みによって調整され、例えば１ｎｍ〜１００ｎｍ程度が典型的であり、５ｎｍ〜５０ｎｍが常用域である。このＮｉ堆積層を成膜後、３５０℃での熱処理を窒素雰囲気下にて行い、ＳｉとＮｉとを反応させた。引き続き、反応に利用されなかった余剰のＮｉを、過酸化水素水と硫酸との混合液を用いて除去する。最後に、４５０℃での熱処理を窒素雰囲気下にて行い、図４および図５に示すようにＮｉＳｉ層３ａとＮｉＳｉＧｅ層８ａとを形成する。なお、窒素雰囲気下におけるシリサイド処理は、５００℃以下であってもよい。
【００２７】
図から明らかなように、上記手順で形成された構造は、チャネルに相当するひずみ半導体層３とその上に配されたひずみ制御層８の積層構造へのシリサイデーションプロセスであるため、シリサイデーション後に形成されるシリサイドは、元のひずみ半導体層３とひずみ制御層８の組成に対応したシリサイド化がそれぞれ進行する。その結果、積層構造のシリサイド構造が形成される。本発明者達は、このシリサイデーションプロセスで形成される、積層構造のシリサイド構造に注目した。
【００２８】
以下では、このようにして得られた積層構造のシリサイデーションによって生じる、ひずみの発生機構に関して、メサ形成用ひずみＳｉ層３と、その上部に形成されるひずみ制御層８との積層構造を典型的な例として、説明する。
【００２９】
図６に、ひずみ半導体層およびひずみ制御層の各種材料と、それらの熱膨張係数を示す。ここで注目すべきことは、熱膨張係数が、その材料の種類、あるいは組成によって様々に変化することである。今回の例に挙げたＮｉＳｉとＮｉＳｉＧｅとでは、Ｇｅ濃度によって膨張係数が異なり、特に高濃度ＧｅのＮｉＳｉＧｅの熱膨張係数がＮｉＳｉに比べて大きいことがわかる。このような熱膨張係数が異なる２つの材料が、上述のとおり、例えば５００℃と高温で同時に形成され、室温まで冷却されることで、それぞれの熱膨張係数の差に由来するひずみを、２層間に生じせしめることができる。本実施形態の場合は、上層のＮｉＳｉＧｅ層８ａの熱膨張係数が下層のＮｉＳｉ層３ａよりも大きく、冷却によって、下層のＮｉＳｉ層３ａよりもより縮小し、下地のＮｉＳｉ層３ａに対して圧縮ひずみが印加される。この様子を図７に示す。
【００３０】
なお、図６からわかるように、例えばＮｉＳｉＧｅの熱膨張係数は、Ｇｅ濃度が高くなるにつれて、ＮｉＳｉの熱膨張係数に比べて大きくなる。これは結晶構造に由来する物性であって、材料を構成する元素の固有の特質である。従って、本実施形態においては、ひずみ制御層としてＧｅ濃度が高い組成のＮｉＳｉＧｅを用いれば、ＮｉＳｉ層に印加される圧縮ひずみが大きくなり、ＭＯＳＦＥＴの特性向上に寄与することができる。Ｇｅ濃度が５０原子％以上の場合に、より大きな効果を得ることができる。このことは、本発明者達によって初めて見いだされたものである。
【００３１】
その結果、図７に示すように、２層構造のシリサイド構造に挟まれたチャネルとなるひずみ半導体層３には、両側の２層構造のシリサイド構造から引っ張りひずみが印加せしめられ、当初のひずみ半導体層３が有していた引っ張りひずみよりも更に大きなひずみが印加されることになる。
【００３２】
なお、上記説明では、ひずみ半導体層としてひずみＳｉ層を用い、ひずみ制御層としてひずみＳｉＧｅ層を用いた。しかし、ひずみ半導体層としてひずみＳｉＧｅ層を用い、ひずみ制御層としてひずみＳｉ層を用いた場合は、ひずみ半導体層３には圧縮ひずみが印加され、シリサイド化されたことにより、更におおきな圧縮ひずみが印加されることになる。
【００３３】
また、ひずみ制御層がＧｅを含まない材料から構成される場合は、ひずみ制御層８は、ひずみ半導体層３とは、熱膨張係数が少なくとも３％以上異なっていることがこのましい。
【００３４】
ひずみ制御層４を含むソース／ドレイン領域へのシリサイド化プロセスの導入によって、２層のシリサイド層構造であるが故に発現するシリサイド化プロセスに起因するひずみが、ひずみ半導体層３の中央のチャネルに選択的に印加される結果、チャネルのひずみが増加する。即ち、このような構造を有するＭＯＳＦＥＴは、シリサイド構造の無いＭＯＳＦＥＴに比べて、ひずみの増加、あるいはソース／ドレイン領域の低抵抗化による移動度の向上が期待される高性能なＭＯＳＦＥＴを提供することが可能となる。
【００３５】
なお、第１実施形態においては、ひずみ半導体層３およびひずみ制御層８にＳｉが含まれていたが、ひずみ半導体層３およびひずみ制御層８のうちの少なくとも一方にＳｉが含まれていても同様の効果を得ることができる。ひずみ半導体層３およびひずみ制御層８のうちの一方にＳｉが含まれている場合は、Ｓｉを含む層の少なくとも外表面領域がシリサイド化される。このことは、後述する第２実施形態においても同様である。
【００３６】
また、第１実施形態の半導体装置においては、Ｓｉ系の基板を例にとって説明したが、他の基板でも同様の効果が得られる。例えば、ＩＶ族元素（Ｃ、Ｓｉ、Ｇｅ、Ｓｎ、Ｐｂ）、およびＩＩＩ−Ｖ族元素（Ｂ、Ａｌ、Ｇａ、Ｉｎ、Ｔｉ、Ｎ、Ｐ、Ａｓ、Ｓｂ、Ｂｉ）の少なくとも１元素を含む基板を用いることが可能である。即ち、Ｓｉ以外では、ＢＮ、ＳｉＧｅ、Ｇｅ、ＳｉＣ、ＧａＡｓ、ＧａＰ、ＧａＮ、ＩｎＮ、ＩｎＰ、ＩｎＧａＰ、ＩｎＡｓ、ＩｎＧａＡｌ、ＩｎＧａＡｌＡｓ、ＩｎＳｂ、ＴｉＮなどの基板を用いることができる。
【００３７】
一方、ひずみ半導体層およびひずみ制御層としては、ＩＶ族元素（Ｃ、Ｓｉ、Ｇｅ、Ｉｎ、Ｔｉ）、ＩＩＩ−Ｖ族元素（Ｂ、Ａｌ、Ｇａ、Ｉｎ、Ｔｉ、Ｎ、Ｐ、Ａｓ、Ｓｂ、Ｂｉ）のいずれかまたはそれらの元素の組み合わせの半導体を用いることができる。即ち、Ｓｉ以外では、ＳｉＧｅ、Ｇｅ、ＳｉＣ、ＧａＡｓ、ＧａＰ、ＧａＮ、ＩｎＰ、ＩｎＧａＰ、ＩｎＡｓ、ＩｎＧａＡｌ、ＩｎＧａＡｌＡｓ、ＩｎＳｂ、ＩｎＳｅが好ましい半導体層となる。
【００３８】
以上説明したように、第１実施形態では、基板上に形成された素子の活性層となる半導体層に、予め上記半導体層のひずみを可及的に維持するように制御するためのひずみ制御層を設けることで、活性層のひずみの緩和を抑制することが可能となる上に、ひずみ制御層の一部をシリサイド化する際に生じるひずみをも付加することができる。これにより、第１実施形態では、ひずみ緩和による素子特性の悪化を防止することができるとともに、微細化によるソース／ドレイン領域の高抵抗化の緩和と素子のチャネル領域への選択的なひずみ追加による素子特性の向上を実現することができる。
【００３９】
（製造方法）
次に、第１実施形態による半導体装置の製造方法の一具体例について図８（ａ）乃至図８（ｅ）を参照して説明する。
【００４０】
通常は、ゲート構造を先に形成してから、シリサイド化といった熱工程を行う方法が一般的であるが、高誘電体薄膜をゲート絶縁膜として利用する場合や非常に薄いゲート絶縁膜を用いる場合は、ソース／ドレインの高温処理による活性化などによって、ゲート絶縁膜の劣化が著しい場合がある。そこで、最初にダミーゲートをゲート部分に形成する方法を用いる。
【００４１】
まず、上面に埋込酸化層２が設けられたＳｉ基板１を用意する。この埋込酸化層２上にひずみ半導体層としてＳｉ層３を形成する。このとき、Ｓｉ層３にはひずみは発生していない。続いて、Ｓｉ層３上に絶縁体のダミーゲート２０を形成する（図８（ａ））。
【００４２】
次に、図８（ｂ）に示すように、Ｓｉ層３上にひずみ制御層としてＳｉＧｅ層８を選択的に成長させる。このＳｉＧｅ層８の成長は、ダミーゲート２０上にＳｉＧｅ層が成長されない条件がプロセス上は最も現実的であり、ＣＶＤ法を用いることが好ましい。しかし、ＣＶＤ法にかぎらず、ダミーゲート２０を後で除去するまでに除去できるプロセスであれば、ダミーゲート２０上にＳｉＧｅ層の成長が生じても構わない。一例としてＣＶＤ法で成長する場合は、予めひずみ半導体層３の表面の自然酸化層を希ＨＦ溶液などで除去する。その後、例えば室温、あるいは室温〜１０００℃程度に加熱したＳｉＨ４、Ｓｉ２Ｈ６、ジクロルシラン、トリクロルシラン、ＧｅＨ４、Ｇｅ２Ｈ６などのガスを表面に導入して、ＳｉＧｅを成長する。Ｓｉ層３上にＳｉＧｅ層８が成長されたことにより、格子定数の差に起因してＳｉ層３はひずみＳｉ層となり、ＳｉＧｅ層８はひずみＳｉＧｅ層８となる。ＳｉＧｅ層８が成長された後、ＳｉＧｅ層８に不純物のイオン注入を行い、ソース／ドレイン領域となる不純物層を形成する。このとき、ＳｉＧｅ層８直下のＳｉ層３に不純物が注入されてもよい。イオン注入後、不純物層の活性化のためのアニールを行う。なお、ショートチャネル効果を抑制するために、不純物層として、ＬＤＤ（Lightly Doped Drain）構造やＨＡＬ構造なども用いてもよい。また、ＳｉＧｅ層８が成長された後、イオン注入を行う前または後に、ＳｉＧｅ層８およびＳｉ層３をパターニングして、ＭＯＳＦＥＴ形状とする（図示せず）。このパターニングによりＳｉ層３およびＳｉＧｅ層８はメサ状となる。
【００４３】
次に、全面にＮｉを堆積し、ＳｉＧｅ層８の外表面領域およびＳｉ層３の露出している外表面領域をＮｉで覆う。Ｎｉの堆積には、スパッタ法が通常用いられるが、ＣＶＤ法でも溶液成長法でも良い。その後、シリサイド化のための熱処理を窒素雰囲気下で行う。シリサイド化プロセスは、窒素雰囲気で行う代わりに、真空、大気、あるいは水素雰囲気下で行ってもよい。また、熱処理温度は２００℃〜９００℃の範囲の温度で行う。温度によって、シリサイドの結晶相が変化するので、半導体装置の特性に合わせて熱処理温度を選択する必要がある。低温であれば、３５０℃〜５００℃の範囲で行うことが望ましい。この熱処理を行うことにより、ＳｉＧｅ層８の外表面領域およびＳｉ層３の露出している外表面領域のＳｉがＮｉと反応し、ＳｉＧｅ層８の外表面領域にはＳｉＧｅＮｉ層８ａが形成され、Ｓｉ層３の露出している外表面領域にはＮｉＳｉ層（図示せず）が形成される。引き続き、反応に利用されなかった余剰のＮｉを、過酸化水素水と硫酸との混合液を用いて除去する。その後、熱処理を窒素雰囲気下にて行い、上述したようにＮｉＳｉ層（図示せず）と、ＮｉＳｉＧｅ層８ａとを形成する。
【００４４】
次に、図８（ｄ）に示すように、ダミーゲート２０を除去する。続いて、ダミーゲート２０が除去された領域にゲート絶縁膜４を形成し、このゲート絶縁膜４上にゲート電極５を形成し、ゲート電極５の側部に絶縁体のゲート側壁６を形成し、ゲート構造を作成する（図８（ｅ））。
【００４５】
なお、この製造方法においては、シリサイドの形成は、比較的低温（例えば、４５０℃以下）で行われるので、ゲート構造の形成後にシリサイデーションを行ってもよい。
【００４６】
また、上記製造方法では、ひずみ半導体層３およびひずみ制御層８のそれぞれの外表面がシリサイド化された。しかし、ひずみ半導体層３およびひずみ制御層８のうちの一方にＳｉが含まれている場合は、Ｓｉをふくむ層の少なくとも外表面領域がシリサイド化される。このことは、後述する第２実施形態の半導体装置の製造方法においても同様である。
【００４７】
（第２実施形態）
次に、第２実施形態による半導体装置について図９を参照して説明する。本実施形態の半導体装置はＭＯＳＦＥＴであって、このＭＯＳＦＥＴの斜視図を図９に示す。
【００４８】
このＭＯＳＦＥＴは、上面に埋込酸化層２が形成されたＳｉ基板１上に形成されている。埋込酸化層２上に、チャネルおよびソース／ドレイン領域となる、表面領域がシリサイド化されたひずみ半導体層３ａがメサ状に形成されている。ひずみ半導体層３ａの、Ｓｉ基板１の上面に平行な平面形状のサイズ（直径）は１μｍ以下となっている。この半導体層３ａは、細長い形状のチャネルと、チャネルの両側にチャネルに接続されて設けられ、埋込酸化層２の上面に平行な平面形状がチャネルよりも大きなソース／ドレイン領域とを有している。そして、ソース／ドレイン領域上には、表面領域がシリサイド化されたひずみ制御層８ａが設けられている。すなわち、ソース／ドレイン領域はそれぞれ、ひずみ半導体層３ａと、ひずみ制御層８ａとの積層構造を有している。ソース領域Ｓとドレイン領域Ｄとの間のチャネルの一部の領域には、チャネルを被覆するようにゲート絶縁膜４が設けられ、このゲート絶縁膜４上にゲート電極５が設けられている。ゲート電極５は、ソース領域Ｓからドレイン領域Ｄに向かう方向に略直交する方向に延在している。なお、本実施形態においては、シリサイド化されたひずみ半導体層３ａはひずみＮｉＳｉ層であり、ひずみ制御層８ａはＮｉＳｉＧｅ層である。なお、ＮｉＳｉＧｅ層におけるＧｅ濃度は５０原子％以上であることが好ましい。
【００４９】
このように構成された第２実施形態のＭＯＳＦＥＴは、ＭＯＳＦＥＴを微細化しても、ソース領域Ｓおよびドレイン領域Ｄには、シリサイド化されたひずみＳｉ層３ａ上に、ひずみＳｉ層３ａのひずみを維持するように制御するシリサイド化されたひずみ制御層８ａが形成されているため、チャネルとなる領域におけるひずみの緩和を抑制することが可能となる。更に、ひずみ制御層をシリサイド化する際に生じるひずみをも付加することができる。これにより、本実施形態では、ひずみ緩和による素子特性の悪化を防止することができるとともに、微細化によるソース／ドレイン領域の高抵抗化の緩和と素子のチャネル領域への選択的なひずみ追加による素子特性の向上を実現することができる。
【００５０】
（製造方法の第１具体例）
次に、第２実施形態による半導体装置の製造方法の第１具体例を図１０乃至図１８（ｂ）を参照して説明する。
【００５１】
まず、図１０に示すように、Ｓｉ基板１上にＳｉＯ２の埋込酸化層２が形成された基板を用意する。続いて、埋込酸化層２上に、Ｓｉ層３とこのＳｉ層３上に設けられるＳｉＧｅ層８との積層膜を形成する。Ｓｉ層３およびＳｉＧｅ層８の形成は、例えば、第１実施形態およびその変形例で説明した方法が用いる。この積層膜が形成されることにより、Ｓｉ層３はひずみＳｉ層（ひずみ半導体層）となり、ＳｉＧｅ層８はひずみＳｉＧｅ層（ひずみ制御層）となる。続いて、ＭＯＳＦＥＴ形状となるように、例えば、ＲＩＥ（Reactive Ion Etching）を用いてＳｉＧｅ層８およびＳｉ層３をパターニングする。このパターニングにより、Ｓｉ層３はメサ状になっている。その後、チャネル領域となるＳｉ層３上のＳｉＧｅ層８を除去する。すなわち、ソース／ドレイン領域となるＳｉ層３上にはＳｉＧｅ層８は残置されている。このとき、図１０に示す切断線Ａ−Ａで切断したＡ−Ａ断面を図１１（ａ）に示し、切断線Ｂ−Ｂで切断したＢ−Ｂ断面を図１１（ｂ）に示す。すなわち、Ａ−Ａ断面はソース領域の断面であり、Ｂ−Ｂ断面はチャネル領域の断面である。
【００５２】
次に、図１２（ａ）、１２（ｂ）に示すように、チャネル領域およびソース／ドレイン領域を覆うようにゲート絶縁膜４を形成する。ゲート絶縁膜４としては、ＳｉＯ２膜、窒化膜（例えば、ＳｉＮ、ＳｉＯＮ等）、あるいは高誘電体絶縁膜（例えば、ＨｆＯ２、ＨｆＯＮ、ＬａＯ２、ＧｅＯ２、ＳｒＯ２、ＺｒＯ２、ＮＯ、ＮＯ２等）が用いられる。また、Ｓｉ、Ｎ、Ｇｅ、Ｈｆ、Ｚｒ、Ｌａ、Ｐｒ、Ｔｉ、Ａｌの少なくともいずれか１種類以上の元素を含む酸化膜を用いることができる。通常は、ゲート絶縁膜は物理膜厚において１０ｎｍ程度、あるいは１０ｎｍより薄く形成する。続いて、ゲート絶縁膜４を覆うようにゲート電極材料膜５を形成する（図１３（ａ）、１３（ｂ））。ゲート電極材料膜５としては、ポリシリコン、不純物が添加されたポリシリコン、アモルファスシリコン、不純物が添加されたアモルファスシリコン、あるいは、メタル（例えば、ＴｉＮ、Ａｌ、Ｃｕ、Ａｕ、ＴａＮ等）を用いることができ、通常、膜厚は１０ｎｍ〜１００ｎｍの範囲が用いられる。なお、図１２（ａ）、１３（ａ）は、図１０に示す切断線Ａ−Ａで切断したＡ−Ａ断面に対応する断面図であり、図１２（ｂ）、１３（ｂ）は、切断線Ｂ−Ｂで切断したＢ−Ｂ断面に対応する断面図である。
【００５３】
次に、ゲート電極材料膜５をゲート電極形状にパターニングし、ゲート電極５を形成する。このとき、ゲート電極５は、チャネル領域の一部分を覆うようにパターニングされている（図１４（ａ）、１４（ｂ））。その後、ゲート電極５によって覆われていないチャネル領域およびソース／ドレインとなる領域上のゲート絶縁膜４を除去する（図１５（ａ）、１５（ｂ））。このとき、半導体装置の斜視図を図１６に示す。なお、図１４（ａ）、図１５（ａ）は図１６に示す切断線Ａ−Ａで切断したＡ−Ａ断面であり、図１４（ｂ）、図１５（ｂ）は、図１６に示す切断線Ｂ−Ｂで切断したＢ−Ｂ断面である。続いて、ゲート電極５によって覆われていないチャネル領域をマスクで覆い、ソース／ドレインとなる領域に不純物をイオン注入して、不純物層を形成し、その後、不純物層を活性化するためのアニールを行う。これにより、ソース／ドレイン領域が形成される。なお、ひずみＳｉ層３およびひずみ制御層８は、薄膜であるため、不純物のイオン注入は、ひずみ制御層８に注入し、その後の不純物の活性化のための高温熱処理による拡散によって、不純物をひずみＳｉ層３に導入するようにしてもよい。
【００５４】
次に、全面にＮｉ膜１５を堆積する（図１７（ａ）、１７（ｂ））。Ｎｉ膜１５の堆積には、スパッタ法が通常用いられるが、ＣＶＤ法でも溶液成長法でも良い。続いて、シリサイド化のための熱処理を窒素雰囲気下で行う。シリサイド化プロセスは、窒素雰囲気で行う代わりに、真空、大気、あるいは水素雰囲気下で行ってもよい。また、熱処理温度は２００℃〜９００℃の範囲の温度で行う。温度によって、シリサイドの結晶相が変化するので、素子の特性に合わせて熱処理温度を選択する必要がある。低温であれば、３５０℃〜５００℃の範囲で行うことが望ましい。この熱処理を行うことにより、ＳｉＧｅ層８の外表面領域およびＳｉ層３の露出している外表面領域のＳｉがＮｉと反応し、ＳｉＧｅ層８の外表面領域にはＳｉＧｅＮｉ層８ａが形成され、Ｓｉ層３の露出している外表面領域にはＮｉＳｉ層３ａが形成される。引き続き、反応に利用されなかった余剰のＮｉを、例えば、過酸化水素水と硫酸との混合液を用いて除去する。その後、熱処理を窒素雰囲気下にて行い、上述したようにＮｉＳｉ層３ａと、ＮｉＳｉＧｅ層８ａとを形成する（図１８（ａ）、１８（ｂ））。このときの半導体装置を図９に示す斜視図に示す。なお、ゲート電極５がＳｉを含む半導体層から形成されている場合には、図１８（ｂ）に示すように、ゲート電極５の表面にもシリサイド層５ａが形成される。このようにして、特にソース／ドレイン領域の表面をシリサイド化することにより、低抵抗なコンタクト層を得ることができる。なお、図１７（ａ）、１８（ａ）は、図１６に示す切断線Ａ−Ａで切断したＡ−Ａ断面に対応する断面図であり、図１７（ｂ）、１８（ｂ）は、切断線Ｂ−Ｂで切断したＢ−Ｂ断面に対応する断面図である。
【００５５】
次に、ゲート電極５、ソース／ドレイン領域を覆うように、層間絶縁膜を堆積する。そして、ゲート電極５、ソース／ドレイン領域にそれぞれ通じる開口を層間絶縁膜に形成し、これらの開口をメタルで埋め込み、引き出し用メタル電極を形成し、ＭＯＳＦＥＴを完成する。
【００５６】
この第１具体例の製造方法によって製造されたＭＯＳＦＥＴも、第２実施形態と同様の効果を得ることができる。
【００５７】
（製造方法の第２具体例）
次に、第２実施形態による半導体装置の製造方法の第２具体例を説明する。この第２具体例の製造方法は、第１具体例の製造方法とは、以下の点で異なっている。
【００５８】
この第２具体例においては、ひずみＳｉ層３上にひずみＳｉＧｅ層８を形成する前に、ひずみＳｉ層３のゲートを形成する領域上に保護酸化膜を形成する。続いて、ソース／ドレイン領域にひずみＳｉＧｅ層８を形成する。その後、保護酸化膜を除去する工程が異なっている。
【００５９】
すなわち、埋込酸化層２が形成されたＳｉ基板１上にひずみＳｉ層３が形成された基板を用意する。続いて、ひずみＳｉ層３のゲートを形成する領域上に選択的にＳｉＯ２の保護酸化膜を形成する。続いて、ソース／ドレインとなる領域にひずみＳｉＧｅ層８を形成する。
【００６０】
次に、図示しないマスクを用いて、ひずみＳｉＧｅ層８と、ひずみＳｉ層３とをパターニングし、ひずみＳｉ層３と、ひずみＳｉＧｅ層（ひずみ制御層）８との積層構造を有する活性層を形成する。その後、上記保護酸化膜を除去する。このとき、活性層のソース／ドレインとなる領域では、ひずみ制御層８は除去されないで残っている。
【００６１】
続いて、上記保護酸化膜が除去されたチャネルとなる領域にゲート絶縁膜を形成し、このゲート絶縁膜上にゲート電極を形成する。以下の工程は、第１具体例と同じ工程を用いる。
【００６２】
この第２具体例の製造方法によって製造されたＭＯＳＦＥＴも、第２実施形態と同様の効果を得ることができる。すなわち、この第２具体例の製造方法は、第１実施形態で説明した図８（ａ）乃至図８（ｅ）の製造方法と同じ製造方法となる。
【００６３】
更に、上述したように、この第２具体例においては、ひずみＳｉ層３のゲートが形成される領域に保護酸化膜を形成し、その後にひずみ制御層８を形成している。このため、ひずみ制御層８をパターニングする際に、チャネルとなるひずみＳｉ層３の表面がダメージを受けトランジスタの特性劣化が生じる可能性を、保護酸化膜を形成したことによって低減することができる。すなわち、ひずみ制御層８のパターニングにおいては、チャネルの表面を完全に露出するために、少なからずオーバーエッチングされる、即ちチャネルの表面の除去が不可避である。オーバーエッチング量を最小にするためには、原子サイズのオーダのエッチング量の制御が必要である。例えばＳｉのエッチングにＲＩＥを用いた場合は毎秒数ｎｍ程度であり、現実的にはチャネルの表面にオーバーエッチングが生じるのを避けることができない。その結果、上述のチャネルのダメージに加えて、例えばオーバーエッチングによって生じる端部における電界集中やゲート絶縁膜の変性などの素子不良の原因となる可能性が生じる。このため、第２具体例の製造方法のように、素子不良の原因の発生を抑制するために保護酸化膜を形成することは有効である。
【００６４】
なお、第２具体例においては、チャネルの表面に形成された上記保護酸化膜は、ゲート積層構造（ゲート絶縁膜とゲート電極との積層構造）を形成する直前までに気相、あるいは液相エッチングによって除去できる膜厚であることが好ましく、その厚みは典型的には１ｎｍ〜５０ｎｍ程度であることが好ましい。第２具体例の製造方法では保護酸化膜としてＳｉＯ２膜を用いたが、実際にはそれ以外の膜であっても、ゲート積層構造を形成する前に除去可能でありかつ、チャネルの表面となるひずみＳｉ層３の表面のダメージが抑制可能な材料で有れば、用いることができる。
【００６５】
以上説明したように、各実施形態によれば、素子を微細化しても、チャネルのひずみ緩和を抑制することが可能となり、高性能な半導体装置を実現することができる。そして、この半導体装置は、材料の異なるシリサイド層の積層構造をソース／ドレイン領域に形成したことにより、高抵抗化の回避と新たな局所ひずみ印加を同時に達成することができる。
【００６６】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００６７】
１  Ｓｉ（シリコン）基板
２  ＳｉＯ２の埋込酸化層
３  ひずみＳｉ層、ひずみ半導体層
３ａ  シリサイド化されたひずみＳｉ層
４  ゲート絶縁膜
５  ゲート電極（ゲート電極材料膜）
６  ゲート側壁
８  ひずみ制御層
８ａ  シリサイド化されたひずみ制御層（ＮｉＳｉＧｅ層）
１５  Ｎｉ膜
【図１】
0005431372.tif 000002
【図２】
0005431372.tif 000003
【図３】
0005431372.tif 000004
【図４Ａ】
0005431372.tif 000005
【図４Ｂ】
0005431372.tif 000006
【図５】
0005431372.tif 000007
【図６】
0005431372.tif 000008
【図７】
0005431372.tif 000009
【図８】
0005431372.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
0005431372.tif 000014
【図１３】
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【図１４】
0005431372.tif 000016
【図１５】
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【図１６】
0005431372.tif 000018
【図１７】
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【図１８】
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