(57)【特許請求の範囲】
【請求項１】
行列状に配置された複数のＣＡＭセルを備えるＣＡＭであって、
前記複数のＣＡＭセルの各々は、
書き込み電流が流れる書き込み電流配線と、
前記書き込み電流によって記憶データが書き込まれる第１磁気抵抗素子と、
前記書き込み電流によって前記記憶データの反転データが書き込まれる第２磁気抵抗素子と、
前記書き込み電流配線と第１書き込みビット線との間に介在し、ゲートが書き込みワード線に接続された第１トランジスタと、
前記書き込み電流配線と第２書き込みビット線との間に介在し、ゲートが前記書き込みワード線に接続された第２トランジスタと、
第１ノードと、
第２ノードと、
入力端子が前記第２ノードに接続され、出力端子が前記第１ノードに接続され、ＰＭＯＳトランジスタのソースが電源線に接続され、ＮＭＯＳトランジスタのソースが前記第１磁気抵抗素子の一端に接続された第１インバータと、
入力端子が前記第１ノードに接続され、出力端子が前記第２ノードに接続され、ＰＭＯＳトランジスタのソースが前記電源線に接続され、ＮＭＯＳトランジスタのソースが前記第２磁気抵抗素子の一端に接続された第２インバータと、
ゲートが前記第２ノードに接続され、ドレインがマッチ線に接続された第３トランジスタと、
ゲートが前記第１ノードに接続され、ドレインが前記マッチ線に接続された第４トランジスタと、
ゲートが第１サーチ線に接続され、ソースが接地され、ドレインが前記第３トランジスタのソースに接続された第５トランジスタと、
ゲートが第２サーチ線に接続され、ソースが接地され、ドレインが前記第４トランジスタのソースに接続された第６トランジスタと、
プリチャージ信号線と、
前記プリチャージ信号線に供給される電圧レベルに応じて、オン又はオフするプリチャージスイッチであって、前記電圧レベルが第１電圧レベルの場合にオンとなり、前記第１ノード及び前記第２ノードをプリチャージするプリチャージスイッチと
を備え、
前記第１書き込みビット線及び前記第２書き込みビット線は、列方向に延伸し、
前記プリチャージ信号線は、前記列方向に対して垂直な行方向に延伸している
ＣＡＭ。
【請求項２】
請求項１に記載のＣＡＭであって、
前記第１ノード及び前記第２ノードに電源電圧を供給するための電源電圧供給部を更に備え、
前記プリチャージスイッチは、
ソースが前記電源電圧供給部に接続され、ドレインが前記第１ノードに接続され、ゲートが前記プリチャージ信号線に接続された第１プリチャージトランジスタと、
ソースが前記電源電圧供給部に接続され、ドレインが前記第２ノードに接続され、ゲートが前記プリチャージ信号線に接続された第２プリチャージトランジスタと
を含む
ＣＡＭ。
【請求項３】
請求項１又は２に記載のＣＡＭであって、
前記第１磁気抵抗素子の他端と前記第２磁気抵抗素子の他端は互いに電気的に接続されている
ＣＡＭ。
【請求項４】
請求項１から３のいずれか一項に記載のＣＡＭであって、
前記各々のＣＡＭセルは、更に、前記第１ノードと前記第２ノードとを電気的に接続あるいは切り離すスイッチを備える
ＣＡＭ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＡＭ（Content Addressable Memory）に関する。特に、本発明は、磁気抵抗素子を利用した不揮発性のＣＡＭに関する。
【背景技術】
【０００２】
ＣＡＭは、入力データ（検索データ）と記憶データとの比較を行い、一致した記憶データのアドレスを出力する。一般的にＣＡＭは、この比較動作をすべての記憶データに対して並列に行うため、高速にデータを検索できる。こうした機能を有するＣＡＭは、幅広い領域で利用されており、例えば、ネットワークルータやキャシュメモリなどで利用されている。【０００３】
ＣＡＭの記憶素子としては、ＳＲＡＭ（Static Random Access Memory）をベースとしたＣＡＭセルが広く知られている。ＣＡＭセルとしては、２つの論理状態“０”、“１”を記憶できるものと、３つの論理状態“０”、“１”、“Ｘ”を記憶できるものが知られている。後者は、ＴＣＡＭ（Ternary CAM）セルとも呼ばれている。ここで、“Ｘ”状態のビットは“Ｄｏｎ’ｔ  ｃａｒｅ”を意味し、検索データとして“０”が入力されても“１”が入力されても一致とみなされる。ＳＲＡＭをベースとしたこれらのＣＡＭセルは、高速に、例えば、数ｎｓでデータ検索を実行できる。【０００４】
しかしながら、ＳＲＡＭベースのＣＡＭは、電源を遮断するとデータが失われる揮発性の素子である。そのため、揮発性ＣＡＭが搭載されたシステムでは、何らかの対策なしには、電源立ち上げ後に、電源遮断前の状態から動作を継続させることはできない。【０００５】
この問題を解決するための１つの手法は、別途用意した不揮発性メモリにデータを退避させることである。具体的には、電源遮断前に、ＣＡＭに記憶されたデータを不揮発性メモリに転送・保存し、電源立ち上げ後には、不揮発性メモリからＣＡＭへデータを書き込む。これにより、電源が遮断されてもデータは保存される。しかしながら、この手法は、ＣＡＭと不揮発性メモリとの間のデータのやり取りに時間がかかるという問題がある。ＣＡＭと不揮発性メモリとの間のデータのやり取りを高速化するためには、バス幅を広げることも考えられるが、これは、配線数を増加させ、チップ面積及びコストの増大を招く。更に、停電などの予期せぬ電力低下の場合、ＣＡＭに格納されている最新データを不揮発性メモリに転送できない恐れもある。【０００６】
他の手法として、主電源の低下を検知して、主電源からバックアップ用のバッテリーへ切り替える技術がある。これにより、ＣＡＭには常に電力が供給されるため、ＣＡＭのデータは保存される。しかしながら、データを保存するためにバッテリーの電力が消費され、バッテリーが切れる可能性がある点、バッテリーなどの追加部品のコストがかさむ点などが問題である。【０００７】
更に他の手法は、揮発性の素子の代わりに、不揮発性の素子をＣＡＭセル自体に適用することである。このような手法は、例えば、特許文献１（特開２００５−２５９２０６号公報）や特許文献２（特表２００４−５２５４７３号公報）に開示されている。【０００８】
特許文献１に記載された磁気連想メモリによれば、導電線マトリックス中のデジット導電線とビット導電線との交点に、擬スピンバルブ膜セルからなる記憶セルが配置される。記憶セルは、ソフト磁性層とハード磁性層とが非磁性層を介して対向した構造を有する。列方向に並ぶ複数の記憶セルが、検出用導電線によって電気的に直列接続され、それにより記憶セル列が構成される。ビット導電線は検索データ入力線として用いられ、検出用導電線は読み出し情報出力線として用いられる。しかしながら、直列に接続される記憶セルの数が増加すると、“一致”を示す検出用導電線と“不一致”を示す検出用導電線との間で十分な信号差を確保することが難しくなる。そのため、大容量化が困難であるという問題がある。【０００９】
特許文献２には、コンテント・アドレッサブル磁気ランダムアクセスメモリが記載されている。そのメモリセルは、ＭＴＪ（Magnetic Tunnel Junction）素子のペア、比較及び一致検出回路、タグビット線対、タグプログラム線対、イネーブル線、ワード線、デジット線、及びマッチ線を含む。マッチ線には、タグビット線対への入力データとセルに格納されたデータとの一致／不一致を示す情報が出力される。タグプログラム線対とデジット線は互いに直交しており、一対のＭＴＪ素子は、タグプログラム線対のそれぞれとデジット線との間に挟まれるように配置される。データ書き込み時、タグプログラム線対とデジット線とを選択することにより、書き込み対象のＭＴＪ素子を選択することができる。そして、タグプログラム線対及びデジット線の両方に書き込み電流が流され、その書き込み電流により発生する磁界が選択ＭＴＪ素子に印加され、それにより所望のデータが選択ＭＴＪ素子に書き込まれる。しかしながら、この方式の場合、書き込み電流が磁場を発生する効率が低く、大きな書き込み電流（典型的には数ｍＡ）が必要である。従って、書き込み電流を供給する回路に用いられるトランジスタのサイズが大きくなり、周辺回路の面積が増加する。また、１つのメモリセルが１４個のトランジスタを必要とするため、セル面積を小さくすることが困難である。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００５−２５９２０６号公報
【特許文献２】特表２００４−５２５４７３号公報
【発明の概要】
【００１１】
本発明の１つの目的は、磁気抵抗素子を利用した新たな不揮発性ＣＡＭを提供することにある。
【００１２】
本発明の１つの観点において、複数のＣＡＭセルを備えるＣＡＭが提供される。複数のＣＡＭセルの各々は、記憶データを不揮発的に記憶する不揮発性記憶部と、電位保持部と、一致検出部とを備える。
【００１３】
不揮発性記憶部は、第１書き込みビット線と第２書き込みビット線との間をつなぐ書き込み電流配線を有する。ここで、書き込み電流は、書き込み電流配線を通して第１書き込みビット線と第２書き込みビット線との間を流れる。不揮発性記憶部は更に、書き込み電流によって記憶データが書き込まれる第１磁気抵抗素子と、書き込み電流によって記憶データの反転データが書き込まれる第２磁気抵抗素子と、を有する。
【００１４】
電位保持部は、第１ノードと第２ノードとを有する。第１ノードは、第１磁気抵抗素子の一端に接続され、記憶データに応じた第１電位を保持する。第２磁気抵抗素子の一端に接続され、反転データに応じた第２電位を保持する。
【００１５】
一致検出部は、検索データと記憶データとの一致を判定し、当該判定の結果に応じてマッチ線の電位を制御する。詳細には、一致検出部は、第１ノード、第２ノード、及び検索データに応じた電位が印加されるサーチ線に接続される。検索データが記憶データに一致する場合、一致検出部はマッチ線を第１状態に設定する。検索データが反転データに一致する場合、一致検出部はマッチ線を第２状態に設定する。
【００１６】
本発明の他の観点において、複数のＣＡＭセルを備えるＣＡＭが提供される。複数のＣＡＭセルの各々は、書き込み電流配線と、第１磁気抵抗素子と、第２磁気抵抗素子と、第１トランジスタと、第２トランジスタと、第１ノードと、第２ノードと、第１インバータと、第２インバータと、第３トランジスタと、第４トランジスタと、第５トランジスタと、第６トランジスタとを備える。
【００１７】
書き込み電流配線には、書き込み電流が流れる。その書き込み電流によって、第１磁気抵抗素子には記憶データが書き込まれ、第２磁気抵抗素子には記憶データの反転データが書き込まれる。第１トランジスタは、書き込み電流配線と第１書き込みビット線との間に介在し、そのゲートは書き込みワード線に接続されている。第２トランジスタは、書き込み電流配線と第２書き込みビット線との間に介在し、そのゲートは書き込みワード線に接続されている。
【００１８】
第１インバータの入力端子は第２ノードに接続され、その出力端子は第１ノードに接続され、そのＰＭＯＳトランジスタのソースは電源線に接続され、そのＮＭＯＳトランジスタのソースは第１磁気抵抗素子の一端に接続されている。第２インバータの入力端子は第１ノードに接続され、その出力端子は第２ノードに接続され、そのＰＭＯＳトランジスタのソースは電源線に接続され、そのＮＭＯＳトランジスタのソースは第２磁気抵抗素子の一端に接続されている。
【００１９】
第３トランジスタのゲートは第２ノードに接続され、そのドレインはマッチ線に接続されている。第４トランジスタのゲートは第１ノードに接続され、そのドレインはマッチ線に接続されている。第５トランジスタのゲートは第１サーチ線に接続され、そのソースは接地され、そのドレインは第３トランジスタのソースに接続されている。第６トランジスタのゲートは第２サーチ線に接続され、そのソースは接地され、そのドレインは第４トランジスタのソースに接続されている。
【００２０】
本発明によれば、磁気抵抗素子を利用した新たな不揮発性ＣＡＭが提供される。本発明に係る不揮発性ＣＡＭによれば、電源立ち上げ後、直ちに電源遮断前の状態に復帰することが可能である。
【図面の簡単な説明】
【００２１】
上記及び他の目的、長所、特徴は、次の図面と共に説明される本発明の実施の形態により明らかになるであろう。
【図１】図１は、本発明の実施の形態に係るＣＡＭの構成を概略的に示すブロック図である。
【図２】図２は、本発明の第１の実施の形態に係るＣＡＭセルの構成を示す回路図である。
【図３】図３は、本実施の形態に係るＣＡＭセルにおける、ＭＴＪ素子へのデータ書き込み動作、及びＭＴＪ素子から電位保持部へのデータ転送動作を示すタイミングチャートである。
【図４】図４は、本実施の形態に係るＣＡＭセルにおける、電位保持部へのデータ書き込み動作、及び電位保持部からのデータ読み出し動作を示すタイミングチャートである。
【図５】図５は、本実施の形態に係るＣＡＭセルにおける、データ検索動作を示すタイミングチャートである。
【図６】図６は、本実施の形態に係るＭＴＪ構成の第１の例を示す平面図である。
【図７】図７は、図６中の線Ａ−Ａ’に沿った構造を示す断面図である。
【図８】図８は、本実施の形態に係るＭＴＪ構成の第２の例を示す平面図である。
【図９】図９は、図８中の線Ａ−Ａ’に沿った構造を示す断面図である。
【図１０】図１０は、本実施の形態に係るＭＴＪ構成の第３の例を示す平面図である。
【図１１】図１１は、図１０中の線Ａ−Ａ’に沿った構造を示す断面図である。
【図１２】図１２は、図１０中の線Ｂ−Ｂ’に沿った構造を示す断面図である。
【図１３】図１３は、本実施の形態に係るＣＡＭセルの変形例を示す回路図である。
【図１４】図１４は、本実施の形態に係るＣＡＭセルの変形例を示す回路図である。
【図１５】図１５は、本発明の第２の実施の形態に係るＣＡＭセルの構成を示す回路図である。
【図１６】図１６は、本発明の第２の実施の形態に係るＣＡＭの構成を概略的に示すブロック図である。
【図１７】図１７は、本発明の第３の実施の形態に係るＴＣＡＭセルの構成を示す回路図である。
【図１８】図１８は、本発明の第４の実施の形態に係るＣＡＭセルの構成を示す回路図である。
【図１９】図１９は、本発明の第５の実施の形態に係るＣＡＭセルの構成を示す回路図である。
【図２０】図２０は、第５の実施の形態に係るＣＡＭセルの変形例を示す回路図である。
【図２１】図２１は、第５の実施の形態に係るＣＡＭセルの他の変形例を示す回路図である。
【図２２】図２２は、図２１で示されたＣＡＭセルの場合のＣＡＭの構成を概略的に示すブロック図である。
【図２３】図２３は、第５の実施の形態に係るＣＡＭセルにおける、ＭＴＪ素子へのデータ書き込み動作、及びＭＴＪ素子から電位保持部へのデータ転送動作を示すタイミングチャートである。
【図２４】図２４は、本実施の形態に係るＣＡＭセルにおける、ＭＴＪ素子から電位保持部へのデータ転送動作を示すタイミングチャートである。
【発明を実施するための形態】
【００２２】
添付図面を参照して、本発明の実施の形態に係るＣＡＭ及びＣＡＭセルを説明する。本実施の形態に係るＣＡＭは、ＣＡＭセルに磁気抵抗素子を適用した不揮発性のＣＡＭである。
【００２３】
図１は、本実施の形態に係るＣＡＭの構成を概略的に示すブロック図である。本実施の形態に係るＣＡＭは、アレイ状に配置された複数のＣＡＭセル１０、複数のワード線ＷＬ、複数の電源線ＰＬ、複数の書き込みワード線ＷＷＬ、複数のマッチ線ＭＬ、複数のサーチ線対ＳＬ、ＳＬＢ、複数の書き込みビット線対ＷＢＬ、ＷＢＬＢ、及び一致検出回路１００を備えている。ワード線ＷＬ、電源線ＰＬ、書き込みワード線ＷＷＬ、及びマッチ線ＭＬは、Ｘ方向に延設されている。一方、サーチ線対ＳＬ、ＳＬＢと書き込みビット線対ＷＢＬ、ＷＢＬＢは、Ｙ方向に延設されている。一致検出回路１００は、複数のマッチ線ＭＬに接続されている。検索動作時、一致検出回路１００は、マッチ線ＭＬに出力される情報に基づいて、入力データ（検索データ）と一致する行を検出する。
【００２４】
以下、ＣＡＭセル１０の様々な形態を詳細に説明する。
【００２５】
１．第１の実施の形態
１−１．セル構成
図２は、本発明の第１の実施の形態に係るＣＡＭセル１０の構成を示す回路図である。図２に示されるＣＡＭセル１０は、第１磁気抵抗素子Ｒ、第２磁気抵抗素子ＲＢ、第１ノードＤ、第２ノードＤＢ、ＮＭＯＳトランジスタＭ３〜Ｍ６、Ｍ９〜Ｍ１２、ＰＭＯＳトランジスタＭ１、Ｍ２、Ｍ７、Ｍ８、及び書き込み電流配線（ノードＮ１）を有している。また、ＣＡＭセル１０は、ワード線ＷＬ、マッチ線ＭＬ、電源線ＰＬ、書き込みワード線ＷＷＬ、サーチ線対ＳＬ、ＳＬＢ、及び書き込みビット線対ＷＢＬ、ＷＢＬＢに接続されている。
【００２６】
（不揮発性記憶部２０）
磁気抵抗素子Ｒ、ＲＢは、ＣＡＭセル１０に記憶データ（記憶ビット）を不揮発的に記憶させるために用いられる。磁気抵抗素子Ｒ、ＲＢとして、例えばＭＴＪ（Magnetic Tunnel Junction）素子が用いられる。ＭＴＪ素子Ｒの一端はＮＭＯＳトランジスタＭ４のソースに接続されており、ＭＴＪ素子ＲＢの一端はＮＭＯＳトランジスタＭ３のソースに接続されている。ＭＴＪ素子Ｒ、ＲＢの他端同士は電気的に接続されている。図２の例では、ＭＴＪ素子Ｒ、ＲＢの他端は共に、書き込み電流配線（ノードＮ１）に接続されている。
【００２７】
書き込み電流配線（ノードＮ１）は、書き込みビット線対ＷＢＬ、ＷＢＬＢの間をつないでいる。より詳細には、図２の例において、書き込み電流配線の一端はＮＭＯＳトランジスタＭ５を介して書き込みビット線ＷＢＬに接続されており、書き込み電流配線の他端はＮＭＯＳトランジスタＭ６を介して書き込みビット線ＷＢＬＢに接続されている。言い換えれば、ＮＭＯＳトランジスタＭ５は、書き込み電流配線と書き込みビット線ＷＢＬとの間に介在しており、ＮＭＯＳトランジスタＭ６は、書き込み電流配線と書き込みビット線ＷＢＬＢとの間に介在している。ＮＭＯＳトランジスタＭ５、Ｍ６のゲートは共に書き込みワード線ＷＷＬに接続されている。
【００２８】
後に詳述されるように、ＭＴＪ素子Ｒ、ＲＢにデータを書き込む際、書き込み電流配線には書き込み電流Ｉｗが流れる。すなわち、書き込み電流Ｉｗは、書き込み電流配線を通して書き込みビット線ＷＢＬ、ＷＢＬＢの間を流れる。書き込み電流Ｉｗの方向（ＷＢＬからＷＢＬＢへ、あるいは、ＷＢＬＢからＷＢＬへ）は、書き込まれるデータに依存する。この書き込み電流によって、ＭＴＪ素子Ｒには記憶データが書き込まれ、ＭＴＪ素子ＲＢには記憶データの反転データが書き込まれる。すなわち、各ＣＡＭセル１０の書き込み電流配線を流れる書き込み電流Ｉｗによって、当該ＣＡＭセル１０のＭＴＪ素子Ｒ、ＲＢには相補データが書き込まれる。
【００２９】
以上に説明された書き込み電流配線、ＮＭＯＳトランジスタＭ５、Ｍ６、書き込みワード線ＷＷＬ、及び書き込みビット線対ＷＢＬ、ＷＢＬＢは、「書き込み電流供給部」を構成している。更に、その書き込み電流供給部とＭＴＪ素子Ｒ、ＲＢが「不揮発性記憶部２０」を構成している。不揮発性記憶部２０は、ＣＡＭセル１０に対応付けられた記憶データを不揮発的に記憶する。
【００３０】
（電位保持部１５）
ＰＭＯＳトランジスタＭ２とＮＭＯＳトランジスタＭ４は、第１インバータを構成する。第１インバータの入力端子及び出力端子は、それぞれ第２ノードＤＢ及び第１ノードＤに接続されている。より詳細には、ＰＭＯＳトランジスタＭ２のゲート、ソース、ドレインは、それぞれ、第２ノードＤＢ、電源線ＰＬ、第１ノードＤに接続されている。ＮＭＯＳトランジスタＭ４のゲート、ソース、ドレインは、それぞれ、第２ノードＤＢ、ＭＴＪ素子Ｒの一端、第１ノードＤに接続されている。
【００３１】
ＰＭＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ３は、第２インバータを構成する。第２インバータの入力端子及び出力端子は、それぞれ第１ノードＤ及び第２ノードＤＢに接続されている。より詳細には、ＰＭＯＳトランジスタＭ１のゲート、ソース、ドレインは、それぞれ、第１ノードＤ、電源線ＰＬ、第２ノードＤＢに接続されている。ＮＭＯＳトランジスタＭ３のゲート、ソース、ドレインは、それぞれ、第１ノードＤ、ＭＴＪ素子ＲＢの一端、第２ノードＤＢに接続されている。
【００３２】
このように、第１インバータと第２インバータはクロスカップルしている。そして、第１ノードＤ、第２ノードＤＢ、第１インバータ及び第２インバータが、「電位保持部１５」を構成している。第１ノードＤは、ＮＭＯＳトランジスタＭ４を介して、ＭＴＪ素子Ｒの一端に接続されている。一方、第２ノードＤＢは、ＮＭＯＳトランジスタＭ３を介して、ＭＴＪ素子ＲＢの一端に接続されている。後に詳述されるように、第１ノードＤは、ＭＴＪ素子Ｒに書き込まれた記憶データに応じた第１電位を保持する。一方、第２ノードＤＢは、ＭＴＪ素子ＲＢに書き込まれた反転データに応じた第２電位を保持する。第１電位と第２電位のうち一方がハイレベルであり、他方がローレベルである。
【００３３】
尚、第１ノードＤは、ＰＭＯＳトランジスタＭ７を介してサーチ線ＳＬに接続されている。つまり、ＰＭＯＳトランジスタＭ７のソース／ドレインの一方がサーチ線ＳＬに接続され、その他方が第１ノードＤに接続されている。また、第２ノードＤＢは、ＰＭＯＳトランジスタＭ８を介してサーチ線ＳＬＢに接続されている。つまり、ＰＭＯＳトランジスタＭ８のソース／ドレインの一方がサーチ線ＳＬＢに接続され、その他方が第２ノードＤＢに接続されている。ＰＭＯＳトランジスタＭ７、Ｍ８のゲートは共に、ワード線ＷＬに接続されている。後に詳述されるように、これらワード線ＷＬ及びサーチ線ＳＬ、ＳＬＢを用いることによって、ノードＤ、ＤＢを所望の電位に設定（充電）することができる。
【００３４】
（一致検出部２５）
ＮＭＯＳトランジスタＭ９のゲート、ソース、及びドレインは、それぞれ、第２ノードＤＢ、ＮＭＯＳトランジスタＭ１１のドレイン、及びマッチ線ＭＬに接続されている。ＮＭＯＳトランジスタＭ１０のゲート、ソース、及びドレインは、それぞれ、第１ノードＤ、ＮＭＯＳトランジスタＭ１２のドレイン、及びマッチ線ＭＬに接続されている。ＮＭＯＳトランジスタＭ１１のゲート、ソース、及びドレインは、それぞれ、サーチ線ＳＬ、グランド線、及びＮＭＯＳトランジスタＭ９のソースに接続されている。ＮＭＯＳトランジスタＭ１２のゲート、ソース、及びドレインは、それぞれ、サーチ線ＳＬＢ、グランド線、及びＮＭＯＳトランジスタＭ１０のソースに接続されている。
【００３５】
これらＮＭＯＳトランジスタＭ９〜１２は、「一致検出部２５」を構成している。一致検出部２５は、電位保持部１５の第１ノードＤ及び第２ノードＤＢ、サーチ線対ＳＬ、ＳＬＢ、及びマッチ線ＭＬに接続されている。後に詳述されるように、データ検索動作時、サーチ線ＳＬには検索データに応じた電位が印加され、サーチ線ＳＬＢには検索データの反転データに応じた電位が印加される。また、第１ノードＤは記憶データに応じた第１電位を保持し、第２ノードＤＢは記憶データの反転データに応じた第２電位を保持している。これら電位に基づいて、一致検出部２５は、検索データと記憶データの一致／不一致を判定することができる。そして、一致検出部２５は、その判定結果に応じてマッチ線ＭＬの電位を制御する。具体的には、検索データが記憶データに一致する場合、一致検出部２５は、マッチ線ＭＬを第１状態に設定する。一方、検索データが記憶データに一致しない場合（検索データが反転データに一致する場合）、一致検出部２５は、マッチ線ＭＬを第２状態に設定する。
【００３６】
１−２．動作
次に、本実施の形態に係るＣＡＭセル１０の動作を詳しく説明する。ＣＡＭセル１０の動作としては、（１）ＭＴＪ素子へのデータ書き込み、（２）ＭＴＪ素子から電位保持部１５へのデータ転送、（３）電位保持部１５へのデータ書き込み、（４）電位保持部１５からのデータ読み出し、及び（５）データ検索、が挙げられる。
【００３７】
（１）ＭＴＪ素子へのデータ書き込み
図３中に示された期間Ｔ１を参照して、ＣＡＭセル１０におけるＭＴＪ素子へのデータ書き込み動作について説明する。尚、図３において、実線は選択セル、破線は非選択セルに関する電位状態を表している。また、以下の説明において、“ハイレベルの電位”は単に“ハイレベル”と参照され、“ローレベルの電位”は単に“ローレベル”と参照される場合がある。
【００３８】
書き込みワード線ＷＷＬにハイレベルが印加され、ＮＭＯＳトランジスタＭ５及びＭ６がＯＮする。書き込みビット線ＷＢＬ、ＷＢＬＢには、書き込みデータ（記憶データ）に応じて相補の電位が印加される。例えば、書き込みデータが“０”の場合、ＷＢＬにローレベル、ＷＢＬＢにハイレベルが印加される。その結果、書き込み電流Ｉｗが、書き込みビット線ＷＢＬＢから、ＮＭＯＳトランジスタＭ６、書き込み電流配線（ノードＮ１）、ＮＭＯＳトランジスタＭ５を通して、書き込みビット線ＷＢＬに流れる。この書き込み電流Ｉｗにより、ＭＴＪ素子Ｒにはデータ“０”（低抵抗状態に相当）が書き込まれ、ＭＴＪ素子ＲＢには反転データ“１”（高抵抗状態に相当）が書き込まれる。一方、書き込みデータが“１”の場合は、書き込み電流Ｉｗは逆方向に流れ、ＭＴＪ素子Ｒにはデータ“１”が書き込まれ、ＭＴＪ素子ＲＢには反転データ“０”が書き込まれる。尚、このようにＭＴＪ素子Ｒ、ＲＢに相補データが書き込まれるような構成は、後に例示される。
【００３９】
（２）ＭＴＪ素子から電位保持部１５へのデータ転送
図３中に示された期間Ｔ２を参照して、ＣＡＭセル１０におけるＭＴＪ素子から電位保持部１５へのデータ転送について説明する。書き込みワード線ＷＷＬにローレベルが印加され、ＮＭＯＳトランジスタＭ５及びＭ６がＯＦＦする。ワード線ＷＬにローレベルが印加され、ＰＭＯＳトランジスタＭ７及びＭ８がＯＮする。電源線ＰＬにはハイレベルが印加される。サーチ線ＳＬ、ＳＬＢには共にハイレベルが印加される。マッチ線ＭＬは、ハイインピーダンス状態に設定される。これらの結果、第１ノードＤ及び第２ノードＤＢは共にハイレベルに充電される。また、ＮＭＯＳトランジスタＭ３、Ｍ４がＯＮする。
【００４０】
充電後、ワード線ＷＬにハイレベルが印加され、ＰＭＯＳトランジスタＭ７及びＭ８がＯＦＦする。続いて、書き込みワード線ＷＷＬにハイレベルが印加され、ＮＭＯＳトランジスタＭ５及びＭ６がＯＮする。その結果、第１ノードＤに蓄積された電荷は、ＮＭＯＳトランジスタＭ４、ＭＴＪ素子Ｒ、ＮＭＯＳトランジスタＭ５、Ｍ６を通して、書き込みビット線ＷＢＬ、ＷＢＬＢへ放電される。また、第２ノードＤＢに蓄積された電荷は、ＮＭＯＳトランジスタＭ３、ＭＴＪ素子ＲＢ、ＮＭＯＳトランジスタＭ５、Ｍ６を通して、書き込みビット線ＷＢＬ、ＷＢＬＢへ放電される。
【００４１】
ここで、ＰＭＯＳトランジスタＭ１とＭ２は同じサイズ、同じ特性のトランジスタであり、また、ＮＭＯＳトランジスタＭ３とＭ４は同じサイズ、同じ特性のトランジスタである。そのため、第１ノードＤと第２ノードＤＢとの放電スピードの差は、ＭＴＪ素子ＲとＲＢの抵抗値の差に依存する。例えば、記憶データが“０”の場合、ＭＴＪ素子Ｒは低抵抗状態であり、ＭＴＪ素子ＲＢは高抵抗状態である。従って、第１ノードＤの方が第２ノードＤＢよりも素早く放電され、電位がより早く低下する。第１ノードＤの電位が低下し、ＰＭＯＳトランジスタＭ１がＯＮし始めると、第２ノードＤＢはそのＰＭＯＳトランジスタＭ１によって充電され、第２ノードＤＢにおける電位低下は抑制される。これにより、ＰＭＯＳトランジスタＭ２は、ＰＭＯＳトランジスタＭ１に比べてＯＮしにくくなる。すなわち、第１ノードＤでは更に電位が低下する方向へ、第２ノードＤＢでは電位が上昇する方向へフィードバックが働く。結果として、第１ノードＤの電位はローレベルとなり、第２ノードＤＢの電位はハイレベルとなる。逆に、記憶データが“１”の場合、第１ノードＤの電位はハイレベルとなり、第２ノードＤＢの電位はローレベルとなる。
【００４２】
このようにして、ＭＴＪ素子から電位保持部１５へ記憶データが転送される。第１ノードＤは、ＭＴＪ素子Ｒに書き込まれた記憶データに応じた電位を保持する。一方、第２ノードＤＢは、ＭＴＪ素子ＲＢに書き込まれた反転データに応じた第２電位を保持する。
【００４３】
（３）電位保持部１５へのデータ書き込み
ＭＴＪ素子から電位保持部１５へデータを転送する以外に、通常のＳＲＡＭと同様に、電位保持部１５に対してデータを直接書き込むこともできる。図４中に示された期間Ｔ３を参照して、電位保持部１５への直接データ書き込みについて説明する。書き込みワード線ＷＷＬにハイレベルが印加され、ＮＭＯＳトランジスタＭ５及びＭ６がＯＮする。書き込みビット線ＷＢＬ、ＷＢＬＢには共にローレベルが印加される。電源線ＰＬにはハイレベルが印加される。サーチ線ＳＬ、ＳＬＢには、書き込みデータに応じた相補の電位が印加される。例えば、書き込みデータが“０”の場合、ＳＬにローレベル、ＳＬＢにハイレベルが印加される。ワード線ＷＬにローレベルが印加されると、ＰＭＯＳトランジスタＭ７及びＭ８がＯＮする。その結果、第１ノードＤの電位はローレベルとなり、第２ノードＤＢの電位はハイレベルとなる。その後、ワード線ＷＬにハイレベルが印加され、ＰＭＯＳトランジスタＭ７及びＭ８がＯＦＦする。
【００４４】
（４）電位保持部１５からのデータ読み出し
図４中に示された期間Ｔ４を参照して、電位保持部１５からのデータ読み出しについて説明する。書き込みワード線ＷＷＬにハイレベルが印加され、ＮＭＯＳトランジスタＭ５及びＭ６がＯＮする。書き込みビット線ＷＢＬ、ＷＢＬＢには共にローレベルが印加される。電源線ＰＬにはハイレベルが印加される。ワード線ＷＬにローレベルが印加されると、ＰＭＯＳトランジスタＭ７及びＭ８がＯＮする。その結果、第１ノードＤの電位がサーチ線ＳＬに印加され、第２ノードＤＢの電位がサーチ線ＳＬＢに印加される。サーチ線ＳＬ、ＳＬＢにつながるセンスアンプ（図示されない）は、それら電位に基づいて、記憶データをセンスする。
【００４５】
（５）データ検索
データ検索動作時、各ＣＡＭセル１０において、記憶データ（記憶ビット）と検索データ（検索ビット）との比較が行われ、一致／不一致の判定が行われる。その結果を示す情報は、マッチ線ＭＬに出力される。図５中に示された期間Ｔ５を参照して、ＣＡＭセル１０におけるデータ検索動作について説明する。尚、図５において、実線は「一致」を表し、破線は「不一致」を表している。
【００４６】
データ検索動作時、書き込みワード線ＷＷＬにハイレベルが印加され、ＮＭＯＳトランジスタＭ５及びＭ６がＯＮする。書き込みビット線ＷＢＬ、ＷＢＬＢには共にローレベルが印加される。電源線ＰＬにはハイレベルが印加される。ワード線ＷＬにはハイレベルが印加され、ＰＭＯＳトランジスタＭ７及びＭ８がＯＦＦする。また、第１ノードＤは記憶データに応じた第１電位を保持し、第２ノードＤＢは反転データに応じた第２電位を保持している。
【００４７】
まず、マッチ線ＭＬがハイレベルにプリチャージされ、その後、マッチ線ＭＬはハイインピーダンス状態に設定される。次に、検索データに応じた電位がサーチ線ＳＬ、ＳＬＢに印加される。例えば、検索データが“０”の場合、サーチ線ＳＬにローレベル、サーチ線ＳＬＢにハイレベルが印加される。その結果、ＮＭＯＳトランジスタＭ１１がＯＦＦし、ＮＭＯＳトランジスタＭ１２がＯＮする。
【００４８】
ここで、ＣＡＭセル１０の記憶データが“０”の場合、すなわち、検索データが記憶データと一致する場合、第１ノードＤはローレベルであり、第２ノードＤＢはハイレベルである。よって、ＮＭＯＳトランジスタＭ１０がＯＦＦし、ＮＭＯＳトランジスタＭ９がＯＮする。この場合、マッチ線ＭＬはハイレベルのまま維持される。この状態（第１状態）が、「一致」を表す。
【００４９】
一方、ＣＡＭセル１０の記憶データが“１”の場合、すなわち、検索データが記憶データと一致しない場合（検索データが反転データと一致する場合）、第１ノードＤはハイレベルであり、第２ノードＤＢはローレベルである。よって、ＮＭＯＳトランジスタＭ１０がＯＮし、ＮＭＯＳトランジスタＭ９がＯＦＦする。この場合、マッチ線ＭＬがＮＭＯＳトランジスタＭ１０、Ｍ１２を通してグランド線につながるため、マッチ線ＭＬの電位がローレベルとなる。この状態（第２状態）が、「不一致」を表す。
【００５０】
１−３．効果
以上に説明されたように、本実施の形態によれば、各ＣＡＭセル１０のＭＴＪ素子にデータを不揮発的に記憶させることができる。電源立ち上げ後には、ＭＴＪ素子から電位保持部１５に記憶データを転送することによって、直ちに電源遮断前の状態に復帰させることが可能である。
【００５１】
更に、ＭＴＪ素子と電位保持部１５とは一体に形成される。そのため、バス幅の制限なしに、高速にデータを転送可能である。
【００５２】
更に、停電などの予期せぬ電力低下の場合にも、最新データを常にＭＴＪ素子に書き込んでおけば、データ喪失のリスクは低減される。
【００５３】
更に、不揮発性のＭＴＪ素子は、電位保持部１５が形成されるトランジスタ形成部の上層の配線層に形成可能である。従って、面積の増加が抑えられる。
【００５４】
更に、使用していないときには電源を落とすことができるため、待機時の消費電力を低減することができる。
【００５５】
更に、ＮＭＯＳトランジスタＭ５、Ｍ６が設けられているため、従来と比較して、ＣＡＭセル１０の待機時のリーク電流が低減される。
【００５６】
更に、本実施の形態に係るＣＡＭセル１０は、１２個のトランジスタから構成される。一方、特許文献２に記載されたＣＡＭセルは１４個のトランジスタから構成されている。トランジスタ数が削減されるため、セル面積が縮小される。
【００５７】
１−４．ＭＴＪ構成
１−４−１．第１の例
図６は、ＭＴＪ構成の第１の例を示す平面図である。図７は、図６中の線Ａ−Ａ’に沿った構造を示す断面図である。図６に示されるように、ＮＭＯＳトランジスタＭ５とＭ６との間をつなぐように、書き込み電流配線３０が形成されている。その書き込み電流配線３０は、ＮＭＯＳトランジスタＭ５に接続された第１配線部３１、ＮＭＯＳトランジスタＭ６に接続された第２配線部３２、及び第１配線部３１と第２配線部３２との間をつなぐ接続部を含んでいる。第１配線部３１と第２配線部３２は共にＹ方向に延びるように互いに平行に形成されている。
【００５８】
ＭＴＪ素子Ｒ、ＲＢは、書き込み電流配線３０上に形成されている。より詳細には、ＭＴＪ素子ＲＢは第１配線部３１上に形成され、ＭＴＪ素子Ｒは第２配線部３２上に形成されている。図７に示されるように、各ＭＴＪ素子は、磁化固定層４１、絶縁層４２、及び磁化自由層４３を備えている。磁化固定層４１及び磁化自由層４３は強磁性体層であり、絶縁層４２はそれら２層の強磁性体層によって挟まれている。磁化固定層４１の磁化方向は実質的に一方向に固定されている。一方、磁化自由層４３の磁化方向は反転可能であり、磁化固定層４１の磁化方向と平行あるいは反平行となることが許される。磁化方向が平行な場合は低抵抗状態（データ“０”）に相当し、磁化方向が反平行な場合は高抵抗状態（データ“１”）に相当する。
【００５９】
また、図６に示されるように、各ＭＴＪ素子は楕円形状にパターニングされている。形状磁気異方性により、磁化自由層４３の磁化は、長軸方向に沿った向きに向きやすくなる。磁化固定層４１の磁化は、長軸方向に沿った向きに固定されている。更に、各ＭＴＪ素子は、その長軸方向がＹ方向（配線部３１、３２の長手方向、すなわち、書き込み電流Ｉｗの方向）から４５度の向きに傾くように配置されている。これにより、効率的に磁化自由層４３の磁化を反転させることができる。
【００６０】
データ書き込み時、書き込み電流配線３０には書き込みデータに応じた方向の書き込み電流Ｉｗが流れる。その書き込み電流Ｉｗによって発生する磁界がＭＴＪ素子Ｒ、ＲＢに印加され、それにより各ＭＴＪ素子の磁化自由層４３の磁化方向が反転する。特に、本例においては、書き込み電流Ｉｗの方向が、第１配線部３１と第２配線部３２とで逆になる。従って、印加される磁界の方向が、ＭＴＪ素子ＲＢとＭＴＪ素子Ｒとで逆になる。よって、ＭＴＪ素子Ｒ、ＲＢに相補データが書き込まれる。
【００６１】
書き込み電流配線３０は、ＭＴＪ素子Ｒ、ＲＢと隣接して形成される。従って、磁化自由層４３の磁化反転に要する書き込み電流Ｉｗを低減することができる。例えば、書き込み電流Ｉｗは１ｍＡ以下に低減できる。書き込み電流Ｉｗが小さくなると、セルに供給できる書き込み電流Ｉｗの最大値を制限するＮＭＯＳトランジスタＭ５及びＭ６のサイズを小さくすることができる。従って、ＣＡＭセル１０のサイズを縮小することができる。
【００６２】
１−４−２．第２の例
図８は、ＭＴＪ構成の第２の例を示す平面図である。図９は、図８中の線Ａ−Ａ’に沿った構造を示す断面図である。書き込み電流配線５０が、ＮＭＯＳトランジスタＭ５とＭ６との間をつなぐように形成されている。書き込み電流配線５０は、同一平面上に形成された磁化自由層５３−１、５３−２、磁化固定層５４〜５６を含んでいる。磁化固定層５５はＮＭＯＳトランジスタＭ５に接続され、磁化固定層５６はＮＭＯＳトランジスタＭ６に接続されている。磁化自由層５３−１は、磁化固定層５４、５５の間に挟まれており、磁化自由層５３−２は磁化固定層５４、５６の間に挟まれている。
【００６３】
磁化自由層５３−１はＭＴＪ素子ＲＢの一部であり、ＭＴＪ素子ＲＢは、磁化自由層５３−１、磁化固定層５１−１、及び磁化固定層５１−１と磁化自由層５３−１に挟まれた絶縁層５２−１を備えている。磁化自由層５３−２はＭＴＪ素子Ｒの一部であり、ＭＴＪ素子Ｒは、磁化自由層５３−２、磁化固定層５１−２、及び磁化固定層５１−２と磁化自由層５３−２に挟まれた絶縁層５２−２を備えている。
【００６４】
磁化自由層５３、磁化固定層５１、５４〜５６は、例えば、垂直磁気異方性を有する垂直磁化膜で形成される。例えば、磁化固定層５１−１、５１−２の磁化方向は−Ｚ方向に固定される。また、磁化固定層５４の磁化方向は−Ｚ方向に固定され、磁化固定層５５、５６の磁化方向はその逆の＋Ｚ方向に固定される。磁化自由層５３−１、５３−２の磁化方向は反転可能であり、且つ、互いに反対になる。
【００６５】
本例では、スピン注入磁壁移動方式によってデータ書き込みが実施される。例えば、書き込みデータが“０”の場合、書き込み電流Ｉｗが−Ｘ方向に流される。この場合、スピン電子は＋Ｘ方向に流れ、スピン注入の結果、磁化自由層５３−１の磁化方向は＋Ｚ方向になり、磁化自由層５３−２の磁化方向は−Ｚ方向になる。すなわち、ＭＴＪ素子Ｒは低抵抗状態（データ“０”）になり、ＭＴＪ素子ＲＢは高抵抗状態（データ“１”）になる。書き込みデータが“１”の場合は、書き込み電流Ｉｗは＋Ｘ方向に流される。
【００６６】
スピントルクを利用した書き込み方式の場合、書き込み電流Ｉｗを低減することができる。例えば、書き込み電流Ｉｗは数１００μＡにまで低減される。書き込み電流Ｉｗが小さくなると、セルに供給できる書き込み電流Ｉｗの最大値を制限するＮＭＯＳトランジスタＭ５及びＭ６のサイズを小さくすることができる。従って、ＣＡＭセル１０のサイズを縮小することができる。
【００６７】
１−４−３．第３の例
図１０は、ＭＴＪ構成の第３の例を示す平面図である。図１１及び図１２は、それぞれ、図１０中の線Ａ−Ａ’及び線Ｂ−Ｂ’に沿った構造を示す断面図である。ＭＴＪ素子ＲＢは、磁化固定層６１−１、磁化自由層６３−１、及び磁化固定層６１−１と磁化自由層６３−１に挟まれた絶縁層６２−１を備えている。ＭＴＪ素子Ｒは、磁化固定層６１−２、磁化自由層６３−２、及び磁化固定層６１−２と磁化自由層６３−２に挟まれた絶縁層６２−２を備えている。ＭＴＪ素子Ｒ、ＲＢは、配線７０上に離れて形成されている。
【００６８】
また、書き込み電流配線６０が、ＮＭＯＳトランジスタＭ５とＭ６との間をつなぐように形成されている。書き込み電流配線６０は、同一平面上に形成された磁化自由層６４、磁化固定層６５、６６を含んでいる。磁化固定層６５はＮＭＯＳトランジスタＭ５に接続され、磁化固定層６６はＮＭＯＳトランジスタＭ６に接続されている。磁化自由層６４は、磁化固定層６５、６６の間に挟まれている。
【００６９】
例えば、磁化自由層６４、磁化固定層６５、６６は、垂直磁気異方性を有する垂直磁化膜で形成される。磁化固定層６５、６６の磁化方向は互いに逆方向に固定される。例えば、磁化固定層６５の磁化方向は＋Ｚ方向に固定され、磁化固定層６６の磁化方向は−Ｚ方向に固定される。また、磁化自由層６４の磁化方向は反転可能である。一方、ＭＴＪ素子の磁化固定層６１及び磁化自由層６３は、面内磁気異方性を有する面内磁化膜で形成される。例えば、磁化固定層６１−１、６１−２の磁化方向は共に−Ｙ方向に固定される。磁化自由層６３−１、６３−２の磁化方向は反転可能であり、且つ、互いに反対になる。更に、磁化自由層６３−１、６３−２は、磁化自由層６４と磁気的に結合している。従って、磁化自由層６４の磁化方向が反転すると、磁化自由層６３−１、６３−２の磁化方向も反転する。
【００７０】
磁化自由層６４の磁化反転は、スピン注入磁壁移動方式によって実現される。例えば、書き込みデータが“０”の場合、書き込み電流配線６０において書き込み電流Ｉｗが−Ｘ方向に流される。この場合、スピン電子は＋Ｘ方向に流れ、スピン注入の結果、磁化自由層６４の磁化方向が＋Ｚ方向になる。更に、磁化自由層６４と磁気的に結合する磁化自由層６３−１、６３−２の磁化方向が、それぞれ＋Ｙ方向及び−Ｙ方向になる。その結果、ＭＴＪ素子Ｒは低抵抗状態（データ“０”）になり、ＭＴＪ素子ＲＢは高抵抗状態（データ“１”）になる。書き込みデータが“１”の場合は、書き込み電流Ｉｗは＋Ｘ方向に流される。
【００７１】
本例によれば、上記第２の例と同じ効果が得られる。更に、本例においては、ＭＴＪ素子が面内磁化膜で形成される。面内磁化膜を用いたＭＴＪ素子の場合、垂直磁化膜を用いたＭＴＪ素子の場合と比較して、低抵抗状態と高抵抗状態との間の抵抗比（ＭＲ比）が大きい。そのため、ＭＴＪ素子から電位保持部１５へのデータ転送の信頼性が向上する。
【００７２】
尚、図１０〜図１２で示された構成の場合、図１３に示されるように、ＭＴＪ素子Ｒ、ＲＢの端部は、ノードＮ１（書き込み電流配線６０）と電気的に接続せず、共にグランド線に接続されていてもよい。この場合であっても、ＭＴＪ素子Ｒ、ＲＢの端部同士は電気的に接続されることになる。
【００７３】
１−５．変形例
図１４に示されるように、ＣＡＭセル１０は、ＰＭＯＳトランジスタＭ１３を備えていてもよい。ＰＭＯＳトランジスタＭ１３のゲートはワード線ＷＬに接続され、そのソース／ドレインの一方は第１ノードＤに接続され、ソース／ドレインの他方は第２ノードＤＢに接続されている。このＰＭＯＳトランジスタＭ１３は、第１ノードＤと第２ノードＤＢとを電気的に接続あるいは切り離すスイッチとしての役割を果たす。ＣＡＭセル１０の機能が（１）ＭＴＪ素子へのデータ書き込み、（２）ＭＴＪ素子から電位保持部１５へのデータ転送、及び（５）データ検索に限られるが、図２で示されたＰＭＯＳトランジスタＭ７、Ｍ８は省略されてもよい。これにより、１つのＣＡＭセル１０に含まれるトランジスタ数が更に削減される。
【００７４】
２．第２の実施の形態
本発明の第２の実施の形態では、不揮発性記憶部２０のＮＭＯＳトランジスタＭ５、Ｍ６のうちいずれか一方が、複数のＣＡＭセル１０によって共用される。図１５及び図１６は、第２の実施の形態に係るＣＡＭセル１０及びＣＡＭの例をそれぞれ示している。図１５及び図１６において、ＮＭＯＳトランジスタＭ６が、隣接する複数のＣＡＭセル１０−０〜１０−ｎ間で共有化されている。共通ＮＭＯＳトランジスタＭ６のゲートは共通書き込みワード線ＣＷＷＬに接続されており、書き込みワード線ＷＷＬの代わりに共通書き込みワード線ＣＷＷＬを用いることによって選択可能である。その他の構成及びＣＡＭセル１０の動作は第１の実施の形態と同様であり、その説明は省略される。
【００７５】
本実施の形態によれば、第１の実施の形態と同じ効果が得られる。また、第１の実施の形態と比較して、トランジスタの総数が更に削減される。その結果、セル面積が更に縮小される。
【００７６】
３．第３の実施の形態
第３の実施の形態では、３つの論理状態“０”、“１”、“Ｘ”を記憶できるＴＣＡＭセル１０が提案される。“Ｘ”状態のビットは“Ｄｏｎ’ｔ  ｃａｒｅ”を意味し、検索データとして“０”が入力されても“１”が入力されても一致とみなされる。
【００７７】
図１７は、第３の実施の形態に係るＴＣＡＭセル１０の構成例を示す回路図である。ＴＣＡＭセル１０は、２つの電位保持部１５ｘ、１５ｙ、２つの不揮発性記憶部２０ｘ、２０ｙ、及び一致検出部２５を備えている。電位保持部１５ｘ、１５ｙの各々の構成は、第１の実施の形態における電位保持部１５と同様である。不揮発性記憶部２０ｘ、２０ｙの各々の構成は、第１の実施の形態における不揮発性記憶部２０と同様である。重複する説明は適宜省略される。
【００７８】
電位保持部１５ｘは、ＰＭＯＳトランジスタＭ１、Ｍ２、ＮＭＯＳトランジスタＭ３、Ｍ４、第１ノードＤｘ及び第２ノードＤＢｘを有している。ＰＭＯＳトランジスタＭ１、Ｍ２は電源線ＰＬｘに接続されている。第１ノードＤｘはＰＭＯＳトランジスタＭ７を介してサーチ線ＳＬに接続され、第２ノードＤＢｘはＰＭＯＳトランジスタＭ８を介してサーチ線ＳＬＢに接続されている。ＰＭＯＳトランジスタＭ７、Ｍ８のゲートはワード線ＷＬｘに接続されている。
【００７９】
不揮発性記憶部２０ｘは、ＭＴＪ素子Ｒｘ、ＲＢｘ、書き込み電流配線Ｎ１、ＮＭＯＳトランジスタＭ５、Ｍ６を有している。ＮＭＯＳトランジスタＭ５、Ｍ６のゲートは書き込みワード線ＷＷＬｘに接続されている。ＭＴＪ素子Ｒｘ、ＲＢｘには相補データが書き込まれる。第１ノードＤｘは、ＭＴＪ素子Ｒｘに書き込まれた記憶データに応じた電位を保持し、第２ノードＤＢｘは、ＭＴＪ素子ＲＢｘに書き込まれた反転データに応じた電位を保持する。
【００８０】
電位保持部１５ｙは、ＰＭＯＳトランジスタＭ２１、Ｍ２２、ＮＭＯＳトランジスタＭ２３、Ｍ２４、第１ノードＤｙ及び第２ノードＤＢｙを有している。ＰＭＯＳトランジスタＭ２１、Ｍ２２は電源線ＰＬｙに接続されている。第１ノードＤｙはＰＭＯＳトランジスタＭ２７を介してサーチ線ＳＬに接続され、第２ノードＤＢｙはＰＭＯＳトランジスタＭ２８を介してサーチ線ＳＬＢに接続されている。ＰＭＯＳトランジスタＭ２７、Ｍ２８のゲートはワード線ＷＬｙに接続されている。
【００８１】
不揮発性記憶部２０ｙは、ＭＴＪ素子Ｒｙ、ＲＢｙ、書き込み電流配線Ｎ２１、ＮＭＯＳトランジスタＭ２５、Ｍ２６を有している。ＮＭＯＳトランジスタＭ２５、Ｍ２６のゲートは書き込みワード線ＷＷＬｙに接続されている。ＭＴＪ素子Ｒｙ、ＲＢｙには相補データが書き込まれる。第１ノードＤｙは、ＭＴＪ素子Ｒｙに書き込まれた記憶データに応じた電位を保持し、第２ノードＤＢｙは、ＭＴＪ素子ＲＢｙに書き込まれた反転データに応じた電位を保持する。
【００８２】
本実施の形態に係る一致検出部２５において、ＮＭＯＳトランジスタＭ９のゲートは、電位保持部１５ｘの第２ノードＤＢｘに接続されている。また、ＮＭＯＳトランジスタＭ１０のゲートは、電位保持部１５ｙの第１ノードＤｙに接続されている。その他の接続関係は、第１の実施の形態と同じである。
【００８３】
記憶データが“０”の場合、第１ノードＤｙはローレベル、第２ノードＤＢｘはハイレベルである。記憶データが“１”の場合、第１ノードＤｙはハイレベル、第２ノードＤＢｘはローレベルである。記憶データが“Ｘ”の場合、第１ノードＤｙと第２ノードＤＢｘは共に同じローレベルである。データ検索動作は、次の通りである。
【００８４】
データ検索動作時、書き込みワード線ＷＷＬｘ、ＷＷＬｙにハイレベルが印加され、ＮＭＯＳトランジスタＭ５、Ｍ６、Ｍ２５、Ｍ２６がＯＮする。書き込みビット線ＷＢＬ、ＷＢＬＢには共にローレベルが印加される。電源線ＰＬｘ、ＰＬｙにはハイレベルが印加される。ワード線ＷＬｘ、ＷＬｙにはハイレベルが印加され、ＰＭＯＳトランジスタＭ７、Ｍ８、Ｍ２７、Ｍ２８がＯＦＦする。
【００８５】
まず、マッチ線ＭＬがハイレベルにプリチャージされ、その後、マッチ線ＭＬはハイインピーダンス状態に設定される。次に、検索データに応じた電位がサーチ線ＳＬ、ＳＬＢに印加される。例えば、検索データが“０”の場合、サーチ線ＳＬにローレベル、サーチ線ＳＬＢにハイレベルが印加される。その結果、ＮＭＯＳトランジスタＭ１１がＯＦＦし、ＮＭＯＳトランジスタＭ１２がＯＮする。
【００８６】
ＣＡＭセル１０の記憶データが“０”の場合、すなわち、検索データが記憶データと一致する場合、第１ノードＤｙはローレベルであり、第２ノードＤＢｘはハイレベルである。よって、ＮＭＯＳトランジスタＭ１０がＯＦＦし、ＮＭＯＳトランジスタＭ９がＯＮする。この場合、マッチ線ＭＬはハイレベルのまま維持される。この状態（第１状態）が、「一致」を表す。
【００８７】
ＣＡＭセル１０の記憶データが“１”の場合、すなわち、検索データが記憶データと一致しない場合（検索データが反転データと一致する場合）、第１ノードＤｙはハイレベルであり、第２ノードＤＢｘはローレベルである。よって、ＮＭＯＳトランジスタＭ１０がＯＮし、ＮＭＯＳトランジスタＭ９がＯＦＦする。この場合、マッチ線ＭＬがＮＭＯＳトランジスタＭ１０、Ｍ１２を通してグランド線につながるため、マッチ線ＭＬの電位がローレベルとなる。この状態（第２状態）が、「不一致」を表す。
【００８８】
ＣＡＭセル１０の記憶データが“Ｘ”の場合、第１ノードＤｙと第２ノードＤＢｘは共に同じローレベルである。よって、ＮＭＯＳトランジスタＭ９、Ｍ１０は共にＯＦＦのままであり、マッチ線ＭＬはハイレベルのまま維持される。この状態（第１状態）は、検索データが記憶データと一致する場合の状態と同じである。すなわち、“Ｘ”状態のビットは“Ｄｏｎ’ｔ  ｃａｒｅ”を意味し、検索データとして“０”が入力されても“１”が入力されても一致とみなされる。
【００８９】
本実施の形態によれば、第１の実施の形態と同じ効果が得られる。更に、検索動作に適した“Ｘ”状態を記憶できるＴＣＡＭセルが実現される。尚、矛盾しない限りにおいて、本実施の形態と既出の実施の形態とを組み合わせることも可能である。
【００９０】
４．第４の実施の形態
図１８は、第４の実施の形態に係るＣＡＭセル１０の構成例を示す回路図である。本実施の形態において、ＣＡＭセル１０は複数の不揮発性記憶部２０を備えており、各不揮発性記憶部２０が１ビットのデータを記憶することができる。
【００９１】
図１８の例では、ＣＡＭセル１０は、２つの不揮発性記憶部２０−１、２０−２を備えており、全体として２ビットのデータを記憶することができる。不揮発性記憶部２０−１は、ＭＴＪ素子Ｒ、ＲＢ、ＮＭＯＳトランジスタＭ５、Ｍ６、書き込み電流配線（ノードＮ１）、書き込みワード線ＷＷＬ−１を有している。不揮発性記憶部２０−２は、ＭＴＪ素子Ｒ２、ＲＢ２、ＮＭＯＳトランジスタＭ２５、Ｍ２６、書き込み電流配線（ノードＮ２）、書き込みワード線ＷＷＬ−２を有している。各不揮発性記憶部２０と電位保持部１５との接続関係は、第１の実施の形態と同じである。
【００９２】
本実施の形態によれば、書き込みワード線ＷＷＬ−１、ＷＷＬ−２のうち１本だけを活性化することによって、使用する１つの不揮発性記憶部２０を選択することが可能である。つまり、複数の不揮発性記憶部２０のうち１つが活性化され、その活性化された１つの不揮発性記憶部２０から電位保持部１５にデータが転送される。各動作は、第１の実施の形態と同様である。
【００９３】
本実施の形態によれば、第１の実施の形態と同じ効果が得られる。更に、複数の不揮発性記憶部２０にそれぞれ異なる複数種類の記憶データを格納しておくことが可能である。そして、それら複数種類の記憶データのうち任意のものを電位保持部１５に転送することができる。すなわち、ＣＡＭセル１０としての記憶データを、高速に切り替えることが可能である。そして、不揮発性記憶部２０以外の構成が複数種類の記憶データ間で共用されるため、ＣＡＭ全体としての面積が低減される。尚、矛盾しない限りにおいて、本実施の形態と既出の実施の形態とを組み合わせることも可能である。
【００９４】
５．第５の実施の形態
第５の実施の形態では、更に他の変形例を説明する。
【００９５】
既出の図１４で示されたように、ＣＡＭセル１０は、ＰＭＯＳトランジスタＭ１３を備えていてもよい。ＰＭＯＳトランジスタＭ１３のゲートはワード線ＷＬに接続され、そのソース／ドレインの一方は第１ノードＤに接続され、ソース／ドレインの他方は第２ノードＤＢに接続されている。このＰＭＯＳトランジスタＭ１３は、第１ノードＤと第２ノードＤＢとを電気的に接続あるいは切り離すスイッチとしての役割を果たす。
【００９６】
図１９に示されるように、ＣＡＭセル１０は、２つのプリチャージ用ＰＭＯＳトランジスタＭ１４、Ｍ１５を備えていてもよい。ＰＭＯＳトランジスタＭ１４のドレインは第２ノードＤＢに接続され、そのソースは電源線に接続され、そのゲートはワード線ＷＬに接続されている。ＰＭＯＳトランジスタＭ１５のドレインは第１ノードＤに接続され、そのソースは電源線に接続され、そのゲートはワード線ＷＬに接続されている。これらＰＭＯＳトランジスタＭ１４、Ｍ１５は、ワード線ＷＬによって制御されるスイッチであり、ＭＴＪ素子から電位保持部１５へのデータ転送時に第１ノードＤと第２ノードＤＢをハイレベルにプリチャージするために用いられる。これにより、ＭＴＪ素子から電位保持部１５へのデータ転送動作マージン、つまり、トランジスタやＭＴＪ素子の素子ばらつきに対して高い耐性を得ることができる。
【００９７】
また、図２０に示されるように、ＣＡＭセル１０は、プルダウン用ＮＭＯＳトランジスタＭ１６を備えていてもよい。ＮＭＯＳトランジスタＭ１６のドレインはノードＮ１に接続され、そのソースはグランド線に接続され、そのゲートはプルダウン線ＰＤに接続されている。このＮＭＯＳトランジスタＭ１６は、プルダウン線ＰＤによって制御されるスイッチである。スタンバイ時およびデータ検索動作時、プルダウン線ＰＤにハイレベルが印加され、ＮＭＯＳトランジスタＭ１６はＯＮする。ＭＴＪ素子へのデータ書き込み動作時、および、ＭＴＪ素子から電位保持部１５へのデータ転送時、選択された行におけるプルダウン線ＰＤにローレベルが印加され、選択セルのＮＭＯＳトランジスタＭ１６はＯＦＦする。これにより、動作モードが変化した時に、電圧が変化する制御線の数が減少し、消費電力を抑えることができる。
【００９８】
例えば、第１の実施の形態においては、「スタンバイ」から「ＭＴＪ素子へのデータ書き込み」に動作モードが変化したとき、非選択行の全ての書き込みワード線ＷＷＬはハイレベルからローレベルへ変化する。そのため、電圧が変化する制御線の数が多い。選択行の書き込みワード線ＷＷＬはハイレベルのままである。一方、図２０の場合、同様の動作モードの変化に対し、電圧が変化する制御線は、選択行の書き込みワード線ＷＷＬと選択行のプルダウン線ＰＤの２本である。このように電圧が変化する制御線の数を減らすことができるので、動作時の消費電力を抑えることができる。
【００９９】
また、プルダウン用のＮＭＯＳトランジスタＭ１６は、複数のＣＡＭセル１０によって共用されてもよい。例えば、図２１及び図２２で示されるように、ＮＭＯＳトランジスタＭ６、Ｍ１６は、サブビット線ＳＷＢＬＢに接続されており、隣接する複数のＣＡＭセル１０−０〜１０−ｎ間で共有化されている。ＮＭＯＳトランジスタＭ６のゲートは、共通書き込みワード線ＣＷＷＬに接続されている。これにより、トランジスタの数を削減でき、メモリセルの面積を小さくすることができる。
【０１００】
次に、図２１で示されたＣＡＭセル１０を例にとって、その動作を詳しく説明する。図１９や図２０で示された場合も同様である。ＣＡＭセル１０の動作としては、（１）ＭＴＪ素子へのデータ書き込み、及び、ＭＴＪ素子から電位保持部１５へのデータ転送、（２）ＭＴＪ素子から電位保持部１５へのデータ転送、及び（３）データ検索が挙げられる。
【０１０１】
（１）図２３に示された期間Ｔ１を参照して、ＣＡＭセル１０におけるＭＴＪ素子へのデータ書き込み動作、及び、ＭＴＪ素子から電位保持部１５へのデータ転送について説明する。
【０１０２】
選択セルを含むセルグループのプルダウン線ＰＤにローレベルが印加され、ＮＭＯＳトランジスタＭ１６がＯＦＦする。選択セルの書き込みワード線ＷＷＬ及び共通書き込みワード線ＣＷＷＬにハイレベルが印加され、ＮＭＯＳトランジスタＭ５及びＭ６がＯＮする。書き込みビット線ＷＢＬ、ＷＢＬＢには、書き込みデータに応じて相補の電圧が印加される。その結果、書き込み電流Ｉｗが、書き込みビット線ＷＢＬとＷＢＬＢの間を、選択セルに対応するＮＭＯＳトランジスタＭ５とＭ６を介して流れる。これによりＭＴＪ素子へのデータ書き込みが行われる。この時、サブビット線ＳＷＢＬＢの電位は、電位保持部１５のデータを破壊するほど高くまでは上昇しない。そのため、選択セルと同一セルグループの非選択セルのデータは破壊されない。
【０１０３】
データ書き込みに引き続き、ＭＴＪ素子から電位保持部１５へのデータ転送が行われる。書き込みワード線ＷＷＬ及び共通書き込みワード線ＣＷＷＬにローレベルが印加され、ＮＭＯＳトランジスタＭ５及びＭ６がＯＦＦする。また、プルダウン線ＰＤにハイレベルが印加され、ＮＭＯＳトランジスタＭ１６がＯＮする。その結果、サブビット線ＳＷＢＬＢの電位は、電位保持部１５のデータを破壊しない程度に低くなる。
【０１０４】
更に、選択セルに接続されたワード線ＷＬにローレベルが印加され、ＰＭＯＳトランジスタＭ１３〜Ｍ１５がＯＮする。その結果、第１ノードＤ及び第２ノードＤＢは共にハイレベルに充電される。ＭＴＪ素子ＲとＲＢには、記憶データに応じたトンネル電流がそれぞれ流れ、第１ノードＤと第２ノードＤＢとの間には記憶データに応じた小さな電位差が生じる。このとき、サブビット線ＳＷＢＬＢの電位は、非選択セルの電位保持部１５のデータを破壊しない程度に十分低い。
【０１０５】
その後、ワード線ＷＬにハイレベルが印加され、ＰＭＯＳトランジスタＭ１３〜Ｍ１５がＯＦＦする。第１ノードＤに蓄積された電荷は、ＮＭＯＳトランジスタＭ４、ＭＴＪ素子Ｒ、ＮＭＯＳトランジスタＭ１６を通して、放電される。第２ノードＤＢに蓄積された電荷は、ＮＭＯＳトランジスタＭ３、ＭＴＪ素子ＲＢ、ＮＭＯＳトランジスタＭ１６を通して、放電される。その結果、既出の実施の形態と同様に、ＭＴＪ素子から電位保持部１５へのデータ転送が実現される。
【０１０６】
このようにして、選択セルを含むセルグループの非選択セルのデータを破壊することなく、データ書き込みを行うことができる。
【０１０７】
（２）図２４は、ＣＡＭセル１０におけるＭＴＪ素子から電位保持部１５へのデータ転送を示すタイミングチャートである。これは、上述したＭＴＪ素子へのデータ書き込みに引き続くデータ転送動作と同様であり、その説明を省略する。
【０１０８】
電源立ち上げ時は、複数のセルグループに含まれる全てのセルで同時にデータ転送することが好ましい。これは、複数のワード線ＷＬの制御により実現できる。これにより、電源立ち上げ時に、複数のセルグループで同時にデータ転送を行うことができ、すぐにデータ復帰できる。但し、この場合の消費電力は、選択行のみでのデータ転送を行う場合に比べ大きくなる。そのため、上述のＭＴＪ素子へのデータ書き込みに引き続くデータ転送時と、電源立ち上げ時とで、データ転送を実施するビット数を変更できることが好ましい。
【０１０９】
（３）データ検索動作時、書き込みワード線ＷＷＬと書き込みビット線ＷＢＬを用いる代わりに、プルダウン用のＮＭＯＳトランジスタＭ１６を用いて、ノードＮ１（サブビット線ＳＷＢＬＢ）をローレベルに設定する。それ以外は既出の実施の形態と同様であり、その説明を省略する。
【０１１０】
尚、矛盾しない限りにおいて、第５の実施の形態と既出の実施の形態とを組み合わせることも可能である。
【０１１１】
以上、本発明の実施の形態が添付の図面を参照することにより説明された。但し、本発明は、上述の実施の形態に限定されず、要旨を逸脱しない範囲で当業者により適宜変更され得る。
【０１１２】
本出願は、２００９年５月２９日に出願された日本国特許出願２００９−１３０２６８、及び、２００９年６月１６日に出願された日本国特許出願２００９−１４３６９４を基礎とする優先権を主張し、その開示の全てをここに取り込む。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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