(57)【特許請求の範囲】
【請求項１】
素子分離領域に囲まれた活性領域を有する半導体基板と、
前記活性領域上をゲート絶縁膜を介して横切るように設けられ、互いに隣接する第１のゲート配線層および第２のゲート配線層と、
第１のゲート配線層と第２のゲート配線層との配線層間側の活性領域に設けられた第１の拡散層と、
前記配線層間の外側の一方の活性領域に設けられた第２の拡散層と、
前記配線層間の外側の他方の活性領域に設けられた第３の拡散層と、
第１のゲート配線層と第２のゲート配線層との配線層間側の活性領域に設けられた第４の拡散層とを有し、
前記ゲート絶縁膜、第１のゲート配線層、第１の拡散層、第２の拡散層および第４の拡散層は、第１の電界効果トランジスタを構成し、
前記ゲート絶縁膜、第２のゲート配線層、第１の拡散層、第３の拡散層および第４の拡散層は、第２の電界効果トランジスタを構成する半導体装置の製造方法であって、
素子分離領域に囲まれた活性領域を有する半導体基板を用意する工程と、
第１の不純物を導入して第１の拡散層を形成するための開口をもつ第１のマスクを形成する工程と、
第１のマスクを用いて、前記開口から閾値電圧制御用のチャネル不純物を注入して、前記ゲート配線層間側にチャネル不純物層を形成する工程と、
第１のマスクを用いて、前記開口からチャネル不純物と反対導電型の第１の不純物を注入して第１の拡散層を形成する工程と、
第１のマスクを除去した後、ゲート絶縁膜、第１のゲート配線層および第２のゲート配線層を形成する工程と、
第１のゲート配線層および第２のゲート配線層を第２のマスクとして用いて、第１の不純物と同じ導電型の第２の不純物を注入して第２の拡散層、第３の拡散層および第４の拡散層を形成する工程を有し、
前記ゲート配線層間側のＰＮ接合が前記チャネル不純物層のチャネル不純物と前記第１の拡散層の第１の不純物から形成されるように、チャネル不純物のドーズ量および第１の不純物のドーズ量を第２の不純物のドーズ量より大きく設定する、半導体装置の製造方法。
【請求項２】
前記のチャネル不純物の注入は、チャネル不純物を半導体基板に対して垂直方向に沿って注入し、前記の第１の不純物の注入は、第１の不純物を半導体基板に対して垂直方向に沿って注入する請求項１に記載の半導体装置の製造方法。
【請求項３】
前記のチャネル不純物および第１の不純物の注入において、チャネル不純物の飛程が第１の不純物の飛程より大きくなるように、不純物種および加速エネルギーを設定する請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
チャネル不純物のドーズ量および第１の不純物のドーズ量を、第２の不純物のドーズ量の１０倍以上に設定する請求項１から３のいずれかに記載の半導体装置の製造方法。
【請求項５】
第１のマスクを除去した後、第１のゲート配線層を形成する領域および第２のゲート配線層を形成する領域においてそれぞれ半導体基板を選択的にエッチングして溝を形成する工程をさらに有し、
前記のゲート絶縁膜、第１のゲート配線層および第２のゲート配線層を形成する工程は、前記の溝内を含む基板表面にゲート絶縁膜を形成する工程と、その溝内を埋め込むように導電膜を形成し、これをパターニングして第１のゲート配線層および第２のゲート配線層を形成する工程とを含む請求項１から４のいずれかに記載の半導体装置の製造方法。
【請求項６】
第１の拡散層に接続するビット線を形成する工程と、
第２の拡散層および第３の拡散層にそれぞれ接続される第１のキャパシタ及び第２のキャパシタを形成する工程をさらに有し、
第１のキャパシタと第１の電界効果トランジスタで第１のメモリセルが構成され、第２のキャパシタと第２の電界効果トランジスタで第２のメモリセルが構成されている請求項１から５のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特にメモリセルトランジスタ（あるいはアクセストランジスタ）を備えたＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）等のメモリデバイスの製造方法に関する。
【背景技術】
【０００２】
近年、ＤＲＡＭの適用が携帯機器まで拡大し、その情報保持特性が以前にも増して重要になっている。ＤＲＡＭの消費電流および消費電力は、その情報保持特性と密接に関係しており、一般に情報保持特性が良好であるほど消費電流および消費電力を小さくできる。ＤＲＡＭは容量素子への電荷蓄積によって情報を記憶するが、蓄積された電荷は時間の経過とともに散逸する。ＤＲＡＭの情報保持特性は主にこの電荷散逸特性に支配される。
【０００３】
この電荷散逸機構を説明するために、第１の従来技術としてメモリセルトランジスタの製造方法を説明する。なお、メモリセルトランジスタがＮ型ＭＯＳトランジスタであるとして説明する。
【０００４】
まず、シリコン基板１０１上にパッド酸化膜１０２、パッド窒化膜１０３を順に積層する。次に、フォトリソグラフィ技術およびドライエッチング技術により、素子分離領域を形成する部分のパッド窒化膜、パッド酸化膜、および所定の深さ（厚さ）のシリコン基板を選択的に除去してトレンチ１０４を形成する（図１ａ）。次に、トレンチを埋め込むように絶縁膜を形成し、次いでパッド窒化膜１０３を研磨停止層とする化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）を行って、素子分離領域１０５を形成する（図１ｂ）。
【０００５】
次に、パッド窒化膜、パッド酸化膜をそれぞれ熱燐酸溶液、フッ酸溶液を用いて順次除去した後、露出したシリコン基板上に改めて酸化膜（緩衝酸化膜）１０６を形成する（図１ｃ）。続いて、イオン注入技術により、Ｐ型不純物を比較的シリコン表面から離れた位置に導入しＰウェル（不図示）を形成する。また、メモリセルトランジスタの閾値電圧制御を目的としてメモリセルトランジスタ全域のシリコン基板表面近傍へＰ型不純物を導入し、チャネル不純物領域１０７を形成する（図１ｄ）。
【０００６】
次に、緩衝酸化膜をフッ酸溶液によって除去した後、ゲート酸化膜１１１、ゲート電極用導電膜１１２、及びゲート電極加工用絶縁膜１１３を順に積層する（図１ｅ）。
【０００７】
次に、フォトリソグラフィ技術およびドライエッチング技術により、ゲート電極用導電膜を所定の寸法に加工し、ゲート電極を形成する。次に、イオン注入技術によってＮ型不純物を導入しメモリセルトランジスタのソース・ドレイン領域１１４ａ、１１４ｂを形成する（図１ｆ）。
【０００８】
次に、通常の方法によりゲート電極の側面に側壁絶縁膜１１５を形成した後、メモリセル全域を層間絶縁膜１１６で埋設する。次に、ソース・ドレイン領域に対するコンタクトホールを形成し、次いでコンタクトホールに導電性材料を埋め込んで引出し電極１１７を形成する（図１ｇ）。
【０００９】
図１ｇにおいて、三つの引き出し電極のうち、左端と右端の電極には蓄積容量が接続され、中央の電極にはビット線が接続される。以下の説明において、適宜、蓄積容量側引出し電極とシリコン基板との接触領域を蓄積容量コンタクトと呼び、ビット線側引出し電極とシリコン基板との接触領域をビット線コンタクトと呼ぶ。また、蓄積容量側のソース・ドレイン領域１１４ａを蓄積容量側拡散層といい、ビット線側のソース・ドレイン領域１１４ｂをビット線側拡散層と呼ぶ。また、閾値電圧制御を目的としてシリコン基板表面付近に導入される不純物をチャネル不純物と呼ぶ。
【００１０】
以上のようにして形成されるメモリセルトランジスタにおける電荷散逸機構として、サブスレッショルドリーク電流と接合リーク電流の二つがある。
【００１１】
サブスレッショルドリーク電流は、メモリセルトランジスタのゲート電位がオフの状態においてドレインからソースへ流れる電流である。その大きさはメモリセルトランジスタの閾値電圧で決まる。サブスレッショルドリーク電流を許容範囲内に抑えるためには、メモリセルトランジスタの閾値電圧をある値以上に維持しなくてはならない。このためにはチャネル不純物の濃度を高く設定する必要がある。
【００１２】
接合リーク電流は、蓄積容量側拡散層からシリコン基板へと流れる電流である。その大きさは蓄積容量側拡散層−シリコン基板間にあるＰＮ接合の電界強度で決まる。接合リーク電流を抑えるためには接合電界を緩和する必要がある。接合電界の緩和のためには、蓄積容量側拡散層の不純物濃度を下げるか、あるいはシリコン基板の不純物濃度を下げることが考えられる。後者の場合、シリコン基板の不純物濃度はチャネル不純物濃度によって決まっており、実際にはチャネル不純物濃度を低く設定することで接合電界を緩和することになる。
【００１３】
しかしながら、チャネル不純物濃度の調整によって、サブスレッショルドリーク電流と接合リーク電流を同時に抑制することは困難である。いま例えば接合リーク電流を抑制しようとしてチャネル不純物濃度を下げると、メモリセルトランジスタの閾値電圧が低下する。その結果、サブスレッショルドリーク電流が増える。逆にサブスレッショルドリーク電流を抑制しようとしてチャネル不純物濃度を増すと接合リーク電流が増える。このようにサブスレッショルドリーク電流抑制と接合リーク電流抑制の間には原理的相反関係が存在する。
【００１４】
この相反関係は微細化の進んだ素子において特に顕著となる。一般に素子寸法の縮小とともにＭＯＳトランジスタの閾値電圧は低下する。短チャネル効果と呼ばれる現象である。そこで素子寸法を縮小する際には、短チャネル効果による閾値電圧低下を補うため以前にも増してチャネル不純物濃度を高く設定する。この結果、接合リーク電流が増大する。このように微細化が進展するに従いサブスレッショルドリーク電流と接合リーク電流を同時に抑制することはますます困難となっている。
【００１５】
次に、蓄積容量側拡散層の不純物濃度について述べる。前述の通り、電界緩和の点からは、蓄積容量側拡散層の不純物濃度は低いほうが良い。しかし、過度に蓄積容量側拡散層の不純物濃度を下げた場合、次の二つの問題を生じる。第１に、ソース・ドレイン領域の抵抗が増大する結果、トランジスタの電流駆動能力が低下する。第２に、ホット・キャリアに対する劣化耐性が低下する。劣化の機構は、ゲート絶縁膜／シリコン基板界面等に捕獲され固定電荷と化したホット・キャリアによってドレイン領域の空乏化が発生し、抵抗が増大するというものである。ここで空乏化の度合いは、拡散層不純物濃度が低いほど大きい。すなわち、拡散層不純物濃度を下げると劣化耐性が低下する。このような事情から、蓄積容量側拡散層の不純物濃度には設定可能な下限が存在する。そしてこの下限は、チャネル不純物濃度が低いほど小さくできる。チャネル不純物濃度が小さい方が前述の問題が生じ難いからである。
【００１６】
ところでチャネル不純物は、本来、メモリセルトランジスタの全域に渡って分布する必要はなく、ゲート電極直下の領域（チャネル領域）に分布していれば十分である。この事実を利用した種々の技術が検討されている。その一つが特開２００４−２７４０３１号公報（特許文献１）の背景技術の欄に記載されている。以下、これを第２の従来技術として説明する。
【００１７】
前述の第１の従来技術ではメモリセルトランジスタ全域に渡ってチャネル不純物を導入していた。これに対し、第２の従来技術では、後にゲート電極が形成される領域とビット線コンタクトが形成される領域を重ね合わせた領域を開口するためのマスクを用いてチャネル不純物の分布領域を制限する。以下、チャネル不純物の分布領域を制限する目的で使用されるマスクを「チャネル不純物マスク」と呼ぶ。
【００１８】
図２ａは、活性領域（非素子分離領域）２０１、チャネル不純物マスクの開口位置２０２、およびゲート電極１１２の配置例を示している。
【００１９】
図２ｂは、チャネル不純物の導入工程を示す断面図であり、この図２ｂに示す工程は前述の図１ｄに示す工程に対応する。第１の従来技術と同様に、シリコン基板１０１に素子分離領域１０５、緩衝酸化膜１０６、ウェル（不図示）を形成した後、チャネル不純物マスクを用いたフォトリソグラフィ技術によって所定の領域にのみ開口を持つレジストマスク２０３を形成する。続いてイオン注入技術によりシリコン基板の表面付近にチャネル不純物を導入してチャネル不純物領域１０７を形成する。この後、第１の従来技術と同様の過程を経てメモリセルトランジスタが完成する（図２ｃ）。
【００２０】
以上のようにして形成されたメモリセルトランジスタの蓄積容量側拡散層１１４ａは、図２ｃに示されるようにチャネル不純物領域１０７と接していない。これは、チャネル不純物濃度の低減と実質的に同等の効果があるため、蓄積容量側の接合電界が緩和され接合リーク電流が減少する。一方でゲート電極下シリコン領域（チャネル領域）には十分な量のチャネル不純物が存在しているため所定の閾値電圧を得ることができる。このようにしてサブスレッショルドリーク電流と接合リーク電流の同時抑制の効果が得られる。なお、ビット線側拡散層１１４ｂの接合電界は緩和されないが、情報保持特性には影響しない。
【００２１】
しかしながら、第２の従来技術は以下の問題を有している。
【００２２】
接合リーク電流の抑制の観点からみたとき、ソース・ドレイン不純物濃度は小さい方が好ましいことは既に述べた。しかし、第２の従来技術においては、蓄積容量側拡散層に対し本来必要とされる以上のソース・ドレイン不純物が注入されている。そのため、チャネル不純物の分布領域の制限による電界緩和の効果がうすれ、結果、接合リーク電流の抑制効果が低減してしまう。これが第２の従来技術における第１の問題である。この問題についてさらに説明する。ソース・ドレイン不純物のイオン注入量は、ビット線側拡散層のＰＮ接合形成の要件から決まっている。すなわち、ビット線側コンタクト領域にはチャネル不純物が分布しているので、ここに拡散層のＰＮ接合を形成するためにはチャネル不純物濃度以上の濃度でソース・ドレイン不純物を打ち込む必要がある。一方、蓄積容量側コンタクト領域にはチャネル不純物は分布していないため、本来、蓄積容量側のＰＮ接合を形成するためのイオン注入量はビット線側のそれより小さくてよい。しかし、一つのソース・ドレイン不純物導入工程によりビット線側および蓄積容量側にＰＮ接合を形成しなければならないため、蓄積容量側拡散層には必要以上のソース・ドレイン不純物が注入されることとなる。
【００２３】
第２の従来技術における第２の問題は、製造過程におけるマスクの位置合わせズレの影響を受け易いことである。図３ａに、チャネル不純物マスクが拡散層およびゲートの形成位置に対して右方向にずれた場合のチャネル不純物導入過程の断面図を示す。図３ｂには、メモリセルトランジスタの形成後の状態の断面図を示す。この場合、図中の一方の右側のトランジスタにおいては蓄積容量側の接合電界の増大という問題が生ずる。チャネル不純物領域１０７と蓄積容量側拡散層１１４ａが直に接してしまうからである。他方の左側のトランジスタにおいては閾値電圧の低下という問題が生ずる。ゲート電極下シリコン領域に分布するチャネル不純物の総量が所定の値に達しないからである。
【００２４】
なお、特許文献１には、マスクの位置合わせズレに起因する問題を解決するために、素子分離膜を基板表面から突出させ、この突出素子分離膜をマスクとして自己整合的な傾斜イオン注入を行うことが提案されている。しかし、この方法では、ゲート電極直下以外の領域にもチャネル不純物が注入されるため、十分な接合電界低減効果が得られない。
【００２５】
第２の従来技術における第２の問題の解決策として、ゲート電極に対してチャネル不純物を自己整合的に分布させる技術が特開平１０−５６１４７号公報（特許文献２）に述べられている。以下、これを第３の従来技術として説明する。
【００２６】
特許文献２に記載の第３の従来技術では、チャネル不純物の導入が、ゲートパターン部をマスクとして用いた自己整合的な傾斜イオン注入により行われている。
【００２７】
図４ａは、活性領域（非素子分離領域）２０１、マスク開口位置２０２、およびゲート電極１１２の配置例を示している。
【００２８】
図４ｂは、チャネル不純物の導入工程を示す断面図である。ゲート電極形成後に、ビット線側拡散層の領域を開口するマスク２０３（チャネル不純物マスク）を形成し、このマスクと露出したゲートパターン部１１２、１１３をマスクとして斜め方向からイオン注入を行ってチャネル不純物を導入し、チャネル不純物領域１０７を形成する。この後、第１の従来技術と同様の過程を経てメモリセルトランジスタが完成する（図４ｃ）。
【００２９】
第３の従来技術において、サブスレッショルドリーク電流と接合リーク電流の同時抑制効果が得られ、その理由は第２の従来技術と同様である。また、第３の従来技術では、露出したゲートパターン部１１２、１１３をマスクに用いるため、マスクの位置合わせズレに影響されないで精度よくチャネル不純物領域を形成できる。ゲート電極を基準としたチャネル不純物の位置が自己整合的に定まるからである。
【００３０】
しかしながら、第３の従来技術には以下の三つの問題がある。
【００３１】
第１の問題として、第２の従来技術における第１の問題と同様、蓄積容量側拡散層に必要以上のソース・ドレイン不純物が打ち込まれるため、十分な接合リーク電流低減効果が得られない。
【００３２】
第２の問題として、チャネル不純物マスク形成のためのフォトリソグラフィ工程において十分な焦点深度余裕・光量余裕を得ることが困難である。通常、メモリセルの加工に関わるリソグラフィ工程はあらかじめ平坦化処理がなされた状態で行われる。製造上必要な焦点深度余裕あるいは光量余裕を得るためである。しかし、第３の従来技術においてはゲートパターン部による起伏（高低差や段差）が存在する状態で高精度なフォトリソグラフィを行わなくてはならない。結果、十分な焦点深度余裕・光量余裕を得ることが困難となる。
【００３３】
第３の問題点としてイオン注入角度の制約がある。チャネル不純物をイオン注入する際に設定可能な傾き角度の範囲Ｒは、隣接するゲート間の間隔Ｓ、およびゲートパターン部の高さＨによって決まっている（図４ｄ）。ここで、隣接ゲート間の間隔Ｓは微細化が進展するに従って狭くなる。さらにゲート電極は微細化の進展とともにより高くなる。素子寸法の縮小による抵抗増大をゲート電極の高さ（厚さ）によって補うためである。したがって、微細化の進展とともにチャネル不純物注入の際に設定可能な傾き角の範囲が狭まる。すなわち、微細化が進んだ素子においては所定の閾値電圧を得るために十分な量のチャネル不純物をチャネル領域に打ち込むことが困難となる。
【特許文献１】特開２００４−２７４０３１号公報
【特許文献２】特開平１０−５６１４７号公報
【発明の開示】
【発明が解決しようとする課題】
【００３４】
上述したように、第１の従来技術では、サブスレッショルドリーク電流と接合リーク電流の同時抑制が原理的に困難である。
【００３５】
第２の従来技術では、サブスレッショルドリーク電流と接合リーク電流の同時抑制の効果が得られるが、蓄積容量側ソース・ドレイン領域の不純物濃度が必要以上に大きくなり、接合リーク電流の十分な抑制効果が得られないという問題がある。また、チャネル不純物領域の形成工程においてマスクの位置合わせズレの問題が生じやすい。その結果、メモリセルトランジスタの閾値電圧の制御が困難になり、サブスレッショルドリーク電流が増大したり、あるいは蓄積容量側拡散層とチャネル不純物領域が直に接触し、接合リーク電流が増大したりする。
【００３６】
第３の従来技術では、サブスレッショルドリーク電流と接合リーク電流の同時抑制の効果が得られるが、第２の従来技術と同様に、蓄積容量側ソース・ドレイン領域の不純物濃度が必要以上に大きくなり、接合リーク電流の十分な抑制効果が得られないという問題がある。また第３の従来技術では、チャネル不純物領域の形成工程においてマスクの位置合わせズレを抑える効果が得られるが、そのマスク形成のためのフォトリソグラフィ工程が困難になるという問題がある。さらに、微細化が進むにしたがってチャネル不純物注入の際の注入角度の制約が大きくなり、所望のチャネル不純物領域を形成できなくなるという問題がある。
【００３７】
本発明の目的は、リーク電流が抑えられ情報保持特性の高い半導体装置を作製でき、素子の微細化に適した製造方法を提供することにある。
【課題を解決するための手段】
【００３８】
本発明によれば、以下の半導体装置の製造方法が提供される。
【００３９】
（１）素子分離領域に囲まれた活性領域を有する半導体基板と、
前記活性領域上をゲート絶縁膜を介して横切るように設けられ、互いに隣接する第１のゲート配線層および第２のゲート配線層と、
第１のゲート配線層と第２のゲート配線層との配線層間側の活性領域に設けられた第１の拡散層と、
前記配線層間の外側の一方の活性領域に設けられた第２の拡散層と、
前記配線層間の外側の他方の活性領域に設けられた第３の拡散層とを有し、
前記ゲート絶縁膜、第１のゲート配線層、第１の拡散層および第２の拡散層は、第１の電界効果トランジスタを構成し、
前記ゲート絶縁膜、第２のゲート配線層、第１の拡散層および第３の拡散層は、第２の電界効果トランジスタを構成する半導体装置の製造方法であって、
素子分離領域に囲まれた活性領域を有する半導体基板を用意する工程と、
第１の不純物を導入して第１の拡散層の形成するための開口をもつ第１のマスクを形成する工程と、
第１のマスクを用いて、前記開口から閾値電圧制御用のチャネル不純物を注入する工程と、
第１のマスクを用いて、前記開口からチャネル不純物と反対導電型の第１の不純物を注入して第１の拡散層を形成する工程と、
第１のマスクを除去した後、ゲート絶縁膜、第１のゲート配線層および第２のゲート配線層を形成する工程と、
第１のゲート配線層および第２のゲート配線層を第２のマスクとして用いて、第１の不純物と同じ導電型の第２の不純物を注入して第２の拡散層および第３の拡散層を形成する工程を有する半導体装置の製造方法。
【００４０】
（２）前記のチャネル不純物の注入は、チャネル不純物を半導体基板に対して垂直方向に沿って注入し、前記の第１の不純物の注入は、第１の不純物を半導体基板に対して垂直方向に沿って注入する上記１項に記載の半導体装置の製造方法。
【００４１】
（３）前記のチャネル不純物および第１の不純物の注入において、チャネル不純物の飛程が第１の不純物の飛程より大きくなるように、不純物種および加速エネルギーを設定する上記１項又は２項に記載の半導体装置の製造方法。
【００４２】
（４）前記配線層間側のＰＮ接合がチャネル不純物と第１の不純物から形成されるように、チャネル不純物のドーズ量および第１の不純物のドーズ量を第２の不純物のドーズ量より大きく設定する上記１項から３項のいずれかに記載の半導体装置の製造方法。
【００４３】
（５）チャネル不純物のドーズ量および第１の不純物のドーズ量を、第２の不純物のドーズ量の１０倍以上に設定する上記４項に記載の半導体装置の製造方法。
【００４４】
（６）第１のマスクを除去した後、第１のゲート配線層を形成する領域および第２のゲート配線層を形成する領域においてそれぞれ半導体基板を選択的にエッチングして溝を形成する工程をさらに有し、
前記のゲート絶縁膜、第１のゲート配線層および第２のゲート配線層を形成する工程は、前記の溝内を含む基板表面にゲート絶縁膜を形成する工程と、その溝内を埋め込むように導電膜を形成し、これをパターニングして第１のゲート配線層および第２のゲート配線層を形成する工程とを含む上記１項から５項のいずれかに記載の半導体装置の製造方法。
【００４５】
（７）第１の拡散層に接続するビット線を形成する工程と、
第２の拡散層および第３の拡散層にそれぞれ接続される第１のキャパシタ及び第２のキャパシタを形成する工程をさらに有し、
第１のキャパシタと第１の電界効果トランジスタで第１のメモリセルが構成され、第２のキャパシタと第２の電界効果トランジスタで第２のメモリセルが構成されている上記１項から６項のいずれかに記載の半導体装置の製造方法。
【発明の効果】
【００４６】
本発明によれば、リーク電流が抑えられ情報保持特性の高い半導体装置を作製でき、素子の微細化に適した製造方法を提供することができる。
【発明を実施するための最良の形態】
【００４７】
以下、ＤＲＡＭの製造方法を例に挙げて本発明の好適な実施の形態を説明する。
【００４８】
前述の従来技術と同様にして素子分離領域、緩衝酸化膜、ウェルが形成されたシリコン基板を用意する。
【００４９】
次に、このシリコン基板上にビット線コンタクト領域を開口するフォトレジストパターンを形成する。このフォトレジストパターンをマスク（チャネル不純物マスク）に用いて、閾値制御用のチャネル不純物およびビット線側拡散層形成用の第１のソース・ドレイン不純物を順次、シリコン基板に対して垂直方向からイオン注入する。
【００５０】
ここで、チャネル不純物および第１のソース・ドレイン不純物の注入条件は以下の要件を満たすよう設定する。
【００５１】
第１に、チャネル不純物の飛程が第１のソース・ドレイン不純物の飛程より大きくなるようにイオン注入条件（不純物種、加速エネルギー）を設定する。ここで、飛程とは、打ち込まれたイオンの投影飛程（基板平面に垂直方向の平均浸入深さ）あるいは横方向拡がり度合い（基板平面に平行な方向の拡がり度合い（標準偏差））を意味する。図５ｇに示すような基板に平行方向にチャネルが形成される平面型トランジスタを形成する場合は、チャネル不純物の横方向拡がり度合いが第１のソース・ドレイン不純物の横方向拡がり度合いより大きくなるように設定する。図９ｆに示すような基板に垂直方向にチャネルが形成される溝ゲート型トランジスタを形成する場合は、チャネル不純物の投影飛程が第１のソース・ドレイン不純物の投影飛程より大きくなるように設定する。横方向拡がり度合い及び投影飛程の両方において、チャネル不純物の飛程が第１のソース・ドレイン不純物の飛程より大きくなるイオン注入条件を設定することができ、このような注入条件は、平面型トランジスタ（図５ｇ、後述の第１の実施形態）及び溝ゲート型トランジスタ（図９ｆ、後述の第２の実施形態）のいずれを形成する場合にも適用できる。
【００５２】
第２に、メモリセルトランジスタが所定の閾値電圧を得られるように、チャネル不純物のドーズ（単位面積あたりの注入量）を設定する。
【００５３】
第３に、メモリセルトランジスタの完成段階におけるビット線側ＰＮ接合が、実質、チャネル不純物と第１のソース・ドレイン不純物から規定されるように、第１のソース・ドレイン不純物のドーズを設定する。
【００５４】
チャネル不純物マスクの開口は、第１のソース・ドレイン不純物を導入してビット線側拡散層を形成するためのものであり、また、チャネル不純物を導入して閾値制御用のチャネル不純物領域を形成するためのものでもある。このような開口は、互いに隣接するゲート電極間の活性領域に所定のビット線側拡散層が形成できるように、その開口位置およびサイズを設定する。この開口からチャネル不純物を注入してチャネル不純物領域を形成することができる。
【００５５】
以上のようにして不純物をイオン注入した後、チャネル不純物マスクとして利用したレジストパターンを除去する。
【００５６】
次いで、緩衝酸化膜を除去した後に、ゲート絶縁膜を介してゲート電極を形成し、このゲート電極をマスクとして第２のソース・ドレイン不純物をイオン注入して蓄積容量側拡散層を形成する。このとき、ビット線側ＰＮ接合が、実質、チャネル不純物と第１のソース・ドレイン不純物から形成されるように、第２のソース・ドレイン不純物のドーズは、チャネル不純物のドーズ及び第１のソース・ドレイン不純物のドーズより小さく設定される。
【００５７】
以降、前述の従来技術と同様にして、側壁絶縁膜、層間絶縁膜および引き出し電極を形成する過程を経てメモリセルトランジスタを完成する。ビット線側拡散層に引き出し電極を介して電気的に接続されるビット線、蓄積容量側拡散層に引き出し電極を介して電気的に接続される蓄積容量は、通常の方法に従って形成することができる。
【００５８】
このような製造方法によれば、情報保持特性が良好で、かつ製造過程における位置合わせズレの影響を受け難いメモリセルトランジスタが実現できる。また、この製造方法においては、ゲート電極の形成前にチャネル不純物マスクを形成するため、レジストからなるマスクを精度よく、容易に形成できる。また、この製造方法では、チャネル不純物のイオン注入を斜め方向に行わなくても所望の構成を形成できるため、微細化に適している。
【００５９】
以下、図面を用いて、本発明の好適な実施の形態についてさらに説明する。
【００６０】
[第１の実施形態]
図５ａ〜図５ｇに従って、本発明によるメモリセルの製造方法の一実施形態を説明する。本実施形態はメモリセルトランジスタがＮ型ＭＯＳトランジスタとする。
【００６１】
まず、シリコン基板１０１上にパッド酸化膜１０２及びパッド窒化膜１０３を順に積層する。次に、フォトリソグラフィ技術およびドライエッチング技術により、素子分離領域を形成する部分のパッド酸化膜１０２、パッド窒化膜１０３、および所定の深さのシリコン基板を除去してトレンチ１０４を形成する（図５ａ）。ここでパッド酸化膜は膜厚１０ｎｍ程度のシリコン酸化膜であり、パッド窒化膜は膜厚１５０ｎｍ程度のシリコン窒化膜である。またトレンチの深さは３００ｎｍ程度である。
【００６２】
次に、化学気相成長（ＣＶＤ）法により、トレンチを埋め込むように全面に絶縁膜を堆積する。次に化学機械研磨（ＣＭＰ）法により、パッド窒化膜を研磨停止層として絶縁膜を研磨し全面を平坦化し、結果、素子分離領域１０５を形成する（図５ｂ）。
【００６３】
次に、熱燐酸溶液を用いてパッド窒化膜を除去し、次いでフッ酸溶液を用いてパッド酸化膜を除去する。続いて露出した半導体基板表面に緩衝酸化膜１０６を１０ｎｍ程度の厚さで形成する（図５ｃ）。続いてイオン注入技術を用い、Ｐ型不純物を所定の深さに導入しウェル（図示省略）を形成する。ここでシリコン基板表面から測ったウェルの深さは例えば７００ｎｍである。さらに素子間分離耐性の改善を目的としてトレンチ深さ付近にＰ型不純物を導入する。
【００６４】
次に、フォトリソグラフィ技術を用い、ビット線コンタクト領域を開口するフォトレジストからなるマスク（チャネル不純物マスク）２０３を形成する。活性領域（非素子分離領域）２０１、マスク開口位置２０２、ゲート電極１１２の配置関係は図６に示す通りである。フォトレジストの膜厚は例えば３００ｎｍとする。このフォトレジストをマスクに用い、チャネル不純物としてＰ型不純物を半導体基板に対し垂直方向からイオン注入し、チャネル不純物領域１０７を形成する（図５ｄ）。例えばイオン種として硼素イオン（Ｂ+）を用い、加速エネルギー３０ｋｅＶ、ドーズ２×１０13（１／ｃｍ2）で、半導体基板に対し垂直方向からイオン注入する。
【００６５】
次に、Ｎ型不純物を第１のソース・ドレイン不純物として半導体基板に対し垂直方向からイオン注入し、第１の不純物拡散層３０１を形成する（図５ｅ）。例えばイオン種として砒素イオン（Ａｓ+）を用い、加速エネルギー３０ｋｅＶ、ドーズ３×１０13（１／ｃｍ2）で、半導体基板に対し垂直方向からイオン注入する。
【００６６】
その後、マスクとして用いたフォトレジスト２０３を剥離した後、緩衝酸化膜１０６をフッ酸溶液により除去する。
【００６７】
次に、ゲート酸化膜１１１、ゲート電極用導電膜１１２、およびゲート電極加工用絶縁膜１１３を順に積層する。ここでゲート酸化膜は膜厚４〜１０ｎｍの熱酸化膜である。ゲート電極用導電膜は高濃度の不純物を含む膜厚１００ｎｍのポリシリコン層および膜厚５０ｎｍのＷ（タングステン）シリサイド層からなる積層膜である。ポリシリコン層に含まれる不純物はＮ型であってもＰ型であってもよい。また、シリサイド層の代わりにＷなどの高融点金属層を用いることもできる。この場合には、ポリシリコンと高融点金属の反応を防止する目的でポリシリコン層とＷ層の間に、ＷＮ（窒化タングステン）などの障壁金属層を設けてもよい。ゲート電極加工用絶縁膜は例えば膜厚２００ｎｍのシリコン窒化膜である。
【００６８】
次に、フォトリソグラフィ技術およびドライエッチング技術により、ゲート電極用導電膜を所定の寸法に加工し、ゲート電極を形成する。ゲート電極の形成工程は、まずフォトレジストパターンを形成し、これをマスクにゲート電極加工用絶縁膜をドライエッチングによって加工する。次に、加工されたゲート電極加工用絶縁膜をマスクにゲート電極用導電膜をドライエッチングすることにより、ゲート電極が得られる。
【００６９】
次に、ゲート電極１１２及びその上の絶縁膜１１３をマスクに用い、Ｎ型不純物を第２のソース・ドレイン不純物としてイオン注入し、第２の不純物拡散層３０２ａ、３０２ｂを形成する（図５ｆ）。例えばイオン種として燐（Ｐ+）を用い、加速エネルギー４０ｋｅＶ、ドーズ２×１０12（１／ｃｍ2）で、半導体基板に対し垂直方向からイオン注入する。
【００７０】
続いて、膜厚２０〜５０ｎｍ程度のシリコン窒化膜をＬＰ−ＣＶＤ（低圧化学気相成長）法により堆積した後、ドライエッチングによりエッチバックを行ってゲート側壁絶縁膜１１５を形成する。
【００７１】
次に、膜厚５００ｎｍのＢＰＳＧ（Ｂｏｒｏｎｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）を化学気相成長法により成膜した後、８００℃、１０分程度の熱処理を行い、ゲート電極を埋設する層間絶縁膜１１６を形成する。次いで、この層間絶縁膜を化学機械研磨して平坦化を行う。
【００７２】
次に、フォトリソグラフィ技術およびドライエッチング技術によって、層間絶縁膜にコンタクトホールを開口する。ドライエッチングは層間絶縁膜のみを選択的にエッチングできるように条件を設定する。したがってシリコン窒化膜からなるゲート側壁絶縁膜１１５およびゲート電極加工用絶縁膜１１３はエッチングされない。このようにしてゲート電極に対し自己整合的にコンタクトホールを開口することができる。
【００７３】
次に、コンタクトホールを埋め込むように高濃度のＮ型不純物を含むポリシリコン膜を形成する。次いで化学機械研磨を行って、コンタクトホール外部の余分なポリシリコンを除去することで引き出し電極１１７を形成する（図５ｇ）。
【００７４】
以上のようにして形成されたメモリセルトランジスタにおいて、ビット線側拡散層の領域に着目すると、ＰＮ接合は、実質的にチャネル不純物領域１０７の不純物と第１の不純物拡散層３０１の不純物（第１のソース・ドレイン不純物）によって規定されている。これは、第２の不純物拡散層３０２ｂの不純物（第２のソース・ドレイン不純物）のドーズに比して、チャネル不純物のドーズ及び第１のソース・ドレイン不純物のドーズが１０倍以上大きいからである。
【００７５】
また、チャネル不純物の分布領域は、第１のソース・ドレイン不純物の分布領域に比べて大きい。これはチャネル不純物注入時の飛程（投影飛程、横方向の広がり）が、第１のソース・ドレイン不純物注入時の飛程に比べて大きいからである。
【００７６】
イオン注入時の不純物の分布について具体例を挙げて説明する。図７ａ及び図７ｂは、それぞれＡｓ+及びＢ+をシリコン基板（ただし非晶質）に注入する際の、加速エネルギーと飛程の関係を示している。それぞれの図において、上側の線は投影飛程の変化、すなわち打ち込まれたイオンの平均的縦方向侵入深さの変化を示し、また下側の線は横方向の拡がり度合いの変化を標準偏差を指標として示している。図７ａを参照すると、例えば加速エネルギー３０ｋｅＶで第１のソース・ドレイン不純物Ａｓ+を打ち込む時、横方向拡がりは８ｎｍ程度である。一方、図７ｂを参照すると、加速エネルギー３０ｋｅＶで打ち込まれたチャネル不純物Ｂ+の横方向拡がりは５５ｎｍ程度である。このように、垂直方向のイオン注入であっても、不純物種および加速エネルギーを適切に設定することで不純物イオン分布の横方向の拡がりに差をつけることができる。図５ｇに示すように、チャネル不純物領域１０７のうち、第１のソース・ドレイン不純物の領域（第１の不純物拡散層３０１）の外側に広がった領域部分は、閾値電圧の制御用不純物として有効に機能する。よって、チャネル不純物の濃度を適切に設定することで所定の閾値電圧を得ることができ、サブスレッショルドリーク電流を抑制できる。
【００７７】
蓄積容量側拡散層３０２ａに着目すると、これはチャネル不純物領域１０７に接していない。したがって接合リーク電流が低減できる。また、ビット線側拡散層におけるＰＮ接合は、既に第１のソース・ドレイン不純物のイオン注入によって形成されているので、第２のソース・ドレイン不純物の導入は蓄積容量側ＰＮ接合の形成のみを目的として行うことができる。このため、第２の不純物拡散層３０２ａの低濃度化が可能となり、接合リーク電流がさらに低減できる。
【００７８】
また、第３の従来技術と異なり、チャネル不純物マスクを形成するリソグラフィ工程は、ゲート電極の形成前に行われるため、基板上がほぼ平坦な状況下で行うことができる。したがって、十分な焦点深度余裕や光量余裕が得られ、レジストからなるマスクを精度よく、容易に形成することができる。
【００７９】
次に、製造工程における位置合わせズレの影響について説明する。
【００８０】
図８に、第１の実施形態においてチャネル不純物マスクとゲート形成用マスクに位置合わせズレがあった場合の、図５ｇを用いて説明した工程後のメモリセル断面を示す。この場合、右側のトランジスタにおいて閾値電圧が低下する。位置合わせズレの影響によってビット線側拡散層を形成する第１の不純物拡散層３０１と、蓄積容量側拡散層を形成する第２の不純物拡散層３０２ａとの距離、すなわち実効チャネル長が短くなるからである。しかし、本発明においては、この閾値電圧低下を見越してあらかじめ閾値電圧を高く設定してことが可能である。具体的にはチャネル不純物の濃度をより高く設定する。チャネル不純物領域と蓄積容量側拡散層は接していないからチャネル不純物の濃度をより高く設定したとしても接合リーク電流の増大はない。このように本発明においては実質、位置合わせの影響を排除できる。
【００８１】
このようにしてサブスレショルドリークと接合リークの同時抑制が実現できる。製造工程における位置合わせズレの影響は実質排除でき、チャネル不純物マスクの形成のためのフォトリソグラフィ工程も容易に実施できる。
【００８２】
[第２の実施形態]
溝ゲート型トランジスタを備えたメモリセルの製造方法に、本発明を適用した例を図９ａ〜図９ｆに従って説明する。
【００８３】
第１の実施形態と同様にして、シリコン基板１０１上に素子分離領域１０５、緩衝酸化膜１０６、ウェルを順次形成する。次に、フォトレジストからなるチャネル不純物マスク２０３を形成する。このマスクを用いて、チャネル不純物として硼素イオン（Ｂ+）を、加速エネルギー３０ｋｅＶ、ドーズ２×１０13（１／ｃｍ2）で半導体基板に対し垂直方向から打ち込む（図９ａ）。次いで、第１のソース・ドレイン不純物として砒素イオン（Ａｓ+）を、加速エネルギー３０ｋｅＶ、ドーズ３×１０13（１／ｃｍ2）で、半導体基板に対し垂直方向から打ち込む（図９ｂ）。
【００８４】
チャネル不純物マスク２０３を剥離した後、化学気相成長法より窒化膜４０１を１００ｎｍ程度成長する。続いてフォトリソグラフィ技術およびドライエッチング技術により、後にシリコン基板に形成する溝に対応する領域の窒化膜を選択的にエッチング除去する（図９ｃ）。
【００８５】
次に、窒化膜４０１をマスクとしてシリコン基板１０１をエッチングする。エッチングにより形成される溝の深さは例えば１５０ｎｍとする（図９ｄ）。
【００８６】
その後、熱燐酸溶液により窒化膜４０１を除去し、続いて緩衝酸化膜１０６をフッ酸溶液により除去する。
【００８７】
次に、第１の実施形態と同様にして、ゲート酸化膜１１１、ゲート電極用導電膜１１２、ゲート電極加工用絶縁膜１１３を順に積層する。このとき、ゲート酸化膜は、シリコン基板に形成された溝内の表面にも形成される。また、ゲート電極用導電膜は、その溝内を埋め込むように形成される。
【００８８】
次に、第１の実施形態と同様にゲート電極用導電膜を加工し、ゲート電極を形成した後、ゲート電極１１２及びその上の絶縁膜１１３をマスクに用い、第２のソース・ドレイン不純物を導入する（図９ｅ）。例えばイオン種として燐（Ｐ+）を用い、加速エネルギー４０ｋｅＶ、ドーズ２×１０12（１／ｃｍ2）で、半導体基板に対し垂直方向からイオン注入する。
【００８９】
以降、第１の実施形態と同様の過程を経てメモリセルトランジスタを形成する（図９ｆ）。
【００９０】
図７を参照すると、第２の実施形態におけるチャネル不純物（Ｂ+）の投影飛程は１００ｎｍである（加速エネルギー３０ｋｅＶ）。また第１のソース・ドレイン不純物（Ａｓ+）の投影飛程は２０ｎｍである（加速エネルギー３０ｋｅＶ）。このようにチャネル不純物は、第１のソース・ドレイン不純物に比べて深い位置にあるため閾値制御用不純物として有効に機能する。よって、チャネル不純物の濃度調整により所定の閾値電圧を得ることができ、サブスレッショルドリーク電流を抑制できる。
【００９１】
また、チャネル不純物は蓄積容量側拡散層の領域には打ち込まれておらず、蓄積容量側拡散層はチャネル不純物領域に接していない。したがって、接合リーク電流を抑制できる。
【００９２】
さらに、ビット線側拡散層のＰＮ接合は、実質、チャネル不純物および第１のソース・ドレイン不純物によって規定されるため、第２のソース・ドレイン不純物の導入は蓄積容量側ＰＮ接合の形成だけを目的として行うことができる。そのため、蓄積容量側拡散層（第２の不純物拡散層３０２ａ）を低濃度化することが可能であり、接合リーク電流をさらに低減できる。
【００９３】
チャネル不純物および第１のソース・ドレイン不純物の分布領域は、ゲート電極の溝内の部分に対して自己整合的に決まる。チャネル不純物および第１のソース・ドレイン不純物を打ち込んだ後、シリコン基板をエッチングしてゲート用の溝を形成するためである。したがって製造工程における位置合わせズレの影響を受け難い。
【００９４】
チャネル不純物マスクを形成するリソグラフィ工程は、ゲート電極の形成前に行われるため、基板上がほぼ平坦な状況下で行うことができる。したがって、十分な焦点深度余裕や光量余裕が得られ、レジストからなるマスクを精度よく、容易に形成することができる。
【図面の簡単な説明】
【００９５】
【図１ａ】第１の従来技術による半導体装置の製造方法を説明するための断面図。
【図１ｂ】第１の従来技術による半導体装置の製造方法を説明するための断面図。
【図１ｃ】第１の従来技術による半導体装置の製造方法を説明するための断面図。
【図１ｄ】第１の従来技術による半導体装置の製造方法を説明するための断面図。
【図１ｅ】第１の従来技術による半導体装置の製造方法を説明するための断面図。
【図１ｆ】第１の従来技術による半導体装置の製造方法を説明するための断面図。
【図１ｇ】第１の従来技術による半導体装置の製造方法を説明するための断面図。
【図２ａ】第２の従来技術による半導体装置の製造方法を説明するためのレイアウト図。
【図２ｂ】第２の従来技術による半導体装置の製造方法を説明するための断面図。
【図２ｃ】第２の従来技術による半導体装置の製造方法を説明するための断面図。
【図３ａ】第２の従来技術による半導体装置の製造方法の問題を説明するための断面図。
【図３ｂ】第２の従来技術による半導体装置の製造方法の問題を説明するための断面図。
【図４ａ】第３の従来技術による半導体装置の製造方法を説明するためのレイアウト図。
【図４ｂ】第３の従来技術による半導体装置の製造方法を説明するための断面図。
【図４ｃ】第３の従来技術による半導体装置の製造方法を説明するための断面図。
【図４ｄ】第３の従来技術による半導体装置の製造方法の問題を説明するための断面図。
【図５ａ】本発明による半導体装置の製造方法の一実施形態を説明するための断面図。
【図５ｂ】本発明による半導体装置の製造方法の一実施形態を説明するための断面図。
【図５ｃ】本発明による半導体装置の製造方法の一実施形態を説明するための断面図。
【図５ｄ】本発明による半導体装置の製造方法の一実施形態を説明するための断面図。
【図５ｅ】本発明による半導体装置の製造方法の一実施形態を説明するための断面図。
【図５ｆ】本発明による半導体装置の製造方法の一実施形態を説明するための断面図。
【図５ｇ】本発明による半導体装置の製造方法の一実施形態を説明するための断面図。
【図６】本発明による半導体装置の製造方法の一実施形態を説明するためのレイアウト図。
【図７ａ】不純物イオン（Ａｓ+）を非晶質シリコン基板（非晶質）に注入する際の加速エネルギーと飛程の関係を示す図。
【図７ｂ】不純物イオン（Ｂ+）をシリコン基板（非晶質）に注入する際の加速エネルギーと飛程の関係を示す図。
【図８】本発明による半導体装置の製造方法の一実施形態における位置合わせズレの影響を説明するための断面図。
【図９ａ】本発明による半導体装置の製造方法の他の実施形態を説明するための断面図。
【図９ｂ】本発明による半導体装置の製造方法の他の実施形態を説明するための断面図。
【図９ｃ】本発明による半導体装置の製造方法の他の実施形態を説明するための断面図。
【図９ｄ】本発明による半導体装置の製造方法の他の実施形態を説明するための断面図。
【図９ｅ】本発明による半導体装置の製造方法の他の実施形態を説明するための断面図。
【図９ｆ】本発明による半導体装置の製造方法の他の実施形態を説明するための断面図。
【符号の説明】
【００９６】
１０１  シリコン基板
１０２  パッド酸化膜
１０３  パッド窒化膜
１０４  トレンチ
１０５  素子分離領域
１０６  緩衝酸化膜
１０７  チャネル不純物領域
１１１  ゲート酸化膜
１１２  ゲート電極用導電膜、ゲート電極
１１３  ゲート電極加工用絶縁膜
１１４ａ、１１４ｂ  ソース・ドレイン領域、拡散層
１１５  側壁絶縁膜
１１６  層間絶縁膜
１１７  引き出し電極
２０１  活性領域
２０２  マスク開口位置
２０３  レジストマスク
３０１  第１の不純物拡散層
３０２ａ、３０２ｂ  第２の不純物拡散層
４０１  窒化膜
【図１ａ】
0005608313.tif 000002
【図１ｂ】
0005608313.tif 000003
【図１ｃ】
0005608313.tif 000004
【図１ｄ】
0005608313.tif 000005
【図１ｅ】
0005608313.tif 000006
【図１ｆ】
0005608313.tif 000007
【図１ｇ】
0005608313.tif 000008
【図２ａ】
0005608313.tif 000009
【図２ｂ】
0005608313.tif 000010
【図２ｃ】
0005608313.tif 000011
【図３ａ】
0005608313.tif 000012
【図３ｂ】
0005608313.tif 000013
【図４ａ】
0005608313.tif 000014
【図４ｂ】
0005608313.tif 000015
【図４ｃ】
0005608313.tif 000016
【図４ｄ】
0005608313.tif 000017
【図５ａ】
0005608313.tif 000018
【図５ｂ】
0005608313.tif 000019
【図５ｃ】
0005608313.tif 000020
【図５ｄ】
0005608313.tif 000021
【図５ｅ】
0005608313.tif 000022
【図５ｆ】
0005608313.tif 000023
【図５ｇ】
0005608313.tif 000024
【図６】
0005608313.tif 000025
【図７ａ】
0005608313.tif 000026
【図７ｂ】
0005608313.tif 000027
【図８】
0005608313.tif 000028
【図９ａ】
0005608313.tif 000029
【図９ｂ】
0005608313.tif 000030
【図９ｃ】
0005608313.tif 000031
【図９ｄ】
0005608313.tif 000032
【図９ｅ】
0005608313.tif 000033
【図９ｆ】
0005608313.tif 000034