(57)【特許請求の範囲】
【請求項１】
第１の電源線から第２の電源線へ電源電圧を印加する電源スイッチ回路であって、
前記第１の電源線と前記第２の電源線との間に接続され、前記第１の電源線と前記第２の電源線との接続および非接続を第１のイネーブル信号に応じて切り替える第１のスイッチ素子と、
前記第１の電源線と前記第２の電源線との間に接続され、前記第１の電源線と前記第２の電源線との接続および非接続を切り替える第２のスイッチ素子と、
前記第２の電源線から電源が供給される論理ゲートを少なくとも１つ備え、前記第２のスイッチ素子を制御するスイッチ制御回路と、を有し、
前記スイッチ制御回路は、
前記第２の電源線および第３の電源線から電源が供給されると共に、第２のイネーブル信号が入力される第１のインバータと、
前記第１の電源線および前記第３の電源線から電源が供給されると共に、前記第１のインバータからの出力が供給され、前記第２のスイッチ素子のゲートに制御信号を出力する第２のインバータと、を備え、
前記スイッチ制御回路は、当該スイッチ制御回路に供給される前記第２のイネーブル信号及び前記第２の電源線の電圧である第２の電源電圧に基づいて前記第２のスイッチ素子を制御する、
電源スイッチ回路。
【請求項２】
第１の電源線から第２の電源線へ電源電圧を印加する電源スイッチ回路であって、
前記第１の電源線と前記第２の電源線との間に接続され、前記第１の電源線と前記第２の電源線との接続および非接続を第１のイネーブル信号に応じて切り替える第１のスイッチ素子と、
前記第１の電源線と前記第２の電源線との間に接続され、前記第１の電源線と前記第２の電源線との接続および非接続を切り替える第２のスイッチ素子と、
前記第２の電源線から電源が供給される論理ゲートを少なくとも１つ備え、前記第２のスイッチ素子を制御するスイッチ制御回路と、を有し、
前記スイッチ制御回路は、
前記第２の電源線および第３の電源線から電源が供給されると共に、第２のイネーブル信号が入力される第１のインバータと、
前記第２の電源線および前記第３の電源線から電源が供給されると共に、前記第１のインバータからの出力が供給され、前記第２のスイッチ素子のゲートに制御信号を出力する第２のインバータと、
前記第１の電源線と前記第２のスイッチ素子のゲートとの間に接続された抵抗素子と、を備え、
前記スイッチ制御回路は、当該スイッチ制御回路に供給される前記第２のイネーブル信号及び前記第２の電源線の電圧である第２の電源電圧に基づいて前記第２のスイッチ素子を制御する、
電源スイッチ回路。
【請求項３】
前記スイッチ制御回路は、前記第１のインバータから出力されている前記第２の電源電圧が前記第２のインバータを反転動作可能な電圧の場合に、前記第２のスイッチ素子をオン状態とする、
請求項１または２に記載の電源スイッチ回路。
【請求項４】
前記第２のスイッチ素子がＰチャネル型トランジスタである場合、
前記スイッチ制御回路は、前記第１のインバータに前記第２のイネーブル信号としてロウレベルの信号が供給され、前記第２のインバータに供給された前記第２の電源電圧が前記第２のインバータのスレッショルド電圧よりも高い場合、前記第２のスイッチ素子をオン状態とする、
請求項３に記載の電源スイッチ回路。
【請求項５】
前記第２のスイッチ素子がＮチャネル型トランジスタである場合、
前記スイッチ制御回路は、前記第１のインバータに前記第２のイネーブル信号としてハイレベルの信号が供給され、前記第２のインバータに供給された前記第２の電源電圧が前記第２のインバータのスレッショルド電圧よりも低い場合、前記第２のスイッチ素子をオン状態とする、
請求項３に記載の電源スイッチ回路。
【請求項６】
前記第２のインバータのスレッショルド電圧と第３の電源線の電源電圧との間の電圧をスレッショルド電圧とする第３のインバータを含むスイッチ制御回路と、
前記スイッチ制御回路により制御されると共に、前記第１の電源線と前記第２の電源線との間に接続され、前記第１の電源線と前記第２の電源線との接続および非接続を切り替える第３のスイッチ素子と、
を有する回路を更に備える、請求項１乃至５のいずれか一項に記載の電源スイッチ回路。
【請求項７】
前記スイッチ制御回路は、前記第１のイネーブル信号を前記第２のイネーブル信号として入力する、請求項１乃至６のいずれか一項に記載の電源スイッチ回路。
【請求項８】
第１の電源線から第２の電源線へ電源電圧を印加する電源スイッチ回路であって、
前記第１の電源線と前記第２の電源線との間に接続され、前記第１の電源線と前記第２の電源線との接続および非接続を第１のイネーブル信号に応じて切り替える第１のスイッチ素子と、
前記第１の電源線と前記第２の電源線との間に接続され、前記第１の電源線と前記第２の電源線との接続および非接続を切り替える第２のスイッチ素子と、
前記第２の電源線から電源が供給される論理ゲートを少なくとも１つ備え、前記第２のスイッチ素子を制御するスイッチ制御回路と、
前記第１の電源線および第３の電源線から電源が供給されると共に、前記第１のイネーブル信号が入力される第４のインバータと、を有し、
前記第４のインバータは、前記第１のイネーブル信号を反転させた信号を前記第１のスイッチ素子のゲートへ出力すると共に、当該第１のイネーブル信号を反転させた信号を第２のイネーブル信号として前記スイッチ制御回路へ出力し、
前記スイッチ制御回路は、当該スイッチ制御回路に供給された前記第２のイネーブル信号及び前記第２の電源線の電圧である第２の電源電圧に基づいて前記第２のスイッチ素子を制御する、
電源スイッチ回路。
【請求項９】
第１の電源線から第２の電源線へ電源電圧を印加する電源スイッチ回路であって、
前記第１の電源線と前記第２の電源線との間に接続され、前記第１の電源線と前記第２の電源線との接続および非接続を第１のイネーブル信号に応じて切り替える第１のスイッチ素子と、
前記第１の電源線と前記第２の電源線との間に接続され、前記第１の電源線と前記第２の電源線との接続および非接続を切り替える第２のスイッチ素子と、
前記第２の電源線から電源が供給される論理ゲートを少なくとも１つ備え、前記第２のスイッチ素子を制御するスイッチ制御回路と、
前記第１の電源線および第３の電源線から電源が供給されると共に、前記第１のイネーブル信号が入力される第５のインバータと、
前記第１の電源線および前記第３の電源線から電源が供給されると共に、前記第５のインバータからの出力が供給され、前記第５のインバータからの出力を反転させた信号を前記第１のスイッチ素子のゲートへ出力する第６のインバータと、を有し、
前記スイッチ制御回路は、当該スイッチ制御回路に供給される第２のイネーブル信号及び前記第２の電源線の電圧である第２の電源電圧に基づいて前記第２のスイッチ素子を制御する、
電源スイッチ回路。
【請求項１０】
前記スイッチ制御回路は、前記第１のイネーブル信号を前記第２のイネーブル信号として入力する、請求項９に記載の電源スイッチ回路。
【請求項１１】
前記第６のインバータは、前記第５のインバータからの出力を反転させた信号を前記第２のイネーブル信号として前記スイッチ制御回路へ出力する、請求項９に記載の電源スイッチ回路。
【請求項１２】
前記第１のスイッチ素子を含む回路と、前記第２のスイッチ素子および前記スイッチ制御回路を含む回路とをそれぞれ複数有する、請求項１乃至１１のいずれか一項に記載の電源スイッチ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電源スイッチ回路に関し、特に突入電流の発生を抑制することができる電源スイッチ回路に関する。
【背景技術】
【０００２】
近年、携帯用電子機器が広く普及してきている。これに伴い、携帯用電子機器の長時間駆動が要求されるようになった。この要求を実現するために、半導体集積回路の技術分野においても低消費電力化が重要となる。
【０００３】
低消費電力化技術の一つとして、リーク電流削減を目的としたＭＯＳトランジスタを用いた電源スイッチ回路が知られている。この電源スイッチ回路では、電源スイッチがオン状態の時に発生する突入電流が及ぼす電源ノイズの発生が問題となる。
【０００４】
特許文献１には、このような電源ノイズを抑える技術が開示されている。特許文献１に開示されている半導体集積回路では、論理回路ブロックの複数の電源端子がリーク電流遮断回路を介して実電源線に接続されている。論理回路ブロックを活性化させるとき、リーク電流遮断回路を用いて、論理回路ブロックの電源端子の各々が所定時間ずつ遅延しながら、実電源線に電気的に接続されるようにしている。これにより、論理回路ブロックを活性化させる際に生じる実電源線の電位降下を小さなものに抑え、電源ノイズも小さく抑えることができるので、電源ノイズによって活性化状態にある他の論理回路ブロックが誤動作することを防止することができる。
【０００５】
また、特許文献２には、個々のパワードメインをイネーブルとするための電源スイッチ回路に関する技術が開示されている。特許文献２に開示されている技術では、電源スイッチのイネーブル信号系統を分けて、電源スイッチ動作を制御する専用の制御回路を用いて電源スイッチをオン状態とするタイミングがずれるように制御している。
【０００６】
図１３は、特許文献２に開示されている電源スイッチ回路を説明するための図である。図１３に示す電源スイッチ回路は、制御回路１１０と、パワードメイン１０２とを備える。パワードメイン１０２は、複数の電源スイッチ回路２１１〜２１９と、ドメイン回路要素２２０、２２１、２２２とを備える。パワードメイン１０２には、第１の電源供給バス１０７、ローカル電源供給バス２０４、および第２の電源供給バス１０８が設けられている。また、制御回路１１０からパワードメイン１０２へ、イネーブル信号ＥＮ１、ＥＮ２が供給される。
【０００７】
図１３に示すように、電源スイッチ回路２１１〜２１９は、パワードメイン１０２全体に分散するように配置されている。また、電源スイッチ回路２１１〜２１９は、イネーブル信号に応じて、第１の電源供給バス１０７とローカル電源供給バス２０４とを接続する。イネーブル信号ＥＮ１は、電源スイッチ回路２１１に供給される。一方、イネーブル信号ＥＮ２の経路は、電源スイッチ回路２１２〜２１９を経由して伸びている。イネーブル信号ＥＮ２は、電源スイッチ回路２１２〜２１９を順次通過して、電源スイッチ回路２１２〜２１９にそれぞれ供給される。これにより、電源スイッチ回路２１２〜２１９を１つずつ順次オン状態にすることができる。
【０００８】
パワードメインに電源を供給する場合、制御回路１１０は電源スイッチ２１１をオン状態にするためのイネーブル信号ＥＮ１を、電源スイッチ２１１に供給する。この時、電源スイッチ２１１のみがオン状態となっている。そして、所定の時間経過後、電源スイッチ回路２１２〜２１９をオン状態とするイネーブル信号ＥＮ２を、各電源スイッチ回路２１２〜２１９に供給する。この時、イネーブル信号ＥＮ２は各電源スイッチ回路２１２〜２１９を経由して伝わるため、電源スイッチ回路２１２〜２１９は順次オン状態となる。
【０００９】
よって、特許文献２に開示されている電源スイッチ回路では、電源スイッチ回路２１１〜２１９を時間的な間隔をあけてオン状態とすることができるため、第１の電源供給バス１０７とローカル電源供給バス２０４とを接続した際に大きな電流が発生することを回避することができる。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００３−２８９２４５号公報
【特許文献２】特表２００８−５３２２６５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
特許文献２に開示されている技術では、ドメイン回路要素へ流れる突入電流や電源ノイズの発生を低減するために、電源スイッチ回路２１１〜２１９を時間的な間隔をあけてオン状態としている。ここで、電源スイッチ回路２１１〜２１９をこのように制御するために、イネーブル信号をイネーブル信号ＥＮ１とイネーブル信号ＥＮ２の２つに分けている。そして、イネーブル信号ＥＮ１を用いて電源スイッチ回路２１１をオン状態にしてから、イネーブル信号ＥＮ２を用いて電源スイッチ回路２１２〜２１９をオン状態にしている。
【００１２】
特許文献２に開示されている電源スイッチ回路では、２つのイネーブル信号ＥＮ１、ＥＮ２を上記のように制御するために、制御回路１１０が必要となる。ここで、制御回路１１０は、２−ビット・イネーブル・レジスタ、５−ビット・カウント・レジスタ、５−ビット・カウント・ダウン・カウンタ、５−ビットＯＲゲート、２つの２−入力ＯＲゲート、２つの２−入力ＡＮＤゲート、及び２つのインバータを含む（特許文献２の図７参照）。よって、特許文献２に開示されている電源スイッチ回路では、制御回路１１０を追加する必要があるため、チップ面積が増大するという問題がある。
【課題を解決するための手段】
【００１３】
本発明にかかる電源スイッチ回路は、第１の電源線から第２の電源線へ電源電圧を印加する電源スイッチ回路であって、前記第１の電源線と前記第２の電源線との間に接続され、前記第１の電源線と前記第２の電源線との接続および非接続を第１のイネーブル信号に応じて切り替える第１のスイッチ素子と、前記第１の電源線と前記第２の電源線との間に接続され、前記第１の電源線と前記第２の電源線との接続および非接続を切り替える第２のスイッチ素子と、前記第２の電源線から電源が供給される論理ゲートを少なくとも１つ備え、前記第２のスイッチ素子を制御するスイッチ制御回路と、を有し、前記スイッチ制御回路は、当該スイッチ制御回路に供給される第２のイネーブル信号及び前記第２の電源線の電圧である第２の電源電圧に基づいて前記第２のスイッチ素子を制御する。
【００１４】
本発明にかかる電源スイッチ回路では、第１のスイッチ素子がオン状態となり、第１のスイッチ素子を介して、第１の電源線から第２の電源線へ電源電圧が印加された後、第２の電源線の電源電圧が所定の電圧になるまでの間、第２のスイッチ素子をオフ状態のままとすることができる。そして、第２の電源線の電源電圧が所定の電圧となった後に、第２のスイッチ素子を介して、第１の電源線から第２の電源線へ電源電圧を印加することができる。本発明では、第２のスイッチ素子を制御するスイッチ制御回路を、第２の電源線から電源が供給される論理ゲートを用いて構成しているので、チップ面積の増大を抑制することができる。
【発明の効果】
【００１５】
本発明により、チップ面積を増大させることなく突入電流の発生を抑制することができる電源スイッチ回路を提供することが可能となる。
【図面の簡単な説明】
【００１６】
【図１】実施の形態１にかかる電源スイッチ回路を示すブロック図である。
【図２】実施の形態１にかかる電源スイッチ回路を示す回路図である。
【図３】実施の形態１にかかる電源スイッチ回路が備えるスイッチ制御回路を示す回路図である。
【図４】実施の形態１にかかる電源スイッチ回路を用いたパワードメインを示す図である。
【図５】実施の形態２にかかる電源スイッチ回路を示すブロック図である。
【図６】実施の形態３にかかる電源スイッチ回路を示すブロック図である。
【図７】実施の形態４にかかる電源スイッチ回路に用いられる第２のスイッチ回路を示す回路図である。
【図８】実施の形態５にかかる電源スイッチ回路を用いたパワードメインを示す図である。
【図９】実施の形態５にかかる電源スイッチ回路を示すブロック図である。
【図１０】実施の形態６にかかる電源スイッチ回路を示す回路図である。
【図１１】実施の形態６にかかる電源スイッチ回路が備えるスイッチ制御回路を示す回路図である。
【図１２】実施の形態６にかかる電源スイッチ回路を用いたパワードメインを示す図である。
【図１３】特許文献２に開示されている電源スイッチ回路を説明するための図である。
【発明を実施するための形態】
【００１７】
実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。
図１は、本発明の実施の形態１にかかる電源スイッチ回路を示すブロック図である。図１に示す電源スイッチ回路は、第１のスイッチ素子１、第２のスイッチ素子２、およびスイッチ制御回路３を有する。本実施の形態にかかる電源スイッチ回路は、第１の電源線（ＶＤＤ１）２１から第２の電源線（ＶＤＤ２）２２へ電源電圧を印加する電源スイッチ回路である。また、ドメイン回路要素７は、第２の電源線（ＶＤＤ２）２２と第３の電源線（ＧＮＤ）２３との間に接続されている。
【００１８】
第１のスイッチ素子１は、第１の電源線２１と第２の電源線２２との間に接続され、第１の電源線２１と第２の電源線２２との接続および非接続を第１のイネーブル信号４に応じて切り替える。
【００１９】
第２のスイッチ素子２は、第１の電源線２１と第２の電源線２２との間に接続され、第１の電源線２１と第２の電源線２２との接続および非接続を、スイッチ制御回路３から出力される制御信号６に応じて切り替える。
【００２０】
スイッチ制御回路３は、第２の電源線２２から電源が供給される論理ゲートを少なくとも１つ備え、第２のスイッチ素子２を制御する。すなわち、スイッチ制御回路３は、当該スイッチ制御回路３に供給される第２のイネーブル信号５及び第２の電源線２２の電圧である第２の電源電圧（ＶＤＤ２）に基づいて第２のスイッチ素子２を制御する。以下、本実施の形態にかかる電源スイッチ回路の具体的な回路例について説明する。
【００２１】
図２は、本実施の形態にかかる電源スイッチ回路を示す回路図である。図２に示す電源スイッチ回路は、第１のスイッチ回路１１と第２のスイッチ回路１２とを備える。
第１のスイッチ回路１１は、インバータ（第５のインバータ）ＩＮＶ３、インバータ（第６のインバータ）ＩＮＶ４、および第１のスイッチ素子１を備える。
【００２２】
インバータＩＮＶ３は、第１の電源線（ＶＤＤ１）２１および第３の電源線（ＧＮＤ）２３から電源が供給されると共に、第１のイネーブル信号４が入力される。インバータＩＮＶ３は、入力された第１のイネーブル信号４を反転してインバータＩＮＶ４へ出力する。インバータＩＮＶ４は、第１の電源線（ＶＤＤ１）２１および第３の電源線（ＧＮＤ）２３から電源が供給されると共に、インバータＩＮＶ３からの出力が供給される。インバータＩＮＶ４は、インバータＩＮＶ３からの出力を反転させた信号を第１のスイッチ素子１のゲートへ出力する。
【００２３】
ここで、インバータＩＮＶ４の出力は第２のイネーブル信号５として第２のスイッチ回路１２へ供給される。なお、図２に示した回路では、第１のイネーブル信号４を第２のイネーブル信号５として第２のスイッチ回路１２へ供給してもよい。
【００２４】
第１のスイッチ素子１は、例えばＰチャンネル型トランジスタで構成されている。第１のスイッチ素子１のソースは第１の電源線２１と、ゲートはインバータＩＮＶ４の出力と、ドレインは第２の電源線２２と、それぞれ接続されている。
【００２５】
第２のスイッチ回路１２は、インバータ（第１のインバータ）ＩＮＶ１、インバータ（第２のインバータ）ＩＮＶ２、および第２のスイッチ素子２を備える。ここで、インバータＩＮＶ１とインバータＩＮＶ２はスイッチ制御回路３を構成する。
【００２６】
インバータＩＮＶ１は、第２の電源線（ＶＤＤ２）２２および第３の電源線（ＧＮＤ）２３から電源が供給されると共に、第２イネーブル信号５が入力される。インバータＩＮＶ１は、入力された第２のイネーブル信号５を反転した信号９をインバータＩＮＶ２へ出力する。インバータＩＮＶ２は、第１の電源線（ＶＤＤ１）２１および第３の電源線（ＧＮＤ）２３から電源が供給されると共に、インバータＩＮＶ１からの出力が供給される。インバータＩＮＶ２は、インバータＩＮＶ１からの出力を反転させた制御信号６を第２のスイッチ素子２のゲートへ出力する。ここで、インバータＩＮＶ２の出力はイネーブル信号８として後段のスイッチ回路１３へ供給される。
【００２７】
第２のスイッチ素子２は、例えばＰチャンネル型トランジスタで構成されている。第２のスイッチ素子２のソースは第１の電源線２１と、ゲートはインバータＩＮＶ２の出力と、ドレインは第２の電源線２２と、それぞれ接続されている。
【００２８】
ドメイン回路要素７は、第２の電源線（ＶＤＤ２）２２と第３の電源線（ＧＮＤ）２３との間に接続されている。また、本実施の形態にかかる電源スイッチ回路では、第２のスイッチ回路１２の後段に更に複数のスイッチ回路１３を備えていてもよい。
【００２９】
次に、図２に示す本実施の形態にかかる電源スイッチ回路の動作について説明する。なお、以下ではスイッチ回路１１およびスイッチ回路１２の動作について説明するが、これよりも多い数のスイッチ回路を備えている場合でも同様の動作となる。
【００３０】
第１のスイッチ回路１１のインバータＩＮＶ３に、第１のイネーブル信号４としてハイレベルの信号が供給されると、インバータＩＮＶ３はロウレベルの信号（ＧＮＤ）をインバータＩＮＶ４へ出力する。ここで、ハイレベルの信号とはインバータを反転させることができるレベルの信号であり、インバータのスレッショルド電圧よりも高い電圧の信号である。
【００３１】
インバータＩＮＶ４にインバータＩＮＶ３の出力であるロウレベルの信号が供給されると、インバータＩＮＶ４はハイレベルの信号（ＶＤＤ１）を第１のスイッチ素子１のゲートへ供給する。第１のスイッチ素子１のゲートにはハイレベルの信号が供給されているので、第１のスイッチ素子１はオフ状態となる。
【００３２】
また、インバータＩＮＶ４からは第２のイネーブル信号５としてハイレベルの信号が出力される。第２のスイッチ回路１２のインバータＩＮＶ１に、第２のイネーブル信号５としてハイレベルの信号が供給されると、インバータＩＮＶ１はロウレベルの信号をインバータＩＮＶ２へ出力する。
【００３３】
インバータＩＮＶ２にインバータＩＮＶ１の出力であるロウレベルの信号が供給されると、インバータＩＮＶ２はハイレベルの信号を第２のスイッチ素子２のゲートへ供給する。第２のスイッチ素子２のゲートにはハイレベルの信号が供給されているので、第２のスイッチ素子２はオフ状態となる。
【００３４】
よって、第１のイネーブル信号４としてハイレベルの信号が供給された場合、第１のスイッチ素子１および第２のスイッチ２はオフ状態となるため、第１の電源線２１と第２の電源線２２は接続されない。
【００３５】
一方、第１のスイッチ回路１１のインバータＩＮＶ３に、第１のイネーブル信号４としてロウレベルの信号が供給されると、インバータＩＮＶ３はハイレベルの信号をインバータＩＮＶ４へ出力する。ここで、ロウレベルの信号とはインバータを反転させることができるレベルの信号であり、インバータのスレッショルド電圧よりも低い電圧の信号である。
【００３６】
インバータＩＮＶ４にインバータＩＮＶ３の出力であるハイレベルの信号が供給されると、インバータＩＮＶ４はロウレベルの信号を第１のスイッチ素子１のゲートへ供給する。この時、第１のスイッチ素子１のゲートにはロウレベルの信号が供給されているので、第１のスイッチ素子１はオン状態となる。これにより、第１のスイッチ素子１を介して、第１の電源線２１から第２の電源線２２へ第１の電源電圧（ＶＤＤ１）が印加される。
【００３７】
また、インバータＩＮＶ４からは第２のイネーブル信号５としてロウレベルの信号が出力される。第２のスイッチ回路１２のインバータＩＮＶ１に、第２のイネーブル信号５としてロウレベルの信号が供給されると、インバータＩＮＶ１は第２の電源線２２の電源電圧（ＶＤＤ２）をインバータＩＮＶ２へ出力する。
【００３８】
図３は、本実施の形態にかかる電源スイッチ回路が備えるスイッチ制御回路を示す回路図である。すなわち、図３に示すように、第２のイネーブル信号５としてロウレベルの信号が供給されると、インバータＩＮＶ１が備えるＰチャネル型トランジスタＰＭ１１がオン状態、Ｎチャネル型トランジスタＮＭ１１がオフ状態となる。これにより、インバータＩＮＶ１から信号９として第２の電源電圧（ＶＤＤ２）が出力される。
【００３９】
インバータＩＮＶ２に信号９として供給された第２の電源電圧（ＶＤＤ２）は、インバータＩＮＶ２を構成するＰチャネル型トランジスタＰＭ１２のゲートおよびＮチャネル型トランジスタＮＭ１２のゲートに印加される。ここで、第２の電源電圧（ＶＤＤ２）がインバータＩＮＶ２のスレッショルド電圧よりも低い場合、すなわち、第２の電源電圧（ＶＤＤ２）がＮチャネル型トランジスタＮＭ１２のスレッショルド電圧よりも低い場合、Ｎチャネル型トランジスタＮＭ１２はオフ状態、Ｐチャネル型トランジスタＰＭ１２はオン状態のままとなる。このため、インバータＩＮＶ２からは制御信号６として、第１の電源電圧（ＶＤＤ１）、つまりハイレベルの信号が出力される。そして、第２のスイッチ素子２のゲートにはハイレベルの信号（ＶＤＤ１）が供給されるので、第２のスイッチ素子２はオフ状態のままとなる。
【００４０】
一方、第１のスイッチ素子１を介して、第１の電源線２１から第２の電源線２２へ第１の電源電圧（ＶＤＤ１）が印加され続けると、第２の電源電圧（ＶＤＤ２）は上昇する。そして、第２の電源電圧（ＶＤＤ２）がインバータＩＮＶ２のスレッショルド電圧（インバータＩＮＶ２を反転動作可能な電圧）よりも高くなると、すなわち、第２の電源電圧（ＶＤＤ２）がＮチャネル型トランジスタＮＭ１２のスレッショルド電圧よりも高くなると、Ｎチャネル型トランジスタＮＭ１２はオン状態、Ｐチャネル型トランジスタＰＭ１２はオフ状態となる。この時、インバータＩＮＶ２からは制御信号６として、第３の電源電圧（ＧＮＤ）、つまりロウレベルの信号が出力される。そして、第２のスイッチ素子２のゲートにはロウレベルの信号（ＧＮＤ）が供給されるので、第２のスイッチ素子２はオン状態となる。これにより、第２のスイッチ素子２を介して、第１の電源線２１から第２の電源線２２へ第１の電源電圧（ＶＤＤ１）が印加されるようになる。
【００４１】
このように、本実施の形態にかかる電源スイッチ回路では、第１のスイッチ素子１がオン状態となり、第１のスイッチ素子１を介して、第１の電源線２１から第２の電源線２２へ第１の電源電圧（ＶＤＤ１）が供給された後、第２の電源線２２の電源電圧（ＶＤＤ２）が所定の電圧以上になるまでの間、第２のスイッチ素子２をオフ状態のままとすることができる。そして、第２の電源線２２の電源電圧（ＶＤＤ２）が所定の電圧以上となった後に、第２のスイッチ素子２を介して、第１の電源線２１から第２の電源線２２へ第１の電源電圧（ＶＤＤ１）を印加することができる。
【００４２】
このとき、第２の電源電圧（ＶＤＤ２）がインバータＩＮＶ２のスレッショルド電圧以上となるまで、第１のスイッチ素子１のみで第１の電源線２１と第２の電源線２２とを接続している。ここで、第１の電源線２１と第２の電源線２２との接続は高抵抗での接続であるため突入電流を抑えることができる。また、これに伴い電源ノイズも抑えることができる。更に、第２の電源電圧（ＶＤＤ２）が所定の電圧以上となった後に、第２のスイッチ素子２によって、第１の電源線２１と第２の電源線２２とが接続される。この時、第１の電源線２１と第２の電源線２２との電位差が小さいため、突入電流を小さく抑えることができる。よって、電源ノイズも抑えることができる。
【００４３】
本実施の形態にかかる電源スイッチ回路では、上記動作を実現する回路を、第２の電源線から電源が供給されるインバータ回路ＩＮＶ１と、インバータ回路ＩＮＶ２とを用いて構成することができるので、専用の制御回路を追加する必要がない。このため、チップ面積の増大を抑えることができる。
【００４４】
図４は、本実施の形態にかかる電源スイッチ回路を用いたパワードメインを示す図である。図４に示すように、パワードメインは、第１のスイッチ回路（ＳＷ１）〜第ｎのスイッチ回路（ＳＷｎ）を備える。ドメイン回路要素７は、第２の電源線（ＶＤＤ２）２２と第３の電源線（ＧＮＤ）２３との間に接続されている。
【００４５】
本実施の形態にかかる電源スイッチ回路では、第１のスイッチ回路（ＳＷ１）１１を図２に示した第１のスイッチ回路１１で構成する。そして、第２のスイッチ回路（ＳＷ２）１２を図２に示した第２のスイッチ回路１２で構成する。更に、第３のスイッチ回路（ＳＷ３）１３以降のスイッチ回路は、図２に示した第１のスイッチ回路１１と同様の構成のスイッチ回路で構成してもよく、また図２に示した第２のスイッチ回路１２と同様の構成のスイッチ回路で構成してもよい。すなわち、図４に示したパワードメインでは、図２に示した第１のスイッチ回路１１と同様の構成の回路と、第２のスイッチ回路１２と同様の構成の回路を自由に組み合わせて回路を構成することができる。
【００４６】
以上で説明したように、本実施の形態にかかる発明により、チップ面積を増大させることなく突入電流の発生を抑制することができる電源スイッチ回路を提供することが可能となる。
【００４７】
実施の形態２
次に、本発明の実施の形態２について説明する。図５は、本実施の形態にかかる電源スイッチ回路を示すブロック図である。図５に示す本実施の形態にかかる電源スイッチ回路では、実施の形態１で説明した図２に示した電源スイッチ回路と比べて、第１のスイッチ回路１１の構成が異なる。これ以外は、実施の形態１にかかる電源スイッチ回路と同様であるので重複した説明は省略する。
【００４８】
図５に示す電源スイッチ回路の第１のスイッチ回路１１は、インバータ（第４のインバータ）ＩＮＶ５および第１のスイッチ素子１を備える。
【００４９】
インバータＩＮＶ５は、第１の電源線（ＶＤＤ１）２１および第３の電源線（ＧＮＤ）２３から電源が供給されると共に、第１のイネーブル信号４が入力される。インバータＩＮＶ５は、入力された第１のイネーブル信号４を反転させた信号を第１のスイッチ素子１のゲートへ出力する。また、第１のイネーブル信号４を反転させた信号を第２のイネーブル信号５として第２のスイッチ制御回路１２へ出力する。
【００５０】
第１のスイッチ素子１は、例えばＰチャンネル型トランジスタで構成されている。第１のスイッチ素子１のソースは第１の電源線２１と、ゲートはインバータＩＮＶ５の出力と、ドレインは第２の電源線２２と、それぞれ接続されている。
【００５１】
第１のスイッチ回路１１のインバータＩＮＶ５に、第１のイネーブル信号４としてハイレベルの信号が供給されると、インバータＩＮＶ５はロウレベルの信号を第１のスイッチ素子１のゲートへ供給する。第１のスイッチ素子１のゲートにはロウレベルの信号が供給されているので、第１のスイッチ素子１はオン状態となる。これにより、第１のスイッチ素子１を介して、第１の電源線２１から第２の電源線２２へ第１の電源電圧（ＶＤＤ１）が印加される。
【００５２】
また、インバータＩＮＶ５からは第２のイネーブル信号５としてロウレベルの信号が出力される。第２のスイッチ回路１２のインバータＩＮＶ１に、第２のイネーブル信号５としてロウレベルの信号が供給されると、第２の電源線２２の電源電圧（ＶＤＤ２）が所定の電圧以上となった後に、第２のスイッチ素子２はオン状態となる（詳細については実施の形態１を参照）。これにより、第２のスイッチ素子２を介して、第１の電源線２１から第２の電源線２２へ第１の電源電圧（ＶＤＤ１）が供給されるようになる。
【００５３】
よって、本実施の形態にかかる発明により、チップ面積を増大させることなく突入電流の発生を抑制することができる電源スイッチ回路を提供することが可能となる。特に、本実施の形態にかかる電源スイッチ回路では、第１のスイッチ回路１１の構成をより簡略化することができる。
【００５４】
実施の形態３
次に、本発明の実施の形態３について説明する。図６は、本実施の形態にかかる電源スイッチ回路を示すブロック図である。図６に示す本実施の形態にかかる電源スイッチ回路では、実施の形態１で説明した図２に示した電源スイッチ回路と比べて、第１のスイッチ回路１１の構成が異なる。これ以外は、実施の形態１にかかる電源スイッチ回路と同様であるので重複した説明は省略する。
【００５５】
図６に示す電源スイッチ回路の第１のスイッチ回路１１は、第１のスイッチ素子１のみを備える。第１のスイッチ素子１は、例えばＰチャンネル型トランジスタで構成されている。第１のスイッチ素子１のソースは第１の電源線２１と、ドレインは第２の電源線２２と、接続されている。第１のスイッチ素子１のゲートにはイネーブル信号４が供給される。
【００５６】
第１のスイッチ回路１１に、第１のイネーブル信号４としてロウレベルの信号が供給されると、第１のスイッチ素子１のゲートはロウレベルとなるので、第１のスイッチ素子１はオン状態となる。これにより、第１のスイッチ素子１を介して、第１の電源線２１から第２の電源線２２へ第１の電源電圧（ＶＤＤ１）が印加される。
【００５７】
また、本実施の形態にかかる電源スイッチ回路では、第２のイネーブル信号５として第１のイネーブル信号４と同一の信号が供給される。第２のスイッチ回路１２のインバータＩＮＶ１に、第２のイネーブル信号５としてロウレベルの信号が供給されると、第２の電源線２２の電源電圧（ＶＤＤ２）が所定の電圧以上となった後に、第２のスイッチ素子２はオン状態となる（詳細については実施の形態１を参照）。これにより、第２のスイッチ素子２を介して、第１の電源線２１から第２の電源線２２へ第１の電源電圧（ＶＤＤ１）が印加されるようになる。
【００５８】
よって、本実施の形態にかかる発明により、チップ面積を増大させることなく突入電流の発生を抑制することができる電源スイッチ回路を提供することが可能となる。特に、本実施の形態にかかる電源スイッチ回路では、第１のスイッチ回路１１の構成をより簡略化することができる。
【００５９】
実施の形態４
次に、本発明の実施の形態４について説明する。図７は、本実施の形態にかかる電源スイッチ回路に用いられる第２のスイッチ回路を示す回路図である。本実施の形態にかかる電源スイッチ回路では、実施の形態１乃至３で説明した電源スイッチ回路（図２、図５、および図６参照）と比べて、第２のスイッチ回路１２の構成が異なる。これ以外は、実施の形態１乃至３にかかる電源スイッチ回路と同様であるので重複した説明は省略する。
【００６０】
第２のスイッチ回路１２は、インバータＩＮＶ１、インバータＩＮＶ２、抵抗素子Ｒ１、および第２のスイッチ素子２を備える。ここで、インバータＩＮＶ１、インバータＩＮＶ２、および抵抗素子Ｒ１はスイッチ制御回路３を構成する。
【００６１】
インバータＩＮＶ１は、第２の電源線（ＶＤＤ２）２２および第３の電源線（ＧＮＤ）２３から電源が供給されると共に、第２のイネーブル信号５が入力される。インバータＩＮＶ１は、入力された第２のイネーブル信号５を反転した信号９をインバータＩＮＶ２へ出力する。インバータＩＮＶ２は、第２の電源線（ＶＤＤ２）２２および第３の電源線（ＧＮＤ）２３から電源が供給されると共に、インバータＩＮＶ１からの出力が供給される。インバータＩＮＶ２は、インバータＩＮＶ１からの出力を反転させた制御信号６を第２のスイッチ素子２のゲートへ出力する。ここで、インバータＩＮＶ２の出力はイネーブル信号８として後段のスイッチ回路へ供給される。
【００６２】
抵抗素子Ｒ１は、第１の電源線（ＶＤＤ１）２１と第２のスイッチ素子２のゲートとの間に接続されている。第１のスイッチ素子２は、例えばＰチャンネル型トランジスタで構成されている。第２のスイッチ素子２のソースは第１の電源線２１と、ゲートはインバータＩＮＶ２の出力および抵抗素子Ｒ１の一端と、ドレインは第２の電源線２２と、それぞれ接続されている。
【００６３】
実施の形態１の場合と同様に、第２のスイッチ回路１２のインバータＩＮＶ１に、第２のイネーブル信号５としてロウレベルの信号が供給されると、インバータＩＮＶ１は第２の電源電圧（ＶＤＤ２）をインバータＩＮＶ２へ出力する。
【００６４】
第２の電源電圧（ＶＤＤ２）がインバータＩＮＶ２のスレッショルド電圧よりも低い場合、インバータＩＮＶ２は反転信号を出力しないため、インバータＩＮＶ２からは制御信号６として、第２の電源電圧（ＶＤＤ２）が出力される。この時、インバータＩＮＶ２の出力電圧である第２の電源電圧（ＶＤＤ２）は、第１の電源電圧（ＶＤＤ１）よりも低い。このため、第２のスイッチ素子２の動作が不安定となる。しかし、抵抗素子Ｒ１（例えば高抵抗の抵抗素子）を第１の電源線（ＶＤＤ１）２１と第２のスイッチ素子２のゲートとの間に接続することで、第２のスイッチ素子２のゲート電圧を第１の電源電圧（ＶＤＤ１）に昇圧することができるため、第２のスイッチ素子２を安定してオフ状態とすることができる。
【００６５】
一方、第１のスイッチ素子１を介して、第１の電源線２１から第２の電源線２２へ第１の電源電圧（ＶＤＤ１）が印加され続けると、第２の電源電圧（ＶＤＤ２）は上昇する。そして、第２の電源電圧（ＶＤＤ２）がインバータＩＮＶ２のスレッショルド電圧（インバータＩＮＶ２を反転動作可能な電圧）よりも高くなると、インバータＩＮＶ２からは制御信号６として、第３の電源電圧（ＧＮＤ）、つまりロウレベルの信号が出力される。そして、第２のスイッチ素子２のゲートにはロウレベルの信号（ＧＮＤ）が供給されるので、第２のスイッチ素子２はオン状態となる。これにより、第２のスイッチ素子２を介して、第１の電源線２１から第２の電源線２２へ第１の電源電圧（ＶＤＤ１）が印加されるようになる。
【００６６】
図２に示した実施の形態１にかかる電源スイッチ回路では、第１のスイッチ素子１がオン状態となった後、第２の電源電圧（ＶＤＤ２）は長い時間をかけて上昇する。この際、インバータＩＮＶ２が第１の電源線２１に接続されていると、第１の電源線２１と第３の電源線２３との間に、過渡的に貫通電流が流れる。
【００６７】
しかし、図７に示すように、インバータＩＮＶ２の電源として、第１の電源電圧（ＶＤＤ１）よりも低い第２の電源電圧（ＶＤＤ２）を供給することで、第２の電源電圧（ＶＤＤ２）がインバータＩＮＶ２のスレッショルド電圧に達するまでの間にインバータＩＮＶ２に過渡的に流れる貫通電流を低減することができる。
【００６８】
よって、本実施の形態にかかる電源スイッチ回路により、インバータに過渡的に流れる貫通電流を低減することができ、電源スイッチ回路の消費電力を更に低減することができる。
【００６９】
実施の形態５
次に、本発明の実施の形態５について説明する。図８は、本実施の形態にかかる電源スイッチ回路を用いたパワードメインを示す図である。図８に示すように、パワードメインは、第１のスイッチ回路（ＳＷ１）３１〜第６のスイッチ回路（ＳＷ６）３６を備える。ドメイン回路要素３７、３８は、第２の電源線（ＶＤＤ２）２２と第３の電源線（ＧＮＤ）２３との間に接続されている。
【００７０】
本実施の形態にかかる電源スイッチ回路において、第１のスイッチ回路３１は、図２に示した第１のスイッチ回路１１と同様の回路で構成されている。また、第２のスイッチ回路３２は、図２に示した第２のスイッチ回路１２と同様の回路で構成されている。ここで、本実施の形態では、第２のスイッチ回路３２に用いられているインバータＩＮＶ２のスレッショルド電圧は、第３のスイッチ回路３３が備えるインバータＩＮＶ２のスレッショルド電圧と第３の電源電圧（ＧＮＤ）との間の電圧となるように設定されている。つまり、第２のスイッチ回路３２に用いられているインバータＩＮＶ２は、第３のスイッチ回路３３が備えるインバータＩＮＶ２よりも、インバータＩＮＶ２のスレッショルド電圧が低く設定されている。また、第３のスイッチ回路３３は、図２に示した第２のスイッチ回路１２と同様の回路で構成されている。
【００７１】
第４のスイッチ回路３４〜第６のスイッチ回路３６のそれぞれは、例えば図２に示した第１のスイッチ回路１１と同様の回路で構成する。なお、図８に示した第４のスイッチ回路３４〜第６のスイッチ回路３６は一例であり、図２に示した第２のスイッチ回路１２と同様の構成のスイッチ回路で構成してもよい。また、図２に示した第１のスイッチ回路１１と同様の構成の回路と、図２に示した第２のスイッチ回路１２と同様の構成の回路を自由に組み合わせて構成してもよい。
【００７２】
次に、図８に示す本実施の形態にかかる電源スイッチ回路を用いたパワードメインの動作について説明する。なお、図８に示す電源スイッチ回路を用いたパワードメインの動作については、図２で説明した実施の形態１にかかる電源スイッチ回路の動作と重複する部分があるので、重複した部分の説明については適宜省略する。
【００７３】
図２に示した電源スイッチ回路と同様に、第１のイネーブル信号３９としてロウレベルの信号が第１のスイッチ回路３１に供給されると、第１のスイッチ回路３１が備えるスイッチ素子がオン状態となる。これにより、第１のスイッチ回路３１を介して、第１の電源線２１から第２の電源線２２へ第１の電源電圧（ＶＤＤ１）が印加される。
【００７４】
また、図２に示した電源スイッチ回路と同様に、第１のスイッチ回路３１からは第２のイネーブル信号４０としてロウレベルの信号が出力される。第２のスイッチ回路３２のインバータＩＮＶ１に、第２のイネーブル信号４０としてロウレベルの信号が供給されると、インバータＩＮＶ１は第２の電源電圧（ＶＤＤ２）をインバータＩＮＶ２へ出力する。
【００７５】
ここで、第２のスイッチ回路３２に用いられているインバータＩＮＶ２は、第３のスイッチ回路３３が備えるインバータＩＮＶ２よりも、インバータＩＮＶ２のスレッショルド電圧が低く設定されている。よって、第１のスイッチ回路３１が備えるスイッチ素子がオン状態となり第２の電源電圧（ＶＤＤ２）が徐々に上昇し、当該第２の電源電圧（ＶＤＤ２）が第２のスイッチ回路３２が備えるインバータＩＮＶ２のスレッショルド電圧よりも高くなると、第２のスイッチ回路３２が備えるスイッチ素子がオン状態となる。これにより、第２のスイッチ回路３２を介して、第１の電源線２１から第２の電源線２２へ第１の電源電圧（ＶＤＤ１）が印加される。
【００７６】
すなわち、第２のスイッチ回路３２に用いられているインバータＩＮＶ２は、第３のスイッチ回路３３が備えるインバータＩＮＶ２よりも、インバータＩＮＶ２のスレッショルド電圧が低く設定されているため、第２のスイッチ回路３２は、第３のスイッチ回路３３よりも先に第１の電源線２１から第２の電源線２２へ第１の電源電圧（ＶＤＤ１）を印加する。
【００７７】
この時、第１のスイッチ回路３１および第２のスイッチ回路３２を介して、第１の電源線２１から第２の電源線２２へ第１の電源電圧（ＶＤＤ１）が印加されている。
【００７８】
その後、第２の電源電圧（ＶＤＤ２）が第３のスイッチ回路３３が備えるインバータＩＮＶ２のスレッショルド電圧よりも高くなると、第３のスイッチ回路３３が備えるスイッチ素子２がオン状態となる。これにより、第３のスイッチ回路３３を介して、第１の電源線２１から第２の電源線２２へ第１の電源電圧（ＶＤＤ１）が印加される。
【００７９】
以降、第４のスイッチ回路３４〜第６のスイッチ回路３６についても、図２に示した電源スイッチ回路と同様の動作をする。例えば第４のスイッチ回路３４〜第６のスイッチ回路３６のそれぞれを、図２に示した第１のスイッチ回路１１と同様の回路で構成した場合、第３のスイッチ回路３３からイネーブル信号が出力された後、第４のスイッチ回路３４〜第６のスイッチ回路３６は、順次オン状態となる。
【００８０】
以上で説明したように、本実施の形態にかかる電源スイッチ回路では、第１のスイッチ回路３１がオン状態となった後、第３のスイッチ回路３３がオン状態となる前に、第２のスイッチ回路３２をオン状態とすることができる。これにより、第２のスイッチ回路３２がオン状態となった後に、第１のスイッチ回路３１および第２のスイッチ回路３２を介して、第１の電源線２１から第２の電源線２２へ第１の電源電圧（ＶＤＤ１）を印加することができる。よって、第２の電源電圧の昇圧スピードを実施の形態１の場合よりも速くすることができるので、第３のスイッチ回路３３がオン状態となるまでの時間を短縮することができる。
【００８１】
なお、図８で説明した電源スイッチ回路では、スレッショルド電圧が低いインバータＩＮＶ２を備えるスイッチ回路が一つの場合を例示した。しかし、スレッショルド電圧が低いインバータＩＮＶ２を備えるスイッチ回路は複数備えていてもよい。また、スレッショルド電圧が低く設定されたインバータＩＮＶ２を備えるスイッチ回路が複数ある場合には、各々のインバータＩＮＶ２のスレッショルド電圧が異なるようにしてもよい。
【００８２】
実施の形態６
次に、本発明の実施の形態６について説明する。本実施の形態にかかる電源スイッチ回路は、実施の形態１で説明した第１のスイッチ回路１１の第１のスイッチ素子１と、第２のスイッチ回路１２の第２のスイッチ素子２をＮチャネル型トランジスタで構成している。なお、本実施の形態にかかる電源スイッチ回路についても、実施の形態２乃至５にかかる発明を適用することができる。
【００８３】
図９は、本実施の形態にかかる電源スイッチ回路を示すブロック図である。図９に示す電源スイッチ回路は、第１のスイッチ素子５１、第２のスイッチ素子５２、およびスイッチ制御回路５３を有する。本実施の形態にかかる電源スイッチ回路は、第１の電源線（ＧＮＤ）７１から第２の電源線（ＶＤＤ２）７２へ電源電圧を印加する電源スイッチ回路である。また、ドメイン回路要素５７は、第２の電源線（ＶＤＤ２）７２と第３の電源線（ＶＤＤ１）７３との間に接続されている。
【００８４】
第１のスイッチ素子５１は、第１の電源線７１と第２の電源線７２との間に接続され、第１の電源線７１と第２の電源線７２との接続および非接続を第１のイネーブル信号５４に応じて切り替える。
【００８５】
第２のスイッチ素子５２は、第１の電源線７１と第２の電源線７２との間に接続され、第１の電源線７１と第２の電源線７２との接続および非接続を、スイッチ制御回路５３から出力される制御信号５６に応じて切り替える。
【００８６】
スイッチ制御回路５３は、第２の電源線７２から電源が供給される論理ゲートを少なくとも１つ備え、第２のスイッチ素子５２を制御する。すなわち、スイッチ制御回路５３は、当該スイッチ制御回路５３に供給される第２のイネーブル信号５５及び第２の電源線７２の電圧である第２の電源電圧（ＶＤＤ２）に基づいて第２のスイッチ素子５２を制御する。以下、本実施の形態にかかる電源スイッチ回路の具体的な回路例について説明する。
【００８７】
図１０は、本実施の形態にかかる電源スイッチ回路を示す回路図である。図１０に示す電源スイッチ回路は、第１のスイッチ回路６１と第２のスイッチ回路６２とを備える。
第１のスイッチ回路６１は、インバータ（第５のインバータ）ＩＮＶ１３、インバータ（第６のインバータ）ＩＮＶ１４、および第１のスイッチ素子５１を備える。
【００８８】
インバータＩＮＶ１３は、第１の電源線（ＧＮＤ）７１および第３の電源線（ＶＤＤ１）７３から電源が供給されると共に、第１のイネーブル信号５４が入力される。インバータＩＮＶ１３は、入力された第１のイネーブル信号５４を反転してインバータＩＮＶ１４へ出力する。インバータＩＮＶ１４は、第１の電源線（ＧＮＤ）７１および第３の電源線（ＶＤＤ１）７３から電源が供給されると共に、インバータＩＮＶ１３からの出力が供給される。インバータＩＮＶ１４は、インバータＩＮＶ１３からの出力を反転させた信号を第１のスイッチ素子５１のゲートへ出力する。
【００８９】
ここで、インバータＩＮＶ１４の出力は第２のイネーブル信号５５として第２のスイッチ回路６２へ供給される。なお、図１０に示した回路では、第１のイネーブル信号５４を第２のイネーブル信号５５として第２のスイッチ回路６２へ供給してもよい。
【００９０】
第１のスイッチ素子５１は、例えばＮチャンネル型トランジスタで構成されている。第１のスイッチ素子５１のソースは第１の電源線７１と、ゲートはインバータＩＮＶ１４の出力と、ドレインは第２の電源線７２と、それぞれ接続されている。
【００９１】
第２のスイッチ回路６２は、インバータ（第１のインバータ）ＩＮＶ１１、インバータ（第２のインバータ）ＩＮＶ１２、および第２のスイッチ素子５２を備える。ここで、インバータＩＮＶ１１とインバータＩＮＶ１２はスイッチ制御回路５３を構成する。
【００９２】
インバータＩＮＶ１１は、第２の電源線（ＶＤＤ２）７２および第３の電源線（ＶＤＤ１）７３から電源が供給されると共に、第２イネーブル信号５５が入力される。インバータＩＮＶ１１は、入力された第２のイネーブル信号５５を反転した信号５９をインバータＩＮＶ１２へ出力する。インバータＩＮＶ１２は、第１の電源線（ＧＮＤ）７１および第３の電源線（ＶＤＤ１）７３から電源が供給されると共に、インバータＩＮＶ１１からの出力が供給される。インバータＩＮＶ１２は、インバータＩＮＶ１１からの出力を反転させた制御信号５６を第２のスイッチ素子５２のゲートへ出力する。ここで、インバータＩＮＶ１２の出力はイネーブル信号５８として後段のスイッチ回路６３へ供給される。
【００９３】
第２のスイッチ素子５２は、例えばＮチャンネル型トランジスタで構成されている。第２のスイッチ素子５２のソースは第１の電源線７１と、ゲートはインバータＩＮＶ１２の出力と、ドレインは第２の電源線７２と、それぞれ接続されている。
【００９４】
ドメイン回路要素５７は、第２の電源線（ＶＤＤ２）７２と第３の電源線（ＶＤＤ１）７３との間に接続されている。また、本実施の形態にかかる電源スイッチ回路では、第２のスイッチ回路６２の後段に更に複数のスイッチ回路６３を備えていてもよい。
【００９５】
次に、図１０に示す本実施の形態にかかる電源スイッチ回路の動作について説明する。なお、以下ではスイッチ回路６１およびスイッチ回路６２の動作について説明するが、これよりも多い数のスイッチ回路を備えている場合でも同様の動作となる。
【００９６】
第１のスイッチ回路６１のインバータＩＮＶ１３に、第１のイネーブル信号５４としてロウレベルの信号が供給されると、インバータＩＮＶ１３はハイレベルの信号（ＶＤＤ１）をインバータＩＮＶ１４へ出力する。ここで、ロウレベルの信号とはインバータを反転させることができるレベルの信号であり、インバータのスレッショルド電圧よりも低い電圧の信号である。
【００９７】
インバータＩＮＶ１４にインバータＩＮＶ１３の出力であるハイレベルの信号が供給されると、インバータＩＮＶ１４はロウレベルの信号（ＧＮＤ）を第１のスイッチ素子５１のゲートへ供給する。第１のスイッチ素子５１のゲートにはロウレベルの信号が供給されているので、第１のスイッチ素子５１はオフ状態となる。
【００９８】
また、インバータＩＮＶ１４からは第２のイネーブル信号５５としてロウレベルの信号が出力される。第２のスイッチ回路６２のインバータＩＮＶ１１に、第２のイネーブル信号５５としてロウレベルの信号が供給されると、インバータＩＮＶ１１はハイレベルの信号をインバータＩＮＶ１２へ出力する。
【００９９】
インバータＩＮＶ１２にハイレベルの信号が供給されると、インバータＩＮＶ１２はロウレベルの信号を第２のスイッチ素子５２のゲートへ供給する。第２のスイッチ素子５２のゲートにはロウレベルの信号が供給されているので、第２のスイッチ素子５２はオフ状態となる。
【０１００】
よって、第１のイネーブル信号５４としてロウレベルの信号が供給された場合、第１のスイッチ素子５１および第２のスイッチ５２はオフ状態となるため、第１の電源線７１と第２の電源線７２は接続されない。
【０１０１】
一方、第１のスイッチ回路６１のインバータＩＮＶ１３に、第１のイネーブル信号５４としてハイレベルの信号が供給されると、インバータＩＮＶ１３はロウレベルの信号をインバータＩＮＶ１４へ出力する。ここで、ハイレベルの信号とはインバータを反転させることができるレベルの信号であり、インバータのスレッショルド電圧よりも高い電圧の信号である。
【０１０２】
インバータＩＮＶ１４にインバータＩＮＶ１３の出力であるロウレベルの信号が供給されると、インバータＩＮＶ１４はハイレベルの信号を第１のスイッチ素子５１のゲートへ供給する。第１のスイッチ素子５１のゲートにはハイレベルの信号が供給されているので、第１のスイッチ素子５１はオン状態となる。これにより、第１のスイッチ素子５１を介して、第１の電源線７１から第２の電源線７２へ第１の電源電圧（ＧＮＤ）が印加される。
【０１０３】
また、インバータＩＮＶ１４からは第２のイネーブル信号５５としてハイレベルの信号が出力される。第２のスイッチ回路６２のインバータＩＮＶ１１に、第２のイネーブル信号５５としてハイレベルの信号が供給されると、インバータＩＮＶ１１は第２の電源電圧（ＶＤＤ２）をインバータＩＮＶ１２へ出力する。
【０１０４】
図１１は、本実施の形態にかかる電源スイッチ回路が備えるスイッチ制御回路を示す回路図である。すなわち、図１１に示すように、第２のイネーブル信号５５としてハイレベルの信号が供給されると、インバータＩＮＶ１１が備えるＰチャネル型トランジスタＰＭ２１がオフ状態、Ｎチャネル型トランジスタＮＭ２１がオン状態となる。これにより、インバータＩＮＶ１１から信号５９として第２の電源電圧（ＶＤＤ２）が出力される。
【０１０５】
インバータＩＮＶ１２に信号５９として供給された第２の電源電圧（ＶＤＤ２）は、インバータＩＮＶ１２を構成するＰチャネル型トランジスタＰＭ２２のゲートおよびＮチャネル型トランジスタＮＭ２２のゲートに供給される。ここで、第２の電源電圧（ＶＤＤ２）がインバータＩＮＶ１２のスレッショルド電圧よりも高い場合、すなわち、第２の電源電圧（ＶＤＤ２）がＰチャネル型トランジスタＰＭ２２のスレッショルド電圧よりも高い場合、Ｐチャネル型トランジスタＰＭ２２はオフ状態、Ｎチャネル型トランジスタＮＭ２２はオン状態のままとなる。このため、インバータＩＮＶ１２からは制御信号５６として、第１の電源電圧（ＧＮＤ）、つまりロウレベルの信号が出力される。そして、第２のスイッチ素子５２のゲートにはロウレベルの信号（ＧＮＤ）が供給されるので、第２のスイッチ素子５２はオフ状態のままとなる。
【０１０６】
一方、第１のスイッチ素子５１を介して、第１の電源線７１から第２の電源線７２へ第１の電源電圧（ＧＮＤ）が印加され続けると、第２の電源電圧（ＶＤＤ２）は下降する。そして、第２の電源電圧（ＶＤＤ２）がインバータＩＮＶ１２のスレッショルド電圧（インバータＩＮＶ１２を反転動作可能な電圧）よりも低くなると、すなわち、第２の電源電圧（ＶＤＤ２）がＰチャネル型トランジスタＰＭ２２のスレッショルド電圧よりも低くなると、Ｐチャネル型トランジスタＰＭ２２はオン状態、Ｎチャネル型トランジスタＮＭ２２はオフ状態となる。この時、インバータＩＮＶ１２からは制御信号５６として、第３の電源電圧（ＶＤＤ１）、つまりハイレベルの信号が出力される。そして、第２のスイッチ素子５２のゲートにはハイレベルの信号（ＶＤＤ１）が供給されるので、第２のスイッチ素子５２はオン状態となる。これにより、第２のスイッチ素子５２を介して、第１の電源線７１から第２の電源線７２へ第１の電源電圧（ＧＮＤ）が印加されるようになる。
【０１０７】
このように、本実施の形態にかかる電源スイッチ回路では、第１のスイッチ素子５１がオン状態となり、第１のスイッチ素子５１を介して、第１の電源線７１から第２の電源線７２へ第１の電源電圧（ＧＮＤ）が印加された後、第２の電源線７２の電源電圧（ＶＤＤ２）が所定の電圧以下になるまでの間、第２のスイッチ素子５２をオフ状態のままとすることができる。そして、第２の電源電圧（ＶＤＤ２）が所定の電圧以下となった後に、第２のスイッチ素子５２を介して、第１の電源線７１から第２の電源線７２へ第１の電源電圧（ＧＮＤ）を印加することができる。
【０１０８】
このとき、第２の電源電圧（ＶＤＤ２）がインバータＩＮＶ１２のスレッショルド電圧以下となるまで、第１のスイッチ素子５１のみで第１の電源線７１と第２の電源線７２とを接続している。このため、第１の電源線７１と第２の電源線７２との接続が高抵抗での接続となり突入電流を抑えることができる。また、これに伴い電源ノイズも抑えることができる。更に、第２の電源電圧（ＶＤＤ２）が所定の電圧以下となった後に、第２のスイッチ素子５２によって、第１の電源線７１と第２の電源線７２とが接続される。この時、第１の電源線７１と第２の電源線７２との電位差が小さいため、突入電流を小さく抑えることができる。よって、電源ノイズも抑えることができる。
【０１０９】
本実施の形態にかかる電源スイッチ回路では、上記動作を実現する回路を、第２の電源線から電源が供給されるインバータ回路ＩＮＶ１１と、インバータ回路ＩＮＶ１２とを用いて構成することができるので、専用の制御回路を追加する必要がない。このため、チップ面積が増大することがない。
【０１１０】
図１２は、本実施の形態にかかる電源スイッチ回路を用いたパワードメインを示す図である。図１２に示すように、パワードメインは、第１のスイッチ回路（ＳＷ１）〜第ｎのスイッチ回路（ＳＷｎ）を備える。ドメイン回路要素５７は、第２の電源線（ＶＤＤ２）７２と第３の電源線（ＶＤＤ１）７３との間に接続されている。
【０１１１】
本実施の形態にかかる電源スイッチ回路では、第１のスイッチ回路（ＳＷ１）６１を図１０に示した第１のスイッチ回路６１で構成する。そして、第２のスイッチ回路（ＳＷ２）６２を図１０に示した第２のスイッチ回路６２で構成する。更に、第３のスイッチ回路（ＳＷ３）６３以降のスイッチ回路は、図１０に示した第１のスイッチ回路６１と同様の構成のスイッチ回路で構成してもよく、また図１０に示した第２のスイッチ回路６２と同様の構成のスイッチ回路で構成してもよい。すなわち、図１２に示したパワードメインでは、図１０に示した第１のスイッチ回路６１と同様の構成の回路と、第２のスイッチ回路６２と同様の構成の回路を自由に組み合わせて回路を構成することができる。
【０１１２】
以上で説明したように、本実施の形態にかかる発明により、チップ面積を増大させることなく突入電流の発生を抑制することができる電源スイッチ回路を提供することが可能となる。
【０１１３】
以上、本発明を上記実施形態に即して説明したが、上記実施形態の構成にのみ限定されるものではなく、本願特許請求の範囲の請求項の発明の範囲内で当業者であればなし得る各種変形、修正、組み合わせを含むことは勿論である。
【符号の説明】
【０１１４】
１  第１のスイッチ素子
２  第２のスイッチ素子
３  スイッチ制御回路
４  第１のイネーブル信号
５  第２のイネーブル信号
６  制御信号
７  ドメイン回路要素
１１  第１のスイッチ回路
１２  第２のスイッチ回路
２１  第１の電源線
２２  第２の電源線
２３  第３の電源線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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