(57)【特許請求の範囲】
【請求項１】
基板の上に形成され、第１のソース／ドレイン領域及び第２のソース／ドレイン領域を有する第１のトランジスタと、
前記基板の上に形成され、第３のソース／ドレイン領域及び第４のソース／ドレイン領域を有する第２のトランジスタと、
前記基板の上に前記第１のトランジスタ及び第２のトランジスタを覆うように形成された層間絶縁膜と、
前記層間絶縁膜の上に形成され、前記第１のソース／ドレイン領域と接続された平面方形状の第１のバスと、
前記層間絶縁膜の上に前記第１のバスと間隔をおいて形成され、前記第３のソース／ドレイン領域と接続された平面方形状の第２のバスと、
前記第１のバスと前記第２のバスとの間に形成され、前記第１のバスと前記第２のバスとを接続するバス間配線と、
第１のバスの上に設けられ、ワイヤが接続される第１のコンタクトパッドと、
第２のバスの上に設けられ、ワイヤが接続される第２のコンタクトパッドとを備え、
前記バス間配線は、前記第１のバスにおける前記第２のバスと対向する辺の一部及び前記第２のバスにおける前記第１のバスと対向する辺の一部と接続され、
前記第１のコンタクトパッドは、前記第１のバスの一部と接続され、
前記第２のコンタクトパッドは、前記第２のバスの一部と接続され、
前記第１のバスにおける前記第２のバスと対向する辺の両端部及び前記第２のバスにおける前記第１のバスと対向する辺の両端部は、前記バス間配線と接していないことを特徴とする半導体装置。
【請求項２】
前記バス間配線は、前記第１のバスと前記第２のバスとの間を接続する複数の導体部を有し、
前記導体部同士は、互いに間隔をおいて形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１のバスにおける前記第１のコンタクトパッドが接続されている位置と前記第２のバスにおける前記第２のコンタクトパッドが接続されている位置とを結ぶ直線上には、前記導体部同士を分離する開口部が設けられていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記層間絶縁膜の上に形成され、前記第２のソース／ドレイン領域と接続された第３のバスと、
前記層間絶縁膜の上に形成され、前記第４のソース／ドレイン領域と接続された第４のバスとをさらに備え、
前記第３のバスは、前記第１のバスを挟んで前記第２のバスと反対側に形成され、
前記第４のバスは、前記第２のバスを挟んで前記第１のバスと反対側に形成されていることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記第１のバス及び前記第３のバスは前記基板における前記第１のトランジスタが形成された領域の直上に形成され、
前記第２のバス及び前記第４のバスは前記基板における前記第２のトランジスタが形成された領域の直上に形成されていることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第１のトランジスタの直上に形成された、第１の下部ソース／ドレインライン及び第２の下部ソース／ドレインライン並びに第１の上部ソース／ドレインライン及び第２の上部ソース／ドレインラインと、
前記第２のトランジスタの直上に形成された、第３の下部ソース／ドレインライン及び第４の下部ソース／ドレインライン並びに第３の上部ソース／ドレインライン及び第４の上部ソース／ドレインラインとをさらに備え、
前記第１の下部ソース／ドレインライン及び第２の下部ソース／ドレインラインは、互いに並行で且つ交互に形成され、
前記第３の下部ソース／ドレインライン及び第４の下部ソース／ドレインラインは、互いに並行で且つ交互に形成され、
前記第１の上部ソース／ドレインライン及び第２の上部ソース／ドレインラインは、前記第１の下部ソース／ドレインライン及び第２の下部ソース／ドレインラインと前記第１のバス及び第３のバスとの間に、互いに並行で且つ交互に形成され、
前記第３の上部ソース／ドレインライン及び第４の上部ソース／ドレインラインは、前記第３の下部ソース／ドレインライン及び第４の下部ソース／ドレインラインと前記第２のバス及び第４のバスとの間に、互いに並行で且つ交互に形成され、
前記第１の下部ソース／ドレインライン、第２の下部ソース／ドレインライン、第３の下部ソース／ドレインライン及び第４の下部ソース／ドレインラインと、前記第１の上部ソース／ドレインライン、第２の上部ソース／ドレインライン、第３の上部ソース／ドレインライン及び第４の上部ソース／ドレインラインとは、互いに交差する方向に延び、
前記第１の下部ソース／ドレインライン、第２の下部ソース／ドレインライン、第３の下部ソース／ドレインライン及び第４の下部ソース／ドレインラインはそれぞれ、コンタクトを介して、前記第１のソース／ドレイン領域、第２のソース／ドレイン領域、第３のソース／ドレイン領域及び第４のソース／ドレイン領域と接続され、
前記第１の上部ソース／ドレインライン、第２の上部ソース／ドレインライン、第３の上部ソース／ドレインライン及び第４の上部ソース／ドレインラインはそれぞれ、第１のビアを介して前記第１の下部ソース／ドレインライン、第２の下部ソース／ドレインライン、第３の下部ソース／ドレインライン及び第４の下部ソース／ドレインラインと接続され、第２のビアを介して前記第１のバス、第３のバス、第２のバス及び第４のバスと接続されていることを特徴とする請求項４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特にパワー半導体装置に関する。
【背景技術】
【０００２】
近年、情報技術の広がりと共に、コンピュータ、情報記憶装置、携帯電話及び携帯カメラ等の電子機器の高速化及び低消費電力化が強く求められている。これらの電子機器の性能に大きく影響を与えるものとして、電源、モータドライバ及びオーディオアンプ等の基幹の半導体電子部品があり、これらの半導体電子部品の性能に大きく影響を与えるものとして、パワーデバイスを内蔵したパワー半導体装置がある。このため、パワー半導体装置に対する高速化及び低消費電力化の要求は特に強い。
【０００３】
パワー半導体装置を構成するパワートランジスタは、一般的にセルと呼ばれるトランジスタを並列に接続した構成が採用されている。この場合、各セルのソース同士及びドレイン同士はそれぞれ、バスと呼ばれる層間配線により相互に接続されている。バスはコンタクトパッドと接続されており、コンタクトパッドはワイヤを介してリード等の外部接続端子と接続される。
【０００４】
半導体装置の外部からトランジスタへと電流を供給する場合、バス内を電流が均一に流れ各セルに均等に電流を供給できることが理想である。しかし、バスにはわずかな抵抗があり、この抵抗の影響はパワー半導体装置の高速化と共に大きくなり、バス内に電流が流れやすい部分と流れにくい部分とができてしまう。このため、電流集中によるエレクトロマイグレーションによりバスが破損したり、一部のセルに電流が集中してダメージが生じたりするという現象が生じやすくなり、信頼性が低下する。
【０００５】
これを防ぐために、バスに複数のコンタクトパッドを接続したり、バスを複数の領域に分割したりすることが検討されている（例えば、特許文献１及び２を参照。）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００２−１６４４３７号公報
【特許文献２】特開２００８−１４０９７０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
一方、パワー半導体装置においては、ＮチャネルＭＯＳ（金属酸化膜半導体）トランジスタのドレインとＰチャネルＭＯＳトランジスタのドレインとが接続された相補ＭＯＳ（ＣＭＯＳ）インバータ回路、２つのＭＯＳトランジスタのソースとドレインとを相互に接続したプッシュプル増幅回路、２つのＭＯＳトランジスタのソース同士又はドレイン同士を相互に接続した差動増幅回路等が多用される。２つのパワートランジスタのソースとドレイン、ソース同士又はドレイン同士を接続する場合には、２つのトランジスタを隣接して配置し、２つのトランジスタに跨る共通のバスを形成することが好ましい。このようにすれば最小のスペースで２つのパワートランジスタ同士を接続できる。しかし、２つのトランジスタに跨る共通のバスは、通常のバスよりも大きくなる。このため、バス内の電流の不均一性は通常のバスよりも大きな問題となる。また、動作時に２つのトランジスタに完全に同じように電流が流れるわけではない。このため、バス内の電流経路はより複雑になり電流集中の問題はより大きくなる。
【０００８】
また、バスは金属膜であるため、２つのトランジスタに跨る大きなバスを形成すると、バス自体及びバスの下側の層間絶縁膜等に加わる応力が大きくなる。このため、機械的なストレスによりバスが破断したり、層間絶縁膜にクラックが生じたりしやすくなるという問題も生じる。
【０００９】
本発明は、前記の問題を解決し、隣接する２つのトランジスタ同士が接続された構成を有し、省スペースと電流集中による信頼性の低下の抑制とを両立させた半導体装置を実現できるようにすることを目的とする。
【課題を解決するための手段】
【００１０】
具体的に、本発明に係る半導体装置は、基板の上に形成され、第１のソース／ドレイン領域及び第２のソース／ドレイン領域を有する第１のトランジスタと、基板の上に形成され、第３のソース／ドレイン領域及び第４のソース／ドレイン領域を有する第２のトランジスタと、基板の上に第１のトランジスタ及び第２のトランジスタを覆うように形成された層間絶縁膜と、層間絶縁膜の上に形成され、第１のソース／ドレイン領域と接続された平面方形状の第１のバスと、層間絶縁膜の上に第１のバスと間隔をおいて形成され、第３のソース／ドレイン領域と接続された平面方形状の第２のバスと、第１のバスと第２のバスとの間に形成され、第１のバスと第２のバスとを接続するバス間配線と、第１のバスの上に設けられ、ワイヤが接続される第１のコンタクトパッドと、第２のバスの上に設けられ、ワイヤが接続される第２のコンタクトパッドとを備え、バス間配線は、第１のバスにおける第２のバスと対向する辺の一部及び第２のバスにおける第１のバスと対向する辺の一部と接続され、第１のコンタクトパッドは、第１のバスの一部と接続され、第２のコンタクトパッドは、第２のバスの一部と接続されている。
【００１１】
本発明の半導体装置は、第１のバスと第２のバスとの間に形成され、第１のバスと第２のバスとを接続するバス間配線を有し、バス間配線は第１のバスにおける第２のバスと対向する辺の一部及び第２のバスにおける第１のバスと対向する辺の一部と接続されている。このため、第１のバスと第２のバスとの間の電流経路が制限され、第１のバス及び第２のバスに電流集中が生じにくい。このため、エレクトロマイグレーションによるバスの破損が生じにくい。また、大きなバスを形成する必要がないため、機械的ストレスが生じにくく、バスの機械的な破損も生じにくい。
【００１２】
本発明の半導体装置において、第１のバスにおける第２のバスと対向する辺の両端部及び第２のバスにおける第１のバスと対向する辺の両端部がバス間配線と接していない構成とすればよい。また、バス間配線は、第１のバスと第２のバスとの間を接続する複数の導体部を有し、導体部同士は互いに間隔をおいて形成されている構成としてもよい。この場合において、第１のバスにおける第１のコンタクトパッドが接続されている位置と第２のバスにおける第２のコンタクトパッドが接続されている位置とを結ぶ直線上には、導体部同士を分離する開口部が設けられていてもよい。
【００１３】
本発明の半導体装置は、層間絶縁膜の上に形成され、第２のソース／ドレイン領域と接続された第３のバスと、層間絶縁膜の上に形成され、第４のソース／ドレイン領域と接続された第４のバスとをさらに備え、第３のバスは、第１のバスを挟んで第２のバスと反対側に形成され、第４のバスは、第２のバスを挟んで第１のバスと反対側に形成されていてもよい。
【００１４】
本発明の半導体装置において、第１のバス及び第３のバスは基板における第１のトランジスタが形成された領域の直上に形成され、第２のバス及び第４のバスは基板における第２のトランジスタが形成された領域の直上に形成されている構成とすればよい。
【００１５】
本発明の半導体装置は、第１のトランジスタの直上に形成された、第１の下部ソース／ドレインライン及び第２の下部ソース／ドレインライン並びに第１の上部ソース／ドレインライン及び第２の上部ソース／ドレインラインと、第２のトランジスタの直上に形成された、第３の下部ソース／ドレインライン及び第４の下部ソース／ドレインライン並びに第３の上部ソース／ドレインライン及び第４の上部ソース／ドレインラインとをさらに備え、第１の下部ソース／ドレインライン及び第２の下部ソース／ドレインラインは、互いに並行で且つ交互に形成され、第３の下部ソース／ドレインライン及び第４の下部ソース／ドレインラインは、互いに並行で且つ交互に形成され、第１の上部ソース／ドレインライン及び第２の上部ソース／ドレインラインは、第１の下部ソース／ドレインライン及び第２の下部ソース／ドレインラインと第１のバス及び第３のバスとの間に、互いに並行で且つ交互に形成され、第３の上部ソース／ドレインライン及び第４の上部ソース／ドレインラインは、第３の下部ソース／ドレインライン及び第４の下部ソース／ドレインラインと第２のバス及び第４のバスとの間に、互いに並行で且つ交互に形成され、第１の下部ソース／ドレインライン、第２の下部ソース／ドレインライン、第３の下部ソース／ドレインライン及び第４の下部ソース／ドレインラインと、第１の上部ソース／ドレインライン、第２の上部ソース／ドレインライン、第３の上部ソース／ドレインライン及び第４の上部ソース／ドレインラインとは、互いに交差する方向に延び、第１の下部ソース／ドレインライン、第２の下部ソース／ドレインライン、第３の下部ソース／ドレインライン及び第４の下部ソース／ドレインラインはそれぞれ、コンタクトを介して、第１のソース／ドレイン領域、第２のソース／ドレイン領域、第３のソース／ドレイン領域及び第４のソース／ドレイン領域と接続され、第１の上部ソース／ドレインライン、第２の上部ソース／ドレインライン、第３の上部ソース／ドレインライン及び第４の上部ソース／ドレインラインはそれぞれ、第１のビアを介して第１の下部ソース／ドレインライン、第２の下部ソース／ドレインライン、第３の下部ソース／ドレインライン及び第４の下部ソース／ドレインラインと接続され、第２のビアを介して第１のバス、第３のバス、第２のバス及び第４のバスと接続されている構成とすればよい。
【発明の効果】
【００１６】
本発明に係る半導体装置によれば、隣接する２つのトランジスタ同士が接続された半導体装置において、省スペースと電流集中による信頼性の低下の抑制とを両立させることが可能となる。
【図面の簡単な説明】
【００１７】
【図１】一実施形態に係る半導体装置を示す平面図である。
【図２】図１のII−II線における断面図である。
【図３】一実施形態に係る半導体装置におけるソース／ドレインラインの配置を示す平面図である。
【図４】一実施形態に係る半導体装置の変形例を示す平面図である。
【図５】一実施形態に係る半導体装置の変形例を示す平面図である。
【図６】一実施形態に係る半導体装置の変形例を示す平面図である。
【図７】一実施形態に係る半導体装置の変形例を示す平面図である。
【図８】一実施形態に係る半導体装置の変形例を示す平面図である。
【図９】一実施形態に係る半導体装置の変形例を示す平面図である。
【発明を実施するための形態】
【００１８】
図１に示すように、一実施形態に係る半導体装置は、半導体チップ１００の基板の上に層間絶縁膜を介して形成された第１のバス１１１と、第１のバス１１１と互いに間隔をおいて形成された第２のバス１１２とを有している。第１のバス１１１と第２のバス１１２との間には、第１のバス１１１と第２のバス１１２とを接続するバス間配線１２１が形成されている。第１のバス１１１及び第２のバス１１２は、平面方形状の金属層でありそれぞれ一の辺を互いに対向させて配置されている。バス間配線１２１は、第１のバス１１１における第２のバス１１２と対向する辺及び第２のバス１１２における第１のバス１１１と対向する辺と接している。第１のバス１１１とバス間配線１２１とが接している部分の長さは、第１のバス１１１における第２のバス１１２と対向する辺の長さよりも短く、第２のバス１１２とバス間配線１２１とが接している部分の長さは、第２のバス１１２における第１のバス１１１と対向する辺の長さよりも短い。図１において、バス間配線１２１は、第１のバス１１１及び第２のバス１１２の中央部と接しており、第１のバス１１１及び第２のバス１１２の両端部には接していない。
【００１９】
第１のバス１１１の第２のバス１１２と反対側には第３のバス１１３が形成されている。第２のバス１１２の第１のバス１１１と反対側には第４のバス１１４が形成されている。第１のバス１１１、第２のバス１１２、第３のバス１１３及び第４のバス１１４の上にはそれぞれ、ワイヤがボンディングされる第１のコンタクトパッド１３１、第２のコンタクトパッド１３２、第３のコンタクトパッド１３３及び第４のコンタクトパッド１３４が形成されている。第１のコンタクトパッド１３１及び第２のコンタクトパッド１３２は、ワイヤ２１１により第１のインナーリード２０１と接続されている。第３のコンタクトパッド１３３は、第２のインナーリード２０２とワイヤ２１１により接続されている。第４のコンタクトパッド１３４は、第３のインナーリード２０３とワイヤ２１１により接続されている。
【００２０】
基板における第１のバス１１１及び第３のバス１１３の下には、第１のトランジスタ１０１が形成され、第２のバス１１２及び第４のバス１１４の下には、第２のトランジスタ１０２が形成されている。第１のトランジスタ１０１は第１のソース／ドレイン領域と第２のソース／ドレイン領域とを有し、第１のバス１１１は第１のソース／ドレイン領域と接続され、第３のバス１１３は第２のソース／ドレイン領域と接続されている。第２のトランジスタ１０２は第３のソース／ドレイン領域と第４のソース／ドレイン領域とを有し、第２のバス１１２は第３のソース／ドレイン領域と接続され、第４のバス１１４は第４のソース／ドレイン領域と接続されている。なお、第１のソース／ドレイン領域及び第２のソース／ドレイン領域の一方が、第１のトランジスタ１０１のソース領域である場合、他方は第１のトランジスタ１０１のドレイン領域となる。第３のソース／ドレイン領域及び第４のソース／ドレイン領域の一方が、第２のトランジスタ１０２のソース領域である場合、他方は第２のトランジスタ１０２のドレイン領域となる。
【００２１】
第１のトランジスタ１０１及び第２のトランジスタ１０２の具体的な構成について図２を参照して説明する。図２は、図１のII−II線における断面構成を示している。図２に示すように、ｐ型のシリコンからなる基板３１１の第１の領域３１１Ａには複数の第１のセルからなる第１のトランジスタ１０１が形成されており、第１の領域３１１Ａと素子分離領域３１２により分離された第２の領域３１１Ｂには複数の第２のセルからなる第２のトランジスタ１０２が形成されている。
【００２２】
第１の領域３１１Ａには、第１の埋め込み領域３１３Ａ、第１のウェル領域３１５Ａ、第１のソース／ドレイン領域３１７Ａ、第２のソース／ドレイン領域３１８Ａ、第１のゲート絶縁膜３３１Ａ及び第１のゲート電極３３２Ａが形成されている。第２の領域３１１Ｂには、第２の埋め込み領域３１３Ｂ、第２のウェル領域３１５Ｂ、第３のソース／ドレイン領域３１７Ｂ、第４のソース／ドレイン領域３１８Ｂ、第２のゲート絶縁膜３３１Ｂ及び第２のゲート電極３３２Ｂが形成されている。第１のゲート電極３３２Ａ及び第２のゲート電極３３２Ｂは、例えばポリシリコンゲートである。第１のソース／ドレイン領域３１７Ａ及び第２のソース／ドレイン領域３１８Ａは、第１のウェル領域３１５Ａと反対の導電型を有する不純物拡散層であり、第３のソース／ドレイン領域３１７Ｂ及び第４のソース／ドレイン領域３１８Ｂは、第２のウェル領域３１５Ｂと反対の導電型を有する不純物拡散層である。第１のゲート電極３３２Ａ、第１のソース／ドレイン領域３１７Ａ及び第２のソース／ドレイン領域３１８Ａは第１のセルを構成し、第２のゲート電極３３２Ｂ、第３のソース／ドレイン領域３１７Ｂ及び第４のソース／ドレイン領域３１８Ｂは第２のセルを構成する。
【００２３】
基板３１１の上には、第１のゲート電極３３２Ａ及び第２のゲート電極３３２Ｂを覆うように第１の層間絶縁膜３４１が形成されている。第１の層間絶縁膜３４１の上には、第１の下部ソース／ドレインライン３２１、第２の下部ソース／ドレインライン３２２、第３の下部ソース／ドレインライン３２３及び第４の下部ソース／ドレインライン３２４が形成されている。第１の下部ソース／ドレインライン３２１、第２の下部ソース／ドレインライン３２２、第３の下部ソース／ドレインライン３２３及び第４の下部ソース／ドレインライン３２４は金属層からなる。第１の下部ソース／ドレインライン３２１及び第２の下部ソース／ドレインライン３２２は、第１のトランジスタ１０１の第１のソース／ドレイン領域３１７Ａ及び第２のソース／ドレイン領域３１８Ａとコンタクト３５１によりそれぞれ接続されている。第３の下部ソース／ドレインライン３２３及び第４の下部ソース／ドレインライン３２４は、第２のトランジスタ１０２の第３のソース／ドレイン領域３１７Ｂ及び第４のソース／ドレイン領域３１８Ｂとコンタクト３５１によりそれぞれ接続されている。
【００２４】
第１の層間絶縁膜３４１の上には、第１の下部ソース／ドレインライン３２１〜第４の下部ソース／ドレインライン３２４を覆うように第２の層間絶縁膜３４２が形成されている。第１の領域３１１Ａにおいて第２の層間絶縁膜３４２の上には金属層からなる第１の上部ソース／ドレインライン３２５が形成されており、第１の上部ソース／ドレインライン３２５は、ビア３５２により第１の下部ソース／ドレインライン３２１と接続されている。第２の領域３１１Ｂにおいて第２の層間絶縁膜３４２の上には金属層からなる第３の上部ソース／ドレインライン３２７が形成されており、第３の上部ソース／ドレインライン３２７は、ビア３５２により第３の下部ソース／ドレインライン３２３と接続されている。
【００２５】
図３は、第１のトランジスタ１０１及び第２のトランジスタ１０２が形成された領域の平面構成を示している。図３において第１のバス１１１〜第４のバス１１４が形成された層よりも下側の層だけを示している。図３に示すように、第１の上部ソース／ドレインライン３２５は第１の下部ソース／ドレインライン３２１及び第２の下部ソース／ドレインライン３２２と直交する方向に複数形成されている。第１の上部ソース／ドレインライン３２５の間には、第２の上部ソース／ドレインライン３２６が形成されており、第２の上部ソース／ドレインライン３２６は、ビア３５２により第２の下部ソース／ドレインライン３２２と接続されている。第３の上部ソース／ドレインライン３２７は第３の下部ソース／ドレインライン３２３及び第４の下部ソース／ドレインライン３２４と直交する方向に複数形成されている。第３の上部ソース／ドレインライン３２７の間には、第４の上部ソース／ドレインライン３２８が形成されており、第４の上部ソース／ドレインライン３２８は、ビア３５２により第４の下部ソース／ドレインライン３２４と接続されている。
【００２６】
第２の層間絶縁膜３４２の上には、第１の上部ソース／ドレインライン３２５〜第４の上部ソース／ドレインライン３２８を覆うように第３の層間絶縁膜３４３が形成されている。第３の層間絶縁膜３４３の上には、金属層である第１のバス１１１、第２のバス１１２、第３のバス１１３及び第４のバス１１４が形成されている。第１のバス１１１と第１の上部ソース／ドレインライン３２５とはビア３５３により接続され、第３のバス１１３と第２の上部ソース／ドレインライン３２６とはビア３５３により接続されている。第２のバス１１２と第３の上部ソース／ドレインライン３２７とはビア３５３により接続され、第４のバス１１４と第４の上部ソース／ドレインライン３２８とはビア３５３により接続されている。第１のバス１１１と第２のバス１１２との間には第１のバス１１１及び第２のバス１１２と接続された金属層であるバス間配線１２１が形成されている。
【００２７】
第３の層間絶縁膜３４３の上には、第１のバス１１１〜第４のバス１１４及びバス間配線１２１を覆うように、第４の層間絶縁膜３４４が形成されている。第４の層間絶縁膜３４４には、開口部が形成されており、第１のバス１１１の開口部から露出した部分が第１のコンタクトパッド１３１となり、第２のバス１１２の開口部から露出した部分が第１のコンタクトパッド１３２となり、第３のバス１１３の開口部から露出した部分が第３のコンタクトパッド１３３となり、第４のバス１１４の開口部から露出した部分が第４のコンタクトパッド１３４となっている。第１のコンタクトパッド１３１〜第４のコンタクトパッド１３４には、それぞれボール２１２を介在させてワイヤ２１１が接続されている。
【００２８】
第１のソース／ドレイン領域３１７Ａは、第１の下部ソース／ドレインライン３２１、第１の上部ソース／ドレインライン３２５及び第１のバス１１１により互いに並列に接続され、第２のソース／ドレイン領域３１８Ａは、第２の下部ソース／ドレインライン３２２、第２の上部ソース／ドレインライン３２６及び第３のバス１１３により互いに並列に接続されている。第３のソース／ドレイン領域３１７Ｂは、第３の下部ソース／ドレインライン３２３、第３の上部ソース／ドレインライン３２７及び第２のバス１１２により互いに並列に接続され、第４のソース／ドレイン領域３１８Ｂは、第４の下部ソース／ドレインライン３２４、第４の上部ソース／ドレインライン３２８及び第４のバス１１４により互いに並列に接続されている。また、図示していないが、第１のゲート電極３３２Ａは互いに並列に接続され、第２のゲート電極３３２Ｂは互いに並列に接続されている。
【００２９】
本実施形態の半導体装置は、基板３１１における第１のトランジスタ１０１が形成された第１の領域３１１Ａと、第１のコンタクトパッド１３１及び第３のコンタクトパッド１３３との間には、金属層である下部ソース／ドレインライン、上部ソース／ドレインライン及びバスが形成されている。また、これらの金属層の間には、複数のビアが形成されている。さらに、下部ソース／ドレインラインと上部ソース／ドレインラインとは互いに交差する方向に延びている。このため、第１のコンタクトパッド１３１及び第３のコンタクトパッド１３３の直下において、層間絶縁膜はこれらの金属層とビアとにより補強されており、ワイヤをボンディングする際の衝撃及びプローブによる検査を行う際の衝撃により第１のトランジスタ１０１にダメージが生じることを抑えることができる。第２のトランジスタ１０２においても同様である。
【００３０】
以下に、本実施形態の半導体装置の電流経路について説明する。第１のコンタクトパッド１３１と接続されたワイヤ２１１を介して供給された電流は、第１のバス１１１内を伝わり、ビア３５３を介して第１の上部ソース／ドレインライン３２５へと流れる。さらに第１の上部ソース／ドレインライン３２５からビア３５２を介して第１の下部ソース／ドレインライン３２１へと流れ、コンタクト３５１を介して第１のソース／ドレイン領域３１７Ａへと伝わる。一方、バス間配線１２１を介して第２のバス１１２へも電流が流れる。第２のバス１１２へ流れた電流は、第２のバスと接続されたビア３５３、第３の上部ソース／ドレインライン３２７、ビア３５２、第３の下部ソース／ドレインライン３２３、コンタクト３５１を介して、第２のトランジスタ１０２の第３のソース／ドレイン領域３１７Ｂへと伝わる。
【００３１】
スイッチング動作等において第１のトランジスタ１０１が停止し、第２のトランジスタ１０２が作動している場合には、電流は専ら第３のソース／ドレイン領域３１７Ｂへと流れる。この場合に、第１のコンタクトパッド１３１から第２のバス１１２へ均一に電流が流れることが理想である。しかし、第１のバス１１１と第２のバス１１２とを一体とした大きな共通バスを形成した場合には、共通バスの第１のトランジスタ側に形成した第１のコンタクトパッド１３１から、第２のトランジスタ１０２側に均一に電流が流れず、電流集中が生じる。
【００３２】
第１のバス１１１と第２のバス１１２との間の電流集中の発生を避けるために、バス間配線１２１を設けず、第１のバス１１１と第２のバス１１２とが第１のインナーリード２０１によってのみ接続されている構成とすることが考えられる。しかしこの場合には、第１のソース／ドレイン領域３１７Ａと第３のソース／ドレイン領域３１７Ｂのそれぞれの抵抗が大きくなるため好ましくない。
【００３３】
一方、本実施形態の半導体装置は、互いに独立した第１のバス１１１と第２のバス１１２とが第１のバス１１１及び第２のバス１１２よりも幅が狭いバス間配線１２１により接続されている。このため、第１のコンタクトパッド１３１から第２のバス１１２への電流経路はバス間配線１２１により限定され、第２のバス１１２に電流が均一に流れやすくなる。第２のトランジスタ１０２が停止し、第１のトランジスタ１０１が作動している場合には、逆に第２のコンタクトパッド１３２から第１のバス１１１に電流が均一に流れやすくなる。また、第１のトランジスタ１０１及び第２のトランジスタ１０２の両方が作動している場合にも、電流の流れを均一化できる。
【００３４】
また、第１のバス１１１と第２のバス１１２とを一体に形成する場合に比べて、半分程度の大きさの金属層を形成すればよい。このため、金属層に加わる応力及び金属層から層間絶縁膜に加わる応力を低減することができ、機械的ストレスによる金属層の破断等が生じにくくなるという効果も得られる。また、金属層の面積が小さくて済むことにより、耐腐食性も向上する。さらに、静電気放電に対する耐性も向上する。
【００３５】
本実施形態の半導体装置において、第１のバス１１１と第２のバス１１２との間の電流集中を避けることができるため、第１のバス１１１及び第２のバス１１２に複数のワイヤ２１１を接続する必要がない。このため、バス及びコンタクトパッドのレイアウトの自由度が向上する。また、リードフレーム側の設計の自由度も向上する。
【００３６】
本実施形態においては、バス間配線１２１を第１のバス１１１及び第２のバス１１２よりも幅が狭く、第１のバス１１１及び第２のバス１１２の両端部とは接していない構成とした。しかし、第１のバス１１１から第２のバス１１２へ流れる電流及び第２のバス１１２から第１のバス１１１へ流れる電流の経路を適切に制限できればバス間配線をどのような形状としてもよい。例えば、図４に示すように、バス間配線を複数の導体部１２１Ａにより形成し、導体部１２１Ａ同士の間に第１のバス１１１と第２のバス１１２とが接続されていない開口部１２１Ｂを形成してもよい。この場合、第１のコンタクトパッド１３１と第２のコンタクトパッド１３２とを結ぶ直線上に、開口部１２１Ｂが位置するようにしても、電流の分散効果をより高めることができる。
【００３７】
なお、図４にはバス間配線１２１が２つの導体部１２１Ａを有している構成としたが、導体部１２１Ａが３つ以上に分割されていてもよい。また、図１及び４には、第１のリード２０１から第１のコンタクトパッド１３１までの距離と、第１のリード２０１から第２のコンタクトパッド１３２までの距離とが等しい例を示した。しかし、第１のコンタクトパッド１３１の位置と第２のコンタクトパッド１３２の位置とを揃える必要はない。例えば、第１のコンタクトパッド１３１の位置と第２のコンタクトパッド１３２の位置とをずらし、第１のコンタクトパッド１３１を第１のリード２０１に近い位置に形成し、第２のコンタクトパッド１３２を第１のリード２０１から遠い位置に形成してもよい。このような構成とすることにより、電流をさらに効果的に分散させることが可能となる。
【００３８】
本実施形態においては、第３のバス１１３と接続された第３のコンタクトパッド１３３及び第４のバス１１４と接続された第４のコンタクトパッド１３４が、それぞれ１つである構成を示した。しかし、第３のコンタクトパッド１３３及び第４のコンタクトパッド１３４の少なくとも一方は複数形成されていてもよい。例えば、図５に示すように第３のコンタクトパッド１３３及び第４のコンタクトパッド１３４を２つずつ形成することにより、第３のバス１１３及び第４のバス１１４内における電流を分散させることができる。なお、図５においては第３のコンタクトパッド１３３及び第４のコンタクトパッド１３４を２つとしたが、３つ以上であってもよい。また、第３のコンタクトパッド１３３の数と第４のコンタクトパッド１３４の数とは異なっていてもよい。
【００３９】
また、第３のバス１１３及び第４のバス１１４の少なくとも一方を、複数の部分に分割してもよい。例えば、図６に示すように第３のバス１１３を第１の部分１１３Ａ及び第２の部分１１３Ｂに分割し、それぞれの部分に第３のコンタクトパッド１３３を形成してもよい。このようにすることにより、第３のバス１１３内における電流を分散させることができる。また、金属層のサイズが小さくなるため金属層に加わる機械的ストレスを低減する効果も得られる。なお、図６においては第３のバス１１３を２つの部分に分割する例を示したが、３つ以上の部分に分割してもよい。また、各部分の大きさは同じであっても、異なっていてもよい。例えば、図７に示すように第３のインナーリード２０３に近く、ワイヤ２１１の長さが短い部分ほどサイズが大きくなるように分割すれば、ワイヤ２１１による抵抗の影響を低減して、電流をより均一に分散させることが可能となる。なお、第４のバス１１４についても第３のバス１１３と同様の構成とすることができる。
【００４０】
また、第３のバス１１３及び第４のバス１１４の少なくとも一方を、スリットを有する構成としてもよい。例えば、図８に示すように第３のバス１１３の周縁部に複数のスリット１１３ａを設けることにより、第３のバス１１３内の電流を分散させることができる。また、スリット１１３ａを設けることにより、金属層に加わる機械的ストレスを低減する効果も得られる。なお、図８において第３のコンタクトパッド１３３を１つ設ける例を示したが、第３のコンタクトパッド１３３を複数設けてもよい。スリット１１３ａを４つの辺の全てに形成する例を示したが、全ての辺に形成する必要はない。また、線対称となる位置にスリット１１３ａを形成する例を示したが、非対称であってもよい。なお、第４のバス１１４についても第３のバス１１３と同様の構成とすることができる。一端が開放されたスリット１１３ａに代えて、図９に示すように開口１１３ｂを設けてもよい。
【００４１】
バス配線、第３のコンタクトパッド、第４のコンタクトパッド、第３のバス及び第４のバスの構成はどのように組み合わせてもよい。
【００４２】
各図において、第１のコンタクトパッド１３１及び第２のコンタクトパッド１３２が、１つだけ形成された例を示したが、第１のコンタクトパッド１３１及び第２のコンタクトパッド１３２は、それぞれ１つ以上形成されていればよい。また、第１のコンタクトパッド１３１と第２のコンタクトパッド１３２とは同数でなくてもよい。
【００４３】
バスの大きさは、特に限定されず半導体装置の構成に応じて適宜決定すればよいが、通常のパワー半導体装置においては、０．２ｍｍ2程度の面積とすることが一般的ある。バスの材質も特に限定されないが、銅及びアルミニウム等の既知の金属材料を用いればよい。コンタクトパッドの大きさは、特に限定されず使用するワイヤの径等に応じて適宜決定すればよいが、７０μｍ角程度の大きさとすることが一般的である。
【００４４】
バスの層間絶縁膜から露出した部分をコンタクトパッドとする例を示したが、バスの上にコンタクトパッドを形成する構成としてもよい。例えば、図２において第４の層間絶縁膜３４４の上に開口部を埋めるように金属膜からなるコンタクトパッドを形成してもよい。この場合、コンタクトパッドを、複数の層が積層された積層膜としてもよい。積層膜とする場合には、例えば最下層にはバスとの接合が容易なタングステン及びチタン等の材料を用い、中間にはボンディングの際の応力を吸収できるようにニッケル等の材料を用い、最上層にはボンディングが容易な金とパラジウムとの合金等を用いればよい。
【００４５】
本実施形態は、ＮチャネルトランジスタとＰチャネルトランジスタとが相補接続された構成を例に説明した。しかし、２つのトランジスタのソース同士、ドレイン同士又はソースとドレインとが接続されている構成であれば同様に適用することができる。２つのトランジスタは、同一の導電型であっても異なる導電型であってもよい。また、２つのトランジスタが直列に接続されている構成であっても、並列に接続されている構成であってもよい。
【産業上の利用可能性】
【００４６】
本発明に係る半導体装置は、省スペースと電流集中による信頼性の低下の抑制とを両立させることができ、特にパワー半導体装置等として有用である。
【符号の説明】
【００４７】
１００      半導体チップ
１０１      第１のトランジスタ
１０２      第２のトランジスタ
１１１      第１のバス
１１２      第２のバス
１１３      第３のバス
１１３Ａ    第１の部分
１１３Ｂ    第２の部分
１１３ａ    スリット
１１３ｂ    開口
１１４      第４のバス
１２１      バス間配線
１２１Ａ    導体部
１２１Ｂ    開口部
１３１      第１のコンタクトパッド
１３２      第２のコンタクトパッド
１３３      第３のコンタクトパッド
１３４      第４のコンタクトパッド
２０１      第１のインナーリード
２０２      第２のインナーリード
２０３      第３のインナーリード
２１１      ワイヤ
２１２      ボール
３１１      基板
３１１Ａ    第１の領域
３１１Ｂ    第２の領域
３１２      素子分離領域
３１３Ａ    第１の埋め込み領域
３１３Ｂ    第２の埋め込み領域
３１５Ａ    第１のウェル領域
３１５Ｂ    第２のウェル領域
３１７Ａ    第１のソース／ドレイン領域
３１７Ｂ    第３のソース／ドレイン領域
３１８Ａ    第２のソース／ドレイン領域
３１８Ｂ    第４のソース／ドレイン領域
３２１      第１の下部ソース／ドレインライン
３２２      第２の下部ソース／ドレインライン
３２３      第３の下部ソース／ドレインライン
３２４      第４の下部ソース／ドレインライン
３２５      第１の上部ソース／ドレインライン
３２６      第２の上部ソース／ドレインライン
３２７      第３の上部ソース／ドレインライン
３２８      第４の上部ソース／ドレインライン
３３１Ａ    第１のゲート絶縁膜
３３１Ｂ    第２のゲート絶縁膜
３３２Ａ    第１のゲート電極
３３２Ｂ    第２のゲート電極
３４１      第１の層間絶縁膜
３４２      第２の層間絶縁膜
３４３      第３の層間絶縁膜
３４４      第４の層間絶縁膜
３５１      コンタクト
３５２      ビア
３５３      ビア
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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