(57)【特許請求の範囲】
【請求項１】
第１導電型の半導体基板上に形成された第２導電型の半導体層と、
前記半導体層の表面に形成されたチャネル領域を含む第１導電型のボディ層と、
前記ボディ層の表面に形成された第２導電型のソース層と、
前記ボディ層の一部上にゲート絶縁膜を介して形成されたゲート電極と、
前記ボディ層が形成されていない前記半導体層の表面に形成され、高濃度のドレイン層と、該高濃度のドレイン層より深く拡散され前記半導体層より濃度が高く該高濃度のドレイン層より濃度が低い低濃度のドレイン層からなる第２導電型のドレイン層と、
前記ドレイン層に接続されたドレイン電極と、
前記半導体層を複数の領域に分離し、隣り合う分離領域を絶縁する第１導電型の絶縁分離層と、
前記絶縁分離層と隣接し、前記ドレイン電極と接続された第２導電型の拡散層と、
前記半導体基板と前記半導体層の底部との界面に形成された第２導電型の埋め込み層を備え、前記拡散層と前記埋め込み層が接していることを特徴とする半導体装置。
【請求項２】
前記半導体基板はソース電極と接続されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記拡散層は、前記絶縁分離層によって分離された一つの領域の外周に沿って形成されていることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記ボディ層内に、前記ソース層と隣接して第１導電型の電位固定層が形成され、
前記拡散層は、前記電位固定層と隣接し、かつ前記電位固定層と前記絶縁分離層との間に形成されていることを特徴とする請求項１乃至請求項３のいずれかに記載の半導体装置。
【請求項５】
前記半導体層上に前記ゲート絶縁膜よりも厚い絶縁膜が形成され、前記ゲート電極は前記厚い絶縁膜の一部上に延在していることを特徴とする請求項１乃至請求項４のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、ＥＳＤ(Electric Static Discharge)耐量を向上させるトランジスタ構造に関するものである。
【背景技術】
【０００２】
ＤＭＯＳ(Diffused MOS)タイプのＭＯＳトランジスタは、高いソース・ドレイン耐圧，高いゲート耐圧を有しており、ＬＣＤドライバー等の各種ドライバーや電源回路等にも広く用いられている。特に、近年では高いドレイン耐圧（ＢＶｄｓ）を有するとともに、低いオン抵抗を有した高耐圧ＭＯＳトランジスタが求められている。
【０００３】
図６は、従来のＮチャネル型の高耐圧ＭＯＳトランジスタを示す断面図である。Ｐ型の半導体基板１００の表面にＮ−−型のエピタキシャル層１０１が形成されている。エピタキシャル層１０１と半導体基板１００の底部との界面には、Ｎ型の埋め込み層１０２が形成されている。また、エピタキシャル層１０１は、絶縁分離層で複数の領域に分離されている。当該絶縁分離層は、Ｐ型不純物から成る上分離層１０３と下分離層１０４とが一体化した構成から成る。
【０００４】
エピタキシャル層１０１上には、ゲート絶縁膜１０５，厚いフィールド絶縁膜１０６が形成されている。ゲート絶縁膜１０５上から、隣接するフィールド絶縁膜１０６の一部上にはゲート電極１０７が形成されている。また、エピタキシャル層１０１の表面領域には、Ｐ型のボディ層１０８が形成され、ボディ層１０８の表面にはゲート電極１０７の一端に隣接して高濃度（Ｎ＋）のソース層１０９が形成されている。
【０００５】
また、ゲート電極１０７の他方の端から離間したエピタキシャル層１０１の表面には高濃度（Ｎ＋）のドレイン層１１０が形成されている。また、ゲート電極１０７の下方から高濃度のドレイン層１１０の下方に至る領域には、高濃度のドレイン層１１０よりも濃度が低く、深くまで拡散した低濃度（Ｎ−）のドレイン層１１１が形成されている。高濃度のドレイン層１１０は低濃度のドレイン層１１１内に形成されている。
【０００６】
また、ボディ層１０８の表面には、ソース層１０９に隣接してＰ型不純物が注入された電位固定層１１２が形成されている。電位固定層１１２はボディ層１０８の電位を固定するための層である。
【０００７】
また、半導体基板１００上の全面に層間絶縁膜１１３が形成されている。また、層間絶縁膜１１３には、ゲート電極１０７、ソース層１０９、電位固定層１１２、及び高濃度のドレイン層１１０に至るコンタクトホールが形成され、各コンタクトホールにはそれぞれソース電極１１４とドレイン電極１１５が形成されている。ソース電極１１４は、通常ＶＳＳ配線（接地電圧）に接続されている。なお、同図において、ゲート電極１０７に至るコンタクトホール及び当該コンタクトホール内の金属層は省略されている。
【０００８】
エピタキシャル層１０１とソース層１０９との間におけるボディ層１０８の表面領域がチャネル領域ＣＨである。また、半導体基板１００は、ソース電極１１４と非接続であり、接地されていないとする。
【０００９】
上記従来の半導体装置１２０のソース電極に１１４に過大な正のサージ電圧が生じる（＝ドレイン電極１１５に負のサージ電圧が生じる）と、図６に示すようにＰ型のボディ層１０８をアノード、Ｎ型のドレイン層をカソードとした寄生ダイオード１２１がオンすることで、ソース電極１１４側からドレイン電極１１５側にＥＳＤ電流が流れる。また、ボディ層１０８から埋め込み層１０２を経由してドレイン電極１１５へと至る寄生ダイオード１２２もオンする。
【００１０】
さらに、半導体基板１００がソース電極１１４と同様にＶＳＳ配線（接地配線）に接続されている場合には、Ｐ型の半導体基板１００をアノード、Ｎ型の埋め込み層１０２及びドレイン層をカソードとした寄生ダイオード１２３もオンすることで、ドレイン電極１１５側へと電流が流れる。このように、寄生ダイオード１２１，１２２に加えて寄生ダイオード１２３がオンするトランジスタ構成を半導体装置１２５とする。
【００１１】
なお、本発明に関連する技術は、以下の特許文献に記載されている。
【特許文献１】特開２００４−３９７７４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、上述した従来のトランジスタ構造では、ソース電極に過大な正のサージ電圧が生じる（＝ドレイン電極に負のサージ電圧が生じる）と、ソース・ドレイン間が静電破壊するという問題があった。つまり、従来構造では静電破壊耐量（以下、ＥＳＤ耐量という）が十分でなかった。例えば、本発明者が行ったマシーンモデル（ＭＭ）に基づく一般的な静電破壊試験によれば、図４に示すように上記半導体装置１２０のＥＳＤ耐量は１３０ボルト（Ｖ）程度であり、上記半導体装置１２５のＥＳＤ耐量は１８０ボルト（Ｖ）程度であり、これでは不十分であった。そこで、本発明はＥＳＤ耐量を向上させたトランジスタ構造を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明の主な特徴は以下のとおりである。すなわち、本発明の半導体装置は、第１導電型の半導体基板上に形成された第２導電型の半導体層と、前記半導体層の表面に形成されたチャネル領域を含む第１導電型のボディ層と、前記ボディ層の表面に形成された第２導電型のソース層と、前記ボディ層の一部上にゲート絶縁膜を介して形成されたゲート電極と、前記ボディ層が形成されていない前記半導体層の表面に形成され、高濃度のドレイン層と、該高濃度のドレイン層より深く拡散され前記半導体層より濃度が高く該高濃度のドレイン層より濃度が低い低濃度のドレイン層からなる第２導電型のドレイン層と、前記ドレイン層に接続されたドレイン電極と、前記半導体層を複数の領域に分離し、隣り合う分離領域を絶縁する第１導電型の絶縁分離層と、前記絶縁分離層と隣接し、前記ドレイン電極と接続された第２導電型の拡散層と、前記半導体基板と前記半導体層の底部との界面に形成された第２導電型の埋め込み層を備え、前記拡散層と前記埋め込み層が接していることを特徴とする。なお、ここでいう第２導電型とは、第１導電型の逆導電型のことである。
【００１４】
また、本発明の半導体装置は、前記半導体基板の底部と前記半導体層との界面に形成された第２導電型の埋め込み層を備え、前記拡散層と前記埋め込み層が接していることを特徴とする。
【００１５】
また、本発明の半導体装置は、前記半導体基板がソース電極と接続されていることを特徴とする。
【００１６】
また、本発明の半導体装置は、前記拡散層が、前記絶縁分離層によって分離された一つの領域の外周に沿って形成されていることを特徴とする。
【００１７】
また、本発明の半導体装置は、前記ボディ層内に、前記ソース層と隣接して第１導電型の電位固定層が形成され、前記拡散層は、前記電位固定層と隣接し、かつ前記電位固定層と前記絶縁分離層との間に形成されていることを特徴とする。
【発明の効果】
【００１８】
本発明は、ドレイン層とは別に、前記ドレイン層と同じ導電型であって、ドレイン電極と接続された拡散層を備えている。そして、異常電圧発生時のＥＳＤ電流の一部が、前記拡散層を含むダイオードを介して外部に逃げる構成を採用している。つまり、従来構造に比してＥＳＤ電流を外部に逃がす経路を増やすことができた。そのためＥＳＤ耐量を向上させることができる。
【発明を実施するための最良の形態】
【００１９】
次に、本発明の実施形態に係る半導体装置について図面を参照しながら説明する。図１は本実施形態に係る半導体装置の構造を示す断面図である。また、図２は本実施形態に係る半導体装置を示す平面図であり、図１は図２のＸ−Ｘ線に沿った断面図である。また、図３は図２のＹ−Ｙ線に沿った断面図である。なお、図２において一部の構成（フィールド絶縁膜５ａ〜５ｃ，層間絶縁膜１５，ソース・ドレイン電極１６，１７等）についての図示は省略されている。
【００２０】
Ｐ型の半導体基板１の表面にＮ−−型のエピタキシャル層２が形成され、当該エピタキシャル層２の底部と半導体基板１との界面には、Ｎ型の埋め込み層３が形成されている。エピタキシャル層２及び埋め込み層３は、半導体基板１にＮ型不純物（例えばリンイオンＰ＋）を高濃度に注入し、エピタキシャル成長させることで形成される。なお、埋め込み層３は後述する一つの分離領域と同程度の面積を有する。エピタキシャル層２のシート抵抗は例えば約１０００〜２０００Ω/□程度であり、埋め込み層３のシート抵抗は例えば約３０Ω/□程度である。
【００２１】
エピタキシャル層２の所定領域上には、ゲート絶縁膜４，厚いフィールド絶縁膜５ａ，５ｂ，５ｃが形成されている。ゲート絶縁膜４は、例えば、熱酸化法やＣＶＤ法等によって形成されたシリコン酸化膜である。ゲート絶縁膜４の膜厚は目標耐圧によって異なるが例えば１５〜２００ｎｍ程度である。
【００２２】
また、フィールド絶縁膜５ａ〜５ｃは、例えばLOCOS(Local Oxidation Of Silicon)法を用いて形成される。フィールド絶縁膜は一般に素子分離用に形成されるが、この半導体装置におけるフィールド絶縁膜５ａはトランジスタの耐圧向上に利用されている。つまり、フィールド絶縁膜５ａが形成された領域での電界緩和を図り、耐圧を向上させることができる。フィールド絶縁膜５ａ〜５ｃの膜厚は目標耐圧によって異なるが、例えば３００ｎｍ〜６００ｎｍ程度である。なお、フィールド絶縁膜の形成はLOCOS法に限定されず、例えばSTI(Shallow Trench Isolation)法を含め他の素子分離法を用いてもよい。なお、フィールド絶縁膜５ａ〜５ｃは、ゲート絶縁膜４よりも厚い絶縁膜である。
【００２３】
ゲート絶縁膜４上から、隣接するフィールド絶縁膜５ａの一部上に延在してゲート電極６が形成されている。ゲート電極６は、スパッタリング法やメッキ法、ＣＶＤ法(Chemical Vapor Deposition)法やその他の成膜方法によりアルミニウム（Ａｌ）やアルミニウム合金や銅（Ｃｕ）やポリシリコン等の導電層を形成し、その後不図示のレジスト層をマスクとして当該導電層を選択的にエッチングすることによって形成される。その膜厚は、例えば３００ｎｍである。
【００２４】
また、エピタキシャル層２の表面領域には、チャネル領域ＣＨを含むＰ型不純物から成るボディ層７（Ｐ＋）が形成されている。エピタキシャル層２とソース層８との間におけるボディ層７の表面領域がチャネル領域ＣＨである。チャネル領域ＣＨの長さは設計によるが、例えば０．５μｍ程度である。ボディ層７は、Ｐ型不純物として例えばボロンイオン（Ｂ＋）を加速電圧４０ＫｅＶ，注入量１×１０１４／ｃｍ２の条件でイオン注入を行い、その後熱処理することで形成される。
【００２５】
ボディ層７の表面にはゲート電極６の一端に隣接して高濃度のソース層８（Ｎ＋）が形成されている。また、エピタキシャル層２の表面には、エピタキシャル層２よりも濃度が高い低濃度のドレイン層９（Ｎ−）が形成されている。また、低濃度のドレイン層９の表面には、さらに高濃度のドレイン層１０（Ｎ＋）が形成されている。また、高濃度のドレイン層１０はゲート電極６の一端から離間しており、フィールド絶縁膜５ａ，５ｂに隣接している。
【００２６】
なお、低濃度のドレイン層９は、ゲート電極６の下方から高濃度のドレイン層１０の下方に至る領域に形成されていてもよい。また、低濃度のドレイン層９は、高濃度のドレイン層１０よりも深くまで拡散している。
【００２７】
高濃度のソース層８及び高濃度のドレイン層１０は、Ｎ型不純物として例えばリンイオン（Ｐ＋）を加速電圧１００ＫｅＶ，注入量１×１０１５／ｃｍ２の条件でイオン注入を行い、その後熱処理することで形成される。低濃度のドレイン層９は、Ｎ型不純物として例えばリンイオン（Ｐ＋）を加速電圧１５０ＫｅＶ，注入量１×１０１２／ｃｍ２の条件でイオン注入を行い、その後熱処理することで形成される。
【００２８】
ボディ層７の表面には、高濃度のソース層８に隣接してＰ型不純物が注入された電位固定層１１が形成されている。電位固定層１１はボディ層７の電位を固定するための層である。電位固定層１１は、Ｐ型不純物として例えばボロンイオン（Ｂ＋）を加速電圧４０ＫｅＶ，注入量１×１０１４／ｃｍ２の条件でイオン注入を行い、その後熱処理することで形成される。
【００２９】
また、エピタキシャル層２は、図１及び図２に示すように、絶縁分離層１２で複数の島領域に分離されている。当該絶縁分離層１２は、Ｐ型不純物から成る上分離層１２ａ及び下分離層１２ｂがエピタキシャル層２内で重畳し、一体化した構成になっている。上分離層１２ａは、エピタキシャル層２の上面からボロン（Ｂ＋）などのＰ型不純物を下方拡散することにより形成される。一方、下分離層１２ｂは、半導体基板１の底部側からボロン（Ｂ＋）などのＰ型不純物を上方拡散することにより形成される。絶縁分離層１２によって、隣り合う分離領域は絶縁されている。
【００３０】
また、エピタキシャル層２の表面であって、低濃度のドレイン層９及び高濃度のドレイン層１０と、絶縁分離層１２との間には、それらの層に隣接してＮ型不純物から成る高濃度拡散層１３（Ｎ＋＋）が形成されている。高濃度拡散層１３の表面領域には、電極取り出し層１４が形成されている。高濃度拡散層１３及び電極取り出し層１４は、全体として本発明の「拡散層」に対応するものであり、ＥＳＤ耐量を向上させることに寄与する層である。この点については後述する。なお、本実施形態における電極取り出し層１４は、後述するドレイン電極１７が接触する層であって、高濃度拡散層１３よりも不純物濃度が若干低い。
【００３１】
本実施形態において、高濃度拡散層１３及び電極取り出し層１４は、フィールド絶縁膜５ｂ，５ｃにも隣接している。また、高濃度拡散層１３は低濃度のドレイン層９よりも深く拡散している。そして、高濃度拡散層１３の底部が埋め込み層３の一部と接していることが、ＥＳＤ耐量を向上させる観点から好ましい。後述するように、高濃度拡散層１３及び電極取り出し層１４を経由する寄生ダイオードが低抵抗化されて、ＥＳＤ電流を流す特性が向上するからである。
【００３２】
また、高濃度拡散層１３及び電極取り出し層１４は、図２に示すように絶縁分離層１２と同様に一つの分離領域の外周に沿って環状に形成されていることがＥＳＤ耐量を向上させる観点から好ましい。電流経路としての面積が増えるため、ＥＳＤ耐量向上に有効に働くからである。
【００３３】
また、高濃度拡散層１３は、図２及び図３に示すように電位固定層１１と隣接し、かつ電位固定層１１と絶縁分離層１２との間に形成されている。かかる構造によれば、Ｐ型の電位固定層１１とＮ型のエピタキシャル層２とＰ型の絶縁分離層１２（半導体基板１）とから成る寄生のＰＮＰバイポーラトランジスタの発生を抑えることができる。
【００３４】
高濃度拡散層１３は、Ｎ型不純物として例えばリンイオン（Ｐ＋）を加速電圧１００ＫｅＶ，注入量１×１０１５／ｃｍ２の条件でイオン注入を行い、その後熱処理することで形成される。そのシート抵抗は例えば約５０Ω/□程度であり、エピタキシャル層２に比してかなり低いシート抵抗値であることがＥＳＤ耐量を向上させる観点から好ましい。
【００３５】
電極取り出し層１４は、Ｎ型不純物として例えばリンイオン（Ｐ＋）を加速電圧１００ＫｅＶ，注入量１×１０１５／ｃｍ２の条件でイオン注入を行い、その後熱処理することで形成される。シート抵抗は、例えば約６０Ω/□程度である。なお、高濃度のソース層８及び高濃度のドレイン層１０と同一プロセスによって、同時に形成することも可能である。
【００３６】
また、半導体基板１上の全面に層間絶縁膜１５（例えば、ＣＶＤ法によるＢＰＳＧ膜やシリコン窒化膜）が形成されている。層間絶縁膜１５には、高濃度のソース層８及び電位固定層１１に至るコンタクトホールが形成されており、当該コンタクトホールにはソース電極１６が形成されている。なお、ソース電極１６は高濃度のソース層８と電位固定層１１の共通電極になっているが、個別に電極を形成してもよい。
【００３７】
また、層間絶縁膜１５には、高濃度のドレイン層１０及び電極取り出し層１４に至るコンタクトホールが形成され、当該コンタクトホールにはドレイン電極１７が形成されている。なお、ソース電極１６及びドレイン電極１７は例えばアルミニウム等の金属層から成る。本実施形態において、ソース電極１６は、ＶＳＳ配線（通常、接地電圧）に接続されている。なお、同図において、ゲート電極６に至るコンタクトホール及び当該コンタクトホール内の金属層の図示は省略されている。
【００３８】
また、半導体基板１はソース電極１６と非接続であり、接地されていないとする。
【００３９】
以上の構成のＤＭＯＳトランジスタを半導体装置２０とする。半導体装置２０のソース電極１６に過大な正のサージ電圧が生じる（＝ドレイン電極１７に負のサージ電圧が生じる）と、図１に示すように、Ｐ型のボディ層７をアノード、Ｎ型のドレイン層をカソードとした寄生ダイオード２５がオンすることで、ソース電極１６側からドレイン電極１７側にＥＳＤ電流が流れる。また、ボディ層７から、エピタキシャル層２及び埋め込み層３を経由してドレイン電極１７に至る寄生ダイオード２６もオンする。
【００４０】
さらに、本実施形態の半導体装置２０は、ドレイン電極１７と接続された高濃度拡散層１３及び電極取り出し層１４を備える。そのため、ボディ層７から、エピタキシャル層２、埋め込み層３、高濃度拡散層１３、及び電極取り出し層１４を経由してドレイン電極１７に至る寄生ダイオード２７がオンする。
【００４１】
従来構造（図６参照）では、半導体基板１００がソース電極１１４と非接続である場合、上述した寄生ダイオード２５，２６と同様の経路を有する寄生ダイオード１２１，１２２を利用してＥＳＤ電流を流していた。これに対して、本実施形態の半導体装置２０では、更に寄生ダイオード２７がオンし、ＥＳＤ電流をドレイン電極１７側に逃がす構成を採用している。
【００４２】
本発明者が行った静電破壊試験によれば、ＥＳＤ耐量の向上が確認できた。図６で示した従来の半導体装置（１２０，１２５）のＥＳＤ耐量と、本実施形態の半導体装置２０のＥＳＤ耐量を比較する。図４は、各半導体装置のマシーンモデルのＥＳＤ耐量（Ｖ）の試験結果の一例を示している。
【００４３】
この図から、従来構造（半導体装置１２０，１２５）で１３０〜１８０ボルト（Ｖ）程度であったＥＳＤ耐量が、半導体装置２０によれば２３０ボルト程度に向上していることが判る。中でも、寄生ダイオード２７がＥＳＤ耐量の向上に大きく寄与していると考えられる。低インピーダンスであり、なお且つその面積が大きいことによって、電流を逃がす経路として有効に働くからである。
【００４４】
次に、上記半導体装置２０の構造において、半導体基板１とソース電極１６とを接続した場合について説明する。この場合を、図５に示すように半導体装置３０とする。
【００４５】
半導体装置３０のソース電極１６に過大な正のサージ電圧が生じた場合には、図５に示すように、上記半導体装置２０と同様に寄生ダイオード２５，２６，２７がオンする。これらに加えて、半導体基板１をアノード、埋め込み層３とドレイン層（エピタキシャル層２、低濃度のドレイン層９，高濃度のドレイン層１０）をカソードとする寄生ダイオード３１がオンして、ドレイン電極１７側へとＥＳＤ電流が流れる。さらに、半導体基板１から埋め込み層３，高濃度拡散層１３，及び電極取り出し層１４を経由してドレイン電極１７に至る寄生ダイオード３２がオンする。さらに、半導体基板１から絶縁分離層１２，エピタキシャル層２，高濃度拡散層１３，及び電極取り出し層１４を経由してドレイン電極１７に至る寄生ダイオード３３がオンする。
【００４６】
従来構造（図６参照）では、半導体基板１００がソース電極１１４と接続されて接地されている場合、寄生ダイオード２５，２６，３１と同様の経路を有する寄生ダイオード１２１，１２２，１２３を利用してＥＳＤ電流を流していた。これに対して半導体装置３０では、更に寄生ダイオード２７，３２，３３がオンし、ＥＳＤ電流をドレイン電極１７側に逃がす構成をとっている。本実施形態において高濃度拡散層１３は低いシート抵抗であるため、高濃度拡散層１３及び電極取り出し層１４を経路として含む寄生ダイオード（２７，３２，３３）はダイオードとしての特性が高い。中でも寄生ダイオード２７，３２がＥＳＤ耐量の向上に大きく寄与していると考えられる。
【００４７】
図４に示すように、従来構造（半導体装置１２０，１２５）で１３０〜１８０ボルト（Ｖ）程度であったＥＳＤ耐量が、３００ボルト程度に飛躍的に向上している。この試験結果からも、高濃度拡散層１３及び電極取り出し層１４を経路として含む寄生ダイオード（２７，３２，３３）がＥＳＤ耐量の向上に寄与していることが判る。
【００４８】
なお、本発明は上記実施形態に限定されることはなくその要旨を逸脱しない範囲で設計変更が可能であることは言うまでも無い。例えば、上記した構成では、高濃度拡散層１３の底部が埋め込み層３と接しているが、離間させることも可能である。また、高濃度拡散層１３のシート抵抗や深さや配置を変更することで、更にＥＳＤ耐量を向上させることも考えられる。また、本実施形態ではゲート電極６の一部下にフィールド絶縁膜５ａが形成されていたが、フィールド絶縁膜５ａを形成しない構造に設計変更することも可能である。また、Ｐチャネル型のＤＭＯＳトランジスタに関する説明は省略するが、導電型が異なるだけで同様の構造であることは周知のとおりである。また、一つの分離領域内に様々な素子を組み合わせることができることも周知のとおりである。
【図面の簡単な説明】
【００４９】
【図１】本発明の実施形態に係る半導体装置を示す断面図である。
【図２】本発明の実施形態に係る半導体装置を示す平面図である。
【図３】本発明の実施形態に係る半導体装置を説明する断面図である。
【図４】本発明の実施形態に係る半導体装置と従来構造のＥＳＤ耐量を示す表である。
【図５】本発明の実施形態に係る半導体装置を説明する断面図である。
【図６】従来の半導体装置を説明する断面図である。
【符号の説明】
【００５０】
１  半導体基板    ２  エピタキシャル層    ３  埋め込み層    ４  ゲート絶縁膜    ５ａ，５ｂ，５ｃ  フィールド絶縁膜    ６  ゲート電極    ７  ボディ層
８  高濃度のソース層    ９  低濃度のドレイン層    １０  高濃度のドレイン層
１１  電位固定層    １２  絶縁分離層    １２ａ  上分離層    １２ｂ  下分離層
１３  高濃度拡散層    １４  電極取り出し層    １５  層間絶縁膜
１６  ソース電極    １７  ドレイン電極    ２０  半導体装置
２５〜２７  寄生ダイオード    ３０  半導体装置    ３１〜３３  寄生ダイオード
１００  半導体基板    １０１  エピタキシャル層    １０２  埋め込み層  
１０３  上分離層    １０４  下分離層    １０５  ゲート絶縁膜
１０６  フィールド絶縁膜    １０７  ゲート電極    １０８  ボディ層
１０９  高濃度のソース層    １１０  高濃度のドレイン層
１１１  低濃度のドレイン層    １１２  電位固定層    １１３  層間絶縁膜
１１４  ソース電極    １１５  ドレイン電極    １２０  半導体装置
１２１〜１２３  寄生ダイオード    １２５  半導体装置
【図１】
0005431637.tif 000002
【図２】
0005431637.tif 000003
【図３】
0005431637.tif 000004
【図４】
0005431637.tif 000005
【図５】
0005431637.tif 000006
【図６】
0005431637.tif 000007