(57)【特許請求の範囲】
【請求項１】
半導体基板に形成されたＮ型ウェルと、
それぞれ、前記Ｎ型ウェル表面に所定の間隔を開けて形成された第１のＰ＋領域、第２のＰ＋領域及び第３のＰ＋領域と、前記Ｎ型ウェルの前記第１、第２のＰ＋領域間を第１のチャネル領域とし、この第１のチャネル領域の上方に形成された第１のゲート絶縁膜及び第１の方向に延在する第１のゲート電極と、前記Ｎ型ウェルの前記第２、第３のＰ＋領域間を第２のチャネル領域とし、この第２のチャネル領域の上方に形成されたトンネル絶縁膜、電荷蓄積層、第２のゲート絶縁膜及び前記第１の方向に延在する第２のゲート電極とを有する、複数のメモリセルがマトリックス状に配置されたメモリセルアレイと、
前記第１の方向と交差する第２の方向に配置され、前記第１のＰ＋領域と接続された第１の配線と、
前記第２の方向に配置され、前記第３のＰ＋領域と接続された第２の配線とを有する不揮発性半導体記憶装置であって、
前記メモリセルアレイは複数の所定のパターンがマトリックス状に繰り返されることにより構成され、
前記複数の所定のパターンのそれぞれは、前記第１のＰ＋領域と前記第１の配線との第１のコンタクトを有し、前記第３のＰ＋領域と前記第２の配線との第２のコンタクトを有し、前記複数の所定のパターンのうち互いに隣接するパターンは前記第１のコンタクト同士または前記第２のコンタクト同士のいずれかもしくは両方を共有するように配置され、
前記複数の所定のパターンのそれぞれは、前記第１のコンタクトと前記第２のコンタクトとを繋げるように活性領域が形成され、
前記第１のゲート電極が前記活性領域と交差して配置されることにより前記第１のチャネル領域が規定され、
前記第２のゲート電極が前記活性領域と交差して配置されることにより前記第２のチャネル領域が規定されることを特徴とする不揮発性半導体記憶装置。
【請求項２】
半導体基板に形成されたＮ型ウェルと、
それぞれ、前記Ｎ型ウェル表面に所定の間隔を開けて形成された第１のＰ＋領域、第２のＰ＋領域、第３のＰ＋領域及び第４のＰ＋領域と、前記Ｎ型ウェルの前記第１、第２のＰ＋領域間を第１のチャネル領域とし、この第１のチャネル領域の上方に形成された第１のゲート絶縁膜及び第１の方向に延在する第１のゲート電極と、前記Ｎ型ウェルの前記第３、第４のＰ＋領域間を第２のチャネル領域とし、この第２のチャネル領域の上方に形成された第２のゲート絶縁膜及び前記第１の方向に延在する第２のゲート電極と前記Ｎ型ウェルの前記第２、第３のＰ＋領域間を第３のチャネル領域とし、この第３のチャネル領域の上方に形成されたトンネル絶縁膜、電荷蓄積層、第３のゲート絶縁膜及び前記第１の方向に延在する第３のゲート電極とを有する、複数のメモリセルがマトリックス状に配置されたメモリセルアレイと、
前記第１の方向と交差する第２の方向に配置され、前記第１のＰ＋領域と接続された第１の配線と、
前記第２の方向に配置され、前記第４のＰ＋領域と接続された第２の配線とを有する不揮発性半導体記憶装置であって、
前記メモリセルアレイは複数の所定のパターンがマトリックス状に繰り返されることにより構成され、
前記複数の所定のパターンのそれぞれは、前記第１のＰ＋領域と前記第１の配線との第１のコンタクトを有し、前記第４のＰ＋領域と前記第２の配線との第２のコンタクトを有し、前記複数の所定のパターンのうち互いに隣接するパターンは前記第１のコンタクト同士または前記第２のコンタクト同士のいずれかもしくは両方を共有するように配置され、
前記複数の所定のパターンのそれぞれは、前記第１のコンタクトと前記第２のコンタクトとを繋げるように活性領域が形成され、
前記第１のゲート電極が前記活性領域と交差して配置されることにより前記第１のチャネル領域が規定され、
前記第２のゲート電極が前記活性領域と交差して配置されることにより前記第２のチャネル領域が規定されることを特徴とする不揮発性半導体記憶装置。
【請求項３】
前記第１のＰ＋領域と前記第２のＰ＋領域の、前記第１のチャネル領域との境界付近の構造が同じであることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項４】
前記第２のＰ＋領域と前記第３のＰ＋領域の、前記第２のチャネル領域との境界付近の構造が異なることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項５】
前記第２のＰ＋領域の前記第２のチャネル領域付近の不純物濃度が、前記第３のＰ＋領域の前記第２のチャネル領域付近の不純物濃度より高いことを特徴とする請求項４に記載の不揮発性半導体記憶装置。
【請求項６】
前記第２のＰ＋領域と前記第３のＰ＋領域の、前記第３のチャネル領域との境界付近の構造が同じであることを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項７】
請求項１に記載の第１のゲート絶縁膜または請求項２に記載の第１のゲート絶縁膜及び第２のゲート絶縁膜が、標準電源電圧（ＶＣＣ）用のトランジスタのゲート絶縁膜の厚さ、または、外部入出力（Ｉ／Ｏ）用のトランジスタのゲート絶縁膜の厚さと同じであることを特徴とする請求項１または請求項２に記載の不揮発性半導体記憶装置。
【請求項８】
請求項１に記載の第１のゲート絶縁膜または請求項２に記載の第１のゲート絶縁膜および第２のゲート絶縁膜が、前記トンネル絶縁膜の厚さと同じであることを特徴とする請求項１または請求項２に記載の不揮発性半導体記憶装置。
【請求項９】
請求項１に記載の第１のゲート絶縁膜または請求項２に記載の第１のゲート絶縁膜及び第２のゲート絶縁膜が、標準電源電圧（ＶＣＣ）用のトランジスタのゲート絶縁膜の厚さ、外部入出力（Ｉ／Ｏ）用のトランジスタのゲート絶縁膜の厚さ及びメモリ素子のトンネル絶縁膜の厚さのいずれとも異なることを特徴とする請求項１または請求項２に記載の不揮発性半導体記憶装置。
【請求項１０】
請求項１に記載の第１のチャネル領域の長さまたは請求項２に記載の第１のチャネル領域の長さ及び第２のチャネル領域の長さが、それぞれ、請求項１に記載の第２のチャネル領域の長さまたは請求項２に記載の第３のチャネル領域の長さと同じであることを特徴とする請求項１または請求項２に記載の不揮発性半導体記憶装置。
【請求項１１】
請求項１に記載の第１のチャネル領域の長さまたは請求項２に記載の第１のチャネル領域の長さ及び第２のチャネル領域の長さが、それぞれ、請求項１に記載の第２のチャネル領域の長さまたは請求項２に記載の第３のチャネル領域の長さより長いことを特徴とする請求項１及び請求項２に記載の不揮発性半導体記憶装置。
【請求項１２】
請求項１に記載の不揮発性半導体記憶素子にビットデータを書き込む方法であって、前記第１のゲート電極に前記第１のチャネル領域を導通状態にする電圧を印加し、前記第２、第３のＰ＋領域を同電位Ｖｄ＿Ｖｓとし、前記Ｎ型ウェル及び第２のゲート電極にそれぞれＶｄ＿Ｖｓより高電圧の正の電圧Ｖｂ、Ｖｇを印加することにより、第２のＰ＋領域と第２のゲート電極が接する領域の近傍でバンド間トンネリングにより発生した電子によるホットエレクトロンを発生させ、このホットエレクトロンを前記電荷蓄積層に注入してデータの書き込みを行うことを特徴とする不揮発性半導体記憶素子のデータ書き込み方法。
【請求項１３】
請求項２に記載の不揮発性半導体記憶素子にビットデータを書き込む方法であって、前記第１のゲート電極及び第２のゲート電極に前記第１のチャネル領域及び第２のチャネル領域を導通状態にする電圧を印加し、前記第２、第３のＰ＋領域を同電位Ｖｄ＿Ｖｓとし、前記Ｎ型ウェル及び第３のゲート電極にそれぞれＶｄ＿Ｖｓより高電圧の正の電圧Ｖｂ、Ｖｇを印加することにより、第２のＰ＋領域及び第３のＰ＋領域と第３のゲート電極が接する領域の近傍でバンド間トンネリングにより発生した電子によるホットエレクトロンを発生させ、このホットエレクトロンを前記電荷蓄積層に注入してデータの書き込みを行うことを特徴とする不揮発性半導体記憶素子のデータ書き込み方法。
【請求項１４】
請求項１に記載のゲート電極２又は請求項２に記載のゲート電極３が、それぞれ、前記第１の方向に複数個ずつ接続され、前記Ｎ型ウェル内に形成されたＰ型ＭＯＳトランジスタによって電圧が供給されることを特徴とする請求項１または２のいずれかに記載の不揮発性半導体記憶装置。
【請求項１５】
請求項１に記載のゲート電極２又は請求項２に記載のゲート電極３が、それぞれ、前記第１の方向に複数個ずつ接続され、前記Ｎ型ウェルと異なるＰウェル内に形成されたＮ型ＭＯＳトランジスタによって電圧が供給されることを特徴とする請求項１または２のいずれかに記載の不揮発性半導体記憶装置。
【請求項１６】
請求項１４または請求項１５に記載の不揮発性半導体記憶装置において、前記複数個は２ｎ（ｎ≧３：整数）個であることを特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置及びその書き込み方法に関する。特に、ディスターブストレスを緩和できるＰチャネル型不揮発性半導体記憶装置及び不揮発性半導体記憶装置の書き込み方法に関する。
【背景技術】
【０００２】
近年、不揮発性半導体記憶装置はＮＡＮＤ型に代表されるフラッシュメモリが携帯電話、携帯音楽プレーヤー、デジタルカメラ、デジタルビデオカメラ等の携帯機器におけるデータ記憶素子としては大きな市場を獲得している。ＮＡＮＤ型、ＮＯＲ型フラッシュメモリはこれを背景に大容量化、低コスト化を進め１Ｇｂｉｔ〜１６Ｇｂｉｔという半導体記憶素子として最大の記憶容量を有するチップを低価格で供給している。これらの市場は主に音や映像信号をデジタル化した膨大な量のデータを保存することを目的としたもので、不揮発性、大容量、低コストが強く求められるものである。
【０００３】
一方で、あらゆる機器にマイコン等のＬＳＩが組み込まれるようになり、これに伴いこれら多くのＬＳＩそれぞれに小〜中容量のデータを不揮発に記憶させておきたいという要求が高まってきている。このような目的のためには、大容量が必要ないことに加えて、ＥＥＰＲＯＭのように小さな単位（バイト〜数バイト程度）でのデータの書き換えが要求される。
【０００４】
フラッシュメモリ、ＥＥＰＲＯＭそれぞれの場合において重要なのは性能だけでなく不揮発性を特徴とする信頼性である。信頼性の中でも各動作時のディスターブストレスを緩和することは、動作マージンを大きくとることができ、信頼性向上につながる。特に、ＥＥＰＲＯＭの場合においては、小さな単位でのデータ書き換えをしなければいけない都合上、フラッシュメモリの場合と比べて、ディスターブストレスが多くなるため、技術難易度は高くなる。
【０００５】
ここで、ディスターブストレスについて従来のＮＯＲ型フラッシュメモリを参照して説明する。図４２に示すように、ＮＯＲ型フラッシュメモリのメモリセルアレイはＮ型ウェルＮＷに形成された複数のメモリセルＭ＜ｎ＞＜ｎ＞、Ｍ＜ｎ＋１＞＜ｎ＞、Ｍ＜ｎ＞＜ｎ＋１＞、Ｍ＜ｎ＋１＞＜ｎ＋１＞から構成される。個々のメモリセルは浮遊ゲート等の電荷蓄積層を有するＰ型ＭＩＳトランジスタから構成されており、それぞれソース、ドレイン及びゲートを有している。ｎ行のメモリセルＭ＜ｎ＞＜ｎ＞、Ｍ＜ｎ＞＜ｎ＋１＞のゲート電極は行方向に配置されたメモリゲート線ＭＧ＜ｎ＞に接続され、ｎ＋１行のメモリセルＭ＜ｎ＋１＞＜ｎ＞、Ｍ＜ｎ＋１＞＜ｎ＋１＞のゲートは行方向に配置されたメモリゲート線ＭＧ＜ｎ＋１＞に接続されている。ｎ列のメモリセルＭ＜ｎ＞＜ｎ＞、Ｍ＜ｎ＋１＞＜ｎ＞のドレインは列方向に配置されたビット線ＢＬ＜ｎ＞に接続され、ｎ＋１列のメモリセルＭ＜ｎ＞＜ｎ＋１＞、Ｍ＜ｎ＋１＞＜ｎ＋１＞のドレインは列方向に配置されたビット線ＢＬ＜ｎ＋１＞に接続されている。このこれらメモリセルのソースは共通して行方向に配置されたソース線ＳＬに接続されている。
【０００６】
メモリセルのソース及びドレインは非対称の構造を有し、ドレイン側からのＢ４−ＨＥ注入効率を高くしている。Ｂ４−ＨＥとは、Ｂａｃｋ  Ｂｉａｓ  ａｓｓｉｓｔｅｄ  Ｂａｎｄ  ｔｏ  Ｂａｎｄ  ｔｕｎｎｅｌｉｎｇ  ｉｎｄｕｃｅｄ  Ｈｏｔ  Ｅｌｅｃｔｒｏｎの略であり、ゲートおよびＮ型ウェルに高電圧を印加することによりドレイン近傍のバンド間トンネリングにより発生した電子によるホットエレクトロンである。このホットエレクトロンを電荷蓄積層に注入して書き込みを行う。メモリセルに書き込みを行う際には、ウェルにバックゲート電圧（例えば、８Ｖ）を印加し、ソースに電源電圧ＶＣＣ（例えば、１．８Ｖ）を印加して、ドレインに０Ｖ（非選択セルのドレインはＶＣＣ）を印加する。
【０００７】
図４３及び図４４を参照して、従来の不揮発性半導体記憶装置におけるディスターブの問題点を説明する。一般的にはディスターブには３種類がある。書き込むべき選択メモリセルと同一メモリゲート線に接続された他のメモリセルに発生するディスターブがゲートディスターブＧＤ（Ｇａｔｅ  Ｄｉｓｔｕｒｂ）である。書き込むべき選択メモリセルと同一ビット線に接続された他のメモリセルに発生するディスターブがドレインディスターブＤＤ（Ｄｒａｉｎ  Ｄｉｓｔｕｒｂ）である。書き込むべき選択メモリセルと異なったメモリゲート線及びビット線に接続された他のメモリセルにおいて発生するディスターブがウェルディスターブＷＤ（Ｗｅｌｌ  Ｄｉｓｔｕｒｂ）である。
【０００８】
図４３は、ＮＯＲ型フラッシュメモリのメモリセルアレイにおけるＢ４−ＨＥ書き込み動作時に各所に印加される電圧を示している。書き込みを禁止するために非選択ビット線に供給されるインヒビット電圧が１．８Ｖ（ＶＣＣ）である例を示している。選択されたメモリセルがＭ＜ｎ＞＜ｎ＞である。選択メモリゲート線ＭＧ＜ｎ＞には８Ｖが、非選択メモリゲート線ＭＧ＜ｎ＋１＞には１．８Ｖ（ＶＣＣ）が供給される。選択ビット線（書き込みをなすべきメモリセル）ＢＬ＜ｎ＞には０Ｖが、非選択ビット線ＢＬ＜ｎ＋１＞には１．８Ｖ（ＶＣＣ）が供給される。ソース線には１．８Ｖ（ＶＣＣ）が、Ｎ型ウェルＮＷには８Ｖが印加される。
【０００９】
この場合、選択メモリセルＭ＜ｎ＞＜ｎ＞のドレイン近傍のバンド間トンネル電流によるホットエレクトロンが電荷蓄積層に注入され、しきい値電圧がプラス方向にシフトする（しきい値の絶対値は小さくなる）。非選択メモリセルＭ＜ｎ＞＜ｎ＋１＞は、選択メモリセルＭ＜ｎ＞＜ｎ＞と比較すれば、そのドレイン電圧のみが異なり、０Ｖ／１．８Ｖ（ＶＣＣ）の違いのみで、選択／非選択を区別しなければならない。その結果、非選択メモリセルＭ＜ｎ＞＜ｎ＋１＞のしきい値も同時に変動してしまうおそれがある。これがゲートディスターブである。非選択メモリゲート線ＭＧ＜ｎ＋１＞には１．８Ｖ（ＶＣＣ）が供給されるが、この電圧は、１．８Ｖ（ＶＣＣ）以下にすることも可能である。しかし、低くしすぎると非選択メモリセルＭ＜ｎ＋１＞＜ｎ＞を経由してソース線から選択ビット線ＢＬ＜ｎ＞にリーク電流が流れてしまうという問題がある。したがって、非選択メモリゲート線ＭＧ＜ｎ＋１＞の電圧はリーク電流が流れない程度まで低くすることができる。
【００１０】
図４４は、ＮＯＲ型フラッシュメモリのメモリセルアレイにおけるＢ４−ＨＥ書き込み動作時に各所に印加される電圧を示している。書き込みを禁止するために非選択ビット線に供給されるインヒビット電圧が３．６Ｖ（２ＶＣＣ）である例を示している。選択されたメモリセルがＭ＜ｎ＞＜ｎ＞である。選択メモリゲート線ＭＧ＜ｎ＞には８Ｖが、非選択メモリゲート線ＭＧ＜ｎ＋１＞には１．８Ｖ（ＶＣＣ）より高い電圧が供給される。選択ビット線（書き込みをなすべきメモリセル）ＢＬ＜ｎ＞には０Ｖが、非選択ビット線ＢＬ＜ｎ＋１＞には３．６Ｖ（２ＶＣＣ）が供給される。ソース線には１．８Ｖ（ＶＣＣ）が、Ｎ型ウェルＮＷには８Ｖが印加される。
【００１１】
この場合、選択メモリセルＭ＜ｎ＞＜ｎ＞のドレイン近傍のバンド間トンネル電流によるホットエレクトロンが電荷蓄積層に注入され、しきい値電圧がプラス方向にシフトする（しきい値の絶対値は小さくなる）。非選択メモリセルＭ＜ｎ＞＜ｎ＋１＞は、選択メモリセルＭ＜ｎ＞＜ｎ＞と比較すれば、そのドレイン電圧が大きく異なり、０Ｖ／３．６Ｖ（２ＶＣＣ）の違いで、選択／非選択を区別することができる。つまり、ゲートディスターブの問題は発生しにくくなる。一方で、非選択メモリセルＭ＜ｎ＋１＞＜ｎ＋１＞が導通してしまわないように、非選択メモリゲート線ＭＧ＜ｎ＋１＞には高い電圧を供給しなくてはならない。この電圧が低すぎると非選択メモリセルＭ＜ｎ＋１＞＜ｎ＋１＞を経由して非選択ビット線ＢＬ＜ｎ＋１＞からソース線ＳＬにリーク電流が流れてしまう。しかし、非選択メモリゲート線ＭＧ＜ｎ＋１＞に供給される電圧を高くしすぎると、非選択メモリセルＭ＜ｎ＋１＞＜ｎ＞のしきい値電圧がプラス方向にシフトする（しきい値の絶対値は小さくなる）という問題が発生する。これがドレインディスターブである。
【００１２】
以上より、従来の不揮発性半導体記憶装置においては、ゲートディスターブとドレインディスターブのトレードオフの関係を満たす電圧設定を行う必要があり、その電圧設定は容易ではなかった。特に、ディスターブストレスの厳しいＥＥＰＲＯＭにおいては、最適なバイアス条件を見つけることが非常に難しくなる。
【特許文献１】特開２００６−１５６９２５号公報
【特許文献２】特開２００６−１２８５９４号公報
【特許文献３】特開２００６−２６９６９７号公報
【特許文献４】米国特許第５６８７１１８号
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明は、Ｂ４−ＨＥ書き込み動作を適用したメモリセルにおいて、ディスターブストレスを緩和できるＰチャネル型の不揮発性半導体記憶装置及び不揮発性半導体記憶装置の書き込み方法を提供することにある。
【課題を解決するための手段】
【００１４】
上記課題を解決するため、本発明の一実施態様においては、半導体基板に形成されたＮ型ウェルと、それぞれ、Ｎ型ウェル表面に所定の間隔を開けて形成された第１のＰ＋領域及び第２のＰ＋領域と、Ｎ型ウェルの第１、第２のＰ＋領域間を第１のチャネル領域とし、この第１のチャネル領域の上方に形成されたトンネル絶縁膜、電荷蓄積層、第１のゲート絶縁膜及び第１の方向に延在する第１のゲート電極とを有する、複数のメモリセルがマトリックス状に配置されたメモリセルアレイと、第１の方向と直行する第２の方向に配置され、第１のＰ＋領域と接続された第１の配線と、第２の方向に配置され、第２のＰ＋領域と接続された第２の配線とを有することを特徴とする不揮発性半導体記憶装置を提供する。
【００１５】
また、上記課題を解決するため、本発明の他の実施態様においては、半導体基板に形成されたＮ型ウェルと、それぞれ、Ｎ型ウェル表面に所定の間隔を開けて形成された第１のＰ＋領域、第２のＰ＋領域及び第３のＰ＋領域と、Ｎ型ウェルの第１、第２のＰ＋領域間を第１のチャネル領域とし、この第１のチャネル領域の上方に形成された第１のゲート絶縁膜及び第１の方向に延在する第１のゲート電極と、Ｎ型ウェルの第２、第３のＰ＋領域間を第２のチャネル領域とし、この第２のチャネル領域の上方に形成されたトンネル絶縁膜、電荷蓄積層、第２のゲート絶縁膜及び第１の方向に延在する第２のゲート電極とを有する、複数のメモリセルがマトリックス状に配置されたメモリセルアレイと、第１の方向と直行する第２の方向に配置され、第１のＰ＋領域と接続された第１の配線と、第２の方向に配置され、第３のＰ＋領域と接続された第２の配線とを有することを特徴とする不揮発性半導体記憶装置を提供する。
【００１６】
また、上記課題を解決するため、本発明のさらに他の実施態様においては、半導体基板に形成さ半導体基板に形成されたＮ型ウェルと、それぞれ、Ｎ型ウェル表面に所定の間隔を開けて形成された第１のＰ＋領域、第２のＰ＋領域、第３のＰ＋領域及び第４のＰ＋領域と、Ｎ型ウェルの第１、第２のＰ＋領域間を第１のチャネル領域とし、この第１のチャネル領域の上方に形成された第１のゲート絶縁膜及び第１の方向に延在する第１のゲート電極と、Ｎ型ウェルの第３、第４のＰ＋領域間を第２のチャネル領域とし、この第２のチャネル領域の上方に形成された第２のゲート絶縁膜及び第１の方向に延在する第２のゲート電極とＮ型ウェルの第２、第３のＰ＋領域間を第３のチャネル領域とし、この第３のチャネル領域の上方に形成されたトンネル絶縁膜、電荷蓄積層、第３のゲート絶縁膜及び第１の方向に延在する第３のゲート電極とを有する、複数のメモリセルがマトリックス状に配置されたメモリセルアレイと、第１の方向と直行する第２の方向に配置され、第１のＰ＋領域と接続された第１の配線と、第２の方向に配置され、第４のＰ＋領域と接続された第２の配線とを有することを特徴とする不揮発性半導体記憶装置を提供する。
【００１７】
また、上記課題を解決するため、本発明の他の実施態様においては、第１、第２の配線を同電位Ｖｄ＿Ｖｓとし、Ｎ型ウェル及び電荷蓄積層上のゲート電極に、それぞれ、Ｖｄ＿Ｖｓより高電圧の正の電圧ＶｂおよびＶｇを印加することにより、バンド間トンネリングにより発生した電子によるホットエレクトロンを発生させ、このホットエレクトロンを電荷蓄積層に注入してデータの書き込みを行うことを特徴とする不揮発性半導体記憶素子のデータ書き込み方法を提供する。
【発明の効果】
【００１８】
本発明によれば、Ｂ４−ＨＥ書き込み動作を適用したメモリセルにおいて、ディスターブストレスを緩和するＰチャネル型の不揮発性半導体記憶装置及び不揮発性半導体記憶装置の書き込み方法を提供することができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施の形態を、図面を参照しつつ、説明する。なお、実施の形態において、同一構成要素には同一符号を付け、実施の形態の間において重複する説明は省略する。
【実施例１】
【００２０】
図１乃至図７を参照して本発明の実施例１を説明する。
【００２１】
図１に示すように、本発明の実施例１にかかるＮＯＲ型フラッシュメモリのメモリセルアレイはＮ型ウェルＮＷに形成された複数のメモリセルＭ＜ｎ＞＜ｎ＞、Ｍ＜ｎ＋１＞＜ｎ＞、Ｍ＜ｎ＞＜ｎ＋１＞、Ｍ＜ｎ＋１＞＜ｎ＋１＞から構成される。個々のメモリセルは浮遊ゲート等の電荷蓄積層を有するＰ型ＭＩＳトランジスタから構成されており、それぞれソース、ドレイン及びゲートを有している。ｎ行のメモリセルＭ＜ｎ＞＜ｎ＞、Ｍ＜ｎ＞＜ｎ＋１＞のゲート電極は行方向に配置されたメモリゲート線ＭＧ＜ｎ＞に接続され、ｎ＋１行のメモリセルＭ＜ｎ＋１＞＜ｎ＞、Ｍ＜ｎ＋１＞＜ｎ＋１＞のゲートは行方向に配置されたメモリゲート線ＭＧ＜ｎ＋１＞に接続されている。ｎ列のメモリセルＭ＜ｎ＞＜ｎ＞、Ｍ＜ｎ＋１＞＜ｎ＞のドレインは列方向に配置されたビット線ＢＬ＜ｎ＞に接続され、ｎ＋１列のメモリセルＭ＜ｎ＞＜ｎ＋１＞、Ｍ＜ｎ＋１＞＜ｎ＋１＞のドレインは列方向に配置されたビット線ＢＬ＜ｎ＋１＞に接続されている。このように、メモリセルアレイはＡＮＤ型アレイの形態を有している。
【００２２】
さらに、ｎ列のメモリセルＭ＜ｎ＞＜ｎ＞、Ｍ＜ｎ＋１＞＜ｎ＞のソースは列方向に配置されたソース線ＳＬ＜ｎ＞に接続され、ｎ＋１列のメモリセルＭ＜ｎ＞＜ｎ＋１＞、Ｍ＜ｎ＋１＞＜ｎ＋１＞のソースは列方向に配置されたソース線ＳＬ＜ｎ＋１＞に接続されている。このように、ソース線ＳＬはビット線と対になっており、メモリセルを構成するＭＩＳトランジスタのソース電圧はビット線毎に独立制御可能である。個々のメモリセルは１つのＰ型ＭＩＳトランジスタから構成されている。
【００２３】
図２に、図１に示したメモリセルアレイを駆動するための回路を含めた不揮発性半導体記憶装置の全体構成を示す。この不揮発性半導体記憶装置は、図１に示したメモリセルアレイ（Ｍｅｍｏｒｙ  Ａｒｒａｙ）と、メモリゲート線ＭＧを駆動するメモリゲート線ドライバ（ＭＧ  Ｄｒｉｖｅｒ）と、ビット線ＢＬ及びソース線ＳＬを駆動するＹゲート（ＹＧ）、センスアンプ（Ｓｅｎｓｅ  Ａｍｐ）及び書き込みドライバ（Ｗｒｉｔｅ  Ｄｒｉｖｅｒ）から構成される。さらに、この不揮発性半導体記憶装置は、メモリゲート線ドライバ（ＭＧ  Ｄｒｉｖｅｒ）、Ｙゲート（ＹＧ）、センスアンプ（Ｓｅｎｓｅ  Ａｍｐ）及び書き込みドライバ（Ｗｒｉｔｅ  Ｄｒｉｖｅｒ）を制御するための制御回路（Ｃｏｎｔｒｏｌ  Ｃｉｒｃｕｉｔ）及びこれらに電源を供給する電源回路（Ｐｏｗｅｒ  Ｃｉｒｃｕｉｔ）を有する。
【００２４】
図３Ａには、図１に示したメモリセルアレイに含まれるメモリセル１つ分のレイアウトが示されている。ソース及びドレインは埋込拡散層によって形成されており、図中上下に隣接するメモリセルと接続されてビット線ＢＬ及びソース線ＳＬを構成している。電荷蓄積層及びコントロールゲートであるメモリゲート線ＭＧはメモリセルのチャネル方向と平行に延在するように形成されている。ビット線ＢＬ及びソース線ＳＬとメモリゲート線ＭＧは直交している。
【００２５】
図３Ａには、図１に示したメモリセルアレイに含まれるメモリセル１つ分の１つのレイアウト例が示されている。ソース・ドレインの構造は同一であり、いわゆる対称構造をとっている。ソース及びドレインは埋込拡散層によって形成されており、図中上下に隣接するメモリセルと接続されてビット線ＢＬ及びソース線ＳＬを構成している。電荷蓄積層及びコントロールゲートであるメモリゲート線ＭＧはメモリセルのチャネル方向と平行に延在するように形成されている。ビット線ＢＬ及びソース線ＳＬとメモリゲート線ＭＧは直交している。以上のように構成することによって、メモリセルを高密度に充填することが可能になり、大容量メモリにかかわらずチップサイズを縮小することが可能となる。
【００２６】
図３Ｂには、図１に示したメモリセルアレイに含まれるメモリセル１つ分の、他のレイアウト例が示されている。ソース・ドレインの構造は同一であり、いわゆる対称構造をとっている。ソース及びドレインとビット線ＢＬ及びソース線ＳＬとの各コンタクトは、互い違いに配置されている。ビット線ＢＬ及びソース線ＳＬは図中上下に延びる。電荷蓄積層及びコントロールゲートであるメモリゲート線ＭＧはメモリセルのチャネル方向と平行に延在するように形成されている。ビット線ＢＬ及びソース線ＳＬとメモリゲート線ＭＧは直交している。以上のように構成することによって、ビット線ＢＬ及びソース線ＳＬを金属配線で形成することができ、標準ＣＭＯＳプロセスに適合させることができる。
【００２７】
図４Ａには、図１に示したメモリセルアレイに含まれるメモリセル１つ分の、断面図の一例が示されている。このメモリセルは、半導体基板のＰ型半導体基板（Ｐ−ｓｕｂ）に形成されたＮ型ウェル（Ｎ−ｗｅｌｌ）中に形成されている。メモリセルは、Ｐ＋型の拡散領域からなるソース（Ｓ）及びドレイン（Ｄ）と、両者の間の領域（チャネル）上に積層形成されたゲート絶縁膜、フローティングゲート（ＦＧ）、ゲート間絶縁膜及びメモリセルゲート（ＭＧ）から構成されている。フローティングゲート（ＦＧ）に電子が保持されることによってメモリセルのしきい値が変化し、データが記憶される。
【００２８】
図４Ｂには、図２に示したメモリセルアレイに含まれるメモリセル１つ分の、断面図の一例が示されている。このメモリセルは、半導体基板のＰ型半導体基板（Ｐ−ｓｕｂ）に形成されたＮ型ウェル（Ｎ−ｗｅｌｌ）中に形成されている。メモリセルは、Ｐ＋型の拡散領域からなるソース（Ｓ）及びドレイン（Ｄ）と、両者の間の領域（チャネル）上に積層形成された電荷蓄積層を有する絶縁膜（例えば、ＯＮＯ膜）、ゲート間絶縁膜及びメモリセルゲート（ＭＧ）から構成されている。電荷蓄積層に電子が保持されることによってメモリセルのしきい値が変化し、データが記憶される。
【００２９】
図５は、本発明の実施例１における各部位に印加される電圧とその電位の大小関係を示している。表中Ｓｅｌとあるのは選択を、Ｕｎｓｅｌとあるのは非選択を示している。表中ＲＥＡＤは読み出しを、ＰＧＭは書き込みを、ＥＲＳは消去をそれぞれ意味している。消去には２とおりの場合があり、１つはブロック単位、ひとつはワード線単位である。
【００３０】
図６は、本発明の一実施例における各部位に印加される具体的な電圧例を示している。ここで電圧とその電位の大小関係を示している。表中Ｓｅｎｓｅとあるのは図示しないセンスアンプと接続され、読み出しに必要な電位が印加されるという意味であり、表中ＨｉＺとあるのはハイインピーダンス状態を意味する。
【００３１】
図７Ａは、読み出し時に各部位に印加される電圧を示している。メモリゲート線ＭＧ＜ｎ＞には−２Ｖが、メモリゲート線ＭＧ＜ｎ＋１＞にはＶＣＣが、ソース線ＳＬ＜ｎ＞及びＳＬ＜ｎ＋１＞にはＶＣＣが、選択ビット線ＢＬ＜ｎ＞にはｓｅｎｓｅが、非選択のビット線ＢＬ＜ｎ＋１＞にはＶＣＣが印加される。Ｎ型ウェルＮＷに印加される電圧はＶＣＣである。
【００３２】
図７Ｂは、書き込み時に各部位に印加される電圧を示している。メモリゲート線ＭＧ＜ｎ＞には８Ｖが、メモリゲート線ＭＧ＜ｎ＋１＞には０Ｖが、ソース線ＳＬ＜ｎ＞には０Ｖが、ソース線ＳＬ＜ｎ＋１＞には８Ｖが、選択ビット線ＢＬ＜ｎ＞には０Ｖが、非選択のビット線ＢＬ＜ｎ＋１＞には８Ｖがそれぞれ印加される。Ｎ型ウェルＮＷに印加される電圧は８Ｖである。先に述べたとおり、メモリセルのソース・ドレインの構造は対称構造をとっている。そして、選択されたメモリセルのソース及びドレインには同一の０Ｖが印加されるとともに、Ｎ型ウェルＮＷとメモリゲート線ＭＧ＜ｎ＞にはいずれも８Ｖが印加されることから、ソース・ドレインの両側からＢ４−ＨＥ書き込みがなされることになる。また、書き込み時のソース・ドレインの電位差が０Ｖであるため、ゲート長のスケーリングが容易である。加えて、ゲートディスターブＧＤが問題となるメモリセルの４つの端子に全て同一の８Ｖが印加されているため、ゲートディスターブ問題が完全に回避されている。
【００３３】
図７Ｃは、ブロック単位の消去時に各部位に印加される電圧の一例を示している。メモリゲート線ＭＧ＜ｎ＞及びメモリゲート線ＭＧ＜ｎ＋１＞には−１０Ｖが、ソース線ＳＬ＜ｎ＞及びソース線ＳＬ＜ｎ＋１＞には１０Ｖが、ビット線ＢＬ＜ｎ＞及びビット線ＢＬ＜ｎ＋１＞はＨｉＺにおかれる。Ｎ型ウェルＮＷに印加される電圧は１０Ｖである。この条件において、ＦＮトンネル電流によって蓄積された電子がチャネル全面に放出されて、消去が行われる。ビット線ＢＬ＜ｎ＞及びビット線ＢＬ＜ｎ＋１＞はＨｉＺではなく、１０Ｖにドライブしてもよい。この場合、周辺トランジスタの耐圧は１０Ｖ以上にすることで足りる。
【００３４】
図７Ｄは、ブロック単位の消去時に各部位に印加される電圧の他の一例を示している。メモリゲート線ＭＧ＜ｎ＞及びメモリゲート線ＭＧ＜ｎ＋１＞には０Ｖが、ソース線ＳＬ＜ｎ＞及びソース線ＳＬ＜ｎ＋１＞には２０Ｖが、ビット線ＢＬ＜ｎ＞及びビット線ＢＬ＜ｎ＋１＞はＨｉＺにおかれる。Ｎ型ウェルＮＷに印加される電圧は２０Ｖである。この条件においても、ＦＮトンネル電流によって蓄積された電子がチャネル全面に放出されて、消去が行われる。ビット線ＢＬ＜ｎ＞及びビット線ＢＬ＜ｎ＋１＞はＨｉＺではなく、２０Ｖにドライブしてもよい。この場合、周辺トランジスタは耐圧が２０Ｖ以上のものが必要になるが、全て０Ｖ以上の正電圧で動作が可能となる。
【００３５】
図７Ｅは、ワード線単位の消去時に各部位に印加される電圧の一例を示している。メモリゲート線ＭＧ＜ｎ＞には−１０Ｖが、メモリゲート線ＭＧ＜ｎ＋１＞には−１０Ｖが、ソース線ＳＬ＜ｎ＞及びソース線ＳＬ＜ｎ＋１＞には１０Ｖが、ビット線ＢＬ＜ｎ＞及びビット線ＢＬ＜ｎ＋１＞はＨｉＺにおかれる。Ｎ型ウェルＮＷに印加される電圧は１０Ｖである。この条件において、−１０Ｖが供給されるメモリゲート線ＭＧ＜ｎ＞に接続された一行分のメモリセルの蓄積ゲートから、ＦＮトンネル電流によって電子がチャネル全面に放出されて、消去が行われる。ビット線ＢＬ＜ｎ＞及びビット線ＢＬ＜ｎ＋１＞はＨｉＺではなく、１０Ｖにドライブしてもよい。この場合、周辺トランジスタの耐圧は１０Ｖ以上にすることで足りる。
【００３６】
図７Ｆは、ワード線単位の消去時に各部位に印加される電圧の他の一例を示している。メモリゲート線ＭＧ＜ｎ＞には０Ｖが、メモリゲート線ＭＧ＜ｎ＋１＞には２０Ｖが、ソース線ＳＬ＜ｎ＞及びソース線ＳＬ＜ｎ＋１＞には２０Ｖが、ビット線ＢＬ＜ｎ＞及びビット線ＢＬ＜ｎ＋１＞はＨｉＺにおかれる。Ｎ型ウェルＮＷに印加される電圧は２０Ｖである。この条件においても、０Ｖが供給されるメモリゲート線ＭＧ＜ｎ＞に接続された一行分のメモリセルの蓄積ゲートから、ＦＮトンネル電流によって電子がチャネル全面に放出されて、消去が行われる。ビット線ＢＬ＜ｎ＞及びビット線ＢＬ＜ｎ＋１＞はＨｉＺではなく、２０Ｖにドライブしてもよい。この場合、周辺トランジスタは耐圧が２０Ｖ以上のものが必要になるが、全て０Ｖ以上の正電圧で動作が可能となる。
【実施例２】
【００３７】
続いて、図８乃至図１４を参照して本発明の実施例２を説明する。
【００３８】
図８に示すように、本発明の実施例２にかかるＮＯＲ型フラッシュメモリのメモリセルアレイはＮ型ウェルＮＷに形成された複数のメモリセルから構成される。個々のメモリセルは浮遊ゲート等の電荷蓄積層を有するセルトランジスタと選択トランジスタとから構成されている。浮遊ゲート等の電荷蓄積層を有するＰ型ＭＩＳトランジスタと選択トランジスタとは、いずれもソース、ドレイン及びゲートを有している。ｎ行のメモリセルのセルトランジスタのゲート電極は行方向に配置されたメモリゲート線ＭＧ＜ｎ＞に接続され、ｎ＋１行のメモリセルのセルトランジスタのゲートは行方向に配置されたメモリゲート線ＭＧ＜ｎ＋１＞に接続されている。ｎ行のメモリセルの選択トランジスタのゲート電極は行方向に配置されたワード線ＷＬ＜ｎ＞に接続され、ｎ＋１行のメモリセルの選択トランジスタのゲートは行方向に配置されたワード線ＷＬ＜ｎ＋１＞に接続されている。ｎ列のメモリセルの選択トランジスタのドレインは列方向に配置されたビット線ＢＬ＜ｎ＞に接続され、ｎ＋１列のメモリセルの選択トランジスタのドレインは列方向に配置されたビット線ＢＬ＜ｎ＋１＞に接続されている。このように、メモリセルアレイはＡＮＤ型アレイの形態を有している。
【００３９】
さらに、ｎ列のメモリセルのセルトランジスタのソースは列方向に配置されたソース線ＳＬ＜ｎ＞に接続され、ｎ＋１列のメモリセルのセルトランジスタのソースは列方向に配置されたソース線ＳＬ＜ｎ＋１＞に接続されている。このように、ソース線ＳＬはビット線と対になっており、メモリセルを構成するセルトランジスタのソース電圧はビット線毎に独立制御可能である。個々のメモリセルは１つのＰ型ＭＩＳトランジスタから構成されている。
【００４０】
図９に、図８に示したメモリセルアレイを駆動するための回路を含めた不揮発性半導体記憶装置の全体構成を示す。この不揮発性半導体記憶装置は、図２に示したものとは、ワード線ドライバ（ＷＬドライバ）が付加されている点及びこれに相応する各種の制御回路が付加されている点で異なっている。
【００４１】
図１０には、図８に示したメモリセルアレイに含まれるメモリセル１つ分の、レイアウト例が示されている。選択トランジスタのドレインとビット線ＢＬとのコンタクト及びセルトランジスタのソースとソース線ＳＬとの各コンタクトは、互い違いに配置されている。ビット線ＢＬ及びソース線ＳＬは図中上下に延びる。電荷蓄積層及びコントロールゲートであるメモリゲート線ＭＧはメモリセルのチャネル方向と直交するように形成されている。ビット線ＢＬ及びソース線ＳＬとメモリゲート線ＭＧ及びワード線ＷＬは直交している。以上のように構成することによって、ビット線ＢＬ及びソース線ＳＬを金属配線で形成することができ、標準ＣＭＯＳプロセスに適合させることができる。
【００４２】
図１１Ａには、図８に示したメモリセルアレイに含まれるメモリセル１つ分の、断面図の一例が示されている。このメモリセルは、半導体基板のＰ型半導体基板（Ｐ−ｓｕｂ）に形成されたＮ型ウェル（Ｎ−ｗｅｌｌ）中に形成されている。メモリセルトランジスタは、Ｐ＋型の拡散領域からなるソース（Ｓ）及びドレイン（Ｄ）と、両者の間の領域（チャネル）上に積層形成されたゲート絶縁膜、フローティングゲート（ＦＧ）、ゲート間絶縁膜及びメモリセルゲート（ＭＧ）から構成されている。フローティングゲート（ＦＧ）に電子が保持されることによってメモリセルのしきい値が変化し、データが記憶される。選択トランジスタは、Ｐ＋型の拡散領域からなるソース（Ｓ）及びドレイン（Ｄ）と、両者の間の領域（チャネル）上に積層形成されたゲート絶縁膜、ゲート（ＷＬ）から構成されている。メモリセルトランジスタのドレインと選択トランジスタのソースは共通拡散層にて構成されている。なお、選択トランジスタのドレイン（ビット線に接続されている）及びメモリセルトランジスタのソース（ソース線に接続されている）には浅くかつ低濃度のＰ−層が形成されている。つまり、メモリセルトランジスタ及び選択トランジスタのソース・ドレインは対称構造を有していない。選択トランジスタのゲート絶縁膜の厚さは、標準電源電圧（ＶＣＣ）用のトランジスタのゲート絶縁膜の厚さ、または、外部入出力（Ｉ／Ｏ）用のトランジスタのゲート絶縁膜の厚さと同じであることが望ましい。また、選択トランジスタのゲート絶縁膜の厚さは、メモリセルトランジスタのゲート絶縁膜（トンネル絶縁膜）の厚さと同じであっても良い。
【００４３】
なお、選択トランジスタのゲート絶縁膜の厚さは、標準電源電圧（ＶＣＣ）用のトランジスタのゲート絶縁膜の厚さ、外部入出力（Ｉ／Ｏ）用のトランジスタのゲート絶縁膜の厚さ及びメモリ素子のトンネル絶縁膜の厚さのいずれとも異なってもよい。
【００４４】
なお、選択トランジスタのチャネル領域の長さは、メモリセルトランジスタのチャネル領域の長さと同じでも良いし、これよりも長くても良い。
【００４５】
図１１Ｂには、図８に示したメモリセルアレイに含まれるメモリセル１つ分の、断面図の他の例が示されている。このメモリセルは、半導体基板のＰ型半導体基板（Ｐ−ｓｕｂ）に形成されたＮ型ウェル（Ｎ−ｗｅｌｌ）中に形成されている。メモリセルトランジスタは、Ｐ＋型の拡散領域からなるソース（Ｓ）及びドレイン（Ｄ）と、両者の間の領域（チャネル）上に積層形成された電荷蓄積層を含む絶縁膜（例えばＯＮＯ膜）及びメモリセルゲート（ＭＧ）から構成されている。電荷蓄積層に電子が保持されることによってメモリセルのしきい値が変化し、データが記憶される。選択トランジスタは、Ｐ＋型の拡散領域からなるソース（Ｓ）及びドレイン（Ｄ）と、両者の間の領域（チャネル）上に積層形成されたゲート絶縁膜、ゲート（ＷＬ）から構成されている。メモリセルトランジスタのドレインと選択トランジスタのソースは共通拡散層にて構成されている。メモリセルトランジスタ及び選択トランジスタのソース・ドレインは対称構造を有していない。選択トランジスタのゲート絶縁膜の厚さは、標準電源電圧（ＶＣＣ）用のトランジスタのゲート絶縁膜の厚さ、または、外部入出力（Ｉ／Ｏ）用のトランジスタのゲート絶縁膜の厚さと同じであってもよい。
【００４６】
図１２は、本発明の実施例２における各部位に印加される電圧とその電位の大小関係を示している。表中Ｓｅｌとあるのは選択を、Ｕｎｓｅｌとあるのは非選択を示している。表中ＲＥＡＤは読み出しを、ＰＧＭは書き込みを、ＥＲＳは消去をそれぞれ意味している。消去には２とおりの場合があり、１つはブロック単位、ひとつはワード線単位である。重要な点は、書き込み時に、ビット線及びソース線を同電位Ｖｄ＿Ｖｓ（図表中ではＶｂｓｌ＿ｐ）とし、Ｎ型ウェル及び電荷蓄積層上のゲート電極に、それぞれ、Ｖｄ＿Ｖｓより高電圧の正の電圧Ｖｂ（図表中でＶｎｗ＿ｐ）およびＶｇ（図表中ではＶｍｇ＿ｐ）を印加することにより、バンド間トンネリングにより発生した電子によるホットエレクトロンを発生させ、このホットエレクトロンを電荷蓄積層に注入してデータの書き込みを行う
【００４７】
図１３は、本発明の実施例２における各部位に印加される具体的な電圧例を示している。ここで電圧とその電位の大小関係を示している。図５と同様、表中Ｓｅｎｓｅとあるのは図示しないセンスアンプと接続され、読み出しに必要な電位が印加されるという意味であり、表中ＨｉＺとあるのはハイインピーダンス状態を意味する。
【００４８】
図１４Ａは、読み出し時に各部位に印加される電圧を示している。ワード線ＷＬ＜ｎ＞及びメモリゲート線ＭＧ＜ｎ＞には０Ｖが、ワード線ＷＬ＜ｎ＋１＞にはＶＣＣが、メモリゲート線ＭＧ＜ｎ＋１＞には０Ｖが、ソース線ＳＬ＜ｎ＞及びＳＬ＜ｎ＋１＞にはＶＣＣが、選択ビット線ＢＬ＜ｎ＞にはｓｅｎｓｅが、非選択のビット線ＢＬ＜ｎ＋１＞にはＶＣＣがそれぞれ印加される。Ｎ型ウェルＮＷに印加される電圧はＶＣＣである。選択トランジスタが存在するために、読み出し時においても、メモリセルのオフリーク（同一ビット線に接続された非選択のメモリセルにリーク電流が流れてしまうこと）をカットオフできるため、しきい値を深く設定する必要はなく、読み出し時のワード線の制御を０Ｖ／ＶＣＣの制御（電源電圧のみの制御）が可能となる。
【００４９】
図１４Ｂは、書き込み時に各部位に印加される電圧を示している。ワード線ＷＬ＜ｎ＞には−２Ｖが、メモリゲート線ＭＧ＜ｎ＞には８Ｖが、ワード線ＷＬ＜ｎ＋１＞には８Ｖが、メモリゲート線ＭＧ＜ｎ＋１＞には０Ｖが、ソース線ＳＬ＜ｎ＞には０Ｖが、ソース線ＳＬ＜ｎ＋１＞には８Ｖが、選択ビット線ＢＬ＜ｎ＞には０Ｖが、非選択のビット線ＢＬ＜ｎ＋１＞には８Ｖがそれぞれ印加される。Ｎ型ウェルＮＷに印加される電圧は８Ｖである。このメモリセルを用いた書き込みには、以下のメリットがある。すなわち、非選択のメモリセルのドレイン側選択トランジスタが、選択されたビット線ＢＬ＜ｎ＞の電圧０Ｖをカットオフするので、ドレインディスターブＤＤ耐性が改善する。また、書き込み時のソース・ドレインの電位差が０Ｖであるため、ゲート長のスケーリングが容易である。加えて、ゲートディスターブＧＤが問題となるメモリセルのセルトランジスタの４つの端子に全て同一の８Ｖが印加されているため、ゲートディスターブ問題が完全に回避されている。
【００５０】
図１４Ｃは、ブロック単位の消去時に各部位に印加される電圧の一例を示している。ワード線ＷＬ＜ｎ＞及びワード線ＷＬ＜ｎ＋１＞には１０Ｖが、メモリゲート線ＭＧ＜ｎ＞及びメモリゲート線ＭＧ＜ｎ＋１＞には−１０Ｖが、ソース線ＳＬ＜ｎ＞及びソース線ＳＬ＜ｎ＋１＞には１０Ｖが、ビット線ＢＬ＜ｎ＞及びビット線ＢＬ＜ｎ＋１＞は１０Ｖにおかれる。Ｎ型ウェルＮＷに印加される電圧は１０Ｖである。この条件において、ＦＮトンネル電流によって蓄積された電子がチャネル全面に放出されて、消去が行われる。この場合、周辺トランジスタの耐圧は１０Ｖ以上にすることで足りる。
【００５１】
図１４Ｄは、ブロック単位の消去時に各部位に印加される電圧の他の一例を示している。ワード線ＷＬ＜ｎ＞及びワード線ＷＬ＜ｎ＋１＞には２０Ｖが、メモリゲート線ＭＧ＜ｎ＞及びメモリゲート線ＭＧ＜ｎ＋１＞には０Ｖが、ソース線ＳＬ＜ｎ＞及びソース線ＳＬ＜ｎ＋１＞には２０Ｖが、ビット線ＢＬ＜ｎ＞及びビット線ＢＬ＜ｎ＋１＞は２０Ｖにおかれる。Ｎ型ウェルＮＷに印加される電圧は２０Ｖである。この条件においても、ＦＮトンネル電流によって蓄積された電子がチャネル全面に放出されて、消去が行われる。この場合、周辺トランジスタは耐圧が２０Ｖ以上のものが必要になるが、全て０Ｖ以上の正電圧で動作が可能となる。
【００５２】
図１４Ｅは、ワード線単位の消去時に各部位に印加される電圧の一例を示している。ワード線ＷＬ＜ｎ＞及びワード線ＷＬ＜ｎ＋１＞には１０Ｖが、メモリゲート線ＭＧ＜ｎ＞には−１０Ｖが、メモリゲート線ＭＧ＜ｎ＋１＞には−１０Ｖが、ソース線ＳＬ＜ｎ＞及びソース線ＳＬ＜ｎ＋１＞には１０Ｖが、ビット線ＢＬ＜ｎ＞及びビット線ＢＬ＜ｎ＋１＞には１０Ｖが供給される。Ｎ型ウェルＮＷに印加される電圧は１０Ｖである。この条件において、−１０Ｖが供給されるメモリゲート線ＭＧ＜ｎ＞に接続された一行分のメモリセルの蓄積ゲートから、ＦＮトンネル電流によって電子がチャネル全面に放出されて、消去が行われる。
【００５３】
図１４Ｆは、ワード線単位の消去時に各部位に印加される電圧の他の一例を示している。ワード線ＷＬ＜ｎ＞及びワード線ＷＬ＜ｎ＋１＞には２０Ｖが、メモリゲート線ＭＧ＜ｎ＞には０Ｖが、メモリゲート線ＭＧ＜ｎ＋１＞には２０Ｖが、ソース線ＳＬ＜ｎ＞及びソース線ＳＬ＜ｎ＋１＞には２０Ｖが、ビット線ＢＬ＜ｎ＞及びビット線ＢＬ＜ｎ＋１＞には２０Ｖがそれぞれ印加される。Ｎ型ウェルＮＷに印加される電圧は２０Ｖである。この条件においても、０Ｖが供給されるメモリゲート線ＭＧ＜ｎ＞に接続された一行分のメモリセルの蓄積ゲートから、ＦＮトンネル電流によって電子がチャネル全面に放出されて、消去が行われる。
【実施例３】
【００５４】
続いて、図１５乃至図２０Ｆを参照して本発明の実施例３を説明する。
【００５５】
図１５に示すように、本発明の実施例３にかかるＮＯＲ型フラッシュメモリのメモリセルアレイはＮ型ウェルＮＷに形成された複数のメモリセルから構成される。個々のメモリセルは浮遊ゲート等の電荷蓄積層を有するセルトランジスタとドレイン側選択トランジスタとソース側選択トランジスタとから構成されている。浮遊ゲート等の電荷蓄積層を有するセルトランジスタとドレイン側及びソース側選択トランジスタとは、いずれもソース、ドレイン及びゲートを有している。ｎ行のメモリセルのセルトランジスタのゲート電極は行方向に配置されたメモリゲート線ＭＧ＜ｎ＞に接続され、ｎ＋１行のメモリセルのセルトランジスタのゲートは行方向に配置されたメモリゲート線ＭＧ＜ｎ＋１＞に接続されている。ｎ行のメモリセルのドレイン側及びソース側選択トランジスタのゲート電極は行方向に配置されたワード線ＷＬ＜ｎ＞（但し、メモリゲート線ＭＧ＜ｎ＞を挟むように２本平行して走る。）に接続され、ｎ＋１行のメモリセルの各選択トランジスタのゲートは行方向に２本配置されたワード線ＷＬ＜ｎ＋１＞に接続されている。ｎ列のメモリセルの選択トランジスタのドレインは列方向に配置されたビット線ＢＬ＜ｎ＞に接続され、ｎ＋１列のメモリセルの選択トランジスタのドレインは列方向に配置されたビット線ＢＬ＜ｎ＋１＞に接続されている。このように、メモリセルアレイはＡＮＤ型アレイの形態を有している。
【００５６】
さらに、ｎ列のメモリセルのセルトランジスタのソースは列方向に配置されたソース線ＳＬ＜ｎ＞に接続され、ｎ＋１列のメモリセルのセルトランジスタのソースは列方向に配置されたソース線ＳＬ＜ｎ＋１＞に接続されている。このように、ソース線ＳＬはビット線と対になっており、メモリセルを構成するセルトランジスタのソース電圧はビット線毎に独立制御可能である。個々のメモリセルは１つのＰ型ＭＩＳトランジスタから構成されている。
【００５７】
図１５に示したメモリセルアレイを駆動するための回路を含めた不揮発性半導体記憶装置の全体構成は図９に示したもの（実施例２に対応）とほぼ同じであるから説明を省略する。
【００５８】
図１６には、図１５に示したメモリセルアレイに含まれるメモリセル１つ分の、レイアウト例が示されている。ドレイン側選択トランジスタのドレインとビット線ＢＬとのコンタクト及びソース側選択トランジスタのソースとソース線ＳＬとの各コンタクトは、互い違いに配置されている。ビット線ＢＬ及びソース線ＳＬは図中上下に延びる。電荷蓄積層及びコントロールゲートであるメモリゲート線ＭＧはメモリセルのチャネル方向と直交するように形成されている。ビット線ＢＬ及びソース線ＳＬとメモリゲート線ＭＧ及び２本のワード線ＷＬは直交している。以上のように構成することによって、ビット線ＢＬ及びソース線ＳＬを金属配線で形成することができ、標準ＣＭＯＳプロセスに適合させることができる。
【００５９】
図１７Ａには、図１５に示したメモリセルアレイに含まれるメモリセル１つ分の、断面図の一例が示されている。このメモリセルは、半導体基板のＰ型半導体基板（Ｐ−ｓｕｂ）に形成されたＮ型ウェル（Ｎ−ｗｅｌｌ）中に形成されている。メモリセルトランジスタは、Ｐ＋型の拡散領域からなるソース（Ｓ）及びドレイン（Ｄ）と、両者の間の領域（チャネル）上に積層形成されたゲート絶縁膜、フローティングゲート（ＦＧ）、ゲート間絶縁膜及びメモリセルゲート（ＭＧ）から構成されている。フローティングゲート（ＦＧ）に電子が保持されることによってメモリセルのしきい値が変化し、データが記憶される。ドレイン側及びソース側の両選択トランジスタは、いずれもＰ＋型の拡散領域からなるソース（Ｓ）及びドレイン（Ｄ）と、両者の間の領域（チャネル）上に積層形成されたゲート絶縁膜、ゲート（ＷＬ）から構成されている。メモリセルトランジスタのドレインとドレイン側選択トランジスタのソースは共通拡散層にて構成されている。また、メモリセルトランジスタのソースとソース側選択トランジスタのドレインは共通拡散層にて構成されている。ドレイン側選択トランジスタのドレイン（ビット線に接続されている）及びソース側選択トランジスタのソース（ソース線に接続されている）には浅くかつ低濃度のＰ−層が形成されている。そして、メモリセルトランジスタのソース・ドレインは浅くかつ低濃度のＰ−層は形成されておらず、したがって、対称構造を有している。ドレイン側選択トランジスタ及びソース側選択トランジスタのゲート絶縁膜の厚さは、標準電源電圧（ＶＣＣ）用のトランジスタのゲート絶縁膜の厚さ、または、外部入出力（Ｉ／Ｏ）用のトランジスタのゲート絶縁膜の厚さと同じであることが望ましい。また、選択トランジスタのゲート絶縁膜の厚さは、メモリセルトランジスタのゲート絶縁膜（トンネル絶縁膜）の厚さと同じであっても良い。
【００６０】
なお、選択トランジスタのゲート絶縁膜の厚さは、標準電源電圧（ＶＣＣ）用のトランジスタのゲート絶縁膜の厚さ、外部入出力（Ｉ／Ｏ）用のトランジスタのゲート絶縁膜の厚さ及びメモリ素子のトンネル絶縁膜の厚さのいずれとも異なってもよい。
【００６１】
なお、選択トランジスタのチャネル領域の長さは、メモリセルトランジスタのチャネル領域の長さと同じでも良いし、これよりも長くても良い。
【００６２】
図１７Ｂには、図１５に示したメモリセルアレイに含まれるメモリセル１つ分の、断面図の他の例が示されている。このメモリセルは、半導体基板のＰ型半導体基板（Ｐ−ｓｕｂ）に形成されたＮ型ウェル（Ｎ−ｗｅｌｌ）中に形成されている。メモリセルトランジスタは、Ｐ＋型の拡散領域からなるソース（Ｓ）及びドレイン（Ｄ）と、両者の間の領域（チャネル）上に積層形成された電荷蓄積層を含む絶縁膜（例えばＯＮＯ膜）及びメモリセルゲート（ＭＧ）から構成されている。電荷蓄積層に電子が保持されることによってメモリセルのしきい値が変化し、データが記憶される。ドレイン側及びソース側の両選択トランジスタは、いずれもＰ＋型の拡散領域からなるソース（Ｓ）及びドレイン（Ｄ）と、両者の間の領域（チャネル）上に積層形成されたゲート絶縁膜、ゲート（ＷＬ）から構成されている。メモリセルトランジスタのドレインとドレイン側選択トランジスタのソースは共通拡散層にて構成されている。また、メモリセルトランジスタのソースとソース側選択トランジスタのドレインは共通拡散層にて構成されている。ドレイン側選択トランジスタのドレイン（ビット線に接続されている）及びソース側選択トランジスタのソース（ソース線に接続されている）には浅くかつ低濃度のＰ−層が形成されている。そして、メモリセルトランジスタのソース・ドレインは浅くかつ低濃度のＰ−層は形成されておらず、したがって、対称構造を有している。ドレイン側選択トランジスタ及びソース側選択トランジスタのゲート絶縁膜の厚さは、標準電源電圧（ＶＣＣ）用のトランジスタのゲート絶縁膜の厚さ、または、外部入出力（Ｉ／Ｏ）用のトランジスタのゲート絶縁膜の厚さと同じであることが望ましい。
【００６３】
図１８は、本発明の実施例３における各部位に印加される電圧とその電位の大小関係を示している。表中Ｓｅｌとあるのは選択を、Ｕｎｓｅｌとあるのは非選択を示している。表中ＲＥＡＤは読み出しを、ＰＧＭは書き込みを、ＥＲＳは消去をそれぞれ意味している。消去には２とおりの場合があり、１つはブロック単位、ひとつはワード線単位である。
【００６４】
図１９は、本発明の実施例３における各部位に印加される具体的な電圧例を示している。ここで電圧とその電位の大小関係を示している。図５と同様、表中Ｓｅｎｓｅとあるのは図示しないセンスアンプと接続され、読み出しに必要な電位が印加されるという意味である。
【００６５】
図２０Ａは、読み出し時に各部位に印加される電圧を示している。ワード線ＷＬ＜ｎ＞及びメモリゲート線ＭＧ＜ｎ＞には０Ｖが、ワード線ＷＬ＜ｎ＋１＞にはＶＣＣが、メモリゲート線ＭＧ＜ｎ＋１＞には０Ｖが、ソース線ＳＬ＜ｎ＞及びＳＬ＜ｎ＋１＞にはＶＣＣが、選択ビット線ＢＬ＜ｎ＞にはｓｅｎｓｅが、非選択のビット線ＢＬ＜ｎ＋１＞にはＶＣＣがそれぞれ印加される。Ｎ型ウェルＮＷに印加される電圧はＶＣＣである。選択トランジスタが存在するために、読み出し時においても、メモリセルのオフリーク（同一ビット線に接続された非選択のメモリセルにリーク電流が流れてしまうこと）をカットオフできるため、しきい値を深く設定する必要はなく、読み出し時のワード線の制御を０Ｖ／ＶＣＣの制御（電源電圧のみの制御）が可能となることは実施例２と同様である。
【００６６】
図２０Ｂは、書き込み時に各部位に印加される電圧を示している。ワード線ＷＬ＜ｎ＞には−２Ｖが、メモリゲート線ＭＧ＜ｎ＞には８Ｖが、ワード線ＷＬ＜ｎ＋１＞には８Ｖが、メモリゲート線ＭＧ＜ｎ＋１＞には８Ｖが、ソース線ＳＬ＜ｎ＞には０Ｖが、ソース線ＳＬ＜ｎ＋１＞には８Ｖが、選択ビット線ＢＬ＜ｎ＞には０Ｖが、非選択のビット線ＢＬ＜ｎ＋１＞には８Ｖがそれぞれ印加される。Ｎ型ウェルＮＷに印加される電圧は８Ｖである。このメモリセルを用いた書き込みには、以下のメリットがある。すなわち、非選択のメモリセルのドレイン側選択トランジスタが、選択されたビット線ＢＬ＜ｎ＞の電圧０Ｖをカットオフするので、ドレインディスターブＤＤ耐性が改善する。また、書き込み時のソース・ドレインの電位差が０Ｖであるため、ゲート長のスケーリングが容易である。加えて、ゲートディスターブＧＤが問題となるメモリセルのセルトランジスタの４つの端子に全て同一の８Ｖが印加されているため、ゲートディスターブ問題が完全に回避されている。さらに加えて、ドレイン側及びソース側の両選択トランジスタにより、選択されたビット線ＢＬ及びソース線ＳＬ電圧の０Ｖをカットオフでき、非選択メモリセルゲート電圧をＮ型ウェル電圧ＮＷと同電位とすることで、ドレインディスターブ耐性がさらに改善される。
【００６７】
図２０Ｃは、ブロック単位の消去時に各部位に印加される電圧の一例を示している。ワード線ＷＬ＜ｎ＞及びワード線ＷＬ＜ｎ＋１＞には１０Ｖ−αが、メモリゲート線ＭＧ＜ｎ＞及びメモリゲート線ＭＧ＜ｎ＋１＞には−１０Ｖが、ソース線ＳＬ＜ｎ＞及びソース線ＳＬ＜ｎ＋１＞には１０Ｖが、ビット線ＢＬ＜ｎ＞及びビット線ＢＬ＜ｎ＋１＞には１０Ｖがそれぞれ印加される。Ｎ型ウェルＮＷに印加される電圧は１０Ｖである。この条件において、ＦＮトンネル電流によって蓄積された電子がチャネル全面に放出されて、消去が行われる。この場合、周辺トランジスタの耐圧は１０Ｖ以上にすることで足りる。ゲートストレスが極力小さくなるように、αは小さいほどよいが、選択トランジスタが導通するように設定されればよい。
【００６８】
図２０Ｄは、ブロック単位の消去時に各部位に印加される電圧の他の一例を示している。ワード線ＷＬ＜ｎ＞及びワード線ＷＬ＜ｎ＋１＞には２０Ｖ−αが、メモリゲート線ＭＧ＜ｎ＞及びメモリゲート線ＭＧ＜ｎ＋１＞には０Ｖが、ソース線ＳＬ＜ｎ＞及びソース線ＳＬ＜ｎ＋１＞には２０Ｖが、ビット線ＢＬ＜ｎ＞及びビット線ＢＬ＜ｎ＋１＞には２０Ｖがそれぞれ印加される。Ｎ型ウェルＮＷに印加される電圧は２０Ｖである。この条件においても、ＦＮトンネル電流によって蓄積された電子がチャネル全面に放出されて、消去が行われる。この場合、周辺トランジスタは耐圧が２０Ｖ以上のものが必要になるが、全て０Ｖ以上の正電圧で動作が可能となる。
【００６９】
図２０Ｅは、ワード線単位の消去時に各部位に印加される電圧の一例を示している。ワード線ＷＬ＜ｎ＞及びワード線ＷＬ＜ｎ＋１＞には１０Ｖ−αが、メモリゲート線ＭＧ＜ｎ＞には−１０Ｖが、メモリゲート線ＭＧ＜ｎ＋１＞には−１０Ｖが、ソース線ＳＬ＜ｎ＞及びソース線ＳＬ＜ｎ＋１＞には１０Ｖが、ビット線ＢＬ＜ｎ＞及びビット線ＢＬ＜ｎ＋１＞には１０Ｖが供給される。Ｎ型ウェルＮＷに印加される電圧は１０Ｖである。この条件において、−１０Ｖが供給されるメモリゲート線ＭＧ＜ｎ＞に接続された一行分のメモリセルの電荷蓄積層から、ＦＮトンネル電流によって電子がチャネル全面に放出されて、消去が行われる。
【００７０】
図２０Ｆは、ワード線単位の消去時に各部位に印加される電圧の他の一例を示している。ワード線ＷＬ＜ｎ＞及びワード線ＷＬ＜ｎ＋１＞には２０Ｖ−αが、メモリゲート線ＭＧ＜ｎ＞には０Ｖが、メモリゲート線ＭＧ＜ｎ＋１＞には２０Ｖが、ソース線ＳＬ＜ｎ＞及びソース線ＳＬ＜ｎ＋１＞には２０Ｖが、ビット線ＢＬ＜ｎ＞及びビット線ＢＬ＜ｎ＋１＞には２０Ｖがそれぞれ印加される。Ｎ型ウェルＮＷに印加される電圧は２０Ｖである。この条件においても、０Ｖが供給されるメモリゲート線ＭＧ＜ｎ＞に接続された一行分のメモリセルの電荷蓄積層から、ＦＮトンネル電流によって電子がチャネル全面に放出されて、消去が行われる。
【００７１】
図２１は、従来例と本発明の各実施例の対比をした図表である。メモリ素子のソース・ドレインの構造の対称性、アレイ構成、ゲート長のスケーリングの容易性、読み出し（ＲＥＡＤ）における消費電力及び書き込み（ＰＲＯＧＲＡＭ）におけるディスターブ特性について対比した。この図表より、いずれの実施例においても、各種ディスターブ特性を満たす電位設定が可能で、また、書き込み時にソース・ドレイン間の電位差がゼロであることからゲート長Ｌをシュリンクしやすい。また、実施例２及び実施例３においては、読み出しにおける消費電力が従来例よりも小さくなる。さらに、書き込みディスターブ耐性は、従来例よりも実施例１の方が改善されており、これよりも実施例２の方が改善されており、さらに、実施例３においてはさらなる改善がみられる。
【００７２】
図２２は、従来例と本発明の各実施例とを、書き込み時の各ディスターブストレスに着目して対比をした図表である。図中ＧＤはゲートディスターブＧＤが問題となるメモリセル（選択メモリセルと同一の行に存在するメモリセル）、ＤＤはドレインディスターブＤＤが問題となるメモリセル（選択メモリセルと同一の列に存在するメモリセル）、ＷＤはウェルディスターブＷＤが問題となるメモリセル（選択メモリセルと異なった行、列に存在するメモリセル）を示している。この図から、実施例３においては、全てのディスターブ問題が解決されていることが理解される。
【実施例４】
【００７３】
図２３は、上記説明した各実施例を適用したバイト型ＥＥＰＲＯＭ（８ビット単位で書き込み・消去をすることのできる不揮発性メモリ）を実現した例（実施例４）にかかるメモリセルアレイの構成図である。その特徴は、８ビット単位での消去を実現するために、８ビット毎にメモリ素子のゲート電極（メモリセルゲートＭＧ）を分割したことにある。そして、ゲート電極の制御は選択線ＳＥＬにて駆動されるＭＧ用選択トランジスタ（ＰＭＯＳ）にて行う。このＭＧ用選択トランジスタは、メモリセルと同一のＮ型ウェル内部に形成されている。この構成は上記した本発明の全ての実施例（実施例１、２及び３）において適用可能である。図２４に、実施例３にかかるメモリセルを適用したバイト型ＥＥＰＲＯＭに適用した例を示す。
【００７４】
図２５は、実施例４にかかる不揮発性半導体記憶装置の全体回路構成図であり、実施例１にかかるメモリセルを適用した場合を示す。この不揮発性半導体記憶装置は、図２３に示したメモリセルアレイ（Ｍｅｍｏｒｙ  Ａｒｒａｙ）と、メモリゲート線ＭＧを駆動するメモリゲート線ドライバ（ＭＧ  Ｄｒｉｖｅｒ）と、ビット線ＢＬ及びソース線ＳＬを駆動するＹゲート（ＹＧ）、センスアンプ（Ｓｅｎｓｅ  Ａｍｐ）及び書き込みドライバ（Ｗｒｉｔｅ  Ｄｒｉｖｅｒ）、選択線ＳＥＬを駆動するＳＥＬドライバ（ＳＥＬ  Ｄｒｉｖｅｒ）から構成される。さらに、この不揮発性半導体記憶装置は、メモリゲート線ドライバ（ＭＧ  Ｄｒｉｖｅｒ）、Ｙゲート（ＹＧ）、センスアンプ（Ｓｅｎｓｅ  Ａｍｐ）及び書き込みドライバ（Ｗｒｉｔｅ  Ｄｒｉｖｅｒ）を制御するための制御回路（Ｃｏｎｔｒｏｌ  Ｃｉｒｃｕｉｔ）及びこれらに電源を供給する電源回路（Ｐｏｗｅｒ  Ｃｉｒｃｕｉｔ）を有する。図３４は図２５に示した全体回路構成図の変形例であり、実施例２及び３にかかるメモリセルを適用した場合を示す。ＳＥＬドライバ（ＳＥＬ  Ｄｒｉｖｅｒ）とは別にワード線ＷＬドライバ（ＷＬ  Ｄｒｉｖｅｒ）をメモリセルアレイの反対側に設けた例である。
【００７５】
図２６は、読み出し（Ｒｅａｄ）動作における動作電圧の条件にかかる具体例を示した図である。ここでは、図中丸で囲ったメモリセルが読み出し選択される例を示してある。選択線ＳＥＬ＜０＞及び選択線ＳＥＬ＜１＞には０Ｖが、ワード線ＷＬ＜０＞には０Ｖが、ワード線ＷＬ＜１＞にはＶＣＣが、メモリゲート線ＭＧ＜０＞及びメモリゲート線ＭＧ＜１＞にはＶＣＣが、ビット線ＢＬについてはＢＬ＜０＞がｓｅｎｓｅ、ビット線はＶＣＣが、ソース線ＳＬは全てＶＣＣが印加される。Ｎ型ウェルＮＷはＶＣＣが印加される。
【００７６】
図２７は読み出し動作時における各ノードに印加される電圧を示したタイムチャートである。時刻ｔ１からｔ２の間で選択されたワード線ＷＬの電位が０Ｖへと立ち下がるとともに、選択されたビット線ＢＬはセンスアンプに接続される。時刻ｔ３からｔ４の間で選択されたワード線ＷＬの電位がＶＣＣに戻されるとともに選択されたビット線ＢＬはセンスアンプから切り離される。読み出しは、時刻ｔ２からｔ３の間でなされる。
【００７７】
図２８は、書き込み（Ｐｒｏｇｒａｍ）動作における動作電圧の条件にかかる具体例を示した図である。ここでは、図中選択と記されたメモリセルが書き込み対象のメモリセルであり、ＧＤと記されたメモリセルがゲートディスターブＧＤが問題となるメモリセルであり、図中ＤＤと記されたメモリセルがドレインディスターブＤＤが問題となるメモリセルであり、ＷＤと記されたメモリセルがウェルディスターブＷＤが問題となるメモリセルである。また、非選択のメモリセルは点線で囲った。選択線ＳＥＬ＜０＞及び選択線ＳＥＬ＜１＞には０Ｖが、ワード線ＷＬ＜０＞には０Ｖが、ワード線ＷＬ＜１＞には８Ｖが、メモリゲート線ＭＧ＜０＞及びメモリゲート線ＭＧ＜１＞には８Ｖが、ビット線ＢＬについては選択されたビット線ＢＬ＜０＞にはＶＣＣが、他のビット線ＢＬには８Ｖが、選択されたソース線ＳＬ＜０＞にはＶＣＣが、他のソース線ＳＬは全て８Ｖが印加される。Ｎ型ウェルＮＷには８Ｖが印加される。特徴的なことは、選択されたメモリセル以外の全てのディスターブストレスが回避されていることである。なお、この実施例においては、ＭＧ用選択トランジスタをメモリセルと同じＮ型ウェル内に形成しているため、ＭＧの電位はＮ型ウェルＮＷの電位以下に設定する必要がある。
【００７８】
図２９は書き込み動作時における各ノードに印加される電圧を示したタイムチャートである。時刻ｔ１からｔ２の間で選択されたワード線ＷＬの電位が０Ｖへと立ち下がるとともに非選択のワード線ＷＬの電位がＶＣＣから８Ｖへと立ち上がる。時刻ｔ２からｔ３の間でメモリゲート線ＭＧの電位がＶＣＣから８Ｖへと立ち上がるとともに、非選択のビット線ＢＬ、非選択のソース線ＳＬ、ウェル電位ＮＷがＶＣＣから８Ｖへと立ち上がる。書き込み（パルス）は、時刻ｔ３からｔ４の間でなされる。
【００７９】
図３０は、消去（Ｅｒａｓｅ）動作における動作電圧の条件にかかる具体例を示した図である。ここでは、図中選択と記されたメモリセルが消去対象のメモリセルである。選択線ＳＥＬ＜０＞には０Ｖが、選択線ＳＥＬ＜１＞には１８Ｖが、ワード線ＷＬ＜０＞及びワード線ＷＬ＜１＞には１８Ｖ−αが、メモリゲート線ＭＧ＜０＞にはＶＣＣが、メモリゲート線ＭＧ＜１＞には１８Ｖが、ビット線ＢＬ及びソース線ＳＬには１８Ｖがそれぞれ印加される。Ｎ型ウェルＮＷには１８Ｖが印加される。特徴的なことは、選択されたメモリセル以外の全てのディスターブストレスが回避されていることである。なお、この実施例においては、メモリセルの選択トランジスタのゲート電圧を、チャネルが導通する程度の電圧、すなわち１８Ｖ−αとすることで、ゲートストレスを緩和することができる。また、この例においては、動作電圧をすべて０Ｖ以上で実現しており、正の電圧を発生するチャージポンプ回路のみで動作させることが可能である。
【００８０】
図３１は消去動作時における各ノードに印加される電圧を示したタイムチャートである。時刻ｔ１からｔ２の間で非選択の選択線ＳＥＬの電位が１８Ｖへと立ち上がる。時刻ｔ２からｔ３の間でワード線ＷＬ、ビット線ＢＬ、ソース線ＳＬ及び非選択のメモリゲート線ＭＧの電位がＶＣＣから１８Ｖ−αに立ち上がる。消去（パルス）は、時刻ｔ３からｔ４の間でなされる。
【実施例５】
【００８１】
図３２は、上記説明した各実施例を適用したバイト型ＥＥＰＲＯＭ（８ビット単位で書き込み・消去をすることのできる不揮発性メモリ）を実現した他の例（実施例５）にかかるメモリセルアレイの構成図である。その特徴は、８ビット単位での消去を実現するために、８ビット毎にメモリ素子のゲート電極（メモリセルゲートＭＧ）を分割したことにある。そして、ゲート電極の制御は選択線ＳＥＬにて駆動されるＭＧ用選択トランジスタ（ＮＭＯＳ）にて行う。このＭＧ用選択トランジスタは、メモリセルの形成されたＮ型ウェルに隣接して形成されたＰ型ウェル内部に形成されている。この構成は上記した本発明の全ての実施例（実施例１、２及び３）において適用可能である。図３３に、実施例３にかかるメモリセルを適用したバイト型ＥＥＰＲＯＭに適用した例を示す。図２５又は図３４は実施例５にかかる不揮発性半導体記憶装置の全体回路構成図である
【００８２】
図３５は、読み出し（Ｒｅａｄ）動作における動作電圧の条件にかかる具体例を示した図である。ここでは、図中丸で囲ったメモリセルが読み出し選択される例を示してある。選択線ＳＥＬ＜０＞及び選択線ＳＥＬ＜１＞にはＶＣＣが、ワード線ＷＬ＜０＞には０Ｖが、ワード線ＷＬ＜１＞にはＶＣＣが、メモリゲート線ＭＧ＜０＞及びメモリゲート線ＭＧ＜１＞には０Ｖが、ビット線ＢＬについてはＢＬ＜０＞がｓｅｎｓｅ、ビット線はＶＣＣが、ソース線ＳＬは全てＶＣＣが印加される。Ｎ型ウェルＮＷはＶＣＣが印加される。
【００８３】
図３６は読み出し動作時における各ノードに印加される電圧を示したタイムチャートである。時刻ｔ１からｔ２の間で選択されたワード線ＷＬの電位が０Ｖへと立ち下がるとともに、選択されたビット線ＢＬはセンスアンプに接続される。時刻ｔ３からｔ４の間で選択されたワード線ＷＬの電位がＶＣＣに戻されるとともに選択されたビット線ＢＬはセンスアンプから切り離される。読み出しは、時刻ｔ２からｔ３の間でなされる。
【００８４】
図３７は、書き込み（Ｐｒｏｇｒａｍ）動作における動作電圧の条件にかかる具体例を示した図である。ここでは、図中選択と記されたメモリセルが書き込み対象のメモリセルであり、ＧＤと記されたメモリセルがゲートディスターブＧＤが問題となるメモリセルであり、図中ＤＤと記されたメモリセルがドレインディスターブＤＤが問題となるメモリセルであり、ＷＤと記されたメモリセルがウェルディスターブＷＤが問題となるメモリセルである。また、非選択のメモリセルは点線で囲った。選択線ＳＥＬ＜０＞及び選択線ＳＥＬ＜１＞には８Ｖが、ワード線ＷＬ＜０＞には０Ｖが、ワード線ＷＬ＜１＞には８Ｖが、メモリゲート線ＭＧ＜０＞及びメモリゲート線ＭＧ＜１＞には８Ｖが、ビット線ＢＬについては選択されたビット線ＢＬ＜０＞にはＶＣＣが、他のビット線ＢＬには８Ｖが、選択されたソース線ＳＬ＜０＞にはＶＣＣが、他のソース線ＳＬは全て８Ｖが印加される。Ｎ型ウェルＮＷには８Ｖが印加される。その結果、メモリセルのセルトランジスタのゲートには８Ｖ−Ｖｔｈ（但し、ＶｔｈはＭＧ用トランジスタのしきい値電圧）が印加される。特徴的なことは、選択されたメモリセル以外の全てのディスターブストレスが回避されていることである。なお、この実施例においては、ＭＧ用選択トランジスタをメモリセルを形成するＮ型ウェルとは独立して形成しているため、ＭＧの電位とＮＷの電位とは独立に設定できる。
【００８５】
図３８は書き込み動作時における各ノードに印加される電圧を示したタイムチャートである。時刻ｔ１からｔ２の間で選択されたワード線ＷＬの電位が０Ｖへと立ち下がるとともに非選択のワード線ＷＬの電位がＶＣＣから８Ｖへと立ち上がる。時刻ｔ２からｔ３の間でメモリゲート線ＭＧの電位がＶＣＣから８Ｖへと立ち上がるとともに、非選択のビット線ＢＬ、非選択のソース線ＳＬ、ウェル電位ＮＷがＶＣＣから８Ｖへと立ち上がる。書き込み（パルス）は、時刻ｔ３からｔ４の間でなされる。
【００８６】
図３９は、消去（Ｅｒａｓｅ）動作における動作電圧の条件にかかる具体例を示した図である。ここでは、図中選択と記されたメモリセルが消去対象のメモリセルである。選択線ＳＥＬ＜０＞には１６Ｖが、選択線ＳＥＬ＜１＞には０Ｖが、ワード線ＷＬ＜０＞及びワード線ＷＬ＜１＞には１６Ｖ−αが、メモリゲート線ＭＧ＜０＞には０Ｖが、メモリゲート線ＭＧ＜１＞には１６Ｖが、ビット線ＢＬ及びソース線ＳＬには１６Ｖがそれぞれ印加される。Ｎ型ウェルＮＷには１６Ｖが印加される。特徴的なことは、選択されたメモリセル以外の全てのディスターブストレスが回避されていることである。なお、この実施例においては、メモリセルの選択トランジスタのゲート電圧を、チャネルが導通する程度の電圧、すなわち１６Ｖ−αとすることで、ゲートストレスを緩和することができる。また、この例においては、動作電圧をすべて０Ｖ以上で実現しており、正の電圧を発生するチャージポンプ回路のみで動作させることが可能である。さらに、ＭＧ用選択トランジスタをＮＭＯＳで構成することによって、ＭＧ電圧をＶＣＣではなく０Ｖにでき、その分だけ、ＮＷ、ＢＬ、ＳＬの各電圧の低電圧化が可能となる。
【００８７】
図４０は消去動作時における各ノードに印加される電圧を示したタイムチャートである。時刻ｔ１からｔ２の間で選択された選択線ＳＥＬの電位が１６Ｖへと立ち上がるとともに非選択の選択線ＳＥＬの電位がＶＣＣから０Ｖに立ち下がる。時刻ｔ２からｔ３の間でワード線ＷＬ、ビット線ＢＬ、ソース線ＳＬ及び非選択のメモリゲート線ＭＧの電位がＶＣＣから１６Ｖ−αに立ち上がる。消去（パルス）は、時刻ｔ３からｔ４の間でなされる。
【００８８】
図４１は、ＭＧ用選択トランジスタをＰＭＯＳで構成した例（実施例４）とＮＭＯＳで構成した例（実施例５）の比較をまとめた図表である。アレイ面積は、ＮＭＯＳを用いると、ウェル分離が必要となる分だけ大きくなるが、書き込み条件における電圧設定の制約がなくなる。その他の効果は、図表に示したとおりである。
【００８９】
以上、本発明の不揮発性メモリを説明したが、本発明は前述の実施例に限定されるものではない。例えば、実施例４、５においては、８ビット毎にメモリゲート線を分離したが、これは複数ビットであれば１６ビットでも３２ビットでもそれより多数ビットであっても２ｎ（ｎ＞３：整数）ビットであってもかまわない。また、１０Ｖ、２０Ｖ、１８Ｖ、１６Ｖ等という具体的な電圧はこれら以外の高電圧であってもよい。
【図面の簡単な説明】
【００９０】
【図１】本発明の実施例１にかかる不揮発性メモリのアレイ構成図である。
【図２】本発明の実施例１にかかる不揮発性メモリの全体構成図である。
【図３Ａ】本発明の実施例１にかかる不揮発性メモリのメモリセルアレイのレイアウトの一例である。
【図３Ｂ】本発明の実施例１にかかる不揮発性メモリのメモリセルアレイのレイアウトの一例である。
【図４Ａ】本発明の実施例１にかかる不揮発性メモリのメモリセルの断面図の一例である。
【図４Ｂ】本発明の実施例１にかかる不揮発性メモリのメモリセルの断面図の一例である。
【図５】本発明の実施例１における各部位に印加される電圧とその電位の大小関係を示した図表である。
【図６】本発明の実施例１における各部位に印加される電圧の具体例である。
【図７Ａ】本発明の実施例１における読み出し動作時における各部位に印加される電圧の具体例である。
【図７Ｂ】本発明の実施例１における書き込み動作時における各部位に印加される電圧の具体例である。
【図７Ｃ】本発明の実施例１における消去動作時における各部位に印加される電圧の具体例である。
【図７Ｄ】本発明の実施例１における消去動作時における各部位に印加される電圧の具体例である。
【図７Ｅ】本発明の実施例１における消去動作時における各部位に印加される電圧の具体例である。
【図７Ｆ】本発明の実施例１における消去動作時における各部位に印加される電圧の具体例である。
【図８】本発明の実施例２にかかる不揮発性メモリのアレイ構成図である。
【図９】本発明の実施例２にかかる不揮発性メモリの全体構成図である。
【図１０】本発明の実施例２にかかる不揮発性メモリのメモリセルアレイのレイアウトの一例である。
【図１１Ａ】本発明の実施例２にかかる不揮発性メモリのメモリセルの断面図の一例である。
【図１１Ｂ】本発明の実施例２にかかる不揮発性メモリのメモリセルの断面図の一例である。
【図１２】本発明の実施例２における各部位に印加される電圧とその電位の大小関係を示した図表である。
【図１３】本発明の実施例２における各部位に印加される電圧の具体例である。
【図１４Ａ】本発明の実施例２における読み出し動作時における各部位に印加される電圧の具体例である。
【図１４Ｂ】本発明の実施例２における書き込み動作時における各部位に印加される電圧の具体例である。
【図１４Ｃ】本発明の実施例２における消去動作時における各部位に印加される電圧の具体例である。
【図１４Ｄ】本発明の実施例２における消去動作時における各部位に印加される電圧の具体例である。
【図１４Ｅ】本発明の実施例２における消去動作時における各部位に印加される電圧の具体例である。
【図１４Ｆ】本発明の実施例２における消去動作時における各部位に印加される電圧の具体例である。
【図１５】本発明の実施例３にかかる不揮発性メモリのアレイ構成図である。
【図１６】本発明の実施例３にかかる不揮発性メモリのメモリセルアレイのレイアウトの一例である。
【図１７Ａ】本発明の実施例３にかかる不揮発性メモリのメモリセルの断面図の一例である。
【図１７Ｂ】本発明の実施例３にかかる不揮発性メモリのメモリセルの断面図の一例である。
【図１８】本発明の実施例３における各部位に印加される電圧とその電位の大小関係を示した図表である。
【図１９】本発明の実施例３における各部位に印加される電圧の具体例である。
【図２０Ａ】本発明の実施例３における読み出し動作時における各部位に印加される電圧の具体例である。
【図２０Ｂ】本発明の実施例３における書き込み動作時における各部位に印加される電圧の具体例である。
【図２０Ｃ】本発明の実施例３における消去動作時における各部位に印加される電圧の具体例である。
【図２０Ｄ】本発明の実施例３における消去動作時における各部位に印加される電圧の具体例である。
【図２０Ｅ】本発明の実施例３における消去動作時における各部位に印加される電圧の具体例である。
【図２０Ｆ】本発明の実施例３における消去動作時における各部位に印加される電圧の具体例である。
【図２１】従来例と本発明の各実施例の対比をした図表である。
【図２２】従来例と本発明の各実施例とを、書き込み時の各ディスターブストレスに着目して対比をした図表である。
【図２３】本発明の実施例４にかかる不揮発性メモリのメモリセルアレイの構成図である。
【図２４】本発明の実施例４にかかる不揮発性メモリのメモリセルアレイの構成図である。
【図２５】本発明の実施例４にかかる不揮発性メモリの全体構成図である。
【図２６】本発明の実施例４における読み出し動作時における各部位に印加される電圧の具体例である。
【図２７】本発明の実施例４における読み出し動作におけるタイムチャートである。
【図２８】本発明の実施例４における書き込み動作時における各部位に印加される電圧の具体例である。
【図２９】本発明の実施例４における書き込み動作におけるタイムチャートである。
【図３０】本発明の実施例４における消去動作時における各部位に印加される電圧の具体例である。
【図３１】本発明の実施例４における消去動作におけるタイムチャートである。
【図３２】本発明の実施例５にかかる不揮発性メモリのメモリセルアレイの構成図である。
【図３３】本発明の実施例５にかかる不揮発性メモリのメモリセルアレイの構成図である。
【図３４】本発明の実施例５にかかる不揮発性メモリの全体構成図である。
【図３５】本発明の実施例５における読み出し動作時における各部位に印加される電圧の具体例である。
【図３６】本発明の実施例５における読み出し動作におけるタイムチャートである。
【図３７】本発明の実施例５における書き込み動作時における各部位に印加される電圧の具体例である。
【図３８】本発明の実施例５における書き込み動作におけるタイムチャートである。
【図３９】本発明の実施例５における消去動作時における各部位に印加される電圧の具体例である。
【図４０】本発明の実施例５における消去動作におけるタイムチャートである。
【図４１】本発明の実施例４と実施例５を比較した図表である。
【図４２】従来のＮＯＲ型不揮発性メモリのアレイ構成図である。
【図４３】従来のＮＯＲ型不揮発性メモリのディスターブの一例である。
【図４４】従来のＮＯＲ型不揮発性メモリのディスターブの一例である。
【符号の説明】
【００９１】
Ｍ  メモリセル
ＭＧ  メモリゲート線
ＢＬ  ビット線
ＳＬ  ソース線
【図１】
0005483826.tif 000002
【図２】
0005483826.tif 000003
【図３Ａ】
0005483826.tif 000004
【図３Ｂ】
0005483826.tif 000005
【図４Ａ】
0005483826.tif 000006
【図４Ｂ】
0005483826.tif 000007
【図５】
0005483826.tif 000008
【図６】
0005483826.tif 000009
【図７Ａ】
0005483826.tif 000010
【図７Ｂ】
0005483826.tif 000011
【図７Ｃ】
0005483826.tif 000012
【図７Ｄ】
0005483826.tif 000013
【図７Ｅ】
0005483826.tif 000014
【図７Ｆ】
0005483826.tif 000015
【図８】
0005483826.tif 000016
【図９】
0005483826.tif 000017
【図１０】
0005483826.tif 000018
【図１１Ａ】
0005483826.tif 000019
【図１１Ｂ】
0005483826.tif 000020
【図１２】
0005483826.tif 000021
【図１３】
0005483826.tif 000022
【図１４Ａ】
0005483826.tif 000023
【図１４Ｂ】
0005483826.tif 000024
【図１４Ｃ】
0005483826.tif 000025
【図１４Ｄ】
0005483826.tif 000026
【図１４Ｅ】
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【図１４Ｆ】
0005483826.tif 000028
【図１５】
0005483826.tif 000029
【図１６】
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【図１７Ａ】
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【図１７Ｂ】
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【図１８】
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【図１９】
0005483826.tif 000034
【図２０Ａ】
0005483826.tif 000035
【図２０Ｂ】
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【図２０Ｃ】
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【図２０Ｄ】
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【図２０Ｅ】
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【図２０Ｆ】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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