【事件の表示】
　特願２０１３−　５４８１７「半導体装置」拒絶査定不服審判事件〔平成２６年　９月２９日出願公開、特開２０１４−１８３０７１、請求項の数（５）〕について、次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は、特許すべきものとする。
【理　由】
第１　手続の経緯　
　本願は，平成２５年３月１８日の出願であって，その手続の経緯は以下のとおりである。
平成２７年　８月１２日　審査請求
平成２８年　８月２４日　拒絶理由通知
平成２８年１０月２４日　意見書・手続補正
平成２８年１１月１７日　拒絶査定（以下，「原査定」という。）
平成２９年　２月１０日　審判請求・手続補正
平成２９年　８月２４日　拒絶理由通知（以下，「当審拒絶理由」という。）
平成２９年１０月２３日　意見書・手続補正（以下，「当審補正」という。）
　
第２　本願発明
　本願の請求項１ないし５に係る発明（以下，それぞれ「本願発明１」ないし「本願発明５」という。）は，当審補正で補正された特許請求の範囲の請求項１ないし５に記載された事項により特定される次のとおりのものと認められる。
「【請求項１】
　第１主面を有する基板搭載部材と，
　前記基板搭載部材から離間した第１リードと，
　前記基板搭載部材から離間した第２リードと，
　第１端及び前記第１端の反対側の第２端を有する導通部材と，
　第１面を有し，前記第１面が前記第１主面に対向するように前記基板搭載部材に搭載された半導体チップと，
　前記半導体チップを封止する封止樹脂と，
を備え，
　前記半導体チップは，
　前記第１面を有する半導体基板，前記半導体基板上に形成された埋込絶縁層，及び前記埋込絶縁層上に形成された半導体層を有する基板と，
　前記半導体層に前記埋込絶縁層に達するように埋め込まれ，前記半導体層の第１回路形成領域と第２回路形成領域との間を絶縁する分離用絶縁層と，
　前記第１回路形成領域を用いて形成された第１回路と，
　前記第２回路形成領域を用いて形成された第２回路と，
　前記第１回路形成領域に接続する第１電極パッドと，
　前記第２回路形成領域に接続する第２電極パッドと，
を備え，
　前記半導体基板は，前記基板搭載部材に電気的に接続し，
　前記第１電極パッドは，前記第１リードに電気的に接続し，
　前記第２電極パッドは，前記第２リードに電気的に接続し，
　前記導通部材の前記第１端は，前記基板搭載部材に接続し，
　前記導通部材の前記第２端は，前記封止樹脂の外側にあり，
　前記第１リードには，前記半導体チップ及び前記第１リードの外部から第１電位が与えられ，
　前記第２リードには，前記半導体チップ及び前記第２リードの外部から第２電位が与えられ，
　前記導通部材には，前記半導体チップ及び前記導通部材の外部から第３電位が与えられ，
　前記第１電位は，前記第１回路の基準電位であり，
　前記第２電位は，前記第２回路の基準電位であり，
　前記第３電位は，前記第１電位及び前記第２電位のいずれとも異なる固定電位である半導体装置。
　【請求項２】
　請求項１に記載の半導体装置において，
　前記第１回路形成領域に形成された第１ウェルと，
　前記第２回路形成領域に形成された第２ウェルと，
を備え，
　前記半導体基板の厚さは前記第１ウェルと前記第２ウェルの間の距離よりも小さい半導体装置。
　【請求項３】
　請求項１に記載の半導体装置において，
　前記半導体基板の厚さは１００μｍ以下である半導体装置。
　【請求項４】
　請求項１に記載の半導体装置において，
　前記第１電極パッドに印加される第１電位と前記第２電極パッドに印加される第２電位の差は１００Ｖ以上である半導体装置。
　【請求項５】
　請求項４に記載の半導体装置において，
　前記第１回路に接続している第１インダクタと，
　前記第２回路に接続しており，且つ前記第１インダクタに対向している第２インダクタと，
を備える半導体装置。」
　
第３　原査定の理由の概要
（進歩性）この出願の下記の請求項に係る発明は，その出願前日本国内又は外国において頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて，その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。
　　　　記（引用文献等については引用文献等一覧参照）
・請求項１，４，５について
・引用文献１〜９
　引用文献１の図５〜図８を参照のこと。
　ここで，引用文献２〜４をそれぞれ参照すれば，引用文献１において，第１回路と第２回路にそれぞれ対応する電極パッドを形成し，半導体基板と当該電極パッドを独立させることに格別な困難性は認められない。
　また，引用文献５の段落００６３〜００６４には，支持基板に固定電位を与える技術が記載されており，引用文献１において，当該各技術を用いることは当業者が容易に想到し得ることである。
　さらに，支持基板に固定電位を与える際に，引用文献２の図１３〜図１５に示されているようなダイパッド５４から延びるリード５６に対して，固定電位をバイアスすることにも格別な困難性は認められず，引用文献６の図１，図３，引用文献７の図７，図１３，引用文献８の図１，図２，又は，引用文献９の図１に示されているように，当該リードを封止樹脂の外側まで延在させることは周知技術に過ぎない。
・請求項２，３について
・引用文献１〜９
　引用文献５の段落００４２には，支持基板の寄生抵抗を大きくすることでノイズの伝達を減らすことができることが記載されており，当該記載に配慮すれば，支持基板の寄生抵抗を大きくするために，支持基板を薄く形成することは当業者が容易に想到し得ることである。
　また，その際に，支持基板の厚みをどの程度にするかは当業者が適宜決定する設計事項に過ぎない。
　　　　　　　＜引用文献等一覧＞
１．特開２００９−２９５８０４号公報
２．国際公開第９９／０６６５５７号
３．米国特許第６４０７４３２号明細書
４．特開２００２−２５２３２８号公報
５．特開２００１−２４４４１６号公報
６．特開平０６−１２０３９６号公報
７．特開平０５−２１８２６２号公報
８．特開２０１３−０３３８２２号公報
９．特開平０７−１６１９１１号公報
　
第４　当審拒絶理由の概要
１　この出願は，特許請求の範囲の記載が下記の点で，特許法第３６条第６項第１号に規定する要件を満たしていない。 
２　この出願は，特許請求の範囲の記載が下記の点で，特許法第３６条第６項第２号に規定する要件を満たしていない。 
　　　　　　　　　　　　　　　　記 
　請求項１に記載された「前記第３電位は，前記第１電位及び前記第２電位のいずれからも独立している」は，発明の詳細な説明に記載されていないし，「独立している」とはどのような状態をいうのか不明確である。請求項１を引用して記載した請求項２ないし５についても同様である。 
　発明の詳細な説明には「半導体基板ＢＳＢには，ダイパッドＤＰ及び基板電位用リード端子ＬＤ４を介して固定電位が印加されている。この固定電位は，後述する第１電位及び第２電位とは異なる経路で半導体チップＳＣに印加される。すなわち半導体基板ＢＳＢは，第１電極パッドＰＡＤ１（後述）及び第２電極パッドＰＡＤ２（後述）には電気的に接続していない。」（【００１７】）と記載されているが，この「固定電位」と請求項１に記載された「独立している」との関係が不明である。 
３　この出願の下記の請求項に係る発明は，その出願前日本国内又は外国において頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて，その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。 
　　　　　記（引用文献等については引用文献等一覧参照） 
　　引　用　文　献　等　一　覧 （当審注：引用文献番号は原査定に合わせた。）
引用文献２　国際公開第９９／６６５５７号 
引用文献１　特開２００９−２９５８０４号公報 
 （１）請求項１について 
・引用文献２ 
・備考 
　本願発明と引用文献２（７頁５行−８頁１６行，９頁８−１６行，１８頁６−１５行，２２頁２４行−２３頁５行，図１，２，１０，１６）に記載された発明（「引用発明２」）とを対比すると，本願発明は「前記第３電位は，前記第１電位及び前記第２電位のいずれからも独立している」のに対し，引用発明２ではこの旨が明示されていない点で相違する。
　しかし，引用発明において，「支持基板の電圧は外付け容量４８の容量比で決定される」（１８頁１０−１１行）から，図１６において，ダイパッド５４には，１次側回路の接地端子電極の電位（「第１電位」）と２次側回路の接地端子電極の電位（「第２電位」）との電位差を２つのチップコンデンサ６１の容量比で分割した電位（「第３電位」）が印加されるものであり，また，コンデンサは直流を通さないから，「第３電位」は「第１電位」及び「第２電位」のいずれからも「独立」していると観念することは，当業者が容易になしうることである。 
 （２）請求項２，３について 
・引用文献２ 
・備考 
　引用発明２において，支持基板９の電圧を調整するためにその厚さを決定することは当業者が適宜なし得ることである。 
 （３）請求項４について 
・引用文献２ 
・備考 
　引用文献２には「１次回路領域２と２次回路領域３の間に必要な絶縁分離耐電圧が３０００Ｖ」（７頁１９−２０行）と記載されているから，「第１電位」と「第２電位」の電位差が１００Ｖ以上になることは想定されている。 
 （４）請求項５について 
・引用文献２，１ 
・備考 
　引用文献２（１１頁１９−２５行）にはトランスを用いてアイソレータ領域を構成することが記載されているから，引用文献１（【００１１】−【００１７】）に記載された第１インダクタと第２インダクタを採用することは，当業者が容易になし得ることである。
　
第５　引用文献
１　引用文献１の記載
（１）引用文献１
　引用文献１には，図面とともに，次の記載がある。（下線は当審で付加した。以下同じ。）
　ア　「【技術分野】
【０００１】
　本発明は，入力される電気信号の電位が互いに異なる２つの回路の間で電気信号を伝達することができる半導体装置に関する。」
　イ　「【００１１】
　図１は，第１の実施形態における半導体装置の断面図である。この
半導体装置は，基板１０，基板１０上に形成された多層配線層，第１インダクタ３１０，及び第２インダクタ３２０を有している。
第１インダクタ３１０は，多層配線層の第ｎ配線層に設けられている。第２インダクタ３２０は，多層配線層の第ｍ配線層（ｔ≧ｍ≧ｎ＋２）に設けられ，第１インダクタ３１０の上方に位置している。
【００１２】
　本実施形態において第１インダクタ３１０及び第２インダクタ３２０は，いずれも一つの配線層に形成された渦巻き型の配線パターンである。また絶縁層は，複数の層間絶縁膜を積層した構造であってもよいし，一つの層間絶縁膜であってもよい。本実施形態において絶縁層は，２つの層間絶縁膜を積層した構造を有している。
【００１３】
　本実施形態において，半導体装置は４層の配線５１０，５２０，５３０，５４０をこの順に積層した構造である。配線５１０，５２０，５３０，５４０は，ダマシン法により形成されたＣｕ配線であり，それぞれ配線層４１２，４２２，４３２，４４２に形成された溝に埋め込まれている。最上層の配線５４０には，パッド（図示せず）が形成されている。なお，配線５１０，５２０，５３０，５４０の少なくとも一つはＡｌ合金配線であっても良い。
【００１４】
　基板１０と最下層の配線５１０の間には，コンタクトプラグを形成するための層間絶縁膜４１０が設けられており，配線５１０，５２０の相互間，配線５２０，５３０の相互間，及び配線５３０，５４０の相互間それぞれには，ビアを形成するための絶縁層４２０，４３０，４４０が設けられている。基板１０上には，絶縁層４１０，配線層４１２，絶縁層４２０，配線層４２２，絶縁層４３０，配線層４３２，絶縁層４４０，及び配線層４４２がこの順に積層されている。
【００１５】
　絶縁層及び配線層を構成する各絶縁膜はＳｉＯ2膜であっても良いし，低誘電率膜であってもよい。低誘電率膜は，例えば比誘電率が３．３以下，好ましくは２．９以下の絶縁膜とすることができる。低誘電率膜としては，ＳｉＯＣの他に，ＨＳＱ（ハイドロジェンシルセスキオキサン），ＭＳＱ（メチルシルセスキオキサン），またはＭＨＳＱ（メチル化ハイドロジェンシルセスキオキサン）等のポリハイドロジェンシロキサン，ポリアリールエーテル（ＰＡＥ），ジビニルシロキサンービスーベンゾシクロブテン（ＢＣＢ），またはＳｉｌｋ（登録商標）等の芳香族含有有機材料，ＳＯＧ，ＦＯＸ(ｆｌｏｗａｂｌｅ ｏｘｉｄｅ)，サイトップ，またはＢＣＢ（Ｂｅｎｓｏｃｙｃｌｏｂｕｔｅｎｅ）等を用いることもできる。また，低誘電率膜としては，これらのポーラス膜を用いることもできる。
【００１６】
　
第１インダクタ３１０は最下層の配線層４１２に位置しており，第２インダクタ３２０は最上層の配線層４４２に位置している。
【００１７】
　基板１０は第１導電型（例えばｐ型）の半導体基板である。そして
半導体装置はさらに第１回路１００及び第２回路２００を有している。第１回路１００は，信号伝達素子３００を構成する第１インダクタ３１０及び第２インダクタ３２０の一方に接続しており，第２回路２００は，第１インダクタ３１０及び第２インダクタ３２０の他方に接続している。
第１回路１００及び第２回路２００は，入力される電気信号の電位が互いに異なる。
（２）引用発明１
　前記（１）より，引用文献１には次の発明（以下，「引用発明１」という。）が記載されていると認められる。
「半導体装置は，基板，基板上に形成された多層配線層，第１インダクタ及び第２インダクタを有し，さらに，入力される電気信号の電位が互いに異なる第１回路及び第２回路を有しており，第１回路は第１インダクタ及び第２インダクタの一方に接続しており，第２回路は第１インダクタ及び第２インダクタの他方に接続していること。」
２　引用文献２の記載
（１）引用文献２
　引用文献２には，図面とともに，次の記載がある。
　ア　「技術分野
　本発明は，回路領域間を絶縁分離し，かつ電気信号を伝達する絶縁カプラ，あるいはそれを用いたアイソレータ，並びにアイソレータを用いた応用回路を含む半導体装置に関する。」（１頁４−７行）
　イ　「図１は本発明の１実施例である半導体装置の構造を模式的に示した図である。
半導体装置は１つの半導体チップ１からなり
大きく分けて１次側回路領域２，２次側回路領域３
それぞれの領域は半導体チップの単結晶半導体領域に形成するが，各半導体領域は，酸化シリコンなどの絶縁体を用いた絶縁分離溝６によって電気的に互いに分離している。
　図では，各領域を分離している絶縁体は１本の溝としているが，高い絶縁耐電圧が必要な場合，複数からなる絶縁分離溝で構成する。本実施例では，１次回路領域２と２次回路領域３の間に必要な絶縁分離耐電圧が３０００Ｖ，分離溝１本あたりの耐電圧能力が１００Ｖで，１次側回路頭域２を１５本の絶縁分離溝６ａで囲み１５００Ｖの耐電圧．２次側回路領域を１５本の絶縁分離溝６ｂで囲み１５００Ｖの耐電圧，アイソレータ領域４を１５本の絶縁分離溝６ｄで囲み１５００Ｖの耐電圧，よって各々領域間で３０００Ｖの耐電圧を得ている。一方，アイソレータ４を構成する高耐電圧キャパシタを囲む絶縁分離溝６ｅは，周囲とキャパシタ部を電気的に分離するために必要であるため，１〜２本の絶縁分離溝６ｅで十分である。例えば，回路領域内部において，ｎ型ＭＯＳＦＥＴとｐ型ＭＯＳＦＥＴで構成したＣＭＯＳを，絶縁分離溝１本を用いてｎ型ＭＯＳＦＥＴが占める部分を囲むことによりラッチアップ現象を防ぐことができる。このように本実施例では，絶縁分離溝６を，高い絶縁分離耐電圧が必要な部分と，比較的低い絶縁分離が必用な部分で分離溝で領域を囲む本数を変えている。
　このような半導体チップを形成する半導体基板としては，高い絶縁耐電圧を得るために，誘電体分離基板やＳＯＩ（Ｓｉｌｉｃｏｎ　ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板が用いられる。半導体チップ１において，１次側回路領域２と２次側回路領域３は，アイソレータ領域４を間に挟んで配置するため確実に電気的に分離される。その一方，１次側回路領域と２次側回路領域との間で，信号はアイソレータ領域４を通って伝送される。信号入出力用の端子電極である複数のボンディングパッド５は，１次側回路領域２の側と２次側回路領域の側において，それぞれ各回路領域内に設ける。図示してはいないが，１次側回路領域２の側及び２次側回路領域３の側のボンディングパッド５は，それぞれ１次側回路領域２及び２次側回路領域３と電気的に接続する。したがって，１次側回路領域２の側のボンディングパッド５ａと２次側回路領域３の側のボンディングパッド５ｂとの間は，アイソレータ領域４によって電気的に絶縁分離されるとともに，アイソレータ領域４を介して信号を伝送する。」（７頁５行−８頁１６行）
　ウ　「図２は，図１に示した本発明の１実施例の略断面構造を示した図である。本実施例では
ＳＯＩ基板１１を用いた例である。本実施例は，支持基板９，埋め込み絶縁層１０，回路領域２，３，絶縁分離溝６，アイソレータ用回路領域３０，層間絶縁膜３１，配線３２などから構成されている。
１次側回路領域２は，ＳＯＩ基板の埋め込み絶縁層１０と絶縁体で埋められた絶縁分離溝６ａ，層間絶縁膜３１によって電気的に他の領域と絶縁分離される。
　エ　「図４の実施例は，キャパシタの変わりにトランス２２を半導体チップ上に形成した例である。本実施例のアイソレータ領域４は，信号変調回路１４，トランス２２，信号復調回路１５で構成する。トランス２２は，複数の配線２３と半導体装置の多層配線技術を用いて形成する。ここまで主に高耐電圧キャパシタを用いた容量性アイソレータを用いて説明したが，同一半導体チップ上に形成し同様の効果が得られるのであれば，本実施例で示したようにキャパシタを用いたアイソレータに限定されるものではない。」（１１頁１９−２５行）
　オ　「回路領域と支持基板間の容量の不均等による分担電圧の不均等を解消する第２の方法は，
半導体チップの外側に各回路領域の接地端子電極と支持基板の間に外付けの容量を接続し，外付け容量の容量値で電圧分担が決まるようにする
　カ　「図１３は，図１や図７，図９に示した本発明による
半導体装置を外部パッケージにモールドした
リードフレーム上に配置されたアイソレータを含む半導体チップ１は，アルミや金などのボンディングワイヤ５１によって半導体装置のボンディングパッドとリード５２ａ，５２ｂ間を接続する。リード５２ａ，５２ｂは，絶縁距離を取るために，半導体チップ１の外部において，それぞれ１次側回路領域２の側のボンディングパッド側と２次側回路領域３の側のボンディングパッド側に設ける。そして，リード５２ａ，５２ｂは，それぞれ１次側回路領域２の側のボンディングパッド側，２次側回路領域３の側のボンディングパッドに電気的に接続する。
・・・
図１６は，図１や図７，図９の
半導体装置をパッケージにモールドした
半導体装置をのせたダイパッド５４からリード５６を引き出し，１次側回路，２次側回路の接地端子電極と接続したリード５２との間にそれぞれ高耐圧のチップコンデンサ６１を接続している。
１次側のリード群や２次側リード群
　キ　図１には，１次側回路領域２と２次側回路領域３からなる半導体チップ１が記載されていると認められる。
　ク　図２には，
ＳＯＩ基板１１が支持基板９及びその上に形成された埋め込み絶縁層１０及びその上に形成された回路領域２，３を含む半導体層からなる
半導体層に１次側回路領域２と２次側回路領域３が設けられ，埋め込み絶縁層１０に達するように埋め込まれた絶縁分離溝６で分離されること
　ケ　図１０には，支持基板９と１次側領域２の接地端子電極との間を外付け容量４８で接続すること，同じく，支持基板９と２次側領域３の接地端子電極との間を外付け領域４８で接続すること，が記載されていると認められる。
　コ　図１６には，前記カを考慮すると，
１次側回路領域２に接続されたリード５２ａ及び２次側回路領域３に接続されたリード５２ｂは，いずれもダイパッド５４から離間している
リード５２ａのうち８番リードとリード５６との間，及び，リード５２ｂのうち９番リードとリード５６との間に，それぞれチップコンデンサ６１を接続する
ダイパッド５４から引き出したリード５６は，第１端と第２端を有し，第１端はダイパッド５４に接続され，第２端はパッケージの外側にある
（２）引用発明２
　前記（１）より，引用文献２には次の発明（以下，「引用発明２」という。）が記載されていると認められる。
「ダイパッドと，８番リードと，９番リードと，リード５６と，ダイパッドにのせられた半導体チップと，半導体チップをモールドしたパッケージと，を備え，
　半導体チップは，支持基板，埋め込み絶縁層，１次側回路領域と２次側回路領域が設けられた半導体層から構成されたＳＯＩ基板と，半導体層の１次側回路領域と２次側回路領域を分離する絶縁分離溝と，１次側回路領域の接地端子電極と，２次側回路領域の接地端子電極とを備え，８番リードは第１回路領域の接地端子電極と接続し，９番リードは第２回路領域の接地端子電極と接続した，半導体装置。」
３　引用文献３の記載
（１）引用文献３
　引用文献３は，引用文献２に係る国際出願に対応する米国出願に係る特許明細書であって，前記２（１）と同様の記載があると認められる。
（２）引用文献３に記載された発明
　前記（１）より，引用文献３には，引用発明２が記載されていると認められる。
４　引用文献４の記載
（１）引用文献４
　引用文献４には，図面とともに，次の記載がある。
　ア　「【０００１】
【発明の属する技術分野】本発明は半導体装置にかかり，特に絶縁スイッチ回路およびその応用回路を組み込んだ半導体装置に関する。」
　イ　「【０００７】
【発明の実施の形態】以下に本発明の第１の実施形態を図１ないし図１０を用いて説明する。図１は，本実施形態のかかる半導体装置の平面図，図２は図１のＡ−Ａ断面図である。図に示すように，
半導体装置１は大きく分けて半導体チップ１０，該半導体チップ１０を実装する際の支持体であるタブ２０，半導体チップ１０に信号を入出力する１次側リードフレーム端子３１，２次側リードフレーム端子３２，およびこられの部品を絶縁固定する絶縁樹脂４０からなる。
【０００８】
半導体チップ１０の入力側には，１次側ボンデングパッド１１１，１次側回路１１２，
を形成する。また半導体チップの出力側には，
２次側回路１２４，２次側ボンデングパッド１２５を形成する。
【０００９】また，入力側回路および出力側回路間は埋め込みトレンチ１２６により絶縁分離する。配線１２９−１ないし１２９−４は絶縁容量１１５，１１９，１１６，１２０とドライバ回路１１３，１２２およびレシーバ回路１１４，１２１間を結ぶ配線である。なお，絶縁容量の入力回路側上部電極および出力回路側上部電極は上部配線によって同一面内に一体形成されている。
【００１０】図２の断面図に示すように，チップ１０をタブ２０に接着固定し，リードフレーム３１，３２とチップ１０のボンディングパッド１１１，１２５間をボンデングワイヤ５１，５２で接続した後に，絶縁樹脂４０でリードフレームをを一部露出して全体をモールドする。
【００１１】
チップ１０は，シリコン基板１３１，埋込み絶縁層１３２，ＳＯＩ層１３３からなるＳＯＩウエハ上に，
形成し
（２）引用発明４
　前記（１）より，引用文献４には次の発明（以下，「引用発明４」という。）が記載されていると認められる。
「ＳＯＩウエハ上に形成された半導体チップ，半導体チップに信号を入出力するリードフレーム端子及び絶縁樹脂からなり，半導体チップの入力側には，１次側ボンディングパッド，１次側回路，また，半導体チップの出力側には，２次側回路，２次側ボンディングパッドを形成した，半導体装置。」
５　引用文献５の記載
（１）引用文献５
　引用文献５には，図面とともに，次の記載がある。
　ア　「【０００１】
【発明の属する技術分野】本発明は，半導体集積回路におけるクロストーク低減技術さらには複数種類の周波数帯の信号を受信し処理する信号処理用ＬＳＩ（大規模半導体集積回路）に適用して有効な技術に関し，例えば携帯電話器に用いられるスーパーへテロダイン方式で受信信号を処理する無線通信用ＬＳＩに利用して有効な技術に関する。」
　イ　「【００６３】また，以上の実施例では，支持基板２０１の電位がフローティングになっているものについて説明したが，
支持基板２０１の電位を固定するようにしても良い
【００６４】一方，前記実施例のように支持基板２０１の電位がフローティングになる構成はプラスチックパッケージで封止する場合に採用されることがあると考えられる。従って，この方式は，プラスチックパッケージを用いてデバイスの価格を低く抑えたい場合に適用すると良い。」
（２）引用発明５
　前記（１）より，引用文献５には次の発明（以下，「引用発明５」という。）が記載されていると認められる。
　「半導体集積回路において，支持基板の電位を固定すること。」
６　引用文献６の記載
（１）引用文献６
　引用文献６には，図面とともに，次の記載がある。
　ア　「【０００１】
【産業上の利用分野】本発明は樹脂封止型半導体装置，特に表面実装型樹脂封止型半導体装置に関する。」
　イ　「【００１２】本発明による表面実装型樹脂封止型
半導体装置は
モールド樹脂１によって形成されたパッケージ２と，このパッケージ２の周囲から突出する複数のリード３とからなっている。
【００１３】一方，前記半導体チップ５を搭載するタブ４を吊るタブ吊りリード１２は，図１に示すように，幅広の放熱リード１３となっている。この放熱リード１３は，特に限定はされないが，隣合う２本のアウターリード１０を含む幅となり，途中で分岐して２本のアウターリード１０を形成している。これら２本のアウターリード１０は，タブ４に連結されない他のリード３のアウターリード１０と同様に所定のピッチに配列されていて，実装時，図７に示すように，図示しない配線基板のフットプリント１７上に載るようになっている。また，前記放熱リード１３における２本のアウターリード１０の付け根の連結部１５の端（連結部端）１６は，図１，図３および図７に示すように，パッケージ２の外側に僅かに突出し露出している。したがって，内端をタブ４に連結するタブ吊りリード１２（放熱リード１３）の他端は，図１に示すように，パッケージ２の外に全て露出する構造となっている。」
（２）引用発明６
　前記（１）より，引用文献６には次の発明（以下，「引用発明６」という。）が記載されていると認められる。
「モールド樹脂によって形成されたパッケージと，このパッケージの周囲から突出する複数のリードとからなっている半導体装置。」
７　引用文献７の記載
（１）引用文献７
　引用文献７には，図面とともに，次の記載がある。
　ア　「【０００１】
【産業上の利用分野】本発明は，半導体装置，特に，表面実装形パッケージを備えている
半導体装置
　イ　「【００３３】そして，このようにして樹脂成形されたパッケージ１９の内部には，図５〜図７に示されているように，ペレット１２，リード９のインナ部９ａ，ボンディングワイヤ１３，および放熱フィンリード７が樹脂封止されることになる。この状態において，
各放熱フィンリード７における外側端部側に形成された放熱フィン８は樹脂封止パッケージ１９のコーナ部からそれぞれ突出された状態になっている。
（２）引用発明７
　前記（１）より，引用文献７には次の発明（以下，「引用発明７」という。）が記載されていると認められる。
「各放熱フィンリードにおける外側端部側に形成された放熱フィンは樹脂封止パッケージのコーナ部からそれぞれ突出された状態になっている半導体装置。」
８　引用文献８の記載
（１）引用文献８
　引用文献８には，図面とともに，次の記載がある。
　ア　「【技術分野】
【０００１】
本発明は，
ダイパッド（半導体素子搭載部）が露出するタイプの半導体装置
　イ　「【００２０】
続いて，添付した図面を参照しながら，本発明を具体化した実施の形態について説明する。
図１（Ａ）〜（Ｃ）に示すように，本発明の第１の実施の形態に係るリードフレーム１０は，使用にあっては底面が露出するダイパッド１１を有している。このリードフレーム１０はパンチとダイを用いるプレス加工によって製造され，
ダイパッド１１の他に，リード１３，サポートリード１４を有している。
・・・
【００２３】
このリードフレーム１０を用いた，図２（Ａ）に示すような本発明の第２の実施の形態に係る半導体装置２０及びこれを製造する方法について説明する。
まずは，リードフレーム１０のダイパッド１１上に半導体素子２１を固定し，半導体素子２１と各リード１３とをボンディングワイヤ（図示せず）によって連結する。この後，
この中間製品を下型と上型（図示せず）に入れて，樹脂封止を行う。
　ウ　図２（Ａ）には，
ダイパッド１１に連結したサポートリード１４が樹脂封止から突出する
（２）引用発明８
　前記（１）より，引用文献８には次の発明（以下，「引用発明８」という。）が記載されていると認められる。
「ダイパッドに連結したサポートリードが樹脂封止から突出している半導体装置。」
９　引用文献９の記載
（１）引用文献９
　引用文献９には，図面とともに，次の記載がある。
　ア　「【０００１】
【産業上の利用分野】本発明は，
樹脂封止型半導体装置
　イ　「【０００７】
【実施例】次に，本発明の実施例について図面を参照して説明する。
［第１の実施例］図１（ａ），（ｂ）は，本発明の第１の実施例の樹脂封止工程終了後でリード成形工程前の状態を示す平面図と，そのＸ−Ｘ′線での断面図である。この実施例は，ＱＦ（Quad　Flat）タイプのパッケージに関するものである。同図に示されるように，リードフレームの
アイランド２は，４本の吊りピン２ａにより保持されており，
【０００８】アイランド２の中央部分にペレット１を樹脂ペースト等を用いてマウントし，続いて，リードフレームのインナリード３とペレット１のパッド１ａとをＡｕ線等のボンディングワイヤ４を用いて接続する（図示されていないがペレット１の上下辺にもパッドが形成されており各パッドは図示されていないインナリードと接続される）。次に，トランスファモールド法によりエポキシ系樹脂からなる
封止樹脂５によりペレット１を封入し
　ウ　図１には，
吊りピン２ａが封止樹脂５から突出する
（２）引用発明９
　前記（１）より，引用文献９には次の発明（以下，「引用発明２」という。）が記載されていると認められる。
「アイランドは４本の吊りピンにより保持され，吊りピンは封止樹脂から突出している半導体装置。」
１０　引用文献１０の記載
（１）引用文献１０
　本願の出願前に日本国内において頒布された刊行物である特開２００９−２６６９３４号公報（以下，「引用文献１０」という。）には，図面とともに，次の記載がある。
　ア　「【技術分野】
【０００１】
　本発明は，モータ等の機器を駆動させるためのインバータ制御用の素子等に用いられる半導体装置に関するものである。」
　イ　「【００３３】
　また，図１に示されるように，
低電位基準回路部ＬＶから高電位基準回路部ＨＶを含むように，支持基板２の裏面全面に裏面電極３０が配置されている。この裏面電極３０は，ＧＮＤに接続（接地）されている。
【００３４】
　このように構成された
半導体装置
【００３５】
　図３は，低電位基準回路部ＬＶ側と高電位基準回路部ＨＶ側それぞれについて，変位電流の支持基板濃度依存性をシミュレーションによって調べた結果を示したグラフである。具体的には，ｄｖ／ｄｔサージが印加された際に流れる変位電流が支持基板２の不純物濃度を変化させた場合にどのように変化するかについて，本実施形態のように支持基板２の電位をＧＮＤに固定した場合とフローティングとした場合それぞれについて調べた。その結果，図３に示されるように，低電位基準回路部ＬＶでは，支持基板２の電位をＧＮＤに固定すると，フローティングにした場合と比較して，不純物濃度が変化しても全体的に変位電流を小さくすることができるが，高電位基準回路部ＨＶでは，支持基板２の電位をＧＮＤに固定すると，フローティングにした場合と比較して，不純物濃度が１×１０14ｃｍ-3以下であれば変位電流はほぼ同等であるが，不純物濃度が１×１０14ｃｍ-3以上であれば変位電流が大きくなることが確認された。このことから，支持基板２の不純物濃度を１×１０14ｃｍ-3以下とし，かつ，支持基板２の電位をＧＮＤにすることにより，低電位基準回路部ＬＶと高電位基準回路部ＨＶの双方において変位電流を抑制することができる。」
（２）引用発明１０
　前記（１）より，引用文献１０には，次の発明（以下，「引用発明１０」という。）が記載されていると認められる。
「低電位基準回路部から高電位基準回路部を含むように，支持基板の裏面全面に裏面電極が配置され，この裏面電極が接地されている半導体装置。」
　
第６　判断
１　本願発明１について
（１）本願発明１と引用発明２との対比
　ア　引用発明２の「ダイパッド」，「８番リード」，「９番リード」，「リード５６」及び「半導体チップをモールドしたパッケージ」は，それぞれ本願発明１の「基板搭載部材」，「第１リード」，「第２リード」，「導通部材」及び「前記半導体チップを封止する封止樹脂」に相当し，引用発明２の「半導体チップ」は，「ダイパッドにのせられた」ものであり，さらに前記第５の２（１）コを考慮すれば，引用発明２は，本願発明１の「第１主面を有する基板搭載部材と，前記基板搭載部材から離間した第１リードと，前記基板搭載部材から離間した第２リードと，第１端及び前記第１端の反対側の第２端を有する導通部材と，第１面を有し，前記第１面が前記第１主面に対向するように前記基板搭載部材に搭載された半導体チップと，前記半導体チップを封止する封止樹脂と，を備え」を満たす。
　イ　引用発明２の「半導体チップ」は，「支持基板，埋め込み絶縁層，１次側回路領域と２次側回路領域が設けられた半導体層から構成されたＳＯＩ基板と，半導体層の１次側回路領域と２次側回路領域を分離する絶縁分離溝と，１次側回路領域の接地端子電極と，２次側回路領域の接地端子電極とを備え」るから，前記第５の２（１）クを考慮すれば，本願発明１の「前記半導体チップは，前記第１面を有する半導体基板，前記半導体基板上に形成された埋込絶縁層，及び前記埋込絶縁層上に形成された半導体層を有する基板と，前記半導体層に前記埋込絶縁層に達するように埋め込まれ，前記半導体層の第１回路形成領域と第２回路形成領域との間を絶縁する分離用絶縁層と，前記第１回路形成領域を用いて形成された第１回路と，前記第２回路形成領域を用いて形成された第２回路と，前記第１回路形成領域に接続する第１電極パッドと，前記第２回路形成領域に接続する第２電極パッドと，を備え」を満たす。
　ウ　引用発明２において，「半導体チップ」は「ダイパッドにのせられ」，「８番リードは第１回路領域の接地端子電極と接続し，９番リードは第２回路領域の接地端子電極と接続し」，さらに，前記第５の２（１）オを考慮すれば，本願発明１における「前記半導体基板は，前記基板搭載部材に電気的に接続し，前記第１電極パッドは，前記第１リードに電気的に接続し，前記第２電極パッドは，前記第２リードに電気的に接続し」を満たす。
　エ　引用発明２の「リード５６」は，前記第５の２（１）コを考慮すれば，本願発明１の「前記導通部材の前記第１端は，前記基板搭載部材に接続し，前記導通部材の前記第２端は，前記封止樹脂の外側にあり」を満たす。
　オ　引用発明２の「１次側回路領域の接地端子電極と，２次側回路領域の接地端子電極」は，それぞれ「接地端子」であるから，電気的に接続されたリードを経由して外部から，それぞれ接地電位が与えられることは，当業者に自明であり，すると本願発明１の「前記第１リードには，前記半導体チップ及び前記第１リードの外部から第１電位が与えられ，前記第２リードには，前記半導体チップ及び前記第２リードの外部から第２電位が与えられ」，「前記第１電位は，前記第１回路の基準電位であり，前記第２電位は，前記第２回路の基準電位である」を満たす。
　カ　引用発明２において，「各回路領域の接地端子電極と支持基板の間に外付けの容量を接続し，外付け容量の容量値で電圧分担が決まり」（前記第５の２（１）オ），この決まった電位が支持基板に与えられるから，下記相違点を除いて，本願発明における「前記導通部材には，前記半導体チップ及び前記導通部材の外部から第３電位が与えられ」を満たす。
　キ　すると，本願発明１と引用発明２とは，下記クの点で一致し，下記ケの点で相違する。
　ク　一致点
「第１主面を有する基板搭載部材と，
　前記基板搭載部材から離間した第１リードと，
　前記基板搭載部材から離間した第２リードと，
　第１端及び前記第１端の反対側の第２端を有する導通部材と，
　第１面を有し，前記第１面が前記第１主面に対向するように前記基板搭載部材に搭載された半導体チップと，
　前記半導体チップを封止する封止樹脂と，
を備え，
　前記半導体チップは，
　前記第１面を有する半導体基板，前記半導体基板上に形成された埋込絶縁層，及び前記埋込絶縁層上に形成された半導体層を有する基板と，
　前記半導体層に前記埋込絶縁層に達するように埋め込まれ，前記半導体層の第１回路形成領域と第２回路形成領域との間を絶縁する分離用絶縁層と，
　前記第１回路形成領域を用いて形成された第１回路と，
　前記第２回路形成領域を用いて形成された第２回路と，
　前記第１回路形成領域に接続する第１電極パッドと，
　前記第２回路形成領域に接続する第２電極パッドと，
を備え，
　前記半導体基板は，前記基板搭載部材に電気的に接続し，
　前記第１電極パッドは，前記第１リードに電気的に接続し，
　前記第２電極パッドは，前記第２リードに電気的に接続し，
　前記導通部材の前記第１端は，前記基板搭載部材に接続し，
　前記導通部材の前記第２端は，前記封止樹脂の外側にあり，
　前記第１リードには，前記半導体チップ及び前記第１リードの外部から第１電位が与えられ，
　前記第２リードには，前記半導体チップ及び前記第２リードの外部から第２電位が与えられ，
　前記導通部材には，前記半導体チップ及び前記導通部材の外部から第３電位が与えられ，
　前記第１電位は，前記第１回路の基準電位であり，
　前記第２電位は，前記第２回路の基準電位である，
　半導体装置。」
　ケ　相違点
　本願発明１においては「前記第３電位は，前記第１電位及び前記第２電位のいずれとも異なる固定電位である」のに対し，引用発明２においてはそうではない点。
（２）相違点について
　前記第５の１，３ないし１０で示したように，前記相違点に係る構成について，引用文献１，３ないし１０には記載も示唆もない。
　そして，本願発明１は前記相違点に係る構成を備えることにより，「半導体基板を介して，第１回路から第２回路にノイズが伝播することを抑制できる」（本願明細書段落【０００６】）という格別の効果を奏するものと認められる。
（３）小括
　以上のとおりであるから，本願発明１は，引用文献２，１，３ないし１０に記載された発明に基づいて当業者が容易に発明をすることができたとはいえない。
２　本願発明２ないし５について
　本願発明２ないし５は，本願発明１を引用するものであり，本願発明１の発明特定事項をすべて含みさらに他の発明特定事項を付加したものに相当するから，前記１と同様の理由により，引用文献２，１，３ないし１０に記載された発明に基づいて，当業者が容易に発明をすることができたとはいえない。
３　特許請求の範囲の記載不備について
　当審補正によって，当審補正前の請求項１に記載された「前記第３電位は，前記第１電位及び前記第２電位のいずれからも独立している」は，「前記第３電位は，前記第１電位及び前記第２電位のいずれとも異なる固定電位である」に補正された。
　よって，請求項１及びこれを引用して記載した請求項２ないし５について，その発明は発明の詳細な説明に記載されたものとなり，その記載は明確なものとなった。
　
第７　原査定の理由についての判断
　当審補正により，補正後の請求項１ないし５は，「前記第３電位は，前記第１電位及び前記第２電位のいずれとも異なる固定電位である」という技術的事項を有するものとなった。当該「前記第３電位は，前記第１電位及び前記第２電位のいずれとも異なる固定電位である」は，原査定における引用文献１ないし９には記載されておらず，本願出願前における周知技術でもないので，本願発明１ないし５は，当業者であっても，原査定における引用文献１ないし９に基づいて容易に発明できたものではない。
　したがって，原査定を維持することはできない。
　
第８　むすび
　以上のとおり，原査定の理由によっては，本願を拒絶することはできない。
　また，他に本願を拒絶すべき理由を発見しない。
　よって，結論のとおり審決する。