(57)【要約】  立上りエッジや立下りエッジを微調整し、あるいはデッドタイム，周期等を高い精度で調整する。  矩形または概略矩形のパルスを入力し、当該パルス信号を積分した漸次増加または漸次減少する信号を出力する積分回路１１と、一定の値または変化する値を基準信号として出力する基準信号出力回路１２と、前記積分回路の出力と前記基準信号出力回路の出力とを比較し、これらの出力の大小関係が変化するタイミングで、立ち上がるかまたは立ち下がるパルスを出力する比較回路１３とを備える。
2009001653.tif 000002
【特許請求の範囲】
【請求項１】
矩形または概略矩形のパルスを入力し、当該パルス信号を積分した漸次増加または漸次減少する信号を出力する積分回路と、
一定の値または変化する値を基準信号として出力する基準信号出力回路と、
前記積分回路の出力と前記基準信号出力回路の出力とを比較し、これらの出力の大小関係が変化するタイミングで、立ち上がるかまたは立ち下がるパルスを出力する比較回路と、
を備えたことを特徴とする波形処理回路。
【請求項２】
前記基準信号出力回路がＤ／Ａ変換器を備え、またはさらにＤ／Ａ変換器の後段にローパスフィルタを備えたことを特徴とする請求項１に記載の波形処理回路。
【請求項３】
前記積分回路、前記基準信号出力回路、前記比較回路の組が並列に複数備えられ、前記比較回路の後段に選択回路が備えられていることを特徴とする請求項１または請求項２に記載の波形処理回路。
【請求項４】
前記積分回路、前記基準信号出力回路、前記比較回路の組が直列に複数備えられていることを特徴とする請求項１または請求項２に記載の波形処理回路。
【請求項５】
前記積分回路が、複数の積分回路要素と、前記積分回路要素の出力を選択する選択回路とを備え、かつ／または、
前記基準信号出力回路が、複数の基準信号出力回路要素と、前記基準信号出力回路要素の出力を選択する選択回路とを備え、
ていることを特徴とする請求項１または請求項２に記載の波形処理回路。
【請求項６】
積分回路が複数であり、これらの積分回路の出力側に前記比較回路がそれぞれ備えられ、
前記複数の比較回路は、前記複数の積分回路と、前記基準信号出力回路の出力とを比較することを特徴とする請求項１または請求項２に記載の波形処理回路。
【請求項７】
基準信号出力回路が複数であり、これらの基準信号出力回路の出力側に前記比較回路がそれぞれ備えられ、
前記複数の比較回路は、前記複数の基準信号出力回路と、前記積分回路の出力とを比較することを特徴とする請求項１または請求項２に記載の波形処理回路。
【請求項８】
出力段に前記矩形または概略矩形のパルス信号と前記比較回路の出力信号とを合成する波形生成回路を備えたことを特徴とする請求項１から請求項７の何れかに記載の波形処理回路。
【請求項９】
さらに前記波形生成回路の前段または後段に計数回路を備え、
前記パルス信号の周波数以下のパルス信号を生成し、処理対象パルスのターンオンおよび／またはターンオフのタイミングを発生することを特徴とする請求項１から請求項８の何れかに記載の波形処理回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、立上りエッジや立下りエッジを微調整し（発振回路よりも高い周波数でパルスのオンやオフの時間幅を設定し）、あるいはデッドタイム，周期等を高い精度で調整することができる波形処理回路に関する。
【背景技術】
【０００２】
従来、ＰＷＭ機能を搭載した装置，ＶＣＯ等のパルスを扱う装置では、パルスのオン幅，オフ幅、デッドタイム、あるいは周期等の時間幅を、発信回路の発振周期の精度よりも細かい精度で設定する試みがなされている。この種の技術として、たとえば、図２７（Ａ）に示すＲＣ積分回路を用いて、パルスの立上りをシフトさせる技術が知られている。【０００３】
具体的には、図２７（Ｂ）に示すように、パルス信号の一周期ＴSが開始する前（パルスの立上りの所定時間前）にキャパシタＣを充電しておき、充電電圧ＶBIASがしきい値電圧ＶTHに達したとき（Ｔa）を、パルスの立上り（ＴON期間の開始）とする。この技術では、図２７（Ｃ）に示すように、キャパシタＣの充電電圧ＶBIASを変化させることで、ＴONの開始タイミングＴaをクロックＣＬＫ（図２７（Ｂ）参照）の精度で調節することができる。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、図２７（Ａ）に示した回路は、キャパシタＣの充電特性を一定に保つことができない等の理由から、高い精度でタイミング信号を発生することができない。【０００５】
一方、図２８（Ａ）に示す、ビット数を補間拡張することにより分解精度を擬似的に高くする回路も考えられる。この回路は、Ａ／Ｄ変換器９１と補間拡張器９２とＤ／Ａ変換器９３と比較器９４とからなる。Ａ／Ｄ変換器９１からの信号（この例では８ビット）は、補間拡張器９２によりビット数が拡張（この例では１０ビットに拡張）される。補間拡張された１０ビットの信号は、Ｄ／Ａ変換器９３によりアナログ信号ＶAに変換され、ＶAは比較器９４によりのこぎり波ＶSAWと比較され、比較器９４からＰＷＭ変調されたパルス信号ＳPWMが出力される。図２８（Ｂ）にアナログ信号ＶAとのこぎり波ＶSAWとパルス信号ＳPWMとを示す。しかし、この手法は、アナログののこぎり波と比較器を使用しているので、ノイズに弱いという問題もある。【０００６】
本発明の目的は、パルスの立上りエッジや立下りエッジを微調整し（発振回路よりも高い分解精度でパルスのオンやオフの時間幅を設定し）、あるいはデッドタイム，周期等を高い精度で調整することができる波形処理回路を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の波形処理回路は、（１）から（９）を要旨とする。
（１）  矩形または概略矩形のパルスを入力し、当該パルス信号を積分した漸次増加または漸次減少する信号を出力する積分回路と、
一定の値または変化する値を基準（アナログ）信号として出力する基準信号出力回路と、
前記積分回路の出力と前記基準信号出力回路の出力とを比較し、これらの出力の大小関係が変化するタイミングで、立ち上がるかまたは立ち下がるパルスを出力する比較回路と、
を備えたことを特徴とする波形処理回路。【０００８】
本発明では、（１）立上りパルスのタイミングを遅らせるか、（２）立上りパルスのタイミングを早めるか、あるいは、（３）立上りパルスのタイミングを遅らせ、かつ、立上りパルスのタイミングを早めることで、パルス幅を微細に調整することができる。【０００９】
本発明の波形処理回路の後段（たとえば、電力変換器のドライブ信号生成回路）には、ＰＷＭ信号生成用カウンタを設けることができ、このカウンタのキャリー信号の立上がりを微細に遅らせ、および／または立下りを微細に早めることができる。【００１０】
本発明の波形処理回路では、積分回路の前段（または後段）に、基準クロックを計数するコースタイミング生成用のカウンタ（粗精度カウンタ）を設けることができる。このカウンタのキャリー信号により、コースタイミング（基準クロックの精度のタイミング）を生成し、積分回路と基準信号出力回路と比較回路とによりファインタイミング（基準クロックよりも高い精度のタイミング）を生成することができる。【００１１】
本発明では、基準電圧（Ｖｒｅｆ）により、積分回路を充電することができる。この場合には、粗精度カウンタのキャリー信号により、基準電圧（Ｖｒｅｆ）による積分回路の充電を開始するように構成できる（基準電圧端子と積分回路の入力端子との間に設けたスイッチをオンするように構成する）。
また、積分回路の前段には粗精度カウンタと、このカウンタのキャリー信号と基準クロックとを入力するフリップフロップを設けることもできる。【００１２】
（２）  前記基準信号出力回路がＤ／Ａ変換器を備え、またはさらにＤ／Ａ変換器の後段にローパスフィルタを備えたことを特徴とする（１）に記載の波形処理回路。【００１３】
（３）  前記積分回路、前記基準信号出力回路、前記比較回路の組が並列に複数備えられ、前記比較回路の後段に選択回路が備えられていることを特徴とする（１）または（２）に記載の波形処理回路。【００１４】
（４）  前記積分回路、前記基準信号出力回路、前記比較回路の組が直列に複数備えられていることを特徴とする（１）または（２）に記載の波形処理回路。【００１５】
（５）  前記積分回路が、複数の積分回路要素と、前記積分回路要素の出力を選択する選択回路とを備え、かつ／または、
前記基準信号出力回路が、複数の基準信号出力回路要素と、前記基準信号出力回路要素の出力を選択する選択回路とを備え、
ていることを特徴とする（１）または（２）に記載の波形処理回路。【００１６】
（６）  積分回路が複数であり、これらの積分回路の出力側に前記比較回路がそれぞれ備えられ、
前記複数の比較回路は、前記複数の積分回路と、前記基準信号出力回路の出力とを比較することを特徴とする（１）または（２）に記載の波形処理回路。【００１７】
（７）  基準信号出力回路が複数であり、これらの基準信号出力回路の出力側に前記比較回路がそれぞれ備えられ、
前記複数の比較回路は、前記複数の基準信号出力回路と、前記積分回路の出力とを比較することを特徴とする（１）または（２）に記載の波形処理回路。【００１８】
（８）  出力段に前記矩形または概略矩形のパルス信号と前記比較回路の出力信号とを合成する波形生成回路を備えたことを特徴とする（１）から（７）の何れかに記載の波形処理回路。【００１９】
（９）  さらに前記波形生成回路の前段または後段に計数回路を備え、
前記パルス信号の周波数以下のパルス信号を生成し、処理対象パルスのターンオンおよび／またはターンオフのタイミングを発生することを特徴とする（１）から（８）の何れかに記載の波形処理回路。【００２０】
上述した選択回路や波形生成回路は、積分回路に入力される信号（たとえば、積分回路の動作スイッチを駆動する信号）や、基準クロックを入力することができる。
【発明の効果】
【００２１】
入力したパルス信号と基準信号とから、所望の波形を生成することができ、具体的には、ＰＷＭ装置等の立上りエッジや立下りエッジを微調整し（発振回路よりも高い分解精度でパルスのオンやオフの時間幅を設定し）、あるいはデッドタイム，周期等を高い精度で調整することができる。【００２２】
本発明では、積分回路を直列接続することにより、基準信号に用いるＤＡ変換器の分解能が低くても、数段に渡り順次短くなる立ち上がり時間に繰り返すことで、高分解能のＤＡ変換器を用いたことと同じ効果が得られ、高分解能のタイミングの波形を得ることができる。【００２３】
すなわち、パルス数をカウントして決める周期を、パルスの立上がりエッジまたは立下りエッジを微調整して発振パルスの周期よりも細かい分解能でパルスのオンやオフの時間幅を設定する。これにより、高い精度で調整することができる波形処理回路をデジタルとアナログの混合で簡単な構成で提供することができる。
【図面の簡単な説明】
【００２４】
【図１】本発明の一実施形態の波形処理回路を示す図であり、（Ａ）は基本構成を示す図、（Ｂ）は積分回路が複数の要素を含む場合を示す図である。
【図２】（Ａ）は、積分回路を３つの積分回路要素と選択回路とにより構成した例を示す図、（Ｂ）は基準信号出力回路を３つの基準信号出力回路要素により構成した例を示す図である。
【図３】（Ａ）積分回路を３つの積分回路要素と選択回路とにより構成し、かつ基準信号出力回路を３つの基準信号出力回路要素により構成した例（選択回路が１つ）を示す図であり、（Ｂ）は積分回路を３つの積分回路要素と選択回路とにより構成し、かつ基準信号出力回路を３つの基準信号出力回路要素により構成した例（選択回路が２つ）を示す図である。
【図４】積分回路が複数の積分回路要素を含み、比較回路が複数の比較回路要素を含む実施形態を示す説明図である。
【図５】図４の回路において波形生成回路が比較回路の出力を入力して波形合成を行う例を示す図である。
【図６】積分回路が複数の積分回路要素を含み、比較回路が複数の比較回路要素を含む実施形態を示す説明図である。
【図７】図６の回路において、波形生成回路が、パルス信号を入力せずに、比較回路要素の出力を入力して、波形合成を行う例を示す図である。
【図８】基準信号出力回路が複数の基準信号出力回路要素を含み、比較回路が複数の比較回路要素を含む実施形態を示す説明図である。
【図９】図８の回路において波形生成回路が比較回路の出力を入力して波形合成を行う例を示す図である。
【図１０】積分回路、基準信号出力回路、比較回路の組が複数備えられ、波形合成回路が共用される波形処理回路の例を示す図である。
【図１１】積分回路、基準信号出力回路、比較回路の組が複数備えられ、波形合成回路が共用される波形処理回路の他の例を示す図である。
【図１２】本発明の波形処理回路を示す具体的例を示す図である。
【図１３】波形処理回路の動作波形の一例を示す図であり、（Ａ）は波形生成回路がＡＮＤ回路である場合、（Ｂ）は波形生成回路がＯＲ回路である場合を示す図である。
【図１４】波形処理回路の動作波形の他の例を示す図であり、（Ａ）は波形生成回路がＡＮＤ回路である場合、（Ｂ）は波形生成回路がＯＲ回路である場合を示す図である。
【図１５】積分回路、基準信号出力回路、比較回路の組が直列に複数備えられた波形処理回路の一実施形態を示す説明図である。
【図１６】図１５の波形処理回路において基準信号出力回路が共用された実施形態を示す説明図である。
【図１７】図１５の波形処理回路を具体例を図である。
【図１８】図１７の波形処理回路の動作波形の一例を示す図である。
【図１９】本発明の波形処理回路において、積分回路の前段に計数回路（カウンタ）が設けられた実施形態を示す説明図であり、キャリー信号の立上りおよび立下りを微調整する回路を示す図である。
【図２０】（Ａ）は図１９で使用される波形生成回路を示す図、（Ｂ）は動作波形を示す説明図である。
【図２１】本発明の波形処理回路において、積分回路の前段に計数回路（カウンタ）が設けられた他の実施形態を示す説明図であり、キャリー信号の立上りを微調整することができる回路を示す図である。
【図２２】（Ａ）は図２２で使用される波形生成回路を示す図、（Ｂ）は動作波形を示す説明図である。
【図２３】キャリー信号の立上りを微調整する波形図を示す図である。
【図２４】本発明のより詳細な実施形態を示す説明図である。
【図２５】図２４の各部の動作波形を示す説明図である。
【図２６】（Ａ）は波形処理回路の後段にさらに計数回路を備えた波形処理回路の説明図であり、（Ｂ）は波形処理回路２の動作を説明するタイミング図である。
【図２７】従来技術の説明図であり、（Ａ）はＲＣ積分回路示す図、（Ｂ）はキャパシタを予め充電している場合の動作を示す波形図、（Ｃ）は（Ｂ）の波形の部分拡大図である。
【図２８】（Ａ）はビット数を補間拡張することにより分解精度を擬似的に高くする回路を示す図、（Ｂ）は（Ａ）の回路の動作説明図である。
【符号の説明】
【００２５】
１  波形処理回路
１１  積分回路
１２  基準信号出力回路
１３  比較回路
１４  波形生成回路
１２１  Ｄ／Ａ変換器
１２２  ローパスフィルタ
【発明を実施するための最良の形態】
【００２６】
図１（Ａ）は本発明の波形処理回路の一実施形態を示す説明図である。図１（Ａ）において、波形処理回路１は、積分回路１１と、基準信号出力回路１２と、比較回路１３とを備えている。【００２７】
積分回路１１は、矩形または概略矩形のパルス信号を入力し、当該パルス信号を積分した漸次増加または漸次減少する信号を出力する。積分回路１１は、アクティブ素子を含まない回路（キャパシタと抵抗とからなる回路）から構成することもできるし、アクティブ素子を含む回路から構成することもできる。【００２８】
基準信号出力回路１２は、一定の値または変化する値を基準信号として出力する。基準信号出力回路１２は、Ｄ／Ａ変換器から構成することができる。また、基準信号出力回路１２が変化する値を出力する場合には、Ｄ／Ａ変換器の後段にさらにローパスフィルタを設け、Ｄ／Ａ変換器の出力をなめらかにすることができる。【００２９】
比較回路１３は、積分回路１１の出力と基準信号出力回路１２の出力とを比較し、矩形または概略矩形のパルス信号に時間変調が加えられた信号を出力することができる。【００３０】
図１（Ｂ）に積分回路１の入力（波形処理回路１の入力）Ｓ1、積分回路１１の出力Ｓ2、基準信号出力回路１２の出力Ｓ3、比較回路１３の出力Ｓ4の一例を示す。
なお、Ｓ1は、典型的には、計数回路（カウンタ、またはカウンタを含む回路）の出力信号（キャリー信号等）である。【００３１】
波形処理回路１においては、図２（Ａ）に示すように、積分回路１１を複数の積分回路要素（図２（Ａ）ではＳＥ1，ＳＥ2，ＳＥ3）と選択回路ＳＬＣＴ1とにより構成することができる。
選択回路ＳＬＣＴ1は、図示しない選択コントローラからの指示により、積分回路要素ＳＥ1，ＳＥ2，ＳＥ3の何れか一つを選択することができる。図２（Ｂ）に波形処理回路の入力（積分回路要素ＳＥ1，ＳＥ2，ＳＥ3の入力）Ｓ1、積分回路要素ＳＥ1，ＳＥ2，ＳＥ3の出力Ｓ21，Ｓ22，Ｓ23、選択回路ＳＬＣＴ1の出力Ｓ2、基準信号出力回路１２の出力Ｓ3、比較回路１３の出力Ｓ4の一例を示す。【００３２】
また、図３（Ａ）に示すように、基準信号出力回路１２を複数の基準信号出力回路要素（図３（Ａ）ではＢＥ1，ＢＥ2，ＢＥ3）と選択回路ＳＬＣＴ2とにより構成することができる。図３（Ｂ）に波形処理回路の入力（積分回路の入力）Ｓ1、積分回路出力Ｓ2、基準信号出力回路要素ＢＥ1，ＢＥ2，ＢＥ3の出力Ｓ31，Ｓ32，Ｓ33、選択回路ＳＬＣＴ2の出力Ｓ3、比較回路１３の出力Ｓ4の一例を示す。【００３３】
また、波形処理回路１においては、図４に示すように積分回路１１を複数の積分回路要素（図４ではＳＥ1，ＳＥ2，・・・，ＳＥM）と選択回路ＳＬＣＴ1とにより構成し、基準信号出力回路１２を複数の基準信号出力回路要素（図４ではＢＥ1，ＢＥ2，・・・，ＢＥM）と選択回路ＳＬＣＴ2とにより構成することができる。【００３４】
さらに、波形処理回路１においては、図５に示すように積分回路１１を複数の積分回路要素（図５ではＳＥ1，ＳＥ2，・・・，ＳＥM）と、これらからの信号を入力し複数信号（図５では２信号Ｓ21，Ｓ22）を出力する選択回路ＳＬＣＴ1とにより構成する。【００３５】
また、基準信号出力回路１２を複数の基準信号出力回路要素（図５ではＢＥ1，ＢＥ2，・・・，ＢＥM）と複数信号（図５では２信号Ｓ31，Ｓ32）を出力する選択回路ＳＬＣＴ2とにより構成し、比較回路１３を、複数の比較回路要素（図３（Ｂ）では符号ＣＥ1，ＣＥ2で示す）により構成することができる。ここで、比較回路１３は、積分回路１１からの２信号のうち一方（Ｓ21）と基準信号出力回路１２からの２信号のうち一方（Ｓ31）を入力する比較回路要素ＣＥ1と、積分回路１１からの２信号のうちの他方（Ｓ22）と基準信号出力回路１２からの２信号のうちの他方（Ｓ32）を入力する比較回路要素ＣＥ2とから構成することができる。【００３６】
図２，図３では、積分回路１１、基準信号出力回路１２の何れかかが選択回路（図２ではＳＬＣＴ1、図３ではＳＬＣＴ2）を有している場合を説明し、図４，図５では、積分回路１１、基準信号出力回路１２の双方が選択回路（ＳＬＣＴ1、ＳＬＣＴ2）を有している場合を説明したが、本発明では、図６から図１１に示すように、積分回路１１、基準信号出力回路１２がともに選択回路を含まないように構成できる。【００３７】
図６は、積分回路１１が複数の積分回路要素を含み、比較回路１３が複数の比較回路要素を含む実施形態を示す説明図である。図６において、積分回路要素１１は３つの積分回路要素ＳＥ1，ＳＥ2，ＳＥ3からなり、比較回路要素１３は３つの比較回路要素ＣＥ1，ＣＥ2，ＣＥ3からなる。積分回路要素の出力ＳＥ1，ＳＥ2，ＳＥ3は比較回路要素ＣＥ1，ＣＥ2，ＣＥ3に入力される。なお、積分回路要素ＳＥ1，ＳＥ2，ＳＥ3の積分特性は異なっている。【００３８】
比較回路要素ＣＥ1，ＣＥ2，ＣＥ3は、それぞれ基準信号発生回路１２からの信号Ｓ3を入力しており、比較結果（信号Ｓ41〜Ｓ43）を波形生成回路１４に出力する。波形合成回路１４は、信号Ｓ41〜Ｓ43の他、パルス信号Ｓ1を入力しており、これらの信号に基づき波形合成を行う。波形生成回路１４は、たとえば、内蔵した選択回路により信号Ｓ41，Ｓ42，Ｓ43のうちの１つを選択し、この選択した信号とパルス信号Ｓ1とから出力パルスＳ5を発生することができる。【００３９】
図７は、図６の回路において、波形生成回路１４が、パルス信号Ｓ1を入力せずに、比較回路要素ＣＥ1，ＣＥ2，ＣＥ3の出力Ｓ41，Ｓ42，Ｓ43を入力して、波形合成を行う例を示している。この場合には、波形生成回路１４は、たとえば、内蔵した選択回路により信号Ｓ41，Ｓ42，Ｓ43のうちの２つを選択し、これらの選択信号から出力パルスＳ5を発生することができる。【００４０】
図６では波形生成回路１４により信号Ｓ41，Ｓ42，Ｓ43のうちの１つを選択して、選択
した信号とＳ1とを合成する例を示したが、たとえば、波形生成回路１４に代えて選択回路を用いてＳ1，Ｓ41，Ｓ42，Ｓ43のうちの１つを選択して出力するようにしてもよい。また、図７では波形生成回路１４により信号Ｓ41，Ｓ42，Ｓ43のうちの２つを選択して、選択した信号を合成する例を示したが、たとえば、波形生成回路１４に代えて選択回路を用いてＳ41，Ｓ42，Ｓ43のうちの１つを選択して出力するようにしてもよい。【００４１】
図８は、基準信号出力回路１２が複数の基準信号出力回路要素を含み、比較回路１３が複数の比較回路要素を含む実施形態を示す説明図である。図８において、基準信号出力回路要素および比較回路要素はそれぞれ３つであり、基準信号出力回路要素ＢＥ1，ＢＥ2，ＢＥ3の出力Ｓ31，Ｓ32．Ｓ33は比較回路要素ＣＥ1，ＣＥ2，ＣＥ3に入力されている。なお、基準信号出力回路要素ＢＥ1，ＢＥ2，ＢＥ3の入出力特性は異なっている。【００４２】
比較回路要素ＣＥ1，ＣＥ2，ＣＥ3は、それぞれ積分回路１１からの信号Ｓ2を入力しており、比較結果（信号Ｓ41〜Ｓ43）を波形生成回路１４に出力する。波形生成回路１４は、信号Ｓ41〜Ｓ43の他、パルス信号Ｓ1を入力しており、これらの信号に基づき波形合成を行う。【００４３】
図９は、図８の回路において、波形生成回路１４が、パルス信号Ｓ1を入力せずに、比較回路要素ＣＥ1，ＣＥ2，ＣＥ3の出力Ｓ41〜Ｓ43を入力して、波形合成を行う例を示している。【００４４】
図８では波形生成回路１４により信号Ｓ41，Ｓ42，Ｓ43のうちの１つを選択して、選択した信号とＳ1とを合成する例を示したが、たとえば、波形生成回路１４に代えて選択回路を用いてＳ1，Ｓ41，Ｓ42，Ｓ43のうちの１つを選択して出力するようにしてもよい。また、図９では波形生成回路１４により信号Ｓ41，Ｓ42，Ｓ43のうちの２つを選択して、選択した信号を合成する例を示したが、たとえば、波形生成回路１４に代えて選択回路を用いてＳ41，Ｓ42，Ｓ43のうちの１つを選択して出力するようにしてもよい。【００４５】
図１０は、積分回路１１１，基準信号出力回路１２１，比較回路１３１の組Ｇ1と、積分回路１１２，基準信号出力回路１２２，比較回路１３２の組Ｇ2と、積分回路１１３，基準信号出力回路１２３，比較回路１３３の組Ｇ3が備えられ、波形生成回路１４が共用される波形処理回路１の例を示している。図１０の波形処理回路１では、各組Ｇ1，Ｇ2，Ｇ3から異なるパルス（比較回路要素ＣＥ1，ＣＥ2，ＣＥ3からのＳ41，Ｓ42，Ｓ43）が生成され、波形生成回路１４はこれらの信号と入力パルス信号Ｓ1とから適宜の波形を生成する。なお、図１０は、積分回路１１、基準信号出力回路１２、比較回路１３がそれぞれ３要素からなり波形生成回路１４がパルス信号Ｓ1を入力する波形生成回路（図６，図８を合わせたもの）と同じである。【００４６】
図１１は、図１０の回路において、波形処理回路１が入力パルス信号Ｓ1を入力しない例を示す図である。図１１の波形処理回路１では、各組Ｇ1，Ｇ2，Ｇ3から異なるパルス（比較回路要素ＣＥ1，ＣＥ2，ＣＥ3からのＳ41，Ｓ42，Ｓ43）が生成され、波形合成回路１４はこれらの信号に基づき適宜の波形Ｓ5を生成する。なお、なお、図１１は、積分回路１１、基準信号出力回路１２、比較回路１３がそれぞれ３要素からなり波形生成回路１４がパルス信号Ｓ1を入力しない波形生成回路（図７，図９を合わせたもの）と同じである。
図１２は、図１の波形処理回路１を具体的に示す説明図である。【００４７】
本形態では、積分回路１１をＣＲ回路により構成し、基準信号出力回路１２をＤ／Ａ変換器１２１とローパスフィルタ１２２とにより構成し、比較回路１３をアナログオペアンプにより構成し、波形生成回路１４をＡＮＤ回路（またはＯＲ回路）により構成している。積分回路１１の駆動回路（充電スイッチ）や放電回路（放電抵抗と放電スイッチ）の図示はしていない。【００４８】
図１３（Ａ），（Ｂ）に、図８または図９の波形処理回路１の動作波形の一例を示す。図１３（Ａ）は、波形生成回路１４がＡＮＤ回路である場合を示し、図１３（Ｂ）は、波形合成回路１４がＯＲ回路である場合を示している。
もともと、パルス信号Ｓ1の生成に用いられた基本クロックの周波数で十分である場合の系には本発明の信号処理回路はさほど有効ではない。本発明では、波形処理回路１により作られた図１３（Ａ）におけるＳ5の遅れｔd1、図１３（Ｂ）におけるＳ5の遅れｔd2によって、実質上、基本クロックよりも高いクロックを使用したと同様のＳ5の立上りエッジ（図１３（Ａ））、立下りエッジ（図１３（Ｂ））を発生できる。【００４９】
図１４（Ａ），（Ｂ）に、パルス信号Ｓ1の生成に用いられた基本クロックＣＬＫよりも高い精度でタイミングを発生する動作波形の例を示す。図１４（Ａ）は、波形生成回路１４がＡＮＤ回路である場合を示し、図１４（Ｂ）は、波形生成回路１４がＯＲ回路である場合を示している。図１４（Ａ）におけるＳ5の立上りエッジの遅れｔd1はクロックＣＬＫの周期ｔd0よりも短く設定でき、図１４（Ｂ）におけるＳ5の立下りエッジの遅れｔd1もクロックＣＬＫの周期ｔd0よりも短く設定できるので、実質上、クロックＣＬＫよりも高いクロックを使用したと同様の処理を行うことができる。【００５０】
図１５は、波形処理回路に、積分回路、基準信号出力回路、比較回路の組が直列に複数備えられている実施形態を示す説明図である。図１５において、積分回路１１１、基準信号出力回路１２１、比較回路１３１の組が２つ（Ｇ1，Ｇ2）が直列に接続された波形処理回路１を示しており、波形生成回路１４がＧ２の後段に備えられている。波形生成回路１４は、Ｇ１の入力Ｓ11とＧ２の出力Ｓ24とを取得して、これらの信号に基づき適宜の波形Ｓ5を生成する。図１６は、基準信号出力回路１２１をＧ1とＧ2とで共用した場合を示している。【００５１】
Ｇ２における積分回路１１１の時定数は、Ｇ２における積分回路１１１の時定数よりも大きくなるように構成されている。
これにより、Ｇ１において細かくエッジのタイミングが作られ、さらにＧ２においてより細かくエッジのタイミングが作られる。【００５２】
図１７は、図１５の波形処理回路１を具体的に示す回路である。図１５の波形処理回路１では、Ｇ1，Ｇ2それぞれに、積分回路１１１、基準信号出力回路１２１との直列接続を短絡するスイッチＳＷ1，ＳＷ2が備えられており、Ｇ1，Ｇ2の直列接続の何れかを選択できるように構成されている。なお、Ｇ1，Ｇ2の何れかにスイッチを備えるようにしてもよい。Ｇ1，Ｇ2の各積分回路１１の駆動回路（駆動スイッチ）や放電回路（放電抵抗と放電スイッチ）の図示はしていない。【００５３】
本実施形態の波形処理回路１は、図１８の動作波形（波形生成回路１４の出力は示していない）に示すように、前段の積分回路１１１、基準信号出力回路１２１、比較回路１３１の組Ｇ1により、基本クロックよりも高いクロックを使用したと同様のエッジ（細密精度のエッジ）が生成され、さらに、後段の積分回路１１１、基準信号出力回路１２１、比較回路１３１の組Ｇ2により、さらに細密なエッジがされる。【００５４】
図１９は、本発明の波形処理回路において、積分回路の前段に計数回路（カウンタ）が設けられた実施形態を示す説明図である。図１９の回路では、キャリー信号Ｓ1の立上りおよび立下りを微調整することができる。
図１９において、ＣＲ積分回路１１の前段には係数回路１５が設けられており、計数回路１５の出力信号（キャリー信号）Ｓ1が充電スイッチＳＷ1および放電スイッチＳＷ2を動作させる。計数回路１５は、基準クロックＳ0を入力しており、計数回路１５はプリセットされた値に対応するパルスを入力すると、キャリー信号Ｓ1を出力する。【００５５】
図２０（Ａ）に、図１９で使用される波形生成回路１４を示す。図２０（Ａ）では、波形生成回路１４は、立上がり検出回路１４１，１４２と、スタート信号発生回路１４３と、フリップフロップ（ＦＦ）１４４と、バッファ回路ＢＵ１，ＢＵ２とからなる。
図２０（Ｂ）に、波形生成回路１４の各部の動作波形等（Ｓ0，Ｓ1，Ｓ2，Ｓ3，Ｓ4，Ｓ41，Ｓ42，Ｓ5）を示す。【００５６】
図２１は、本発明の波形処理回路において、積分回路の前段に計数回路（カウンタ）が設けられた他の実施形態を示す説明図である。図２１の回路では、キャリー信号Ｓ1の立上りを微調整することができる。図２１では、積分回路１１の前段に、ＦＦ１６が設けられ、ＦＦ１６にはカウンタ１５のキャリー信号と基準クロックとが入力される。図２２（Ａ）は、図２１の回路で使用される波形生成回路１４であり、スタート振動発生回路１４３とＦＦ１４４とからなる。図２２（Ｂ）に図２１の波形処理回路１（図２２（Ａ）の波形生成回路１４）の動作波形を示す。なお、図２３の波形図に示すように、キャリー信号Ｓ1の立上りを微調整するように、波形処理回路１を構成することもできる。【００５７】
図２４は、本発明のより詳細な実施形態を示す説明図である。図２５は、図２４の各部の動作波形を示す説明図である。【００５８】
図２６（Ａ）は図１等の波形処理回路１の後段にさらに計数回路１６を備えた波形処理回路の説明図であり、図２６（Ｂ）は波形処理回路２の動作を説明するタイミング図である。図２６（Ｂ）に示すように、パルス信号の周波数以下のパルス信号を生成し、図示しない処理対象波のターンオンまたはターンオフのタイミングを発生することができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【国際調査報告】
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