(57)【特許請求の範囲】
【請求項１】
マルチレベルメモリセルをプログラムする方法であって、
各メモリセル内に少なくとも３つの閾値電圧範囲を割り当てるステップであって、各閾値電圧範囲が前記メモリセルの各レベルにそれぞれ対応している、ステップと、
レベルに対する閾値電圧が増加するにつれて前記レベルに従って前記少なくとも３つの閾値電圧範囲の広さが順次減少するよう、前記少なくとも３つの閾値電圧範囲の各々を異なる広さに定めるステップであって、各閾値電圧範囲はデータビットパターンを表す、ステップと、
を含むことを特徴とする方法。
【請求項２】
前記少なくとも３つの閾値電圧範囲のうちの最も広いものは、最低の閾値電圧レベルにあり、前記少なくとも３つの閾値電圧範囲のうちの最も狭いものは、最高の閾値電圧レベルにある、ことを特徴とする請求項１に記載の方法。
【請求項３】
前記マルチレベルメモリセルはメモリデバイスの一部であり、ターゲットメモリセルの閾値電圧を増加させるために前記ターゲットメモリセルへ複数のプログラミングパルスを印加することによって、前記ターゲットメモリセルをプログラムするステップと、閾値電圧が所望の閾値電圧よりも低い場合には、前記ターゲットメモリセルへ複数のプログラミングパルスを再度印加するステップとをさらに含み、前記閾値電圧は、各々の閾値電圧に依存して、異なる広さの少なくとも３つの閾値電圧範囲のうちの一つ内にある、ことを特徴とする請求項１に記載の方法。
【請求項４】
印加するステップは、前記ターゲットメモリセルの前記閾値電圧を、最低の所望閾値電圧に対する最も広い閾値電圧範囲から、最高の所望閾値電圧に対する最も狭い閾値電圧範囲までの間の広さの範囲内に設定するように、複数のパルスを印加するステップをさらに含む、ことを特徴とする請求項３に記載の方法。
【請求項５】
メモリセルごとに複数レベルを各々格納することが可能な、メモリセルのアレイと、
前記メモリセルのアレイの制御および／もしくはアクセスのための回路と、
を含み、
前記制御回路は、少なくとも３つの閾値電圧範囲のうちの一つの範囲内の閾値電圧へとメモリセルをプログラムするよう適応され、前記少なくとも３つの閾値電圧範囲の各々は異なるデータ値に対応し、かつ、レベルに対する閾値電圧が増加するにつれて前記レベルに従って前記少なくとも３つの閾値電圧範囲の広さが順次減少するよう、前記少なくとも３つの閾値電圧範囲の各々は異なる広さである、ことを特徴とするメモリデバイス。
【請求項６】
前記少なくとも３つの閾値電圧範囲は、最低の閾値電圧に対する最も広い閾値電圧範囲から、最高の閾値電圧に対する最も狭い閾値電圧範囲までの間の広さに定められる、ことを特徴とする請求項５に記載のメモリデバイス。
【請求項７】
前記メモリデバイスはソリッドステートメモリデバイスである、ことを特徴とする請求項５に記載のメモリデバイス。
【請求項８】
前記ソリッドステートメモリデバイスは、ＮＡＮＤソリッドステートメモリデバイスである、ことを特徴とする請求項７に記載のメモリデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、概して半導体メモリに関し、より詳細には、２ビット以上の情報のデータ値を通信するためにアナログ信号を使用する、ソリッドステート不揮発性メモリデバイスおよびシステムに関する。
【背景技術】
【０００２】
電子デバイスは、通常、デバイスに対して使用可能な幾つかのタイプのバルクストレージデバイスを有する。一般的な例は、ハードディスクドライブ（ＨＤＤ）である。ＨＤＤは、比較的低コストで大容量のストレージが可能であり、現在の消費者用製品のＨＤＤは、１テラバイトを超える容量を有する。
【０００３】
ＨＤＤは、概して、回転磁気メディアもしくはプラッター上にデータを格納する。データは、典型的には、プラッター上に磁束反転のパターンとして格納される。典型的なＨＤＤにデータを書き込むためには、プラッターが高速で回転し、プラッター上に浮遊する書き込みヘッドは、一連の磁気パルスを生成し、データを表すためにプラッター上の磁性粒子を配列させる。典型的なＨＤＤからデータを読み出すためには、磁気抵抗読み出しヘッドが高速で回転するプラッター上に浮遊するとき、ヘッド内に抵抗変化が誘発される。実際には、結果として生じるデータ信号は、アナログ信号であり、その高部（山）と低部（谷）はデータパターンの磁束反転の結果である。続いて、パーシャルレスポンス最大尤度（ＰＲＭＬ）と呼ばれるデジタル信号処理技術が使用され、データ信号を生成する原因となるような可能性のあるデータパターンを決定するためにアナログデータ信号をサンプリングする。
【０００４】
ＨＤＤは、その機械的特性による幾つかの欠点を有する。ＨＤＤは、衝撃、振動もしくは強い磁界によって、損傷を受けやすく、また、過度の読み出し／書き込みエラーを起こしやすい。さらには、ＨＤＤは、携帯電子デバイスにおいて、比較的電力を多く消費する。
【０００５】
バルクストレージデバイスの別の例は、ソリッドステートドライブ（ＳＳＤ）である。ＳＳＤは、回転するメディア上にデータを格納するのではなく、半導体メモリデバイスを利用してデータを格納するが、そのホストシステムに対してまるで典型的なＨＤＤであるかのように見せるインターフェイスおよびフォームファクターを含む。ＳＳＤのメモリデバイスは、典型的には、不揮発性フラッシュメモリデバイスである。
【０００６】
フラッシュメモリデバイスは、広範囲の電子的用途のための、不揮発性メモリの一般的ソースへと発展してきた。フラッシュメモリデバイスは、典型的には、１トランジスタメモリセルを使用し、それによって、高メモリ密度、高信頼性、および低電力消費が可能になる。電荷ストレージもしくはトラッピング層のプログラミング、または他の物理的現象を介する、セルの閾値電圧における変化は、各セルのデータ値を決定する。フラッシュメモリおよび他の不揮発性メモリの通常の用途は、パーソナルコンピュータ、携帯情報端末（ＰＤＡ）、デジタルカメラ、デジタルメディアプレイヤー、デジタルレコーダー、ゲーム、家庭用電化製品、自動車、ワイヤレスデバイス、携帯電話、およびリムーバブルメモリモジュールを含み、不揮発性メモリの用途は拡大し続けている。
【０００７】
ＨＤＤとは異なり、ＳＳＤの動作は、そのソリッドステート特性により、概して振動、衝撃もしくは磁界などの懸念事項の影響を受けにくい。同様に、可動部がないため、ＳＳＤは、ＨＤＤよりも低い電力を必要とする。しかしながら、ＳＳＤは、現在、同一のフォームファクターのＨＤＤと比較して非常に低いストレージ容量しか有しておらず、ビット当たりのコストが顕著に高くなる。
【０００８】
上述された理由のために、ならびに、本明細書を読んで理解した当業者にとって明らかになるであろう他の理由のために、本技術分野には、別のバルクストレージオプションの必要性が存在する。
【図面の簡単な説明】
【０００９】
【図１】本開示の一実施形態に従う、メモリデバイスの簡略化されたブロック図である。
【図２】図１のメモリデバイス内に見出されうる、ＮＡＮＤメモリアレイの一実施例の一部の概略図である。
【図３】本開示の一実施形態に従う、ソリッドステートバルクストレージデバイスのブロック概略図である。
【図４】本開示の一実施形態に従って、読み出し／書き込みチャネルによってメモリデバイスから受信されうるデータ信号を概念的に示す、波形図である。
【図５】本開示の一実施形態に従う、電子システムのブロック概略図である。
【図６】本開示の一実施形態に従う、マルチレベルメモリセルにおける一組の範囲の図である。
【図７】本開示の一実施形態に従う一組の範囲の図である。
【図８】本開示の一実施形態に従う方法のフローチャート図である。
【発明を実施するための形態】
【００１０】
本実施形態の以下の詳細な説明においては、本明細書の一部を形成する添付の図面に対して言及され、添付の図面は、本実施形態が実施されうる具体的実施形態を例示するために示される。これらの実施形態は、当業者が本発明を実施することが可能なほど十分詳細に記述され、また、他の実施形態が使用されてもよく、本開示の範囲を逸脱することなく、プロセス、および電気的、もしくは機械的変形がなされてもよいことを理解されたい。したがって、以下の詳細な説明は、限定する目的のものとしてみなされるべきではない。
【００１１】
従来のソリッドステートメモリデバイスは、バイナリ信号の形式でデータを受け渡す。典型的には、グラウンド電位は１ビットのデータの第一の論理レベル（すなわち‘０’データ値）を表し、電源電位は１ビットのデータの第ニの論理レベル（すなわち‘１’データ値）を表す。マルチレベルセル（ＭＬＣ）は、例えば各範囲が２００ｍＶの４つの異なる閾値電圧（Ｖｔ）範囲を割り当てられ、各範囲は個別のデータ状態に対応し、それによって、４つのデータ値もしくはビットパターンを表す。典型的には、各範囲間には、０．２Ｖから０．４Ｖのデッドスペースもしくはマージンが存在し、Ｖｔ分布が重ね合わないようにしている。セルのＶｔが第一の範囲内に存在する場合には、セルは１１の論理状態を格納するとみなされ、典型的には、セルの消去状態とみなされる。Ｖｔが第二の範囲内に存在する場合には、セルは１０の論理状態を格納するとみなされうる。Ｖｔが第三の範囲内に存在する場合には、セルは００の論理状態を格納するとみなされうる。Ｖｔが第四の範囲内に存在する場合には、セルは０１の論理状態を格納するとみなされうる。
【００１２】
従来のＭＬＣデバイスをプログラムするときには、上述されたように、セルは、消去状態に対応するため、概して、まずブロックとして消去される。セルのブロック消去に続いて、必要であれば各セルの最下位ビット（ＬＳＢ）がまずプログラムされる。例えば、ＬＳＢが１である場合には、プログラミングは必要ではないが、ＬＳＢが０である場合には、ターゲットメモリセルのＶｔは、１１の論理状態に対応するＶｔ範囲から、１０の論理状態に対応するＶｔ範囲へと移行する。ＬＳＢのプログラミングに続いて、各セルの最上位ビット（ＭＳＢ）が同様の方法でプログラムされ、必要な場合にはＶｔをシフトさせる。従来のメモリデバイスのＭＬＣを読み出すときには、一つ以上の読み出し動作が、セル電圧のＶｔ降下が概ねどの範囲に入るかを決定する。例えば、第一の読み出し動作は、ターゲットメモリセルのＶｔが、ＭＳＢが１か０を示すかどうかを決定し、第二の読み出し動作は、ターゲットメモリセルのＶｔが、ＬＳＢが１か０を示すかどうかを決定する。しかしながら、其々の場合においては、各セルにどんなに多くのビットが格納されていたとしても、ターゲットメモリセルの読み出し動作からはただ一つのビットしかリターンされない。この、複数のプログラムおよび読み出し動作の問題は、各ＭＬＣにより多くのビットが格納されるにつれて、ますます厄介になる。このような、各々のプログラムもしくは読み出し動作はバイナリ動作であるため、すなわち、各々の動作は、セルごとに１ビットの情報をプログラムもしくはリターンするため、各ＭＬＣにより多くのビットを格納することは、動作時間をより長くする原因となる。
【００１３】
例示的実施形態のメモリデバイスは、メモリセルにＶｔ範囲としてデータを格納する。しかしながら、従来のメモリデバイスとは対照的に、プログラムおよび読み出し動作は、ＭＬＣデータ値の別々のビットとしてではなく、完全なビットパターンのようなＭＬＣデータ値の完全な表現としてデータ信号を使用することが可能である。例えば、２ビットＭＬＣデバイスにおいては、セルのＬＳＢをプログラムしてその後そのセルのＭＳＢをプログラムする代わりに、ターゲット閾値電圧は、その２ビットのビットパターンを表すようプログラムされうる。すなわち、メモリセルが、第一のビットのための第一の閾値電圧へとプログラムされ、続いて第二のビットのための第二の閾値電圧へとシフトするのではなく、メモリセルがそのターゲット閾値電圧を獲得するまで、一連のプログラムおよびベリファイ動作が、そのメモリセルに対して適用される。同様に、セルに格納された各ビットを決定するために複数の読み出し動作を使用する代わりに、セルの閾値電圧が決定されて、そのセルの完全なデータ値もしくはビットパターンを表す単一信号として受け渡されうる。種々の実施形態のメモリデバイスは、従来のメモリデバイスでなされていたように、メモリセルが、ある公称閾値電圧より高い閾値電圧を有するかまたはそれより低い閾値電圧を有するかどうかということだけに頼るわけではない。むしろ、連続する閾値電圧の全体にわたって、そのメモリセルの実際の閾値電圧を表す電圧信号が生成される。このアプローチの利点は、セル数ごとのビットが増加するにつれてより顕著になる。例えば、メモリセルが８ビットの情報を格納しなければならない場合、一度の読み出し動作は、８ビットの情報を表す単一のアナログデータ信号をリターンする。
【００１４】
図１は、本開示の一実施形態に従う、メモリデバイス１０１の簡略化されたブロック図である。メモリデバイス１０１は、行および列に配列されたメモリセル１０４のアレイを含む。種々の実施形態は、主としてＮＡＮＤメモリアレイに関連して説明されるが、種々の実施形態はメモリアレイ１０４の特定の構造へと限定されるわけではない。本実施形態に適した他のアレイ構造の幾つかの例は、ＮＯＲアレイ、ＡＮＤアレイおよび仮想グラウンドアレイを含む。しかしながら、本明細書で記述される実施形態は、概して、各メモリセルの閾値電圧を表すデータ信号生成を可能にするいかなるアレイ構造に対しても適用される。
【００１５】
行デコード回路１０８および列デコード回路１１０は、メモリデバイス１０１に対して提供されるアドレス信号をデコードするために提供される。アドレス信号は、メモリアレイ１０４にアクセスするために受信され、デコードされる。メモリデバイス１０１は、入力／出力（Ｉ／Ｏ）制御回路１１２をも含み、メモリデバイス１０１へのコマンド、アドレスおよびデータの入力、ならびに、メモリデバイス１０１からのデータおよび状態情報の出力を管理する。アドレスレジスタ１１４は、Ｉ／Ｏ制御回路１１２と、行デコード回路１０８および列デコード回路１１０との間に結合され、デコードの前にアドレス信号をラッチする。コマンドレジスタ１２４は、Ｉ／Ｏ制御回路１１２と制御ロジック１１６との間に結合され、入力コマンドをラッチする。制御ロジック１１６は、コマンドに応じてメモリアレイ１０４へのアクセスを制御し、外部プロセッサ１３０のために状態情報を生成する。制御ロジック１１６は、行デコード回路１０８および列デコード回路１１０へと結合され、アドレスに応じて、行デコード回路１０８および列デコード回路１１０を制御する。
【００１６】
制御ロジック１１６は、サンプルアンドホールド回路１１８へも結合される。サンプルアンドホールド回路１１８は、アナログ電圧レベルの形式で、入力もしくは出力のいずれかのデータをラッチする。例えば、サンプルアンドホールド回路は、メモリセルへと書き込まれるデータを表す入力電圧信号もしくはメモリセルから検出される閾値電圧を表す出力電圧信号のいずれかをサンプリングするために、キャパシタもしくは他のアナログストレージデバイスを含みうる。サンプルアンドホールド回路１１８は、さらに、サンプリングされた電圧の増幅および／もしくはバッファリングを提供し、外部デバイスに対してより強固なデータ信号を提供する。
【００１７】
アナログ電圧信号の処理は、ＣＭＯＳイメージャ技術分野においてよく知られる方法に類似した方法をとりうる。そこでは、入射照明に応じてイメージャのピクセルに生成する電荷レベルがキャパシタに格納される。これらの電荷レベルは、その後、差動増幅器に対する第二の入力としてリファレンスキャパシタを備える差動増幅器を使用して、電圧信号へと変換される。差動増幅器の出力は、その後、アナログからデジタルへの変換（ＡＤＣ）デバイスへと受け渡され、照明強度を表すデジタル値を得る。本実施形態においては、メモリセルの読み出しもしくはプログラミング其々のための、メモリセルの実際のまたはターゲット閾値電圧を表す電圧レベルへと対応するように、電荷はキャパシタに格納されうる。この電荷はその後、接地入力もしくは他のリファレンス信号を第二の入力として有する差動増幅器を使用して、アナログ電圧へと変換されうる。差動増幅器の出力は、その後、読み出し動作の場合には、メモリデバイスからの出力のためにＩ／Ｏ制御回路１１２へと受け渡されるか、またはメモリデバイスのプログラミングにおける一つ以上のベリファイ動作の間に比較のために使用されうる。Ｉ／Ｏ制御回路１１２は、任意で、アナログからデジタルへの変換機能およびデジタルからアナログへの変換（ＤＡＣ）機能を含み、読み出しデータをアナログ信号からデジタルビットパターンへと変換し、書き込みデータをデジタルビットパターンからアナログ信号へと変換し、メモリデバイス１０１はアナログもしくはデジタルデータインターフェイスのいずれかで通信するよう適合されうることに留意されたい。
【００１８】
書き込み動作の間に、メモリアレイ１０４のターゲットメモリセルは、そのＶｔレベルの表す電圧がサンプルアンドホールド回路１１８でホールドされたレベルに一致するまでプログラムされる。このことは、一例として、ターゲットメモリセルの閾値電圧とホールドされた電圧レベルを比較するために、差動センシングデバイスを使用することで達成されうる。従来のメモリプログラミングと同様に、プログラミングパルスがターゲットメモリセルへと印加され、所望の値に到達するかまたはそれを超えるまで、その閾値電圧を増加させる。読み出し動作においては、ターゲットメモリセルのＶｔレベルは、（図１には示されていない）外部プロセッサへの転送のために、アナログ信号として直接的に、または、メモリデバイスへと外部から、もしくはメモリデバイス内でＡＤＣ／ＤＡＣ機能性が提供されるかどうかに依存して、アナログ信号のデジタル化表現として、サンプルアンドホールド回路１１８へと受け渡される。
【００１９】
セルの閾値電圧は、様々な方法で決定されうる。例えば、ターゲットメモリセルがアクティベートされた時点で、ワード線電圧がサンプリングされうる。または、ターゲットメモリセルの第一のソース／ドレイン側にブースト電圧が印加され、閾値電圧は、その制御ゲート電圧と他のソース／ドレイン側における電圧との差として、みなされうる。電圧をキャパシタへと結合することによって、電荷がキャパシタと共有されてサンプリングされた電圧を格納する。サンプリングされた電圧は閾値電圧と等しい必要はなく、単にその電圧を示しているということに留意されたい。例えば、ブースト電圧をメモリセルの第一のソース／ドレイン側に対して印加し、かつ、既知の電圧をその制御ゲートへと印加する場合には、メモリセルの第二のソース／ドレイン側において発生する電圧は、データ信号とみなされうる。なぜなら、発生する電圧は、メモリセルの閾値電圧を表すからである。
【００２０】
サンプルアンドホールド回路１１８は、キャッシング、すなわち各データ値に対する複数のストレージ位置を含み、メモリデバイス１０１は、外部プロセッサに対して第一のデータ値を受け渡す間に次のデータ値を読み出してもよいし、または、メモリアレイ１０４に対して第一のデータ値を書き込む間に次のデータを受信してもよい。状態レジスタ１２２は、Ｉ／Ｏ制御回路１１２と制御ロジック１１６との間に結合され、外部プロセッサに対する出力のための状態情報をラッチする。
【００２１】
メモリデバイス１０１は、制御リンク１３２を通じて、制御ロジック１１６において制御信号を受信する。制御信号は、チップイネーブルＣＥ＃、コマンドラッチイネーブルＣＬＥ、アドレスラッチイネーブルＡＬＥおよび書き込みイネーブルＷＥ＃を含みうる。メモリデバイス１０１は、（コマンド信号の形式での）コマンド、（アドレス信号の形式での）アドレス、および（データ信号の形式での）データを、多重入力／出力（Ｉ／Ｏ）バス１３４を通じて外部プロセッサから受信し、Ｉ／Ｏバス１３４を通じて外部プロセッサへとデータを出力する。
【００２２】
具体的な実施例においては、コマンドは、Ｉ／Ｏ制御回路１１２におけるＩ／Ｏバス１３４の入力／出力（Ｉ／Ｏ）ピン［７：０］を通じて受信され、コマンドレジスタ１２４へと書き込まれる。アドレスは、Ｉ／Ｏ制御回路１１２におけるバス１３４の入力／出力（Ｉ／Ｏ）ピン［７：０］を通じて受信され、アドレスレジスタ１１４へと書き込まれる。データは、Ｉ／Ｏ制御回路１１２において、８個のパラレル信号を受信可能なデバイスの場合には入力／出力（Ｉ／Ｏ）ピン［７：０］を通じて、または、１６個のパラレル信号を受信可能なデバイスの場合には入力／出力（Ｉ／Ｏ）ピン［１５：０］を通じて受信され、サンプルアンドホールド回路１１８へと転送される。データは、８個のパラレル信号を送信可能なデバイスの場合には入力／出力（Ｉ／Ｏ）ピン［７：０］を通じて、または、１６個のパラレル信号を送信可能なデバイスの場合には入力／出力（Ｉ／Ｏ）ピン［１５：０］を通じて出力もされうる。さらなる回路および信号が提供されうること、ならびに、図１のメモリデバイスは、本開示の実施形態へと焦点を当てやすくするために簡略化されていることを当業者には理解されたい。さらには、図１のメモリデバイスは種々の信号の受信および出力に関して、通常の慣例に従って説明されてきたが、種々の実施形態は、本明細書に明確に注記されない限り、記述された特定の信号およびＩ／Ｏ構成によって限定されないことに留意されたい。例えば、コマンドおよびアドレス信号は、データ信号を受信する入力部分からは離れた位置にある入力部分において受信されるか、または、データ信号は、Ｉ／Ｏバス１３４の単一のＩ／Ｏ線を通じてシリアルに伝送されうる。データ信号は個々のビットではなくビットパターンを表すため、８ビットのデータ信号のシリアル通信は、個々のビットを表す８個の信号のパラレル通信と同様に効率的でありうる。
【００２３】
図２は、図１のメモリアレイ１０４に見出されうる、一実施例のＮＡＮＤメモリアレイ２００の一部の概略図である。図２に示されるように、メモリアレイ２００は、ワード線２０２１から２０２Ｎおよびそれと交差するビット線２０４１から２０４Ｍを含む。デジタル環境におけるアドレッシングを容易にするために、ワード線２０２の数とビット線２０４の数は、概ね、それぞれ２の累乗である。
【００２４】
メモリアレイ２００は、ＮＡＮＤストリング２０６１から２０６Ｍを含む。各ＮＡＮＤストリングは、トランジスタ２０８１から２０８Ｎを含み、各々は、ワード線２０２とビット線２０４との交点に配置される。図２に浮遊ゲートトランジスタとして示されるような、トランジスタ２０８は、データを格納するための不揮発性メモリセルを表す。各ＮＡＮＤストリング２０６の浮遊ゲートトランジスタ２０８は、一つ以上のソース選択ゲート２１０（例えば、電界効果トランジスタ（ＦＥＴ））と一つ以上のドレイン選択ゲート２１２（例えばＦＥＴ）との間に、ソースからドレインへと直列に接続される。各ソース選択ゲート２１０は、ローカルビット線２０４とソース選択線２１４の交点に配置され、各ドレイン選択ゲート２１２は、ローカルビット線２０４とドレイン選択線２１５との交点に配置される。
【００２５】
各ソース選択ゲート２１０のソースは、共通のソース線２１６へと接続される。各ソース選択ゲート２１０のドレインは、対応するＮＡＮＤストリング２０６の第一の浮遊ゲートトランジスタ２０８のソースへと接続される。例えば、ソース選択ゲート２１０１のドレインは、対応するＮＡＮＤストリング２０６１の浮遊ゲートトランジスタ２０８１のソースへと接続される。各ソース選択ゲート２１０の制御ゲートは、ソース選択線２１４へと接続される。複数のソース選択ゲート２１０は、任意のＮＡＮＤストリング２０６のために使用される場合には、ＮＡＮＤストリング２０６の共通のソース線２１６と第一の浮遊ゲートトランジスタ２０８との間に直列に結合されうる。
【００２６】
各ドレイン選択ゲート２１２のドレインは、ドレイン接点において、対応するＮＡＮＤストリングに対してローカルビット線２０４へと接続される。例えば、ドレイン選択ゲート２１２１のドレインは、ドレイン接点において、対応するＮＡＮＤストリング２０６１に対して、ローカルビット線２０４１へと接続される。各ドレイン選択ゲート２１２のソースは、対応するＮＡＮＤストリング２０６の最後の浮遊ゲートトランジスタ２０８のドレインへと接続される。例えば、ドレイン選択ゲート２１２１のソースは、対応するＮＡＮＤストリング２０６１の浮遊ゲートトランジスタ２０８Ｎのドレインへと接続される。複数のドレイン選択ゲート２１２は、任意のＮＡＮＤストリング２０６に対して使用される場合には、対応するビット線２０４と、ＮＡＮＤストリング２０６の最後の浮遊ゲートトランジスタ２０８Ｎとの間に直列に結合されうる。
【００２７】
浮遊ゲートトランジスタ２０８の典型的な構造は、図２に示されるように、ソース２３０およびドレイン２３２、浮遊ゲート２３４、ならびに制御ゲート２３６を含む。浮遊ゲートトランジスタ２０８は、ワード線２０２へと結合された制御ゲート２３６を有する。浮遊ゲートトランジスタ２０８の列は、任意のローカルビット線２０４へと結合されたＮＡＮＤストリング２０６である。１行の浮遊ゲートトランジスタ２０８は、任意のワード線２０２へと共通に結合されたトランジスタである。本開示の実施形態では、ＮＲＯＭ、磁気トランジスタ、強誘電体トランジスタ、ならびに二つ以上の閾値電圧範囲のうちの一つを担うようプログラムされることが可能な他のトランジスタなどの、他の形状のトランジスタ２０８が使用されてもよい。
【００２８】
種々の実施形態のメモリデバイスは、バルクストレージデバイスで効果的に使用されてもよい。種々の実施形態にとって、これらのバルクストレージデバイスは、従来のＨＤＤと同一のフォームファクターおよび通信バスインターフェイスを有し、それによって、種々のアプリケーションにおけるＨＤＤドライブと置換することが可能になる。ＨＤＤの幾つかの一般的なフォームファクターは、現行のパーソナルコンピュータおよびより大きなデジタルメディアレコーダーで通常使用される、３．５”、２．５”、およびＰＣＭＣＩＡ（パーソナルコンピュータメモリカード国際協会）フォームファクター、ならびに、携帯電話、携帯情報端末（ＰＤＡ）およびデジタルメディアプレイヤーなどのより小型の個人用電化製品で通常使用される１．８”、１”フォームファクターを含む。幾つかの通常のバスインターフェイスは、ユニバーサルシリアルバス（ＵＳＢ）、ＡＴアタッチメントインターフェイス（ＡＴＡ）［インテグレイテッドドライブエレクトロニクスもしくはＩＤＥとしても知られる］、シリアルＡＴＡ（ＳＡＴＡ）、小型コンピュータシステムインターフェイス（ＳＣＳＩ）およびThe Institute of Electrical and Electronics Engineers（米国電気電子学会、ＩＥＥＥ）１３９４規格を含む。種々のフォームファクターおよび通信インターフェイスが記載されたが、本実施形態は、特定のフォームファクターもしくは通信規格に限定されることはない。さらには、本実施形態は、ＨＤＤフォームファクターもしくは通信インターフェイスに対して準拠する必要はない。図３は、本開示の一実施形態に従うソリッドステートバルクストレージデバイス３００のブロック概略図である。
【００２９】
バルクストレージデバイス３００は、本開示の一実施形態に従うメモリデバイス３０１、読み出し／書き込みチャネル３０５およびコントローラ３１０を含む。読み出し／書き込みチャネル３０５は、メモリデバイス３０１から受信されたデータ信号のアナログからデジタルへの変換と、コントローラ３１０から受信されたデータ信号のデジタルからアナログへの変換とを提供する。コントローラ３１０は、バスインターフェイス３１５を介して、バルクストレージデバイス３００と（図３には示されていない）外部プロセッサとの間の通信を提供する。読み出し／書き込みチャネル３０５は、破線で示されたメモリデバイス３０１’のような、一つ以上のさらなるメモリデバイスを使用可能にしうることに留意されたい。通信のための単一のメモリデバイス３０１の選択は、マルチビットチップイネーブル信号もしくは他の多重化スキームを介して処理されうる。
【００３０】
メモリデバイス３０１は、アナログインターフェイス３２０およびデジタルインターフェイス３２５を介して読み出し／書き込みチャネル３０５へと結合される。アナログインターフェイス３２０は、メモリデバイス３０１と読み出し／書き込みチャネル３０５との間におけるアナログデータ信号の通路を提供し、デジタルインターフェイス３２５は、読み出し／書き込みチャネル３０５からメモリデバイス３０１への、制御信号、コマンド信号およびアドレス信号の通路を提供する。デジタルインターフェイス３２５は、さらに、メモリデバイス３０１から読み出し／書き込みチャネル３０５への、状態信号の通路を提供しうる。図１のメモリデバイス１０１に関連して記述されたように、アナログインターフェイス３２０およびデジタルインターフェイス３２５は、信号線を共有しうる。図３の実施形態はメモリデバイスに対してアナログ／デジタルデュアルインターフェイスを示しているが、図１に関連して記述されたように、読み出し／書き込みチャネル３０５の機能は、メモリデバイス３０１へと任意で組み込まれ、その結果、メモリデバイス３０１は、制御信号、コマンド信号、状態信号、アドレス信号およびデータ信号の通路を提供するデジタルインターフェイスのみを使用してコントローラ３１０と直接通信しうる。
【００３１】
読み出し／書き込みチャネル３０５は、データインターフェイス３３０および制御インターフェイス３３５などの一つ以上のインターフェイスを介して、コントローラ３１０へと結合される。データインターフェイス３３０は、読み出し／書き込みチャネル３０５とコントローラ３１０との間に、デジタルデータ信号の通路を提供する。制御インターフェイス３３５は、コントローラ３１０から読み出し／書き込みチャネル３０５への、制御信号、コマンド信号およびアドレス信号の通路を提供する。制御インターフェイス３３５は、さらに、読み出し／書き込みチャネル３０５からコントローラ３１０への、状態信号の通路を提供しうる。状態およびコマンド／制御信号は、制御インターフェイス３３５とデジタルインターフェイス３２５とを接続する破線によって示されるように、コントローラ３１０とメモリデバイス３０１との間で直接やり取りされてもよい。
【００３２】
図３には二つの個別のデバイスとして示されているが、読み出し／書き込みチャネル３０５とコントローラ３１０の機能は、代替案として、単一の集積回路デバイスによって実施される可能性もある。メモリデバイス３０１を個別のデバイスとして維持することによって、異なるフォームファクターおよび通信インターフェイスに対して本実施形態を適合する上でより高い柔軟性を提供しうるが、集積回路デバイスでもあるため、全バルクストレージデバイス３００は、単一の集積回路デバイスとして作成される可能性もある。
【００３３】
読み出し／書き込みチャネル３０５は、少なくとも、デジタルデータストリームのアナログデータストリームへの変換およびその逆の変換を提供するよう適合された単一のプロセッサである。デジタルデータストリームは、バイナリ電圧レベルの形式でデータ信号を提供する。すなわち、第一の電圧レベルは第一のバイナリデータ値（例えば０）を有するビットを表し、第二の電圧レベルは第二のバイナリデータ値（例えば１）を有するビットを表す。アナログデータストリームは、二つより多いレベルを有するアナログ電圧の形式でデータ信号を提供し、その二つより多いレベルは２ビット以上の異なるビットパターンに対応する異なる電圧レベルもしくは電圧範囲を有する。例えば、メモリセルごとに２ビットを格納するよう適合されたシステムにおいては、アナログデータストリームの第一の電圧レベルもしくは電圧レベルの範囲は、１１のビットパターンに対応し、アナログデータストリームの第二の電圧レベルもしくは電圧レベルの範囲は、１０のビットパターンに対応し、アナログデータストリームの第三の電圧レベルもしくは電圧レベルの範囲は、００のビットパターンに対応し、アナログデータストリームの第四の電圧レベルもしくは電圧レベルの範囲は、０１のビットパターンに対応しうる。したがって、種々の実施形態に従う一つのアナログデータ信号は、二つ以上のデジタルデータ信号へと変換され、その逆の変換も行われうる。
【００３４】
実際には、制御およびコマンド信号は、コントローラ３１０を介するメモリデバイス３０１へのアクセスのために、バスインターフェイス３１５で受信される。アドレスおよびデータ値もまた、例えば書き込み、読み出し、フォーマットなど、どのタイプのアクセスが望まれているかに依存して、バスインターフェイス３１５で受信されうる。共有されたバスシステムにおいては、バスインターフェイス３１５は、種々の他のデバイスとともにバスへと結合されうる。特定のデバイスに対して直接通信するために、識別値がバスに設定され、それによって、その後のコマンドに従ってバス上のどのデバイスが動作するべきかを示す。識別値がバルクストレージデバイス３００によって設定された値に一致する場合には、コントローラ３１０は、続いてバスインターフェイス３１５でその後のコマンドを受け入れる。識別値が一致しない場合には、コントローラ３１０はその後の通信を無視する。同様に、バス上の衝突を避けるために、共有されたバス上の種々のデバイスは、そのバスを個々に制御する間は、他のデバイスにアウトバウンド通信を中止するよう指示しうる。バスの共有および衝突回避のためのプロトコルは良く知られているため、本明細書では詳細には記述されない。続いて、コントローラ３１０は、コマンド、アドレスおよびデータ信号を、処理のために、読み出し／書き込みチャネル３０５へと受け渡す。コントローラ３１０から読み出し／書き込みチャネル３０５へと受け渡されるコマンド、アドレスおよびデータ信号は、バスインターフェイス３１５で受信されたのと同一の信号である必要はないことに留意されたい。例えば、バスインターフェイス３１５のための通信規格は、読み出し／書き込みチャネル３０５もしくはメモリデバイス３１０の通信規格とは異なってもよい。この状況においては、コントローラ３１０は、メモリデバイス３０１へアクセスする前に、コマンドおよび／もしくはアドレッシングスキームを翻訳しうる。さらには、コントローラ３１０は一つ以上のメモリデバイス３０１内の負荷平準化を提供し、メモリデバイス３０１の物理アドレスは、任意の論理アドレスに対して時間とともに変化しうる。したがって、コントローラ３１０は、外部デバイスからターゲットメモリデバイス３０１の物理アドレスへと論理アドレスをマップしうる。
【００３５】
書き込み要求に対して、コントローラ３１０は、コマンドおよびアドレス信号に加えて、デジタルデータ信号を読み出し／書き込みチャネル３０５へと受け渡しうる。例えば、１６ビットデータワードに対して、コントローラ３１０は、第一もしくは第二のバイナリ論理レベルを有する個々の１６の信号を受け渡しうる。続いて、読み出し／書き込みチャネル３０５は、デジタルデータ信号のビットパターンを表すアナログデータ信号へとデジタルデータ信号を変換しうる。以下の実施例で続くように、読み出し／書き込みチャネル３０５は、デジタルからアナログへの変換を使用して、１６個の個々のデジタルデータ信号を、所望の１６ビットパターンを表す電位レベルを有する単一のアナログ信号へと変換する。一実施形態に関して、デジタル信号のビットパターンを表すアナログデータ信号は、ターゲットメモリセルの所望の閾値電圧を表す。しかしながら、１トランジスタメモリセルのプログラミングにおいては、隣接するメモリセルのプログラミングが、それ以前にプログラムされたメモリセルの閾値電圧を増加させる場合がよくある。したがって、別の実施形態に関して、読み出し／書き込みチャネル３０５は、このようなタイプの予期された閾値電圧変化を考慮に入れ、望まれる最終的な閾値電圧よりも低い閾値電圧を表すようにアナログデータ信号を調整しうる。コントローラ３１０からのデジタルデータ信号を変換した後、読み出し／書き込みチャネル３０５は、続いて、個々のメモリセルのプログラミングで使用するためのアナログデータ信号とともに、書き込みコマンドおよびアドレス信号をメモリデバイス３０１へと受け渡しうる。プログラミングは、セルごとに生じるが、概ね、動作ごとに１ページのデータに対して実施される。典型的なメモリアレイ構造にとって、１ページのデータは、ワード線に結合された他の全てのメモリセルを含む。
【００３６】
読み出し要求に対して、コントローラは、読み出し／書き込みチャネル３０５へとコマンドおよびアドレス信号を受け渡しうる。読み出し／書き込みチャネル３０５は、読み出しコマンドおよびアドレス信号をメモリデバイス３０１へと受け渡しうる。それに応じて、読み出し動作を実施した後、メモリデバイス３０１は、アドレス信号および読み出しコマンドによって定義されたメモリセルの閾値電圧を表すアナログデータ信号をリターンしうる。メモリデバイス３０１は、パラレルもしくはシリアルで、そのアナログデータ信号を転送しうる。
【００３７】
アナログデータ信号も、離散的な電圧パルスとしてではなく、実質的に連続的なアナログ信号のストリームとして転送されうる。この状況においては、読み出し／書き込みチャネル３０５は、ＰＲＭＬもしくはパーシャルレスポンス最大尤度と称されるＨＤＤアクセスにおいて使用される信号処理と類似した信号処理を使用しうる。従来のＨＤＤのＰＲＭＬ処理においては、ＨＤＤの読み出しヘッドは、ＨＤＤプラッターの読み出し動作の間に生じる磁束変化を表すアナログ信号のストリームを出力する。読み出しヘッドによって生じる磁束変化に応じて生成するこのアナログ信号の高部と低部を正確に捕捉するのではなく、信号は、周期的にサンプリングされ、信号パターンのデジタル表現を生成する。このデジタル表現は、続いて解析されて、アナログ信号パターンを生成しうる磁束変化の起こりうるパターンを決定する。これと同じタイプの処理は、本開示の実施形態で使用されうる。メモリデバイス３０１からのアナログ信号をサンプリングすることによって、ＰＲＭＬ処理は、アナログ信号を生成しうる閾値電圧の起こりうるパターンを決定するために使用されうる。
【００３８】
図４は、本開示の一実施形態に従って、読み出し／書き込みチャネル３０５によってメモリデバイス３０１から受信されうるデータ信号４５０を概念的に示す、波形図である。データ信号４５０は、周期的にサンプリングされ、データ信号４５０のデジタル表現は、サンプリングされた電圧レベルの振幅から生成されうる。一実施形態に関して、サンプリングは、データ出力に対して同期し、サンプリングは、データ信号４５０の安定状態部分の間に生じる。一実施形態は、時間ｔ１、ｔ２、ｔ３およびｔ４において破線によって示されるようにサンプリングにより図示される。しかしながら、同期化サンプリングの調整を誤った場合には、データサンプルの値は、安定状態の値と比較して顕著に異なりうる。別の実施形態においては、データサンプルによって示される勾配変化を観察することなどによって、どこに安定状態の値が起こりうるかの決定を可能にするために、サンプリングレートが増加しうる。このような一実施形態は、時間ｔ５、ｔ６、ｔ７、およびｔ８において破線によって示されるようなサンプリングによって示され、ｔ６およびｔ７の時間におけるデータサンプル間の勾配は安定状態の状況を示しうる。このような一実施形態においては、サンプリングレートと表現の正確性の間でトレードオフが生じる。より高いサンプリングレートは、より正確な表現につながるが、処理時間をも増加させる。サンプリングがデータ出力に同期されるか、または、より頻繁なサンプリングが使用されるかどうかに関わらず、その後デジタル表現が使用されて、どの入力電圧レベルがアナログ信号パターンを生成しうるかを予測する。次に、読み出される個々のメモリセルで可能性のあるデータ値は、入力電圧レベルの予期されたパターンから予測されうる。
【００３９】
メモリデバイス３０１からデータ値を読み出すうえでエラーが起こりうることを認めると、読み出し／書き込みチャネル３０５は、エラー訂正を含みうる。エラー訂正は、ＨＤＤと同様にメモリデバイスにおいて通常使用され、予期されたエラーを修復する。典型的には、メモリデバイスは、第一組の記憶場所にユーザーデータを、第二組の記憶場所にエラー訂正コード（ＥＣＣ）を格納する。読み出し動作の間、ユーザーデータとＥＣＣの双方は、ユーザーデータの読み出し要求に応じて読み出される。既知のアルゴリズムを使用して、読み出し動作からリターンされたユーザーデータはＥＣＣと比較される。ＥＣＣの最大限度内にエラーが存在する場合には、エラーが訂正される。
【００４０】
図５は、本開示の一実施形態に従う電子システムのブロック概略図である。例示的な電子システムは、パーソナルコンピュータ、ＰＤＡ、デジタルカメラ、デジタルメディアプレイヤー、デジタルレコーダー、電子ゲーム、電化製品、自動車、ワイヤレスデバイス、携帯電話などを含みうる。
【００４１】
電子システムは、ホストプロセッサ５００を含み、ホストプロセッサ５００は、プロセッサ５００の性能を向上させるためのキャッシュメモリ５０２を含みうる。プロセッサ５００は、通信バス５０４へと結合される。種々の他のデバイスが、プロセッサ５００の制御の下で通信バス５０４へと結合されうる。例えば、電子システムは、ランダムアクセスメモリ（ＲＡＭ）５０６、キーボード、タッチパッド、ポインティングデバイスなどの一つ以上の入力デバイス５０８、オーディオコントローラ５１０、ビデオコントローラ５１２、ならびに一つ以上のバルクストレージデバイス５１４を含みうる。少なくとも一つのバルクストレージデバイス５１４は、バス５０４との通信のためのデジタルバスインターフェイス５１５を含み、本開示の一実施形態に従う一つ以上のメモリデバイスは、２ビット以上のデータのデータパターンを表すデータ信号の転送のためのアナログインターフェイス、ならびに、バスインターフェイス５１５から受信されたデジタルデータ信号のデジタルからアナログへの変換および（複数の）メモリデバイスから受信されたアナログデータ信号のアナログからデジタルへの変換を実施するよう適合された信号プロセッサを有する。
【００４２】
＜ＭＬＣＮＡＮＤにおける不均等閾値電圧範囲＞
上述されたようなマルチレベルセルおよびシステムにおけるメモリセルのプログラミングのためのターゲット閾値電圧は、（時にはドメインと称される）範囲内に配置される。例えば、図６に示されるように、２ビット（４レベル）を有するＭＬＣにおける（時にはウインドウとも称される）範囲６０２、６０４、６０６および６０８を示す一実施形態は、異なる範囲において異なるビットパターンへとプログラムされる。図６の実施形態においては、１０のビットパターンは、２．５ボルトから３．５ボルトの範囲６０８における閾値電圧値を有し、それは典型的には範囲の中間または中間付近にある。対照的に、消去されたセル（ビットパターン１１）は、−３からー２ボルトの間の範囲６０２内にある。
【００４３】
マルチレベルセルメモリのセルをプログラムする方法の一実施形態においては、そのセルに対するターゲット閾値電圧が満たされるまで、一連のプログラミングパルスがますます高い電圧において印加される。このようなプログラミング方法においては、より低い範囲にターゲット閾値電圧（Ｖｔ）を有するセルは、典型的には、より高い範囲にターゲットＶｔを有するセルよりも、より迅速に各々のターゲットＶｔへと到達する。いったんセルがそのターゲットＶｔへとプログラムされると、その後、さらなるプログラムパルスは抑止される。抑止されたセルは、それと同一の行にさらなるプログラミングを必要とするセルが残存している場合に、プログラムディスターブを受けやすい。したがって、より低いターゲットＶｔ範囲におけるセルは、より高いターゲットＶｔ範囲におけるセルよりもよりプログラムディスターブを受ける。
【００４４】
フラッシュメモリに関連してよくある別の問題点は、データリテンションである。データリンテンションは、ある状態が正確に認識される間の期間の長さである。セルＶｔは、浮遊ゲートの電荷損失／獲得を含む要因によって、時間が経過するにつれて変化する。メモリセルがプログラムされるかまたは消去されたとき、それらは物理的に摩耗する。セルをプログラム／消去する周期の回数が増加せざるをえないため、セルは時間が経過するにつれてより速く電荷を獲得／損失する。ある状態がその固有の状態と比較してどの状態かということに依存して、各々の状態は異なる量のＶｔ変化を経験する。つまり、その固有状態に近い状態では、Ｖｔのシフトはより少なく、固有状態からかけ離れている状態では、Ｖｔのシフトがより多い。セルの固有状態のいずれの面における状態も、その固有値まで移動する傾向を有する。プログラム／消去周期の回数が増加するにつれて、このプロセスは加速する。このことから、Ｖｔシフトは特徴づけられ、その後、不均等閾値電圧ウインドウが適用されうる。
【００４５】
一実施形態においては、各セルは、不均等な大きさの範囲を伴う、複数の範囲のうちの一つ以内に、閾値電圧を有するようにプログラムされうる。異なるビットパターンに対応する範囲は、より低い電圧に対してはより大きく（ときにはより広くとも称される）、より高い電圧に対してはより小さく（ときにはより狭くとも称される）なるように設定される。４つの電圧範囲７０２、７０４、７０６および７０８を含む、このような一実施形態の一例７００が図７に示される。７０２における最低の電圧レベルウインドウは、４つの範囲７０２、７０４、７０６および７０８のうち最大であり（ときには最も広いとも称される）、最高の電圧レベル範囲７０８は、４つの範囲のうち最小である（ときには最も狭いとも称される）。一実施形態においては、範囲の大きさは、最大の（最も広い）範囲７０２から、最小の（最も狭い）範囲７０８まで、順を追って縮小する。
【００４６】
図７に示されたような一実施形態において、各範囲の大きさがいかにあるべきかを決定するための方法は多数存在する。限定する目的ではなく例示的な目的のためだけに、このような方法は、予測されるオーバーシュートを決定するためにパターンキャリブレーションを使用するステップ、前もって決められた予測された応答を使用するステップなどを含む。予測されたもしくは実際のオーバーシュートを決定するあらゆる方法は、マルチレベルセルメモリにおける閾値電圧の異なるレベルのために不均等電圧範囲を有するように、本開示の一つ以上の実施形態に適用可能である。
【００４７】
マルチレベルメモリセルのプログラミングは、上記にその詳細が説明されてきた。所望の閾値電圧を、（複数のデータ値を表すことが可能な）複数レベルを有するメモリセルにプログラムする間、実際にはあらゆるマルチレベルメモリセルをプログラムする間、プログラミング周期の終了においてプログラムディスターブが生じる可能性があり、それは所望の閾値電圧レベルよりも大きい閾値電圧値を引き起こす原因となる。この現象が生じた場合、不均等閾値電圧ウインドウで修正することが可能である。
【００４８】
別の実施形態においては、上述された実施形態との使用に適用可能な、マルチレベルセルにおける所望の閾値電圧をプログラムするための方法８００が、図８に示される。方法８００は、ブロック８０２において、各セルのための複数の閾値電圧範囲を割り当てるステップと、ブロック８０４において、範囲によって表されるビットパターンに依存して、複数の閾値電圧範囲を異なる大きさに定めるステップとを含む。メモリセルの各レベルは範囲を有し、その範囲内に閾値電圧が設定される。一実施形態においては、範囲は、より低い閾値電圧レベルにおいてプログラムディスターブがより高いため、最低の閾値電圧における最大の範囲の大きさから、最高の閾値電圧における最小の範囲の大きさに定められる。すなわち、所望の閾値電圧が増加するにつれて、閾値電圧範囲は、その大きさが縮小する。
【００４９】
別の実施形態においては、図１−図５に関連して上述された実施形態のようなマルチレベルセルメモリデバイスは、各々が複数の所望の閾値電圧レベルを有するメモリセルを有し、各レベルは、対応する閾値電圧範囲内にあり、閾値電圧範囲は、最低の閾値電圧のための最も広い範囲から、最高の閾値電圧のための最も狭い範囲までの間で、その幅が縮小する。
【００５０】
本明細書において記述された種々の実施形態は、２ビットの情報（４レベル）を表すことが可能なマルチレベルセルを使用して説明されてきたが、本方法は、本実施形態の範囲を逸脱することなく、より少ないもしくはより多いビット数（ならびに、それに対応するより少ないもしくはより多いレベル数）の使用に適用可能であることを理解されたい。
【００５１】
種々の実施形態は、より低い閾値電圧におけるより大きい範囲と、より高い閾値電圧におけるより小さい範囲とを有する不均等閾値電圧範囲を提供し、かつ、それを使用する方法を含み、かつ、その種々の方法を使用するメモリデバイスおよびシステムを含む。このことは、例えば、異なるレベルに対して観察されるプログラムディスターブに従ってセル範囲を種々のレベルに対する大きさに定めるステップ、パターンキャリブレーションを使用するステップ、もしくはプログラミングに対して予測される応答を決定するステップによって容易になる。
【００５２】
本明細書においては、特定の実施形態が示され説明されてきたが、同一の目的を達成すると推測されるあらゆる配置が、示された特定の実施形態に対して置換されてもよいことを当業者には理解されたい。本開示の多くの適用は当業者にとって明らかであろう。したがって、本出願は本開示のあらゆる適用もしくは変形を包含するよう意図される。
【図２】
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【図６】
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【図７】
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【図１】
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【図３】
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【図４】
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【図５】
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【図８】
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