(57)【特許請求の範囲】
【請求項１】
第１電源と第２電源との間に順に直列接続された、第１トランジスタと、トランジスタで構成される第１電流源と、トランジスタで構成される第２電流源と、前記第１トランジスタと相補的に動作する第２トランジスタと、を備え、
前記各トランジスタを制御することにより、前記第１電流源と前記第２電流源との中間接続点から出力される電流を制御する電流制御回路であって、
前記第１電流源および第２電流源を構成する前記トランジスタは電界効果トランジスタであって、ソースまたはドレイン上に形成され且つ前記ソースまたはドレインと導通する第１導電部と、ゲート電極の上層に絶縁層を介して形成される前記ゲート電極と非導通状態の第２導電部と、を備え、
前記第２導電部は、前記第１導電部よりもインピーダンスの低いインピーダンス電源に接続されていることを特徴とする電流制御回路。
【請求項２】
前記第１導電部および前記第２導電部はそれぞれ多層構造の導電層を有し、且つそれぞれ同じ階層の導電層を有することを特徴とする請求項１記載の電流制御回路。
【請求項３】
前記第２導電部は、前記第１導電部が有する最上層の導電層よりも階層が上位である導電層を有することを特徴とする請求項２記載の電流制御回路。
【請求項４】
前記第１導電部は、前記第２導電部が有する最上層の導電層よりも階層が上位である導電層を有することを特徴とする請求項２記載の電流制御回路。
【請求項５】
請求項１から請求項４のいずれか１項に記載の電流制御回路を含むチャージポンプ回路、を備えることを特徴とするＰＬＬ回路。
【請求項６】
請求項５に記載のＰＬＬ回路と、
ＲＦ信号と前記ＰＬＬ回路からのローカル信号とをミキシングするミキサと、
を備えることを特徴とするＲＦ受信システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電流制御回路およびこの電流制御回路を用いたＰＬＬ回路に関する。
【背景技術】
【０００２】
従来、ＰＬＬ回路を構成するチャージポンプ回路として、例えば電流制御回路を備えたチャージポンプ回路が提案されている（例えば、特許文献１参照）。
また、このようにＰＬＬ回路に適用されるチャージポンプ回路として、例えば、図４に示すような電流制御回路１０が提案されている。
図４に示す電流制御回路１０は、電源ＶＤＤに、スイッチ手段として動作するスイッチＰＭＯＳトランジスタＰ２、電流源として動作する電流源ＰＭＯＳトランジスタＰ１、同じく電流源として動作する電流源ＮＭＯＳトランジスタＮ１、スイッチ手段として動作するスイッチＮＭＯＳトランジスタＮ２が、この順に直列に接続され、スイッチＮＭＯＳトランジスタＮ２の他端がＧＮＤに接地されている。電流源ＰＭＯＳトランジスタＰ１のゲート電極には、バイアス電圧Ｂｉａｓ＿Ｐが印加されるとともに、電流源ＰＭＯＳトランジスタＰ１のゲート電極と電源ＶＤＤとの間に大容量の安定化容量Ｃ１が接続される。同様に、電流源ＮＭＯＳトランジスタＮ１のゲート電極には、バイアス電圧Ｂｉａｓ＿Ｎが印加されるとともに、電流源ＮＭＯＳトランジスタＮ１のゲート電極とＧＮＤとの間に大容量の安定化容量Ｃ２が接続される。
【０００３】
さらに、スイッチＰＭＯＳトランジスタＰ２および電流源ＰＭＯＳトランジスタＰ１の接続点とＧＮＤとの間に容量Ｃint,p1,2が接続され、同様に、電流源ＮＭＯＳトランジスタＮ１およびスイッチＮＭＯＳトランジスタＮ２の接続点とＧＮＤとの間に容量Ｃint,n1,2が接続される。
電流源ＰＭＯＳトランジスタＰ１と電流源ＮＭＯＳトランジスタＮ１との接続点の電圧が出力電圧Ｖｏｕｔとなり、この接続点に接続される出力端子ＴｏｕｔとＧＮＤとの間に容量ＰＡＤ＿Ｃａｐが接続される。
【０００４】
スイッチＰＭＯＳトランジスタＰ２のゲート電極には、出力端子Ｔｏｕｔから電流を出力するための制御信号であるＵＰ信号が入力され、スイッチＮＭＯＳトランジスタＮ２のゲート電極には出力から電流を引き込むための制御信号であるＤＯＷＮ信号が入力される。
スイッチＰＭＯＳトランジスタＰ２およびＮＭＯＳトランジスタＮ２は、ＵＰ信号およびＤＯＷＮ信号により相補的に動作するように制御され、ＵＰ信号およびＤＯＷＮ信号を制御することによって、出力電流Ｉｏｕｔを制御するようになっている。
【０００５】
すなわち、ＤＯＷＮ信号がＬｏｗレベルであり且つＬｏｗレベルのＵＰ信号が入力されると、ＵＰ信号の立ち下がりエッジによって、スイッチＰＭＯＳトランジスタＰ２のドレイン電圧（Ｖs,p）は、瞬時に電源ＶＤＤ電圧付近までチャージアップし、電流源ＰＭＯＳトランジスタＰ１はＯＮ状態となる。
一方、ＵＰ信号がＨｉｇｈレベルであり且つＨｉｇｈレベルのＤＯＷＮ信号が入力されると、ＤＯＷＮ信号の立ち上がりエッジによって、スイッチＮＭＯＳトランジスタＮ２のドレイン電圧Ｖs,nは、瞬時にＧＮＤ電圧付近まで低下する。
【０００６】
また、ＵＰ信号がＬｏｗレベルであり且つＤＯＷＮ信号がＨｉｇｈレベルであって、電流源ＰＭＯＳトランジスタＰ１および電流源ＮＭＯＳトランジスタＮ１がともにＯＮ状態である場合には、電流源ＰＭＯＳトランジスタＰ１および電流源ＮＭＯＳトランジスタＮ１から供給される電流量は同一電流量となるように設計されており、これら電流源ＰＭＯＳトランジスタＰ１および電流源ＮＭＯＳトランジスタＮ１から供給される電流量が同一電流量となり釣り合うことによって出力電流Ｉｏｕｔを出力しないようになっている。
【０００７】
このように、図４の電流制御回路１０は、出力電流Ｉｏｕｔとして、３つの状態をもつ回路である。そのため、この電流制御回路１０は、ＰＬＬ回路のチャージポンプとして適用することもできる。
図５は、チャージポンプとして図４の電流制御回路１０を適用した、高周波ＰＬＬ（Phase-locked loop）回路の構成を示したものである。
【０００８】
このＰＬＬ回路２０は、図５に示すように、水晶発振器（ＸＯ：Crystal Oscillator）１、Ｒ分周器２、位相比較器（ＰＦＤ：Phase Frequency Detector）３、チャージポンプ（ＣＰ:Charge Pump）４、ＬＰＦ（Loop Filter）５、電圧制御発振器（ＶＣＯ：Voltage Controlled Oscillator）６、およびＮ分周器７を含んで構成され、電圧制御発振器６の出力が出力電圧Ｖｏｕｔとして出力されるようになっている。
【０００９】
Ｒ分周器２は、水晶発振器１で生成した基準入力信号（ＸＯ信号）の発振周波数を基準周波数とし、この基準入力周波数を１／Ｒに落すための分周器である。同様にＮ分周器７は電圧制御発振器６の出力信号Ｖｏｕｔの周波数を１／Ｎに落すための分周器である。
位相比較器３は、基準入力信号の基準周波数をＲ分周した入力参照信号と、電圧制御発振器６の出力信号Ｖｏｕｔの周波数をＮ分周したＮ分周器７の出力信号との２つの信号の周波数および位相を比較し、その差分に応じて制御信号（ＵＰ信号、ＤＯＷＮ信号）をチャージポンプ４に出力する。
【００１０】
チャージポンプ４は、位相比較器３からの制御信号に基づき電流を出力、または、電流を引き込み、出力電流Ｉｏｕｔを制御する。
ＬＰＦ５は、チャージポンプ４から出力される出力電流Ｉｏｕｔを直流電圧（ＶＣＯ制御電圧）に変換する。
電圧制御発振器６は、ＬＰＦ５で変換されたＶＣＯ制御電圧に比例した周波数の信号を生成し、これを出力信号Ｖｏｕｔとして出力端子８に供給するとともに、Ｎ分周器７に出力する。
【００１１】
そして、チャージポンプ４としての電流制御回路１０のスイッチＰＭＯＳトランジスタＰ２のゲート電極に位相比較器３からのＵＰ信号が入力され、スイッチＮＭＯＳトランジスタＮ２のゲート電極に位相比較器３からのＤＯＷＮ信号が入力され、このＵＰ信号およびＤＯＷＮ信号に応じて電流制御回路１０の出力電流Ｉｏｕｔが制御される。
すなわち、電圧制御発振器６の利得が正の場合には、Ｒ分周器２からの入力参照信号に対して、その比較対象であるＮ分周器７の出力信号の位相が進んでいるときには、位相比較器３は、チャージポンプ４にＤＯＷＮ信号を出力する。チャージポンプ４は、ＤＯＷＮ信号に応じて、ＬＰＦ５から電流を引き込み、ＶＣＯ制御電圧を引き下げ、電圧制御発振器６の出力信号Ｖｏｕｔの位相を遅らせるように補正する。
【００１２】
逆にＮ分周器７の出力信号に対して入力参照信号の位相が進んでいるときには、位相比較器３は、チャージポンプ４にＵＰ信号を出力する。チャージポンプ４は、ＵＰ信号に応じて、出力電流Ｉｏｕｔを出力し、ＶＣＯ制御電圧を引き上げて、電圧制御発振器６の出力信号Ｖｏｕｔの位相を進めるように補正する。
また、電圧制御発振器６の利得が負の場合には、上記と逆の動作となる。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２００７−１１６４１２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
ところで、図４に示す電流制御回路１０を用いて図５に示すようなＰＬＬ回路２０を集積化すると、チャージポンプ４の出力には、図４中に示すように、レイアウトに伴う配線によって、インダクタンス（Ｌ）成分が付加される。また、ＬＰＦ５や電圧制御発振器６を集積化せずに、ディスクリート部品として外付けする際には、チャージポンプ４の出力には、配線とボンディングワイヤ（Bonding Wire）との合成によって、より大きいインダクタンス（Ｌ）成分が付加される。
【００１５】
前述のように、図４に示す電流制御回路１０は、３つの遷移状態の切り替わりのタイミングで出力電流Ｉｏｕｔが変化するため、出力信号Ｖｏｕｔの電位は、その出力電流Ｉｏｕｔの時間微分値とインダクタンス（Ｌ）成分値との積相当のリンギングが生じる。
図４に示す電流制御回路１０は、ＵＰ側およびＤＯＷＮ側の電流源ＰＭＯＳトランジスタＰ１および電流源ＮＭＯＳトランジスタＮ１のゲート電極のそれぞれに大容量の安定化容量Ｃ１およびＣ２を接続している。そのため、出力信号Ｖｏｕｔの電位の揺れが電流源ＰＭＯＳトランジスタＰ１および電流源ＮＭＯＳトランジスタＮ１のゲート電極およびドレイン間の真性容量を介してゲート電位に影響を及ぼすことはない。
【００１６】
しかしながら、ＵＰ側およびＤＯＷＮ側の電流源ＰＭＯＳトランジスタＰ１および電流源ＮＭＯＳトランジスタＮ１のソース電位には、電流源ＰＭＯＳトランジスタＰ１および電流源ＮＭＯＳトランジスタＮ１の真性容量分（Ｃint,p1,2、Ｃint,n1,2）しか、対ＡＣ−ＧＮＤに容量を有していないため、電流源である電流源ＰＭＯＳトランジスタＰ１のドレインおよびソース間の配線容量Ｃds, p1、また、電流源ＮＭＯＳトランジスタＮ１のドレインおよびソース間の配線容量Ｃds, n1を介して、出力電位の揺れΔＶをソース電位に伝えてしまう。
【００１７】
図６は、電流源ＭＯＳトランジスタ（電流源ＰＭＯＳトランジスタＰ１、電流源ＮＭＯＳトランジスタＮ１）のレイアウトの一例を示したものである。
図６では、ドレインＡｄ１を、絶縁層（図示せず）を介して積層された２層のメタル層（メタル層Ｍ１ａおよびＭ２ａ）、ソースＡｓ１を、絶縁層（図示せず）を介して積層された３層のメタル層（メタル層Ｍ１ｂ、Ｍ２ｂおよびＭ３）で配線している例を示す。なお、メタル層Ｍ１ａとＭ１ｂとは同層である。また、メタル層Ｍ２ａとＭ２ｂとは同層である。
【００１８】
電流源ＭＯＳトランジスタのソースＡｓ１及びドレインＡｄ１は、配線抵抗に対する電圧降下の影響を小さくするためにＶＩＡ等で多層に配線している。すると図６に示すように、その同層の配線間及び異層の配線間に容量が見え、多くの配線容量がドレインおよびソース間に付加されてしまう。
ここで、ＵＰ側の電流源ＰＭＯＳトランジスタＰ１のソース電位の変位量ΔＶs,pは、次式（１）で表すことができる。
【００１９】
【数１】
0005580365.tif 000002
【００２０】
この（１）式より、ドレインおよびソース間容量が大きいほど、ソース電位の変位量ΔＶs,pが大きいことがわかる。
図４に示す電流制御回路１０では、前述したようにＵＰ側の電流源ＰＭＯＳトランジスタＰ１がＯＦＦ状態からＯＮ状態に移行する際には、電流源ＰＭＯＳトランジスタＰ１のソース電位Ｖs,pをＧＮＤ電位から電源ＶＤＤ電位まで瞬時的にチャージアップする。
したがって、同じ容量下では使用する電源電圧が高いほど、チャージアップのための電荷が大きく、それに付随して瞬時電流も大きくなってしまうため、上記の影響は電源電圧が高いほどより顕著に表れるという問題がある。
【００２１】
また出力電流量が大きいほど、電流源ＭＯＳトランジスタのＭＯＳサイズは大きくなり、レイアウトによる配線容量も大きくなるため、出力電流量が大きいほど、（１）式の影響は顕著に表れる。
チャージポンプ４は、比較する位相の状態によりＵＰ側またはＤＯＷＮ側のどちらかの電流源ＭＯＳトランジスタが先にオン状態となるので、上記の（１）式の影響が大きいと、位相が進んでいる方の電流源ＭＯＳトランジスタの出力電流によって、位相が遅れている方の電流源ＭＯＳトランジスタの出力電流が揺らされ、これに伴いソース電位が揺らされ、その結果、出力電流Ｉｏｕｔもリンギングしてしまう可能性がある。
【００２２】
つまり、ＰＬＬ回路２０が位相ＬＯＣＫに近づき、位相比較器３で比較するＲ分周器２の出力信号およびＮ分周器７の出力信号の位相差が近いほど、リンギングによる影響が相対的に大きく見えて、チャージポンプ４のゲイン（出力電流の時間平均値）Ｋｃｐが変動して見えてしまう。
ＤＯＷＮ側の電流源ＮＭＯＳトランジスタＮ１についても、同様のことがいえる。
【００２３】
このように、電流制御回路１０の出力電流Ｉｏｕｔがリンギングしてしまうと、出力電流Ｉｏｕｔの精度が劣化してしまう。すると、設計値通りの電流が出力されないので、システム設計において不都合をもたらしてしまう。
例えば、図４に示す電流制御回路１０がＰＬＬ回路２０のチャージポンプ４として用いられる際には、チャージポンプ４のゲイン（出力電流の時間平均値）（Ｋｃｐ）が変動してしまうことになる。そのため、ゲインＫｃｐに比例するＰＬＬ回路２０のループ帯域幅ωcが変動してしまう。このループ帯域幅ωcが変動してしまうと、システムの安定性の目安である位相余裕も変動してしまう可能性がある。
【００２４】
例として、電圧制御発振器６を含むＰＬＬ回路２０が図７のような受信系のＲＦ受信システム３０で、ＲＦ信号をＭＩＸＥＲによりＩＦ信号に変換する際のＬＯ信号（局部発振信号）を発生する局部発振器として用いられる場合、ＰＬＬ２０回路（すなわち電圧制御発振器（ＶＣＯ）６）の出力信号であるＬＯ信号の離調周波数の利得が変動してしまうことになる。
【００２５】
図８は、ＲＦ受信システム３０のスペクトル図を示したものであり、（ａ）はＲＦ信号（所望波：周波数ｆＲＦ）と妨害波（周波数ｆ１）の周波数スペクトル、（ｂ）はＬＯ信号（周波数ｆＬＯ）の周波数スペクトル、（ｃ）はＩＦ信号（所望波：周波数ｆＩＦ＝ｆＲＦ−ｆＬＯ）と妨害波（周波数ｆ１−ｆＬＯ）の周波数スペクトル、をそれぞれ示したものである。
【００２６】
図８に示すように、ＬＯ信号が持つ位相雑音（Phase Noise）は周波数変換されても同じ比率で残っているため、図８（ａ）に示すようにＲＦ信号に隣接する妨害波が大信号の場合、妨害波の帯域（ωｃの幅）が変動して広がってしまうと、妨害波に所望波が埋もれてしまう場合がある（図８（ｃ）参照）。
また、電流が減って帯域が狭くなったとしても、ＰＬＬ回路２０のノイズが増加するという問題、さらに、ＰＬＬ回路２０のロックアップ時間が設計値よりも大きくなってしまうという問題も生じてしまう。
【００２７】
つまり、電流制御回路１０の出力電流Ｉｏｕｔの精度はシステム設計において重要な役割を持つため、電流制御回路１０の出力電流Ｉｏｕｔの変動を低減することが望ましい。
この出力電流Ｉｏｕｔの変動低減のためには、前記（１）式より、各電流源ＭＯＳトランジスタのソースに、意図して大容量を付加することで、配線容量に対する感度を小さくする手段が考えられる。
【００２８】
しかしながらこの手法では、電流源ＭＯＳトランジスタがＯＦＦ状態からＯＮ状態に移行する際に、ＵＰ側の電流源ＰＭＯＳトランジスタＰ１ではチャージアップ、ＤＯＷＮ側の電流源ＮＭＯＳトランジスタＮ１ではディスチャージのための電荷が大きくなる上、スルーレート（SR：Slew Rate)が小さくなってしまう分、スイッチング動作が遅くなってしまい、チャージポンプ４を制御するための位相比較器３での不感帯防止幅をより広くとる必要が生じてしまう。その結果、位相雑音が著しく増加してしまい現実的ではない。
【００２９】
また、電流源ＭＯＳトランジスタのゲート長Ｌを大きくとり、ドレインおよびソース間の物理的距離を確保する方法も考えられるが、こちらはレイアウト面積の増大につながるという問題がある。
そこで、この発明は、上記従来の未解決の問題点に着目してなされたものであり、簡易な構成で出力電流変動を抑制することの可能な電流制御回路およびＰＬＬ回路を提供することを目的としている。
【課題を解決するための手段】
【００３０】
上記目的を達成するために、本発明の請求項１にかかる電流制御回路は、第１電源と第２電源との間に順に直列接続された、第１トランジスタと、トランジスタで構成される第１電流源と、トランジスタで構成される第２電流源と、前記第１トランジスタと相補的に動作する第２トランジスタと、を備え、前記各トランジスタを制御することにより、前記第１電流源と前記第２電流源との中間接続点から出力される電流を制御する電流制御回路であって、前記第１電流源および第２電流源を構成する前記トランジスタは電界効果トランジスタであって、ソースまたはドレイン上に形成され且つ前記ソースまたはドレインと導通する第１導電部と、ゲート電極の上層に絶縁層を介して形成される前記ゲート電極と非導通状態の第２導電部と、を備え、前記第２導電部は、前記第１導電部よりもインピーダンスの低いインピーダンス電源に接続されていることを特徴としている。
【００３１】
請求項２にかかる電流制御回路は、前記第１導電部および前記第２導電部はそれぞれ多層構造の導電層を有し、且つそれぞれ同じ階層の導電層を有することを特徴としている。
請求項３にかかる電流制御回路は、前記第２導電部は、前記第１導電部が有する最上層の導電層よりも階層が上位である導電層を有することを特徴としている。
【００３２】
請求項４にかかる電流制御回路は、前記第１導電部は、前記第２導電部が有する最上層の導電層よりも階層が上位である導電層を有することを特徴としている。
また、請求項５にかかるＰＬＬ回路は、請求項１から請求項４のいずれか１項に記載の電流制御回路を含むチャージポンプ回路、を備えることを特徴としている。
さらに、本発明の請求項６にかかるＲＦ受信システムは、請求項５に記載のＰＬＬ回路と、ＲＦ信号と前記ＰＬＬ回路からのローカル信号とをミキシングするミキサと、を備えることを特徴としている。
【発明の効果】
【００３３】
本発明によれば、配線容量を低減することができるため、電流制御回路の出力電流のリンギングを抑制することができる。そのため、この電流制御回路をＰＬＬ回路のチャージポンプとして用いた場合、チャージポンプが理想的な電流を出力することになり、その結果、ＰＬＬ回路のループ帯域幅変動を抑えることができる。
また、このような電流制御回路をチャージポンプとして用いたＰＬＬ回路を用いてＲＦ受信システムを構成することにより、妨害波に所望波が埋もれてしまうことを抑制し、良好なＲＦ受信システムを実現することができる。
【図面の簡単な説明】
【００３４】
【図１】本発明の第１実施形態における電流源ＭＯＳトランジスタのレイアウト構造の一例である。
【図２】本発明の第２実施形態における電流源ＭＯＳトランジスタのレイアウト構造の一例である。
【図３】本発明の第３実施形態における電流源ＭＯＳトランジスタのレイアウト構造の一例である。
【図４】電流制御回路の一例を示す構成図である。
【図５】高周波ＰＬＬ回路の一例を示すシステムブロック図である。
【図６】図４の電流制御回路を構成する電流源ＭＯＳトランジスタの従来の構造の一例を示すレイアウト図である。
【図７】ＲＦ受信システムの一例を示すブロック図である。
【図８】図７のＲＦ受信システムにおけるスペクトラム図の一例である。
【発明を実施するための形態】
【００３５】
以下、本発明の電流制御回路１０の一例を、図面を参照して説明する。
本発明における電流制御回路１０は、レイアウトの工夫により出力電流のリンギングの低減を図るようにしたものである。電流制御回路１０の構成は、図４に示す従来の電流制御回路１０と同様である。
まず、第１の実施形態を説明する。
【００３６】
図１は、第１の実施の形態における、電流制御回路１０における電流源ＭＯＳトランジスタ（電流源ＰＭＯＳトランジスタＰ１、電流源ＮＭＯＳトランジスタＮ１）のレイアウトの一例を示したものである。
図１に示すように、電流源ＭＯＳトランジスタのソースＡｓ１１およびドレインＡｄ１１は、絶縁層１１を介してメタル層Ｍ１１ａ、Ｍ１１ｂが積層されている。メタル層Ｍ１１ａはコンタクト１２によりソースＡｓ１１と導通され、メタル層Ｍ１１ｂはコンタクト１３によりドレインＡｄ１１と導通される。
【００３７】
これらメタル層Ｍ１１ａおよびＭ１１ｂは同層のメタル層である。
さらに、このソースＡｓ１１とドレインＡｄ１１との間、すなわちゲート電極Ａｇ１１の上層には、絶縁層１１を介してゲート電極Ａｇ１１と非導通状態にメタル層Ｍ１１ｃが積層されている。このメタル層１１ｃは、メタル層Ｍ１１ａおよびＭ１１ｂと同層のメタル層である。
【００３８】
つまり、ソースＡｓ１１およびドレインＡｄ１１と、ゲート電極Ａｇ１１とを覆うように積層された絶縁層１１の上に、同層のメタル層Ｍ１１ａ、Ｍ１１ｂ、Ｍ１１ｃが形成されている。
さらに、前記メタル層Ｍ１１ｃは、メタル層Ｍ１１ａおよびＭ１１ｂよりもインピーダンスの低い、インピーダンス電源に接続されている。なお、ここでいうインピーダンスの低いインピーダンス電源とは、ソースおよびドレインに導通されるメタル層Ｍ１１ａ、Ｍ１１ｂよりもインピーダンスの低い低インピーダンス電源であって、例えば、接地電位などであってもよい。また電流源のソース電位が変動しないために、電位変動の少ない配線や電源であってもよい。
【００３９】
なお、図１において、１４はゲート電極Ａｇ１１の下層に配置された酸化絶縁膜である。
このような構成とすることによって、ソースＡｓ１１およびドレインＡｄ１１に接続されるメタル層Ｍ１１ａおよびＭ１１ｂからの電界は、ゲート電極Ａｇ１１の上に設けられたシールドメタルとしての低インピーダンスのメタル層Ｍ１１ｃにかかることになる。そのため、ソースＡｓ１１およびドレインＡｄ１１間に生じる配線容量を低減させることができる。
【００４０】
したがって、配線容量が低減されることによって、電流源ＭＯＳトランジスタのソース電位の変位量を抑制することができ、その結果、ソース電位の変位に起因して、電流制御回路１０の出力電流に生じるリンギングを低減することができる。すなわち、リンギングにより電流制御回路１０の出力電流の精度が劣化することを抑制することができ、より高精度な出力電流を出力することの可能な電流制御回路１０を実現することができる。
【００４１】
ここで、上記第１実施形態において、電源ＶＤＤが第１電源に対応し、ＧＮＤが第２電源に対応し、スイッチＰＭＯＳトランジスタＰ２が第１トランジスタに対応し、電流源ＰＭＯＳトランジスタＰ１が第１電流源に対応し、電流源ＮＭＯＳトランジスタＮ１が第２電流源に対応し、スイッチＮＭＯＳトランジスタＮ２が第２トランジスタに対応している。また、メタル層Ｍ１１ａおよびＭ１１ｂが第１導電部に対応し、メタル層Ｍ１１ｃが第２導電部に対応している。
【００４２】
次に、第２の実施形態を説明する。
図２は、第２の実施の形態における電流制御回路１０における電流源ＭＯＳトランジスタ（電流源ＰＭＯＳトランジスタＰ１、電流源ＮＭＯＳトランジスタＮ１）のレイアウトの一例を示したものである。
図２に示すように、ソースＡｓ２１およびドレインＡｄ２１は、絶縁層２１を介してメタル層Ｍ２１ａ、Ｍ２１ｂにそれぞれ積層される。メタル層Ｍ２１ａとソースＡｓ２１とはコンタクト２２により導通され、メタル層Ｍ２１ｂとドレインＡｄ２１とはコンタクト２３により導通される。これらメタル層Ｍ２１ａおよびＭ２１ｂは同層である。
【００４３】
さらに、このソースＡｓ２１とドレインＡｄ２１との間、すなわちゲート電極Ａｇ２１の上層に、絶縁層２１を介してメタル層Ｍ２１ｃがゲート電極Ａｇ２１と非導通状態に積層される。さらにこのメタル層Ｍ２１ｃの上に絶縁層（図示せず）を介してメタル層Ｍ２２が積層されている。前記メタル層Ｍ２１ｃは、メタル層Ｍ２１ａおよびＭ２１ｂと同層のメタル層である。
【００４４】
前記メタル層Ｍ２１ａ、Ｍ２１ｂが第１導電部に対応し、メタル層Ｍ２１ｃおよびＭ２２が第２導電部に対応している。
また、このとき、メタル層Ｍ２１ｃおよびＭ２２は、配線抵抗に対する電圧降下の影響を小さくするために、ＶＩＡホール２５を介して接続すること等により多層に配線する。
つまり、ソースＡｓ２１およびドレインＡｄ２１と、ゲート電極Ａｇ２１とを覆うように積層された絶縁層２１の上に、同層のメタル層Ｍ２１ａ、Ｍ２１ｂ、Ｍ２１ｃが形成され、さらにメタル層Ｍ２１ｃとメタル層Ｍ２２とが多層に配線されている。
【００４５】
メタル層Ｍ２１ｃおよびＭ２２は、上記第１の実施形態と同様に低インピーダンス電源に接続される。
なお、図２において、２４はゲート電極Ａｇ２１の下層に配置された酸化絶縁膜である。
このような構成とすることによって、上記第１の実施形態と同様に、ソースＡｓ２１およびドレインＡｄ２１に接続されるメタル層Ｍ２１ａおよびＭ２１ｂからの電界は、ゲート電極Ａｇ２１の上に設けられたシールドメタルとしての低インピーダンスの多層のメタル層Ｍ２１ｃおよびＭ２２にかかる。そのため、ソースＡｓ２１およびドレインＡｄ２１間に生じる配線容量を低減させることができる。
【００４６】
さらに、この第２の実施形態では、ゲート電極Ａｇ２１の上に設けたシールドメタルとしてのメタル層を、メタル層Ｍ２１ｃとメタル層Ｍ２２との積層構造にしている。
ここで、ソースＡｓ２１およびドレインＡｄ２１の間のゲート電極Ａｇ２１の上に積層されるシールドメタル（図２の場合には、メタル層Ｍ２１ｃおよびＭ２２）の層数が、ソースＡｓ２１やドレインＡｄ２１に接続されるメタル層（図２の場合には、メタル層Ｍ２１ａおよびＭ２１ｂ）の層数よりも多いほど、ソースＡｓ２１およびドレインＡｄ２１間にかかる電界は小さくなる。したがって、２極（ソースＡｓ２１およびドレインＡｄ２１）間の配線容量をより小さくすることができる。
【００４７】
よって、この第２の実施形態においても、ソースＡｓ２１およびドレインＡｄ２１間にかかる配線容量が低減されることによって、電流制御回路１０の出力電流に生じるリンギングを低減することができる。その結果、リンギングにより電流制御回路１０の出力電流の精度が劣化することを抑制することができ、より高精度な出力電流を出力することの可能な電流制御回路１０を実現することができる。
【００４８】
次に、本発明の第３の実施形態を説明する。
図３は、第３の実施の形態における電流制御回路１０における電流源ＭＯＳトランジスタ（電流源ＰＭＯＳトランジスタＰ１、電流源ＮＭＯＳトランジスタＮ１）のレイアウトの一例を示したものである。
図３に示すように、ソースＡｓ３１およびドレインＡｄ３１は、絶縁層３１Ｌを介してメタル層Ｍ３１ａおよびＭ３１ｂにそれぞれ積層される。ソースＡｓ３１とメタル層Ｍ３１ａとはコンタクト３３ａを介して導通され、ドレインＡｄ３１とメタル層Ｍ３１ｂとはコンタクト３３ｂを介して導通される。
【００４９】
メタル層Ｍ３１ａおよびＭ３１ｂは、同層のメタル層である。さらに、このソースＡｓ３１とドレインＡｄ３１との間、すなわちゲート電極Ａｇ３１の上に、絶縁層３１Ｌを介してメタル層Ｍ３１ｃがゲート電極Ａｇ３１と非導通状態に積層される。このメタル層Ｍ３１ｃは、メタル層Ｍ３１ａおよびＭ３１ｂと同層のメタル層である。また、メタル層Ｍ３１ｃは、上記第１の実施形態と同様に低インピーダンス電源に接続される。
【００５０】
さらに、ソースＡｓ３１と導通されるメタル層Ｍ３１ａの上に絶縁層３１Ｕを介してメタル層Ｍ３２ａが積層され、同様に、ドレインＡｄ３１と導通されるメタル層Ｍ３１ｂの上に絶縁層３１Ｕを介して、メタル層Ｍ３２ａと同層のメタル層Ｍ３２ｂが積層される。メタル層Ｍ３１ａおよびＭ３１ｂと、メタル層Ｍ３２ａおよびＭ３２ｂとは、配線抵抗に対する電圧降下の影響を小さくするためにそれぞれＶＩＡホール３２ａ、３２ｂを介して接続することなどにより多層に配線される。ここで、メタル層Ｍ３１ａおよびＭ３２ａ、Ｍ３１ｂおよびＭ３２ｂが第１導電部に対応し、メタル層Ｍ３１ｃが第２導電部に対応している。
【００５１】
なお、図３において、３４はゲート電極Ａｇ３１の下層に配置された酸化絶縁膜である。
このような構成とすることによって、上記第１の実施形態と同様に、ソースＡｓ３１およびドレインＡｄ３１に接続されるメタル層Ｍ３１ａおよびＭ３２ａからなる多層配線、また、Ｍ３１ｂおよびＭ３２ｂからなる多層配線の電界は、ゲート電極Ａｇ３１の上に設けられたシールドメタルとしての低インピーダンスのメタル層Ｍ３１ｃにかかるため、ソースＡｓ３１およびドレインＡｄ３１間に生じる配線容量を低減させることができる。
【００５２】
さらに、この第３の実施形態では、ソースＡｓ３１およびドレインＡｄ３１に接続される配線層をそれぞれメタル層Ｍ３１ａとＭ３２ａとの積層構造、またメタル層Ｍ３１ｂとＭ３２ｂとの積層構造にしている。
ここで、前記第２の実施形態で説明したように、ソースＡｓ３１およびドレインＡｄ３１の間のゲート電極Ａｇ３１の上に積層されるシールドメタルの層数が、ソースＡｓ３１やドレインＡｄ３１に接続されるメタル層の層数よりも多いほど、ソースＡｓ２１およびドレインＡｄ２１間にかかる電界は小さくなる。一方、図３の場合、シールドメタルはメタル層Ｍ３１ｃの１層だけではあるが、ソースＡｓ３１およびドレインＡｄ３１に接続される配線層の層数が多いほど、ソースＡｓ３１およびドレインＡｄ３１にかかる電界は小さくなる。そのため、２極（ソースＡｓ３１およびドレインＡｄ３１）間の配線容量をより小さくすることができる。
【００５３】
このように、シールドメタルとしてのメタル層が、ソースＡｓ３１やドレインＡｄ３１に接続されるメタル層の層数よりも少ない場合であっても、２極（ソースＡｓ３１およびドレインＡｄ３１）間の配線容量をより小さくすることができる。
よって、この第３の実施形態においても、ソースＡｓ３１およびドレインＡｄ３１間にかかる配線容量が低減されることによって、電流制御回路１０の出力電流に生じるリンギングを低減することができる。その結果、リンギングにより電流制御回路１０の出力電流の精度が劣化することを抑制することができ、より高精度な出力電流を出力することの可能な電流制御回路１０を実現することができる。
【００５４】
さらに、上記第１から第３実施形態で説明したように、本発明は、電流制御回路１０を構成する電流源ＭＯＳトランジスタ（電流源ＰＭＯＳトランジスタＰ１、電流源ＮＭＯＳトランジスタＮ１）のソースＡｓおよびドレインＡｄ間の、ソースＡｓおよびドレインＡｄに接続される最上層のメタル層と同層またはそれ以上、またはそれ以下の層に、シールドメタルとして動作させるためのメタル層を配置した。さらに、このメタル層をガードリング等のＡＣグラウンドといった低インピーダンス電源と接続することで、ソースＡｓもしくはドレインＡｄからの電界は、低インピーダンス電源のシールドメタルにかかるため、ソースＡｓおよびドレインＡｄ間のカップリング容量を低減することができる。
【００５５】
このカップリング容量の低減効果は、ソースＡｓおよびドレインＡｄに接続されるメタル層のうちの最上層のメタル層と同層以上の層にシールドメタルとしてメタル層をゲート電極Ａｇの上層に配置するほど、シールドの効果が大きくなり、配線容量の低減は顕著にみられる。このように、ソースおよびドレインに導通されるメタル層のうちの最上層のメタル層と同層以上の層にシールドメタルとしてメタル層を配置するほど、シールドの効果が大きくなるのは、ソースとドレインの２端子間にかかる電界が低減するためであり、それにより同層の端子間容量だけでなく、異層間の容量やフリンジ容量も低減する。
【００５６】
そして、図１から図３に示すように、電流制御回路１０を構成する電流源ＭＯＳトランジスタにおいて簡単なレイアウトの工夫によって、配線容量を低減することができるため、大幅な変更を伴うことなく、容易に実現することができる。
そして、このように上記各実施形態における電流制御回路１０は、ソースＡｓおよびドレインＡｄ間の配線容量を低減することができるため、より高精度な出力電流を出力することの可能な電流制御回路１０を実現することができる。
【００５７】
したがって、この電流制御回路１０をチャージポンプとして適用した場合には、チャージポンプは理想的な電流を出力することになる。そのため、この電流制御回路１０を、ＰＬＬ回路を構成するチャージポンプとして適用した場合には、チャージポンプが理想的な電流を出力するため、ＰＬＬ回路のループ帯域幅変動を抑えることができ、すなわち精度のよいＰＬＬ回路を実現することができる。
【００５８】
さらに、出力電流のリンギングを抑制することができるため、この電流制御回路１０を、FractionalＰＬＬシンセサイザのチャージポンプとして適用する場合には、比較する位相差に対するチャージポンプの出力電流の利得の線形性が向上するため、ΔΣノイズのshapingも向上し、また、比較周波数周期のレファレンススプリアスの低減効果も期待することができる。
【００５９】
またさらに、このように、ＰＬＬ回路の性能を向上させることができるため、図１に示す電流制御回路１０をチャージポンプとして適用した前述の図５に示すようなＰＬＬ回路２０を、図７に示すような受信系のＲＦ受信システムで用いることによって、ＲＦ信号に隣接する妨害波に所望波が埋もれてしまうことを抑制し、良好なＲＦ受信システムを実現することができる。
【００６０】
なお、上記実施形態では、ソースおよびドレインのそれぞれに同層のメタル層を同数設けた場合について説明したが、これに限るものではなく、ソースとドレインとでそれぞれ異なる層数のメタル層を設けた場合であっても出力電流のリンギングを抑制することができる。
また、上記実施形態では、本発明における電流制御回路をＰＬＬ回路のチャージポンプに適用した場合について説明したが、これに限るものではなく、他の回路であっても適用することができる。
【符号の説明】
【００６１】
４  チャージポンプ
１０  電流制御回路
２０  ＰＬＬ回路
Ｍ１１ａ〜Ｍ１１ｃ  メタル層
Ｍ２１ａ〜Ｍ２１ｃ、Ｍ２２  メタル層
Ｍ３１ａ〜Ｍ３１ｃ、Ｍ３２ａ、Ｍ３２ｂ  メタル層
【図１】
0005580365.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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